(57)【要約】【課題】バースト動作において、ＬＬＣ共振コンバータにおけるトランスの音鳴きを抑制することができる電源制御装置を提供する。【解決手段】帰還電圧が第２閾値を超えたことをヒステリシスコンパレータにより検出されると、第１スイッチング素子および第２スイッチング素子によるスイッチング動作状態に移行され、スイッチング動作状態中に前記帰還電圧が第１閾値を超えたことを前記ヒステリシスコンパレータにより検出されると、所定期間の間、帰還電流合算回路による合算量が変更され、前記所定期間が経過したときにスイッチング停止状態へ移行する。【選択図】図１０
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【特許請求の範囲】
【請求項１】
入力電圧が一端に印加される第１スイッチング素子と、
前記第１スイッチング素子の他端に一端が接続される第２スイッチング素子と、
前記第１スイッチング素子と前記第２スイッチング素子とが接続される第１接続ノードと、前記第２スイッチング素子の他端との間に直列に接続される１次巻線および共振コンデンサと、
を有するＬＬＣ共振コンバータを駆動制御する電源制御装置であり、
前記ＬＬＣ共振コンバータの出力電圧を帰還した帰還電圧に基づいて上側オフ閾値および下側オフ閾値を生成するオフ閾値生成回路と、
前記上側オフ閾値および前記下側オフ閾値のそれぞれに共振電流検出信号を合算する帰還電流合算回路と、
前記帰還電流合算回路による合算後の上側オフ閾値と共振電圧検出信号とを比較して前記第１スイッチング素子をオフするための上側オフ信号を出力する上側コンパレータと、
前記帰還電流合算回路による合算後の下側オフ閾値と共振電圧検出信号とを比較して前記第２スイッチング素子をオフするための下側オフ信号を出力する下側コンパレータと、
前記帰還電圧と第１閾値および第２閾値とを比較するヒステリシスコンパレータと、
を有し、
前記帰還電圧が前記第２閾値を超えたことを前記ヒステリシスコンパレータにより検出されると、前記第１スイッチング素子および前記第２スイッチング素子によるスイッチング動作状態に移行され、前記スイッチング動作状態中に前記帰還電圧が前記第１閾値を超えたことを前記ヒステリシスコンパレータにより検出されると、所定期間の間、前記帰還電流合算回路による合算量が変更され、前記所定期間が経過したときにスイッチング停止状態へ移行する、電源制御装置。
【請求項２】
前記オフ閾値生成回路は、
第１抵抗と、
第２抵抗と、
前記第１抵抗の一端と前記第２抵抗の一端とが接続される第２接続ノードに第１所定電圧を印加する第１電圧印加部と、
前記帰還電圧に基づき、前記第１抵抗の他端に流す第１出力電流および前記第２抵抗の他端に流す第２出力電流を生成する出力電流生成回路と、
を有し、
前記帰還電流合算回路は、前記共振電流検出信号に基づき、前記第１抵抗の他端からシンク電流を吸い込むとともに、前記第２抵抗の他端へソース電流を吐き出す、請求項１に記載の電源制御装置。
【請求項３】
前記所定期間の間、前記シンク電流および前記ソース電流の電流量が通常のＮ倍（Ｎ＞１）とされる、請求項２に記載の電源制御装置。
【請求項４】
前記所定期間の間、前記シンク電流が吸い込まれるラインから定電流を引く第１定電流源と、
前記所定期間の間、前記ソース電流が吐き出されるラインへ定電流を加える第２定電流源と、
をさらに有する、請求項２に記載の電源制御装置。
【請求項５】
前記帰還電流合算回路は、
前記第１スイッチング素子のオンへの切替えの際に前記共振電流検出信号をホールドする第１サンプルホールド部と、
前記第１サンプルホールド部の出力と前記共振電流検出信号との差分に応じた前記シンク電流を出力する第１トランスコンダクタンスアンプと、
前記第２スイッチング素子のオンへの切替えの際に前記共振電流検出信号をホールドする第２サンプルホールド部と、
前記第２サンプルホールド部の出力と前記共振電流検出信号との差分に応じた前記ソース電流を出力する第２トランスコンダクタンスアンプと、
を有する、請求項２から請求項４のいずれか１項に記載の電源制御装置。
【請求項６】
前記帰還電流合算回路は、前記共振電流検出信号をレベルシフトし、レベルシフト後の前記共振電流検出信号を前記第１サンプルホールド部、前記第１トランスコンダクタンスアンプ、前記第２サンプルホールド部、および、前記第２トランスコンダクタンスアンプへ出力する第１レベルシフト回路を有する、請求項５に記載の電源制御装置。
【請求項７】
前記出力電流生成回路は、
第１トランジスタと、
前記第１トランジスタの一端に接続される第３抵抗と、
前記帰還電圧と、前記第１トランジスタと前記第３抵抗とが接続される第３接続ノードの電圧とが入力されて前記第１トランジスタを駆動する第１エラーアンプと、
前記第１トランジスタに流れる電流を入力として前記第１出力電流を生成する上側カレントミラーと、
前記上側カレントミラーの出力電流を入力として前記第２出力電流を生成する下側カレントミラーと、
を有する、請求項２から請求項６のいずれか１項に記載の電源制御装置。
【請求項８】
前記第１電圧印加部は、第１基準電圧を入力されるボルテージフォロアである、請求項２から請求項７のいずれか１項に記載の電源制御装置。
【請求項９】
前記共振電圧検出信号をレベルシフトして前記上側コンパレータおよび前記下側コンパレータのそれぞれに出力する第２レベルシフト回路をさらに有し、
前記第１所定電圧は、レベルシフト後の前記共振電圧検出信号の中心電圧と同じである、請求項２から請求項８のいずれか１項に記載の電源制御装置。
【請求項１０】
カウンターをさらに有し、
前記所定期間は、前記カウンターによって前記第１スイッチング素子の駆動信号および前記第２スイッチング素子の駆動信号の個数を所定個数だけカウントする期間である、請求項１から請求項９のいずれか１項に記載の電源制御装置。
【請求項１１】
前記ＬＬＣ共振コンバータは、前記１次巻線と前記共振コンデンサとが接続される第４接続ノードに一端が接続される第１コンデンサと、前記第１コンデンサの他端に接続される第４抵抗と、をさらに有し、
前記共振電流検出信号は、前記第１コンデンサと前記第４抵抗とが接続される第５接続ノードに生成される、請求項１から請求項１０のいずれか１項に記載の電源制御装置。
【請求項１２】
前記ＬＬＣ共振コンバータは、前記１次巻線と前記共振コンデンサとが接続される第４接続ノードに一端が接続される第２コンデンサと、前記第２コンデンサの他端に接続される第３コンデンサと、をさらに有し、
前記共振電圧検出信号は、前記第２コンデンサと前記第３コンデンサとが接続される第６接続ノードに生成される、請求項１から請求項１１のいずれか１項に記載の電源制御装置。
【請求項１３】
ＩＣパッケージとしての請求項１から請求項１２のいずれか１項に記載の電源制御装置であり、
前記共振電流検出信号を印加可能な第１外部端子と、前記共振電圧検出信号を印加可能な第２外部端子とは、前記ＩＣパッケージの同一辺に沿って配置される同レベル耐圧の端子群に含まれる。
【請求項１４】
前記入力電圧を生成するための交流電圧の印加端にダイオードを介して接続可能な第３外部端子と、
非接続端子である第４外部端子と、
を前記同一辺においてさらに有し、
前記第４外部端子は、前記端子群と前記第３外部端子との間に配置される、請求項１３に記載の電源制御装置。
【請求項１５】
請求項１から請求項１４のいずれか１項に記載の電源制御装置を含むＬＬＣ共振コンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＬＣ共振コンバータ用の電源制御装置に関する。
【背景技術】
【０００２】
従来、ＤＣ／ＤＣコンバータの一種として、ＬＬＣ共振型のＤＣ／ＤＣコンバータ（以下、ＬＬＣ共振コンバータ）が存在する。ＬＬＣ共振コンバータは絶縁型のスイッチング電源回路である。
【０００３】
従来、ＬＬＣ共振コンバータには、軽負荷時の効率を向上させるべく、意図的にスイッチング停止期間を設けるバースト動作を行うものがあった。すなわち、バースト動作では、スイッチング動作が間欠的に行われる。バースト動作を行うＬＬＣ共振コンバータの一例は、特許文献１に開示されている。
【０００４】
特許文献１のＬＬＣ共振コンバータは、次のようなＬＬＣ制御用ＩＣにより制御される。当該ＬＬＣ制御用ＩＣは、ＬＬＣ共振コンバータの２次側における出力電圧を帰還した帰還電圧（フィードバック電圧）に応じた周波数で発振する電圧制御型発振器（ＶＣＯ）を有し、当該ＶＣＯの発振出力に基づいてＬＬＣ共振コンバータのスイッチング素子をスイッチング駆動する。
【０００５】
上記ＬＬＣ制御用ＩＣは、バースト動作設定回路と、当該バースト動作設定回路の出力に基づいて、ＶＣＯの発振出力を通過させるスイッチング動作状態および発振出力を遮断するスイッチング停止状態を切替える制御回路と、をさらに有する。
【０００６】
上記バースト動作設定回路は、補正回路と、当該補正回路から出力される閾値電圧と帰還電圧とを比較するコンパレータと、を有する。スタンバイモードでは、上記コンパレータからの出力レベル（Ｈ／Ｌ）に応じて上記制御回路のスイッチング動作状態とスイッチング停止状態が切替えられる。上記補正回路は、ＬＬＣ共振コンバータの前段側に位置するＰＦＣ（力率改善回路）の出力電圧であるバルク電圧に基づいて上記閾値電圧を生成する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１７−１３５８９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記特許文献１では、帰還電圧が閾値電圧を下回るときに、上記コンパレータの出力レベルがＬｏｗとなって、制御回路からの発振信号の出力が停止されるスイッチング停止状態となる。このとき、電流共振が突然停止されるので、ＬＬＣ共振コンバータにおける絶縁用のトランスに音鳴きが発生する虞があった。
【０００９】
そこで、本発明は、バースト動作において、ＬＬＣ共振コンバータにおけるトランスの音鳴きを抑制することができる電源制御装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために本発明の一態様は、
入力電圧が一端に印加される第１スイッチング素子と、
前記第１スイッチング素子の他端に一端が接続される第２スイッチング素子と、
前記第１スイッチング素子と前記第２スイッチング素子とが接続される第１接続ノードと、前記第２スイッチング素子の他端との間に直列に接続される１次巻線および共振コンデンサと、
を有するＬＬＣ共振コンバータを駆動制御する電源制御装置であり、
前記ＬＬＣ共振コンバータの出力電圧を帰還した帰還電圧に基づいて上側オフ閾値および下側オフ閾値を生成するオフ閾値生成回路と、
前記上側オフ閾値および前記下側オフ閾値のそれぞれに共振電流検出信号を合算する帰還電流合算回路と、
前記帰還電流合算回路による合算後の上側オフ閾値と共振電圧検出信号とを比較して前記第１スイッチング素子をオフするための上側オフ信号を出力する上側コンパレータと、
前記帰還電流合算回路による合算後の下側オフ閾値と共振電圧検出信号とを比較して前記第２スイッチング素子をオフするための下側オフ信号を出力する下側コンパレータと、
前記帰還電圧と第１閾値および第２閾値とを比較するヒステリシスコンパレータと、
を有し、
前記帰還電圧が前記第２閾値を超えたことを前記ヒステリシスコンパレータにより検出されると、前記第１スイッチング素子および前記第２スイッチング素子によるスイッチング動作状態に移行され、前記スイッチング動作状態中に前記帰還電圧が前記第１閾値を超えたことを前記ヒステリシスコンパレータにより検出されると、所定期間の間、前記帰還電流合算回路による合算量が変更され、前記所定期間が経過したときにスイッチング停止状態へ移行する、電源制御装置としている（第１の構成）。
【００１１】
また、上記第１の構成において、前記オフ閾値生成回路は、
第１抵抗と、
第２抵抗と、
前記第１抵抗の一端と前記第２抵抗の一端とが接続される第２接続ノードに第１所定電圧を印加する第１電圧印加部と、
前記帰還電圧に基づき、前記第１抵抗の他端に流す第１出力電流および前記第２抵抗の他端に流す第２出力電流を生成する出力電流生成回路と、
を有し、
前記帰還電流合算回路は、前記共振電流検出信号に基づき、前記第１抵抗の他端からシンク電流を吸い込むとともに、前記第２抵抗の他端へソース電流を吐き出すこととしてもよい（第２の構成）。
【００１２】
また、上記第２の構成において、前記所定期間の間、前記シンク電流および前記ソース電流の電流量が通常のＮ倍（Ｎ＞１）とされることとしてもよい（第３の構成）。
【００１３】
また、上記第２の構成において、前記所定期間の間、前記シンク電流が吸い込まれるラインから定電流を引く第１定電流源と、前記所定期間の間、前記ソース電流が吐き出されるラインへ定電流を加える第２定電流源と、をさらに有することとしてもよい（第４の構成）。
【００１４】
また、上記第２から第４のいずれかの構成において、前記帰還電流合算回路は、
前記第１スイッチング素子のオンへの切替えの際に前記共振電流検出信号をホールドする第１サンプルホールド部と、
前記第１サンプルホールド部の出力と前記共振電流検出信号との差分に応じた前記シンク電流を出力する第１トランスコンダクタンスアンプと、
前記第２スイッチング素子のオンへの切替えの際に前記共振電流検出信号をホールドする第２サンプルホールド部と、
前記第２サンプルホールド部の出力と前記共振電流検出信号との差分に応じた前記ソース電流を出力する第２トランスコンダクタンスアンプと、
を有することとしてもよい（第５の構成）。
【００１５】
また、上記第５の構成において、前記帰還電流合算回路は、前記共振電流検出信号をレベルシフトし、レベルシフト後の前記共振電流検出信号を前記第１サンプルホールド部、前記第１トランスコンダクタンスアンプ、前記第２サンプルホールド部、および、前記第２トランスコンダクタンスアンプへ出力する第１レベルシフト回路を有することとしてもよい（第６の構成）。
【００１６】
また、上記第２から第６のいずれかの構成において、前記出力電流生成回路は、
第１トランジスタと、
前記第１トランジスタの一端に接続される第３抵抗と、
前記帰還電圧と、前記第１トランジスタと前記第３抵抗とが接続される第３接続ノードの電圧とが入力されて前記第１トランジスタを駆動する第１エラーアンプと、
前記第１トランジスタに流れる電流を入力として前記第１出力電流を生成する上側カレントミラーと、
前記上側カレントミラーの出力電流を入力として前記第２出力電流を生成する下側カレントミラーと、
を有することとしてもよい（第７の構成）。
【００１７】
また、上記第２から第７のいずれかの構成において、前記第１電圧印加部は、第２基準電圧を入力されるボルテージフォロアであることとしてもよい（第８の構成）。
【００１８】
また、上記第２から第８のいずれかの構成において、前記共振電圧検出信号をレベルシフトして前記上側コンパレータおよび前記下側コンパレータのそれぞれに出力する第２レベルシフト回路をさらに有し、
前記第１所定電圧は、レベルシフト後の前記共振電圧検出信号の中心電圧と同じであることとしてもよい（第９の構成）。
【００１９】
また、上記第１から第９のいずれかの構成において、カウンターをさらに有し、
前記所定期間は、前記カウンターによって前記第１スイッチング素子の駆動信号および前記第２スイッチング素子の駆動信号の個数を所定個数だけカウントする期間であることとしてもよい（第１０の構成）。
【００２０】
また、上記第１から第１０のいずれかの構成において、前記ＬＬＣ共振コンバータは、前記１次巻線と前記共振コンデンサとが接続される第２接続ノードに一端が接続される第１コンデンサと、前記第１コンデンサの他端に接続される第３抵抗と、をさらに有し、
前記共振電流検出信号は、前記第１コンデンサと前記第３抵抗とが接続される第３接続ノードに生成されることとしてもよい（第１１の構成）。
【００２１】
また、上記第１から第１１のいずれかの構成において、前記ＬＬＣ共振コンバータは、前記１次巻線と前記共振コンデンサとが接続される第２接続ノードに一端が接続される第２コンデンサと、前記第２コンデンサの他端に接続される第３コンデンサと、をさらに有し、
前記共振電圧検出信号は、前記第２コンデンサと前記第３コンデンサとが接続される第４接続ノードに生成されることとしてもよい（第１２の構成）。
【００２２】
また、ＩＣパッケージとしての上記第１から第１２のいずれかの構成である電源制御装置であり、前記共振電流検出信号を印加可能な第１外部端子と、前記共振電圧検出信号を印加可能な第２外部端子とは、前記ＩＣパッケージの同一辺に沿って配置される同レベル耐圧の端子群に含まれることとしてもよい（第１３の構成）。
【００２３】
また、上記第１３の構成において、前記入力電圧を生成するための交流電圧の印加端にダイオードを介して接続可能な第３外部端子と、非接続端子である第４外部端子と、を前記同一辺においてさらに有し、前記第４外部端子は、前記端子群と前記第３外部端子との間に配置されることとしてもよい（第１４の構成）。
【００２４】
また、本発明の別態様は、上記いずれかの構成の電源制御装置を含むＬＬＣ共振コンバータである。
【発明の効果】
【００２５】
本発明の電源制御装置によると、バースト動作において、ＬＬＣ共振コンバータにおけるトランスの音鳴きを抑制することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の一実施形態に係るＡＣ／ＤＣコンバータの構成を示す回路図である。
【図２】電源制御ＩＣにおけるスイッチングのオフタイミングを決定する構成を要部的に示す概略図である。
【図３】オフ閾値生成回路の一構成例を示す回路図である。
【図４】帰還電圧とオフ閾値との関係を示す模式図である。
【図５】ソフトスタート機能について説明するためのタイミングチャートである。
【図６】帰還電流合算回路の一構成例を示す回路図である。
【図７】共振電流検出信号のレベルシフトの一例を示すタイミングチャートである。
【図８】帰還電流合算回路におけるシンク電流の生成を示すタイミングチャートである。
【図９】帰還電流合算回路におけるソース電流の生成を示すタイミングチャートである。
【図１０】電源制御ＩＣの一構成例を示す回路図である。
【図１１】オンタイミング制御部の一構成例を示す回路図である。
【図１２】オンタイミング制御部の動作例を示すタイミングチャートである。
【図１３】軽負荷である場合の各信号波形を示すタイミングチャートである。
【図１４】重負荷である場合の各信号波形を示すタイミングチャートである。
【図１５】通常時のスイッチング動作状態を示すタイミングチャートである。
【図１６】スイッチング停止状態へ移行する直前でのスイッチング動作状態を示すタイミングチャートである。
【図１７】本発明の一実施形態に係るバースト動作を示すタイミングチャートである。
【図１８】比較例に係る電源制御ＩＣの構成を示す回路図である。
【図１９】比較例に係るバースト動作を示すタイミングチャートである。
【図２０】一変形例に係る電源制御ＩＣの構成を示す回路図である。
【発明を実施するための形態】
【００２７】
以下に本発明の一実施形態について図面を参照して説明する。
【００２８】
＜１．ＡＣ／ＤＣコンバータの全体構成＞
図１は、本発明の一実施形態に係るＡＣ／ＤＣコンバータ５の構成を示す回路図である。ＡＣ／ＤＣコンバータ５は、大きく分けて、前段側の力率改善回路（ＰＦＣ）５１と、後段側のＬＬＣ共振コンバータ５２と、から構成される。なお、ＡＣ／ＤＣコンバータ５は、民生機器（ＴＶ、ＰＣ、サーバー等）電源、ＬＥＤ照明電源、産業機器電源、ＯＡ機器（レーザプリンター等）電源など、各種の電源に適用される。
【００２９】
力率改善回路５１は、昇圧チョッパー回路として構成され、ダイオードブリッジＤＢと、インダクタＬ１と、ダイオードＤ１と、コンデンサＣ１と、スイッチング素子Ｍ１と、抵抗Ｒ１と、抵抗Ｒ２と、ＰＦＣ制御ＩＣ１と、を有する。
【００３０】
ダイオードブリッジＤＢの入力端には、交流電圧Ｖａｃが印加される。ダイオードブリッジＤＢの出力端は、インダクタＬ１の一端に接続される。インダクタＬ１の他端は、ダイオードＤ１のアノードに接続される。インダクタＬ１とダイオードＤ１との接続ノードは、ｎチャネルＭＯＳＦＥＴとして構成されるスイッチング素子Ｍ１のドレインに接続される。スイッチング素子Ｍ１のソースは、グランド電位の印加端に接続される。ダイオードＤ１のカソードは、コンデンサＣ１の一端に接続される。コンデンサＣ１の他端は、グランド電位の印加端に接続される。
【００３１】
ＰＦＣ制御ＩＣ１は、スイッチング素子Ｍ１のオンオフ駆動を制御する。スイッチング素子Ｍ１がオンされると、インダクタＬ１にエネルギーが蓄積され、スイッチング素子Ｍ１がオフされると、インダクタＬ１からダイオードＤ１を介して出力側へ電流が流れ、インダクタＬ１のエネルギーが解放される。
【００３２】
ＰＦＣ制御ＩＣ１は、ダイオードＤ１のカソード側に発生する力率改善回路５１の出力電圧（＝Ｖｉｎ）を抵抗Ｒ１，Ｒ２によって分圧した後の電圧を帰還されることで、ＰＷＭ（パルス幅変調）制御によってスイッチング素子Ｍ１を駆動する。これにより、インダクタＬ１を流れるインダクタ電流のピークは、インダクタＬ１の入力側の入力電圧ＶＩと同じ波形となり、力率改善を図ることができる。
【００３３】
力率改善回路５１の出力としての入力電圧ＶｉｎはＬＬＣ共振コンバータ５２に入力される。ＬＬＣ共振コンバータ５２は、入力電圧Ｖｉｎを出力電圧Ｖｏｕｔに変換する。ＬＬＣ共振コンバータ５２は、スイッチング素子Ｑ１，Ｑ２と、トランスＴｒと、共振コンデンサＣｒと、ダイオードＤ１１，Ｄ１２と、シャントレギュレータＳＲと、フォトカプラＰＣと、抵抗Ｒ１１，Ｒ１２と、出力コンデンサＣ１０と、電源制御ＩＣ２と、を有する。
【００３４】
ＬＬＣ共振コンバータ５２は、その他にも、抵抗Ｒ３〜Ｒ８と、コンデンサＣ２〜Ｃ９と、ダイオードＤ２〜Ｄ５と、ツェナーダイオードＺ１と、を有する。
【００３５】
電源制御ＩＣ（電源制御装置）２は、ＬＬＣ共振コンバータ５２の駆動制御を行う。電源制御ＩＣ２は、外部との電気的接続を確立するための各種外部端子を有する。より具体的には、電源制御ＩＣ２は、ＶＨ端子（１番ピン）と、非接続端子（２番ピン）と、ＰＦＣ_ＩＮ端子（３番ピン）と、ＦＢ端子（４番ピン）と、ＳＥＴ_ＳＳ端子（５番ピン）と、ＩＬＬＣ端子（６番ピン）と、ＶＬＬＣ端子（７番ピン）と、ＳＷ端子（８番ピン）と、ＲＥＧ端子（９番ピン）と、ＶＣＣ端子（１０番ピン）と、ＬＯ端子（１１番ピン）と、ＧＮＤ端子（１２番ピン）と、非接続端子（１３番ピン）と、ＨＧＮＤ端子（１４番ピン）と、ＨＯ端子（１５番ピン）と、ＨＶＣＣ端子（１６番ピン）と、を有する。
【００３６】
スイッチング素子Ｑ１、Ｑ２は、ともにｎチャネルＭＯＳＦＥＴとして構成される。スイッチング素子Ｑ１のドレインには、入力電圧Ｖｉｎが印加される。スイッチング素子Ｑ１のソースは、スイッチング素子Ｑ２のドレインに接続される。スイッチング素子Ｑ２のソースは、グランド電位の印加端に接続される。
【００３７】
トランスＴｒは、１次巻線Ｎｐと、２次巻線Ｎｓ１，Ｎｓ２と、補助巻線Ｎａと、を有する。スイッチング素子Ｑ１とＱ２とが接続される接続ノードＮｓは、１次巻線Ｎｐの一端に接続される。１次巻線Ｎｐの他端は、共振コンデンサＣｒの一端に接続される。共振コンデンサＣｒの他端は、スイッチング素子Ｑ２のソースに接続される。
【００３８】
２次巻線Ｎｓ１の一端は、ダイオードＤ１１のアノードに接続される。２次巻線Ｎｓ２の一端は、ダイオードＤ１２のアノードに接続される。２次巻線Ｎｓ１の他端とＮｓ２の他端とが接続される接続ノードは、グランド電位が印加される印加端ＧＮＤに接続される。
【００３９】
ダイオードＤ１１のカソードは、ダイオードＤ１２のカソードに接続される。ダイオードＤ１１のカソードは、コンデンサＣ１０の一端とともに、出力端子ＯＵＴに接続される。コンデンサＣ１０の他端は、印加端ＧＮＤに接続される。このように、ＬＬＣ共振コンバータ５２における２次側は、整流平滑回路として構成される。出力電圧Ｖｏｕｔは、出力端子ＯＵＴに生成される。
【００４０】
また、出力端子ＯＵＴと印加端ＧＮＤとの間には、抵抗Ｒ１１，Ｒ１２が直列に接続される。出力端子ＯＵＴと印加端ＧＮＤとの間には、その他として、フォトカプラＰＣに含まれる発光素子Ｐ１と、シャントレギュレータＳＲと、が配置される。出力端子ＯＵＴは、発光素子Ｐ１のアノードに接続される。発光素子Ｐ１のカソードは、シャントレギュレータＳＲのカソードに接続される。シャントレギュレータＳＲのアノードは、印加端ＧＮＤに接続される。
【００４１】
シャントレギュレータＳＲは、出力電圧Ｖｏｕｔを抵抗Ｒ１１，Ｒ１２によって分圧した後の分圧電圧と、基準電圧とを比較し、上記分圧電圧の基準電圧との誤差に応じた電流をカソード・アノード間に発生させる。発生した電流によって発光素子Ｐ１は発光する。これにより、出力電圧Ｖｏｕｔが低いほど（負荷が重いほど）発光素子Ｐ１の発光量が少なくなる帰還動作が行われる。
【００４２】
フォトカプラＰＣに含まれる受光素子Ｐ２は、発光素子Ｐ１から出力される光を受光する。受光素子Ｐ２の一端は、電源制御ＩＣ２のＦＢ端子に接続され、他端はグランド電位の印加端に接続される。受光素子Ｐ２に流れる電流によってＦＢ端子に帰還電圧Ｖｆｂが生成される。このような構成により、出力電圧Ｖｏｕｔは、帰還電圧Ｖｆｂとして帰還される。
【００４３】
ＬＬＣ共振コンバータ５２では、トランスＴｒの結合係数を小さくすることで漏れインダクタンスを大きくし、漏れインダクタンスと励磁インダクタンスを利用する。漏れインダクタンスは、共振用インダクタとして利用される。なお、１次巻線Ｎｐに直列に共振用インダクタを別途接続するようにしてもよい。
【００４４】
上側のスイッチング素子Ｑ１と下側のスイッチング素子Ｑ２は、それぞれゲート駆動信号ＧＨ，ＧＬによって相補的にオンオフされる。なお、ここでの「相補的」とは、双方のスイッチング素子がオフとなる期間であるデッドタイムを含むスイッチング動作も含む。また、スイッチング素子Ｑ１，Ｑ２ともにオンデューティは略５０％である。
【００４５】
ダイオードブリッジＤＢの一方の入力端は、ダイオードＤ２のアノードに接続され、他方の入力端は、ダイオードＤ３のアノードに接続される。ダイオードＤ２，Ｄ３のカソード同士は、抵抗Ｒ３の一端に接続される。抵抗Ｒ３の他端は、ＶＨ端子に接続される。これにより、交流電圧Ｖａｃは、ダイオードＤ２，Ｄ３によって全波整流されてＶＨ端子に入力される。ＶＨ端子は、起動時に後述するコンデンサＣ８に充電を行って電源制御ＩＣ２を起動するために用いられる。
【００４６】
ＰＦＣ_ＩＮ端子は、抵抗Ｒ１とＲ２との接続ノードに接続される。
【００４７】
ＳＥＴ_ＳＳ端子は、コンデンサＣ５の一端に接続される。コンデンサＣ５の他端は、グランド電位の印加端に接続される。抵抗Ｒ７は、コンデンサＣ５と並列に接続される。ＳＥＴ_ＳＳ端子は、ソフトスタート設定用に用いられる。なお、ソフトスタートについては、後述する。
【００４８】
１次巻線Ｎｐと共振コンデンサＣｒとの接続ノードＮ１は、コンデンサＣ３の一端に接続される。コンデンサＣ３の他端は、抵抗Ｒ６の一端に接続される。抵抗Ｒ６の他端は、グランド電位の印加端に接続される。ＩＬＬＣ端子は、コンデンサＣ３と抵抗Ｒ６との接続ノードに接続される。ＩＬＬＣ端子には、共振電流を電圧信号に変換した共振電流検出信号ＶＩＳが生成される。
【００４９】
接続ノードＮ１は、コンデンサＣ４の一端にも接続される。コンデンサＣ４の他端は、コンデンサＣ６の一端に接続される。コンデンサＣ６の他端は、グランド電位の印加端に接続される。ＶＬＬＣ端子は、コンデンサＣ４とＣ６との接続ノードに接続される。ＶＬＬＣ端子には、共振電圧検出信号ＶＣＲが生成される。
【００５０】
接続ノードＮｓは、コンデンサＣ２の一端に接続される。コンデンサＣ２の他端は、抵抗Ｒ４の一端に接続される。抵抗Ｒ４の他端は、抵抗Ｒ５の一端に接続される。抵抗Ｒ５の他端は、グランド電位の印加端に接続される。抵抗Ｒ４とＲ５との接続ノードは、ＳＷ端子に接続される。ＳＷ端子には、ツェナーダイオードＺ１のカソードが接続される。ツェナーダイオードＺ１のアノードは、グランド電位の印加端に接続される。
【００５１】
接続ノードＮｓに発生するスイッチ電圧ＳＷは、スイッチング素子Ｑ１，Ｑ２が双方オフのときに寄生容量の充電または放電によって、０Ｖから入力電圧Ｖｉｎまで立ち上がる、または入力電圧Ｖｉｎから０Ｖまで立ち下がる。ＳＷ端子には、このようなスイッチ電圧ＳＷの立上り、および立下りを検出したスイッチ電圧検出信号ＶＳＷが生成される。なお、ツェナーダイオードＺ１は、スイッチ電圧検出信号ＶＳＷが負となる場合に、スイッチ電圧検出信号ＶＳＷを順方向電圧によってクランプする。
【００５２】
ＲＥＧ端子は、コンデンサＣ９の一端に接続される。コンデンサＣ９の他端は、グランド電位の印加端に接続される。ＲＥＧ端子には、内部電圧Ｖｒｅｇが生成される。
【００５３】
ＶＣＣ端子は、コンデンサＣ８の一端に接続される。コンデンサＣ８の他端は、グランド電位の印加端に接続される。補助巻線Ｎａの一端は、グランド電位の印加端に接続される。補助巻線Ｎａの他端は、抵抗Ｒ８を介してダイオードＤ５のアノードに接続される。ダイオードＤ５のカソードは、ＶＣＣ端子とコンデンサＣ８との接続ノードに接続される。これにより、補助巻線Ｎａにより発生した電圧は、ダイオードＤ５およびコンデンサＣ８によって整流平滑され、ＶＣＣ端子に生成される電源電圧Ｖｃｃとなる。電源電圧Ｖｃｃは、ＰＦＣ制御ＩＣ１の電源としても用いられる。
【００５４】
ＬＯ端子は、スイッチング素子Ｑ２のゲートに接続される。スイッチング素子Ｑ２のゲートは、ＬＯ端子から出力されるゲート駆動信号ＧＬによって駆動される。ＧＮＤ端子は、グランド電位の印加端に接続される。
【００５５】
ＨＧＮＤ端子は、接続ノードＮｓに接続される。コンデンサＣ７は、ＨＶＣＣ端子とＨＧＮＤ端子との間に接続される。ダイオードＤ４のアノードは、ＲＥＧ端子とコンデンサＣ９との接続ノードに接続される。ダイオードＤ４のカソードは、ＨＶＣＣ端子に接続される。コンデンサＣ７およびダイオードＤ４は、スイッチング素子Ｑ１のオン用にドレイン電圧（＝Ｖｉｎ）よりも高い電圧のゲート駆動信号ＧＨを生成するブートストラップに用いられる。
【００５６】
ＨＯ端子は、スイッチング素子Ｑ１のゲートに接続される。スイッチング素子Ｑ１のゲートは、ＨＯ端子から出力されるゲート駆動信号ＧＨによって駆動される。
【００５７】
＜２．帰還経路構成＞
次に、電源制御ＩＣ２における帰還経路構成について詳述する。図２は、電源制御ＩＣ２におけるスイッチングのオフタイミングを決定する構成を要部的に示す概略図である。
【００５８】
図２に示すように、電源制御ＩＣ２は、オフ閾値生成回路２１と、帰還電流合算回路２２と、ＤＣレベルシフト回路２３と、上側コンパレータ２４と、下側コンパレータ２５と、を有する。
【００５９】
オフ閾値生成回路２１は、ＦＢ端子に生成される帰還電圧Ｖｆｂに基づいて上側オフ閾値ＶＴＨＨおよび下側オフ閾値ＶＴＨＬを生成する。帰還電流合算回路２２は、ＩＬＬＣ端子に生成される共振電流検出信号ＶＩＳを上側オフ閾値ＶＴＨＨに合算して上側オフ閾値ＶＴＨＨ’を生成し、共振電流検出信号ＶＩＳを下側オフ閾値ＶＴＨＬに合算して下側オフ閾値ＶＴＨＬ’を生成する。
【００６０】
ＤＣレベルシフト回路２３は、ＶＬＬＣ端子に生成される共振電圧検出信号ＶＣＲをレベルシフトし、レベルシフト後の共振電圧検出信号ＶＣＲ’を出力する。上側コンパレータ２４の非反転入力端（＋）には共振電圧検出信号ＶＣＲ’が入力され、反転入力端（−）には上側オフ閾値ＶＴＨＨ’が入力される。上側コンパレータ２４は、共振電圧検出信号ＶＣＲ’が上側オフ閾値ＶＴＨＨ’を上回ったタイミングで、ＬｏｗからＨｉｇｈへ切替えた上側オフ信号Ｈ_ＯＦＦを出力する。このとき、スイッチング素子Ｑ１がオンからオフとされる。
【００６１】
一方、下側コンパレータ２５の反転入力端には共振電圧検出信号ＶＣＲ’が入力され、非反転入力端には下側オフ閾値ＶＴＨＬ’が入力される。下側コンパレータ２５は、共振電圧検出信号ＶＣＲ’が上側オフ閾値ＶＴＨＨ’を下回ったタイミングで、ＬｏｗからＨｉｇｈへ切替えた下側オフ信号Ｈ_ＯＦＦを出力する。このとき、スイッチング素子Ｑ２がオンからオフとされる。
【００６２】
このような帰還構成によってスイッチング素子Ｑ１，Ｑ２のオフタイミングが決定され、出力電圧Ｖｏｕｔは目標値と一致するように制御される。特に本実施形態では、帰還経路に共振電流の情報が含まれるので、ＬＬＣ共振コンバータ５２の負荷応答が高速となり、位相補償設計が容易となる。
【００６３】
＜３．オフ閾値生成回路の構成＞
次に、上述したオフ閾値生成回路２１の具体的な構成例について述べる。図３は、オフ閾値生成回路２１の一構成例を示す回路図である。
【００６４】
図３に示すオフ閾値生成回路２１は、出力電流生成回路２１１と、抵抗Ｒ２１と、定電流源ＣＩ２１と、トランスコンダクタンスアンプＴＡ２１と、抵抗Ｒ２１２と、抵抗Ｒ２１３と、オペアンプＡ２１と、を有する。
【００６５】
抵抗Ｒ２１の一端には、所定の電源電圧Ｖ２１が印加され、他端は、ＦＢ端子に接続される。受光素子Ｐ２に流れる電流に応じて抵抗Ｒ２１に電流が流れ、帰還電圧Ｖｆｂが生成される。
【００６６】
出力電流生成回路２１１は、帰還電圧Ｖｆｂに基づいて上側出力電流ＩｏＨおよび下側出力電流ＩｏＬを生成する回路である。出力電流生成回路２１１は、一例として、エラーアンプＥＡ２１と、トランジスタＭ２１と、抵抗Ｒ２１１と、上側カレントミラーＰＭと、下側カレントミラーＮＭと、を有する。
【００６７】
エラーアンプＥＡ２１の一方の非反転入力端には、帰還電圧Ｖｆｂが印加され、他方の非反転入力端には、所定の基準電圧Ｖ２１１が印加される。エラーアンプＥＡ２１の出力端は、ｎチャネルＭＯＳＦＥＴとして構成されるトランジスタＭ２１のゲートに接続される。トランジスタＭ２１のソースは、抵抗Ｒ２１１を介してグランド電位の印加端に接続される。トランジスタＭ２１のソースと抵抗Ｒ２１１との接続ノードＮ２１１は、エラーアンプＥＡ２１の反転入力端に接続される。
【００６８】
エラーアンプＥＡ２１は、二つの非反転入力端に印加される電圧のうち高い方の電圧を反転入力端の電圧と比較する。これにより、帰還電圧Ｖｆｂが基準電圧Ｖ２１１より高い場合は、接続ノードＮ２１１の電圧は帰還電圧Ｖｆｂとなるように制御され、そうでない場合は、接続ノードＮ２１１の電圧は基準電圧Ｖ２２１となるように制御される。従って、基準電圧Ｖ２１１は、接続ノードＮ２１１の電圧の最低値を規定する。
【００６９】
トランジスタＭ２１のドレインは、上側カレントミラーＰＭの入力端に接続される。上側カレントミラーＰＭの一方の出力端は、下側カレントミラーＮＭの入力端に接続され、他方の出力端は、抵抗Ｒ２１２の一端と接続ノードＮＨで接続される。下側カレントミラーＮＭの出力端は、抵抗Ｒ２１３の一端と接続ノードＮＬで接続される。
【００７０】
接続ノードＮ２１１の電圧に応じて抵抗Ｒ２１１を介して電流Ｉ２１１が流れる。上側カレントミラーＰＭは、電流Ｉ２１１を入力として電流Ｉ２１２および上側出力電流ＩｏＨを出力する。下側カレントミラーＮＭは、電流Ｉ２１２を入力として下側出力電流ＩｏＬを出力する。
【００７１】
抵抗Ｒ２１２と抵抗Ｒ２１３との接続ノードＮＣは、オペアンプＡ２１の出力端に接続される。オペアンプＡ２１の非反転入力端には、所定の基準電圧Ｖ２１２が印加される。オペアンプＡ２１の出力端は、オペアンプＡ２１の反転入力端に接続される。このように、オペアンプＡ２１によってボルテージフォロアが構成されるので、接続ノードＮＣには、基準電圧Ｖ２１２と同じ電圧Ｖｎｃが生成される。
【００７２】
接続ノードＮＨには、上側出力電流ＩｏＨに応じた抵抗Ｒ２１２での電圧降下分だけ電圧Ｖｎｃよりも高い電圧が上側オフ閾値ＶＴＨＨ（図２）として生成される。接続ノードＮＬには、下側出力電流ＩｏＬに応じた抵抗Ｒ２１３での電圧降下分だけ電圧Ｖｎｃよりも低い電圧が下側オフ閾値ＶＴＨＬ（図２）として生成される。
【００７３】
これにより、図４に模式的に示すように、帰還電圧Ｖｆｂが高くなる程、上側オフ閾値ＶＴＨＨと下側オフ閾値ＶＴＨＬとの乖離が電圧Ｖｎｃ（＝Ｖ２１２）を中心として大きくなる。
【００７４】
また、図３に示す構成では、トランスコンダクタンスアンプＴＡ２１の非反転入力端は、ＳＥＴ_ＳＳ端子に接続される。トランスコンダクタンスアンプＴＡ２１とＳＥＴ_ＳＳ端子との接続ノードには、定電流源ＣＩ２１による定電流が流れ込む。トランスコンダクタンスアンプＴＡ２１の出力端は、ＦＢ端子と抵抗Ｒ２１との接続ノードに接続されるとともに、トランスコンダクタンスアンプＴＡ２１の反転入力端に接続される。トランスコンダクタンスアンプＴＡ２１は、出力端へシンク電流ＩＳ２１を吸い込むのみであり、出力端からのソース電流の吐出しはしない。
【００７５】
このようなトランスコンダクタンスアンプＴＡ２１を用いた構成は、ソフトスタートを目的としており、図５のタイミングチャートも参照してソフトスタートについて述べる。図５において示す出力電圧Ｖｏｕｔの波形および帰還電圧Ｖｆｂ１の波形は、ソフトスタート機能を仮に設けない場合を示す。この場合、タイミングｔｓで電源制御ＩＣ２が起動すると、帰還電圧Ｖｆｂ１は０Ｖから電源電圧Ｖ２１まで立上り、出力電圧Ｖｏｕｔが０Ｖから上昇する。
【００７６】
そして、出力電圧Ｖｏｕｔが目標値ＲＥＦに達したタイミングｔｅで帰還電圧Ｖｆｂ１は安定値まで低下するが、その低下に時間がかかるので、出力電圧Ｖｏｕｔには図５に示すようにオーバーシュートＯＳが発生する。
【００７７】
これに対して、本実施形態では、起動するタイミングｔｓより定電流源ＣＩ２１によるＳＥＴ_ＳＳ端子に外付けされたコンデンサＣ５への充電が開始され、ＳＥＴ_ＳＳ端子に生じる電圧Ｖｓｓ（図５）が上昇を開始する。このとき、帰還電圧Ｖｆｂ（図５ではＶｆｂ２）が電圧Ｖｓｓよりも高くなろうとしても、トランスコンダクタンスアンプＴＡ２１によるシンク電流ＩＳ２１の吸込みによって、帰還電圧Ｖｆｂは電圧Ｖｓｓと一致するように制御される。従って、電圧Ｖｓｓと帰還電圧Ｖｆｂは一致しつつ上昇する。
【００７８】
そして、帰還電圧Ｖｆｂが安定値Ｖｓに達すると、以降、電圧Ｖｓｓがさらに上昇しても、帰還電圧Ｖｆｂは安定値Ｖｓを維持するので、電圧Ｖｓｓと帰還電圧Ｖｆｂは乖離する。このとき、出力電圧Ｖｏｕｔのオーバーシュートは抑制される。
【００７９】
＜４．帰還電流合算回路の構成＞
次に、上述した帰還電流合算回路２２の具体的な構成例について述べる。図６は、帰還電流合算回路２２の一構成例を示す回路図である。
【００８０】
図６に示す帰還電流合算回路２２は、抵抗Ｒ２２１〜Ｒ２２４と、エラーアンプ２２１と、コンデンサＣ２２１と、トランスコンダクタンスアンプ２２２と、コンデンサＣ２２２と、トランスコンダクタンスアンプ２２３と、スイッチＳＷ２２１と、スイッチＳＷ２２２と、を有する。
【００８１】
所定の電源電圧Ｖ２２の印加端とＩＬＣＣ端子との間には、抵抗Ｒ２２１と抵抗Ｒ２２２が直列に接続される。抵抗Ｒ２２１とＲ２２２との接続ノードは、エラーアンプ２２１の非反転入力端に接続される。エラーアンプ２２１の出力端と、グランド電位の印加端との間には、抵抗Ｒ２２３とＲ２２４とが直列に接続される。抵抗Ｒ２２３とＲ２２４との接続ノードは、エラーアンプ２２１の反転入力端に接続される。
【００８２】
これにより、例えば抵抗Ｒ２２１とＲ２２２の抵抗比を１：１とし、Ｒ２２３とＲ２２４の抵抗比も１：１とすると、図７に示す０Ｖを中心とした共振電流検出信号ＶＩＳに対して、エラーアンプ２２１の出力端には、電源電圧Ｖ２２と同じ電圧（図７では一例として２Ｖ）を中心とした共振電流検出信号ＶＩＳ’が生成される。すなわち、共振電流検出信号ＶＩＳは、共振電流検出信号ＶＩＳ’にレベルシフトされる。
【００８３】
エラーアンプ２２１の出力端は、トランスコンダクタンスアンプ２２２の反転入力端に接続されるとともに、スイッチＳＷ２２１を介してトランスコンダクタンスアンプ２２２の非反転入力端に接続される。スイッチＳＷ２２１とトランスコンダクタンスアンプ２２２との接続ノードには、コンデンサＣ２２１の一端が接続される。コンデンサ２２１の他端は、グランド電位の印加端に接続される。スイッチＳＷ２２１とコンデンサ２２１は、サンプルホールド回路を構成する。
【００８４】
図８のタイミングチャートに示すように、ゲート駆動信号ＧＨがＬｏｗからＨｉｇｈへ切替えられてスイッチング素子Ｑ１がオフからオンへ切替えられるタイミングｔ８１において、スイッチＳＷ２２１はオンからオフへ切替えられるので、トランスコンダクタンスアンプ２２２の非反転入力端に生じる電圧Ｖ２２２は、切替えたタイミングでの共振電流検出信号ＶＩＳ’の値にホールドされる。一方、トランスコンダクタンスアンプ２２２の反転入力端には、共振電流検出信号ＶＩＳ’がそのまま入力される（図８の破線）。
【００８５】
トランスコンダクタンスアンプ２２２は、非反転入力端の電圧と反転入力端の電圧との差分ΔＶＨに比例した電流値のシンク電流Ｉ２２２を吸い込む。従って、図８に示すように、タイミングｔ８１から差分ΔＶＨが大きくなるにつれて、シンク電流Ｉ２２２が大きくなる。
【００８６】
ゲート駆動信号ＧＨがＨｉｇｈからＬｏｗへ切替えられてスイッチング素子Ｑ１がオンからオフへ切替えられるタイミングｔ８２において、スイッチＳＷ２２１はオフからオンへ切替えられる。これにより、電圧Ｖ２２２は、共振電流検出信号ＶＩＳ’と一致する。従って、差分ΔＶＨがゼロとなり、シンク電流Ｉ２２２は流れなくなる。
【００８７】
一方、エラーアンプ２２１の出力端は、トランスコンダクタンスアンプ２２３の反転入力端に接続されるとともに、スイッチＳＷ２２２を介してトランスコンダクタンスアンプ２２３の非反転入力端に接続される。スイッチＳＷ２２２とトランスコンダクタンスアンプ２２３との接続ノードには、コンデンサＣ２２２の一端が接続される。コンデンサ２２２の他端は、グランド電位の印加端に接続される。スイッチＳＷ２２２とコンデンサ２２２は、サンプルホールド回路を構成する。
【００８８】
図９のタイミングチャートに示すように、ゲート駆動信号ＧＬがＬｏｗからＨｉｇｈへ切替えられてスイッチング素子Ｑ２がオフからオンへ切替えられるタイミングｔ９１において、スイッチＳＷ２２２はオンからオフへ切替えられるので、トランスコンダクタンスアンプ２２３の非反転入力端に生じる電圧Ｖ２２３は、切替えたタイミングでの共振電流検出信号ＶＩＳ’の値にホールドされる。一方、トランスコンダクタンスアンプ２２３の反転入力端には、共振電流検出信号ＶＩＳ’がそのまま入力される（図９の破線）。
【００８９】
トランスコンダクタンスアンプ２２３は、非反転入力端の電圧と反転入力端の電圧との差分ΔＶＬに比例した電流値のソース電流Ｉ２２３を吐出す。従って、図９に示すように、タイミングｔ９１から差分ΔＶＬが大きくなるにつれて、ソース電流Ｉ２２３が大きくなる。
【００９０】
ゲート駆動信号ＧＬがＨｉｇｈからＬｏｗへ切替えられてスイッチング素子Ｑ２がオンからオフへ切替えられるタイミングｔ９２において、スイッチＳＷ２２２はオフからオンへ切替えられる。これにより、電圧Ｖ２２３は、共振電流検出信号ＶＩＳ’と一致する。従って、差分ΔＶＬがゼロとなり、ソース電流Ｉ２２３は流れなくなる。
【００９１】
＜５．スイッチング素子のオフタイミング決定＞
図１０は、電源制御ＩＣ２のより具体的な内部構成を示す回路図である。図１０に示すように、電源制御ＩＣ２において、上述したオフ閾値生成回路２１と帰還電流合算回路２２とは接続される。より具体的には、接続ノードＮＨとトランスコンダクタンスアンプ２２２の出力端が接続ノードＮＨ２で接続され、接続ノードＮＬとトランスコンダクタンスアンプ２２３の出力端が接続ノードＮＬ２で接続される。
【００９２】
上側オフ閾値ＶＴＨＨ’（図２）は、接続ノードＮＨ２に生成され、下側オフ閾値ＶＴＨＬ’（図２）は、接続ノードＮＬ２に生成される。
【００９３】
上側オフ閾値ＶＴＨＨ’は、シンク電流Ｉ２２２が流れない場合は、上側出力電流ＩｏＨがそのまま抵抗Ｒ２１２に流れ、上側オフ閾値ＶＴＨＨ’は上側オフ閾値ＶＴＨＨと一致する。シンク電流Ｉ２２２の流れる量が大きくなるほど、抵抗Ｒ２１２に流れる電流が減るので、上側オフ閾値ＶＴＨＨ’は上側オフ閾値ＶＴＨＨより低下する。
【００９４】
下側オフ閾値ＶＴＨＬ’は、ソース電流Ｉ２２３が流れない場合は、下側出力電流ＩｏＬがそのまま抵抗Ｒ２１３に流れ、下側オフ閾値ＶＴＨＬ’は下側オフ閾値ＶＴＨＬと一致する。ソース電流Ｉ２２３の流れる量が大きくなるほど、抵抗Ｒ２１３に流れる電流が減るので、下側オフ閾値ＶＴＨＬ’は下側オフ閾値ＶＴＨＬより上昇する。
【００９５】
ここで、図１０に示すように、ＤＣレベルシフト回路２３（図２）は、電源電圧Ｖ２３の印加端とグランド電位の印加端との間での抵抗Ｒ２３１と抵抗Ｒ２３２との直列接続によって構成される。抵抗Ｒ２３１とＲ２３２との接続ノードＮ２３は、ＶＬＬＣ端子に接続される。
【００９６】
このようなＤＣレベルシフト回路２３により、ＶＬＬＣ端子に生成される０Ｖを中心とした共振電圧検出信号ＶＣＲは、電源電圧Ｖ２３を抵抗Ｒ２３１，Ｒ２３２によって分圧した電圧を中心とした共振電圧検出信号ＶＣＲ’へレベルシフトされる。
【００９７】
接続ノードＮ２３は、上側コンパレータ２４の非反転入力端に接続されるとともに、下側コンパレータ２５の反転入力端に接続される。また、接続ノードＮＨ２は、上側コンパレータ２４の反転入力端に接続され、接続ノードＮＬ２は、下側コンパレータ２５の非反転入力端に接続される。これにより、上側コンパレータ２４は、共振電圧検出信号ＶＣＲ’と上側オフ閾値ＶＴＨＨ’とを比較し、比較結果として上側オフ信号Ｈ_ＯＦＦを出力する。また、下側コンパレータ２５は、共振電圧検出信号ＶＣＲ’と下側オフ閾値ＶＴＨＬ’とを比較し、比較結果として下側オフ信号Ｌ_ＯＦＦを出力する。
【００９８】
上側コンパレータ２４の出力端は、ＡＮＤ回路Ａ１の一方の入力端に接続される。ＡＮＤ回路Ａ１の他方の入力端は、立下りエッジ検出部２７の出力端に接続される。立下りエッジ検出部２７の出力は、スイッチング動作状態では、Ｈｉｇｈであるので、ＡＮＤ回路Ａ１の出力は、上側オフ信号Ｈ_ＯＦＦのレベルに応じたものとなる。ＡＮＤ回路Ａ１の出力端は、上側ＤフリップフロップＤＨのリセット端子に接続される。上側ＤフリップフロップＤＨのＱ出力端子からゲート駆動信号ＧＨが出力される。ゲート駆動信号ＧＨは、ＨＯ端子を介してスイッチング素子Ｑ１のゲートに印加される。
【００９９】
これにより、共振電圧検出信号ＶＣＲ’が上側オフ閾値ＶＴＨＨ’を上回ると、上側コンパレータ２４によって上側オフ信号Ｈ_ＯＦＦがＨｉｇｈへ切替えられ、上側ＤフリップフロップＤＨがリセットされ、ゲート駆動信号ＧＨがＬｏｗへ切替えられ、スイッチング素子Ｑ１はオフへ切替えられる。
【０１００】
下側コンパレータ２５の出力端は、ＡＮＤ回路Ａ２の一方の入力端に接続される。ＡＮＤ回路Ａ２の他方の入力端は、立下りエッジ検出部２７の出力端に接続される。後述のように立下りエッジ検出部２７の出力は、スイッチング動作状態では、Ｈｉｇｈであるので、ＡＮＤ回路Ａ２の出力は、下側オフ信号Ｈ_ＯＦＦのレベルに応じたものとなる。ＡＮＤ回路Ａ２の出力端は、下側ＤフリップフロップＤＬのリセット端子に接続される。下側ＤフリップフロップＤＬのＱ出力端子からゲート駆動信号ＧＬが出力される。ゲート駆動信号ＧＬは、ＬＯ端子を介してスイッチング素子Ｑ２のゲートに印加される。
【０１０１】
これにより、共振電圧検出信号ＶＣＲ’が下側オフ閾値ＶＴＨＬ’を下回ると、下側コンパレータ２５によって下側オフ信号Ｌ_ＯＦＦがＨｉｇｈへ切替えられ、下側ＤフリップフロップＤＬがリセットされ、ゲート駆動信号ＧＬがＬｏｗへ切替えられ、スイッチング素子Ｑ２はオフへ切替えられる。
【０１０２】
＜６．スイッチング素子のオンタイミング決定＞
また、図１０に示すように、電源制御ＩＣ２は、スイッチングのオンタイミングを制御するための構成を有する。オンタイミング制御部２６は、上側オン信号ＱＨと下側オン信号ＱＬを出力する。ＡＮＤ回路Ａ３の一方の入力端には、上側オン信号ＱＨが入力され、他方の入力端には、最小デッドタイム部ＤＴ１の出力がインバータＩＶ１を介して入力される。
【０１０３】
ＡＮＤ回路Ａ３の出力端は、ＯＲ回路ＯＲ１の一方の入力端に接続される。ＯＲ回路１の他方の入力端には、立上りエッジ検出部２８の出力端が接続される。スイッチング動作状態では、立上りエッジ検出部２８の出力はＬｏｗであるので、ＯＲ回路ＯＲ１の出力は、ＡＮＤ回路Ａ３の出力レベルに応じたものとなる。ＯＲ回路ＯＲ１の出力端は、上側ＤフリップフロップＤＨのクロック端子に接続される。
【０１０４】
最小デッドタイム部ＤＴ１は、ゲート駆動信号ＧＬのＬｏｗへの切替えを検出すると、カウントを開始し、最小デッドタイムに相当する所定期間をカウントすると、Ｌｏｗへ切替えた出力をインバータＩＶ１に入力させる。オンタイミング制御部２６によって上側オン信号ＱＨがＨｉｇｈへ切替えられても、未だ上記所定期間がカウントされていない場合は、インバータＩＶ１からＡＮＤ回路Ａ３へ入力される信号はＬｏｗであるので、ＡＮＤ回路Ａ３の出力はＬｏｗで維持される。その後、上記所定期間がカウントされると、インバータＩＶ１の出力がＨｉｇｈへ切替えられるので、ＡＮＤ回路Ａ３の出力はＨｉｇｈへ切替えられる。なお、上記所定期間のカウント後に上側オン信号ＱＨがＨｉｇｈへ切替えられた場合は、その時点でＡＮＤ回路Ａ３の出力はＨｉｇｈへ切替えられる。
【０１０５】
ＡＮＤ回路Ａ３の出力がＨｉｇｈへ切替えられると、上側ＤフリップフロップＤＨのＱ出力端子から出力されるゲート駆動信号ＧＨはＨｉｇｈへ切替えられ、スイッチング素子Ｑ１はオンへ切替えられる。このように、スイッチング素子Ｑ２がオフとなってからスイッチング素子Ｑ１がオンとなるまでのデッドタイム（同時オフ期間）が調整され、当該デッドタイムは最小デッドタイム以上に確保される。
【０１０６】
また、ＡＮＤ回路Ａ４の一方の入力端には、下側オン信号ＱＬが入力され、他方の入力端には、最小デッドタイム部ＤＴ２の出力がインバータＩＶ２を介して入力される。ＡＮＤ回路Ａ４の出力端は、下側ＤフリップフロップＤＬのクロック端子に接続される。
【０１０７】
最小デッドタイム部ＤＴ２は、ゲート駆動信号ＧＨのＬｏｗへの切替えを検出すると、カウントを開始し、最小デッドタイムに相当する所定期間をカウントすると、Ｌｏｗへ切替えた出力をインバータＩＶ２に入力させる。オンタイミング制御部２６によって下側オン信号ＱＬがＨｉｇｈへ切替えられても、未だ上記所定期間がカウントされていない場合は、インバータＩＶ２からＡＮＤ回路Ａ４へ入力される信号はＬｏｗであるので、ＡＮＤ回路Ａ４の出力はＬｏｗで維持される。その後、上記所定期間がカウントされると、インバータＩＶ２の出力がＨｉｇｈへ切替えられるので、ＡＮＤ回路Ａ４の出力はＨｉｇｈへ切替えられる。なお、上記所定期間のカウント後に下側オン信号ＱＬがＨｉｇｈへ切替えられた場合は、その時点でＡＮＤ回路Ａ４の出力はＨｉｇｈへ切替えられる。
【０１０８】
ＡＮＤ回路Ａ４の出力がＨｉｇｈへ切替えられると、下側ＤフリップフロップＤＬのＱ出力端子から出力されるゲート駆動信号ＧＬはＨｉｇｈへ切替えられ、スイッチング素子Ｑ２はオンへ切替えられる。このように、スイッチング素子Ｑ１がオフとなってからスイッチング素子Ｑ２がオンとなるまでのデッドタイムが調整され、当該デッドタイムは最小デッドタイム以上に確保される。
【０１０９】
＜７．オンタイミング制御部の構成＞
次に、オンタイミング制御部２６の具体的な構成について説明する。図１１は、オンタイミング制御部２６の一構成例を示す回路図である。
【０１１０】
図１１に示すように、オンタイミング制御部２６は、トランジスタ２６１と、コンパレータ２６２，２６３と、インバータ２６４，２６５と、Ｄフリップフロップ２６６，２６７と、ＡＮＤ回路２６８，２６９と、を有する。
【０１１１】
ｎチャネルＭＯＳＦＥＴで構成されるトランジスタ２６１のドレインは、ＳＷ端子に接続される。トランジスタ２６１のゲートには、基準電圧Ｖ２６１が印加される。トランジスタ２６１のソースは、コンパレータ２６２の非反転入力端とともにコンパレータ２６３の反転入力端に接続される。
【０１１２】
コンパレータ２６２の反転入力端には、基準電圧Ｖ２６２が印加される。コンパレータ２６２の出力端は、インバータ２６４の入力端に接続される。インバータ２６４の出力端は、Ｄフリップフロップ２６６のクロック端子に接続される。コンパレータ２６３の非反転入力端には、グランド電位が印加される。コンパレータ２６３の出力端は、インバータ２６５の入力端に接続される。インバータ２６５の出力端は、Ｄフリップフロップ２６７のクロック端子に接続される。
【０１１３】
インバータ２６４の出力端は、ＡＮＤ回路２６９の一方の入力端に接続される。インバータ２６５の出力端は、ＡＮＤ回路２６８の一方の入力端に接続される。ＡＮＤ回路２６８，２６９の各他方の入力端には、図１０に示すカウンター２９から出力される出力ＣＴが入力される。ＡＮＤ回路２６８の出力端は、Ｄフリップフロップ２６６のリセット端子に接続される。ＡＮＤ回路２６９の出力端は、Ｄフリップフロップ２６７のリセット端子に接続される。
【０１１４】
Ｄフリップフロップ２６６のＱ出力端子から上側オン信号ＱＨが出力され、Ｄフリップフロップ２６７のＱ出力端子から下側オン信号ＱＬが出力される。
【０１１５】
オンタイミング制御部２６の動作について、図１２に示すタイミングチャートを用いて説明する。なお、図１２には、上段より順にスイッチ電圧ＳＷ、スイッチ電圧検出信号ＶＳＷ、上側オン信号ＱＨ、下側オン信号ＱＬを示す。
【０１１６】
スイッチング素子Ｑ２がオンからオフとなることにより、スイッチング素子Ｑ１，Ｑ２の双方がオフとなったタイミングｔ１２１で、共振電流による寄生容量の充電により、スイッチ電圧ＳＷは０Ｖから上昇を開始する。そして、タイミングｔ１２２で、スイッチ電圧ＳＷは、入力電圧Ｖｉｎ（以下、一例として４００Ｖとする）に到達する。このとき、タイミングｔ１２１で、スイッチ電圧検出信号ＶＳＷは、０Ｖから抵抗Ｒ４，Ｒ５により分圧された後の所定の
電圧Ｖｉｎ’まで立上り、タイミングｔ１２２で０Ｖまで立ち下がる。
【０１１７】
トランジスタ２６１は、ドレインに入力されるスイッチ電圧検出信号ＶＳＷを基準電圧Ｖ２６１からゲート・ソース間の閾値電圧Ｖｇｓだけ低い所定電圧以下に制限する。従って、電圧Ｖｉｎ’のスイッチ電圧検出信号ＶＳＷは、上記所定電圧に制限される。コンパレータ２６２は、制限後の信号と基準電圧Ｖ２６２を比較する。これにより、タイミングｔ１２１では、コンパレータ２６２の出力はＨｉｇｈに切替えられ、ＡＮＤ回路２６９の出力はＬｏｗに切替えられる。なお、後述のように、スイッチング動作状態では、出力ＣＴはＨｉｇｈであるので、ＡＮＤ回路２６８，２６９の出力は、インバータ２６５，２６４の出力レベルに応じたものとなる。従って、Ｄフリップフロップ２６７がリセットされ、下側オン信号ＱＬはＬｏｗへ切替えられる。
【０１１８】
そして、タイミングｔ１２２では、インバータ２６４の出力がＨｉｇｈへ切替えられ、Ｄフリップフロップ２６６から出力される上側オン信号ＱＨはＨｉｇｈへ切替えられる。これにより、スイッチ電圧ＳＷが４００Ｖに達したときにスイッチング素子Ｑ１がオンとされるので、スイッチング素子Ｑ１のハードスイッチングを回避できる。
【０１１９】
タイミングｔ１２２以降、スイッチ電圧ＳＷは４００Ｖを維持し、タイミングｔ１２３でスイッチング素子Ｑ１がオフとされることによりスイッチング素子Ｑ１，Ｑ２の双方がオフとなる。このとき、共振電流によって寄生容量の放電が開始され、スイッチ電圧ＳＷは４００Ｖから下降を開始する。そして、タイミングｔ１２４でスイッチ電圧ＳＷは、０Ｖに到達する。このとき、タイミングｔ１２３で、スイッチ電圧検出信号ＶＳＷは、０ＶからツェナーダイオードＺ１のクランプによる−Ｖｆ（Ｖｆ：順方向電圧）まで立ち下がり、タイミングｔ１２４で０Ｖまで立ち上がる。
【０１２０】
これにより、タイミングｔ１２３では、コンパレータ２６３の出力はＨｉｇｈに切替えられ、ＡＮＤ回路２６８の出力はＬｏｗに切替えられる。従って、Ｄフリップフロップ２６６がリセットされ、上側オン信号ＱＨはＬｏｗへ切替えられる。そして、タイミングｔ１２４では、インバータ２６５の出力がＨｉｇｈへ切替えられ、Ｄフリップフロップ２６７から出力される下側オン信号ＱＬはＨｉｇｈへ切替えられる。これにより、スイッチ電圧ＳＷが０Ｖに達したときにスイッチング素子Ｑ２がオンとされるので、スイッチング素子Ｑ２のハードスイッチングを回避できる。
【０１２１】
タイミングｔ１２４以降、スイッチ電圧ＳＷは０Ｖを維持し、タイミングｔ１２５でスイッチング素子Ｑ２がオフとなることによりスイッチング素子Ｑ１，Ｑ２が双方オフとなると、上述したようにスイッチ電圧ＳＷは０Ｖから上昇を開始する。
【０１２２】
＜８．スイッチング動作状態での波形例＞
ここで、図１３は、ＬＬＣ共振コンバータ５２の負荷が軽負荷である場合の各信号波形を示すタイミングチャートである。図１４は、ＬＬＣ共振コンバータ５２の負荷が重負荷である場合の各信号波形を示すタイミングチャートである。図１３および図１４ともに、上段から順に、共振電圧検出信号ＶＣＲ、共振電圧検出信号ＶＣＲ’、共振電流検出信号ＶＩＳ、および、ゲート駆動信号ＧＨ，ＧＬを示す。なお、共振電圧検出信号ＶＣＲ’は、上側オフ閾値ＶＴＨＨ’および下側オフ閾値ＶＴＨＬ’と併せて示す。
【０１２３】
また、共振電圧検出信号ＶＣＲ’は、共振電圧検出信号ＶＣＲに対して中心を０Ｖから２Ｖへレベルシフトした例としている。すなわち、電源電圧Ｖ２３（図１０）を４Ｖとして、抵抗Ｒ２３１と抵抗Ｒ２３２の抵抗比を１：１とした場合である。また、電圧Ｖｎｃ（＝Ｖ２１２）を例として２Ｖとしている。
【０１２４】
図１４に示す重負荷の場合は、図１３に示す軽負荷の場合に比べて、帰還電圧Ｖｆｂの値が高いので、上側オフ閾値ＶＴＨＨと下側オフ閾値ＶＴＨＬとの乖離が大きくなる。図１３および図１４ともに、ゲート駆動信号ＧＨがオンレベル（Ｈｉｇｈ）へ切替えられると、シンク電流Ｉ２２２が流れ始め、上側オフ閾値ＶＴＨＨ’が低下する。そして、共振電圧検出信号ＶＣＲ’が上側オフ閾値ＶＴＨＨ’を上回ったタイミングでゲート駆動信号ＧＨがオフレベル（Ｌｏｗ）へ切替えられる。また、図１３および図１４ともに、ゲート駆動信号ＧＬがオンレベル（Ｈｉｇｈ）へ切替えられると、ソース電流Ｉ２２３が流れ始め、下側オフ閾値ＶＴＨＬ’が上昇する。そして、共振電圧検出信号ＶＣＲ’が下側オフ閾値ＶＴＨＬ’を下回ったタイミングでゲート駆動信号ＧＬがオフレベル（Ｌｏｗ）へ切替えられる。
【０１２５】
＜９．バースト動作＞
また、図１０に示す電源制御ＩＣ２は、バースト動作を行うための構成を有する。具体的には、電源制御ＩＣ２は、コンパレータＣＰ１と、カウンター２９と、立下りエッジ検出部２７と、立上りエッジ検出部２８と、ＯＲ回路ＯＲ２を有する。
【０１２６】
コンパレータＣＰ１の非反転入力端は、ＦＢ端子に接続される。コンパレータＣＰ１は、ＦＢ端子に生じる帰還電圧Ｖｆｂを第１閾値ｔｈ１および第２閾値ｔｈ２と比較するヒステリシスコンパレータである。第１閾値ｔｈ１＜第２閾値ｔｈ２であり、第１閾値ｔｈ１は例えば０．１Ｖ、第２閾値ｔｈ２は例えば０．１５Ｖに設定される。
【０１２７】
ＬＬＣ共振コンバータ５２の出力電圧Ｖｏｕｔが目標電圧以下となると、帰還電圧Ｖｆｂが第２閾値ｔｈ２を上回り、コンパレータＣＰ１の出力ＢＳＴがＨｉｇｈに切替えられる。すると、カウンター２９は、Ｈｉｇｈに切替えた出力ＣＴを立上りエッジ検出部２８およびオンタイミング制御部２６に出力する。立上りエッジ検出部２８は、出力ＣＴの立上りを検出すると、ＬｏｗからＨｉｇｈへ立ち上げ後に瞬時にＬｏｗへ立ち下げた出力をＯＲ回路ＯＲ１へ出力する。これにより、上側ＤフリップフロップＤＨから出力されるゲート駆動信号ＧＨがＨｉｇｈへ切替えられ、スイッチング動作状態へ移行する。また、このとき、オンタイミング制御部６においては、Ｈｉｇｈに立ち上がった出力ＣＴにより、ＡＮＤ回路２６８，２６９に入力されるインバータ２６５，２６４の出力が有効となる。
【０１２８】
また、上記のように出力ＢＳＴがＨｉｇｈに切替えられると、トランスコンダクタンスアンプ２２２はシンク電流Ｉ２２２を通常の電流量に設定し、トランスコンダクタンスアンプ２２３はソース電流Ｉ２２３を通常の電流量に設定する。
【０１２９】
そして、出力電圧Ｖｏｕｔが上昇して目標電圧を上回ると、帰還電圧Ｖｆｂは下降を開始する。帰還電圧Ｖｆｂが第１閾値ｔｈ１を下回ると、出力ＢＳＴがＬｏｗへ切替えられる。すると、カウンター２９は、ゲート駆動信号ＧＨ，ＧＬがそれぞれ入力されるＯＲ回路ＯＲ２の出力に基づき、ゲート駆動信号のパルス数をカウント開始する。
【０１３０】
また、上記のように出力ＢＳＴがＬｏｗへ切替えられると、トランスコンダクタンスアンプ２２２はシンク電流Ｉ２２２を通常のｎ倍の電流量に設定し、トランスコンダクタンスアンプ２２３はソース電流Ｉ２２３を通常のｎ倍の電流量に設定する。なお、ｎは、１より大きな値であり、例えば３に設定される。
【０１３１】
そして、カウンター２９は、ｍ個のパルスをカウントすると、出力ＣＴをＬｏｗへ切替える。なお、ｍは例えば４〜３２のいずれかの値とでき、その一例としては８とされる。すると、立下りエッジ検出部２７は、出力ＣＴの立下りを検出し、ＨｉｇｈからＬｏｗへ立ち下げ後に瞬時にＨｉｇｈへ立ち上げた出力をＡＮＤ回路Ａ１，Ａ２へ出力する。これにより、上側ＤフリップフロップＤＨおよび下側ＤフリップフロップＤＬはリセットされ、ゲート駆動信号ＧＨ，ＧＬはＬｏｗとされ、スイッチング停止状態へ移行する。このとき、Ｌｏｗへ切替えられた出力ＣＴにより、オンタイミング制御部２６においては、ＡＮＤ回路２６８，２６９の出力がＬｏｗとされ、上側オン信号ＱＨおよび下側オン信号ＱＬはＬｏｗとされ、ゲート駆動信号ＧＨ，ＧＬがＨｉｇｈとなることを防ぐ。
【０１３２】
そして、出力電圧Ｖｏｕｔが低下して目標電圧以下となると、帰還電圧Ｖｆｂが第２閾値ｔｈ２を上回り、上述のように再びスイッチング動作状態へ移行する。このように、間欠的にスイッチング動作が行われるバースト動作が行われる。
【０１３３】
図１５は、シンク電流Ｉ２２２およびソース電流Ｉ２２３を通常の電流量とした場合での共振電圧検出信号ＶＣＲ’に対する上側オフ閾値ＶＴＨＨ’および下側オフ閾値ＶＴＨＬ’を示したタイミングチャートである。また、図１６は、シンク電流Ｉ２２２およびソース電流Ｉ２２３を通常のｎ倍の電流量とした場合での共振電圧検出信号ＶＣＲ’に対する上側オフ閾値ＶＴＨＨ’および下側オフ閾値ＶＴＨＬ’を示したタイミングチャートである。
【０１３４】
図１６に示すように、シンク電流Ｉ２２２およびソース電流Ｉ２２３を通常のｎ倍の電流量とした場合では、上側オフ閾値ＶＴＨＨ’の下降速度および下側オフ閾値ＶＴＨＬ’の上昇速度が高くなり、オフタイミングが早まって、スイッチング周波数が高くなる。本実施形態では、上述のように、出力ＢＳＴがＬｏｗへ切替えられてもすぐに出力ＣＴはＬｏｗとならず、ｍ個分のゲート駆動信号のパルスが出力される間、シンク電流Ｉ２２２およびソース電流Ｉ２２３を通常のｎ倍の電流量とされ、スイッチング周波数を高くする。これにより、共振電流を徐々に減少させることができ、トランスＴｒに生じる音鳴きを抑制できる。
【０１３５】
また、本実施形態の効果を説明するために、比較例との比較を示す。図１８は、比較例に係る電源制御ＩＣ２の構成を示す回路図である。図１８の構成では、本実施形態に係る構成（図１０）との相違点として、コンパレータＣＰ１の出力ＢＳＴを直接的に立下りエッジ検出部２７、立上りエッジ検出部２８、およびオンタイミング制御部２６に入力させる。
【０１３６】
このような比較例に係る構成によるバースト動作を示すタイミングチャートを図１９に示す。図１９では、上段より順に、ゲート駆動信号ＧＨ，ＧＬ、出力ＢＳＴ、共振電圧検出信号ＶＣＲ’、共振電流Ｉ_ＬＬＣ、および帰還電圧Ｖｆｂを示す。なお、共振電圧検出信号ＶＣＲ’は、上側オフ閾値ＶＴＨＨ’および下側オフ閾値ＶＴＨＬ’と併せて示す。
【０１３７】
タイミングｔ１９１で帰還電圧Ｖｆｂが第２閾値を上回り、出力ＢＳＴがＨｉｇｈに切替えられると、立上りエッジ検出部２８によってゲート駆動信号ＧＨがＨｉｇｈとされ、スイッチング動作状態へ移行する。そして、帰還電圧Ｖｆｂが下降してタイミングｔ１９２で第１閾値ｔｈ１を下回ると、出力ＢＳＴがＬｏｗへ切替えられる。すると、立下りエッジ検出部２７によってゲート駆動信号ＧＨ，ＧＬがＬｏｗとされ、スイッチング停止状態へ移行する。
【０１３８】
この場合、スイッチング停止状態への移行時に共振電流Ｉ_ＬＬＣが急激に減少し、トランスＴｒでの音鳴きの原因となる。
【０１３９】
これに対して、本実施形態の構成（図１０）によるバースト動作を示すタイミングチャートを図１７に示す。なお、図１７においては、出力ＢＳＴに加えて出力ＣＴも図示している。本実施形態では、タイミングｔ１７１でスイッチング動作状態へ移行した後、タイミングｔ１７２で出力ＢＳＴがＬｏｗへ切替わっても、出力ＣＴはＨｉｇｈに維持され、カウンタ２９によってゲート駆動信号ＧＨ，ＧＬのカウントが開始される。ｍ（ここでは８）個のゲート駆動信号のパルスがカウントされると、タイミングｔ１７３で出力ＣＴがＬｏｗに切替えられ、ゲート駆動信号ＧＨ，ＧＬがＬｏｗとされ、スイッチング停止状態へ移行する。
【０１４０】
ゲート駆動信号のカウントの間（タイミングｔ１７２〜ｔ１７３）、トランスコンダクタンスアンプ２２２，２２３による電流量が増加され、スイッチング周波数が高くなり、共振電流Ｉ_ＬＬＣは徐々に減少する。これにより、トランスＴｒに生じる音鳴きを抑制することができる。
【０１４１】
＜１０．変形例＞
図２０は、一変形例に係る電源制御ＩＣ２の構成を示す回路図である。図２０に示す変形例の構成では、図１０に示す構成との相違点として、定電流源ＣＩ２２２，ＣＩ２２３を設けている。
【０１４２】
定電流源ＣＩ２２２は、トランスコンダクタンスアンプ２２２によりシンク電流Ｉ２２２を吸い込むラインから定電流を引く。定電流源ＣＩ２２３は、トランスコンダクタンスアンプ２２３によりソース電流Ｉ２２３を吐き出すラインへ定電流を加える。
【０１４３】
出力ＢＳＴがＨｉｇｈの場合は、定電流源ＣＩ２２２，ＣＩ２２３は電流を流さず、出力ＶＳＴがＬｏｗの場合に、定電流源ＣＩ２２２，ＣＩ２２３は定電流を流す。これにより、帰還電圧Ｖｆｂが第１閾値ｔｈ１を下回って出力ＢＳＴがＬｏｗへ切替えられたときに、シンク電流Ｉ２２２およびソース電流Ｉ２２３に対して定電流が付加されることで、上側オフ閾値ＶＴＨＨ’の下降量および下側オフ閾値ＶＴＨＬ’の上昇量が増加し、オフタイミングが早まり、スイッチング周波数が高くなる。すなわち、図１０に示した構成とは異なる方法で、スイッチング周波数を高めることができる。
【０１４４】
＜１１．電源制御ＩＣの端子配置＞
ここで、電源制御ＩＣ２（図１）の端子配置について述べる。なお、以下では、端子を１番ピン〜１６番ピンと記載して説明する。
【０１４５】
図１は、ＩＣパッケージとしての電源制御ＩＣ２を上面から視た図である。電源制御ＩＣ２では、ＩＣチップが支持体（銅フレーム等）に固着される。ＩＣチップは、リードフレーム（銅フレーム等）とＡｕワイヤ等により接続される。図１に示す１番ピン〜１６番ピンは、リードフレームとして構成される。支持体、ＩＣチップ、およびリードフレームは、モールド樹脂等の封止材によって封止される。
【０１４６】
上面から視て矩形状の電源制御ＩＣ２において、第１辺に沿って１番〜８番ピンが順に配置され、第１辺と対向する第２辺に沿って９番〜１６番ピンが順に配置される。なお、１番〜８番ピンは、１６番〜９番ピンと一対一に対向する。
【０１４７】
１番、および１４番〜１６番ピンは、例えば４００Ｖ程度まで上昇する電圧が印加される端子であり、高耐圧の端子である。２番〜８番ピンは、低耐圧（例えば１０Ｖ以下）の端子である。９番〜１１番ピンは、中耐圧（例えば４０Ｖ以下）の端子である。
【０１４８】
１番ピンは、交流電圧Ｖａｃの印加端から直接に電圧が入力されるので、隣接する２番ピンを非接続端子として３番ピンから分離している。
【０１４９】
３番〜８番ピンは、高耐圧の端子および中耐圧の端子との隣接ショートを避けるため、第１辺の紙面下方に一群として集めて配置している。
【０１５０】
９番〜１１番ピンは、高耐圧の端子とのショートを避けるため、１３番ピンを非接続端子としている。
【０１５１】
１４番〜１６番ピンは、高耐圧の端子であるので、中耐圧の端子および低耐圧の端子との隣接ショートを避けるため、第２辺の紙面上方に一群として集めて配置している。但し、１４番〜１６番ピン間の電圧差は例えば３０Ｖ程度にしかならないので、当該ピンがショートしても問題はない。
【０１５２】
以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は種々の変形が可能である。
【産業上の利用可能性】
【０１５３】
本発明は、各種機器の電源として用いられるＬＬＣ共振コンバータに利用することができる。
【符号の説明】
【０１５４】
１  ＰＦＣ制御ＩＣ
２  電源制御ＩＣ
２１  オフ閾値生成回路
２１１  出力電流生成回路
２２  帰還電流合算回路
２２１  エラーアンプ
２２２、２２３  トランスコンダクタンスアンプ
２３  ＤＣレベルシフト回路
２４  上側コンパレータ
２５  下側コンパレータ
２６  オンタイミング制御部
２６１  トランジスタ
２６２、２６３  コンパレータ
２６４、２６５  インバータ
２６６、２６７  Ｄフリップフロップ
２６８、２６９  ＡＮＤ回路
２７  立下りエッジ検出部
２８  立上りエッジ検出部
２９  カウンター
５  ＡＣ／ＤＣコンバータ
５１  力率改善回路
５２  ＬＬＣ共振コンバータ
ＤＢ  ダイオードブリッジ
Ｌ１  インダクタ
Ｄ１〜Ｄ５  ダイオード
Ｍ１  スイッチング素子
Ｒ１〜Ｒ８  抵抗
Ｃ１〜Ｃ９  コンデンサ
Ｚ１  ツェナーダイオード
Ｑ１、Ｑ２  スイッチング素子
Ｃｒ  共振コンデンサ
Ｔｒ  トランス
Ｎｐ  １次巻線
Ｎｓ１、Ｎｓ２  ２次巻線
Ｎａ  補助巻線
Ｄ１１、Ｄ１２  ダイオード
ＰＣ  フォトカプラ
Ｐ１  発光素子
Ｐ２  受光素子
ＳＲ  シャントレギュレータ
Ｃ１０  出力コンデンサ
Ｒ１１、Ｒ１２  抵抗
ＤＨ  上側Ｄフリップフロップ
ＤＬ  下側Ｄフリップフロップ
ＣＰ１  コンパレータ
Ａ１〜Ａ４  ＡＮＤ回路
ＩＶ１、ＩＶ２  インバータ
ＯＲ１、ＯＲ２  ＯＲ回路
ＤＴ１、ＤＴ２  最小デッドタイム部
ＣＩ２２２、ＣＩ２２３  定電流源
【図１】
2020078154.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2020078154.tif 000019
【図１８】
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【図１９】
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【図２０】
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