(57)【要約】      （修正有）【課題】ＣＳ−ＳＲＡＭの最適な動作タイミング制御を実現して、動作速度の劣化を抑制できる半導体記憶装置を提供する。【解決手段】基本クロック信号に同期して、スタティックＲＡＭの動作タイミングを制御する信号を生成する制御回路を備えた構成である。ＳＲＡＭ１０において、タイミング制御回路は、基本クロック信号に同期して立ち上がり、基本クロック信号に基づいて生成されて、第１のビット線を使用した遅延パスを経由する第１のタイミング制御信号に応じて立ち下がる、クロック幅の第１のクロック信号を生成するクロック生成回路を含む。遅延パスは、基本クロック信号に同期して生成された第１のタイミング制御信号を入力する遅延回路と、スタティックＲＡＭを構成する２個以上のセルアレイブロックの第１のビット線を使用し、遅延回路から出力される第１のタイミング制御信号をクロック生成回路まで伝達する信号線とを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１のビット線及び第２のビット線を含む階層ビット線構造のスタティックＲＡＭに適用する半導体記憶装置であって、
基本クロック信号に同期して、前記スタティックＲＡＭの動作タイミングを制御する信号を生成する制御回路を具備し、
前記制御回路は、
前記基本クロック信号に同期して立ち上がり、前記基本クロック信号に基づいて生成されて、前記第１のビット線を使用した遅延パスを経由する第１のタイミング制御信号に応じて立ち下がる、クロック幅の第１のクロック信号を生成するクロック生成回路を含み、
前記遅延パスは、
前記基本クロック信号に同期して生成された前記第１のタイミング制御信号を入力する遅延回路と、
前記スタティックＲＡＭを構成する２個以上のセルアレイブロックの前記第１のビット線を使用し、前記遅延回路から出力される前記第１のタイミング制御信号を前記クロック生成回路まで伝達する信号線と
を含む、半導体記憶装置。
【請求項２】
前記クロック生成回路は、
基本クロック信号に同期した前記スタティックＲＡＭの動作開始から、前記第１のビット線による動作終了タイミングを決定するクロック幅を有する前記第１のクロック信号を生成する、請求項１に記載の半導体記憶装置。
【請求項３】
前記クロック生成回路は、
基本クロック信号に同期して立ち上がり、前記第１のビット線と前記第２のビット線とが接続された状態での信号のタイミングを制御するための第２のクロック信号を生成する、請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記クロック生成回路は、
前記スタティックＲＡＭの動作開始から、前記第１のビット線と前記第２のビット線とが接続した状態でのチャージシェアの終了タイミングを決定するクロック幅を有する前記第２のクロック信号を生成する、請求項３に記載の半導体記憶装置。
【請求項５】
前記クロック生成回路は、
基本クロック信号に同期して立ち上がり、前記第２のビット線に相当するビット線を使用した遅延パスを経由した第２のタイミング制御信号に応じて立ち下がる、前記クロック幅の前記第２のクロック信号を生成する、請求項３又は４に記載の半導体記憶装置。
【請求項６】
前記制御回路は、
前記スタティックＲＡＭの動作開始から、前記第１のビット線による動作終了タイミングに対応する前記第１のクロック信号に同期して、前記第１のビット線と前記第２のビット線とを接続するための制御信号を生成する、請求項１から５のいずれか１項に記載の半導体記憶装置。
【請求項７】
前記制御回路は、
前記第１のビット線と前記第２のビット線との接続により発生するチャージシェアを、第２のクロック信号に同期して終了させるための制御信号を生成する、請求項６に記載の半導体記憶装置。
【請求項８】
前記制御回路は、
第２のクロック信号に同期して、チャージシェアの終了タイミングで前記第１のビット線と前記第２のビット線との接続を遮断する制御信号を生成する、請求項６に記載の半導体記憶装置。
【請求項９】
前記制御回路は、
前記第１のクロック信号に同期して、前記スタティックＲＡＭのデータ読み出し動作の開始から、前記第１のビット線のデータに応じた電圧レベルの変化の終了までの動作タイミングを制御する制御信号を生成する、請求項１から請求項８のいずれか１項に記載の半導体記憶装置。
【請求項１０】
前記制御回路は、
前記電圧レベルの変化の終了後に、前記第１のビット線と前記第２のビット線とを接続してチャージシェアを発生させて、第２のクロック信号に同期して前記チャージシェアを終了するまでの動作タイミングを制御する制御信号を生成する、請求項９に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、スタティックＲＡＭに適用する半導体記憶装置に関する。
【背景技術】
【０００２】
従来、半導体記憶装置としては、スタティックＲＡＭ（ＳＲＡＭ：Static Random Access Memory）が周知である。ＳＲＡＭは、高速のアクセスが可能であるため、例えばキャッシュメモリ等に適用される。ＳＲＡＭの種類には、特に低消費電力化が可能なチャージシェア（Charge-Sharing）型ＳＲＡＭ（ＣＳ−ＳＲＡＭ）がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第５５０５２７４号公報
【特許文献２】米国特許第５９９９４８２号明細書
【特許文献３】特許第４８９４０９５号公報
【特許文献４】特開２０１２−１２８８９５号公報
【特許文献５】特許第４０５０６９０号公報
【非特許文献】
【０００４】
【非特許文献１】S. Miyano et al.,“Highly Energy-Efficient SRAM With Hierarchical Bit Line Charge-Sharing Method Using Non-Selected Bit Line Charges”, JSSC vol.48, pp.924-931, April 2013.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＣＳ−ＳＲＡＭは、動作タイミング制御が困難であるため、動作速度の劣化を招くことがある。
【０００６】
そこで、目的は、ＣＳ−ＳＲＡＭの最適な動作タイミング制御を実現して、動作速度の劣化を抑制できる半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００７】
本実施形態の半導体記憶装置は、第１のビット線及び第２のビット線を含む階層ビット線構造のスタティックＲＡＭに適用し、基本クロック信号に同期して、前記スタティックＲＡＭの動作タイミングを制御する信号を生成する制御回路を備えた構成である。前記制御回路は、前記基本クロック信号に同期して立ち上がり、前記基本クロック信号に基づいて生成されて、前記第１のビット線を使用した遅延パスを経由する第１のタイミング制御信号に応じて立ち下がる、クロック幅の第１のクロック信号を生成するクロック生成回路を含む。前記遅延パスは、前記基本クロック信号に同期して生成された前記第１のタイミング制御信号を入力する遅延回路と、前記スタティックＲＡＭを構成する２個以上のセルアレイブロックの前記第１のビット線を使用し、前記遅延回路から出力される前記第１のタイミング制御信号を前記クロック生成回路まで伝達する信号線とを含む。
【図面の簡単な説明】
【０００８】
【図１】実施形態に関するＳＲＡＭの構成を示す図。
【図２】実施形態に関するＳＲＡＭの部分的構成の一例を示す図。
【図３】実施形態に関するＳＲＡＭの読み出し動作を説明するためのタイミングチャート。
【図４】実施形態に関するクロック生成回路の一例を説明するための図。
【図５】実施形態に関するクロック生成回路の一例を説明するための図。
【発明を実施するための形態】
【０００９】
以下図面を参照して、実施形態を説明する。
［ＳＲＡＭの構成］
図１は、本実施形態に関するＳＲＡＭの構成を示す図である。図２は、当該ＳＲＡＭの部分的構成の一例を示す図。
【００１０】
図１に示すように、本実施形態のＳＲＡＭ１０は、列方向に、かつ並列のグローバルビット線GBL/GBLX間に配置されている複数のセルアレイブロック（ＣＡＢを表記する場合がある）１１を有する。さらに、ＳＲＡＭ１０は、グローバルビット線GBL/GBLXの間に配置されているＩ／Ｏ（入出力）回路１２を有する。ここで、本実施形態は、ＳＲＡＭ１０の一列分の構成を示し、図１に示す構成と同様の他の列分の構成については説明を省略する。
【００１１】
さらに、ＳＲＡＭ１０は、各セルアレイブロック１１およびＩ／Ｏ（入出力）回路１２の内部の動作タイミングを制御するため各種の制御信号（タイミング信号）を生成する制御回路を有する。
【００１２】
制御回路は、ワード線ドライバ１３、タイミング制御回路１４、およびクロック生成回路１５を含む。ワード線ドライバ１３は、ワード線ＷＬに選択信号（駆動電圧）を印加する。タイミング制御回路１４は、後述するように、ローカルプリチャージ信号LPRE、グローバル接続信号GWL、グローバルプリチャージ信号GPRE、ライトイネーブル信号WEN、およびセンスアンプ（ＳＡ）のセンスアンプ起動信号SAEを生成する。本実施形態では、クロック生成回路１５は、後述するように、各制御信号を生成するための同期クロックとして、基本クロックCLKから第１のクロックCK1および第２のクロックCK2を生成して、タイミング制御回路１４に対して供給する。
【００１３】
次に、図２に示すように、セルアレイブロック１１は内部構成として、並列のローカルビット線LBL/LBLXと、ローカルビット線LBL/LBLXの間に接続された複数のメモリセル（ビットセル）２０、ローカルプリチャージ回路ＬＰＣ、キーパー回路ＫＰ、およびグローバル接続トランジスタＧＴｒ／ＧＴｒＸを有する。
【００１４】
即ち、本実施形態のＳＲＡＭ１０は、短く分割された複数のローカルビット線LBL/LBLXと長いグローバルビット線GBL/GBLXとが、グローバル接続トランジスタＧＴｒ／ＧＴｒＸにより接続される階層ビット線構造を有する、ＣＳ−ＳＲＡＭである。なお、チャージシェア（ＣＳ：Charge-Sharing）については後述する。
【００１５】
さらに、図２を参照して、本実施形態のＳＲＡＭ１０の具体的構成を説明する。図２に示すように、各メモリセル２０は、フリップフロップおよび２個の転送トランジスタを有する、周知の構成である。各転送トランジスタはそれぞれ、ゲートにワード線ＷＬ（WLm-WL0）が接続されて、当該ワード線ＷＬに選択信号が印加されるとオン状態になる。これにより、各メモリセル２０は、ローカルビット線LBL/LBLXに接続される。
【００１６】
ローカルプリチャージ回路ＬＰＣは、前述したローカルプリチャージ信号LPRE（Ｌレベル）の入力で動作し、ローカルビット線LBL/LBLXをプリチャージする（Ｈレベルにする）。キーパー回路ＫＰは、当該ローカルビット線LBL/LBLXのプリチャージされたＨレベルを維持する。
【００１７】
グローバル接続トランジスタＧＴｒ／ＧＴｒＸは、ローカルビット線LBL/LBLXと、グローバルビット線GBL/GBLXとを接続するためのトランジスタである。グローバル接続トランジスタＧＴｒ／ＧＴｒＸは、グローバル接続信号GWLがＨレベルでオン状態となり、ローカルビット線LBL/LBLXと、グローバルビット線GBL/GBLXとを接続する。一方、グローバル接続トランジスタＧＴｒ／ＧＴｒＸは、グローバル接続信号GWLがＬレベルでオフ状態となり、当該接続を遮断する。
【００１８】
さらに、本実施形態のＳＲＡＭ１０は、前述したように、グローバルビット線GBL/GBLXの間に、各セルアレイブロック１１およびＩ／Ｏ（入出力）回路１２が配置されている構成である。Ｉ／Ｏ回路１２は、グローバルプリチャージ回路ＧＰＣ、書き込み回路ＷＣ、接続用トランジスタＥＴｒ／ＥＴｒＸ、イコライザＥＱ、およびセンスアンプＳＡを有する。
【００１９】
グローバルプリチャージ回路ＧＰＣは、グローバルプリチャージ信号GPRE（Ｌレベル）の入力で動作し、グローバルビット線GBL/GBLXをプリチャージする（Ｈレベルにする）。書き込み回路ＷＣは、ライトイネーブル信号WEN（Ｈレベル）で動作し、グローバルビット線GBL/GBLXをライトデータに応じた状態（Ｈ／Ｌレベル）にする。なお、本実施形態は、ＳＲＡＭ１０の読み出し動作について説明し、書き込み動作については説明を省略する。
【００２０】
接続用トランジスタＥＴｒ／ＥＴｒＸは、センスアンプ起動信号SAEがＬレベルでオン状態となり、グローバルビット線GBL/GBLXと、データ出力用の延長ビット線RD/RDXとを接続する。一方、接続用トランジスタＥＴｒ／ＥＴｒＸは、センスアンプ起動信号SAEがＨレベルでオフ状態となり、当該接続を遮断する。
【００２１】
イコライザＥＱは、グローバルプリチャージ信号GPRE（Ｌレベル）の入力で動作し、グローバルビット線GBL/GBLX間を短絡して、Ｈレベルにする。イコライザＥＱは、グローバルプリチャージ信号GPREがＨレベルでオフ状態となる。センスアンプＳＡは、センスアンプ起動信号SAEがＨレベルでオン状態となり、Ｌレベルでオフ状態となる。センスアンプＳＡはオン状態で、延長ビット線RD/RDXの電圧の高い側をＨレベルに増幅し、電圧の低い側をＬレベルに増幅する。
［作用効果］
次に、本実施形態のＳＲＡＭに関する作用効果を説明する。本実施形態は、ＳＲＡＭ１０の読み出し動作について説明する。図３は、本実施形態のＳＲＡＭ１０の読み出し動作を説明するためのタイミングチャートである。
【００２２】
本実施形態のＳＲＡＭ１０は、前述したように、複数のローカルビット線LBL/LBLXと、グローバルビット線GBL/GBLXとを含む階層ビット線構造のＣＳ−ＳＲＡＭである。
【００２３】
ここで、読み出し動作時には、書き込み回路ＷＣはオフ状態である。本実施形態の読み出し動作の一例として、図２に示すように、例えばワード線ＷＬ０（以下、ワード線ＷＬと表記）に接続されたメモリセル２０から、記憶データを読み出す動作を説明する。メモリセル２０は、後述するように、記憶データの読み出し動作に応じて、ローカルビット線LBLに接続されるノードがＬレベルの状態になり、ローカルビット線LBLXに接続されるノードがＨレベルの状態とする。
【００２４】
通常では、ＳＲＡＭ１０の読み出し動作は、基本クロックCLKの立ち上がりに同期して実行される。本実施形態では、図１および図３に示すように、クロック生成回路１５は、基本クロックCLKから、内部の同期クロックとして、第１のクロックCK1および第２のクロックCK2を生成する。クロック生成回路１５の構成については、図４および図５を参照して後述する。
【００２５】
タイミング制御回路１４は、第１のクロックCK1および第２のクロックCK2に同期して、ＳＲＡＭ１０の動作タイミングを制御するための各制御信号を生成する。図３に示すように、基本クロックCLKの立ち上がりに同期して、第１のクロックCK1および第２のクロックCK2は立ち上がる。
【００２６】
このタイミングで、ローカルプリチャージ信号LPRE（Ｌレベルが有意）およびグローバルプリチャージ信号GPRE（Ｌレベルが有意）は共に、Ｈレベルに変化する。従って、ローカルプリチャージ回路ＬＰＣおよびグローバルプリチャージ回路ＧＰＣは共に、オフ状態である。なお、初期状態では、ローカルビット線LBL/LBLXおよびグローバルビット線GBL/GBLXはＨレベルの状態とする。
【００２７】
読み出す動作時には、ワード線ドライバ１３から、ワード線ＷＬ（WLm）に対して、Ｈレベルの選択信号（WL）が印加される。これにより、メモリセル２０は、ローカルビット線LBL/LBLXに接続された状態となる。
【００２８】
一方、グローバル接続信号GWL（Ｈレベルが有意）およびセンスアンプ起動信号SAE（Ｈレベルが有意）はそれぞれ、Ｌレベルである。従って、グローバル接続トランジスタＧＴｒ／ＧＴｒＸがオフ状態であり、ローカルビット線LBL/LBLXと、グローバルビット線GBL/GBLXとは遮断されている。また、センスアンプＳＡは、センスアンプ起動信号SAEがＬレベルのため、オフ状態である。
【００２９】
メモリセル２０は、各ノードがローカルビット線LBL/LBLXに接続された状態となるため、記憶データに応じて、一方のローカルビット線LBLのレベルはＬレベルまで変化する（３００）。また、他方のローカルビット線LBLXのレベルは、Ｈレベルの状態である。
【００３０】
この後、ワード線ＷＬに対する選択信号（WL）がＬレベルに変化し、これに同期してグローバル接続信号GWLがＨレベルに変化すると、グローバル接続トランジスタＧＴｒ／ＧＴｒＸがオン状態となる。従って、Ｌレベルのローカルビット線LBLと、Ｈレベルのグローバルビット線GBLとが接続する。また、センスアンプ起動信号SAEがＬレベルのため、接続用トランジスタＥＴｒ／ＥＴｒＸはオン状態であり、グローバルビット線GBL/GBLXと、延長ビット線RD/RDXとを接続している。
【００３１】
このような状態により、グローバルビット線GBL/GBLXおよび延長ビット線RD/RDXの電荷が、ローカルビット線LBL/LBLXに移動することで、チャージシェアが発生する。このチャージシェアにより、Ｈレベルのグローバルビット線GBLは、Ｌレベルのローカルビット線LBLの容量分だけ電圧が低下する（３１０）。この場合、グローバルビット線GBLと延長ビット線RDとが接続されているため、延長ビット線RDの電圧も低下する。これと同時に、Ｌレベルのローカルビット線LBLの電圧は、当該チャージシェアにより増加する。
【００３２】
グローバルビット線GBLおよび延長ビット線RDの電圧が低下した後に、センスアンプ起動信号SAEがＨレベルに変化すると、接続用トランジスタＥＴｒ／ＥＴｒＸがオフ状態になるため、グローバルビット線GBL/GBLXと、延長ビット線RD/RDXとの接続は遮断される。この場合、ローカルビット線LBL/LBLXと、グローバルビット線GBL/GBLXとの接続状態は維持されている。従って、この時点において、ローカルビット線LBL/LBLXおよびグローバルビット線GBL/GBLXのそれぞれの電圧は維持されている。
【００３３】
センスアンプＳＡは、センスアンプ起動信号SAEがＨレベルに変化すると、オン状態になる。これにより、延長ビット線RDの電圧はＬレベルに変化し、延長ビット線RDXの電圧はＨレベルに維持される。ＳＲＡＭ１０は、当該延長ビット線RD/RDXの電圧レベル差に応じて、読み出しデータを出力する（ＯＵＴ）。センスアンプ起動信号SAEがＬレベルに変化すると、各制御信号は前述の初期状態に戻る。
【００３４】
以上のように、本実施形態のＳＲＡＭ１０であれば、階層ビット線構造を有するＣＳ−ＳＲＡＭであるため、特に読み出し動作での低消費電力化が可能となる。具体的には、グローバル接続信号GWLのＨレベル変化に応じて、ローカルビット線LBL/LBLXと、グローバルビット線GBL/GBLXとが接続される。これにより、グローバルビット線GBL/GBLXは、ローカルビット線LBL/LBLXに接続されたメモリセル２０のデータに対応するレベル状態まで変化する。
【００３５】
ここで、図３に示すように、ワード線ドライバ１３から、ワード線ＷＬ（WLm）に対して、Ｈレベルの選択信号（WL）が印加されると、記憶データに応じて、一方のローカルビット線LBLのレベルはＬレベルまで変化する（３００）。他方のローカルビット線LBLXのレベルはＨレベルの状態である。この後、ワード線ＷＬに対する選択信号（WL）がＬレベルに変化すると、メモリセル２０は、ローカルビット線LBL/LBLXとの接続が遮断される。これにより、ローカルビット線LBLのレベルはＬレベルの状態で維持される。
【００３６】
さらに、グローバル接続信号GWLがＨレベルに変化すると、グローバル接続トランジスタＧＴｒ／ＧＴｒＸがオン状態となる。従って、Ｌレベルのローカルビット線LBLと、Ｈレベルのグローバルビット線GBLとが接続し、前述のチャージシェアが発生する。これにより、Ｈレベルのグローバルビット線GBLは、Ｌレベルのローカルビット線LBLの容量分だけ電圧が低下する（３１０）。これに伴って、Ｌレベルのローカルビット線LBLの電圧は、当該チャージシェアにより増加する。
【００３７】
このような読み出し動作により、メモリセル２０から１ビット分のデータを読み出すことができる。この時、チャージシェアの発生により、グローバルビット線GBLでの電力消費がないため、結果として読み出し動作時の消費電力を抑制できる。
【００３８】
ここで、ＣＳ−ＳＲＡＭでは、ローカルビット線LBLのレベルがＬレベルまで変化して維持されるまでのタイミング、およびチャージシェアが発生して終了するまでのタイミングを最適に制御する必要がある。チャージシェアが発生して終了するまでのタイミングとは、Ｈレベルのグローバルビット線GBLがＬレベルのローカルビット線LBLの容量分だけ電圧が低下して、Ｌレベルのローカルビット線LBLの電圧が当該チャージシェアにより増加するまでのタイミングである。これらのタイミングが最適でない場合には、読み出し動作の速度が不安定化し、結果的に読み出し速度の劣化を招く可能性がある。
【００３９】
そこで、本実施形態は、制御回路に含まれるクロック生成回路１５により、ＳＲＡＭ１０の基本クロックCLKから、第１のクロックCK1および第２のクロックCK2を生成する。タイミング制御回路１４は、当該第１のクロックCK1および第２のクロックCK2を内部の同期クロックとして使用し、各制御信号を生成する。
【００４０】
具体的には、図３に示すように、基本クロックCLKの立ち上がりに同期して、第１のクロックCK1および第２のクロックCK2は立ち上がる。タイミング制御回路１４は当該第１および第２のクロックCK1，CK2の立ち上がりに同期して、各制御信号を生成する。
【００４１】
ここで、第１のクロックCK1は、ローカルビット線LBL/LBLXの読み出し終了タイミングを決定するクロック幅（立ち上がり時点から立ち下がり時点までの時間）を有する。即ち、第１のクロックCK1のクロック幅は、ローカルビット線LBLのレベルがＬレベルまで変化して維持されるまでのタイミングに相当する。タイミング制御回路１４は、第１のクロックCK1の立ち下がり時点に同期して、グローバル接続信号GWLをＨレベルに変化させる。
【００４２】
次に、第２のクロックCK2は、立ち上がり時点から、チャージシェアが終了するまでのタイミングを決定するクロック幅を有する。即ち、第２のクロックCK2のクロック幅は、立ち上がり時点から、グローバル接続信号GWLがＬレベル変化に応じて、ローカルビット線LBL/LBLXと、グローバルビット線GBL/GBLXとの接続が遮断されるまでのタイミングに相当する。
【００４３】
図４および図５は、本実施形態のクロック生成回路１５の構成に関する一例を示す図である。
【００４４】
図４に示すように、本実施形態のクロック生成回路１５は、第１のクロックCK1を生成する第１の制御生成器（ＣＴＬＧ）４０および第２のクロックCK2を生成する第２の制御生成器（ＣＴＬＧ）４１を含む。第１の制御生成器４０および第２の制御生成器４１はそれぞれ、基本クロックCLKを、ドライバ（インバータ）４２を介してイネーブル信号EN1,EN2として入力する。
【００４５】
第１の制御生成器４０は、第１のクロックCK1の立ち上がりに対応するイネーブル信号EN1を、ドライバ４４を経由して遅延回路４５に出力する。遅延回路４５は、例えば、複数個のビットセル４６が直列に接続された回路を構成し、イネーブル信号EN1を入力して出力側に接続されたダミービット線４００に出力する。即ち、遅延回路４５は、複数個のビットセル４６の特性（ビット線対容量）を反映したタイミングを生成できる。
【００４６】
ダミービット線４００は、例えば２個以上のセルアレイブロック（ＣＡＢ）１１の複数のビット線（ローカルビット線LBL/LBLX）の中の少なくとも１本のビット線と接続している。ダミービット線４００は、第１の制御生成器４０に対して、第１のクロックCK1の立ち下がりタイミングを決定するタイミング制御信号TCK1を伝達する。
【００４７】
このような構成により、第１の制御生成器４０は、図３に示すように、基本クロックCLKの立ち上がりに同期して立ち上がり、ダミービット線４００による遅延パスを経由したタイミング制御信号TCK1に応じて立ち下がる、クロック幅の第１のクロックCK1を生成することができる。ここで、ダミービット線４００は、例えば、ＣＡＢの１個分の負荷により１００mV程度の遅延を確保し、ＣＡＢの８個分の負荷により８００mV程度の遅延を確保できる。
【００４８】
従って、タイミング制御回路１４は、立ち上がり時点から、ローカルビット線LBLのレベルがＬレベルまで変化して維持されるまでのタイミングに相当するクロック幅の第１のクロックCK1に同期して、グローバル接続信号GWLをＨレベルに変化させることができる。
【００４９】
次に、図４に示すように、第２の制御生成器４１は、基本クロックCLKを、ドライバ（インバータ）４２を介してイネーブル信号N2として入力することで、基本クロックCLKの立ち上がりに同期して立ち上がる第２のクロックCK2を生成する。本実施形態のクロック生成回路１５は、第１のクロックCK1の立ち下がりタイミングを決定するタイミング制御信号TCK1を、ドライバ４３を介してダミービット線４１０に出力する。
【００５０】
第２の制御生成器４１は、後述するように、ダミーグローバルビット線４２０を介して伝達されるタイミング制御信号TCK2に応じて立ち下がる、クロック幅の第２のクロックCK2を生成する。以下、図５を参照して、第２のクロックCK2の生成方法を説明する。
【００５１】
図５に示すように、ダミービット線４１０は、例えば２個以上のセルアレイブロック（ＣＡＢ）１１の複数のビット線（ローカルビット線LBL/LBLX）の中の少なくとも１本のビット線と接続している。さらに、ダミービット線４１０は、グローバル接続トランジスタＧＴｒ／ＧＴｒＸと同様の特性（サイズ等）のダミートランジスタＤＴｒを介して、ダミーグローバルビット線４２０と接続する。ダミートランジスタＤＴｒは、グローバル接続信号GWLのＨレベル変化に応じてオン状態となる。
【００５２】
ダミーグローバルビット線４２０は、グローバルビット線GBL/GBLXと同様のメタル層および幅を有する。さらに、ダミーグローバルビット線４２０には、グローバル接続トランジスタＧＴｒ／ＧＴｒＸと同様の特性（サイズ等）のダミートランジスタＤＴｒが負荷用トランジスタとして接続されている。
【００５３】
このような構成により、第２の制御生成器４１は、図３に示すように、基本クロックCLKの立ち上がりに同期して立ち上がり、ダミーグローバルビット線４２０を介して伝達されるタイミング制御信号TCK2に応じて立ち下がる、クロック幅の第２のクロックCK2を生成できる。
【００５４】
ここで、タイミング制御信号TCK2は、タイミング制御信号TCK1の入力に応じて、ローカルビット線LBLとグローバルビット線GBL間のチャージシェアが終了するまでのタイミングを決定する。タイミング制御信号TCK1は、前述したように、ローカルビット線LBLのレベルがＬレベルまで変化して維持されるまでのタイミングを決定する。
【００５５】
ローカルビット線LBLとグローバルビット線GBL間の電荷転送に伴う遅延時間は、チャージシェアが終了するまでのタイミングに相当する。この場合、タイミング制御信号TCK2は、グローバルビット線GBLと同様の負荷を有するダミーグローバルビット線４２０を介して伝達されるため、同様の配線ばらつきを含む遅延特性を有することになる。
【００５６】
以上のように本実施形態によれば、階層ビット線構造を有するＣＳ−ＳＲＡＭに適用する場合に、読み出し動作時の消費電力を抑制して低消費電力化を実現できると共に、最適なタイミング制御を実現して、動作速度の劣化を抑制することが可能となる。
【００５７】
具体的には、本実施形態の制御回路は、ＳＲＡＭ１０の基本クロックCLKから、第１のクロックCK1および第２のクロックCK2を生成し、これらを内部の同期クロックとして使用して各制御信号を生成する。第１のクロックCK1により、ローカルビット線LBLのレベルがＬレベルまで変化して維持されるまでのタイミングを最適に制御することが可能となる。また、第２のクロックCK2により、チャージシェアが発生して終了するまでのタイミングを最適に制御することが可能となる。これにより、読み出し動作速度を安定化し、結果的に読み出し動作速度の劣化を抑制することが可能となる。
【００５８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５９】
１０…ＳＲＡＭ、１１…セルアレイブロック、１２…Ｉ／Ｏ（入出力）回路、
１３…ワード線ドライバ、１４…タイミング制御回路、１５…クロック生成回路、
２０…メモリセル、４０…第１の制御生成器、４１…第２の制御生成器、
ＳＡ…センスアンプ、LBL/LBLX…ローカルビット線、GBL/GBLX…グローバルビット線、
ＧＴｒ／ＧＴｒＸ…グローバル接続トランジスタ、ＷＬ（WLm-WL0）…ワード線、
RD/RDX…延長ビット線。
【図１】
2020042873.tif 000003
【図２】
2020042873.tif 000004
【図３】
2020042873.tif 000005
【図４】
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【図５】
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