(57)【要約】【課題】フィン上に形成された電界効果トランジスタにより構成されるスプリットゲート型のＭＯＮＯＳメモリにおいて、書込み動作および消去動作を繰り返すことで、フィンの頂部近傍のＯＮＯ膜内に局所的に電荷が出し入れされ、これに起因してＭＯＮＯＳメモリの書換え寿命が低下することを防ぐ。【解決手段】メモリゲート電極ＭＧ１の直下の領域のフィンＦＡの第１上面に対し、下方に離間した位置にソース領域ＳＲを形成することで、フィンＦＡの上端に集中して電流が流れることを防ぐ。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の一部分であって、前記半導体基板の上面から上方に突出し、前記半導体基板の前記上面に沿う第１方向に延在する突出部と、
前記突出部の上面および側面を、第１絶縁膜を介して覆う制御ゲート電極と、
前記制御ゲート電極の前記第１方向における一方の側面に隣り合い、前記突出部の前記上面および前記側面を、電荷蓄積膜を含む第２絶縁膜を介して覆うメモリゲート電極と、
前記メモリゲート電極と平面視で隣り合い、前記突出部の前記側面を含む前記突出部内に形成されたｎ型の第１半導体領域と、
前記制御ゲート電極と平面視で隣り合い、前記突出部の前記側面を含む前記突出部内に形成されたｎ型の第２半導体領域と、
を有し、
前記制御ゲート電極と前記メモリゲート電極とは、互いに絶縁され、
前記制御ゲート電極、前記メモリゲート電極、前記第１半導体領域および前記第２半導体領域は、不揮発性記憶素子を構成し、
前記第１半導体領域は、前記突出部の前記上面のうち、前記メモリゲート電極の直下の第１上面と離間し、
前記第１半導体領域の上面は、前記第１上面より下に位置している、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記突出部の前記上面のうち、前記第１半導体領域が形成された第２上面は、前記第１上面より低い、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１半導体領域の前記上面は、前記第２半導体領域の上面より低い、半導体装置。
【請求項４】
請求項２記載の半導体装置において、
前記突出部の前記上面のうち、前記第２半導体領域が形成された第３上面は、前記第１上面より低い、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第１半導体領域の一部は、前記第１上面の直下に位置している、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第１半導体領域上の前記突出部内に形成され、前記第１半導体領域に接するｎ型の第３半導体領域をさらに有し、
前記第１半導体領域の前記第２半導体領域側の端部は、前記第３半導体領域の前記第２半導体領域側の端部よりも前記第２半導体領域に近い、半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第１半導体領域上であって、前記第１上面の直下の前記突出部の酸素濃度は、前記第１半導体領域の上面より下の前記突出部の酸素濃度より高い、半導体装置。
【請求項８】
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板の一部であって、前記半導体基板の上面から上方に突出し、前記半導体基板の前記上面に沿う第１方向に延在する突出部を形成する工程、
（ｃ）前記突出部の上面および側面を、第１絶縁膜を介して覆う制御ゲート電極を形成する工程、
（ｄ）前記突出部の前記上面および前記側面を、電荷蓄積膜を含む第２絶縁膜を介して覆うメモリゲート電極を形成する工程、
（ｅ）平面視で前記メモリゲート電極と隣り合い、前記制御ゲート電極、前記メモリゲート電極および前記第２絶縁膜から露出する前記突出部の前記側面を含む前記突出部内に、ｎ型の第１半導体領域を形成し、平面視で前記制御ゲート電極と隣り合い、前記制御ゲート電極、前記メモリゲート電極および前記第２絶縁膜から露出する前記突出部の前記側面を含む前記突出部内に、ｎ型の第２半導体領域を形成する工程、
を有し、
前記制御ゲート電極と前記メモリゲート電極とは、前記第１方向で互いに隣り合い、互いに絶縁され、
前記制御ゲート電極、前記メモリゲート電極、前記第１半導体領域および前記第２半導体領域は、不揮発性記憶素子を構成し、
前記第１半導体領域は、前記突出部の前記上面のうち、前記メモリゲート電極の直下の第１上面と離間し、
前記第１半導体領域の上面は、前記第１上面より下に位置している、半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
（ｂ１）前記（ｃ）工程および前記（ｄ）工程の後、前記（ｅ）工程の前に、平面視で前記メモリゲート電極と隣り合い、前記制御ゲート電極、前記メモリゲート電極および前記第２絶縁膜から露出する前記突出部の第２上面を、前記第１上面より下方に後退させる工程をさらに有し、
前記（ｅ）工程では、前記第２上面を含む前記突出部内に前記第１半導体領域を形成し、平面視で前記制御ゲート電極と隣り合い、前記制御ゲート電極、前記メモリゲート電極および前記第２絶縁膜から露出する前記突出部の第３上面を含む前記突出部内に、前記第２半導体領域を形成する、半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記（ｂ１）工程では、前記第３上面を保護膜で覆った状態で、前記第２上面を後退させる、半導体装置の製造方法。
【請求項１１】
請求項９記載の半導体装置の製造方法において、
前記（ｂ１）工程では、前記第２上面および前記第３上面のそれぞれを前記第１上面より下方に後退させる、半導体装置の製造方法。
【請求項１２】
請求項８記載の半導体装置の製造方法において、
前記（ｅ）工程は、
（ｅ１）平面視で前記メモリゲート電極と隣り合い、前記制御ゲート電極、前記メモリゲート電極および前記第２絶縁膜から露出する前記突出部の第２上面に対して斜めの方向から前記第２上面にイオン注入を行うことで、前記第１半導体領域を形成する工程、
（ｅ２）平面視で前記制御ゲート電極と隣り合い、前記制御ゲート電極、前記メモリゲート電極および前記第２絶縁膜から露出する前記突出部の第３上面を含む前記突出部内に、前記第２半導体領域を形成する工程、
を有し、
前記第１半導体領域の一部は、前記第１上面の直下に位置している、半導体装置の製造方法。
【請求項１３】
請求項８記載の半導体装置の製造方法において、
前記（ｅ）工程は、
（ｅ２）前記第２半導体領域を形成する工程、
（ｅ３）イオン注入を行うことで、前記突出部の前記上面から下方に離間する前記第１半導体領域を形成する工程、
（ｅ４）イオン注入を行うことで、前記第１半導体領域上の前記突出部内に、前記第１半導体領域に接するｎ型の第３半導体領域を形成する工程、
を有し、
前記第１半導体領域の前記第２半導体領域側の端部は、前記第３半導体領域の前記第２半導体領域側の端部よりも前記第２半導体領域に近い、半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
（ａ１）前記（ａ）工程の後、前記（ｂ）工程の前に、前記半導体基板上に、前記半導体基板よりも酸素濃度が高いエピタキシャル層を形成する工程、
をさらに有し、
前記（ｂ）工程では、前記半導体基板の前記一部と、前記半導体基板の前記一部の上に形成された前記エピタキシャル層とを含む前記突出部を形成し、
前記（ｅ４）工程では、前記エピタキシャル層の下の前記突出部内に前記第１半導体領域を形成する、半導体装置の製造方法。
【請求項１５】
請求項８記載の半導体装置の製造方法において、
前記（ｃ）工程は、前記（ｄ）工程の後に行われる、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ＦＩＮＦＥＴにより構成されるスプリットゲート型のＭＯＮＯＳメモリを備えた半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
不揮発性メモリの一つとして、ＦＥＴ（Field Effect Transistor、電界効果トランジスタ）の構造を有し、ゲート電極と基板との間に形成されたＯＮＯ（Oxide Nitride Oxide）膜に電荷を蓄積することで情報を記憶するＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）メモリが知られている。また、ＭＯＮＯＳメモリには、メモリセルの選択用に用いられる制御（選択）ゲート電極と、当該制御ゲート電極に絶縁膜を介して隣接して形成され、情報の記憶用に用いられるメモリゲート電極とを有する、スプリットゲート型の不揮発性メモリがある。
【０００３】
また、動作速度が速く、リーク電流および消費電力の低減および装置の微細化が可能な電界効果トランジスタとして、フィン型のトランジスタが知られている。フィン型のトランジスタ（ＦＩＮＦＥＴ：Fin Field Effect Transistor）は、例えば、基板上に突出する板状（壁状）の半導体層のパターンをチャネル領域として有し、当該パターン上を跨ぐように形成されたゲート電極を有する半導体素子である。
【０００４】
非特許文献１および非特許文献２には、ＦＩＮＦＥＴにより構成されたスプリットゲート型フラッシュメモリが記載されている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】D. Hisamoto, et al., “FinFET -A Self-aligned Double-gate MOSFET Scalable to 20 nm,” IEEE Trans. Electron Devices, vol. 47, no. 12, pp. 2320-2325, 2000.
【非特許文献２】S. Tsuda, et al., "First demonstration of FinFET split-gate MONOS for high-speed and highly-reliable embedded flash in 16/14nm-node and beyond," IEDM Tech. Dig., pp.280-283, 2016.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
スプリットゲート型のＭＯＮＯＳメモリでは、書込み時にメモリゲート電極に大きな電圧が印加され、ＯＮＯ膜に電子が注入されることで書込みが行われ、消去時にメモリゲート電極に負の電圧が印加され、ＯＮＯ膜に成功が注入されることで消去が行われる。ＦＩＮＦＥＴにより構成されるＭＯＮＯＳメモリの書込み時には、フィンの上部に電流が集中するため、ＯＮＯ膜に対する電荷注入もフィンの上部近傍に局所的に行われる。その結果、ＭＯＮＯＳメモリメモリの書換え耐性の劣化、および、リテンション特性の劣化の問題が生じる。
【０００７】
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
一実施の形態である半導体装置は、フィン上に形成された電界効果トランジスタにより構成されるスプリットゲート型のＭＯＮＯＳメモリにおいて、メモリゲート電極の直下のフィンの第１上面に対し、下方に離間した位置にメモリゲート電極側の半導体領域を形成するものである。
【発明の効果】
【００１０】
本願において開示される一実施の形態によれば、半導体装置の性能を向上させることができる。特に、メモリの書換え寿命を延ばすことができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１である半導体装置の平面図である。
【図２】本発明の実施の形態１である半導体装置の斜視図である。
【図３】本発明の実施の形態１である半導体装置の断面図である。
【図４】「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
【図５】本発明の実施の形態１である半導体装置の書込み動作を説明する断面図である。
【図６】本発明の実施の形態１である半導体装置の消去動作を説明する断面図である。
【図７】本発明の実施の形態１である半導体装置の製造工程中の断面図である。
【図８】図７に続く半導体装置の製造工程中の断面図である。
【図９】図８に続く半導体装置の製造工程中の断面図である。
【図１０】図９に続く半導体装置の製造工程中の断面図である。
【図１１】図１０に続く半導体装置の製造工程中の断面図である。
【図１２】図１１に続く半導体装置の製造工程中の断面図である。
【図１３】図１２に続く半導体装置の製造工程中の断面図である。
【図１４】図１３に続く半導体装置の製造工程中の断面図である。
【図１５】図１４に続く半導体装置の製造工程中の断面図である。
【図１６】図１５に続く半導体装置の製造工程中の断面図である。
【図１７】図１６に続く半導体装置の製造工程中の断面図である。
【図１８】図１７に続く半導体装置の製造工程中の断面図である。
【図１９】図１８に続く半導体装置の製造工程中の断面図である。
【図２０】図１９に続く半導体装置の製造工程中の断面図である。
【図２１】図２０に続く半導体装置の製造工程中の断面図である。
【図２２】本発明の実施の形態１の変形例である半導体装置の製造工程中の断面図である。
【図２３】図２２に続く半導体装置の製造工程中の断面図である。
【図２４】本発明の実施の形態２である半導体装置の製造工程中の断面図である。
【図２５】図２４に続く半導体装置の製造工程中の断面図である。
【図２６】本発明の実施の形態２の変形例である半導体装置の製造工程中の断面図である。
【図２７】図２６に続く半導体装置の製造工程中の断面図である。
【図２８】図２７に続く半導体装置の製造工程中の断面図である。
【図２９】図２８に続く半導体装置の製造工程中の断面図である。
【図３０】本発明の実施の形態３である半導体装置の製造工程中の断面図である。
【図３１】図３０に続く半導体装置の製造工程中の断面図である。
【図３２】図３１に続く半導体装置の製造工程中の断面図である。
【図３３】図３２に続く半導体装置の製造工程中の断面図である。
【図３４】比較例である半導体装置の書込み動作を説明する断面図である。
【図３５】比較例である半導体装置の消去動作を説明する断面図である。
【発明を実施するための形態】
【００１２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。
【００１３】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１４】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態を説明する図面においては、構成を分かり易くするために、平面図または斜視図等であってもハッチングを付す場合がある。
【００１５】
（実施の形態１）
本実施の形態１の半導体装置は、半導体基板の一部であるフィン上に並んで形成された制御ゲート電極およびメモリゲート電極を備えたＭＯＮＯＳメモリを有し、ソース領域がメモリゲート電極の直下のフィンの上面から離間していることを主な特徴とするものである。ここでは、フィンの上面を覆うＯＮＯ膜とソース領域と離間させることにより、電界および電流が集中し易いフィンの上部での局所的な電荷注入を防ぎ、これによりメモリの書込み耐性の劣化を防ぐことについて説明する。
【００１６】
ただし、本明細書中では、メモリゲート電極側の半導体基板の上部に形成された半導体領域をソース領域、制御ゲート電極側の半導体基板の上部に形成された半導体領域をドレイン領域と呼ぶこととする。すなわち、トランジスタは、電子を供給する側の半導体領域であるソース領域と、電子を受け取る側の半導体領域であるドレイン領域を有するものである。本願で説明するＭＯＮＯＳメモリを構成するトランジスタでは、動作によって、メモリゲート電極側の半導体領域がソースとして働き、制御ゲート電極側の半導体領域がドレインとして働く場合と、メモリゲート電極側の半導体領域がドレインとして働き、制御ゲート電極側の半導体領域がソースとして働く場合とがある。よって、以下の説明においてソース領域として説明する半導体領域は、ドレインとしても機能し得る領域であり、以下の説明においてドレイン領域として説明する半導体領域は、ソースとしても機能し得る領域である。
【００１７】
つまり、制御ゲート電極およびメモリゲート電極から成るパターンを挟むように、半導体基板内に、ソース・ドレイン領域を構成する一対の半導体領域が形成されている。つまり、当該一対の半導体領域のそれぞれは、ソースまたはドレイン用の半導体領域である。以下では、ＭＯＮＯＳメモリの構造の説明を分かり易くするため、所定の動作時における当該一対の半導体領域の役割に倣い、当該一対の半導体領域のうち、一方をソース領域と呼び、他方をドレイン領域と呼ぶ。
【００１８】
＜半導体装置の構造＞
以下に、図１〜図３を用いて、本実施の形態の半導体装置の構造について説明する。図１は、本実施の形態における半導体装置の平面図である。図２は、本実施の形態における半導体装置の斜視図である。図３は、本実施の形態における半導体装置の断面図である。図２では、ウェル、層間絶縁膜、シリサイド層および配線の図示を省略している。図３では、シリサイド層および配線の図示を省略している。
【００１９】
図３の左側には、図１のＡ−Ａ線の断面を示し、図３の右側には、図１のＢ−Ｂ線の断面を示している。つまり、図３では、左側から右側に向かって順に、メモリセルを構成するトランジスタのゲート長方向（Ｘ方向）に沿う断面と、メモリセルを構成するトランジスタのゲート幅方向（Ｙ方向）に沿ってメモリゲート電極を含む断面とを交互に並べている。
【００２０】
図１に、メモリアレイの平面図を示す。メモリアレイに複数形成されるメモリセルＭＣ１のそれぞれは、不揮発性記憶素子である。以下では、メモリセルが形成されている領域をメモリセル領域と呼ぶ。
【００２１】
メモリセル領域には、Ｘ方向に延在する複数のフィンＦＡが、Ｙ方向に等間隔に配置されている。Ｘ方向およびＹ方向は、半導体基板ＳＢ（図２参照）の上面（主面）に沿う方向であり。Ｘ方向はＹ方向に対して直交している。フィンＦＡは、例えば、半導体基板ＳＢの上面（主面）から選択的に突出した直方体の突出部（凸部）であり、壁状（板状）の形状を有している。フィンＦＡは、半導体基板ＳＢの一部であり、半導体基板ＳＢの活性領域を構成している。平面視において、隣り合うフィンＦＡ同士の間は、素子分離領域（素子分離膜、素子分離絶縁膜）ＥＩで埋まっており、フィンＦＡの周囲は、素子分離領域ＥＩで囲まれている。半導体基板ＳＢは、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどから成る。
【００２２】
フィンＦＡの下端部分は、平面視において、半導体基板ＳＢの上面を覆う素子分離領域ＥＩで囲まれている。ただし、フィンＦＡの上端を含む一部は、素子分離領域ＥＩよりも上に突出している。つまり、隣り合う複数のフィン同士の間の全ての領域が素子分離領域ＥＩにより完全に埋め込まれているわけではない。素子分離領域ＥＩの上面より上に突出しているフィンＦＡの高さは、例えば５０ｎｍ程度である。
【００２３】
複数のフィンＦＡの上には、Ｙ方向に延在する複数の制御ゲート電極ＣＧ１および複数のメモリゲート電極ＭＧ１が配置されている。フィンＦＡの上面および側面を含むフィンＦＡの内部には、制御ゲート電極ＣＧ１およびメモリゲート電極ＭＧ１を挟むように、制御ゲート電極ＣＧ１の側のドレイン領域ＤＲと、メモリゲート電極側のソース領域ＳＲとが形成されている。すなわち、Ｘ方向において、互いに隣り合う１つの制御ゲート電極ＣＧ１および１つのメモリゲート電極ＭＧ１は、ソース領域ＳＲとドレイン領域ＤＲとの間に位置している。
【００２４】
ドレイン領域ＤＲおよびソース領域ＳＲは、ｎ型の半導体領域である。以下では、１つのメモリセルＭＣ１を構成するソース領域ＳＲおよびドレイン領域ＤＲを、ソース・ドレイン領域と呼ぶ場合がある。ドレイン領域ＤＲは、Ｘ方向において隣り合う２つの制御ゲート電極ＣＧ１同士の間に形成されており、ソース領域ＳＲは、Ｘ方向において隣り合う２つのメモリゲート電極ＭＧ１同士の間に形成されている。メモリセルＭＣ１は、制御ゲート電極ＣＧ１、メモリゲート電極ＭＧ１、ドレイン領域ＤＲおよびソース領域ＳＲを有し、ＯＮＯ（Oxide Nitride Oxide）膜内に電荷を出し入れすることで情報を記憶する不揮発性記憶素子である。すなわち、メモリセルＭＣ１は、スプリットゲート型のＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）メモリのセルである。
【００２５】
制御ゲート電極ＣＧ１、ソース領域ＳＲおよびドレイン領域ＤＲは制御トランジスタを構成し、メモリゲート電極ＭＧ１、ソース領域ＳＲおよびドレイン領域ＤＲはメモリトランジスタを構成し、メモリセルＭＣ１は制御トランジスタおよびメモリトランジスタにより構成されている。スプリットゲート型のＭＯＮＯＳメモリでは、素子の縮小と、寄生抵抗の低減およびソースサイド注入機構による電荷注入効率の向上とを実現するため、制御トランジスタおよびメモリトランジスタの相互間に拡散領域（拡散層電極）を設けておらず、制御トランジスタおよびメモリトランジスタのそれぞれは、直接チャネル同士が接続されている。つまり、メモリゲート電極ＭＧ１と制御ゲート電極ＣＧ１との間には、ソース領域もドレイン領域も形成されておらず、制御トランジスタおよびメモリトランジスタは、一対のソース・ドレイン領域のそれぞれを共有している。
【００２６】
Ｘ方向に隣接する２つのメモリセルＭＣ１は、ドレイン領域ＤＲまたはソース領域ＳＲを共有している。ドレイン領域ＤＲを共有する２つのメモリセルＭＣ１同士は、Ｙ方向に延在しドレイン領域ＤＲを通る軸を中心として、Ｘ方向に線対称となっている。ソース領域ＳＲを共有する２つのメモリセルＭＣ１同士は、Ｙ方向に延在しソース領域ＳＲを通る軸を中心として、Ｘ方向に線対称となっている。
【００２７】
各フィンＦＡ上には、Ｘ方向に並ぶ複数のメモリセルＭＣ１が形成されている。１つのフィン上に並ぶ複数のメモリセルＭＣ１のそれぞれのソース領域ＳＲは、メモリセルＭＣ１上に形成された層間絶縁膜（図示しない）を貫通するコンタクトホール内に形成されたプラグ（コンタクトプラグ、導電性接続部）ＰＧを介して、配線ＭＷから成るソース線ＳＬに電気的に接続されている。また、Ｙ方向に配列された複数のメモリセルＭＣ１のそれぞれのドレイン領域ＤＲは、プラグＰＧを介して、配線ＭＷから成るビット線ＢＬに電気的に接続されている。ソース線ＳＬはＹ方向に延在しており、ビット線ＢＬはＸ方向に延在している。
【００２８】
フィンＦＡは、半導体基板ＳＢの上面から、当該上面に対して垂直な方向に突出する、例えば、直方体の突出部である。フィンＦＡは、必ずしも直方体である必要はなく、短辺方向に沿う断面視にて、上面の両端部である角部が丸みを帯びていてもよい。また、フィンＦＡのそれぞれの側面は半導体基板ＳＢの上面に対して垂直であってもよいが、垂直に近い傾斜角度を有していてもよい。つまり、フィンＦＡのそれぞれの断面形状は、直方体であるか、または、上端より下端の方が幅が大きい台形である。図２および図３では、フィンＦＡのそれぞれの側面が半導体基板ＳＢの上面に対して垂直である構造を示している。
【００２９】
また、図１に示すように、平面視でフィンＦＡが延在する方向（Ｘ方向）が各フィンの長辺方向（長手方向）であり、当該長辺方向に直交する方向（Ｙ方向）が各フィンの短辺方向（短手方向）である。つまり、フィンの長さは、フィンの幅よりも大きい。フィンＦＡは、長さ、幅、および、高さを有する突出部であれば、その形状は問わない。例えば、平面視で、蛇行するレイアウトを有していてもよい。
【００３０】
図２では、１つのフィンＦＡの上部に並んで形成された２つのメモリセルＭＣ１を示している。図２の左側のメモリセルＭＣ１の制御ゲート電極ＣＧ１、メモリゲート電極ＭＧ１、ＯＮＯ膜（絶縁膜）Ｃ１およびサイドウォールスペーサＳＷについては、素子分離領域ＥＩの直上での断面を示している。一方、図を分かり易くするため、図２の右側のメモリセルＭＣ１の制御ゲート電極ＣＧ１、メモリゲート電極ＭＧ１、ＯＮＯ膜Ｃ１およびサイドウォールスペーサＳＷについては、フィンＦＡの直上での断面を示している。また、図２では、制御ゲート電極ＣＧ１の下においてフィンＦＡ上に積層された絶縁膜ＩＦ１、ＩＦ２（図３参照）の図示を省略している。図２では、積層構造を有するＯＮＯ膜Ｃ１を構成する各絶縁膜を区別せず、ＯＮＯ膜Ｃ１を１つの絶縁膜として示している。
【００３１】
図２に示すように、メモリセル領域の半導体基板ＳＢを構成するフィンＦＡの上部にはメモリセルＭＣ１が形成されている。制御ゲート電極ＣＧ１およびメモリゲート電極ＭＧ１は、フィンＦＡを跨ぐようにＹ方向に延在している。
【００３２】
図２および図３に示すように、半導体基板ＳＢの上部には、半導体基板ＳＢの一部である突出部が形成されている。当該突出部であるフィンＦＡの側面の一部は、半導体基板ＳＢの上面上に形成された素子分離領域ＥＩで囲まれている。素子分離領域ＥＩは、隣り合うフィンＦＡ同士の間に埋め込まれている。ただし、素子分離領域ＥＩは、隣り合うフィンＦＡ同士の間の領域の一部のみを埋め込んでおり、各フィンＦＡの上端は、素子分離領域ＥＩ上に突出している。つまり、各フィン同士の間は、素子分離領域ＥＩで分離されている。図３に示すように、フィンＦＡ内には、フィンＦＡの上面からフィンＦＡより下の半導体基板ＳＢ内に亘ってｐ型の半導体領域であるｐ型ウェルＰＷが形成されている。ｐ型ウェルＰＷは、半導体基板ＳＢ内にｐ型不純物（例えばＢ（ホウ素））が導入された領域である。
【００３３】
フィンＦＡの上面上、フィンＦＡの側面上および素子分離領域ＥＩ上には、ゲート絶縁膜ＧＦを介して制御ゲート電極ＣＧ１が形成されており、フィンＦＡの長辺方向（Ｘ方向）において、制御ゲート電極ＣＧ１に隣り合う領域には、ＯＮＯ膜Ｃ１を介してメモリゲート電極ＭＧ１が形成されている。制御ゲート電極ＣＧ１とメモリゲート電極ＭＧ１との間には、ＯＮＯ膜Ｃ１が介在しており、制御ゲート電極ＣＧ１とメモリゲート電極ＭＧ１との間は、ＯＮＯ膜Ｃ１で電気的に分離されている。また、メモリゲート電極ＭＧ１とフィンＦＡの上面との間にも、ＯＮＯ膜Ｃ１が介在している。ＯＮＯ膜Ｃ１はメモリゲート電極ＭＧ１の側面および底面を覆うように連続的に形成されている。このため、ＯＮＯ膜Ｃ１は、図３に示すようなゲート長方向に沿う断面においてＬ字型の断面形状を有する。
【００３４】
制御ゲート電極ＣＧ１の下のゲート絶縁膜ＧＦは、シリコンから成る半導体基板ＳＢの突出部であるフィンＦＡの上面および側面を熱酸化して形成した熱酸化膜から成る。ゲート絶縁膜ＧＦはフィンＦＡの表面に沿って形成されている。つまり、ゲート絶縁膜ＧＦは、フィンＦＡの上面および側面を覆っている。
【００３５】
また、ＯＮＯ膜Ｃ１は、シリコンから成る半導体基板ＳＢの突出部であるフィンＦＡの上面および側面を熱酸化して形成した４ｎｍの膜厚を有する熱酸化膜（酸化シリコン膜）から成る酸化シリコン膜Ｘ１と、酸化シリコン膜Ｘ１上に形成された窒化シリコン膜ＮＦと、窒化シリコン膜ＮＦ上に形成された酸化シリコン膜Ｘ２とから成る。窒化シリコン膜ＮＦは、メモリセルＭＣ１の電荷蓄積部（電荷蓄積膜、電荷蓄積層）である。窒化シリコン膜ＮＦは、例えば７ｎｍの膜厚を有し、酸化シリコン膜Ｘ２は、例えば９ｎｍの膜厚を有する。
【００３６】
つまり、ＯＮＯ膜Ｃ１は、フィンＦＡの上面側、フィンＦＡの側面側および制御ゲート電極ＣＧ１の側面側から順に積層された酸化シリコン膜Ｘ１、窒化シリコン膜ＮＦおよび酸化シリコン膜Ｘ２から成る積層構造を有する。また、ＯＮＯ膜Ｃ１は、フィンＦＡの上面および側面を覆っている。ＯＮＯ膜Ｃ１の膜厚は、例えば２０ｎｍであり、制御ゲート電極ＣＧ１下のゲート絶縁膜ＧＦの膜厚よりも大きい。酸化シリコン膜Ｘ２は、酸窒化シリコン膜により形成してもよい。
【００３７】
制御ゲート電極ＣＧ１は、フィンＦＡの短辺方向（Ｙ方向）に延在しており、ゲート絶縁膜ＧＦを介して、フィンＦＡの上面、側面および素子分離領域ＥＩの上面に隣接して形成されている。同様に、メモリゲート電極ＭＧ１は、フィンＦＡの短辺方向に延在しており、ＯＮＯ膜Ｃ１を介して、フィンＦＡの上面、側面および素子分離領域ＥＩの上面に隣接している。すなわち、ゲート絶縁膜ＧＦおよび制御ゲート電極ＣＧ１は、フィンＦＡの短辺方向において隣り合うフィンＦＡ同士の間の溝を完全に埋め込んでいる。また、ＯＮＯ膜Ｃ１およびメモリゲート電極ＭＧ１は、フィンＦＡの短辺方向において隣り合うフィンＦＡ同士の間の溝を完全に埋め込んでいる。
【００３８】
また、制御ゲート電極ＣＧ１、メモリゲート電極ＭＧ１およびＯＮＯ膜Ｃ１を含むパターンの側面は、サイドウォールスペーサＳＷにより覆われている。サイドウォールスペーサＳＷは、例えば酸化シリコン膜および窒化シリコン膜の積層構造から成る。ただし、図３ではサイドウォールスペーサＳＷを１つの膜として示しており、当該酸化シリコン膜および当該窒化シリコン膜を区別して示していない。
【００３９】
図３に示すように、制御ゲート電極ＣＧ１およびメモリゲート電極ＭＧ１を含む当該パターンの直下のフィンＦＡを挟むように、一対のソース・ドレイン領域がフィンＦＡ内に形成されている。ソース領域ＳＲおよびドレイン領域ＤＲのそれぞれは、フィンＦＡ内に形成されたｎ＋型半導体領域である拡散領域により構成されている。これらの拡散領域は、フィンＦＡにｎ型の不純物（例えばＰ（リン）またはヒ素（Ａｓ））を導入した半導体領域である。
【００４０】
ここでは、ソース領域ＳＲおよびドレイン領域ＤＲのそれぞれが高濃度の拡散領域（拡散層）により構成されている場合について説明するが、ソース領域ＳＲおよびドレイン領域ＤＲのそれぞれは、拡散領域とは別に、フィンＦＡ内に形成されたｎ−型半導体領域であるエクステンション領域（ＬＤＤ領域）を有していてもよい。ＬＤＤ（Lightly Doped Drain）領域、つまり、エクステンション領域は、拡散領域よりも不純物濃度が低い領域であって、フィンＦＡの上面および側面に形成される領域である。エクステンション領域は、拡散領域に対し、制御ゲート電極ＣＧ１およびメモリゲート電極ＭＧ１のそれぞれの直下のフィンの表面、つまり、チャネル領域側に形成される。ソース領域ＳＲを構成する拡散領域とエクステンション領域とは互いに接して形成され、ドレイン領域ＤＲを構成する拡散領域とエクステンション領域とは互いに接して形成される。なお、ソース領域ＳＲが拡散領域のみにより構成され、ドレイン領域ＤＲが拡散領域とエクステンション領域とにより構成されていてもよい。
【００４１】
ドレイン領域ＤＲは、制御ゲート電極ＣＧ１の直下のフィンＦＡに隣接し、ソース領域ＳＲは、メモリゲート電極ＭＧ１の直下のフィンＦＡに隣接している。つまり、制御ゲート電極ＣＧ１およびメモリゲート電極ＭＧ１を含むパターンを平面視において挟むソース・ドレイン領域のうち、ドレイン領域ＤＲは制御ゲート電極ＣＧ１側に位置し、ソース領域ＳＲはメモリゲート電極ＭＧ１側に位置している。言い換えれば、平面視において、ドレイン領域ＤＲは制御ゲート電極ＣＧ１と隣り合い、ソース領域ＳＲはメモリゲート電極ＭＧ１と隣り合っている。
【００４２】
制御ゲート電極ＣＧ１、メモリゲート電極ＭＧ１およびサイドウォールスペーサＳＷを含む上記パターンから露出するソース領域ＳＲおよびドレイン領域ＤＲのそれぞれの表面には、シリサイド層（図示しない）が形成されている。また、制御ゲート電極ＣＧ１、およびメモリゲート電極ＭＧ１のそれぞれの上面にも、シリサイド層（図示しない）が形成されている。シリサイド層は、例えばＮｉＳｉ（ニッケルシリサイド）から成る。
【００４３】
フィンＦＡ上および素子分離領域ＥＩ上には、例えば窒化シリコン膜から成る薄いライナー絶縁膜（図示しない）を介して、例えば酸化シリコン膜から成る層間絶縁膜ＩＬ１が形成されている。ライナー絶縁膜および層間絶縁膜ＩＬ１は、フィンＦＡ、素子分離領域ＥＩおよびシリサイド層を覆っており、層間絶縁膜ＩＬ１の上面は、制御ゲート電極ＣＧ１、メモリゲート電極ＭＧ１およびサイドウォールスペーサＳＷのそれぞれの上面と略同一の高さにおいて平坦化されている。サイドウォールスペーサＳＷの側面と層間絶縁膜ＩＬ１との間には、ライナー絶縁膜が介在している。層間絶縁膜ＩＬ１上には、制御ゲート電極ＣＧ１、メモリゲート電極ＭＧ１およびサイドウォールスペーサＳＷのそれぞれの上面を覆う層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ２の上面は平坦化されている。層間絶縁膜ＩＬ２は、例えば酸化シリコン膜から成る。
【００４４】
層間絶縁膜ＩＬ２上には複数の配線ＭＷ（図１参照）が形成され、配線ＭＷは、層間絶縁膜ＩＬ１、ＩＬ２を貫通するコンタクトホール内に設けられたプラグＰＧを介して、メモリセルＭＣ１のソース領域ＳＲまたはドレイン領域ＤＲに電気的に接続されている。なお、制御ゲート電極ＣＧ１の給電領域（図示しない）では、制御ゲート電極ＣＧ１の上面にプラグが接続されている。また、メモリゲート電極ＭＧ１の給電領域（図示しない）では、メモリゲート電極ＭＧ１の上面にプラグＰＧが接続されている。
【００４５】
メモリセルＭＣ１は、制御ゲート電極ＣＧ１、メモリゲート電極ＭＧ１、ドレイン領域ＤＲおよびソース領域ＳＲを有する。制御ゲート電極ＣＧ１、ソース領域ＳＲおよびドレイン領域ＤＲは制御トランジスタを構成し、メモリゲート電極ＭＧ１、ソース領域ＳＲおよびドレイン領域ＤＲはメモリトランジスタを構成し、メモリセルＭＣ１は制御トランジスタおよびメモリトランジスタにより構成されている。つまり、制御トランジスタとメモリトランジスタとは、ソース・ドレイン領域を共有している。また、制御ゲート電極ＣＧ１およびメモリゲート電極ＭＧ１のゲート長方向（Ｘ方向）の、ソース領域ＳＲおよびドレイン領域ＤＲの間の距離が、メモリセルＭＣ１のチャネル長に相当する。制御トランジスタおよびメモリトランジスタのそれぞれは、フィンＦＡの表面（上面および側面）をチャネルとして有するＦＩＮＦＥＴ（Fin Field Effect Transistor）、つまりフィン型の電界効果トランジスタである。
【００４６】
ここで、本実施の形態の半導体装置の主な特徴について説明する。本実施の形態の半導体装置であるメモリセルＭＣ１の主な特徴は、メモリゲート電極ＭＧ１の直下の領域のフィンＦＡの上面から、ソース領域ＳＲを構成する拡散領域が下方に離間していることにある。すなわち、ここでは、制御ゲート電極ＣＧ１、メモリゲート電極ＭＧ１およびＯＮＯ膜Ｃ１から露出するフィンＦＡの上面、つまり、制御ゲート電極ＣＧ１、メモリゲート電極ＭＧ１およびＯＮＯ膜Ｃ１をゲート長方向（Ｘ方向）で挟むフィンＦＡの上面が、メモリゲート電極ＭＧ１の直下のフィンＦＡの上面よりも下方に位置している。
【００４７】
以下では、メモリゲート電極ＭＧ１の直下の領域のフィンＦＡの上面を、第１上面と呼び、制御ゲート電極ＣＧ１、メモリゲート電極ＭＧ１およびＯＮＯ膜Ｃ１から露出するフィンＦＡの上面であって、ゲート長方向において、平面視でメモリゲート電極ＭＧ１と隣り合う位置のフィンＦＡの上面を、第２上面と呼ぶ。つまり、フィンＦＡは、フィンＦＡの最上面である第１上面と、第１上面よりも低い第２上面とを有している。なお、制御ゲート電極ＣＧ１の直下の領域のフィンＦＡの上面は、第１上面と同じ高さに位置している。第１上面と第２上面との間には段差が存在しており、第１上面と第２上面とは、互いに離間している。つまり、第２上面に対し、第１上面を含むフィンＦＡの上端は上方に突出している。
【００４８】
ここで、メモリセルＭＣ１のソース領域ＳＲは、第２上面からフィンＦＡ内部に亘って形成されているが、第１上面には形成されていない。このように、ソース領域ＳＲは、第１上面から下方に離間している。つまり、ソース領域ＳＲは、フィンＦＡの最上面ではなく、フィンＦＡの上面のうち、第１上面よりも下方に後退した第２上面に形成されている。すなわち、ソース領域ＳＲのドレイン領域ＤＲ側の端部は、第１上面より下に位置している。言い換えれば、ソース領域ＳＲは、メモリゲート電極ＭＧ１の直下のＯＮＯ膜Ｃ１の底面に対し、下方に離間している。このように、フィンＦＡの上面においてソース領域ＳＲはＯＮＯ膜Ｃ１に接していない。
【００４９】
フィンＦＡの短辺方向（Ｙ方向）の幅は、フィンＦＡの下端において例えば３０ｎｍ程度であり、フィンＦＡの上端において例えば１０ｎｍ程度である。これに対し、第１上面と第２上面との高さ方向の距離、つまり第２上面の後退量は、例えば５〜１０ｎｍである。
【００５０】
また、図３ではメモリゲート電極ＭＧ１の直下にソース領域ＳＲが形成されていないが、ソース領域ＳＲの一部は、メモリゲート電極ＭＧ１の直下において、第１上面よりも深い位置のフィンＦＡ内に形成されていてもよい。この場合、フィンＦＡの側面に形成されたソース領域ＳＲは、メモリゲート電極ＭＧ１の直下においてＯＮＯ膜Ｃ１に接していてもよい。ただし、この場合でもメモリゲート電極ＭＧ１の直下のソース領域ＳＲは、第１上面から離間している。このようにメモリゲート電極ＭＧ１の直下にソース領域ＳＲが形成されている構成については、後に実施の形態２の変形例において図２４および図２５を用いて説明する。
【００５１】
また、ここでは、ドレイン領域ＤＲを構成する拡散領域の上面も、フィンＦＡの最上面から離間して形成されている。つまり、第１上面を含むフィンＦＡの最上面よりも下方に後退しているフィンＦＡの第３上面に、ドレイン領域ＤＲが形成されている。第３上面は、第２上面と同様の高さに位置しているフィンＦＡの上面である。ドレイン領域ＤＲの一部は、フィンＦＡの最上面、つまり、制御ゲート電極ＣＧ１の直下のフィンＦＡの上面に形成されていてもよい。なお、メモリゲート電極ＭＧ１の側面を覆うサイドウォールスペーサＳＷの下面は、第１上面に接しておらず、第２上面に接している。
【００５２】
また、フィンＦＡの上面とゲート絶縁膜ＧＦとの間には、フィンＦＡの上面上に順に積層された絶縁膜ＩＦ１、ＩＦ２が形成されている。絶縁膜ＩＦ１は例えば酸化シリコン膜から成り、絶縁膜ＩＦ２は例えば窒化シリコン膜から成る。絶縁膜ＩＦ１、ＩＦ２は形成されていなくてもよい。
【００５３】
＜不揮発性メモリの動作＞
次に、不揮発性メモリの動作例について、図４を参照して説明する。
【００５４】
図４は、「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧（単位：Ｖ）の印加条件の一例を示す表である。図４の表には、「Ｐｒｏｇｒａｍ（書込）」、「Ｅｒａｓｅ（消去）」、「Ｒｅａｄ（読出）」時のそれぞれにおいて、図３に示すメモリセル（選択メモリセル）ＭＣ１に印加する電圧Ｖｂｌ、Ｖｗｌ、Ｖｍｇ、ＶｓｌおよびＶｂが記載されている。電圧Ｖｂｌはドレイン領域ＤＲに印加する電圧であり、電圧Ｖｗｌは制御ゲート電極ＣＧ１に印加する電圧であり、電圧Ｖｍｇはメモリゲート電極ＭＧ１に印加する電圧であり、電圧Ｖｓｌはソース領域ＳＲに印加する電圧であり、電圧Ｖｂはｐ型ウェルＰＷに印加する電圧である。
【００５５】
図４の表では、「書込」、「消去」および「読出」のそれぞれの動作時の端子のバイアス状況を１．５Ｖ電圧を想定したデバイスでの具体的な電圧例を示している。なお、図４の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタのＯＮＯ膜Ｃ１中の電荷蓄積部である窒化シリコン膜ＮＦへの電子の注入を「書込」、正孔（hole）の注入を「消去」と定義する。
【００５６】
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれる、ソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）を用いることができる。例えば図４の「Ｐｒｏｇｒａｍ」の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加することで制御トラジスタとメモリトランジスタとのチャネルをオン状態にする。これにより、チャネルで発生したホットキャリア電子を選択メモリセルのＯＮＯ膜Ｃ１中の窒化シリコン膜ＮＦに注入することで、書込みを行う。この際、メモリゲート電極ＭＧ１に特に高い電圧Ｖｍｇが印加される。なお、図４の「Ｐｒｏｇｒａｍ」の欄でＶｂｌについて「０／１．５」と示しており、これは、メモリセルＭＣ１のチャネルに電流を流して書込みを行う場合にドレイン領域ＤＲに０Ｖを印加し、当該チャネルに電流を流さず書込みを行う場合にドレイン領域ＤＲに１．５Ｖを印加することを意味している。
【００５７】
この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧ１および制御ゲート電極ＣＧ１）間の下のチャネル領域で発生し、メモリゲート電極ＭＧ１の下のＯＮＯ膜Ｃ１中の電荷蓄積部である窒化シリコン膜ＮＦにホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、ＯＮＯ膜Ｃ１中の窒化シリコン膜ＮＦのトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【００５８】
消去方法は、いわゆるＢＴＢＴ方式と呼ばれる、ＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）を用いることができる。すなわち、ＢＴＢＴ（バンド間トンネル現象）により発生した正孔を電荷蓄積部（ＯＮＯ膜Ｃ１中の窒化シリコン膜ＮＦ）に注入することにより消去を行う。例えば図４の「Ｅｒａｓｅ」の欄に示されるような電圧を、消去を行う選択メモリセルの各部位に印加し、ソース領域ＳＲとメモリゲート電極ＭＧ１との間の電界でＢＴＢＴ現象により正孔を発生させ、電界加速することで選択メモリセルのＯＮＯ膜Ｃ１中の窒化シリコン膜ＮＦに正孔を注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。消去動作時には、ＢＴＢＴ現象により正孔を発生させるために、メモリゲート電極ＭＧ１に負の電圧Ｖｍｇが印加される。
【００５９】
読出し時には、例えば図４の「Ｒｅａｄ」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加することで制御ゲート電極ＣＧ１をオン状態とする。読出し時のメモリゲート電極ＭＧ１に印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるメモリトランジスタのしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。つまり、制御ゲート電極ＣＧ１をオン状態とし、メモリゲート電極ＭＧ１の電荷トラップ状態を電流値の大小として読出すことで、情報の記憶状態を知ることができる。
【００６０】
＜本実施の形態の半導体装置の効果＞
以下に、図５、図６、図３４および図３５を用いて、本実施の形態の半導体装置の効果について説明する。図５は、本実施の形態のメモリセルにおける書込み動作を説明する断面図である。図６は、本実施の形態のメモリセルにおける消去動作を説明する断面図である。図３４は、比較例であるメモリセルにおける書込み動作を説明する断面図である。図３５は、比較例であるメモリセルにおける消去動作を説明する断面図である。
【００６１】
ＦＩＮＦＥＴは、半導体基板の上面のみにチャネル領域を有するプレーナ型のトランジスタに比べ、短チャネル特性の改善、電流駆動力の向上、スイッチング特性の改善、および、トランジスタのしきい値電圧の分布ばらつきの低減などの効果が期待できる素子である。一方、ＦＩＮＦＥＴでは、フィン形状により、チャネルの垂直方向電界は低減されるが、フィン頂部において電界集中が起こり易いという性質がある。
【００６２】
図４に示すように、書込み時および消去時に極性は反転しているが、スプリットゲート型のＭＯＮＯＳメモリのメモリゲート電極には大きな電圧Ｖｍｇが印加される。そこで、比較例のメモリセルＭＣＡの書込み時および消去時の状況について、以下に説明する。図３４および図３５に示す比較例のメモリセルＭＣＡの構造は、メモリゲート電極ＭＧ１の直下の領域、ソース領域ＳＲの形成領域、および、ドレイン領域ＤＲの形成領域のいずれにおいてもフィンＦＢの上面の高さが同じであり、フィンＦＢの上面に段差がなく、これらの点で、図３を用いて説明したメモリセルＭＣ１の構造と異なっている。
【００６３】
ただし、ＯＮＯ膜Ｃ１を加工した際にＯＮＯ膜Ｃ１から露出するフィンＦＢの上面が後退し、フィンＦＢの上面に段差が形成されることも考えられるが、その場合であっても、メモリゲート電極ＭＧ１の直下のフィンＦＢの上面にソース領域ＳＲの一部が形成されている点で、比較例のメモリセルＭＣＡは、図３を用いて説明したメモリセルＭＣ１の構造と異なっている。なお、図３４および図３５では、絶縁膜ＩＦ１、ＩＦ２（図３参照）の図示を省略している。
【００６４】
比較例の書込み動作時の電界および電流パス（キャリア挙動）を図３４に示す。図３４では、左側の断面図に矢印で電流の流れを示しており、右側の断面図において、電界が集中し易く、キャリアがＯＮＯ膜Ｃ１に注入され易い箇所を破線で囲んでいる。メモリゲート電極ＭＧ１に大きな電圧が加えられているため、制御ゲート電極ＣＧ１側では、主にフィンＦＢの側面で流れていた電流が、メモリゲート電極ＭＧ１の下では、フィンＦＢの上端（頂部）に集中するようになる。そのため、フィンＦＢの頂部において、ＯＮＯ膜Ｃ１への電荷注入が局所的に行われる。
【００６５】
また、比較例の消去動作時の電界および電流パス（キャリア挙動）を図３５に示す。図３５では、左側の断面図に矢印でキャリアの流れを示しており、右側の断面図において、電界が集中し易く、キャリアがＯＮＯ膜Ｃ１に注入され易い箇所を破線で囲んでいる。ここでは、ソース領域ＳＲのチャネル領域側の端部においてフィンＦＢの頂部で電界が集中するため、発生した正孔も直近の電荷保持膜に局所的な注入が起こる。
【００６６】
このように、フィン頂部は上面および両方の側面をゲート電極に囲まれ、電界が集中し易い構造になっている。特に、スプリットゲート型のＭＯＮＯＳメモリの書込み時および消去時に高い電圧をメモリゲート電極に印加するため、ＯＮＯ膜への電荷の注入などが局所的に起こる。書込み時および消去時にこれらの局所的な注入が起こると、電子−正孔注入を用いて書換えを行うセルでは、消し残りといわれる反極性の電荷がＯＮＯ膜内に局所的に残り続けるようになり、これにより、有効な書換えが行えなくなる。その結果、書換え耐性が劣化する。つまり、書込み動作および消去動作に要する時間が段々と長くなるため、素子の書換え可能な回数が低減する。すなわち、半導体装置の寿命が低下する。また、局所的に大量に電荷を注入保持させると、自己電界による電荷の移動が顕在化するため、リテンション特性（電荷の保持特性）が劣化する問題がある。
【００６７】
これに対し、本実施の形態の半導体装置では、図３に示すように、制御ゲート電極ＣＧ１、メモリゲート電極ＭＧ１およびＯＮＯ膜Ｃ１から露出するフィンＦＡの上面であって、ソース領域ＳＲが形成されているフィンＦＡの上面（第２上面）を、メモリゲート電極ＭＧ１の直下のフィンＦＡの上面（第１上面）より下方に後退させている。つまり、フィンＦＡの上面におけるソース領域ＳＲの形成位置を、メモリゲート電極ＭＧ１の直下でＯＮＯ膜Ｃ１に接するフィンＦＡの第１上面から下方にオフセットしている。よって、ソース領域ＳＲの最上面の形成位置は、第１上面に対し下方に離間している。この場合における書込み動作および消去動作での電流の流れ（キャリアの挙動）について、以下に説明する。
【００６８】
本実施の形態の書込み動作時の電界および電流パス（キャリア挙動）を図５に示す。図５では、左側の断面図に矢印で電流の流れを示しており、右側の断面図において、電界が集中し易く、キャリアがＯＮＯ膜Ｃ１に注入され易い箇所を破線で囲んでいる。書込み動作では、ソース領域ＳＲが第１上面より低い位置にのみに存在するため、制御ゲート電極ＣＧ１側から流れてきた電流は、ソース電位に引かれてフィンＦＡ（基板）内部を流れる。
【００６９】
つまり、制御ゲート電極ＣＧ１の直下のフィンＦＡの第１上面とソース領域ＳＲの上面（第２上面）との間に上下方向（垂直方向、縦方向）で距離があるため、第１上面近傍のフィンＦＡ内にキャリアが流れ難くなる。なお、ここでいう上下方向（垂直方向、縦方向）とは、半導体基板ＳＢの上面（主面）、フィンＦＡの第１上面および第２上面のそれぞれに対して垂直な方向を指す。しかし、メモリゲート電極ＭＧ１に覆われたフィンＦＡの側面とソース領域ＳＲの側面とは同一面内に存在している。つまり、フィンＦＡの側面のチャネルにおいては、メモリゲート電極ＭＧ１に覆われたフィンＦＡの側面と、ソース領域ＳＲの側面との間において、当該側面に対して垂直な方向におけるオフセットは存在しない。したがって、電流は主にフィンＦＡの側面に生じたチャネルを流れ、フィンＦＡの側面を覆うＯＮＯ膜Ｃ１に注入される。よって、フィンＦＡの頂部のＯＮＯ膜Ｃ１に電荷注入が集中することを防ぐことができる。
【００７０】
ＦＩＮＦＥＴでは、上記のようにフィンＦＡの上面に段差を設けたとしても、フィンＦＡの側面において電流が流れるため、ソース・ドレイン間の抵抗が問題となることはない。すなわち、読出し時には、図４に示したように、ソース領域に接地電位（０Ｖ）を印加し、ドレイン領域に電源電圧を印加する。この場合、図３に示すフィンＦＡの高さ５０ｎｍに対して、第２上面の下のフィンＦＡの高さは、４０〜４５ｎｍとなり、第２上面が第１上面に対して後退している分、ソース領域ＳＲの拡散領域が縮小される。しかし、チャネルが形成された際、フィンＦＡの頂部は電界が高いため、チャネルコンダクタンスが高い領域になる。そのため、拡散領域から電流は当該頂部に広がる挙動を示す。このように、フィンＦＡの第２上面を含む頂部が第１上面に対しオフセットしていても、主にチャネルが形成されるフィンＦＡの側面にはオフセットが存在しないため、電流の低減は１０％程度に過ぎず、読出し時に障害となることはない。
【００７１】
なお、フィンを有さず、半導体基板の平坦な上面のみにチャネルが形成されるプレーナ型のトランジスタにより構成されるスプリットゲート型のＭＯＮＯＳメモリでは、本実施の形態のようにソース領域をメモリゲート電極の直下の半導体基板の上面から下方に離間させることは現実的ではない。これは、ソース領域がオフセットされることにより、ソース・ドレイン間に殆ど電流が流れなくなるためである。これに対し、ＦＩＮＦＥＴを含む本実施の形態のメモリセルＭＣ１は、ソース領域ＳＲを下方にオフセットしても、電流はフィンＦＡの側面に形成されたチャネルを流れるため、上記のように、電流は殆ど低減しない。
【００７２】
第１上面に対する第２上面の後退量（リセス量）については、フィンの上部でのフィンの幅をＷｔｏｐ、素子分離領域上のフィンの高さをＨｆｉｎとし、リセス量をｄｒとすると、以下の式１を満たすようにリセス量を設計することが望ましい。
【００７３】
Ｗｔｏｐ＜ｄｒ＜０．１×Ｈｆｉｎ・・・（式１）
また、本実施の形態の消去動作時の電界および電流パス（キャリア挙動）を図６に示す。図６では、左側の断面図に矢印でキャリアの流れを示しており、右側の断面図において、電界が集中し易く、キャリアがＯＮＯ膜Ｃ１に注入され易い箇所を破線で囲んでいる。消去動作では、ソース領域ＳＲの上面と第１上面とが互いに上下方向で離間しているため、ソース領域ＳＲのドレイン領域ＤＲ側の端部におけるフィンＦＡの側面でバンド間トンネル現象が起こり、正孔が発生する。発生した正孔は、ソース−チャネル間の電界で水平方向に加速され、制御ゲート電極ＣＧ１に近い領域まで広がりながら電荷保持膜（窒化シリコン膜ＮＦ）に注入される。図６に示す正孔は、図６の右側の断面において破線で囲まれたＯＮＯ膜Ｃ１内、つまり、フィンＦＡの側面を覆うＯＮＯ膜Ｃ１内に主に注入される。
【００７４】
ＦＩＮＦＥＴでは両方の側面側からゲート電界が加わるため、フィン内部では電界分布がプレーナ型のトランジスタに比べ、平坦になる特徴がある。そのため、ここでは、フィンＦＡ内の正孔は分布が広がり、遠方まで加速を受けながら到達することができる。したがって、ソース領域ＳＲのドレイン領域ＤＲ側の端部におけるフィンＦＡの頂部近傍のＯＮＯ膜Ｃ１内に正孔が集中して注入されることを防ぐことができる。
【００７５】
以上より、書込み動作、消去動作のいずれにおいても、電荷の局所的な注入を回避できるため、局所的な電荷注入が引き起こす書換え耐性劣化、および、リテンション特性の劣化を防ぐことができる。よって、不揮発性記憶素子の書換え回数（寿命）を増大することができるため、半導体装置の性能を向上させることができる。
【００７６】
＜半導体装置の製造工程＞
以下に、図７〜図２１を用いて、本実施の形態の半導体装置の製造方法について説明する。図７〜図２１では、図４と同様に、Ｘ方向（図１参照）に沿う断面を示し、当該断面の右側に、Ｙ方向（図１参照）に沿う断面を示している。Ｙ方向に沿う断面は、メモリゲート電極が形成される領域を含む断面である。また、図８〜図２１では各フィンの側面を垂直に示すが、フィンの側面は半導体基板の上面に対してテーパーを有していてもよい。また、本願ではソース領域およびドレイン領域について、「フィンの上面に形成する」と表現する場合があるが、その場合、ソース領域およびドレイン領域は、フィンの上面のみならず、フィンの側面およびフィンの内部にも形成されている。
【００７７】
本実施の形態の半導体装置の製造工程では、まず、図７に示すように、半導体基板（半導体ウェハ）ＳＢを用意する。半導体基板ＳＢは、例えば単結晶シリコン（Ｓｉ）から成るｐ型の基板であり、トランジスタなどの半導体素子が形成される側の第１面である主面（上面）と、その反対側の第２面である裏面（背面、下面）とを有している。続いて、半導体基板ＳＢ上に、例えばＣＶＤ（Chemical Vapor Deposition）法などを用いて、絶縁膜ＩＦ１およびＩＦ２を順に形成する。絶縁膜ＩＦ１は、例えば酸化シリコン膜から成り、絶縁膜ＩＦ２は、例えば窒化シリコン膜から成る。絶縁膜ＩＦ１、ＩＦ２は、フィンを形成する際に用いられるハードマスクとなる膜である。
【００７８】
次に、図８に示すように、半導体基板ＳＢの上面から突出するフィンを形成する。すなわち、フォトリソグラフィ技術およびエッチング法を用いて、絶縁膜ＩＦ１およびＩＦ２から成る積層膜をパターニングし、半導体基板ＳＢの上面を露出させる。このパターニング工程では、例えば、絶縁膜ＩＦ２上に形成したシリコン膜（図示しない）の側面にサイドウォールスペーサ状に形成されたハードマスク（図示しない）を用いて、当該積層膜を加工することができる。
【００７９】
続いて、当該積層膜をハードマスクとして用いてドライエッチングを行うことで、半導体基板ＳＢの上面の一部を後退させる。これにより、半導体基板ＳＢの上面に複数の溝を形成され、２つの溝に挟まれたフィンＦＡが形成される。フィンＦＡは半導体基板ＳＢの一部であり、上記積層膜の下に形成される。複数のフィンＦＡのそれぞれは、半導体基板ＳＢの上面から上方に延在する突出部である。フィンＦＡは、Ｘ方向に延在しており、Ｙ方向に複数並んで配置されている。つまり、フィンＦＡのＸ方向の長さは、フィンＦＡのＹ方向の長さよりも大きい。
【００８０】
続いて、上記複数の溝のそれぞれの内側に、例えば酸化シリコン膜から成る絶縁膜を埋め込むことで、当該絶縁膜から成る素子分離領域ＥＩを形成する。ここでは、例えば、上記複数の溝のそれぞれの内側を含む半導体基板ＳＢ上に、例えばＣＶＤ法を用いて酸化シリコン膜を堆積した後、フィンＦＡの上面より上の余分な当該酸化シリコン膜をＣＭＰ法などにより除去する。続いて、ドライエッチングを行うことで、当該酸化シリコン膜の上面を下方に後退させることで、当該酸化シリコン膜から成る素子分離領域ＥＩを形成する。このようにエッチバックを行うことで、フィンＦＡの上側の一部分が、素子分離領域ＥＩの上面よりも上に突出する。素子分離領域ＥＩ上に露出しているフィンＦＡの高さは、例えば５０ｎｍである。素子分離領域ＥＩの形成過程において、絶縁膜ＩＦ１、ＩＦ２から成る積層膜も除去されることも考えられるが、ここでは、当該積層膜が残る場合について説明する。
【００８１】
続いて、ｐ型不純物（例えばＢ（ホウ素））をイオン注入法などにより半導体基板ＳＢに打ち込むことで、フィンＦＡ内を含む半導体基板ＳＢ内に、ｐ型の半導体領域であるｐ型ウェルＰＷを形成する。
【００８２】
次に、図９に示すように、半導体基板ＳＢの主面上に、絶縁膜ＩＦ３およびポリシリコン膜Ｐ１を順次形成する。絶縁膜ＩＦ３は例えば酸化シリコン膜から成り、絶縁膜ＩＦ３およびポリシリコン膜Ｐ１は、例えばＣＶＤ法により形成する。ポリシリコン膜Ｐ１の一部には、ｎ型の不純物（例えばＡｓ（ヒ素））を導入する。
【００８３】
次に、図１０に示すように、フォトリソグラフィ技術により、フォトレジスト膜のパターン（図示しない）をポリシリコン膜Ｐ１上に形成する。その後、当該フォトレジスト膜をマスク（エッチング防止マスク）としたドライエッチング法により、ポリシリコン膜Ｐ１および絶縁膜ＩＦ３を加工（パターニング）し、これによりフィンＦＡの上面および側面のそれぞれの一部を、ポリシリコン膜Ｐ１および絶縁膜ＩＦ３から露出させる。
【００８４】
このエッチング工程により、ポリシリコン膜Ｐ１から成る制御ゲート電極ＣＧ１と、絶縁膜ＩＦ３から成るゲート絶縁膜ＧＦとを形成する。ゲート絶縁膜ＧＦおよび制御ゲート電極ＣＧ１から成る積層膜のパターンは、Ｙ方向（図１０の奥行き方向）に延在している。つまり、当該パターンは、フィンＦＡの上面および側面を覆っており、Ｙ方向に並ぶ複数のフィンＦＡのそれぞれを跨ぐように形成されている。図１０では制御ゲート電極ＣＧ１を１つのみ示しているが、フィンＦＡ上には、Ｘ方向（フィンＦＡの延在方向）において複数の当該パターンが並んで形成されている。
【００８５】
次に、図１１に示すように、例えばエッチングを行うことで、制御ゲート電極ＣＧ１およびゲート絶縁膜ＧＦから露出する絶縁膜ＩＦ１、ＩＦ２を除去する。これにより、ゲート絶縁膜ＧＦおよび制御ゲート電極ＣＧ１に覆われていない領域のフィンＦＡの上面を露出させる。
【００８６】
次に、図１２に示すように、半導体基板ＳＢの主面の全面上に、酸化シリコン膜（ボトム酸化膜）Ｘ１、窒化シリコン膜（電荷蓄積膜）ＮＦ、酸化シリコン膜（トップ酸化膜）Ｘ２、およびポリシリコン膜Ｐ２を順次形成する。酸化シリコン膜Ｘ１は、例えば熱酸化法により形成することができ、窒化シリコン膜ＮＦ、酸化シリコン膜Ｘ２およびポリシリコン膜Ｐ２のそれぞれは、例えばＣＶＤ法により形成することができる。酸化シリコン膜Ｘ１、窒化シリコン膜ＮＦおよび酸化シリコン膜Ｘ２から成る積層膜の膜厚は、１５〜２５ｎｍであり、ポリシリコン膜Ｐ２の膜厚は４０〜８０ｎｍである。酸化シリコン膜Ｘ１、窒化シリコン膜ＮＦ、酸化シリコン膜Ｘ２から成る積層膜は、ＯＮＯ膜Ｃ１を構成している。ポリシリコン膜Ｐ２は、例えばｎ型不純物（例えばＰ（リン））が導入されているｎ型半導体膜である。
【００８７】
これにより、ゲート絶縁膜ＧＦおよび制御ゲート電極ＣＧ１から成る積層パターンの側面および上面並びにフィンＦＡの上面および側面を覆うように、ＯＮＯ膜Ｃ１およびポリシリコン膜Ｐ２が順次積層される。
【００８８】
次に、図１３に示すように、例えばドライエッチング法を用いてポリシリコン膜Ｐ２を一部除去し、酸化シリコン膜Ｘ２の上面を露出させる。つまり、異方性のドライエッチングにより、ポリシリコン膜Ｐ２をエッチバックすることで、制御ゲート電極ＣＧ１の側面とＯＮＯ膜Ｃ１を介して隣接する領域にのみポリシリコン膜Ｐ２を残す。ここでは、制御ゲート電極ＣＧ１の側面に沿って延在するポリシリコン膜Ｐ２を残し、その他の領域でフィンＦＡの側面を覆うポリシリコン膜Ｐ２が残らないように十分にエッチングを行う。これにより、ポリシリコン膜Ｐ２の上面は、ポリシリコン膜Ｐ２と隣り合う制御ゲート電極ＣＧ１の上面よりも低くなる。
【００８９】
制御ゲート電極ＣＧ１の両側の側面のそれぞれには、ＯＮＯ膜Ｃ１を介して、ポリシリコン膜Ｐ２がサイドウォールスペーサ状に残る。つまり、制御ゲート電極ＣＧ１の側面には、サイドウォールスペーサ状のポリシリコン膜Ｐ２が自己整合的に形成される。制御ゲート電極ＣＧ１の短手方向（Ｘ方向）の一方の側面に隣り合うポリシリコン膜Ｐ２は、メモリゲート電極ＭＧ１を構成している。
【００９０】
次に、図１４に示すように、フォトリソグラフィ技術およびウェットエッチング法を用いて、制御ゲート電極ＣＧ１の一方の側面と隣り合うポリシリコン膜Ｐ２を除去する。このとき、メモリゲート電極ＭＧ１は除去せずに残す。
【００９１】
次に、図１５に示すように、例えばウェットエッチング法を用いて、ＯＮＯ膜Ｃ１を一部除去することで、半導体基板ＳＢの上面と、制御ゲート電極ＣＧ１および絶縁膜ＩＦ２のそれぞれの上面および一部の側面とをＯＮＯ膜Ｃ１から露出させる。これにより、メモリゲート電極ＭＧ１の側面および底面に接するＯＮＯ膜Ｃ１を残して、その他の領域のＯＮＯ膜Ｃ１が除去される。ＯＮＯ膜Ｃ１およびメモリゲート電極ＭＧ１から成る積層パターンは、Ｙ方向（図１５の奥行き方向）に延在している。つまり、当該積層パターンは、フィンＦＡの上面および側面を覆っており、Ｙ方向に並ぶ複数のフィンＦＡのそれぞれを跨ぐように形成されている。
【００９２】
次に、図１６に示すように、制御ゲート電極ＣＧ１、ＯＮＯ膜Ｃ１およびメモリゲート電極ＭＧ１をマスクとして用いて異方性エッチング（例えばドライエッチング）を行うことで、制御ゲート電極ＣＧ１、ＯＮＯ膜Ｃ１およびメモリゲート電極ＭＧ１から露出するフィンＦＡの上面を下方に後退させる。ここでは、例えばフィンＦＡの上面の一部を、５〜１０ｎｍ後退させる。このとき、メモリゲート電極ＭＧ１に覆われているフィンＦＡの第１上面は後退しないが、メモリゲート電極ＭＧ１と平面視でＸ方向において隣り合い、制御ゲート電極ＣＧ１、ＯＮＯ膜Ｃ１およびメモリゲート電極ＭＧ１から露出するフィンＦＡの第２上面は、第１上面よりも下方に後退する。つまり、ＯＮＯ膜Ｃ１と接する第１上面と、第２上面とは、互いに離間する。本実施の形態では、制御ゲート電極ＣＧ１と平面視でＸ方向において隣り合い、制御ゲート電極ＣＧ１、ＯＮＯ膜Ｃ１およびメモリゲート電極ＭＧ１のそれぞれから露出するフィンＦＡの第３上面も、第１上面より下方に後退する。
【００９３】
次に、図１７に示すように、半導体基板ＳＢの主面の全面上に、例えばＣＶＤ法を用いて絶縁膜を形成した後、ドライエッチング法を用いて当該絶縁膜を一部除去し、半導体基板ＳＢの上面を露出させることで、当該絶縁膜から成るサイドウォールスペーサＳＷを形成する。サイドウォールスペーサＳＷは、制御ゲート電極ＣＧ１の一方の側面、メモリゲート電極ＭＧ１の一方の側面のそれぞれに、自己整合的に形成される。サイドウォールスペーサＳＷは、例えば酸化シリコン膜、または、窒化シリコン膜および酸化シリコン膜の積層膜などから成るが、図１７では、それらの絶縁膜の区別をしておらず、サイドウォールスペーサＳＷを１つの膜として示している。
【００９４】
サイドウォールスペーサＳＷの下面は、フィンＦＡの第２上面および第３上面に接しており、フィンＦＡの第２上面の一部およびフィンＦＡの第３上面の一部がサイドウォールスペーサＳＷから露出している。
【００９５】
その後、イオン注入法を用いて、半導体基板ＳＢの表面にｎ型の不純物（例えばＡｓ（ヒ素））を打ち込む。ここでは、制御ゲート電極ＣＧ１、メモリゲート電極ＭＧ１、ＯＮＯ膜Ｃ１、サイドウォールスペーサＳＷおよび素子分離領域ＥＩが、イオン注入阻止マスクとして用いられる。これにより、制御ゲート電極ＣＧ１と隣り合う領域およびメモリゲート電極ＭＧ１と隣り合う領域のそれぞれのフィンＦＡの上面および側面に、ｎ型の拡散領域（拡散層）を形成する。平面視でＸ方向において制御ゲート電極ＣＧ１と隣り合う領域に形成された当該拡散領域は、ドレイン領域ＤＲを構成しており、平面視でＸ方向においてメモリゲート電極ＭＧ１と隣り合う領域に形成された当該拡散領域は、ソース領域ＳＲを構成している。
【００９６】
すなわち、フィンＦＡの上面および側面を含むフィンＦＡ内部に、ｎ型半導体領域であるソース領域ＳＲおよびドレイン領域ＤＲをそれぞれ形成する。ドレイン領域ＤＲの一部はフィンＦＡの第３上面に形成されており、ソース領域ＳＲの一部はフィンＦＡの第２上面に形成されている。ただし、ソース領域ＳＲは、フィンＦＡの第１上面には形成されておらず、ソース領域ＳＲの全体は、第１上面から下方に離間した位置に形成されている。
【００９７】
なお、サイドウォールスペーサＳＷを形成する前に、フィンＦＡ内にｎ型半導体領域である。エクステンション領域を形成してもよい。エクステンション領域は、上記拡散領域よりも不純物濃度が低い半導体領域である。エクステンション領域は、例えばイオン注入法によりｎ型の不純物（例えばＡｓ（ヒ素））をフィンＦＡに打ち込むことで形成することができる。エクステンション領域は、例えば、ドレイン領域ＤＲを構成する拡散領域に接してフィンＦＡの上面および側面を含むフィンＦＡ内部に形成される。
【００９８】
以上の工程により、半導体基板ＳＢ上には、制御ゲート電極ＣＧ１と、制御ゲート電極ＣＧ１の側面にＯＮＯ膜Ｃ１を介して隣接するメモリゲート電極ＭＧ１と、制御ゲート電極ＣＧ１およびメモリゲート電極ＭＧ１を含むパターンを挟むようにフィンＦＡ内に形成されたソース領域ＳＲおよびドレイン領域ＤＲとを有するメモリセルＭＣ１が形成される。すなわち、制御ゲート電極ＣＧ１、ソース領域ＳＲおよびドレイン領域ＤＲは制御トランジスタを構成し、メモリゲート電極ＭＧ１、ソース領域ＳＲおよびドレイン領域ＤＲはメモリトランジスタを構成し、メモリセルＭＣ１は制御トランジスタおよびメモリトランジスタにより構成されている。ＭＯＮＯＳメモリであるメモリセルＭＣ１は、ＯＮＯ膜Ｃ１内に、電荷蓄積膜（電荷蓄積部）として機能する窒化シリコン膜ＮＦを有している。
【００９９】
次に、図１８に示すように、半導体基板ＳＢの上面の全面上に、ＣＶＤ法などを用いて、例えば窒化シリコン膜から成る薄いライナー膜（図示しない）と、例えば酸化シリコン膜から成る厚い層間絶縁膜ＩＬ１とを順次形成する。続いて、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いて層間絶縁膜ＩＬ１の上面を研磨して平坦化する。このとき、制御ゲート電極ＣＧ１、メモリゲート電極ＭＧ１、ＯＮＯ膜Ｃ１およびサイドウォールスペーサＳＷのそれぞれの上面を露出させる。
【０１００】
なお、ここでは説明を省略しているが、ソース領域ＳＲおよびドレイン領域ＤＲの形成後、層間絶縁膜ＩＬ１の形成前に、エピタキシャル成長法を用いて、ソース領域ＳＲおよびドレイン領域ＤＲのそれぞれの上にエピタキシャル成長層（半導体層）を形成してもよい。また、ここでは説明を省略しているが、層間絶縁膜ＩＬ１の形成前に、ソース領域ＳＲ、ドレイン領域ＤＲ、制御ゲート電極ＣＧ１およびメモリゲート電極ＭＧ１のそれぞれの表面を覆うシリサイド層を形成してもよい。上記エピタキシャル層を形成する場合、ソース領域ＳＲおよびドレイン領域ＤＲのそれぞれに電気的に接続される当該シリサイド層は、エピタキシャル層の表面を覆うように形成される。シリサイド層は、後述するプラグ（コンタクトプラグ）と各ゲート電極およびソース・ドレイン領域などの半導体層との間の接続抵抗を低減するために形成される。
【０１０１】
次に、図１９に示すように、半導体基板ＳＢの上面の全面上に、ＣＶＤ法などを用いて、例えば酸化シリコン膜から成る層間絶縁膜ＩＬ２を形成することで、制御ゲート電極ＣＧ１、メモリゲート電極ＭＧ１、ＯＮＯ膜Ｃ１およびサイドウォールスペーサＳＷのそれぞれの上面を覆う。
【０１０２】
このように、図１８を用いて説明したＣＭＰ工程で各ゲート電極を露出させた後に、図１９を用いて説明したように２層目の層間絶縁膜ＩＬ２を形成している理由は、例えば、メモリセルＭＣ１が形成されているメモリセル領域以外のロジック回路領域などにおいて形成されるトランジスタのゲート電極をメタルゲート電極に置換することにある。つまり、各ゲート電極を露出させた後に、ロジック回路領域の電界効果トランジスタのゲートパターンを除去し、それにより形成された溝内に金属膜から成るゲート電極を埋め込むことで、低いゲート抵抗を有するトランジスタを形成することができる。ここでは、メモリセル領域でメタルゲート電極への置換を行わない場合について説明するが、制御ゲート電極ＣＧ１およびメモリゲート電極ＭＧ１は、層間絶縁膜ＩＬ２の形成前にメタルゲート電極に置換してもよい。
【０１０３】
次に、図２０に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＩＬ１およびライナー膜（図示しない）を貫通するコンタクトホールを複数形成する。コンタクトホールを複数開口することで、ソース領域ＳＲ、ドレイン領域ＤＲ、制御ゲート電極ＣＧ１およびメモリゲート電極ＭＧ１のそれぞれの上面を、層間絶縁膜ＩＬ１、ＩＬ２およびライナー膜から露出させる。なお、制御ゲート電極ＣＧ１およびメモリゲート電極ＭＧ１のそれぞれの直上のコンタクトホールは、図２０に示していない領域に形成される。
【０１０４】
続いて、上記複数のコンタクトホールのそれぞれの内部に、例えばＴｉ（チタン）を含むバリア導体膜を介して、例えばＷ（タングステン）膜を埋め込んだ後、層間絶縁膜ＩＬ２上の余計な導電膜を除去する。これにより、各コンタクトホール内に埋め込まれたバリア導体膜とタングステン膜とを含むプラグ（コンタクトプラグ、導電性接続部）ＰＧを形成する。複数のプラグＰＧのそれぞれは、ソース領域ＳＲ、ドレイン領域ＤＲ、制御ゲート電極ＣＧ１、メモリゲート電極ＭＧ１または半導体基板ＳＢに所定の電位を供給するために形成される導電体である。
【０１０５】
具体的なプラグＰＧの形成工程では、まず、半導体基板ＳＢの上面の全面上にスパッタリング法などを用いて上記バリア導体膜（図示しない）を形成し、コンタクトホール内の表面をバリア導体膜により覆う。その後、スパッタリング法などを用いて半導体基板ＳＢ上にタングステン膜（主導体膜）を形成し、複数のコンタクトホールのそれぞれの内部をタングステン膜により完全に埋め込む。続いて、ＣＭＰ法などを用いて、層間絶縁膜ＩＬ２上の余分なバリア導体膜およびタングステン膜を除去することで、層間絶縁膜ＩＬ２の上面を露出させる。これにより、層間絶縁膜ＩＬ２およびタングステン膜との上面を平坦化させ、各コンタクトホール内に、バリア導体膜およびタングステン膜から成るプラグＰＧを形成する。
【０１０６】
次に、図２１に示すように、配線層を形成する。すなわち、層間絶縁膜ＩＬ２上に、例えばＣＶＤ法を用いて、酸化シリコン膜などから成る層間絶縁膜ＩＬ３を形成する。その後、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＩＬ３を貫通してプラグＰＧの上面を露出させるビアホールを複数形成する。続いて、層間絶縁膜ＩＬ３上にスパッタリング法などを用いて形成した金属膜により、各ビアホールを完全に埋め込んだ後、層間絶縁膜ＩＬ３上の当該金属膜をパターニングすることで、層間絶縁膜ＩＬ３上の当該金属膜から成る配線Ｍ１を形成する。
【０１０７】
なお、上記形成方法とは異なり、配線Ｍ１を所謂デュアルダマシン法により形成してもよい。また、図２１には示していないが、実際には、プラグＰＧの上面を覆う配線を、例えば所謂シングルダマシン法などを用いて形成することが考えられる。配線Ｍ１は、図１に示す配線ＭＷ（ビット線ＢＬ）に相当する。
【０１０８】
その後の工程では、層間絶縁膜と、それらの層間絶縁膜に埋め込まれた配線およびビアとを含む配線層を層間絶縁膜ＩＬ３上に複数積層することで上層配線（図示しない）を形成し、本実施の形態の半導体装置が略完成する。
【０１０９】
なお、ここでは制御ゲート電極ＣＧ１およびメモリゲート電極ＭＧ１を形成した後に、ソース・ドレイン領域の形成予定箇所であるフィンＦＡの上面の一部を後退させることについて説明した（図１６参照）。これに対し、フォトリソグラフィ技術およびドライエッチング法を用いるなどして、制御ゲート電極ＣＧ１またはメモリゲート電極ＭＧ１の形成前にフィンＦＡの上面の当該一部を後退させてもよい。
【０１１０】
＜本実施の形態の半導体装置の製造方法の効果＞
本実施の形態の半導体装置の製造方法では、ＦＩＮＦＥＴから成るスプリットゲート型のＭＯＮＯＳメモリにおいて、メモリゲート電極ＭＧ１の直下のフィンＦＡの第１上面から下方に離間したソース領域ＳＲを形成することにより、図５、図６、図３４および図３５を用いて説明した半導体装置の効果と同様の効果を得ることができる。
【０１１１】
つまり、電界が集中し易いフィンの第１上面からソース領域を下方に離間させることで、書込み動作、消去動作のいずれにおいても、ＯＮＯ膜に対する電荷の局所的な注入を回避できる。したがって、局所的な電荷注入が引き起こす書換え耐性劣化、および、リテンション特性の劣化を防ぐことができる。よって、不揮発性記憶素子の書換え可能な回数（寿命）を増大することができるため、半導体装置の性能を向上させることができる。
【０１１２】
また、ここでは、ドレイン領域ＤＲが形成されるフィンＦＡの第３上面と、ソース領域ＳＲが形成されるフィンＦＡの第２上面とを同一工程で後退させている。このため、第３上面が後退しないように保護するためのフォトレジスト膜を形成する必要がないため、半導体装置の製造工程を簡略化することができる。
【０１１３】
＜変形例＞
本実施の形態の主な特徴はソース領域ＳＲをメモリゲート電極の直下のフィンの第１上面から離間させて形成することにあるため、ドレイン領域を第１上面より下に離間させる必要はない。本変形例では、ソース領域が形成されるフィンの第２上面のみを下方に後退させ、ドレイン領域が形成されるフィンの第３上面を下方に後退させない構造について、図２２および図２３を用いて説明する。図２２および図２３は、本実施の形態の変形例である半導体装置の製造工程中の断面図である。なお、ここではプラグ上の層間絶縁膜ＩＬ３および配線Ｍ１（図２１参照）の図示および形成工程の説明を省略する。
【０１１４】
本変形例の半導体装置の製造工程では、まず、図７〜図１５を用いて説明した工程と同様の工程を行う。これにより、フィン上を跨ぐ制御ゲート電極ＣＧ１、メモリゲート電極ＭＧ１およびＯＮＯ膜Ｃ１（図１５参照）を形成する。
【０１１５】
次に、図２２に示すように、フォトレジスト膜（保護膜）ＰＲから成るレジストパターンを、半導体基板ＳＢ上に形成する。フォトレジスト膜ＰＲは、制御ゲート電極ＣＧ１とＸ方向で隣り合い、制御ゲート電極ＣＧ１、メモリゲート電極ＭＧ１およびＯＮＯ膜Ｃ１から露出するフィンＦＡの上面（第３上面）を覆うレジストパターンである。ここでは、フォトレジスト膜ＰＲは制御ゲート電極ＣＧ１の上面と、ＯＮＯ膜Ｃ１の上面と、メモリゲート電極ＭＧ１の上面の一部とを連続的に覆っており、メモリゲート電極ＭＧ１の上面の他の一部を露出している。また、フォトレジスト膜ＰＲは、メモリゲート電極ＭＧ１とＸ方向で隣り合い、制御ゲート電極ＣＧ１、メモリゲート電極ＭＧ１およびＯＮＯ膜Ｃ１から露出するフィンＦＡの上面（第２上面）を露出している。
【０１１６】
続いて、フォトレジスト膜ＰＲをマスクとして用いてドライエッチングを行うことで、フィンＦＡの上面のうち、メモリゲート電極ＭＧ１とＸ方向で隣り合い、制御ゲート電極ＣＧ１、メモリゲート電極ＭＧ１およびＯＮＯ膜Ｃ１から露出する第２上面を下方に後退させる。このとき、フィンＦＡの第３上面はフォトレジスト膜ＰＲにより保護されているため後退しない。また、制御ゲート電極ＣＧ１の上面と、ＯＮＯ膜Ｃ１の上面と、メモリゲート電極ＭＧ１の上面の一部とは、フォトレジスト膜ＰＲに覆われているため、当該ドライエッチングで後退しない。メモリゲート電極ＭＧ１の上面の他の一部が後退するため、メモリゲート電極ＭＧ１の上面には段差が形成される。
【０１１７】
次に、図２３に示すように、図１７〜図２０を用いて説明した工程を行うことで、メモリセルＭＣ２を含む本変形例の半導体装置が略完成する。メモリセルＭＣ２は、ソース領域ＳＲ、ドレイン領域ＤＲ、制御ゲート電極ＣＧ１およびメモリゲート電極ＭＧ１を有している。メモリセルＭＣ２の構造は、ドレイン領域ＤＲの一部が形成されたフィンＦＡの第３上面が、メモリゲート電極ＭＧ１の直下のフィンＦＡの第１上面と同じ高さに位置しており、第１上面に対して後退していない点で、図３に示すメモリセルＭＣ１とは異なる。つまり、ソース領域ＳＲの上面は、ドレイン領域ＤＲの上面より低い。なお、図２２を用いて説明した工程ではメモリゲート電極ＭＧ１の上面に段差が生じているが、図１８を用いて説明した平坦化工程（ＣＭＰ法による研磨工程）によりメモリゲート電極ＭＧ１の上面は平坦化されている。
【０１１８】
本変形例では、図１〜図２１を用いて説明した実施の形態と同様の効果を得ることができる。さらに、本変形例ではドレイン領域ＤＲが形成された領域のフィンＦＡの上面が後退していないため、ドレイン領域ＤＲ上の層間絶縁膜ＩＬ１、ＩＬ２の合計膜厚を低減することができる。したがって、ドレイン領域ＤＲ上に形成するプラグＰＧの高さ（厚さ、深さ）を小さくすることができる。プラグＰＧが埋め込まれるコンタクトホールは、貫通する層間絶縁膜の膜厚が大きい場合、大きな直径で開口される必要があるため、層間絶縁膜の膜厚を低減することで、コンタクトホールの直径を縮小することができる。すなわち、本変形例では、ドレイン領域ＤＲ上のプラグＰＧを形成する際の自由度を高めることができる。
【０１１９】
（実施の形態２）
前記実施の形態１では、ソース領域が形成される箇所のフィンの上面を後退させることで、ソース領域とメモリゲート電極の直下のフィンの上面とを離間させることについて説明した。以下では、フィンの上面を後退させず、イオン注入の方法などを変更することで、ソース領域とメモリゲート電極の直下のフィンの上面とを離間させることについて、図２４および図２５を用いて説明する。図２４および図２５は、本実施の形態２の半導体装置の製造工程中の断面図である。なお、ここではプラグ上の層間絶縁膜ＩＬ３および配線Ｍ１（図２１参照）の図示および形成工程の説明を省略する。
【０１２０】
ここでは、図２４および図２５に示すように、フィンＦＡの側面が半導体基板ＳＢの上面に対してテーパーを有していている構造を示す。つまり、フィンＦＡは、上端の幅よりも下端の幅の方が大きい台形の断面構造を有している。
【０１２１】
本実施の形態の半導体装置の製造工程では、まず、図７〜図１５を用いて説明した工程と同様の工程を行う。これにより、フィン上を跨ぐ制御ゲート電極ＣＧ１、メモリゲート電極ＭＧ１およびＯＮＯ膜Ｃ１（図１５参照）を形成する。
【０１２２】
次に、図２４に示すように、制御ゲート電極ＣＧ１およびメモリゲート電極ＭＧ１を含むパターンの両側の側面のそれぞれを覆うサイドウォールスペーサＳＷを形成する。サイドウォールスペーサＳＷは、図１６を用いて説明したサイドウォールスペーサＳＷの形成方法と同様の方法で形成することができる。
【０１２３】
続いて、制御ゲート電極ＣＧ１、メモリゲート電極ＭＧ１、ＯＮＯ膜Ｃ１およびサイドウォールスペーサＳＷをマスク（イオン注入阻止マスク）として用いて、ｎ型不純物（例えばＡｓ（ヒ素））をフィンＦＡ内に打ち込むことで、ドレイン領域ＤＲおよびソース領域ＳＲをそれぞれ形成する。ここでは、フォトレジスト膜（図示しない）を用い、ドレイン領域ＤＲとソース領域ＳＲとを別々のイオン注入工程で形成する。ソース領域ＳＲおよびドレイン領域ＤＲは、どちらを先に形成してもよい。
【０１２４】
また、ソース領域ＳＲは、２回以上のイオン注入工程により形成する。すなわち、１回目のイオン注入では、比較的大きいエネルギーでイオン注入を行うことで、フィンＦＡの上面からの深さＲｐ１の位置と、深さＲｐ１の位置よりもさらに深い領域との間に亘って第１拡散領域Ｓ１を形成する。つまり第１拡散領域Ｓ１はフィンＦＡの上面から離間して形成される。また、２回目のイオン注入では、比較的小さいエネルギーでイオン注入を行うことで、フィンＦＡの上面から第１拡散領域Ｓ１に亘って第２拡散領域Ｓ２を形成する。つまり、２回目のイオン注入では、フィンＦＡの上面に、深さＲｐ１を有する第２拡散領域Ｓ２を形成する。
【０１２５】
第１拡散領域Ｓ１と第２拡散領域Ｓ２とは互いに接しており、第２拡散領域Ｓ２の一部が第１拡散領域Ｓ１の一部と重なっていてもよい。第２拡散領域Ｓ２は、第１拡散領域Ｓ１よりも、制御ゲート電極ＣＧ１およびメモリゲート電極ＭＧ１のそれぞれの直下の領域から離れた位置に形成する。言い換えれば、第１拡散領域Ｓ１は、第１拡散領域Ｓ１上の第２拡散領域Ｓ２よりも、制御ゲート電極ＣＧ１およびメモリゲート電極ＭＧ１のそれぞれの直下の領域に近い位置に形成する。ソース領域ＳＲは、第１拡散領域Ｓ１と第２拡散領域Ｓ２とにより構成されている。なお、第１拡散領域Ｓ１の形成前に第２拡散領域Ｓ２を形成してもよい。第１拡散領域Ｓ１および第２拡散領域Ｓ２は、例えば同じ不純物濃度を有している。
【０１２６】
第２拡散領域Ｓ２の下に位置する第１拡散領域Ｓ１のドレイン領域ＤＲ側の端部は、第２拡散領域Ｓ２のドレイン領域ＤＲ側の端部よりもＸ方向（ゲート長方向）においてドレイン領域ＤＲ側に位置している。つまり、平面視において、第１拡散領域Ｓ１のドレイン領域ＤＲ側の端部は、第２拡散領域Ｓ２のドレイン領域ＤＲ側の端部よりもメモリゲート電極ＭＧ１側に形成されている。また、第２拡散領域Ｓ２は、メモリゲート電極ＭＧ１の直下には形成されていない。すなわち、ソース領域ＳＲは、メモリゲート電極ＭＧ１の直下のフィンＦＡの第１上面から離間して形成されている。ここでは、ソース領域ＳＲの一部（第１拡散領域Ｓ１）はメモリゲート電極ＭＧ１の直下に位置しているが、ソース領域ＳＲの全体はメモリゲート電極ＭＧ１の直下の領域からＸ方向において離間していてもよい。
【０１２７】
上記のように、ソース領域ＳＲは、フィンＦＡの上面に形成された部分（第２拡散領域Ｓ２）よりも、フィンＦＡの上面よりも深い位置に形成された部分（第１拡散領域Ｓ１）の方が、ドレイン領域ＤＲ側に近い位置に形成されており、かつ、メモリゲート電極ＭＧ１の直下のフィンＦＡの第１上面には、ソース領域ＳＲは形成されていない。
【０１２８】
このような構造を形成する方法として、複数回のイオン注入工程により第１拡散領域Ｓ１および第２拡散領域Ｓ２を形成することを説明したが、例えば斜めイオン注入法を用いてソース領域ＳＲを形成してもよい。すなわち、半導体基板ＳＢの上面（主面）およびフィンＦＡの上面に対して斜めの方向から、フィンＦＡの上面にイオン注入を行うことで、ソース領域ＳＲを形成してもよい。より具体的には、メモリゲート電極ＭＧ１の側面のうち、制御ゲート電極ＣＧ１側とは反対側の側面と、フィンＦＡの上面との両方に対して斜めの方向から、フィンＦＡの上面（第２上面）に対してｎ型の不純物イオンを注入する。これにより、フィンＦＡの上面に形成された部分よりも、フィンＦＡの上面よりも深い位置に形成された部分の方が、ドレイン領域ＤＲ側に近い位置に形成され、かつ、メモリゲート電極ＭＧ１の直下のフィンＦＡの第１上面から離間しているソース領域ＳＲを形成することができる。言い換えれば、ソース領域ＳＲのドレイン領域ＤＲ側の端部は、フィンＦＡの第２上面のソース領域ＳＲよりもドレイン領域ＤＲ側に位置している。
【０１２９】
図２４では、第１拡散領域Ｓ１を形成する際のイオン注入工程で素子分離領域ＥＩにｎ型不純物が注入された深さＲｐ２を示している。また、図２４では、素子分離領域ＥＩにｎ型不純物が注入された領域の上面を破線で示している。深さＲｐ１、Ｒｐ２のそれぞれの大きさは、例えば同等である。深さＲｐ１は、例えば５〜１０ｎｍである。第１拡散領域Ｓ１および第２拡散領域Ｓ２の不純物濃度は、例えば１×１０１８／ｃｍ３以上であり、第１拡散領域Ｓ１とメモリゲート電極ＭＧ１との間の領域、つまり、ソース領域ＳＲが形成されていない領域のフィンＦＡ内の不純物濃度は、例えば１×１０１８／ｃｍ３未満である。つまり、ソース領域ＳＲは導体とみなすことが可能であるが、第１拡散領域Ｓ１とメモリゲート電極ＭＧ１との間の領域であって、第２拡散領域Ｓ２が形成されていない領域は、抵抗値が高く、導体とみなすことはできない領域である。言い換えれば、ソース領域ＳＲは消去動作時に正孔が発生する領域であるが、第１拡散領域Ｓ１とメモリゲート電極ＭＧ１との間の領域は消去動作時にホールが発生する領域ではない。
【０１３０】
上記の工程でソース・ドレイン領域を形成することにより、ソース領域ＳＲ、ドレイン領域ＤＲ、制御ゲート電極ＣＧ１およびメモリゲート電極ＭＧ１を含むメモリセルＭＣ３を形成することができる。
【０１３１】
次に、図２５に示すように、図１８〜図２０を用いて説明した工程を行うことで、メモリセルＭＣ３を含む本実施の形態の半導体装置が略完成する。メモリセルＭＣ３は、制御ゲート電極ＣＧ１、メモリゲート電極ＭＧ１およびＯＮＯ膜Ｃ１から露出し、ソース領域ＳＲの一部が形成されているフィンＦＡの第２上面が、メモリゲート電極ＭＧ１の直下のフィンＦＡの第１上面と同じ高さに位置している点で、図２３に示す前記実施の形態１の変形例のメモリセルＭＣ２とは異なる。また、メモリセルＭＣ２とは異なり、上記のように、ソース領域ＳＲは、フィンＦＡの上面に形成された部分（第２拡散領域Ｓ２）よりも、フィンＦＡの上面よりも深い位置に形成された部分（第１拡散領域Ｓ１）の方が、ドレイン領域ＤＲ側に近い位置に形成されている。これに対し、メモリゲート電極ＭＧ１の直下のフィンＦＡの第１上面には、ソース領域ＳＲは形成されておらず、Ｘ方向でドレイン領域ＤＲに最も近いソース領域ＳＲの端部が第１上面から離間している点で、メモリセルＭＣ２、ＭＣ３は互いに共通している。
【０１３２】
このように、フィンＦＡの上面に段差を設けずとも、ソース領域ＳＲを形成するために行うイオン注入の方法を工夫することで、ソース領域ＳＲのドレイン領域ＤＲ側の端部をメモリゲート電極ＭＧ１の直下のフィンＦＡの第１上面から離間させることができる。これにより、前記実施の形態１と同様の効果を得ることができる。つまり、ソース領域ＳＲの上面のうち、ソース領域ＳＲのドレイン領域ＤＲ側の端部の上面を第１上面から下方にオフセットすることで、動作時に制御ゲート電極ＣＧ１側で主にフィンＦＡの側面を流れていた電流が、メモリゲート電極ＭＧ１の直下でフィンＦＡの頂部に集中することを防ぐことができる。よって、フィンＦＡの第１上面近傍のＯＮＯ膜Ｃ１内に局所的に電荷が注入されることに起因する書換え耐性劣化、および、リテンション特性の劣化を防ぐことができる。よって、不揮発性記憶素子の書換え可能な回数を増大することができるため、半導体装置の性能を向上させることができる。
【０１３３】
また、ドライエッチングによるフィンＦＡの上面を後退させる工程を省略することができるため、ドライエッチングに起因するエッチング残渣の発生を防ぐことができる。つまり、半導体装置の製造工程を簡略化することができ、また、半導体装置の信頼性を向上させることができる。
【０１３４】
なお、本実施の形態では、前記実施の形態１と異なりフィンＦＡの上面に段差を形成しない場合について説明したが、図１５を用いて説明したＯＮＯ膜Ｃ１の除去工程およびその後の工程で行われる洗浄工程などにより、メモリゲート電極ＭＧ１と隣り合う領域のフィンＦＡの上面の高さが、メモリゲート電極ＭＧ１の直下のフィンの第１上面よりも低くなることがあり得る。
【０１３５】
＜変形例＞
本変形例では、イオン注入により形成されたソース領域内の不純物が、熱処理などによりメモリゲート電極の直下のフィンの頂部に拡散しないようにするため、フィンの頂部に拡散防止層を形成することについて、図２６〜図２９を用いて説明する。図２６〜図２９は、本実施の形態の変形例である半導体装置の製造工程中の断面図である。なお、ここではプラグ上の層間絶縁膜ＩＬ３および配線Ｍ１（図２１参照）の図示および形成工程の説明を省略する。
【０１３６】
本変形例の半導体装置の製造工程では、まず、図２６に示すように、半導体基板ＳＢを用意する。続いて、例えばＡＬＤ（Atomic Layer Deposition：原子層堆積）法を用いて、半導体基板ＳＢの上面上に、単原子層である酸素吸着層ＭＬを形成する。酸素吸着層ＭＬは、例えばＳｉ（シリコン）膜から成り、Ｏ（酸素）を含む酸素含有層である。
【０１３７】
次に、図２７に示すように、エピタキシャル成長法を用いて、酸素吸着層ＭＬ上にエピタキシャル層である半導体層ＳＬ１を形成する。酸素吸着層ＭＬは半導体層ＳＬ１と一体化するため、図２７では、酸素吸着層ＭＬを示していない。酸素吸着層ＭＬは酸素を含む層であるが、単原子層であるため、エピタキシャル成長は阻害されず、半導体層ＳＬ１を形成することができる。半導体層ＳＬ１の厚さは、例えば５〜１０ｎｍである。半導体層ＳＬ１は酸素含有層であり、拡散防止層として機能する。
【０１３８】
次に、図２８に示すように、図７を用いて説明した絶縁膜ＩＦ１、ＩＦ２の形成工程、図８〜図１５を用いて説明した工程、および、図２４を用いて説明した工程を行うことで、フィンＦＡ上にメモリセルＭＣ４を形成する。メモリセルＭＣ４は、ソース領域ＳＲ、ドレイン領域ＤＲ、制御ゲート電極ＣＧ１およびメモリゲート電極ＭＧ１を含む不揮発性記憶素子である。ソース領域ＳＲは、図２４を用いて説明した複数回のイオン注入（多段注入）、または斜めイオン注入により形成される。
【０１３９】
ここでは、フィンＦＡは、半導体基板ＳＢの一部と、半導体基板ＳＢ上の半導体層ＳＬ１とにより構成されている。つまり、フィンＦＡの上端は酸素を含む半導体層ＳＬ１により構成されている。フィンＦＡの上面には、段差は形成されていない。また、ここでは、図２４を用いて説明した工程のうち、第１拡散領域Ｓ１を半導体層ＳＬ１よりも下の半導体基板ＳＢ内に形成する。つまり、ソース領域ＳＲを構成する部分のうち、Ｘ方向で最もドレイン領域ＤＲ側に近い端部を、半導体層ＳＬ１よりも下に形成する。また、第２拡散領域Ｓ２は、半導体層ＳＬ１の上面から下面に亘って形成する。すなわち、第１拡散領域Ｓ１上のフィンＦＡ内の酸素濃度は、第１拡散領域Ｓ１の上面より下のフィンＦＡの酸素濃度よりも高い。つまり、第１拡散領域Ｓ１上であって、メモリゲート電極ＭＧ１の直下のフィンＦＡの第１上面の直下におけるフィンＦＡ（半導体層ＳＬ１）の酸素濃度は、第１拡散領域Ｓ１の上面より下のフィンＦＡの酸素濃度よりも高い。図２４では、半導体層ＳＬ１の下にｐ型ウェルＰＷが形成された構造を示しているが、ｐ型ウェルＰＷは、半導体層ＳＬ１内にも形成されている。
【０１４０】
続いて、フィンＦＡ内を含む半導体基板ＳＢ内などの半導体層内に導入された不純物を拡散させるために熱処理（活性化アニール）を行う。このとき、半導体層ＳＬ１は不純物の拡散に対して障壁となるため、半導体層ＳＬ１よりも下でドレイン領域ＤＲ側に突出するソース領域ＳＲが含有する不純物が、半導体層ＳＬ１と半導体基板ＳＢとの境界よりも上に拡散することを防ぐことができる。言い換えれば、ソース領域ＳＲの一部がメモリゲート電極ＭＧ１の直下の第１上面側に拡散することを防ぐことができる。
【０１４１】
次に、図２９に示すように、図１８〜図２０を用いて説明した工程を行うことで、メモリセルＭＣ４を含む本変形例の半導体装置が略完成する。
【０１４２】
本変形例では、図２４を用いて説明した注入工程において、フィンＦＡの上面から離間した深さに高濃度のソース領域ＳＲを形成し、その後熱処理を行うなどして不純物が拡散したとしても、図２８を用いて説明したように、メモリゲート電極ＭＧ１の直下のフィンＦＡの頂部の不純物濃度を低く保つことができる。よって、より確実に、ソース領域ＳＲのドレイン領域ＤＲ側の端部を第１上面から下方にオフセットすることができる。これにより、動作時に制御ゲート電極ＣＧ１側で主にフィンＦＡの側面を流れていた電流が、メモリゲート電極ＭＧ１の直下でフィンＦＡの頂部に集中することを防ぐことができる。よって、フィンＦＡの第１上面近傍のＯＮＯ膜Ｃ１内に局所的に電荷が注入されることに起因する書換え耐性劣化、および、リテンション特性の劣化を防ぐことができる。よって、不揮発性記憶素子の書換え回数を増大することができるため、半導体装置の性能を向上させることができる。
【０１４３】
（実施の形態３）
本実施の形態では、メモリゲート電極を形成した後に制御ゲート電極を形成する場合について、図３０〜図３３を用いて説明する。図３０〜図３３は、本実施の形態３の半導体装置の製造工程中の断面図である。なお、ここではプラグ上の層間絶縁膜ＩＬ３および配線Ｍ１（図２１参照）の図示および形成工程の説明を省略する。
【０１４４】
本実施の形態の半導体装置の製造工程では、まず、図７および図８を用いて説明した工程と同様の工程を行うことでフィンＦＡを形成する。なお、図８を用いて説明した工程を行った時点で、図８に示す絶縁膜ＩＦ１、ＩＦ２は除去されているものとして、以下の説明を行う。
【０１４５】
次に、図３０に示すように、半導体基板ＳＢ上に、ＯＮＯ膜Ｃ１およびポリシリコン膜を形成する。ＯＮＯ膜Ｃ１および当該ポリシリコン膜の形成する方法は、図１２を用いて説明した方法と同様である。続いて、フォトリソグラフィ技術およびエッチング法を用いて、当該ポリシリコン膜およびＯＮＯ膜Ｃ１をパターニングする。これにより、フィンＦＡをＯＮＯ膜Ｃ１を介して跨ぐように、当該ポリシリコン膜から成るメモリゲート電極ＭＧ２を形成する。ＯＮＯ膜Ｃ１およびメモリゲート電極ＭＧ２から成る積層パターンは、Ｙ方向に延在している。
【０１４６】
次に、図３１に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、メモリゲート電極ＭＧ２のＸ方向の両側に隣接するフィンＦＡの上面のそれぞれうち、一方の第２上面を後退させる。つまり、図２２を用いて説明した工程と同様のエッチバックを行う。このとき、メモリゲート電極ＭＧ２の上面の一部が後退することが考えられるが、ここではその図示を省略する。
【０１４７】
次に、図３２に示すように、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて絶縁膜ＩＦ４を形成する。絶縁膜ＩＦ４の膜厚は、例えば１０ｎｍである。絶縁膜ＩＦ４は、例えば酸化シリコン膜から成り、メモリゲート電極ＭＧ２の側面および上面、並びに、フィンＦＡの表面および素子分離領域ＥＩの上面を覆うように形成される。続いて、ドライエッチングを行うことで、フィンＦＡの上面を露出させる。つまり、フィンＦＡの側面およびフィンＦＡの側面を覆う絶縁膜ＩＦ４を残し、他の絶縁膜ＩＦ４を除去する。なお、フィンＦＡの側面を覆う絶縁膜ＩＦ４は図示していない。
【０１４８】
続いて、例えば熱酸化法などを用いて、フィンＦＡを覆う絶縁膜ＩＦ３を形成する。その後、半導体基板ＳＢ上に、例えばＣＶＤ法を用いてポリシリコン膜Ｐ１を形成し、その後、ドライエッチングを行って、フィンＦＡの上面をポリシリコン膜Ｐ１から露出させる。これにより、メモリゲート電極ＭＧ２の両側の側面には絶縁膜ＩＦ４を介してサイドウォールスペーサ状のポリシリコン膜Ｐ１が残る。当該ポリシリコン膜Ｐ１は、フィンＦＡ上に絶縁膜ＩＦ３を介して形成されている。ここで、Ｘ方向におけるメモリゲート電極ＭＧ２の横のフィンＦＡの上面のうち、図３１を用いて説明したエッチバックにより後退していない方の上面上に形成された絶縁膜ＩＦ３は、ゲート絶縁膜ＧＦを構成している。また、ゲート絶縁膜ＧＦ上のポリシリコン膜Ｐ１は、制御ゲート電極ＣＧ２を構成している。
【０１４９】
次に、図３３に示すように、フォトリソグラフィ技術およびエッチング法を用いて、図３１を用いて説明したエッチバックにより後退したフィンＦＡの第２上面上の絶縁膜ＩＦ３およびポリシリコン膜Ｐ１、並びに、当該ポリシリコン膜Ｐ１と隣接している絶縁膜ＩＦ４を除去することで、メモリゲート電極ＭＧ２の側面のうち、制御ゲート電極ＣＧ２と隣接していない方の側面を露出させる。
【０１５０】
続いて、図１７〜図２０を用いて説明した工程を行うことで、サイドウォールスペーサＳＷ、ソース領域ＳＲ、ドレイン領域ＤＲ、層間絶縁膜ＩＬ１、ＩＬ２、プラグＰＧを形成することで、本実施の形態の半導体装置が略完成する。ここでは、図２２を用いて説明した工程と同様にして、メモリゲート電極ＭＧ２の直下のフィンＦＡの第１上面よりも後退したフィンＦＡの第２上面にソース領域ＳＲを形成し、第１上面と同様の高さに位置するフィンＦＡの第３上面にドレイン領域ＤＲを形成する。すなわち、ドレイン領域ＤＲは制御ゲート電極ＣＧ２側のフィンＦＡの第３上面および側面に形成されており、ソース領域ＳＲはメモリゲート電極ＭＧ２側のフィンＦＡの第２上面および側面に形成されている。ソース領域ＳＲ、ドレイン領域ＤＲ、制御ゲート電極ＣＧ２およびメモリゲート電極ＭＧ２は、メモリセルＭＣ５を構成している。
【０１５１】
本実施の形態の半導体装置の構造は、制御ゲート電極ＣＧ２およびメモリゲート電極ＭＧ２の間に介在する絶縁膜がＯＮＯ膜ではなく、例えば酸化シリコン膜のみから成る点で、図２３に示すメモリセルＭＣ２と異なるが、その他の構造はメモリセルＭＣ２と同様である。すなわち、本実施の形態では、前記実施の形態１の変形例と同様の効果を得ることができる。
【０１５２】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１５３】
また、前記実施の形態１〜３では、ＯＮＯ膜を酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を順に積層して形成した膜として説明したが、ＯＮＯ膜は、例えば、半導体基板上に酸化シリコン膜、酸化ハフニウム膜（電荷蓄積膜）、酸化アルミニウム膜を順に積層したものであってもよい。
【符号の説明】
【０１５４】
Ｃ１    ＯＮＯ膜
ＣＧ１、ＣＧ２    制御ゲート電極
ＤＲ    ドレイン領域
ＥＩ    素子分離領域
ＦＡ    フィン
ＭＣ１〜ＭＣ５、ＭＣＡ    メモリセル
ＭＧ１、ＭＧ２    メモリゲート電極
ＳＢ    半導体基板
ＳＲ    ソース領域
【図１】
2020017691.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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