(57)【要約】      （修正有）【課題】パワーオーバーイーサネットパワードデバイスの自動ＭＰＳを提供する。【解決手段】パワーオーバーイーサネット（ＰｏＥ：Ｐｏｗｅｒ  ｏｖｅｒ  Ｅｔｈｅｒｎｅｔ）システムにおいて、パワードデバイス（ＰＤ：Ｐｏｗｅｒｅｄ  Ｄｅｖｉｃｅ）（３００）が、ＰＤにおいて給電側機器（ＰＳＥ：Ｐｏｗｅｒ  Ｓｏｕｒｃｉｎｇ  Ｅｑｕｉｐｍｅｎｔ）（３０２、３０４）からの負荷電流を測定するための回路要素を有する。回路要素は、測定された負荷電流を、第１の閾値と比較する。回路要素は、ＰＤへの電力が維持されるべきであることをＰＳＥにシグナリングするために、負荷パルスを自動的に生成する。【選択図】図３
2020042833.tif 000002
【特許請求の範囲】
【請求項１】
パワーオーバーイーサネット（ＰｏＥ：Ｐｏｗｅｒ  ｏｖｅｒ  Ｅｔｈｅｒｎｅｔ）システムにおいて、パワードデバイス（ＰＤ：Ｐｏｗｅｒｅｄ  Ｄｅｖｉｃｅ）インタフェース回路を有するＰＤであって、前記ＰＤインタフェース回路が、
前記ＰＤにおいて給電側機器（ＰＳＥ：Ｐｏｗｅｒ  Ｓｏｕｒｃｉｎｇ  Ｅｑｕｉｐｍｅｎｔ）からの負荷電流を測定するための手段、
測定された負荷電流を第１の閾値と比較するための手段、
前記比較するための手段に応答して、前記ＰＤへの電力が維持されるべきであることを前記ＰＳＥにシグナリングするために負荷パルスを自動的に生成するための手段、
を含む、ＰＤ。
【請求項２】
請求項１に記載のＰＤインタフェース回路であって、
前記負荷電流を測定するための前記手段が、前記ＰＤインタフェースと同じ集積回路内に含まれる、ＰＤインタフェース回路。
【請求項３】
請求項１に記載のＰＤインタフェース回路であって、
負荷パルスを自動的に生成するための前記手段が、前記負荷パルスを生成する回路のためのイネーブル信号を生成するためタイミングロジックを含み、前記負荷パルスの大きさが、コンパレータの出力に結合される外部レジスタにより制御される、ＰＤインタフェース回路。
【請求項４】
請求項３に記載のＰＤインタフェース回路であって、
前記回路の出力と前記外部レジスタとの間にトランジスタが結合される、ＰＤインタフェース回路。
【請求項５】
請求項１に記載のＰＤインタフェース回路を有するＰＤ。
【請求項６】
請求項１に記載のＰＤインタフェース回路であって、
前記ＰＤインタフェース回路が一般ＬＥＤ照明に電力を提供する、ＰＤインタフェース回路。
【請求項７】
パワーオーバーイーサネット（ＰｏＥ）システムにおいて給電側機器（ＰＳＥ）に結合され得るパワードデバイス（ＰＤ）のためのインタフェース回路であって、
前記ＰＤ内の負荷に接続されるとき前記ＰＳＥからの電流が流れる第１のレジスタに結合されるコンパレータであって、前記負荷電流を判定するため及び前記負荷電流を表す出力信号を生成するために、前記第１のレジスタの電圧降下を測定する、前記コンパレータ、
スイッチ制御信号及びイネーブル信号を生成するため前記出力信号に応答するタイミングロジック、
ＭＰＳ要件を満たすようにより正確な電流パルスを生成するために前記第１のレジスタの電流経路において第２のレジスタを挿入するためスイッチ制御信号の一つに応答するスイッチ、及び
前記ＰＤにより引き出される負荷電流と共に、前記ＰＤへの電力が維持されるべきことを前記ＰＳＥにシグナリングする、充分な大きさの負荷パルスを自動的に生成するために、前記電流経路に結合され、前記イネーブル信号に応答するエラー増幅器、
を含む、インタフェース回路。
【請求項８】
請求項７に記載のインタフェース回路を有するＰＤ。
【請求項９】
請求項７に記載のインタフェース回路であって、更に、
前記第１のレジスタと直列に結合され、前記負荷への電流を制限するための電流制限回路に結合されるゲートを有する第１のトランジスタと、
前記第２のレジスタと直列に結合される第２のトランジスタと、
を含み、
前記スイッチが、前記第１のトランジスタをディセーブルし、前記第２のトランジスタのゲートを前記電流制限回路に結合する、インタフェース回路。
【請求項１０】
請求項７に記載のインタフェース回路であって、
前記インタフェース回路が一般ＬＥＤ照明に電力を提供する、インタフェース回路。
【請求項１１】
請求項７に記載のインタフェース回路であって、
前記負荷パルスが所定の期間及び間隔を有する、インタフェース回路。
【請求項１２】
請求項７に記載のインタフェース回路であって、
前記第１のレジスタが低値シャントであり、前記第２のレジスタが、少なくとも、前記第１のレジスタの抵抗より高次の大きさを有する、インタフェース回路。
【請求項１３】
パワーオーバーイーサネット（ＰｏＥ）システムのためのパワードデバイス（ＰＤ）のためのインタフェース回路であって、
前記ＰＤにおいて負荷電流を測定し、前記負荷電流を基準と比較し、出力信号を生成するためのコンパレータ、
イネーブル信号を生成するために前記出力信号に応答するタイミングロジック回路、
基準に基づいて出力電圧を生成するため前記イネーブル信号に応答するエラー増幅器、及び
前記ＰＤへの電力が維持されるべきであることを給電側機器（ＰＳＥ）に自動的にシグナリングするため前記ＰＳＥに結合されるとき電流パルスを引き出すため前記エラー増幅器の出力に結合されるレジスタ、
を含む、インタフェース回路。
【請求項１４】
請求項１３に記載の前記インタフェース回路を有するＰＤ。
【請求項１５】
請求項１３に記載の前記インタフェース回路であって、
前記負荷電流の大きさが外部レジスタにより制御される、インタフェース回路。
【請求項１６】
請求項１３に記載の前記インタフェース回路であって、
一般ＬＥＤ照明に電力を提供する、インタフェース回路。
【請求項１７】
ＬＥＤ一般照明負荷を有するパワーオーバーイーサネット（ＰｏＥ）パワードデバイス（ＰＤ）を動作させるための方法であって、
所定の限界を下回る負荷電流を検出すること、及び
前記ＰＤへの電力が維持されるべきであることを前記ＰＤに電力を供給する給電側機器（ＰＳＥ）にシグナリングするためにＭＰＳ（Ｍａｉｎｔａｉｎ  Ｐｏｗｅｒ  Ｓｉｇｎａｔｕｒｅ）パルスを自動的に生成すること、
を含む、方法。
【請求項１８】
請求項１７に記載の方法であって、
前記ＭＰＳパルスが所定の期間及び間隔を有する、方法。
【請求項１９】
請求項１７に記載の方法であって、
前記ＭＰＳパルスが、前記ＰＤ上の総負荷電流と規格により要求される最小電流との差に等しい大きさを有する、方法。
【請求項２０】
請求項１７に記載の方法であって、
前記ＰＤが省電力モードに入り得、その場合でも、局地的起動要求に応答するため前記ＰＤの機能性を維持するために充分な電力を受信し得る、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、概して、パワーオーバーイーサネット（ＰｏＥ：Ｐｏｗｅｒ  ｏｖｅｒ  Ｅｔｈｅｒｎｅｔ）に関し、更に特定して言えば、スリープモードにおけるＭＰＳ（Ｍａｉｎｔａｉｎｉｎｇ  Ｐｏｗｅｒ  Ｓｉｇｎａｔｕｒｅ）オペレーションに関連する。
【背景技術】
【０００２】
パワーオーバーイーサネットは、電力をデータと共にイーサネットケーブリングに伝えることを可能にするシステムである。これにより、別個の電力及びデータケーブルを走らせる必要なく、カテゴリー５又はカテゴリー６ケーブリングなどの単一のイーサネットケーブルが、データ接続と電力の両方を、ワイヤレスアクセスポイント、ＩＰカメラ、及びＩＰ電話などのデバイスに提供することが可能となる。これにより、新たなシステムを導入するとき、又は既存のシステムに変更が成される必要があるとき、かなりのコストが節約され得る。これは、システムが導入されるときローカルＡＣ電力ポイントを導入するため、又はネットワーク上のデバイスが移動されて近くに電力コンセントがないときＡＣ電力ポイントを移すために、電気技術者を必要とすることがなくなるからである。
【０００３】
これらのシステムは、多くの場合、ＩＥＥＥ規格８０２．３又は現在のバージョンＩＥＥＥ規格８０２．３‐２０１２など、ＩＥＥＥ規格に準拠する。より新しいシステムにおいて利用可能な一層高い電力量により、こういったシステムは、バックアップ電力サプライ（これは常に機能する必要がある）のため、及びＬＥＤ照明システム（この場合、単に光が消される場合でも幾つかの必須機能性が維持される必要がある）のために用いられるようになってきている。ＩＥＥＥ規格は、電流消費が５ｍＡ又は１０ｍＡなど所定の限界を下回って下がる場合、給電側機器（ＰＳＥ：Ｐｏｗｅｒ  Ｓｏｕｒｃｉｎｇ  Ｅｑｕｉｐｍｅｎｔ）からパワードデバイス（ＰＤ：Ｐｏｗｅｒｅｄ  Ｄｅｖｉｃｅ）への電力が取り除かれることを要求する。ＰＤへの電力を維持するため、ＰＤは、ＭＰＳ（Ｍａｉｎｔａｉｎ  Ｐｏｗｅｒ  Ｓｉｇｎａｔｕｒｅ）を提供し得、これは、ＰＤがまだ電力を要求することをＰＳＥに確信させる電気的署名である。有効なＭＰＳは、少なくとも３２５ｍｓ毎に一度搬送される期間に少なくとも７５ｍｓでの１０ｍＡ又は１０ｍＡパルス、及び０．０５μＦに並列の２６.３ＫΩより低いＡＣインピーダンスなど、最小ＤＣ電流で構成される。また、新たなＩＥＥＥ規格８０２．３ｂｔは、大抵、同じ手法であるが、異なる電流レベル及びタイミング値を用い得る。また、８０２．３ｂｔは、大抵、ＡＣインピーダンス要件を取り除き得る。
【０００４】
現在のシステムは、ＭＰＳ要件を満たすように電流パルスを提供するために、ＰＤにより引き出される最小値を超える電力を維持するか、或いは外部ソースからのアクティベーション信号を要求する。
【発明の概要】
【０００５】
記載される例において、パワーオーバーイーサネット（ＰｏＥ）システムが、パワードデバイス（ＰＤ）インタフェース回路を有するＰＤを含み、ＰＤインタフェース回路は、ＰＤにおける給電側機器（ＰＳＥ）からの負荷電流を測定するための回路要素を含む。回路要素は、測定された負荷電流を、第１の閾値と比較する。回路要素（比較するための回路要素に応答して）は、ＰＤへの電力が維持されるべきであることをＰＳＥにシグナリングするために負荷パルスを自動的に生成する。
【０００６】
少なくとも一つの例において、パワードデバイス（ＰＤ）のためのインタフェース回路が、第１のレジスタに結合されるコンパレータを有するパワーオーバーイーサネット（ＰｏＥ）システムにおける給電側機器（ＰＳＥ）に結合され得、ＰＤ内の負荷に接続されるとき第１のレジスタを介してＰＳＥから電流が流れ、コンパレータは、負荷電流を判定するため、及び負荷電流を表す出力信号を生成するために、第１のレジスタを介する電圧降下を測定する。タイミングロジックが、出力信号に応答して、スイッチ制御信号及びイネーブル信号を生成する。スイッチが、スイッチ制御信号の一つに応答して、ＭＰＳ要件を満たすため一層正確な電流パルスを生成するために第２のレジスタを第１のレジスタの電流経路に挿入する。エラー増幅器が、電流経路に結合され、イネーブル信号に応答して、ＰＤにより引き出される負荷電流と共に、ＰＤへの電力が維持されるべきであることをＰＳＥにシグナリングする充分な大きさの負荷パルスを自動的に生成する。
【０００７】
少なくとも一つの例において、パワーオーバーイーサネット（ＰｏＥ）システムのためのパワードデバイス（ＰＤ）が、ＰＤにおける負荷電流を測定するコンパレータを有し、負荷電流を基準と比較し、出力信号を生成する。タイミングロジック回路が、出力信号に応答して、イネーブル信号を生成する。エラー増幅器が、イネーブル信号に応答して、基準に基づく出力電圧を生成する。エラー増幅器の出力に結合されるレジスタが、給電側機器（ＰＳＥ）に結合されるときＰＤへの電力が維持されるべきであることをＰＳＥに自動的にシグナリングする電流パルスを引き出す。
【０００８】
パワーオーバーイーサネット（ＰｏＥ）パワードデバイス（ＰＤ）を動作させるための方法の少なくとも一例において、ＰＤは、所定の限界を下回る負荷電流を検出するＬＥＤ一般照明負荷を有する。ＰＤに電力を供給する給電側機器（ＰＳＥ）にＰＤへの電力が維持されるべきであることをシグナリングするためにＭＰＳ（Ｍａｉｎｔａｉｎ  Ｐｏｗｅｒ  Ｓｉｇｎａｔｕｒｅ）パルスが自動的に生成される。
【図面の簡単な説明】
【０００９】
【図１】従来のシステムの図である（従来技術）。
【００１０】
【図２】Ｉ＿ｉｎが低すぎる場合に自動的に生成されるＭＰＳパルスの図である。
【００１１】
【図３】例示の実施例に従ったシステムの概略ブロック図である。
【００１２】
【図４】第１の実施例の概略図である。
【００１３】
【図５】第２の実施例の概略図である。
【００１４】
【図６】ＰＤのためのＬＥＤ負荷を示す。
【発明を実施するための形態】
【００１５】
記載される例において、ＰＤ内の回路が、外部的に生成される信号を必要とすることなく、ＭＰＳ信号の必要性を自動的に判定し、ＰＤへの電力を維持するためにＭＰＳパルスを提供する一方で、消費される電力が最小化される。
【００１６】
図１は従来のシステム１００を示す。電力が、ＰＳＥからＰＤフロントエンド１０２を介して、ＰＤシステム１０４、及び負荷（図示せず）の一部であるキャパシタ１１０へ流れる。負荷に流れる電力は、ＰｏＥホットスワップスイッチ１０８により制御される。負荷電流が、ＰＳＥからＰＤへの電力を維持するために要求されるよりも小さい場合、外部回路（図示せず）が、回路１０６に供給されるＭＰＳ信号を生成して、回路１０６に、ＰＳＥからの入力ライン上で維持電力電流パルスを生成させる。外的に生成されたパルスは、別個の集積回路に位置するマイクロプロセッサによってＰＤインタフェース回路（ＰＤフロントエンド回路１０２）から生成され得、そのため、付加的な集積回路を要する。これは、エンドユーザーのコストを増大させ、複雑性が増大される。というのも、抵抗性シャントなどの測定デバイスにより消費される電力を最小化するような方式で、電力消費を測定し、且つ、ＭＰＳ信号を生成する回路をエンドユーザーが提供しなくてはいけないためである。従来の手法の一つは、ユーザーがＩＰ電話をスリープにするボタンを押すとき、アプリケーション回路から信号が受信される。ＭＰＳパルスはウェイク信号を受信するまで生成され、ウェイク信号もユーザーがボタンを押すことから生成される。
【００１７】
図２は、ＰＤへの入力電流のための波形２００を示す。図２において、電流Ｉ＿ｉｎ２０２が、ＰＤへの電力を維持するために要求される値を下回って下がるとき、２０４で図示するように、例示の実施例の態様に従って、或る大きさ、期間、及びパルス周波数のＭＰＳパルスが自動的に生成される。
【００１８】
図３は、ＰＤ内のシステム３００の概略ブロック図である。図３において、ブロック３０６は回路要素を含み、これを図４及び図５に更に詳細に示す。ＰＤは、３０２及び３０４と示される、イーサネットケーブル内の配線の４ペアの２又は４ペアに沿ってＰＳＥから電力を受け取る。キャパシタ及びツェナーダイオードが、電圧スパイクに対して保護する。スタートアップにおいて、ＰＳＥは、有効抵抗（ＩＥＥＥ規格により規定される）が検出されるか否かを判定するために用いられるレジスタＲＤＥＴを探し、これは、ＰＤがＰＳＥから電力を要求していることを示している。ＰＳＥはその後、電圧を増大させ、レジスタＲＣＬＳを介して引き出される電流の量を判定し、これは、ＩＥＥＥ規格により規定されるようにどのくらいの電力が提供されるべきかを判定する。入力電圧が動作電圧まで増大された後、全てのホット・スワップデバイスと同様に、突入電流を制御するように制御された方式でＲＴＮをＶＳＳまでプルすることによって、ＤＣ・ＤＣコンバータ３０８がオンにされる。その後、電流は、そのフル電流限界まで上昇され得る。端子ＰＧにおいて「電力良好」信号が提供される。ＤＣ／ＤＣコンバータ３０８（図３）は、ＰＤインタフェース回路の一部ではない可能性があるが、制御された電圧を負荷に提供するために用いられる。例えば、この負荷はＬＥＤ照明であり得る。キャパシタＣｂｕｌｋは、スタートアップの間、及びコンバータに入力される電圧ＶＤＤを安定に保つために、ＤＣ・ＤＣコンバータにより用いられる。
【００１９】
図４は、回路４００（これを図３に３０６として示すが、回路３０６は、図示されない他の機能を有し得る）の一実施例を示す。図４は、電流制限増幅器Ｕ１を有し、電流制限増幅器Ｕ１は、電流制限基準（図示せず）に結合される非反転入力と、ＦＥＴトランジスタＱ１と感知レジスタＲｓｅｎｓｅとの間のノードに結合される反転入力とを有する。トランジスタＱ１の他の端子が、リターン電圧ＲＴＮに接続され、感知レジスタの他の端子がＶＳＳに接続される。ＰＤの負荷からの電流がＲＴＮを介してＶＳＳに流れ、Ｒｓｅｎｓｅを介する電圧降下を生成し、これは、負荷電流を測定するために用いられる。レジスタを介する電圧が所定の基準である、電流制限基準（Ｃｕｒｒｅｎｔ  Ｌｉｍｉｔ  Ｒｅｆｅｒｅｎｃｅ）を超える場合、トランジスタＱ１は、負荷電流を制限するために用いられる。
【００２０】
トランジスタＱ１とレジスタＲｓｅｎｓｅとの間のノードは、コンパレータＵ２の非反転入力にも結合される。コンパレータＵ２の反転入力は、自動ＭＰＳ基準（Ａｕｔｏ  ＭＰＳ  Ｒｅｆｅｒｅｎｃｅ）（図示せず）に結合される。レジスタＲｓｅｎｓｅを介する電圧が自動ＭＰＳ基準を下回って下がる場合、コンパレータＵ２は、信号をタイミングロジック４０６に提供し、タイミングロジック４０６は、イネーブル信号を増幅器Ｕ３に提供する。増幅器Ｕ３は、ＭＰＳ電流基準（ＭＰＳ  Ｃｕｒｒｅｎｔ  Ｒｅｆｅｒｅｎｃｅ）（図示せず）に結合される非反転入力と、トランジスタＱ３とレジスタＲｅｘｔとの間のノードに結合される反転入力とを有する。トランジスタＱ３の他方の端子がＶＤＤに接続され、レジスタＲｅｘｔの他方の端子がＶＳＳに接続される。発振器ＯＳＣ１  ４０２が信号を生成し、この信号は、ＰＤへの電力をＰＳＥに維持させるために要求されるＭＰＳ署名（ｓｉｇｎａｔｕｒｅ）パルスを生成するようにタイミングロジック４０６を制御するため、ＭＰＳパルス生成器４０４によってパルスに変換される。これらのパルスは、トランジスタと外部レジスタＲｅｘｔとの間のノードにおいて電圧を生成するように増幅器Ｕ３を制御する。外部レジスタの値は、ＭＰＳ信号をＰＳＥに提供するため、ＶＤＤからレジスタＲｅｘｔを介してＶＳＳへ引き出される電流の量を決める。レジスタＲｅｘｔは、３０６などの集積回路の外部にあり得、そのため、その特定のアプリケーションのためにＰＤへの電力を維持するために必要とされる電流の量を判定するためにエンドユーザーにより用いられ得る。
【００２１】
図５は、回路５００（これを３０６として図３に示すが、回路３０６は図示しない他の機能を有し得る）の別の実施例を示す。図５において、トランジスタＱ１が、リターンラインＲＴＮとレジスタＲ１との間に結合され、トランジスタＱ１の他方の端子がＶＳＳに結合される。スイッチＳ１が、トランジスタＱ１のゲートをエラー増幅器Ｕ１の出力と接続する。エラー増幅器Ｕ１は、電流制限基準（図示せず）に結合される非反転端子と、トランジスタＱ１とレジスタＲ１との間のノードに結合される反転入力とを有する。エラー増幅器Ｕ１は、電流が最大電流限界を超えるかを判定するため、及び電流を最大限界までレギュレートするため、レジスタＲ１を介する電圧を測定する。トランジスタＱ２が、信号ラインＲＴＮとレジスタＲ２との間に結合され、レジスタＲ２の他方の端子が、トランジスタＱ１とレジスタＲ１との間のノードに結合される。このノードは、コンパレータＵ２の非反転入力にも接続され、コンパレータＵ２の反転入力は、自動ＭＰＳ基準（図示せず）に接続される。エラー増幅器Ｕ１の出力とゲート又はトランジスタＱ２との間にスイッチＳ２が結合される。トランジスタＱ２のゲートとＶＳＳとの間にスイッチＳ４が結合される。電圧ＶＤＤと、トランジスタＱ２及びレジスタＲ２間のノードとの間にトランジスタＱ３が接続される。トランジスタＱ３のゲートは、エラー増幅器Ｕ３の出力に接続され、エラー増幅器Ｕ３は、ＭＰＳ基準（図示せず）に接続される非反転入力と、トランジスタＱ２とレジスタＲ２との間のノードに結合される反転入力とを有する。
【００２２】
コンパレータＵ２の出力がタイミングロジック５０６に結合され、タイミングロジック５０６は、スイッチＳ１〜Ｓ４の各々のための出力と、エラー増幅器Ｕ３のイネーブル入力に結合されるイネーブル出力とを有する。発振器ＯＳＣ１  ５０２が、ＭＰＳパルス生成器５０４によりパルスに変換される信号を生成し、変換されたパルスは、タイミングロジック５０６に印加される。タイミングロジックは、スイッチＳ１〜Ｓ４に対して及びエラー増幅器Ｕ３及びトランジスタＱ３により生成されるパルスに対して制御信号を生成するためにクロックを用いる。
【００２３】
通常オペレーションにおいて、スイッチＳ１及びＳ４が閉じられ、スイッチＳ３及びＳ２が開かれる。低電力オペレーションにおいて、スイッチＳ２及びＳ３が閉じられ、スイッチＳ１及びＳ４が開かれ、電流制限は常に提供される必要があるのでエラー増幅器Ｕ１の電流制限アクションはアクティブである。通常オペレーションにおいて、スイッチＳ４は、トランジスタＱ２をオフに保つため通常閉じられ、スイッチＳ１は、Ｕ１に、Ｑ１を介する電流を制御させるために閉じられる。このときスイッチＳ２及びＳ３は開かれる。負荷からの電流は全て、ＲＴＮノードに戻り、トランジスタＱ１及びレジスタＲ１を通過する。レジスタＲ１を介する電圧は、負荷を介する電流を測定するために用いられ、エラー増幅器Ｕ１の反転入力に印加される。電流制限基準は、エラー増幅器Ｕ１の非反転入力に印加される。この電流測定は、電流が所定の閾値を超える場合、電流を制限するために用いられる。レジスタＲ１を介する電圧も、コンパレータＵ２の反転入力に印加された自動ＭＰＳ基準に対して比較され、コンパレータＵ２の出力は、タイミングロジック制御スイッチＳ１〜Ｓ４を制御するために用いられる。レジスタＲ１を介する電流が所定の閾値を下回って下がる場合、タイミングロジック５０６により生成される信号によって、スイッチＳ１及びＳ４が開かれ、スイッチＳ２及びＳ３が閉じられる。これにより、トランジ
スタＱ１がオフに、トランジスタＱ２がオンになる。そのため、ＲＴＮノードを介して、ＰＤ負荷から戻る電流は、トランジスタＱ２を介し、レジスタＲ２を介し、その後レジスタＲ１を介してＶＳＳまで通過する。
【００２４】
電力放散を最小化するため、レジスタＲ１値の値はできる限り低く保たれる。しかし、低電流では、コンパレータＵ２の任意のオフセット電圧に起因して負荷電流を閾値（自動ＭＰＳ基準）と比較するためにＵ２が用いられるとき、これにより、大きな誤差が生成される。例えば、Ｒ１に対し２５ｍΩの値を有する場合、コンパレータＵ２における１ｍＶのオフセットは、４０ｍＡの測定誤差をつくり得る。ＰＳＥからＰＤへの電力を維持するために必要とされる通常電流は非常に低く（１０〜１５ｍＡのみ）、そのため、これは著しい誤差となり得る。図５の回路において、電流がＰＳＥからＰＤへの電力を維持するには低すぎると判定された後、第２のレジスタＲ２が回路に切り替えられる。例えば、このレジスタは５Ωであり得る。このレジスタは、直列のレジスタＲ１と共に、任意の必要とされるＭＰＳ電流を生成するためＵ３により用いられる。このずっと大きな抵抗により、Ｕ３がＭＰＳ電流をさらに一層正確に制御することができ、必要とされる付加電流のみが生成される。例えば、増幅器Ｕ３における１ｍＶのオフセットの場合、誤差は２００μＡのみとなる。そのため、この回路は、シャントレジスタにおける電力損失を最小化するため通常オペレーションの間の低抵抗シャントの利用を可能とし、その後、ＰＳＥからＰＤへ流れる電力を維持するために必要とされる、より一層正確な電流パルスを生成するための一層高い抵抗を付加し、そのため、電力が節約される。
【００２５】
ＭＰＳパルスが必要とされる場合、タイミングロジック５０６は、Ｒ２及びＲ１を含むレジスタチェーンの頂部においてトランジスタＱ３を介して電圧を生成するためエラー増幅器Ｕ３のイネーブル入力をイネーブルし、これは、ＰＳＥがＰＤに電力を提供し続け得るように、ＶＤＤに供給されるパルスがＭＰＳ署名のための要件を満たすか又はその要件を超えるために、回路を介して通過される必要のある付加電流の量を決める。負荷電流はまた、Ｒ１及びＲ２を介して流れ、そのため、それはＵ３により生成される電流に含まれ、そのため、ＭＰＳ要件を満たすために必要とされる付加電流のみが生成される。
【００２６】
図６は、図３のＤＣ／ＤＣコンバータ３０８など、ＤＣ／ＤＣコンバータのための負荷６００一つのタイプを示す。図６に示すように、負荷は、６０２ａ、６０２ｂ，・・・，６０２ｎなどの複数のＬＥＤを含み、これらは、例えば、コンバータのＶＯＵＴ端子から接地に接続され得る。ストリングにおけるＬＥＤの数は設計選択肢である。例えば、ＬＥＤは、一般室内照明を提供する一方で、ＰＤ自体などのデバイスに印加される電力を示し得る。他の回路が、（モーション検出器により）エリアの占有を判定することなど、付加的な機能性を提供し得、また、負荷の一部として接続され得る。
【００２７】
本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、他の実施例が可能である。
【図１】
2020042833.tif 000003
【図２】
2020042833.tif 000004
【図３】
2020042833.tif 000005
【図４】
2020042833.tif 000006
【図５】
2020042833.tif 000007
【図６】
2020042833.tif 000008
【手続補正書】
【提出日】令和1年11月12日(2019.11.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
パワーオーバーイーサーネット（ＰｏＥ）システムにおいて使用される受電装置（ＰＤ）であって、
前記ＰｏＥシステムに関連する第１及び第２の電圧供給端子と、
負荷に関連する回帰端子と、
前記回帰端子と前記第２の電圧供給端子との間の負荷電流が第１の保持電力シグネチャ（ＭＰＳ）基準閾値よりも小さいことを検出するとＭＰＳ活性化信号を生成するように構成される検出回路と、
前記ＭＰＳ活性化信号を受信するとＭＰＳパルスを生成し、第２のＭＰＳ基準閾値に基づいて前記ＭＰＳパルスの振幅を調整するように構成されるＭＰＳ生成回路と、
を含む、受電装置（ＰＤ）。
【請求項２】
請求項１に記載の受電装置（ＰＤ）であって、
前記第１の電圧供給端子が前記ＰｏＥシステムの給電機器（ＰＳＥ）から第１の電圧ＶＤＤを受信するように構成され、
前記第２の電圧供給端子が前記ＰｏＥシステムの前記ＰＳＥから第２の電圧ＶＳＳを受信するように構成され、
前記回帰端子が前記負荷から接地電圧を受信するように構成される、受電装置（ＰＤ）。
【請求項３】
請求区尾１に記載の受電装置（ＰＤ）であって、
前記第１のＭＰＳ基準閾値が、ＩＥＥＥ８０２．３−２０１２とＩＥＥＥ８０２．３ｂｔとに準拠する自動ＭＰＳ（ＡｕｔｏＭＰＳ）基準電圧を含み、
前記第２のＭＰＳ基準閾値が、ＩＥＥＥ８０２．３−２０１２とＩＥＥＥ８０２．３ｂｔとに準拠するＭＰＳ電流基準電圧を含む、受電装置（ＰＤ）。
【請求項４】
請求項１に記載の受電装置（ＰＤ）であって、
前記第２のＭＰＳ基準閾値が前記第１のＭＰＳ基準閾値よりも大きい、受電装置（ＰＤ）。
【請求項５】
請求項１に記載の受電装置（ＰＤ）であって、
前記検出回路が、
前記回帰端子と前記第２の電圧供給端子との間に結合され、前記負荷電流を代表する感知電圧を成長させるように構成される感知ノードを有する増幅器段と、
前記感知ノードに結合される非反転入力と、前記第１のＭＰＳ基準閾値を受信するように結合される反転入力と、前記ＭＰＳ活性化信号を配信するように構成される出力とを有する比較器と、
を含む、受電装置（ＰＤ）。
【請求項６】
請求項５に記載の受電装置（ＰＤ）であって、
前記増幅器段が、前記回帰端子と前記感知ノードとの間に結合されるトランジスタと、前記感知ノードと前記第２の電圧供給端子との間に結合される抵抗器とを含む、受電装置（ＰＤ）。
【請求項７】
請求項６に記載の受電装置（ＰＤ）であって、
前記増幅器段が、電流制限基準を受信するように結合される非反転入力と、前記感知ノードに結合される反転入力と、前記トランジスタのゲート端子に結合される出力とを有する誤差増幅器を更に含む、受電装置（ＰＤ）。
【請求項８】
請求項５に記載の受電装置（ＰＤ）であって、
前記ＭＰＳ生成回路が、
前記第１の電圧供給端子と前記ＭＰＳパルスを出力するように構成されるＭＰＳノードとの間に結合されるトランジスタと、
前記ＭＰＳノードと前記第２の電圧供給端子との間に結合される抵抗器と、
前記第２のＭＰＳ基準閾値を受信するように結合される非反転入力と、前記ＭＰＳノードに結合される反転入力と、前記トランジスタのゲート端子に結合される出力とを有する増幅器と、
を含む、受電装置（ＰＤ）。
【請求項９】
請求項１に記載の受電装置（ＰＤ）であって、
前記検出回路が、
前記回帰端子と前記第２の電圧供給端子との間に結合される第１の段であって、前記第１の段が活性化されるときに前記負荷電流を代表する第１の感知電圧を感知ノードに成長させるように構成される、前記第１の段と、
前記回帰端子と前記第２の電圧供給端子との間に結合される第２の段であって、前記第２の段が活性化されるときに前記負荷電流を代表する第２の感知電圧を前記感知ノードに成長させるように構成される、前記第２の段と、
前記ＭＰＳ活性化信号がないときに前記第１の段を活性化して前記第２の段を非活性化し、前記ＭＰＳ活性化信号が生成されるときに前記第１の段を非活性化して前記第２の段を活性化するように構成されるタイミング論理と、
を含む、受電装置（ＰＤ）。
【請求項１０】
請求項９に記載の受電装置（ＰＤ）であって、
前記第１の段が、前記回帰端子と前記感知ノードとの間に結合される第１のトランジスタと、前記感知ノードと前記第２の電圧供給端子との間に結合される第１の抵抗器とを含み、
前記第２の段が、前記回帰端子とＭＰＳノードとの間に結合される第２のトランジスタと、前記ＭＰＳノードと前記感知ノードとの間に結合される第２の抵抗器とを含む、受電装置（ＰＤ）。
【請求項１１】
請求項１０に記載の受電装置（ＰＤ）であって、
前記検出回路が、
電流制限基準を受信するように結合される非反転入力と、前記感知ノードに結合される反転入力と、出力とを有する誤差増幅器と、
前記誤差増幅器の出力と前記第１のトランジスタの第１のゲートとの間に結合され、前記ＭＰＳ活性化信号がないときに前記タイミング論理により閉とされるように構成される第１のスイッチと、
前記誤差増幅器の出力と前記第２のトランジスタの第２のゲートとの間に結合され、前記ＭＰＳ活性化信号が生成されるときに前記タイミング論理により閉とされるように構成される第２のスイッチと、
を更に含む、受電装置（ＰＤ）。
【請求項１２】
請求項１１に記載の受電装置（ＰＤ）であって、
前記検出回路が、
前記第１のトランジスタの第１のゲートと前記第２の電圧供給端子との間に結合され、前記ＭＰＳ活性化信号が生成されるときに前記タイミング論理により閉とされるように構成される第３のスイッチと、
前記第２のトランジスタの第２のゲートと前記感知ノードとの間に結合され、前記ＭＰＳ活性化信号がないときに前記タイミング論理により閉とされるように構成される第４のスイッチと、
を更に含む、受電装置（ＰＤ）。
【請求項１３】
請求項１０に記載の受電装置（ＰＤ）であって、
前記ＭＰＳ生成回路が、
前記第１の電圧供給端子と前記ＭＰＳノードとの間に結合され、前記ＭＰＳパルスを出力するように構成される第３のトランジスタと、
前記第２のＭＰＳ基準閾値を受信するように結合される非反転入力と、前記ＭＰＳノードに結合される反転入力と、前記第３のトランジスタの第３のゲートに結合される出力とを有する増幅器と、
を含む、受電装置（ＰＤ）。
【請求項１４】
請求項９に記載の受電装置（ＰＤ）であって、
前記検出回路が、前記感知ノードに結合される非反転入力と、前記第１のＭＰＳ基準閾値を受信するように結合される反転入力と、前記ＭＰＳ活性化信号をアサートするように構成される出力とを有する比較器を更に含む、受電装置（ＰＤ）。
【請求項１５】
パワーオーバーイーサーネット（ＰｏＥ）システムの受電装置（ＰＤ）において使用される集積回路（ＩＣ）であって、
前記ＰｏＥシステムに関連する第１及び第２の電圧供給端子と、
負荷に関連する回帰端子と、
検出回路であって、
前記回帰端子と前記第２の電圧供給端子との間の負荷電流を代表する感知電圧を成長させるように構成される感知ノードを有する増幅器段と、
前記感知ノードに結合される非反転入力と、第１の保持電力シグネチャ（ＭＰＳ）基準閾値を受信するように結合される反転入力と、ＭＰＳ活性化信号を配信するように構成される出力とを有する比較器と、
を含む、前記検出回路と、
前記ＭＰＳ活性化信号を受信するときに前記第１及び第２の電圧供給端子の間にＭＰＳパルスを生成し、第２のＭＰＳ基準閾値に基づいて前記ＭＰＳパルスの振幅を調整するように構成されるＭＰＳ生成回路と、
を含む、集積回路（ＩＣ）。
【請求項１６】
請求項１５に記載の集積回路（ＩＣ）であって、
前記増幅器段が、
前記回帰端子と前記感知ノードとの間に結合されるトランジスタと、
前記感知ノードと前記第２の電圧供給端子との間に結合される抵抗器と、
電流制限基準を受信するように結合される非反転入力と、前記感知ノードに結合される反転入力と、前記トランジスタのゲート端子に結合される出力とを有する誤差増幅器と、
を含む、集積回路（ＩＣ）。
【請求項１７】
請求項１５に記載の集積回路（ＩＣ）であって、
前記ＭＰＳ生成回路が、
前記第１の電圧供給端子と前記ＭＰＳパルスを出力するように構成されるＭＰＳノードとの間に結合されるトランスタと、
前記ＭＰＳノードと前記第２の電圧供給端子との間に結合される抵抗器と、
前記第２のＭＰＳ基準閾値を受信するように結合される非反転入力と、前記ＭＰＳノードに結合される反転入力と、前記トランジスタのゲート端子に結合される出力とを有する増幅器と、
を含む、集積回路（ＩＣ）。
【請求項１８】
パワーオーバーイーサーネット（ＰｏＥ）システムの受電装置（ＰＤ）における使用のための集積回路（ＩＣ）であって、
前記ＰｏＥシステムに関連する第１及び第２の電圧供給端子と、
負荷に関連する回帰端子と、
前記回帰端子と感知ノードとの間に結合される第１のトランジスタと、前記感知ノードと前記第２の電圧供給端子との間に結合される第１の抵抗器とを含む第１の段と、
前記回帰端子と保持電力シグネチャ（ＭＰＳ）ノードとの間に結合される第２のトランジスタと、前記ＭＰＳノードと前記感知ノードとの間に結合される第２の抵抗器とを含む第２の段と、
前記感知ノードにおける感知電圧が第１の保持電力シグネチャ（ＭＰＳ）基準閾値よりも小さいときに保持電力シグネチャ（ＭＰＳ）活性化信号をアサートし、前記感知電圧が前記第１のＭＰＳ基準閾値よりも大きいときに前記ＭＰＳ活性化信号をリセットするように構成される比較器と、
前記ＭＰＳ活性化信号がリセットされるときに前記第１の段を活性化して前記第２の段を非活性化し、前記ＭＰＳ活性化信号がアサートされるときに前記第１の段を非活性化して前記第２の段を活性化するように構成されるタイミング論理と、
前記ＭＰＳ活性化信号を受信するときに前記ＭＰＳノードにＭＰＳパルスを生成し、第２のＭＰＳ基準閾値に基づいて前記ＭＰＳパルスの振幅を調整するように構成されるＭＰＳ生成回路と、
を含む、集積回路（ＩＣ）。
【請求項１９】
請求項１８に記載の集積回路（ＩＣ）であって、
電流制限基準を受信するように結合される非反転入力と、前記感知ノードに結合される反転入力と、出力とを有する誤差増幅器と、
前記誤差増幅器の出力と前記第１のトランジスタの第１のゲートとの間に結合され、前記ＭＰＳ活性化信号がリセットされるときに前記タイミング論理により閉とされるように構成される第１のスイッチと、
前記誤差増幅器の出力と前記第２のトランジスタの第２のゲートとの間に結合され、前記ＭＰＳ活性化信号がアサートされるときに前記タイミング論理により閉とされるように構成される第２のスイッチと、
前記第１のトランジスタの第１のゲートと前記第２の電圧供給端子との間に結合され、前記ＭＰＳ活性化信号がアサートされるときに前記タイミング論理により閉とされるように構成される第３のスイッチと、
前記第２のトランジスタの第２のゲートと前記感知ノードとの間に結合され、前記ＭＰＳ活性化信号がリセットされるときに前記タイミング論理により閉とされるように構成される第４のスイッチと、
を更に含む、集積回路（ＩＣ）。
【請求項２０】
請求項１８に記載の集積回路（ＩＣ）であって、
前記ＭＰＳ生成回路が、
前記第１の電圧供給端子と前記ＭＰＳノードとの間に結合され、前記ＭＰＳパルスを出力するように構成される第３のトランジスタと、
前記第２のＭＰＳ基準閾値を受信するように結合される非反転入力と、前記ＭＰＳノードに結合される反転入力と、前記第３のトランジスタの第３のゲートに結合される出力とを有する増幅器と、
を含む、集積回路（ＩＣ）。