(57)【要約】【課題】転送トランジスタがオンとして画素信号が出力される期間のみ電流源の電流を増加させることで高速化を推進し、低消費電力を図った固体撮像素子では、信号出力の変動が大きい。【解決手段】光電変換を行う受光素子、前記受光素子に接続され、前記受光素子での発生した電荷を転送する転送素子、前記転送素子に接続され前記電荷に対応する電位を生成するフローティングディフュージョン、選択された列の前記フローティングディフュージョンにて生成された電位を電圧信号に変換して出力する列回路、前記列回路に並列に接続され、前記列回路による出力前から出力完了までの所定期間電力を消費する調整回路、および前記列回路と前記調整回路とを選択して動作させる制御回路を備え、消費電力の変動を抑制した。【選択図】図１
2020136987.tif 000002
【特許請求の範囲】
【請求項１】
光電変換を行う受光素子、前記受光素子に接続され、前記受光素子で発生した電荷を転送する転送素子、前記転送素子に接続され前記電荷に対応する電位を生成するフローティングディフュージョン、前記フローティングディフュージョンに接続され、選択された列の前記フローティングディフュージョンにて生成された電位を電圧信号に変換して出力する列回路、前記列回路に並列に接続され、前記列回路による出力前から出力完了までの所定期間電力を消費する調整回路、および前記列回路と前記調整回路とを選択して動作させる制御回路を備えたことを特徴とする固体撮像素子。
【請求項２】
前記列回路は前記電圧信号に変換する列アンプと前記電圧信号の出力をオンオフする列スイッチとを有し、前記調整回路は調整回路列アンプと前記調整回路列アンプへの入力電圧を設定する入力電圧設定手段と前記調整回路列アンプの出力をオンオフする調整回路列スイッチとを有し、前記列回路の出力端子が共通出力線に接続されていることを特徴とする請求項１に記載の固体撮像素子。
【請求項３】
前記調整回路が、複数の前記列回路から選択された列回路であって、選択された前記列回路の前記共通出力線への接続と前記フローティングディフュージョンへの接続とが前記制御回路によって制御されていることを特徴とする請求項２に記載の固体撮像素子。
【請求項４】
複数の前記列回路を単位として一つの前記調整回路が設けられていることを特徴とする請求項１に記載の固体撮像素子。
【請求項５】
前記列回路が複数設けられ、２個以上の前記列回路ずつオン状態となり、前記オン状態となった２個以上の前記列回路の出力の一つが前記共通出力線に出力された後、前記オン状態となった２個以上の前記列回路の別の出力が前記共通出力線に出力されるように制御されていることを特徴とする請求項２に記載の固体撮像素子。
【請求項６】
前記転送素子がＮ１個（Ｎ１は２以上の整数）で、前記フローティングディフュージョンがＮ２個（Ｎ２は２以上かつＮ１以下の整数）で、前記列回路がＮ２個で、前記調整回路がＮ３個（Ｎ３は１以上かつＮ２以下の整数）で、Ｎ２個の前記列回路の出力が前記共通出力線に接続されるよう制御されていることを特徴とする請求項５に記載の固体撮像素子。
【請求項７】
前記列回路が、所定の列よりＮ３列前の列選択信号がオンになるタイミングから当該列の前記列選択信号がオンとなり前記共通出力線に当該列の信号を出力する間までバイアス電流を流してオン状態となりその他の時は前記バイアス電流を停止してオフ状態となり、前記Ｎ３個の調整回路の少なくとも一部がオン状態とオフ状態を前記列選択信号で切り替えるように制御されていることを特徴とする請求項６に記載の固体撮像素子。
【請求項８】
Ｎ３個の前記調整回路の少なくとも一部のオン状態とオフ状態の切り替えが、前記列選択信号のいずれかがオンとなる期間に流れる電流の変動が抑制されるように制御されていることを特徴とする請求項７に記載の固体撮像素子。
【請求項９】
前記列回路及び前記調整回路は、第１のアンプと、前記第１のアンプの出力端子に一端が接続され、前記列選択信号で制御される列スイッチとを備え、前記列回路の前記第１のアンプが当該列よりＮ３列以上前の前記列選択信号がオンになるタイミングから当該列の前記列選択信号がオンとなって前記列スイッチが導通状態となり前記共通出力線に当該列の信号を出力する間まで電流を流してオン状態となりその他の時は電流を停止してオフ状態となり、前記Ｎ３個の調整回路の前記第１のアンプが前記列選択信号のいずれかがオンとなる期間に流れる電流の変動が抑制されるように制御されていることを特徴とする請求項７または８に記載の固体撮像素子。
【請求項１０】
前記第１のアンプの電流源は、ドレインにバイアス電流を供給するアンプ回路が接続されるＭＯＳＦＥＴと、前記ＭＯＳＦＥＴのゲートと、前記バイアス電流を供給するためのバイアス電圧を供給する配線との間に接続される第１のスイッチング素子と、前記ＭＯＳＦＥＴのゲートとソースとの間に接続される第２のスイッチング素子とを備え、前記第１のスイッチング素子の制御端子には前記バイアス電流を供給するか否かに応じて切り替える制御信号が入力され、前記第２のスイッチング素子の制御端子には前記制御信号の反転信号が入力され、前記制御信号に基づいて、前記アンプ回路に対し前記バイアス電流を供給する際には前記第１のスイッチング素子を導通にして前記第２のスイッチング素子を非導通にし、前記アンプ回路に対し前記バイアス電流を停止する際には前記第１のスイッチング素子を非導通にして前記第２のスイッチング素子を導通にすることを特徴とする請求項９に記載の固体撮像素子。
【請求項１１】
前記列回路及び前記調整回路は、第２のアンプと、前記第２のアンプの出力端子に一端が接続される容量と、前記容量の他端に一端が、他端が基準電圧に接続されるクランプスイッチと、前記容量の前記クランプスイッチの一端が接続される側に入力端子が接続される第３のアンプと、前記第３のアンプの出力端子に一端が接続され、前記列選択信号で制御される列スイッチとを備え、前記列回路の前記第３のアンプが当該列よりＮ３列以上前の前記列選択信号がオンになるタイミングから当該列の前記列選択信号がオンとなって前記列スイッチが導通状態となり前記共通出力線に当該列の信号を出力する間まで電流を流してオン状態となりその他の時は電流を停止してオフ状態となり、前記Ｎ３個の調整回路の前記第３のアンプが前記列選択信号のいずれかがオンとなる期間に流れる電流の変動が抑制されるように制御されていることを特徴とする請求項７または８に記載の固体撮像素子。
【請求項１２】
前記第３のアンプに供給される電源電圧が、前記第２のアンプに供給される電源電圧よりも低いことを特徴とする請求項１１に記載の固体撮像素子。
【請求項１３】
前記第３のアンプの電流源は、ドレインにバイアス電流を供給するアンプ回路が接続されるＭＯＳＦＥＴと、前記ＭＯＳＦＥＴのゲートと、前記バイアス電流を供給するためのバイアス電圧を供給する配線との間に接続される第１のスイッチング素子と、前記ＭＯＳＦＥＴのゲートとソースとの間に接続される第２のスイッチング素子とを備え、前記第１のスイッチング素子の制御端子には前記バイアス電流を供給するか否かに応じて切り替える制御信号が入力され、前記第２のスイッチング素子の制御端子には前記制御信号の反転信号が入力され、前記制御信号に基づいて、前記アンプ回路に対し前記バイアス電流を供給する際には前記第１のスイッチング素子を導通にして前記第２のスイッチング素子を非導通にし、前記アンプ回路に対し前記バイアス電流を停止する際には前記第１のスイッチング素子を非導通にして前記第２のスイッチング素子を導通にすることを特徴とする請求項１１または１２に記載の固体撮像素子。
【請求項１４】
前記転送素子が、複数の前記受光素子で発生した電荷を時間遅延積分して転送することを特徴とする請求項１から請求項１３のいずれか一項に記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、固体撮像素子に関するものである。
【背景技術】
【０００２】
半導体基板上に多数の受光素子をアレイ状に配置し、その同じ半導体基板上に信号電荷の読み出し回路及び出力アンプを備えたさまざまなイメージセンサが開発されている。
イメージセンサに搭載される固体撮像素子においては、解像度の向上、Ｓ／Ｎ比の改善、水平方向の信号読み出しの高速化及び低消費電力化が望まれている。
このため、様々な工夫が行われている。例えば、画素アレイの各画素は転送トランジスタ、アンプトランジスタを有し、アンプトランジスタ出力に画素信号読出し線を介して接地との間に電流源を配置する構成として、転送トランジスタがオンとして画素信号が出力される期間のみ電流源の電流を増加させることで高速化を推進し、消費電力の増加を抑制しようとする提案が特許文献１において行われている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−２０７９７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１にて提案されている固体撮像素子では、当該画素出力中の画素出力が転送される期間以外（基準電圧の出力時）は通常の電流を流し、画素出力が転送される時のみアンプに流れる電流を増加させるように制御するためアンプが安定動作せず信号出力が変動するという新たな問題点が生じる。
【０００５】
本願は、この問題点に注目して、信号出力の変動を抑制することのできる固体撮像素子を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本願の固体撮像素子は、光電変換を行う受光素子、前記受光素子に接続され前記受光素子で発生した電荷を転送する転送素子、前記転送素子に接続され前記電荷に対応する電位を生成するフローティングディフュージョン、前記フローティングディフュージョンに接続され、選択された列の前記フローティングディフュージョンにて生成された電位を電圧信号に変換して出力する列回路、前記列回路に並列に接続され、前記列回路による出力前から出力完了までの所定期間電力を消費する調整回路、および前記列回路と前記調整回路とを選択して動作させる制御回路を備えたことを特徴とするものである。
【発明の効果】
【０００７】
本願の固体撮像素子は、フローティングディフュージョンにおいて生成された電位を電圧信号として出力する前から出力が完了するまでの所定期間、調整回路を動作させることによって電力を消費することによって消費電流の変動を小さくして、信号出力の変動を抑制した固体撮像素子を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本願の実施の形態１の固体撮像素子の概略的な全体構成を示す説明図である。
【図２】本願の実施の形態１の固体撮像素子の一部の構成を示す平面図である。
【図３】本願の実施の形態１の固体撮像素子の構成部品の回路図である。
【図４】本願の実施の形態１の固体撮像素子のタイミングチャートの説明図である。
【図５】本願の実施の形態１の固体撮像素子の構成部品の回路図である。
【図６】本願の実施の形態１の固体撮像素子の構成部品の回路図である。
【図７】本願の実施の形態１の固体撮像素子のタイミングチャートの説明図である。
【図８】本願の実施の形態１の固体撮像素子のタイミングチャートの説明図である。
【図９】本願の実施の形態１の固体撮像素子の構成部品の概略的な説明図である。
【図１０】本願の実施の形態１の固体撮像素子のタイミングチャートの説明図である。
【図１１】本願の実施の形態２の固体撮像素子の構成部品の回路図である。
【図１２】本願の実施の形態２の固体撮像素子の構成部品の回路図である。
【図１３】本願の実施の形態２の固体撮像素子のタイミングチャートの説明図である。
【発明を実施するための形態】
【０００９】
本願の固体撮像素子の構成について、図面を参照しながら説明する。なお、図は模式的なものであり、機能又は構造を概念的に説明するものである。また、図中、同一符号の部分は、各々同一又はこれに相当するものである。
【００１０】
実施の形態１．
図１は、実施の形態１の固体撮像素子の概略的な構成を示す説明図である。
図１に示すように、固体撮像素子は、画素領域１と、フローティングディフュージョン２と、複数の列回路５と、共通出力線６と、調整回路７と、列選択制御回路９と、出力アンプ１０とを備えている。
画素領域１には、転送素子１ｂが複数の列を構成して配列されており、一つの転送素子１ｂは、複数の受光素子１ａが一列に配置されて構成されている。受光素子１ａでは光の入射に応じて信号電荷を発生する光電変換によって電荷を発生し、発生した電荷が転送素子１ｂによって転送される。
【００１１】
１つの転送素子１ｂに対応してフローティングディフュージョン２が接続され、フローティングディフュージョン２では、転送されてきた電荷に対応する電位を生成する。フローティングディフュージョン２には列回路５が接続され、列回路５は列アンプ３と列スイッチ４を備え、フローティングディフュージョン２にて生成された電位を列アンプ３において電圧信号に変換し、列スイッチ４を通して共通出力線６に出力する。
【００１２】
調整回路７は、図１の左下端に示しているように、列回路５に並列に接続され、列回路５による出力前から出力完了までの所定期間に電力を消費する動作を行う。調整回路７および列回路５の選択は、列選択制御回路９によって行うように構成されている。列選択制御回路９は、列回路５および調整回路７に列選択信号８を出力する。図１では、列選択信号８として、選択信号Ｓ（１）、Ｓ（２）、Ｓ（３）、Ｓ（４）、Ｓ（５）、Ｓ（６）〜Ｓ（ｎ−１）、Ｓ（ｎ）、Ｓ（Ｎ２＋１）を示している。
【００１３】
図１に示した固体撮像素子の具体的な回路配置は図２に示すとおりである。
図２は、ＴＤＩ（Time Delay and Integration）方式のリニアイメージセンサの垂直ＣＣＤ（Charge Coupled Devices）の回路配置の説明図であって、ここでは、垂直方向に４相の転送クロックで転送される例を示している。
ここで、各転送素子１ｂは、転送チャネル１９と、第１ゲート１１ａ、１１ｃ及び第２ゲート１２ｂ、１２ｄをそれぞれ含む複数の転送ゲート１３とを含む。これらの転送ゲート１３には、転送クロックφＶ１〜φＶ４が与えられる。図２のＡ１−Ａ１’線よりも下の領域には、アルミニウムなどの遮光膜２１が形成され、撮像時の偽信号の発生を防止している。太い点線２０で囲んだ範囲が受光素子１ａに相当し、Ａ１−Ａ１’線よりも上の領域が光電変換に寄与する。各受光素子１ａで発生した信号電荷は、転送素子１ｂの転送動作によって図２の下方に向かって転送される。
【００１４】
図２に示すように、転送素子１ｂの下方の端部には蓄積ゲート１７、１８及び最終ゲート１４が形成されている。蓄積ゲート１７及び１８のそれぞれには蓄積制御クロックφＳＴおよび蓄積制御クロックφＳＣが与えられ、最終ゲート１４にはバイアス電圧ＶＧＯが与えられる。また、転送素子１ｂの下方の端部にはＮ型不純物領域などからなるフローティングディフュージョン２及びチャネル端部１６が形成される。フローティングディフュージョン２は列アンプ３の入力端子に接続される。チャネル端部１６は、リセット電位ＶＲに接続される。転送素子１ｂを通じて転送されてきた信号電荷がフローティングディフュージョン２へ転送されて電圧に変換され、列アンプ３から電圧信号が出力される。
【００１５】
また、フローティングディフュージョン２には、読み出し後の信号電荷を排出するためのリセットトランジスタ１５が接続されている。リセットクロックφＲによってリセットトランジスタ１５が導通状態となると、フローティングディフュージョン２の電位がリセット電位ＶＲにリセットされる。
なお、４相の転送クロックで転送される例を示したが、他の相数の転送クロック（例えば３相）で転送させる構成としても良い。
【００１６】
図３は、本実施の形態である固体撮像素子の列回路５、リセットトランジスタ１５、フローティングディフュージョン２及び共通出力線６の構成を示す回路図である。図に示すように、列回路５は、列アンプ３及び列スイッチ４を含んでいる。また、列アンプ３は、アンプ部３ａとバイアス電流源部３ｂを含んでいる。
アンプ部３ａは、アンプトランジスタ３１のゲートにフローティングディフュージョン２が接続されて電圧信号が入力され、ドレインに電源電圧ＶＤＤが印加され、ソースにバイアス電流源部３ｂからバイアス電流が供給されるとともに、ソースより列スイッチ４へ電圧信号を出力するように構成されている。
【００１７】
バイアス電流源部３ｂは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）３２、３３、３４と、インバータ３５、ＮＯＲゲート３６及び遅延回路３７を含んでいる。ＭＯＳＦＥＴ３２は、ソースが接地され、ゲートに印加されるバイアス電圧ＶＧ’（ｎ）に応じた電流がドレイン−ソース間に流れ、ドレインよりアンプ部３ａにバイアス電流を供給する。ＭＯＳＦＥＴ３３は、ドレインとソースの片方どちらかがバイアス電圧ＶＧの配線に接続され、もう一方がＭＯＳＦＥＴ３２のゲートに接続される。ＭＯＳＦＥＴ３４は、ドレインがＭＯＳＦＥＴ３２のゲートに接続され、ソースが接地されている。
【００１８】
また、ＭＯＳＦＥＴ３３のゲートには、列選択信号８の選択信号Ｓ（ｎ）と、遅延回路３７を介した列選択信号８の選択信号Ｓ（ｎ−１）が入力されるＮＯＲゲート３６の出力がインバータ３５を介して接続され、ＭＯＳＦＥＴ３４のゲートにはＮＯＲゲート３６の出力が接続される。バイアス電圧ＶＧは、列アンプ３を駆動させる時にアンプ部３ａに必要なバイアス電流を供給するためにＭＯＳＦＥＴ３２のゲートに印加される電圧である。
【００１９】
列スイッチ４は、列選択信号８の選択信号Ｓ（ｎ）により導通、非導通が制御され、選択信号Ｓ（ｎ）がハイレベルの時は導通の状態に、選択信号Ｓ（ｎ）がローレベルの時は非導通の状態となる。列スイッチ４が導通状態にある時、列アンプ３の出力が共通出力線６に接続される。
【００２０】
この実施の形態１の動作について、図４のタイミングチャートを用いて説明する。
列選択信号８のうち、選択信号Ｓ（ｎ−１）と選択信号Ｓ（ｎ）がハイレベルの時にバイアス電圧ＶＧ’（ｎ）はバイアス電圧ＶＧとなり、バイアス電流源部３ｂからアンプ部３ａにバイアス電流が供給され、列アンプ３が動作する状態となる。
列選択信号８のうち、選択信号Ｓ（ｎ−１）と選択信号Ｓ（ｎ）がともにローレベルの時にはバイアス電圧ＶＧ’（ｎ）は０Ｖ（接地）となり、バイアス電流源部３ｂからアンプ部３ａにバイアス電流が供給されず、列アンプ３は動作しない状態となる。
これにより、列選択信号８の選択信号Ｓ（ｎ−１）がハイレベルの時は、選択信号Ｓ（ｎ−１）で制御される列スイッチ４が含まれる列回路５の列アンプ３と、選択信号Ｓ（ｎ）で制御される列スイッチ４が含まれる列回路５の列アンプ３とにバイアス電流が供給されて、その他の列アンプ３にはバイアス電流は供給されず、選択信号Ｓ（ｎ−１）で制御される列スイッチ４が導通状態となって共通出力線６に電圧信号が出力される。
【００２１】
列選択信号８の選択信号Ｓ（ｎ）がハイレベルの時は、選択信号Ｓ（ｎ）で制御される列スイッチ４が含まれる列回路５の列アンプ３と、Ｓ（ｎ＋１）で制御される列スイッチ４が含まれる列回路５の列アンプ３とにバイアス電流が供給されて、その他の列アンプ３にはバイアス電流は供給されず、選択信号Ｓ（ｎ）で制御される列スイッチ４が導通状態となって共通出力線６に電圧信号が出力される。
【００２２】
ＭＯＳＦＥＴ３２のドレインとアンプ部３ａとの間にトランジスタを挿入してバイアス電流を供給する場合と供給しない場合の切り替えを行う場合に、アンプ部３ａのダイナミックレンジ（最も強い信号と、最も弱い信号との比）が狭くなるという問題があるが、本実施の形態ではＭＯＳＦＥＴ３２のゲートに印加されるＶＧ’（ｎ）を制御して切り替えを行うため、アンプ部３ａのダイナミックレンジが狭くなることはない。
【００２３】
また、遅延回路３７は、列選択信号８の選択信号Ｓ（ｎ−１）がハイレベルからローレベルに切り替わるタイミングと選択信号Ｓ（ｎ）がローレベルからハイレベルに切り替わるタイミングがほぼ同時となるため、この切り替えのタイミングにおいてＮＯＲゲート３６の出力がローレベルからハイレベルに切り替わる期間ができないようにするためにＮＯＲゲート３６に対する選択信号Ｓ（ｎ−１）の入力タイミングを遅延回路３７によって遅延させている。このように、ＮＯＲゲート３６に入力される選択信号を遅延回路３７に通すことによって選択信号Ｓ（ｎ−１）がハイレベルからローレベルに切り替わるタイミングと選択信号Ｓ（ｎ）がローレベルからハイレベルに切り替わるタイミングの重なりを確実にさせ、電流の消費による変化を抑制することができる。
【００２４】
なお、列アンプ３のアンプ部３ａ及びバイアス電流源部３ｂは、列選択信号８の選択信号Ｓ（ｎ−１）または選択信号Ｓ（ｎ）がハイレベルの時にアンプ部３ａへバイアス電流が供給されて電流が流れ、選択信号Ｓ（ｎ−１）と選択信号Ｓ（ｎ）がともにローレベルの時にはアンプ部３ａのバイアス電流の供給が停止されて電流が流れないようにする機能を発揮する構成であれば、図３に示した回路構成以外の回路構成としても良い。
【００２５】
図５は、本実施の形態である固体撮像素子の調整回路７の構成を示す回路図である。
調整回路７は、図３において説明した列回路５と類似している。すなわち、列アンプ3は調整回路列アンプであって、列スイッチ４は調整回路列スイッチである。したがって、この図５の説明では、図３に説明した部分と同じ符号を付けている部分は、同じ機能を果たす部分であるとして説明を省略する。調整回路７は、列回路５と同じ符号を記すところは同様の構成となるため説明を省略する。
この調整回路７では、アンプ部３ａのアンプトランジスタ３１のドレインに供給される電源電圧ＶＤＤと接地の間に抵抗３８と、抵抗３９とを直列に接続したものを挿入し、抵抗３８と抵抗３９の接続点が、アンプ部３ａの入力端子である、アンプトランジスタ３１のゲートに接続される。すなわち、抵抗３８と抵抗３９との構成がアンプ部３ａの入力電圧設定手段となった、入力電圧値は、抵抗３８と抵抗３９の抵抗値の比で設定される。ここでは、画素領域１へ最大光量の光が入射された際にフローティングディフュージョン２に生成される電圧信号と光が入射されない際にフローティングディフュージョン２に生成される電圧信号の凡そ中間の電圧値とするように抵抗３８と抵抗３９の抵抗値の比を設定することになる。
【００２６】
列アンプ３のバイアス電流の供給、停止を制御するためにＮＯＲゲート３６に入力される列選択信号８としては、列回路５の最終列の列スイッチ４を制御する選択信号Ｓ（Ｎ２＋１）と選択信号Ｓ（１）を入力する。これにより、最終列の信号が共通出力線６に出力されている、列選択信号８の選択信号Ｓ（Ｎ２＋１）がハイレベルにある期間は最終列の列アンプ３と、調整回路７の列アンプ３とにバイアス電流が供給されて、その他の列アンプ３にはバイアス電流は供給されない。列選択信号８の選択信号Ｓ（１）がハイレベルにある期間は調整回路７の列アンプ３と、列回路５の１列目の列アンプ３とにバイアス電流が供給されて、その他の列アンプ３にはバイアス電流が供給されない。
【００２７】
なお、図５では、列アンプ３への入力電圧を抵抗分圧により設定する場合を示したが、列アンプ３の入力に画素領域１へ最大光量の光が入射された際にフローティングディフュージョン２に生成される電圧信号と光が入射されない際にフローティングディフュージョン２に生成される電圧信号の凡そ中間の電圧が供給されれば良く、外部からその電圧を印加することができるのであれば、他の手段を使用して供給しても良い。
【００２８】
図６は、固体撮像素子の列選択制御回路９に使用するシフトレジスタの例を示している。この図６に示すように、シフトレジスタ４１は、フリップフロップＦＦ＿１〜ＦＦ＿Ｎ２、ＦＦ＿Ｎ２＋１を含む構成になる。ここで、フリップフロップは、クロック入力端子にクロックφＨが供給され、このクロックφＨのタイミングでＤ入力をラッチする。Ｄ入力としては、データパルスφＨＳが供給される。このデータパルスφＨＳは、クロックφＨよりも幅広のパルスである。したがって、図７のタイミングチャートに示すように、クロックφＨとデータパルスφＨＳが入力され、各フリップフロップＦＦ＿１〜ＦＦ＿Ｎ２、ＦＦ＿Ｎ２＋１のＱ出力が、それぞれ選択信号Ｓ（１）、Ｓ（２）、Ｓ（３）、Ｓ（４）、Ｓ（５）、Ｓ（６）〜Ｓ（ｎ−１）、Ｓ（ｎ）〜Ｓ（Ｎ２＋１）を出力する。
なお、図７に示すような、データパルスφＨＳの入力に対して、選択信号Ｓ（１）、Ｓ（２）〜Ｓ（Ｎ２）、Ｓ（Ｎ２＋１）が出力される動作を行う回路であれば、図６に示したシフトレジスタ４１以外の回路でも良い。
また、フリップフロップＦＦ＿Ｎ２＋１の後段にフリップフロップを追加し、その出力をシステムのモニタ用として利用することができる。
【００２９】
次に、本実施の形態の動作の詳細を図８のタイミングチャートを用いて説明する。
列選択制御回路９により、列選択信号８の選択信号Ｓ（１）、Ｓ（２）〜Ｓ（Ｎ２）、Ｓ（Ｎ２＋１）が生成され、それぞれが列回路５及び調整回路７に入力されると、列回路５及び調整回路７のバイアス電流源部３ｂのＭＯＳＦＥＴ３２のゲートの電圧ＶＧ’（１）、ＶＧ’（２）〜ＶＧ’（Ｎ２）、ＶＧ’（Ｎ２＋１）がＶＧ（Ｖ）または０Ｖに設定される。
【００３０】
列選択信号８の選択信号Ｓ（１）、Ｓ（２）〜Ｓ（Ｎ２）、Ｓ（Ｎ２＋１）がハイレベルとなっている間、接続されている列スイッチ４が導通状態となり、共通出力線６に列スイッチ４を介して電圧信号Ｓｉｇ（２）、Ｓｉｇ（３）〜Ｓｉｇ（Ｎ２）、Ｓｉｇ（Ｎ２＋１）が出力アンプ１０の出力端子Ｖｏｕｔに順番に出力される。調整回路７の出力は、共通出力線６に接続されていないため、電圧信号Ｓｉｇ（１）は出力端子Ｖｏｕｔに出力されない。
【００３１】
ＭＯＳＦＥＴ３２のゲートの電圧ＶＧ’（１）、ＶＧ’（２）〜ＶＧ’（Ｎ２）、ＶＧ’（Ｎ２＋１）がＶＧ（Ｖ）に設定されている間、接続される列アンプ３にバイアス電流が流れる。このため、図８に示すように、撮像周期の間で、列選択信号８の選択信号Ｓ（１）、Ｓ（２）〜Ｓ（Ｎ２）、Ｓ（Ｎ２＋１）のいずれかがハイレベルとなっている間、ＭＯＳＦＥＴ３２のゲートの電圧ＶＧ’（１）、ＶＧ’（２）〜ＶＧ’（Ｎ２）、ＶＧ’（Ｎ２＋１）のうちの２つがＶＧ（Ｖ）、残りが０Ｖに設定される。これにより、列選択信号８の選択信号Ｓ（１）、Ｓ（２）〜Ｓ（Ｎ２）、Ｓ（Ｎ２＋１）のいずれかがハイレベルとなっている間には、列回路５に含まれる列アンプ３及び調整回路７に含まれる列アンプ３にバイアス電流が流れる。そして、その他の期間は、列回路５に含まれる列アンプ３または調整回路７に含まれる列アンプ３のいずれにもバイアス電流は流れない。
また、列回路５に含まれる列アンプ３にはその列回路５の列スイッチ４が導通状態となる１列前の列スイッチ４が導通状態となる時から列回路５の電圧信号を共通出力線６へ出力する間までバイアス電流が供給される。
【００３２】
調整回路７へ入力される列選択信号８の選択信号Ｓ（１）がハイレベルとなる期間は電圧信号の出力がないため、この間にリセットクロックφＲ及び蓄積制御クロックφＳＣによってフローティングディフュージョン２をリセットした後、フローティングディフュージョン２へ信号電荷を転送する。
【００３３】
本実施の形態である固体撮像素子は、画素領域１が、垂直方向に並ぶ複数の受光素子１ａで発生した信号電荷を時間遅延積分して垂直方向に転送することにより感度を向上させることができ、列アンプ３、出力アンプ１０、アンプ５１の利得の配分を低減可能となり消費電力低減に繋がる。また、本実施の形態である固体撮像素子の初段での信号が大きくなり、高Ｓ／Ｎ化が可能である。また、転送素子１ｂのそれぞれの端部にフローティングディフュージョン２を介して接続される列回路５が、ＭＯＳＦＥＴにより構成されることにより高速かつ低消費電力化ができる。加えて、列アンプ３に、当該列の１つ前の列から当該列の電圧信号を出力する間までバイアス電流が供給され、その他の期間はバイアス電流が供給されないため、消費電力をより低減できる。更には、当該列の１つ前の列からバイアス電流が供給されることによりアンプが安定動作するまでの期間を確保するとともに、画素領域１からの信号電荷を電圧信号に変換して、出力アンプ１０へ出力するまでの間、２つの列アンプ３にバイアス電流が供給される状態となるため消費電流が一定となり、電圧信号の変動を抑制することができることになる。
【００３４】
なお、本実施の形態では、調整回路７を１つ配置する場合を説明したが、列アンプ３が安定動作するまでに時間が掛かる場合には、調整回路７の数を増加させ、ＮＯＲゲート３６を２入力の回路から３入力の回路に変更することで適応できる。すなわち、複数の列回路５を単位として一つの調整回路が設けられている状態として、複数の調整回路７を設けることができる。
また、本実施の形態では、フローティングディフュージョン２及び列回路５が転送素子１ｂごとに１つずつ設けられる場合を説明したが、複数の転送素子１ｂごとにフローティングディフュージョン２及び列回路５を設ける場合には、画素領域１と複数のフローティングディフュージョン２及び複数の列回路に含まれる列アンプ３との境界付近の構造を図９のように変更すれば良い。
【００３５】
図９は、転送素子１ｂ＿ａ、１ｂ＿ｂ、１ｂ＿ｃ、１ｂ＿ｄの４つを一組として、この組に対応したフローティングディフュージョン２及び列回路５を設ける場合の例である。この場合のタイミングチャートを図１０に示す。
図１０に示すように、撮像周期の期間内において、蓄積制御クロックφＳＴ３をハイレベルからローレベルに切り替えて、信号電荷をフローティングディフュージョン２へ転送する前に選択クロックφＳＥＬ１Ａ、φＳＥＬ１Ｂ、φＳＥＬ２Ａ、φＳＥＬ２Ｂを制御して４つの転送素子１ｂ＿ａ、１ｂ＿ｂ、１ｂ＿ｃ、１ｂ＿ｄのうち１つを選択し、信号電荷を転送して、その後に出力アンプ１０へ読み出す動作を行う。これを４つの転送素子１ｂ＿ａ、１ｂ＿ｂ、１ｂ＿ｃ、１ｂ＿ｄについて順に行えば良い。
受光素子１ａの寸法が小さく、列回路が、受光素子１ａの寸法以下の幅に配置が困難な場合などには図９に示した構成とすることが有効である。
【００３６】
また、本願の実施の形態１の固体撮像素子に対して、ＴＤＩ段数制御回路を追加することができる。すなわち、ＴＤＩ段数制御回路は、画素群すなわち受光素子群と、複数の選択線と、ライン選択回路と、垂直シフトレジスタと、水平転送部とを備え、画素群は、光電変換を行ない、発生した電荷を時間遅延積分して垂直転送するための転送電極を有する画素が２次元配置される。
複数の選択線は、転送電極の各々に接続され、ライン選択回路は、選択線と接続され、複相の転送クロックを所定の選択線に接続される。垂直シフトレジスタは、ライン選択回路での転送クロックの接続状態を決定する所定の選択信号をライン選択回路に書き込む。水平転送部は、時間遅延積分された電荷を水平転送する。ここで、所定の選択信号を用いることにより、時間遅延積分の段数を制御することができる。
また、ハイレベルとローレベルからなる２値の信号である選択信号によって、複相の転送クロックのいずれかの相を入れ替えて逆相の転送クロックを作るライン選択回路を備えることもできる。このとき、所定の時間遅延積分の段数に応じた連続したハイレベル信号と連続したローレベル信号とを組み合わせた選択信号を用いることにより、時間遅延積分の段数を制御することができる。
【００３７】
本願の実施の形態１に係る固体撮像素子にＴＤＩ段数制御回路を追加する場合には、画素領域１の上方にＴＤＩ段数制御回路を配置することになる。
また、固体撮像素子としての構成が複雑になる場合には、固体撮像素子を複数に分割して、第１の半導体基板及び第２の半導体基板に分けて形成する構成することができる。例えば、第１の半導体基板に、画素アレイ、複数の垂直ＣＣＤ、及び入出力パッドを形成し、第２の半導体基板に信号処理回路が形成し、第１の半導体基板に対して第２の半導体基板が電気的に接続されるようにする。このように構成することによって、高速且つ低消費電力で動作する固体撮像素子をパッケージに実装することが容易になる。なお、本願の実施の形態１に係る固体撮像素子に分割の構成を適用する場合には、第１の半導体基板に画素領域１及びフローティングディフュージョン２を形成し、第２の半導体基板に複数の列回路５と、共通出力線６と、調整回路７と、列選択制御回路９と、出力アンプ１０とを形成し、第１の半導体基板の配線に対して第２の半導体基板の配線が電気的に接続される構成にできる。
【００３８】
実施の形態２．
本願の実施の形態２である固体撮像素子は、実施の形態１と異なり、列回路及び調整回路にＣＤＳ（Correlated  Double  Sampling  相関２重サンプリング）回路を備える。その他の同一符号を付した部分については、実施の形態１である固体撮像素子と同様に構成されるため、説明は省略する。
この実施の形態２では、列回路５および調整回路７の構成を部分的に変更している。まず図１１に列回路５の構成を示し、図１２に調整回路７の構成を示している。
【００３９】
図１１は、実施の形態２の固体撮像素子の一部の構成を示す回路図であり、この実施の形態２の固体撮像素子の列回路５の回路図を示す。
図１１において、列アンプ３は、アンプ５１と、クランプ容量５２と、クランプスイッチ５３と、アンプ部３ａとバイアス電流源部３ｂを含む。
また、アンプ５１は、入力端子にフローティングディフュージョン２が接続されて電圧信号が入力され、出力端子にクランプ容量５２の一端が接続される。また、電源電圧ＶＤＤが供給されている。
クランプ容量５２は、アンプ部３ａのアンプトランジスタ３１のゲートとアンプ５１との間に設けられている。
クランプスイッチ５３は、基準電圧ＶＣＬが印加され、アンプ部３ａのアンプトランジスタ３１のゲートとクランプ容量５２との間に接続され、制御信号φＣＬにより導通、非導通が制御されるように設けられている。
アンプ部３ａのアンプトランジスタ３１のドレインには電源電圧ＶＤＤ２が印加され、ソースにバイアス電流源部３ｂからのバイアス電流が供給されるとともに、ソースより列スイッチ４へ電圧信号を出力するように構成されている。
【００４０】
図１２は、実施の形態２の固体撮像素子の一部の構成を示す回路図であり、この実施の形態２の固体撮像素子の調整回路７の回路図を示す。
図１２において、調整回路７の列アンプ３は、図１１の列回路５と同様に、アンプ５１と、クランプ容量５２と、クランプスイッチ５３と、アンプ部３ａとバイアス電流源部３ｂを含んでいる。なお、列回路５と同じ符号を記すところは同様の構成となるため説明を省略する。
異なっている構成は、アンプ５１に供給される、電源電圧ＶＤＤと接地の間に抵抗３８と、抵抗３９とを直列に接続したものを挿入し、抵抗３８と抵抗３９の接続点が、アンプ５１の入力端子に接続されているところである。
【００４１】
この実施の形態２の動作は、図１３に示したタイミングチャートの通りになる。
フローティングディフュージョン２の基準電圧は、リセットクロックφＲがハイレベルとなる期間にリセット電圧ＶＲにリセットされた後、リセットクロックφＲがハイレベルからローレベルに切り替わった後の状態の電圧値となる。その後、蓄積制御クロックφＳＣがハイレベルからローレベルに切り替わり信号電荷がフローティングディフュージョン２へ転送され、フローティングディフュージョン２の電圧が基準電圧から信号電荷に応じて変化する。
【００４２】
リセットクロックφＲがハイレベルからローレベルに切り替わり、フローティングディフュージョン２が基準電圧となっている間に制御信号φＣＬをハイレベルとしてクランプスイッチ５３を導通状態とし、クランプ容量５２のアンプ５１の出力端子が接続される側がアンプ５１を介したフローティングディフュージョン２の基準電圧に、クランプ容量５２のもう一端が基準電圧ＶＣＬに保持される。その後、制御信号φＣＬがハイレベルからローレベルに切り替わり、クランプスイッチ５３を非導通の状態とした後、蓄積制御クロックφＳＣをハイレベルからローレベルに切り替えて信号電荷をフローティングディフュージョン２へ転送すると、転送された信号電荷に応じて変化したフローティングディフュージョン２の電圧の変化量にアンプ５１の利得を掛けた分、クランプ容量５２の両端の電圧がそれぞれ変化する。
【００４３】
なお、アンプ５１は、ＣＤＳ動作及びＣＤＳ後の電圧信号を保持するため、バイアス電流の供給、停止は行わない。但し、アンプ５１はクランプ容量５２の充放電に対応できれば良いためバイアス電流をアンプ部３ａのバイアス電流の数分の１程度に設定することができる。
【００４４】
前述の通り、本実施の形態である固体撮像素子は、基準電圧ＶＣＬを適当な値に設定することで後段回路の入力範囲等に合わせて信号電圧を調整することができる。つまり、基準電圧ＶＣＬにより、アンプ部３ａ以降で扱う電圧を調整でき、例えば、アンプ５１の電源電圧ＶＤＤ＝１５Ｖ等に対してアンプ部３ａの電源電圧ＶＤＤ２＝５Ｖ等に下げることができ、低消費電力化の効果がある。また、アンプ部３ａが、当該列の１つ前の列から当該列の電圧信号を出力する間までバイアス電流が供給され、その他の期間はバイアス電流が供給されないため、低消費電力化できる。また、当該列の１つ前の列からバイアス電流が供給されることによりアンプが安定動作するまでの期間を確保するとともに、画素領域１からの信号電荷を電圧信号に変換して、出力アンプ１０へ出力するまでの間、全ての列回路５及び調整回路７のアンプ５１と、２つのアンプ部３ａにバイアス電流が供給される状態となるため消費電流が一定となり、電圧信号の変動を抑制できる。
【００４５】
その他、基準電圧の状態と信号電圧の状態の差分を取るＣＤＳ動作により、アンプ５１の雑音とリセットによる雑音が抑制でき、更にＳ／Ｎを改善する効果も得られる。
また、実施の形態１および実施の形態２において、列回路に対して、特別な調整回路を設けた構成を説明しているが、調整回路を、複数の列回路の中から指定して、列回路に調整回路の役割を担わせることができる。すなわち、列回路と調整回路の構成は、ほとんど同じ構成となっており、異なるところは、共通出力線への接続と、アンプ部への入力電圧の設定である。この相違は、スイッチ素子によるオンオフ操作によって行うことができる。したがって、複数の列回路の中から調整回路の役割行う列回路を指定し、選択された列回路の共通出力線への接続とフローティングディフュージョンへの接続とを制御回路によって制御し、調整回路のタイミングで動作させるようにして、実施の形態１および実施の形態２において説明した調整回路の効果を達成することができる。
【００４６】
本願は、様々な例示的な実施の形態が記載されているが、１つ、または複数の実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。
従って、例示されていない無数の変形例が、本願明細書に開示される技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
【符号の説明】
【００４７】
１  画素領域、１ａ  受光素子、１ｂ  転送素子、
２  フローティングディフュージョン、３  列アンプ、３ａ  アンプ部、
３ｂ  バイアス電流源部、４  列スイッチ、５  列回路、６  共通出力線、
７  調整回路、８  列選択信号、９  列選択制御回路、１０  出力アンプ、
１１ａ，１１ｃ  第１ゲート、１２ｂ，１２ｄ  第２ゲート、１３  転送ゲート、
１４  最終ゲート、１５  リセットトランジスタ、１６  チャネル端部、
１７，１８  蓄積ゲート、１９  転送チャネル、  ２１  遮光膜、
３１  アンプトランジスタ、３２，３３、３４  ＭＯＳＦＥＴ、３５  インバータ、
３６  ＮＯＲゲート、３７  遅延回路、３８，３９  抵抗、５１  アンプ、
５２  クランプ容量、５３  クランプスイッチ
【図１】
2020136987.tif 000003
【図２】
2020136987.tif 000004
【図３】
2020136987.tif 000005
【図４】
2020136987.tif 000006
【図５】
2020136987.tif 000007
【図６】
2020136987.tif 000008
【図７】
2020136987.tif 000009
【図８】
2020136987.tif 000010
【図９】
2020136987.tif 000011
【図１０】
2020136987.tif 000012
【図１１】
2020136987.tif 000013
【図１２】
2020136987.tif 000014
【図１３】
2020136987.tif 000015