(57)【要約】【課題】ＺＶＳ（ゼロ電圧スイッチング）の精度を向上させるデッドタイムの調整が可能となり、効率を向上させることのできる電源制御装置を提供する。【解決手段】第１スイッチング素子と第２スイッチング素子とが接続される第１接続ノードに生成されるスイッチ電圧の上昇による入力電圧への到達、および前記スイッチ電圧の下降による０Ｖへの到達に基づくスイッチ電圧検出信号の変化を検出し、当該検出結果に基づき前記第１スイッチング素子のオンへの切替えのための上側オン信号および前記第２スイッチング素子のオンへの切替えのための下側オン信号を生成するオンタイミング制御部を有する電源制御装置としている。【選択図】図１１
2020078152.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧が一端に印加される第１スイッチング素子と、
前記第１スイッチング素子の他端に一端が接続される第２スイッチング素子と、
前記第１スイッチング素子と前記第２スイッチング素子とが接続される第１接続ノードと、前記第２スイッチング素子の他端との間に直列に接続される１次巻線および共振コンデンサと、
を有するＬＬＣ共振コンバータを駆動制御する電源制御装置であり、
前記第１接続ノードに生成されるスイッチ電圧の上昇による前記入力電圧への到達、および前記スイッチ電圧の下降による０Ｖへの到達に基づくスイッチ電圧検出信号の変化を検出し、当該検出結果に基づき前記第１スイッチング素子のオンへの切替えのための上側オン信号および前記第２スイッチング素子のオンへの切替えのための下側オン信号を生成するオンタイミング制御部を有する、
電源制御装置。
【請求項２】
前記第１接続ノードに第１コンデンサの一端が接続され、第１コンデンサの他端に第１抵抗の一端が接続され、前記スイッチ電圧検出信号は、前記第１コンデンサと前記第１抵抗とが接続される第２接続ノードに生成される、請求項１に記載の電源制御装置。
【請求項３】
前記第１コンデンサと前記第１抵抗とは、第２抵抗を介して接続され、前記第１抵抗と前記第２抵抗とは、前記第２接続ノードで接続される、請求項２に記載の電源制御装置。
【請求項４】
前記オンタイミング制御部は、
前記スイッチ電圧検出信号に基づく信号を正の基準電圧と比較する第１コンパレータと、
前記スイッチ電圧検出信号に基づく信号を負の基準電圧と比較する第２コンパレータと、
を有する、請求項１から請求項３のいずれか１項に記載の電源制御装置。
【請求項５】
前記オンタイミング制御部は、
前記第１コンパレータの出力が入力される第１インバータと、
前記第２コンパレータの出力が入力される第２インバータと、
前記第１インバータの出力が入力されるクロック端子と前記第２インバータの出力が入力されるリセット端子と前記上側オン信号を出力する出力端子を有する第１Ｄフリップフロップと、
前記第２インバータの出力が入力されるクロック端子と前記第１インバータの出力が入力されるリセット端子と前記下側オン信号を出力する出力端子を有する第２Ｄフリップフロップと、
を有する、請求項４に記載の電源制御装置。
【請求項６】
前記オンタイミング制御部は、
前記スイッチ電圧検出信号が入力されて、所定の第１基準電圧が制御端子に印加される第１トランジスタを有する、請求項４または請求項５に記載の電源制御装置。
【請求項７】
前記オンタイミング制御部は、共振電流検出信号のレベルを検出するレベル検出部を有し、
前記レベル検出部による検出結果に応じて前記基準電圧は変化する、請求項４から請求項６のいずれか１項に記載の電源制御装置。
【請求項８】
前記上側オン信号に基づき前記第１スイッチング素子を駆動する第１駆動信号を生成するとともに、前記下側オン信号に基づき前記第２スイッチング素子を駆動する第２駆動信号を生成するスイッチング制御部をさらに有し、
前記スイッチング制御部は、
前記第２駆動信号がオフレベルとなると第１所定期間のカウントを開始する第１カウント部と、
前記上側オン信号と前記第１カウント部の出力とが入力される第１ＡＮＤ回路と、
前記第１駆動信号がオフレベルとなると第２所定期間のカウントを開始する第２カウント部と、
前記下側オン信号と前記第２カウント部の出力とが入力される第２ＡＮＤ回路と、
を有する、請求項１から請求項７のいずれか１項に記載の電源制御装置。
【請求項９】
ＩＣパッケージとしての請求項１から請求項８のいずれか１項に記載の電源制御装置であり、
前記スイッチ電圧検出信号を印加可能な第１外部端子は、前記ＩＣパッケージの同一辺に沿って配置される同レベル耐圧の端子群に含まれる。
【請求項１０】
前記入力電圧を生成するための交流電圧の印加端にダイオードを介して接続可能な第２外部端子と、
非接続端子である第３外部端子と、
を前記同一辺においてさらに有し、
前記第３外部端子は、前記端子群と前記第２外部端子との間に配置される、請求項９に記載の電源制御装置。
【請求項１１】
請求項１から請求項１０のいずれか１項に記載の電源制御装置を含むＬＬＣ共振コンバータ。
【請求項１２】
前記第１接続ノードに一端が接続される第１コンデンサと、
前記第１コンデンサの他端に一端が接続される第１抵抗と、
を有し、
前記スイッチ電圧検出信号は、前記第１コンデンサと前記第１抵抗とが接続される第２接続ノードに生成される、請求項１１に記載のＬＬＣ共振コンバータ。
【請求項１３】
前記第１コンデンサと前記第１抵抗とを接続させる第２抵抗を有し、
前記第１抵抗と前記第２抵抗とは、前記第２接続ノードで接続される、請求項１２に記載のＬＬＣ共振コンバータ。
【請求項１４】
前記第２接続ノードにカソードが接続されてアノードにグランド電位が印加されるツェナーダイオードを有する、請求項１２または請求項１３に記載のＬＬＣ共振コンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＬＣ共振コンバータ用の電源制御装置に関する。
【背景技術】
【０００２】
従来、ＤＣ／ＤＣコンバータの一種として、ＬＬＣ共振型のＤＣ／ＤＣコンバータ（以下、ＬＬＣ共振コンバータ）が存在する。ＬＬＣ共振コンバータは絶縁型のスイッチング電源回路である。
【０００３】
ＬＬＣ共振コンバータでは、２つのスイッチング素子を相補的にスイッチングさせることが行われ、そのときに双方のスイッチング素子がオフとなる同時オフ期間であるデッドタイムを設けることが好ましい。
【０００４】
スイッチングにデッドタイムを設けるＬＬＣ共振コンバータの一例は、特許文献１に開示されている。特許文献１のＬＬＣ共振コンバータでは、トランスの励磁電流でスイッチング素子の寄生容量の電荷を充放電する分、デッドタイムを確保することで、ターンオン時のＺＶＳ（ゼロ電圧スイッチング）を実現し、効率を改善している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第５９１１５５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献１では、第１の算出式で算出された励磁電流と、スイッチング素子の寄生容量と、平滑コンデンサの電圧とに基づき第２の算出式によってデッドタイムを算出している。計算によってデッドタイムを決定しているため、実際にスイッチング素子に印加される電圧（例えばドレイン・ソース間電圧）がゼロとなるタイミングから誤差をもったタイミングでスイッチング素子をターンオンする虞があり、ＺＶＳの精度が低下する虞があった。
【０００７】
そこで、本発明は、ＺＶＳの精度を向上させるデッドタイムの調整が可能となり、効率を向上させることのできる電源制御装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために本発明の一態様は、入力電圧が一端に印加される第１スイッチング素子と、
前記第１スイッチング素子の他端に一端が接続される第２スイッチング素子と、
前記第１スイッチング素子と前記第２スイッチング素子とが接続される第１接続ノードと、前記第２スイッチング素子の他端との間に直列に接続される１次巻線および共振コンデンサと、
を有するＬＬＣ共振コンバータを駆動制御する電源制御装置であり、
前記第１接続ノードに生成されるスイッチ電圧の上昇による前記入力電圧への到達、および前記スイッチ電圧の下降による０Ｖへの到達に基づくスイッチ電圧検出信号の変化を検出し、当該検出結果に基づき前記第１スイッチング素子のオンへの切替えのための上側オン信号および前記第２スイッチング素子のオンへの切替えのための下側オン信号を生成するオンタイミング制御部を有する電源制御装置としている（第１の構成）。
【０００９】
また、上記第１の構成において、前記第１接続ノードに第１コンデンサの一端が接続され、第１コンデンサの他端に第１抵抗の一端が接続され、前記スイッチ電圧検出信号は、前記第１コンデンサと前記第１抵抗とが接続される第２接続ノードに生成されることとしてもよい（第２の構成）。
【００１０】
また、上記第２の構成において、前記第１コンデンサと前記第１抵抗とは、第２抵抗を介して接続され、前記第１抵抗と前記第２抵抗とは、前記第２接続ノードで接続されることとしてもよい（第３の構成）。
【００１１】
また、上記第１から第３のいずれかの構成において、前記オンタイミング制御部は、
前記スイッチ電圧検出信号に基づく信号を正の基準電圧と比較する第１コンパレータと、
前記スイッチ電圧検出信号に基づく信号を負の基準電圧と比較する第２コンパレータと、
を有することとしてもよい（第４の構成）。
【００１２】
また、上記第４の構成において、前記オンタイミング制御部は、
前記第１コンパレータの出力が入力される第１インバータと、
前記第２コンパレータの出力が入力される第２インバータと、
前記第１インバータの出力が入力されるクロック端子と前記第２インバータの出力が入力されるリセット端子と前記上側オン信号を出力する出力端子を有する第１Ｄフリップフロップと、
前記第２インバータの出力が入力されるクロック端子と前記第１インバータの出力が入力されるリセット端子と前記下側オン信号を出力する出力端子を有する第２Ｄフリップフロップと、
を有することとしてもよい（第５の構成）。
【００１３】
また、上記第４または第５の構成において、前記オンタイミング制御部は、前記スイッチ電圧検出信号が入力されて、所定の第１基準電圧が制御端子に印加される第１トランジスタを有することとしてもよい（第６の構成）。
【００１４】
また、上記第４から第６のいずれかの構成において、前記オンタイミング制御部は、共振電流検出信号のレベルを検出するレベル検出部を有し、前記レベル検出部による検出結果に応じて前記基準電圧は変化することとしてもよい（第７の構成）。
【００１５】
また、上記第１から第７のいずれかの構成において、前記上側オン信号に基づき前記第１スイッチング素子を駆動する第１駆動信号を生成するとともに、前記下側オン信号に基づき前記第２スイッチング素子を駆動する第２駆動信号を生成するスイッチング制御部をさらに有し、
前記スイッチング制御部は、
前記第２駆動信号がオフレベルとなると第１所定期間のカウントを開始する第１カウント部と、
前記上側オン信号と前記第１カウント部の出力とが入力される第１ＡＮＤ回路と、
前記第１駆動信号がオフレベルとなると第２所定期間のカウントを開始する第２カウント部と、
前記下側オン信号と前記第２カウント部の出力とが入力される第２ＡＮＤ回路と、
を有することとしてもよい（第８の構成）。
【００１６】
また、ＩＣパッケージとしての上記いずれかの構成とした電源制御装置であり、
前記スイッチ電圧検出信号を印加可能な第１外部端子は、前記ＩＣパッケージの同一辺に沿って配置される同レベル耐圧の端子群に含まれることとしてもよい（第９の構成）。
【００１７】
また、上記第９の構成において、前記入力電圧を生成するための交流電圧の印加端にダイオードを介して接続可能な第２外部端子と、非接続端子である第３外部端子と、を前記同一辺においてさらに有し、前記第３外部端子は、前記端子群と前記第２外部端子との間に配置されることとしてもよい（第１０の構成）。
【００１８】
また、本発明の別態様は、上記いずれかの構成とした電源制御装置を含むＬＬＣ共振コンバータである（第１１の構成）。
【００１９】
また、上記第１１の構成において、前記第１接続ノードに一端が接続される第１コンデンサと、前記第１コンデンサの他端に一端が接続される第１抵抗と、を有し、前記スイッチ電圧検出信号は、前記第１コンデンサと前記第１抵抗とが接続される第２接続ノードに生成されることとしてもよい（第１２の構成）。
【００２０】
また、上記第１２の構成において、前記第１コンデンサと前記第１抵抗とを接続させる第２抵抗を有し、前記第１抵抗と前記第２抵抗とは、前記第２接続ノードで接続されることとしてもよい（第１３の構成）。
【００２１】
また、上記第１２または第１３の構成において、前記第２接続ノードにカソードが接続されてアノードにグランド電位が印加されるツェナーダイオードを有することとしてもよい（第１４の構成）。
【発明の効果】
【００２２】
本発明の電源制御装置によると、ＺＶＳの精度を向上させるデッドタイムの調整が可能となり、効率を向上させることができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施形態に係るＡＣ／ＤＣコンバータの構成を示す回路図である。
【図２】電源制御ＩＣにおけるスイッチングのオフタイミングを決定する構成を要部的に示す概略図である。
【図３】オフ閾値生成回路の一構成例を示す回路図である。
【図４】帰還電圧とオフ閾値との関係を示す模式図である。
【図５】ソフトスタート機能について説明するためのタイミングチャートである。
【図６】帰還電流合算回路の一構成例を示す回路図である。
【図７】共振電流検出信号のレベルシフトの一例を示すタイミングチャートである。
【図８】帰還電流合算回路におけるシンク電流の生成を示すタイミングチャートである。
【図９】帰還電流合算回路におけるソース電流の生成を示すタイミングチャートである。
【図１０】電源制御ＩＣの一構成例を示す回路図である。
【図１１】オンタイミング制御部およびスイッチング制御部の一構成例を示す回路図である。
【図１２】スイッチング状態の遷移に応じた共振電流およびスイッチ電圧の挙動を示す図である。
【図１３】スイッチング状態の遷移に応じた共振電流およびスイッチ電圧の挙動を示す図である。
【図１４】オンタイミング制御部の動作例を示すタイミングチャートである。
【図１５】軽負荷である場合の各信号波形を示すタイミングチャートである。
【図１６】重負荷である場合の各信号波形を示すタイミングチャートである。
【図１７】オンタイミング制御部の一変形例を示す回路図である。
【発明を実施するための形態】
【００２４】
以下に本発明の一実施形態について図面を参照して説明する。
【００２５】
＜１．ＡＣ／ＤＣコンバータの全体構成＞
図１は、本発明の一実施形態に係るＡＣ／ＤＣコンバータ５の構成を示す回路図である。ＡＣ／ＤＣコンバータ５は、大きく分けて、前段側の力率改善回路（ＰＦＣ）５１と、後段側のＬＬＣ共振コンバータ５２と、から構成される。なお、ＡＣ／ＤＣコンバータ５は、民生機器（ＴＶ、ＰＣ、サーバー等）電源、ＬＥＤ照明電源、産業機器電源、ＯＡ機器（レーザプリンター等）電源など、各種の電源に適用される。
【００２６】
力率改善回路５１は、昇圧チョッパー回路として構成され、ダイオードブリッジＤＢと、インダクタＬ１と、ダイオードＤ１と、コンデンサＣ１と、スイッチング素子Ｍ１と、抵抗Ｒ１と、抵抗Ｒ２と、ＰＦＣ制御ＩＣ１と、を有する。
【００２７】
ダイオードブリッジＤＢの入力端には、交流電圧Ｖａｃが印加される。ダイオードブリッジＤＢの出力端は、インダクタＬ１の一端に接続される。インダクタＬ１の他端は、ダイオードＤ１のアノードに接続される。インダクタＬ１とダイオードＤ１との接続ノードは、ｎチャネルＭＯＳＦＥＴとして構成されるスイッチング素子Ｍ１のドレインに接続される。スイッチング素子Ｍ１のソースは、グランド電位の印加端に接続される。ダイオードＤ１のカソードは、コンデンサＣ１の一端に接続される。コンデンサＣ１の他端は、グランド電位の印加端に接続される。
【００２８】
ＰＦＣ制御ＩＣ１は、スイッチング素子Ｍ１のオンオフ駆動を制御する。スイッチング素子Ｍ１がオンされると、インダクタＬ１にエネルギーが蓄積され、スイッチング素子Ｍ１がオフされると、インダクタＬ１からダイオードＤ１を介して出力側へ電流が流れ、インダクタＬ１のエネルギーが解放される。
【００２９】
ＰＦＣ制御ＩＣ１は、ダイオードＤ１のカソード側に発生する力率改善回路５１の出力電圧（＝Ｖｉｎ）を抵抗Ｒ１，Ｒ２によって分圧した後の電圧を帰還されることで、ＰＷＭ（パルス幅変調）制御によってスイッチング素子Ｍ１を駆動する。これにより、インダクタＬ１を流れるインダクタ電流のピークは、インダクタＬ１の入力側の入力電圧ＶＩと同じ波形となり、力率改善を図ることができる。
【００３０】
力率改善回路５１の出力としての入力電圧ＶｉｎはＬＬＣ共振コンバータ５２に入力される。ＬＬＣ共振コンバータ５２は、入力電圧Ｖｉｎを出力電圧Ｖｏｕｔに変換する。ＬＬＣ共振コンバータ５２は、スイッチング素子Ｑ１，Ｑ２と、トランスＴｒと、共振コンデンサＣｒと、ダイオードＤ１１，Ｄ１２と、シャントレギュレータＳＲと、フォトカプラＰＣと、抵抗Ｒ１１，Ｒ１２と、出力コンデンサＣ１０と、電源制御ＩＣ２と、を有する。
【００３１】
ＬＬＣ共振コンバータ５２は、その他にも、抵抗Ｒ３〜Ｒ８と、コンデンサＣ２〜Ｃ９と、ダイオードＤ２〜Ｄ５と、ツェナーダイオードＺ１と、を有する。
【００３２】
電源制御ＩＣ（電源制御装置）２は、ＬＬＣ共振コンバータ５２の駆動制御を行う。電源制御ＩＣ２は、外部との電気的接続を確立するための各種外部端子を有する。より具体的には、電源制御ＩＣ２は、ＶＨ端子（１番ピン）と、非接続端子（２番ピン）と、ＰＦＣ_ＩＮ端子（３番ピン）と、ＦＢ端子（４番ピン）と、ＳＥＴ_ＳＳ端子（５番ピン）と、ＩＬＬＣ端子（６番ピン）と、ＶＬＬＣ端子（７番ピン）と、ＳＷ端子（８番ピン）と、ＲＥＧ端子（９番ピン）と、ＶＣＣ端子（１０番ピン）と、ＬＯ端子（１１番ピン）と、ＧＮＤ端子（１２番ピン）と、非接続端子（１３番ピン）と、ＨＧＮＤ端子（１４番ピン）と、ＨＯ端子（１５番ピン）と、ＨＶＣＣ端子（１６番ピン）と、を有する。
【００３３】
スイッチング素子Ｑ１、Ｑ２は、ともにｎチャネルＭＯＳＦＥＴとして構成される。スイッチング素子Ｑ１のドレインには、入力電圧Ｖｉｎが印加される。スイッチング素子Ｑ１のソースは、スイッチング素子Ｑ２のドレインに接続される。スイッチング素子Ｑ２のソースは、グランド電位の印加端に接続される。
【００３４】
トランスＴｒは、１次巻線Ｎｐと、２次巻線Ｎｓ１，Ｎｓ２と、補助巻線Ｎａと、を有する。スイッチング素子Ｑ１とＱ２とが接続される接続ノードＮｓは、１次巻線Ｎｐの一端に接続される。１次巻線Ｎｐの他端は、共振コンデンサＣｒの一端に接続される。共振コンデンサＣｒの他端は、スイッチング素子Ｑ２のソースに接続される。
【００３５】
２次巻線Ｎｓ１の一端は、ダイオードＤ１１のアノードに接続される。２次巻線Ｎｓ２の一端は、ダイオードＤ１２のアノードに接続される。２次巻線Ｎｓ１の他端とＮｓ２の他端とが接続される接続ノードは、グランド電位が印加される印加端ＧＮＤに接続される。
【００３６】
ダイオードＤ１１のカソードは、ダイオードＤ１２のカソードに接続される。ダイオードＤ１１のカソードは、コンデンサＣ１０の一端とともに、出力端子ＯＵＴに接続される。コンデンサＣ１０の他端は、印加端ＧＮＤに接続される。このように、ＬＬＣ共振コンバータ５２における２次側は、整流平滑回路として構成される。出力電圧Ｖｏｕｔは、出力端子ＯＵＴに生成される。
【００３７】
また、出力端子ＯＵＴと印加端ＧＮＤとの間には、抵抗Ｒ１１，Ｒ１２が直列に接続される。出力端子ＯＵＴと印加端ＧＮＤとの間には、その他として、フォトカプラＰＣに含まれる発光素子Ｐ１と、シャントレギュレータＳＲと、が配置される。出力端子ＯＵＴは、発光素子Ｐ１のアノードに接続される。発光素子Ｐ１のカソードは、シャントレギュレータＳＲのカソードに接続される。シャントレギュレータＳＲのアノードは、印加端ＧＮＤに接続される。
【００３８】
シャントレギュレータＳＲは、出力電圧Ｖｏｕｔを抵抗Ｒ１１，Ｒ１２によって分圧した後の分圧電圧と、基準電圧とを比較し、上記分圧電圧の基準電圧との誤差に応じた電流をカソード・アノード間に発生させる。発生した電流によって発光素子Ｐ１は発光する。これにより、出力電圧Ｖｏｕｔが低いほど（負荷が重いほど）発光素子Ｐ１の発光量が少なくなる帰還動作が行われる。
【００３９】
フォトカプラＰＣに含まれる受光素子Ｐ２は、発光素子Ｐ１から出力される光を受光する。受光素子Ｐ２の一端は、電源制御ＩＣ２のＦＢ端子に接続され、他端はグランド電位の印加端に接続される。受光素子Ｐ２に流れる電流によってＦＢ端子に帰還電圧Ｖｆｂが生成される。このような構成により、出力電圧Ｖｏｕｔは、帰還電圧Ｖｆｂとして帰還される。
【００４０】
ＬＬＣ共振コンバータ５２では、トランスＴｒの結合係数を小さくすることで漏れインダクタンスを大きくし、漏れインダクタンスと励磁インダクタンスを利用する。漏れインダクタンスは、共振用インダクタとして利用される。なお、１次巻線Ｎｐに直列に共振用インダクタを別途接続するようにしてもよい。
【００４１】
上側のスイッチング素子Ｑ１と下側のスイッチング素子Ｑ２は、それぞれゲート駆動信号ＧＨ，ＧＬによって相補的にオンオフされる。なお、ここでの「相補的」とは、双方のスイッチング素子がオフとなる期間であるデッドタイムを含むスイッチング動作も含む。また、スイッチング素子Ｑ１，Ｑ２ともにオンデューティは略５０％である。
【００４２】
ダイオードブリッジＤＢの一方の入力端は、ダイオードＤ２のアノードに接続され、他方の入力端は、ダイオードＤ３のアノードに接続される。ダイオードＤ２，Ｄ３のカソード同士は、抵抗Ｒ３の一端に接続される。抵抗Ｒ３の他端は、ＶＨ端子に接続される。これにより、交流電圧Ｖａｃは、ダイオードＤ２，Ｄ３によって全波整流されてＶＨ端子に入力される。ＶＨ端子は、起動時に後述するコンデンサＣ８に充電を行って電源制御ＩＣ２を起動するために用いられる。
【００４３】
ＰＦＣ_ＩＮ端子は、抵抗Ｒ１とＲ２との接続ノードに接続される。
【００４４】
ＳＥＴ_ＳＳ端子は、コンデンサＣ５の一端に接続される。コンデンサＣ５の他端は、グランド電位の印加端に接続される。抵抗Ｒ７は、コンデンサＣ５と並列に接続される。ＳＥＴ_ＳＳ端子は、ソフトスタート設定用に用いられる。なお、ソフトスタートについては、後述する。
【００４５】
１次巻線Ｎｐと共振コンデンサＣｒとの接続ノードＮ１は、コンデンサＣ３の一端に接続される。コンデンサＣ３の他端は、抵抗Ｒ６の一端に接続される。抵抗Ｒ６の他端は、グランド電位の印加端に接続される。ＩＬＬＣ端子は、コンデンサＣ３と抵抗Ｒ６との接続ノードに接続される。ＩＬＬＣ端子には、共振電流を電圧信号に変換した共振電流検出信号ＶＩＳが生成される。
【００４６】
接続ノードＮ１は、コンデンサＣ４の一端にも接続される。コンデンサＣ４の他端は、コンデンサＣ６の一端に接続される。コンデンサＣ６の他端は、グランド電位の印加端に接続される。ＶＬＬＣ端子は、コンデンサＣ４とＣ６との接続ノードに接続される。ＶＬＬＣ端子には、共振電圧検出信号ＶＣＲが生成される。
【００４７】
接続ノードＮｓは、コンデンサＣ２の一端に接続される。コンデンサＣ２の他端は、抵抗Ｒ４の一端に接続される。抵抗Ｒ４の他端は、抵抗Ｒ５の一端に接続される。抵抗Ｒ５の他端は、グランド電位の印加端に接続される。抵抗Ｒ４とＲ５との接続ノードは、ＳＷ端子に接続される。ＳＷ端子には、ツェナーダイオードＺ１のカソードが接続される。ツェナーダイオードＺ１のアノードは、グランド電位の印加端に接続される。なお、抵抗Ｒ４，Ｒ５は分圧抵抗であり、分圧の必要が無い場合は、抵抗Ｒ４は設けなくてもよい。
【００４８】
接続ノードＮｓに発生するスイッチ電圧ＳＷは、スイッチング素子Ｑ１，Ｑ２が双方オフのときに寄生容量の充電または放電によって、０Ｖから入力電圧Ｖｉｎまで立ち上がる、または入力電圧Ｖｉｎから０Ｖまで立ち下がる。ＳＷ端子には、このようなスイッチ電圧ＳＷの立上り、および立下りを検出したスイッチ電圧検出信号ＶＳＷが生成される。なお、ツェナーダイオードＺ１は、スイッチ電圧検出信号ＶＳＷが負となる場合に、スイッチ電圧検出信号ＶＳＷを順方向電圧によってクランプする。
【００４９】
ＲＥＧ端子は、コンデンサＣ９の一端に接続される。コンデンサＣ９の他端は、グランド電位の印加端に接続される。ＲＥＧ端子には、内部電圧Ｖｒｅｇが生成される。
【００５０】
ＶＣＣ端子は、コンデンサＣ８の一端に接続される。コンデンサＣ８の他端は、グランド電位の印加端に接続される。補助巻線Ｎａの一端は、グランド電位の印加端に接続される。補助巻線Ｎａの他端は、抵抗Ｒ８を介してダイオードＤ５のアノードに接続される。ダイオードＤ５のカソードは、ＶＣＣ端子とコンデンサＣ８との接続ノードに接続される。これにより、補助巻線Ｎａにより発生した電圧は、ダイオードＤ５およびコンデンサＣ８によって整流平滑され、ＶＣＣ端子に生成される電源電圧Ｖｃｃとなる。電源電圧Ｖｃｃは、ＰＦＣ制御ＩＣ１の電源としても用いられる。
【００５１】
ＬＯ端子は、スイッチング素子Ｑ２のゲートに接続される。スイッチング素子Ｑ２のゲートは、ＬＯ端子から出力されるゲート駆動信号ＧＬによって駆動される。ＧＮＤ端子は、グランド電位の印加端に接続される。
【００５２】
ＨＧＮＤ端子は、接続ノードＮｓに接続される。コンデンサＣ７は、ＨＶＣＣ端子とＨＧＮＤ端子との間に接続される。ダイオードＤ４のアノードは、ＲＥＧ端子とコンデンサＣ９との接続ノードに接続される。ダイオードＤ４のカソードは、ＨＶＣＣ端子に接続される。コンデンサＣ７およびダイオードＤ４は、スイッチング素子Ｑ１のオン用にドレイン電圧（＝Ｖｉｎ）よりも高い電圧のゲート駆動信号ＧＨを生成するブートストラップに用いられる。
【００５３】
ＨＯ端子は、スイッチング素子Ｑ１のゲートに接続される。スイッチング素子Ｑ１のゲートは、ＨＯ端子から出力されるゲート駆動信号ＧＨによって駆動される。
【００５４】
＜２．帰還経路構成＞
次に、電源制御ＩＣ２における帰還経路構成について詳述する。図２は、電源制御ＩＣ２におけるスイッチングのオフタイミングを決定する構成を要部的に示す概略図である。
【００５５】
図２に示すように、電源制御ＩＣ２は、オフ閾値生成回路２１と、帰還電流合算回路２２と、ＤＣレベルシフト回路２３と、上側コンパレータ２４と、下側コンパレータ２５と、を有する。
【００５６】
オフ閾値生成回路２１は、ＦＢ端子に生成される帰還電圧Ｖｆｂに基づいて上側オフ閾値ＶＴＨＨおよび下側オフ閾値ＶＴＨＬを生成する。帰還電流合算回路２２は、ＩＬＬＣ端子に生成される共振電流検出信号ＶＩＳを上側オフ閾値ＶＴＨＨに合算して上側オフ閾値ＶＴＨＨ’を生成し、共振電流検出信号ＶＩＳを下側オフ閾値ＶＴＨＬに合算して下側オフ閾値ＶＴＨＬ’を生成する。
【００５７】
ＤＣレベルシフト回路２３は、ＶＬＬＣ端子に生成される共振電圧検出信号ＶＣＲをレベルシフトし、レベルシフト後の共振電圧検出信号ＶＣＲ’を出力する。上側コンパレータ２４の非反転入力端（＋）には共振電圧検出信号ＶＣＲ’が入力され、反転入力端（−）には上側オフ閾値ＶＴＨＨ’が入力される。上側コンパレータ２４は、共振電圧検出信号ＶＣＲ’が上側オフ閾値ＶＴＨＨ’を上回ったタイミングで、ＬｏｗからＨｉｇｈへ切替えた上側オフ信号Ｈ_ＯＦＦを出力する。このとき、スイッチング素子Ｑ１がオンからオフとされる。
【００５８】
一方、下側コンパレータ２５の反転入力端には共振電圧検出信号ＶＣＲ’が入力され、非反転入力端には下側オフ閾値ＶＴＨＬ’が入力される。下側コンパレータ２５は、共振電圧検出信号ＶＣＲ’が上側オフ閾値ＶＴＨＨ’を下回ったタイミングで、ＬｏｗからＨｉｇｈへ切替えた下側オフ信号Ｈ_ＯＦＦを出力する。このとき、スイッチング素子Ｑ２がオンからオフとされる。
【００５９】
このような帰還構成によってスイッチング素子Ｑ１，Ｑ２のオフタイミングが決定され、出力電圧Ｖｏｕｔは目標値と一致するように制御される。特に本実施形態では、帰還経路に共振電流の情報が含まれるので、ＬＬＣ共振コンバータ５２の負荷応答が高速となり、位相補償設計が容易となる。
【００６０】
＜３．オフ閾値生成回路の構成＞
次に、上述したオフ閾値生成回路２１の具体的な構成例について述べる。図３は、オフ閾値生成回路２１の一構成例を示す回路図である。
【００６１】
図３に示すオフ閾値生成回路２１は、出力電流生成回路２１１と、抵抗Ｒ２１と、定電流源ＣＩ２１と、トランスコンダクタンスアンプＴＡ２１と、抵抗Ｒ２１２と、抵抗Ｒ２１３と、オペアンプＡ２１と、を有する。
【００６２】
抵抗Ｒ２１の一端には、所定の電源電圧Ｖ２１が印加され、他端は、ＦＢ端子に接続される。受光素子Ｐ２に流れる電流に応じて抵抗Ｒ２１に電流が流れ、帰還電圧Ｖｆｂが生成される。
【００６３】
出力電流生成回路２１１は、帰還電圧Ｖｆｂに基づいて上側出力電流ＩｏＨおよび下側出力電流ＩｏＬを生成する回路である。出力電流生成回路２１１は、一例として、エラーアンプＥＡ２１と、トランジスタＭ２１と、抵抗Ｒ２１１と、上側カレントミラーＰＭと、下側カレントミラーＮＭと、を有する。
【００６４】
エラーアンプＥＡ２１の一方の非反転入力端には、帰還電圧Ｖｆｂが印加され、他方の非反転入力端には、所定の基準電圧Ｖ２１１が印加される。エラーアンプＥＡ２１の出力端は、ｎチャネルＭＯＳＦＥＴとして構成されるトランジスタＭ２１のゲートに接続される。トランジスタＭ２１のソースは、抵抗Ｒ２１１を介してグランド電位の印加端に接続される。トランジスタＭ２１のソースと抵抗Ｒ２１１との接続ノードＮ２１１は、エラーアンプＥＡ２１の反転入力端に接続される。
【００６５】
エラーアンプＥＡ２１は、二つの非反転入力端に印加される電圧のうち高い方の電圧を反転入力端の電圧と比較する。これにより、帰還電圧Ｖｆｂが基準電圧Ｖ２１１より高い場合は、接続ノードＮ２１１の電圧は帰還電圧Ｖｆｂとなるように制御され、そうでない場合は、接続ノードＮ２１１の電圧は基準電圧Ｖ２１１となるように制御される。従って、基準電圧Ｖ２１１は、接続ノードＮ２１１の電圧の最低値を規定する。
【００６６】
トランジスタＭ２１のドレインは、上側カレントミラーＰＭの入力端に接続される。上側カレントミラーＰＭの一方の出力端は、下側カレントミラーＮＭの入力端に接続され、他方の出力端は、抵抗Ｒ２１２の一端と接続ノードＮＨで接続される。下側カレントミラーＮＭの出力端は、抵抗Ｒ２１３の一端と接続ノードＮＬで接続される。
【００６７】
接続ノードＮ２１１の電圧に応じて抵抗Ｒ２１１を介して電流Ｉ２１１が流れる。上側カレントミラーＰＭは、電流Ｉ２１１を入力として電流Ｉ２１２および上側出力電流ＩｏＨを出力する。下側カレントミラーＮＭは、電流Ｉ２１２を入力として下側出力電流ＩｏＬを出力する。
【００６８】
抵抗Ｒ２１２と抵抗Ｒ２１３との接続ノードＮＣは、オペアンプＡ２１の出力端に接続される。オペアンプＡ２１の非反転入力端には、所定の基準電圧Ｖ２１２が印加される。オペアンプＡ２１の出力端は、オペアンプＡ２１の反転入力端に接続される。このように、オペアンプＡ２１によってボルテージフォロアが構成されるので、接続ノードＮＣには、基準電圧Ｖ２１２と同じ電圧Ｖｎｃが生成される。
【００６９】
接続ノードＮＨには、上側出力電流ＩｏＨに応じた抵抗Ｒ２１２での電圧降下分だけ電圧Ｖｎｃよりも高い電圧が上側オフ閾値ＶＴＨＨ（図２）として生成される。接続ノードＮＬには、下側出力電流ＩｏＬに応じた抵抗Ｒ２１３での電圧降下分だけ電圧Ｖｎｃよりも低い電圧が下側オフ閾値ＶＴＨＬ（図２）として生成される。
【００７０】
これにより、図４に模式的に示すように、帰還電圧Ｖｆｂが高くなる程、上側オフ閾値ＶＴＨＨと下側オフ閾値ＶＴＨＬとの乖離が電圧Ｖｎｃ（＝Ｖ２１２）を中心として大きくなる。
【００７１】
また、図３に示す構成では、トランスコンダクタンスアンプＴＡ２１の非反転入力端は、ＳＥＴ_ＳＳ端子に接続される。トランスコンダクタンスアンプＴＡ２１とＳＥＴ_ＳＳ端子との接続ノードには、定電流源ＣＩ２１による定電流が流れ込む。トランスコンダクタンスアンプＴＡ２１の出力端は、ＦＢ端子と抵抗Ｒ２１との接続ノードに接続されるとともに、トランスコンダクタンスアンプＴＡ２１の反転入力端に接続される。トランスコンダクタンスアンプＴＡ２１は、出力端へシンク電流ＩＳ２１を吸い込むのみであり、出力端からのソース電流の吐出しはしない。
【００７２】
このようなトランスコンダクタンスアンプＴＡ２１を用いた構成は、ソフトスタートを目的としており、図５のタイミングチャートも参照してソフトスタートについて述べる。図５において示す出力電圧Ｖｏｕｔの波形および帰還電圧Ｖｆｂ１の波形は、ソフトスタート機能を仮に設けない場合を示す。この場合、タイミングｔｓで電源制御ＩＣ２が起動すると、帰還電圧Ｖｆｂ１は０Ｖから電源電圧Ｖ２１まで立上り、出力電圧Ｖｏｕｔが０Ｖから上昇する。
【００７３】
そして、出力電圧Ｖｏｕｔが目標値ＲＥＦに達したタイミングｔｅで帰還電圧Ｖｆｂ１は安定値まで低下するが、その低下に時間がかかるので、出力電圧Ｖｏｕｔには図５に示すようにオーバーシュートＯＳが発生する。
【００７４】
これに対して、本実施形態では、起動するタイミングｔｓより定電流源ＣＩ２１によるＳＥＴ_ＳＳ端子に外付けされたコンデンサＣ５への充電が開始され、ＳＥＴ_ＳＳ端子に生じる電圧Ｖｓｓ（図５）が上昇を開始する。このとき、帰還電圧Ｖｆｂ（図５ではＶｆｂ２）が電圧Ｖｓｓよりも高くなろうとしても、トランスコンダクタンスアンプＴＡ２１によるシンク電流ＩＳ２１の吸込みによって、帰還電圧Ｖｆｂは電圧Ｖｓｓと一致するように制御される。従って、電圧Ｖｓｓと帰還電圧Ｖｆｂは一致しつつ上昇する。
【００７５】
そして、帰還電圧Ｖｆｂが安定値Ｖｓに達すると、以降、電圧Ｖｓｓがさらに上昇しても、帰還電圧Ｖｆｂは安定値Ｖｓを維持するので、電圧Ｖｓｓと帰還電圧Ｖｆｂは乖離する。このとき、出力電圧Ｖｏｕｔのオーバーシュートは抑制される。
【００７６】
＜４．帰還電流合算回路の構成＞
次に、上述した帰還電流合算回路２２の具体的な構成例について述べる。図６は、帰還電流合算回路２２の一構成例を示す回路図である。
【００７７】
図６に示す帰還電流合算回路２２は、抵抗Ｒ２２１〜Ｒ２２４と、エラーアンプ２２１と、コンデンサＣ２２１と、トランスコンダクタンスアンプ２２２と、コンデンサＣ２２２と、トランスコンダクタンスアンプ２２３と、スイッチＳＷ２２１と、スイッチＳＷ２２２と、を有する。
【００７８】
所定の電源電圧Ｖ２２の印加端とＩＬＣＣ端子との間には、抵抗Ｒ２２１と抵抗Ｒ２２２が直列に接続される。抵抗Ｒ２２１とＲ２２２との接続ノードは、エラーアンプ２２１の非反転入力端に接続される。エラーアンプ２２１の出力端と、グランド電位の印加端との間には、抵抗Ｒ２２３とＲ２２４とが直列に接続される。抵抗Ｒ２２３とＲ２２４との接続ノードは、エラーアンプ２２１の反転入力端に接続される。
【００７９】
これにより、例えば抵抗Ｒ２２１とＲ２２２の抵抗比を１：１とし、Ｒ２２３とＲ２２４の抵抗比も１：１とすると、図７に示す０Ｖを中心とした共振電流検出信号ＶＩＳに対して、エラーアンプ２２１の出力端には、電源電圧Ｖ２２と同じ電圧（図７では一例として２Ｖ）を中心とした共振電流検出信号ＶＩＳ’が生成される。すなわち、共振電流検出信号ＶＩＳは、共振電流検出信号ＶＩＳ’にレベルシフトされる。
【００８０】
エラーアンプ２２１の出力端は、トランスコンダクタンスアンプ２２２の反転入力端に接続されるとともに、スイッチＳＷ２２１を介してトランスコンダクタンスアンプ２２２の非反転入力端に接続される。スイッチＳＷ２２１とトランスコンダクタンスアンプ２２２との接続ノードには、コンデンサＣ２２１の一端が接続される。コンデンサ２２１の他端は、グランド電位の印加端に接続される。スイッチＳＷ２２１とコンデンサ２２１は、サンプルホールド回路を構成する。
【００８１】
図８のタイミングチャートに示すように、ゲート駆動信号ＧＨがＬｏｗからＨｉｇｈへ切替えられてスイッチング素子Ｑ１がオフからオンへ切替えられるタイミングｔ８１において、スイッチＳＷ２２１はオンからオフへ切替えられるので、トランスコンダクタンスアンプ２２２の非反転入力端に生じる電圧Ｖ２２２は、切替えたタイミングでの共振電流検出信号ＶＩＳ’の値にホールドされる。一方、トランスコンダクタンスアンプ２２２の反転入力端には、共振電流検出信号ＶＩＳ’がそのまま入力される（図８の破線）。
【００８２】
トランスコンダクタンスアンプ２２２は、非反転入力端の電圧と反転入力端の電圧との差分ΔＶＨに比例した電流値のシンク電流Ｉ２２２を吸い込む。従って、図８に示すように、タイミングｔ８１から差分ΔＶＨが大きくなるにつれて、シンク電流Ｉ２２２が大きくなる。
【００８３】
ゲート駆動信号ＧＨがＨｉｇｈからＬｏｗへ切替えられてスイッチング素子Ｑ１がオンからオフへ切替えられるタイミングｔ８２において、スイッチＳＷ２２１はオフからオンへ切替えられる。これにより、電圧Ｖ２２２は、共振電流検出信号ＶＩＳ’と一致する。従って、差分ΔＶＨがゼロとなり、シンク電流Ｉ２２２は流れなくなる。
【００８４】
一方、エラーアンプ２２１の出力端は、トランスコンダクタンスアンプ２２３の反転入力端に接続されるとともに、スイッチＳＷ２２２を介してトランスコンダクタンスアンプ２２３の非反転入力端に接続される。スイッチＳＷ２２２とトランスコンダクタンスアンプ２２３との接続ノードには、コンデンサＣ２２２の一端が接続される。コンデンサ２２２の他端は、グランド電位の印加端に接続される。スイッチＳＷ２２２とコンデンサ２２２は、サンプルホールド回路を構成する。
【００８５】
図９のタイミングチャートに示すように、ゲート駆動信号ＧＬがＬｏｗからＨｉｇｈへ切替えられてスイッチング素子Ｑ２がオフからオンへ切替えられるタイミングｔ９１において、スイッチＳＷ２２２はオンからオフへ切替えられるので、トランスコンダクタンスアンプ２２３の非反転入力端に生じる電圧Ｖ２２３は、切替えたタイミングでの共振電流検出信号ＶＩＳ’の値にホールドされる。一方、トランスコンダクタンスアンプ２２３の反転入力端には、共振電流検出信号ＶＩＳ’がそのまま入力される（図９の破線）。
【００８６】
トランスコンダクタンスアンプ２２３は、非反転入力端の電圧と反転入力端の電圧との差分ΔＶＬに比例した電流値のソース電流Ｉ２２３を吐出す。従って、図９に示すように、タイミングｔ９１から差分ΔＶＬが大きくなるにつれて、ソース電流Ｉ２２３が大きくなる。
【００８７】
ゲート駆動信号ＧＬがＨｉｇｈからＬｏｗへ切替えられてスイッチング素子Ｑ２がオンからオフへ切替えられるタイミングｔ９２において、スイッチＳＷ２２２はオフからオンへ切替えられる。これにより、電圧Ｖ２２３は、共振電流検出信号ＶＩＳ’と一致する。従って、差分ΔＶＬがゼロとなり、ソース電流Ｉ２２３は流れなくなる。
【００８８】
＜５．スイッチング素子のオフタイミング決定＞
図１０は、電源制御ＩＣ２のより具体的な内部構成を示す回路図である。図１０に示すように、電源制御ＩＣ２において、上述したオフ閾値生成回路２１と帰還電流合算回路２２とは接続される。より具体的には、接続ノードＮＨとトランスコンダクタンスアンプ２２２の出力端が接続ノードＮＨ２で接続され、接続ノードＮＬとトランスコンダクタンスアンプ２２３の出力端が接続ノードＮＬ２で接続される。
【００８９】
上側オフ閾値ＶＴＨＨ’（図２）は、接続ノードＮＨ２に生成され、下側オフ閾値ＶＴＨＬ’（図２）は、接続ノードＮＬ２に生成される。
【００９０】
上側オフ閾値ＶＴＨＨ’は、シンク電流Ｉ２２２が流れない場合は、上側出力電流ＩｏＨがそのまま抵抗Ｒ２１２に流れ、上側オフ閾値ＶＴＨＨ’は上側オフ閾値ＶＴＨＨと一致する。シンク電流Ｉ２２２の流れる量が大きくなるほど、抵抗Ｒ２１２に流れる電流が減るので、上側オフ閾値ＶＴＨＨ’は上側オフ閾値ＶＴＨＨより低下する。
【００９１】
下側オフ閾値ＶＴＨＬ’は、ソース電流Ｉ２２３が流れない場合は、下側出力電流ＩｏＬがそのまま抵抗Ｒ２１３に流れ、下側オフ閾値ＶＴＨＬ’は下側オフ閾値ＶＴＨＬと一致する。ソース電流Ｉ２２３の流れる量が大きくなるほど、抵抗Ｒ２１３に流れる電流が減るので、下側オフ閾値ＶＴＨＬ’は下側オフ閾値ＶＴＨＬより上昇する。
【００９２】
ここで、図１０に示すように、ＤＣレベルシフト回路２３（図２）は、電源電圧Ｖ２３の印加端とグランド電位の印加端との間での抵抗Ｒ２３１と抵抗Ｒ２３２との直列接続によって構成される。抵抗Ｒ２３１とＲ２３２との接続ノードＮ２３は、ＶＬＬＣ端子に接続される。
【００９３】
このようなＤＣレベルシフト回路２３により、ＶＬＬＣ端子に生成される０Ｖを中心とした共振電圧検出信号ＶＣＲは、電源電圧Ｖ２３を抵抗Ｒ２３１，Ｒ２３２によって分圧した電圧を中心とした共振電圧検出信号ＶＣＲ’へレベルシフトされる。
【００９４】
接続ノードＮ２３は、上側コンパレータ２４の非反転入力端に接続されるとともに、下側コンパレータ２５の反転入力端に接続される。また、接続ノードＮＨ２は、上側コンパレータ２４の反転入力端に接続され、接続ノードＮＬ２は、下側コンパレータ２５の非反転入力端に接続される。これにより、上側コンパレータ２４は、共振電圧検出信号ＶＣＲ’と上側オフ閾値ＶＴＨＨ’とを比較し、比較結果として上側オフ信号Ｈ_ＯＦＦを出力する。また、下側コンパレータ２５は、共振電圧検出信号ＶＣＲ’と下側オフ閾値ＶＴＨＬ’とを比較し、比較結果として下側オフ信号Ｌ_ＯＦＦを出力する。
【００９５】
上側オフ信号Ｈ_ＯＦＦおよび下側オフ信号Ｌ_ＯＦＦは、スイッチング制御部２７に入力される。後述する図１１に示すように、スイッチング制御部２７において、上側オフ信号Ｈ_ＯＦＦは上側ＤフリップフロップＤＨのリセット端子に入力され、下側オフ信号Ｌ_ＯＦＦは下側ＤフリップフロップＤＬのリセット端子に入力される。
【００９６】
これにより、共振電圧検出信号ＶＣＲ’が上側オフ閾値ＶＴＨＨ’を上回ると、上側コンパレータ２４によって上側オフ信号Ｈ_ＯＦＦがＨｉｇｈへ切替えられ、上側ＤフリップフロップＤＨがリセットされ、ゲート駆動信号ＧＨがＬｏｗへ切替えられ、スイッチング素子Ｑ１はオフへ切替えられる。
【００９７】
また、共振電圧検出信号ＶＣＲ’が下側オフ閾値ＶＴＨＬ’を下回ると、下側コンパレータ２５によって下側オフ信号Ｌ_ＯＦＦがＨｉｇｈへ切替えられ、下側ＤフリップフロップＤＬがリセットされ、ゲート駆動信号ＧＬがＬｏｗへ切替えられ、スイッチング素子Ｑ２はオフへ切替えられる。
【００９８】
＜６．スイッチング素子のオンタイミング決定＞
また、図１０に示すように、電源制御ＩＣ２は、スイッチングのオンタイミングを制御するための構成を有する。オンタイミング制御部２６は、ＳＷ端子に生成されるスイッチ電圧検出信号ＶＳＷに基づいて上側オン信号ＱＨと下側オン信号ＱＬを出力する。スイッチング制御部２７は、上側オン信号ＱＨ、下側オン信号ＱＬ、上側オフ信号Ｈ_ＯＦＦ、および下側オフ信号Ｌ_ＯＦＦに基づいてゲート駆動信号ＧＨ，ＨＬを生成する。
【００９９】
図１１は、オンタイミング制御部２６およびスイッチング制御部２７の一構成例を示す回路図である。
【０１００】
図１１に示すように、オンタイミング制御部２６は、トランジスタ２６１と、コンパレータ２６２，２６３と、インバータ２６４，２６５と、Ｄフリップフロップ２６６，２６７と、を有する。
【０１０１】
ｎチャネルＭＯＳＦＥＴで構成されるトランジスタ２６１のドレインは、ＳＷ端子に接続される。トランジスタ２６１のゲートには、基準電圧Ｖ２６１が印加される。トランジスタ２６１のソースは、コンパレータ２６２の非反転入力端とともにコンパレータ２６３の反転入力端に接続される。
【０１０２】
コンパレータ２６２の反転入力端には、正の基準電圧Ｖｒｅｆｈが印加される。コンパレータ２６２の出力端は、インバータ２６４の入力端に接続される。インバータ２６４の出力端は、Ｄフリップフロップ２６６のクロック端子とともにＤフリップフロップ２６７のリセット端子に接続される。コンパレータ２６３の非反転入力端には、負の基準電圧Ｖｒｅｆｌが印加される。コンパレータ２６３の出力端は、インバータ２６５の入力端に接続される。インバータ２６５の出力端は、Ｄフリップフロップ２６７のクロック端子とともにＤフリップフロップ２６６のリセット端子に接続される。
【０１０３】
Ｄフリップフロップ２６６のＱ出力端子から上側オン信号ＱＨが出力され、Ｄフリップフロップ２６７のＱ出力端子から下側オン信号ＱＬが出力される。なお、オンタイミング制御部２６のより詳細については後述する。
【０１０４】
また、図１１に示すように、スイッチング制御部２７は、ＡＮＤ回路Ａ３，Ａ４と、インバータＩＶ１，ＩＶ２と、ＯＲ回路ＯＲ１と、上側ＤフリップフロップＤＨと、下側ＤフリップフロップＤＬと、最小デッドタイム部ＤＴ１，ＤＴ２と、を有する。
【０１０５】
ＡＮＤ回路Ａ３の一方の入力端には、上側オン信号ＱＨが入力され、他方の入力端には、最小デッドタイム部ＤＴ１の出力がインバータＩＶ１を介して入力される。
【０１０６】
ＡＮＤ回路Ａ３の出力端は、ＯＲ回路ＯＲ１の一方の入力端に接続される。ＯＲ回路１の他方の入力端には、起動信号ＳＴＡＲＴ_Ｈが入力される。ＯＲ回路ＯＲ１の出力端は、上側ＤフリップフロップＤＨのクロック端子に接続される。
【０１０７】
起動信号ＳＴＡＲＴ_ＨをＨｉｇｈへ立ち上げることで、上側ＤフリップフロップＤＨが駆動信号ＧＨをＨｉｇｈに切替え、スイッチング動作状態へ移行する。スイッチング動作状態では、起動信号ＳＴＡＲＴ_ＨはＬｏｗであるので、ＯＲ回路ＯＲ１の出力レベルはＡＮＤ回路Ａ３の出力に応じたものとなる。
【０１０８】
最小デッドタイム部ＤＴ１は、ゲート駆動信号ＧＬのＬｏｗへの切替えを検出すると、カウントを開始し、最小デッドタイムに相当する所定期間をカウントすると、Ｌｏｗへ切替えた出力をインバータＩＶ１に入力させる。オンタイミング制御部２６によって上側オン信号ＱＨがＨｉｇｈへ切替えられても、未だ上記所定期間がカウントされていない場合は、インバータＩＶ１からＡＮＤ回路Ａ３へ入力される信号はＬｏｗであるので、ＡＮＤ回路Ａ３の出力はＬｏｗで維持される。その後、上記所定期間がカウントされると、インバータＩＶ１の出力がＨｉｇｈへ切替えられるので、ＡＮＤ回路Ａ３の出力はＨｉｇｈへ切替えられる。なお、上記所定期間のカウント後に上側オン信号ＱＨがＨｉｇｈへ切替えられた場合は、その時点でＡＮＤ回路Ａ３の出力はＨｉｇｈへ切替えられる。
【０１０９】
ＡＮＤ回路Ａ３の出力がＨｉｇｈへ切替えられると、上側ＤフリップフロップＤＨのＱ出力端子から出力されるゲート駆動信号ＧＨはＨｉｇｈへ切替えられ、スイッチング素子Ｑ１はオンへ切替えられる。このように、スイッチング素子Ｑ２がオフとなってからスイッチング素子Ｑ１がオンとなるまでのデッドタイム（同時オフ期間）が調整され、当該デッドタイムは最小デッドタイム以上に確保される。
【０１１０】
また、ＡＮＤ回路Ａ４の一方の入力端には、下側オン信号ＱＬが入力され、他方の入力端には、最小デッドタイム部ＤＴ２の出力がインバータＩＶ２を介して入力される。ＡＮＤ回路Ａ４の出力端は、下側ＤフリップフロップＤＬのクロック端子に接続される。
【０１１１】
最小デッドタイム部ＤＴ２は、ゲート駆動信号ＧＨのＬｏｗへの切替えを検出すると、カウントを開始し、最小デッドタイムに相当する所定期間をカウントすると、Ｌｏｗへ切替えた出力をインバータＩＶ２に入力させる。オンタイミング制御部２６によって下側オン信号ＱＬがＨｉｇｈへ切替えられても、未だ上記所定期間がカウントされていない場合は、インバータＩＶ２からＡＮＤ回路Ａ４へ入力される信号はＬｏｗであるので、ＡＮＤ回路Ａ４の出力はＬｏｗで維持される。その後、上記所定期間がカウントされると、インバータＩＶ２の出力がＨｉｇｈへ切替えられるので、ＡＮＤ回路Ａ４の出力はＨｉｇｈへ切替えられる。なお、上記所定期間のカウント後に下側オン信号ＱＬがＨｉｇｈへ切替えられた場合は、その時点でＡＮＤ回路Ａ４の出力はＨｉｇｈへ切替えられる。
【０１１２】
ＡＮＤ回路Ａ４の出力がＨｉｇｈへ切替えられると、下側ＤフリップフロップＤＬのＱ出力端子から出力されるゲート駆動信号ＧＬはＨｉｇｈへ切替えられ、スイッチング素子Ｑ２はオンへ切替えられる。このように、スイッチング素子Ｑ１がオフとなってからスイッチング素子Ｑ２がオンとなるまでのデッドタイムが調整され、当該デッドタイムは最小デッドタイム以上に確保される。
【０１１３】
＜７．スイッチ電圧の挙動＞
ここで、オンタイミング制御部２６の動作について説明する前に、スイッチ電圧ＳＷの挙動について図１２および図１３を用いて説明する。
【０１１４】
図１２は、スイッチング素子Ｑ１がオフ、スイッチング素子Ｑ２がオンの状態から同時オフ状態を経てスイッチング素子Ｑ１がオン、スイッチング素子Ｑ２がオフとなるまでの共振電流Ｉｒおよびスイッチ電圧ＳＷの挙動を示す図である。なお、図１２および後述の図１３において、１次側巻線Ｎｐに直列接続される共振インダクタＬｒ、スイッチング素子Ｑ１，Ｑ２のそれぞれのボディダイオードＢＤ１，ＢＤ２、およびスイッチング素子Ｑ２のドレイン・ソース間に配置される寄生容量ＣＣを図示している。なお、寄生容量ＣＣと並列に別途、容量素子を接続した構成を採ってもよい。
【０１１５】
また、入力電圧Ｖｉｎは、一例として４００Ｖとしている。
【０１１６】
図１２に示すように、スイッチング素子Ｑ１がオフ、スイッチング素子Ｑ２がオンの状態では、共振電流Ｉｒは、共振インダクタＬｒ、接続ノードＮｓ、スイッチング素子Ｑ２の順に流れる。このとき、スイッチ電圧ＳＷは、０Ｖである。
【０１１７】
そして、タイミングｔ１２１でスイッチング素子Ｑ１，Ｑ２が双方ともにオフとされてデッドタイムが開始されると、共振電流Ｉｒは、接続ノードＮｓからスイッチング素子Ｑ１のボディダイオードＢＤ１を経由して流れ始める。このとき、寄生容量ＣＣへの充電が開始され、スイッチ電圧ＳＷは上昇を開始する。
【０１１８】
スイッチ電圧ＳＷは、上昇してタイミングｔ１２２で４００Ｖに到達すると、４００Ｖで一定となる。スイッチ電圧ＳＷが４００Ｖに到達する瞬間であるタイミングｔ１２２で、スイッチング素子Ｑ１をオンとすることができれば、ＺＶＳによるターンオンを精度良く行うことができる。仮に、タイミングｔ１２２より早めにスイッチング素子Ｑ１をオンとすると、スイッチング素子Ｑ１のハードスイッチングとなってしまい、タイミングｔ１２２より遅めにスイッチング素子Ｑ１をオンとすると、ボディダイオードＢＤ１に流れる電流により無駄な電力消費が生じる。
【０１１９】
また、図１３は、スイッチング素子Ｑ１がオン、スイッチング素子Ｑ２がオフの状態から同時オフ状態を経てスイッチング素子Ｑ１がオフ、スイッチング素子Ｑ２がオンとなるまでの共振電流Ｉｒおよびスイッチ電圧ＳＷの挙動を示す図である。
【０１２０】
図１３に示すように、スイッチング素子Ｑ１がオン、スイッチング素子Ｑ２がオフの状態では、共振電流Ｉｒは、スイッチング素子Ｑ１、接続ノードＮｓ、共振インダクタＬｒの順に流れる。このとき、スイッチ電圧ＳＷは、４００Ｖである。
【０１２１】
そして、タイミングｔ１３１でスイッチング素子Ｑ１，Ｑ２が双方ともにオフとされてデッドタイムが開始されると、共振電流Ｉｒは、共振コンデンサＣｒからスイッチング素子Ｑ２のボディダイオードＢＤ２を経由して接続ノードＮｓへ向かって流れる。このとき、寄生容量ＣＣへの放電が開始され、スイッチ電圧ＳＷは下降を開始する。
【０１２２】
スイッチ電圧ＳＷは、下降してタイミングｔ１３２で０Ｖに到達すると、０Ｖで一定となる。スイッチ電圧ＳＷが０Ｖに到達する瞬間であるタイミングｔ１３２で、スイッチング素子Ｑ２をオンとすることができれば、ＺＶＳによるターンオンを精度良く行うことができる。仮に、タイミングｔ１３２より早めにスイッチング素子Ｑ２をオンとすると、スイッチング素子Ｑ２のハードスイッチングとなってしまい、タイミングｔ１３２より遅めにスイッチング素子Ｑ２をオンとすると、ボディダイオードＢＤ２に流れる電流により無駄な電力消費が生じる。
【０１２３】
＜８．オンタイミング制御部の動作＞
次に、オンタイミング制御部２６の動作について、図１４に示すタイミングチャートを用いて説明する。なお、図１４には、上段より順にスイッチ電圧ＳＷ、スイッチ電圧検出信号ＶＳＷ、コンパレータ２６２の出力ＰＨ、コンパレータ２６３の出力ＰＬ、上側オン信号ＱＨ、下側オン信号ＱＬを示す。
【０１２４】
スイッチング素子Ｑ２がオンからオフとなることにより、スイッチング素子Ｑ１，Ｑ２の双方がオフとなったタイミングｔ１４１で、共振電流による寄生容量の充電により、スイッチ電圧ＳＷは０Ｖから上昇を開始する。ここで、接続ノードＮｓとグランド電位の印加端との間に配置されるコンデンサＣ２および抵抗Ｒ４，Ｒ５による構成により、スイッチ電圧検出信号ＶＳＷは、０Ｖから上昇を開始する。
【０１２５】
ここで、トランジスタ２６１は、ドレインに入力されるスイッチ電圧検出信号ＶＳＷを基準電圧Ｖ２６１からゲート・ソース間の閾値電圧Ｖｇｓだけ低い所定電圧以下に制限する。従って、コンパレータ２６２は、制限後のアナログ信号Ｖａと正の基準電圧Ｖｒｅｆｈを比較する。コンパレータ２６２は、アナログ信号Ｖａが基準電圧Ｖｒｅｆｈ以下の場合、Ｌｏｗの出力ＰＨを出力し、アナログ信号Ｖａが基準電圧Ｖｒｅｆｈを上回った場合、Ｈｉｇｈの出力ＰＨを出力する。コンパレータ２６２は、入力されるアナログ信号Ｖａをパルス状の出力ＰＨに整形する。
【０１２６】
また、コンパレータ２６３は、制限後のアナログ信号Ｖａと負の基準電圧Ｖｒｅｆｌを比較する。コンパレータ２６３は、アナログ信号Ｖａが基準電圧Ｖｒｅｆｌ以上の場合、Ｌｏｗの出力ＰＬを出力し、アナログ信号Ｖａが基準電圧Ｖｒｅｆｌを下回った場合、Ｈｉｇｈの出力ＰＬを出力する。コンパレータ２６３は、入力されるアナログ信号Ｖａをパルス状の出力ＰＬに整形する。
【０１２７】
図１４の説明に戻り、タイミングｔ１４１からスイッチ電圧検出信号ＶＳＷが上昇を開始し、タイミングｔ１４２でアナログ信号Ｖａが基準電圧Ｖｒｅｆｈを上回ると、出力ＰＨがＨｉｇｈに切替えられ、Ｄフリップフロップ２６７がリセットされて下側オン信号ＱＬはＬｏｗに切替えられる。
【０１２８】
その後、スイッチ電圧検出信号ＶＳＷは上昇を続け、スイッチ電圧ＳＷが４００Ｖに到達したタイミングｔ１４３でスイッチ電圧検出信号ＶＳＷは、０Ｖまでの下降を開始する。スイッチ電圧検出信号ＶＳＷは、抵抗Ｒ４，Ｒ５による分圧後の所定の電圧Ｖｉｎ’まで上昇するが、電圧Ｖｉｎ’はトランジスタ２６１によって制限される。これにより、コンパレータ２６２，２６３の耐圧を高くする必要が無い。
【０１２９】
スイッチ電圧検出信号ＶＳＷの下降によってアナログ信号Ｖａが基準電圧Ｖｒｅｆｈ以下となったタイミングｔ１４４で、出力ＰＨはＬｏｗに切替えられる。これにより、インバータ２６４の出力はＨｉｇｈへ立ち上り、Ｄフリップフロップ２６６は上側オン信号ＱＨをＨｉｇｈに切替え、ゲート駆動信号ＧＨはＨｉｇｈに切替えられ、スイッチング素子Ｑ１はオンに切替えられる。
【０１３０】
このように、スイッチング素子Ｑ１，Ｑ２が双方オフの状態でスイッチ電圧ＳＷが４００Ｖに到達した瞬間をスイッチ電圧検出信号ＶＳＷの下降によって検出してスイッチング素子Ｑ１をオンとするので、スイッチング素子Ｑ１のターンオン時のＺＶＳを精度良く行うことができ、効率を向上させることができる。
【０１３１】
スイッチング素子Ｑ１がオン、スイッチング素子Ｑ２がオフの状態では、スイッチ電圧ＳＷは４００Ｖに維持される。そして、スイッチング素子Ｑ１がオンからオフとなることにより、スイッチング素子Ｑ１，Ｑ２の双方がオフとなったタイミングｔ１４５で、共振電流による寄生容量の放電により、スイッチ電圧ＳＷは４００Ｖから下降を開始する。ここで、スイッチ電圧検出信号ＶＳＷは０Ｖから下降を開始し、タイミングｔ１４６でアナログ信号Ｖａが基準電圧Ｖｒｅｆｌを下回ると、出力ＰＬがＨｉｇｈに切替えられ、Ｄフリップフロップ２６６がリセットされて上側オン信号ＱＨはＬｏｗに切替えられる。
【０１３２】
その後、スイッチ電圧検出信号ＶＳＷは下降を続けるが、ツェナーダイオードＺ１によってスイッチ電圧検出信号ＶＳＷは順方向電圧Ｖｆによって−Ｖｆ以上となるように制限される。これにより、電源制御ＩＣ２のチップ基板に負の電圧を印加することによる誤動作を抑制することができる。
【０１３３】
そして、下降によってスイッチ電圧ＳＷが０Ｖに到達したタイミングｔ１４７でスイッチ電圧検出信号ＶＳＷは、０Ｖまでの上昇を開始する。スイッチ電圧検出信号ＶＳＷの上昇によってアナログ信号Ｖａが基準電圧Ｖｒｅｆｌ以上となったタイミングｔ１４８で、出力ＰＬはＬｏｗに切替えられる。これにより、インバータ２６５の出力はＨｉｇｈへ立ち上り、Ｄフリップフロップ２６７は下側オン信号ＱＬをＨｉｇｈに切替え、ゲート駆動信号ＧＬはＨｉｇｈに切替えられ、スイッチング素子Ｑ２はオンに切替えられる。
【０１３４】
このように、スイッチング素子Ｑ１，Ｑ２が双方オフの状態でスイッチ電圧ＳＷが０Ｖに到達した瞬間をスイッチ電圧検出信号ＶＳＷの上昇によって検出してスイッチング素子Ｑ２をオンとするので、スイッチング素子Ｑ２のターンオン時のＺＶＳを精度良く行うことができ、効率を向上させることができる。
【０１３５】
また、スイッチ電圧ＳＷが４００Ｖまで上昇または０Ｖまで下降変化する際のスルーレートは、ＬＬＣ共振コンバータ５２の負荷の大きさ（すなわちデッドタイム開始時にトランスＴｒに残っている電流の値）、および寄生容量ＣＣの大きさによって変化するが、本実施形態では、変化するスルーレートに応じてスイッチ電圧ＳＷが４００Ｖまたは０Ｖに到達する瞬間をスイッチ電圧検出信号ＶＳＷによって検出できるので、ターンオン時のＺＶＳを精度良く行うことができる。
【０１３６】
＜９．スイッチング動作状態での波形例＞
ここで、図１５は、ＬＬＣ共振コンバータ５２の負荷が軽負荷である場合の各信号波形を示すタイミングチャートである。図１６は、ＬＬＣ共振コンバータ５２の負荷が重負荷である場合の各信号波形を示すタイミングチャートである。図１５および図１６ともに、上段から順に、共振電圧検出信号ＶＣＲ、共振電圧検出信号ＶＣＲ’、共振電流検出信号ＶＩＳ、および、ゲート駆動信号ＧＨ，ＧＬを示す。なお、共振電圧検出信号ＶＣＲ’は、上側オフ閾値ＶＴＨＨ’および下側オフ閾値ＶＴＨＬ’と併せて示す。
【０１３７】
また、共振電圧検出信号ＶＣＲ’は、共振電圧検出信号ＶＣＲに対して中心を０Ｖから２Ｖへレベルシフトした例としている。すなわち、電源電圧Ｖ２３（図１０）を４Ｖとして、抵抗Ｒ２３１と抵抗Ｒ２３２の抵抗比を１：１とした場合である。また、電圧Ｖｎｃ（＝Ｖ２１２）を例として２Ｖとしている。
【０１３８】
図１６に示す重負荷の場合は、図１５に示す軽負荷の場合に比べて、帰還電圧Ｖｆｂの値が高いので、上側オフ閾値ＶＴＨＨと下側オフ閾値ＶＴＨＬとの乖離が大きくなる。図１５および図１６ともに、ゲート駆動信号ＧＨがオンレベル（Ｈｉｇｈ）へ切替えられると、シンク電流Ｉ２２２が流れ始め、上側オフ閾値ＶＴＨＨ’が低下する。そして、共振電圧検出信号ＶＣＲ’が上側オフ閾値ＶＴＨＨ’を上回ったタイミングでゲート駆動信号ＧＨがオフレベル（Ｌｏｗ）へ切替えられる。また、図１５および図１６ともに、ゲート駆動信号ＧＬがオンレベル（Ｈｉｇｈ）へ切替えられると、ソース電流Ｉ２２３が流れ始め、下側オフ閾値ＶＴＨＬ’が上昇する。そして、共振電圧検出信号ＶＣＲ’が下側オフ閾値ＶＴＨＬ’を下回ったタイミングでゲート駆動信号ＧＬがオフレベル（Ｌｏｗ）へ切替えられる。
【０１３９】
＜１０．変形例＞
図１７は、一変形例に係るオンタイミング制御部２６の構成を示す回路図である。図１７に示す構成の先述した図１１に示した構成との相違点は、平均検出部２６８を設けていることである。
【０１４０】
負荷の大きさによってスイッチング素子Ｑ１，Ｑ２が双方オフ時のスイッチ電圧ＳＷのスルーレートは変化する。スルーレートが小さくなると、スイッチ電圧検出信号ＶＳＷの正負のピークが小さくなり、固定の基準電圧Ｖｒｅｆｈ，Ｖｒｅｆｌであると、比較が行えない場合がある。
【０１４１】
そこで、図１７に示す変形例では、平均検出部２６８によって共振電流検出信号ＶＩＳの正側の平均値を検出することで負荷の大きさを検出し、検出結果に応じて基準電圧Ｖｒｅｆｈ，Ｖｒｅｆｌを変化させる。なお、共振電流検出信号ＶＩＳの平均に限らず、例えば正側のピーク値を検出することで負荷の大きさを検出してもよい。
【０１４２】
＜１１．電源制御ＩＣの端子配置＞
ここで、電源制御ＩＣ２（図１）の端子配置について述べる。なお、以下では、端子を１番ピン〜１６番ピンと記載して説明する。
【０１４３】
図１は、ＩＣパッケージとしての電源制御ＩＣ２を上面から視た図である。電源制御ＩＣ２では、ＩＣチップが支持体（銅フレーム等）に固着される。ＩＣチップは、リードフレーム（銅フレーム等）とＡｕワイヤ等により接続される。図１に示す１番ピン〜１６番ピンは、リードフレームとして構成される。支持体、ＩＣチップ、およびリードフレームは、モールド樹脂等の封止材によって封止される。
【０１４４】
上面から視て矩形状の電源制御ＩＣ２において、第１辺に沿って１番〜８番ピンが順に配置され、第１辺と対向する第２辺に沿って９番〜１６番ピンが順に配置される。なお、１番〜８番ピンは、１６番〜９番ピンと一対一に対向する。
【０１４５】
１番、および１４番〜１６番ピンは、例えば４００Ｖ程度まで上昇する電圧が印加される端子であり、高耐圧の端子である。２番〜８番ピンは、低耐圧（例えば１０Ｖ以下）の端子である。９番〜１１番ピンは、中耐圧（例えば４０Ｖ以下）の端子である。
【０１４６】
１番ピンは、交流電圧Ｖａｃの印加端から直接に電圧が入力されるので、隣接する２番ピンを非接続端子として３番ピンから分離している。
【０１４７】
３番〜８番ピンは、高耐圧の端子および中耐圧の端子との隣接ショートを避けるため、第１辺の紙面下方に一群として集めて配置している。
【０１４８】
９番〜１１番ピンは、高耐圧の端子とのショートを避けるため、１３番ピンを非接続端子としている。
【０１４９】
１４番〜１６番ピンは、高耐圧の端子であるので、中耐圧の端子および低耐圧の端子との隣接ショートを避けるため、第２辺の紙面上方に一群として集めて配置している。但し、１４番〜１６番ピン間の電圧差は例えば３０Ｖ程度にしかならないので、当該ピンがショートしても問題はない。
【０１５０】
以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は種々の変形が可能である。
【産業上の利用可能性】
【０１５１】
本発明は、各種機器の電源として用いられるＬＬＣ共振コンバータに利用することができる。
【符号の説明】
【０１５２】
１  ＰＦＣ制御ＩＣ
２  電源制御ＩＣ
２１  オフ閾値生成回路
２１１  出力電流生成回路
２２  帰還電流合算回路
２２１  エラーアンプ
２２２、２２３  トランスコンダクタンスアンプ
２３  ＤＣレベルシフト回路
２４  上側コンパレータ
２５  下側コンパレータ
２６  オンタイミング制御部
２６１  トランジスタ
２６２、２６３  コンパレータ
２６４、２６５  インバータ
２６６、２６７  Ｄフリップフロップ
２６８  平均検出部
２７  スイッチング制御部
５  ＡＣ／ＤＣコンバータ
５１  力率改善回路
５２  ＬＬＣ共振コンバータ
ＤＢ  ダイオードブリッジ
Ｌ１  インダクタ
Ｄ１〜Ｄ５  ダイオード
Ｍ１  スイッチング素子
Ｒ１〜Ｒ８  抵抗
Ｃ１〜Ｃ９  コンデンサ
Ｚ１  ツェナーダイオード
Ｑ１、Ｑ２  スイッチング素子
Ｃｒ  共振コンデンサ
Ｌｒ  共振インダクタ
ＣＣ  寄生容量
Ｔｒ  トランス
Ｎｐ  １次巻線
Ｎｓ１、Ｎｓ２  ２次巻線
Ｎａ  補助巻線
Ｄ１１、Ｄ１２  ダイオード
ＰＣ  フォトカプラ
Ｐ１  発光素子
Ｐ２  受光素子
ＳＲ  シャントレギュレータ
Ｃ１０  出力コンデンサ
Ｒ１１、Ｒ１２  抵抗
ＤＨ  上側Ｄフリップフロップ
ＤＬ  下側Ｄフリップフロップ
Ａ３、Ａ４  ＡＮＤ回路
ＩＶ１、ＩＶ２  インバータ
ＯＲ１  ＯＲ回路
ＤＴ１、ＤＴ２  最小デッドタイム部
【図１】
2020078152.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2020078152.tif 000008
【図７】
2020078152.tif 000009
【図８】
2020078152.tif 000010
【図９】
2020078152.tif 000011
【図１０】
2020078152.tif 000012
【図１１】
2020078152.tif 000013
【図１２】
2020078152.tif 000014
【図１３】
2020078152.tif 000015
【図１４】
2020078152.tif 000016
【図１５】
2020078152.tif 000017
【図１６】
2020078152.tif 000018
【図１７】
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