(57)【要約】【課題】連続した出力伝達電流を生成するスイッチングレギュレータ及びその動作方法を提供する。【解決手段】本発明の入力電圧から出力電圧を生成するスイッチングレギュレータは、インダクタと、インダクタを通過する電流によって出力電圧を生成する出力キャパシタと、フライングキャパシタと、バックブーストモード時又はブーストモード時、第１位相でフライングキャパシタを入力電圧に充電し、第２位相で電荷ポンピングによって入力電圧からブースティングされた電圧をフライングキャパシタからインダクタに提供する複数のスイッチと、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力電圧から出力電圧を生成するスイッチングレギュレータであって、
インダクタと、
前記インダクタを通過する電流によって前記出力電圧を生成する出力キャパシタと、
フライングキャパシタと、
バックブーストモード時又はブーストモード時、第１位相で前記フライングキャパシタを前記入力電圧に充電し、第２位相で電荷ポンピングによって前記入力電圧からブースティングされた電圧を前記フライングキャパシタから前記インダクタに提供する複数のスイッチと、を備えることを特徴とするスイッチングレギュレータ。
【請求項２】
前記複数のスイッチは、前記バックブーストモード時、前記第１位相で接地電圧を前記インダクタに提供し、第２位相で前記インダクタを前記フライングキャパシタに接続させることを特徴とする請求項１に記載のスイッチングレギュレータ。
【請求項３】
前記複数のスイッチは、前記バックブーストモード時、前記第２位相に後続する第３位相で前記フライングキャパシタを前記入力電圧に充電し、前記インダクタに前記入力電圧を提供することを特徴とする請求項２に記載のスイッチングレギュレータ。
【請求項４】
前記複数のスイッチは、前記ブーストモード時、前記第１位相で前記インダクタに前記入力電圧を提供し、前記第２位相で前記インダクタを前記フライングキャパシタに接続させることを特徴とする請求項１に記載のスイッチングレギュレータ。
【請求項５】
前記インダクタを通過する電流は、前記第１位相及び前記第２位相で前記出力キャパシタ及び前記出力電圧を受信する負荷に提供されることを特徴とする請求項１に記載のスイッチングレギュレータ。
【請求項６】
前記出力キャパシタは、前記インダクタに連結されることを特徴とする請求項１に記載のスイッチングレギュレータ。
【請求項７】
前記複数のスイッチは、バックモード時、前記第１位相で前記インダクタに接地電圧を提供し、前記第２位相で前記インダクタに前記入力電圧を提供することを特徴とする請求項１に記載のスイッチングレギュレータ。
【請求項８】
前記複数のスイッチは、前記バックモード時、前記フライングキャパシタの両端に前記入力電圧及び前記接地電圧をそれぞれ提供することを特徴とする請求項７に記載のスイッチングレギュレータ。
【請求項９】
前記出力電圧の目標レベルにより、前記バックブーストモード、前記ブーストモード、又はバックモードを設定し、設定されたモードにより、前記複数のスイッチを制御するコントローラを更に含むことを特徴とする請求項１に記載のスイッチングレギュレータ。
【請求項１０】
入力電圧から出力電圧を生成するスイッチングレギュレータであって、
インダクタと、
前記インダクタを通過する電流によって前記出力電圧を生成する出力キャパシタと、
フライングキャパシタと、
バックブーストモード時又はブーストモード時、第１位相で前記インダクタに前記入力電圧又は接地電圧を提供し、第２位相で電荷ポンピングによって前記入力電圧からブースティングされた電圧を前記フライングキャパシタから前記インダクタに提供する複数のスイッチと、を備えることを特徴とするスイッチングレギュレータ。
【請求項１１】
前記複数のスイッチは、前記バックブーストモード時又はブーストモード時、前記第１位相で前記フライングキャパシタを前記入力電圧に充電し、前記第２位相で前記フライングキャパシタを前記インダクタに接続させることを特徴とする請求項１０に記載のスイッチングレギュレータ。
【請求項１２】
前記複数のスイッチは、前記バックブーストモード時、前記第２位相に後続する第３位相で前記フライングキャパシタを前記入力電圧に充電し、前記インダクタに前記入力電圧を提供することを特徴とする請求項１１に記載のスイッチングレギュレータ。
【請求項１３】
入力ノード及び出力ノードを有するスイッチングレギュレータであって、
前記入力ノードと接地ノードとの間で順次に直列連結された第１スイッチ、第２スイッチ、第３スイッチ、及び第４スイッチと、
前記入力ノードに連結された一端と、前記第３スイッチ及び前記第４スイッチに連結された一端とを有する第５スイッチと、
前記第２スイッチ及び前記第３スイッチに連結された一端と、前記出力ノードに連結された一端とを有するインダクタと、
前記出力ノードに連結された一端と、前記接地ノードに連結された一端とを有する出力キャパシタと、
前記第１スイッチ及び前記第２スイッチに連結された一端と、前記第３スイッチ、前記第４スイッチ、及び前記第５スイッチに連結された一端とを有するフライングキャパシタと、
前記第１スイッチ、前記第２スイッチ、前記第３スイッチ、前記第４スイッチ、及び前記第５スイッチを制御するコントローラと、を備えることを特徴とするスイッチングレギュレータ。
【請求項１４】
前記コントローラは、バックブーストモード時、第１位相で前記第１スイッチ、前記第３スイッチ、及び前記第４スイッチをオンにして前記第２スイッチ及び前記第５スイッチをオフにし、第２位相で前記第２スイッチ及び前記第５スイッチをオンにして前記第１スイッチ、前記第３スイッチ、及び前記第４スイッチをオフにすることを特徴とする請求項１３に記載のスイッチングレギュレータ。
【請求項１５】
前記コントローラは、バックブーストモード時、前記第２位相に後続する第３位相で前記第１スイッチ、前記第２スイッチ、及び前記第４スイッチをオンにして前記第３スイッチ及び前記第５スイッチをオフにすることを特徴とする請求項１４に記載のスイッチングレギュレータ。
【請求項１６】
前記インダクタを通過する電流は、前記第１位相及び前記第２位相で前記出力キャパシタ及び前記出力ノードに連結される負荷に提供されることを特徴とする請求項１４に記載のスイッチングレギュレータ。
【請求項１７】
前記コントローラは、ブーストモード時、第１位相で前記第１スイッチ、前記第２スイッチ、及び前記第４スイッチをオンにして前記第３スイッチ及び前記第５スイッチをオフにし、第２位相で前記第２スイッチ及び前記第５スイッチをオンにして前記第１スイッチ、前記第３スイッチ、及び前記第４スイッチをオフにすることを特徴とする請求項１３に記載のスイッチングレギュレータ。
【請求項１８】
前記インダクタを通過する電流は、前記第１位相及び前記第２位相で前記出力キャパシタ及び前記出力ノードに連結される負荷に提供されることを特徴とする請求項１７に記載のスイッチングレギュレータ。
【請求項１９】
前記コントローラは、バックモード時、第１位相で前記第１スイッチ、前記第３スイッチ、及び前記第４スイッチをオンにして前記第２スイッチ及び前記第５スイッチをオフにし、第２位相で前記第１スイッチ、前記第２スイッチ、及び前記第４スイッチをオンにして前記第３スイッチ及び前記第５スイッチをオフにすることを特徴とする請求項１３に記載のスイッチングレギュレータ。
【請求項２０】
前記第１スイッチ、前記第２スイッチ、前記第３スイッチ、前記第４スイッチ、及び前記第５スイッチに加わる電圧は、バックブーストモード、ブーストモード、及びバックモードに関係なく、前記入力ノードの電圧以下であることを特徴とする請求項１３に記載のスイッチングレギュレータ。
【請求項２１】
複数の位相を含む周期に応じて反復されるスイッチングレギュレータの動作方法であって、
第１位相でフライングキャパシタを入力電圧に充電する段階と、
前記第１位相に後続する第２位相で電荷ポンピングによって前記フライングキャパシタの一端の電圧をブースティングする段階と、
前記第２位相で前記ブースティングされた電圧をインダクタに提供する段階と、を有することを特徴とするスイッチングレギュレータの動作方法。
【請求項２２】
前記第１位相で前記インダクタに接地電圧を提供する段階を更に含むことを特徴とする請求項２１に記載のスイッチングレギュレータの動作方法。
【請求項２３】
前記第２位相に後続する第３位相で前記インダクタに前記入力電圧を提供する段階を更に含むことを特徴とする請求項２２に記載のスイッチングレギュレータの動作方法。
【請求項２４】
前記第１位相で前記インダクタに前記入力電圧を提供する段階を更に含むことを特徴とする請求項２２に記載のスイッチングレギュレータの動作方法。
【請求項２５】
前記ブースティングされた電圧は、前記入力電圧の２倍であることを特徴とする請求項２１に記載のスイッチングレギュレータの動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、供給電圧生成に関し、より詳細には、連続した出力伝達電流を生成するスイッチングレギュレータ及びその動作方法に関する。
【背景技術】
【０００２】
供給電圧（ｓｕｐｐｌｙ  ｖｏｌｔａｇｅ）は、電子部品に電力を提供するために生成され、電子部品による電力消耗を低減させるために、電子部品に提供される供給電圧のレベルが変更される。例えば、デジタル信号を処理するデジタル回路の場合、相対的に低い性能が要求されるときに低レベルの供給電圧が提供される一方、相対的に高い性能が要求されるときに高レベルの供給電圧が提供される。それにより、多様なレベルの供給電圧を生成することができるスイッチングレギュレータが使用され、スイッチングレギュレータは、迅速に変更可能に低減されたノイズを有する供給電圧を生成することが要求される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２０１７／０１４９３１号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、連続した出力伝達電流を生成るスイッチングレギュレータ及びその動作方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するためになされた本発明の一態様による入力電圧から出力電圧を生成するスイッチングレギュレータは、インダクタと、前記インダクタを通過する電流によって前記出力電圧を生成する出力キャパシタと、フライングキャパシタと、バックブースト（ｂｕｃｋ−ｂｏｏｓｔ）モード時又はブーストモード時、第１位相で前記フライングキャパシタを前記入力電圧に充電し、第２位相で電荷ポンピングによって前記入力電圧からブースティングされた電圧を前記フライングキャパシタから前記インダクタに提供する複数のスイッチと、を備える。
【０００６】
上記目的を達成するためになされた本発明の他の態様による入力電圧から出力電圧を生成するスイッチングレギュレータは、インダクタと、前記インダクタを通過する電流によって前記出力電圧を生成する出力キャパシタと、フライングキャパシタと、バックブーストモード時又はブーストモード時、第１位相で前記インダクタに前記入力電圧又は接地電圧を提供し、第２位相で電荷ポンピングによって前記入力電圧からブースティングされた電圧を前記フライングキャパシタから前記インダクタに提供する複数のスイッチと、を備える。
【０００７】
上記目的を達成するためになされた本発明の更に他の態様による入力ノード及び出力ノードを有するスイッチングレギュレータは、前記入力ノードと接地ノードとの間で順次に直列連結された第１スイッチ、第２スイッチ、第３スイッチ及び、第４スイッチと、前記入力ノードに連結された一端と、前記第３スイッチ及び前記第４スイッチに連結された一端とを有する第５スイッチと、前記第２スイッチ及び前記第３スイッチに連結された一端と、前記出力ノードに連結された一端とを有するインダクタと、前記出力ノードに連結された一端と前記接地ノードに連結された一端とを有する出力キャパシタと、前記第１スイッチ及び前記第２スイッチに連結された一端と、前記第３スイッチ、前記第４スイッチ、及び前記第５スイッチに連結された一端とを有するフライングキャパシタと、前記第１スイッチ、前記第２スイッチ、前記第３スイッチ、前記第４スイッチ、及び前記第５スイッチを制御するコントローラと、を備える。
【０００８】
上記目的を達成するためになされた本発明の一態様による複数の位相を含む周期に応じて反復されるスイッチングレギュレータの動作方法は、第１位相でフライングキャパシタを入力電圧に充電する段階と、前記第１位相に後続する第２位相で電荷ポンピングによって前記フライングキャパシタの一端の電圧をブースティングする段階と、前記第２位相で前記ブースティングされた電圧をインダクタに提供する段階と、を有する。
【発明の効果】
【０００９】
本発明によれば、低減されたノイズを有する供給電圧を生成し、改善された動作信頼度、及び効率性を有するスイッチングレギュレータを提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態によるスイッチングレギュレータを示すブロック図である。
【図２Ａ】比較例によるスイッチングレギュレータを示す図である。
【図２Ｂ】比較例によるスイッチングレギュレータを示す図である。
【図３】本発明の第１実施形態によるスイッチングレギュレータを示す回路図である。
【図４Ａ】本発明の第１実施形態によるバックブーストモードにおけるスイッチングレギュレータを示す回路図である。
【図４Ｂ】本発明の第１実施形態によるバックブーストモードにおけるスイッチングレギュレータを示す回路図である。
【図５】本発明の第１実施形態による図４Ａ及び図４Ｂのスイッチングレギュレータの動作例を示すタイミング図である。
【図６】本発明の第２実施形態によるバックブーストモードにおけるスイッチングレギュレータを示す回路図である。
【図７】本発明の第２実施形態による図６のスイッチングレギュレータの動作例を示すタイミング図である。
【図８Ａ】本発明の第１実施形態によるブーストモードにおけるスイッチングレギュレータを示す回路図である。
【図８Ｂ】本発明の第１実施形態によるブーストモードにおけるスイッチングレギュレータを示す回路図である。
【図９】本発明の第１実施形態による図８Ａ及び図８Ｂのスイッチングレギュレータの動作例を示すタイミング図である。
【図１０Ａ】本発明の第１実施形態によるバックモードにおけるスイッチングレギュレータを示す回路図である。
【図１０Ｂ】本発明の第１実施形態によるバックモードにおけるスイッチングレギュレータを示す回路図である。
【図１１】本発明の第１実施形態による図１０Ａ及び図１０Ｂのスイッチングレギュレータの動作例を示すタイミング図である。
【図１２】本発明の他の実施形態によるスイッチングレギュレータを示すブロック図である。
【図１３Ａ】本発明の第１実施形態によるバックブーストモードにおけるスイッチングレギュレータの動作方法を示すフローチャートである。
【図１３Ｂ】本発明の第２実施形態によるバックブーストモードにおけるスイッチングレギュレータの動作方法を示すフローチャートである。
【図１４】本発明の第１実施形態によるブーストモードにおけるスイッチングレギュレータの動作方法を示すフローチャートである。
【図１５】本発明の第１実施形態によるバックモードにおけるスイッチングレギュレータの動作方法を示すフローチャートである。
【図１６Ａ】本発明の第１実施形態によるバックブーストモードにおけるスイッチングレギュレータの動作方法の他の例を示すフローチャートである。
【図１６Ｂ】本発明の第２実施形態によるバックブーストモードにおけるスイッチングレギュレータの動作方法の他の例を示すフローチャートである。
【図１７】本発明の第１実施形態によるブーストモードにおけるスイッチングレギュレータの動作方法の他の例を示すフローチャートである。
【図１８】本発明の第１実施形態によるバックモードにおけるスイッチングレギュレータの動作方法の他の例を示すフローチャートである。
【図１９】本発明の一実施形態によるシステムを示す図である。
【図２０】本発明の一実施形態による無線通信装置を示すブロック図である。
【発明を実施するための形態】
【００１１】
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。
【００１２】
図１は、本発明の一実施形態によるスイッチングレギュレータ１０を示すブロック図である。スイッチングレギュレータ１０は、入力ノード１３を介して入力電圧ＶＩＮを受信し、出力ノード１４を介して出力電圧ＶＯＵＴを出力する。出力電圧ＶＯＵＴは、他の電子部品（又は、負荷）の供給電圧（ｓｕｐｐｌｙ  ｖｏｌｔａｇｅ）として使用される。図１に示すように、スイッチングレギュレータ１０は、スイッチ回路１１、コントローラ１２、フライングキャパシタＣＦ、インダクタＬ、及び出力キャパシタＣＯを含む。一部実施形態において、スイッチングレギュレータ１０に含まれる構成要素は１つの半導体パッケージに含まれる。一部実施形態において、スイッチングレギュレータ１０は印刷回路基板（ＰＣＢ：ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ  ｂｏａｒｄ）を含み、スイッチングレギュレータ１０の構成要素のうちの少なくとも２個は、分離された半導体パッケージとして印刷回路基板（ＰＣＢ）に実装される。
【００１３】
スイッチングレギュレータ１０は、素子のオン／オフを切換え（ｓｗｉｔｃｈ）ることにより出力電圧ＶＯＵＴを生成する任意の電子回路を指す。例えば、スイッチングレギュレータ１０のスイッチ回路１１は、コントローラ１２から提供されるスイッチ制御信号Ｃ＿ＳＷに基づいてスイッチ回路１１に含まれる少なくとも１つのスイッチをオン（ｏｎ）／オフ（ｏｆｆ）し、それによりインダクタＬを通過するインダクタ電流ＩＬの経路を調整する。本明細書において、スイッチのオンはスイッチの両端が電気的に接続された（ｃｏｎｎｅｃｔｅｄ）状態を指し、スイッチのオフはスイッチの両端が電気的に遮断された（ｄｉｓｃｏｎｎｅｃｔｅｄ）状態を指す。また、オン状態のスイッチ及び／又は導線を経由して電気的に接続された２以上の構成要素は単に接続されたと称され、導線などを介して電気的に常時接続された２以上の構成要素は結合された（ｃｏｕｐｌｅｄ）と称される。
【００１４】
図３などを参照して後述するように、スイッチングレギュレータ１０の例として、ＤＣ−ＤＣコンバータは、ＤＣ電圧である入力電圧ＶＩＮからＤＣ電圧である出力電圧ＶＯＵＴを生成する。例えば、バック（ｂｕｃｋ）コンバータは、入力電圧ＶＩＮのレベルよりも低レベルの出力電圧ＶＯＵＴを生成し、降圧（ｓｔｅｐ−ｄｏｗｎ）コンバータとも称される。ブーストコンバータは、入力電圧ＶＩＮのレベルよりも高レベルの出力電圧ＶＯＵＴを生成し、昇圧（ｓｔｅｐ−ｕｐ）コンバータとも称される。バックブースト（ｂｕｃｋ−ｂｏｏｓｔ）（又は、昇降圧）コンバータは、入力電圧ＶＩＮのレベルよりも低いか又は高いレベルの出力電圧ＶＯＵＴを生成する。以下、本明細書において、スイッチングレギュレータ１０を、バックブーストＤＣ−ＤＣコンバータを主に参照して説明するが、本発明の一実施形態は、入力電圧ＶＩＮがＡＣ電圧であるＡＣ−ＤＣコンバータであるように、他種のスイッチングレギュレータ１０にも適用されるということは、理解されるであろう。
【００１５】
スイッチ回路１１は、コントローラ１２からスイッチ制御信号Ｃ＿ＳＷを受信してスイッチ制御信号Ｃ＿ＳＷによりオン／オフされる少なくとも１つのスイッチを含む。スイッチ回路１１は、スイッチ制御信号Ｃ＿ＳＷに基づいて、インダクタＬに提供される電圧を調節することによりインダクタＬを通過するインダクタ電流ＩＬを調整する。例えば、スイッチ回路１１は、出力キャパシタＣＯを充電するためにスイッチ制御信号Ｃ＿ＳＷに応答してインダクタ電流ＩＬを誘発させる一方、出力キャパシタＣＯの過充電を防止するためにスイッチ制御信号Ｃ＿ＳＷに応答してインダクタ電流ＩＬを調節する。スイッチ回路１１は、例えばスイッチングレギュレータ１０の出力電圧ＶＯＵＴを受信する負荷（ｌｏａｄ）ＬＤ（図３）がある場合、インダクタ電流ＩＬの少なくとも一部が負荷に提供される。スイッチ回路１１の例は、図３を参照して後述する。
【００１６】
図１に示すように、インダクタＬ及び出力キャパシタＣＯは直列連結され、それにより、コントローラ１２に流れる電流を無視すると、インダクタ電流ＩＬ及び出力伝達電流ＩＤは実質的に一致する。インダクタ電流ＩＬは、スイッチ回路１１によってインダクタＬに印加される電圧ＶＬに依存する。本明細書において、スイッチ回路１１及びインダクタＬが連結されたノードの電圧はインダクタ電圧ＶＬと称される。一部実施形態において、出力キャパシタＣＯのキャパシタンスは、スイッチングレギュレータ１０の出力端１４に連結される負荷に提供される電流（又は、負荷が消費する電流）に基づいて決定される。また、一部実施形態において、インダクタＬのインダクタンスは、出力キャパシタＣＯのキャパシタンス及び／又はスイッチング周波数に基づいて、例えばスイッチングレギュレータ１０の設計時に決定される。一部実施形態において、フライングキャパシタＣＦのキャパシタンスは、負荷に提供される電流、スイッチング周波数、入力電圧ＶＩＮ、及び／又は出力電圧ＶＯＵＴに基づいて決定される。
【００１７】
コントローラ１２は、基準電圧ＶＲＥＦ及び出力電圧ＶＯＵＴに基づいてスイッチ制御信号Ｃ＿ＳＷを生成する。例えば、コントローラ１２は、２以上の抵抗で出力電圧ＶＯＵＴを分割することによりフィードバック電圧を生成し、フィードバック電圧及び基準電圧ＶＲＥＦを比較することにより、フィードバック電圧が基準電圧ＶＲＥＦと一致するようにスイッチ制御信号Ｃ＿ＳＷを生成する。それにより、出力電圧ＶＯＵＴのレベルは基準電圧ＶＲＥＦのレベルによって決定され、基準電圧ＶＲＥＦのレベルを変更することにより出力電圧ＶＯＵＴのレベルが変更される。一部実施形態において、コントローラ１２は、上述の動作を遂行するために出力ノードの電流、即ちインダクタ電流ＩＬ又は出力伝達電流ＩＤを感知し、感知された電流の大きさに基づいてスイッチ制御信号Ｃ＿ＳＷを生成する。また、一部実施形態において、コントローラ１２は、出力電圧ＶＯＵＴ及び出力ノードの電流の両方に基づいてスイッチ制御信号Ｃ＿ＳＷを生成する。一部実施形態において、コントローラ１２は、少なくとも１つの比較器、少なくとも１つの論理ゲートを含む。
【００１８】
一部実施形態において、スイッチングレギュレータ１０は、出力電圧ＶＯＵＴの目標レベルにより、バックモード、バックブーストモード、又はブーストモードに設定される。例えば、コントローラ１２は、入力電圧ＶＩＮ及び基準電圧ＶＲＥＦに基づいてスイッチングレギュレータ１０のモードを設定する。一部実施形態において、コントローラ１２は、出力電圧ＶＯＵＴのレベルが入力電圧ＶＩＮの約９０％未満である場合、スイッチングレギュレータ１０をバックモードに設定し、出力電圧ＶＯＵＴのレベルが入力電圧ＶＩＮの約１１０％超である場合、スイッチングレギュレータ１０をブーストモードに設定し、出力電圧ＶＯＵＴのレベルが入力電圧ＶＩＮの約９０％以上約１１０％以下である場合、スイッチングレギュレータ１０をバックブーストモードに設定する。スイッチングレギュレータ１０が、バックモード、バックブーストモード、及びブーストモードをいずれも支援することにより、出力電圧ＶＯＵＴのレベルは広範囲に変動する。
【００１９】
コントローラ１２は、スイッチ回路１１に連結されたフライングキャパシタＣＦ及びスイッチ回路１１が電荷ポンプ（ｃｈａｒｇｅ  ｐｕｍｐ）として機能するようにスイッチ制御信号Ｃ＿ＳＷを生成し、スイッチング周期（ｃｙｃｌｅ）に含まれる一部位相（ｐｈａｓｅ）において、電荷ポンプによってブースティングされたインダクタ電圧ＶＬがインダクタＬに提供される。一部実施形態において、ブースティングされた電圧は、近似的に入力電圧ＶＩＮの２倍に対応する電圧である。それにより、図５などを参照して後述するように、出力キャパシタＣＯ及び負荷に提供される出力伝達電流ＩＤが連続して変動する。後述するように、図２Ａ及び図２Ｂのバックブーストコンバータから出力キャパシタＣＯ及び負荷ＬＤに提供される出力伝達電流ＩＤは、スイッチング周期毎に急激に変更される、それにより、スイッチングレギュレータ１０は良好ではない特性を有し、それを解消するためにコスト及び複雑度が増大してしまう。しかし、スイッチングレギュレータ１０において、連続して変動する出力伝達電流ＩＤは迅速に変更可能であり、低減されたノイズを有する出力電圧ＶＯＵＴを可能にする。また、不連続な出力伝達電流のピーク電流よりも低い出力伝達電流ＩＤのピーク電流により、素子、例えばインダクタＬ及び出力キャパシタＣＯは、小容量及び／又は低減された大きさを有する。それにより、コントローラ１２は、小型化され、他回路と共に容易に集積される。
【００２０】
スイッチングレギュレータ１０が生成する出力電圧ＶＯＵＴは電子部品に電力を提供する供給電圧として機能し、そのような電子部品はスイッチングレギュレータ１０の負荷と称される。例えば、出力電圧ＶＯＵＴは、デジタル信号を処理するデジタル回路、アナログ信号を処理するアナログ回路、及び／又はＲＦ信号を処理するＲＦ回路などに提供される。負荷の誤動作を防止するために、出力電圧ＶＯＵＴは、低減されたノイズを有することが要求され、特にスイッチングレギュレータ１０のスイッチング動作に起因するリップル（ｒｉｐｐｌｅ）を低減させることが要求される。また、負荷の電力消耗を低減させるために出力電圧ＶＯＵＴのレベルが動的に変更され、例えばスイッチングレギュレータ１０は、負荷で低い性能又は電力消耗が要求される場合に低レベルの出力電圧ＶＯＵＴを提供する一方、負荷で高い性能又は電力消耗が要求される場合に高レベルの出力電圧ＶＯＵＴを提供する。そのことから、出力電圧ＶＯＵＴのリップルを低減させるために出力キャパシタＣＯの増大されたキャパシタンスが要求される一方、出力電圧ＶＯＵＴのレベルを迅速に変更するために低減されたキャパシタンスが要求される。上述のように、スイッチングレギュレータ１０は、連続した出力伝達電流ＩＤにより低減されたリップルを有する出力電圧ＶＯＵＴを生成することができる。それにより、出力キャパシタＣＯのキャパシタンスは低減され、結果として、出力電圧ＶＯＵＴのレベルが迅速に変更されるだけではなく、スイッチングレギュレータ１０が小型化される。
【００２１】
図２Ａ及び図２Ｂは、比較例によるスイッチングレギュレータを示す図である。具体的に、図２Ａはバックブーストモードにおけるスイッチングレギュレータ２０ａの回路図及びその動作を示すタイミング図であり、図２Ｂはブーストモードにおけるスイッチングレギュレータ２０ｂの回路図及びその動作を示すタイミング図である。本明細書に含まれる図面において、スイッチング周期に含まれる位相の期間（ｄｕｒａｔｉｏｎ）は実質的に同一に示されるが、それは図解の便宜のためのものであり、位相の期間が異なるという点に留意する。以下、図２Ａ及び図２Ｂに関係する説明において、重複内容は省略される。
【００２２】
図２Ａを参照すると、スイッチングレギュレータ２０ａは、第１スイッチＳＷ２１、第２スイッチＳＷ２２、第３スイッチＳＷ２３、第４スイッチＳＷ２４、インダクタＬ、及び出力キャパシタＣＯを含み、負荷ＬＤがスイッチングレギュレータ２０ａに連結される。スイッチングレギュレータ２０ａは、バックモード、バックブーストモード、及びブーストモードを支援し、第１スイッチＳＷ２１、第２スイッチＳＷ２２、第３スイッチＳＷ２３、及び第４スイッチＳＷ２４のそれぞれが、モードによりオンになったりオフになったりする。例えば、図２Ａに示すように、バックブーストモードにおいて、第１スイッチＳＷ２１、第２スイッチＳＷ２２、第３スイッチＳＷ２３、及び第４スイッチＳＷ２４のそれぞれは、スイッチング周期に含まれる第１位相Ｐ１及び第２位相Ｐ２により、オンになったりオフになったりする。
【００２３】
図２Ａの回路図において、第１位相Ｐ１で、第１経路ＰＡ１ａとして示されるように、第２スイッチＳＷ２２及び第３スイッチＳＷ２３がオンになり、第１スイッチＳＷ２１及び第４スイッチＳＷ２４がオフになる。それにより、インダクタ電流ＩＬは、接地ノードから第２スイッチＳＷ２２、インダクタＬ、及び第３スイッチＳＷ２３を通過して出力キャパシタＣＯ及び負荷ＬＤに流れる。図２Ａのタイミング図に示すように、第１位相Ｐ１で、インダクタ電流ＩＬは漸進的に下降し、出力伝達電流ＩＤも下降する。
【００２４】
図２Ａの回路図において、第２位相Ｐ２で、第２経路ＰＡ２ａとして示されるように、第１スイッチＳＷ２１及び第４スイッチＳＷ２４がオンになり、第２スイッチＳＷ２２及び第３スイッチＳＷ２３がオフになる。それにより、インダクタ電流ＩＬは、入力ノードから第１スイッチＳＷ２１、インダクタＬ、及び第４スイッチＳＷ２４を通過して接地ノードに流れる。図２Ａのタイミング図に示すように、第２位相Ｐ２で、インダクタ電流ＩＬは漸進的に上昇する一方、出力伝達電流ＩＤは、オフになった第３スイッチＳＷ２３に起因して近似的にゼロになる。それにより、図２Ａのタイミング図に示すように、インダクタ電流ＩＬは連続する一方、出力伝達電流ＩＤは不連続である。また、所望レベルの出力電圧ＶＯＵＴのために、出力伝達電流ＩＤは高いピーク値ＩＰＥＡＫを有する。
【００２５】
図２Ｂを参照すると、スイッチングレギュレータ２０ｂは、ブーストモードにおいて、第２スイッチＳＷ２２がオフになり、第１スイッチＳＷ２１、第３スイッチＳＷ２３、及び第４スイッチＳＷ２４は、スイッチング周期に含まれる第１位相Ｐ１及び第２位相Ｐ２により、オンになったりオフになったりする。
【００２６】
図２Ｂの回路図において、第１位相Ｐ１で、第１経路ＰＡ１ｂとして示されるように、第１スイッチＳＷ２１及び第３スイッチＳＷ２３がオンになり、第４スイッチＳＷ２４がオフになる。それにより、インダクタ電流ＩＬは、入力ノードから第１スイッチＳＷ２１、インダクタＬ、及び第３スイッチＳＷ２３を通過して出力キャパシタＣＯ及び負荷ＬＤに流れる。図２Ｂのタイミング図に示すように、第１位相Ｐ１で、インダクタ電流ＩＬは漸進的に下降し、出力伝達電流ＩＤも下降する。
【００２７】
図２Ｂの回路図において、第２位相Ｐ２で、第２経路ＰＡ２ｂとして示されるように、第１スイッチＳＷ２１及び第４スイッチＳＷ２４がオンになり、第３スイッチＳＷ２３がオフになる。それにより、インダクタ電流ＩＬは、入力ノードから第１スイッチＳＷ２１、インダクタＬ、及び第４スイッチＳＷ２４を通過して接地ノードに流れる。図２Ｂのタイミング図に示すように、第２位相Ｐ２で、インダクタ電流ＩＬは漸進的に上昇する一方、出力伝達電流ＩＤは、オフになった第３スイッチＳＷ２３に起因して近似的にゼロになる。それにより、図２Ｂのタイミング図に示すように、インダクタ電流ＩＬは連続する一方、出力伝達電流ＩＤは不連続である。また、所望レベルの出力電圧ＶＯＵＴのために、出力伝達電流ＩＤは高いピーク値ＩＰＥＡＫを有する。
【００２８】
図３は、本発明の第１実施形態によるスイッチングレギュレータ３０を示す回路図である。図１のスイッチングレギュレータ１０に類似して、図３のスイッチングレギュレータ３０は、スイッチ回路３１、コントローラ３２、フライングキャパシタＣＦ、インダクタＬ、及び出力キャパシタＣＯを含み、負荷ＬＤがスイッチングレギュレータ３０に連結される。以下、図３に関係する説明において、図１に関係する説明と重複する内容は省略される。
【００２９】
スイッチ回路３１は、第１スイッチＳＷ１〜第５スイッチＳＷ５を含む。図３に示すように、第１スイッチＳＷ１、第２スイッチＳＷ２、第３スイッチＳＷ３、及び第４スイッチＳＷ４は入力ノードから接地ノードまでの間に順次に直列連結され、第５スイッチＳＷ５は入力ノードに連結された一端と第３スイッチＳＷ３及び第４スイッチＳＷに連結された一端とを有する。図３に示すスイッチは、コントローラ３２から提供されるスイッチ制御信号Ｃ＿ＳＷにより、両端を電気的に接続させたり電気的に遮断させたりする任意の構造を有する。スイッチは、パワースイッチと称され、一部実施形態において、スイッチ制御信号Ｃ＿ＳＷが印加されるゲートを有するＮＦＥＴ（Ｎ−ｃｈａｎｎｅｌ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）又はＰＦＥＴ（Ｐ−ｃｈａｎｎｅｌ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）を含み、一部実施形態において、相互直列連結されたり並列連結されたりする少なくとも１つのＮＦＥＴ及び／又は少なくとも１つのＰＦＥＴを含む。また、一部実施形態において、スイッチは、ＢＪＴ（ｂｉｐｏｌａｒ  ｊｕｎｃｔｉｏｎ  ｔｒａｎｓｉｓｔｏｒ）のような少なくとも１つの他類型のトランジスターを含む。
【００３０】
フライングキャパシタＣＦは、第１スイッチＳＷ１及び第２スイッチＳＷ２に連結された一端と第３スイッチＳＷ３及び第４スイッチＳＷ４に連結された一端とを有する。以下、図面を参照して後述するように、コントローラ３２は、第１スイッチＳＷ１〜第５スイッチＳＷ５及びフライングキャパシタＣＦが電荷ポンプとして動作するように、スイッチ制御信号Ｃ＿ＳＷを生成する。また、コントローラ３２は、電荷ポンプによってブースティングされたインダクタ電圧ＶＬをインダクタＬに印加するように、スイッチ制御信号Ｃ＿ＳＷを生成する。それにより、出力キャパシタＣＯに提供される出力伝達電流ＩＤは連続し、スイッチングレギュレータ３０は良好な特性を有する。以下、本実施形態について、図４Ａ及び図４Ｂのスイッチングレギュレータ４０を参照して説明する。
【００３１】
図４Ａ及び図４Ｂは、本発明の第１実施形態によるバックブーストモードにおけるスイッチングレギュレータ４０を示す回路図であり、図５は、本発明の第１実施形態による図４Ａ及び図４Ｂのスイッチングレギュレータ４０の動作例を示すタイミング図である。具体的に、図４Ａは第１位相Ｐ１におけるスイッチングレギュレータ４０を示し、図４Ｂは第２位相Ｐ２におけるスイッチングレギュレータ４０を示し、図４Ａ及び図４Ｂにおいて、電流が流れる経路及びオン状態のスイッチは太く表示される。
【００３２】
図４Ａを参照すると、図３のスイッチングレギュレータ３０に類似して、スイッチングレギュレータ４０は、スイッチ回路４１、コントローラ４２、フライングキャパシタＣＦ、インダクタＬ、及び出力キャパシタＣＯを含み、スイッチ回路４１は、第１スイッチＳＷ１〜第５スイッチＳＷ５を含み、負荷ＬＤがスイッチングレギュレータ３０に連結される。バックブーストモード時、第１位相Ｐ１におけるコントローラ４２は、第１スイッチＳＷ１、第３スイッチＳＷ３、及び第４スイッチＳＷ４をオンにして第２スイッチＳＷ２及び第５スイッチＳＷ５をオフにするようにスイッチ制御信号Ｃ＿ＳＷを生成する。一部実施形態において、バックブーストモード時、スイッチングレギュレータ４０は、入力電圧ＶＩＮに類似したレベルを有する出力電圧ＶＯＵＴを生成する。
【００３３】
フライングキャパシタＣＦの両端は、例えば第１スイッチＳＷ１及び第４スイッチＳＷ４がオン状態であるときに入力ノード及び接地ノードにそれぞれ接続され、フライングキャパシタＣＦは入力電圧ＶＩＮに充電される。また、インダクタ電流ＩＬは、接地ノードから第４スイッチＳＷ４、第３スイッチＳＷ３、及びインダクタＬを通過して出力キャパシタＣＯ及び負荷ＬＤに流れる。それにより、図５に示すように、インダクタ電流ＩＬは漸進的に下降し、出力伝達電流ＩＤも漸進的に下降する。また、インダクタ電圧ＶＬは、オン状態の第３スイッチＳＷ３及び第４スイッチＳＷ４に起因して接地電圧に一致する。
【００３４】
図４Ｂを参照すると、バックブーストモード時、第２位相Ｐ２におけるコントローラ４２は、第２スイッチＳＷ２及び第５スイッチＳＷ５をオンにして第１スイッチＳＷ１、第３スイッチＳＷ３、及び第４スイッチＳＷ４をオフにするようにスイッチ制御信号Ｃ＿ＳＷを生成する。第１位相Ｐ１において、入力電圧ＶＩＮに充電されたフライングキャパシタＣＦの両端のうち、高電位の一端が第１スイッチＳＷ１により入力ノードから遮断される一方、低電位の一端が第５スイッチＳＷ５を介して入力ノードに接続される。それにより、ブースティングされた、例えば入力電圧ＶＩＮの約２倍に対応する電圧がオン状態の第２スイッチＳＷ２を介してインダクタＬに提供される。
【００３５】
インダクタ電流ＩＬは、フライングキャパシタＣＦから第２スイッチＳＷ２及びインダクタＬを介して出力キャパシタＣＯ及び負荷ＬＤに流れる。それにより、図５に示すように、インダクタ電流ＩＬは漸進的に上昇し、出力伝達電流ＩＤも漸進的に上昇する。結果として、出力伝達電流ＩＤは、図２Ａに示す例と異なり、第１位相Ｐ１及び第２位相Ｐ２を含むスイッチング周期の間、連続して変動する。また、第２位相Ｐ２において、インダクタ電圧ＶＬは、ブースティングされた電圧、即ち入力電圧ＶＩＮの約２倍に対応する電圧に一致する。図解の便宜のために、第２位相Ｐ２の間、インダクタ電圧ＶＬが一定に維持されるように図示しているが、一部実施形態において、インダクタ電圧ＶＬは、第２位相Ｐ２の間、微弱に下降する。
【００３６】
図４Ａ、図４Ｂ、及び図５を参照して説明した例において、スイッチングレギュレータ４０に含まれる素子に加わる（ａｃｒｏｓｓ）電圧は、入力電圧ＶＩＮ又は入力電圧ＶＩＮ近辺の電圧に制限される。例えば、図４Ｂに示すように、第２位相Ｐ２において、ブースティングされた電圧、即ち入力電圧ＶＩＮの２倍に一致するインダクタ電圧ＶＬにも拘らず、インダクタ電圧ＶＬに関係する素子、即ち第２スイッチＳＷ２、第３スイッチＳＷ３、インダクタＬ、及びフライングキャパシタＣＦに加わる電圧は、入力電圧ＶＩＮ又は入力電圧ＶＩＮ近辺の電圧のみが最大電圧として加わる。それにより、スイッチングレギュレータ４０で高電圧素子が省略され、結果としてスイッチングレギュレータ４０は、低減されたコストで製造され、相対的に小サイズの素子を含むことになる。
【００３７】
図６は、本発明の第２実施形態によるバックブーストモードにおけるスイッチングレギュレータ６０を示す回路図であり、図７は、本発明の第２実施形態による図６のスイッチングレギュレータ６０の動作例を示すタイミング図である。具体的に、図６は、スイッチング周期に含まれる第２位相Ｐ２に後続する第３位相Ｐ３におけるスイッチングレギュレータ６０を示し、図６において、電流が流れる経路及びオン状態のスイッチは太く示される。図６及び図７に関係する説明において、図４Ａ、図４Ｂ、及び図５に関係する説明と重複する内容は省略される。
【００３８】
図６を参照すると、図３のスイッチングレギュレータ３０に類似して、スイッチングレギュレータ６０は、スイッチ回路６１、コントローラ６２、フライングキャパシタＣＦ、インダクタＬ、及び出力キャパシタＣＯを含み、スイッチ回路６１は、第１スイッチＳＷ１〜第５スイッチＳＷ５を含み、負荷ＬＤがスイッチングレギュレータ６０に連結される。スイッチングレギュレータ６０は、バックブーストモード時、３個の位相、即ち第１位相Ｐ１、第２位相Ｐ２、及び第３位相Ｐ３を順次に含むスイッチング周期に応じて動作する。コントローラ６２は、第１位相Ｐ１及び第２位相Ｐ２において、図４Ａ及び図４Ｂを参照して説明した箇所に類似して、第１スイッチＳＷ１〜第５スイッチＳＷ５を制御するためのスイッチ制御信号Ｃ＿ＳＷを生成する。
【００３９】
第３位相Ｐ３におけるコントローラ６２は、第１スイッチＳＷ１、第２スイッチＳＷ２、及び第４スイッチＳＷ４をオンにして第３スイッチＳＷ３及び第５スイッチＳＷ５をオフにするようにスイッチ制御信号Ｃ＿ＳＷを生成する。それにより、フライングキャパシタＣＦは入力電圧ＶＩＮに充電され、インダクタ電流ＩＬは入力ノードから第１スイッチＳＷ１及び第２スイッチＳＷ２及びインダクタＬを通過して出力キャパシタＣＯ及び負荷ＬＤに流れる。それにより、図７に示すように、インダクタ電流ＩＬ及び出力伝達電流ＩＤは第３位相Ｐ３で実質的に一定に維持され、その結果インダクタ電流ＩＬ及び出力伝達電流ＩＤは低減されたピーク値ＩＰＥＡＫを有する。また、出力伝達電流ＩＤは、図２Ａに示した例と異なるように、第１位相Ｐ１、第２位相Ｐ２、及び第３位相Ｐ３を含むスイッチング周期の間、連続して変動する。また、インダクタ電圧ＶＬは、オン状態の第１スイッチＳＷ１及び第２スイッチＳＷ２に起因して入力電圧ＶＩＮに一致する。また、図４Ａ及び図４Ｂのスイッチングレギュレータ４０に類似して、第３位相Ｐ３でスイッチングレギュレータ６０に含まれる素子に印加される電圧も、入力電圧ＶＩＮ又は入力電圧ＶＩＮ近辺の電圧に制限される。
【００４０】
図８Ａ及び図８Ｂは、本発明の第１実施形態によるブーストモードにおけるスイッチングレギュレータ８０を示す回路図であり、図９は、本発明の第１実施形態による図８Ａ及び図８Ｂのスイッチングレギュレータ８０の動作例を示すタイミング図である。具体的に、図８Ａは第１位相Ｐ１におけるスイッチングレギュレータ８０を示し、図８Ｂは第２位相Ｐ２におけるスイッチングレギュレータ８０を示し、図８Ａ及び図８Ｂにおいて、電流が流れる経路及びオン状態のスイッチは太く示される。一部実施形態において、ブーストモード時、スイッチングレギュレータ８０は、入力電圧ＶＩＮよりも大きい出力電圧ＶＯＵＴを生成する。例えば、図９に示すように、出力電圧ＶＯＵＴは、入力電圧ＶＩＮよりも大きく、入力電圧ＶＩＮの２倍よりは低い。
【００４１】
図８Ａを参照すると、図３のスイッチングレギュレータ３０に類似して、スイッチングレギュレータ８０は、スイッチ回路８１、コントローラ８２、フライングキャパシタＣＦ、インダクタＬ、及び出力キャパシタＣＯを含み、スイッチ回路８１は、第１スイッチＳＷ１〜第５スイッチＳＷ５を含み、負荷ＬＤがスイッチングレギュレータ８０に連結される。ブーストモード時、第１位相Ｐ１におけるコントローラ８２は、第１スイッチＳＷ１、第２スイッチＳＷ２、及び第４スイッチＳＷ４をオンにして第３スイッチＳＷ３及び第５スイッチＳＷ５をオフにするようにスイッチ制御信号Ｃ＿ＳＷを生成する。
【００４２】
フライングキャパシタＣＦの両端は入力ノード及び接地ノードにそれぞれ接続され、フライングキャパシタＣＦは入力電圧ＶＩＮに充電される。また、インダクタ電流ＩＬは、入力ノードから第１スイッチＳＷ１、第２スイッチＳＷ２、及びインダクタＬを通過して出力キャパシタＣＯ及び負荷ＬＤに流れる。ブーストモードにおいて、出力電圧ＶＯＵＴは入力電圧ＶＩＮよりも高く、それにより図９に示すように、インダクタ電流ＩＬは漸進的に下降し、出力伝達電流ＩＤも下降する。また、インダクタ電圧ＶＬは、オン状態の第１スイッチＳＷ１及び第２スイッチＳＷ２に起因して入力電圧ＶＩＮに一致する。
【００４３】
図８Ｂを参照すると、ブーストモード時、第２位相Ｐ２におけるコントローラ８２は、第２スイッチＳＷ２及び第５スイッチＳＷ５をオンにして第１スイッチＳＷ１、第３スイッチＳＷ３、及び第４スイッチＳＷ４をオフにするようにスイッチ制御信号Ｃ＿ＳＷを生成する。それにより、ブーストモード時、第３スイッチＳＷ３はオフ状態にある。図４Ｂを参照して説明した箇所に類似して、ブースティングされた、例えば入力電圧ＶＩＮの約２倍に対応するインダクタ電圧ＶＬがオン状態の第２スイッチＳＷ２を介してインダクタＬに提供される。
【００４４】
インダクタ電流ＩＬは、フライングキャパシタＣＦから第２スイッチＳＷ２及びインダクタＬを介して出力キャパシタＣＯ及び負荷ＬＤに流れる。それにより、図９に示すように、インダクタ電流ＩＬは漸進的に上昇し、出力伝達電流ＩＤも漸進的に上昇する。結果として、出力伝達電流ＩＤは、図２Ｂに示した例と異なるように、第１位相Ｐ１及び第２位相Ｐ２を含むスイッチング周期の間、連続して変動する。また、第２位相Ｐ２において、インダクタ電圧ＶＬは、ブースティングされた電圧、即ち入力電圧ＶＩＮの約２倍に対応する電圧に一致する。図解の便宜のために、第２位相Ｐ２の間、インダクタ電圧ＶＬが一定に維持されるように図示しているが、一部実施形態において、インダクタ電圧ＶＬは、第２位相Ｐ２の間、微弱に下降する。
【００４５】
図８Ａ、図８Ｂ、及び図９を参照して説明した例において、スイッチングレギュレータ８０に含まれる素子に加わる電圧は、入力電圧ＶＩＮ又は入力電圧ＶＩＮ近辺の電圧に制限される。例えば、図８Ｂに示すように、第２位相Ｐ２において、ブースティングされた電圧、即ち入力電圧ＶＩＮの２倍に一致するインダクタ電圧ＶＬにも拘らず、インダクタ電圧ＶＬに関係する素子、即ち第２スイッチＳＷ２、第３スイッチＳＷ３、インダクタＬ、及びフライングキャパシタＣＦに加わる電圧は、入力電圧ＶＩＮ又は入力電圧ＶＩＮ近辺の電圧のみが最大電圧として加わる。
【００４６】
図１０Ａ及び図１０Ｂは、本発明の第１実施形態によるバックモードにおけるスイッチングレギュレータ１００を示す回路図であり、図１１は、本発明の第１実施形態による図１０Ａ及び図１０Ｂのスイッチングレギュレータ１００の動作例を示すタイミング図である。具体的に、図１０Ａは第１位相Ｐ１におけるスイッチングレギュレータ１００を示し、図１０Ｂは第２位相Ｐ２におけるスイッチングレギュレータ１００を示し、図１０Ａ及び図１０Ｂにおいて、電流が流れる経路及びオン状態のスイッチは太く示される。
【００４７】
図１０Ａを参照すると、図３のスイッチングレギュレータ３０に類似して、スイッチングレギュレータ１００は、スイッチ回路１０１、コントローラ１０２、フライングキャパシタＣＦ、インダクタＬ、及び出力キャパシタＣＯを含み、スイッチ回路１０１は、第１スイッチＳＷ１〜第５スイッチＳＷ５を含み、負荷ＬＤがスイッチングレギュレータ１００に連結される。バックモード時、第１位相Ｐ１におけるコントローラ１０２は、第１スイッチＳＷ１、第３スイッチＳＷ３、及び第４スイッチＳＷ４をオンにして第２スイッチＳＷ２及び第５スイッチＳＷ５をオフにするようにスイッチ制御信号Ｃ＿ＳＷを生成する。バックモード時、スイッチングレギュレータ１００は、一部実施形態において、図１１に示すように、入力電圧ＶＩＮよりも低い出力電圧ＶＯＵＴを生成する。
【００４８】
フライングキャパシタＣＦの両端は入力ノード及び接地ノードにそれぞれ接続され、フライングキャパシタＣＦは入力電圧ＶＩＮに充電される。また、インダクタ電流ＩＬは、接地ノードから第４スイッチＳＷ４、第３スイッチＳＷ３、及びインダクタＬを通過して出力キャパシタＣＯ及び負荷ＬＤに流れる。それにより、図１１に示すように、インダクタ電流ＩＬは漸進的に下降し、出力伝達電流ＩＤも下降する。また、インダクタ電圧ＶＬは、オン状態の第３スイッチＳＷ３及び第４スイッチＳＷ４に起因して接地電圧に一致する。
【００４９】
図１０Ｂを参照すると、バックモード時、第２位相Ｐ２におけるコントローラ１０２は、第１スイッチＳＷ１、第２スイッチＳＷ２、及び第４スイッチＳＷ４をオンにして第３スイッチＳＷ３及び第５スイッチＳＷ５をオフにするようにスイッチ制御信号Ｃ＿ＳＷを生成する。それにより、バックモード時、第１スイッチＳＷ１及び第４スイッチＳＷ４はオン状態にあり、第５スイッチＳＷ５はオフ状態にある。それにより、バックモードにおいて、出力電圧ＶＯＵＴは入力電圧ＶＩＮよりも低くなるため、図１１に示すように、インダクタ電流ＩＬは漸進的に上昇し、出力伝達電流ＩＤも上昇する。また、インダクタ電圧ＶＬは、オン状態の第１スイッチＳＷ１及び第２スイッチＳＷ２に起因して入力電圧ＶＩＮに一致する。
【００５０】
図１０Ａ、図１０Ｂ、及び図１１を参照して説明した例において、第１スイッチＳＷ１及び第４スイッチＳＷ４はオン状態に維持され、フライングキャパシタＣＦの両端は、スイッチング周期の間、続けて入力ノード及び接地ノードにそれぞれ接続される。それにより、バックモードにおいて、フライングキャパシタＣＦは、入力電圧に対するデカップリング（ｄｅｃｏｕｐｌｉｎｇ）キャパシタ（又は、バイパス（ｂｙｐａｓｓ）キャパシタ）として、入力電圧ＶＩＮに含まれるノイズを抑制し、更に良好な出力電圧ＶＯＵＴが生成される。言い替えると、フライングキャパシタＣＦは、バックブーストモード及びブーストモードにおいて電荷ポンプのために使用される一方、バックモードにおいて入力電圧ＶＩＮのノイズを抑制する。他方、一部実施形態において、コントローラ１０２は、図１０Ａ及び図１０Ｂに示した例と異なるように、第１スイッチＳＷ１を第２スイッチＳＷ２と同一に制御し、第４スイッチＳＷ４を第３スイッチＳＷ３と同一に制御することもできる。
【００５１】
図１２は、本発明の他の実施形態によるスイッチングレギュレータ１２０を示すブロック図である。図１２に示すように、スイッチングレギュレータ１２０は、スイッチ回路１２１、コントローラ１２２、インダクタＬ、及び出力キャパシタＣＯを含み、図１のスイッチングレギュレータ１０と比較すると、複数のフライングキャパシタ（ＣＦ１、ＣＦ２）を含む。以下、図１２に関係する説明において、図１に関係する説明と重複する内容は省略される。
【００５２】
スイッチングレギュレータ１２０は、バックブーストモード又はブーストモードにおいて、ブースティングされたインダクタ電圧ＶＬをインダクタＬに提供するために、例えば２以上のフライングキャパシタ（ＣＦ１、ＣＦ２）を含む。コントローラ１２２は、基準電圧ＶＲＥＦに基づいて、第１フライングキャパシタＣＦ１、第２フライングキャパシタＣＦ２、及びスイッチ回路１２１が電荷ポンプとして機能するようにスイッチ制御信号Ｃ＿ＳＷを生成し、インダクタ電圧ＶＬは、第１フライングキャパシタＣＦ１及び第２フライングキャパシタＣＦ２により、入力電圧ＶＩＮの２倍よりも大きいインダクタ電圧ＶＬ、例えば入力電圧ＶＩＮの約３倍に対応するインダクタ電圧ＶＬをインダクタＬに提供する。図１２に示す箇所と異なるように、一部実施形態において、スイッチングレギュレータ１２０は、２個超のフライングキャパシタを含む。また、図面を参照して説明した箇所に類似して、インダクタ電流ＩＬのみならず、出力伝達電流ＩＤは、スイッチング周期の位相の間、続けて連続する。
【００５３】
図１３Ａ及び図１３Ｂは、それぞれ本発明の第１及び第２実施形態によるバックブーストモードにおけるスイッチングレギュレータの動作方法を示すフローチャートである。具体的に、図１３Ａは、第１位相Ｐ１及び第２位相Ｐ２を含むスイッチング周期による動作方法を示し、図１３Ｂは、第１位相Ｐ１、第２位相Ｐ２、及び第３位相Ｐ３を含むスイッチング周期による動作方法を示す。一部実施形態において、図１３Ａの方法は図４Ａ及び図４Ｂのコントローラ４２によって遂行され、図１３Ｂの方法は図６のコントローラ６２によって遂行される。以下、図１３Ａを、図４Ａ、図４Ｂ、及び図５を参照して説明し、図１３Ｂを、図６及び図７を参照して説明する。また、図１３Ａ及び図１３Ｂに関係する説明において、重複する内容は省略される。
【００５４】
図１３Ａを参照すると、第１位相Ｐ１で段階Ｓ１１ａ及び段階Ｓ１２ａが遂行され、第２位相Ｐ２で段階Ｓ１３ａ及び段階Ｓ１４ａが遂行される。第１位相Ｐ１の段階Ｓ１１ａにおいて、第１スイッチＳＷ１、第３スイッチＳＷ３、及び第４スイッチＳＷ４をオンにして第２スイッチＳＷ２及び第５スイッチＳＷ５をオフにする動作が遂行される。例えば、図４Ａのコントローラ４２は、図４Ａで太く示された経路が形成されるようにスイッチ制御信号Ｃ＿ＳＷを生成し、それにより、フライングキャパシタＣＦは入力電圧ＶＩＮに充電される。
【００５５】
段階Ｓ１２ａにおいて、フィードバック電圧ＶＦＤを基準電圧ＶＲＥＦとマージン電圧ＶＭＡＲとの差（ＶＲＥＦ−ＶＭＡＲ）と比較する動作が遂行される（ＶＭＡＲ＞０）。例えば、コントローラ４２は、出力電圧ＶＯＵＴを分割することによりフィードバック電圧ＶＦＤを生成し、フィードバック電圧ＶＦＤを基準電圧ＶＲＥＦとマージン電圧ＶＭＡＲとの差（ＶＲＥＦ−ＶＭＡＲ）と比較する。図１３Ａに示すように、フィードバック電圧ＶＦＤが基準電圧ＶＲＥＦとマージン電圧ＶＭＡＲとの差（ＶＲＥＦ−ＶＭＡＲ）よりも小さい場合、第１位相Ｐ１を終了して第２位相Ｐ２が開始される。
【００５６】
第２位相Ｐ２の段階Ｓ１３ａにおいて、第２スイッチＳＷ２及び第５スイッチＳＷ５をオンにして第１スイッチＳＷ１、第３スイッチＳＷ３、及び第４スイッチＳＷ４をオフにする動作が遂行される。例えば、コントローラ４２は、図４Ｂで太く示された経路が形成されるようにスイッチ制御信号Ｃ＿ＳＷを生成し、それにより、フライングキャパシタＣＦによってブースティングされたインダクタ電圧ＶＬがインダクタＬに提供される。
【００５７】
段階Ｓ１４ａにおいて、フィードバック電圧ＶＦＤを基準電圧ＶＲＥＦとマージン電圧ＶＭＡＲとの和（ＶＲＥＦ＋ＶＭＡＲ）と比較する動作が遂行される。図１３Ａに示すように、フィードバック電圧ＶＦＤが基準電圧ＶＲＥＦとマージン電圧ＶＭＡＲとの和（ＶＲＥＦ＋ＶＭＡＲ）よりも大きい場合、第２位相Ｐ２を終了して第１位相Ｐ１が開始される。それにより、出力電圧ＶＯＵＴは、フィードバック電圧ＶＦＤが、基準電圧ＶＲＥＦとマージン電圧ＶＭＡＲとの和（ＶＲＥＦ＋ＶＭＡＲ）と、基準電圧ＶＲＥＦとマージン電圧ＶＭＡＲとの差（ＶＲＥＦ−ＶＭＡＲ）との間の範囲にあるように調節される。一部実施形態において、段階Ｓ１２ａで使用されたマージン電圧及び段階Ｓ１４ａで使用されたマージン電圧は異なる。
【００５８】
図１３Ｂを参照すると、第１位相Ｐ１で段階Ｓ１１ｂ及び段階Ｓ１２ｂが遂行され、第２位相Ｐ２で段階Ｓ１３ｂ及び段階Ｓ１４ｂが遂行され、第３位相Ｐ３で段階Ｓ１５及び段階Ｓ１６が遂行される。一部実施形態において、第１位相Ｐ１の段階Ｓ１１ｂ及び段階Ｓ１２ｂは、図１３Ａの段階Ｓ１１ａ及び段階Ｓ１２ａにそれぞれ類似し、第２位相Ｐ２の段階Ｓ１３ｂ及び段階Ｓ１４ｂは、図１３Ａの段階Ｓ１３ａ及び段階Ｓ１４ａにそれぞれ類似する。図１３Ｂに示すように、第２位相Ｐ２の段階Ｓ１４ｂにおいて、フィードバック電圧ＶＦＤが基準電圧ＶＲＥＦとマージン電圧ＶＭＡＲとの和（ＶＲＥＦ＋ＶＭＡＲ）よりも大きい場合、第２位相Ｐ２を終了して第３位相Ｐ３が開始される。
【００５９】
第３位相Ｐ３の段階Ｓ１５において、第１スイッチＳＷ１、第２スイッチＳＷ２、及び第４スイッチＳＷ４をオンにして第３スイッチＳＷ３及び第５スイッチＳＷ５をオフにする動作が遂行される。例えば、図６のコントローラ６２は、図６で太く示された経路が形成されるようにスイッチ制御信号Ｃ＿ＳＷを生成し、それにより、インダクタ電圧ＶＬは入力電圧ＶＩＮに一致し、インダクタ電流ＩＬ及び出力伝達電流ＩＤは実質的に一定に維持される。
【００６０】
段階Ｓ１６において、フィードバック電圧ＶＦＤを基準電圧ＶＲＥＦとマージン電圧ＶＭＡＲ’との差（ＶＲＥＦ−ＶＭＡＲ’）と比較する動作が遂行される（ＶＭＡＲ’＞０）。一部実施形態において、段階Ｓ１６で使用されたマージン電圧ＶＭＡＲ’は、段階Ｓ１２ｂで使用されたマージン電圧ＶＭＡＲよりも低い。それにより、フィードバック電圧ＶＦＤが基準電圧ＶＲＥＦとマージン電圧ＶＭＡＲとの差（ＶＲＥＦ−ＶＭＡＲ）よりも高レベルになるまで、スイッチングレギュレータ６０は第３位相Ｐ３にある。一部実施形態において、図１３Ｂに示す箇所と異なるように、段階Ｓ１６で既定の時間に逹したか否かということが判断され、既定の時間に逹した場合、第３位相Ｐ３が終了する。
【００６１】
図１４は、本発明の第１実施形態によるブーストモードにおけるスイッチングレギュレータの動作方法を示すフローチャートである。具体的に、図１４は、第１位相Ｐ１及び第２位相Ｐ２を含むスイッチング周期による動作方法を示す。一部実施形態において、図１４の方法は、図８Ａ及び図８Ｂのコントローラ８２によって遂行される。以下、図１４を、図８Ａ、図８Ｂ、及び図９を参照して説明する。
【００６２】
図１４に示すように、第１位相Ｐ１で段階Ｓ２１及び段階Ｓ２２が遂行される。段階Ｓ２１において、第１スイッチＳＷ１、第２スイッチＳＷ２、及び第４スイッチＳＷ４をオンにして第３スイッチＳＷ３及び第５スイッチＳＷ５をオフにする動作が遂行される。例えば、図８Ａのコントローラ８２は、図８Ａで太く示された経路が形成されるようにスイッチ制御信号Ｃ＿ＳＷを生成し、それにより、フライングキャパシタＣＦは入力電圧ＶＩＮに充電される。その後、段階Ｓ２２において、フィードバック電圧ＶＦＤを基準電圧ＶＲＥＦとマージン電圧ＶＭＡＲとの差（ＶＲＥＦ−ＶＭＡＲ）と比較する動作が遂行される。図１４に示すように、フィードバック電圧ＶＦＤが基準電圧ＶＲＥＦとマージン電圧ＶＭＡＲとの差（ＶＲＥＦ−ＶＭＡＲ）よりも小さい場合、第１位相Ｐ１を終了して第２位相Ｐ２が開始される。
【００６３】
第２位相Ｐ２において、段階Ｓ２３及び段階Ｓ２４が遂行される。段階Ｓ２３において、第２スイッチＳＷ２及び第５スイッチＳＷ５をオンにして第１スイッチＳＷ１、第３スイッチＳＷ３、及び第４スイッチＳＷ４をオフにする動作が遂行される。例えば、図８Ｂのコントローラ８２は、図８Ｂで太く示された経路が形成されるようにスイッチ制御信号Ｃ＿ＳＷを生成し、それにより、フライングキャパシタＣＦによってブースティングされたインダクタ電圧ＶＬがインダクタＬに提供される。その後、段階Ｓ２４において、フィードバック電圧ＶＦＤを基準電圧ＶＲＥＦとマージン電圧ＶＭＡＲとの和（ＶＲＥＦ＋ＶＭＡＲ）と比較する動作が遂行される。図１４に示すように、フィードバック電圧ＶＦＤが基準電圧ＶＲＥＦとマージン電圧ＶＭＡＲとの和（ＶＲＥＦ＋ＶＭＡＲ）よりも大きい場合、第２位相Ｐ２を終了して第１位相Ｐ１が開始される。一部実施形態において、段階Ｓ２２で使用されたマージン電圧及び段階Ｓ２４で使用されたマージン電圧は異なる。
【００６４】
図１５は、本発明の第１実施形態によるバックモードにおけるスイッチングレギュレータの動作方法を示すフローチャートである。具体的に、図１５は、第１位相Ｐ１及び第２位相Ｐ２を含むスイッチング周期による動作方法を示す。一部実施形態において、図１５の方法は、図１０Ａ及び図１０Ｂのコントローラ１０２によって遂行される。以下、図１５を、図１０Ａ、図１０Ｂ、及び図１１を参照して説明する。
【００６５】
図１５に示すように、第１位相Ｐ１で段階Ｓ３１及び段階Ｓ３２が遂行される。段階Ｓ３１において、第１スイッチＳＷ１、第３スイッチＳＷ３、及び第４スイッチＳＷ４をオンにして第２スイッチＳＷ２及び第５スイッチＳＷ５をオフにする動作が遂行される。例えば、図１０Ａのコントローラ１０２は、図１０Ａで太く示された経路が形成されるようにスイッチ制御信号Ｃ＿ＳＷを生成する。その後、段階Ｓ３２において、フィードバック電圧ＶＦＤを基準電圧ＶＲＥＦとマージン電圧ＶＭＡＲとの差（ＶＲＥＦ−ＶＭＡＲ）と比較する動作が遂行される。図１５に示すように、フィードバック電圧ＶＦＤが基準電圧ＶＲＥＦとマージン電圧ＶＭＡＲとの差（ＶＦＤ−ＶＭＡＲ）よりも小さい場合、第１位相Ｐ１を終了して第２位相Ｐ２が開始される。
【００６６】
図１５に示すように、第２位相Ｐ２において、段階Ｓ３３及び段階Ｓ３４が遂行される。段階Ｓ３３において、第１スイッチＳＷ１、第２スイッチＳＷ２、及び第４スイッチＳＷ４をオンにして第３スイッチＳＷ３及び第５スイッチＳＷ５をオフにする動作が遂行される。例えば、図１０Ｂのコントローラ１０２は、図１０Ｂで太く示された経路が形成されるようにスイッチ制御信号Ｃ＿ＳＷを生成する。その後、段階Ｓ３４において、フィードバック電圧ＶＦＤを基準電圧ＶＲＥＦとマージン電圧ＶＭＡＲとの和（ＶＲＥＦ＋ＶＭＡＲ）と比較する動作が遂行される。図１５に示すように、フィードバック電圧ＶＦＤが基準電圧ＶＲＥＦとマージン電圧ＶＭＡＲとの和（ＶＲＥＦ＋ＶＭＡＲ）よりも大きい場合、第２位相Ｐ２を終了して第１位相Ｐ１が開始される。一部実施形態において、段階Ｓ３２で使用されたマージン電圧及び段階Ｓ３４で使用されたマージン電圧は異なる。
【００６７】
図１６Ａ及び図１６Ｂは、それぞれ本発明の第１及び第２実施形態によるバックブーストモードにおけるスイッチングレギュレータの動作方法の他の例を示すフローチャートである。具体的に、図１６Ａは、第１位相Ｐ１及び第２位相Ｐ２を含むスイッチング周期の間に遂行される動作方法を示し、図１６Ｂは、第１位相Ｐ１、第２位相Ｐ２、及び第３位相Ｐ３を含むスイッチング周期の間に遂行される動作方法を示す。一部実施形態において、図１６Ａの方法は図４Ａ及び図４Ｂのスイッチングレギュレータ４０によって遂行され、図１６Ｂの方法は図６のスイッチングレギュレータ６０によって遂行される。以下、図１６Ａを、図４Ａ、図４Ｂ、及び図５を参照して説明し、図１６Ｂを、図６及び図７を参照して説明する。また、図１６Ａ及び図１６Ｂに関係する説明において、重複する内容は省略される。
【００６８】
図１６Ａを参照すると、第１位相Ｐ１で段階Ｓ１１１及び段階Ｓ１１２が並列的に遂行される。段階Ｓ１１１において、フライングキャパシタＣＦを入力電圧ＶＩＮに充電する動作が遂行される。例えば、図４Ａに示すように、オン状態の第１スイッチＳＷ１及び第４スイッチＳＷ４によりフライングキャパシタＣＦが入力電圧ＶＩＮに充電される。また、段階Ｓ１１２において、インダクタＬに接地電圧を提供する動作が遂行される。例えば、図４Ａに示すように、オン状態の第３スイッチＳＷ３及び第４スイッチＳＷ４により接地電圧がインダクタＬに提供される。
【００６９】
第１位相Ｐ１に後続し、第２位相Ｐ２で段階Ｓ１２１及び段階Ｓ１２２が遂行される。段階Ｓ１２１において、フライングキャパシタＣＦの一端の電圧をブースティングする動作が遂行される。例えば、図４Ｂに示すように、オフ状態の第１スイッチＳＷ１及び第４スイッチＳＷ４、並びにオン状態の第５スイッチＳＷ５により、フライングキャパシタＣＦの一端、即ち第１スイッチＳＷ１及び第２スイッチＳＷ２に連結された一端の電圧が、例えば入力電圧ＶＩＮの２倍に対応する電圧にブースティングされる。段階Ｓ１２２において、ブースティングされた電圧をインダクタＬに提供する動作が遂行される。例えば、図４Ｂに示すように、オン状態の第２スイッチＳＷ２によってブースティングされた電圧がインダクタ電圧ＶＬとしてインダクタＬに提供される。
【００７０】
図１６Ｂを参照すると、第１位相Ｐ１で段階Ｓ２１１及び段階Ｓ２１２が並列的に遂行され、第２位相Ｐ２で段階Ｓ２２１及び段階Ｓ２２２が遂行され、第３位相Ｐ３で段階Ｓ２３１及び段階Ｓ２３２が並列的に遂行される。一部実施形態において、第１位相Ｐ１の段階Ｓ２１１及び段階Ｓ２１２は図１６Ａの段階Ｓ１２１及び段階Ｓ１２２と類似し、第２位相Ｐ２の段階Ｓ２２１及び段階Ｓ２２２は図１６Ａの段階Ｓ１２１及び段階Ｓ１２２と類似する。第３位相Ｐ３は第２位相Ｐ２の終了後に開始される。
【００７１】
第３位相Ｐ３の段階Ｓ２３１において、フライングキャパシタＣＦを入力電圧に充電する動作が遂行される。例えば、図６に示すように、オン状態の第１スイッチＳＷ１及び第４スイッチＳＷ４により、フライングキャパシタＣＦが入力電圧ＶＩＮに充電される。また、段階Ｓ２３２において、インダクタＬに入力電圧ＶＩＮを提供する動作が遂行される。例えば、図６に示すように、オン状態の第１スイッチＳＷ１及び第２スイッチＳＷ２により入力電圧ＶＩＮがインダクタＬに提供される。
【００７２】
図１７は、本発明の第１実施形態によるブーストモードにおけるスイッチングレギュレータの動作方法の他の例を示すフローチャートである。具体的に、図１７は、第１位相Ｐ１及び第２位相Ｐ２を含むスイッチング周期の間に遂行される動作方法を示す。一部実施形態において、図１７の方法は図８Ａ及び図８Ｂのスイッチングレギュレータ８０によって遂行され、以下、図１７を、図８Ａ、図８Ｂ、及び図９を参照して説明する。
【００７３】
図１７を参照すると、第１位相Ｐ１で段階Ｓ３１１及び段階Ｓ３１２が並列的に遂行される。段階Ｓ３１１において、フライングキャパシタＣＦを入力電圧ＶＩＮに充電する動作が遂行される。例えば、図８Ａに示すように、オン状態の第１スイッチＳＷ１及び第４スイッチＳＷ４により、フライングキャパシタＣＦが入力電圧ＶＩＮに充電される。また、段階Ｓ３１２において、インダクタＬに入力電圧ＶＩＮを提供する動作が遂行される。例えば、図８Ａに示すように、オン状態の第１スイッチＳＷ１及び第２スイッチＳＷ２により入力電圧ＶＩＮがインダクタＬに提供される。
【００７４】
第１位相Ｐ１に後続し、第２位相Ｐ２で段階Ｓ３２１及び段階Ｓ３２２が遂行される。段階Ｓ３２１において、フライングキャパシタＣＦの一端の電圧をブースティングする動作が遂行される。例えば、図８Ｂに示すように、オフ状態の第１スイッチＳＷ１及び第４スイッチＳＷ４、並びにオン状態の第５スイッチＳＷ５により、フライングキャパシタＣＦの一端、即ち第１スイッチＳＷ１及び第２スイッチＳＷ２に連結された一端の電圧が、例えば入力電圧ＶＩＮの２倍に対応する電圧にブースティングされる。段階Ｓ３２２において、ブースティングされた電圧をインダクタＬに提供する動作が遂行される。例えば、図８Ｂに示すように、オン状態の第２スイッチＳＷ２によってブースティングされた電圧がインダクタ電圧ＶＬとしてインダクタＬに提供される。
【００７５】
図１８は、本発明の第１実施形態によるバックモードにおけるスイッチングレギュレータの動作方法の他の例を示すフローチャートである。具体的に、図１８は、第１位相Ｐ１及び第２位相Ｐ２を含むスイッチング周期の間に遂行される動作方法を示す。一部実施形態において、図１８の方法は、図１０Ａ及び図１０Ｂのスイッチングレギュレータ１００によって遂行され、以下、図１８を、図１０Ａ、図１０Ｂ、及び図１１を参照して説明する。
【００７６】
図１８を参照すると、第１位相Ｐ１で段階Ｓ４１０が遂行され、第２位相Ｐ２で段階Ｓ４２０が遂行され、第１位相Ｐ１及び第２位相Ｐ２で段階Ｓ４００が段階Ｓ４１０及び段階Ｓ４２０と並列的に遂行される。段階Ｓ４００において、フライングキャパシタＣＦの両端を入力電圧ＶＩＮ及び出力電圧ＶＯＵＴにそれぞれ接続させる動作が遂行される。例えば、図１０Ａ及び図１０Ｂに示すように、バックモード時、第１スイッチＳＷ１及び第４スイッチＳＷ４はオン状態にあり、それにより、フライングキャパシタＣＦは入力電圧ＶＩＮのノイズを除去するデカップリングキャパシタとして機能する。
【００７７】
第１位相Ｐ１の段階Ｓ４１０において、インダクタＬに接地電圧を提供する動作が遂行される。例えば、図１０Ａに示すように、オン状態の第３スイッチＳＷ３及び第４スイッチＳＷ４によりインダクタＬに接地電圧が提供される。その後、第２位相Ｐ２の段階Ｓ４２０において、インダクタＬに入力電圧ＶＩＮを提供する動作が遂行される。例えば、図１０Ｂに示すように、オン状態の第１スイッチＳＷ１及び第２スイッチＳＷ２によりインダクタＬに入力電圧が提供される。
【００７８】
図１９は、本発明の一実施形態によるシステム１９０を示す図である。システム１９０は、一部実施形態において、システム・オン・チップ（ＳｏＣ）のように１つの半導体集積回路であり、一部実施形態において、印刷回路基板及びそれに実装されたパッケージを含む。図１９に示すように、システム１９０は、第１機能ブロック１９１〜第４機能ブロック１９４、及びＰＭＩＣ（ｐｏｗｅｒ  ｍａｎａｇｅｍｅｎｔ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）１９５を含む。図１９で４個の機能ブロックを図示したが、本発明の技術的思想は、それに制限されるものではない。例えば、一部実施形態において、システム１９０は３個以下又は５個以上の機能ブロックを含む。
【００７９】
第１機能ブロック１９１〜第４機能ブロック１９４は、ＰＭＩＣ１９５から出力される第１供給電圧ＶＤＤ１〜第４供給電圧ＶＤＤ４によって提供される電力に基づいて動作する。例えば、第１機能ブロック１９１〜第４機能ブロック１９４のうちの少なくとも一つは、アプリケーションプロセッサ（ＡＰ：ａｐｐｌｉｃａｔｉｏｎ  ｐｒｏｃｅｓｓｏｒ）のようにデジタル信号を処理するデジタル回路であり、増幅器のようにアナログ信号を処理するアナログ回路である。また、アナログ・デジタルコンバータ（ＡＤＣ：ａｎａｌｏｇ−ｔｏ−ｄｉｇｉｔａｌ  ｃｏｎｖｅｒｔｅｒ）のような混合された信号（ｍｉｘｅｄ  ｓｉｇｎａｌ）を処理する回路である。図１９において、システム１９０は４個の機能ブロックを含むように図示しているが、一部実施形態において、システム１９０は４個未満又は５個以上の機能ブロックを含む。
【００８０】
ＰＭＩＣ１９５は、入力電圧ＶＩＮから第１供給電圧ＶＤＤ１〜第４供給電圧ＶＤＤ４を生成し、電圧制御信号Ｃ＿Ｖにより第１供給電圧ＶＤＤ１〜第４供給電圧ＶＤＤ４のうちの少なくとも１つのレベルを変更する。第１機能ブロック１９１〜第４機能ブロック１９４のうちの少なくとも一つは、要求される性能及び電力消耗により動的に可変されるレベルの供給電圧を受信する。例えば、第１機能ブロック１９１はイメージデータを処理するイメージプロセッサであり、一連のイメージを含む動画を処理する間、第１機能ブロック１９１は高レベルの第１供給電圧ＶＤＤ１を受信する一方、単一イメージを含む写真を処理する間、第１機能ブロック１９１は低レベルの第１供給電圧ＶＤＤ１を受信する。ＰＭＩＣ１９５は第１機能ブロック１９１で要求される性能及び電力消耗に対応する電圧制御信号Ｃ＿Ｖを受信し、ＰＭＩＣ１９５は、電圧制御信号Ｃ＿Ｖに基づいて、第１供給電圧ＶＤＤ１のレベルを上昇させたり下降させたりする。そのように、機能ブロックの供給電圧のレベルを動的に変更する方法は、ＤＶＳ（ｄｙｎａｍｉｃ  ｖｏｌｔａｇｅ  ｓｃａｌｉｎｇ）と称される。
【００８１】
ＰＭＩＣ１９５は、図面を参照して説明したスイッチングレギュレータを含み、それにより、第１供給電圧ＶＤＤ１は一定レベルを維持するときに低減されたノイズを有し、第１電源電圧ＶＤＤ１の低減されたノイズに起因して、第１機能ブロック１９１及びシステム１９０の動作信頼度が向上する。また、第１供給電圧ＶＤＤ１のレベルが迅速に変更される。一部実施形態において、第１機能ブロック１９１は、第１供給電圧ＶＤＤ１のレベルが変更される間、動作を中止し、第１供給電圧ＶＤＤ１のレベルが変更された後、動作を再開する。それにより、第１供給電圧ＶＤＤ１のレベルが迅速に変更される場合、第１機能ブロック１９１による動作の遂行時間が短縮され、結果として、システム１９０は向上した性能を提供する。また、ＰＭＩＣ１９５は、低下された電圧及び／又は電流のピーク値を有し、低減された大きさの素子を含む。それにより、ＰＭＩＣ１９５は、１つのパッケージに第１機能ブロック１９１〜第４機能ブロック１９４と共に容易に集積される。
【００８２】
図２０は、本発明の一実施形態による無線通信装置２００を示すブロック図である。具体的に、図２０は、バッテリ２５０によって電力が提供されるユーザ機器（ＵＥ：ｕｓｅｒ  ｅｑｕｉｐｍｅｎｔ）（又は、端末）を示す。無線通信装置２００は、一部実施形態において、５Ｇ（５ｔｈ  ｇｅｎｅｒａｔｉｏｎ）、ＬＴＥ（ｌｏｎｇ−ｔｅｒｍ  ｅｖｏｌｕｔｉｏｎ）のようなセルラネットワークを使用する無線通信システムに含まれ、ＷＬＡＮ（ｗｉｒｅｌｅｓｓ  ｌｏｃａｌ  ａｒｅａ  ｎｅｔｗｏｒｋ）システム、又は他の任意の無線通信システムに含まれる。無線通信装置２００において、本実施形態によるスイッチングレギュレータは、電力増幅器（ＰＡ）２１６に可変的な電力を提供するために使用される。図２０に示すように、無線通信装置２００は、送受信器２１０、基底帯域（ベースバンド）プロセッサ２２０、アンテナ２３０、電源回路２４０、及びバッテリ２５０を含む。
【００８３】
送受信器２１０は、アンテナインターフェース回路２１１を含み、入力回路２１２、低ノイズ増幅器（ＬＮＡ）２１３、及び受信回路２１４を含む受信器、並びに送信回路２１５、電力増幅器２１６、及び出力回路２１７を含む送信器を含む。アンテナインターフェース回路２１１は、送信モード又は受信モードにより、送信器又は受信器をアンテナ２３０に連結させる。一部実施形態において、入力回路２１２はマッチング回路又はフィルタを含み、低ノイズ増幅器２１３は入力回路２１２の出力信号を増幅し、受信回路２１４はダウンコンバーションのためのミキサを含む。一部実施形態において、送信回路２１５はアップコンバーションのためのミキサを含み、電力増幅器２１６は送信回路２１５の出力信号を増幅し、出力回路２１７はマッチング回路又はフィルタを含む。
【００８４】
基底帯域プロセッサ２２０は、送受信器２１０との間で基底帯域の信号を送受信し、変調／復調、エンコーディング／デコーディングなどを行う。一部実施形態において、基底帯域プロセッサ２２０はモデムと称される。基底帯域プロセッサ２２０は、平均電力追跡モード又は包絡線追跡モードを設定するための設定信号ＳＥＴを生成し、出力電圧ＶＯＵＴのレベルを変更するための設定信号ＳＥＴを生成する。
【００８５】
電源回路２４０は、バッテリ２５０から入力電圧ＶＩＮを受信し、電力増幅器２１６に電力を提供する出力電圧ＶＯＵＴを生成する。電源回路２４０は、図面を参照して説明したスイッチングレギュレータを含み、連続した出力伝達電流を生成することにより、迅速な出力電圧ＶＯＵＴのレベル変更、及び出力電圧ＶＯＵＴの安定したレベルが可能になる。
【００８６】
以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【産業上の利用可能性】
【００８７】
本発明の、連続した出力伝達電流を生成するスイッチングレギュレータ及びその動作方法は、例えば電子システム関連の技術分野に効果的に適用可能である。
【符号の説明】
【００８８】
１０、２０ａ、２０ｂ、３０、４０、６０、８０、１００、１２０    スイッチングレギュレータ
１１、３１、４１、６１、８１、１０１、１２１    スイッチ回路
１２、３２、４２、６２、８２、１０２、１２２    コントローラ
１３    入力ノード
１４    出力ノード  １９０    システム
１９１〜１９４    第１〜第４機能ブロック
１９５    ＰＭＩＣ
２００    無線通信装置
２１０    送受信器
２１１    アンテナインターフェース回路
２１２    入力回路
２１３    低ノイズ増幅器（ＬＮＡ）
２１４    受信回路
２１５    送信回路
２１６    電力増幅器
２１７    出力回路
２２０    基底帯域（ベースバンド）プロセッサ
２３０    アンテナ
２４０    電源回路
２５０    バッテリ
【図１】
2020078224.tif 000003
【図２Ａ】
2020078224.tif 000004
【図２Ｂ】
2020078224.tif 000005
【図３】
2020078224.tif 000006
【図４Ａ】
2020078224.tif 000007
【図４Ｂ】
2020078224.tif 000008
【図５】
2020078224.tif 000009
【図６】
2020078224.tif 000010
【図７】
2020078224.tif 000011
【図８Ａ】
2020078224.tif 000012
【図８Ｂ】
2020078224.tif 000013
【図９】
2020078224.tif 000014
【図１０Ａ】
2020078224.tif 000015
【図１０Ｂ】
2020078224.tif 000016
【図１１】
2020078224.tif 000017
【図１２】
2020078224.tif 000018
【図１３Ａ】
2020078224.tif 000019
【図１３Ｂ】
2020078224.tif 000020
【図１４】
2020078224.tif 000021
【図１５】
2020078224.tif 000022
【図１６Ａ】
2020078224.tif 000023
【図１６Ｂ】
2020078224.tif 000024
【図１７】
2020078224.tif 000025
【図１８】
2020078224.tif 000026
【図１９】
2020078224.tif 000027
【図２０】
2020078224.tif 000028