(57)【要約】【課題】  積層欠陥の成長を抑制する新たな技術を提案する。【解決手段】  ダイオードを備える半導体装置であって、ＳｉＣ基板と、アノード電極と、カソード電極を有している。前記ＳｉＣ基板が、前記カソード電極に接しているｎ型のカソード領域と、前記カソード領域の第１表面側に配置されているとともに前記カソード領域よりもｎ型不純物濃度が低いｎ型のドリフト領域と、前記ドリフト領域の前記第１表面側に配置されているとともに前記アノード電極に接しているｐ型の複数のアノード領域、を有している。複数の前記アノード領域が、互いから間隔を空けた位置で前記アノード電極に接している。前記ドリフト領域が、複数の前記アノード領域の間の間隔部において前記第１表面に露出する部分を有している。隣接する前記アノード領域の間の間隔が、前記ドリフト領域におけるホールの拡散長の２倍よりも大きい。【選択図】図２
2020136493.tif 000002
【特許請求の範囲】
【請求項１】
ダイオードを備える半導体装置であって、
ＳｉＣ基板と、
前記ＳｉＣ基板の第１表面に設けられたアノード電極と、
前記ＳｉＣ基板の前記第１表面と反対側に位置する第２表面に設けられたカソード電極、
を有しており、
前記ＳｉＣ基板が、
前記カソード電極に接しているｎ型のカソード領域と、
前記カソード領域の前記第１表面側に配置されており、前記カソード領域に接しており、前記カソード領域よりもｎ型不純物濃度が低いｎ型のドリフト領域と、
前記ドリフト領域の前記第１表面側に配置されており、前記ドリフト領域に接しており、前記アノード電極に接しているｐ型の少なくとも１つのアノード領域、
を有しており、
前記第１表面が、特定の方向において前記アノード領域に挟まれている少なくとも１つの間隔部を備えており、
前記アノード領域と前記間隔部が、前記第１表面において前記特定の方向に沿って交互に繰り返し出現するように配置されており、
前記ドリフト領域が、前記間隔部において前記第１表面に露出する部分を有しており、
前記アノード領域のうちの前記間隔部を介して隣接する一対の部分の間の間隔が、前記ドリフト領域におけるホールの拡散長の２倍よりも大きい、
半導体装置。
【請求項２】
前記間隔部が、前記第１表面において第１方向に直線状に長く伸びる複数の直線部を備えており、
前記第１表面において、前記第１方向と前記ＳｉＣ基板の＜１１−２０＞方向との間の角度が１０°以下であり、
前記アノード領域と前記直線部が、前記第１表面において前記ＳｉＣ基板の＜１−１００＞方向に沿って交互に繰り返し出現するように配置されている、
請求項１の半導体装置。
【請求項３】
前記アノード領域の＜１−１００＞方向における幅をＷｐとし、
前記ＳｉＣ基板の前記第１表面と＜１１−２０＞方向の間のオフ角をθとし、
前記ドリフト領域の厚みをｔとしたときに、
【数１】
2020136493.tif 000007
の関係が満たされる請求項２の半導体装置。
【請求項４】
前記第１表面において前記間隔部が格子状に伸びている請求項１〜３のいずれか一項の半導体装置。
【請求項５】
前記第１表面において前記間隔部を覆う層間絶縁膜をさらに有し、
前記ＳｉＣ基板が、前記間隔部内に配置されており、前記層間絶縁膜に接しており、前記層間絶縁膜によって前記アノード電極から絶縁されており、前記ドリフト領域によって前記アノード領域から分離されているｐ型のフローティング領域をさらに有する、
請求項１〜４のいずれか一項の半導体装置。
【請求項６】
前記間隔部において前記ドリフト領域が前記アノード電極にショットキー接触している請求項１〜４のいずれか一項の半導体装置。
【請求項７】
前記アノード領域が露出する範囲の前記第１表面に設けられており、前記アノード領域を貫通して前記ドリフト領域に達する複数のゲートトレンチと、
前記各ゲートトレンチ内に配置されているゲート絶縁膜と、
前記各ゲートトレンチ内に配置されており、前記ゲート絶縁膜によって前記ＳｉＣ基板から絶縁されているゲート電極、
をさらに有する請求項１〜６のいずれか一項の半導体装置。
【請求項８】
前記間隔部内の前記第１表面に設けられているダミートレンチをさらに有し、
前記ＳｉＣ基板が、
前記ゲートトレンチの底面に露出する第１底部ｐ型領域と、
前記ダミートレンチの底面に露出する第２底部ｐ型領域、
をさらに有する、請求項７の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示の技術は、半導体装置に関する。
【０００２】
特許文献１には、ダイオードを備える半導体装置が開示されている。この半導体装置は、カソード領域（炭化珪素単結晶基板）と、カソード領域の上部に配置されたドリフト領域（第３の炭化珪素層）と、ドリフト領域の上部に配置されたアノード領域（第４の炭化珪素層）を有している。カソード領域は高濃度のｎ型であり、ドリフト領域は低濃度のｎ型であり、アノード領域はｐ型である。アノード領域とカソード領域の界面のｐｎ接合が、ダイオードとして動作する。カソード領域はベースウエハにより構成されており、ドリフト領域とアノード領域はカソード領域上に成長させたエピタキシャル層により構成されている。カソード領域（ベースウエハ）内には、基底面転位が存在する。ドリフト領域をエピタキシャル成長させるときには、カソード領域内の基底面転位を起点とする積層欠陥がドリフト領域内に形成される。ドリフト領域内の積層欠陥は、ホールをトラップする。積層欠陥がホールをトラップすると、積層欠陥が拡大する。積層欠陥は、電流の流れを阻害する。積層欠陥が成長すると、ダイオードの内部抵抗が上昇し、ダイオードで損失が生じやすくなる。これに対し、特許文献１の技術では、カソード領域とドリフト領域の間に特定の不純物濃度の層を設けることで、ドリフト領域のエピタキシャル成長時に、ドリフト領域内に積層欠陥が形成されることを抑制する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２０１７／０９４７６４号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本明細書では、ドリフト領域内に存在する積層欠陥の成長を抑制する技術を提案する。
【課題を解決するための手段】
【０００５】
本明細書が提案する半導体装置は、ダイオードを備える。この半導体装置は、ＳｉＣ基板と、前記ＳｉＣ基板の第１表面に設けられたアノード電極と、前記ＳｉＣ基板の前記第１表面と反対側に位置する第２表面に設けられたカソード電極、を有している。前記ＳｉＣ基板が、カソード領域、ドリフト領域、及び、少なくとも１つのアノード領域を有している。前記カソード領域は、前記カソード電極に接しているｎ型領域である。前記ドリフト領域は、前記カソード領域の前記第１表面側に配置されており、前記カソード領域に接しており、前記カソード領域よりもｎ型不純物濃度が低いｎ型領域である。前記少なくとも１つのアノード領域は、前記ドリフト領域の前記第１表面側に配置されており、前記ドリフト領域に接しており、前記アノード電極に接しているｐ型領域である。前記第１表面が、特定の方向において前記アノード領域に挟まれている少なくとも１つの間隔部を備えている。前記アノード領域と前記間隔部が、前記第１表面において前記特定の方向に沿って交互に繰り返し出現するように配置されている。前記ドリフト領域が、前記間隔部において前記第１表面に露出する部分を有していてもよい。前記アノード領域のうちの前記間隔部を介して隣接する一対の部分の間の間隔が、前記ドリフト領域におけるホールの拡散長の２倍よりも大きくてもよい。
【０００６】
なお、前記少なくとも１つのアノード領域は、間隔部によって分割された複数のアノード領域であってもよいし、単一のアノード領域であってもよい。また、前記少なくとも１つの間隔部は、アノード領域によって分割された複数の間隔部であってもよいし、単一の間隔部であってもよい。アノード領域と間隔部のいずれかまたは両方が単一の場合であっても、アノード領域と間隔部の形状によって、アノード領域と間隔部が第１表面において特定の方向に沿って交互に繰り返し出現するように配置することが可能である。
【０００７】
この半導体装置では、アノード領域とドリフト領域の界面のｐｎ接合によってダイオードが構成されている。ダイオードがオンすると、アノード領域からドリフト領域を介してカソード領域へ電流が流れる。すなわち、ダイオードがオンすると、ＳｉＣ基板の厚み方向にダイオードの主電流が流れる。ドリフト領域内で積層欠陥が横方向（ＳｉＣ基板の第１表面に沿う方向）に成長すると、ＳｉＣ基板の厚み方向に流れる電流（ダイオードの主電流）が阻害される領域が広くなるので、ダイオードの内部抵抗が上昇する。これに対し、本明細書が提案する上記の半導体装置では、以下に説明するように、ドリフト領域内で積層欠陥が横方向に成長することを抑制する。すなわち、本明細書が提案する上記の半導体装置では、ドリフト領域が、間隔部において第１表面に露出する部分を有している。ダイオードがオンすると、間隔部内のドリフト領域にホールが流入する。アノード領域のうちの間隔部を介して隣接する一対の部分（以下、第１部分及び第２部分という）の間の間隔（すなわち、間隔部の幅）は、ドリフト領域におけるホールの拡散長の２倍よりも大きい。このため、ダイオードがオンしても、間隔部の中央部及びその中央部の下側に位置するドリフト領域にはほとんどホールが到達しない。すなわち、ダイオードがオンしている状態において、間隔部の中央部及びその中央部の下側に位置するドリフト領域に、ホールがほとんど存在しないホール不存在領域が形成される。積層欠陥は、ホールの供給を受けると成長する。ホールがほとんど存在しないホール不存在領域では、積層欠陥がほとんど成長しない。このため、間隔部を超えて積層欠陥が成長すること（すなわち、横方向への積層欠陥の成長）が抑制される。例えば、アノード領域の第１部分の下部のドリフト領域に存在する積層欠陥が、間隔部を超えて、アノード領域の第２部分の下部のドリフト領域まで成長することを抑制することができる。このように、積層欠陥の横方向への成長が抑制されるので、この半導体装置では、積層欠陥の成長によるダイオードの特性の劣化が生じ難い。
【図面の簡単な説明】
【０００８】
【図１】実施例１の半導体装置の上面図。
【図２】図１のＩＩ−ＩＩ線における断面図。
【図３】図１のＩＩＩ−ＩＩＩ線における断面図。
【図４】積層欠陥の平面図。
【図５】積層欠陥の平面図。
【図６】実施例２の半導体装置の上面図。
【図７】実施例３の半導体装置の上面図。
【図８】実施例４の半導体装置の上面図。
【図９】実施例５の半導体装置の間隔部周辺の拡大断面図。
【図１０】実施例６の半導体装置の間隔部周辺の拡大断面図。
【図１１】実施例７の半導体装置の間隔部周辺の拡大断面図。
【図１２】実施例８の半導体装置の間隔部周辺の拡大断面図。
【図１３】実施例９の半導体装置の間隔部周辺の拡大断面図。
【図１４】実施例１０の半導体装置の間隔部周辺の拡大断面図。
【図１５】実施例１１の半導体装置の間隔部周辺の拡大断面図。
【図１６】実施例１２の半導体装置の間隔部周辺の拡大断面図。
【発明を実施するための形態】
【実施例１】
【０００９】
図１〜３に示す実施形態の半導体装置１０は、半導体基板１２と、電極、絶縁膜等を備えている。なお、図１では、図の見易さのため、半導体基板１２の上面１２ａ上の電極、絶縁膜の図示を省略している。以下では、半導体基板１２の上面１２ａと平行な一方向をｘ方向といい、上面１２ａに平行でｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。半導体基板１２は、ＳｉＣ（炭化シリコン）を主材料とするＳｉＣ基板である。半導体基板１２（すなわち、ＳｉＣ）の結晶構造は、六方晶である。図１、２に示すように、半導体基板１２の＜１−１００＞方向は、ｘ方向と略一致している。図１に示すように、上面１２ａを平面視した状態では、半導体基板１２の＜１１−２０＞方向は、ｙ方向と略一致している。図３に示すように、ｙｚ断面においては、半導体基板１２の＜１１−２０＞方向は、ｙ方向に対して角度θだけずれた方向に伸びている。以下では、角度θを、オフ角という場合がある。一般に、オフ角θは、数度（例えば、４度）である。半導体基板１２の上面１２ａには、アノード電極２０が配置されている。半導体基板１２の下面１２ｂには、カソード電極２２が配置されている。半導体基板１２は、カソード領域３０、ドリフト領域３２、及び、複数のアノード領域３４を有している。
【００１０】
カソード領域３０は、ｎ型不純物濃度が高いｎ型領域である。図２、３に示すように、カソード領域３０は、半導体基板１２の下面１２ｂに露出する範囲に配置されている。カソード領域３０は、下面１２ｂにおいてカソード電極２２にオーミック接触している。カソード領域３０は、ＳｉＣによって構成されたベースウエハにより構成されている。図３に示すように、カソード領域３０内には、基底面転位９０が存在している。
【００１１】
ドリフト領域３２は、カソード領域３０よりもｎ型不純物濃度が低いｎ型領域である。図２、３に示すように、ドリフト領域３２は、カソード領域３０の上側に配置されており、カソード領域３０に上側から接している。ドリフト領域３２は、カソード領域３０（すなわち、ベースウエハ）上に成長させたＳｉＣのエピタキシャル層により構成されている。
【００１２】
複数のアノード領域３４は、ｐ型領域である。図２、３に示すように、複数のアノード領域３４は、ドリフト領域３２の上側に配置されており、ドリフト領域３２に上側から接している。各アノード領域３４は、半導体基板１２の上面１２ａに露出している。各アノード領域３４は、アノード電極２０に対してオーミック接触している。図１、２に示すように、複数のアノード領域３４は、ｘ方向に間隔を空けて配列されている。図１に示すように、各アノード領域３４は、ｙ方向に直線状に長く伸びている。したがって、各アノード領域３４の間に配置されている間隔部３６は、ｙ方向に直線状に長く伸びる直線部３６ａを備えている。複数の直線部３６ａと複数のアノード領域３４が、上面１２ａにおいてｘ方向に沿って交互に繰り返し出現するように配置されている。各アノード領域３４は、ドリフト領域３２（すなわち、エピタキシャル層）にｐ型不純物を拡散することで形成された領域である。
【００１３】
間隔部３６（各直線部３６ａ）には、ドリフト領域３２の一部が伸びている。間隔部３６では、ドリフト領域３２が半導体基板１２の上面１２ａに露出している。間隔部３６では、層間絶縁膜２４が上面１２ａを覆っている。層間絶縁膜２４によって、間隔部３６内のドリフト領域３２がアノード電極２０から絶縁されている。図１に示すように、上面１２ａにおいて各直線部３６ａが伸びる方向（ｙ方向）は＜１１−２０＞方向と略一致している。すなわち、上面１２ａにおいて各直線部３６ａが伸びる方向（ｙ方向）と＜１１−２０＞方向との間の角度は１０°以下である。半導体ウエハにおいてオリフラやノッチが示す結晶方向と実際の結晶方向の間には最大１０°程度の誤差が生じる。したがって、オリフラやノッチを基準として直線部３６ａが伸びる方向を＜１１−２０＞と一致させようとする場合には、直線部３６ａが伸びる方向と＜１１−２０＞方向との間の角度は１０°以下となる。すなわち、直線部３６ａが伸びる方向と＜１１−２０＞方向との間の角度が１０°以下であることは、製造誤差の範囲内で、直線部３６ａが伸びる方向と＜１１−２０＞方向が一致していることを意味する。
【００１４】
複数のアノード領域３４の間の間隔Ｗｃ（すなわち、直線部３６ａのｙ方向における幅）は、ドリフト領域３２におけるホールの拡散長Ｌの２倍よりも大きい。拡散長Ｌは、以下の数式により定義される。
【数１】
2020136493.tif 000003
【００１５】
ここで、τはドリフト領域３２内におけるホールのライフタイムであり、ｋはボルツマン定数であり、Ｔは半導体装置１０の最高動作温度であり、ｑは電荷素量であり、μｐは最高動作温度におけるドリフト領域３２内でのホールの移動度である。
【００１６】
ドリフト領域３２の一般的なｎ型不純物濃度は１×１０１５〜１×１０１７ｃｍ−３である。また、半導体装置１０の一般的な最高動作温度は、１５０℃程度である。したがって、一般的には、ドリフト領域３２におけるホールの拡散長Ｌは９〜１３μｍである。この場合、間隔Ｗｃを、１８〜２６μｍよりも大きくする。
【００１７】
半導体装置１０は、各アノード領域３４とドリフト領域３２の界面のｐｎ接合によって構成されたダイオードを有している。アノード電極２０にカソード電極２２よりも高い電位を印加すると、ダイオードがオンする。ダイオードがオンすると、アノード電極２０から、アノード領域３４、ドリフト領域３２、及び、カソード領域３０を介してカソード電極２２へホールが流れる。同時に、カソード電極２２から、カソード領域３０、ドリフト領域３２、及び、アノード領域３４を介してアノード電極２０へ電子が流れる。このため、アノード電極２０からカソード電極２２へ電流が流れる。
【００１８】
ダイオードがオンしている状態では、ホールは、電圧によって半導体基板１２を厚み方向（ｚ方向）に貫通するように流れる一方で、横方向（ｘ方向及びｙ方向）にはそれほど長い距離を流れることはできない。ホールは、ドリフト領域３２内を横方向に最大で拡散長Ｌだけ流れることができる。上述したように、間隔Ｗｃは、拡散長Ｌの２倍よりも大きい。このため、各アノード領域３４から間隔部３６に拡散長Ｌだけホールが流れたとしても、間隔部３６の中央部にはホールが到達しない。すなわち、図２に示すように、間隔部３６の中央部とその中央部の下側に、ホールがほとんど存在しないホール不存在領域３８が形成される。
【００１９】
上述したように、カソード領域３０には、図３に示す基底面転位９０が存在している。また、ドリフト領域３２内には、基底面転位９０から連続する積層欠陥９２が存在する。ダイオードに電流が流れると、積層欠陥９２にホールが供給され、図３の破線９４に示すように積層欠陥９２が成長する。積層欠陥９２は電流を阻害するため、積層欠陥９２が成長するとドリフト領域３２の抵抗が上昇する。このため、積層欠陥９２が成長すると、ダイオードの動作時に損失が生じやすくなり、ダイオードの順方向電圧が大きくなる。
【００２０】
本実施形態の半導体装置１０では、各アノード領域３４の間に間隔部３６が設けられていることで、ｘ方向への積層欠陥９２の成長が抑制される。すなわち、上述したように、ダイオードがオンしているときに、間隔部３６の中央部とその下側にホール不存在領域３８が形成される。ホール不存在領域３８にはホールが存在しないので、ホール不存在領域３８では積層欠陥がほとんど成長しない。このため、積層欠陥が、ホール不存在領域３８を超えて成長することが抑制される。例えば、図２においてアノード領域３４ａの下部のドリフト領域３２に存在する積層欠陥９２が破線９６に示すようにｘ方向に沿ってアノード領域３４ｂ側に成長する場合を考える。この場合、積層欠陥９２のｘ方向への成長は、間隔部３６の下部のホール不存在領域３８において停止する。このため、積層欠陥９２が、間隔部３６を超えて、アノード領域３４ｂの下部のドリフト領域３２まで伸長することを抑制することができる。このように、積層欠陥のｘ方向への成長が抑制されるので、この半導体装置１０ではダイオードの順方向電圧が上昇し難い。
【００２１】
以下、積層欠陥についてより詳細に説明する。図４、５は、ＳｉＣ基板中に生じる一般的な積層欠陥を示している。図４、５は、ｚ方向に沿ってみたときの積層欠陥の形状を示している。図４の積層欠陥は、基底面転位９０を起点として＜１１−２０＞方向に主に進展するとともに、＜１−１００＞方向にも斜めに進展する。このため、図４の積層欠陥は、三角形状に進展する。図４の積層欠陥は、積層欠陥にホールが供給され続けたとしても、＜１１−２０＞方向に一定距離進展するとその進展を停止する。図５の積層欠陥は、基底面転位９０を起点として＜１−１００＞方向に主に進展するとともに、＜１１−２０＞方向に斜めに進展する。図５の積層欠陥は、最初に三角形状に進展し、その後に＜１−１００＞方向に帯状に進展する。図５のタイプの積層欠陥は、ホールが供給され続けると＜１−１００＞方向に帯状に際限なく進展する。このため、図５の積層欠陥は、より大きい問題を引き起こす。これに対し、本実施形態では、間隔部３６がｙ方向に直線状に長く伸びる直線部３６ａを有しているので、ｘ方向（すなわち、＜１−１００＞方向）への積層欠陥の進展を効果的に抑制することができる。すなわち、図５のタイプの積層欠陥が発生しても、その積層欠陥が＜１−１００＞方向へ際限なく進展することを防止することができる。このように、上面１２ａにおいて直線部３６ａが伸びる方向と＜１１−２０＞方向を略等しい方向とする（より詳細には、直線部３６ａが伸びる方向と＜１１−２０＞方向の間の角度を１０°以下とする）ことによって、＜１−１００＞方向への積層欠陥の進展を効果的に抑制することができる。
【００２２】
図５の積層欠陥は、図３の積層欠陥９２のように、ｙｚ断面では、＜１１−２０＞方向に沿って進展する。図３に示すように、＜１１−２０＞方向に進展する積層欠陥がアノード領域３４に達すると、この方向における積層欠陥の進展が停止する。したがって、ｙ方向における積層欠陥の最大幅Ｗｙｍａｘは、Ｗｙｍａｘ＝ｔ／ｔａｎθの関係を満たす。なお、ｔはドリフト領域３２の厚みであり、θは上述したオフ角である。図５の積層欠陥は、ｙ方向において最大幅Ｗｙｍａｘに達した後に、ｘ方向（すなわち、１−１００＞方向）に帯状に進展する。図５の積層欠陥は、初期においては、六方晶の結晶軸の影響によって約３０度の角度φを有する三角形状に進展し、その後、ｘ方向に帯状に進展する。したがって、積層欠陥の幅が最大幅Ｗｙｍａｘに達するときの積層欠陥のｘ方向の長さＬａは、
【数２】
2020136493.tif 000004
の関係を満たす。他方、図１、２に示す各アノード領域３４のｘ方向の幅Ｗｐは、以下の数式を満たしている。
【数３】
2020136493.tif 000005
すなわち、Ｗｐ≦Ｌａの関係が満たされている。このため、本実施形態の半導体装置１０では、積層欠陥が帯状に伸びるよりも前に、積層欠陥の進展を停止させることができる。これによって、ダイオードの順方向電圧の上昇をより効果的に抑制することができる。
【実施例２】
【００２３】
図６に示す実施例２の半導体装置は、単一のアノード領域３４を有している。実施例２のアノード領域３４は、実施例１（図１）の各アノード領域３４をｘ方向に部分的に接続した形状を備えている。すなわち、直線部３６ａがｙ方向に間欠的に設けられており、直線部３６ａが途切れた部分でｘ方向にアノード領域３４が連続している。このような構成でも、間隔部３６が存在する部分では、積層欠陥の成長を抑制することができる。この場合、アノード領域３４のうちの間隔部３６を介して隣接する一対の部分の間の間隔（直線部３６ａのｘ方向の幅）が、間隔Ｗｃに相当する。また、アノード領域３４のうちの間隔部３６に挟まれた部分のｘ方向の幅が、間隔Ｗｐに相当する。
【実施例３】
【００２４】
図７に示すように、実施例３の半導体装置では、半導体基板１２の上面１２ａにおいて、間隔部３６が正方形の格子状に伸びている。この構成によれば、ｘ方向だけでなくｙ方向への積層欠陥の進展も効果的に抑制することができる。
【実施例４】
【００２５】
図８に示すように、実施例４の半導体装置では、半導体基板１２の上面１２ａにおいて、間隔部３６が六角形の格子状に伸びている。この構成によれば、ｘ方向だけでなくｙ方向への積層欠陥の進展も効果的に抑制することができる。
【実施例５】
【００２６】
図９に示すように、実施例５の半導体装置では、間隔部３６内に、ｐ型のフローティング領域４０が複数設けられている。各フローティング領域４０は、半導体基板１２の上面１２ａに露出している。各フローティング領域４０は、層間絶縁膜２４によってアノード電極２０から絶縁されている。フローティング領域４０は、ドリフト領域３２によって互いから分離されている。各フローティング領域４０は、ドリフト領域３２によって各アノード領域３４から分離されている。したがって、各フローティング領域４０は、アノード電極２０に接続されていない。このため、ダイオードがオンしても、各フローティング領域４０からドリフト領域３２へはホールは供給されない。したがって、実施例５でも、ダイオードがオンしているときに、間隔部３６の中央部またはその中央部の下側にホール不存在領域が形成され、積層欠陥の進展が抑制される。また、間隔部３６内にフローティング領域４０を設けると、ダイオードがオフしているときに、間隔部３６内のドリフト領域３２に空乏層が広がり易くなる。これによって、間隔部３６における電界集中が抑制され、半導体装置の耐圧が向上する。
【実施例６】
【００２７】
図１０に示すように、実施例６の半導体装置では、アノード電極２０が、第１電極部２０ａと第２電極部２０ｂを有している。第１電極部２０ａと第２電極部２０ｂは互いに接している。第１電極部２０ａは、間隔部３６内のドリフト領域３２の表面を覆っている。第１電極部２０ａは、間隔部３６内のドリフト領域３２に対してショットキー接触している。第２電極部２０ｂは、アノード領域３４の表面を覆っている。第２電極部２０ｂは、アノード領域３４に対してオーミック接触している。実施例６の半導体装置では、ダイオードがオンするときに、第１電極部２０ａとドリフト領域３２の間のショットキー界面がオンし、間隔部３６内のドリフト領域３２から第１電極部２０ａに電子が流れる。このように、実施例６の半導体装置では、ダイオードがオンしているときに間隔部３６も電流経路となるので、より電流が流れやすい。また、間隔部３６に流れる電流は電子であるので、他の実施例と同様に、ダイオードがオンしているときに間隔部３６の中央部及びその中央部の下側にホール不存在領域が形成される。したがって、実施例６でも、積層欠陥の進展が抑制される。
【実施例７】
【００２８】
図１１に示すように、実施例７の半導体装置では、各アノード領域３４に対応する範囲に、トレンチ５０、ゲート絶縁膜５２、ゲート電極５４、層間絶縁膜５６、ソース領域５８、及び、底部ｐ型領域６０が設けられている。各ソース領域５８は、アノード領域３４内に島状に設けられている。各ソース領域５８は、アノード領域３４によってドリフト領域３２から分離されている。各トレンチ５０は、半導体基板１２の上面１２ａに設けられており、ソース領域５８とアノード領域３４を貫通してドリフト領域３２に達している。各トレンチ５０内にゲート絶縁膜５２とゲート電極５４が配置されている。ゲート絶縁膜５２はトレンチ５０の内面を覆っている。ゲート電極５４はゲート絶縁膜５２によって半導体基板１２から絶縁されている。ゲート電極５４の上面は、層間絶縁膜５６に覆われている。ゲート電極５４は、層間絶縁膜５６によってアノード電極２０から絶縁されている。各底部ｐ型領域６０は、対応するトレンチ５０の底面に露出する範囲に配置されている。各底部ｐ型領域６０は、ドリフト領域３２によって互いから分離されている。
【００２９】
実施例７の半導体装置は、実施例１〜６と同様にダイオードとして動作することができる一方で、ＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）としても動作することができる。ＭＯＳＦＥＴとして動作する場合には、アノード電極２０がソース電極として機能し、カソード電極２２がドレイン電極として機能する。実施例７では、アノード領域３４とドリフト領域３２の界面のｐｎ接合により構成だれるダイオードは、いわゆるＭＯＳＦＥＴのボディダイオードである。
【実施例８】
【００３０】
図１２に示す実施例８の半導体装置は、実施例７（図１１）と同様に、ＭＳＯＦＥＴとして機能することができる。実施例８では、間隔部３６の両側に、アノード領域３４に接するとともにアノード領域３４よりも深い境界ｐ型領域６２が設けられている。境界ｐ型領域６２は、底部ｐ型領域６０と略同じ深さまで伸びている。このように境界ｐ型領域６２を設けられていると、ＭＯＳＦＥＴ及びダイオードがオフしているときに間隔部３６近傍のトレンチ５０の下端での電界集中を抑制することができる。これによって、半導体装置の耐圧を向上させることができる。
【実施例９】
【００３１】
図１３に示す実施例９の半導体装置は、実施例８（図１２）に対してさらにｐ型のフローティング領域６４を設けた構造を備えている。各フローティング領域６４は、間隔部３６内に設けられている。各フローティング領域６４は、上面１２ａから底部ｐ型領域６０と略同じ深さまで伸びている。各フローティング領域６４は、ドリフト領域３２によって各アノード領域３４から分離されている。各フローティング領域６４は、層間絶縁膜２４によってアノード電極２０から絶縁されている。図１３の構成によれば、間隔Ｗｃが広い場合でも、間隔部３６内における電界集中を抑制することができる。
【実施例１０】
【００３２】
図１４に示す実施例１０の半導体装置は、実施例７〜９（図１１〜１３）と同様にＭＯＳＦＥＴとしても動作することが可能な半導体装置である。実施例１０の半導体装置は、間隔部３６にダミートレンチ７０を備えている。ダミートレンチ７０内には、絶縁膜７２とダミー電極７４が配置されている。ダミー電極７４は、絶縁膜７２によって半導体基板１２から絶縁されている。ダミー電極７４には、ゲート電極５４とは異なる電位を印加することが可能とされている。ダミートレンチ７０の底面に露出する範囲に、底部ｐ型領域７６が設けられている。底部ｐ型領域７６は、底部ｐ型領域６０と略同じ深さに配置されている。このように、底部ｐ型領域７６と底部ｐ型領域６０が設けられていると、ＭＯＳＦＥＴ及びダイオードがオフしているときに間隔部３６内における電界集中を抑制することができる。これによって、半導体装置の耐圧を向上させることができる。
【実施例１１】
【００３３】
図１５に示す実施例１１の半導体装置は、実施例７〜１０（図１１〜１４）と同様にＭＯＳＦＥＴとしても動作することが可能な半導体装置である。実施例１１の半導体装置では、実施例６（図１０）と同様に、間隔部３６内でドリフト領域３２がアノード電極２０の第１電極部２０ａにショットキー接触している。したがって、実施例１１の半導体装置では、実施例６と同様に、ダイオードがオンするときに間隔部３６内に電子が流れる。
【実施例１２】
【００３４】
図１６に示す実施例１２の半導体装置は、実施例１０（図１４）と同様にダミートレンチ７０を有する半導体装置である。実施例１２の半導体装置では、実施例６（図１０）と同様に、間隔部３６内でドリフト領域３２がアノード電極２０の第１電極部２０ａにショットキー接触している。したがって、実施例１２の半導体装置では、実施例６と同様に、ダイオードがオンするときに間隔部３６内に電子が流れる。
【００３５】
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
【００３６】
本明細書が開示する一例の半導体装置では、間隔部が、第１表面において第１方向に直線状に長く伸びる複数の直線部を備えていてもよい。第１表面において、第１方向とＳｉＣ基板の＜１１−２０＞方向との間の角度が１０°以下であってもよい。アノード領域と直線部が、第１表面においてＳｉＣ基板の＜１−１００＞方向に沿って交互に繰り返し出現するように配置されていてもよい。
【００３７】
この構成によれば、直線部によって、＜１−１００＞方向への積層欠陥の成長を抑制することができる。ＳｉＣ基板においては、＜１１−２０＞方向への積層欠陥の成長は一定距離で停止し易いのに対し、＜１−１００＞方向への積層欠陥の成長は際限なく拡大し易い。この構成では、成長し易い＜１−１００＞方向への積層欠陥の成長を直線部によって停止させることができる。
【００３８】
本明細書が開示する一例の半導体装置では、アノード領域の＜１−１００＞方向における幅をＷｐとし、ＳｉＣ基板の第１表面と＜１１−２０＞方向の間のオフ角をθとし、ドリフト領域の厚みをｔとしたときに、
【数４】
2020136493.tif 000006
の関係が満たされていてもよい。
【００３９】
この構成によれば、＜１１−２０＞方向へ積層欠陥が帯状に成長することを防止することができる。
【００４０】
本明細書が開示する一例の半導体装置では、第１表面において間隔部が格子状に伸びていてもよい。
【００４１】
この構成によれば、横方向のあらゆる向きにおいて積層欠陥の成長を抑制することができる。
【００４２】
本明細書が開示する一例の半導体装置は、第１表面において間隔部を覆う層間絶縁膜をさらに有していてもよい。ＳｉＣ基板が、間隔部内に配置されており、層間絶縁膜に接しており、層間絶縁膜によってアノード電極から絶縁されており、ドリフト領域によって各アノード領域から分離されているｐ型のフローティング領域をさらに有していてもよい。
【００４３】
この構成によれば、ダイオードがオフしているときに間隔部内のドリフト領域が空乏化し易くなる。このため、半導体装置の耐圧が向上する。
【００４４】
本明細書が開示する一例の半導体装置では、間隔部においてドリフト領域がアノード電極にショットキー接触していてもよい。
【００４５】
この構成によれば、ダイオードがオンしているときに間隔部内のドリフト領域に電子が流れるので、ダイオードにより電流が流れやすくなる。
【００４６】
本明細書が開示する一例の半導体装置は、アノード領域が露出する範囲の第１表面に設けられているとともにアノード領域を貫通してドリフト領域に達する複数のゲートトレンチと、各ゲートトレンチ内に配置されているゲート絶縁膜と、各ゲートトレンチ内に配置されているとともにゲート絶縁膜によってＳｉＣ基板から絶縁されているゲート電極、をさらに有していてもよい。
【００４７】
この構成によれば、各アノード領域に対応する範囲に、ＭＯＳＦＥＴが形成される。この場合、ダイオードは、ＭＯＳＦＥＴのボディダイオードとして機能する。
【００４８】
本明細書が開示する一例の半導体装置は、間隔部内の第１表面に設けられているダミートレンチをさらに有していてもよい。この場合、ＳｉＣ基板が、ゲートトレンチの底面に露出する第１底部ｐ型領域と、ダミートレンチの底面に露出する第２底部ｐ型領域をさらに有していてもよい。
【００４９】
この構成によれば、ダイオード及びＭＯＳＦＥＴがオフしているときに、間隔部内のドリフト領域での電界集中を抑制することができる。このため、半導体装置の耐圧が向上する。
【００５０】
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
【符号の説明】
【００５１】
１０        ：半導体装置
１２        ：半導体基板
２０        ：アノード電極
２２        ：カソード電極
２４        ：層間絶縁膜
３０        ：カソード領域
３２        ：ドリフト領域
３４        ：アノード領域
３６        ：間隔部
３６ａ      ：直線部
３８        ：ホール不存在領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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