(57)【要約】      （修正有）【課題】並列化されたＩＩＲフィルタを提供する。【解決手段】ＩＩＲフィルタの伝達関数Ｈ（ｚ）における分母多項式Ｄ（ｚ）及び分子多項式Ｎ（ｚ）を、並列化されたポリフェーズ表現による伝達関数に変換することにより、並列化ＩＩＲフィルタ１００は、並列化されたポリフェーズフィルタを備える。【選択図】図７
2020136757.tif 000002
【特許請求の範囲】
【請求項１】
並列化されたポリフェーズフィルタを備える並列化ＩＩＲフィルタ。
【請求項２】
前記ポリフェーズフィルタの並列数をｎ（ｎは２以上の整数）としたときに、
前記ポリフェーズフィルタは、ｎ並列化された入力信号がそれぞれに与えられるｎ個の分岐ブロックを備え、
各分岐ブロックは、
ｎ並列化された入力信号に対する演算をするｎ個の演算ブロックを備える
請求項１に記載のＩＩＲフィルタ。
【請求項３】
前記ポリフェーズフィルタの並列数は、２のべき乗である
請求項１又は２に記載のＩＩＲフィルタ。
【請求項４】
入力信号を直列から並列にする第１変換器と、
第１変換器から出力された並列化入力信号が与えられる並列化ＩＩＲフィルタと、
前記並列化ＩＩＲフィルタから出力された並列化出力信号を直列にする第２変換器と、
を備え、
前記並列化ＩＩＲフィルタは、並列化されたポリフェーズフィルタを備える
デジタルフィルタ装置。
【請求項５】
ＩＩＲフィルタの伝達関数を、変換規則に基づいて、並列化されたポリフェーズ表現に変換する変換器を備え、
前記変換規則は、ＩＩＲフィルタの伝達関数における分母多項式及び分子多項式を、並列化されたポリフェーズ表現に変換するための規則である
並列化ＩＩＲフィルタ設計装置。
【請求項６】
ＩＩＲフィルタの伝達関数を、変換規則に基づいて、並列化されたポリフェーズ表現に変換することを含み、
前記変換規則は、ＩＩＲフィルタの伝達関数における分母多項式及び分子多項式を、並列化されたポリフェーズ表現に変換するための規則である
並列化ＩＩＲフィルタ設計方法。
【請求項７】
ＩＩＲフィルタの伝達関数を、変換規則に基づいて、並列化されたポリフェーズ表現に変換することにより設計された並列化ＩＩＲフィルタ設計データに従って、ＩＩＲフィルタを製作することを含む並列化ＩＩＲフィルタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、並列化ＩＩＲフィルタ、デジタルフィルタ装置、並列化ＩＩＲフィルタ設計装置、並列化ＩＩＲフィルタ設計方法、並列化ＩＩＲフィルタ製造方法に関する。
【背景技術】
【０００２】
特許文献１は、バンドパスΔΣ変調を利用した無線通信を開示している。Δ変調では、デジタルフィルタが用いられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−８１１０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高速通信に対応したΔΣ変調を実現するには、デジタルフィルタの高速化が求められる。また、デジタルフィルタの高速化は、他の様々な分野において、求められる。
【０００５】
デジタルフィルタの高速化技術として、ポリフェーズ表現（polyphase representation）による並列処理がある。以下では、ポリフェーズ表現に従ったデジタル信号処理を行うデジタルフィルタをポリフェーズフィルタという。
【０００６】
ポリフェーズ表現が可能であるデジタルフィルタとしてはＦＩＲフィルタがある。ＦＩＲフィルタは、フィードバックループを有しないため、ポリフェーズ表現が可能である。したがって、ＦＩＲフィルタは、並列処理による高速化が可能である。
【０００７】
デジタルフィルタとしては、ＦＩＲフィルタ以外に、ＩＩＲフィルタがある。ＦＩＲフィルタとＩＩＲフィルタとは、デジタルフィルタの設計の際に、求められる仕様に合わせて使い分けられるものである。したがって、ＦＩＲフィルタの高速化が可能である以上、ＩＩＲフィルタも高速化が可能であることが望まれる。
【０００８】
しかし、従来、ＩＩＲフィルタをポリフェーズ表現する手法が知られていないこともあり、並列化されたＩＩＲフィルタは、存在していなかった。そこで、本開示は、従来存在していなかった「並列化されたＩＩＦフィルタ」を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本開示のある側面は、並列化ＩＩＲフィルタである。開示の並列化ＩＩＲフィルタは、並列化されたポリフェーズフィルタを備える。
【００１０】
本開示の他の側面は、デジタルフィルタ装置である。開示のデジタルフィルタ装置は、
入力信号を直列から並列にする第１変換器と、第１変換器から出力された並列化入力信号が与えられる並列化ＩＩＲフィルタと、前記並列化ＩＩＲフィルタから出力された並列化出力信号を直列にする第２変換器と、を備え、前記並列化ＩＩＲフィルタは、並列化されたポリフェーズフィルタを備える。
【００１１】
本開示の他の側面は、並列化ＩＩＲフィルタ設計装置である。開示の並列化ＩＩＲフィルタ設計装置は、ＩＩＲフィルタの伝達関数を、変換規則に基づいて、並列化されたポリフェーズ表現に変換する変換器を備え、前記変換規則は、ＩＩＲフィルタの伝達関数における分母多項式及び分子多項式を、並列化されたポリフェーズ表現に変換するための規則である。
【００１２】
本開示の他の側面は、並列化ＩＩＲフィルタ設計方法である。開示の並列化ＩＩＲフィルタ設計方法は、ＩＩＲフィルタの伝達関数を、変換規則に基づいて、並列化されたポリフェーズ表現に変換することを含み、前記変換規則は、ＩＩＲフィルタの伝達関数における分母多項式及び分子多項式を、並列化されたポリフェーズ表現に変換するための規則である。
【００１３】
本開示の他の側面は、並列化ＩＩＲフィルタの製造方法である。開示の並列化ＩＩＲフィルタ製造方法は、ＩＩＲフィルタの伝達関数を、変換規則に基づいて、並列化されたポリフェーズ表現に変換することにより設計された並列化ＩＩＲフィルタ設計データに従って、ＩＩＲフィルタを製作することを含む。
【発明の効果】
【００１４】
本開示によれば、並列化ＩＩＲフィルタが得られる。
【図面の簡単な説明】
【００１５】
【図１】図１は、デジタルフィルタ装置のブロック図である。
【図２】図２は、並列化ＩＩＲフィルタのブロック図を含む説明図である。
【図３】図３は、並列化ＦＩＲフィルタのブロック図を含む説明図である。
【図４】図４は、ＩＩＲフィルタの並列化の説明図である。
【図５】図５は、Ｄ（ｚ）Ｐ（ｚ）からＱ（ｚ２）への変換の説明図である。
【図６】図６は、Ｎ（ｚ）Ｐ（ｚ）からＥ０（ｚ），Ｅ１（ｚ）を求める説明図である。
【図７】図７は、並列化ＩＩＲフィルタのブロック図を含む説明図である。
【図８】図８は、補助多項式の例の説明図である。
【図９】図９は、４並列の並列化ＩＩＲフィルタのブロック図である。
【図１０】図１０は、８並列の並列化ＩＩＲフィルタのブロック図である。
【図１１】図１１は、8並列の並列化ＩＩＲフィルタにおける第１分岐ブロックのブロック図である。
【図１２】図１２は、並列化ＩＩＲフィルタ設計装置の構成図である。
【図１３】図１３は、並列化ＩＩＲフィルタ製造の手順を示すフローチャートである。
【発明を実施するための形態】
【００１６】
［本開示の実施形態の説明］
【００１７】
（１）実施形態に係る並列化ＩＩＲフィルタは、並列化されたポリフェーズフィルタを備える。ポリフェーズフィルタは、ポリフェーズ表現に従って構成されたポリフェーズ構成を持つ。並列化されたポリフェーズフィルタによって、並列化ＩＩＲフィルタが得られる。
【００１８】
（２）前記ポリフェーズフィルタの並列数をｎ（ｎは２以上の整数）としたときに、前記ポリフェーズフィルタは、ｎ並列化された入力信号がそれぞれに与えられるｎ個の分岐ブロックを備え、各分岐ブロックは、ｎ並列化された入力信号に対する演算をするｎ個の演算ブロックを備えるのが好ましい。この場合、並列化に適した構成となる。
【００１９】
（３）前記ポリフェーズフィルタの並列数は、２のべき乗であるのが好ましい。この場合、並列化が確実となる。
【００２０】
（４）実施形態に係るデジタルフィルタ装置は、入力信号を直列から並列にする第１変換器と、第１変換器から出力された並列化入力信号が与えられる並列化ＩＩＲフィルタと、前記並列化ＩＩＲフィルタから出力された並列化出力信号を直列にする第２変換器と、を備え、前記並列化ＩＩＲフィルタは、並列化されたポリフェーズフィルタを備える。
【００２１】
（５）実施形態に係る並列化ＩＩＲフィルタ設計装置は、ＩＩＲフィルタの伝達関数を、変換規則に基づいて、並列化されたポリフェーズ表現に変換する変換器を備え、前記変換規則は、ＩＩＲフィルタの伝達関数における分母多項式及び分子多項式を、並列化されたポリフェーズ表現に変換するための規則である。
【００２２】
（６）実施形態に係る並列化ＩＩＲフィルタ設計方法は、ＩＩＲフィルタの伝達関数を、変換規則に基づいて、並列化されたポリフェーズ表現に変換することを含み、前記変換規則は、ＩＩＲフィルタの伝達関数における分母多項式及び分子多項式を、並列化されたポリフェーズ表現に変換するための規則である。
【００２３】
（７）実施形態に係る並列化ＩＩＲフィルタの製造方法は、ＩＩＲフィルタの伝達関数を、変換規則に基づいて、並列化されたポリフェーズ表現に変換することにより設計された並列化ＩＩＲフィルタ設計データに従って、ＩＩＲフィルタを製作することを含む。
【００２４】
［本開示の実施形態の詳細］
【００２５】
図１は、デジタルフィルタ装置１０を示している。デジタルフィルタ装置１０は、デジタル信号処理により、入力信号に対してデジタルフィルタリング処理をするＤＳＰ（Digital Signal Processor）又はコンピュータである。図１に示すように、デジタルフィルタ装置１０に対して、直列の離散入力信号Ａ１，Ａ２，Ａ３，Ａ４，Ａ５，Ａ６が与えられると、直列の離散出力信号Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６を出力する。なお、入力信号及び出力信号における添え字は、サンプリングの順番を示す。
【００２６】
図１に示すデジタルフィルタ装置１０は、シリアル／パラレル変換器（第１変換器）１１０と、フィルタ回路１００と、パラレル／シリアル変換器（第２変換器）１２０と、を備える。実施形態において、フィルタ回路１００は、並列化ＩＩＲフィルタである。フィルタ回路１００は、例えば、ＦＰＧＡによって構成される。フィルタ回路１００（デジタルフィルタ装置１０）は、伝達関数Ｈ（ｚ）を持つ。
【００２７】
シリアル／パラレル変換器１１０は、直列の信号を並列の信号に変換する。シリアル／パラレル変換器１１０は、入力ポート１１１と、第１出力ポート１１３と、第２出力ポート１１４と、を備える。実施形態のシリアル／パラレル変換器１１０は、直列の入力信号Ａ１，Ａ２，Ａ３，Ａ４，Ａ５，Ａ６を、２並列（ｎ＝２）の入力信号に変換し、第１出力ポート１１３及び第２出力ポート１１４から並列出力する。例えば、第１出力ポート１１３は、Ａ２，Ａ４，Ａ６を出力し、第２出力ポート１１４は、Ａ１，Ａ３，Ａ５を出力する。
【００２８】
並列化ＩＩＲフィルタ１００は、並列化入力が与えられる第１入力ポート１０１及び第２入力ポート１０２を備える。図１において、第１入力ポート１０１は、第１出力ポート１１３に接続されており、入力信号Ａ２，Ａ４，Ａ６が与えられる。第２入力ポート１０２は、第２出力ポート１１４に接続されており、入力信号Ａ１，Ａ３，Ａ５が与えられる。
【００２９】
並列化ＩＩＲフィルタ１００は、並列出力をする第１出力ポート１０３及び第２出力ポート１０４を備える。第１出力ポート１０３は、出力信号Ｂ２，Ｂ４，Ｂ６を出力し、第２出力ポート１０４は、出力信号Ｂ１，Ｂ３，Ｂ５を出力する。
【００３０】
パラレル／シリアル変換器１２０は、並列の信号を直列に変換する。パラレル／シリアル変換器１２０は、第１入力ポート１２１と、第２入力ポート１２２と、出力ポート１２３と、を備える。第１入力ポート１２１は、第１出力ポート１０３に接続されており、出力信号Ｂ２，Ｂ４，Ｂ６が与えられる。第２入力ポート１２２は、第２出力ポート１０４に接続されており、出力信号Ｂ１，Ｂ３，Ｂ５が与えられる。出力ポート１２３は、直列の出力信号Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６を出力する。
【００３１】
並列化ＩＩＲフィルタ１００は、直列の離散入力信号Ａ１，Ａ２，Ａ３，Ａ４，Ａ５，Ａ６のサンプリングレートよりも低速のレートで動作することができる。換言すると、並列化ＩＩＲフィルタ１００は、比較的低速で動作しても、高速の入力信号を扱うことができる。例えば、直列の離散入力信号のサンプリングレートがＴ［Ｇｓ／ｓ］である場合、２並列の並列化ＩＩＲフィルタ１００の動作レートは、Ｔ／２［Ｇｓ／ｓ］でよい。
【００３２】
図２は、並列化ＩＩＲフィルタ１００のブロック図を示している。並列化ＩＩＲフィルタは、並列化されたポリフェーズフィルタを備えている。並列化されたポリフェーズフィルタは、ポリフェーズ表現に従った回路構成を有し、並列処理によるデジタル信号処理を行う。実施形態において、並列化ＩＩＲフィルタは、２次ＩＩＲフィルタを２並列化（ｎ＝２）して構成されている。
【００３３】
図２中の式（Ｐ１７−２）は、ポリフェーズ表現により２並列化されたＩＩＲフィルタの伝達関数Ｈ（ｚ）を示している。図２に示すブロック図は、式（Ｐ１７−２）に従った演算動作をするよう構成されている。式（Ｐ１７−２）の求め方については後述する。
【００３４】
図２において、並列化されたポリフェーズフィルタは、第１分岐ブロック１５０及び第２分岐ブロック１６０を含む複数（ｎ個；ここではｎ＝２）の分岐ブロックを備える。
【００３５】
第１分岐ブロック１５０は、０次から（ｎ−１）次までの複数（ｎ個；ここではｎ＝２）の演算ブロック１５５，１５６を備える。図２においては、第１分岐ブロック１５０は、０次演算ブロック１５５と、１次（ｎ−１次）演算ブロック１５６と、を備える。
【００３６】
０次演算ブロック１５５は、第１入力ポート１０１に接続されており、入力信号Ａ２，Ａ４，Ａ６に対して、図２中の式（Ｐ１６−５）に示すＥ０（ｚ）に従った演算を行う。１次演算ブロック１５６は、第２入力ポート１０２に接続されており、入力信号Ａ１，Ａ３，Ａ５に対して、図２中の式（Ｐ１６−６）に示すＥ１（ｚ）に従った演算を行う。式（Ｐ１６−５）及び式（Ｐ１６−６）の求め方については後述する。
【００３７】
第１分岐ブロック１５０は、０次演算ブロック１５５及び１次演算ブロック１５６の出力を加算する加算器１５７を備える。実施形態において、第１分岐ブロック１５０は、加算器１５７の出力が与えられるよう加算器１５７に接続された補助演算ブロック１５８を備える。補助演算ブロック１５８は、加算器１５７の出力に対して、１／Ｑ（ｚ）の演算を行い、出力信号Ｂ２，Ｂ４，Ｂ６を出力する。Ｑ（ｚ）は、図２中の式（１５）に示すとおりである。式（１５）の求め方については後述する。
【００３８】
第２分岐ブロック１６０は、０次から（ｎ−１）次までの複数（ｎ個；ここではｎ＝２）の演算ブロック１６５，１６６を備える。図２においては、第２分岐ブロック１６０は、０次演算ブロック１６５と、１次（ｎ−１次）演算ブロック１６６と、を備える。
【００３９】
０次演算ブロック１６５は、第２入力ポート１０２に接続されており、入力信号Ａ１，Ａ３，Ａ５に対して、図２中の式（Ｐ１６−５）に示すＥ０（ｚ）に従った演算を行う。１次演算ブロック１６６は、遅延素子１６１を介して、第１入力ポート１０１に接続されている。１次演算ブロック１６６は、遅延した入力信号Ａ２，Ａ４，Ａ６に対して、図２中の式（Ｐ１６−６）に示すＥ１（ｚ）に従った演算を行う。
【００４０】
第２分岐ブロック１６０は、０次演算ブロック１６５及び１次演算ブロック１６６の出力を加算する加算器１６７を備える。実施形態において、第２分岐ブロック１６０は、加算器１６７の出力が与えられるよう加算器１６７に接続された補助演算ブロック１６８を備える。補助演算ブロック１６８は、加算器１６７の出力に対して、１／Ｑ（ｚ）の演算を行い、出力信号Ｂ１，Ｂ３，Ｂ５を出力する。
【００４１】
さて、以下では、ＩＩＲフィルタ１００のためのポリフェーズ表現の説明に先立ち、ＦＩＲフィルタ２００のためのポリフェーズ表現について説明する。図３は、ポリフェーズ表現による並列化ＦＩＲフィルタ２００を示している。
【００４２】
ＦＩＲフィルタは、図３中の式（Ｐ１−１）に示す多項式形式の伝達関数Ｈ（ｚ）を持つ。なお、式（Ｐ１−１）は、２次ＦＩＲフィルタの伝達関数を示す。式（Ｐ１−１）は、式（Ｐ１−２），式（Ｐ１−３）のように変形できる。式（Ｐ１−３）がポリフェーズ表現である。したがって、式（Ｐ１−１）に示すＦＩＲフィルタ伝達関数は、ポリフェーズ表現可能であることがわかる。
【００４３】
２次ＦＩＲフィルタを２並列化するため、式（Ｐ１−３）に示されるポリフェーズ表現の式の次数を、並列数で除した数にする。ここでは、式（Ｐ１−３）の次数は２であるから、この次数を、並列数２で除した数である１にする。具体的には、式（Ｐ１−３）におけるＥ０（ｚ２）の項（式（Ｐ２−１）参照）を、式（Ｐ２−２）に示すＥ０（ｚ）に変換する。また、式（Ｐ１−３）におけるＥ１（ｚ２）の項（式（Ｐ３−１）参照）を、式（Ｐ３−２）に示すＥ１（ｚ）に変換する。
【００４４】
図３中の式（Ｐ４−１）は、並列化２次ＦＩＲフィルタ２００の伝達関数Ｈ（ｚ）を示している。式（Ｐ４−１）は、式（Ｐ１−１）に示す多項式形式の伝達関数Ｈ（ｚ）を、ポリフェーズ表現による並列化のため、Ｅ０（ｚ）及びＥ１（ｚ）を用いた行列式形式に変換したものである。
【００４５】
図３中のブロック図は、式（Ｐ４−１）に従って構成された並列化ＦＩＲフィルタ（並列化ポリフェーズフィルタ）２００を示している。すなわち、並列化ＦＩＲフィルタ２００は、並列化されたポリフェーズフィルタからなる。
【００４６】
図３において、並列化ＦＩＲフィルタ２００は、第１分岐ブロック２５０及び第２分岐ブロック２６０を備える。第１分岐ブロック２５０は、０次演算ブロック２５５と、１次演算ブロック２５６と、を備える。
【００４７】
０次演算ブロック２５５は、入力信号Ａ２，Ａ４，Ａ６に対して、図３中の式（Ｐ２−２）に示すＥ０（ｚ）に従った演算を行う。１次演算ブロック１５６は、入力信号Ａ１，Ａ３，Ａ５に対して、図３中の式（Ｐ３−２）に示すＥ１（ｚ）に従った演算を行う。
【００４８】
第１分岐ブロック２５０は、０次演算ブロック２５５及び１次演算ブロック２５６の出力を加算する加算器２５７を備える。加算器２５７は、出力信号Ｂ２，Ｂ４，Ｂ６を出力する。
【００４９】
第２分岐ブロック２６０は、０次演算ブロック２６５と、１次演算ブロック２６６と、を備える。０次演算ブロック２６５は、入力信号Ａ１，Ａ３，Ａ５に対して、図３中の式（Ｐ２−２）に示すＥ０（ｚ）に従った演算を行う。１次演算ブロック１６６は、遅延素子２６１により遅延した入力信号Ａ２，Ａ４，Ａ６に対して、図３中の式（Ｐ３−２）に示すＥ１（ｚ）に従った演算を行う。
【００５０】
第２分岐ブロック２６０は、０次演算ブロック２６５及び１次演算ブロック２６６の出力を加算する加算器２６７を備える。加算器２６７は、出力信号Ｂ１，Ｂ３，Ｂ５を出力する。図３中の式（Ｐ４−２）は、入力信号Ａ１，Ａ２から出力信号Ｂ１，Ｂ２を演算する例を示している。
【００５１】
以上のように、ＦＩＲフィルタは、ポリフェーズ表現による並列化が可能である。しかし、ＩＩＲフィルタは、ＦＩＲフィルタと同じようにはポリフェーズ表現することはできない。すなわち、図４中の式（Ｐ１１−１）に示すように、ＩＩＲフィルタの伝達関数Ｈ（ｚ）は、分母多項式Ｄ（ｚ）及び分子多項式Ｎ（ｚ）を含む形式である。これは、ＩＩＲフィルタが、フィードバックループを有するためである。分母多項式Ｄ（ｚ）及び分子多項式Ｎ（ｚ）を含む伝達関数Ｈ（ｚ）は、そのままの形では、式（Ｐ１−３）に示すポリフェーズ表現に変換することができない。つまり、ＩＩＲフィルタの伝達関数Ｈ（ｚ）は、そのままの形では、ポリフェーズ表現不可である。
【００５２】
本実施形態では、ＩＩＲフィルタの伝達関数Ｈ（ｚ）を、ポリフェーズ表現に変換するため、補助多項式Ｐ（ｚ）を導入する。補助多項式Ｐ（ｚ）は、分母多項式Ｄ（ｚ）及び分子多項式Ｎ（ｚ）と同じ次数を持つ多項式である。
【００５３】
補助多項式Ｐ（ｚ）を導入すると、式（Ｐ１１−１）で示されるＩＩＲフィルタ伝達関数Ｈ（ｚ）は、式（Ｐ１２−１）及び式（Ｐ１２−２）に示すように変換される。式（Ｐ１２−１）及び式（Ｐ１２−２）の分母をＱ（ｚ２）で表すことができれば、式（Ｐ１２−２）は、式（Ｐ１２−３）の表現に変換可能である。そして、式（Ｐ１２−３）は、式（Ｐ１２−４）に変換できる。式（Ｐ１２−４）は、式（Ｐ１２−５）に示すポリフェーズ表現と等価である。
【００５４】
したがって、式（Ｐ１２−１）Ｄ（ｚ）Ｐ（ｚ）の分母をＱ（ｚ２）で表すことができれば、ＩＩＲフィルタ伝達関数Ｈ（ｚ）は、ポリフェーズ表現可能となる。ここで、Ｑ（ｚ２）は、ｚ２の多項式表現である。すなわち、Ｑ（ｚ２）に含まれる各項におけるｚの次数Ｎは、並列数である２の倍数（Ｎ＝０，−２，−４，・・）のみである。
【００５５】
つまり、Ｄ（ｚ）Ｐ（ｚ）の分母（式Ｐ（１３−１）参照）を、Ｑ（ｚ２）で表すには、Ｄ（ｚ）Ｐ（ｚ）の分母が、ｚ０の項、ｚ−２の項、ｚ−４の項のみを備えていればよい。したがって、式Ｐ（１３−１）を展開した式（Ｐ１３−２）における複数の項Ｔ０，Ｔ１，Ｔ２，Ｔ３，Ｔ４のうち、ｚ−１の項である項Ｔ１及びｚ−３の項である項Ｔ３は、不要であり、ゼロになるべきである。式（Ｐ１４−１）及び式（Ｐ１４−２）は、項Ｔ１及び項Ｔ３が０になるための条件を示している。よって、項Ｔ１及び項Ｔ３がゼロになるためには、補助多項式Ｐ（ｚ）に含まれる係数ｐ１，ｐ２が、式（Ｐ１４−３）及び式（P１４−４）を満たせばよい。
【００５６】
なお、以上は、２並列化のために補助多項式Ｐ（ｚ）が満たすべき条件である。３並列化の場合には、Ｄ（ｚ）Ｐ（ｚ）を展開した多項式が、ｚの次数Ｎが３の倍数（０，−３，−６，・・・）である項のみとなるように補助多項式Ｐ（ｚ）が決定される。４並列化の場合には、Ｄ（ｚ）Ｐ（ｚ）を展開した多項式が、ｚの次数Ｎが４の倍数（０，−４，−８，・・・）である項のみとなるように補助多項式Ｐ（ｚ）が決定される。また、８並列化の場合には、Ｄ（ｚ）Ｐ（ｚ）を展開した多項式が、ｚの次数Ｎが８の倍数（０，−８，−１６，・・・）である項のみとなるように補助多項式Ｐ（ｚ）が決定される、
【００５７】
式（Ｐ１４−３）及び式（P１４−４）より、補助多項式Ｐ（ｚ）は、式（Ｐ１４−５）に示すように、分母多項式Ｄ（ｚ）における係数ａを用いて表される。ここで、並列数が２のべき乗（２，４，８，・・・）である場合には、補助多項式Ｐ（ｚ）は、分母多項式Ｄ（ｚ）における奇数次の係数ａ１の符号反転に相当する。したがって、２のべき乗の並列化のための補助多項式Ｐ（ｚ）は、分母多項式Ｄ（ｚ）に含まれる１又は複数の奇数次の係数ａ１，ａ３，・・・を符号反転することで容易に得られる。
【００５８】
式（Ｐ１４−５）に示すＰ（ｚ）より、式Ｐ（１２−１）の分母Ｄ（ｚ）Ｐ（ｚ）は、式（Ｐ１５）のように表される。式（Ｐ１５）は、ｚ２の多項式表現であるＱ（ｚ２）になっている。
【００５９】
図６は、並列化されたポリフェーズ表現のためのＥ０（ｚ２），Ｅ１（ｚ２），Ｅ０（ｚ），Ｅ１（ｚ）の導出を示している。式（Ｐ１４−３）及び式（Ｐ１４−４）を、式（Ｐ１２−１）の分子Ｎ（ｚ）Ｐ（ｚ）に代入すると、図６中の式（Ｐ１６−１）が得られる。式（Ｐ１６−１）を式（１６−２）に対応つけると、Ｅ０（ｚ２）は式（Ｐ１６−３）によって表され、Ｅ１（ｚ２）は式（Ｐ１６−４）によって表される。
【００６０】
並列化のため、Ｅ０（ｚ２）のＥ１（ｚ２）におけるｚの次数を１／２にすることで、式（Ｐ１６−５）に示すＥ０（ｚ）と、式（Ｐ１６−５）に示すＥ０（ｚ）と、が得られる。
【００６１】
したがって、式（Ｐ１２−４）に示すＩＩＲフィルタのポリフェーズ表現は、図７中の式（Ｐ１７−１）に示すような行列式形式に変換することで、並列化ポリフェーズフィルタになる。式（Ｐ１７−１）に示すＩＩＲフィルタ伝達関数Ｈ（ｚ）は、Ｑ（ｚ），Ｅ０（ｚ）及びＥ１（ｚ）によって表される。
【００６２】
式（Ｐ１７−１）を変形すると式（Ｐ１７−２）が得られる。図２及び図７に示す並列化ＩＩＲフィルタ１００のブロック図は、式（Ｐ１７−２）に従ったものである。式（Ｐ１７−２）によると、Ｅ０（ｚ）及びＥ１（ｚ）それぞれに対する１／Ｑ（ｚ）の演算を、補助演算ブロック１５８，１６８によりまとめて行えるため、演算負荷が小さくなる。なお、１／Ｑ（ｚ）の演算は、０次演算ブロック１５５，１６５及び１次演算ブロック１５６，１６６において行ってもよい。
【００６３】
図８は、補助多項式の例を示している。図８の式（Ｐ１８−１）は、２並列のための補助多項式Ｐ１（ｚ）を示し、式（Ｐ１８−２）は、４並列のための補助多項式Ｐ２（ｚ）を示し、式（Ｐ１８−３）は、８並列のための補助多項式Ｐ３（ｚ）を示している。
【００６４】
図９は、４並列（ｎ＝４）のＩＩＲフィルタ４００の回路例を示している。このＩＩＲフィルタ４００は、４個（ｎ個）の分岐ブロック４１０，４２０，４３０，４４０を有する。第１分岐ブロック４１０は、０次演算ブロック４１０Ａ，１次演算ブロック４１０Ｂ，２次演算ブロック４１０Ｃ及び３次演算ブロック４１０Ｄを有する。第１分岐ブロック４１０は、４個の演算ブロック４１０Ａ、４１０Ｂ，４１０Ｃ，４１０Ｄの出力を加算する加算器４１７と、補助演算ブロック４１８と、を備える。補助演算ブロック４１８は、加算器４１７の出力が与えられ、１／Ｑ（ｚ）を演算する。他の分岐ブロック４２０，４３０，４４０も、第１分岐ブロック４１０と同様の構成を有する。他の分岐ブロック４２０，４３０，４４０へは、適宜、遅延素子４１１Ａ，４１１Ｂ，４１１Ｃを介して、入力信号が与えられる。
【００６５】
図１０及び図１１は、８並列（ｎ＝８）のＩＩＲフィルタ８００の回路例を示している。図１０に示すように、ＩＩＲフィルタ８００は、８個（ｎ個）の分岐ブロック８１０，８２０，８３０，８４０，８５０，８６０，８７０，８８０を有する。
【００６６】
図１１に示すように、第１分岐ブロック８１０は、０次演算ブロック８１０Ａ，１次演算ブロック８１０Ｂ，２次演算ブロック８１０Ｃ，３次演算ブロック８１０Ｄ，４次演算ブロック８１０Ｅ，５次演算ブロック８１０Ｆ，６次演算ブロック８１０Ｇ，及び７次演算ブロック８１０Ｈする。第１分岐ブロック８１０は、８個の演算ブロック８１０Ａ、８１０Ｂ，８１０Ｃ，８１０Ｄ，８１０Ｅ，８１０Ｆ，８１０Ｇ，８１０Ｈの出力を加算する加算器８１７と、補助演算ブロック８１８を備える。補助演算ブロック８１８は、加算器８１７の出力が与えられ、１／Ｑ（ｚ）を演算する。他の分岐ブロック８２０，８３０，８４０，８５０，８６０，８７０，８８０も、第１分岐ブロック８１０と同様の構成を有する。他の分岐ブロック８２０，８３０，８４０，８５０，８６０，８７０，８８０へは、適宜、遅延素子８１１Ａ，８１１Ｂ，８１１Ｃ，８１１Ｄ，８１１Ｅ，８１１Ｆ，８１１Ｇを介して、入力信号が与えられる。
【００６７】
図１２は、並列化ＩＩＲフィルタ設計装置５００を示している。設計装置５００は、ポリフェーズ表現による並列化ＩＩＲフィルタを設定するために用いられる。設計装置５００は、コンピュータによって構成される。コンピュータは、プロセッサ５１０及びプロセッサ５１０に接続されたメモリ５２０を備える。メモリ５２０には、コンピュータを設計装置５００として機能させるコンピュータプログラム５３０が格納されている。プロセッサ５１０は、メモリ５２０に格納されたコンピュータプログラム５３０を読み出して実行する。コンピュータプログラム５３０は、プロセッサ５１０に、並列化ＩＩＲフィルタ設計のための処理を実行させる。なお、実施形態のメモリ５２０は、一次記憶装置及び二次記憶装置を含む。メモリ５２０は、三次記憶装置を含んでもよい。
【００６８】
実施形態において、並列化ＩＩＲフィルタ設計のための処理は、フィルタ設計仕様取得処理５１１と、伝達関数生成処理５１２と、変換処理５１３と、を含む。フィルタ設計仕様取得処理５１１は、フィルタ設計仕様についてのユーザ入力を設計装置５００が受け付ける処理である。フィルタ設計仕様取得処理５１１を実行するプロセッサ５１０は、取得器として機能する。
【００６９】
伝達関数生成処理５１２は、フィルタ設計仕様に従って、分母多項式Ｄｚ（ｚ）及び分子多項式Ｎ（ｚ）を含む形式のＩＩＲフィルタ伝達関数を生成する処理である。伝達関数生成処理５１２を実行するプロセッサ５１０は、伝達関数生成器として機能する。伝達関数生成処理５１２は、一般的なフィルタ設計装置の機能を利用できる。
【００７０】
変換処理５１３は、分母多項式Ｄｚ（ｚ）及び分子多項式Ｎ（ｚ）を含む形式のＩＩＲフィルタ伝達関数を、並列化されたポリフェーズ表現による伝達関数に変換する処理である。変換処理５１３を実行するプロセッサ５１０は、変換器として機能する。
【００７１】
図２に示すように、並列化されたポリフェーズ表現による伝達関数は、分母多項式Ｄｚ（ｚ）及び分子多項式Ｎ（ｚ）に含まれる係数ａ，ｂによって表される。また、並列化されたポリフェーズ表現による伝達関数の表現は、並列数によって決まる。したがって、分母多項式Ｄｚ（ｚ）及び分子多項式Ｎ（ｚ）に含まれる各係数の値が決まり、ＩＩＲフィルタの並列数が決まれば、並列化されたポリフェーズ表現による伝達関数が得られる。
【００７２】
実施形態においては、変換処理５１３は、変換規則に従ってなされる。変換規則は、分母多項式Ｄｚ（ｚ）及び分子多項式Ｎ（ｚ）を、ポリフェーズ表現による伝達関数に変換するための規則であり、図２から図８の説明に従って定義される。
【００７３】
変換処理５１３では、式（Ｐ１７−２），式（Ｐ１６−５），式（Ｐ１６−６），式（Ｐ１５）で示される伝達関数が、並列化ＩＩＲフィルタ設計データとして出力される。並列化ＩＩＲフィルタ設計データは、並列化ＩＩＲフィルタの製作に用いられる。
【００７４】
図１３は、並列化ＩＩＲフィルタの製造手順を示している。まず、所望されるフィルタ設計仕様が決定される（ステップＳ１１）。フィルタ設計仕様は、例えば、振幅特性、位相特性、並列数などを含む。
【００７５】
続いて、フィルタ設計仕様が、設計装置５００へ入力される（ステップＳ１２）。設計装置５００は、入力されたフィルタ設計仕様に基づいて、分母多項式Ｄｚ（ｚ）及び分子多項式Ｎ（ｚ）を含むＩＩＲフィルタ伝達関数を生成する（ステップＳ１３）。さらに、設計装置５００は、分母多項式Ｄｚ（ｚ）及び分子多項式Ｎ（ｚ）を含むＩＩＲフィルタ伝達関数を、並列化されたポリフェーズ表現に変換する。変換は、変換規則に基づいてなされる。
【００７６】
設計装置５００は、並列化されたポリフェーズ表現からなる並列化ＩＩＲ設計データを出力する。並列化ＩＩＲ設計データに従って、並列化ＩＩＲフィルタが構築される（ステップＳ１６）。なお、並列化ＩＩＲフィルタは、ＦＰＧＡなどのハードウェア回路によって構成されてもよいし、ソフトウェアによって構成されてもよい。
【００７７】
［付記］
【００７８】
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味、及び範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００７９】
１０      ：デジタルフィルタ装置
１００    ：並列化ＩＩＲフィルタ
１０１    ：第１入力ポート
１０２    ：第２入力ポート
１０３    ：第１出力ポート
１０４    ：第２出力ポート
１１０    ：シリアル／パラレル変換器
１１１    ：入力ポート
１１３    ：第１出力ポート
１１４    ：第２出力ポート
１２０    ：パラレル／シリアル変換器
１２１    ：第１入力ポート
１２２    ：第２入力ポート
１２３    ：出力ポート
１５０    ：第１分岐ブロック
１５５    ：０次演算ブロック
１５６    ：１次演算ブロック
１５７    ：加算器
１５８    ：補助演算ブロック
１６０    ：第１分岐ブロック
１６０    ：第２分岐ブロック
１６１    ：遅延素子
１６５    ：０次演算ブロック
１６６    ：１次演算ブロック
１６７    ：加算器
１６８    ：補助演算ブロック
２００    ：並列化２次ＦＩＲフィルタ
２５０    ：第１分岐ブロック
２５５    ：０次演算ブロック
２５６    ：１次演算ブロック
２５７    ：加算器
２６０    ：第２分岐ブロック
２６１    ：遅延素子
２６５    ：０次演算ブロック
２６６    ：１次演算ブロック
２６７    ：加算器
４００    ：ＩＩＲフィルタ
４１０    ：第１分岐ブロック
４１０Ａ  ：０次演算ブロック
４１０Ｂ  ：１次演算ブロック
４１０Ｃ  ：２次演算ブロック
４１０Ｄ  ：３次演算ブロック
４１１Ａ  ：遅延素子
４１１Ｂ  ：遅延素子
４１１Ｃ  ：遅延素子
４１７    ：加算器
４１８    ：補助演算ブロック
４２０    ：分岐ブロック
４３０    ：分岐ブロック
４４０    ：分岐ブロック
５００    ：並列化ＩＩＲフィルタ設計装置
５１０    ：プロセッサ
５１１    ：フィルタ設計仕様取得処理
５１２    ：伝達関数生成処理
５１３    ：変換処理
５２０    ：メモリ
５３０    ：コンピュータプログラム
８００    ：ＩＩＲフィルタ
８１０    ：第１分岐ブロック
８１０Ａ  ：０次演算ブロック
８１０Ｂ  ：１次演算ブロック
８１０Ｃ  ：２次演算ブロック
８１０Ｄ  ：３次演算ブロック
８１０Ｅ  ：４次演算ブロック
８１０Ｆ  ：５次演算ブロック
８１０Ｇ  ：６次演算ブロック
８１０Ｈ  ：７次演算ブロック
８１１Ａ  ：遅延素子
８１１Ｂ  ：遅延素子
８１１Ｃ  ：遅延素子
８１１Ｄ  ：遅延素子
８１１Ｅ  ：遅延素子
８１１Ｆ  ：遅延素子
８１１Ｇ  ：遅延素子
８１７    ：加算器
８１８    ：補助演算ブロック
８２０    ：分岐ブロック
８３０    ：分岐ブロック
８４０    ：分岐ブロック
８５０    ：分岐ブロック
８６０    ：分岐ブロック
８７０    ：分岐ブロック
８８０    ：分岐ブロック
Ｄ（ｚ）  ：分母多項式
Ｎ（ｚ）  ：分子多項式
Ｐ（ｚ）  ：補助多項式
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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