(57)【要約】【課題】スパイク電流を小さくする。【解決手段】一つの実施形態によれば、磁気記憶装置が提供される。磁気記憶装置は、セルと、電流供給回路と、スイッチと、コントローラとを備える。セルは、磁性記憶細線と、スイッチ素子とを含む。スイッチ素子は、磁性記憶細線に直列に接続され、オフ状態において所定値以上の電圧が印加された場合にオン状態に変化する。電流供給回路は、セルに電流を供給する。スイッチは、電流供給回路とセルとの間を電気的に接続または切断する。コントローラは、スイッチを切断状態としてセルにスイッチ素子をオフ状態からオン状態に変化させるための電圧を印加し、スイッチ素子がオン状態に変化した後にスイッチを接続状態とさせる。【選択図】図８
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【特許請求の範囲】
【請求項１】
磁性記憶細線と、前記磁性記憶細線に直列に接続され、オフ状態において所定値以上の電圧が印加された場合にオン状態に変化するスイッチ素子とを含むセルと、
前記セルに電流を供給する電流供給回路と、
前記電流供給回路と前記セルとの間を電気的に接続または切断するスイッチと、
前記スイッチを切断状態として前記セルに前記スイッチ素子を前記オフ状態から前記オン状態に変化させるための電圧を印加し、前記スイッチ素子が前記オン状態に変化した後に前記スイッチを接続状態とさせるコントローラと、
を備える磁気記憶装置。
【請求項２】
前記コントローラは、前記スイッチを接続状態とすると同時にまたは前記スイッチを接続状態とした後に、前記電流供給回路から前記セルに電流を供給させる
請求項１に記載の磁気記憶装置。
【請求項３】
前記スイッチ素子は、前記オン状態において保持電流値以上の電流が流れ続ける場合に前記オン状態を維持し、
前記セルに前記スイッチ素子を前記オフ状態から前記オン状態に変化させるための電圧を印加する前において、前記コントローラは、前記スイッチを接続状態として前記セルにプリチャージ電圧を印加し、
前記プリチャージ電圧は、前記スイッチ素子が前記オフ状態において前記セルに印加された場合、前記スイッチ素子が前記オン状態に変化せず、前記スイッチ素子が前記オン状態において前記セルに印加された場合、前記スイッチ素子に前記保持電流値以上の電流が流れる電圧値である
請求項２に記載の磁気記憶装置。
【請求項４】
前記コントローラは、前記スイッチ素子が前記オン状態に変化した後、前記セルの電圧が保持電圧値より低下する前に、前記スイッチを接続状態とし、
前記保持電圧値は、前記スイッチ素子が前記オン状態において前記セルに印加された場合に、前記スイッチ素子に前記保持電流値以上の電流が流れる電圧値である
請求項３に記載の磁気記憶装置。
【請求項５】
前記磁性記憶細線は、線状の強磁性体である
請求項１から４の何れか１項に記載の磁気記憶装置。
【請求項６】
前記磁性記憶細線は、長さ方向に複数の磁区を保持可能であり、前記長さ方向に電流が流れることに応じて保持している磁区を移動させる
請求項５に記載の磁気記憶装置。
【請求項７】
前記スイッチ素子は、前記磁性記憶細線の前記長さ方向の端部に電気的に接続される
請求項６に記載の磁気記憶装置。
【請求項８】
前記電流供給回路は、前記スイッチ素子を介して前記磁性記憶細線にシフトパルス電流を供給して、前記磁性記憶細線に保持された磁区を前記長さ方向にシフトさせるシフト制御回路を含む
請求項６または７に記載の磁気記憶装置。
【請求項９】
前記シフトパルス電流は、前記磁性記憶細線に保持された全ての磁区を、１個の磁区の長さ分シフトさせる電流量である
請求項８に記載の磁気記憶装置。
【請求項１０】
前記セルは、前記磁性記憶細線における読出位置に保持された磁区の磁化方向を読み出す読出素子を更に含み、
前記磁性記憶細線に保持された磁区の磁化方向を読み出す場合、前記シフト制御回路は、前記磁性記憶細線に保持された磁区を前記読出位置に近づく方向にシフトさせる方向の前記シフトパルス電流を供給する
請求項９に記載の磁気記憶装置。
【請求項１１】
前記読出素子は、磁気抵抗効果素子である
請求項１０に記載の磁気記憶装置。
【請求項１２】
前記読出素子に電流を供給して、前記読出素子により読み出された磁区の磁化方向の情報を取得する読出制御回路をさらに備え、
前記コントローラは、前記シフトパルス電流が前記磁性記憶細線に供給された後、前記読出制御回路に前記読出素子により読み出された磁化方向の情報を取得させる
請求項１１に記載の磁気記憶装置。
【請求項１３】
前記磁気抵抗効果素子は、前記スイッチ素子と前記磁性記憶細線との間に設けられる
請求項１１または１２に記載の磁気記憶装置。
【請求項１４】
前記磁気抵抗効果素子は、磁気トンネル接合（ＭＴＪ）素子である
請求項１３に記載の磁気記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、磁気記憶装置に関する。
【背景技術】
【０００２】
磁性記憶細線を含むセルに用いた磁気記憶装置が提案されている。また、セルを選択するためのスイッチとして、所定値以上の電圧が印加された場合にオフ状態からオン状態に変化する２端子間セレクタ素子を用いた記憶装置も知られている。このような記憶装置では、２端子間セレクタ素子がオフ状態からオン状態に変化した時に大きなスパイク電流が発生する。
【０００３】
磁性記憶細線を含むセルを用いた磁気記憶装置では、磁性記憶細線に大きなスパイク電流が流れると、保持している磁区を誤ってシフトさせてしまう可能性があった。磁性記憶細線を含むセルを用いた磁気記憶装置では、磁性記憶細線に保持されている磁区が誤ってシフトすると、情報を精度良く書き込んだり読み出したりすることができなくなる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２０１６／０２６７９５５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一つの実施形態は、スパイク電流を小さくすることができる磁気記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
一つの実施形態によれば、磁気記憶装置が提供される。磁気記憶装置は、セルと、電流供給回路と、スイッチと、コントローラとを備える。前記セルは、磁性記憶細線と、スイッチ素子とを含む。前記スイッチ素子は、前記磁性記憶細線に直列に接続され、オフ状態において所定値以上の電圧が印加された場合にオン状態に変化する。前記電流供給回路は、前記セルに電流を供給する。前記スイッチは、前記電流供給回路と前記セルとの間を電気的に接続または切断する。前記コントローラは、前記スイッチを切断状態として前記セルに前記スイッチ素子を前記オフ状態から前記オン状態に変化させるための電圧を印加し、前記スイッチ素子が前記オン状態に変化した後に前記スイッチを接続状態とさせる。
【図面の簡単な説明】
【０００７】
【図１】図１は、実施形態に係る磁気記憶装置の構成を示す図である。
【図２】図２は、メモリセルアレイの一部分の構成を示す図である。
【図３】図３は、メモリセルアレイの一部分の構造を模式的に示す斜視図である。
【図４】図４は、磁性記憶細線が保持する磁区および記録情報の一例を示す図である。
【図５】図５は、書き込み時における磁区のシフト例を示す図である。
【図６】図６は、読み出し時における磁区のシフト例を示す図である。
【図７】図７は、セルに印加される電圧およびセルに流れる電流の特性を示す図である。
【図８】図８は、対象のセルにシフトパルス電流を流すための構成を示すブロック図である。
【図９】図９は、コントローラの処理の流れを示すフローチャートである。
【図１０】図１０は、プリチャージ時のビットライン電圧、ソースライン電圧およびスイッチの状態を示す図である。
【図１１】図１１は、フローティング時のビットライン電圧、ソースライン電圧およびスイッチの状態を示す図である。
【図１２】図１２は、オン電圧の印加時のビットライン電圧、ソースライン電圧およびスイッチの状態を示す図である。
【図１３】図１３は、スナップバック時のビットライン電圧、ソースライン電圧およびスイッチの状態を示す図である。
【図１４】図１４は、シフト時のビットライン電圧、ソースライン電圧およびスイッチの状態を示す図である。
【図１５】図１５は、スイッチの状態、ビットライン電圧およびソースライン電圧の時間変化を示す図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については同一符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。
【０００９】
図１は、実施形態に係る磁気記憶装置１０の構成を示す図である。磁気記憶装置１０は、半導体装置により実現される記憶装置である。実施形態に係る磁気記憶装置１０は、例えば磁壁移動メモリと称される。
【００１０】
磁気記憶装置１０は、情報処理回路等とバス等を介して接続される。磁気記憶装置１０は、情報処理回路からの指示に応じて、情報処理回路から受け取った記録情報を内部に記憶する。また、磁気記憶装置１０は、情報処理回路からの指示に応じて、内部に記憶している情報を情報処理回路に出力する。
【００１１】
磁気記憶装置１０は、メモリセルアレイ２０と、ビットラインデコーダ２２と、ソースラインデコーダ２４と、書込制御回路３２と、読出制御回路３４と、シフト制御回路３６と、コントローラ４０とを備える。
【００１２】
メモリセルアレイ２０は、複数のビットラインＢＬと、複数のソースラインＳＬと、複数のフィールドラインＦＬとを有する。メモリセルアレイ２０は、マトリクス状に配置された複数のセル５０をさらに有する。複数のセル５０のそれぞれは、磁気的に情報を記憶する。さらに、複数のセル５０のそれぞれは、磁壁移動の原理を用いて、保持して磁化状態をシフトすることができる。なお、セル５０については、さらなる詳細を後述する。
【００１３】
ビットラインデコーダ２２は、コントローラ４０による制御に応じて、書き込み対象または読み出し対象のセル５０が接続されたビットラインＢＬを選択する。ソースラインデコーダ２４は、コントローラ４０による制御に応じて、書き込み対象または読み出し対象のセル５０が接続されたソースラインＳＬを選択する。
【００１４】
書込制御回路３２は、書き込み時において、コントローラ４０による制御に応じて、ビットラインデコーダ２２およびソースラインデコーダ２４により選択された対象のセル５０に記録情報を書き込む。読出制御回路３４は、読み出し時において、コントローラ４０による制御に応じて、ビットラインデコーダ２２およびソースラインデコーダ２４により選択された対象のセル５０から情報を読み出す。シフト制御回路３６は、書き込みまたは読み出しの前において、コントローラ４０による制御に応じて、ビットラインデコーダ２２およびソースラインデコーダ２４により選択された対象のセル５０が保持している磁区をシフトさせる。なお、書込処理、読出処理、および、シフト処理については、さらなる詳細を後述する。
【００１５】
コントローラ４０は、バス等を介して接続される情報処理回路から読出命令または書込命令等を受け取る。コントローラ４０は、受け取った命令に応じて、ビットラインデコーダ２２、ソースラインデコーダ２４、書込制御回路３２、読出制御回路３４およびシフト制御回路３６を制御する。これにより、コントローラ４０は、メモリセルアレイ２０に含まれる複数のセル５０のうちの選択したセル５０に対して、情報を書き込んだり、情報を読み出したりすることができる。
【００１６】
図２は、メモリセルアレイ２０の一部分の構成を示す図である。
【００１７】
複数のビットラインＢＬのそれぞれは、半導体装置における所定の層に形成された略直線状の配線である。複数のビットラインＢＬは、均等間隔で平行に形成される。例えば、それぞれのビットラインＢＬは、Ｘ方向に伸びるように形成される。
【００１８】
複数のソースラインＳＬのそれぞれは、半導体装置におけるビットラインＢＬが形成された層とは異なる所定の層に形成された直線状の配線である。複数のソースラインＳＬは、複数のビットラインＢＬに対して直交する方向に、均等間隔で平行に配置される。例えば、それぞれのソースラインＳＬは、Ｘ方向に直交するＹ方向に伸びるように形成される。例えば、複数のソースラインＳＬは、Ｘ方向およびＹ方向に直交するＺ方向における、複数のビットラインＢＬとは異なる層に形成される。
【００１９】
複数のフィールドラインＦＬは、半導体装置におけるビットラインＢＬおよびソースラインＳＬが形成された層とは異なる所定の層に形成された配線である。複数のフィールドラインＦＬは、例えば複数のビットラインＢＬと一対一で設けられる。複数のフィールドラインＦＬは、複数のビットラインＢＬと同一方向に、均等間隔で平行に配置される。例えば、それぞれのフィールドラインＦＬは、Ｘ方向に伸びるように形成される。例えば、複数のソースラインＳＬは、Ｚ方向における、複数のビットラインＢＬおよび複数のソースラインＳＬとは異なる層に形成される。
【００２０】
複数のセル５０は、Ｘ−Ｙ平面に対してマトリクス状に配置される。複数のセル５０は、複数のビットラインＢＬが形成された層と、複数のソースラインＳＬが形成された層との間の層に形成される。複数のセル５０のそれぞれは、Ｘ−Ｙ平面におけるビットラインＢＬとソースラインＳＬとの交点位置に設けられる。複数のセル５０のそれぞれは、Ｚ方向に細長い形状を有し、一方の端部が対応するビットラインＢＬに電気的に接続され、他方の端部が対応するソースラインＳＬに電気的に接続される。また、複数のセル５０のそれぞれは、複数のフィールドラインＦＬのうちの何れか１つに磁気的に接続される。
【００２１】
それぞれのセル５０は、磁性記憶細線５２（ＭＭＬ）と、セレクタ素子５４（スイッチ素子）と、磁気抵抗効果素子５６とを含む。
【００２２】
磁性記憶細線５２は、線状の強磁性体である。磁性記憶細線５２は、ビットラインＢＬおよびソースラインＳＬの両者に直交する方向（Ｚ方向）に伸びるように配置される。
【００２３】
磁性記憶細線５２は、長さ方向（Ｚ方向）に、複数の磁区を保持可能である。それぞれの磁区は、記憶情報に応じて、第１方向または第１方向とは反対の第２方向の何れかに磁化されている。磁性記憶細線５２は、長さ方向（Ｚ方向）に電流が流れることに応じて、保持している磁区を長さ方向（Ｚ方向）にシフトさせる。
【００２４】
磁性記憶細線５２は、Ｚ方向の一端が、対応する１つのソースラインＳＬに電気的に接続される。また、磁性記憶細線５２は、Ｚ方向の他端（ソースラインＳＬとは反対側の端部）が、セレクタ素子５４および磁気抵抗効果素子５６を介して、対応する１つのビットラインＢＬに電気的に接続可能である。従って、磁性記憶細線５２は、セレクタ素子５４がオン状態の場合、対応するビットラインＢＬおよびソースラインＳＬから電流が供給されることにより、保持している磁区を長さ方向（Ｚ方向）に移動させることができる。
【００２５】
セレクタ素子５４は、磁性記憶細線５２に直列に接続される２端子素子である。より具体的には、セレクタ素子５４は、Ｚ方向の一端が、対応する１つのビットラインＢＬに電気的に接続され、他端が、磁気抵抗効果素子５６を介して磁性記憶細線５２のソースラインＳＬが接続されていない側の端部に接続される。
【００２６】
セレクタ素子５４は、２端子間をオフ状態（高抵抗状態、非導通状態）またはオン状態（低抵抗状態、導通状態）に切り換える。セレクタ素子５４は、２端子間に印加される電圧および２端子間に流れる電流に応じて、オフ状態またはオン状態に切り替える。セレクタ素子５４がオフ状態の場合、直列に接続された磁性記憶細線５２には電流が流れない。セレクタ素子５４がオン状態の場合、直列に接続された磁性記憶細線５２に電流が流れる。
【００２７】
セレクタ素子５４は、オフ状態において所定値以上の電圧が印加された場合にオン状態に変化する。さらに、セレクタ素子５４は、オン状態において、保持電流値（Ｉｈｏｌｄ）以上の電流が流れ続ける場合にオン状態を維持する。
【００２８】
セレクタ素子５４は、例えば２端子間スイッチ素子であってもよい。２端子間に印加する電圧が閾値以下の場合、２端子間スイッチ素子は”高抵抗”状態、例えば電気的に非導通状態である。２端子間に印加する電圧が閾値以上の場合、２端子間スイッチ素子は”低抵抗”状態、例えば電気的に導通状態に変わる。２端子間スイッチ素子は、電圧がどちらの極性でもこの機能を有していてもよい。２端子間スイッチ素子は、Ｔｅ、ＳｅおよびＳからなる群より選択された少なくとも１種以上のカルコゲン元素を含んでもよい。または、２端子間スイッチ素子は、このようなカルコゲン元素を含む化合物であるカルコゲナイドを含んでいてもよい。２端子間スイッチ素子は、他にも、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ａｓ、Ｐ、Ｓｂからなる群より選択された少なくとも１種以上の元素を含んでもよい。
【００２９】
磁気抵抗効果素子５６は、セレクタ素子５４と磁性記憶細線５２との間に設けられる。磁気抵抗効果素子５６は、導電性を有する。従って、セレクタ素子５４と磁性記憶細線５２とは電気的に接続がされる。これにより、磁性記憶細線５２の一端は、セレクタ素子５４がオン状態の場合、セレクタ素子５４および磁気抵抗効果素子５６を介して、対応するビットラインＢＬに電気的に接続される。
【００３０】
磁気抵抗効果素子５６は、記憶した磁化方向に応じて抵抗値が変化する。本実施形態において、磁気抵抗効果素子５６は、磁気トンネル接合（ＭＴＪ）素子である。
【００３１】
図３は、メモリセルアレイ２０の一部分の構造を模式的に示す斜視図である。磁性記憶細線５２は、例えば、円筒状である。本実施形態において、磁性記憶細線５２は、内部が中空となっているが、内部が中空となっていない円柱状であってもよいし、円筒状および円柱状でなくてもよい。
【００３２】
磁性記憶細線５２は、一方の底面が何れかのソースラインＳＬに接続されている。磁性記憶細線５２は、ソースラインＳＬとは反対側の底面が磁気抵抗効果素子５６に接続されている。
【００３３】
磁気抵抗効果素子５６は、第１磁性層５６Ｓ（記憶層）と、非磁性層５６Ｎと、第２磁性層５６Ｒ（参照層）とを含む。第１磁性層５６Ｓは、磁性記憶細線５２におけるソースラインＳＬが接続されていない側の底面に接している。第２磁性層５６Ｒは、セレクタ素子５４に接している。非磁性層５６Ｎは、第１磁性層５６Ｓと第２磁性層５６Ｒと間に配置される。
【００３４】
第１磁性層５６Ｓは、第１磁性層５６Ｓ、非磁性層５６Ｎおよび第２磁性層５６Ｒの境界面に対して平行な方向（Ｘ−Ｙ平面の面内方向）に沿って磁化される。読み出し時において、第１磁性層５６Ｓは、磁性記憶細線５２における磁気抵抗効果素子５６側の端部に保持されている磁区の磁化方向に応じて、磁化方向が反転する。非磁性層５６Ｎは、トンネルバリアとして機能する。
【００３５】
第２磁性層５６Ｒは、方向が固定または不変の磁化を有し、例えば、第１磁性層５６Ｓの保磁力より大きい保磁力を有する。第２磁性層５６Ｒは、第１磁性層５６Ｓの磁化方向および磁性記憶細線５２の磁区の磁化方向によっては、磁化方向が反転しない。ここで、方向が固定または不変とは、所定のシフト書き込み電流に対して磁化方向が変わらないことを意味する。
【００３６】
第２磁性層５６Ｒ、非磁性層５６Ｎおよび第１磁性層５６Ｓの組は、磁気抵抗効果を示す。より具体的には、第１磁性層５６Ｓの磁化方向と第２磁性層５６Ｒの磁化方向が平行および反平行であると、第２磁性層５６Ｒ、非磁性層５６Ｎおよび第１磁性層５６Ｓの組は、それぞれ最小および最大の抵抗値を示す。磁気抵抗効果素子５６は、第１磁性層５６Ｓと第２磁性層５６Ｒの磁化方向が平行である場合（同一方向である場合）低抵抗状態となり、反平行である場合（反対方向である場合）、高抵抗状態となる。
【００３７】
第１磁性層５６Ｓは、磁性記憶細線５２における磁気抵抗効果素子５６側の端部（読出位置）に保持されている磁区の磁化方向によって磁化方向が変化する。従って、磁気抵抗効果素子５６は、磁性記憶細線５２における磁気抵抗効果素子５６側の端部の磁区が保持している磁化方向によって、抵抗値が変化する。これにより、磁気抵抗効果素子５６は、磁性記憶細線５２における読出位置に保持されている磁区の磁化方向を読み出す読出素子として機能することができる。なお、磁気抵抗効果素子５６は、さらなる層を含んでもよい。
【００３８】
また、磁性記憶細線５２の底面と、第２磁性層５６Ｒおよび非磁性層５６Ｎとは、Ｘ−Ｙ平面における形成範囲が異なる。第１磁性層５６Ｓは、Ｘ−Ｙ平面における、磁性記憶細線５２の底面に接する領域と、第２磁性層５６Ｒおよび非磁性層５６Ｎに接する領域との全てを含むような範囲に形成される。
【００３９】
フィールドラインＦＬは、円筒状の磁性記憶細線５２における、ソースラインＳＬとは反対側の底面の直上の領域を通過するように形成されている。従って、磁性記憶細線５２における磁気抵抗効果素子５６側の端部は、第１磁性層５６Ｓを介して、ソースラインＳＬに近接している。このため、磁性記憶細線５２における磁気抵抗効果素子５６側の端部は、フィールドラインＦＬに流れる電流によって生じる磁界が第１磁性層５６Ｓを介して印加される。
【００４０】
フィールドラインＦＬに流れる電流によって生じる磁界が印加された場合、磁性記憶細線５２における磁気抵抗効果素子５６側の端部（書込位置）には、新たな磁区が誘導磁場により書き込まれる。磁性記憶細線５２における磁気抵抗効果素子５６側の端部に書き込まれる新たな磁区は、フィールドラインＦＬに流れる書き込み電流の方向に応じた方向に磁化される。このように、フィールドラインＦＬおよび第１磁性層５６Ｓは、磁性記憶細線５２における書込位置に記録情報に応じた磁化方向の磁区を書き込む書込素子として機能することができる。
【００４１】
図４は、磁性記憶細線５２が保持する磁区および記録情報の一例を示す図である。より詳しくは、図４の（Ａ）は、磁性記憶細線５２をＺ方向から見た模式的な図である。図４の（Ｂ）は、磁性記憶細線５２における、図４の（Ａ）のＡ−Ａ’線で切断して見える領域が保持する複数の磁区の磁化方向の一例、および、複数の磁区の磁化方向が表す記録情報を示す。
【００４２】
磁性記憶細線５２は、長さ方向（Ｚ方向）に沿って複数の磁区を保持することが可能である。なお、図４の（Ｂ）では、図中の上側が磁気抵抗効果素子５６に接している。図４の（Ｂ）の例では、磁性記憶細線５２は、磁気抵抗効果素子５６側から、Ｍ１，Ｍ２，Ｍ３，…の磁区を保持している。
【００４３】
各磁区は、第１方向、または、第１方向とは反対の第２方向に磁化される。各磁区は、図４に示すように、外周側からＮ極、Ｓ極の順序で形成される磁化方向と、これと反対に、外周側からＳ極、Ｎ極の順序で形成される磁化方向とを有する。なお、各磁区の磁化方向は、磁性記憶細線５２の長さ方向（Ｚ方向）に対して垂直方向であってもよいし（垂直磁化膜）、磁性記憶細線５２の長さ方向（Ｚ方向）であってもよい（面内磁化膜）。
【００４４】
例えば、磁性記憶細線５２の長さ方向（Ｚ方向）に隣接する２つの磁区の磁化方向が同一の場合、磁性記憶細線５２は、その２つの磁区に第１データを記憶する。隣接する２つの磁区の磁化方向が異なる場合、磁性記憶細線５２は、その２つの磁区に、第１データと異なる第２データを記憶する。例えば、磁性記憶細線５２は、隣接する２つの磁区の磁化方向が同じ場合、その２つの磁区に“０”を記憶する。例えば、磁性記憶細線５２は、隣接する２つの磁区の磁化方向が異なる場合、その２つの磁区に“１”を記憶する。
【００４５】
なお、Ｍ２およびＭ３のように、隣接する２つの磁区の磁化方向が異なる場合には、磁区と磁区との間に磁壁が生じる。しかし、Ｍ１およびＭ２のように、隣接する磁区の磁化方向が同じ場合は、磁区と磁区との間に磁壁は生じない。
【００４６】
図５は、書き込み時における磁性記憶細線５２に保持されている磁区の一例を示す。磁性記憶細線５２は、長さ方向（Ｚ方向）に沿って、保持している磁区をシフトする。より具体的には、磁性記憶細線５２は、シフトパルス電流が１回供給された場合、保持している全ての磁区を、長さ方向に１磁区分シフトする。
【００４７】
磁性記憶細線５２には、一回の書込処理で、書込位置（書込素子側の端部）に、書き込み電流に応じた磁化方向の１つの磁区が書き込まれる。書込処理が１回終了した後、磁性記憶細線５２には、保持している全ての磁区を書込位置から離れる方向にシフトさせるシフトパルス電流が供給される。これにより、磁性記憶細線５２は、書込位置に空きができ、次の新たな有効な磁区を書き込み可能とすることができる。
【００４８】
以後、磁性記憶細線５２は、書込処理とシフトパルス電流の供給とが交互に行われる。そして、最初に書き込まれた磁区が、磁性記憶細線５２における書込素子とは反対側の端部（末尾位置）まで達すると、磁性記憶細線５２は、以後、新たな磁区の書き込みはできなくなる。
【００４９】
以上のように磁性記憶細線５２は、既に書き込まれた磁区を順次に末尾位置の方向にシフトしながら、新たな磁区が書込位置に書き込まれる。
【００５０】
図６は、読み出し時における磁性記憶細線５２に保持されている磁区の一例を示す。
【００５１】
磁性記憶細線５２は、一回の読出処理で、読出位置（読出素子側の端部）に保持された１つの磁区の磁化方向が読み出される。磁性記憶細線５２は、読出処理が１回終了した後、保持している全ての磁区を読出位置に近づけるようなシフトパルス電流が供給される。これにより、磁性記憶細線５２は、直近に読み出された磁区の次の磁区を読み出し可能とすることができる。
【００５２】
以後、磁性記憶細線５２は、読出処理とシフトパルス電流の供給とが交互に行われる。そして、末尾位置に書き込まれていた磁区が読出位置まで達すると、磁性記憶細線５２は、全ての磁区が読み出された状態となる。
【００５３】
以上のように磁性記憶細線５２は、保持している磁区を順次に読出位置の方向にシフトしながら、順次に磁区が読み出される。なお、磁性記憶細線５２は、書き込み時と読み出し時とで、磁区のシフト方向が異なる。従って、磁性記憶細線５２は、書き込み時と読み出し時とで、異なる方向のシフトパルス電流が流される。
【００５４】
図７は、セル５０に印加される電圧およびセル５０に流れる電流の特性を示す図である。
【００５５】
セル５０に印加されるセル電圧が０、および、セル５０に流れるセル電流が０の初期状態では、セレクタ素子５４はオフ状態である。セレクタ素子５４がオフ状態において、セル電圧が徐々に上昇したとする。この場合、セレクタ素子５４は、セル電圧が所定の閾電圧値（Ｖｔｈ）に達するまではオフ状態を維持する。しかし、セル電圧が閾電圧値（Ｖｔｈ）以上となり、セル電流が閾電流値（Ｉｔｈ）以上となると、セレクタ素子５４は、オフ状態からオン状態に変化する。
【００５６】
セレクタ素子５４がオフ状態からオン状態に変化すると、セレクタ素子５４の抵抗値が急激に減少する。従って、セレクタ素子５４がオン状態からオフ状態に変化するとセル電圧は、保持電圧値（Ｖｈｏｌｄ）まで急峻に下がる。一方、セル電流は、保持電流値（Ｉｈｏｌｄ）まで急峻に上がる。
【００５７】
セレクタ素子５４は、オン状態において、保持電流値（Ｉｈｏｌｄ）以上の電流が流れ続けると、オン状態を維持する。しかし、セレクタ素子５４は、オン状態において、流れる電流が保持電流値（Ｉｈｏｌｄ）より小さくなると、オン状態を維持できず、オフ状態へと変化してしまう。
【００５８】
また、磁気抵抗効果素子５６は、記録している磁化方向に応じて、抵抗値が異なる。例えば、磁気抵抗効果素子５６は、第１方向に磁化された場合には、低抵抗状態（ＬＲＳ）となり、第１方向とは反対の第２方向に磁化された場合に、高抵抗状態（ＨＲＳ）となる。従って、セル５０は、オン状態において、磁気抵抗効果素子５６が低抵抗状態（ＬＲＳ）であるか、高抵抗状態（ＨＲＳ）であるかによって、電圧−電流特性が異なる。
【００５９】
このため、読出制御回路３４は、セレクタ素子５４をオン状態において、セル５０に定電圧を印加して、流れる電流の値を測定することにより、磁気抵抗効果素子５６が記憶した磁化方向を検出することができる。あるいは、読出制御回路３４は、セレクタ素子５４をオン状態において、セル５０に定電流を印加して、加わる電圧の値を測定することにより、磁気抵抗効果素子５６が記憶した磁化方向を検出することができる。
【００６０】
図８は、対象のセル５０にシフトパルス電流を流すための構成を示すブロック図である。対象のセル５０にシフトパルス電流を流すための構成として、磁気記憶装置１０は、スイッチ６２と、ソースラインスイッチ６４と、シフト制御回路３６と、ビットライン電圧源７２と、ソースライン電圧源７４と、シフト電流スイッチ８０と、電圧源スイッチ８１と、コントローラ４０とを備える。
【００６１】
ビットライン電圧源７２は、セル５０におけるビットラインＢＬ側の端子に印加する電圧（第１電源電圧（ＶＤＤ）または第２電源電圧（ＶＤＤ／２））を発生する。ビットライン電圧源７２は、コントローラ４０の制御に応じて、第１電源電圧（ＶＤＤ）または第２電源電圧（ＶＤＤ／２）を切り替えて発生する。
【００６２】
ソースライン電圧源７４は、セル５０におけるソースラインＳＬ側の端子に印加する電圧（グランド電圧（０）または第２電源電圧（ＶＤＤ／２））を発生する。ソースライン電圧源７４は、コントローラ４０の制御に応じて、グランド電圧（０）または第２電源電圧（ＶＤＤ／２）を切り替えて発生する。
【００６３】
スイッチ６２は、対象のセル５０が接続されたビットラインＢＬと、ビットライン電圧源７２との間を接続または切断する。スイッチ６２は、複数のビットラインＢＬと、ビットライン電圧源７２との接続を切り替えるマルチプレクサの一つのスイッチ要素であってもよい。このマルチプレクサは、例えば、ビットラインデコーダ２２による選択動作に応じて切り替え制御される。
【００６４】
ソースラインスイッチ６４は、対象のセル５０が接続されたソースラインＳＬと、ソースライン電圧源７４との間を接続または切断する。ソースラインスイッチ６４は、複数のソースラインＳＬと、ソースライン電圧源７４との接続を切り替えるマルチプレクサの一つのスイッチ要素であってもよい。このマルチプレクサは、例えば、ソースラインデコーダ２４による選択動作に応じて切り替え制御される。
【００６５】
シフト制御回路３６は、対象のセル５０に含まれる磁性記憶細線５２にセレクタ素子５４を介してシフトパルス電流（Ｉｓｈｉｆｔ）を供給して、磁性記憶細線５２に保持された磁区を長さ方向にシフトさせる。シフトパルス電流は、磁性記憶細線５２に保持された全ての磁区を、１個の磁区の長さ分シフトさせる電流量である。
【００６６】
磁性記憶細線５２に保持された磁区の磁化方向を読み出す場合、シフト制御回路３６は、磁性記憶細線５２に保持された磁区を読出位置に近づくようにシフトさせるシフトパルス電流を、磁性記憶細線５２に供給する。磁性記憶細線５２に保持された磁区の磁化方向を読み出す場合、読出制御回路３４は、１個の磁区の長さ分シフトされた後、所定の定電圧をセル５０に印加した状態で、対象のセル５０に含まれる磁気抵抗効果素子５６にビットラインＢＬを介して読出電流を供給する。そして、読出制御回路３４は、読出電流の電流量を検出する。これにより、読出制御回路３４は、読出位置に保持された磁区の磁化方向の情報を取得することができる。
【００６７】
また、磁性記憶細線５２に記録情報に応じた磁化方向の磁区を書き込む場合、シフト制御回路３６は、磁性記憶細線５２に保持された磁区を書込位置から離れるようにシフトさせるシフトパルス電流を、磁性記憶細線５２に供給する。そして、磁性記憶細線５２に記録情報に応じた磁化方向の磁区を書き込む場合、書込制御回路３２は、１個の磁区の長さ分シフトされた後、対象のセル５０に接続されたフィールドラインＦＬに記録情報に応じた書き込み電流を供給する。これにより、書込制御回路３２は、記録情報に応じた磁化方向の磁区を、磁性記憶細線５２における書込位置に書き込むことができる。
【００６８】
シフト電流スイッチ８０は、シフト制御回路３６（電流供給回路）と、セル５０に含まれるセレクタ素子５４との間に設けられる。シフト電流スイッチ８０は、コントローラ４０の制御に応じて、シフト制御回路３６とセレクタ素子５４との間を、電気的に接続または切断する。本実施形態においては、シフト電流スイッチ８０は、スイッチ６２を介して、セレクタ素子５４に電気的に接続される。従って、シフト制御回路３６から出力されたシフト電流は、スイッチ６２およびシフト電流スイッチ８０の両者が共に接続状態の場合に、セル５０に供給される。
【００６９】
電圧源スイッチ８１は、ビットライン電圧源７２と、セル５０に含まれるセレクタ素子５４との間に設けられる。電圧源スイッチ８１は、コントローラ４０の制御に応じて、電圧源スイッチ８１とセル５０との間を、電気的に接続または切断する。本実施形態においては、電圧源スイッチ８１は、スイッチ６２を介して、セレクタ素子５４に電気的に接続される。従って、ビットライン電圧源７２から発生された電圧は、スイッチ６２および電圧源スイッチ８１の両者が共に接続状態の場合に、セレクタ素子５４に印加される。
【００７０】
コントローラ４０は、スイッチ６２およびソースラインスイッチ６４の切り替え制御を実行する。また、コントローラ４０は、シフト電流スイッチ８０および電圧源スイッチ８１の切り替えの制御を実行する。また、コントローラ４０は、シフト制御回路３６の動作制御を実行する。
【００７１】
例えば、コントローラ４０は、スイッチ６２を切断状態としてセル５０にセレクタ素子５４をオフ状態からオン状態に変化させるための電圧を印加し、セレクタ素子５４がオン状態に変化した後にスイッチ６２を接続状態とさせる。そして、コントローラ４０は、スイッチ６２を接続状態とした後にまたはスイッチ６２を接続状態とすると同時に、シフト制御回路３６からセル５０にシフトパルス電流を供給させる。
【００７２】
ここで、磁気記憶装置１０は、ビットライン寄生容量ＣＢＬおよびバスライン寄生容量ＣＢＵＳが存在する。ビットライン寄生容量ＣＢＬは、スイッチ６２と対象のセル５０との間の配線の寄生容量である。バスライン寄生容量ＣＢＵＳは、スイッチ６２とシフト電流スイッチ８０および電圧源スイッチ８１との間の配線の寄生容量である。
【００７３】
従って、上記のような制御をすることにより、コントローラ４０は、セレクタ素子５４をオフ状態からオン状態に変化させる場合に、ビットライン寄生容量ＣＢＬに蓄積された電荷のみを発生源とするスパイク電流をセレクタ素子５４に流すことができる。すなわち、コントローラ４０は、バスライン寄生容量ＣＢＵＳに蓄積された電荷をスパイク電流から除くことができる。従って、コントローラ４０は、セレクタ素子５４がオフ状態からオン状態に変化する場合に発生するスパイク電流を小さくすることができる。
【００７４】
また、セル５０にセレクタ素子５４をオフ状態からオン状態に変化させるための電圧を印加する前において、コントローラ４０は、スイッチ６２および電圧源スイッチ８１の両者を接続状態として、セル５０にプリチャージ電圧を印加してもよい。プリチャージ電圧は、セレクタ素子５４がオフ状態においてセル５０に印加された場合、セレクタ素子５４がオン状態に変化せず、且つ、セレクタ素子５４がオン状態においてセル５０に印加された場合、セレクタ素子５４に保持電流値以上の電流が流れる電圧値である。これにより、コントローラ４０は、セレクタ素子５４がオン状態となる前に、ビットライン寄生容量ＣＢＬおよびバスライン寄生容量ＣＢＵＳに、プリチャージ電圧を発生させるための電荷を蓄積させることができる。
【００７５】
さらに、コントローラ４０は、セレクタ素子５４がオン状態に変化した後、セル５０の電圧が保持電圧値（Ｖｈｏｌｄ）より低下する前に、スイッチ６２およびシフト電流スイッチ８０の両者を接続状態とし、シフト制御回路３６からシフトパルス電流を出力させる。保持電圧値（Ｖｈｏｌｄ）は、セレクタ素子５４がオン状態においてセル５０に印加された場合に、セレクタ素子５４に保持電流値以上の電流が流れる電圧値である。これにより、コントローラ４０は、セレクタ素子５４がオフ状態に変化する前に、セレクタ素子５４のオン状態を維持するための電流をセレクタ素子５４に供給させることができる。
【００７６】
また、コントローラ４０は、シフトパルス電流を供給させた後、図８には示していない書込制御回路３２または読出制御回路３４を制御して、書込処理または読出処理をさせる。
【００７７】
より具体的には、磁性記憶細線５２に保持された磁区の磁化方向を読み出す場合、コントローラ４０は、シフトパルス電流が磁性記憶細線５２に供給された後、読出制御回路３４に磁化方向の情報を取得させる。また、磁性記憶細線５２に記録情報に応じた磁化方向の磁区を書き込む場合、コントローラ４０は、シフトパルス電流が磁性記憶細線５２に供給された後、書込制御回路３２に記録情報に応じた磁化方向の磁区を磁性記憶細線５２に書き込ませる。
【００７８】
図９は、コントローラ４０の処理の流れを示すフローチャートである。コントローラ４０は、対象のセル５０に接続されたスイッチ６２およびソースラインスイッチ６４をオン状態に切り換えた後、図９に示す流れで処理を実行する。
【００７９】
なお、初期状態において、対象のセル５０に含まれるセレクタ素子５４は、オフ状態となっている。また、第１電源電圧（ＶＤＤ）は、セレクタ素子５４をオフ状態からオン状態に遷移させることができる閾電圧値（Ｖｔｈ）以上である。また、第２電源電圧（ＶＤＤ／２）は、閾電圧値（Ｖｔｈ）より低く、セレクタ素子５４がオン状態において保持電流値（Ｉｈｏｌｄ）以上の電流を流すことができる保持電圧値（Ｖｈｏｌｄ）より高い。
【００８０】
まず、Ｓ３１において、コントローラ４０は、スイッチ６２を接続状態として、セル５０にプリチャージ電圧を印加する。図１０は、プリチャージ時のビットライン電圧、ソースライン電圧およびスイッチ６２の状態を示す図である。Ｓ３１において、コントローラ４０は、図１０に示すように、ビットラインＢＬに第１電源電圧（ＶＤＤ）（例えば６Ｖ）を印加し、ソースラインＳＬに第２電源電圧（ＶＤＤ／２）（例えば３Ｖ）を印加する。
【００８１】
これにより、セル５０には、プリチャージ電圧（ＶＤＤ−（ＶＤＤ／２）＝ＶＤＤ／２）が印加される。セル５０にプリチャージ電圧が印加されると、ビットライン寄生容量ＣＢＬおよびバスライン寄生容量ＣＢＵＳにも、プリチャージ電圧が印加される。これにより、コントローラ４０は、セレクタ素子５４がオン状態となる前に、ビットライン寄生容量ＣＢＬおよびバスライン寄生容量ＣＢＵＳに、プリチャージ電圧を発生させるための電荷を蓄積させることができる。
【００８２】
続いて、Ｓ３２において、コントローラ４０は、スイッチ６２を切断状態として、セル５０をシフト制御回路３６からフローティングにした状態とする。図１１は、フローティング時のビットライン電圧、ソースライン電圧およびスイッチ６２の状態を示す図である。なお、フローティング時において、コントローラ４０は、例えば、ビットラインＢＬに第１電源電圧（ＶＤＤ）を印加し、ソースラインＳＬに第２電源電圧（ＶＤＤ／２）を印加し続ける。
【００８３】
続いて、Ｓ３３において、コントローラ４０は、スイッチ６２を切断状態としてセル５０にセレクタ素子５４をオフ状態からオン状態に変化させるための電圧（オン電圧）を印加する。図１２は、オン電圧の印加時のビットライン電圧、ソースライン電圧およびスイッチ６２の状態を示す図である。Ｓ３３において、コントローラ４０は、図１２に示すように、ビットラインＢＬに第１電源電圧（ＶＤＤ）を印加し、ソースラインＳＬにグランド電圧（０）を印加する。これにより、セル５０に含まれるセレクタ素子５４は、オフ状態からオン状態に変化する。
【００８４】
続いて、Ｓ３４において、コントローラ４０は、スナップバック期間待機する。図１３は、スナップバック時のビットライン電圧、ソースライン電圧およびスイッチ６２の状態を示す図である。セレクタ素子５４がオフ状態からオン状態に変化すると、セレクタ素子５４の抵抗値が急激に減少する。これにより、セル５０には、ビットライン寄生容量ＣＢＬに蓄積された電荷を発生源とするスパイク電流が流れ込む。また、ビットライン寄生容量ＣＢＬには、プリチャージ電圧（ＶＤＤ／２）を発生する電荷が蓄積されているので、ビットラインＢＬは第２電源電圧（ＶＤＤ／２）となり、ソースラインＳＬはグランド電圧（０）となる。
【００８５】
続いて、Ｓ３５において、コントローラ４０は、スイッチ６２を接続状態とさせ、スイッチ６２を接続状態とする。そして、コントローラ４０は、スイッチ６２を接続状態とすると同時または接続状態とした後に、シフト制御回路３６からセル５０にシフトパルス電流を供給させる。図１４は、シフト時のビットライン電圧、ソースライン電圧およびスイッチ６２の状態を示す図である。これにより、セル５０には、セレクタ素子５４のオン状態を維持するために十分な電流が供給される。また、ビットライン寄生容量ＣＢＬにも電荷がチャージされるので、ビットラインＢＬは第１電源電圧（ＶＤＤ）となり、ソースラインＳＬはグランド電圧（０）となる。
【００８６】
続いて、Ｓ３６において、コントローラ４０は、書込制御回路３２または読出制御回路３４を制御して、書込処理または読出処理をさせる。
【００８７】
コントローラ４０は、対象のセル５０を選択する毎に以上のＳ３１からＳ３６の処理を実行する。これにより、コントローラ４０は、メモリセルアレイ２０に含まれる複数のセル５０に対して情報の読み出しまたは情報の書き込みをする場合に、発生するスパイク電流を小さくすることができる。
【００８８】
図１５は、スイッチ６２の状態、ビットライン電圧およびソースライン電圧の時間変化を示す図である。以上のように、コントローラ４０は、スイッチ６２を接続状態（ＯＮ）として、セル５０にプリチャージ電圧（ＶＤＤ／２）を印加する(時刻ｔ１〜ｔ２)。続いて、コントローラ４０は、スイッチ６２を切断状態（ＯＦＦ）として、セル５０にプリチャージ電圧（ＶＤＤ／２）を印加する(時刻ｔ２〜ｔ３)。
【００８９】
続いて、コントローラ４０は、スイッチ６２を切断状態（ＯＦＦ）として、セル５０にオン電圧（ＶＤＤ）を印加する(時刻ｔ３〜ｔ４)。オン電圧を印加すると、スナップバックが発生して、ビットライン電圧は瞬時的に低下する。そして、コントローラ４０は、スイッチ６２を接続状態とさせ、スイッチ６２を接続状態とした後または同時にシフト制御回路３６からセル５０にシフトパルス電流を供給させる(時刻ｔ４〜ｔ５)。
【００９０】
このような手順でシフトパルス電流を流すことにより、磁気記憶装置１０は、セレクタ素子５４がオフ状態からオン状態に変化する場合に、ビットライン寄生容量ＣＢＬに蓄積された電荷のみを発生源とするスパイク電流をセレクタ素子５４に流し、バスライン寄生容量ＣＢＵＳに蓄積された電荷をスパイク電流から除くことができる。これにより、磁気記憶装置１０によれば、セレクタ素子５４がオフ状態からオン状態に変化する場合に発生するスパイク電流を小さくすることができる。
【００９１】
なお、コントローラ４０は、セレクタ素子５４がオフ状態からオン状態に変化した後、スイッチ６２を接続状態とした後または同時にシフトパルス電流をセル５０に供給している。これに代えて、コントローラ４０は、他の電流供給回路から、セル５０に電流を供給させてもよい。例えば、コントローラ４０は、読出制御回路３４から読出電流を出力させてもよいし、セレクタ素子５４のオン状態を保持するための他の電流供給回路から電流を供給させてもよい。
【００９２】
また、上述の各実施形態ではセレクタ素子５４として、２端子間スイッチ素子が適用される場合について説明したが、セレクタ素子５４として、３端子間スイッチ素子である電界効果トランジスタなど、ＭＯＳ（Metal  oxide  semiconductor）トランジスタ、ＦＩＮトランジスタが適用されてもよい。またダイオード素子が適用されてもよい。すなわち、メモリセルアレイ２０は、クロスポイント型の構造に限らず、任意のアレイ構造が適用可能である。
【００９３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９４】
１０  磁気記憶装置、２０  メモリセルアレイ、２２  ビットラインデコーダ、２４  ソースラインデコーダ、３２  書込制御回路、３４  読出制御回路、３６  シフト制御回路、４０  コントローラ、５０  セル、５２  磁性記憶細線、５４  セレクタ素子、５６  磁気抵抗効果素子、６２  スイッチ、６４  ソースラインスイッチ、７２  ビットライン電圧源、７４  ソースライン電圧源、８０  シフト電流スイッチ、８１  電圧源スイッチ
【図１】
2020042879.tif 000003
【図２】
2020042879.tif 000004
【図３】
2020042879.tif 000005
【図４】
2020042879.tif 000006
【図５】
2020042879.tif 000007
【図６】
2020042879.tif 000008
【図７】
2020042879.tif 000009
【図８】
2020042879.tif 000010
【図９】
2020042879.tif 000011
【図１０】
2020042879.tif 000012
【図１１】
2020042879.tif 000013
【図１２】
2020042879.tif 000014
【図１３】
2020042879.tif 000015
【図１４】
2020042879.tif 000016
【図１５】
2020042879.tif 000017