(57)【要約】【課題】簡単な構成で貫通電流を抑制することができる出力回路を提供する。【解決手段】出力回路１０は、入力端１６、出力端１７、グランド１８、第１トランジスタ１１、第２トランジスタ１２、ダイオード１３、抵抗素子１４を備えている。第１ドレインＤ１が電源２０（電源端１５）に接続されており、第１ソースＳ１が出力端１７に接続されている。ダイオード１３のアノードが第１ソースＳ１に接続されており、カソードが第１ゲートＧ１に接続されている。抵抗素子１４は電源２０（電源端１５）と第１ゲートＧ１の間に接続されている。第２ドレインＤ２が第１ゲートＧ１に接続されており、第２ソースＳ２がグランド端１８に接続されている。第２ゲートＧ２は入力端１６に接続されている。【選択図】図１
2020136694.tif 000002
【特許請求の範囲】
【請求項１】
入力端と、
出力端と、
入力側と出力側に共通のグランド端と、
第１正極と第１負極と第１ゲートを備えているｎチャネル型の第１スイッチング素子と、
第２正極と第２負極と第２ゲートを備えているｎチャネル型の第２スイッチング素子と、
ダイオードと、
抵抗素子と、
を備えており、
前記第１正極が電源に接続されており、前記第１負極が前記出力端に接続されており、
前記ダイオードのアノードが前記第１負極に接続されており、カソードが前記第１ゲートに接続されており、
前記抵抗素子は前記電源と前記第１ゲートの間に接続されており、
前記第２正極が前記第１ゲートに接続されており、前記第２負極が前記グランド端に接続されており、前記第２ゲートが前記入力端に接続されている、出力回路。
【請求項２】
前記第２負極と前記グランド端との間に、前記抵抗素子よりも抵抗値の小さい別の抵抗素子が接続されている、請求項１に記載の出力回路。
【請求項３】
前記ダイオードはツェナーダイオードである、請求項１又は２に記載の出力回路。
【請求項４】
入力端と、
出力端と、
正値の第１電圧を供給する第１電源に接続される回路電源端と、
負値の第２電圧を供給する第２電源に接続される駆動電源端と、
第１正極と第１負極と第１ゲートを備えているｐチャネル型の第１スイッチング素子と、
第２正極と第２負極と第２ゲートを備えているｐチャネル型の第２スイッチング素子と、
ダイオードと、
抵抗素子と、
を備えており、
前記第１正極が前記出力端に接続されており、前記第１負極が前記駆動電源端に接続されており、
前記ダイオードのアノードが前記第１ゲートに接続されており、カソードが前記第１正極に接続されており、
前記抵抗素子は前記第１ゲートと前記駆動電源端の間に接続されており、
前記第２正極が前記回路電源端に接続されており、前記第２負極が前記第１ゲートに接続されており、前記第２ゲートが前記入力端に接続されている、出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書が開示する技術は、出力回路に関する。特に、低電圧の入力パルス信号を高電圧の出力パルス信号にレベル変換する出力回路に関する。
【背景技術】
【０００２】
出力端の電圧がグランド電位と電源電位（電源電圧）の間で切り換えられる出力回路が知られている。典型的な出力回路は、グランドと電源との間に直列に接続されている２個のスイッチング素子を備えており、その直列接続の中点が出力端に接続されている。以下、説明の便宜上、中点が出力端に接続されている２個のスイッチング素子のうち、高電位側のスイッチング素子を上スイッチング素子と称し、低電位側のスイッチング素子を下スイッチング素子と称する。上スイッチング素子がオンに保持され下スイッチング素子がオフに保持されるとき、出力端は電源電圧に保持される。上スイッチング素子をオフに切り換え、下スイッチング素子をオンに切り換えると、出力端はグランド電位に切り換えられる。出力端から出力される信号は、グランド電位のＬＯＷレベルと電源電圧のＨＩＧＨレベルを有するパルス信号となる。
【０００３】
一般に、上スイッチング素子にはｐチャネル型のスイッチング素子が用いられ、下スイッチング素子にはｎチャネル型のスイッチング素子が用いられる。ｐチャネル型のスイッチング素子では、スイッチング素子の正極の電位を基準に電源電圧よりも低い電圧振幅のパルス信号でオンとオフが切り換えられる。ｎチャネル型のスイッチング素子では、スイッチング素子の負極の電位を基準に電源電圧よりも低い電圧振幅の入力パルス信号でオンとオフが切り換えられる。なお、「スイッチング素子の正極」とは、電流が流れ込む側の電極（ｎチャネル型の電界効果トランジスタの場合はドレイン電極）を意味し、「スイッチング素子の負極」とは、電流が流れ出る側の電極（ｎチャネル型の電界効果トランジスタの場合はソース電極）を意味する。
【０００４】
グランド電位を基準にした低電圧の入力パルス信号が供給される出力回路の場合、ｎチャネル型の下スイッチング素子のゲートに直接に入力パルス信号を接続することで、下スイッチング素子のオンオフ制御が可能である。他方、ｐチャネル型のスイッチング素子のゲート制御のためには、レベル変換回路（例えば特許文献１）を用いて入力パルス信号のＨＩＧＨレベルを電源電圧まで持ち上げた信号を生成して上スイッチング素子のゲート制御を行う必要がある。レベル変換回路には、複数素子が必要となる。特許文献１のレベル変換回路では４個のトランジスタが必要とされる。上スイッチング素子にｐチャネル型のＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用い、下スイッチング素子にｎチャネル型のＭＯＳトランジスタを用いた直列接続は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）回路あるいは、相補的ＭＯＳ回路と呼ばれ、汎用されている（例えば特許文献１）。
【０００５】
出力側に２個のスイッチング素子の直列接続を用いた出力回路では、上下のスイッチング素子のオンとオフが切り換わる際、電源からグランドにダイレクトに電流が流れ得る。そのような電流は「貫通電流」と呼ばれる。貫通電流が大きいと回路にダメージを与えるおそれがある。特許文献２に開示された出力回路は、一方のスイッチング素子をオンからオフへ切り換えた後、そのターンオフ信号を受けて他方のスイッチング素子をオフからオンに切り換える。そうして、両スイッチング素子が共にオンする期間が生じることを回避し、貫通電流を抑える。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−９４３０１号公報
【特許文献２】特開２０１４−２７５１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献２に開示された出力回路は、ＣＭＯＳ回路の前段に複雑な回路を備えることによって、貫通電流を抑える。本明細書は、従来よりも簡単な回路構成で貫通電流を抑制することができる出力回路を提供する。
【課題を解決するための手段】
【０００８】
本明細書が開示する出力回路は、２個のｎチャネル電圧駆動型のスイッチング素子（第１、第２スイッチング素子）と、ダイオードと、抵抗素子と、出力端と、入力端と、グランド端を備えている。入力端には、パルス信号が入力される。グランド端は、入力側と出力側で共通である。説明の便宜上、第１スイッチング素子の正極、負極、ゲートをそれぞれ第１正極、第１負極、第１ゲートと称する。第２スイッチング素子の正極、負極、ゲートをそれぞれ第２正極、第２負極、第２ゲートと称する。先に述べたように、ｎチャネル型の電界効果トランジスタの場合、正極はドレインに相当し、負極はソースに相当する。
【０００９】
第１スイッチング素子の第１正極は電源に接続されており、第１負極は出力端に接続されている。ダイオードのアノードは第１負極に接続されており、カソードは第１ゲートに接続されている。抵抗素子は電源と第１ゲートの間に接続されている。第２スイッチング素子の第２正極は第１ゲートに接続されており、第２負極はグランド端に接続されている。入力端は、第２ゲートに接続されている。
【００１０】
本明細書が開示する出力回路では、入力端に入力されるパルス信号（以下、入力パルス信号と称する）がＨＩＧＨレベルのとき、第２スイッチング素子はオンに保持される。第２スイッチング素子の第２正極に接続されている第１ゲートがグランド電位に保持されるので、第１スイッチング素子はオフに保持される。その結果、出力端はグランド電位に保持される。すなわち、出力端はＬＯＷレベルに保持される。
【００１１】
入力パルス信号がＨＩＧＨレベルからＬＯＷレベルに切り替わると、第２スイッチング素子は直ちにオフする。第２スイッチング素子がオフすると、第１ゲートは電源電圧に引き上げられ、第１スイッチング素子がオンする（なお、厳密には、後述するように第１スイッチング素子はソースフォロワ動作となる）。第１スイッチング素子がオンすると、第１スイッチング素子を介して電源が出力端と導通し、出力端の電圧が電源電圧（ＨＩＧＨレベル）に引き上げられる。第２スイッチング素子がオフした後に第１スイッチング素子がオンするので、貫通電流は流れない。
【００１２】
より正確には、出力端の電圧、すなわち、第１スイッチング素子の第１負極の電圧は、電源電圧よりも第１スイッチング素子の閾値電圧だけ低い電圧に保持される。先に述べたように、第１ゲートは電源電圧に保持されている。第１スイッチング素子はｎチャネル型であり、第１負極と第１ゲートの電圧差でオンとオフが切り替わる。第１負極と第１ゲートがダイオードを介して接続されていることで、第１スイッチング素子は、第１負極（すなわち出力端）の電圧が「電源電圧−閾値電圧」に保持されるように、出力端に接続される負荷の状態に応じてオンとオフを繰り返す。負荷の変動に関わらずに第１負極（ソース）の電圧が一定に保たれる動作がソースフォロワ（ソース追従動作）と呼ばれる。
【００１３】
出力端の電圧が「電源電圧−閾値電圧」のときが、出力端のＨＩＧＨレベルに相当する。電源電圧が入力パルス信号のＨＩＧＨレベルよりも高ければ、入力パルス信号のＨＩＧＨレベルがそれよりも高い電圧レベルに変換される。すなわち、出力回路は、入力パルス信号のＨＩＧＨレベルを増幅して出力することができる。
【００１４】
入力パルス信号がＬＯＷレベルのとき、ダイオードはオフしている。入力パルス信号がＬＯＷレベルからＨＩＧＨレベルに切り替わると、第２スイッチング素子は直ちにオフからオンに切り替わる。第２スイッチング素子がオフからオンに切り替わると、第２正極（すなわち、第１ゲート）の電圧が下がり始める。第１ゲートの電圧が下がり始めると、第１スイッチング素子は直ちにオンからオフに切り替わる。出力端（第１負極）と第１ゲートは、ダイオードを介して接続されているため、第１ゲートの電圧が出力端の電圧に対してダイオードの順電圧相当だけ下がるとダイオードはオフからオンに切り替わる。第１スイッチング素子がオフした後にダイオードがオンするので、貫通電流が流れることはない。その後、第２正極の電圧低下にともなって出力端の電圧も下がる。すなわち、出力端がＨＩＧＨレベルからＬＯＷレベルに切り替わる。
【００１５】
以上のとおり、本明細書が開示する出力回路では、入力パルス信号がＬＯＷレベルからＨＩＧＨレベルに切り替わるとき、および、ＨＩＧＨレベルからＬＯＷレベルに切り替わるときのいずれも、貫通電流が抑制される。本明細書が開示する技術は、２個のスイッチング素子と抵抗素子とダイオードのみで、貫通電流を抑制する出力回路を実現することができる。
【００１６】
第１スイッチング素子の第１負極と第１ゲートの間の電圧差Ｖｇｓが大きくなりすぎると、第１スイッチング素子に加わる負荷が大きくなる。第２スイッチング素子がオフからオンに切り替わったとき、第２正極（すなわち第１ゲート）の電圧が急激に下がると、ダイオードがオフからオンに切り替わるときに生じる応答遅れで、出力端の電圧低下が追従しきれず、電圧差Ｖｇｓが大きくなってしまうおそれがある。そこで、第２負極とグランド端との間に、上記した抵抗素子よりも抵抗値の小さい別の抵抗素子が接続されていてもよい。別の抵抗素子を採用することにより、第２スイッチング素子がオフからオンに切り替わる速度（スイッチング速度）が遅くなり、ダイオードがオフからオンに切り替わるときの応答遅れの影響が相殺される。その結果、電圧差Ｖｇｓが大きくなることを防止できる。
【００１７】
他方、出力端（第１負極）の電圧が第１ゲートの電圧よりも大きく下がるときも、第１スイッチング素子の負荷が大きくなる。そこで、第１ゲートと第１負極の間に接続されるダイオードはツェナーダイオードであってもよい。ツェナーダイオードは、逆バイアス電圧が閾値よりも大きくなると、カソードからアノードへも電流を通す。ツェナーダイオードを導入することで、出力端の電圧が異常に下がったときに第１ゲートから第１負極へと電流が流れ、電圧差Ｖｇｓが大きくなることが回避される。
【００１８】
上記した出力回路の技術は、低電圧の入力パルス信号を、負値の高電圧のＬＯＷレベルを有するパルス信号にレベル変換する出力回路に適用することも可能である。その場合は、２個のｐチャネル電圧駆動型のスイッチング素子を採用する。説明の便宜上、負値の高電圧のＬＯＷレベルを有するパルス信号にレベル変換する出力回路を上記の出力回路と区別するために、負値用の出力回路と称することにする。
【００１９】
負値用の出力回路の好ましい構成は次の通りである。負値用の出力回路は、入力端、出力端、回路電源端、駆動電源端、ｐチャネル型の２個のスイッチング素子（第１スイッチング素子と第２スイッチング素子）、ダイオード、抵抗素子を備えている。回路電源端には、正値の第１電圧を供給する第１電源に接続される。第１電源が供給する電力は、スイッチング素子を含む論理回路を駆動するために用いられる。駆動電源端には、負値の第２電圧を供給する第２電源が接続される。第２電源が供給する電力（負値の電圧の電力）が、出力端に接続される負荷を駆動するための電力となる。
【００２０】
第１スイッチング素子と第２スイッチング素子はいずれもｐチャネル電圧駆動型のスイッチング素子である。説明の都合上、第１スイッチング素子の正極と負極とゲートをそれぞれ第１正極、第１負極、第１ゲートと称し、第２スイッチング素子の正極と負極とゲートをそれぞれ第２正極、第２負極、第２ゲートと称する。なお、ｐチャネル型のスイッチング素子の場合、ソースが正極に対応し、ドレインが負極に対応する。第１正極は出力端に接続されており、第１負極は駆動電圧端に接続されている。ダイオードのアノードが第１ゲートに接続されており、カソードが第１正極に接続されている。抵抗素子は第１ゲートと駆動電源端の間に接続されている。第２正極は回路電源端に接続されており、第２負極は第１ゲートに接続されている。第２ゲートは入力端に接続されている。負値用の出力回路の動作は、原理的には上記した出力回路と同じであるので詳しい説明は割愛する。負値用の出力回路も、貫通電流を抑制しつつ、入力パルス信号を負値のＬＯＷレベルを有する出力パルス信号にレベル変換することができる。
【００２１】
本明細書が開示する技術の詳細とさらなる改良は以下の「発明を実施するための形態」にて説明する。
【図面の簡単な説明】
【００２２】
【図１】第１実施例の出力回路の回路図である。
【図２】出力回路の各部のタイミングチャート図である。
【図３】第２実施例の出力回路の回路図である。
【図４】第３実施例の出力回路の回路図である。
【図５】第４実施例の出力回路の回路図である。
【発明を実施するための形態】
【００２３】
（第１実施例）図１、図２を参照して第１実施例の出力回路を説明する。図１に、出力回路１０の回路図を示す。出力回路１０は、入力端１６とグランド端１８の間に入力されるパルス信号（入力パルス信号）を、電圧レベルを変換して（増幅して）出力する回路である。出力回路１０は、電圧ＶＬのＨＩＧＨレベルを有する入力パルス信号を、電圧ＶＨＯ（＞電圧ＶＬ）のＨＩＧＨレベルを有する出力パルス信号に変換して出力することができる。出力パルス信号のＨＩＧＨレベル（電圧ＶＨＯ）は、電源電圧ＶＨよりも第１トランジスタ１１（後述）の閾値電圧Ｖｔｈ（電圧降下Ｖｔｈ）だけ低い値となる。閾値電圧Ｖｔｈは、０．５〜１．０［ボルト］程度であり、電源電圧ＶＨ（１０〜２００ボルト）と比較してはるかに小さい。すなわち、出力パルス信号の電圧レベルは、ほぼ電源電圧ＶＨである。
【００２４】
なお、図１の出力回路１０では、出力パルス信号は入力パルス信号の反転信号となる。非反転信号を出力したい場合には、入力端１６あるいは出力端１７にインバータ素子を加えればよい。
【００２５】
出力回路１０は、グランドレベル（ＬＯＷレベル）と電圧ＶＨＯ（ＨＩＧＨレベル）を有するパルス信号で動作する負荷を駆動するのに用いられる。負荷の一例は、圧電アクチュエータである。
【００２６】
出力回路１０は、２個のトランジスタ（第１トランジスタ１１と第２トランジスタ１２）、ダイオード１３、抵抗素子１４、電源端１５、入力端１６、出力端１７、グランド端１８を備えている。２個のトランジスタ１１、１２はいずれもｎチャネル電圧駆動型のスイッチング素子である。より具体的には、２個のトランジスタ１１、１２は、ｎチャネル型のＭＯＳトランジスタ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｔｒａｎｓｉｓｔｏｒ）である。ｎチャネル型のＭＯＳトランジスタは、ソースの電位を基準にしたゲートの相対電圧でオンオフする。具体的には、ゲートの電圧がソースの電圧よりも高ければオンする（ドレインとソースの間が導通する）。ゲートの電圧がソースの電圧以下のときにオフする（ドレインとソースの間が遮断される）。
【００２７】
以下では、説明の便宜上、第１トランジスタ１１のドレインＤ１、ソースＳ１、ゲートＧ１をそれぞれ第１ドレインＤ１、第１ソースＳ１、第１ゲートＧ１と称し、第２トランジスタ１２のドレインＤ２、ソースＳ２、ゲートＧ２をそれぞれ第２ドレインＤ２、第２ソースＳ２、第２ゲートＧ２と称する。
【００２８】
第１トランジスタ１１は、電源端１５と出力端１７の間に接続されている。より具体的には、第１トランジスタ１１のドレイン（第１ドレインＤ１）が電源端１５に接続されており、第１トランジスタ１１のソース（第１ソースＳ１）が出力端１７に接続されている。ダイオード１３は、アノードが第１ソースＳ１（出力端１７）に接続されており、カソードが第１トランジスタ１１のゲート（第１ゲートＧ１）に接続されている。
【００２９】
電源端１５には、外部の電源２０が接続される。電源２０は、出力回路１０の出力端１７で望まれる電圧を供給する。電源２０は、出力回路１０の内部に備えられていても良い。電源２０の出力電圧を記号ＶＨ（電源電圧ＶＨ）で表す。
【００３０】
抵抗素子１４は、電源端１５（電源２０）と第１トランジスタ１１のゲート（第１ゲートＧ１）との間に接続されている。第２トランジスタ１２は、第１ゲートＧ１とグランド端１８の間に接続されている。より詳しくは、第２トランジスタ１２のドレイン（第２ドレインＤ２）が第１ゲートＧ１（ダイオード１３のカソード）に接続されており、第２トランジスタ１２のソース（第２ソースＳ２）がグランド端１８に接続されている。なお、グランド端１８は、入力側と出力側で共通である。第２トランジスタ１２のゲート（第２ゲートＧ２）は入力端１６に接続されている。
【００３１】
以上の通り、出力回路１０は、極めて簡単な構造である。出力回路１０は、簡単な構造で貫通電流を抑制しつつ、出力端の電圧をＬＯＷレベル（グランド電位）とＨＩＧＨレベル（電圧ＶＨＯ）の間で切り替えることができる。「貫通電流」とは、直列に接続された２個のトランジスタ（第１トランジスタ１１と第２トランジスタ１２）の夫々が切り換わる際に高電位端（即ち電源２０）から低電位端（即ちグランド端１８）へダイレクトに流れる電流である。以下、出力回路１０の動作とともに、貫通電流が抑制できる仕組みを説明する。
【００３２】
図２は、出力回路１０の各部のタイミングチャートである。図１とともに図２を参照しつつ出力回路１０の動作を説明する。図２のグラフＧｒ１は、入力端１６に印加される入力パルス信号Ｖｉｎのタイミングチャートである。グラフＧｒ２は、第２トランジスタ１２のタイミングチャートである。図２の記号Ｔｒ２は第２トランジスタ１２を表している。
【００３３】
グラフＧｒ３は第１ゲートＧ１（第１トランジスタ１１のゲート）の電圧（ゲート電圧ＶＧ）のタイミングチャートである。グラフＧｒ４は、第１トランジスタ１１のタイミングチャートである。図２の記号Ｔｒ１は第１トランジスタ１１を表している。グラフＧｒ５は、出力端１７から出力される信号（出力パルス信号Ｖｏｕｔ）のタイミングチャートである。グラフＧｒ６は、第１トランジスタ１１のソース（第１ソースＳ１）に対するゲート（第１ゲートＧ１）の電圧（ゲート電圧差Ｖｇｓ）のタイミングチャートである。先に述べたように、ｎチャネル電圧駆動型の第１トランジスタ１１は、第１ゲートＧ１の電圧が第１ソースＳ１の電圧を基準電圧にして第１トランジスタ１１の閾値電圧Ｖｔｈよりも高ければオンする。すなわち、ゲート電圧差Ｖｇｓが閾値電圧Ｖｔｈよりも大きい間、第１トランジスタ１１はオンに保持される。なお、詳しくは後述するが、正確には、第１トランジスタ１１はオンに保持されるのではなく、ソース追従動作を行う。図２では、便宜上、第１トランジスタ１１のソース追従動作期間（「Source Follower」と示されている期間）を「ＯＮ」で表している。
【００３４】
入力パルス信号ＶｉｎのＬＯＷレベルと出力パルス信号ＶｏｕｔのＬＯＷレベルはいずれもグランド電位（グランド端１８の電位）に相当する。
【００３５】
図２のタイミングチャートにおける時刻Ｔ１から説明を開始する。時刻Ｔ１では、入力パルス信号ＶｉｎがＨＩＧＨレベル（電圧ＶＬ）に保持されている。第２トランジスタ１２のゲート（第２ゲートＧ２）は入力端１６に接続されているので、第２トランジスタ１２は、入力パルス信号Ｖｉｎに同期してオンとオフが切り替えられる。より詳しくは、入力パルス信号ＶｉｎがＨＩＧＨレベルに保持されている間、第２トランジスタ１２はオンに保持される。入力パルス信号ＶｉｎがＨＩＧＨレベルからＬＯＷレベルに切り替わると、第２トランジスタ１２は遅滞なく直ちにオンからオフに切り替わる。入力パルス信号ＶｉｎがＬＯＷレベルに保持されている間、第２トランジスタ１２はオフに保持される。入力パルス信号ＶｉｎがＬＯＷレベルからＨＩＧＨレベルに切り替わると、第２トランジスタ１２は遅滞なく直ちにオフからオンに切り替わる。
【００３６】
第２トランジスタ１２がオンに保持されている間は、第２ドレインＤ２はグランド電位に保持される。その結果、第２ドレインＤ２に接続されている第１ゲートＧ１の電圧（ゲート電圧ＶＧ）もグランド電位に保持される（グラフＧｒ３参照）。
【００３７】
ゲート電圧ＶＧがグランド電位に保持されているので、第１トランジスタ１１はオフに保持される（グラフＧｒ４参照）。すなわち、第１ソースＳ１は、第１ドレインＤ１（電源２０）から遮断される。一方、ダイオード１３は出力端１７（第１ソースＳ１）から第１ゲートＧ１へ電流を通すので、出力端１７（第１ソースＳ１）の電圧（出力電圧Ｖｏｕｔ）もグランド電位に保持される（グラフＧｒ５参照）。第１ゲートＧ１の電圧（ゲート電圧ＶＧ）と第１ソースＳ１）の電圧がともにグランド電位であるので、電圧差Ｖｇｓはゼロ（グランドレベル）である（グラフＧｒ６参照）。
【００３８】
抵抗素子１４には、抵抗値の十分に大きい素子が採用される。抵抗素子１４の抵抗値が十分に大きくないと、第２トランジスタ１２がオンしている間、電源２０からグランド端１８へ無駄な電流が流れてしまうからである。抵抗素子１４の抵抗値は、できれば１［ＭΩ］以上であることが望ましい。
【００３９】
時刻Ｔ２で入力パルス信号ＶｉｎがＨＩＧＨレベルからＬＯＷレベルに切り替わる。先に述べたように、第２トランジスタ１２は入力パルス信号Ｖｉｎに同期してオンとオフが切り替わる。すなわち、第２トランジスタ１２は、時刻Ｔ２にオンからオフに切り替わる（グラフＧｒ２参照）。
【００４０】
第２トランジスタ１２がオフに切り替わると、第２ドレインＤ２（第１ゲートＧ１）がグランド端１８から遮断される。第２ドレインＤ２（第１ゲートＧ１）は抵抗素子１４を介して電源２０（電源端１５）と接続されているので、時刻Ｔ２以後、第２ドレインＤ２（第１ゲートＧ１）の電圧（ゲート電圧ＶＧ）が徐々に上昇する（グラフＧｒ３参照）。
【００４１】
先に述べたように、時刻Ｔ２よりも以前は第１トランジスタ１１のゲート（第１ゲートＧ１）とソース（第１ソースＳ１）はともにグランド電位に保持されていた。そして、ｎチャネル電圧駆動型素子である第１トランジスタ１１は、ゲート電圧差Ｖｇｓが閾値電圧Ｖｔｈを上回ればオンする。第１トランジスタ１１がオンした後、第１トランジスタ１１はソースフォロワ動作する。第１ソースＳ１は出力端１７に接続されているので、出力端１７の電圧（出力パルス信号Ｖｏｕｔの電圧）も、第１ゲートＧ１の電圧（ゲート電圧ＶＧ）と同期しつつ上昇する（グラフＧｒ５参照）。
【００４２】
第１ゲートＧ１は、時刻Ｔ３に電源電圧ＶＨまで上昇する。一方、負荷３０に接続されている出力端１７の電圧（出力電圧Ｖｏｕｔ）は、電源電圧ＶＨから第１トランジスタ１１の閾値電圧Ｖｔｈだけ低い値で止まる（グラフＧｒ５、時刻Ｔ３）。すなわち、出力端１７の最大電圧はＶＨＯ（＝電源電圧ＶＨ−閾値電圧Ｖｔｈ）となる。入力パルス信号ＶｉｎのＨＩＧＨレベルの電圧ＶＬよりも高い出力電圧ＶＨを有する電源２０を備えることで、出力回路１０は、入力パルス信号を増幅して出力することができる。ただし、出力パルス信号は入力パルス信号の反転信号となる。
【００４３】
時刻Ｔ２に入力パルス信号がＨＩＧＨレベルからＬＯＷレベルに切り替わると直ちに第２トランジスタ１２は直ちにオンからオフに切り替わる。その後、第１トランジスタ１１のドレイン（第１ドレインＤ１）の電圧、すなわち出力端１７の電圧が徐々に上昇する。従って、トランジスタ１１、１２を介して電源２０とグランド端１８が短絡することがなく、貫通電流は流れない。
【００４４】
図２では、説明の便宜上、入力パルス信号ＶｉｎがＬＯＷレベルの間、第１トランジスタ１１はＯＮのレベルに描かれている。しなしながら、実際には、入力パルス信号ＶｉｎがＬＯＷレベルの間、第１トランジスタ１１は、負荷３０の状態が変わっても出力端１７（第１ソースＳ１）が電圧ＶＨＯ（＝ＶＨ−Ｖｔｈ）を保持するようにオンとオフを繰り返す。この動作は、ソース追従動作（ソースフォロワ）と呼ばれている。
【００４５】
ソース追従動作について説明する。負荷３０の電圧（出力端１７の電圧）が下がると、相対的に第１ゲートＧ１の電圧（ゲート電圧ＶＧ）が高くなり、第１トランジスタ１１がオンする。第１トランジスタ１１がオンするので電源２０から負荷３０へ電力が供給される。その結果、負荷３０の電圧（出力端１７の電圧）が上昇する。
【００４６】
一方、負荷３０の電圧（出力端１７の電圧）が高くなると、相対的に第１ゲートＧ１の電圧が低くなり、第１トランジスタ１１がオフする。第１トランジスタ１１がオフすると電源２０から負荷３０へ電力供給が遮断される。その結果、負荷３０の電圧（出力端１７の電圧）は下がる。こうして、出力端１７の電圧が一定値（電圧ＶＨＯ＝電源電圧ＶＨ−閾値電圧Ｖｔｈ）を保持するように第１トランジスタ１１がオンとオフを繰り返す。
【００４７】
続いて時刻Ｔ４に入力パルス信号ＶｉｎがＬＯＷレベルからＨＩＧＨレベルに切り替わる。入力パルス信号ＶｉｎがＨＩＧＨレベルに切り替わると、第２トランジスタ１２は直ちにオフからオンに切り替わる。第２ドレインＤ２と第２ソースＳ２が導通するので第２ドレインＤ２（すなわち第１ゲートＧ１）の電圧が下がり始める。入力パルス信号ＶｉｎがＬＯＷレベルの間、第１ゲートＧ１の電圧ＶＧは電源電圧ＶＨに保持されており、第１ソースＳ１は電圧ＶＨＯ＝ＶＨ−Ｖｔｈ（＜ＶＨ）に保持されている。第１ゲートＧ１の電圧ＶＧが第１ソースＳ１の電圧よりも高い間は、ダイオード１３が逆バイアス状態であるため、電流が電源２０から第１トランジスタ１１のドレイン／ソースを通じて第１ゲートＧ１（すなわち第２ドレインＤ２）へ流れることはない。第２トランジスタ１２がオンに切り替わると、第２ドレインＤ２の電圧（第１ゲートＧ１の電圧ＶＧ）が下がり始め、第１トランジスタ１１がオフする。第２ドレインＤ２の電圧（第１ゲートＧ１の電圧ＶＧ）が「第１ソースＳ１の電圧＋ダイオード１３の順電圧Ｖｆ」以下になると、ダイオード１３がオンするが、既に第１トランジスタ１１はオフ状態であるため、電流が電源２０から第１トランジスタ１１のドレイン／ソースを通じて第１ゲートＧ１（すなわち第２ドレインＤ２）へ流れることはない。すなわち、入力パルス信号Ｖｉｎがオフからオンに切り替わるときにも貫通電流は阻止される。
【００４８】
その後は、第２ドレインＤ２の電圧低下にともなってダイオード１３の働きで、出力端１７の電圧（出力電圧Ｖｏｕｔ）も下がる。時刻Ｔ５で第２ドレインＤ２の電圧（第１ゲートＧ１の電圧ＶＧ）、及び、出力電圧Ｖｏｕｔがグランドレベルまで下がる。
【００４９】
図２のグラフＧｒ６は、第１ソースＳ１に対する第１ゲートＧ１の電圧差Ｖｇｓを示している。先に述べたように、入力パルス信号ＶｉｎがＬＯＷレベルの間、電圧差Ｖｇｓは第１トランジスタ１１の閾値電圧Ｖｔｈに等しい。時刻Ｔ４で入力パルス信号がＨＩＧＨレベルに切り替わると、第２ドレインＤ２の電圧（第１ゲートＧ１の電圧ＶＧ）が下がり、それに追従するように第１ソースＳ１の電圧が下がる。時刻Ｔ４から時刻Ｔ５までの間、電圧差Ｖｇｓが負値Ｖｄとなるのは、第１ソースＳ１の電圧の第２ドレインＤ２（第１ゲートＧ１の電圧ＶＧ）への追従遅れを意味する。時刻Ｔ５で第２ドレインＤ２の電圧（第１ゲートＧ１の電圧ＶＧ）、出力電圧Ｖｏｕｔ（第１ソースＳ１の電圧）がともにグランドレベルまで下がるので、電圧差Ｖｇｓもゼロになる。
【００５０】
以上説明したように、出力回路１０は、簡単な回路構造でありながら、貫通電流を抑えつつ、出力端をＬＯＷレベルとＨＩＧＨレベルの間で切り替えることができる。
【００５１】
（第２実施例）図３に、第２実施例の出力回路１０ａの回路図を示す。第２実施例の出力回路１０ａは、第２ソースＳ２とグランド端１８の間に別の抵抗素子１９を備える点のみが第１実施例の出力回路１０と相違する。出力回路１０ａは、出力回路１０と同じ利点を有している。
【００５２】
別の抵抗素子１９を加えた効果を説明する。第２トランジスタ１２がオフからオンに切り替わったとき、第２ドレインＤ２の電圧（第１ゲートＧ１の電圧ＶＧ）は速やかに下がるが、ダイオード１３がオフからオンに切り替わるときに生じる応答遅れによって、出力端１７（第１ソースＳ１）の電圧低下が遅延する。そうすると、第１ソースＳ１の電圧に対して第１ゲートＧ１の電圧が著しく下がってしまうおそれがある。すなわち、図２のグラフＧｒ６のタイムチャートの時刻Ｔ４における電圧差Ｖｇｓの負値が過度に大きくなってしまうおそれがある。第１ソースＳ１と第１ゲートＧ１の電圧差Ｖｇｓが過度に大きくなると、第１トランジスタ１１にダメージを受けるおそれがある。別の抵抗素子１９を導入することで、第２トランジスタ１２がオンからオフに切り替わったときの電圧変化が緩やかになる。すなわち、第２ドレインＤ２の電圧変化が緩やかになる。その結果、第２トランジスタ１２がオフからオンに変化したときの電圧差Ｖｇｓが抑えられ、第１トランジスタ１１の負担が軽くなる。
【００５３】
先に述べたように、第２実施例の出力回路１０ａは、ダイオード１３の動作周波数が第２トランジスタ１２の動作周波数よりも遅い場合に効果が大きい。別の抵抗素子１９の抵抗値は、抵抗素子１４の抵抗値よりも小さい。また、抵抗素子１９を追加する場所を、入力端１６と第２ゲートＧ２の間に変更しても同様の効果が得られる。別の抵抗素子１９を追加することで、第２トランジスタ１２の動作周波数を下げることと同じ効果が得られ、ダイオード１３と第２トランジスタ１２の動作周波数の違いに起因する不都合を軽減することができる。
【００５４】
（第３実施例）図４に、第３実施例の出力回路１０ｂの回路図を示す。第３実施例の出力回路１０ｂは、ダイオード１３ａがツェナーダイオードである点のみが第１実施例の出力回路１０と相違する。出力回路１０ｂは、出力回路１０と同じ利点を有している。
【００５５】
出力回路１０のダイオード１３をツェナーダイオード１３ａに変更した利点を説明する。先に述べたように、第１ソースＳ１と第１ゲートＧ１の電圧差Ｖｇｓが大きくなりすぎると第１トランジスタ１１がダメージを受けるおそれがある。第１トランジスタ１１がオンに保持されている間に、何らかの理由で負荷３０の電圧が下がると、電圧差Ｖｇｓが大きくなるおそれがある。ダイオード１３をツェナーダイオード１３ａに変更することで、負荷３０の電圧が著しく下がったとき、抵抗素子１４とツェナーダイオード１３ａを通じて電源２０から負荷３０へ電流が流れ、負荷３０の電圧低下を抑えることができる。その結果、第１トランジスタ１１のダメージを抑えることができる。
【００５６】
（第４実施例）図５に、第４実施例の出力回路１１０の回路図を示す。第４実施例の出力回路１１０は、低電圧の入力パルス信号を、負値の高電圧のＬＯＷレベルを有するパルス信号にレベル変換する出力回路（負値用の出力回路）である。負値用の出力回路１１０は、負の高電圧のＬＯＷレベルを有するパルス信号で動作する負荷１３０を駆動するのに用いられる。
【００５７】
出力回路１１０は、ｐチャネル電圧駆動型の２個のトランジスタ（第１トランジスタ１１１と第２トランジスタ１１２）と、ダイオード１１３と、抵抗素子１１４を備えている。第１トランジスタ１１１と第２トランジスタ１１２はいずれもｐチャネル電圧駆動型のＭＯＳＦＥＴである。また、出力回路１１０は、入出力端として、入力端１１６、出力端１１７、回路電源端１１８、駆動電源端１１５を備えている。本実施例でも、第１トランジスタ１１１のドレイン、ソース、ゲートをそれぞれ第１ドレインＤ１、第１ソースＳ１、第１ゲートＧ１と称し、第２トランジスタ１１２のドレイン、ソース、ゲートをそれぞれ第２ドレインＤ２、第２ソースＳ２、第２ゲートＧ２と称する。なお、ｐチャネル型のトランジスタの場合、ソースが正極に対応し、ドレインが負極に対応する。
【００５８】
第１ソースＳ１は出力端１１７に接続されており、第１ドレインＤ１は駆動電源端１１５に接続されている。ダイオード１１３のアノードが第１ゲートＧ１に接続されており、カソードが第１ソースＳ１に接続されている。抵抗素子１１４は第１ゲートＧ１と駆動電源端１１５の間に接続されている。第２ソースＳ２は回路電源端１１８に接続されており、第２ドレインＤ２は第１ゲートＧ１に接続されている。第２ゲートＧ２は入力端１１６に接続されている。回路電源端１１８には、第１トランジスタ１１１と第２トランジスタ１１２を含む出力回路１１０を動かすための電源（回路電源１２１）が接続される。回路電源１２１の出力電圧は、正値であり、例えば、ＴＴＬレベルの５ボルトである。駆動電源端１１５には、負荷１３０を駆動するのに必要とされる負値の電圧を出力する駆動電源１２０が接続される。回路電源１２１の出力電圧を回路電圧ＶＤＤと称し、駆動電源１２０の出力電圧を駆動電圧ＶＬと称する。ここで、駆動電圧ＶＬは負値であり、駆動電圧ＶＬの絶対値は回路電圧ＶＤＤよりもはるかに大きい。
【００５９】
抵抗素子１１４には、第２トランジスタ１１２がオンしたときに回路電源１２１から駆動電源端１１５へ無駄な電流が流れないように、高い抵抗値の抵抗が採用される。抵抗素子１１４の抵抗値は、１［ＭΩ］以上であることが望ましい。
【００６０】
第１トランジスタ１１１と第２トランジスタ１１２はいずれもｐチャネル型であり、ゲートの電圧がソースの電圧よりも低くなるとオンし、ゲートの電圧がソースの電圧と同じになるとオフする。第１トランジスタ１１１の第１ゲートＧ１がダイオード１１３を介して第１ソースＳ１に接続されている（アノードは第１ゲートＧ１に接続されている）。この接続関係により、第１トランジスタ１１１は、第１ソースＳ１の電圧が第１ゲートＧ１の電圧と等しくなるようにオンとオフを繰り返す。
【００６１】
出力回路１１０の動作を説明する。入力パルス信号ＶｉｎがＬＯＷレベルのとき、第２トランジスタ１１２はオンに保持される。第２トランジスタ１１２がオンに保持されているとき、第２ドレインＤ２の電圧は回路電圧ＶＤＤに等しい電圧となる。第１トランジスタ１１１は、第１ソースＳ１の電圧が第１ゲートＧ１の電圧と等しくなるように動作するので、第１ソースＳ１の電圧も回路電圧ＶＤＤに保持される。負荷１３０の両端電圧の差はゼロボルトとなる。第１トランジスタ１１１はオフに保持されており、ダイオード１１３によって第１ソースＳ１から第１ゲートＧ１へ電流が流れることもない。従って、負荷１３０には電流が流れない。
【００６２】
入力パルス信号ＶｉｎがＬＯＷレベルからＨＩＧＨレベルに切り替わると、第２トランジスタ１１２が直ちにオンからオフに切り替わる。第２ドレインＤ２、すなわち第１ゲートＧ１の電圧が駆動電圧ＶＬに下がり、第１トランジスタ１１１がオフからオンに切り替わるため、第１ソースＳ１の電圧も下がる。第１ゲートＧ１は駆動電圧ＶＬまで下がるが、第１トランジスタ１１は、ソースフォロワ動作となり、第１ソースＳ１の電圧は、駆動電圧ＶＬに第１トランジスタの閾値電圧Ｖｔｈを加えた電圧にとどまる。第２トランジスタ１１２がオフした後に第１トランジスタ１１１がオンするので、貫通電流が抑えられる。
【００６３】
入力パルス信号ＶｉｎがＨＩＧＨレベルからＬＯＷレベルに切り替わると、第２トランジスタ１１２が直ちにオフからオンに切り替わる。第２ドレインＤ２の電圧が駆動電圧ＶＬから回路電圧ＶＤＤまで上昇する。第２ドレインＤ２の電圧が上昇を始めると同時に第１トランジスタ１１１はオンからオフに切り替わる。このとき、第２ドレインＤ２の電圧（第１ゲートＧ１の電圧）が「第１ソースＳ１の電圧＋ダイオード１１３の順電圧Ｖｆ」よりも低い間は、ダイオード１１３の整流作用によって、第２トランジスタ１１２の第２ドレインＤ２から第１トランジスタ１１１の第１ソースＳ１へは電流は流れない。第２ドレインＤ２の電圧が「第１ソースＳ１の電圧＋ダイオード１１３の順電圧Ｖｆ」以上に上昇すると、ダイオード１１３がオフからオンに切り替わり、出力端１１７の電圧も回路電圧ＶＤＤまで上昇する。従ってこの場合も、第１トランジスタ１１１のソース／ドレインを通じて、電流が流れることはない。入力パルス信号ＶｉｎがＬＯＷレベルからＨＩＧＨレベルに切り替わるときにも貫通電流は抑えられる。以上のとおり、図５の出力回路１１０も、貫通電流を抑えつつ、電圧振幅の大きいパルス信号を出力することができる。
【００６４】
実施例で説明した技術に関する留意点を述べる。図１（図３−図５）の回路図は最小限の構成を示している。図１（図３−図５）の構成に、ノイズ除去のための抵抗やコンデンサなどの受動素子を加えても良い。
【００６５】
第１−第３実施例の出力回路１０（出力回路１０ａ、１０ｂ）は、２個のｎチャネル型ＭＯＳトランジスタを採用している。本明細書が開示する出力回路のスイッチング素子は、ＭＯＳトランジスタに限られない。出力回路のスイッチング素子は、ｎチャネル電圧駆動型素子であればよい。
【００６６】
実施例の出力回路１０、１０ａ、１０ｂは、入力パルス信号のＨＩＧＨレベルの電圧を変換するレベル変換器として利用されてもよいし、入力パルス信号の電圧差よりも大きい電圧差のパルス信号で動作する負荷の駆動装置として利用されてもよい。
【００６７】
実施例の第１トランジスタ１１と第２トランジスタ１２がそれぞれ第１スイッチング素子と第２スイッチング素子の一例である。第１−第３実施例の第１ドレインＤ１と第１ソースＳ１がそれぞれ第１正極と第１負極の一例である。第２ドレインＤ２と第２ソースＳ２がそれぞれ第２正極と第２負極の一例である。
【００６８】
第４実施例の場合は、第１ソースＳ１と第１ドレインＤ１がそれぞれ第１正極と第１負極の一例であり、第２ソースＳ２と第２ドレインＤ２がそれぞれ第２正極と第２負極の一例である。
【００６９】
第４実施例の出力回路１１０は、２個のｐチャネル型ＭＯＳトランジスタを採用している。本明細書が開示する負値用の出力回路のスイッチング素子は、ＭＯＳトランジスタに限られない。負値用の出力回路のスイッチング素子は、ｐチャネル電圧駆動型素子であればよい。
【００７０】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００７１】
１０、１０ａ、１０ｂ：出力回路
１１：第１トランジスタ
１２：第２トランジスタ
１３：ダイオード
１３ａ：ツェナーダイオード
１４、１９：抵抗素子
１５：電源端
１６：入力端
１７：出力端
１８：グランド端
２０：電源
３０：負荷
１１０：出力回路
１１１：第１トランジスタ
１１２：第２トランジスタ
１１３：ダイオード
１１４：抵抗素子
１１５：駆動電源端
１１６：入力端
１１７：出力端
１１８：回路電源端
１２０：駆動電源
１２１：回路電源
１３０：負荷
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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