(57)【要約】【課題】画像不良を低減した良好な撮像画像を取得できる撮像装置を提供する。【解決手段】撮像装置が、光電変換によって画素信号を生成する複数の画素と、複数の画素に共有され画素信号を蓄積するＦＤ容量と、ＦＤ容量に蓄積された画素信号の出力先を選択する複数の選択トランジスタと、を各々が備えると共に、行列状に配列された複数の画素セルと、開閉状態を制御する選択信号を選択トランジスタに供給する垂直選択線と、列方向に配列された複数の前記画素セルに共通して接続すると共に、行方向に隣接する２つの前記画素セルに共通して接続する垂直信号線と、を有する。【選択図】図８
2020136720.tif 000002
【特許請求の範囲】
【請求項１】
各々が光電変換によって画素信号を生成する複数の画素と、複数の前記画素に共有され前記画素信号を蓄積する容量と、前記容量に蓄積された前記画素信号の出力先を選択する複数の選択スイッチと、を各々が備えると共に、行列状に配列された複数の画素セルと、
開閉状態を制御する選択信号を前記選択スイッチに供給する複数の垂直選択線と、
列方向に配列された複数の前記画素セルに共通して接続すると共に、行方向に隣接する２つの前記画素セルに共通して接続する複数の垂直信号線と、
を備えることを特徴とする撮像装置。
【請求項２】
前記画素セルと前記垂直選択線と前記垂直信号線とを備える撮像部と、
前記撮像部を制御する制御部と、を備え、
前記制御部は、複数の前記画素セルにおいて、前記選択スイッチの開閉状態を制御することによって、１つの前記画素セルから１本の前記垂直信号線へ前記画素信号が出力される１画素読み動作と、複数の前記画素セルから１本の前記垂直信号線へ前記画素信号がそれぞれ出力されるＳＦ加算読み動作と、を組み合わせて実施するように前記撮像部を制御する、ことを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記制御部は、１画素読み動作により得られた画素信号とＳＦ加算読み動作により得られた画素信号とを画素加算するように前記撮像部を制御する、ことを特徴とする請求項２に記載の撮像装置。
【請求項４】
前記制御部は、行方向において隣接する２つの前記画素セルから１本の前記垂直信号線へ前記画素信号がそれぞれ出力される水平ＳＦ加算読み動作を実行するように前記撮像部を制御する、ことを特徴とする請求項２または請求項３に記載の撮像装置。
【請求項５】
前記制御部は、同一行内に配列された複数の前記画素セルに対して１画素読み動作と水平ＳＦ加算読み動作とを組み合わせて実行するように前記撮像部を制御する、ことを特徴とする請求項４に記載の撮像装置。
【請求項６】
前記制御部は、列方向において隣接する２つの前記画素セルから１本の前記垂直信号線へ前記画素信号がそれぞれ出力される垂直ＳＦ加算読み動作を実行するように前記撮像部を制御する、ことを特徴とする請求項２から請求項５のいずれか１項に記載の撮像装置。
【請求項７】
前記制御部は、同一列内に配列された複数の前記画素セルに対して１画素読み動作と垂直ＳＦ加算読み動作とを組み合わせて実行するように前記撮像部を制御する、ことを特徴とする請求項６に記載の撮像装置。
【請求項８】
前記制御部は、２行２列に配列された４つの前記画素セルから１本の前記垂直信号線へ前記画素信号がそれぞれ出力される水平垂直ＳＦ加算読み動作を実行するように前記撮像部を制御する、ことを特徴とする請求項２から請求項７のいずれか１項に記載の撮像装置。
【請求項９】
前記制御部は、前記撮像部が、ｐ行ｐ列（ｐは３以上の整数）に配列された前記画素セルにおいて生成されたｐ２個の前記画素信号の少なくとも一部をＳＦ加算読み動作によって集約するように制御すると共に、集約して得られたｑ行ｑ列（ｑは２以上ｐ未満の整数）のｑ２個の前記画素信号を画素加算するように制御する、ことを特徴とする請求項２から請求項８のいずれか１項に記載の撮像装置。
【請求項１０】
前記制御部は、５行５列の前記画素セルからの２５個の前記画素信号をＳＦ加算読み動作によって集約して得られた３行３列の９個の前記画素信号を画素加算するように前記撮像部を制御し、
３行３列の９個の前記画素信号において、１画素読み動作による１つの前記画素信号がＳＦ加算読み動作による２つの前記画素信号の間に位置する、ことを特徴とする請求項９に記載の撮像装置。
【請求項１１】
前記制御部は、５行５列の前記画素セルによって構成される画素加算単位を３画素セルずつ移動させながら画素加算を実施するように前記撮像部を制御する、ことを特徴とする請求項１０に記載の撮像装置。
【請求項１２】
前記撮像部は、複数の前記垂直信号線にそれぞれ対応して設けられる複数の列信号処理部を備え、
前記列信号処理部の各々は、対応する前記垂直信号線から供給された垂直方向に亘る複数の前記画素信号を加算することによって垂直加算信号を取得する、ことを特徴とする請求項２から請求項１１のいずれか１項に記載の撮像装置。
【請求項１３】
隣接する前記列信号処理部は、取得された前記垂直加算信号を水平方向に亘ってさらに加算することによって垂直水平加算信号を取得する、ことを特徴とする請求項１２に記載の撮像装置。
【請求項１４】
前記撮像部は、複数の前記垂直信号線にそれぞれ対応して設けられる複数の列信号処理部を備え、
隣接する前記列信号処理部は、対応する前記垂直信号線から供給された前記画素信号を水平方向に亘って加算することによって水平加算信号を取得する、ことを特徴とする請求項２から請求項１１のいずれか１項に記載の撮像装置。
【請求項１５】
複数の前記画素セルの各々は２つの前記選択スイッチを備え、
同一行に配列された複数の前記画素セルにおいて水平方向に亘るｍ画素セル毎（ｍは自然数）に画素加算パターンが繰り返され、
前記選択スイッチがｍ画素セル毎に同じ開閉状態となるように、２ｍ本の前記垂直選択線がｍ画素セル毎に共通に接続する、ことを特徴とする請求項２から請求項１４のいずれか１項に記載の撮像装置。
【請求項１６】
複数の前記画素セルの各々は、２行２列に配列された４つの前記画素を含み、
前記制御部は、複数の前記画素セル内の同じ相対位置に配置された前記画素から前記画素信号が出力されるように前記撮像部を制御する、ことを特徴とする請求項２から請求項１５のいずれか１項に記載の撮像装置。
【請求項１７】
各々が光電変換によって画素信号を生成する複数の画素と、複数の前記画素に共有され前記画素信号を蓄積する容量と、前記容量に蓄積された前記画素信号の出力先を選択する複数の選択スイッチと、を各々が備えると共に、行列状に配列された複数の画素セルを備える撮像装置の制御方法であって、
前記選択スイッチの開閉状態を制御することによって、１つの前記画素セルから前記画素信号を読み出す１画素読み動作と、複数の前記画素セルから前記画素信号を読み出すＳＦ加算読み動作と、を組み合わせて実施する、ことを特徴とする撮像装置の制御方法。
【請求項１８】
各々が光電変換によって画素信号を生成する複数の画素と、複数の前記画素に共有され前記画素信号を蓄積する容量と、前記容量に蓄積された前記画素信号の出力先を選択する選択スイッチと、を各々が備えると共に、行列状に配列された複数の画素セルを備える撮像装置の制御方法をコンピュータに実行させるプログラムであって、
前記撮像装置の制御方法は、
前記選択スイッチの開閉状態を制御することによって、１つの前記画素セルから前記画素信号を読み出す１画素読み動作と、複数の前記画素セルから前記画素信号を読み出すＳＦ加算読み動作と、を組み合わせて実施する、ことを特徴とするプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子を用いて撮像を実行する撮像装置、その撮像装置の制御方法、およびプログラムに関する。
【背景技術】
【０００２】
近年、撮像素子を用いて撮像し、撮像した画像をデジタルデータとして保存することが可能な撮像装置が広く普及している。以上の撮像装置として、デジタルスチルカメラ、デジタルビデオカメラ、タブレット端末、および携帯電話（特に、スマートフォン）が例示される。
【０００３】
以上の撮像装置において、ＸＹアドレス方式で画素信号を読み出すＣＭＯＳ（Complementary Metal Oxide Semiconductor）型イメージセンサ（以下、ＣＭＯＳセンサと称する）が撮像素子として用いられることがある。ＣＭＯＳセンサは、画素信号のランダムアクセスが可能であること、画素信号の読み出しが高速であること、高感度であること、低消費電力であること、が特徴として例示される。
【０００４】
一般に、ＣＭＯＳセンサの画素回路は、内蔵しているソースフォロア回路によって、フォトダイオードからの電荷信号を垂直信号線の電位信号に変換して出力する。画素回路において、読み出し時の画素の選択が行単位で順次に実行される。選択行における各列の画素信号は並列にアナログデジタル（以下、ＡＤと称する）変換されて、画素信号として出力される。
【０００５】
ＣＭＯＳセンサの高画素化に伴い、画素の間引き読み出しや加算読み出しを実施することによって動画撮影時のフレームレートを確保する技術が提案されている(例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−１９１８６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に開示されたような読み出し技術によっては、撮像画像に画像不良が生じる可能性がある。例えば、以下のような課題が想定される。
【０００８】
画素の間引き読み出しについて考える。画素の間引き率が増加するのに伴って、モアレ等の偽信号や斜線部におけるジャギー等の不具合が発生し、撮像画像の画質低下を招くことがある。
【０００９】
画素毎に繰り返し周期を有する色フィルタ（例えば、奇数行にて赤色フィルタと緑色フィルタとが交互に配置され、偶数行にて緑色フィルタと青色フィルタとが交互に配置される２×２配列の色フィルタ）について考える。以上のような色フィルタの各色について、２×２配置の同色４つの画素について加算読み出しを実施すると、加算信号の重心が互いにずれ（不均等になり）、撮像画像の画質低下を招くことがある。
【００１０】
以上の事情に鑑み、本発明の目的は、画像不良を低減した良好な撮像画像を取得できる撮像装置、撮像装置の制御方法、および制御プログラムを提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明の撮像装置は、各々が光電変換によって画素信号を生成する複数の画素と、複数の前記画素に共有され前記画素信号を蓄積する容量と、前記容量に蓄積された前記画素信号の出力先を選択する複数の選択スイッチと、を各々が備えると共に、行列状に配列された複数の画素セルと、開閉状態を制御する選択信号を前記選択スイッチに供給する複数の垂直選択線と、列方向に配列された複数の前記画素セルに共通して接続すると共に、行方向に隣接する２つの前記画素セルに共通して接続する複数の垂直信号線と、を備える。
【発明の効果】
【００１２】
本発明によれば、画像不良を低減した良好な撮像画像を取得できる。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態に係る撮像装置の構成を例示する図である。
【図２】第１実施形態に係る撮像素子の構成を例示する図である。
【図３】第１実施形態に係る画素の回路構成を例示する図である。
【図４】第１実施形態に係る画素の概略構成を例示する図である。
【図５】第１実施形態に係る列信号処理部の回路構成を例示する図である。
【図６】第１実施形態に係る撮像素子の基本動作の説明図である。
【図７】第１実施形態に係る撮像素子の画素加算の不具合を説明する図である。
【図８】第１実施形態に係る撮像素子の画素加算の説明図である。
【図９】第１実施形態に係る撮像素子の画素加算の説明図である。
【図１０】第１実施形態に係る撮像素子の読み出し動作を例示する図である。
【図１１】第２実施形態に係る撮像素子の画素加算の説明図である。
【図１２】第２実施形態に係る撮像素子の読み出し動作を例示する図である。
【図１３】第３実施形態に係る撮像素子の画素加算の説明図である。
【図１４】第３実施形態に係る撮像素子の読み出し動作を例示する図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について、添付図面を参照しながら詳細に説明する。なお、以下に説明される実施形態は、本発明を実現可能な構成の一例に過ぎない。以下の実施形態は、本発明が適用される装置の構成や各種条件に応じて、適宜修正または変更することが可能である。したがって、本発明の範囲は、以下の実施形態に記載される構成によって限定されるものではない。
【００１５】
（第１実施形態）
図１から図１０を参照して本発明の第１実施形態について説明する。本実施形態の撮像装置１は、デジタルスチルカメラ、デジタルビデオカメラ、工業用カメラ、医療用カメラ等の種々の電子カメラ装置に適用することが可能である。また、本実施形態の撮像装置１を、スマートフォン、タブレット端末等の撮像機能を有する種々の情報処理装置に適用することも可能である。他の実施形態においても同様である。
【００１６】
図１は、第１実施形態に係る撮像装置１の構成を例示する図である。撮像装置１は、光学系１１、撮像素子１２、信号処理部１３、圧縮伸張部１４、同期制御部（制御部）１５、操作部１６、画像表示部１７、および画像記録部１８を備えている。
【００１７】
光学系１１は、撮像に供される光学鏡筒であって、レンズ、レンズ駆動機構、メカニカルシャッタ機構、絞り機構のような複数の要素を備えている。光学系１１の可動部分は、同期制御部１５から送信される制御信号によって駆動される。
【００１８】
撮像素子１２は、画素毎に画素信号を読み出し可能なＸＹアドレス方式のＣＭＯＳセンサである。撮像素子１２は、同期制御部１５から送信される制御信号によって撮像動作を実施する。撮像素子１２は、光電変換によって画素信号を生成し、ＡＤ変換回路によって画素信号をデジタル化し、デジタル化された画素信号を信号処理部１３に出力する。撮像素子１２の詳細については、後に詳述する。
【００１９】
信号処理部１３は、同期制御部１５による制御の下、撮像素子１２から入力されるデジタル化された画素信号に対して、信号処理を実施する他、ＡＦ（Auto Focus）やＡＥ（Auto Exposure）等の制御情報の検出を実施する。信号処理された画素信号および検出された制御情報は、信号処理部１３から同期制御部１５に出力される。
【００２０】
圧縮伸張部１４は、同期制御部１５による制御の下、信号処理部１３にて信号処理された画素信号の圧縮符号化処理や、同期制御部１５から供給された静止画像の符号化データの伸張復号化処理を実施する。圧縮伸張部１４は、動画像の圧縮符号化／伸張復号化処理を実行してもよい。
【００２１】
同期制御部１５は、例えば、ＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）等の素子を含むマイクロコントローラである。同期制御部１５は、以上のＲＯＭ等に記憶されたプログラムを実行することにより、この撮像装置１の各部を統括的に制御する。
【００２２】
操作部１６は、例えば、シャッタレリーズボタン等の各種操作デバイスを有し、ユーザからの入力操作に応じた制御信号を同期制御部１５に出力する。画像表示部１７は、画素信号を供給することによって、液晶ディスプレイ（Liquid Crystal Display，ＬＣＤ）等の表示デバイスに画像を表示させる。画像記録部１８は、例えば、接続された可搬型の記録媒体（半導体メモリ等）に対して、圧縮伸張部１４によって圧縮符号化され、同期制御部１５から供給された画像データファイルを記録させる。
【００２３】
次に、本実施形態における撮像装置１の基本的な動作について説明する。まず、静止画像の記録動作について説明する。撮像素子１２は、光電変換による画素信号を信号処理部１３に順次に供給する。信号処理部１３は、撮像素子１２から供給された画素信号に対して信号処理を施す。信号処理部１３は、信号処理した画素信号を、カメラスルー画像の信号として、同期制御部１５を介して画像表示部１７に供給する。画像表示部１７は、供給された信号に基づいてカメラスルー画像を表示させる。ユーザは、表示されたカメラスルー画像を見ることによって、画角合わせを実行することが可能である。以上のように撮像素子１２と信号処理部１３とが協働することによって、画像表示部１７等に出力可能な画像情報が取得される。したがって、撮像素子１２および信号処理部１３は、併せて画像取得を実行する「撮像部」であると理解できる。
【００２４】
画像表示部１７によってカメラスルー画像が表示されている状態において、操作部１６のシャッタレリーズボタンが押下されると、同期制御部１５は、撮像素子１２を制御して１フレーム分の画素信号を信号処理部１３に取り込ませる。信号処理部１３は、撮像素子１２からの１フレーム分の画素信号に信号処理を施し、信号処理後の画素信号を圧縮伸張部１４に供給する。圧縮伸張部１４は、供給された信号処理後の画素信号を圧縮符号化して符号化データを生成し、同期制御部１５を介して画像記録部１８に供給する。画像記録部１８は、撮像された静止画像に対応する符号化データを、データファイルとして記録媒体に記録する。
【００２５】
静止画像の再生動作について説明する。静止画像のデータファイルを再生する指示が操作部１６から入力されると、同期制御部１５は、操作部１６において選択されたデータファイルを画像記録部１８を介して読み込む。同期制御部１５は、読み込んだデータファイルを圧縮伸張部１４に供給して、伸張復号化処理を実行させる。圧縮伸張部１４によって復号化された画素信号は同期制御部１５を介して画像表示部１７に供給される。画像表示部１７は、供給された画素信号に基づいて表示デバイスに静止画像を再生表示する。
【００２６】
動画像の記録動作について説明する。撮像素子１２は、動画像の画素信号を信号処理部１３に順次に供給する。信号処理部１３は、撮像素子１２から供給された動画像の画素信号に対して順次に信号処理を施す。信号処理された動画像の画素信号は、同期制御部１５を介して圧縮伸張部１４に供給され、圧縮符号化処理が施される。圧縮伸張部１４によって生成された動画像の符号化データは、同期制御部１５を介して順次に画像記録部１８に転送される。画像記録部１８は、転送された動画像の符号化データを記録媒体に記録する。
【００２７】
動画像の再生動作について説明する。同期制御部１５は、画像記録部１８から動画像のデータファイルを読み出して圧縮伸張部１４に供給する。圧縮伸張部１４は、供給された動画像のデータファイルに対して伸張復号化処理を実施する。圧縮伸張部１４によって復号化された画素信号は同期制御部１５を介して画像表示部１７に供給される。画像表示部１７は、供給された画素信号に基づいて表示デバイスに動画像を再生表示する。
【００２８】
図２は、本実施形態に係る撮像素子１２の構成を例示する図である。撮像素子（ＣＭＯＳセンサ）１２は、複数の画素セル２００を有する画素領域２０１、垂直走査部２０２、列信号処理部２０３、水平走査部２０７、出力部２０９、およびタイミング部２１１を備えている。以下に説明する撮像素子１２の各部による動作は、同期制御部１５の制御に基づいて実行される。
【００２９】
画素領域２０１に含まれる複数の画素セル２００は、水平方向（行方向）および垂直方向（列方向）において行列状に配列されている。図２に示すように、複数の画素セル２００は、“Ｃ［行番号］［列番号］”と表記されそれぞれ特定される（例えば、１行目１列目の画素セル２００はＣ１１と表記され、８行目６列目の画素セル２００はＣ８６と表記される）。本実施形態の画素領域２０１は６×８配列（８行６列）であるものとして説明されるが、画素領域２０１に含まれる画素セル２００の行数および列数は本構成に限定されるものではない。
【００３０】
詳細は後述するが、各画素セル２００は、フローティングディフュージョン容量（ＦＤ容量Ｃｆｄ）を共有する複数の画素（すなわち、画素グループ）を含んでいる。画素セル２００に含まれる複数の画素は、画素領域２０１全体に亘って配置されている。詳細は後述するが、複数の画素に関して、奇数行においてＲ（赤）フィルタとＧ（緑）フィルタとが交互に配置され、偶数行においてＧ（緑）フィルタとＢ（青）フィルタとが交互に配置されている。すなわち、色フィルタは、２×２配列（２行２列）単位で繰り返されるパターンを形成するように配置されている（図４参照）。
【００３１】
画素領域２０１において、画素制御線２２１が画素セル２００の行（画素セル行）毎に共通に接続され、垂直信号線２３１が画素セル２００の列（画素セル列）毎に共通に接続されている。垂直走査部２０２は、画素領域２０１内の画素セル２００を１行ずつ選択し、画素制御線２２１を介して駆動制御信号を伝達することによって、選択した画素セル行のリセット動作や読み出し動作を駆動制御する。垂直走査部２０２によって選択された画素セル行の画素信号は、各画素セル２００に対応する垂直信号線２３１に読み出される（出力される）。複数の垂直信号線２３１毎に設けられた列信号処理部２０３は、垂直信号線２３１を介して供給される行単位の画素信号に対して、後述する列信号処理を実施して、処理後の画素信号を記憶する。
【００３２】
列信号処理部２０３は、それぞれ、対応する列選択線２５１によって水平走査部２０７に接続されている。水平走査部２０７は、列選択線２５１を介して列信号処理部２０３を列毎に選択することによって、列信号処理部２０３に記憶されているデジタル化された画素信号が、出力線２６１を介して出力部２０９に転送されるように制御する。出力部２０９は、デジタル化された行単位の画素信号を信号処理部１３へ出力する。
【００３３】
タイミング部２１１は、同期制御部１５からの制御信号に基づいて、撮像素子１２の各部の動作に必要な各種のクロック信号や制御信号等の信号を出力する。タイミング部２１１には、垂直走査部２０２に対して信号を送る信号線２７１、列信号処理部２０３に対して信号を送る制御線２８１、および水平走査部２０７に対して信号を送る制御線２８５が接続されている。
【００３４】
図３は、本実施形態に係る撮像素子１２の画素セル２００の回路構成を例示する図である。図３には、点線でそれぞれ囲われた２つの画素セル２００（画素セルＣ１１，Ｃ１２）が左右に並んだ状態で示されている。画素セルＣ１２の右外側には、不図示の画素セルＣ１３の垂直信号線２３１が示されている。
【００３５】
各画素セル２００は、接続されている画素制御線２２１および垂直信号線２３１によって他の回路と接続される。垂直信号線２３１は、負荷回路および列信号処理部２０３に接続する他、垂直１列に配置された複数の画素セル２００に共通して接続され、画素信号を伝送する。画素制御線２２１は、垂直走査部２０２に接続する他、水平１行に配置された複数の画素セル２００に共通して接続され、水平１行の画素セルを同時に制御する。各画素制御線２２１は、リセット制御線ｐＲＳ、転送制御線ｐＴ１１，ｐＴ１２，ｐＴ２１，ｐＴ２２、垂直選択線ｐＳＥＬ１〜ｐＳＥＬｎを含む。本実施形態の垂直選択線ｐＳＥＬの本数ｎは自然数かつ偶数である。
【００３６】
列信号処理部２０３に対応する制御線２８１は、負荷制御線ｐＬＯＤ１〜ｐＬＯＤｍを含む。本実施形態の負荷制御線ｐＬＯＤの本数ｍは、ｍ＝ｎ／２で示される自然数である。垂直選択線ｐＳＥＬ１〜ｐＳＥＬｎ、および負荷制御線ｐＬＯＤ１〜ｐＬＯＤｍは、画素セル２００のｍ列毎に共通に接続される。
【００３７】
本実施形態の各画素セル２００は、個別の４つの画素（画素セル内画素）を備えている。４つの画素は、それぞれ、光電変換素子Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２を備えている。光電変換素子Ｄ（Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２）は、光を電荷に変換すると共に、変換された電荷を蓄積するフォトダイオードである。光電変換素子Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２は、ＰＮ接合のＰ側が接地されると共に、ＰＮ接合のＮ側が転送トランジスタＴ１１，Ｔ１２，Ｔ２１，Ｔ２２のソースにそれぞれ接続されている。転送トランジスタ（転送スイッチ）Ｔ１１，Ｔ１２，Ｔ２１，Ｔ２２においては、ゲートが転送制御線ｐＴ１１，ｐＴ１２，ｐＴ２１，ｐＴ２２にそれぞれ接続し、ドレインがＦＤ容量Ｃｆｄに共通して接続する。転送トランジスタＴ１１，Ｔ１２，Ｔ２１，Ｔ２２は、光電変換素子Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２からＦＤ容量Ｃｆｄへの電荷の転送を制御する。ＦＤ容量Ｃｆｄは、一方が接地され、光電変換素子Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２から転送された電荷を電圧に変換する際に電荷を蓄積する。以下、転送トランジスタＴ１１，Ｔ１２，Ｔ２１，Ｔ２２のドレインとＦＤ容量Ｃｆｄの他方（非接地側）との接続点をＦＤノード３０１と称する。
【００３８】
リセットトランジスタ（リセットスイッチ）Ｔｒｓは、ゲートがリセット制御線ｐＲＳに接続し、ドレインが電源電圧Ｖｄｄに接続し、ソースがＦＤ容量Ｃｆｄに接続している。リセット制御線ｐＲＳからの信号によってＦＤノード３０１の電位が電源電圧Ｖｄｄにリセットされる。さらに、転送トランジスタＴ１１，Ｔ１２，Ｔ２１，Ｔ２２のソースとドレインが導通状態にあると、光電変換素子Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２の電位が電源電圧Ｖｄｄにリセットされる。以上のようにして、画素セル２００に対する露光時間が制御される。
【００３９】
駆動トランジスタＴｄｒｖは、画素セル内アンプを構成するトランジスタであって、ゲートがＦＤ容量Ｃｆｄに接続し、ドレインが電源電圧Ｖｄｄに接続し、ソースが選択トランジスタＴｓｅｌ１，Ｔｓｅｌ２のドレインに接続している。したがって、駆動トランジスタＴｄｒｖは、ＦＤ容量Ｃｆｄの電圧に応じた電圧を出力する。
【００４０】
選択トランジスタ（選択スイッチ）Ｔｓｅｌ１，Ｔｓｅｌ２は、ゲートが垂直選択線ｐＳＥＬ１からｐＳＥＬｎの１つに接続し、ソースが垂直信号線２３１に接続している。選択トランジスタＴｓｅｌ１，Ｔｓｅｌ２は、ＦＤ容量Ｃｆｄの電圧に応じた駆動トランジスタＴｄｒｖの出力を、画素セル内画素の出力信号（画素信号）として垂直信号線２３１に出力する。選択トランジスタＴｓｅｌ１は左側の垂直信号線２３１に接続し、選択トランジスタＴｓｅｌ２は、右側にある隣の画素セル２００の垂直信号線２３１に接続する。すなわち、選択トランジスタ（選択スイッチ）Ｔｓｅｌ１，Ｔｓｅｌ２は、画素信号の出力先を選択する要素である。
【００４１】
詳細は後述するが、それぞれの垂直信号線２３１は、選択トランジスタＴｓｅｌ１，Ｔｓｅｌ２により、両サイドに位置する画素セル２００の信号を読み出すことが可能となっている。なお、画素領域２０１の左右端部の画素セル２００は、垂直信号線２３１が片側からのみ接続する構成であってよい。
【００４２】
垂直信号線毎に設けられている負荷回路の負荷トランジスタＴｌｏｄは、ゲートが負荷制御線ｐＬＯＤ１〜ｐＬＯＤｍの１つに接続し、ソースが接地し、ドレインが垂直信号線２３１に接続している。負荷トランジスタＴｌｏｄは、垂直信号線２３１で接続している列の画素セル２００の駆動トランジスタＴｄｒｖと共に画素セル内アンプとして機能するソースフォロア回路を構成している。通常、画素セル２００の信号を出力する時は、負荷トランジスタＴｌｏｄをゲート接地の定電流源として動作させる。
【００４３】
本実施形態においては、駆動トランジスタＴｄｒｖおよび負荷トランジスタＴｌｏｄ以外のトランジスタは、スイッチとして働き、ゲートに接続された制御線がＨｉｇｈの時に導通し（ＯＮ状態になり）、Ｌｏｗの時に遮断する（ＯＦＦ状態になる）と想定する。また、負荷トランジスタＴｌｏｄは、ゲートに接続されている制御線がＨｉｇｈの時にゲート接地の定電流源として動作し、Ｌｏｗの時に遮断する（ＯＦＦ状態になる）と想定する。
【００４４】
図４は、本実施形態に係る撮像素子１２の画素セル２００の概略構成を例示する図である。図４（ａ）は、４個の画素セル２００を２行２列に配列した平面図である。図４（ｂ）は、図４（ａ）のｘ−ｘ’断面図である。図４（ａ）に示すように、各画素セル２００は、２行２列に配列された４個の画素４１１，４１２，４２１，４２２（画素セル内画素）を備えている。各画素セル２００の１行目に第１の画素４１１と第２の画素４１２とが、２行目に第３の画素４２１と第４の画素４２２とが、それぞれ配置されている。画素４１１，４１２，４２１，４２２は、光電変換素子Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２のＰＮ接合のＮ側にそれぞれ対応し、基板４０３がＰＮ接合のＰ側に対応する。
【００４５】
不図示の転送トランジスタＴ１１，Ｔ１２，Ｔ２１，Ｔ２２を含む画素セル２００のＦＤ容量Ｃｆｄは、水平垂直に（すなわち、行列状に）配置された４個の画素４１１，４１２，４２１，４２２の中心領域４０１に配置されている。中心領域４０１には、リセットトランジスタＴｒｓ、駆動トランジスタＴｄｒｖ、選択トランジスタＴｓｅｌ等の画素セル内回路が設けられてもよい。図４において、画素制御線２２１および垂直信号線２３１は不図示である。
【００４６】
各画素４１１，４１２，４２１，４２２に対して、マイクロレンズ４０２および光電変換素子Ｄを均等に覆う色フィルタが設けられる。Ｒ（赤）、Ｇ（緑）、Ｂ（青）のいずれか１色の色フィルタが、各画素４１１，４１２，４２１，４２２に配置されている。以下の記載において、各画素４１１，４１２，４２１，４２２を色フィルタが示す色によって特定することがある。図４に示すように、画素セル内画素の２×２配列に対して、１行目にＲフィルタとＧフィルタとが繰り返して配置され、２行目にＧフィルタとＢフィルタとが繰り返して配置されることで、撮像装置１によるカラー画像の撮影が可能となる。画素４１１，４１２，４２１，４２２の相対位置は、複数の画素セル２００において共通している。
【００４７】
図５は、本実施形態に係る撮像素子１２の列信号処理部２０３の回路構成を例示する図である。列信号処理部２０３は、サンプルホールド回路５１１、比較器５１２、カウンタ回路５１３、ラッチ回路５１４、およびメモリ回路５１５を備えている。以下に説明するように、列信号処理部２０３はＡＤ変換回路として機能する。
【００４８】
サンプルホールド回路５１１は、接続されている信号選択制御線ｐＳＨ１〜ｐＳＨｍを介したタイミング部２１１からの制御によって、垂直信号線２３１からの画素信号を保持し出力する。より具体的には、サンプルホールド回路５１１は、信号選択制御線ｐＳＨからの信号がＨｉｇｈのときにサンプリングし、Ｌｏｗのときにホールドする。信号選択制御線ｐＳＨ１〜ｐＳＨｍは、列信号処理部２０３のｍ列毎に１つのサンプルホールド回路５１１に接続する。タイミング部２１１は、負荷制御線ｐＬＯＤ１〜ｐＬＯＤｍの動作と同期するように、列信号処理部２０３を信号選択制御線ｐＳＨ１〜ｐＳＨｍを介して制御することによって、垂直信号線２３１から受け取った画素信号のサンプルホールドを制御する。
【００４９】
比較器５１２は、２つの入力信号の比較結果を出力する要素であって、例えば、２つの入力信号の大小関係が逆転した時に、出力信号をＨｉｇｈからＬｏｗに変化させる。比較器５１２には、２つの入力信号源として、サンプルホールド回路５１１の出力とランプ波信号線Ｖｒｍｐとが接続されている。タイミング部２１１がランプ波信号線Ｖｒｍｐに出力するランプ波は、初期電圧から徐々に変化する三角波である。以上のランプ波の振幅は、比較器５１２に入力される画素信号の飽和振幅に対して十分な余裕があると好適である。比較器５１２は、徐々に変化したランプ波が画素信号と交差した時点で、比較結果を出力する。
【００５０】
カウンタ回路５１３は、接続されているカウンタ制御線ｐＣＮＴから供給されるクロックを基にカウンタを動作させる。カウンタ回路５１３は、ランプ波の開始に合わせてカウント動作を開始し、比較器５１２からの比較結果の信号を受けた時点のカウント値を出力する。出力されたカウント値（離散値）は、列信号処理部２０３が垂直信号線２３１を介して受け取った画素信号をデジタル化した信号に相当する。なお、カウンタ回路５１３は、カウンタ制御線ｐＣＮＴによるダウンカウントとアップカウントの切り換えが可能であるため、ノイズ低減が図られている。
【００５１】
ラッチ回路５１４は、カウンタ回路５１３が出力するカウント値を一時的に保持すると共に、接続されているラッチ制御線ｐＬＴＣを介した制御により保持しているカウント値を出力する。
【００５２】
メモリ回路５１５は、接続されているメモリ制御線ｐＭＥＭを介した制御により、ラッチ回路５１４が出力するカウント値を画素のデジタル信号として記憶する。加えて、メモリ回路５１５は、対応するメモリ選択線ｐＨを介した制御により、記憶している画素のデジタル信号をデジタル出力線ＤＳｉｇに出力する。
【００５３】
以上に説明したように、列信号処理部２０３は、比較器５１２、カウンタ回路５１３、ラッチ回路５１４、およびランプ波信号線Ｖｒｍｐを用いたＡＤ変換回路を構成している。
【００５４】
また、上記のように、タイミング部２１１から列信号処理部２０３に接続される制御線２８１は、信号選択制御線ｐＳＨ１〜ｐＳＨｍ、ランプ波信号線Ｖｒｍｐ、カウンタ制御線ｐＣＮＴ、ラッチ制御線ｐＬＴＣ、およびメモリ制御線ｐＭＥＭを含む。水平走査部２０７から列信号処理部２０３に接続される列選択線２５１は、図５のメモリ選択線ｐＨに相当する。列信号処理部２０３から出力部２０９に接続される出力線２６１は、デジタル出力線ＤＳｉｇに相当する。
【００５５】
次いで、本実施形態に係る撮像装置１の動作を以下に説明する。撮像装置１の動作は、同期制御部１５による制御に基づいて撮像装置１の各部が駆動されることによって実現される。
【００５６】
図６は、本実施形態に係る撮像素子１２の基本的な動作を、赤色の色フィルタＲに対応する画素４１１を例として説明する図である。図６においては、図３に示した行方向に隣接する２つの画素セル２００（Ｃ１１，Ｃ１２）が簡略化して示されている。垂直信号線２３１およびその右側が右側の画素セルＣ１２内の素子を示し、垂直信号線２３１の左側が左側の画素セルＣ１１内の素子を示している。図６と図３との対応関係を以下に説明する。
【００５７】
光電変換素子Ｄａ，Ｄｂは、画素セルＣ１１，Ｃ１２内の光電変換素子Ｄ１１に対応し、赤色の色フィルタＲが設けられた第１の画素４１１に対応する。転送トランジスタＴａ，Ｔｂは、画素セルＣ１１，Ｃ１２内の転送トランジスタＴ１１に対応する。転送制御線ｐＴは、光電変換素子Ｄ１１からＦＤ容量Ｃｆｄへの電荷の転送を制御する転送制御線ｐＴ１１に対応する。ソースフォロア回路（ソースフォロアアンプ）ＳＦＡは、駆動トランジスタＴｄｒｖおよび負荷トランジスタＴｌｏｄにて構成されるソースフォロア回路を簡略化して示す。選択トランジスタＴｓｅｌａは、画素セルＣ１１内の選択トランジスタＴｓｅｌ２に対応し、垂直選択線ｐＳＥＬａは、右隣の画素セルＣ１２の垂直信号線２３１に画素信号を出力する垂直選択線ｐＳＥＬ２に対応している。選択トランジスタＴｓｅｌｂは、画素セルＣ１２内の選択トランジスタＴｓｅｌ１に対応し、垂直選択線ｐＳＥＬｂは、画素セルＣ１２の垂直信号線２３１に画素信号を出力する垂直選択線ｐＳＥＬ３に対応している。
【００５８】
図６（ａ）は、転送トランジスタＴａ，Ｔｂおよび選択トランジスタＴｓｅｌａ，Ｔｓｅｌｂが全てＯＦＦとなっている状態（閉状態）であって、光信号によって生じた電荷が各光電変換素子Ｄａ，Ｄｂに蓄積している状態を示す。
【００５９】
図６（ｂ）においては、転送制御線ｐＴを介して供給された制御信号によって、転送トランジスタＴａ，ＴｂがＯＮ状態（開状態）に設定される。結果として、光電変換素子Ｄａ，Ｄｂに蓄積していた電荷が対応するＦＤ容量Ｃｆｄに転送されると共に、ＦＤ容量Ｃｆｄに蓄積した電荷（画素信号）によってそれぞれのＦＤノードに電位Ｖｆａ，Ｖｆｂが発生している。ＦＤ容量Ｃｆｄに蓄積した電荷は、転送トランジスタＴａ，Ｔｂが転送制御線ｐＴによる制御でＯＦＦ状態になっても（すなわち、光電変換素子Ｄａ，Ｄｂとの接続が遮断されても）維持されるので、それぞれのＦＤノードの電位Ｖｆａ，Ｖｆｂも維持される。
【００６０】
図６（ｃ）においては、垂直選択線ｐＳＥＬａを介して供給された制御信号（選択信号）によって、選択トランジスタＴｓｅｌａがＯＮ状態に設定される。したがって、画素セルＣ１１内のソースフォロア回路ＳＦＡが垂直信号線２３１に接続される。結果として、画素セルＣ１１のＦＤノードの電位Ｖｆａに対応するＳＦＡ出力電位Ｖａが、画素信号として１本の垂直信号線２３１に出力された状態となる。この垂直信号線２３１に対応する列信号処理部２０３が、ＳＦＡ出力電位ＶａをサンプルホールドしてＡＤ変換することで、画素セルＣ１１内の光電変換素子Ｄａに発生した光信号による電荷をデジタル化した画素信号として出力する。以上の図６（ｃ）におけるＳＦＡ出力電位Ｖａの読み出し動作は、１つの画素セルＣ１１の画素信号の読み出しであるので、以下、「１画素読み動作」と称する。なお、後述のように、画素セルＣ１２についての１画素読み動作も実行可能である。
【００６１】
他方、図６（ｄ）においては、垂直選択線ｐＳＥＬａ，ｐＳＥＬｂを介して供給された制御信号（選択信号）によって、選択トランジスタＴｓｅｌａ，ＴｓｅｌｂがＯＮ状態に設定される。したがって、画素セルＣ１１，Ｃ１２内のソースフォロア回路ＳＦＡが１つの垂直信号線２３１に接続される。結果として、画素セルＣ１１のＦＤノードの電位Ｖｆａに対応するＳＦＡ出力電位Ｖａと、画素セルＣ１２のＦＤノードの電位Ｖｆｂに対応するＳＦＡ出力電位Ｖｂの両方が、垂直信号線２３１に出力された状態となる。
【００６２】
２つのソースフォロア回路ＳＦＡの出力電位Ｖａ，Ｖｂを合成した合成出力電位Ｖａｂは、ＳＦＡ出力電位Ｖａ，Ｖｂの平均値ではなくソースフォロア回路ＳＦＡを構成するトランジスタの特性に応じた電位（出力電位Ｖａ，Ｖｂのいずれかに近い電位）を示す。以上の現象は、出力電位Ｖａ，Ｖｂ間の電位差が大きいほど顕著となるが、隣接する画素セル２００内の同色フィルタの画素への露光量は相対的に近似するケースが多い。そのため、本実施形態の構成における合成出力電位Ｖａｂは、出力電位Ｖａ，Ｖｂの加算平均で近似可能である。上記に基づいて、本実施形態では、以下、合成出力電位Ｖａｂを「ＳＦ（ソースフォロア）加算電位Ｖａｂ」と称する。ＳＦ加算電位Ｖａｂは加算平均された画素信号に相当する。
【００６３】
２つのＳＦＡ出力電位Ｖａ，Ｖｂが出力された１本の垂直信号線２３１に対応する列信号処理部２０３は、ＳＦ加算電位Ｖａｂをサンプルホールドする。サンプルホールドされたＳＦ加算電位Ｖａｂを列信号処理部２０３がＡＤ変換することで、２つの画素セルＣ１１，Ｃ１２内の光電変換素子Ｄａ，Ｄｂに発生した光信号による電荷の加算平均をデジタル化した画素信号として出力する。以上の図６（ｄ）におけるＳＦ加算電位Ｖａｂの読み出し動作は、隣接する２つの画素セルＣ１１，Ｃ１２の画素信号の加算平均の読み出しであるので、以下、「ＳＦ加算読み動作」と称する。なお、以上から理解されるように、図６（ｄ）は、本実施形態の画素加算動作の一例を示している。
【００６４】
同期制御部１５は、撮像素子１２を制御して、以上の１画素読み動作とＳＦ加算読み動作とを実施させる。より具体的には、同期制御部１５は、垂直走査部２０２を制御して選択信号を供給することによって、選択トランジスタＴｓｅｌａ，Ｔｓｅｌｂの開閉状態を制御し、１画素読み動作とＳＦ加算読み動作とを実施させる。
【００６５】
以上の状態は相互に遷移可能である。図６（ｂ）の状態の後に、選択トランジスタＴｓｅｌａをＯＮ状態として図６（ｃ）の状態に遷移可能である。また、図６（ｂ）の状態の後に、選択トランジスタＴｓｅｌａ，ＴｓｅｌｂをＯＮ状態として図６（ｄ）の状態に遷移可能である。図６（ｄ）の状態の後に、選択トランジスタＴｓｅｌａ，ＴｓｅｌｂをＯＦＦ状態として図６（ｂ）の状態に遷移可能である。図６（ｄ）の状態の後に、選択トランジスタＴｓｅｌｂをＯＦＦ状態として図６（ｃ）の状態に遷移可能である。
【００６６】
さらに、図６（ｂ）または図６（ｄ）の状態の後に、選択トランジスタＴｓｅｌａをＯＦＦ状態かつ選択トランジスタＴｓｅｌｂをＯＮ状態とすることも可能である。すなわち、画素セルＣ１２内の光電変換素子Ｄｂに発生した光信号による電荷をＦＤノードの電位Ｖｆｂに対応するＳＦＡ出力電位Ｖｂとして垂直信号線２３１に出力する１画素読み動作も実行可能である。
【００６７】
以上に説明したように、ＦＤ容量Ｃｆｄに電荷が維持された状態であれば、画素セルＣ１１，Ｃ１２内のそれぞれのＦＤノードの電位Ｖｆａ，Ｖｆｂも維持される。したがって、同期制御部１５が選択トランジスタＴｓｅｌａ，ＴｓｅｌｂのＯＮ／ＯＦＦ状態を制御することで、撮像素子１２に１画素読み動作とＳＦ加算読み動作とを選択的に実施させることが可能である。また、１画素読み動作とＳＦ加算読み動作とを切り替えることも可能である。
【００６８】
なお、画素セルＣ１１，Ｃ１２内の光電変換素子Ｄａ，Ｄｂの電荷をＦＤ容量Ｃｆｄに転送するのに先立って、図３を参照して説明したリセットトランジスタＴｒｓによるＦＤノードのリセット動作が実行されると好適である。
【００６９】
以上の画素信号読み動作が、他の画素セル２００において同様に実行可能である他、他の同色の色フィルタＧ，Ｂに対応する画素において同様に実行可能であることは当然に理解される。
【００７０】
画素の加算読み出し動作は、例えば、動画撮影時のフレームレートを確保する目的で実行される。同色の画素に対して単純な加算読み出し動作を実行すると、以下のような課題が発生する。
【００７１】
図７（ａ）は、撮像素子１２の画素領域２０１の一部である２行４列分の画素セル２００を示す。図７（ａ）の画素配列において、２行２列に配置された画素セル２００内の同色の画素（画素セル２００内の相対的な位置が同じ画素）について画素加算を実施することを想定する。例えば、図７（ａ）の点線で囲まれた領域内の４つの２×２配置のＲフィルタ（画素セルＣ１１，Ｃ１２，Ｃ２１，Ｃ２２内の同色フィルタ）の画素信号を加算する。
【００７２】
以上の画素加算によって得られる加算信号の重心の位置は、図７（ｂ）の丸で囲まれたＲの位置（画素セルＣ１１の右下）である。他の２×２配置の同色４つのフィルタの画素信号についても同様に画素加算すると、それぞれの加算信号の重心は、図７（ｂ）に示されたＲ，Ｇ，Ｂの位置となる。図７（ｂ）から明らかなように、単純な画素加算による加算信号の重心は、加算範囲である４つの画素セル２００の中心付近に集約されてしまう。そのため、異なる色の画素信号間に重心ずれが生じる。以上のような重心ずれが生じると、表示画像内の斜線がギザギザになる（ジャギーが生じる）等の不具合が引き起こされ、ひいては表示画像の画質低下を招く結果となる。本実施形態では、以上の画質低下を抑制するために、撮像素子１２が、必要に応じて信号処理部１３とも協働して、以下に詳述する画素加算（重み付け画素加算）を実行する。なお、本明細書における「画素加算」は、画素信号の加算処理および加算平均処理を含む概念である。
【００７３】
図８は、本実施形態に係る撮像素子１２における画素加算の説明図である。図８においては、水平方向（行方向）を例として本実施形態の画素加算を説明する。図８（ａ）は、画素領域２０１内の水平方向に連続する同一行内の５つの画素セル２００（画素セルＣ１１、Ｃ１２、Ｃ１３、Ｃ１４およびＣ１５）を示す。図８（ｂ）〜（ｄ）においては、図８（ａ）に表示されたうち説明に必要な色フィルタのみが表示されている。なお、画素加算動作を実施する具体的な構成要素については、図１０等を参照して後に詳述する。
【００７４】
図８（ｂ）を参照して、Ｒフィルタの画素信号の重み付け加算について説明する。上段Ｒａは、画素セルＣ１１〜Ｃ１３内のＲフィルタの画素加算を示すａパターン（Ｒａパターン）を示し、下段Ｒｂは、画素セルＣ１３〜Ｃ１５のＲフィルタの画素加算を示すｂパターン（Ｒｂパターン）を示す。
【００７５】
図８（ｂ）のＲａパターンにおいて、まず、画素セルＣ１２，１３のＲフィルタの信号を加算平均する。加算平均で得られた加算平均信号の重心は、三角形（画素セルＣ１２の右側）で示す位置である。以上の加算平均信号における信号の加算割合は、Ｃ１２：Ｃ１３＝１：１である。
【００７６】
次いで、上記の加算平均信号と、画素セルＣ１１のＲフィルタの信号とを加算する。加算で得られた加算信号の重心は、丸（画素セルＣ１１とＣ１２との間）で示す位置である。以上の加算信号における信号の重み付け加算の割合を、元の信号の相対重みを１として表すと、Ｃ１１：Ｃ１２：Ｃ１３＝１：１／２：１／２である。なお、加算平均信号と、画素セルＣ１１のＲフィルタの信号とを加算平均してもよい。この場合、加算平均後の重心は丸で示す位置であり、重み付け加算の割合はＣ１１：Ｃ１２：Ｃ１３＝１／２：１／４：１／４である。以降の説明においても、加算処理を加算平均処理に置換した場合の重心に対する効果は同様である。
【００７７】
図８（ｂ）のＲｂパターンにおいても上記Ｒａパターンと同様に加算・加算平均を実行する。画素セルＣ１４，Ｃ１５のＲフィルタの加算平均信号の重心は、三角形（画素セルＣ１４の右側）である。上記の加算平均信号と画素セルＣ１３のＲフィルタの信号とを加算して得られた加算信号の重心は、丸（画素セルＣ１３とＣ１４との間）で示す位置である。以上の加算信号における信号の重み付け加算の割合を、元の信号の相対重みを１として表すと、Ｃ１３：Ｃ１４：Ｃ１５＝１：１／２：１／２である。
【００７８】
次いで、図８（ｃ）を参照して、Ｇフィルタの画素信号の重み付け加算について説明する。上段Ｇａは、画素セルＣ１１〜Ｃ１３内のＧフィルタの画素加算を示すａパターン（Ｇａパターン）を示し、下段Ｒｂは、画素セルＣ１３〜Ｃ１５のＧフィルタの画素加算を示すｂパターン（Ｇｂパターン）を示す。
【００７９】
図８（ｃ）のＧａパターンにおいて加算・加算平均される画素セル２００の組合せは、Ｒａパターンにおける組合せと相違する。Ｇａパターンでは、まず、画素セルＣ１１，１２のＧフィルタの信号を加算平均する。加算平均信号の重心は三角形（画素セルＣ１２の左側）で示す位置であり、信号の加算割合はＣ１１：Ｃ１２＝１：１である。上記の加算平均信号と、画素セルＣ１３のＧフィルタの信号とを加算して得られた加算信号の重心は、丸（画素セルＣ１２とＣ１３との間）で示す位置である。以上の加算信号における信号の重み付け加算の割合を、元の信号の相対重みを１として表すと、Ｃ１１：Ｃ１２：Ｃ１３＝１／２：１／２：１である。
【００８０】
図８（ｃ）のＧｂパターンにおいても上記Ｇａパターンと同様に加算・加算平均を実行する。画素セルＣ１３，Ｃ１４のＧフィルタの加算平均信号の重心は、三角形（画素セルＣ１４の左側）である。上記の加算平均信号と画素セルＣ１５のＧフィルタの信号とを加算して得られた加算信号の重心は、丸（画素セルＣ１４とＣ１５との間）で示す位置である。以上の加算信号における信号の重み付け加算の割合を、元の信号の相対重みを１として表すと、Ｃ１３：Ｃ１４：Ｃ１５＝１／２：１／２：１である。
【００８１】
図８（ｄ）は、図８（ａ）にて示した画素配列に、上記したパターン（Ｒａ，Ｒｂ，Ｇａ，Ｇｂ）に従って重み付け加算して得られた加算信号の重心の位置を重ねて示す。図８（ｄ）に示すように、Ｒフィルタの加算重心の位置とＧフィルタの加算重心の位置とが、交互に等間隔に配置されている。
【００８２】
以上のように、水平方向に連続して配列された同色の３つの画素からの画素信号を重み付け加算することによって、画素加算に伴う重心ずれの発生を抑制することが可能である。また、以上の説明から理解されるように、以上の重み付け加算は、各色フィルタの加算動作において、同色３画素の重み付け加算の動作を２画素ずつ移動させながら実施することによって実現できる。
【００８３】
また、水平方向に亘る本実施形態の３画素加算（図８）は、垂直方向に連続して配列された同一列内の３つの画素セル２００（例えば、画素セルＣ１１〜Ｃ３１、または画素セルＣ３１〜Ｃ５１）内の同色の３つの画素に対しても当然に適用可能である。以上の適用によって、重心ずれの発生を抑制する効果も同様に奏される。
【００８４】
図９は、本実施形態に係る撮像素子１２における画素加算の説明図である。図９においては、２次元的に（すなわち、水平方向および垂直方向に亘って）本実施形態の画素加算を説明する。
【００８５】
図９（ａ）は、画素領域２０１内において水平方向および垂直方向に連続する３行３列分の画素セル２００（画素セルＣ１１〜Ｃ１３，Ｃ２１〜Ｃ２３，Ｃ３１〜Ｃ３３）を示す。前述と同様、各画素セル２００内には、１つのＲフィルタ、２つのＧフィルタ、１つのＢフィルタが２行２列に配列されている。
【００８６】
図９（ｂ）を参照して、Ｒフィルタ信号に対する重み付け加算を説明する。本例では、図８（ｂ）のＲａパターンを水平方向と垂直方向との双方に適用する。
【００８７】
画素セルＣ１１のＲフィルタに対応するＲ画素信号に対しては、相対重みを１とした１画素読み動作を実施する。
【００８８】
画素セルＣ１２，Ｃ１３のＲフィルタに対応するＲ画素信号に対しては、図９（ｂ）中の横点線で示される水平方向のＳＦ加算読み動作を実施する。これらのＲ画素信号の相対重みはそれぞれ１／２であり、ＳＦ加算読み動作後の加算平均信号の重心は画素セルＣ１２の右上のＧフィルタの位置である。
【００８９】
画素セルＣ２１，Ｃ３１のＲフィルタに対応するＲ画素信号に対しては、図９（ｂ）中の縦点線で示される垂直方向のＳＦ加算読み動作を実施する。これらのＲ画素信号の相対重みはそれぞれ１／２であり、ＳＦ加算読み動作後の加算平均信号の重心は画素セルＣ２１の左下のＧフィルタの位置である。
【００９０】
画素セルＣ２２，Ｃ２３，Ｃ３２，Ｃ３３のＲフィルタに対応するＲ画素信号に対しては、水平方向と垂直方向との双方に亘るＳＦ加算読み動作を実施する。このＳＦ加算読み動作は、図９（ｂ）中の四角点線で示されている。前述と同様、本実施形態における連続画素間のＳＦ加算読み（出力信号の合成）は加算平均に近似できるので、これら４つのＲ画素信号の相対重みはそれぞれ１／４である。ＳＦ加算読み動作後の加算平均信号の重心は、画素セルＣ２２の右下のＢフィルタの位置である。
【００９１】
上記した１つの１画素読み動作による画素信号、２つの２画素ＳＦ加算読み動作による加算平均信号、および１つの４画素ＳＦ加算読み動作による加算平均信号を加算（または加算平均）した加算信号の重心は、２重丸で囲まれたＲフィルタの位置である。
【００９２】
図９（ｃ）を参照して、各画素セル２００の右上に位置するＧフィルタ信号に対する重み付け加算を説明する。本例では、図８（ｃ）のＧａパターンを水平方向に適用すると共に、図８（ｂ）のＲａパターンをＧフィルタに置き換えて垂直方向に適用する。図９（ｃ）の動作は、図９（ｂ）の動作と左右対称の関係にある。図９（ｂ）と同様に、ＳＦ加算読み動作が点線（縦点線、横点線、四角点線）で示されている（以下同様）。図９（ｂ）と同様に画素加算を実行することで得られた加算信号の重心は、２重丸で囲まれたＧフィルタの位置である。
【００９３】
図９（ｄ）を参照して、各画素セル２００の左下に位置するＧフィルタ信号に対する重み付け加算を説明する。本例では、図８（ｂ）のＲａパターンをＧフィルタに置き換えて水平方向に適用すると共に、図８（ｃ）のＧａパターンを垂直方向に適用する。図９（ｄ）の動作は、図９（ｂ）の動作と上下対称の関係にある。図９（ｂ）と同様に画素加算を実行することで得られた加算信号の重心は、２重丸で囲まれたＧフィルタの位置である。
【００９４】
図９（ｅ）を参照して、Ｂフィルタ信号に対する重み付け加算を説明する。本例では、図８（ｃ）のＧａパターンをＢフィルタに置き換えて水平方向・垂直方向に適用する。図９（ｅ）の動作は、図９（ｂ）の動作と左右対称かつ上下対称の関係にある。図９（ｂ）と同様に画素加算を実行することで得られた加算信号の重心は、２重丸で囲まれたＢフィルタの位置である。
【００９５】
図９（ｆ）には、図９（ｂ）から図９（ｆ）までの重み付け加算動作によって得られた加算信号の重心が合わせて示されている。図９（ｆ）に示すように、各色フィルタ（Ｒ，Ｇ，Ｂ）の重心は水平方向および垂直方向に亘って等間隔に位置している。
【００９６】
図９（ｇ）は、図９（ｂ）から図９（ｆ）を参照して説明した３×３画素の重み付け加算動作を、水平方向および垂直方向に同色２画素ずつ、つまり、水平方向および垂直方向に２画素セル単位で移動しながら実施した場合の加算信号の重心の位置を示す。換言すると、図９（ｇ）においては、それぞれ３行３列に亘って配列された、画素セルＣ１１〜Ｃ３３、画素セルＣ１３〜Ｃ３５、画素セルＣ３１〜Ｃ５３、および画素セルＣ３３〜Ｃ５５について、重み付け加算動作を実行した結果が示されている。
【００９７】
以上のように、同色３×３画素から出力された画素信号に対して、上記したような重み付け画素加算を実行することによって、画素加算に伴う重心ずれの発生を抑制することが可能である。
【００９８】
図１０は、本実施形態に係る撮像素子１２の読み出し動作（１画素読み動作およびＳＦ加算読み動作）を例示する図である。図１０（ａ）は、画素領域２０１内の水平方向に連続する５つの画素セル２００（画素セルＣ１１、Ｃ１２、Ｃ１３、Ｃ１４およびＣ１５）を示す。なお、垂直信号線２３１（２３１ｃ１〜２３１ｃ６）および選択トランジスタＴｓｅｌ１，Ｔｓｅｌ２が画素セル２００の外側に図示されているが、この図示は説明の便宜上のものであって、図１０の構成が他の図の構成と相違することを意図していない。
【００９９】
垂直信号線２３１ｃ１〜２３１ｃ５は、それぞれ、画素セルＣ１１〜Ｃ１５の垂直信号線２３１に対応する。垂直信号線２３１ｃ６は、不図示の画素セルＣ１６の垂直信号線２３１に対応する。図３等を参照して前述したように、各画素セルＣ１１〜Ｃ１５は、２つの選択トランジスタＴｓｅｌ１，Ｔｓｅｌ２を備えている。
【０１００】
図１０（ａ）の左側（画素セルＣ１１の選択トランジスタＴｓｅｌ１の左側）に付される「Ｒ１」は、「Ｒ」が、各画素セル２００のＲフィルタが画素信号の読み出し状態であることを示し、「１」が、１行目の画素セル２００を示す。すなわち、図１０（ａ）は、１行目の画素セル２００において、Ｒフィルタが設けられている第１の画素４１１に蓄積した電荷がＦＤ容量Ｃｆｄに転送され、転送された電荷に対応する電位がＦＤノードに発生している状態を示す。
【０１０１】
図１０（ｂ）から図１０（ｇ）においては、垂直信号線２３１（２３１ｃ１〜２３１ｃ６）および選択トランジスタＴｓｅｌ１，Ｔｓｅｌ２のみが図示され、画素セル２００（画素セルＣ１１〜Ｃ１５）の図示は省略される。
【０１０２】
図１０（ｂ）は、１行目の画素セルＣ１１，Ｃ１３，Ｃ１５におけるＲ画素信号の１画素読み動作を示す。図１０（ｂ）中の矢印は、画素セルＣ１１，Ｃ１３，Ｃ１５の選択トランジスタＴｓｅｌ２がＯＮ状態に設定されることによって、垂直信号線２３１ｃ２，２３１ｃ４，２３１ｃ６に対してＲ画素信号が読み出されていることを示す。１画素読み動作によって出力されたＲ画素信号は、垂直信号線２３１ｃ２，２３１ｃ４，２３１ｃ６を介して対応する列信号処理部２０３に供給されてサンプルホールドされる。
【０１０３】
以上の１画素読み動作を、ｃパターンと称する。ｃパターンによる１行目のＲ画素信号の読み出し動作であることを示す「Ｒ１ｃ」が、図１０（ｂ）に付されている。なお、図１０（ｂ）は、図８（ｂ）に対応している。図１０（ｂ）において、実線矢印は、図８（ｂ）におけるＲａパターンによる画素セルＣ１１のＲ画素信号の１画素読みとＲｂパターンによる画素セルＣ１３のＲ画素信号の１画素読みとが同時に実行されていることを示す。他方、点線矢印は、図８（ｂ）のＲａパターンおよびＲｂパターンにおいて実行されていない１画素読みを示す。
【０１０４】
図１０（ｃ）は、１行目に配列された画素セルＣ１１〜Ｃ１５におけるＲ画素信号のＳＦ加算読み動作を示す。垂直信号線２３１ｃ３を挟む矢印は、画素セルＣ１２の選択トランジスタＴｓｅｌ２と画素セルＣ１３の選択トランジスタＴｓｅｌ１とがＯＮ状態に設定され、画素セルＣ１２，Ｃ１３のＲ画素信号がＳＦ加算され垂直信号線２３１ｃ３に読み出されることを示す。垂直信号線２３１ｃ５を挟む矢印は、画素セルＣ１４の選択トランジスタＴｓｅｌ２と画素セルＣ１５の選択トランジスタＴｓｅｌ１とがＯＮ状態に設定され、画素セルＣ１４，Ｃ１５のＲ画素信号がＳＦ加算され垂直信号線２３１ｃ５に読み出されることを示す。ＳＦ加算読み動作によって出力されたＲ画素信号は、垂直信号線２３１ｃ１，２３１ｃ３，２３１ｃ５を介して対応する列信号処理部２０３に供給されてサンプルホールドされる。
【０１０５】
以上のＳＦ加算読み動作を、ｄパターンと称する。ｄパターンによる１行目のＲ画素信号の読み出し動作であることを示す「Ｒ１ｄ」が、図１０（ｃ）に付されている。なお、図１０（ｃ）は、図８（ｂ）に対応している。図１０（ｃ）において、実線矢印は、図８（ｂ）におけるＲａパターンによるＲ画素信号のＳＦ加算読み動作とＲｂパターンによるＲ画素信号のＳＦ加算読み動作とが同時に実行されていることを示す。他方、垂直信号線２３１ｃ１の横に位置する点線矢印は、図８（ｂ）のＲａパターンおよびＲｂパターンにおいて実行されていないＳＦ加算読み動作（垂直信号線２３１ｃ１を挟んだＳＦ加算読み動作）の一部を示す。
【０１０６】
以上のように、図１０（ｂ）の１画素読み動作によってＲ画素信号が出力される垂直信号線２３１と、図１０（ｃ）のＳＦ加算読み動作によってＲ画素信号が出力される垂直信号線２３１とは互いに異なる。以上の図１０（ｂ）および図１０（ｃ）の読み動作の結果として、１画素読みによるＲ画素信号とＳＦ加算読みによるＲ画素信号とが、交互に、複数の列信号処理部２０３のサンプルホールド回路５１１に保持される。したがって、複数の列信号処理部２０３による１回の処理によって、１行の画素セル２００に亘るＡＤ変換処理を実行することが可能である。なお、上記した図１０（ｂ）および図１０（ｃ）の読み動作は、図９（ｂ）の１行目の画素セルＣ１１〜Ｃ１５におけるＲ画素信号の読み動作に相当している。
【０１０７】
図１０（ｄ）は、２行目の画素セルＣ２１〜Ｃ２５と３行目の画素セルＣ３１〜Ｃ３５との双方に対して同時に実施される、ｃパターンによるＲ画素信号の１画素読み動作を示す。ｃパターンによる２行目のＲ画素読み出し動作を示す「Ｒ２ｃ」と、ｃパターンによる３行目のＲ画素読み出し動作を示す「Ｒ３ｃ」とが、それぞれ図１０（ｄ）に付されている。図１０（ｄ）の例では、垂直方向に連続（隣接）する２つの画素セル２００（Ｃ２１とＣ３１、Ｃ２３とＣ３３、およびＣ２５とＣ３５）において、垂直方向のＳＦ加算読み動作が実施される。以下、この読み動作を「垂直ＳＦ加算読み動作」と称する。以上の垂直ＳＦ加算読み動作によって出力されたＲ画素信号は、垂直信号線２３１ｃ２，２３１ｃ４，２３１ｃ６を介して対応する列信号処理部２０３に供給されてサンプルホールドされる。
【０１０８】
なお、以上の垂直ＳＦ加算動作と対比するため、図１０（ｃ）等を参照して上述した水平方向のＳＦ加算読み動作を、以下、「水平ＳＦ加算読み動作」と称する。
【０１０９】
図１０（ｅ）は、２行目の画素セルＣ２１〜Ｃ２５と３行目の画素セルＣ３１〜Ｃ３５との双方に対して同時に実施される、ｄパターンによるＲ画素信号のＳＦ加算読み動作を示す。ｄパターンによる２行目のＲ画素読み出し動作を示す「Ｒ２ｄ」と、ｄパターンによる３行目のＲ画素読み出し動作を示す「Ｒ３ｄ」とが、それぞれ図１０（ｅ）に付されている。図１０（ｅ）の例では、２行２列に配列された４つの画素セル２００（例えば、Ｃ２２，Ｃ２３，Ｃ３２，Ｃ３３）において、水平方向かつ垂直方向のＳＦ加算読み動作が実行される。以下、この読み動作を「水平垂直ＳＦ加算読み動作」と称する。以上の水平垂直ＳＦ加算読み動作によって出力されたＲ画素信号は、垂直信号線２３１ｃ１，２３１ｃ３，２３１ｃ５を介して対応する列信号処理部２０３に供給されてサンプルホールドされる。
【０１１０】
図１０（ｂ）および図１０（ｃ）との関係と同様に、図１０（ｄ）の垂直ＳＦ加算読み動作によってＲ画素信号が出力される垂直信号線２３１と、図１０（ｅ）の水平垂直ＳＦ加算読み動作によってＲ画素信号が出力される垂直信号線２３１とは互いに異なる。以上の図１０（ｄ）および図１０（ｅ）の読み動作の結果として、垂直ＳＦ加算読みによるＲ画素信号と水平垂直ＳＦ加算読みによるＲ画素信号とが、交互に、複数の列信号処理部２０３のサンプルホールド回路５１１に保持される。したがって、複数の列信号処理部２０３による１回の処理によって、２行の画素セル２００に亘るＡＤ変換処理を実行することが可能である。なお、上記した図１０（ｄ）および図１０（ｅ）の読み動作は、図９（ｂ）の２行目および３行目の画素セルＣ２１〜Ｃ３５におけるＲ画素信号の読み動作に相当している。
【０１１１】
図９（ｂ）の２重丸で囲まれたＲが示す位置は、上記した１つの１画素読み信号（図１０（ｂ））、２つの２画素ＳＦ加算読み信号（図１０（ｃ），（ｄ））、および１つの４画素ＳＦ加算読み信号（図１０（ｅ））を加算または加算平均した重心に相当する。上記４つのＲ画素信号について、以下の加算手法が例示される。
【０１１２】
第１の加算手法を説明する。同期制御部１５による制御の下、１行目の画素セル２００での、１画素読みによって出力されたＲ画素信号と水平ＳＦ加算読みによって出力されたＲ画素信号とを、対応する列信号処理部２０３がＡＤ変換する。その後、列信号処理部２０３が、ＡＤ変換したＲ画素信号を、撮像素子１２から信号処理部１３へ出力する。同様に、２行目および３行目の画素セル２００での、垂直ＳＦ加算読みによって出力されたＲ画素信号と水平垂直ＳＦ加算読み動作によって出力されたＲ画素信号とを、対応する列信号処理部２０３がＡＤ変換する。その後、列信号処理部２０３が、ＡＤ変換したＲ画素信号を、撮像素子１２から信号処理部１３へ出力する。信号処理部１３は、撮像素子１２から出力された４つのＲ画素信号を加算する。以上の演算処理の結果、図９（ｂ）の２重丸で囲まれたＲの位置が重心となる重み付け加算が実施される。
【０１１３】
第２の加算手法を説明する。１行目の画素セル２００での１画素読みによって出力されたＲ画素信号と、２行目および３行目の垂直ＳＦ加算読みによって出力されたＲ画素信号とが、垂直信号線２３１ｃ２，２３１ｃ４，２３１ｃ６を介してそれぞれ同じ列信号処理部２０３に供給される。列信号処理部２０３は、供給された１画素読みによるＲ画素信号と垂直ＳＦ加算読みによるＲ画素信号とをメモリ回路５１５にて加算する。同様に、１行目の画素セル２００での水平ＳＦ加算読みによるＲ画素信号と、２行目および３行目の水平垂直ＳＦ加算読み動作によるＲ画素信号とが、垂直信号線２３１ｃ１，２３１ｃ３，２３１ｃ５を介してそれぞれ同じ列信号処理部２０３に供給される。列信号処理部２０３は、供給された水平ＳＦ加算読みによるＲ画素信号と水平垂直ＳＦ加算読みによるＲ画素信号とをメモリ回路５１５にて加算する。列信号処理部２０３は、以上のように垂直方向に亘って加算されたＲ画素信号（垂直加算信号）を、撮像素子１２から信号処理部１３へ出力する。信号処理部１３は、撮像素子１２から出力された４つのＲ画素信号を加算する。以上の演算処理の結果、第１の加算手法と同様の重み付け加算が実施される。第２の加算手法においては、撮像素子１２から信号処理部１３へ出力されるＲ画素信号が２つであるので、４つのＲ画素信号が出力される第１の加算手法と比較して、フレームレートの高速化や出力回路のバス幅の低減等の技術的効果が奏される。
【０１１４】
なお、第２の加算手法において、列信号処理部２０３に供給され垂直方向に亘って加算されたＲ画素信号を、さらに、隣り合うメモリ回路５１５において列信号処理部２０３が水平方向に亘って加算してもよい。また、撮像素子１２の出力部２０９において、垂直方向に亘って加算されたＲ画素信号について水平方向の加算をすることも可能である。以上の加算の結果として、水平方向にも加算されたＲ画素信号（垂直水平加算信号）が取得される。以上のように、撮像素子１２内で垂直方向および水平方向に亘る加算を実行する構成によれば、撮像素子１２から信号処理部１３に出力される信号が１つになる。したがって、さらなるフレームレートの高速化や出力回路のバス幅の低減等が実現される。
【０１１５】
第３の加算手法を説明する。１行目の画素セル２００での、１画素読みによって出力されたＲ画素信号と水平ＳＦ加算読みによって出力されたＲ画素信号とを、隣り合うメモリ回路５１５において列信号処理部２０３が水平方向に亘って加算する。同様に、２行目および３行目の画素セル２００での、垂直ＳＦ加算読みによって出力されたＲ画素信号と水平垂直ＳＦ加算読み動作によって出力されたＲ画素信号とを、隣り合うメモリ回路５１５において列信号処理部２０３が水平方向に亘って加算する。以上の加算の結果として、それぞれ、加算されたＲ画素信号（水平加算信号）が取得される。その後、列信号処理部２０３が、ＡＤ変換したＲ画素信号を、撮像素子１２から信号処理部１３へ出力する。第３の加算手法においても、撮像素子１２から信号処理部１３へ出力されるＲ画素信号が２つであるので、フレームレートの高速化や出力回路のバス幅の低減等の技術的効果が奏される。
【０１１６】
以上に例示されるように、上記４つのＲ画素信号は、任意の順番および任意の箇所において加算（または加算平均）され得る。
【０１１７】
次いで、図１０（ｆ）および図１０（ｇ）を参照して、画素セル２００の右上に位置するＧフィルタ（Ｒフィルタの右側に位置するＧフィルタ）の画素信号の読み出しについて説明する。概略的には、各画素セル２００において、図１０（ｂ）ないし図１０（ｅ）を参照して説明したＲフィルタの画素信号の読み出しと同様の処理が実施される。
【０１１８】
図１０（ｆ）は、１行目の画素セルＣ１１，Ｃ１３，Ｃ１５におけるＧ画素信号の１画素読み動作を示す。図１０（ｆ）には、前述したｃパターンによる１行目のＧ画素信号の読み出し動作であることを示す「Ｇ１ｃ」が付されている。前述したパターンＲ１ｃでは、画素セルＣ１１，Ｃ１３，Ｃ１５の選択トランジスタＴｓｅｌ２がＯＮ状態に設定されることによって、垂直信号線２３１ｃ２，２３１ｃ４，２３１ｃ６に対してＲ画素信号が読み出されている。一方、パターンＧ１ｃでは、画素セルＣ１１，Ｃ１３，Ｃ１５の選択トランジスタＴｓｅｌ１がＯＮ状態に設定されることによって、垂直信号線２３１ｃ１，２３１ｃ３，２３１ｃ５に対してＧ画素信号が読み出されている。すなわち、水平方向の位置関係が逆になっている点の他については、パターンＲ１ｃの動作とパターンＧ１ｃの動作は共通している。
【０１１９】
したがって、前述のように図１０（ｂ）が図８（ｂ）に対応するのと同様に、図１０（ｆ）は図８（ｃ）に対応している。図１０（ｆ）において、実線矢印は、図８（ｃ）におけるＧａパターンによる画素セルＣ１３のＧ画素信号の１画素読みとＧｂパターンによる画素セルＣ１５のＧ画素信号の１画素読みとが同時に実行されていることを示す。他方、点線矢印は、図８（ｃ）のＧａパターンおよびＧｂパターンにおいて実行されていない１画素読みを示す。
【０１２０】
図１０（ｇ）は、１行目の画素セルＣ１１〜Ｃ１５におけるＧ画素信号のＳＦ加算読み動作を示す。図１０（ｇ）には、前述したｄパターンによる１行目のＧ画素信号の読み出し動作であることを示す「Ｇ１ｄ」が付されている。前述したパターンＲ１ｄでは、画素セルＣ１２，Ｃ１４の選択トランジスタＴｓｅｌ２と画素セルＣ１１，Ｃ１３，Ｃ１５の選択トランジスタＴｓｅｌ１とがＯＮ状態に設定される。その結果、画素セルＣ１２とＣ１３のＲ画素信号および画素セルＣ１４とＣ１５のＲ画素信号が、それぞれ、ＳＦ加算されて垂直信号線２３１ｃ３，２３１ｃ５に読み出される。一方、パターンＧ１ｄでは、画素セルＣ１２，Ｃ１４の選択トランジスタＴｓｅｌ１と画素セルＣ１１，Ｃ１３，Ｃ１５の選択トランジスタＴｓｅｌ２とがＯＮ状態に設定される。その結果、画素セルＣ１１とＣ１２のＧ画素信号および画素セルＣ１３とＣ１４のＧ画素信号が、それぞれ、ＳＦ加算されて垂直信号線２３１ｃ２，２３１ｃ４に読み出される。すなわち、水平方向の位置関係が逆になっている点の他については、パターンＲ１ｄの動作とパターンＧ１ｄの動作は共通している。
【０１２１】
したがって、前述のように図１０（ｃ）が図８（ｂ）に対応するのと同様に、図１０（ｇ）は図８（ｃ）に対応している。図１０（ｇ）において、実線矢印は、図８（ｃ）におけるＧａパターンによるＧ画素信号のＳＦ加算読み動作とＧｂパターンによるＧ画素信号のＳＦ加算読み動作とが同時に実行されていることを示す。他方、垂直信号線２３１ｃ６の横に位置する点線矢印は、図８（ｃ）のＧａパターンおよびＧｂパターンにおいて実行されていないＳＦ加算読み動作（垂直信号線２３１ｃ６を挟んだＳＦ加算読み動作）の一部を示す。
【０１２２】
Ｒ画素信号の読み動作と同様、以上の図１０（ｆ）および図１０（ｇ）の読み動作の結果として、１画素読みによるＧ画素信号とＳＦ加算読みによるＧ画素信号とが、交互に、複数の列信号処理部２０３のサンプルホールド回路５１１に保持される。したがって、複数の列信号処理部２０３による１回の処理によって、１行の画素セル２００に亘るＡＤ変換処理を実行することが可能である。なお、上記した図１０（ｆ）および図１０（ｇ）の読み動作は、図９（ｃ）の１行目の画素セルＣ１１〜Ｃ１５におけるＧ画素信号の読み動作に相当している。
【０１２３】
以上の図１０（ｆ）による１画素読み動作を、２行目の画素セルＣ２１〜Ｃ２５と３行目の画素セルＣ３１〜Ｃ３５との双方に対して同時に実施すると、図１０（ｄ）と同様の垂直ＳＦ加算読み動作が実施される。また、以上の図１０（ｇ）による水平ＳＦ加算読み動作を、２行目の画素セルＣ２１〜Ｃ２５と３行目の画素セルＣ３１〜Ｃ３５との双方に対して同時に実施すると、図１０（ｅ）と同様の水平垂直ＳＦ加算読み動作が実行される。以上の垂直ＳＦ加算読み動作および水平垂直ＳＦ加算読み動作は、図９（ｃ）の２行目および３行目の画素セルＣ２１〜Ｃ３５におけるＧ画素信号の読み動作に相当している。
【０１２４】
図９（ｃ）の２重丸で囲まれたＧが示す位置は、上記した１つの１画素読み信号、２つの２画素ＳＦ加算読み信号、および１つの４画素ＳＦ加算読み信号を加算または加算平均した重心に相当する。
【０１２５】
以上のように、画素セル２００の左上のＲフィルタおよび右上のＧフィルタについて、３行３列に亘る重み付け画素加算を実施できる（図９（ｂ），図９（ｃ））。さらに、図９（ｂ）および図９（ｃ）における３行３列の画素セル２００の加算の組合せの変更によって、画素セル２００の左下のＧフィルタおよび右下のＢフィルタについても同様に３行３列に亘る重み付け加算を実施できる（図９（ｄ），図９（ｅ））。
【０１２６】
次いで、垂直選択線ｐＳＥＬ１〜ｐＳＥＬｎの本数ｎ、ならびに負荷制御線ｐＬＯＤ１〜ｐＬＯＤｍおよび信号選択制御線ｐＳＨ１〜ｐＳＨｍの本数ｍについて説明する。前述したように、本数ｎは、自然数かつ偶数である。また、本数ｍは、ｍ＝ｎ／２で示される自然数であって、画素セル２００の繰り返し数に対応する。
【０１２７】
加算をせずに１画素読みする場合、読み出し対象行の選択トランジスタＴｓｅｌ１を、対応する垂直選択線ｐＳＥＬからの制御信号（選択信号）によってＯＮ状態に設定する。その結果、読み出し対象画素の画素信号が、対象画素を含む画素セル２００に対応する垂直信号線２３１に出力される。
【０１２８】
一般に、水平方向に連続するｘ個の画素について、ｙ画素ずつ移動させながら重み付け加算を実施するには、ｘとｙの最小公倍数分の画素数ｍ毎に共通に配線を接続する必要がある。したがって、水平方向に連続する３つの画素セル２００について２画素セルずつ移動させながら重み付け加算を実施するには（ｘ＝３，ｙ＝２）、６つの画素セル２００毎に１２本の垂直選択線ｐＳＥＬを設けることが一般的であると言える（ｍ＝６，ｎ＝１２）。
【０１２９】
しかしながら、以下に説明するように、本実施形態では水平方向の画素セル２００の繰り返し数ｍを２に設定することが可能である。詳細は以下の通りである。
【０１３０】
Ｒ画素信号読み出し動作の１単位である図１０（ｂ）の１画素読み動作および図１０（ｃ）の水平ＳＦ加算読み動作では、選択トランジスタＴｓｅｌ１，Ｔｓｅｌ２のＯＮ／ＯＦＦ状態が、水平方向に隣接する２画素セル単位で繰り返される。
【０１３１】
Ｒ画素信号読み出し動作の別の１単位である図１０（ｄ）の垂直ＳＦ加算読み動作および図１０（ｅ）の水平垂直ＳＦ加算読み動作でも、選択トランジスタＴｓｅｌ１，Ｔｓｅｌ２のＯＮ／ＯＦＦ状態が、水平方向に隣接する２画素セル単位で繰り返される。
【０１３２】
画素セル２００の右上のＧ画素信号読み出し動作の１単位である図１０（ｆ）の１画素読み動作および図１０（ｇ）の水平ＳＦ加算読み動作においても同様である。ひいては、Ｇ画素信号読み出し動作の別の１単位である垂直ＳＦ加算読み動作および水平垂直ＳＦ加算読み動作においても同様である。
【０１３３】
さらに、画素セル２００の左下のＧ画素信号読み出し動作および右下のＢ画素信号読み出し動作に関しても、上記と同様に、選択トランジスタＴｓｅｌ１，Ｔｓｅｌ２のＯＮ／ＯＦＦ状態が、水平方向に隣接する２画素セル単位で繰り返される。
【０１３４】
以上から理解されるように、本実施形態の構成では画素セル２００の水平方向の繰り返し数ｍが２である（ｍ画素セル毎に繰り返される）と言える。そのため、負荷制御線ｐＬＯＤ１〜ｐＬＯＤｍおよび信号選択制御線ｐＳＨ１〜ｐＳＨｍの本数ｍはそれぞれ２本でよく（ｍ＝２）、垂直選択線ｐＳＥＬ１〜ｐＳＥＬｎの本数ｎは４本（２ｍ本）でよい（ｎ＝２ｍ＝４）。以上のように配線することによって、選択トランジスタＴｓｅｌ１，Ｔｓｅｌ２を２画素セル毎に同じＯＮ／ＯＦＦ状態とすることができる。
【０１３５】
以上、添付の図面を参照して説明したように、本実施形態では、複数の読み動作パターン（１画素読み動作、水平ＳＦ加算読み動作、垂直ＳＦ加算読み動作、および水平垂直ＳＦ加算読み動作）を組み合わせた重み付け画素加算動作を実施可能である。本実施形態の構成によれば、各色フィルタＲ，Ｇ，Ｂを重み付け加算することで得られる重心の位置が、画素領域２０１に亘って等間隔に配置される。したがって、重心ずれおよび偽信号の発生が抑制されるので、良好な画像を撮像することが可能である。
【０１３６】
本実施形態では、３行３列に配列された画素セル２００の読み動作において、一部の画素信号をＳＦ加算読み動作により集約している。したがって、通常の２行２列の画素加算時に発生する信号と同数（４つ）の信号によって、３行３列の重み付け加算動作を実施できる。
【０１３７】
本実施形態では、１画素読み動作で得られた画素信号と、水平ＳＦ加算読み動作で得られた画素信号とが、交互に配置された異なる位置の列信号処理部２０３のサンプルホールド回路５１１に保持される。したがって、複数の列信号処理部２０３が、１行に亘るＡＤ変換処理を１回実行するだけで、１画素読み動作で得られた画素信号と水平ＳＦ加算読み動作で得られた画素信号との双方を処理することが可能である。垂直ＳＦ加算読み動作で得られた画素信号と、水平垂直ＳＦ加算読み動作で得られた画素信号とについても、同様である。以上の構成によって、動作速度を維持しつつ、３行３列の重み付け加算動作を実施できる。
【０１３８】
本実施形態では、１画素読み動作で得られた画素信号と、垂直ＳＦ加算読み動作で得られた画素信号とが、同じ垂直信号線２３１を介して同じ列信号処理部２０３に供給され、ＡＤ変換される。したがって、以上の１画素読み動作で得られた画素信号と垂直ＳＦ加算読み動作で得られた画素信号とを、列信号処理部２０３のメモリ回路５１５にて加算することが可能である。すなわち、列信号処理部２０３が画素信号を垂直方向に亘って加算可能である。水平ＳＦ加算読み動作で得られた画素信号と、水平垂直ＳＦ加算読み動作で得られた画素信号とについても、同様である。以上の構成によれば、列信号処理部２０３のメモリ回路５１５における垂直加算動作によって、撮像素子１２から信号処理部１３に出力される画素信号が２つとなる。したがって、２行２列の４つの画素信号が出力される構成と比較して、フレームレートの高速化と出力回路のバス幅の低減による消費電力低減とが実現できる。
【０１３９】
さらに、以上のように垂直方向に亘って加算されて得られた複数の画素信号を、隣り合うメモリ回路５１５において列信号処理部２０３が水平方向に亘って加算することができる。また、以上の複数の画素信号を、撮像素子１２の出力部２０９において水平方向に亘って加算することもできる。以上の構成によれば、撮像素子１２から信号処理部１３に出力される画素信号が１つとなる。したがって、２行２列の４つの画素信号が出力される構成や垂直加算された２つの画素信号が出力される構成と比較して、さらなるフレームレートの高速化と出力回路のバス幅の低減による消費電力低減とが実現できる。
【０１４０】
また、水平方向に亘ってＳＦ加算を実行する本実施形態の構成においては、上述したように、画素セル２００の水平方向の繰り返し数ｍが２である。そのため、水平方向に連続する３つの画素セル２００について２画素セルずつ移動させながら画素加算を実施しても、負荷制御線ｐＬＯＤおよび信号選択制御線ｐＳＨの本数ｍはそれぞれ２本でよく、垂直選択線ｐＳＥＬの本数ｎは４本でよい。以上の構成によれば、画素セル２００内の配線数の増大を抑制できるので、撮像素子１２の回路規模の低減と光電変換素子Ｄの面積拡大による感度向上とを図ることができる。
【０１４１】
（第２の実施形態）
上述したように、第１実施形態では、３行３列に亘る画素セル２００内の同色画素の重み付け加算動作を、２行２列の４つの画素信号の処理によって実現している。第２実施形態では、５行５列に亘る画素セル２００内の同色画素の重み付け加算動作を、３行３列の９つの画素信号の処理によって実現する。画素セル２００内に２行２列で色フィルタが配列される構成において、奇数行奇数列に亘る画素加算による重心ずれを抑制するために、重心が中心画素に位置するように設定する。加えて、画素加算された各色の重心位置同士を、画素奇数個分だけ離間させる（すなわち、奇数画素間隔とする）。
【０１４２】
以下、図１から図６、並びに図１１および図１２を参照して、本発明の第２実施形態について説明する。なお、以下に例示する各実施形態において、作用、機能が第１実施形態と同等である要素については、以上の説明で参照した符号を流用して各々の説明を適宜に省略する。
【０１４３】
図１１は、本実施形態に係る撮像素子１２における画素加算の説明図である。第１実施形態と同様、撮像素子１２が、必要に応じて信号処理部１３とも協働して画素加算を実施する。図１１（ａ）は、撮像素子１２の画素領域２０１の一部である５行７列分の画素セル２００を示す。複数の画素セル２００は、“Ｃ［行番号］［列番号］”と表記されそれぞれ特定される。例えば、１行目には画素セルＣ１１〜Ｃ１７が配置され、１列目には画素セルＣ１１〜Ｃ５１が配置される。図１１（ｂ）および図１１（ｃ）では、水平方向（行方向）を例として本実施形態の画素加算を説明する。なお、図１１（ｂ），図１１（ｃ）では、説明に必要な色フィルタ（画素）Ｒ，Ｇのみが表示されている。
【０１４４】
図１１（ｂ）を参照して、Ｒフィルタの画素信号の重み付け加算について説明する。Ｒ３パターンは、３行目の画素セルＣ３１〜Ｃ３５内のＲフィルタの水平方向に亘る画素加算を示す動作パターンである。図１１（ｂ）のＲ３パターンにおいて、画素セルＣ３１，Ｃ３２のＲフィルタの信号を加算平均して得られた加算平均信号の重心は、三角形（画素セルＣ３１の右側）で示す位置である。同様に、画素セルＣ３４，Ｃ３５のＲフィルタの信号を加算平均して得られた加算平均信号の重心は、三角形（画素セルＣ３４の右側）で示す位置である。次いで、上記の加算平均にて得られた２つの加算平均信号と、画素セルＣ３３のＲフィルタの信号とを加算する。加算で得られた加算信号の重心は、丸で示した画素セルＣ３３のＲフィルタの位置（画素セルＣ３３の左側）である。以上の加算信号における信号の重み付け加算の割合を、元の信号の相対重みを１として表すと、Ｃ３１：Ｃ３２：Ｃ３３：Ｃ３４：Ｃ３５＝１／２：１／２：１：１／２：１／２である。なお、上記した２つの加算平均信号と、画素セルＣ３３のＲフィルタの信号とを加算平均してもよい。この場合、加算平均後の重心は丸で示す位置であり、重み付け加算の割合は１／６：１／６：１／３：１／６：１／６である。以降の説明においても、加算処理を加算平均処理に置換した場合の重心に対する効果は同様である。
【０１４５】
次いで、図１１（ｃ）を参照して、Ｇフィルタの画素信号の重み付け加算について説明する。Ｇ３パターンは、３行目の画素セルＣ３３〜Ｃ３７内のＧフィルタの水平方向に亘る画素加算を示す動作パターンである。Ｇ３パターンは、水平方向の位置関係が逆になっている他の点については、Ｒ３パターンによる画素加算動作と同様であるから、詳細な説明を省略する。Ｇ３パターンによる画素加算動作の結果、丸で示した画素セルＣ３５のＧフィルタの位置（画素セルＣ３５の右側）を重心とする加算信号（または加算平均信号）が取得される。
【０１４６】
上記の水平方向に亘る本実施形態の５画素加算（図１１（ｂ），図１１（ｃ））は、垂直方向に連続して配列された５つの画素セル２００内の同色の３つの画素に対しても適用可能である。
【０１４７】
図１１（ａ）を参照して、５行５列に配列された画素セル２００（Ｃ１１〜Ｃ５５）のＲフィルタ信号に対する重み付け加算を以下に説明する。本例では、図１１（ｂ）のＲ３パターンを水平方向と垂直方向との双方に適用する。
【０１４８】
１行目および２行目に関して述べる。画素セルＣ１１，Ｃ１２，Ｃ２１，Ｃ２２のＲ画素信号と、画素セルＣ１４，Ｃ１５，Ｃ２４，Ｃ２５のＲ画素信号とに対して、それぞれ、図１１（ａ）中の四角点線で示される水平垂直ＳＦ加算読み動作を実施する。また、画素セルＣ１３，Ｃ２３のＲ画素信号に対して、図１１（ａ）中の縦点線で示される垂直ＳＦ加算読み動作を実施する。
【０１４９】
３行目に関して述べる。画素セルＣ３３のＲ画素信号に対して、１画素読み動作を実施する。また、画素セルＣ３１，Ｃ２３のＲ画素信号と、画素セルＣ３４，Ｃ３５のＲ画素信号とに対して、それぞれ、図１１（ａ）中の横点線で示される水平ＳＦ加算読み動作を実施する。
【０１５０】
４行目および５行目に関して述べる。画素セルＣ４１，Ｃ４２，Ｃ５１，Ｃ５２のＲ画素信号と、画素セルＣ４４，Ｃ４５，Ｃ５４，Ｃ５５のＲ画素信号とに対して、それぞれ、図１１（ａ）中の四角点線で示される水平垂直ＳＦ加算読み動作を実施する。また、画素セルＣ４３，Ｃ５３のＲ画素信号に対して、図１１（ａ）中の縦点線で示される垂直ＳＦ加算読み動作を実施する。
【０１５１】
以上の５行５列に亘る９つのＲ画素信号の読み動作（重み付け加算）は、図１１（ａ）に示すように、２重丸で囲われた重心である画素セルＣ３３を中心として、水平方向および垂直方向において対称的に実施される。
【０１５２】
次いで、図１１（ａ）を参照して、５行５列に配列された画素セル２００（枠６０１が囲うＣ１３〜Ｃ５７）のＧフィルタ信号（各画素セル２００の右上）に対する重み付け加算を以下に説明する。本例では、図１１（ｃ）のＧ３パターンを水平方向と垂直方向との双方に適用する。各加算読み動作については、上記したＲフィルタ信号に対する加算読み動作と同様であるから、詳細な説明を省略する。結果として、Ｒフィルタ信号と同様に、２重丸で囲われた重心である画素セルＣ３５を中心としたＧ画素信号の読み動作（重み付け加算）が実施される。
【０１５３】
上記した５行５列のＧ３パターンによる重み付け加算を、画素セルＣ３１〜Ｃ７５（一部不図示）のＧフィルタ信号（各画素セル２００の左下）に適用する。その結果、２重丸で囲われた重心である画素セルＣ５３を中心としたＧ画素信号の読み動作（重み付け加算）が実施される。また、上記した５行５列のＲ３パターンによる重み付け加算を、画素セルＣ３３〜Ｃ７７（一部不図示）のＢフィルタ信号（各画素セル２００の右下）にも適用する。その結果、２重丸で囲われた重心である画素セルＣ５５を中心としたＢ画素信号の読み動作（重み付け加算）が実施される。
【０１５４】
図１１（ａ）に示すように、隣接する画素信号の重心同士の間隔は５画素である。例えば、Ｒ画素信号の重心位置である画素セルＣ３３の左上画素と、Ｇ画素信号の重心位置である画素セルＣ３５の右上画素とは、水平方向に５画素離間している。また、Ｒ画素信号の重心位置である画素セルＣ３３の左上画素と、Ｇ画素信号の重心位置である画素セルＣ５３の左下画素とは、垂直方向に５画素離間している。
【０１５５】
また、同色の画素信号（例えば、Ｒ画素信号）の重心同士は、同色の５画素（色を問わない１０画素）だけ離間している。例えば、Ｒ画素信号の重心位置である画素セルＣ３３の左上画素と、隣接する同色のＲ画素信号の重心位置である画素セルＣ３８（不図示、画素セルＣ３７の右隣）の左上画素とは、Ｒ画素５個分（Ｒ画素およびＧ画素１０個分）だけ離間している。画素セル２００単位で考えると、同色の画素信号の重心同士は５画素セル２００だけ離間している。したがって、以上の重み付け加算を、各色毎に、水平方向および垂直方向に同色５画素ずつ（５画素セルずつ）移動させながら実施することで、重心ずれが抑制された画素加算を実現できる。
【０１５６】
以上のように、中心かつ重心である画素信号の重みが最も大きく、その画素から周辺に向かうほど画素信号の重みが小さくなるように、画素加算が実行される。また、５行５列に配列された画素セル２００の読み動作において、一部の画素信号をＳＦ加算読みによって集約しているので、集約された３行３列の９つの出力信号に基づいて、５行５列の重み付け加算動作が実現される。
【０１５７】
図１２は、本実施形態に係る撮像素子１２の読み出し動作（１画素読み動作およびＳＦ加算読み動作）を例示する図である。図１２（ａ）は図１０（ａ）に等しいので、第１実施形態における図１０（ａ）の説明を援用する。図１２（ｂ）から図１２（ｄ）においては、垂直信号線２３１（２３１ｃ１〜２３１ｃ６）および選択トランジスタＴｓｅｌ１，Ｔｓｅｌ２のみが図示され、画素セル２００（画素セルＣ１１〜Ｃ５５）の図示は省略される。各図の矢印は、画素セル２００からの画素信号がどの垂直信号線２３１に出力されるかを示す。
【０１５８】
図１２（ｃ）は、３行目の画素セルＣ３１〜Ｃ３５におけるＲ画素信号の読み動作（１画素読み動作および水平ＳＦ加算読み動作）を示す。画素セルＣ３３の選択トランジスタＴｓｅｌ１がＯＮ状態に設定されることで、画素セルＣ３３のＲ画素信号が１画素読みされ、垂直信号線２３１ｃ３に出力される。他方、画素セルＣ３１の選択トランジスタＴｓｅｌ１と画素セルＣ３２の選択トランジスタＴｓｅｌ２とがＯＮ状態に設定されることで、２つの画素セルＣ３１，Ｃ３２のＲ画素信号が水平ＳＦ加算され、垂直信号線２３１ｃ２に出力される。同様にして、２つの画素セルＣ３４，Ｃ３５のＲ画素信号が水平ＳＦ加算され、垂直信号線２３１ｃ５に出力される。以上の読み動作は、図１１（ａ）の３行目の読み動作および図１１（ｂ）のＲ３パターンの読み動作に相当する。垂直信号線２３１ｃ２，２３１ｃ３，２３１ｃ５にそれぞれ出力されたＲ画素信号は、対応する列信号処理部２０３に供給されてＡＤ変換される。
【０１５９】
図１２（ｂ）は、１行目および２行目の画素セルＣ１１〜Ｃ２５におけるＲ画素信号の読み動作（垂直ＳＦ加算読み動作および水平垂直ＳＦ加算読み動作）を示す。図１２（ｂ）では、各行に対してＲ３パターンの読み動作が同時に実施される。結果として、２つの画素セルＣ１３，Ｃ２３において、Ｒ画素信号の垂直ＳＦ加算読み動作が実施される。加えて、４つの画素セルＣ１１，Ｃ１２，Ｃ２１，Ｃ２２および４つの画素セルＣ１４，Ｃ１５，Ｃ２４，Ｃ２５において、Ｒ画素信号の水平垂直ＳＦ加算読み動作が実施される。垂直信号線２３１ｃ２，２３１ｃ３，２３１ｃ５にそれぞれ出力されたＲ画素信号は、対応する列信号処理部２０３に供給されてＡＤ変換される。
【０１６０】
図１２（ｄ）では、図１２（ｂ）と同様に、４行目および５行目の画素セルＣ４１〜Ｃ５５におけるＲ画素信号の読み動作（垂直ＳＦ加算読み動作および水平垂直ＳＦ加算読み動作）が実施される。垂直信号線２３１ｃ２，２３１ｃ３，２３１ｃ５にそれぞれ出力されたＲ画素信号は、対応する列信号処理部２０３に供給されてＡＤ変換される。
【０１６１】
上記のように列信号処理部２０３に供給されたＲ画素信号は、第１実施形態と同様に、列信号処理部２０３および信号処理部１３において加算（または加算平均）することができる。
【０１６２】
図１１（ａ）の２重丸で囲まれたＲが示す位置は、図１２を参照して説明した１つの１画素読み信号、４つの２画素ＳＦ加算読み信号、および４つの４画素ＳＦ加算読み信号を加算または加算平均した重心に相当する。
【０１６３】
上記した撮像素子１２および信号処理部１３による５行５列の画素加算は、各画素セル２００の左上のＲフィルタのみならず、右上のＧフィルタ、左下のＧフィルタ、および右下のＢフィルタに対しても、同様に適用可能である。
【０１６４】
次いで、垂直選択線ｐＳＥＬ１〜ｐＳＥＬｎの本数ｎ、ならびに負荷制御線ｐＬＯＤ１〜ｐＬＯＤｍおよび信号選択制御線ｐＳＨ１〜ｐＳＨｍの本数ｍについて説明する。加算をせずに１画素読みする場合は、第１実施形態の構成と同様である。
【０１６５】
一般に、水平方向に連続するｘ個（例えば５個）の画素についてｙ画素（例えば５画素）ずつ移動させながら重み付け加算を実施するには、ｘとｙの最小公倍数分の画素数ｍ（例えば５）毎に共通に配線を接続する必要がある。本実施形態のような構成では、５つの画素セル２００毎に１０本の垂直選択線ｐＳＥＬを設けることが一般的であると考えられる（ｍ＝５，ｎ＝１０）。
【０１６６】
しかしながら、本実施形態では、図１２を参照して説明した重み付け加算動作において、２列目および５列目の選択トランジスタＴｓｅｌ１，Ｔｓｅｌ２の挙動がそれぞれ一致する。したがって、２列目および５列目の選択トランジスタＴｓｅｌ１，Ｔｓｅｌ２に対して、共通の垂直選択線ｐＳＥＬを用いることが可能である。そのため、１列分の選択トランジスタＴｓｅｌ１，Ｔｓｅｌ２に対する２本の垂直選択線ｐＳＥＬを削減できるので、５つの画素セル２００毎に８本の垂直選択線ｐＳＥＬを設ければよい。
【０１６７】
さらに、図１２を参照して説明した１画素読み動作および垂直ＳＦ加算読み動作においては、３列目の画素セルＣ１３〜Ｃ５３の選択トランジスタＴｓｅｌ１をＯＮ状態に設定することで、垂直信号線２３１ｃ３に画素信号を読み出している。また、図１２から明らかなように、垂直信号線２３１ｃ４にはいずれの画素セル２００からも画素信号が読み出されていない。そのため、３列目の画素セルＣ１３〜Ｃ５３の選択トランジスタＴｓｅｌ２をＯＮ状態に設定して画素信号を垂直信号線２３１ｃ４に読み出しても、本実施形態の加算動作には影響しない。したがって、１列目および３列目の選択トランジスタＴｓｅｌ１，Ｔｓｅｌ２に対して、共通の垂直選択線ｐＳＥＬを用いることが可能である。そのため、１列分の選択トランジスタＴｓｅｌ１，Ｔｓｅｌ２に対する２本の垂直選択線ｐＳＥＬをさらに削減できるので、５つの画素セル２００毎に６本の垂直選択線ｐＳＥＬを設ければよい。
【０１６８】
以上のように、本実施形態では、画素セル２００の繰り返し数ｍに相当する、負荷制御線ｐＬＯＤおよび信号選択制御線ｐＳＨの本数ｍを５に設定する一方で、垂直選択線ｐＳＥＬの本数ｎを、１０より少ない８または６に設定することが可能である。
【０１６９】
以上、添付の図面を参照して説明したように、本実施形態においては、第１実施形態と同様に、複数の読み動作パターンを組み合わせた重み付け画素加算動作を実施可能である。本実施形態の構成によれば、第１実施形態と同様に、重心ずれや偽信号等の画像不良の発生が抑制されるので、良好な画像を撮像することが可能である。
【０１７０】
本実施形態では、５行５列に配列された画素セル２００の読み動作において、一部の画素信号をＳＦ加算読み動作により集約している。したがって、通常の３行３列の画素加算時に発生する信号と同数（９つ）の信号によって、５行５列の重み付け加算動作を実施できる。以上の構成によれば、５行５列の画素セル２００をまとめて読み出す必要がないので、フレームレートの高速化と出力回路のバス幅の低減による消費電力低減とが実現できる。
【０１７１】
本実施形態では、集約後の３行３列の９個の画素信号において、１画素読み動作による画素セルＣ３３の画素信号が、水平ＳＦ加算された画素セルＣ３１，Ｃ３２からの画素信号と水平ＳＦ加算された画素セルＣ３４，Ｃ３５からの画素信号との間に位置する。以上の構成によれば、重心ずれや偽信号等の画像不良の発生がより効果的に抑制される。
【０１７２】
本実施形態では、第１実施形態と同様に、垂直方向に亘って加算される複数の画素信号が、同じ垂直信号線２３１を介して同じ列信号処理部２０３に供給され、ＡＤ変換される。したがって、それらの画素信号を列信号処理部２０３のメモリ回路５１５にて加算することが可能である。以上の構成によれば、撮像素子１２から信号処理部１３に出力されるべき画素信号が、列毎に集約されて３つとなる。したがって、３行３列の９つの画素信号が出力される構成と比較して、フレームレートの高速化と出力回路のバス幅の低減による消費電力低減とが実現できる。
【０１７３】
さらに、第１実施形態と同様に、以上のように垂直方向に亘って加算されて得られた複数の画素信号を、隣り合うメモリ回路５１５において列信号処理部２０３が水平方向に亘って加算することができる。また、以上の複数の画素信号を、撮像素子１２の出力部２０９において水平方向に亘って加算することもできる。以上の構成によれば、撮像素子１２から信号処理部１３に出力される画素信号が１つとなる。したがって、３行３列の９つの画素信号が出力される構成や垂直加算された３つの画素信号が出力される構成と比較して、さらなるフレームレートの高速化と出力回路のバス幅の低減による消費電力低減とが実現できる。
【０１７４】
本実施形態では、上記したように、複数列に亘る画素セル２００に対して共通の垂直選択線ｐＳＥＬを設けることによって、一般に画素セル２００の繰り返し数ｍの２倍の数が必要である垂直選択線ｐＳＥＬの本数ｎを低減することが可能である。すなわち、水平方向に連続する５画素についての重み付け加算を５画素ずつ移動させながら実施する構成（ｍ＝５）において、垂直選択線ｐＳＥＬの本数ｎを１０本より少ない８本または６本にすることが可能である。以上の構成によれば、画素セル２００内の配線数の増大を抑制できるので、撮像素子１２の回路規模の低減と光電変換素子Ｄの面積拡大による感度向上とを図ることができる。
【０１７５】
（第３の実施形態）
上述したように、第２実施形態では、５行５列に亘る画素セル２００内の同色画素の重み付け加算を、５画素セル毎の繰り返しによる３行３列の９つの画素信号の処理にて実現している。第３実施形態では、５行５列に亘る画素セル２００内の同色画素の重み付け加算を、３画素セル毎の繰り返しによる３行３列の９つの画素信号の処理にて実現する。以上のように５画素セル毎ではなく３画素セル毎に重み付け加算を実行することによって、画素信号の重なりによるローパスフィルタの効果が実現される。
【０１７６】
以下、図１から図６、並びに図１３および図１４を参照して、本発明の第３実施形態について説明する。図１３は、本実施形態に係る撮像素子１２における画素加算の説明図である。第１および第２実施形態と同様、撮像素子１２が、必要に応じて信号処理部１３とも協働して画素加算を実施する。図１３（ａ）は、撮像素子１２の画素領域２０１の一部である５行８列分の画素セル２００を示す。複数の画素セル２００は、“Ｃ［行番号］［列番号］”と表記されそれぞれ特定される。例えば、１行目には画素セルＣ１１〜Ｃ１８が配置され、１列目には画素セルＣ１１〜Ｃ５１が配置される。図１３（ｂ）および図１３（ｃ）では、水平方向（行方向）を例として本実施形態の画素加算を説明する。なお、図１１（ｂ），図１１（ｃ）では、説明に必要な色フィルタ（画素）Ｒ，Ｇのみが表示されている。
【０１７７】
図１３（ｂ）を参照して、Ｒフィルタの画素信号の重み付け加算について説明する。Ｒ３ｅパターンは、３行目の画素セルＣ３１〜Ｃ３５内のＲフィルタの水平方向に亘る画素加算を示す動作パターンである。Ｒ３ｆパターンは、３行目の画素セルＣ３４〜Ｃ３８内のＲフィルタの水平方向に亘る画素加算を示す動作パターンである。Ｒ３ｅパターンは、図１１（ｂ）のＲ３パターンに相当するので、詳細な説明を省略する。また、Ｒ３ｆパターンは、Ｒ３ｅパターンを水平方向右側に３画素セル分だけ移動させた動作パターンであるので、詳細な説明を省略する。
【０１７８】
Ｒ３ｅパターンの画素加算で得られた加算信号の重心は、丸で示した画素セルＣ３３のＲフィルタの位置（画素セルＣ３３の左側）である。Ｒ３ｆパターンの画素加算で得られた加算信号の重心は、丸で示した画素セルＣ３６のＲフィルタの位置（画素セルＣ３６の左側）である。以上のように、本実施形態のＲ３ｅパターンによる重心とＲ３ｆパターンによる重心は、同色３画素分（すなわち、３画素セル分）だけ離間している。すなわち、本実施形態では、水平方向に連続する５つの画素セル２００について、同色３画素ずつ（すなわち、３画素セルずつ）移動させながら重み付け加算を実施する。
【０１７９】
また、図１３（ｂ）に示すように、画素セルＣ３４，Ｃ３５における水平ＳＦ加算読みによって得られたＲ画素信号が、Ｒ３ｅパターンとＲ３ｆパターンとに共通して用いられる。重み付け加算信号の一部が複数の画素加算パターンに重複して用いられることによって、ローパスフィルタ効果が実現される。
【０１８０】
図１３（ｃ）を参照して、Ｇフィルタの画素信号の重み付け加算について説明する。Ｇ３ｅパターンは、３行目の画素セルＣ３２〜Ｃ３６内のＧフィルタの水平方向に亘る画素加算を示す動作パターンである。Ｇ３ｅパターンはＲ３ｅパターンと同様に構成されるので、詳細な説明を省略する。Ｇ３ｅパターンによる加算信号の重心は、丸で示した画素セルＣ３４のＧフィルタの位置（画素セルＣ３４の右側）である。
【０１８１】
上記の水平方向に亘る本実施形態の５画素加算（図１３（ｂ），図１３（ｃ））は、垂直方向に連続して配列された５つの画素セル２００内の同色の３つの画素に対しても適用可能である。
【０１８２】
図１３（ａ）は、５行５列に配列された画素セル２００のＲフィルタ信号に対する重み付け加算を示す。本例では、図１３（ｂ）のＲ３ｅパターンを、水平方向と垂直方向との双方に適用する。画素セルＣ１１〜Ｃ５５のＲフィルタ信号に対する重み付け加算は、第２実施形態の図１１（ａ）を参照した説明と同様であるから、記載を省略する。重み付け加算されたＲ画素信号の重心は、２重丸で囲われた画素セルＣ３３のＲフィルタの位置である。
【０１８３】
同様に、図１３（ｂ）のＲ３ｆパターンを、水平方向と垂直方向との双方に適用すると、画素セルＣ１４〜Ｃ５８のＲフィルタ信号に対する重み付け加算が実施される。重み付け加算されたＲ画素信号の重心は、２重丸で囲われた画素セルＣ３６のＲフィルタの位置である。
【０１８４】
次いで、図１３（ａ）を参照して、５行５列に配列された画素セル２００（枠７０１が囲うＣ１２〜Ｃ５６）のＧフィルタ信号に対する重み付け加算を示す。本例では、図１３（ｃ）のＧ３ｅパターンを、水平方向と垂直方向との双方に適用する。Ｒ画素信号と同様に重み付け加算されたＧ画素信号の重心は、２重丸で囲われた画素セルＣ３４のＧフィルタの位置である。
【０１８５】
以上と同様にして、画素セルＣ４３の左下のＧフィルタを中心とした５行５列のＧ画素信号の重み付け加算、画素セルＣ４４の右下のＢフィルタを中心とした５行５列のＢ画素信号の重み付け加算も、実施可能である。以上の重み付け加算によって、画素セルＣ４３の左下のＧフィルタを重心とするＧ画素信号と、画素セルＣ４４の右下のＢフィルタを重心とするＢ画素信号と、が得られる。
【０１８６】
図１３（ａ）に示すように、隣接する画素信号の重心同士の間隔は３画素である。例えば、Ｒ画素信号の重心位置である画素セルＣ３３の左上画素と、Ｇ画素信号の重心位置である画素セルＣ３４の右上画素とは、水平方向に３画素離間している。
【０１８７】
また、同色の画素信号（例えば、Ｒ画素信号）の重心同士は、同色の３画素（色を問わない６画素）だけ離間している。例えば、Ｒ画素信号の重心位置である画素セルＣ３３の左上画素と、隣接する同色のＲ画素信号の重心位置である画素セルＣ３６の左上画素とは、Ｒ画素３個分（Ｒ画素およびＧ画素６個分）だけ離間している。画素セル２００単位で考えると、同色の画素信号の重心同士は３画素セル２００だけ離間している。したがって、以上の重み付け加算を、各色毎に、水平方向および垂直方向に同色３画素ずつ（３画素セルずつ）移動させながら実施することで、重心ずれが抑制された画素加算を実現できる。また、重み付け加算信号の一部が複数の画素加算パターンに重複して用いられることによって、ローパスフィルタ効果が実現される。
【０１８８】
図１４は、本実施形態に係る撮像素子１２の読み出し動作（１画素読み動作およびＳＦ加算読み動作）を例示する図である。図１４（ａ）は、画素領域２０１内の水平方向に連続する５つの画素セル２００（画素セルＣ１１、Ｃ１２、Ｃ１３、Ｃ１４，Ｃ１５，およびＣ１６）を示す。垂直信号線２３１、選択トランジスタＴｓｅｌ１，Ｔｓｅｌ２、およびパターンＲ１に関する注意点は、図１０（ａ）と同様である。
【０１８９】
図１４（ｂ）は、３行目の画素セルＣ３１〜Ｃ３８におけるＲ画素信号の読み出し動作を示す。図１３（ｂ）にて前述したように、本実施形態のＲ画素信号の重み付け加算動作では、隣接する２つの画素セル２００（例えば、画素セルＣ３４，Ｃ３５）での水平ＳＦ加算読みで得られた加算平均信号が、Ｒ３ｅパターンとＲ３ｆパターンとで共用されている。そのため、隣接する２つの画素セル２００の水平ＳＦ加算読みは、１回実行すれば十分である。
【０１９０】
したがって、画素セルＣ３１，Ｃ３２におけるＲ画素信号の水平ＳＦ加算読み動作と画素セルＣ３３におけるＲ画素信号の１画素読み動作とを水平方向に３画素セル毎に繰り返して実施することで、図１３（ｂ）に示される水平方向の読み出し動作を実現できる。
【０１９１】
まず、１回目の読み出し動作を実施する。画素セルＣ３１の選択トランジスタＴｓｅｌ１と画素セルＣ３２の選択トランジスタＴｓｅｌ２とがＯＮ状態に設定されることで、２つの画素セルＣ３１，Ｃ３２のＲ画素信号が水平ＳＦ加算読みされ、垂直信号線２３１ｃ２に出力される。また、画素セルＣ３３の選択トランジスタＴｓｅｌ１がＯＮ状態に設定されることで、画素セルＣ３３のＲ画素信号が１画素読みされ、垂直信号線２３１ｃ３に出力される。３つの実線矢印は、上記した１回目の読み動作を示している。
【０１９２】
次いで、１回目の読み動作を３画素セル分移動して実施する。上記と同様に、２つの画素セルＣ３４，Ｃ３５のＲ画素信号が水平ＳＦ加算読みされて垂直信号線２３１ｃ５に出力されると共に、画素セルＣ３６のＲ画素信号が１画素読みされて垂直信号線２３１ｃ６に出力される。３つの点線矢印は、上記した２回目の読み動作を示している。
【０１９３】
次いで、２回目の読み動作を３画素セル分移動して実施する。上記と同様に、２つの画素セルＣ３７，Ｃ３８のＲ画素信号が水平ＳＦ加算読みされて垂直信号線２３１ｃ８に出力されると共に、画素セルＣ３９（不図示）のＲ画素信号が１画素読みされて垂直信号線２３１ｃ９に出力される。２つの一点鎖線矢印は、上記した３回目の読み動作を示している。
【０１９４】
垂直信号線２３１ｃ２，２３１ｃ３，２３１ｃ５，２３１ｃ６，２３１ｃ８，２３１ｃ９にそれぞれ出力されたＲ画素信号は、対応する列信号処理部２０３に供給されてＡＤ変換される。
【０１９５】
上記した１回目から３回目の読み出し動作（Ｒ３ｇパターン）は、図１３（ｂ）に示すＲ３ｅパターンとＲ３ｆパターンとを重ね合わせたＲ画素信号の読み出し動作に相当すると共に、図１３（ａ）の３行目におけるＲ画素信号の読み出し動作に相当する。
【０１９６】
以上に説明したＲ３ｇパターンの読み出し動作を、図１３（ａ）の１行目および２行目の画素セルＣ１１〜Ｃ２８に適用することによって、ＳＦ加算読み出し動作が実現される。より詳細には、４つの画素セルＣ１１，Ｃ１２，Ｃ２１，Ｃ２２、４つの画素セルＣ１４，Ｃ１５，Ｃ２４，Ｃ２５，および４つの画素セルＣ１７，Ｃ１８，Ｃ２７，Ｃ２８において、Ｒ画素信号の水平垂直ＳＦ加算読み動作が実施される。加えて、２つの画素セルＣ１３，Ｃ２３および２つの画素セルＣ１６，Ｃ２６において、Ｒ画素信号の垂直ＳＦ加算読み動作が実施される。垂直信号線２３１ｃ２，２３１ｃ３，２３１ｃ５，２３１ｃ６，２３１ｃ８，２３１ｃ９にそれぞれ出力されたＲ画素信号は、対応する列信号処理部２０３に供給されてＡＤ変換される。
【０１９７】
以上に説明した図１３（ａ）の１行目および２行目の読み出し動作を、同様に、図１３（ａ）の４行目および５行目に適用することによって、Ｒ画素信号の水平垂直ＳＦ加算読み動作および垂直ＳＦ加算読み動作が実施される。垂直信号線２３１ｃ２，２３１ｃ３，２３１ｃ５，２３１ｃ６，２３１ｃ８，２３１ｃ９にそれぞれ出力されたＲ画素信号は、対応する列信号処理部２０３に供給されてＡＤ変換される。
【０１９８】
上記のように列信号処理部２０３に供給されたＲ画素信号は、第１実施形態および第２実施形態と同様に、列信号処理部２０３および信号処理部１３において加算（または加算平均）することができる。
【０１９９】
図１３（ａ）の２重丸で囲まれたＲが示す位置（画素セルＣ３３の左上）および１重丸で囲まれたＲが示す位置（画素セルＣ３６の左上）が示す位置は、上記した画素加算動作によって得られた２つの重心に相当する。前者は、５行５列の画素セルＣ１１〜Ｃ５５における９つの信号、すなわち、１つの１画素読み信号、４つの２画素ＳＦ加算読み信号、および４つの４画素ＳＦ加算読み信号を加算または加算平均した重心である。後者は、同様に、５行５列の画素セルＣ１４〜Ｃ５８における９つの信号を加算または加算平均した重心である。
【０２００】
図１４（ｃ）は、３行目の画素セルＣ３１〜Ｃ３８におけるＧ画素信号の読み出し動作を示す。図１３（ｃ）を参照して前述したように、Ｇ画素信号を水平方向に読み出すＧ３ｅパターンは、図１３（ｂ）のＲ画素信号を水平方向に読み出すＲ３ｅパターンと同様である。したがって、３行目の画素セルＣ３１〜Ｃ３８におけるＧ画素信号の読み出し動作（Ｇ３ｇパターン）は、上記した図１４（ｂ）のＲ画素信号の読み出し動作（Ｒ３ｇパターン）と同様に構成される。
【０２０１】
さらに、図１３（ａ）におけるＲ画素信号の読み出しと同様に、上記したＧ３ｇパターンの読み出し動作を、図１３（ａ）の１行目および２行目の画素セルＣ１１〜Ｃ２８、並びに４行目および５行目の画素セルＣ４１〜Ｃ５８に適用する。結果として、Ｇ画素信号の水平垂直ＳＦ加算読み動作および垂直ＳＦ加算読み動作が実施される。
【０２０２】
以上の読み出し動作による、１つの１画素読み信号、４つの２画素ＳＦ加算読み信号、および４つの４画素ＳＦ加算読み信号を加算または加算平均したＧ画素信号の重心は、図１３（ａ）の２重丸で囲まれたＧ（画素セルＣ３４の右上）の位置である。
【０２０３】
上記した撮像素子１２および信号処理部１３による５行５列の画素加算は、各画素セル２００の左下のＧフィルタおよび右下のＢフィルタに対しても、同様に適用可能である。
【０２０４】
上記したように、５行５列の画素信号が集約された３行３列の９つの画素信号のうち、１画素読み信号以外のＳＦ加算読み信号は、重なり合って連続する３行３列の画素加算単位（重み付け加算パターン）において共用される。共用すべきＳＦ加算読み信号は、列信号処理部２０３のメモリ回路５１５に記憶されて共用されると好適である。以上の信号を共用する結果として、ローパスフィルタ効果が実現される。
【０２０５】
また、既に読み出された画素信号を利用可能であるので、垂直方向または水平方向に向かって読み出し動作を繰り返す際は、同色３行３列の９つの画素信号のうち、共用によって得られない２行２列の４つの画素信号を新たに読み出せば十分であると理解できる。したがって、本実施形態によれば、読み出し動作毎に３行３列の９つの画素信号を出力する構成と比較して、読み出し動作によって出力される画素信号の数が４／９に低減される。
【０２０６】
次いで、垂直選択線ｐＳＥＬ１〜ｐＳＥＬｎの本数ｎ、ならびに負荷制御線ｐＬＯＤ１〜ｐＬＯＤｍおよび信号選択制御線ｐＳＨ１〜ｐＳＨｍの本数ｍについて説明する。加算をせずに１画素読みする場合は、第１実施形態および第２実施形態の構成と同様である。
【０２０７】
前述と同様、一般に、水平方向に連続する５個の画素について３画素ずつ移動させながら重み付け加算を実施するには、最小公倍数である１５個の画素毎に共通に配線を接続する必要がある（ｍ＝１５）。１５個の画素セル２００毎に、３０本の垂直選択線ｐＳＥＬが必要になる。
【０２０８】
しかしながら、以下に説明するように、本実施形態では水平方向の画素セル２００の繰り返し数ｍを３に設定することが可能である。詳細は以下の通りである。
【０２０９】
Ｒ画素信号読み出し動作の１単位である図１４（ｂ）の水平ＳＦ加算読み動作および１画素読み動作では、選択トランジスタＴｓｅｌ１，Ｔｓｅｌ２のＯＮ／ＯＦＦ状態が、水平方向に隣接する３画素セル単位で繰り返される。Ｇ画素信号読み出し動作の１単位である図１４（ｃ）においても同様である。さらに、画素セル２００の左下のＧ画素信号読み出し動作および右下のＢ画素信号読み出し動作に関しても同様である。
【０２１０】
以上から理解されるように、本実施形態の構成では画素セル２００の水平方向の繰り返し数ｍが３であると言える。そのため、負荷制御線ｐＬＯＤ１〜ｐＬＯＤｍおよび信号選択制御線ｐＳＨ１〜ｐＳＨｍの本数ｍはそれぞれ３本でよく（ｍ＝３）、垂直選択線ｐＳＥＬ１〜ｐＳＥＬｎの本数ｎは６本（２ｍ本）でよい（ｎ＝２ｍ＝６）。
【０２１１】
以上、添付の図面を参照して説明したように、本実施形態においては、前述の実施形態と同様、複数の読み動作パターンを組み合わせた重み付け画素加算動作を実施可能である。本実施形態の構成によれば、前述の実施形態と同様、重心ずれや偽信号等の画像不良の発生が抑制されるので、良好な画像を撮像することが可能である。
【０２１２】
本実施形態では、５行５列に配列された画素セル２００の読み動作において一部の画素信号をＳＦ加算読み動作によって３行３列に集約しているので、第２実施形態と同様、フレームレートの高速化と出力回路のバス幅の低減による消費電力低減とが実現できる。
【０２１３】
本実施形態では、ＳＦ加算読み動作による重み付け加算信号の一部が、重なり合って連続する画素加算単位（重み付け加算パターン）に重複して用いられることによって、ローパスフィルタ効果が実現される。重複して用いられる画素信号は新たに読み出す必要がないので、前述のように、読み出し動作により撮像素子１２から信号処理部１３へ出力される信号の数が、読み出し動作毎に３行３列の９つの画素信号を出力する構成と比較して、４／９に低減される。結果として、さらなるフレームレートの高速化と出力回路のバス幅の低減による消費電力低減とが実現できる。
【０２１４】
本実施形態では、前述の実施形態と同様、同じ垂直信号線２３１を介して供給された画素信号を列信号処理部２０３のメモリ路５１５にて加算することで、撮像素子１２から信号処理部１３に出力されるべき画素信号を列毎に集約して３つとすることができる。したがって、３行３列の９つの画素信号が出力される構成と比較して、フレームレートの高速化と出力回路のバス幅の低減による消費電力低減とが実現できる。
【０２１５】
さらに、前述の実施形態と同様に、垂直方向に亘って加算された画素信号を、列信号処理部２０３や出力部２０９において水平方向に加算することもできる。以上の構成によれば、撮像素子１２から信号処理部１３に出力される画素信号が１つとなる。したがって、３行３列の９つの画素信号が出力される構成や垂直加算された３つの画素信号が出力される構成と比較して、さらなるフレームレートの高速化と出力回路のバス幅の低減による消費電力低減とが実現できる。
【０２１６】
また、水平方向に亘ってＳＦ加算を実行する本実施形態の構成においては、上述したように、画素セル２００の水平方向の繰り返し数ｍが３である。そのため、水平方向に連続する５つの画素セル２００について３画素セルずつ移動させながら画素加算を実施しても、負荷制御線ｐＬＯＤおよび信号選択制御線ｐＳＨの本数ｍはそれぞれ３本でよく、垂直選択線ｐＳＥＬの本数ｎは６本でよい。以上の構成によれば、画素セル２００内の配線数の増大を抑制できるので、撮像素子１２の回路規模の低減と光電変換素子Ｄの面積拡大による感度向上とを図ることができる。
【０２１７】
なお、第１実施形態においては、３行３列の画素セル２００からの９個の画素信号を、２行２列の４個の画素信号に集約して画素加算している。また、第２実施形態および第３実施形態においては、５行５列の画素セル２００からの２５個の画素信号を、３行３列の９個の画素信号に集約して画素加算している。本発明は、以上の構成に限定されるものではなく、ｐ行ｐ列（ｐは３以上の整数）の画素セル２００からのｐ２個の画素信号を、ｑ行ｑ列（ｑは２以上ｐ未満の整数）のｑ２個の画素信号に集約して画素加算する構成を広く含む。
【０２１８】
以上、本発明の好ましい実施の形態について説明したが、本発明は上述した実施の形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。例えば、本発明は、上述の実施の形態の１以上の機能を実現するプログラムを、ネットワークや記憶媒体を介してシステムや装置に供給し、そのシステム又は装置のコンピュータの１つ以上のプロセッサがプログラムを読み出して実行する処理でも実現可能である。また、本発明は、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
【符号の説明】
【０２１９】
１２  撮像素子（撮像部）
１３  信号処理部（撮像部）
１５  同期制御部（制御部）
２００  画素セル
２０３  列信号処理部
２３１  垂直信号線
４１１，４１２，４２１，４２２  画素
Ｃｆｄ  ＦＤ容量（容量）
ｐＳＥＬ１〜ｐＳＥＬｎ  垂直選択線
Ｔｓｅｌ１，Ｔｓｅｌ２  選択トランジスタ（選択スイッチ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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