(57)【要約】【課題】基板に接合される半導体チップに反りが生じても、基板と半導体チップとの間に気泡が閉じ込められることによる半導体チップの剥がれを防止すること。【解決手段】半導体デバイスの製造方法は、基板の主面に溝を形成する工程と、前記溝が半導体チップのエッジを横切るように、前記半導体チップを前記基板の前記主面に接合する工程と、を有する。【選択図】図３
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【特許請求の範囲】
【請求項１】
基板の主面に溝を形成する工程と、
前記溝が半導体チップのエッジを横切るように、前記半導体チップを前記基板の前記主面に接合する工程と、
を有する半導体デバイスの製造方法。
【請求項２】
複数の前記溝が、前記半導体チップに重なる領域で交差し、
前記複数の溝の交点と前記半導体チップの角との間の距離は、前記複数の溝の交点と前記半導体チップの中心との間の距離よりも短い請求項１記載の半導体デバイスの製造方法。
【請求項３】
複数の前記半導体チップが、前記基板の前記主面に接合される請求項１または２に記載の半導体デバイスの製造方法。
【請求項４】
複数の前記半導体チップが前記基板の前記主面に接合された複数の素子領域における隣り合う溝に非連続部がある請求項３記載の半導体デバイスの製造方法。
【請求項５】
前記半導体チップは半導体層を含み、
前記半導体チップを前記基板に接合した後、前記素子領域に前記半導体層を含む素子を形成し、前記半導体層における前記素子以外の部分を除去する請求項３記載の半導体デバイスの製造方法。
【請求項６】
前記半導体層は化合物半導体層であり、
前記素子は光素子である請求項５記載の半導体デバイスの製造方法。
【請求項７】
複数の前記半導体チップが前記基板の前記主面に接合された複数の素子領域における隣り合う溝に非連続部があり、
前記非連続部に、前記光素子と接続する光導波路を形成する請求項６記載の半導体デバイスの製造方法。
【請求項８】
エッジまで延びる溝を有する半導体チップにおける前記溝が形成された面を、基板の主面に接合する工程を有する半導体デバイスの製造方法。
【請求項９】
主面と、前記主面に形成された複数の溝とを有する基板と、
前記主面における前記複数の溝の間の領域に設けられた半導体層を含む素子と、
を備えた半導体デバイス。
【請求項１０】
前記半導体層は化合物半導体層であり、
前記素子は光素子である請求項９記載の半導体デバイス。
【請求項１１】
隣り合う前記溝に非連続部が形成され、
前記非連続部に、前記光素子と接続する光導波路が設けられた請求項１０記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体デバイスの製造方法および半導体デバイスに関する。
【背景技術】
【０００２】
ウェーハ同士の接合により基板上に例えば光デバイスを形成する場合、半導体（化合物半導体）が必要な発光素子や受光素子が形成される部分以外の、基板上で大部分を占める光配線部等を形成する領域に接合された半導体は除去され、半導体材料の利用効率が悪い。この問題を解決する技術として、必要な部分にのみ且つ狙った位置に対する位置ずれを小さくして、半導体チップを基板に接合するＣｏＷ（Chip on Wafer）接合技術がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１５／０２８８１４６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、基板に接合される半導体チップに反りが生じても、基板と半導体チップとの間に気泡が閉じ込められることによる半導体チップの剥がれを防止することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、半導体デバイスの製造方法は、基板の主面に溝を形成する工程と、前記溝が半導体チップのエッジを横切るように、前記半導体チップを前記基板の前記主面に接合する工程と、を有する。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体デバイスの製造方法を示す模式斜視図である。
【図２】実施形態に係る半導体デバイスの製造方法を示す模式平面図である。
【図３】実施形態に係る半導体デバイスの製造方法を示す模式平面図である。
【図４】実施形態に係る半導体デバイスの製造方法を示す模式平面図である。
【図５】（ａ）は図３におけるＡ−Ａ断面図であり、（ｂ）は図４におけるＢ−Ｂ断面図である。
【図６】（ａ）及び（ｂ）は、実施形態に係る半導体デバイスの模式平面図である。
【図７】実施形態に係る半導体デバイスの製造方法を示す模式平面図である。
【図８】実施形態に係る半導体デバイスの製造方法を示す模式平面図である。
【図９】図８におけるＣ−Ｃ断面図である。
【図１０】実施形態に係る半導体デバイスの製造方法を示す模式平面図である。
【図１１】実施形態に係る半導体デバイスを用いた光集積回路の模式図である。
【図１２】（ａ）は実施形態に係る半導体デバイスの模式平面図であり、（ｂ）は図１２（ａ）におけるＤ−Ｄ断面図である。
【図１３】反りをもつ半導体チップのＣｏＷ接合を示す模式断面図である。
【図１４】（ａ）及び（ｂ）は、参考例の半導体デバイスの製造方法を示す模式平面図である。
【発明を実施するための形態】
【０００７】
以下、適宜図面を参照しながら実施形態の説明を行っていく。説明の便宜のため、各図面の縮尺は必ずしも正確ではなく、相対的な位置関係などで示す場合がある。また、同一または同様の要素には、同じ符号を付している。
【０００８】
図１３は、反りをもつ半導体チップ３０のＣｏＷ接合を示す模式断面図である。
【０００９】
接合対象の基板１０の主面１１に対して、半導体チップ３０の中央部が凸状になる反りを半導体チップ３０がもつ場合、半導体チップ３０の端部が中央部よりも先に基板１０に接合され、基板１０と半導体チップ３０との間に空気５０が閉じ込められることとなる。その結果、接合面に気泡が入り、半導体チップ３０が剥がれてしまう原因になり得る。
【００１０】
そこで、図１４（ａ）に示すように、例えば格子状の溝１２を基板１０の主面１１に形成し、その溝１２に半導体チップ３０を重ねて接合する。溝１２が半導体チップ３０のエッジ３０ｅを横切るようにすることで、接合面の気泡を溝１２を通じて半導体チップ３０の外側に逃がすことができる。
【００１１】
半導体チップ３０において溝１２の上の部分は基板１０によって支えられていないため、溝１２が形成された領域には素子や配線を形成することが難しい。すなわち、図１４（ｂ）に示すように、基板１０に接合された半導体チップ３０から素子３０ａを作製可能な領域は、半導体チップ３０を接合した領域のうち、溝１２を除く領域となり、非連続の狭い領域となってしまう。また、素子３０ａと素子３０ａとの間に溝１２があることで、素子３０ａ間の配線の形成も困難である。
【００１２】
そこで、本発明の実施形態によれば、半導体チップの剥がれを防止し、さらに広いデバイス作製可能エリアを確保するためのＣｏＷ接合方法を提供する。
【００１３】
図１は、実施形態に係る半導体デバイスの製造方法を示す模式斜視図である。
【００１４】
半導体ウェーハ２０上で個片化された半導体チップ３０を、後述するように溝が形成されたウェーハ状態の基板１０の主面１１における必要な位置に接合する。複数の半導体チップ３０を基板１０に接合した後、基板１０上で半導体チップ３０を加工し、必要に応じて電極や絶縁膜を形成して、基板１０上に複数の素子３０ａを形成する。さらに、基板１０上に素子３０ａ間を接続する配線が形成される。
【００１５】
図２〜図４は、溝付き基板に半導体チップを接合し、その半導体チップから素子を形成する工程を表す模式断面図である。
【００１６】
図２に示すように、基板１０の主面１１に溝１２が形成される。基板１０は、例えばシリコン基板である。または、基板１０はガラス基板であってもよい。
【００１７】
例えば、基板１０の主面１１上で互いに直交する方向に延びる複数の溝１２が形成される。
【００１８】
このような溝１２が形成された基板１０の主面１１に対して、図３に示すように、半導体チップ３０を接合する。図５（ａ）は、図３におけるＡ−Ａ断面図である。
【００１９】
半導体チップ３０は、例えば化合物半導体の材料層である。化合物半導体は、例えばIII-V族半導体である。
【００２０】
図３に示すように、複数の半導体チップ３０が基板１０の主面１１に接合される。１つの半導体チップ３０が主面１１に接合された領域を素子領域１５とする。主面１１に複数の素子領域１５が形成される。
【００２１】
半導体チップ３０は４つのエッジ（または辺）３０ｅをもつ四角形状の平面形状を有する。そのエッジ３０ｅを溝１２が横切るように、半導体チップ３０は溝１２に重ねられる。図３に示す例では、４つの溝１２がそれぞれ半導体チップ３０の４つのエッジ３０ｅに沿って、半導体チップ３０の下に重なっている。
【００２２】
１つの半導体チップ３０が重なる１つの素子領域１５において、溝１２の内側の領域は溝で分割されていない。１つの半導体チップ３０において、溝１２の内側の領域に重なる部分の面積は、溝１２の外側に重なる部分の面積よりも広い。
【００２３】
溝１２は半導体チップ３０の下に重なる素子領域１５で交差している。溝１２の交点と半導体チップ３０の角３０ｃとの間の距離ｄ２は、溝１２の交点と半導体チップ３０の中心Ｃとの間の距離ｄ１よりも短い。すなわち、溝１２の交点は、半導体チップ３０の中心Ｃよりも角３０ｃの近くに位置する。
【００２４】
図３に示す例では、交点と交点とを結ぶ溝１２は、半導体チップ３０のエッジ３０ｅの近傍でエッジ３０ｅに沿って延びている。または、交点と交点とを結ぶ溝１２は屈曲や蛇行していてもよい。
【００２５】
溝１２は、交点から半導体チップ３０のエッジ３０ｅを横切って半導体チップ３０の外側に延びている。このため、半導体チップ３０が図１３に示すように凸状に沿っていても接合面に生じる気泡を溝１２を通じて半導体チップ３０の外側に逃がすことができる。半導体チップ３０と基板１０の主面１１との間に気泡が閉じ込められず、半導体チップ３０の剥がれを防ぐことができる。
【００２６】
また、１つの半導体チップ３０に対して、そのエッジ３０ｅの近くに溝１２を制限することで、溝１２の内側に、素子を形成できる領域を広く連続的に確保することができる。
【００２７】
基板１０の主面１１に接合された半導体チップ３０から、図４に示すように、基板１０上に素子３０ａが形成される。図５（ｂ）は、図４におけるＢ−Ｂ断面図である。
【００２８】
素子３０ａは、例えば光素子である。ある素子領域１５の半導体チップ３０からは発光素子を形成することができ、別の素子領域１５の半導体チップ３０からは受光素子を形成することができる。同一の半導体チップ３０（例えばIII-V族半導体エピタキシャル成長層）を用いて、同じ基板１０上で発光素子も受光素子も形成できる。これは、材料および工程の削減を可能にする。
【００２９】
１つの半導体チップ３０から複数の素子３０ａが形成される。基板１０の主面１１に接合された半導体チップ３０において、素子３０ａ以外の部分は除去される。図４に示す例では、半導体チップ３０において、溝１２の外側の領域に接合された部分は除去される。また、半導体チップ３０において溝１２の上の部分も除去される。
【００３０】
溝１２は、連続した閉じたパターンであることに限らない。例えば、図６（ａ）に示すように、隣り合う素子領域１５における隣り合う溝１２に非連続部（溝１２がない部分）１３を形成することで、隣り合う素子領域１５の素子同士を配線で接続することができる。
【００３１】
図６（ａ）に示す例では、２つの素子領域１５のうち一方にはＬＤ(Laser Diode)３２が形成され、他方にはＰＤ(Photo Detector)３３が形成され、それらＬＤ３２とＰＤ３３とを接続する光導波路３５が溝１２の非連続部１３を通って基板１０上に形成されている。
【００３２】
また、図６（ｂ）に示すように、前述したように主面１１に接合された半導体チップ３０において、溝１２の外側の領域にも半導体層を部分的に残して、素子（この例では、ＬＤ３２やＰＤ３３）を形成してもよい。
【００３３】
図７は、基板１０の主面１１に形成した溝１２の他のレイアウトを示す模式平面図である。
【００３４】
半導体チップ３０の４つの角３０ｃの近くに、十字状の溝１２が配置されている。この場合においても、溝１２は半導体チップ３０の下に重なる領域からエッジ３０ｅを横切って半導体チップ３０の外側に延びているため、接合面に生じる気泡を溝１２を通じて半導体チップ３０の外側に逃がすことができる。また、１つの半導体チップ３０に対して、その角３０ｃの近くに溝１２を制限することで、素子を形成可能な領域を広く連続的に確保することができる。
【００３５】
図８は、溝を基板にではなく半導体チップに形成した例の模式平面図である。図９は、図８におけるＣ−Ｃ断面図である。
【００３６】
半導体チップ３０における基板１０に対する接合面に、溝４１が形成されている。溝４１は、半導体チップ３０のエッジ３０ｅまで延びている。溝４１の端がエッジ３０ｅに開口している。例えば、溝４１は半導体チップ３０の４つのエッジ３０ｅの近くでエッジ３０ｅに沿って延びている。
【００３７】
半導体チップ３０の溝４１が形成された面が基板１０の主面１１に接合され、溝４１の内側の領域（溝４１で囲まれた領域）の半導体チップ３０から、図１０に示すように、素子３０ａが基板１０上に形成される。この例では、半導体チップ３０において溝４１の外側の部分、および溝４１が形成された部分は除去される。
【００３８】
溝４１は半導体チップ３０の下に重なる領域からエッジ３０ｅまで延びているため、接合面に生じる気泡を溝４１を通じて半導体チップ３０の外側に逃がすことができる。また、１つの半導体チップ３０に対して、そのエッジ３０ｅおよび角３０ｃの近くに溝４１を制限することで、素子を形成可能な領域を広く連続的に確保することができる。
【００３９】
以上説明したＣｏＷ接合技術は、図１１に示す例えばトランシーバなどの光集積回路に応用することができる。
【００４０】
前述した溝１２が形成された基板１０上に半導体チップ３０を用いてＬＤ３２とＰＤ３３を形成する。ＬＤ３２とＰＤ３３はそれぞれ、基板１０の主面１１における複数の溝１２の間の領域に設けられている。
【００４１】
基板１０上には、ＬＤ３２とＰＤ３３を含むSi-optical回路６０と、ＣＭＯＳ回路８０が形成されている。Si-optical回路６０は、その他に、ＳＳＣ(Spot Size Converter)６２、フィルター６３、光変調器６１、光導波路３５を有する。光導波路３５は、溝１２が途切れた非連続部を横切っている。
【００４２】
ＬＤ３２から出力された光は光変調器６１により変調されて、ＳＳＣ６２により基板１０の外へ出力される。光は導波路３５を伝搬する。受信側は、ＳＳＣ６２から基板１０内に光が入力され、フィルター６３を通り、ＰＤ３３で検出される。ＬＤ３２、ＰＤ３３、および光変調器６１は、電気配線６４でＣＭＯＳ回路８０と接続され、ＣＭＯＳ回路８０の電気信号によって動作制御される。
【００４３】
基板１０に接合される半導体チップ３０としては、半導体材料層のみの構造に限らず、半導体層に電極や絶縁膜が形成された構造でもよい。
【００４４】
図１２（ａ）は、実施形態に係る半導体デバイスの他の例の模式平面図であり、（ｂ）は、図１２（ａ）におけるＤ−Ｄ断面図である。図１２（ａ）において、前述した半導体チップ３０が接合された素子領域１５を２点鎖線で表す。
【００４５】
この例においても、溝１２が素子領域１５から半導体チップ３０のエッジ３０ｅを横切って半導体チップ３０の外側に延びている。このため、半導体チップ３０が凸状に沿っていても接合面に生じる気泡を溝１２を通じて半導体チップ３０の外側に逃がすことができる。
【００４６】
この例のように、溝１２は屈曲していてもよい。また、素子３０ａは、溝１２をまたぐように形成してもよい。
【００４７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４８】
１０…基板、１１…主面、１２…溝、１５…素子領域、２０…半導体ウェーハ、３０…半導体チップ、３０ａ…素子、３２…発光素子、３３…受光素子、３５…光導波路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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