(57)【要約】      （修正有）【課題】より簡単な構成で時間計測値の揺らぎを排除できる時間計測回路を提供する。【解決手段】ＲＣＫ−ＰＰ発生回路２は計測対象信号ＲＣＬＫのエッジを検出してエッジ検出信号ＲＣＫを出力すると共に、その出力後に基準クロックＳＣＬＫのエッジが発生した時点を基準時点とし、この時点より後にＳＣＬＫに同期して第１パルス信号Ｐ１を出力し、続くＳＣＬＫの１周期後に第２パルス信号Ｐ２を出力する。ＳＣＬＫカウント回路３は、信号Ｐ１が出力される時点をＳＣＬＫにより計測する。ＴＤＣ４は、ディレイラインにより生成されるパルス信号を用いて、信号ＲＣＫが出力された時点から信号Ｐ１が出力された時点までの第１時間差，信号Ｐ１が出力された時点から信号Ｐ２が出力された時点までの第２時間差をそれぞれ計測する。補正回路５は、信号ＲＣＫが出力された時点の小数点以上に相当する値と小数点以下に相当する値とにつき時間差を用いて補正する。【選択図】図１
2020042005.tif 000002
【特許請求の範囲】
【請求項１】
計測対象信号のエッジを検出してエッジ検出信号（ＲＣＫ）を出力すると共に、前記エッジ検出信号が出力された後に基準クロックのエッジが発生した時点を基準時点とし、この基準時点より後に基準クロックに同期して第１パルス信号（Ｐ１）を出力し、それに続く基準クロックの周期により規定される所定時間の経過後に第２パルス信号（Ｐ２）を出力する信号出力部（２，４２）と、
前記第１パルス信号が出力される時点を、前記基準クロックにより計測する時点計測部（３，４３，９５）と、
前記パルス信号を遅延させる複数の遅延素子を直列接続した構造を有するディレイラインを有し、このディレイラインにより生成されるパルス信号を用いて、前記エッジ検出信号が出力された時点から前記第１パルス信号が出力された時点までの時間差を第１時間差として計測すると共に、前記第１パルス信号が出力された時点から前記第２パルス信号が出力された時点までの時間差を第２時間差として計測する時間差計測部（４，４４）と、
前記エッジ検出信号が出力された時点の小数点以上に相当する値と小数点以下に相当する値とについて、前記第１及び第２時間差を用いて補正を行う計測値補正部（５，４５）とを備える時間計測回路。
【請求項２】
前記計測値補正部は、前記第１時間差が前記基準クロックの１周期以上の長さであれば、前記第１時間差より前記基準クロックの周期を単位として１単位以上減算することで、前記第１時間差が前記基準クロックの１周期未満となるように補正すると共に、前記時点計測部の計測値より前記減算した単位数を減算して補正し、
前記第１時間差が前記第２時間差よりも小であれば、前記時点計測部の計測値より、前記第１時間差を前記第２時間差で除した商を減じて前記計測対象信号の時点を求め、
前記第１時間差が前記第２時間差以上であれば、前記第１時間差と前記第２時間差との差分である第１差分値を求め、前記第１差分値が前記第２時間差よりも小であれば、前記時点計測部の計測値より、前記第１差分値を前記第２時間差で除した商に「１」を加えた値を減じて前記計測対象信号の出力時点を求め、
前記第１差分値が前記第２時間差以上であれば、前記第１差分値と前記第２時間差との差分である第２差分値を求め、前記時点計測部の計測値より、前記第２差分値を前記第２時間差で除した商に「２」を加えた値を減じて前記計測対象信号の出力時点を求める請求項１記載の時間計測回路。
【請求項３】
前記時間差計測部を、前記エッジ検出信号が出力された時点から前記第２パルス信号が出力された時点の間に動作させるように制御する計測動作制御部（４６）を備える請求項１又は２記載の時間計測回路。
【請求項４】
前記時間差計測部に対し前記第２パルス信号が入力される頻度を、前記エッジ検出信号が入力される頻度の１／２以下に設定すると共に、前記第２パルス信号を入力させない計測周期では、前記時間差計測部を、前記エッジ検出信号が出力された時点から前記第１パルス信号が出力された時点の間に動作させるように制御する計測動作制御部（４６）を備え、
前記時間差計測部は、前記第２パルス信号が入力されない時は、前回までに求めていた第２時間差を出力する請求項１から３の何れか一項に記載の時間計測回路。
【請求項５】
前記補正の結果より前記計測対象信号の時間差を求める時間差測定部（７１，８１）を備える請求項１から４の何れか一項に記載の時間計測回路。
【請求項６】
前記計測値補正部により補正された前回の計測値を第１計測値とし、補正された今回の計測値を第２計測値とすると、
前記時間差測定部（７１）は、前記第２計測値と前記第１計測値との差分値を求め、前記差分値のＭＳＢ（Most Significant Bit）値が「０」であれば、前記差分値を前記計測対象信号の周期として出力し、
前記差分値のＭＳＢ値が「１」であれば、前記時点計測部が計測可能な最大値より前記第１計測値を減じた値を前記第２計測値に加算した結果を、前記計測対象信号の時間差として出力する請求項５記載の時間計測回路。
【請求項７】
前記計測値補正部により補正された前回の計測値を第１計測値とし、補正された今回の計測値を第２計測値とすると、
前記時間差測定部（８１）は、前記第１計測値のＭＳＢ（Most Significant Bit）値を「０」に設定し、前記第２計測値のＭＳＢ値を「１」に設定してから、前記第２計測値より前記第１計測値を減じて前記計測対象信号の時間差を求める請求項５記載の時間計測回路。
【請求項８】
コンデンサ（Ｃｏ）に並列に接続されるスイッチ（Ｓ１）がオフされると、ランプ波信号の出力を開始するランプ波信号出力回路（９２）と、
入力電圧と前記ランプ波信号のレベルとを比較するコンパレータ（９３）とを備え、
前記ランプ波信号の出力が開始された時点から、前記コンパレータの比較結果により前記ランプ波信号のレベルが前記入力電圧を超えた時点までの期間を計測する積分型Ａ／Ｄコンバータにおいて、
請求項１から４の何れか一項に記載の時間計測回路を用い、
前記信号出力部には、前記計測対象信号として前記コンパレータの出力信号が入力され、
前記時点計測部（９５）は、前記スイッチをターンオフするスイッチ制御信号と前記時点計測部の計測値をクリアするクリア信号とを同期させて、一定周期毎に出力する同期信号出力部（１０２）を備える積分型Ａ／Ｄコンバータ。
【請求項９】
前記信号出力部（２）は、前記第２パルス信号を出力した後に第３パルス信号を出力し、
前記計測値補正部（５）は、前記時間差計測部の計測値の小数点以上に相当する値と小数点以下に相当する値とについて、前記第１及び第２時間差と前記第２及び第３パルス信号とを用いて補正を行う請求項１記載の時間計測回路。
【請求項１０】
前記時間差計測部（４）は、前記基準クロックのパルス数をカウントするカウンタ（１２）と、
２直列に接続され、前記カウンタのカウント値を前記第１パルス信号のエッジによりラッチする第１及び第２レジスタ（１３，１４）と、
前記第１レジスタが保持しているデータ値にＭＳＢとして「１」を付加した値より、前記第２レジスタが保持しているデータ値にＭＳＢとして「０」を付加した値を減じる減算器（１５）とを備える請求項９記載の時間計測回路。
【請求項１１】
前記時間差計測部は、前記カウンタに入力する基準クロックを遅延させる遅延回路（１１）を備える請求項１０記載の時間計測回路。
【請求項１２】
前記一定時間を前記基準クロックの１周期に設定し、
前記計測値補正部（５）は、
２直列に接続され、前記第１時間差のデータを前記第２パルス信号のエッジによりラッチする第１及び第２レジスタ（３１，３２）と、
前記第２時間差のデータを前記第３パルス信号のエッジによりラッチする第３レジスタ（３３）と、
前記第１レジスタが保持しているデータ値より、前記第２レジスタが保持しているデータ値を減じる減算器（３４）と、
この減算器の減算結果に、前記第３レジスタが保持しているデータ値を加算する加算器（３５）と、
前記減算器の減算結果と前記加算器の加算結果との何れか一方を、前記減算結果のＭＳＢ値に応じて選択する第１マルチプレクサ（３６）と、
この第１マルチプレクサにより選択された結果を、前記第３レジスタが保持しているデータ値で除算する除算器（３８）とを備える小数点以下補正部（５Ｄ）と、
前記時間差計測部による計測値と当該計測値より「１」を減じた値との何れか一方を、前記ＭＳＢ値に応じて選択する第２マルチプレクサ（３７）を備える小数点以上補正部（５Ｕ）とを備える請求項９から１１の何れか一項に記載の時間計測回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、計測対象信号のエッジが発生する間隔を、高い分解能で計測する回路，及びその回路を用いた積分型Ａ／Ｄコンバータに関する。
【背景技術】
【０００２】
従来、パルス信号を遅延させる複数の遅延素子をリング状に接続したディレイラインを利用し、計測対象期間中にパルス信号が通過した遅延素子の段数を符号化して時間計測値とする技術がある。この技術では、計測対象期間が長くなるほど時間計測値の揺らぎが大きくなることが知られている。これは、リングディレイラインを構成する個々の遅延素子の遅延時間が、電源電圧の揺らぎや熱雑音等によって揺らぎ、その揺らぎが通過した遅延素子の数だけ蓄積されることで生じるものと考えられる。
【０００３】
そして、例えば遅延素子におけるｎｓオーダーの遅延時間に対して十分大きな、ｍｓオーダー以上の周期を有する周波数の揺らぎを検出する必要がある用途等では、計測対象である周波数の揺らぎに対して時間計測値の揺らぎが無視できない程大きくなり、精度の良い検出ができないという問題があった。
【０００４】
この問題に対して、特許文献１では以下のような構成により対処している。計測対象であるＲＣＬＫの周期と、基準クロックであるＳＣＬＫの周期とを、２つのＴＤＣ（Time to Digital Converter）である第１，第２符号化部を用いて計測，符号化する。それらの符号化結果に基づき、計測開始タイミングから直後の基準タイミングまでの時間差を表す前端数，計測終了タイミングから直後の基準タイミングまでの時間差を表す後端数を求める。そして、前端数及び後端数から、基準タイミングの周期をカウント手段でのカウント値倍した期間と、計測対象期間との差を表す端数データを求める。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１６−３８２１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１の構成では、２つのＴＤＣを用いるため回路構成が大きくなり、また、端数データを求める際に信号処理の場合分け等が複雑になっている。
【０００７】
本発明は上記事情に鑑みてなされたものであり、その目的は、より簡単な構成で時間計測値の揺らぎを排除できる時間計測回路，及びその回路を用いた積分型Ａ／Ｄコンバータを提供することにある。
【課題を解決するための手段】
【０００８】
請求項１記載の時間計測回路によれば、信号出力部は、計測対象信号のエッジを検出してエッジ検出信号を出力すると共に、前記信号が出力された後に基準クロックのエッジが発生した時点を基準時点とし、この基準時点より後に基準クロックに同期して第１パルス信号を出力し、それに続く基準クロックの周期により規定される所定時間の経過後に第２パルス信号を出力する。時点計測部は、第１パルス信号が出力される時点を基準クロックにより計測する。
【０００９】
時間差計測部は、複数の遅延素子を直列接続した構造を有するディレイラインにより生成されるパルス信号を用いて、エッジ検出信号が出力された時点から第１パルス信号が出力された時点までの時間差，第１パルス信号が出力された時点から第２パルス信号が出力された時点までの時間差を、それぞれ第１，第２時間差として計測する。そして、計測値補正部は、エッジ検出信号が出力された時点の小数点以上に相当する値と小数点以下に相当する値とについて第１及び第２時間差を用いて補正を行う。
【００１０】
このように構成すれば、信号出力部が出力するエッジ検出信号のパルス幅が、回路の構成に起因して異なることで、エッジ検出信号に続いて出力される第１，第２パルス信号のタイミングが遅延した際にも、計測値補正部が補正を行うことでエッジ検出信号が出力された時点の小数点以上及び小数点以下に相当する値をより正確に得ることができる。
【００１１】
請求項２記載の時間計測回路によれば、計測値補正部は、第１時間差が基準クロックの１周期以上の長さであれば、基準クロックの周期を単位として１単位以上減算することで第１時間差が基準クロックの１周期未満となるように補正すると共に、時点計測部の計測値より前記減算した単位数を減算して補正する。
【００１２】
また、計測値補正部は、第１時間差が第２時間差よりも小であれば、時点計測部の計測値より、第１時間差を第２時間差で除した商を減じて計測対象信号が出力された時点を求め、第１時間差が第２時間差以上であれば、第１時間差と第２時間差との差分である第１差分値を求める。また、第１差分値が第２時間差よりも小であれば、時点計測部の計測値より、第１差分値を第２時間差で除した商に「１」を加えた値を減じて計測対象信号の出力時点を求める。
【００１３】
更に、計測値補正部は、第１差分値が第２時間差以上であれば、第１差分値と第２時間差との差分である第２差分値を求める。そして、時点計測部の計測値より、第２差分値を第２時間差で除した商に「２」を加えた値を減じて前記計測対象信号の出力時点を求める。このように構成すれば、エッジ検出信号のパルス幅が、基準クロックの１周期以上又は２周期以上となった場合でも、計測値補正部がそれぞれの場合に対応して、エッジ検出信号が出力された時点の小数点以上及び小数点以下に相当する値を適切に補正できる。
【００１４】
請求項３記載の時間計測回路によれば、計測動作制御部は、時間差計測部を、エッジ検出信号が出力された時点から第２パルス信号が出力された時点の間に動作させるように制御する。すなわち、時間差計測部が有するディレイラインは、複数の遅延素子を直列接続した構造であり高速で動作するため、比較的消費電力が多い回路となっている。したがって、計測動作制御部が時間差計測部を上記のように、必要となる期間だけ間欠的に動作させることで、消費電力を低減できる。
【００１５】
請求項４記載の時間計測回路によれば、計測動作制御部は、時間差計測部に対し第２パルス信号が入力される頻度を、エッジ検出信号が入力される頻度の１／２以下に設定する。また、第２パルス信号を入力させない計測周期では、時間差計測部を、エッジ検出信号が出力された時点から第１パルス信号が出力された時点の間に動作させるように制御する。そして、時間差計測部は、第２パルス信号が入力されない時は、前回までに求めていた第２時間差を出力する。このように構成すれば、時間差計測部に対し第２パルス信号が入力されない計測周期では、時間差計測部の動作期間が短くなるので、消費電力を低減できる。
【００１６】
請求項８記載の積分型Ａ／Ｄコンバータによれば、ランプ波信号の出力が開始された時点から、コンパレータの比較結果によりランプ波信号のレベルが入力電圧を超えた時点までの期間を計測するため、請求項１から４の何れか一項に記載の時間計測回路を用いる。そして、信号出力部には、計測対象信号としてコンパレータの出力信号が入力され、時点計測部に、ランプ波信号出力回路のコンデンサに並列に接続されるスイッチをターンオフするスイッチ制御信号と時点計測部の計測値をクリアするクリア信号とを同期させて、一定周期毎に出力する同期信号出力部を備える。
【００１７】
このように構成すれば、時点計測部は、ランプ波信号の出力が開始された時点から計測を開始し、ランプ波信号のレベルが入力電圧を超えるとコンパレータの出力信号が変化する。すると、信号出力部は、エッジ検出信号を出力する。したがって、時間計測回路は、ランプ波信号の出力が開始された時点からランプ波信号のレベルが入力電圧を超えた時点までの期間を計測することになり、その計測値が入力電圧のＡ／Ｄ変換値に相当する。これにより、Ａ／Ｄ変換値を高い精度で得ることができる。
【００１８】
請求項９記載の時間計測回路は、信号出力部は、計測対象信号のエッジを検出してエッジ検出信号を出力すると共に、そのエッジ検出信号が出力された後に基準クロックのエッジが発生した時点を基準時点とし、この基準時点より一定時間の経過後に第１パルス信号を出力する。また、前記基準時点より基準クロックの２周期経過後に第２パルス信号を出力し、第２パルス信号を出力した後に第３パルス信号を出力する。
【００１９】
時間差計測部は、第１パルス信号が出力される間隔を基準クロックにより計測する。時間差計測部は、パルス信号を遅延させる複数の遅延素子を直列接続した構造を有するディレイラインを備える。そして、ディレイラインにより生成されるパルス信号を用いて、エッジ検出信号が出力された時点から第１パルス信号が出力された時点までの時間差を第１時間差として計測する。また、第１パルス信号が出力された時点から第２パルス信号が出力された時点までの時間差を第２時間差として計測する。計測値補正部は、時間差計測部の計測値の小数点以上に相当する値と小数点以下に相当する値とについて、第１及び第２時間差と第２及び第３パルス信号とを用いて補正を行う。
【００２０】
時間差計測部が基準クロックにより計測する第１パルス信号の出力間隔は、計測対象信号のエッジ間隔から第１時間差を減じたものに相当する。また、第１時間差は、計測対象信号のエッジが発生した時点から第１パルス信号が出力された時点までの時間を、ディレイラインにより生成されるパルス信号により計測したもので、第２時間差は、基準クロックの２周期より一定時間を減じた時間を前記パルス信号により計測したものである。そして、計測対象信号のエッジが発生するタイミングは基準クロックと非同期であるから、第１時間差及び第２時間差には、計測対象信号のエッジが発生する間隔を求める際に、補正に必要な情報が含まれている。
【００２１】
また、時間差計測部が基準クロックにより計測した第１パルス信号の出力間隔は、基準クロックの周期を１単位とする「小数点以上」の値に相当する。そして、計測対象信号，基準クロックそれぞれのエッジが発生するタイミングの関係により、「小数点以上」の値に補正が必要となる。基準クロックの２周期より一定時間を減じた時間をディレイラインにより生成されるパルス信号により計測した第２時間差は、「小数点以下」の値の量の基準として得られている。したがって、計測値補正部が第１時間差と第２時間差とを用いることで、計測対象信号のエッジが発生する間隔を「小数点以下」の値についても補正できる。
【００２２】
このように構成すれば、特許文献１におけるＴＤＣ，符号化部に相当する時間差計測部を１つだけ用いたよりシンプルな構成で、計測対象信号のエッジが発生する間隔を、特許文献１と同様に、誤差を基準クロックの１周期以内に抑えて求めることができる。したがって、回路規模がより小さくなる。
【００２３】
請求項１２記載の時間計測回路は、一定時間を基準クロック信号の１周期に設定し、計測値補正部において、第１時間差のデータを２直列に接続された第１及び第２レジスタにより第２パルス信号のエッジでラッチし、第２時間差のデータを第３レジスタにより第３パルス信号のエッジでラッチする。また、第１レジスタが保持しているデータ値より第２レジスタが保持しているデータ値を減算器により減算し、その減算結果に第３レジスタが保持しているデータ値を加算器により加算する。
【００２４】
小数点以下補正部は、前記減算結果と前記加算結果との何れか一方を、前記減算結果のＭＳＢ値に応じて第１マルチプレクサにより選択し、その選択結果を第３レジスタが保持しているデータ値で除算する。小数点以上補正部は、時間差計測部による計測値と当該計測値より「１」を減じた値との何れか一方を、前記ＭＳＢ値に応じて第２マルチプレクサにより選択する。
【００２５】
ここで、連続して発生する計測対象信号の同一方向エッジをＲ１，Ｒ２とすると、両者の発生間隔が計測対象時間に相当する。第２パルス信号のエッジによって第１，第２レジスタにそれぞれ格納されるデータは、エッジＲ２から第１パルス信号までの第１時間差と、エッジＲ１から第１パルス信号までの第１時間差である。
【００２６】
また、第３レジスタに第３パルス信号のエッジにより格納されるデータは、第１パルス信号から第２パルス信号までの第２時間差であり、基準クロック信号の１周期に相当する。そして、それぞれのデータには、それぞれの時間差を、時間差計測部のディレイラインによって計測した際の揺らぎ，つまり変動分が含まれている。
【００２７】
減算器の減算結果は、エッジＲ２，Ｒ１にそれぞれ対応する第１時間差の差である。その差の符号が正であれば、第１マルチプレクサにより減算結果をそのまま選択する。前記符号が負であれば、加算器の加算結果，つまり基準クロック信号の１周期分を加算した値を選択する。
【００２８】
時間差計測部による計測値は、計測対象信号のエッジ発生タイミングを、基準クロック信号により同期化した間隔に相当する。換言すれば、計測対象信号のエッジ発生間隔を基準クロック信号の１周期を基準として計測した「小数点以上」の値である。したがって、前記差の符号が正であれば、前記計測値を「小数点以上」の値としてそのまま選択する。一方、上記符号が負であれば、小数点以下補正部の処理において「加算結果」が選択されて基準クロック信号の１周期分が加算されているので、その分を計測値より減じた値を選択する。
【００２９】
第１マルチプレクサにより選択されたデータは、計測対象信号のエッジから基準クロック信号のエッジまでの時間であり、基準クロック信号の１周期に満たない端数であるから、その値を前記１周期に相当する、第３レジスタに格納されている第２時間差により除すことで、前記１周期を基準として計測した「小数点以下」の値が得られる。また、この除算により、リングディレイラインによる計測値に含まれている揺らぎの成分も相殺される。計測値補正部をこのように構成することで、計測対象信号のエッジが発生する間隔を、誤差を基準クロックの１周期以内に抑えて求めることができる。
【図面の簡単な説明】
【００３０】
【図１】第１実施形態であり、時間計測回路の構成を示す機能ブロック図
【図２】ＲＣＫ＿ＰＰ発生回路の詳細構成を示す図
【図３】ＲＣＫ＿ＰＰ発生回路の動作を示すタイミングチャート
【図４】ＳＣＬＫカウント回路の詳細構成を示す図
【図５】ＴＤＣの詳細構成を示す図
【図６】ＴＤＣの動作を示すタイミングチャート
【図７】小数点以上・小数点以下補正回路の詳細構成を示す図
【図８】小数点以上・小数点以下補正回路の動作を示すタイミングチャート
【図９】第２実施形態であり、時間計測回路の構成を示す機能ブロック図
【図１０】ＲＣＫ＿ＰＰ発生回路の詳細構成を示す図
【図１１】ＲＣＫ＿ＰＰ発生回路において発生するメタスタビリティを説明するタイミングチャート
【図１２】ＴＤＣが出力するデータＤＡＴＡＲ，ＤＡＴＡＳを説明する図
【図１３】制御回路の詳細構成を示す図
【図１４】制御回路の動作を示すタイミングチャート
【図１５】ＳＣＬＫカウント回路の詳細構成を示す図
【図１６】ＳＣＬＫカウント回路の動作を示すタイミングチャート
【図１７】ＴＤＣの詳細構成を示す図
【図１８】ＴＤＣの動作を示すタイミングチャート
【図１９】小数点以上・小数点以下補正回路の詳細構成を示す図
【図２０】小数点以上・小数点以下補正回路の動作を示すフローチャート
【図２１】周期演算回路の構成例を示す図
【図２２】時間計測回路による実測結果を示す図
【図２３】性能を比較したＤＣＯの構成を示す図
【図２４Ａ】周波数制御データに対する発振周期を示す図
【図２４Ｂ】周波数制御データに対する発振周期ジッタのｐｐ値を示す図
【図２４Ｃ】周波数制御データに対する発振周期ジッタの標準偏差を示す図
【図２５】第３実施形態であり、周期演算回路の構成例を示す図
【図２６】第４実施形態であり、積分型Ａ／Ｄコンバータの構成を示す機能ブロック図
【図２７】ＳＣＬＫカウント回路の詳細構成を示す図
【図２８】ＳＣＬＫカウント回路の動作を示すタイミングチャート
【発明を実施するための形態】
【００３１】
（第１実施形態）
図１に示すように、本実施形態の時間計測回路１は、ＲＣＫ＿ＰＰ発生回路２，ＳＣＬＫカウント回路３，ＴＤＣ４及び小数点以上・小数点以下補正回路５を備えている。ＲＣＫ＿ＰＰ発生回路２には、周期を測定する対象であるクロック信号ＲＣＬＫと、周期の測定に用いる基準クロック信号ＳＣＬＫとが入力されている。基準クロック信号ＳＣＬＫの周波数は、測定対象であるクロック信号ＲＣＬＫの周波数よりも十分に高く設定されており、例えば本実施形態では１０ＭＨｚに設定されている。ＲＣＫ＿ＰＰ発生回路２は、入力された各クロック信号に基づきパルス信号ＲＣＫＰＰ及びＰ１〜Ｐ３を出力する。
【００３２】
図２に示すように、ＲＣＫ＿ＰＰ発生回路２は、直列に接続された９個のＤフリップフロップ６（１）〜６（９）で構成されるシフトレジスタ７，３個のＡＮＤゲート８（１）〜８（３）及びＯＲゲート９を備えている。ＲＣＫ＿ＰＰ発生回路２は信号出力部の一例である。シフトレジスタ７を構成する初段のＤフリップフロップ６（１）の入力端子Ｄはプルアップされており、クロック端子にはクロック信号ＲＣＬＫが入力されている。出力端子Ｑからは、パルス信号ＲＣＫが出力される。
【００３３】
Ｄフリップフロップ６（１），６（２），６（４），６（６），６（８）はポジティブエッジトリガであり、その他はネガティブエッジトリガである。Ｄフリップフロップ６（２）〜６（９）のクロック端子には、基準クロック信号ＳＣＬＫが入力されている。初段のＤフリップフロップ６（１）のクリア端子ＣＬＲは、Ｄフリップフロップ６（３）の出力端子Ｑに接続されている。
【００３４】
ＡＮＤゲート８（１）〜８（３）は、何れも入力端子の一方が負論理入力である。ＡＮＤゲート８（１）の正論理入力端子，負論理入力端子は、それぞれＤフリップフロップ６（４），６（５）の出力端子Ｑに接続されている。ＡＮＤゲート８（２）の正論理入力端子，負論理入力端子は、それぞれＤフリップフロップ６（６），６（７）の出力端子Ｑに接続されている。ＡＮＤゲート８（３）の正論理入力端子，負論理入力端子は、それぞれＤフリップフロップ６（８），６（９）の出力端子Ｑに接続されている。ＡＮＤゲート８（１）〜８（３）の出力端子からは、それぞれパルス信号Ｐ１〜Ｐ３が出力される。ＯＲゲート９の３つの入力端子には、それぞれパルス信号ＲＣＫ，Ｐ１，Ｐ２が与えられており、ＯＲゲート９の出力端子からは、それらの論理和であるパルス信号ＲＣＫＰＰが出力される。
【００３５】
図３において、Ｒ１，Ｒ２は、クロック信号ＲＣＬＫの立上りエッジの発生タイミングを示している。エッジＲ１が発生すると、Ｄフリップフロップ６（１）よりパルス信号ＲＣＫ１が出力される。そのパルス信号ＲＣＫ１は、その後に発生する基準クロック信号ＳＣＬＫの立上りエッジ（１）の次の立下りエッジでクリアされる。ここで、立上りエッジ（１）は基準時点に相当する。
【００３６】
次の立上りエッジ（２）がＤフリップフロップ６（４）に入力されると、その次の立下りエッジが到来するまでパルス信号Ｐ１が出力される。基準時点よりパルス信号Ｐ１が出力されるまでの時間は、一定時間に相当する。同様にして、立上りエッジ（３）がＤフリップフロップ６（６）に入力されるとパルス信号Ｐ２が出力され、立上りエッジ（４）がＤフリップフロップ６（８）に入力されるとパルス信号Ｐ３が出力される。パルス信号Ｐ１〜Ｐ３は、それぞれ第１〜第３パルス信号に相当する。
【００３７】
図４に示すように、時点計測部の一例であるＳＣＬＫカウント回路３は、遅延回路１１，アップカウンタ１２，直列に接続された第１及び第２レジスタ１３及び１４，減算器１５を備えている。アップカウンタ１２のカウント端子には、遅延回路１１を介して基準クロック信号ＳＣＬＫが与えられている。アップカウンタ１２は、１６ビットのカウント値ＣＮＴＯＵＴをレジスタ１３に入力する。レジスタ１３及び１４には、ラッチ信号として何れもパルス信号Ｐ１が与えられている。レジスタ１３，１４は、保持した１６ビットデータにそれぞれＭＳＢ「１」，「０」を付加した１７ビットデータを減算器１５に出力する。
【００３８】
減算器１５は、レジスタ１３の出力データよりレジスタ１４の出力データを減算した１４ビットのデータＣＮＴＤＡＴＡを出力する。遅延回路１１は、基準クロック信号ＳＣＬＫと、パルス信号Ｐ１との立上りタイミングのレーシングを防止するために設けられている。また、レジスタ１３，１４が、保持した１６ビットデータにそれぞれＭＳＢ「１」，「０」を付加するのは、アップカウンタ１２がオーバーフローした場合に、データＣＮＴＤＡＴＡが影響を受けることを回避するためである。データＣＮＴＤＡＴＡは、パルス信号Ｐ１の発生間隔を基準クロック信号ＳＣＬＫのパルスでカウントしたものであるから、クロック信号ＲＣＬＫの立上りエッジの発生タイミングを、基準クロック信号ＳＣＬＫにより同期化した間隔である。
【００３９】
時間差計測部の一例であるＴＤＣ４は、図５に示すように一般的な構成である。リングディレイライン２１は、起動用のＮＡＮＤゲートを含む例えば６４個の反転遅延素子で構成される。ここでは、２つの反転遅延素子をまとめたものを、１つの正転遅延素子として示している。１７ビットのカウンタ２２は、リングディレイライン２１におけるエッジ周回回数をカウントする。ラッチ・エンコーダ２３は、リングディレイライン２１より得られる、エッジの１周回時間を３２分割した位相情報をラッチして５ビットにエンコードする。ラッチ２４は、カウンタ２２のカウント値をラッチする。エッジの１周回時間は、基準クロック信号ＳＣＬＫの周期よりも十分短くなるように設定されている。本実施形態では、ＴＤＣ４の時間分解能として２００ｐｓを想定している。
【００４０】
ラッチ２５は、ラッチ２４の１７ビットデータとラッチ・エンコーダ２３の５ビットデータとを合わせた２２ビットのデータＤＴｐをラッチする。ラッチ２３〜２５のラッチ信号は、何れもパルス信号ＲＣＫＰＰである。減算器２６は、データＤＴｐよりラッチ２５のラッチデータを減算して２２ビットのデータＴＤＡＴＡを出力する。
【００４１】
図６に示すように、クロック信号ＲＣＬＫの立上りエッジＲ１が発生すると、ＴＤＣ４には、パルス信号ＲＣＫＰＰとしてＲＣＫ１→Ｐ１→Ｐ２が入力される。これに伴い、ＴＤＣ４より出力されるデータＴＤＡＴＡは、パルス信号Ｒ１−Ｐ１が出力される第１時間差ＤＲと、パルス信号Ｐ１−Ｐ２が出力される第２時間差ＤＡになる。尚、以降において、データＴＤＡＴＡは下位側９ビットのみを取り扱う。
【００４２】
図７に示すように、計測値補正部の一例である小数点以上・小数点以下補正回路５は、第１〜第３レジスタ３１〜３３を備えている。レジスタ３１及び３２は直列に接続されており、これらのラッチ信号はパルス信号Ｐ２である。レジスタ３１及び３３にはデータＴＤＡＴＡが入力される。レジスタ３３のラッチ信号はパルス信号Ｐ３である。
【００４３】
レジスタ３１に格納されたデータＤＡＴＡは、減算器３４においてレジスタ３２に格納されたデータが減じられる。減算器３４の減算結果は、加算器３５及び第１マルチプレクサ３６に入力される。また、減算結果のＭＳＢはデータＤＹとして、マルチプレクサ３６及び３７に選択信号として入力される。レジスタ３３に格納されたデータＤＡＴＡＲＥＦは、加算器３５に入力されて減算器３４の減算結果に加算される。加算器３５の加算結果は、マルチプレクサ３６に入力される。また、データＤＡＴＡＲＥＦは、除算器３８に入力される。除算器３８は、マルチプレクサ３６より出力されるデータＤＳを、データＤＡＴＡＲＥＦで除算したデータＤＡＴＡＰを出力する。以上が小数点以下補正部５Ｄを構成している。
【００４４】
第２マルチプレクサ３７及び減算器３９には、ＳＣＬＫカウント回路３からデータＣＮＴＤＡＴＡが入力される。減算器３９は、データＣＮＴＤＡＴＡをデクリメントした値をマルチプレクサ３７に入力する。そして、小数点以上補正部５Ｕは、マルチプレクサ３７より選択されたデータＤＡＴＡＱを出力する。
【００４５】
図８は、クロック信号ＲＣＬＫのエッジＲ１に続いてエッジＲ２が発生した場合について、補正回路５の回路動作を示す。エッジＲ２の発生に伴い、ＲＣＫ＿ＰＰ発生回路２において、パルス信号ＲＣＫ２及びＰ１〜Ｐ３が発生する。パルス信号Ｐ２のエッジにより、レジスタ３１，３２にはそれぞれＤＡＴＡ２（ＤＲ），ＤＡＴＡ１（ＤＲ）が格納される。ＤＡＴＡ２はエッジＲ２からパルス信号Ｐ１までの時間差であり、ＤＡＴＡ１はエッジＲ１からパルス信号Ｐ１までの時間差である。
【００４６】
また、パルス信号Ｐ３のエッジにより、レジスタ３３にはＤＡＴＡＲＥＦ２（ＤＡ）が格納される。ＤＡＴＡＲＥＦ２は、パルス信号Ｐ１からＰ２までの時間差であり、基準クロック信号ＳＣＬＫの１周期Ｔｓに相当する。すなわち、ＤＡＴＡ２，ＤＡＴＡ１には、それぞれの時間差を、ＴＤＣ４のリングディレイライン２１により計測した際の揺らぎ，つまり変動分が含まれている。ＤＡＴＡＲＥＦ２にも同様に、周期Ｔｓをリングディレイライン２１により計測した際の揺らぎが含まれている。
【００４７】
減算器３４の減算結果は（ＤＡＴＡ２−ＤＡＴＡ１）であり、時間差（Ｒ２→Ｐ１）と時間差（Ｒ１→Ｐ１）との差である。その差の符号が正であればＤＹ＝１，負であればＤＹ＝０となる。符号が正であれば、前記差がそのまま小数点以下の端数に相当する値になる。したがって、小数点以下補正部５Ｄは、マルチプレクサ３６により減算結果（ＤＡＴＡ２−ＤＡＴＡ１）を選択してデータＤＳとする。
【００４８】
一方、前記符号が負であれば、減算結果（ＤＡＴＡ２−ＤＡＴＡ１）に、ＤＡＴＡＲＥＦ２，つまり基準クロック信号ＳＣＬＫの周期Ｔｓ分を加算することで、符号を正に転じた値を選択してデータＤＳとする。
【００４９】
前述したように、ＳＣＬＫカウント回路３が出力するデータＣＮＴＤＡＴＡは、クロック信号ＲＣＬＫの立上りエッジの発生タイミングを、基準クロック信号ＳＣＬＫにより同期化した間隔に相当する。すなわち、クロック信号ＲＣＬＫの周期を、周期Ｔｓを基準として計測した「小数点以上」の値である。したがって、小数点以上補正部５Ｕは、減算器３４の減算結果（ＤＡＴＡ２−ＤＡＴＡ１）の符号が正であれば、データＣＮＴＤＡＴＡを「小数点以上」の値としてそのまま選択してデータＤＡＴＡＱとする。
【００５０】
一方、上記符号が負であれば、上述した小数点以下補正部５Ｄの処理において、周期Ｔｓ分を加算した値をデータＤＳとしているので、その分をデータＣＮＴＤＡＴＡより減じた値を選択してデータＤＡＴＡＱとする。
【００５１】
マルチプレクサ３６により選択されたデータＤＳは、クロック信号ＲＣＬＫのエッジから基準クロック信号ＳＣＬＫのエッジまでの時間であり、周期Ｔｓに満たない端数である。したがって、小数点以下補正部５Ｄにおいて、データＤＳを周期Ｔｓに相当するＤＡＴＡＲＥＦ２により除すことで、周期Ｔｓを基準として計測した「小数点以下」の値ＤＡＴＡＰが得られる。
【００５２】
そして、エッジＲ２の後に、クロック信号ＲＣＬＫのエッジＲ３，Ｒ４，Ｒ５，…が順次発生した際についても、エッジＲ２−Ｒ３間，エッジＲ３−Ｒ４間，エッジＲ４−Ｒ５間のそれぞれについて同様の処理が行われる。
【００５３】
以上のように本実施形態によれば、時間計測回路１において、ＲＣＫ＿ＰＰ発生回路２は、クロック信号ＲＣＬＫのエッジを検出してエッジ検出信号ＲＣＫを出力する。また、その出力後に、基準クロック信号ＳＣＬＫのエッジ（１）が発生した時点を基準時点とし、基準クロック信号ＳＣＬＫの１周期Ｔｓ経過後にパルス信号Ｐ１を出力する。また、それに続く周期Ｔｓ経過後にパルス信号Ｐ２を出力し、その後にパルス信号Ｐ３を出力する。
【００５４】
ＳＣＬＫカウント回路３は、パルス信号Ｐ１が出力される間隔を基準クロックＳＣＬＫにより計測する。ＴＤＣ４は、リングディレイライン２１により生成されるパルス信号を用いて、エッジ検出信号ＲＣＫが出力された時点からパルス信号Ｐ１の出力時点までの第１時間差を計測する。また、前記出力時点からパルス信号Ｐ２の出力時点までの第２時間差を計測する。補正回路５は、ＳＣＬＫカウント回路３の計測値ＣＮＴＤＡＴＡの小数点以上に相当する値と小数点以下に相当する値とについて、第１及び第２時間差ＤＡＴＡ及びＤＡＴＡＲＥＦとパルス信号Ｐ２，Ｐ３とを用いて補正を行う。
【００５５】
パルス信号Ｐ１の出力間隔は、クロック信号ＲＣＬＫのエッジ間隔から第１時間差を減じたものに相当する。また、第１時間差は、クロック信号ＲＣＬＫのエッジが発生した時点からパルス信号Ｐ１の出力時点までの時間をリングディレイライン２１により生成されるパルス信号により計測したもので、第２時間差は周期Ｔｓを前記パルス信号により計測したものである。そして、クロック信号ＲＣＬＫのエッジ発生タイミングは基準クロック信号ＳＣＬＫと非同期であるから、第１時間差及び第２時間差には、クロック信号ＲＣＬＫの周期を求める際に補正に必要な情報が含まれている。
【００５６】
また、ＳＣＬＫカウント回路３が計測したパルス信号Ｐ１の出力間隔に相当するデータＣＮＴＤＡＴＡは、周期Ｔｓを１単位とする「小数点以上」の値に相当する。そして、クロック信号ＲＣＬＫ，基準クロック信号ＳＣＬＫそれぞれのエッジ発生タイミングの関係により、「小数点以上」の値に補正が必要となる。
【００５７】
周期Ｔｓをリングディレイライン２１により生成されるパルス信号により計測した第２時間差に相当するデータＴＤＡＴＡは、「小数点以下」の値の量の基準として得られている。したがって、補正回路５が第１時間差と第２時間差とを用いることで、クロック信号ＲＣＬＫの周期を「小数点以下」の値についても補正できる。
【００５８】
このように構成すれば、ＴＤＣ４を１つだけ用いたよりシンプルな構成で、クロック信号ＲＣＬＫのエッジが発生する間隔を、特許文献１と同様に、誤差を基準クロック信号ＳＣＬＫの周期Ｔｓ以内に抑えて求めることができる。したがって、回路規模がより小さくなる。
【００５９】
具体的には、ＳＣＬＫカウント回路３に、基準クロック信号ＳＣＬＫのパルス数をカウントするアップカウンタ１２と、そのカウント値をパルス信号Ｐ１のエッジでラッチする第１及び第２レジスタ１３及び１４と、第１レジスタ１３が保持しているデータ値にＭＳＢとして「１」を付加した値より、第２レジスタ１４が保持しているデータ値にＭＳＢとして「０」を付加した値を減じる減算器１５とを備える。
【００６０】
これにより、アップカウンタ１２にオーバーフローが発生した場合でも、第１時間差を適切に得ることができる。加えて、アップカウンタ１２に入力する基準クロック信号ＳＣＬＫを遅延させる遅延回路１１を備えたので、基準クロック信号ＳＣＬＫと、パルス信号Ｐ１との立上りタイミングのレーシングを防止できる。
【００６１】
また、補正回路５において、第１時間差のデータＤＡＴＡをレジスタ３１及び３２によりパルス信号Ｐ２のエッジでシリアルにラッチし、第２時間差のデータＤＡＴＡＲＥＦをレジスタ３３によりパルス信号Ｐ３のエッジでラッチする。また、レジスタ３１が保持しているデータ値ＤＡＴＡ２よりレジスタ３２が保持しているデータ値ＤＡＴＡ１を減算器３４により減算し、その減算結果にレジスタ３３が保持しているデータ値ＤＡＴＡＲＥＦを加算器３５により加算する。
【００６２】
小数点以下補正部５Ｄは、前記減算結果と前記加算結果との何れか一方を、前記減算結果のＭＳＢ値であるデータＤＹに応じて第１マルチプレクサ３６により選択し、その選択結果を、データ値ＤＡＴＡＲＥＦで除算する。小数点以上補正部５Ｕは、ＳＣＬＫカウント回路３による計測値ＣＮＴＤＡＴＡと当該計測値より「１」を減じた値との何れか一方を、データＤＹに応じて第２マルチプレクサ３７により選択する。補正回路５をこのように構成することで、クロック信号ＲＣＬＫの周期を、誤差を周期Ｔｓ以内に抑えて求めることができる。
【００６３】
（第２実施形態）
以下、第１実施形態と同一部分には同一符号を伏して説明を省略し、異なる部分について説明する。図９に示すように、第２実施形態の時間計測回路４１は、ＲＣＫ＿ＰＰ発生回路４２，ＳＣＬＫカウント回路４３，ＴＤＣ４４，小数点以上・小数点以下補正回路４５及び間欠駆動・間引き駆動制御回路４６を備えている。図１０に示すように、ＲＣＫ＿ＰＰ発生回路４２は、ＲＣＫ＿ＰＰ発生回路２よりＤフリップフロップ６（８）及び６（９），ＮＡＮＤゲート８（３），ＯＲゲート９を削除したもので、第３パルス信号Ｐ３は出力しない。
【００６４】
時間計測回路４１は、時間計測回路１に生じる問題点を改良した構成である。ここで、ＲＣＫ＿ＰＰ発生回路２及び４２に発生する問題について説明する。図１１に示すように、エッジ検出信号ＲＣＫは、Ｄフリップフロップ６（３）の出力信号ＲＣＫＤＵＭ２の立ち上がりでクリアされ、通常であれば基準クロック信号ＳＣＬＫの半周期分のパルスとして出力される。
【００６５】
ところが、クロック信号ＲＣＬＫの立ち上がりエッジと、基準クロック信号ＳＣＬＫの立ち上がりエッジとが近接している場合、微妙なタイミングのずれによって、Ｄフリップフロップ６（２）の出力信号ＲＣＫＤＵＭ１の立ち上がりが、基準クロック信号ＳＣＬＫのネガティブエッジにかからない場合があり、その結果、エッジ検出信号ＲＣＫのパルス幅が基準クロック信号ＳＣＬＫの１周期半となることがある。すると、以降のパルス信号Ｐ１，Ｐ２の出力タイミングが基準クロック信号ＳＣＬＫの１周期Ｔｓ分遅延する。このように、エッジ検出信号ＲＣＫの出力タイミングには２つの安定状態；メタスタビリティがある。
【００６６】
第２実施形態の時間計測回路４１は、上記のようなケースが発生した場合でも、クロック信号ＲＣＬＫの立ち上がり時点を適切に推定する。そのため、ＴＤＣ４４は、図１２に示すように、エッジ検出信号ＲＣＫの立ち上がりエッジから第１パルス信号Ｐ１の立ち上がりエッジまでの時間差を第１時間差ＤＡＴＡＲとして出力する。また、第１パルス信号Ｐ１の立ち上がりエッジから第２パルス信号Ｐ２の立ち上がりエッジまでの時間差を第２時間差ＤＡＴＡＳとして出力する。
【００６７】
そして、補正回路４５は、ＳＣＬＫカウント回路４３がクリア信号ＣＬＲの入力からトリガ信号ＰＢ１の入力までの間にカウントしたカウント値ＤＳＣＮＴと、ＴＤＣ４４より入力される第１時間差ＤＡＴＡＲ，第２時間差ＤＡＴＡＳとから、カウント値ＤＳＣＮＴの小数点以上の値，小数点以下の値について補正を行う。
【００６８】
再び、図９を参照する。ＲＣＫ＿ＰＰ発生回路４２が出力するエッジ検出信号ＲＣＫ，第１パルス信号Ｐ１及び第２パルス信号Ｐ２は、間欠駆動・間引き駆動制御回路４６に入力される。制御回路４６は、これらの入力信号に基づきトリガ信号ＰＡ，ＰＢ１，ＰＢ２を生成し、ＴＤＣ４４に出力する。トリガ信号ＰＢ１は、ＳＣＬＫカウント回路４３にも与えられている。
【００６９】
図１３に示すように、制御回路４６は、第１パルス信号Ｐ１を、入力端子を共通に接続したＡＮＤゲート４７に与えてトリガ信号ＰＢ１を生成する。Ｄフリップフロップ４８は、出力端子ＱＢが入力端子Ｄに接続されてトグル動作し、クロック端子にはエッジ検出信号ＲＣＫが与えられている。また、出力端子ＱＢはＡＮＤゲート４９の入力端子の一方に与えられており、入力端子の他方には第２パルス信号Ｐ２が与えられている。ＡＮＤゲート４９は、トリガ信号ＰＢ２を出力する。
【００７０】
トリガ信号ＰＡを生成する回路部分は、２つのＲＳフリップフロップ５０，５１及びマルチプレクサ５２で構成されている。ＲＳフリップフロップ５０，５１のセット端子Ｓにはエッジ検出信号ＲＣＫが与えられている。ＲＳフリップフロップ５０，５１のリセット端子Ｒには、それぞれトリガ信号ＰＢ１，ＰＢ２が与えられている。マルチプレクサ５２は、Ｄフリップフロップ４８の出力端子ＱＢのレベルがロー，ハイであれば、それぞれＲＳフリップフロップ５０，５１側を選択する。
【００７１】
図１４に示すように、制御回路４６は、エッジ検出信号ＲＣＫが発生する１回おきにトリガ信号ＰＢ２を出力する。そして、トリガ信号ＰＢ２が出力される場合、トリガ信号ＰＡの長さは基準クロック信号ＳＣＬＫの２周期分；２Ｔｓとなり、トリガ信号ＰＢ２が出力されない場合、トリガ信号ＰＡの長さはＴｓとなる。
【００７２】
図１５に示すように、ＳＣＬＫカウント回路４３は、例えば１６ビットのカウンタ５３と、１６ビットのラッチ５４とで構成される。カウンタ５３は、クリア信号ＣＬＲでゼロクリアされ、基準クロック信号ＳＣＬＫのクロック数をカウントする。図１６にも示すように、ラッチ５４は、カウンタ５３のカウントデータＣＮＴＱをトリガ信号ＰＢ１によりラッチし、ラッチデータＤＳＣＮＴを出力する。
【００７３】
図１７に示すように、ＴＤＣ４４は、第１実施形態のＴＤＣ４に対し、ＯＲゲート５５，ラッチ５６及び５７，遅延回路５８及び５９を付加した構成である。ＯＲゲート５５の入力端子には、トリガ信号ＰＢ１，ＰＢ２が与えられており、ＯＲゲート５５の出力信号は、ラッチ・エンコーダ２３のラッチ信号として与えられる。加算器２６の出力データは、ラッチ５６及び５７に入力されている。ラッチ５６，５７のラッチ信号には、トリガ信号ＰＢ１，ＰＢ２がそれぞれ遅延回路５８，５９を介した信号が与えられる。図１８にも示すように、ラッチ５６，５７の出力データは、それぞれ第１時間差データＤＡＴＡＲ，第２時間差データＤＡＴＡＳとなる。
【００７４】
ＴＤＣ４４のリングディレイライン２１は、信号ＰＡがハイレベルとなる期間だけ動作する。そして、制御回路４６は図１４に示すように、信号ＰＡをエッジ検出信号ＲＣＫが出力された時点から第２パルス信号Ｐ２又はＰ１が出力された時点の間にハイレベルにする。したがって、ＴＤＣ４４は、計測周期毎に上記の時点間だけ、つまり長さ２Ｔｓ，Ｔｓの期間交互に動作することになる。また、制御回路４６からのトリガ信号ＰＢ２が入力されない計測周期では、ラッチ５７のラッチデータが更新されないため、ＴＤＣ４４は１計測周期前にラッチした第２時間差データＤＡＴＡＳを出力することになる。
【００７５】
図１９に示すように、補正回路４５は、減算器６０により第１時間差データＤＡＴＡＲと第２時間差データＤＡＴＡＳとの差分である第１差分値ＤＡＴＡＲ１を求める。また、次段の減算器６１により差分値ＤＡＴＡＲ１と第２時間差データＤＡＴＡＳとの差分である第２差分値ＤＡＴＡＲ２を求める。第１時間差データＤＡＴＡＲと第１差分値ＤＡＴＡＲ１とは、それぞれマルチプレクサ６２の入力端子に与えられている。マルチプレクサ６２は、第１差分値ＤＡＴＡＲ１のＭＳＢ値が「０」であればＤＡＴＡＲ１側を選択し、ＭＳＢ値が「１」であればＤＡＴＡＲ側を選択する。
【００７６】
減算器６１の出力端子とマルチプレクサ６２の出力端子とは、それぞれマルチプレクサ６３入力端子に接続されている。マルチプレクサ６３は、第２差分値ＤＡＴＡＲ２のＭＳＢ値が「０」であればＤＡＴＡＲ２側を選択し、ＭＳＢ値が「１」であればマルチプレクサ６２側を選択する。
【００７７】
除算器６４は、マルチプレクサ６３の出力データを第２時間差データＤＡＴＡＳで除算して小数点以下の補正データを求める。一方、ＳＣＬＫカウント回路４３の出力データＤＳＣＮＴは、減算器６５，マルチプレクサ６６及び６７に与えられている。マルチプレクサ６６には、減算器６５により出力データＤＳＣＮＴをデクリメントしたデータも与えられている。マルチプレクサ６６は、第１差分値ＤＡＴＡＲ１のＭＳＢ値が「０」であれば減算器６５側，つまりデータ「ＤＳＣＮＴ−１」を選択し、ＭＳＢ値が「１」であればデータＤＳＣＮＴを選択する。
【００７８】
マルチプレクサ６６の出力データは、減算器６８によりデクリメントされる。マルチプレクサ６７には、上記のデクリメントされたデータも与えられている。マルチプレクサ６７は、第２差分値ＤＡＴＡＲ２のＭＳＢ値が「０」であれば減算器６８側，つまりデータ「ＤＳＣＮＴ−２」を選択し、ＭＳＢ値が「１」であればデータＤＳＣＮＴを選択する。
【００７９】
マルチプレクサ６７の出力データと除算器６４の出力データとは、減算器６９に入力されている。尚、マルチプレクサ６７の出力データは、データＤＳＣＮＴの小数点以上のデータであるが、小数点以下のデータにオール「０」を付加して減算器６９に入力する。減算器６９は、マルチプレクサ６７が出力するＤＳＣＮＴの小数点以上のデータより、除算器６４が出力する小数点以下のデータを減じてデータＤＯＵＴを出力する。
【００８０】
図２０は、図１９に示す補正回路４５の動作をフローチャートで示したものである。先ず、第１時間差データＤＡＴＡＲと第２時間差データＤＡＴＡＳとを比較し（Ｓ１）、ＤＡＴＡＲ≧ＤＡＴＡＳであれば（ＮＯ）第１差分値ＤＡＴＡＲ１を求める（Ｓ２）。そして、第１差分値ＤＡＴＡＲ１と第２時間差データＤＡＴＡＳとを比較し（Ｓ３）、ＤＡＴＡＲ１≧ＤＡＴＡＳであれば（ＮＯ）第２差分値ＤＡＴＡＲ２を求める（Ｓ４）。
ステップＳ１でＤＡＴＡＲ＜ＤＡＴＡＳであれば（ＹＥＳ）、データＤＯＵＴは（１）式となる（Ｓ５）。
ＤＯＵＴ＝ＤＳＣＮＴ−（ＤＡＴＡＲ／ＤＡＴＡＳ）  …（１）
ステップＳ３でＤＡＴＡＲ１＜ＤＡＴＡＳであれば（ＹＥＳ）、データＤＯＵＴは（２）式となる（Ｓ６）。
ＤＯＵＴ＝ＤＳＣＮＴ−１−（ＤＡＴＡ１／ＤＡＴＡＳ）  …（２）
ステップＳ４を実行した場合、データＤＯＵＴは（３）式となる（Ｓ７）。
ＤＯＵＴ＝ＤＳＣＮＴ−２−（ＤＡＴＡ２／ＤＡＴＡＳ）  …（３）
【００８１】
クロック信号ＲＣＬＫの周期を求めるには、クロック信号ＲＣＬＫの立ち上がりエッジが出力された時点の間隔を求めれば良いので、補正回路４５が出力するデータＤＯＵＴを２個の直列レジスタにより、補正回路４５が出力するデータ値ＤＯＵＴが確定した後のタイミングをトリガとしてラッチする。これらのラッチデータをＤＡＴＡ１，ＤＡＴＡ２とする。図２１に示す周期演算回路７１は、補正回路４５の後段に配置される。減算器７２は、データをＤＡＴＡ２，ＤＡＴＡ１の差分ＤＡＴＡＱ１を出力する。また、減算器７３は、１６ビットカウント値の最大値であるオール「１」データよりラッチデータＤＡＴＡ１を減じて、加算器７４に出力する。加算器７４は、ラッチデータＤＡＴＡ２に減算器７３の減算結果を加算する。
【００８２】
マルチプレクサ７５の入力端子には、減算器７２の出力データＤＡＴＡＱ１と、加算器７４の加算結果とが与えられている。マルチプレクサ７５は、ＤＡＴＡＱ１のＭＳＢ値が「０」であれば減算器７２側，つまりデータＤＡＴＡＱ１を選択し、ＭＳＢ値が「１」であれば加算器７４の加算結果を選択して計測対象信号ＲＣＬＫの立上りエッジの出力間隔，すなわち周期を示すデータＤＡＴＡＱとする。周期演算回路７１は、時間差測定部の一例である。
【００８３】
図２２は、時間計測回路４１について実測を行った結果を示す。小数点以上を１６ビット，小数点以下を８ビットで表現し、基準クロックＳＣＬＫの周波数１０ＭＨｚにより、計測対象信号ＲＣＬＫの周波数５ｋＨｚを計測した。グラフの横軸「Ｓａｍｐｌｅ」は各測定回数であり、縦軸「ｄａｔａ」は周期演算回路７１の出力データＤＡＴＡＱである。
図中の「Ｎ合計」は総測定回数であり、「合計」は出力データＤＡＴＡＱの「Ｎ合計」の総和である。分解能は、
１００ｎｓ／２５６＝０．３９０６ｎｓ
であり、標準偏差σとの積は、
１．６１０５８×０．３９０６ｎｓ＝０．６２９１ｎｓ
になる。
【００８４】
図２３は、性能比較するため、従来構成として示す１８０ｎｍ−ＣＭＯＳで試作したＤＣＯ（Digital Controlled Oscillator）である。図２４は、ＤＣＯを室温で、電源電圧１．８Ｖで動作させた場合の周波数制御データに対する（Ａ）発振周期，（Ｂ）発振周期ジッタの最大値，最小値の差であるpeak to peak値，（Ｃ）同ジッタの標準偏差である。ＤＣＯはＴＤＣの逆変換回路であるから、ＤＣＯの出力であるパルス時間差のジッタは、ＴＤＣの出力であるデータ値のジッタと同程度であると言える。
【００８５】
ＲＣＬＫの周波数は５ｋＨｚ，周期は２００μｓである。（Ａ）より、周期２００μｓに対応する周波数制御データは「１００００００」となる。この制御データに対応するジッタの標準偏差σは、（Ｃ）より約７ｎｓとなる。したがって、時間計測回路４１の性能は、従来構成に比較して１桁以上向上している。
また、時間計測回路４１について、標準偏差を平均値で除した揺らぎ，つまりジッタは、
１．６１０５８／５１２０００．６９９３
であり、約３２万分の１となる。これに対して、従来構成では、周期２００μｓに対する標準偏差σが７ｎｓであるから約３万分の１程度であるから、やはり性能が１桁程度向上している。
【００８６】
以上のように第２実施形態によれば、時間計測回路４１において、ＲＣＫ−ＰＰ発生回路４２は、計測対象信号ＲＣＬＫのエッジを検出してエッジ検出信号ＲＣＫを出力すると共に、信号ＲＣＫが出力された後に基準クロックＳＣＬＫのエッジが発生した時点を基準時点とし、この基準時点より後に基準クロックＳＣＬＫに同期して第１パルス信号Ｐ１を出力し、それに続く基準クロックＳＣＬＫの１周期後に第２パルス信号Ｐ２を出力する。ＳＣＬＫカウント回路４３は、第１パルス信号Ｐ１が出力される時点を基準クロックＳＣＬＫにより計測する。
【００８７】
ＴＤＣ４４は、ディレイライン２２により生成されるパルス信号を用いて、エッジ検出信号ＲＣＫが出力された時点から第１パルス信号Ｐ１が出力された時点までの第１時間差ＤＡＴＡＲ，第１パルス信号Ｐ１が出力された時点から第２パルス信号Ｐ２が出力された時点までの第２時間差ＤＡＴＡＳをそれぞれ計測する。そして、補正回路４５は、エッジ検出信号ＲＣＫが出力された時点の小数点以上に相当する値と小数点以下に相当する値とについて時間差ＤＡＴＡＲ，ＤＡＴＡＳを用いて補正を行う。
【００８８】
このように構成すれば、エッジ検出信号ＲＣＫのパルス幅が、ＲＣＫ−ＰＰ発生回路４２の構成に起因して異なることで、当該信号に続いて出力される第１，第２パルス信号Ｐ１，Ｐ２のタイミングが遅延した際にも、補正回路４５が補正を行うことでエッジ検出信号ＲＣＫが出力された時点の小数点以上及び小数点以下に相当する値をより正確に得ることができる。
【００８９】
また、補正回路４５は、時間差ＤＡＴＡＲが基準クロックＳＣＬＫの１周期以上の長さであれば、その周期を単位として１単位以上減算することで時間差ＤＡＴＡＲが基準クロックの１周期未満となるように補正すると共に、ＴＤＣ４４の計測値より前記減算した単位数を減算して補正する。具体的には、時間差ＤＡＴＡＲが時間差ＤＡＴＡＳよりも小であれば、ＳＣＬＫカウント回路４３の計測値ＤＳＣＮＴより、商ＤＡＴＡＲ／ＤＡＴＡＳを減じて信号ＲＣＬＫが出力された時点を求め、時間差ＤＡＴＡＲが時間差ＤＡＴＡＳ以上であれば第１差分値ＤＡＴＡＲ１を求める。また、第１差分値ＤＡＴＡＲ１が第２時間差ＤＡＴＡＳよりも小であれば、計測値ＤＳＣＮＴより、第１差分値を第２時間差で除した商ＤＡＴＡＲ１／ＤＡＴＡＳに「１」を加えた値を減じて信号ＲＣＬＫの出力時点を求める。
【００９０】
更に、第１差分値ＤＡＴＡＲ１が第２時間差ＤＡＴＡＳ以上であれば、第２差分値ＤＡＴＡ２を求める。そして、計測値ＤＳＣＮＴより、商ＤＡＴＡ２／ＤＡＴＡＳに「２」を加えた値を減じて信号ＲＣＫの出力時点を求める。このように構成すれば、エッジ検出信号ＲＣＫのパルス幅が、基準クロックの１周期以上又は２周期以上となった場合でも、補正回路４５がそれぞれの場合に対応して、エッジ検出信号ＲＣＫが出力された時点の小数点以上及び小数点以下に相当する値を適切に補正できる。
【００９１】
また、制御回路４６は、ＴＤＣ４４を、エッジ検出信号ＲＣＫが出力された時点から第２パルス信号Ｐ２が出力された時点の間に動作させるように制御する。すなわち、ＴＤＣ４４が有するディレイライン２１は、複数の遅延素子ＤＵを直列接続した構造であり高速で動作するため、比較的消費電力が多い回路である。したがって、制御回路４６がＴＤＣ４４を上記のように必要となる期間だけ間欠的に動作させることで、消費電力を低減できる。
【００９２】
更に、制御回路４６は、ＴＤＣ４４に対し第２パルス信号Ｐ２と同じタイミングの信号であるトリガ信号ＰＢ２を入力する頻度を、エッジ検出信号ＲＣＫが入力される頻度の１／２に設定する。また、トリガ信号ＰＢ２を入力しない計測周期では、ＴＤＣ４４を、エッジ検出信号ＲＣＫが出力された時点から第１パルス信号Ｐ１が出力された時点の間に動作させるように制御する。そして、ＴＤＣ４４は、トリガ信号ＰＢ２が入力されない時は、前回までに求めていた第２時間差ＤＡＴＡＳを出力する。このように構成すれば、ＴＤＣ４４に対しトリガ信号ＰＢ２が入力されない計測周期では、ＴＤＣ４４の動作期間が短くなるので消費電力を低減できる。
【００９３】
加えて、周期演算回路７１により、計測対象信号ＲＣＬＫの連続した立上りエッジの出力時点を示すデータをＤＡＴＡ２，ＤＡＴＡ１に基づいて、これらのデータをそれぞれラッチするタイミングがＳＣＬＫカウント回路４３のカウント値がオーバーフローするタイミングを跨いだ場合でも、ＲＣＬＫの周期データＤＡＴＡＱを精確に得ることができる。
【００９４】
（第３実施形態）
図２５に示す第３実施形態の周期演算回路８１は、周期演算回路７１に替わるものであり、データＤＡＴＡ２，ＤＡＴＡ１をそれぞれラッチするレジスタ８２，８３も含んで構成されている。補正回路４５より出力されるデータＤＯＵＴは、直列に接続されたレジスタ８２，８３によりラッチされる。ラッチ信号は、第２パルス信号Ｐ２を遅延回路８４により遅延させた信号である。
【００９５】
データＤＯＵＴが１６ビットである場合、レジスタ８２では、第１７ビットをＭＳＢとしてデータ「１」を付加し、レジスタ８２ではＭＳＢとしてデータ「０」を付加する。そして、減算器８５によりデータＤＡＴＡ２，ＤＡＴＡ１の差を取り、減算結果ＤＯＵＴＱを１６ビットで出力する。このように構成した場合も、データＤＡＴＡ２，ＤＡＴＡ１をそれぞれラッチするタイミングがＳＣＬＫカウント回路４３のカウント値がオーバーフローするタイミングを跨いでも、ＲＣＬＫの周期データＤＡＴＡＱを精確に得ることができる。
【００９６】
（第４実施形態）
第４実施形態は、第２実施形態の時間計測回路４１を積分型Ａ／Ｄコンバータに適用した場合を示す。図２６に示すように、積分型Ａ／Ｄコンバータ９１は、ミラー積分回路９２，コンパレータ９３及び一般的に使用されるカウンタに替わる時間計測回路９４を備えている。時間計測回路９４は、時間計測回路４１のＳＣＬＫカウント回路４３をＳＣＬＫカウント回路９５に置き換えたものである。また、ＲＣＫ−ＰＰ発生回路４２には、コンパレータ９３の出力信号が計測対象信号ＲＣＬＫに相当する信号として入力されている。ミラー積分回路９２は、ランプ波信号出力回路の一例である。
【００９７】
ＳＣＬＫカウント回路９５は、ミラー積分回路９２の帰還コンデンサＣｏに並列に接続されているスイッチＳ１のオンオフを制御する信号Ｓｃを生成して出力する。また、ＳＣＬＫカウント回路９５は、第２実施形態では外部より与えられていたクリア信号ＣＬＲを内部で生成してＴＤＣ４４に出力する。また、ＳＣＬＫカウント回路９５には、クリア信号ＣＬＲに替わって強制クリア信号ＡＬＬＣＬＲが外部より入力されている。
【００９８】
図２７に示すように、ＳＣＬＫカウント回路９５では、減算器９６に被減算値として例えば「１００」が与えられ、減算値としてカウンタ５３のカウント値ＣＮＴＱが与えられている。減算器９６の出力端子はＤフリップフロップ９７の負論理の入力端子Ｄに接続されており、減算器９６は、減算結果が「０」になると出力端子のレベルをハイからローに変化させる。Ｄフリップフロップ９７の出力端子Ｑは、次段のＤフリップフロップ９８の入力端子Ｄに接続されている。Ｄフリップフロップ９７，９８のクロック端子には、基準クロック信号ＳＣＬＫが与えられているが、Ｄフリップフロップ９８はネガティブエッジトリガである。
【００９９】
ＡＮＤゲート９９の正論理入力端子，負論理入力端子は、それぞれＤフリップフロップ９７，９８の出力端子Ｑに接続されている。ＯＲゲート１００の入力端子の一方はＤフリップフロップ９７の出力端子Ｑに接続されており、入力端子の他方には強制クリア信号ＡＬＬＣＬＲが与えられている。ＯＲゲート１００は、スイッチＳ１のオンオフ制御信号を出力する。ＯＲゲート１０１の入力端子の一方はＡＮＤゲート９９の出力端子に接続されており、入力端子の他方には強制クリア信号ＡＬＬＣＬＲが与えられている。ＯＲゲート１０１は、クリア信号ＣＬＲを出力する。減算器９６からＯＲゲート１０１までによって、同期信号出力部１０２が構成されている。
【０１００】
次に、第４実施形態の作用について説明する。図２８に示すように、ＳＣＬＫカウント回路９５は、基準クロック信号ＳＣＬＫのパルスカウント値が「１００」に達する毎にクリア信号ＣＬＲを半周期だけアクティブレベルであるハイにしてカウンタ５３をリセットする。また、クリア信号ＣＬＲがハイレベルになるタイミングに同期して、オンオフ制御信号Ｓｃも１周期だけハイレベルになる。これにより、スイッチＳ１がオンしてミラー積分回路９２の帰還コンデンサＣｏが短絡される。
【０１０１】
オンオフ制御信号Ｓｃの立下りでスイッチＳ１はオフになり、帰還コンデンサＣｏが基準電圧で充電され始め、ランプ波信号の出力が開始されると共にカウンタ５３がクリアされる。コンパレータ９３は、Ａ／Ｄ変換対象電圧である入力電圧とランプ波信号のレベルとを比較し、ランプ波信号のレベルが入力電圧に達すると出力信号ＲＣＬＫをハイレベルに変化させる。したがって、補正回路４５が出力するデータＤＯＵＴは、オンオフ制御信号Ｓｃの立下りから出力信号ＲＣＬＫの立ち上がりまでの時間差を計測した値，つまり入力電圧をＡ／Ｄ変換したデータ値になる。
【０１０２】
以上のように第４実施形態によれば、時間計測回路９４を用いて積分型Ａ／Ｄコンバータ９１を構成した。ＲＣＫ−ＰＰ発生回路４２には、計測対象信号としてコンパレータ９３の出力信号を入力し、ＳＣＬＫカウント回路９５に、ミラー積分回路９２の帰還コンデンサＣｏに並列接続されるスイッチＳ１をターンオフするスイッチ制御信号Ｓｃとカウンタ５３の計測値をクリアするクリア信号ＣＬＲとを同期させて、一定周期毎に出力する同期信号出力部１０２を備える。
【０１０３】
このように構成すれば、ＳＣＬＫカウント回路９５は、ランプ波信号の出力が開始された時点から計測を開始し、ランプ波信号のレベルが入力電圧を超えるとコンパレータ９３の出力信号が変化して、ＲＣＫ−ＰＰ発生回路４２はエッジ検出信号ＲＣＫを出力する。したがって、時間計測回路９４は、ランプ波信号の出力が開始された時点からランプ波信号のレベルが入力電圧を超えた時点までの期間を計測することで、入力電圧のＡ／Ｄ変換値に相当する値を得る。これにより、Ａ／Ｄ変換値を高い精度で得ることができる。
【０１０４】
（その他の実施形態）
各周波数の設定等は、個別の設計に応じて適宜変更すれば良い。
パルス信号Ｐ１については、必ずしも基準時点より基準クロック信号ＳＣＬＫの１周期後に発生させる必要は無く、一定時間の経過後に発生させれば良い。その場合、パルス信号Ｐ２は、信号ＳＣＬＫの２周期より前記一定時間を減じた時間となるので、その時間より信号ＳＣＬＫの１周期を求めれば良い。
【０１０５】
パルス信号Ｐ３については、必ずしもパルス信号Ｐ２より基準クロック信号ＳＣＬＫの１周期後に発生させる必要は無く、パルス信号Ｐ２が発生した後に発生させれば良い。
第２実施形態において、ＴＤＣ４４に対しトリガ信号ＰＢ２を計測周期毎に入力しても良く、それに伴い、トリガ信号ＰＡを常に基準クロック信号ＳＣＬＫの２周期分の長さとしても良い。また、ＴＤＣ４４を常時動作させても良い。
第４実施形態のミラー積分回路９２に替えて、例えば特許第６１４３１９０号公報に開示されているように、定電流源により構成される単位回路２２を用いてランプ波信号を生成しても良い。
【０１０６】
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【符号の説明】
【０１０７】
図面中、１は時間計測回路、２はＲＣＫ＿ＰＰ発生回路、３はＳＣＬＫカウント回路、４はＴＤＣ、５は小数点以上・小数点以下補正回路を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４Ａ】
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【図２４Ｂ】
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【図２４Ｃ】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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