(57)【要約】【課題】工数の増加を抑制しつつ、ゲートトレンチのゲート絶縁膜とは個別に、ダミートレンチのゲート絶縁膜不良のスクリーニングを行うことができる絶縁ゲート型半導体装置の製造方法を提供する。【解決手段】ゲートトレンチ５１及びダミートレンチ４２を掘る工程と、ダミートレンチ４２にゲート絶縁膜６を介してダミー電極７２を埋め込み、且つゲートトレンチ５１にゲート絶縁膜６を介してゲート電極７１を埋め込む工程と、ダミー電極７２上を露出し、且つゲート電極７１を覆うように検査用絶縁膜１１を選択的に形成する工程と、ダミー電極７２及び検査用絶縁膜１１上に検査用導電膜２０を堆積する工程と、検査用導電膜２０と電荷輸送領域１の間に電圧を印加することにより、ダミートレンチ５１内のゲート絶縁膜６の絶縁特性を選択的に検査する工程とを含む。【選択図】図１０
2020136601.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の電荷輸送領域と、
前記電荷輸送領域上の第２導電型の注入制御領域と、
前記注入制御領域上の第１導電型の主電荷供給領域と、
前記主電荷供給領域及び前記注入制御領域を貫通し、前記電荷輸送領域に到達するダミートレンチに、ゲート絶縁膜を介して埋め込まれたダミー電極と、
前記主電荷供給領域及び前記注入制御領域を貫通し、前記電荷輸送領域に到達するゲートトレンチに、前記ゲート絶縁膜を介して埋め込まれたゲート電極と、
前記ゲート電極上の第１層間絶縁膜と、
前記ダミー電極上の第２層間絶縁膜と、
を備え、
前記第１層間絶縁膜が、前記第２層間絶縁膜よりも１層以上多い複数の絶縁膜の積層構造を有することを特徴とする絶縁ゲート型半導体装置。
【請求項２】
前記第１層間絶縁膜が、前記ゲート電極上の検査用絶縁膜、前記検査用絶縁膜上の接続用絶縁膜及び前記接続用絶縁膜上の上層絶縁膜の積層構造からなり、
前記第２層間絶縁膜が、前記ダミー電極上の前記接続用絶縁膜及び前記上層絶縁膜の積層構造からなる
ことを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項３】
前記検査用絶縁膜及び前記接続用絶縁膜は、互いに同一材料からなることを特徴とする請求項２に記載の絶縁ゲート型半導体装置。
【請求項４】
第１導電型の電荷輸送領域上に第２導電型の注入制御領域を形成する工程と、
前記注入制御領域上に第１導電型の電荷供給領域を形成する工程と、
前記電荷供給領域及び前記注入制御領域を貫通するようにゲートトレンチ及びダミートレンチを掘る工程と、
前記ダミートレンチにゲート絶縁膜を介してダミー電極を埋め込み、且つ前記ゲートトレンチに前記ゲート絶縁膜を介してゲート電極を埋め込む工程と、
前記ダミー電極上を露出し、且つ前記ゲート電極を覆うように検査用絶縁膜を選択的に形成する工程と、
前記ダミー電極及び前記検査用絶縁膜上に検査用導電膜を堆積する工程と、
前記検査用導電膜と前記電荷輸送領域の間に電圧を印加することにより、前記ダミートレンチ内の前記ゲート絶縁膜の絶縁特性を選択的に検査する工程と、
を含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項５】
前記検査する工程の後に、前記検査用導電膜を除去する工程を更に含むことを特徴とする請求項４に記載の絶縁ゲート型半導体装置の製造方法。
【請求項６】
前記検査用導電膜を除去する工程の後に、前記検査用絶縁膜を被覆するように接続用絶縁膜を堆積する工程と、
前記接続用絶縁膜にコンタクトホールを開孔する工程と、
前記コンタクトホールを介して、前記主電荷供給領域に電気的に接続される主電荷供給電極を形成する工程と、
を更に含むことを特徴とする請求項５に記載の絶縁ゲート型半導体装置の製造方法。
【請求項７】
前記検査用導電膜を除去する工程の後に、前記検査用絶縁膜を被覆するように接続用絶縁膜を堆積する工程と、
前記接続用絶縁膜を被覆するように上層絶縁膜を堆積する工程と、
前記接続用絶縁膜及び前記上層絶縁膜にコンタクトホールを開孔する工程と、
前記コンタクトホールを介して、前記主電荷供給領域に電気的に接続される主電荷供給電極を形成する工程と、
を更に含むことを特徴とする請求項５に記載の絶縁ゲート型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート構造を有する絶縁ゲート型半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
トレンチゲート構造を有する絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）において、スイッチング損失の原因であるゲート−コレクタ間の容量の低減等のために、複数のトレンチのうちの一部のトレンチ（ダミートレンチ）にダミー電極を埋め込み、ダミー電極をエミッタ電極に電気的に接続した構造が知られている。
【０００３】
特許文献１は、ダミートレンチのゲート絶縁膜の品質確保のために、ゲートトレンチとダミートレンチがデバイス構成上分離される前に、トレンチ全体に亘ってゲート絶縁膜不良のスクリーニングを行う方法を開示する。
【０００４】
しかしながら、特許文献１の方法では、トレンチ全体に亘ってゲート絶縁膜の試験を同時に行うため、試験時に比較的大きな電圧を印加する必要があり、不良素子の破壊時にパーティクルが多量に発生する。そこで、パーティクルの発生を抑制のために、ダミートレンチのゲート絶縁膜の要求耐性に合わせたスクリーニング条件にしても、製造プロセスの完了後にゲートトレンチのゲート絶縁膜に対して試験を再度行うこととなり、ゲート絶縁膜の経時絶縁破（Time Dependent Dielectric Breakdown：ＴＤＤＢ）耐性が低下する。一方、製造プロセスの完了後にスクリーニングを行わない場合には、製造途中のスクリーニング後のプロセスダメージについてスクリーニングができない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第６３０４４４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記課題に鑑み、本発明は、工数の増加を抑制しつつ、ゲートトレンチのゲート絶縁膜とは個別に、ダミートレンチのゲート絶縁膜不良のスクリーニングを行うことができる絶縁ゲート型半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様は、（ａ）第１導電型の電荷輸送領域と、（ｂ）電荷輸送領域上の第２導電型の注入制御領域と、（ｃ）注入制御領域上の第１導電型の主電荷供給領域と、（ｄ）主電荷供給領域及び注入制御領域を貫通し、電荷輸送領域に到達するダミートレンチに、ゲート絶縁膜を介して埋め込まれたダミー電極と、（ｅ）主電荷供給領域及び注入制御領域を貫通し、電荷輸送領域に到達するゲートトレンチに、ゲート絶縁膜を介して埋め込まれたゲート電極と、（ｆ）ゲート電極上の第１層間絶縁膜と、（ｇ）ダミー電極上の第２層間絶縁膜とを備え、第１層間絶縁膜が、第２層間絶縁膜よりも１層以上多い複数の絶縁膜の積層構造を有する絶縁ゲート型半導体装置であることを要旨とする。
【０００８】
本発明の他の態様は、（ａ）第１導電型の電荷輸送領域上に第２導電型の注入制御領域を形成する工程と、（ｂ）注入制御領域上に第１導電型の電荷供給領域を形成する工程と、（ｃ）電荷供給領域及び注入制御領域を貫通するようにゲートトレンチ及びダミートレンチを掘る工程と、（ｄ）ダミートレンチにゲート絶縁膜を介してダミー電極を埋め込み、且つゲートトレンチにゲート絶縁膜を介してゲート電極を埋め込む工程と、（ｅ）ダミー電極上を露出し、且つゲート電極上を覆うように検査用絶縁膜を選択的に形成する工程と、（ｆ）ダミー電極及び検査用絶縁膜上に検査用導電膜を堆積する工程と、（ｇ）検査用導電膜と電荷輸送領域の間に電圧を印加することにより、ダミートレンチ内のゲート絶縁膜の絶縁特性を選択的に検査する工程とを含む絶縁ゲート型半導体装置の製造方法であることを要旨とする。
【発明の効果】
【０００９】
本発明によれば、工数の増加を抑制しつつ、ゲートトレンチのゲート絶縁膜とは個別に、ダミートレンチのゲート絶縁膜不良のスクリーニングを行うことができる絶縁ゲート型半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】実施形態に係る絶縁ゲート型半導体装置の一例を示す平面図である。
【図２】図１のＡ−Ａ´方向から見た断面図である。
【図３】図１のＢ−Ｂ´方向から見た断面図である。
【図４】実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を示す工程断面図である。
【図５】実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を示す図４に引き続く工程断面図である。
【図６】実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を示す図５に引き続く工程断面図である。
【図７】実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を示す図６に引き続く工程平面である。
【図８Ａ】実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を示す図７に引き続く工程平面である。
【図８Ｂ】図８ＡのＡ−Ａ´方向から見た工程断面図である。
【図９】実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を示す図８Ａ及び図８Ｂに引き続く工程断面図である。
【図１０】実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を示す図９に引き続く工程断面図である。
【図１１】実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を示す図１０に引き続く工程断面図である。
【図１２】実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を示す図１１に引き続く工程断面図である。
【図１３】実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を示す図１２に引き続く工程断面図である。
【図１４】実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を示す図１３に引き続く工程断面図である。
【図１５】実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を示す図１４に引き続く工程断面図である。
【図１６】比較例に係る絶縁ゲート型半導体装置の製造方法を示す工程断面図である。
【図１７】比較例に係る絶縁ゲート型半導体装置の製造方法を示す図１６に引き続く工程断面図である。
【発明を実施するための形態】
【００１１】
以下において、図面を参照して実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１２】
本明細書において、絶縁ゲート型半導体装置の「主電荷供給領域」とは、主電流を構成するキャリアを供給する領域の意であり、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）においてはエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を意味する。絶縁ゲート型電界効果トランジスタ（ＭＩＳＦＥＴ）や絶縁ゲート型静電誘導トランジスタ（ＭＩＳＳＩＴ）においてソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。又、ＭＩＳ制御静電誘導サイリスタ（ＳＩサイリスタ）等の絶縁ゲート型サイリスタにおいてはアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。「主電荷受領領域」とは、主電流を構成する多数キャリアを受領する領域の意であり、ＭＩＳＦＥＴやＭＩＳＳＩＴにおいては上記主電荷供給領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。ＩＧＢＴにおいては上記主電荷供給領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を意味する。ＭＩＳ制御ＳＩサイリスタ等においては上記主電荷供給領域とはならないアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。なお、ＩＧＢＴ等のようにバイポーラ動作をする半導体装置においては、主電流を構成する多数キャリアとは反対の電荷を有する少数キャリアが「主電荷受領領域」から、供給される場合がある。
【００１３】
このように、「主電荷供給領域」がソース領域であれば、「主電荷受領領域」はドレイン領域を意味し、一方と主電荷受領領域の間を「主電流」が流れる。例えばＩＧＢＴの場合は主電流にはコレクタ電流が該当し、「主電荷供給領域」がエミッタ領域であれば、「主電荷受領領域」はコレクタ領域を意味する。「主電荷供給領域」がアノード領域であれば、「主電荷受領領域」はカソード領域を意味する。バイアス関係を交換すれば、ＭＩＳＦＥＴ等の場合、「主電荷供給領域」の機能と「主電荷受領領域」の機能を交換可能な場合がある。更に、本明細書において単に「主電荷供給領域」と記載する場合は、技術的に適切な主電荷供給領域又は主電荷受領領域のいずれか一方の半導体領域を意味する包括的な表現である。そして主電荷供給領域にオーミック接触等により電気的に接続される電極を「主電荷供給電極」と定義し、主電荷受領領域にオーミック接触等により電気的に接続される電極を「主電荷供受領電極」と定義する。なお、主電荷供給領域と主電荷供給電極との間、主電荷受領領域と主電荷供受領電極の間には接続用のプラグやシリサイド層が含まれていても構わない。
【００１４】
また、以下の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。また、「ｎ」や「ｐ」に付す「＋」や「−」は、「＋」及び「−」が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。但し、同じ「ｎ」と「ｎ」とが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。
【００１５】
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
【００１６】
＜絶縁ゲート型半導体装置＞
実施形態に係る絶縁ゲート型半導体装置として、トレンチゲート構造を有するＩＧＢＴを例示する。実施形態に係る絶縁ゲート型半導体装置は、例えばＩＧＢＴと還流ダイオード（ＦＷＤ）を１チップ化した逆導通ＩＧＢＴ（ＲＣ−ＩＧＢＴ）であってよい。
【００１７】
実施形態に係る絶縁ゲート型半導体装置は、図１に示すように、ゲートトレンチ５１，５２及びダミートレンチ４１，４２，４３，４４を備える。図１では便宜上、ゲートトレンチ５１，５２及びダミートレンチ４１〜４４上に配置される層間絶縁膜、主電荷供給電極（エミッタ電極）及び保護膜等を省略している。また、図１では便宜上、検査用絶縁膜１１の下層に位置するゲート表面配線１４、ゲートトレンチ５１，５２を破線で模式的に示している。また、接続ランド１４ａ，１４ｂ，１４ｃ，１４ｄの下層に位置するダミートレンチ４１，４２，４３，４４を破線で模式的に示している。
【００１８】
ダミートレンチ４１〜４４は、図１では下端を省略するが、互いに平行に延伸する２本のストライプ部の上端及び下端を互いに接続した扁平なＯ字状の平面パターンを有する。ダミートレンチ４１〜４４は、ダミートレンチ４１〜４４のそれぞれの２本のストライプ部が互いに平行に並ぶように周期的に設けられている。なお、ダミートレンチ４１〜４４の個数、幅、ストライプ部の長さ等は特に限定されない。ダミートレンチ４１〜４４は、Ｏ字状の平面パターンの代わりに、Ｉ字状の平面パターンを有していてもよい。
【００１９】
ゲートトレンチ５１，５２は、ダミートレンチ４２，４４の周囲を囲むように扁平Ｏ字状の平面パターンを有する。ゲートトレンチ５１は、ダミートレンチ４１〜４４のストライプ部に平行に延伸するストライプ部５１１，５１２と、隣接するストライプ部５１１，５１２同士を接続する接続部５１３を有する。ゲートトレンチ５２は、ダミートレンチ４１〜４４のストライプ部に平行に延伸するストライプ部５２１，５２２と、隣接するストライプ部５２１，５２２同士を接続する接続部５２３を有する。
【００２０】
なお、ゲートトレンチ５１，５２の個数、幅、ゲートトレンチ５１，５２のストライプ部５１１，５１２，５２１，５２２の長さ等は特に限定されない。ゲートトレンチ５１，５２の幅は、ダミートレンチ４１〜４４の幅と同一であってよく、互いに異なってもよい。ゲートトレンチ５１，５２は、Ｏ字状の平面パターンの代わりに、Ｕ字状の平面パターンが逆向きに接続され、ダミートレンチ４１〜４４の間を蛇行しながら通過するメアンダラインを構成していてもよい。
【００２１】
ゲートトレンチ５１，５２の接続部５１３、５２３上には、ゲート表面配線１４が配置されている。ダミートレンチ４１〜４４のそれぞれの端部上には、ゲート表面配線１４と離間するように接続ランド１４ａ〜１４ｄが設けられている。ゲート表面配線１４及び接続ランド１４ａ〜１４ｄは、例えば燐（Ｐ）等の不純物を高不純物濃度に添加したポリシリコン（ドープドポリシリコン（ＤＯＰＯＳ））等からなる。
【００２２】
図２は、図１のＡ−Ａ´方向から見た断面図である。図２に示すように、実施形態に係る絶縁ゲート型半導体装置は、第１導電型（ｎ−型）の電荷輸送領域（ドリフト領域）１を備える。電荷輸送領域１は、主電流となるキャリア（電子）をドリフト電界で輸送することが可能な半導体領域である。電荷輸送領域１の上部には、第２導電型（ｐ型）のボディ領域である注入制御領域（ベース領域）２が設けられている。注入制御領域２は、電荷輸送領域１に注入されるキャリアを制御する半導体領域である。注入制御領域２の上部には、電荷輸送領域１よりも高不純物濃度のｎ＋型の主電荷供給領域（エミッタ領域）３ａ，３ｂ，３ｃ，３ｄが設けられている。
【００２３】
なお、図示を省略するが、注入制御領域２の上部に主電荷供給領域３ａ〜３ｄと接するように第２導電型（ｐ＋型）のコンタクト領域が設けられていてもよい。例えば、図１に示したゲートトレンチ５１，５２のストライプ部５１１，５１２，５２１，５２２が延伸する方向に平行に、主電荷供給領域３ａ〜３ｄ及びコンタクト領域が交互に周期的に設けられていてもよい。
【００２４】
図２に示すように、主電荷供給領域３ａ〜３ｄの上面から、主電荷供給領域３ａ〜３ｄ及び注入制御領域２を貫通し、電荷輸送領域１の上部に達するように、ダミートレンチ４２及びゲートトレンチ５１が設けられている。ダミートレンチ４２及びゲートトレンチ５１は略同一の深さを有する。
【００２５】
ダミートレンチ４２及びゲートトレンチ５１の底面及び側面にはゲート絶縁膜６が設けられている。ゲート絶縁膜６としては、シリコン酸化膜（ＳｉＯ２膜）の他、シリコン酸窒化（ＳｉＯＮ）膜、ストロンチウム酸化物（ＳｒＯ）膜、シリコン窒化物（Ｓｉ３Ｎ４）膜、アルミニウム酸化物（Ａｌ２Ｏ３）膜、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ２Ｏ３）膜、ハフニウム酸化物（ＨｆＯ２）膜、ジルコニウム酸化物（ＺｒＯ２）膜、タンタル酸化物（Ｔａ２Ｏ５）膜、ビスマス酸化物（Ｂｉ２Ｏ３）膜のいずれか１つの単層膜或いはこれらの複数を積層した複合膜等が採用可能である。
【００２６】
ゲートトレンチ５１のゲート絶縁膜６は、主電荷供給領域３ａ〜３ｄ直下の注入制御領域２にチャネルの表面電位を静電的に制御するゲート膜として機能する。一方、ダミートレンチ４２のゲート絶縁膜６はゲート膜としては機能しないが、素子の動作上、一定の絶縁性が確保される必要がある。絶縁性が最も求められる部分は、電界が集中するダミートレンチ４２の底部領域であり、ダミートレンチ４２のゲート絶縁膜６においてもゲートトレンチ５１のゲート絶縁膜６と同様に、時間の経過とともに絶縁破壊が起こるＴＤＤＢ現象に対する信頼性を確保する必要がある。ＴＤＤＢに対する信頼性は、ダミートレンチ４２及びゲートトレンチ５１の形状異常や、ダミートレンチ４２及びゲートトレンチ５１と電極との間のゲート絶縁膜６の膜質劣化といった不具合を電圧印加によりスクリーニングすることで高めることができる。
【００２７】
ダミートレンチ４２の内側には、ゲート絶縁膜６を介してダミー電極７２が埋め込まれている。ダミー電極７２は、例えばスイッチング損失の原因であるゲート−コレクタ間の容量を低減する機能を有する。ゲートトレンチ５１の内側には、ゲート絶縁膜６を介してゲート電極７１が埋め込まれている。ダミー電極７２及びゲート電極７１の材料としては、例えばＤＯＰＯＳが使用可能である。なお、図２に示したダミートレンチ４１，４３〜４４も、ダミートレンチ４２と同様の構成を有する。また、図２に示したゲートトレンチ５２も、ゲートトレンチ５１と同様の構成を有する。
【００２８】
図２に示すように、ゲート電極７１上には、層間絶縁膜（１１，１２，１３）が設けられている。ゲート電極７１上の層間絶縁膜（１１，１２，１３）は、検査用絶縁膜１１と、検査用絶縁膜１１上に設けられた接続用絶縁膜１２と、接続用絶縁膜１２上に設けられた上層絶縁膜１３を有する３層構造である。一方、ダミー電極７２上には、層間絶縁膜（１２，１３）が設けられている。ダミー電極７２上の層間絶縁膜（１２，１３）は、検査用絶縁膜１１を有さずに、接続用絶縁膜１２と、接続用絶縁膜１２上に設けられた上層絶縁膜１３を有する２層構造である。即ち、ゲート電極７１上の層間絶縁膜（１１，１２，１３）は、ダミー電極７２上の層間絶縁膜（１２，１３）よりも１層以上多い複数の絶縁膜の積層構造を有する。
【００２９】
例えば、ゲート電極７１上の検査用絶縁膜１１の膜厚は５０ｎｍ〜１００ｎｍ程度であり、ゲート電極７１及びダミー電極７２上の接続用絶縁膜１２の膜厚は５０ｎｍ〜１００ｎｍ程度であり、ゲート電極７１及びダミー電極７２上の上層絶縁膜１３の膜厚は５０ｎｍ〜１００ｎｍ程度である。
【００３０】
なお、ゲート電極７１及びダミー電極７２上には、必ずしも上層絶縁膜１３が設けられていなくてもよい。上層絶縁膜１３を設けない場合、ゲート電極７１上の層間絶縁膜（１１，１２）は、検査用絶縁膜１１と、検査用絶縁膜１１上に設けられた接続用絶縁膜１２とを有する２層構造となる、一方、ダミー電極７２上の層間絶縁膜１２は、接続用絶縁膜１２を有する単層構造となる。
【００３１】
検査用絶縁膜１１は、図１に示したゲートトレンチ５１，５２及びゲート表面配線１４上を被覆するように設けられている。図２に示した接続用絶縁膜１２及び上層絶縁膜１３は、図１では図示を省略するが、半導体基板１の上面全面に設けられている。図１では接続用絶縁膜１２及び上層絶縁膜１３の図示を省略しているが、図１に一点鎖線で模式的に示すように、接続用絶縁膜１２及び上層絶縁膜１３には、コンタクトホール３１ａ〜３１ｊ及びコンタクトホール３２ａ〜３２ｈが開孔されている。
【００３２】
検査用絶縁膜１１、接続用絶縁膜１２及び上層絶縁膜１３としては、高温酸化膜（ＨＴＯ膜）や、「ＮＳＧ」と称される燐（Ｐ）や硼素（Ｂ）を含まないノンドープのシリコン酸化（ＳｉＯ２）膜が採用可能である。また、検査用絶縁膜１１、接続用絶縁膜１２及び上層絶縁膜１３としては、燐を添加したシリコン酸化（ＰＳＧ）膜、硼素を添加したシリコン酸化（ＢＳＧ）膜、硼素及び燐を添加したシリコン酸化（ＢＰＳＧ）膜、シリコン窒化物（Ｓｉ３Ｎ４）膜でもよい。また、検査用絶縁膜１１、接続用絶縁膜１２及び上層絶縁膜１３としては、これらの採用可能な膜の積層となっていてもよい。検査用絶縁膜１１、接続用絶縁膜１２及び上層絶縁膜１３の材料は、互いに同一でもよく、互いに異なってもよい。例えば、検査用絶縁膜１１及び接続用絶縁膜１２がＨＴＯ膜からなり、上層絶縁膜１３がリフロー可能なＢＰＳＧ膜であってよい。
【００３３】
上層絶縁膜１３上には主電荷供給電極（エミッタ電極）１５が配置されている。主電荷供給電極１５は、接続用絶縁膜１２及び上層絶縁膜１３に開孔されたコンタクトホール３１ａ〜３１ｊを介して、主電荷供給領域３ａ〜３ｄ等に電気的に接続又は金属学的に接合されている。
【００３４】
図１に示すように、ダミートレンチ４１〜４４の端部上には、接続ランド１４ａ，１４ｂ，１４ｃ，１４ｄが配置されている。ダミートレンチ４１〜４４は、接続ランド１４ａ〜１４ｄ上の接続用絶縁膜１２及び上層絶縁膜１３に開孔されたコンタクトホール３２ａ〜３２ｈを介して、主電荷供給電極１５に電気的に接続されている。図１では、コンタクトホール３２ａ〜３２ｈの位置を一点鎖線で模式的に示している。
【００３５】
ゲートトレンチ５１，５２の接続部５１３，５２３上には、接続部５１３，５２３に接するようにゲート表面配線１４が配置されている。ゲート表面配線１４は、ダミートレンチ４１〜４４とは電気的に絶縁分離されており、ダミートレンチ４１〜４４はチャネルの形成には寄与しない。
【００３６】
図３は、図１のＢ−Ｂ´方向から見た断面図である。図３に示すように、注入制御領域２上にはゲート表面配線１４及び接続ランド１４ｃが離間して設けられている。ゲート表面配線１４を被覆するように検査用絶縁膜１１が設けられている。検査用絶縁膜１１及び接続ランド１４ｃ上には接続用絶縁膜１２及び上層絶縁膜１３が設けられている。
【００３７】
図２に示した電荷輸送領域１の下にはｎ＋型のフィールドストップ層８が設けられている。なお、フィールドストップ層８の代わりにバッファ層を設けた構造であってもよく、フィールドストップ層８が無いノンパンチスルー構造であってもよい。フィールドストップ層８の下にはｐ＋型の主電荷受領領域（コレクタ領域）９が配置され、コレクタ領域９の下には主電荷受領電極（コレクタ電極）１０が配置されている。主電荷受領電極１０としては、例えば金（Ａｕ）からなる単層膜や、Ａｌ、ニッケル（Ｎｉ）、Ａｕの順で積層された金属膜が使用可能である。
【００３８】
実施形態に係る絶縁ゲート型半導体装置の動作時には、主電荷受領電極１０に正の電圧が印加されると同時に、主電荷供給電極１５が接地された状態で、ゲート電極７１に閾値以上の正の電圧を印加する。これにより、注入制御領域２のゲートトレンチ５１に面した表面電位がゲート絶縁膜６を介して静電的に制御され、チャネルが形成され、ＩＧＢＴがオン状態となる。オン状態では、多数キャリアである電子が主電荷供給領域３ａ〜３ｄから電荷輸送領域１に注入され、少数キャリアであるホールがコレクタ領域９から電荷輸送領域１に注入される。電荷輸送領域１内に注入されたホールと電子によって伝導度変調が生じ、電荷輸送領域１内の抵抗が小さくなる。この際、ゲート電極７１に隣接してダミー電極７２が配置されているため、ゲート−コレクタ容量（帰還容量）の一部がコレクタ−エミッタ間容量に置換されるので、帰還容量が低減し、スイッチング速度が向上する。
【００３９】
一方、ゲート電極７１に印加する電圧が閾値未満となると、注入制御領域２に形成されていた電子のチャネルが消失し、ＩＧＢＴはオフ状態となる。オフ状態では、電荷輸送領域１内に蓄積していた電子がコレクタ領域９から排出され、電荷輸送領域１内に蓄積していたホールがコンタクト領域から排出される。
【００４０】
＜絶縁ゲート型半導体装置の製造方法＞
次に、図４〜図１５を参照しながら、実施形態に係る絶縁ゲート型半導体装置のスクリーニング方法を含む、実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明する。ここでは、図２に示したダミートレンチ４２及びゲートトレンチ５１が現れる断面に主に着目して説明する。
【００４１】
まず、ｎ−型のＳｉからなる半導体基板１を基体部として用意する（図２参照）。次に、ｐ型を呈する不純物イオンを半導体基板１の上面の全面にイオン注入する。その後、熱処理を行うことにより、ｐ型を呈する不純物イオンを活性化しｐ型不純物とし、ｐ型不純物を注入制御領域２として必要な拡散深さまで熱拡散させる。なお、注入制御領域２は、半導体基板１の上面にエピタキシャル成長してもよい。次に、注入制御領域２の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、ｎ型を呈する不純物イオンを注入制御領域２の上面に選択的にイオン注入する。その後、熱処理を行うことにより、ｎ型を呈する不純物イオンを活性化及び熱拡散させる。この結果、図４に示すように、注入制御領域２の上部にｎ＋型の電極領域予定層３Ａ，３Ｂを形成する。
【００４２】
次に、注入制御領域２及び電極領域予定層３Ａ，３Ｂの上面に、酸化膜等の食刻保護膜１６を化学気相成長（ＣＶＤ）法等により形成する。そして、フォトリソグラフィ技術及び反応性イオンエッチング（ＲＩＥ）等のドライエッチングを用いて食刻保護膜１６をパターニングする。パターニングされた食刻保護膜１６をエッチング用マスク（食刻用マスク）として用いて、ＲＩＥ等のドライエッチングにより、図５に示すようにダミートレンチ４２及びゲートトレンチ５１を選択的に形成する。図４に示した電極領域予定層３Ａ，３Ｂは、図５に示した主電荷供給領域（エミッタ領域）３ａ〜３ｄに分離される。ダミートレンチ４２及びゲートトレンチ５１は、主電荷供給領域３ａ〜３ｄ及び注入制御領域２を貫通し、半導体基板１の上部に達する。この際、図１に示したダミートレンチ４１，４３，４４及びゲートトレンチ５２も、ダミートレンチ４２及びゲートトレンチ５１と同様に形成される。その後、食刻保護膜１６を除去する。
【００４３】
次に、熱酸化法又はＣＶＤ法等により、ダミートレンチ４２及びゲートトレンチ５１の底面及び側面と、注入制御領域２及び主電荷供給領域３ａ〜３ｄの上面に、ＳｉＯ２膜等のゲート絶縁膜６を形成する。次に、ＣＶＤ法等により、ダミートレンチ４２及びゲートトレンチ５１を埋め込むように、ＤＯＰＯＳ層（第１ＤＯＰＯＳ膜）等の導電膜（埋込用導電膜）を堆積する。その後、エッチバック又は化学的機械研磨（ＣＭＰ）等により、注入制御領域２及び主電荷供給領域３ａ〜３ｄの上面の埋込用導電膜及びゲート絶縁膜６を除去して、注入制御領域２及び主電荷供給領域３ａ〜３ｄの上面を露出させる。この結果、図６に示すように、ダミートレンチ４２及びゲートトレンチ５１にゲート絶縁膜６を介して埋込用導電膜からなるダミー電極７２及びゲート電極７１が埋め込まれる。
【００４４】
次に、ＣＶＤ法等により、新たなＤＯＰＯＳ膜（第２ＤＯＰＯＳ膜）等からなるパターニング導電膜を堆積する。そして、フォトリソグラフィ技術及びＲＩＥ等のドライエッチングを用いてパターニング導電膜をパターニングすることにより、図７に示すように、ゲート表面配線１４及び接続ランド１４ａ〜１４ｄを形成する。接続ランド１４ａ〜１４ｄは、ダミートレンチ４１〜４４の端部上に、ダミートレンチ４１〜４４に接するように局所的に形成される。ゲート表面配線１４は、接続ランド１４ａ〜１４ｄから分離し、且つゲートトレンチ５１，５２の接続部５１３，５２３上に、接続部５１３，５２３に接するように形成される。
【００４５】
次に、ＣＶＤ法等により、ダミー電極７２、ゲート電極７１、注入制御領域２及び主電荷供給領域３ａ〜３ｄの上面に、ＨＴＯ膜等である検査用絶縁膜１１を堆積する。そして、フォトリソグラフィ技術及びドライエッチングにより、検査用絶縁膜１１をパターニングする。この結果、図８Ａに示すように、検査用絶縁膜１１が、ゲート表面配線１４及びゲートトレンチ５１，５２上を被覆するように形成される。検査用絶縁膜１１の開口部から、接続ランド１４ａ〜１４ｄ及びダミートレンチ４１〜４４の上面が露出する。
【００４６】
図８Ｂは、図８ＡのＡ−Ａ´方向から見た工程断面図である。図８Ｂに示すように、ゲート電極７１の上面は検査用絶縁膜１１により被覆される。ダミー電極７２上は検査用絶縁膜１１により被覆されずに露出する。
【００４７】
次に、図９に示すように、ＣＶＤ法等により、ダミー電極７２、注入制御領域２及び主電荷供給領域３ａ〜３ｄの上面に第３ＤＯＰＯＳ膜等からなる検査用導電膜２０を全面に形成する。
【００４８】
次に、全面に堆積された検査用導電膜２０を用いてゲートトレンチ５１のゲート絶縁膜６とは個別に、ダミートレンチ４２のゲート絶縁膜６のみの絶縁特性を検査することにより、ダミートレンチ４２のゲート絶縁膜６のみをスクリーニングする。具体的には、図１０に示すように、半導体基板１の下面を導電性のステージ２２に配置する。そして、電源２１の負極側とステージ２２とを電気的に接続し、電源２１の正極側に電気的に接続されたプローブ針２３の先端を検査用導電膜２０に圧接する。この状態で、検査用導電膜２０と半導体基板１の下面との間に、通常の動作よりも高い電圧を電源から印加してダミーゲートショック試験を行う。ダミーゲートショック試験は、ＴＤＤＢ現象を評価するための加速試験である。ダミーゲートショック試験は、ダミーゲート−コレクタ間に印加される通常の電圧（例えば２ＭＶ／ｃｍ程度）よりも高い電圧（例えば４ＭＶ／ｃｍ程度）を検査用導電膜２０と半導体基板１の下面との間に印加して行う。その後、検査用導電膜２０と半導体基板１の下面との間に流れる電流を計測する。検査用導電膜２０と半導体基板１の下面との間の漏れ電流が基準値以上の場合には、ゲート絶縁膜６の膜質劣化が生じていると判定できるので、ゲート絶縁膜６の絶縁特性を検査することができる。
【００４９】
次に、検査用導電膜２０を除去する。次に、図１１に示すように、ＣＶＤ法等により、半導体基板１の上面全面、即ちダミー電極７２、検査用絶縁膜１１、注入制御領域２及び主電荷供給領域３ａ〜３ｄの上面に、ＨＴＯ膜等である接続用絶縁膜１２を堆積する。接続用絶縁膜１２の材料は、検査用絶縁膜１１の材料と同一であってよく、異なっていてもよい。なお、接続用絶縁膜１２を堆積する前に検査用絶縁膜１１を除去してもよい。
【００５０】
次に、図１２に示すように、ＣＶＤ法等により、接続用絶縁膜１２の上面全面に、ＢＰＳＧ膜等である上層絶縁膜１３を堆積する。上層絶縁膜１３の材料は、検査用絶縁膜１１及び接続用絶縁膜１２の材料と同一であってよく、異なっていてもよい。なお、上層絶縁膜１３は必ずしも形成しなくてもよい。
【００５１】
次に、フォトリソグラフィ技術及びドライエッチングにより、接続用絶縁膜１２及び上層絶縁膜１３の一部を選択的に除去する。これにより、接続用絶縁膜１２及び上層絶縁膜１３にコンタクトホールを開孔し、主電荷供給領域３ａ〜３ｄの上面を露出させる。なお、上層絶縁膜１３を形成しない場合には、接続用絶縁膜１２にのみコンタクトホールを開孔してもよい。また、接続用絶縁膜１２及び上層絶縁膜１３にコンタクトホールを開孔し、図８Ａに示した接続ランド１４ａ〜１４ｄの上面を露出させる。
【００５２】
次に、スパッタリング法又は蒸着法等により、上層絶縁膜１３、主電荷供給領域３ａ〜３ｄ及び接続ランド１４ａ〜１４ｄ上に、Ａｌ膜等の金属層を全面に堆積する。そして、フォトリソグラフィ技術及びＲＩＥ等のドライエッチングを用いてＡｌ膜等の金属層をパターニングして、図１４に示すように、主電荷供給領域３ａ〜３ｄにコンタクトホールを介してオーミック接触する主電荷供給電極１５を形成する。
【００５３】
次に、ＣＭＰ等により、半導体基板１の厚さを調整する。そして、半導体基板１の下面に、ｐ型を呈する不純物イオンを半導体基板１の下面にイオン注入する。また、半導体基板１の下面に、ｎ型を呈する不純物イオンを、ｐ型を呈する不純物イオンのイオン注入よりも深い射影飛程でイオン注入する。その後、熱処理により注入された不純物イオンを活性化及び熱拡散させることで、図１５に示すように、ｎ＋型のフィールドストップ層８及びｐ＋型のコレクタ領域９を形成する。なお、フィールドストップ層８及びコレクタ領域９は、半導体基板１の下面に順次エピタキシャル成長してもよい。
【００５４】
次に、図２に示すように、スパッタリング法又は蒸着法等により、コレクタ領域９の下面にＡｕ等からなる主電荷受領電極１０を形成する。その後、ダイシングにより半導体ウェハを複数の半導体チップに分割して、実施形態に係る絶縁ゲート型半導体装置が完成する。
【００５５】
その後、半導体チップごとに、ゲートトレンチ５１，５２のゲート絶縁膜６の絶縁特性を検査するゲートショック試験を行うことにより、ゲートトレンチ５１，５２のゲート絶縁膜６の不良のスクリーニングを行う。このスクリーニングは、ゲートトレンチ５１，５２のゲート絶縁膜６に対する最初のゲートショック試験となる。
【００５６】
実施形態に係る絶縁ゲート型半導体装置の製造方法によれば、ダミートレンチ４１〜４４のゲート絶縁膜６の絶縁特性を検査することにより、ダミートレンチ４１〜４４のゲート絶縁膜６の品質を適正に保証することができる。この際、検査用絶縁膜１１によりゲートトレンチ５１，５２上を被覆することにより、ゲートトレンチ５１，５２のゲート絶縁膜６とは個別にダミートレンチ４１〜４４のゲート絶縁膜６のみの絶縁特性を検査することができる。これにより、ゲートトレンチ５１，５２のゲート絶縁膜６への影響をなくすことができる。また、ダミートレンチ４１〜４４のゲート絶縁膜６に要求される絶縁特性は、ゲートトレンチ５１，５２のゲート絶縁膜６に要求される絶縁特性も低いため、スクリーニング試験で印加する電圧値をダミートレンチ４１〜４４のゲート絶縁膜６に要求される耐性に合わせて緩和することできる。したがって、不良発生率を低減できると共に、不良発生時のパーティクル発生量を抑制することができるので、工程内環境への汚染を抑制することができる。一方、ゲートトレンチ５１，５２のゲート絶縁膜６については、プロセス完了後にゲートショック試験により、ゲートトレンチ５１，５２のゲート絶縁膜６の絶縁特性を検査することにより、プロセス途中のダメージもスクリーニング可能となる。
【００５７】
＜比較例＞
次に、比較例に係る絶縁ゲート型半導体装置のスクリーニング方法を説明する。比較例に係る絶縁ゲート型半導体装置のスクリーニング方法では、図１６に示すように、半導体基板１００の上部にゲートトレンチ１０１及びダミートレンチ１０２を形成する。その後、ゲートトレンチ１０１にゲート絶縁膜１０３を介してゲート電極１１１を埋め込む。ダミートレンチ１０２にゲート絶縁膜１０３を介してダミー電極１１２を埋め込む。
【００５８】
次に、図１７に示すように、ゲート電極１１１及びダミー電極１１２上の全面に亘って導電膜１０４を形成する。そして、半導体基板１００の下面を導電性のステージ２２に配置する。そして、電源２１の負極側とステージ２２とを電気的に接続し、電源２１の正極側に電気的に接続されたプローブ針２３の先端を導電膜１０４に圧接する。この状態で、導電膜１０４と半導体基板１の下面との間に、通常の動作よりも高い電圧を電源から印加してゲートショック試験を行う。即ち、ゲートトレンチ１０１及びダミートレンチ１０２のトレンチ全体に亘ってゲート絶縁膜６の試験を同時に行うため、試験時に比較的大きな電圧を印加する必要があり、不良素子の破壊時にパーティクルが多量に発生する。これに対して、本発明の実施形態に係る絶縁ゲート型半導体装置のスクリーニング方法では、検査用絶縁膜１１がゲートトレンチ５１，５２上を被覆するため、ダミートレンチ４１〜４４のゲート絶縁膜６のみを個別にスクリーニングすることができ、パーティクルの発生量を抑制することができる。
【００５９】
（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００６０】
例えば、実施形態に係る絶縁ゲート型半導体装置として、トレンチゲート型のＩＧＢＴを例示したが、これに限定されず、トレンチゲート型のＭＩＳＦＥＴ等の種々の絶縁ゲート型半導体装置に適用可能である。
【００６１】
また、実施形態に係る絶縁ゲート型半導体装置の説明では、Ｓｉを用いた絶縁ゲート型半導体装置を例示した。しかし、Ｓｉの他にも、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンド又は窒化アルミニウム（ＡｌＮ）等のＳｉよりも禁制帯幅が広い半導体（ワイドバンドギャップ半導体）材料を用いた絶縁ゲート型半導体装置にも適用可能である。
【００６２】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００６３】
１…半導体基板（電荷輸送領域）
２…注入制御領域
３ａ，３ｂ，３ｃ，３ｄ…主電荷供給領域（エミッタ領域）
３Ａ，３Ｂ…電極領域予定層
６…ゲート絶縁膜
８…フィールドストップ層
９…主電荷受領領域（コレクタ領域）
１０…主電荷受領電極（コレクタ電極）
１１…検査用絶縁膜
１２…接続用絶縁膜
１３…上層絶縁膜
１４…ゲート表面配線
１４ａ〜１４ｄ…接続ランド
１５…主電荷供給電極（エミッタ電極）
１６…食刻保護膜
２０…検査用導電膜
２１…電源
２２…ステージ
２３…プローブ針
３１ａ〜３１ｊ，３２ａ〜３２ｈ…コンタクトホール
４１〜４４…ダミートレンチ
５１，５２…ゲートトレンチ
７１…ゲート電極
７２…ダミー電極
１００…半導体基板
１０１…ゲートトレンチ
１０２…ダミートレンチ
１０３…ゲート絶縁膜
１０４…導電膜
１１１…ゲート電極
１１２…ダミー電極
５１１，５１２，５２１，５２２…ストライプ部
５１３，５２３…接続部
【図１】
2020136601.tif 000003
【図２】
2020136601.tif 000004
【図３】
2020136601.tif 000005
【図４】
2020136601.tif 000006
【図５】
2020136601.tif 000007
【図６】
2020136601.tif 000008
【図７】
2020136601.tif 000009
【図８Ａ】
2020136601.tif 000010
【図８Ｂ】
2020136601.tif 000011
【図９】
2020136601.tif 000012
【図１０】
2020136601.tif 000013
【図１１】
2020136601.tif 000014
【図１２】
2020136601.tif 000015
【図１３】
2020136601.tif 000016
【図１４】
2020136601.tif 000017
【図１５】
2020136601.tif 000018
【図１６】
2020136601.tif 000019
【図１７】
2020136601.tif 000020