(57)【要約】【課題】オン抵抗を低減できる半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、第１電極、第１導電形の第１半導体領域、第２導電形の第２半導体領域、第１導電形の第３半導体領域、ゲート電極、第１導電層、及び第２電極を有する。第１半導体領域は、第１電極の上に設けられる。第２半導体領域は、第１半導体領域の上に設けられる。第３半導体領域は、第２半導体領域の上に設けられる。ゲート電極は、第１半導体領域の一部、第２半導体領域、及び第３半導体領域と、ゲート絶縁層を介して対向する。第１導電層は、第１半導体領域中に第１絶縁層を介して設けられる。第１導電層と第２半導体領域との間及び第１導電層とゲート電極との間に、第１半導体領域の一部が設けられる。第２電極は、第２半導体領域、第３半導体領域、及び第１導電層と電気的に接続される。【選択図】図４
2020136465.tif 000002
【特許請求の範囲】
【請求項１】
第１電極と、
前記第１電極の上に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に選択的に設けられた第１導電形の第３半導体領域と、
前記第１半導体領域から前記第２半導体領域に向かう第１方向と垂直な第２方向において、前記第１半導体領域の一部、前記第２半導体領域、及び前記第３半導体領域と、ゲート絶縁層を介して対向するゲート電極と、
前記第１半導体領域中に第１絶縁層を介して設けられた第１導電層であって、前記第１導電層と前記第２半導体領域との間及び前記第１導電層と前記ゲート電極との間に前記第１半導体領域の一部が設けられた、前記第１導電層と、
前記第２半導体領域、前記第３半導体領域、及び前記ゲート電極の上に設けられ、前記第２半導体領域、前記第３半導体領域、及び前記第１導電層と電気的に接続された第２電極と、
を備えた半導体装置。
【請求項２】
前記第１導電層と前記第２半導体領域との間の前記第１方向における距離は、前記第１導電層と前記第１電極との間の前記第１方向における距離よりも短い請求項１記載の半導体装置。
【請求項３】
前記ゲート電極及び前記第１導電層は、前記第１方向及び前記第２方向に垂直な第３方向に沿って延伸し、
前記第１導電層の少なくとも一部は、前記ゲート電極の直下に位置する請求項１又は２に記載の半導体装置。
【請求項４】
前記第２方向において互いに離れた複数の前記ゲート電極と、
前記第２方向において互いに離れた複数の前記第１導電層と、
を備え、
隣り合う前記ゲート電極同士の間の前記第２方向における距離は、隣り合う前記第１導電層同士の間の前記第２方向における距離よりも短い請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記第２方向において互いに離れた複数の前記ゲート電極と、
前記第１方向に垂直であり且つ前記第２方向と交差する第３方向において互いに離れた複数の前記第１導電層と、
を備え、
隣り合う前記ゲート電極同士の間の前記第２方向における距離は、隣り合う前記第１導電層同士の間の前記第３方向における距離よりも短い請求項１〜３のいずれか１つに記載の半導体装置。
【請求項６】
前記第１半導体領域中に第２絶縁層を介して設けられた第２導電層をさらに備え、
前記第２導電層は、前記第１導電層と電気的に接続され、
前記第２導電層の前記第１方向における長さは、前記第１導電層の前記第１方向における長さよりも長く、
前記第２導電層は、前記第２電極と接する請求項１〜５のいずれか１つに記載の半導体装置。
【請求項７】
前記第２導電層は、第１導電部分と、前記第１導電部分の上に設けられた第２導電部分と、を含み、
前記第２導電部分の前記第２方向における長さは、前記第１導電部分の前記第２方向における長さよりも長く、
前記第２導電部分は、前記第２電極と接する請求項６記載の半導体装置。
【請求項８】
前記第１導電部分の前記第２方向における長さは、前記第１導電層の前記第２方向における長さよりも長い請求項７記載の半導体装置。
【請求項９】
前記第２導電層の下端は、前記第１導電層の下端よりも下方に位置する請求項６〜８のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）などの半導体装置は、電力変換等の用途に用いられる。半導体装置のオン抵抗は、低いことが望ましい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第４９０３０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、オン抵抗を低減できる半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、ゲート電極と、第１導電層と、第２電極と、を有する。前記第１半導体領域は、前記第１電極の上に設けられ、前記第１電極と電気的に接続される。前記第２半導体領域は、前記第１半導体領域の上に設けられる。前記第３半導体領域は、前記第２半導体領域の上に選択的に設けられる。前記ゲート電極は、前記第１半導体領域から前記第２半導体領域に向かう第１方向と垂直な第２方向において、前記第１半導体領域の一部、前記第２半導体領域、及び前記第３半導体領域と、ゲート絶縁層を介して対向する。前記第１導電層は、前記第１半導体領域中に第１絶縁層を介して設けられる。前記第１導電層と前記第２半導体領域との間及び前記第１導電層と前記ゲート電極との間に、前記第１半導体領域の一部が設けられる。前記第２電極は、前記第２半導体領域、前記第３半導体領域、及び前記ゲート電極の上に設けられ、前記第２半導体領域、前記第３半導体領域、及び前記第１導電層と電気的に接続される。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体装置を表す平面図である。
【図２】実施形態に係る半導体装置の一部を表す平面図である。
【図３】実施形態に係る半導体装置の一部を表す平面図である。
【図４】図２及び図３のIV−IV断面図である。
【図５】図２及び図３のＶ−Ｖ断面図である。
【図６】実施形態に係る半導体装置の製造工程を表す断面図である。
【図７】実施形態に係る半導体装置の製造工程を表す断面図である。
【図８】実施形態に係る半導体装置の製造工程を表す断面図である。
【図９】参考例に係る半導体装置の一部を表す断面図である。
【図１０】実施形態の第１変形例に係る半導体装置の一部を表す断面図である。
【図１１】実施形態の第２変形例に係る半導体装置の一部を表す平面図である。
【図１２】図１１のXII−XII断面を含む斜視断面図である。
【図１３】実施形態の第３変形例に係る半導体装置の一部を表す断面図である。
【図１４】図１３のXIV−XIV断面を含む平面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明において、ｎ＋、ｎ−及びｐの表記は、各不純物濃度の相対的な高低を表す。「＋」が付されている表記は、「＋」及び「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【０００８】
図１は、実施形態に係る半導体装置を表す平面図である。
図２及び図３は、実施形態に係る半導体装置の一部を表す平面図である。
図４は、図２及び図３のIV−IV断面図である。
図５は、図２及び図３のＶ−Ｖ断面図である。
【０００９】
実施形態に係る半導体装置１００は、図４及び図５に表したように、ｎ−形（第１導電形）半導体領域１（第１半導体領域）、ｐ形（第２導電形）ベース領域２（第２半導体領域）、ｎ＋形ソース領域３（第３半導体領域）、ｎ＋形バッファ領域４、ゲート電極１０、第１導電層２１、第２導電層２２、ドレイン電極３１（第１電極）、及びソース電極３２（第２電極）を有する。半導体装置１００は、ＭＯＳＦＥＴである。
【００１０】
実施形態の説明では、ＸＹＺ直交座標系を用いる。ドレイン電極３１からｎ−形半導体領域１に向かう方向をＺ方向（第１方向）とする。Ｚ方向に対して垂直であり、相互に直交する２方向をＸ方向（第３方向）及びＹ方向（第２方向）とする。また、説明のために、ドレイン電極３１からｎ−形半導体領域１に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、ドレイン電極３１とｎ−形半導体領域１との相対的な位置関係に基づき、重力の方向とは無関係である。
【００１１】
図４に表したように、ドレイン電極３１は、半導体装置１００の下面に設けられている。ｎ＋形バッファ領域４は、ドレイン電極３１の上に設けられ、ドレイン電極３１と電気的に接続されている。ｎ−形半導体領域１は、ｎ＋形バッファ領域４の上に設けられている。
【００１２】
第１導電層２１は、ｎ−形半導体領域１中に第１絶縁層２１ｉを介して設けられている。ｐ形ベース領域２は、ｎ−形半導体領域１の上に設けられている。ｎ＋形ソース領域３は、ｐ形ベース領域２の上に選択的に設けられている。ゲート電極１０は、Ｙ方向において、ｎ−形半導体領域１の一部、ｐ形ベース領域２、及びｎ＋形ソース領域３と、ゲート絶縁層１１を介して対向している。
【００１３】
第１導電層２１とｐ形ベース領域２との間及び第１導電層２１とゲート電極１０との間には、ｎ−形半導体領域１の一部が設けられている。第１導電層２１の上端は、ゲート電極１０の下端よりも下方に位置している。例えば、第１導電層２１とｐ形ベース領域２との間の距離Ｄ１は、第１導電層２１とドレイン電極３１との間の距離Ｄ２よりも短い。
【００１４】
ソース電極３２は、ｐ形ベース領域２、ｎ＋形ソース領域３、及びゲート電極１０の上に設けられている。ソース電極３２は、ｐ形ベース領域２、ｎ＋形ソース領域３、及び第１導電層２１と電気的に接続されている。図４の例では、ソース電極３２の一部が、Ｙ方向において、ｎ＋形ソース領域３及びｐ形ベース領域２の一部と対向している。ソース電極３２は、ゲート電極１０とは電気的に分離されている。
【００１５】
例えば、ｐ形ベース領域２、ｎ＋形ソース領域３、ゲート電極１０、及び第１導電層２１は、それぞれＹ方向において複数設けられている。例えば、隣り合うゲート電極１０同士の間の距離Ｄ３は、隣り合う第１導電層２１同士の間の距離Ｄ４よりも短い。
【００１６】
図５に表したように、第２導電層２２は、ｎ−形半導体領域１中に第２絶縁層２２ｉを介して設けられている。第２導電層２２は、Ｙ方向において、第１導電層２１から離れている。第２導電層２２は、図２に表す第３導電層２３を介して、第１導電層２１と電気的に接続されている。第２導電層２２の上端は、ソース電極３２と接している。第１導電層２１は、第２導電層２２及び第３導電層２３を介して、ソース電極３２と電気的に接続されている。
【００１７】
第２導電層２２の周りにおいて、ｎ−形半導体領域１とソース電極３２との間には、絶縁層３５が設けられている。ソース電極３２の一部は、絶縁層３５を貫通し、第２導電層２の上端と接触している。
【００１８】
第２導電層２２のＺ方向における長さＬ１は、第１導電層２１のＺ方向における長さＬ２よりも長い。第２導電層２２の上端は、第１導電層２１の上端よりも上方に位置している。例えば、第２導電層２２の下端は、第１導電層２１の下端よりも下方に位置している。
【００１９】
第２導電層２２は、第１導電部分２２ａ及び第２導電部分２２ｂを含む。第２導電部分２２ｂは、第１導電部分２２ａの上に設けられている。第２導電部分２２ｂのＹ方向における長さＬ３は、第１導電部分２２ａのＹ方向における長さＬ４よりも長い。例えば、第１導電部分２２ａのＹ方向における長さＬ４は、第１導電層２１のＹ方向における長さＬ５よりも長い。例えば、第２導電部分２２ｂのＺ方向における長さＬ７は、第１導電部分２２ａのＺ方向における長さＬ８よりも短い。
【００２０】
図１に表したように、半導体装置１００の上面には、ソース電極３２及びゲートパッド３３が設けられている。ソース電極３２とゲートパッド３３は、互いに離れている。例えば、複数のソース電極３２が、Ｘ方向に配列されている。ゲートパッド３３には、Ｘ−Ｙ面に沿って各ソース電極３２を囲む配線部３３ａが接続されている。
【００２１】
図２は、図１の部分Ｐにおける平面図であり、図４のII−II断面に対応する。図３は、図１の部分Ｐにおける平面図であり、図４のIII−III断面に対応する。図２において、第１導電層２１、第３導電層２３、ソース電極３２、及び配線部３３ａは、破線で表されている。図３において、ソース電極３２及び配線部３３ａは、破線で表されている。また、図２及び図３では、ｎ−形半導体領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、ゲート絶縁層１１、第１絶縁層２１ｉ、及び第２絶縁層２２ｉは、省略されている。
【００２２】
ソース電極３２の下には、複数のゲート電極１０及び複数の第１導電層２１がＹ方向に配列されている。各ゲート電極１０のＸ方向における端部は、半導体装置１００の上面側へ引き上げられ、配線部３３ａと接続されている。
【００２３】
図２及び図３に表したように、半導体装置１００は、Ｙ方向に延びる第３導電層２３をさらに有する。第３導電層２３は、ｎ−形半導体領域１中に、不図示の絶縁層を介して設けられている。複数の第１導電層２１は、第２導電層２２とＹ方向において離れている。各第１導電層２１のＸ方向における端部は、第３導電層２３と接続されている。第３導電層２３のＹ方向における端部は、第２導電層２２と接続されている。
【００２４】
例えば、第３導電層２３の少なくとも一部のＸ方向における位置は、配線部３３ａの少なくとも一部のＸ方向における位置と同じである。すなわち、第３導電層２３の少なくとも一部は、配線部３３ａの直下に位置する。又は、第３導電層２３のＸ方向における位置は、配線部３３ａのＸ方向における位置と異なっていても良い。
【００２５】
半導体装置１００の動作を説明する。
ソース電極３２に対してドレイン電極３１に正の電圧が印加された状態で、ゲート電極１０に閾値以上の電圧が印加される。これにより、ｐ形ベース領域２にチャネル（反転層）が形成され、半導体装置１００がオン状態となる。電子は、チャネルを通ってソース電極３２からドレイン電極３１へ流れる。ゲート電極１０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域２のチャネルが消滅し、半導体装置１００がオフ状態になる。
【００２６】
半導体装置１００がオフ状態に切り替わると、ソース電極３２に対してドレイン電極３１に印加される正の電圧が増大する。このとき、第１絶縁層２１ｉとｎ−形半導体領域１との界面からｎ−形半導体領域１に向けて空乏層が広がる。この空乏層の広がりにより、半導体装置１００の耐圧を高めることができる。又は、半導体装置１００の耐圧を維持したまま、ｎ−形半導体領域１におけるｎ形不純物濃度を高め、半導体装置１００のオン抵抗を低減できる。
【００２７】
半導体装置１００の各構成要素の材料の一例を説明する。
ｎ−形半導体領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、及びｎ＋形バッファ領域４は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
ゲート電極１０、第１導電層２１、第２導電層２２、及び第３導電層２３は、ポリシリコンなどの導電材料を含む。
ゲート絶縁層１１、第１絶縁層２１ｉ、第２絶縁層２２ｉ、及び絶縁層３５は、酸化シリコンなどの絶縁材料を含む。
ドレイン電極３１及びソース電極３２は、アルミニウム、チタン、タングステンなどの金属を含む。
【００２８】
図６〜図８は、実施形態に係る半導体装置の製造工程を表す断面図である。
図６〜図８を参照して、実施形態に係る半導体装置の製造方法を説明する。図６〜図８において、左側の図は、図２のIV−IV線上の一部における製造工程を表す。右側の図は、図２のＶ−Ｖ線上の一部における製造工程を表す。
【００２９】
ｎ＋形半導体領域４ａ及びｎ−形半導体領域１ａを有する半導体基板Ｓを用意する。ｎ−形半導体領域１ａは、ｎ＋形半導体領域４ａの上に設けられている。図６（ａ）に表したように、ｎ−形半導体領域１ａの上面に、例えば反応性イオンエッチング（ＲＩＥ）により、複数のトレンチＴ１と、トレンチＴ２と、を形成する。例えば、トレンチＴ２の幅（Ｙ方向における寸法）は、トレンチＴ１の幅よりも広い。トレンチＴ２の深さ（Ｚ方向における寸法）は、トレンチＴ１の深さよりも深い。
【００３０】
半導体基板Ｓの熱酸化により、トレンチＴ１及びＴ２の内壁を含むｎ−形半導体領域１ａの表面に、絶縁層ＩＬ１を形成する。絶縁層ＩＬ１の上に、導電層ＣＬ１を形成する。複数のトレンチＴ１及びトレンチＴ２は、導電層ＣＬ１により埋め込まれる。図６（ｂ）に表したように、導電層ＣＬ１の一部の上に、マスクＭ１を形成する。マスクＭ１は、トレンチＴ２の上に位置する。
【００３１】
図６（ｃ）に表したように、ＲＩＥ又はウェットエッチングにより、導電層ＣＬ１のマスクＭ１で覆われていない部分を除去する。これにより、導電層ＣＬ１が複数に分断され、複数の導電層ＣＬ２と導電層ＣＬ３が形成される。複数の導電層ＣＬ２は、複数のトレンチＴ１内にそれぞれ設けられている。導電層ＣＬ３は、トレンチＴ２の内側及びトレンチＴ２の上に設けられている。マスクＭ１の幅は、トレンチＴ２の幅よりも長い。このため、導電層ＣＬ３の上部の幅は、導電層ＣＬ３の下部の幅よりも広くなる。
【００３２】
マスクＭ１を除去する。半導体基板Ｓを熱酸化し、各導電層ＣＬ２及び導電層ＣＬ３の表面に絶縁層を形成する。ｎ−形半導体領域１ａの表面の一部に設けられた絶縁層ＩＬ１の一部を除去する。これにより、図７（ａ）に表したように、複数の導電層ＣＬ２をそれぞれ囲む複数の絶縁層ＩＬ２が形成される。導電層ＣＬ３を囲む絶縁層ＩＬ３が形成される。
【００３３】
有機金属気相成長法（ＭＯＶＰＥ）により、露出したｎ−形半導体領域１ａの表面に、半導体材料を選択的に成長させる。成長させる半導体材料には、ｎ形不純物が添加される。添加されるｎ形不純物濃度は、ｎ−形半導体領域１ａにおけるｎ形不純物濃度と実質的に同じである。ＭＯＶＰＥにより、図７（ｂ）に表した過程を経て、図７（ｃ）に表したように、ｎ−形半導体領域１ａが厚くなる。図７（ｂ）及び図７（ｃ）では、ｎ−形半導体領域１ａの表面が存在していた位置を、破線で表している。各トレンチＴ１は、成長した半導体材料により埋め込まれる。
【００３４】
化学機械研磨（ＣＭＰ）により、ｎ−形半導体領域１ａの上面を後退させる。ＣＭＰにおいて、導電層ＣＬ３を覆う絶縁層ＩＬ３がストッパとして機能する。このため、図８（ａ）に表したように、ｎ−形半導体領域１ａの上面の位置が、絶縁層ＩＬ３の上端の位置と実質的に同じになる。
【００３５】
複数の導電層ＣＬ２の上に、複数のトレンチＴ３を形成する。熱酸化により、各トレンチＴ３の内壁を含むｎ−形半導体領域１ａの表面に沿って、絶縁層ＩＬ４を形成する。複数のトレンチＴ３内にそれぞれ複数の導電層ＣＬ４を形成する。隣り合うトレンチＴ３同士の間のｎ−形半導体領域１ａにｐ形不純物及びｎ形不純物を順次イオン注入し、ｐ形半導体領域２ａ及びｎ＋形半導体領域３ａを形成する。図８（ｂ）に表したように、複数の導電層ＣＬ４及び複数のｎ＋形半導体領域３ａの上に、絶縁層ＩＬ５を形成する。
【００３６】
絶縁層ＩＬ５の上にマスクＭ２を形成する。マスクＭ２は、複数のｎ＋形半導体領域３ａの上及び複数の導電層ＣＬ４の上には設けられず、導電層ＣＬ３の上と、導電層ＣＬ３周辺のｎ−形半導体領域１ａの上と、に設けられる。マスクＭ２は、開口ＯＰを有する。開口ＯＰは、導電層ＣＬ３の一部の上に位置する。マスクＭ２を用いて、複数のｎ＋形半導体領域３ａ及び導電層ＣＬ３の一部が露出するまで、ＣＤＥ又はウェットエッチングを行う。これにより、絶縁層ＩＬ３の一部、絶縁層ＩＬ４の一部、及び絶縁層ＩＬ５の一部が除去される。図８（ｃ）に表したように、各ｎ＋形半導体領域３ａの一部及び各ｐ形半導体領域２ａの一部を除去し、複数のトレンチＴ４を形成する。トレンチＴ４の底部は、ｐ形半導体領域２ａ中に位置する。
【００３７】
複数のトレンチＴ４を埋め込む金属層を形成する。この金属層をパターニングし、ソース電極３２、ゲートパッド３３、及び配線部３３ａを形成する。ｎ＋形半導体領域４ａの下面を、ｎ＋形半導体領域４ａが所定の厚みになるまで研磨する。研磨したｎ＋形半導体領域４ａの下面に、ドレイン電極３１を形成する。以上により、実施形態に係る半導体装置１００が製造される。
【００３８】
図９を参照しつつ、実施形態の効果を説明する。
図９は、参考例に係る半導体装置の一部を表す断面図である。
図９に表した半導体装置１００ｒは、導電層４１を有する。この導電層４１は、ｎ−形半導体領域１中に絶縁層４２を介して設けられている。ゲート電極１０は、絶縁層４３を介して導電層４１の上に設けられている。図９に表した構造によれば、導電層４１の作用により、半導体装置１００ｒの耐圧を向上できる。又は、半導体装置１００ｒの耐圧を維持したまま、ｎ−形半導体領域１におけるｎ形不純物濃度を高め、半導体装置１００ｒのオン抵抗を低減できる。
【００３９】
ソース電極３２に対してドレイン電極３１に正電圧が印加された際、導電層４１とｎ−形半導体領域１との間には大きな電圧が加わる。絶縁破壊を抑制するためには、絶縁層４２の厚みが大きいことが望ましい。一方、ゲート絶縁層１１の厚みは、チャネルにおける電気抵抗を低減するため、絶縁層４２の厚みよりも小さいことが望ましい。
【００４０】
図９に表した構造では、１つの導電層４１が１つのゲート電極１０とＺ方向において並んでいる。従って、絶縁層４２を厚く形成すると、その分ゲート電極１０の幅が広くなる。ゲート電極１０の幅が広がると、Ｘ−Ｙ面における単位面積あたりのゲート電極１０の数が減少する。これにより、単位面積あたりのチャネルの面積（チャネル密度）が減少し、半導体装置１００ｒのオン抵抗が増大する。
【００４１】
実施形態に係る半導体装置１００では、ｎ−形半導体領域１中に、第１絶縁層２１ｉを介して第１導電層２１が設けられる。第１導電層２１は、Ｚ方向において、ｐ形ベース領域２及びゲート電極１０から離れている。このため、ゲート電極１０の配置及び構造を、第１導電層２１の配置及び構造に拘わらず、最適化できる。例えば、図４に表したように、隣り合うゲート電極１０同士の間の距離Ｄ３を、隣り合う第１導電層２１同士の間の距離Ｄ４よりも短くできる。これにより、半導体装置１００の耐圧を向上させつつ、半導体装置１００のオン抵抗を低減できる。
【００４２】
半導体装置１００の耐圧を効果的に向上させるためには、図４に表したように、第１導電層２１とｐ形ベース領域２との間のＺ方向における距離Ｄ１は、第１導電層２１とドレイン電極３１との間のＺ方向における距離Ｄ２よりも短いことが望ましい。この配置によれば、第１絶縁層２１ｉとｎ−形半導体領域１との界面から広がる空乏層が、ｐ形ベース領域２とｎ−形半導体領域１との界面から広がる空乏層につながり易くなる。この結果、半導体装置１００の耐圧を向上できる。
【００４３】
第２導電層２２は、第２導電部分２２ｂを含むことが望ましい。第２導電部分２２ｂが設けられることで、第２導電層２２とソース電極３２との接続が容易となる。また、第２導電層２２の電気抵抗を低減できる。これにより、各第１導電層２１の電位を、より確実にソース電極３２の電位と同じにできる。
【００４４】
第１導電部分２２ａのＹ方向における長さＬ４は、第１導電層２１のＹ方向における長さＬ５よりも長いことが望ましい。これにより、第２導電層２２の電気抵抗をさらに低減できる。
【００４５】
第２導電層２２の下端は、第１導電層２１の下端よりも下方に位置していることが望ましい。これにより、第２導電層２２の電気抵抗をさらに低減できる。
【００４６】
（第１変形例）
図１０は、実施形態の第１変形例に係る半導体装置の一部を表す断面図である。
図１〜図５に表した半導体装置１００では、１つの第１導電層２１は、１つのｐ形ベース領域２の直下に位置している。これに対して、図１０に表した半導体装置１１０では、１つの第１導電層２１の少なくとも一部は、１つのゲート電極１０の直下に位置する。例えば、１つの第１導電層２１のＹ方向における中心は、１つのゲート電極１０の直下に位置する。
【００４７】
この配置によれば、チャネルを通ってソース電極３２からドレイン電極３１へ向かうキャリアの流れが、第１導電層２１及び第１絶縁層２１ｉにより阻害され難くなる。これにより、半導体装置１１０のオン抵抗をさらに低減できる。
【００４８】
（第２変形例）
図１１は、実施形態の第２変形例に係る半導体装置の一部を表す平面図である。
図１２は、図１１のXII−XII断面を含む斜視断面図である。
図１〜図５に表した半導体装置１００において、複数の第１導電層２１は、Ｙ方向に配列されている。図１１及び図１２に表した半導体装置１２０では、複数の第１導電層２１は、Ｘ方向に配列されている。換言すると、複数の第１導電層２１の配列方向は、複数のゲート電極１０の配列方向と交差している。各第１導電層２１の延伸方向は、各ゲート電極１０の延伸方向と交差している。
【００４９】
図１１に表したように、複数の第１導電層２１のＹ方向における端部は、第２導電層２２と接続されている。半導体装置１２０では、第３導電層２３は設けられていない。例えば図１２に表したように、隣り合うゲート電極１０同士の間の距離Ｄ３は、隣り合う第１導電層２１同士の間の距離Ｄ４よりも短い。
【００５０】
第２変形例に係る半導体装置１２０では、複数の第１導電層２１の配列方向は、複数のゲート電極１０の配列方向と交差している。この構造によれば、半導体装置１２０の製造工程において、複数の第１導電層２１を形成することによる半導体基板の反りの方向を、複数のゲート電極１０を形成することによる半導体基板の反りの方向と、異ならせることができる。例えば、半導体装置１２０の製造工程において、半導体基板の特定の方向における反りの大きさを低減できる。このため、第１変形例によれば、半導体装置１２０の歩留まりを向上できる。
【００５１】
（第３変形例）
図１３は、実施形態の第３変形例に係る半導体装置の一部を表す断面図である。
図１４（ａ）は、図１３のXIV−XIV断面を含む平面図の一例である。図１４（ｂ）は、図１３のXIV−XIV断面を含む平面図の別の一例である。
図１３、図１４（ａ）、及び図１４（ｂ）に表した半導体装置１３０は、例えば、ゲート電極１０及び第１導電層２１の形状及び配置について、半導体装置１００〜１２０と差異を有する。
【００５２】
例えば図１４（ａ）に表したように、第１導電層２１は、第１延在部分２１ａ及び第２延在部分２１ｂを有する。第１延在部分２１ａは、Ｘ−Ｙ面に平行な一方向（第１延在方向）に沿って延びている。第２延在部分２１ｂは、Ｘ−Ｙ面に平行であり、且つ第１延在方向と交差する方向（第２延在方向）に沿って延びている。
【００５３】
図１４（ａ）の例では、第１延在方向は、第２延在方向に対して垂直である。第１延在部分２１ａの第１延在方向における端部は、第２延在部分２１ｂと接続されている。
【００５４】
図１４（ｂ）の例では、第１導電層２１は、第３延在部分２１ｃをさらに有する。第２延在方向は、第１延在方向に対して垂直では無い。第３延在部分２１ｃは、Ｘ−Ｙ面に平行であり、且つ第１延在方向及び第２延在方向と交差する方向（第３延在方向）に沿って延びている。第１延在部分２１ａの第１延在方向における端部は、第２延在部分２１ｂの第２延在方向における端部及び第３延在部分２１ｃの第３延在方向における端部と接続されている。
【００５５】
図１３に表したように、ｎ−形半導体領域１は、複数の第１領域Ｒ１、第２領域Ｒ２、及び第３領域Ｒ３を有する。複数の第１領域Ｒ１は、Ｘ−Ｙ面に沿って第１導電層２１に囲まれている。複数の第１領域Ｒ１は、Ｚ方向において、第２領域Ｒ２と第３領域Ｒ３との間に設けられている。第２領域Ｒ２は、Ｚ方向において、ドレイン電極３１と複数の第１領域Ｒ１との間に設けられている。第３領域Ｒ３は、Ｚ方向において、複数の第１領域Ｒ１とｐ形ベース領域２との間及び複数の第１領域Ｒ１と複数のゲート電極１０との間に設けられている。
【００５６】
図１４（ａ）及び図１４（ｂ）に表したように、複数の第１領域Ｒ１の一部は、Ｘ方向に沿って配列され、列Ｃ１を構成している。複数の第１領域Ｒ１の別の一部は、Ｘ方向に沿って配列され、列Ｃ２を構成している。列Ｃ１に含まれる第１領域Ｒ１のＸ方向における中心位置は、列Ｃ２に含まれる第１領域Ｒ１のＸ方向における中心位置と異なる。例えば、複数の列Ｃ１及び複数の列Ｃ２が、Ｙ方向において交互に設けられている。
【００５７】
同様に、複数のゲート電極１０の一部は、Ｘ方向に沿って配列され、列Ｃ３を構成している。複数のゲート電極１０の別の一部は、Ｘ方向に沿って配列され、列Ｃ４を構成している。Ｃ３に含まれるゲート電極１０のＸ方向における中心位置は、列Ｃ４に含まれるゲート電極１０のＸ方向における中心位置と異なる。例えば、複数の列Ｃ３及び複数の列Ｃ４が、Ｙ方向において交互に設けられている。
【００５８】
図１４（ａ）の例では、各第１領域Ｒ１の形及び各ゲート電極１０の形は、Ｘ−Ｙ断面において、四角形状である。図１４（ｂ）の例では、各第１領域Ｒ１の形及び各ゲート電極１０の形は、Ｘ−Ｙ断面において、六角形状である。Ｘ−Ｙ断面における各第１領域Ｒ１及び各ゲート電極１０の形は、任意である。
【００５９】
このように図１３、図１４（ａ）、及び図１４（ｂ）に表した第３変形例に係る半導体装置１３０では、Ｘ方向に配列されたゲート電極１０の列が、Ｙ方向に複数設けられる。この構造によれば、各ゲート電極１０の周囲において、ｐ形ベース領域２にチャネルが形成される。このため、半導体装置１３０では、半導体装置１００〜１２０に比べて、チャネル密度を大きくできる。
【００６０】
また、半導体装置１００〜１２０と同様に、複数の第１導電層２１とｐ形ベース領域２との間及び複数の第１導電層２１と複数のゲート電極１０との間に、ｎ−形半導体領域１の一部（第３領域Ｒ３）が設けられる。このため、ゲート電極１０の配置及び構造を、第１導電層２１の配置及び構造に拘わらず、最適化できる。
【００６１】
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００６２】
１ ｎ−形半導体領域、  １ａ ｎ−形半導体領域、  ２ ｐ形ベース、  ２ａ ｐ形半導体領域、  ３ ｎ＋形ソース領域３、  ３ａ ｎ＋形半導体領域、  ４ ｎ＋形バッファ領域、  ４ａ ｎ＋形半導体領域、  １０ ゲート電極、  １１ ゲート絶縁層、  ２１ 第１導電層、  ２１ａ 第１延在部分、  ２１ｂ 第２延在部分、  ２１ｃ 第３延在部分、  ２１ｉ 第１絶縁層、  ２２ 第２導電層、  ２２ａ 第１導電部分、  ２２ｂ 第２導電部分、  ２２ｉ 第２絶縁層、  ２３ 第３導電層、  ３１ ドレイン電極、  ３２ ソース電極、  ３３ ゲートパッド、  ３３ａ 配線部、  ４１ 導電層、  ４２ 絶縁層、  ４３ 絶縁層、  １００、１００ｒ、１１０〜１３０ 半導体装置、  Ｃ１〜Ｃ４ 列、  ＣＬ１〜ＣＬ４ 導電層、  Ｄ１〜Ｄ４ 距離、  ＩＬ１〜ＩＬ５ 絶縁層、  Ｌ１〜Ｌ５、Ｌ７、Ｌ８ 長さ、  Ｍ１、Ｍ２ マスク、  ＯＰ 開口、  Ｐ 部分、  Ｒ１ 第１領域、  Ｒ２ 第２領域、  Ｒ３ 第３領域、  Ｓ 半導体基板、  Ｔ１〜Ｔ４ トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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