(57)【要約】【課題】表示品質を向上させることが可能な電気光学装置、及び電子機器を提供する。【解決手段】走査線４２と、信号線４３、走査線４２と信号線４３との交差に対応して設けられた画素回路と、イネーブル線４４と、を備え、画素回路は、記憶回路と、発光素子と、イネーブル線駆動回路と、を含み、発光素子は、記憶回路に保持されている画像信号に応じて輝度を変え、イネーブル線駆動回路は、発光素子の発光可能状態を制御し、画素回路は第１の画素回路と第２の画素回路と第３の画素回路と第４の画素回路とを含み、イネーブル線４４は第１イネーブル線と第２イネーブル線とを含み、第１の画素回路と第２の画素回路とには第１イネーブル線が電気的に接続され、第３の画素回路と第４の画素回路とには第２イネーブル線が電気的に接続されることを特徴とする。【選択図】図６
2020060756.tif 000002
【特許請求の範囲】
【請求項１】
走査線と、信号線と、前記走査線と前記信号線との交差に対応して設けられた画素回路と、イネーブル線と、を備え、
前記画素回路は、記憶回路と、発光素子と、制御回路と、を有し、
前記発光素子は、前記記憶回路に保持されている画像信号に応じて輝度を変え、
前記制御回路は、前記発光素子の発光可能状態を制御する電気光学装置であって、
前記画素回路は第１の画素回路と第２の画素回路と第３の画素回路と第４の画素回路とを備え、
前記イネーブル線は第１のイネーブル線と第２のイネーブル線とを備え、
前記第１の画素回路と前記第２の画素回路とには第１のイネーブル線が電気的に接続され、
前記第３の画素回路と前記第４の画素回路とには第２のイネーブル線が電気的に接続されることを特徴とする電気光学装置。
【請求項２】
前記走査線には選択信号又は非選択信号が供給され、前記画素回路は、前記選択信号が供給された際に前記信号線と前記記憶回路とを導通状態とし、前記非選択信号が供給された際に前記信号線と前記記憶回路とを非導通状態とし、
前記第１の画素回路に前記選択信号が供給される第一選択期間の後に前記第２の画素回路に前記選択信号が供給される第二選択期間が設けられ、
前記第１のイネーブル線に活性信号が供給される第一活性期間は、前記第二選択期間の後に設けられる事を特徴とする請求項１に記載の電気光学装置。
【請求項３】
前記第一活性期間は、前記第一選択期間の開始時刻から一垂直期間内に始まる事を特徴とする請求項２に記載の電気光学装置。
【請求項４】
前記第３の画素回路に前記選択信号が供給される第三選択期間は、前記第二選択期間の後に設けられ、
前記第一活性期間と前記第三選択期間とに重複期間が存在する事を特徴とする請求項２又は３に記載の電気光学装置。
【請求項５】
前記第４の画素回路に前記選択信号が供給される第四選択期間は、前記第三選択期間の後に設けられ、
前記第２のイネーブル線に前記活性信号が供給される第二活性期間は、前記第四選択期間の後に設けられる事を特徴とする請求項４に記載の電気光学装置。
【請求項６】
前記イネーブル線には活性信号又は非活性信号が供給され、前記制御回路は前記活性信号が供給された際に、前記発光素子を発光可能な状態とし、
前記第１のイネーブル線に前記活性信号が供給され始める時刻と前記第２のイネーブル線に前記活性信号が供給され始める時刻とは異なる事を特徴とする請求項１乃至５のいずれか一項に記載の電気光学装置。
【請求項７】
前記第１のイネーブル線に前記活性信号が供給され始める時刻と前記第２のイネーブル線に前記活性信号が供給され始める時刻との時差は一垂直期間よりも短い事を特徴とする請求項６に記載の電気光学装置。
【請求項８】
前記第１の画素回路と前記第２の画素回路と前記第３の画素回路と前記第４の画素回路とは第二方向に沿って配置され、前記イネーブル線は前記第二方向と交差する第一方向に延在している事を特徴とする請求項１又は２に記載の電気光学装置。
【請求項９】
前記第１の画素回路に含まれる発光素子と前記第３の画素回路に含まれる発光素子とは第一の色を表示し、
前記第２の画素回路に含まれる発光素子と前記第４の画素回路に含まれる発光素子とは第二の色を表示する事を特徴とする請求項１乃至８のいずれか一項に記載の電気光学装置。
【請求項１０】
請求項１乃至９のいずれか一項に記載の電気光学装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学装置、及び電子機器に関する。
【背景技術】
【０００２】
昨今、電気光学装置からの映像光を観察者の瞳に導くヘッドマウントディスプレイ（ＨＭＤ）が提案されている。こうした電子機器では、有機ＥＬ（Organic Electro Luminescence）装置等の電気光学装置が使用されており、有機ＥＬ装置には、高い解像度や多階調表示、低消費電力などが求められている。
【０００３】
従来の有機ＥＬ装置では、走査信号により選択トランジスターがオン状態になると、画像信号が駆動トランジスターのゲートに導入されていた。この信号の電位に応じて駆動トランジスターと有機ＥＬ素子とに流れる電流量が定まり、その電流量に応じた輝度で有機ＥＬ素子が発光していた。この様に従来の有機ＥＬ装置ではアナログ駆動により階調が表現されていた。この為、駆動トランジスターの電圧電流特性や閾値電圧のばらつきに起因して、画素間で明るさのばらつきや階調ずれが生ずると言った低い表示品位が課題とされていた。
【０００４】
これに対して、特許文献１に記載されている様に、スタティックメモリー回路を画素毎に備え、デジタル駆動により表示を行う有機ＥＬ装置が提案されている。この有機ＥＬ装置では、メモリー回路の出力がＨｉｇｈならば発光素子は発光し、Ｌｏｗならば発光素子は消灯している。選択期間にメモリー回路に入力された信号は非選択期間中も保持され、次の選択期間に新たな信号が入力されるまで、発光素子は発光状態又は消灯状態を維持する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−２８７６９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載の有機ＥＬ装置では、メモリー回路に信号を書き込んでいる期間に発光素子が発光と非発光との状態を変えるので、発光期間と非発光期間とを厳密に制御することが困難であった。即ち、時分割駆動により正確に階調を表現する事や表示を多階調とする事が困難であるという課題があった。
【課題を解決するための手段】
【０００７】
本願の電気光学装置は、走査線と、信号線と、走査線と信号線との交差に対応して設けられた画素回路と、イネーブル線と、を備え、画素回路は、記憶回路と、発光素子と、制御回路と、を有し、発光素子は、記憶回路に保持されている画像信号に応じて輝度を変え、制御回路は、発光素子の発光可能状態を制御し、画素回路は第１の画素回路と第２の画素回路と第３の画素回路と第４の画素回路とを備え、イネーブル線は第１のイネーブル線と第２のイネーブル線とを備え、第１の画素回路と第２の画素回路とには第１のイネーブル線が電気的に接続され、第３の画素回路と第４の画素回路とには第２のイネーブル線が電気的に接続されることを特徴とする。
【０００８】
上記の電気光学装置において、走査線には選択信号又は非選択信号が供給され、画素回路は、選択信号が供給された際に信号線と記憶回路とを導通状態とし、非選択信号が供給された際に信号線と記憶回路とを非導通状態とし、第１の画素回路に選択信号が供給される第一選択期間の後に第２の画素回路に選択信号が供給される第二選択期間が設けられ、第１のイネーブル線に活性信号が供給される第一活性期間は、第二選択期間の後に設けられる事が望ましい。
【０００９】
上記の電気光学装置において、第一活性期間は、第一選択期間の開始時刻から一垂直期間内に始まる事が望ましい。
【００１０】
上記の電気光学装置において、第３の画素回路に選択信号が供給される第三選択期間は、第二選択期間の後に設けられ、第一活性期間と第三選択期間とに重複期間が存在する事が望ましい。
【００１１】
上記の電気光学装置において、第４の画素回路に選択信号が供給される第四選択期間は、第三選択期間の後に設けられ、第２のイネーブル線に活性信号が供給される第二活性期間は、第四選択期間の後に設けられる事が望ましい。
【００１２】
上記の電気光学装置において、イネーブル線には活性信号又は非活性信号が供給され、制御回路は活性信号が供給された際に、発光素子を発光可能な状態とし、第１のイネーブル線に活性信号が供給され始める時刻と第２のイネーブル線に活性信号が供給され始める時刻とは異なる事が望ましい。
【００１３】
上記の電気光学装置において、第１のイネーブル線に活性信号が供給され始める時刻と第２のイネーブル線に活性信号が供給され始める時刻との時差は一垂直期間よりも短い事が望ましい。
【００１４】
上記の電気光学装置において、第１の画素回路と第２の画素回路と第３の画素回路と第４の画素回路とは第二方向に沿って配置され、イネーブル線は前記第二方向と交差する第一方向に延在している事が望ましい。
【００１５】
上記の電気光学装置において、第１の画素回路に含まれる発光素子と第３の画素回路に含まれる発光素子とは第一の色を表示し、第２の画素回路に含まれる発光素子と第４の画素回路に含まれる発光素子とは第二の色を表示する事が望ましい。
【００１６】
本願の電子機器は、上記に記載の電気光学装置を備えたことを特徴とする。
【図面の簡単な説明】
【００１７】
【図１】第１実施形態の電子機器の概要を説明する図。
【図２】電子機器の内部構造を説明する図。
【図３】電子機器の光学系を説明する図。
【図４】電気光学装置の構成を示す概略平面図。
【図５】電気光学装置の回路ブロック図。
【図６】画素の構成を説明する図。
【図７】電気光学装置のデジタル駆動を説明する図。
【図８】電気光学装置の時分割階調方式を説明する表。
【図９】画素回路の構成を説明する図。
【図１０】画素回路の駆動方法を説明する図。
【図１１】第２実施形態の画素の構成を説明する図。
【図１２】電気光学装置のイネーブル配線を説明する拡大図。
【図１３】電気光学装置の変形例のイネーブル配線を説明する拡大図。
【発明を実施するための形態】
【００１８】
以下、本実施形態について、図面を参照して説明する。
【００１９】
（第１実施形態）
「電子機器の概要」
図１は、本実施形態の電子機器の構成を示す概略図である。図１を参照して、電子機器の構成を説明する。
【００２０】
図１に示すヘッドマウントディスプレイ１００は電子機器の一例である。ヘッドマウントディスプレイ１００は、眼鏡のような外観を有しており、使用者の眼前を覆う透視部材１０１と、透視部材１０１を支持するフレーム１０２と、フレーム１０２の左右両端の後方に設けられた第１内蔵装置部１０５ａと第２内蔵装置部１０５ｂとを備えている。透視部材１０１は、第１光学部分１０３ａと第２光学部分１０３ｂとに分かれている。第１光学部分１０３ａと第１内蔵装置部１０５ａとを組み合わせた第１表示機器１５１は、右眼用の画像を表示する部分である。第２光学部分１０３ｂと第２内蔵装置部１０５ｂとを組み合わせた第２表示機器１５２は、左眼用の画像を形成する部分である。
【００２１】
「電子機器の内部構造」
図２は、本実施形態に係る電子機器の内部構造を説明する図である。図３は、本実施形態に係る電子機器の光学系を説明する図である。次に、図２と図３とを参照して電子機器の内部構造と光学系とを説明する。尚、第１表示機器１５１と第２表示機器１５２とは、互いに左右対称で殆ど同じ構造をなしている。従って、第１表示機器１５１を電子機器の例として説明し、第２表示機器１５２の詳細な説明は省略する。
【００２２】
図２に示す様に、第１表示機器１５１は、図３に示す電気光学装置１０と、プリズム１１０と、光透過部材１５０と、結像用の投射レンズ１３０（図３参照）とを備える。プリズム１１０と光透過部材１５０とは第１光学部分１０３ａに相当し、投射レンズ１３０と電気光学装置１０とは第１内蔵装置部１０５ａに相当する。図３に示す様に、投射レンズ１３０は、入射側光軸に沿って３つのレンズ１３１，１３２，１３３を有しており、電気光学装置１０から出射された映像光ＧＬをプリズム１１０内に入射させて眼ＥＹに再結像させる。
【００２３】
ヘッドマウントディスプレイ１００の様な電子機器では、小型で軽量であることが求められる。また、こうした電子機器に使用される電気光学装置１０では、高解像度で多階調の画像を低い消費電力で表示する事が求められている。
【００２４】
［電気光学装置の構成］
次に、図４を参照して電気光学装置の構成を説明する。図４は、本実施形態に係る電気光学装置の構成を示す概略平面図である。本実施形態では、発光素子として有機ＥＬ素子を備える有機ＥＬ装置が電気光学装置１０である例を説明する。
【００２５】
図４に示す様に、本実施形態に係る電気光学装置１０は、第一基板１１と、第二基板１２とを有している。第一基板１１には、トランジスターやダイオードなどのアクティブ素子や、抵抗や容量などのパッシブ素子、が設けられている。その為、第一基板１１は素子基板とも称される。第二基板１２は、光透過性の基板であり、例えば石英基板や透明ガラスなどで構成される。第二基板１２は、第一基板１１を保護したり、或いは封止したりする役目を担い、保護基板、或いは対向基板と称される。第一基板１１には、不図示のカラーフィルターが設けられている。第一基板１１と第二基板１２とは、対向配置され接着されている。
【００２６】
第一基板１１は、本実施形態では、単結晶シリコン基板等の半導体基板で構成されている。第一基板１１は、表示領域Ｅと、表示領域Ｅを囲む非表示領域Ｄとを有している。表示領域Ｅは表示に寄与する領域であり、非表示領域Ｄは実際の表示には寄与しない領域である。表示領域Ｅには、青色（Ｂ）光が発せられるサブ画素５８Ｂと、緑色（Ｇ）光が発せられるサブ画素５８Ｇと、赤色（Ｒ）光が発せられるサブ画素５８Ｒとが、行列状に配置されている。サブ画素５８Ｂ、サブ画素５８Ｇ、サブ画素５８Ｒの其々には、図９に示す発光素子２０が設けられている。電気光学装置１０では、サブ画素５８Ｂとサブ画素５８Ｇとサブ画素５８Ｒとを含む画素５９が表示単位となって、カラー画像が表示される。尚、本明細書では、サブ画素５８Ｂ、サブ画素５８Ｇ、及びサブ画素５８Ｒを区別せず、総称してサブ画素５８と称する場合がある。
【００２７】
第一基板１１は、第二基板１２よりも大きく、第二基板１２からはみ出した第一基板１１の第１辺に沿って、複数の外部接続用端子１３が配列されている。複数の外部接続用端子１３と表示領域Ｅとの間には、信号線駆動回路５３が設けられている。この第１辺と直交する第２辺と表示領域Ｅとの間には、走査線駆動回路５２が設けられている。また、この第１辺と直交し第２辺と対向する第３辺と表示領域Ｅとの間には、イネーブル線駆動回路５４が設けられている。
【００２８】
本明細書では、外部接続用端子１３が配列された第１辺に沿った方向を第一方向もしくはＸ方向とし、第１辺と直交する第２辺および第３辺に沿った方向を第二方向もしくはＹ方向とする。本実施形態では、同色の発光が得られるサブ画素５８が第一方向（Ｘ方向）に配列され、異なる色の発光が得られるサブ画素５８が第二方向（Ｙ方向）に配列される、横ストライプ方式の配置が採用されている。第二方向におけるサブ画素５８の配置は、図４に示すようなＢ、Ｇ、Ｒの順であることに限定されず、例えば、Ｒ、Ｇ、Ｂの順であってもよい。また、サブ画素５８の配置は、ストライプ方式であることに限定されず、デルタ方式や、ベイヤー方式、Ｓストライプ方式等であってもよく、加えて、サブ画素５８Ｂ，５８Ｇ，５８Ｒの形状や大きさは同じであることに限定されない。
【００２９】
「電気光学装置の回路構成」
次に、図５を参照して、電気光学装置の回路構成を説明する。図５は、本実施形態に係る電気光学装置の基本的な回路ブロック図である。尚、図５に示す回路ブロック図は、電気的な接続を示す回路図であり、実際の配線レイアウトを表すものではない。
【００３０】
図５に示す様に、電気光学装置１０の表示領域Ｅには、互いに交差する複数の第１走査線４２と複数の信号線４３とが形成され、第１走査線４２と信号線４３との各交差に対応してサブ画素５８が行列状に配列されている。各サブ画素５８には、発光素子２０（図９参照）等を含む画素回路４１が設けられている。
【００３１】
表示領域Ｅには、第１走査線４２に対応して、第２走査線４５が形成されている。又、表示領域Ｅには、画素５９に対応して、イネーブル線４４が形成されている。第１走査線４２と第２走査線４５とイネーブル線４４とはＸ方向に延在している。信号線４３はＹ方向に延在している。
【００３２】
電気光学装置１０では、表示領域Ｅに、Ｍ行×Ｎ列のサブ画素５８が行列状に配置されている。具体的には、表示領域Ｅに、Ｍ本の第１走査線４２とＭ本の第２走査線４５とＬ本のイネーブル線４４とＮ本の信号線４３とが形成されている。尚、ＬとＭとＮとは２以上の整数であり、本実施形態では一例として、Ｍ＝７２０×ｐ、Ｌ＝Ｍ／ｒ＝７２０、Ｎ＝１２８０としている。ｐは、表示の基本色の数を表し、２以上の整数である。本実施形態では、表示の基本色はＲ、Ｇ、Ｂの３色であり、ｐ＝３となる。ｒは一種類のイネーブル線４４を共有するサブ画素５８の行数であり、本実施形態ではｒ＝ｐ＝３である。即ち、イネーブル線４４は、表示単位毎、即ち画素５９毎、に異なった配線とされている。一つの画素５９を構成するｐ＝ｒ個のサブ画素５８には同一のイネーブル信号が供給される。
【００３３】
電気光学装置１０は、表示領域Ｅの外側に駆動部５０を有している。駆動部５０から、表示領域Ｅに配列された各画素回路４１に各種信号が供給され、画像が表示領域Ｅに表示される。駆動部５０は、駆動回路５１と信号処理回路５５とを含む。信号処理回路５５は、表示用信号を駆動回路５１に供給する。駆動回路５１は、表示用信号に基づき複数の第１走査線４２と複数の第２走査線４５と複数の信号線４３と複数のイネーブル線４４とを介して各画素回路４１に駆動信号を供給する。
【００３４】
非表示領域Ｄ及び表示領域Ｅには、第１低電位線４６と高電位線４７と第２低電位線４８とが配置されている。本実施形態で、第１低電位線４６は第１電位線として第１電位を各画素５９に供給し、高電位線４７は第２電位線として各画素５９に第２電位を供給し、第２低電位線４８は第３電位線として第３電位を各画素５９に供給する。本実施形態では、第１電位Ｖ１が第１低電位ＶＳＳ１であり、第２電位Ｖ２が高電位ＶＤＤであり、第３電位Ｖ３が第２低電位ＶＳＳ２である。一例として、Ｖ１＝ＶＳＳ１＝４．０Ｖ、Ｖ２＝ＶＤＤ＝７．０Ｖ、Ｖ３＝ＶＳＳ２＝０Ｖである。第１電位は第２電位よりも低く、第３電位は第１電位よりも低い。第１電位（第１低電位ＶＳＳ１）と第２電位（高電位ＶＤＤ）とで低電圧系電源が構成され、第３電位（第２低電位ＶＳＳ２）と第２電位（高電位ＶＤＤ）とで高電圧系電源が構成される。
【００３５】
駆動回路５１は、走査線駆動回路５２と信号線駆動回路５３とイネーブル線駆動回路５４とを含む。駆動回路５１と画素回路４１とは第一基板１１に形成されている。具体的には、駆動回路５１や画素回路４１は、単結晶シリコン基板に形成されたトランジスター等の素子を用いて構成されている。
【００３６】
走査線駆動回路５２には、第１走査線４２と第２走査線４５とが電気的に接続されている。走査線駆動回路５２は、画素回路４１を選択又は非選択とする走査信号（Ｓｃａｎ）を第一方向に延在する各第１走査線４２に出力し、第１走査線４２はこの走査信号を画素回路４１に伝える。走査信号は、第２トランジスター３２（図９参照）をオン状態とする選択状態と第２トランジスター３２をオフ状態とする非選択状態とを有している。本実施形態では、第２トランジスター３２がＰ型であるので、選択状態における走査信号（選択信号）はＬｏｗであり、非選択状態における走査信号（非選択信号）はＨｉｇｈである。
【００３７】
走査線駆動回路５２は、画素回路４１を信号保持又は信号非保持とする第２走査信号（ＸＳｃａｎ）を第一方向に延在する各第２走査線４５に出力し、第２走査線４５はこの第２走査信号を画素回路４１に伝える。第２走査信号は、第３トランジスター３３（図９参照）をオン状態とする保持信号と、第３トランジスター３３をオフ状態とする非保持信号と、を有している。本実施形態では、第３トランジスター３３がＰ型であるので、信号保持とする第２走査信号（保持信号）はＬｏｗであり、信号非保持とする第２走査信号（非保持信号）はＨｉｇｈである。
【００３８】
尚、Ｍ本の第１走査線４２のうちｉ行目の第１走査線４２に供給される走査信号を特定する際には、ｉ行目の走査信号Ｓｃａｎｉと表記する。同様に、Ｍ本の第２走査線４５のうちｉ行目の第２走査線４５に供給される第２走査信号を特定する際には、ｉ行目の第２走査信号ＸＳｃａｎｉと表記する。走査線駆動回路５２は不図示のシフトレジスター回路を備えており、シフトレジスター回路をシフトする信号が、一段毎にシフト出力信号として出力される。このシフト出力信号を用いて、１行目の走査信号Ｓｃａｎ１からＭ行目の走査信号ＳｃａｎＭまでと、１行目の第２走査信号ＸＳｃａｎ１からＭ行目の第２走査信号ＸＳｃａｎＭまでと、が形成される。
【００３９】
信号線駆動回路５３には、信号線４３が電気的に接続されている。信号線駆動回路５３は、不図示のシフトレジスター回路、或いはデコーダー回路、或いはデマルチプレクサ回路、などを備えている。信号線駆動回路５３は、第１走査線４２の選択に同期して、Ｎ本の信号線４３の各々に画像信号（Ｄａｔａ）を供給する。尚、Ｎ本の信号線４３のうちｊ列目の信号線４３に供給される画像信号を特定する際には、ｊ列目の画像信号Ｄａｔａｊと表記する。
【００４０】
イネーブル線駆動回路５４には、イネーブル線４４が電気的に接続されている。イネーブル線駆動回路５４は、Ｌ本のイネーブル線４４の各々にイネーブル信号を供給する。イネーブル線４４は、このイネーブル信号を対応する画素回路４１に伝える。イネーブル信号は活性状態と非活性状態とを有している。イネーブル線４４は、イネーブル線駆動回路５４からのイネーブル信号を受けて、適宜活性状態とされ得る。本実施形態では、制御回路として機能する第４トランジスター３４がＰ型である（図９参照）ので、活性状態におけるイネーブル信号（活性信号）はＬｏｗであり、非活性状態におけるイネーブル信号（非活性信号）はＨｉｇｈである。
【００４１】
信号処理回路５５は、表示用信号供給回路５６と、ＶＲＡＭ（Video Random Access Memory）回路５７とを含む。ＶＲＡＭ回路５７は、フレーム画像等を一時的に記憶する。表示用信号供給回路５６は、ＶＲＡＭ回路５７に一時的に記憶されたフレーム画像から表示用信号を作成し、これを駆動回路５１に供給する。表示用信号とは、画像信号やクロック信号等である。
【００４２】
「画素の構成」
次に、図６と図１２とを参照して、本実施形態に係る画素の構成を説明する。図６は、本実施形態に係る画素の構成を説明する図である。
【００４３】
電気光学装置１０では、３つのサブ画素５８Ｂ，５８Ｇ，５８Ｒから成る画素５９が表示単位である。本実施形態では、サブ画素５８のＸ方向の長さａは１２マイクロメーター（μｍ）であり、サブ画素５８のＹ方向の長さｂは４マイクロメーター（μｍ）である。
【００４４】
図６に示す様に、画素単位の行列でｉ行ｊ列に位置する画素５９（ｉ、ｊ）は、サブ画素単位の行列で３ｉ−２行ｊ列に位置するサブ画素５８Ｂ（３ｉ−２、ｊ）と、３ｉ−１行ｊ列に位置するサブ画素５８Ｇ（３ｉ−１、ｊ）と、３ｉ行ｊ列に位置するサブ画素５８Ｒ（３ｉ、ｊ）と、を含んで構成される。ここでｉは１以上Ｌ（＝Ｍ／ｐ）以下の整数であり、ｊは１以上Ｎ以下の整数である。３ｉ−２行ｊ列に位置するサブ画素５８Ｂ（３ｉ−２、ｊ）には、３ｉ−２行目の第１走査線４２と、３ｉ−２行目の第２走査線４５と、ｉ行目のイネーブル線４４と、ｊ列目の信号線４３と、が電気的に接続されている。同様に、３ｉ−１行ｊ列に位置するサブ画素５８Ｇ（３ｉ−１、ｊ）には、３ｉ−１行目の第１走査線４２と、３ｉ−１行目の第２走査線４５と、ｉ行目のイネーブル線４４と、ｊ列目の信号線４３と、が電気的に接続されており、３ｉ行ｊ列に位置するサブ画素５８Ｒ（３ｉ、ｊ）には、３ｉ行目の第１走査線４２と、３ｉ行目の第２走査線４５と、ｉ行目のイネーブル線４４と、ｊ列目の信号線４３と、が電気的に接続されている。又、３ｉ＋１行ｊ列に位置するサブ画素５８Ｂ（３ｉ＋１、ｊ）には、３ｉ＋１行目の第１走査線４２と、３ｉ＋１行目の第２走査線４５と、ｉ＋１行目のイネーブル線４４と、ｊ列目の信号線４３と、が電気的に接続されている。更に、３ｉ＋２行ｊ列に位置するサブ画素５８Ｇ（３ｉ＋２、ｊ）には、３ｉ＋２行目の第１走査線４２と、３ｉ＋２行目の第２走査線４５と、ｉ＋１行目のイネーブル線４４と、ｊ列目の信号線４３と、が電気的に接続されており、３ｉ＋３行ｊ列に位置するサブ画素５８Ｒ（３ｉ＋３、ｊ）には、３ｉ＋３行目の第１走査線４２と、３ｉ＋３行目の第２走査線４５と、ｉ＋１行目のイネーブル線４４と、ｊ列目の信号線４３と、が電気的に接続されている。
【００４５】
サブ画素５８は、其々図９に示す画素回路４１を有している。３ｉ−２行ｊ列に位置するサブ画素５８Ｂ（３ｉ−２、ｊ）が有する画素回路４１を第１の画素回路とし、３ｉ−１行ｊ列に位置するサブ画素５８Ｇ（３ｉ−１、ｊ）が有する画素回路４１を第２の画素回路とし、３ｉ行ｊ列に位置するサブ画素５８Ｒ（３ｉ、ｊ）が有する画素回路４１を第５の画素回路とし、３ｉ＋１行ｊ列に位置するサブ画素５８Ｂ（３ｉ＋１、ｊ）が有する画素回路４１を第３の画素回路とし、３ｉ＋２行ｊ列に位置するサブ画素５８Ｇ（３ｉ＋２、ｊ）が有する画素回路４１を第４の画素回路とし、３ｉ＋３行ｊ列に位置するサブ画素５８Ｒ（３ｉ＋３、ｊ）が有する画素回路４１を第６の画素回路とすると、第１の画素回路と第２の画素回路と第５の画素回路とには第１のイネーブル線４４、即ちｉ行目のイネーブル線４４  −（ｉ）、が電気的に接続され、第３の画素回路と第４の画素回路と第６の画素回路とには第２のイネーブル線４４、即ちｉ＋１行目のイネーブル線４４  −（ｉ＋１）、が電気的に接続されている。要するに第１走査線４２と第２走査線４５とはサブ画素単位の行列の行毎に固有の配線が配置されているが、イネーブル線４４は画素単位の行列の行毎に固有な配線が配置されている。換言すると、一つの画素５９を構成する複数個のサブ画素５８に対して、その画素５９に固有な一種類のイネーブル線４４が配置されている。一つの画素５９を構成する複数個のサブ画素５８には同一のイネーブル線４４が電気的に接続されている。
【００４６】
本実施形態では、ｒ＝ｐ＝３で、３個のサブ画素５８毎に異なったイネーブル線４４が配置されている。ｉ行目のイネーブル線４４  −（ｉ）は、イネーブル線の第一支線４４  −（ｉ）αと、イネーブル線の第二支線４４  −（ｉ）βと、に分岐する。イネーブル線の第一支線４４  −（ｉ）αは、自身の上又は下の行に位置するサブ画素５８に電気的に接続され、これらのサブ画素５８にイネーブル信号を供給する。本実施形態ではイネーブル線の第一支線４４  −（ｉ）αは、自身の上のサブ画素５８、即ち３ｉ−２行任意列のサブ画素５８Ｂ（３ｉ−２、任意列）、に電気的に接続され、これらのサブ画素５８にイネーブル信号を供給する。イネーブル線の第一支線４４  −（ｉ）αは３ｉ−２行任意列のサブ画素５８Ｂ（３ｉ−２、任意列）と３ｉ−１行任意列のサブ画素５８Ｇ（３ｉ−１、任意列）との間に配線されている。従って、３ｉ−２行任意列のサブ画素５８Ｂ（３ｉ−２、任意列）にはイネーブル信号が下方より導入される。
【００４７】
ｉ行目のイネーブル線４４  −（ｉ）から分岐したイネーブル線の第二支線４４  −（ｉ）βは、自身の上下の行に位置するサブ画素５８、即ち３ｉ−１行任意列のサブ画素５８Ｇ（３ｉ−１、任意列）と３ｉ行任意列のサブ画素５８Ｒ（３ｉ、任意列）と、に電気的に接続され、これらのサブ画素５８にイネーブル信号を供給する。イネーブル線の第二支線４４  −（ｉ）βは、３ｉ−１行任意列のサブ画素５８Ｇ（３ｉ−１、任意列）と３ｉ行任意列のサブ画素５８Ｒ（３ｉ、任意列）との間に配線されている。イネーブル線の第一支線４４  −（ｉ）αとイネーブル線の第二支線４４  −（ｉ）βとは、同一のｉ行目のイネーブル線４４  −（ｉ）が分岐したものであるから、当然同じイネーブル信号が伝達される。また、サブ画素５８Ｇ（３ｉ−１、任意列）とサブ画素５８Ｒ（３ｉ、任意列）とでは、サブ画素５８内の配線や素子などのレイアウトがイネーブル線の第二支線４４  −（ｉ）βに対してほぼ線対称となっている。
【００４８】
イネーブル線４４を上述の如く配置する事に依り、画素５９を構成する３つのサブ画素５８に対してイネーブル線駆動回路５４から３本のイネーブル線４４を配置する場合に比べて、表示領域Ｅ内でのイネーブル線４４の本数を減らすことが可能となる。具体的には、サブ画素５８毎にイネーブル線４４を配置する場合に対し、イネーブル線の第一支線４４  −（ｉ）αとイネーブル線の第二支線４４  −（ｉ）βとの合計数を２／３に減ずる事が可能となる。配線数の減少は製造歩留まりの向上をもたらすと共に、配線間短絡等の故障を抑制し、製品寿命を長くする効果が得られる。
【００４９】
イネーブル線の第一支線４４  −（ｉ）αは、３ｉ−２行任意列のサブ画素５８Ｂ（３ｉ−２、任意列）にイネーブル信号を供給する。一方、イネーブル線の第二支線４４  −（ｉ）βは、３ｉ−１行任意列のサブ画素５８Ｇ（３ｉ−１、任意列）と３ｉ行任意列のサブ画素５８Ｒ（３ｉ、任意列）にイネーブル信号を供給する。即ち、第二支線４４  −（ｉ）βは、第一支線４４  −（ｉ）αの倍の数のサブ画素に電気的に接続され、イネーブル信号を供給することになる。従って、図１２に示す様、第二支線４４  −（ｉ）βの太さを、第一支線４４  −（ｉ）αよりも太くすることにより、第二支線４４  −（ｉ）βにより安定的にイネーブル信号を供給することが可能となる。言い換えれば、第一支線４４  −（ｉ）αは第二支線４４  −（ｉ）βよりも細くすることが可能である。
【００５０】
一本のイネーブル線４４を複数のサブ画素５８にて共用することは、イネーブル線駆動回路５４を安定動作させ、同時に消費電力を低下させるとの効果ももたらす。本実施形態では、１行の画素５９毎に発光を制御するイネーブル信号を供給するので、サブ画素５８毎にイネーブル信号を供給する場合に比べて、イネーブル線駆動回路５４に接続するイネーブル線４４の数を１／３に減ずる事ができる。この結果、イネーブル線駆動回路５４を駆動するクロック周波数も１／３へと低減され、イネーブル線駆動回路５４は、クロック周波数が低下した事で、安定動作する事になる。又、クロック周波数を低くする事は、イネーブル線駆動回路５４の消費電力を低く抑える事にもなる。
【００５１】
配線とレイアウトに関して、本実施形態の電気光学装置１０では、画素５９又はサブ画素５８の或る一列は、その隣の列の画素５９又はサブ画素５８と鏡像反転の関係にある。画素５９又はサブ画素５８の或る一列は、その隣の列の画素５９又はサブ画素５８に対して、これらのサブ画素５８間を隔てる境界に関して、配線やレイアウトが線対称の関係にある。例えば、ｊ列のサブ画素５８（任意行、ｊ）における各素子の配置関係は、ｊ＋１列のサブ画素５８（任意行、ｊ＋１）における各素子の配置関係に対して、これらのサブ画素５８を隔てる境界に関して線対称である。更に、ｊ＋１列のサブ画素５８（任意行、ｊ＋１）における各素子の配置関係は、ｊ＋２列のサブ画素５８（任意行、ｊ＋２）における各素子の配置関係に対して、これらのサブ画素５８を隔てる境界に関して線対称である。斯うして、サブ画素５８のレイアウトは、一列おきに左右反転する事になる。ｊ列のサブ画素５８（任意行、ｊ）やｊ＋２列のサブ画素５８（任意行、ｊ＋２）などには、信号線４３と高電位線４７とはサブ画素５８の左側に配置され、第１低電位線４６と第２低電位線４８とはサブ画素５８の右側に配置される。一方、ｊ＋１列のサブ画素５８（任意行、ｊ＋１）やその２列隣のサブ画素５８には、信号線４３と高電位線４７とはサブ画素５８の右側に配置され、第１低電位線４６と第２低電位線４８とはサブ画素５８の左側に配置される。
【００５２】
第１低電位線４６と第２低電位線４８とは、サブ画素５８の２列おきに配置されている。第１低電位線４６と第２低電位線４８とは、ｊ列のサブ画素５８（任意行、ｊ）とｊ＋１列のサブ画素５８（任意行、ｊ＋１）との間や、ｊ＋２列のサブ画素５８（任意行、ｊ＋２）とｊ＋３列のサブ画素５８（任意行、ｊ＋３）との間、などに配置される。ｊ列のサブ画素５８（任意行、ｊ）とｊ＋１列のサブ画素５８（任意行、ｊ＋１）とは、これらの間に配置された第１低電位線４６と第２低電位線４８を共有する。同様に、ｊ＋２列のサブ画素５８（任意行、ｊ＋２）とｊ＋３列のサブ画素５８（任意行、ｊ＋３）とは、これらの間に配置された第１低電位線４６と第２低電位線４８を共有する。
【００５３】
高電位線４７と信号線４３とも、サブ画素５８の２列おきに配置されている。具体的には、高電位線４７と信号線４３とは、ｊ−１列のサブ画素５８（任意行、ｊ−１）とｊ列のサブ画素５８（任意行、ｊ）との間や、ｊ＋１列のサブ画素５８（任意行、ｊ＋１）とｊ＋２列のサブ画素５８（任意行、ｊ＋２）との間、などに配置される。ｊ−１列のサブ画素５８（任意行、ｊ−１）とｊ列のサブ画素５８（任意行、ｊ）とは、これらの間に配置された高電位線４７を共有する。又、この高電位線４７を挟む様に信号線４３が配置され、この高電位線４７の右側に配置された信号線４３がｊ列のサブ画素５８（任意行、ｊ）に画像信号Ｄａｔａ  ｊを供給する。同様に、ｊ＋１列のサブ画素５８（任意行、ｊ＋１）とｊ＋２列のサブ画素５８（任意行、ｊ＋２）とは、これらの間に配置された高電位線４７を共有する。又、この高電位線４７を挟む様に信号線４３が配置され、この高電位線４７の左側に配置された信号線４３がｊ＋１列のサブ画素５８（任意行、ｊ＋１）に画像信号Ｄａｔａ  ｊ＋１を供給し、右側に配置された信号線４３がｊ＋２列のサブ画素５８（任意行、ｊ＋２）に画像信号Ｄａｔａ  ｊ＋２を供給する。
【００５４】
この様に、第１低電位線４６や第２低電位線４８、高電位線４７、信号線４３を含む画素レイアウトは、奇数列のサブ画素５８と偶数列のサブ画素５８とで、互いに左右対称の関係となる。第１低電位線４６や第２低電位線４８、高電位線４７、信号線４３を上述の如く配置する事に依り、サブ画素５８それぞれに対して第１低電位線４６や第２低電位線４８、高電位線４７、を配置する場合に比べて、表示領域Ｅ内での第１低電位線４６や第２低電位線４８、高電位線４７、の本数を半減させることが可能となる。配線数の減少は製造歩留まりの向上をもたらすと共に、配線間短絡等の故障を抑制し、製品寿命を長くする効果が得られる。
【００５５】
本実施形態では第１低電位線４６と第２低電位線４８とをペアとして、サブ画素５８の２列おきにこれらを配置している。第１低電位線４６と第２低電位線４８とをペアにすると、第１低電位線４６と高電位線４７とをペアにする場合や、第２低電位線４８と高電位線４７とをペアにする場合、に比べて、配線間の電位差が小さくなるので、短絡する可能性が小さくなり、製品寿命を長くする効果が得られる。
【００５６】
「電気光学装置のデジタル駆動」
次に、図７及び図８を参照して、本実施形態に係る電気光学装置１０におけるデジタル駆動による画像表示方法を説明する。図７は、本実施形態に係る電気光学装置のデジタル駆動を説明する図である。図８は、本実施形態に係る電気光学装置の時分割階調方式を説明する表である。
【００５７】
電気光学装置１０は、デジタル駆動により、表示領域Ｅ（図４参照）に画像を表示する。各サブ画素５８に配置された発光素子２０は、発光又は非発光のいずれかの状態をとり、表示される画像の階調は、各発光素子２０の発光期間が総発光可能期間に対する割合にて定められる。これを時分割駆動と称する。
【００５８】
図７には、一枚の画像を表示する１フレーム期間が示されている。本実施形態では、１フレーム期間は１フィールド（Ｆ）に等しい。図７に示す様に、時分割駆動では、一枚の画像を表示する１フィールドを、複数のサブフィールド（ＳＦ）に分割し、サブフィールド毎に発光素子２０の発光と非発光とを制御する事で階調表示を実現する。
【００５９】
図８には、本実施形態における時分割駆動の設定例が示されている。具体的には、図８の上段にフレーム周波数ｆ、走査線選択期間Ｓ、１垂直期間ＶＰ、階調のビット数ｇ等の駆動条件が示されている。図８の中段には、右側に各サブフィールドの期間、すなわち非表示期間Ｐ１と表示期間Ｐ２との和の時間が示され、左側に各サブフィールドに於ける非表示期間Ｐ１の時間が示され、中央に各サブフィールドに於ける表示期間Ｐ２の時間が示されている。図８の下段には、表示階調数と総表示色数とが示されている。
【００６０】
図８の上段に示す様に、一例として、フレーム周波数（ｆ）が６０Ｈｚのプログレッシブ方式で画像を表示すると、１フレーム期間（１／ｆ）＝１フィールド＝１６．６７ミリ秒（ｍｓｅｃ）となる。ここでは、階調のビット数ｇを１６とし、１６ビットの時分割階調方式により、２16＝６５，５３６階調の表示を行う例を説明する。１６ビットの時分割階調方式では、１個のフィールドＦを１６個のサブフィールド、即ちＳＦ１からＳＦ１６に分割する。
【００６１】
１フィールド内でｉ番目のサブフィールドをＳＦｉで表した際に、図７には１番目のサブフィールドＳＦ１から１６番目のサブフィールドＳＦ１６までの１６個のサブフィールドが示されている。各サブフィールドには、第２期間としての表示期間Ｐ２であるＰ２−１からＰ２−１６と、第１期間としての非表示期間Ｐ１であるＰ１−１からＰ１−１６とが含まれる。尚、本明細書では、ＳＦ１からＳＦ１６を区別せず総称してサブフィールドと称し、非表示期間Ｐ１−１からＰ１−１６を区別せず総称して非表示期間Ｐ１と称し、表示期間Ｐ２−１からＰ２−１６を区別せず総称して表示期間Ｐ２と称する場合がある。
【００６２】
非表示期間Ｐ１は走査線選択期間Ｓと消灯期間とを含んでいる。走査線選択期間Ｓとは一つの第１走査線４２が選択されて対応するサブ画素５８の記憶回路６０に画像信号が書き込まれている期間である。又、消灯期間とは発光素子２０が非発光となっている期間である。表示領域Ｅ内の全ての第１走査線４２を選択し終える期間が垂直期間である。本実施形態では、図８の上段に示す様に、走査線選択期間Ｓを０．１６７マイクロ秒（μｓｅｃ）とすると、一つの垂直期間ＶＰは、ＶＰ＝０．１６７×１０-3×２１６０＝０．３６ミリ秒となる。
【００６３】
フレーム周波数が６０Ｈｚのプログレッシブ方式により１６ビットの時分割階調方式で画像を表示する場合は、図８の中段に示す様に、サブフィールド１のＰ２−１を０．０００２ミリ秒（＝０．２マイクロ秒）とする。それ以降のサブフィールドＳＦの表示期間Ｐ２は、そのひとつ前のサブフィールドＳＦの表示期間Ｐ２の２倍となる様に設定する。斯うすると、１フレーム期間における総発光可能期間は、Ｐ２−１からＰ２−１６の合計であり、１３．１１６ミリ秒となる。
【００６４】
図７には、各サブフィールドに於ける非表示期間Ｐ１と表示期間Ｐ２とが示されている。尚、図７に於いて、ＳＦ１からＳＦ８までは、ＳＦ９以降のサブフィールドと比べて表示期間Ｐ２が短いため、表示期間Ｐ２−１からＰ２−８を図示していない。また、ＳＦ１２以降のサブフィールドには、その前のサブフィールドと比べて非表示期間Ｐ１が短いため、非表示期間Ｐ１−１２からＰ１−１６を図示していない。
【００６５】
電気光学装置１０の１６ビットの時分割階調方式によるデジタル駆動では、１個のフィールド内の総表示期間Ｐ２に対する発光期間の比に基づいて６５，５３６階調を表示する。例えば、階調「０」の黒表示では、ＳＦ１からＳＦ１６の全ての表示期間で発光素子２０を非発光とする。一方、階調「６５，５３５」の白表示では、ＳＦ１からＳＦ１６の全ての表示期間で発光素子２０を発光とする。又、例えば階調「７」の中間輝度を表示する場合には、ＳＦ１の表示期間Ｐ２−１と、ＳＦ２の表示期間Ｐ２−２と、ＳＦ３の表示期間Ｐ２−３とで発光素子２０を発光させ、その他のサブフィールドの表示期間では発光素子２０を非発光とする。このように１個のフィールドＦを構成するサブフィールド毎に、その表示期間Ｐ２に発光素子２０を発光させるか非発光とするかを適宜選択する事で中間の階調が表示される。これにより、図８の下段に示す様に、表示可能な色数、即ち総表示色数は、２８１，４７４，９７６，７１０，６５６色となる。
【００６６】
従来の有機ＥＬ装置では、有機ＥＬ素子に流れる電流をアナログ制御して階調表示が行われていた為、駆動トランジスターのばらつきに起因して、画素間で明るさのばらつきや階調のずれが生じて表示品位が低かった。又、ばらつき補償回路を設けると、補償回路にも電流が流れる為に消費電力の増大を招いていた。更に、従来の有機ＥＬ装置では、表示を多階調化する為には、アナログ信号を記憶する容量素子を大きくする必要があるので、高解像度化が困難であると共に、大きな容量素子の充放電に伴い消費電力も増大していた。換言すると、従来の有機ＥＬ装置では、高解像度で多階調の高品位な画像を低消費電力で表示する事が困難であった。
【００６７】
本実施形態に係る電気光学装置１０では、オン／オフの二値で動作するデジタル駆動であるため、発光素子２０は発光又は非発光の二つの状態のいずれかを取る。そのため、アナログ駆動の場合と比べて、トランジスターの電圧電流特性や閾値電圧のばらつきの影響を受け難くなり、サブ画素５８で明るさのばらつきや階調のずれが少なくなる。画素５９としても色のバラツキが少なくなり、高品位な画像が表示される事になる。更に、デジタル駆動では大きな容量素子を保有する必要がないので、サブ画素５８と画素５９との微細化が可能となり、高解像度化を容易に進める事ができる。又、大きな容量素子の充放電が生じないので、電力消費が低減される。
【００６８】
電気光学装置１０のデジタル駆動では、サブフィールドの数（階調のビット数ｇ）を増減する事により、容易に階調数の増減が可能となる。又、電気光学装置１０のデジタル駆動では、非表示期間Ｐ１を記憶回路６０に画像信号を書き込む信号書き込み期間とするが、この信号書き込み期間を変える事なく、即ち駆動回路５１のクロック周波数を変える事なく、１６ビットの階調表示から例えば８ビット等の階調表示に簡単に変える事ができる。更に、電気光学装置１０のデジタル駆動では、サブフィールド間、又は、フィールドＦ間で、表示を変えるサブ画素５８の記憶回路６０の画像信号が書き換えられる。一方、表示を変えないサブ画素５８の記憶回路６０の画像信号は書き換えられることなく保持される。これにより低消費電力が実現する。この様に、本実施形態に係る電気光学装置１０は、エネルギー消費が少なく、サブ画素５８間での明るさのばらつきや階調のずれが小さく、多階調で高解像度な画像を表示する。
【００６９】
「画素回路の構成」
次に、本実施形態に係る画素回路の構成を、図９を参照して説明する。図９は、本実施形態に係る画素回路の構成を説明する図である。
【００７０】
図９に示す様に、第１走査線４２と信号線４３との交差に対応して配置されたサブ画素５８毎に、画素回路４１が設けられている。第１走査線４２に沿って第２走査線４５とイネーブル線４４とが配置されている。各画素回路４１に対して、第１走査線４２と第２走査線４５と信号線４３とイネーブル線４４とが対応し、これらの配線から画素回路４１に信号が供給される。また、各画素回路４１に対して、第１低電位線４６から第１電位（ＶＳＳ１）が供給され、高電位線４７から第２電位（ＶＤＤ）が供給され、第２低電位線４８から第３電位（ＶＳＳ２）が供給される。
【００７１】
画素回路４１は、Ｐ型の第１トランジスター３１と、Ｐ型の第２トランジスター３２と、発光素子２０と、記憶回路６０と、制御回路と、を含む。Ｐ型の第４トランジスター３４が制御回路である。画素回路４１がスタティックメモリー型の記憶回路６０を含むので、電気光学装置１０はデジタル駆動が可能となる。さらに、画素回路４１が制御回路を含むので、電気光学装置は正確な時分割駆動が可能となる。
【００７２】
発光素子２０と第１トランジスター３１と第４トランジスター３４とは、第２電位線（高電位線４７）と第３電位線（第２低電位線４８）との間に直列に配置されている。記憶回路６０は、第１電位線（第１低電位線４６）と第２電位線（高電位線４７）との間に配置されている。第２トランジスター３２は、記憶回路６０と信号線４３との間に配置されている。
【００７３】
記憶回路６０は、第１インバーター６１と、第２インバーター６２と、Ｐ型の第３トランジスター３３とを含む。第１インバーター６１の出力端子２６と、第２インバーター６２の入力端子２８とが電気的に接続されている。第３トランジスター３３は、第２インバーター６２の出力端子２７と、第１インバーター６１の入力端子２５との間に配置されている。尚、以降、第１インバーター６１の入力端子２５を第一入力２５と、第１インバーター６１の出力端子２６を第一出力２６と、第２インバーター６２の入力端子２８を第二入力２８と、第２インバーター６２の出力端子２７を第二出力２７と、それぞれ略称する。
【００７４】
尚、本明細書で端子Ａと端子Ｂとが電気的に接続されている状態とは、端子Ａの論理と端子Ｂの論理とが同じになり得る状態を言う。例えば、端子Ａと端子Ｂとの間にトランジスターや抵抗素子、ダイオードなどが配置されていても、端子Ａの論理と端子Ｂの論理とが同じになるのならば、これらは電気的に接続されている状態と言える。また、図９等の回路図の説明で、「トランジスターや抵抗素子などがＡとＢとの間に配置されている」と表記する場合の「配置」は、レイアウト上の配置ではなく、回路図上の配置である。また、「端子Ａと端子Ｂとの間にトランジスターや抵抗素子などが直列に配置されている」とは、端子Ａと端子Ｂとの間のトランジスターや抵抗素子などの配列順が変わっていても構わない事を意味している。
【００７５】
記憶回路６０が記憶するデジタル信号は、Ｈｉｇｈ又はＬｏｗの２値である。本実施形態では、第二出力２７の電位がＬｏｗの場合に発光素子２０は発光可能状態となり、第二出力２７の電位がＨｉｇｈの場合に発光素子２０は非発光となる。記憶回路６０が第１電位線（第１低電位線４６）と第２電位線（高電位線４７）との間に配置されるので、Ｈｉｇｈは第２電位（ＶＤＤ）に相当し、Ｌｏｗは第１電位（ＶＳＳ１）に相当する。
【００７６】
第１インバーター６１は、Ｐ型の第５トランジスター３５とＮ型の第７トランジスター３７と、を含むＣＭＯＳ構成である。第２インバーター６２は、Ｐ型の第６トランジスター３６と、Ｎ型の第８トランジスター３８とを含むＣＭＯＳ構成である。第一入力２５は、第５トランジスター３５及び第７トランジスター３７のゲートであり、第３トランジスター３３のソースドレインの一方に電気的に接続されている。第一出力２６は、第５トランジスター３５及び第７トランジスター３７のドレインであり、第二入力２８に電気的に接続されている。第二出力２７は、第６トランジスター３６及び第８トランジスター３８のドレインであり、第３トランジスター３３のソースドレインの他方に電気的に接続されている。第二入力２８は第６トランジスター３６及び第８トランジスター３８のゲートであり、第一出力２６に電気的に接続されている。
【００７７】
尚、本実施形態では、第１インバーター６１と第２インバーター６２とが共にＣＭＯＳ構成であることとしたが、これらのインバーター６１，６２がトランジスターと抵抗素子とから構成されていてもよい。例えば、第１インバーター６１において第５トランジスター３５及び第７トランジスター３７の一方を抵抗素子で置き換えてもよいし、第２インバーター６２において第６トランジスター３６及び第８トランジスター３８の一方を抵抗素子で置き換えてもよい。
【００７８】
発光素子２０は、本実施形態では有機ＥＬ素子であり、画素電極である陽極２１と、発光機能層である発光部２２と、対向電極である陰極２３とを含む。発光素子２０と第１トランジスター３１と制御回路とは、第２電位線と第３電位線との間に直列に配置されている。第１トランジスター３１は発光素子２０に対する駆動トランジスターであり、そのゲートは第二出力２７に電気的に接続されている。第１トランジスター３１がオン状態となった際に、発光素子２０は発光し得る。制御回路を構成する第４トランジスター３４は発光素子２０の発光を制御する制御トランジスターであり、そのゲートはイネーブル線４４に電気的に接続されている。イネーブル線４４に活性信号が供給されて第４トランジスター３４がオン状態となった際に、発光素子２０は発光し得る。
【００７９】
Ｐ型トランジスターは発光素子２０よりも高電位側に配置される。発光素子２０に対してＰ型の第１トランジスター３１とＰ型の第４トランジスター３４とをこのように配置することで、第１トランジスター３１とＰ型の第４トランジスター３４とを線形に動作させることが可能となる。尚、本明細書では、トランジスターが線形領域で動作する事を単に線形動作すると称する。第１トランジスター３１や第４トランジスター３４が線形動作すると、第２電位（ＶＤＤ）と第３電位（ＶＳＳ２）との電位差の大半が発光素子２０に掛かる事になるので、両トランジスターのばらつきは発光素子２０の発光輝度に殆ど影響しなくなる。
【００８０】
第２トランジスター３２は、画素回路４１に対する選択トランジスターであり、第２トランジスター３２は、記憶回路６０と信号線４３との間に配置されている。Ｐ型の第２トランジスター３２のソースドレインの一方は信号線４３に電気的に接続され、他方は第一入力２５に電気的に接続されている。第２トランジスター３２のゲートは、第１走査線４２に電気的に接続されている。第１走査線４２に選択信号が印加され第２トランジスター３２がオン状態となると、信号線４３と第一入力２５とが導通状態となり、画像信号が信号線４３から記憶回路６０に書き込まれる。第１走査線４２に非選択信号が印加され第２トランジスター３２がオフ状態になると、信号線４３と記憶回路６０とが非導通状態となる。
【００８１】
第３トランジスター３３は第一入力２５と第二出力２７との間に配置されている。第３トランジスター３３のソースドレインの一方は第一入力２５に電気的に接続され、他方は第二出力２７に電気的に接続されている。第３トランジスター３３のゲートは、第２走査線４５に電気的に接続されている。第２走査線４５に保持信号が印加され第３トランジスター３３がオン状態になると、第二出力２７と第一入力２５とが導通状態となり、記憶回路６０に書き込まれた画像信号が保持される。
【００８２】
次に、第２トランジスター３２と第３トランジスター３３と第４トランジスター３４とを制御して、記憶回路６０への画像信号の書き込み方法と、発光素子２０の発光又は非発光の切り替え方法と、を説明する。本実施形態では、各画素回路４１に対して、第１走査線４２と第２走査線４５とイネーブル線４４とが互いに独立しているので、第２トランジスター３２と第３トランジスター３３と第４トランジスター３４とは互いに独立に動作する。そして、第２トランジスター３２と第３トランジスター３３とが、互いにほぼ相補的な動作をする。その結果、第２トランジスター３２がオン状態となる際に、第３トランジスター３３はオン状態ではない様にする事ができる。又、第２トランジスター３２がオン状態となる際に、必ず第４トランジスター３４をオフ状態としている事ができる。
【００８３】
記憶回路６０に画像信号を書き込む際には、非活性信号により第４トランジスター３４をオフ状態とする。選択信号により第２トランジスター３２がオン状態になると、記憶回路６０に画像信号が供給される。画像信号は信号線４３から第１インバーター６１へ書き込まれ、その反転信号が第１インバーター６１から第２インバーター６２へと書き込まれる。
【００８４】
第２走査信号の非保持信号により第３トランジスター３３は、第２トランジスター３２がオフ状態からオン状態に変わる際に既にオフ状態となっているか、または、第２トランジスター３２がオフ状態からオン状態に変わる際にオン状態からオフ状態に変わる。この様に第２トランジスター３２がオン状態となる際には、第３トランジスター３３はオン状態にはなく、第二出力２７と第一入力２５とは電気的に遮断されている。
【００８５】
ここで、第３トランジスター３３が存在せず、第二出力２７と第一入力２５とが常に接続されている仮想回路を想定する。仮想回路の第一入力２５をＬｏｗからＨｉｇｈに書き換える状況を考える。Ｈｉｇｈが供給される前は、第一入力２５がＬｏｗなので、第二入力２８はＨｉｇｈで、第８トランジスター３８はオン状態となっている。その為、仮想回路では、第２トランジスター３２がオン状態となり、信号線４３からＨｉｇｈが供給されると、信号線４３のＨｉｇｈから第２トランジスター３２と第８トランジスター３８とを経て第１低電位線４６のＬｏｗへと至る電流経路ができあがり、第一入力２５の電位のＨｉｇｈからＬｏｗへの書き換えに時間がかかったり、最悪の場合には、書き換えができなかったりする不具合が生じる事となる。同様に、この仮想回路では、第一入力２５をＨｉｇｈからＬｏｗに書き換える際にも書き換えに時間がかかったり、書き換えができなかったりする不具合が生ずる事となる。
【００８６】
これに対して、本実施形態では、第２トランジスター３２をオン状態として記憶回路６０に画像信号を書き換える際には、第３トランジスター３３はオン状態にないので、第一入力２５と第二出力２７とは電気的に遮断されており、上述の仮想回路に見られる不具合は発生しない。更に、第２トランジスター３２がオン状態であるときには、第４トランジスター３４はオフ状態とするので、記憶回路６０に画像信号を書き込んでいる間は、発光素子２０は発光しない。これにより、画像信号の書き込み期間に発光素子２０が中途半端に発光して、階調をずらす事態を回避できる。即ち、ＳＦ１の表示期間Ｐ２−１を極短期間としても正確な階調を表現する事ができる。
【００８７】
非選択信号により第２トランジスター３２がオン状態からオフ状態になると、記憶回路６０への画像信号の書き込みが停止する。第２トランジスター３２がオン状態からオフ状態に変わる際に、第３トランジスター３３は既にオン状態となっているか、または、第２トランジスター３２がオン状態からオフ状態に変わる際にオフ状態からオン状態に変わる。これにより、第二出力２７と第一入力２５とが電気的に接続されて、記憶回路６０に書き込まれた画像信号が、第１インバーター６１と第２インバーター６２との間で保持される。第２走査線４５には次のサブフィールドの非保持信号が入るまでは保持信号が供給されるので、記憶回路６０に記憶された画像信号は誤って書き換えられることはなく、安定した状態で保持される。記憶回路６０へ画像信号が書き換えられている期間に第４トランジスター３４はオフ状態であり、発光素子２０は発光していない。
【００８８】
然る後に、発光素子２０を発光させる際は、第２トランジスター３２をオフ状態としたまま、且つ、第３トランジスター３３をオン状態としたまま、活性信号により第４トランジスター３４をオン状態にする。この際に、記憶回路６０に記憶された画像信号により、第１トランジスター３１がオン状態であると、第２電位線（高電位線４７）から第４トランジスター３４と第１トランジスター３１と発光素子２０とを介して第３電位線（第２低電位線４８）に至る経路に電流が流れて発光素子２０が発光する。第４トランジスター３４がオン状態で、発光素子２０が発光可能となっている期間に、第２トランジスター３２はオフ状態であり、第３トランジスター３３はオン状態である。この結果、記憶回路６０に記憶された画像信号は安定的に保持される。即ち、誤表示の無い高品位な画像が表示される。
【００８９】
「各電位とトランジスターの閾値電圧との関係」
上述したように、本実施形態では、第１電位（第１低電位ＶＳＳ１）と第２電位（高電位ＶＤＤ）とで低電圧系電源が構成され、第３電位（第２低電位ＶＳＳ２）と第２電位（高電位ＶＤＤ）とで高電圧系電源が構成される。このような構成とすることで、高速で動作し明るい表示が得られる電気光学装置１０を実現している。以下にこの点を説明する。
【００９０】
以下の説明では、第１電位をＶ１と表記し、第２電位をＶ２と表記し、第３電位をＶ３と表記する。本実施形態では、低電圧系電源の電圧は高電圧系電源の電圧よりも小さく、Ｖ２−Ｖ１＜Ｖ２−Ｖ３の関係となっている。一例として、第１電位をＶ１＝４．０Ｖとし、第２電位をＶ２＝７．０Ｖとし、第３電位をＶ３＝０Ｖとする。この際に低電圧系電源の電圧では、Ｖ２−Ｖ１＝３．０Ｖとなり、高電圧系電源の電圧は、Ｖ２−Ｖ３＝７．０Ｖである。
【００９１】
各電位を上記のように設定すると、低電圧系電源で駆動回路５１や記憶回路６０を動作させることとなるので、駆動回路５１や記憶回路６０を構成するトランジスターを微細化して高速動作させることができる。一方、高電圧系電源で発光素子２０を発光させるので、発光素子２０の発光輝度を高めることができる。即ち、本実施形態の構成とすることで、各回路が高速で動作するとともに、発光素子２０が高い輝度で発光して明るい表示が得られる電気光学装置１０を実現することができる。
【００９２】
一般に、有機ＥＬ素子のような発光素子では、発光素子を発光させるために、例えば５Ｖ以上と比較的高い電圧が必要となる。しかしながら、半導体装置では、電源電圧を上げると、誤動作防止の為にトランジスターのゲート長Ｌやゲート幅Ｗ等のサイズを大きくせざるを得ないので、回路の動作は遅くなる。一方、回路を高速で動作させるために電源電圧を下げると、発光素子の発光輝度の低下を招く。要するに、従来のように発光素子を発光させる電源電圧と回路を動作させる電源電圧とが同じ構成では、発光素子の高い輝度での発光と回路の高速動作とを両立することが困難であった。
【００９３】
これに対して、本実施形態では、電気光学装置１０の電源として低電圧系電源と高電圧系電源とを有しており、駆動回路５１や記憶回路６０を動作させる電源を低電圧系電源とする。これにより、駆動回路５１や記憶回路６０を構成する各トランジスターのサイズをＬ＝０．５マイクロメーター（μｍ）程度とし、第１トランジスター３１や第４トランジスター３４のＬ＝０．７５マイクロメーター（μｍ）程度よりも小さくして、これらの回路をＶ２−Ｖ１＝３．０Ｖの低電圧で駆動するので、駆動回路５１や記憶回路６０を高速で動作させることができる。
【００９４】
そして、高電圧系電源により発光素子２０をＶ２−Ｖ３＝７．０Ｖの高電圧で発光させるので、発光素子２０を高い輝度で発光させることができる。さらに、後述するように、発光素子２０と直列に配置される第１トランジスター３１や第４トランジスター３４を線形動作させることで、発光素子２０に対してＶ２−Ｖ３＝７．０Ｖの高電圧の殆どを印加することができるので、発光素子２０が発光する際の輝度をより高めることができる。
【００９５】
駆動トランジスターである第１トランジスター３１がＰ型であるので、第１トランジスター３１の閾値電圧（Ｖth1）は負（Ｖth1＜０）としている。記憶回路６０に記憶された画像信号が非発光に相当する際には、記憶回路６０の出力端子２７の電位はＨｉｇｈ（第２電位）である。第１トランジスター３１のゲート電位が第２電位（Ｖ２）となっている一方で、第１トランジスター３１のソース電位は第２電位（Ｖ２）よりも第４トランジスター３４での電位降下分だけ低くなっている。この結果、第１トランジスター３１のゲートソース電圧Ｖgs1は０Ｖよりも第４トランジスター３４での電位降下分だけ大きくなる。
【００９６】
この様に第１トランジスター３１では、ゲートソース電圧Ｖgs1が０以上で、閾値電圧Ｖth1よりも大きいので、Ｐ型の第１トランジスター３１はオフ状態となる。一例としてＶth1＝−０．３６Ｖの場合、ゲートソース電圧Ｖgs1が０Ｖ程度であると、ゲートソース電圧Ｖgs1が閾値電圧Ｖth1よりも大きいので、第１トランジスター３１はオフ状態となる。これにより、画像信号が非発光の際に、第１トランジスター３１を確実にオフ状態とすることができる。
【００９７】
記憶回路６０に記憶された画像信号が発光に相当する際には、記憶回路６０の出力端子２７の電位はＬｏｗ（第１電位）である。第１トランジスター３１のゲート電位が第１電位（Ｖ１）となっている一方で、後述する様に第１トランジスター３１のソース電位は第２電位近傍としてあるので、第１トランジスター３１のゲートソース電圧Ｖgs1は、第２電位（Ｖ２）に対する第１電位（Ｖ１）の電位差にて近似できる。即ち、Ｖgs1＝Ｖ１−Ｖ２＝４．０Ｖ−７．０Ｖ＝−３．０Ｖ程度である。この様に、第１トランジスター３１のゲートソース電圧Ｖgs1が閾値電圧Ｖth1よりも十分に小さくなるので、第１トランジスター３１はオン状態となる。これにより、画像信号が発光の際に、第１トランジスター３１を確実にオン状態とすることができる。
【００９８】
制御トランジスターである第４トランジスター３４はＰ型であるため、活性状態におけるイネーブル信号（活性信号）は低電位であり、非活性状態におけるイネーブル信号（非活性信号）は高電位である。具体的には、非活性信号は、第２電位（Ｖ２）以上の高電位で設定され、本実施形態では、第２電位（Ｖ２）である。また、活性信号は、Ｖ２−（Ｖ２−Ｖ１）以下の出来る限り低い電位が好ましく、本実施形態では、第２低電位（Ｖ３）である。
【００９９】
本実施形態では、第２トランジスター３２がＰ型であるため、非選択信号は、第２電位（Ｖ２）以上の高電位で設定され、第２電位（Ｖ２）である。又、選択信号は、第１電位（Ｖ１）以下の出来るだけ低い電位とされ、第３電位（Ｖ３）である。
【０１００】
本実施形態では、第３トランジスター３３がＰ型であるため、非保持信号は、第２電位（Ｖ２）以上の高電位で設定され、第２電位（Ｖ２）である。又、保持信号は、第１電位（Ｖ１）以下の出来るだけ低い電位で設定され、第３電位（Ｖ３）であることが好ましい。
【０１０１】
以上の結果から、本実施形態での好ましい各電位（Ｖ１、Ｖ２、Ｖ３）と第１トランジスター３１の閾値電圧（Ｖth1）との関係をまとめると、これらの関係は数式１及び数式２で表される。
【０１０２】
【数１】
2020060756.tif 000003
【０１０３】
【数２】
2020060756.tif 000004
【０１０４】
「トランジスターの特性」
続いて、本実施形態に係る電気光学装置１０が備えるトランジスターの特性について説明する。本実施形態に係る電気光学装置１０では、高電圧系電源を構成する第２電位線（高電位線４７）と第３電位線（第２低電位線４８）との間に、発光素子２０と直列に第１トランジスター３１と第４トランジスター３４とが配置されている。第１トランジスター３１のオン抵抗は発光素子２０のオン抵抗と比べて十分に低いことが好ましい。又、第４トランジスター３４のオン抵抗も発光素子２０のオン抵抗と比べて十分に低いことが好ましい。
【０１０５】
十分に低いとは、第１トランジスター３１や第４トランジスター３４が線形動作する駆動条件であり、具体的には、第１トランジスター３１や第４トランジスター３４のオン抵抗が発光素子２０のオン抵抗の１／１００以下、好ましくは、１／１０００以下であることをいう。このようにすることで、発光素子２０が発光する際に第１トランジスター３１や第４トランジスター３４を線形動作させることができる。
【０１０６】
この結果、直列に配置された第１トランジスター３１と第４トランジスター３４と発光素子２０とで生ずる電位降下、すなわち高電圧系電源の電圧である第２電位と第３電位との電位差、の大半が発光素子２０にかかることになるので、発光素子２０が発光する際に両トランジスター３１，３４の閾値電圧のばらつきの影響を受け難くなる。即ち、このような構成とすると、第１トランジスター３１や第４トランジスター３４の閾値電圧のばらつきの影響を小さくすることができるので、画素５９（サブ画素５８）間での明るさのばらつきや階調のずれが抑えられ均一性に優れた画像表示を実現することができる。
【０１０７】
これは、第１トランジスター３１や第４トランジスター３４のオン抵抗を発光素子２０のオン抵抗の１／１００以下とすることで、電源電圧の９９％以上を発光素子２０が受け、両トランジスター３１，３４での電位降下が１％以下となる為である。両トランジスター３１，３４での電位降下が１％以下と小さいので、両トランジスター３１，３４の閾値電圧のばらつきが発光素子２０の発光特性に及ぼす影響は小さくなる。
【０１０８】
本実施形態では、第１トランジスター３１と第４トランジスター３４との直列抵抗は、発光素子２０のオン抵抗の１／１０００程度となる。この場合、電源電圧の９９．９％程度を発光素子２０が受け、両トランジスター３１，３４での電位降下は０．１％程度となるので、両トランジスター３１，３４の閾値電圧のばらつきが発光素子２０の発光特性に及ぼす影響をほとんど無視できることになる。
【０１０９】
トランジスターのオン抵抗は、トランジスターの極性やゲート長、ゲート幅、閾値電圧、ゲート絶縁膜厚等に依存する。本実施形態では、第１トランジスター３１及び第４トランジスター３４のオン抵抗が発光素子２０のオン抵抗と比べて十分に低くなるように、両トランジスター３１，３４の極性やゲート長、ゲート幅、閾値電圧、ゲート絶縁膜厚等を定めることが好ましい。以下、この点を説明する。
【０１１０】
本実施形態では、発光素子２０に有機ＥＬ素子を用いており、第１トランジスター３１、第４トランジスター３４等のトランジスターは、単結晶シリコン基板である第一基板１１に形成されている。発光素子２０の電圧電流特性は、概ね以下の数式３で表される。
【０１１１】
【数３】
2020060756.tif 000005
【０１１２】
数式３において、ＩELは発光素子２０を通る電流であり、ＶELは発光素子２０にかかる電圧であり、ＬELは発光素子２０の平面視における長さであり、ＷELは発光素子２０の平面視における幅であり、Ｊ0は発光素子２０の電流密度係数であり、Ｖtmは発光素子２０が有する温度依存のある係数電圧であり、Ｖ0は発光素子２０の発光に対する閾値電圧である。ここで発光素子２０が有する温度依存のある係数電圧であるＶtmは一定温度では一定の電圧である。
【０１１３】
尚、高電圧系電源の電圧をＶPにて表し、第１トランジスター３１と第４トランジスター３４とで生じる電位降下をＶdsで表したときに、ＶEL＋Ｖds＝ＶPである。又、本実施形態では、ＬEL＝１１マイクロメーター（μｍ）、ＷEL＝３マイクロメーター（μｍ）、Ｊ0＝１．４４９ミリアンペア・パー・スクエアセンチメーター（ｍＡ／ｃｍ2）、Ｖ0＝３．０ボルト（Ｖ）、Ｖtm＝０．５４１ボルト（Ｖ）であった。
【０１１４】
一方、第１トランジスター３１や第４トランジスター３４などを第ｉトランジスター（ｉは１又は４）と表したとき、そのドレイン電流Ｉdsiは、以下の数式４で表される。
【０１１５】
【数４】
2020060756.tif 000006
【０１１６】
数式４において、Ｗiは第ｉトランジスターのゲート幅であり、Ｌiは第ｉトランジスターのゲート長であり、ε0は真空の誘電率であり、ε0xはゲート絶縁膜の誘電率であり、ｔ0xiはゲート絶縁膜の厚みであり、μiは第ｉトランジスターの移動度であり、Ｖgsiはゲート電圧であり、Ｖdsiは第ｉトランジスターによる電位降下でドレイン電圧であり、Ｖthiは第ｉトランジスターの閾値電圧である。
【０１１７】
実施例１では、Ｗ1＝１．２５マイクロメーター（μｍ）、Ｗ4＝１．２５マイクロメーター（μｍ）、Ｌ1＝Ｌ4＝０．７５マイクロメーター（μｍ）、ｔ0x＝２０ナノメーター（ｎｍ）、μ1＝μ4＝１５０スクエアセンチメーター・パー・ボルト・パー・秒（ｃｍ2／Ｖ・ｓ）、Ｖth1＝Ｖth4＝−０．３６Ｖ、Ｖgs1＝Ｖ１−Ｖ２＝−３．０Ｖ、Ｖgs4＝Ｖ３−Ｖ２＝−７．０Ｖである。
【０１１８】
尚、第１トランジスター３１と第４トランジスター３４とを線形動作させた場合、両トランジスター３１，３４での電位降下Ｖdsを用いて、発光素子２０の電圧電流特性は、Ｖds＝０Ｖ近傍で、以下の数式５に近似される。
【０１１９】
【数５】
2020060756.tif 000007
【０１２０】
実施例１では、数式５によって定義される係数ｋは、ｋ＝−１．３９×１０-6（Ω-1）である。Ｉ0は高電圧系電源の電圧ＶPの全てが発光素子２０にかかる場合の電流量であり、Ｉ0＝７．８２×１０-7（Ａ）である。
【０１２１】
このような条件下において、発光素子２０が発光する電圧は、数式３と数式５とから、ＩEL＝Ｉdsとなる電圧である。本実施形態では、ＶP＝Ｖ３−Ｖ２＝−７．０Ｖ、Ｖds1＝−０．００６８Ｖ、Ｖds4＝−０．００２７Ｖ、ＶEL＝６．９９０５Ｖ、ＩEL＝Ｉds1＝Ｉｄｓ４ds4＝７．６５１×１０-7Ａであった。又、この際の第１トランジスター３１のオン抵抗は８．７８０×１０3Ωであり、第４トランジスター３４のオン抵抗は３．４９１×１０3Ωであり、発光素子２０のオン抵抗は９．１３６×１０6Ωであった。
【０１２２】
したがって、第１トランジスター３１のオン抵抗は発光素子２０のオン抵抗の１／１０００よりも低い１／１０４０程度であり、第４トランジスター３４のオン抵抗は発光素子２０のオン抵抗の１／１０００よりも低い１／２６００程度であるので、高電圧系電源の電圧の大半が発光素子２０にかかるようにすることができた。
【０１２３】
この条件下では、トランジスターの閾値電圧がたとえ３０％以上変動しても、ＶEL＝６．９９Ｖ、ＩEL＝Ｉds1＝Ｉds4＝７．６７×１０-7Ａは不変である。すなわち、実施例１において、Ｖth1やＶth4が０．２９Ｖから０．５３Ｖまでの間で変動しても、ＶEL＝６．９９Ｖ、ＩEL＝Ｉds1＝Ｉds4＝７．６７×１０-7Ａは不変である。通常は、トランジスターの閾値電圧がこのように大きくばらつくことはない。したがって、第４トランジスター３４のオン抵抗を発光素子２０のオン抵抗の１／１０００程度以下とすることで、第１トランジスター３１と第４トランジスター３４との閾値電圧のばらつきは、実質的に発光素子２０の発光輝度に影響を及ぼさないことになる。
【０１２４】
近似的には、数式４と数式５とを連立させて、ＩEL＝Ｉdsiとすることにより、電流ＩEL＝Ｉdsiに対する第ｉトランジスターの閾値電圧のばらつきの影響を、以下の数式６で表現できる。
【０１２５】
【数６】
2020060756.tif 000008
【０１２６】
Ｉ0は高電圧系電源の電圧ＶPの全てが発光素子２０にかかる場合の電流量であるから、数式６から判るように、発光素子２０を電源電圧ＶPの近傍で発光させるためには、ゲート電圧Ｖgsiの絶対値やＺiを大きくすればよい。換言すると、Ｚiを大きくする程、発光素子２０の発光輝度はトランジスターの閾値電圧のばらつきの影響を受け難くなる。
【０１２７】
実施例１では、ｋ／Ｚ1＝−３．２２×１０-2Ｖ、ｋ／Ｚ4＝−３．２２×１０-2Ｖと、その絶対値が小さい値となるので、数式６の左辺第２項が、第１トランジスター３１に対しては、ｋ／（Ｚ1（Ｖgs1−Ｖth1））＝０．０１、第４トランジスター３４に対しては、ｋ／（Ｚ4（Ｖgs4−Ｖth4））＝０．００５となり、０．０１（１％）程度未満となる。この結果、発光素子２０の発光時の電流（発光輝度）は両トランジスター３１，３４の閾値電圧に殆ど影響を受けなくなった。即ち、ｋ／（Ｚi（Ｖgsi−Ｖthi））の値を０．０１（１％）程度未満とすることで、発光素子２０の発光輝度に対する両トランジスター３１，３４の閾値電圧（Ｖth1、Ｖth4）のばらつきを実質的に排除することができる。尚、数式６において、ｋとＺiとは、数式４と数式５とにより定義される。
【０１２８】
発光素子２０を電源電圧ＶPの近傍で発光させるためには、ゲート電圧Ｖgsiは、その絶対値ができるだけ大きい方が好ましい。本実施形態（実施例１）では、活性状態におけるイネーブル信号（活性信号）の電位を、第４トランジスター３４の第３電位（Ｖ３）とすることで、第４トランジスター３４のゲートソース電圧Ｖgs4の絶対値を大きくしている。
【０１２９】
本実施例では、発光素子２０と直列に配置された第１トランジスター３１のゲート幅Ｗ1は、記憶回路６０に含まれる第３トランジスター３３のゲート幅Ｗ3よりも大きい。一例としては、Ｗ1＝１．２５マイクロメーター（μｍ）で、Ｗ3＝０．７５マイクロメーター（μｍ）である。このため、第１トランジスター３１がオン状態となって発光素子２０が発光する際に、発光素子２０に大きな電流を流すことができるので、発光素子２０の発光輝度を高めることができる。そして、オン状態における第１トランジスター３１のオン抵抗が小さくなるので、発光素子２０が発光する際に、第１トランジスター３１の閾値電圧のばらつきに起因する発光輝度のばらつきを抑制することができる。一方、第３トランジスター３３は、発光素子２０が発光している際に第二出力２７と第一入力２５との間の電位差を小さく保つ役割を有する。そのため、第３トランジスター３３には大きな電流が流れる必要はなく、第３トランジスター３３のゲート幅Ｗ3を第１トランジスター３１のゲート幅Ｗ1よりも小さくしてもその機能を十分に発揮する。こうして、記憶回路６０が安定的に画像信号を保持して、高解像度で高品位な画像を表示することが可能になる。
【０１３０】
本実施例では、第１トランジスター３１のゲート長Ｌ1は、第３トランジスター３３のゲート長Ｌ3よりも長い。一例としては、Ｌ1＝０．７５マイクロメーター（μｍ）で、Ｌ3＝０．５マイクロメーター（μｍ）である。このため、第１トランジスター３１と直列に配置される発光素子２０に、第３トランジスター３３を含む記憶回路６０よりも高い電圧を印加できる。そして、発光素子２０や第１トランジスター３１に高い電圧を印加しても、第１トランジスター３１のゲート長Ｌ1が長いので、第１トランジスター３１が高電圧で破壊されるおそれを低減できる。一方、記憶回路６０に含まれる第３トランジスター３３のゲート長Ｌ3が第１トランジスター３１のゲート長Ｌ1よりも短いので、第３トランジスター３３を第１トランジスター３１よりも小さくして、記憶回路６０を微細化することが可能となる。その結果、記憶回路６０を高速動作させるとともに、発光素子２０を高い電圧で発光させることができる。
【０１３１】
本実施形態に係る電気光学装置１０では、低電圧系電源を構成する第１電位線（第１低電位線４６）と第２電位線（高電位線４７）との間に、記憶回路６０に含まれる第１インバーター６１を構成する第５トランジスター３５及び第７トランジスター３７と、第２インバーター６２を構成する第６トランジスター３６及び第８トランジスター３８とが配置されている。これらの低電圧系電源で動作するトランジスター３５，３６，３７，３８は、高電圧系電源で動作する第１トランジスター３１や第４トランジスター３４と比べて印加電圧が低いため、ゲート長を短くでき、これに伴いゲート幅を狭くできるので、チャンネル形成領域の面積を小さくすることができる。即ち、記憶回路６０を微細化できる。そして、トランジスター３５，３６，３７，３８のチャンネル形成領域の面積が小さいと、トランジスター容量が小さくなるので、充放電を高速で行える。即ち、記憶回路６０への画像信号の書き込みや書き換えを高速化することができる。
【０１３２】
本実施形態では、記憶回路６０に含まれるこれらの第５トランジスター３５、第６トランジスター３６、第７トランジスター３７、及び第８トランジスター３８の平面視におけるゲート長は、発光素子２０と直列に配置される第１トランジスター３１及び第４トランジスター３４の平面視におけるゲート長よりも短い。
【０１３３】
第５トランジスター３５、第６トランジスター３６、第７トランジスター３７、及び第８トランジスター３８の平面視におけるゲート長は、Ｌ5＝Ｌ6＝Ｌ7＝Ｌ8＝０．５マイクロメーター（μｍ）である。上述したように、第１トランジスター３１及び第４トランジスター３４の平面視におけるゲート長はＬ1＝Ｌ4＝０．７５マイクロメーター（μｍ）であるので、第５トランジスター３５、第６トランジスター３６、第７トランジスター３７、及び第８トランジスター３８のゲート長の方が短い。
【０１３４】
また、本実施形態では、第５トランジスター３５、第６トランジスター３６、第７トランジスター３７、及び第８トランジスター３８の平面視におけるチャンネル形成領域の面積は、第１トランジスター３１及び第４トランジスター３４の平面視におけるチャンネル形成領域の面積よりも小さい。トランジスターのチャンネル形成領域の面積は、対向配置されるゲート電極の面積、即ち、平面視におけるゲート長とゲート幅との積と略等しい。
【０１３５】
Ｎ型の第７トランジスター３７及び第８トランジスター３８のゲート幅は、Ｗ7＝Ｗ8＝０．５マイクロメーター（μｍ）であり、Ｐ型の第５トランジスター３５及び第６トランジスター３６のゲート幅は、Ｗ5＝Ｗ6＝０．７５マイクロメーター（μｍ）である。したがって、第７トランジスター３７及び第８トランジスター３８のチャンネル形成領域の面積は、０．５×０．５＝０．２５スクエアマイクロメーター（μｍ2）であり、第５トランジスター３５及び第６トランジスター３６のチャンネル形成領域の面積は、０．５×０．７５＝０．３７５スクエアマイクロメーター（μｍ2）である。一方、第１トランジスター３１のゲート幅は、Ｗ1＝１．２５マイクロメーター（μｍ）であるので、第１トランジスター３１のチャンネル形成領域の面積は、０．７５×１．２５＝０．９３７５スクエアマイクロメーター（μｍ2）である。また、第４トランジスター３４のゲート幅は、Ｗ4＝１．２５マイクロメーター（μｍ）であるので、第４トランジスター３４のチャンネル形成領域の面積は、０．７５×１．２５＝０．９３７５スクエアマイクロメーター（μｍ2）である。したがって、第５トランジスター３５、第６トランジスター３６、第７トランジスター３７、及び第８トランジスター３８のチャンネル形成領域の面積の方が小さい。
【０１３６】
このように、本実施形態では、記憶回路６０に含まれるトランジスター３５，３６，３７，３８のチャンネル形成領域の面積を、発光素子２０と直列に配置されるトランジスター３１，３４のチャンネル形成領域の面積よりも小さくすることで、記憶回路６０を微細化して高速動作させるとともに、発光素子２０を高輝度で発光させることができる。
【０１３７】
「画素回路の駆動方法」
次に、図１０を参照して、本実施形態に係る電気光学装置における画素回路の駆動方法を説明する。図１０は、本実施形態に係る画素回路の駆動方法を説明する図である。
【０１３８】
図１０で、横軸は時間軸であり、画素単位の行列で１行目の画素に対するＳＦ１からＳＦ１６までの１６個のサブフィールドのうち、１行目の画素に対するサブフィールドＳＦ１からサブフィールドＳＦ３までの期間が示されている。図１０の縦軸で、Ｓｃａｎ１からＳｃａｎＭは、サブ画素単位の行列で１行目からＭ行目までの第１走査線４２に供給される走査信号を示している。走査信号は、選択状態となる走査信号（選択信号ＳＬ）と、非選択状態となる走査信号（非選択信号ＮＳＬ）とを有する。Ｅｎｂ１からＥｎｂＬは、画素単位の行列で１行目からＬ行目までのイネーブル線４４に供給されるイネーブル信号を示している。イネーブル信号は、活性状態となるイネーブル信号（活性信号ＡＣ）と、非活性状態となるイネーブル信号（非活性信号ＩＡＣ）とを含む。
【０１３９】
図７を参照して説明したように、１フィールド（Ｆ）は複数個のサブフィールドに分割され、各サブフィールドには非表示期間Ｐ１と表示期間Ｐ２とが含まれる。非表示期間Ｐ１とは、サブフィールド期間内で表示期間以外の期間であり、発光素子２０の消灯期間である。走査線選択期間Ｓは、１行分の第１走査線４２に接続するサブ画素５８への信号書き込み期間であり、非表示期間Ｐ１内に設けられる。走査線選択期間Ｓに、選択された第１走査線４２の行に位置する画素回路４１の記憶回路６０に画像信号が書き込まれる。走査線選択期間は選択期間とも称する。
【０１４０】
表示期間Ｐ２は、一個の画素５９を構成するサブ画素５８の総ての選択期間Ｓが終了した後に始まる。本実施形態では、３ｉ−２行任意列のサブ画素５８Ｂ（３ｉ−２、任意列）における選択期間Ｓと、３ｉ−１行任意列のサブ画素５８Ｇ（３ｉ−１、任意列）における選択期間Ｓと、３ｉ行任意列のサブ画素５８Ｒ（３ｉ、任意列）における選択期間Ｓと、が終了した後に、画素単位の行列でi行目のイネーブル線４４  −（ｉ）に活性信号ＡＣが供給されて、画素単位の行列でi行目の画素５９（ｉ）に対する表示期間Ｐ２が設けられる。例えば、図１０に示す様に、画素単位の行列で１行目の画素５９（１）では、サブ画素単位の行列で１行目のサブ画素５８Ｂ（１）に対する選択期間（第一選択期間Ｓ１）終了後に２行目のサブ画素５８Ｇ（２）に対する選択期間（第二選択期間Ｓ２）が設けられ、その後に３行目のサブ画素５８Ｒ（３）に対する選択期間（第五選択期間Ｓ５）が設けられる。この３行目のサブ画素５８Ｒ（３）に対する選択期間が終わった後に１行目の画素５９（１）に活性信号ＡＣが供給され、１行目の画素５９（１）で表示期間Ｐ２が設けられる。表示期間Ｐ２は発光素子２０が発光可能となっている期間である。表示期間Ｐ２が終了してから次のサブフィールドでの表示期間Ｐ２が始まるまで発光素子２０は非発光状態にある。表示期間Ｐ２にはイネーブル線に活性信号ＡＣが供給されるので、表示期間Ｐ２は活性期間でもある。
【０１４１】
以下同様に、i行目の画素５９（ｉ）に対する表示期間Ｐ２が開始されるのと同期して、i＋１行目の画素５９（ｉ＋１）に対する選択期間Ｓが始まる。即ち、３ｉ行任意列のサブ画素５８Ｒ（３ｉ、任意列）における選択期間Ｓが終了した後に、３ｉ＋１行任意列のサブ画素５８Ｂ（３ｉ＋１、任意列）における選択期間Ｓが始まる。３ｉ＋１行任意列のサブ画素５８Ｂ（３ｉ＋１、任意列）における選択期間Ｓと、３ｉ＋２行任意列のサブ画素５８Ｇ（３ｉ＋２、任意列）における選択期間Ｓと、３ｉ＋３行任意列のサブ画素５８Ｒ（３ｉ＋３、任意列）における選択期間Ｓと、が終了した後に、画素単位の行列でi＋１行目のイネーブル線４４  −（ｉ＋１）に活性信号ＡＣが供給されて、画素単位の行列でi＋１行目の画素５９（ｉ＋１）に対する表示期間Ｐ２が設けられる。例えば、図１０に示す様に、３行目のサブ画素５８Ｒ（３）に対する選択期間（第五選択期間Ｓ５）が終了すると、画素単位の行列で２行目の画素５９（２）では、サブ画素単位の行列で４行目のサブ画素５８Ｂ（４）に対する選択期間（第三選択期間Ｓ３）が始まる。この第三選択期間Ｓ３が終了した後に５行目のサブ画素５８Ｇ（５）に対する選択期間（第四選択期間Ｓ４）が設けられ、その後に６行目のサブ画素５８Ｒ（６）に対する選択期間（第六選択期間Ｓ６）が設けられる。この６行目のサブ画素５８Ｒ（６）に対する選択期間が終わった後に２行目の画素５９（２）に活性信号ＡＣが供給され、２行目の画素５９（２）で表示期間Ｐ２が設けられる。
【０１４２】
尚、図１０に示す様に、本実施形態に係る電気光学装置１０では、イネーブル線４４に、非表示期間Ｐ１には非活性信号ＩＡＣが供給され、表示期間Ｐ２には活性信号ＡＣが供給される。非活性信号ＩＡＣの電位がＨｉｇｈであり、第４トランジスター３４がＰ型であるので、非表示期間Ｐ１に第４トランジスター３４はオフ状態となり、発光素子２０は非発光状態となる。反対に活性信号ＡＣの電位はＬｏｗであるので、表示期間Ｐ１に第４トランジスター３４はオン状態となり、発光素子２０は発光可能状態となる。
【０１４３】
非表示期間Ｐ１中の選択期間には、その画素回路４１が電気的に接続する第１走査線４２に選択信号ＳＬが供給される。これを第１走査線４２が選択状態にある、と称する。選択信号ＳＬの電位はＬｏｗであり、画素回路４１の第２トランジスター３２がＰ型であるので、第２トランジスター３２はオン状態となる。この状態を、画素回路４１が選択された、と称する。選択された画素回路４１では信号線４３と記憶回路６０とが導通状態となり、信号線４３と第２トランジスター３２とを介して記憶回路６０に画像信号が書き込まれる。このようにして、選択期間に各画素回路４１の記憶回路６０に画像信号が書き込まれる。１つのサブフィールドに於いて、選択期間以外の期間は非選択期間である。非選択期間にその画素回路４１が電気的に接続する第１走査線４２には非選択信号ＮＳＬが供給される。非選択信号ＮＳＬの電位はＨｉｇｈであるので、非選択信号ＮＳＬが供給された画素回路４１では信号線４３と記憶回路６０とが非導通状態となり、第２トランジスター３２は信号線４３と記憶回路６０とを電気的に遮断して記憶回路６０が書き換えられる事を防ぐ。この様にして、非選択期間に記憶回路６０は画像信号を維持する。尚、Ｍ本の走査線４２は順次選択状態とされるが、全ての走査線４２を選択し終える期間が一つの垂直期間ＶＰである。
【０１４４】
次に図１０を参照して、具体的な駆動方法を説明する。本実施形態では、第１の画素回路に選択信号が供給される第一選択期間Ｓ１が終了した後に、第２の画素回路に選択信号が供給される第二選択期間Ｓ２が設けられる。更に第二選択期間Ｓ２が終了した後に、第５の画素回路に選択信号が供給される第五選択期間Ｓ５が設けられる。第１の画素回路と第２の画素回路と第５の画素回路とは同一の画素５９を構成し、サブ画素単位の行列で行方向に順に並んでいる。第１の画素回路は、例えば、サブ画素単位の行列で３ｉ−２行に位置するサブ画素５８Ｂ（３ｉ−２）に含まれており、第２の画素回路は、サブ画素単位の行列で３ｉ−１行のサブ画素５８Ｇ（３ｉ−１）に含まれており、第５の画素回路は、サブ画素単位の行列で３ｉ行のサブ画素５８Ｒ（３ｉ）に含まれている。従って、この例では、第１の画素回路と第２の画素回路と第５の画素回路とは、画素単位の行列でｉ行目に位置する画素５９（ｉ）を構成する回路である。尚、図１０はｉ＝１の例を示している。
【０１４５】
第１の画素回路と第２の画素回路と第５の画素回路とには第１のイネーブル線４４が電気的に接続されている。先の例では、サブ画素単位の行列で３ｉ−２行に位置するサブ画素５８Ｂ（３ｉ−２）と３ｉ−１行のサブ画素５８Ｇ（３ｉ−１）と３ｉ行のサブ画素５８Ｒ（３ｉ）とにｉ行目のイネーブル線４４  −（ｉ）が電気的に接続されており、これが第１のイネーブル線４４に相当する。第１のイネーブル線４４に活性信号ＡＣが供給される第一活性期間は、第一選択期間Ｓ１と第二選択期間Ｓ２と第五選択期間Ｓ５との後に設けられる。具体的には、Ｓｃａｎ（３ｉ−２）の選択期間（第一選択期間Ｓ１）の終了に同期してＳｃａｎ（３ｉ−１）の選択期間（第二選択期間Ｓ２）が始まり、Ｓｃａｎ（３ｉ−１）の選択期間の終了に同期してＳｃａｎ（３ｉ）の選択期間（第五選択期間Ｓ５）が始まり、Ｓｃａｎ（３ｉ）の選択期間の終了に同期してｉ行目のイネーブル線４４  −（ｉ）に活性信号ＡＣが供給され始める。即ち、第一活性期間は、第二選択期間の後で、第五選択期間の後に設けられる。斯うする事で第１の画素回路と第２の画素回路と第５の画素回路とに画像信号を導入した後にこれらの画素回路４１に含まれる発光素子２０を一斉に発光可能状態とする事が出来る。画素５９単位で発光可能状態とする訳である。
【０１４６】
第一活性期間は、第一選択期間と第二選択期間と第五選択期間との後に設けられるが、第一選択期間の開始時刻から一垂直期間内に始まるのが好ましい。斯うする事で、画素行列単位で１行の画素５９、即ち、第１の画素回路と第２の画素回路と第５の画素回路と、に画像信号を導入した後に、表示領域Ｅ内の総ての画素回路４１に画像信号が導入され終わるのを待つ必要がなく、画像信号を導入後の適当な時刻に第１の画素回路と第２の画素回路と第５の画素回路とに対応する発光素子を同時に発光可能状態とする事ができるからである。１行の画素５９に画像信号を供給した後、直ちにその画素５９を表示期間Ｐ２とするのが理想的である。
【０１４７】
本実施形態では、第５の画素回路に選択信号が供給される第五選択期間Ｓ５が終了した後で、更に第３の画素回路に選択信号が供給される第三選択期間Ｓ３が終了した後に、第４の画素回路に選択信号が供給される第四選択期間Ｓ４が設けられる。更に第四選択期間Ｓ４が終了した後に、第６の画素回路に選択信号が供給される第六選択期間Ｓ６が設けられる。第３の画素回路と第４の画素回路と第６の画素回路とは同一の画素５９を構成し、サブ画素単位の行列で行方向に順に並んでいる。第３の画素回路は、例えば、サブ画素単位の行列で３ｉ＋１行に位置するサブ画素５８Ｂ（３ｉ＋１）に含まれており、第４の画素回路は、サブ画素単位の行列で３ｉ＋２行のサブ画素５８Ｇ（３ｉ＋２）に含まれており、第６の画素回路は、サブ画素単位の行列で３ｉ＋３行のサブ画素５８Ｒ（３ｉ＋３）に含まれている。従って、この例では、第３の画素回路と第４の画素回路と第６の画素回路とは、画素単位の行列でｉ＋１行目に位置する画素５９（ｉ＋１）を構成する回路である。
【０１４８】
第３の画素回路と第４の画素回路と第６の画素回路とには第２のイネーブル線４４が電気的に接続されている。先の例では、サブ画素単位の行列で３ｉ＋１行に位置するサブ画素５８Ｂ（３ｉ＋１）と３ｉ＋２行のサブ画素５８Ｇ（３ｉ＋２）と３ｉ＋３行のサブ画素５８Ｒ（３ｉ＋３）とにｉ＋１行目のイネーブル線４４  −（ｉ＋１）が電気的に接続されており、これが第２のイネーブル線４４に相当する。第２のイネーブル線４４に活性信号ＡＣが供給される第二活性期間は、第三選択期間Ｓ３と第四選択期間Ｓ４と第六選択期間Ｓ６との後に設けられる。具体的には、Ｓｃａｎ（３ｉ＋１）の選択期間（第三選択期間Ｓ３）の終了に同期してＳｃａｎ（３ｉ＋２）の選択期間（第四選択期間Ｓ４）が始まり、Ｓｃａｎ（３ｉ＋２）の選択期間（第四選択期間Ｓ４）の終了に同期してＳｃａｎ（３ｉ＋３）の選択期間（第六選択期間Ｓ６）が始まり、Ｓｃａｎ（３ｉ＋３）の選択期間（第六選択期間Ｓ６）の終了に同期してｉ＋１行目のイネーブル線４４  −（ｉ＋１）に活性信号ＡＣが供給され始める。即ち、第二活性期間は、第四選択期間の後で、第六選択期間の後に設けられる。斯うする事で第３の画素回路と第４の画素回路と第６の画素回路とに画像信号を導入した後にこれらの画素回路４１に含まれる発光素子２０を一斉に発光可能状態とする事が出来る。
【０１４９】
尚、第１の画素回路が含む発光素子と第３の画素回路が含む発光素子とは第一の色を表示し、第２の画素回路が含む発光素子と第４の画素回路が含む発光素子とは第二の色を表示し、第５の画素回路が含む発光素子と第６の画素回路が含む発光素子とは第三の色を表示する。斯うすると、カラー表示を可能とする画素５９毎に発光素子２０の発光可能状態を制御する事ができる。
【０１５０】
この様に第１走査線４２が順次選択され、複数行の第１走査線４２が選択され終わる毎に、当該第１走査線４２に対応するイネーブル線４４に活性信号ＡＣが供給される。例えば、本実施形態では、ｐ行個の第１走査線４２が選択された後、このｐ行個の第１走査線４２に対応するイネーブル線４４に活性信号ＡＣが供給される。第１走査線４２の選択は、順次進んで行き、これら複数行の第１走査線４２の選択終了毎に、イネーブル線４４に活性信号ＡＣが供給されるので、一つの画素５９での活性期間と、その次の行の画素５９での選択期間と、が重複する事がある。図１０の例では、第一活性期間Ａ１と第三選択期間Ｓ３とに重複期間が存在している。これは、本実施形態の画素回路４１では、第１走査線４２とイネーブル線４４とが独立な存在である事に由来する。これにより、画素単位の行列で１行の画素回路４１の発光素子２０を発光可能状態としている期間に、次の行の画素５９を構成する画素回路４１には画像信号を導入する事ができる。例えば、第１の画素回路と第２の画素回路と第５の画素回路とを表示期間Ｐ２としている間に、第３の画素回路の記憶回路６０は画像信号を書き換える事ができる。
【０１５１】
図１０に示す様に、本実施形態では、第１のイネーブル線に活性信号ＡＣが供給され始める時刻（第一活性期間Ａ１の開始時刻）と第２のイネーブル線に活性信号ＡＣが供給され始める時刻（第二活性期間Ａ２の開始時刻）とは異なっている。具体的には、第一活性期間Ａ１の開始時刻と第二活性期間Ａ２の開始時刻とは、走査線選択期間のｐ倍だけずれている。これに依り、第１のイネーブル線に対応する発光素子を発光可能状態とする期間と、第２のイネーブル線に対応する発光素子を発光可能状態とする期間と、をずらす事ができる。即ち、サブ画素単位の行列のｐ行毎にまとめて発光可能状態とする事が出来る。今の例では、ｐ＝３であるので、サブ画素単位の行列の３行毎にまとめて発光可能状態とする事ができ、画素単位の行列の１行毎に画素５９を発光可能状態とする事が出来る。又、第１のイネーブル線に前記活性信号ＡＣが供給され始める時刻と第２のイネーブル線に活性信号ＡＣが供給され始める時刻との時差は一垂直期間ＶＰよりも短い。これにより第１のイネーブル線に対応する発光素子を発光可能状態とした後、必要な最短時間（今の例では走査線選択期間のｒ倍）経過後の適当な時刻に第２のイネーブル線に対応する発光素子を発光可能状態とできる。これにより、非表示期間Ｐ１を短期間とできるので、高品位で明るい画像が表示される事になる。
【０１５２】
上述の如く、本実施形態では、第１の画素回路と第２の画素回路と第３の画素回路と第４の画素回路とは第二方向に沿って配置され、イネーブル線は第一方向に延在している。斯うする事で、第二方向に配列するサブ画素を複数行毎に一群とする事ができ、簡易な構成で、一群の発光素子の発光可能状態を制御する事ができる。更に、第二方向に配列されたｐ個の各サブ画素５８に対して、イネーブル線駆動回路５４から第一方向に延在するｐ本のイネーブル線４４を配置するのではなく、ｉ行目の画素５９（ｉ）に対してイネーブル線駆動回路５４から１本のイネーブル線４４  −（ｉ）を配置し、そのイネーブル線４４  −（ｉ）をイネーブル線の第一支線４４  −（ｉ）αと第二支線４４  −（ｉ）βとに分岐する。これにより、イネーブル線４４の本数を減らすことが可能となる。
【０１５３】
非表示期間Ｐ１を有せぬデジタル駆動の場合、発光期間を一垂直期間ＶＰよりも短くするには非常に複雑な駆動が求められる。これに対して、本実施形態では、イネーブル線４４を複数行の画素回路４１で共有した上で、非表示期間Ｐ１と表示期間Ｐ２とを設定するので、たとえ発光期間が一垂直期間ＶＰよりも短くなるサブフィールドがあっても、単純に表示期間Ｐ２を短くするだけで、容易に電気光学装置１０を駆動することができる。
【０１５４】
以上説明したように、第１実施形態によれば、高解像度で多階調の高品位な画像を低消費電力で明るく表示する電気光学装置１０と、これを備えた電子機器と、を実現できる。又、複数の画素回路４１を同時に発光可能状態とするので、これらの画素回路４１に対応する発光素子２０からの光を混合して同時に発することができる。また、複数サブ画素５８に１本のイネーブル線４４を配置するので、イネーブル線４４の数を減らすことができるとともにイネーブル信号を切り替える周波数を遅くすることができる。
【０１５５】
（第２実施形態）
「画素の構成」
図１１は、第２実施形態の画素の構成を示す図である。以下、第２実施形態の画素の構成を、図１１を参照しながら説明する。
【０１５６】
第１実施形態ではｒ＝３で、３個のサブ画素５８に対して一種類のイネーブル線４４を配置していた。又、ｐ＝３で、１つの画素５９は青色サブ画素５８Ｂと緑色サブ画素５８Ｇと赤色サブ画素５８Ｒとによって構成されていた。これに対して第２実施形態では、ｒ＝１６で、１６個のサブ画素５８に対して一種類のイネーブル線４４を配置する。更に画素５９は、白色サブ画素５８Ｗを加えた４つのサブ画素５８で構成される。その他の部分については概ね第１実施形態と同様であるため、第２実施形態では、第１実施形態と異なる部分について詳細に説明し、その他の重複する部分については適宜説明を省略する。
【０１５７】
第２実施形態では、画素５９は４色のサブ画素５８、即ち、青色サブ画素５８Ｂと、緑色サブ画素５８Ｇと、赤色サブ画素５８Ｒと、白色サブ画素５８Ｗと、によって構成される。白色サブ画素５８Ｗは、白色光用のカラーフィルターを準備してもよいし、カラーフィルターがなく白色発光の発光素子２０としてもよい。また、４色目のサブ画素５８は白色に限定されず、黄色やシアンなど他の色であっても良い。
【０１５８】
第２実施形態では、図１１に示す様に、ｒ＝１６で、サブ画素単位の行列で１６行のサブ画素５８に対して一種類のイネーブル線４４を配置し、縦方向に４つのサブ画素５８に同一のイネーブル信号Ｅｎｂを供給する。イネーブル線駆動回路５４から出たＬ本のイネーブル線４４の其々は、８本の支線に分岐し、１６行のサブ画素５８に同一のイネーブル信号を供給する。具体的には、ｉ行目のイネーブル線４４  −（ｉ）は、イネーブル線の第一支線４４  −（ｉ）αからイネーブル線の第八支線４４  −（ｉ）θへと８本の支線に分岐する。各支線は、自身の上下の行に位置するサブ画素５８に電気的に接続され、これらのサブ画素５８にイネーブル信号を供給する。例えば第一支線４４  −（ｉ）αは４ｉ−３行任意列のサブ画素５８Ｂ（４ｉ−３、任意列）と４ｉ−２行任意列のサブ画素５８Ｇ（４ｉ−２、任意列）との間に配線され、これらのサブ画素５８にイネーブル信号Ｅｎｂｉを供給する。
【０１５９】
本実施形態では、４ｉ−３行ｊ列に位置するサブ画素５８Ｂ（４ｉ−３、ｊ）が有する画素回路４１を第１の画素回路とし、４ｉ−２行ｊ列に位置するサブ画素５８Ｇ（４ｉ−２、ｊ）が有する画素回路４１を第２の画素回路とし、４ｉ−１行ｊ列に位置するサブ画素５８Ｒ（４ｉ−１、ｊ）が有する画素回路４１を第５の画素回路とし、４ｉ行ｊ列に位置するサブ画素５８Ｗ（４ｉ、ｊ）が有する画素回路４１を第６の画素回路としている。同様に４ｉ＋１３行ｊ列に位置するサブ画素５８Ｂ（４ｉ＋１３、ｊ）が有する画素回路４１を第３の画素回路とし、４ｉ＋１４行ｊ列に位置するサブ画素５８Ｇ（４ｉ＋１４、ｊ）が有する画素回路４１を第４の画素回路とし、４ｉ＋１５行ｊ列に位置するサブ画素５８Ｒ（４ｉ＋１５、ｊ）が有する画素回路４１を第７の画素回路とし、４ｉ＋１６行ｊ列に位置するサブ画素５８Ｗ（４ｉ＋１６、ｊ）が有する画素回路４１を第８の画素回路としている。従って、第１の画素回路と第２の画素回路と第５の画素回路と第６の画素回路とには第１のイネーブル線４４、即ちｉ行目のイネーブル線４４  −（ｉ）、が電気的に接続され、第３の画素回路と第４の画素回路と第７の画素回路と第８の画素回路とには第２のイネーブル線４４、即ちｉ＋１行目のイネーブル線４４  −（ｉ＋１）、が電気的に接続されている。要するにイネーブル線４４は画素単位の行列で４行毎に固有な配線が配置されている。
【０１６０】
斯うした構成では、画素単位で４行の画素５９に対して、一括して発光を制御する。第１実施形態と比較して、イネーブル線４４の本数が減らされている。この結果、イネーブル信号Ｅｎｂを切り換える周波数を遅くすることができ、イネーブル線駆動回路５４の動作を安定させることができる。加えて、イネーブル線駆動回路５４の出力端子数を少なくすることができるので、歩留りを向上させることができる。更に、イネーブル線駆動回路５４の低消費電力化に繋げることが可能となる。
【０１６１】
第２実施形態によれば、高解像度で多階調の高品位な画像を低消費電力で明るく表示する電気光学装置１０を実現することができる。更に、複数の画素回路４１を同時に発光可能状態とするので、イネーブル線４４の数を減らし、イネーブル信号を切り替える周波数を遅くすることができる。
【０１６２】
（変形例）
また、上記実施形態は、以下のように変更してもよい。
【０１６３】
実施形態１ではｒ＝ｐ＝３で、画素５９毎に発光を制御し、実施形態２ではｒ＝１６、ｐ＝４で、画素５９を４行毎に発光を制御していた。ｒやｐの組み合わせは、これに限定されず、例えば、ｒ＝８、ｐ＝４、として第二方向に配列した２行の画素５９、即ち、第二方向に配列した８個のサブ画素５８、毎に発光を制御しても良い。或いは、ｒ＝６、ｐ＝３、として第二方向に配列した２行の画素５９、即ち、第二方向に配列した６個のサブ画素５８、毎に発光制御しても良いし、ｒ＝９、ｐ＝３、として第二方向に配列した３行の画素５９、即ち、第二方向に配列した９個のサブ画素５８、毎に発光制御してもよい。
【０１６４】
実施形態１では、イネーブル線４４  −（ｉ）は第一支線４４  −（ｉ）αと第二支線４４  −（ｉ）βとに分岐した後、表示領域を第一方向に延在し、画素回路に接続されていたが、図１３に示す様に、分岐せずに配置することも可能である。この場合、イネーブル線は、第１走査線４２及び第２走査線４５と、異なる配線層で形成する必要がある。例えば、陽極２１を形成する画素電極層と、信号線及び電源線を形成する電極層との間、もしくは陽極２１を形成する画素電極層と、第１走査線４２及び第２走査線４５形成する電極層との間、にイネーブル線用の配線層を設けることになる。この場合、画素電極と第１トランジスター３１のドレインと陽極２１の接続はイネーブル線４４ａに設けられたコンタクトホール１８０もしくは切り欠きを介して行うことになる。
【０１６５】
上記実施形態では、発光素子２０として有機ＥＬ素子を用いていたが、これに限定されず、例えば、窒化ガリウム（ＧａＮ）等の発光ダイオード素子や、半導体レーザー素子などを用いるようにしてもよい。
【０１６６】
実施形態１では、電気光学装置として、単結晶半導体基板（単結晶シリコン基板）からなる第一基板１１に有機ＥＬ素子からなる発光素子２０が２１６０（７２０×３）行×１２８０列配列された有機ＥＬ装置を例に取り説明したが、本発明の電気光学装置はこのような形態に限定されない。例えば、電気光学装置はガラス基板からなる第一基板１１に各トランジスターとして薄膜トランジスター（Thin Film Transistor：ＴＦＴ）が形成された構成を有していてもよいし、ポリイミド等からなるフレキシブル基板に薄膜トランジスターが形成された構成を有していてもよい。また、電気光学装置は、発光素子として微細なＬＥＤ素子を高密度に配列したマイクロＬＥＤディスプレイや、発光素子にナノサイズの半導体結晶物質を用いる量子ドット（Quantum Dots）ディスプレイであってもよい。さらに、カラーフィルターとして入射してきた光を別の波長の光に変換する量子ドットを用いてもよい。
【０１６７】
上述した実施形態では、電子機器として、電気光学装置１０を組み込んだシースルー型のヘッドマウントディスプレイ１００を例に取り説明したが、本発明の電気光学装置１０はクローズ型のヘッドマントディスプレイを始めとした他の電子機器にも適用できる。他の電子機器としては、例えば、プロジェクター、リアプロジェクション型テレビ、直視型テレビ、携帯電話、携帯用オーディオ機器、パーソナルコンピューター、ビデオカメラのモニター、カーナビゲーション装置、ヘッドアップディスプレイ、ページャー、電子手帳、電卓、腕時計等のウェアラブル機器、ハンドヘルドディスプレイ、ワードプロセッサー、ワークステーション、テレビ電話、ＰＯＳ端末、ディジタルスチルカメラ、サイネージディスプレイなどをあげることができる。
【０１６８】
以下に、実施形態から導き出される内容を記載する。
【０１６９】
電気光学装置は、走査線と、信号線と、前記走査線と前記信号線との交差に対応して設けられた画素回路と、イネーブル線と、を備え、前記画素回路は、記憶回路と、発光素子と、制御回路と、を有し、前記発光素子は、前記記憶回路に保持されている画像信号に応じて輝度を変え、前記制御回路は、前記発光素子の発光可能状態を制御する電気光学装置であって、前記画素回路は第１の画素回路と第２の画素回路と第３の画素回路と第４の画素回路とを備え、前記イネーブル線は第１のイネーブル線と第２のイネーブル線とを備え、前記第１の画素回路と前記第２の画素回路とには第１のイネーブル線が電気的に接続され、前記第３の画素回路と前記第４の画素回路とには第２のイネーブル線が電気的に接続されることを特徴とする。
【０１７０】
この構成によれば、画素回路が記憶回路を含むので、オン／オフの２値で表現されるデジタル信号を記憶回路に書き込み、発光素子の発光と非発光との割合を制御して階調表示を行うことができる。そして、画素回路が、記憶回路とは独立に発光と非発光とを制御する制御回路を含むので、記憶回路に画像信号を書き込む期間と、発光素子が発光し得る状態となる期間とを独立に制御することができる。したがって、各画素回路において、記憶回路に画像信号を書き込んでいる期間には発光素子を非発光状態とし、記憶回路に画像信号が書き込まれた後に、所定の時間を表示期間として発光素子が発光し得る状態にすることが可能となるので、時分割駆動により正確な階調表現を実現することができる。また、複数の画素回路を同時に発光可能状態とすることができる。即ち、当該複数の画素回路に対応する発光素子からの光を混合して発することができる。また、複数サブ画素毎に１本のイネーブル信号となるので、イネーブル線の数を減らすことができるとともにイネーブル信号を切り替える周波数を遅くする（低くする）ことができる。
【０１７１】
上記の電気光学装置において、前記走査線には選択信号又は非選択信号が供給され、前記画素回路は、前記選択信号が供給された際に前記信号線と前記記憶回路とを導通状態とし、前記非選択信号が供給された際に前記信号線と前記記憶回路とを非導通状態とし、前記第１の画素回路に前記選択信号が供給される第一選択期間の後に前記第２の画素回路に前記選択信号が供給される第二選択期間が設けられ、前記第１のイネーブル線に活性信号が供給される第一活性期間は、前記第二選択期間の後に設けられる事が望ましい。
【０１７２】
この構成によれば、第１の画素回路と第２の画素回路とに画像信号を導入した後に、両画素回路に対応する発光素子を同時に発光可能状態とすることができる。
【０１７３】
上記の電気光学装置において、前記第一活性期間は、前記第一選択期間の開始時刻から一垂直期間内に始まる事が望ましい。
【０１７４】
この構成によれば、第１の画素回路と第２の画素回路とに画像信号を導入した後に、総ての画素回路に画像信号が導入され終わるのを待つ必要がなく、画像信号導入後の適当な時刻に両画素回路に対応する発光素子を同時に発光可能状態とすることができる。
【０１７５】
上記の電気光学装置において、前記第３の画素回路に前記選択信号が供給される第三選択期間は、前記第二選択期間の後に設けられ、前記第一活性期間と前記第三選択期間とに重複期間が存在する事が望ましい。
【０１７６】
この構成によれば、第１の画素回路と第２の画素回路とに対応する発光素子を発光可能状態としている期間に第３の画素回路に画像信号を導入することができる。
【０１７７】
上記の電気光学装置において、前記第４の画素回路に前記選択信号が供給される第四選択期間は、前記第三選択期間の後に設けられ、前記第２のイネーブル線に前記活性信号が供給される第二活性期間は、前記第四選択期間の後に設けられる事が望ましい。
【０１７８】
この構成によれば、第３の画素回路と第４の画素回路とに画像信号を導入した後に、両画素回路に対応する発光素子を同時に発光可能状態とすることができる。
【０１７９】
上記の電気光学装置において、前記イネーブル線には活性信号又は非活性信号が供給され、前記制御回路は前記活性信号が供給された際に、前記発光素子を発光可能な状態とし、前記第１のイネーブル線に前記活性信号が供給され始める時刻と前記第２のイネーブル線に前記活性信号が供給され始める時刻とは異なる事が望ましい。
【０１８０】
この構成によれば、第１イネーブル線に対応する発光素子を発光可能状態とする期間と、第２イネーブル線に対応する発光素子を発光可能状態とする期間と、をずらすことができる。
【０１８１】
上記の電気光学装置において、前記第１のイネーブル線に前記活性信号が供給され始める時刻と前記第２のイネーブル線に前記活性信号が供給され始める時刻との時差は一垂直期間よりも短い事が望ましい。
【０１８２】
この構成によれば、第１イネーブル線に対応する発光素子を発光可能状態とした後、必要な最短時間経過後の適当な時刻に第２イネーブル線に対応する発光素子を発光可能状態にすることができる。
【０１８３】
上記の電気光学装置において、前記第１の画素回路と前記第２の画素回路と前記第３の画素回路と前記第４の画素回路とは第二方向に沿って配置され、前記イネーブル線は前記第二方向と交差する第一方向に延在している事が望ましい。
【０１８４】
この構成によれば、第一方向に配列するサブ画素を複数行毎に一群とすることができ、簡易な構成で、一群の発光素子の発光可能状態を制御することができる。
【０１８５】
上記の電気光学装置において、前記第１の画素回路に含まれる発光素子と前記第３の画素回路に含まれる発光素子とは第一の色を表示し、前記第２の画素回路に含まれる発光素子と前記第４の画素回路に含まれる発光素子とは第二の色を表示する事が望ましい。
【０１８６】
この構成によれば、カラー表示を可能とする画素毎に発光素子の発光可能状態を制御することができる。
【０１８７】
電子機器は、上記に記載の電気光学装置を備えたことを特徴とする。
【０１８８】
この構成によれば、例えばヘッドマウントディスプレイ等の電子機器に表示される画像の高品位化を実現することができる。
【符号の説明】
【０１８９】
１０…電気光学装置、１１…第一基板、１２…第二基板、２０…発光素子、２５…第１インバーターの入力端子（第一入力）、２６…第１インバーターの出力端子（第一出力）、２７…第２インバーターの出力端子（第二出力）、２８…第２インバーターの入力端子（第二入力）、３１…第１トランジスター、３２…第２トランジスター、３３…第３トランジスター、３４…制御回路としての第４トランジスター、３５…第５トランジスター、３６…第６トランジスター、３７…第７トランジスター、３８…第８トランジスター、４１…画素回路、４２…走査線（第１走査線）、４３…信号線、４４…イネーブル線、４５…第２走査線、４６…低電位線、４７…高電位線、４８…低電位線、５０…駆動部、５１…駆動回路、５２…走査線駆動回路、５３…信号線駆動回路、５４…イネーブル線駆動回路、５５…信号処理回路、５６…表示用信号供給回路、５７…ＶＲＡＭ回路、５８…サブ画素、５８Ｂ…青色サブ画素、５８Ｇ…緑色サブ画素、５８Ｒ…赤色サブ画素、５８Ｗ…白色サブ画素、５９…画素、６０…記憶回路、６１…第１インバーター、６２…第２インバーター、１００…ヘッドマウントディスプレイ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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