(57)【要約】【課題】酸化物半導体を用いた薄膜トランジスタにおいて、酸化物半導体のチャネル領域を高抵抗化させるとともに、酸化物半導体のソース領域およびドレイン領域を低抵抗化させる技術を提供することにある。【解決手段】酸化物半導体を有する薄膜トランジスタを備え、前記酸化物半導体は、チャネル領域と、ドレイン領域と、ソース領域と、を有し、前記チャネル領域の上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたアルミニウム酸化膜と、前記アルミニウム酸化膜の上に設けられたゲート電極と、を有し、前記アルミニウム酸化膜は、平面視において、前記ドレイン領域および前記ソース領域のいずれに対しても覆わない領域を有する半導体装置が提供される。【選択図】図４
2020017610.tif 000002
【特許請求の範囲】
【請求項１】
酸化物半導体を有する薄膜トランジスタを備え、
前記酸化物半導体は、チャネル領域と、ドレイン領域と、ソース領域と、を有し、
前記チャネル領域の上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたアルミニウム酸化膜と、
前記アルミニウム酸化膜の上に設けられたゲート電極と、を有し、
前記アルミニウム酸化膜は、平面視において、前記ドレイン領域および前記ソース領域のいずれに対しても覆わない領域を有する半導体装置。
【請求項２】
請求項１において、
前記チャネル領域は、前記ドレイン領域または前記ソース領域と比較して、酸素を多く含み、
前記チャネル領域の前記酸素は、前記アルミニウム酸化膜の成膜時に、前記チャネル領域に導入される、半導体装置。
【請求項３】
請求項２において、
前記アルミニウム酸化膜の両端に設けられたブロック層を有し、
前記ブロック層は、前記チャネル領域の上に位置する、半導体装置。
【請求項４】
請求項３において、
前記酸化物半導体は、ＩＧＺＯである、半導体装置。
【請求項５】
請求項１において、
前記半導体装置は、画素を含む表示領域を有する表示パネルに内蔵される半導体装置であり、
前記薄膜トランジスタは、前記画素に設けられたスイッチング素子を構成する、半導体装置。
【請求項６】
基板と、
前記基板の上に設けられ、多結晶シリコンを有する第１薄膜トランジスタと、
前記基板の上に設けられ、酸化物半導体を有する第２薄膜トランジスタと、を含み、
前記酸化物半導体は、チャネル領域と、ドレイン領域と、ソース領域と、を有し、
前記チャネル領域の上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたアルミニウム酸化膜と、
前記アルミニウム酸化膜の上に設けられたゲート電極と、を含む、
半導体装置。
【請求項７】
請求項６において、
前記チャネル領域は、前記ドレイン領域または前記ソース領域と比較して、酸素を多く含み、
前記チャネル領域の前記酸素は、前記アルミニウム酸化膜の成膜時に、前記チャネル領域に導入される、半導体装置。
【請求項８】
請求項６において、
前記アルミニウム酸化膜の両端に設けられたブロック層を有し、
前記ブロック層は、前記前記チャネル領域の上に位置する、半導体装置。
【請求項９】
請求項６において、
前記酸化物半導体は、ＩＧＺＯである、半導体装置。
【請求項１０】
請求項６において、
前記第２薄膜トランジスタは、前記第１薄膜トランジスタよりも、上方に位置する、半導体装置。
【請求項１１】
請求項１０において、
前記チャネル領域は、前記ドレイン領域と前記ソース領域との間に位置し、
前記チャネル領域に接していない前記ドレイン領域の端部、および、前記チャネル領域に接し前記ソース領域の端部に接続された金属層を有する、半導体装置。
【請求項１２】
請求項１１において、
前記半導体装置は、画素を含む表示領域と前記表示領域の外周に位置する非表示領域とを有する表示パネルに内蔵される半導体装置であり、
前記第１薄膜トランジスタは、前記非表示領域に設けられ、前記画素を制御する駆動回路を構成し、
前記第２薄膜トランジスタは、前記画素に設けられたスイッチング素子を構成する、半導体装置。
【請求項１３】
チャネル領域とドレイン領域とソース領域とを有する酸化物半導体の半導体層を有する薄膜トランジスタを含む半導体装置の製造方法であって、
基板の上に、前記半導体層を形成する工程と、
前記半導体層を覆う様に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に、前記半導体層の前記チャネル領域の上方に開口部を有するブロック層を形成する工程と、
前記ブロック層の上、および、前記開口部から露出する前記ゲート絶縁膜の上に、アルミニウム酸化膜を形成するとともに、前記開口部から前記半導体層の前記チャネル領域へ酸素を供給する工程と、を含む、
半導体装置の製造方法。
【請求項１４】
請求項１３において、さらに、
前記アルミニウム酸化膜の上に、ゲート電極を形成する工程と、
前記半導体層の前記チャネル領域の上側を覆う様に、前記ゲート電極、前記アルミニウム酸化膜および前記ブロック層を選択的にパターニングする工程と、含み、
前記パターニングする工程は、前記アルミニウム酸化膜の両側に、前記ブロック層が残るようにパターニングする、半導体装置の製造方法。
【請求項１５】
請求項１４において、さらに、
選択的にパターニングされた前記ゲート電極をマスクとしてイオンインプランテーションを行い、前記半導体層の前記ドレイン領域および前記ソース領域に導電性を付与する工程と、
選択的にパターニングされた前記ゲート電極、前記アルミニウム酸化膜および前記ブロック層を覆う様に、絶縁膜を形成する工程と、
前記ドレイン領域と前記ソース領域が露出するように、前記絶縁膜および前記ゲート絶縁膜にコンタクトホールを形成する工程と、
前記コンタクトホールに配線を形成する工程と、を含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、酸化物半導体を用いた薄膜トランジスタを有する表示装置等の半導体装置に関する。
【背景技術】
【０００２】
液晶表示装置では画素電極および薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）等を有する画素がマトリクス状に形成されたＴＦＴ基板と、ＴＦＴ基板に対向して対向基板が配置され、ＴＦＴ基板と対向基板の間に液晶が挟持されている構成となっている。そして液晶分子による光の透過率を画素毎に制御することによって画像を形成している。
【０００３】
酸化物半導体を用いたＴＦＴはリーク電流が小さいので、画素領域におけるスイッチングＴＦＴとして好適である。
【０００４】
画素領域におけるスイッチングＴＦＴは、リーク電流が小さいことが必要である。一方、画素領域におけるスイッチングＴＦＴは、ＯＮ電流は大きいことが要求されている。すなわち、酸化物半導体を用いたＴＦＴにおいて、チャネル領域では十分に大きな抵抗を維持し、ソース領域、ドレイン領域では抵抗が十分に小さい必要がある。
【０００５】
特開２０１７−１０７９１３号公報（特許文献１）には、「絶縁基板上に、酸素を含む島状の第１の絶縁層を形成し、第１の絶縁層に酸素イオンを注入し、絶縁基板及び第１の絶縁層上に酸化物半導体層を形成し、熱処理により第１の絶縁層から半導体層の第１の絶縁層上の領域に酸素を供給し、チャネル領域を形成する」という薄膜トランジスタの製造方法が提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１７−１０７９１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者らは、酸化物半導体を用いたＴＦＴの製造において、酸化物半導体上にゲート絶縁膜を形成し、そのゲート絶縁膜と積層してアルミニウム酸化膜を形成し、アルミニウム酸化膜の成膜時に、ゲート絶縁膜の全面に酸素を供給することで、酸化物半導体のチャネル領域に酸素を供給する方法を検討した。しかしながら、この方法では、チャネル領に隣接する酸化物半導体のソース領域およびドレイン領域にも、酸素が供給され、低抵抗化することが難しいことがわかった。
【０００８】
本発明は、酸化物半導体のチャネル領域に酸素を供給する手段（アルミニウム酸化膜）が酸化物半導体のドレイン領域およびソース領域に影響を与え、ドレイン領域、ソース領域の抵抗が大きくなって、ＯＮ電流が小さくなる現象を対策するものである。
【０００９】
本発明の目的は、酸化物半導体を用いた薄膜トランジスタにおいて、酸化物半導体のチャネル領域を高抵抗化させるとともに、酸化物半導体のソース領域およびドレイン領域を低抵抗化させる技術を提供することにある。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
本実施形態の一態様によれば、  
酸化物半導体を有する薄膜トランジスタを備え、前記酸化物半導体は、チャネル領域と、ドレイン領域と、ソース領域と、を有し、前記チャネル領域の上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたアルミニウム酸化膜と、前記アルミニウム酸化膜の上に設けられたゲート電極と、を有し、前記アルミニウム酸化膜は、平面視において、前記ドレイン領域および前記ソース領域のいずれに対しても覆わない領域を有する半導体装置が提供される。
【００１３】
また、本実施形態の他の一態様によれば、  
基板と、前記基板の上に設けられ、多結晶シリコンで構成された第１薄膜トランジスタと、前記基板の上に設けられ、酸化物半導体で構成された第２薄膜トランジスタと、を含み、前記酸化物半導体は、チャネル領域と、ドレイン領域と、ソース領域と、を有し、前記チャネル領域の上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたアルミニウム酸化膜と、前記アルミニウム酸化膜の上に設けられたゲート電極と、を含む、半導体装置が提供される。
【００１４】
また、本実施形態のさらに他の一態様によれば、  
チャネル領域とドレイン領域とソース領域とを有する酸化物半導体の半導体層で構成された薄膜トランジスタを含む半導体装置の製造方法であって、基板の上に、前記半導体層を形成する工程と、前記半導体層を覆う様に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上に、前記半導体層の前記チャネル領域の上方に開口部を有するブロック層を形成する工程と、前記ブロック層の上、および、前記開口部から露出する前記ゲート絶縁膜の上に、アルミニウム酸化膜を形成するとともに、前記開口部から前記半導体層の前記チャネル領域へ酸素を供給する工程と、を含む、半導体装置の製造方法が提供される。
【図面の簡単な説明】
【００１５】
【図１】実施形態に係る表示装置ＤＳＰの外観を示す平面図である。
【図２】図１のＡ−Ａ線に沿う断面図である。
【図３】画素ＰＸの基本構成及び表示装置ＤＳＰの等価回路を示す図である。
【図４】実施形態に係る半導体装置の構成を示す断面図である。
【図５】第１ゲート電極を形成した状態を示す断面図である。
【図６】第１絶縁膜を形成した状態を示す断面図である。
【図７】第２半導体層を形成した状態を示す断面図である。
【図８】保護用の金属層を形成した状態を示す断面図である。
【図９】ブロック層を形成した状態を示す断面図である。
【図１０】ブロック層をパターニングした状態を示す断面図である。
【図１１】アルミニウム酸化膜を形成した状態を示す断面図である。
【図１２】第２ゲート電極を形成した状態を示す断面図である。
【図１３】第２ゲート電極をパターニングした状態を示す図であり、図１３（Ａ）は断面図であり、図１３（Ｂ）は平面図である。
【図１４】第４絶縁膜を形成した状態を示す断面図である。
【図１５】コンタクトホールを形成した状態を示す断面図である。
【図１６】ソースドレイン電極配線を形成した状態を示す断面図である。
【図１７】変形例の半導体装置に係り、ブロック層を形成した状態を示す断面図である。
【図１８】ブロック層をパターニングした状態を示す断面図である。
【図１９】アルミニウム酸化膜を形成した状態を示す断面図である。
【図２０】ゲート電極を形成した状態を示す断面図である。
【図２１】ゲート電極をパターニングした状態を示す断面図である。
【図２２】第２絶縁膜を形成した状態を示す断面図である。
【図２３】ソースドレイン電極配線を形成した状態を示す断面図である。
【発明を実施するための形態】
【００１６】
以下に、本発明の各実施の形態について、図面を参照しつつ説明する。
【００１７】
なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【００１８】
本実施形態においては、表示装置の一例として、液晶表示装置を開示する。この液晶表示装置は、例えば、スマートフォン、タブレット端末、携帯電話端末、パーソナルコンピュータ、テレビ受像装置、車載装置、ゲーム機器等の種々の装置に用いることができる。
【００１９】
なお、本明細書及び特許請求の範囲において、図面を説明する際の「上」、「下」などの表現は、着目する構造体と他の構造体との相対的な位置関係を表現している。具体的には、側面から見た場合において、第１基板（アレイ基板）から第２基板（対向基板）に向かう方向を「上」と定義し、その逆の方向を「下」と定義する。
【００２０】
また、「内側」及び「外側」とは、２つの部位における、表示領域を基準とした相対的な位置関係を示す。すなわち、「内側」とは、一方の部位に対し相対的に表示領域に近い側を指し、「外側」とは、一方の部位に対し相対的に表示領域から遠い側を指す。ただし、ここで言う「内側」及び「外側」の定義は、液晶表示装置を折り曲げていない状態におけるものとする。
【００２１】
「表示装置」とは、表示パネルを用いて映像を表示する表示装置全般を指す。「表示パネル」とは、電気光学層を用いて映像を表示する構造体を指す。例えば、表示パネルという用語は、電気光学層を含む表示セルを指す場合もあるし、表示セルに対して他の光学部材（例えば、偏光部材、バックライト、タッチパネル等）を装着した構造体を指す場合もある。ここで、「電気光学層」には、技術的な矛盾を生じない限り、液晶層、エレクトロクロミック（ＥＣ）層などが含まれ得る。したがって、後述する実施形態について、表示パネルとして、液晶層を含む液晶パネルを例示して説明するが、上述した他の電気光学層を含む表示パネルへの適用を排除するものではない。
【００２２】
（表示装置の全体構成例）
図１は、本発明が適用される表示装置の平面図である。図２は、図１のＡ−Ａ線に沿う断面図である。
【００２３】
図１および図２において、表示装置ＤＳＰは、表示パネルＰＮＬと、フレキシブルプリント回路基板１と、ＩＣチップ２と、回路基板３と、を備えている。表示パネルＰＮＬは、液晶表示パネルであり、第１基板（ＴＦＴ基板、アレイ基板ともいう）ＳＵＢ１と、第２基板（対向基板ともいう）ＳＵＢ２と、液晶層ＬＣと、シールＳＥと、を備えている。
【００２４】
表示パネルＰＮＬは、画像を表示する表示部（表示領域）ＤＡと、表示部ＤＡの外周を囲む額縁状の非表示部（非表示領域）ＮＤＡと、を備えている。第２基板ＳＵＢ２は、第１基板ＳＵＢ１に対向している。第１基板ＳＵＢ１は、第２基板ＳＵＢ２よりも第２方向Ｙに延出した実装部ＭＡを有している。シールＳＥは、非表示部ＮＤＡに位置し、第１基板ＳＵＢ１と第２基板ＳＵＢ２とを接着するとともに、液晶層ＬＣを封止している。
【００２５】
図２を参照し、第１基板ＳＵＢの下には下偏光板２００が貼り付けられ、第２基板ＳＵＢ２の上側には上偏光板２０１が貼り付けられている。第１基板ＳＵＢ１、第２基板ＳＵＢ２、下偏光板２００、上偏光板２０１、液晶層ＬＣの組み合わせを表示パネルＰＮＬと呼ぶ。表示パネルＰＮＬは自身では発光しないので、背面にバックライト２０２が配置されている。
【００２６】
実装部ＭＡには、複数の外部端子が形成されている。実装部ＭＡの複数の外部端子には、フレキシブル配線基板１が接続される。フレキシブル配線基板１には、映像信号等を供給するドライバＩＣ２が搭載されている。フレキシブル配線基板１には、ドライバＩＣ２や表示装置ＤＳＰに外部から信号や電力を供給するための回路基板３が接続されている。なお、ＩＣチップ２は、実装部ＭＡに実装されてもよい。ＩＣチップ２は、画像を表示する表示モードにおいて画像表示に必要な信号を出力するディスプレイドライバＤＤを内蔵している。
【００２７】
図１に示すように、表示領域ＤＡには、複数の画素ＰＸがマトリクス状に形成され、各画素ＰＸはスイッチング素子として薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を有している。非表示領域ＮＤＡには、走査線、映像信号線等を制御および駆動するための、駆動回路が形成されている。駆動回路は、薄膜トランジスタ（ＴＦＴ）を有している。
【００２８】
画素ＰＸのスイッチング素子として用いられるＴＦＴは、リーク電流が小さいことが必要である。酸化物半導体によるＴＦＴは、リーク電流を小さくすることが出来る。以後、酸化物半導体をＯＳ（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。ＯＳには、ＩＧＺＯ（Ｉｎｄｉｕｍ  Ｇａｌｌｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｚｉｎｃ  Ｏｘｉｄｅ）、ＺｎＯＮ（Ｚｉｎｃ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ）、ＩＧＯ（Ｉｎｄｉｕｍ  Ｇａｌｌｉｕｍ  Ｏｘｉｄｅ）等がある。以後、酸化物半導体をＯＳで代表させて説明する。ＯＳはキャリアの移動度が小さいので、表示装置ＤＳＰ内に内蔵する駆動回路を、ＯＳを用いたＴＦＴで形成することは難しい場合がある。以後、ＯＳは、ＯＳを用いたＴＦＴの意味でも使用する。
【００２９】
一方、ＬＴＰＳ（Lｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｐｏｌｙ−Ｓｉ）は移動度が高いので、駆動回路を構成するＴＦＴとして適している。液晶表示装置では、多結晶シリコンまたは多結晶質シリコン（Ｐｏｌｙ−Ｓｉ）にＬＴＰＳを用いることが多いので、以下Ｐｏｌｙ-ＳｉをＬＴＰＳともいう。ＬＴＰＳで形成したＴＦＴは移動度が大きいので、駆動回路はＬＴＰＳを用いた薄膜トランジスタ（ＴＦＴ）で形成することが出来る。以後、ＬＴＰＳは、ＬＴＰＳを用いたＴＦＴの意味でも使用する。
【００３０】
つまり、画素ＰＸに使用される薄膜トランジスタ（ＴＦＴ）は、リーク電流が小さいことが必要なので、酸化物半導体（ＯＳ）を使用し、駆動回路に使用される薄膜トランジスタ（ＴＦＴ）は移動度が大きい必要があるので、ＬＴＰＳを使用することが合理的である。
【００３１】
ただし、適用製品によっては非晶質シリコン（ａ−Ｓｉ）やＯＳの移動度でも設計可能な場合があるので、本発明の構成は駆動回路にａ−ＳｉやＯＳを用いた場合にも有効である。
【００３２】
本実施形態の表示パネルＰＮＬは、第１基板ＳＵＢ１の背面側からの光を選択的に透過させることで画像を表示する透過表示機能を備えた透過型、第２基板ＳＵＢ２の前面側からの光を選択的に反射させることで画像を表示する反射表示機能を備えた反射型、あるいは、透過表示機能及び反射表示機能を備えた半透過型のいずれであってもよい。
【００３３】
また、表示パネルＰＮＬの詳細な構成について、ここでは説明を省略するが、表示パネルＰＮＬは、また、基板主面の法線に沿った縦電界を利用する表示モード、基板主面に対して斜め方向に傾斜した傾斜電界を利用する表示モード、さらには、上記の横電界、縦電界、及び、傾斜電界を適宜組み合わせて利用する表示モードに対応したいずれの構成を備えていてもよい。ここでの基板主面とは、第１方向Ｘ及び第２方向Ｙで規定されるＸ−Ｙ平面と平行な面である。
【００３４】
（表示装置の回路構成例）
図３は、画素ＰＸの基本構成及び表示装置ＤＳＰの等価回路を示す図である。複数の画素ＰＸ第１方向Ｘ及び第２方向Ｙにマトリクス状に配置されている。複数本の走査線Ｇ（Ｇ１、Ｇ２・・・）は、走査線駆動回路ＧＤに接続されている。複数本の信号線Ｓ（Ｓ１、Ｓ２・・・）は、信号線駆動回路ＳＤに接続されている。複数本の共通電極ＣＥ（ＣＥ１、ＣＥ２・・・）は、コモン電圧（Ｖｃｏｍ）の電圧供給部ＣＤに接続され、複数の画素ＰＸに亘って配置されている。１つの画素ＰＸは、１本の走査線と、１本の信号線と、１本の共通電極ＣＥと、に接続されている。なお、走査線Ｇ及び信号線Ｓは、必ずしも直線的に延出していなくてもよく、それらの一部が屈曲していてもよい。例えば、信号線Ｓは、その一部が屈曲していたとしても、第２方向Ｙに延出しているものとする。走査線駆動回路ＧＤ、信号線駆動回路ＳＤ、および、電圧供給部ＣＤは、薄膜トランジスタ（ＴＦＴ）によって構成される。
【００３５】
各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥ、液晶層ＬＣ等を備えている。スイッチング素子ＳＷは、例えば薄膜トランジスタ（ＴＦＴ）によって構成され、走査線Ｇ及び信号線Ｓと電気的に接続されている。走査線Ｇは、第１方向Ｘに並んだ画素ＰＸの各々におけるスイッチング素子ＳＷと接続されている。信号線Ｓは、第２方向Ｙに並んだ画素ＰＸの各々におけるスイッチング素子ＳＷと接続されている。画素電極ＰＥは、スイッチング素子ＳＷと電気的に接続されている。画素電極ＰＥの各々は、共通電極ＣＥと対向し、画素電極ＰＥと共通電極ＣＥとの間に生じる電界によって液晶層ＬＣを駆動している。保持容量ＣＳは、例えば、共通電極ＣＥと同電位の電極、及び、画素電極ＰＥと同電位の電極の間に形成される。
【００３６】
（薄膜トランジスタの構成例）
図４は、実施形態に係る半導体装置の構成を示す断面図である。図４に示す半導体装置１０は、複数の薄膜トランジスタＴＦＴ１、ＴＦＴ２を備えた第１基板である。図４において、左側の薄膜トランジスタ（第１薄膜トランジスタ）ＴＦＴ１はＬＴＰＳを用いた薄膜トランジスタ（ＬＴＰＳＴＦＴともいう）であり、右側の薄膜トランジスタ（第２薄膜トランジスタ）ＴＦＴ２は酸化物半導体（ＯＳ）を用いた薄膜トランジスタ（ＯＳＴＦＴともいう）である。半導体装置１０は、表示パネルに内蔵される半導体装置である。
【００３７】
半導体装置１０は、基板１００、下地膜１０１、第１半導体層１０２、第１ゲート絶縁膜１０４、第１ゲート電極１０５、遮光層１０６、第１絶縁膜１０７、第２絶縁膜１０８、第２半導体層１０９、第２ゲート絶縁膜１１２、アルミニウム酸化膜（ＡｌＯ膜）１１３、第２ゲート電極１１６、第３絶縁膜１１７、第４絶縁膜１１８等を備えている。なお、ＡｌＯ膜１１３は、一例であり、これに限定されるわけではない。ＡｌＯ膜は、酸素を多く含んだ酸化物半導体膜へ変更することも可能である。ＡｌＯ膜１１３は、後述されるように、第２半導体層１０９のチャネル領域１０９１へ酸素を供給するために利用される膜である。つまり、膜１１３は、酸化物半導体のチャネル領域に酸素を供給することが可能な手段（膜または層）であればよいので、ＡｌＯ膜や酸素を多く含んだ酸化物半導体膜（ＯＳ）を利用することができる。以下では、ＡｌＯ膜を代表例として説明する。
【００３８】
図４において、ガラスあるいは樹脂で形成された基板１００の上に下地膜１０１が形成されている。下地膜１０１は、ガラス等からの不純物をブロックするもので、通常は、ＣＶＤによるシリコン酸化物ＳｉＯあるいはシリコン窒化物ＳｉＮ等で形成されている。なお、本明細書におけるＡＢ(例：ＳｉＯ)等の表記はそれぞれＡ及びＢを構成元素とする化合物であることを示すものであって、Ａ，Ｂがそれぞれ等しい組成比であることを意味するのではない。
【００３９】
下地膜１０１の上には、ＬＴＰＳＴＦＴのための第１半導体層１０２が形成されている。第１半導体層１０２は、ＬＴＰＳで形成されている。第１半導体層１０２を覆って第１ゲート絶縁膜１０４が形成されている。第１半導体層１０２は、たとえば、非晶質シリコン（ａ−Ｓｉ）を形成した後、脱水素のためのアニールを行い、その後エキシマレーザを照射してａ−Ｓｉを多結晶質シリコン（Ｐｏｌｙ−Ｓｉ）に変換し、その後、Ｐｏｌｙ−Ｓｉをパターニングして形成することが可能である。第１ゲート絶縁膜１０４はＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ）を原料とするＳｉＯによって形成することが出来る。
【００４０】
第１ゲート絶縁膜１０４の上に第１ゲート電極１０５、および遮光層１０６が形成される。第１ゲート電極１０５および遮光層１０６は、Ｔｉ−Ａｌ合金−Ｔｉ等の積層膜あるいは、ＭｏＷ合金等で形成される。遮光層１０６は、ＯＳＴＦＴのチャネル領域１０９１へバックライト２０２からの光が照射されないように遮光するためのものである。
【００４１】
第１ゲート電極１０５、遮光層１０６および第１ゲート絶縁膜１０４を覆って第１絶縁膜１０７が形成される。第１絶縁膜１０７はＣＶＤによるＳｉＮで形成される。第１絶縁膜１０７の上には、第２絶縁膜１０８が形成される。第２絶縁膜１０８はＣＶＤによるＳｉＯで形成される。
【００４２】
第２絶縁膜１０８の上には、ＯＳＴＦＴのための第２半導体層１０９が形成されている。第２半導体層１０９は、ＯＳで形成されている。第２半導体層１０９は、チャネル領域１０９１、ドレイン領域１０９２およびソース領域１０９３を含む。チャネル領域１０９１は、ドレイン領域１０９２とソース領域１０９３との間に設けられる。したがって、薄膜トランジスタＴＦＴ２は、薄膜トランジスタＴＦＴ１よりも、基板１００から見た場合に、上方に位置する。
【００４３】
第２半導体層１０９の一端の端部および他端の端部には、保護用の金属層１１１が設けられる。すなわち、金属層１１１は、チャネル領域１０９１に接していないドレイン領域１０９２の端部、および、チャネル領域１０９１に接していないソース領域１０９３の端部に接続される。金属層１１１は、たとえば、チタン（Ｔｉ）で形成される。
【００４４】
第２絶縁膜１０８、第２半導体層１０９および金属層１１１を覆って第２ゲート絶縁膜１１２が形成される。第２ゲート絶縁膜１１２は、ＳｉＨ４（シラン）とＮ２Ｏ（亜酸化窒素）を用いたＣＶＤによるＳｉＯによって形成することが出来る。
【００４５】
チャネル領域１０９１の上に対応する第２ゲート絶縁膜１１２の上には、アルミニウム酸化膜（以後ＡｌＯで代表させる）１１３が形成されている。ＡｌＯ膜１１３の下部の左側および右側には、ブロック層１１４が形成されている。ＡｌＯ膜１１３の上には、第２ゲート電極１１６が形成される。したがって、ＡｌＯ膜１１３は、第２ゲート電極１１６の下側に選択的に設けられている。また、ＡｌＯ膜１１３および第２ゲート電極１１６は、半導体装置１０の全体を平面視で見た場合、アイランド状に設けられている。第２ゲート電極１１６は、例えば、Ｔｉ−Ａｌ合金−Ｔｉ等の積層膜あるいは、ＭｏＷ合金等で形成される。ＡｌＯ膜１１３は、第２ゲート電極１１６の下側に対応する部分に設けられており、チャネル領域１０９１の上側に部分にも形成されている。ＡｌＯ膜１１３は、第２半導体層１０９のチャネル領域１０９１に酸素を供給する役割を有する。ブロック層１１４との間に位置するＡｌＯ膜１１３から、チャネル領域１０９１に酸素が供給される。ブロック層１１４は、ドレイン領域１０９２およびソース領域１０９３への酸素の侵入を防止するために利用される。ブロック層１１４は、酸素濃度の少ないＯＳ、または、ＳｉＮにより形成することができる。先に述べたように、ＡｌＯ膜１１３は、酸素を多く含む酸化物半導体膜を利用することも可能である。
【００４６】
第２ゲート絶縁膜１１２、第２ゲート電極１１６、ＡｌＯ膜１１３および絶縁膜１１４を覆って、第３絶縁膜１１７が形成される。第３絶縁膜１１７はＳｉＮで形成される。第３絶縁膜１１７の上には、第４絶縁膜１１８が形成される。第４絶縁膜１１８はＳｉＯで形成される。
【００４７】
その後、ＬＴＰＳＴＦＴにゲート電極配線１１９１およびソースドレイン電極配線１１９２を形成すためのコンタクトホール１２０、及び、ＯＳＴＦＴにゲート電極配線１２１１およびソースドレイン電極配線１２１２を形成するためのコンタクトホール１２２を形成する。コンタクトホール１２０、１２２は、例えば、ＣＦ系（例えばＣＦ４）、あるいは、ＣＨＦ系（例えばＣＨＦ３）のガスを用いたドライエッチングで形成される。ＬＴＰＳＴＦＴ側では、５層の絶縁膜および６層の絶縁膜にコンタクトホール１２０を形成し、ＯＳＴＦＴ側では２層の絶縁膜および３層の絶縁膜にコンタクトホール１２２を形成する。その後、コンタクトホール１２０、１２２をＨＦ系の洗浄液によって洗浄し、洗浄後、ゲート電極配線１１９１、ソースドレイン電極配線１１９２、ゲート電極配線１２１１およびソースドレイン電極配線１２１２を形成する。なお、本明細書では、ソースドレイン電極配線（１１９２、１２１２）は、ソース電極配線とドレイン電極配線とを合わせて、ソースドレイン電極配線（１１９２、１２１２）としている。ゲート電極配線１１９１，１２１１、およびソースドレイン電極配線１１９２、１２１２は、例えば、Ｔｉ、Ａｌ合金、Ｔｉ等の積層膜で形成することができる。
【００４８】
図４に示すように、ＬＴＰＳＴＦＴ側では、５層の絶縁膜（１１８、１１７、１１２、１０８、１０７）および６層の絶縁膜（１１８、１１７、１１２、１０８、１０７，１０４）に対してコンタクトホール１２０を形成するのに対し、ＯＳＴＦＴ側では、２層の絶縁膜（１１８、１１７）および３層の絶縁膜（１１８、１１７、１１２）に対してコンタクトホール１２２を形成する。したがって、コンタクトホールを形成するためのエッチング条件は、ＬＴＰＳＴＦＴ側に合わせる必要がある。つまり、ＯＳＴＦＴ側はより長くエッチングガスおよび洗浄液に晒されるが、保護用の金属層１１１を設けることで、第２半導体層１０９の消失を防止し、ＯＳＴＦＴを安定して形成することが出来る。
【００４９】
このように、第２半導体層１０９のチャネル領域１０９１にはＡｌＯ膜１１３から十分な酸素が供給され、高抵抗化される。一方、第２半導体層１０９のドレイン領域１０９２及びソース領域１０９３は、ブロック層１１４によってＡｌＯ膜１１３から酸素の供給が抑制されるので、低抵抗化されている。したがって、良好なトランジスタ特性を有するＯＳＴＦＴを実現できる。また、良好なトランジスタ特性を有するＯＳＴＦＴを用いた表示装置などの半導体装置を実現できる。
【００５０】
また、ＡｌＯ膜１１３の両側、すなわち、チャネル領域１０９１の両端側の上に対応する部分に、ブロック層１１４を残すことにより、チャネル領域１０９１の両端側が高抵抗化されるので、ＯＳＴＦＴの電流が流れづらくなり、良好なスイッチング特性のＯＳＴＦＴを実現できる。
【００５１】
（薄膜トランジスタの製造方法）
図５から図１６を用いて、図４で説明された半導体装置１０を実現する各製造工程を説明する。
【００５２】
図５は、絶縁性の基板１００上に下地膜１０１を形成して、その上に第１半導体層１０２を形成し、これを覆って第１ゲート絶縁膜１０４を形成し、その上に第１ゲート電極１０５および遮光層１０６を形成した状態を示す断面図である。第１ゲート電極１０５を形成した後、第１ゲート電極１０５をマスクにして、第１半導体層１０２に、Ｂ（ボロン）あるいはＰ（リン）をイオンインプランテーションでドープする。これにより、第１半導体層１０２に対し第１ゲート電極１０５で覆われた以外の部分に、Ｐ型あるいはＮ型の導電性を付与し、半導体層１０２にドレイン領域およびソース領域を形成する。
【００５３】
図６は、第１ゲート電極１０５、遮光層１０６および第１ゲート絶縁膜１０４を覆って、第１絶縁膜１０７を形成した状態を示す断面図である。第１絶縁膜１０７は、ＣＶＤによるＳｉＮで形成される。
【００５４】
図７は、第１絶縁膜１０７の上に、第２絶縁膜１０８を形成し、第２絶縁膜１０８の上に第２半導体層１０９を選択的に形成した状態を示す断面図である。第２絶縁膜１０８は、ＣＶＤによるＳｉＯで形成される。第２半導体層１０９は、ＯＳで形成されている。
【００５５】
図８は、第２半導体層１０９の両端に保護用の金属層１１１を選択的に形成した状態を示す断面図である。金属層１１１は、たとえば、Ｔｉで形成される。金属層１１１は、図４で説明されたように、コンタクトホール（１２０，１２２）形成時のエッチングガスおよび洗浄液による第２半導体層１０９の消失を防止するための保護膜である。
【００５６】
図９は、第２絶縁膜１０８、第２半導体層１０９および金属層１１１を覆って第２ゲート絶縁膜１１２を形成し、第２ゲート絶縁膜１１２の上にブロック層１１４を形成した状態を示す断面図である。第２ゲート絶縁膜１１２は、ＳｉＨ４（シラン）とＮ２Ｏ（亜酸化窒素）を用いたＣＶＤによるＳｉＯによって形成することが出来る。ブロック層１１４は、酸素濃度の少ないＯＳ、または、ＳｉＮにより形成することができる。ブロック層１１４の膜厚は、たとえば、１０ｎｍ〜３０ｎｍ程度である。
【００５７】
図１０は、ブロック層１１４を選択的にパターニングした状態を示す断面図である。ブロック層１１４は、断面視および平面視において、第２半導体層１０９のチャネル領域（１０９１）の上側を覆う様な開口部を有するように、選択的にパターニングされている。
【００５８】
図１１は、ブロック層１１４およびブロック層１１４の開口部から露出する第２ゲート絶縁膜１１２の上に、ＡｌＯ膜１１３を形成した状態を示す断面図である。ＡｌＯ膜１１３は、反応性スパッタリングによって形成するので、大量の酸素を含んでいる。この酸素は第２半導体層１０９のチャネル領域１０９１の絶縁抵抗を安定化している。つまり、ＡｌＯ膜１１３の成膜時の酸素Ｏ２は、ブロック層１１４によってブロックされるが、ブロック層１１４の設けられていない第２半導体層１０９のチャネル領域１０９１には、多くの酸素が導入されるので、チャネル領域１０９１は過酸素化され、高抵抗化される。一方、第２半導体層１０９のドレイン領域１０９２およびソース領域１０９３は、ブロック層１１４によって酸素の供給が制限されるので、過酸素化されず、低抵抗を保持しやすい状態とされる。
【００５９】
先に述べたように、ＡｌＯ膜１１３は、酸素を多く含む酸化物半導体膜を利用することも可能である。また、本明細書では、チャネル領域１０９１、ドレイン領域１０９２およびソース領域１０９３は、説明を簡単化する目的で、チャネル領域、ドレイン領域およびソース領域の各領域が形成される予定の領域を示す場合にも、チャネル領域１０９１、ドレイン領域１０９２およびソース領域１０９３として示して説明する。
【００６０】
図１２は、ＡｌＯ膜１１３の上に、第２ゲート電極１１６を形成した状態を示す断面図である。第２ゲート電極１１６は、例えば、Ｔｉ−Ａｌ合金−Ｔｉ等の積層膜あるいは、ＭｏＷ合金等で形成される。
【００６１】
図１３（Ａ）は、ブロック層１１４、ＡｌＯ膜１１３および第２ゲート電極１１６を選択的にパターニングした状態を示す断面図である。図１３（Ｂ）は、図１３（Ａ）に示す状態を上方から見た場合の平面図である。図１３（Ａ）に示すように、ブロック層１１４、ＡｌＯ膜１１３および第２ゲート電極１１６は、第２半導体層１０９のチャネル領域（１０９１）の上側を覆う様に選択的にパターニングされる。ＡｌＯ膜１１３は、第２ゲート電極１１６の下側に選択的に設けられている。したがって、半導体装置１０を全体的に平面視で見た場合、ＡｌＯ膜１１３および第２ゲート電極１１６は、アイランド状に設けられていることになる。
【００６２】
次に、第２ゲート電極１１６をマスクとして、イオンインプランテーションを行い、ゲート電極１１６で覆われた部分以外の第２半導体層１０９に導電性を付与する。図１３（Ｂ）に示すように、ＡｌＯ膜１１３およびブロック層１１４がドレイン領域１０９２およびソース領域１０９３を覆わない領域では、イオンインプランテーションが効果的に行われる。イオンインプランテーションのイオンには、Ｂ（ボロン）、Ｐ（リン）、Ａｒ（アルゴン）等が使用される。イオンインプランテーションによって、第２半導体層１０９に導電性のドレイン領域１０９２とソース領域１０９３が形成される。その後、水素雰囲気化で、活性化処理が行われ、ドレイン領域１０９２およびソース領域１０９３が低抵抗化される。したがって、特性の安定した、酸化物半導体（ＯＳ）を用いた薄膜トランジスタを実現することが出来る。
【００６３】
図１４は、第２ゲート絶縁膜１１２、および、選択的にパターニングされたブロック層１１４、ＡｌＯ膜１１３および第２ゲート電極１１６を覆って第３絶縁膜１１７を形成し、第３絶縁膜１１７の上に第４絶縁膜１１８を形成した状態を示す断面図である。第３絶縁膜１１７はＣＶＤによるＳｉＮで形成される。第４絶縁膜１１８はＣＶＤによるＳｉＯで形成される。
【００６４】
図１５は、コンタクトホール１２０、１２２を形成した状態を示す断面図である。コンタクトホール１２０、１２２は、例えば、ＣＦ系（例えばＣＦ４）、あるいは、ＣＨＦ系（例えばＣＨＦ３）のガスを用いたドライエッチングで形成される。コンタクトホール１２０、１２２は、同時に形成することができる。ＬＴＰＳＴＦＴ側では、半導体層１０２のドレイン領域およびソース領域の上が露出するように、６層の絶縁膜（１１８、１１７、１１２、１０８、１０７、１０４）にコンタクトホール１２０を形成する。ＯＳＴＦＴ側では、金属層１１１が露出するように、３層の絶縁膜（１１８、１１７、１１２）にコンタクトホール１２２を形成する。その後、コンタクトホール１２０、１２２をＨＦ系の洗浄液によって洗浄する。
【００６５】
図１６は、コンタクトホール１２０、１２２に、ソースドレイン電極配線１１９２、１２１２を形成した状態を示す断面図である。コンタクトホール１２０、１２２の洗浄後、コンタクトホール１２０、１２２に、ソースドレイン電極配線１１９２、１２１２を形成する。すなわち、ＬＴＰＳＴＦＴ側では、コンタクトホール１２０に、ソースドレイン電極配線１１９２が形成される。ＯＳＴＦＴ側では、コンタクトホール１２２に、ソースドレイン電極配線１２１２が形成される。
【００６６】
なお、図１５および図１６には、図４に示されるゲート電極配線１１９１、１２１１が示されないが、図４において説明されたように、ゲート電極配線１１９１、１２１１を形成してもよい。この場合、ＬＴＰＳＴＦＴ側では、第１ゲート電極１０５が露出するように、５層の絶縁膜（１１８、１１７、１１２、１０８、１０７）にコンタクトホール１２０を形成し、コンタクトホール１２０にゲート電極配線１１９１を形成する。また、ＯＳＴＦＴ側では、第２ゲート電極１１６が露出するように、２層の絶縁膜（１１８、１１７）にコンタクトホール１２２を形成し、コンタクトホール１２２にゲート電極配線１２１２を形成する。これにより、図４に示す半導体装置１０の断面図と同様な構成を形成することができる。
【００６７】
（変形例）
上記実施態様では、ＬＴＰＳＴＦＴとＯＳＴＦＴとを有する表示装置等の半導体装置１０について説明した。以下の変形例では、ＯＳＴＦＴのみを有する表示装置等の半導体装置１０ａについて説明する。この場合、図４に示されるＯＳＴＦＴの構成において、ドレイン領域１０９２およびソース領域１０９３に接続された保護用の金属層１１１が削除可能である。したがって、金属層１１１の成膜およびパターニング工程、および、コンタクトホールの洗浄工程が削除できるので、製造工程を短縮化することができる。
【００６８】
図１７〜図２３は、変形例に係る半導体装置１０ａの製造工程を示す断面図である。図２３に示すように、半導体装置１０ａは、酸化物半導体（ＯＳ）を用いた薄膜トランジスタＴＦＴ２（ＯＳＴＦＴ）を備えた第１基板である。半導体装置１０ａは、表示パネルに内蔵される半導体装置である。以下、図１７〜図２３を用いて、変形例に係る半導体装置１０ａの製造工程を説明する。
【００６９】
図１７は、絶縁性の基板１００の上に下地膜１０１が形成され、下地膜１０１の上に、半導体層１０９ａを形成し、下地膜１０１および半導体層１０９ａを覆ってゲート絶縁膜３０１を形成し、ゲート絶縁膜３０１の上にブロック層３０２を形成した状態を示す断面図である。基板１００は、ガラスあるいは樹脂で形成されている。下地膜１０１は、ＣＶＤによるシリコン酸化物ＳｉＯあるいはシリコン窒化物ＳｉＮ等で形成されている。半導体層１０９ａは、ＯＳで形成されている。ゲート絶縁膜３０１は、ＳｉＨ４（シラン）とＮ２Ｏ（亜酸化窒素）を用いたＣＶＤによるＳｉＯによって形成することが出来る。ブロック層３０２は、酸素濃度の少ない酸化物半導体（ＯＳ）、または、ＳｉＮにより形成することができる。ブロック層３０２の膜厚は、たとえば、１０ｎｍ〜３０ｎｍ程度である。
【００７０】
図１８は、ブロック層３０２を選択的にパターニングした状態を示す断面図である。ブロック層３０２は、断面視および平面視において、半導体層１０９ａのチャネル領域（１０９１）の上側を覆う様な開口部を有するように、選択的にパターニングされている。
【００７１】
図１９は、ブロック層３０２およびブロック層３０２の開口部から露出するゲート絶縁膜３０１の上に、ＡｌＯ膜３０３を形成した状態を示す断面図である。実施態様で説明されたと同様に、ＡｌＯ膜３０３は、反応性スパッタリングによって形成するので、大量の酸素を含んでいる。この酸素は半導体層１０９ａのチャネル領域１０９１の絶縁抵抗を安定化している。つまり、ＡｌＯ膜３０３の成膜時の酸素Ｏ２は、ブロック層３０２によってブロックされるが、ブロック層３０２の設けられていない半導体層１０９ａのチャネル領域１０９１には、多くの酸素が供給されるので、チャネル領域１０９１は過酸素化され、高抵抗化される。一方、半導体層１０９ａのドレイン領域１０９２およびソース領域１０９３は、ブロック層３０２によって酸素の供給が制限されるので、過酸素化されず、低抵抗を保持しやすい状態とされる。先に説明したように、ＡｌＯ膜３０３は、酸素を多く含む酸化物半導体膜へ変更することも可能である。つまり、膜３０３は、半導体層１０９ａのチャネル領域に酸素を供給することが可能な手段（膜または層）であればよいので、ＡｌＯ膜や酸素を多く含んだ酸化物半導体膜を利用することができる。ここでは、ＡｌＯ膜を代表例として説明する。
【００７２】
図２０は、ＡｌＯ膜３０３の上に、ゲート電極３０４を形成した状態を示す断面図である。ゲート電極３０４は、例えば、Ｔｉ−Ａｌ合金−Ｔｉ等の積層膜あるいは、ＭｏＷ合金等で形成される。
【００７３】
図２１は、ブロック層３０２、ＡｌＯ膜３０３およびゲート電極３０４を選択的にパターニングした状態を示す断面図である。ブロック層３０２、ＡｌＯ膜３０３およびゲート電極３０４は、半導体層１０９ａのチャネル領域（１０９１）の上側を覆う様に選択的にパターニングされる。ＡｌＯ膜３０３は、ゲート電極３０４の下側に設けられている。ＡｌＯ膜３０３およびゲート電極３０４は、半導体装置１０ａの全体を平面視で見た場合、アイランド状に形成されている。図２１において、ゲート電極３０４をマスクとして、イオンインプランテーションを行い、ゲート電極３０４で覆われた部分以外の半導体層１０９ａに導電性を付与する。イオンインプランテーションのイオンには、Ｂ（ボロン）、Ｐ（リン）、Ａｒ（アルゴン）等が使用される。イオンインプランテーションによって、半導体層１０９ａに導電性のドレイン領域１０９２とソース領域１０９３が形成される。その後、水素雰囲気化で、活性化処理が行われ、ドレイン領域１０９２およびソース領域１０９３が低抵抗化される。したがって、特性の安定した、酸化物半導体（ＯＳ）を用いた薄膜トランジスタを実現することが出来る。
【００７４】
図２２は、ゲート絶縁膜３０１、および、選択的にパターニングされたブロック層３０２、ＡｌＯ膜３０３およびゲート電極３０４を覆って第１絶縁膜３０５を形成し、第１絶縁膜３０５の上に第２絶縁膜３０６を形成した状態を示す断面図である。第１絶縁膜３０５はＣＶＤによるＳｉＮで形成される。第２絶縁膜３０６はＣＶＤによるＳｉＯで形成される。
【００７５】
図２３は、コンタクトホール３０７にソースドレイン電極配線３０８を形成した状態を示す断面図である。コンタクトホール３０７は、例えば、ＣＦ系（例えばＣＦ４）、あるいは、ＣＨＦ系（例えばＣＨＦ３）のガスを用いたドライエッチングで形成される。コンタクトホール３０７は、ドレイン領域１０９２とソース領域１０９３が露出するように、３層の絶縁膜（３０６、３０５、３０１）に形成する。そして、コンタクトホール３０７に、ソースドレイン電極配線３０８を形成する。以上により、酸化物半導体（ＯＳ）を用いた薄膜トランジスタＴＦＴ２（ＯＳＴＦＴ）を備えた変形例に係る半導体装置１０ａが形成される。
【００７６】
以上のように、ＯＳＴＦＴを構成することにより、製造工程の短縮化を行うことができる。
【００７７】
また、実施態様で説明されたと同様に、半導体層１０９ａのチャネル領域１０９１にはＡｌＯ膜３０３から十分な酸素が供給されて、高抵抗化されている。一方、半導体層１０９ａのドレイン領域１０９２及びソース領域１０９３の上には、図１８および図１９に示すように、ブロック層３０２が形成されるので、ＡｌＯ膜３０３からの酸素が阻止され、ドレイン領域１０９２及びソース領域１０９３は低抵抗化される。したがって、良好なトランジスタ特性を有するＯＳＴＦＴを実現できる。また、良好なトランジスタ特性を有するＯＳＴＦＴを用いた表示装置などの半導体装置１０ａを実現できる。
【００７８】
また、ＡｌＯ膜３０３の両側、すなわち、チャネル領域１０９１の両端側の上に対応する部分に、ブロック層３０２を残すことにより、チャネル領域１０９１の両端側が高抵抗化されるので、ＯＳＴＦＴの電流が流れづらくなり、良好なスイッチング特性のＯＳＴＦＴを実現できる。
【００７９】
本発明の実施の形態として上述した表示装置を基にして、当業者が適宜設計変更して実施し得る全ての表示装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【００８０】
本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、上述の各実施形態に対して、当業者が適宜、構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
【００８１】
また、本実施形態において述べた態様によりもたらされる他の作用効果について本明細書記載から明らかなもの、又は当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。
【００８２】
上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
【符号の説明】
【００８３】
ＤＳＰ：表示装置、  ＰＮＬ：表示パネル、  ＤＡ：表示領域、  ＮＤＡ：非表示領域、  ＳＵＢ１：第１基板（アレイ基板）、  ＳＵＢ２：第２基板（対向基板）、  ＳＥ：シール、  ＬＣ：液晶層、  ＭＡ：実装部、  ＰＸ：画素、  ＴＦＴ１：薄膜トランジスタ（ＬＴＰＳＴＦＴ）、  ＴＦＴ２：薄膜トランジスタ（ＯＳＴＦＴ）、  １：フレキシブルプリント回路基板、  ２：ＩＣチップ、  ３：回路基板、  １０：半導体装置、  １００：基板、  １０１：下地膜、  １０２：第１半導体層、  １０４：第１ゲート絶縁膜、  １０５：第１ゲート電極、  １０６：遮光層、  １０７：第１絶縁膜、  １０８：第２絶縁膜、  １０９：第２半導体層、  １１１：金属層、  １１２：第２ゲート絶縁膜、  １１３：ＡｌＯ膜、  １１４：ブロック層、  １１６：第２ゲート電極、  １１７：第３絶縁膜、  １１８：第４絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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