(57)【要約】【課題】ワード線の負荷を増大することなく、バックゲート電位線の電位変動を図ること。【解決手段】メモリセルは、第１のトランジスタを有する。第１のトランジスタは、第１の半導体層と、第１のゲート電極と、第１のバックゲート電極とを有する。第１のゲート電極は、第１の配線に接続される。第１のバックゲート電極は、第２の配線に接続される。駆動回路は、第１のトランジスタの導通状態を制御する信号を第１の配線に与える機能を有する。電圧保持回路は、第１のトランジスタのしきい値電圧を制御する電圧を第２の配線に与える機能を有する。電圧保持回路は、第１のトランジスタの導通状態を制御する信号を第１の配線に与える期間において、第２の配線を浮遊状態とする機能を有する。バッファ回路の入力端子は、第１の配線に接続される。バッファ回路の出力端子は、容量素子の一方の電極に接続される。容量素子の他方の電極は、第２の配線に接続される。【選択図】図１
2020017326.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルと、駆動回路と、電圧保持回路と、バッファ回路と、容量素子と、を有し、
前記メモリセルは、第１のトランジスタを有し、
前記第１のトランジスタは、第１の半導体層と、第１のゲート電極と、第１のバックゲート電極とを有し、
前記第１のゲート電極は、第１の配線に電気的に接続され、
前記第１のバックゲート電極は、第２の配線に電気的に接続され、
前記駆動回路は、前記第１のトランジスタの導通状態を制御する信号を前記第１の配線に与える機能を有し、
前記電圧保持回路は、前記第１のトランジスタのしきい値電圧を制御する電圧を前記第２の配線に与える機能を有し、
前記電圧保持回路は、前記第１のトランジスタの導通状態を制御する信号を前記第１の配線に与える期間において、前記第２の配線を電気的に浮遊状態とする機能を有し、
前記バッファ回路の入力端子は、前記第１の配線に電気的に接続され、
前記バッファ回路の出力端子は、前記容量素子の一方の電極に電気的に接続され、
前記容量素子の他方の電極は、前記第２の配線に電気的に接続される、半導体装置。
【請求項２】
メモリセルと、駆動回路と、電圧保持回路と、バッファ回路と、容量素子と、を有し、
前記メモリセルは、第１のトランジスタを有し、
前記第１のトランジスタは、第１の半導体層と、第１のゲート電極と、第１のバックゲート電極とを有し、
前記第１のゲート電極は、第１の配線に電気的に接続され、
前記第１のバックゲート電極は、第２の配線に電気的に接続され、
前記駆動回路は、前記第１のトランジスタの導通状態を制御する信号を前記第１の配線に与える機能を有し、
前記電圧保持回路は、前記第１のトランジスタのしきい値電圧を制御する電圧を前記第２の配線に与える機能を有し、
前記電圧保持回路は、第２のトランジスタを有し、
前記第２のトランジスタは、第２の半導体層と、第２のゲート電極とを有し、
前記第２のゲート電極は、前記第２のトランジスタのソース又はドレインの一方に電気的に接続され、
前記バッファ回路の入力端子は、前記第１の配線に電気的に接続され、
前記バッファ回路の出力端子は、前記容量素子の一方の電極に電気的に接続され、
前記容量素子の他方の電極は、前記第２の配線に電気的に接続される、半導体装置。
【請求項３】
請求項２において、
前記第２の半導体層は、酸化物半導体を有することを特徴とする半導体装置。
【請求項４】
請求項２または３において、
前記第１のトランジスタおよび前記第２のトランジスタは、ｎチャネル型のトランジスタであり、
前記第２のトランジスタの閾値電圧は、前記第１のゲート電極と前記第１のバックゲート電極とを同電位とした時の前記第１のトランジスタの閾値電圧よりも大きい、半導体装置。
【請求項５】
請求項１乃至４のいずれか一において、
前記バッファ回路は、前記入力端子の電圧を昇圧して前記出力端子に出力可能な機能を有する、半導体装置。
【請求項６】
請求項１乃至５のいずれか一に記載の半導体装置と、
アンテナ、バッテリ、操作スイッチ、マイク、または、スピーカーのうち少なくとも一つと、
を有する、電子機器。
【請求項７】
請求項１乃至５のいずれか一に記載の半導体装置を複数有し、
分離領域を有する、半導体ウエハ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置、半導体ウエハ、および電子機器に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
【０００３】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置および電子機器などは、半導体装置を有すると言える場合がある。
【背景技術】
【０００４】
近年、チャネル形成領域に酸化物半導体（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いたトランジスタ（ＯＳトランジスタ）が注目されている。ＯＳトランジスタは、トランジスタを非導通状態とした際に流れるリーク電流（オフ電流）が極めて小さい。そのため、データの保持が可能な半導体装置への応用が検討されている。
【０００５】
ＯＳトランジスタは、オフ電流が極めて小さい状態を長い時間にわたって保持することが求められる。そのため、導通状態を制御するゲート電極の他に、バックゲート電極を設け、当該バックゲート電極に電圧を与えて閾値電圧を制御する構成が検討されている（例えば特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許出願公開第２０１１／０１４７７３７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１では、ゲート電極側の配線（ワード線）とバックゲート電極側の配線（バックゲート電位線）との間の容量結合を利用して、ゲート電極での電圧の変動に併せてバックゲート電極での電圧を変動させる構成について開示している。しかしながら、容量結合を利用して、ゲート電極での電圧の変動に併せてバックゲート電極での電圧を変動させる構成では、ワード線とバックゲート線との間の静電容量（容量ともいう。）を大きくする必要がある。この場合、ワード線の負荷が増大してしまい、トランジスタをオンまたはオフするなどの動作速度が低下してしまうといった虞がある。
【０００８】
また容量結合を利用して、ワード線の信号の変動に併せてバックゲート電極での電圧を変動させる構成では、バックゲート電位線の電位の制御幅がワード線の信号の振幅電圧以下になる。そのため、バックゲート電位線の振幅電圧を大きくすることが難しかった。
【０００９】
本発明の一態様は、ワード線の容量を大きくすることなく、バックゲート電位線の振幅電圧を変動させることができる、新規な半導体装置等を提供することを課題の一つとする。または、本発明の一態様は、ワード線に与える信号の振幅電圧に依ることなくバックゲート電位線の振幅電圧を大きくすることができる、新規な半導体装置等を提供することを課題の一つとする。または、本発明の一態様は、新規な半導体装置等を提供することを課題の一つとする。
【００１０】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１１】
本発明の一態様は、メモリセルと、駆動回路と、電圧保持回路と、バッファ回路と、容量素子と、を有し、メモリセルは、第１のトランジスタを有し、第１のトランジスタは、第１の半導体層と、第１のゲート電極と、第１のバックゲート電極とを有し、第１のゲート電極は、第１の配線に電気的に接続され、第１のバックゲート電極は、第２の配線に電気的に接続され、駆動回路は、第１のトランジスタの導通状態を制御する信号を第１の配線に与える機能を有し、電圧保持回路は、第１のトランジスタのしきい値電圧を制御する電圧を第２の配線に与える機能を有し、電圧保持回路は、第１のトランジスタの導通状態を制御する信号を第１の配線に与える期間において、第２の配線を電気的に浮遊状態とする機能を有し、バッファ回路の入力端子は、第１の配線に電気的に接続され、バッファ回路の出力端子は、容量素子の一方の電極に電気的に接続され、容量素子の他方の電極は、第２の配線に電気的に接続される半導体装置である。
【００１２】
本発明の一態様は、メモリセルと、駆動回路と、電圧保持回路と、バッファ回路と、容量素子と、を有し、メモリセルは、第１のトランジスタを有し、第１のトランジスタは、第１の半導体層と、第１のゲート電極と、第１のバックゲート電極とを有し、第１のゲート電極は、第１の配線に電気的に接続され、第１のバックゲート電極は、第２の配線に電気的に接続され、駆動回路は、第１のトランジスタの導通状態を制御する信号を第１の配線に与える機能を有し、電圧保持回路は、第１のトランジスタのしきい値電圧を制御する電圧を第２の配線に与える機能を有し、電圧保持回路は、第２のトランジスタを有し、第２のトランジスタは、第２の半導体層と、第２のゲート電極とを有し、第２のゲート電極は、第２のトランジスタのソース又はドレインの一方に電気的に接続され、バッファ回路の入力端子は、第１の配線に電気的に接続され、バッファ回路の出力端子は、容量素子の一方の電極に電気的に接続され、容量素子の他方の電極は、第２の配線に電気的に接続される半導体装置である。
【００１３】
本発明の一態様において、第２の半導体層は、酸化物半導体を有する半導体装置が好ましい。
【００１４】
本発明の一態様において、第１のトランジスタおよび第２のトランジスタは、ｎチャネル型のトランジスタであり、第２のトランジスタの閾値電圧は、第１のゲート電極と第１のバックゲート電極とを同電位とした時の第１のトランジスタの閾値電圧よりも大きい半導体装置が好ましい。
【００１５】
本発明の一態様において、バッファ回路は、入力端子の電圧を昇圧して出力端子に出力可能な機能を有する半導体装置が好ましい。
【００１６】
本発明の一態様は、上記記載の半導体装置と、アンテナ、バッテリ、操作スイッチ、マイク、または、スピーカーのうち少なくとも一つと、を有する電子機器である。
【００１７】
本発明の一態様は、上記記載の半導体装置を複数有し、分離領域を有する半導体ウエハである。
【００１８】
なおその他の本発明の一態様については、以下で述べる実施の形態における説明、および図面に記載されている。
【発明の効果】
【００１９】
本発明の一態様により、ワード線の容量を大きくすることなく、バックゲート線の振幅電圧を変動させることができる、新規な構成の半導体装置等を提供することができる。または本発明の一態様により、ワード線に与える信号の振幅電圧に依ることなくバックゲート電位線の振幅電圧を大きくすることができる、新規な構成の半導体装置等を提供することができる。または、本発明の一態様により、新規な半導体装置等を提供することができる。
【００２０】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００２１】
【図１】半導体装置の構成および動作を説明する図。
【図２】半導体装置の構成を説明する図。
【図３】半導体装置の動作を説明する図。
【図４】半導体装置の動作を説明する図。
【図５】半導体装置の動作を説明する図。
【図６】半導体装置の動作を説明する図。
【図７】半導体装置の構成を説明する図。
【図８】半導体装置の構成を説明する図。
【図９】半導体装置の構成を説明する図。
【図１０】半導体装置の構成を説明する図。
【図１１】半導体装置の構成を説明する図。
【図１２】半導体装置の構成例を示す断面図。
【図１３】半導体装置の構成例を示す断面図。
【図１４】トランジスタの構造例を示す上面図、及び断面図。
【図１５】半導体ウエハおよび電子部品の構成を説明する図。
【図１６】電子機器の構成例を示す図。
【発明を実施するための形態】
【００２２】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００２３】
なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
【００２４】
なお図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
【００２５】
（実施の形態１）
本発明の一態様の半導体装置の構成および動作について、図１乃至図１１を用いて説明する。なお本発明の一態様の半導体装置は、データを一定期間保持することができる記憶装置としての機能を有する。
【００２６】
図１（Ａ）に示す半導体装置１０は、メモリセルアレイ１１、周辺回路１２、電圧保持回路１３、バッファ回路１７、および容量素子１８を有する。
【００２７】
メモリセルアレイ１１は、一例として、２行２列の４つのメモリセルＭＣ（ＭＣ１＿１、ＭＣ１＿２、ＭＣ２＿１、ＭＣ２＿２）を有する。メモリセルＭＣの数は４つに限らずそれ以上であってもよい。
【００２８】
なおメモリセルＭＣのうち１つを特定する必要があるときは、メモリセルＭＣの符号を用いて説明し、任意のメモリセルＭＣを指すときにはメモリセルＭＣ１＿１、ＭＣ１＿２、ＭＣ２＿１、ＭＣ２＿２などの符号を用いて説明する。他の要素についても同様であり、複数の要素を区別するために、「＿２」、あるいは［１］等の符号が用いられる。
【００２９】
メモリセルＭＣ１＿１は、トランジスタＭ１＿１を有する。メモリセルＭＣ１＿１は、データに対応する電圧（データ電圧）を保持する。データ電圧は、例えば、データ”１”であればハイレベルの電圧、データ”０”であればローレベルの電圧である。メモリセルＭＣ１＿１は、データ電圧を保持するための容量素子ＣＳを有する。データ電圧は、トランジスタＭ１＿１と容量素子ＣＳとの間のノードＳＮ１＿１に保持される。
【００３０】
同様にメモリセルＭＣ１＿２、ＭＣ２＿１およびＭＣ２＿２は、それぞれトランジスタＭ１＿２、Ｍ２＿１、およびＭ２＿２を有する。メモリセルＭＣ１＿２、ＭＣ２＿１およびＭＣ２＿２は、それぞれ、データ電圧を保持するための容量素子ＣＳを有する。データ電圧は、メモリセルＭＣ１＿２、ＭＣ２＿１およびＭＣ２＿２のノードＳＮ１＿２、ＳＮ２＿１、およびＳＮ２＿２に保持される。
【００３１】
トランジスタＭ１＿１、Ｍ１＿２、Ｍ２＿１、およびＭ２＿２は、それぞれゲート電極およびバックゲート電極を有する。トランジスタＭ１＿１、Ｍ１＿２、Ｍ２＿１、およびＭ２＿２は、チャネルが形成される半導体層に酸化物半導体（ＯＳ）を用いることが好ましい。ＯＳをチャネルが形成される半導体層に用いたトランジスタをＯＳトランジスタともいう。なお、以下の説明において、トランジスタＭ１＿１、Ｍ１＿２、Ｍ２＿１、およびＭ２＿２は、ｎチャネル型のトランジスタであるとして説明を行うが、ｐチャネル型のトランジスタとしてもよい。
【００３２】
ＯＳトランジスタは、非導通時に流れるリーク電流（オフ電流）が極めて小さい。そのため、トランジスタＭ１＿１、Ｍ１＿２、Ｍ２＿１、およびＭ２＿２を非導通状態とすることで、ノードＳＮ１＿１、ＳＮ１＿２、ＳＮ２＿１、およびＳＮ２＿２に書き込まれたデータ電圧に応じた電荷を保持し続けることができる。
【００３３】
２行２列のメモリセルＭＣは、一例として、ワード線ＷＬ（ＷＬ＿１、ＷＬ＿２）に与えるワード信号によってノードＳＮ１＿１、ＳＮ１＿２、ＳＮ２＿１、およびＳＮ２＿２へのデータ電圧の書き込みが制御される。
【００３４】
ワード線ＷＬ＿１は、トランジスタＭ１＿１、およびＭ１＿２のゲート電極に接続される。ワード線ＷＬ＿２は、トランジスタＭ２＿１、およびＭ２＿２のゲート電極に接続される。ワード信号は、ハイレベルの電圧（ＶＨ＿ＷＬ）とすることによってトランジスタＭ１＿１およびＭ１＿２、またはトランジスタＭ２＿１およびＭ２＿２を導通状態とする。ワード信号は、ローレベルの電圧（ＶＬ＿ＷＬ）とすることによってトランジスタＭ１＿１およびＭ１＿２、またはトランジスタＭ２＿１およびＭ２＿２を非導通状態とする。
【００３５】
２行２列のメモリセルＭＣは、一例として、ビット線ＢＬ（ＢＬ＿１、ＢＬ＿２）にデータ電圧を与える。データ電圧は、各行のワード線ＷＬに与えるワード信号の制御によって、トランジスタＭ１＿１、Ｍ１＿２、Ｍ２＿１、およびＭ２＿２を介して、ノードＳＮ１＿１、ＳＮ１＿２、ＳＮ２＿１、およびＳＮ２＿２に書き込まれる。
【００３６】
ビット線ＢＬ＿１は、トランジスタＭ１＿１およびＭ２＿１のソースまたはドレインの一方に接続される。ビット線ＢＬ＿２は、トランジスタＭ１＿２およびＭ２＿２のソースまたはドレインの一方に接続される。
【００３７】
２行２列のメモリセルＭＣは、一例として、バックゲート電位線ＢＧＬ（ＢＧＬ＿１、ＢＧＬ＿２）に与えるバックゲート電圧（ＶＢＧ）によってトランジスタＭ１＿１、Ｍ１＿２、Ｍ２＿１、およびＭ２＿２の閾値電圧が制御される。
【００３８】
バックゲート電圧は、トランジスタＭ１＿１、Ｍ１＿２、Ｍ２＿１、およびＭ２＿２の閾値電圧をプラスシフトまたはマイナスシフトさせることができる電圧である。例えば、閾値電圧をプラスシフトさせる場合バックゲート電圧は、基準となる電圧（０Ｖ）よりも小さい電圧である。当該構成とすることで、ワード信号のローレベルの電圧をより小さい電圧にすることなく、トランジスタＭ１＿１、Ｍ１＿２、Ｍ２＿１、およびＭ２＿２を非導通状態とすることができる。そのため、ワード信号の振幅電圧を小さくできる。
【００３９】
バックゲート電位線ＢＧＬ＿１は、トランジスタＭ１＿１、およびＭ１＿２のバックゲート電極に接続される。バックゲート電位線ＢＧＬ＿２は、トランジスタＭ２＿１、およびＭ２＿２のバックゲート電極に接続される。
【００４０】
周辺回路１２は、ワード線ＷＬ＿１、ＷＬ＿２にワード信号を与える機能を有する。周辺回路１２は、ビット線ＢＬ＿１、ＢＬ＿２にデータ電圧を与える機能を有する。周辺回路１２は、ワード線駆動回路およびビット線駆動回路といった複数の回路で構成される。周辺回路１２は、メモリセルＭＣとの間でデータ電圧の書き込みおよび読み出しを行う期間において、ワード信号およびデータ電圧を出力し、それ以外の期間は、ワード信号をローレベルの電圧として、トランジスタＭ１＿１、Ｍ１＿２、Ｍ２＿１、およびＭ２＿２が非導通状態となるようにする。
【００４１】
電圧保持回路１３は、バックゲート電位線ＢＧＬ＿１、ＢＧＬ＿２にバックゲート電圧を与える機能を有する。電圧保持回路１３は、周辺回路１２がメモリセルＭＣとの間でデータ電圧の書き込みおよび読み出しを行う期間において、バックゲート電位線ＢＧＬ＿１、ＢＧＬ＿２を電気的に浮遊状態（フローティング）とする機能を有する。
【００４２】
バッファ回路１７＿１は、入力端子がワード線ＷＬ＿１に接続される。バッファ回路１７＿１は、出力端子が容量素子１８＿１の一方の電極に接続される。容量素子１８＿１は、他方の電極がバックゲート電位線ＢＧＬ＿１に接続される。同様にバッファ回路１７＿２は、入力端子がワード線ＷＬ＿１に接続される。バッファ回路１７＿２は、出力端子が容量素子１５＿２の一方の電極に接続される。容量素子１８＿２は、他方の電極がバックゲート電位線ＢＧＬ＿２に接続される。
【００４３】
図１（Ａ）では、バッファ回路１７＿１と容量素子１８＿１との間のノードをノードＢＮ＿１として図示している。図１（Ａ）では、バッファ回路１７＿２と容量素子１８＿２との間のノードをノードＢＮ＿２として図示している。
【００４４】
バッファ回路１７＿１は、入力端子の振幅電圧を増幅して出力端子から出力する機能を有する。例えばバッファ回路１７＿１は、ワード信号の電圧ＶＨ＿ＷＬを電圧ＶＨ＿ＢＵＦとして出力する機能を有する。また、バッファ回路１７＿１は、ワード信号の電圧ＶＬ＿ＷＬをより電圧ＶＬ＿ＢＵＦとして出力する機能を有する。バッファ回路１７＿１は、電荷供給能力を高めた電圧ＶＨ＿ＢＵＦおよびＶＬ＿ＢＵＦを出力する。また電圧ＶＨ＿ＢＵＦおよびＶＬ＿ＢＵＦは、電圧ＶＨ＿ＷＬおよび電圧ＶＬ＿ＷＬとは異なる電位であってもよく、電圧ＶＨ＿ＢＵＦは、電圧ＶＨ＿ＷＬよりも大きい電位であることが好ましい。バッファ回路１７＿１はワード信号を増幅して容量素子１８＿１に出力することができるため、バックゲート電位線ＢＧＬ＿１に対する容量結合による電位の変動を大きくすることができる。またワード線ＷＬ＿１に寄生する静電容量を小さくすることができる。
【００４５】
同様にバッファ回路１７＿２は、入力端子の振幅電圧を増幅して出力端子から出力する機能を有する。例えばバッファ回路１７＿２は、ワード信号の電圧ＶＨ＿ＷＬを電圧ＶＨ＿ＢＵＦとして出力する機能を有する。また、バッファ回路１７＿２は、ワード信号の電圧ＶＬ＿ＷＬをより電圧ＶＬ＿ＢＵＦとして出力する機能を有する。バッファ回路１７＿２は、電荷供給能力を高めた電圧ＶＨ＿ＢＵＦおよびＶＬ＿ＢＵＦを出力する。バッファ回路１７＿２はワード信号を増幅して容量素子１８＿２に出力することができるため、バックゲート電位線ＢＧＬ＿２に対する容量結合による電位の変動を大きくすることができる。またワード線ＷＬ＿２に寄生する静電容量を小さくすることができる。
【００４６】
容量素子１８＿１は、電気的に浮遊状態にある他方の電極の電位を、一方の電極の電位の変動に応じて変動させることができる機能を有する。容量素子１８＿１は他方の電極を電気的に浮遊状態とすることで、容量結合を用いて他方の電圧を昇圧することができる。容量素子１８＿１は静電容量を、バックゲート電位線ＢＧＬ＿１の静電容量より大きくすることで容量結合による電位の変動を大きくすることができる。
【００４７】
同様に容量素子１８＿２は、電気的に浮遊状態にある他方の電極の電位を、一方の電極の電位の変動に応じて変動させることができる機能を有する。容量素子１８＿２は他方の電極を電気的に浮遊状態とすることで、容量結合を用いて他方の電圧を昇圧することができる。容量素子１８＿２は静電容量を、バックゲート電位線ＢＧＬ＿２の静電容量より大きくすることで容量結合による電位の変動を大きくすることができる。
【００４８】
上記構成を有することで、メモリセルのアクセストランジスタをオフにする期間では、バックゲート電位線にバックゲート電圧を常時与え続けてメモリセルのアクセストランジスタの閾値電圧をプラスシフトさせることができる。併せて、ワード線の動作速度に影響を与えることなく、容量結合を用いてバックゲート電位線の電圧を上昇させることができる。加えて、バッファ回路においてワード線の振幅電圧を大きくした信号を生成することで、ワード線の動作速度に影響を与えることなく、バックゲート電位線の電圧変動を大きくすることができるため、メモリセルのアクセストランジスタのオン電流を高めることができるとともに、オフ電流の低減を図ることができる。
【００４９】
加えて本発明の一態様では、異なるバックゲート電位線、例えばバックゲート電位線ＢＧＬ＿１とバックゲート電位線ＢＧＬ＿２、を別々に電気的に浮遊状態とする。つまりバックゲート電位線ＢＧＬ＿１およびバックゲート電位線ＢＧＬ＿２は、共に電気的に浮遊状態となるが、ワード線ＷＬ＿１のワード信号をハイレベルとしてバッファ回路１７＿１および容量素子１８＿１を介してバックゲート電位線ＢＧＬ＿１の電圧を上昇させる際、ワード線ＷＬ＿２のワード信号をローレベルとしてバッファ回路１７＿１および容量素子１８＿１を介したバックゲート電位線ＢＧＬ＿２の容量結合による電圧の上昇を小さくし、最初に与えたバックゲート電圧の変動を抑制することができる。当該構成とすることで、ワード信号をハイレベルの電圧とするトランジスタのオン電流の上昇と、ワード信号をローレベルの電圧とするトランジスタのオフ電流の極めて小さい状態での維持との、両立を図ることができる。
【００５０】
次いで図１（Ｂ）では、図１（Ａ）に示す半導体装置１０の動作について説明する。図１（Ｂ）では、期間Ｐ１と期間Ｐ２におけるワード線ＷＬ＿１のワード信号、ワード線ＷＬ＿２のワード信号、バッファ回路１７＿１の出力信号にあたるノードＢＮ＿１の電圧、バッファ回路１７＿２の出力信号にあたるノードＢＮ＿２の電圧、バックゲート電位線ＢＧＬ＿１の電圧、およびバックゲート電位線ＢＧＬ＿２の電圧、の時間変化を図示している。図１（Ｂ）では、説明のため、時刻Ｔ１乃至Ｔ７を図示している。
【００５１】
なお期間Ｐ１は、バックゲート電位線のバックゲート電圧を設定する期間に相当する。期間Ｐ２は、データ電圧の書き込みまたは読み出しを行うために、ワード線にワード信号を与える期間に相当する。
【００５２】
図１（Ｂ）では、ワード線ＷＬ＿１、ＷＬ＿２のワード信号のハイレベルの電圧をＶＨ＿ＷＬと図示している。ＶＨ＿ＷＬは、基準となる電圧０Ｖより大きい電圧であることが好ましく、トランジスタＭ１＿１、Ｍ１＿２、Ｍ２＿１、およびＭ２＿２を導通状態とする電圧である。図１（Ｂ）では、ワード線ＷＬ＿１、ＷＬ＿２のワード信号のローレベルの電圧をＶＬ＿ＷＬと図示している。ＶＬ＿ＷＬは、基準となる電圧０Ｖ以下の電圧であることが好ましく、トランジスタＭ１＿１、Ｍ１＿２、Ｍ２＿１、およびＭ２＿２を非導通状態とする電圧である。
【００５３】
また図１（Ｂ）では、バッファ回路１７＿１、１７＿２の出力信号のハイレベルの電圧をＶＨ＿ＢＵＦと図示している。ＶＨ＿ＢＵＦは、ＶＨ＿ＷＬより大きい電圧であることが好ましい。図１（Ｂ）では、バッファ回路１７＿１、１７＿２の出力信号のローレベルの電圧をＶＬ＿ＢＵＦと図示している。ＶＬ＿ＢＵＦは、ＶＬ＿ＷＬと同じ電圧、あるいは基準となる電圧０Ｖ以下の電圧であることが好ましい。
【００５４】
図１（Ｂ）では、バックゲート電位線ＢＧＬ＿１、ＢＧＬ＿２のバックゲート電圧をＶＢＧと図示している。ＶＢＧは、基準となる電圧０Ｖより小さく、ＶＬあるいはＶＬ＿ＢＵＦよりも小さいことが好ましい。ＶＢＧをＶＬあるいはＶＬ＿ＢＵＦより小さく設定することで、トランジスタの閾値電圧のマイナスシフトを確実に防ぎ、オフ電流が極めて小さい状態を維持することができる。
【００５５】
図１（Ｂ）の期間Ｐ１では、時刻Ｔ１で、バックゲート電位線ＢＧＬ＿１、ＢＧＬ＿２の電圧を基準となる電圧０ＶからＶＢＧに設定する。期間Ｐ１では、ワード線ＷＬ＿１、ＷＬ＿２は、ローレベルの電圧に設定しておく。
【００５６】
図１（Ｂ）の期間Ｐ１では、時刻Ｔ２で、バックゲート電位線ＢＧＬ＿１、ＢＧＬ＿２の電圧をＶＢＧに維持する。トランジスタＭ１＿１、Ｍ１＿２、Ｍ２＿１、およびＭ２＿２の各トランジスタは、バックゲート電極の電圧がＶＢＧとなる。そのため、各トランジスタの閾値電圧がプラスシフトし、オフ電流が極めて小さい状態となる。
【００５７】
図１（Ｂ）の期間Ｐ２では、時刻Ｔ３で、バックゲート電位線ＢＧＬ＿１、ＢＧＬ＿２の電圧をＶＢＧに設定した状態で電気的に浮遊状態とする。期間Ｐ２では、データ電圧の書き込みまたは読み出しを行うために、ワード線ＷＬ＿１、ＷＬ＿２をＶＨ＿ＷＬまたはＶＬ＿ＷＬとする。時刻Ｔ３において、ワード線ＷＬ＿１、ＷＬ＿２共にＶＬ＿ＷＬであり、トランジスタＭ１＿１、Ｍ１＿２、Ｍ２＿１、およびＭ２＿２は非導通状態である。また時刻Ｔ３において、ノードＢＮ＿１、ＢＮ＿２共にＶＬ＿ＢＵＦである。
【００５８】
なおトランジスタＭ１＿１、Ｍ１＿２、Ｍ２＿１、およびＭ２＿２は、バックゲート電極の電圧をＶＢＧとした状態で電気的に浮遊状態としている。バックゲート電極に与えたＶＢＧに応じた電荷が保持されるため、閾値電圧がプラスシフトし、オフ電流が極めて小さい状態が維持される。
【００５９】
図１（Ｂ）の期間Ｐ２では、時刻Ｔ４で、１行目のワード線ＷＬ＿１に接続されたメモリセルＭＣ１＿１、ＭＣ１＿２へのデータ電圧の書き込みまたは読み出しを行うために、ワード線ＷＬ＿１をＶＨ＿ＷＬ、ワード線ＷＬ＿２をＶＬ＿ＷＬとする。トランジスタＭ１＿１およびＭ１＿２は導通状態、トランジスタＭ２＿１およびＭ２＿２は非導通状態となる。また時刻Ｔ４において、ノードＢＮ＿１はＶＨ＿ＢＵＦ、ノードＢＮ＿２はＶＬ＿ＢＵＦとなる。
【００６０】
上述したように、図１（Ｂ）の期間Ｐ２では、バックゲート電位線ＢＧＬ＿１、ＢＧＬ＿２の電圧をＶＢＧに設定した状態で電気的に浮遊状態とする。そのため時刻Ｔ４で、トランジスタＭ１＿１およびＭ１＿２を導通状態とすること、すなわちワード線ＷＬ＿１をＶＬ＿ＷＬからＶＨ＿ＷＬに昇圧することによって、ノードＢＮ＿１がＶＬ＿ＢＵＦからＶＨ＿ＢＵＦに昇圧され、容量素子１８＿１の容量結合でバックゲート電位線ＢＧＬ＿１の電圧を上昇させることができる。
【００６１】
当該構成とすることで、ワード線ＷＬ＿１のＶＨ＿ＷＬをより小さい電圧としても容量素子１８＿１の一方の電極に与える電圧をＶＨ＿ＢＵＦとすることができる。容量素子１８＿１の一方の電極をＶＨ＿ＢＵＦとすることで、ワード線ＷＬ＿１の動作速度に影響を与えることなくノードＢＮ＿１での電圧の変動幅を大きくできるため、容量結合を用いたバックゲート電位線ＢＧＬ＿１の電圧の変動幅を大きくすることができる。そのため、トランジスタＭ１＿１およびＭ１＿２を導通状態とした際のオン電流を大きくできる。
【００６２】
加えて図１（Ｂ）の期間Ｐ２では、バックゲート電位線ＢＧＬ＿１、ＢＧＬ＿２の電圧をＶＢＧに設定した状態で電気的に浮遊状態とする。そのため時刻Ｔ４で、トランジスタＭ２＿１およびＭ２＿２を非導通状態とすること、すなわちワード線ＷＬ＿２をＶＬ＿ＷＬに維持してノードＢＮ＿２をＶＬ＿ＢＵＦに維持することによって、バックゲート電位線ＢＧＬ＿２の電圧の変動を抑制することができる。
【００６３】
当該構成は、バックゲート電位線ＢＧＬ＿１とバックゲート電位線ＢＧＬ＿２とを別々に電気的に浮遊状態とすることで実現できる。つまり、バックゲート電位線ＢＧＬ＿１とバックゲート電位線ＢＧＬ＿２とは、スイッチまたはトランジスタ等を介して電気的に接続することで、個別に電気的な浮遊状態を実現できる。当該構成とすることで、ノードＢＮ＿１をＶＨ＿ＢＵＦとしてバックゲート電位線ＢＧＬ＿１を昇圧することによるトランジスタのオン電流の増加と、ノードＢＮ＿２をＶＬ＿ＢＵＦとしてバックゲート電位線ＢＧＬ＿２をＶＢＧとすることによるトランジスタのオフ電流の極めて小さい状態での維持との、両立を図ることができる。
【００６４】
図１（Ｂ）の期間Ｐ２では、時刻Ｔ５で、時刻Ｔ３と同じ状態となる。つまりワード線ＷＬ＿１、ＷＬ＿２共にＶＬ＿ＷＬであり、トランジスタＭ１＿１、Ｍ１＿２、Ｍ２＿１、およびＭ２＿２は非導通状態である。なお前述の時刻Ｔ４でのバックゲート電位線ＢＧＬ＿１の電圧は、時刻Ｔ５でノードＢＮ＿１がＶＨ＿ＢＵＦからＶＬ＿ＢＵＦに降圧するのにあわせて降圧する。この降圧は、容量素子１８＿１における容量結合を用いた降圧によるものである。降圧の結果、バックゲート電位線ＢＧＬ＿１の電圧は、元のＶＢＧとなっている。そのためトランジスタＭ１＿１、Ｍ１＿２、Ｍ２＿１、およびＭ２＿２は、バックゲート電極の電圧をＶＢＧとした状態で電気的に浮遊状態となる。なおバックゲート電位線ＢＧＬ＿１の電圧は、ワード線ＷＬ＿１以外のビット線ＢＬまたはノードＳＮ等の電圧の変動によって、変動する場合があり得る。
【００６５】
図１（Ｂ）の期間Ｐ２では、時刻Ｔ６で、２行目のワード線ＷＬ＿２に接続されたメモリセルＭＣ２＿１、ＭＣ２＿２へのデータ電圧の書き込みまたは読み出しを行うために、ワード線ＷＬ＿１をＶＬ＿ＷＬ、ワード線ＷＬ＿２をＶＨ＿ＷＬとする。トランジスタＭ１＿１およびＭ１＿２は非導通状態、トランジスタＭ２＿１およびＭ２＿２は導通状態となる。また時刻Ｔ６において、ノードＢＮ＿１はＶＬ＿ＢＵＦ、ノードＢＮ＿２はＶＨ＿ＢＵＦとなる。
【００６６】
上述したように、図１（Ｂ）の期間Ｐ２では、バックゲート電位線ＢＧＬ＿１、ＢＧＬ＿２の電圧をＶＢＧに設定した状態で電気的に浮遊状態とする。そのため時刻Ｔ６で、トランジスタＭ２＿１およびＭ２＿２を導通状態とすること、すなわちワード線ＷＬ＿２をＶＬ＿ＷＬからＶＨ＿ＷＬに昇圧することによって、ノードＢＮ＿１がＶＬ＿ＢＵＦからＶＨ＿ＢＵＦに昇圧され、容量素子１８＿２の容量結合でバックゲート電位線ＢＧＬ＿２の電圧を上昇させることができる。
【００６７】
当該構成とすることで、ワード線ＷＬ＿２のＶＨ＿ＷＬをより小さい電圧としても容量素子１８＿２の一方の電極に与える電圧をＶＨ＿ＢＵＦとすることができる。容量素子１８＿２の一方の電極をＶＨ＿ＢＵＦとすることで、ワード線ＷＬ＿２の動作速度に影響を与えることなくノードＢＮ＿２での電圧の変動幅を大きくできるため、容量結合を用いたバックゲート電位線ＢＧＬ＿２の電圧の変動幅を大きくすることができる。そのため、トランジスタＭ２＿１およびＭ２＿２を導通状態とした際のオン電流を大きくできる。
【００６８】
加えて図１（Ｂ）の期間Ｐ２では、バックゲート電位線ＢＧＬ＿１、ＢＧＬ＿２の電圧をＶＢＧに設定した状態で電気的に浮遊状態とする。そのため時刻Ｔ６で、トランジスタＭ１＿１およびＭ１＿２を非導通状態とすること、すなわちワード線ＷＬ＿１をＶＨ＿ＷＬに維持してノードＢＮ＿１をＶＬ＿ＢＵＦに維持することによって、バックゲート電位線ＢＧＬ＿１の電圧の変動を抑制することができる。
【００６９】
当該構成は、バックゲート電位線ＢＧＬ＿１とバックゲート電位線ＢＧＬ＿２とを別々に電気的に浮遊状態とすることで実現できる。つまり、バックゲート電位線ＢＧＬ＿１とバックゲート電位線ＢＧＬ＿２とは、スイッチまたはトランジスタ等を介して電気的に接続することで、個別に電気的な浮遊状態を実現できる。当該構成とすることで、ノードＢＮ＿２をＶＨ＿ＢＵＦとしてバックゲート電位線ＢＧＬ＿２を昇圧することによるトランジスタのオン電流の低下の抑制と、ノードＢＮ＿１をＶＬ＿ＢＵＦとしてバックゲート電位線ＢＧＬ＿１をＶＢＧとすることによるトランジスタのオフ電流の極めて小さい状態での維持との、両立を図ることができる。
【００７０】
図１（Ｂ）の期間Ｐ２では、時刻Ｔ７で、時刻Ｔ３、Ｔ５と同じ状態となる。
【００７１】
図２（Ａ）、（Ｂ）には、図１（Ｂ）で説明した動作を実現可能な電圧保持回路１３の構成例を図示している。図２（Ａ）、（Ｂ）では、２行ｎ列のメモリセルＭＣが有するトランジスタＭ１＿１乃至Ｍ１＿ｎ、およびＭ２＿１乃至Ｍ２＿ｎを図示している。トランジスタＭ１＿１乃至Ｍ１＿ｎのゲート電極は、ワード線ＷＬ＿１に接続される。トランジスタＭ１＿１乃至Ｍ１＿ｎのバックゲート電極は、バックゲート電位線ＢＧＬ＿１に接続される。トランジスタＭ２＿１乃至Ｍ２＿ｎのゲート電極は、ワード線ＷＬ＿２に接続される。トランジスタＭ２＿１乃至Ｍ２＿ｎのバックゲート電極は、バックゲート電位線ＢＧＬ＿２に接続される。バッファ回路１７＿１は、入力端子がワード線ＷＬ＿１に接続される。バッファ回路１７＿１は、出力端子が容量素子１８＿１の一方の電極に接続される。容量素子１８＿１は、他方の電極がバックゲート電位線ＢＧＬ＿１に接続される。同様にバッファ回路１７＿２は、入力端子がワード線ＷＬ＿１に接続される。バッファ回路１７＿２は、出力端子が容量素子１５＿２の一方の電極に接続される。容量素子１８＿２は、他方の電極がバックゲート電位線ＢＧＬ＿２に接続される。
【００７２】
図２（Ａ）に示す電圧保持回路１３は、トランジスタＲＭ１、トランジスタＲＭ２、トランジスタＲＭ、容量素子ＣＶＲ、および電圧生成回路１４を有する。なお図２（Ａ）において、トランジスタＲＭ１、トランジスタＲＭ２、トランジスタＲＭおよび容量素子ＣＶＲが接続されるノードを、ノードＮＶＲと図示している。
【００７３】
図２（Ａ）に示す電圧生成回路１４は、メモリセルＭＣが有するトランジスタの閾値電圧を制御できるＶＢＧを生成する回路である。ＶＢＧは、例えば、基準となる電圧（０Ｖ）を降圧して生成すればよい。
【００７４】
図２（Ａ）に示すトランジスタＲＭは、電圧生成回路１４で生成されたＶＢＧをノードＮＶＲに与え、その後電圧生成回路１４による電圧の生成を停止してもノードＮＶＲのＶＢＧを保持することができるトランジスタである。トランジスタＲＭは、ＯＳトランジスタであることが好ましい。トランジスタＲＭは、メモリセルＭＣが有するトランジスタよりも閾値電圧が大きいことが好ましい。トランジスタＲＭは、メモリセルＭＣが有するトランジスタよりもオン電流およびオフ電流を共に小さくすることで、ノードＮＶＲのＶＢＧを保持しやすくできるため好ましい。トランジスタＲＭのゲートは、トランジスタＲＭのソースまたはドレインの一方と接続する。図２（Ａ）に示す構成とすることで、トランジスタＲＭはダイオードとして機能し、外部からの制御信号によらずノードＮＶＲのＶＢＧを保持することができる。
【００７５】
図２（Ａ）に示すトランジスタＲＭ１、ＲＭ２は、ノードＮＶＲに保持されたＶＢＧをバックゲート電位線ＢＧＬ＿１およびＢＧＬ＿２に与え、バックゲート電位線ＢＧＬ＿１およびＢＧＬ＿２がＶＢＧに設定された後はバックゲート電位線ＢＧＬ＿１およびＢＧＬ＿２を電気的に浮遊状態とすることができるトランジスタである。トランジスタＲＭ１、ＲＭ２は、ＯＳトランジスタであることが好ましい。トランジスタＲＭ１、ＲＭ２は、トランジスタＲＭと同様に、メモリセルＭＣが有するトランジスタよりも閾値電圧が大きいことが好ましい。トランジスタＲＭ１、ＲＭ２は、トランジスタＲＭと同様に、メモリセルＭＣが有するトランジスタよりもオン電流およびオフ電流を共に小さくすることで、バックゲート電位線ＢＧＬ＿１およびＢＧＬ＿２のＶＢＧを保持しやすくできるため好ましい。トランジスタＲＭ１、ＲＭ２は、ゲートとソースまたはドレインの一方とを接続する。図２（Ａ）に示す構成とすることで、トランジスタＲＭ１、ＲＭ２はダイオードとして機能し、外部からの制御信号によらずＲＭ１、ＲＭ２のＶＢＧを保持するとともに、ノードＮＶＲとバックゲート電位線ＢＧＬ＿１およびＢＧＬ＿２とが等電位の場合は、バックゲート電位線ＢＧＬ＿１およびＢＧＬ＿２を電気的に浮遊状態とすることができる。
【００７６】
図２（Ａ）で示したトランジスタＲＭ、ＲＭ１およびＲＭ２は、スイッチに置き換えることが可能である。この場合の回路構成を図２（Ｂ）に示す。図２（Ｂ）に示す電圧保持回路１３は、スイッチＳＷ１、スイッチＳＷ２、スイッチＳＷ、容量素子ＣＶＲ、および電圧生成回路１４を有する。なお図２（Ｂ）において、スイッチＳＷ１、スイッチＳＷ２、スイッチＳＷおよび容量素子ＣＶＲが接続されるノードを、ノードＮＶＲと図示している。図２（Ｂ）は、各スイッチを制御して、バックゲート電位線ＢＧＬ＿１およびＢＧＬ＿２をＶＢＧに設定し、その後電気的に浮遊状態とすることで、図１（Ｂ）で説明した動作を実現することができる。
【００７７】
図２（Ａ）に示す電圧保持回路１３の動作、バッファ回路１７＿１と容量素子１８＿１の間のノードＢＮ＿１の電圧、バッファ回路１７＿２と容量素子１８＿２の間のノードＢＮ＿１の電圧、並びにバックゲート電位線ＢＧＬ＿１およびＢＧＬ＿２の状態について図３乃至６を参照して説明する。図３（Ａ）の状態は、図１（Ｂ）の時刻Ｔ１に対応する。図３（Ｂ）の状態は、図１（Ｂ）の時刻Ｔ２に対応する。図４（Ａ）の状態は、図１（Ｂ）の時刻Ｔ３に対応する。図４（Ｂ）の状態は、図１（Ｂ）の時刻Ｔ４に対応する。図５（Ａ）の状態は、図１（Ｂ）の時刻Ｔ５に対応する。図５（Ｂ）の状態は、図１（Ｂ）の時刻Ｔ６に対応する。図６の状態は、図１（Ｂ）の時刻Ｔ７に対応する。
【００７８】
図３（Ａ）では、電圧生成回路１４でＶＢＧを生成する。なお初期状態において、ノードＮＶＲ、バックゲート電位線ＢＧＬ＿１およびＢＧＬ＿２は基準となる電圧（０Ｖ）としている。
【００７９】
図３（Ｂ）では、電圧生成回路１４とノードＮＶＲとの間で電位差が生じるため、トランジスタＲＭに電流が流れる。その結果、ノードＮＶＲの電圧がＶＢＧとなる。同様に、バックゲート電位線ＢＬ＿１とノードＮＶＲとの間で電位差が生じるため、トランジスタＲＭ１に電流が流れる。その結果、バックゲート電位線ＢＧＬ＿１の電圧がＶＢＧとなる。同様に、バックゲート電位線ＢＬ＿２とノードＮＶＲとの間で電位差が生じるため、トランジスタＲＭ２に電流が流れる。その結果、バックゲート電位線ＢＧＬ＿２の電圧がＶＢＧとなる。なお実際には、トランジスタＲＭ、ＲＭ１、およびＲＭ２の閾値電圧だけ低下した電圧が、ノードＮＶＲ、バックゲート電位線ＢＧＬ＿１およびＢＧＬ＿２に与えられるが、以下の説明では閾値電圧が小さいものとして省略している。
【００８０】
図４（Ａ）では、電圧生成回路１４によるＶＢＧの生成を停止する。その結果、電圧生成回路１４とトランジスタＲＭとの間の電圧は、基準となる電圧（０Ｖ）となる。ノードＮＶＲのＶＢＧは、基準となる電圧（０Ｖ）より小さい。ダイオードとして機能するトランジスタは非導通状態となる。ノードＮＶＲは、電気的に浮遊状態となる。トランジスタＲＭはオフ電流が極めて小さい。そのため、ノードＮＶＲのＶＢＧは、長時間保持することができる。バックゲート電位線ＢＧＬ＿１のＶＢＧは、ノードＮＶＲのＶＢＧと等電位となる。ダイオードとして機能するトランジスタは非導通状態となる。バックゲート電位線ＢＧＬ＿１は、電気的に浮遊状態となる。またトランジスタＲＭ１はオフ電流が極めて少ない。そのため、バックゲート電位線ＢＧＬ＿１のＶＢＧは、長時間保持することができる。
【００８１】
図４（Ｂ）では、ワード線ＷＬ＿１をＶＨ＿ＷＬ、ワード線ＷＬ＿２をＶＬ＿ＷＬとする。そのため、図４（Ｂ）では、ノードＮＢ＿１がＶＬ＿ＷＬからＶＨ＿ＢＵＦ、ノードＮＢ＿２がＶＬ＿ＷＬとなる。バックゲート電位線ＢＧＬ＿１の電圧は、電気的に浮遊状態であるため、容量結合によってＶＢＧからΔＶ上昇する。バックゲート電位線ＢＧＬ＿２の電圧は、電気的に浮遊状態であるものの、ノードＮＢ＿１とバックゲート電位線ＢＧＬ＿２との間に生じる容量結合が小さいため、ＶＢＧのままとなる。なおバックゲート電位線ＢＧＬ＿２の電圧は、ビット線ＢＬまたはノードＳＮ等の電圧の変動によって、変動する場合があり得る。
【００８２】
図５（Ａ）では、ワード線ＷＬ＿１をＶＬ＿ＷＬ、ワード線ＷＬ＿２をＶＬ＿ＷＬとする。そのため、図５（Ａ）では、ノードＮＢ＿１がＶＨ＿ＷＬからＶＬ＿ＢＵＦ、ノードＮＢ＿２がＶＬ＿ＷＬとなる。バックゲート電位線ＢＧＬ＿１の電圧は、電気的に浮遊状態であるため、ノードＮＢ＿１をＶＬ＿ＢＵＦに戻すことでＶＢＧとなる。
【００８３】
図５（Ｂ）では、ワード線ＷＬ＿１をＶＬ＿ＷＬ、ワード線ＷＬ＿２をＶＬ＿ＷＬとする。そのため、図５（Ｂ）では、ノードＮＢ＿１がＶＬ＿ＷＬ、ノードＮＢ＿２がＶＬ＿ＷＬからＶＨ＿ＢＵＦとなる。バックゲート電位線ＢＧＬ＿２の電圧は、電気的に浮遊状態であるため、容量結合によってＶＢＧからΔＶ上昇する。バックゲート電位線ＢＧＬ＿１の電圧は、電気的に浮遊状態であるものの、ノードＮＢ＿２とバックゲート電位線ＢＧＬ＿１との間に生じる容量結合が小さいため、ＶＢＧのままとなる。なおバックゲート電位線ＢＧＬ＿１の電圧は、ビット線ＢＬまたはノードＳＮ等の電圧の変動によって、変動する場合があり得る。
【００８４】
図６では、ワード線ＷＬ＿１をＶＬ＿ＷＬ、ワード線ＷＬ＿２をＶＬ＿ＷＬとする。そのため、図６では、ノードＮＢ＿１がＶＬ＿ＷＬ、ノードＮＢ＿２がＶＨ＿ＷＬからＶＬ＿ＷＬとなる。バックゲート電位線ＢＧＬ＿２の電圧は、電気的に浮遊状態であるため、ノードＮＢ＿２をＶＬ＿ＢＵＦに戻すことでＶＢＧとなる。
【００８５】
以上説明したように本発明の一態様では、メモリセルのアクセストランジスタをオフにする期間では、バックゲート電位線にバックゲート電圧を常時与え続けてメモリセルのアクセストランジスタの閾値電圧をプラスシフトさせることができる。併せて、メモリセルのアクセストランジスタをオンにする期間では、ワード信号の振幅電圧を大きくすることなく、バックゲート電位線にバックゲート電圧が容量結合を用いて上昇させることで、アクセストランジスタの閾値電圧をマイナスシフトさせることができる。ワード線の負荷を増大することなくバックゲート電位線の電圧を変動させることができるとともに、トランジスタのオンまたはオフなどの動作速度の低下を回避することができる。加えて、バッファ回路においてワード線の振幅電圧を大きくした信号を生成することで、ワード信号の振幅電圧に依らずにバックゲート電位線の電位の変動を大きくすることができるため、メモリセルのアクセストランジスタのオン電流を高めることができるとともに、オフ電流の低減を図ることができる。
【００８６】
上述した図１乃至図６で説明した各構成の具体例について図７乃至図１１を参照して説明する。
【００８７】
図７（Ａ）には、上述したバッファ回路１７＿１、１７＿２に適用可能なバッファ回路１７の回路構成の一例について示す。
【００８８】
図７（Ａ）には、入力端子がワード線ＷＬに接続され、出力端子が容量素子１８の一方の電極に接続されたバッファ回路１７を図示している。
【００８９】
上述したようにバッファ回路１７は、ワード信号を同じ論理の信号の電流供給能力を高めて容量素子１８の一方の電極側、すなわちノードＢＮに出力する。そのためバッファ回路１７は、図７（Ｂ）に図示するようにインバータ回路を複数直列に接続して設ける構成とする。バッファ回路１７が有するインバータ回路は、Ｓｉトランジスタで構成することが好ましい。当該構成とすることでＣＭＯＳ（相補型ＭＯＳ）回路を構成することができるため、低消費電力化を図ることができる。またインバータ回路に限らず、レベルシフタ回路等を用いる構成とすることで、入力端子の電圧を昇圧して出力端子に出力可能な機能を備えたバッファ回路とすることができる。当該構成とすることで、より確実にバックゲート電位線の昇圧を行うことができる。
【００９０】
また容量素子１８は、バックゲート電位線ＢＧＬ＿１およびＢＧＬ＿２に一旦与えた電圧を保持しやすいように容量素子によって大きい静電容量を有することが好ましい。また容量素子１８の容量結合によってバックゲート電位線を昇圧させるためには、電気的に浮遊状態となるバックゲート電位線の寄生容量を低減しておくことが好ましい。バックゲート電位線の寄生容量と容量素子１８の静電容量（単に容量ともいう）とについて、図７（Ｃ）を用いて説明する。
【００９１】
図７（Ｃ）に図示するようにバックゲート電位線ＢＧＬは、容量素子１８の容量ＣＢＵＦ−ＢＧＬの他、ビット線ＢＬ＿１乃至ＢＬ＿ｎとの間の容量ＣＢＬ−ＢＧＬ、ノードＳＮとの間の容量ＣＳＮ−ＢＧＬ、およびその他の配線ＯＬ（隣接しないＢＬまたはＷＬなどのその他の配線）との間の容量ＣＯＬ−ＢＧＬを有する。
【００９２】
図７（Ｃ）は、前述のバックゲート電位線ＢＧＬに付加する容量ＣＢＵＦ−ＢＧＬ、容量ＣＢＬ−ＢＧＬ、容量ＣＳＮ−ＢＧＬ、および容量ＣＯＬ−ＢＧＬを有する等価回路図である。ノードＢＮの電圧の変化に応じて、電気的に浮遊状態となるバックゲート電位線ＢＧＬの電圧を変化させるためには、容量ＣＢＵＦ−ＢＧＬを、容量ＣＢＬ−ＢＧＬ、容量ＣＳＮ−ＢＧＬ、およびＣＯＬ−ＢＧＬと比べて大きくする構成が好ましい。具体的には、容量ＣＢＵＦ−ＢＧＬは、容量ＣＢＬ−ＢＧＬ、容量ＣＳＮ−ＢＧＬ、および容量ＣＯＬ−ＢＧＬを併せた容量の１．２倍以上であることが好ましい。
【００９３】
なお図２（Ａ）において、トランジスタＲＭ、ＲＭ１は、バックゲート電極がないトップゲート構造またはボトムゲート構造のトランジスタとして図示したがこれに限らない。例えば、図８（Ａ）に図示するように、バックゲート電極を有するトランジスタＲＭ＿ＡおよびＲＭ１＿Ａとしてもよい。図８（Ａ）の構成とすることで、トランジスタＲＭ＿ＡおよびＲＭ１＿Ａを流れる電流量を増やし、バックゲート電位線ＢＧＬを短い期間でＶＢＧに設定することができる。
【００９４】
あるいは図８（Ｂ）に図示するように、図８（Ａ）のトランジスタＲＭ１＿Ａは、ゲート電極を配線ＥＮＬ＿Ａに接続し、バックゲート電極を配線ＥＮＬ＿Ｂに接続するトランジスタＲＭ１＿Ｂとしてもよい。配線ＥＮＬ＿Ａと配線ＥＮＬ＿Ｂとには、別々の制御信号を与える構成が好ましい。例えば配線ＥＮＬ＿Ａと配線ＥＮＬ＿Ｂに与える制御信号は、トランジスタＲＭ１＿Ｂをワード線ＷＬにワード信号を与える期間に非導通状態とし、その他の期間では導通状態とする。図８（Ｂ）の構成とすることで、トランジスタＲＭ１＿Ｂの状態を外部より制御しやすくすることができる。
【００９５】
図９（Ａ）には、上述した電圧生成回路１４に適用可能な回路構成の一例を示す。
【００９６】
図９（Ａ）に示す電圧生成回路１４Ａは、ダイオードＤ１乃至Ｄ５、キャパシタＣ１乃至Ｃ５、およびインバータＩＮＶを有する４段のチャージポンプである。クロック信号ＣＬＫは、キャパシタＣ１乃至Ｃ５に直接、あるいはインバータＩＮＶを介して与えられる。インバータＩＮＶの電源電圧を、ＶＤＤとグラウンド（０Ｖ）とによって印加される電圧とすると、クロック信号ＣＬＫによって、０ＶからＶＤＤの４倍の負電圧に降圧されたＶＢＧを得ることができる。なお、ダイオードＤ１乃至Ｄ５の順方向電圧は０Ｖとしている。また、チャージポンプの段数を変更することで、所望のＶＢＧを得ることができる。
【００９７】
なお上述した電圧生成回路１４Ａの回路構成は、図９（Ａ）で示す回路図の構成に限らない。電圧生成回路１４Ａの変形例を図９（Ｂ）、（Ｃ）に示す。
【００９８】
図９（Ｂ）に示す電圧生成回路１４Ｂは、図９（Ａ）に示す電圧生成回路１４ＡのダイオードＤ１乃至Ｄ５をダイオード接続したトランジスタＭ１１乃至Ｍ１５に置き換えた構成に相当する。図９（Ｂ）に示す電圧生成回路１４Ｂは、トランジスタＭ１１乃至Ｍ１５をＯＳトランジスタとすることでオフ電流を小さくでき、キャパシタＣ１乃至Ｃ５に保持した電荷の漏れを抑制できる。そのため、効率的に０ＶからＶＢＧへの降圧を図ることができる。
【００９９】
また図９（Ｃ）に示す電圧生成回路１４Ｃは、図９（Ｂ）に示す電圧生成回路１４ＢのトランジスタＭ１１乃至Ｍ１５を、バックゲート電極を有するトランジスタＭ２１乃至Ｍ２５に置き換えた構成に相当する。図９（Ｃ）に示す電圧生成回路１４Ｃは、バックゲート電極にゲート電極と同じ電圧を与えることができるため、トランジスタを流れる電流量を増やすことができる。そのため、効率的に０ＶからＶＢＧへの降圧を図ることができる。
【０１００】
図１０（Ａ）乃至（Ｅ）には、図１（Ａ）で説明したメモリセルＭＣが取り得る回路構成の一例を示す。図１０（Ａ）乃至（Ｅ）に示すメモリセルの回路図では、ソース線ＳＬあるいはビット線ＢＬからデータ電圧を書きこみ、書き込みワード線ＷＷＬ及び読み出しワード線ＲＷＬの電圧を制御することで、データ電圧の書き込みあるいは読み出しを制御することができる。
【０１０１】
図１０（Ａ）に示すメモリセルＭＣ＿Ａは、トランジスタＭ１と、トランジスタＭ２＿Ａと、容量素子ＣＳと、を有する。トランジスタＭ１はバックゲート電極を有し、バックゲート電位線ＢＧＬによりバックゲート電極に与える電圧を制御可能な構成としている。トランジスタＭ２＿Ａは、ｐチャネルトランジスタである。トランジスタＭ１を非導通状態にすることで、ノードＳＮにデータ電圧に応じた電荷を保持することができる。トランジスタＭ２＿Ａは、保持されるデータ電圧に応じた電荷に応じて流れる電流が制御される。図１０（Ａ）の構成を、図１（Ａ）のメモリセルＭＣに適用可能である。
【０１０２】
図１０（Ｂ）に示すメモリセルＭＣ＿Ｂは、トランジスタＭ１と、トランジスタＭ２＿Ｂと、容量素子ＣＳと、を有する。図１０（Ａ）と異なる点として、トランジスタＭ２＿Ｂは、ｎチャネルトランジスタである。図１０（Ｂ）の構成を、図１（Ａ）のメモリセルＭＣに適用可能である。
【０１０３】
図１０（Ｃ）に示すメモリセルＭＣ＿Ｃは、トランジスタＭ１と、トランジスタＭ２＿Ａと、トランジスタＭ３と、容量素子ＣＳと、を有する。図１０（Ａ）と異なる点として、メモリセルＭＣ＿Ｃは、トランジスタＭ３を有する。トランジスタＭ３は、トランジスタＭ２＿Ａと同じｐチャネルトランジスタである。トランジスタＭ３を非導通状態にすることで、ビット線ＢＬとソース線ＳＬとの間に流れる電流を制御できる。図１０（Ｃ）の構成を、図１（Ａ）のメモリセルＭＣに適用可能である。
【０１０４】
図１０（Ｄ）に示すメモリセルＭＣ＿Ｄは、トランジスタＭ１と、トランジスタＭ２＿Ａと、容量素子ＣＳと、を有する。トランジスタＭ１は、書き込みビット線ＷＢＬに接続され、トランジスタＭ２＿Ａは、読み出しビット線ＲＢＬに接続される。図１０（Ｄ）の構成では、例えば、読み出しビット線ＲＢＬをデータ電圧の読み出し用、書き込みビット線ＷＢＬをデータ電圧の書き込み用とすることができる。図１０（Ｄ）の構成を、図１（Ａ）のメモリセルＭＣに適用可能である。
【０１０５】
図１０（Ｅ）に示すメモリセルＭＣ＿Ｅは、トランジスタＭ１と、トランジスタＭ２＿Ａと、トランジスタＭ３と、容量素子ＣＳと、を有する。図１０（Ａ）と異なる点として、メモリセルＭＣ＿Ｅは、トランジスタＭ３を有する。トランジスタＭ３は、トランジスタＭ２＿Ａと同じｐチャネルトランジスタである。トランジスタＭ３を非導通状態にすることで、ビット線ＢＬとソース線ＳＬとの間に流れる電流を制御できる。加えて図１０（Ｅ）に示すメモリセルＭＣ＿Ｅは、トランジスタＭ１は、書き込みビット線ＷＢＬに接続され、トランジスタＭ２＿Ａは、読み出しビット線ＲＢＬに接続される。図１０（Ｅ）の構成では、例えば、読み出しビット線ＲＢＬをデータ電圧の読み出し用、書き込みビット線ＷＢＬをデータ電圧の書き込み用とすることができる。図１０（Ｅ）の構成を、図１（Ａ）のメモリセルＭＣに適用可能である。
【０１０６】
図１１（Ａ）に示すメモリセルＭＣ＿Ｆは、ＳＲＡＭ（Ｓｔａｔｉｃ  ＲＡＭ）を構成するトランジスタＭ４、Ｍ５、インバータＩＮＶ１、ＩＮＶ２と、トランジスタＭ１＿Ｑ、Ｍ１＿ＱＢと、容量素子ＣＳと、を有する。
【０１０７】
メモリセルＭＣ＿Ｆは、制御線ＥＮＬを制御して、ＳＲＡＭのノードＱ，ＱＢのデータ電圧のノードＳＮ１、ＳＮ２へのバックアップ、及びノードＱ，ＱＢへのノードＳＮ１、ＳＮ２からのデータ電圧のリカバリーを制御する。トランジスタＭ１＿Ｑ、Ｍ１＿ＱＢは、バックゲート電極を有し、バックゲート電位線ＢＧＬによりバックゲート電極に与える電圧を制御可能な構成としている。トランジスタＭ１＿Ｑ、Ｍ１＿ＱＢを非導通状態にすることで、ノードＳＮ１、ＳＮ２にデータ電圧に応じた電荷を保持することができる。図１１（Ａ）の構成を、図１（Ａ）のメモリセルＭＣに適用可能である。
【０１０８】
図１１（Ｂ）に示すメモリセルＭＣ＿Ｇは、ＳＲＡＭ（Ｓｔａｔｉｃ  ＲＡＭ）を構成するトランジスタＭ４、Ｍ５、インバータＩＮＶ１、ＩＮＶ２と、トランジスタＭ１、Ｍ６と、容量素子ＣＳと、インバータＩＮＶ３と、を有する。
【０１０９】
メモリセルＭＣ＿Ｇは、書き込み制御線ＷＥＮを制御して、ＳＲＡＭのノードＱのデータ電圧のノードＳＮへのバックアップを制御する。またメモリセルＭＣ＿Ｆは、読み出し制御線ＲＥＮを制御して、ノードＱＢへのノードＳＮからのインバータＩＮＶ３を介したデータ電圧のリカバリーを制御する。トランジスタＭ１は、バックゲート電極を有し、バックゲート電位線ＢＧＬ＿Ａによりバックゲート電極に与える電圧を制御可能な構成としている。トランジスタＭ６は、バックゲート電極を有し、バックゲート電位線ＢＧＬ＿Ｂによりバックゲート電極に与える電圧を制御可能な構成としている。トランジスタＭ１を非導通状態にすることで、ノードＳＮにデータ電圧に応じた電荷を保持することができる。トランジスタＭ６を非導通状態にすることで、ノードＱＢからのリーク電流を抑制できる。図１１（Ｂ）の構成を、図１（Ａ）のメモリセルＭＣに適用可能である。
【０１１０】
以上説明したように、本発明の一態様は、様々な構成を採用して動作させることができる。
【０１１１】
（実施の形態２）
本実施の形態では、上記実施の形態で説明した半導体装置の構成に適用可能なトランジスタの構成、具体的には異なる電気特性を有するトランジスタを積層して設ける構成について説明する。当該構成とすることで、半導体装置の設計自由度を高めることができる。また、異なる電気特性を有するトランジスタを積層して設けることで、半導体装置の集積度を高めることができる。
【０１１２】
図１２に示す半導体装置は、トランジスタ３００と、トランジスタ５００と、容量素子６００と、を有している。図１４（Ａ）はトランジスタ５００のチャネル長方向の断面図であり、図１４（Ｂ）はトランジスタ５００のチャネル幅方向の断面図であり、図１４（Ｃ）はトランジスタ３００のチャネル幅方向の断面図である。
【０１１３】
トランジスタ５００は、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）である。トランジスタ５００は、オフ電流が小さいため、これを半導体装置が有するＯＳトランジスタに用いることにより、長期にわたり書き込んだデータ電圧あるいは電荷を保持することが可能である。つまり、リフレッシュ動作の頻度が少ない、あるいは、リフレッシュ動作を必要としないため、半導体装置の消費電力を低減することができる。
【０１１４】
本実施の形態で説明する半導体装置は、図１２に示すようにトランジスタ３００、トランジスタ５００、容量素子６００を有する。トランジスタ５００はトランジスタ３００の上方に設けられ、容量素子６００はトランジスタ３００、及びトランジスタ５００の上方に設けられている。なお、容量素子６００は、メモリ回路ＭＣにおける容量素子Ｃｓなどとすることができる。
【０１１５】
トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、ソース領域又はドレイン領域として機能する低抵抗領域３１４ａ、及び低抵抗領域３１４ｂを有する。なお、トランジスタ３００は、例えば、上記実施の形態におけるバッファ回路１７が有するトランジスタ等に適用することができる。
【０１１６】
トランジスタ３００は、図１４（Ｃ）に示すように、半導体領域３１３の上面及びチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。
【０１１７】
なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
【０１１８】
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、又はドレイン領域となる低抵抗領域３１４ａ、及び低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。又は、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。又はＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
【０１１９】
低抵抗領域３１４ａ、及び低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、又はホウ素などのｐ型の導電性を付与する元素を含む。
【０１２０】
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。
【０１２１】
なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
【０１２２】
なお、図１２に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。例えば、半導体装置をＯＳトランジスタのみの単極性回路（ｎチャネル型トランジスタのみ、などと同極性のトランジスタを意味する）とする場合、図１３に示すとおり、トランジスタ３００の構成を、酸化物半導体を用いているトランジスタ５００と同様の構成にすればよい。なお、トランジスタ５００の詳細については後述する。
【０１２３】
トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６が順に積層して設けられている。
【０１２４】
絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
【０１２５】
なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
【０１２６】
絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
【０１２７】
また、絶縁体３２４には、基板３１１、又はトランジスタ３００などから、トランジスタ５００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
【０１２８】
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
【０１２９】
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
【０１３０】
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
【０１３１】
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６には容量素子６００、又はトランジスタ５００と接続する導電体３２８、及び導電体３３０等が埋め込まれている。なお、導電体３２８、及び導電体３３０は、プラグ又は配線としての機能を有する。また、プラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
【０１３２】
各プラグ、及び配線（導電体３２８、導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、又は金属酸化物材料などの導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
【０１３３】
絶縁体３２６、及び導電体３３０上に、配線層を設けてもよい。例えば、図１２において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ３００と接続するプラグ、又は配線としての機能を有する。なお導電体３５６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
【０１３４】
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
【０１３５】
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
【０１３６】
絶縁体３５４、及び導電体３５６上に、配線層を設けてもよい。例えば、図１２において、絶縁体３６０、絶縁体３６２、及び絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、及び絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグ又は配線としての機能を有する。なお導電体３６６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
【０１３７】
なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
【０１３８】
絶縁体３６４、及び導電体３６６上に、配線層を設けてもよい。例えば、図１２において、絶縁体３７０、絶縁体３７２、及び絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、及び絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグ又は配線としての機能を有する。なお導電体３７６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
【０１３９】
なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
【０１４０】
絶縁体３７４、及び導電体３７６上に、配線層を設けてもよい。例えば、図１２において、絶縁体３８０、絶縁体３８２、及び絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、及び絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグ又は配線としての機能を有する。なお導電体３８６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
【０１４１】
なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
【０１４２】
上記において、導電体３５６を含む配線層、導電体３６６を含む配線層、導電体３７６を含む配線層、及び導電体３８６を含む配線層、について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。
【０１４３】
絶縁体３８４上には絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
【０１４４】
例えば、絶縁体５１０、及び絶縁体５１４には、例えば、基板３１１、又はトランジスタ３００を設ける領域などから、トランジスタ５００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
【０１４５】
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
【０１４６】
また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、及び絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
【０１４７】
特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
【０１４８】
また、例えば、絶縁体５１２、及び絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、及び絶縁体５１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
【０１４９】
また、絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６には、導電体５１８、及びトランジスタ５００を構成する導電体（例えば、導電体５０３）等が埋め込まれている。なお、導電体５１８は、容量素子６００、又はトランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５１８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
【０１５０】
特に、絶縁体５１０、及び絶縁体５１４と接する領域の導電体５１８は、酸素、水素、及び水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ５００とは、酸素、水素、及び水に対するバリア性を有する層で、分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
【０１５１】
絶縁体５１６の上方には、トランジスタ５００が設けられている。
【０１５２】
図１４（Ａ）（Ｂ）に示すように、トランジスタ５００は、絶縁体５１４及び絶縁体５１６に埋め込まれるように配置された導電体５０３と、絶縁体５１６及び導電体５０３の上に配置された絶縁体５２０と、絶縁体５２０の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に互いに離れて配置された導電体５４２ａ及び導電体５４２ｂと、導電体５４２ａ及び導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の底面及び側面に配置された酸化物５３０ｃと、酸化物５３０ｃの形成面に配置された絶縁体５５０と、絶縁体５５０の形成面に配置された導電体５６０と、を有する。
【０１５３】
また、図１４（Ａ）（Ｂ）に示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、及び導電体５４２ｂと、絶縁体５８０との間に絶縁体５４４が配置されることが好ましい。また、図１４（Ａ）（Ｂ）に示すように、導電体５６０は、絶縁体５５０の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。また、図１４（Ａ）（Ｂ）に示すように、絶縁体５８０、導電体５６０、及び絶縁体５５０の上に絶縁体５７４が配置されることが好ましい。
【０１５４】
なお、以下において、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃをまとめて酸化物５３０という場合がある。
【０１５５】
なお、トランジスタ５００では、チャネルが形成される領域と、その近傍において、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物５３０ｂの単層、酸化物５３０ｂと酸化物５３０ａの２層構造、酸化物５３０ｂと酸化物５３０ｃの２層構造、又は４層以上の積層構造を設ける構成にしてもよい。また、トランジスタ５００では、導電体５６０を２層の積層構造として示しているが、本発明はこれに限られるものではない。例えば、導電体５６０が、単層構造であってもよいし、３層以上の積層構造であってもよい。また、図１２、図１４（Ａ）に示すトランジスタ５００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
【０１５６】
ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａ及び導電体５４２ｂは、それぞれソース電極又はドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂに挟まれた領域に埋め込まれるように形成される。導電体５６０、導電体５４２ａ及び導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成することができるので、トランジスタ５００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。
【０１５７】
さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂの間の領域に自己整合的に形成されるので、導電体５６０は、導電体５４２ａ又は導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と導電体５４２ａ及び導電体５４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。
【０１５８】
導電体５６０は、第１のゲート（トップゲートともいう）電極として機能する場合がある。また、導電体５０３は、第２のゲート（ボトムゲートともいう）電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のしきい値電圧を制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のしきい値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
【０１５９】
導電体５０３は、酸化物５３０、及び導電体５６０と、重なるように配置する。これにより、導電体５６０、及び導電体５０３に電位を印加した場合、導電体５６０から生じる電界と、導電体５０３から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。本明細書等において、第１のゲート電極、及び第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
【０１６０】
また、導電体５０３は、導電体５１８と同様の構成であり、絶縁体５１４及び絶縁体５１６の開口の内壁に接して導電体５０３ａが形成され、さらに内側に導電体５０３ｂが形成されている。なお、トランジスタ５００では、導電体５０３ａ及び導電体５０３ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０３は、単層、又は３層以上の積層構造として設ける構成にしてもよい。
【０１６１】
ここで、導電体５０３ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）導電性材料を用いることが好ましい。なお、本明細書において、不純物、又は酸素の拡散を抑制する機能とは、上記不純物、又は上記酸素のいずれか一又は、すべての拡散を抑制する機能とする。
【０１６２】
例えば、導電体５０３ａが酸素の拡散を抑制する機能を持つことにより、導電体５０３ｂが酸化して導電率が低下することを抑制することができる。
【０１６３】
また、導電体５０３が配線の機能を兼ねる場合、導電体５０３ｂは、タングステン、銅、又はアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。その場合、導電体５０５は、必ずしも設けなくともよい。なお、導電体５０３ｂを単層で図示したが、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
【０１６４】
絶縁体５２０、絶縁体５２２、絶縁体５２４、及び絶縁体５５０は、第２のゲート絶縁膜としての機能を有する。
【０１６５】
ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体５２４には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損を低減し、トランジスタ５００の信頼性を向上させることができる。
【０１６６】
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、又は３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、又は１００℃以上４００℃以下の範囲が好ましい。
【０１６７】
また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
【０１６８】
絶縁体５２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物５３０が有する酸素は、絶縁体５２０側へ拡散することがなく、好ましい。また、導電体５０３が、絶縁体５２４や、酸化物５３０が有する酸素と反応することを抑制することができる。
【０１６９】
絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、又は（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層又は積層で用いることが好ましい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
【０１７０】
特に、不純物、及び酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料であるアルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体を用いるとよい。アルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出や、トランジスタ５００の周辺部から酸化物５３０への水素等の不純物の混入を抑制する層として機能する。
【０１７１】
又は、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又はこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。
【０１７２】
また、絶縁体５２０は、熱的に安定していることが好ましい。例えば、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ−ｋ材料の絶縁体を酸化シリコン、または酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁体５２０や、絶縁体５２６を得ることができる。
【０１７３】
なお、図１４（Ａ）（Ｂ）のトランジスタ５００では、３層の積層構造からなる第２のゲート絶縁膜として、絶縁体５２０、絶縁体５２２、及び絶縁体５２４が図示されているが、第２のゲート絶縁膜は、単層、２層、又は４層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
【０１７４】
トランジスタ５００は、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、酸化物５３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種）等の金属酸化物を用いるとよい。特に、酸化物５３０として適用できるＩｎ−Ｍ−Ｚｎ酸化物は、実施の形態４で説明するＣＡＡＣ−ＯＳ、ＣＡＣ−ＯＳであることが好ましい。また、酸化物５３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
【０１７５】
酸化物５３０においてチャネル形成領域にとして機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
【０１７６】
酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃよりも上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
【０１７７】
なお、酸化物５３０は、各金属原子の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物５３０ｃは、酸化物５３０ａ又は酸化物５３０ｂに用いることができる金属酸化物を、用いることができる。
【０１７８】
また、酸化物５３０ａ及び酸化物５３０ｃの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａ及び酸化物５３０ｃの電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。
【０１７９】
ここで、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化又は連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面、及び酸化物５３０ｂと酸化物５３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
【０１８０】
具体的には、酸化物５３０ａと酸化物５３０ｂ、酸化物５３０ｂと酸化物５３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物５３０ａ及び酸化物５３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
【０１８１】
このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａ、酸化物５３０ｃを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面、及び酸化物５３０ｂと酸化物５３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流を得られる。
【０１８２】
酸化物５３０ｂ上には、ソース電極、及びドレイン電極として機能する導電体５４２ａ、及び導電体５４２ｂが設けられる。導電体５４２ａ、及び導電体５４２ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、又は上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。更に、窒化タンタルなどの金属窒化物膜は、水素又は酸素に対するバリア性があるため好ましい。
【０１８３】
また、図１４では、導電体５４２ａ、及び導電体５４２ｂを単層構造として示したが、２層以上の積層構造としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
【０１８４】
また、チタン膜又は窒化チタン膜と、そのチタン膜又は窒化チタン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にチタン膜又は窒化チタン膜を形成する三層構造、モリブデン膜又は窒化モリブデン膜と、そのモリブデン膜又は窒化モリブデン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にモリブデン膜又は窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫又は酸化亜鉛を含む透明導電材料を用いてもよい。
【０１８５】
また、図１４（Ａ）に示すように、酸化物５３０の、導電体５４２ａ（導電体５４２ｂ）との界面とその近傍には、低抵抗領域として、領域５４３ａ、及び領域５４３ｂが形成される場合がある。このとき、領域５４３ａはソース領域又はドレイン領域の一方として機能し、領域５４３ｂはソース領域又はドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。
【０１８６】
酸化物５３０と接するように上記導電体５４２ａ（導電体５４２ｂ）を設けることで、領域５４３ａ（領域５４３ｂ）の酸素濃度が低減する場合がある。また、領域５４３ａ（領域５４３ｂ）に導電体５４２ａ（導電体５４２ｂ）に含まれる金属と、酸化物５３０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域５４３ａ（領域５４３ｂ）のキャリア密度が増加し、領域５４３ａ（領域５４３ｂ）は、低抵抗領域となる。
【０１８７】
絶縁体５４４は、導電体５４２ａ、及び導電体５４２ｂを覆うように設けられ、導電体５４２ａ、及び導電体５４２ｂの酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０の側面を覆い、絶縁体５２４と接するように設けられてもよい。
【０１８８】
絶縁体５４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、ネオジム、ランタン又は、マグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。また、絶縁体５４４として、窒化酸化シリコン又は窒化シリコンなども用いることができる。
【０１８９】
特に、絶縁体５４４として、アルミニウム、又はハフニウムの一方又は双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウム、及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱履歴において、結晶化しにくいため好ましい。なお、導電体５４２ａ、及び導電体５４２ｂが耐酸化性を有する材料、又は、酸素を吸収しても著しく導電性が低下しない場合、絶縁体５４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
【０１９０】
絶縁体５４４を有することで、絶縁体５８０に含まれる水、及び水素などの不純物が酸化物５３０ｃ、絶縁体５５０を介して、酸化物５３０ｂに拡散することを抑制することができる。また、絶縁体５８０が有する過剰酸素により、導電体５６０が酸化するのを抑制することができる。
【０１９１】
絶縁体５５０は、第１のゲート絶縁膜として機能する。絶縁体５５０は、酸化物５３０ｃの内側（上面、及び側面）接して配置することが好ましい。絶縁体５５０は、上述した絶縁体５２４と同様に、過剰に酸素を含み、かつ加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
【０１９２】
具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、及び酸化窒化シリコンは熱に対し安定であるため好ましい。
【０１９３】
加熱により酸素が放出される絶縁体を、絶縁体５５０として、酸化物５３０ｃの上面に接して設けることにより、絶縁体５５０から、酸化物５３０ｃを通じて、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様に、絶縁体５５０中の水又は水素などの不純物濃度が低減されていることが好ましい。絶縁体５５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
【０１９４】
また、絶縁体５５０が有する過剰酸素を、効率的に酸化物５３０へ供給するために、絶縁体５５０と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５５０から導電体５６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５５０から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。
【０１９５】
なお、絶縁体５５０は、第２のゲート絶縁膜と同様に、積層構造としてもよい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合があるため、ゲート絶縁膜として機能する絶縁体を、ｈｉｇｈ−ｋ材料と、熱的に安定している材料との積層構造とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構造とすることができる。
【０１９６】
第１のゲート電極として機能する導電体５６０は、図１４（Ａ）（Ｂ）では２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
【０１９７】
導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５５０に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、又は酸化ルテニウムなどを用いることが好ましい。また、導電体５６０ａとして、酸化物５３０に適用できる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて導電体にすることができる。これをＯＣ（Ｏｘｉｄｅ  Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
【０１９８】
また、導電体５６０ｂは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層構造としてもよい。
【０１９９】
絶縁体５８０は、絶縁体５４４を介して、導電体５４２ａ、及び導電体５４２ｂ上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン、又は樹脂などを有することが好ましい。特に、酸化シリコン、及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
【０２００】
絶縁体５８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体５８０を、酸化物５３０ｃと接して設けることで、絶縁体５８０中の酸素を、酸化物５３０ｃを通じて、酸化物５３０へと効率良く供給することができる。なお、絶縁体５８０中の水又は水素などの不純物濃度が低減されていることが好ましい。
【０２０１】
絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂに挟まれた領域に、埋め込まれるように形成される。
【０２０２】
半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設けるため、導電体５６０をアスペクト比の高い形状にしても、工程中に導電体５６０を倒壊させることなく、形成することができる。
【０２０３】
絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、及び絶縁体５５０の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５５０、及び絶縁体５８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。
【０２０４】
例えば、絶縁体５７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、又はマグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。
【０２０５】
特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、及び窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。
【０２０６】
また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、絶縁体５２４などと同様に、膜中の水又は水素などの不純物濃度が低減されていることが好ましい。
【０２０７】
また、絶縁体５８１、絶縁体５７４、絶縁体５８０、及び絶縁体５４４に形成された開口に、導電体５４０ａ、及び導電体５４０ｂを配置する。導電体５４０ａ及び導電体５４０ｂは、導電体５６０を挟んで対向して設ける。導電体５４０ａ及び導電体５４０ｂは、後述する導電体５４６、及び導電体５４８と同様の構成である。
【０２０８】
絶縁体５８１上には、絶縁体５８２が設けられている。絶縁体５８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
【０２０９】
特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
【０２１０】
また、絶縁体５８２上には、絶縁体５８６が設けられている。絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
【０２１１】
また、絶縁体５２０、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５８１、絶縁体５８２、及び絶縁体５８６には、導電体５４６、及び導電体５４８等が埋め込まれている。
【０２１２】
導電体５４６、及び導電体５４８は、容量素子６００、トランジスタ５００、又はトランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５４６、及び導電体５４８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
【０２１３】
続いて、トランジスタ５００の上方には、容量素子６００が設けられている。容量素子６００は、導電体６１０と、導電体６２０、絶縁体６３０とを有する。
【０２１４】
また、導電体５４６、及び導電体５４８上に、導電体６１２を設けてもよい。導電体６１２は、トランジスタ５００と接続するプラグ、又は配線としての機能を有する。導電体６１０は、容量素子６００の電極としての機能を有する。なお、導電体６１２、及び導電体６１０は、同時に形成することができる。
【０２１５】
導電体６１２、及び導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
【０２１６】
図１２では、導電体６１２、及び導電体６１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、及び導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
【０２１７】
絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。なお、導電体６２０は、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
【０２１８】
導電体６２０、及び絶縁体６３０上には、絶縁体６４０が設けられている。絶縁体６４０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６４０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
【０２１９】
本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化又は高集積化を図ることができる。
【０２２０】
（実施の形態３）
本実施の形態では、半導体装置の一例として、ＩＣチップ、電子部品、電子機器等について説明する。
【０２２１】
＜電子部品の作製方法例＞
図１５（Ａ）は、電子部品の作製方法例を示すフローチャートである。電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
【０２２２】
トランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。後工程については、図１５（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳＴ７１）した後、基板の裏面を研削する。この段階で基板を薄膜化して、前工程での基板の反り等を低減し、部品の小型化を図る。次に、基板を複数のチップに分離するダイシング工程を行う（ステップＳＴ７２）。
【０２２３】
図１５（Ｂ）は、ダイシング工程が行われる前の半導体ウエハ７１００の上面図である。図１５（Ｃ）は、図１５（Ｂ）の部分拡大図である。半導体ウエハ７１００には、複数の回路領域７１０２が設けられている。回路領域７１０２には、本発明の形態に係る半導体装置が設けられている。
【０２２４】
複数の回路領域７１０２は、それぞれが分離領域７１０４に囲まれている。分離領域７１０４と重なる位置に分離線（「ダイシングライン」ともいう。）７１０６が設定される。ダイシング工程ＳＴ７２では、分離線７１０６に沿って半導体ウエハ７１００切断することで、回路領域７１０２を含むチップ７１１０を半導体ウエハ７１００から切り出す。図１５（Ｄ）にチップ７１１０の拡大図を示す。
【０２２５】
分離領域７１０４に導電層や半導体層を設けてもよい。分離領域７１０４に導電層や半導体層を設けることで、ダイシング工程時に生じうるＥＳＤを緩和し、ダイシング工程に起因する歩留まりの低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下げた純水を切削部に供給しながら行なう。分離領域７１０４に導電層や半導体層を設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。
【０２２６】
ステップＳＴ７２を行った後、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳＴ７３）。ダイボンディング工程におけるチップとリードフレームとの接着方法は製品に適した方法を選択すればよい。例えば、接着は樹脂やテープによって行えばよい。ダイボンディング工程は、インターポーザ上にチップを搭載し接合してもよい。ワイヤーボンディング工程で、リードフレームのリードとチップ上の電極とを金属の細線（ワイヤー）で電気的に接続する（ステップＳＴ７４）。金属の細線には、銀線や金線を用いることができる。ワイヤーボンディングは、ボールボンディングとウェッジボンディングの何れでもよい。
【０２２７】
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳＴ７５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。リードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳＴ７６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。パッケージの表面に印字処理（マーキング）を施す（ステップＳＴ７７）。検査工程（ステップＳＴ７８）を経て、電子部品が完成する（ステップＳＴ７９）。
【０２２８】
完成した電子部品の斜視模式図を図１５（Ｅ）に示す。図１５（Ｅ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）の斜視模式図を示している。図１５（Ｅ）に示すように、電子部品７０００は、リード７００１及びチップ７１１０を有する。
【０２２９】
電子部品７０００は、例えばプリント基板７００２に実装される。このような電子部品７０００が複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで電子機器に搭載することができる。完成した回路基板７００４は、電子機器等の内部に設けられる。
【０２３０】
電子部品７０００は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠鏡等、幅広い分野の電子機器の電子部品（ＩＣチップ）に適用することが可能である。このような電子機器としては、カメラ（ビデオカメラ、デジタルスチルカメラ等）、表示装置、パーソナルコンピュータ（ＰＣ）、携帯電話、携帯型を含むゲーム機、携帯型情報端末（スマートフォン、タブレット型情報端末など）、電子書籍端末、ウエアラブル型情報端末（時計型、ヘッドマウント型、ゴーグル型、眼鏡型、腕章型、ブレスレット型、ネックレス型等）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、家庭用電化製品などが挙げられる。
【０２３１】
＜電子機器への適用例＞
次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明する。
【０２３２】
図１６（Ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一部には、先の実施の形態に示す半導体装置が設けられている。
【０２３３】
なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図１６（Ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図１６（Ａ）の右図のように第１の表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。
【０２３４】
また、図１６（Ａ）に示す携帯型の情報端末は、図１６（Ａ）の右図のように、第１の表示部９０３ａ及び第２の表示部９０３ｂのうち、一方を取り外すことができる。第２の表示部９０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。
【０２３５】
図１６（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
【０２３６】
また、図１６（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０２３７】
更に、図１６（Ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。
【０２３８】
図１６（Ｂ）は、電子ペーパーを実装した電子書籍端末９１０であり、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１及び筐体９１２には、それぞれ表示部９１３及び表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。
【０２３９】
図１６（Ｃ）は、テレビジョン装置であり、筐体９２１、表示部９２２、スタンド９２３などで構成されている。テレビジョン装置９２０の操作は、筐体９２１が備えるスイッチや、リモコン操作機９２４により行うことができる。筐体９２１及びリモコン操作機９２４には、先の実施の形態に示す半導体装置が設けられている。
【０２４０】
図１６（Ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカー９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、先の実施の形態に示す半導体装置が設けられている。
【０２４１】
図１６（Ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９４３などによって構成されている。本体９４１内には、先の実施の形態に示す半導体装置が設けられている。
【０２４２】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が設けられている。
【０２４３】
（本明細書等の記載に関する付記）
以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。
【０２４４】
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
【０２４５】
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。
【０２４６】
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
【０２４７】
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
【０２４８】
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
【０２４９】
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【０２５０】
本明細書等において、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
【０２５１】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【０２５２】
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電圧（接地電圧）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
【０２５３】
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【０２５４】
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
【０２５５】
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。
【０２５６】
本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
【０２５７】
本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
【符号の説明】
【０２５８】
１０    半導体装置
１１    メモリセルアレイ
１２    周辺回路
１３    電圧保持回路
１４    電圧生成回路
１７＿１    バッファ回路
１７＿２    バッファ回路
１８＿１    容量素子
１８＿２    容量素子
【図１】
2020017326.tif 000003
【図２】
2020017326.tif 000004
【図３】
2020017326.tif 000005
【図４】
2020017326.tif 000006
【図５】
2020017326.tif 000007
【図６】
2020017326.tif 000008
【図７】
2020017326.tif 000009
【図８】
2020017326.tif 000010
【図９】
2020017326.tif 000011
【図１０】
2020017326.tif 000012
【図１１】
2020017326.tif 000013
【図１２】
2020017326.tif 000014
【図１３】
2020017326.tif 000015
【図１４】
2020017326.tif 000016
【図１５】
2020017326.tif 000017
【図１６】
2020017326.tif 000018