(57)【要約】【課題】レシーバの発振に起因しての制御信号生成部の誤動作を防止または解消することができる表示制御装置を提供する。【解決手段】レシーバ５１０は、クロック信号と、クロック信号の周期中に制御情報をデータマッピングに従って伝送するデータ信号とを受信する。制御情報は、画像情報と、付加情報とを含む。制御信号生成部５９０は、制御情報に基づいて、駆動回路１１〜１３，２１〜２８を制御するための制御信号を生成する。エラー検出部５３０は、レシーバ５１０によって受信されたデータ信号から得られる制御情報のうち、データマッピングにおいて予め選択されている少なくとも１つの被検出ビットについてのビットエラーを、予め定められた規則に基づいて検出する。リセット信号生成部５５０は、エラー検出部５３０が予め定められた基準を超えてビットエラーを検出したときに制御信号生成部５９０へリセット信号を送る。【選択図】図９
2020042156.tif 000002
【特許請求の範囲】
【請求項１】
表示パネル用の駆動回路を制御する表示制御装置であって、
周期を繰り返すクロック信号と、前記クロック信号の前記周期中に制御情報をデータマッピングに従って伝送するデータ信号と、を受信するレシーバを備え、前記制御情報は、前記表示パネルによって表示される画像を表す画像情報と、前記画像情報とは異なる付加情報とを含み、前記表示制御装置はさらに、
前記制御情報に基づいて、前記駆動回路を制御するための制御信号を生成する制御信号生成部と、
レシーバによって受信された前記データ信号から得られる前記制御情報のうち、前記データマッピングにおいて予め選択されている少なくとも１つの被検出ビットについてのビットエラーを、予め定められた規則に基づいて検出するエラー検出部と、
前記エラー検出部が予め定められた基準を超えてビットエラーを検出したときに前記制御信号生成部へリセット信号を送るリセット信号生成部と、
を備える、表示制御装置。
【請求項２】
前記レシーバは、前記クロック信号としての差動信号をシングルエンド信号へ変換するバッファ回路と、前記データ信号としての差動信号をシングルエンド信号へ変換するバッファ回路とを有している、請求項１に記載の表示制御装置。
【請求項３】
前記リセット信号生成部は、ビットエラーを、２回以上の予め定められた回数にわたって検出したときに、前記制御信号生成部へリセット信号を送る、請求項１または２に記載の表示制御装置。
【請求項４】
前記リセット信号生成部はビットエラーを、前記画像情報が有効であるときにのみ検出する、
請求項１から３のいずれか１項に記載の表示制御装置。
【請求項５】
前記データマッピングは、前記駆動回路の制御に用いられない少なくとも１つの未使用ビットを含み、前記データマッピングの前記少なくとも１つの被検出ビットは前記少なくとも１つの未使用ビットを含む、請求項１から４のいずれか１項に記載の表示制御装置。
【請求項６】
前記付加情報は、前記画像情報が有効であるか否かを表すデータイネーブル情報と、前記表示パネルの垂直方向および水平方向の各々において前記画像情報を表示するタイミングを表す同期情報とを含み、
前記制御信号生成部は、前記データイネーブル情報および前記同期情報のうち一方を利用し他方を利用しない、請求項１から４のいずれか１項に記載の表示制御装置。
【請求項７】
前記データマッピングは、データイネーブル情報および同期情報についてのビット位置の指定を含む業界標準マッピングに準拠しており、
前記データマッピングの前記少なくとも１つの被検出ビットは、データイネーブル情報および同期情報のうち前記他方に対応するビットである、
請求項６に記載の表示制御装置。
【請求項８】
エラー検出部が用いる前記予め定められた規則は、前記少なくとも１つの被検出ビット間において想定される正常な関係が満たされていることである、請求項１から４のいずれか１項に記載の表示制御装置。
【請求項９】
前記少なくとも１つの被検出ビット間において想定される正常な関係は、前記画像情報が有効であることを表すデータイネーブル情報と、前記表示パネルの垂直方向および水平方向の各々において前記画像情報を表示するタイミングを表す同期情報との間において想定される正常な関係である、請求項８に記載の表示制御装置。
【請求項１０】
前記データマッピングは、前記画像情報のために用いられる少なくとも１つの画像ビットを含み、前記少なくとも１つの被検出ビットは前記少なくとも１つの画像ビットであり、
前記エラー検出部は、前記少なくとも１つの被検出ビットについてのビットエラーを、前記画像情報が無効であるときに検出する、
請求項１から４のいずれか１項に記載の表示制御装置。
【請求項１１】
前記リセット信号生成部は、前記クロック信号とは別のクロック信号を用いて動作される、請求項１から１０のいずれか１項に記載の表示制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示制御装置に関するものである。
【背景技術】
【０００２】
液晶表示装置は、液晶パネルを駆動する駆動回路と、駆動回路を制御するタイミングコントローラ（表示制御装置）とを有している。タイミングコントローラは、スケーラチップから受信したＲＧＢ（Ｒｅｄ，Ｇｒｅｅｎ，Ｂｌｕｅ：赤、緑、青）画像信号に基づいて、駆動回路を制御する。タイミングコントローラへＲＧＢ画像信号を送信するためには差動信号が用いられる。その場合、スケーラチップは、ＲＧＢ画像信号、クロック信号、制御信号などを、パラレル・シリアル変換を用いて差動信号へ変換する。これによりスケーラチップからタイミングコントローラへの情報伝送がなされる。
【０００３】
典型的な伝送技術として、ＬＶＤＳ（Ｌｏｗ  ｖｏｌｔａｇｅ  ｄｉｆｆｅｒｅｎｔｉａｌ  ｓｉｇｎａｌｉｎｇ：低電圧差動信号）が用いられている。その場合、ＬＶＤＳトランスミッタとＬＶＤＳレシーバとの間で差動信号が伝送される。ＬＶＤＳトランスミッタとＬＶＤＳレシーバとの間は、複数ペアの差動信号線によって互いに接続される。ＬＶＤＳレシーバは、差動信号線のペア間の電位差の符号（プラスまたはマイナス）により、受信された信号が、デジタル信号としてのＨｉｇｈ（ハイ）レベルなのかＬｏｗ（ロー）レベルなのかを判定する。よって、ペア間の電位差が非常に小さいかまたはゼロである場合、受信された信号を、デジタル信号として認識することができない。その場合、ＬＶＤＳレシーバの出力信号は不定状態となる。不定状態は、例えば電源立ち上げ直後および電源立ち下げ直前のように、ＬＶＤＳトランスミッタからの信号がないときに起こりやすい。
【０００４】
特開２００７−３３６５９号公報（特許文献１）によれば、ＬＶＤＳレシーバの受信動作が不安定になると、ＬＶＤＳインターフェースが誤動作を起こしてノイズ信号を発生する、という問題が指摘されている。この問題を解消するために、タイミングコントローラ内でノイズ除去回路を用いることが提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−３３６５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＬＶＤＳレシーバの不定状態が長時間にわたって継続するなどの原因によって、意図せずＬＶＤＳレシーバが発振してしまうことがある。そしてこの発振に起因してタイミングコントローラが誤動作状態となり、正常状態へ自然には復旧しにくくなることがあり得る。さらに、タイミングコントローラの誤動作状態に起因して、駆動回路も誤動作状態となってしまうことがある。上記公報に記載の技術は、タイミングコントローラの短い時間の誤動作に起因しての画像の一時的な乱れの発生を軽減することはできるものの、タイミングコントローラの誤動作状態からの復旧を促すことができるものではない。
【０００７】
なお仮に、クロック信号の周波数よりも十分に高い周波数を有する発振回路を用いてクロック信号の周波数を観測したとすると、観測された周波数に基づいて、ＬＶＤＳレシーバの出力信号が異常状態にあるか否かを判定することができる。しかしながらこの場合は、高周波を用いる回路を新たに必要とすることから、構成が複雑となり得る。また観測された周波数が正常であると判定される条件は、実用上、ある程度の許容範囲を有する必要があり、この許容範囲内で発振が生じていたとすると、発振状態が正常状態と誤認されてしまう。
【０００８】
また仮に、差動信号線のペアの電圧をコンパレータを用いて測定することによって、ＬＶＤＳレシーバの出力信号が不定状態になりそうか否かを検出する回路を付加したとすると、この検出結果に基づいて、ＬＶＤＳレシーバの出力信号が異常状態になりそうであるか否かを判定することができる。しかしながらこのような回路の付加は、差動配線へ分岐経路を付加することを必要とする。この分岐経路は、本来の信号経路に対してスタブとなり、信号品質を劣化させる原因となってしまう。
【０００９】
本発明は以上のような課題を解決するためになされたものであり、その目的は、表示制御装置のレシーバの発振に起因しての誤動作を防止または解消することができる表示制御装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明の表示制御装置は、表示パネル用の駆動回路を制御するためのものである。表示制御装置は、レシーバと、制御信号生成部と、エラー検出部と、リセット信号生成部とを有している。レシーバは、周期を繰り返すクロック信号と、クロック信号の周期中に制御情報をデータマッピングに従って伝送するデータ信号と、を受信する。制御情報は、表示パネルによって表示される画像を表す画像情報と、画像情報とは異なる付加情報とを含む。制御信号生成部は、制御情報に基づいて、駆動回路を制御するための制御信号を生成する。エラー検出部は、レシーバによって受信されたデータ信号から得られる制御情報のうち、データマッピングにおいて予め選択されている少なくとも１つの被検出ビットについてのビットエラーを、予め定められた規則に基づいて検出する。リセット信号生成部は、エラー検出部が予め定められた基準を超えてビットエラーを検出したときに制御信号生成部へリセット信号を送る。
【発明の効果】
【００１１】
本発明によれば、レシーバによって受信されたデータ信号から得られる制御情報のうち、データマッピングにおいて予め選択されている少なくとも１つの被検出ビットについてのビットエラーが、予め定められた規則に基づいて検出される。レシーバが発振しているときは高頻度でビットエラーが発生する。予め定められた基準を超えてビットエラーが検出されたときに、制御信号生成部へリセット信号が送られる。これにより、レシーバが発振したときに、制御信号生成部がリセットされる。よって、レシーバの発振に起因しての制御信号生成部の誤動作を防止または解消することができる。
【図面の簡単な説明】
【００１２】
【図１】前提技術における液晶表示装置の構成を模式的に示す図である。
【図２】前提技術におけるスケーラチップの構成を模式的に示すブロック図である。
【図３】前提技術における表示制御装置の構成を模式的に示すブロック図である。
【図４】前提技術におけるトランスミッタの構成を模式的に示すブロック図である。
【図５】前提技術における差動信号の波形例を示すグラフ図である。
【図６】前提技術におけるレシーバの構成を模式的に示すブロック図である。
【図７】前提技術におけるスケーラチップから表示制御装置への差動信号のデータマッピングを示す図である。
【図８】本発明の実施の形態１におけるスケーラチップの構成を模式的に示すブロック図である。
【図９】本発明の実施の形態１における表示制御装置の構成を模式的に示すブロック図である。
【図１０】本発明の実施の形態１における差動信号のデータマッピングを示す図である。
【図１１】本発明の実施の形態１においてレシーバが発振しているときの信号波形の例をデータマッピングと共に模式的に示すグラフ図である。
【図１２】本発明の実施の形態１におけるリセット信号生成部の例を示す回路図である。
【図１３】本発明の実施の形態１におけるリセット信号生成部の動作例を示すタイミングチャートである。
【図１４】本発明の実施の形態２における差動信号のデータマッピングおよび波形例を示すグラフ図である。
【図１５】本発明の実施の形態２においてレシーバが発振しているときの信号波形の例をデータマッピングと共に模式的に示すグラフ図である。
【図１６】本発明の実施の形態２におけるリセット信号生成部の例を示す回路図である。
【図１７】本発明の実施の形態２におけるリセット信号生成部の動作例を示すタイミングチャートである。
【図１８】本発明の実施の形態３における差動信号のデータマッピングおよび波形例を示すグラフ図である。
【図１９】本発明の実施の形態３におけるリセット信号生成部の例を示す回路図である。
【図２０】本発明の実施の形態３におけるリセット信号生成部の動作例を示すタイミングチャートである。
【図２１】本発明の実施の形態４においてレシーバが発振しているときの信号波形の例をデータマッピングと共に模式的に示すグラフ図である。
【図２２】本発明の実施の形態４におけるリセット信号生成部の例を示す回路図である。
【図２３】本発明の実施の形態４におけるリセット信号生成部の動作例を示すタイミングチャートである。
【発明を実施するための形態】
【００１３】
以下、前提技術および本発明の実施の形態について図面に基づいて説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【００１４】
＜前提技術＞
まず、後述する本発明の実施の形態の前提となる技術である前提技術について、以下に説明する。
【００１５】
図１は、前提技術における液晶表示装置１（表示装置）の構成を模式的に示す図である。なお図１における矢印は、液晶表示装置１内の信号の流れを示す。液晶表示装置１は、液晶パネル２（表示パネル）と、走査線駆動回路１１〜１３（駆動回路）と、画像信号線駆動回路２１〜２８（駆動回路）と、タイミングコントローラ５００Ｐ（表示制御装置）と、スケーラチップ１００Ｐ（前処理回路）とを有している。なお液晶パネル２はマトリクス表示装置の一種である。
【００１６】
図２は、スケーラチップ１００Ｐ（図１）の構成を模式的に示すブロック図である。スケーラチップ１００Ｐはスケーラ回路１５０を有している。スケーラ回路１５０はＬＶＤＳトランスミッタ１１０を有している。スケーラ回路１５０は、外部クロック信号ＥＣＬＫと、外部画像信号ＥＰＣＴとを受け付ける。これらに基づいてスケーラ回路１５０はＬＶＤＳトランスミッタ１１０から、各々差動信号である、クロック信号ＬＣＬＫと、データ信号ＬＮＫ０〜ＬＮＫ３とを送信する。これら５つの信号のそれぞれに対応して、ＬＶＤＳトランスミッタ１１０には、５つの配線ペアによって構成される差動配線３００（図１）が接続されている。クロック信号ＬＣＬＫは周期を繰り返す。データ信号ＬＮＫ０〜ＬＮＫ３は、クロック信号ＬＣＬＫに同期されてシリアル方式で送信される。
【００１７】
図３は、タイミングコントローラ５００Ｐ（図１）の構成を模式的に示すブロック図である。タイミングコントローラ５００Ｐは、液晶パネル２用の走査線駆動回路１１〜１３および画像信号線駆動回路２１〜２８を制御するためのものである。タイミングコントローラ５００Ｐは、ＬＶＤＳレシーバ５１０（レシーバ）と、制御信号生成部５９０（制御信号ジェネレータ）とを有している。ＬＶＤＳレシーバ５１０および制御信号生成部５９０は、１つの集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）に集積化されていることが好ましい。言い換えれば、ＬＶＤＳレシーバ５１０および制御信号生成部５９０を含む１つの半導体チップが用いられることが好ましい。
【００１８】
ＬＶＤＳレシーバ５１０は、上述した差動配線３００によってスケーラチップ１００ＰのＬＶＤＳトランスミッタ１１０に接続されている。これによりＬＶＤＳレシーバ５１０は、各々差動信号である、クロック信号ＬＣＬＫと、データ信号ＬＮＫ０〜ＬＮＫ３とを受信する。データ信号ＬＮＫ０〜ＬＮＫ３は、クロック信号ＬＣＬＫの周期中に制御情報をデータマッピング（詳しくは後述する）に従って伝送する。制御情報は、液晶パネル２によって表示される画像を表す画像情報と、画像情報とは異なる付加情報とを含む。クロック信号ＬＣＬＫと、データ信号ＬＮＫ０〜ＬＮＫ３とに基づいて、ＬＶＤＳレシーバ５１０は、クロック信号ＲＣＬＫと、データ信号ＲＣＮＴとを生成する。データ信号ＲＣＮＴは、クロック信号ＲＣＬＫに同期されてパラレル方式で送られる。よって、データ信号ＲＣＮＴは、データ信号ＬＮＫ０〜ＬＮＫ３から展開されたパラレル信号である。
【００１９】
制御信号生成部５９０は、クロック信号ＲＣＬＫと、データ信号ＲＣＮＴとを受け付ける。制御信号生成部５９０は、データ信号ＲＣＮＴが表す制御情報に基づいて、走査線駆動回路１１〜１３および画像信号線駆動回路２１〜２８を制御するための制御信号を生成する。制御信号は、図１に示されているように、画像信号線駆動回路２１〜２８へ送られる信号と、走査線駆動回路１１〜１３へ送られる信号とを含む。
【００２０】
画像信号線駆動回路２１〜２８へ送られる信号は、信号処理の基準信号であるクロック信号ＣＬＫＨと、スタートパルスＳＴＨと、ラッチパルスＬＰと、画像表示データＰＣＴとを含む。スタートパルスＳＴＨは画像表示データＰＣＴの水平方向の始まりを示す。ラッチパルスＬＰは画像表示データＰＣＴを画像信号線駆動回路２１〜２８の出力側に伝えるためのものである。スタートパルスＳＴＨ１〜ＳＴＨ７は、各々集積化されている画像信号線駆動回路２１〜２８間で引き渡されるスタートパルスである。
【００２１】
走査線駆動回路１１〜１３へ送られる信号は、信号処理の基準信号であるクロック信号ＣＬＫＶと、垂直走査の始まりを示すスタートパルスＳＴＶと、走査線駆動回路出力イネーブル信号ＯＥとを含む。スタートパルスＳＴＶは垂直走査の始まりを示す。走査線駆動回路出力イネーブル信号ＯＥは、液晶パネル２の画素３３への書き込みのタイミングおよび期間を調整するためのものである。走査線駆動回路出力イネーブル信号ＯＥによって走査線駆動回路１１〜１３からの出力のオン／オフが制御される。
【００２２】
図４は、ＬＶＤＳトランスミッタ１１０（図２）の構成を模式的に示すブロック図である。ＬＶＤＳトランスミッタ１１０はスケーラ回路１５０（図２）で生成されたパラレル信号を、ＬＶＤＳの伝送技術によってＬＶＤＳレシーバ５１０へ伝送するためのものである。パラレル信号は、信号処理の基準信号であるクロック信号ＴＣＬＫと、８ビットの赤画像信号ＴＲ［７：０］と、８ビットの緑画像信号ＴＧ［７：０］と、８ビットの青画像信号ＴＢ［７：０］と、データイネーブル信号ＴＤＥＮＡと、水平同期信号ＴＨＤと、垂直同期信号ＴＶＤとを含む。
【００２３】
ＬＶＤＳトランスミッタ１１０（図４）は、パラレル・シリアル変換回路１１１と、ＰＬＬ／ＤＬＬ１１８（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ／Ｄｅｌａｙ−Ｌｏｃｋｅｄ  Ｌｏｏｐ：位相ロックループ／遅延ロックループ）と、バッファ１１５とを有している。パラレル・シリアル変換回路１１１は、ＰＬＬ／ＤＬＬ１１８を用いて、上記パラレル信号をシリアル信号へ変換する。これにより、信号処理の基準信号であるクロック信号ＬＣＬＫｔと、データ信号ＬＮＫ０ｔ，ＬＮＫ１ｔ，ＬＮＫ２ｔ，ＬＮＫ３ｔとが生成される。これらのそれぞれはバッファ１１５へ送られる。これにより、信号処理の基準信号であるクロック信号ＬＣＬＫと、データ信号ＬＮＫ０〜ＬＮＫ３とが生成される。これらの各々は差動信号である。具体的には、クロック信号ＬＣＬＫは、差動信号ＬＣＬＫ＋，ＬＣＬＫ−のペアであり、差動化されたクロック信号である。データ信号ＬＮＫ０は差動信号ＬＮＫ０＋，ＬＮＫ０−のペアであり、データ信号ＬＮＫ１は差動信号ＬＮＫ１＋，ＬＮＫ１−のペアであり、データ信号ＬＮＫ２は差動信号ＬＮＫ２＋，ＬＮＫ２−のペアであり、データ信号ＬＮＫ３は差動信号ＬＮＫ３＋，ＬＮＫ３−のペアである。
【００２４】
図５は、差動信号ＬＣＬＫ＋，ＬＣＬＫ−、および差動信号ＬＮＫ０＋，ＬＮＫ０−の波形例を示すグラフ図である。差動信号ＬＣＬＫ＋はバイアス電圧Ｖｃｏｍよりも差動電圧Ｖｄｉｆｆの半分ほど高く、差動信号ＬＣＬＫ−はバイアス電圧Ｖｃｏｍよりも差動電圧Ｖｄｉｆｆの半分ほど低い。よって差動信号ＬＣＬＫ＋，ＬＣＬＫ−は、互いに相反する信号である。このように互いに相反する信号を用いてデジタルデータを送ることによって、高速通信が小振幅かつ省電力で実現される。差動信号ＬＣＬＫ＋，ＬＣＬＫ−が受信される場合は、これらの間での電圧レベルの差の符号に基づいて、デジタル的なハイレベルおよびローレベルのいずれが表されているかが判定される。他の差動信号についても同様である。なお図５においては、ＬＣＬＫ１〜ＬＣＬＫ３（図４）の図示は省略されている。
【００２５】
図６は、ＬＶＤＳレシーバ５１０（図３）の構成を模式的に示すブロック図である。ＬＶＤＳレシーバ５１０は、ＬＶＤＳトランスミッタ１１０からの差動信号を受信するためのものである。ＬＶＤＳレシーバ５１０は、バッファ５１５と、シリアル・パラレル変換回路５１１と、ＰＬＬ／ＤＬＬ５１８とを有している。バッファ５１５を用いることによって、差動信号としてのクロック信号ＬＣＬＫは、シングルエンド信号としてのクロック信号ＬＣＬＫｒへ変換される。また差動信号としてのデータ信号ＬＮＫ０，ＬＮＫ１，ＬＮＫ２，ＬＮＫ３のそれぞれは、シングルエンド信号としてのデータ信号ＬＮＫ０ｒ，ＬＮＫ１ｒ，ＬＮＫ２ｒ，ＬＮＫ３ｒに変換される。シングルエンド信号は、典型的には、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）／ＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ−ｔｒａｎｓｉｓｔｏｒ  ｌｏｇｉｃ：トランジスタ−トランジスタ論理）信号である。
【００２６】
シリアル・パラレル変換回路５１１は、ＰＬＬ／ＤＬＬ５１８を用いて、各々シングルエンド信号である、クロック信号ＬＣＬＫｒ、データ信号ＬＮＫ０ｒ，ＬＮＫ１ｒ，ＬＮＫ２ｒ，ＬＮＫ３ｒをパラレル信号へ変換する。パラレル信号は、信号処理の基準信号であるクロック信号ＲＣＬＫと、８ビットの赤画像信号ＲＲ［７：０］と、８ビットの緑画像信号ＲＧ［７：０］と、８ビットの青画像信号ＲＢ［７：０］と、データイネーブル信号ＲＤＥＮＡと、水平同期信号ＲＨＤと、垂直同期信号ＲＶＤとを含む。
【００２７】
図７は、スケーラチップ１００Ｐからタイミングコントローラ５００Ｐへの差動信号のデータマッピングを示す図である。ここで、ＬＶＤＳに代表される差動信号は、前述したように、相反する２つの信号の差分により、デジタル的なハイ／ローを表している。よって、理解を容易とするために、図７において、差動信号の実波形を表す代わりに、差分信号のハイおよびローのそれぞれをデジタル信号の「１」および「０」として表し、以下においてその意味に沿って説明される。類似のグラフを示す他の図についても同様である。
【００２８】
データ信号ＬＮＫ０〜ＬＮＫ３の各々は、図７に示されたデータマッピングに従って、クロック信号ＬＣＬＫの１周期毎に伝送される。クロック信号ＬＣＬＫの１周期が１つの画素データに対応している。図示された例においては、データ信号ＬＮＫ０〜ＬＮＫ３の各々がクロック信号ＬＣＬＫの１周期毎に７ビット伝送される。データマッピングには、１つの赤画像の情報を８ビットで表すための画像ビットＲ［０］〜Ｒ［７］と、１つの緑画像の情報を８ビットで表すための画像ビットＧ［０］〜Ｇ［７］と、１つの青画像の情報を８ビットで表すための画像ビットＢ［０］〜Ｂ［７］と、水平同期情報を表す水平同期ビットＨＤと、垂直同期情報を表す垂直同期ビットＶＤと、データイネーブル情報を表すデータイネーブルビットＤＥＮＡとが割り当てられている。また、データマッピングは、走査線駆動回路１１〜１３および画像信号線駆動回路２１〜２８（図１）の制御に用いられない少なくとも１つのビットを含んでいてよく、これは、図中、未使用ビットＮＣとして表されている。
【００２９】
なおデータマッピングは、典型的には、業界標準マッピングに準拠している。例えば、ＬＶＤＳについての業界標準マッピングは、ＶＥＳＡ（ビデオ・エレクトロニクス・スタンダーズ・アソシエーション：Ｖｉｄｅｏ  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｓｔａｎｄａｒｄｓ  Ａｓｓｏｃｉａｔｉｏｎ）によって制定されている。
【００３０】
＜実施の形態１＞
以下、本実施の形態１について、上記前提技術において説明されていない内容、および上記前提技術とは異なる内容を中心に説明する。前述した前提技術における構成要素と同一または類似する構成要素については、同じ符号を付し、その説明を省略することがある。なお、液晶表示装置１（図１）のうち、液晶パネル２、走査線駆動回路１１〜１３および画像信号線駆動回路２１〜２８は、本実施の形態に対してそのまま適用されてよい。後述する他の実施の形態についても同様である。
【００３１】
図８は、本実施の形態１におけるスケーラチップ１００（前処理回路）の構成を模式的に示すブロック図である。スケーラチップ１００は、スケーラチップ１００Ｐ（図２）の構成に加えて、固定値設定部１７０（固定値セッター）を有している。詳しくは後述するが、固定値設定部１７０は、データ信号ＬＮＫ０〜ＬＮＫ３のデータマッピングにおいて予め選択されている少なくとも１つの被検出ビットに、固定値（予め定められた値）を設定する。この目的で固定値設定部１７０は、データマッピングにおいて被検出ビットとしてどのビットが選択されているかを記憶しておくビット記憶部（図示せず）と、被検出ビットに設定されることになる固定値（デジタル信号としての「０」または「１」）を記憶しておく固定値記憶部（図示せず）とを有していてよい。
【００３２】
図９は、本実施の形態１におけるタイミングコントローラ５００の構成を模式的に示すブロック図である。タイミングコントローラ５００（表示制御装置）は、前提技術において説明したＬＶＤＳレシーバ５１０および制御信号生成部５９０に加えて、エラー検出部５３０（エラーディテクタ）と、リセット信号生成部５５０（リセット信号ジェネレータ）とを有している。
【００３３】
エラー検出部５３０は、ＬＶＤＳレシーバ５１０によって受信されたデータ信号ＲＣＮＴから得られる制御情報のうち、データマッピングにおいて予め選択されている少なくとも１つの被検出ビットについてのビットエラーを、予め定められた規則に基づいて検出する。具体的にはエラー検出部５３０は、まず、被検出ビットの値を検出する。そしてエラー検出部５３０は、検出された値が、固定値設定部１７０（図８）が用いている固定値であるか否かを判定する。検出された値が上記固定値である場合、エラー検出部５３０は、ビットエラーが発生していないと判定する。逆に、検出された値が上記固定値と異なっている場合、エラー検出部５３０は、ビットエラーが発生したと判定する。判定結果はリセット信号生成部５５０へ送られる。この目的でエラー検出部５３０は、データマッピングにおいて被検出ビットとしてどのビットが選択されているかを記憶しておくビット記憶部（図示せず）と、固定値設定部１７０が用いる前述した固定値を記憶しておく固定値記憶部（図示せず）とを有していてよい。
【００３４】
リセット信号生成部５５０は、エラー検出部５３０が予め定められた基準を超えてビットエラーを検出したときに制御信号生成部５９０へリセット信号を送る。具体的には、エラー検出部５３０が予め定められた回数にわたってビットエラーを検出したとき、制御信号生成部５９０へリセット信号を送る。この回数は、１回以上の任意のものであってよく、２回以上であることが好ましい。
【００３５】
図１０は、データ信号ＬＮＫ０〜ＬＮＫ３（図８）のデータマッピングを示す図である。データマッピングは被検出ビットＤＥＴを含む。本実施の形態においては、被検出ビットＤＥＴは、前提技術における未使用ビットＮＣ（図７）に対応している。言い換えれば、本実施の形態においては、データマッピングの少なくとも１つの被検出ビットは、少なくとも１つの未使用ビットを含む。固定値設定部１７０（図８）は被検出ビットＤＥＴに固定値を設定する。以下においては、一例として、固定値がローである場合について説明する。エラー検出部５３０（図９）は、固定値と、被検出ビットＤＥＴの検出値とが同じであるか否かを判定する。
【００３６】
データ信号ＬＮＫ０〜ＬＮＫ３の伝送が正常である場合、固定値と、被検出ビットＤＥＴの検出値とは同じであり、これに基づいて、ビットエラーが発生していないと判定される。この場合、ＬＶＤＳレシーバ５１０（図９）は、発振状態になく、通常状態であると考えられる。よって、ＬＶＤＳレシーバ５１０の後段にある制御信号生成部５９０（図９）の通常動作が発振によって妨げられることはないと考えられる。
【００３７】
図１１は、ＬＶＤＳレシーバ５１０（図９）が発振しているときの信号波形の例をデータマッピングと共に模式的に示すグラフ図である。説明の都合上、図１１においては、パラレル信号であるデータ信号ＲＣＮＴ（図９）の値が、シリアル・パラレル変換前のシリアル信号のデータマッピング上で示されている。また、図を見やすくするために単純な波形が示されているが、実際の波形は、より複雑なものであり得る。
【００３８】
この例においては、エラー検出部５３０（図９）による被検出ビットＤＥＴの検出結果が、固定値設定部１７０（図８）によって設定されたローではなく、ハイになっている。この理由は、被検出ビットＤＥＴを伝送するデータ信号ＬＮＫ３の表す情報が発振によって乱されているためと考えられる。このとき、バッファ５１５（図６）からのデータ信号ＬＮＫ３ｒ（図６）が発振していると考えられる。各バッファ５１５への入力状況（電圧など）は総じて同様と考えられ、かつ各バッファ５１５の特性はほぼ同じであることから、データ信号ＬＮＫ３ｒ用のバッファ５１５が発振している場合は、他のバッファ５１５も、同程度の振幅および周波数で発振していると考えられる。
【００３９】
前述したように、エラー検出部５３０が２回以上の予め定められた回数にわたってビットエラーを検出したときに、制御信号生成部５９０へリセット信号が送られることが好ましい。またビットエラーの回数のカウントは、画像情報が有効であるときに限定されてよい。図１２は、これらの目的でリセット信号生成部５５０として設けられるリセット信号生成部５５０Ａを示す回路図である。リセット信号生成部５５０Ａは、被検出ビットＤＥＴ（図１１）の検出結果を表す検出信号ＲＤＥＴと、データイネーブル情報を表すデータイネーブルビットＤＥＮＡ（図１１）の検出結果を表すデータイネーブル信号ＲＤＥＮＡとを、エラー検出部５３０から受け付ける。またリセット信号生成部５５０Ａは、検出信号ＲＤＥＴおよびデータイネーブル信号ＲＤＥＮＡの状況に基づいて、制御信号生成部５９０（図９）へリセット信号ＲＳＴを送る。
【００４０】
リセット信号生成部５５０Ａは、図１２に示されているように、ＡＮＤ回路（論理積回路）５１，５５３ａ，５５３ｂ，５５４と、ＯＲ回路（論理和回路）５５５と、マルチプレクサ回路５５２ａ，５５２ｂと、フリップフロップ回路５５６と、カウンタ５５１ａ，５５１ｂとを有している。カウンタ５５１ａ（異常状態カウンタ）は、データイネーブル信号ＲＤＥＮＡの有効無効に関わらず、言い換えれば画像情報の有効無効に関わらず、異常状態が何クロックにわたって連続して発生しているのかをカウントする。そしてカウンタ５５１ａはその結果を２進数でマルチプレクサ回路５５２ａへ伝送する。マルチプレクサ回路５５２ａは、カウント結果が、予め定められた一定の数である場合に、ハイ信号を出力する。カウンタ５５１ｂ（正常状態カウンタ）は、データイネーブル信号ＲＤＥＮＡが有効であるときに、言い換えれば画像情報が有効であるときに、正常状態が何クロックにわたって連続して発生しているのかをカウントする。そしてカウンタ５５１ｂはその結果を２進数でマルチプレクサ回路５５２ｂへ伝送する。マルチプレクサ回路５５２ｂは、カウント結果が、予め定められた一定の数である場合に、ハイ信号を出力する。フリップフロップ回路５５６は、カウンタ５５１ａ，５５１ｂからの出力信号をトリガーとして用いることによって、リセット信号ＲＳＴのオン／オフ状態を維持または変更する。
【００４１】
図１３は、リセット信号生成部５５０Ａの動作例を示すタイミングチャートである。Ｎ回の異常状態が検出されると、リセット信号が、リセット状態を表すハイ状態とされる。ハイ状態のリセット信号ＲＳＴは、制御信号生成部５９０をリセットすることによって、制御信号生成部５９０による走査線駆動回路１１〜１３および画像信号線駆動回路２１〜２８（図１）の制御を無効化する。その後、Ｎ回の正常状態が検出されると、リセット信号ＲＳＴが、非リセット状態を表すロー状態とされる。言い換えれば、リセット状態が解除される。Ｎの値は、想定されるノイズに応じて選択されればよい。また、背景技術の欄において説明したようなノイズ除去回路が後段に設けられる場合、Ｎの値はノイズ除去回路の検出水準と同程度とされてよい。なお、データイネーブル信号ＲＤＥＮＡの参照は省略されてもよく、それによりリセット信号生成部５５０を簡素化することができる。
【００４２】
本実施の形態によれば、ＬＶＤＳレシーバ５１０（図９）によって受信されたデータ信号ＬＮＫ０〜ＬＮＫ３から得られる制御情報のうち、データマッピング（図１０）において予め選択されている少なくとも１つの被検出ビットについてのビットエラーが、予め定められた規則に基づいて検出される。ＬＶＤＳレシーバ５１０が発振しているときは高頻度でビットエラーが発生する。予め定められた基準を超えてビットエラーが検出されたときに、制御信号生成部５９０へリセット信号ＲＳＴが送られる。これにより、ＬＶＤＳレシーバ５１０が発振したときに、制御信号生成部５９０がリセットされる。よって、ＬＶＤＳレシーバ５１０の発振に起因しての制御信号生成部５９０の誤動作を防止または解消することができる。
【００４３】
なお、仮にタイミングコントローラ５００が誤動作状態にあるとすると、それに起因して走査線駆動回路１１〜１３および画像信号線駆動回路２１〜２８（図１）も誤動作状態となってしまうことがある。本実施の形態によれば、この現象も防止することができる。
【００４４】
リセット信号生成部５５０（図９）は、ビットエラーを、２回以上の予め定められた回数にわたって検出したときに、制御信号生成部５９０へリセット信号ＲＳＴを送ることが好ましい。これにより、ノイズを発振と誤認する可能性が低くなる。よって、制御信号生成部５９０へ不必要なリセット信号を送ってしまう可能性を低くすることができる。
【００４５】
通常、制御信号生成部５９０の誤動作が問題となるのは、画像情報が有効のときである。よってリセット信号生成部５５０はビットエラーを、データイネーブル信号ＲＤＥＮＡがハイのとき、すなわち画像情報が有効であるとき、にのみ検出してよい。これにより、制御信号生成部５９０（図９）へ不必要なリセット信号ＲＳＴを送ってしまう可能性を、より低くすることができる。
【００４６】
＜実施の形態２＞
上記実施の形態１においては、異常状態を検出するための被検出ビットとして、データマッピングにおける未使用ビットＮＣ（図７）が利用される。本実施の形態２における制御は、異常状態を検出するために着目される被検出ビットとしてデータマッピング中のどのビットが着目されるかという点をのぞき、実施の形態１における制御とほぼ同様である。
【００４７】
前提技術において説明したように、データ信号ＬＮＫ０〜ＬＮＫ３が伝送する制御情報は、画像情報に加えて、付加情報を含む。付加情報は、画像情報が有効であるか否かを表すデータイネーブル情報（データイネーブルビットＤＥＮＡに対応）と、液晶パネル２の垂直方向および水平方向のそれぞれにおいて画像情報を表示するタイミングを表す水平同期情報および垂直同期情報（データマッピングにおける水平同期ビットＨＤおよび垂直同期ビットＶＤに対応）とを含む。なおデータマッピングは、データイネーブル情報および同期情報についてのビット位置の指定を含む業界標準マッピングに準拠している。
【００４８】
制御信号生成部５９０は、データイネーブル情報および同期情報（水平同期情報および垂直同期情報）のうち一方が得られれば、原理的には、表示タイミングを決定することが可能である。本実施の形態においては、制御信号生成部５９０（図９）は、データイネーブル情報および同期情報（水平同期情報および垂直同期情報）のうち一方を利用し他方を利用しない。この利用されない情報に対応するビットが、本実施の形態２においては被検出ビットとして利用される。よって、被検出ビットは、データイネーブル情報および同期情報のうち他方に対応する少なくとも１つのビットである。以下の説明においては、液晶パネル２（図１）の通常制御の際に制御信号生成部５９０（図９）が水平同期情報および垂直同期情報を利用しない場合を例に説明する。具体的には、被検出ビットとして水平同期ビットＨＤおよび垂直同期ビットＶＤが用いられる場合を例に説明する。
【００４９】
図１４は、本実施の形態２における差動信号のデータマッピングおよび波形例を示すグラフ図である。本実施の形態においては、固定値設定部１７０（図８）は、水平同期ビットＨＤに、固定値として、ハイに対応する値「１」を設定し、かつ、垂直同期ビットＶＤに、固定値として、ローに対応する値「０」を設定する。よって本例においては、水平同期ビットＨＤの設定値と、垂直同期ビットＶＤの設定値とが異なっている。そしてエラー検出部５３０（図９）は、データ信号ＲＣＮＴから得られる制御情報のうち、本例における被検出ビットである水平同期ビットＨＤおよび垂直同期ビットＶＤについてのビットエラーを検出する。
【００５０】
図１５は、ＬＶＤＳレシーバ５１０（図９）が発振しているときの信号波形の例をデータマッピングと共に模式的に示すグラフ図である。なお、図１１（実施の形態１）と同様に、説明の都合上、パラレル信号であるデータ信号ＲＣＮＴ（図９）の値が、シリアル・パラレル変換前のシリアル信号のデータマッピング上で示されている。また、図を見やすくするために単純な波形が示されているが、実際の波形は、より複雑なものであり得る。
【００５１】
図１５に示された例においては、エラー検出部５３０（図９）による被検出ビットとしての水平同期ビットＨＤおよび垂直同期ビットＶＤの検出結果が、固定値設定部１７０（図８）によって設定された値（図１４参照）と反対の値になっている。この理由は、水平同期ビットＨＤおよび垂直同期ビットＶＤを伝送するデータ信号ＬＮＫ２の表す情報が発振によって乱されているためと考えられる。このとき、バッファ５１５（図６）からのデータ信号ＬＮＫ２ｒ（図６）が発振していると考えられる。各バッファ５１５への入力状況（電圧など）は総じて同様と考えられ、かつ各バッファ５１５の特性はほぼ同じであることから、データ信号ＬＮＫ２ｒ用のバッファ５１５が発振している場合は、他のバッファ５１５も、同程度の振幅および周波数で発振していると考えられる。
【００５２】
実施の形態１と同様に、エラー検出部５３０が２回以上の予め定められた回数にわたってビットエラーを検出したときに、制御信号生成部５９０へリセット信号が送られることが好ましい。またビットエラーの回数のカウントは、画像情報が有効であるときに限定されてよい。図１６は、これらの目的でリセット信号生成部５５０として設けられるリセット信号生成部５５０Ｂを示す回路図である。リセット信号生成部５５０Ｂは、被検出ビットとしての水平同期ビットＨＤおよび垂直同期ビットＶＤ（図１５）の検出結果を表す水平同期信号ＲＨＤおよび垂直同期信号ＲＶＤと、データイネーブルビットＤＥＮＡ（図１５）の検出結果を表すデータイネーブル信号ＲＤＥＮＡとを、エラー検出部５３０から受け付ける。またリセット信号生成部５５０Ｂは、水平同期信号ＲＨＤ、垂直同期信号ＲＶＤ、およびデータイネーブル信号ＲＤＥＮＡの状況に基づいて、制御信号生成部５９０（図９）へリセット信号ＲＳＴを送る。
【００５３】
リセット信号生成部５５０Ｂは、図１６に示されているように、ＡＮＤ回路５２〜５４，５５３ａ，５５３ｂ，５５４と、ＯＲ回路５５５と、マルチプレクサ回路５５２ａ，５５２ｂと、フリップフロップ回路５５６と、カウンタ５５１ａ，５５１ｂとを有している。カウンタ５５１ａ（異常状態カウンタ）は、データイネーブル信号ＲＤＥＮＡの有効無効に関わらず、言い換えれば画像情報の有効無効に関わらず、異常状態が何クロックにわたって連続して発生しているのかをカウントする。本例においては、異常状態とは、水平同期ビットＨＤ＝ハイおよび垂直同期ビットＶＤ＝ローの少なくとも一方が満たされない状態のことである。カウンタ５５１ｂ（正常状態カウンタ）は、データイネーブル信号ＲＤＥＮＡが有効であるときに、言い換えれば画像情報が有効であるときに、正常状態が何クロックにわたって連続して発生しているのかをカウントする。本例においては、正常状態とは、水平同期ビットＨＤ＝ハイおよび垂直同期ビットＶＤ＝ローの両方が満たされている状態のことである。上記以外の構成については、リセット信号生成部５５０Ｂはリセット信号生成部５５０Ａ（図１２：実施の形態１）に類している。
【００５４】
図１７は、リセット信号生成部５５０Ｂの動作例を示すタイミングチャートである。被検出ビットが異なる点と、ビットエラーの判定のために用いる規則が異なる点とをのぞき、その動作は、図１３（実施の形態１）とほぼ同様である。
【００５５】
＜実施の形態３＞
図１８は、本実施の形態３における差動信号のデータマッピングおよび波形例を示すグラフ図である。上述した実施の形態２と異なり、本実施の形態３においては、制御信号生成部５９０（図９）が、データイネーブル情報および同期情報（水平同期情報および垂直同期情報）の両方を利用することを前提としている。すなわち、データイネーブルビットＤＥＮＡ、水平同期ビットＨＤおよび垂直同期ビットＶＤのすべてが利用されることを前提としている。以下においては、水平同期ビットＨＤ＝ローが水平シンク期間を表し、かつ垂直同期ビットＶＤ＝ローが垂直シンク期間を表す場合を例に説明する。
【００５６】
正常な状態においては、画像が有効であることを意味するデータイネーブルビットＤＥＮＡ＝ハイが検出されるときには、動作タイミングは水平シンク期間でも垂直シンク期間でもないので、水平同期ビットＨＤ＝ハイかつ垂直同期ビットＶＤ＝ハイが検出されると想定される。よって本実施の形態においては、被検出ビット間において想定される正常な関係は、データイネーブルビットＤＥＮＡ（画像情報が有効であることを表すデータイネーブル情報に対応）と、水平同期ビットＨＤおよび垂直同期ビットＶＤの各々（同期情報に対応）との間において上記のように想定される正常な関係である。またエラー検出部５３０（図９）がビットエラーの判定のために用いる予め定められた規則は、上記のように想定される正常な関係が満たされていることである。
【００５７】
本実施の形態においては、上述したように正常な情報伝送が行われている際に想定される正常な関係が満たされているか否かによって、ビットエラーが検出される。よって本実施の形態へは、前提技術において説明されたスケーラチップ１００Ｐがそのまま適用されてよい。言い換えれば、固定値設定部１７０（図８）を省略することができる。
【００５８】
実施の形態１および２と同様に、エラー検出部５３０（図９）が２回以上の予め定められた回数にわたってビットエラーを検出したときに、制御信号生成部５９０へリセット信号が送られることが好ましい。図１９は、これらの目的でリセット信号生成部５５０として設けられるリセット信号生成部５５０Ｃを示す回路図である。リセット信号生成部５５０Ｃは、被検出ビットとしての水平同期ビットＨＤおよび垂直同期ビットＶＤ（図１８）の検出結果を表す水平同期信号ＲＨＤおよび垂直同期信号ＲＶＤと、データイネーブルビットＤＥＮＡ（図１８）の検出結果を表すデータイネーブル信号ＲＤＥＮＡとを、エラー検出部５３０から受け付ける。またリセット信号生成部５５０Ｂは、水平同期信号ＲＨＤ、垂直同期信号ＲＶＤ、およびデータイネーブル信号ＲＤＥＮＡの状況に基づいて、制御信号生成部５９０（図９）へリセット信号ＲＳＴを送る。
【００５９】
リセット信号生成部５５０Ｃは、図１９に示されているように、ＡＮＤ回路５４〜５６，５５３ａ，５５３ｂ，５５４と、ＯＲ回路５５５と、マルチプレクサ回路５５２ａ，５５２ｂと、フリップフロップ回路５５６と、カウンタ５５１ａ，５５１ｂとを有している。カウンタ５５１ａ（異常状態カウンタ）は、異常状態が何クロックにわたって連続して発生しているのかをカウントする。本例においては、異常状態とは、データイネーブルビットＤＥＮＡ＝ハイが検出されたときに、水平同期ビットＨＤ＝ハイおよび垂直同期ビットＶＤ＝ハイの少なくとも一方が満たされない状態のことである。カウンタ５５１ｂ（正常状態カウンタ）は、正常状態が何クロックにわたって連続して発生しているのかをカウントする。本例においては、正常状態とは、データイネーブルビットＤＥＮＡ＝ハイが検出されたときに、水平同期ビットＨＤ＝ハイおよび垂直同期ビットＶＤ＝ハイの両方が満たされている状態のことである。上記以外の構成については、リセット信号生成部５５０Ｃはリセット信号生成部５５０Ｂ（図１６：実施の形態２）に類している。
【００６０】
図２０は、リセット信号生成部５５０Ｃの動作例を示すタイミングチャートである。ビットエラーの判定のために用いる規則が異なる点をのぞき、その動作は、図１７（実施の形態２）とほぼ同様である。
【００６１】
本実施の形態によれば、エラー検出部５３０（図９）が用いる予め定められた規則は、少なくとも１つの被検出ビット間において想定される正常な関係が満たされていることである。これにより、ＬＶＤＳレシーバ５１０へ送られることになる制御情報の中に、ビットエラーの検出を可能とすることのみを目的としてのビット情報を含める処理を、不要とすることができる。
【００６２】
＜実施の形態４＞
本実施の形態においても、前提技術（図７）と同様に、データマッピングは、画像情報のために用いられる画像ビットＲ［０］〜Ｒ［７］，Ｇ［０］〜Ｇ［７］，Ｂ［０］〜Ｂ［７］を含む。本実施の形態においては、ビットエラーの判定のために用いられる被検出ビットは、画像ビットＲ［０］〜Ｒ［７］，Ｇ［０］〜Ｇ［７］，Ｂ［０］〜Ｂ［７］のうちの少なくとも１つである。エラー検出部５３０（図９）は、被検出ビットについてのビットエラーを、画像情報が無効であるときに検出する。
【００６３】
そこで本実施の形態においては、固定値設定部１７０（図８）は、画像情報が無効であるとき（データイネーブル信号ＴＤＥＮＡ＝ロー（図４））には、画像ビットＲ［０］〜Ｒ［７］，Ｇ［０］〜Ｇ［７］，Ｂ［０］〜Ｂ［７］に、固定値として、ローに対応する値「０」を設定する。そしてエラー検出部５３０（図９）は、画像情報が無効であるとき（データイネーブル信号ＲＤＥＮＡ＝ロー（図６））に、データ信号ＲＣＮＴ（図９）から得られる制御情報のうち、本実施の形態における被検出ビットである画像ビットＲ［０］〜Ｒ［７］，Ｇ［０］〜Ｇ［７］，Ｂ［０］〜Ｂ［７］についてのビットエラーを検出する。
【００６４】
なお、画像情報が有効であるとき（データイネーブル信号ＴＤＥＮＡ＝ハイ（図４））は、固定値設定部１７０（図８）の動作が停止される。言い換えれば、画像情報が有効であるときは、画像ビットＲ［０］〜Ｒ［７］，Ｇ［０］〜Ｇ［７］，Ｂ［０］〜Ｂ［７］は、前提技術の場合と同様に、液晶パネル２によって表示される画像を表す画像情報を表すために用いられる。
【００６５】
図２１は、ＬＶＤＳレシーバ５１０（図９）が発振しているときの信号波形の例をデータマッピングと共に模式的に示すグラフ図である。なお、図１１（実施の形態１）と同様に、説明の都合上、パラレル信号であるデータ信号ＲＣＮＴ（図９）の値が、シリアル・パラレル変換前のシリアル信号のデータマッピング上で示されている。また、図を見やすくするために単純な波形が示されているが、実際の波形は、より複雑なものであり得る。
【００６６】
図２１に示された例においては、データイネーブル信号ＲＤＥＮＡ（図６）として検出されるデータイネーブルビットＤＥＮＡが、画像情報が無効であることを表すローである。よって、もしも情報伝送が正常であれば、画像ビットＲ［０］〜Ｒ［７］，Ｇ［０］〜Ｇ［７］，Ｂ［０］〜Ｂ［７］のすべてがローのはずである。しかしながら、図２１に示された例においては、画像ビットＲ［０］〜Ｒ［７］，Ｇ［０］〜Ｇ［７］，Ｂ［０］〜Ｂ［７］の一部がハイである。この理由は、画像ビットＲ［０］〜Ｒ［７］，Ｇ［０］〜Ｇ［７］，Ｂ［０］〜Ｂ［７］を伝送するデータ信号ＬＮＫ０〜ＬＮＫ３の表す情報の少なくとも一部が発振によって乱されているためと考えられる。このとき、バッファ５１５（図６）からのデータ信号ＬＮＫ０ｒ〜ＬＮＫ３ｒ（図６）の少なくともいずれかが発振していると考えられる。各バッファ５１５への入力状況（電圧など）は総じて同様と考えられ、かつ各バッファ５１５の特性はほぼ同じであることから、データ信号ＬＮＫ０ｒ〜ＬＮＫ３ｒのいずれかのためのバッファ５１５が発振している場合は、他のバッファ５１５も、同程度の振幅および周波数で発振していると考えられる。
【００６７】
実施の形態１等と同様に、エラー検出部５３０（図９）が２回以上の予め定められた回数にわたってビットエラーを検出したときに、制御信号生成部５９０へリセット信号が送られることが好ましい。図２２は、これらの目的でリセット信号生成部５５０として設けられるリセット信号生成部５５０Ｄを示す回路図である。リセット信号生成部５５０Ｄは、被検出ビットとしての画像ビットＲ［０］〜Ｒ［７］，Ｇ［０］〜Ｇ［７］，Ｂ［０］〜Ｂ［７］の検出結果を表す検出信号ＲＲ［０］〜ＲＲ［７］，ＲＧ［０］〜ＲＧ［７］，ＲＢ［０］〜ＲＢ［７］と、データイネーブルビットＤＥＮＡ（図２１）の検出結果を表すデータイネーブル信号ＲＤＥＮＡとを、エラー検出部５３０から受け付ける。またリセット信号生成部５５０Ｄは、検出信号ＲＲ［０］〜ＲＲ［７］，ＲＧ［０］〜ＲＧ［７］，ＲＢ［０］〜ＲＢ［７］およびデータイネーブル信号ＲＤＥＮＡの状況に基づいて、制御信号生成部５９０（図９）へリセット信号ＲＳＴを送る。
【００６８】
リセット信号生成部５５０Ｄは、図２２に示されているように、ＡＮＤ回路５７〜５９，５５３ａ，５５３ｂ，５５４と、ＯＲ回路５５５と、マルチプレクサ回路５５２ａ，５５２ｂと、フリップフロップ回路５５６と、カウンタ５５１ａ，５５１ｂとを有している。カウンタ５５１ａ（異常状態カウンタ）は、データイネーブル信号ＲＤＥＮＡ＝ローであるときに、言い換えれば画像情報が無効であるときに、異常状態が何クロックにわたって連続して発生しているのかをカウントする。本例においては、異常状態とは、画像ビットＲ［０］〜Ｒ［７］，Ｇ［０］〜Ｇ［７］，Ｂ［０］〜Ｂ［７］の少なくともいずれかがハイである状態のことである。カウンタ５５１ｂ（正常状態カウンタ）は、データイネーブル信号ＲＤＥＮＡ＝ローであるときに、言い換えれば画像情報が無効であるときに、正常状態が何クロックにわたって連続して発生しているのかをカウントする。本例においては、正常状態とは、画像ビットＲ［０］〜Ｒ［７］，Ｇ［０］〜Ｇ［７］，Ｂ［０］〜Ｂ［７］のすべてがローである状態のことである。上記以外の構成については、リセット信号生成部５５０Ｄはリセット信号生成部５５０Ａ（図１２：実施の形態１）に類している。
【００６９】
図２３は、リセット信号生成部５５０Ｄの動作例を示すタイミングチャートである。被検出ビットが異なる点と、ビットエラーの判定のために用いる規則が異なる点をのぞき、その動作は、図１３（実施の形態１）とほぼ同様である。
【００７０】
なお上記実施の形態１〜４においては、リセット信号生成部５５０（図９）は、ＬＶＤＳレシーバ５１０からのクロック信号ＲＣＬＫによって同期を取る。具体的には、例えば図１２を参照して、カウンタ５５１ａ，５５１ｂ、およびフリップフロップ回路５５６の同期を取るために、クロック信号ＲＣＬＫ（図９）が用いられる。しかしながら、リセット信号生成部５５０は、クロック信号ＲＣＬＫとは別のクロック信号を用いて動作されてもよい。その目的で、リセット信号生成部５５０は、自身のためのクロック信号を生成する発振回路を有していてもよい。あるいは、リセット信号生成部５５０は、クロック信号ＲＣＬＫ以外のクロック信号を外部から取得してもよい。なお、リセット信号生成部５５０が用いるクロック信号の周波数は、クロック信号ＲＣＬＫの周波数の仕様範囲内のものとする。
【００７１】
また、情報を伝送するインターフェース技術としてＬＶＤＳを用いる場合について詳述したが、画像情報および同期信号を集約した差動信号を利用する、他のインターフェース技術が用いられもよい。例えば、ＤＶＩ（Ｄｉｇｉｔａｌ  Ｖｉｓｕａｌ  Ｉｎｔｅｒｆａｃｅ：デジタル・ビジュアル・インターフェース）またはＨＤＭＩ（登録商標）（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ  Ｍｕｌｔｉｍｅｄｉａ  Ｉｎｔｅｒｆａｃｅ：高精細度マルチメディアインターフェース）が用いられてもよい。
【００７２】
また、タイミングコントローラと、それによって制御される駆動回路の少なくとも一部とが、１つの集積回路（ＩＣ）に集積化されていてもよい。言い換えれば、タイミングコントローラおよび駆動回路を含む１つの半導体チップが用いられてもよい。
【００７３】
また、差動信号のレシーバが発振する異常を、シリアル・パラレル変換回路の出力を利用して検出する方法について説明したが、発振以外の他の継続的な異常も検出することができる。
【００７４】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
【符号の説明】
【００７５】
ＤＥＮＡ  データイネーブルビット、ＤＥＴ  被検出ビット、ＨＤ  水平同期ビット、ＬＣＬＫ，ＬＣＬＫｒ，ＬＣＬＫｔ，ＲＣＬＫ，ＴＣＬＫ  クロック信号、ＬＮＫ０〜ＬＮＫ３，ＬＮＫ０ｒ，ＬＮＫ１ｒ，ＬＮＫ２ｒ，ＬＮＫ３ｒ，ＬＮＫ０ｔ，ＬＮＫ１ｔ，ＬＮＫ２ｔ，ＬＮＫ３ｔ，ＲＣＮＴ  データ信号、ＮＣ  未使用ビット、ＲＤＥＮＡ，ＴＤＥＮＡ  データイネーブル信号、ＲＤＥＴ  検出信号、ＲＨＤ，ＴＨＤ  水平同期信号、ＲＳＴ  リセット信号、ＲＶＤ，ＴＶＤ  垂直同期信号、ＶＤ  垂直同期ビット、１  液晶表示装置（表示装置）、２  液晶パネル（表示パネル）、１１〜１３  走査線駆動回路（駆動回路）、２１〜２８  画像信号線駆動回路（駆動回路）、１００，１００Ｐ  スケーラチップ、１１０  ＬＶＤＳトランスミッタ、１１１  パラレル・シリアル変換回路、５１１  シリアル・パラレル変換回路、１１５，５１５  バッファ、１５０  スケーラ回路、１７０  固定値設定部、３００  差動配線、５００，５００Ｐ  タイミングコントローラ（表示制御装置）、５１０  ＬＶＤＳレシーバ（レシーバ）、５３０  エラー検出部、５５０，５５０Ａ〜５５０Ｄ  リセット信号生成部、５５１ａ，５５１ｂ  カウンタ、５９０  制御信号生成部。
【図１】
2020042156.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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