(57)【要約】【課題】外周部における電界集中を緩和することができる半導体装置を提供する。【解決手段】半導体装置１は、素子部に形成されたＭＩＳＦＥＴ構造と、外周部２６に形成された複数のガードリングトレンチ２３と、外周部２６に形成された外周部不純物領域６７とを含み、複数のガードリングトレンチ２３は、第１単位６８および第２単位６９を含み、外周部不純物領域６７は、第１単位６８のガードリングトレンチ２３の下方に配置された深さＤ７を有する第１部分７５と、第２単位６９のガードリングトレンチ２３の下方に配置され、深さＤ７よりも浅い深さＤ８を有する第２部分７６とを含む。【選択図】図９
2020136472.tif 000002
【特許請求の範囲】
【請求項１】
第１面および前記第１面の反対側の第２面を有し、かつ前記第１面に定義された素子部および前記素子部の周囲の外周部を有する第１導電型の半導体層と、
前記素子部に形成された半導体素子構造と、
前記外周部に形成され、それぞれが前記半導体層の前記第１面に形成された複数のガードリングトレンチと、
前記外周部に形成された第２導電型の外周部不純物領域とを含み、
前記複数のガードリングトレンチは、複数のガードリングトレンチからなる第１単位と、前記第１単位に属する前記複数のガードリングトレンチよりも前記半導体層の外側に配置された複数のガードリングトレンチからなる第２単位とを含み、
前記外周部不純物領域は、前記第１単位に属する前記複数のガードリングトレンチの下方に配置され、前記半導体層の前記第１面を基準に第１の深さを有する第１部分と、前記第２単位に属する前記複数のガードリングトレンチの下方に配置され、前記半導体層の前記第１面を基準に前記第１の深さよりも浅い第２の深さを有する第２部分とを含む、半導体装置。
【請求項２】
前記外周部不純物領域は、前記第１単位と前記第２単位との間に連続して形成され、隣り合う前記複数のガードリングトレンチの間の領域および前記複数のガードリングトレンチの底部に配置され、かつ前記半導体層の前記第１面に露出したベース部分をさらに含み、
前記第１部分および前記第２部分は、前記複数のガードトレンチの下方で前記ベース部分に一体的に接続され、それぞれ、前記ベース部分から前記半導体層の前記第２面に向かって選択的に突出している、請求項１に記載の半導体装置。
【請求項３】
前記複数のガードリングトレンチは、前記第２単位に属する前記複数のガードリングトレンチよりも前記半導体層の外側に配置された複数のガードリングトレンチからなる第３単位をさらに含み、
前記外周部不純物領域は、前記第３単位において隣り合う前記複数のガードリングトレンチの間の領域に配置され、かつ前記半導体層の前記第１面を基準に前記ガードリングトレンチの深さ方向途中部までの深さを有する第３部分をさらに含む、請求項１または２に記載の半導体装置。
【請求項４】
前記複数のガードリングトレンチは、前記第３単位に属する前記複数のガードリングトレンチよりも前記半導体層の外側に配置された複数のガードリングトレンチからなる第４単位をさらに含み、
前記第４単位において隣り合う前記複数のガードリングトレンチの間の領域は、前記ガードリングトレンチの深さ方向全体にわたって、前記半導体層の第１導電型部分が配置されている、請求項３に記載の半導体装置。
【請求項５】
前記第１単位に属する前記複数のガードリングトレンチのピッチが、前記第２単位に属する前記複数のガードリングトレンチのピッチよりも大きい、請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記第１単位に属する前記複数のガードリングトレンチのピッチが、前記第２単位に属する前記複数のガードリングトレンチのピッチよりも小さい、請求項１〜４のいずれか一項に記載の半導体装置。
【請求項７】
前記複数のガードリングトレンチの深さは、０．８μｍ〜３．０μｍであり、
前記第１の深さは、０．８μｍ〜３．０μｍであり、
前記第２の深さは、０．８μｍ〜２．０μｍである、請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記複数のガードリングトレンチの内面に形成された第１絶縁膜と、
前記第１絶縁膜を介して前記ガードリングトレンチに埋め込まれた導電材とを含む、請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記第１絶縁膜は酸化シリコン膜を含み、前記導電材はポリシリコンを含む、請求項８に記載の半導体装置。
【請求項１０】
前記外周部不純物領域は、前記複数のガードリングトレンチの最も外側のガードリングトレンチよりも前記半導体層の外側に形成され、前記半導体層の前記第１面を基準に前記ガードリングトレンチよりも深い深さを有する第４部分をさらに含む、請求項８または９に記載の半導体装置。
【請求項１１】
前記外周部不純物領域の前記第４部分は、前記複数のガードリングトレンチの最も外側のガードリングトレンチに埋め込まれた前記導電材に電気的に接続されている、請求項１０に記載の半導体装置。
【請求項１２】
前記半導体素子構造は、
前記半導体層の前記第１面に形成された複数のゲートトレンチと、
前記複数のゲートトレンチの内面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲートトレンチに埋め込まれたゲート電極と、
隣り合う前記複数のゲートトレンチの間の領域に形成された第２導電型のチャネル領域と、
隣り合う前記複数のゲートトレンチの間の領域で、かつ前記半導体層の前記第１面に形成され、前記チャネル領域に接する第１導電型のソース領域とを含む、請求項１〜１１のいずれか一項に記載の半導体装置。
【請求項１３】
隣り合う前記複数のゲートトレンチの間の領域の下方に形成された第２導電型の素子部不純物領域をさらに含み、
前記素子部不純物領域は、前記半導体層の前記第１面を基準に前記第１の深さと同じ深さを有する第１部分を含む、請求項１２に記載の半導体装置。
【請求項１４】
前記素子部不純物領域は、前記チャネル領域に一体的に接続され、前記チャネル領域から前記半導体層の前記第２面に向かって選択的に突出している第２部分を含む、請求項１３に記載の半導体装置。
【請求項１５】
前記素子部不純物領域の前記第１部分は、前記半導体層の前記第１面から前記第２面へ向かう方向に、前記素子部不純物領域の前記第２部分から離れている、請求項１４に記載の半導体装置。
【請求項１６】
隣り合う前記複数のゲートトレンチの間の領域で、かつ前記半導体層の前記第１面から前記ソース領域を貫通して前記チャネル領域に達するフィールドトレンチと、
前記フィールドトレンチに埋め込まれ、前記ソース領域および前記チャネル領域に電気的に接続された埋め込みコンタクトとをさらに含む、請求項１２〜１５のいずれか一項に記載の半導体装置。
【請求項１７】
前記フィールドトレンチの内面であり、かつ前記チャネル領域で定義された内面に選択的に形成された第２絶縁膜と、
前記第２絶縁膜を介して前記フィールドトレンチに埋め込まれた導電材からなるフィールドプレートとを含む、請求項１６に記載の半導体装置。
【請求項１８】
前記フィールドプレートは、前記埋め込みコンタクトに電気的に接続されている、請求項１７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ガードリングを有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置の終端耐圧構造として、半導体基板の外周領域に複数のガードリングを設けることが知られている。
たとえば、特許文献１の半導体装置は、機能構造が設けられている素子部と終端耐圧構造が設けられている周辺部に区画されている。終端耐圧構造は、半導体基板の表面上に設けられており、素子部から離れる方向に沿って間隔を置いて配置されている複数の埋込み絶縁膜と、半導体基板に設けられている第１導電型のドリフト領域と、各々が隣り合う埋込み絶縁膜の間に配置されている、半導体基板の表層部に設けられており、第２導電型の複数のガードリング領域と、半導体基板の表層部に設けられており、素子部から離れる方向に沿って表面領域から延びている第２導電型のリサーフ領域とを有している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１８−１４８０００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、外周部における電界集中を緩和することができる半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
本発明の一実施形態に係る半導体装置は、第１面および前記第１面の反対側の第２面を有し、かつ前記第１面に定義された素子部および前記素子部の周囲の外周部を有する第１導電型の半導体層と、前記素子部に形成された半導体素子構造と、前記外周部に形成され、それぞれが前記半導体層の前記第１面に形成された複数のガードリングトレンチと、前記外周部に形成された第２導電型の外周部不純物領域とを含み、前記複数のガードリングトレンチは、複数のガードリングトレンチからなる第１単位と、前記第１単位に属する前記複数のガードリングトレンチよりも前記半導体層の外側に配置された複数のガードリングトレンチからなる第２単位とを含み、前記外周部不純物領域は、前記第１単位に属する前記複数のガードリングトレンチの下方に配置され、前記半導体層の前記第１面を基準に第１の深さを有する第１部分と、前記第２単位に属する前記複数のガードリングトレンチの下方に配置され、前記半導体層の前記第１面を基準に前記第１の深さよりも浅い第２の深さを有する第２部分とを含む。
【図面の簡単な説明】
【０００６】
【図１】図１は、本発明の一実施形態に係る半導体装置の平面図である。
【図２】図２は、本発明の一実施形態に係る半導体装置の平面図（一部の要素を透過）である。
【図３】図３は、本発明の一実施形態に係る半導体装置の平面図（一部の要素を透過）である。
【図４】図４は、本発明の一実施形態に係る半導体装置の要部拡大図である。
【図５】図５は、図４の二点鎖線Ｖで囲まれた部分の拡大図である。
【図６】図６は、図５のＶI−ＶI断面を示す図である。
【図７】図７は、図５のＶII−ＶII断面を示す図である。
【図８】図８は、図４の二点鎖線ＶIIIで囲まれた部分の拡大図である。
【図９】図９は、図８のIＸ−IＸ断面を示す図である。
【図１０】図１０は、図８のＸ−Ｘ断面を示す図である。
【図１１】図１１は、前記半導体装置の製造工程の一部を示す図である。
【図１２】図１２は、図１１の次の工程を示す図である。
【図１３】図１３は、図１２の次の工程を示す図である。
【図１４】図１４は、図１３の次の工程を示す図である。
【図１５】図１５は、図１４の次の工程を示す図である。
【図１６】図１６は、図１５の次の工程を示す図である。
【図１７】図１７は、図１６の次の工程を示す図である。
【図１８】図１８は、図１７の次の工程を示す図である。
【図１９】図１９は、図１８の次の工程を示す図である。
【図２０】図２０は、図１９の次の工程を示す図である。
【図２１】図２１は、図２０の次の工程を示す図である。
【図２２】図２２は、図２１の次の工程を示す図である。
【図２３】図２３は、図２２の次の工程を示す図である。
【図２４】図２４は、図２３の次の工程を示す図である。
【図２５】図２５は、図２４の次の工程を示す図である。
【図２６】図２６は、本発明の一実施形態に係る半導体装置の断面図である。
【図２７】図２７は、本発明の一実施形態に係る半導体装置の断面図である。
【発明を実施するための形態】
【０００７】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１〜図３は、本発明の一実施形態に係る半導体装置１の平面図である。図２および図３は、理解の便宜上、図１の半導体装置１の一部の要素を透過して示している。より具体的には、図２は、図１からパッシベーション膜２４を除いた半導体装置１の平面図である。図３は、図２から表面電極膜６を除いた半導体装置１の平面図である。なお、図３では、表面電極膜６のうちソース電極膜７の形状を破線で示している。
【０００８】
半導体装置１は、たとえば直方体形状を有している。この実施形態では、半導体装置１は、平面視長方形状を有している。半導体装置１は、たとえば紙面右回りに順に、第１端面２、第２端面３、第３端面４および第４端面５を有している。
半導体装置１の表面には、図１および図２に示すように、表面電極膜６が選択的に形成されている。表面電極膜６は、この実施形態では、ＡｌＣｕ（アルミニウムとＣｕの合金）から構成されているが、他の導電材料（たとえば、アルミニウム等）から構成されていてもよい。
【０００９】
表面電極膜６は、ソース電極膜７と、ゲート電極膜８と、外周電極膜９とを含む。ソース電極膜７は、半導体装置１の表面の大部分を覆っている。ゲート電極膜８は、ソース電極膜７から離れており、かつソース電極膜７を取り囲んでいる。外周電極膜９は、ゲート電極膜８から離れており、かつゲート電極膜８を取り囲んでいる。
より具体的には、ソース電極膜７は、半導体装置１の少なくとも１つの端面に沿う方向（この実施形態では、半導体装置１の長手方向であり、第１端面２および第３端面４に沿う方向）において隣り合う第１部分１０および第２部分１１を含む。ソース電極膜７の第１部分１０は、半導体装置１の１つの端面（この実施形態では、第４端面５）に面する部分に凹部１２を有する平面視略四角形状に形成されている。
【００１０】
凹部１２は、平面視略四角形状に形成されており、半導体装置１の１つの端面（この実施形態では、第４端面５）に面する開口端を有している。一方、ソース電極膜７の第２部分１１は、平面視四角形状に形成されている。
ソース電極膜７の第１部分１０および第２部分１１は、接続部１３を介して互いに接続されている。ソース電極膜７の接続部１３は、たとえば、第１部分１０および第２部分１１の互いに対向する縁部１４の一部を接続している。これにより、第１部分１０および第２部分１１の縁部１４の残りの部分は、間隔を空けて互いに対向しており、接続部１３に隣接するスリット１５を形成している。この実施形態では、ソース電極膜７の接続部１３は、第１部分１０および第２部分１１の縁部１４の中間部に形成され、接続部１３の両側に一対のスリット１５が形成されている。
【００１１】
ゲート電極膜８は、パッド部分１６およびゲートフィンガー１７を含む。ゲート電極膜８のパッド部分１６は、平面視略四角形状に形成され、かつソース電極膜７の第１部分１０の凹部１２に配置されている。ゲートフィンガー１７は、パッド部分１６に一体的に接続されている。ゲートフィンガー１７は、パッド部分１６からソース電極膜７の周囲に沿って延びる環状である。また、ゲートフィンガー１７は、ソース電極膜７の周囲からスリット１５へ延びる枝部１８を有している。これにより、ソース電極膜７の第１部分１０および第２部分１１は、それぞれ、接続部１３を除くほぼ全周がゲートフィンガー１７によって取り囲まれている。
【００１２】
外周電極膜９は、ゲート電極膜８の周囲を取り囲む環状である。この実施形態では、外周電極膜９は、一定の幅を有する閉環状である。外周電極膜９の幅は、ゲート電極膜８の幅よりも狭くてもよい。また、外周電極膜９は、半導体装置１の第１端面２、第２端面３、第３端面４および第４端面５から半導体装置１の内側に離れている。
半導体装置１の表面には、表面電極膜６を覆うパッシベーション膜２４が形成されている。図１に示すように、パッシベーション膜２４には、ソース電極膜７の第１部分１０および第２部分１１の一部を露出させるパッド開口１９が形成され、かつゲート電極膜８のパッド部分１６の一部を露出させるパッド開口２０が形成されている。
【００１３】
パッド開口１９から露出するソース電極膜７の部分はソースパッド２１と称され、パッド開口２０から露出するゲート電極膜８の部分はゲートパッド２２と称される。この実施形態では、パッド開口１９，２０は、それぞれ、平面視四角形状に形成されている。一方、ソースパッド２１を除くソース電極膜７の残りの部分、ゲートパッド２２を除くゲート電極膜８の残りの部分、および外周電極膜９の全体は、パッシベーション膜２４に覆われている。
【００１４】
図３に示すように、半導体装置１には、平面視において、ソース電極膜７を取り囲む複数のガードリングトレンチ２３が形成されている。ガードリングトレンチ２３は、半導体装置１の第１端面２、第２端面３、第３端面４および第４端面５に沿って閉環状に形成されている。なお、複数のガードリングトレンチ２３の具体的な構成について以下で詳しく説明する。
【００１５】
図４は、本発明の一実施形態に係る半導体装置１の要部拡大図である。図５は、図４の二点鎖線Ｖで囲まれた部分の拡大図である。図６は、図５のＶI−ＶI断面を示す図である。図７は、図５のＶII−ＶII断面を示す図である。図８は、図４の二点鎖線ＶIIIで囲まれた部分の拡大図である。図９は、図８のIＸ−IＸ断面を示す図である。図１０は、図８のＸ−Ｘ断面を示す図である。
【００１６】
次に、半導体装置１の素子部２５および外周部２６の具体的な構造をそれぞれ説明する。図４〜図７を参照して素子部２５の構造を説明し、次に、図８〜図１０を参照して外周部２６の構造を説明する。
まず、半導体装置１（後述する半導体基板２９）の素子部２５および外周部２６は、次のように定義されてもよい。
【００１７】
より具体的には、前述したように、ゲート電極膜８は、ソース電極膜７から外側に離れて形成されている。したがって、図４に示すように、ソース電極膜７とゲート電極膜８との間には、いわゆる電極膜が除去された環状の領域２７があり、この領域２７を境界にして、領域２７の内側を素子部２５とし、領域２７の外側を外周部２６と定義してもよい。素子部２５は、主に、半導体装置１の半導体素子構造（たとえば、後述するＭＩＳＦＥＴ構造）が配置される領域であるが、その全体が半導体素子構造である必要はない。つまり、素子部２５の一部に半導体素子構造以外の構造が形成されていてもよいし、外周部２６の一部に半導体素子構造の一部が形成されていてもよい。
【００１８】
また、外周部２６において、半導体装置１の角部には、アライメントマーク２８が形成されている。
＜素子部２５の構造＞
図４〜図７に示すように、半導体装置１は、半導体基板２９と、エピタキシャル層３０とを含む。さらに、半導体装置１は、素子部２５において、ゲートトレンチ３１と、ゲート絶縁膜３２と、ゲート電極３３と、チャネル領域３４と、ソース領域３５と、チャネルコンタクト領域３６と、フィールドトレンチ３７と、本発明の第２絶縁膜の一例としてのフィールドトレンチ絶縁膜３８と、フィールドプレート３９と、層間絶縁膜４０と、本発明の埋め込みコンタクトの一例としてのソースコンタクト４１と、ゲートコンタクト４２と、素子部不純物領域４３と、ドレイン電極４４とを含む。
【００１９】
半導体基板２９は、主面４５と、半導体基板２９の厚さ方向において主面４５の反対側を向く裏面４６とを有する。主面４５は、エピタキシャル層３０に接する面である。裏面４６は、その全面が、半導体装置１の外部に露出している。
半導体基板２９は、この実施形態ではシリコン（Ｓｉ）基板から構成されているが、他の素材（たとえば、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）等）から構成された基板であってもよい。半導体基板２９は、この実施形態ではｎ型である。半導体基板２９は、たとえば、１×１０１９ｃｍ−３〜１×１０２０ｃｍ−３の不純物濃度を有している。また、半導体基板２９の厚さは、たとえば、５０μｍ〜３００μｍである。
【００２０】
エピタキシャル層３０は、半導体基板２９に接しており、かつ半導体基板２９に積層されている。エピタキシャル層３０は、素子主面４７と、エピタキシャル層３０の厚さ方向において素子主面４７の反対側を向く接合面４８とを有する。素子主面４７は、本発明の半導体素子構造の一例としてのＭＩＳＦＥＴ構造が形成された面である。接合面４８は、半導体基板２９の主面４５に接する面である。
【００２１】
エピタキシャル層３０は、この実施形態ではシリコン（Ｓｉ）から構成されているが、他の素材（たとえば、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）等）から構成されていてもよい。
エピタキシャル層３０は、半導体基板２９と同じ導電型を有しており、この実施形態ではｎ型である。エピタキシャル層３０は、半導体基板２９よりも低い不純物濃度を有しており、たとえば、１×１０１５ｃｍ−３〜１×１０１７ｃｍ−３の不純物濃度を有している。したがって、半導体基板２９およびエピタキシャル層３０の導電型を区別するために、たとえば、半導体基板２９の導電型がｎ＋型と定義され、エピタキシャル層３０の導電型がｎ−型と定義されてもよい。また、エピタキシャル層３０の厚さは、たとえば、４．０μｍ〜８．０μｍである。
【００２２】
なお、この実施形態では、半導体基板２９とエピタキシャル層３０とが別々の構成として説明されているが、半導体基板２９とエピタキシャル層３０とを併せて、単に、半導体層と称してもよい。
ゲートトレンチ３１は、エピタキシャル層３０の素子主面４７に形成されている。図５に示すように、ゲートトレンチ３１は、コンタクト部４９と、ゲート部５０とを一体的に含む。ゲート部５０は、ＭＩＳＦＥＴ構造のゲートとして機能する部分である。コンタクト部４９は、ゲート部５０に供給される電流を外部から受け入れる部分である。
【００２３】
コンタクト部４９は、外周部２６に配置されている。コンタクト部４９は、ゲートフィンガー１７の長手方向（延びる方向）に沿って長い直線状に形成されている。
ゲート部５０は、コンタクト部４９から、素子部２５と外周部２６との間の領域２７を横切って、素子部２５まで延びている。より具体的には、ゲート部５０は、コンタクト部４９の長手方向に直交する方向に、ストライプ状に複数本形成されている。複数本のゲート部５０は、コンタクト部４９において、互いに連通している。なお、ゲート部５０の長手方向は、ゲート部５０が延びる方向であり、コンタクト部４９の長手方向に直交する方向である。
【００２４】
複数本のゲート部５０は、図４および図５では、ソース電極膜７の下方の一部のみを示しているが、図示しない範囲で、ソース電極膜７の下方領域全体に配置されていてもよい。また、図示しないが、ゲート電極膜８の枝部１８の下方にコンタクト部４９が形成され、当該コンタクト部４９から、ソース電極膜７の第１部分１０および第２部分１１の両方向に、複数のゲート部５０が延びていてもよい。
【００２５】
また、図５に示すように、平面視におけるコンタクト部４９の幅（コンタクト部４９の長手方向に直交する方向におけるトレンチ幅）は、平面視におけるゲート部５０の幅（ゲート部５０の長手方向に直交する方向におけるトレンチ幅）よりも大きくてもよい。たとえば、コンタクト部４９の幅は、０．５μｍ〜２．０μｍであり、ゲート部５０の幅は、０．２μｍ〜１．０μｍであってもよい。
【００２６】
また、図６に示すように、互いに隣り合うゲート部５０の距離（ゲートトレンチ３１のピッチＰ１）は、たとえば、１．０μｍ〜３．０μｍであってもよい。
また、コンタクト部４９とゲート部５０は、互いに同じ深さＤ１を有しており、たとえば、エピタキシャル層３０の素子主面４７を基準に、０．５μｍ〜２．０μｍの深さを有していてもよい。また、図６に示すように、ゲート部５０は、断面視において、エピタキシャル層３０の素子主面４７から深くなるにしたがって幅が狭まるテーパ形状であってもよい。コンタクト部４９も同様に、図７に示すように、断面視において、エピタキシャル層３０の素子主面４７から深くなるにしたがって幅が狭まるテーパ形状であってもよい。なお、ゲート部５０およびコンタクト部４９がテーパ形状である場合、ゲート部５０およびコンタクト部４９の幅は、エピタキシャル層３０の素子主面４７における幅と定義してもよい。
【００２７】
ゲート絶縁膜３２は、ゲートトレンチ３１の内面に形成されている。より具体的には、コンタクト部４９およびゲート部５０の底面全体および各底面からエピタキシャル層３０の素子主面４７に向かって延びる側面の一部（コンタクト部４９およびゲート部５０の深さ方向途中まで）に形成されている。これにより、コンタクト部４９およびゲート部５０の側面は、エピタキシャル層３０の素子主面４７近傍において選択的に露出した面となっている。
【００２８】
ゲート絶縁膜３２は、この実施形態では、酸化シリコン（ＳｉＯ２）からなっているが、たとえば、窒化シリコン（ＳｉＮ）等の他の絶縁材料からなっていてもよい。また、ゲート絶縁膜３２の厚さは、たとえば、３０ｎｍ〜７０ｎｍである。
ゲート電極３３は、ゲート絶縁膜３２を介してゲートトレンチ３１に埋め込まれている。つまり、ゲートトレンチ３１において、ゲート絶縁膜３２で囲まれた空間がゲート電極３３で埋め尽くされている。この実施形態では、ゲート電極３３は、エピタキシャル層３０の素子主面４７を基準に、ゲートトレンチ３１の深さ方向に下がった位置に上面５１を有している。
【００２９】
ゲート電極３３の上面５１は、ゲートトレンチ３１の深さ方向途中に位置するゲート絶縁膜３２の上端５２と同じ深さ位置にある端部を有していてもよい。一方、図６に示すように、ゲート部５０の幅方向において、ゲート電極３３の上面５１は、中央部が凹んだ円弧状の凹面であってもよい。また、ゲート電極３３は、この実施形態では、不純物が添加されたポリシリコンからなっている。
【００３０】
チャネル領域３４は、図６に示すように、隣り合う複数のゲートトレンチ３１（ゲート部５０）の間の領域に形成されている。より具体的には、エピタキシャル層３０の素子主面４７からゲートトレンチ３１の深さ方向途中部まで形成されている。これにより、チャネル領域３４は、ゲート絶縁膜３２を挟んでゲート電極３３に対向している。また、チャネル領域３４は、図５および図７に示すように、外周部２６において、ゲートトレンチ３１のコンタクト部４９の周囲にも形成されている。
【００３１】
チャネル領域３４の深さは、たとえば、エピタキシャル層３０の素子主面４７を基準に、０．３μｍ〜０．７μｍであってもよい。チャネル領域３４は、この実施形態ではｐ型である。チャネル領域３４は、たとえば、１×１０１６ｃｍ−３〜１×１０１８ｃｍ−３の不純物濃度を有している。
ソース領域３５は、図５および図６に示すように、隣り合う複数のゲートトレンチ３１（ゲート部５０）の間の領域で、かつエピタキシャル層３０の素子主面４７に形成されている。より具体的には、チャネル領域３４の表面部分に形成されている。これにより、ソース領域３５は、エピタキシャル層３０の素子主面４７に露出している。一方、チャネル領域３４は、エピタキシャル層３０の素子主面４７側の端部がソース領域３５で覆われている。また、ソース領域３５は、図５に示すように、素子部２５の一部において、隣り合う複数のゲートトレンチ３１の間の領域に形成されていなくてもよい。この部分においては、チャネル領域３４がエピタキシャル層３０の素子主面４７に露出していてもよい。
【００３２】
ソース領域３５は、ゲートトレンチ３１（ゲート部５０）の側面において、ゲート電極３３およびゲート電極３３の上方でゲートトレンチ３１に埋め込まれた非電極部（この実施形態では、層間絶縁膜４０）に跨っている。これにより、ソース領域３５の一部は、ゲート絶縁膜３２を挟んでゲート電極３３に対向し、かつ残りの部分が、当該非電極部に対向している。また、ソース領域３５は、この実施形態では、ソース領域３５を挟む一対のゲートトレンチ３１の側面から、一対のゲートトレンチ３１の間の領域の中央部に向かうにしたがって浅くなっている。
【００３３】
また、ソース領域３５の深さ（たとえば、最深部の深さ）は、たとえば、エピタキシャル層３０の素子主面４７を基準に、０．１μｍ〜０．３μｍであってもよい。ソース領域３５は、この実施形態ではｎ型である。ソース領域３５は、たとえば、１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３の不純物濃度を有している。
以上より、エピタキシャル層３０の素子主面４７には、ｐ型のチャネル領域３４がｎ型のソース領域３５とｎ型のエピタキシャル層３０との間に挟まれ、ゲート絶縁膜３２を介してゲート電極３３がチャネル領域３４に対向するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）構造が形成されている。
【００３４】
フィールドトレンチ３７は、隣り合う複数のゲートトレンチ３１（ゲート部５０）の間の領域で、かつエピタキシャル層３０の素子主面４７からソース領域３５を貫通してチャネル領域３４に達している。フィールドトレンチ３７は、図５に示すように、素子部２５から、素子部２５と外周部２６との間の領域２７を横切って、外周部２６まで延びている。より具体的には、フィールドトレンチ３７は、ゲートトレンチ３１のゲート部５０と平行に、ストライプ状に複数本形成されている。この実施形態では、ゲートトレンチ３１のゲート部５０とフィールドトレンチ３７とが交互に形成されている。
【００３５】
また、図６に示すように、互いに隣り合うフィールドトレンチ３７の距離（フィールドトレンチ３７のピッチＰ２）は、たとえば、１．５μｍ〜３．０μｍであってもよい。
各フィールドトレンチ３７は、図６に示すように、素子部２５において、第１の幅を有する第１部分５３と、第１の幅よりも狭い第２の幅を有する第２部分５４とを含む。より具体的には、エピタキシャル層３０の素子主面４７から接合面４８に第１部分５３が向かって形成されている。第２部分５４は、第１部分５３の底部から接合面４８に向かって延びている。フィールドトレンチ３７の第１部分５３と第２部分５４との間は、フィールドトレンチ３７の深さ方向下向きに傾斜した段部５５を介して繋がっている。これにより、素子部２５の一部の領域において、フィールドトレンチ３７の側面には、段部５５を境界にして深さ方向上側と下側との間に段差が設けられていてもよい。
【００３６】
なお、素子部２５の他の領域、領域２７および外周部２６においては、フィールドトレンチ３７の側面に段差が設けられていなくてもよい。つまり、図７に示すように、ソースコンタクト４１が埋め込まれた領域においてフィールドトレンチ３７の側面に段差が形成されており、層間絶縁膜４０が埋め込まれた領域においては、フィールドトレンチ３７の側面に段差が形成されていなくてもよい。
【００３７】
たとえば、平面視におけるフィールドトレンチ３７の第１部分５３の幅は、０．１μｍ〜０．３μｍであり、第２部分５４の幅は、０．３μｍ〜０．６μｍであってもよい。
また、フィールドトレンチ３７は、たとえばゲートトレンチ３１と同じ深さＤ２を有しており、たとえば、エピタキシャル層３０の素子主面４７を基準に、０．８μｍ〜２．０μｍの深さを有していてもよい。また、図６に示すように、フィールドトレンチ３７の第１部分５３および第２部分５４のそれぞれは、断面視において、エピタキシャル層３０の素子主面４７から深くなるにしたがって幅が狭まるテーパ形状であってもよい。なお、フィールドトレンチ３７の第１部分５３および第２部分５４がテーパ形状である場合、第１部分５３および第２部分５４の幅は、それぞれの上端部における幅と定義してもよい。
【００３８】
チャネルコンタクト領域３６は、フィールドトレンチ３７の側面に露出するように形成されている。より具体的には、フィールドトレンチ３７の側面において、第１部分５３と第２部分５４との間の境界（この実施形態では、段部５５）に跨っている。チャネルコンタクト領域３６の上部は、ソース領域３５に接している。チャネルコンタクト領域３６は、この実施形態ではｐ型である。チャネルコンタクト領域３６は、たとえば、１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３の不純物濃度を有している。
【００３９】
フィールドトレンチ絶縁膜３８は、フィールドトレンチ３７の内面に形成されている。より具体的には、フィールドトレンチ３７の第２部分５４の底面全体および当該底面からエピタキシャル層３０の素子主面４７に向かって延びる第２部分５４の側面の一部（第２部分５４の深さ方向途中まで）に形成されている。これにより、フィールドトレンチ３７の第１部分５３および段部５５の全体は露出した面であり、かつ第２部分５４の側面は、段部５５近傍において選択的に露出した面となっている。
【００４０】
フィールドトレンチ絶縁膜３８は、この実施形態では、酸化シリコン（ＳｉＯ２）からなっているが、たとえば、窒化シリコン（ＳｉＮ）等の他の絶縁材料からなっていてもよい。また、フィールドトレンチ絶縁膜３８の厚さは、たとえば、３０ｎｍ〜７０ｎｍである。
フィールドプレート３９は、フィールドトレンチ絶縁膜３８を介してフィールドトレンチ３７に埋め込まれている。つまり、フィールドトレンチ３７において、フィールドトレンチ絶縁膜３８で囲まれた空間がフィールドプレート３９で埋め尽くされている。この実施形態では、フィールドプレート３９は、段部５５を基準に、フィールドトレンチ３７の第２部分５４の深さ方向に下がった位置に第１上面５６を有している。この実施形態では、フィールドプレート３９の第１上面５６は、チャネルコンタクト領域３６の下端よりも上方に位置している。これにより、チャネルコンタクト領域３６の一部は、フィールドトレンチ絶縁膜３８を挟んでフィールドプレート３９に対向している。
【００４１】
フィールドプレート３９の第１上面５６は、フィールドトレンチ３７の第２部分５４の深さ方向途中に位置するフィールドトレンチ絶縁膜３８の上端５７と同じ深さ位置にある端部を有していてもよい。一方、フィールドプレート３９は、フィールドトレンチ３７が第１部分５３および第２部分５４の二段に形成されていない領域では、図７に示すように、第１上面５６よりも上方に位置する第２上面５８を有していてもよい。また、フィールドプレート３９は、この実施形態では、不純物が添加されたポリシリコンからなっている。
【００４２】
層間絶縁膜４０は、エピタキシャル層３０の素子主面４７の全域に形成されている。層間絶縁膜４０は、この実施形態では、酸化シリコン（ＳｉＯ２）から構成されているが、他の絶縁材料（たとえば、窒化シリコン（ＳｉＮ）等）から構成されていてもよい。また、層間絶縁膜４０の厚さは、たとえば、０．１μｍ〜１．５μｍである。
層間絶縁膜４０には、ゲートコンタクトホール５９およびソースコンタクトホール６０が形成されている。
【００４３】
ゲートコンタクトホール５９は、図５および図７に示すように、層間絶縁膜４０の表面からゲートトレンチ３１のコンタクト部４９に向かって形成されている。この実施形態では、ゲートコンタクトホール５９は、ゲートトレンチ３１のコンタクト部４９の長手方向に沿って長い直線状に形成されている。ゲートコンタクトホール５９は、層間絶縁膜４０を厚さ方向に貫通し、かつコンタクト部４９内のゲート電極３３の深さ方向途中部にまで達している。また、ゲートコンタクトホール５９は、ゲートトレンチ３１のコンタクト部４９よりも狭い幅を有している。
【００４４】
ゲートコンタクト４２は、ゲートコンタクトホール５９に配置され、かつゲート電極３３に接続されている。また、ゲートコンタクト４２は、この実施形態では、タングステン（Ｗ）から構成されているが、他の導電材料（たとえば、銅（Ｃｕ）等）から構成されていてもよい。
ソースコンタクトホール６０は、図５〜図７に示すように、層間絶縁膜４０の表面からフィールドトレンチ３７に向かって形成されている。この実施形態では、ソースコンタクトホール６０は、フィールドトレンチ３７が第１部分５３および第２部分５４の二段に形成された領域において、フィールドトレンチ３７の長手方向に沿って長い直線状に形成されている。ソースコンタクトホール６０は、層間絶縁膜４０を厚さ方向に貫通し、かつフィールドトレンチ３７の第１部分５３に連通している。また、ソースコンタクトホール６０は、フィールドトレンチ３７の第１部分５３よりも広い幅を有している。
【００４５】
ソースコンタクト４１は、ソースコンタクトホール６０に配置され、かつフィールドトレンチ３７のフィールドプレート３９の上方部分に配置されている。ソースコンタクト４１は、フィールドトレンチ３７内で、ソース領域３５、チャネルコンタクト領域３６およびフィールドプレート３９に接続されている。この実施形態では、フィールドプレート３９が、互いに異なる高さ位置に第１上面５６および第２上面５８を有している。そのため、図７に示すように、フィールドトレンチ３７の長手方向に沿う断面視においては、ソースコンタクト４１が、フィールドプレート３９の一部に選択的に埋め込まれている。
【００４６】
また、ソースコンタクト４１は、この実施形態では、タングステン（Ｗ）から構成されているが、他の導電材料（たとえば、銅（Ｃｕ）等）から構成されていてもよい。
ソース電極膜７およびゲート電極膜８は、層間絶縁膜４０上に形成されている。ソース電極膜７は、ソースコンタクト４１に接続されている。これにより、ソース電極膜７は、ソースコンタクト４１を介して、ソース領域３５、チャネルコンタクト領域３６およびフィールドプレート３９に電気的に接続されている。一方、ゲート電極膜８（ゲートフィンガー１７）は、ゲートコンタクト４２に接続されている。これにより、ゲート電極膜８は、ゲートコンタクト４２を介して、ゲート電極３３に電気的に接続されている。
【００４７】
素子部不純物領域４３は、図６および図７に示すように、素子部２５において、隣り合う複数のゲートトレンチ３１の間の領域の下方に形成されている。この実施形態では、フィールドトレンチ３７の周囲に形成されている。素子部不純物領域４３は、この実施形態ではｐ型である。素子部不純物領域４３は、たとえば、１×１０１５ｃｍ−３〜１×１０１８ｃｍ−３の不純物濃度を有している。
【００４８】
素子部不純物領域４３は、第１部分６１と、第２部分６２とを含む。素子部不純物領域４３の第１部分６１は、フィールドトレンチ３７の下方に離れて形成されており、かつ図７に示すように、フィールドトレンチ３７の長手方向に沿って延びている。たとえば、素子部不純物領域４３の第１部分６１は、エピタキシャル層３０の素子主面４７を基準に、１．４μｍ〜４．０μｍの深さＤ３を有している。
【００４９】
素子部不純物領域４３の第２部分６２は、チャネル領域３４に一体的に接続され、チャネル領域３４からエピタキシャル層３０の接合面４８に向かって選択的に突出している。また、素子部不純物領域４３の第２部分６２は、図７に示すように、フィールドトレンチ３７の長手方向に沿って延びている。たとえば、素子部不純物領域４３の第２部分６２は、エピタキシャル層３０の素子主面４７を基準に、１．０μｍ〜３．０μｍの深さＤ４を有している。
【００５０】
前述のように、チャネル領域３４の一部が、外周部２６において、ゲートトレンチ３１のコンタクト部４９の周囲に形成されている。したがって、素子部不純物領域４３の第２部分６２は、外周部２６のチャネル領域３４からも突出しており、かつゲートトレンチ３１のコンタクト部４９の底部に形成されていてもよい。
また、素子部不純物領域４３の第１部分６１と第２部分６２とは互いに離れている。これにより、素子部不純物領域４３の第１部分６１と第２部分６２との間には、エピタキシャル層３０のｎ型部分６３が介在している。
【００５１】
素子部不純物領域４３は、さらに、ゲートトレンチ３１のコンタクト部４９の下方に形成された第３部分６４を含んでいてもよい。素子部不純物領域４３の第３部分６４は、ゲートトレンチ３１のコンタクト部４９の底部の第２部分６２に一体的に接続され、当該第２部分６２からエピタキシャル層３０の接合面４８に向かって選択的に突出している。また、素子部不純物領域４３の第３部分６４は、素子部不純物領域４３の第１部分６１から離れている。また、素子部不純物領域４３の第３部分６４は、素子部不純物領域４３の第１部分６１と同じ深さを有している。
【００５２】
ドレイン電極４４は、半導体基板２９の裏面４６に形成されている。ドレイン電極４４は、半導体基板２９の裏面４６全体に接合されている。ドレイン電極４４は、この実施形態では、ＡｌＣｕ（アルミニウムとＣｕの合金）から構成されているが、他の導電材料（たとえば、アルミニウム等）から構成されていてもよい。
＜外周部２６の構造＞
図８〜図１０に示すように、半導体装置１は、外周部２６において、複数のガードリングトレンチ２３と、本発明の第１絶縁膜の一例としての絶縁膜６５と、本発明の導電材の一例としての埋め込み導電材６６と、外周部不純物領域６７とを含む。
【００５３】
複数のガードリングトレンチ２３は、エピタキシャル層３０の素子主面４７に形成されている。複数のガードリングトレンチ２３は、この実施形態では、たとえば外周部２６の内側から外側に向かって、第１単位６８、第２単位６９、第３単位７０および第４単位７１を含む。第１単位６８、第２単位６９、第３単位７０および第４単位７１は、それぞれ、複数のガードリングトレンチ２３からなる集合体である。この実施形態では、第１単位６８は、４本のガードリングトレンチ２３を含み、第２単位６９は、７本のガードリングトレンチ２３を含み、第３単位７０は、４本のガードリングトレンチ２３を含み、第４単位７１は、３本のガードリングトレンチ２３を含む。
【００５４】
互いに隣り合うガードリングトレンチ２３の距離（ガードリングトレンチ２３のピッチ）は、第１単位６８、第２単位６９、第３単位７０および第４単位７１ごとに、互いに異なっていてもよい。この実施形態では、第１単位６８のガードリングトレンチ２３のピッチＰ３が、第２単位６９のガードリングトレンチ２３のピッチＰ４よりも大きい。たとえば、第１単位６８のガードリングトレンチ２３のピッチＰ３が、１．０μｍ〜３．０μｍであり、第２単位６９のガードリングトレンチ２３のピッチＰ４が、０．５μｍ〜２．５μｍであってもよい。
【００５５】
第３単位７０および第４単位７１のガードリングトレンチ２３のピッチＰ５，Ｐ６も、第１単位６８のガードリングトレンチ２３のピッチＰ３よりも狭くてもよい。この実施形態は、第３単位７０および第４単位７１のガードリングトレンチ２３のピッチＰ５，Ｐ６は、第２単位６９のガードリングトレンチ２３のピッチＰ４と同じである。
一方、複数のガードリングトレンチ２３の深さＤ５は、第１単位６８、第２単位６９、第３単位７０および第４単位７１全てにおいて同じであってもよい。また、複数のガードリングトレンチ２３の深さＤ５は、ゲートトレンチ３１の深さＤ１と同じであってもよい。つまり、複数のガードリングトレンチ２３は、エピタキシャル層３０の素子主面４７を基準に、０．８μｍ〜２．０μｍの深さを有していてもよい。
【００５６】
絶縁膜６５は、各ガードリングトレンチ２３の内面に形成されている。より具体的には、ガードリングトレンチ２３の底面全体および各底面からエピタキシャル層３０の素子主面４７に向かって延びる側面の一部（ガードリングトレンチ２３の深さ方向途中まで）に形成されている。これにより、ガードリングトレンチ２３の側面は、エピタキシャル層３０の素子主面４７近傍において選択的に露出した面となっている。
【００５７】
絶縁膜６５は、この実施形態では、酸化シリコン（ＳｉＯ２）からなっているが、たとえば、窒化シリコン（ＳｉＮ）等の他の絶縁材料からなっていてもよい。また、絶縁膜６５の厚さは、たとえば、３０ｎｍ〜７０ｎｍである。
埋め込み導電材６６は、絶縁膜６５を介して各ガードリングトレンチ２３に埋め込まれている。つまり、ガードリングトレンチ２３において、絶縁膜６５で囲まれた空間が埋め込み導電材６６で埋め尽くされている。この実施形態では、埋め込み導電材６６は、エピタキシャル層３０の素子主面４７を基準に、ガードリングトレンチ２３の深さ方向に下がった位置に上面７２を有している。
【００５８】
埋め込み導電材６６の上面７２は、ガードリングトレンチ２３の深さ方向途中に位置する絶縁膜６５の上端７３と同じ深さ位置にある端部を有していてもよい。また、埋め込み導電材６６は、この実施形態では、不純物が添加されたポリシリコンからなっている。
外周部不純物領域６７は、この実施形態ではｐ型である。素子部不純物領域４３は、たとえば、１×１０１５ｃｍ−３〜１×１０１８ｃｍ−３の不純物濃度を有している。
【００５９】
外周部不純物領域６７は、この実施形態では、ベース部分７４と、第１部分７５と、第２部分７６と、第３部分７７と、第４部分７８とを含む。
外周部不純物領域６７のベース部分７４は、素子部２５から外周部２６のゲートトレンチ３１のコンタクト部４９の周囲に進出したチャネル領域３４から、さらに外側に延びた不純物領域である。より具体的には、外周部不純物領域６７のベース部分７４は、複数のガードリングトレンチ２３の第１単位６８と第２単位６９との間に連続して形成され、隣り合う複数のガードリングトレンチ２３の間の領域および複数のガードリングトレンチ２３の底部に配置され、かつエピタキシャル層３０の素子主面４７に露出している。つまり、第１単位６８および第２単位６９の周囲の外周部不純物領域６７のベース部分７４は、各ガードリングトレンチ２３の底部で互いに繋がっている。また、ベース部分７４は、エピタキシャル層３０の素子主面４７を基準に、たとえば、０．８μｍ〜２．５μｍの深さＤ６を有している。
【００６０】
外周部不純物領域６７の第１部分７５は、図９に示すように、第１単位６８に属する複数のガードリングトレンチ２３の下方に配置されている。より具体的には、外周部不純物領域６７の第１部分７５は、複数のガードトレンチの下方でベース部分７４に一体的に接続され、外周部不純物領域６７のベース部分７４からエピタキシャル層３０の接合面４８に向かって選択的に突出している。外周部不純物領域６７の第１部分７５は、ガードリングトレンチ２３の長手方向に沿って延びる閉環状に形成されている。また、第１部分７５は、エピタキシャル層３０の素子主面４７を基準に、たとえば、１．４μｍ〜４．０μｍの深さＤ７（本発明の第１の深さの一例）を有している。
【００６１】
外周部不純物領域６７の第２部分７６は、図９に示すように、第２単位６９に属する複数のガードリングトレンチ２３の下方に配置されている。より具体的には、外周部不純物領域６７の第２部分７６は、複数のガードトレンチの下方でベース部分７４に一体的に接続され、外周部不純物領域６７のベース部分７４からエピタキシャル層３０の接合面４８に向かって選択的に突出している。外周部不純物領域６７の第２部分７６は、ガードリングトレンチ２３の長手方向に沿って延びる閉環状に形成されている。また、第２部分７６は、エピタキシャル層３０の素子主面４７を基準に、第１部分７５の深さＤ７よりも浅く、たとえば、１．２μｍ〜３．５μｍの深さＤ８（本発明の第２の深さの一例）を有している。
【００６２】
外周部不純物領域６７の第３部分７７は、図１０に示すように、第３単位７０において隣り合う複数のガードリングトレンチ２３の間の領域に配置され、かつエピタキシャル層３０の素子主面４７を基準に、ガードリングトレンチ２３の深さ方向途中部までの深さを有している。これにより、第３単位７０のガードリングトレンチ２３の側面には、上側でｐ型の外周部不純物領域６７の第３部分７７が露出し、下側でエピタキシャル層３０のｎ型部分７９が露出している。また、第３単位７０の複数のガードリングトレンチ２３の底部も、エピタキシャル層３０のｎ型部分７９で構成されている。また、外周部不純物領域６７の第３部分７７は、エピタキシャル層３０の素子主面４７を基準に、第１部分７５および第２部分７６の深さＤ７，Ｄ８よりも浅く、たとえば、０．３μｍ〜０．７μｍの深さＤ９を有している。
【００６３】
一方、第４単位７１において、互いに隣り合うガードリングトレンチ２３の間の領域は、ガードリングトレンチ２３の深さ方向全体にわたって、エピタキシャル層３０のｎ型部分８０で構成されている。つまり、第４単位７１において、互いに隣り合うガードリングトレンチ２３の間の領域には、外周部不純物領域６７が形成されていなくてもよい。
このように、この実施形態では、外周部２６の外側に向かって順に配置された第１単位６８、第２単位６９および第３単位７０の外周部不純物領域６７が、外側に向かって順に浅く形成されている。これにより、図９および図１０に示すように、外周部不純物領域６７が、断面視において、外周部２６の外側に向かって階段状に形成されている。
【００６４】
外周部不純物領域６７の第４部分７８は、複数のガードリングトレンチ２３の最も外側のガードリングトレンチ２３よりもエピタキシャル層３０の外側に形成されている。外周部不純物領域６７の第４部分７８は、エピタキシャル層３０の素子主面４７に沿う方向において、外周部不純物領域６７の第３部分７７から離れ、かつ半導体装置１の端面から離れている。外周部不純物領域６７の第４部分７８は、図８に示すように、ガードリングトレンチ２３の長手方向に沿って延びる閉環状に形成されている。
【００６５】
外周部不純物領域６７の第４部分７８は、エピタキシャル層３０の素子主面４７を基準に、ガードリングトレンチ２３よりも深い深さＤ１０を有している。この実施形態では、外周部不純物領域６７の第４部分７８の深さＤ１０は、ベース部分７４よりも深く、第２部分７６よりも浅くなっている。たとえば、第４部分７８は、エピタキシャル層３０の素子主面４７を基準に、たとえば、１．０μｍ〜３．０μｍの深さを有していてもよい。
【００６６】
エピタキシャル層３０の素子主面４７には、さらに、導電リング８１が形成されている。導電リング８１は、ガードリングトレンチ２３と同様に、半導体装置１の第１端面２、第２端面３、第３端面４および第４端面５に沿って延びる閉環状に形成されている。導電リング８１は、図８および図１０に示すように、複数のガードリングトレンチ２３の最も外側のガードリングトレンチ２３と、これよりも内側の少なくとも１つのガードリングトレンチ２３を覆うように配置されている。この実施形態では、導電リング８１は、第４単位７１の複数のガードリングトレンチ２３を覆うように配置されている。
【００６７】
導電リング８１は、この実施形態では、ガードリングトレンチ２３に埋め込まれた埋め込み導電材６６と一体的に形成されている。つまり、導電リング８１は、不純物が添加されたポリシリコンからなっていてもよい。また、導電リング８１は、複数のガードリングトレンチ２３の最も外側のガードリングトレンチ２３よりも外側に引き出された引き出し部８２を有している。当該引き出し部８２は、外周部不純物領域６７の第４部分７８とエピタキシャル層３０のｎ型部分８０との境界に跨っている。これにより、引き出し部８２は、絶縁膜６５を介して、外周部不純物領域６７の第４部分７８とエピタキシャル層３０のｎ型部分８０に対向している。
【００６８】
層間絶縁膜４０は、外周部２６において、エピタキシャル層３０の素子主面４７上に形成され、かつ導電リング８１を覆っている。層間絶縁膜４０には、第１コンタクトホール８３および第２コンタクトホール８４が形成されている。
第１コンタクトホール８３は、図８および図１０に示すように、層間絶縁膜４０の表面から導電リング８１に向かって形成されている。この実施形態では、第１コンタクトホール８３は、導電リング８１の長手方向に沿って延びる閉環状に形成されている。第１コンタクトホール８３は、層間絶縁膜４０を厚さ方向に貫通し、かつ導電リング８１の厚さ方向途中部にまで達している。
【００６９】
第１コンタクトホール８３には、第１コンタクト８５が配置されている。第１コンタクト８５は、導電リング８１に接続されている。また、第１コンタクト８５は、この実施形態では、タングステン（Ｗ）から構成されているが、他の導電材料（たとえば、銅（Ｃｕ）等）から構成されていてもよい。
第２コンタクトホール８４は、図８および図１０に示すように、層間絶縁膜４０の表面から外周部不純物領域６７の第４部分７８に向かって形成されている。この実施形態では、第２コンタクトホール８４は、外周部不純物領域６７の第４部分７８の長手方向に沿って延びる閉環状に形成されている。第２コンタクトホール８４は、層間絶縁膜４０を厚さ方向に貫通し、かつ第４部分７８の深さ方向途中部にまで達している。
【００７０】
第２コンタクトホール８４には、第２コンタクト８６が配置されている。第２コンタクト８６は、導電リング８１に接続されている。また、第２コンタクト８６は、この実施形態では、タングステン（Ｗ）から構成されているが、他の導電材料（たとえば、銅（Ｃｕ）等）から構成されていてもよい。
前述したように、外周電極膜９は、ゲート電極膜８から外側に離れて形成されている。したがって、図８〜図１０に示すように、ゲート電極膜８と外周電極膜９との間には、いわゆる電極膜が除去された環状の領域８７がある。
【００７１】
この実施形態では、ゲート電極膜８は、第１単位６８の複数のガードリングトレンチ２３と、第２単位６９の複数のガードリングトレンチ２３の一部とを覆っている。一方、外周電極膜９は、第４単位７１の複数のガードリングトレンチ２３と、外周部不純物領域６７の第４部分７８とを覆っている。したがって、第２単位６９の複数のガードリングトレンチ２３の残りと、外周部不純物領域６７の第３単位７０の複数のガードリングトレンチ２３とは、層間絶縁膜４０を介して領域８７に対向している。
【００７２】
外周電極膜９は、第１コンタクト８５を介して導電リング８１に接続され、かつ第２コンタクト８６を介して外周部不純物領域６７の第４部分７８に接続されている。これにより、外周部不純物領域６７の第４部分７８は、複数のガードリングトレンチ２３の最も外側のガードリングトレンチ２３に埋め込まれた埋め込み導電材６６に電気的に接続されている。
【００７３】
次に、半導体装置１の製造方法について説明する。図１１〜図２５は、半導体装置１の製造工程を工程順に示す図である。図１１〜図２５は、図９に対応する図面である。その他の断面図である図６、図７および図１０に対応する製造工程図は省略する。
まず、図１１に示すように、半導体基板２９の主面４５に、エピタキシャル法によって、ｎ型不純物が注入されたエピタキシャル層３０が形成される。ｎ型不純物としては、たとえば、Ｐ（リン）、Ａｓ（砒素）、Ｓｂ（アンチモン）等を適用することができる（以下、同じ）。
【００７４】
次に、図１２に示すように、エピタキシャル層３０の素子主面４７が選択的に除去されることによって、ゲートトレンチ３１が形成され、かつフィールドトレンチ３７が形成される。ゲートトレンチ３１およびフィールドトレンチ３７は、たとえば、ドライエッチングによって形成されてもよい。
次に、図１３に示すように、半導体基板２９の主面４５に、ｐ型不純物が、第１エネルギ（たとえば、３０ｋｅＶ程度のエネルギ）で選択的に注入される。より具体的には、チャネル領域３４、素子部不純物領域４３の第１部分６１、第２部分６２および第３部分６４、ならびに外周部不純物領域６７のベース部分７４、第１部分７５、第２部分７６、第３部分７７および第４部分７８を形成すべき領域に、ｐ型不純物が注入される。ｐ型不純物としては、たとえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）、Ｇａ（ガリウム）等を適用することができる。
【００７５】
なお、図１３以降の図において、第１エネルギで不純物が注入された注入箇所８８は「＊」で示されている。
次に、図１４に示すように、半導体基板２９の主面４５に、ｐ型不純物が、第１エネルギよりも強い第２エネルギ（たとえば、１８０ｋｅＶ程度のエネルギ）で選択的に注入される。より具体的には、素子部不純物領域４３の第２部分６２および第３部分６４、ならびに外周部不純物領域６７のベース部分７４、第１部分７５、第２部分７６および第４部分７８を形成すべき領域に、ｐ型不純物が注入される。なお、図１４以降の図において、第２エネルギで不純物が注入された注入箇所８９は「ｖ」で示されている。
【００７６】
次に、図１５に示すように、半導体基板２９の主面４５に、ｐ型不純物が、第２エネルギよりも強い第３エネルギ（たとえば、３６０ｋｅＶ程度のエネルギ）で選択的に注入される。より具体的には、素子部不純物領域４３の第１部分６１および第３部分６４、ならびに外周部不純物領域６７の第１部分７５および第４部分７８を形成すべき領域に、ｐ型不純物が注入される。なお、図１５において、第３エネルギで不純物が注入された注入箇所９０は「−」で示されている。
【００７７】
次に、図１６に示すように、エピタキシャル層３０が熱処理されることによって、図１３〜図１５の工程で注入した不純物イオンが拡散する。これにより、素子部不純物領域４３および外周部不純物領域６７が形成される。また、注入箇所８８に注入された不純物の拡散によって、エピタキシャル層３０の素子主面４７に、ｐ型部分９１が形成される。
次に、図１７に示すように、エピタキシャル層３０が熱酸化されることによって、エピタキシャル層３０の素子主面４７全体に、絶縁膜９２が形成される。絶縁膜９２は、ゲートトレンチ３１およびフィールドトレンチ３７の内面にも形成される。
【００７８】
次に、図１８に示すように、たとえば、ＣＶＤ法によって、絶縁膜９２全体を覆うように、導電材料９３が堆積される。この実施形態では、導電材料９３は、たとえば不純物が添加されたポリシリコンであってもよい。
次に、図１９に示すように、堆積した導電材料９３および絶縁膜９２の一部が、たとえば、エッチバックによって、選択的に除去される。これにより、導電材料９３の残りの部分からなるゲート電極３３、フィールドプレート３９、埋め込み導電材６６および導電リング８１が得られ、かつ絶縁膜９２の残りの部分からなるゲート絶縁膜３２、フィールドトレンチ絶縁膜３８および絶縁膜６５が得られる。
【００７９】
次に、図２０に示すように、半導体基板２９の主面４５に、ｐ型不純物が、第１エネルギと第２エネルギとの間の第４エネルギ（たとえば、８０ｋｅＶ程度のエネルギ）で選択的に注入される。より具体的には、チャネル領域３４、素子部不純物領域４３および外周部不純物領域６７を形成すべき領域に、ｐ型不純物が注入される。その後、エピタキシャル層３０が熱処理されることによって、この工程で注入した不純物イオンが拡散する。これにより、チャネル領域３４が形成される。素子部２５において、ｐ型部分９１および素子部不純物領域４３の第２部分６２は、チャネル領域３４と一体化する。また、外周部２６において、ｐ型部分９１は、外周部不純物領域６７のベース部分７４と一体化する。また、外周部２６において、ｐ型部分９１は、外周部不純物領域６７の第４部分７８と一体化する。
【００８０】
次に、図２１には示されていないが、半導体基板２９の主面４５に、ｎ型不純物が選択的に注入される。より具体的には、ソース領域３５を形成すべき領域に、ｎ型不純物が注入される。その後、エピタキシャル層３０が熱処理されることによって、この工程で注入した不純物イオンが拡散する。これにより、ソース領域３５が形成される。
次に、図２２には示されていないがに示すように、半導体基板２９の主面４５に、ｐ型不純物が選択的に注入される。より具体的には、チャネルコンタクト領域３６を形成すべき領域に、ｐ型不純物が注入される。その後、エピタキシャル層３０が熱処理されることによって、この工程で注入した不純物イオンが拡散する。これにより、チャネルコンタクト領域３６が形成される。
【００８１】
次に、図２３に示すように、たとえば、ＣＶＤ法によって、エピタキシャル層３０の素子主面４７の全面を覆うように、層間絶縁膜４０が形成される。次に、層間絶縁膜４０が選択的にエッチングされることによって、ゲートコンタクトホール５９、ソースコンタクトホール６０、第１コンタクトホール８３および第２コンタクトホール８４が形成される。なお、この実施形態では、ゲートコンタクトホール５９、ソースコンタクトホール６０、第１コンタクトホール８３および第２コンタクトホール８４は、同一工程で形成されているが、別々のエッチング工程を経て形成されてもよい。
【００８２】
また、これらのコンタクトホール５９，６０，８３，８４は、エピタキシャル層３０の素子主面４７よりも下方にオーバーエッチングとなるように形成される。したがって、このオーバーエッチング時に、フィールドトレンチ３７に、段部５５および第２部分６２が形成される。
次に、図２４には示されていないが、たとえば、スパッタ法によって、ソースコンタクト４１、ゲートコンタクト４２、第１コンタクト８５および第２コンタクト８６の導電材料が層間絶縁膜４０上に堆積される。その後、層間絶縁膜４０の表面上の導電材料が、たとえば、ＣＭＰ法によって、除去される。これにより、ソースコンタクトホール６０、ゲートコンタクトホール５９、第１コンタクトホール８３および第２コンタクトホール８４に残った導電材料からなる、ソースコンタクト４１、ゲートコンタクト４２、第１コンタクト８５および第２コンタクト８６が得られる。
【００８３】
次に、図２５に示すように、たとえば、スパッタ法によって、表面電極膜６の導電材料が層間絶縁膜４０上に堆積される。その後、当該導電材料が選択的に除去されることによって、ソース電極膜７、ゲート電極膜８および外周電極膜９が得られる。その後、半導体基板２９の裏面４６にドレイン電極４４が形成されることによって、半導体装置１が得られる。
【００８４】
以上のように、この実施形態に係る半導体装置１によれば、外周部２６の外側に向かって順に配置された第１単位６８および第２単位６９の外周部不純物領域６７が、外側に向かって順に浅く形成されている。これにより、図９に示すように、外周部不純物領域６７が、断面視において、外周部２６の外側に向かって階段状に形成されている。そのため、外周部２６の外側に向かって空乏層が延びやすくなるため、外周部における電界集中を緩和することができる。
【００８５】
たとえば、図９に示す外周部不純物領域６７の第１部分７５および第２部分７６を備える構造の電界分布と、上記構造から第２部分７６を除いた構造の電界分布とをシミュレーションによって比較した。その結果、外周部不純物領域６７の第１部分７５および第２部分７６の両方を備える構造では、第２部分７６を備えない構造の電界集中強度の約８５％まで電界集中強度を緩和できることが確認できた。
【００８６】
以上、本発明の実施形態について説明したが、本発明は、他の形態で実施することもできる。
たとえば、前述の実施形態では、第１単位６８のガードリングトレンチ２３のピッチＰ３が、第２単位６９のガードリングトレンチ２３のピッチＰ４よりも大きい。これに対し、図２６に示すように、第１単位６８のガードリングトレンチ２３のピッチＰ３が、第２単位６９のガードリングトレンチ２３のピッチＰ４よりも小さくてもよい。この構成によれば、電界集中が起きやすいゲートトレンチ３１のコンタクト部４９付近において、隣り合うガードリングトレンチ２３の間に等電位線が入り込みにくくなる。これにより、外周部２６の外側に向かって空乏層を、一層延びやすくすることができる。
【００８７】
また、前述の実施形態では、第３単位７０および第４単位７１において、互いに隣り合うガードリングトレンチ２３の間の領域は、その一部もしくは全体がエピタキシャル層３０のｎ型部分７９，８０で構成されている。これに対し、図２７に示すように、第３単位７０および第４単位７１においても、第２単位６９から連なって、外周部不純物領域６７のベース部分７４および第２部分７６が形成されていてもよい。この場合、ベース部分７４は、第４部分７８と繋がっていてもよい。
【００８８】
また、たとえば、半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
また、たとえば、半導体装置１が備える半導体素子構造は、前述のようなＭＩＳＦＥＴ構造に限らず、ＩＧＢＴ、ショットキーバリアダイオード等の他の素子構造であってもよい。
【００８９】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００９０】
１  半導体装置
２３  ガードリングトレンチ
２５  素子部
２６  外周部
２９  半導体基板
３０  エピタキシャル層
３１  ゲートトレンチ
３２  ゲート絶縁膜
３３  ゲート電極
３４  チャネル領域
３５  ソース領域
３７  フィールドトレンチ
３８  フィールドトレンチ絶縁膜
３９  フィールドプレート
４１  ソースコンタクト
４３  素子部不純物領域
４５  （半導体基板）主面
４６  （半導体基板）裏面
４７  （エピタキシャル層）素子主面
４８  （エピタキシャル層）接合面
６１  （素子部不純物領域）第１部分
６２  （素子部不純物領域）第２部分
６５  絶縁膜
６６  埋め込み導電材
６７  外周部不純物領域
６８  第１単位
６９  第２単位
７０  第３単位
７１  第４単位
７４  （外周部不純物領域）ベース部分
７５  （外周部不純物領域）第１部分
７６  （外周部不純物領域）第２部分
７７  （外周部不純物領域）第３部分
７８  （外周部不純物領域）第４部分
Ｄ３  （素子部不純物領域の第１部分）深さ
Ｄ５  （ガードリングトレンチ）深さ
Ｄ７  （外周部不純物領域の第１部分）深さ
Ｄ８  （外周部不純物領域の第２部分）深さ
Ｄ９  （外周部不純物領域の第３部分）深さ
Ｄ１０  （外周部不純物領域の第４部分）深さ
【図１】
2020136472.tif 000003
【図２】
2020136472.tif 000004
【図３】
2020136472.tif 000005
【図４】
2020136472.tif 000006
【図５】
2020136472.tif 000007
【図６】
2020136472.tif 000008
【図７】
2020136472.tif 000009
【図８】
2020136472.tif 000010
【図９】
2020136472.tif 000011
【図１０】
2020136472.tif 000012
【図１１】
2020136472.tif 000013
【図１２】
2020136472.tif 000014
【図１３】
2020136472.tif 000015
【図１４】
2020136472.tif 000016
【図１５】
2020136472.tif 000017
【図１６】
2020136472.tif 000018
【図１７】
2020136472.tif 000019
【図１８】
2020136472.tif 000020
【図１９】
2020136472.tif 000021
【図２０】
2020136472.tif 000022
【図２１】
2020136472.tif 000023
【図２２】
2020136472.tif 000024
【図２３】
2020136472.tif 000025
【図２４】
2020136472.tif 000026
【図２５】
2020136472.tif 000027
【図２６】
2020136472.tif 000028
【図２７】
2020136472.tif 000029