(57)【要約】【課題】ＴＦＴで構成された駆動回路を実装するパッシブマトリクス構造の感圧センサに対し、特に大面積化した際の良品率を改善する。【解決手段】１つ以上の駆動電極が形成された上部マトリクスフィルムと、１つ以上の検出電極が形成された下部マトリクスフィルムと、上部マトリクスフィルムと下部マトリクスフィルムとの間に挿入された感圧導電材料層と、上部マトリクスフィルムに貼付実装され、１段分のシフトレジスタが形成された単位スキャンドライバが１つ以上実装された上部接続配線フィルムと、下部マトリクスフィルムに貼付実装され、１段分のシフトレジスタが形成された単位データセレクタが１つ以上実装された下部接続配線フィルムとを備え、上部接続配線フィルムは、単位スキャンドライバと駆動電極とを電気的に接続し、下部接続配線フィルムは、単位データセレクタと検出電極とを電気的に接続する。【選択図】図２
2020034396.tif 000002
【特許請求の範囲】
【請求項１】
１つ以上の駆動電極が形成された上部マトリクスフィルム（第２の基材）と、
１つ以上の検出電極が形成された下部マトリクスフィルム（第３の基材）と、
前記上部マトリクスフィルム（第２の基材）と前記下部マトリクスフィルム（第３の基材）との間に挿入された感圧導電材料層と、
前記上部マトリクスフィルム（第２の基材）に貼付実装されるとともに、１段分のシフトレジスタが形成された単位スキャンドライバ（第１の基材）が実装された上部接続配線フィルム（第５の基材）と、
前記下部マトリクスフィルム（第３の基材）に貼付実装されるとともに、１段分のシフトレジスタが形成された単位データセレクタ（第４の基材）が実装された下部接続配線フィルム（第６の基材）とを備え、
前記上部接続配線フィルムは、
前記単位スキャンドライバと前記駆動電極とを電気的に接続し、
前記下部接続配線フィルムは、
前記単位データセレクタと前記検出電極とを電気的に接続することを特徴とする感圧センサ。
【請求項２】
前記単位スキャンドライバ（第１の基材）が前記上部接続配線フィルム（第５の基材）に１つ以上貼付実装されていることを特徴とする、請求項１記載の感圧センサ。
【請求項３】
前記単位データセレクタ（第４の基材）が前記下部接続配線フィルム（第３の基材）に１つ以上貼付実装されていることを特徴とする、請求項１記載の感圧センサ。
【請求項４】
前記上部接続配線フィルム（第５の基材）に上部保護素子フィルム（第７の基材）が貼付されたことを特徴とする、請求項２に記載の感圧センサ。
【請求項５】
前記下部接続配線フィルム（第６の基材）に下部保護素子フィルム（第８の基材）が貼付されたことを特徴とする、請求項２に記載の感圧センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、圧力を測定する感圧センサに関するものである。
【背景技術】
【０００２】
可撓（フレキシブル）性を有する二枚のフィルム基材の相互間に、導電層が塗布された複数の行・列電極が交差する態様（パッシブマトリクス構造）で配置された感圧センサが知られている（例えば特許文献１参照）。この種の感圧センサは、圧力が加えられると、交差する態様で配置された導電層同士が接触し、これにより抵抗値が変化する。そして、この抵抗値の変化を検知することにより、加えられた圧力の面内分布を測定することができる。
【０００３】
また近年、印刷プロセスで作製する薄膜トランジスタ（印刷Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ、（印刷薄膜ＴＦＴ））が注目を集めている（例えば非特許文献１参照）。ここで印刷プロセスとは、コーティングや印刷法（インクジェット、凸版、凹版、平版、孔版等）により、真空工程を用いずに半導体素子を作製する方法を指す。真空工程を多用するエレクトロニクス分野において、印刷プロセスは生産方式の革新技術として有望である。また、印刷ＴＦＴは大面積、低コスト、低環境負荷、低温形成、フレキシブルといった可能性を持っており、注目されている。
【０００４】
パッシブマトリクス構造の感圧センサに対し、印刷ＴＦＴで構成された駆動回路のフィルムを実装し、設計自由度の高い感圧センサについて可撓性を制限すること無く、低コストで提供する技術が提案されている（例えば特許文献２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−５７９９２号公報
【特許文献２】特開２０１６−３１２６１号公報
【非特許文献】
【０００６】
【非特許文献１】「特集  次世代ディスプレイを実現するフレキシブル有機エレクトロニクス」、月刊ＯＰＴＲＯＮＩＣＳ、株式会社オプトロニクス、２０１１年５月号、第３０巻、第３５３号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献２を例とする従来の感圧センサでは、大面積化に伴い良品率の確保が難しくなるという課題があった。
【０００８】
本発明は、ＴＦＴで構成された駆動回路を実装するパッシブマトリクス構造の可撓性を有する感圧センサにおいて、特に大面積化した場合における製品良品率を改善することを課題とする。
【課題を解決するための手段】
【０００９】
本発明において、以下の特徴は単独で、若しくは、適宜組合わされて備えられている。
【００１０】
上記の目的を達成するための本発明の一局面は、１つ以上の駆動電極が形成された上部マトリクスフィルム（第２の基材）と、１つ以上の検出電極が形成された下部マトリクスフィルム（第３の基材）と、上部マトリクスフィルム（第２の基材）と下部マトリクスフィルム（第３の基材）との間に挿入された感圧導電材料層と、上部マトリクスフィルム（第２の基材）に貼付実装されるとともに、１段分のシフトレジスタが形成された単位スキャンドライバ（第１の基材）が実装された上部接続配線フィルム（第５の基材）と、下部マトリクスフィルム（第３の基材）に貼付実装されるとともに、１段分のシフトレジスタが形成された単位データセレクタ（第４の基材）が実装された下部接続配線フィルム（第６の基材）とを備え、上部接続配線フィルムは、単位スキャンドライバと駆動電極とを電気的に接続し、下部接続配線フィルムは、単位データセレクタと検出電極とを電気的に接続する、感圧センサである。
【００１１】
また、単位スキャンドライバ（第１の基材）が上部接続配線フィルム（第５の基材）に１つ以上貼付実装されている、感圧センサである。
【００１２】
さらに、単位データセレクタ（第４の基材）が下部接続配線フィルム（第６の基材）に１つ以上貼付実装されている、感圧センサである。
【００１３】
また、上部接続配線フィルム（第５の基材）に上部保護素子フィルム（第７の基材）が貼付された、感圧センサである。
【００１４】
また、下部接続配線フィルム（第６の基材）に下部保護素子フィルム（第８の基材）が貼付された、感圧センサである。
【発明の効果】
【００１５】
本発明により、比較的良品率が低い部品であるシフトレジスタを、１段単位で良品選別して実装できる様になり、特に大面積化した感圧センサシートの良品率が改善する。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態に係る感圧センサの構成図
【図２】本発明の一実施形態に係る感圧センサの回路構成図
【図３】本発明の一実施形態に係る印刷ＴＦＴ層構造の説明図
【図４】本発明の一実施形態に係るシフトレジスタ（１段分）の回路説明図
【図５】本発明の一実施形態に係る入力信号ＣＫ１及びＣＫ２のタイミング説明図
【発明を実施するための形態】
【００１７】
本発明に係る感圧センサの実施形態を、図面を参照して詳細に説明する。
【００１８】
図１は、本発明に係る感圧センサの実施形態の構成を示す図である。図１の（ａ）は、感圧センサの初期状態と加圧状態とを示す断面図であり、図１の（ｂ）は、感圧センサの層及びフィルムを分解した斜視図である。この感圧センサは、１つ以上の１段分のシフトレジスタが形成された単位スキャンドライバ６（第１の基材）と、駆動電極１が一方の面に形成された上部マトリクスフィルム４（第２の基材）と、検出電極２が一方の面に形成された下部マトリクスフィルム５（第３の基材）と、上部マトリクスフィルム４と下部マトリクスフィルム５との間に挿入された感圧導電材料層３と、１つ以上の単位スキャンドライバ６と上部マトリクスフィルム４とを電気的に接続する配線が形成された上部接続配線フィルム３０（第５の基材）と、１つ以上の１段分のシフトレジスタが形成された単位データセレクタ７（第４の基材）と、１つ以上の単位データセレクタ７と下部マトリクスフィルム５とを電気的に接続する配線が形成された下部接続配線フィルム３１（第６の基材）とを含む。また、図１に図示しないが、上部接続配線フィルム３０上に上部保護素子フィルム３２（第７の基材）が貼付され、下部接続配線フィルム３１上に下部保護素子フィルム３３（第８の基材）が貼付されていてもよい。
【００１９】
駆動電極１と検出電極２とは、上部マトリクスフィルム４と下部マトリクスフィルム５とを積層した際に、平面視において交差する態様で配置されており、感圧導電材料層３を介したそれらの交差点各々が感圧センサの配列を構成する。駆動電極１及び上部接続配線フィルム３０は、一例として、上部マトリクスフィルム４の感圧導電材料層３に対向する面に形成されている。また、検出電極２及び下部接続配線フィルム３１は、一例として、下部マトリクスフィルム５の感圧導電材料層３に対向する面に形成されている。
【００２０】
図２は、本発明に係る感圧センサの実施形態の回路構成を示す図である。単位スキャンドライバ６及び単位データセレクタ７は、各々、ＴＦＴと薄膜キャパシタとで構成された回路であり、第１及び第４の基材上に印刷プロセスを用いて積層して作製される。単位スキャンドライバ６及び単位データセレクタ７は、１段単位で、各々、上部接続配線フィルム３０及び下部接続配線フィルム３１に貼付実装されている。これにより、単位スキャンドライバ６及び単位データセレクタ７について、１段単位で良品を選別して実装することができ、大面積化した感圧センサであっても製品良品率を改善することができる。
【００２１】
上部接続配線フィルム３０は上部マトリクスフィルム４に貼付実装され、単位スキャンドライバ６を駆動電極１や外部信号配線と電気的に接続する機能を果たす。また、隣接する単位スキャンドライバ６同士も接続する。
【００２２】
下部接続配線フィルム３１は下部マトリクスフィルム５に貼付実装され、単位データセレクタ７を検出電極２や外部信号配線と電気的に接続する機能を果たす。また、隣接する単位データセレクタ７同士も接続する。
【００２３】
上部保護素子フィルム３２（第７の基材）は、静電気保護素子を備え、上部接続配線フィルム３０に貼付実装され、外部信号配線等と単位スキャンドライバ６との間に静電気保護素子を付加する機能を果たす。上部保護素子フィルム３２に形成された静電気保護素子は、ＴＦＴのゲート端子を浮遊端子とする浮遊ゲートＴＦＴ型保護素子である。
【００２４】
下部保護素子フィルム３３（第８の基材）は、静電気保護素子を備え、下部接続配線フィルム３１に貼付実装され、外部信号配線等と単位データセレクタ７との間に静電気保護素子を付加する機能を果たす。下部保護素子フィルム３３に形成された静電気保護素子は、浮遊ゲートＴＦＴ型保護素子である。
【００２５】
以下では、特に断らない限り、第１と第５と第７の基材を含んで構成された走査駆動回路をスキャンドライバと呼び、第４と第６と第８の基材を含んで構成された出力選択回路をデータセレクタと呼ぶ。
【００２６】
スキャンドライバは、各駆動電極１を順次に選択し、選択された駆動電極１に外部から入力される駆動電圧ＶＩＮを印加する機能を有する。非選択時の駆動電極１は一定電圧Ｖ２に保持される。
【００２７】
データセレクタは、各検出電極２から出力電圧ＶＯＵＴを検出する電極を順次に選択する機能を有する。非選択時の検出電極２は一定電圧Ｖ２に保持される。
【００２８】
本実施形態ではｐ型ＴＦＴを用いているが、ｎ型を用いても良い。その場合は入出力信号の位相が反転することになる。
【００２９】
図３は、単位スキャンドライバ６等に用いるＴＦＴの層構造を説明する図である。可撓性を有するフィルム基材９（第１、第４、第７、第８の基材に相当）と、ゲート電極層１０と、ゲート絶縁層１１と、ソース・ドレイン電極層１２と、半導体層１４と、半導体保護層１５と、層間絶縁層１６と、層間配線層１７とを備える。
【００３０】
フィルム基材９を除く全ての層は凸版印刷法、反転オフセット印刷法、グラビア印刷法、スクリーン印刷法等の各種印刷方法を用いて形成することが可能である。印刷方法を用いれば真空成膜方法に比べて低温環境下で形成し易いため、フィルム等の可撓性を有する基材に形成することが容易である。
【００３１】
次に、単位スキャンドライバ６及び単位データセレクタ７を構成するシフトレジスタ（１段分）について説明する。
【００３２】
図４は、シフトレジスタ（１段分）の回路構成及び動作を説明する図である。シフトレジスタは、保持キャパシタ２３に入力信号（電位／電荷）を注入（充電）する機能を有する入力ＴＦＴ１８と、次段の入力ＴＦＴ１８へ信号（電位／電荷）を転送する機能を有する転送ＴＦＴ１９と、保持キャパシタから電荷を放出（放電）する機能を有するリセットＴＦＴ２０と、非選択期間（ＴＲＮがＨレベルの期間）において、ＯＦＦしている転送ＴＦＴ１９から漏れる電荷をＶ１へ排出する機能を有するシャントＴＦＴ２１と、選択期間（ＴＲＮがＬレベルの期間）のみＤＩＮをＯＵＴに出力し、非選択期間は高インピーダンス状態になる機能を有する第一出力ＴＦＴ２２と、ＴＦＴ２５およびＴＦＴ２６で構成され、保持キャパシタ２３の充電ノード（ＮＡ）電位と逆位相の電位（ＮＢ電位）を生成する機能を有するインバータと、ＮＢ電位をゲート入力として非選択期間にＶ２をＯＵＴに出力し、選択期間は高インピーダンス状態になる機能を有する第二出力ＴＦＴ２７とを備える。シャントＴＦＴ２１は、転送ＴＦＴ１９に比べて、サイズ（チャネル幅／チャネル長）を１／１０以下程度に小さく設計することが望ましい。
【００３３】
図４右のタイミングチャートでは、各信号電位の位相関係（タイミング）を示している。特にクロック信号ＣＫ＋およびＣＫ−は逆位相の関係にあり、入力するシフトレジスタが奇数段か偶数段かによって入力端子が入れ替わる（図４とは逆に、ＣＫ＋がＴＦＴ２５に入力され、ＣＫ−がＴＦＴ１９に入力される場合もある）。
【００３４】
図４の単段シフトレジスタを図２に示す様に直列多段に接続（隣接する前段ＴＲＮと後段ＩＮを接続し、さらに後段ＴＲＮを前段ＲＳＴにも接続する）し、クロック信号ＣＫ＋およびＣＫ−を奇数段か偶数段かによって入力端子を入れ替えて接続し、初段ＩＮと終段ＲＳＴとにトリガパルス信号ＳＴを入力することにより（初段ＩＮと終段ＲＳＴとのパルスタイミングが同時になるように、総段数に応じてパルス周期を調節する必要がある）、各駆動電極及び各検出電極を順次選択する回路を実現できる。
【００３５】
図５は、スキャンドライバ及びデータセレクタの入力信号ＣＫ１及びＣＫ２のタイミングを説明した図である。なお、入力信号ＳＴ１及びＳＴ２のパルス幅は、入力信号ＣＫ１及びＣＫ２の半周期相当が望ましい。
【００３６】
以上で開示した実施形態によれば、比較的良品率が低い部品であるシフトレジスタを、１段単位で良品選別して実装できる様になり、特に大面積化した感圧センサシートの良品率が改善する。
【産業上の利用可能性】
【００３７】
本発明は、エレクトロニクス、ロボティクス、機械工学等の分野への応用が期待できる。
【符号の説明】
【００３８】
１    駆動電極
２    検出電極
３    感圧導電材料層
４    上部マトリクスフィルム（第２の基材）
５    下部マトリクスフィルム（第３の基材）
６    単位スキャンドライバ（第１の基材）
７    単位データセレクタ（第４の基材）
９    フィルム基材
１０    ゲート電極層
１１    ゲート絶縁層
１２    ソース・ドレイン電極層
１４    半導体層
１５    半導体保護層
１６    層間絶縁層
１７    層間配線層
１８    入力ＴＦＴ
１９    転送ＴＦＴ
２０    リセットＴＦＴ
２１    シャントＴＦＴ
２２    第一出力ＴＦＴ
２３    保持キャパシタ
２５    第一インバータＴＦＴ
２６    第二インバータＴＦＴ
２７    第二出力ＴＦＴ
３０    上部接続配線フィルム（第５の基材）
３１    下部接続配線フィルム（第６の基材）
３２    上部保護素子フィルム（第７の基材）
３３    下部保護素子フィルム（第８の基材）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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