(57)【要約】【課題】電源電圧が急変した場合においても、当該急変に起因する出力電圧の振幅の変動を低減可能な基準電圧発生回路を提供する。【解決手段】基準電圧発生回路１Ａは、第１の入力端１１ａ、第２の入力端１１ｂ、電源入力端１２、第１の出力端１３ａ、第２の出力端１３ｂ、第３の出力端１３ｃ、ＮＭＯＳトランジスタ１５及びＰＭＯＳトランジスタ１６、１７，１８を有する電流分流回路１０と、抵抗２２及びダイオードＤ１と抵抗２３とを有する第１の抵抗ダイオード回路２０と、抵抗３２とダイオードＤ２とを有する第２の抵抗ダイオード回路３０と、反転入力端（−）と非反転入力端（＋）と出力端４３とを含む帰還制御回路４０と、抵抗５２を含む抵抗分圧回路５０と、第３の出力端１３ｃ及び抵抗分圧回路５０の一端と接続される出力端子６０と、を備える。【選択図】図１
2020201754.tif 000002
【特許請求の範囲】
【請求項１】
第１の入力端及び第２の入力端と、電源入力端と、第１から第３の出力端と、前記第１の入力端と接続されるゲートと、前記電源入力端と接続されるドレインと、ソースとを含み、前記電源入力端を介して第１の電源と電気的に接続される第１の電界効果トランジスタと、前記第１の電界効果トランジスタの前記ソースと接続されるソースと、前記第２の入力端と接続されるゲートと、前記第１の出力端と接続されるドレインとを含む第２の電界効果トランジスタと、前記第１の電界効果トランジスタの前記ソースと接続されるソースと、前記第２の入力端と接続されるゲートと、前記第２の出力端と接続されるドレインを含む第３の電界効果トランジスタと、前記第１の電界効果トランジスタの前記ソースと接続されるソースと、前記第２の入力端と接続されるゲートと、前記第３の出力端と接続されるドレインを含む第４の電界効果トランジスタと、を有する電流分流回路と、
抵抗及びダイオードを有し、一端が前記電流分流回路の前記第１の出力端と接続され、他端が第２の電源に接続される第１の抵抗ダイオード回路と、
抵抗及びダイオードを有し、一端が前記電流分流回路の前記第２の出力端と接続され、他端が前記第２の電源に接続される第２の抵抗ダイオード回路と、
前記第１の抵抗ダイオード回路の前記一端と接続される第１の入力端と、前記第２の抵抗ダイオード回路の前記一端と接続される第２の入力端と、前記電流分流回路の前記第１の入力端と接続される出力端と、を含む帰還制御回路と、
抵抗を有し、一端が前記電流分流回路の前記第３の出力端と接続され、他端が前記第２の電源に接続される抵抗回路と、
前記電流分流回路の前記第３の出力端及び前記抵抗回路の前記一端と接続される出力端子と、を備え、
前記第１の電界効果トランジスタは、ｎ型及びｐ型の一方である第１の極性を有し、
前記第２から第４の電界効果トランジスタは、前記ｎ型及びｐ型の他方である第２の極性を有する
ことを特徴とする基準電圧発生回路。
【請求項２】
前記抵抗回路は、直列に接続された第１の抵抗及び第２の抵抗を含み、前記第１の抵抗と前記第２の抵抗との接続点が前記電流分流回路の前記第２の入力端と接続される抵抗分圧回路である請求項１記載の基準電圧発生回路。
【請求項３】
前記電流分流回路の前記第２の入力端は、前記第２の電源と電気的に接続される請求項１に記載の基準電圧発生回路。
【請求項４】
キャパシタを含み、前記帰還制御回路の出力端と前記第２の電源との間に接続される第１の位相補償回路、キャパシタを含み、前記出力端子と前記第２の電源との間に接続される第２の位相補償回路及びキャパシタを含み、前記電流分流回路の、前記第２の入力端と前記第３の出力端との間に接続される第３の位相補償回路から選択される少なくとも何れか１つの位相補償回路を備える請求項１から４の何れか一項に記載の基準電圧発生回路。
【請求項５】
キャパシタを含み、前記電流分流回路の前記第１の出力端と前記第１の抵抗ダイオード回路との間と前記第２の電源との間に接続される第４の位相補償回路及びキャパシタを含み、前記電流分流回路の前記第２の出力端と前記第２の抵抗ダイオード回路との間と前記第２の電源との間に接続される第５の位相補償回路から選択される少なくとも何れか１つの位相補償回路を備える請求項１から４の何れか一項に記載の基準電圧発生回路。
【請求項６】
前記帰還制御回路の前記第２の入力端と前記第２の抵抗ダイオード回路の前記一端との間に接続される抵抗を備える請求項１から５の何れか一項に記載の基準電圧発生回路。
【請求項７】
前記帰還制御回路は、自己の前記第１の入力端に入力される第１の入力電圧と自己の前記第２の入力端に入力される第２の入力電圧との差を増幅した電圧を、自己の前記出力端から出力する差動増幅回路を有する請求項１から６の何れか一項に記載の基準電圧発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準電圧発生回路に関する。
【背景技術】
【０００２】
電源電圧や温度の影響を受けにくく所定の電圧値に安定した電圧を基準電圧として出力する基準電圧発生回路が知られている。基準電圧発生回路の一例は、例えば特開平１１−４５１２５号公報に記載されている（特許文献１参照）。
【０００３】
図８は、従前の基準電圧発生回路１００の構成例を示す回路図であり、特許文献１の図５に示される基準電圧発生回路においてＮ個のダイオードＤ２が１個の場合、すなわちＮ＝１の場合と実質的に等価な回路の回路図である。
【０００４】
図８に例示される基準電圧発生回路１００は、ｐ型の極性を有する電界効果トランジスタ（以下、「ＰＭＯＳトランジスタ」とする）１０５〜１０７と、ダイオード１１１及び抵抗１１２並びに抵抗１１３と、ダイオード１１５及び抵抗１１６と、差動増幅回路１１８と、出力電圧回路１２０と、出力端子１３０と、を備えている。
【０００５】
ＰＭＯＳトランジスタ１０５〜１０７の各ソースは、それぞれ、電源電圧ＶＤＤを与える電源端子１０３に接続されている。また、ＰＭＯＳトランジスタ１０５〜１０７の各ゲートは、それぞれ、差動増幅回路１１８の出力端に接続されている。ＰＭＯＳトランジスタ１０５のドレインは、ノードＮ１１を介して、３箇所に接続されている。具体的に説明すれば、ＰＭＯＳトランジスタ１０５のドレインは、第１箇所として、抵抗１１２とダイオード１１１との直列回路を介してＧＮＤに接続（接地）されている。ＰＭＯＳトランジスタ１０５のドレインは、第２箇所として、抵抗１１３を介してＧＮＤに接続（接地）されている。ＰＭＯＳトランジスタ１０５のドレインは、第３箇所として、差動増幅回路１１８の非反転入力端（＋）に接続されている。
【０００６】
ＰＭＯＳトランジスタ１０６のドレインは、ノードＮ１２介して、３箇所に接続されている。具体的に説明すれば、ＰＭＯＳトランジスタ１０６のドレインは、第１箇所として、ダイオード１１５のアノードと接続されている。ダイオード１１５のカソードは、さらにＧＮＤに接続（接地）されている。ＰＭＯＳトランジスタ１０６のドレインは、第２箇所として、抵抗１１６を介してＧＮＤに接続（接地）されている。ＰＭＯＳトランジスタ１０６のドレインは、第３箇所として、差動増幅回路１１８の反転入力端（−）に接続されている。
【０００７】
ＰＭＯＳトランジスタ１０７のドレインは、ノードＮ１３介して、２箇所に接続されている。具体的に説明すれば、ＰＭＯＳトランジスタ１０７のドレインは、第１箇所として、抵抗１２３を含む出力電圧回路１２０を介してＧＮＤに接続（接地）されている。ＰＭＯＳトランジスタ１０７のドレインは、第２箇所として、出力端子１３０と接続されている。
【０００８】
基準電圧発生回路１００では、ＰＭＯＳトランジスタ１０５、１０６、１０７によって予め設定された比率のドレイン電流が出力される。このように構成される基準電圧発生回路１００では、全体からＰＭＯＳトランジスタ１０７及び抵抗１２３を除いた残りの部分が帰還制御回路を構成する。この結果、基準電圧発生回路１００は、バンドギャップレファレンス回路として動作する。
【０００９】
ＰＭＯＳトランジスタ１０５のドレイン電流は、ノードＮ１１で分岐し、抵抗１１２とダイオード１１１との直列回路と、抵抗１１３と、をそれぞれ流れる。ＰＭＯＳトランジスタ１０６のドレイン電流は、ノードＮ１２で分岐し、ダイオード１１５と、抵抗１１６と、をそれぞれ流れる。ＰＭＯＳトランジスタ１０７のドレイン電流は、抵抗１２３を流れる。従って、基準電圧発生回路１００では、抵抗１２３における電圧降下に等しい電圧が出力電圧ＶＯＵＴとして得られる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平１１−４５１２５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、図８に例示される基準電圧発生回路１００では、電源電圧ＶＤＤが急激に上昇又は下降すると、過渡的ではあるものの振幅が大きい電圧が出力電圧ＶＯＵＴに重畳されるという課題があった。例えば、数μｓの間に、電源電圧ＶＤＤが１．５Ｖから６．０Ｖ又は６．０Ｖから１．５Ｖへ変化すると、数十ｍＶ〜数百ｍＶの振幅の変動が出力電圧ＶＯＵＴに重畳される。
【００１２】
基準電圧発生回路の出力は他の回路が動作を行う際に基準となる電圧として用いられることが多い。例えば、ＬＤＯやＤＣ／ＤＣコンバーター等の電源電圧出力回路の出力電圧の基準となったり、増幅回路やフィルター等の信号処理回路のバイアス電圧や振幅電圧の基準となったりする。基準電圧発生回路の出力電圧を基準にして動作するこれらの回路の出力電圧は、基準電圧発生回路の出力電圧の変動の影響を受けて、同等又は比例関係分だけ変動してしまう。このように、基準電圧発生回路における出力電圧の変動は、他の回路における動作の偏差や誤差を生じさせるため、小さいほど好ましい。
【００１３】
本発明は、上記課題を解決するため、電源電圧が急激に変動した場合においても、当該変動に起因する出力電圧の振幅の変動を低減可能な基準電圧発生回路を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明に係る基準電圧発生回路は、上述した課題を解決するため、第１の入力端及び第２の入力端と、電源入力端と、第１から第３の出力端と、前記第１の入力端と接続されるゲートと、前記電源入力端と接続されるドレインと、ソースとを含み、前記電源入力端を介して第１の電源と電気的に接続される第１の電界効果トランジスタと、前記第１の電界効果トランジスタの前記ソースと接続されるソースと、前記第２の入力端と接続されるゲートと、前記第１の出力端と接続されるドレインとを含む第２の電界効果トランジスタと、前記第１の電界効果トランジスタの前記ソースと接続されるソースと、前記第２の入力端と接続されるゲートと、前記第２の出力端と接続されるドレインを含む第３の電界効果トランジスタと、前記第１の電界効果トランジスタの前記ソースと接続されるソースと、前記第２の入力端と接続されるゲートと、前記第３の出力端と接続されるドレインを含む第４の電界効果トランジスタと、を有する電流分流回路と、抵抗及びダイオードを有し、一端が前記電流分流回路の前記第１の出力端と接続され、他端が第２の電源に接続される第１の抵抗ダイオード回路と、抵抗及びダイオードを有し、一端が前記電流分流回路の前記第２の出力端と接続され、他端が前記第２の電源に接続される第２の抵抗ダイオード回路と、前記第１の抵抗ダイオード回路の前記一端と接続される第１の入力端と、前記第２の抵抗ダイオード回路の前記一端と接続される第２の入力端と、前記電流分流回路の前記第１の入力端と接続される出力端と、を含む帰還制御回路と、抵抗を有し、一端が前記電流分流回路の前記第３の出力端と接続され、他端が前記第２の電源に接続される抵抗回路と、前記電流分流回路の前記第３の出力端及び前記抵抗回路の前記一端と接続される出力端子と、を備え、前記第１の電界効果トランジスタは、ｎ型及びｐ型の一方である第１の極性を有し、前記第２から第４の電界効果トランジスタは、前記ｎ型及びｐ型の他方である第２の極性を有することを特徴とする。
【発明の効果】
【００１５】
本発明によれば、電源電圧が急激に変動した場合においても、当該変動に起因する出力電圧の振幅の変動を低減できる。
【図面の簡単な説明】
【００１６】
【図１】第１の実施形態に係る基準電圧発生回路の第１の構成例を示す回路図。
【図２】第１の実施形態に係る基準電圧発生回路の第２の構成例を示す回路図。
【図３】第２の実施形態に係る基準電圧発生回路の構成例を示す回路図。
【図４】（Ａ）及び（Ｂ）は、それぞれ、電流分流回路と抵抗ダイオード回路との間に接続される位相補償回路の構成例を示す回路図。
【図５】第３の実施形態に係る基準電圧発生回路の構成例を示す回路図。
【図６】第１の変形例に係る基準電圧発生回路の構成例を示す回路図。
【図７】第２の変形例に係る基準電圧発生回路の構成例を示す回路図。
【図８】従前の基準電圧発生回路の構成例を示す回路図。
【発明を実施するための形態】
【００１７】
以下、本発明の実施形態に係る基準電圧発生回路を、図面を参照して説明する。
［第１の実施形態］
図１は、第１の実施形態に係る基準電圧発生回路の一例である基準電圧発生回路１Ａの構成を示す回路図である。
【００１８】
基準電圧発生回路１Ａは、電流分流回路１０と、抵抗ダイオード回路２０と、抵抗ダイオード回路３０と、帰還制御回路４０と、抵抗分圧回路５０と、出力端子６０と、を備える。また、基準電圧発生回路１Ａには、第１の電源と電気的に接続される電源端子３と、第２の電源としてのＧＮＤと電気的に接続（接地）される接地端子とが配置されている。
【００１９】
電流分流回路１０は、第１の入力端としての入力端１１ａと、第２の入力端としての入力端１１ｂと、電源入力端１２と、第１の出力端としての出力端１３ａと、第２の出力端としての出力端１３ｂと、第３の出力端としての出力端１３ｃと、を有している。
【００２０】
第１の抵抗ダイオード回路としての抵抗ダイオード回路２０は、ノードＮ１と接続される一端と、接地される他端と、を有している。第２の抵抗ダイオード回路としての抵抗ダイオード回路３０は、ノードＮ２と接続される一端と、接地される他端と、を有している。
【００２１】
帰還制御回路４０は、出力端１３ａと接続される第１の入力端としての反転入力端（−）と、出力端１３ｂと接続される第２の入力端としての非反転入力端（＋）と、出力端とを含む差動増幅回路４１と、差動増幅回路４１の出力端と接続されている出力端４３と、を有している。
【００２２】
抵抗回路としての抵抗分圧回路５０は、直列に接続された抵抗５１及び抵抗５２を有し、抵抗５１側の端であり一端が出力端１３ｃと接続され、抵抗５２側の端である他端が接地されている。
【００２３】
出力端１３ａは、ノードＮ１と接続されており、ノードＮ１を介して、抵抗ダイオード回路２０の一端及び差動増幅回路４１の反転入力端と接続されている。出力端１３ｂは、ノードＮ２と接続されており、ノードＮ２を介して、抵抗ダイオード回路３０の一端及び差動増幅回路４１の非反転入力端と、それぞれ、接続されている。また、出力端４３と入力端１１ａとが接続されている。従って、電流分流回路１０及び帰還制御回路４０によって、帰還ループが、形成されている。
【００２４】
また、電流分流回路１０は、ノードＮ１を介して抵抗ダイオード回路２０と接続され、ノードＮ２を介して抵抗ダイオード回路３０と接続されている。
【００２５】
入力端１１ｂは、抵抗５１と抵抗５２との接続点であるノードＮ３と接続されている。また、出力端１３ｃは、抵抗分圧回路５０の一端と接続されている。従って、電流分流回路１０は、抵抗分圧回路５０から電圧の入力及び抵抗分圧回路５０へ電圧の出力が可能に接続されている。出力端１３ｃと抵抗分圧回路５０の一端との接続点には、出力端子６０が接続されている。さらに、電源入力端１２は、電源電圧ＶＤＤを供給する電源端子３と接続されている。
【００２６】
続いて、電流分流回路１０、抵抗ダイオード回路２０、３０、帰還制御回路４０及び抵抗分圧回路５０の各回路について説明する。
【００２７】
電流分流回路１０は、入力端１１ａ、１１ｂ、電源入力端１２及び出力端１３ａ〜１３ｃに加え、ｎ型の極性を有する電界効果トランジスタ（以下、「ＮＭＯＳトランジスタ」とする）１５と、ｐ型の極性を有する電界効果トランジスタ（ＰＭＯＳトランジスタ）１６〜１８と、を有している。
【００２８】
第１の電界効果トランジスタとしてのＮＭＯＳトランジスタ１５は、ｎ型及びｐ型の一方の極性である第１の極性としてのｎ型の極性を有する。ＮＭＯＳトランジスタ１５は、入力端１１ａと接続されるゲートと、電源入力端１２と接続されるドレインと、ソースと、を含んでいる。
【００２９】
第２の電界効果トランジスタとしてのＰＭＯＳトランジスタ１６は、ｎ型及びｐ型の他方の極性である第２の極性としてのｐ型の極性を有する。ＰＭＯＳトランジスタ１６は、ゲートと、ＮＭＯＳトランジスタ１５のソースと接続されるソースと、このソースと接続（短絡）されるバックゲートと、出力端１３ａと接続されるドレインと、を含んでいる。
【００３０】
第３の電界効果トランジスタとしてのＰＭＯＳトランジスタ１７は、第２の極性としてのｐ型の極性を有し、ゲートと、ＮＭＯＳトランジスタ１５のソースと接続されるソースと、このソースと接続されるバックゲートと、出力端１３ｂと接続されるドレインと、を含んでいる。
【００３１】
第４の電界効果トランジスタとしてのＰＭＯＳトランジスタ１８は、第２の極性としてのｐ型の極性を有し、ゲートと、ＮＭＯＳトランジスタ１５のソースと接続されるソースと、このソースと接続されるバックゲートと、出力端１３ｃと接続されるドレインと、を含んでいる。
【００３２】
ＰＭＯＳトランジスタ１７のゲート長に対するゲート幅（以下、「ゲート幅／ゲート長」とする）の値は、ＰＭＯＳトランジスタ１６のゲート幅／ゲート長の値に対して、ｐ（ｐは任意の正数）倍である。また、ＰＭＯＳトランジスタ１８のゲート幅／ゲート長の値は、ＰＭＯＳトランジスタ１７のゲート幅／ゲート長の値に対して、ｑ（ｑは任意の正数）倍である。すなわち、ＰＭＯＳトランジスタ１６、１７、１８の各ゲート幅／ゲート長の比は、１：ｐ：ｐ・ｑである。
【００３３】
ＰＭＯＳトランジスタ１６は、ＰＭＯＳトランジスタ１７、１８の各ゲート及び入力端１１ｂと、それぞれ接続されている。ＰＭＯＳトランジスタ１７は、ＰＭＯＳトランジスタ１６、１８の各ゲート及び入力端１１ｂと、それぞれ接続されている。ＰＭＯＳトランジスタ１８は、ＰＭＯＳトランジスタ１６、１７の各ゲート及び入力端１１ｂと、それぞれ接続されている。
【００３４】
抵抗ダイオード回路２０は、第１の電流経路（以下、単に「経路」とする。）を形成するダイオードＤ１及び抵抗２２と、第２の経路を形成する抵抗２３と、を有している。第１の経路は、抵抗ダイオード回路２０において、第２の経路と並列接続されている。
【００３５】
第１の経路は、ノードＮ１とＧＮＤとを、抵抗２２及びダイオードＤ１を経由して接続する経路である。第１の経路において、ノードＮ１と抵抗２２の一端が接続され、抵抗２２の他端がダイオードＤ１のアノードと接続され、ダイオードＤ１のカソードと接続されている。ダイオードＤ１のカソードは、接地されている。
【００３６】
第２の経路は、ノードＮ１とＧＮＤとを、抵抗２３を経由して接続する経路である。第２の経路において、ノードＮ１は抵抗２３の一端と接続されている。抵抗２３の他端は接地されている。
【００３７】
抵抗ダイオード回路３０は、ノードＮ２とＧＮＤとの間に並列接続されるダイオードＤ２及び抵抗３２を有している。ダイオードＤ２は、アノードがノードＮ２と接続され、カソードが接地されている。ダイオードＤ２は、ダイオードＤ１の接合部の面積に対して、その接合部の面積がｎ（ｎは任意の正数）分の１（＝１／ｎ）倍に構成されている。換言すれば、ダイオードＤ１は、ダイオードＤ２の接合部の面積に対して、その接合部の面積がｎ倍に構成されている。抵抗３２は、一端がノードＮ２と接続され、他端が接地されている。
【００３８】
帰還制御回路４０では、帰還制御回路４０の第１の入力端が、差動増幅回路４１の反転入力端と接続されている。帰還制御回路４０の第２の入力端が、差動増幅回路４１の非反転入力端と接続されている。
【００３９】
抵抗分圧回路５０は、直列接続された抵抗５１、５２によって、出力端子６０に出力される出力電圧ＶＯＵＴの分圧電圧を得る分圧回路である。出力電圧ＶＯＵＴの分圧電圧は、ノードＮ３の電圧である。
【００４０】
続いて、基準電圧発生回路１Ａの作用及び効果について説明する。
基準電圧発生回路１Ａでは、電流分流回路１０が、入力端１１ａから入力される電圧、電源入力端１２から入力される電源電圧ＶＤＤ及び入力端１１ｂから入力されるバイアス電圧に基づいて、電流Ｉｄ１、電流Ｉｄ２及び電流Ｉｄ３を生成する。
【００４１】
より詳細には、ＮＭＯＳトランジスタ１５が、入力端１１ａから入力される電圧及び電源入力端１２から入力される電源電圧ＶＤＤに基づいて、電流Ｉｄを生成する。生成された電流Ｉｄは、ＰＭＯＳトランジスタ１６、１７、１８の各ソースに別れて流入する。ＰＭＯＳトランジスタ１６、１７、１８の各ゲートには、入力端１１ｂから入力される電圧が、バイアス電圧として印加されている。
【００４２】
ＰＭＯＳトランジスタ１６は、ソースに入力される電流及びゲートに印加されるバイアス電圧に基づいてドレインから電流Ｉｄ１を流す。ＰＭＯＳトランジスタ１７は、ソースに入力される電流及びゲートに印加されるバイアス電圧に基づいてドレインから電流Ｉｄ２を流す。ＰＭＯＳトランジスタ１８は、ソースに入力される電流及びゲートに印加されるバイアス電圧に基づいてドレインから電流Ｉｄ３を流す。電流Ｉｄ１、電流Ｉｄ２及び電流Ｉｄ３の電流比は、上述したＰＭＯＳトランジスタ１６、１７、１８の各ゲート幅／ゲート長の比に等しく、１：ｐ：ｐ・ｑである。
【００４３】
ドレイン電流である電流Ｉｄ１は、出力端１３ａから出力され、抵抗ダイオード回路２０に流入する。抵抗ダイオード回路２０に流入した電流Ｉｄ１は、ノードＮ１を経由して、抵抗２３を流れる電流Ｉ１と、抵抗２２及びダイオードＤ１を流れる電流Ｉ２とに分かれてＧＮＤへ流れる。
【００４４】
ドレイン電流である電流Ｉｄ２は、出力端１３ｂから出力され、抵抗ダイオード回路３０に流入する。抵抗ダイオード回路３０に流入した電流Ｉｄ２は、ノードＮ２を経由して、ダイオードＤ２を流れる電流Ｉ３と、抵抗３２を流れる電流Ｉ４とに分かれてＧＮＤへ流れる。
【００４５】
ドレイン電流である電流Ｉｄ３は、出力端１３ｃから出力され、抵抗分圧回路５０に流入する。電流Ｉｄ３は抵抗分圧回路５０を流れる電流Ｉ５と等しく、抵抗５１及び抵抗５２を経由してＧＮＤへ流れる。抵抗５１及び抵抗５２の接続点であるノードＮ３には、抵抗５１及び抵抗５２を流れる電流によって、抵抗５１及び抵抗５２の抵抗比に応じた分圧電圧が発生している。この分圧電圧は、バイアス電圧として入力端１１ｂに供給されている。
【００４６】
また、帰還制御回路４０には、ノードＮ１の電圧ＶＮ１及びノードＮ２の電圧ＶＮ２が入力される。より詳細には、第１の入力電圧としての電圧ＶＮ１が差動増幅回路４１の反転入力端に入力され、第２の入力電圧としての電圧ＶＮ２が差動増幅回路４１の非反転入力端に入力される。差動増幅回路４１は、反転入力端及び非反転入力端に各々入力される２つの電圧の差に比例する電圧を出力端４３に供給する。出力端４３に供給された電圧は、帰還制御回路４０の出力電圧として、電流分流回路１０の入力端１１ａを介してＮＭＯＳトランジスタ１５のゲートに印加される。
【００４７】
また、出力端子６０からは出力電圧ＶＯＵＴが出力される。出力電圧ＶＯＵＴは、回路方程式を立式して出力電圧ＶＯＵＴについて解くことで求められる。回路方程式を立式するにあたり、抵抗２３、２２、３２，５１及び５２の抵抗値を、それぞれ、Ｒ１、Ｒ２、Ｒ３、Ｒ４及びＲ５とする。ダイオードＤ１、Ｄ２の両端の電圧を、それぞれ、ＶＤ１、ＶＤ２とする。熱電圧ＶＴを、ｋＢ・Ｔ／ｑｅ（ｋＢはボルツマン定数、Ｔは絶対温度、ｑｅは電荷素量）とする。ダイオードＤ１及びＤ２の逆方向飽和電流をＩｓとする。差動増幅回路４１のオフセット電圧をＶｏｆｆｓｅｔとする。上記条件に従えば、下記式（１）〜（７）の方程式が得られる。
【００４８】
【数１】
2020201754.tif 000003
【００４９】
【数２】
2020201754.tif 000004
【００５０】
上記式（８）の方程式には、ノードＮ１の電圧ＶＮ１とノードＮ２の電圧ＶＮ２とが含まれているため、上記式（８）のままでは、陽に解けたとはいえない。そこで、基準電圧発生回路１Ａの現実的な使用態様を考慮した回路条件をさらに加味する。差動増幅回路４１は、一般的に、反転入力端及び非反転入力端に各々入力される２つの電圧は、ほぼ等しくなる。そこで、反転入力端に入力される電圧ＶＮ１及び非反転入力端に入力される電圧ＶＮ２は、ほぼ等しいとみなして上記式（８）の右辺項をさらに整理する。上記式（８）の右辺項をさらに整理すると、出力電圧ＶＯＵＴは、次の式（９）で表される。
【００５１】
【数３】
2020201754.tif 000005
【００５２】
上記式（９）によれば、出力電圧ＶＯＵＴは、回路定数により自由に設定することができることがわかる。従って、基準電圧発生回路１Ａでは、回路設計する際の自由度が大きい。ここで、基準電圧発生回路１Ａの特性が理想的であること、すなわち出力端子６０に接続される負荷のインピーダンスが無限大であることを仮定する。基準電圧発生回路１Ａの特性が理想的であれば、電流Ｉｄ３の全てが抵抗分圧回路５０を流れるため、電流Ｉｄ３は直列接続される抵抗５１及び抵抗５２を流れる電流Ｉ５と等しい。従って、出力電圧ＶＯＵＴは、抵抗分圧回路５０の一端と他端との間の抵抗値、すなわち抵抗５１及び抵抗５２を直列接続した抵抗体の抵抗値（＝Ｒ４・Ｒ５／（Ｒ４＋Ｒ５））と電流Ｉ５（＝電流Ｉｄ３）との積で求まる。
【００５３】
一方、現実の電子回路で使用される、抵抗２２、２３、３２、５１、５２は、理想的な特性とは限らず、環境温度や抵抗素子と電源電圧ＶＤＤ又は接地電位との電位差等の動作状況によって抵抗値が変動し得る。抵抗２２、２３、３２、５１、５２の抵抗値Ｒ１〜Ｒ５は、上記式（９）の右辺項において、互いの比率として現れている。従って、出力電圧ＶＯＵＴは、互いの抵抗における抵抗値の絶対値ではなく互いの抵抗における抵抗値の相対値によって決めることができる。
【００５４】
抵抗値の相対精度は、集積回路（ＩＣ）上で構成する場合において、精度差が１／１０００程度と高く得られることが多い。従って、出力電圧ＶＯＵＴの特性は、抵抗の変動特性にはほとんど影響されずに高い精度を得ることができる。
また、上記式（９）から、出力端子６０へ流れる電流ＩＯＵＴは、次の式（１０）
で表される。
【００５５】
【数４】
2020201754.tif 000006
【００５６】
上記式（１０）によれば、出力電流ＩＯＵＴは、抵抗２３の抵抗値Ｒ１の絶対精度に直接影響される。抵抗２３の抵抗値Ｒ１が、環境温度や電源電圧ＶＤＤ又は接地電位との電位差等の動作状況に影響されることなく、精度良く得られる場合には、精度の良い出力電流ＩＯＵＴを得ることができる。すなわち、この場合には、基準電圧発生回路１Ａを、基準電流発生回路として機能させることができる。
【００５７】
このように、基準電圧発生回路１Ａでは、ＮＭＯＳトランジスタ１５が、帰還制御回路４０の出力に基づいて、電流Ｉｄを生成している。この電流Ｉｄに基づいて、抵抗ダイオード回路２０、抵抗ダイオード回路３０及び抵抗分圧回路５０へ供給する各電流Ｉｄ１、Ｉｄ２及びＩｄ３が生成されている。
ＮＭＯＳトランジスタ１５は、ドレインが電源端子３と接続されているものの、残るゲート、バックゲート及びソースは電源端子３と非接続である。一般にＭＯＳＦＥＴは、ドレイン−ソース間の内部抵抗が、例えば、数ＭΩと大きいので、電源電圧ＶＤＤの変動が電流Ｉｄに及ぼす影響は限定的である。
従って、基準電圧発生回路１Ａでは、ＮＭＯＳトランジスタ１５のドレイン電圧である電源電圧ＶＤＤが急変したとしても、電源電圧ＶＤＤの変動に起因する電圧が電流Ｉｄに重畳される比率を低減することができる。
【００５８】
また、基準電圧発生回路１Ａでは、電圧ＶＮ１及び電圧ＶＮ２が、差動増幅回路４１に入力されるため、入力される信号の同相成分をキャンセルすることができる。従って、電源電圧ＶＤＤの急変に起因する変動が、電圧ＶＮ１及び電圧ＶＮ２の各々に重畳していたとしても、当該変動分を除去することができる。さらに、基準電圧発生回路１Ａでは、安定化された出力電圧ＶＯＵＴの分圧電圧が、入力端１１ｂを介してＰＭＯＳトランジスタ１６、１７、１８の各ゲートに入力される。これにより、ＰＭＯＳトランジスタ１６、１７、１８は、安定的に動作することができる。
【００５９】
従って、基準電圧発生回路１Ａによれば、電源電圧ＶＤＤが急激に変動した場合においても、当該変動に起因する出力電圧ＶＯＵＴの振幅の変動を低減できる。また、基準電圧発生回路１Ａによれば、ＰＭＯＳトランジスタ１６、１７、１８を適切に選択することによって、電流Ｉｄ１、Ｉｄ２、Ｉｄ３の比（分流比）を任意に選定することができる。
【００６０】
なお、上述した基準電圧発生回路１Ａにおいて、入力端１１ｂから電流分流回路１０に入力されるバイアス電圧は、抵抗分圧回路５０から取り出される出力電圧ＶＯＵＴの分圧電圧であるが、これに限定されない。後述する図２を参照して説明するように、入力されるバイアス電圧は、必ずしも出力電圧ＶＯＵＴの分圧電圧でなくてもよい。
【００６１】
図２は、第１の実施形態に係る基準電圧発生回路の他の一例である基準電圧発生回路１Ｂの構成を示す回路図である。
【００６２】
本実施形態に係る基準電圧発生回路は、例えば、基準電圧発生回路１Ｂのように、所定の電圧を供給する電圧源が発生する電圧を、入力端１１ｂに入力する構成でもよい。なお、基準電圧発生回路１Ｂは、基準電圧発生回路１Ａに対して、抵抗分圧回路５０の代わりに抵抗回路５５を備える点と、バイアス電圧の提供元が抵抗分圧回路５０ではなくて外部の電圧源５７である点とで相違するが、その他の点は同様である。
【００６３】
抵抗回路５５は、抵抗分圧回路５０に対して抵抗５２が省略された構成、すなわち抵抗５１を有して構成されている。電圧源５７は、ＧＮＤに接続されている負端子と、第２の入力端としての入力端１１ｂに接続されている正端子とを含んでいる。このように構成される基準電圧発生回路１Ｂによれば、出力電圧ＶＯＵＴの分圧電圧を入力端１１ｂから印加しない場合においても、基準電圧発生回路１Ａと同様の効果を得ることができる。
【００６４】
なお、上述した基準電圧発生回路１Ｂは、入力端１１ｂと電圧源５７とが接続されている場合を説明したが、必ずしも入力端１１ｂと電圧源５７とが接続される必要はない。基準電圧発生回路１Ｂは、例えば、出力電圧ＶＯＵＴを入力端１１ｂに入力する構成、すなわち、入力端１１ｂが、電圧源５７と接続されずに、出力端１３ｃと接続された（入力端１１ｂと出力端１３ｃとを短絡させた）構成でもよい。また、設計条件が許せば、入力端１１ｂはＧＮＤと電気的に接続されてもよい。
【００６５】
このように、出力端１３ｃと入力端１１ｂとが接続（短絡）された基準電圧発生回路１Ｂ、電圧源５７と電気的に接続された基準電圧発生回路１Ｂ及びＧＮＤと電気的に接続された基準電圧発生回路１Ｂでは、電源電圧ＶＤＤの急変の影響を低減しつつ、回路構成を簡略化することができる。
【００６６】
［第２の実施形態］
図３は、第２の実施形態に係る基準電圧発生回路の一例である基準電圧発生回路１Ｃの構成を示す回路図である。
【００６７】
基準電圧発生回路１Ｃは、基準電圧発生回路１Ａに対して、位相補償回路７１〜７５と、抵抗７７と、をさらに備える点で相違するが、その他の点は同様である。そこで、本実施形態では、位相補償回路７１〜７５及び抵抗７７を中心に説明し、基準電圧発生回路１Ａと重複する説明については省略する。なお、図３においては、図の明瞭性を確保する観点から、基準電圧発生回路１Ａと重複する入力端１１ａ、１１ｂ等の一部の構成要素を省略して示している。
【００６８】
第１の位相補償回路としての位相補償回路７１は、キャパシタＣ１を含み、帰還制御回路４０の出力端（図３において図示省略）とＧＮＤとの間に接続されている。第２の位相補償回路としての位相補償回路７２は、キャパシタＣ２を含み、出力端子６０とＧＮＤとの間に接続されている。第３の位相補償回路としての位相補償回路７３は、キャパシタＣ３を含み、図３において図示が省略されている入力端１１ｂに相当するノードＮ４と図３において図示が省略されている出力端１３ｃに相当するノードＮ５との間に接続されている。
【００６９】
第４の位相補償回路としての位相補償回路７４は、接続点Ｐ１に接続されている。接続点Ｐ１は、ＰＭＯＳトランジスタ１６のドレインと、抵抗ダイオード回路２０の一端、より詳細にはノードＮ１との間に設けられている。第５の位相補償回路としての位相補償回路７５は、接続点Ｐ２に接続されている。接続点Ｐ２は、ＰＭＯＳトランジスタ１７のドレインと、抵抗ダイオード回路３０の一端、より詳細にはノードＮ２との間に接続されている。位相補償回路７４、７５は、図４（Ａ）及び図４（Ｂ）に示されるように、少なくともキャパシタ７４２、７５２を含んで構成されている。
抵抗７７は、差動増幅回路４１の非反転入力端と抵抗ダイオード回路３０の一端、より詳細にはノードＮ２との間に接続されている。
【００７０】
このように構成される基準電圧発生回路１Ｃでは、位相補償回路７１〜７５が、位相の余裕を増大する。位相補償回路７１、７２では、キャパシタＣ１、Ｃ２の一端が、交流的にも接地点であるＧＮＤに接続（接地）されている。従って、位相補償回路７１、７２は、位相の余裕を増大するとともに、基準電圧発生回路１Ｃにおけるノードの、電源電圧ＶＤＤの急変に対する安定性を向上させる。
【００７１】
位相補償回路７３では、ＰＭＯＳトランジスタ１８のドレインが、自己のゲートと接続され、さらに抵抗分圧回路５０と接続されているので、キャパシタＣ３はミラー効果を得ることができる。このミラー効果によって、位相補償回路７３は、キャパシタＣ３の実際の容量以上のキャパシタが接続された場合と同等に作用する。
【００７２】
抵抗７７は、差動増幅回路４１の２個の入力端から外を見込んだ交流インピーダンスの差を低下させる。
差動増幅回路４１の反転入力端から外を見込んだ第１の交流インピーダンスは、ダイオードＤ１が理想的なダイオードと見做した場合、抵抗２２の抵抗値とほぼ等しくなる。差動増幅回路４１の非反転入力端から外を見込んだ第２の交流インピーダンスは、抵抗７７が存在せず、ダイオードＤ２が理想的なダイオードと見做した場合、ほぼ零になる。従って、差動増幅回路４１の非反転入力端とＧＮＤとの間に抵抗２２の抵抗値と等しい抵抗値をもつ抵抗７７を接続すれば、第１の交流インピーダンスと第２の交流インピーダンスとをほぼ一致させることができる。
【００７３】
基準電圧発生回路１Ｃによれば、位相補償回路７１〜７５を備えているので、負帰還の帰還制御回路４０において、周波数帯域内で位相が大きく変動して実質的に正帰還に遷移することを防止することができる。従って、基準電圧発生回路１Ｃは、回路動作が不安定になったり、発振動作が生じたりする等の異常な動作を防止することができる。すなわち、基準電圧発生回路１Ｃによれば、回路動作の安定性を高めることができる。
【００７４】
また、基準電圧発生回路１Ｃでは、位相補償回路７１、７２が、位相の余裕を増大するとともに、基準電圧発生回路１Ｃにおけるノードの、電源電圧ＶＤＤの急変に対する安定性を向上させることができる。
【００７５】
位相補償回路７３は、キャパシタＣ３の実際の容量以上のキャパシタが接続された場合と同等に作用するため、位相の余裕をより増大することができる。換言すれば、キャパシタＣ３は、動作上必要とされる容量値よりも容量値が小さいキャパシタを選定できる。この場合、回路の占有面積及び体積を低減することができる。
【００７６】
さらに、基準電圧発生回路１Ｃは、抵抗７７を備えているので、第１の交流インピーダンスと第２の交流インピーダンスとの差を小さくすることができる。また、抵抗７７が抵抗２２の抵抗値と等しい抵抗値をもつ場合、基準電圧発生回路１Ｃは、第１の交流インピーダンスと第２の交流インピーダンスとをほぼ一致させることができる。
【００７７】
なお、図３に例示される位相補償回路７１、７２、７３は、それぞれ、キャパシタＣ１、Ｃ２、Ｃ３のみから成る構成であるが、この例に限定されない。位相補償回路７１、７２、７３は、それぞれ、キャパシタＣ１、Ｃ２、Ｃ３を含む構成であればよい。すなわち、位相補償回路７１〜７３は、キャパシタと抵抗との直列回路で構成されていてもよい。
【００７８】
また、位相補償回路７４、７５についても、位相補償回路７１〜７３と同様である。すなわち、位相補償回路７４は、図４（Ａ）に例示されるように、キャパシタ７４２と直列に接続される抵抗７４１を含んでいてもよい。位相補償回路７５は、図４（Ｂ）に例示されるように、キャパシタ７５２と直列に接続される抵抗７５１を含んでいてもよい。なお、キャパシタ７４２と抵抗７４１とが直列に接続された位相補償回路７４において、抵抗７４１とキャパシタ７４２との位置関係は、図４（Ａ）に例示される位置関係に限定されない。図４（Ａ）に例示される位置関係と逆でもよい。また、抵抗７５１とキャパシタ７５２との位置関係についても、抵抗７４１とキャパシタ７４２との位置関係と同様である。
【００７９】
［第３の実施形態］
図５は、第３の実施形態に係る基準電圧発生回路の一例である基準電圧発生回路１Ｄの構成を示す回路図である。
【００８０】
基準電圧発生回路１Ｄは、基準電圧発生回路１Ａに対して、電流分流回路１０の代わりに電流分流回路８０を備える点と、抵抗分圧回路５０の代わりに抵抗回路５５を備える点で相違するが、その他の点は同様である。なお、抵抗回路５５は、基準電圧発生回路１Ｂに備えられる構成要素であり、第１の実施形態において説明したとおりである。そこで、本実施形態では、電流分流回路８０を中心に説明し、基準電圧発生回路１Ａ、１Ｂと重複する説明については省略する。
【００８１】
電流分流回路８０は、出力端４３と接続される入力端８１と、電源端子３とそれぞれ接続される電源入力端８２ａ〜８２ｃと、出力端８３ａ〜８３ｃと、ＮＭＯＳトランジスタ８５〜８７と、を有している。
【００８２】
出力端８３ａは、抵抗ダイオード回路２０の一端、より詳細にはノードＮ１と接続されている。出力端８３ｂは、抵抗ダイオード回路３０の一端、より詳細にはノードＮ２との間に接続されている。出力端８３ｃは、抵抗回路５５の一端、すなわち、抵抗５１の一端に接続されている。
【００８３】
ＮＭＯＳトランジスタ８５は、入力端８１と接続されるゲートと、電源入力端８２ａと接続されるドレインと、出力端８３ａと接続されるソースと、を含んでいる。ＮＭＯＳトランジスタ８６は、入力端８１と接続されるゲートと、電源入力端８２ｂと接続されるドレインと、出力端８３ｂと接続されるソースと、を含んでいる。ＮＭＯＳトランジスタ８７は、入力端８１と接続されるゲートと、電源入力端８２ｃと接続されるドレインと、出力端８３ｃと接続されるソースと、を含んでいる。
【００８４】
ＮＭＯＳトランジスタ８６のゲート幅／ゲート長の値は、ＮＭＯＳトランジスタ８５のゲート幅／ゲート長の値に対して、ｐ（ｐは任意の正数）倍である。また、ＮＭＯＳトランジスタ８７のゲート幅／ゲート長の値は、ＮＭＯＳトランジスタ８６のゲート幅／ゲート長の値に対して、ｑ（ｑは任意の正数）倍である。すなわち、ＮＭＯＳトランジスタ８５、８６、８７の各ゲート幅／ゲート長の比は、１：ｐ：ｐ・ｑである。
【００８５】
このように構成される基準電圧発生回路１Ｄは、ＮＭＯＳトランジスタ８５、８６、８７のゲートの各々にバイアス電圧が入力されない点で、ＰＭＯＳトランジスタ１６、１７、１８のゲートの各々にバイアス電圧が入力されている基準電圧発生回路１Ａとは相違している。すなわち、基準電圧発生回路１Ｄの構成は、基準電圧発生回路１Ａの構成よりも簡潔である。
【００８６】
一方、上記相違によって、基準電圧発生回路１Ｄでは、上述した式（９）を満たすために、ソース電流Ｉｓ１、Ｉｓ２、Ｉｓ３の大きさが、定常的に１：ｐ：ｐ・ｑに維持される必要がある。すなわち、電圧ＶＮ１と電圧ＶＮ２とが、定常的にほぼ同値になる必要がある。
【００８７】
基準電圧発生回路１Ｄにおいて、電流分流回路８０は、差動増幅回路４１の出力に基づいて、ソース電流Ｉｓ１、Ｉｓ２、Ｉｓ３を生成する。ソース電流Ｉｓ１、Ｉｓ２、Ｉｓ３は、それぞれ、出力端８３ａ、８３ｂ、８３ｃから出力される。
【００８８】
ソース電流Ｉｓ１は、ノードＮ１において、電流Ｉ１と、電流Ｉ２と、に分かれる。電流Ｉ１は、抵抗２３を経由してＧＮＤへ流れる。電流Ｉ２は、抵抗２２及びダイオードＤ１を経由してＧＮＤへ流れる。
ソース電流Ｉｓ２は、ノードＮ２において、電流Ｉ３と、電流Ｉ４と、に分かれる。電流Ｉ３は、ダイオードＤ２を経由してＧＮＤへ流れる。電流Ｉ４は、抵抗３２を経由してＧＮＤへ流れる。
ソース電流Ｉｓ３は、抵抗５１を流れる電流Ｉ５と等しく、抵抗５１を経由してＧＮＤへ流れる。
【００８９】
ＮＭＯＳトランジスタ８５〜８７において、ドレインは電源端子３と接続される一方、ゲート、バックゲート及びソースの各々は電源端子３と非接続である。ＮＭＯＳトランジスタ８５〜８７のドレイン−ソース間の内部抵抗は、例えば、数ＭΩと大きい。従って、電流分流回路８０では、電源電圧ＶＤＤが急激に変動したとしても、当該変動が抑えられたソース電流Ｉｓ１、Ｉｓ２、Ｉｓ３が生成される。
【００９０】
基準電圧発生回路１Ｄによれば、電源電圧ＶＤＤが急変したとしても、ソース電流Ｉｓ１、Ｉｓ２、Ｉｓ３の急変を抑えることができる。
【００９１】
なお、本発明は、上述した実施形態そのままに限定されるものではなく、実施段階では、上述した例以外にも様々な形態で実施することが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更をすることができる。
【００９２】
例えば、上述した基準電圧発生回路１Ａ〜１Ｄに対して、トランジスタの極性及び電源端子３とＧＮＤとを入れ替えて基準電圧発生回路を構成してもよい。
【００９３】
図６及び図７は、それぞれ、第１の変形例に係る基準電圧発生回路１Ｅ及び第２の変形例に係る基準電圧発生回路１Ｆの構成例を示す回路図である。
【００９４】
基準電圧発生回路１Ｅは、電流分流回路９０と、位相補償回路７１、７２、７３にそれぞれ含まれるキャパシタＣ１、Ｃ２、Ｃ３と、ダイオードＤ１と、抵抗２２、２３と、ダイオードＤ２と、抵抗３２と、差動増幅回路４１と、抵抗５１、５２と、抵抗７７と、を備えている。
【００９５】
基準電圧発生回路１Ｅは、換言すれば、位相補償回路７４、７５が省略された基準電圧発生回路１Ｃにおいて、トランジスタの極性及び電源端子３とＧＮＤとを入れ替えた回路である。従って、電流分流回路９０は、電流分流回路１０に対して、トランジスタの極性及び電源端子３とＧＮＤとを入れ替えた回路であり、ＰＭＯＳトランジスタ９５と、３個のＮＭＯＳトランジスタ９６〜９８と、を備えている。
【００９６】
第１の電界効果トランジスタとしてのＰＭＯＳトランジスタ９５は、ＮＭＯＳトランジスタ１５に対してトランジスタの極性がｎ型からｐ型に入れ替わっている。すなわち、ＰＭＯＳトランジスタ９５は、ｎ型及びｐ型の一方の極性である第１の極性としてのｐ型の極性を有している。
【００９７】
第２の電界効果トランジスタとしてのＮＭＯＳトランジスタ９６は、ＰＭＯＳトランジスタ１６に対してトランジスタの極性がｐ型からｎ型に入れ替わっている。すなわち、ＮＭＯＳトランジスタ９６は、ｎ型及びｐ型の他方の極性である第２の極性としてのｎ型の極性を有している。
【００９８】
第３の電界効果トランジスタとしてのＮＭＯＳトランジスタ９７は、ＰＭＯＳトランジスタ１７に対してトランジスタの極性がｐ型からｎ型に入れ替わっており、第２の極性としてのｎ型の極性を有している。第４の電界効果トランジスタとしてのＮＭＯＳトランジスタ９８は、ＰＭＯＳトランジスタ１８に対してトランジスタの極性がｐ型からｎ型に入れ替わっており、第２の極性としてのｎ型の極性を有している。
【００９９】
上述した基準電圧発生回路１Ｅは、基準電圧発生回路１Ｃと同様の効果を得ることができる。また、基準電圧発生回路１Ｅにおいて、基準電圧発生回路１Ｃと同様に、キャパシタＣ１、Ｃ２及びＣ３の一部又は全部を省略したり、抵抗７７を省略したりすることもできる。また、基準電圧発生回路１Ｅは、位相補償回路７４、７５の少なくとも一方が追設されていてもよい。
【０１００】
さらに、基準電圧発生回路１Ｂにおいて、トランジスタの極性及び電源端子３とＧＮＤとを入れ替えて基準電圧発生回路１Ｆを構成してもよい。基準電圧発生回路１Ｆは、基準電圧発生回路１Ｂと同様の効果を得ることができる。
【０１０１】
なお、基準電圧発生回路１Ｆに対して、位相補償回路７１〜７５及び抵抗７７の少なくとも一つが追設されていてもよい。また、基準電圧発生回路１Ｆに対して、電圧源５７が省略されていてもよい。
【０１０２】
なお、上述した基準電圧発生回路１Ａ〜１Ｆのような自己帰還回路では、電源電圧やその過渡動作、構成素子の定数値、製造精度、環境温度等の条件により、電源が投入されても、動作を開始しない場合があり得る。これを避けるため、基準電圧発生回路１Ａ〜１Ｆに対して、起動回路が追設されていてもよい。
【０１０３】
また、上述した基準電圧発生回路１Ａ〜１Ｆにおいて、基準電圧発生回路１Ａ〜１Ｆの特性が理想的であれば、上述した抵抗分圧回路５０及び抵抗回路５５は、単なる開放された回路でもよい。上述した式（１０）は、基準電圧発生回路１Ａ〜１Ｆの特性が理想的であれば、抵抗５１（抵抗分圧回路５０の場合、抵抗５１に加えて抵抗５２）が開放除去されて、電流Ｉｄ３が全て出力電流ＩＯＵＴとして得られる場合でも成立する。なお、抵抗分圧回路５０において、抵抗５１及び抵抗５２が開放除去される場合には、分圧電圧をバイアス電圧として取り出すことができなくなる。この場合、上述したように、出力電圧ＶＯＵＴや外部回路から供給される電圧を、バイアス電圧として用いればよい。
【０１０４】
また、上述した実施形態において、ダイオードＤ１は、ダイオードＤ２の接合部の面積に対して、その接合部の面積がｎ倍に構成されている場合を説明したが、ダイオードＤ１、Ｄ２の接合部の面積比は、上述の比に限定されない。例えば、接合部の面積（又は長さ及び幅）が同じダイオードを用いても、上述したダイオードＤ１及びダイオードＤ２を用いて構成される場合等価な構成を実現できる。接合部の面積が同じダイオードを用いる場合、ダイオードＤ１を構成するダイオードの並列数がダイオードＤ２を構成するダイオードの並列数に対してｎ倍とすればよい。
【０１０５】
さらに、上述した実施形態において、ＰＭＯＳトランジスタ１６、１７、１８の各ゲート幅／ゲート長の比及びＮＭＯＳトランジスタ８５、８６、８７の各ゲート幅／ゲート長の比が１：ｐ：ｐ・ｑである場合を説明した。しかしながら、ＰＭＯＳトランジスタ１６、１７、１８の各ゲート幅／ゲート長の比及びＮＭＯＳトランジスタ８５、８６、８７の各ゲート幅／ゲート長の比は、上述の比に限定されない。ゲート幅／ゲート長の値が同じＰＭＯＳトランジスタ（以下、「基準トランジスタ」とする）を用いても、ＰＭＯＳトランジスタ１６、１７、１８の各ゲート幅／ゲート長の比が１：ｐ：ｐ・ｑとなる電流分流回路１０やＮＭＯＳトランジスタ８５、８６、８７の各ゲート幅／ゲート長の比が１：ｐ：ｐ・ｑとなる電流分流回路８０を実現できる。
【０１０６】
例えば、ＰＭＯＳトランジスタ１６、１７、１８が、少なくとも１個の基準トランジスタを有し、１個の基準トランジスタ又は複数個の基準トランジスタを並列接続した基準トランジスタ群を用いて構成される場合がある。この場合において、基準トランジスタの個数が１：ｐ：ｐ・ｑであるＰＭＯＳトランジスタ１６、１７、１８を有する電流分流回路１０は、ゲート幅／ゲート長の比が１：ｐ：ｐ・ｑであるＰＭＯＳトランジスタ１６、１７、１８を有する電流分流回路１０と、実質的に等価な構成である。また、基準トランジスタの個数が１：ｐ：ｐ・ｑであるＮＭＯＳトランジスタ８５、８６、８７を有する電流分流回路８０は、ゲート幅／ゲート長の比が１：ｐ：ｐ・ｑであるＮＭＯＳトランジスタ８５、８６、８７を有する電流分流回路８０と、実質的に等価な構成である。
上述した実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０７】
１Ａ〜１Ｆ  基準電圧発生回路
３  電源端子
１０、８０、９０  電流分流回路
１１ａ、１１ｂ、８１、９１ａ、９１ｂ  入力端
１２  電源入力端
１３ａ〜１３ｃ、８３ａ〜８３ｃ、９３ａ〜９３ｃ  出力端
１５、８５〜８７、９６〜９８  ＮＭＯＳトランジスタ
１６〜１８、９５  ＰＭＯＳトランジスタ
２０、３０  抵抗ダイオード回路
２２、２３、３２  抵抗
４０  帰還制御回路
４１  差動増幅回路
４３  出力端
５０  抵抗分圧回路（抵抗回路）
５１、５２  抵抗
５５  抵抗回路
５７  電圧源
６０  出力端子
７１〜７５  位相補償回路
７４１、７５１  抵抗
７４２、７５２  キャパシタ
７７  抵抗
Ｃ１〜Ｃ３  キャパシタ
Ｄ１、Ｄ２  ダイオード
【図１】
2020201754.tif 000007
【図２】
2020201754.tif 000008
【図３】
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【図４】
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【図５】
2020201754.tif 000011
【図６】
2020201754.tif 000012
【図７】
2020201754.tif 000013
【図８】
2020201754.tif 000014