(57)【要約】【課題】出力トランジスタを通って出力端子側へ流れ出す電流を適切に制御する。【解決手段】実施形態によれば、出力トランジスタとエラーアンプとレプリカトランジスタと電流制限回路と電位調整回路とを有する半導体集積回路が提供される。出力トランジスタは、電源側の第１のノードと出力側の第２のノードとの間に電気的に接続されている。レプリカトランジスタは、第１のノードと第４のノードとの間に電気的に接続されている。レプリカトランジスタは、出力トランジスタに対応した動作を行う回路を構成する。電流制限回路は、入力ノードが第４のノードと第１の電流源との間の第５のノードに電気的に接続され、出力ノードが出力トランジスタのゲートとレプリカトランジスタのゲートとに電気的に接続されている。電位調整回路は、第２のノードと第４のノードとに電気的に接続されている。【選択図】図１
2020042478.tif 000002
【特許請求の範囲】
【請求項１】
電源側の第１のノードと出力側の第２のノードとの間に電気的に接続された出力トランジスタと、
第１の入力端子が前記第２のノードと基準電位（ｓｔａｎｄａｒｄ  ｐｏｔｅｎｔｉａｌ）との間の第３のノードに電気的に接続され、第２の入力端子が参照電圧（ｒｅｆｅｒｅｎｃｅ  ｖｏｌｔａｇｅ）に電気的に接続され、出力端子が前記出力トランジスタのゲートに電気的に接続されたエラーアンプと、
前記第１のノードと第４のノードとの間に電気的に接続され、前記出力トランジスタに対応した動作を行う回路を構成するレプリカトランジスタと、
入力ノードが前記第４のノードと第１の電流源との間の第５のノードに電気的に接続され、出力ノードが前記出力トランジスタのゲートと前記レプリカトランジスタのゲートとに電気的に接続された電流制限回路と、
前記第２のノードと前記第４のノードとに電気的に接続された電位調整回路と、
を備えた半導体集積回路。
【請求項２】
前記電位調整回路は、前記第２のノードと前記第４のノードとを等電位化する
請求項１に記載の半導体集積回路。
【請求項３】
前記電位調整回路は、
第１の入力端子が前記第２のノードに電気的に接続され、第１の出力端子が第２の入力端子と前記第４のノードに電気的に接続され、第２の出力端子が前記第５のノードに電気的に接続されたボルテージフォロワを有する
請求項２に記載の半導体集積回路。
【請求項４】
前記ボルテージフォロワは、
第１の入力端子が前記第２のノードに電気的に接続され、第２の入力端子が前記第４のノードに電気的に接続された第２のエラーアンプと、
ゲートが前記第２のエラーアンプの出力端子に接続され、ソースが前記第４のノードに電気的に接続され、ドレインが前記第１の電流源に電気的に接続されたＰＭＯＳトランジスタと、
を有する
請求項３に記載の半導体集積回路。
【請求項５】
前記電位調整回路は、
センス側が前記第２のノードと第２の電流源との間に電気的に接続され、ミラー側が前記第４のノードと前記第１の電流源との間に電気的に接続されたカレントミラー回路を有する
請求項２に記載の半導体集積回路。
【請求項６】
第１のノードと第２のノードとの間に電気的に接続された出力トランジスタと、
前記第１のノードと第３のノードとの間に電気的に接続され、前記出力トランジスタに対応した動作を行う回路を構成するレプリカトランジスタと、
入力ノードが前記第３のノードと第１の電流源との間の第４のノードに電気的に接続され、出力ノードが前記出力トランジスタのゲートと前記レプリカトランジスタのゲートとに電気的に接続された電流制限回路と、
前記第２のノードと前記第３のノードとに電気的に接続された電位調整回路と、
を備えた半導体集積回路。
【請求項７】
前記電位調整回路は、前記第２のノードと前記第３のノードとを等電位化する
請求項６に記載の半導体集積回路。
【請求項８】
前記電位調整回路は、
第１の入力端子が前記第２のノードに電気的に接続され、第１の出力端子が第２の入力端子と前記第３のノードとに電気的に接続され、第２の出力端子が前記第４のノードに電気的に接続されたボルテージフォロワを有する
請求項７に記載の半導体集積回路。
【請求項９】
前記ボルテージフォロワは、
第１の入力端子が前記第２のノードに電気的に接続され、第２の入力端子が前記第３のノードに電気的に接続されたエラーアンプと、
ゲートが前記エラーアンプの出力端子に接続され、ソースが前記第３のノードに電気的に接続され、ドレインが前記第１の電流源に電気的に接続されたＰＭＯＳトランジスタと、
を有する
請求項８に記載の半導体集積回路。
【請求項１０】
前記電位調整回路は、
センス側が前記第２のノードと第２の電流源との間に電気的に接続され、ミラー側が前記第３のノードと前記第１の電流源との間に電気的に接続されたカレントミラー回路を有する
請求項７に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体集積回路に関する。
【背景技術】
【０００２】
入力端子及び出力端子の間に設けられたレギュレータ回路を含む半導体集積回路では、レギュレータ回路における出力トランジスタがオンして入力端子及び出力端子の間を導通させる。このとき、出力トランジスタを通って出力端子側へ流れ出す電流を適切に制御することが望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−３２７１６４号公報
【特許文献２】特開２００２−３１８６２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、出力トランジスタを通って出力端子側へ流れ出す電流を適切に制御できる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
一つの実施形態によれば、出力トランジスタとエラーアンプとレプリカトランジスタと電流制限回路と電位調整回路とを有する半導体集積回路が提供される。出力トランジスタは、電源側の第１のノードと出力側の第２のノードとの間に電気的に接続されている。エラーアンプは、第１の入力端子が第２のノードと基準電位（standard  potential）との間の第３のノードに電気的に接続され、第２の入力端子が参照電圧（reference  voltage）に電気的に接続され、出力端子が出力トランジスタのゲートに電気的に接続されている。レプリカトランジスタは、第１のノードと第４のノードとの間に電気的に接続されている。レプリカトランジスタは、出力トランジスタに対応した動作を行う回路を構成する。電流制限回路は、入力ノードが第４のノードと第１の電流源との間の第５のノードに電気的に接続され、出力ノードが出力トランジスタのゲートとレプリカトランジスタのゲートとに電気的に接続されている。電位調整回路は、第２のノードと第４のノードとに電気的に接続されている。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施形態に係る半導体集積回路の構成を示す回路図である。
【図２】図２は、実施形態におけるエラーアンプの構成を示す回路図である。
【図３】図３は、実施形態における出力トランジスタ及びレプリカトランジスタの電圧電流特性を示す図である。
【図４】図４は、実施形態に係る半導体集積回路の動作を示す図である。
【図５】図５は、実施形態の変形例に係る半導体集積回路の構成を示す回路図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかる半導体集積回路を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
【０００８】
（実施形態）
まず図１を用いて、実施形態に係る半導体集積回路の構成を説明する。図１は、実施形態に係る半導体集積回路の構成を示す回路図である。
【０００９】
半導体集積回路１は、レギュレータ回路１０を搭載する。レギュレータ回路１０は、半導体集積回路１の入力端子Ｔｉｎ及び出力端子Ｔｏｕｔの間に設けられる。半導体集積回路１において、入力端子Ｔｉｎは入力ラインＬｉｎを介してレギュレータ回路１０に接続されている。入力端子Ｔｉｎには、入力ラインＬｉｎの電圧ＶＩＮを安定化させるために、容量素子Ｃ１が外部接続されている。入力ラインＬｉｎの電圧ＶＩＮは、入力端子Ｔｉｎの電圧ＶＩＮと言い換えることもできる。入力端子Ｔｉｎには、電源Ｅ１が接続される。
【００１０】
半導体集積回路１において、出力端子Ｔｏｕｔは出力ラインＬｏｕｔを介してレギュレータ回路１０に接続されている。出力端子Ｔｏｕｔには、出力ラインＬｏｕｔの電圧ＶＯＵＴを安定化させるために、容量素子Ｃ２が外部接続されている。出力ラインＬｏｕｔの電圧ＶＯＵＴは、出力端子Ｔｏｕｔの電圧ＶＯＵＴと言い換えることもできる。出力ラインＬｏｕｔには、負荷回路２が接続されている。負荷回路２は、例えばロジック回路である。
【００１１】
入力端子Ｔｉｎに電源Ｅ１が接続された状態において、レギュレータ回路１０は、入力ラインＬｉｎの電圧ＶＩＮから内部電源電圧（電圧ＶＯＵＴ）を生成し、生成された内部電源電圧を負荷回路２に供給する。
【００１２】
半導体集積回路１は、レギュレータ回路１０、及びレギュレータ回路１０の周辺回路素子として、定電流源３、及び抵抗素子Ｒ０，Ｒ１を有する。レギュレータ回路１０は、出力トランジスタ１２、エラーアンプ１１、及び抵抗素子Ｒ２，Ｒ３を有する。
【００１３】
出力トランジスタ１２は、ノードＮ１とノードＮ２との間に接続されている。ノードＮ１は、入力端子Ｔｉｎ側のノードであり、入力ラインＬｉｎを介して入力端子Ｔｉｎに接続されている。ノードＮ２は、出力端子Ｔｏｕｔ側のノードであり、出力ラインＬｏｕｔを介して出力端子Ｔｏｕｔに接続されている。出力トランジスタ１２は、オンした場合に、ノードＮ１とノードＮ２との間を導通させる。
【００１４】
出力トランジスタ１２は、ＰＭＯＳトランジスタＰＭ１を有する。ＰＭＯＳトランジスタＰＭ１は、ソースがノードＮ１に接続され、ドレインがノードＮ２に接続され、ゲートがノードＮｇに接続されている。ノードＮｇは、エラーアンプ１１側のノードであり、エラーアンプ１１の出力端子１１ｃに接続されている。
【００１５】
エラーアンプ１１は、非反転入力端子１１ａ、反転入力端子１１ｂ、出力端子１１ｃ、及びバイアス端子１１ｄを有する。非反転入力端子１１ａは、ノードＮ３に接続されている。ノードＮ３は、ノードＮ２と基準電位（例えば、グランド電位）との間のノードである。ノードＮ３は、抵抗素子Ｒ２を介してノードＮ２に接続されているとともに、抵抗素子Ｒ３を介して基準電位に接続されている。内部電源電圧（電圧ＶＯＵＴ）を抵抗素子Ｒ２、Ｒ３で分圧することにより、ノードＮ３の電圧Ｖ３が生成される。
【００１６】
反転入力端子１１ｂは、参照ノードＮｒｆに接続されている。参照ノードＮｒｆは、入力ラインＬｉｎと基準電位（例えば、グランド電位）との間のノードである。参照ノードＮｒｆは、抵抗素子Ｒ０及び定電流源３を介して入力ラインＬｉｎに接続されているとともに、抵抗素子Ｒ１を介して基準電位に接続されている。定電流源３は、電流Ｉ０を抵抗素子Ｒ０及び抵抗素子Ｒ１に流す。このとき、抵抗素子Ｒ１と電流Ｉ０により、参照ノードＮｒｆの参照電圧Ｖｒｆが生成される。
【００１７】
出力端子１１ｃは、ノードＮｇに接続されている。ノードＮｇは、ＰＭＯＳトランジスタＰＭ１のゲートに接続されている。バイアス端子１１ｄは、ノードＮ１及び入力ラインＬｉｎを介して入力端子Ｔｉｎに接続されている。
【００１８】
エラーアンプ１１は、ノードＮ３の電圧Ｖ３と参照電圧Ｖｒｆとの差が実質的に０になるように、ノードＮｇの電圧Ｖｇを制御する。すなわち、エラーアンプ１１は、ノードＮ３の電圧Ｖ３が参照電圧Ｖｒｆに近づくように、ＰＭＯＳトランジスタＰＭ１のゲート電圧をフィードバック制御する。
【００１９】
レギュレータ回路１０の動作状態では、出力トランジスタ１２がオン状態に維持され、出力トランジスタ１２にドレイン電流が流れ、容量素子Ｃ２に電荷が充電されることで出力ラインＬｏｕｔの電圧ＶＯＵＴが所望の値に維持され得る。
【００２０】
このとき、出力トランジスタ１２に過電流が流れると、出力トランジスタ１２が破壊されレギュレータ回路１０が適切に動作できなくなる可能性がある。出力トランジスタ１２を通って流れ出す過電流を抑制するため、半導体集積回路１は、電流リミット回路２０をさらに有する。
【００２１】
電流リミット回路２０は、出力トランジスタ１２からノードＮ２側に流れる電流Ｉ１に対応する電気信号をモニターし、電流Ｉ１が閾値に達した場合に電流Ｉ１を制限するように出力トランジスタ１２のゲート電圧である電圧Ｖｇを制御し電流リミット動作を行う。電流リミット回路２０は、レプリカトランジスタ２１及び電流制限回路２２を有する。
【００２２】
レプリカトランジスタ２１は、ノードＮ１１とノードＮ４との間に電気的に接続されている。ノードＮ１１は、ノードＮ１，Ｎ１３，Ｎ１２に接続されており、入力ラインＬｉｎを介して入力端子Ｔｉｎに接続されている。ノードＮ４は、ノードＮ１１と電流源ＣＳ１との間のノードである。電流源ＣＳ１は、バイアス電流ＩＢＡＩＳ１を流すように構成されている。
【００２３】
レプリカトランジスタ２１は、ＰＭＯＳトランジスタＰＭ２を有する。ＰＭＯＳトランジスタＰＭ２は、ソースがノードＮ１１に接続され、ドレインがノードＮ４に接続され、ゲートがノードＮ６に接続されている。ノードＮ６は、ノードＮｇを介してエラーアンプ１１の出力端子１１ｃに接続されている。これにより、レプリカトランジスタ２１は、出力トランジスタ１２に対応した動作を行う回路を構成している。
【００２４】
電流制限回路２２は、入力ノード２２ａ及び出力ノード２２ｂを有する。入力ノード２２ａは、ノードＮ５に電気的に接続されている。ノードＮ５は、ノードＮ４と電流源ＣＳ１との間のノードである。出力ノード２２ｂは、ノードＮ６に電気的に接続されている。ノードＮ６は、出力トランジスタ１２のゲートとレプリカトランジスタ２１のゲートとに電気的に接続されており、ノードＮｇを介してエラーアンプ１１の出力端子１１ｃに接続されている。
【００２５】
電流制限回路２２は、ＮＭＯＳトランジスタＮＭ１、抵抗素子Ｒ４、及びＰＭＯＳトランジスタＰＭ３を有する。ＮＭＯＳトランジスタＮＭ１は、ソースがグランド電位に接続され、ドレインがノードＮ７に接続され、ゲートが入力ノード２２ａを介してノードＮ５に接続されている。抵抗素子Ｒ３は、一端がノードＮ１２に接続され、他端がノードＮ７に接続されている。ノードＮ１２は、ノードＮ１，Ｎ１３，Ｎ１１に接続されており、入力ラインＬｉｎを介して入力端子Ｔｉｎに接続されている。ＰＭＯＳトランジスタＰＭ３は、ソースがノードＮ１３に接続され、ドレインがノードＮ６に接続され、ゲートが出力ノード２２ｂを介してノードＮ７に接続されている。ノードＮ１３は、ノードＮ１，Ｎ１１，Ｎ１２に接続されており、入力ラインＬｉｎを介して入力端子Ｔｉｎに接続されている。
【００２６】
電流リミット回路２０において、レプリカトランジスタ２１は、出力トランジスタ１２に対応した動作を行う回路を構成しており、出力トランジスタ１２がノードＮ２側に流す電流Ｉ１に応じたレプリカ電流Ｉ２をノードＮ４側に流す。
【００２７】
このとき、出力トランジスタ１２におけるＰＭＯＳトランジスタＰＭ１のディメンジョン（＝Ｗ／Ｌ、Ｗ：チャネル幅、Ｌ：チャネル長）をＤ１とし、レプリカトランジスタ２１におけるＰＭＯＳトランジスタＰＭ２のディメンジョンをＤ２とすると、次の数式１を満たすようにレプリカトランジスタ２１が設計される。
Ｄ１＞＞Ｄ２・・・数式１
【００２８】
数式１の関係に応じて、出力トランジスタ１２の電流Ｉ１とレプリカトランジスタ２１のレプリカ電流Ｉ２は次の数式２を満たす。
Ｉ１＞＞Ｉ２・・・数式２
【００２９】
すなわち、出力トランジスタ１２の電流Ｉ１に対するレプリカトランジスタ２１のレプリカ電流Ｉ２の電流比ＭＲ１は、次の数式３で示される値ＭＲ１になる。
ＭＲ１＝Ｉ２／Ｉ１≒Ｄ２／Ｄ１（＜＜１）・・・数式３
【００３０】
電流制限回路２２は、レプリカトランジスタ２１からのレプリカ電流Ｉ２が電流源ＣＳ１の電流ＩＢＩＡＳ１より大きくなる（Ｉ２＞ＩＢＩＡＳ１）ことで動作する。Ｉ２＞ＩＢＩＡＳ１になるとノードＮ５の電位がＶＩＮ程度まで上昇しＮＭＯＳトランジスタＮＭ１がオンする。ＮＭＯＳトランジスタＮＭ１がオンし、ノードＮ７の電位がＧＮＤ程度まで下降することでＰＭＯＳトランジスタＰＭ３がオンし、ノードＮ６を介してノードＮｇの電位を上昇させる。ノードＮｇの電位が上昇し出力トランジスタ１２（ＰＭＯＳトランジスタＰＭ１）がオフする方向に動作することで電流Ｉ１を制限する。
【００３１】
ここで、出力トランジスタ１２（ＰＭＯＳトランジスタＰＭ１）とレプリカトランジスタ２１（ＰＭＯＳトランジスタＰＭ２）とを比較すると、ソース電位が電源Ｅ１に応じた電位に略均等である。それに対して、出力トランジスタ１２のドレイン及びグランド電位の間に配される素子（抵抗素子Ｒ２，Ｒ３）とレプリカトランジスタ２１のドレイン及びグランド電位の間に配される素子（後述のＰＭＯＳトランジスタＰＭ４と電流源ＣＳ１）とが異なるために、出力トランジスタ１２とレプリカトランジスタ２１との間でドレイン電位が異なり得る。
【００３２】
例えば、レプリカトランジスタ２１のドレイン電位が出力トランジスタ１２のドレイン電位よりも低くなると、レプリカトランジスタ２１のドレイン・ソース間電圧Ｖｄｓが出力トランジスタ１２のドレイン・ソース間電圧Ｖｄｓより大きくなり、電流比ＭＲが数式３の設計値より大きな値ＭＲ２（＞ＭＲ１）になる。電流比ＭＲが数式３の設計値より大きな値ＭＲ２になると、電流制限回路２２による電流リミット動作が効きやすくなるため、出力トランジスタ１２が必要な電流を供給できない可能性がある。
【００３３】
あるいは、例えば、レプリカトランジスタ２１のドレイン電位が出力トランジスタ１２のドレイン電位よりも高くなると、レプリカトランジスタ２１のＶｄｓが出力トランジスタ１２のＶｄｓより小さくなり、ミラー比ＭＲが数式３の設計値より小さな値ＭＲ３（＜ＭＲ１）になる。ミラー比ＭＲが数式３の設計値より小さな値ＭＲ３になると、電流制限回路２２による電流リミット動作が効きにくくなるため、出力トランジスタ１２に過電流を流してしまい出力トランジスタ１２が破壊する可能性がある。
【００３４】
入力電圧ＶＩＮの動作範囲が広く、かつ入出力電位差（ＶＩＮ−ＶＯＵＴの値）が小さくなるレギュレータ回路１０では、出力トランジスタ１２とレプリカトランジスタ２１とのＶｄｓ差が大きく変動すると、リミット電流値の変動も増大し、適切な電流リミット動作が困難になる。
【００３５】
そこで、実施形態では、半導体集積回路１において、出力トランジスタ１２のドレイン電位とレプリカトランジスタ２１のドレイン電位とを等電位化させることで、電流制限回路２２による電流リミット動作の適切化を図る。
【００３６】
具体的には、電流リミット回路２０は、電位調整回路２３を有する。電位調整回路２３は、ノードＮ８を介してノードＮ２に電気的に接続されているとともに、ノードＮ４に電気的に接続されている。電位調整回路２３は、ノードＮ２とノードＮ４とを等電位化する。これにより、出力トランジスタ１２のドレイン電位とレプリカトランジスタ２１のドレイン電位とを等電位化させることができる。
【００３７】
電位調整回路２３は、ボルテージフォロワ２３０を有する。ボルテージフォロワ２３０は、非反転入力端子２３０ａ、反転入力端子２３０ｂ、出力端子２３０ｃ、及び出力端子２３０ｄを有する。ボルテージフォロワ２３０は、非反転入力端子２３０ａがノードＮ８を介してノードＮ２に電気的に接続されている。出力端子２３０ｃは、ノードＮ５に電気的に接続されている。出力端子２３０ｄは、反転入力端子２３０ｂに電気的に接続されているとともにノードＮ４に電気的に接続されている。出力端子２３０ｃの電位は、出力端子２３０ｄの電位に応じた値を有する。ボルテージフォロワ２３０は、出力端子２３０ｄの電位が非反転入力端子２３０ａの電位に近づくように動作する。これにより、ノードＮ２とノードＮ４とを等電位化させることができる。なお、出力端子２３０ｃ及び出力端子２３０ｄは、１つの出力端子として共通化されていてもよい。
【００３８】
ボルテージフォロワ２３０は、エラーアンプ２３１及びＰＭＯＳトランジスタＰＭ４を有する。エラーアンプ２３１は、非反転入力端子２３１ａ、反転入力端子２３１ｂ、出力端子２３１ｃを有する。非反転入力端子２３１ａは、ボルテージフォロワ２３０の非反転入力端子２３０ａを構成している。反転入力端子２３１ｂは、ボルテージフォロワ２３０の反転入力端子２３０ｂを構成している。出力端子２３１ｃは、ＰＭＯＳトランジスタＰＭ４のゲートに接続されている。ＰＭＯＳトランジスタＰＭ４のソースは、ボルテージフォロワ２３０の出力端子２３０ｄを構成している。ＰＭＯＳトランジスタＰＭ４のドレインは、ボルテージフォロワ２３０の出力端子２３０ｃを構成している。
【００３９】
例えば、エラーアンプ２３１は、図２に示す構成を有する。図２は、エラーアンプ２３１の構成を示す回路図である。エラーアンプ２３１は、ＰＭＯＳトランジスタＰＭ１０１〜ＰＭ１０５及びＮＭＯＳトランジスタＮＭ１０１〜ＮＭ１０７，ＮＭ１１１，ＮＭ１１２を有する。
【００４０】
ＮＭＯＳトランジスタＮＭ１１１，ＮＭ１１２は、カレントミラー回路を構成し、バイアス端子ＢＩＡＳを介して流れ込んだバイアス電流Ｉｂを所定のミラー比でＮＭＯＳトランジスタＮＭ１１２側にバイアス電流Ｉ１１１としてコピーする。ＰＭＯＳトランジスタＰＭ１０１，ＰＭ１０２は、カレントミラー回路を構成し、バイアス電流Ｉ１１１を所定のミラー比でＰＭＯＳトランジスタＰＭ１０２側にバイアス電流Ｉ１０１としてコピーする。ＮＭＯＳトランジスタＮＭ１０１，ＮＭ１０３は、カレントミラー回路を構成し、バイアス電流Ｉ１０１を所定のミラー比でＮＭＯＳトランジスタＮＭ１０３側にバイアス電流Ｉ１０３としてコピーする。ＮＭＯＳトランジスタＮＭ１０１，ＮＭ１０２は、カレントミラー回路を構成し、バイアス電流Ｉ１０１を所定のミラー比でＮＭＯＳトランジスタＮＭ１０２側にバイアス電流Ｉ１０２としてコピーする。ＰＭＯＳトランジスタＰＭ１０３〜ＰＭ１０５は、カレントミラー回路を構成し、バイアス電流Ｉ１０２を所定のミラー比でＰＭＯＳトランジスタＰＭ１０４，ＰＭ１０５側にバイアス電流Ｉ１０４，Ｉ１０５としてそれぞれコピーする。
【００４１】
非反転入力端子２３１ａは、ＮＭＯＳトランジスタＮＭ１０６のゲートに接続されている。ＮＭＯＳトランジスタＮＭ１０６は、ドレインがＰＭＯＳトランジスタＰＭ１０４のドレインに接続されている。
【００４２】
反転入力端子２３１ｂは、ＮＭＯＳトランジスタＮＭ１０７のゲートに接続されている。ＮＭＯＳトランジスタＮＭ１０７は、ドレインがＰＭＯＳトランジスタＰＭ１０５のドレインに接続されている。
【００４３】
ＮＭＯＳトランジスタＮＭ１０６のソースとＮＭＯＳトランジスタＮＭ１０７のソースとは、ＮＭＯＳトランジスタＮＭ１０３のドレインに共通接続されている。ＮＭＯＳトランジスタＮＭ１０３は、ドレインがＮＭＯＳトランジスタＮＭ１０６のソースに接続され、ソースがグランド電位ＶＳＳに接続されている。
【００４４】
出力端子２３１ｃは、ＰＭＯＳトランジスタＰＭ１０５のドレインとＮＭＯＳトランジスタＮＭ１０５のドレインとの間のノードに接続されている。
【００４５】
図２に示す非反転入力端子２３１ａは、図１に示す非反転入力端子２３１ａに対応し、ノードＮ８を介してノードＮ２の電位に対応した電気信号を受ける。図２に示す反転入力端子２３１ｂは、図１に示す反転入力端子２３１ｂに対応し、ノードＮ４の電位に対応した電気信号を受ける。
【００４６】
図２に示すＮＭＯＳトランジスタＮＭ１０６は、ノードＮ２の電位に対応した電気信号に応じてオンし、ＮＭＯＳトランジスタＮＭ１０７は、ノードＮ４の電位に対応した電気信号に応じてオンする。例えば、Ｉ１０４≒Ｉ１０５に調整されていれば、ノードＮ２の電位に対応した電気信号とノードＮ４の電位に対応した電気信号との差分に応じて、ＰＭＯＳトランジスタＰＭ１０４及びＮＭＯＳトランジスタＮＭ１０４のドレイン電流との差分が発生し、その差分に応じた電流が出力端子２３１ｃに流れ込むことで出力端子２３１ｃの電位が上昇又は下降する。これにより、非反転入力端子２３１ａで受けた電気信号と反転入力端子２３１ｂで受けた電気信号との差分が増幅されて出力端子２３１ｃに現れることになる。
【００４７】
図１に戻って、エラーアンプ２３１は、反転入力端子２３１ｂと非反転入力端子２３１ａとが同電位（仮想接地）になるように、すなわち、ノードＮ２とノードＮ４とが同電位になるようにＰＭＯＳトランジスタＰＭ４のゲート電位を制御する。これにより、図３に示すように、出力トランジスタ１２及びレプリカトランジスタ２１の動作点が制御され得る。図３は、出力トランジスタ１２及びレプリカトランジスタ２１の電圧電流特性を示す図である。図３では、出力トランジスタ１２の電圧電流特性が実線で示され、レプリカトランジスタ２１の電圧電流特性が一点鎖線で示されている。
【００４８】
すなわち、レプリカトランジスタ２１のドレイン電位を出力トランジスタ１２のドレイン電位に近づけることで、出力トランジスタ１２のＶｄｓとレプリカトランジスタ２１のＶｄｓとを互いに均等な値Ｖｄｓ１にすることができる。この結果、図３に示すように、出力トランジスタ１２の電流Ｉ１＝Ｉｄ１とレプリカ電流Ｉ２＝Ｉｄ２とをＰＭＯＳトランジスタＰＭ１のディメンジョンとＰＭＯＳトランジスタＰＭ２のディメンジョンとの比に合ったミラー比ＭＲ＝ＭＲ１にすることができる。
【００４９】
すなわち、ミラー比ＭＲを数式３の設計値に略等しくすることができるので、図４に示すように、レギュレータ回路１０における定電圧動作の上限となる電流Ｉｏｕｔｍａｘ近傍の適切な電流範囲ΔＩｌｉｍｉｔで電流制限回路２２による電流リミット動作が働くようにすることができる。これにより、適切な電流リミット動作を容易に実現できる。なお、図４は、半導体集積回路１の動作を示す図である。
【００５０】
以上のように、実施形態では、半導体集積回路１において、出力トランジスタ１２のドレイン電位とレプリカトランジスタ２１のドレイン電位とを等電位化させる。これにより、電流制限回路２２による電流リミット動作を容易に適切化できる。したがって、半導体集積回路１の設計を容易化できかつ効果的なリミット電流値を容易に設定できる。
【００５１】
なお、出力トランジスタ１２のドレイン電位とレプリカトランジスタ２１のドレイン電位との等電位化は、ボルテージフォロワに代えてカレントミラー回路で実現されてもよい。具体的には、半導体集積回路１ｉは、図５に示すように構成されてもよい。図５は、実施形態の変形例に係る半導体集積回路１ｉの構成を示す回路図である。
【００５２】
半導体集積回路１ｉは、電流リミット回路２０（図１参照）に代えて電流リミット回路２０ｉを有する。電流リミット回路２０ｉは、電位調整回路２３（図１参照）に代えて電位調整回路２３ｉを有し、電流源ＣＳ２をさらに有する。電位調整回路２３ｉは、ボルテージフォロワ２３０（図１参照）に代えて、図５に示すようなカレントミラー回路２３０ｉを有していてもよい。
【００５３】
カレントミラー回路２３０ｉは、ＰＭＯＳトランジスタＰＭ５及びＰＭＯＳトランジスタＰＭ４を有する。ＰＭＯＳトランジスタＰＭ５は、ソースがノードＮ８を介してノードＮ２に接続され、ドレイン及びゲートが電流源ＣＳ２とＰＭＯＳトランジスタＰＭ４のゲートとに接続されている。ＰＭＯＳトランジスタＰＭ４は、ソースがノードＮ４に接続され、ドレインがノードＮ５を介して電流源ＣＳ１に接続されている。電流源ＣＳ１は、バイアス電流ＩＢＡＩＳ１を流すように構成されている。電流源ＣＳ２は、バイアス電流ＩＢＡＩＳ２を流すように構成されている。
【００５４】
このとき、電流源ＣＳ１のバイアス電流ＩＢＩＡＳ１と電流源ＣＳ２のバイアス電流ＩＢＡＩＳ２とは、次の数式４を満たすように構成されている。
ＩＢＩＡＳ１＞ＩＢＩＡＳ２・・・数式４
【００５５】
また、ＰＭＯＳトランジスタＰＭ４のディメンジョンをＤ６とし、ＰＭＯＳトランジスタＰＭ５のディメンジョンをＤ５とすると、次の数式５を満たすようにカレントミラー回路２３０ｉが設計される。
Ｄ６＞Ｄ５・・・数式５
【００５６】
通常動作時（電流リミットされていない状態）すなわちレプリカトランジスタ２１の電流Ｉ２≦ＩＢＩＡＳ１である状態では、ＰＭＯＳトランジスタＰＭ５のゲート・ソース間電圧ＶｇｓとＰＭＯＳトランジスタＰＭ４のゲート・ソース間電圧Ｖｇｓとの差分は残る。しかし、ノードＮ４の電位がほぼＶＯＵＴとなるため、出力トランジスタ１２（ＰＭＯＳトランジスタＰＭ１）とレプリカトランジスタ２１（ＰＭＯＳトランジスタＰＭ２）とのＶｄｓ差を略ゼロにすることができる。これにより、出力トランジスタ１２の電流Ｉ１＝Ｉｄ１（図３参照）とレプリカ電流Ｉ２＝Ｉｄ２（図３参照）との比率Ｉ２／Ｉ１をＰＭＯＳトランジスタＰＭ１のディメンジョンとＰＭＯＳトランジスタＰＭ２のディメンジョンとの比に合ったミラー比ＭＲ＝ＭＲ１にすることができる。
【００５７】
図２に示すエラーアンプ２３１を含むボルテージフォロワ２３０（図１参照）と比較すると、図５に示すカレントミラー回路２３０ｉは、より少ないトランジスタ数で実現可能である。これにより、半導体集積回路１ｉの回路規模を低減でき、半導体集積回路１ｉの消費電流を抑制できる。
【００５８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５９】
１，１ｉ  半導体集積回路、１１  エラーアンプ、１２  出力トランジスタ、２１  レプリカトランジスタ、２２  電流制限回路、２３，２３ｉ  電位調整回路。
【図１】
2020042478.tif 000003
【図２】
2020042478.tif 000004
【図３】
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【図４】
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【図５】
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