(57)【要約】【課題】書き込み動作時にビット線電位を負電位にする技術を採用した半導体記憶装置について、より低消費電力で、ビットライト機能に対応させる。【解決手段】メモリセルアレイ１は、複数個のメモリセルＭＣを備える。書き込み回路１０は、メモリセルＭＣに与えられる低い方の電源電位よりも低い電位を生成する負電位生成回路３０を有する。書き込み回路１０は、ライトマスク信号ＢＷＥがイネーブル状態を示すとき、負電位生成回路３０をアクティブにし、ローデータを供給するビット線に負電位生成回路３０が生成した電位を供給する。一方、ライトマスク信号ＢＷＥがディセーブル状態を示すとき、ビット線対へのデータ供給を行わず、負電位生成回路３０をインアクティブにする。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数のビット線対と、
複数のワード線と、
第１電位の第１電源と、前記第１電位よりも低い第２電位の第２電源との間に設けられ、前記複数のビット線対のいずれか、および、前記複数のワード線のいずれかに接続されたメモリセルが、複数個、アレイ状に並べられたメモリセルアレイと、
１つまたは複数の前記ビット線対に対して設けられており、書き込み動作時において、複数ビットを有する入力データの当該ビット線対に対応するビットに応じて、当該ビット線対へのデータ供給を行う書き込み回路とを備え、
前記書き込み回路は、
前記第２電位よりも低い第３電位を生成する負電位生成回路を有し、かつ、
複数ビットを有し、各ビットがいずれかの前記ビット線対に対応している信号であって、当該ビット線対へのデータ供給を行うイネーブル状態か、当該ビット線対へのデータ供給を行わないディセーブル状態かを示すライトマスク信号を受け、
前記ライトマスク信号が前記イネーブル状態を示すときは、書き込みクロックに従って、当該ビット線対へのデータ供給を行うとともに、前記負電位生成回路をアクティブにし、当該ビット線対のうちローデータを供給する方のビット線に、前記負電位生成回路によって生成された前記第３電位を供給する一方、
前記ライトマスク信号が前記ディセーブル状態を示すときは、当該ビット線対へのデータ供給を行わず、前記負電位生成回路をインアクティブにする
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
前記ビット線対は、第１および第２ビット線を含み、
ドレインが前記第１ビット線に接続されており、ソースが前記負電位生成回路の出力ノードと接続されており、ゲートに、前記書き込み回路から前記第１ビット線に供給されるデータを受ける第１トランジスタと、
ドレインが前記第２ビット線に接続されており、ソースが前記負電位生成回路の出力ノードと接続されており、ゲートに、前記書き込み回路から前記第２ビット線に供給されるデータを受ける第２トランジスタとを備える
ことを特徴とする半導体記憶装置。
【請求項３】
請求項１記載の半導体記憶装置において、
前記ビット線対は、第１および第２ビット線を含み、
入力に前記書き込み回路から前記第１ビット線に供給されるデータを受け、出力が前記第１ビット線に接続されており、接地ノードが前記負電位生成回路の出力ノードと接続されている第１バッファと、
入力に前記書き込み回路から前記第２ビット線に供給されるデータを受け、出力が前記第２ビット線に接続されており、接地ノードが前記負電位生成回路の出力ノードと接続されている第２バッファとを備える
ことを特徴とする半導体記憶装置。
【請求項４】
請求項１記載の半導体記憶装置において、
前記ライトマスク信号は、ハイレベルまたはローレベルのうちいずれか一方のときは前記イネーブル状態を示し、他方のときは前記ディセーブル状態を示す信号である
ことを特徴とする半導体記憶装置。
【請求項５】
半導体記憶装置において、データを書き込む方法であって、
前記半導体記憶装置は、
複数のビット線対と、
複数のワード線と、
第１電位の第１電源と、前記第１電位よりも低い第２電位の第２電源との間に設けられ、前記複数のビット線対のいずれか、および、前記複数のワード線のいずれかに接続されたメモリセルが、複数個、アレイ状に並べられたメモリセルアレイと、
前記第２電位よりも低い第３電位を生成する負電位生成回路とを備え、
１つまたは複数の前記ビット線対に対してデータ供給を行うとき、書き込みクロックに従って、前記負電位生成回路をアクティブにし、当該ビット線対のうちローデータを供給する方のビット線に、前記負電位生成回路によって生成された前記第３電位を供給するステップと、
１つまたは複数の前記ビット線対に対してデータ供給を行わないとき、前記負電位生成回路をインアクティブにするステップとを備えた
ことを特徴とするデータ書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体記憶装置に関し、書き込み動作時にビット線の電位を負電位にする技術に関する。
【背景技術】
【０００２】
半導体記憶装置に関して、書き込み動作時に、ビット線の電位を負電位にすることによって書き込みマージンを改善する技術が知られている。例えば、特許文献１では、ＭＯＳトランジスタで形成した容量素子６０５が設けられており、書き込みデータＤＢおよび書き込み制御信号ＷＥによって書き込み動作を行う際に、信号ＢＳＴＢによる制御に従って、容量素子６０５による降圧動作によりビット線ＢＬの電位を負電位にする構成が開示されている。また、特許文献２では、ＭＯＳトランジスタで形成した容量素子２１６が設けられており、書き込みデータＤＡＴＡ＿ＩＮおよび書き込み制御信号ＷＲＩＴＥ＿ＥＮによって書き込み動作を行う際に、容量素子２１６による降圧動作によりビット線の電位を負電位にする構成が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第７４８６５４０号明細書（図６，７）
【特許文献２】米国特許第９３７８７８８号明細書（図３）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体記憶装置の中には、いわゆるビットライト機能に対応したものがある。ビットライト機能とは、あるビットＩ／Ｏに接続されたメモリセルへの書き込みを行うか否かを制御する機能のことをいう。
【０００５】
ところが、特許文献１，２の構成では、書き込み動作を行う際には、全てのビットＩ／Ｏが負電位を生成する。このため、このままの構成でビットライト機能に対応させた場合には、書き込みを行わないビットＩ／Ｏでも負電位生成のための降圧動作が行われてしまい、不要な電力を消費してしまう。
【０００６】
本開示は、書き込み動作時にビット線電位を負電位にする技術を採用した半導体記憶装置について、より低消費電力で、ビットライト機能に対応させることを目的とする。
【課題を解決するための手段】
【０００７】
本開示の第１態様では、半導体記憶装置は、複数のビット線対と、複数のワード線と、第１電位の第１電源と、前記第１電位よりも低い第２電位の第２電源との間に設けられ、前記複数のビット線対のいずれか、および、前記複数のワード線のいずれかに接続されたメモリセルが、複数個、アレイ状に並べられたメモリセルアレイと、１つまたは複数の前記ビット線対に対して設けられており、書き込み動作時において、複数ビットを有する入力データの当該ビット線対に対応するビットに応じて、当該ビット線対へのデータ供給を行う書き込み回路とを備える。前記書き込み回路は、前記第２電位よりも低い第３電位を生成する負電位生成回路を有し、かつ、複数ビットを有し、各ビットがいずれかの前記ビット線対に対応している信号であって、当該ビット線対へのデータ供給を行うイネーブル状態か、当該ビット線対へのデータ供給を行わないディセーブル状態かを示すライトマスク信号を受け、前記ライトマスク信号が前記イネーブル状態を示すときは、書き込みクロックに従って、当該ビット線対へのデータ供給を行うとともに、前記負電位生成回路をアクティブにし、当該ビット線対のうちローデータを供給する方のビット線に、前記負電位生成回路によって生成された前記第３電位を供給する一方、前記ライトマスク信号が前記ディセーブル状態を示すときは、当該ビット線対へのデータ供給を行わず、前記負電位生成回路をインアクティブにする。
【０００８】
この態様によると、メモリセルアレイは、第１電位の第１電源と、第１電位よりも低い第２電位の第２電源との間に設けられ、ビット線対およびワード線に接続された複数個のメモリセルを備える。書き込み回路は、メモリセルに与えられる低い方の電源電位である第２電位よりも低い第３電位を生成する負電位生成回路を有する。そして、書き込み回路は、ライトマスク信号がイネーブル状態を示すときは、当該ビット線対へのデータ供給を行うとともに、負電位生成回路をアクティブにし、当該ビット線対のうちローデータを供給するビット線に、負電位生成回路によって生成された第３電位を供給する。一方、ライトマスク信号がディセーブル状態を示すときは、当該ビット線対へのデータ供給を行わず、負電位生成回路をインアクティブにする。すなわち、書き込み回路では、当該ビット線対へのデータ供給を行わない場合には、負電位生成回路はインアクティブになり、不要な電力は消費されない。したがって、より低消費電力で、半導体記憶装置をビットライト機能に対応させることができる。
【０００９】
本開示の第２態様では、半導体記憶装置は、複数のビット線対と、複数のワード線と、第１電位の第１電源と、前記第１電位よりも低い第２電位の第２電源との間に設けられ、前記複数のビット線対のいずれか、および、前記複数のワード線のいずれかに接続されたメモリセルが、複数個、アレイ状に並べられたメモリセルアレイと、前記第２電位よりも低い第３電位を生成する負電位生成回路とを備える。前記半導体記憶装置において、データを書き込む方法は、１つまたは複数の前記ビット線対に対してデータ供給を行うときは、書き込みクロックに従って、前記負電位生成回路をアクティブにし、当該ビット線対のうちローデータを供給する方のビット線に、前記負電位生成回路によって生成された前記第３電位を供給するステップと、１つまたは複数の前記ビット線対に対してデータ供給を行わないときは、前記負電位生成回路をインアクティブにするステップとを備える。
【００１０】
この態様によると、半導体記憶装置は、第１電位の第１電源と、第１電位よりも低い第２電位の第２電源との間に設けられ、ビット線対およびワード線に接続された複数個のメモリセルを備える。そして、ビット線対へのデータ供給を行うときは、第２電位よりも低い第３電位を生成する負電位生成回路をアクティブにし、当該ビット線対のうちローデータを供給する方のビット線に、負電位生成回路によって生成された第３電位を供給する。ビット線対へのデータ供給を行わないときは、負電位生成回路をインアクティブにする。すなわち、ビット線対へのデータ供給を行わない場合は、負電位生成回路はインアクティブになり、不要な電力は消費されない。したがって、より低消費電力で、半導体記憶装置をビットライト機能に対応させることができる。
【発明の効果】
【００１１】
本開示によると、書き込み動作時にビット線電位を負電位にする技術を採用した半導体記憶装置について、より低消費電力で、ビットライト機能に対応させることができる。
【図面の簡単な説明】
【００１２】
【図１】実施形態に係る半導体記憶装置の回路構成例
【図２】第１実施形態に係る半導体記憶装置のサブブロックの回路構成例
【図３】メモリセルの回路構成
【図４】書き込み動作を示すタイミングチャート
【図５】第１実施形態に係る半導体記憶装置のサブブロックの他の回路構成例
【図６】第２実施形態に係る半導体記憶装置のサブブロックの回路構成例
【図７】第２実施形態に係る半導体記憶装置のサブブロックの他の回路構成例
【図８】（ａ），（ｂ）はメモリセルの他の回路構成
【発明を実施するための形態】
【００１３】
以下、実施の形態について、図面を参照して説明する。なお、以下の説明では、信号線やノードに付した符号は、当該信号線における信号やデータ、および当該ノードにおける電位を表すために用いる場合がある。また、ＶＤＤ，ＶＳＳは、電源自体、および、当該電源が供給する電位の両方を表すものとする。また、信号のハイレベルを“Ｈ”、ローレベルを“Ｌ”と表記する場合がある。
【００１４】
（第１実施形態）
図１は実施形態に係る半導体記憶装置の構成例である。本実施形態に係る半導体記憶装置は、複数のサブブロックを備えている。各サブブロックには、１つまたは複数のビット線対がある。図１の構成は、８個のサブブロックＳＢ０〜ＳＢ７を備えており、各サブブロックＳＢ０〜ＳＢ７には２対のビット線があるものとしている。入力データＤは、各サブブロックに対応する複数のビットを有している。図１の構成では、入力データＤは８ビットを有する。ビットライト信号ＢＷＥは、ビット線対へのデータ供給を行うか否かを示す信号であり、ライトマスク信号として機能する。ビットライト信号ＢＷＥは、各サブブロックに対応する複数のビットを有している。図１の構成では、ビットライト信号ＢＷＥは８ビットを有する。すなわち、ビットライト信号ＢＷＥによって、サブブロック毎に、独立して、入力データＤの供給を行うか否かを制御することができる。ＷＬ０〜ＷＬmaxはワード線、ＰＲＥはプリチャージ信号、ＣＡＤはカラムアドレス信号、ＷＴＥはライト制御信号、ＷＣＬＫは書き込みクロックである。
【００１５】
図２は第１実施形態に係る半導体記憶装置のサブブロックの回路構成例を示す。図２において、（ＢＬ０，／ＢＬ０），（ＢＬ１，／ＢＬ１）はビット線対、ＭＣはメモリセルである。メモリセルＭＣは複数個、アレイ状に並べられており、メモリセルアレイ１を構成している。各メモリセルＭＣは、ビット線対のいずれか、および、ワード線のいずれかに接続されている。
【００１６】
図３はメモリセルＭＣの回路構成である。図３のメモリセルＭＣは、いわゆる１ＲＷメモリセルであり、６個のトランジスタによって構成されている。図３に示すように、メモリセルＭＣは、電源ＶＤＤ（第１電位としての電源電位ＶＤＤを供給）と、電源ＶＳＳ（第２電位としての接地電位ＶＳＳを供給）との間に設けられている。
【００１７】
なお、図２の簡略化のために、リード系回路については図示を省略している。
【００１８】
書き込み回路１０は、Ｄラッチ回路２１ａ，２１ｂ、３入力ＡＮＤ回路２２ａ，２２ｂ、論理回路ＬＣ１、および、負電位生成回路３０を備える。Ｄラッチ回路２１ａは、入力データＤをデータ入力とし、書き込みクロックＷＣＬＫをクロック入力とする。Ｄラッチ回路２１ｂは、ビットライト信号ＢＷＥをデータ入力とし、書き込みクロックＷＣＬＫをクロック入力とする。３入力ＡＮＤ回路２２ａは、Ｄラッチ回路２１ａの出力ＩＤ、書き込みクロックＷＣＬＫ、およびＤラッチ回路２１ｂの出力ＩＢＷＥを入力とする。３入力ＡＮＤ回路２２ｂは、Ｄラッチ回路２１ａの反転出力／ＩＤ、書き込みクロックＷＣＬＫ、およびＤラッチ回路２１ｂの出力ＩＢＷＥを入力とする。３入力ＡＮＤゲート２２ａ，２２ｂの出力は、書き込みデータ線対ＷＤＡＴＡ，／ＷＤＡＴＡにそれぞれ接続されている。
【００１９】
論理回路ＬＣ１は、ＯＲゲートとＮＡＮＤゲートの組み合わせからなり、ＯＲゲートは書き込みデータＷＤＡＴＡ，／ＷＤＡＴＡを入力とし、ＮＡＮＤゲートはＯＲゲートの出力とライト制御信号ＷＴＥとを入力とする。論理回路ＬＣ１の出力ＷＡＥは、負電位生成回路３０に与えられる。
【００２０】
負電位生成回路３０は、トランジスタＱＮ１、容量素子Ｃ１およびバッファ回路３１を備え、論理回路ＬＣ１の出力ＷＡＥに応じて、出力ノードＷＧＮＤの電位を制御する。すなわち、出力ＷＡＥが“Ｈ”（ハイレベル）のときは、トランジスタＱＮ１がオン状態になり、出力ノードＷＧＮＤは接地電位ＶＳＳになる。出力ＷＡＥが“Ｌ”（ローレベル）のときは、トランジスタＱＮ１がオフ状態になり、バッファ回路３１の出力ＷＡＥ２が“Ｌ”になるため、容量素子Ｃ１による降圧動作（チャージポンプ動作）によって、出力ノードＷＧＮＤは接地電位ＶＳＳよりもさらに低い電位（第３電位）になる。すなわち、負電位生成回路３０は、接地電位ＶＳＳよりも低い第３電位を生成する。なお、容量素子Ｃ１は、実際には例えば、ソース／ドレインを短絡したＭＯＳトランジスタによって構成される。ＭＯＳトランジスタのサイズを増減することによって、第３電位のレベルを調整することができる。
【００２１】
カラム選択回路４０は、各ビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１に対応する４個のＡＮＤゲート４１ａ，４１ｂ，４２ａ，４２ｂを備える。ＡＮＤゲート４１ａ，４１ｂは、カラムアドレス信号ＣＡＤ＜０＞を一方の入力とし、他方の入力に書き込みデータ線対ＷＤＡＴＡ，／ＷＤＡＴＡがそれぞれ接続されている。ＡＮＤゲート４２ａ，４２ｂは、カラムアドレス信号ＣＡＤ＜１＞を一方の入力とし、他方の入力に書き込みデータ線対ＷＤＡＴＡ，／ＷＤＡＴＡがそれぞれ接続されている。
【００２２】
各ビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１に、トランジスタＷＢ０，／ＷＢ０，ＷＢ１，／ＷＢ１が、それぞれ設けられている。トランジスタＷＢ０，／ＷＢ０，ＷＢ１，／ＷＢ１のソースノードは、負電位生成回路３０の出力ノードＷＧＮＤと接続されている。また、トランジスタＷＢ０，／ＷＢ０，ＷＢ１，／ＷＢ１のゲートには、カラム選択回路４０におけるＡＮＤゲート４１ａ，４１ｂ，４２ａ，４２ｂの出力がそれぞれ与えられている。
【００２３】
図２の半導体記憶装置における書き込み動作について、図４のタイミングチャートを参照して説明する。ここでは、ビットライト信号ＢＷＥは、“Ｈ”のときは、ビット線対へのデータ供給を行うイネーブル状態を示し、“Ｌ”のときは、ビット線対へのデータ供給を行わないディセーブル状態を示す。ビットライト信号ＢＷＥによる制御によって、ビットライト機能を実現することができる。なお、ビットライト信号ＢＷＥの論理レベルと、ビット線対へのデータ供給を行うか否かとの関係は、この逆であってもかまわない。
【００２４】
書き込み動作を行う前は、全てのワード線ＷＬ（ＷＬ０〜ＷＬmax）は“Ｌ”であり、全てのビット線対（ＢＬ０，／ＢＬ０），（ＢＬ１，／ＢＬ１）は、“Ｌ”のプリチャージ信号ＰＲＥによって“Ｈ”にプリチャージされている。
【００２５】
ビットライト信号ＢＷＥが“Ｈ”であり、イネーブル状態を示している場合は、書き込み動作は次のようになる。
【００２６】
Ｄラッチ回路２１ａ，２１ｂは、書き込みクロックＷＣＬＫの立ち上がりで、入力データＤおよびビットライト信号ＢＷＥをそれぞれラッチする。書き込みクロックＷＣＬＫが“Ｈ”の期間、すなわち書き込みサイクル中は、Ｄラッチ回路２１ｂの出力ＩＢＷＥは“Ｈ”になる。この期間では、入力データＤに応じて、３入力ＡＮＤゲート２２ａ，２２ｂの出力すなわち書き込みデータＷＤＡＴＡ，／ＷＤＡＴＡのいずれか一方が“Ｈ”になる。例えば、入力データＤが“Ｈ”のとき、ＷＤＡＴＡ＝“Ｈ”、／ＷＤＡＴＡ＝“Ｌ”になる。
【００２７】
またこのとき、ライト制御信号ＷＴＥは“Ｌ”である。これにより、論理回路ＬＣ１の出力ＷＡＥは、書き込みデータＷＤＡＴＡ，／ＷＤＡＴＡの論理レベルにかかわらず、“Ｈ”になる。このため、負電位生成回路３０においてトランジスタＱＮ１はオン状態になり、出力ノードＷＧＮＤの電位は接地電位ＶＳＳになる。これにより、各ビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１に設けられたトランジスタＷＢ０，／ＷＢ０，ＷＢ１，／ＷＢ１のソースには、接地電位ＶＳＳが与えられる。
【００２８】
次に、プリチャージ信号ＰＲＥが“Ｈ”になり、ビット線対（ＢＬ０，／ＢＬ０），（ＢＬ１，／ＢＬ１）のプリチャージが解除される。また、いずれかのワード線ＷＬ（ここではＷＬ０とする）が“Ｈ”になり活性化する。
【００２９】
そして、カラム選択回路４０の動作によって、トランジスタＷＢ０，／ＷＢ０，ＷＢ１，／ＷＢ１のうちのいずれかがオンする。具体的には、カラムアドレス信号ＣＡＤによって、ビット線対（ＢＬ０，／ＢＬ０），（ＢＬ１，／ＢＬ１）のいずれかが選択され、選択されたビット線対に設けられたトランジスタ対のうち、書き込みデータＷＤＡＴＡ，／ＷＤＡＴＡのうち“Ｈ”である方がゲートに与えられるトランジスタがオンする。例えば、ＣＡＤ＜０＞＝“Ｈ”、ＣＡＤ＜１＞＝“Ｌ”、ＷＤＡＴＡ＝“Ｈ”、／ＷＤＡＴＡ＝“Ｌ”とすると、ビット線対（ＢＬ０，／ＢＬ０）が選択され、トランジスタ対ＷＢ０，／ＷＢ０のうちトランジスタＷＢ０がオンする。他のトランジスタ／ＷＢ０，ＷＢ１，／ＷＢ１はオンしない。この結果、ビット線ＢＬ０は“Ｈ”から“Ｌ”に遷移し、トランジスタＷＢ０のソース電位、すなわち、負電位生成回路３０の出力ノードＷＧＮＤの電位である接地電位ＶＳＳに変化する（図４ではＬ１としている）。
【００３０】
次に、いずれか１つのビット線（ここではビット線ＢＬ０）の電位が“Ｌ”に変化したタイミングで、ライト制御信号ＷＴＥが“Ｌ”から“Ｈ”に変化する。これにより、論理回路ＬＣ１の出力ＷＡＥは“Ｈ”から“Ｌ”に変化し、負電位生成回路３０においてトランジスタＱＮ１はオフ状態になる。この結果、出力ノードＷＧＮＤは、ハイインピーダンスな“Ｌ”になる。また、論理回路ＬＣ１の出力ＷＡＥが“Ｈ”から“Ｌ”に変化することによって、バッファ回路３１の出力ＷＡＥ２は、バッファ回路３１の遅延時間後に“Ｈ”から“Ｌ”に変化する。
【００３１】
出力ノードＷＧＮＤは、容量素子Ｃ１の一端が接続されており、容量素子Ｃ１の他端はバッファ回路３１の出力ＷＡＥ２が接続されている。出力ＷＡＥ２が“Ｈ”から“Ｌ”に変化すると、ハイインピーダンスな“Ｌ”になっている出力ノードＷＧＮＤは、容量素子Ｃ１による降圧動作（チャージポンプ動作）によって、容量素子Ｃ１の容量値に応じたさらに低い“Ｌ”に変化する。これにより、ビット線ＢＬ０の電位も、トランジスタＷＢ０を介してさらに低い電位の“Ｌ”に変化する（図４ではＬ２としている）。このようにして、メモリセルＭＣへのデータ書き込みが完了する。
【００３２】
書き込み動作の後、全てのワード線ＷＬ（ＷＬ０〜ＷＬmax）は“Ｌ”に戻り、全てのビット線対（ＢＬ０，／ＢＬ０），（ＢＬ１，／ＢＬ１）は、“Ｌ”のプリチャージ信号ＰＲＥによって“Ｈ”にプリチャージされた状態に戻る。また、ライト制御信号ＷＴＥ、書き込みクロックＷＣＬＫも“Ｈ”から“Ｌ”に戻る。
【００３３】
ビットライト信号ＢＷＥが“Ｌ”であり、ディセーブル状態を示している場合は、書き込み動作は次のようになる。
【００３４】
Ｄラッチ回路２１ａ，２１ｂは、書き込みクロックＷＣＬＫの立ち上がりで、入力データＤおよびビットライト信号ＢＷＥをそれぞれラッチする。書き込みクロックＷＣＬＫが“Ｈ”の期間、すなわち書き込みサイクル中は、Ｄラッチ回路２１ｂの出力ＩＢＷＥは“Ｌ”になる。このため、入力データＤにかかわらず、３入力ＡＮＤゲート２２ａ，２２ｂの出力すなわち書き込みデータＷＤＡＴＡ，／ＷＤＡＴＡは、両方とも“Ｌ”のまま、変化しない。
【００３５】
次に、プリチャージ信号ＰＲＥが“Ｈ”になり、ビット線対（ＢＬ０，／ＢＬ０），（ＢＬ１，／ＢＬ１）のプリチャージが解除される。また、いずれかのワード線ＷＬ（ここではＷＬ０とする）が“Ｈ”になり活性化する。ところが、書き込みデータＷＤＡＴＡ，／ＷＤＡＴＡは両方とも“Ｌ”のままなので、トランジスタＷＢ０，／ＷＢ０，ＷＢ１，／ＷＢ１は全てオフ状態を維持する。したがって、メモリセルＭＣへのデータ書き込みは行われない。
【００３６】
さらに、ライト制御信号ＷＴＥが“Ｌ”から“Ｈ”に変化しても、論理回路ＬＣ１の出力ＷＡＥは“Ｈ”を維持し、バッファ回路３１の出力ＷＡＥ２も“Ｈ”を維持する。したがって、負電位生成回路３０はインアクティブになり、容量素子Ｃ１による降圧動作（チャージポンプ動作）は行われない。
【００３７】
書き込み動作の後、全てのワード線ＷＬ（ＷＬ０〜ＷＬmax）は“Ｌ”に戻り、全てのビット線対（ＢＬ０，／ＢＬ０），（ＢＬ１，／ＢＬ１）は、“Ｌ”のプリチャージ信号ＰＲＥによって“Ｈ”にプリチャージされた状態に戻る。また、ライト制御信号ＷＴＥ、書き込みクロックＷＣＬＫも“Ｈ”から“Ｌ”に戻る。
【００３８】
以上のように本実施形態によると、書き込み回路１０は、ビットライト信号ＢＷＥがイネーブル状態を示すときは、ビット線対へのデータ供給を行うとともに、負電位生成回路３０をアクティブにし、“Ｌ”を供給するビット線例えばビット線ＢＬ０に、トランジスタＷＢ０を介して、負電位生成回路３０によって生成された、接地電位ＶＳＳよりも低い電位を供給する。一方、ビットライト信号ＢＷＥがディセーブル状態を示すときは、ビット線対へのデータ供給を行わず、負電位生成回路３０をインアクティブにする。すなわち、書き込み回路１０では、対応するビット線対へのデータ供給を行わない場合には、負電位生成回路３０はインアクティブになり、不要な電力は消費されない。したがって、より低消費電力で、半導体記憶装置をビットライト機能に対応させることができる。
【００３９】
なお、図２では、本実施形態に係る半導体記憶装置のサブブロックの構成の一例として、１つの書き込み回路１０に２カラム分のメモリセルが選択的に接続される構成を示した。ただし、本実施形態に係る半導体記憶装置において、書き込み回路に接続されるカラム数は、２に限られるものではない。
【００４０】
図５は１カラム品、すなわち、１つの書き込み回路１０に１カラム分のメモリセルが接続される構成を示す。図５の構成では、図２の構成におけるカラム選択回路４０が省かれており、書き込みデータ線対ＷＤＡＴＡ，／ＷＤＡＴＡが直接、トランジスタ対ＷＢ０，／ＷＢ０のゲートに接続されている。図５の構成における書き込み動作は、上述した図２の構成における書き込み動作と同様である。
【００４１】
（第２実施形態）
図６は第２実施形態に係る半導体記憶装置のサブブロックの回路構成例を示す。図６では、図２の構成と共通の構成要素については図２と同一の符号を付しており、ここではその詳細な説明を省略する場合がある。
【００４２】
なお、図６の簡略化のために、リード系回路については図示を省略している。
【００４３】
書き込み回路１５は、Ｄラッチ回路２１ａ，２１ｂ、３入力ＡＮＤ回路２２ａ，２２ｂ、論理回路ＬＣ１、および、負電位生成回路３０を備える。これらの構成は、図２と同様である。
【００４４】
本実施形態では、書き込みデータ線対ＷＤＡＴＡ，／ＷＤＡＴＡとビット線対（ＢＬ０，／ＢＬ０），（ＢＬ１，／ＢＬ１）との接続形態が、第１実施形態と異なっている。
【００４５】
図２の構成では、書き込みデータ線対ＷＤＡＴＡ，／ＷＤＡＴＡは、カラム選択回路４０を経由して、各ビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１にそれぞれ設けられたトランジスタＷＢ０，／ＷＢ０，ＷＢ１，／ＷＢ１のゲートに接続されている。
【００４６】
これに対して図６の構成では、ライトバッファを構成するインバータ２４ａ，２４ｂとカラムスイッチＣＯＬＳＥＬ０，ＣＯＬＳＥＬ１とが設けられている。なお、インバータ２４ａ，２４ｂは、書き込み回路１５からビット線対に供給されるデータを受け、そのデータをビット線対に供給するバッファの一例である。インバータ２４ａ，２４ｂは、入力に、書き込みデータ線対ＷＤＡＴＡ，／ＷＤＡＴＡがそれぞれ接続されている。インバータ２４ａの出力／ＷＤは、カラムスイッチＣＯＬＳＥＬ０を介してビット線／ＢＬ０と接続され、カラムスイッチＣＯＬＳＥＬ１を介してビット線／ＢＬ１と接続されている。インバータ２４ｂの出力ＷＤは、カラムスイッチＣＯＬＳＥＬ０を介してビット線ＢＬ０と接続され、カラムスイッチＣＯＬＳＥＬ１を介してビット線ＢＬ１と接続されている。
【００４７】
インバータ２４ａ，２４ｂは、電源ノードＷＶＤＤがトランジスタ２３を介して電源と接続されており、接地ノードが負電位生成回路３０の出力ノードＷＧＮＤと接続されている。トランジスタ２３は、ゲートにＤラッチ回路２１ｂの反転出力／ＩＢＷＥを受ける。
【００４８】
図６の半導体記憶装置における書き込み動作について、説明する。なお、図４のタイミングチャートは、本実施形態にも適用できる。本実施形態でも、ビットライト信号ＢＷＥが、ビット線対へのデータ供給を行うか否かを示すライトマスク信号として機能する。ビットライト信号ＢＷＥは、“Ｈ”のときは、ビット線対への書き込みを行うイネーブル状態を示し、“Ｌ”のときは、当該ビット線対への書き込みを行わないディセーブル状態を示す。
【００４９】
書き込み動作を行う前は、全てのワード線ＷＬ（ＷＬ０〜ＷＬmax）は“Ｌ”であり、全てのビット線対（ＢＬ０，／ＢＬ０），（ＢＬ１，／ＢＬ１）は、“Ｌ”のプリチャージ信号ＰＲＥによって“Ｈ”にプリチャージされている。
【００５０】
ビットライト信号ＢＷＥが“Ｈ”であり、イネーブル状態を示している場合は、書き込み動作は次のようになる。
【００５１】
Ｄラッチ回路２１ａ，２１ｂは、書き込みクロックＷＣＬＫの立ち上がりで、入力データＤおよびビットライト信号ＢＷＥをそれぞれラッチする。書き込みクロックＷＣＬＫが“Ｈ”の期間、すなわち書き込みサイクル中は、Ｄラッチ回路２１ｂの出力ＩＢＷＥは“Ｈ”になる。この期間では、入力データＤに応じて、３入力ＡＮＤゲート２２ａ，２２ｂの出力すなわち書き込みデータＷＤＡＴＡ，／ＷＤＡＴＡのいずれか一方が“Ｈ”になる。例えば、入力データＤが“Ｈ”のとき、ＷＤＡＴＡ＝“Ｈ”、／ＷＤＡＴＡ＝“Ｌ”になる。
【００５２】
またこのとき、ライト制御信号ＷＴＥは“Ｌ”である。これにより、論理回路ＬＣ１の出力ＷＡＥは、書き込みデータＷＤＡＴＡ，／ＷＤＡＴＡの論理レベルにかかわらず、“Ｈ”になる。このため、負電位生成回路３０においてトランジスタＱＮ１はオン状態になり、出力ノードＷＧＮＤの電位は接地電位ＶＳＳになる。これにより、インバータ２４ａ，２４ｂの接地ノードには、接地電位ＶＳＳが与えられる。また、Ｄラッチ回路２１ｂの反転出力／ＩＢＷＥは“Ｌ”であるので、トランジスタ２３はオン状態になり、インバータ２４ａ，２４ｂの電源ノードＷＶＤＤは“Ｈ”になる。この結果、インバータ２４ａの出力／ＷＤは“Ｌ”になり、インバータ２４ｂの出力ＷＤは“Ｈ”になる。
【００５３】
次に、プリチャージ信号ＰＲＥが“Ｈ”になり、ビット線対（ＢＬ０，／ＢＬ０），（ＢＬ１，／ＢＬ１）のプリチャージが解除される。また、いずれかのワード線ＷＬ（ここではＷＬ０とする）が“Ｈ”になり活性化する。
【００５４】
そして、カラムアドレス信号ＣＡＤによって、カラムスイッチＣＯＬＳＥＬ０，ＣＯＬＳＥＬ１のいずれか１つが選択され、オンする。例えば、ＣＡＤ＜０＞＝“Ｈ”、ＣＡＤ＜１＞＝“Ｌ”とすると、カラムスイッチＣＯＬＳＥＬ０がオンし、インバータ２４ａ，２４ｂの出力／ＷＤ，ＷＤが、ビット線対／ＢＬ０，ＢＬ０にそれぞれ伝達される。この結果、ビット線ＢＬ０は“Ｈ”から“Ｌ”に遷移し、負電位生成回路３０の出力ノードＷＧＮＤの電位である接地電位ＶＳＳに変化する。
【００５５】
次に、いずれか１つのビット線（ここではビット線ＢＬ０）の電位が“Ｌ”に変化したタイミングで、ライト制御信号ＷＴＥが“Ｌ”から“Ｈ”に変化する。これにより、論理回路ＬＣ１の出力ＷＡＥは、“Ｈ”から“Ｌ”に変化し、負電位生成回路３０においてトランジスタＱＮ１はオフ状態になる。この結果、出力ノードＷＧＮＤは、ハイインピーダンスな“Ｌ”になる。また、論理回路ＬＣ１の出力ＷＡＥが“Ｈ”から“Ｌ”に変化することによって、バッファ回路３１の出力ＷＡＥ２は、バッファ回路３１の遅延時間後に“Ｈ”から“Ｌ”に変化する。
【００５６】
出力ノードＷＧＮＤは、容量素子Ｃ１の一端が接続されており、容量素子Ｃ１の他端にはバッファ回路３１の出力ＷＡＥ２が接続されている。出力ＷＡＥ２が“Ｈ”から“Ｌ”に変化すると、ハイインピーダンスな“Ｌ”になっている出力ノードＷＧＮＤは、容量素子Ｃ１による降圧動作（チャージポンプ動作）によって、容量素子Ｃ１の容量値に応じたさらに低い“Ｌ”に変化する。これにより、ビット線ＢＬ０の電位も、インバータ２４ｂを介して、さらに低い電位の“Ｌ”に変化する。このようにして、メモリセルＭＣへのデータ書き込みが完了する。
【００５７】
書き込み動作の後、全てのワード線ＷＬ（ＷＬ０〜ＷＬmax）は“Ｌ”に戻り、全てのビット線対（ＢＬ０，／ＢＬ０），（ＢＬ１，／ＢＬ１）は、“Ｌ”のプリチャージ信号ＰＲＥによって“Ｈ”にプリチャージされた状態に戻る。また、ライト制御信号ＷＴＥ、書き込みクロックＷＣＬＫも“Ｈ”から“Ｌ”に戻る。
【００５８】
ビットライト信号ＢＷＥが“Ｌ”であり、ディセーブル状態を示している場合は、書き込み動作は次のようになる。
【００５９】
Ｄラッチ回路２１ａ，２１ｂは、書き込みクロックＷＣＬＫの立ち上がりで、入力データＤおよびビットライト信号ＢＷＥをそれぞれラッチする。書き込みクロックＷＣＬＫが“Ｈ”の期間、すなわち書き込みサイクル中は、Ｄラッチ回路２１ｂの出力ＩＢＷＥは“Ｌ”になる。このため、入力データＤにかかわらず、３入力ＡＮＤゲート２２ａ，２２ｂの出力すなわち書き込みデータＤＡＴＡ，／ＷＤＡＴＡは、両方とも“Ｌ”のまま、変化しない。また、Ｄラッチ回路２１ｂの反転出力／ＩＢＷＥは“Ｈ”であるので、トランジスタ２３はオフ状態になり、インバータ２４ａ，２４ｂの電源ノードＷＶＤＤは、電源との接続が遮断される。これにより、インバータ２４ａ，２４ｂの出力／ＷＤ，ＷＤはハイインピーダンス状態となる。
【００６０】
次に、プリチャージ信号ＰＲＥが“Ｈ”になり、ビット線対（ＢＬ０，／ＢＬ０），（ＢＬ１，／ＢＬ１）のプリチャージが解除される。また、いずれかのワード線ＷＬ（ここではＷＬ０とする）が“Ｈ”になり活性化する。カラムアドレス信号ＣＡＤによって、カラムスイッチＣＯＬＳＥＬ０，ＣＯＬＳＥＬ１のいずれか１つが選択され、オンする。ところが、インバータ２４ａ，２４ｂの出力／ＷＤ，ＷＤがハイインピーダンス状態であるため、メモリセルＭＣへのデータ書き込みは行われない。
【００６１】
さらに、ライト制御信号ＷＴＥが“Ｌ”から“Ｈ”に変化しても、論理回路ＬＣ１の出力ＷＡＥは“Ｈ”を維持し、バッファ回路３１の出力ＷＡＥ２も“Ｈ”を維持する。したがって、負電位生成回路３０はインアクティブになり、容量素子Ｃ１による降圧動作（チャージポンプ動作）は行われない。
【００６２】
書き込み動作の後、全てのワード線ＷＬ（ＷＬ０〜ＷＬmax）は“Ｌ”に戻り、全てのビット線対（ＢＬ０，／ＢＬ０），（ＢＬ１，／ＢＬ１）は、“Ｌ”のプリチャージ信号ＰＲＥによって“Ｈ”にプリチャージされた状態に戻る。また、ライト制御信号ＷＴＥ、書き込みクロックＷＣＬＫも“Ｈ”から“Ｌ”に戻る。
【００６３】
以上のように本実施形態によると、書き込み回路１５は、ビットライト信号ＢＷＥがイネーブル状態を示すときは、ビット線対へのデータ供給を行うとともに、負電位生成回路３０をアクティブにし、“Ｌ”を供給するビット線例えばビット線ＢＬ０に、インバータ２４ｂを介して、負電位生成回路３０によって生成された、接地電位ＶＳＳよりも低い電位を供給する。一方、ビットライト信号ＢＷＥがディセーブル状態を示すときは、ビット線対へのデータ供給を行わず、負電位生成回路３０をインアクティブにする。すなわち、書き込み回路１０では、対応するビット線対へのデータ供給を行わない場合には、負電位生成回路３０はインアクティブになり、不要な電力は消費されない。したがって、より低消費電力で、半導体記憶装置をビットライト機能に対応させることができる。
【００６４】
なお、図６では、本実施形態に係る半導体記憶装置のサブブロックの構成の一例として、１つの書き込み回路１５に２カラム分のメモリセルが選択的に接続される構成を示した。ただし、本実施形態に係る半導体記憶装置において、書き込み回路に接続されるカラム数は、２に限られるものではない。
【００６５】
図７は１カラム品、すなわち、１つの書き込み回路１５に１カラム分のメモリセルが接続される構成を示す。図７の構成では、図６の構成におけるカラムスイッチＣＯＬＳＥＬ０，ＣＯＬＳＥＬ１が省かれており、代わりに、ライトタイミング信号ＷＴによってオンオフ制御されるライトスイッチＷＳＷが、ビット線対／ＢＬ０，ＢＬ０に設けられている。図７の構成における書き込み動作は、上述した図６の構成における書き込み動作と、ほぼ同様である。ただし、上述した動作において、カラムアドレス信号ＣＡＤによってカラムスイッチＣＯＬＳＥＬ０，ＣＯＬＳＥＬ１のいずれか１つがオンする代わりに、ライトタイミング信号ＷＴによってライトスイッチＷＳＷがオンする。
【００６６】
また、上述の実施形態では、半導体記憶装置は図３に示す１ＲＷメモリセルを備えるものとした。ただし、その他のメモリセルについても、本開示は適用可能である。例えば、図８（ａ）に示す１Ｒ１Ｗメモリセルを用いた半導体記憶装置では、ライトビット線および反転ライトビット線からなるビット線対に対して、上述の実施形態で示した書き込み回路１０，１５を設ければよい。また、図８（ｂ）に示す２ＲＷメモリセルを用いた半導体記憶装置では、ビット線Ａおよび反転ビット線Ａからなるビット線対と、ビット線Ｂおよび反転ビット線Ｂからなるビット線対とに対して、それぞれ、上述の実施形態で示した書き込み回路１０，１５を設ければよい。
【産業上の利用可能性】
【００６７】
本開示では、書き込み動作時にビット線電位を負電位にする技術を採用した半導体記憶装置について、より低消費電力で、ビットライト機能に対応させることができるので、例えば、ＬＳＩの消費電力の低減に有用である。
【符号の説明】
【００６８】
１  メモリセルアレイ
１０，１５  書き込み回路
２４ａ，２４ｂ  インバータ（バッファ）
３０  負電位生成回路
ＭＣ  メモリセル
（ＢＬ０，／ＢＬ０），（ＢＬ１，／ＢＬ１）  ビット線対
ＷＬ０〜ＷＬmax  ワード線
ＢＷＥ  ビットライト信号（ライトマスク信号）
ＷＣＬＫ  書き込みクロック
ＷＢ０，／ＷＢ０，ＷＢ１，／ＷＢ１  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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