(57)【要約】      （修正有）【課題】低消費電力化を実現でき、高精細化を可能とする表示装置及び電子看板を提供する。【解決手段】表示装置は、行方向及び列方向に配列される複数の副画素ＳＰｉｘを備え、副画素ＳＰｉｘはメモリ５１及び反転スイッチ６１に加えて液晶ＬＱと副画素電極１５とを含み、メモリ５１は２個のコンデンサが直列接続されたと考えられるコンデンサ５１ａと、直列接続されたと考えられるコンデンサの間に配置された浮遊電極５１ｂを有し、コンデンサ５１ａの一方端は走査線ＧＣＬａに接続され、他方端はデータ線ＳＧＬに接続され、複数の副画素ＳＰｉｘは、浮遊電極５１ｂの電位に基づいて画像を表示する。【選択図】図５
2020042191.tif 000002
【特許請求の範囲】
【請求項１】
行方向及び列方向に配列されると共に、副画素データを記憶するメモリを各々が含む、複数の副画素を備え、
前記メモリは、
コンデンサと、前記コンデンサの両端間に配置された浮遊電極と、を有し、
前記複数の副画素は、
前記浮遊電極の電位に基づいて画像を表示する、
表示装置。
【請求項２】
前記コンデンサの一端は、導体であり、
前記コンデンサの他端は、半導体であり、
前記浮遊電極は、トンネル酸化膜を挟んで前記半導体と対向するとともに、絶縁膜を挟んで前記導体と対向する、
請求項１に記載の表示装置。
【請求項３】
各行に夫々設けられ、各行の前記コンデンサの一端に走査信号を供給する、複数の走査線と、
各列に夫々設けられ、各列の前記コンデンサの他端にデータ信号を供給する、複数のデータ線と、を更に備える、
請求項２に記載の表示装置。
【請求項４】
前記複数の副画素の各々は、
副画素電極と、
前記浮遊電極の電位に基づく電位を前記副画素電極に出力するスイッチ回路と、
を更に含み、
前記表示装置は、
複数の前記副画素電極に対向して設けられる共通電極と、
前記共通電極に、基準信号に同期して反転させてなるコモン電位を出力する、共通電極駆動回路と、
前記スイッチ回路に電気的に夫々接続されている、複数の表示信号線と、
前記コモン電位と同相の表示信号及び逆相の反転表示信号を、前記複数の表示信号線に出力する、反転駆動回路と、
を更に備え、
前記スイッチ回路は、
前記浮遊電極の電位に基づいて、前記表示信号及び前記反転表示信号の内の一方を前記副画素電極に出力する、
請求項１から３のいずれか１項に記載の表示装置。
【請求項５】
行方向及び列方向に配列されると共に、副画素データを記憶するメモリを各々が含む、複数の副画素を備え、
前記メモリは、
コンデンサと、前記コンデンサの両端間に配置された浮遊電極と、を有し、
前記複数の副画素は、
前記浮遊電極の電位に基づいて、画像を表示する、
電子看板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置及び電子看板に関する。
【背景技術】
【０００２】
画像を表示する表示装置は、複数の画素を備える。下記の特許文献１には、複数の画素の各々がメモリを含む、いわゆるＭＩＰ（Memory  In  Pixel）型の表示装置が記載されている。特許文献１記載の表示装置では、複数の画素の各々が、複数のメモリとこれらのメモリの切替え回路とを含んでいる。特許文献２には、１ビットのメモリを含む表示素子が記載されている。特許文献３には、不揮発性半導体記憶装置が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−２１２１４０号公報
【特許文献２】特開昭５８−１９６５８２号公報
【特許文献３】特許第２６８５７７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１記載の表示装置では、各画素のメモリには、ＤＲＡＭ（Dynamic  Random  Access  Memory）又はＳＲＡＭ（Static  Random  Access  Memory）が用いられている。ＤＲＡＭは、リフレッシュ動作が必要であり、低消費電力化には向かない。ＳＲＡＭは、回路規模が大きく、高精細化が難しい。
【０００５】
本発明は、高精細化を可能とする表示装置及び電子看板を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様の表示装置は、行方向及び列方向に配列されると共に、副画素データを記憶するメモリを各々が含む、複数の副画素を備える。メモリは、コンデンサと、コンデンサの両端間に配置された浮遊電極と、を有する。複数の副画素は、浮遊電極の電位に基づいて画像を表示する。
【０００７】
本発明の一態様の電子看板は、行方向及び列方向に配列されると共に、副画素データを記憶するメモリを各々が含む、複数の副画素を備える。メモリは、コンデンサと、コンデンサの両端間に配置された浮遊電極と、を有する。複数の副画素は、浮遊電極の電位に基づいて画像を表示する。
【図面の簡単な説明】
【０００８】
【図１】図１は、実施の形態の表示装置の全体構成の概要を示す図である。
【図２】図２は、実施の形態の表示装置の断面図である。
【図３】図３は、実施の形態の表示装置の画素内での副画素の配置を示す図である。
【図４】図４は、実施の形態の表示装置の回路構成を示す図である。
【図５】図５は、実施の形態の表示装置の副画素の回路構成を示す図である。
【図６】図６は、実施の形態の表示装置の副画素の構成を示す図である。
【図７】図７は、実施の形態の表示装置の副画素に書込まれる副画素データを示す図である。
【図８−１】図８−１は、実施の形態の表示装置の動作タイミングを示すタイミング図である。
【図８−２】図８−２は、実施の形態の表示装置の動作タイミングを示すタイミング図である。
【図９】図９は、実施の形態の表示装置の各部の電位を示す図である。
【図１０】図１０は、実施の形態の表示装置の副画素のメモリのエネルギバンド図である。
【図１１】図１１は、実施の形態の表示装置の副画素のメモリのエネルギバンド図である。
【図１２】図１２は、実施の形態の表示装置の副画素のメモリのエネルギバンド図である。
【図１３】図１３は、実施の形態の表示装置の副画素のメモリのエネルギバンド図である。
【図１４】図１４は、実施の形態の表示装置の副画素のメモリのエネルギバンド図である。
【図１５】図１５は、実施の形態の表示装置の副画素のメモリのエネルギバンド図である。
【図１６】図１６は、実施の形態の表示装置の副画素のメモリの浮遊電極の電位を示す図である。
【図１７】図１７は、実施の形態の表示装置の副画素のレイアウトを示す図である。
【図１８】図１８は、実施の形態の表示装置の副画素の断面図である。
【図１９】図１９は、実施の形態の表示装置の副画素のトランジスタ数と、特許文献２の表示素子のトランジスタ数と、を示す図である。
【発明を実施するための形態】
【０００９】
本発明を実施するための形態（実施の形態）につき、図面を参照しつつ詳細に説明する。以下の実施の形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【００１０】
（実施の形態）
［全体構成］
図１は、実施の形態の表示装置の全体構成の概要を示す図である。表示装置１は、第１パネル２と、第１パネル２に対向配置された第２パネル３と、を含む。表示装置１は、画像を表示する表示領域ＤＡと、表示領域ＤＡの外側の額縁領域ＧＤと、を有する。表示領域ＤＡにおいて、第１パネル２と第２パネル３との間には、液晶層が封入されている。
【００１１】
なお、実施の形態では、表示装置１は、液晶層を使用した液晶表示装置としたが、本開示はこれに限定されない。表示装置１は、液晶層に代えて有機ＥＬ（Electro-Luminescence）素子を使用した有機ＥＬ表示装置であっても良い。
【００１２】
表示領域ＤＡ内には、複数の画素Ｐｉｘが、第１パネル２及び第２パネル３の主面と平行なＸ方向にＮ列（Ｎは、自然数）、第１パネル２及び第２パネル３の主面と平行且つＸ方向と交差するＹ方向にＭ行（Ｍは、自然数）のマトリクス状に配置されている。額縁領域ＧＤ内には、インタフェース回路４と、データ線駆動回路５と、共通電極駆動回路６と、反転駆動回路７と、走査線駆動回路９と、が、配置されている。なお、これら複数の回路のうち、インタフェース回路４と、データ線駆動回路５と、共通電極駆動回路６と、反転駆動回路７と、をＩＣチップに組み込み、走査線駆動回路９を第１パネル２上に形成した構成を採用することも可能である。或いは、ＩＣチップに組み込まれる回路群を表示装置１外のプロセッサに形成し、それらと表示装置とを接続する構成も採用可能である。
【００１３】
Ｍ×Ｎ個の画素Ｐｉｘの各々は、複数の副画素ＳＰｉｘを含む。実施の形態では、複数の副画素ＳＰｉｘは、Ｒ（赤）、Ｇ（緑）及びＢ（青）の３個とするが、本開示はこれに限定されない。複数の副画素ＳＰｉｘは、Ｒ（赤）、Ｇ（緑）及びＢ（青）にＷ（白）を加えた４個であっても良い。或いは、複数の副画素ＳＰｉｘは、色が異なる５個以上であっても良い。
【００１４】
各画素Ｐｉｘが３個の副画素ＳＰｉｘを含むので、表示領域ＤＡ内には、Ｍ×Ｎ×３個の副画素ＳＰｉｘが配置されていることになる。また、Ｍ×Ｎ個の画素Ｐｉｘの各々の３個の副画素ＳＰｉｘがＸ方向に配置されているので、Ｍ×Ｎ個の画素Ｐｉｘの１つの行には、Ｎ×３個の副画素ＳＰｉｘが配置されていることになる。
【００１５】
各副画素ＳＰｉｘが１個のメモリを含むので、表示領域ＤＡ内には、Ｍ×Ｎ×３個のメモリが配置されていることになる。また、Ｍ×Ｎ個の画素Ｐｉｘの１つの行には、Ｎ×３個のメモリが配置されていることになる。
【００１６】
各副画素ＳＰｉｘは、各々が含むメモリに格納されている副画素データに基づいて、表示を行う。つまり、Ｍ×Ｎ×３個の副画素ＳＰｉｘに含まれるＭ×Ｎ×３個のメモリの集合は、１個のフレームメモリと同等である。
【００１７】
インタフェース回路４は、シリアル−パラレル変換回路４ａと、タイミングコントローラ４ｂと、を含む。タイミングコントローラ４ｂは、設定レジスタ４ｃを含む。シリアル−パラレル変換回路４ａには、コマンドデータＣＭＤ及び画像データＩＤが、外部回路からシリアルに供給される。外部回路は、ホストＣＰＵ（Central  Processing  Unit）又はアプリケーションプロセッサが例示されるが、本開示はこれらに限定されない。
【００１８】
シリアル−パラレル変換回路４ａは、供給されたコマンドデータＣＭＤをパラレルデータに変換して、設定レジスタ４ｃに出力する。設定レジスタ４ｃには、データ線駆動回路５、反転駆動回路７及び走査線駆動回路９を制御するための値がコマンドデータＣＭＤに基づいて設定される。
【００１９】
シリアル−パラレル変換回路４ａは、供給された画像データＩＤをパラレルデータに変換して、タイミングコントローラ４ｂに出力する。タイミングコントローラ４ｂは、設定レジスタ４ｃに設定された値に基づいて、画像データＩＤをデータ線駆動回路５に出力する。また、タイミングコントローラ４ｂは、設定レジスタ４ｃに設定された値に基づいて、反転駆動回路７及び走査線駆動回路９を制御する。
【００２０】
共通電極駆動回路６及び反転駆動回路７には、基準クロック信号ＣＬＫが、外部回路から供給される。外部回路は、クロックジェネレータが例示されるが、本開示はこれに限定されない。
【００２１】
液晶表示装置の画面の焼き付きを抑制するための駆動方式として、カラム反転駆動、ライン反転駆動、ドット反転駆動、フレーム反転駆動などの駆動方式が知られている。
【００２２】
表示装置１は、上記の各駆動方式のいずれを採用することも可能である。実施の形態では、表示装置１は、フレーム反転駆動の一方式であるコモン反転駆動方式を採用する。表示装置１がコモン反転駆動方式を採用するので、共通電極駆動回路６は、基準クロック信号ＣＬＫに同期して、共通電極の電位（コモン電位）を反転する。反転駆動回路７は、タイミングコントローラ４ｂの制御下で、基準クロック信号ＣＬＫに同期して、副画素電極の電位を反転させる。これにより、表示装置１は、コモン反転駆動方式を実現することができる。実施の形態では、表示装置１は、液晶に電圧が印加されていない場合に黒色を表示し、液晶に電圧が印加されている場合に白色を表示する、いわゆるノーマリーブラックとする。ノーマリーブラックでは、副画素電極の電位とコモン電位とが同相の場合には、黒色が表示され、副画素電極の電位とコモン電位とが異相の場合には、白色が表示される。
【００２３】
表示装置１にて画像を表示させるべく、各副画素ＳＰｉｘのメモリに副画素データを格納する必要がある。各メモリに副画素データを格納するために、走査線駆動回路９は、タイミングコントローラ４ｂの制御下で、Ｍ×Ｎ個の画素Ｐｉｘの内の１つの行を選択するための走査信号を出力する。
【００２４】
各副画素ＳＰｉｘが１個のメモリを含むので、１つの行（画素行（副画素行））当たり１本の走査線が配置される。なお、副画素ＳＰｉｘが、走査信号に加えて、走査信号を反転した反転走査信号とで動作する場合には、１つの行当たり、２本の走査線が配置される。
【００２５】
１つの行当たりに配置されている１本又は２本の走査線が、本開示の走査線群に対応する。表示装置１は、Ｍ行の画素Ｐｉｘを有するので、Ｍ群の走査線群が配置されている。
【００２６】
走査線駆動回路９は、Ｍ行の画素Ｐｉｘに対応して、Ｍ個の出力端子を有している。走査線駆動回路９は、タイミングコントローラ４ｂの制御下で、Ｍ行の内の１つの行を選択するための走査信号を、Ｍ個の出力端子から順次出力する。
【００２７】
データ線駆動回路５は、タイミングコントローラ４ｂの制御下で、走査信号によって選択されているメモリにデータ信号（副画素データ）を夫々出力する。これにより、各副画素のメモリに順次副画素データが夫々格納される。
【００２８】
表示装置１は、Ｍ行の画素Ｐｉｘを線順次走査することによって、１個のフレームデータの副画素データが各副画素ＳＰｉｘのメモリに格納される。
【００２９】
［断面構造］
図２は、実施の形態の表示装置の断面図である。図２に示すように、表示装置１は、第１パネル２と、第２パネル３と、液晶層３０とを含む。第２パネル３は、第１パネル２と対向して配置される。液晶層３０は、第１パネル２と第２パネル３との間に設けられる。第２パネル３の一主面たる表面が、画像を表示させるための表示面１ａである。
【００３０】
表示面１ａ側の外部から入射した光は、第１パネル２の副画素電極（反射電極）１５によって反射されて表示面１ａから出射する。実施の形態の表示装置１は、この反射光を利用して、表示面１ａに画像を表示する反射型液晶表示装置である。なお、本明細書において、表示面１ａと平行な方向をＸ方向とし、表示面１ａと平行な面においてＸ方向と交差する方向をＹ方向とする。また、表示面１ａに垂直な方向をＺ方向とする。
【００３１】
第１パネル２は、第１基板１１と、絶縁層１２と、副画素電極１５と、配向膜１８とを有する。第１基板１１は、ガラス基板又は樹脂基板が例示される。第１基板１１の表面には、図示しない回路素子や、走査線、データ線等の各種配線が設けられる。回路素子は、ＴＦＴ（Thin  Film  Transistor）等のスイッチング素子や、容量素子を含む。
【００３２】
絶縁層１２は、第１基板１１の上に設けられ、回路素子や各種配線等の表面を全体として平坦化している。副画素電極１５は、絶縁層１２の上に複数設けられる。配向膜１８は、副画素電極１５と液晶層３０との間に設けられる。副画素電極１５は、各副画素ＳＰｉｘ毎に矩形状に設けられている。副画素電極１５は、アルミニウム（Ａｌ）又は銀（Ａｇ）で例示される金属で形成されている。また、副画素電極１５は、これらの金属材料と、ＩＴＯ（Indium  Tin  Oxide）で例示される透光性導電材料と、を積層した構成としても良い。副画素電極（反射電極）１５は、良好な反射率を有する材料が用いられ、外部から入射する光を反射させる反射板として機能する。
【００３３】
第２パネル３は、第２基板２１と、カラーフィルタ２２と、共通電極２３と、配向膜２８と、１／４波長板２４と、１／２波長板２５と、偏光板２６とを含む。第２基板２１の両面のうち、第１パネル２と対向する面に、カラーフィルタ２２及び共通電極２３が、この順で設けられる。共通電極２３と液晶層３０との間に配向膜２８が設けられる。第２基板２１の、表示面１ａ側の面に、１／４波長板２４、１／２波長板２５及び偏光板２６が、この順で積層されている。
【００３４】
第２基板２１は、ガラス基板又は樹脂基板が例示される。共通電極２３は、ＩＴＯで例示される透光性導電材料で形成されている。共通電極２３は、複数の副画素電極１５と対向して配置され、各副画素ＳＰｉｘに対する共通の電位を供給する。カラーフィルタ２２は、Ｒ（赤）、Ｇ（緑）、及び、Ｂ（青）の３色のフィルタを有することが例示されるが、本開示はこれに限定されない。これらにＷ（白色）を加えることも可能である。また、カラーフィルタを用いない構成も採用可能である。この場合、副画素単位で画素を構成する。
【００３５】
液晶層３０は、ネマティック（Nematic）液晶を含んでいることが例示される。液晶層３０は、共通電極２３と副画素電極１５との間の電圧レベル（電位差）が変更されることにより、液晶分子の配向状態が変化する。これによって、液晶層３０を透過する光が副画素ＳＰｉｘ毎に変調する。
【００３６】
外光等が表示装置１の表示面１ａ側から入射する入射光となり、第２パネル３及び液晶層３０を透過して副画素電極１５に到達する。そして、入射光は各副画素ＳＰｉｘの副画素電極１５で反射される。かかる反射光は、副画素ＳＰｉｘ毎に変調されて表示面１ａから出射される。これにより、画像の表示が行われる。
【００３７】
［回路構成］
図３は、実施の形態の表示装置の画素内での副画素の配置を示す図である。画素Ｐｉｘは、Ｒ（赤）の副画素ＳＰｉｘＲと、Ｇ（緑）の副画素ＳＰｉｘＧと、Ｂ（青）の副画素ＳＰｉｘＢと、を含む。
【００３８】
副画素ＳＰｉｘＲ、ＳＰｉｘＧ及びＳＰｉｘＢの各々は、メモリ５１と、反転スイッチ６１と、を含む。
【００３９】
メモリ５１は、１ビットのデータを格納するメモリセルとするが、本開示はこれに限定されない。メモリ５１は、２ビット以上のデータを格納するメモリセルであっても良い。
【００４０】
反転スイッチ６１は、メモリ５１と副画素電極１５（図２参照）との間に電気的に接続されている。反転スイッチ６１は、メモリ５１から出力される副画素データに基づいて、反転駆動回路７から出力される表示信号又は反転表示信号を選択して、副画素電極１５に出力する。表示信号ＦＲＰ及び反転表示信号ｘＦＲＰは、基準クロック信号ＣＬＫに同期して、反転される。
【００４１】
表示信号が反転する周期は、共通電極２３の電位（コモン電位）が反転する周期と同じである。
【００４２】
反転スイッチ６１が、本開示のスイッチ回路に対応する。
【００４３】
図４は、実施の形態の表示装置の回路構成を示す図である。図４では、Ｍ行×（Ｎ×３）列の副画素ＳＰｉｘの内の２×２個の副画素ＳＰｉｘを示している。
【００４４】
副画素ＳＰｉｘは、メモリ５１及び反転スイッチ６１に加えて、液晶ＬＱと、副画素電極１５（図２参照）と、を含む。
【００４５】
共通電極駆動回路６は、各副画素ＳＰｉｘに共通するコモン電位ＶＣＯＭを、基準クロック信号ＣＬＫに同期して反転させて、共通電極２３（図２参照）に出力する。共通電極駆動回路６は、基準クロック信号ＣＬＫを共通電極２３にそのままコモン電位ＶＣＯＭとして出力しても良いし、電流駆動能力を増幅するバッファ回路を介して共通電極２３にコモン電位ＶＣＯＭとして出力しても良い。表示時のコモン電位ＶＣＯＭとしては、例えば後述するように３Ｖと０Ｖといった一対の電圧が採用される。基準クロック信号ＣＬＫに従って、一方の電圧から他方の電圧に反転し、これを繰り返すことで交流のコモン信号が形成され、共通電位線に供給される。
【００４６】
走査線駆動回路９は、Ｍ行の画素Ｐｉｘに対応して、Ｍ個の出力端子を有している。走査線駆動回路９は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ４に基づいて、Ｍ行の内の１つの行を選択するための走査信号を、Ｍ個の出力端子から出力する。
【００４７】
走査線駆動回路９は、制御信号Ｓｉｇ４（スキャン開始信号及びクロックパルス信号）に基づいて、走査信号をＭ個の出力端子から順次出力するスキャナ回路であっても良い。或いは、走査線駆動回路９は、符号化された制御信号Ｓｉｇ４を復号化し、該制御信号Ｓｉｇ４で指定された出力端子に走査信号を出力するデコーダ回路であっても良い。
【００４８】
第１パネル２上には、Ｍ行の画素Ｐｉｘに対応して、Ｍ群の走査線群ＧＬ１、ＧＬ２、・・・が配置されている。
【００４９】
Ｍ群の走査線群ＧＬ１、ＧＬ２、・・・の各々は、当該行のメモリ５１（図３参照）に電気的に接続された走査線ＧＣＬａを含む。Ｍ群の走査線群ＧＬ１、ＧＬ２、・・・の各々は、表示領域ＤＡ（図１参照）内において、Ｘ方向に沿う。
【００５０】
第１パネル２上には、Ｎ×３列の副画素ＳＰｉｘに対応して、Ｎ×３本のデータ線ＳＧＬ１、ＳＧＬ２、・・・が配置されている。各データ線ＳＧＬ１、ＳＧＬ２、・・・の各々は、表示領域ＤＡ（図１参照）内において、Ｙ方向に沿う。データ線駆動回路５は、走査信号によって選択されている各副画素ＳＰｉｘのメモリに対して、データ線ＳＧＬ１、ＳＧＬ２、・・・を介して、データ信号（副画素データ）を夫々出力する。
【００５１】
走査信号が供給された行の副画素ＳＰｉｘは、走査信号が供給された走査線ＧＣＬに応じて、データ線ＳＧＬに供給されている副画素データを、メモリ５１に格納する。
【００５２】
第１パネル２上には、Ｍ行の画素Ｐｉｘに対応して、Ｍ本の表示信号線ＦＲＰ１、ＦＲＰ２、・・・が配置されている。Ｍ本の表示信号線ＦＲＰ１、ＦＲＰ２、・・・の各々は、表示領域ＤＡ（図１参照）内において、Ｘ方向に延在している。なお、本実施の形態では、反転スイッチ６１が、表示信号に加えて、表示信号を反転した反転表示信号とで動作する。従って、１つの行当たり、表示信号線ＦＲＰ及び反転表示信号線ｘＦＲＰが設けられる。
【００５３】
１つの行当たりに配置されている１本又は２本の表示信号線が、本開示の表示信号線に対応する。
【００５４】
反転駆動回路７は、スイッチＳＷ１を含む。スイッチＳＷ１は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ１によって制御される。スイッチＳＷ１は、制御信号Ｓｉｇ１が第１の値の場合には、基準クロック信号ＣＬＫを各表示信号線ＦＲＰ１、ＦＲＰ２、・・・に供給する。これにより、基準クロック信号ＣＬＫに同期して、副画素電極１５の電位が反転する。スイッチＳＷ１は、制御信号Ｓｉｇ１が第２の値の場合には、基準電位（接地電位）ＧＮＤを各表示信号線ＦＲＰ１、ＦＲＰ２、・・・に供給する。
【００５５】
図５は、実施の形態の表示装置の副画素の回路構成を示す図である。図５では、１個の副画素ＳＰｉｘを示している。
【００５６】
副画素ＳＰｉｘは、メモリ５１と、反転スイッチ６１と、液晶ＬＱと、を含む。
【００５７】
メモリ５１は、コンデンサ５１ａを含む。更に、メモリ５１は、コンデンサ５１ａの両端間に配置された浮遊電極５１ｂを含む。メモリ５１は、２個のコンデンサが直列接続されたものと考えることもできる。
【００５８】
コンデンサ５１ａの一方端は、走査線ＧＣＬａに接続されている。コンデンサ５１ａの他方端は、データ線ＳＧＬに接続されている。
【００５９】
メモリ５１は、電子が浮遊電極５１ｂから引き抜かれた状態で、副画素データ「０」を記憶する。一方、メモリ５１は、電子が浮遊電極５１ｂに注入された状態で、副画素データ「１」を記憶する。
【００６０】
反転スイッチ６１は、バッファ（インバータ）６１ａと、インバータ６１ｂと、トランスファーゲート６１ｃ及び６１ｄと、を含む。
【００６１】
バッファ６１ａの入力端子は、浮遊電極５１ｂに接続されている。バッファ６１ａの出力端子は、インバータ６１ｂの入力端子、トランスファーゲート６１ｃの非反転入力端子、及び、トランスファーゲート６１ｄの反転入力端子に接続されている。インバータ６１ｂの出力端子は、トランスファーゲート６１ｃの反転入力端子及びトランスファーゲート６１ｄの非反転入力端子に接続されている。
【００６２】
トランスファーゲート６１ｃは、バッファ６１ａの出力電圧がハイレベル、即ちメモリ５１が副画素データ「１」を記憶している場合、反転表示信号線ｘＦＲＰ上の反転表示信号を副画素電極１５に出力する。
【００６３】
トランスファーゲート６１ｄは、バッファ６１ａの出力電圧がローレベル、即ちメモリ５１が副画素データ「０」を記憶している場合、表示信号線ＦＲＰ上の表示信号を副画素電極１５に出力する。
【００６４】
表示信号線ＦＲＰに供給される表示信号は、基準クロック信号ＣＬＫに同期して、反転する。共通電極２３に供給されるコモン電位ＶＣＯＭも、基準クロック信号ＣＬＫに同期して、表示信号と同相で、反転する。表示信号とコモン電位ＶＣＯＭとが同相である場合、液晶ＬＱは、電圧が印加されないので、液晶分子の方向が変化しない。これにより、副画素ＳＰｉｘは、黒表示（反射光を透過させない状態。反射光がカラーフィルタを透過せず、色が表示されない状態）となる。これにより、表示装置１は、コモン反転駆動方式を実現することができる。
【００６５】
反転表示信号線ｘＦＲＰに供給される反転表示信号は、基準クロック信号ＣＬＫに同期して、反転する。共通電極２３に供給されるコモン電位ＶＣＯＭは、基準クロック信号ＣＬＫに同期して、反転表示信号と異相で、反転する。反転表示信号とコモン電位ＶＣＯＭとが異相である場合、液晶ＬＱは、電圧が印加されるので、液晶分子の方向が変化する。これにより、副画素ＳＰｉｘは、白表示（反射光を透過させる状態。反射光がカラーフィルタを透過して色が表示される状態）となる。これにより、表示装置１は、コモン反転駆動方式を実現することができる。
【００６６】
［動作］
図６は、実施の形態の表示装置の副画素の構成を示す図である。図６では、Ｍ行×（Ｎ×３）列の副画素ＳＰｉｘの内の、５行×３列の１５個の副画素ＳＰｉｘを示している。図６では、表示信号線ＦＲＰ、反転表示信号線ｘＦＲＰ及び液晶ＬＱの記載を省略している。
【００６７】
各行の副画素ＳＰｉｘのメモリ５１の一方端は、走査線ＧＣＬａに接続されている。各列の副画素ＳＰｉｘのメモリ５１の他方端は、データ線ＳＧＬに接続されている。
【００６８】
図７は、実施の形態の表示装置の副画素に書込まれる副画素データを示す図である。図８−１及び図８−２は、実施の形態の表示装置の動作タイミングを示すタイミング図である。図９は、実施の形態の表示装置の各部の電位を示す図である。
【００６９】
図８−１及び図８−２において、各副画素ＳＰｉｘの反転スイッチ６１の入力電位（メモリ５１の出力電位）をＶｉｎとし、各副画素ＳＰｉｘの反転スイッチ６１の出力電位をＶｐｉｘとしている。
【００７０】
図６から図９を参照して、表示装置１の動作について説明する。
【００７１】
浮遊電極５１ｂを有するメモリ５１は、副画素データの書込みの前に、消去が必要である。図８−１、図８−２及び図９において、タイミングｔ０からタイミングｔ１までが、消去期間である。
【００７２】
消去期間後のタイミングｔ１からタイミングｔ６までが、書込み期間である。書込み期間は、タイミングｔ１からタイミングｔ２までのステップ１、タイミングｔ２からタイミングｔ３までのステップ２、タイミングｔ３からタイミングｔ４までのステップ３、タイミングｔ４からタイミングｔ５までのステップ４、及び、タイミングｔ５からタイミングｔ６までのステップ５を含む。
【００７３】
ステップ１は、第１行目の副画素ＳＰｉｘ１−１、ＳＰｉｘ１−２及びＳＰｉｘ１−３への書込み期間である。ステップ２は、第２行目の副画素ＳＰｉｘ２−１、ＳＰｉｘ２−２及びＳＰｉｘ２−３への書込み期間である。ステップ３は、第３行目の副画素ＳＰｉｘ３−１、ＳＰｉｘ３−２及びＳＰｉｘ３−３への書込み期間である。
【００７４】
ステップ４は、第４行目の副画素ＳＰｉｘ４−１、ＳＰｉｘ４−２及びＳＰｉｘ４−３への書込み期間である。ステップ５は、第５行目の副画素ＳＰｉｘ５−１、ＳＰｉｘ５−２及びＳＰｉｘ５−３への書込み期間である。
【００７５】
書込み期間後のタイミングｔ６からタイミングｔ７までが、プリチャージ期間である。プリチャージ期間では、浮遊電極５１ｂの電位を安定させる。
【００７６】
プリチャージ期間後のタイミングｔ７からタイミングｔ９までが、読出し期間である。タイミングｔ７からタイミングｔ８までが、プラスフィールド期間である。タイミングｔ８からタイミングｔ９までが、マイナスフィールド期間である。
【００７７】
図８−１、図８−２及び図９を参照すると、消去期間開始のタイミングｔ０において、走査線駆動回路９は、走査線群ＧＬ１からＧＬ５の走査線ＧＣＬａに、０Ｖの走査信号を出力する。データ線駆動回路５は、データ線ＳＧＬ１、ＳＧＬ２及びＳＧＬ３に、２０Ｖのデータ信号を出力する。
【００７８】
従って、高電界（２０Ｖ）が、全部の副画素ＳＰｉｘのメモリ５１のコンデンサ５１ａの両端間に、印加される。これにより、トンネル効果によって、電子が、全部の副画素ＳＰｉｘのメモリ５１の浮遊電極５１ｂからデータ線ＳＧＬ側に引き抜かれる。つまり、全部の副画素ＳＰｉｘのメモリ５１は、副画素データ「０」（黒）を記憶する。
【００７９】
図１０は、実施の形態の表示装置の副画素のメモリのエネルギバンド図である。詳しくは、図１０は、浮遊電極５１ｂからデータ線ＳＧＬ側に電子を引き抜く場合の、副画素ＳＰｉｘのメモリ５１のエネルギバンド図である。
【００８０】
図１０において、熱酸化膜である第１絶縁膜１１１の膜厚は、３５０オングストローム（３５ナノメートル）、誘電率は、３ε（εは、熱酸化膜の誘電率）とする。また、熱酸化膜である第２絶縁膜（トンネル酸化膜）１１２の膜厚は、２００オングストローム（２０ナノメートル）、誘電率は、εとする。これらの数値は、特許文献３の数値を利用している。
【００８１】
浮遊電極５１ｂ内の電子がトンネル効果によってデータ線ＳＧＬ側に抜けるように、第２絶縁膜１１２に高電界がかかる条件が設定される。即ち、第２絶縁膜１１２の膜厚が、第１絶縁膜１１１の膜厚よりも薄く、且つ、第２絶縁膜１１２の誘電率が第１絶縁膜１１１の誘電率よりも低い（低容量側に高電圧がかかるため）条件にバランスされている。なお、走査線−データ線間の電位差が１０Ｖの場合は、トンネル効果は発生しない。
【００８２】
上記した数値を使用すると、第１絶縁膜１１１の静電容量Ｃ２は、次の式（１）で表される。
Ｃ２＝３ε／（３５０オングストローム）  ・・・（１）
【００８３】
また、第２絶縁膜１１２の静電容量Ｃ１は、次の式（２）で表される。
Ｃ１＝ε／（２００オングストローム）  ・・・（２）
【００８４】
ここで、ε＝１とすると、Ｃ２＝８５７１４２８．５７１（ファラッド）、Ｃ１＝５００００００（ファラッド）となる。
【００８５】
従って、第１絶縁膜１１１の電圧Ｖ２は、次の式（３）で表される。
Ｖ２＝２０×Ｃ１／（Ｃ１＋Ｃ２）＝７．３６８４２１（ボルト）  ・・・（３）
【００８６】
また、第２絶縁膜１１２の電圧Ｖ１は、次の式（４）で表される。
Ｖ１＝２０×Ｃ２／（Ｃ１＋Ｃ２）＝１２．６３１５８（ボルト）  ・・・（４）
【００８７】
再び図８−１及び図８−２を参照すると、消去期間においては、全部の副画素ＳＰｉｘのメモリ５１の浮遊電極５１ｂの電位は、上記計算式のとおり７．４Ｖとなる。その結果、電子が、全部の副画素ＳＰｉｘのメモリ５１の浮遊電極５１ｂからデータ線ＳＧＬ側に引き抜かれる。
【００８８】
次に、書込み期間のステップ１の開始のタイミングｔ１において、データ線駆動回路５は、データ線ＳＧＬ１に、０Ｖのデータ信号を出力する。また、データ線駆動回路５は、データ線ＳＧＬ２及びＳＧＬ３に、１０Ｖのデータ信号を出力する。
【００８９】
タイミングｔ１から待ち時間が経過した後、走査線駆動回路９は、走査線群ＧＬ１の走査線ＧＣＬａに、２０Ｖの走査信号を出力する。また、走査線駆動回路９は、走査線群ＧＬ２からＧＬ５の走査線ＧＣＬａに、１０Ｖの走査信号を出力する。
【００９０】
従って、高電界（２０Ｖ）が、副画素ＳＰｉｘ１−１のメモリ５１のコンデンサ５１ａの両端間に、印加される。このとき、副画素ＳＰｉｘ１−１のメモリ５１の浮遊電極５１ｂの電位Ｖｉｎ１−１は、１２．６Ｖとなる。これにより、トンネル効果によって、電子が、データ線ＳＧＬ１側から、副画素ＳＰｉｘ１−１のメモリ５１の浮遊電極５１ｂに、注入される。つまり、副画素ＳＰｉｘ１−１のメモリ５１は、副画素データ「１」（白）を記憶する。
【００９１】
図１１は、実施の形態の表示装置の副画素のメモリのエネルギバンド図である。詳しくは、図１１は、電子をデータ線ＳＧＬ側からメモリ５１のコンデンサ５１ａの浮遊電極５１ｂに注入する場合の、副画素ＳＰｉｘのメモリ５１のエネルギバンド図である。
【００９２】
再び図８−１及び図８−２を参照すると、高電界（２０Ｖ）ではなく、１０Ｖが、副画素ＳＰｉｘ１−２及びＳＰｉｘ１−３のメモリ５１のコンデンサ５１ａの両端間に印加される。つまり、副画素ＳＰｉｘ１−２及びＳＰｉｘ１−３のメモリ５１は、副画素データ「０」（黒）を維持する。
【００９３】
次に、書込み期間のステップ２の開始のタイミングｔ２において、データ線駆動回路５は、データ線ＳＧＬ１及びＳＧＬ３に、１０Ｖのデータ信号を出力する。また、データ線駆動回路５は、データ線ＳＧＬ２に、０Ｖのデータ信号を出力する。
【００９４】
タイミングｔ２から待ち時間が経過した後、走査線駆動回路９は、走査線群ＧＬ１並びにＧＬ３からＧＬ５の走査線ＧＣＬａに、１０Ｖの走査信号を出力する。また、走査線駆動回路９は、走査線群ＧＬ２の走査線ＧＣＬａに、２０Ｖの走査信号を出力する。
【００９５】
従って、高電界（２０Ｖ）が、副画素ＳＰｉｘ２−２のメモリ５１のコンデンサ５１ａの両端間に、印加される。このとき、副画素ＳＰｉｘ２−２のメモリ５１の浮遊電極５１ｂの電位Ｖｉｎ２−２は、１２．６Ｖとなる。これにより、トンネル効果によって、電子が、データ線ＳＧＬ２側から、副画素ＳＰｉｘ２−２のメモリ５１の浮遊電極５１ｂに、注入される。つまり、副画素ＳＰｉｘ２−２のメモリ５１は、副画素データ「１」（白）を記憶する。
【００９６】
一方、高電界（２０Ｖ）ではなく、１０Ｖが、副画素ＳＰｉｘ２−１及びＳＰｉｘ２−３のメモリ５１のコンデンサ５１ａの両端間に印加される。つまり、副画素ＳＰｉｘ２−１及びＳＰｉｘ２−３のメモリ５１は、副画素データ「０」（黒）を維持する。
【００９７】
次に、書込み期間のステップ３の開始のタイミングｔ３において、データ線駆動回路５は、データ線ＳＧＬ１及びＳＧＬ３に、１０Ｖのデータ信号を出力する。また、データ線駆動回路５は、データ線ＳＧＬ２に、０Ｖのデータ信号を出力する。
【００９８】
タイミングｔ３から待ち時間が経過した後、走査線駆動回路９は、走査線群ＧＬ１、ＧＬ２、ＧＬ４、及び、ＧＬ５の走査線ＧＣＬａに、１０Ｖの走査信号を出力する。また、走査線駆動回路９は、走査線群ＧＬ３の走査線ＧＣＬａに、２０Ｖの走査信号を出力する。
【００９９】
従って、高電界（２０Ｖ）が、副画素ＳＰｉｘ３−２のメモリ５１のコンデンサ５１ａの両端間に、印加される。このとき、副画素ＳＰｉｘ３−２のメモリ５１の浮遊電極５１ｂの電位Ｖｉｎ３−２は、１２．６Ｖとなる。これにより、トンネル効果によって、電子が、データ線ＳＧＬ２側から、副画素ＳＰｉｘ３−２のメモリ５１の浮遊電極５１ｂに、注入される。つまり、副画素ＳＰｉｘ３−２のメモリ５１は、副画素データ「１」（白）を記憶する。
【０１００】
一方、高電界（２０Ｖ）ではなく、１０Ｖが、副画素ＳＰｉｘ３−１及びＳＰｉｘ３−３のメモリ５１のコンデンサ５１ａの両端間に印加される。つまり、副画素ＳＰｉｘ３−１及びＳＰｉｘ３−３のメモリ５１は、副画素データ「０」（黒）を維持する。
【０１０１】
次に、書込み期間のステップ４の開始のタイミングｔ４において、データ線駆動回路５は、データ線ＳＧＬ１からＳＧＬ３に、０Ｖのデータ信号を出力する。
【０１０２】
タイミングｔ４から待ち時間が経過した後、走査線駆動回路９は、走査線群ＧＬ１からＧＬ３、及び、ＧＬ５の走査線ＧＣＬａに、１０Ｖの走査信号を出力する。また、走査線駆動回路９は、走査線群ＧＬ４の走査線ＧＣＬａに、２０Ｖの走査信号を出力する。
【０１０３】
従って、高電界（２０Ｖ）が、副画素ＳＰｉｘ４−１、ＳＰｉｘ４−２、及び、ＳＰｉｘ４−３のメモリ５１のコンデンサ５１ａの両端間に、印加される。これにより、トンネル効果によって、電子が、データ線ＳＧＬ１側から、副画素ＳＰｉｘ４−１のメモリ５１の浮遊電極５１ｂに、注入される。同様に、電子が、データ線ＳＧＬ２側から、副画素ＳＰｉｘ４−２のメモリ５１の浮遊電極５１ｂに、注入される。同様に、電子が、データ線ＳＧＬ３側から、副画素ＳＰｉｘ４−３のメモリ５１の浮遊電極５１ｂに、注入される。つまり、副画素ＳＰｉｘ４−１、ＳＰｉｘ４−２、及び、ＳＰｉｘ４−３のメモリ５１は、副画素データ「１」（白）を記憶する。
【０１０４】
次に、書込み期間のステップ５の開始のタイミングｔ５において、データ線駆動回路５は、データ線ＳＧＬ１及びＳＧＬ３に、０Ｖのデータ信号を出力する。また、データ線駆動回路５は、データ線ＳＧＬ２に、１０Ｖのデータ信号を出力する。
【０１０５】
タイミングｔ５から待ち時間が経過した後、走査線駆動回路９は、走査線群ＧＬ１からＧＬ４の走査線ＧＣＬａに、１０Ｖの走査信号を出力する。また、走査線駆動回路９は、走査線群ＧＬ５の走査線ＧＣＬａに、２０Ｖの走査信号を出力する。
【０１０６】
従って、高電界（２０Ｖ）が、副画素ＳＰｉｘ５−１、及び、ＳＰｉｘ５−３のメモリ５１のコンデンサ５１ａの両端間に、印加される。これにより、トンネル効果によって、電子が、データ線ＳＧＬ１側から、副画素ＳＰｉｘ５−１のメモリ５１の浮遊電極５１ｂに、注入される。同様に、電子が、データ線ＳＧＬ３側から、副画素ＳＰｉｘ５−３のメモリ５１の浮遊電極５１ｂに、注入される。つまり、副画素ＳＰｉｘ５−１、及び、ＳＰｉｘ５−３のメモリ５１は、副画素データ「１」（白）を記憶する。
【０１０７】
一方、高電界（２０Ｖ）ではなく、１０Ｖが、副画素ＳＰｉｘ５−２のメモリ５１のコンデンサ５１ａの両端間に印加される。つまり、副画素ＳＰｉｘ５−２のメモリ５１は、副画素データ「０」（黒）を維持する。
【０１０８】
次に、プリチャージ期間の開始のタイミングｔ６において、データ線駆動回路５は、データ線ＳＧＬ１からＳＧＬ３に、０Ｖのデータ信号を出力する。走査線駆動回路９は、走査線群ＧＬ１からＧＬ５の走査線ＧＣＬａに、０Ｖの走査信号を出力する。
【０１０９】
図１２は、実施の形態の表示装置の副画素のメモリのエネルギバンド図である。詳しくは、図１２は、プリチャージ時の、副画素データ「０」（黒）を記憶している副画素ＳＰｉｘのメモリ５１のエネルギバンド図である。プリチャージ時、副画素データ「０」（黒）を記憶している副画素ＳＰｉｘのメモリ５１の浮遊電極５１ｂの電位は、１．５Ｖになる。
【０１１０】
図１３は、実施の形態の表示装置の副画素のメモリのエネルギバンド図である。詳しくは、図１３は、プリチャージ時の、副画素データ「１」（白）を記憶している副画素ＳＰｉｘのメモリ５１のエネルギバンド図である。プリチャージ時、副画素データ「１」（白）を記憶している副画素ＳＰｉｘのメモリ５１の浮遊電極５１ｂの電位は、−１．５Ｖになる。
【０１１１】
次に、プラスフィールド期間の開始のタイミングｔ７において、データ線駆動回路５は、データ線ＳＧＬ１からＳＧＬ３に、０Ｖのデータ信号を出力する。走査線駆動回路９は、走査線群ＧＬ１からＧＬ５の走査線ＧＣＬａに、２．５Ｖの走査信号を出力する。反転駆動回路７は、０Ｖの表示信号を表示信号線ＦＲＰに出力する。反転駆動回路７は、３Ｖの反転表示信号を反転表示信号線ｘＦＲＰに出力する。
【０１１２】
図１４は、実施の形態の表示装置の副画素のメモリのエネルギバンド図である。詳しくは、図１４は、読出し時の、副画素データ「０」（黒）を記憶している副画素ＳＰｉｘのメモリ５１のエネルギバンド図である。タイミングｔ７において、走査線ＧＣＬに２．５Ｖの走査信号が出力されているので、メモリ５１の浮遊電極５１ｂの電位Ｖｉｎが上昇している。読出し時、副画素データ「０」（黒）を記憶している副画素ＳＰｉｘのメモリ５１の浮遊電極５１ｂの電位は、３Ｖになる。
【０１１３】
図１５は、実施の形態の表示装置の副画素のメモリのエネルギバンド図である。詳しくは、図１５は、読出し時の、副画素データ「１」（白）を記憶している副画素ＳＰｉｘのメモリ５１のエネルギバンド図である。タイミングｔ７において、走査線ＧＣＬに２．５Ｖの走査信号が出力されているので、メモリ５１の浮遊電極５１ｂの電位Ｖｉｎが上昇している。読出し時、副画素データ「１」（白）を記憶している副画素ＳＰｉｘのメモリ５１の浮遊電極５１ｂの電位は、０Ｖになる。
【０１１４】
図１６は、実施の形態の表示装置の副画素のメモリの浮遊電極の電位を示す図である。詳しくは、図１６は、プリチャージ時及び読出し時の、副画素ＳＰｉｘのメモリ５１の浮遊電極５１ｂの電位を示す図である。
【０１１５】
副画素データ「１」（白）を記憶している副画素ＳＰｉｘのメモリ５１の電位は、プリチャージ時は−１．５Ｖになり、読出し時は０Ｖになる。
【０１１６】
副画素データ「０」（黒）を記憶している副画素ＳＰｉｘのメモリ５１の電位は、プリチャージ時は１．５Ｖになり、読出し時は３Ｖになる。
【０１１７】
各副画素ＳＰｉｘは、浮遊電極５１ｂの電位（０Ｖ又は３Ｖ）に基づいて、画像を表示する。
【０１１８】
タイミングｔ７において、副画素ＳＰｉｘ１−１のメモリ５１の浮遊電極５１ｂの電位Ｖｉｎ１−１は、０Ｖである。従って、副画素ＳＰｉｘ１−１の反転スイッチ６１の出力電位Ｖｐｉｘ１−１は、３Ｖ（ｘＦＲＰ）である。また、共通電位ＶＣＯＭは、０Ｖである。これにより、副画素ＳＰｉｘ１−１では、液晶ＬＱに電圧が印加される。従って、副画素ＳＰｉｘ１−１は、白を表示する。
【０１１９】
副画素ＳＰｉｘ４−１、ＳＰｉｘ５−１、ＳＰｉｘ２−２、ＳＰｉｘ３−２、ＳＰｉｘ４−２、ＳＰｉｘ４−３、及び、ＳＰｉｘ５−３も、副画素ＳＰｉｘ１−１と同様に、白を表示する。
【０１２０】
タイミングｔ７において、副画素ＳＰｉｘ２−１のメモリ５１の浮遊電極５１ｂの電位Ｖｉｎ２−１は、３Ｖである。従って、副画素ＳＰｉｘ２−１の反転スイッチ６１の出力電位Ｖｐｉｘ２−１は、０Ｖ（ＦＲＰ）である。また、共通電位ＶＣＯＭは、０Ｖである。これにより、副画素ＳＰｉｘ２−１では、液晶ＬＱに電圧が印加されない。従って、副画素ＳＰｉｘ２−１は、黒を表示する。
【０１２１】
副画素ＳＰｉｘ３−１、ＳＰｉｘ１−２、ＳＰｉｘ５−２、ＳＰｉｘ１−３、ＳＰｉｘ２−３、及び、ＳＰｉｘ３−３も、副画素ＳＰｉｘ２−１と同様に、黒を表示する。
【０１２２】
次に、マイナスフィールド期間の開始のタイミングｔ８において、データ線駆動回路５は、データ線ＳＧＬ１からＳＧＬ３を０Ｖに維持する。走査線駆動回路９は、走査線群ＧＬ１からＧＬ５の走査線ＧＣＬａを２．５Ｖに維持する。反転駆動回路７は、３Ｖの表示信号を表示信号線ＦＲＰに出力する。反転駆動回路７は、０Ｖの反転表示信号を反転表示信号線ｘＦＲＰに出力する。
【０１２３】
タイミングｔ８において、副画素ＳＰｉｘ１−１のメモリ５１の浮遊電極５１ｂの電位Ｖｉｎ１−１は、０Ｖである。従って、副画素ＳＰｉｘ１−１の反転スイッチ６１の出力電位Ｖｐｉｘ１−１は、０Ｖ（ｘＦＲＰ）である。また、共通電位ＶＣＯＭは、３Ｖである。これにより、副画素ＳＰｉｘ１−１では、液晶ＬＱに電圧が印加される。従って、副画素ＳＰｉｘ１−１は、白を表示する。
【０１２４】
副画素ＳＰｉｘ４−１、ＳＰｉｘ５−１、ＳＰｉｘ２−２、ＳＰｉｘ３−２、ＳＰｉｘ４−２、ＳＰｉｘ４−３、及び、ＳＰｉｘ５−３も、副画素ＳＰｉｘ１−１と同様に、白を表示する。
【０１２５】
タイミングｔ８において、副画素ＳＰｉｘ２−１のメモリ５１の浮遊電極５１ｂの電位Ｖｉｎ２−１は、３Ｖである。従って、副画素ＳＰｉｘ２−１の反転スイッチ６１の出力電位Ｖｐｉｘ２−１は、３Ｖ（ＦＲＰ）である。また、共通電位ＶＣＯＭは、３Ｖである。これにより、副画素ＳＰｉｘ２−１では、液晶ＬＱに電圧が印加されない。従って、副画素ＳＰｉｘ２−１は、黒を表示する。
【０１２６】
副画素ＳＰｉｘ３−１、ＳＰｉｘ１−２、ＳＰｉｘ５−２、ＳＰｉｘ１−３、ＳＰｉｘ２−３、及び、ＳＰｉｘ３−３も、副画素ＳＰｉｘ２−１と同様に、黒を表示する。
【０１２７】
なお、実施の形態では、浮遊電極５１ｂの電位を安定させる、或いは、表示装置１の動作を判り易くするために、プリチャージ期間を設けたが、プリチャージ期間は無くても良い。即ち、書込み期間の直後に読出し期間を設けても良い。
【０１２８】
［副画素のレイアウト］
図１７は、実施の形態の表示装置の副画素のレイアウトを示す図である。図１７では、２個の副画素ＳＰｉｘを示している。
【０１２９】
副画素ＳＰｉｘは、メモリ５１と、反転スイッチ６１と、を含む。反転スイッチ６１は、バッファ（インバータ）６１ａと、インバータ６１ｂと、トランスファーゲート６１ｃ及び６１ｄと、を含む。
【０１３０】
メモリ５１は、半導体層と、第１配線層の配線と、第２配線層の配線と、で構成されている。
【０１３１】
図１８は、実施の形態の表示装置の副画素の断面図である。詳しくは、図１８は、図１７中のＡ−Ｂ線での断面図である。
【０１３２】
半導体層（多結晶シリコン（ポリシリコン））１２１の一端（図中左端）は、金属（導体）配線であるデータ線ＳＧＬに接続されている。半導体層１２１の他端（図中右端）の上層（図中上側）には、第２絶縁膜（トンネル酸化膜）１１２を介して、浮遊電極５１ｂの一端（図中左端）が形成されている。浮遊電極５１ｂの上層には、第１絶縁膜１１１を介して、金属（導体）配線である走査線ＧＣＬが形成されている。半導体層１２１と、走査線ＧＣＬとが、コンデンサ５１ａを構成する。コンデンサ５１ａと、浮遊電極５１ｂとが、メモリ５１を構成する。
【０１３３】
浮遊電極５１ｂの他端（図中右端）は、半導体層１２２の上層まで延在している。半導体層１２２と、浮遊電極５１ｂと、の間には、絶縁膜（誘電体膜）１１３が形成されている。半導体層１２２と、浮遊電極５１ｂとは、バッファ（インバータ）６１ａの一部を構成する。
【０１３４】
つまり、浮遊電極５１ｂは、メモリ５１と、バッファ（インバータ）６１ａとで、共用されている。
【０１３５】
半導体層１２３の上層には、金属配線１２４が形成されている。半導体層１２３と、金属配線１２４とは、インバータ６１ｂの一部を構成する。
【０１３６】
インバータ６１ｂに浮遊電極５１ｂを直接接続すると、浮遊電極５１ｂの負荷が大きい。例えば、浮遊電極５１ｂ→金属配線→インバータ６１ｂのゲート電極の順にコンタクト接続すると、浮遊電極５１ｂの負荷が大きい。
【０１３７】
そこで、実施の形態では、インバータ６１ｂの前段に、バッファ（インバータ）６１ａを設けている。そして、バッファ（インバータ）６１ａのゲート電極は、浮遊電極５１ｂそのものを用いている。これにより、浮遊電極５１ｂの負荷を軽減できる。また、浮遊電極５１ｂそのものをバッファ（インバータ）６１ａのゲート電極に用いることにより、絶縁膜（誘電体膜）１１３が薄くなり、浮遊電極５１ｂがバッファ（インバータ）６１ａを駆動する駆動能力が上がる利点も得られる。
なお、本実施形態ではメモリ（コンデンサ）の一方電極として半導体層を採用しているが、当該一方電極として金属電極を採用することも可能である。
【０１３８】
図１９は、実施の形態の表示装置の副画素のトランジスタ数と、特許文献２の表示素子のトランジスタ数と、を示す図である。
【０１３９】
反転スイッチ６１に関して、本願の実施の形態の表示装置１と、特許文献２の表示素子とで、基本構成は同一である。しかしながら、特許文献２の表示素子（第７図参照）では、メモリセルの電位信号の反転信号もメモリ回路で生成されるので、インバータを必要としない。従って、特許文献２の表示素子では、反転スイッチのトランジスタ数は、４個（トランスファーゲート２０及び２１）である。一方、本願の実施の形態の表示装置１では、反転スイッチ６１は、バッファ（インバータ）６１ａ及びインバータ６１ｂ（図５参照）を含む。従って、実施の形態の表示装置１では、反転スイッチ６１のトランジスタ数は、８個（バッファ（インバータ）６１ａ、インバータ６１ｂ、並びに、トランスファーゲート６１ｃ及び６１ｄ）である。
【０１４０】
メモリに関して、本願の実施の形態の表示装置１では、メモリ５１のトランジスタ数は、０個である。一方、特許文献２の表示素子では、メモリのトランジスタ数は、６個（トランジスタ５及び６、並びに、インバータ１４及び１５）である。
【０１４１】
以上を累計すると、本願の実施の形態の表示装置１は、トランジスタ数が８個である。一方、特許文献２の表示素子は、トランジスタ数が１０個である。
【０１４２】
このように、本願の実施の形態の表示装置１は、特許文献２の表示素子と比べて、トランジスタ数を削減することができる。これにより、本願の実施の形態の表示装置１は、回路規模を縮小でき、高精細化が可能である。
【０１４３】
また、表示装置１は、トランジスタ密度の低下により、異物等による短絡のリスクが低減され、歩留まりを向上することができる。
【０１４４】
また、ＳＲＡＭを利用した従来のＭＩＰ型の表示装置では、副画素データを維持するためには、電源供給を維持する必要があった。一方、表示装置１は、電源供給が絶たれても、副画素データを維持することができる。これにより、表示装置１は、低消費電力化が可能である。
【０１４５】
実施の形態の表示装置は、電子看板又は電子棚札に適用すると好適である。その理由は、次の２点である。
【０１４６】
第１に、フラッシュメモリでは、半導体基板と浮遊電極との間に形成された第２絶縁膜（トンネル酸化膜）１１２は、電子が通過する都度、劣化する。つまり、第２絶縁膜（トンネル酸化膜）１１２は、副画素データが書込まれる都度、劣化する。従って、フラッシュメモリは、書換え回数に上限がある。
【０１４７】
実施の形態の表示装置をスマートフォンやパーソナルコンピュータに適用すると、副画素データが副画素ＳＰｉｘに書込まれる頻度が高く、装置寿命が短くなってしまう可能性が高い。従って、実施の形態の表示装置をスマートフォンやパーソナルコンピュータに適用すると、装置寿命を考慮する必要がある。
【０１４８】
一方、電子看板又は電子棚札では、副画素データが副画素ＳＰｉｘに書込まれるのは、広告内容又は告知内容の変更や、商品価格の変更や、商品入替などの場合である。従って、実施の形態の表示装置を電子看板又は電子棚札に適用すると、副画素データが副画素ＳＰｉｘに書込まれる頻度が低く、装置寿命が短くなってしまう可能性が低い。従って、実施の形態の表示装置を電子看板又は電子棚札に適用すると、装置寿命を考慮する必要を、実質的に抑制できる。
【０１４９】
第２に、電子看板又は電子棚札では、広告内容又は告知内容の変更や、商品価格の変更や、商品入替などがなければ、同じ画像が何日間か繰り返して表示される可能性がある。もし、電子看板又は電子棚札にＤＲＡＭやＳＲＡＭなどの揮発性メモリを用いるとすると、たとえ前日までと同じ画像を表示する場合であっても、商品販売店の毎日の開店時刻前に、副画素データをＤＲＡＭやＳＲＡＭなどに書込む必要がある。或いは、電子看板又は電子棚札に記憶保持用のバッテリを備えて、ＤＲＡＭやＳＲＡＭなどに記憶されている、前日までの副画素データを保持する必要がある。
【０１５０】
一方、実施の形態の表示装置を電子看板又は電子棚札に適用すると、副画素ＳＰｉｘが不揮発性のフラッシュメモリを用いているので、前日までと同じ画像を表示する場合は、商品販売店の毎日の開店時刻前に、副画素データを副画素ＳＰｉｘに書込む必要がない。また、電子看板又は電子棚札に記憶保持用のバッテリを備える必要がない。従って、実施の形態の表示装置を電子看板又は電子棚札に適用すると、商品販売店の利便性を向上させることができる。
【０１５１】
以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。
【符号の説明】
【０１５２】
１  表示装置
１ａ  表示面
２  第１パネル
３  第２パネル
４  インタフェース回路
４ａ  シリアル−パラレル変換回路
４ｂ  タイミングコントローラ
４ｃ  設定レジスタ
５  データ線駆動回路
６  共通電極駆動回路
７  反転駆動回路
９  走査線駆動回路
１１  第１基板
１５  副画素電極（反射電極）
２１  第２基板
２３  共通電極
３０  液晶層
５１  メモリ
６１  反転スイッチ
ＦＲＰ  表示信号線
ＧＬ  走査線群
ＧＣＬ  走査線
Ｐｉｘ  画素
ＳＧＬ  データ線
ＳＰｉｘ  副画素
ｘＦＲＰ  反転表示信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８−１】
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【図８−２】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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