(57)【要約】【課題】２個の位相同期回路を有する回路において、相互干渉の影響を低減する。【解決手段】相互注入位相同期回路１は、第１及び第２位相同期回路１１，１２と、第１発振出力信号を、第２位相同期回路１２の電圧制御発振器に対して負帰還となるように遅延させた第１注入信号を出力する第１遅延手段１３と、第２発振出力信号を、第１位相同期回路１１の電圧制御発振器に対して負帰還となるように遅延させた第２注入信号を出力する第２遅延手段１４と、第１及び第２遅延手段１３，１４の遅延時間を制御する第１及び第２遅延制御器１５，１６とを備え、第２及び第１注入信号はそれぞれ、第１及び第２位相同期回路１１，１２の電圧制御発振器２４，３４に注入される。【選択図】図１
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【特許請求の範囲】
【請求項１】
制御電圧に応じた発振周波数の信号を出力する電圧制御発振器を有し、第１基準信号と位相の同期した第１発振出力信号を出力する第１位相同期回路と、
制御電圧に応じた発振周波数の信号を出力する電圧制御発振器を有し、第２基準信号と位相の同期した第２発振出力信号を出力する第２位相同期回路と、
前記第１発振出力信号を、前記第２位相同期回路の電圧制御発振器に対して負帰還となるように遅延させた第１注入信号を出力する第１遅延手段と、
前記第２発振出力信号を、前記第１位相同期回路の電圧制御発振器に対して負帰還となるように遅延させた第２注入信号を出力する第２遅延手段と、を備え、
前記第１注入信号は、前記第２位相同期回路の電圧制御発振器に注入され、
前記第２注入信号は、前記第１位相同期回路の電圧制御発振器に注入される、相互注入位相同期回路。
【請求項２】
前記第１及び第２発振出力信号は同じ周波数であり、
前記第１及び第２遅延手段はそれぞれ、遅延時間を変更できる可変遅延器であり、
前記第２位相同期回路の電圧制御発振器に注入される第１注入信号が負帰還となるように前記第１遅延手段の遅延時間を制御する第１遅延制御器と、
前記第１位相同期回路の電圧制御発振器に注入される第２注入信号が負帰還となるように前記第２遅延手段の遅延時間を制御する第２遅延制御器と、をさらに備えた、請求項１記載の相互注入位相同期回路。
【請求項３】
前記第１遅延制御器は、前記第１注入信号と前記第２発振出力信号とのうち、少なくとも一方の信号を所定時間だけ遅延させた後の両信号の位相が同期するように前記第１遅延手段の遅延時間を制御し、
前記第２遅延制御器は、前記第２注入信号と前記第１発振出力信号とのうち、少なくとも一方の信号を所定時間だけ遅延させた後の両信号の位相が同期するように前記第２遅延手段の遅延時間を制御する、請求項２記載の相互注入位相同期回路。
【請求項４】
前記第１及び第２発振出力信号は異なる周波数であり、
前記第１及び第２遅延手段はそれぞれ、前記第１及び第２発振出力信号に対して任意の位相差を有する前記第１及び第２注入信号を生成するものであり、
前記第２発振出力信号に対して所定の位相差を有する第１注入信号が生成されるように前記第１遅延手段を制御する第１遅延制御器と、
前記第１発振出力信号に対して所定の位相差を有する第２注入信号が生成されるように前記第２遅延手段を制御する第２遅延制御器と、をさらに備えた、請求項１記載の相互注入位相同期回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２個の位相同期回路を有し、相互に注入を行う相互注入位相同期回路に関する。
【背景技術】
【０００２】
従来、発振器に発振周波数に極めて近い摂動を与えて、その印加信号に同期させるインジェクションロックが知られており、集積回路においては、１９７０年代のAdlerらの研究がある（非特許文献１参照）。また、この現象を単一の発振器の性能向上に用いた自己インジェクションの手法も知られている（非特許文献２参照）。また、本件発明者も、その手法を位相同期回路（ＰＬＬ：Phase Locked Loop）に応用したものを特許出願している（特許文献１参照）。
【０００３】
一方、複数の発振器がお互いに干渉し合うことによって不安定化する現象も以前から観測されており、その解決法として、ＰＬＬの帯域を広くして相互干渉を抑制した例が報告されている（非特許文献３参照）。
【０００４】
また、関連した技術として、単一の発振器を有する回路の自己信号の回り込みによる干渉ノイズ（self-interference）対策として、動作タイミングを変更させる手法が有効であるという報告もなされている（非特許文献４参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１７−０５５２９５号公報
【非特許文献】
【０００６】
【非特許文献１】R. Adler, "A Study of Locking Phenomena in Oscillators," Proc. IEEE, vol.61, pp. 1380-1385, Oct. 1973
【非特許文献２】C-H Chang, " Phase noise in self-injection-locked oscillators - Theory and experiment," IEEE Trans. Microwave Theory Tech., vol. 51, pp. 1994-1999, Sept. 2003
【非特許文献３】T. Shibasaki, et al., "4×25.78Gb/s Retimer ICs for Optical Links in 0.13μm SiGe BiCMOS," ISSCC dig. tech. papers, pp. 412-414, Feb. 2015
【非特許文献４】O. E. Eliezer, et al., "A Phase Domain Approach for Mitigation of Self-Interference in Wireless Transceivers," IEEE J.S.S.C, vol. 44, no. 5, pp. 1436-1453, May 2009
【発明の概要】
【発明が解決しようとする課題】
【０００７】
従来例のように、ＰＬＬの帯域を広くすることによって発振器の相互干渉による不安定動作を抑制する方法は有効であるが、際限なく広帯域にすることはできないため、限界があることになる。また、その方法は、回路の仕様等により、ＰＬＬの帯域が決められている場合には適用することができないという問題もある。また、回路の動作タイミングを変化させることによってノイズの影響を抑える方法は、関連する他の回路の動作タイミングに影響を与えることになるため、一般的に採用することはできない。
【０００８】
本発明は、上記問題点を解決するためになされたものであり、ＰＬＬの帯域を広くしたり、回路の動作タイミングに影響を与えたりすることなく、発振器の相互干渉の影響を低減することができる回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明による相互注入位相同期回路は、制御電圧に応じた発振周波数の信号を出力する電圧制御発振器を有し、第１基準信号と位相の同期した第１発振出力信号を出力する第１位相同期回路と、制御電圧に応じた発振周波数の信号を出力する電圧制御発振器を有し、第２基準信号と位相の同期した第２発振出力信号を出力する第２位相同期回路と、第１発振出力信号を、第２位相同期回路の電圧制御発振器に対して負帰還となるように遅延させた第１注入信号を出力する第１遅延手段と、第２発振出力信号を、第１位相同期回路の電圧制御発振器に対して負帰還となるように遅延させた第２注入信号を出力する第２遅延手段と、を備え、第１注入信号は、第２位相同期回路の電圧制御発振器に注入され、第２注入信号は、第１位相同期回路の電圧制御発振器に注入される、ものである。
このような構成により、一方の位相同期回路の発振出力信号を他方の位相同期回路に注入することを相互に行う相互注入を行うことができ、２個の位相同期回路の相互干渉の影響を低減することができ、各発振出力信号をより安定したものにすることができる。また、そのような相互干渉の影響の低減を、ＰＬＬの帯域を広くしたり、回路の動作タイミングに影響を与えたりすることなく実現することができる。
【００１０】
また、本発明による相互注入位相同期回路では、第１及び第２発振出力信号は同じ周波数であり、第１及び第２遅延手段はそれぞれ、遅延時間を変更できる可変遅延器であり、第２位相同期回路の電圧制御発振器に注入される第１注入信号が負帰還となるように第１遅延手段の遅延時間を制御する第１遅延制御器と、第１位相同期回路の電圧制御発振器に注入される第２注入信号が負帰還となるように第２遅延手段の遅延時間を制御する第２遅延制御器と、をさらに備えてもよい。
このような構成により、第１及び第２発振出力信号が同じ周波数である場合に、第１及び第２遅延手段における遅延時間を制御することによって、各注入信号が負帰還で注入されるように自動的に制御することができる。
【００１１】
また、本発明による相互注入位相同期回路では、第１遅延制御器は、第１注入信号と第２発振出力信号とのうち、少なくとも一方の信号を所定時間だけ遅延させた後の両信号の位相が同期するように第１遅延手段の遅延時間を制御し、第２遅延制御器は、第２注入信号と第１発振出力信号とのうち、少なくとも一方の信号を所定時間だけ遅延させた後の両信号の位相が同期するように第２遅延手段の遅延時間を制御してもよい。
このような構成により、各注入信号が負帰還で注入されるように、第１及び第２遅延手段における遅延時間を制御することができる。
【００１２】
また、本発明による相互注入位相同期回路では、第１及び第２発振出力信号は異なる周波数であり、第１及び第２遅延手段はそれぞれ、第１及び第２発振出力信号に対して任意の位相差を有する第１及び第２注入信号を生成するものであり、第２発振出力信号に対して所定の位相差を有する第１注入信号が生成されるように第１遅延手段を制御する第１遅延制御器と、第１発振出力信号に対して所定の位相差を有する第２注入信号が生成されるように第２遅延手段を制御する第２遅延制御器と、をさらに備えてもよい。
このような構成により、第１及び第２発振出力信号が異なる周波数である場合に、第１及び第２遅延手段によって生成される注入信号を制御することによって、各注入信号が負帰還で注入されるように自動的に制御することができる。
【発明の効果】
【００１３】
本発明による相互注入位相同期回路によれば、２個の位相同期回路の出力をそれぞれ他の位相同期回路に注入することによって、相互干渉の影響を低減することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態による相互注入位相同期回路の構成を示すブロック図
【図２】同実施の形態における遅延制御器の構成を示すブロック図
【図３】同実施の形態における遅延手段及び遅延制御器の他の一例を示すブロック図
【図４】同実施の形態による相互注入位相同期回路の他の構成を示すブロック図
【図５】同実施の形態による相互注入位相同期回路の他の構成を示すブロック図
【図６】２個のＰＬＬの動作タイミング差と発振出力信号のジッタ値との関係を示すグラフ
【図７】２個のＰＬＬを含む回路チップの顕微鏡写真
【発明を実施するための形態】
【００１５】
以下、本発明による相互注入位相同期回路について、実施の形態を用いて説明する。なお、以下の実施の形態において、同じ符号を付した構成要素は同一または相当するものであり、再度の説明を省略することがある。本実施の形態による相互注入位相同期回路は、２個の位相同期回路を有し、それぞれの出力を他の位相同期回路に注入する相互注入を行うものである。
【００１６】
図１は、本実施の形態による相互注入位相同期回路１の構成を示すブロック図である。本実施の形態による相互注入位相同期回路１は、第１位相同期回路（ＰＬＬ）１１と、第２位相同期回路１２と、第１遅延手段１３と、第２遅延手段１４と、第１遅延制御器１５と、第２遅延制御器１６とを備える。なお、第１及び第２位相同期回路１１，１２は、互いに相互干渉の影響を与える程度に近接して配置されているものとする。
【００１７】
第１位相同期回路１１は、第１基準信号と位相の同期した第１発振出力信号を出力するものであり、位相周波数比較器（ＰＦＤ：Phase Frequency Detector）２１と、チャージポンプ（ＣＰ：Charge Pump）２２と、ループフィルタ（ＬＰＦ：Loop Filter）２３と、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）２４と、分周器２５とを備える。なお、第１位相同期回路１１は、分周器２５を備えていなくてもよい。
【００１８】
位相周波数比較器２１は、第１発振出力信号と第１基準信号との位相及び周波数を比較し、その比較の結果を示す比較結果信号を出力する。第１基準信号は、第１位相同期回路１１において、第１発振出力信号を同期させる対象となる信号（参照信号）であり、例えば、水晶発振器等によって発振された安定した低位相ノイズの信号であることが好適である。なお、第１位相同期回路１１は分周器２５を有するため、第１基準信号と比較される第１発振出力信号は、分周器２５によって分周された第１発振出力信号となる。位相周波数比較器２１の構成は特に限定されないが、例えば、発振出力信号と基準信号との立ち上がりエッジの差を示す比較結果信号を出力するものであってもよい。
【００１９】
チャージポンプ２２は、位相周波数比較器２１から出力された比較結果信号を電流または電圧に変換してループフィルタ２３に出力する。すなわち、チャージポンプ２２は、電流チャージ型であってもよく、電圧チャージ型であってもよい。このチャージポンプ２２によって、位相周波数比較器２１で検出された両信号の比較結果が、電流パルスや電圧パルスに変換されることになる。
【００２０】
ループフィルタ２３は、チャージポンプ２２によって変換された電流または電圧に応じて制御電圧を生成して電圧制御発振器２４に出力する。ループフィルタ２３は、チャージポンプ２２からの出力を平滑化して出力するローパスフィルタである。
【００２１】
電圧制御発振器２４は、ループフィルタ２３からの制御電圧に応じた発振周波数の第１発振出力信号を出力する。この電圧制御発振器２４の種類は問わないが、例えば、ＬＣタンク発振器であってもよく、リング型発振器であってもよく、その他の種類の電圧制御発振器であってもよい。また、電圧制御発振器２４には、相互注入のための第２注入信号が注入される。第２注入信号を電圧制御発振器２４に注入する方法は問わない。第２注入信号を電圧制御発振器２４に注入する方法としては、例えば、注入信号の電流を直接、電圧制御発振器２４に注入する方法（direct current injection）や、注入信号のパルスを電圧制御発振器２４に注入する方法（capacitive coupling injection）などがある。その注入方法の具体例については、例えば、次の文献を参照されたい。また、電圧制御発振器２４は、第２注入信号の注入を行うための回路、例えば、capacitive coupling injectionのための回路等を有していてもよい。
文献：S. Morishita, S. Shimizu, T. Kihara, T. Yoshimura, "Subharmonically Injection-Locked PLL with Variable Pulse-Width Injections," ISCAS 2015, pp. 557-560, May 2015
【００２２】
分周器２５は、電圧制御発振器２４から出力された第１発振出力信号を所定の分周比ｎで分周し、分周後の発振出力信号を位相周波数比較器２１に出力する。この分周器２５によって、第１発振出力信号の周波数が１／ｎにされる。なお、ｎは正の整数である。分周器２５は、分周比ｎを変更可能なものであってもよく、または、そうでなくてもよい。
【００２３】
なお、本実施の形態では、位相周波数比較器２１から出力された比較結果信号に応じて制御電圧を生成して電圧制御発振器２４に出力する構成（以下、「電圧発生器」と呼ぶ）が、チャージポンプ２２及びループフィルタ２３を有する場合について説明するが、そうでなくてもよい。電圧発生器は、比較結果信号に応じた制御電圧を電圧制御発振器２４に出力するものであればよく、その構成は問わない。ＰＬＬが集積回路上に構成される場合には、電圧発生器は、通常、チャージポンプ２２とループフィルタ２３とを有することが多いが、ＰＬＬがディスクリートに構成される場合には、チャージポンプ２２とループフィルタ２３とを有する以外の電圧発生器として、オペアンプを用いた積分器（アクティブ・フィルタ）として動作し、比較結果信号に相当する電圧をサンプル・ホールドする回路などを用いることもできる。なお、ＰＬＬを含む回路が集積回路上に構成される場合は、ノイズ低減の観点から、電圧発生器がチャージポンプ方式であることが好適である。
【００２４】
また、図１で示される第１位相同期回路１１の位相周波数比較器２１やチャージポンプ２２等の構成は便宜上、そのように記載したものであって、任意の２以上の構成が一体に構成されていてもよい。例えば、位相周波数比較器２１とチャージポンプ２２とが一体に構成されていてもよく、チャージポンプ２２とループフィルタ２３とが一体に構成されていてもよい。
【００２５】
第２位相同期回路１２は、第２基準信号と位相の同期した第２発振出力信号を出力するものであり、位相周波数比較器３１と、チャージポンプ３２と、ループフィルタ３３と、電圧制御発振器３４と、分周器３５とを備える。第２基準信号は、第１基準信号とは異なる信号である。なお、第２位相同期回路１２は、分周器３５を備えていなくてもよい。また、第２位相同期回路１２が有する各構成は、第１位相同期回路１１におけるそれぞれ対応する各構成と同様のものであり、その詳細な説明を省略する。
【００２６】
なお、本実施の形態では、第１及び第２発振出力信号の周波数が同じである場合について主に説明し、両者の周波数が異なる場合については後述する。第１及び第２発振出力信号の周波数が同じである場合には、通常、第１及び第２基準信号は、同一の周波数であり、また、分周器２５，３５の分周比はそれぞれ同じであるが、そうでなくてもよい。例えば、第１及び第２基準信号の周波数が異なっており、また、分周器２５，３５の分周比が異なっている場合であっても、結果として、第１及び第２発振出力信号の周波数が同じになることもあるからである。２個のＰＬＬの周波数が同じである相互注入位相同期回路１の用途は特に限定されるものではないが、例えば、第１及び第２位相同期回路１１，１２は、遅延差を有する２個のデータに関するクロックリカバリをそれぞれ行うために用いられてもよく、または、他の用途のために用いられてもよい。
【００２７】
第１遅延手段１３は、電圧制御発振器２４から出力された第１発振出力信号を、第２位相同期回路１２の電圧制御発振器３４に対して負帰還となるように遅延させた第１注入信号を出力する。その第１注入信号は、第２位相同期回路１２の電圧制御発振器３４に注入される。なお、本実施の形態では、第１遅延手段１３が遅延時間を変更できる可変遅延器である場合について主に説明するが、後述するように、第１遅延手段１３は、遅延時間が固定である遅延器であってもよく、また、第１及び第２発振出力信号の周波数が異なる場合には、異なる構成であってもよい。第１遅延手段１３が可変遅延器である場合には、第１遅延手段１３は、例えば、制御電圧に応じた遅延時間だけ入力された信号を遅延させるものであってもよい。
【００２８】
第１遅延制御器１５は、第２位相同期回路１２の電圧制御発振器３４に注入される第１注入信号が負帰還となるように第１遅延手段１３の遅延時間を制御する。第１遅延手段１３の遅延時間が変更されることによって、結果として、第１遅延手段１３から出力される信号の位相が変更されることになる。したがって、第１遅延制御器１５は、第１注入信号の位相を制御していることになる。電圧制御発振器３４に注入される第１注入信号が、第２発振出力信号に対してπ／２より大きく、３π／２より小さい位相だけ遅れると、負帰還の注入が行われることになる。したがって、第１遅延制御器１５は、その範囲内となるように遅延時間を制御することが好適である。なお、電圧制御発振器３４に注入される第１注入信号が、第２発振出力信号に対してπ（１８０°）だけ位相がずれると、最適の負帰還での注入となる。したがって、第１遅延制御器１５は、第１注入信号が第２発振出力信号に対してπだけ位相が遅れるように第１遅延手段１３を制御してもよい。また、第１遅延制御器１５は、第１注入信号と第２発振出力信号とに基づいて、第１遅延手段１３を制御する。その具体的な制御方法については、図２を用いて後述する。
【００２９】
なお、第１遅延手段１３及び第１遅延制御器１５は、いわゆるＤＬＬ（Delay-Locked Loop）と同様に構成されてもよく、または、そうでなくてもよい。本実施の形態では、第１遅延手段１３及び第１遅延制御器１５が、ＤＬＬと同様に構成される場合について主に説明する。
【００３０】
図２は、本実施の形態による第１遅延制御器１５の構成を示すブロック図である。図２において、第１遅延制御器１５は、所定時間だけ遅延させた後の第１注入信号と、第２発振出力信号との位相が同期するように第１遅延手段１３の遅延時間を制御するものであって、遅延器４１と、位相比較器（ＰＤ：Phase Detector）４２と、チャージポンプ（ＣＰ）４３と、ループフィルタ（ＬＰＦ）４４とを備える。
【００３１】
遅延器４１は、第１注入信号をあらかじめ決められた時間だけ遅延させて位相比較器４２に出力する。なお、遅延器４１は、第１注入信号が、π／２より大きく、３π／２より小さい位相に応じた時間だけ遅れるように設定されているものとする。第１及び第２発振出力信号の周波数は同じであるため、その位相は、第１注入信号の位相と考えてもよく、第２発振出力信号の位相と考えてもよい。なお、第１注入信号が第２発振出力信号に対して位相がθだけ遅延している場合には、遅延器４１において、位相が２π−θだけ遅延されるように設定されてもよい。第１注入信号が、位相πに応じた時間だけ遅れるようにする場合には、遅延器４１は、ＮＯＴ回路であってもよい。そのＮＯＴ回路は、第１注入信号を反転させるものである。この反転によって、信号の位相がπだけ移相される。その移相によって、第１注入信号と第２発振出力信号との位相差がπとなるように制御されることになり、電圧制御発振器３４に対する最適な注入を実現できることになる。
【００３２】
位相比較器４２は、第１遅延手段１３から出力され、遅延器４１によって遅延された第１注入信号と、第２位相同期回路１２から出力された第２発振出力信号との位相を比較し、その比較の結果を示す信号を出力する。なお、位相比較器４２は、位相周波数比較器であってもよいが、ここでは両信号の位相の比較ができれば十分であるため、周波数の比較を行わないものであってもよい。また、位相比較器４２は、例えば、ミキサなどの位相検波器であってもよい。
【００３３】
チャージポンプ４３は、位相比較器４２から出力された信号を電流または電圧に変換してループフィルタ４４に出力する。すなわち、チャージポンプ４３は、電流チャージ型であってもよく、電圧チャージ型であってもよい。このチャージポンプ４３によって、位相比較器４２によって検出された両信号の比較結果が、電流パルスや電圧パルスに変換されることになる。
【００３４】
ループフィルタ４４は、チャージポンプ４３から出力された信号に応じて、第１遅延手段１３を制御する信号を生成して第１遅延手段１３に出力する。なお、ループフィルタ４４が出力する信号は、第１遅延手段１３の制御電圧であってもよい。
【００３５】
なお、第１遅延手段１３と、図２で示される第１遅延制御器１５とのうち、遅延器４１以外の構成によって、ＤＬＬが構成されることになる。また、遅延器４１が存在することによって、通常のＤＬＬとは異なり、第２発振出力信号と第１注入信号とに所定の位相差が生じることになる。また、図２で示される第１遅延制御器１５において、位相比較器４２とループフィルタ４４との間に、チャージポンプ４３が存在していなくてもよい。また、図２では、第１注入信号を遅延器４１で遅延させる構成について示しているが、第２発振出力信号を遅延させてもよく、第１注入信号と第２発振出力信号との両方を遅延させてもよい。したがって、第１遅延制御器１５は、第１注入信号と第２発振出力信号とのうち、少なくとも一方の信号を所定時間だけ遅延させた後の両信号の位相が同期するように第１遅延手段１３の遅延時間を制御するものであってもよい。なお、いずれの場合であっても、第１注入信号が、π／２より大きく、３π／２より小さい位相に応じた時間だけ遅れるように遅延されることによって、第１注入信号が負帰還で注入されるように制御されることが好適である。
【００３６】
第２遅延手段１４は、第２発振出力信号を、第１位相同期回路１１の電圧制御発振器２４に対して負帰還となるように遅延させた第２注入信号を出力する。その第２注入信号は、第１位相同期回路１１の電圧制御発振器２４に注入される。
【００３７】
第２遅延制御器１６は、第１位相同期回路１１の電圧制御発振器２４に注入される第２注入信号が負帰還となるように第２遅延手段１４の遅延時間を制御する。第２遅延制御器１６は、第２注入信号と第１発振出力信号とのうち、少なくとも一方の信号を所定時間だけ遅延させた後の両信号の位相が同期するように第２遅延手段１４の遅延時間を制御してもよい。
【００３８】
なお、第２遅延手段１４及び第２遅延制御器１６は、第１注入信号、第１発振出力信号、第２発振出力信号が第２注入信号、第２発振出力信号、第１発振出力信号となる以外は、それぞれ第１遅延手段１３及び第１遅延制御器１５と同様のものであり、それらの詳細な説明を省略する。また、第１及び第２発振出力信号の周波数が同じである場合には、第１遅延制御器１５が有する遅延器４１における遅延の程度と、第２遅延制御器１６が有する遅延器における遅延の程度とは、通常、同じであるが、両者は異なっていてもよい。負帰還となる範囲内の遅延量で第１及び第２注入信号がそれぞれ出力されればよいからである。
【００３９】
次に、相互注入位相同期回路１の動作について簡単に説明する。相互注入位相同期回路１における処理が開始されると、第１及び第２位相同期回路１１，１２において、出力される第１及び第２発振出力信号がそれぞれ第１及び第２基準信号にロックするように制御される。
【００４０】
また、第１位相同期回路１１から出力された第１発振出力信号が、第１遅延手段１３で遅延されて第２位相同期回路１２の電圧制御発振器３４に注入される。また、第２位相同期回路１２から出力された第２発振出力信号が、第２遅延手段１４で遅延されて第１位相同期回路１１の電圧制御発振器２４に注入される。なお、それらの注入において、注入先の電圧制御発振器の発振出力信号に対して、負帰還となる注入が行われるように第１及び第２遅延手段１３，１４における遅延時間が第１及び第２遅延制御器１５，１６によって制御される。その結果、発振器の相互干渉による不安定動作や位相ノイズの増大を抑制することができる。
【００４１】
図６は、２個のＰＬＬの動作タイミング差（ｐｓ）と、発振出力信号のジッタ値（ｐｓ）との関係を示すグラフである。図６では、本実施の形態による相互注入位相同期回路１において最適な相互注入を行った場合のグラフ、最適な相互注入から約９０（ｐｓ）だけずれたタイミングで相互注入を行った場合のグラフ、注入を行わなかった場合のグラフ、自己注入を行った場合のグラフをそれぞれ示している。なお、最適な相互注入では、ジッタ値が最も小さくなるように注入信号の印加タイミング（位相差）を調整した。その最適な相互注入では、注入信号は、注入先のＰＬＬの発振出力信号に対して約π（１８０°）だけ遅延されていた。したがって、その最適な相互注入から約９０（ｐｓ）ずれたタイミングで行われた相互注入においても、負帰還での相互注入が行われていることになる。後述するように、４００（ｐｓ）が１周期に対応するため、９０（ｐｓ）は８１°に相当することになるからである。また、自己注入は、２個のＰＬＬのそれぞれについて行い、自己注入における遅延量は、最も特性がよくなるように（ジッタ値が小さくなるように）設定した。
【００４２】
なお、図６の実験では、実際に相互注入位相同期回路１を構成して実験を行った。図７は、本実験において使用した２個の位相同期回路１１，１２を含む回路チップの顕微鏡写真である。１個のＰＬＬのサイズは、約４００（μｍ）×約５１０（μｍ）であり、各ＰＬＬにおいてＬＣ共振器を用いた電圧制御発振器を使用した。各ＰＬＬでは、電圧制御発振器として２個のインダクタを使用した。１個のインダクタのサイズは、約１８０（μｍ）×約１８０（μｍ）である。また、２個のＰＬＬの間では、電圧制御発振器の間隔が最も小さく、約３０（μｍ）であった。また、ＰＬＬの動作周波数は２．５ＧＨｚとし、第１及び第２基準信号は３９．０６２５ＭＨｚとし、分周比は６４とした。また、第２基準信号のみを変化させることによって、２つのＰＬＬの動作タイミングに差を生じさせ、相互干渉の影響について測定を行った。注入を行わなかった場合には、両ＰＬＬの動作タイミング差が２００（ｐｓ）付近において、良好な動作（すなわち、ジッタ値の小さい動作）となっているが、両ＰＬＬの動作タイミング差が約１５０（ｐｓ）未満となるか、または約２５０（ｐｓ）を超えると、測定不能となるほどジッタ値が大きくなった。なお、動作周波数２．５ＧＨｚに対応する１周期は４００（ｐｓ）であるため、両ＰＬＬの動作タイミング差が、ちょうど半周期に相当する２００（ｐｓ）程度となると、相互干渉の影響が理想的な負帰還と同様の結果となることになり、ジッタ値が小さくなっているのではないかと考えられる。一方、相互注入を行った場合には、両ＰＬＬのすべての動作タイミング差において、ジッタ値が大きくならないように抑えることができており、相互注入が相互干渉の抑制に効果的であることを確認することができた。
【００４３】
また、最適な相互注入から約９０（ｐｓ）だけ注入信号の位相がずれた相互注入においても、最適な相互注入よりは全体としてジッタ値が少し大きくなるが、相互干渉の影響を効果的に抑制できていることが分かる。したがって、注入先のＰＬＬに対して負帰還となるように注入信号を注入することによって、相互干渉を抑制できることが確認された。
【００４４】
また、自己注入を行った場合には、注入を行わなかった場合よりはジッタ値が低減されているものの、測定不能になるほどのジッタ値となるタイミング領域は依然として存在していた。理論上は、自己注入を行った場合であっても、相互注入を行った場合であっても、注入信号は同様の信号となるため、自己注入によっても、相互干渉を抑制できると考えられるが、本実験により、実際には自己注入によっては相互干渉を適切に抑制できないことが確認された。したがって、相互注入を行うことは、相互干渉の抑制に有効であることが分かる。
【００４５】
次に、第１及び第２発振出力信号の周波数が異なる場合について説明する。第１及び第２発振出力信号の周波数が異なる場合には、通常、第１及び第２基準信号は、異なる周波数であるが、そうでなくてもよい。第１及び第２基準信号の周波数は同じであるが、分周比が異なることによって、第１及び第２発振出力信号の周波数が異なってもよい。第１及び第２発振出力信号の周波数が異なる場合には、第１遅延手段１３は、可変遅延器ではなく、第１発振出力信号に対して任意の位相差を有する第１注入信号を生成するものとなる。また、第１遅延制御器１５は、電圧制御発振器３４に注入される第１注入信号が負帰還となるように第１遅延手段１３における遅延時間（位相差）を制御するものであり、第２発振出力信号に対して所定の位相差を有する第１注入信号が生成されるように第１遅延手段１３を制御する。第１遅延制御器１５は、その制御を第１注入信号と第２発振出力信号とに基づいて行う。第１及び第２発振出力信号の周波数が異なる場合には、第１遅延手段１３及び第１遅延制御器１５は、例えば、図３で示される構成であってもよい。
【００４６】
図３において、第１遅延手段１３は、多相クロック生成器５１と、位相選択補間手段５２とを備える。また、第１遅延制御器１５は、位相比較器（ＰＤ）５３と、制御器５４とを備える。多相クロック生成器５１は、第１発振出力信号を所定の位相間隔（例えば、π／６など）だけ順次、移相した多相クロックを出力する。なお、その多相クロックは、πまでの位相に限定されてもよい。位相選択補間手段５２は、多相クロック生成器５１によって生成された多相クロック、及びその多相クロックをπだけ移相させたクロックから、２個のクロックを選択し、その選択した２個のクロックを補間することによって、第１発振出力信号に対して任意の位相差（０〜２π）を有する第１注入信号を生成することができる。なお、任意の位相差とは、固定の位相差ではなく、０〜２πの範囲における種々の位相差という意味であり、多相クロックの位相間隔、及び補間の程度に応じて、位相差の最小の単位が決定されることになる。また、厳密には、その位相差は、第１発振出力信号に対する位相差であるため、第２発振出力信号に対して、０〜２πの範囲の位相差にならない場合もあり得る。具体的には、第２発振出力信号の周期Ｔ２が、第１発振出力信号の周期Ｔ１よりも長い場合には、第１遅延手段１３は、第２発振出力信号に対して、第２発振出力信号の２π（Ｔ２−Ｔ１）／Ｔ２から２πまでの範囲の位相だけ遅れた第１注入信号を出力することはできない。しかしながら、後述のように、第２発振出力信号に対する遅延の上限は３π／２であること、また、第１及び第２発振出力信号の周波数が大きく異なる場合には、そもそも相互干渉の影響が小さいことを考慮すれば、第２発振出力信号の周期Ｔ２が、第１発振出力信号の周期Ｔ１よりも長くても、通常、問題にはならない。したがって、図３で示される第１遅延手段１３であっても、通常、第１発振出力信号を、第２位相同期回路の電圧制御発振器３４に対して負帰還となるように遅延させた第１注入信号を出力できることになる。
【００４７】
位相選択補間手段５２から出力された第１注入信号と、第２発振出力信号とは位相比較器５３によって位相が比較される。そして、制御器５４は、その比較結果に基づいて、第２発振出力信号に対してπ／２より大きく、３π／２より小さい位相（この位相は、第２発振出力信号の位相である）だけ遅れた第１注入信号が第１遅延手段１３から出力されるように、位相選択補間手段５２における位相の選択と信号の補間とを制御する。より具体的には、制御器５４は、位相比較器５３による比較結果に基づいて、第２発振出力信号に対して、所定の位相だけ遅れた第１注入信号が第１遅延手段１３から出力されるように制御を行ってもよい。その所定の位相は、上記のとおり、π／２より大きく、３π／２より小さい範囲内の位相である。ここで、第１及び第２発振出力信号の周波数は異なっているため、第２発振出力信号に対して所定の位相だけ遅れた第１注入信号とは、例えば、第２発振出力信号の立ち上がりのタイミングに対して、所定の位相だけ立ち上がりのタイミングが遅れた第１注入信号の意味であってもよい。また、第１注入信号が第２発振出力信号に対して一定の位相だけ遅れた信号となる場合には、両信号の周波数は異なっているため、１周期ごとに第１注入信号の位相が変更されることになる。このようにして、第１及び第２発振出力信号の周波数が異なる場合であっても、第１注入信号は、第２発振出力信号に対して負帰還となるように第２位相同期回路１２の電圧制御発振器３４に注入されることになる。なお、図３で示される第１遅延手段１３及び第１遅延制御器１５を有する回路として、次の文献に記載されているDual Delay-Locked Loopが知られている。したがって、図３で示される各構成の詳細については、その文献を参照されたい。なお、多相クロック生成器５１は下記文献のcore DLLに対応し、位相選択補間手段５２は下記文献のperipheral DLLにおけるphase selection, selective phase inversion, phase interpolationに対応し、位相比較器５３及び制御器５４はそれぞれ、下記文献のperipheral DLLにおけるphase detector, FSMに対応する。
文献：S. Sidiropoulos, M. Horowitz, "A Semidigital Dual Delay-Locked Loop," IEEE Journal of Solid-State Circuits, vol. 32, no. 11, pp. 1683-1692, Nov. 1997
【００４８】
なお、第１及び第２発振出力信号の周波数が異なる場合には、第２遅延制御器１５は、可変遅延器ではなく、第２発振出力信号に対して任意の位相差を有する第２注入信号を生成するものとなり、また、第２遅延制御器１６は、第１発振出力信号に対して所定の位相差を有する第２注入信号が生成されるように第２遅延手段１４を制御するものとなる。また、第２遅延手段１４及び第２遅延制御器１６は、入力信号及び出力信号が異なる以外は、第１遅延手段１３及び第１遅延制御器１５と同様の構成であり、その詳細な説明を省略する。
【００４９】
また、本実施の形態による相互注入位相同期回路１において、第１及び第２遅延手段１３，１４に入力される発振出力信号は、分周されたものであってもよい。図４は、そのような相互注入位相同期回路１の構成の一例を示すブロック図である。図４において、第１位相同期回路１１は、分周器２６をさらに備えており、第２位相同期回路１２は、分周器３６をさらに備えている。第１及び第２発振出力信号の周波数が同じである場合には、通常、分周器２６，３６の分周比もそれぞれ同じであるが、両者は異なっていてもよい。
【００５０】
分周器２６は、電圧制御発振器２４から出力された第１発振出力信号を所定の分周比ｍで分周し、分周後の第１発振出力信号を分周器２５と、第１遅延手段１３とに出力する。この場合には、分周器２６と分周器２５とによって分周されるため、第１発振出力信号の周波数は１／（ｎ×ｍ）になって位相周波数比較器２１に入力されることになる。なお、ｍは正の整数である。そのｍは、大きな値ではないことが好適である。例えば、分周器２６によって分周された第１発振出力信号を遅延させた注入信号に応じた注入を行うと、分周器２６が存在しなかった場合と比較して、電圧制御発振器３４に注入されるパルスの頻度が１／ｍとなる。その頻度が少なくなりすぎると、注入信号に同期させることが困難になるからである。ｍは、８以下であることが好適であり、４以下であることがより好適である。この分周器２６を備えることによって、第１発振出力信号とは独立して、第１注入信号の周波数を決めることができるようになる。なお、分周器２６によって分周された第１発振出力信号に応じた第１注入信号が電圧制御発振器３４に注入される場合には、その第１注入信号の注入が第２発振出力信号の周期ごとに行われるのではなく、飛び飛びに行われることになる（subharmonically injection）。したがって、その場合には、注入信号のパルスを注入する方法（capacitive coupling injection）によって電圧制御発振器３４に対する注入が行われることが好適である。分周器２６は、分周比ｍを変更可能なものであってもよく、または、そうでなくてもよい。また、分周器３６は、分周器２６と同様のものであり、その詳細な説明を省略する。
【００５１】
なお、分周器２６，３６が存在することによって、第１及び第２遅延制御器１５，１６に入力される注入信号と発振出力信号との周期が異なるようになる場合には、注入信号のパルス幅が、発振出力信号の周期の半整数の長さとなるように、図示しないパルス発生器によって変更されてから、電圧制御発振器に注入されてもよい。例えば、注入信号の変更後のパルス幅は、発振出力信号のパルス幅と一致してもよい。ここで、信号のパルス幅とは、信号に含まれるパルスの立ち上がり時点から立ち下がり時点までの時間的な長さである。パルス幅が変更される場合であっても、パルスの立ち上がりのタイミングは変更されないことが好適である。なお、パルス幅の変更された注入信号が第１及び第２遅延制御器１５，１６に入力される場合であって、第１及び第２遅延制御器１５，１６において、ＮＯＴ回路による信号の反転によって遅延を行う場合には、発振出力信号に対して反転による遅延を行うことが好適である。また、パルス幅を変更する場合には、第１及び第２遅延制御器１５，１６に入力される注入信号のデューティー比（ＨとＬとの比）が５０％にはならないため、位相比較器４２は、ミキサ型ではないことが好適である。また、第１及び第２遅延制御器１５，１６に入力される注入信号と発振出力信号との周期が異ならないようにするため、分周器３６，２６による分周後の発振出力信号が、第１及び第２遅延制御器１５，１６に入力されるようにしてもよい。
【００５２】
以上のように、本実施の形態による相互注入位相同期回路１によれば、相互注入を行うことによって、相互干渉の影響を低減することができ、その結果、相互干渉による不安定動作を抑制することができ、またノイズを低減することができる。また、そのような相互干渉の影響の低減を、ＰＬＬのループ帯域を広くしたり、回路の動作タイミングに影響を与えたりすることなく実現することができる。また、第１及び第２発振出力信号の周波数が同じである場合には、第１及び第２遅延手段１３，１４を可変遅延器とし、第１及び第２遅延制御器１５，１６により各注入信号のタイミングをそれぞれ調整することによって、各電圧制御発振器２４，３４に負帰還となる相互注入が行われるように自動的に調整することができる。また、第１及び第２発振出力信号の周波数が異なる場合には、第１及び第２遅延手段１３，１４によってそれぞれ任意の位相差を有する注入信号が生成されるようにし、また、第１及び第２遅延制御器１５，１６により、注入先の発振出力信号に対して、所定の位相差を有する注入信号が生成されるように第１及び第２遅延手段１３，１４が制御されることによって、周波数が異なる状況においても、各電圧制御発振器２４，３４に負帰還となる相互注入が行われるように自動的に調整することができる。
【００５３】
なお、本実施の形態では、第１及び第２発振出力信号の周波数が同一である場合に、第１及び第２遅延手段１３，１４が可変遅延器であると説明したが、そうでなくてもよい。例えば、第１及び第２基準信号の位相差が固定であるような場合には、第１及び第２遅延手段１３，１４の遅延時間は固定されていてもよい。その場合であっても、第１及び第２注入信号は、それぞれ注入先の第２及び第１発振出力信号に対して負帰還となるように第１及び第２遅延手段１３，１４から出力されるものとする。すなわち、そのようになるように、第１及び第２遅延手段１３，１４における固定の遅延量が決定されることが必要である。また、そのような固定の遅延時間である第１及び第２遅延手段１３，１４が用いられる場合には、相互注入位相同期回路１は、第１及び第２遅延制御器１５，１６を有していなくてもよい。第１及び第２遅延手段１３，１４を制御する必要がないからである。
【００５４】
また、第１及び第２発振出力信号の周波数が異なる場合であっても、第１及び第２発振出力信号の一方の周波数が他方の周波数の整数倍になっているときには、第１及び第２発振出力信号の周波数が同じ場合の構成によって相互注入を行ってもよい。その場合であっても、注入信号が、注入先のＰＬＬに対して負帰還となるようにタイミング（遅延時間）が調整されるものとする。そのため、注入先のＰＬＬよりも高い周波数の注入信号については、注入先のＰＬＬと同じか、または、より低い周波数となるように分周を行ってから注入を行う必要がある。注入信号の周波数が、注入先のＰＬＬの周波数よりも高くなり、負帰還でない注入となることを回避するためである。より具体的には、第１発振出力信号の周波数が第２発振出力信号の周波数よりも高い場合には、相互注入位相同期回路１は、第１遅延手段１３の前段または後段に分周器を備えていてもよい。また、第２発振出力信号の周波数が第１発振出力信号の周波数よりも高い場合には、相互注入位相同期回路１は、第２遅延手段１４の前段または後段に分周器を備えていてもよい。また、注入信号の周波数が、注入先のＰＬＬの周波数よりも低い場合であっても、注入信号の周波数は、注入先のＰＬＬの周波数の１／８以上の周波数であることが好適であり、１／４以上の周波数であることがより好適である。注入先のＰＬＬにおいて、注入信号に対する適切な同期を実現できるようにするためである。また、注入信号が、注入先のＰＬＬに対して負帰還となるように調整されるとは、注入信号が、注入先のＰＬＬの発振出力信号に対して、π／２より大きく、３π／２より小さい位相（この位相は、注入先のＰＬＬの発振出力信号の位相である）だけ遅れるように調整されることである。なお、注入信号と、注入先のＰＬＬの発振出力信号との周波数が異なる場合には、その調整は、パルスの立ち上がりを基準として行われてもよい。すなわち、注入信号の立ち上がりタイミングが、注入先のＰＬＬの発振出力信号の立ち上がりタイミングに対して、π／２より大きく、３π／２より小さい位相だけ遅れるように調整されてもよい。
【００５５】
また、本実施の形態では、２個の位相同期回路において相互注入が行われる場合について説明したが、３個以上の位相同期回路において相互注入が行われてもよい。図５は、３個の位相同期回路において相互注入が行われる場合の相互注入位相同期回路の一例を示す図である。図５（ａ）は、第１〜第３位相同期回路１０１〜１０３と、第１〜第３注入制御器１１１〜１１３とを備えた相互注入位相同期回路の構成を示すブロック図である。第１注入制御器１１１は、第２及び第３発振出力信号が、第１発振出力信号に対して負帰還で注入されるように遅延させる。図５（ｂ）は、第１注入制御器１１１の構成を示すブロック図である。第１注入制御器１１１は、第２発振出力信号を遅延させた注入信号を出力する遅延手段１２１と、第１発振出力信号に基づいて、第１位相同期回路１０１に注入される注入信号が負帰還となるように遅延手段１２１を制御する遅延制御器１３１と、第３発振出力信号を遅延させた注入信号を出力する遅延手段１４１と、第１発振出力信号に基づいて、第１位相同期回路１０１に注入される注入信号が負帰還となるように遅延手段１４１を制御する遅延制御器１５１とを備える。そして、第１位相同期回路１０１には、遅延手段１２１，１４１から出力された注入信号が合わせて注入されることになる。なお、第２注入制御器１１２は、第１及び第３発振出力信号が、第２発振出力信号に対して負帰還で注入されるように遅延させ、第３注入制御器１１３は、第１及び第２発振出力信号が、第３発振出力信号に対して負帰還で注入されるように遅延させるものである。第２注入制御器１１２及び第３注入制御器１１３の構成も、第１注入制御器１１１と同様のものである。また、各注入制御器１１１〜１１３における制御手段や遅延制御器は、発振出力信号の周波数が同一の場合における相互注入で用いられるものであってもよく、または、発振出力信号の周波数が異なる場合における相互注入で用いられるものであってもよい。このようにして、３個以上の位相同期回路においても、相互注入を行うことができる。なお、相互注入位相同期回路が、３個以上の位相同期回路を有する場合であっても、そのうちの２個の位相同期回路の相互注入に関する構成については、図１や図４で示されるものになると考えることができる。
【００５６】
なお、３個以上の位相同期回路において相互注入を行う場合には、通常、１個の位相同期回路に２個以上の位相同期回路からの注入信号がそれぞれ注入されることになる。その場合には、例えば、２個以上の注入信号を均等な重みで注入してもよく、異なる重みで注入してもよい。後者の場合には、例えば、位相同期回路間の距離に反比例する重みを用いてもよく、位相同期回路間の距離の２乗に反比例する重みを用いてもよく、その他の重みを用いてもよい。位相同期回路間の距離に反比例する重みを用いる場合には、具体的には、第１位相同期回路１０１に注入される第２発振出力信号に応じた注入信号の重みと、第３発振出力信号に応じた注入信号の重みとの比が、第１位相同期回路１０１と第２位相同期回路１０２との距離の逆数と、第１位相同期回路１０１と第３位相同期回路１０３との距離の逆数との比となるように各注入信号に重み付けがなされてもよい。なお、例えば、相互干渉に関して、距離の影響が大きい場合には、位相同期回路間の距離に反比例する重みを用いることが好適であり、電磁界の影響が大きい場合には、位相同期回路間の距離の２乗に反比例する重みを用いることが好適である。
【００５７】
また、本実施の形態による相互注入位相同期回路１の第１及び第２位相同期回路１１，１２において、発振出力信号が基準信号に同期するまでは注入信号が電圧制御発振器２４，３４に注入されず、発振出力信号が基準信号に同期した後に注入信号が電圧制御発振器２４，３４に注入されるようにしてもよい。
【００５８】
また、本実施の形態による相互注入位相同期回路１において、各構成要素のうち、アナログでもデジタルでも実現できるものについては、そのどちらで実現されてもよいことは言うまでもない。
【００５９】
また、上記実施の形態において、各処理または各機能は、単一の装置または単一のシステムによって集中処理されることによって実現されてもよく、または、複数の装置または複数のシステムによって分散処理されることによって実現されてもよい。
【００６０】
また、上記実施の形態において、各構成要素間で行われる情報の受け渡しは、例えば、その情報の受け渡しを行う２個の構成要素が物理的に異なるものである場合には、一方の構成要素による情報の出力と、他方の構成要素による情報の受け付けとによって行われてもよく、または、その情報の受け渡しを行う２個の構成要素が物理的に同じものである場合には、一方の構成要素に対応する処理のフェーズから、他方の構成要素に対応する処理のフェーズに移ることによって行われてもよい。
【００６１】
また、上記実施の形態において、各構成要素が実行する処理に関係する情報、例えば、各構成要素が受け付けたり、取得したり、選択したり、生成したり、送信したり、受信したりした情報や、各構成要素が処理で用いる閾値や数式、アドレス等の情報等は、上記説明で明記していなくても、図示しない記録媒体において、一時的に、または長期にわたって保持されていてもよい。また、その図示しない記録媒体への情報の蓄積を、各構成要素、または、図示しない蓄積部が行ってもよい。また、その図示しない記録媒体からの情報の読み出しを、各構成要素、または、図示しない読み出し部が行ってもよい。
【００６２】
また、上記実施の形態において、各構成要素等で用いられる情報、例えば、各構成要素が処理で用いる閾値やアドレス、各種の設定値等の情報がユーザによって変更されてもよい場合には、上記説明で明記していなくても、ユーザが適宜、それらの情報を変更できるようにしてもよく、または、そうでなくてもよい。それらの情報をユーザが変更可能な場合には、その変更は、例えば、ユーザからの変更指示を受け付ける図示しない受付部と、その変更指示に応じて情報を変更する図示しない変更部とによって実現されてもよい。その図示しない受付部による変更指示の受け付けは、例えば、入力デバイスからの受け付けでもよく、通信回線を介して送信された情報の受信でもよく、所定の記録媒体から読み出された情報の受け付けでもよい。
【００６３】
また、上記実施の形態において、各構成要素は専用のハードウェアにより構成されてもよく、または、ソフトウェアにより実現可能な構成要素については、プログラムを実行することによって実現されてもよい。例えば、ハードディスクや半導体メモリ等の記録媒体に記録されたソフトウェア・プログラムをＣＰＵ等のプログラム実行部が読み出して実行することによって、各構成要素が実現され得る。その実行時に、プログラム実行部は、記憶部や記録媒体にアクセスしながらプログラムを実行してもよい。このプログラムは、サーバなどからダウンロードされることによって実行されてもよく、所定の記録媒体（例えば、ＣＤ−ＲＯＭなどの光ディスクや磁気ディスク、半導体メモリなど）に記録されたプログラムが読み出されることによって実行されてもよい。また、このプログラムは、プログラムプロダクトを構成するプログラムとして用いられてもよい。また、このプログラムを実行するコンピュータは、単数であってもよく、複数であってもよい。すなわち、集中処理を行ってもよく、または分散処理を行ってもよい。
【００６４】
また、本発明は、以上の実施の形態に限定されることなく、種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることは言うまでもない。
【産業上の利用可能性】
【００６５】
以上より、本発明による相互注入位相同期回路によれば、相互干渉の影響を低減できるという効果が得られ、２以上の位相同期回路を有する回路として有用である。
【符号の説明】
【００６６】
１  相互注入位相同期回路
１１、１０１  第１位相同期回路
１２、１０２  第２位相同期回路
１３  第１遅延手段
１４  第２遅延手段
１５  第１遅延制御器
１６  第２遅延制御器
２４、３４  電圧制御発振器
４１  遅延器
５１  多相クロック生成器
５２  位相選択補間手段
１０３  第３位相同期回路
１１１〜１１３  第１〜第３注入制御器
１２１、１４１  遅延手段
１３１、１５１  遅延制御器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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