(57)【要約】【課題】薄膜キャパシタ内蔵基板においてデカップリング効果が得られる周波数帯域を拡大する。【解決手段】薄膜キャパシタ内蔵基板１は、並列に接続された第１及び第２の薄膜キャパシタＣ１，Ｃ２が内蔵された薄膜キャパシタ内蔵基板であって、第１の薄膜キャパシタＣ１と第２の薄膜キャパシタＣ２は、自己共振周波数が互いに異なる。このように、自己共振周波数の異なる複数の薄膜キャパシタＣ１，Ｃ２が内蔵されていることから、インピーダンスの低い周波数帯域が拡大される。これにより、デカップリング効果が得られる周波数帯域を拡大することが可能となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
並列に接続された、少なくとも第１及び第２の薄膜キャパシタが内蔵された薄膜キャパシタ内蔵基板であって、
前記第１の薄膜キャパシタと前記第２の薄膜キャパシタは、自己共振周波数が互いに異なることを特徴とする薄膜キャパシタ内蔵基板。
【請求項２】
前記第１の薄膜キャパシタは、前記第２の薄膜キャパシタよりも自己共振周波数が高く、且つ、前記第２の薄膜キャパシタよりも部品搭載面側に配置されていることを特徴とする請求項１に記載の薄膜キャパシタ内蔵基板。
【請求項３】
前記部品搭載面に実装された複数の半導体チップをさらに備え、
前記複数の半導体チップは、動作周波数が互いに同じ、或いは、少なくとも一部は動作周波数が互いに異なることを特徴とする請求項２に記載の薄膜キャパシタ内蔵基板。
【請求項４】
前記第１及び第２の薄膜キャパシタは、第１の導電材料からなる下部電極層と前記第１の導電材料とは異なる第２の導電材料からなる上部電極層を有し、前記下部電極層同士または前記上部電極層同士が向かい合うように内蔵されていることを特徴とする請求項１乃至３のいずれか一項に記載の薄膜キャパシタ内蔵基板。
【請求項５】
前記第１及び第２の薄膜キャパシタと並列に接続された第３の薄膜キャパシタがさらに内蔵され、
前記第１乃至第３の薄膜キャパシタは、自己共振周波数が互いに異なることを特徴とする請求項１乃至４のいずれか一項に記載の薄膜キャパシタ内蔵基板。
【請求項６】
上部電極層及び下部電極層があらかじめパターニングされ、自己共振周波数が互いに異なる、少なくとも第１及び第２の薄膜キャパシタを基板上に積層する工程と、
前記第１及び第２の薄膜キャパシタを貫通するビア導体を形成することによって、前記第１及び第２の薄膜キャパシタを並列に接続する工程と、を備えることを特徴とする薄膜キャパシタ内蔵基板の製造方法。
【請求項７】
自己共振周波数が互いに異なる、少なくとも第１及び第２の薄膜キャパシタを基板上に積層した後、前記第１及び第２の薄膜キャパシタの上部電極層及び下部電極層をパターニングする工程と、
前記第１及び第２の薄膜キャパシタを貫通するビア導体を形成することによって、前記第１及び第２の薄膜キャパシタを並列に接続する工程と、を備えることを特徴とする薄膜キャパシタ内蔵基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜キャパシタ内蔵基板及びその製造方法に関し、特に、動作周波数の異なる複数の半導体チップを実装しうる薄膜キャパシタ内蔵基板及びその製造方法に関する。
【背景技術】
【０００２】
ＩＣが搭載される回路基板には、通常、ＩＣに供給する電源の電位を安定させるためにデカップリングコンデンサが搭載される。デカップリングコンデンサとしては、一般的に積層セラミックチップコンデンサが用いられ、多数の積層セラミックチップコンデンサを回路基板の表面に搭載することにより必要なデカップリング容量を確保している。
【０００３】
しかしながら、近年においては、多数の積層セラミックチップコンデンサを搭載するための回路基板上のスペースが不足することがある。このため、積層セラミックチップコンデンサの代わりに、回路基板に埋め込み可能な薄膜キャパシタが用いられることがある（特許文献１）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−１９１５５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載された薄膜キャパシタ内蔵基板は、デカップリング効果が得られる周波数帯域が狭いことから、例えば動作周波数の異なる複数の半導体チップを実装した場合、各半導体チップの動作によって生じる電源ノイズを薄膜キャパシタによって十分に吸収することは困難であった。
【０００６】
したがって、本発明は、薄膜キャパシタ内蔵基板においてデカップリング効果が得られる周波数帯域を拡大することを目的とする。また、本発明は、このような薄膜キャパシタ内蔵基板の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明による薄膜キャパシタ内蔵基板は、並列に接続された、少なくとも第１及び第２の薄膜キャパシタが内蔵された薄膜キャパシタ内蔵基板であって、第１の薄膜キャパシタと第２の薄膜キャパシタは、自己共振周波数が互いに異なることを特徴とする。
【０００８】
本発明によれば、自己共振周波数の異なる複数の薄膜キャパシタが内蔵されていることから、インピーダンスの低い周波数帯域が拡大される。これにより、デカップリング効果が得られる周波数帯域を拡大することが可能となる。
【０００９】
本発明において、第１の薄膜キャパシタは、第２の薄膜キャパシタよりも自己共振周波数が高く、且つ、第２の薄膜キャパシタよりも部品搭載面側に配置されていても構わない。これによれば、第２の薄膜キャパシタのみでは、第２の薄膜キャパシタの自己共振周波数よりも高周波側の領域において大きくなってしまうインピーダンスをより低減することが可能となる。
【００１０】
本発明による薄膜キャパシタ内蔵基板は、部品搭載面に実装された複数の半導体チップをさらに備え、複数の半導体チップは、動作周波数が互いに同じ、或いは、少なくとも一部は動作周波数が互いに異なっていても構わない。一部の半導体チップの動作周波数が互いに異なる場合、ある半導体チップの動作によって生じる電源ノイズと別の半導体チップの動作によって生じる電源ノイズは、互いに周波数帯域が異なるが、本発明による薄膜キャパシタ内蔵基板はデカップリング効果の高い周波数帯域が広いことから、両方の電源ノイズを吸収することが可能となる。また、複数の半導体チップの動作周波数が互いに同じである場合においても、広い周波数帯域において高いデカップリング効果を得ることが可能となる。
【００１１】
本発明において、第１及び第２の薄膜キャパシタは、第１の導電材料からなる下部電極層と第１の導電材料とは異なる第２の導電材料からなる上部電極層を有し、下部電極層同士または上部電極層同士が向かい合うように内蔵されていても構わない。これによれば、材料の違いに起因する薄膜キャパシタ内蔵基板の反りを低減することが可能となる。
【００１２】
本発明による薄膜キャパシタ内蔵基板は、第１及び第２の薄膜キャパシタと並列に接続された第３の薄膜キャパシタがさらに内蔵され、第１乃至第３の薄膜キャパシタは、自己共振周波数が互いに異なっていても構わない。これによれば、デカップリング効果が得られる周波数帯域をさらに拡大することが可能となる。この場合、自己共振周波数の高い薄膜キャパシタほど部品搭載面の近くに配置しても構わない。
【００１３】
本発明による薄膜キャパシタ内蔵基板の製造方法は、上部電極層及び下部電極層があらかじめパターニングされ、自己共振周波数が互いに異なる、少なくとも第１及び第２の薄膜キャパシタを基板上に積層する工程と、第１及び第２の薄膜キャパシタを貫通するビア導体を形成することによって、第１及び第２の薄膜キャパシタを並列に接続する工程とを備えるものであっても構わない。或いは、自己共振周波数が互いに異なる、少なくとも第１及び第２の薄膜キャパシタを基板上に積層した後、第１及び第２の薄膜キャパシタの上部電極層及び下部電極層をパターニングする工程と、第１及び第２の薄膜キャパシタを貫通するビア導体を形成することによって、第１及び第２の薄膜キャパシタを並列に接続する工程とを備えるものであっても構わない。いずれの方法によっても、上述した本発明による薄膜キャパシタ内蔵基板を作製することが可能となる。
【発明の効果】
【００１４】
このように、本発明によれば、デカップリング効果が得られる周波数帯域の広い薄膜キャパシタ内蔵基板を提供することが可能となる。
【図面の簡単な説明】
【００１５】
【図１】図１は、本発明の第１の実施形態による薄膜キャパシタ内蔵基板１の構造を説明するための模式的な断面図である。
【図２】図２は、薄膜キャパシタ内蔵基板１に設けられた電源パターンの等価回路図である。
【図３】図３は、本実施形態による薄膜キャパシタ内蔵基板１の効果を説明するためのグラフである。
【図４】図４は、薄膜キャパシタ内蔵基板１の製造方法を説明するための工程図である。
【図５】図５は、薄膜キャパシタ内蔵基板１の製造方法を説明するための工程図である。
【図６】図６は、薄膜キャパシタ内蔵基板１の製造方法を説明するための工程図である。
【図７】図７は、薄膜キャパシタ内蔵基板１の製造方法を説明するための工程図である。
【図８】図８は、薄膜キャパシタ内蔵基板１の製造方法を説明するための工程図である。
【図９】図９は、薄膜キャパシタ内蔵基板１の製造方法を説明するための工程図である。
【図１０】図１０は、薄膜キャパシタ内蔵基板１の製造方法を説明するための工程図である。
【図１１】図１１は、薄膜キャパシタ内蔵基板１の製造方法を説明するための工程図である。
【図１２】図１２は、薄膜キャパシタ内蔵基板１の製造方法を説明するための工程図である。
【図１３】図１３は、第１の実施形態の変形例による薄膜キャパシタ内蔵基板１ａの構造を説明するための模式的な断面図である。
【図１４】図１４は、本発明の第２の実施形態による薄膜キャパシタ内蔵基板２の構造を説明するための模式的な断面図である。
【図１５】図１５は、薄膜キャパシタ内蔵基板２の製造方法を説明するための工程図である。
【図１６】図１６は、薄膜キャパシタ内蔵基板２の製造方法を説明するための工程図である。
【図１７】図１７は、薄膜キャパシタ内蔵基板２の製造方法を説明するための工程図である。
【図１８】図１８は、薄膜キャパシタ内蔵基板２の製造方法を説明するための工程図である。
【図１９】図１９は、薄膜キャパシタ内蔵基板２の製造方法を説明するための工程図である。
【図２０】図２０は、薄膜キャパシタ内蔵基板２の製造方法を説明するための工程図である。
【図２１】図２１は、薄膜キャパシタ内蔵基板２の製造方法を説明するための工程図である。
【図２２】図２２は、薄膜キャパシタ内蔵基板２の製造方法を説明するための工程図である。
【図２３】図２３は、薄膜キャパシタ内蔵基板２の製造方法を説明するための工程図である。
【図２４】図２４は、薄膜キャパシタ内蔵基板２の製造方法を説明するための工程図である。
【図２５】図２５は、薄膜キャパシタ内蔵基板２の製造方法を説明するための工程図である。
【図２６】図２６は、薄膜キャパシタ内蔵基板２の製造方法を説明するための工程図である。
【図２７】図２７は、薄膜キャパシタ内蔵基板２の製造方法を説明するための工程図である。
【図２８】図２８は、第２の実施形態の変形例による薄膜キャパシタ内蔵基板２ａの構造を説明するための模式的な断面図である。
【発明を実施するための形態】
【００１６】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【００１７】
＜第１の実施形態＞
【００１８】
図１は、本発明の第１の実施形態による薄膜キャパシタ内蔵基板１の構造を説明するための模式的な断面図である。
【００１９】
図１に示すように、第１の実施形態による薄膜キャパシタ内蔵基板１は、絶縁層３１〜３５を含む多層配線構造体と、絶縁層３４と絶縁層３５の間に埋め込まれた第１の薄膜キャパシタＣ１と、絶縁層３３と絶縁層３４の間に埋め込まれた第２の薄膜キャパシタＣ２と、部品搭載面３５ａに実装された第１及び第２の半導体チップ４０，５０を有している。半導体チップ４０，５０は、互いに動作周波数が異なるチップである。例えば、半導体チップ４０がＣＰＵ等のロジック系チップであり、半導体チップ５０がＤＲＡＭ等のメモリ系チップであっても構わない。図１には、半導体チップ４０，５０に接続される電源パターンのみが示されているが、実際には、多数の信号配線パターンが設けられていることは言うまでもない。
【００２０】
第１の薄膜キャパシタＣ１は、下部電極層１１、上部電極層１２及びこれらの間に位置する誘電体層１３からなる。同様に、第２の薄膜キャパシタＣ２は、下部電極層２１、上部電極層２２及びこれらの間に位置する誘電体層２３からなる。図１に示すように、本実施形態においては、第１の薄膜キャパシタＣ１の下部電極層１１と第２の薄膜キャパシタＣ２の下部電極層２１が絶縁層３４を介して向かい合っている。これとは逆に、第１の薄膜キャパシタＣ１の上部電極層１２と第２の薄膜キャパシタＣ２の上部電極層２２が絶縁層３４を介して向かい合うよう埋め込んでも構わない。
【００２１】
下部電極層１１，２１は、薄膜キャパシタＣ１，Ｃ２の基材となる部分であり、例えばニッケル（Ｎｉ）からなる。つまり、「下部電極層」とは、作製時において下側に位置する側の電極層を意味し、薄膜キャパシタ内蔵基板１に埋め込んだ際の上下関係を示すものではない。上部電極層１２，２２は、例えばニッケル（Ｎｉ）と銅（Ｃｕ）の積層膜からなる。「上部電極層」とは、作製時において上側に位置する側の電極層を意味し、薄膜キャパシタ内蔵基板１に埋め込んだ際の上下関係を示すものではない。誘電体層１３，２３は、例えばチタン酸バリウムなどペロブスカイト構造を有するセラミック材料からなる。
【００２２】
第１の薄膜キャパシタＣ１と第２の薄膜キャパシタＣ２は、自己共振周波数が互いに相違している。具体的には、第１の薄膜キャパシタＣ１の方が第２の薄膜キャパシタＣ２よりも自己共振周波数が高い。第１の薄膜キャパシタＣ１と第２の薄膜キャパシタＣ２の自己共振周波数を互いに異ならせる方法としては、平面サイズを互いに異ならせる方法や、誘電体層の厚み又は材料を互いに異ならせる方法が挙げられる。
【００２３】
第２の薄膜キャパシタＣ２の上部電極層２２は、樹脂などからなるリング状の絶縁体６１によってキャパシタ領域２２Ａと非キャパシタ領域２２Ｂに分離されている。同様に、第２の薄膜キャパシタＣ２の下部電極層２１は、樹脂などからなるリング状の絶縁体６２によってキャパシタ領域２１Ａと非キャパシタ領域２１Ｂに分離されている。第１の薄膜キャパシタＣ１の下部電極層１１は、樹脂などからなるリング状の絶縁体６３によってキャパシタ領域１１Ａと非キャパシタ領域１１Ｂに分離されている。第１の薄膜キャパシタＣ１の上部電極層１２は、樹脂などからなるリング状の絶縁体６４によってキャパシタ領域１２Ａと非キャパシタ領域１２Ｂに分離されている。
【００２４】
そして、半導体チップ４０の電源端子及びグランド端子にそれぞれ接続される電源パターン４４Ｖ，４４Ｇは、薄膜キャパシタＣ１，Ｃ２を貫通するビア導体４３Ｖ，４３Ｇを介して、電源パターン４２Ｖ，４２Ｇに接続される。電源パターン４２Ｖ，４２Ｇは、部品搭載面３５ａの反対側に位置する実装面３１ａに露出する電源パターン４１Ｖ，４１Ｇにそれぞれ接続される。同様に、半導体チップ５０の電源端子及びグランド端子にそれぞれ接続される電源パターン５４Ｖ，５４Ｇは、薄膜キャパシタＣ１，Ｃ２を貫通するビア導体５３Ｖ，５３Ｇを介して、電源パターン５２Ｖ，５２Ｇに接続される。電源パターン５２Ｖ，５２Ｇは、実装面３１ａに露出する電源パターン５１Ｖ，５１Ｇにそれぞれ接続される。
【００２５】
図１に示すように、ビア導体４３Ｖ，５３Ｖは、第１の薄膜キャパシタＣ１のキャパシタ領域１２Ａ及び非キャパシタ領域１１Ｂと、第２の薄膜キャパシタＣ２のキャパシタ領域２１Ａ及び非キャパシタ領域２２Ｂに接続される。一方、ビア導体４３Ｇ，５３Ｇは、第１の薄膜キャパシタＣ１の非キャパシタ領域１２Ｂ及びキャパシタ領域１１Ａと、第２の薄膜キャパシタＣ２の非キャパシタ領域２１Ｂ及びキャパシタ領域２２Ａに接続される。これにより、薄膜キャパシタＣ１，Ｃ２は、等価回路図である図２に示すように、半導体チップ４０，５０に対して共通に割り当てられた電源配線ＶＬとグランド配線ＧＬの間に並列に接続されることになる。
【００２６】
図３は、本実施形態による薄膜キャパシタ内蔵基板１の効果を説明するためのグラフである。
【００２７】
図３に示す例では、第１の薄膜キャパシタＣ１単体の自己共振周波数は数ＧＨｚ帯であり、第２の薄膜キャパシタＣ２単体の自己共振周波数は数十ＭＨｚ帯である。そして、本実施形態においては、これら２つの薄膜キャパシタＣ１，Ｃ２が並列に接続されていることから、合成インピーダンスは、数十ＭＨｚ帯から数ＧＨｚ帯に亘る広い周波数帯域において十分に低い値が得られる。その結果、例えば、半導体チップ４０の動作によって生じる電源ノイズの周波数帯域が数ＧＨｚ帯であり、半導体チップ５０の動作によって生じる電源ノイズの周波数帯域が数十ＭＨｚ帯である場合、これらの電源ノイズの両方を吸収し、電源電圧を安定化することが可能となる。自己共振周波数の測定は、部品搭載面３５ａ側から薄膜キャパシタ内蔵基板１を研磨することによってビア導体４３Ｖ，４３Ｇ，５３Ｖ，５３Ｇを露出させ、露出したビア導体４３Ｖ，４３Ｇ，５３Ｖ，５３Ｇにインピーダンスアナライザのプローブを当てることによって行うことができる。その結果、最もインピーダンスが低くなる周波数が自己共振周波数である。
【００２８】
しかも、本実施形態による薄膜キャパシタ内蔵基板１は、第２の薄膜キャパシタＣ２よりも自己共振周波数の高い第１の薄膜キャパシタＣ１を部品搭載面３５ａ側に配置していることから、第１の薄膜キャパシタＣ１と半導体チップ４０，５０との間の寄生インダクタンス成分が小さい。これにより、自己共振周波数の高い第１の薄膜キャパシタＣ１のインピーダンスをより低くすることが可能となる。
【００２９】
さらに、本実施形態による薄膜キャパシタ内蔵基板１においては、第１の薄膜キャパシタＣ１の下部電極層１１と第２の薄膜キャパシタＣ２の下部電極層２１が向かい合っている。つまり、第１の薄膜キャパシタＣ１と第２の薄膜キャパシタＣ２は、上下が互いに反転した状態で埋め込まれている。これにより、異材料を積層することによる薄膜キャパシタ内蔵基板１の反りも低減される。
【００３０】
次に、本実施形態による薄膜キャパシタ内蔵基板１の製造方法について説明する。
【００３１】
図４〜図１２は、本実施形態による薄膜キャパシタ内蔵基板１の製造方法を説明するための工程図である。
【００３２】
まず、図４に示すように、電源パターン４１Ｖ，４１Ｇ，５１Ｖ，５１Ｇを有する絶縁層３１と、電源パターン４２Ｖ，４２Ｇ，５２Ｖ，５２Ｇを有する絶縁層３２の積層体を用意する。一例として、絶縁層３１はガラスクロスなどの芯材に樹脂を含浸してなるコア基板であり、絶縁層３２はコア基板の表面に形成されたビルドアップ層である。
【００３３】
次に、図５に示すように、絶縁層３２の表面に絶縁層３３を積層した後、図６に示すように、絶縁層３３の表面に第２の薄膜キャパシタＣ２を積層する。上述の通り、第２の薄膜キャパシタＣ２は、下部電極層２１が上側を向くよう上下反転して積層される。本実施形態においては、下部電極層２１及び上部電極層２２があらかじめパターニングされた状態の第２の薄膜キャパシタＣ２を積層する。次に、図７に示すように、第２の薄膜キャパシタＣ２の表面に絶縁層３４を積層した後、図８に示すように、絶縁層３４の表面に第１の薄膜キャパシタＣ１を積層する。上述の通り、第１の薄膜キャパシタＣ１は、下部電極層２１が下側を向くよう積層される。本実施形態においては、下部電極層１１及び上部電極層１２があらかじめパターニングされた状態の第１の薄膜キャパシタＣ１を積層する。
【００３４】
次に、図９に示すように、第１の薄膜キャパシタＣ１、絶縁層３４、第２の薄膜キャパシタＣ２及び絶縁層３３を貫通し、電源パターン４２Ｖ，４２Ｇ，５２Ｖ，５２Ｇに達する貫通孔４３Ｖａ，４３Ｇａ，５３Ｖａ，５３Ｇａを形成する。ここで、貫通孔４３Ｖａ，５３Ｖａは、リング状の絶縁体６１，６３の内径部を通過する位置に設けられ、貫通孔４３Ｇａ，５３Ｇａは、リング状の絶縁体６２，６４の内径部を通過する位置に設けられる。貫通孔４３Ｖａ，４３Ｇａ，５３Ｖａ，５３Ｇａの形成は、レーザー加工又はブラスト加工によって行うことができる。そして、図１０に示すように、貫通孔４３Ｖａ，４３Ｇａ，５３Ｖａ，５３Ｇａの内部にビア導体４３Ｖ，４３Ｇ，５３Ｖ，５３Ｇを形成する。ビア導体４３Ｖ，４３Ｇ，５３Ｖ，５３Ｇの形成は、貫通孔４３Ｖａ，４３Ｇａ，５３Ｖａ，５３Ｇａの内表面に無電解メッキ又はスパッタリングによって薄いシード層を形成した後、電解メッキによって銅などの導電材料を成長させることによって行うことができる。
【００３５】
次に、図１１に示すように、第１の薄膜キャパシタＣ１の表面に絶縁層３５を積層した後、絶縁層３５を貫通し、ビア導体４３Ｖ，４３Ｇ，５３Ｖ，５３Ｇに達する貫通孔４４Ｖａ，４４Ｇａ，５４Ｖａ，５４Ｇａを形成する。貫通孔４４Ｖａ，４４Ｇａ，５４Ｖａ，５４Ｇａの形成は、レーザー加工又はブラスト加工によって行うことができる。そして、図１２に示すように、貫通孔４４Ｖａ，４４Ｇａ，５４Ｖａ，５４Ｇａの内部に電源パターン４４Ｖ，４４Ｇ，５４Ｖ，５４Ｇを形成する。電源パターン４４Ｖ，４４Ｇ，５４Ｖ，５４Ｇの形成は、貫通孔４４Ｖａ，４４Ｇａ，５４Ｖａ，５４Ｇａの内表面に無電解メッキ又はスパッタリングによって薄いシード層を形成した後、電解メッキによって銅などの導電材料を成長させることによって行うことができる。
【００３６】
そして、電源パターン４４Ｖ，４４Ｇ，５４Ｖ，５４Ｇに接続されるよう、部品搭載面３５ａに半導体チップ４０，５０を実装すれば、図１に示した第１の実施形態による薄膜キャパシタ内蔵基板１が完成する。
【００３７】
このように、本実施形態による薄膜キャパシタ内蔵基板１は、上部電極層及び下部電極層があらかじめパターニングされた薄膜キャパシタＣ１，Ｃ２を基板上に積層していることから、比較的単純な工程によって薄膜キャパシタ内蔵基板１を作製することが可能となる。
【００３８】
図１３は、第１の実施形態の変形例による薄膜キャパシタ内蔵基板１ａの構造を説明するための模式的な断面図である。
【００３９】
図１３に示すように、変形例による薄膜キャパシタ内蔵基板１ａは、第１の薄膜キャパシタＣ１のキャパシタ領域１１Ａと第２の薄膜キャパシタＣ２のキャパシタ領域２１Ａがビア導体４３Ｖ，５３Ｖによって短絡され、第１の薄膜キャパシタＣ１のキャパシタ領域１２Ａと第２の薄膜キャパシタＣ２のキャパシタ領域２２Ａがビア導体４３Ｇ，５３Ｇによって短絡されている点において、図１に示した薄膜キャパシタ内蔵基板１と相違している。その他の基本的な構成は、図１に示した薄膜キャパシタ内蔵基板１と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００４０】
このように、変形例による薄膜キャパシタ内蔵基板１ａは、同じ導電材料（例えばニッケル）からなるキャパシタ領域１１Ａ，２１Ａを短絡し、同じ導電材料（例えば銅）からなるキャパシタ領域１２Ａ，２２Ａを短絡している。これにより、同じ導電材料に同じ電位を与えることが可能となる。
【００４１】
＜第２の実施形態＞
【００４２】
図１４は、本発明の第２の実施形態による薄膜キャパシタ内蔵基板２の構造を説明するための模式的な断面図である。
【００４３】
図１４に示すように、第２の実施形態による薄膜キャパシタ内蔵基板２は、電源パターン及びビア導体の形状が異なるとともに、リング状の絶縁体６１，６３の代わりに絶縁体６５，６６が設けられている点において、図１に示した薄膜キャパシタ内蔵基板１と相違している。絶縁体６５，６６は、それぞれ第２の薄膜キャパシタＣ２及び第１の薄膜キャパシタＣ１を貫通して設けられている。その他の基本的な構成は、図１に示した薄膜キャパシタ内蔵基板１と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００４４】
第２の実施形態による薄膜キャパシタ内蔵基板２は、絶縁層３１を貫通する電源パターン７１Ｖ，７１Ｇ，８１Ｖ，８１Ｇと、絶縁層３２を貫通する電源パターン７２Ｖ，７２Ｇ，８２Ｖ，８２Ｇと、第２の薄膜キャパシタＣ２及び絶縁層３３を貫通するビア導体７３Ｖ，７３Ｇ，８３Ｖ，８３Ｇと、第２の薄膜キャパシタＣ２上に設けられた電源パターン７４Ｖ，７４Ｇ，８４Ｖ，８４Ｇを有している。電源パターン７４Ｖ，７４Ｇ，８４Ｖ，８４Ｇのうち、電源パターン７４Ｖ，８４Ｖは絶縁体６５の外径サイズよりも大きく、これにより第２の薄膜キャパシタＣ２の下部電極層のキャパシタ領域２１Ａと接触している。これに対し、電源パターン７４Ｇ，８４Ｇは絶縁体６２の外径サイズよりも小さく、これにより第２の薄膜キャパシタＣ２の下部電極層のキャパシタ領域２１Ａとは接触しない。
【００４５】
第２の実施形態による薄膜キャパシタ内蔵基板２は、さらに、第１の薄膜キャパシタＣ１及び絶縁層３４を貫通するビア導体７５Ｖ，７５Ｇ，８５Ｖ，８５Ｇと、第１の薄膜キャパシタＣ１上に設けられた電源パターン７６Ｖ，７６Ｇ，８６Ｖ，８６Ｇと、絶縁層３５を貫通する電源パターン７７Ｖ，７７Ｇ，８７Ｖ，８７Ｇを有している。電源パターン７６Ｖ，７６Ｇ，８６Ｖ，８６Ｇのうち、電源パターン７６Ｖ，８６Ｖは絶縁体６６の外径サイズよりも大きく、これにより第１の薄膜キャパシタＣ１の上部電極層のキャパシタ領域１２Ａと接触している。これに対し、電源パターン７６Ｇ，８６Ｇは絶縁体６４の外径サイズよりも小さく、これにより第１の薄膜キャパシタＣ１の上部電極層のキャパシタ領域１２Ａとは接触しない。
【００４６】
そして、電源パターン７７Ｖ，７７Ｇは半導体チップ４０の電源端子及びグランド端子にそれぞれ接続され、電源パターン８７Ｖ，８７Ｇは半導体チップ５０の電源端子及びグランド端子にそれぞれ接続される。
【００４７】
本実施形態においては、絶縁体６５が第２の薄膜キャパシタＣ２を貫通していることから、ビア導体７３Ｖ，８３Ｖ自体は、第２の薄膜キャパシタＣ２と接触しない。しかしながら、ビア導体７３Ｖ，８３Ｖに接続された電源パターン７４Ｖ，８４Ｖが下部電極層のキャパシタ領域２１Ａと接していることから、第１の実施形態と同様、ビア導体７３Ｖ，８３Ｖは下部電極層のキャパシタ領域２１Ａと同電位となる。同様に、絶縁体６６は第１の薄膜キャパシタＣ１を貫通していることから、ビア導体７５Ｖ，８５Ｖ自体は、第１の薄膜キャパシタＣ１と接触しない。しかしながら、ビア導体７５Ｖ，８５Ｖに接続された電源パターン７６Ｖ，８６Ｖが上部電極層のキャパシタ領域１２Ａと接していることから、第１の実施形態と同様、ビア導体７５Ｖ，８５Ｖは上部電極層のキャパシタ領域１２Ａと同電位となる。
【００４８】
これにより、本実施形態による薄膜キャパシタ内蔵基板２も、第１の実施形態による薄膜キャパシタ内蔵基板１と同じ接続関係となる。したがって、第１の実施形態による薄膜キャパシタ内蔵基板１と同じ効果を得ることができる。
【００４９】
次に、本実施形態による薄膜キャパシタ内蔵基板２の製造方法について説明する。
【００５０】
図１５〜図２７は、本実施形態による薄膜キャパシタ内蔵基板２の製造方法を説明するための工程図である。
【００５１】
まず、図４及び図５を用いて説明した工程を行った後、図１５に示すように、絶縁層３３の表面に第２の薄膜キャパシタＣ２を積層する。本実施形態においては、下部電極層２１及び上部電極層２２がパターニングされていない状態の第２の薄膜キャパシタＣ２を積層する。次に、図１６に示すように、第２の薄膜キャパシタＣ２をパターニングすることにより、電源パターン７２Ｖ，８２Ｖと重なる位置に開口部６５ａを形成するとともに、電源パターン７２Ｇ，８２Ｇと重なる位置にリング状の開口部６２ａを形成する。開口部６５ａは、第２の薄膜キャパシタＣ２を貫通して設けられ、その底部には絶縁層３３が露出する。これに対し、リング状の開口部６２ａは、下部電極層２１を貫通し、上部電極層２２を貫通しない深さに設定される。これにより、下部電極層２１は、キャパシタ領域２１Ａと非キャパシタ領域２１Ｂに分離される。上部電極層２２は全体がキャパシタ領域２２Ａである。
【００５２】
次に、図１７に示すように、開口部６２ａ，６５ａにそれぞれ絶縁体６２，６５を埋め込んだ後、図１８に示すように、第２の薄膜キャパシタＣ２及び絶縁層３３を貫通し、電源パターン７２Ｖ，７２Ｇ，８２Ｖ，８２Ｇに達する貫通孔７３Ｖａ，７３Ｇａ，８３Ｖａ，８３Ｇａを形成する。ここで、貫通孔７３Ｖａ，８３Ｖａは、絶縁体６５を貫通する位置に設けられ、貫通孔７３Ｇａ，８３Ｇａは、リング状の絶縁体６２の内径部を通過する位置に設けられる。
【００５３】
次に、図１９に示すように、貫通孔７３Ｖａ，７３Ｇａ，８３Ｖａ，８３Ｇａの内部にビア導体７３Ｖ，７３Ｇ，８３Ｖ，８３Ｇを形成するとともに、第２の薄膜キャパシタＣ２の表面に電源パターン７４Ｖ，７４Ｇ，８４Ｖ，８４Ｇを形成する。この時、電源パターン７４Ｖ，８４Ｖの平面サイズについては、絶縁体６５の外径サイズよりも大きく形成し、これにより第２の薄膜キャパシタＣ２の下部電極層のキャパシタ領域２１Ａと接触させる。これに対し、電源パターン７４Ｇ，８４Ｇの平面サイズについては、絶縁体６２の外径サイズよりも小さく形成し、これにより第２の薄膜キャパシタＣ２の下部電極層のキャパシタ領域２１Ａとは接触させない。
【００５４】
次に、図２０に示すように、第２の薄膜キャパシタＣ２の表面に絶縁層３４を積層した後、図２１に示すように、絶縁層３４の表面に第１の薄膜キャパシタＣ１を積層する。本実施形態においては、下部電極層１１及び上部電極層１２がパターニングされていない状態の第１の薄膜キャパシタＣ１を積層する。次に、図２２に示すように、第１の薄膜キャパシタＣ１をパターニングすることにより、電源パターン７４Ｖ，８４Ｖと重なる位置に開口部６６ａを形成するとともに、電源パターン７４Ｇ，８４Ｇと重なる位置にリング状の開口部６４ａを形成する。開口部６６ａは、第１の薄膜キャパシタＣ１を貫通して設けられ、その底部には絶縁層３４が露出する。これに対し、リング状の開口部６４ａは、上部電極層１２を貫通し、下部電極層１１を貫通しない深さに設定される。これにより、上部電極層１２は、キャパシタ領域１２Ａと非キャパシタ領域１２Ｂに分離される。下部電極層１１は全体がキャパシタ領域１１Ａである。
【００５５】
次に、図２３に示すように、開口部６４ａ，６６ａにそれぞれ絶縁体６４，６６を埋め込んだ後、図２４に示すように、第１の薄膜キャパシタＣ１及び絶縁層３４を貫通し、電源パターン７４Ｖ，７４Ｇ，８４Ｖ，８４Ｇに達する貫通孔７５Ｖａ，７５Ｇａ，８５Ｖａ，８５Ｇａを形成する。ここで、貫通孔７５Ｖａ，８５Ｖａは、絶縁体６６を貫通する位置に設けられ、貫通孔７５Ｇａ，８５Ｇａは、リング状の絶縁体６４の内径部を通過する位置に設けられる。
【００５６】
次に、図２５に示すように、貫通孔７５Ｖａ，７５Ｇａ，８５Ｖａ，８５Ｇａの内部にビア導体７５Ｖ，７５Ｇ，８５Ｖ，８５Ｇを形成するとともに、第１の薄膜キャパシタＣ１の表面に電源パターン７６Ｖ，７６Ｇ，８６Ｖ，８６Ｇを形成する。この時、電源パターン７６Ｖ，８６Ｖの平面サイズについては、絶縁体６６の外径サイズよりも大きく形成し、これにより第１の薄膜キャパシタＣ１の上部電極層のキャパシタ領域１２Ａと接触させる。これに対し、電源パターン７６Ｇ，８６Ｇの平面サイズについては、絶縁体６４の外径サイズよりも小さく形成し、これにより第１の薄膜キャパシタＣ１の上部電極層のキャパシタ領域１２Ａとは接触させない。
【００５７】
次に、図２６に示すように、第１の薄膜キャパシタＣ１の表面に絶縁層３５を積層した後、絶縁層３５を貫通し、電源パターン７６Ｖ，７６Ｇ，８６Ｖ，８６Ｇに達する貫通孔７７Ｖａ，７７Ｇａ，８７Ｖａ，８７Ｇａを形成する。次に、図２７に示すように、貫通孔７７Ｖａ，７７Ｇａ，８７Ｖａ，８７Ｇａの内部に電源パターン７７Ｖ，７７Ｇ，８７Ｖ，８７Ｇを形成する。
【００５８】
そして、電源パターン７７Ｖ，７７Ｇ，８７Ｖ，８７Ｇに接続されるよう、部品搭載面３５ａに半導体チップ４０，５０を実装すれば、図１４に示した第２の実施形態による薄膜キャパシタ内蔵基板２が完成する。
【００５９】
このように、本実施形態による薄膜キャパシタ内蔵基板２は、上部電極層及び下部電極層がパターニングされていない状態の薄膜キャパシタＣ１，Ｃ２を基板上に積層していることから、容易に設計変更を行うことが可能となる。
【００６０】
図２８は、第２の実施形態の変形例による薄膜キャパシタ内蔵基板２ａの構造を説明するための模式的な断面図である。
【００６１】
図２８に示すように、変形例による薄膜キャパシタ内蔵基板２ａにおいては、ビア導体７３Ｖ，８３Ｖに対応する位置にリング状の絶縁体６２が設けられ、ビア導体７３Ｇ，８３Ｇに対応する位置に絶縁体６５が設けられている。また、電源パターン７４Ｖ，７４Ｇ，８４Ｖ，８４Ｇのうち、電源パターン７４Ｇ，８４Ｇは絶縁体６５の外径サイズよりも大きく、これにより第２の薄膜キャパシタＣ２の下部電極層のキャパシタ領域２１Ａと接触している。これに対し、電源パターン７４Ｖ，８４Ｖは絶縁体６２の外径サイズよりも小さく、これにより第２の薄膜キャパシタＣ２の下部電極層のキャパシタ領域２１Ａとは接触しない。その他の基本的な構成は、図１４に示した薄膜キャパシタ内蔵基板２と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００６２】
変形例による薄膜キャパシタ内蔵基板２ａは、同じ導電材料（例えばニッケル）からなるキャパシタ領域１１Ａ，２１Ａを短絡し、同じ導電材料（例えば銅）からなるキャパシタ領域１２Ａ，２２Ａを短絡している。これにより、同じ導電材料に同じ電位を与えることが可能となる。
【００６３】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６４】
例えば、上述した薄膜キャパシタ内蔵基板１，２においては、自己共振周波数の異なる２つの薄膜キャパシタＣ１，Ｃ２を用いているが、本発明において基板に内蔵する薄膜キャパシタの数についてはこれに限定されるものではない。したがって、自己共振周波数の異なる３以上の薄膜キャパシタを基板に内蔵することも可能である。
【符号の説明】
【００６５】
１，１ａ，２，２ａ    薄膜キャパシタ内蔵基板
１１，２１    下部電極層
１２，２２    上部電極層
１１Ａ，１２Ａ，２１Ａ，２２Ａ    キャパシタ領域
１１Ｂ，１２Ｂ，２１Ｂ，２２Ｂ    非キャパシタ領域
１３，２３    誘電体層
３１〜３５    絶縁層
３１ａ    実装面
３５ａ    部品搭載面
４０，５０    半導体チップ
４１Ｖ，４１Ｇ，５１Ｖ，５１Ｇ，４２Ｖ，４２Ｇ，５２Ｖ，５２Ｇ，４４Ｖ，４４Ｇ，５４Ｖ，５４Ｇ，７１Ｖ，７１Ｇ，８１Ｖ，８１Ｇ，７２Ｖ，７２Ｇ，８２Ｖ，８２Ｇ，７４Ｖ，７４Ｇ，８４Ｖ，８４Ｇ，７６Ｖ，７６Ｇ，８６Ｖ，８６Ｇ，７７Ｖ，７７Ｇ，８７Ｖ，８７Ｇ    電源パターン
４３Ｖ，４３Ｇ，５３Ｖ，５３Ｇ，７３Ｖ，７３Ｇ，８３Ｖ，８３Ｇ，７５Ｖ，７５Ｇ，８５Ｖ，８５Ｇ    ビア導体
４３Ｖａ，４３Ｇａ，５３Ｖａ，５３Ｇａ，４４Ｖａ，４４Ｇａ，５４Ｖａ，５４Ｇａ，７３Ｖａ，７３Ｇａ，８３Ｖａ，８３Ｇａ，７５Ｖａ，７５Ｇａ，８５Ｖａ，８５Ｇａ，７７Ｖａ，７７Ｇａ，８７Ｖａ，８７Ｇａ    貫通孔
６１〜６６    絶縁体
６２ａ，６４ａ〜６６ａ    開口部
Ｃ１    第１の薄膜キャパシタ
Ｃ２    第２の薄膜キャパシタ
ＧＬ    グランド配線
ＶＬ    電源配線
【図１】
2020136513.tif 000003
【図２】
2020136513.tif 000004
【図３】
2020136513.tif 000005
【図４】
2020136513.tif 000006
【図５】
2020136513.tif 000007
【図６】
2020136513.tif 000008
【図７】
2020136513.tif 000009
【図８】
2020136513.tif 000010
【図９】
2020136513.tif 000011
【図１０】
2020136513.tif 000012
【図１１】
2020136513.tif 000013
【図１２】
2020136513.tif 000014
【図１３】
2020136513.tif 000015
【図１４】
2020136513.tif 000016
【図１５】
2020136513.tif 000017
【図１６】
2020136513.tif 000018
【図１７】
2020136513.tif 000019
【図１８】
2020136513.tif 000020
【図１９】
2020136513.tif 000021
【図２０】
2020136513.tif 000022
【図２１】
2020136513.tif 000023
【図２２】
2020136513.tif 000024
【図２３】
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【図２４】
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【図２５】
2020136513.tif 000027
【図２６】
2020136513.tif 000028
【図２７】
2020136513.tif 000029
【図２８】
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