(57)【要約】【課題】  集積回路素子及びその製造方法を提供する。【解決手段】  基板上で基板の主面に平行な水平方向に延びて主面に垂直な垂直方向に沿って互いに重畳されている複数のワードライン構造物、複数のワードライン構造物それぞれの間に介在されて水平方向に延びる複数の絶縁膜、複数のワードライン構造物及び複数の絶縁膜を貫通するチャネルホール内で複数のワードライン構造物及び複数の絶縁膜を覆いつつ延びるブロッキング誘電膜、及びチャネルホール内にブロッキング誘電膜上で複数のワードライン構造物それぞれに対応して互いに離隔して配置され、ブロッキング誘電膜上の第１電荷貯蔵膜及び第１電荷貯蔵膜を覆う第２電荷貯蔵膜からなる複数の電荷貯蔵膜を含み、ブロッキング誘電膜とは反対側の第２電荷貯蔵膜の表面は、中間部分が上側部分及び下側部分よりも凹状である、集積回路素子である。【選択図】      図３
2020136664.tif 000002
【特許請求の範囲】
【請求項１】
基板上で前記基板の主面に平行な水平方向に延び、前記主面に垂直な垂直方向に沿って互いに重畳されている複数のワードライン構造物と、
前記複数のワードライン構造物それぞれの間に介在され、前記水平方向に延びる複数の絶縁膜と、
前記複数のワードライン構造物及び前記複数の絶縁膜を貫通するチャネルホール内で前記複数のワードライン構造物及び前記複数の絶縁膜を覆いつつ延びるブロッキング誘電膜と、
前記チャネルホール内に前記ブロッキング誘電膜上で前記複数のワードライン構造物それぞれに対応して互いに離隔して配置され、前記ブロッキング誘電膜上の第１電荷貯蔵膜、及び前記第１電荷貯蔵膜を覆う第２電荷貯蔵膜から、それぞれなされる複数の電荷貯蔵膜と、を含み、
前記ブロッキング誘電膜とは反対側の前記第２電荷貯蔵膜の表面は、中間部分が上側部分及び下側部分よりも凹状である、集積回路素子。
【請求項２】
前記ブロッキング誘電膜に向かう前記複数の絶縁膜の側壁は、前記複数のワードライン構造物の側壁よりも突出したことを特徴とする請求項１に記載の集積回路素子。
【請求項３】
前記チャネルホール内に、前記ブロッキング誘電膜及び前記複数の電荷貯蔵膜を覆うトンネリング誘電膜、及び前記トンネリング誘電膜を覆うチャネル膜を含み、
前記ブロッキング誘電膜の前記チャネル膜に向かう表面は、前記複数のワードライン構造物それぞれに対応する複数の溝を有し、前記複数の電荷貯蔵膜それぞれの少なくとも一部は、前記ブロッキング誘電膜の前記複数の溝上に配置されることを特徴とする請求項２に記載の集積回路素子。
【請求項４】
前記第２電荷貯蔵膜の幅は、前記第１電荷貯蔵膜の幅よりも大きい値を有することを特徴とする請求項１に記載の集積回路素子。
【請求項５】
前記第２電荷貯蔵膜の高さは、前記第１電荷貯蔵膜の高さよりも大きい値を有することを特徴とする請求項１に記載の集積回路素子。
【請求項６】
前記複数の電荷貯蔵膜それぞれの高さは、前記複数のワードライン構造物それぞれの高さよりも大きい値を有することを特徴とする請求項１に記載の集積回路素子。
【請求項７】
基板上で前記基板の主面に平行な水平方向に延び、前記主面に垂直な垂直方向に沿って互いに重畳されている複数のワードライン構造物と、
前記複数のワードライン構造物それぞれの間に介在され、前記水平方向に延びる複数の絶縁膜と、
前記複数のワードライン構造物及び前記複数の絶縁膜を貫通するチャネルホール内で前記垂直方向に延びたチャネル膜と、
前記チャネルホール内で前記複数のワードライン構造物及び前記複数の絶縁膜を覆いつつ延び、前記チャネル膜に向かう表面に前記複数のワードライン構造物それぞれに対応する複数の溝を有するブロッキング誘電膜と、
前記ブロッキング誘電膜の前記複数の溝内に少なくとも一部が配置される複数の電荷貯蔵膜と、を含む集積回路素子。
【請求項８】
前記チャネル膜に向かう前記複数の電荷貯蔵膜の表面は、中心が凹状を有することを特徴とする請求項７に記載の集積回路素子。
【請求項９】
前記複数の電荷貯蔵膜は、
前記複数の溝の少なくとも一部を充填する第１電荷貯蔵膜、及び前記第１電荷貯蔵膜を覆う第２電荷貯蔵膜からなることを特徴とする請求項８に記載の集積回路素子。
【請求項１０】
前記チャネル膜に向かう前記第１電荷貯蔵膜の表面は、中心が凹状を有することを特徴とする請求項９に記載の集積回路素子。
【請求項１１】
前記チャネル膜に向かう前記第１電荷貯蔵膜の表面は、平らな形状を有することを特徴とする請求項９に記載の集積回路素子。
【請求項１２】
前記チャネル膜に向かう前記第２電荷貯蔵膜の表面は、中心が凹状を有することを特徴とする請求項９に記載の集積回路素子。
【請求項１３】
前記第２電荷貯蔵膜の高さは、前記第１電荷貯蔵膜の高さよりも大きい値を有することを特徴とする請求項９に記載の集積回路素子。
【請求項１４】
基板上で前記基板の主面に平行な水平方向に延び、前記主面に垂直な垂直方向に沿って互いに重畳されている複数のワードライン構造物と、
前記複数のワードライン構造物それぞれの間に介在され、前記水平方向に延びる複数の絶縁膜と、
前記複数のワードライン構造物及び前記複数の絶縁膜を貫通するチャネルホール内で前記垂直方向に延びたチャネル膜と、
前記チャネルホール内において、前記複数のワードライン構造物及び前記複数の絶縁膜を覆いつつ延びるブロッキング誘電膜と、
前記チャネルホール内において、前記ブロッキング誘電膜上に配置される少なくとも１つの電荷貯蔵膜と、
前記チャネルホール内で前記ブロッキング誘電膜及び前記少なくとも１つの電荷貯蔵膜を覆うトンネリング誘電膜、及び前記トンネリング誘電膜を覆うチャネル膜と、を含み、
前記チャネル膜に向かう前記複数の絶縁膜の側壁は、前記複数のワードライン構造物の側壁よりも突出し、前記ブロッキング誘電膜の前記チャネル膜に向かう表面は、前記複数のワードライン構造物それぞれに対応する複数の溝を有し、前記少なくとも１つの電荷貯蔵膜の少なくとも一部は、前記ブロッキング誘電膜の前記複数の溝に配置される集積回路素子。
【請求項１５】
前記少なくとも１つの電荷貯蔵膜は、
前記複数の溝の少なくとも一部を充填する第１電荷貯蔵膜、及び前記第１電荷貯蔵膜を覆う第２電荷貯蔵膜からなることを特徴とする請求項１４に記載の集積回路素子。
【請求項１６】
前記第１電荷貯蔵膜は、中間部分よりも上側部分及び下側部分が前記チャネル膜に向けて突出することを特徴とする請求項１５に記載の集積回路素子。
【請求項１７】
前記第１電荷貯蔵膜の前記チャネル膜に向かう側壁は、平らな表面を有することを特徴とする請求項１５に記載の集積回路素子。
【請求項１８】
前記第２電荷貯蔵膜は、中間部分よりも上側部分及び下側部分が前記チャネル膜に向けて突出することを特徴とする請求項１５に記載の集積回路素子。
【請求項１９】
前記第１電荷貯蔵膜は、前記複数の溝それぞれに互いに離隔された少なくとも２つが配置されることを特徴とする請求項１５に記載の集積回路素子。
【請求項２０】
前記第２電荷貯蔵膜は、互いに離隔された少なくとも２つの前記第１電荷貯蔵膜上にそれぞれ配置される少なくとも２つであることを特徴とする請求項１９に記載の集積回路素子。
【請求項２１】
基板上に複数の第１膜及び複数の第２膜が交互に１層ずつ積層された構造物を形成する段階と、
前記構造物を貫通するチャネルホールを形成する段階と、
前記チャネルホール内で、前記複数の第２膜の一部を除去して前記チャネルホールと連通される複数のインデント空間を形成する段階と、
前記チャネルホール内に、前記複数の第１膜及び前記複数の第２膜を覆いつつ延び、前記複数のインデント空間に対応する複数の溝を有するブロッキング誘電膜を形成する段階と、
前記複数の溝の少なくとも一部を充填する第１電荷貯蔵膜、及び前記第１電荷貯蔵膜を覆う第２電荷貯蔵膜からなる少なくとも１つの電荷貯蔵膜を形成する段階と、を含む集積回路素子の製造方法。
【請求項２２】
前記第１電荷貯蔵膜は、前記チャネルホール内に、前記複数の溝を充填し、前記ブロッキング誘電膜を覆うように形成した予備電荷貯蔵膜を異方性エッチングで一部を除去して形成することを特徴とする請求項２１に記載の集積回路素子の製造方法。
【請求項２３】
前記第２電荷貯蔵膜は、前記第１電荷貯蔵膜をシードとして使用する選択的エピタキシャル成長工程または選択的蒸着工程を通じて形成することを特徴とする請求項２１に記載の集積回路素子の製造方法。
【請求項２４】
前記第２電荷貯蔵膜は、前記第１電荷貯蔵膜の幅よりも大きい値の幅を有するように形成することを特徴とする請求項２１に記載の集積回路素子の製造方法。
【請求項２５】
前記第２電荷貯蔵膜は、前記第１電荷貯蔵膜の高さよりも大きい値の高さを有するように形成することを特徴とする請求項２１に記載の集積回路素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路素子及びその製造方法に係り、特に不揮発性垂直型メモリ素子を備えた集積回路素子及びその製造方法に関する。
【背景技術】
【０００２】
集積回路素子の大容量化及び高集積化によって基板上に垂直方向に複数のメモリセルを積層してメモリ容量を高める垂直型メモリ素子が提案されている。垂直型メモリ素子において垂直方向に沿うセル積層密度を高める場合、メモリセルそれぞれの垂直高さ及び垂直方向に互いに隣接したメモリセル間の間隔が減少し、メモリセルに十分な電荷が保存できないか、隣接したメモリセル間に干渉が発生して集積回路素子の信頼性が低下する恐れがある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の技術的課題は、高度にスケーリングされた垂直型メモリ素子においてメモリセルそれぞれの垂直高さ及び垂直方向に互いに隣接したメモリセル間の間隔が比較的小さい場合にも、各メモリセルに十分な電荷を保存し、隣接したメモリセル間の干渉を抑制して信頼性を向上させる構造を有する集積回路素子及びその製造方法を提供することである。
【課題を解決するための手段】
【０００４】
前記技術的課題を達成するために本発明は、次のような集積回路素子及びその製造方法を提供する。
【０００５】
本発明による集積回路素子は、基板上で前記基板の主面に平行な水平方向に延び、前記主面に垂直な垂直方向に沿って互いに重畳されている複数のワードライン構造物と、前記複数のワードライン構造物それぞれの間に介在され、前記水平方向に延びる複数の絶縁膜と、前記複数のワードライン構造物及び前記複数の絶縁膜を貫通するチャネルホール内で前記複数のワードライン構造物及び前記複数の絶縁膜を覆いつつ延びるブロッキング誘電膜と、前記チャネルホール内に前記ブロッキング誘電膜上で前記複数のワードライン構造物それぞれに対応して互いに離隔して配置され、前記ブロッキング誘電膜上の第１電荷貯蔵膜、及び前記第１電荷貯蔵膜を覆う第２電荷貯蔵膜からそれぞれなる複数の電荷貯蔵膜と、を含み、前記ブロッキング誘電膜とは反対側の前記第２電荷貯蔵膜の表面は、中間部分が上側部分及び下側部分よりも凹状である。
【０００６】
本発明による集積回路素子は、基板上で前記基板の主面に平行な水平方向に延び、前記主面に垂直な垂直方向に沿って互いに重畳されている複数のワードライン構造物と、前記複数のワードライン構造物それぞれの間に介在され、前記水平方向に延びる複数の絶縁膜と、前記複数のワードライン構造物及び前記複数の絶縁膜を貫通するチャネルホール内で前記垂直方向に延びたチャネル膜と、前記チャネルホール内で前記複数のワードライン構造物及び前記複数の絶縁膜を覆いつつ延び、前記チャネル膜に向かう表面に前記複数のワードライン構造物それぞれに対応する複数の溝を有するブロッキング誘電膜と、前記ブロッキング誘電膜の前記複数の溝内に少なくとも一部が配置される複数の電荷貯蔵膜と、を含む。
【０００７】
本発明による集積回路素子は、基板上で前記基板の主面に平行な水平方向に延び、前記主面に垂直な垂直方向に沿って互いに重畳されている複数のワードライン構造物と、前記複数のワードライン構造物それぞれの間に介在され、前記水平方向に延びる複数の絶縁膜と、前記複数のワードライン構造物及び前記複数の絶縁膜を貫通するチャネルホール内で前記垂直方向に延びたチャネル膜と、前記チャネルホール内で前記複数のワードライン構造物及び前記複数の絶縁膜を覆いつつ延びるブロッキング誘電膜と、前記チャネルホール内で前記ブロッキング誘電膜上に配置される少なくとも１つの電荷貯蔵膜と、前記チャネルホール内で前記ブロッキング誘電膜及び前記少なくとも１つの電荷貯蔵膜を覆うトンネリング誘電膜、及び前記トンネリング誘電膜を覆うチャネル膜と、を含み、前記チャネル膜に向かう前記複数の絶縁膜の側壁は、前記複数のワードライン構造物の側壁よりも突出し、前記ブロッキング誘電膜の前記チャネル膜に向かう表面は、前記複数のワードライン構造物それぞれに対応する複数の溝を有し、前記少なくとも１つの電荷貯蔵膜の少なくとも一部は、前記ブロッキング誘電膜の前記複数の溝に配置される。
【０００８】
本発明による集積回路素子の製造方法は、基板上に複数の第１膜及び複数の第２膜が交互に１層ずつ積層された構造物を形成する段階と、前記構造物を貫通するチャネルホールを形成する段階と、前記チャネルホール内で、前記複数の第２膜の一部を除去して前記チャネルホールと連通される複数のインデント空間を形成する段階と、前記チャネルホール内に、前記複数の第１膜及び前記複数の第２膜を覆いつつ延び、前記複数のインデント空間に対応する複数の溝を有するブロッキング誘電膜を形成する段階と、前記複数の溝の少なくとも一部を充填する第１電荷貯蔵膜、及び前記第１電荷貯蔵膜を覆う第２電荷貯蔵膜からなる少なくとも１つの電荷貯蔵膜を形成する段階と、を含む。
【発明の効果】
【０００９】
本発明の技術的思想による集積回路素子は、電荷貯蔵膜がチャネルホールに配置されてメモリセルに十分な電荷を保存し、隣接したメモリセル間に干渉が発生することを防止することができる。
【００１０】
また、本発明の技術的思想による集積回路素子の製造方法は、電荷貯蔵膜の高さ及び／または厚さを多様に具現可能なので、信頼性が確保された集積回路素子を製造することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の技術的思想による実施形態による集積回路素子のメモリセルアレイの等価回路図である。
【図２】本発明の技術的思想による実施形態による集積回路素子の主要構成要素を示す平面図である。
【図３】図２のＸ１−Ｘ１’線断面図である。
【図４Ａ】図３のＰ１で表示した点線領域の拡大断面図である。
【図４Ｂ】図３のＰ１で表示した点線領域の拡大断面図である。
【図４Ｃ】図３のＰ１で表示した点線領域の拡大断面図である。
【図４Ｄ】図３のＰ１で表示した点線領域の拡大断面図である。
【図４Ｅ】図３のＰ１で表示した点線領域の拡大断面図である。
【図４Ｆ】図３のＰ１で表示した点線領域の拡大断面図である。
【図４Ｇ】図３のＰ１で表示した点線領域の拡大断面図である。
【図５Ａ】本発明の技術的思想による実施形態による集積回路素子の製造方法を説明するために工程順序によって図示した拡大断面図である。
【図５Ｂ】本発明の技術的思想による実施形態による集積回路素子の製造方法を説明するために工程順序によって図示した拡大断面図である。
【図５Ｃ】本発明の技術的思想による実施形態による集積回路素子の製造方法を説明するために工程順序によって図示した拡大断面図である。
【図５Ｄ】本発明の技術的思想による実施形態による集積回路素子の製造方法を説明するために工程順序によって図示した拡大断面図である。
【図５Ｅ】本発明の技術的思想による実施形態による集積回路素子の製造方法を説明するために工程順序によって図示した拡大断面図である。
【図５Ｆ】本発明の技術的思想による実施形態による集積回路素子の製造方法を説明するために工程順序によって図示した拡大断面図である。
【図５Ｇ】本発明の技術的思想による実施形態による集積回路素子の製造方法を説明するために工程順序によって図示した拡大断面図である。
【図５Ｈ】本発明の技術的思想による実施形態による集積回路素子の製造方法を説明するために工程順序によって図示した拡大断面図である。
【図５Ｉ】本発明の技術的思想による実施形態による集積回路素子の製造方法を説明するために工程順序によって図示した拡大断面図である。
【図５Ｊ】本発明の技術的思想による実施形態による集積回路素子の製造方法を説明するために工程順序によって図示した拡大断面図である。
【図５Ｋ】本発明の技術的思想による実施形態による集積回路素子の製造方法を説明するために工程順序によって図示した拡大断面図である。
【図５Ｌ】本発明の技術的思想による実施形態による集積回路素子の製造方法を説明するために工程順序によって図示した拡大断面図である。
【図５Ｍ】本発明の技術的思想による実施形態による集積回路素子の製造方法を説明するために工程順序によって図示した拡大断面図である。
【図５Ｎ】本発明の技術的思想による実施形態による集積回路素子の製造方法を説明するために工程順序によって図示した拡大断面図である。
【図５Ｏ】本発明の技術的思想による実施形態による集積回路素子の製造方法を説明するために工程順序によって図示した拡大断面図である。
【図５Ｐ】本発明の技術的思想による実施形態による集積回路素子の製造方法を説明するために工程順序によって図示した拡大断面図である。
【図６Ａ】本発明の他の技術的思想による実施形態による集積回路素子の製造方法を示す拡大断面図である。
【図６Ｂ】本発明の技術的思想による他の実施形態による集積回路素子を示す拡大断面図である。
【図６Ｃ】本発明の他の技術的思想による実施形態による集積回路素子の製造方法を示す拡大断面図である。
【図６Ｄ】本発明の技術的思想による他の実施形態による集積回路素子を示す拡大断面図である。
【図７Ａ】本発明の他の技術的思想による実施形態による集積回路素子の製造方法を示す拡大断面図である。
【図７Ｂ】本発明の他の技術的思想による実施形態による集積回路素子の製造方法を示す拡大断面図である。
【図７Ｃ】本発明の他の技術的思想による実施形態による集積回路素子の製造方法を示す拡大断面図である。
【図７Ｄ】本発明の他の技術的思想による実施形態による集積回路素子の製造方法を示す拡大断面図である。
【図７Ｅ】本発明の他の技術的思想による実施形態による集積回路素子の製造方法を示す拡大断面図である。
【図７Ｆ】本発明の他の技術的思想による実施形態による集積回路素子の製造方法を示す拡大断面図である。
【図７Ｇ】本発明の他の技術的思想による実施形態による集積回路素子の製造方法を示す拡大断面図である。
【図７Ｈ】本発明の他の技術的思想による実施形態による集積回路素子の製造方法を示す拡大断面図である。
【図７Ｉ】本発明の他の技術的思想による実施形態による集積回路素子の製造方法を示す拡大断面図である。
【図７Ｊ】本発明の技術的思想による他の実施形態による集積回路素子を示す拡大断面図である。
【図８Ａ】本発明の他の技術的思想による実施形態による集積回路素子の製造方法を示す拡大断面図である。
【図８Ｂ】本発明の他の技術的思想による実施形態による集積回路素子の製造方法を示す拡大断面図である。
【図８Ｃ】本発明の他の技術的思想による実施形態による集積回路素子の製造方法を示す拡大断面図である。
【図８Ｄ】本発明の技術的思想による他の実施形態による集積回路素子を示す拡大断面図である。
【図９Ａ】本発明の他の技術的思想による実施形態による集積回路素子の製造方法を示す拡大断面図である。
【図９Ｂ】本発明の技術的思想による他の実施形態による集積回路素子を示す拡大断面図である。
【図１０Ａ】本発明の他の技術的思想による実施形態による集積回路素子の製造方法を示す拡大断面図である。
【図１０Ｂ】本発明の他の技術的思想による実施形態による集積回路素子の製造方法を示す拡大断面図である。
【図１０Ｃ】本発明の他の技術的思想による実施形態による集積回路素子の製造方法を示す拡大断面図である。
【図１０Ｄ】本発明の技術的思想による他の実施形態による集積回路素子を示す拡大断面図である。
【図１１】本発明の技術的思想による他の実施形態による集積回路素子を示す拡大断面図である。
【図１２Ａ】本発明の他の技術的思想による実施形態による集積回路素子の製造方法を示す拡大断面図である。
【図１２Ｂ】本発明の他の技術的思想による実施形態による集積回路素子の製造方法を示す拡大断面図である。
【図１２Ｃ】本発明の他の技術的思想による実施形態による集積回路素子の製造方法を示す拡大断面図である。
【図１２Ｄ】本発明の技術的思想による他の実施形態による集積回路素子を示す拡大断面図である。
【図１３】本発明の技術的思想による他の実施形態による集積回路素子を示す拡大断面図である。
【図１４Ａ】本発明の他の技術的思想による実施形態による集積回路素子の製造方法を示す拡大断面図である。
【図１４Ｂ】本発明の技術的思想による他の実施形態による集積回路素子を示す拡大断面図である。
【図１５】本発明の技術的思想による他の実施形態による集積回路素子を示す拡大断面図である。
【図１６Ａ】本発明の他の技術的思想による実施形態による集積回路素子の製造方法を示す拡大断面図である。
【図１６Ｂ】本発明の技術的思想による他の実施形態による集積回路素子を示す拡大断面図である。
【図１７】本発明の技術的思想による他の実施形態による集積回路素子を示す拡大断面図である。
【図１８】本発明の技術的思想による他の実施形態による集積回路素子を示す拡大断面図である。
【図１９】本発明の技術的思想による他の実施形態による集積回路素子を示す拡大断面図である。
【図２０】本発明の技術的思想による他の実施形態による集積回路素子を示す拡大断面図である。
【図２１】本発明の技術的思想による実施形態によるさらに他の集積回路素子を示す断面図であり、具体的に、図２のＸ１−Ｘ１’線に対応する位置の断面図である。
【図２２】図２１のＰ２で表示した点線領域の拡大断面図である。
【図２３Ａ】本発明の技術的思想による実施形態によるさらに他の集積回路素子の製造方法を説明するために工程順序によって図示した拡大断面図である。
【図２３Ｂ】本発明の技術的思想による実施形態によるさらに他の集積回路素子の製造方法を説明するために工程順序によって図示した拡大断面図である。
【図２３Ｃ】本発明の技術的思想による実施形態によるさらに他の集積回路素子の製造方法を説明するために工程順序によって図示した拡大断面図である。
【図２３Ｄ】本発明の技術的思想による実施形態によるさらに他の集積回路素子の製造方法を説明するために工程順序によって図示した拡大断面図である。
【図２３Ｅ】本発明の技術的思想による実施形態によるさらに他の集積回路素子の製造方法を説明するために工程順序によって図示した拡大断面図である。
【図２３Ｆ】本発明の技術的思想による実施形態によるさらに他の集積回路素子の製造方法を説明するために工程順序によって図示した拡大断面図である。
【図２４Ａ】本発明の技術的思想によるさらに他の実施形態による集積回路素子の製造方法を説明するための拡大断面図である。
【図２４Ｂ】本発明の技術的思想によるさらに他の実施形態による集積回路素子の製造方法を説明するための拡大断面図である。
【図２４Ｃ】本発明の技術的思想によるさらに他の実施形態による集積回路素子を説明するための拡大断面図である。
【図２５Ａ】本発明の技術的思想によるさらに他の実施形態による集積回路素子の製造方法を説明するための拡大断面図である。
【図２５Ｂ】本発明の技術的思想によるさらに他の実施形態による集積回路素子の製造方法を説明するための拡大断面図である。
【図２５Ｃ】本発明の技術的思想によるさらに他の実施形態による集積回路素子を説明するための拡大断面図である。
【図２６Ａ】本発明の技術的思想によるさらに他の実施形態による集積回路素子の製造方法を説明するための拡大断面図である。
【図２６Ｂ】本発明の技術的思想によるさらに他の実施形態による集積回路素子を説明するための拡大断面図である。
【図２７Ａ】本発明の技術的思想によるさらに他の実施形態による集積回路素子の製造方法を説明するための拡大断面図である。
【図２７Ｂ】本発明の技術的思想によるさらに他の実施形態による集積回路素子の製造方法を説明するための拡大断面図である。
【図２７Ｃ】本発明の技術的思想によるさらに他の実施形態による集積回路素子の製造方法を説明するための拡大断面図である。
【図２７Ｄ】本発明の技術的思想によるさらに他の実施形態による集積回路素子の製造方法を説明するための拡大断面図である。
【図２７Ｅ】本発明の技術的思想によるさらに他の実施形態による集積回路素子を説明するための拡大断面図である。
【図２８Ａ】本発明の技術的思想によるさらに他の実施形態による集積回路素子の製造方法を説明するための拡大断面図である。
【図２８Ｂ】本発明の技術的思想によるさらに他の実施形態による集積回路素子の製造方法を説明するための拡大断面図である。
【図２８Ｃ】本発明の技術的思想によるさらに他の実施形態による集積回路素子の製造方法を説明するための拡大断面図である。
【図２８Ｄ】本発明の技術的思想によるさらに他の実施形態による集積回路素子の製造方法を説明するための拡大断面図である。
【図２８Ｅ】本発明の技術的思想によるさらに他の実施形態による集積回路素子を説明するための拡大断面図である。
【図２９】本発明の技術的思想によるさらに他の実施形態による集積回路素子の主要領域の平面レイアウトダイアグラムである。
【図３０Ａ】本発明の技術的思想によるさらに他の実施形態による集積回路素子の概略的な斜視図である。
【図３０Ｂ】図３０Ａに例示した集積回路素子の概略的な断面図である。
【図３１】本発明の技術的思想による実施形態による集積回路素子を説明するための概略的な斜視図である。
【発明を実施するための形態】
【００１２】
図１は、本発明の技術的思想による実施形態による集積回路素子のメモリセルアレイの等価回路図である。図１には、垂直チャネル構造を有する垂直型ＮＡＮＤフラッシュメモリ素子の等価回路図が例示されている。
【００１３】
図１を参照すれば、メモリセルアレイＭＣＡは、複数のメモリセルストリングＭＳを含む。メモリセルアレイＭＣＡは、複数のビットラインＢＬ（ＢＬ１、ＢＬ２、…、ＢＬｍ）、複数のワードラインＷＬ（ＷＬ１、ＷＬ２、…、ＷＬｎ−１、ＷＬｎ）、少なくとも１つのストリング選択ラインＳＳＬ、少なくとも１つの接地選択ラインＧＳＬ、及び共通ソースラインＣＳＬを含む。複数のビットラインＢＬ（ＢＬ１、ＢＬ２、…、ＢＬｍ）及び共通ソースラインＣＳＬの間に複数のメモリセルストリングＭＳが形成される。
【００１４】
複数のメモリセルストリングＭＳは、それぞれストリング選択トランジスタＳＳＴ、接地選択トランジスタＧＳＴ、及び複数のメモリセルトランジスタＭＣ１、ＭＣ２、…、ＭＣｎ−１、ＭＣｎを含む。ストリング選択トランジスタＳＳＴのドレイン領域は、ビットラインＢＬ（ＢＬ１、ＢＬ２、…、ＢＬｍ）と連結され、接地選択トランジスタＧＳＴのソース領域は、共通ソースラインＣＳＬと連結される。共通ソースラインＣＳＬは、複数の接地選択トランジスタＧＳＴのソース領域が共通して連結された領域とし得る。
【００１５】
ストリング選択トランジスタＳＳＴは、ストリング選択ラインＳＳＬと連結され、接地選択トランジスタＧＳＴは、接地選択ラインＧＳＬと連結される。複数のメモリセルトランジスタＭＣ１、ＭＣ２、…、ＭＣｎ−１、ＭＣｎは、それぞれ複数のワードラインＷＬ（ＷＬ１、ＷＬ２、…、ＷＬｎ−１、ＷＬｎ）に連結される。
【００１６】
図２は、本発明の技術的思想による実施形態による集積回路素子の主要構成要素を示す平面図であり、図３は、図２のＸ１−Ｘ１’線断面図であり、図４Ａないし図４Ｇは、図３のＰ１で表示した点線領域の拡大断面図である。
【００１７】
図２及び図３を共に参照すれば、集積回路素子１００は、活性領域ＡＣを有する基板１０２を含む。基板１０２の活性領域ＡＣ上には、メモリセルアレイＭＣＡが形成される。メモリセルアレイＭＣＡは、図１を参照して説明したような回路構成を有することができる。
【００１８】
基板１０２は、水平方向である第１方向（Ｘ方向）及び第２方向（Ｙ方向）に延びる主面(main surface)１０２Ｍを有する。一実施形態において、基板１０２は、Ｓｉ、Ｇｅ、またはＳｉＧｅを含む。他の一実施形態において、基板１０２は、ＳＯＩ(silicon-on-insulator)基板、またはＧｅＯＩ(germanium-on-insulator)基板を含む。
【００１９】
図１ないし図３を共に参照すれば、メモリセルアレイＭＣＡにおいてメモリセルストリングＭＳを構成する複数のメモリセルトランジスタＭＣ１、ＭＣ２、…、ＭＣｎ−１、ＭＣｎは、基板１０２の主面１０２Ｍに垂直方向である第３方向（Ｚ方向）に沿って直列連結された構造を有する。ストリング選択トランジスタＳＳＴ、接地選択トランジスタＧＳＴ、及び複数のメモリセルトランジスタＭＣ１、ＭＣ２、…、ＭＣｎ−１、ＭＣｎの構成に必要な複数のチャネル構造物ＣＨＳが基板１０２の主面１０２Ｍに垂直である第３方向（Ｚ方向）に延びるように形成される。複数のチャネル構造物ＣＨＳは、第１方向（Ｘ方向）及び第２方向（Ｙ方向）に沿って所定間隔に互いに離隔して配列される。
【００２０】
複数のチャネル構造物ＣＨＳは、それぞれ基板１０２に隣接してチャネルホールＣＨＨを部分的に満たす半導体パターン１２０、半導体パターン１２０に隣接してチャネルホールＣＨＨ内で第３方向（Ｚ方向）に延びるチャネル膜１５０、チャネル膜１５０の内部空間を満たす埋込絶縁膜１５６、チャネル膜１５０に接し、チャネルホールＣＨＨの入口側上部を満たすドレイン領域１５８を含む。一実施形態において、チャネル膜１５０は、内部空間を有するシリンダ状を有し、チャネル膜１５０の内部空間は、埋込絶縁膜１５６で充填される。チャネル膜１５０は、不純物がドーピングされたポリシリコン、不純物がドーピングされていないポリシリコンからなる。埋込絶縁膜１５６は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、またはこれらの組み合わせからなる。一実施形態において、埋込絶縁膜１５６は、省略可能であり、その場合、チャネル膜１５０は、内部空間のないピラー(pillar)構造を有する。ドレイン領域１５８は、不純物がドーピングされたポリシリコン膜からなる。複数のチャネル構造物ＣＨＳに含まれる複数のドレイン領域１５８は、絶縁パターン１１４によって互いに絶縁される。絶縁パターン１１４は、酸化膜、窒化膜、またはこれらの組み合わせからなる。
【００２１】
チャネルホールＣＨＨ内には、ブロッキング誘電膜１２５、電荷貯蔵膜１３０、トンネリング誘電膜１４０、チャネル膜１５０、及び埋込絶縁膜１５６が順次に配置され、チャネルホールＣＨＨの入口側上部は、ドレイン領域１５８が充填される。
【００２２】
チャネルホールＣＨＨ内で、ブロッキング誘電膜１２５、トンネリング誘電膜１４０、及びチャネル膜１５０は、それぞれシリンダ状を有する。チャネルホールＣＨＨ内で、複数の電荷貯蔵膜１３０は、第３方向（Ｚ方向）に互いに離隔して配置されるリング状を有するか、シリンダ状を有する。ブロッキング誘電膜１２５、トンネリング誘電膜１４０、及びチャネル膜１５０は、それぞれ複数のワードライン構造物ＷＳと複数の絶縁膜１１０を覆う部分に形成された複数の屈曲部を含む。
【００２３】
ブロッキング誘電膜１２５、電荷貯蔵膜１３０、及びトンネリング誘電膜１４０を形成する過程で、半導体パターン１２０の上面のうち、一部領域が除去されて半導体パターン１２０の上面にリセス表面１２０Ｒが形成される。チャネル膜１５０は、半導体パターン１２０のリセス表面１２０Ｒと接触する。
【００２４】
複数のワードライン構造物ＷＳは、基板１０２上で主面１０２Ｍに平行な水平方向にＸ−Ｙ平面に沿って延び、基板１０２の主面１０２Ｍに垂直である第３方向（Ｚ方向）に互いに離隔して互いに重畳されるように配置される。
【００２５】
複数のワードライン構造物ＷＳの第１方向（Ｘ方向）の幅は、複数のワードラインカット領域ＷＬＣによって限定される。複数のワードライン構造物ＷＳは、複数のワードラインカット領域ＷＬＣによって一定間隔で互いに離隔して反復的に配置される。
【００２６】
基板１０２には、複数の共通ソース領域１６０が第２方向（Ｙ方向）に沿って延びる。一実施形態において、複数の共通ソース領域１６０は、ｎ型不純物が高濃度にドーピングされた不純物領域である。複数の共通ソース領域１６０は、垂直型メモリセルに電流を供給するソース領域として機能する。
【００２７】
複数のワードラインカット領域ＷＬＣの一部は、共通ソースラインＣＳＬで充填される。共通ソースラインＣＳＬは、複数の共通ソース領域１６０上で第２方向（Ｙ方向）に延びる。ワードラインカット領域ＷＬＣ内には、共通ソースラインＣＳＬの側壁を覆う絶縁スペーサ１７０が形成される。絶縁スペーサ１７０は、共通ソースラインＣＳＬと複数のワードラインＷＬ（ＷＬ１、ＷＬ２、…、ＷＬｎ−１、ＷＬｎ）とを電気的に絶縁させる役割を行う。共通ソースラインＣＳＬ及び絶縁スペーサ１７０は、キャッピング絶縁膜１７２で覆われる。共通ソースラインＣＳＬは、タングステン、銅、またはアルミニウムのような金属、窒化チタン、窒化タンタルのような導電性金属窒化物、チタン、タンタルのような遷移金属、またはこれらの組み合わせからなる。絶縁スペーサ１７０及びキャッピング絶縁膜１７２は、それぞれシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組み合わせからなる。一実施形態において、共通ソース領域１６０と共通ソースラインＣＳＬとの間には、接触抵抗を低めるための金属シリサイド膜（図示せず）が介在される。例えば、前記金属シリサイド膜は、コバルトシリサイド、タングステンシリサイド、ニッケルシリサイドなどからなる。
【００２８】
上部絶縁膜１８０は、絶縁パターン１１４、ドレイン領域１５８、及びキャッピング絶縁膜１７２を覆う。上部絶縁膜１８０の一部、絶縁パターン１１４の一部、複数の絶縁膜１１０のうち、上側の少なくとも２つの絶縁膜１１０の一部、及び複数のワードライン構造物ＷＳのうち、上側２個のワードライン構造物ＷＳの一部を除去して限定されるストリング選択ラインカット領域ＳＳＬＣは、カット絶縁膜１８４が充填される。カット絶縁膜１８４は、酸化膜、窒化膜、エアギャップ、またはこれらの組み合わせからなる。本明細書で使用される用語「エアギャップ」は、大気または製造工程中に存在する他のガスを含む空間を意味する。
【００２９】
複数のビットラインコンタクトパッド１８２は、上部絶縁膜１８０の一部領域を貫通する複数のビットラインコンタクトホール１８０Ｈを埋込み、上部絶縁膜１８０上の複数のビットラインＢＬは、複数のビットラインコンタクトパッド１８２に連結される。
【００３０】
隣接する２個のワードラインカット領域ＷＬＣの間にある複数のワードライン構造物ＷＳは、図１を参照して説明した接地選択ラインＧＳＬ、複数のワードラインＷＬ（ＷＬ１、ＷＬ２、…、ＷＬｎ−１、ＷＬｎ）、及びストリング選択ラインＳＳＬを含む。基板１０２上に第３方向（Ｚ方向）に沿って積層される複数のワードライン構造物ＷＳの数は、必要に応じて多様に選択される。複数のワードライン構造物ＷＳのうち、基板１０２に最も近いワードライン構造物ＷＳは、接地選択ラインＧＳＬを構成する。複数のワードライン構造物ＷＳのうち、最上部側の２個のワードライン構造物ＷＳは、それぞれストリング選択ラインＳＳＬを構成する。ストリング選択ラインＳＳＬは、ストリング選択ラインカット領域ＳＳＬＣによって離隔された部分を含んでもよい。
【００３１】
ワードライン構造物ＷＳは、タングステン、ニッケル、コバルト、タンタルのような金属、タングステンシリサイド、ニッケルシリサイド、コバルトシリサイド、タンタルシリサイドのような金属シリサイド、不純物がドーピングされたポリシリコン、またはこれらの組み合わせを含んでもよい。
【００３２】
一実施形態において、ワードライン構造物ＷＳの底面及び上面と、チャネル膜１５０に対面する側壁を覆う誘電薄膜をさらに含む。前記誘電薄膜は、シリコン酸化物よりもさらに高い誘電率を有する高誘電膜からなる。前記高誘電膜は、金属酸化物、例えば、ハフニウム酸化物、アルミニウム酸化物、ジルコニウム酸化物、またはタンタル酸化物からなる。
【００３３】
複数のワードライン構造物ＷＳそれぞれの間には、絶縁膜１１０が基板１０２の主面に平行な水平方向に延びている。絶縁膜１１０は、シリコン酸化膜からなる。一実施形態において、絶縁膜１１０は、エアギャップをさらに含んでもよい。
【００３４】
複数のワードライン構造物ＷＳと複数の絶縁膜１１０は、スタック構造物ＳＴを構成する。
【００３５】
図３及び図４Ａを共に参照すれば、複数のワードライン構造物ＷＳは、複数の絶縁膜１１０よりもチャネル膜１５０に向けて突出した構造を有する。複数の絶縁膜１１０は、複数のワードライン構造物ＷＳのチャネル膜１５０に向かう側壁ＷＳＳよりもチャネル膜１５０から遠い、リセスされた側壁１１０Ｒを有することができる。
【００３６】
ブロッキング誘電膜１２５は、複数のワードライン構造物ＷＳ及び複数の絶縁膜１１０を覆って第３方向（Ｚ方向）に沿って延びつつ屈曲を有し、複数の絶縁膜１１０のリセスされた側壁１１０Ｒに向かう第１溝(groove)ＧＲ１を有する。ブロッキング誘電膜１２５は、複数のワードライン構造物ＷＳの側壁ＷＳＳと複数の絶縁膜１１０のリセスされた側壁１１０Ｒを、大体コンフォーマル(conformal)に覆うことができる。ブロッキング誘電膜１２５は、シリコン酸化膜、またはシリコン酸窒化膜からなる。
【００３７】
ブロッキング誘電膜１２５の厚さｔ１は、複数のワードライン構造物ＷＳの側壁ＷＳＳと複数の絶縁膜１１０のリセスされた側壁１１０Ｒとの間の第１方向（Ｘ方向）の幅Ｗ１よりも大きい値を有する。ブロッキング誘電膜１２５は、ワードライン構造物ＷＳの底面及び上面と、絶縁膜１１０のリセスされた側壁１１０Ｒが限定するインデント(indent)空間１１０ＳＰを完全に満たすことができ、第１溝ＧＲ１がインデント空間１１０ＳＰ内に延びない。
【００３８】
複数の電荷貯蔵膜１３０は、ブロッキング誘電膜１２５を介在して複数のワードライン構造物ＷＳの側壁ＷＳＳ上に配置される。複数の電荷貯蔵膜１３０は、シリコン窒化膜、ポリシリコン、または不純物がドーピングされたポリシリコンからなる。一実施形態において、電荷貯蔵膜１３０は、シリコン窒化膜からなる電荷トラップ膜とし得る。他の一実施形態において、電荷貯蔵膜１３０は、ポリシリコン、または不純物がドーピングされたポリシリコンからなる浮遊ゲートとし得る。一実施形態において、第３方向（Ｚ方向）にワードライン構造物ＷＳの第１高さＨ１は、複数の電荷貯蔵膜１３０の第２高さＨ２よりも大きい値を有する。一実施形態において、第３方向（Ｚ方向）に電荷貯蔵膜１３０の高さは、チャネル膜１５０側からワードライン構造物ＷＳ側に行くほど増加する。例えば、第３方向（Ｚ方向）に、ワードライン構造物ＷＳに向かう電荷貯蔵膜１３０の側壁の高さは、チャネル膜１５０に向かう電荷貯蔵膜１３０の側壁の高さよりも大きい値を有する。
【００３９】
トンネリング誘電膜１４０は、ブロッキング誘電膜１２５及び複数の電荷貯蔵膜１３０を覆って第３方向（Ｚ方向）に沿って延びつつ屈曲を有する。トンネリング誘電膜１４０は、ブロッキング誘電膜１２５及び複数の電荷貯蔵膜１３０上を大体コンフォーマルに覆う。トンネリング誘電膜１４０は、シリコン酸化膜からなる。
【００４０】
チャネル膜１５０は、トンネリング誘電膜１４０を覆って第３方向（Ｚ方向）に沿って延びつつ屈曲を有する。
【００４１】
ブロッキング誘電膜１２５、トンネリング誘電膜１４０、及びチャネル膜１５０は、第３方向（Ｚ方向）に沿って非直線的に延びる。ブロッキング誘電膜１２５、トンネリング誘電膜１４０、及びチャネル膜１５０は、それぞれ複数のワードライン構造物ＷＳに対面する部分で複数のワードライン構造物ＷＳから遠くなる方向に膨らんでいる突状を有する。ブロッキング誘電膜１２５、トンネリング誘電膜１４０、及びチャネル膜１５０は、それぞれ複数の絶縁膜１１０に対面する部分で複数の絶縁膜１１０に向けて突状を有するとしてもよい。
【００４２】
図３及び図４Ｂを共に参照すれば、集積回路素子１００は、第１溝ＧＲ１内でブロッキング誘電膜１２５とトンネリング誘電膜１４０との間に配置される残留層１３０Ｒをさらに含む。一実施形態において、残留層１３０Ｒは、電荷貯蔵膜１３０と同じ物質からなる。例えば、残留層１３０Ｒは、シリコン窒化膜、ポリシリコン、または不純物がドーピングされたポリシリコンからなる。
【００４３】
図３及び図４Ｃを共に参照すれば、集積回路素子１００は、第１溝ＧＲ１内でブロッキング誘電膜１２５とトンネリング誘電膜１４０との間に配置される残留層１３０Ｒａをさらに含む。残留層１３０Ｒａは、第１溝ＧＲ１内でブロッキング誘電膜１２５とトンネリング誘電膜１４０との間に互いに離隔された少なくとも２つが配置される。一実施形態において、残留層１３０Ｒａは、電荷貯蔵膜１３０と同じ物質からなる。
【００４４】
図３及び図４Ｄを共に参照すれば、集積回路素子１００は、ブロッキング誘電膜１２５とトンネリング誘電膜１４０との間に配置される電荷貯蔵膜１３０Ｒｂを含む。電荷貯蔵膜１３０Ｒｂは、図４Ｂに示す電荷貯蔵膜１３０と残留層１３０Ｒが分離されず、一体をなすように、ブロッキング誘電膜１２５とトンネリング誘電膜１４０との間に沿って延びる。電荷貯蔵膜１３０Ｒｂのうち、複数のワードライン構造物ＷＳにそれぞれ対面する部分の第１方向（Ｘ方向）への厚さは、複数の絶縁膜１１０にそれぞれ対面する部分の第１方向（Ｘ方向）への厚さよりも大きい値を有する。
【００４５】
図３及び図４Ｅを共に参照すれば、ブロッキング誘電膜１２５の厚さｔ１ａは、複数のワードライン構造物ＷＳの側壁ＷＳＳと複数の絶縁膜１１０のリセスされた側壁１１０Ｒとの間の第１方向（Ｘ方向）の幅Ｗ１よりも小さい値を有する。ブロッキング誘電膜１２５は、ワードライン構造物ＷＳの底面及び上面と、絶縁膜１１０のリセスされた側壁１１０Ｒが限定するインデント空間１１０ＳＰを完全には満たさず、第１溝ＧＲ１がインデント空間１１０ＳＰ内に延びる。
【００４６】
図３及び図４Ｆを共に参照すれば、ブロッキング誘電膜１２５は、チャネル膜１５０に向かう側壁から絶縁膜１１０のリセスされた側壁１１０Ｒに向けて延びるシーム１２５Ｓを有する。シーム１２５Ｓは、ブロッキング誘電膜１２５がワードライン構造物ＷＳの底面及び上面と、絶縁膜１１０のリセスされた側壁１１０Ｒが限定するインデント空間１１０ＳＰを満たす過程で形成される。
【００４７】
図３及び図４Ｇを共に参照すれば、ブロッキング誘電膜１２５は、内部に第１エアギャップ１２５ＡＧを有する。第１エアギャップ１２５ＡＧは、ブロッキング誘電膜１２５がワードライン構造物ＷＳの底面及び上面と、絶縁膜１１０のリセスされた側壁１１０Ｒが限定するインデント空間１１０ＳＰを満たす過程で形成される。
【００４８】
図４Ｅないし図４Ｇには、いずれも残留層１３０Ｒが図示されたが、図４Ａに示すように、残留層１３０Ｒが省略されるか、残留層１３０Ｒの代りに図４Ｃに示す残留層１３０Ｒａに代替されるか、電荷貯蔵膜１３０及び残留層１３０Ｒの代りに、図４Ｄに示す電荷貯蔵膜１３０Ｒｂに代替されるかし得ることは、当業者に自明である。
【００４９】
図５Ａないし図５Ｐは、本発明の技術的思想による実施形態による集積回路素子の製造方法を説明するために工程順序によって図示した拡大断面図である。具体的に、図５Ａないし図５Ｐは、図４Ｂに示す集積回路素子の製造方法を工程順序によって、図３のＰ１で表示した点線領域に対応する位置を示す拡大断面図であり、図３を共に参照し、図４Ａ、図４Ｃないし図４Ｇに示す集積回路素子の製造方法は、相違点を主にして説明される。
【００５０】
図５Ａを参照すれば、基板１０２上に複数の絶縁膜１１０及び複数の犠牲膜ＰＬが互いに１つずつ交互に積層された構造物を形成する。一実施形態において、複数の犠牲膜ＰＬは、シリコン窒化膜からなり、複数の絶縁膜１１０は、シリコン酸化膜からなる。複数の絶縁膜１１０及び複数の犠牲膜ＰＬは、それぞれＣＶＤ(chemical  vapor  deposition)、ＰＥＣＶＤ(plasma  enhanced  CVD)、またはＡＬＤ(atomic  layer  deposition)工程で形成される。
【００５１】
複数の犠牲膜ＰＬは、それぞれ後続工程で、図１に示す少なくとも１つのグラウンド選択ラインＧＳＬ、複数のワードラインＷＬ、及び少なくとも１つのストリング選択ラインＳＳＬを形成するための空間を提供する役割を行う。
【００５２】
複数の絶縁膜１１０のうち、基板１０２に接する最低層絶縁膜１１０Ｌは、他の絶縁膜１１０よりもさらに小さな厚さを有する。複数の絶縁膜１１０のうち、複数の犠牲膜ＰＬのうち基板１０２から最初の犠牲膜ＰＬの直上に形成される絶縁膜１１０は、他の位置に形成される絶縁膜１１０よりもさらに大きい厚さを有する。
【００５３】
複数の絶縁膜１１０のうち最上層の絶縁膜１１０上に絶縁パターン１１４を形成した後、絶縁パターン１１４をエッチングマスクとして複数の絶縁膜１１０及び複数の犠牲膜ＰＬを異方性エッチングして基板１０２を露出させるチャネルホールＣＨＨを形成する。
【００５４】
チャネルホールＣＨＨの水平方向の幅は、基板１０２に近いほどさらに小さくなる。絶縁パターン１１４は、酸化膜、窒化膜、またはこれらの組み合わせからなる単一層または多重層からなる。
【００５５】
チャネルホールＣＨＨの底で露出される基板１０２をシード(seed)として使用する選択的エピタキシャル成長(SEG、Selective Epitaxial Growth)工程を行い、チャネルホールＣＨＨを部分的に満たす半導体パターン１２０を形成する。半導体パターン１２０の上面は、複数の犠牲膜ＰＬのうち、基板１０２から最も近い犠牲膜ＰＬの上面と、複数の絶縁膜１１０のうち、基板１０２から最も近い絶縁膜１１０の底面との間のレベルに位置される。半導体パターン１２０は、チャネル膜１５０と類似してチャネルの役割を行う。半導体パターン１２０は、ＳｉまたはＧｅからなる。一実施形態において、半導体パターン１２０は、不純物がドーピングされた半導体からなる。
【００５６】
図５Ｂを参照すれば、チャネルホールＣＨＨを通じて、複数の絶縁膜１１０それぞれの一部を除去し、複数の絶縁膜１１０と同一レベルでチャネルホールＣＨＨに連通される複数のインデント空間１１０ＳＰを形成する。複数の絶縁膜１１０は、複数の犠牲膜ＰＬのチャネルホールＣＨＨに向かう側壁ＰＬＳよりもチャネルホールＣＨＨの中心から遠い、リセスされた側壁１１０Ｒを有する。複数の絶縁膜１１０の側壁、すなわち、リセスされた側壁１１０Ｒは、複数の犠牲膜ＰＬの側壁ＰＬＳよりもチャネルホールＣＨＨから複数のインデント空間１１０ＳＰだけ陥没される。一実施形態において、複数のインデント空間１１０ＳＰは、複数の絶縁膜１１０それぞれの一部を湿式エッチング工程によって除去して形成し得る。
【００５７】
図５Ｃを参照すれば、チャネルホールＣＨＨ内の露出される複数の絶縁膜１１０及び複数の犠牲膜ＰＬの表面を覆うブロッキング誘電膜１２５を形成する。ブロッキング誘電膜１２５は、複数の犠牲膜ＰＬ及び複数の絶縁膜１１０を覆って第３方向（Ｚ方向）に沿って延びつつ屈曲を有し、複数の絶縁膜１１０のリセスされた側壁１１０Ｒに向かう第１溝ＧＲ１を有するように形成される。ブロッキング誘電膜１２５は、複数の犠牲膜ＰＬの上面と底面との一部、及び側壁ＰＬＳと複数の絶縁膜１１０のリセスされた側壁１１０Ｒを大体コンフォーマルに覆う。
【００５８】
ブロッキング誘電膜１２５の厚さによって、図４Ａに示すようにブロッキング誘電膜１２５がインデント空間１１０ＳＰを完全に満たしてもよく、図４Ｄに示すように、ブロッキング誘電膜１２５がインデント空間１１０ＳＰを完全には満たさず、第１溝ＧＲ１がインデント空間１１０ＳＰ内に延びてもよい。
【００５９】
図５Ｄを参照すれば、チャネルホールＣＨＨ内のブロッキング誘電膜１２５を覆う予備電荷貯蔵膜１３０Ｐを形成する。予備電荷貯蔵膜１３０Ｐは、ブロッキング誘電膜１２５を覆って第３方向（Ｚ方向）に沿って延びつつ屈曲を有し、第１溝ＧＲ１に対応する第２溝ＧＲ２を有するように形成される。予備電荷貯蔵膜１３０Ｐは、シリコン窒化膜からなる。一実施形態において、予備電荷貯蔵膜１３０Ｐは、第１溝ＧＲ１を完全に満たす。
【００６０】
図５Ｅを参照すれば、チャネルホールＣＨＨ内の予備電荷貯蔵膜１３０Ｐを覆う第１カバー犠牲層ＳＣＬ１を形成する。第１カバー犠牲層ＳＣＬ１は、予備電荷貯蔵膜１３０Ｐを覆って第３方向（Ｚ方向）に沿って延びつつ屈曲を有し、第２溝ＧＲ２に対応する第３溝ＧＲ３を有するように形成される。第１カバー犠牲層ＳＣＬ１は、例えば、ポリシリコンからなる。
【００６１】
図５Ｆを参照すれば、チャネルホールＣＨＨ内の第１カバー犠牲層ＳＣＬ１を覆う第２カバー犠牲層ＳＣＬ２を形成する。第２カバー犠牲層ＳＣＬ２は、第１カバー犠牲層ＳＣＬ１を覆って第３方向（Ｚ方向）に沿って延びつつ屈曲を有し、第３溝ＧＲ３を満たすように形成される。第２カバー犠牲層ＳＣＬ２は、例えば、窒化膜からなる。
【００６２】
図５Ｇを参照すれば、第２カバー犠牲層（図５ＦのＳＣＬ２）を異方性エッチングし、第３溝ＧＲ３の少なくとも一部を充填する第２カバー犠牲層ＳＣＬ２の一部である第１カバー層ＣＶＬ１を形成する。チャネルホールＣＨＨ内で複数の第１カバー層ＣＶＬ１は、第３方向（Ｚ方向）に互いに離隔されるリング状を有する。
【００６３】
図５Ｈ及び図５Ｉを参照すれば、チャネルホールＣＨＨ内に露出される第１カバー犠牲層ＳＣＬ１上に第２カバー層ＣＶＬ２を形成する。第２カバー層ＣＶＬ２は、第１カバー犠牲層ＳＣＬ１を酸化させて形成する。第２カバー層ＣＶＬ２は、第１カバー層ＣＶＬ１によって覆われない第１カバー犠牲層ＳＣＬ１の部分を酸化させて形成させ、第１カバー層ＣＶＬ１上には形成されない。第２カバー層ＣＶＬ２を形成した後、第１カバー層ＣＶＬ１を除去する。
【００６４】
図５Ｉ及び図５Ｊを共に参照すれば、第２カバー層ＣＶＬ２をエッチングマスクとして第１カバー犠牲層ＳＣＬ１を等方性エッチングし、予備電荷貯蔵膜１３０Ｐの一部を露出させる第１カバー犠牲層ＳＣＬ１の一部である第３カバー層ＣＶＬ３を形成する。第３カバー層ＣＶＬ３は、予備電荷貯蔵膜１３０Ｐの第２溝ＧＲ２を露出させる第１リセス空間ＲＳ１によって複数個に分離され得る。
【００６５】
図５Ｊないし図５Ｌを共に参照すれば、第２カバー層ＣＶＬ２を除去した後、第３カバー層ＣＶＬ３が有する第１リセス空間ＲＳ１を通じて露出される予備電荷貯蔵膜１３０Ｐの一部を等方性エッチングし、第１リセス空間ＲＳ１と連通される第２リセス空間ＲＳ２によって互いに離隔される複数の電荷貯蔵膜１３０を形成する。一実施形態において、第２カバー層ＣＶＬ２は、予備電荷貯蔵膜１３０Ｐの一部を等方性エッチングする最中、または複数の電荷貯蔵膜１３０を形成してから除去される。
【００６６】
予備電荷貯蔵膜１３０Ｐの一部を等方性エッチングして電荷貯蔵膜１３０を形成する過程で、予備電荷貯蔵膜１３０Ｐの他の一部が第１溝ＧＲ１内でブロッキング誘電膜１２５上に残留層１３０Ｒとして残留される。一実施形態において、図４Ａに示すように残留層１３０Ｒがないように、第１溝ＧＲ１内で予備電荷貯蔵膜１３０Ｐの部分が完全に除去される。他の一実施形態において、図４Ｃに示すように、予備電荷貯蔵膜１３０Ｐの他の一部が、第１溝ＧＲ１内でブロッキング誘電膜１２５上に互いに離隔された少なくとも２つの残留層１３０Ｒａとして残留される。さらに他の一実施形態において、予備電荷貯蔵膜１３０Ｐの一部を等方性エッチングして除去する過程で、電荷貯蔵膜１３０と残留層１３０Ｒとが図４Ｄに示す電荷貯蔵膜１３０Ｒｂのように分離されず、一体をなすことができる。図５Ｍないし図５Ｏを共に参照すれば、第３カバー層（図５ＬのＣＶＬ３）を除去した後、チャネルホールＣＨＨ内に電荷貯蔵膜１３０及びブロッキング誘電膜１２５を覆うトンネリング誘電膜１４０を形成する。次いで、半導体パターン１２０上を覆うブロッキング誘電膜１２５及びトンネリング誘電膜１４０の部分を除去した後、トンネリング誘電膜１４０及び半導体パターン１２０を覆うチャネル膜１５０を形成する。半導体パターン１２０上を覆うブロッキング誘電膜１２５及びトンネリング誘電膜１４０の部分を除去する過程で、半導体パターン１２０の上面のうち、一部領域が除去されて、半導体パターン１２０の上面にリセス表面１２０Ｒが形成される。次いで、チャネル膜１５０上にチャネルホールＣＨＨを満たす埋込絶縁膜１５６を形成する。
【００６７】
図５Ｐを参照すれば、複数の絶縁膜１１０及び複数の犠牲膜（図５ＯのＰＬ）それぞれの一部を除去して、ワードラインカット領域ＷＬＣを形成した後、ワードラインカット領域ＷＬＣを通じて複数の犠牲膜ＰＬを除去し、ワードラインカット領域ＷＬＣと連通される複数のワードライン空間ＤＨが形成される。複数のワードライン空間ＤＨは、複数のワードライン構造物ＷＳによって充填される。
【００６８】
ついで、図３に示すような共通ソース領域１６０、絶縁スペーサ１７０、共通ソースラインＣＳＬ、キャッピング絶縁膜１７２、上部絶縁膜１８０、ストリング選択ラインカット領域ＳＳＬＣ、カット絶縁膜１８４、複数のビットラインコンタクトホール１８０Ｈ、複数のビットラインコンタクトパッド１８２、及び複数のビットラインＢＬを形成し、集積回路素子１００を形成する。
【００６９】
図６Ａ、図６Ｃ、図７Ａないし図７Ｉ、図８Ａないし図８Ｃ、図９Ａ、図１０Ａないし図１０Ｃ、図１２Ａないし図１２Ｃ、図１４Ａ、及び図１６Ａは、本発明の他の技術的思想による実施形態による集積回路素子の製造方法を示す拡大断面図であり、図６Ｂ、図６Ｄ、図７Ｊ、図８Ｄ、図９Ｂ、図１０Ｄ、図１１、図１２Ｄ、図１３、図１４Ｂ、図１５、図１６Ｂ、図１７、図１８、図１９、及び図２０は、本発明の技術的思想による他の実施形態による集積回路素子を示す拡大断面図である。具体的に、図６Ａないし図２０は、図３のＰ１で表示した点線領域に対応する位置を示す拡大断面図であり、図３ないし図５Ｐについての説明と重複する内容は省略される。
【００７０】
図６Ａを参照すれば、図５Ｂの結果物に対して、チャネルホールＣＨＨ内に露出される複数の犠牲膜（図５ＢのＰＬ）のコーナ一部を除去し、コーナにラウンド部ＰＲＤａを有する複数の犠牲膜ＰＬａを形成する。
【００７１】
図６Ｂを参照すれば、図６Ａの結果物に対して、図５Ｃないし図５Ｐで説明した過程を行い、集積回路素子１００ａを形成する。
【００７２】
集積回路素子１００ａは、ラウンド部ＷＲＤａを有する複数のラウンドされたワードライン構造物ＷＳａを含む。
【００７３】
図６Ｃを参照すれば、図５Ｂの結果物に対して、チャネルホールＣＨＨ内の露出される複数の犠牲膜ＰＬｂの表面を覆うブロッキング誘電膜１２５ａを形成する。ブロッキング誘電膜１２５ａは、複数の犠牲膜（図５ＢのＰＬ）の露出される表面に隣接する一部を酸化させて形成することができ、ブロッキング誘電膜１２５ａを形成する過程で、複数の犠牲膜ＰＬのコーナの一部が消尽され、コーナにラウンド部ＰＲＤｂを有する複数の犠牲膜ＰＬｂが形成される。
【００７４】
ブロッキング誘電膜１２５ａは、チャネルホールＣＨＨ内の複数の犠牲膜ＰＬｂの表面は、いずれも覆うが、複数の絶縁膜１１０のリセスされた側壁１１０Ｒの一部は覆わない。
【００７５】
図６Ｄを参照すれば、図６Ｃの結果物に対しても、図５Ｃないし図５Ｐで説明した過程を行い、集積回路素子１００ａ１を形成する。
【００７６】
集積回路素子１００ａ１は、ラウンド部ＷＲＤｂを有する複数のラウンドされたワードライン構造物ＷＳｂを含む。
【００７７】
図７Ａを参照すれば、チャネルホールＣＨＨ内のブロッキング誘電膜１２５を覆う予備電荷貯蔵膜１３０Ｐａを形成する。予備電荷貯蔵膜１３０Ｐａは、ブロッキング誘電膜１２５を覆って第３方向（Ｚ方向）に沿って延びつつ屈曲を有し、第１溝ＧＲ１に対応する第２溝ＧＲ２ａを有するように形成される。予備電荷貯蔵膜１３０Ｐａは、図５Ｄに示す予備電荷貯蔵膜１３０Ｐに比べて、相対的に薄い厚さを有するように形成する。一実施形態において、予備電荷貯蔵膜１３０Ｐａは、第１溝ＧＲ１の一部を充填し、第３方向（Ｚ方向）に第２溝ＧＲ２ａの高さは、図５Ｄに示す予備電荷貯蔵膜１３０Ｐが有する第２溝ＧＲ２の高さよりも大きい値を有してもよい。
【００７８】
図７Ｂを参照すれば、チャネルホールＣＨＨ内の予備電荷貯蔵膜１３０Ｐａ上に第３溝ＧＲ３ａを有する第１カバー犠牲層ＳＣＬ１ａ、及び第２カバー犠牲層ＳＣＬ２ａを順次に形成する。第３方向（Ｚ方向）に第３溝ＧＲ３ａの高さは、図５Ｅに示す第１カバー犠牲層ＳＣＬ１が有する第３溝ＧＲ３の高さよりも大きい値を有する。
【００７９】
図７Ｃを参照すれば、第２カバー犠牲層（図７ＢのＳＣＬ２ａ）を異方性エッチングし、第３溝ＧＲ３ａの少なくとも一部を充填する第２カバー犠牲層ＳＣＬ２ａの一部である第１カバー層ＣＶＬ１ａを形成する。一実施形態において、第３方向（Ｚ方向）に第１カバー層ＣＶＬ１ａの高さは、図５Ｇに示す第１カバー層ＣＶＬ１の高さよりも大きい値を有する。
【００８０】
図７Ｄ及び図７Ｅを参照すれば、チャネルホールＣＨＨ内に露出される第１カバー犠牲層ＳＣＬ１ａ上に第２カバー層ＣＶＬ２ａを形成する。第２カバー層ＣＶＬ２ａは、第１カバー犠牲層ＳＣＬ１ａを酸化させて形成し、第１カバー層ＣＶＬ１ａ上には形成されないとし得る。第２カバー層ＣＶＬ２ａを形成した後、第１カバー層ＣＶＬ１ａを除去する。
【００８１】
図７Ｅ及び図７Ｆを共に参照すれば、第２カバー層ＣＶＬ２ａをエッチングマスクとして第１カバー犠牲層ＳＣＬ１ａを等方性エッチングし、予備電荷貯蔵膜１３０Ｐａの一部を露出させる第１カバー犠牲層ＳＣＬ１ａの一部である第３カバー層ＣＶＬ３ａを形成する。第３カバー層ＣＶＬ３ａは、予備電荷貯蔵膜１３０Ｐａの第２溝ＧＲ２ａを露出させる第１リセス空間ＲＳ１ａを有する。
【００８２】
図７Ｆないし図７Ｈを共に参照すれば、第２カバー層ＣＶＬ２ａを除去した後、第３カバー層ＣＶＬ３ａが有する第１リセス空間ＲＳ１ａを通じて露出される予備電荷貯蔵膜１３０Ｐａの一部を等方性エッチングし、第１リセス空間ＲＳ１ａと連通される第２リセス空間ＲＳ２ａによって互いに離隔される、複数の電荷貯蔵膜１３０ａを形成する。一実施形態において、第２カバー層ＣＶＬ２ａは、予備電荷貯蔵膜１３０Ｐａの一部を等方性エッチングする最中、または複数の電荷貯蔵膜１３０ａを形成した後、除去される。
【００８３】
ブロッキング誘電膜１２５上で複数の電荷貯蔵層１３０ａそれぞれの両端の部分は、第１ホールＧＲ１ａに向けて延びるラウンドされた構造を有する。
【００８４】
図７Ｉ及び図７Ｊを共に参照すれば、第３カバー層（図７ＨのＣＶＬ３ａ）を除去した後、チャネルホールＣＨＨ内に電荷貯蔵膜１３０ａ及びブロッキング誘電膜１２５を覆うトンネリング誘電膜１４０、トンネリング誘電膜１４０及び半導体パターン１２０を覆うチャネル膜１５０、及びチャネル膜１５０上にチャネルホールＣＨＨを満たす埋込絶縁膜１５６を順次に形成する。次いで、複数の犠牲膜ＰＬを除去した空間を満たす複数のワードライン構造物ＷＳを形成し、集積回路素子１００ｂを形成する。
【００８５】
図８Ａを参照すれば、図５Ｂの結果物に対して、チャネルホールＣＨＨ内に露出される複数の犠牲膜（図５ＢのＰＬ）の表面に隣接する一部を除去するトリミング(trimming)工程を行い、チャネルホールＣＨＨの向かう端部にトリミング工程によって一部が除去されたトリミング部ＰＴＲを有する複数の犠牲膜ＰＬｃを形成する。第３方向（Ｚ方向）にトリミング部ＰＴＲの高さが、犠牲膜ＰＬｃの残り部分の高さよりも小さい値を有する。
【００８６】
犠牲膜ＰＬｃの底面及び上面と、絶縁膜１１０のリセスされた側壁１１０Ｒが限定するインデント空間１１０ＳＰａの第３方向（Ｚ方向）の高さは、図５Ｂに示されたインデント空間１１０ＳＰの高さよりも大きい値を有する。
【００８７】
図８Ｂを参照すれば、チャネルホールＣＨＨ内の露出される複数の絶縁膜１１０及び複数の犠牲膜ＰＬｃの表面を覆って第１溝ＧＲ１ｂを有するブロッキング誘電膜１２５ｂを形成する。
【００８８】
図８Ｃを参照すれば、図５Ｄないし図５Ｇと類似した工程を行い、チャネルホールＣＨＨ内のブロッキング誘電膜１２５ｂ上に予備電荷貯蔵膜１３０Ｐｂ、第１カバー犠牲層ＳＣＬ１ｂ及び第１カバー層ＣＶＬ１ｂを順次に形成する。
【００８９】
図８Ｄを参照すれば、図５Ｈないし図５Ｐと類似した工程を行い、ブロッキング誘電膜１２５ｂ上に電荷貯蔵膜１３０ｂ、トンネリング誘電膜１４０、チャネル膜１５０、及び埋込絶縁膜１５６を順次に形成する。次いで、複数の犠牲膜（図８ＣのＰＬｃ）を除去した空間を満たす複数のワードライン構造物ＷＳｃを形成し、集積回路素子１００ｃを形成する。複数のワードライン構造物ＷＳｃそれぞれは、チャネル膜１５０に向かう端部に、第３方向（Ｚ方向）に高さがワードライン構造物ＷＳｃの残り部分の高さよりも小さい値を有するトリミング部ＷＴＲを有する。
【００９０】
図９Ａを参照すれば、図５Ａないし図５Ｍと類似した工程を行い、ブロッキング誘電膜１２５上に複数の電荷貯蔵膜１３０ｃを形成する。複数の電荷貯蔵膜１３０ｃは、図５Ｌの複数の電荷貯蔵膜１３０を形成する過程よりも、予備電荷貯蔵膜（図５Ｊの１３０Ｐ）の一部を相対的に少なく除去して形成する。第３方向（Ｚ方向）に電荷貯蔵膜１３０ｃの第２高さＨ２ａは、図４Ａに示す電荷貯蔵膜１３０の第２高さＨ２よりも大きい値を有する。
【００９１】
図９Ｂを参照すれば、図５Ｎないし図５Ｐと類似した工程を行い、ブロッキング誘電膜１２５及び電荷貯蔵膜１３０ｃ上にトンネリング誘電膜１４０、チャネル膜１５０、及び埋込絶縁膜１５６を順次に形成する。次いで、複数の犠牲膜（図９ｂのＰＬ）を除去した空間を満たす複数のワードライン構造物ＷＳを形成し、集積回路素子１００ｄを形成する。
【００９２】
一実施形態において、第３方向（Ｚ方向）にワードライン構造物ＷＳの第１高さＨ１は、複数の電荷貯蔵膜１３０ｃの第２高さＨ２ａよりも小さい値を有する。
【００９３】
図１０Ａを参照すれば、図５Ｋの結果物に対して、第３カバー層ＣＶＬ３上に第４カバー層ＣＶＬ４を形成する。第４カバー層ＣＶＬ４は、第３カバー層ＣＶＬ３上に選択的エピタキシャル成長工程または選択的蒸着工程を通じて形成する。第４カバー層ＣＶＬ４は、例えば、ポリシリコンからなる。
【００９４】
第４カバー層ＣＶＬ４は、予備電荷貯蔵膜１３０Ｐの第２溝ＧＲ２を露出させる第１リセス空間ＲＳ１Ｃを有する。第１リセス空間ＲＳ１Ｃは、図５Ｋに示す第１リセス空間ＲＳ１で第４カバー層ＣＶＬ４を満たして残った空間なので、第４カバー層ＣＶＬ４を形成し、図５Ｋに示す第１リセス空間ＲＳ１を縮めることができる。
【００９５】
図１０Ｂ及び図１０Ｃを共に参照すれば、第４カバー層ＣＶＬ４が有する第１リセス空間ＲＳ１Ｃを通じて露出される予備電荷貯蔵膜（図１０ａの１３０Ｐ）の一部を等方性エッチングし、第１リセス空間ＲＳ１Ｃと連通される第２リセス空間ＲＳ２Ｃによって互いに離隔される複数の電荷貯蔵膜１３０ｄを形成した後、第３カバー層ＣＶＬ３及び第４カバー層ＣＶＬ４を除去する。
【００９６】
一実施形態において、複数の電荷貯蔵膜１３０ｄそれぞれは、第３方向（Ｚ方向）に両端、すなわち上面と底面が凹状を有する。
【００９７】
図１０Ｄを参照すれば、図５Ｎないし図５Ｐと類似した工程を行い、ブロッキング誘電膜１２５及び電荷貯蔵膜１３０ｄ上にトンネリング誘電膜１４０、チャネル膜１５０、及び埋込絶縁膜１５６を順次に形成する。次いで、複数の犠牲膜（図１０ＣのＰＬ）を除去した空間を満たす複数のワードライン構造物ＷＳを形成し、集積回路素子１００ｅを形成する。
【００９８】
図１１を参照すれば、集積回路素子１００ｆは、電荷貯蔵膜１３０ｅを含む。集積回路素子１００ｆが有する電荷貯蔵膜１３０ｅは、図４Ａに示す集積回路素子１００が有する電荷貯蔵膜１３０と異なる形状を有する。
【００９９】
一実施形態において、第３方向（Ｚ方向）に電荷貯蔵膜１３０ｅの高さは、チャネル膜１５０側からワードライン構造物ＷＳ側に行くほど減少する。例えば、第３方向（Ｚ方向）にワードライン構造物ＷＳに向かう電荷貯蔵膜１３０ｅの側壁の高さは、チャネル膜１５０に向かう電荷貯蔵膜１３０ｅの側壁の高さよりも小さい値を有する。
【０１００】
図１２Ａ及び図１２Ｂを共に参照すれば、チャネルホールＣＨＨ内のブロッキング誘電膜１２５を覆う予備電荷貯蔵膜１３０Ｐｆを形成する。予備電荷貯蔵膜１３０Ｐｆは、図５Ｄに示す予備電荷貯蔵膜１３０Ｐに比べて相対的に薄い厚さを有するように形成する。
【０１０１】
次いで、図５Ｅないし図５Ｍと類似した工程を行い、予備電荷貯蔵膜１３０Ｐｆの一部をエッチングして第１層１３０ｆ１を形成する。
【０１０２】
図１２Ｃを参照すれば、チャネルホールＣＨＨ内でブロッキング誘電膜１２５及び第１層１３０ｆ１をコンフォーマルに覆う第２層１３０ｆ２を形成して第１層１３０ｆ１及び第２層１３０ｆ２からなる予備電荷層１３０ｆを形成する。第１層１３０ｆ１は、第２層１３０ｆ２及びブロッキング誘電膜１２５によって包囲される。第２層１３０ｆ２は、第１層１３０ｆ１の上面、底面、及びチャネル膜１５０に向かう側壁を取り囲んでもよい。
【０１０３】
予備電荷層１３０ｆは、複数の犠牲膜ＰＬと大体同じレベルでは、第１層１３０ｆ１と第２層１３０ｆ２との積層構造からなり、複数の絶縁膜１１０と大体同じレベルでは、第２層１３０ｆ２だけからなる。すなわち、第２層１３０ｆ２は、ブロッキング誘電膜１２５及び第１層１３０ｆ１を覆って第３方向（Ｚ方向）に沿って延びつつ屈曲を有するが、犠牲膜ＰＬと大体同じレベルにおける水平方向への幅が複数の絶縁膜１１０と大体同じレベルにおける水平方向への幅よりも大きい値を有する。
【０１０４】
一実施形態において、第１層１３０ｆ１と第２層１３０ｆ２は、同じ物質からなる。他の一実施形態において、第１層１３０ｆ１と第２層１３０ｆ２は、互いに異なる物質からなる。例えば、第１層１３０ｆ１と第２層１３０ｆ２それぞれは、シリコン窒化膜及びポリシリコンのうちいずれか１つからなる。
【０１０５】
図１２Ｄを参照すれば、図５Ｎないし図５Ｐと類似した工程を行い、ブロッキング誘電膜１２５及び電荷貯蔵膜１３０ｆ上にトンネリング誘電膜１４０、チャネル膜１５０、及び埋込絶縁膜１５６を順次に形成する。次いで、複数の犠牲膜（図１２ＣのＰＬ）を除去した空間を満たす複数のワードライン構造物ＷＳを形成し、集積回路素子１００ｇを形成する。
【０１０６】
図１３を参照すれば、集積回路素子１００ｈは、電荷貯蔵膜１３０ｇを有する。集積回路素子１００ｈが有する電荷貯蔵膜１３０ｇは、図１２Ｄに示す集積回路素子１００ｇが有する電荷貯蔵膜１３０ｆと異なって、複数のワードライン構造物ＷＳそれぞれに対応する部分が互いに離隔される。
【０１０７】
電荷貯蔵膜１３０ｇは、第１層１３０ｆ１及び第２層１３０ｆ２ａからなり、第２層１３０ｆ２ａは、図１２Ｄに示す第２層１３０ｆ２と異なって、複数のワードライン構造物ＷＳそれぞれに対応する部分が互いに離隔される。第１層１３０ｆ１は、第２層１３０ｆ２ａ及びブロッキング誘電膜１２５によって包囲される。第２層１３０ｆ２ａは、第１層１３０ｆ１の上面、底面、及びチャネル膜１５０に向かう側壁を取り囲んでもよい。
【０１０８】
図１４Ａを参照すれば、図５Ｍの結果物に対して、第２リセス空間（図５ＭのＲＳ２）の一部を充填する緩和絶縁膜１４２を形成する。緩和絶縁膜１４２は、チャネルホールＣＨＨ内でブロッキング誘電膜１２５及び電荷貯蔵膜１３０を覆う緩和絶縁物質層を形成した後、異方性エッチングで前記緩和絶縁物質層の一部を除去し、第２リセス空間ＲＳ２内にだけ残留するようにして形成する。緩和絶縁膜１４２は、チャネルホールＣＨＨ内に露出されるブロッキング誘電膜１２５と電荷貯蔵膜１３０の表面が有する段差を緩和させうる。
【０１０９】
図１４Ｂを参照すれば、図５Ｎないし図５Ｐと類似した工程を行い、緩和絶縁膜１４２及び電荷貯蔵膜１３０上にトンネリング誘電膜１４０、チャネル膜１５０、及び埋込絶縁膜１５６を順次に形成する。次いで、複数の犠牲膜（図１４ＡのＰＬ）を除去した空間を満たす複数のワードライン構造物ＷＳを形成し、集積回路素子１００ｉを形成する。
【０１１０】
図１５を参照すれば、集積回路素子１００ｊが有する緩和絶縁膜１４２は、内部に第２エアギャップ１４２ＡＧを有する。
【０１１１】
図１６Ａを参照すれば、図１４Ａの結果物に対して、電荷貯蔵膜１３０及び緩和絶縁膜１４２を覆うカバー電荷貯蔵膜１３２を形成し、電荷貯蔵膜１３０及びカバー電荷貯蔵膜１３２からなる拡張電荷貯蔵膜１３０ｈを形成する。
【０１１２】
図１６Ｂを参照すれば、図５Ｎないし図５Ｐと類似した工程を行い、拡張電荷貯蔵膜１３０ｈ上にトンネリング誘電膜１４０、チャネル膜１５０、及び埋込絶縁膜１５６を順次に形成する。次いで、複数の犠牲膜（図１６ＡのＰＬ）を除去した空間を満たす複数のワードライン構造物ＷＳを形成し、集積回路素子１００ｋを形成する。
【０１１３】
電荷貯蔵膜１３０とカバー電荷貯蔵膜１３２からなる拡張電荷貯蔵膜１３０ｈは、図１２Ｄに示す第１層１３０ｆ１及び第２層１３０ｆ２からなる電荷貯蔵膜１３０ｆに対応し、集積回路素子１００ｋは、図１２Ｄに示す集積回路素子１００ｇでブロッキング誘電膜１２５と第２層１３０ｆ２との間に緩和絶縁膜１４２が挿入されたことと類似している。
【０１１４】
図１７を参照すれば、集積回路素子１００ｌは、第１層１３０ｉ１及び第２層１３０ｉ２からなる電荷貯蔵膜１３０ｉを含む。
【０１１５】
一実施形態において、第１層１３０ｉ１と第２層１３０ｉ２は、同じ物質からなる。他の一実施形態において、第１層１３０ｉ１と第２層１３０ｉ２は、互いに異なる物質からなる。例えば、第１層１３０ｉ１と第２層１３０ｉ２それぞれは、シリコン窒化膜及びポリシリコンのうちいずれか１つからなる。
【０１１６】
第２層１３０ｉ２は、第１層１３０ｉ１及びトンネリング誘電膜１４０によって包囲される。第１層１３０ｉ１は、第２層１３０ｉ２の上面、底面、及びワードライン構造物ＷＳに向かう側壁を取り囲んでもよい。
【０１１７】
一実施形態において、第１層１３０ｉ１は、図５Ｄの結果物に対して、第２溝ＧＲ２を満たし、予備電荷貯蔵膜１３０Ｐの第２溝ＧＲ２周辺の一部を覆うカバーパターンを形成した後、前記カバーパターンをエッチングマスクとして予備電荷貯蔵膜１３０Ｐの一部を除去して形成し、第２層１３０ｉ２は、予備電荷貯蔵膜１３０Ｐの一部が除去された部分を満たして形成する。
【０１１８】
図１８を参照すれば、集積回路素子１００ｍは、第１部分１３０ｊ１と第２部分１３０ｊ２からなる電荷貯蔵膜１３０ｊを含む。一実施形態において、第１部分１３０ｊ１と第２部分１３０ｊ２は、同じ物質からなる。
【０１１９】
１つのワードライン構造物ＷＳに対応する電荷貯蔵膜１３０ｊをなす第１部分１３０ｊ１と第２部分１３０ｊ２は、第３方向（Ｚ方向）に沿って互いに離隔される。
【０１２０】
一実施形態において、第１部分１３０ｊ１と第２部分１３０ｊ２は、図５Ｌの結果物に対して、ブロッキング誘電膜１２５と第３カバー層ＣＶＬ３との間を満たした後、図５Ｌに示す電荷貯蔵膜１３０を除去して形成する。
【０１２１】
図１９を参照すれば、集積回路素子１００ｎは、第１部分１３０ｋ１、第２部分１３０ｋ２及び第３部分１３０ｋ３からなる電荷貯蔵膜１３０ｋを含む。
【０１２２】
１つのワードライン構造物ＷＳに対応する電荷貯蔵膜１３０ｋをなす第１部分１３０ｋ１と第２部分１３０ｋ２は、第３方向（Ｚ方向）に沿って互いに離隔され、第３部分１３０ｋ３は、第１部分１３０ｋ１と第２部分１３０ｋ２との間を満たす。第１部分１３０ｋ１と第２部分１３０ｋ２は、それぞれ第３部分１３０ｋ３の上面と底面に接する。
【０１２３】
一実施形態において、第１部分１３０ｋ１と第２部分１３０ｋ２は、図１８に示す第１部分１３０ｊ１及び第２部分１３０ｊ２と類似した方法で形成し、第３部分１３０ｋ３は、図５Ｌに示す電荷貯蔵膜１３０を除去していない部分であってもよい。
【０１２４】
一実施形態において、第１部分１３０ｋ１、第２部分１３０ｋ２及び第３部分１３０ｋ３は、同じ物質からなる。他の一実施形態において、第１部分１３０ｋ１と第２部分１３０ｋ２は、同じ物質からなり、第３部分１３０ｋ３は、第１部分１３０ｋ１及び第２部分１３０ｋ２と異なる物質からなる。
【０１２５】
図２０を参照すれば、集積回路素子１００ｏは、第１層１３０ｌ１及び第２層１３０ｌ２からなる電荷貯蔵膜１３０ｌを含む。
【０１２６】
一実施形態において、第１層１３０ｌ１及び第２層１３０ｌ２は、図５Ｄに示した予備電荷貯蔵膜１３０が予備第１層及び予備第２層の積層構造を有するように形成した後、図５Ｅないし図５Ｍで説明した過程を行って形成する。
【０１２７】
一実施形態において、第１層１３０ｌ１と第２層１３０ｌ２は、同じ物質からなる。他の一実施形態において、第１層１３０ｌ１と第２層１３０ｌ２は、互いに異なる物質からなる。
【０１２８】
第１層１３０ｌ１のチャネル膜１５０に向かう側壁と第２層１３０ｌ２のワードライン構造物ＷＳ２に向かう側壁は、互いに接する。
【０１２９】
本発明による集積回路素子１００、１００ａ、１００ｂ、１００ｃ、１００ｄ、１００ｅ、１００ｆ、１００ｇ、１００ｈ、１００ｉ、１００ｊ、１００ｋ、１００ｌ、１００ｍ、１００ｎ、１００ｏは、電荷貯蔵膜１３０、１３０ａ、１３０ｂ、１３０ｃ、１３０ｄ、１３０ｅ、１３０ｆ、１３０ｇ、１３０ｈ、１３０ｉ、１３０ｊ、１３０ｋ、１３０ｌをチャネルホールＣＨＨ内に形成し、電荷貯蔵膜１３０、１３０ａ、１３０ｂ、１３０ｃ、１３０ｄ、１３０ｅ、１３０ｆ、１３０ｇ、１３０ｈ、１３０ｉ、１３０ｊ、１３０ｋ、１３０ｌの高さ及び／または厚さを多様に具現するので、メモリセルに十分な電荷を保存することができ、隣接したメモリセル間に干渉が発生することを防止する。
【０１３０】
図２１は、本発明の技術的思想による実施形態によるさらに他の集積回路素子を示す断面図であり、図２２は、図２１のＰ２で表示した点線領域の拡大断面図である。具体的に、図２１は、図２のＸ１−Ｘ１’線に対応する位置の断面図である。図２１及び図２２に係わる内容のうち、図２及び図３と重複する説明は、省略される。
【０１３１】
図３及び図２１を共に参照すれば、集積回路素子２００は、活性領域ＡＣを有する基板１０２を含む。複数のチャネルホールＣＨＨそれぞれには、基板１０２に隣接してチャネルホールＣＨＨを部分的に満たす半導体パターン１２０、半導体パターン１２０に隣接してチャネルホールＣＨＨ内で第３方向（Ｚ方向）に延びるチャネル膜１５０、チャネル膜１５０の内部空間を満たす埋込絶縁膜１５６、チャネル膜１５０に接し、チャネルホールＣＨＨの入口側上部を満たすドレイン領域１５８を含む。複数のドレイン領域１５８は、絶縁パターン１１４によって互いに絶縁される。
【０１３２】
チャネルホールＣＨＨ内には、ブロッキング誘電膜２２５、電荷貯蔵膜２３０、トンネリング誘電膜１４０、チャネル膜１５０、及び埋込絶縁膜１５６が順次に配置され、チャネルホールＣＨＨの入口側上部は、ドレイン領域１５８が充填される。
【０１３３】
チャネルホールＣＨＨ内で、ブロッキング誘電膜２２５、トンネリング誘電膜１４０、及びチャネル膜１５０は、それぞれシリンダ状を有する。チャネルホールＣＨＨ内で、電荷貯蔵膜２３０は、第３方向（Ｚ方向）に互いに離隔して配置される複数のリング状を有する。ブロッキング誘電膜２２５、トンネリング誘電膜１４０、及びチャネル膜１５０は、それぞれ複数のワードライン構造物ＷＳと複数の絶縁膜１１０とを覆う部分に形成された複数の屈曲部を含む。
【０１３４】
ブロッキング誘電膜２２５、電荷貯蔵膜２３０、及びトンネリング誘電膜１４０を形成する過程で半導体パターン１２０の上面のうち、一部領域が除去されて半導体パターン１２０の上面にリセス表面１２０Ｒが形成される。チャネル膜１５０は、半導体パターン１２０のリセス表面１２０Ｒと接触する。
【０１３５】
複数のワードライン構造物ＷＳは、基板１０２上で主面１０２Ｍに平行な水平方向にＸ−Ｙ平面に沿って延び、基板１０２の主面１０２Ｍに垂直である第３方向（Ｚ方向）に互いに離隔して互いに重畳されるように配置される。複数のワードライン構造物ＷＳそれぞれの間には、絶縁膜１１０が基板１０２の主面に平行な水平方向に延びている。複数のワードライン構造物ＷＳと複数の絶縁膜１１０は、スタック構造物ＳＴを構成する。
【０１３６】
図２１及び図２２を共に参照すれば、集積回路素子２００が有する複数の絶縁膜１１０は、複数のワードライン構造物ＷＳよりもチャネル膜１５０に向けて突出した構造を有する。複数のワードライン構造物ＷＳは、複数の絶縁膜１１０のチャネル膜１５０に向かう側壁１１０Ｓよりもチャネル膜１５０から遠い、リセスされた側壁ＷＳＲを有する。
【０１３７】
ブロッキング誘電膜２２５は、複数のワードライン構造物ＷＳ及び複数の絶縁膜１１０を覆って第３方向（Ｚ方向）に沿って延びつつ屈曲を有し、複数のワードライン構造物ＷＳのリセスされた側壁ＷＳＲに向かう第１溝ＧＲ１ｃを有する。ブロッキング誘電膜２２５は、複数のワードライン構造物ＷＳのリセスされた側壁ＷＳＲと複数の絶縁膜１１０の側壁１１０Ｓを大体コンフォーマルに覆う。ブロッキング誘電膜１２５は、シリコン酸化膜、またはシリコン酸窒化膜からなる。
【０１３８】
一実施形態において、ブロッキング誘電膜２２５は、絶縁膜１１０の底面及び上面と、ワードライン構造物ＷＳのリセスされた側壁ＷＳＲが限定するインデント空間ＷＳＳＰを完全に満たして、第１溝ＧＲ１ｃがインデント空間ＷＳＳＰ内に延びない。他の一実施形態において、ブロッキング誘電膜１２５は、絶縁膜１１０の底面及び上面と、ワードライン構造物ＷＳのリセスされた側壁ＷＳＲが限定するインデント空間ＷＳＳＰを完全には満たさず、第１溝ＧＲ１ｃがインデント空間ＷＳＳＰ内に延びる。
【０１３９】
複数の電荷貯蔵膜２３０は、ブロッキング誘電膜２２５を介在して複数のワードライン構造物ＷＳのリセスされた側壁ＷＳＲ上に配置される。複数の電荷貯蔵膜２３０は、シリコン窒化膜、ポリシリコン、または不純物がドーピングされたポリシリコンからなる。一実施形態において、電荷貯蔵膜２３０は、シリコン窒化膜からなる電荷トラップ膜である。他の一実施形態において、電荷貯蔵膜２３０はポリシリコン、または不純物がドーピングされたポリシリコンからなる浮遊ゲートである。一実施形態において、第３方向（Ｚ方向）にワードライン構造物ＷＳの第１高さＨ１は、複数の電荷貯蔵膜２３０の第２高さ（Ｈ２ｂ）よりも大きい値を有する。
【０１４０】
ブロッキング誘電膜２２５とは反対側の、すなわち、トンネリング誘電膜１４０及びチャネル膜１５０に向かう複数の電荷貯蔵膜２３０それぞれの表面は、中心が凹状を有する。例えば、トンネリング誘電膜１４０及びチャネル膜１５０に向かう複数の電荷貯蔵膜２３０それぞれの表面は、中間部分が上側部分及び下側部分よりもブロッキング誘電膜２２５側に凹状を有する。
【０１４１】
複数の電荷貯蔵膜２３０それぞれは、第１溝ＧＲ１ｃの少なくとも一部を充填する第１電荷貯蔵膜２３２及び第１電荷貯蔵膜２３２を覆う第２電荷貯蔵膜２３４を含む。水平方向（Ｘ方向またはＹ方向）への第２電荷貯蔵膜２３４の幅は、第１電荷貯蔵膜２３２の幅よりも大きい値を有する。垂直方向（Ｚ方向）への第２電荷貯蔵膜２３４の高さは、第１電荷貯蔵膜２３２の高さよりも大きい値を有する。第２電荷貯蔵膜２３４は、第１電荷貯蔵膜２３２とブロッキング誘電膜２２５との一部を共に覆う。
【０１４２】
トンネリング誘電膜１４０は、ブロッキング誘電膜２２５及び複数の電荷貯蔵膜２３０を覆い、第３方向（Ｚ方向）に沿って延びつつ屈曲を有する。チャネル膜１５０は、トンネリング誘電膜１４０を覆い、第３方向（Ｚ方向）に沿って延びつつ屈曲を有する。
【０１４３】
ブロッキング誘電膜２２５、トンネリング誘電膜１４０、及びチャネル膜１５０は、第３方向（Ｚ方向）に沿って非直線的に延びる。
【０１４４】
図２３Ａないし図２３Ｆは、本発明の技術的思想による実施形態によるさらに他の集積回路素子の製造方法を説明するために工程順序によって図示した拡大断面図である。具体的に、図２３Ａないし図２３Ｆは、図２２に示す集積回路素子の製造方法を工程順序によって、図２１のＰ２で表示した点線領域に対応する位置を示す拡大断面図である。図２３Ａないし図２３Ｆに係わる内容のうち、図５Ａないし図５Ｐと重複する説明は、省略される。
【０１４５】
図２３Ａを参照すれば、基板１０２上に複数の絶縁膜１１０及び複数の犠牲膜ＰＬを互いに１つずつ交互に積層する。複数の絶縁膜１１０のうち、最上層の絶縁膜１１０上に絶縁パターン１１４を形成した後、絶縁パターン１１４をエッチングマスクとして複数の絶縁膜１１０及び複数の犠牲膜ＰＬを異方性エッチングして基板１０２を露出させるチャネルホールＣＨＨを形成する。チャネルホールＣＨＨの水平方向の幅は、基板１０２に近いほどさらに小さくなる。
【０１４６】
図２３Ｂを参照すれば、チャネルホールＣＨＨを通じて、複数の犠牲膜ＰＬそれぞれの一部を除去し、複数の犠牲膜ＰＬと同一レベルでチャネルホールＣＨＨに連通される複数のインデント空間ＰＬＳＰを形成する。複数のインデント空間ＰＬＳＰで複数の犠牲膜ＰＬは、複数の絶縁膜１１０のチャネルホールＣＨＨに向かう側壁１１０ＳよりもチャネルホールＣＨＨの中心から遠い、リセスされた側壁ＰＬＲを有する。一実施形態において、複数のインデント空間ＰＬＳＰは、複数の犠牲膜ＰＬそれぞれの一部を湿式エッチング工程によって除去して形成する。
【０１４７】
図２３Ｃを参照すれば、チャネルホールＣＨＨ内の露出される複数の絶縁膜１１０及び複数の犠牲膜ＰＬの表面を覆うブロッキング誘電膜２２５を形成する。ブロッキング誘電膜２２５は、複数の犠牲膜ＰＬ及び複数の絶縁膜１１０を覆って第３方向（Ｚ方向）に沿って延びつつ屈曲を有し、複数の犠牲膜ＰＬのリセスされた側壁ＰＬＲに向かう第１溝ＧＲ１ｃを有するように形成される。ブロッキング誘電膜２２５は、複数の絶縁膜１１０の上面と底面の一部、及び側壁１１０Ｓと複数の犠牲膜ＰＬのリセスされた側壁ＰＬＲを大体コンフォーマルに覆う。
【０１４８】
ブロッキング誘電膜２２５に、厚さによって、ブロッキング誘電膜２２５がインデント空間ＰＬＳＰを完全に満たしてもよく、ブロッキング誘電膜２２５がインデント空間ＰＬＳＰを完全には満たさず、第１溝ＧＲ１ｃがインデント空間ＰＬＳＰ内に延びてもよい。
【０１４９】
図２３Ｄ及び図２３Ｅを共に参照すれば、チャネルホールＣＨＨ内のブロッキング誘電膜２２５を覆う予備電荷貯蔵膜２３２Ｐを形成する。予備電荷貯蔵膜２３２Ｐは、ブロッキング誘電膜２２５を覆い、第３方向（Ｚ方向）に沿って延びつつ屈曲を有する。予備電荷貯蔵膜２３２Ｐは、シリコン窒化膜、ポリシリコン、または不純物がドーピングされたポリシリコンからなる。
【０１５０】
次いで、予備電荷貯蔵膜２３２Ｐを異方性エッチングし、第１溝ＧＲ１ｃの少なくとも一部を充填する予備電荷貯蔵膜２３２Ｐの一部である第１電荷貯蔵膜２３２を形成する。第１電荷貯蔵膜２３２は、チャネルホールＣＨＨから見たとき、中心が凹んだ表面を有する。例えば、第１電荷貯蔵膜２３２は、中間部分よりも上側部分及び下側部分がチャネルホールＣＨＨに突出する。
【０１５１】
図２３Ｆを参照すれば、第１電荷貯蔵膜２３２上に第２電荷貯蔵膜２３４を形成し、第１電荷貯蔵膜２３２及び第２電荷貯蔵膜２３４からなる電荷貯蔵膜２３０を形成する。第２電荷貯蔵膜２３４は、第１電荷貯蔵膜２３２をシードとして使用する選択的エピタキシャル成長工程または選択的蒸着工程を通じて形成する。一実施形態において、第１電荷貯蔵膜２３２と第２電荷貯蔵膜２３４は、同じ物質からなる。他の一実施形態において、第１電荷貯蔵膜２３２と第２電荷貯蔵膜２３４は、互いに異なる物質からなる。第２電荷貯蔵膜２３４は、例えば、シリコン窒化膜、または不純物がドーピングされたポリシリコンからなる。
【０１５２】
第２電荷貯蔵膜２３４は、図２３Ｆに示すようなチャネルホールＣＨＨで第１電荷貯蔵膜２３２の露出される表面を完全に覆う。一実施形態において、第２電荷貯蔵膜２３４の第１電荷貯蔵膜２３２に隣接するブロッキング絶縁膜２２５の表面の一部をさらに覆う。第２電荷貯蔵膜２３４は、チャネルホールＣＨＨから見たとき、中心が凹んだ表面を有する。例えば、第２電荷貯蔵膜２３４は、中間部分よりも上側部分及び下側部分がチャネルホールＣＨＨに突出する。
【０１５３】
次いで、図５Ｎないし図５Ｐで説明した過程を行い、チャネルホールＣＨＨ内に電荷貯蔵膜２３０及びブロッキング誘電膜２２５を覆うトンネリング誘電膜１４０、トンネリング誘電膜１４０及び半導体パターン（図２１の１２０）を覆うチャネル膜１５０、及びチャネル膜１５０上にチャネルホールＣＨＨを満たす埋込絶縁膜１５６を順次に形成する。次いで、複数の犠牲膜ＰＬを除去した空間を満たす複数のワードライン構造物（図２２のＷＳ）を形成し、集積回路素子２００を形成する。
【０１５４】
図２４Ａ及び図２４Ｂ、図２５Ａ及び図２５Ｂ、図２６Ａ、図２７Ａないし図２７Ｄ、及び図２８Ａないし図２８Ｄは、本発明の技術的思想によるさらに他の実施形態による集積回路素子の製造方法を説明するための拡大断面図であり、図２４Ｃ、図２５Ｃ、図２６Ｂ、図２７Ｅ、及び図２８Ｅは、本発明の技術的思想によるさらに他の実施形態による集積回路素子を説明するための拡大断面図である。具体的に、図２４Ａないし図２８Ｅは、図２１のＰ２で表示した点線領域に対応する位置を示す拡大断面図であり、図２１ないし図２３Ｆについての説明と重複する内容は省略される。
【０１５５】
図２４Ａを参照すれば、図２３Ｄの結果物に対して、予備電荷貯蔵膜２３２Ｐを異方性エッチングし、第１溝ＧＲ１ｃの少なくとも一部を充填する予備電荷貯蔵膜２３２Ｐの一部である第１電荷貯蔵膜２３２ａを形成する。第１電荷貯蔵膜２３２ａは、チャネルホールＣＨＨから見たとき、平らな表面を有する。すなわち、第１電荷貯蔵膜２３２ａのチャネルホールＣＨＨに向かう側壁は、平らな表面を有する。
【０１５６】
図２４Ｂを参照すれば、第１電荷貯蔵膜２３２ａ上に第２電荷貯蔵膜２３４ａを形成し、第１電荷貯蔵膜２３２ａ及び第２電荷貯蔵膜２３４ａからなる電荷貯蔵膜２３０ａを形成する。
【０１５７】
第２電荷貯蔵膜２３４ａは、チャネルホールＣＨＨから見たとき、中心が凹んだ表面を有する。例えば、第２電荷貯蔵膜２３４ａは、中間部分よりも上側部分及び下側部分がチャネルホールＣＨＨに突出する。
【０１５８】
図２４Ｃを参照すれば、図５Ｎないし図５Ｐで説明した過程を行い、チャネルホールＣＨＨ内に電荷貯蔵膜２３０ａ及びブロッキング誘電膜２２５を覆うトンネリング誘電膜１４０、トンネリング誘電膜１４０及び半導体パターン（図２１の１２０）を覆うチャネル膜１５０、及びチャネル膜１５０上にチャネルホールＣＨＨを満たす埋込絶縁膜１５６を順次に形成する。次いで、複数の犠牲膜（図２４ＢのＰＬ）を除去した空間を満たす複数のワードライン構造物ＷＳを形成し、集積回路素子２００ａを形成する。
【０１５９】
図２５Ａを参照すれば、図２３Ｄの結果物に対して、予備電荷貯蔵膜２３２Ｐを異方性エッチングし、第１溝ＧＲ１ｃの少なくとも一部を充填する予備電荷貯蔵膜２３２Ｐの一部である第１電荷貯蔵膜２３２ｂを形成する。第１電荷貯蔵膜２３２ｂは、第１溝ＧＲ１ｃ内でブロッキング誘電膜２２５上に互いに離隔された少なくとも２つが配置される。
【０１６０】
図２５Ｂを参照すれば、第１電荷貯蔵膜２３２ｂ上に第１溝ＧＲ１ｃを満たす第２電荷貯蔵膜２３４ｂを形成し、少なくとも２つの第１電荷貯蔵膜２３２ｂ、及び第２電荷貯蔵膜２３４ｂからなる電荷貯蔵膜２３０ｂを形成する。第２電荷貯蔵膜２３４ｂは、第１溝ＧＲ１ｃ内でブロッキング誘電膜２２５上に互いに離隔された少なくとも２つの第１電荷貯蔵膜２３２ｂそれぞれから選択的エピタキシャル成長工程または選択的蒸着工程を通じて形成された部分が一体に結合して形成される。すなわち、互いに離隔された少なくとも２つの第１電荷貯蔵膜２３２ｂ上に一体をなす第２電荷貯蔵膜２３４ｂが形成される。
【０１６１】
第２電荷貯蔵膜２３４ｂは、チャネルホールＣＨＨから見たとき、中心が凹んだ表面を有する。例えば、第２電荷貯蔵膜２３４ｂは、中間部分よりも上側部分及び下側部分がチャネルホールＣＨＨに突出する。
【０１６２】
図２５Ｃを参照すれば、図５Ｎないし図５Ｐで説明した過程を行い、チャネルホールＣＨＨ内に電荷貯蔵膜２３０ｂ及びブロッキング誘電膜２２５を覆うトンネリング誘電膜１４０、トンネリング誘電膜１４０及び半導体パターン（図２１の１２０）を覆うチャネル膜１５０、及びチャネル膜１５０上にチャネルホールＣＨＨを満たす埋込絶縁膜１５６を順次に形成する。次いで、複数の犠牲膜（図２５ＢのＰＬ）を除去した空間を満たす複数のワードライン構造物ＷＳを形成し、集積回路素子２００ｂを形成する。
【０１６３】
図２６Ａを参照すれば、図２５Ａの結果物に対して、少なくとも２つの第１電荷貯蔵膜２３２ｂそれぞれの上に互いに離隔された少なくとも２つの第２電荷貯蔵膜２３４ｃを形成し、少なくとも２つの第１電荷貯蔵膜２３２ｂ、及び少なくとも２つの第２電荷貯蔵膜２３４ｃからなる電荷貯蔵膜２３０ｃを形成する。少なくとも２つの第２電荷貯蔵膜２３４ｃは、第１溝ＧＲ１ｃ内でブロッキング誘電膜２２５上に互いに離隔された少なくとも２つの第１電荷貯蔵膜２３２ｂそれぞれから選択的エピタキシャル成長工程または選択的蒸着工程を通じて形成された部分であり、互いに結合されず離隔される。少なくとも２つの第２電荷貯蔵膜２３４ｃは、第１溝ＧＲ１ｃを完全に満たさなくてもよい。
【０１６４】
図２６Ｂを参照すれば、図５Ｎないし図５Ｐで説明した過程を行い、チャネルホールＣＨＨ内に電荷貯蔵膜２３０ｃ及びブロッキング誘電膜２２５を覆うトンネリング誘電膜１４０、トンネリング誘電膜１４０及び半導体パターン（図２１の１２０）を覆うチャネル膜１５０、及びチャネル膜１５０上にチャネルホールＣＨＨを満たす埋込絶縁膜１５６を順次に形成する。次いで、複数の犠牲膜（図２６ＡのＰＬ）を除去した空間を満たす複数のワードライン構造物ＷＳを形成し、集積回路素子２００ｃを形成する。
【０１６５】
図２７Ａを参照すれば、図２３Ｂの結果物に対して、チャネルホールＣＨＨ内に露出される複数の絶縁膜（図２３Ｂの１１０）の表面に隣接する一部を除去するトリミング工程を行い、チャネルホールＣＨＨに向かう端部にトリミング工程によって一部が除去されたトリミング部１１０ＴＲを有する複数の絶縁膜１１０ａを形成する。第３方向（Ｚ方向）にトリミング部１１０ＴＲの高さが絶縁膜１１０ａの残り部分の高さよりも小さい値を有する。
【０１６６】
絶縁膜１１０ａの底面及び上面と、犠牲膜ＰＬのリセスされた側壁ＰＬＲが限定するインデント空間（ＰＬＳＰａ）の第３方向（Ｚ方向）の高さは、図２３Ｂに示されたインデント空間ＰＬＳＰの高さよりも大きい値を有する。
【０１６７】
図２７Ｂを参照すれば、チャネルホールＣＨＨ内の露出される複数の絶縁膜１１０ａ及び複数の犠牲膜ＰＬの表面を覆って第１溝ＧＲ１ｄを有するブロッキング誘電膜２２５ａを形成する。
【０１６８】
図２７Ｃを参照すれば、図２３Ｄ及び図２３Ｅと類似した工程を行い、第１溝ＧＲ１ｄの少なくとも一部を充填する第１電荷貯蔵膜２３２ｄを形成する。第３方向（Ｚ方向）に第１電荷貯蔵膜２３２ｄの高さは、図２３Ｅに示す第１電荷貯蔵膜２３２の高さよりも大きい値を有する。
【０１６９】
図２７Ｄを参照すれば、第１電荷貯蔵膜２３２ｄ上に第２電荷貯蔵膜２３４ｄを形成し、第１電荷貯蔵膜２３２ｄ及び第２電荷貯蔵膜２３４ｄからなる電荷貯蔵膜２３０ｄを形成する。第３方向（Ｚ方向）に第２電荷貯蔵膜２３４ｄの高さは、図２３Ｆに示す第２電荷貯蔵膜２３４の高さよりも大きい値を有する。
【０１７０】
第２電荷貯蔵膜２３４ｄは、チャネルホールＣＨＨから見たとき、中心が凹んだ表面を有する。例えば、第２電荷貯蔵膜２３４ｄは、中間部分よりも上側部分及び下側部分がチャネルホールＣＨＨに突出する。
【０１７１】
図２７Ｅを参照すれば、図５Ｎないし図５Ｐで説明した過程を行い、チャネルホールＣＨＨ内に電荷貯蔵膜２３０ｄ及びブロッキング誘電膜２２５ａを覆うトンネリング誘電膜１４０、トンネリング誘電膜１４０及び半導体パターン（図２１の１２０）を覆うチャネル膜１５０、及びチャネル膜１５０上にチャネルホールＣＨＨを満たす埋込絶縁膜１５６を順次に形成する。次いで、複数の犠牲膜（図２７ＤのＰＬ）を除去した空間を満たす複数のワードライン構造物ＷＳを形成し、集積回路素子２００ｄを形成することができる。
【０１７２】
一実施形態において、第３方向（Ｚ方向）にワードライン構造物ＷＳの第１高さＨ１は、複数の電荷貯蔵膜２３０ｄの第２高さＨ２ｃよりも小さい値を有する。
【０１７３】
図２８Ａを参照すれば、図２７Ｂの結果物に対して、チャネルホールＣＨＨ内にブロッキング誘電膜２２５ａを覆う予備電荷貯蔵膜２３０Ｐｅを形成する。予備電荷貯蔵膜２３０Ｐｅは、ブロッキング誘電膜２２５ａを覆って第３方向（Ｚ方向）に沿って延びつつ屈曲を有し、第１溝ＧＲ１ｄに対応する第２溝ＧＲ２ｄを有するように形成される。予備電荷貯蔵膜２３０Ｐｅは、シリコン窒化膜からなる。
【０１７４】
図２８Ｂを参照すれば、図２７Ｃ及び図２７Ｄと類似した工程を行い、第２溝ＧＲ２ｄの少なくとも一部を充填する第１マスクパターン２３７、及び第１マスクパターン２３７上を覆う第２マスクパターン２３９からなるマスクパターン層２３５を形成する。
【０１７５】
第１マスクパターン２３７及び第２マスクパターン２３９それぞれは、図２７Ｃに示す第１電荷貯蔵膜２３２ｄ及び図２７Ｄに示す第２電荷貯蔵膜２３４ｄそれぞれの形成方法と類似した方法で形成する。例えば、図２３Ｄに示す予備電荷貯蔵膜２３２Ｐと類似の予備マスクパターンを形成した後、前記予備マスクパターンを異方性エッチングして第１マスクパターン２３７を形成し、第１マスクパターン２３７をシードとして使用する選択的エピタキシャル成長工程または選択的蒸着工程を通じて第２マスクパターン２３９を形成する。一実施形態において、第１マスクパターン２３７及び第２マスクパターン２３９は、同じ物質からなる。他の一実施形態において、第１マスクパターン２３７及び第２マスクパターン２３９は、互いに異なる物質からなる。第１マスクパターン２３７及び第２マスクパターン２３９それぞれは、例えば、シリコン窒化膜、または不純物がドーピングされたポリシリコンからなる。
【０１７６】
図２８Ｃ及び図２８Ｄを共に参照すれば、第１マスクパターン２３７及び第２マスクパターン２３９からなるマスクパターン層２３５をエッチングマスクとして予備電荷貯蔵膜（図２８Ｂの２３０Ｐｅ）を等方性エッチングし、予備電荷貯蔵膜２３０Ｐｅの一部である電荷貯蔵膜２３０ｅを形成する。
【０１７７】
次いで、第１マスクパターン２３７及び第２マスクパターン２３９からなるマスクパターン層２３５を除去する。
【０１７８】
図２８Ｅを参照すれば、図５Ｎないし図５Ｐで説明した過程を行い、チャネルホールＣＨＨ内に電荷貯蔵膜２３０ｅ及びブロッキング誘電膜２２５ａを覆うトンネリング誘電膜１４０、トンネリング誘電膜１４０及び半導体パターン（図２１の１２０）を覆うチャネル膜１５０、及びチャネル膜１５０上にチャネルホールＣＨＨを満たす埋込絶縁膜１５６を順次に形成する。次いで、複数の犠牲膜（図２８ＤのＰＬ）を除去した空間を満たす複数のワードライン構造物ＷＳを形成し、集積回路素子２００ｅを形成する。
【０１７９】
本発明による集積回路素子２００、２００ａ、２００ｂ、２００ｃ、２００ｄ、２００ｅは、電荷貯蔵膜２３０、２３０ａ、２３０ｂ、２３０ｃ、２３０ｄ、２３０ｅをチャネルホールＣＨＨ内に形成し、電荷貯蔵膜２３０、２３０ａ、２３０ｂ、２３０ｃ、２３０ｄ、２３０ｅの高さ及び／または厚さを多様に具現するので、メモリセルに十分な電荷を保存することができ、隣接したメモリセル間に干渉が発生することを防止することができる。
【０１８０】
図２９は、本発明の技術的思想によるさらに他の実施形態による集積回路素子の主要領域の平面レイアウトダイアグラムである。図２９を参照すれば、集積回路素子５００は、メモリセルアレイ領域５１２、第１周辺回路領域５１４、第２周辺回路領域５１６、及びボンディングパッド領域５１８を含む。
【０１８１】
メモリセルアレイ領域５１２は、図１を参照して説明したような構成を有する複数のメモリセルアレイＭＣＡを含む。
【０１８２】
第１周辺回路領域５１４及び第２周辺回路領域５１６は、メモリセルアレイ領域５１２からのデータ入力または出力を制御するための制御ユニットを含む。第１周辺回路領域５１４及び第２周辺回路領域５１６には、メモリセルアレイ領域５１２に含まれた垂直型メモリセルを駆動するための周辺回路が配置される。
【０１８３】
第１周辺回路領域５１４は、メモリセルアレイ領域５１２と垂直にオーバーラップされるように配置されることで、集積回路素子５００を含むチップの平面サイズを減少させうる。
【０１８４】
一実施形態において、第１周辺回路領域５１４内に配置される周辺回路は、メモリセルアレイ領域５１２に入力／出力されるデータを高速処理可能な回路とし得る。例えば、第１周辺回路領域５１４内に配置される周辺回路は、ページバッファ(page  buffer)、ラッチ回路(latch  circuit)、キャッシュ回路(cache  circuit)、カラムデコーダ(column  decoder)、センス増幅器(sense  amplifier)、またはデータイン／アウト回路(data  in/out  circuit)などとし得る。
【０１８５】
第２周辺回路領域５１６は、メモリセルアレイ領域５１２の一側でメモリセルアレイ領域５１２及び第１周辺回路領域５１４とオーバーラップされない領域上に配置される。第２周辺回路領域５１６に形成される周辺回路は、例えば、ロウデコーダ(row  decoder)である。一実施形態において、図２９の例示とは異なって、第２周辺回路領域５１６の少なくとも一部がメモリセルアレイ領域５１２の下部に配置されてもよい。
【０１８６】
ボンディングパッド領域５１８は、メモリセルアレイ領域５１２の他側に形成される。ボンディングパッド領域５１８は、メモリセルアレイ領域５１２の垂直型メモリセルそれぞれのワードラインから連結される配線が形成される領域である。
【０１８７】
図３０Ａは、本発明の技術的思想によるさらに他の実施形態による集積回路素子の概略的な斜視図であり、図３０Ｂは、図３０Ａに例示した集積回路素子６００の概略的な断面図である。図３０Ａ及び図３０Ｂに例示した集積回路素子６００は、図２９の集積回路素子５００の平面レイアウトと同じ平面レイアウトを有する。図３０Ａ及び図３０Ｂにおいて、図１ないし図４Ｇと同じ参照符号は、同一部材を示し、ここでは、それらについての詳細な説明を略する。
【０１８８】
図３０Ａ及び図３０Ｂを参照すれば、集積回路素子６００は、基板５０２上の第１レベルに形成された第１周辺回路領域５１４と、基板５０２上で前記第１レベルよりも高い第２レベルに形成されたメモリセルアレイ領域５１２を含む。ここで使用される用語「レベル」は、基板５０２から第３方向（Ｚ方向）に沿う高さを意味する。基板５０２上で前記第１レベルは、前記第２レベルよりも基板５０２にさらに近い。
【０１８９】
一実施形態において、基板５０２は、第１方向（Ｘ方向）及び第２方向（Ｙ方向）に延びる主面５０２Ｍを有する。基板５０２に係わるさらに詳細な事項は、図３を参照して基板１０２について説明したところとほぼ同一である。
【０１９０】
基板５０２には、素子分離膜５０４によって周辺回路用の活性領域ＡＣが定義される。基板５０２の活性領域ＡＣ上には、第１周辺回路領域５１４を構成する複数のトランジスタＴＲが形成される。複数のトランジスタＴＲは、それぞれゲートＧ、ゲート誘電膜ＧＤ、及びソース／ドレイン領域ＳＤを含む。ゲートＧの両側壁は、絶縁スペーサ１０６で覆われ、ゲートＧ及び絶縁スペーサ１０６上にエッチング停止膜１０８が形成される。エッチング停止膜１０８は、シリコン窒化物、シリコン酸窒化物などの絶縁物質を含む。
【０１９１】
エッチング停止膜１０８上に複数の層間絶縁膜１１２Ａ、１１２Ｂ、１１２Ｃ、１１２Ｄが順次に積層される。複数の層間絶縁膜１１２Ａ、１１２Ｂ、１１２Ｃ、１１２Ｄは、シリコン酸化物、シリコン酸窒化物、シリコン酸窒化物などを含む。
【０１９２】
第１周辺回路領域５１４は、複数のトランジスタＴＲに電気的に連結される多層配線構造６３０を含む。多層配線構造６３０は、複数の層間絶縁膜１１２Ａ、１１２Ｂ、１１２Ｃ、１１２Ｄによって互いに絶縁される。
【０１９３】
多層配線構造６３０は、基板５０２上に順次に積層されて電気的に相互接続される第１コンタクト１１６Ａ、第１配線層１１８Ａ、第２コンタクト１１６Ｂ、第２配線層１１８Ｂ、第３コンタクト１１６Ｃ、及び第３配線層１１８Ｃを含む。一実施形態において、第１配線層１１８Ａ、第２配線層１１８Ｂ、及び第３配線層１１８Ｃは、それぞれ金属、導電性金属窒化物、金属シリサイド、またはそれらの組み合わせからなる。例えば、第１配線層１１８Ａ、第２配線層１１８Ｂ、及び第３配線層１１８Ｃは、タングステン、モリブデン、チタン、コバルト、タンタル、ニッケル、タングステンシリサイド、チタンシリサイド、コバルトシリサイド、タンタルシリサイド、ニッケルシリサイドのような導電物質を含む。
【０１９４】
図３０Ａ及び図３０Ｂで、多層配線構造６３０が第１配線層１１８Ａ、第２配線層１１８Ｂ、及び第３配線層１１８Ｃを含む３層の配線構造を有すると例示されたが、本発明の技術的思想は、図３０Ａ及び図３０Ｂに例示されたところに限定されるものではない。例えば、第１周辺回路領域５１４のレイアウト、ゲートＧの種類及び配列によって多層配線構造６３０が２層または４層以上の多層配線構造を有してもよい。
【０１９５】
第１周辺回路領域５１４上には、複数の層間絶縁膜１１２Ａ、１１２Ｂ、１１２Ｃ、１１２Ｄを覆う半導体層５２０が形成されている。半導体層５２０上には、メモリセルアレイ領域５１２が形成されている。メモリセルアレイ領域５１２は、図１ないし図４Ｇを参照して集積回路素子１００、または図２１及び図２２を参照して集積回路素子２００が有するメモリセルアレイＭＣＡについて説明したところとほぼ同じ構成を有する。
【０１９６】
半導体層５２０には、複数の共通ソース領域５７２が形成される。複数の共通ソース領域５７２についてさらに詳細な構成は、図３を参照して共通ソース領域１６０について説明したところとほぼ同一である。
【０１９７】
複数の共通ソース領域５７２は、半導体層５２０内に不純物をドーピングして形成される。図３０Ａ及び図３０Ｂに例示されたように、複数の共通ソース領域５７２の深さは、半導体層５２０の厚さと実質的に同一である。これにより、複数の共通ソース領域５７２の底面は、第１周辺回路領域５１４を構成する複数の層間絶縁膜１１２Ａ、１１２Ｂ、１１２Ｃ、１１２Ｄのうち、最上層の層間絶縁膜と接触する。
【０１９８】
集積回路素子６００において、メモリセルアレイ領域５１２と第１周辺回路領域５１４は、第３方向（Ｚ方向）に延びる少なくとも１つの連結プラグ（図示せず）を通じて電気的に連結される。前記少なくとも１つの連結プラグは、第１周辺回路領域５１４を構成する複数の層間絶縁膜１１２Ａ、１１２Ｂ、１１２Ｃ、１１２Ｄのうち、少なくとも一部と、半導体層５２０を貫通して形成される。前記少なくとも１つの連結プラグによってメモリセルアレイ領域５１２に形成された配線構造と第１周辺回路領域５１４に形成された配線構造が電気的に連結可能に相互接続される。
【０１９９】
図３０Ａ及び図３０Ｂに例示した集積回路素子６００は、互いに異なる機能を有する第１レベル半導体素子及び第２レベル半導体素子が互いに異なるレベルで互いに垂直にオーバーラップされるように積層された多重層素子構造を有する。したがって、メモリセルアレイ領域５１２で複数の共通ソースラインＣＳＬの上部、及び複数のチャネル構造物ＣＨＳの上部に形成される多層配線構造の層数を減らす。これにより、メモリセルアレイ領域５１２で多層配線構造を構成する配線パターンの密度が過度に高くなることを防止し、集積回路素子の製造工程を単純化することができる。また、前記多層配線構造の金属配線層の積層数を減らすことで、金属配線による物理的ストレスを減少させて基板の反り現象を防止することができる。
【０２００】
図３１は、本発明の技術的思想による実施形態による集積回路素子を説明するための概略的な斜視図である。図３１において、図１ないし図３０Ｂと同じ参照符号は、同一部材を示し、ここでは、それらについての詳細な説明を略す。
【０２０１】
図３１を参照すれば、集積回路素子７００は、基板１０２と、基板１０２上に垂直方向に互いに重畳されるように積層された複数の下部ワードラインＬＷＬを含む下部スタックＬＳＴと、下部スタックＬＳＴ上に垂直方向に互いに重畳されるように積層された複数の上部ワードラインＵＷＬを含む上部スタックＵＳＴを含む。
【０２０２】
複数のチャネル構造物ＣＨＳが基板１０２上で下部スタックＬＳＴ及び上部スタックＵＳＴを垂直方向に貫通するように延びる。複数のチャネル構造物ＣＨＳは、複数のビットラインコンタクトパッド１８２を通じて複数のビットラインＢＬに連結される。下部スタックＬＳＴ及び上部スタックＵＳＴは、それぞれ図３及び図２１に例示したスタック構造物ＳＴのうちから選択されるいずれか１つのスタック構造物からなる。複数のチャネル構造物ＣＨＳは、それぞれ図２、図３、及び図２１に例示したチャネル構造物ＣＨＳのうちから選択されるいずれか１つのチャネル構造物を含む。
【０２０３】
複数の下部ワードラインＬＷＬ及び複数の上部ワードラインＵＷＬは、基板１０２から遠くなるほど、Ｙ方向幅が小さくなる。これにより、下部スタックＬＳＴ及び上部スタックＵＳＴは、それぞれピラミッド状を有する。複数の下部ワードラインＬＷＬそれぞれのＹ方向エッジ部分は、下部コンタクトパッドＣＰ１として用いられ、複数の上部ワードラインＵＷＬそれぞれのＹ方向エッジ部分は、上部コンタクトパッドＣＰ２として用いられる。図３１には、下部スタックＬＳＴ及び上部スタックＵＳＴでＹ方向両側エッジ部分が階段型構造を有する形態として図示したが、本発明の技術的思想は、これに限定されず、階段型構造が形成される方向は多様に選択される。
【０２０４】
複数の下部ワードラインＬＷＬは、下部コンタクトパッドＣＰ１に接する複数の下部コンタクトＣＯＮ１と、複数の下部コンタクトＣＯＮ１に連結された複数の配線７１２、７１４を通じてワードライン駆動回路（図示せず）に電気的に連結される。複数の上部ワードラインＵＷＬは、上部コンタクトパッドＣＰ２に接する複数の上部コンタクトＣＯＮ２と、複数の上部コンタクトＣＯＮ２に連結された複数の配線７２２、７２４を通じて前記ワードライン駆動回路（図示せず）に電気的に連結される。複数の上部ワードラインＵＷＬのうち、ストリング選択ラインＳＳＬとして使用される少なくとも１つの上部ワードラインＵＷＬは、複数の配線７２６を通じて選択ライン駆動回路（図示せず）に連結される。
【０２０５】
集積回路素子７００において、垂直方向に互いに重畳された下部スタックＬＳＴ及び上部スタックＵＳＴを含むことで、集積度が向上する。
【０２０６】
以上、本発明を望ましい実施形態を挙げて詳細に説明したが、本発明は、前記実施形態に限定されず、本発明の技術的思想及び範囲内で当該分野で通常の知識を有する者によって様々な変形及び変更が可能である。
【符号の説明】
【０２０７】
１００、１００ａ、１００ｂ、１００ｃ、１００ｄ、１００ｅ、１００ｆ、１００ｇ、１００ｈ、１００ｉ、１００ｊ、１００ｋ、１００ｌ、１００ｍ、１００ｎ、１００ｏ、２００、２００ａ、２００ｂ、２００ｃ、２００ｄ、２００ｅ、５００、６００、７００：集積回路素子
１３０、１３０ａ、１３０ｂ、１３０ｃ、１３０ｄ、１３０ｅ、１３０ｆ、１３０ｇ、１３０ｈ、１３０ｉ、１３０ｊ、１３０ｋ、１３０ｌ、２３０、２３０ａ、２３０ｂ、２３０ｃ、２３０ｄ、２３０ｅ：電荷貯蔵膜
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図５Ｈ】
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【図５Ｉ】
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【図５Ｊ】
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【図５Ｋ】
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【図５Ｌ】
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【図５Ｍ】
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【図５Ｎ】
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【図５Ｏ】
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【図５Ｐ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図７Ｇ】
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【図７Ｈ】
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【図７Ｉ】
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【図７Ｊ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３Ａ】
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【図２３Ｂ】
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【図２３Ｃ】
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【図２３Ｄ】
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【図２３Ｅ】
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【図２３Ｆ】
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【図２４Ａ】
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【図２４Ｂ】
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【図２４Ｃ】
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【図２５Ａ】
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【図２５Ｂ】
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【図２５Ｃ】
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【図２６Ａ】
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【図２６Ｂ】
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【図２７Ａ】
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【図２７Ｂ】
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【図２７Ｃ】
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【図２７Ｄ】
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【図２７Ｅ】
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【図２８Ａ】
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【図２８Ｂ】
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【図２８Ｃ】
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【図２８Ｄ】
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【図２８Ｅ】
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【図２９】
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【図３０Ａ】
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【図３０Ｂ】
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【図３１】
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