(57)【要約】【課題】信頼性の向上を図った半導体記憶装置を提供する。【解決手段】  第１のメモリセルに第１のデータを書き込む際に、隣接する第２のメモリセルに後から書き込まれる第２のデータを参照し、第２のデータの値が第１のしきい値レベルに対応した値である場合には、ベリファイ電圧を第１のベリファイ電圧に設定し、第２のデータの値が第１のしきい値レベルよりも大きい第２のしきい値レベルに対応した値である場合には、ベリファイ電圧を第１のベリファイ電圧よりも小さい第２のベリファイ電圧に設定する。【選択図】  図１０
2020042885.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
この基板と交差する第１方向及びこれと交差する第２方向に配設された複数のメモリセルを含み、前記メモリセルが、複数のしきい値レベルに対応した複数の値を示すデータを記憶可能なメモリセルアレイと、
前記メモリセルに対して所定の電圧を印加して、前記メモリセルのしきい値レベルを、記憶すべきデータの値に応じたしきい値レベルへ変化させ、前記メモリセルのしきい値レベルが所定のベリファイ電圧を超えたら前記データの書き込みを終了する制御回路と
を有する半導体記憶装置において、
前記メモリセルアレイは、第１のデータが記憶される第１のメモリセルと、この第１のメモリセルに隣接し前記第１のメモリセルよりも後に第２のデータが書き込まれる第２のメモリセルを有し、
前記制御回路は、前記第１のメモリセルに前記第１のデータを書き込む際に、前記第２のデータを参照し、前記第２のデータの値が第１のしきい値レベルに対応した値である場合には、前記ベリファイ電圧を第１のベリファイ電圧に設定し、前記第２のデータの値が前記第１のしきい値レベルよりも大きい第２のしきい値レベルに対応した値である場合には、前記ベリファイ電圧を前記第１のベリファイ電圧よりも小さい第２のベリファイ電圧に設定する
半導体記憶装置。
【請求項２】
前記メモリセルアレイは、第３のデータが記憶される第３のメモリセルと、第４のデータが記憶される第４のメモリセルとを有し、
前記第１のメモリセル及び前記第２のメモリセルは、前記第２方向に隣接し、
前記第３のメモリセル及び前記第４のメモリセルは、前記第２方向に隣接し、
前記第１のメモリセルと前記第２のメモリセルとの距離は、前記第３のメモリセルと前記第４のメモリセルとの距離よりも小さく、
前記制御回路は、前記第３のメモリセルに前記第３のデータを書き込む際に、前記第４のデータを参照し、前記第４のデータの値が第１のしきい値レベルに対応した値である場合には、前記ベリファイ電圧を第１のベリファイ電圧に設定し、前記第４のデータの値が前記第２のしきい値レベルに対応した値である場合には、前記ベリファイ電圧を前記第１のベリファイ電圧よりも小さく前記第２のベリファイ電圧よりも大きい第５のベリファイ電圧に設定する
請求項１記載の半導体記憶装置。
【請求項３】
基板と、
前記基板と交差する第１方向に直列に接続された複数のメモリセルを含む第１のメモリストリングと、
前記第１方向に直列に接続された複数のメモリセルを含み、前記第１のメモリストリングと前記第１方向と交差する第２方向に隣接する第２のメモリストリングと、
前記第１のメモリストリングのメモリセルにそれぞれ接続され前記第１方向に配列された複数の第１の導電層と、
前記第２のメモリストリングのメモリセルにそれぞれ接続され前記第１方向に配列された複数の第２の導電層と、
前記第１のメモリストリングの一端に接続された第３の導電層と、
を備え、前記メモリセルが複数のしきい値レベルに対応した複数の値を示すデータを記憶可能なメモリセルアレイと、
前記第１乃至第３の導電層に、複数の書き込みステップに従って所定の電圧を印加して、前記メモリセルのしきい値レベルを、記憶すべきデータの値に応じたしきい値レベルへ変化させ、前記メモリセルのしきい値レベルが所定のベリファイ電圧を超えたら、最終書き込みステップを行って前記データの書き込みを終了する制御回路と
を有する半導体記憶装置において、
前記メモリセルアレイは、第１のデータが記憶される第１のメモリセルと、この第１のメモリセルに隣接し前記第１のメモリセルよりも後に第２のデータが書き込まれる第２のメモリセルを有し、
前記制御回路は、前記第１のメモリセルに前記第１のデータを書き込む際に、前記第２のデータを参照し、前記第２のデータの値が第１のしきい値レベルに対応した値である場合には、前記最終書き込みステップで前記第３の導電層に印加する電圧を第１の電圧に設定し、前記第２のデータの値が前記第１のしきい値レベルよりも大きい第２のしきい値レベルに対応した値である場合には、前記最終書き込みステップで前記第３の導電層に印加する電圧を前記第１の電圧よりも大きい第２の電圧に設定する
半導体記憶装置。
【請求項４】
前記メモリセルアレイは、第３のデータが記憶される第３のメモリセルと、第４のデータが記憶される第４のメモリセルとを有し、
前記第１のメモリセル及び前記第２のメモリセルは、前記第２方向に隣接し、
前記第３のメモリセル及び前記第４のメモリセルは、前記第２方向に隣接し、
前記第１のメモリセルと前記第２のメモリセルとの距離は、前記第３のメモリセルと前記第４のメモリセルとの距離よりも小さく、
前記制御回路は、前記第３のメモリセルに前記第３のデータを書き込む際に、前記第４のデータを参照し、前記第４のデータの値が第１のしきい値レベルに対応した値である場合には、前記最終書き込みステップで前記第３の導電層に印加する電圧を第１の電圧に設定し、前記第４のデータの値が前記第２のしきい値レベルに対応した値である場合には、前記最終書き込みステップで前記第３の導電層に印加する電圧を前記第１の電圧よりも大きく前記第２の電圧よりも小さい第５の電圧に設定する
請求項３記載の半導体記憶装置。
【請求項５】
前記第３のメモリセル及び前記第４のメモリセルは、前記第１のメモリセル及び前記第２のメモリセルと前記第１方向の異なる位置に配置され、
前記第１のメモリセル及び前記第２のメモリセルは、前記第３のメモリセル及び前記第４のメモリセルよりも前記基板に近い
請求項２又は４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
大容量データを記憶する半導体記憶装置として、例えば基板と、この基板の表面と交差する第１方向及びこれと交差する第２方向に配設された複数のメモリセルを含むメモリセルアレイを有する半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第９９８４７５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、信頼性の向上を図った半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、基板と、この基板と交差する第１方向及びこれと交差する第２方向に配設された複数のメモリセルを含み、前記メモリセルが、複数のしきい値レベルに対応した複数の値を示すデータを記憶可能なメモリセルアレイと、前記メモリセルに対して所定の電圧を印加して、前記メモリセルのしきい値レベルを、記憶すべきデータの値に応じたしきい値レベルへ変化させ、前記メモリセルのしきい値レベルが所定のベリファイ電圧を超えたら前記データの書き込みを終了する制御回路とを有する。前記メモリセルアレイは、第１のデータが記憶される第１のメモリセルと、この第１のメモリセルに隣接し前記第１のメモリセルよりも後に第２のデータが書き込まれる第２のメモリセルを有する。前記制御回路は、前記第１のメモリセルに前記第１のデータを書き込む際に、前記第２のデータを参照し、前記第２のデータの値が第１のしきい値レベルに対応した値である場合には、前記ベリファイ電圧を第１のベリファイ電圧に設定し、前記第２のデータの値が前記第１のしきい値レベルよりも大きい第２のしきい値レベルに対応した値である場合には、前記ベリファイ電圧を前記第１のベリファイ電圧よりも小さい第２のベリファイ電圧に設定する。
【０００６】
実施形態に係る他の半導体記憶装置は、基板と、メモリセルアレイと、制御回路とを有する。前記メモリセルアレイは、第１及び第２のメモリストリングと第１乃至第３の導電層を含む。前記第１のメモリストリングは、前記基板と交差する第１方向に直列に接続された複数のメモリセルを含む。前記第２のメモリストリングは、前記第１方向に直列に接続された複数のメモリセルを含み、前記第１のメモリストリングと前記第１方向と交差する第２方向に隣接する。複数の前記第１の導電層は、前記第１のメモリストリングのメモリセルにそれぞれ接続され前記第１方向に配列される。複数の前記第２の導電層は、前記第２のメモリストリングのメモリセルにそれぞれ接続され前記第１方向に配列される。前記第３の導電層は、前記第１のメモリストリングの一端に接続される。前記メモリセルは、複数のしきい値レベルに対応した複数の値を示すデータを記憶可能である。前記制御回路は、第１乃至第３の導電層に、複数の書き込みステップに従って所定の電圧を印加して、前記メモリセルのしきい値レベルを、記憶すべきデータの値に応じたしきい値レベルへ変化させ、前記メモリセルのしきい値レベルが所定のベリファイ電圧を超えたら、最終書き込みステップを行って前記データの書き込みを終了する。
【０００７】
前記メモリセルアレイは、第１のデータが記憶される第１のメモリセルと、この第１のメモリセルに隣接し前記第１のメモリセルよりも後に第２のデータが書き込まれる第２のメモリセルを有する。前記制御回路は、前記第１のメモリセルに前記第１のデータを書き込む際に、前記第２のデータを参照し、前記第２のデータの値が第１のしきい値レベルに対応した値である場合には、前記最終書き込みステップで前記第３の導電層に印加する電圧を第１の電圧に設定し、前記第２のデータの値が前記第１のしきい値レベルよりも大きい第２のしきい値レベルに対応した値である場合には、前記最終書き込みステップで前記第３の導電層に印加する電圧を前記第１の電圧よりも大きい第２の電圧に設定する。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体記憶装置のブロック図である。
【図２】同半導体記憶装置のメモリセルアレイの一部の等価回路図である。
【図３】同メモリセルアレイの構成を示す模式的斜視図である。
【図４】同メモリセルアレイの構成を示す模式的平面図である。
【図５】図４の模式的なＡ−Ａ′断面図である。
【図６Ａ】同メモリセルアレイの任意のワード線に沿った断面図である。
【図６Ｂ】同メモリセルアレイの任意のワード線に沿った断面図である。
【図７】同メモリセルのしきい値電圧とメモリセル数とベリファイ電圧との関係を示す図である。
【図８】同半導体記憶装置のセンスアンプモジュールのブロック図である。
【図９】同データ書き込み処理を示すシーケンサのフローチャートである
【図１０】同書き込みデータとベリファイ電圧との関係を示す図である。
【図１１】同データ書き込み時のワード線及びビット線に印加する電圧を示す波形図である。
【図１２】同データ書き込み時のワード線及びビット線に印加する電圧を示す波形図である。
【図１３】第２の実施形態に係る半導体記憶装置のメモリセルのしきい値電圧とメモリセル数とベリファイ電圧との関係を示す図である。
【図１４】同書き込みデータとベリファイ電圧との関係を示す図である。
【図１５】第３の実施形態に係る半導体記憶装置のメモリセルの模式的断面図である。
【図１６】第４の実施形態に係る半導体記憶装置の書き込み動作としきい値レベルの変化を示す図である。
【図１７】同書き込みデータと最終書き込み時のビット線電圧との関係を示す図である。
【図１８】同データ書き込み時のワード線及びビット線に印加する電圧を示す波形図である。
【図１９】第５の実施形態に係る半導体記憶装置の各データに対応するしきい値レベルとビットデータとの関係を示す図である。
【図２０】同書き込みデータとベリファイ電圧との関係を示す図である。
【図２１】第６の実施形態に係る半導体記憶装置のしきい値レベルの分布を示す図である。
【図２２】同半導体記憶装置の書き込み順序を示す図である。
【図２３】第７の実施形態に係る半導体記憶装置のしきい値レベルの分布を示す図である。
【図２４】同半導体記憶装置の書き込み順序を示す図である。
【図２５】第８の実施形態に係る半導体記憶装置の書き込み順序を示す図である。
【図２６】第９の実施形態に係る半導体記憶装置の書き込み順序を示す図である。
【発明を実施するための形態】
【０００９】
以下、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。なお、以下の実施形態はあくまで一例であり、本発明を限定する意図で示されるものではない。
【００１０】
［第１の実施形態］
［構成］
図１は、第１の実施形態に係る半導体記憶装置のブロック図である。
本実施形態に係る半導体記憶装置１０は、メモリセルアレイ１１と、このメモリセルアレイ１１に対するデータの消去、書き込み及び読み出しを制御する制御回路とを含む。制御回路は、本実施形態では、センスアンプモジュール１２、ロウデコーダ１３、入出力回路１４、レジスタ１５〜１７、コントローラ１８、シーケンサ１９及び電圧生成回路２０を備える。しかし、ここに示す制御回路の構成は、あくまで一例であって、少なくともデータの書き込み機能を有する他の構成とすることもできる。
【００１１】
メモリセルアレイ１１は、複数のメモリブロックＢＬＫを備えている。メモリブロックＢＬＫは、ビット線及びワード線に接続された複数の不揮発性のメモリセルの集合であり、例えばデータの消去単位となる。メモリセルアレイ１１は、各メモリセルにおいて、１ビットのデータ又は２ビット以上の多値データを記憶する。
【００１２】
センスアンプモジュール１２は、図示しない外部のコントローラと、入出力回路１４を介してデータＤＡＴをやり取りし、データＤＡＴを一時的に記憶する複数のデータラッチと、メモリセルアレイ１１に対してデータを書き込み、メモリセルアレイ１１からデータを読み出すセンスアンプと、アクセスの対象となるメモリブロックＢＬＫのビット線を選択するカラムアドレスデコーダとを含む。
【００１３】
ロウデコーダ１３は、読み出し動作及び書き込み動作を行う対象のメモリセルに対応するワード線を選択する。そしてロウデコーダ１３は、選択したワード線と非選択のワード線に対してそれぞれ所定の電圧を印加する。
【００１４】
入出力回路１４は、外部のコントローラとの間で、所定のビット幅、この例では８ビット幅の入出力信号Ｉ／Ｏ（Ｉ／Ｏ１〜Ｉ／Ｏ８）を送信及び受信する。例えば入出力回路１４は、外部のコントローラから入出力信号Ｉ／Ｏに含まれたデータＤＡＴ、アドレスＡＤＤ及び各種コマンドＣＭＤを受信する。また、入出力回路１４は、センスアンプモジュール１２から転送された読み出しデータＤＡＴ及びシーケンサ１９から出力されたステータス情報ＳＴを入出力信号Ｉ／Ｏとして外部のコントローラに送信する。
【００１５】
また、半導体記憶装置１０は、レジスタ１５〜１７として、アドレスレジスタ１５、コマンドレジスタ１６及びステータスレジスタ１７を有する。アドレスレジスタ１５は、入出力回路１４からアドレス情報ＡＤＤを受け取り、このアドレス情報ＡＤＤを保持する。アドレスレジスタ１５は、アドレス情報ＡＤＤに含まれたカラムアドレスＣＡ及びロウアドレスＲＡをそれぞれ、センスアンプモジュール１２及びロウデコーダ１３に転送する。コマンドレジスタ１６は、入出力回路１４からコマンドＣＭＤを受け取り、コマンドＣＭＤを保持する。コマンドレジスタ１６に保持されたコマンドＣＭＤは、シーケンサ１９に供給される。ステータスレジスタ１７は、シーケンサ１９から供給されたステータス情報ＳＴを保持する。ステータス情報ＳＴは、例えばシーケンサ１９の動作状態を示す情報を含む。
【００１６】
コントローラ１８は、外部のコントローラから各種コントロール信号を受信し、入出力回路１４及びシーケンサ１９を制御する。このコントロール信号には、例えばチップイネーブル信号ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥ、リードイネーブル信号ＲＥ、及びライトプロテクト信号ＷＰ等が含まれる。
【００１７】
シーケンサ１９は、半導体記憶装置１０全体の動作を制御する。具体的には、シーケンサ１９は、コマンドレジスタ１６から転送されたコマンドＣＭＤに基づいてセンスアンプモジュール１２、ロウデコーダ１３、電圧生成回路２０等を制御し、データの消去動作、書き込み動作及び読み出し動作等を実行する。
【００１８】
電圧生成回路２０は、シーケンサ１９の指示に基づいてデータの消去動作、書き込み動作及び読み出し動作に必要な所定の電圧を生成する。電圧生成回路２０は、生成した電圧をメモリセルアレイ１１、センスアンプモジュール１２及びロウデコーダ１３に供給する。ビット線に供給される書き込み電圧及び書き込み禁止電圧、並びにワード線に供給される書き込み電圧、ベリファイ電圧等も、この電圧生成回路２０によって生成される。
【００１９】
図２は、メモリセルアレイ１１の一部を示す模式的な等価回路図である。
なお、以後の説明において、メモリストリングＭＳ内で直列接続されるメモリセルＭＣが配列される方向（基板の表面と交差する方向）をＺ方向、このＺ方向と交差する方向で且つビット線ＢＬが延びる方向をＸ方向、これらＸ方向及びＺ方向と交差する方向でワード線ＷＬが延びる方向をＹ方向と呼ぶことがある。また、“ＭＵｙｘ”，“ＭＳｙｘ”，“ＭＣｙｘｚ”等の表記は、Ｙ方向のｙ番目、Ｘ方向のｘ番目、Ｚ方向のｚ番目を示している。ここで、ｘ，ｙ，ｚ＝０，１，２，…である。また、“ＷＬｚｅ”は、Ｚ方向のｚ番目、Ｘ方向の偶数番目のワード線を示し、“ＷＬｚｏ”は、Ｚ方向のｚ番目、Ｘ方向の奇数番目のワード線であることを示している。また、これらの構成を総称する場合には、ｘ，ｙ，ｚ，ｅ，ｏを付さない場合もある。
【００２０】
図２において、メモリセルアレイ１１は、複数のメモリユニットＭＵｙｘ（ＭＵ００，ＭＵ１０，ＭＵ２０，ＭＵ３０等）を備える。これら複数のメモリユニットＭＵｙｘは、それぞれ２つのメモリストリングＭＳｙｘ，ＭＳｙｘ＋１（ＭＳ２０，ＭＳ２１等）を備える。２つのメモリストリングＭＳｙｘ，ＭＳｙｘ＋１は、Ｘ方向に隣接し、それぞれ電気的に独立である。
【００２１】
メモリストリングＭＳｙｘ，ＭＳｙｘ＋１は、それぞれＺ方向に直列に接続された複数のメモリセルＭＣを備える。メモリセルＭＣは、半導体膜と、ゲート絶縁膜と、ゲート電極とを備える電界効果型のトランジスタである。半導体膜は、チャネル領域として機能する。ゲート絶縁膜は、データを記憶可能なメモリ部を備える。このメモリ部は、例えば、窒化シリコン膜（ＳｉＮ）又はフローティングゲート等の電荷蓄積膜である。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。ゲート電極は、ワード線ＷＬｚｅ，ＷＬｚｏに接続される。
【００２２】
メモリユニットＭＵｙｘは、メモリストリングＭＳｙｘ，ＭＳｙｘ＋１の一端に接続されたドレイン選択トランジスタＳＴＤと、メモリストリングＭＳｙｘ，ＭＳｙｘ＋１の他端に接続されたソース選択トランジスタＳＴＳを含む。メモリストリングＭＳｙｘ，ＭＳｙｘ＋１の一端は、それぞれドレイン選択トランジスタＳＴＤを介して共通のビット線ＢＬに接続される。メモリストリングＭＳｙｘ，ＭＳｙｘ＋１の他端は、それぞれソース選択トランジスタＳＴＳを介して共通のソース線ＳＬに接続される。
【００２３】
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、半導体膜と、ゲート絶縁膜と、ゲート電極とを備える電界効果型のトランジスタである。半導体膜は、チャネル領域として機能する。ドレイン選択トランジスタＳＴＤのゲート電極は、ドレイン選択ゲート線ＳＧＤ０，ＳＧＤ１に接続される。ソース選択トランジスタＳＴＳのゲート電極は、ソース選択ゲート線ＳＧＳ０，ＳＧＳ１に接続される。
メモリストリングＭＳｙｘ内に接続されたメモリセルＭＣのゲート電極は、ワード線ＷＬｚｅ，ＷＬｚｏの一方に接続され、メモリストリングＭＳｙｘ＋１内に接続されたメモリセルＭＣのゲート電極は、ワード線ＷＬｚｅ，ＷＬｚｏの他方に接続される。メモリストリングＭＳｙｘの一端に接続されたドレイン選択トランジスタＳＴＤのゲート電極は、ドレイン選択ゲート線ＳＧＤ０，ＳＧＤ１の一方に接続され、メモリストリングＭＳｙｘ＋１の一端に接続されたドレイン選択トランジスタＳＴＤのゲート電極は、ドレイン選択ゲート線ＳＧＤ０，ＳＧＤ１の他方に接続される。メモリストリングＭＳｙｘの他端に接続されたソース選択トランジスタＳＴＳのゲート電極は、ソース選択ゲート線ＳＧＳ０，ＳＧＳ１の一方に接続され、メモリストリングＭＳｙｘ＋１の他端に接続されたソース選択トランジスタＳＴＳのゲート電極は、ソース選択ゲート線ＳＧＳ０，ＳＧＳ１の他方に接続される。
【００２４】
Ｙ方向に隣接するメモリユニットＭＵｙｘ，ＭＵｙ＋２ｘ＋１の隣接するメモリストリングＭＳｙｘ，ＭＳｙ＋２ｘ＋１同士は、共通のワード線ＷＬｚｅ（又はＷＬｚｏ）、ドレイン選択ゲート線ＳＧＤ０（又はＳＧＤ１）及びソース選択ゲート線ＳＧＳ０（又はＳＧＳ１）に接続される。同一メモリブロックＢＬＫ内で、Ｘ方向の偶数番目のワード線ＷＬｚｅは共通接続され、Ｘ方向の奇数番目のワード線ＷＬｚｏも共通接続されている。また、メモリブロックＢＬＫよりも小さい範囲で、ビット線ＢＬが唯一のメモリユニットＭＵと接続するサブブロック内で、Ｘ方向の偶数番目のドレイン選択ゲート線ＳＧＤ０及びソース選択ゲート線ＳＧＳ０は共通接続され、Ｘ方向の奇数番目のドレイン選択ゲート線ＳＧＤ１及びソース選択ゲート線ＳＧＳ１も共通接続されている。
【００２５】
図３はメモリセルアレイ１１の一部の構成を示す模式的斜視図、図４は同じく模式的平面図、図５は図４のＡ−Ａ′線で切断し矢印方向に見た模式的断面図をそれぞれ示している。ここで、図５に示されるメモリセルアレイ１１のＸ方向断面は、各ビット線ＢＬがそれぞれ唯一のメモリユニットＭＵと接続する範囲である、前述したサブブロックの部分と対応している。なお、以後の説明において、Ｚ方向に基板から離れる向きを「上」、Ｚ方向に基板に近づく向きを「下」と表記することがある。また、Ｚ方向を第１の方向、Ｘ方向を第２の方向と対応付けることもある。
【００２６】
本実施形態に係る半導体記憶装置１０は、基板１００と、基板１００の上方に設けられたメモリセルアレイ１１とを備える。メモリセルアレイ１１は、それぞれ、Ｚ方向に交互に配設された複数の導電層１１０及び絶縁層１１１と、これら導電層１１０及び絶縁層１１１の積層体の上方及び下方に配置された導電層１１２及び１１３とを含む積層構造体ＬＳを備える。基板１００と積層構造体ＬＳとの間には、基板１００側から順に絶縁層１１４及び配線層１１５が設けられる。積層構造体ＬＳには、Ｘ方向に所定間隔でメモリトレンチＭＴが設けられる。メモリトレンチＭＴは、Ｙ方向及びＺ方向に延び、積層構造体ＬＳをＸ方向に分断する。
【００２７】
基板１００は、例えば、単結晶シリコン（Ｓｉ）等の半導体基板である。基板１００の表面には、例えば、前述した制御回路を構成するトランジスタ及び配線等が設けられても良い。導電層１１０、１１２及び１１３は、例えば窒化チタン（ＴｉＮ）とタングステン（Ｗ）との積層膜や、不純物が注入された多結晶シリコン（ｐ−Ｓｉ）等から構成される。
【００２８】
導電層１１０、１１２及び１１３は、メモリトレンチＭＴでＸ方向に分断されることによって、Ｘ方向に独立したＹ方向に延びる板状の電極となる。
図５に示すように、複数の導電層１１０は、それぞれワード線ＷＬ及びメモリセルＭＣ（図２）のゲート電極として機能する。導電層１１２は、ドレイン選択ゲート線ＳＧＤ及びドレイン選択トランジスタＳＴＤ（図２）のゲート電極として機能する。導電層１１３は、ソース選択ゲート線ＳＧＳ及びソース選択トランジスタＳＴＳ（図２）のゲート電極として機能する。複数の導電層１１０，１１２及び１１３の間、導電層１１２の上層及び導電層１１３の下層に形成された絶縁層１１１は、例えば酸化シリコン（ＳｉＯ２）等により構成される。なお、導電層１１０と導電層１１２，１１３との間にダミーのワード線を配置しても良い。
【００２９】
以下、Ｘ方向に隣接する２つの積層構造体ＬＳに着目した場合に、一方の積層構造体ＬＳに含まれる複数の導電層１１０を第１の導電層１１０ａ、他方の積層構造体ＬＳに含まれる複数の導電層１１０を第２の導電層１１０ｂと呼ぶことがある。第１の導電層１１０ａは、偶数番目のワード線ＷＬｚｅに相当し、第２の導電層１１０ｂは奇数番目のワード線ＷＬｚｏに相当する。
【００３０】
メモリトレンチＭＴには、酸化シリコン（ＳｉＯ２）等の絶縁層１１８が埋めこまれている。積層構造体ＬＳと絶縁層１１８との間には、Ｚ方向及びＹ方向に延びるゲート絶縁膜１１６及び半導体膜１１７が設けられている。半導体膜１１７は、例えば、ノンドープの多結晶シリコン（ｐ−Ｓｉ）等から構成され、メモリセルＭＣ、ドレイン選択トランジスタＳＴＤ及びソース選択トランジスタＳＴＳのチャネル領域として機能する。
【００３１】
半導体膜１１７と導電層１１０との間に配置されたゲート絶縁膜１１６は、例えば図３に拡大図を示す様に、トンネル絶縁膜１１６ａ、電荷蓄積膜１１６ｂ及びブロック絶縁膜１１６ｃを備える。トンネル絶縁膜１１６ａ及びブロック絶縁膜１１６ｃは、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜１１６ｂは、例えば、窒化シリコン（ＳｉＮ）等の絶縁膜である。なお、ゲート絶縁膜１１６に含まれる膜の一部又は全部は、メモリセルＭＣ毎に分断されても良い。また、ブロック絶縁膜１１６ｃは、酸化シリコン（ＳｉＯ２）の絶縁膜及びアルミナ（Ａｌ２Ｏ３）の絶縁膜を積層して含むものでも良い。
【００３２】
第１の導電層１１０ａと、第１の導電層１１０ａ側のゲート絶縁膜１１６及び半導体膜１１７は、第１のメモリセルＭＣｙｘｚを構成する。また、第２の導電層１１０ｂと、第２の導電層１１０ｂ側のゲート絶縁膜１１６及び半導体膜１１７は、第２のメモリセルＭＣｙｘ＋１ｚを構成する。メモリセルＭＣｙｘｚ，ＭＣｙｘ＋１ｚ は、それぞれ導電層１１０ａ，１１０ｂに印加された電圧に基づいて、半導体膜１１７と電荷蓄積膜１１６ｂとの間でトンネル絶縁膜１１６ａを介した電子の授受を行い、電荷蓄積膜１１６ｂの蓄積電子量に応じたオン、オフのしきい値電圧を変化させる。
【００３３】
メモリトレンチＭＴに沿ってＹ方向に所定間隔でＺ方向に延びる柱状の絶縁部１１９が設けられている。絶縁部１１９は、例えば、酸化シリコン（ＳｉＯ２）等により構成される。絶縁部１１９は、Ｘ方向の幅が、メモリトレンチＭＴの両側の半導体膜１１７及びゲート絶縁膜１１６を分断できる幅に設定され、Ｚ方向の長さがメモリトレンチＭＴのＺ方向の長さとほぼ等しい。これにより、Ｙ方向に隣接する絶縁部１１９の間にＸ方向及びＹ方向に独立する一対のメモリストリングＭＳが形成される。
【００３４】
配線層１１５は、Ｘ方向及びＹ方向に延伸する板状の導電層である。配線層１１５は、例えば不純物が注入された多結晶シリコン（ｐ−Ｓｉ）等の導電層であり、半導体膜１１７の下端部と接続され、ソース線ＳＬ（図２）として機能する。なお、ソース線ＳＬの構造は適宜変更可能である。例えば、ソース線ＳＬは、基板１００の表面の一部であっても良い。また、ソース線ＳＬは、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）等の金属層を含んでも良い。
【００３５】
なお、図示しないが、上記積層構造体ＬＳの上方には、Ｘ方向に延び、Ｙ方向に配列された複数の第３の導電層が設けられており、この第３の導電層が半導体膜１１７の上端と接続されるビット線ＢＬを構成する。
【００３６】
図４には、メモリセルアレイ１１の任意の導電層１１０に沿った模式的な断面図が示されている。メモリユニットＭＵｙｘは、同一のメモリトレンチＭＴを挟んでＸ方向に隣接する一対のメモリストリングＭＳｙｘ，ＭＳｙｘ＋１（例えば、ＭＳ００，ＭＳ０１）を含む。図４に示すように、この実施形態では、Ｘ方向に隣接するメモリトレンチＭＴ間では、メモリユニットＭＵｙｘのＹ方向位置が互いに半ピッチ分ずれるように配置されている。ビット線ＢＬ０〜ＢＬ７は、Ｘ方向に延びる。ビット線ＢＬのＹ方向のピッチは、Ｙ方向に配置されたメモリユニットＭＵｙｘのピッチの例えば１／４に設定されている。一つのメモリユニットＭＵｙｘの上部には、２本のビット線ＢＬが配置される。Ｘ方向に隣接する２つのメモリユニットＭＵｙｘ，ＭＵｙｘ＋２は、互いに異なるビット線ＢＬと接続される。例えば、メモリユニットＭＵ００のメモリストリングＭＳ００，ＭＳ０１はビット線ＢＬ０に接続され、これとＸ方向に隣接するメモリユニットＭＵ０２のメモリストリングＭＳ０２，ＭＳ０３は、ビット線ＢＬ１と接続される。
【００３７】
図６Ａ，Ｂ は、図５の任意のワード線に沿ったＸＹ平面と平行な断面図である。
同図Ａに示すように、ワード線ＷＬｚｅがアクティブになるときは、ワード線ＷＬｚｅと接続されたメモリセルＭＣ００ｚ、ＭＣ０２ｚ、ＭＣ１１ｚ、ＭＣ１３ｚ、ＭＣ２０ｚ、ＭＣ２２ｚ、ＭＣ３１ｚ、ＭＣ３３ｚに対してアクセスがなされる。これらメモリセルＭＣ００ｚ〜ＭＣ３３ｚに書き込み、又はこれらメモリセルＭＣ００ｚ〜ＭＣ３３ｚから読み出される各ビットデータが、データの書き込み及び読み出しの単位となる１ページとなる。また、同図Ｂに示すように、ワード線ＷＬｚｏがアクティブになるときは、ワード線ＷＬｚｏと接続されたメモリセルＭＣ０１ｚ、ＭＣ０３ｚ、ＭＣ１０ｚ、ＭＣ１２ｚ、ＭＣ２１ｚ、ＭＣ２３ｚ、ＭＣ３０ｚ、ＭＣ３２ｚに対してアクセスがなされる。これらメモリセルＭＣ０１ｚ〜ＭＣ３２ｚに書き込み、又はこれらメモリセルＭＣ０１ｚ〜ＭＣ３２ｚから読み出される各ビットデータが、データの書き込み及び読み出しの単位となる１ページを構成する。
【００３８】
以下の説明では、ワード線ＷＬｚｅに接続されたメモリセルＭＣ００ｚを第１のメモリセルとして“ＭＣ００”と表記し、ワード線ＷＬｚｏに接続されたメモリセルＭＣ０１ｚを第２のメモリセルとして“ＭＣ０１”と表記することがある。また、メモリセルＭＣ００は、メモリセルＭＣ０１に先立って第１のデータＤ０が書き込まれ、メモリセルＭＣ１とＸ方向に隣接する。メモリセルＭＣ０１には、第２のデータＤ１が書き込まれる。
【００３９】
［データの書き込み動作］
次に、以上のように構成された半導体記憶装置１０のデータ書き込み動作について説明する。
図７は、メモリセルＭＣのしきい値電圧とメモリセル数とベリファイ電圧との関係を示している。本実施形態では、各メモリセルＭＣに２ビット（４値）のデータを記憶する。この場合、メモリセルＭＣ００，ＭＣ０１のそれぞれと共通のワード線ＷＬｚｅ，ＷＬｚｏに接続される複数のメモリセルＭＣには、それぞれ２ページ分のデータが書き込まれることになる。
メモリセルＭＣに書き込まれる２ビットのデータの値は、“１１”，“０１”，“００”，“１０”の４値であり、それぞれ対応するしきい値電圧の分布をＥｒ，Ａ，Ｂ，Ｃで表記する。以後、これらＥｒ，Ａ，Ｂ，Ｃをデータの値Ｅｒ，Ａ，Ｂ，Ｃと称することもある。Ｅｒ（“１１”）は、消去状態のメモリセルＭＣのしきい値電圧分布を示し、負のしきい値分布である。Ａ（“０１”），Ｂ（“００”），Ｃ（“１０”）は、消去状態ＥｒのメモリセルＭＣに書き込み電圧Ｖｐｒｇを印加して、書き込み動作によって増加させたしきい値電圧分布である。しきい値電圧分布の大きさは、Ｅｒ≦Ａ≦Ｂ≦Ｃである。各値Ａ，Ｂ，Ｃの書き込み終了を判定するためのベリファイ電圧は、それぞれＶａ１，Ｖｂ１，Ｖｃ１となっており、Ｖａ１＜Ｖｂ１＜Ｖｃ１である。
【００４０】
回路の微細化に伴い、メモリセルＭＣ００，ＭＣ０１のように、メモリセル間の距離が小さくなると、メモリセルＭＣ００，ＭＣ０１間の寄生容量によるセル間干渉が問題となる。例えば、メモリセルＭＣ００にデータを書き込んだ後、これと隣接するメモリセルＭＣ０１にデータを書き込むときに、メモリセルＭＣ００のしきい値電圧が、メモリセルＭＣ０１との容量結合により増加してしまうことがある。
【００４１】
そこで、本実施形態では、メモリセルＭＣ００へのデータＤ０の書き込みに際して、その後に書き込み動作が行われるメモリセルＭＣ０１の書き込みデータＤ１を参照する。メモリセルＭＣ０１に書き込むデータＤ１の値がＡ，Ｂ，Ｃであれば、メモリセルＭＣ００へのデータ書き込みの際に、ベリファイ電圧を通常よりも少し小さく設定しておき、しきい値電圧を目標とするしきい値電圧よりも低く書き込む。これを示したのが、図７の破線の分布Ａ′，Ｂ′，Ｃ′である。この場合、Ａ，Ｂ，Ｃのデータ書き込み時のベリファイ電圧は、それぞれベリファイ電圧Ｖａ１，Ｖｂ１，Ｖｃ１よりも小さいＶａ２，Ｖｂ２，Ｖｃ２に設定される。すなわち、Ｖａ２＜Ｖａ１＜Ｖｂ２＜Ｖｂ１＜Ｖｃ２＜Ｖｃ１である。これにより、後続するメモリセルＭＣ０１の書き込みがなされた後には、セル間干渉によってメモリセルＭＣ００のしきい値電圧が上昇し、目標とするしきい値電圧に設定することができる。
【００４２】
図８は、このような書き込み方法を実現するためのセンスアンプモジュール１２の構成例を示すブロック図である。センスアンプモジュール１２は、ビット線ＢＬ０〜ＢＬ７にそれぞれ対応した複数のセンスアンプユニット１２０を備える。各センスアンプユニット１２０は、センスアンプＳＡ、演算部ＯＰ、並びに５つのラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ及びＸＤＬを備える。
【００４３】
センスアンプＳＡは、対応するビット線ＢＬに読み出されたデータをセンスし、また書き込みデータに応じてビット線ＢＬに電圧を印加する。センスアンプＳＡは、読み出し時には、例えばシーケンサ１９から与えられたストローブ信号ＳＴＢによって読み出しデータを確定させる。そして、確定したデータをラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ、及びＸＤＬのいずれかに転送する。
【００４４】
ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ及びＤＤＬは、読み出しデータ及び書き込みデータを一時的に保持する。本実施形態においては、メモリセルＭＣ００へのデータ書き込み時に、書き込むデータＤ０のＬ（Ｌｏｗｅｒ）ページ及びＵ（Ｕｐｐｅｒ）ページ、並びに隣接するメモリセルＭＣ０１に書き込まれるデータＤ１のＬページ及びＵページの計４ページ分と、書き込み終了又は禁止のフラグＦＬＧを保持するための１ビット分を、このラッチ回路ＡＤＬ，ＢＤＬ，ＣＤＬ，ＤＤＬ及びＸＤＬで保持する。
【００４５】
演算部ＯＰは、センスアンプＳＡ、ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ、及びＸＤＬに保持されているデータに対して種々の論理演算を行う。本実施形態のように、Ｅｒと、Ａ，Ｂ，Ｃの２つの状態を区別してベリファイ電圧を切り替える場合、ＬページとＵページの２ビットをＡＮＤ演算した結果の１ビット分のみをラッチ回路に保持するようにしても良い。この場合、ラッチ回路を１つ減らすことができる。
【００４６】
これらのセンスアンプＳＡ、ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＤＤＬ、並びに演算部ＯＰは、互いにデータを送受信可能なようにバスによって接続されている。そしてこのバスは、更にラッチ回路ＸＤＬに接続されている。
【００４７】
センスアンプモジュール１２におけるデータの入出力は、ラッチ回路ＸＤＬを介して行われる。ラッチ回路ＸＤＬは、半導体記憶装置１０のキャッシュメモリとして機能する。したがって、ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＤＤＬが使用中であったとしても、ラッチ回路ＸＤＬが空いていれば、半導体記憶装置１０はレディ状態となることができる。
【００４８】
次に、データの書き込み処理について説明する。図９は、データ書き込み処理を示すシーケンサ１９のフローチャートである。本実施形態では、各メモリセルＭＣに１回のシーケンスでデータを最後まで書き込むフルシーケンスによる書き込み処理を実行する。
【００４９】
まず、メモリセルＭＣ００に書き込むデータＤ０を、外部のコントローラから入出力回路１４を介してラッチ回路ＸＤＬに１ページずつロードし、このデータＤ０をラッチ回路ＡＤＬ，ＢＤＬに順次転送する（Ｓ１１）。
次に、後で書き込みが行われる隣接するメモリセルＭＣ０１に書き込むデータＤ１を、外部のコントローラから入出力回路１４を介してラッチ回路ＸＤＬに１ページずつロードし、このデータＤ１をラッチ回路ＣＤＬ，ＤＤＬに順次転送する（Ｓ１２）。
【００５０】
データＤ０，Ｄ１に基づいて、データの書き込み処理（Ｓ１３）と、書き込みベリファイ処理（Ｓ１４）とを順次実行する。ビット線ＢＬ毎、及びベリファイ電圧毎にベリファイパスを確認し（Ｓ１５）、Ｌページ及びＵページに対応する２ページ分の全てのデータの書き込みが終了するまで、書き込み処理時にメモリセルＭＣ００に印加される書き込み電圧を順次上げていきながら、データ書き込み処理（Ｓ１３）と、書き込みベリファイ処理（Ｓ１４）とを繰り返す。２ページ分の全てのデータの書き込みが終了したら、書き込み処理を終了する。
【００５１】
図１０は、メモリセルＭＣ００，ＭＣ０１に書き込むデータＤ０，Ｄ１と、メモリセルＭＣ００の書き込みベリファイ時に選択するベリファイ電圧との関係を示す。
【００５２】
（１）メモリセルＭＣ００の書き込みデータＤ０がＥｒの場合
この場合には、データの書き込みが行われないので、ベリファイ電圧は設定されない。
【００５３】
（２）メモリセルＭＣ００に値Ａを書き込む場合
この場合には、メモリセルＭＣ０１に書き込むデータＤ１を参照し、データＤ１がＥｒの場合には、ベリファイ電圧はＶａ１に設定され、データＤ１がＡ，Ｂ又はＣである場合には、ベリファイ電圧はＶａ２に設定される。
【００５４】
（３）メモリセルＭＣ００に値Ｂを書き込む場合
この場合には、メモリセルＭＣ０１に書き込むデータＤ１を参照し、データＤ１がＥｒの場合には、ベリファイ電圧はＶｂ１に設定され、データＤ１がＡ，Ｂ又はＣである場合には、ベリファイ電圧はＶｂ２に設定される。
【００５５】
（４）メモリセルＭＣ００に値Ｃを書き込む場合
この場合には、メモリセルＭＣ０１に書き込むデータＤ１を参照し、データＤ１がＥｒの場合には、ベリファイ電圧はＶｃ１に設定され、データＤ１がＡ，Ｂ又はＣである場合には、ベリファイ電圧はＶｃ２に設定される。
【００５６】
図１１及び図１２は、データ書き込み動作時のワード線ＷＬ及びビット線ＢＬに印加する電圧を示す波形図である。なお、これらの図において、データ書き込みのために選択されたワード線をＷＬ＿ｓｅｌ、非選択のワード線をＷＬ＿ｕｓｅｌと表記する。また、データを書き込むメモリセルＭＣに接続されたビット線をＢＬ、データを書き込まない（書き込み禁止）メモリセルＭＣに接続されたビット線をＢＬ＿ｉｎｈと表記する。
【００５７】
図１１に示すように、データを書き込む場合、すなわち“０”書き込みを行う場合、ビット線ＢＬは、接地電圧Ｖｓｓに設定される。また、データを書き込まない場合、すなわち“１”書き込みを行う場合、ビット線ＢＬ＿ｉｎｈは、電源電圧Ｖｄｄに設定される。ドレイン選択ゲート線ＳＧＤ及びソース選択ゲート線ＳＧＳには、それぞれ電源電圧Ｖｄｄ及び接地電圧Ｖｓｓが印加される。この状態で、選択ワード線ＷＬ＿ｓｅｌに書き込み電圧Ｖｐｒｇ１が印加され、非選択ワード線ＷＬ＿ｕｓｅｌに電圧Ｖｐａｓｓが印加される。ここで書き込み電圧Ｖｐｒｇ１は２０Ｖ程度、電圧Ｖｐａｓｓは１０Ｖ程度である。
【００５８】
これにより、選択ワード線ＷＬ＿ｓｅｌに接続されたメモリセルＭＣでは、半導体膜１１７に形成されたチャネルからトンネル絶縁膜１１６ａを介して電荷蓄積膜１１６ｂに電荷が蓄積され、データが書き込まれる。一方、電源電圧Ｖｄｄが与えられたビット線ＢＬ＿ｉｎｈに接続されたメモリセルＭＣでは、ドレイン選択トランジスタＳＴＤがオフ状態となるため、チャネルがフローティング状態になる。このため、チャネルブーストされて、メモリセルＭＣにはデータが書き込まれない。一方、非選択ワード線ＷＬ＿ｕｓｅｌに接続されたメモリセルＭＣでは、ゲートに電圧Ｖｐａｓｓが与えられるが、書き込み電圧Ｖｐｒｇよりも小さいので、データの書き込みはされない。
【００５９】
続いて、書き込みベリファイが実行される。この実施形態では、２種類のベリファイ電圧Ｖａ１，Ｖａ２を連続的に供給する例を示しているが、単独のベリファイ電圧を与えても、更に多くのベリファイ電圧を連続的に与えても良い。書き込みベリファイ電圧Ｖａ１，Ｖａ２は、選択ワード線ＷＬ＿ｓｅｌに供給され、選択されたメモリセルＭＣのしきい値電圧がベリファイ電圧Ｖａ１，Ｖａ２を超えたかどうかの判定に使用される。非選択のメモリセルには、メモリセルＭＣのしきい値電圧レベルに拘わらず、メモリセルＭＣをオンすることが可能な電圧Ｖｒｅａｄが非選択ワード線ＷＬ＿ｕｓｅｌに与えられる。このときのビット線ＢＬ の電圧は、メモリセルＭＣのオンオフをセンスアンプＳＡでセンスできる電圧Ｖｂｌに設定される。なお、メモリセルＭＣのしきい値電圧は、高くなるほど書き込み難くなるので、書き込み電圧Ｖｐｒｇ１は、Ｖｐｒｇ２、Ｖｐｒｇ３、…のように、順次増加させて印加する。
【００６０】
図１２は、メモリセルＭＣ００への書き込みデータＤ０と、メモリセルＭＣ０１への書き込みデータＤ１によって、ビット線ＢＬへの印加電圧及びベリファイパスフラグＦＬＧがどのように変化するかを示す図である。なお、フラグＦＬＧは、ベリファイ読み出し直後のセンスアンプＳＡのセンスノード又はこれに関連するノードの電圧をストローブ信号ＳＴＢでセンスすることにより得られる。フラグＦＬＧは、ラッチ回路ＤＤＬ等に転送・保持され、センスアンプＳＡ及びシーケンサ１９によって適宜参照される。
【００６１】
（１）は、メモリセルＭＣ００にＥｒを書き込む場合を示す。この場合には、書き込み動作は行われないので、フラグＦＬＧが当初から“１”状態とされ、データ書き込み時ビット線ＢＬに電源電圧Ｖｄｄが印加される。
【００６２】
（２）は、メモリセルＭＣ００にＡ、メモリセルＭＣ０１にＡを書き込む場合を示す。２回目の書き込み電圧Ｖｐｒｇ２の印加の後、ベリファイ電圧Ｖａ２によるベリファイ読み出しでメモリセルＭＣ００のオフがセンスされたとすると、ラッチ回路ＡＤＬ〜ＣＤＬに保持されたデータＤ０，Ｄ１がＡ，Ａであるため、演算部ＯＰの動作によりフラグＦＬＧが立ち上がる。これにより、メモリセルＭＣ００は、図７のＡ′で示すしきい値電圧で書き込みを終了し、以後、書き込み禁止状態となる。
【００６３】
（３）は、メモリセルＭＣ００にＡ、メモリセルＭＣ０１にＥｒを書き込む場合を示す。この場合、例えば、２回目の書き込み電圧Ｖｐｒｇ２の印加の後、ベリファイ電圧Ｖａ２によるベリファイ読み出しでメモリセルＭＣ００のオフがセンスされても、ラッチ回路ＡＤＬ〜ＣＤＬに保持されたデータＤ０，Ｄ１がＡ，Ｅｒであるため、演算部ＯＰの動作により、フラグＦＬＧは“１”とならず、“０”を維持する。３回目の書き込み電圧Ｖｐｒｇ３の印加の後、初めてベリファイ電圧Ｖａ１によるベリファイ読み出しでメモリセルＭＣ００のオフがセンスされると、ラッチ回路ＡＤＬ〜ＣＤＬに保持されたデータＤ０，Ｄ１がＡ，Ｅｒであるため、演算部ＯＰの動作により、フラグＦＬＧが立ち上がる。これにより、メモリセルＭＣ００は、図７のＡで示すしきい値電圧で書き込みを終了し、以後、書き込み禁止状態となる。
【００６４】
（４）は、メモリセルＭＣ００にＢ、メモリセルＭＣ０１にＣを書き込む場合を示す。この場合、例えば、２回目の書き込み電圧Ｖｐｒｇ２の印加の後、ベリファイ電圧Ｖａ２によるベリファイ読み出しでメモリセルＭＣ００のオフがセンスされても、ラッチ回路ＡＤＬ〜ＣＤＬに保持されたデータＤ０，Ｄ１がＢ，Ｃであるため、演算部ＯＰの動作により、フラグＦＬＧは“１”とならず、“０”を維持する。また、例えば、３回目、４回目の書き込み電圧Ｖｐｒｇ３、Ｖｐｒｇ４の印加の後、ベリファイ電圧Ｖａ１によるベリファイ読み出しでメモリセルＭＣ００のオフがセンスされても、ラッチ回路ＡＤＬ〜ＣＤＬに保持されたデータＤ０，Ｄ１がＢ，Ｃであるため、演算部ＯＰの動作により、フラグＦＬＧは“１”とならず、“０”を維持する。６回目の書き込み電圧Ｖｐｒｇ６の印加の後、ベリファイ電圧Ｖｂ２によるベリファイ読み出しでメモリセルＭＣ００のオフがセンスされると、ラッチ回路ＡＤＬ〜ＣＤＬに保持されたデータＤ０，Ｄ１がＢ，Ｃであるため、演算部ＯＰの動作により、フラグＦＬＧが立ち上がる。これにより、メモリセルＭＣ００は、図７のＢ′で示すしきい値電圧で書き込みを終了し、以後、書き込み禁止状態となる。
【００６５】
このように、本実施形態によれば、メモリセルＭＣ００のデータ書き込みに際して、隣接するメモリセルＭＣ０１に後で書き込むデータＤ１がＡ，Ｂ，Ｃであった場合、後で書き込むデータがＥｒである場合に比べて、書き込み終了を判断するベリファイ電圧を小さく設定している。このため、隣接メモリセルＭＣ０１の書き込みによってメモリセルＭＣ００のしきい値電圧が変化しても、目標とするしきい値電圧に近づけることができる。これにより、隣接メモリセル間干渉によるしきい値電圧の変動に伴う動作不良を低減し、信頼性を向上させることができる。
【００６６】
［第２の実施形態］
図１３及び図１４は、第２の実施形態に係る半導体記憶装置を説明するための図である。
第１の実施形態では、隣接するメモリセルＭＣ０１に後で書き込むデータＤ１が、Ｅｒである場合と、Ａ，Ｂ，Ｃである場合の２種類についてベリファイ電圧を切り替えていた。第２の実施形態では、後で書き込むデータが、Ｅｒ，Ａ，Ｂ，Ｃのいずれかであるかを分類し、それぞれ異なるベリファイ電圧を設定するようにしている。
【００６７】
図１３は、メモリセルＭＣのしきい値電圧とメモリセル数とベリファイ電圧との関係を示している。本実施形態では、データＤ０としてＡ，Ｂ，Ｃを書き込むときに、それぞれ後で書かれるデータＤ１の値に応じて４つの異なるベリファイ電圧を設定する。
図１４は、メモリセルＭＣ００，ＭＣ０１に書き込むデータと、メモリセルＭＣ００の書き込みベリファイ時に選択するベリファイ電圧との関係を示す。
【００６８】
（１）メモリセルＭＣ００の書き込みデータＤ０がＥｒの場合
この場合には、データの書き込みが行われないので、ベリファイ電圧は設定されない。
【００６９】
（２）メモリセルＭＣ００にＡを書き込む場合
この場合には、メモリセルＭＣ０１に書き込むデータＤ１を参照し、データＤ１がＥｒの場合には、ベリファイ電圧はＶａ１に設定され、データＤ１がＡの場合には、ベリファイ電圧はＶａ２に設定され、データＤ１がＢの場合には、ベリファイ電圧はＶａ３に設定され、データＤ１がＣである場合には、ベリファイ電圧はＶａ４に設定される。
【００７０】
（３）メモリセルＭＣ００にＢを書き込む場合
この場合には、メモリセルＭＣ０１に書き込むデータＤ１を参照し、データＤ１がＥｒの場合には、ベリファイ電圧はＶｂ１に設定され、データＤ１がＡの場合には、ベリファイ電圧はＶｂ２に設定され、データＤ１がＢの場合には、ベリファイ電圧はＶｂ３に設定され、データＤ１がＣである場合には、ベリファイ電圧はＶｂ４に設定される。
【００７１】
（４）メモリセルＭＣ００にＣを書き込む場合
この場合には、メモリセルＭＣ０１に書き込むデータＤ１を参照し、データＤ１がＥｒの場合には、ベリファイ電圧はＶｃ１に設定され、データＤ１がＡの場合には、ベリファイ電圧はＶｃ２に設定され、データＤ１がＢの場合には、ベリファイ電圧はＶｃ３に設定され、データＤ１がＣである場合には、ベリファイ電圧はＶｃ４に設定される。
【００７２】
ここで、Ｖａ４＜Ｖａ３＜Ｖａ２＜Ｖａ１＜Ｖｂ４＜Ｖｂ３＜Ｖｂ２＜Ｖｂ１＜Ｖｃ４＜Ｖｃ３＜Ｖｃ２＜Ｖｃ１である。
【００７３】
本実施形態によれば、後で書き込むデータの隣接メモリセルに与える影響の大きさに応じて細かくベリファイ電圧を制御しているので、より正確に隣接メモリセル間干渉によるしきい値電圧の変動に伴う動作不良を低減し、信頼性を向上させることができる。
【００７４】
［第３の実施形態］
図１５は、第３の実施形態に係る半導体記憶装置を説明するための図である。図に示すように、メモリトレンチＭＴは、通常、積層構造体ＬＳへのエッチング等の溝加工処理によって形成される。その際、メモリトレンチＭＴは、テーパ状に形成され、基板に近づくほど、すなわち図中下方のメモリセルほど、メモリセル間の距離が短くなる。このため、チャネル間の寄生容量も下方のメモリセル間の寄生容量Ｃ１の方が、上方のメモリセル間の寄生容量Ｃ２よりも大きくなる。
【００７５】
本実施形態では、隣接メモリセル間の寄生容量が大きいほど、又は隣接メモリセル間の距離が短いほど、又は隣接メモリセル対の基板からの距離が短いほど、ベリファイ電圧の変動幅を大きくするように設定する。例えば、図７に示したベリファイ電圧Ｖａ１とベリファイ電圧Ｖａ２の差は、ワード線ＷＬ７ｅに接続されるメモリセルＭＣのベリファイ電圧の差よりも、ワード線ＷＬ０ｅに接続されるメモリセルＭＣのベリファイ電圧の差の方が大きい。
【００７６】
このような設定を行うことにより、より実際のセル間干渉の影響に応じた制御が可能になる。なお、メモリトレンチＭＴを２回以上の工程によって形成する場合には、上下の関係とセル間距離との関係が必ずしも一定の関係とはならないが、その場合でも、半導体記憶装置の製造過程を考慮して、メモリセル間距離を把握し、このメモリセル間距離に基づいてワード線に応じた適格なベリファイ電圧を設定すれば良い。また、メモリセル間距離だけで無く、例えば絶縁部１１９についても上方に比べて下方の幅が狭くなるので、対向するメモリセルのチャネルのＹ方向長さは、上方よりも下方の方が長くなる。対向するチャネルの長さが長いほど、寄生容量は大きくなるので、下方のメモリセルＭＣにおいてベリファイ電圧の変動幅を更に拡げるようにしても良い。
【００７７】
［第４の実施形態］
図１６〜図１８は、第４の実施形態に係る半導体記憶装置を説明するための図である。
以上の実施形態では、書き込み電圧Ｖｐｒｇの印加の後に書き込みベリファイ読み出し処理を行ったうえで書き込み処理を終了させた。これに対し、例えば図１６に示すように、複数回の書き込み処理及び書き込みベリファイ処理を行って、メモリセルＭＣのしきい値がベリファイ電圧Ｖｂ１を超えたら、最後に１回だけ書き込み処理を行って、書き込みベリファイ処理をせずに書き込み処理を終了するという書き込み方式が知られている。このような書き込み方式では、最終書き込みの際の書き込みの程度を制御することで、ベリファイ電圧に差を設けた上記の各実施形態と同様の効果を得ることができる。具体的には、最終書き込み時におけるビット線ＢＬの電圧を調整する。
【００７８】
図１７は、メモリセルＭＣ００，ＭＣ０１に書き込むデータと、メモリセルＭＣ００への最終書き込み時にビット線ＢＬに印加する電圧との関係を示す。
【００７９】
（１）メモリセルＭＣ００の書き込みデータＤ０がＥｒの場合
この場合には、データの書き込みが行われないので、データ書き込み時ビット線ＢＬは書き込み禁止の電圧を維持する。
【００８０】
（２）メモリセルＭＣ００にＡ、Ｂ又はＣを書き込む場合
この場合には、メモリセルＭＣ０１に書き込むデータＤ１を参照し、データＤ１がＥｒの場合には、最終書き込み時のビット線電圧はＶｓｓを維持し、データＤ１がＡ，Ｂ又はＣである場合には、最終書き込み時のビット線電圧はＶｂｂ（Ｖｂｂ＞Ｖｓｓ）に設定される。ビット線電圧がＶｂｂとなることで、ビット線電圧がＶｓｓであるときよりも、メモリセルＭＣ００のチャネル電圧とワード線ＷＬの書き込み電圧Ｖｐｒｇとの差が小さくなるので、しきい値電圧の変化は小さくなる。
【００８１】
図１８は、メモリセルＭＣ００への書き込みデータＤ０と、メモリセルＭＣ０１への書き込みデータＤ１によって、ビット線ＢＬへの印加電圧及びベリファイパスフラグＦＬＧがどのように変化するかを示す図である。
本実施形態では、ベリファイ電圧は通常の３種類の電圧Ｖａ１，Ｖｂ１，Ｖｃ１であり、ベリファイパスしたのちの最終書き込み時のビット線電圧が、メモリセルＭＣ０１のデータによって変化している。
【００８２】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。なお、最終書き込み時のビット線ＢＬの電圧は、Ｖｓｓ，Ｖｂｂの２種類のみでなく、第２の実施形態と同様に書き込みデータＤ１に応じて４種類設定するようにしても良い。また、ビット線電圧を、第３の実施形態のように、ワード線ＷＬの位置に応じて変化させるようにしても良い。
【００８３】
［第５の実施形態］
以上の実施形態では、メモリセルＭＣ毎に２ビットのデータを記憶するＭＬＣ（Multiple Level Cell）を例にしたが、上述した実施形態の概念は、メモリセルＭＣ毎に１ビットのデータを記憶するＳＬＣ（Single Level Cell）、３ビットのデータを記憶するＴＬＣ（Triple Level Cell）、及び４ビットのデータを記憶するＱＬＣ（Quad Level Cell）など、２値及び多値の全ての半導体記憶装置に適用可能である。
【００８４】
図１９及び図２０は、第５の実施形態に係る半導体記憶装置を説明するための図である。この実施形態では、ＴＬＣの例を示している。
図１９（ａ）に示すように、ＴＬＣの場合、３ビットの８値のデータに対して８つのしきい値分布Ｅｒ，Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ及びＧを対応させる。このとき、メモリセルＭＣに記憶されるデータ容量の増加分に対応して、センスアンプユニット１２０内のラッチ回路が増設され、ＴＬＣの場合では通常ＸＤＬも含めて７つのラッチ回路が設けられる。
【００８５】
これに対し、例えば３ビットのデータの配置方式として、図１９（ｂ）に示す１−３−３コード、図１９（ｃ）に示す１−２−４コード等を利用すると、増設するラッチ回路の量を少なくすることができる。すなわち、これらの３ビットのデータは、Ｌ（Ｌｏｗｅｒ）ページ、Ｍ（Ｍｉｄｄｌｅ）ページ及びＵ（Ｕｐｐｅｒ）ページの３ページにより構成される。ここで、Ｌページに着目すると、１−３−３コードでは、Ｅｒ，Ａ，Ｂ，Ｃレベルが“０”、Ｄ，Ｅ，Ｆ，Ｇレベルが“１”であり、１−２−４コードでは、Ｅｒ，Ａ，Ｂ，Ｃレベルが“１”、Ｄ，Ｅ，Ｆ，Ｇレベルが“０”である。このように、１−３−３コード及び１−２−４コードでは、Ｌページを参照することで、しきい値電圧の範囲が、低い方の領域（Ｅｒ，Ａ，Ｂ，Ｃ）か、高い方の領域（Ｄ，Ｅ，Ｆ，Ｇ）かを識別することができる。
【００８６】
そこで、隣接メモリセルＭＣ０１の後から書き込まれるデータのうち、Ｌページのデータのみをセンスアンプユニット１２０の１つのラッチ回路、例えばラッチ回路ＣＤＬに読み込んでおく。そして、メモリセルＭＣ００の書き込みの際に、ラッチ回路ＣＤＬを参照し、ベリファイ電圧又は最終書き込み時のビット線電圧を選択する。
【００８７】
図２０は、１−３−３コードを利用した場合のメモリセルＭＣ００，ＭＣ０１（Ｌページのみ）に書き込むデータと、メモリセルＭＣ００の書き込みベリファイ時に選択するベリファイ電圧との関係を示す。
メモリセルＭＣ００への書き込みデータＤ０が値Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ又はＧである場合、使用されるベリファイ電圧は、次のようになる。
（１）メモリセルＭＣ０１のＬページに書き込むデータが“１”の場合には、それぞれＶａ２，Ｖｂ２，Ｖｃ２，Ｖｄ２，Ｖｅ２，Ｖｆ２又はＶｇ２になる。
（２）メモリセルＭＣ０１のＬページに書き込むデータが“０”の場合には、それぞれＶａ１，Ｖｂ１，Ｖｃ１，Ｖｄ１，Ｖｅ１，Ｖｆ１又はＶｇ１となる。
ここで、図１９にも示すように、Ｖａ２＜Ｖａ１＜Ｖｂ２＜Ｖｂ１＜Ｖｃ２＜Ｖｃ１＜Ｖｄ２＜Ｖｄ１＜Ｖｅ２＜Ｖｅ１＜Ｖｆ２＜Ｖｆ１＜Ｖｇ２＜Ｖｇ１である。
【００８８】
［第６の実施形態］
以上の実施形態では、各メモリセルＭＣに１回のシーケンスでデータを最後まで書き込むフルシーケンスによる書き込み処理を例示した。これに対し、以上の実施形態の概念は、１つのメモリセルＭＣへの書き込みを複数段階に分けて行う書き込み方法を用いた半導体記憶装置にも適用可能である。
【００８９】
図２１は、第６の実施形態に係る半導体記憶装置のしきい値レベルの分布を示す図である。図２１では、２ステージ書き込みの例を示している。第１ステージでは、消去状態（Ｅｒ）に対して、第１ページのデータに基づいて、Ｅｒレベル維持又はＬＭレベルへの書き込みを行う。そして、第２ステージでは、第２ページ 及び第３ページのデータに基づいて、ＥｒレベルからＡ，Ｂ，Ｃレベルの書き込み、又はＬＭレベルからＤ，Ｅ，Ｆ，Ｇレベルの書き込みを行う。ベリファイ電圧又は最終書き込み時のビット線電圧の調整は、第２ステージの先行書き込みメモリセルＭＣに対して行う。
【００９０】
図２２は、メモリセルＭＣの書き込み順序を示す図である。表中の数字が書き込みの順番を示している。
まず、ワード線ＷＬ０ｅに接続されたメモリセルＭＣ００に第１ステージの書き込みを行う（１）。次に、ワード線ＷＬ０ｏに接続されたメモリセルＭＣ０１に第１ステージの書き込みを行う（２）。次に、ワード線ＷＬ０ｅに接続されたメモリセルＭＣ００に第２ステージの書き込みを行う（３）。最後に、ワード線ＷＬ０ｏに接続されたメモリセルＭＣ０１に第２ステージの書き込みを行う（４）。
【００９１】
以上の処理で、ワード線ＷＬ０ｅ，ＷＬ０ｏに接続されたメモリセルＭＣ００，ＭＣ０１の書き込み動作が完了する。ここで、３番目の書き込み動作の際に、４番目に書き込むメモリセルＭＣ０１のデータを参照し、メモリセルＭＣ００の書き込み動作時のベリファイ電圧を選択する、又は最終書き込み時のビット線電圧を選択する。図中丸で囲んだ数値は、ベリファイ電圧又は最終書き込み時のビット線電圧の調整を行うタイミングを示している。また、図中の矢印は調整の際に参照する書き込みデータを指している。以後、ワード線ＷＬ１ｅ，ＷＬ１ｏ，ＷＬ２ｅ，ＷＬ２ｏ，…に対しても、同様の処理を行う。なお、ここでの図中丸で囲んだ数値、矢印は、以降のメモリセルＭＣの書き込み順序を示す図においても、図２２と同様の内容を示す。
【００９２】
ここで、ベリファイ電圧を調整する場合を例にとる。いま、３番目の処理でメモリセルＭＣ００に書き込むデータがＡであるとする。４番目にメモリセルＭＣ０１に書き込むデータがＥｒ，Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇである場合、メモリセルＭＣ００への３番目の第２ステージの書き込み時のベリファイ電圧をそれぞれ、例えばＶａ１，Ｖａ２，Ｖａ３，Ｖａ４，Ｖａ５，Ｖａ６，Ｖａ７，Ｖａ８に設定する。ここで、Ｖａ１＞Ｖａ２＞Ｖａ３＞Ｖａ４，Ｖａ５＞Ｖａ６＞Ｖａ７＞Ｖａ８である。又は、Ｖａ１＝Ｖａ５＞Ｖａ２＝Ｖａ６＞Ｖａ３＝Ｖａ７＞Ｖａ４＝Ｖａ８である。
【００９３】
［第７の実施形態］
図２３は、第７の実施形態に係る半導体記憶装置のしきい値レベルの分布を示す図である。図２３では、Ｆｏｇｇｙ＿Ｆｉｎｅ書き込みの例を示している。
メモリセルＭＣに対して、第１ステージでは、Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ又はＧを粗く書き込み、第２ステージでは、精度良く書き込む。そして、ベリファイ電圧又は最終書き込み時のビット線電圧の調整は、第２ステージの先行書き込みメモリセルＭＣに対して行う。
【００９４】
図２４は、メモリセルＭＣの書き込み順序を示す図である。表中の数字が書き込みの順番を示している。この書き込み動作も、図２２で説明した書き込み動作と書き込み順序は基本的に同様であるため、詳細な説明は割愛する。
【００９５】
上記と同様にベリファイ電圧を調整する場合を例にとる。いま、３番目の処理でメモリセルＭＣ００に書き込むデータがＡであるとする。４番目にメモリセルＭＣ０１に書き込むデータがＥｒ，Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇである場合、メモリセルＭＣ００への３番目のＦｉｎｅステージの書き込み時のベリファイ電圧をそれぞれ、例えばＶａ１，Ｖａ２，Ｖａ３，Ｖａ４，Ｖａ５，Ｖａ６，Ｖａ７，Ｖａ８に設定する。ここで、Ｖａ１＞Ｖａ２＞Ｖａ３＞Ｖａ４＞Ｖａ５＞Ｖａ６＞Ｖａ７＞Ｖａ８である。
【００９６】
［第８の実施形態］
本実施形態に係る半導体記憶装置は、１つのメモリセルＭＣへの書き込みを複数段階に分けて行う場合において、上述した実施形態とはメモリセルＭＣの書き込み順序が異なる。第８の実施形態では、Ｘ方向の隣接メモリセルの寄生容量のみならず、Ｚ方向に隣接するメモリセルとの寄生容量についても考慮する。
図２５は、メモリセルＭＣの書き込み順序を示している。表中の数字が書き込みの順番を示している。本実施形態は、ワード線ＷＬ０ｅ，ＷＬ０ｏに接続されたメモリセルＭＣ０００，ＭＣ０１０の第１ステージ又はＦｏｇｇｙステージの書き込み（１，２）の後に、一つ上層のワード線ＷＬ１ｅに接続されたメモリセルＭＣ００１，ＭＣ０１１の第１ステージ又はＦｏｇｇｙステージの書き込みを行って（３）、その後、またワード線ＷＬ０ｅの第２ステージ又はＦｉｎｅステージの書き込みを行い（４）、続いてワード線ＷＬ１ｏの第１ステージ又はＦｏｇｇｙステージ（５）、ワード線ＷＬ０ｏの第２ステージ又はＦｉｎｅステージを行う（６）例である。この場合、例えば４番目の書き込みのときに、メモリセルＭＣ０１０の第２ステージ又はＦｉｎｅステージである６番目の書き込みデータと、メモリセルＭＣ００１の第２ステージ又はＦｉｎｅステージである８番目の書き込みデータとの少なくとも１つを参照し、ベリファイ電圧又は最終書き込み時のビット線電圧の選択を行う。
【００９７】
［第９の実施形態］
本実施形態に係る半導体記憶装置は、１つのメモリセルＭＣへの書き込みを複数段階に分けて行う場合において、上述した実施形態とはメモリセルＭＣの書き込み順序が更に異なる。第９の実施形態では、Ｘ方向の隣接メモリセルの寄生容量のみならず、Ｚ方向に隣接するメモリセル及びＸＺ方向の斜めに隣接するメモリセルとの寄生容量についても考慮する。
図２６は、メモリセルＭＣの書き込み順序を示している。表中の数字が書き込みの順番を示している。本実施形態は、ワード線ＷＬ０ｅ，ＷＬ０ｏに接続されたメモリセルＭＣ０００，ＭＣ０１０の第１ステージ又はＦｏｇｇｙステージの書き込み（１，２）の後に、一つ上層のワード線ＷＬ１ｅ，ＷＬ１ｏに接続されたメモリセルＭＣ００１，ＭＣ０１１の第１ステージ又はＦｏｇｇｙステージの書き込みを行って（３，４）、その後、またワード線ＷＬ０ｅ，ＷＬ０ｏの第２ステージ又はＦｉｎｅステージの書き込みを行う（５，６）例である。この場合、例えばメモリセルＭＣ０００の５番目の書き込み動作のときに、メモリセルＭＣ０１０の第２ステージ又はＦｉｎｅステージである６番目の書き込みデータと、メモリセルＭＣ００１の第２ステージ又はＦｉｎｅステージである９番目の書き込みデータと、メモリセルＭＣ０１１の第２ステージ又はＦｉｎｅステージである１０番目の書き込みデータとの少なくとも１つを参照し、ベリファイ電圧又は最終書き込み時のビット線電圧の選択を行う。
【００９８】
以上、いくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００９９】
［備考］
本明細書においては、例えば下記の事項について説明した。
［事項１］
基板と、
この基板と交差する第１方向及びこれと交差する第２方向に配設された複数のメモリセルを含み、前記メモリセルが、複数のしきい値レベルに対応した複数の値を示すデータを記憶可能なメモリセルアレイと、
前記メモリセルに対して所定の電圧を印加して、前記メモリセルのしきい値レベルを、記憶すべきデータの値に応じたしきい値レベルへ変化させ、前記メモリセルのしきい値レベルが所定のベリファイ電圧を超えたら前記データの書き込みを終了する制御回路と
を有する半導体記憶装置において、
前記メモリセルアレイは、第１のデータが記憶される第１のメモリセルと、この第１のメモリセルに隣接し前記第１のメモリセルよりも後に第２のデータが書き込まれる第２のメモリセルを有し、
前記制御回路は、前記第１のメモリセルに前記第１のデータを書き込む際に、前記第２のデータを参照し、前記第２のデータの値が第１のしきい値レベルに対応した値である場合には、前記ベリファイ電圧を第１のベリファイ電圧に設定し、前記第２のデータの値が前記第１のしきい値レベルよりも大きい第２のしきい値レベルに対応した値である場合には、前記ベリファイ電圧を前記第１のベリファイ電圧よりも小さい第２のベリファイ電圧に設定する
半導体記憶装置。
［事項２］
前記制御回路は、前記第２のデータの値が前記第２のしきい値レベルよりも大きい第３のしきい値レベルに対応した値である場合、前記ベリファイ電圧を前記第２のベリファイ電圧よりも小さい第３のベリファイ電圧に設定し、前記第２のデータの値が前記第３のしきい値レベルよりも大きい第４のしきい値レベルに対応した値である場合、前記ベリファイ電圧を前記第３のベリファイ電圧よりも小さい第４のベリファイ電圧に設定する
事項１記載の半導体記憶装置。
［事項３］
前記メモリセルアレイは、第３のデータが記憶される第３のメモリセルと、第４のデータが記憶される第４のメモリセルとを有し、
前記第１のメモリセル及び前記第２のメモリセルは、前記第２方向に隣接する
事項１又は２記載の半導体記憶装置。
［事項４］
前記第３のメモリセル及び前記第４のメモリセルは、前記第２方向に隣接し、
前記第１のメモリセルと前記第２のメモリセルとの距離は、前記第３のメモリセルと前記第４のメモリセルとの距離よりも小さく、
前記制御回路は、前記第３のメモリセルに前記第３のデータを書き込む際に、前記第４のデータを参照し、前記第４のデータの値が第１のしきい値レベルに対応した値である場合には、前記ベリファイ電圧を第１のベリファイ電圧に設定し、前記第４のデータの値が前記第２のしきい値レベルに対応した値である場合には、前記ベリファイ電圧を前記第１のベリファイ電圧よりも小さく前記第２のベリファイ電圧よりも大きい第５のベリファイ電圧に設定する
事項３記載の半導体記憶装置。
［事項５］
基板と、
前記基板と交差する第１方向に直列に接続された複数のメモリセルを含む第１のメモリストリングと、
前記第１方向に直列に接続された複数のメモリセルを含み、前記第１のメモリストリングと前記第１方向と交差する第２方向に隣接する第２のメモリストリングと、
前記第１のメモリストリングのメモリセルにそれぞれ接続され前記第１方向に配列された複数の第１の導電層と、
前記第２のメモリストリングのメモリセルにそれぞれ接続され前記第１方向に配列された複数の第２の導電層と、
前記第１のメモリストリングの一端に接続された第３の導電層と、
を備え、前記メモリセルが複数のしきい値レベルに対応した複数の値を示すデータを記憶可能なメモリセルアレイと、
前記第１乃至第３の導電層に、複数の書き込みステップに従って所定の電圧を印加して、前記メモリセルのしきい値レベルを、記憶すべきデータの値に応じたしきい値レベルへ変化させ、前記メモリセルのしきい値レベルが所定のベリファイ電圧を超えたら、最終書き込みステップを行って前記データの書き込みを終了する制御回路と
を有する半導体記憶装置において、
前記メモリセルアレイは、第１のデータが記憶される第１のメモリセルと、この第１のメモリセルに隣接し前記第１のメモリセルよりも後に第２のデータが書き込まれる第２のメモリセルを有し、
前記制御回路は、前記第１のメモリセルに前記第１のデータを書き込む際に、前記第２のデータを参照し、前記第２のデータの値が第１のしきい値レベルに対応した値である場合には、前記最終書き込みステップで前記第３の導電層に印加する電圧を第１の電圧に設定し、前記第２のデータの値が前記第１のしきい値レベルよりも大きい第２のしきい値レベルに対応した値である場合には、前記最終書き込みステップで前記第３の導電層に印加する電圧を前記第１の電圧よりも大きい第２の電圧に設定する
半導体記憶装置。
［事項６］
前記制御回路は、前記第２のデータの値が前記第２のしきい値レベルよりも大きい第３のしきい値レベルに対応した値である場合、前記最終書き込みステップで前記第３の導電層に印加する電圧を前記第２の電圧よりも大きい第３の電圧に設定し、前記第２のデータの値が前記第３のしきい値レベルよりも大きい第４のしきい値レベルに対応した値である場合、前記最終書き込みステップで前記第３の導電層に印加する電圧を前記第３の電圧よりも大きい第４の電圧に設定する
事項５記載の半導体記憶装置。
［事項７］
前記メモリセルアレイは、第３のデータが記憶される第３のメモリセルと、第４のデータが記憶される第４のメモリセルとを有し、
前記第１のメモリセル及び前記第２のメモリセルは、前記第２方向に隣接する
事項５又は６記載の半導体記憶装置。
［事項８］
前記第３のメモリセル及び前記第４のメモリセルは、前記第２方向に隣接し、
前記第１のメモリセルと前記第２のメモリセルとの距離は、前記第３のメモリセルと前記第４のメモリセルとの距離よりも小さく、
前記制御回路は、前記第３のメモリセルに前記第３のデータを書き込む際に、前記第４のデータを参照し、前記第４のデータの値が第１のしきい値レベルに対応した値である場合には、前記最終書き込みステップで前記第３の導電層に印加する電圧を第１の電圧に設定し、前記第４のデータの値が前記第２のしきい値レベルに対応した値である場合には、前記最終書き込みステップで前記第３の導電層に印加する電圧を前記第１の電圧よりも大きく前記第２の電圧よりも小さい第５の電圧に設定する
事項７記載の半導体記憶装置。
［事項９］
前記第３のメモリセル及び前記第４のメモリセルは、前記第１のメモリセル及び前記第２のメモリセルと前記第１方向の異なる位置に配置され、
前記第１のメモリセル及び前記第２のメモリセルは、前記第３のメモリセル及び前記第４のメモリセルよりも前記基板に近い
事項５又は６記載の半導体記憶装置。
［事項１０］
前記制御回路は、前記第１のメモリセルに対して前記データの書き込みが終了するまで連続的にデータの書き込みを実行する
事項１〜９のいずれか１項記載の半導体記憶装置。
［事項１１］
前記制御回路は、前記第１のメモリセルに対する初期段階の書き込み動作の後に、前記第２のメモリセルに対する前記初期段階の書き込み動作を実行し、その後、前記第１のメモリセルに対する最終段階の書き込み動作を実行し、前記最終段階の書き込み動作時に、前記第２のデータを参照し、前記第２のデータの値に応じて、前記第１のベリファイ電圧又は前記第２のベリファイ電圧を設定する
事項１記載の半導体記憶装置。
［事項１２］
前記制御回路は、前記第１のメモリセルに対する初期段階の書き込み動作の後に、前記第２のメモリセルに対する前記初期段階の書き込み動作を実行し、その後、前記第１のメモリセルに対する最終段階の書き込み動作を実行し、前記最終段階の書き込み動作時に、前記第２のデータを参照し、前記第２のデータの値に応じて、前記第３の導電層に印加する電圧として前記第１の電圧又は前記第２の電圧を設定する
事項５記載の半導体記憶装置。
【符号の説明】
【０１００】
１０…半導体記憶装置、１１…メモリセルアレイ、１２…センスアンプモジュール、１３…ロウデコーダ、１４…入出力回路、１５…アドレスレジスタ、１６…コマンドレジスタ、１７…ステータスレジスタ、１８…コントローラ、１９…シーケンサ、２０…電圧生成回路、１００…基板、１１０，１１２，１１３…導電層、１１１，１１４，１１８…絶縁層、１１５…配線層、１１６…ゲート絶縁膜、１１７…半導体膜、１１９…絶縁部、１２０…センスアンプユニット。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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