(57)【要約】【課題】３−Ｄ  ＮＡＮＤデバイスを形成するための装置および方法が開示されている。【解決手段】３−Ｄ  ＮＡＮＤデバイスを形成する方法は、プラグ充填および空隙を形成することを含みうる。装置および方法によって得られる利点は、低コスト、より高いスループット、ほとんどないデバイスの汚染、ほとんどないエッチングステップ中の損傷、および適切な酸窒化二重層のスタックの形成を確実にするための構造的完全性を含みうる。【選択図】図２−１
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【特許請求の範囲】
【請求項１】
基材上に３−Ｄ  ＮＡＮＤデバイスを形成する方法であって、
半導体基材上に二重層構造を堆積させることであって、前記二重層構造が酸化物層および窒化物層の交互層を含む、堆積することと、
前記二重層構造内のチャネル穴を第一の化学物質でエッチングすることと、
前記チャネル穴の前記二重層構造の上部、および前記二重層構造の側面にライナーを堆積させることと、
前記チャネル穴にプラグ充填を堆積させることであって、前記プラグ充填が、シリコンゲルマニウムプラグまたはグレーデッドゲルマニウムプラグのうちの少なくとも一つを含む、堆積させることと、
前記プラグ充填を研磨することと、
前記プラグ充填を第二の化学物質でエッチングすることと、
前記ライナーを除去することと、を含み、
上記のステップのいずれかが繰り返されて、前記３−Ｄ  ＮＡＮＤデバイスの所望の高さを形成する、方法。
【請求項２】
前記ライナーが、酸化ゲルマニウム、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、窒化ゲルマニウム（ＧｅＮ）、または純粋なシリコン（Ｓｉ）のうちの少なくとも一つを含む、請求項１に記載の方法。
【請求項３】
前記プラグ充填が、シリコンゲルマニウム（ＳｉＧｅ）を含み、前記プラグ充填のゲルマニウム含有量が１％〜１００％の範囲である、請求項１に記載の方法。
【請求項４】
前記チャネル穴をプラグ充填で充填するステップであって、
前記チャネル穴にプラグ層を堆積するステップと、
前記プラグ層の一部をエッチバックするステップと、
前記プラグ層の前記上部を、ゲルマニウム、シリコン、またはシリコンゲルマニウム合金のうちの少なくとも一つでピンチングするステップと、を含み、
前記プラグ層がシリコンゲルマニウムまたはグレーデッドゲルマニウムを含み、
前記上部の前記ピンチングが前記プラグ層の空隙を形成し、前記空隙のサイズは制御可能である、請求項１に記載の方法。
【請求項５】
前記第一の化学物質が、フッ化水素酸（ＨＦ）、塩酸（ＨＣｌ）、フッ化水素酸（ＨＦ）、臭化水素酸（ＨＢｒ）、または前述の組み合わせのうちの少なくとも一つを含む、請求項１に記載の方法。
【請求項６】
前記第二の化学物質が、塩化水素（ＨＣｌ）、フッ化水素（ＨＦ）、臭化水素酸（ＨＢｒ）、水酸化アンモニウム、過酸化水素、水、チロキシン５−デヨードナーゼ；硝酸（ＨＮＯ３）、（トリメチルシリル）ジメチルヒドラジン（ＴＤＭＨ）、または前述のいずれかの組み合わせのうちの少なくとも一つを含む、請求項１に記載の方法。
【請求項７】
前記プラグ充填を研磨する前記ステップが、化学機械研磨（ＣＭＰ）を含む、請求項１に記載の方法。
【請求項８】
前記チャネル穴に前記プラグ充填を堆積させる前記ステップが、ドーパントでｉｎ−ｓｉｔｕドーピングすることをさらに含み、前記ドーパントは、ゲルマニウム（Ｇｅ）、ガリウム（Ｇａ）、ホウ素（Ｂ）、リン酸（Ｐ）、ヒ素（Ａｓ）、またはアルミニウム（Ａｌ）のうちの少なくとも一つを含む、請求項１に記載の方法。
【請求項９】
前記チャネル穴に前記プラグ層を堆積する前記ステップが、シラン前駆体を含み、前記シラン前駆体が、シラン、ジシラン、トリシラン、クロロシラン、ジクロロシラン、トリクロロシラン、テトラクロロシラン、ネオペンタシラン、メチルシラン、ジメチルシラン、トリメチルシラン、テトラメチルシランまたは前述の組み合わせのうちの少なくとも一つを含む、請求項４に記載の方法。
【請求項１０】
前記チャネル穴に前記プラグ層を堆積する前記ステップが、ゲルマニウム前駆体の流れを含み、前記ゲルマニウム前駆体が、ゲルマン、ジゲルマン、ジクロロゲルマン、トリクロロゲルマン、テトラクロロゲルマン、ゲルマニウムアルコキシド、または前述の組み合わせのうちの少なくとも一つを含む、請求項４に記載の方法。
【請求項１１】
３−Ｄ  ＮＡＮＤデバイスを形成するための装置であって、前記装置が請求項１の方法を実施するように構成されている、装置。
【請求項１２】
前記装置が、垂直炉システム、バッチ式反応器システム、または単一ウェハ反応器システムのうち少なくとも一つを備える、請求項１１に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、２０１９年２月２０日に出願され、「ＡＰＰＡＲＡＴＵＳ  ＡＮＤ  ＭＥＴＨＯＤＳ  ＦＯＲ  ＰＬＵＧ  ＦＩＬＬ  ＤＥＰＯＳＩＴＩＯＮ  ＩＮ  ３−Ｄ  ＮＡＮＤ  ＡＰＰＬＩＣＡＴＩＯＮｓ」と題された、米国仮特許出願第６２／８０７，９８９号の非仮特許出願であり、その優先権および利益を主張し、参照により本明細書に援用される。
【０００２】
本開示は一般に、Ｎｏｔ−ＡＮＤ（ＮＡＮＤ）デバイスを形成するための装置および方法に関する。より具体的には、本開示は、酸窒化層スタックの一部で作製された３−Ｄ  ＮＡＮＤデバイス用のプラグ充填の堆積に関する。ＮＡＮＤデバイスを形成するための装置および方法は、低コストおよびより高スループットでデバイス構造の適切な形成を達成するための犠牲材料および製造スキームの使用を含みうる。
【背景技術】
【０００３】
ＮＡＮＤデバイスは、例えば、フラッシュメモリなどのアプリケーションで使用可能な論理ゲートである。ＮＡＮＤデバイスの製造は、基材上に配置された層のチャネル穴の形成を含みうる。その後、チャネル穴は犠牲材料で充填され、その後除去されうる。ＮＡＮＤデバイス１００のプロセス製造の一例が、図１Ａ〜１Ｄに図示されている。ＮＡＮＤデバイス１００は、基材１１０、窒化物層１２０、および酸化物層１３０を含みうる。窒化物層１２０および酸化物層１３０の堆積は、必要に応じてスタックを形成するために繰り返される。
【０００４】
図１Ａに示すように、ＮＡＮＤデバイス１００は、二つの窒化物層１２０と二つの酸化物層１３０を交互に含む第一のスタック１４０を備える。ＮＡＮＤデバイス１００はまた、二つの窒化物層１２０と二つの酸化物層１３０を交互に含む第二のスタック１５０を備える。第一のスタック１４０および第二のスタック１５０は、窒化物層１２０と酸化物層１３０の追加的に交互に含んでもよい。
【０００５】
窒化物層１２０および酸化物層１３０は、図１Ｂに示す通り、チャネル穴を形成するためのエッチングプロセスを受ける。エッチングプロセスは、ＮＦ３、ＣＨＦ、ＳＦ６、ＣＦ４、およびそれらの混合物などのフッ素系の酸化物または窒化物のドライエッチング化学を含みうる。ドライエッチング化学は、一部の場合に酸素またはオゾンを含みうる。図１Ｃは、チャネル穴またはメモリ穴と呼ばれるものを形成するためのドライエッチングプロセス後のライナーを形成するための第一のプロセス、プラグ充填を形成するための第二のプロセス、および第三の研磨プロセスを受けた後のＮＡＮＤデバイス１００を図示したものである。次いで、ＮＡＮＤデバイス１００は、ライナー１６０およびプラグ充填１７０を備える。ライナー１６０は、例えば、酸化ケイ素（ＳｉＯｘ）を含んでもよい。
【０００６】
プラグ充填１７０は、ポリシリコン、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、酸化アルミニウム（ＡｌＯｘ）、炭化金属、炭化タングステン（ＷＣ）、ホウ炭化タングステン（ＷＢＣ）、窒化金属、または上記のいずれかの組み合わせを含みうる。プラグ充填１７０に使用される材料に応じて、統合に関連することによって不具合が起こるため、コストが増大し、不安定性のリスクが大きくなりうる。プラグ充填１７０は、スタック１４０の底部にあるチャネル穴またはメモリ穴を保護するために使用される犠牲材料を含みうる。キャップ（図示せず）はまた、プラグ充填１７０の上部に随意に配置されてもよい。キャップは、窒化チタン、窒化タングステン、または窒化アルミニウムなどの窒化金属を含みうる。
【０００７】
第三の研磨プロセスは、化学機械研磨（ＣＭＰ）であってもよい。第三の研磨プロセスの後、追加的な酸窒化層スタックを、スタック１５０、ライナー１６０、およびプラグ充填１７０の上部に追加してもよい。
【０００８】
しかし、チャネル穴がライナー１６０とプラグ充填１７０で充填された後、ライナー１６０およびプラグ充填１７０は、犠牲材料としての役割で取り除かれなければならないという点に至る場合がある。プラグ充填１７０は、水酸化アンモニウム（ＮＨ４ＯＨ）、過酸化水素（Ｈ２Ｏ２）、水（Ｈ２Ｏ）、ＨＮＯ３、ＴＤＭＨ、または前述の組み合わせのうち、少なくとも一つを使用してウェットエッチングプロセスで除去されうる。プラグ充填１７０は、例えば、フッ化水素酸（ＨＦ）、塩酸（ＨＣｌ）、または臭化水素酸（ＨＢｒ）などのハロゲン化物化学物質を使用してドライエッチングによって除去されてもよい。ウェットクリーニングプロセスは、ＨＦ混合物に続いて、ライナー（１６０）を除去することができる。
【０００９】
図１Ｄは、除去が行われた後のＮＡＮＤデバイス１００を図示する。しかし、化学物質は、ライナー１６０および／またはプラグ充填１７０の除去に使用される化学物質によって、窒化物層１２０または酸化物層１３０のいずれかに残留物１８０を残すおよび／または損傷１９０を引き起こす場合がある。残留物１８０および損傷１９０は、ＮＡＮＤデバイス１００を使用不可能にする場合がある。さらに、ライナー１６０およびプラグ充填１７０の除去は、ライナー１６０およびプラグ充填１７０を除去する時間が、不必要に長いことを意味する、低速エッチング速度で行うことができる。これは、例えば、再結晶化シリコンまたは（１１１）配向結晶化のシリコンで形成されるプラグ充填１７０の結果でありうる。再結晶化シリコンは、追加的スタックを形成するときにアニールプロセスにより生じる場合がある。
【００１０】
さらに、起こりうる追加的な問題は、追加的なスタックが第一のスタック１４０および第二のスタック１５０の上部に配置されるときのスタックの誤整列である。誤整列は、製造中に異なるスタック、ライナー１６０、および／またはプラグ充填１７０に加えられた応力の結果でありうる。
【００１１】
結果として、チャネル穴および良好な構造的完全性に、残留物および損傷を最小限に抑えるかまたはなくしながら、低コストおよび高スループットでＮＡＮＤデバイスを形成するための装置および方法を達成することが望ましい。
【発明の概要】
【課題を解決するための手段】
【００１２】
この発明の概要は、概念の選択を簡略化した形で紹介するように提供する。これらの概念について、以下の本開示の例示的な実施形態の「発明を実施するための形態」において、更に詳細に説明される。この発明の概要は、特許請求される主題の主要な特徴または本質的な特徴を特定することは意図しておらず、特許請求される主題の範囲を限定するために使用することも意図していない。
【００１３】
本発明の少なくとも一つの実施形態による方法が開示されており、方法は、基材上に３−Ｄ  ＮＡＮＤデバイスを形成する方法を含む。さまざまな実施形態では、方法は、半導体基材上に二重層構造を堆積させることであって、二重層構造は酸化物層と窒化物層を交互に含む、堆積させることと、第一の化学物質で二重層構造のチャネル穴をエッチングすることと、チャネル穴で二重層構造の上部および／または二重層構造の側面にライナーを堆積させることと、プラブ充填をチャネル穴に堆積させることとを含んでもよく、プラグ充填は空隙、およびシリコンゲルマニウムプラグまたはグレーデッド（ｇｒａｄｅｄ）ゲルマニウムプラグ、プラグ充填の研磨、第二の化学物質を有するプラグ充填のエッチング、および／またはライナーの除去から少なくとも一つを含み、上記のステップのうちのいずれかが繰り返されて、所望の高さの３−Ｄ  ＮＡＮＤデバイスを形成する。
【００１４】
本明細書で開示される本発明のこれらおよび他の特徴、態様、ならびに利点は、ある特定の実施形態の図面を参照して以下に記載され、これは例示することを意図しており、本発明を限定することを意図してはいない。
【図面の簡単な説明】
【００１５】
【図１】図１Ａ〜１Ｄは、従来技術のプロセスを介して形成されたＮＡＮＤデバイスの断面図である。
【図２−１】図２Ａ〜２Ｉは、本発明の少なくとも一つの実施形態によって形成されたＮＡＮＤデバイスの断面図である。
【図２−２】同上。
【図２−３】同上。
【図３】図３は、本発明の少なくとも一つの実施形態によるプロセスフロー図である。
【図４】図４は、本発明の少なくとも一つの実施形態によって形成されたＮＡＮＤデバイスの断面図である。
【発明を実施するための形態】
【００１６】
当然のことながら、図内の要素は、単純化および明瞭化のために例示されており、必ずしも実寸に比例して描かれていない。例えば、図内の要素のうちの幾つかの寸法は、本開示の例示された実施形態の理解の向上を助けるために他の要素に対して相対的に誇張されている場合がある。
【００１７】
いくつかの実施形態および実施例を以下に開示するが、本発明が、具体的に開示する本発明の実施形態および／または用途、並びにその明白な変更および均等物を超えて拡大することは、当業者により理解されるであろう。それ故に、開示される本発明の範囲は、以下に説明される特定の開示された実施形態によって限定されるべきではないことが意図される。
【００１８】
本明細書に示される図は、任意の特定の材料、構造またはデバイスの実際の図であることを意味せず、本開示の実施形態を説明するために使用される、単に理想化された表現にすぎない。
【００１９】
三次元（３−Ｄ）非ＡＮＤ（ＮＡＮＤ）デバイスは、メモリアプリケーションで利用されうる。３−Ｄ  ＮＡＮＤデバイスは、互いに配置された二重層のスタックを伴いうる。二重層は、例えば、酸化物および窒化物を含みうる。他のスタックに複数の二重層のスタックを配置するとき、層のアライメントおよび応力、ならびに異なる特性が重要になる場合がある。
【００２０】
図２Ａは、本発明の少なくとも一つの実施形態による３−Ｄ  ＮＡＮＤデバイス２００を図示する。デバイス２００は、基材２１０、窒化物層２２０、および酸化物層２３０を含む。基材２１０は、ケイ素、酸化ケイ素、および／または酸化金属を含んでもよい。窒化物層２２０は、窒化ケイ素、窒化ゲルマニウム、窒化シリコンゲルマニウム（ＳｉＧｅＮ）、酸窒化シリコン（ＳｉＯＮ）、酸窒化ゲルマニウム（ＧｅＯＮ）、またはその組み合わせのうちの少なくとも一つを含んでもよい。酸化物層２３０は、酸化ケイ素、酸化ゲルマニウム、酸化シリコンゲルマニウム（ＳｉＧｅＯｘ）、酸窒化ゲルマニウム（ＧｅＯＮ）、酸窒化シリコン（ＳｉＯＮ）、またはその組み合わせのうちの少なくとも一つを含んでもよい。
【００２１】
次に、デバイス２００は、プロセスを通して、ウェットエッチングプロセスまたはドライエッチングプロセスによってチャネル穴またはメモリ穴を形成し、その結果、図２Ｂに示されるデバイス２００を生じうる。ドライエッチングプロセスは、例えば、ＮＦ３、ＣＨＦ、ＳＦ６、ＣＦ４、およびそれらの混合物などのフッ素系を用いたハロゲン化物化学物質を利用してもよい。ドライエッチングプロセスは、例えば、遠隔プラズマシステムを含みうる。  ドライエッチング化学は、一部の場合に酸素またはオゾンを含みうる。
【００２２】
その後、図２Ｃに示すように、ライナー２４０をデバイス２００に追加してもよい。ライナー２４０は、酸化ゲルマニウム、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、窒化ゲルマニウム（ＧｅＮ）、または純粋なシリコン（Ｓｉ）のうちの少なくとも一つを含みうる。ライナー２４０は、酸化物層２３０／窒化物層２２０の二重層スタックの上部および／または側面を覆うことができる。ライナー２４０はまた、基材２１０の露出した部分を覆うように延びてもよい。ライナー２４０は、例えば、原子層堆積（ＡＬＤ）プロセス、化学蒸着（ＣＶＤ）プロセス、またはエピタキシャルプロセスを介して堆積されうる。
【００２３】
図２Ｄは、３−Ｄプラグ充填が発生した後の結果を図示する。デバイス２００は、プラグ充填２５０および空隙２６０を備える。プラグ充填２５０は、シリコンゲルマニウム（ＳｉＧｅ）またはグレーデッドゲルマニウムのうちの少なくとも一つを含みうる。ＳｉＧｅプラグ充填２５０のゲルマニウムの濃度は、１％〜１００％の範囲でありうる。ゲルマニウム含有量は、例えば、エッチングプロセスおよび熱安定性の除去速度など、３Ｄ  ＮＡＮＤの後続プロセスステップで必要とされる望ましい材料特性を得るために調節されうる。
【００２４】
プラグ充填２５０の形状は、３−Ｄプラグ充填に使用されるプロセスに応じて、空隙２６０のサイズと同様に異なる場合がある。空隙２６０を形成する結果として、プラグ充填２５０は完全に充填されるか、完全に充填されないため、穴の内側で空隙またはピンチオフと呼ばれるものが生じる。空隙またはピンチオフは、プロセスの後半でプラグ充填２５０の除去中により迅速な除去をもたらし、それによってエッチング化学物質によるデバイス損傷と製造時間を減少させ、スループットを増加させることができる。空隙またはピンチオフは、本発明の特定の実施形態に存在しない場合がある。
【００２５】
プラグ充填２５０および空隙２６０は、堆積ステップを含むｉｎ−ｓｉｔｕプロセス、ハロゲン化物化学物質を含むエッチバックステップ、およびピンチオフステップを介して形成されうる。堆積ステップは、熱反応、プラズマ反応、プラズマ増強反応または高密度プラズマ（ＨＤＰ）化学蒸着（ＣＶＤ）プロセスによって生じうる。堆積ステップには、シラン、ジシラン、トリシラン、クロロシラン、ジクロロシラン、トリクロロシラン、テトラクロロシラン、ネオペンタシラン、メチルシラン、ジメチルシラン、トリメチルシラン、テトラメチルシラン、または前述の組み合わせなどのシリコン前駆体の流れが含まれうる。堆積ステップは、例えばゲルマン、ジゲルマン、ジクロロゲルマン、トリクロロゲルマン、テトラクロロゲルマン、ゲルマニウムアルコキシド、または前述の組み合わせなどのゲルマニウム前駆体の流れも含みうる。堆積ステップは、例えば、シリル−ゲルマン前駆体などのシリコンおよびゲルマニウムの両方を含む前駆体を流すことも含みうる。堆積ステップは、ゲルマニウムのｉｎ−ｓｉｔｕドーピングを含みうる。ｉｎ−ｓｉｔｕドーピングは、Ｇａ、Ｂ、Ｐ、Ａｓ、またはＡｌなどの原子で行うことができる。
【００２６】
ｉｎ−ｓｉｔｕプロセスは、ピンチオフステップを含んでもよく、ピンチオフステップは、空隙２６０を形成するために、シリコン、ゲルマニウム、またはそれらの組み合わせの堆積を含む。
【００２７】
熱堆積ステップについては、圧力は、１０Ｔｏｒｒ〜８００Ｔｏｒｒの範囲であってもよく、温度は５０°Ｃ〜８００°Ｃの範囲であってもよい。プラズマ増強反応またはＨＤＰ  ＣＶＤ堆積ステップについては、圧力は、１０ｍＴｏｒｒ〜１００Ｔｏｒｒの範囲であってもよく、温度は１０°Ｃ〜７００°Ｃの範囲であってもよい。
【００２８】
エッチバックステップに関与するハロゲン化物化学物質は、フッ化水素酸（ＨＦ）、塩酸（ＨＣｌ）、フッ化水素酸（ＨＦ）、臭化水素酸（ＨＢｒ）、または前述の組み合わせを含みうる。ドライエッチングプロセスは、例えば、遠隔プラズマシステムを含みうる。
【００２９】
ゲルマニウム、シリコンまたはＳｉＧｅプラグ充填およびピンチオフステップは、厚さを正確に制御するために、減速した堆積速度でＳｉＧｅ合金を堆積させることを含みうる。このステップはまた、ＳｉＧｅ合金における空隙を作り出すことができる。ゲルマニウムまたはシリコンまたはＳｉＧｅプラグ充填およびピンチオフステップは、Ｍａらによって２０１８年８月６日に出願された、「ＭＵＬＴＩ−ＰＯＲＴ  ＧＡＳ  ＩＮＪＥＣＴＩＯＮ  ＳＹＳＴＥＭ  ＡＮＤ  ＲＥＡＣＴＯＲ  ＳＹＳＴＥＭ  ＩＮＣＬＵＤＩＮＧ  ＳＡＭＥ」と題された、米国特許出願第１６／０５５，５３２号に開示されている装置を使用して達成されてもよく、これは参照により本明細書に援用される。ゲルマニウム、シリコン、ＳｉＧｅプラグ充填およびピンチオフステップは、Ｓｒｅｅｒａｍらによって２０１８年６月４日に出願された、「ＧＡＳ  ＤＩＳＴＲＩＢＵＴＩＯＮ  ＳＹＳＴＥＭ  ＡＮＤ  ＲＥＡＣＴＯＲ  ＳＹＳＴＥＭ  ＩＮＣＬＵＤＩＮＧ  ＳＡＭＥ」と題された、米国特許出願第１５／９９７，４４５号に開示されている装置を使用して代替的に達成されてもよく、これは参照により本明細書に援用される。これらの特許出願に記述された装置は、作成された空隙のサイズの調節を可能にしうる。
【００３０】
プラグ充填２５０の過剰材料は、図２Ｅに示すようにＣＭＰプロセスを介して取り除かれてもよい。残留物は、第一のスタック２７０を形成する。水平面ができたら、ライナー２４０およびプラグ充填２５０に追加的なスタックが形成されうる。
【００３１】
第二のスタック２８０が図２Ｆに示されている。第一のスタック２７０のような第二のスタック２８０は、窒化物層２２０および酸化物層２３０の交互配置を含む。窒化物層２２０は、窒化ケイ素、窒化ゲルマニウム、窒化シリコン、窒化ゲルマニウム、窒化シリコンゲルマニウム（ＳｉＧｅＮ）、酸窒化シリコン（ＳｉＯＮ）、酸窒化ゲルマニウム（ＧｅＯＮ）、またはその組み合わせのうちの少なくとも一つを含んでもよい。酸化物層２３０は、酸化ケイ素、酸化ゲルマニウム、酸化シリコンゲルマニウム（ＳｉＧｅＯｘ）、酸窒化ゲルマニウム（ＧｅＯＮ）、酸窒化シリコン（ＳｉＯＮ）、またはその組み合わせのうちの少なくとも一つを含んでもよい。
【００３２】
チャネル穴は次に、エッチングプロセスを介して第二のスタック２８０内に形成される。エッチングプロセスは、ドライエッチングまたはウェットエッチングプロセスであってもよい。エッチングプロセスは、フッ化水素酸（ＨＦ）、塩酸（ＨＣｌ）、フッ化水素酸（ＨＦ）、または臭化水素酸（ＨＢｒ）、または前述の組み合わせなどのハロゲン化物化学物質を利用しうる。図２Ｇに示すように、ライナー２４０およびプラグ充填２５０は、エッチングプロセスの後に残留したままである。
【００３３】
次いで、プラグ充填２５０は、水酸化アンモニウム、過酸化水素、水、チロキシン５−デヨードナーゼ、硝酸（ＨＮＯ３）、（トリメチルシリル）ジメチルヒドラジン（ＴＤＭＨ）、または上記のいずれかの組み合わせのうちの少なくとも一つの流れを介して、ウェットエッチングプロセスで除去されてもよい。その流れは、その他のシリコンプラグを取り除くよりも速い速度で、プラグ充填２５０を取り除く。プラグ充填２５０のエッチング速度は、０．１〜１００００オングストローム／分、１〜１０００オングストローム／分、または１０〜１００オングストローム／分の範囲でありうる。
【００３４】
プラグ充填２５０が取り除かれた後、図２Ｈはライナー２４０が残っていることを図示する。次いで、ライナー２４０は、水酸化アンモニウム、過酸化水素、水、チロキシン５−デヨードナーゼ、硝酸（ＨＮＯ３）、（トリメチルシリル）ジメチルヒドラジン（ＴＤＭＨ）、または上記のいずれかの組み合わせのうちの少なくとも一つの流れを介して除去されてもよい。図２Ｉに示すように、残留物はデバイス２００である。この時点で、デバイス２００の製造は完了してもよく、またはステップは、デバイス２００の上部に追加的なスタックを形成するために繰り返されてもよい。
【００３５】
図３は、本発明の少なくとも一つの実施形態による３−Ｄ  ＮＡＮＤデバイスを製造するための方法３００を図示する。方法３００は、ドライエッチングステップ３１０、ライナー堆積ステップ３２０、プラグ充填ステップ３３０、研磨ステップ３４０、スタック堆積ステップ３５０、穴エッチングステップ３６０、および任意のストリップステップ３７０を含む。穴エッチングステップ３６０もライナーを取り除く場合、ストリップステップ３７０は必要でない場合がある。
【００３６】
３−Ｄ  ＮＡＮＤデバイスを形成する方法は、例えば、ＡＬＤ反応チャンバ、化学蒸着（ＣＶＤ）チャンバ、エピタキシャル反応チャンバ、バッチ式反応チャンバ、ミニバッチ反応チャンバ、または単一ウェハ反応チャンバ内で行われてもよい。適切な反応チャンバは、これらのプロセスのすべてまたは大部分がｉｎ−ｓｉｔｕプロセスとして発生することを可能にしうる。
【００３７】
図４は、本発明の少なくとも一つの実施形態によって作られた３−Ｄ  ＮＡＮＤデバイス４００を図示する。３−Ｄ  ＮＡＮＤデバイス４００は、基材４１０、酸窒化層スタックセクション４２０、ソース線４３０、およびビット線電極セクション４４０を備える。酸窒化層スタックセクション４２０はまた、複数のチャネル穴を備えてもよい。
【００３８】
示され説明された特定の実施形態は、本発明およびその最良の形態の例示であり、別途態様および実施形態の範囲をいかなるやり方でも限定することを意図しない。実際、簡潔さのために、従来の製造、関連、調製、およびシステムの他の機能的態様を詳細には説明していない場合がある。さらに、様々な図に示される接続線は、様々な要素間の例示的な機能的関係および／または物理的連結を表すことを意図する。多くの代替的もしくは追加の機能的関係、もしくは物理的接続が実際のシステムに存在してもよく、および／または幾つかの実施形態では存在しなくてもよい。
【００３９】
本明細書に記載される構成および／または方法は本質的に例示的であり、これらの特定の実施形態または実施例は、数多くの変形が可能であるので、限定的な意味で考えられるべきではないことが理解されるべきである。本明細書に記載される特定のルーチンまたは方法は、任意の数の加工方策のうちの一つまたは複数を表す場合がある。それ故に、例示された様々な動作は、例示される逐次で実施されてもよく、他の逐次で実施されてもよく、または場合によっては省略されてもよい。
【００４０】
本開示の主題は、本明細書で開示される様々なプロセス、システム、および構成、ならびに他の特徴、機能、動作および／または特性の、全ての新規かつ自明でない組合せおよび部分的組合せ、ならびにその任意のおよび全ての均等物を含む。
【符号の説明】
【００４１】
１００  ＮＡＮＤデバイス
１２０  窒化物層
１３０  酸化物層
１４０  第１のスタック
１５０  第２のスタック
１６０  ライナー
１７０  プラグ充填
１８０  残留物
１９０  損傷
２００  ３−Ｄ  ＮＡＮＤデバイス
２１０  基材
２２０  窒化物層
２３０  酸化物層
２４０  ライナー
２５０  プラグ充填
２６０  空隙
２７０  第１のスタック
２８０  第２のスタック
３００  ３−Ｄ  ＮＡＮＤデバイスを製造するための方法
３１０  ドライエッチングステップ
３２０  ライナー堆積ステップ
３３０  プラグ充填ステップ
３４０  研磨ステップ
３５０  スタック堆積ステップ
３６０  穴エッチングステップ
３７０  任意のストリップステップ
４００  ３−Ｄ  ＮＡＮＤデバイス
４１０  基材
４２０  酸窒化層スタックセクション
４３０  ソース線
４４０  ビット線電極セクション
【図１】
2020136676.tif 000003
【図２−１】
2020136676.tif 000004
【図２−２】
2020136676.tif 000005
【図２−３】
2020136676.tif 000006
【図３】
2020136676.tif 000007
【図４】
2020136676.tif 000008
【外国語明細書】
2020136676000001.pdf