(57)【要約】【課題】電気的特性を改善し、面積利用効率の高い高集積密度化構造を短時間で製造できる半導体集積回路の製造方法を提供する。【解決手段】ｎ−型の半導体層１２の上部の一部に、ｐ型不純物イオンを注入位置を変えて多段注入して第１イオン注入領域を形成する工程と、上部の他の一部に、ｐ型不純物イオンを注入位置を変えて多段注入して第２イオン注入領域を形成する工程と、第１イオン注入領域の不純物イオンを活性化させて第２導電型のウェル領域２２，２３を形成すると同時に、第２イオン注入領域の不純物イオンを活性化させてｐ型のボディ領域１３を形成する工程と、ウェル領域２２の上部にｎ＋型の第１及び第２端子領域２５ａ，２５ｂを有する制御素子２０１を形成する工程と、ボディ領域１３の上部にｎ＋型の出力端子領域１５ａ，１５ｂを有し、制御素子２０１によって制御される出力段素子１０１を形成する工程とを含む。【選択図】図１
2020136402.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層の上部の一部に、第２導電型を呈する不純物イオンを注入位置を変えて多段注入することにより、第１イオン注入領域を選択的に形成する工程と、
前記上部の他の一部に、第２導電型を呈する不純物イオンを前記注入位置を変えて多段注入することにより、第２イオン注入領域を選択的に形成する工程と、
前記第１イオン注入領域の不純物イオンを活性化させて第２導電型のウェル領域を形成すると同時に、前記第２イオン注入領域の不純物イオンを活性化させて第２導電型のボディ領域を形成する工程と、
前記ウェル領域の上部に互いに対向する第１導電型の第１及び第２端子領域を有する制御素子を形成する工程と、
前記ボディ領域の上部に第１導電型の出力端子領域を有し、前記制御素子によって制御される出力段素子を形成する工程と、
を含むことを特徴とする半導体集積回路の製造方法。
【請求項２】
前記第２イオン注入領域を選択的に形成する工程において、最深の注入位置が前記第１イオン注入領域の最深の注入位置と異なるように多段注入することを特徴とする請求項１に記載の半導体集積回路の製造方法。
【請求項３】
前記第１イオン注入領域を選択的に形成する工程及び前記第２イオン注入領域を選択的に形成する工程の前に、前記上部の更に他の一部にトレンチを掘る工程を更に含むことを特徴とする請求項１又は２に記載の半導体集積回路の製造方法。
【請求項４】
前記第１イオン注入領域を選択的に形成する工程及び前記第２イオン注入領域を選択的に形成する工程の前に、前記トレンチを埋めるように、前記半導体層上に耐酸化性膜を形成する工程を更に含むことを特徴とする請求項３に記載の半導体集積回路の製造方法。
【請求項５】
前記耐酸化性膜をパターニングして耐酸化性マスクを形成する工程と、
前記耐酸化性マスクの開口部を熱酸化し、フィールド酸化膜を局所的に形成する工程と、
前記第１イオン注入領域を選択的に形成する工程及び前記第２イオン注入領域を選択的に形成する工程の後に、前記耐酸化性マスクを除去する工程と、
を更に含むこと特徴とする請求項４に記載の半導体集積回路の製造方法。
【請求項６】
前記フィールド酸化膜を局所的に形成する工程の後に、
前記第１イオン注入領域を選択的に形成するための第１選択イオン注入用マスクをパターニングするフォトリソグラフィ工程と、
前記第２イオン注入領域を選択的に形成するための第２選択イオン注入用マスクをパターニングするフォトリソグラフィ工程と、
を更に含むこと特徴とする請求項５に記載の半導体集積回路の製造方法。
【請求項７】
前記第１及び第２イオン注入領域をそれぞれ形成する前記多段注入のそれぞれの加速電圧は、前記耐酸化性マスクを貫通する値に選択されることを特徴とする請求項６に記載の半導体集積回路の製造方法。
【請求項８】
前記第１及び第２イオン注入領域をそれぞれ形成する前記多段注入の少なくとも１回のイオン注入の加速電圧は、前記フィールド酸化膜を貫通する値に選択されることを特徴とする請求項６又は７に記載の半導体集積回路の製造方法。
【請求項９】
前記第１及び第２イオン注入領域をそれぞれ形成する前記多段注入の少なくとも１回のイオン注入の加速電圧は、前記フィールド酸化膜を貫通しない値に選択されることを特徴とする請求項６〜８のいずれか１項に記載の半導体集積回路の製造方法。
【請求項１０】
前記第２イオン注入領域を形成する前記多段注入のそれぞれの加速電圧は、前記トレンチを埋め込んだ前記耐酸化性膜を貫通しない値に選択されることを特徴とする請求項６〜９のいずれか１項に記載の半導体集積回路の製造方法。
【請求項１１】
前記第１イオン注入領域を選択的に形成するための、前記第１選択イオン注入用マスクとは異なる第３イオン注入マスクをパターニングするフォトリソグラフィ工程を更に含み、
前記第１イオン注入領域を選択的に形成する工程において、前記第１及び第３選択イオン注入用マスクをそれぞれ用いて、前記第１イオン注入領域を選択的に形成することを特徴とする請求項６〜１０のいずれか１項に記載の半導体集積回路の製造方法。
【請求項１２】
前記耐酸化性マスクを除去する工程の後に、前記トレンチ内に前記出力段素子の制御電極構造を埋め込む工程を更に含むことを特徴とする請求項５〜１１のいずれか１項に記載の半導体集積回路の製造方法。
【請求項１３】
前記第１イオン注入領域を選択的に形成する工程及び前記第２イオン注入領域を選択的に形成する工程は、少なくとも１回のイオン注入を同時に行う共通の段階を含むことを特徴とする請求項１〜１２のいずれか１項に記載の半導体集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の製造方法に係る。特に、出力段の縦型の電力用半導体素子と、電力用半導体素子を制御する横型半導体素子（制御素子）とを同一半導体チップにモノリシックに集積した電力用半導体集積回路（パワーＩＣ）の製造方法に関する。
【背景技術】
【０００２】
出力段の縦型ＭＯＳＦＥＴと、縦型ＭＯＳＦＥＴを制御するための横型ＭＯＳＦＥＴが同一半導体チップにモノリシックに集積（混載）されたパワーＩＣが提案されている（特許文献１〜３参照）。特許文献１〜３に記載のパワーＩＣの製造方法では、半導体基板表面に不純物イオンを注入した後、高温且つ長時間の熱処理を行い、縦型の出力段素子を形成するためのボディ領域を形成する。また、半導体基板表面の所定の位置に不純物イオンを注入した後、高温且つ長時間の熱処理を行い、横型の制御素子を形成するためのウェル領域を形成する。このように、高温且つ長時間の熱処理を複数回行うため、製造時間が長い。また、複数回の熱処理は拡散層の不純物濃度がばらつき、デバイス特性がばらつく原因となる。
【０００３】
特許文献４〜６には、高温且つ長時間の熱処理によらずに、縦型の出力段素子と横型の制御素子に関連する拡散層を形成する技術が提案されている。特許文献４、５では、高加速電圧のイオン注入装置を用いてトレンチＭＯＳＦＥＴのボディ領域を形成する技術が開示されている。特許文献６では、熱処理量を抑制し、不純物が過度に拡散しないような分離拡散層の形成方法に関する技術が開示されている。
【０００４】
しかしながら、特許文献１〜６には、縦型の出力段素子と横型の制御素子とを同一半導体チップに集積した半導体集積回路の集積密度を向上させることや、製造時間の短縮に関しては開示されていない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−９１３４４号公報
【特許文献２】特許第５６４１１３１号公報
【特許文献３】特許第６０３７０８５号公報
【特許文献４】特開２００６−８０１７７号公報
【特許文献５】特開２００１−３３９０６３号公報
【特許文献６】特開２０１２−８０１１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記課題に鑑み、本発明は、電気的特性を改善し、面積利用効率の高い高集積密度化構造を短時間で製造できる半導体集積回路の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様は、（ａ）第１導電型の半導体層の上部の一部に、第２導電型を呈する不純物イオンを注入位置を変えて多段注入することにより、第１イオン注入領域を選択的に形成する工程と、（ｂ）半導体層の上部の他の一部に、第２導電型を呈する不純物イオンを前記注入位置を変えて多段注入することにより、第２イオン注入領域を選択的に形成する工程と、（ｃ）第１イオン注入領域の不純物イオンを活性化させて第２導電型のウェル領域を形成すると同時に、第２イオン注入領域の不純物イオンを活性化させて第２導電型のボディ領域を形成する工程と、（ｄ）ウェル領域の上部に互いに対向する第１導電型の第１及び第２端子領域を有する制御素子を形成する工程と、（ｅ）ボディ領域の上部に第１導電型の出力端子領域を有し、制御素子によって制御される出力段素子を形成する工程とを含む半導体集積回路の製造方法であることを要旨とする。
【発明の効果】
【０００８】
本発明によれば、電気的特性を改善し、面積利用効率の高い高集積密度化構造を短時間で製造できる半導体集積回路の製造方法を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態に係る半導体集積回路の一例を示す要部断面図である。
【図２】本発明の実施形態に係る半導体集積回路の一例を示す等価回路図である。
【図３】本発明の実施形態に係る半導体集積回路の製造方法の一例を示す工程断面図である。
【図４】本発明の実施形態に係る半導体集積回路の製造方法の一例を示す図３に引き続く工程断面図である。
【図５】本発明の実施形態に係る半導体集積回路の製造方法の一例を示す図４に引き続く工程断面図である。
【図６】本発明の実施形態に係る半導体集積回路の製造方法の一例を示す図５に引き続く工程断面図である。
【図７】本発明の実施形態に係る半導体集積回路の製造方法の一例を示す図６に引き続く工程断面図である。
【図８】本発明の実施形態に係る半導体集積回路の製造方法の一例を示す図７に引き続く工程断面図である。
【図９】本発明の実施形態に係る半導体集積回路の製造方法の一例を示す図８に引き続く工程断面図である。
【図９Ａ】本発明の実施形態に係る制御素子をなす横型半導体素子の表面から深さ方向の不純物濃度分布を示すグラフである。
【図１０】本発明の実施形態に係る半導体集積回路の製造方法の一例を示す図９に引き続く工程断面図である。
【図１１】本発明の実施形態に係る半導体集積回路の製造方法の一例を示す図１０に引き続く工程断面図である。
【図１２】本発明の実施形態に係る半導体集積回路の製造方法の一例を示す図１１に引き続く工程断面図である。
【図１３】本発明の実施形態に係る半導体集積回路の製造方法の一例を示す図１２に引き続く工程断面図である。
【図１４】本発明の実施形態に係る半導体集積回路の製造方法の一例を示す図１３に引き続く工程断面図である。
【図１５】本発明の実施形態に係る半導体集積回路の製造方法の一例を示す図１４に引き続く工程断面図である。
【図１６】本発明の実施形態に係る半導体集積回路の製造方法の一例を示す図１５に引き続く工程断面図である。
【図１７】本発明の実施形態に係る半導体集積回路の製造方法の一例を示す図１６に引き続く工程断面図である。
【図１８】比較例に係る半導体集積回路を示す要部断面図である。
【図１９】比較例に係る半導体集積回路の製造方法を示す工程断面図である。
【図２０】比較例に係る半導体集積回路の製造方法を示す図１９に引き続く工程断面図である。
【図２１】比較例に係る半導体集積回路の製造方法を示す図２０に引き続く工程断面図である。
【図２２】比較例に係る半導体集積回路の製造方法を示す図２１に引き続く工程断面図である。
【図２３】比較例に係る半導体集積回路の製造方法を示す図２２に引き続く工程断面図である。
【図２４】比較例に係る半導体集積回路の製造方法を示す図２３に引き続く工程断面図である。
【図２５】比較例に係る半導体集積回路の製造方法を示す図２４に引き続く工程断面図である。
【図２６】比較例に係る半導体集積回路の製造方法を示す図２５に引き続く工程断面図である。
【図２７】本発明の実施形態の第１変形例に係る半導体集積回路の製造方法の一例を示す工程断面図である。
【図２８】本発明の実施形態の第１変形例に係る半導体集積回路の製造方法の一例を示す図２７に引き続く工程断面図である。
【図２９】本発明の実施形態の第２変形例に係る半導体集積回路の製造方法の一例を示す工程断面図である。
【図３０】本発明の実施形態の第２変形例に係る半導体集積回路の製造方法の一例を示す図２９に引き続く工程断面図である。
【図３１】本発明の実施形態の第２変形例に係る半導体集積回路の製造方法の一例を示す図３０に引き続く工程断面図である。
【図３２】本発明の実施形態の第３変形例に係る半導体集積回路の製造方法の一例を示す工程断面図である。
【図３３】本発明の実施形態の第４変形例に係る半導体集積回路の製造方法の一例を示す工程断面図である。
【図３４】本発明の実施形態の第４変形例に係る半導体集積回路の製造方法の一例を示す図３３に引き続く工程断面図である。
【図３５】本発明の実施形態の第４変形例に係る半導体集積回路の製造方法の一例を示す図３４に引き続く工程断面図である。
【図３６】本発明の実施形態の第４変形例に係る半導体集積回路の製造方法の一例を示す図３５に引き続く工程断面図である。
【図３７】本発明の実施形態の第５変形例に係る半導体集積回路の製造方法の一例を示す工程断面図である。
【図３８】本発明の実施形態の第５変形例に係る半導体集積回路の製造方法の一例を示す図３７に引き続く工程断面図である。
【図３９】本発明の実施形態の第５変形例に係る半導体集積回路の製造方法の一例を示す図３８に引き続く工程断面図である。
【図４０】本発明の実施形態の第５変形例に係る半導体集積回路の製造方法の一例を示す図３９に引き続く工程断面図である。
【図４１】本発明の実施形態の第５変形例に係る半導体集積回路の製造方法の一例を示す図４０に引き続く工程断面図である。
【発明を実施するための形態】
【００１０】
以下において、図面を参照して本発明の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１１】
本発明の実施形態に係る半導体集積回路では、同一半導体チップに種々の半導体素子がモノリシックに集積化される。本発明の実施形態において、回路部に集積化される制御素子（半導体素子）の「第１端子領域」及び「第２端子領域」とは、集積化される半導体素子が電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）の場合にはソース領域又はドレイン領域のいずれか一方となる、主電流が流入若しくは流出する半導体領域を意味する。ＭＩＳＦＥＴ等で対称構造の半導体素子となる場合は、バイアス関係を交換すれば「第１端子領域」の機能と「第２端子領域」の機能を交換可能な場合もある。
【００１２】
本明細書において、出力段素子には、「第１主電極領域」及び「第２主電極領域」の用語が用いられている。「第１主電極領域」及び「第２主電極領域」は、上述した「第１端子領域」及び「第２端子領域」と同様の関係となる、主電流が流入若しくは流出する出力段素子（半導体素子）の主電極領域である。出力段素子として集積化される半導体素子が絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）において、「第１主電極領域」とはエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を意味する。また、集積化される出力段素子が静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯ）においては「第１主電極領域」はアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。「第２主電極領域」とは、集積化される出力段素子がＦＥＴやＳＩＴであれば、上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。ＩＧＢＴにおいては上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を意味する。ＳＩサイリスタやＧＴＯにおいては上記第１主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる領域を意味する。
【００１３】
このように、半導体チップに集積化される出力段素子の「第１主電極領域」がソース領域であれば、「第２主電極領域」はドレイン領域を意味する。「第１主電極領域」がエミッタ領域であれば、「第２主電極領域」はコレクタ領域を意味する。「第１主電極領域」がアノード領域であれば、「第２主電極領域」はカソード領域を意味する。なお、本明細書において単に「主電極領域」と記載する場合は、技術的及び文脈的に妥当な第１主電極領域又は第２主電極領域のいずれか一方を包括的に意味する。
【００１４】
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
【００１５】
また、以下の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。また、「ｎ」や「ｐ」に付す「＋」や「−」は、「＋」及び「−」が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。但し、図面の表現において、同じ「ｎ」と「ｎ」とが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。
【００１６】
＜半導体集積回路＞
本発明の実施形態に係る半導体集積回路の一例として、ハイサイド型パワーＩＣを説明する。本発明の実施形態に係る半導体集積回路は、図１に例示的に示すように、同一の半導体チップの右側に出力部１００を、左側に回路部２００をモノリシックに集積したパワーＩＣである。
【００１７】
出力部１００は、縦型のパワー半導体素子である出力段素子１０１を有する。本発明の実施形態に係る半導体集積回路においては、便宜上、出力段素子１０１が、トレンチゲート型の縦型ｎＭＯＳＦＥＴである場合を例示する。出力段素子１０１は、上面（おもて面）側の第１主電極領域（ソース領域）１５ａ，１５ｂと下面（裏面）側の第２主電極領域（ドレイン領域）の間をチャネルとなる半導体領域を介して主電流がそれぞれ流れる。このため、裏面コンタクト層１１をドレイン領域（第２主電極領域）として機能させ、半導体層１２をドリフト層として機能させる。裏面コンタクト層１１の裏面側にはドレイン電極となる裏面電極１０が配置されており、裏面電極１０が電源電圧端子に接続される。
【００１８】
本発明の実施形態に係る半導体集積回路では、半導体チップを構成する半導体基体（１１，１２）が、シリコン（Ｓｉ）からなる半導体材料を母材とする場合を例示的に説明するが、母材はＳｉに限定されない。また、図１では、半導体基体（１１，１２）が、高不純物濃度で第１導電型（ｎ＋型）の半導体基板（Ｓｉウェハ）からなる裏面コンタクト層１１上に、裏面コンタクト層１１よりも低不純物濃度で第１導電型（ｎ−型）の半導体層１２がエピタキシャル成長された構造を例示する。なお、半導体層１２となるｎ−型の半導体基板（Ｓｉウェハ）の裏面に、ｎ＋型の拡散層からなる裏面コンタクト層１１をイオン注入や熱拡散で形成することで半導体基体（１１，１２）を構成してもよい。
【００１９】
半導体基板を裏面コンタクト層１１とする場合、裏面コンタクト層１１の不純物濃度は例えば２×１０１８ｃｍ−３〜１×１０１９ｃｍ−３程度であれば市場で容易に入手できる。この場合、半導体層１２の不純物濃度は例えば１×１０１２ｃｍ−３〜１×１０１６ｃｍ−３程度に選択でき、ここでは例えば１×１０１５ｃｍ−３〜１×１０１６ｃｍ−３程度である。ｎ−型の半導体基板からなる半導体層１２の裏面に、ｎ＋型の拡散層で裏面コンタクト層１１を形成する場合は、裏面コンタクト層１１の不純物濃度を５×１０１８ｃｍ−３〜１×１０２１ｃｍ−３程度とすることが可能である。なお、裏面コンタクト層１１の不純物濃度は一定でなくてもよく、裏面コンタクト層１１に接続される裏面電極（図示省略）との界面で１×１０２１ｃｍ−３程度まで高不純物濃度となるようなプロファイルでも構わない。例えば半導体層１２側の５×１０１８ｃｍ−３〜２×１０１９ｃｍ−３程度の層と、裏面電極側の３×１０１９ｃｍ−３〜１×１０２１ｃｍ−３程度の層との複合構造でも構わない。
【００２０】
出力部１００において、半導体層１２の上部には第２導電型（ｐ型）のボディ領域（ベース領域）１３が設けられている。本発明の実施形態に係る半導体集積回路のボディ領域１３は、加速電圧の異なる多段イオン注入と短時間の熱処理により形成されている。多段注入におけるイオン注入回数及び加速電圧を適切に調整することにより、ボディ領域１３の深さ方向において、階段状のドーピングプロファイルや、深い部分の不純物濃度が浅い部分の不純物濃度よりも高いプロファイル（レトログレードウェル）、ガウス分布形状に近いプロファイル等、要求される性能に合わせたドーピングプロファイルを実現することができる。
【００２１】
ボディ領域１３の上部には、半導体層１２よりも高不純物濃度のｎ＋型の第１主電極領域１５ａ，１５ｂが対をなして、選択的に設けられている。ボディ領域１３の上部には、対をなす第１主電極領域１５ａ，１５ｂの間に、第１主電極領域１５ａ，１５ｂに接するようにｐ＋型のベースコンタクト領域１６が選択的に設けられている。ベースコンタクト領域１６及び第１主電極領域１５ａ，１５ｂ上には出力端子配線（ソース電極配線）２１が配置されており、出力端子配線２１が出力端子に接続される。このため、本発明の実施形態に係る半導体集積回路においては、第１主電極領域１５ａ，１５ｂが「出力端子領域」として定義される。
【００２２】
半導体層１２の上面から掘り込まれ、少なくとも側面の一部がボディ領域１３と接し、ボディ領域１３よりも深いトレンチ１７ａ，１７ｂが対をなして設けられている。対をなすトレンチ１７ａ，１７ｂのそれぞれの内には、トレンチ１７ａ、１７ｂの内面に沿って設けられたゲート絶縁膜１８を介してゲート電極１９ａ，１９ｂが埋め込まれ、トレンチ型の制御電極構造（１８，１９ａ，１９ｂ）を構成している。
【００２３】
ゲート絶縁膜１８としては、例えばＳｉＯ２膜等が使用可能であるが、ＳｉＯ２膜の他にもシリコン酸窒化（ＳｉＯＮ）膜、ストロンチウム酸化物（ＳｒＯ）膜、シリコン窒化物（Ｓｉ３Ｎ４）膜、アルミニウム酸化物（Ａｌ２Ｏ３）膜も使用可能である。或いは、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ２Ｏ３）膜、ハフニウム酸化物（ＨｆＯ２）膜、ジルコニウム酸化物（ＺｒＯ２）膜、タンタル酸化物（Ｔａ２Ｏ５）膜、ビスマス酸化物（Ｂｉ２Ｏ３）膜でもよい。更にはこれらの単層膜内のいくつかを選択し、複数を積層した複合膜等も使用可能である。
【００２４】
ゲート電極１９ａ，１９ｂは、ゲート絶縁膜１８を介して、ボディ領域１３のトレンチ１７ａ，１７ｂの側面側の半導体領域の表面ポテンシャルを静電的に制御することにより、ボディ領域１３のトレンチ１７ａ，１７ｂの側面側に反転チャネルを形成する。ゲート電極１９ａ，１９ｂの材料としては、例えば高濃度のｎ型不純物が導入されたポリシリコン（ドープドポリシリコン）が使用可能であるが、ドープドポリシリコン（ＤＯＰＯＳ）の他にもタングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）等の高融点金属、又は高融点金属とポリシリコンとのシリサイドが使用可能である。更にゲート電極１９ａ，１９ｂの材料はポリシリコンと高融点金属のシリサイドとの複合膜であるポリサイドでもよい。
【００２５】
ゲート電極１９ａ，１９ｂ上には層間絶縁膜２０が配置されている。層間絶縁膜２０としては、例えば燐及びホウ素を添加したシリコン酸化膜（ＢＰＳＧ膜）等が使用可能である。トレンチ１７ａ，１７ｂは平面形状が環状の１つのトレンチでもよい。
【００２６】
一方、回路部２００は、出力段素子１０１を制御する制御素子２０１を含む。制御素子２０１は横型ｎＭＯＳＦＥＴであり、ｐＭＯＳＦＥＴ（図示省略）と相補型ＭＯＳ（ＣＭＯＳ）を構成してもよい。制御素子２０１は、半導体層１２の上部に設けられた第２導電型（ｐ型）の領域（第１ウェル領域）２２に設けられる。
【００２７】
半導体層１２の上部には、第１ウェル領域２２と離間して、第２導電型（ｐ型）のウェル領域（第２ウェル領域）２３が設けられている。第２ウェル領域２３は、出力段素子１０１の終端領域に電界緩和のために形成されている。第１ウェル領域２２及び第２ウェル領域２３の深さは、例えばボディ領域１３の深さよりも深く、且つトレンチ１７ａ，１７ｂの深さよりも深い。第１ウェル領域２２及び第２ウェル領域２３は互いに略同一の不純物濃度であり、略同一の深さに設けられている。なお、第１ウェル領域２２及び第２ウェル領域２３は互いに異なる不純物濃度であってもよく、互いに異なる深さであってもよい。第１ウェル領域２２及び第２ウェル領域２３は同一工程で形成可能であり、工程数の増加を抑制することができる。
【００２８】
第１ウェル領域２２及び第２ウェル領域２３は、出力部１００のボディ領域１３と同様に、加速電圧の異なる多段イオン注入と短時間の熱処理により形成されている。多段注入におけるイオン注入回数及び加速電圧を適切に調整することにより、第１ウェル領域２２及び第２ウェル領域２３の深さ方向において、階段状のドーピングプロファイルや、深い部分の不純物濃度が、浅い部分よりも高いプロファイル（レトログレードウェル）、ガウス分布形状に近いプロファイル等、要求される性能に合わせたドーピングプロファイルを実現することができる。なお、第１ウェル領域２２及び第２ウェル領域２３の断面形状は図１に示した形状に限定されず、イオン注入回数及び加速電圧に応じて適宜変更可能である。
【００２９】
図１に示すように、回路部２００の制御素子２０１は、第１ウェル領域２２の上部に第１導電型（ｎ＋型）の第１端子領域（ソース領域）２５ａと第２端子領域（ドレイン領域）２５ｂを対向させている。第１端子領域２５ａ及び第２端子領域２５ｂは、第１ウェル領域２２の上部に互いに離間して選択的に設けられ、半導体層１２よりも高不純物濃度のｎ＋型半導体領域である。本発明の実施形態に係る半導体集積回路においては、第１端子領域２５ａ及び第２端子領域２５ｂと出力部１００側の第１主電極領域１５ａ，１５ｂとは互いに略同一の不純物濃度であり、略同一の深さに設けられている。なお、第１端子領域２５ａ及び第２端子領域２５ｂと第１主電極領域１５ａ，１５ｂとは互いに異なる不純物濃度であってもよく、互いに異なる深さであってもよい。第１端子領域２５ａ及び第２端子領域２５ｂと出力部１００側の第１主電極領域１５ａ，１５ｂとは同一工程で形成可能であり、工程数の増加を抑制することができる。
【００３０】
第１ウェル領域２２上には平面型の制御電極構造（２７，２８）が横方向に延在している。制御電極構造（２７，２８）は、第１端子領域２５ａと第２端子領域２５ｂの間の第１ウェル領域２２上に設けられたゲート絶縁膜２７と、ゲート絶縁膜２７上に配置された制御電極（ゲート電極）２８を備える。
【００３１】
ゲート絶縁膜２７としては、ゲート絶縁膜１８と同様の材料が使用可能であり、例えばＳｉＯ２膜等が使用可能である。ゲート電極２８は、ゲート絶縁膜２７を介して、第１ウェル領域２２の表面ポテンシャルを静電的に制御することにより、第１ウェル領域２２の表層に反転チャネルを形成する。ゲート電極２８の材料としては、ゲート電極１９ａ，１９ｂと同様の材料が使用可能であり、例えばＤＯＰＯＳ等が使用可能である。
【００３２】
第１端子領域２５ａ上には、Ａｌ等の金属材料からなる第１回路端子配線（ソース電極配線）３１が配置されている。第２端子領域２５ｂ上には、Ａｌ等の金属材料からなる第２回路端子配線（ドレイン電極配線）３２が配置されている。半導体層１２の上面の制御素子２０１及び出力段素子１０１等の間には、フィールド酸化膜３０が選択的に設けられている。
【００３３】
図２に、本発明の実施形態に係る半導体集積回路の等価回路図を示す。図２からも、本発明の実施形態に係る半導体集積回路は、出力部１００及び回路部２００を備えることが理解できる。図１に示した制御素子２０１は、図２に示した回路部２００に含まれるＭＯＳトランジスタＴ１に対応する。ＭＯＳトランジスタＴ１，Ｔ２はＣＭＯＳ回路を構成し、例えば出力部１００を制御する制御回路の一部に相当する。図１に示した出力段素子１０１は、図２に示した出力部１００のＭＯＳトランジスタＴ０に対応する。ＭＯＳトランジスタＴ０には還流ダイオードＤ０が接続されている。ＭＯＳトランジスタＴ０のソース端子が出力端子ＯＵＴに接続され、ＭＯＳトランジスタＴ０のドレイン端子が電源電圧端子ＶＣＣに接続されている。
【００３４】
＜半導体集積回路の製造方法＞
次に、図３〜図１７を参照しながら、本発明の実施形態に係る半導体集積回路の製造方法の一例を説明する。
【００３５】
まず、ｎ＋型のシリコン（Ｓｉ）からなる半導体基板（Ｓｉウェハ）を用意し、この半導体基板上にｎ−型の半導体層１２をエピタキシャル成長する。そして、半導体基板の厚みを調整し、図３に示すように半導体基板を裏面コンタクト層１１として、この裏面コンタクト層１１上にｎ−型の半導体層１２がエピタキシャル成長された２層構造の半導体基体（１１，１２）を形成する。なお、半導体基板の厚み調整は、以下に示す一連の工程の後段において実施してもよく、通常は一連の工程の後段において実施される。
【００３６】
一方、半導体層１２となるｎ−型の半導体基板（Ｓｉウェハ）の裏面に、ｎ＋型の拡散層からなる裏面コンタクト層１１をイオン注入や熱拡散で形成して半導体基体（１１，１２）を構成してもよい。半導体層１２を半導体基板で構成した場合も、半導体基板の厚みが問題となる場合は、工程の後段において、半導体層１２となる半導体基板の厚み調整をした後に、半導体基板の裏面に、イオン注入や熱拡散でｎ＋型の裏面コンタクト層１１を形成すればよい。この際、半導体層１２の上面側にＳｉウェハを貼り合わせて補強した後に厚み調整をしてもよい。裏面コンタクト層１１上に半導体層１２をエピタキシャル成長した場合であっても、工程の後段において、裏面コンタクト層１１となる半導体基板の厚み調整をしても構わない。
【００３７】
次に、半導体層１２上にＣＶＤ法等により酸化膜等からなる食刻保護膜４１を形成し、フォトリソグラフィ技術及び反応性イオンエッチング（ＲＩＥ）等のドライエッチングを用いて、食刻保護膜４１をパターニングする。パターニングされた食刻保護膜４１をエッチング用マスクとして用いて、図４に示すように、ＲＩＥ等のドライエッチング等により、半導体層１２の上部にトレンチ１７ａ，１７ｂを選択的に掘る。その後、エッチング用マスクとして用いた食刻保護膜４１を除去する。
【００３８】
次に、半導体層１２上にバッファ酸化膜（図示省略）を熱酸化法等で形成した後、バッファ酸化膜（図示省略）の上にシリコン窒化膜（Ｓｉ３Ｎ４膜）等の耐酸化性膜４２をＣＶＤ法等で堆積する。耐酸化性膜は、トレンチ１７ａ，１７ｂを完全に埋め込むように、トレンチ１７ａ，１７ｂの溝幅を考慮して厚みが設定されている。具体的には耐酸化性膜の厚さが、トレンチ１７ａ，１７ｂの溝幅の１／２以上となる条件で形成される。そして、フォトリソグラフィ技術及びＲＩＥ等のドライエッチングを用いて、図５に示すように、耐酸化性膜をパターニングする。このパターニングされた耐酸化性膜４２ａ，４２ｂを耐酸化性マスクとして用いたシリコン局部的酸化（ＬＯＣＯＳ）法により、図６に示すように、半導体層１２上の耐酸化性膜４２ａ，４２ｂの開口部に素子分離領域となるフィールド酸化膜（ＬＯＣＯＳ膜）３０を選択的（局所的）に形成する。
【００３９】
次に、耐酸化性膜４２ａ，４２ｂ及びフィールド酸化膜３０上にフォトレジスト膜４３を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜４３をパターニングするフォトリソグラフィ工程を行う。パターニングされたフォトレジスト膜４３を選択イオン注入用マスクとして用いて、第１ウェル領域２２及び第２ウェル領域２３を形成するためのホウ素（Ｂ）イオンやアルミニウム（Ａｌ）イオン等のｐ型を呈する不純物イオンを半導体層１２の上面に選択的に多段イオン注入（多段注入）する。多段注入は、注入位置を変えるような異なる注入条件で複数回実施する。ここで、注入位置とは、イオン注入により半導体層１２に注入された、ｐ型を呈する不純物の化学濃度プロファイルのピーク位置とする。
【００４０】
第１ウェル領域２２及び第２ウェル領域２３を形成するためイオン注入工程の一例として、３段（３回）のイオン注入を行う場合を例示する。まず、図７に示すように、フォトレジスト膜４３を選択イオン注入用マスクとして用いて下段（下部側）の第１イオン注入領域２２ａ，２３ａを形成する。このイオン注入は、半導体層１２の下部の深い位置を注入位置とするように、耐酸化性膜４２ａ，４２ｂ及びフィールド酸化膜３０を貫通するような高加速電圧（例えば１〜４ＭｅＶ程度）で行う。下段の第１イオン注入領域２２ａにより、例えば制御素子２０１のウェル耐圧（寄生構造耐圧）を調整することができる。
【００４１】
次に、図８に示すように、同じフォトレジスト膜４３を選択イオン注入用マスクとして用いて中段（中央領域側）の第１イオン注入領域２２ｂ，２３ｂを形成する。このイオン注入は、半導体層１２の第１イオン注入領域２２ａ，２３ａの上方の位置を注入位置とするように、耐酸化性膜４２ｂおよび、フィールド酸化膜３０は貫通するが、耐酸化性膜４２ａは貫通しないような中加速電圧（例えば０．３〜１ＭｅＶ程度）で行う。中段の第１イオン注入領域２２ｂにより、フィールド酸化膜３０下のドーピングプロファイルを調整することができる。
【００４２】
次に、図９に示すように、同じフォトレジスト膜４３を選択イオン注入用マスクとして用いて上段（上部側）の第１イオン注入領域２２ｃ，２３ｃを形成する。このイオン注入は、半導体層１２の上面付近の浅い位置を注入位置とするように、耐酸化性膜４２ｂは貫通するが、フィールド酸化膜３０および、耐酸化性膜４２ａは貫通しないような低加速電圧（例えば、３００ｋｅＶ以下程度）で行う。上段の第１イオン注入領域２２ｃにより、制御素子２０１の閾値電圧を調整することができる。
【００４３】
なお、第１ウェル領域２２及び第２ウェル領域２３を形成するためのイオン注入工程の一例として３段（３回）のイオン注入を行う場合を例示したが、多段注入の段数（回数）はこれに限定されない。例えば、２段（２回）のイオン注入を行ってもよく、４段（４回）以上のイオン注入を行ってもよい。その後、選択イオン注入用マスクとして用いたフォトレジスト膜４３を除去する。
【００４４】
次に、耐酸化性膜４２ａ，４２ｂ及びフィールド酸化膜３０上にフォトレジスト膜４４を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜４４をパターニングするフォトリソグラフィ工程を行う。パターニングされたフォトレジスト膜４４を選択イオン注入用マスクとして用いて、ボディ領域１３を形成するためのホウ素（Ｂ）イオンやアルミニウム（Ａｌ）イオン等のｐ型を呈する不純物イオンを、耐酸化性膜４２ｂは貫通し、耐酸化性膜４２ａを貫通しないような加速電圧で半導体層１２の上面に選択的に多段注入する。ボディ領域１３を形成するためのイオン注入工程も、第１ウェル領域２２及び第２ウェル領域２３を形成するためのイオン注入工程と同様に、異なる注入条件により複数回のイオン注入を行う。例えば、ボディ領域１３を形成するためのイオン注入工程では、最深の注入位置が、第１イオン注入領域２２ａ，２３ａの最深の注入位置と異なるように多段注入する。
【００４５】
例えば図１０に示すように、フォトレジスト膜４４を選択イオン注入用マスクとして用いてイオン注入を行うことにより第２イオン注入領域１３ａを形成する。このイオン注入は、耐酸化性膜４２ｂは貫通し、耐酸化性膜４２ａは貫通せず、半導体層１２の比較的深い内部の位置まで到達する注入位置とするように、１〜４ＭｅＶ程度の高加速電圧に調整して行う。下段の第２イオン注入領域１３ａは、トレンチ１７ａ，１７ｂの底部よりも浅い注入位置となるように形成される。下段の第２イオン注入領域１３ａにより、出力段素子１０１の耐圧を調整することができる。
【００４６】
次に、図１１に示すように、同じフォトレジスト膜４４を選択イオン注入用マスクとして用いてイオン注入を行うことにより、上段に第２イオン注入領域１３ｂを形成する。このイオン注入は、耐酸化性膜４２ｂは貫通し、耐酸化性膜４２ａは貫通せず、半導体層１２の上面付近の浅い位置を注入位置とするように、０．３〜１ＭｅＶ程度の中加速電圧に調整して行う。上段の第２イオン注入領域１３ｂにより、出力段素子１０１の閾値電圧を調整することができる。なお、出力段素子１０１のボディ領域１３を形成するためのイオン注入工程の一例として、多段注入として２段（２回）のイオン注入を行う場合を例示するが、多段注入の段数（回数）はこれに限定されない。例えば、３段（３回）以上のイオン注入を行ってもよい。
【００４７】
この際、出力段素子１０１を構成する上で、ボディ領域１３の深さはトレンチ１７ａ，１７ｂの深さより浅くなるように形成し、且つボディ領域１３はトレンチ１７ａ，１７ｂの底部には形成されていないことが必要である。そのため仮に、耐酸化性膜４２ａ，４２ｂを除去後にイオン注入を行う場合、トレンチ１７ａ，１７ｂをフォトレジスト膜で保護した状態でイオン注入を行う必要がある。その場合、高加速電圧のイオン注入時に不純物がフォトレジスト膜を貫通しないようにフォトレジスト膜の厚さは数μｍ程度となる。一方、トレンチ１７ａ，１７ｂだけにフォトレジスト膜を形成するには、アスペクト比の問題から加工が困難である。
【００４８】
これに対して、実施形態に係る半導体集積回路の製造方法では、図１０及び図１１に示すように、耐酸化性膜４２ａ，４２ｂを除去する前にイオン注入を行うため、トレンチ１７ａ，１７ｂ内が完全に耐酸化性膜４２ａで埋まっている。このため、トレンチ１７ａ，１７ｂ内の実効的に厚くなった耐酸化性膜４２ａを選択イオン注入用マスクとして使用できる。そのため、トレンチ１７ａ，１７ｂ内の実効的に厚くなった耐酸化性膜４２ａは貫通せず、半導体層１２上の耐酸化性膜４２ｂは貫通するような加速電圧に設定している。加速電圧を選択することにより、トレンチ１７ａ，１７ｂの形成領域を大きく開口したフォトレジスト膜４４によって自己整合的にトレンチ１７ａ，１７ｂ底部以外の箇所に不純物を注入することが可能となる。
【００４９】
その後、選択イオン注入用マスクとして用いたフォトレジスト膜４４を除去する。なお、ボディ領域１３を形成するための多段注入は、第１ウェル領域２２及び第２ウェル領域２３を形成するための多段注入の前に行ってもよい。
【００５０】
次に、耐酸化性膜４２ａ，４２ｂを除去する。なお、第１ウェル領域２２及び第２ウェル領域２３を形成するための多段イオン注入工程と、ボディ領域１３を形成するための多段イオン注入工程の前に耐酸化性膜４２ａ，４２ｂを除去してもよい。
【００５１】
その後、短時間の熱処理により、下段の第１イオン注入領域２２ａ、中段の第１イオン注入領域２２ｂ及び上段の第１イオン注入領域２２ｃの不純物イオンが活性化し、図１２に示すように、第１ウェル領域２２が形成される。また、下段の第１イオン注入領域２３ａ、中段の第１イオン注入領域２３ｂ及び上段の第１イオン注入領域２３ｃの不純物イオンが活性化し、第２ウェル領域２３が形成される。また、下段の第２イオン注入領域１３ａ及び上段の第２イオン注入領域１３ｂの不純物イオンが活性化し、ボディ領域１３が形成される。この際、イオン注入時の不純物プロファイルを崩さないように不純物の再拡散が起きないような温度且つ時間の熱処理条件とすることで特性ばらつきを低減し、且つ横方向の拡散を抑制して微細化を可能とする。
【００５２】
図９Ａは、図９のＡ−Ａ線で示す半導体層１２の上段の浅い第１イオン注入領域２２ｃのｐ型不純物のドーピングプロファイル（実線）、中段の第１イオン注入領域２２ｂのｐ型不純物のドーピングプロファイル（点線）、及び下段の深い第１イオン注入領域２２ａのｐ型不純物のドーピングプロファイル（破線）を示す。なお、イオン注入時の、上段、中段および下段のそれぞれの注入位置は、ドーピングプロファイルのそれぞれのピーク位置と一致する。
【００５３】
図９Ａに示すように、下段の第１イオン注入領域２２ａのｐ型不純物のピーク濃度の位置は、中段の第１イオン注入領域２２ｂのｐ型不純物のピーク濃度よりも深い。また、中段の第１イオン注入領域２２ｂのｐ型不純物のピーク濃度の位置は、上段の第１イオン注入領域２２ｃのｐ型不純物のピーク濃度の位置よりも深い。下段の第１イオン注入領域２２ａのｐ型不純物のピーク濃度は、中段の第１イオン注入領域２２ｂのｐ型不純物のピーク濃度よりも高い。また、中段の第１イオン注入領域２２ｂのｐ型不純物のピーク濃度は、上段の第１イオン注入領域２２ｃのｐ型不純物のピーク濃度よりも高い。
【００５４】
次に、熱酸化法により、フィールド酸化膜３０間に露出する第１ウェル領域２２上にゲート絶縁膜２７を形成し、ボディ領域１３上及びトレンチ１７ａ，１７ｂの内壁にゲート絶縁膜１８を形成する。次に、フィールド酸化膜３０上、ゲート絶縁膜２７上、ゲート絶縁膜１８上及びトレンチ１７ａ，１７ｂ内にＣＶＤ法等によりＤＯＰＯＳ層を堆積する。ＤＯＰＯＳ層上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、ＲＩＥ等のドライエッチング等によりＤＯＰＯＳ層、ゲート絶縁膜２７及びゲート絶縁膜１８をパターニングする。その後、エッチングマスクとして用いたフォトレジスト膜を除去する。この結果、図１３に示すように、ＤＯＰＯＳ層からなるゲート電極２８及びゲート電極１９ａ，１９ｂが形成される。
【００５５】
次に、図１４に示すように、フォトリソグラフィ技術を用いて、出力段素子１０１のボディ領域１３上及び制御素子２０１の第１ウェル領域２２上に開口部を有する選択イオン注入用マスク４５を形成する。そして、この選択イオン注入用マスク４５の開口部に露出したゲート電極２８を自己整合用マスクとして、ヒ素（Ａｓ）イオンや燐（Ｐ）イオン等のｎ型を呈する不純物イオンをボディ領域１３の上面に選択的に注入する。次に、図１５に示すように、フォトリソグラフィ技術を用いて、出力段素子１０１のボディ領域１３上に開口部を有する選択イオン注入用マスク４６を形成する。そして、この選択イオン注入用マスク４６を用いて、ホウ素（Ｂ）イオンやアルミニウム（Ａｌ）イオン等のｐ型を呈する不純物イオンをボディ領域１３の上面に選択的に注入する。
【００５６】
選択イオン注入用マスク４６を除去後、熱処理により、ｐ型及びｎ型の不純物イオンを活性化及び熱拡散させる。この結果、図１６に示すように、出力部１００においては、出力段素子１０１のｎ＋型の第１主電極領域１５ａ，１５ｂ及びｐ＋型のベースコンタクト領域１６が形成される。また、回路部２００においては、制御素子２０１のｎ＋型の第１端子領域２５ａ及び第２端子領域２５ｂが形成される。また、ｎ＋型の第１主電極領域１５ａ，１５ｂの深さは、ボディ領域１３の上段の第２イオン注入領域１３ｂの注入位置よりも浅く形成する。なお、図１２に示した熱処理を省略し、図１６に示した熱処理により、第１ウェル領域２２、第２ウェル領域２３及びボディ領域１３を形成してもよい。
【００５７】
なお、ここではトレンチ１７ａ，１７ｂを形成し、ＤＯＰＯＳ層による埋め込み後に第１主電極領域１５ａ，１５ｂ及びベースコンタクト領域１６を形成しているが一例にすぎない。例えば、第１主電極領域１５ａ，１５ｂ及びベースコンタクト領域１６を形成後にトレンチ１７ａ，１７ｂを形成してもよい。また、第１主電極領域１５ａ，１５ｂと第１端子領域２５ａ及び第２端子領域２５ｂは個別に形成してもよい。
【００５８】
次に、ＣＶＤ法等により層間絶縁膜２０を堆積する。化学的機械研磨（ＣＭＰ）等の手法により層間絶縁膜２０の表面を平坦化する。平坦化された層間絶縁膜２０上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、ＲＩＥ等のドライエッチング等により層間絶縁膜２０をパターニングし、コンタクトホールを開口する。
【００５９】
その後、スパッタリング法又は蒸着法等により、Ａｌ等の金属膜を堆積する。金属膜上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、ＲＩＥ等のドライエッチング等により金属膜をパターニングする。この結果、図１７に示すように、ゲート電極配線（不図示）、第１回路端子配線３１及び第２回路端子配線３２が形成される。なお、Ｗ、Ｍｏ、Ｔｉ等の高融点金属のシリサイドを用いたサリサイド工程で、ゲート電極配線（不図示）、第１回路端子配線３１及び第２回路端子配線３２を形成してもよい。その後、必要であれば裏面コンタクト層１１の厚み調整をする。そして、スパッタリング法又は蒸着法等により、裏面コンタクト層１１の裏面にＡｌ等からなる裏面電極１０を堆積することで、図１に示した半導体集積回路が完成する。
【００６０】
＜比較例＞
ここで、比較例に係る半導体集積回路を説明する。比較例に係る半導体集積回路では、図１８に示すように、出力部１００のボディ領域１３ｘと、回路部２００の第１ウェル領域２２ｘ及び第２ウェル領域２３ｘが、１回のイオン注入と、高温且つ長時間の熱処理によって形成されている点が、本発明の実施形態に係る半導体集積回路と異なる。ボディ領域１３ｘ、第１ウェル領域２２ｘ及び第２ウェル領域２３ｘのそれぞれは、深さ方向において単純なガウス分布状のドーピングプロファイルを有する。
【００６１】
次に、図１９〜図２６を参照しながら、比較例に係る半導体集積回路の製造方法を説明する。まず、本発明の実施形態に係る半導体集積回路の製造方法の図３の手順と同様に、ｎ＋型の裏面コンタクト層１１上にｎ−型の半導体層１２をエピタキシャル成長することで、２層構造の半導体基体（１１，１２）を形成する。
【００６２】
次に、図１９に示すように、半導体層１２上にフォトレジスト膜４７を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜４７をパターニングする。パターニングされたフォトレジスト膜４７を選択イオン注入用マスクとして用いて、ｐ型を呈する不純物イオンを半導体層１２の上面に選択的に注入する。次にフォトレジスト膜４７を除去する。その後、熱処理により不純物イオンを活性化及び熱拡散させる。この熱拡散は、図２０に示すような深さのｐ型の第１ウェル領域２２ｘ及びｐ型の第２ウェル領域２３ｘを形成するための高温且つ長時間のドライブイン工程になる。
【００６３】
次に、半導体層１２上に酸化膜等の食刻保護膜４８をＣＶＤ法等で堆積し、フォトリソグラフィ技術及びＲＩＥ等のドライエッチングを用いて食刻保護膜４８をパターニングする。パターニングされた食刻保護膜４８をエッチングマスク（食刻用マスク）として用いて、図２１に示すように、ＲＩＥ等のドライエッチング等により、半導体層１２の上部にトレンチ１７ａ，１７ｂを掘る。その後、食刻保護膜４８を除去する。
【００６４】
次に、半導体層１２上にＳｉ３Ｎ４膜等からなる耐酸化性膜４９をＣＶＤ法等で堆積する。そして、フォトリソグラフィ技術及びドライエッチング等により、図２２に示すように耐酸化性膜４９をパターニングする。このパターニングされた耐酸化性膜４９を耐酸化性マスクとして用いたＬＯＣＯＳ法により、図２３に示すように、半導体層１２上にフィールド酸化膜３０を選択的に形成する。その後、耐酸化性膜４９を除去する。
【００６５】
次に、熱酸化法により、フィールド酸化膜３０間に露出する第１ウェル領域２２上にゲート絶縁膜２７を形成し、ボディ領域１３上及びトレンチ１７ａ，１７ｂの内壁にゲート絶縁膜１８を形成する。次に、フィールド酸化膜３０上、ゲート絶縁膜２７上、ゲート絶縁膜１８上及びトレンチ１７ａ，１７ｂ内にＣＶＤ法等によりＤＯＰＯＳ層を堆積する。そして、フォトリソグラフィ技術及びドライエッチング等により、ＤＯＰＯＳ層、ゲート絶縁膜２７及びゲート絶縁膜１８をパターニングする。この結果、図２４に示すように、ＤＯＰＯＳ層からなるゲート電極２８及びゲート電極１９ａ，１９ｂが形成される。
【００６６】
次に、図２５に示すように、半導体層１２上にフォトレジスト膜５０を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜５０をパターニングする。パターニングされたフォトレジスト膜５０を選択イオン注入用マスクとして用いて、ｐ型を呈する不純物イオンを半導体層１２の上面に選択的に注入する。次に、選択イオン注入用マスクとして用いたフォトレジスト膜５０を除去する。その後、高温且つ長時間の熱処理により不純物イオンを活性化及び熱拡散させる。この結果、図２６に示すように、ｐ型のボディ領域１３ｘが形成される。その後は、実施形態に係る半導体集積回路の製造方法の図１４以降の手順と同様であるので、重複した説明を省略する。
【００６７】
比較例に係る半導体集積回路の製造方法では、第１ウェル領域２２ｘ及びｐ型の第２ウェル領域２３ｘを形成するためのイオン注入後と、ボディ領域１３ｘを形成するためのイオン注入後に、高温且つ長時間の熱処理を複数回行うため、製造時間が長い。また、複数回の熱処理は、第１ウェル領域２２ｘ、第２ウェル領域２３ｘ及びボディ領域１３ｘの不純物濃度がばらつき、デバイス特性がばらつく原因となる。
【００６８】
これに対して、実施形態に係る半導体集積回路の製造方法によれば、高温且つ長時間の熱処理（ドライブイン）を行わないため、製造時間を短くすることができ且つ横方向拡散を抑制できる。例えば、１１５０℃、３時間のドライブイン工程が、８００℃、３０分程度に低温化と時間短縮ができる。高温のドライブイン工程は昇温時間及び降温時間も長くなるので、実際の時間短縮の効果は更に大きい。横方向拡散が抑制できることにより平面寸法に対する深さ方向の寸法で定義される第１ウェル領域２２ｘ、第２ウェル領域２３、ボディ領域１３ｘ等のアスペクト比を大きくできる。アスペクト比が大きくなる結果、出力段素子１０１と制御素子２０１等の面積利用効率が高められるので、集積密度の高い構造によって、出力段素子１０１と制御素子２０１等を同一半導体チップに集積した半導体集積回路を製造できる。更に、高温且つ長時間のドライブイン工程を伴わないので、熱歪み等を誘因とするプロセス誘起積層欠陥等の発生が抑制され、且つ第１ウェル領域２２、第２ウェル領域２３及びボディ領域１３の不純物濃度のばらつきを抑えることができる。また、プロセス誘起積層欠陥等の発生が抑制されることによりリーク電流の発生が抑制でき、半導体集積回路の電気的特性が改善される。
【００６９】
（第１変形例）
本発明の実施形態の第１変形例に係る半導体集積回路の製造方法では、第１ウェル領域２２及び第２ウェル領域２３を形成するためのイオン注入工程において、更にフィールド酸化膜３０の下に選択的にイオン注入を行う場合を例示する。
【００７０】
本発明の実施形態の第１変形例に係る半導体集積回路の製造方法では、本発明の実施形態に係る半導体集積回路の製造方法の図９の手順と同様に、３回のイオン注入を行った後に、フォトレジスト膜４３を除去する。そして、半導体層１２上にフォトレジスト膜５１を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜５１をパターニングする。パターニングされたフォトレジスト膜５１を選択イオン注入用マスクとして用いて、図２７に示すように、ｐ型を呈する不純物イオンをフィールド酸化膜３０を貫通するように半導体層１２の上面に選択的に注入することにより、フィールド酸化膜３０下の第１イオン注入領域２２ｂの側方に第１イオン注入領域２２ｄ，２２ｅを形成する。更に、フィールド酸化膜３０下の第１イオン注入領域２３ｂの側方に第１イオン注入領域２３ｄを形成する。更に、実施形態に係る半導体集積回路の製造方法の図１０及び図１１の手順と同様に、ボディ領域１３を形成するための多段注入を行う。その後、短時間の熱処理を行うことにより、図２８に示すように、第１ウェル領域２２、第２ウェル領域２３及びボディ領域１３が形成される。
【００７１】
本発明の実施形態の第１変形例に係る半導体集積回路の製造方法によれば、フィールド酸化膜３０下の不純物濃度を高くすることにより、フィールド酸化膜３０下の不純物濃度が低い場合にフィールド酸化膜３０上に形成された配線の電位によって反転層が形成され、リーク電流が発生することを抑制することができる。
【００７２】
（第２変形例）
実施形態に係る半導体集積回路の製造方法では、第１ウェル領域２２及び第２ウェル領域２３を形成するための多段イオン注入工程と、ボディ領域１３を形成するための多段イオン注入工程の後に、耐酸化性膜４２ａ，４２ｂを除去する場合を例示した。これに対して、本発明の実施形態の第２変形例に係る半導体集積回路の製造方法では、第１ウェル領域２２及び第２ウェル領域２３を形成するための多段イオン注入工程と、ボディ領域１３を形成するための多段イオン注入工程の前に、耐酸化性膜４２ａ，４２ｂを除去する場合を例示する。
【００７３】
本発明の実施形態の第２変形例に係る半導体集積回路の製造方法では、本発明の実施形態に係る半導体集積回路の製造方法と同様に、図６に示すようにフィールド酸化膜３０を形成する。その後、図２９に示すように、耐酸化性膜４２ａ，４２ｂを除去する。次に、図３０に示すように、半導体層１２上にフォトレジスト膜５２を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜５２をパターニングする。パターニングされたフォトレジスト膜５２を選択イオン注入用マスクとして用いて、ｐ型を呈する不純物イオンを半導体層１２の上面に選択的に多段注入する。次に、選択イオン注入用マスクとして用いたフォトレジスト膜５２を除去する。
【００７４】
次に、半導体層１２上にフォトレジスト膜５３を塗布し、図３１に示すように、フォトリソグラフィ技術を用いてフォトレジスト膜５３をパターニングする。パターニングされたフォトレジスト膜５３を選択イオン注入用マスクとして用いて、ｐ型を呈する不純物イオンを半導体層１２の上面に選択的に注入する。次に、選択イオン注入用マスクとして用いたフォトレジスト膜５３を除去する。その後、短時間の熱処理により不純物イオンを活性化及び熱拡散させる。その後は、実施形態に係る半導体集積回路の製造方法の図１２以降に示す手順と同様であるので、重複した説明を省略する。
【００７５】
（第３変形例）
本発明の実施形態に係る半導体集積回路の製造方法では、第１ウェル領域２２及び第２ウェル領域２３を形成するための多段イオン注入工程と、ボディ領域１３を形成するための多段イオン注入工程とを個別に行う場合を例示した。これに対して、本発明の実施形態の第３変形例に係る半導体集積回路の製造方法では、第１ウェル領域２２及び第２ウェル領域２３を形成するための多段イオン注入工程と、ボディ領域１３を形成するための多段イオン注入工程が、少なくとも１回のイオン注入を同時に行う共通の段階を含む場合を例示する。
【００７６】
本発明の実施形態の第３変形例に係る半導体集積回路では、本発明の実施形態に係る半導体集積回路の製造方法と同様に、図７に示すように、耐酸化性膜４２ａ，４２ｂ及びフィールド酸化膜３０を貫通するような高加速電圧（例えば１〜４ＭｅＶ程度）でイオン注入を行うことにより、下段の第１イオン注入領域２２ａ，２３ａを形成する。その後、フォトレジスト膜４３を除去する。
【００７７】
次に、図３２に示すように、新たにフォトレジスト膜５４をパターニングした後、耐酸化性膜４２ｂは貫通するが、フィールド酸化膜３０および耐酸化性膜４２ａは貫通しないような中加速電圧（例えば０．３〜１ＭｅＶ程度）でイオン注入を行うことにより、中段の第１イオン注入領域２２ｂ，２３ｂ及び第２イオン注入領域１３ａを同時に形成する。次に、耐酸化性膜４２ｂは貫通するが、フィールド酸化膜３０は貫通しないような低加速電圧（例えば、３００ｋｅＶ以下程度）でイオン注入を行うことにより、上段の第１イオン注入領域２２ｃ，２３ｃ及び第２イオン注入領域１３ｂを同時に形成する。その後、フォトレジスト膜５４を除去した後、短時間の熱処理により不純物イオンを活性化及び熱拡散させる。その後は、本発明の実施形態に係る半導体集積回路の製造方法の図１２以降に示す手順と同様であるので、重複した説明を省略する。
【００７８】
（第４変形例）
本発明の実施形態に係る半導体集積回路の製造方法では、トレンチ１７ａ，１７ｂを形成した後に、フィールド酸化膜３０を形成する場合を例示した。これに対して、本発明の実施形態の第４変形例に係る半導体集積回路の製造方法では、フィールド酸化膜３０を形成した後に、トレンチ１７ａ，１７ｂを形成する場合を例示する。
【００７９】
本発明の実施形態の第４変形例に係る半導体集積回路では、本発明の実施形態に係る半導体集積回路の製造方法の図３と同様の手順で、２層構造の半導体基体（１１，１２）を形成する。次に、図３３に示すように、耐酸化性膜４２からなる耐酸化性マスクを形成し、耐酸化性膜４２の開口部にフィールド酸化膜３０を形成する。図３４に示すように、フォトレジスト膜３４をパターニングした後、加速電圧の異なる多段注入することにより、下段の第１イオン注入領域２２ａ，２３ａ、中段の第１イオン注入領域２２ｂ，２３ｂ及び上段の第１イオン注入領域２２ｃ，２３ｃを形成する。
【００８０】
次に、図３５に示すように、フォトレジスト膜５６をパターニングした後、加速電圧の異なる多段注入することにより、下段の第２イオン注入領域１３ａ及び上段の第２イオン注入領域１３ｂを形成する。その後、図３６に示すように、酸化膜等の食刻保護膜５７をパターニングして、パターニングした食刻保護膜５７をエッチング用マスクとして用いて、ＲＩＥ等のドライエッチングにより、トレンチ１７ａ，１７ｂを形成する。後の手順は、本発明の実施形態に係る半導体集積回路の製造方法の図１２以降に示す手順と同様であるので、重複した説明を省略する。
【００８１】
（第５変形例）
本発明の実施形態に係る半導体集積回路の製造方法では、ＬＯＣＯＳ法によりフィールド酸化膜３０を形成する場合を例示した。これに対して、本発明の実施形態の第５変形例に係る半導体集積回路の製造方法では、出力段素子１０１及び制御素子２０１を、シャロートレンチアイソレーション（ＳＴＩ）による素子分離トレンチで分離する場合を例示する。
【００８２】
本発明の実施形態の第５変形例に係る半導体集積回路の製造方法では、実施形態に係る半導体集積回路の製造方法の図３に示す手順と同様に、２層構造の半導体基体（１１，１２）を形成する。次に、半導体層１２上にＣＶＤ法等で酸化膜等の食刻保護膜５８を堆積し、フォトリソグラフィ技術及びＲＩＥ等のドライエッチングを用いて食刻保護膜５８をパターニングする。パターニングされた食刻保護膜５８をエッチングマスクとして用いて、図３７に示すように、ＲＩＥ等のドライエッチング等により、半導体基体（１１，１２）の上部にトレンチ１７ａ，１７ｂ及び素子分離トレンチ１７ｃ，１７ｄを選択的に掘る。その後、エッチングマスクとして用いた食刻保護膜５８を除去する。
【００８３】
次に、半導体層１２上にフォトレジスト膜５９を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜５９をパターニングする。パターニングされたフォトレジスト膜５９を選択イオン注入用マスクとして用いて、図３８に示すように、ｐ型を呈する不純物イオンを半導体層１２の上面に選択的に多段注入する。その後、選択イオン注入用マスクとして用いたフォトレジスト膜５９を除去する。
【００８４】
次に、半導体層１２上にフォトレジスト膜６０を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜６０をパターニングする。パターニングされたフォトレジスト膜６０を選択イオン注入用マスクとして用いて、図３９に示すように、ｐ型を呈する不純物イオンを半導体層１２の上面に選択的に多段注入する。次に、選択イオン注入用マスクとして用いたフォトレジスト膜６０を除去する。短時間の熱処理により、図４０に示すように、第１ウェル領域２２、第２ウェル領域２３及びボディ領域１３を形成する。
【００８５】
次に、熱酸化法等により、半導体層１２上と、トレンチ１７ａ，１７ｂ及び素子分離トレンチ１７ｃ，１７ｄの内壁に絶縁膜を形成する。次に、絶縁膜上、トレンチ１７ａ，１７ｂ及び素子分離トレンチ１７ｃ，１７ｄ内にＣＶＤ法等によりＤＯＰＯＳ層を堆積する。ＤＯＰＯＳ層上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、ＲＩＥ等のドライエッチング等によりＤＯＰＯＳ層、絶縁膜をパターニングする。その後、エッチングマスクとして用いたフォトレジスト膜を除去する。この結果、図４１に示すように、絶縁膜からなるゲート絶縁膜１８，２７及び素子分離絶縁膜１８ｐ，１８ｑと、ＤＯＰＯＳ層からなるゲート電極２８、ゲート電極１９ａ，１９ｂ及びダミー電極１９ｐ，１９ｑが形成される。ダミー電極１９ｐ，１９ｑは、フローティング状態としてもよく、或いは制御素子２０１が接続される最低電位（例えば、接地電位）に接続してもよい。その後は、実施形態に係る半導体集積回路の製造方法の手順と実質的に同様であるので、重複した説明を省略する。
【００８６】
（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００８７】
例えば、本発明の実施形態では、出力部１００の出力段素子１０１としてトレンチゲート型のＭＯＳＦＥＴを例示したが、これに限定されない。例えば、出力段素子がトレンチゲート型のＩＧＢＴであってもよい。出力段素子がＩＧＢＴの場合は、例えば、図１の裏面コンタクト層１１をｐ＋型の半導体層とする。また、回路部２００の制御素子２０１がＣＭＯＳを構成する場合を例示したが、ＣＭＯＳに限定されず、他の半導体素子からなる制御用回路であっても構わない。
【００８８】
また、本発明の実施形態では、半導体基体（１１，１２）としてＳｉを用いた場合を例示した。しかし、Ｓｉの他にも、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンド又は窒化アルミニウム（ＡｌＮ）等のＳｉよりも禁制帯幅が広い半導体（ワイドバンドギャップ半導体）材料を用いた場合にも適用可能である。
【００８９】
また、図１では、半導体基体（１１，１２）がｎ＋型の半導体基板からなる裏面コンタクト層１１上に、ｎ−型の半導体層１２がエピタキシャル成長された構造を例示したが、これに限定されない。例えば、裏面コンタクト層１１の代わりに、ｐ型の支持基板（半導体ウェハ）の上にエピタキシャル成長されたｎ＋型の埋め込み層を用い、このｎ＋型の埋め込み層の上にｎ−型の半導体層１２をエピタキシャル成長して３層構造の半導体基体を構成してもよい。裏面コンタクト層１１の代わりにｎ＋型の埋め込みエピタキシャル層を用いた３層構造の半導体基体の場合は、半導体層１２の上面から埋め込みエピタキシャル層に届くシンカー領域を設ければよい。即ち、シンカー領域を介してドレイン領域として機能するｎ＋型の埋め込みエピタキシャル層に半導体層１２の上面側から接続してもよい。この場合、ドレイン電極配線は半導体層１２の上面側に設けられる。裏面コンタクト層１１の代わりにｎ＋型の埋め込みエピタキシャル層を用いる場合は、裏面側の支持基板を絶縁体基板としてＳＯＩ構造にしても構わない。
【００９０】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００９１】
１０…裏面電極
１１…裏面コンタクト層
１２…半導体層
１３，１３ｘ…ボディ領域
１３ａ，１３ｂ…第２イオン注入領域
１５ａ，１５ｂ…主電極領域
１６…ベースコンタクト領域
１７ａ，１７ｂ…トレンチ
１７ｃ，１７ｄ…素子分離トレンチ
１８，２７…ゲート絶縁膜
１８ｐ，１８ｑ…素子分離絶縁膜
１９ａ，１９ｂ，２８…ゲート電極
１９ｐ，１９ｑ…ダミー電極
２０…層間絶縁膜
２１…出力端子配線
２２，２２ｘ…第１ウェル領域
２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅ，２３ａ，２３ｂ，２３ｃ…第１イオン注入領域
２３，２３ｘ…第２ウェル領域
２５ａ…第１端子領域
２５ｂ…第２端子領域
３０…フィールド酸化膜
３１…第１回路端子配線
３２…第２回路端子配線
３４，４３，４４，４７，５０，５１，５２，５３，５４，５５，５６，５９，６０…フォトレジスト膜
４１，４８，５７，５８…食刻保護膜
４２，４２ａ，４２ｂ，４９…耐酸化性膜（シリコン窒化膜）
４５，４６…選択イオン注入用マスク
１００…出力部
１０１…出力段素子
２００…回路部
２０１…制御素子
【図１】
2020136402.tif 000003
【図２】
2020136402.tif 000004
【図３】
2020136402.tif 000005
【図４】
2020136402.tif 000006
【図５】
2020136402.tif 000007
【図６】
2020136402.tif 000008
【図７】
2020136402.tif 000009
【図８】
2020136402.tif 000010
【図９】
2020136402.tif 000011
【図９Ａ】
2020136402.tif 000012
【図１０】
2020136402.tif 000013
【図１１】
2020136402.tif 000014
【図１２】
2020136402.tif 000015
【図１３】
2020136402.tif 000016
【図１４】
2020136402.tif 000017
【図１５】
2020136402.tif 000018
【図１６】
2020136402.tif 000019
【図１７】
2020136402.tif 000020
【図１８】
2020136402.tif 000021
【図１９】
2020136402.tif 000022
【図２０】
2020136402.tif 000023
【図２１】
2020136402.tif 000024
【図２２】
2020136402.tif 000025
【図２３】
2020136402.tif 000026
【図２４】
2020136402.tif 000027
【図２５】
2020136402.tif 000028
【図２６】
2020136402.tif 000029
【図２７】
2020136402.tif 000030
【図２８】
2020136402.tif 000031
【図２９】
2020136402.tif 000032
【図３０】
2020136402.tif 000033
【図３１】
2020136402.tif 000034
【図３２】
2020136402.tif 000035
【図３３】
2020136402.tif 000036
【図３４】
2020136402.tif 000037
【図３５】
2020136402.tif 000038
【図３６】
2020136402.tif 000039
【図３７】
2020136402.tif 000040
【図３８】
2020136402.tif 000041
【図３９】
2020136402.tif 000042
【図４０】
2020136402.tif 000043
【図４１】
2020136402.tif 000044