(57)【要約】【課題】参照信号と画素信号とを比較する固体撮像素子において、比較結果の反転タイミングの誤差を抑制する。【解決手段】入力トランジスタは、ソースに入力された入力電圧とゲートに入力された所定の参照電圧とが略一致する場合には入力電圧に応じたドレイン電圧をドレインから出力する。出力トランジスタは、ソースに入力された前記入力電圧とゲートに入力されたドレイン電圧との間の差が所定の閾値電圧を超えるか否かを示す信号を入力電圧と参照電圧との比較結果として出力する。【選択図】図５
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【特許請求の範囲】
【請求項１】
ソースに入力された入力電圧とゲートに入力された所定の参照電圧とが略一致する場合には前記入力電圧に応じたドレイン電圧をドレインから出力する入力トランジスタと、
ソースに入力された前記入力電圧とゲートに入力された前記ドレイン電圧との間の差が所定の閾値電圧を超えるか否かを示す信号を前記入力電圧と前記参照電圧との比較結果として出力する出力トランジスタと
を具備する固体撮像素子。
【請求項２】
前記入力トランジスタの前記ドレインに接続された入力側電流源と、
前記ドレイン電圧の下限を制限する入力側クランプトランジスタと
をさらに具備する請求項１記載の固体撮像素子。
【請求項３】
前記入力側クランプトランジスタは、前記入力トランジスタの前記ソースと電源端子との間に挿入される
請求項２記載の固体撮像素子。
【請求項４】
前記入力側クランプトランジスタは、前記入力トランジスタの前記ソースと前記ドレインとの間に挿入される
請求項２記載の固体撮像素子。
【請求項５】
前記入力側クランプトランジスタは、Ｐ型トランジスタである
請求項２記載の固体撮像素子。
【請求項６】
前記入力側クランプトランジスタは、Ｎ型トランジスタであり、
前記入力側クランプトランジスタのゲートおよびドレインは短絡される
請求項２記載の固体撮像素子。
【請求項７】
前記入力側クランプトランジスタは、Ｎ型トランジスタであり、
前記入力側クランプトランジスタのゲートにバイアス電圧が印加される
請求項２記載の固体撮像素子。
【請求項８】
前記入力側クランプトランジスタは、前記入力トランジスタの前記ソースと前記ドレインとの間において直列に接続された複数のトランジスタを含む
請求項２記載の固体撮像素子。
【請求項９】
抵抗素子をさらに具備し、
前記入力側クランプトランジスタおよび前記抵抗素子は、前記入力トランジスタの前記ソースと前記ドレインとの間において直列に接続される
請求項２記載の固体撮像素子。
【請求項１０】
前記出力トランジスタの前記ドレインに接続された出力側電流源と、
前記出力トランジスタのドレイン電圧の下限を制限する出力側クランプトランジスタと
をさらに具備する請求項１記載の固体撮像素子。
【請求項１１】
前記出力側クランプトランジスタは、Ｐ型トランジスタである
請求項１０記載の固体撮像素子。
【請求項１２】
前記出力側クランプトランジスタは、Ｎ型トランジスタである
請求項１０記載の固体撮像素子。
【請求項１３】
前記入力トランジスタの前記ゲートに所定の接続ノードを介して前記参照電圧を供給する参照電圧供給部と、
所定の制御信号に従って前記接続ノードに所定の下限電圧を供給するクランプスイッチと
をさらに具備する請求項１記載の固体撮像素子。
【請求項１４】
前記出力トランジスタの前記ゲートおよび前記ドレインの間の経路を開閉する初期化スイッチをさらに具備する
請求項１記載の固体撮像素子。
【請求項１５】
前記出力トランジスタの前記ドレインに接続された出力側電流源をさらに具備し、
前記出力側電流源は、
前記出力トランジスタの前記ドレインと所定の基準端子との間に挿入された電流源トランジスタと、
前記電流源トランジスタのゲートに接続されたキャパシタと、
前記電流源トランジスタのゲートおよびドレインの間の経路を開閉する第１のオートゼロスイッチと
を備える請求項１記載の固体撮像素子。
【請求項１６】
前記入力トランジスタの前記ドレインにカスコード接続された入力側カスコード接続トランジスタと、
前記出力トランジスタの前記ドレインにカスコード接続された出力側カスコード接続トランジスタと
をさらに具備する請求項１５記載の固体撮像素子。
【請求項１７】
前記入力トランジスタの前記ドレインと前記出力トランジスタの前記ゲートとの間に挿入されたキャパシタと、
前記出力トランジスタのゲートとドレインとの間の経路を短絡する第２のオートゼロスイッチと
を備える請求項１記載の固体撮像素子。
【請求項１８】
所定の論理演算を行う論理ゲートをさらに具備し、
前記出力トランジスタは、前記論理ゲートを介して前記比較結果を出力する
請求項１記載の固体撮像素子。
【請求項１９】
前記入力トランジスタの前記ソースに所定の垂直信号線を介して前記入力電圧を入力する画素回路と、
前記垂直信号線に接続された画素側電流源と
をさらに具備する請求項１記載の固体撮像素子。
【請求項２０】
前記参照電圧を供給する参照電圧供給部と、
前記入力トランジスタの前記ゲートと前記参照電圧供給部との間に挿入されたバッファと
をさらに具備する請求項１記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、固体撮像素子に関する。詳しくは、比較器を用いてアナログデジタル変換を行う固体撮像素子に関する。
【背景技術】
【０００２】
従来より、構造が簡易であることから、シングルスロープ型のＡＤＣ（Analog to Digital Converter）が固体撮像素子などにおいてＡＤ（Analog to Digital）変換に用いられている。このシングルスロープ型のＡＤＣは、一般に比較器と、その比較器の比較結果に基づいて計数を行うカウンタとから構成される。例えば、ソースに画素信号が入力され、ゲートに参照信号が入力されたｐＭＯＳ（p-channel Metal-Oxide-Semiconductor）トランジスタとインバータとを比較器内に配置した固体撮像素子が提案されている（例えば、特許文献１参照。）。このｐＭＯＳトランジスタは、そのドレイン電圧を、画素信号および参照信号の比較結果として、インバータを介してカウンタに出力する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１８／０１０３２２２号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上述の固体撮像素子では、画素回路の電源を比較器が共用することにより、画素回路と別途に比較器にも電源を設ける構成と比較して、消費電力の削減を図っている。しかしながら、上述の固体撮像素子の接続構成では、画素信号と参照信号とが略一致する際、ｐＭＯＳトランジスタのドレイン電圧は、画素信号のレベルに応じて変動してしまう。このため、比較結果が反転するタイミングが、参照信号と画素信号とが略一致する理想的なタイミングからずれてしまうことがある。この反転タイミングの誤差に起因して、画素信号をＡＤ変換したデジタル信号に誤差や非線形性が生じ、画像データの画質が低下するという問題がある。
【０００５】
本技術はこのような状況に鑑みて生み出されたものであり、参照信号と画素信号とを比較する固体撮像素子において、比較結果の反転タイミングの誤差を抑制することを目的とする。
【課題を解決するための手段】
【０００６】
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、ソースに入力された入力電圧とゲートに入力された所定の参照電圧とが略一致する場合には上記入力電圧に応じたドレイン電圧をドレインから出力する入力トランジスタと、ソースに入力された上記入力電圧とゲートに入力された上記ドレイン電圧との間の差が所定の閾値電圧を超えるか否かを示す信号を上記入力電圧と上記参照電圧との比較結果として出力する出力トランジスタとを具備する固体撮像素子である。これにより、入力トランジスタのドレイン−ソース間電圧がオートゼロ期間に決まる閾値電圧を超えるか否かを示す比較結果が出力されるという作用をもたらす。
【０００７】
また、この第１の側面において、上記入力トランジスタの上記ドレインに接続された入力側電流源と、上記ドレイン電圧の下限を制限する入力側クランプトランジスタとをさらに具備してもよい。これにより、入力トランジスタのドレイン電圧の下限が制限されるという作用をもたらす。
【０００８】
また、この第１の側面において、上記入力側クランプトランジスタは、上記入力トランジスタの上記ソースと電源端子との間に挿入されてもよい。これにより、入力トランジスタのドレイン電圧の下限が制限されるという作用をもたらす。
【０００９】
また、この第１の側面において、上記入力側クランプトランジスタは、上記入力トランジスタの上記ソースと上記ドレインとの間に挿入されてもよい。これにより、垂直信号線ＶＳＬの電流減少が抑制されるという作用をもたらす。
【００１０】
また、この第１の側面において、上記入力側クランプトランジスタは、Ｐ型トランジスタであってもよい。これにより、Ｐ型トランジスタによって入力トランジスタのドレイン電圧の下限が制限されるという作用をもたらす。
【００１１】
また、この第１の側面において、上記入力側クランプトランジスタは、Ｎ型トランジスタであり、上記入力側クランプトランジスタのゲートおよびドレインは短絡されてもよい。これにより、Ｎ型トランジスタによって入力トランジスタのドレイン電圧の下限が制限されるという作用をもたらす。
【００１２】
また、この第１の側面において、上記入力側クランプトランジスタは、Ｎ型トランジスタであり、上記入力側クランプトランジスタのゲートにバイアス電圧が印加されてもよい。これにより、ダイナミックレンジの減少が抑制される作用をもたらす。
【００１３】
また、この第１の側面において、上記入力側クランプトランジスタは、上記入力トランジスタの上記ソースと上記ドレインとの間において直列に接続された複数のトランジスタを含んでもよい。これにより、入力トランジスタの出力振幅が大きくなるという作用をもたらす。
【００１４】
また、この第１の側面において、抵抗素子をさらに具備し、上記入力側クランプトランジスタおよび上記抵抗素子は、上記入力トランジスタの上記ソースと上記ドレインとの間において直列に接続されてもよい。これにより、下限電圧が調整されるという作用をもたらす。
【００１５】
また、この第１の側面において、上記出力トランジスタの上記ドレインに接続された出力側電流源と、上記出力トランジスタのドレイン電圧の下限を制限する出力側クランプトランジスタとをさらに具備してもよい。これにより、出力トランジスタのドレイン電圧の下限が制限されるという作用をもたらす。
【００１６】
また、この第１の側面において、上記出力側クランプトランジスタは、Ｐ型トランジスタであってもよい。これにより、Ｐ型トランジスタによって、出力トランジスタのドレイン電圧の下限が制限されるという作用をもたらす。
【００１７】
また、この第１の側面において、上記出力側クランプトランジスタは、Ｎ型トランジスタであってもよい。これにより、Ｎ型トランジスタによって、出力トランジスタのドレイン電圧の下限が制限されるという作用をもたらす。
【００１８】
また、この第１の側面において、上記入力トランジスタの上記ゲートに所定の接続ノードを介して上記参照電圧を供給する参照電圧供給部と、所定の制御信号に従って上記接続ノードに所定の下限電圧を供給するクランプスイッチとをさらに具備してもよい。
【００１９】
また、この第１の側面において、上記出力トランジスタの上記ゲートおよび上記ドレインの間の経路を開閉する初期化スイッチをさらに具備してもよい。これにより、信号レベルのＡＤ変換の誤差が低減するという作用をもたらす。
【００２０】
また、この第１の側面において、上記出力トランジスタの上記ドレインに接続された出力側電流源をさらに具備し、上記出力側電流源は、上記出力トランジスタの上記ドレインと所定の基準端子との間に挿入された電流源トランジスタと、上記電流源トランジスタのゲートに接続されたキャパシタと、上記電流源トランジスタのゲートおよびドレインの間の経路を開閉する第１のオートゼロスイッチとを備えてもよい。これにより、電流源トランジスタのゲート電圧が自己設定されるという作用をもたらす。
【００２１】
また、この第１の側面において、上記入力トランジスタの上記ドレインにカスコード接続された入力側カスコード接続トランジスタと、上記出力トランジスタの上記ドレインにカスコード接続された出力側カスコード接続トランジスタとをさらに具備してもよい。これにより、ドレイン電流の比率の想定値からのずれが小さくなるという作用をもたらす。
【００２２】
また、この第１の側面において、上記入力トランジスタの上記ドレインと上記出力トランジスタの上記ゲートとの間に挿入されたキャパシタと、上記出力トランジスタのゲートとドレインとの間の経路を短絡する第２のオートゼロスイッチとを備えてもよい。これにより、入力側および出力側の電流のそれぞれのばらつきが抑制されるという作用をもたらす。
【００２３】
また、この第１の側面において、所定の論理演算を行う論理ゲートをさらに具備し、上記出力トランジスタは、上記論理ゲートを介して上記比較結果を出力してもよい。これにより、貫通電流を防ぐとともに、不要な出力反転をマスクするという作用をもたらす。
【００２４】
また、この第１の側面において、上記入力トランジスタの上記ソースに所定の垂直信号線を介して上記入力電圧を入力する画素回路と、上記垂直信号線に接続された画素側電流源とをさらに具備してもよい。これにより、入力トランジスタおよび出力トランジスタのドレインの電流量が抑制されるという作用をもたらす。
【００２５】
また、この第１の側面において、上記参照電圧を供給する参照電圧供給部と、上記入力トランジスタの上記ゲートと上記参照電圧供給部との間に挿入されたバッファとをさらに具備してもよい。これにより、ある列のキックバックが隣接する列に干渉することが防止されるという作用をもたらす。
【図面の簡単な説明】
【００２６】
【図１】本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。
【図２】本技術の第１の実施の形態における固体撮像素子の一構成例を示すブロック図である。
【図３】本技術の第１の実施の形態における画素回路の一構成例を示す回路図である。
【図４】本技術の第１の実施の形態におけるカラム信号処理部の一構成例を示すブロック図である。
【図５】本技術の第１の実施の形態における比較器の一構成例を示す回路図である。
【図６】本技術の第１の実施の形態における比較器の入出力信号の変動の一例を示すタイミングチャートである。
【図７】本技術の第１の実施の形態におけるｐＭＯＳトランジスタの特性の一例を示すグラフである。
【図８】第１の比較例における比較器の一構成例を示す回路図である。
【図９】第１の比較例における比較器の入出力信号の変動の一例を示すタイミングチャートである。
【図１０】第２の比較例における比較器の一構成例を示す回路図である。
【図１１】本技術の第１の実施の形態における固体撮像素子の動作の一例を示すフローチャートである。
【図１２】本技術の第１の実施の形態の変形例における比較器の一構成例を示す回路図である。
【図１３】本技術の第２の実施の形態における比較器の一構成例を示す回路図である。
【図１４】本技術の第２の実施の形態における比較器の入出力信号の変動の一例を示すタイミングチャートである。
【図１５】本技術の第３の実施の形態における比較器の一構成例を示す回路図である。
【図１６】本技術の第３の実施の形態における比較器の入出力信号の変動の一例を示すタイミングチャートである。
【図１７】本技術の第４の実施の形態における比較器の一構成例を示す回路図である。
【図１８】本技術の第４の実施の形態における比較器の入出力信号の変動の一例を示すタイミングチャートである。
【図１９】本技術の第５の実施の形態における比較器の一構成例を示す回路図である。
【図２０】本技術の第５の実施の形態における比較器の入出力信号の変動の一例を示すタイミングチャートである。
【図２１】本技術の第６の実施の形態における比較器の一構成例を示す回路図である。
【図２２】本技術の第７の実施の形態における比較器の一構成例を示す回路図である。
【図２３】本技術の第８の実施の形態における比較器の一構成例を示す回路図である。
【図２４】本技術の第９の実施の形態における比較器の一構成例を示す回路図である。
【図２５】本技術の第９の実施の形態の変形例における比較器の一構成例を示す回路図である。
【図２６】本技術の第１０の実施の形態における比較器の一構成例を示す回路図である。
【図２７】本技術の第１１の実施の形態における比較器の一構成例を示す回路図である。
【図２８】本技術の第１１の実施の形態の変形例における比較器の一構成例を示す回路図である。
【図２９】本技術の第１２の実施の形態における比較器の一構成例を示す回路図である。
【図３０】本技術の第１２の実施の形態における比較器の入出力信号の変動の一例を示すタイミングチャートである。
【図３１】本技術の第１３の実施の形態における比較器の一構成例を示す回路図である。
【図３２】車両制御システムの概略的な構成例を示すブロック図である。
【図３３】撮像部の設置位置の一例を示す説明図である。
【発明を実施するための形態】
【００２７】
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（ドレイン−ソース間電圧を出力トランジスタに供給する例）
２．第２の実施の形態（ドレイン−ソース間電圧を出力トランジスタに供給し、入力側にクランプトランジスタを設ける例）
３．第３の実施の形態（ドレイン−ソース間電圧を出力トランジスタに供給し、電流源トランジスタのゲート電圧を自己設定する例）
４．第４の実施の形態（ドレイン−ソース間電圧を、カスコード接続された出力トランジスタに供給する例）
５．第５の実施の形態（ドレイン−ソース間電圧を出力トランジスタに供給し、出力側にオートゼロスイッチを設ける例）
６．第６の実施の形態（ドレイン−ソース間電圧を出力トランジスタに供給し、後段に論理ゲートを追加する例）
７．第７の実施の形態（ドレイン−ソース間電圧を出力トランジスタに供給し、２段のクランプトランジスタを設ける例）
８．第８の実施の形態（ドレイン−ソース間電圧を出力トランジスタに供給し、電流源を追加した例）
９．第９の実施の形態（ドレイン−ソース間電圧を出力トランジスタに供給し、Ｎ型のクランプトランジスタを設ける例）
１０．第１０の実施の形態（ドレイン−ソース間電圧を出力トランジスタに供給し、バッファを設ける例）
１１．第１１の実施の形態（ドレイン−ソース間電圧を出力トランジスタに供給し、出力側にクランプトランジスタを設ける例）
１２．第１２の実施の形態（ドレイン−ソース間電圧を出力トランジスタに供給し、クランプスイッチを設ける例）
１３．第１３の実施の形態（ドレイン−ソース間電圧を出力トランジスタに供給し、抵抗素子を設ける例）
１４．移動体への応用例
【００２８】
＜１．第１の実施の形態＞
［撮像装置の構成例］
図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データを撮像するための装置であり、光学部１１０、固体撮像素子２００およびＤＳＰ（Digital Signal Processing）回路１２０を備える。さらに撮像装置１００は、表示部１３０、操作部１４０、バス１５０、フレームメモリ１６０、記憶部１７０および電源部１８０を備える。撮像装置１００としては、スマートフォンに搭載されるカメラや、車載カメラなどが想定される。
【００２９】
光学部１１０は、被写体からの光を集光して固体撮像素子２００に導くものである。固体撮像素子２００は、光電変換により画像データを生成するものである。この固体撮像素子２００は、生成した画像データをＤＳＰ回路１２０に信号線２０９を介して供給する。
【００３０】
ＤＳＰ回路１２０は、画像データに対して所定の信号処理を実行するものである。このＤＳＰ回路１２０は、処理後の画像データをバス１５０を介してフレームメモリ１６０などに出力する。
【００３１】
表示部１３０は、画像データを表示するものである。表示部１３０としては、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネルが想定される。操作部１４０は、ユーザの操作に従って操作信号を生成するものである。
【００３２】
バス１５０は、光学部１１０、固体撮像素子２００、ＤＳＰ回路１２０、表示部１３０、操作部１４０、フレームメモリ１６０、記憶部１７０および電源部１８０が互いにデータをやりとりするための共通の経路である。
【００３３】
フレームメモリ１６０は、画像データを保持するものである。記憶部１７０は、画像データなどの様々なデータを記憶するものである。電源部１８０は、固体撮像素子２００、ＤＳＰ回路１２０や表示部１３０などに電源を供給するものである。
【００３４】
［固体撮像素子の構成例］
図２は、本技術の第１の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この固体撮像素子２００は、垂直走査回路２１０、タイミング制御部２２０、ＤＡＣ（Digital to Analog Converter）２３０、画素アレイ部２４０、カラム信号処理部２６０および水平走査回路２７０を備える。
【００３５】
画素アレイ部２４０には、二次元格子状に複数の画素回路２５０が配列される。以下、所定の水平方向に配列された画素回路２５０の集合を「行」と称し、行に垂直方向に配列された画素回路２５０の集合を「列」と称する。
【００３６】
垂直走査回路２１０は、行を順に駆動して画素回路２５０を出力させるものである。
【００３７】
タイミング制御部２２０は、垂直同期信号ＶＳＹＮＣに同期して、垂直走査回路２１０、ＤＡＣ２３０、カラム信号処理部２６０および水平走査回路２７０のそれぞれの動作タイミングを制御するものである。垂直同期信号ＶＳＹＮＣは、撮像タイミングを示す所定周波数（６０ヘルツなど）の周期信号である。
【００３８】
ＤＡＣ２３０は、ＤＡ（Digital to Analog）変換により、所定の参照信号を生成するものである。参照信号として、例えば、のこぎり刃状のランプ信号が用いられる。ＤＡＣ２３０は、参照信号をカラム信号処理部２６０に供給する。なお、ＤＡＣ２３０は、特許請求の範囲に記載の参照信号供給部の一例である。
【００３９】
画素回路２５０は、光電変換により、アナログの画素信号を生成してカラム信号処理部２６０に供給するものである。
【００４０】
カラム信号処理部２６０は、画素信号に対して、ＡＤ変換処理やＣＤＳ（Correlated Double Sampling）処理などの信号処理を列ごとに行うものである。このカラム信号処理部２６０は、処理後のデジタル信号からなる画像データをＤＳＰ回路１２０に信号線２０９を介して供給する。
【００４１】
水平走査回路２７０は、カラム信号処理部２６０を制御して、デジタル信号を順に出力させるものである。
【００４２】
［画素回路の構成例］
図３は、本技術の第１の実施の形態における画素回路２５０の一構成例を示す回路図である。この画素回路２５０は、光電変換素子２５１、転送トランジスタ２５２、リセットトランジスタ２５３、浮遊拡散層２５４、増幅トランジスタ２５５および選択トランジスタ２５６を備える。また、画素アレイ部２４０において、垂直方向に沿って垂直信号線ＶＳＬが列ごとに配線されている。
【００４３】
光電変換素子２５１は、入射光を光電変換して電荷を生成するものである。転送トランジスタ２５２は、垂直走査回路２１０からの駆動信号ＴＲＧに従って、光電変換素子２５１から浮遊拡散層２５４へ電荷を転送するものである。
【００４４】
リセットトランジスタ２５３は、垂直走査回路２１０からの駆動信号ＲＳＴに従って、浮遊拡散層２５４から電荷を引き抜いて初期化するものである。
【００４５】
浮遊拡散層２５４は、電荷を蓄積し、電荷量に応じた電圧を生成するものである。増幅トランジスタ２５５は、浮遊拡散層２５４の電圧を増幅するものである。
【００４６】
選択トランジスタ２５６は、垂直走査回路２１０からの駆動信号ＳＥＬに従って、増幅された電圧の信号を画素信号として、カラム信号処理部２６０へ垂直信号線ＶＳＬを介して出力するものである。
【００４７】
なお、画素回路２５０は、光電変換により、画素信号を生成することができるものであれば、同図に例示した回路に限定されない。
【００４８】
［カラム信号処理部の構成例］
図４は、本技術の第１の実施の形態におけるカラム信号処理部２６０の一構成例を示すブロック図である。このカラム信号処理部２６０には、比較器３００、カウンタ２６１およびラッチ２６２が列ごとに配置される。列数がＮ（Ｎは、整数）である場合には、比較器３００、カウンタ２６１およびラッチ２６２は、Ｎ個ずつ配置される。
【００４９】
比較器３００は、ＤＡＣ２３０からの参照信号と、対応する列からの画素信号とを比較するものである。参照信号の電圧を以下、参照電圧ＶＲＭＰとし、垂直信号線ＶＳＬを介して入力される画素信号の電圧を以下、入力電圧ＶＶＳＬとする。比較器３００は、参照電圧ＶＲＭＰと入力電圧ＶＶＳＬとの比較結果ＣＯＭＰを、対応する列のカウンタ２６１に供給する。
【００５０】
また、画素回路２５０が初期化されたときの入力電圧ＶＶＳＬを、以下、「リセットレベル」と称し、浮遊拡散層２５４へ電荷が転送されたときの入力電圧ＶＶＳＬを、以下、「信号レベル」と称する。
【００５１】
カウンタ２６１は、比較結果ＣＯＭＰが反転するまでの期間に亘って計数値を計数するものである。このカウンタ２６１は、例えば、リセットレベルとの比較結果ＣＯＭＰが反転するまでの期間に亘ってダウンカウントし、信号レベルとの比較結果ＣＯＭＰが反転するまでの期間に亘ってアップカウントする。これにより、リセットレベルと信号レベルとの差分を求めるＣＤＳ処理が実現される。
【００５２】
そして、カウンタ２６１は、計数値を示すデジタル信号をラッチ２６２に保持させる。比較器３００およびカウンタ２６１により、アナログの画素信号をデジタル信号に変換するＡＤ変換処理が実現される。すなわち、比較器３００およびカウンタ２６１は、ＡＤＣとして機能する。このように比較器およびカウンタを用いるＡＤＣは、一般に、シングルスロープ型のＡＤＣと呼ばれる。
【００５３】
なお、ＣＤＳ処理をアップカウントおよびダウンカウントにより実現しているが、この構成に限定されない。カウンタ２６１がアップカウントおよびダウンカウントのいずれかのみを行い、差分を求めるＣＤＳ処理を後段の回路が実行する構成としてもよい。
【００５４】
ラッチ２６２は、デジタル信号を保持するものである。このラッチ２６２は、水平走査回路２７０の制御に従って、保持したデジタル信号をＤＳＰ回路１２０に出力する。
【００５５】
［比較器の構成例］
図５は、本技術の第１の実施の形態における比較器３００の一構成例を示す回路図である。この比較器３００は、キャパシタ３１１および３１４と、入力トランジスタ３１２と、オートゼロスイッチ３１３と、出力トランジスタ３１５と、入力側電流源３２０と、出力側電流源３３０とを備える。
【００５６】
キャパシタ３１１は、ＤＡＣ２３０と、入力トランジスタ３１２のゲートとの間に挿入される。
【００５７】
入力トランジスタ３１２のソースは、垂直信号線ＶＳＬに接続され、そのソースには入力電圧ＶＶＳＬが入力される。また、入力トランジスタ３１２のゲートには、キャパシタ３１１を介して、参照電圧ＶＲＭＰが入力される。入力トランジスタ３１２は、ソースに入力された入力電圧ＶＶＳＬとゲートに入力された参照電圧ＶＲＭＰとが略一致する時点にはオートゼロ時と同じ電圧状態になり、その入力電圧ＶＶＳＬと参照電圧ＶＲＭＰに応じたドレイン電圧Ｖｄをドレインから出力する。ここで、「略一致」とは、各々のオートゼロ期間の電圧値からの変化が完全一致、または、差分が所定の許容値以内であることを意味する。この入力トランジスタ３１２として、例えば、ｐＭＯＳトランジスタが用いられる。
【００５８】
また、入力トランジスタ３１２のバックゲートと、ソースとは、バックゲート効果を抑制するために短絡することが望ましい。
【００５９】
オートゼロスイッチ３１３は、タイミング制御部２２０からの制御信号ＡＺＳＷ１に従って、入力トランジスタ３１２のゲートと、ドレインとの間を短絡するものである。
【００６０】
入力側電流源３２０は、入力トランジスタ３１２のドレインと、所定の基準端子（接地端子など）との間に挿入される。この入力側電流源３２０は、一定の電流Ｉｄ１を供給する。入力側電流源３２０は、ｎＭＯＳ（n-channel MOS）トランジスタなどにより実現される。入力側電流源３２０の回路構成については、後述する。
【００６１】
キャパシタ３１４は、入力トランジスタ３１２のソースと、ドレインとの間に挿入される。
【００６２】
出力トランジスタ３１５のソースは、垂直信号線ＶＳＬに接続され、そのソースには入力電圧ＶＶＳＬが入力される。また、出力トランジスタ３１５のゲートは、入力トランジスタ３１２のドレインに接続され、ドレイン電圧Ｖｄが入力される。この出力トランジスタ３１５として、例えば、ｐＭＯＳトランジスタが用いられる。また、出力トランジスタ３１５のバックゲートとソースとは短絡することが望ましい。
【００６３】
出力トランジスタ３１５は、ソースに入力された入力電圧ＶＶＳＬとゲートに入力されたドレイン電圧Ｖｄとの間の差が所定の閾値電圧を超えるか否かを示す信号を比較結果ＣＯＭＰとしてドレインから出力する。この比較結果ＣＯＭＰは、カウンタ２６１に供給される。
【００６４】
出力側電流源３３０は、出力トランジスタ３１５のドレインと、所定の基準端子（接地端子など）との間に挿入され、一定の電流Ｉｄ２を供給する。出力側電流源３３０は、ｎＭＯＳトランジスタなどにより実現される。出力側電流源３３０の回路構成については、後述する。
【００６５】
図６は、本技術の第１の実施の形態における比較器３００の入出力信号の変動の一例を示すタイミングチャートである。
【００６６】
ＡＤ変換の開始直前のタイミングＴ０において、制御信号ＡＺＳＷ１が、所定のオートゼロ期間に亘って入力される。これにより、入力トランジスタ３１２のゲートと、ドレインとが短絡され、比較器３００のオートゼロが行われる。
【００６７】
次にＤＡＣ２３０は、タイミングＴ２から一定期間に亘って参照電圧ＶＲＭＰを徐々に低下させる。一方、画素回路２５０は初期化され、このときの入力電圧ＶＶＳＬ（すなわち、リセットレベル）をＶＶＳＬｐとする。
【００６８】
そして、タイミングＴ３において、参照電圧ＶＲＭＰと、リセットレベルＶＶＳＬｐとが略一致したものとする。
【００６９】
このタイミングＴ３の入力トランジスタ３１２のドレイン電圧ＶｄをＶｄｐとする。このＶｄｐ未満をローレベルとし、Ｖｄｐ以上をハイレベルとすると、入力トランジスタ３１２のドレイン電圧Ｖｄは、タイミングＴ３でローレベルからハイレベルに反転する。
【００７０】
続いてＤＡＣ２３０は、参照電圧を初期化し、タイミングＴ５から一定期間に亘って参照電圧ＶＲＭＰを徐々に低下させる。一方、浮遊拡散層２５４へ電荷が転送され、このときの入力電圧ＶＶＳＬ（すなわち、信号レベル）をＶＶＳＬｄとする。この信号レベルＶＶＳＬｄは、リセットレベルＶＶＳＬｐよりもΔＶだけ低いものとする。
【００７１】
そして、タイミングＴ６において、参照電圧ＶＲＭＰと、信号レベルＶＶＳＬｄとが略一致したものとする。このタイミングＴ６の入力トランジスタ３１２のドレイン電圧ＶｄをＶｄｄとする。このドレイン電圧Ｖｄｄは、ドレイン電圧ＶｄｐよりもΔＶだけ低い値となる。すなわち、タイミングＴ６のドレイン電圧Ｖｄｄは、そのときの入力電圧（信号レベルＶＶＳＬｄ）が低いほど、低い値となる。
【００７２】
入力トランジスタ３１２のドレイン電圧Ｖｄｄが、リセットレベル変換時のドレイン電圧ＶｄｐよりもΔＶだけ降下しているため、従来技術では、このドレイン電圧Ｖｄが反転と判定されるのは、タイミングＴ６の後のタイミングＴ７となる。このため、仮に、このドレイン電圧Ｖｄを比較結果ＣＯＭＰとして用いると、比較結果ＣＯＭＰの反転のタイミングＴ７は、参照電圧ＶＲＭＰと、信号レベルＶＶＳＬｄとが略一致する理想的なタイミングＴ６から、ずれてしまう。この結果、ＡＤＣにおいてリニアリティ誤差やオフセットが生じ、この誤差に起因して画像データの画質が低下してしまうおそれがある。
【００７３】
しかし、前述したように、入力トランジスタ３１２の後段に出力トランジスタ３１５が設けられ、入力トランジスタ３１２のソースおよびドレインが、出力トランジスタ３１５のソースおよびゲートに接続されている。この接続により、入力トランジスタ３１２のドレイン−ソース間電圧Ｖｄｓが、出力トランジスタ３１５のゲート−ソース間電圧として入力される。
【００７４】
同図に例示したように、参照電圧ＶＲＭＰと入力電圧ＶＶＳＬとが略一致するタイミングＴ３およびＴ６において、入力電圧ＶＶＳＬの電圧降下量ΔＶは、ドレイン電圧Ｖｄの電圧降下量と同一である。このため、これらのタイミングにおいて、ドレイン−ソース間電圧Ｖｄｓは同一の値となる。このとき（すなわち、タイミングＴ３およびＴ６）のドレイン−ソース間電圧Ｖｄｓの値は、オートゼロ時と同じになる。このドレイン−ソース間電圧Ｖｄｓは、出力トランジスタ３１５のゲート−ソース間電圧であるため、タイミングＴ３およびＴ６において、出力トランジスタ３１５のドレイン電圧が反転する。
【００７５】
比較結果ＣＯＭＰの反転タイミングが、参照電圧ＶＲＭＰと信号レベルＶＶＳＬｄとが略一致する理想的なタイミングであるため、反転タイミングの誤差が抑制される。これにより、ドレイン電圧Ｖｄを比較結果ＣＯＭＰとして用いる場合と比較して、リニアリティ誤差やオフセットを小さくして、画像データの画質を向上させることができる。
【００７６】
次に、タイミングＴ３およびＴ６において、入力トランジスタ３１２のドレイン電圧Ｖｄの電圧降下量ΔＶが、そのソースに入力される入力電圧ＶＶＳＬの電圧降下量と同一になる理由について説明する。
【００７７】
図７は、本技術の第１の実施の形態におけるｐＭＯＳトランジスタの特性の一例を示すグラフである。同図における縦軸は、ドレイン電流であり、横軸は、ドレイン−ソース間電圧である。また、一点鎖線は、線形領域と飽和領域との境界を示す。
【００７８】
通例として、ｐＭＯＳトランジスタは、オートゼロ時に飽和領域で動作するように動作点が定められる。この飽和領域のドレイン電流Ｉｄは、次の式により表される。
Ｉｄ＝（１／２）・μＣＯＸ（Ｗ／Ｌ）・
（ＶＧＳ−Ｖｔｈ）２（１＋λＶｄｓ）          ・・・式１
上式において、μは、電位移動度であり、単位は、例えば、平方メートル毎ボルト秒（ｍ２／Ｖ・ｓ）である。ＣＯＸは、ＭＯＳキャパシタの単位面積当たりの容量であり、単位は、例えば、ファラッド毎メートル（Ｆ／ｍ）である。Ｗは、ゲート幅であり、単位は、例えば、メートル（ｍ）である。Ｌは、ゲート長であり、単位は、例えば、メートル（ｍ）である。Ｖｔｈは、閾値電圧であり、単位は、例えば、ボルト（Ｖ）である。λは、所定の係数である。また、ドレイン−ソース間電圧Ｖｄｓの単位は、例えば、ボルト（Ｖ）であり、ドレイン電流Ｉｄの単位は、例えば、アンペア（Ａ）である。
【００７９】
入力トランジスタ３１２は、ｐＭＯＳトランジスタであるから、飽和領域において、式１が成立する。このときにドレイン電流Ｉｄは、入力側電流源３２０の供給する一定の値（すなわち、Ｉｄ１）である。また、電子移動度μ、単位容量ＣＯＸ、ゲート幅Ｗ、ゲート長Ｌ、閾値電圧Ｖｔｈおよび係数λは、一定の値である。
【００８０】
また、入力トランジスタ３１２のゲートとソースに入力される参照電圧ＶＲＭＰと入力電圧ＶＶＳＬとが略一致するとき、ゲート−ソース間電圧ＶＧＳは、オートゼロ時に定まる一定の値である。
【００８１】
したがって、入力トランジスタ３１２のゲートとソースに入力される参照電圧ＶＲＭＰと入力電圧ＶＶＳＬとが略一致するときは、式１より、ドレイン−ソース間電圧Ｖｄｓも一定の値となる。その一定のドレイン−ソース間電圧をＶｄｓ１とすると、前述のタイミングＴ３およびＴ６において次の式が成立する。
Ｖｄｓ１＝ＶＶＳＬｐ−Ｖｄｐ                        ・・・式２
Ｖｄｓ１＝ＶＶＳＬｄ−Ｖｄｄ                        ・・・式３
【００８２】
式２および式３からドレイン−ソース間電圧Ｖｄｓ１を消去すると、次の式が得られる。
ＶＶＳＬｐ−ＶＶＳＬｄ＝Ｖｄｐ−Ｖｄｄ                ・・・式４
なお、ｐＭＯＳトランジスタをオートゼロ時に線形領域となるように動作点を定めた場合、式１は違う形となるが、式４は同様に成り立つ。
【００８３】
式４より、入力トランジスタ３１２のドレイン電圧Ｖｄの電圧降下量ΔＶは、そのソースに入力される入力電圧ＶＶＳＬの電圧降下量と同一になる。したがって図６に例示したタイミングチャートが得られる。
【００８４】
次に、出力トランジスタ３１５を設けない第１の比較例について考える。
【００８５】
図８は、第１の比較例における比較器の一構成例を示す回路図である。この第１の比較例では、出力トランジスタ３１５の代わりに、入力トランジスタの後段にインバータが設けられる。インバータは、入力トランジスタのドレイン電圧を反転し、比較結果ＣＯＭＰとして出力する。実質的には、入力トランジスタのドレイン電圧が比較結果ＣＯＭＰとして用いられている。
【００８６】
図９は、第１の比較例における比較器の入出力信号の変動の一例を示すタイミングチャートである。第１の比較例の入力電圧ＶＶＳＬ、参照電圧ＶＲＭＰ、および、ドレイン電圧Ｖｄの変動は、図６に例示した第１の実施の形態と同様である。
【００８７】
前述したように、式４より、入力トランジスタのドレイン電圧Ｖｄの電圧降下量は、そのソースに入力される入力電圧ＶＶＳＬの電圧降下量と同一である。このため、ドレイン電圧Ｖｄの反転するタイミングＴ７は、参照電圧と信号レベルとが略一致する理想的なタイミングＴ６から、ずれてしまう。第１の比較例のインバータは、そのドレイン電圧Ｖｄをそのまま反転するため、比較結果ＣＯＭＰの反転タイミングも、同様に理想的なタイミングＴ６から、ずれてしまう。このタイミングの誤差により、画像データの画質が低下してしまう。
【００８８】
次に、差動増幅回路を用いる第２の比較例について考える。
【００８９】
図１０は、第２の比較例における比較器の一構成例を示す回路図である。この第２の比較器には、差動増幅回路が配置される。また、負荷ＭＯＳ回路において、垂直信号線ＶＳＬに電流源がさらに接続される。
【００９０】
第２の比較例では、差動増幅回路を用いるため、第１の比較例と異なり、参照電圧と信号レベルとが略一致する理想的なタイミングで、比較結果ＣＯＭＰが反転する。その一方で、同図に例示するように、負荷ＭＯＳ回路にも電流源が必要となり、また、比較器にも電源が必要となるため、消費電力が大きくなってしまう。
【００９１】
まとめると、第１の比較例は、出力トランジスタ３１５を設けていないため、第１の実施の形態と比較して画像データの画質が低下してしまう。差動増幅型の第２の比較例にすれば、画像データの画質低下の問題を解消することができるものの、第１の実施の形態よりも消費電力が大きくなるため、好ましくない。
【００９２】
［固体撮像素子の動作例］
図１１は、本技術の第１の実施の形態における固体撮像素子の動作の一例を示すフローチャートである。この動作は、例えば、画像データを撮像するための所定のアプリケーションが実行されたときに開始される。
【００９３】
固体撮像素子２００において、垂直走査回路２１０は、行を順に選択して駆動する（ステップＳ９０１）。カラム信号処理部２６０は、列ごとにリセットレベルをＡＤ変換し（ステップＳ９０２）、信号レベルをＡＤ変換する（ステップＳ９０３）。
【００９４】
固体撮像素子２００は、全行の読出しが完了したか否かを判断する（ステップＳ９０４）。全行の読出しが完了していない場合に（ステップＳ９０４：Ｎｏ）、固体撮像素子２００は、ステップＳ９０１以降を繰り返し実行する。一方、全行の読出しが完了した場合に（ステップＳ９０４：Ｙｅｓ）、固体撮像素子２００は、画像データを撮像するための動作を終了する。複数の画像データを連続して撮像する場合には、ステップＳ９０１乃至Ｓ９０４が、垂直同期信号ＶＳＹＮＣに同期して繰り返し実行される。
【００９５】
このように、本技術の第１の実施の形態によれば、入力トランジスタ３１２が、ドレイン−ソース間電圧を出力トランジスタ３１５のゲート−ソース間に供給するため、入力電圧と参照電圧とが一致するタイミングで比較結果を反転させることができる。これにより、反転タイミングの誤差に起因するノイズを低減し、画像データの画質を向上させることができる。
【００９６】
［変形例］
上述の第１の実施の形態では、入力トランジスタ３１２のドレインに入力側電流源３２０を接続していた。しかし、この構成では、入力電圧ＶＶＳＬが大きく下がり、そのドレイン電圧Ｖｄが低下し、入力側電流源３２０を構成するトランジスタが非導通状態になってドレインの電流Ｉｄ１の供給が停止するおそれがある。この第１の実施の形態の変形例の比較器３００は、入力側クランプトランジスタの追加により、電流Ｉｄ１の供給停止を防止する点において第１の実施の形態と異なる。
【００９７】
図１２は、本技術の第１の実施の形態の変形例における比較器３００の一構成例を示す回路図である。この第１の実施の形態の変形例の比較器３００は、入力側クランプトランジスタ３４１をさらに備える点において第１の実施の形態と異なる。
【００９８】
入力側クランプトランジスタ３４１は、垂直信号線ＶＳＬ（すなわち、入力トランジスタ３１２のソース）と、電源端子との間に挿入される。入力側クランプトランジスタ３４１として、ｎＭＯＳトランジスタが用いられ、そのゲートに一定のバイアス電圧Ｖｃｌａｍｐが印加される。この入力側クランプトランジスタ３４１により、ドレイン電圧Ｖｄを所定の下限電圧以上に制限することができる。これにより、入力側電流源３２０を構成するトランジスタを導通状態に維持し、電流Ｉｄ１の供給停止を防止することができる。
【００９９】
このように、本技術の第１の実施の形態の変形例によれば、入力側クランプトランジスタ３４１が、ドレイン電圧Ｖｄの低下を抑制するため、電流Ｉｄ１の供給停止を防止することができる。
【０１００】
＜２．第２の実施の形態＞
上述の第１の実施の形態の変形例では、入力側クランプトランジスタ３４１を電源端子と垂直信号線ＶＳＬとの間に挿入してドレイン電圧Ｖｄの低下を抑制していた。しかし、この構成では、入力側クランプトランジスタ３４１に電流が流れているときに、その分だけ、垂直信号線ＶＳＬに流れる電流が減少し、垂直信号線ＶＳＬのセトリングタイムが長くなるおそれがある。この第２の実施の形態の比較器３００は、入力側クランプトランジスタを入力トランジスタ３１２のソースとドレインとの間に挿入した点において第１の実施の形態の変形例と異なる。
【０１０１】
図１３は、本技術の第２の実施の形態における比較器３００の一構成例を示す回路図である。この第１の実施の形態の変形例の比較器３００は、入力側クランプトランジスタ３４１の代わりに入力側クランプトランジスタ３４２を備える点において第１の実施の形態の変形例と異なる。また、初期化スイッチ３４３をさらに備えていてもよい。
【０１０２】
入力側クランプトランジスタ３４２は、入力トランジスタ３１２のソースとドレインとの間に挿入される。入力側クランプトランジスタ３４２として、ｐＭＯＳトランジスタが用いられ、そのゲートは、ドレインと短絡される。また、入力側クランプトランジスタ３４２のバックゲートとソースとは、短絡することが望ましい。この入力側クランプトランジスタ３４２により、入力トランジスタ３１２が非導通状態のときのドレイン電圧Ｖｄの低下を抑制することができる。また、電源端子に入力側クランプトランジスタが接続されていないため、垂直信号線ＶＳＬの電流が減少することが無くなり、第１の実施の形態の変形例と比較して、セトリングタイムを短くすることができる。
【０１０３】
また、初期化スイッチ３４３は、タイミング制御部２２０からの制御信号ＧＤＳＷに従って、出力トランジスタ３１５のゲートとドレインとの間の経路を開閉するものである。
【０１０４】
図１４は、本技術の第２の実施の形態における比較器３００の入出力信号の変動の一例を示すタイミングチャートである。
【０１０５】
リセットレベルのＡＤ変換期間と、信号レベルのＡＤ変換期間との間のタイミングＴ４からパルス期間に亘ってタイミング制御部２２０は、制御信号ＧＤＳＷを供給し、出力トランジスタ３１５を閉状態にする。この制御により、信号レベルのＡＤ変換の直前において、ドレイン電圧Ｖｄが、垂直信号線ＶＳＬや入力側クランプトランジスタ３４２によって下限電圧に張り付くことを抑制することができる。これにより、ドレイン電圧Ｖｄが安定し、信号レベルのＡＤ変換の誤差を小さくして、オフセットやリニアリティ誤差を低減することができる。
【０１０６】
このように、本技術の第２の実施の形態によれば、入力側クランプトランジスタ３４２を入力トランジスタ３１２のソースとドレインとの間に挿入したため、垂直信号線ＶＳＬの電流減少を抑制することができる。
【０１０７】
＜３．第３の実施の形態＞
上述の第２の実施の形態では、出力側電流源３３０の出力のみを出力トランジスタ３１５のドレインに接続していた。しかし、この構成では、比較結果ＣＯＭＰの電圧が、回路を構成する各素子の特性のばらつきに起因して安定しないことがある。この第３の実施の形態の比較器３００は、オートゼロ期間に、入力側の電流Ｉｄ１に基づいて、出力トランジスタ３１５のゲート電圧を設定する点において第２の実施の形態と異なる。
【０１０８】
図１５は、本技術の第３の実施の形態における比較器３００の一構成例を示す回路図である。この第３の実施の形態の比較器３００は、出力側電流源３３０内にオートゼロスイッチ３３１、キャパシタ３３２および電流源トランジスタ３３３を配置した点において第２の実施の形態と異なる。また、第２の実施の形態の入力側電流源３２０内には、電流源トランジスタ３２１およびキャパシタ３２２が配置される。電流源トランジスタ３２１および３３３として、例えば、ｎＭＯＳトランジスタが用いられる。
【０１０９】
電流源トランジスタ３２１は、入力トランジスタ３１２のドレインと基準端子（接地端子など）との間に挿入される。また、電流源トランジスタ３２１のゲートには、所定のバイアス電圧Ｖｂｉａｓ１が印加される。キャパシタ３２２は、電流源トランジスタ３２１のゲートと基準端子との間に挿入される。なお、このバイアス電圧Ｖｂｉａｓ１は、初期状態において、図示しないスイッチによってキャパシタ３２２にサンプルホールドされたものであってもよい。
【０１１０】
また、電流源トランジスタ３３３は、出力トランジスタ３１５のドレインと基準端子との間に挿入される。キャパシタ３３２は、電流源トランジスタ３３３のゲートと基準端子との間に挿入される。オートゼロスイッチ３３１は、タイミング制御部２２０からの制御信号ＡＺＳＷ２に従って電流源トランジスタ３３３のゲートとドレインとの間の経路を開閉するものである。なお、オートゼロスイッチ３３１は、特許請求の範囲に記載の第１のオートゼロスイッチの一例である。
【０１１１】
図１６は、本技術の第３の実施の形態における比較器３００の入出力信号の変動の一例を示すタイミングチャートである。タイミング制御部２２０は、タイミングＴ０からオートゼロ期間に亘って、制御信号ＡＺＳＷ１に加えて、制御信号ＡＺＳＷ２をさらに供給する。この制御信号ＡＺＳＷ２により、オートゼロスイッチ３３１は閉状態に制御される。
【０１１２】
オートゼロスイッチ３３１の制御により、入力側の電流Ｉｄ１を基準に、電流源トランジスタ３３３のゲート電圧が自己設定される。これにより、素子のばらつきに関わらず、比較結果ＣＯＭＰの電圧が安定する。
【０１１３】
このように、本技術の第３の実施の形態によれば、オートゼロスイッチ３３１が電流源トランジスタ３３３のゲートとドレインとの間を短絡するため、電流源トランジスタ３３３のゲート電圧がばらつきによる誤差を吸収して比較結果ＣＯＭＰの電圧を安定化することができる。
【０１１４】
＜４．第４の実施の形態＞
上述の第３の実施の形態では、出力側の電流源トランジスタ３３３のゲート電圧を、オートゼロ期間中に自己設定していた。しかし、この構成では、入力トランジスタ３１２と出力トランジスタ３１５とのドレイン電圧が揃っていないと、入力側の電流Ｉｄ１と出力側の電流Ｉｄ２との電流比が想定値から、ずれてしまうおそれがある。この第４の実施の形態の比較器３００は、トランジスタをカスコード接続することにより、電流比のずれを小さくした点において第３の実施の形態と異なる。
【０１１５】
図１７は、本技術の第４の実施の形態における比較器３００の一構成例を示す回路図である。この第４の実施の形態の比較器３００は、入力側カスコード接続トランジスタ３４５と、出力側カスコード接続トランジスタ３４７と、カスコード制御スイッチ３４４および３４６とをさらに備える点において第３の実施の形態と異なる。入力側カスコード接続トランジスタ３４５および出力側カスコード接続トランジスタ３４７として、例えば、ｐＭＯＳトランジスタが用いられる。
【０１１６】
入力側カスコード接続トランジスタ３４５は、入力トランジスタ３１２にカスコード接続される。この入力側カスコード接続トランジスタ３４５は、入力トランジスタ３１２のドレインと、入力側電流源３２０との間に挿入される。また、入力側カスコード接続トランジスタ３４５のゲートは、出力側カスコード接続トランジスタ３４７のゲートに接続される。
【０１１７】
出力側カスコード接続トランジスタ３４７は、出力トランジスタ３１５にカスコード接続される。この出力側カスコード接続トランジスタ３４７は、出力トランジスタ３１５のドレインと、出力側電流源３３０との間に挿入される。
【０１１８】
カスコード制御スイッチ３４４は、タイミング制御部２２０からの制御信号ＣＡＳＥＮに従って、入力側カスコード接続トランジスタ３４５のゲートとドレインとの間の経路を開閉するものである。
【０１１９】
カスコード制御スイッチ３４６は、制御信号ＣＡＳＥＮを反転したＸＣＡＳＥＮに従って、入力側カスコード接続トランジスタ３４５および出力側カスコード接続トランジスタ３４７のゲートと、基準端子との間の経路を開閉するものである。
【０１２０】
図１８は、本技術の第３の実施の形態における比較器３００の入出力信号の変動の一例を示すタイミングチャートである。タイミング制御部２２０は、タイミングＴ０から一定の期間に亘って制御信号ＣＡＳＥＮおよびＸＣＡＳＥＮを供給する。これらの制御信号ＣＡＳＥＮおよびＸＣＡＳＥＮにより、カスコード制御スイッチ３４４は閉状態に制御され、カスコード制御スイッチ３４６は、開状態に制御される。これにより、入力トランジスタ３１２のドレイン電圧と、出力トランジスタ３１５のドレイン電圧とが揃いやすくなり、電流Ｉｄ１と電流Ｉｄ２との電流比の想定値からのずれを小さくすることができる。
【０１２１】
ただし、カスコード接続したままだと、ダイナミックレンジが減少するおそれがある。このため、オートゼロ期間が経過した後のタイミングＴ１において、制御信号ＣＡＳＥＮおよびＸＣＡＳＥＮにより、カスコード制御スイッチ３４４は開状態に制御され、カスコード制御スイッチ３４６は、閉状態に制御される。これにより、カスコード接続を解除し、ダイナミックレンジの減少を防止することができる。
【０１２２】
このように、本技術の第４の実施の形態によれば、入力トランジスタ３１２および出力トランジスタ３１５に、トランジスタをカスコード接続したため、それらのドレイン電圧を揃えることができる。これにより、電流Ｉｄ１と電流Ｉｄ２との電流比の想定値からのずれを小さくすることができる。
【０１２３】
＜５．第５の実施の形態＞
上述の第２の実施の形態では、入力側電流源３２０および出力側電流源３３０を設けていたが、これらの電流源がバイアス電圧により個別に電流Ｉｄ１およびＩｄ２を生成する場合、それらの電流の値がばらつくおそれがある。この第５の実施の形態の固体撮像素子２００は、出力側へのオートゼロスイッチの追加により、電流のばらつきを抑制した点において第２の実施の形態と異なる。
【０１２４】
図１９は、本技術の第５の実施の形態における比較器３００の一構成例を示す回路図である。この第５の実施の形態の比較器３００は、キャパシタ３４８およびオートゼロスイッチ３４９をさらに備える点において第２の実施の形態と異なる。また、第５の実施の形態の出力側電流源３３０内には、サンプルホールドスイッチ３３４、キャパシタ３３２および電流源トランジスタ３３３が配置される。また、第５の実施の形態の入力側電流源３２０内には、電流源トランジスタ３２１およびキャパシタ３２２が配置される。電流源トランジスタ３２１および３３３として、例えば、ｎＭＯＳトランジスタが用いられる。
【０１２５】
電流源トランジスタ３２１は、入力トランジスタ３１２のドレインと基準端子との間に挿入される。また、電流源トランジスタ３２１のゲートには、所定のバイアス電圧Ｖｂｉａｓ１が印加される。キャパシタ３２２は、電流源トランジスタ３２１のゲートと基準端子との間に挿入される。
【０１２６】
また、電流源トランジスタ３３３は、出力トランジスタ３１５のドレインと基準端子との間に挿入される。キャパシタ３３２は、電流源トランジスタ３３３のゲートと基準端子との間に挿入される。サンプルホールドスイッチ３３４は、タイミング制御部２２０からの制御信号ＩＳＢＨに従ってキャパシタ３３２および電流源トランジスタ３３３のゲートに、所定のバイアス電圧Ｖｂｉａｓ２を印加するものである。
【０１２７】
また、キャパシタ３４８は、入力トランジスタ３１２のドレインと出力トランジスタ３１５のゲートとの間に挿入される。オートゼロスイッチ３４９は、タイミング制御部２２０からの制御信号ＡＺＳＷ２に従って、出力トランジスタ３１５のゲートとドレインとの間を短絡するものである。なお、オートゼロスイッチ３４９は、特許請求の範囲に記載の第２のオートゼロスイッチの一例である。
【０１２８】
また、第５の実施の形態の初期化スイッチ３４３は、制御信号ＧＤＳＷに従って、入力トランジスタ３１２のドレインと、出力トランジスタ３１５のドレインとの間の経路を開閉する。
【０１２９】
上述したように、入力側電流源３２０と、出力側電流源３３０とのそれぞれにおいて、バイアス電圧により、個別に電流Ｉｄ１およびＩｄ２が生成される。
【０１３０】
図２０は、本技術の第５の実施の形態における比較器３００の入出力信号の変動の一例を示すタイミングチャートである。タイミング制御部２２０は、タイミングＴ０からオートゼロ期間に亘って、制御信号ＡＺＳＷ１およびＡＺＳＷ２に加えて、制御信号ＩＳＢＨをさらに供給する。制御信号ＡＺＳＷ２により、出力側のオートゼロスイッチ３４９は閉状態に制御される。また、制御信号ＩＳＢＨにより、出力側電流源３３０内のサンプルホールドスイッチ３３４が閉状態に制御される。
【０１３１】
出力側のオートゼロスイッチ３４９により、出力側のオフセットを低減し、バイアス電圧により、個別に電流Ｉｄ１およびＩｄ２を生成した際の、それらの電流のばらつきの影響を抑制することができる。
【０１３２】
このように、本技術の第５の実施の形態によれば、出力側にオートゼロスイッチ３４９を追加したため、バイアス電圧により個別に電流Ｉｄ１およびＩｄ２を生成した際の電流のばらつきの影響を抑制することができる。
【０１３３】
＜６．第６の実施の形態＞
上述の第２の実施の形態では、出力トランジスタ３１５のドレイン電圧を、そのまま比較結果ＣＯＭＰとして出力していたが、その後段にインバータなどの論理ゲートをさらに追加することもできる。この第６の実施の形態の比較器３００は、論理ゲートを追加した点において第２の実施の形態と異なる。
【０１３４】
図２１は、本技術の第６の実施の形態における比較器３００の一構成例を示す回路図である。この第６の実施の形態の比較器３００は、ＮＯＲゲート３５０およびインバータ３５１をさらに備える点において第２の実施の形態と異なる。
【０１３５】
ＮＯＲゲート３５０は、出力トランジスタ３１５のドレインと、制御信号ＸＥＮとの否定論理和をインバータ３５１に出力するものである。インバータ３５１は、ＮＯＲゲート３５０の出力を反転して比較結果ＣＯＭＰとしてカウンタ２６１に出力するものである。なお、ＮＯＲゲート３５０およびインバータ３５１は、特許請求の範囲に記載の論理ゲートの一例である。
【０１３６】
上述の構成により、信号パス（比較結果ＣＯＭＰ）の電圧を、ロジック回路の電源電圧レベルにすることができる。また、オートゼロ期間や、リセットレベルのＡＤ変換期間と信号レベルのＡＤ変換期間との間において、ＮＯＲゲート３５０の出力の論理が固定される。これにより、出力トランジスタ３１５のドレイン電圧が中間電圧であるときでも、３段目のＮＯＲゲート３５０に貫通電流が流れないようにすることができる。
【０１３７】
なお、第２の実施の形態以外のそれぞれの実施の形態と、変形例とに第６の実施の形態を適用することもできる。
【０１３８】
このように、本技術の第６の実施の形態によれば、出力トランジスタ３１５の後段にＮＯＲゲート３５０およびインバータ３５１を追加したため、オートゼロ期間等において、出力の論理を固定することができる。
【０１３９】
＜７．第７の実施の形態＞
上述の第２の実施の形態では、入力側クランプトランジスタを１段のみ配置していたが、この構成では、入力トランジスタ３１２の出力振幅が不足するおそれがある。この第７の実施の形態の比較器３００は、入力側クランプトランジスタを２段にした点において第２の実施の形態と異なる。
【０１４０】
図２２は、本技術の第７の実施の形態における比較器３００の一構成例を示す回路図である。この第７の実施の形態の比較器３００は、入力側クランプトランジスタ３５２をさらに備える点において第２の実施の形態と異なる。
【０１４１】
入力側クランプトランジスタ３５２として、ｐＭＯＳトランジスタが用いられる。入力側クランプトランジスタ３４２および３５２は、入力トランジスタ３１２のドレインとソースとの間において、直列に接続される。
【０１４２】
入力側クランプトランジスタ３５２の追加により、入力側クランプトランジスタ３４２のみの場合よりも入力トランジスタ３１２の出力振幅が大きくなる。これにより、比較結果ＣＯＭＰの反転までの遅延時間が長くなり、ノイズを低減することができる。
【０１４３】
なお、第２の実施の形態以外のそれぞれの実施の形態と、変形例とに第７の実施の形態を適用することもできる。
【０１４４】
このように、本技術の第７の実施の形態によれば、入力トランジスタ３１２のドレインとソースとの間において入力側クランプトランジスタ３４２および３５２を直列に接続したため、入力トランジスタ３１２の出力振幅を大きくすることができる。
【０１４５】
＜８．第８の実施の形態＞
上述の第２の実施の形態では、入力側電流源３２０および出力側電流源３３０により電流Ｉｄ１およびＩｄ２を供給していた。しかし、この構成では、これらの電流量が過剰となるおそれがある。この第８の実施の形態の比較器３００は、電流源を追加して、電流Ｉｄ１およびＩｄ２の電流量を抑制する点において第２の実施の形態と異なる。
【０１４６】
図２３は、本技術の第８の実施の形態における比較器３００の一構成例を示す回路図である。この第８の実施の形態の比較器３００は、画素側電流源３５３をさらに備える点において第２の実施の形態と異なる。
【０１４７】
画素側電流源３５３は、垂直信号線ＶＳＬと、基準端子との間に接続される。画素側電流源３５３の供給する電流の分、電流Ｉｄ１およびＩｄ２の電流量を低減することができる。
【０１４８】
なお、第２の実施の形態以外のそれぞれの実施の形態と、変形例とに第８の実施の形態を適用することもできる。
【０１４９】
このように、本技術の第８の実施の形態によれば、垂直信号線ＶＳＬに画素側電流源３５３を接続したため、電流Ｉｄ１およびＩｄ２の電流量を抑制することができる。
【０１５０】
＜９．第９の実施の形態＞
上述の第２の実施の形態では、入力側クランプトランジスタとして、ｐＭＯＳトランジスタを用いていたが、ｎＭＯＳトランジスタを用いることもできる。この第９の実施の形態の比較器３００は、入力側クランプトランジスタとして、ｎＭＯＳトランジスタを用いる点において第２の実施の形態と異なる。
【０１５１】
図２４は、本技術の第９の実施の形態における比較器３００の一構成例を示す回路図である。この第９の実施の形態の比較器３００は、入力側クランプトランジスタ３４２の代わりに、入力側クランプトランジスタ３５４が設けられる点において第２の実施の形態と異なる。入力側クランプトランジスタ３５４として、ｎＭＯＳトランジスタが用いられる。この入力側クランプトランジスタ３５４のゲートとドレインとは短絡される。
【０１５２】
なお、第２の実施の形態以外のそれぞれの実施の形態と、変形例とに第９の実施の形態を適用することもできる。
【０１５３】
このように、本技術の第９の実施の形態によれば、入力側クランプトランジスタ３５４がｎＭＯＳトランジスタであるため、ｎＭＯＳトランジスタにより、ドレイン電圧Ｖｄの下限を制限することができる。
【０１５４】
［変形例］
上述の第９の実施の形態では、入力側クランプトランジスタ３５４のゲートとドレインとを短絡していた。しかし、この構成では、入力側クランプトランジスタ３５４が制限する下限電圧が、垂直信号線ＶＳＬの電圧を基準にして決定される。このため、電流Ｉｄ１の供給停止を抑制するための下限電圧のマージンを多くする必要があり、その分、ダイナミックレンジが減少するおそれがある。また、入力トランジスタ３１２の出力振幅が小さいため、ノイズが大きくなりやすい。この第９の実施の形態の変形例の比較器３００は、バイアス電圧により、ドレイン電圧Ｖｄの下限を制限する点において第９の実施の形態と異なる。
【０１５５】
図２５は、本技術の第９の実施の形態の変形例における比較器３００の一構成例を示す回路図である。この第９の実施の形態の変形例の比較器３００は、入力側クランプトランジスタ３５４のゲートにバイアス電圧Ｖｂｉａｓ３が印加される点において第９の実施の形態と異なる。
【０１５６】
バイアス電圧Ｖｂｉａｓ３の印加により、垂直信号線ＶＳＬの電圧に関わりなく、ドレイン電圧Ｖｄの下限を制限し、ドレインの電流Ｉｄ１の供給停止を直接的に防止することができる。
【０１５７】
なお、ダイナミックレンジやノイズの問題が生じない場合には、図２４に例示したように、バイアス電圧を用いない構成とすることができる。図２４の構成では、制限する下限電圧が垂直信号線ＶＳＬの電圧と連動するため、図２５の構成と比較して、出力トランジスタ３１５のゲート−ソース間電圧の最大振幅が信号レベルに依存することを抑制し、リニアリティ誤差やゲイン誤差を低減することができる。
【０１５８】
このように、本技術の第９の実施の形態の変形例では、バイアス電圧によりドレイン電圧Ｖｄの下限を制限するため、ダイナミックレンジの減少やノイズの悪化を抑制することができる。
【０１５９】
＜１０．第１０の実施の形態＞
上述の第２の実施の形態では、比較器３００内の入力トランジスタ３１２をキャパシタ３１１を介してＤＡＣ２３０と接続していた。しかし、この構成では、ある列の比較器３００からＤＡＣ２３０へのキックバックが、参照信号を伝送する信号線を介して、その列に隣接する列に干渉するおそれがある。この第１０の実施の形態の比較器３００は、ＤＡＣ２３０との間にバッファを追加した点において第２の実施の形態と異なる。
【０１６０】
図２６は、本技術の第１０の実施の形態における比較器３００の一構成例を示す回路図である。この第１０の実施の形態の比較器３００は、バッファ３５５をさらに備える点において第２の実施の形態と異なる。
【０１６１】
バッファ３５５は、ＤＡＣ２３０と、キャパシタ３１１との間に挿入される。なお、バッファ３５５を列ごとに配置しているが、この構成に限定されない。例えば、複数の列ごとに、バッファ３５５を配置することもできる。
【０１６２】
バッファ３５５により、比較器３００の負荷を、ＤＡＣ２３０から見えなくすることができる。また、ある列の比較器３００からのキックバックが、参照信号を伝送する信号線を介して、その列に隣接する列に干渉することを防止することができる。
【０１６３】
なお、第２の実施の形態以外のそれぞれの実施の形態と、変形例とに第１０の実施の形態を適用することもできる。
【０１６４】
このように、本技術の第１０の実施の形態によれば、ＤＡＣ２３０と、キャパシタ３１１との間にバッファ３５５を挿入したため、ある列のキックバックが隣接する列に干渉することを防止することができる。
【０１６５】
＜１１．第１１の実施の形態＞
上述の第２の実施の形態では、入力側クランプトランジスタ３４２により入力トランジスタ３１２のドレイン電圧Ｖｄの下限を制限していた。しかし、出力トランジスタ３１５のドレイン電圧の低下により、出力側電流源３３０を構成するトランジスタが非導通状態になり、電流Ｉｄ２の供給が停止するおそれがある。この第１１の実施の形態の比較器３００は、出力側クランプトランジスタを追加して、出力トランジスタ３１５のドレイン電圧の下限を制限する点において第２の実施の形態と異なる。
【０１６６】
図２７は、本技術の第１１の実施の形態における比較器３００の一構成例を示す回路図である。この第１１の実施の形態の比較器３００は、出力側クランプトランジスタ３５６をさらに備える点において第２の実施の形態と異なる。
【０１６７】
出力側クランプトランジスタ３５６は、出力トランジスタ３１５のソースとドレインとの間に挿入される。出力側クランプトランジスタ３５６として、ｐＭＯＳトランジスタが用いられ、そのゲートは、ドレインと短絡される。また、出力側クランプトランジスタ３５６のバックゲートとソースとは、短絡することが望ましい。出力側クランプトランジスタ３５６の追加により、出力トランジスタ３１５のドレイン電圧の低下を抑制し、ドレイン電流Ｉｄ２の供給停止を防止することができる。
【０１６８】
なお、第２の実施の形態以外のそれぞれの実施の形態と、変形例とに第１１の実施の形態を適用することもできる。
【０１６９】
このように、出力側クランプトランジスタ３５６が、出力トランジスタ３１５のドレイン電圧の低下を抑制するため、ドレイン電流Ｉｄ２の供給停止を防止することができる。
【０１７０】
［変形例］
上述の第１１の実施の形態では、出力側クランプトランジスタとして、ｐＭＯＳトランジスタを用いていたが、ｎＭＯＳトランジスタを用いることもできる。この第１１の実施の形態の変形例の比較器３００は、出力側クランプトランジスタとして、ｎＭＯＳトランジスタを用いる点において第１１の実施の形態と異なる。
【０１７１】
図２８は、本技術の第１１の実施の形態の変形例における比較器３００の一構成例を示す回路図である。この第１１の実施の形態の変形例の比較器３００は、出力側クランプトランジスタ３５６の代わりに出力側クランプトランジスタ３５７を備える点において第１１の実施の形態と異なる。
【０１７２】
出力側クランプトランジスタ３５７として、ｎＭＯＳトランジスタが用いられる。また、出力側クランプトランジスタ３５７のゲートには、所定のバイアス電圧Ｖｂｉａｓ４が印加される。
【０１７３】
なお、図２４に例示した入力側クランプトランジスタ３５４のように、図２８の出力側クランプトランジスタ３５７のゲートとドレインとを短絡することもできる。
【０１７４】
このように、本技術の第１１の実施の形態の変形例では、出力側クランプトランジスタ３５７がｎＭＯＳトランジスタであるため、ｎＭＯＳトランジスタにより、出力トランジスタ３１５のドレイン電圧の下限を制限することができる。
【０１７５】
＜１２．第１２の実施の形態＞
上述の第１の実施の形態では、入力トランジスタ３１２のドレインに入力側電流源３２０を接続していた。しかし、この構成では、入力トランジスタ３１２が非導通状態であるときに、そのドレイン電圧Ｖｄが低下し、入力側電流源３２０を構成するトランジスタが非導通状態になってドレイン電流Ｉｄ１の供給が停止するおそれがある。この第１の実施の形態の変形例の比較器３００は、クランプスイッチの追加により、ドレイン電流Ｉｄ１の供給停止を防止する点において第１の実施の形態と異なる。
【０１７６】
図２９は、本技術の第１２の実施の形態における比較器３００の一構成例を示す回路図である。この第１２の実施の形態の比較器３００は、クランプスイッチ３５８をさらに備える点において第１の実施の形態と異なる。
【０１７７】
クランプスイッチ３５８は、タイミング制御部２２０からの制御信号ｃｌａｍｐＳＷに従って、ＤＡＣ２３０とキャパシタ３１１との接続ノードに、所定の下限電圧Ｖｒｅｆを供給するものである。
【０１７８】
図３０は、本技術の第１２の実施の形態における比較器３００の入出力信号の変動の一例を示すタイミングチャートである。タイミング制御部２２０は、タイミングＴ４からパルス期間に亘って制御信号ｃｌａｍｐＳＷを供給する。この制御信号ｃｌａｍｐＳＷにより、クランプスイッチ３５８は閉状態に制御される。これにより、下限電圧Ｖｒｅｆが供給され、入力電圧ＶＶＳＬによらず入力トランジスタ３１２がオン状態になって、ドレイン電圧Ｖｄの低下を抑制することができる。
【０１７９】
このように、本技術の第１２の実施の形態によれば、クランプスイッチ３５８が、ドレイン電圧Ｖｄの低下を抑制するため、ドレイン電流Ｉｄ１の供給停止を防止することができる。
【０１８０】
＜１３．第１３の実施の形態＞
上述の第２の実施の形態では、入力側クランプトランジスタ３４２を入力トランジスタ３１２のソースとドレインとの間に挿入して、ドレイン電圧Ｖｄの下限を制限していた。しかし、入力側クランプトランジスタ３４２のみでは、下限電圧の調整が困難になることがある。この第１３の実施の形態の比較器３００は、抵抗素子により、下限電圧を調整する点において第２の実施の形態と異なる。
【０１８１】
図３１は、本技術の第１３の実施の形態における比較器３００の一構成例を示す回路図である。この第１３の実施の形態の比較器３００は、抵抗素子３５９をさらに備える点において第２の実施の形態と異なる。
【０１８２】
入力側クランプトランジスタ３４２および抵抗素子３５９は、入力トランジスタ３１２のソースとドレインとの間において直列に接続される。この抵抗素子３５９は、可変抵抗素子としてもよい。可変抵抗素子とする場合、その抵抗値は、レジスタなどに保持される。抵抗素子３５９の抵抗値の調整により、制限する下限電圧を最適な値にすることができる。また、この抵抗素子３５９は、能動素子を抵抗素子として用いることで実装してもよい。
【０１８３】
なお、第２の実施の形態以外のそれぞれの実施の形態と、変形例とに第１３の実施の形態を適用することもできる。
【０１８４】
このように、本技術の第１３の実施の形態によれば、抵抗素子３５９を追加したため、その抵抗値の調整により、下限電圧を最適な値にすることができる。
【０１８５】
＜１４．移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
【０１８６】
図３２は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
【０１８７】
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図３２に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
【０１８８】
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
【０１８９】
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
【０１９０】
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
【０１９１】
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
【０１９２】
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
【０１９３】
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
【０１９４】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【０１９５】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
【０１９６】
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図３２の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
【０１９７】
図３３は、撮像部１２０３１の設置位置の例を示す図である。
【０１９８】
図３３では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
【０１９９】
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
【０２００】
なお、図３３には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
【０２０１】
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
【０２０２】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【０２０３】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
【０２０４】
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
【０２０５】
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、図１の撮像装置１００は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、より見やすい撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。
【０２０６】
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
【０２０７】
なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
【０２０８】
なお、本技術は以下のような構成もとることができる。
（１）ソースに入力された入力電圧とゲートに入力された所定の参照電圧とが略一致する場合には前記入力電圧に応じたドレイン電圧をドレインから出力する入力トランジスタと、
ソースに入力された前記入力電圧とゲートに入力された前記ドレイン電圧との間の差が所定の閾値電圧を超えるか否かを示す信号を前記入力電圧と前記参照電圧との比較結果として出力する出力トランジスタと
を具備する固体撮像素子。
（２）前記入力トランジスタの前記ドレインに接続された入力側電流源と、
前記ドレイン電圧の下限を制限する入力側クランプトランジスタと
をさらに具備する前記（１）記載の固体撮像素子。
（３）前記入力側クランプトランジスタは、前記入力トランジスタの前記ソースと電源端子との間に挿入される
前記（２）記載の固体撮像素子。
（４）前記入力側クランプトランジスタは、前記入力トランジスタの前記ソースと前記ドレインとの間に挿入される
前記（２）記載の固体撮像素子。
（５）前記入力側クランプトランジスタは、Ｐ型トランジスタである
前記（２）から（４）のいずれかに記載の固体撮像素子。
（６）前記入力側クランプトランジスタは、Ｎ型トランジスタであり、
前記入力側クランプトランジスタのゲートおよびドレインは短絡される
前記（２）から（４）のいずれかに記載の固体撮像素子。
（７）前記入力側クランプトランジスタは、Ｎ型トランジスタであり、
前記入力側クランプトランジスタのゲートにバイアス電圧が印加される
前記（２）から（４）のいずれかに記載の固体撮像素子。
（８）前記入力側クランプトランジスタは、前記入力トランジスタの前記ソースと前記ドレインとの間において直列に接続された複数のトランジスタを含む
前記（２）記載の固体撮像素子。
（９）抵抗素子をさらに具備し、
前記入力側クランプトランジスタおよび前記抵抗素子は、前記入力トランジスタの前記ソースと前記ドレインとの間において直列に接続される
前記（２）から（８）のいずれかに記載の固体撮像素子。
（１０）前記出力トランジスタの前記ドレインに接続された出力側電流源と、
前記出力トランジスタのドレイン電圧の下限を制限する出力側クランプトランジスタと
をさらに具備する前記（１）から（９）のいずれかに記載の固体撮像素子。
（１１）前記出力側クランプトランジスタは、Ｐ型トランジスタである
前記（１０）記載の固体撮像素子。
（１２）前記出力側クランプトランジスタは、Ｎ型トランジスタである
前記（１０）記載の固体撮像素子。
（１３）前記入力トランジスタの前記ゲートに所定の接続ノードを介して前記参照電圧を供給する参照電圧供給部と、
所定の制御信号に従って前記接続ノードに所定の下限電圧を供給するクランプスイッチと
をさらに具備する前記（１）記載の固体撮像素子。
（１４）前記出力トランジスタの前記ゲートおよび前記ドレインの間の経路を開閉する初期化スイッチをさらに具備する
前記（１）から（１３）のいずれかに記載の固体撮像素子。
（１５）前記出力トランジスタの前記ドレインに接続された出力側電流源をさらに具備し、
前記出力側電流源は、
前記出力トランジスタの前記ドレインと所定の基準端子との間に挿入された電流源トランジスタと、
前記電流源トランジスタのゲートに接続されたキャパシタと、
前記電流源トランジスタのゲートおよびドレインの間の経路を開閉する第１のオートゼロスイッチと
を備える前記（１）から（１４）のいずれかに記載の固体撮像素子。
（１６）前記入力トランジスタの前記ドレインにカスコード接続された入力側カスコード接続トランジスタと、
前記出力トランジスタの前記ドレインにカスコード接続された出力側カスコード接続トランジスタと
をさらに具備する前記（１５）記載の固体撮像素子。
（１７）前記入力トランジスタの前記ドレインと前記出力トランジスタの前記ゲートとの間に挿入されたキャパシタと、
前記出力トランジスタのゲートとドレインとの間の経路を短絡する第２のオートゼロスイッチと
を備える前記（１）記載の固体撮像素子。
（１８）所定の論理演算を行う論理ゲートをさらに具備し、
前記出力トランジスタは、前記論理ゲートを介して前記比較結果を出力する
前記（１）から（１７）のいずれかに記載の固体撮像素子。
（１９）前記入力トランジスタの前記ソースに所定の垂直信号線を介して前記入力電圧を入力する画素回路と、
前記垂直信号線に接続された画素側電流源と
をさらに具備する前記（１）から（１８）のいずれかに記載の固体撮像素子。
（２０）前記参照電圧を供給する参照電圧供給部と、
前記入力トランジスタの前記ゲートと前記参照電圧供給部との間に挿入されたバッファと
をさらに具備する前記（１）から（１９）のいずれかに記載の固体撮像素子。
【符号の説明】
【０２０９】
１００  撮像装置
１１０  光学部
１２０  ＤＳＰ回路
１３０  表示部
１４０  操作部
１５０  バス
１６０  フレームメモリ
１７０  記憶部
１８０  電源部
２００  固体撮像素子
２１０  垂直走査回路
２２０  タイミング制御部
２３０  ＤＡＣ
２４０  画素アレイ部
２５０  画素回路
２５１  光電変換素子
２５２  転送トランジスタ
２５３  リセットトランジスタ
２５４  浮遊拡散層
２５５  増幅トランジスタ
２５６  選択トランジスタ
２６０  カラム信号処理部
２６１  カウンタ
２６２  ラッチ
２７０  水平走査回路
３００  比較器
３１１、３１４、３２２、３３２、３４８  キャパシタ
３１２  入力トランジスタ
３１３、３３１、３４９  オートゼロスイッチ
３１５  出力トランジスタ
３２０  入力側電流源
３２１、３３３  電流源トランジスタ
３３０  出力側電流源
３３４  サンプルホールドスイッチ
３４１、３４２、３５２、３５４  入力側クランプトランジスタ
３４３  初期化スイッチ
３４４、３４６  カスコード制御スイッチ
３４５  入力側カスコード接続トランジスタ
３４７  出力側カスコード接続トランジスタ
３５０  ＮＯＲ（否定論理和）ゲート
３５１  インバータ
３５３  画素側電流源
３５５  バッファ
３５６、３５７  出力側クランプトランジスタ
３５８  クランプスイッチ
３５９  抵抗素子
１２０３１  撮像部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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