(57)【要約】【課題】電界効果トランジスタ（ＦＥＴ）スタックの電圧を補償する。【解決手段】いくつかの実施の形態において、スイッチング装置は、第１の端子および第２の端子と、第１の端子と第２の端子との間に直列接続された複数のスイッチング素子とを備える。各スイッチング素子は、上記接続されたスイッチング素子の間での所望の電圧降下プロファイルを与えるように設定されたパラメータを有する。このような所望の電圧降下プロファイルは、可変ゲート幅等の可変寸法またはゲートと関連する可変数のフィンガを有する、スタック内のいくつかまたはすべてのＦＥＴによって、実現可能である。【選択図】図９
2020017725.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング装置であって、
第１の端子および第２の端子と、
前記第１の端子と前記第２の端子との間に直列接続された複数のスイッチング素子とを備え、各スイッチング素子は、前記接続されたスイッチング素子の間での所望の電圧降下プロファイルを与えるように設定されたパラメータを有する、スイッチング装置。
【請求項２】
前記複数のスイッチング素子は各々、活性領域と前記活性領域上に形成されたソースコンタクトとドレインコンタクトとゲートとを有する電界効果トランジスタ（ＦＥＴ）を含む、請求項１に記載のスイッチング装置。
【請求項３】
前記ＦＥＴはシリコンオンインシュレータ（ＳＯＩ）装置として実装される、請求項２に記載のスイッチング装置。
【請求項４】
前記パラメータは前記ゲートの幅を含む、請求項２に記載のスイッチング装置。
【請求項５】
前記ＦＥＴはフィンガ構成の装置として実装され、前記ゲートはいくつかの矩形ゲートフィンガを含み、各ゲートフィンガは前記ソースコンタクトの矩形ソースフィンガと前記ドレインコンタクトの矩形ドレインフィンガとの間に実装される、請求項４に記載のスイッチング装置。
【請求項６】
前記パラメータは前記ゲートと関連するフィンガの数を含む、請求項２に記載のスイッチング装置。
【請求項７】
前記所望の電圧降下プロファイルは前記接続されたスイッチング素子の間でほぼ均一である、請求項１に記載のスイッチング装置。
【請求項８】
前記第１の端子は入力端子であり前記第２の端子は出力端子である、請求項１に記載のスイッチング装置。
【請求項９】
前記複数のスイッチング素子は双方向機能を与えるように構成される、請求項１に記載のスイッチング装置。
【請求項１０】
前記第１の端子および前記第２の端子のうちのいずれか一方が入力端子であり他方の端子が出力端子である、請求項９に記載のスイッチング装置。
【請求項１１】
高周波（ＲＦ）スイッチングモジュールであって、
複数の構成要素を受けるように構成されたパッケージング基板と、
前記パッケージング基板上に搭載されたチップとを備え、前記チップはスイッチング回路を有し、前記スイッチング回路は直列接続された複数の電界効果トランジスタ（ＦＥＴ）を含み、各ＦＥＴは、活性領域と、前記活性領域上に形成されたソースコンタクトと、前記活性領域上に形成されたドレインコンタクトと、前記活性領域上に形成されたゲートとを有し、前記ＦＥＴのうちの少なくともいくつかのゲートはそれぞれ可変寸法を有する、ＲＦスイッチングモジュール。
【請求項１２】
前記可変寸法は、それぞれの前記ＦＥＴの所望の電圧降下プロファイルが得られるように選択される、請求項１１に記載のＲＦスイッチングモジュール。
【請求項１３】
前記所望の電圧降下プロファイルは、それぞれの前記ＦＥＴに関連する電圧降下のほぼ
均一な分布を含む、請求項１２に記載のＲＦスイッチングモジュール。
【請求項１４】
前記可変寸法はそれぞれの前記ゲートの可変幅を含む、請求項１１に記載のＲＦスイッチングモジュール。
【請求項１５】
前記可変寸法はそれぞれの前記ゲートと関連するゲートフィンガの可変数を含む、請求項１１に記載のＲＦスイッチングモジュール。
【請求項１６】
スタック構成を有する電子装置であって、前記装置は、
第１の端子および第２の端子と、
前記第１の端子と前記第２の端子との間に直列接続された複数の素子とを備え、各素子は、前記複数の素子の間での容量値の所望の分布を与える容量を有する、電子装置。
【請求項１７】
前記所望の分布は実質的に均一な分布を含む、請求項１６に記載の電子装置。
【請求項１８】
前記複数の素子は各々ダイオードを含む、請求項１６に記載の電子装置。
【請求項１９】
前記複数の素子は各々、活性領域と前記活性領域上に形成されたソースコンタクトとドレインコンタクトとゲートとを有する電界効果トランジスタ（ＦＥＴ）を含む、請求項１６に記載の電子装置。
【請求項２０】
前記複数の素子は各々微小電気機械システム（ＭＥＭＳ）装置を含む、請求項１６に記載の電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の詳細な説明
関連出願の相互参照
本願は、２０１３年８月７日に出願され、「FIELD-EFFECT TRANSISTOR STACK VOLTAGE COMPENSATION（電界効果トランジスタスタック電圧補償）」と題され、その開示全体を特に本明細書に引用により援用する、米国仮出願第６１／８６３，０４３号に基づく優先権を主張する。
【０００２】
背景
分野
本開示は概して、電界効果トランジスタ（field-effect transistor）（ＦＥＴ）等の
スイッチング素子のスタックに基づく高周波（radio-frequency）（ＲＦ）スイッチに関
する。
【背景技術】
【０００３】
関連技術の説明
いくつかの高周波（ＲＦ）用途において、ＲＦスイッチは、スタック構成になるように配置された複数の電界効果トランジスタ（ＦＥＴ）等のスイッチング素子を含み得る。このようなスタック構成は、たとえばＲＦスイッチによる電力の扱いを容易にすることができる。一般的に、ＲＦスイッチは、そのＦＥＴスタックの高さが大きいほど、より大きい電力を扱うことができる。
【発明の概要】
【課題を解決するための手段】
【０００４】
概要
いくつかの実装例に従うと、本開示は、第１の端子および第２の端子を備えるスイッチング装置に関する。このスイッチング装置はさらに、第１の端子と第２の端子との間に直列接続された複数のスイッチング素子を備える。各スイッチング素子は、上記接続されたスイッチング素子の間での所望の電圧降下プロファイルを与えるように設定されたパラメータを有する。
【０００５】
いくつかの実施の形態において、上記複数のスイッチング素子は各々ダイオードを含み得る。このような実施の形態において、上記パラメータは接合面積を含み得る。このパラメータはまた、スイッチング素子のダイオードをなす並列ダイオードの数を含み得る。
【０００６】
いくつかの実施の形態において、上記複数のスイッチング素子は各々、活性領域とこの活性領域上に形成されたソースコンタクトとドレインコンタクトとゲートとを有する電界効果トランジスタ（ＦＥＴ）を含み得る。ＦＥＴはたとえば金属酸化物半導体ＦＥＴ（ＭＯＳＦＥＴ）であってもよい。ＦＥＴはシリコンオンインシュレータ（silicon-on-insulator）（ＳＯＩ）装置として実装してもよい。いくつかの実施の形態において、上記パラメータはゲートの幅を含み得る。いくつかの実施の形態において、上記パラメータはゲートと関連するフィンガの数を含む。
【０００７】
いくつかの実施の形態において、ＦＥＴはフィンガ構成の装置として実装してもよく、ゲートはいくつかの矩形ゲートフィンガを含む。各ゲートフィンガはソースコンタクトの矩形ソースフィンガとドレインコンタクトの矩形ドレインフィンガとの間に実装してもよい。ゲートの幅は、ゲートフィンガと活性領域の重なりに対応する寸法であってもよい。
【０００８】
いくつかの実施の形態において、上記所望の電圧降下プロファイルは上記接続されたスイッチング素子の間でほぼ均一であってもよい。いくつかの実施の形態において、第１の端子は入力端子であってもよく第２の端子は出力端子であってもよい。スイッチング装置は高周波（ＲＦ）スイッチング装置であってもよい。
【０００９】
いくつかの実施の形態において、上記複数のスイッチング素子は双方向機能を与えるように構成してもよい。第１の端子および第２の端子のうちのいずれか一方が入力端子で他方の端子が出力端子であってもよい。
【００１０】
いくつかの実装例において、本開示は、電界効果トランジスタ（ＦＥＴ）のスタックとして実装された高周波（ＲＦ）スイッチング装置に関する。このスタックは、直列接続された複数のＦＥＴを含み、各ＦＥＴは、活性領域と、活性領域上に形成されたソースコンタクトと、活性領域上に形成されたドレインコンタクトと、活性領域上に形成されたゲートとを有する。さらに、このスタックのＦＥＴのうちの少なくともいくつかのゲートはそれぞれ可変寸法を有する。
【００１１】
いくつかの実施の形態において、上記可変寸法は、それぞれのＦＥＴの所望の電圧降下プロファイルが得られるように選択してもよい。上記所望の電圧降下プロファイルは、それぞれのＦＥＴに関連する電圧降下のほぼ均一な分布を含み得る。
【００１２】
いくつかの実施の形態において、上記可変寸法は、それぞれのゲートの可変幅を含み得る。可変ゲート幅は、上記接続されたＦＥＴの第１の端部と第２の端部との間で単調に変化し得る。上記接続されたＦＥＴの第１の端部および第２の端部はそれぞれ入力および出力として構成してもよく、可変ゲート幅は、上記入力から出力まで単調に低下し得る。
【００１３】
いくつかの実施の形態において、上記可変寸法はそれぞれのゲートと関連するゲートフィンガの可変数を含み得る。
【００１４】
いくつかの教示において、本開示は半導体基板を備える半導体チップに関する。このチップはさらに、半導体基板上に形成された複数の電界効果トランジスタ（ＦＥＴ）を備え、ＦＥＴは直列接続されている。各ＦＥＴは、活性領域と、活性領域上に形成されたソースコンタクトと、活性領域上に形成されたドレインコンタクトと、活性領域上に形成されたゲートとを備える。上記ＦＥＴのうちの少なくともいくつかのゲートはそれぞれ可変寸法を有する。
【００１５】
いくつかの実装例に従うと、本開示は、複数の構成要素を受けるように構成されたパッケージング基板を備える高周波（ＲＦ）スイッチングモジュールに関する。ＲＦスイッチングモジュールはさらに、パッケージング基板上に搭載されたチップを備える。チップはスイッチング回路を有し、スイッチング回路は直列接続された複数の電界効果トランジスタ（ＦＥＴ）を備える。各ＦＥＴは、活性領域と、活性領域上に形成されたソースコンタクトと、活性領域上に形成されたドレインコンタクトと、活性領域上に形成されたゲートとを有する。上記ＦＥＴのうちの少なくともいくつかのゲートはそれぞれ可変寸法を有する。
【００１６】
いくつかの実装例において、本開示は、送信機と、送信機と通信する電力増幅器とを備える無線装置に関する。電力増幅器は、送信機によって生成されたＲＦ信号を増幅するように構成される。無線装置はさらに、増幅されたＲＦ信号を送信するように構成されたアンテナを備える。無線装置はさらに、増幅されたＲＦ信号を電力増幅器からアンテナにルーティングするように構成されたスイッチング回路を備える。スイッチング回路は直列接
続された複数のスイッチング素子を備える。各スイッチング素子は、上記接続されたスイッチング素子の間での所望の電圧降下プロファイルを与えるように設定されたパラメータを有する。
【００１７】
いくつかの実装例において、本開示はスタック構成を有する電子装置に関する。この装置は第１の端子および第２の端子を備える。この装置はさらに、第１の端子と第２の端子との間に直列接続された複数の素子を備える。各素子は、上記複数の素子の間での容量値の所望の分布を与える容量を有する。
【００１８】
いくつかの実施の形態において、上記所望の分布は実質的に均一な分布を含み得る。いくつかの実施の形態において、上記複数の素子は各々ダイオードを含み得る。いくつかの実施の形態において、上記複数の素子は各々、活性領域とこの活性領域上に形成されたソースコンタクトとドレインコンタクトとゲートとを有する電界効果トランジスタ（ＦＥＴ）を備えてもよい。各ＦＥＴの容量は、ＦＥＴのゲートの幅に基づいて選択してもよい。各ＦＥＴの容量は、ＦＥＴのゲートと関連するフィンガの数に基づいて選択してもよい。この装置はたとえば高周波（ＲＦ）スイッチング装置であってもよい。
【００１９】
いくつかの実施の形態において、上記複数の素子は各々微小電気機械システム（microelectromechanical system）（ＭＥＭＳ）装置を含み得る。各ＭＥＭＳ装置の容量を、Ｍ
ＥＭＳ装置に関連するコンタクト面積に基づいて選択してもよい。各ＭＥＭＳ装置の容量は、ＭＥＭＳ装置をなす並列ＭＥＭＳ装置の数に基づいて選択してもよい。
【００２０】
本開示を要約するために、本発明の特定の側面、利点、および新規の特徴について述べてきた。必ずしもこのような利点すべてが本発明の特定の実施の形態に従って得られる訳ではないことが理解されるはずである。よって、本発明は、本明細書で教示される１つの利点または一群の利点を、必ずしも本明細書で教示または示唆されているような他の利点を得ることなく、得るまたは最適化するように実施または実行し得るものである。
【図面の簡単な説明】
【００２１】
【図１】可変寸法スイッチング素子を有する高周波（ＲＦ）スイッチを示す。
【図２Ａ】いくつかの実施の形態において図１のスイッチング素子が可変寸法電界効果トランジスタ（ＦＥＴ）を含み得ることを示す。
【図２Ｂ】いくつかの実施の形態において図１のスイッチング素子が可変寸法ダイオードを含み得ることを示す。
【図２Ｃ】いくつかの実施の形態において図１のスイッチング素子が可変寸法ＭＥＭＳ装置を含み得ることを示す。
【図３】電気的に直列接続された複数のＦＥＴを有する典型的なスタックを示す。
【図４】図３の典型的なスタックの回路図を示す。
【図５】複数のＦＥＴからなるスタックを有するＲＦスイッチの一例を示す。
【図６】ＦＥＴの寸法の違いをゲート幅の相違として実現できる典型的なＲＦスイッチを示す。
【図７】概ね一定のゲート幅Ｗｇを有する１０個のＦＥＴの典型的なスタックを示す。
【図８】シミュレートされたデータの一例を示し、図７のＦＥＴ各々の相対電圧降下がスタックに沿うＦＥＴ番号に対して示されている。
【図９】異なるゲート幅Ｗｇ１〜Ｗｇ１０を有する１０個のＦＥＴの典型的なスタックを示す。
【図１０】シミュレートされたデータの一例を示し、図９のＦＥＴ各々の相対電圧降下がスタックに沿うＦＥＴ番号に対して示されている。
【図１１】寸法の違いをゲートフィンガの数の相違として実現できる、別の典型的なＦＥＴスタックを示す。
【図１２Ａ】いくつかの実施の形態において、本明細書に記載の１つ以上の特徴を有するスタックを、好ましくは入力信号をスタックの一端で受けるように構成できることを示す。
【図１２Ｂ】いくつかの実施の形態において、本明細書に記載の１つ以上の特徴を有するスタックを、入力信号をスタックのいずれの端部でも受けることができるように構成できることを示す。
【図１３】ゲート幅を異ならせて実現される、図１２Ｂの機能を有する典型的なスタックを示す。
【図１４】ゲートフィンガの数を異ならせて実現される、図１２Ｂの機能を有する典型的なスタックを示す。
【図１５】いくつかの実施の形態において、本明細書に記載の１つ以上の特徴を有するスタックを、Ｎ個の素子が電気的に直列接続されｉ番目の素子が容量Ｃ（ｉ）を有するものとして実現できることを示す。
【図１６】いくつかの実施の形態において、図１２のスタックを、たとえば素子の容量値がほぼ均一である等の素子の所望の容量プロファイルを与えるように構成できることを示す。
【図１７】１つ以上の極（pole）と１つ以上の接点（throw）との間で１つ以上の信号を切替えるように構成されたＲＦスイッチを示す。
【図１８】いくつかの実施の形態において、図１４のＲＦスイッチがＲＦコアとエネルギ管理（ＥＭ）コアとを含み得ることを示す。
【図１９】典型的なＳＰＤＴ（single-pole double-throw（単極双投））構成で実現された図１５のＲＦコアのより詳細な典型的な構成を示す。
【図２０】図１９のＳＰＤＴ構成を、２つの接点各々に関連付けられた直列アームおよび分路アーム各々に対してＦＥＴのスタックを用いて実現する例を示す。
【図２１】本明細書に記載の１つ以上の特徴を有するＦＥＴを、バイアスおよび／または結合機能を与えるように構成された回路によって制御できることを示す。
【図２２】１つ以上のＦＥＴの異なる部分のバイアスおよび／または結合を実現できる方法の例を示す。
【図２３Ａ】シリコンオンインシュレータ（ＳＯＩ）上に実装された典型的なフィンガベースのＦＥＴ装置の平面図である。
【図２３Ｂ】シリコンオンインシュレータ（ＳＯＩ）上に実装された典型的なフィンガベースのＦＥＴ装置の側面断面図である。
【図２４Ａ】ＳＯＩ上に実装された典型的なマルチフィンガＦＥＴ装置の平面図である。
【図２４Ｂ】ＳＯＩ上に実装された典型的なマルチフィンガＦＥＴ装置の側面断面図である。
【図２５Ａ】本開示の１つ以上の特徴を１つ以上の半導体チップ上に実装できる方法の非限定的な例を示す。
【図２５Ｂ】本開示の１つ以上の特徴を１つ以上の半導体チップ上に実装できる方法の非限定的な例を示す。
【図２５Ｃ】本開示の１つ以上の特徴を１つ以上の半導体チップ上に実装できる方法の非限定的な例を示す。
【図２５Ｄ】本開示の１つ以上の特徴を１つ以上の半導体チップ上に実装できる方法の非限定的な例を示す。
【図２６Ａ】本明細書に記載の１つ以上の特徴を有する１つ以上のチップをパッケージングされたモジュールにおいて実装できることを示す。
【図２６Ｂ】本明細書に記載の１つ以上の特徴を有する１つ以上のチップをパッケージングされたモジュールにおいて実装できることを示す。
【図２７】図２６Ａおよび図２６Ｂの例のようなモジュールにおいて実装できる典型的なスイッチング構成の模式図を示す。
【図２８】本明細書に記載の１つ以上の有利な特徴を有する典型的な無線装置を示す。
【発明を実施するための形態】
【００２２】
いくつかの実施の形態の詳細な説明
本明細書では見出しがあったとしてもそれは便宜のためにすぎず特許請求される発明の範囲または意味には必ずしも影響しない。
【００２３】
いくつかの高周波（ＲＦ）用途において、ＲＦスイッチは、スタック構成になるように配置された複数の電界効果トランジスタ（ＦＥＴ）等のスイッチング素子を含み得る。このようなスタック構成は、たとえば電力の適切な扱いを容易にすることができる。たとえば、ＦＥＴスタックはその高さが大きいほどたとえば不整合状態においてより大きい電力に耐えることができる。このようなＲＦスイッチを利用するＲＦ用途は、たとえば、アンテナ同調または（たとえば整合ネットワークにおける）受動素子を必要とするその他のスイッチング用途を含み得る。
【００２４】
ＦＥＴスタックの素子は、そのオンまたはオフ状態それぞれにおいて、その固有の受動容量または抵抗挙動を示すことができ、このような挙動は一般的に、変化する入力電力に対して比較的良く維持される。しかしながら、ＦＥＴスタック全体の電圧分布が不均一であると、スイッチの高調波ピーク、圧密点（compression point）の悪化および／または
相互変調歪（intermodulation distortion）（ＩＭＤ）等の望ましくない結果につながる可能性がある。このような結果は、シリコンオンインシュレータ（ＳＯＩ）技術を利用するスイッチ設計において現われる可能性がある。たとえば、ＦＥＴスタックを接地すると、結果として、スタック内における、電力入力側から出力側へのＲＦ電流が減少する可能性がある。このようにスタック内の各ＦＥＴの中での電流が不均一である場合、大抵はこのスタック内のＦＥＴの電圧降下が不均一になる。このような不均一な電流はまた、スタックそのものの電源電圧取扱機能の低下につながり、最大電圧を扱う個々のＦＥＴが何らかの電力レベルで破壊される。
【００２５】
本明細書では、ＦＥＴスタック全体の不均一な電圧分布を減じるように実現できる装置および方法について説明する。本開示の１つ以上の特徴は、ＦＥＴスタックとの関連で説明するが、その他の種類のスイッチング素子を利用するスイッチングスタックにおいても実現できることが理解されるであろう。たとえば、ダイオードまたは微小電気機械システム（ＭＥＭＳ）装置（たとえばＭＥＭＳキャパシタまたはＭＥＭＳスイッチ）をスイッチング素子として有するスイッチングスタックも、本明細書に記載の１つ以上の特徴の実現から利益を享受することができる。
【００２６】
図１は、可変寸法スイッチング素子（まとめて２００で示す）を有するＲＦスイッチ１００を模式的に示す。説明のために、スイッチング素子のうちのいくつかまたはすべてが異なる寸法を有し得ることが理解されるであろう。また、本明細書の説明において可変寸法と可変形状は区別なく使用できることが理解されるであろう。この可変寸法／可変形状は、たとえば、スイッチング素子に関係する１つ以上の部分の、異なる大きさ、異なる形状、異なる構成、またはその組合わせを含み得る。いくつかの実装例において、このような、スイッチング素子に関係する１つ以上の部分は、スイッチング素子固有の１つ以上の部分（またはその組合わせ）を含み得る。このような実装例では、追加の外部構成要素が必ずしも必要ではないので、上記のようにスイッチング素子固有の部分の寸法が可変であることによって得られる好都合な特徴が有利であることがわかる。
【００２７】
図２Ａ〜図２Ｃは、本開示の１つ以上の特徴を有するスイッチング素子２００の非限定
的な例を示す。図２Ａは、いくつかの実施の形態において、スイッチング素子またはスタック素子２００が可変寸法電界効果トランジスタ（ＦＥＴ）２１０を含み得ることを示す。説明のために、このようなＦＥＴは、たとえばＳＯＩ  ＭＯＳＦＥＴ等の金属酸化物半導体ＦＥＴ（ＭＯＳＦＥＴ）を含み得ることが、理解されるであろう。また、本明細書に記載のＦＥＴは、ＨＥＭＴ、ＳＯＩ、シリコンオンサファイア（silicon-on-sapphire）
（ＳＯＳ）、およびＣＭＯＳ技術を含むがこれらに限定されないその他のプロセス技術で実現し得ることが、理解されるであろう。
【００２８】
図２Ｂは、いくつかの実施の形態において、スイッチング素子またはスタック素子２００が可変寸法ダイオード２２０を含み得ることを示す。説明のために、このようなダイオードはたとえばＦＥＴに基づくダイオードを含み得ることが理解されるであろう。
【００２９】
図２Ｃは、いくつかの実施の形態において、スイッチング素子またはスタック素子２００が可変寸法ＭＥＭＳ装置２３０を含み得ることを示す。説明のために、このようなＭＥＭＳ装置は、たとえば本明細書に記載の同様の金属ルーティングレイアウトを利用するＭＥＭＳキャパシタおよびその他のＭＥＭＳ装置を含み得る。この例におけるＭＥＭＳキャパシタの場合、このようなキャパシタはたとえば、ハイパワーバラクタ装置におけるキャパシタスタックで利用できる。
【００３０】
図３は、電気的に直列接続された複数のＦＥＴを有する典型的なスタック２１０を示す。２つの典型的なＦＥＴ（３００ａ、３００ｂ）が示されているが、このようなスタックはその他の数のＦＥＴを含み得ることが理解されるであろう。この例において、第１の典型的なＦＥＴ３００ａは長さＬ１および幅Ｗｇ１という寸法を有する活性領域３０２ａを含むことが示されている。この例で説明されているのは矩形であるが、活性領域のその他の形状も可能であることが理解されるであろう。さらに、本明細書にはフィンガ構成のさまざまな例が記載されているが、ソース、ドレインおよび／またはゲートのその他の構成も実現できることが理解されるであろう。
【００３１】
複数のソース（Ｓ１）およびドレイン（Ｄ１）コンタクトはこれらの間にゲートフィンガ（３０４ａ、ゲート長ｇ１）が介在するフィンガ構成で実装されることが示されている。いくつかの実施の形態において、ソースおよびドレインコンタクト（Ｓ１、Ｄ１）は各々活性領域３０２ａとオーミックメタルコンタクトを形成することができ、ゲートフィンガ３０４ａは各々ゲート酸化物層を通して活性領域３０２ａと結合されたメタルコンタクトを含み得る。ソースコンタクトＳ１は各々第１の入力ノードＩｎ１と電気的に接続することができ、ドレインコンタクトＤ１は各々第１の出力ノードＯｕｔ１と電気的に接続することができる。所与のレイアウトに応じてＳ１およびＤ１は各々入力であっても出力であってもよいことが理解されるであろう。ゲート３０４ａは各々ゲートノードＧと電気的に接続することができる。このようなＦＥＴのスイッチ素子としての動作（たとえば適切なゲート信号の印加によるオンまたはオフ）は周知のやり方で実現できる。
【００３２】
第２の典型的なＦＥＴ３００ｂは長さＬ２および幅Ｗｇ２という寸法を有する活性領域３０２ｂを含むことが示されている。複数のソース（Ｓ２）およびドレイン（Ｄ２）コンタクトはこれらの間にゲートフィンガ（３０４ｂ、ゲート長ｇ２）が介在するフィンガ構成で実装されることが示されている。いくつかの実施の形態において、ソースおよびドレインコンタクト（Ｓ２、Ｄ２）は各々活性領域３０２ｂとオーミックメタルコンタクトを形成することができ、ゲートフィンガ３０４ｂは各々ゲート酸化物層を通して活性領域３０２ｂと結合されたメタルコンタクトを含み得る。ソースコンタクトＳ２は各々第２の入力ノードＩｎ２と電気的に接続することができ、ドレインコンタクトＤ２は各々第１の出力ノードＯｕｔ２と電気的に接続することができる。所与のレイアウトに応じてＳ２およびＤ２は各々入力であっても出力であってもよいことが理解されるであろう。ゲート３０
４ｂは各々ゲートノードＧと電気的に接続することができる。このようなＦＥＴのスイッチ素子としての動作（たとえば適切なゲート信号の印加によるオンまたはオフ）は周知のやり方で実現できる。
【００３３】
典型的なスタック２１０において、第１のＦＥＴ３００ａの出力（Ｏｕｔ１）は第２のＦＥＴ３００ｂの入力（Ｉｎ２）と電気的に接続することができる。したがって、第１のＦＥＴ３００ａの入力（Ｉｎ１）はスタック２１０の入力（ＩＮ）として機能することができ、第２のＦＥＴ３００ｂの出力（Ｏｕｔ２）はスタック２１０の出力（ＯＵＴ）として機能することができる。いくつかの実施の形態において、第１および第２のＦＥＴ３００ａ、３００ｂのゲートノードは、共に制御することができ、独立して制御することができ、その任意の組合せであってもよい。
【００３４】
説明のために、ゲート幅は、ゲートとその対応する活性領域とが重なる部分に関連する寸法を含み得る。したがって、図３に示される例において、このようなゲート幅は、第１のＦＥＴ３００ａについてはＷｇ１、第２のＦＥＴ３００ｂについてはＷｇ２で表わすことができる。
【００３５】
いくつかの実施の形態において、活性領域の長さ（たとえばＬ１、Ｌ２）、ゲート幅（たとえばＷｇ１、Ｗｇ２）、ゲート長（たとえばｇ１、ｇ２）等の典型的なＦＥＴパラメータのうちの１つ以上は、１つのスタック内のＦＥＴのうちの少なくともいくつかの間で異なっていてもよい。活性領域の長さについては、このようなＦＥＴパラメータの違いを、たとえばソース−ゲート−ドレイン単位の数の違い、ソース、ドレインおよび／またはゲートフィンガの長さ寸法（図３に示される例では水平方向）の違い、またはこれらの任意の組合せによって、実現することができる。このようなＦＥＴパラメータの違いの非限定的な例を、本明細書においてより詳細に説明する。
【００３６】
図４は、図３の典型的なスタック２１０の回路図を示す。より具体的には、第１および第２のＦＥＴ３００ａ、３００ｂを直列接続してスタック２１０の入力（ＩＮ）と出力（ＯＵＴ）を設けることができる。このような入力と出力の例について述べているが、いくつかの実施の形態では、ＦＥＴ３００ａ、３００ｂ各々、したがってスタック２１０を逆に、すなわちソースコンタクトがドレインコンタクトとして機能しドレインコンタクトがソースコンタクトとして機能するように、動作させることができる。また、本明細書に記載のように１つのＦＥＴスタックは３つ以上のＦＥＴを含み得る。
【００３７】
いくつかの実施の形態において、２つ以上のＦＥＴを有するＦＥＴスタックをＲＦスイッチとして実現することができる。図５は、複数のＦＥＴ（たとえばＮ個のこのようなＦＥＴ３００ａ〜３００ｎ）のスタック２１０を有するＲＦスイッチ１００の一例を示す。このようなスイッチは、単極単投（ＳＰＳＴ）スイッチとして構成できる。このような例について述べているが、１つ以上のスタック２１０をその他のスイッチ構成で実現できることが理解されるであろう。
【００３８】
図５の例において、ＦＥＴ（３００ａ〜３００ｎ）は各々、それぞれのゲートバイアスネットワーク３１０およびボディバイアスネットワーク３１２によって制御できる。いくつかの実装例において、このような制御動作は周知のやり方で実行できる。
【００３９】
本明細書に記載の、図５の例のようなＲＦスイッチは、可変寸法ＦＥＴを含み得る。図６は、このような寸法の違いを異なるゲート幅で実現できる典型的なＲＦスイッチ１００を示す。この例において、ＦＥＴスタック２１０はそれぞれゲート幅（Ｗｇ１〜Ｗｇｎ）を有するＦＥＴ（３００ａ〜３００ｎ）を含むことが示されている。このようなゲート幅のうちのいくつかまたはすべてが異なるようにされたものを選択してＲＦスイッチ１００
の所望の性能改善を行なってもよい。このような性能改善の一例を本明細書においてより詳細に説明する。
【００４０】
図７は、約１０μｍである概ね一定のゲート幅Ｗｇを有する１０個のＦＥＴの典型的なスタックを示す。図７の１０個のＦＥＴは各々１００個のゲートフィンガを有する。明確にするためにＦＥＴ間の電気的接続は示されていない。
【００４１】
このような均一寸法ＦＥＴについて、図８は、シミュレートされたデータの一例を示し、ＦＥＴ各々における相対電圧降下がスタックに沿うＦＥＴの番号に対して示されている。たとえば、ＦＥＴ１の入力電圧（この例では５Ｖ）の電圧降下は約０．１３５、ＦＥＴ２の入力電圧の電圧降下は約０．１１８、等である。
【００４２】
図８において、スタックに沿う電圧降下の値が著しく不均衡であることが容易にわかる。ゲート幅が一定であるその他の構成およびアーキテクチャの場合も、電圧の不均衡は図８の例に近いかまたは類似することが理解されるはずである。このような電圧の不均衡は、図８の例に忠実に従う場合もそうでない場合もあるが、全体的な傾向は一般的に同様であり、（電力が入力される）第１のＦＥＴは一般的に最大電圧降下の制限因子である。本明細書に記載のように、スタックに沿うこのような不均一な電圧分布は、結果として、たとえば高調波ピーク、圧密点、および／または相互変調歪（ＩＭＤ）についてのスイッチ性能の低下につながり得る。また、より高い電力レベルでは、第１のＦＥＴがその他のＦＥＴの前に破壊されてスイッチの全体の性能を制限する可能性がある。
【００４３】
さらに、このような不均一な電圧分布は、スタックの降伏電圧性能に影響する可能性がある。たとえば、１０個のＦＥＴを有するスタックの入力に対して入力電圧５Ｖが与えられ、各ＦＥＴの電圧降下が実質的に一定（１０個のＦＥＴの例で、入力電圧の０．１、または０．５Ｖ）でありスタック内での電圧不均衡がないものとする。また、各ＦＥＴは破壊されることなく少なくとも５Ｖを扱うことができると想定する。各ＦＥＴが５Ｖを扱うことが可能でありかつ電圧の不均衡がないので、この例のスタックは全体として１０×５Ｖすなわち５０Ｖを扱うことが可能であると予測できる。
【００４４】
電圧分布が不均一であるスタックの場合、入力電圧が増すと、相対電圧降下が最も大きいＦＥＴが最初に破壊されてスタック内の弱いリンクが生じると予測できる。図８の例では、このような弱いリンクは約０．１３５という最大の相対電圧降下値を有する第１のＦＥＴである。よって、図７および図８の典型的なスタックの、劣化した降伏電圧Ｖｂは、入力電圧（たとえば５Ｖ）を最大相対電圧降下値（０．１３５）で割ることによって、５／０．１３５、すなわち約３７Ｖと予測できる。（ＦＥＴの間で）電圧降下が一定である上記の例の５０Ｖと比較して、３７Ｖというのは、図７および図８の典型的なスタックの電圧取扱能力の著しい低下である。
【００４５】
図９は、それぞれのゲート幅がＷｇ１〜Ｗｇ１０である１０個のＦＥＴ（３００ａ〜３００ｊ）を有する典型的なスタック２１０を示す。ゲート幅Ｗｇ１〜Ｗｇ１０の典型的な値が表１に示されている。図９における１０個のＦＥＴ（３００ａ〜３００ｊ）は各々１００個のゲートフィンガを有する。明確にするためにＦＥＴ間の電気的接続は示されていない。
【００４６】
【表１】
2020017725.tif 000003
【００４７】
このような可変寸法ＦＥＴについて、図１０は、シミュレートされたデータの一例を示し、ＦＥＴ各々における相対電圧降下がスタックに沿うＦＥＴの番号に対して示されている。たとえば、ＦＥＴ１の入力電圧（たとえば５Ｖ）の電圧降下は約０．１０３、ＦＥＴ２の入力電圧の電圧降下は約０．１０１、等である。図７および図８に関連する典型的な電圧分布（図１０にも示されている）と比較すると、電圧の不均衡は大幅に減じられてほぼ均等な電圧分布となっている。スタックに沿うこのような均等な電圧分布は、結果として、たとえば高調波ピーク、圧密点、および／または相互変調歪（ＩＭＤ）についてのスイッチ性能の向上につながり得る。
【００４８】
さらに、この均一的な電圧分布において最大の値は（第１のＦＥＴの）入力電圧の約０．１０３であることが注目される。したがって、図８を参照して説明したように、図９の典型的なスタックの降伏電圧は、入力電圧（たとえば５Ｖ）を相対電圧降下が最大（たとえば第１のＦＥＴの約０．１０３）の弱いリンクで割ることによって予測できる。このような予測により望ましくは５／０．１０３すなわち約４８Ｖという値が得られ、これは電圧の不均衡がない理想的な構成の予測値に非常に近いことがわかる。また、周辺構成が異なればこれらの電圧値は変化し得るものの、それでもなお比較的平均的に分布した電圧プロファイルが得られることが理解されるはずである。
【００４９】
図１１は、寸法の違いをゲートフィンガの数の相違として実現できる、別の典型的なＦＥＴスタック２１０を示す。この典型的なスタック２１０は、約１０μｍである均一のゲート幅を有する１０個のＦＥＴ（３００ａ〜３００ｊ）を含む。ＦＥＴのゲートフィンガの数の相違は、ＦＥＴの長さ（図１１においてＦＥＴの水平方向の寸法）の相違として示されている。
【００５０】
いくつかの実施の形態において、ゲートフィンガの数の値Ｎｇ１〜Ｎｇ１０を、補償しようとしている電圧分布プロファイルに基づいて選択することができる。たとえば、所与のスタックが図８の例と同様の電圧分布プロファイルを有すると想定する。図１１の例のような修正されたスタックは、所与のスタックの不均一な分布（たとえば図８）を補償するために選択された、選択されたＦＥＴパラメータの値（たとえばゲートフィンガの数）を有し得る。図９の例では、表１の典型的な値を参照すると、ゲート幅パラメータを変化させることによって、図８の典型的なスタックの不均一な分布を補償できることがわかる。
【００５１】
図９および図１１の例の、ゲート幅およびフィンガの数についてのグラフはそれぞれ、（図８の）補償しようとしている電圧分布と概ね同様のプロファイルを有してもよい。より具体的には、これら３つのプロファイルすべてにおいて、最大値がＦＥＴ１にあり、これが減少してＦＥＴ９で最小値になり、ＦＥＴ１０でわずかに増加する。保障しようとしているプロファイルと相関関係があってもなくてもよいその他のＦＥＴパラメータプロファイルも可能であることが、理解されるであろう。たとえば、補償しようとしている典型的な電圧分布とは形状が逆の分布のＦＥＴパラメータがあってもよい。その他のＦＥＴパラメータおよび／または分布の形状も可能である。
【００５２】
上記の例において、ＦＥＴパラメータ（たとえばゲート幅またはフィンガの数）のプロファイルは、既存の電圧分布プロファイルを補償するという観点で説明している。このような既存の電圧分布プロファイルは、たとえば既存のスイッチ装置の測定もしくはモデル化、新規のスイッチ設計のモデル化、またはその組合わせから得られる。いくつかの実装例では、このような既存の電圧分布プロファイルは（得られるとしても）必ずしも必要条件ではないことが理解されるであろう。たとえば、本開示の１つ以上の特徴は、補償または訂正技術として利用されるのではなく新しい設計パラメータとして実現できる。
【００５３】
図９および図１１を参照して本明細書で述べた例に関し、変化するパラメータ（たとえばゲート幅およびゲートフィンガの数）は、ＦＥＴのうちのいくつかまたは全てについて概ね単調に一方向に変化する勾配を有すると説明している。しかしながら、これ以外の勾配構成も可能であることが理解されるであろう。たとえば、（たとえばスタックの中間またはその近くの）スイッチング素子で最大または最小となる勾配方式であってもよく、このような分布は対称形であってもなくてもよい。別の例において、勾配方式に２つ以上の局所的極値があってもよい。さらに他の例において、スタックに沿って１つ以上のステップ関数分布があってもよい。
【００５４】
いくつかの実施の形態において、スタックパラメータの所望の分布が得られるように勾配方式を実現することができる。たとえば、スタック内のスイッチング素子の電圧降下の概ね均一の分布が得られるように勾配方式を設定することができる。
【００５５】
図１２〜図１４は、異なる勾配方式を如何にして実現してＦＥＴスタックの異なる方向性機能を得ることができるかについての例を示す。図１２Ａは、いくつかの実施の形態において、可変寸法ＦＥＴスタック２１０を、好ましくは一方端に入力（ＩＮ）を有ししたがって他方端に出力（ＯＵＴ）を有するように構成できることを示す。図９〜図１１を参照しながら本明細書で述べたＦＥＴスタック２１０は各々、入力を好ましくは第１のＦＥＴ３００ａ（ＦＥＴ１）側に設けて第１のＦＥＴが最大電圧降下に対応するようにした例である。
【００５６】
図１２Ｂは、いくつかの実施の形態において、本明細書に記載の１つ以上の特徴を有する可変寸法ＦＥＴスタック２１０を双方向に構成し得ることを示す。このようなスタック２１０は、入力信号がスタック２１０のどちらの端部に与えられても本明細書に記載の電圧補償特性の利益を享受できる。図１３は、可変ゲート幅によるこのような双方向スタックの一例を示す。図１４は、ゲートフィンガの数によるこのような双方向スタックの一例を示す。可変寸法ＦＥＴスタックの双方向機能は他の変動値によって実現することもできることが、理解されるであろう。
【００５７】
図１３の例を参照して、可変寸法ＦＥＴスタック２１０は、１０個のＦＥＴ３００ａ〜３００ｊ（ＦＥＴ１〜ＦＥＴ１０）を含むことが示されている。端にある２つのＦＥＴ（ＦＥＴ１、ＦＥＴ１０）は各々ゲート幅Ｗｇ１を有することが示されている。端から二番
目のＦＥＴ（ＦＥＴ２，ＦＥＴ９）は各々ゲート幅Ｗｇ２を有することが示されている。同様に、端から三番目のＦＥＴ（ＦＥＴ３、ＦＥＴ８）、四番目のＦＥＴ（ＦＥＴ４、ＦＥＴ７）、および五番目のＦＥＴ（ＦＥＴ５、ＦＥＴ６）はそれぞれ、ゲート幅Ｗｇ３、Ｗｇ４、およびＷｇ５を有することが示されている。図１３の例において、ゲート幅は、Ｗｇ１＞Ｗｇ２＞Ｗｇ３＞Ｗｇ４＞Ｗｇ５となるように選択することができる。このように、ＦＥＴスタックの二分の一の部分各々においてＦＥＴのゲート幅を連続的に減少させることにより、この二分の一の部分の電圧降下プロファイルを、本明細書に記載のように好都合に補償することができる。
【００５８】
図１３の例では、１０個の典型的なＦＥＴが、端のＦＥＴのゲート幅の値が最大であり中央のＦＥＴのゲート幅の値が最小である対称的なゲート幅プロファイルを有することが示されている。しかしながら、非対称のプロファイルでも双方向機能を実現できることが理解されるであろう。
【００５９】
図１４の例を参照して、可変寸法ＦＥＴスタック２１０は、１０個のＦＥＴ３００ａ〜３００ｊ（ＦＥＴ１〜ＦＥＴ１０）を含むことが示されている。端にある２つのＦＥＴ（ＦＥＴ１、ＦＥＴ１０）は各々Ｎｇ１のゲートフィンガを有することが示されている。端から二番目のＦＥＴ（ＦＥＴ２、ＦＥＴ９）は各々Ｎｇ２のゲートフィンガを有することが示されている。同様に、端から三番目のＦＥＴ（ＦＥＴ３、ＦＥＴ８）、四番目のＦＥＴ（ＦＥＴ４、ＦＥＴ７）、および五番目のＦＥＴ（ＦＥＴ５、ＦＥＴ６）はそれぞれ、ゲートフィンガの数がＮｇ３、Ｎｇ４、およびＮｇ５であることが示されている。図１４の例において、ゲートフィンガの数は、Ｎｇ１＞Ｎｇ２＞Ｎｇ３＞Ｎｇ４＞Ｎｇ５となるように選択することができる。このように、ＦＥＴスタックの二分の一の部分各々においてＦＥＴのゲートフィンガの数を連続的に減少させることにより、この二分の一の部分の電圧降下プロファイルを、本明細書に記載のように好都合に補償することができる。
【００６０】
図１４の例では、１０個の典型的なＦＥＴが、端のＦＥＴのゲートフィンガの数が最も多く中央のＦＥＴのゲートフィンガの数が最も少ない、ゲートフィンガ数の対称的なプロファイルを有することが、示されている。しかしながら、非対称のプロファイルでも双方向機能を実現できることが理解されるであろう。
【００６１】
本明細書に記載の、スイッチング素子の相違は、必ずしもＦＥＴに限定されない。たとえば、ダイオードのスタックの相違を実現して所望の性能結果を得ることができる。ダイオードに関しては、このような相違を、たとえば、接合面積および／またはスイッチング素子としての並列の複数のダイオードによって実現することができる。
【００６２】
別の例では、ＭＥＭＳ装置（たとえばＭＥＭＳキャパシタまたはＭＥＭＳスイッチ）のスタックの相違を実現して所望の性能結果を得ることができる。このような装置に関しては、相違を、たとえば、コンタクト面積および／またはスイッチング素子としての並列の複数の装置によって実現することができる。
【００６３】
図１５は、いくつかの実施の形態において、本明細書に記載の１つ以上の特徴を有するスタック４００を、Ｎ個の素子が電気的に直列接続されたものとして実現できることを示す。説明のために、Ｎは１よりも大きい整数でもよい。この代表的なスタックにおいて、所与の素子（ｉ番目の素子）は容量Ｃ（ｉ）を有することが示される。したがって、素子１は容量Ｃ（１）、素子２は容量Ｃ（２）を有するといったようになる。
【００６４】
図１６は、いくつかの実施の形態において、図１５の典型的な素子を有するスタック４００を、これらの素子の容量値のプロファイルが所望のプロファイルになるように構成できることを示す。たとえば、これらの素子の容量値は、Ｃ（１）≒Ｃ（２）≒…≒Ｃ（Ｎ
−１）≒Ｃ（Ｎ）のように、ほぼ同一であってもよい。
【００６５】
容量に関して特徴付けと調整を行なう上記の例、ならびに図９および図１１のゲートパラメータの調整を行なう例において、各ＦＥＴを、ゲートの横方向の寸法に関連する容量によって特徴付けることができる。このようなキャパシタ構成を平行板キャパシタに近付ける場合、容量はゲートの横方向の面積に比例し得るものであり対応する電圧はゲートの横方向の面積に反比例し得る。よって、ゲート幅が減少する（図９）と、横方向の面積が減少し、したがって容量によって表される電圧は増大する。同様に、ゲートフィンガ数が減少する（図１１）と、横方向の面積が減少し、したがって容量によって表される電圧は増大する。このように、所与の電圧分布（たとえば図８）を、素子（たとえばＦＥＴ）に関連する容量の調整によって補償することができる。
【００６６】
図１７〜図２２は、本開示の１つ以上の特徴を実現できるスイッチング用途の非限定的な例を示す。図２３および図２４は、本開示の１つ以上の特徴をたとえばＳＯＩ装置において実現できる例を示す。図２５〜図２８は、本開示の１つ以上の特徴を、異なる製品において実現できる方法の例を示す。
【００６７】
スイッチング装置の典型的な構成要素：
図１７は、１つ以上の極１０２と１つ以上の接点１０４との間で１つ以上の信号を切替えるように構成された高周波（ＲＦ）スイッチ１００を概略的に示す。いくつかの実施の形態において、このようなスイッチは、１つ以上のシリコンオンインシュレータ（ＳＯＩ）ＦＥＴ等の電界効果トランジスタ（ＦＥＴ）に基づくものであってもよい。特定の極を特定の接点に接続したとき、このような経路は一般的に閉じているまたはＯＮ状態と呼ばれる。ある極とある接点との間の所与の経路が接続されていないとき、このような経路は一般的に開いているまたはＯＦＦ状態と呼ばれる。
【００６８】
図１８は、いくつかの実装例において、図１７のＲＦスイッチ１００がＲＦコア１１０とエネルギ管理（ＥＭ）コア１１２とを含み得ることを示す。ＲＦコア１１０は、第１のポートと第２のポートとの間でＲＦ信号をルーティングするように構成できる。図１８に示される典型的な単極双投（ＳＰＤＴ）構成において、このような第１および第２のポートは、極１０２ａおよび第１の接点１０４ａ、または、極１０２ａおよび第２の接点１０４ａを含み得る。
【００６９】
いくつかの実施の形態において、ＥＭコア１１２は、たとえば電圧制御信号をＲＦコアに与えるように構成できる。ＥＭコア１１２はさらに、ＲＦスイッチ１００に論理デコードおよび／または電源調整機能を与えるように構成できる。
【００７０】
いくつかの実施の形態において、ＲＦコア１１０は、スイッチ１００の１つ以上の入力と１つ以上の出力との間でＲＦ信号を送ることができるようにする１つ以上の極と１つ以上の接点とを含み得る。たとえば、ＲＦコア１１０は、図１８に示される単極双投（ＳＰＤＴまたはＳＰ２Ｔ）構成を含み得る。
【００７１】
典型的なＳＰＤＴに関して、図１９は、ＲＦコア１１０のより詳細な典型的構成を示す。ＲＦコア１１０は、第１および第２のトランジスタ（たとえばＦＥＴ）１２０ａ、１２０ｂを介して第１および第２の接点ノード１０４ａ、１０４ｂに結合される１つの極１０２ａを含むことが、示されている。第１の接点ノード１０４ａは、ＦＥＴ１２２ａを介してＲＦ接地に結合されてノード１０４ａに対して分路機能を与えることが、示されている。同様に、第２の接点ノード１０４ｂは、ＦＥＴ１２２ｂを介してＲＦ接地に結合されてノード１０４ｂに対して分路機能を与えることが、示されている。
【００７２】
ある典型的な動作において、ＲＦコア１１０が、ＲＦ信号が極１０２ａと第１の接点１０４ａとの間で送られる状態のとき、極１０２ａと第１の接点ノード１０４ａとの間のＦＥＴ１２０ａはオン状態で極１０２ａと第２の接点ノード１０４ｂとの間のＦＥＴ１２０ｂはオフ状態であってもよい。分路ＦＥＴ１２２ａ、１２２ｂについて、分路ＦＥＴ１２２ａをオフ状態にすることによって、ＲＦ信号が極１０２ａから第１の接点ノード１０４ａに進むときに接地に分路しないようにすることができる。第２の接点ノード１０４ｂと関連する分路ＦＥＴ１２２ｂをオン状態にすることによって、第２の接点ノード１０４ｂを通ってＲＦコア１１０に到達したＲＦ信号または雑音を接地に分路させ、極から第１の接点への動作に対する望ましくない干渉の影響を減じるようにすることができる。
【００７３】
上記の例は単極双投構成に関して説明しているが、ＲＦコアをその他の極および接点の数で構成できることが理解されるであろう。たとえば、極の数は２以上であってもよく、接点の数はこの例における２より少なくても多くてもよい。
【００７４】
図１９の例において、極１０２ａと２つの接点ノード１０４ａ、１０４ｂとの間のトランジスタは、単一トランジスタとして示されている。いくつかの実装例において、このような極と接点との間のスイッチング機能を、スイッチアームセグメントによって与えてもよく、各スイッチアームセグメントは、複数のＦＥＴ等のトランジスタを含む。
【００７５】
このようなスイッチアームセグメントを有するＲＦコアの典型的なＲＦコア構成１３０が、図２０に示される。この例において、極１０２ａおよび第１の接点ノード１０４ａは第１のスイッチアームセグメント１４０ａを介して結合されることが示されている。同様に、極１０２ａおよび第２の接点ノード１０４ｂは第２のスイッチアームセグメント１４０ｂを介して結合されることが示されている。第１の接点ノード１０４ａは第１の分路アームセグメント１４２ａを介してＲＦ接地に分路できることが示されている。同様に、第２の接点ノード１０４ｂは第２の分路アームセグメント１４２ｂを介してＲＦ接地に分路できることが示されている。
【００７６】
ある典型的な動作において、ＲＦコア１３０が、ＲＦ信号が極１０２ａと第１の接点ノード１０４ａとの間で送られる状態のとき、第１のスイッチアームセグメント１４０ａのすべてのＦＥＴをオン状態としてもよく、第２のスイッチアームセグメント１０４ｂのすべてのＦＥＴをオフ状態としてもよい。第１の接点ノード１０４ａに対する第１の分路アーム１４２ａのすべてのＦＥＴをオフ状態にすることによって、ＲＦ信号が極１０２ａから第１の接点ノード１０４ａに進むときに接地に分路しないようにすることができる。第２の接点ノード１０４ｂと関連する第２の分路アーム１４２ｂのすべてのＦＥＴをオン状態にすることによって、第２の接点ノード１０４ｂを通ってＲＦコア１３０に到達したＲＦ信号または雑音を接地に分路させ、極から第１の接点への動作に対する望ましくない干渉の影響を減じるようにすることができる。
【００７７】
また、ＳＰ２Ｔ構成について説明しているが、他の数の極と接点を有するＲＦコアを実現することもできることが理解されるであろう。
【００７８】
いくつかの実装例において、スイッチアームセグメント（たとえば１４０ａ、１４０ｂ、１４２ａ、１４２ｂ）は、１つ以上のＦＥＴ等の半導体トランジスタを含み得る。いくつかの実施の形態において、ＦＥＴは、第１の状態または第２の状態が可能なものであってもよく、ゲートとドレインとソースとボディ（基板と呼ばれることもある）とを含み得る。いくつかの実施の形態において、ＦＥＴは金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含み得る。いくつかの実施の形態において、１つ以上のＦＥＴを直列接続して第１の端部と第２の端部を形成しＦＥＴが第１の状態（たとえばオン状態）のときに第１の端部と第２の端部との間でＲＦ信号をルーティングできるようにしてもよい。
【００７９】
本開示の少なくとも一部は、如何にしてＦＥＴまたは一群のＦＥＴを制御してスイッチング機能を所望のやり方で提供することができるかに関している。図２１は、いくつかの実装例において、このようなＦＥＴ１２０の制御を、ＦＥＴ１２０の１つ以上の部分をバイアスおよび／または結合するように構成された回路１５０によって容易にできることを概略的に示す。いくつかの実施の形態において、このような回路１５０は、ＦＥＴ１２０のゲートをバイアスおよび／または結合する、ＦＥＴ１２０のボディをバイアスおよび／または結合する、および／またはＦＥＴ１２０のソース／ドレインを結合するように構成された、１つ以上の回路を含み得る。
【００８０】
如何にして１つ以上のＦＥＴの異なる部分をバイアスおよび／または結合するかについての概略的な例を図２２を参照しながら説明する。図２２において、ノード１４４と１４６との間のスイッチアームセグメント１４０（すなわちたとえば図２０の例の典型的なスイッチアームセグメント１４０ａ、１４０ｂ、１４２ａ、１４２ｂ）は複数のＦＥＴ１２０を含むことが示されている。このようなＦＥＴの動作を、ゲートバイアス／結合回路１５０ａ、およびボディバイアス／結合回路１５０ｃ、および／またはソース／ドレイン結合回路１５０ｂによって、制御するおよび／または容易にすることができる。
【００８１】
ゲートバイアス／結合回路
図２２に示される例において、ＦＥＴ１２０各々のゲートをゲートバイアス／結合回路１５０ａに接続することにより、ゲートバイアス信号を受ける、および／またはゲートをＦＥＴ１２０またはスイッチアーム１４０の別の部分に結合することができる。いくつかの実装例において、ゲートバイアス／結合回路１５０ａの設計または特徴によってスイッチアーム１４０の性能を改善することができる。このような性能の改善は、装置の挿入損失、アイソレーション性能、電力取扱機能および／またはスイッチング装置の線形性を含み得るがこれに限定されない。
【００８２】
ボディバイアス／結合回路
図２２に示されるように、各ＦＥＴ１２０のボディをボディバイアス／結合回路１５０ｃに接続することにより、ボディバイアス信号を受ける、および／またはボディをＦＥＴ１２０またはスイッチアーム１４０の別の部分に結合することができる。いくつかの実装例において、ボディバイアス／結合回路１５０ｃの設計または特徴によってスイッチアーム１４０の性能を改善することができる。このような性能の改善は、装置の挿入損失、アイソレーション性能、電力取扱機能および／またはスイッチング装置の線形性を含み得るがこれに限定されない。
【００８３】
ソース／ドレイン結合回路
図２２に示されるように、各ＦＥＴ１２０のソース／ドレインを結合回路１５０ｂに接続することにより、ソース／ドレインをＦＥＴ１２０またはスイッチアーム１４０の別の部分に結合することができる。いくつかの実装例において、結合回路１５０ｂの設計または特徴によってスイッチアーム１４０の性能を改善することができる。このような性能の改善は、装置の挿入損失、アイソレーション性能、電力取扱機能および／またはスイッチング装置の線形性を含み得るがこれに限定されない。
【００８４】
スイッチング性能パラメータの例：
挿入損失
スイッチング装置の性能パラメータは、挿入損失の量を含み得る。スイッチング装置の挿入損失は、ＲＦスイッチング装置を通してルーティングされるＲＦ信号の減衰の量であってもよい。たとえば、スイッチング装置の出力ポートにおけるＲＦ信号の大きさは、スイッチング装置の入力ポートにおけるＲＦ信号の大きさよりも小さい場合がある。いくつ
かの実施の形態において、スイッチング装置は、スイッチング装置の挿入損失の増大に寄与する、寄生容量、インダクタンス、抵抗、またはコンダクタンスを装置に導入する装置構成要素を含み得る。いくつかの実施の形態において、スイッチング装置の挿入損失は、スイッチング装置の出力ポートのＲＦ信号の電力または電圧に対する、入力ポートのＲＦ信号の電力または電圧の比として測定し得る。スイッチング装置の挿入損失の減少は、ＲＦ信号送信の改善を可能にするために望ましいものであり得る。
【００８５】
アイソレーション
スイッチング装置の性能パラメータはまた、アイソレーションの量を含み得る。スイッチング装置のアイソレーションは、ＲＦスイッチング装置の入力ポートと出力ポートの間のＲＦアイソレーションの量であってもよい。いくつかの実施の形態において、これは、スイッチング装置が入力ポートと出力ポートが電気的に分離されている状態のとき、たとえばスイッチング装置がオフ状態のときの、スイッチング装置のＲＦアイソレーションの量であってもよい。スイッチング装置のアイソレーションの増大によってＲＦ信号の完全性を改善することができる。特定の実施の形態において、アイソレーションの増大によって無線通信装置の性能を改善することができる。
【００８６】
相互変調歪
スイッチング装置の性能パラメータはさらに、相互変調歪（ＩＭＤ）性能の程度を含み得る。相互変調歪（ＩＭＤ）は、ＲＦスイッチング装置の非線形性の程度であってもよい。
【００８７】
ＩＭＤは、２つ以上の信号が混合されて高調波周波数ではない周波数が生じることによって起こり得る。たとえば、２つの信号が、周波数空間において互いに比較的近い基本周波数ｆ１およびｆ２（ｆ２＞ｆ１）を有すると仮定する。これらの信号を混合すると、結果として、これら２つの信号の基本周波数と高調波周波数の異なる積に相当する周波数で、周波数スペクトルのピークが発生する。たとえば、二次相互変調歪（ＩＭＤ２とも呼ばれる）は一般的に、周波数ｆ１＋ｆ２  ｆ２−ｆ１、２ｆ１、および２ｆ２を含むと考えられる。三次ＩＭＤ（ＩＭＤ３とも呼ばれる）は一般的に、２ｆ１＋ｆ２、２ｆ１−ｆ２、ｆ１＋２ｆ２、ｆ１−２ｆ２を含むと考えられる。より高次の積を同じようなやり方で形成することができる。
【００８８】
一般的には、ＩＭＤの次数が大きいほど電力レベルは下がる。したがって、二次および三次は、特に注目される望ましくない影響である可能性がある。四次および五次等のより高い次数も状況によっては注目される可能性がある。
【００８９】
いくつかのＲＦ用途では、ＲＦシステム内での干渉の受け易さを減じることが望ましい場合がある。ＲＦシステム内の非線形性は結果としてスプリアス信号をシステムに導入する可能性がある。ＲＦシステム内のスプリアス信号は結果としてシステム内の干渉を引起しＲＦ信号によって伝えられる情報を劣化させる可能性がある。非線形性が増したＲＦシステムは、干渉をより受け易くなる可能性がある。システムの構成要素、たとえばスイッチング装置における非線形性は、ＲＦシステムへのスプリアス信号の導入に寄与することによって、ＲＦシステム全体の線形性およびＩＭＤ性能の劣化に寄与する可能性がある。
【００９０】
いくつかの実施の形態において、ＲＦスイッチング装置を、無線通信システムを含むＲＦシステムの一部として実現してもよい。このシステムのＩＭＤ性能を、ＲＦスイッチング装置の線形性等のシステム構成要素の線形性を高めることによって改善することができる。いくつかの実施の形態において、無線通信システムはマルチバンドおよび／またはマルチモード環境で動作することができる。相互変調歪（ＩＭＤ）性能の改善は、マルチバンドおよび／またはマルチモード環境で動作する無線通信システムにおいて望ましい可能
性がある。いくつかの実施の形態において、スイッチング装置のＩＭＤ性能の改善によって、マルチモードおよび／またはマルチバンド環境で動作する無線通信システムのＩＭＤ性能を改善することができる。
【００９１】
スイッチング装置のＩＭＤ性能の改善は、さまざまな無線通信基準で動作する無線通信装置、たとえばＬＴＥ通信基準で動作する無線通信装置にとって望ましい可能性がある。いくつかのＲＦ用途では、データおよび音声通信の同時送信が可能な無線通信装置において動作するスイッチング装置の線形性を改善することが望ましい可能性がある。たとえば、スイッチング装置の改善されたＩＭＤ性能は、ＬＴＥ通信基準で動作し音声およびデータ通信の同時送信を実行する無線通信装置（たとえばＳＶＬＴＥ）にとって望ましい可能性がある。
【００９２】
高電力取扱機能
いくつかのＲＦ用途では、ＲＦスイッチング装置が高電力下で動作する一方でその他の装置性能パラメータの劣化を減じることが望ましい場合がある。いくつかの実施の形態において、ＲＦスイッチング装置が、相互変調歪、挿入損失、および／またはアイソレーション性能が改善された状態で、高電力下で動作することが望ましい場合がある。
【００９３】
いくつかの実施の形態において、スイッチング装置の１つのスイッチアームセグメントにおけるトランジスタの数を増すことにより、スイッチング装置の電力取扱機能を改善することができる。たとえば、１つのスイッチングアームセグメントにおいて直列接続されるＦＥＴの数を増しＦＥＴスタック高さを大きくすることにより、高電力下での装置性能を改善することができる。しかしながら、いくつかの実施の形態では、ＦＥＴスタック高さを増すとスイッチング装置の挿入損失性能が低下することがある。
【００９４】
ＦＥＴの構造および製造プロセス技術の例：
スイッチング装置は、オンチップ、オフチップ、またはその組合わせで実現することができる。また、スイッチング装置はさまざまな技術を用いて製造することができる。いくつかの実施の形態において、ＲＦスイッチング装置はシリコンまたはシリコンオンインシュレータ（ＳＯＩ）技術を用いて製造することができる。
【００９５】
本明細書に記載のように、ＲＦスイッチング装置はシリコンオンインシュレータ（ＳＯＩ）技術を用いて実現することができる。いくつかの実施の形態において、ＳＯＩ技術は、シリコン装置層の下の埋込み酸化物層等の、絶縁性材料の埋込み層を有する半導体基板を含み得る。たとえば、ＳＯＩ基板はシリコン層の下方の酸化物層を含み得る。当該技術では周知のその他の絶縁材料を使用してもよい。
【００９６】
ＳＯＩ技術を用いるＲＦスイッチング装置等のＲＦ用途の実現によって、スイッチング装置の性能を改善することができる。いくつかの実施の形態において、ＳＯＩ技術によって消費電力を削減することができる。削減された消費電力は、無線通信装置に関連するものを含めてＲＦ用途において望ましい可能性がある。ＳＯＩ技術は、減少させたトランジスタの寄生容量およびシリコン基板への配線メタライゼーションにより、装置回路の消費電力を削減することができる。埋込み酸化物層の存在もまた、接合容量の減少または高抵抗基板の使用により、基板に関連するＲＦ損失を減じることができる。電気的に分離されたＳＯＩトランジスタは、積層を容易にし、チップサイズの減少に寄与する。
【００９７】
いくつかのＳＯＩ  ＦＥＴ構成において、各トランジスタを、ソースおよびドレインが（平面視で）矩形でありゲート構造が矩形の指のようにソースとドレインの間に延びるフィンガベースの装置として構成することができる。図２３Ａおよび図２３Ｂは、ＳＯＩ上に実装された典型的なフィンガベースのＦＥＴ装置の平面図および側面断面図を示す。示
されているように、本明細書に記載のＦＥＴ装置は、ｐ型ＦＥＴまたはｎ型ＦＥＴを含み得る。したがって、本明細書ではいくつかのＦＥＴ装置をｐ型装置として説明しているが、このようなｐ型装置に関連するさまざまな概念はｎ型装置にも適用できることが理解されるであろう。
【００９８】
図２３Ａおよび図２３Ｂに示されるように、ｐＭＯＳＦＥＴは、半導体基板上に形成された絶縁体層を含み得る。絶縁体層は、二酸化シリコンまたはサファイア等の材料から形成することができる。絶縁体内にｎウェルが、露出した面が矩形領域を概ね定めるように形成されることが示されている。ソース（Ｓ）およびドレイン（Ｄ）は、ｐドープ領域であり、その露出した表面が概ね矩形を定めることが示されている。示されているＳ／Ｄ領域を、ソース機能とドレイン機能が逆になるように構成してもよい。
【００９９】
図２３Ａおよび図２３Ｂはさらに、ゲート（Ｇ）をｎウェル上においてソースとドレインの間に位置するように形成できることを示している。この例におけるゲートはソースおよびドレインとともに延びる矩形形状を有するものとして示されている。ｎ型ボディコンタクトも示されている。矩形のウェル、ソース、およびドレイン領域、ならびにボディコンタクトは、多数の周知の技術によって形成することができる。
【０１００】
図２４Ａおよび図２４Ｂは、ＳＯＩ上に実装されたマルチフィンガＦＥＴ装置の一例の平面図および側面断面図を示す。矩形のｎウェル、矩形のｐドープ領域、矩形のゲート、およびｎ型ボディコンタクトは、図２３Ａおよび図２３Ｂを参照しながら説明したやり方と同様のやり方で形成することができる。
【０１０１】
図２４Ａおよび図２４Ｂの例のマルチフィンガＦＥＴ装置は、ソース領域がともにソースノードに電気的に接続されドレイン領域がともにドレインノードに接続されるように構成することができる。ゲートもともにゲートノードに接続することができる。このような例の構成において、共通ゲートバイアス信号をゲートノードを通して与えることにより、ソースノードとドレインノードの間の電流の流れを制御することができる。
【０１０２】
いくつかの実装例において、複数の上記マルチフィンガＦＥＴ装置をスイッチとして直列接続することにより、高電力ＲＦ信号を扱うことができる。各ＦＥＴ装置は、接続されたＦＥＴにおける電力散逸に関連する全体的な電圧降下を分割することができる。たとえばスイッチの電力取扱要求に基づいて、いくつかのこのようなマルチフィンガＦＥＴ装置を選択してもよい。
【０１０３】
製品での実装の例：
本明細書に記載のＦＥＴに基づくスイッチ回路のさまざまな例は、いくつかの異なる方法および異なる製品レベルで実装することができる。このような製品実装のうちのいくつかを、具体例として説明する。
【０１０４】
半導体チップ実装
図２５Ａ〜図２５Ｄは、１つ以上の半導体チップ上でのこのような実装の非限定的な例を概略的に示す。図２５Ａは、いくつかの実施の形態において、本明細書に記載の１つ以上の特徴を有するスイッチ回路１２０およびバイアス／結合回路１５０をチップ８００上に実装できることを示している。図２５Ｂは、いくつかの実施の形態において、バイアス／結合回路１５０のうちの少なくとも一部を図２５Ａのチップ８００の外側に実装できることを示している。
【０１０５】
図２５Ｃは、いくつかの実施の形態において、本明細書に記載の１つ以上の特徴を有するスイッチ回路１２０を第１のチップ８００ａ上に実装することができ、本明細書に記載
の１つ以上の特徴を有するバイアス／結合回路１５０を第２のチップ８００ｂ上に実装できることを示す。図２５Ｄは、いくつかの実施の形態において、バイアス／結合回路１５０のうちの少なくとも一部を図２５Ｃの第１のチップ８００ａの外側に実装できることを示す。
【０１０６】
パッケージングモジュール実装
いくつかの実施の形態において、本明細書に記載の１つ以上の特徴を有する１つ以上のチップをパッケージングされたモジュール内に実装することができる。このようなモジュールの一例を図２６Ａ（平面図）および図２６Ｂ（側面図）に示す。スイッチ回路およびバイアス／結合回路双方が同一チップ上にあるという前提で説明されている（図２５Ａの構成例）が、パッケージングされたモジュールはその他の構成に基づいていてもよいことが理解されるであろう。
【０１０７】
モジュール８１０はパッケージング基板８１２を含むことが示されている。このようなパッケージング基板は、複数の構成要素を受けるように構成することができ、たとえば積層基板を含み得る。パッケージング基板８１２上に搭載された構成要素は、１つ以上のチップを含み得る。示されている例では、スイッチング回路１２０とバイアス／結合回路１５０とを有するチップ８００がパッケージング基板８１２上に搭載されていることが示されている。チップ８００は、接続ワイヤボンド８１６等の接続を通してモジュールのその他の部分に（および２つ以上のチップを利用する場合は互いに）電気的に接続することができる。このような接続ワイヤボンドは、チップ８００上に形成されたコンタクトパッド８１８とパッケージング基板８１２上に形成されたコンタクトパッド８１４の間に形成することができる。いくつかの実施の形態において、１つ以上の表面実装装置（surface mounted device）（ＳＭＤ）８２２をパッケージング基板８１２上に搭載することにより、モジュール８１０のさまざまな機能を容易にすることができる。
【０１０８】
いくつかの実施の形態において、パッケージング基板８１２は、さまざまな構成要素を互いに接続するため、および／または外部接続のためにコンタクトパッドと相互接続するための、電気的接続経路を含み得る。たとえば、接続経路８３２は典型的なＳＭＤ８２２とチップ８００を相互接続するものとして示される。別の例では、接続経路８３２はＳＭＤ８２２と外部接続コンタクトパッド８３４を相互接続するものとして示される。さらに他の例では、接続経路８３２はチップ８００を接地接続コンタクトパッド８３６と相互接続するものとして示される。
【０１０９】
いくつかの実施の形態において、パッケージング基板８１２およびその上に搭載されたさまざまな構成要素の上の空間を、オーバモールド（overmold）構造８３０で充填することができる。このようなオーバモールド構造は、構成要素とワイヤボンドを外部要素から保護することおよびパッケージングされたモジュール８１０のより簡単な取扱いを含めて、多数の所望の機能を提供することができる。
【０１１０】
図２７は、図２６Ａおよび図２６Ｂを参照しながら述べたモジュール８１０内に実装できるスイッチング構成の例の概略図を示す。この例において、スイッチ回路１２０は、極はアンテナに接続可能で接点はさまざまなＲｘおよびＴｘ経路に接続可能なＳＰ９Ｔスイッチとして示されている。このような構成により、たとえば無線装置におけるマルチモードマルチバンド動作を容易にすることができる。
【０１１１】
モジュール８１０はさらに、電力（たとえば電源電圧ＶＤＤ）を受けかつスイッチ回路１２０および／またはバイアス／結合回路１５０の動作を容易にする制御信号を受けるためのインターフェイスを含み得る。いくつかの実装例において、電源電圧および制御信号をバイアス／結合回路１５０を介してスイッチ回路１２０に与えてもよい。
【０１１２】
無線装置実装
いくつかの実装例において、本明細書に記載の１つ以上の特徴を有する装置および／または回路を、無線装置等のＲＦ装置に含めることができる。このような装置および／または回路は、無線装置に直接、本明細書に記載のモジュール形式で、またはそれを組合わせた形式で、実装することができる。いくつかの実施の形態において、このような無線装置は、たとえば、携帯電話、スマートフォン、電話機能を備えたまたは備えていないハンドヘルド無線装置、無線タブレット等を含み得る。
【０１１３】
図２８は、本明細書に記載の１つ以上の好都合な特徴を有する典型的な無線装置９００を概略的に示す。本明細書に記載のさまざまなスイッチおよびさまざまなバイアス／結合構成に照らして、スイッチ１２０およびバイアス／結合回路１５０は、モジュール８１０の一部であってもよい。いくつかの実施の形態において、このようなスイッチモジュールは、たとえば、無線装置９００のマルチバンドマルチモード動作を容易にすることができる。
【０１１４】
この典型的な無線装置９００において、複数の電力増幅器（power amplifier）（ＰＡ
）を有するＰＡモジュール９１６は、増幅されたＲＦ信号を（デュプレクサ９２０を介して）スイッチ１２０に与えることができ、スイッチ１２０は、増幅されたＲＦ信号をアンテナにルーティングすることができる。ＰＡモジュール９１６は、増幅されていないＲＦ信号を、周知の方法で構成し動作させることができるトランシーバ９１４から受けることができる。トランシーバは、受けた信号を処理するように構成することもできる。トランシーバ９１４は、ユーザに適したデータおよび／または音声信号とトランシーバ９１４に適したＲＦ信号の間の変換のために構成されたベースバンドサブシステム９１０と対話することが示されている。トランシーバ９１４はまた、無線装置９００の動作のための電力を管理するように構成された電力管理要素９０６に接続されることが示される。このような電力管理要素は、ベースバンドサブシステム９１０およびモジュール８１０の動作を制御することもできる。
【０１１５】
ベースバンドサブシステム９１０は、ユーザインターフェイス９０２に接続されて、ユーザに与えユーザから受ける音声および／またはデータのさまざまな入力および出力を容易にすることが、示されている。ベースバンドサブシステム９１０はまた、データおよび／または命令を格納して無線装置の動作を容易にしおよび／またはユーザに対する情報の格納場所を提供するメモリ９０４に接続されることが、示されている。
【０１１６】
いくつかの実施の形態において、デュプレクサ９２０により、共通アンテナ（たとえば９２４）を用いて送信動作と受信動作を同時に実行することができる。図２８では、受信した信号が、たとえば低雑音増幅器（ＬＮＡ）を含み得る「Ｒｘ」経路（図示せず）にルーティングされることが示されている。
【０１１７】
その他いくつかの無線装置構成は、本明細書に記載の１つ以上の特徴を利用することができる。たとえば、無線装置はマルチバンド装置である必要はない。別の例において、無線装置は、ダイバーシティアンテナ等の追加のアンテナ、ならびにＷｉ−Ｆｉ（登録商標）、Bluetooth（登録商標）、およびＧＰＳ等の追加の接続性の特徴を含み得る。
【０１１８】
文脈から明らかに別段の要求がある場合を除き、明細書および請求項を通して「備える」等の用語は、排他的または網羅的という意味とは逆に、包括的という意味で、すなわち「含むがそれに限定されない」という意味で解釈されるべきものである。本明細書において一般的に使用される「結合される」という用語は、２つ以上の要素が直接接続されるかまたは１つ以上の中間要素を介して接続されることを意味する。加えて、「本明細書」、
「上記」、「下記」という用語および同様の趣旨の用語は、本願において使用する場合、この出願全体を指しておりこの出願の特定の部分を指しているのではない。文脈によっては、上記詳細な説明において単数形または複数形を用いた用語はそれぞれ複数または単数の場合を含み得る。２つ以上のアイテムのリストに関する「または」という用語は、このリスト内のアイテムのうちのいずれか、このリスト内のアイテムすべて、およびこのリスト内のアイテムの任意の組合せという解釈すべてを含む。
【０１１９】
本発明の実施の形態の上記詳細な説明は、網羅的であることまたは本発明を上記の形態そのものに限定することを意図したものではない。例示のために本発明の特定の実施の形態および実施例について説明しているが、本発明の範囲の中で均等のさまざまな変形が可能であることを当業者は理解するであろう。たとえば、プロセスまたはブロックは所与の順序で示されているものの、代替の実施の形態ではそれとは異なる順序のステップを含むルーチンを実行してもよくまたはそれとは異なるブロックを含むシステムを採用してもよい。また、いくつかのプロセスまたはブロックを、削除、移動、追加、分割、結合、および／または変形してもよい。これらのプロセスまたはブロックは各々、多様な異なるやり方で実現し得る。また、プロセスまたはブロックは、連続して実行されるものとして示されている場合があるが、そうではなくこれらのプロセスまたはブロックを並列に実行してもよくまたは異なる時間に実行してもよい。
【０１２０】
本明細書に示す本発明の教示は、必ずしも上記システムに適用される訳ではなく、その他のシステムに適用することができる。上記さまざまな実施の形態の要素および動作を組合わせてさらに他の実施の形態を示すことができる。
【０１２１】
本発明のいくつかの実施の形態について述べてきたが、これらの実施の形態は専ら例示を目的として示したものであり本開示の範囲を制限することを意図したものでなはい。実際、本明細書に記載の新しい方法およびシステムは、他のさまざまな形態で実現し得る。さらに、本明細書に記載の方法およびシステムの形態についてのさまざまな省略、置換え、および変更は、本開示の精神から逸脱することなく行ない得る。以下の請求項およびその均等物は、本開示の範囲および精神に属するこのような形態または変形を包含することを意図している。
【図１】
2020017725.tif 000004
【図２Ａ】
2020017725.tif 000005
【図２Ｂ】
2020017725.tif 000006
【図２Ｃ】
2020017725.tif 000007
【図３】
2020017725.tif 000008
【図４】
2020017725.tif 000009
【図５】
2020017725.tif 000010
【図６】
2020017725.tif 000011
【図７】
2020017725.tif 000012
【図８】
2020017725.tif 000013
【図９】
2020017725.tif 000014
【図１０】
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【図１１】
2020017725.tif 000016
【図１２Ａ】
2020017725.tif 000017
【図１２Ｂ】
2020017725.tif 000018
【図１３】
2020017725.tif 000019
【図１４】
2020017725.tif 000020
【図１５】
2020017725.tif 000021
【図１６】
2020017725.tif 000022
【図１７】
2020017725.tif 000023
【図１８】
2020017725.tif 000024
【図１９】
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【図２０】
2020017725.tif 000026
【図２１】
2020017725.tif 000027
【図２２】
2020017725.tif 000028
【図２３Ａ】
2020017725.tif 000029
【図２３Ｂ】
2020017725.tif 000030
【図２４Ａ】
2020017725.tif 000031
【図２４Ｂ】
2020017725.tif 000032
【図２５Ａ】
2020017725.tif 000033
【図２５Ｂ】
2020017725.tif 000034
【図２５Ｃ】
2020017725.tif 000035
【図２５Ｄ】
2020017725.tif 000036
【図２６Ａ】
2020017725.tif 000037
【図２６Ｂ】
2020017725.tif 000038
【図２７】
2020017725.tif 000039
【図２８】
2020017725.tif 000040
【手続補正書】
【提出日】令和1年8月14日(2019.8.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
スイッチング装置を製造するための方法であって、
複数の素子を形成して、第１端部素子と第２端部素子とを含むステップと、
前記複数の素子を、第１の端子と第２の端子との間に直列接続させるステップとを備え、前記第１端部素子は前記第１の端子に電気的に接続され、前記第２端部素子は前記第２の端子に電気的に接続され、各素子はパラメータを有し、前記第１端部素子から、最小パラメータ値に対応する前記第１端部素子と前記第２端部素子との間の素子までの前記複数の素子の少なくとも半分に対して、強度が減少するパラメータ値の分布を、前記複数の素子が与え、前記最小パラメータ値は、前記第２端部素子の前記パラメータ値よりも小さく、前記第１端部素子の前記パラメータ値は、前記第２端部素子の前記パラメータ値以上である、方法。
【請求項２】
前記複数の素子を形成するステップは、前記パラメータ値の前記分布が、接続された複数の素子の間で所望の電圧降下プロファイルを提供するように調整される、請求項１に記載の方法。
【請求項３】
前記所望の電圧降下プロファイルは、ほぼ均一の電圧降下プロファイルを含む、請求項２に記載の方法。
【請求項４】
前記複数の素子を形成するステップは、前記パラメータ値の前記分布が、接続された複数の素子の間で所望の容量プロファイルを提供するように調整される、請求項１に記載の方法。
【請求項５】
前記所望の容量プロファイルは、ほぼ均一の容量プロファイルを含む、請求項４に記載の方法。
【請求項６】
前記複数の素子を形成するステップは、複数のトランジスタを形成するステップを含み、前記複数のトランジスタの各々は、活性領域と、前記活性領域上に形成されたソースコンタクトとドレインコンタクトとゲートとを有する、請求項１に記載の方法。
【請求項７】
前記複数のトランジスタを形成するステップは、複数のシリコンオンインシュレータトランジスタの各々を形成するステップを含む、請求項６に記載の方法。
【請求項８】
前記複数のトランジスタを形成するステップは、前記パラメータがゲート幅を含むように調整される、請求項６に記載の方法。
【請求項９】
前記複数のトランジスタを形成するステップは、前記複数のトランジスタの各々をフィンガ構成を有するように形成するステップを含み、前記ゲートは、複数の矩形状のゲートフィンガを含み、各ゲートフィンガは、前記ソースコンタクトの矩形状ソースフィンガと、前記ドレインコンタクトの矩形状ドレインフィンガとの間にある、請求項６に記載の方法。
【請求項１０】
前記複数のトランジスタを形成するステップは、前記パラメータが、前記ゲートに関連する複数のフィンガを含むように調整される、請求項９に記載の方法。
【請求項１１】
前記複数の素子を形成するステップは、複数のダイオードのそれぞれを形成するステップを含む、請求項１に記載の方法。
【請求項１２】
前記複数の素子を形成するステップは、複数の微小電気機械システム（ＭＥＭＳ）のそれぞれを形成するステップを含む、請求項１に記載の方法。
【請求項１３】
前記複数の素子を形成するステップは、前記第１端部素子の前記パラメータ値が、前記第２端部素子の前記パラメータ値よりも大きくなるように調整される、請求項１に記載の方法。
【請求項１４】
前記複数の素子を形成するステップは、前記第１端部素子の前記パラメータ値が、前記第２端部素子の前記パラメータ値とほぼ等しくなるように調整される、請求項１に記載の方法。
【請求項１５】
前記パラメータ値の前記分布は、ほぼ対称である、請求項１４に記載の方法。
【請求項１６】
半導体ダイを製造するための方法であって、前記方法は、
半導体基板を準備または形成するステップと、
前記半導体基板に回路を実装するステップとを備え、前記回路を実装するステップは、複数の素子を形成して、第１端部素子と第２端部素子とを含むステップを含み、
前記回路を実装するステップは、さらに、前記複数の素子を、第１の端子と第２の端子との間に電気的に直列に接続させるステップを含み、前記第１端部素子は前記第１の端子に電気的に接続され、前記第２端部素子は前記第２の端子に電気的に接続され、各素子はパラメータを有し、前記第１端部素子から、最小パラメータ値に対応する前記第１端部素子と前記第２端部素子との間の素子までの前記複数の素子の少なくとも半分に対して、強度が減少するパラメータ値の分布を、前記複数の素子が与え、前記最小パラメータ値は、前記第２端部素子の前記パラメータ値よりも小さく、前記第１端部素子の前記パラメータ値は、前記第２端部素子の前記パラメータ値以上である、方法。
【請求項１７】
前記半導体基板を準備または形成するステップは、シリコンオンインシュレータ基板を準備または形成するステップを含む、請求項１６に記載の方法。
【請求項１８】
前記複数の素子を形成するステップは、複数のトランジスタのそれぞれ、複数のダイオードのそれぞれ、または、微小電気機械システム（ＭＥＭＳ）のそれぞれを、前記シリコンオンインシュレータ基板に形成するステップを含む、請求項１６に記載の方法。
【請求項１９】
前記前記半導体基板に実装される前記回路は、スイッチング回路を含む、請求項１６に記載の方法。
【請求項２０】
高周波モジュールを製造するための方法であって、前記方法は、
パッケージング基板を準備または形成するステップと、
前記パッケージング基板上に回路を実装するステップとを備え、前記回路は、第１端部素子と第２端部素子とを含む複数の素子を含み、前記回路は、さらに、第１の端子と第２の端子との間に電気的に直列に接続された複数の素子を含み、前記第１端部素子は前記第１の端子に電気的に接続され、前記第２端部素子は前記第２の端子に電気的に接続され、各素子は、パラメータを有し、前記第１端部素子から、最小パラメータ値に対応する前記第１端部素子と前記第２端部素子との間の素子までの前記複数の素子の少なくとも半分に対して、強度が減少するパラメータ値の分布を、前記複数の素子が与え、前記最小パラメータ値は、前記第２端部素子の前記パラメータ値よりも小さく、前記第１端部素子の前記パラメータ値は、前記第２端部素子の前記パラメータ値以上である、方法。
【手続補正書】
【提出日】令和1年8月27日(2019.8.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
スイッチング装置を製造するための方法であって、
複数の素子を形成して、第１端部素子と第２端部素子とを含むステップと、
前記複数の素子を、第１の端子と第２の端子との間に直列接続させるステップとを備え、前記第１端部素子は前記第１の端子に電気的に接続され、前記第２端部素子は前記第２の端子に電気的に接続され、各素子はパラメータを有し、前記第１端部素子から、最小パラメータ値に対応する前記第１端部素子と前記第２端部素子との間の素子までの前記複数の素子の少なくとも半分に対して、強度が減少するパラメータ値の分布を、前記複数の素子が与え、前記最小パラメータ値は、前記第２端部素子の前記パラメータ値よりも小さく、前記第１端部素子の前記パラメータ値は、前記第２端部素子の前記パラメータ値以上である、方法。
【請求項２】
前記複数の素子を形成するステップは、前記パラメータ値の前記分布が、接続された複数の素子の間で所望の電圧降下プロファイルを提供するように調整される、請求項１に記載の方法。
【請求項３】
前記所望の電圧降下プロファイルは、ほぼ均一の電圧降下プロファイルを含む、請求項２に記載の方法。
【請求項４】
前記複数の素子を形成するステップは、前記パラメータ値の前記分布が、接続された複数の素子の間で所望の容量プロファイルを提供するように調整される、請求項１に記載の方法。
【請求項５】
前記所望の容量プロファイルは、ほぼ均一の容量プロファイルを含む、請求項４に記載の方法。
【請求項６】
前記複数の素子を形成するステップは、複数のトランジスタを形成するステップを含み、前記複数のトランジスタの各々は、活性領域と、前記活性領域上に形成されたソースコンタクトとドレインコンタクトとゲートとを有する、請求項１に記載の方法。
【請求項７】
前記複数のトランジスタを形成するステップは、複数のシリコンオンインシュレータトランジスタの各々を形成するステップを含む、請求項６に記載の方法。
【請求項８】
前記複数のトランジスタを形成するステップは、前記パラメータがゲート幅を含むように調整される、請求項６に記載の方法。
【請求項９】
前記複数のトランジスタを形成するステップは、前記複数のトランジスタの各々をフィンガ構成を有するように形成するステップを含み、前記ゲートは、複数の矩形状のゲートフィンガを含み、各ゲートフィンガは、前記ソースコンタクトの矩形状ソースフィンガと、前記ドレインコンタクトの矩形状ドレインフィンガとの間にある、請求項６に記載の方法。
【請求項１０】
前記複数のトランジスタを形成するステップは、前記パラメータが、前記ゲートに関連する複数のフィンガを含むように調整される、請求項９に記載の方法。
【請求項１１】
前記複数の素子を形成するステップは、複数のダイオードのそれぞれを形成するステップを含む、請求項１に記載の方法。
【請求項１２】
前記複数の素子を形成するステップは、複数の微小電気機械システム（ＭＥＭＳ）のそれぞれを形成するステップを含む、請求項１に記載の方法。
【請求項１３】
前記複数の素子を形成するステップは、前記第１端部素子の前記パラメータ値が、前記第２端部素子の前記パラメータ値よりも大きくなるように調整される、請求項１に記載の方法。
【請求項１４】
前記複数の素子を形成するステップは、前記第１端部素子の前記パラメータ値が、前記第２端部素子の前記パラメータ値とほぼ等しくなるように調整される、請求項１に記載の方法。
【請求項１５】
前記パラメータ値の前記分布は、ほぼ対称である、請求項１４に記載の方法。
【請求項１６】
半導体ダイを製造するための方法であって、前記方法は、
半導体基板を準備または形成するステップと、
前記半導体基板に回路を実装するステップとを備え、前記回路を実装するステップは、複数の素子を形成して、第１端部素子と第２端部素子とを含むステップを含み、
前記回路を実装するステップは、さらに、前記複数の素子を、第１の端子と第２の端子との間に電気的に直列に接続させるステップを含み、前記第１端部素子は前記第１の端子に電気的に接続され、前記第２端部素子は前記第２の端子に電気的に接続され、各素子はパラメータを有し、前記第１端部素子から、最小パラメータ値に対応する前記第１端部素子と前記第２端部素子との間の素子までの前記複数の素子の少なくとも半分に対して、強度が減少するパラメータ値の分布を、前記複数の素子が与え、前記最小パラメータ値は、前記第２端部素子の前記パラメータ値よりも小さく、前記第１端部素子の前記パラメータ値は、前記第２端部素子の前記パラメータ値以上である、方法。
【請求項１７】
前記半導体基板を準備または形成するステップは、シリコンオンインシュレータ基板を準備または形成するステップを含む、請求項１６に記載の方法。
【請求項１８】
前記複数の素子を形成するステップは、複数のトランジスタのそれぞれ、複数のダイオードのそれぞれ、または、微小電気機械システム（ＭＥＭＳ）のそれぞれを、前記シリコンオンインシュレータ基板に形成するステップを含む、請求項１７に記載の方法。
【請求項１９】
前記半導体基板に実装される前記回路は、スイッチング回路を含む、請求項１６に記載の方法。
【請求項２０】
高周波モジュールを製造するための方法であって、前記方法は、
パッケージング基板を準備または形成するステップと、
前記パッケージング基板上に回路を実装するステップとを備え、前記回路は、第１端部素子と第２端部素子とを含む複数の素子を含み、前記回路は、さらに、第１の端子と第２の端子との間に電気的に直列に接続された複数の素子を含み、前記第１端部素子は前記第１の端子に電気的に接続され、前記第２端部素子は前記第２の端子に電気的に接続され、各素子は、パラメータを有し、前記第１端部素子から、最小パラメータ値に対応する前記第１端部素子と前記第２端部素子との間の素子までの前記複数の素子の少なくとも半分に対して、強度が減少するパラメータ値の分布を、前記複数の素子が与え、前記最小パラメータ値は、前記第２端部素子の前記パラメータ値よりも小さく、前記第１端部素子の前記パラメータ値は、前記第２端部素子の前記パラメータ値以上である、方法。
【外国語明細書】
2020017725000001.pdf