(57)【要約】【課題】埋め込み拡散層を備えた半導体装置において、プロセスフローを短縮した製造方法を提供する。【解決手段】半導体基板の第１の主面上に設けられた第１導電型のエピタキシャル層と、エピタキシャル層の最表面から内部にかけて設けられた第１導電型の第１の半導体領域と、その底面から半導体基板の内部にかけて設けられた第２導電型の第３の半導体領域とを備えた半導体装置の製造方法であって、少なくともソース領域、ドレイン領域およびゲート電極が形成された状態の半導体基板を、第１の主面とは反対側の第２の主面を研磨して、半導体基板の厚みを薄くする工程（ａ）と、研磨後の半導体基板の第２の主面側から第２導電型の不純物のイオン注入を行い、第３の半導体領域を形成する工程（ｂ）と、を備えている。【選択図】図１
2020017564.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の第１の主面上に設けられた第１導電型のエピタキシャル層と、
前記エピタキシャル層の最表面から内部にかけて設けられた第１導電型の第１の半導体領域と、
前記第１の半導体領域の側面に接して設けられた第２導電型の第２の半導体領域と、
前記第１の半導体領域の上層部に選択的に設けられた第２導電型のソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記第１の半導体領域上に、ゲート絶縁膜を介して設けられたゲート電極と、
前記第１の半導体領域の底面から前記半導体基板の内部にかけて設けられた第２導電型の第３の半導体領域と、を備えた半導体装置の製造方法であって、
（ａ）少なくとも前記ソース領域、前記ドレイン領域および前記ゲート電極が形成された状態の前記半導体基板を、前記第１の主面とは反対側の第２の主面を研磨して、前記半導体基板の厚みを薄くする工程と、
（ｂ）研磨後の前記半導体基板の前記第２の主面側から第２導電型の不純物のイオン注入を行い、前記第３の半導体領域を形成する工程と、を備え、
前記工程（ｂ）は、
（ｂ−１）前記第３の半導体領域の第２導電型の不純物濃度が、前記第２の半導体領域の不純物濃度よりも高くなるようにイオン注入を行う工程を含む、半導体装置の製造方法。
【請求項２】
第１導電型の半導体基板と、
前記半導体基板の第１の主面の最表面から内部にかけて設けられた第１導電型の第１の半導体領域と、
前記第１の半導体領域の側面に接して設けられた第２導電型の第２の半導体領域と、
前記第１の半導体領域の上層部に選択的に設けられた第２導電型のソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記第１の半導体領域上に、ゲート絶縁膜を介して設けられたゲート電極と、
前記第１の半導体領域の底面から前記半導体基板の内部にかけて設けられた第２導電型の第３の半導体領域と、備えた半導体装置の製造方法であって、
（ａ）少なくとも前記ソース領域、前記ドレイン領域および前記ゲート電極が形成された状態の前記半導体基板を、前記第１の主面とは反対側の第２の主面を研磨して、前記半導体基板の厚みを薄くする工程と、
（ｂ）研磨後の前記半導体基板の前記第２の主面側から第２導電型の不純物のイオン注入を行い、前記第３の半導体領域を形成する工程と、を備え、
前記工程（ｂ）は、
（ｂ−１）前記第３の半導体領域の第２導電型の不純物濃度が、前記第２の半導体領域の不純物濃度よりも高くなるようにイオン注入を行う工程を含む、半導体装置の製造方法。
【請求項３】
前記半導体装置は、
前記第２の半導体領域の底面に接すると共に、前記第３の半導体領域の端縁部に接する第２導電型の第４の半導体領域を備え、
前記工程（ｂ）は、
前記第３の半導体領域を形成すると共に、前記第４の半導体領域を形成する工程を含み、
前記工程（ｂ−１）は、
前記第４の半導体領域の第２導電型の不純物濃度が、前記第２の半導体領域の不純物濃度よりも高くなるようにイオン注入を行う工程を含む、請求項１または請求項２記載の半導体装置の製造方法。
【請求項４】
前記半導体装置は、
研磨後の前記半導体基板の前記第２の主面の最表面から内部にかけて設けられた第１導電型の半導体層を、さらに備え、
（ｃ）研磨後の前記半導体基板の前記第２の主面側から第１導電型の不純物のイオン注入を行い、前記第２の主面の表面内に前記半導体基板よりも不純物濃度が高い前記半導体層形成する工程をさらに備える、請求項１から請求項３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
請求項１から請求項４の何れか１項に記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、を備えた電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、埋め込み拡散層を備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
高電位の主電源端子と低電位の主電源端子との間に、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などのスイッチングデバイスをトーテムポール接続し、その接続ノードが出力端子となるインバータでは、高電位側のスイッチングデバイスを制御する制御回路は、いわゆるＨＶＩＣ（高電圧集積回路：High Voltage Integrated Circuit）であり、低電位側のスイッチングデバイスを制御する制御回路、いわゆるＬＶＩＣ（低電圧集積回路：Low Voltage Integrated Circuit）よりも、高い電位を基準電位として動作する。
【０００３】
ＨＶＩＣに使用するシリコン（Ｓｉ）ウエハは、Ｐ型不純物を含むＰ型基板を用いる場合が多く、Ｐ型基板とＰ型ウエル領域との電気的な分離および寄生バイポーラトランジスタの動作抑制のため、例えば、特許文献１に開示されるように、Ｐ型ウエル領域の下に埋め込み不純物領域または埋め込み拡散層と呼称されるＮ型の拡散層が形成される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−３４９２９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一般的には、Ｐ型基板の表面内に埋め込み拡散層を形成した後、Ｐ型基板上にＭＯＳＦＥＴ等を形成するエピタキシャル層を成長させることとなる。このため、プロセスフローが長くなり、製造コストが増加する問題があった。
【０００６】
本発明は上記のような問題を解決するためになされたものであり、埋め込み拡散層を備えた半導体装置において、プロセスフローを短縮した製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置の製造方法は、第１導電型の半導体基板と、前記半導体基板の第１の主面上に設けられた第１導電型のエピタキシャル層と、前記エピタキシャル層の最表面から内部にかけて設けられた第１導電型の第１の半導体領域と、前記第１の半導体領域の側面に接して設けられた第２導電型の第２の半導体領域と、前記第１の半導体領域の上層部に選択的に設けられた第２導電型のソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記第１の半導体領域上に、ゲート絶縁膜を介して設けられたゲート電極と、前記第１の半導体領域の底面から前記半導体基板の内部にかけて設けられた第２導電型の第３の半導体領域と、を備えた半導体装置の製造方法であって、少なくとも前記ソース領域、前記ドレイン領域および前記ゲート電極が形成された状態の前記半導体基板を、前記第１の主面とは反対側の第２の主面を研磨して、前記半導体基板の厚みを薄くする工程（ａ）と、研磨後の前記半導体基板の前記第２の主面側から第２導電型の不純物のイオン注入を行い、前記第３の半導体領域を形成する工程（ｂ）と、を備え、前記工程（ｂ）は、前記第３の半導体領域の第２導電型の不純物濃度が、前記第２の半導体領域の不純物濃度よりも高くなるようにイオン注入を行う工程（ｂ−１）を含んでいる。
【発明の効果】
【０００８】
ウエハプロセスの最終段階で半導体基板の裏面側から第２導電型の不純物のイオン注入を行って第３の半導体領域を形成するので、プロセスフローが簡略化され、製造コストを低減できる。
【図面の簡単な説明】
【０００９】
【図１】本発明に係る実施の形態１の半導体装置の構成を示す断面図である。
【図２】本発明に係る実施の形態１の半導体装置の製造方法を説明する断面図である。
【図３】本発明に係る実施の形態１の半導体装置の製造方法を説明する断面図である。
【図４】本発明に係る実施の形態１の半導体装置の製造方法を説明する断面図である。
【図５】本発明に係る実施の形態２の半導体装置の構成を示す断面図である。
【図６】本発明に係る実施の形態２の半導体装置の製造方法を説明する断面図である。
【図７】本発明に係る実施の形態２の半導体装置の製造方法を説明する断面図である。
【図８】本発明に係る実施の形態２の半導体装置の製造方法を説明する断面図である。
【図９】本発明に係る実施の形態３の半導体装置の構成を示す断面図である。
【図１０】本発明に係る実施の形態３の半導体装置の製造方法を説明する断面図である。
【図１１】本発明に係る実施の形態３の半導体装置の製造方法を説明する断面図である。
【図１２】本発明に係る実施の形態３の半導体装置の製造方法を説明する断面図である。
【図１３】本発明に係る実施の形態３の半導体装置の製造方法を説明する断面図である。
【図１４】本発明に係る実施の形態４の半導体装置の構成を示す断面図である。
【図１５】本発明に係る実施の形態４の半導体装置の製造方法を説明する断面図である。
【図１６】本発明に係る実施の形態４の半導体装置の製造方法を説明する断面図である。
【図１７】本発明に係る実施の形態４の半導体装置の製造方法を説明する断面図である。
【図１８】本発明に係る実施の形態４の半導体装置の製造方法を説明する断面図である。
【図１９】本発明に係る実施の形態５の電力変換システムの構成を示すブロック図である。
【発明を実施するための形態】
【００１０】
＜実施の形態１＞
図１は、本発明に係る実施の形態１のＭＯＳＦＥＴ１００の構成を示す断面図である。図１に示すようにＭＯＳＦＥＴ１００は、Ｐ型（第１導電型）不純物を比較的低濃度（Ｐ−）に含むシリコン基板等の半導体基板１上に形成されたＰ型のエピタキシャル層３上に設けられている。
【００１１】
エピタキシャル層３の最表面から内部にかけてＰ型不純物を含むウエル領域５（第１の半導体領域）が選択的に設けられ、ウエル領域５の側面に接するようにＮ型（第２導電型）不純物を含むウエル領域４（第２の半導体領域）が設けられている。また、ウエル領域５の底面から半導体基板１の内部にかけて、Ｎ型不純物を比較的高濃度（Ｎ＋）に含む埋め込み拡散層２（第３の半導体領域）が設けられている。なお、埋め込み拡散層２の不純物濃度は、ウエル領域４よりも高く、５×１０１３〜５×１０１４／ｃｍ３となっている。
【００１２】
ウエル領域５の上層部には、Ｎ型不純物を比較的高濃度（Ｎ＋）に含むソース領域２１およびドレイン領域２２が選択的に設けられ、ドレイン領域２２は、Ｎ型不純物を比較的高濃度（Ｎ＋）に含む素子分離領域２４の上層部に設けられている。また、ウエル領域５の上層部には、Ｐ型不純物を比較的高濃度（Ｐ＋）に含むバックゲート領域２３が選択的に設けられている。なお、上記では、不純物の導電型に関して、Ｐ型を「第１導電型」、Ｎ型を「第２導電型」として定義したが、逆の定義でも構わない。
【００１３】
また、エピタキシャル層３上には、素子分離のための素子分離絶縁膜７が選択的に形成され、ソース領域２１、ドレイン領域２２およびバックゲート領域２３は、素子分離絶縁膜７によって分離されている。素子分離絶縁膜７は、ＬＯＣＯＳ(Local Oxidation of Silicon)法またはＳＴＩ(Shallow Trench Isolation)法によって形成することができるが、素子分離絶縁膜７は必須ではない。
【００１４】
素子分離領域２４は、ドレイン領域２２を含むと共に、ソース領域２１とドレイン領域２２との間の素子分離絶縁膜７の下部も含むように設けられている。また、ソース領域２１とドレイン領域２２との間の素子分離絶縁膜７の一部上部からソース領域２１の一部上部にかけてはゲート電極１５が設けられている。ゲート電極１５は、ウエル領域５の上部ではゲート絶縁膜１６を介して設けられており、ゲート絶縁膜１６は、素子分離領域２４の端縁部からソース領域２１の端縁部にかけて延在している。ＭＯＳＦＥＴ１００の動作時には、ゲート絶縁膜１６の下部の素子分離領域２４の端縁部とソース領域２１の端縁部との間のウエル領域５の内部にチャネルが形成されることとなる。
【００１５】
なお、素子分離絶縁膜７を設けない場合は、ソース領域２１とドレイン領域２２との間のウエル領域５上に、ゲート絶縁膜１６を介してゲート電極１５が設けられることとなり、ゲート絶縁膜１６の下部のソース領域２１の端縁部とドレイン領域２２の端縁部との間のウエル領域５の内部にチャネルが形成されることとなる。
【００１６】
エピタキシャル層３上には、ゲート電極１５および素子分離絶縁膜７を覆うように層間絶縁膜８が設けられ、層間絶縁膜８を貫通してソース領域２１、ドレイン領域２２およびバックゲート領域２３にそれぞれ達するように、ソース電極９、ドレイン電極１０およびバックゲート電極１１が設けられている。
【００１７】
そして、ソース電極９、ドレイン電極１０およびバックゲート電極１１上を含め、層間絶縁膜８上には、絶縁膜のパッシベーション膜１２が設けられている。また、パッシベーション膜１２が設けられた側とは反対側の半導体基板１の裏面には、空乏層の伸びをストップさせてパンチスルーを防止するパンチスルーストッパーとして、Ｐ型不純物を比較的高濃度（Ｐ＋）に含む半導体層６（第５の半導体領域）が設けられている。
【００１８】
半導体層６を設けることで、耐圧を確保することができる。なお、半導体層６のＰ型不純物の不純物濃度は、半導体基板１の不純物濃度よりも高く、１×１０１６〜１×１０１７／ｃｍ３となっている。
【００１９】
埋め込み拡散層２は、エピタキシャル層３の最表面から１０μｍ程度の深さの位置に形成されており、エピタキシャル層３の中に形成されたウエル領域４と繋がっている。これにより、エピタキシャル層３の中に形成されたウエル領域５と半導体基板１とが電気的に分離されている。
【００２０】
次に、ＭＯＳＦＥＴ１００の製造方法について図２〜図４を用いて説明する。まず、図２に示す工程において、Ｐ型の半導体基板１の第１の主面（前面）上に、Ｐ型のエピタキシャル層３を形成する。エピタキシャル層３の厚さは１０μｍ程度とし、エピタキシャル層３の上面から、イオン注入によりＰ型不純物を選択的に注入して、Ｐ型のウエル領域５を形成し、さらに、イオン注入によりＮ型不純物を選択的に注入して、ウエル領域５の側面に接するＮ型のウエル領域４を形成する。
【００２１】
その後、ウエル領域５の上層部にイオン注入により選択的に素子分離領域２４を形成し、エピタキシャル層３上にＬＯＣＯＳ法またはＳＴＩ法によって素子分離絶縁膜７を選択的に形成する。そして、素子分離絶縁膜７が形成されていない領域に、イオン注入により選択的にソース領域２１、ドレイン領域２２およびバックゲート領域２３を形成する。なお、素子分離絶縁膜７形成後に、エピタキシャル層３上にシリコン酸化膜を形成し、ソース領域２１の形成後に、素子分離領域２４の端縁部からソース領域２１の端縁部にかけてシリコン酸化膜が残るようにシリコン酸化膜を選択的に除去して、ゲート絶縁膜１６を形成する。
【００２２】
次に、ゲート絶縁膜１６上から素子分離絶縁膜７の一部上部にかけてゲート電極１５を形成した後、ゲート電極１５および素子分離絶縁膜７を覆うように、例えばシリコン酸化膜で層間絶縁膜８を形成する。
【００２３】
次に、層間絶縁膜８を貫通してソース領域２１、ドレイン領域２２およびバックゲート領域２３に達するコンタクトホールを形成し、コンタクトホールを埋め込むように層間絶縁膜８上に導体膜を形成する。この際、ゲート電極１５に達するコンタクトホールも形成され、そこにも導体膜が埋め込まれるが、図示は省略している。
【００２４】
次に、導体膜をパターニングして、ソース電極９、ドレイン電極１０およびバックゲート電極１１を形成し、これらを覆うように、例えば、シリコン酸化膜でパッシベーション膜１２を形成する。層間絶縁膜８およびパッシベーション膜１２の合計の厚さは、１０μｍ程度である。
【００２５】
なお、上述したＭＯＳＦＥＴ１００の各構成の製造には半導体装置の分野で公知の従来技術を用いることができ、不純物の種類、不純物濃度、不純物層の厚さ等も、当業者であれば適宜に決定することができるので、詳細な説明は省略する。
【００２６】
次に、パッシベーション膜１２上を粘着テープなどで保護して、極薄ウェハ形成技術を用いて半導体基板１の第２の主面（裏面）を研磨することで、図３に示すように半導体基板１の厚さを５〜１０μｍ程度とする。
【００２７】
その後、図４に示す工程において、半導体基板１の裏面側からＮ型不純物のイオン注入を行い、半導体基板１の裏面から１０μｍ程度の位置に、埋め込み拡散層２を選択的に形成する。このイオン注入においては、Ｎ型不純物として例えばリン（Ｐ）を使用し、注入エネルギーは、５ＭｅＶ程度は必要である。
【００２８】
なお、Ｎ型不純物として水素（プロトン）を使用する場合、約２ＭｅＶの注入エネルギーでシリコン基板中のプロトンの飛程距離は３０μｍ程度なので、半導体基板１の厚さは３０μｍ程度とし、半導体基板１の裏面から３０μｍ程度の位置に、埋め込み拡散層２を形成するようにしても良い。
【００２９】
最後に、半導体基板１の裏面側からＰ型不純物のイオン注入を行い、半導体基板１の裏面の表面内にパンチスルーストッパーとしての半導体層６を形成することで、図１に示したＭＯＳＦＥＴ１００を得る。
【００３０】
以上説明した実施の形態１の半導体装置の製造方法では、ＭＯＳＦＥＴ１００の各構成を形成した後、ウエハプロセスの最終段階で半導体基板１の裏面側からＮ型不純物のイオン注入を行い、埋め込み拡散層２を形成するので、プロセスフローが簡略化され、製造コストを低減できる。また、半導体基板１の前面からの距離が深い位置に埋め込み拡散層２を形成する必要がある場合には、従来の製造方法ではエピタキシャル層を厚く形成することが必要となり、プロセスフローがさらに長くなるが、半導体基板１の裏面側からイオン注入によって埋め込み拡散層２を形成する方法では、プロセスフローが長くなることはない。このように従来の製造方法を採用できない場合の代替の製造方法としても、本実施の形態１の製造方法は有効である。
【００３１】
また、図１に示したＭＯＳＦＥＴ１００では、埋め込み拡散層２を有することで、ウエル領域５と半導体基板１とが電気的に分離され、基板電位とは独立したバックゲート電位を与えることができる。
【００３２】
＜実施の形態２＞
図５は、本発明に係る実施の形態２のＭＯＳＦＥＴ２００の構成を示す断面図である。なお、図５においては、図１を用いて説明したＭＯＳＦＥＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００３３】
図５に示すようにＭＯＳＦＥＴ２００は、半導体基板１上にはエピタキシャル層３を有さず、ＭＯＳＦＥＴ２００の各構成は、半導体基板１上に設けられている。すなわち、半導体基板１の第１の主面（前面）の最表面から内部にかけてＰ型不純物を含むウエル領域５が選択的に設けられ、ウエル領域５の側面に接するようにＮ型不純物を含むウエル領域４が設けられている。また、ウエル領域５の底面に接するように、半導体基板１の内部には、Ｎ型不純物を比較的高濃度（Ｎ＋）に含む埋め込み拡散層２が設けられている。ウエル領域５の上層部には、ソース領域２１、ドレイン領域２２、バックゲート領域２３および素子分離領域２４が設けられている。
【００３４】
また、半導体基板１の第１の主面上には、素子分離のための素子分離絶縁膜７が選択的に形成され、ソース領域２１、ドレイン領域２２およびバックゲート領域２３は、素子分離絶縁膜７によって分離されている。
【００３５】
半導体基板１上には、ゲート電極１５および素子分離絶縁膜７を覆うように層間絶縁膜８が設けられ、層間絶縁膜８を貫通してソース領域２１、ドレイン領域２２およびバックゲート領域２３にそれぞれ達するように、ソース電極９、ドレイン電極１０およびバックゲート電極１１が設けられている。
【００３６】
埋め込み拡散層２は、半導体基板１の第１の主面の最表面から１０μｍ程度の深さの位置に形成されており、半導体基板１の中に形成されたウエル領域４と繋がっている。これにより、半導体基板１の中に形成されたウエル領域５と埋め込み拡散層２の下部の半導体基板１とが電気的に分離されている。
【００３７】
次に、ＭＯＳＦＥＴ２００の製造方法について図６〜図８を用いて説明する。まず、図６に示す工程において、Ｐ型の半導体基板１の第１の主面（前面）から、イオン注入によりＰ型不純物を選択的に注入して、Ｐ型のウエル領域５を形成し、さらに、イオン注入によりＮ型不純物を選択的に注入して、ウエル領域５の側面に接するＮ型のウエル領域４を形成する。
【００３８】
なお、ウエル領域５の上層部に形成されるソース領域２１等の不純物領域および半導体基板１の第１の主面上に形成される層間絶縁膜８、ソース電極９等の形成工程は、図２を用いて説明したＭＯＳＦＥＴ１００の形成工程と同じであるので、説明は省略する。
【００３９】
次に、パッシベーション膜１２上を粘着テープなどで保護して、極薄ウェハ形成技術を用いて半導体基板１の第２の主面（裏面）を研磨することで、図７に示すように半導体基板１の厚さを２０μｍ程度とする。
【００４０】
その後、図８に示す工程において、半導体基板１の裏面側からＮ型不純物のイオン注入を行い、半導体基板１の裏面から１０μｍ程度の位置に、埋め込み拡散層２を選択的に形成する。このイオン注入においては、Ｎ型不純物として例えばリン（Ｐ）を使用し、注入エネルギーは、５ＭｅＶ程度は必要である。
【００４１】
なお、Ｎ型不純物として水素（プロトン）を使用する場合、約２ＭｅＶの注入エネルギーでシリコン基板中のプロトンの飛程距離は３０μｍ程度なので、半導体基板１の厚さは３０μｍ程度とし、半導体基板１の裏面から３０μｍ程度の位置に、埋め込み拡散層２を形成するようにしても良い。
【００４２】
最後に、半導体基板１の裏面側からＰ型不純物のイオン注入を行い、半導体基板１の裏面の表面内にパンチスルーストッパーとしての半導体層６を形成することで、図５に示したＭＯＳＦＥＴ２００を得る。
【００４３】
以上説明した実施の形態２の半導体装置の製造方法では、ＭＯＳＦＥＴ２００の各構成を形成した後、ウエハプロセスの最終段階で半導体基板１の裏面側からＮ型不純物のイオン注入を行い、埋め込み拡散層２を形成するので、プロセスフローが簡略化され、製造コストを低減できる。
【００４４】
また、半導体基板１上にエピタキシャル層を形成しないので、プロセスフローがさらに簡略化され、製造コストをさらに低減できる。
【００４５】
また、従来の製造方法を採用できない場合の代替の製造方法としても、本実施の形態２の製造方法は有効であることは、実施の形態１と同じである。
【００４６】
また、図４に示したＭＯＳＦＥＴ２００では、埋め込み拡散層２を有することで、ウエル領域５と半導体基板１とが電気的に分離され、基板電位とは独立したバックゲート電位を与えることができる。
【００４７】
＜実施の形態３＞
図９は、本発明に係る実施の形態３のＭＯＳＦＥＴ２００の構成を示す断面図である。なお、図９においては、図１を用いて説明したＭＯＳＦＥＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００４８】
図９に示すようにＭＯＳＦＥＴ３００の各構成は、半導体基板１の第１の主面（前面）上に設けたエピタキシャル層３上に設けられており、この点において、実施の形態１のＭＯＳＦＥＴ１００と同様である。
【００４９】
そして、ウエル領域５の底面から半導体基板１の内部にかけて、Ｎ型不純物を比較的高濃度（Ｎ＋）に含む埋め込み拡散層２が設けられると共に、エピタキシャル層３内のウエル領域４の底面に接するように、Ｎ型不純物を比較的高濃度（Ｎ＋）に含む埋め込み拡散層１３（第４の半導体領域）が設けられている。
【００５０】
埋め込み拡散層２は、半導体基板１の第１の主面の最表面から１０μｍ程度の深さの位置に形成され、埋め込み拡散層１３は、埋め込み拡散層２よりもエピタキシャル層３の最表面からの距離が浅い位置に形成され、埋め込み拡散層２と繋がっている。これにより、エピタキシャル層３の中に形成されたウエル領域５と半導体基板１とが電気的に分離されている。なお、埋め込み拡散層２および１３の不純物濃度は、ウエル領域４よりも高く、５×１０１３〜５×１０１４／ｃｍ３となっている。
【００５１】
次に、ＭＯＳＦＥＴ３００の製造方法について図１０〜図１３を用いて説明する。まず、図１０に示す工程において、Ｐ型の半導体基板１の第１の主面（前面）上に、Ｐ型のエピタキシャル層３を形成する。エピタキシャル層３の厚さは１０μｍ程度とし、エピタキシャル層３の上面から、イオン注入によりＰ型不純物を選択的に注入して、Ｐ型のウエル領域５を形成する。
【００５２】
次に、イオン注入によりＮ型不純物を選択的に注入して、ウエル領域５の側面に接するＮ型のウエル領域４を形成する。この場合、ウエル領域４の形成領域は、エピタキシャル層３の厚み方向の全域に及ぶ必要はなく、ウエル領域４の下部にはエピタキシャル層３が残っていても良い。
【００５３】
なお、この後に、ウエル領域５の上層部に形成されるソース領域２１等の不純物領域および半導体基板１の第１の主面上に形成される層間絶縁膜８、ソース電極９等を形成して図１１に示す構成を得る。なお、これらの形成工程は、図２を用いて説明したＭＯＳＦＥＴ１００の形成工程と同じであるので、説明は省略する。
【００５４】
次に、パッシベーション膜１２上を粘着テープなどで保護して、極薄ウェハ形成技術を用いて半導体基板１の第２の主面（裏面）を研磨することで、図１２に示すように半導体基板１の厚さを５〜１０μｍ程度とする。
【００５５】
その後、図１３に示す工程において、半導体基板１の裏面側からＮ型不純物のイオン注入を行い、半導体基板１の裏面から１０μｍ程度の位置に、埋め込み拡散層２を選択的に形成する。このイオン注入においては、Ｎ型不純物として例えばリン（Ｐ）を使用し、注入エネルギーは、５ＭｅＶ程度は必要である。
【００５６】
なお、Ｎ型不純物として水素（プロトン）を使用する場合、約２ＭｅＶの注入エネルギーでシリコン基板中のプロトンの飛程距離は３０μｍ程度なので、半導体基板１の厚さは３０μｍ程度とし、半導体基板１の裏面から３０μｍ程度の位置に、埋め込み拡散層２を形成するようにしても良い。
【００５７】
また、同様に半導体基板１の裏面側からＮ型不純物のイオン注入を行い、半導体基板１の裏面から十数μｍ程度の位置に、埋め込み拡散層１３を選択的に形成する。この場合、埋め込み拡散層１３は、ウエル領域４に繋がると共に、埋め込み拡散層２にも繋がるように形成する。このイオン注入においては、Ｎ型不純物として例えばリン（Ｐ）を使用し、注入エネルギーは、５ＭｅＶ程度は必要である。
【００５８】
最後に、半導体基板１の裏面側からＰ型不純物のイオン注入を行い、半導体基板１の裏面の表面内にパンチスルーストッパーとしての半導体層６を形成することで、図９に示したＭＯＳＦＥＴ３００を得る。
【００５９】
以上説明した実施の形態３の半導体装置の製造方法では、ＭＯＳＦＥＴ３００の各構成を形成した後、ウエハプロセスの最終段階で半導体基板１の裏面側からＮ型不純物のイオン注入を行い、埋め込み拡散層２および１３を形成するので、プロセスフローが簡略化され、製造コストを低減できる。
【００６０】
また、埋め込み拡散層１３を形成するので、ウエル領域４の形成領域がエピタキシャル層３の厚み方向の全域に及ぶ必要がなく、ウエル領域４の形成が容易となる。また、ウエル領域４の形成に使用する注入イオンの加速エネルギーが下げられるため、結晶欠陥を低減できる効果もある。
【００６１】
また、従来の製造方法を採用できない場合の代替の製造方法としても、本実施の形態３の製造方法は有効であることは、実施の形態１と同じである。
【００６２】
また、図９に示したＭＯＳＦＥＴ３００では、埋め込み拡散層２および１２を有することで、ウエル領域５と半導体基板１とが電気的に分離され、基板電位とは独立したバックゲート電位を与えることができる。
【００６３】
＜実施の形態４＞
図１４は、本発明に係る実施の形態４のＭＯＳＦＥＴ４００の構成を示す断面図である。なお、図１４においては、図９を用いて説明したＭＯＳＦＥＴ３００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００６４】
図１４に示すようにＭＯＳＦＥＴ４００は、半導体基板１上にはエピタキシャル層３を有さず、ＭＯＳＦＥＴ４００の各構成は、半導体基板１上に設けられている。すなわち、半導体基板１の第１の主面（前面）の最表面から内部にかけてＰ型不純物を含むウエル領域５が選択的に設けられ、ウエル領域５の側面に接するようにＮ型不純物を含むウエル領域４が設けられている。また、ウエル領域５の底面に接するように、半導体基板１の内部には、Ｎ型不純物を比較的高濃度（Ｎ＋）に含む埋め込み拡散層２および１３が設けられている。ウエル領域５の上層部には、ソース領域２１、ドレイン領域２２、バックゲート領域２３および素子分離領域２４が設けられている。
【００６５】
また、半導体基板１の第１の主面上には、素子分離のための素子分離絶縁膜７が選択的に形成され、ソース領域２１、ドレイン領域２２およびバックゲート領域２３は、素子分離絶縁膜７によって分離されている。
【００６６】
半導体基板１上には、ゲート電極１５および素子分離絶縁膜７を覆うように層間絶縁膜８が設けられ、層間絶縁膜８を貫通してソース領域２１、ドレイン領域２２およびバックゲート領域２３にそれぞれ達するように、ソース電極９、ドレイン電極１０およびバックゲート電極１１が設けられている。
【００６７】
埋め込み拡散層２は、半導体基板１の第１の主面の最表面から１０μｍ程度の深さの位置に形成され、埋め込み拡散層１３は、埋め込み拡散層２よりも半導体基板１の第１の主面の最表面からの距離が浅い位置に形成され、埋め込み拡散層２と繋がっている。これにより、半導体基板１の中に形成されたウエル領域５と埋め込み拡散層２の下部の半導体基板１とが電気的に分離されている。
【００６８】
次に、ＭＯＳＦＥＴ４００の製造方法について図１５〜図１８を用いて説明する。まず、図１５に示す工程において、Ｐ型の半導体基板１の第１の主面（前面）から、イオン注入によりＰ型不純物を選択的に注入して、Ｐ型のウエル領域５を形成する。
【００６９】
次に、イオン注入によりＮ型不純物を選択的に注入して、ウエル領域５の側面に接するＮ型のウエル領域４を形成する。この場合、ウエル領域４の形成領域は、ウエル領域５の厚みと同じである必要はない。
【００７０】
なお、この後に、ウエル領域５の上層部に形成されるソース領域２１等の不純物領域および半導体基板１の第１の主面上に形成される層間絶縁膜８、ソース電極９等を形成して、図１６の構成を得る。なお、これらの形成工程は、図２を用いて説明したＭＯＳＦＥＴ１００の形成工程と同じであるので、説明は省略する。
【００７１】
次に、パッシベーション膜１２上を粘着テープなどで保護して、極薄ウェハ形成技術を用いて半導体基板１の第２の主面（裏面）を研磨することで、図１７に示すように半導体基板１の厚さを２０μｍ程度とする。
【００７２】
その後、図１８に示す工程において、半導体基板１の裏面側からＮ型不純物のイオン注入を行い、半導体基板１の裏面から１０μｍ程度の位置に、埋め込み拡散層２を選択的に形成する。このイオン注入においては、Ｎ型不純物として例えばリン（Ｐ）を使用し、注入エネルギーは、５ＭｅＶ程度は必要である。
【００７３】
なお、Ｎ型不純物として水素（プロトン）を使用する場合、約２ＭｅＶの注入エネルギーでシリコン基板中のプロトンの飛程距離は３０μｍ程度なので、半導体基板１の厚さは３０μｍ程度とし、半導体基板１の裏面から３０μｍ程度の位置に、埋め込み拡散層２を形成するようにしても良い。
【００７４】
また、同様に半導体基板１の裏面側からＮ型不純物のイオン注入を行い、半導体基板１の裏面から十数μｍ程度の位置に、埋め込み拡散層１３を選択的に形成する。この場合、埋め込み拡散層１３は、ウエル領域４に繋がると共に、埋め込み拡散層２にも繋がるように形成する。このイオン注入においては、Ｎ型不純物として例えばリン（Ｐ）を使用し、注入エネルギーは、５ＭｅＶ程度は必要である。
【００７５】
最後に、半導体基板１の裏面側からＰ型不純物のイオン注入を行い、半導体基板１の裏面の表面内にパンチスルーストッパーとしての半導体層６を形成することで、図１４に示したＭＯＳＦＥＴ４００を得る。
【００７６】
以上説明した実施の形態４の半導体装置の製造方法では、ＭＯＳＦＥＴ４００の各構成を形成した後、ウエハプロセスの最終段階で半導体基板１の裏面側からＮ型不純物のイオン注入を行い、埋め込み拡散層２および１３を形成するので、プロセスフローが簡略化され、製造コストを低減できる。
【００７７】
また、半導体基板１上にエピタキシャル層を形成しないので、プロセスフローがさらに簡略化され、製造コストをさらに低減できる。
【００７８】
また、埋め込み拡散層１３を形成するので、ウエル領域４の形成領域がウエル領域５の厚みと同じである必要がなく、ウエル領域４の形成が容易となる。また、ウエル領域４の形成に使用する注入イオンの加速エネルギーが下げられるため、結晶欠陥を低減できる効果もある。
【００７９】
また、従来の製造方法を採用できない場合の代替の製造方法としても、本実施の形態２の製造方法は有効であることは、実施の形態１と同じである。
【００８０】
また、図１４に示したＭＯＳＦＥＴ４００では、埋め込み拡散層２および１２を有することで、ウエル領域５と半導体基板１とが電気的に分離され、基板電位とは独立したバックゲート電位を与えることができる。
【００８１】
＜実施の形態５＞
本実施の形態は、実施の形態１〜４で説明した半導体装置を電力変換装置に適用したものである。実施の形態１〜４で説明した半導体装置は、特定の電力変換装置に限定されるものではないが、以下、実施の形態５として、実施の形態１〜４の半導体装置を、三相のインバータに適用した場合について説明する。
【００８２】
図１９は、本実施の形態に係る電力変換装置を適用した電力変換システムの構成を示すブロック図である。
【００８３】
図１９に示す電力変換システムは、電源５００、電力変換装置６００、負荷７００で構成される。電源５００は、直流電源であり、電力変換装置６００に直流電力を供給する。電源５００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができ、また、交流系統に接続された整流回路およびＡＣ／ＤＣコンバータで構成しても良い。また、電源５００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成しても良い。
【００８４】
電力変換装置６００は、電源５００と負荷７００の間に接続された三相のインバータであり、電源５００から供給された直流電力を交流電力に変換し、負荷７００に交流電力を供給する。電力変換装置６００は、図１９に示すように、直流電力を交流電力に変換して出力する主変換回路６０１と、主変換回路６０１の各スイッチング素子を駆動する駆動信号を出力する駆動回路６０２と、駆動回路６０２を制御する制御信号を駆動回路６０２に出力する制御回路６０３とを備えている。
【００８５】
負荷７００は、電力変換装置６００から供給された交流電力によって駆動される三相の電動機である。なお、負荷７００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車、電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。
【００８６】
以下、電力変換装置６００の詳細を説明する。主変換回路６０１は、スイッチングデバイスと還流ダイオードを備えており（図示せず）、スイッチングデバイスがスイッチングすることによって、電源５００から供給される直流電力を交流電力に変換し、負荷７００に供給する。主変換回路６０１の具体的な回路構成は種々のものがあるが、本実施の形態に係る主変換回路６０１は２レベルの三相フルブリッジ回路であり、６つのスイッチングデバイスとそれぞれのスイッチングデバイスに逆並列された６つの還流ダイオードで構成することができる。主変換回路６０１の各スイッチングデバイスには、上述した実施の形態１〜４の何れかで説明した半導体装置を適用する。６つのスイッチングデバイスは２つのスイッチングデバイスごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路６０１の３つの出力端子は、負荷７００に接続される。
【００８７】
駆動回路６０２は、主変換回路６０１のスイッチングデバイスを駆動する駆動信号を生成し、主変換回路６０１のスイッチングデバイスの制御電極に供給する。具体的には、後述する制御回路６０３からの制御信号に従い、スイッチングデバイスをオン状態にする駆動信号とスイッチングデバイスをオフ状態にする駆動信号とを各スイッチングデバイスの制御電極に出力する。スイッチングデバイスをオン状態に維持する場合、駆動信号はスイッチングデバイスの閾値電圧以上の電圧信号（オン信号）であり、スイッチングデバイスをオフ状態に維持する場合、駆動信号はスイッチングデバイスの閾値電圧以下の電圧信号（オフ信号）となる。
【００８８】
制御回路６０３は、負荷７００に所望の電力が供給されるよう主変換回路６０１のスイッチングデバイスを制御する。具体的には、負荷７００に供給すべき電力に基づいて主変換回路６０１の各スイッチングデバイスがオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチングデバイスのオン時間を変調するＰＷＭ制御によって主変換回路６０１を制御することができる。そして、各時点においてオン状態となるべきスイッチングデバイスにはオン信号を、オフ状態となるべきスイッチングデバイスにはオフ信号が出力されるよう、駆動回路６０２に制御指令（制御信号）を出力する。駆動回路６０２は、この制御信号に従い、各スイッチングデバイスの制御電極にオン信号またはオフ信号を駆動信号として出力する。
【００８９】
本実施の形態に係る電力変換装置では、主変換回路６０１のスイッチングデバイスとして実施の形態１〜４の何れかで説明した半導体装置を適用するため、ウエル領域５と半導体基板１とが電気的に分離され、基板電位とは独立したバックゲート電位を与えることができる。
【００９０】
本実施の形態では、２レベルの三相インバータに実施の形態１〜４の半導体装置を適用する例を説明したが、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルおよびマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータであっても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに適用することも可能である。
【００９１】
また、電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機およびレーザー加工機、または誘導加熱調理器や非接触器給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。
【００９２】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００９３】
１  半導体基板、２，１３  埋め込み拡散層、３  エピタキシャル層、４，５  ウエル領域、６  不純物層。
【図１】
2020017564.tif 000003
【図２】
2020017564.tif 000004
【図３】
2020017564.tif 000005
【図４】
2020017564.tif 000006
【図５】
2020017564.tif 000007
【図６】
2020017564.tif 000008
【図７】
2020017564.tif 000009
【図８】
2020017564.tif 000010
【図９】
2020017564.tif 000011
【図１０】
2020017564.tif 000012
【図１１】
2020017564.tif 000013
【図１２】
2020017564.tif 000014
【図１３】
2020017564.tif 000015
【図１４】
2020017564.tif 000016
【図１５】
2020017564.tif 000017
【図１６】
2020017564.tif 000018
【図１７】
2020017564.tif 000019
【図１８】
2020017564.tif 000020
【図１９】
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