(57)【要約】【課題】メモリに適用されるオフチップドライバを提供する。【解決手段】オフチップドライバは、オフチップドライバのスルーレートを調整するのに用いられる第一のドライバ回路を含む。第一のドライバ回路は、第一のプリドライバと、スイッチ列と、第一の出力ステージと、を含む。第一のプリドライバは、読取信号と、第一のプリドライバ制御信号と、を受信する。スイッチ列は、読取信号に基づき、第一のプリドライバを結合して、電源電圧を分圧操作して、第一の出力ステージ制御信号を生成するように配置される。第一の出力ステージは、第一の出力ステージ制御信号に基づき、データ信号を生成する。【選択図】図３
2020017825.tif 000002
【特許請求の範囲】
【請求項１】
メモリに適用されるオフチップドライバであって、
前記オフチップドライバのスルーレートを調整するのに用いられる第一のドライバ回路を含み、前記第一のドライバ回路は、
読取信号と、第一のプリドライバ制御信号と、を受信するのに用いられる第一のプリドライバと、
前記第一のプリドライバに結合され、前記読取信号に基づき、前記第一のプリドライバを結合して、電源電圧を分圧操作して、第一の出力ステージ制御信号を生成するように配置されるスイッチ列と、
前記第一のプリドライバと前記スイッチ列に結合され、前記第一の出力ステージ制御信号に基づき、データ信号を生成する第一の出力ステージと、を含むオフチップドライバ。
【請求項２】
前記第一のプリドライバは、
前記読取信号を受信するインバータと、
前記インバータに結合され、前記第一のプリドライバ制御信号に基づき、オン又はオフにする第一のスイッチと、
前記インバータと前記第一のスイッチに結合され、前記第一のプリドライバ制御信号に基づき、オン又はオフにする第二のスイッチと、を含む請求項１に記載のオフチップドライバ。
【請求項３】
前記スイッチ列は、
前記第一のプリドライバに結合され、前記読取信号に基づき、オン又はオフにする第三のスイッチと、
前記第三のスイッチに結合され、前記電源電圧に基づき、オン又はオフにする第四のスイッチと、を含む請求項２に記載のオフチップドライバ。
【請求項４】
前記第一のドライバ回路は、前記第一のプリドライバ制御信号に基づき、駆動力調整モード又はスルーレート調整モードである請求項１に記載のオフチップドライバ。
【請求項５】
前記第一の出力ステージは、Ｐ型トランジスタと、Ｎ型トランジスタと、を含み、前記Ｐ型トランジスタのドレインは、前記Ｎ型トランジスタのドレインに結合される請求項１に記載のオフチップドライバ。
【請求項６】
前記第一のドライバ回路は、常に有効にされる請求項１に記載のオフチップドライバ。
【請求項７】
相互に並列で、前記オフチップドライバの駆動力を調整するのに用いられる複数の第二のドライバ回路を、さらに含み、前記複数の第二のドライバ回路のそれぞれは、
前記読取信号と、第二のプリドライバ制御信号と、を受信して、オン又はオフにし、オンの時、第二の出力ステージ制御信号を生成する第二のプリドライバと、
前記第二のプリドライバに結合され、前記第二の出力ステージ制御信号に基づき、前記データ信号を生成する第二の出力ステージと、を含む請求項６に記載のオフチップドライバ。
【請求項８】
前記第二のプリドライバは、
前記読取信号を受信するインバータと、
前記インバータに結合され、前記第二のプリドライバ制御信号に基づき、オン又はオフにする第一のスイッチと、
前記インバータと前記第一のスイッチに結合され、前記第二のプリドライバ制御信号に基づき、オン又はオフにする第二のスイッチと、を含む請求項７に記載のオフチップドライバ。
【請求項９】
前記複数の第二のドライバ回路は、前記第一のドライバ回路と相互に並列である請求項７に記載のオフチップドライバ。
【請求項１０】
前記第二の出力ステージは、Ｐ型トランジスタと、Ｎ型トランジスタと、を含み、前記Ｐ型トランジスタのドレインは、前記Ｎ型トランジスタのドレインに結合される請求項７に記載のオフチップドライバ。
【請求項１１】
前記複数の第二のドライバ回路の一つが、前記第二のプリドライバ制御信号によって有効にされ、且つ、前記第一のプリドライバ制御信号と前記第二のプリドライバ制御信号が同じ論理レベルである時、前記第二のドライバ回路と前記第一のドライバ回路のタイミングは、同じである請求項７に記載のオフチップドライバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はオフチップドライバに関し、特にスルーレートを調整できるオフチップドライバに関する。
【背景技術】
【０００２】
オフチップドライバ（Ｏｆｆ−Ｃｈｉｐ  Ｄｒｉｖｅｒ，ＯＣＤ）は、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ，ＤＲＡＭ）に用いられ、メモリのデータをホストコンピュータに伝送する。オフチップドライバのスルーレート（Ｓｌｅｗ  Ｒａｔｅ，ＳＲ）と駆動力は、合同電子デバイス委員会（Ｊｏｉｎｔ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ，ＪＥＤＥＣ）規格に規定されている。これらのパラメータは、製造工程、電圧及び温度の影響を受ける。
【０００３】
一般的には、オフチップドライバのスルーレートは、オフチップドライバの出力ステージのゲート信号を制御して調整される。しかしながら、製造プロセスの変動によってオフチップドライバの実際の出力は、ドリフトが生じる。別の方式は、オフチップドライバの有効時間を制御することであるが、この方式は、有効時間調整回路を追加で設計し、且つ、製造プロセスの変動下で有効時間調整回路のタイミングを調整するのは困難であることを考慮する必要がある。
【０００４】
さらに、電流時間変化率ｄＩ／ｄｔに基づき、信号品位（Ｓｉｇｎａｌ  Ｉｎｔｅｇｒｉｔｙ，ＳＩ）について、ＪＥＤＥＣ規定を保持するだけでは、高速入出力回路（Ｉｎｐｕｔ／ｏｕｔｐｕｔ  ｃｉｒｃｕｉｔ，ＩＯ  ｃｉｒｃｕｉｔ）にとって不十分なものである。したがって、高速入出力回路は、精密なスルーレート調整回路をさらに設計する必要がある。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、スルーレート調整回路を用い、電力消費及びレイアウト面積を向上させる必要は無く、スルーレートを調整できるオフチップドライバを提供する。
【課題を解決するための手段】
【０００６】
本発明は、メモリに適用されるオフチップドライバを提供し、オフチップドライバのスルーレートを調整するのに用いられる第一のドライバ回路を含む。第一のドライバ回路は、第一のプリドライバと、スイッチ列と、第一の出力ステージと、を含む。第一のプリドライバは、読取信号と、第一のプリドライバ制御信号と、を受信する。スイッチ列は、第一のプリドライバに結合され、読取信号に基づき、第一のプリドライバを結合して、電源電圧を分圧操作して、第一の出力ステージ制御信号を生成するように配置される。第一の出力ステージは、第一のプリドライバとスイッチ列に結合され、第一の出力ステージ制御信号に基づき、データ信号を生成する。
【発明の効果】
【０００７】
上述に基づき、本発明の幾つかの実施形態において、前記オフチップドライバは、第一のプリドライバとスイッチ列の分圧操作を適用して、スルーレートを調整し、電力消費及びレイアウト面積を向上しない。回路構造は、対称であることから、製造プロセスの変動下でスルーレートの制御を保持できる。
【０００８】
本発明の上述した特徴と利点を更に明確化するために、以下に、実施形態を挙げて図面と共に詳細な内容を説明する。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態におけるオフチップドライバの模式図を図示する。
【図２】本発明の実施形態における第一のドライバ回路のブロック図を図示する。
【図３】本発明の実施形態における第一のドライバ回路の模式図を図示する。
【図４】本発明の実施形態における第二のドライバ回路のブロック図を図示する。
【図５】本発明の実施形態における第二のドライバ回路の模式図を図示する。
【図６】本発明の実施形態におけるオフチップドライバのタイミング図を図示する。
【図７】本発明の別の実施形態における第一のドライバ回路を図示する。
【発明を実施するための形態】
【００１０】
図１を参照すると、図１は、本発明の実施形態におけるオフチップドライバの模式図を図示する。オフチップドライバ１００は、第一のドライバ回路１１０と、複数の第二のドライバ回路１２０＿１〜１２０＿ｎと、を含む。第一のドライバ回路１１０は、オフチップドライバ１００のスルーレートを調整するのに用いられ、複数の第二のドライバ回路１２０＿１〜１２０＿ｎは、オフチップドライバ１００の駆動力を調整するのに用いられる。実施形態において、ＪＥＤＥＣ（Ｊｏｉｎｔ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ）規格に基づき、オフチップドライバ１００の最少駆動力は、２４０ｏｈｍである。本例の実施形態において、オフチップドライバ１００は、複数の第二のドライバ回路１２０＿１〜１２０＿ｎがオンする数に基づき、その駆動力は決まる。例を挙げると、複数の第二のドライバ回路１２０＿１〜１２０＿ｎがオンする数が少ない時は、その駆動力は、２４０ｏｈｍであってもよいが、複数の第二のドライバ回路１２０＿１〜１２０＿ｎがオンする数が多い時は、その駆動力は、１２０ｏｈｍであってもよい。本発明は、駆動力の範囲を制限しない。
【００１１】
本例の実施形態において、複数の第二のドライバ回路１２０＿１〜１２０＿ｎは、相互に並列で、複数の第二のドライバ回路１２０＿１〜１２０＿ｎは、第一のドライバ回路１１０と相互に並列である。
【００１２】
本例の実施形態において、第一のドライバ回路１１０は、読取信号ＤａｔａＰ／ＤａｔａＮと、第一のプリドライバ制御信号ＴｍＳＲｔ／ＴｍＳＲｃと、を受信して、データ信号ＤＱを生成する。第二のドライバ回路１２０＿１は、読取信号ＤａｔａＰ／ＤａｔａＮと、第二のプリドライバ制御信号ＺｑＮＥｎｔ＜１＞と、第二のプリドライバ制御信号ＺｑＮＥｎｃ＜１＞と、を受信して、データ信号ＤＱを生成する。第二のドライバ回路１２０＿ｎは、読取信号ＤａｔａＰ／ＤａｔａＮと、第二のプリドライバ制御信号ＺｑＮＥｎｔ＜ｎ＞と、第二のプリドライバ制御信号ＺｑＮＥｎｃ＜ｎ＞と、を受信して、データ信号ＤＱを生成する。第二のドライバ回路１２０＿１〜１２０＿ｎ−１（不図示）は、第二のドライバ回路１２０＿１と第二のドライバ回路１２０＿ｎに同じである。本発明のその他の実施形態において、第二のドライバ回路の数ｎは、実際の必要に基づいて設けてもよく、特別な制限は無い。
【００１３】
図２と図３を同時に参照すると、図２は、本発明の実施形態における第一のドライバ回路のブロック図を図示する。図３は、本発明の実施形態における第一のドライバ回路の模式図を図示する。
【００１４】
図２を参照すると、本例の実施形態において、第一のドライバ回路１１０は、第一のプリドライバ２１０と、スイッチ列２２０と、第一の出力ステージ２３０と、を含む。本例の実施形態において、第一のプリドライバ２１０は、読取信号ＤａｔａＰ／ＤａｔａＮと、第一のプリドライバ制御信号ＴｍＳＲｔ／ＴｍＳＲｃと、を受信する。スイッチ列２２０は、第一のプリドライバ２１０に結合され、読取信号ＤａｔａＰ／ＤａｔａＮに基づき、第一のプリドライバ２１０を結合して、電源電圧ＶＤＤを分圧操作して、第一の出力ステージ制御信号ＤＰ１／ＤＮ１を生成するように配置される。第一の出力ステージ２３０は、第一のプリドライバ２１０とスイッチ列２２０に結合され、第一の出力ステージ２３０は、第一の出力ステージ制御信号ＤＰ１／ＤＮ１に基づき、データ信号ＤＱを生成する。
【００１５】
図２と図３を同時に参照すると、注意すべきこととして、本例の実施形態において、図２は、図３の第一の出力ステージ２３０及びそれに結合される第一のプリドライバ２１０＿１、スイッチ列２２０＿１を表してもよく、第一の出力ステージ２３０及びそれに結合される第一のプリドライバ２１０＿２、スイッチ列２２０＿２を表してもよい。図２は、図３の第一の出力ステージ２３０及びそれに結合される第一のプリドライバ２１０＿１、スイッチ列２２０＿１を表す時、第一のプリドライバ２１０は、読取信号ＤａｔａＰと、第一のプリドライバ制御信号ＴｍＳＲｔと、を受信し、スイッチ列２２０は、読取信号ＤａｔａＰに基づき、第一のプリドライバ２１０を結合して、電源電圧ＶＤＤを分圧操作して、第一の出力ステージ制御信号ＤＰ１を生成する。一方、図２は、図３の第一の出力ステージ２３０及びそれに結合される第一のプリドライバ２１０＿２、スイッチ列２２０＿２を表す時、第一のプリドライバ２１０は、読取信号ＤａｔａＮと、第一のプリドライバ制御信号ＴｍＳＲｃと、を受信し、スイッチ列２２０は、読取信号ＤａｔａＮに基づき、第一のプリドライバ２１０を結合して、電源電圧ＶＤＤを分圧操作して、第一の出力ステージ制御信号ＤＮ１を生成する。実施形態において、第一の出力ステージ２３０は、第一の出力ステージ制御信号ＤＰ１と第一の出力ステージ制御信号ＤＮ１に基づき、データ信号ＤＱを生成する。
【００１６】
図３を参照すると、第一のドライバ回路１１０は、第一のプリドライバ２１０＿１と、第一のプリドライバ２１０＿２と、スイッチ列２２０＿１と、スイッチ列２２０＿２と、第一の出力ステージ２３０と、を含む。ここで、第一のプリドライバ２１０＿１とスイッチ列２２０＿１は、第一の出力ステージ２３０のトランジスタｍｐ９に結合され、第一のプリドライバ２１０＿２とスイッチ列２２０＿２は、第一の出力ステージ２３０のトランジスタｍｎ９に結合される。
【００１７】
第一のプリドライバ２１０＿１は、インバータ（トランジスタｍｐ１及びトランジスタｍｎ２）と、第一のスイッチ（トランジスタｍｎ３）と、第二のスイッチ（トランジスタｍｐ６）と、を含む。
【００１８】
第一のプリドライバ２１０＿１のインバータは、トランジスタｍｐ１とトランジスタｍｎ２の結合によって構成され、トランジスタｍｐ１のゲートとトランジスタｍｎ２のゲートは相互に結合され、読取信号ＤａｔａＰを受信するのに用いられ、トランジスタｍｐ１のソースは、電源電圧ＶＤＤに結合され、トランジスタｍｐ１のドレインとトランジスタｍｎ２のドレインは、相互に結合される。
【００１９】
第一のプリドライバ２１０＿１の第一のスイッチであるトランジスタｍｎ３について、トランジスタｍｎ３のソースは、トランジスタｍｎ２のソースに結合され、トランジスタｍｎ３のゲートは、第一のプリドライバ制御信号ＴｍＳＲｔを受信して、トランジスタｍｎ３をオン又はオフにし、トランジスタｍｎ３のソースは、電源電圧ＶＳＳに結合される。
【００２０】
第一のプリドライバ２１０＿１の第二のスイッチであるトランジスタｍｐ６について、トランジスタｍｐ６のゲートは、トランジスタｍｎ３のゲートに結合され、第一のプリドライバ制御信号ＴｍＳＲｔを受信して、トランジスタｍｐ６をオン又はオフにし、トランジスタｍｐ６のソースは、電源電圧ＶＤＤに結合され、トランジスタｍｐ６のドレインは、トランジスタｍｐ１のドレインとトランジスタｍｎ２のドレインに結合される。
【００２１】
スイッチ列２２０＿１は、第三のスイッチ（トランジスタｍｎ４）と、第四のスイッチ（トランジスタｍｎ５）と、を含む。
【００２２】
スイッチ列２２０＿１の第三のスイッチであるトランジスタｍｎ４について、トランジスタｍｎ４のドレインは、トランジスタｍｐ６のドレイン、トランジスタｍｐ１のドレインとトランジスタｍｎ２のドレインに結合され、トランジスタｍｎ４のゲートは、読取信号ＤａｔａＰを受信して、トランジスタｍｎ４をオン又はオフにする。
【００２３】
スイッチ列２２０＿１の第四のスイッチであるトランジスタｍｎ５について、トランジスタｍｎ５のドレインは、スイッチ列２２０＿１のトランジスタｍｎ４のソースに結合され、トランジスタｍｎ５のゲートは、電源電圧ＶＤＤを受信して、トランジスタｍｎ５をオンにし、トランジスタｍｎ５のソースは、電源電圧ＶＳＳに結合される。
【００２４】
本例の実施形態において、スイッチ列２２０＿１（トランジスタｍｎ４とトランジスタｍｎ５）は、第一のプリドライバ２１０＿１のインバータ（トランジスタｍｐ１とトランジスタｍｎ２）、第一のスイッチ（トランジスタｍｎ３）、第二のスイッチ（トランジスタｍｐ６）を結合して、第一の出力ステージ制御信号ＤＰ１を生成する。
【００２５】
第一のプリドライバ２１０＿２は、インバータ（トランジスタｍｐ３及びｍｎ１）と、第一のスイッチ（トランジスタｍｐ２）と、第二のスイッチ（トランジスタｍｎ６）と、を含む。第一のプリドライバ２１０＿２は、第一のプリドライバ２１０＿１の相補形態であり、繰り返し述べない。
【００２６】
スイッチ列２２０＿２は、第三のスイッチ（トランジスタｍｐ４）と、第四のスイッチ（トランジスタｍｐ５）と、を含む。スイッチ列２２０＿２は、スイッチ列２２０＿１の相補形態であり、繰り返し述べない。
【００２７】
本例の実施形態において、スイッチ列２２０＿２（トランジスタｍｐ４とトランジスタｍｐ５）は、第一のプリドライバ２１０＿２のインバータ（トランジスタｍｎ１とトランジスタｍｐ３）、第一のスイッチ（トランジスタｍｐ２）、第二のスイッチ（トランジスタｍｎ６）を結合して、第一の出力ステージ制御信号ＤＮ１を生成する。
【００２８】
第一の出力ステージ２３０は、トランジスタｍｐ９と、トランジスタｍｎ９と、を含み、トランジスタｍｐ９は、Ｐ型トランジスタであり、トランジスタｍｎ９は、Ｎ型トランジスタであり、トランジスタｍｐ９のドレインは、トランジスタｍｎ９のドレインに結合される。
【００２９】
本例の実施形態において、第一の出力ステージ２３０は、第一の出力ステージ制御信号ＤＰ１と、第一の出力ステージ制御信号ＤＮ１と、を受信し、トランジスタｍｐ９及びトランジスタｍｎ９を介して、プッシュプル（ｐｕｓｈ−ｐｕｌｌ）方式によってデータ信号ＤＱを出力する。第一のプリドライバ制御信号ＴｍＳＲｔと第一のプリドライバ制御信号ＴｍＳＲｃが異なる論理レベルである時の第一のドライバ回路１１０の操作方式については、図３及び図５の比較において、詳細に述べる。
【００３０】
図４を参照すると、図４は、本発明の実施形態における第二のドライバ回路のブロック図を図示する。第二のドライバ回路１２０は、第二のプリドライバ４１０と、第二の出力ステージ４３０と、を含む。
【００３１】
第二のプリドライバ４１０は、読取信号ＤａｔａＰ／ＤａｔａＮと、第二のプリドライバ制御信号ＺｑＮＥｎｔ／ＺｑＰＥｎｃと、を受信して、第二のプリドライバ４１０をオン又はオフにする。第二のプリドライバ４１０は、オンの時、第二の出力ステージ制御信号ＤＰ２／ＤＮ２を生成する。
【００３２】
第二の出力ステージ４３０は、第二のプリドライバ４１０に結合され、第二の出力ステージ４３０は、第二の出力ステージ制御信号ＤＰ２／ＤＮ２に基づき、データ信号ＤＱを生成する。
【００３３】
図５は、本発明の実施形態における第二のドライバ回路の模式図を図示する。図４と図５を同時に参照すると、注意すべきこととして、本例の実施形態において、図４は、図５の第二の出力ステージ４３０及びそれに結合される第二のプリドライバ４１０＿１を表してもよく、第二の出力ステージ４３０及びそれに結合される第二のプリドライバ４１０＿２を表してもよい。図４は、図５の第二の出力ステージ４３０及びそれに結合される第二のプリドライバ４１０＿１を表す時、第二のプリドライバ４１０は、読取信号ＤａｔａＰと、第二のプリドライバ制御信号ＺｑＮＥｎｔと、を受信し、第二のプリドライバ４１０＿１をオン又はオフにする。第二のプリドライバ４１０＿１は、オンの時、第二の出力ステージ制御信号ＤＰ２を生成する。一方、図４は、図５の第二の出力ステージ４３０及びそれに結合される第二のプリドライバ４１０＿２を表す時、第二のプリドライバ４１０は、読取信号ＤａｔａＮと、第二のプリドライバ制御信号ＺｑＮＥｎｃと、を受信し、第二のプリドライバ４１０＿２をオン又はオフにして、第二の出力ステージ制御信号ＤＮ２を生成する。実施形態において、第二の出力ステージ４３０は、第二の出力ステージ制御信号ＤＰ２と第二の出力ステージ制御信号ＤＮ２に基づき、データ信号ＤＱを生成する。
【００３４】
図５を参照すると、第二のドライバ回路１２０は、第二のプリドライバ４１０＿１と、第二のプリドライバ４１０＿２と、第二の出力ステージ４３０と、を含む。第二のプリドライバ４１０＿１は、第二の出力ステージ４３０のトランジスタｍｐ９に結合され、第二のプリドライバ４１０＿２は、第二の出力ステージ４３０のトランジスタｍｎ９に結合される。
【００３５】
第二のプリドライバ４１０＿１は、第二のプリドライバ４１０＿１のインバータ（トランジスタｍｐ１及びトランジスタｍｎ７）と、第一のスイッチ（トランジスタｍｎ８）と、第二のスイッチ（トランジスタｍｐ６）と、を含む。
【００３６】
第二のプリドライバ４１０＿１のインバータは、トランジスタｍｐ１とトランジスタｍｎ７の結合によって構成され、トランジスタｍｐ１のゲートとトランジスタｍｎ７のゲートは相互に結合され、読取信号ＤａｔａＰを受信するのに用いられ、トランジスタｍｐ１のソースは、電源電圧ＶＤＤに結合され、トランジスタｍｐ１のドレインとトランジスタｍｎ７のドレインは、相互に結合される。
【００３７】
第二のプリドライバ４１０＿１の第一のスイッチであるトランジスタｍｎ８について、トランジスタｍｎ８のソースは、トランジスタｍｎ７のソースに結合され、トランジスタｍｎ８のゲートは、第二のプリドライバ制御信号ＺｑＮＥｎｔを受信して、トランジスタｍｎ８をオン又はオフにし、トランジスタｍｎ８のソースは、電源電圧ＶＳＳに結合される。
【００３８】
第二のプリドライバ４１０＿１の第二のスイッチであるトランジスタｍｐ６について、トランジスタｍｐ６のゲートは、トランジスタｍｎ８のゲートに結合され、第二のプリドライバ制御信号ＺｑＮＥｎｔを受信して、トランジスタｍｐ６をオン又はオフにし、トランジスタｍｐ６のソースは、電源電圧ＶＤＤに結合され、トランジスタｍｐ６のドレインは、トランジスタｍｐ１のドレインとトランジスタｍｎ７のドレインに結合される。
【００３９】
本例の実施形態において、第二のプリドライバ４１０＿１は、読取信号ＤａｔａＰ／ＤａｔａＮと第二のプリドライバ制御信号ＺｑＮＥｎｔによりオンにされる時、第二の出力ステージ制御信号ＤＰ２を生成する。
【００４０】
第二のプリドライバ４１０＿２は、インバータ（トランジスタｍｐ８及びトランジスタｍｎ１）と、第一のスイッチ（トランジスタｍｐ７）と、第二のスイッチ（トランジスタｍｎ６）と、を含む。第二のプリドライバ４１０＿２は、第二のプリドライバ４１０＿１の相補形態であり、繰り返し述べない。
【００４１】
本例の実施形態において、第二のプリドライバ４１０＿２は、インバータ（トランジスタｍｐ８とトランジスタｍｎ１）、第一のスイッチ（トランジスタｍｐ７）、第二のスイッチ（トランジスタｍｎ６）を結合して、第二の出力ステージ制御信号ＤＮ２を生成する。
【００４２】
第二の出力ステージ４３０は、トランジスタｍｐ９と、トランジスタｍｎ９と、を含み、トランジスタｍｐ９は、Ｐ型トランジスタであり、トランジスタｍｎ９は、Ｎ型トランジスタであり、トランジスタｍｐ９のドレインは、トランジスタｍｎ９のドレインに結合される。
【００４３】
本例の実施形態において、第二の出力ステージ４３０は、第二の出力ステージ制御信号ＤＰ２と、第二の出力ステージ制御信号と、を受信し、トランジスタｍｐ９及びトランジスタｍｎ９を介して、プッシュプル（ｐｕｓｈ−ｐｕｌｌ）方式によってデータ信号ＤＱを出力する。
【００４４】
図５を参照すると、本例の実施形態において、第二のプリドライバ制御信号ＺｑＮＥｎｔは、ハイ論理レベルであり、第二のプリドライバ制御信号ＺｑＰＥｎｃは、ロー論理レベルである時、トランジスタｍｎ８は、オンであり、トランジスタｍｐ６は、オフであり、トランジスタｍｐ７は、オンで、トランジスタｍｎ６は、オフである。この時、第二のプリドライバ４１０＿１及び第二のプリドライバ４１０＿２は、オンであり、第二のプリドライバ４１０＿１は、トランジスタｍｐ１とトランジスタｍｎ７が構成するインバータに等価であり、第二のプリドライバ４１０＿２は、トランジスタｍｐ８とトランジスタｍｎ１が構成するインバータに等価である。第二のプリドライバ４１０＿１は、第二の出力ステージ制御信号ＤＰ２を生成し、第二のプリドライバ４１０＿２は、第二の出力ステージ制御信号ＤＮ２を生成して、第二の出力ステージ４３０にプッシュプル方式によってデータ信号ＤＱを出力する。この時、第二のドライバ回路１２０は、有効状態であり、オフチップドライバ１００に駆動力を提供できる。
【００４５】
反対に、第二のプリドライバ制御信号ＺｑＮＥｎｔは、ロー論理レベルであり、第二のプリドライバ制御信号ＺｑＰＥｎｃは、ハイ論理レベルである時、トランジスタｍｎ８はオフで、トランジスタｍｐ６はオンであり、トランジスタｍｐ７はオフで、トランジスタｍｎ６はオンである。この時、インバータ（トランジスタｍｐ１とトランジスタｍｎ７）は、トランジスタｍｎ８はオフであることから、開放され、且つ、トランジスタｍｐ６はオンであることから、第二の出力ステージ制御信号ＤＰ２をハイ論理レベルにする。インバータ（トランジスタｍｐ８とトランジスタｍｎ１）は、トランジスタｍｐ７はオフであることから、開放され、且つ、トランジスタｍｎ６はオンであることから、第二の出力ステージ制御信号ＤＮ２をロー論理レベルにする。第二の出力ステージ制御信号ＤＰ２は、ハイ論理レベルであり、第二の出力ステージ制御信号ＤＮ２は、ロー論理レベルであることから、トランジスタｍｐ９及びトランジスタｍｎ９は、いずれもオフ状態であり、したがって、第二の出力ステージ４３０は、データ信号ＤＱを出力することができない。この時、第二のドライバ回路１２０は、無効状態であり、オフチップドライバ１００に駆動力を提供できない。
【００４６】
図１と図５を同時に参照すると、第二のドライバ回路１２０＿１〜１２０＿ｎのオンである数は多いほど、オフチップドライバ１００が提供する駆動力は高くなる。反対に、第二のドライバ回路１２０＿１〜１２０＿ｎのオンである数は少ないほど、オフチップドライバ１００が提供する駆動力は低くなる。
【００４７】
図３を参照すると、実施形態において、第一のドライバ回路１１０は、第一のプリドライバ制御信号ＴｍＳＲｔ及び第一のプリドライバ制御信号ＴｍＳＲｃに基づき、駆動力調整モード又はスルーレート調整モードであってもよい。
【００４８】
図３を参照すると、本例の実施形態において、第一のプリドライバ制御信号ＴｍＳＲｔは、ハイ論理レベルであり、第一のプリドライバ制御信号ＴｍＳＲｃは、ロー論理レベルである時、第一のドライバ回路１１０は、駆動力調整モードである。この時、第一のプリドライバ２１０＿１のトランジスタｍｎ３は、オンであり、トランジスタｍｐ６は、オフであり、トランジスタｍｐ２は、オンであり、トランジスタｍｎ６は、オフである。実施形態において、第一のドライバ回路１１０のトランジスタｍｎ２とトランジスタｍｎ４のレイアウト幅（ｗｉｄｔｈ  ｓｉｚｅ）の合計は、第二のドライバ回路１２０のトランジスタｍｎ７のレイアウト幅に等しくてもよく、第一のドライバ回路１１０のトランジスタｍｎ３とトランジスタｍｎ５のレイアウト幅の合計は、トランジスタｍｎ８のレイアウト幅に等しくてもよい。また、第一のプリドライバ２１０＿２の操作は、第一のプリドライバ２１０＿１のとおり、第一のドライバ回路１１０の第一のプリドライバ２１０＿２とスイッチ列２２０＿２のレイアウト幅は、上述と同じように配置され、繰り返し述べない。したがって、駆動力調整モードである第一のドライバ回路１１０の等価回路は、第二のドライバ回路１２０に同じである。したがって、駆動力調整モードである第一のドライバ回路１１０のタイミングは、第二のドライバ回路１２０に同じであり、オフチップドライバ１００の駆動力を調整できる。
【００４９】
反対に、第一のプリドライバ制御信号ＴｍＳＲｔは、ロー論理レベルであり、第一のプリドライバ制御信号ＴｍＳＲｃは、ハイ論理レベルである時、第一のドライバ回路１１０は、スルーレート調整モードである。この時、第一のプリドライバ２１０＿１のトランジスタｍｎ３は、オフであり、トランジスタｍｐ６は、オンであり、トランジスタｍｐ２は、オフであり、トランジスタｍｎ６は、オンである。実施形態において、トランジスタｍｎ２とトランジスタｍｎ４のレイアウト幅（ｗｉｄｔｈ  ｓｉｚｅ）の合計は、トランジスタｍｎ７に等しくてもよく、トランジスタｍｎ３とトランジスタｍｎ５のレイアウト幅の合計は、トランジスタｍｎ８に等しくてもよい。この時、第一のプリドライバ２１０＿１とスイッチ列２２０＿１は、トランジスタｍｐ６、トランジスタｍｎ４、トランジスタｍｎ５からなる分圧構造に等価であり、該分圧構造は、電源電圧ＶＤＤを分圧操作する。トランジスタｍｎ４のレイアウト幅は、トランジスタｍｎ７より小さく、且つ、トランジスタｍｎ５のレイアウト幅は、トランジスタｍｎ８より小さく、したがって、トランジスタｍｎ４とトランジスタｍｎ５のオン抵抗は、トランジスタｍｎ７とトランジスタｍｎ８のオン抵抗より大きく、これは、第一の出力ステージ制御信号ＤＰ１の電圧を上昇させる。第一のプリドライバ２１０＿２とスイッチ列２２０＿２の操作は、上記第一のプリドライバ２１０＿１とスイッチ列２２０＿１のとおりであり、繰り返し述べない。トランジスタｍｎ４のレイアウト幅は、トランジスタｍｎ７より小さく、トランジスタｍｎ５のレイアウト幅は、トランジスタｍｎ８より小さく、トランジスタｍｎ４とトランジスタｍｎ５のオン抵抗は、トランジスタｍｎ７とトランジスタｍｎ８のオン抵抗より大きいことから、第一の出力ステージ制御信号ＤＮ１の電圧を低下させる。
【００５０】
したがって、第一の出力ステージ制御信号ＤＰ１の電圧上昇と第一の出力ステージ制御信号ＤＮ１の電圧低下により、第一の出力ステージ２３０のオン電流を減少させて、スルーレートを低下させて、移行時間を増加する。したがって、スルーレート調整モードである第一のドライバ回路１１０は、オフチップドライバ１００のスルーレートを調整できる。
【００５１】
言及すべきこととして、第一のドライバ回路１１０は、駆動力調整モード又はスルーレート調整モードであっても、第一のドライバ回路１１０は、常に有効にされるものである。
【００５２】
図６を参照すると、図６は、本発明の実施形態におけるオフチップドライバのタイミング図を図示する。実施形態において、オフチップドライバ１００は、非テストモードと、テストモードと、を含む。非テストモードでは、第一のドライバ回路１１０は、駆動力調整モードである。テストモードでは、第一のドライバ回路１１０は、スルーレート調整モードである。非テストモードのタイミングは、非テストモードで第一のドライバ回路が出力するデータ信号Ｖ（ＤＱ＠１１０）と、非テストモードで第二のドライバ回路が出力するデータ信号Ｖ（ＤＱ＠１２０）と、非テストモードにおけるオフチップドライバのデータ信号Ｖ（ＤＱ）と、を含む。テストモードのタイミングは、テストモードで第一のドライバ回路が出力するデータ信号Ｖ（ＤＱ＠１１０）＿Ｔと、テストモードで第二のドライバ回路が出力するデータ信号Ｖ（ＤＱ＠１２０＿１）＿Ｔと、テストモードにおけるオフチップドライバのデータ信号Ｖ（ＤＱ）＿Ｔと、を含む。ここで、非テストモードで第二のドライバ回路が出力するデータ信号Ｖ（ＤＱ＠１２０）は、非テストモードで第一のドライバ回路１１０以外のその他のドライバ回路が出力するデータ信号ＤＱである。テストモードで第二のドライバ回路が出力するデータ信号Ｖ（ＤＱ＠１２０＿１）＿Ｔは、テストモードで第二のドライバ回路１２０＿１が出力するデータ信号ＤＱである。
【００５３】
非テストモードでは、第一のドライバ回路１１０は、駆動力調整モードであり、移行時間は、時間Ｔ１〜時間Ｔ３の間の時間である。テストモードでは、第一のドライバ回路１１０は、スルーレート調整モードであり、テストモードで第一のドライバ回路が出力するデータ信号Ｖ（ＤＱ＠１１０）＿Ｔとテストモードにおけるオフチップドライバのデータ信号Ｖ（ＤＱ）＿Ｔの移行時間は、長くなり、時間Ｔ１〜時間Ｔ４の間の時間である。したがって、第一のドライバ回路１１０は、スルーレート調整モードである時、第一のドライバ回路１１０及びオフチップドライバ１００のスルーレートは低下する。
【００５４】
図７を参照すると、図７は、本発明の別の実施形態における第一のドライバ回路を図示する。別の実施形態において、トランジスタの数とレイアウト面積を減少させるために、第一のドライバ回路１１０は、スルーレート調整モードを備えないように配置してもよい。別の実施形態において、第一のドライバ回路１１０は、第一のプリドライバ７１０＿１と、第一のプリドライバ７１０＿２と、第一の出力ステージ７３０と、しか有さない。また、第一のドライバ回路１１０の第一のプリドライバ７１０＿１は、インバータ（トランジスタｍｐ１及びトランジスタｍｎ７）しか有さず、第一のスイッチと第二のスイッチを有さない。第一のドライバ回路１１０の第一のプリドライバ７１０＿２も同じであり、繰り返し述べない。
【００５５】
以上より、本発明において、オフチップドライバは、スルーレートを調整する第一のドライバ回路を含み、信号品位を改善するのに用いられる。第一のドライバ回路は、分圧構造を適用して、遅延回路を追加する必要は無く、電力消費及びレイアウト面積を削減できる。本発明は、高閾値電圧製造プロセスと低閾値電圧製造プロセスにおけるスルーレート調整効果は対称であることから、製造プロセスの変動下でスルーレートの制御を保持できる。さらに、本発明は、第二のドライバ回路をさらに含んでオフチップドライバの駆動力を調整することができる。
【００５６】
本文は以上の実施形態のように示したが、本発明を限定するためではなく、当業者が本発明の精神の範囲から逸脱しない範囲において、変更又は修正することが可能であるが故に、本発明の保護範囲は専利請求の範囲で限定したものの基準とする。
【産業上の利用可能性】
【００５７】
本発明は、第一のドライバ回路によって、オフチップドライバのスルーレートを調整して、メモリのデータをホストコンピュータに伝送しやすくし、信号品位を改善する。第一のドライバ回路は、分圧構造を適用して、遅延回路を追加する必要は無く、電力消費及びレイアウト面積を削減できる。高閾値電圧製造プロセスと低閾値電圧製造プロセスにおけるスルーレート調整効果は対称であり、本発明は、製造プロセスの変動下でのスルーレートの制御を保持できる。さらに、本発明は、第二のドライバ回路をさらに含んでオフチップドライバの駆動力を調整することができる。
【符号の説明】
【００５８】
１００：オフチップドライバ
１１０：第一のドライバ回路
１２０、１２０＿１〜１２０＿ｎ：第二のドライバ回路
２１０、２１０＿１、２１０＿２：第一のプリドライバ
２２０、２１０＿１、２２０＿２：スイッチ列
２３０：第一の出力ステージ
４１０、４１０＿１、４１０＿２：第二のプリドライバ
４３０：第二の出力ステージ
７１０＿１、７１０＿２：第一のプリドライバ
７３０：第一の出力ステージ
ＤａｔａＰ、ＤａｔａＮ：読取信号
ＴｍＳＲｔ、ＴｍＳＲｃ：第一のプリドライバ制御信号
ＺｑＮＥｎｔ、ＺｑＮＥｎｃ、ＺｑＮＥｎｔ＜１＞、ＺｑＮＥｎｃ＜１＞……ＺｑＮＥｎｔ＜ｎ＞、ＺｑＮＥｎｃ＜ｎ＞：第二のプリドライバ制御信号
ＤＱ：データ信号
ＶＤＤ、ＶＳＳ：電源電圧
ＤＰ１、ＤＮ１：第一の出力ステージ制御信号
ＤＰ２、ＤＮ２：第二の出力ステージ制御信号
ｍｐ１、ｍｐ２、ｍｐ３、ｍｐ４、ｍｐ５、ｍｐ６、ｍｐ７、ｍｐ８、ｍｐ９、ｍｎ１、ｍｎ２、ｍｎ３、ｍｎ４、ｍｎ５、ｍｎ６、ｍｎ７、ｍｎ８、ｍｎ９：トランジスタ
Ｖ（ＤＱ＠１１０）：非テストモードで第一のドライバ回路が出力するデータ信号
Ｖ（ＤＱ＠１２０）：非テストモードで第二のドライバ回路が出力するデータ信号
Ｖ（ＤＱ）：非テストモードにおけるオフチップドライバのデータ信号
Ｖ（ＤＱ＠１１０）＿Ｔ  ：テストモードで第一のドライバ回路が出力するデータ信号
Ｖ（ＤＱ＠１２０＿１）＿Ｔ：テストモードで第二のドライバ回路が出力するデータ信号
Ｖ（ＤＱ）＿Ｔ：テストモードにおけるオフチップドライバのデータ信号
Ｔ１、Ｔ２、Ｔ３、Ｔ４：時間
【図１】
2020017825.tif 000003
【図２】
2020017825.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【手続補正書】
【提出日】令和1年9月27日(2019.9.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリに適用されるオフチップドライバであって、
前記オフチップドライバのスルーレートを調整するのに用いられる第一のドライバ回路を含み、前記第一のドライバ回路は、
読取信号と、第一のプリドライバ制御信号と、を受信するのに用いられる第一のプリドライバと、
前記第一のプリドライバに結合され、前記読取信号及び前記第一のプリドライバ制御信号に基づき、前記第一のプリドライバを結合して、電源電圧を分圧操作して、第一の出力ステージ制御信号を生成するように配置され、前記第一のプリドライバは遅延回路を含まないスイッチ列と、
第一の出力ステージのトランジスタが前記第一のプリドライバと前記スイッチ列に結合され、前記第一の出力ステージ制御信号に基づき、データ信号を生成する第一の出力ステージと、を含むオフチップドライバ。
【請求項２】
前記第一のプリドライバは、
前記読取信号を受信するインバータと、
前記インバータのトランジスタに結合され、前記第一のプリドライバ制御信号に基づき、オン又はオフにするトランジスタの第一のスイッチと、
前記インバータのトランジスタと前記第一のスイッチのトランジスタに結合され、前記第一のプリドライバ制御信号に基づき、オン又はオフにするトランジスタの第二のスイッチと、を含む請求項１に記載のオフチップドライバ。
【請求項３】
前記スイッチ列は、
前記第一のプリドライバの前記第二のスイッチのトランジスタに結合され、前記読取信号に基づき、オン又はオフにするトランジスタの第三のスイッチと、
前記第三のスイッチのトランジスタに結合され、前記電源電圧に基づき、オン又はオフにするトランジスタの第四のスイッチと、を含む請求項２に記載のオフチップドライバ。
【請求項４】
前記第一のドライバ回路は、前記第一のプリドライバ制御信号に基づき、駆動力調整モード又はスルーレート調整モードである請求項１に記載のオフチップドライバ。
【請求項５】
前記第一の出力ステージは、Ｐ型トランジスタと、Ｎ型トランジスタと、を含み、前記Ｐ型トランジスタのドレインは、前記Ｎ型トランジスタのドレインに結合される請求項１に記載のオフチップドライバ。
【請求項６】
前記第一のドライバ回路は、常に有効にされる請求項１に記載のオフチップドライバ。
【請求項７】
相互に並列で、前記オフチップドライバの駆動力を調整するのに用いられる複数の第二のドライバ回路を、さらに含み、前記複数の第二のドライバ回路のそれぞれは、
前記読取信号と、第二のプリドライバ制御信号と、を受信して、オン又はオフにし、オンの時、第二の出力ステージ制御信号を生成する第二のプリドライバと、
第二の出力ステージのトランジスタが前記第二のプリドライバに結合され、前記第二の出力ステージ制御信号に基づき、前記データ信号を生成する第二の出力ステージと、を含む請求項６に記載のオフチップドライバ。
【請求項８】
前記第二のプリドライバは、
前記読取信号を受信するインバータと、
前記インバータのトランジスタに結合され、前記第二のプリドライバ制御信号に基づき、オン又はオフにするトランジスタの第一のスイッチと、
前記インバータのトランジスタと前記第一のスイッチのトランジスタに結合され、前記第二のプリドライバ制御信号に基づき、オン又はオフにするトランジスタの第二のスイッチと、を含む請求項７に記載のオフチップドライバ。
【請求項９】
前記複数の第二のドライバ回路は、前記第一のドライバ回路と相互に並列である請求項７に記載のオフチップドライバ。
【請求項１０】
前記第二の出力ステージは、Ｐ型トランジスタと、Ｎ型トランジスタと、を含み、前記Ｐ型トランジスタのドレインは、前記Ｎ型トランジスタのドレインに結合される請求項７に記載のオフチップドライバ。
【請求項１１】
前記複数の第二のドライバ回路の一つが、前記第二のプリドライバ制御信号によって有効にされ、且つ、前記第一のプリドライバ制御信号と前記第二のプリドライバ制御信号が同じ論理レベルである時、前記第二のドライバ回路と前記第一のドライバ回路のタイミングは、同じである請求項７に記載のオフチップドライバ。