(57)【要約】      （修正有）【課題】終端領域に位置するトレンチゲートの絶縁破壊を回避できる半導体装置を提供する。【解決手段】半導体装置１は、第１導電形の第１半導体層１１を含む半導体部１０と、半導体部に設けられたトレンチＧＴの内部に配置された制御電極４５と、半導体部上に設けられ、制御電極に電気的に接続された第２電極４０と、を備える。制御電極は、半導体部と第１電極２０との間の第１部分と、半導体部と第２電極との間の第２部分と、第１および第２部分につながった第３部分と、を有する。半導体部は、第２導電形の第２半導体層と、第２導電形の第４半導体層１５と、をさらに含む。第２半導体層は、第１半導体層上に設けられる。第４半導体層は、第２半導体層上に選択的に設けられ、第３部分および第２部分に沿って延在し、第２半導体層よりも高濃度の第２導電形不純物を含む。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１導電形の第１半導体層を含む半導体部と、
前記半導体部の表面上に設けられた第１電極と、
前記半導体部の前記表面側に設けられた第１トレンチの内部に配置され、第１絶縁膜を介して前記半導体部から電気的に絶縁された第１制御電極と、
前記半導体部の前記表面側において、前記第１トレンチに隣接した第２トレンチの内部に配置され、第２絶縁膜を介して前記半導体部から電気的に絶縁された第２制御電極と、
前記半導体部の前記表面上に第３絶縁膜を介して設けられ、前記第１制御電極および前記第２制御電極に電気的に接続された第２電極と、
を備え、
前記第２電極は、前記第１電極から離間して配置され、
前記第１制御電極および前記第２制御電極は、前記半導体部と前記第１電極との間に位置する第１部分と、前記半導体部と前記第２電極との間に位置する第２部分と、前記第１部分および前記第２部分につながった第３部分と、をそれぞれ有し、
前記半導体部は、前記第１制御電極と前記第２制御電極との間に設けられた、第２導電形の第２半導体層と、第１導電形の第３半導体層と、第２導電形の第４半導体層と、をさらに含み、
前記第２半導体層は、前記第１半導体層上に設けられ、前記第１制御電極および前記第２制御電極の前記第１部分、前記第３部分および前記第２部分に沿って延在し、
前記第３半導体層は、前記第２半導体層と前記第１電極との間に選択的に設けられ、
前記第４半導体層は、前記第２半導体層上に選択的に設けられ、前記第１制御電極および前記第２制御電極の延在方向に、前記第１制御電極および前記第２制御電極の前記第３部分および前記第２部分に沿って延在し、前記第２半導体層の第２導電形不純物よりも高濃度の第２導電形不純物を含む半導体装置。
【請求項２】
前記第１トレンチの内部に設けられ、前記第１制御電極と前記第１半導体層との間に位置する第１フィールドプレートと、
前記第２トレンチの内部に設けられ、前記第２制御電極と前記第１半導体層との間に位置する第２フィールドプレートと、
をさらに備えた請求項１記載の半導体装置。
【請求項３】
前記第１フィールドプレートは、前記第１制御電極および前記第２制御電極の延在方向である第１方向において、前記第１制御電極よりも外側に位置する第１端部を有し、
前記第２フィールドプレートは、前記第１方向において、前記第２制御電極よりも外側に位置する第２端部を有し、
前記第２半導体層および前記第４半導体層は、前記第１制御電極および前記第２制御電極よりも前記第１方向に突出した部分をそれぞれ含む請求項２記載の半導体装置。
【請求項４】
前記第４半導体層は、前記第２半導体層と前記第１電極との間に位置する部分を含み、前記第１電極に電気的に接続される請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記第２電極は、前記第３絶縁膜中に延び、前記第１制御電極および前記第２制御電極のそれぞれの第３部分に電気的に接続された部分を含む請求項１〜４のいずれか１つに記載の半導体装置。  
【請求項６】
前記第１絶縁膜および前記第２絶縁膜は、前記第１制御電極から前記第２制御電極に向かう第２方向における、前記第２半導体層と前記第１部分との間に位置する部分の第１膜厚と、前記第２半導体層と前記第２部分との間に位置する部分の第２膜厚と、前記第２半導体層と前記第３部分との間に位置する部分の第３膜厚と、をそれぞれ有し、
前記第１膜厚、前記第２膜厚および前記第３膜厚は、同一である請求項１〜５のいずれか１つに記載の半導体装置。
【請求項７】
前記第１絶縁膜および前記第２絶縁膜は、前記第１制御電極から前記第２制御電極に向かう第２方向における、前記第２半導体層と前記第１部分との間に位置する部分の第１膜厚と、前記第２半導体層と前記第２部分との間に位置する部分の第２膜厚と、前記第２半導体層と前記第３部分との間に位置する部分の第３膜厚と、をそれぞれ有し、
前記第１膜厚は、前記第２膜厚および前記第３膜厚よりも薄い請求項１〜５のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置に関する。
【背景技術】
【０００２】
トレンチゲート型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）では、例えば、ソース・ドレイン間の電圧変動に起因した高電圧が終端領域のゲート絶縁膜に印加され、絶縁破壊を生じさせることがある。これを防ぐために、終端領域のゲート絶縁膜を厚くすると、隣接するゲート電極間に位置する半導体領域の幅が狭くなり、ソース電極を半導体領域にコンタクトさせることが難しくなる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−７６４１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、終端領域に位置するトレンチゲートの絶縁破壊を回避できる半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１導電形の第１半導体層を含む半導体部と、前記半導体部の表面上に設けられた第１電極と、前記半導体部の前記表面側に設けられた第１トレンチの内部に配置され、第１絶縁膜を介して前記半導体部から電気的に絶縁された第１制御電極と、前記半導体部の前記表面側において、前記第１トレンチに隣接した第２トレンチの内部に配置され、第２絶縁膜を介して前記半導体部から電気的に絶縁された第２制御電極と、前記半導体部の前記表面上に第３絶縁膜を介して設けられ、前記第１制御電極および前記第２制御電極に電気的に接続された第２電極と、を備える。前記第２電極は、前記第１電極から離間して配置され、前記第１制御電極および前記第２制御電極は、前記半導体部と前記第１電極との間に位置する第１部分と、前記半導体部と前記第２電極との間に位置する第２部分と、前記第１部分および前記第２部分につながった第３部分と、をそれぞれ有する。前記半導体部は、前記第１制御電極と前記第２制御電極との間に設けられた、第２導電形の第２半導体層と、第１導電形の第３半導体層と、第２導電形の第４半導体層と、をさらに含む。前記第２半導体層は、前記第１半導体層上に設けられ、前記第１制御電極および前記第２制御電極の前記第１部分、前記第３部分および前記第２部分に沿って延在し、前記第３半導体層は、前記第２半導体層と前記第１電極との間に選択的に設けられる。前記第４半導体層は、前記第２半導体層上に選択的に設けられ、前記第１制御電極および前記第２制御電極の延在方向に、前記第１制御電極および前記第２制御電極の前記第３部分および前記第２部分に沿って延在する。前記第４半導体層は、前記第２半導体層の第２導電形不純物よりも高濃度の第２導電形不純物を含む。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体装置を示す模式断面図である。
【図２】実施形態に係る半導体装置を示す別の模式断面図である。
【図３】実施形態に係る半導体装置を示す模式図である。
【図４】比較例に係る半導体装置を示す模式断面図である。
【図５】実施形態の変形例に係る半導体装置を示す模式断面図である。
【発明を実施するための形態】
【０００７】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００８】
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
【０００９】
図１および図２は、実施形態に係る半導体装置１を示す模式断面図である。半導体装置１は、トレンチゲート構造を有するＭＯＳＦＥＴである。図１は、半導体装置１の終端領域の断面構造を示す模式図である。図２は、半導体装置１の活性領域の断面構造を示す模式図である。
【００１０】
図１に示すように、半導体装置１は、半導体部１０と、第１電極（以下、ソース電極２０）と、ドレイン電極３０と、第２電極（以下、ゲートパッド４０）と、を含む。ソース電極２０およびゲートパッド４０は、半導体部１０の表面側に設けられ、ドレイン電極３０は、半導体部１０の裏面上に設けられる。ゲートパッド４０は、終端領域に位置し、ソース電極２０から半導体部１０の表面に沿った方向に離間して設けられる。ゲートパッド４０は、絶縁膜２５により半導体部１０から電気的に絶縁される。絶縁膜２５は、終端領域において半導体部１０の表面を覆うように設けられる。絶縁膜２５は、ソース電極２０の端と半導体部１０の間に位置する部分と、ゲートパッド４０と半導体部１０との間に位置する部分と、を含む。
【００１１】
半導体部１０は、例えば、シリコンであり、第１〜第４半導体層を含む。第１半導体層は、例えば、ｎ形ドリフト層１１である。第２半導体層は、例えば、ｐ形ベース層１３である。第３半導体層は、例えば、ｎ形ソース層１４（図２参照）である。第４半導体層は、例えば、ｐ形高濃度層１５である。
【００１２】
ｎ形ドリフト層１１は、活性領域および終端領域の全体に設けられる。ｐ形ベース層１３は、ｎ形ドリフト層１１の上に設けられ、活性領域から終端領域中に延びる。ｐ形高濃度層１５は、終端領域において、ｐ形ベース層１３の上に選択的に設けられる。ここで、活性領域は、ｎ形ソース層１４が設けられた領域（図３（ａ）参照）であり、終端領域は、活性領域から外側に向かってＸ方向に延びる。
【００１３】
ｐ形高濃度層１５は、例えば、Ｘ方向に延在し、ｐ形ベース層１３のｐ形不純物よりも高濃度のｐ形不純物を含む。ｐ形高濃度層１５は、ｐ形ベース層１３とゲートパッド４０との間に位置する部分を含む。また、ｐ形高濃度層１５は、ｐ形ベース層１３とソース電極２０の端との間に位置する部分を含んでも良い。絶縁膜２５は、ｐ形高濃度層１５とソース電極２０の端との間に位置する部分を含む。さらに、ｐ形高濃度層１５は、ソース電極２０に接するように設けられても良い。
【００１４】
ソース電極２０は、例えば、コンタクト層２０ａと、バリア層２０ｂと、埋め込み層２０ｃと、ボンディング層２０ｄと、を含む多層構造を有する。コンタクト層２０ａは、例えば、チタニウム層であり、ｎ形ソース層１４およびｐ形コンタクト層１６（図２参照）にコンタクトする。コンタクト層２０ａは、例えば、１０〜３０ナノメートル（ｎｍ）の厚さを有する。バリア層２０ｂは、例えば、窒化チタニウム層であり、１０〜５０ｎｍの厚さを有する。埋め込み層２０ｃは、例えば、タングステン層であり、１００〜３００ｎｍの厚さを有する。ボンディング層２０ｄは、例えば、アルミニウム層であり、例えば、４マイクロメートル（μｍ）の厚さを有する。
【００１５】
ゲートパッド４０も、例えば、コンタクト層４０ａと、バリア層４０ｂと、埋め込み層４０ｃと、ボンディング層４０ｄと、を含む多層構造を有する。コンタクト層４０ａは、例えば、チタニウム層であり、ゲート電極４５にコンタクトする（図３（ｂ）参照）。バリア層４０ｂは、例えば、窒化チタニウム層である。埋め込み層４０ｃは、例えば、タングステン層である。ボンディング層４０ｄは、例えば、アルミニウム層である。
【００１６】
ゲートパッド４０は、例えば、ソース電極２０と同時に形成される。コンタクト層４０ａは、例えば、１０〜３０ｎｍの厚さを有し、バリア層４０ｂは、例えば、１０〜５０ｎｍの厚さを有する。埋め込み層４０ｃは、例えば、１００〜３００ｎｍの厚さを有し、ボンディング層４０ｄは、例えば、４μｍの厚さを有する。
【００１７】
図２に示すように、半導体装置１は、ゲートトレンチＧＴの内部に設けられた制御電極（以下、ゲート電極４５）と、フィールドプレート４７と、をさらに含む。ゲート電極４５は、例えば、導電性のポリシリコンまたは金属である。フィールドプレート４７は、例えば、導電性のポリシリコンである。
【００１８】
ゲートトレンチＧＴは、半導体部１０の表面側に設けられる。ゲート電極４５およびフィールドプレート４７は、ゲートトレンチＧＴの内部に設けられた絶縁膜２７により半導体部１０から電気的に絶縁される。また、ゲート電極４５およびフィールドプレート４７は、絶縁膜２７により相互に電気的に絶縁される。絶縁膜２７は、例えば、シリコン酸化膜である。絶縁膜２７は、例えば、熱酸化もしくはＣＶＤ（Chemical Vapor Deposition）、または、その両方を用いて形成される。
【００１９】
フィールドプレート４７は、例えば、Ｚ方向において、ｎ形ドリフト層１１とゲート電極４５との間に位置する。ゲート電極４５は、ソース電極２０とフィールドプレート４７との間に位置する。ゲート電極４５は、絶縁膜２５によりソース電極２０から電気的に絶縁される。絶縁膜２５は、例えば、１μｍの厚さを有する。
【００２０】
ｐ形ベース層１３は、隣接するゲート電極４５間において、ｎ形ドリフト層１１とソース電極２０との間に設けられる。ｎ形ソース層１４は、ｐ形ベース層１３とソース電極２０との間に選択的に設けられる。ｎ形ソース層１４は、ソース電極２０に電気的に接続される。Ｐ形ベース層１３とゲート電極４５との間に位置する絶縁膜２７の一部は、ゲート絶縁膜２７ｇとして機能する。
【００２１】
半導体部１０は、ｐ形コンタクト層１６と、ｎ形ドレイン層１７と、を含む。ｐ形コンタクト層１６は、例えば、ｐ形ベース層１３中に設けられ、ｐ形ベース層１３のｐ形不純物よりも高濃度のｐ形不純物を含む。
【００２２】
ソース電極２０は、ｐ形コンタクト層１６に接するように設けられる。例えば、ソース電極２０の一部２０ｅは、半導体部１０の表面側に設けられたコンタクトトレンチＣＴの内部に延在し、ｐ形コンタクト層１６に接する。コンタクトトレンチＣＴは、隣接するゲート電極４５の間に設けられ、例えば、ｎ形ソース層１４を分断し、ｐ形ベース層１３に達する深さを有する。ソース電極２０は、ｐ形コンタクト層１６に電気的に接続される。また、ソース電極２０は、ｐ形ベース層１３にも電気的に接続される。
【００２３】
ｎ形ドレイン層１７は、ｎ形ドリフト層１１とドレイン電極３０との間に設けられる。ｎ形ドレイン層１７は、ｎ形ドリフト層１１のｎ形不純物よりも高濃度のｎ形不純物を含み、ドレイン電極３０に電気的に接続される。
【００２４】
図３（ａ）および（ｂ）は、実施形態に係る半導体装置１を示す模式図である。図３（ａ）は、半導体部１０の表面を模式的に表す平面図である。図３（ｂ）は、図３（ａ）中に示すＡ−Ａ線に沿った断面構造を表す模式図である。
【００２５】
図３（ａ）では、ソース電極２０、ゲートパッド４０および絶縁膜２５が省略されている。例えば、図１は、図３（ａ）中に示すＢ−Ｂ線に沿った断面を表す模式図である。図２は、図３（ａ）中に示すＣ−Ｃ線に沿った断面を表す模式図である。
【００２６】
図３（ａ）に示すように、ｐ形高濃度層１５は、終端領域において、隣り合うゲートトレンチＧＴの間に設けられ、ゲート電極４５に沿ってＸ方向に延びる。ｐ形高濃度層１５は、ゲート電極４５の端４５ｅよりもＸ方向に突出するように設けられる。すなわち、ｐ形高濃度層１５の端１５ｅは、Ｘ方向においてゲート電極４５の端４５ｅよりも外側に位置する。
【００２７】
また、ｐ形ベース層１３の端１３ｅは、Ｘ方向においてｐ形高濃度層１５の端１５ｅの外側に位置する。これにより、終端領域の端における電界集中を緩和し、終端領域の耐圧を向上させることができる。
【００２８】
図３（ａ）に示すように、フィールドプレート４７は、ゲートトレンチＧＴの内部において、ゲート電極４５の外側に位置する端部４７ｅを含む。ｐ形ベース層１３は、例えば、Ｙ方向において隣接するフィールドプレート４７の端部４７ｅ間に位置する部分を含む。さらに、ｐ形高濃度層１５は、Ｙ方向において隣接するフィールドプレート４７の端部４７ｅ間に位置する部分を含むように設けられても良い。ｐ形ベース層１３およびｐ形高濃度層１５は、これらの端１３ｅおよび１５ｅがＸ方向においてフィールドプレート４７の外側に位置しないように設けられる。
【００２９】
図３（ｂ）に示すように、ゲート電極４５は、ゲートトレンチＧＴ内において、Ｘ方向に連続して延びるように設けられる。ゲート電極４５は、ｎ形ドリフト層１１とソース電極２０との間位置する第１部分４５ａと、ｎ形ドリフト層１１とゲートパッド４０との間に位置する第２部分４５ｂと、第１部分４５ａおよび第２部分４５ｂにつながる第３部分４５ｃと、を含む。
【００３０】
ゲート電極４５は、絶縁膜２５を介してソース電極２０から電気的に絶縁され、ゲートパッド４０に電気的に接続される。ゲートパッド４０は、絶縁膜２５に設けられたコンタクトホールＣＨの内部に延在する部分４０ｅを介してゲート電極４５の第２部分４５ｂに電気的に接続される。
【００３１】
ｐ形高濃度層１５は、例えば、ゲート電極４５の第１部分４５ａ、第３部分４５ｃおよび第２部分４５ｂに沿ってＸ方向に延びる（図１参照）。また、ｐ形高濃度層１５は、少なくとも第３部分４５ｃおよび第２部分４５ｂに沿ってＸ方向に延びる（図５（ａ）参照）。
【００３２】
フィールドプレート４７は、ｎ形ドリフト層１１とゲート電極４５との間に位置する部分４７ｍと、ゲート電極４５の外側に位置する端部４７ｅと、を含む。フィールドプレート４７は、例えば、図示しない部分において、ソース電極２０に電気的に接続される。
【００３３】
図４（ａ）および（ｂ）は、比較例に係る半導体装置２を示す模式断面図である。図４（ａ）は、図１に示す断面に対応する断面を示す模式図である。図４（ｂ）は、半導体部１０の表面を模式的に示す平面図である。
【００３４】
図４（ａ）に示すように、半導体装置２では、ｐ形高濃度層１５（図１参照）が設けられない。例えば、半導体装置２をスイッチング動作させる場合、ソース・ドレイン間の電圧変動により変位電流ＩＤＳが流れる。半導体装置２の終端領域にはｐ形高濃度層１５が設けられていないので、ｐ形ベース層１３の寄生抵抗ＲＢが大きい。したがって、変位電流ＩＤＳが流れると、ｐ形ベース層１３中に大きな電位差が生じる。これにより、ゲート電極４５とｐ形ベース層１３との間のゲート絶縁膜中に高電界が誘起され、絶縁破壊を生じさせる場合がある。
【００３５】
図４（ｂ）に示すように、半導体装置２は、例えば、終端領域におけるゲート絶縁膜２７ｆを厚くした構造を有する。これにより、変位電流ＩＤＳに起因した絶縁破壊を回避することが可能となる。
【００３６】
しかしながら、半導体装置２は、例えば、オン抵抗を低減するために製造上の限界近くまで微細化されたトレンチゲート構造を有する。このため、ゲート電極４５のＹ方向の幅を狭くすることは難しい。したがって、ゲート絶縁膜２７ｆを厚くすれば、ゲートトレンチＧＴのＹ方向の幅が広くなり、半導体部１０のゲート電極４５間に位置する部分のＹ方向の幅１０Ｗが狭くなる。
【００３７】
一方、活性領域に形成されるゲート絶縁膜２７ｇのＹ方向の幅は、終端領域におけるゲート絶縁膜２７ｆのＹ方向の幅よりも狭い。例えば、製造限界のサイズまで微細化されたゲートトレンチＧＴにおいて、ゲート絶縁膜２７ｇおよび２７ｆのそれぞれの幅に対応させてＹ方向のトレンチ幅を変化させることは難しい。したがって、ゲートトレンチＧＴのＹ方向の幅は、活性領域および終端領域において同じであり、半導体部１０も活性領域および終端領域において同じＹ方向の幅１０Ｗを有するように形成される。このため、終端領域のゲート絶縁膜２７ｆを厚くすれば、活性領域における半導体部１０の幅１０Ｗも狭くなる。この結果、ゲート電極４５間に位置するｎ形ソース層１４およびｐ形コンタクト層１６にソース電極２０をコンタクトさせることが難しくなる。これを避けるために、半導体部１０のＹ方向の幅１０Ｗを広くすれば、ゲートチャネルの高密度化が阻害され、オン抵抗を低減することが難しくなる。
【００３８】
これに対し、半導体装置１では、ｐ形ベース層１３上にｐ形高濃度層１５を設けることにより、寄生抵抗ＲＢを小さくすることができる。これにより、ｐ形ベース層１３中の電位差を低減し、終端領域におけるゲート絶縁膜２７ｆ（図４（ｂ）参照）に高電界が誘起されることを回避することができる。したがって、半導体装置１では、終端領域におけるゲート絶縁膜２７ｆのＹ方向の膜厚を活性領域におけるゲート絶縁膜２７ｇのＹ方向の膜厚と同じにすることができる。これにより、ゲート電極４５間に位置する半導体部１０の幅１０Ｗを広くすることが可能となり、ｎ形ソース層１４およびｐ形コンタクト層１６にソース電極２０をコンタクトさせることが容易となる。ここで「膜厚が同じ」とは、例えば、膜厚が同じとなるように形成されるが、製造上のバラツキ等に起因した差異を含む「略同一」であることを意味する。
【００３９】
また、ゲートトレンチＧＴの微細化が、ゲート絶縁膜２７ｆのＹ方向の膜厚とゲート絶縁膜２７ｇのＹ方向の膜厚とが異なることを許容できるレベルである場合には、ゲート絶縁膜２７ｆのＹ方向の膜厚をゲート絶縁膜２７ｇのＹ方向の膜厚よりも厚くすることが好ましい。これにより、ｐ形高濃度層１５を設ける効果に加えて、終端領域におけるゲート絶縁膜２７ｆの絶縁耐圧が高くなり、より効果的に絶縁破壊を回避することが可能となる。
【００４０】
図５（ａ）および（ｂ）は、実施形態の変形例に係る半導体装置３および４を示す模式断面図である。図５（ａ）および（ｂ）は、図１に示す断面に対応する断面構造を示す模式図である。
【００４１】
図５（ａ）に示す半導体装置３では、ｐ形高濃度層１５は、ｐ形ベース層１３とソース電極２０との間に位置する部分を有しない。すなわち、ｐ形高濃度層１５は、ｐ形ベース層１３を介してソース電極２０に電気的に接続されていれば良く、ソース電極２０に直接接しなくても良い。半導体装置３では、ｐ形高濃度層１５は、ゲート電極４５の第３部分４５ｃおよび第２部分４５ｂに沿ってＸ方向に延びる（図３（ｂ）参照）。
【００４２】
半導体装置３においても、ｐ形高濃度層１５によりｐ形ベース層１３の寄生抵抗ＲＢを低減することが可能であり、終端領域におけるゲート絶縁膜２７ｆの絶縁破壊を回避できる。
【００４３】
図５（ｂ）に示す半導体装置４では、ｐ形高濃度層１５は、例えば、ｐ形コンタクト層１６と同じ深さ、もしくは、ｐ形コンタクト層１６よりも深く形成される。すなわち、ｐ形ベース層１３とｐ形高濃度層１５との境界１３ｆは、ｐ形ベース層１３とｐ形コンタクト層１６との境界１６ｆのＺ方向のレベルと同じか、または、より深い位置に設けられる。これにより、ｐ形ベース層１３の寄生抵抗ＲＢをさらに低減することができる。
【００４４】
また、図５（ｂ）に示すように、ｐ形高濃度層１５は、ソース電極２０に直接コンタクトするように形成されても良く、ｐ形コンタクト層１６につながっても良い。これにより、変位電流ＩＤＳに起因したｐ形ベース層１３中の電位差をさらに低減できる。
【００４５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４６】
１、２、３、４…半導体装置、  １０…半導体部、  １０Ｗ…幅、  １１…ｎ形ドリフト層、  １３…ｐ形ベース層、  １３ｅ、１５ｅ、４５ｅ…端、  １３ｆ、１６ｆ…境界、  １４…ｎ形ソース層、  １５…ｐ形高濃度層、  １６…ｐ形コンタクト層、  １７…ｎ形ドレイン層、  ２０…ソース電極、  ２５、２７…絶縁膜、  ２７ｆ、２７ｇ…ゲート絶縁膜、  ３０…ドレイン電極、  ４０…ゲートパッド、  ４５ ゲート電極、  ４５ａ…第１部分、  ４５ｂ…第２部分、  ４５ｃ…第３部分、  ４７…フィールドプレート、  ４７ｅ…端部、  ＣＨ…コンタクトホール、  ＣＴ…コンタクトトレンチ、  ＧＴ…ゲートトレンチ
【図１】
2020136461.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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