(57)【要約】【課題】カラーフィルターを用いることなく分光を可能とし、また、シングルフォトンカウンティングを可能とする、高感度・高画質の固体撮像素子及び撮像装置を提供する。【解決手段】アバランシェ電荷増倍をする光電変換部と、前記光電変換部で生成する電荷量に対応した電圧値としきい値電圧とを比較してパルスを発生し、前記パルスをカウントしてパルス数を出力するアナログ／デジタル変換回路を含む信号読み出し回路とを、画素ごとに備えた固体撮像素子において、前記信号読み出し回路は、互いに前記しきい値電圧の異なるアナログ／デジタル変換回路を複数備えていることを特徴とする。【選択図】図５
2020136691.tif 000002
【特許請求の範囲】
【請求項１】
アバランシェ電荷増倍をする光電変換部と、
前記光電変換部で生成する電荷量に対応した電圧値としきい値電圧とを比較してパルスを発生し、前記パルスをカウントしてパルス数を出力するアナログ／デジタル変換回路を含む信号読み出し回路とを、画素ごとに備えた固体撮像素子において、
前記信号読み出し回路は、互いに前記しきい値電圧の異なるアナログ／デジタル変換回路を複数備えていることを特徴とする、固体撮像素子。
【請求項２】
請求項１に記載の固体撮像素子において、
前記アナログ／デジタル変換回路は、前記光電変換部に入射した前記しきい値電圧に対応する波長より短い波長のフォトン数をカウントするフォトン数カウント回路として機能することを特徴とする、固体撮像素子。
【請求項３】
請求項１又は２に記載の固体撮像素子において、
前記信号読み出し回路は、前記電荷量に対応した電圧値を発生する電圧発生部と、前記電圧値をリセットするリセット手段と、前記電圧値と互いに異なる前記しきい値電圧を比較する複数のコンパレータと、前記コンパレータが出力するパルスをそれぞれカウントする複数のカウンタ回路とを備えていることを特徴とする、固体撮像素子。
【請求項４】
請求項１乃至３のいずれか一項に記載の固体撮像素子において、
前記信号読み出し回路は、前記しきい値電圧の異なる第１乃至第３のアナログ／デジタル変換回路を備えており、
前記第１のアナログ／デジタル変換回路は、赤と緑と青のフォトン数をカウントし、
前記第２のアナログ／デジタル変換回路は、緑と青のフォトン数をカウントし、
前記第３のアナログ／デジタル変換回路は、青のフォトン数をカウントする
ことを特徴とする、固体撮像素子。
【請求項５】
請求項１乃至４のいずれか一項に記載の固体撮像素子において、
前記光電変換部は、結晶セレン膜を備えることを特徴とする、固体撮像素子。
【請求項６】
請求項４に記載の固体撮像素子において、
さらに、前記第１のアナログ／デジタル変換回路及び前記第２のアナログ／デジタル変換回路の出力から、赤のフォトン数を算出し、前記第２のアナログ／デジタル変換回路及び前記第３のアナログ／デジタル変換回路の出力から、緑のフォトン数を算出する、ことを特徴とする、固体撮像素子。
【請求項７】
請求項１乃至５のいずれか一項に記載の固体撮像素子と、前記固体撮像素子の出力から波長別のフォトン数を算出するフォトン数計算部と、前記フォトン数計算部の出力から画像を生成する画像処理部とを備える、撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子及び撮像装置に関し、特に、可視光全域において高感度な撮像が可能な固体撮像素子及び撮像装置に関するものである。
【背景技術】
【０００２】
近年、撮像デバイスの性能は急速に進歩し、低ノイズ化技術においても、回路の読み出しノイズが既に１電子を下回るような段階にまで進んでいる。更にノイズの低減が進みＳ／Ｎ（signal／noise）比が改善できれば、シングルフォトンを検出できるようになり、入射したフォトン数をデジタル的に数えられる究極の感度の撮像デバイスが実現できる。
【０００３】
Ｓ／Ｎ比を改善するためには、ノイズ（Ｎ）を低減する以外に信号（Ｓ）を大きくするというアプローチも考えられる。これまでに、膜内でのアバランシェ電荷増倍を利用した信号増幅により撮像デバイスを高感度化し、低照度下でも高画質な撮影が可能なことが実証されている（非特許文献１、２）。効率良く増倍率を高めることで高いＳ／Ｎ比が得られれば、シングルフォトンカウンティングを実現できる可能性がある。
【０００４】
また、シングルフォトンカウンティングを実現するためには、複数のフォトンが同時に画素に到達しないよう、撮像デバイスの読み出しの高速化が求められる。近年、読み出し回路の高速化も進められており、８Ｋセンサーのような多画素でも高速撮影を可能にする技術や、読み出し回路を３次元的に積層し、信号を列並列ではなく画素並列で処理することで、画素数に無関係に読み出しを高速化できる技術が報告されている（非特許文献３、特許文献１）。光電変換膜の積層によるアバランシェ電荷増倍を利用した信号増幅と、読み出し回路の高速化を合わせることで、高感度・高画質の撮像デバイス（固体撮像素子及び撮像装置）が実現できる可能性がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１８−１９２７６号公報
【非特許文献】
【０００６】
【非特許文献１】谷岡健吉他、「アバランシェ増倍α−Ｓｅ光導電膜を用いた高感度ＨＡＲＰ撮像管」、テレビジョン学会誌、(1990年)、vol.44, no.8, pp.1074-1083
【非特許文献２】K．Tanioka et. al, “An Avalanche-Mode Amorphous Selenium Photoconductive Layer for Use as a Camera Tube Target” IEEE Electron Device Lett., （1987年）, vol.8, no.9, pp.392-394
【非特許文献３】T. Arai et. al,“A 1.1-μm 33-Mpixel 240-fps 3-D-Stacked CMOS Image Sensor With Three-Stage Cyclic-Cyclic-SAR Analog-to-Digital Converters”, IEEE Trans. Electron Devices, (2017年), vol.64, no.12, pp.4492-5000
【発明の概要】
【発明が解決しようとする課題】
【０００７】
撮像デバイスには、高感度化・高画質化とともにカラー化が求められているが、単板固体撮像素子のカラー化に関しては、一般的にはベイヤー配列に配置されたカラーフィルターによってＲ，Ｇ，Ｂに分光することで実現されている。しかし、カラーフィルターを用いた場合は各画素では特定の色以外の光を利用することができず、また、カラー画像を構成するためＲ，Ｇ，Ｂの３種類の画素が必要となるため、撮像デバイスの感度及び集積度の低下をもたらしている。
【０００８】
従って、上記のような問題点に鑑みてなされた本発明の目的は、カラーフィルターを用いることなく分光を可能とし、また、シングルフォトンカウンティングを可能とする、高感度・高画質の固体撮像素子及び撮像装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するために本発明に係る固体撮像素子は、アバランシェ電荷増倍をする光電変換部と、前記光電変換部で生成する電荷量に対応した電圧値としきい値電圧とを比較してパルスを発生し、前記パルスをカウントしてパルス数を出力するアナログ／デジタル変換回路を含む信号読み出し回路とを、画素ごとに備えた固体撮像素子において、前記信号読み出し回路は、互いに前記しきい値電圧の異なるアナログ／デジタル変換回路を複数備えていることを特徴とする。
【００１０】
また、前記固体撮像素子は、前記アナログ／デジタル変換回路が、前記光電変換部に入射した前記しきい値電圧に対応する波長より短い波長のフォトン数をカウントするフォトン数カウント回路として機能することが望ましい。
【００１１】
また、前記固体撮像素子は、前記信号読み出し回路が、前記電荷量に対応した電圧値を発生する電圧発生部と、前記電圧値をリセットするリセット手段と、前記電圧値と互いに異なる前記しきい値電圧を比較する複数のコンパレータと、前記コンパレータが出力するパルスをそれぞれカウントする複数のカウンタ回路とを備えていることが望ましい。
【００１２】
また、前記固体撮像素子は、前記信号読み出し回路が、前記しきい値電圧の異なる第１乃至第３のアナログ／デジタル変換回路を備えており、前記第１のアナログ／デジタル変換回路は、赤と緑と青のフォトン数をカウントし、前記第２のアナログ／デジタル変換回路は、緑と青のフォトン数をカウントし、前記第３のアナログ／デジタル変換回路は、青のフォトン数をカウントすることが望ましい。
【００１３】
また、前記固体撮像素子は、前記光電変換部が、結晶セレン膜を備えることが望ましい。
【００１４】
また、前記固体撮像素子は、さらに、前記第１のアナログ／デジタル変換回路及び前記第２のアナログ／デジタル変換回路の出力から、赤のフォトン数を算出し、前記第２のアナログ／デジタル変換回路及び前記第３のアナログ／デジタル変換回路の出力から、緑のフォトン数を算出する、ことが望ましい。
【００１５】
上記課題を解決するために本発明に係る撮像装置は、前記の固体撮像素子と、前記固体撮像素子の出力から波長別のフォトン数を算出するフォトン数計算部と、前記フォトン数計算部の出力から画像を生成する画像処理部とを備えることを特徴とする。
【発明の効果】
【００１６】
本発明によれば、カラーフィルターを用いることなく分光を可能とし、また、シングルフォトンカウンティングを可能とし、撮像デバイス（固体撮像素子及び撮像装置）の高感度化・高画質化を実現することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の固体撮像素子の光電変換部の例を示す図である。
【図２】入射光の波長による電荷生成の相違を説明する図である。
【図３】結晶セレンの可視光での吸収係数を示す図である。
【図４】１フォトン入射時の波長による電荷量の増倍率の相違を示す図である。
【図５】本発明の固体撮像素子の一画素の信号読み出し回路の例を示す図である。
【図６】パルス発生のタイミングチャートの例を示す図である。
【図７】本発明の固体撮像素子の画素アレイの例を示す図である。
【図８】本発明の固体撮像素子の実装構造の一例を示す図である。
【図９】本発明の撮像装置のブロック図の例である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態について説明する。
【００１９】
本発明は、低照度下でも高画質な撮影が可能な、膜内でのアバランシェ電荷増倍を利用した信号増幅を行う光電変換部と、光電変換信号を画素並列で処理することが可能な信号読み出し回路との組み合わせにより、撮像デバイスの高感度化・高画質化・カラー化を実現する。
【００２０】
［光電変換部］
図１に、本発明の固体撮像素子の光電変換部の例を示す。固体撮像素子１００は、信号読み出し回路基板１上に、可視光領域に感度を有する光電変換膜を積層した光電変換部２を設けた構造を備えている。画素に到達した１フォトンは光電変換部２内で電荷に変換された後、アバランシェ増倍により複数の電荷に増幅される。１度の読み出し時間内に、複数のフォトンが同時に到達した場合、各フォトンを分離することができないため、ここでは、シングルフォトン検出を前提とする。
【００２１】
図１の光電変換部２は、例えば、金属画素電極３と、酸化ガリウム（Ｇａ2Ｏ3）膜４と、テルル（Ｔｅ）膜５と、結晶セレン（ｃ−Ｓｅ）膜６と、ＩＴＯ（Indium Tin Oxide）等からなる透明電極７との積層体からなる。ｎ型半導体である酸化ガリウム４と、ｐ型半導体である結晶セレン６との組み合わせにより、ヘテロ接合のｐｎフォトダイオードが構成される。なお、半導体を結晶セレン（ｃ−Ｓｅ）膜の単層膜として、画素電極又は透明電極との間でショットキー接合ダイオードを構成してもよい。
【００２２】
次に、図１に示す光電変換部２の製造方法の概要について説明する。まず、信号読み出し回路基板１上の金属画素電極３上に、例えばスパッタリング法、パルスレーザー蒸着法、真空蒸着法などにより、酸化ガリウム膜４を形成する。その後、例えば真空蒸着法やスパッタリング法などにより、テルル膜５を形成する。テルル膜５は後の熱処理工程において、下層膜と結晶セレン膜６との接着力を向上させ、結晶セレン膜６の膜剥がれを防止する機能を有する。次に、例えば真空蒸着法やスパッタリング法などにより、アモルファスセレン膜を形成する。光電変換膜の厚さは、可視光の吸収率やアバランシェ増倍率等を考慮して適宜な厚さとすることができるが、セレン膜の場合は３００〜５００ｎｍが望ましい。その後、本実施形態では、例えば、１００℃〜２２０℃の温度で３０秒〜１時間熱処理する。このことにより、アモルファスセレン膜が結晶化され、結晶セレン膜６となる。熱処理温度および熱処理時間が上記範囲内であると、結晶性の良好な結晶セレン膜６が得られる。最後に真空蒸着法やスパッタリング法により透明電極７を形成する。
【００２３】
固体撮像素子の動作時には、光電変換部２でアバランシェ電荷増倍を生じるように、画素電極３と透明電極７との間に電圧を加え、半導体膜中に１０7Ｖ／ｍ程度の電界を発生させる。
【００２４】
なお、本実施形態では、光電変換部の材料として結晶セレン（ｃ−Ｓｅ）を利用したが、この他にも、可視光領域に吸収を有する半導体である、アモルファスセレン（ａ−Ｓｅ）、ＣＩＧＳ（ＣｕＩｎＧａＳｅ）、結晶シリコン（ｃ−Ｓｉ）、アモルファスシリコン（ａ−Ｓｉ）、カドミウムテルル（ＣｄＴｅ）、ガリウム砒素（ＧａＡｓ）、インジウム燐（ＩｎＰ）、硫化銅（Ｃｕ2Ｓ）等の材料について利用可能性がある。
【実施例】
【００２５】
以下に示す方法により、図１に示す固体撮像素子の光電変換部２を作製した。
【００２６】
信号読み出し回路基板１上に各信号読み出し回路と接続する金属画素電極３を形成した。この金属画素電極３は、Ａｕを被着してパターニングし、画素単位に独立した電極とした。基板１上の金属画素電極３（Ａｕ）上に、スパッタリング法により膜厚２０ｎｍの酸化ガリウム膜４を形成した。酸化ガリウム膜４は、成膜時に酸素分圧を１．５×１０-2Ｐａとし、ＲＦパワー１００Ｗで成膜した。次に、真空蒸着法により膜厚１ｎｍのテルル膜５を成膜した。続いて、テルル膜５上に真空蒸着法により、膜厚３００ｎｍのアモルファスセレン膜を形成した。その後、電極３と酸化ガリウム膜４とテルル膜５とアモルファスセレン膜との形成された基板を、２００℃で１分熱処理し、膜厚３００ｎｍの結晶セレン膜６を形成した。最後にスパッタリング法により膜厚３０ｎｍのＩＴＯ膜からなる透明電極７を形成した。
【００２７】
なお、金属画素電極３が画素単位で分離されており、アバランシェ電荷増倍は膜の厚さ方向に生じるため、酸化ガリウム膜４、テルル膜５、セレン膜６、及び透明電極７は、画素分離する必要が無く、基板１上に一様に形成することができる。
【００２８】
図２は、入射光の波長による電荷生成の相違を説明する図である。より詳細には、赤（Ｒ），緑（Ｇ），青（Ｂ）に相当する異なるエネルギーを有するフォトンが、光電変換部２内で吸収および電荷に変換され、膜内を走行中に増倍される様子を示す。なお、光電変換部２は、アバランシェ電荷増倍の大部分が生じる結晶セレン６と、透明電極７と画素電極３のみを、簡略化して記載している。また、図３に、結晶セレンの可視光での吸収係数を示す。
【００２９】
入射光のエネルギーの違いによって結晶セレン膜６の吸収係数が異なる（図３）ことから、光の膜内での侵入長が異なる。図２で示すように、短波長側の光の方が、膜６の表面に近い側で吸収され電荷に変換されるため、画素電極３で読み出されるまでの膜内での電荷走行距離は長くなる。したがって、走行距離が長いほどアバランシェ効果の影響が強く生じ、電荷増倍率が高くなる。実際、非特許文献１では、膜厚の異なる光電変換膜において、電荷走行距離の違いから、同一電界で比較した場合、膜厚の厚い試料の方が増倍率は高いことが示されている。電荷走行距離の違いによる増倍率の違いを利用すると、短波長光（Ｂ）は増倍率が高く、長波長光（Ｒ）は増倍率が小さい、というように波長ごとに増倍率が異なることになる。
【００３０】
図４に、１フォトン入射時の波長による電荷量の増倍率の相違を示す。グラフの横軸に光電変換膜に印加される電界を、縦軸に増倍された電荷量をとる。ある電界まではアバランシェ電荷増倍が生じないため、波長による電荷量の相違はないが、アバランシェ電荷増倍が生じる電界以上の条件では、波長による光電変換膜中の走行距離の差が、電荷増倍率の違いとなり、電荷量の差として検出される。この波長ごとの増倍率の違いを電荷量の違いとして分別することで、カラーフィルターを使用せずにＲ，Ｇ，Ｂの分光が可能となる。
【００３１】
入射光の波長の違いによる増倍されたキャリア数の違いは、次のように推定される。結晶セレン膜内では、緑色の波長（５５０ｎｍ）の光の侵入長（１００％吸収されるまでの侵入長）は青色の波長（４５０ｎｍ）の光の約２倍、赤色の波長（６５０ｎｍ）の光の侵入長は青色の波長の光の約３倍となる。走行距離と増倍率の関係から、各波長において発生するキャリア数をおおよそ見積もると、1個のフォトンが入射した場合、赤色光で２０個、緑色光で１００個、青色光で２００個のキャリアが生成される。このキャリア数の違いを、信号読み出し回路で設定したしきい値で判別することで分光が可能となる。
【００３２】
［信号読み出し回路］
図５に、本発明の固体撮像素子の一画素の信号読み出し回路の例を示す。信号読み出し回路は、光電変換部２で光電変換され増倍された電荷（信号電荷）を蓄積するフローティングディフュージョン（ＦＤ）１０、フローティングディフュージョン１０をリセットするリセットトランジスタ（ＴRST）２０、アンプ（Ａｍｐ）３０、コンパレータ（Ｃｏｍｐ１〜Ｃｏｍｐ３）４１〜４３、偶数個のインバータ５１1〜５１2nからなるインバータチェーン５０、及びカウンタ６１〜６３を備える。
【００３３】
アンプ（Ａｍｐ）３０の入力は、フローティングディフュージョン１０の電極１１（信号検出電圧ＶFD）に接続され、出力端３１（出力電圧値ＶC）は、各コンパレータ４１〜４３のマイナス（−）入力に接続される。また、各コンパレータ４１〜４３のプラス（＋）入力には、互いに異なるしきい値電圧（ＶTH1〜ＶTH3）が入力される。
【００３４】
フローティングディフュージョン（ＦＤ）１０とアンプ（Ａｍｐ）３０は、光電変換部２で生成する電荷量に対応した電圧値ＶCを発生する電圧発生部として機能する。また、リセットトランジスタ（ＴRST）２０は、フローティングディフュージョン１０をリセットするとともに、電圧値ＶCをリセットするリセット手段である。
【００３５】
なお、アンプ（Ａｍｐ）３０はオプションであり、アンプ３０を用いずにフローティングディフュージョン１０を直接コンパレータ４１〜４３の入力端子に接続しても良い。ただし、コンパレータ４１〜４３に接続することで、フローティングディフュージョン１０の容量が実質的に大きくなり、信号電荷に対して信号検出電圧ＶFDが小さくなってしまうため、アンプ３０を配置することが望ましい。アンプ３０は、ソースフォロアアンプ等を用いることができる。また、後述のとおり、インバータチェーン５０は遅延回路として機能しており、他の回路部分又は代替回路で十分な遅延時間が確保できるのであれば、省略又は置換してもよい。
【００３６】
信号読み出し回路の内、リセットトランジスタ（ＴRST）２０、コンパレータ（Ｃｏｍｐ１）４１、及びインバータチェーン５０は、パルス発生回路を構成し、出力ＶOUT1として光電変換部２で生成する電荷量（本発明では光電変換部２に入射したフォトン数）に対応する数のパルスを出力する。そして、カウンタ６１が発生したパルス数をカウントし、カウント数をデジタル信号として出力する。すなわち、信号読み出し回路は、１ｂｉｔ型アナログ／デジタル（Ａ／Ｄ）変換回路を構成しており、これはフォトン数カウント回路として機能する。
【００３７】
同様に、コンパレータ４２，４３からも、電荷量としきい値に基づいてパルスが発生し、カウンタ６２，６３が発生したパルス数をそれぞれカウントし、カウント数をデジタル信号として出力する。本実施形態では、コンパレータとカウンタの組合せからなるアナログ／デジタル変換回路（フォトン数カウント回路）を３系統含む信号読み出し回路となっている。
【００３８】
図６に、パルス発生のタイミングチャートの例を示す。まず、フローティングディフュージョン（ＦＤ）１０の電位（信号検出電圧）ＶFD がリセット電圧ＶRSTにリセットされた状態からスタートする。ＶFDがＶRSTの時のアンプ３０の出力電圧ＶCをＶC0とする。
【００３９】
あるエネルギーを持った１フォトンが光電変換部２に入射し、光電変換および電荷増倍を経て、電荷がフローティングディフュージョン１０に蓄積された時のＶFDに対応した、アンプ３０の出力電圧ＶCを考える。１フォトンが赤Ｒの波長の場合のＶCをＶR、緑Ｇの波長の場合のＶCをＶG、青Ｂの波長の場合のＶCをＶBとする。なお、本実施形態の回路構成では、リセット電圧ＶRSTでフローティングディフュージョン１０にチャージされていた電荷が、フォトンにより生じた電荷により消滅（放電）されるから、出力電圧ＶCは低くなる。ここで、コンパレータ４１〜４３のしきい値電圧ＶTH1〜ＶTH3を、
ＶC0 > ＶTH1 > ＶR
ＶR > ＶTH2 > ＶG
ＶG > ＶTH3 > ＶB 
となるように設定する。
【００４０】
時刻Ｔ１でＲ、時刻Ｔ２でＧ、時刻Ｔ３でＢのフォトンが、それぞれ到来したとする。このとき、図２に示されるように、各フォトンが光電変換および電荷増倍を経て、ＶCを変化させる。（図６では、電荷走行による若干のタイムラグは無視して、電圧がしきい値電圧に達したときをＴ１，Ｔ２，Ｔ３と記載している。）
【００４１】
時刻Ｔ１において、ＶCがＶRに変化する途中で、ＶTH1 > ＶCとなるため、コンパレータ４１の出力がＨｉｇｈになり、さらにインバータチェーン５０の出力電圧が反転し（インバータ５１は偶数個であるのでインバータチェーン５０の入力と出力は同じ）、ＶOUT1がＨｉｇｈレベルになる。なお、ＶTH1 > ＶCとなった時刻Ｔ１とＶOUT1がＨｉｇｈレベルになった時刻とがずれているのは、インバータチェーン５０による遅延効果である。そして、ＨｉｇｈレベルになったＶOUT1がリセットトランジスタ２０のゲート電極に印加され、リセットトランジスタ２０がＯＮするため、フローティングディフュージョン１０の電圧ＶFDがＶRSTにリセットされる。すると、アンプ３０の出力電圧ＶCがＶC0に戻り、コンパレータ４１の出力がＬｏｗとなる。さらにインバータチェーン５０の出力電圧が反転し、出力ＶOUT1もＬｏｗレベルに戻る。この動作により、出力電圧ＶOUT1にパルス信号が発生する。なお、このとき、コンパレータ４２，４３はしきい値電圧を越えないため、出力電圧ＶOUT1とＶOUT2には変化が生じない。
【００４２】
時刻Ｔ２においては、ＶCがＶGに変化する途中で、ＶTH1 > ＶC及びＶTH2 > ＶCとなるため、コンパレータ４１，４２の出力がＨｉｇｈになり、ＶOUT1とＶOUT2がＨｉｇｈレベルとなる。その後、リセットトランジスタ２０がＯＮし、アンプ３０の出力電圧ＶCがＶC0に戻り、時刻Ｔ１のときと同様に、出力ＶOUT1とＶOUT2がＬｏｗレベルに戻る。この動作により、出力電圧ＶOUT1とＶOUT2にパルス信号が発生する。
【００４３】
時刻Ｔ３においては、ＶCがＶBに変化する途中で、ＶTH1 > ＶC、ＶTH2 > ＶC、及びＶTH3 > ＶCとなるため、コンパレータ４１〜４３の出力が順次Ｈｉｇｈになり、ＶOUT1とＶOUT2とＶOUT3がＨｉｇｈレベルとなる。その後、同様に、リセットトランジスタ２０がＯＮし、アンプ３０の出力電圧ＶCがＶC0に戻り、出力ＶOUT1とＶOUT2とＶOUT3がＬｏｗレベルに戻る。この動作により、出力電圧ＶOUT1とＶOUT2とＶOUT3にパルス信号が発生する。
【００４４】
ＶOUT1、ＶOUT2、ＶOUT3のパルス信号を1フレーム期間中にR+G+Bカウンタ６１、G+Bカウンタ６２、Bカウンタ６３でそれぞれ数える。カウンタ６１からは、1フレーム期間中に入射した［Ｒのフォトン数＋Ｇのフォトン数＋Ｂのフォトン数］が得られ、カウンタ６２からは、［Ｇのフォトン数＋Ｂのフォトン数］が得られ、カウンタ６３からは、［Ｂのフォトン数］が得られる。そして、１フレームごとにカウンタ値を読み出した後、カウンタ６１〜６３をリセットする。
【００４５】
よって、コンパレータ４１〜４３とカウンタ６１〜６３からなるアナログ／デジタル変換回路は、それぞれ、コンパレータ４１〜４３のしきい値電圧（ＶTH1〜ＶTH3）に対応する波長より短い波長のフォトンが光電変換部２に入射されたとき、フォトン数をカウントすることができる。
【００４６】
フォトンが入射したか否かを検出するには、ＶOUT1のパルス信号だけを検出すればよいことから、ＶOUT1のみをリセットトランジスタ２０に接続すればよい。コンパレータ（Ｃｏｍｐ１）４１の後段に配置するインバータチェーン５０は、回路の遅延を設けて、パルス信号における一定のパルス立ち上がり時間（コンパレータ３１によるＶTH1 > ＶCの検出から、ＶOUT1がＨｉｇｈとなるまでの時間）を確保している。一定のパルス立ち上がり時間を確保できれば、必ずしもインバータチェーン５０を用いなくともよく、例えば、ＶOUT1のノードに抵抗や容量成分を付加して遅延させる構成なども考えられる。ＧとＢのフォトンが入射した際には、ＶOUT1よりもＶOUT2とＶOUT3のパルス発生が少しだけ遅れるため、ＶOUT2とＶOUT3のパルス発生が行われる前に、ＶOUT1のパルス発生によりフローティングディフュージョン１０がＶRSTにリセットされてＶCがＶC0に戻ることを避ける必要があることから、ＶOUT1、ＶOUT2、ＶOUT3間のパルス発生タイミングの差分よりもコンパレータ４１・インバータチェーン５０の遅延時間を長く設定する必要がある。
【００４７】
本実施形態では、３系統のアナログ／デジタル変換回路、すなわち３系統のフォトン数カウント回路（３つのコンパレータ４１〜４３と３つのカウンタ６１〜６３）により、Ｒ，Ｇ，Ｂのフォトンを区別して検出したが、アナログ／デジタル変換回路（フォトン数カウント回路）は、任意に複数系統設定することができる。２系統であれば、短波長と長波長に区別できる。さらに、４系統、５系統としてしきい値電圧を異ならせれば、それだけ波長を細分化して検出できる。
【００４８】
図７に、本発明の固体撮像素子の画素アレイの例を示す。図７は、固体撮像素子１００を平面視した図であって、光電変換部２とカウンタ６１〜６３は積層形成されている。画素アレイの周囲に行および列走査のための垂直シフトレジスタ７０及び水平シフトレジスタ８０が配置されており、１フレーム期間終了後に行選択線７１と信号読み出し線８１を用いて、ＸＹアドレス方式で各画素のR+G+Bカウンタ６１、G+Bカウンタ６２、Bカウンタ６３の値を読み出す。シフトレジスタ７０の行選択線７１は、各画素のR+G+Bカウンタ６１、G+Bカウンタ６２、Bカウンタ６３の３つを同時に選択しており、信号読み出し線８１からは３本の読み出し線により３チャンネル分の信号が並列に出力される。全画素のカウンタ値を出力した後、全画素のカウンタ値をリセットして、次のフレームの露光を開始する。
【００４９】
Ｒのフォトン数、Ｇのフォトン数、Ｂのフォトン数を得るには、カウンタ値を用いて、それぞれ
Ｒのフォトン数 ＝ （R+G+Bカウンタの値）−（G+Bカウンタの値）
Ｇのフォトン数 ＝ （G+Bカウンタの値）−（Bカウンタの値）
Ｂのフォトン数 ＝ （Bカウンタの値）
と算出することで、求められる。このフォトン数計算処理は、固体撮像素子１００の内部で行うことも、また、固体撮像素子１００の外部で行うこともできる。
【００５０】
図８は、本発明の固体撮像素子の実装構造の一例を示す図である。図８の固体撮像素子１００は、画素を構成する各回路要素を異なる基板に形成し、それを３次元積層したものである。
【００５１】
図８において、固体撮像素子１００は、光電変換層（受光層）１１０と、パルス発生回路層１２０と、カウンタ回路層１３０と、制御回路層１４０とから、構成されている。各層は、画素単位で分割されており（図では例えば１６分割）、分割されたそれぞれの区画は縦方向に接続され（接続配線は図示せず）、全体で固体撮像素子１００が構成されている。
【００５２】
すなわち、光電変換部２を最上層の受光層１１０に形成し、フローティングディフュージョン１０、リセットトランジスタ２０、アンプ３０、コンパレータ４１〜４３、及びインバータチェーン５０を２層目のパルス発生回路層１２０に形成し、カウンタ６１〜６３をカウンタ回路層１３０に形成する。そして、最下層の制御回路層１４０には、走査回路や必要な制御回路等を形成して、各回路を縦方向に接続し、例えば最下層１４０から出力（例えば、画素ごとの各カウンタ値）を取り出すことができる。なお、制御回路層１４０において、上述のフォトン数計算処理を行うこともできる。
【００５３】
このように、カウンタ回路や制御回路を光電変換部とは別の基板に形成して３次元積層して、画素ごとに３次元的に配線することで、高精細な固体撮像素子を実現できる。
【００５４】
図９は、本発明の撮像装置のブロック図の例である。図９の撮像装置４００は、固体撮像素子１００と、フォトン数計算部２００と、画像処理部３００とを備えている。
【００５５】
固体撮像素子１００は、例えば、図５で示された信号読み出し回路を備える固体撮像素子であり、光（フォトン）が入射され、画素ごとのR+G+Bカウンタの値、G+Bカウンタの値、及びBカウンタの値が出力される。
【００５６】
フォトン数計算部２００は、固体撮像素子１００から各カウンタ値が入力され、内部で上述のフォトン数計算処理を行い、各画素におけるＲフォトン数、Ｇフォトン数、Ｂフォトン数を出力する。
【００５７】
画像処理部３００は、フォトン数計算部２００から入力された、各波長別のフォトン数に基づいて画像処理を行い、入射された光の画像を出力する。
【００５８】
このように、シングルフォトンカウンティングに基づく撮像装置を実現できる。
【００５９】
上述の実施形態は代表的な例として説明したが、本発明の趣旨及び範囲内で、多くの変更及び置換ができることは当業者に明らかである。したがって、本発明は、上述の実施形態によって制限するものと解するべきではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。例えば、実施形態に記載の複数の構成ブロックを１つに組み合わせたり、あるいは１つの構成ブロックを分割したりすることが可能である。
【符号の説明】
【００６０】
１      信号読み出し回路基板
２      光電変換部
３      金属画素電極
４      酸化ガリウム膜
５      テルル膜
６      結晶セレン膜
７      透明電極
１０    フローティングディフュージョン
２０    リセットトランジスタ
３０    アンプ
４１〜４３  コンパレータ
５０    インバータチェーン
５１    インバータ
６１〜６３  カウンタ
７０    垂直シフトレジスタ
７１    行選択線
８０    水平シフトレジスタ
８１    信号読み出し線
１００  固体撮像素子
１１０  光電変換層
１２０  パルス発生回路層
１３０  カウンタ回路層
１４０  制御回路層
２００  フォトン数計算部
３００  画像処理部
４００  撮像装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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