(57)【要約】【課題】  画素がカウント飽和状態か否かを判定可能にしたフォトンカウント型の撮像素子を提供すること。【解決手段】  フォトンの入射に応じて、出力電圧が変動する受光素子と、前記出力電圧を互いに異なる複数の基準電圧とそれぞれ比較し、前記出力電圧が前記基準電圧を超える１回の変動につき、信号を１つ出力する比較手段と、前記出力電圧と前記複数の基準電圧それぞれとの比較により前記比較手段から出力された信号の数を、前記基準電圧ごとにカウントして、カウント値を出力するカウント手段とを有する複数の画素を含む。【選択図】  図３
2020017861.tif 000002
【特許請求の範囲】
【請求項１】
フォトンの入射に応じて、出力電圧が変動する受光素子と、
前記出力電圧を互いに異なる複数の基準電圧とそれぞれ比較し、前記出力電圧が前記基準電圧を超える１回の変動につき、信号を１つ出力する比較手段と、
前記出力電圧と前記複数の基準電圧それぞれとの比較により前記比較手段から出力された信号の数を、前記基準電圧ごとにカウントして、カウント値を出力するカウント手段と
を有する複数の画素を含むことを特徴とする撮像素子。
【請求項２】
前記比較手段は、
前記出力電圧を予め決められた第１の基準電圧と比較し、前記出力電圧が前記第１の基準電圧を超える１回の変動につき、信号を１つ出力する第１の比較手段と、
前記出力電圧を、前記第１の基準電圧と異なる予め決められた第２の基準電圧と比較し、前記出力電圧が前記第２の基準電圧を超える１回の変動につき、信号を１つ出力する第２の比較手段と、を有し、
前記カウント手段は、
前記第１の比較手段から出力された信号の数をカウントして、第１のカウント値を出力する第１のカウント手段と、
前記第２の比較手段から出力された信号の数をカウントして、第２のカウント値を出力する第２のカウント手段と
を有することを特徴とする請求項１に記載の撮像素子。
【請求項３】
前記複数の基準電圧は、第１の基準電圧と、前記第１の基準電圧と異なる第２の基準電圧とを含み、
前記複数の画素はそれぞれ、前記第１の基準電圧および前記第２の基準電圧を切り替えて、前記比較手段に供給する切り替え手段を更に有し、
前記カウント手段は、前記出力電圧を前記第１の基準電圧と比較したときに前記比較手段から出力された信号の数をカウントして、第１のカウント値を出力すると共に、前記出力電圧を前記第２の基準電圧と比較したときに前記比較手段から出力された信号の数をカウントして、第２のカウント値を出力することを特徴とする請求項１に記載の撮像素子。
【請求項４】
前記複数の画素は、前記撮像素子の全ての画素であることを特徴とする請求項１乃至３のいずれか１項に記載の撮像素子。
【請求項５】
フォトンの入射に応じて、出力電圧が変動する受光素子をそれぞれ有する複数の第１の画素と複数の第２の画素とを含む画素アレイを有し、
前記第１の画素は、
第１の基準電圧を生成する第１の生成手段と、
前記出力電圧を前記第１の基準電圧と比較し、前記出力電圧が前記第１の基準電圧を超える１回の変動につき、信号を１つ出力する第１の比較手段と、
前記第１の比較手段から出力された信号の数をカウントして、第１のカウント値を出力する第１のカウント手段と、を含み、
前記第２の画素は、
前記第１の基準電圧と異なる第２の基準電圧を生成する第２の生成手段と、
前記出力電圧を前記第２の基準電圧と比較し、前記出力電圧が前記第２の基準電圧を超える１回の変動につき、信号を１つ出力する第２の比較手段と、
前記第２の比較手段から出力された信号の数をカウントして、第２のカウント値を出力する第２のカウント手段と、を含む
ことを特徴とする撮像素子。
【請求項６】
フォトンが入射していない場合の前記出力電圧と前記第１の基準電圧との差が、フォトンが入射していない場合の前記出力電圧と前記第２の基準電圧との差よりも小さいことを特徴とする請求項２、３、５のいずれか１項に記載の撮像素子。
【請求項７】
前記受光素子はガイガーモードで駆動されたアバランシェフォトダイオードであって、前記画素は更にクエンチ抵抗を含むことを特徴とする請求項１乃至６のいずれか１項に記載の撮像素子。
【請求項８】
前記基準電圧ごとに得られたカウント値の差が予め決められた閾値以上である画素を、飽和した画素と判定する判定手段を更に有することを特徴とする請求項１乃至７のいずれか１項に記載の撮像素子。
【請求項９】
前記飽和した画素と判定された画素から、予め決められたカウント値を前記撮像素子の外部に出力することを特徴とする請求項８に記載の撮像素子。
【請求項１０】
請求項１乃至９のいずれか１項に記載の撮像素子と、
信号処理手段と
を有することを特徴とする撮像装置。
【請求項１１】
請求項１乃至７のいずれか１項に記載の撮像素子と、
前記撮像素子から出力された前記基準電圧ごとに得られたカウント値の差が予め決められた閾値以上である画素を、飽和した画素と判定する判定手段と
を更に有することを特徴とする撮像装置。
【請求項１２】
光量調節部材を有し、
前記飽和した画素と判定された画素の数が予め決められた数以上の場合に、前記光量調節部材により、前記受光素子に入射する光量を制限することを特徴とする請求項１１に記載の撮像装置。
【請求項１３】
請求項８または９に記載の撮像素子と、
光量調節部材を有し、
前記飽和した画素と判定された画素の数が予め決められた数以上の場合に、前記光量調節部材により、前記受光素子に入射する光量を制限することを特徴とする撮像装置。
【請求項１４】
フォトンの入射に応じて出力電圧が変動する複数の受光素子から出力される信号の信号処理方法であって、
比較手段が、前記出力電圧を互いに異なる複数の基準電圧の少なくとも一つと比較し、前記出力電圧が前記基準電圧を超える１回の変動につき、信号を１つ出力する比較工程と、
カウント手段が、前記出力電圧と前記複数の基準電圧との比較により出力された信号の数を前記基準電圧ごとにカウントして、カウント値を出力するカウント工程と、
判定手段が、前記基準電圧ごとに得られたカウント値の差が予め決められた閾値以上である画素を、飽和した画素と判定する判定工程と
を有することを特徴とする信号処理方法。
【請求項１５】
フォトンの入射に応じて出力電圧が変動する複数の受光素子と、前記出力電圧を互いに異なる複数の基準電圧の少なくとも一方と比較し、前記出力電圧が前記基準電圧を超える１回の変動につき、信号を１つ出力する比較手段と、前記出力電圧と前記複数の基準電圧との比較により出力された信号の数を、前記基準電圧ごとにカウントして、カウント値を出力するカウント手段と、を有する複数の画素を含む撮像素子から出力される信号の信号処理方法であって、
入力手段が、前記基準電圧ごとに得られたカウント値を入力する入力工程と、
判定手段が、前記基準電圧ごとに得られたカウント値の差が予め決められた閾値以上である画素を、飽和した画素と判定する判定工程と、
を有することを特徴とする信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子、撮像装置及び信号処理方法に関し、特に、フォトンカウント型撮像素子に伴う技術に関する。
【背景技術】
【０００２】
従来、デジタルカメラ等に用いられる撮像素子は、フォトダイオード（ＰＤ）を電荷蓄積方式で用いることが一般的である。電荷蓄積方式とは、一定期間内にＰＤに入射したフォトンを光電変換し、電圧値というアナログ量として捉える方式である。電荷蓄積方式では、ＰＤにフォトンが入射されると、ＰＤは入射するフォトンの数に対してほぼ線形に電荷を生成し、蓄積する。ＰＤに蓄積された電荷はフローティングディフュージョン部（ＦＤ）へ転送され、電圧に変換される。ＦＤによって変換された電圧はソースフォロワ（ＳＦ）によって増幅され、ＡＤ変換器によってデジタル信号に変換され、外部に出力される。
【０００３】
電荷蓄積方式の場合、例えばＦＤの電圧をＳＦで増幅する際に、ＳＦのゲート界面で発生するＲＴＳ（Ｒａｎｄｏｍ  Ｔｅｌｅｇｒａｐｈ  Ｓｉｇｎａｌ）ノイズによりＳ／Ｎ比が劣化することが知られている。
【０００４】
一方で、近年アバランシェフォトダイオード（ＡＰＤ）をガイガーモードで動作させた際に発生するアバランシェ現象を利用して、入射したフォトンの数そのものを計測してデジタル信号として出力するフォトンカウント型撮像素子の検討がなされている。
【０００５】
ＡＰＤをガイガーモードで動作させる時、例えばＡＰＤに１つのフォトンが入射するとアバランシェ現象によって観測可能なレベルの電流が発生する。この電流をパルス信号に変換し、そのパルス信号の数をカウントすることで、入射するフォトンの個数を直接計測することが可能となる。そのため、ＲＴＳノイズが発生せず、Ｓ／Ｎ比の向上が期待されている。ＡＰＤを用いたセンシングデバイスの一例として、特許文献１では複数画素のＡＰＤから成る測距用センサが開示されている。
【０００６】
ここで従来のフォトンカウント型撮像素子の動作概要について図９を用いて説明する。図９（ａ）はＡＰＤをガイガーモードで動作させるフォトンカウント型撮像素子の単位画素（以下、「画素」と呼ぶ。）の等価回路を示している。画素は、ＡＰＤとコンパレータとクエンチ抵抗、抵抗Ｒ1、Ｒ2より構成される。
【０００７】
ＡＰＤのアノード端はＧＮＤに接続されており、カソード端はクエンチ抵抗に接続されている。そして、クエンチ抵抗を介して、電圧ＨＶＤＤによる逆バイアス電圧が印加される。このとき電圧ＨＶＤＤとＧＮＤの電圧差はＡＰＤをガイガーモードにする為にブレーク電圧以上となるように設定する。
【０００８】
図９（ｂ）は、ＡＰＤをガイガーモードで動作させているときの概念図である。フォトンの入射待ちをしているときは、動作Ａの開始点の状態αにいる。ここでＡＰＤにフォトンが入射すると、ＡＰＤではアバランシェ現象が発生しＡＰＤに大電流が流れる。電流が流れると同時にクエンチ抵抗によって、ＡＰＤのカソード端の電圧降下が発生する。これはＡＰＤのＩ-Ｖ特性において逆バイアスが低下したことになり、状態が動作Ａのように遷移する。ＡＰＤのカソード端の電圧降下により、ＡＰＤに印加される逆バイアス電圧が降伏電圧未満となってアバランシェ現象が止まる（状態β）。アバランシェ現象が止まり動作Ｂに遷移したのち、ＡＰＤのカソード端は電圧ＨＶＤＤによりチャージされ、再び動作Ａの開始点の状態に戻る（動作Ｃ）。
【０００９】
図９（ｃ）は、状態αから動作Ａ〜Ｃを経てまた状態αに戻るまでのＡＰＤのカソード端の電圧ＶＡＰＤの推移を示している。時刻ｔ0からｔ1の期間はフォトン入射待機状態であり、時刻ｔ1でＡＰＤにフォトンが入射すると動作Ａを経て時刻ｔ2で状態βに遷移し、その後動作Ｂ、動作Ｃを経て時刻ｔ3で状態αに戻る。
【００１０】
図９（ａ）に示すようにコンパレータの一方の入力端子にはＡＰＤのカソード端の電圧ＶＡＰＤが、もう一方の入力端子には基準電圧Ｖrefを抵抗Ｒ1と抵抗Ｒ２とで分圧した参照電圧Ｖthが入力されている。参照電圧Ｖthは、上記で説明したフォトンが入射した際の電圧ＶＡＰＤの変化が検出できるようＶ0とＶminの間の電位に設定する。
【００１１】
コンパレータは、電圧ＶＡＰＤがＶthより小さくなり、再び電圧ＶＡＰＤがＶthより大きくなるまでの期間（電圧ＶＡＰＤがＶthレベルを往復した期間）にパルス信号を１つ出力する。そのため、このコンパレータの出力にカウンタを接続しておけば、入射したフォトンの数をカウントすることができる。従って、動作（Ａ）〜動作（Ｃ）を繰り返すことで、ＡＰＤに入射したフォトンの数を計測することが可能となる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２０１４−８１２５３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、上述の従来技術ではデッドタイム（不感時間）より短い時間間隔でフォトンが入射すると（すなわち、一定期間内のフォトンの入射数が多くなると）、パルス信号の分離ができなくなって飽和し、高輝度領域でのリニアリティが悪化するという課題がある。
【００１４】
例えば、短い間隔でフォトンが２つ入射した場合、図９（ｄ）に示すように電圧ＶＡＰＤがＶｔｈレベルを往復する回数としては１回だけであるため、カウント値として出力されるのは１になる。つまり、図９（ａ）に示す画素では、フォトンがデッドタイムより短い間隔で入射した場合正確にカウントすることができない。なお、このようにフォトンが所定時間より短い間隔で入射し正確にカウントできない状態を、以下、「カウント飽和状態」と呼ぶ。
【００１５】
図９（ｅ）は、図９（ａ）に示す画素により入射フォトンをカウントした時のカウント値を示している。横軸は入射フォトン数、縦軸はカウント値を示している。図からわかるように、入射フォトン数がＫ1個入射している場合と、Ｋ2個入射している場合のいずれにおいてもカウント値はＫCとなってしまい、区別をすることができない。つまり、実際の入射フォトン数がＫ2個であっても、カウント飽和状態か否かを区別することができない。
【００１６】
本発明は上記問題点を鑑みてなされたものであり、画素がカウント飽和状態か否かを判定可能にしたフォトンカウント型の撮像素子を提供することを目的とする。更に、当該撮像素子における画素がカウント飽和状態か否かを判定することを目的とする。
【課題を解決するための手段】
【００１７】
上記目的を達成するために、本発明の撮像素子は、フォトンの入射に応じて、出力電圧が変動する受光素子と、前記出力電圧を互いに異なる複数の基準電圧とそれぞれ比較し、前記出力電圧が前記基準電圧を超える１回の変動につき、信号を１つ出力する比較手段と、前記出力電圧と前記複数の基準電圧それぞれとの比較により前記比較手段から出力された信号の数を、前記基準電圧ごとにカウントして、カウント値を出力するカウント手段とを有する複数の画素を含む。
【発明の効果】
【００１８】
本発明によれば、画素がカウント飽和状態か否かを判定可能にしたフォトンカウント型の撮像素子を提供することができる。また、当該撮像素子における画素がカウント飽和状態か否かを判定することができる。
【図面の簡単な説明】
【００１９】
【図１】第１及び第２の実施形態における撮像装置の概略構成を示すブロック図。
【図２】第１及び第２の実施形態における撮像素子の構成を示す図。
【図３】第１の実施形態における画素と画素演算部の一部の構成を示す図。
【図４】第１及び第２の実施形態におけるＡＤＰのカソード端の出力電圧値とコンパレータ出力例を示す図。
【図５】第１の実施形態におけるカウンタ飽和画素判定処理と置き換え処理を示すフローチャート。
【図６】第１の実施形態の変形例における画素配置の一例を示す図。
【図７】第２の実施形態における画素と画素演算部の一部の構成を示す図。
【図８】第２の実施形態の変形例における画素配置の一例を示す図。
【図９】従来技術におけるフォトンカウント型撮像素子に関する説明図。
【発明を実施するための形態】
【００２０】
以下、添付図面を参照して本発明を実施するための形態を詳細に説明する。
【００２１】
＜第１の実施形態＞
第１の実施形態におけるフォトンカウント型撮像素子を用いた撮像システムについて説明する。なお、第１の実施形態では、撮像素子内の全ての画素に２つのコンパレータを有するフォトンカウント型撮像素子において、それぞれのコンパレータに異なる参照信号を入力する場合について示す。
【００２２】
図１は、第１の実施形態における撮像装置の概略構成を示すブロック図である。図１において、レンズ部２０１は、ズームレンズを含む複数枚のレンズにより構成され、レンズ駆動部２０２の制御により、Ｗｉｄｅ端からＴｅｌｅ端まで、焦点距離を変化させることができる。
【００２３】
メカニカルシャッタ（以下、「メカシャッタ」と記す。）２０３と、その後段の絞り２０４（光量調節部材）は、撮像素子２０６へ入射する光の照射時間を機械的に制御する露光量調整機構である。メカシャッタ２０３及び絞り２０４は、シャッタ・絞り駆動部２０５によって駆動制御される。
【００２４】
ズームレンズを含むレンズ部２０１を通った被写体像は、メカニカルシャッタ２０３及び絞り２０４により適切な露光量に調整され、撮像素子２０６に結像される。撮像素子２０６内の複数の画素に結像した被写体像は、撮像素子２０６内で２次元のデジタルデータに変換され、撮像信号処理回路２０７に送られる。なお、撮像素子２０６の詳細については後述する。
【００２５】
撮像信号処理回路２０７は、ノイズを軽減するローパスフィルタ処理やシェーディング補正処理、ＷＢ調整処理などの各種の画像信号処理、さらにキズ補正処理やダークシェーディング補正処理、黒引き処理等の各種の補正、圧縮等を行って画像データを生成する。
【００２６】
全体制御演算部２１０は、撮像装置全体の制御と各種演算を行う。タイミング発生部（以下、「ＴＧ」と記す。）２０８は、全体制御演算部２１０からの制御信号に基づき、撮像素子２０６を駆動させるための駆動パルスを発生させる。第１メモリ部２０９は、画像データを一時的に記憶する。
【００２７】
記録媒体制御インターフェース（Ｉ／Ｆ）部２１１は、半導体メモリ等の着脱可能な記憶媒体である記録媒体２１３に対して画像データの記録及び読み出しを行う。表示部２１２は、画像データ等の表示を行う。外部インターフェース（Ｉ／Ｆ）部２１４は、外部コンピュータ等と通信を行う為のインターフェースである。
【００２８】
第２メモリ部２１５は、全体制御演算部２１０での演算結果や撮影条件等の各種パラメータを記憶する。操作部２１６によりユーザーが設定した撮像装置の駆動条件に関する情報は、全体制御演算部２１０に送られ、これらの情報に基づいて撮像装置全体の制御が行われる。
【００２９】
図２は、撮像素子２０６の概略構造を示しており、本実施形態では、一例として、センサ基板３０１と回路基板３０２とが電気的に接続されるように積層された、積層構造の撮像素子を構成する。
【００３０】
図２（ａ）において、センサ基板３０１には、複数の画素３０３が２次元状に配置された画素アレイが形成される。なお、画素３０３の詳細な構成については後述する。回路基板３０２には、画素演算部３０４及び信号処理回路３０５が構成される。
【００３１】
画素演算部３０４は、センサ基板３０１上の画素毎にバンプ等で電気的に接続され、各画素３０３を駆動するための制御信号を出力すると共に、画素３０３からのコンパレータ出力を受け、各種処理を行う。
【００３２】
画素演算部３０４は、対応する画素毎に入射したフォトンに応じて出力されるコンパレータからのパルス信号の数を計測するカウンタ回路を有する。画素演算部３０４で計測されたカウント値は、信号処理回路３０５によって撮像素子２０６の外部へと出力される。
【００３３】
図２（ｂ）は、撮像素子２０６で使用されるカラーフィルタアレイの一部を示しており、図２（ａ）の画素アレイに含まれる。このカラーフィルタの配列は、ベイヤー配列と呼ばれ、第１の色フィルタを赤（Ｒ）、第２の色フィルタを緑（Ｇｒ）、第３の色フィルタを緑（Ｇｂ）、第４の色フィルタを青（Ｂ）として繰り返し配列されている。原色の色フィルタ配列の中でも、高い解像度と優れた色再現性を備えた色フィルタ配列である。
【００３４】
次に、図３を参照して、画素３０３と画素演算部３０４の一部の構成について説明する。
【００３５】
画素３０３は、クエンチ抵抗１０１、受光素子であるＡＰＤ１０２、第１コンパレータ１０３、第２コンパレータ１０４、参照電圧ＶｔｈA、ＶｔｈBを生成するための抵抗ＲA1、ＲA2、ＲB1、ＲB2からなる。画素３０３の各構成要素は、センサ基板３０１上に配置される。なお、画素アレイに含まれる他の画素も同様の構成を有する。画素演算部３０４は、各画素３０３に対応した第１カウンタ１０５及び第２カウンタ１０６を含み、回路基板３０２上に配置される。
【００３６】
ＡＰＤ１０２のアノード端はＧＮＤに接続されており、カソード端はクエンチ抵抗１０１に接続されている。そしてＡＰＤ１０２には、クエンチ抵抗１０１を介して、電圧ＨＶＤＤによる逆バイアス電圧が印加される。このとき電圧ＨＶＤＤとＧＮＤの電圧差は、ＡＰＤ１０２をガイガーモードにする為にブレーク電圧以上となるように設定される。
【００３７】
ＡＰＤ１０２のカソード端の電圧ＶＡＰＤ（出力電圧）は第１コンパレータ１０３、第２コンパレータ１０４の一方の入力端に入力される。また、第１コンパレータ１０３、第２コンパレータ１０４のもう一方の入力端には、それぞれ基準電圧Ｖrefを、抵抗ＲA1とＲA2、抵抗ＲB1とＲB2により分圧した参照電圧ＶｔｈA、ＶｔｈBとが入力される。
【００３８】
第１コンパレータ１０３には、ＡＰＤ１０２のカソード端の電圧ＶＡＰＤと参照電圧ＶｔｈAが入力され、電圧ＶＡＰＤが参照電圧ＶｔｈAレベルを往復した場合にパルス信号を出力する。同様に第２コンパレータ１０４には、ＡＰＤ１０２のカソード端の電圧ＶＡＰＤと参照電圧ＶｔｈBが入力され、電圧ＶＡＰＤが参照電圧ＶｔｈBレベルを往復した場合にパルス信号を出力する。
【００３９】
第１コンパレータ１０３及び第２コンパレータ１０４から出力されたパルス信号は、第１カウンタ１０５及び第２カウンタ１０６にそれぞれ入力され、各コンパレータから出力されたパルス信号の数が計測される。
【００４０】
次に、第１の実施形態におけるカウント飽和検出処理、及びカウント飽和画素の出力値のカウント飽和レベルのカウント値への置き換え処理について説明する。
【００４１】
図４（ａ）は、時刻ｔ１〜時刻ｔ７の期間に７つのフォトンＰ１〜Ｐ７が順次入射した際の電圧ＶＡＰＤの変動推移を示したものである。縦軸が電圧ＶＡＰＤ、横軸が時刻を示している。すなわち、電圧ＶＡＰＤが、フォトン入射待機状態時の電圧Ｖ0からアバランシェ現象が発生し、電圧値が最も下がったときの電圧Ｖminまで変動する様子を示している。
【００４２】
図４（ｂ）及び図４（ｃ）は、それぞれ第１コンパレータ１０３及び第２コンパレータ１０４から出力されたパルス信号の推移を示している。縦軸はコンパレータの出力、横軸は時刻を示している。
【００４３】
図４（ａ）に示す通り、第１コンパレータ１０３、第２コンパレータ１０４の参照電圧ＶｔｈAとＶｔｈBは、フォトン入射待機状態時の電圧Ｖ0とアバランシェ現象が発生した時の最も低い電圧Ｖminとの間の値である。また、参照電位ＶｔｈBは、参照電圧ＶｔｈAよりも小さい値（ＶｔｈB＜ＶｔｈA）となるように設定される。
【００４４】
時刻ｔ１〜時刻ｔ７は、それぞれＡＰＤ１０２にフォトンＰ１〜Ｐ７が入射したタイミングを示している。時刻ｔ１〜時刻ｔ２、時刻ｔ６〜時刻ｔ７、時刻ｔ７〜時刻ｔ８の期間は、デッドタイムより長い間隔でフォトンＰ１、Ｐ６、Ｐ７が入射している。そのため、フォトンＰ１、Ｐ６、Ｐ７により、電圧ＶＡＰＤはそれぞれ電圧Ｖ0からＶminまで変動し、ＡＰＤ１０２のカソードは電圧ＨＶＤＤによりチャージされ再びフォトン待機状態の電圧Ｖ0に収束する。
【００４５】
一方、時刻ｔ２〜時刻ｔ４及び時刻ｔ４〜時刻ｔ６の期間は、デッドタイムより短い間隔でフォトンＰ２、Ｐ３、Ｐ４、Ｐ５が入射している。そのため、フォトンＰ２、Ｐ４により、電圧ＶＡＰＤはそれぞれ電圧Ｖ0からＶminまで変動するが、電圧Ｖ0へと収束しきる前にフォトンＰ３、Ｐ５によるアバランシェ現象で再び電圧Ｖminに到達する。その後、電圧ＨＶＤＤによりチャージされてフォトン待機状態の電圧Ｖ0に収束する。
【００４６】
このとき、図４（ｂ）に示すように、閾値ＶｔｈAを参照電圧として入力する第１コンパレータ１０３は、フォトンＰ１、Ｐ６、Ｐ７の入射による電圧ＶＡＰＤの変動に対して、それぞれ別々のパルス信号を出力する。しかし、フォトンＰ２とＰ３の入射による電圧ＶＡＰＤの変動は、１つのパルス信号に合成されて出力される。同様にフォトンＰ４とＰ５の入射によるＶＡＰＤの電圧値の変動も１つのパルス信号に合成されて出力される。
【００４７】
一方、図４（ｃ）に示すように、閾値ＶｔｈBを参照電圧として入力する第２コンパレータ１０４は、フォトンＰ１〜Ｐ７の入射による電圧ＶＡＰＤの変動をそれぞれ別々のパルス信号として出力する。
【００４８】
ここで、撮像素子２０６の２次元画素アレイ上における画素３０３のアドレス（X，Y）が（x，y）の場合、第１カウンタ１０５及び第２カウンタ１０６から得られるカウント値をそれぞれＫＡ（x，y）、ＫＢ（x，y）とする（1≦X≦xmax, 1≦Y≦ymax,）。このとき、図４に示す例では、ＫＡ（x，y）＝５、ＫＢ（x，y）＝７が得られる。
【００４９】
画素３０３から得られたカウント値ＫＡ（x，y）、ＫＢ（x，y）は、信号処理回路３０５へと出力される。信号処理回路３０５では、画素３０３がカウンタ飽和であるか否かの判定処理と、カウンタ飽和と判定された画素（以下、「カウンタ飽和画素」と呼ぶ。）に対し、画素出力値の置き換え処理を行う。以下、信号処理回路３０５における処理について、図５を参照して説明する。
【００５０】
まず、Ｓ１０において、画素３０３からカウント値ＫＡ（x，y）、ＫＢ（x，y）を取得し、Ｓ１１において、ＫＡ（x，y）とＫＢ（x，y）の差分ΔＫを式（１）により算出する。
ΔＫ＝ＫＢ（x，y）−ＫＡ（x，y）      …（１）
【００５１】
Ｓ１２において、式（１）により得られた差分ΔＫと、予め決められたカウンタ飽和判定閾値ＫｔｈＳ（ＫｔｈＳ＞０）とを比較する。差分ΔＫがカウンタ飽和判定閾値ＫｔｈＳ以上である場合、カウント飽和画素と判定してＳ１３に進む。また、差分ΔＫがカウンタ飽和判定閾値ＫｔｈＳ未満である場合、カウント飽和画素では無いと判定してＳ１５に進む。
【００５２】
Ｓ１３では、判定フラグＪ（x，y）をカウント飽和画素であることを示す１に設定し、Ｓ１４において、画素出力値Ｉout（x，y）として、カウント飽和レベルのカウント値ＫＳ（ＫＳ＞０）を選択する。なお、カウント値ＫＳとしては、例えば、予め決められた露光時間、ＡＰＤ１０２を露光して図９（ｅ）に示すようなグラフを生成し、得られた最大のカウント値を、実際の露光時間に応じて変更した値を用いることができる。
【００５３】
一方、Ｓ１５では、判定フラグＪ（x，y）をカウント飽和画素では無いことを示す０に設定し、Ｓ１６において、画素出力値Ｉout（x，y）として、カウント値ＫＡ（x，y）を選択する。
【００５４】
Ｓ１７において、Ｓ１３またはＳ１５で設定された判定フラグＪ（x，y）と、Ｓ１４またはＳ１６で選択された画素出力値Ｉout（x，y）を出力して処理を終了する。信号処理回路３０５は、上記処理を各画素に対して行う。
【００５５】
撮像素子２０６の全ての画素３０３（1≦X≦xmax, 1≦Y≦ymax,）についてＳ１〜Ｓ１７の処理を行い、判定フラグＪ（x，y）及び画素出力値Ｉout（x，y）を求める。
【００５６】
なお、信号処理回路３０５では、上記処理で求めた全ての画素３０３の判定フラグＪ（x，y）のうち、判定フラグＪ（x，y）＝１が設定された画素の数である飽和画素総数ＫＡＳを算出する。そして、上記処理で求めた全ての画素３０３の画素出力値Ｉout（x，y）と飽和画素総数ＫＡＳは、撮像信号処理回路２０７へと出力され、画素出力値Ｉout（x，y）に対しては各種の画像信号処理、補正処理等が行われる。
【００５７】
また、カウント飽和画素総数ＫＡＳは、撮像信号処理回路２０７を経て全体制御演算部２１０へ送られる。全体制御演算部２１０では、カウント飽和画素総数ＫＡＳが所定数以上である場合、撮像素子２０６に入射しているフォトンの入射数が多すぎると判断して絞り２０４を１段絞るようシャッタ・絞り駆動部２０５へと指令を出す。なお、本発明はこれに限られるものでは無く、例えば、ＮＤフィルタなどの光学素子を用いて減光制御しても良い。
【００５８】
上記の通り第１の実施形態によれば、フォトンカウント型撮像素子において、各画素がカウント飽和状態か否かを判定することが可能となる。また、カウント飽和状態であると判定した画素については、カウント飽和レベルのカウント値に置き換えて撮像素子から出力することができる。さらに、カウント飽和状態の画素の数が所定数以上になった場合には、撮像素子からの出力データを元に、撮像素子へ入射するフォトン数を減らす制御を行うことができる。
【００５９】
なお、上述した例では、図５に示す処理を撮像素子２０６内にある信号処理回路３０５により行うものとして説明したが、これに限るものでは無く、撮像素子２０６の外部回路にて行ってもよい。例えば、第１カウンタ１０５及び第２カウンタ１０６から得られるカウント値ＫＡ（x，y）、ＫＢ（x，y）を撮像信号処理回路２０７に出力し、撮像信号処理回路２０７において図５に示す処理を行うことが考えられる。
【００６０】
＜第１の実施形態の変形例＞
上述した第１の実施形態では、撮像素子２０６内の全ての画素３０３が２つのコンパレータを有し、それぞれのコンパレータに異なる参照信号を入力する場合について説明した。しかしながら、複数画素に１画素だけ２つのコンパレータを有する構成としてもよい。以下、２つのコンパレータを有する画素を「判定画素」と呼ぶ。
【００６１】
図６は、画素アレイにおいて複数の画素３０３の内、一部の画素３０３のみを判定画素とした場合のレイアウトの一例を示しており、斜め線で示した画素を判定画素とする。それ以外の画素は、図９（ａ）で示したように、コンパレータを１つ有する通常の画素である。
【００６２】
図６（ａ）は、Ｇｂ画素のみを判定画素としたもの、図６（ｂ）は４つに１つのＧｂ画素のみを判定画素としたものを示している。一部の画素についてのみ判定画素とした構成の場合、判定画素がカウント飽和しているのか否かを図５のフローチャートを参照して説明したようにして判定することができる。そして、その判定結果を利用して、判定画素の近傍領域がカウント飽和しているのか否か推定する。なお、本発明では、推定方法を特に制限するものでは無い。例えば、隣接する判定画素のうち、予め決められた数を超える判定画素がカウント飽和している場合に、カウント飽和していると判定したり、カウント飽和画素であると判定された判定画素の分布から推定するようにしても良い。
【００６３】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。第２の実施形態では、撮像素子２０６内の全ての画素が１つのコンパレータを有するフォトンカウント型撮像素子において、同一の被写体を２度カウントする場合について説明する。なお、本第２の実施形態において、撮像装置の概略構成及び撮像素子２０６の全体構成は、図１及び図２を参照して第１の実施形態で説明したものと同様であるため、ここでは説明を省略する。
【００６４】
次に図７を参照して、第２の実施形態における画素３０３と画素演算部３０４の一部の構成について説明する。図７に示す構成は、第１の実施形態において図３を参照して説明した構成の代わりに用いられる。
【００６５】
画素３０３は、クエンチ抵抗７０１、ＡＰＤ７０２、コンパレータ７０３、切換えスイッチ７０４、コンパレータに入力する参照電圧ＶｔｈA、ＶｔｈBを生成するための抵抗ＲA1、ＲA2、ＲB1、ＲB2からなる。画素３０３の各構成要素は、センサ基板３０１上に配置される。なお、画素アレイに含まれる他の画素も同様の構成を有する。画素演算部３０４は、各画素３０３に対応したカウンタ７０５を含み、回路基板３０２上に配置される。
【００６６】
ＡＰＤ７０２のアノード端はＧＮＤに接続されており、カソード端はクエンチ抵抗７０１に接続されている。そしてＡＰＤ７０２には、クエンチ抵抗７０１を介して、電圧ＨＶＤＤによる逆バイアス電圧が印加される。このとき電圧ＨＶＤＤとＧＮＤの電圧差は、ＡＰＤ７０２をガイガーモードにする為にブレーク電圧以上となるように設定される。
【００６７】
ＡＰＤ７０２のカソード端の電圧ＶＡＰＤは、コンパレータ７０３の一方の入力端に入力される。また、コンパレータ７０３のもう一方の入力端には、スイッチ７０４が接続されている。スイッチ７０４を切り替えることで、基準電圧Ｖrefを、抵抗ＲA1とＲA2、抵抗ＲB1とＲB2により分圧した参照電圧ＶｔｈA、ＶｔｈBのいずれかが入力されるようにすることができる。
【００６８】
コンパレータ７０３にＡＰＤ７０２のカソード端の電圧ＶＡＰＤとＶｔｈAとが入力される場合には、電圧ＶＡＰＤが参照電圧ＶｔｈAレベルを往復した場合にパルス信号を出力する。同様にコンパレータ７０３にＡＰＤ７０２のカソード端の電圧ＶＡＰＤと参照電圧ＶｔｈBとが入力された場合には、電圧ＶＡＰＤがＶｔｈBレベルを往復した場合にパルス信号を出力する。
【００６９】
コンパレータ７０３から出力されたパルス信号は、カウンタ７０５に入力され、パルス信号の数がそれぞれ計測される。
【００７０】
次に、第２の実施形態における上記構成を有する画素３０３と画素演算部３０４の動作について、図４を参照しながら説明する。
【００７１】
まず、コンパレータ７０３の参照電圧がＶｔｈAとなるようにスイッチ７０４を切換え、１回目のフォトンカウントを行う。そして、１回目のフォトンカウントの直後にスイッチ７０４を切換えてコンパレータ７０３の参照電圧をＶｔｈAからＶｔｈBにし、２回目のフォトンカウントを行う。
【００７２】
１回目のフォトンカウントと２回目のフォトンカウントの時間間隔が十分短く、被写体からの入射フォトンの量が変わらないと仮定すると、１回目のフォトンカウント期間と２回目のフォトンカウント期間では、ほぼ同様の電圧ＶＡＰＤの変動推移が得られる。
【００７３】
さらに、１回目のフォトンカウント期間も２回目のフォトンカウント期間も同じ時刻にフォトンが入射したと仮定すると、図４（ａ）に示すような電圧ＶＡＰＤの変動推移となる。その場合、１回目のフォトンカウント期間のコンパレータ７０３の出力は、図４（ｂ）に示すようなパルス信号となる。同様に、２回目のフォトンカウント期間のコンパレータ７０３の出力は、図４（ｃ）に示すようなパルス信号となる。
【００７４】
ここで、撮像素子２０６における２次元画素アレイ上における画素３０３のアドレスを（x，y）とする。また、１回目のフォトンカウントでカウンタ７０５から得られるカウント値をＫＡ（x，y）、２回目のフォトンカウントでカウンタ７０５から得られるカウント値をＫＢ（x，y）とする。このとき、図４に示す例では、ＫＡ（x，y）＝５、ＫＢ（x，y）＝７が得られる。
【００７５】
以降は第１の実施形態で図５を参照して説明したのと同様に、カウント飽和検出処理、およびカウント飽和画素の出力値のカウント飽和レベルのカウント値への置き換え処理を実施し、画素出力値Ｉout（x，y）、判定フラグＪ（x，y）を得る。また、全ての画素３０３の判定フラグＪ（x，y）から、飽和画素総数ＫＡＳを得る。
【００７６】
上記の通り第２の実施形態によれば、フォトンカウント型撮像素子において、各画素に１つのコンパレータを有する場合あっても、参照電圧を切り替えることにより、撮像素子内で各画素がカウント飽和状態か否か判定することが可能となる。
【００７７】
また、カウント飽和状態であると判定した画素については、カウント飽和レベルのカウント値に置き換えて撮像素子から出力することができる。さらに、カウント飽和状態が所定数以上になった場合には、撮像素子からの出力データを元に、撮像素子への入射フォトン数を減らす制御を行うことが可能となる。
【００７８】
なお、図６を参照して説明した第１の実施形態の変形例と同様に、画素アレイにおいて複数の画素３０３の内、一部の画素３０３のみを図７に示す構成を有する画素としてもよい。
【００７９】
＜第２の実施形態の変形例＞
上述した第２の実施形態では、撮像素子２０６内の全ての画素３０３が図７に示す構成を有し、参照電圧を切り替えて用いるものとして説明した。これに対し、本変形例では、異なる参照番号を利用する別の構成について説明する。なお、本変形例における画素３０３は、図９（ａ）に示すものと同様の構成を有するが、コンパレータに参照電圧ＶｔｈA及びＶｔｈBのいずれかを供給する。
【００８０】
図８は、画素アレイにおいて画素３０３のコンパレータに、異なる参照電圧を供給する場合のレイアウトの一例を示す。ドット模様で示した画素３０３がコンパレータの参照電圧をＶｔｈBに固定したもの、それ以外の画素はコンパレータの参照電圧をＶｔｈAに固定したものを示している。
【００８１】
図８の例では、Ｇｂ画素のみ参照電圧がＶｔｈBに固定されている。このとき、ＧｒとＧｂのカウント値から図５に示す処理を行い、ＧｒとＧｂの画素がカウント飽和なのか否かを判定し、この結果から、隣接するＲ、Ｂの画素もカウント飽和なのか否かを推定し、Ｇｒ，Ｇｂと同様の判定結果とする。
【００８２】
なお、参照電圧ＶｔｈAと参照電圧ＶｔｈBの生成の仕方は、第１の実施形態で説明したものと同様である。すなわち、図８に示すレイアウトでは、ドット模様で示した画素３０３では、抵抗ＲB1とＲB2により基準電圧Ｖrefを分圧し、それ以外の画素３０３では、抵抗ＲA1とＲA2により基準電圧Ｖrefを分圧している。このように、各画素のコンパレータに供給する参照電圧を複数の参照電圧のいずれかにする構成とすることで、画素の回路を大きくすること無く、各画素がカウント飽和状態か否か判定することが可能となる。
【００８３】
以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されず、その主旨の範囲内で種々の変形及び変更が可能である。
【符号の説明】
【００８４】
１０１，７０１：クエンチ抵抗、１０２，７０２：ＡＰＤ、１０３：第１コンパレータ、１０４：第２コンパレータ、１０５：第１カウンタ、１０６：第２カウンタ、２０１：レンズ部、２０２：レンズ駆動部、２０３：メカニカルシャッタ、２０４：絞り、２０５：メカシャッタ・絞り駆動部、２０６：撮像素子、２０７：撮像信号処理回路、２０８：タイミング発生部、２０９：第１メモリ部、２１０：全体制御演算部、２１１：記録媒体制御インターフェース部、２１２：表示部、２１３：記録媒体、２１４：外部インターフェース部、２１５：第２メモリ部、２１６：操作部、３０１：センサ基板、３０２：回路基板、３０３：画素、３０４：画素演算部、３０５：信号処理回路、７０３：コンパレータ、７０４：スイッチ、７０５：カウンタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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