(57)【要約】【課題】一つの実施形態は、メモリのテストを効率的に行うことができる半導体装置を提供することを目的とする。【解決手段】一つの実施形態によれば、メモリとインターフェース回路と自己テスト回路とを有する半導体装置が提供される。メモリは、複数のメモリセルを含む。インターフェース回路は、メモリセルに接続される。自己テスト回路は、インターフェース回路に接続され、メモリにインターフェース回路を介してアクセス可能である。自己テスト回路は、テスト回路と解析回路とを有する。解析回路は、テスト回路の出力側に配され、ビットカウンタ及び保持回路を含む。【選択図】図１
2020042869.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを含むメモリと、
前記メモリセルに接続されるインターフェース回路と、
前記インターフェース回路に接続され、前記メモリに前記インターフェース回路を介してアクセス可能な自己テスト回路と、
を備え
前記自己テスト回路は、
テスト回路と、
前記テスト回路の出力側に配され、ビットカウンタ及び保持回路を含む解析回路と、
を有する
半導体装置。
【請求項２】
前記テスト回路は、前記複数のメモリセルに対するテストを行い、
前記解析回路は、前記テストの結果に応じて、前記メモリにおける不良の傾向を示す不良傾向情報を生成する
請求項１に記載の半導体装置。
【請求項３】
前記不良傾向情報は、
前記メモリにおける不良ビット数と、
前記メモリにおける物理的な領域と不良の有無とが対応付けられた不良位置情報と、
を含む
請求項２に記載の半導体装置。
【請求項４】
前記不良位置情報は、前記メモリにおける物理的な領域を階層的に示す
請求項３に記載の半導体装置。
【請求項５】
前記ビットカウンタは、前記テストの結果に応じて、前記不良ビット数をカウントし、
前記保持回路は、前記テストの結果から抽出された前記不良位置情報を保持する
請求項３又は４に記載の半導体装置。
【請求項６】
前記自己テスト回路は、前記テスト回路の出力側に接続された救済判定回路をさらに有し、
前記ビットカウンタは、前記救済判定回路の出力側に電気的に接続され、
前記保持回路は、前記救済判定回路の出力側に電気的に接続されている
請求項１又は２に記載の半導体装置。
【請求項７】
前記メモリは、スペアセクタをさらに含み、
前記救済判定回路は、前記テストの結果に応じて、前記スペアセクタを用いた冗長救済の可否を判定し、
前記ビットカウンタは、前記テストの結果と冗長救済の判定結果とに応じて、前記メモリにおける冗長救済された領域を除く領域に対応した前記不良ビット数をカウントし、
前記保持回路は、冗長救済の判定結果に応じて、前記テストの結果から、前記メモリにおける冗長救済された領域を除く領域に対応して抽出された前記不良位置情報を保持する
請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体装置に関する。
【背景技術】
【０００２】
複数のメモリセルを含むメモリ等の半導体装置では、テスト工程においてメモリが適正に動作するかのテストが行われる。このテスト工程は、メモリのテストを効率的に行うことが望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１７２７７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、メモリのテストを効率的に行うことができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
一つの実施形態によれば、メモリとインターフェース回路と自己テスト回路とを有する半導体装置が提供される。メモリは、複数のメモリセルを含む。インターフェース回路は、メモリセルに接続される。自己テスト回路は、インターフェース回路に接続され、メモリにインターフェース回路を介してアクセス可能である。自己テスト回路は、テスト回路と解析回路とを有する。解析回路は、テスト回路の出力側に配され、ビットカウンタ及び保持回路を含む。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施形態にかかる半導体装置の構成を示す図である。
【図２】図２は、実施形態におけるメモリセルアレイの物理的な構成を模式的に示す図である。
【図３】図３は、実施形態における不良傾向情報のデータ構造を模式的に示す図である。
【図４】図４は、実施形態の変形例にかかる半導体装置の構成を示す図である。
【図５】図５は、実施形態の変形例におけるメモリセルアレイ及び冗長救済領域の物理的な構成を模式的に示す図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかる半導体装置を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
【０００８】
（実施形態）
実施形態にかかる半導体装置は、複数のメモリセルを含むメモリが搭載されており、不良発生時、或いは、工場からの製品出荷時にメモリのテストが行われる。
【０００９】
具体的には、半導体装置１は、図１に示すように構成され得る。図１は、半導体装置１の構成を示す図である。
【００１０】
半導体装置１は、自己テスト（ＢＩＳＴ）回路２、インターフェース（Ｉ／Ｆ）回路３、及びメモリ４を有する。メモリ４は、メモリセルアレイ４ａを有し、メモリセルアレイ４ａは、複数のメモリセルを含む。メモリ４とＩ／Ｆ回路３、及びＩ／Ｆ回路３とＢＩＳＴ回路２は電気的に相互に接続される。
ＢＩＳＴ回路２は、Ｉ／Ｆ回路３を介してメモリ４の反対側に配置され、メモリ４にアクセス可能とされる。このＢＩＳＴ回路により、メモリ４のテストを行い、複数のメモリセルのうちどのメモリセルが不良ビットであるのかを特定することができる。
尚、メモリ４、Ｉ／Ｆ回路３、及びＢＩＳＴ回路２の配置は、図示したものに必ずしも限定されるものではない。
【００１１】
ＢＩＳＴ回路２は、入力端子ＣＩＮに電気的に接続可能であり、各出力端子ＡＯＵＴ，ＢＯＵＴに電気的に接続可能である。例えば、ＢＩＳＴ回路２は、入力端子ＣＩＮを介して、メモリ４のテストに用いる情報を取得することができる。
【００１２】
ＢＩＳＴ回路２は、メモリ４のテストを行うためのテスト回路２７と、テスト回路２７からのテスト結果に基づき解析を行い、外部に解析結果を出力する解析回路２４（後述する）とを備える。テスト回路２７は、テストを制御するための制御回路２１とテスト結果を処理するための処理回路２３とを有する。制御回路２１は、入力端子ＣＩＮを介して外部（例えば、ホスト）からテストデータパターンを取得することが可能である。或いは、制御回路２１は、回路内部に疑似ランダムパターン発生回路（ＰＲＰＧ：Ｐｓｅｕｄｏ  Ｒａｎｄｏｍ  Ｐａｔｔｅｒｎ  Ｇｅｎｅｒａｔｏｒ）（図示せず）を備え、疑似ランダムパターン発生回路を用いてテストデータパターンを生成するようにしてもよい。
【００１３】
また、制御回路２１は、入力端子ＣＩＮを介して、メモリ４の設計時に生成された管理情報２５を予め取得し保持することができる。管理情報２５により、図２に示すようなメモリセルアレイ４ａにおける複数のメモリセルＭＣの物理的な２次元配列の位置を階層的に規定することができる。図２は、メモリセルアレイ４ａの物理的な構成を模式的に示す図である。図２（ａ）は、メモリセルアレイ４ａの概略構成を示す図であり、図２（ｂ）は、メモリセルアレイ４ａにおける一部の構成を詳細に示す図である。
【００１４】
図２（ａ）、図２（ｂ）では、２次元配列について２つの配列方向を便宜的にＸ方向及びＹ方向と呼ぶことにする。メモリセルアレイ４ａでは、図２（ａ）に四角形で示す配列単位ＡＵがＸ方向に沿って配列されて１つのセクタ（Ｓｅｃｔｏｒ）ＳＣが構成される。このセクタＳＣがＹ方向に複数（図２（ａ）では、３２個）配列されることで、メモリセルアレイ４ａが構成される。セクタＳＣは、メモリ４が実動作において外部（例えば、ホスト）からアクセスされデータの書き込み／読み出しが行われる際のアクセス単位として決められ得る。
【００１５】
メモリセルアレイ４ａでは、図２（ａ）に四角形で示す配列単位ＡＵがＹ方向に沿って配列されて１つのＩ／Ｏ部ＩＯが構成される。このＩ／Ｏ部ＩＯがＸ方向に複数（図２（ａ）では、１２７個）配列されることで、メモリセルアレイ４ａが構成される。
【００１６】
各配列単位ＡＵでは、図２（ｂ）に四角形で示すメモリセルＭＣがＸ方向に沿って配列されて１つのロウ（Ｒｏｗ）ＲＷが構成される。このロウＲＷがＹ方向に複数（図２（ａ）では、８個）配列されることで、配列単位ＡＵが構成される。
【００１７】
配列単位ＡＵでは、図２（ｂ）に四角形で示すメモリセルＭＣがＹ方向に沿って配列されて１つのカラム（Ｃｏｌｕｍｎ）ＣＬが構成される。このカラムＣＬがＸ方向に複数（図２（ａ）では、３１個）配列されることで、配列単位ＡＵが構成される。
【００１８】
また、ＢＩＳＴ回路２は、そのようなメモリ４に対してテストを行い、テストの結果に応じて、不良傾向情報を生成する。すなわち、制御回路２１は、管理情報２５により、図２に示すようなメモリセルアレイ４ａにおける複数のメモリセルＭＣの物理的な２次元配列を階層的に管理することができる。制御回路２１は、管理情報２５から得られる、複数のメモリセルＭＣの２次元配列における物理的位置（２次元的物理位置）に対して１次元的な論理アドレスを割り当て、その割り当て結果をアドレス割り当て情報２１ｂとして生成することができる。アドレス割り当て情報２１ｂは、論理アドレス（１次元的な情報、例えば、０から順にカウントアップされる整数）とメモリセルＭＣの２次元的な物理位置（２次元的な情報、例えば、セクタ番号、ロウ番号、ＩＯ番号、カラム番号の組）とが対応付けられている。
【００１９】
制御回路２１は、テストデータパターン及びアドレス割り当て情報２１ｂをＩ／Ｆ回路３へ供給する。これにより、Ｉ／Ｆ回路３は、アドレス割り当て情報２１ｂに従って、メモリ４のメモリセルアレイ４ａにおける論理アドレスに対応した物理位置にテストデータパターンを書き込むことができる。また、制御回路２１は、テストデータパターンと同一のデータを期待値データ２１ａとして生成し、期待値データ２１ａ及びアドレス割り当て情報２１ｂを処理回路２３へ供給する。
【００２０】
ＢＩＳＴ回路２は、キャプチャレジスタ２２を有する。キャプチャレジスタ２２は、メモリ４のメモリセルアレイ４ａから１次元的な論理アドレスの順に読み出されたデータを所定のタイミングでキャプチャして処理回路２３へ供給する。
【００２１】
処理回路２３は、比較回路２３ａ、テスト結果圧縮用レジスタ（ＭＩＳＲ：Ｍｕｌｔｉｐｌｅ  Ｉｎｐｕｔ  Ｓｉｇｎａｔｕｒｅ  Ｒｅｇｉｓｔｅｒ）２３ｂ、及びアドレスカウンタ２３ｃを有する。アドレスカウンタ２３ｃは、キャプチャレジスタ２２でキャプチャされた値（キャプチャ値）が供給されるたびに、そのカウント値をカウントアップする。アドレスカウンタ２３ｃのカウント値は、キャプチャ値がキャプチャされた順番、すなわち１次元的な論理アドレスを示している。比較回路２３ａは、キャプチャ値を期待値データ２１ａにおける対応する値と比較し、一致すれば不良なしを示すビット値「０」をテスト結果としてテスト結果圧縮用レジスタ２３ｂに蓄積し、一致しなければ不良ありを示すビット値「１」を比較結果としてテスト結果圧縮用レジスタ２３ｂに蓄積する。
【００２２】
テスト結果圧縮用レジスタ２３ｂは、アドレスカウンタ２３ｃのカウント値とアドレス割り当て情報２１ｂとを用いて、キャプチャされた順番（１次元的な論理アドレス）を複数のメモリセルＭＣの２次元的な物理位置に変換しながら、テスト結果を蓄積することができる。このとき、テスト結果圧縮用レジスタ２３ｂは、図２（ａ）に示されるような階層における上位の物理位置（セクタの位置、ＩＯ部の位置）については互いに区別してテスト結果を蓄積するが、階層における下位の物理位置（ロウ、カラム）についてはＯＲ（論理和）を取って圧縮して蓄積する。
【００２３】
ＢＩＳＴ回路２は、解析回路２４を有する。解析回路２４は、テスト回路２７の出力側に配され、処理回路２３の出力側に配されている。解析回路２４は、処理回路２３からテストの結果を受け、テストの結果に応じて、不良傾向情報２４ａを生成することができる。不良傾向情報２４ａは、メモリ４における不良の傾向を示す情報である。
【００２４】
具体的には、解析回路２４は、ビットカウンタ２４１及び保持回路２４２を有する。ビットカウンタ２４１は、テストの結果に応じて、メモリ４における不良ビット数をカウントする。例えば、ビットカウンタ２４１は、比較回路２３ａの比較結果を取得し、不良ありを示すビット値「１」の数をカウントすることができる。これにより、ビットカウンタ２４１は、メモリ４における不良ビット数をカウントすることができる。解析回路２４は、例えばテスト回路２７によるテストが完了したことに応じて、ビットカウンタ２４１のカウント値を不良ビット数情報２４１ａとし、不良ビット数情報２４１ａを不良傾向情報２４ａの一部として出力端子ＡＯＵＴ経由で外部に出力させることができる。
【００２５】
保持回路２４２は、テストの結果から不良位置情報を抽出して保持することができる。不良位置情報は、メモリ４における物理的な領域と不良の有無とが対応付けられた情報である。不良位置情報は、メモリ４における物理的な領域を階層的に示す情報である。例えば、保持回路２４２は、テスト結果圧縮用レジスタ２３ｂにアクセスし、テスト結果圧縮用レジスタ２３ｂに圧縮して蓄積されたテスト結果を不良位置情報２４２ａとして取得して保持することができる。解析回路２４は、例えばテスト回路２７によるテストが完了したことに応じて、保持回路２４２に保持された不良位置情報２４２ａを不良傾向情報２４ａの他の一部として出力端子ＢＯＵＴ経由で外部に出力させることができる。
【００２６】
この不良傾向情報２４ａは、フェイル・ビット・マップ（ＦＢＭ）に比べると情報量が少ないが、メモリ４における不良の概要を簡易的に示すことができ、ＢＩＳＴ回路２内の小規模な回路構成（例えば、ビットカウンタ２４１及び保持回路２４２）で生成可能な情報である。出力端子ＡＯＵＴ，ＢＯＵＴから出力された不良傾向情報２４ａを例えば情報処理装置（コンピュータ）に読み込ませ情報処理装置のディスプレイに表示させることなどにより、ＦＢＭを生成する場合に比べて、迅速に歩留り解析や不良解析（不良の種類及び不良発生個所などの解析）を概略的に行うことができる。これにより、製造工程における不良発生源の特定を行ったり、回路設計の変更を検討したりする対策を開始するまでの時間を短縮できる。
【００２７】
不良傾向情報は、例えば、図３に示すような情報である。図３は、不良傾向情報のデータ構造を示す図である。
【００２８】
図３（ａ）に示すように、不良傾向情報２４ａは、不良ビット数情報２４１ａ及び不良位置情報２４２ａを含む。不良ビット数情報２４１ａは、メモリ４における不良ビット数（不良メモリセルの数）を示す情報である。不良ビット数情報２４１ａは、例えば、（不良ビット数であることを示すビットパターン）＋（不良ビット数が２進数表記されたビットパターン）とすることができる。不良位置情報２４２ａを読み込ませるべき情報処理装置に、（不良ビット数であることを示すビットパターン）を予め設定しておくことで、情報処理装置で不良ビット数情報２４１ａを用いた不良解析を行うことができる。
【００２９】
不良位置情報２４２ａは、メモリ４における物理的な領域と不良の有無とが対応付けられた情報である。不良位置情報２４２ａは、メモリにおける物理的な領域を階層的に示しながら、メモリ４における物理的な領域と不良の有無との対応を示すことができる。不良位置情報２４２ａは、例えば、（セクタであることを示すビットパターン）＋（セクタ数分の不良の有無を示すビットパターン）＋（ロウであることを示すビットパターン）＋（１セクタ内のロウ数分の不良の有無を示すビットパターン）＋（カラムであることを示すビットパターン）＋（１Ｉ／Ｏ内のカラム数分の不良の有無を示すビットパターン）＋（Ｉ／Ｏであることを示すビットパターン）＋（Ｉ／Ｏ数分の不良の有無を示すビットパターン）とすることができる。不良の有無を示すビットパターンでは、０が不良なしを示し、１が不良ありを示している。例えば、不良位置情報２４２ａを読み込ませるべき情報処理装置に、（セクタであることを示すビットパターン）、（ロウであることを示すビットパターン）、（カラムであることを示すビットパターン）、（Ｉ／Ｏであることを示すビットパターン）を予め設定しておくことで、情報処理装置で不良位置情報２４２ａを用いた不良解析を行うことができる。
【００３０】
あるいは、不良位置情報２４２ａは、例えば、（スタート位置であることを示すビットパターン）＋（セクタ数分の不良の有無を示すビットパターン）＋（１セクタ内のロウ数分の不良の有無を示すビットパターン）＋（１Ｉ／Ｏ内のカラム数分の不良の有無を示すビットパターン）＋（Ｉ／Ｏ数分の不良の有無を示すビットパターン）とすることができる。例えば、不良位置情報２４２ａを読み込ませるべき情報処理装置に、セクタ数（例えば、３２）、ロウ数（例えば、８）、カラム数（例えば、３２）、Ｉ／Ｏ数（例えば、１２７）を予め設定しておくことで、情報処理装置で不良位置情報２４２ａを用いた不良解析を行うことができる。
【００３１】
例えば、図３（ａ）に示す不良傾向情報２４ａでは、不良ビット数が１ビットであり、セクタ２３、ロウ６、カラム０、ＩＯ１２３の物理位置に不良ビットが存在する可能性が示されている。この不良傾向情報２４ａを参照することにより、１つのビットで不良が発生している可能性があることから、メモリ４における不良の種類が「ビット不良」であることを予想できる。
【００３２】
図３（ｂ）に示す不良傾向情報２４ａでは、不良ビット数が２ビットであり、セクタ０、ロウ５，６、カラム０、ＩＯ１２３の物理位置に不良ビットが存在する可能性が示されている。この不良傾向情報２４ａを参照することにより、連続したロウで（連続したビットで）不良が発生している可能性があることから、メモリ４における不良の種類が「連ビット不良」であることを予想できる。
【００３３】
図３（ｃ）に示す不良傾向情報２４ａでは、不良ビット数が３２７６８６ビットであり、セクタ２６、ロウ０〜７、カラム０〜３１、ＩＯ０〜１２７の物理位置に不良ビットが存在する可能性が示されている。この不良傾向情報２４ａを参照することにより、１つのセクタ全体で不良が発生している可能性があることから、メモリ４における不良の種類が「セクタ不良」であることを予想できる。
【００３４】
図３（ｄ）に示す不良傾向情報２４ａでは、不良ビット数が１６ビットであり、セクタ３１、ロウ０〜７、カラム０,２９、ＩＯ１２４の物理位置に不良ビットが存在する可能性が示されている。この不良傾向情報２４ａを参照することにより、１つのカラム全体で不良が発生している可能性があることから、メモリ４における不良の種類が「カラム不良」であることを予想できる。
【００３５】
図３（ｅ）に示す不良傾向情報２４ａでは、不良ビット数が３２ビットであり、セクタ２３、ロウ３、カラム０〜３１、ＩＯ１２１の物理位置に不良ビットが存在する可能性が示されている。この不良傾向情報２４ａを参照することにより、１つのロウ全体で不良が発生している可能性があることから、メモリ４における不良の種類が「ロウ不良」であることを予想できる。
【００３６】
図３（ｆ）に示す不良傾向情報２４ａでは、不良ビット数が８９ビットであり、セクタ２２，２６，２９、ロウ０〜７、カラム１，２３，２４，２８，３０，３１、ＩＯ０，１，１１８，１１９，１２１，１２４，１２５の物理位置に不良ビットが存在する可能性が示されている。この不良傾向情報２４ａを参照することにより、１つのカラム全体で不良が発生している可能性とランダムに不良が発生している可能性があることから、メモリ４における不良の種類が「カラム不良＋ランダム不良」であることを予想できる。
【００３７】
例えば、メモリのテストにおいて、フェイル・ビット・マップ（ＦＢＭ）を用いて不良ビットの箇所（不良メモリセル）を特定する方法も考えられる。その場合、まず、テスタを用いてメモリ内における複数のメモリセル毎の電気テスト結果を検出し、検出したメモリセルの不良ビット情報をテスタ内に搭載された記憶装置に保持する。そして、前記不良ビット情報をメモリ内のメモリセルの物理的な配置に対応する２次元情報に変換する。その後、前記２次元情報を、表示装置にＦＢＭとして可視化させるための表示情報に変換する。ここで、テスタとしてロジックテスタが用いられる場合、テストするメモリの不良状態によってはテスタ内に搭載されたデータ記憶装置に保持できる不良ビットの情報量を超える可能性があり、その場合は、テストを複数回に分割して実行しなければならない。このため、ＦＢＭを用いて不良ビット箇所を特定するテスト方法は、ＦＢＭを生成するまでに長い時間がかかり、テスト工程のスループットが低下する可能性がある。
【００３８】
それに対して、本実施形態では、半導体装置１において、自己テスト（ＢＩＳＴ：Ｂｕｉｌｔ  Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）回路２を組み込み、半導体装置１のテスト工程で自己テスト回路２を用いてメモリ４のテストを行い、メモリ４における不良の傾向を示す不良傾向情報を自己テスト回路２内で生成して出力できるように構成する。この不良傾向情報を用いて不良解析を行うことにより、フェイル・ビット・マップ（ＦＢＭ）を用いて不良解析を行う場合に比べて、不良解析のための情報を迅速に取得できるので、テスト工程のスループットを容易に向上できる。したがって、ＦＢＭを生成する場合に比べて、迅速に歩留り解析や不良解析（不良の種類及び不良発生個所などの解析）を行うことができる。
【００３９】
（実施形態の変形例）
図４は、実施形態の変形例にかかる半導体装置１ｉの構成を示す図である。図４に示すように、半導体装置１ｉにおいて、メモリ４ｉは、メモリセルアレイ４ａに加えて、冗長救済領域４ｂを有していてもよい。
この場合、ＢＩＳＴ回路２ｉは、救済判定回路２８ｉをさらに有していてもよい。救済判定回路２８ｉは、入力端子ＤＩＮを介して、管理情報２９を予め取得し保持することができる。管理情報２９により、図５に示すような冗長救済領域４ｂにおけるスペアセクタの物理的な２次元配列の位置を階層的に規定することができる。さらに管理情報は、スペアセクタが冗長救済に既に使用されたかの情報も含んでいる。図５は、メモリセルアレイ４ａ及び冗長救済領域４ｂの物理的な構成を示す図である。図５（ａ）は、冗長救済領域４ｂの概略構成を示す図であり、図５（ｂ）は、冗長救済領域４ｂにおける一部の構成を詳細に示す図である。
【００４０】
図５（ａ）では、メモリ４ｉにおいて、セクタ０〜３１及びＩＯ０〜１２７で規定される領域がメモリセルアレイ４ａに割り当てられ、セクタ３２及びＩＯ０〜１２７で規定される領域（８ロウ＝１セクタ分）が冗長救済領域４ｂに割り当てられた場合について例示されている。冗長救済領域４ｂは、メモリセルアレイ４ａに対応した配列単位ＡＵを有し、メモリセルアレイＭＣに対応したスペアセクタが配列単位ＡＵで配列されている。例えば、メモリセルＭＣが不良ありとされた場合に、そのメモリセルＭＣを含むセクタはスペアセクタと冗長救済で割り当てられ得る。
尚、ここで冗長救済領域４ｂとして、３２カラム＝１ＩＯ分を割り当ててもよい。
【００４１】
また、ＢＩＳＴ回路２ｉは、そのようなメモリ４ｉに対してテストを行い、テストの結果に応じて、冗長救済が可能であるか判定を行い、テストの結果と冗長救済の判定結果とに応じて、不良傾向情報を生成する。
【００４２】
すなわち、処理回路２３ｉは、テスト結果圧縮用レジスタ２３ｂ及びアドレスカウンタ２３ｃが省略されている。処理回路２３ｉの比較回路２３ａは、キャプチャ値を期待値データ２１ａにおける対応する値と比較し、一致すれば不良なしを示すビット値「０」をテスト結果として救済判定回路２８ｉへ供給し、一致しなければ不良ありを示すビット値「１」を比較結果として救済判定回路２８ｉへ供給する。
【００４３】
救済判定回路２８ｉは、判定回路２８ａ、救済結果用レジスタ２８ｂ、テスト結果圧縮用レジスタ（ＭＩＳＲ：Ｍｕｌｔｉｐｌｅ  Ｉｎｐｕｔ  Ｓｉｇｎａｔｕｒｅ  Ｒｅｇｉｓｔｅｒ）２８ｃ、及びアドレスカウンタ２８ｄを有する。アドレスカウンタ２８ｄは、処理回路２３ｉから比較結果（テストの結果）が供給されるたびに、そのカウント値をカウントアップする。アドレスカウンタ２３ｃのカウント値は、キャプチャ値がテストされた順番、すなわち１次元的な論理アドレスを示している。
【００４４】
判定回路２８ａは、テストの結果が不良ありを示す場合、アドレスカウンタ２３ｃのカウント値とアドレス割り当て情報２１ｂとを用いて、メモリセルＭＣの物理位置を特定し、管理情報２９を参照して、メモリセルＭＣの冗長救済が可能であるか否かを反転する。例えば、判定回路２８ａは、冗長救済領域４ｂにおけるスペアセクタの空きがあるか否かを見て、空きがあれば冗長救済が可能であると判定し、空きがなければ冗長救済が不可であると判定する。
【００４５】
判定回路２８ａは、冗長救済が可能であると判定した場合、救済結果を救済結果用レジスタ２８ｂに格納する。判定回路２８ａは、冗長救済が不可能であると判定した場合、メモリセルＭＣの物理位置を特定しながら、テスト結果をテスト結果圧縮用レジスタ２８ｃに蓄積する。このとき、テスト結果圧縮用レジスタ２８ｃは、図２（ａ）に示されるような階層における上位の物理位置（セクタの位置、ＩＯ部の位置）については互いに区別してテスト結果を蓄積するが、階層における下位の物理位置（ロウ、カラム）についてはＯＲ（論理和）を取って圧縮して蓄積する。
【００４６】
解析回路２４におけるビットカウンタ２４１は、テストの結果と冗長救済の判定結果とに応じて、メモリ４ｉにおける冗長救済された領域を除く領域に対応した不良ビット数をカウントする。例えば、ビットカウンタ２４１は、冗長救済が不可能であると判定された結果を取得し、冗長救済が不可能であると判定された結果の数をカウントすることができる。これにより、ビットカウンタ２４１は、メモリ４ｉにおける冗長救済された領域を除く領域に対応した不良ビット数をカウントすることができる。解析回路２４は、例えばテスト回路２７によるテストが完了したことに応じて、ビットカウンタ２４１のカウント値を不良ビット数情報２４１ａとし、不良ビット数情報２４１ａを不良傾向情報２４ａの一部として出力端子ＡＯＵＴ経由で外部に出力させることができる。
【００４７】
また、保持回路２４２は、冗長救済の判定結果に応じて、テストの結果から、メモリ４ｉにおける冗長救済された領域を除く領域に対応した不良位置情報を抽出して保持する。例えば、保持回路２４２は、テスト結果圧縮用レジスタ２８ｃにアクセスし、テスト結果圧縮用レジスタ２８ｃに圧縮して蓄積されたテスト結果を不良位置情報２４２ａとして取得して保持することができる。これにより、保持回路２４２は、メモリ４ｉにおける冗長救済された領域を除く領域に対応した不良位置情報を抽出して保持することができる。解析回路２４は、例えばテスト回路２７によるテストが完了したことに応じて、保持回路２４２に保持された不良位置情報２４２ａを不良傾向情報２４ａの他の一部として出力端子ＢＯＵＴ経由で外部に出力させることができる。
【００４８】
また、救済判定回路２８ｉは、例えばテスト回路２７によるテストが完了したことに応じて、救済結果用レジスタ２８ｂに保持された救済結果情報を出力端子ＥＯＵＴ経由で外部に出力させることができる。
【００４９】
このように、実施形態の変形例では、自己テスト回路２ｉ内でテストの結果に応じて不良ビット（不良メモリセル）をスペアセクタで冗長救済し、冗長救済されなかった不良ビット（不良メモリセル）について不良傾向情報を自己テスト回路２ｉ内で生成して出力できるように構成する。このような構成によっても、不良傾向情報を用いて不良解析を行うにより、フェイル・ビット・マップ（ＦＢＭ）を用いて不良解析を行う場合に比べて、不良解析のための情報を迅速に取得できるので、テスト工程のスループットを容易に向上できる。また、不良傾向情報を生成する対象を冗長救済されなかった不良ビット（不良メモリセル）に限定できるので、その観点からも、テスト工程のスループットを容易に向上できる。
【００５０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５１】
１，１ｉ  半導体装置、２，２ｉ  自己テスト（ＢＩＳＴ）回路、４，４ｉ  メモリ。
【図１】
2020042869.tif 000003
【図２】
2020042869.tif 000004
【図３】
2020042869.tif 000005
【図４】
2020042869.tif 000006
【図５】
2020042869.tif 000007