(57)【要約】【課題】ダイナミックレンジを拡大することができる電流生成回路および測距システムを提供する。【解決手段】本開示に係る電流生成回路は、定電流源と、カレントミラー回路と、ゲート長調整部とを備える。定電流源は、複数の値の基準電流を流すことができる。カレントミラー回路は、定電流源に接続される第１のトランジスタと、ＳＰＡＤ（Single  Photon  Avalanche  Diode）素子に接続される第２のトランジスタとで構成される。ゲート長調整部は、定電流源において設定される基準電流に基づいて、第１のトランジスタのゲート長および第２のトランジスタのゲート長を調整する。【選択図】図５
2020153712.tif 000002
【特許請求の範囲】
【請求項１】
複数の値の基準電流を流すことができる定電流源と、
前記定電流源に接続される第１のトランジスタと、ＳＰＡＤ（Single  Photon  Avalanche  Diode）素子に接続される第２のトランジスタとで構成されるカレントミラー回路と、
前記定電流源において設定される前記基準電流に基づいて、前記第１のトランジスタのゲート長および前記第２のトランジスタのゲート長を調整するゲート長調整部と、
を備える電流生成回路。
【請求項２】
前記第１のトランジスタは、直列に接続され、ゲートが共通である複数のトランジスタと、前記複数のトランジスタの一部をバイパスするバイパススイッチと、を有し、
前記バイパススイッチは、最小サイズのトランジスタである
請求項１に記載の電流生成回路。
【請求項３】
前記第２のトランジスタは、直列に接続され、ゲートが共通である複数のトランジスタと、前記複数のトランジスタの一部をバイパスするバイパススイッチと、を有し、
前記バイパススイッチは、最小サイズのトランジスタである
請求項１に記載の電流生成回路。
【請求項４】
前記カレントミラー回路は、前記第２のトランジスタを複数有し、
複数の前記第２のトランジスタは、複数の前記ＳＰＡＤ素子にそれぞれ接続される
請求項１に記載の電流生成回路。
【請求項５】
前記定電流源は、設定に応じて複数の値の前記基準電流を流す
請求項１に記載の電流生成回路。
【請求項６】
被測定物に光を照射する光源と、
前記被測定物から反射される光を受光した際に信号を出力するＳＰＡＤ素子と、
複数の値の基準電流を流すことができる定電流源と、前記定電流源に接続される第１のトランジスタと、前記ＳＰＡＤ素子に接続される第２のトランジスタとで構成されるカレントミラー回路と、前記定電流源において設定される前記基準電流に基づいて、前記第１のトランジスタのゲート長および前記第２のトランジスタのゲート長を調整するゲート長調整部と、を有する電流生成回路と、
を備える測距システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、電流生成回路および測距システムに関する。
【背景技術】
【０００２】
光を用いて被測定物までの距離を測定する測距方式の一つとして、直接ＴｏＦ(Time  of  Flight)方式と呼ばれる測距手法が知られている。かかる直接ＴｏＦ方式では、光源から射出された光が被測定物により反射された反射光を受光素子により受光し、光が射出されてから反射光として受光されるまでの時間に基づき対象までの距離を計測する（たとえば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−０８１２５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記の従来技術では、受光素子として用いられるＳＰＡＤ（Single  Photon  Avalanche  Diode）素子に短時間に複数の光子が入射した場合に、かかるＳＰＡＤ素子のデッドタイムがばらついてしまう場合がある。そして、ＳＰＡＤ素子のデッドタイムがばらついてしまうことにより、測距システムのダイナミックレンジが低下してしまう恐れがある。
【０００５】
そこで、本開示では、ダイナミックレンジを拡大することができる電流生成回路および測距システムを提案する。
【課題を解決するための手段】
【０００６】
本開示によれば、電流生成回路が提供される。電流生成回路は、定電流源と、カレントミラー回路と、ゲート長調整部とを備える。定電流源は、複数の値の基準電流を流すことができる。カレントミラー回路は、前記定電流源に接続される第１のトランジスタと、ＳＰＡＤ（Single  Photon  Avalanche  Diode）素子に接続される第２のトランジスタとで構成される。ゲート長調整部は、前記定電流源において設定される前記基準電流に基づいて、前記第１のトランジスタのゲート長および前記第２のトランジスタのゲート長を調整する。
【発明の効果】
【０００７】
本開示によれば、ダイナミックレンジを拡大することができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【０００８】
【図１】本開示の実施形態に適用可能である直接ＴｏＦ方式による測距を模式的に示す図である。
【図２】本開示の実施形態に適用可能である受光部が受光した時刻に基づく一例のヒストグラムを示す図である。
【図３】本開示の実施形態に係る測距装置の構成例を示すブロック図である。
【図４】本開示の実施形態に係る受光部に適用可能であるデバイスの構成例を示す模式図である。
【図５】本開示の実施形態に係るパルス出力部の構成例を示す回路図である。
【図６】本開示のパルス出力部におけるゲート電圧と基準電流との関係について示す説明図である。
【図７】本開示の参考例におけるパルス出力部の動作をタイミングチャートで示す説明図である。
【図８】本開示の実施形態に係るゲート長調整部の調整処理について説明するための図である。
【図９】本開示の実施形態に係るパルス出力部の動作をタイミングチャートで示す説明図である。
【発明を実施するための形態】
【０００９】
以下に、本開示の各実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
【００１０】
光を用いて被測定物までの距離を測定する測距方式の一つとして、直接ＴｏＦ方式と呼ばれる測距手法が知られている。かかる直接ＴｏＦ方式では、光源から射出された光が被測定物により反射された反射光を受光素子により受光し、光が射出されてから反射光として受光されるまでの時間に基づき対象までの距離を計測する。
【００１１】
しかしながら、上記の従来技術では、受光素子として用いられるＳＰＡＤ素子に短時間に複数の光子が入射した場合に、かかるＳＰＡＤ素子のデッドタイムがばらついてしまう場合がある。そして、ＳＰＡＤ素子のデッドタイムがばらついてしまうことにより、測距システムのダイナミックレンジが低下してしまう恐れがある。
【００１２】
なぜなら、ＳＰＡＤ素子のデッドタイムが長くなると、その分ＳＰＡＤ素子で検出可能な光子の最大値が減少してしまうからである。
【００１３】
そこで、上述の問題点を克服し、ダイナミックレンジを拡大することができる電流生成回路および測距システムの実現が期待されている。
【００１４】
［測距方法］
本開示は、光を用いて測距を行う技術に関するものである。そこで、本開示の実施形態の理解を容易とするために、図１および図２を参照しながら、実施形態に適用可能な測距方法について説明する。
【００１５】
図１は、本開示の実施形態に適用可能である直接ＴｏＦ方式による測距を模式的に示す図である。実施形態では、測距方式として直接ＴｏＦ方式を適用する。
【００１６】
かかる直接ＴｏＦ方式は、光源部２からの射出光Ｌ１が被測定物１００により反射した反射光Ｌ２を受光部３により受光し、光の射出タイミングと受光タイミングとの差分の時間に基づき測距を行う方式である。
【００１７】
測距装置１は、光源部２と、受光部３とを備える。測距装置１は、測距システムの一例である。光源部２は、たとえばレーザダイオードである光源４（図３参照）を有し、レーザ光をパルス状に発光するように駆動される。
【００１８】
光源部２からの射出光Ｌ１は、被測定物１００により反射され、反射光Ｌ２として受光部３に受光される。受光部３は、光電変換によって光を電気信号に変換する画素アレイ部６（図３参照）を含み、受光した光に応じた信号を出力する。
【００１９】
ここで、光源部２が発光した時刻（発光タイミング）を時間ｔ0、光源部２からの射出光Ｌ１が被測定物１００により反射された反射光Ｌ２を受光部３が受光した時刻（受光タイミング）を時間ｔ1とする。
【００２０】
定数ｃを光速度（２．９９７９×１０8［ｍ／ｓｅｃ］）とすると、測距装置１と被測定物１００との間の距離Ｄは、次式（１）により計算される。
Ｄ＝(ｃ／２)×(ｔ1−ｔ0)    …（１）
【００２１】
なお、測距装置１は、上述の処理を、複数回繰り返して実行するとよい。また、受光部３は、複数のＳＰＡＤ素子６ａ（図４参照）を有し、各ＳＰＡＤ素子６ａに反射光Ｌ２が受光された各受光タイミングに基づき距離Ｄをそれぞれ算出してもよい。
【００２２】
測距装置１は、発光タイミングの時間ｔ0から受光部３に光が受光された受光タイミングまでの時間ｔm（以下、「受光時間ｔm」とも呼称する。）を階級（ビン(bins)）に基づき分類し、ヒストグラムを生成する。
【００２３】
図２は、本開示の実施形態に適用可能である受光部３が受光した時刻に基づく一例のヒストグラムを示す図である。図２において、横軸はビン、縦軸はビン毎の頻度を示す。ビンは、受光時間ｔmを所定の単位時間ｄ毎に分類したものである。
【００２４】
具体的には、ビン＃０が０≦ｔm＜ｄ、ビン＃１がｄ≦ｔm＜２×ｄ、ビン＃２が２×ｄ≦ｔm＜３×ｄ、…、ビン＃（Ｎ−２）が(Ｎ−２)×ｄ≦ｔm＜(Ｎ−１)×ｄとなる。受光部３の露光時間を時間ｔepとした場合、ｔep＝Ｎ×ｄとなる。
【００２５】
測距装置１は、受光時間ｔmを取得した回数をビンに基づき計数してビン毎の頻度２００を求め、ヒストグラムを生成する。ここで、受光部３は、光源部２からの射出光Ｌ１が反射された反射光Ｌ２以外の光も受光する。
【００２６】
たとえば、対象となる反射光Ｌ２以外の光の例として、測距装置１の周囲の環境光がある。かかる環境光は、受光部３にランダムに入射する光であって、ヒストグラムにおける環境光による環境光成分２０１は、対象となる反射光Ｌ２に対するノイズとなる。
【００２７】
一方、対象となる反射光Ｌ２は、特定の距離に応じて受光される光であって、ヒストグラムにおいてアクティブ光成分２０２として現れる。このアクティブ光成分２０２内のピークの頻度に対応するビンが、被測定物１００の距離Ｄに対応するビンとなる。
【００２８】
測距装置１は、そのビンの代表時間（たとえばビンの中央の時間）を上述した時間ｔ1として取得することで、上述した式（１）に従い、被測定物１００までの距離Ｄを算出することができる。このように、複数の受光結果を用いることで、ランダムなノイズに対して適切な測距が実行可能となる。
【００２９】
［測距装置の構成］
つづいて、実施形態に係る測距装置１の構成について、図３および図４を参照しながら説明する。図３は、本開示の実施形態に係る測距装置１の構成例を示すブロック図である。上述のように、測距装置１は、光源部２と、受光部３とを備える。
【００３０】
光源部２は、光源４と、光源駆動部５とを有する。光源４は、たとえば、垂直共振器面発光レーザ（ＶＣＳＥＬ：Vertical  Cavity  Surface  Emitting  LASER）などのレーザダイオードで構成される。なお、光源４は、ＶＣＳＥＬに限られず、レーザダイオードがライン上に配列されたレーザダイオードアレイなどを用いてもよい。
【００３１】
光源駆動部５は、光源４を駆動する。光源駆動部５は、たとえば、受光部３の制御部８からの発光制御信号に基づき、光源４から所定のタイミングおよびパルス幅を有する射出光Ｌ１が出射されるように光源４を駆動する。
【００３２】
光源駆動部５は、たとえば、ライン上に配列されるレーザダイオードを有する光源４から、レーザ光がラインに垂直の方向にスキャンされるように光源４を駆動することができる。
【００３３】
受光部３は、画素アレイ部６と、パルス出力部７と、制御部８と、ゲート長調整部９とを有する。
【００３４】
画素アレイ部６は、２次元格子状に配列される複数のＳＰＡＤ素子６ａ（図４参照）を有する。かかるＳＰＡＤ素子６ａは、アバランシ増倍が発生する大きな逆バイアス電圧をカソードに印加することにより、１光子の入射に応じて発生した電子に起因して、内部でアバランシ増倍が生じる。
【００３５】
すなわち、ＳＰＡＤ素子６ａは、１光子の入射に応じて大電流が流れる特性を有する。そして、ＳＰＡＤ素子６ａでは、かかる特性を利用することで、反射光Ｌ２に含まれる１光子の入射を高感度で検知することができる。
【００３６】
画素アレイ部６における複数のＳＰＡＤ素子６ａの動作は、制御部８によって制御される。たとえば、制御部８は、各ＳＰＡＤ素子６ａからの信号の読み出しを、行方向にｎ画素、列方向にｍ画素の、（ｎ×ｍ）個のＳＰＡＤ素子６ａを含むブロック毎に制御することができる。
【００３７】
また、制御部８は、当該ブロックを単位として、各ＳＰＡＤ素子６ａを行方向にスキャンし、さらに行毎に列方向にスキャンして、各ＳＰＡＤ素子６ａから信号を読み出すことができる。
【００３８】
なお、実施形態において、制御部８は、各ＳＰＡＤ素子６ａからそれぞれ単独に信号を読み出してもよい。画素アレイ部６のＳＰＡＤ素子６ａで発生する信号は、パルス出力部７に供給される。
【００３９】
パルス出力部７は、ＳＰＡＤ素子６ａで発生する信号に応じて、所定のパルス信号をデジタル信号として制御部８に出力する。かかるパルス出力部７の詳細については後述する。
【００４０】
制御部８は、たとえば予め組み込まれるプログラムに従い、測距装置１の全体の動作を制御する。たとえば、制御部８は、光源駆動部５を制御することにより、光源４の発光タイミングを制御する。
【００４１】
また、制御部８は、パルス出力部７から出力されるパルス信号に基づいて、図２に示したヒストグラムを生成する。また、制御部８は、生成されたヒストグラムのデータに基づいて所定の演算処理を行い、被測定物１００までの距離Ｄを算出する。
【００４２】
さらに、制御部８は、外部環境などに応じて、パルス出力部７内の定電流源１０（図５参照）を流れる電流（以下、基準電流Ｉｄ（図５参照）とも呼称する。）を最適な値に設定する。たとえば、制御部８は、測距装置１の周辺温度が変わったり、外部電源が変更された際などに、基準電流Ｉｄを最適な値に変更する。
【００４３】
ゲート長調整部９は、制御部８で設定された基準電流Ｉｄに基づいて、パルス出力部７内の第１のトランジスタ４０（図５参照）のゲート長および第２のトランジスタ５０（図５参照）のゲート長を調整する。かかるゲート長調整部９の詳細については後述する。
【００４４】
図４は、本開示の実施形態に係る受光部３に適用可能であるデバイスの構成例を示す模式図である。図４において、受光部３は、それぞれ半導体チップからなる受光チップ３ａとロジックチップ３ｂとが積層されて構成される。なお、図４では、理解の容易のため、受光チップ３ａとロジックチップ３ｂとが分離された状態で示している。
【００４５】
受光チップ３ａには、画素アレイ部６の領域にＳＰＡＤ素子６ａが２次元格子状に配列される。ロジックチップ３ｂには、パルス出力部７と、制御部８と、ゲート長調整部９とが設けられる。なお、受光チップ３ａおよびロジックチップ３ｂの構成は、図４の例に限定されない。
【００４６】
［パルス出力部の構成および動作］
つづいて、実施形態に係るパルス出力部７の構成および動作について、図５〜図９を参照しながら説明する。図５は、本開示の実施形態に係るパルス出力部７の構成例を示す回路図である。
【００４７】
図５に示すように、パルス出力部７は、定電流源１０と、カレントミラー回路２０と、複数のインバータ３０とを有する。また、カレントミラー回路２０は、第１のトランジスタ４０と、複数の第２のトランジスタ５０とを有する。
【００４８】
定電流源１０は、カレントミラー回路２０の第１のトランジスタ４０と、接地電位との間に設けられる。定電流源１０は、制御部８で設定された値の基準電流Ｉｄを第１のトランジスタ４０に流す。
【００４９】
カレントミラー回路２０の第１のトランジスタ４０は、電源電圧Ｖｄｄ側から順に３つのＰ型トランジスタ４１〜４３が直列に接続されて構成される。そして、Ｐ型トランジスタ４１〜４３のゲートはすべてゲート配線１１に接続されていることから、かかるＰ型トランジスタ４１〜４３は１つのＰ型トランジスタとして一体で動作する。
【００５０】
すなわち、第１のトランジスタ４０は、ゲートがゲート配線１１に接続されるＰ型トランジスタとして機能する。
【００５１】
第１のトランジスタ４０には、Ｐ型トランジスタ４１〜４３に加えて、バイパススイッチ４４、４５が設けられる。かかるバイパススイッチ４４、４５は、最小サイズのＰ型トランジスタで構成される。なお、本開示において、「最小サイズのＰ型トランジスタ」とは、ロジックチップ３ｂに形成することができる最も小さいサイズのＰ型トランジスタのことである。
【００５２】
バイパススイッチ４４は、電源電圧ＶｄｄとＰ型トランジスタ４２のソースとの間に設けられる。そして、かかるバイパススイッチ４４を導通状態にすることにより、第１のトランジスタ４０内でＰ型トランジスタ４１をバイパスすることができる。
【００５３】
バイパススイッチ４５は、電源電圧ＶｄｄとＰ型トランジスタ４３のソースとの間に設けられる。そして、かかるバイパススイッチ４５を導通状態にすることにより、第１のトランジスタ４０内でＰ型トランジスタ４１、４２をバイパスすることができる。
【００５４】
すなわち、実施形態では、ゲート長調整部９がバイパススイッチ４４、４５を制御することにより、第１のトランジスタ４０のゲート長を調整することができる。
【００５５】
たとえば、ゲート長調整部９は、バイパススイッチ４５を導通状態にすることにより、第１のトランジスタ４０のゲート長を短い状態（以下、「短状態」とも呼称する。）にすることができる。
【００５６】
また、ゲート長調整部９は、バイパススイッチ４４、４５を切断状態にすることにより、第１のトランジスタ４０のゲート長を長い状態（以下、「長状態」とも呼称する。）にすることができる。
【００５７】
さらに、ゲート長調整部９は、バイパススイッチ４４を導通状態にすることにより、第１のトランジスタ４０のゲート長を短状態と長状態との間の状態（以下、「中状態」とも呼称する。）にすることができる。
【００５８】
カレントミラー回路２０の第２のトランジスタ５０は、電源電圧Ｖｄｄ側から順に３つのＰ型トランジスタ５１〜５３が直列に接続されて構成される。そして、Ｐ型トランジスタ５１〜５３のゲートはすべてゲート配線１１に接続されていることから、かかるＰ型トランジスタ５１〜５３は１つのＰ型トランジスタとして一体で動作する。
【００５９】
すなわち、第２のトランジスタ５０は、ゲートがゲート配線１１に接続されるＰ型トランジスタとして機能する。
【００６０】
第２のトランジスタ５０には、Ｐ型トランジスタ５１〜５３に加えて、バイパススイッチ５４、５５が設けられる。かかるバイパススイッチ５４、５５は、最小サイズのＰ型トランジスタで構成される。
【００６１】
バイパススイッチ５４は、電源電圧ＶｄｄとＰ型トランジスタ５２のソースとの間に設けられる。そして、かかるバイパススイッチ５４を導通状態にすることにより、第２のトランジスタ５０内でＰ型トランジスタ５１をバイパスすることができる。
【００６２】
バイパススイッチ５５は、電源電圧ＶｄｄとＰ型トランジスタ５３のソースとの間に設けられる。そして、かかるバイパススイッチ５５を導通状態にすることにより、第２のトランジスタ５０内でＰ型トランジスタ５１、５２をバイパスすることができる。
【００６３】
すなわち、実施形態では、ゲート長調整部９がバイパススイッチ５４、５５を制御することにより、第２のトランジスタ５０のゲート長を調整することができる。
【００６４】
たとえば、ゲート長調整部９は、バイパススイッチ５５を導通状態にすることにより、第２のトランジスタ５０のゲート長を短状態にすることができる。また、ゲート長調整部９は、バイパススイッチ５４を導通状態にすることにより、第２のトランジスタ５０のゲート長を中状態にすることができる。
【００６５】
さらに、ゲート長調整部９は、バイパススイッチ５４、５５を切断状態にすることにより、第２のトランジスタ５０のゲート長を長状態にすることができる。
【００６６】
そして、第１のトランジスタ４０のソースおよび複数の第２のトランジスタ５０のソースは、すべて電源電圧Ｖｄｄに接続される。さらに、第１のトランジスタ４０のゲートは、第１のトランジスタ４０のドレインに接続される。
【００６７】
これにより、第１のトランジスタ４０はカレントミラー回路２０の入力側として機能し、第２のトランジスタ５０はカレントミラー回路２０の出力側として機能する。そして、第１のトランジスタ４０に流される基準電流Ｉｄに基づいてカレントミラー回路２０の第２のトランジスタ５０で生成される電流Ｉｓは、画素アレイ部６のＳＰＡＤ素子６ａに供給される。以降の説明では、かかる電流Ｉｓを「供給電流Ｉｓ」とも呼称する。
【００６８】
ここまで説明したように、定電流源１０、カレントミラー回路２０およびゲート長調整部９は、ＳＰＡＤ素子６ａに供給される電流を生成する電流生成回路として機能する。
【００６９】
図５に示すように、第２のトランジスタ５０は、対応するＳＰＡＤ素子６ａに接続される。すなわち、パルス出力部７には、画素アレイ部６内のＳＰＡＤ素子６ａと同じ数だけ第２のトランジスタ５０が設けられる。
【００７０】
インバータ３０は、ＳＰＡＤ素子６ａのカソード電圧Ｖｃに基づいて、パルス信号である信号Ｓ１を出力する。インバータ３０の入力端子は、第２のトランジスタ５０のドレインとＳＰＡＤ素子６ａのカソードとの間に接続される。また、インバータ３０の出力端子は、制御部８に接続される。なお、ＳＰＡＤ素子６ａのアノードは接地される。
【００７１】
図６は、本開示の実施形態に係るパルス出力部７におけるゲート電圧Ｖｇｓと基準電流Ｉｄとの関係について示す説明図である。なお、図６には、第１のトランジスタ４０のゲート長および第２のトランジスタ５０のゲート長が短状態である場合の曲線Ｃｓと、これらのゲート長が中状態である場合の曲線Ｃｍと、これらのゲート長が長状態である場合の曲線Ｃｌとが示されている。
【００７２】
図６に示すように、測距装置１の周辺温度が変わったり、外部電源が変更された際などに変更される基準電流Ｉｄの設定幅は、比較的広い範囲（たとえば、電流Ｉ１から電流Ｉ２まで）が必要である。
【００７３】
そして、かかる基準電流Ｉｄに必要となる設定幅は、ゲート長が長状態（曲線Ｃｌに対応）や中状態（曲線Ｃｍに対応）ではすべてをカバーすることができない。すなわち、仮にゲート長を１つに固定した上で設定幅の全域をカバーするためには、ゲート長を短状態（曲線Ｃｓに対応）にする必要がある。
【００７４】
一方、図５に示したパルス出力部７において、ＳＰＡＤ素子６ａに光子が入射して第２のトランジスタ５０のドレイン電圧が変動した場合、かかるドレイン電圧の変動がゲート配線１１に伝搬し、ゲート電圧Ｖｇｓが変動する。
【００７５】
たとえば、図６に示す電圧Ｖ１と電圧Ｖ２との間でゲート電圧Ｖｇｓが変動した場合、ゲート長が短状態であるとすると、基準電流Ｉｄは、ばらつき幅Ｄｓの間でばらつく。
【００７６】
そして、図６に示すように、ゲート長が短状態である場合のばらつき幅Ｄｓは、ゲート長が中状態である場合のばらつき幅Ｄｍや、ゲート長が長状態である場合のばらつき幅Ｄｌに比べて大きい。
【００７７】
すなわち、ＳＰＡＤ素子６ａに光子が入射して第２のトランジスタ５０のドレイン電圧が変動した場合、ゲート長が短状態であるとすると、基準電流Ｉｄは大きくばらついてしまう。
【００７８】
そして、パルス出力部７のカレントミラー回路２０では、かかる基準電流Ｉｄに基づいて、第２のトランジスタ５０から供給される供給電流Ｉｓの値が定められることから、基準電流Ｉｄが大きくばらつくことにより、供給電流Ｉｓも大きくばらついてしまう。
【００７９】
図７は、本開示の参考例におけるパルス出力部７の動作をタイミングチャートで示す説明図であり、ゲート長が短状態で固定されている場合のパルス出力部７の動作について示した図である。また、図７では、理解の容易のため、実線で示される参考例に加えて、ゲート電圧Ｖｇｓにばらつきが生じない理想的な場合も一点鎖線で示している。
【００８０】
初期状態において、ＳＰＡＤ素子６ａには、ガイガーモードと呼ばれるなだれ増幅が起きる寸前の状態になるまで逆バイアスの電圧Ｖｃ１が印加されている。すなわち、初期状態において、ＳＰＡＤ素子６ａのカソード電圧Ｖｃは、この電圧Ｖｃ１となる。
【００８１】
そして、インバータ３０にはしきい電圧Ｖｔｈ以上の電圧Ｖｃ１が入力されることから、初期状態において、インバータ３０はローレベルの信号Ｓ１を出力する。また、初期状態において、第１のトランジスタ４０および第２のトランジスタ５０のゲート電圧Ｖｇｓは電圧Ｖｇｓ１である。
【００８２】
さらに、初期状態ではＳＰＡＤ素子６ａ内になだれ増幅が発生していないことから、第２のトランジスタ５０からは低い電流値（たとえば、ゼロ（Ａ））である電流Ｉｓ１が供給電流Ｉｓとして供給される。
【００８３】
このような初期状態の測距装置１において、ＳＰＡＤ素子６ａに時間Ｔ１で１光子が入射すると、ＳＰＡＤ素子６ａがブレイクダウンする。これにより、ＳＰＡＤ素子６ａのカソード電圧Ｖｃは急激に減少し、供給電流Ｉｓは急激に増加する。
【００８４】
そして、時間Ｔ２でカソード電圧Ｖｃがしきい電圧Ｖｔｈより小さくなると、インバータ３０はハイレベルの信号Ｓ１を出力する。さらに、カソード電圧Ｖｃは、時間Ｔ３でＳＰＡＤ素子６ａ内のなだれ増幅が停止することから、電圧Ｖｃ２で下げ止まる。
【００８５】
ここで、ゲート電圧Ｖｇｓにばらつきが生じない理想的な場合には、時間Ｔ１以降もゲート電圧Ｖｇｓが電圧Ｖｇｓ１を保持する。これにより、時間Ｔ１以降、ＳＰＡＤ素子６ａには、第２のトランジスタ５０から理想的な値である電流Ｉｓ２が供給電流Ｉｓとして安定的に供給される。
【００８６】
これにより、時間Ｔ３で下げ止まったＳＰＡＤ素子６ａのカソード電圧Ｖｃは、第２のトランジスタ５０を介してＳＰＡＤ素子６ａが再充電されることにより、時間Ｔ３から上昇を始める（いわゆるクエンチング動作）。
【００８７】
そして、カソード電圧Ｖｃがしきい電圧Ｖｔｈ以上になった時間Ｔ５で、インバータ３０はローレベルの信号Ｓ１を出力する。最後に、ＳＰＡＤ素子６ａは、時間Ｔ７で初期状態の電圧Ｖｃ１に復帰し、ＳＰＡＤ素子６ａおよびパルス出力部７は初期状態に戻る。
【００８８】
このように、ゲート電圧Ｖｇｓにばらつきが生じない理想的な場合、パルス出力部７は、時間Ｔ２から時間Ｔ５までのパルス幅を有する信号Ｓ１を出力する。
【００８９】
しかしながら、実際には、時間Ｔ１から短時間に複数の光子がＳＰＡＤ素子６ａに入射した場合などに、第２のトランジスタ５０のドレイン電圧が大きく変動する。
【００９０】
そして、かかるドレイン電圧の変動が第２のトランジスタ５０の寄生容量を介してゲート配線１１に伝搬すると、ゲート電圧Ｖｇｓが大きく変動する。たとえば、図７の例では、ゲート電圧Ｖｇｓが電圧Ｖｇｓ１から電圧Ｖｇｓ２に変動する。
【００９１】
さらに、ゲート電圧Ｖｇｓの変動によって、第２のトランジスタ５０からの供給電流Ｉｓの値は、理想的な電流Ｉｓ２よりも大きい電流Ｉｓ３となる。すなわち、ゲート長が短状態で固定されている場合、ＳＰＡＤ素子６ａに供給される供給電流Ｉｓは、理想的な場合に比べて大きく増加する。
【００９２】
これにより、ＳＰＡＤ素子６ａがクエンチングしにくくなることから、カソード電圧Ｖｃは、時間Ｔ４までは電圧Ｖｃ２を保持し、かかる時間Ｔ４からようやく上昇して、上述の時間Ｔ７よりも遅い時間Ｔ８で初期状態の電圧Ｖｃ１に復帰する。すなわち、ゲート長が短状態で固定されている場合、ＳＰＡＤ素子６ａのデッドタイムは非常に大きくなる。
【００９３】
ここまで説明したように、第１のトランジスタ４０のゲート長および第２のトランジスタ５０のゲート長が短状態で固定されている場合、ゲート電圧Ｖｇｓのばらつきが生じることにより、ＳＰＡＤ素子６ａのデッドタイムが大きくばらついてしまう。
【００９４】
また、カソード電圧Ｖｃがしきい電圧Ｖｔｈ以上になる時間も、理想的な場合に比べて遅くなる（時間Ｔ６）。したがって、ゲート長が短状態で固定されている場合、パルス出力部７から出力される信号Ｓ１は、理想的な場合に比べて非常に大きいパルス幅（時間Ｔ２から時間Ｔ６まで）となる。
【００９５】
このように、参考例では、ＳＰＡＤ素子６ａのデッドタイムや信号Ｓ１のパルス幅が大きくばらつくことにより、測距装置１のダイナミックレンジが低下してしまう。なお、かかるデッドタイムや信号Ｓ１のパルス幅のばらつきは、ＳＰＡＤ素子６ａに光子が１つだけ入射した場合でも生じる。
【００９６】
そこで、実施形態では、ゲート長調整部９で第１のトランジスタ４０および第２のトランジスタ５０を制御することにより、上述の問題点を解決することとした。
【００９７】
図８は、本開示の実施形態に係るゲート長調整部９の調整処理について説明するための図であり、図６に示したグラフと同じ曲線Ｃｓ（短状態に対応）、曲線Ｃｍ（中状態に対応）および曲線Ｃｌ（長状態に対応）を示している。
【００９８】
図８に示すように、基準電流Ｉｄに必要となる設定幅のうち、ゲート長が長状態でカバーできる範囲に基準電流Ｉｄが設定された場合、ゲート長調整部９は、第１のトランジスタ４０のゲート長および第２のトランジスタ５０のゲート長を長状態に調整する。
【００９９】
たとえば、ゲート長が長状態でカバーできる電流Ｉ１から電流Ｉ３までの範囲に基準電流Ｉｄが設定された場合、ゲート長調整部９は、第１のトランジスタ４０のゲート長および第２のトランジスタ５０のゲート長を長状態に調整する。
【０１００】
また基準電流Ｉｄに必要となる設定幅のうち、ゲート長が中状態ではカバーでき長状態ではカバーできない範囲に基準電流Ｉｄが設定された場合、ゲート長調整部９は、第１のトランジスタ４０のゲート長及び第２のトランジスタ５０のゲート長を中状態に調整する。
【０１０１】
たとえば、ゲート長が中状態ではカバーでき、長状態ではカバーできない電流Ｉ３から電流Ｉ４までの範囲に基準電流Ｉｄが設定された場合、ゲート長調整部９は、第１のトランジスタ４０のゲート長および第２のトランジスタ５０のゲート長を中状態に調整する。
【０１０２】
さらに、基準電流Ｉｄに必要となる設定幅のうち、ゲート長が短状態でのみカバーできる範囲に基準電流Ｉｄが設定された場合、ゲート長調整部９は、第１のトランジスタ４０のゲート長および第２のトランジスタ５０のゲート長を短状態に調整する。
【０１０３】
たとえば、ゲート長が短状態でのみカバーできる電流Ｉ４から電流Ｉ２までの範囲に基準電流Ｉｄが設定された場合、ゲート長調整部９は、第１のトランジスタ４０のゲート長および第２のトランジスタ５０のゲート長を短状態に調整する。
【０１０４】
これにより、たとえば、ゲート長が長状態でカバーできる範囲に基準電流Ｉｄが設定された場合に、第１のトランジスタ４０のゲート長および第２のトランジスタ５０のゲート長を長状態にすることができる。
【０１０５】
また、ゲート長が長状態ではカバーできないが、中状態ではカバーできる範囲に基準電流Ｉｄが設定された場合に、第１のトランジスタ４０のゲート長および第２のトランジスタ５０のゲート長を中状態にすることができる。
【０１０６】
すなわち、実施形態では、第１のトランジスタ４０のゲート長および第２のトランジスタ５０のゲート長を、可能な限り長くすることができる。これにより、ゲート電圧Ｖｇｓのばらつきが生じた場合でも、基準電流Ｉｄのばらつきを小さくすることができる。この基準電流Ｉｄのばらつきを小さくすることによる効果について、図９を参照しながら説明する。
【０１０７】
図９は、本開示の実施形態に係るパルス出力部７の動作をタイミングチャートで示す説明図であり、第１のトランジスタ４０のゲート長および第２のトランジスタ５０のゲート長が長状態に調整された場合のパルス出力部７の動作について示した図である。また、図７と同様に、図９でもゲート電圧Ｖｇｓにばらつきが生じない理想的な場合を一点鎖線で示している。
【０１０８】
初期状態において、ＳＰＡＤ素子６ａには、ガイガーモードと呼ばれるなだれ増幅が起きる寸前の状態になるまで逆バイアスの電圧Ｖｃ１が印加されている。すなわち、初期状態において、ＳＰＡＤ素子６ａのカソード電圧Ｖｃは、この電圧Ｖｃ１となる。
【０１０９】
そして、インバータ３０にはしきい電圧Ｖｔｈ以上の電圧Ｖｃ１が入力されることから、初期状態において、インバータ３０はローレベルの信号Ｓ１を出力する。また、初期状態において、第１のトランジスタ４０および第２のトランジスタ５０のゲート電圧Ｖｇｓは電圧Ｖｇｓ１である。
【０１１０】
さらに、初期状態ではＳＰＡＤ素子６ａ内になだれ増幅が発生していないことから、第２のトランジスタ５０からは低い電流値（たとえば、ゼロ（Ａ））である電流Ｉｓ１が供給電流Ｉｓとして供給される。
【０１１１】
このような初期状態の測距装置１において、ＳＰＡＤ素子６ａに時間Ｔ１で１光子が入射すると、ＳＰＡＤ素子６ａがブレイクダウンする。これにより、ＳＰＡＤ素子６ａのカソード電圧Ｖｃは急激に減少し、供給電流Ｉｓは急激に増加する。
【０１１２】
そして、時間Ｔ２でカソード電圧Ｖｃがしきい電圧Ｖｔｈより小さくなると、インバータ３０はハイレベルの信号Ｓ１を出力する。さらに、カソード電圧Ｖｃは、時間Ｔ３でＳＰＡＤ素子６ａ内のなだれ増幅が停止することから、電圧Ｖｃ２で下げ止まる。
【０１１３】
一方で、実施形態では、参考例と同様に、時間Ｔ１から短時間に複数の光子がＳＰＡＤ素子６ａに入射した場合などに、第２のトランジスタ５０のドレイン電圧が大きく変動する。
【０１１４】
そして、かかるドレイン電圧の変動が第２のトランジスタ５０の寄生容量を介してゲート配線１１に伝搬すると、ゲート電圧Ｖｇｓが電圧Ｖｇｓ１から電圧Ｖｇｓ２に大きく変動する。
【０１１５】
しかしながら、実施形態では、第１のトランジスタ４０のゲート長および第２のトランジスタ５０のゲート長が長状態に調整されている。これにより、ゲート電圧Ｖｇｓが電圧Ｖｇｓ２に変動した場合でも基準電流Ｉｄの変動を小さくすることができることから、供給電流Ｉｓの変動を小さくすることができる。
【０１１６】
たとえば、図９に示すように、ゲート電圧Ｖｇｓの変動によって、第２のトランジスタ５０からの供給電流Ｉｓの値は、参考例で示した電流Ｉｓ３に比べて小さい電流Ｉｓ４となる。すなわち、基準電流Ｉｄに基づいてゲート長を調整することにより、ＳＰＡＤ素子６ａに供給される供給電流Ｉｓの上昇幅を小さくすることができる。
【０１１７】
これにより、参考例に比べてＳＰＡＤ素子６ａがクエンチングしやすくなることから、カソード電圧Ｖｃは、参考例の時間Ｔ４よりも早い時間Ｔ４ａまでは電圧Ｖｃ２を保持し、かかる時間Ｔ４ａから上昇する。そして、カソード電圧Ｖｃは、参考例の時間Ｔ８よりも早い時間Ｔ８ａで初期状態の電圧Ｖｃ１に復帰する。
【０１１８】
すなわち、基準電流Ｉｄに基づいてゲート長を調整することにより、ＳＰＡＤ素子６ａのデッドタイムのばらつきを小さくすることができる。
【０１１９】
また、カソード電圧Ｖｃがしきい電圧Ｖｔｈ以上になる時間も、参考例に比べて早くなる（時間Ｔ６ａ）。したがって、基準電流Ｉｄに基づいてゲート長を調整することにより、パルス出力部７から出力される信号Ｓ１は、参考例に比べて理想的な場合に近いパルス幅（時間Ｔ２から時間Ｔ６ａまで）となる。
【０１２０】
ここまで説明したように、実施形態では、基準電流Ｉｄに基づいてゲート長を調整することにより、ＳＰＡＤ素子６ａのデッドタイムや信号Ｓ１のパルス幅のばらつきを小さくすることができる。したがって、実施形態によれば、測距装置１のダイナミックレンジを拡大することができる。
【０１２１】
なお、実施形態では、ＳＰＡＤ素子６ａに光子が１つだけ入射した場合でも、ＳＰＡＤ素子６ａのデッドタイムや信号Ｓ１のパルス幅のばらつきを小さくすることができる。
【０１２２】
また、実施形態では、直列に接続したＰ型トランジスタ４１〜４３と、最小サイズのトランジスタであるバイパススイッチ４４、４５とで、第１のトランジスタ４０を構成するとよい。
【０１２３】
これにより、必要となる複数のゲート長をそれぞれ有する複数のＰ型トランジスタを並列に並べる場合に比べて、第１のトランジスタ４０の素子面積を縮小することができる。したがって、実施形態によれば、ロジックチップ３ｂ内に第１のトランジスタ４０を問題なく配置することができる。
【０１２４】
なお、実施形態において、第１のトランジスタ４０の回路構成は、図５の例に限られず、たとえばゲート長をそれぞれ有する複数のＰ型トランジスタを並列に並べてもよい。
【０１２５】
また、実施形態では、直列に接続したＰ型トランジスタ５１〜５３と、最小サイズのトランジスタであるバイパススイッチ５４、５５とで、第２のトランジスタ５０を構成するとよい。
【０１２６】
これにより、必要となる複数のゲート長をそれぞれ有する複数のＰ型トランジスタを並列に並べる場合に比べて、第２のトランジスタ５０の素子面積を縮小することができる。したがって、実施形態によれば、受光チップ３ａに多数のＳＰＡＤ素子６ａが設けられる場合でも、ロジックチップ３ｂ内に必要な数の第２のトランジスタ５０を問題なく配置することができる。
【０１２７】
なお、実施形態において、第２のトランジスタ５０の回路構成は、図５の例に限られず、たとえばゲート長をそれぞれ有する複数のＰ型トランジスタを並列に並べてもよい。
【０１２８】
また、実施形態では、１つのカレントミラー回路２０に複数の第２のトランジスタ５０が設けられるとよい。これにより、１つの定電流源１０を用いて、複数のＳＰＡＤ素子６ａに略等しい値の供給電流Ｉｓを供給することができる。
【０１２９】
なお、１つのカレントミラー回路２０に複数の第２のトランジスタ５０を設けた場合、かかる複数の第２のトランジスタ５０にそれぞれ接続される複数のＳＰＡＤ素子６ａに対して短時間に複数の光子が入射した際でも、上述のゲート電圧Ｖｇｓのばらつきが生じる。
【０１３０】
しかしながら、実施形態では、ゲート長調整部９で複数の第２のトランジスタ５０のゲート長を制御することにより、ゲート電圧Ｖｇｓがばらついた場合でも、ＳＰＡＤ素子６ａのデッドタイムや信号Ｓ１のパルス幅のばらつきを小さくすることができる。なお、パルス出力部７に設けられる定電流源１０の数は、１つでもよいし、複数でもよい。
【０１３１】
［効果］
実施形態に係る電流生成回路は、定電流源１０と、カレントミラー回路２０と、ゲート長調整部９とを備える。定電流源１０は、複数の値の基準電流Ｉｄを流すことができる。カレントミラー回路２０は、定電流源１０に接続される第１のトランジスタ４０と、ＳＰＡＤ素子６ａに接続される第２のトランジスタ５０とで構成される。ゲート長調整部９は、定電流源１０において設定される基準電流Ｉｄに基づいて、第１のトランジスタ４０のゲート長および第２のトランジスタ５０のゲート長を調整する。
【０１３２】
これにより、測距装置１のダイナミックレンジを拡大することができる。
【０１３３】
また、実施形態に係る電流生成回路において、第１のトランジスタ４０は、直列に接続され、ゲートが共通である複数のトランジスタ（Ｐ型トランジスタ４１〜４３）と、複数のトランジスタの一部をバイパスするバイパススイッチ４４、４５と、を有する。また、バイパススイッチ４４、４５は、最小サイズのトランジスタである。
【０１３４】
これにより、ロジックチップ３ｂ内に第１のトランジスタ４０を問題なく配置することができる。
【０１３５】
また、実施形態に係る電流生成回路において、第２のトランジスタ５０は、直列に接続され、ゲートが共通である複数のトランジスタ（Ｐ型トランジスタ５１〜５３）と、複数のトランジスタの一部をバイパスするバイパススイッチ５４、５５と、を有する。また、バイパススイッチ５４、５５は、最小サイズのトランジスタである。
【０１３６】
これにより、受光チップ３ａに多数のＳＰＡＤ素子６ａが設けられる場合でも、ロジックチップ３ｂ内に必要な数の第２のトランジスタ５０を問題なく配置することができる。
【０１３７】
また、実施形態に係る電流生成回路において、カレントミラー回路２０は、第２のトランジスタ５０を複数有し、複数の第２のトランジスタ５０は、複数のＳＰＡＤ素子６ａにそれぞれ接続される。
【０１３８】
これにより、１つの定電流源１０を用いて、複数のＳＰＡＤ素子６ａに略等しい値の供給電流Ｉｓを供給することができる。
【０１３９】
また、実施形態に係る電流生成回路において、定電流源１０は、設定に応じて複数の値の基準電流Ｉｄを流す。
【０１４０】
これにより、外部環境などに応じて、最適な値の基準電流Ｉｄを流すことができる。
【０１４１】
以上、本開示の実施形態について説明したが、本開示の技術的範囲は、上述の実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態及び変形例にわたる構成要素を適宜組み合わせてもよい。
【０１４２】
たとえば、実施形態では、第１のトランジスタ４０のゲート長および第２のトランジスタ５０のゲート長が３段階（短状態、中状態、長状態）に制御される場合について示したが、かかるゲート長の制御は３段階に限られない。
【０１４３】
たとえば、第１のトランジスタ４０のゲート長および第２のトランジスタ５０のゲート長は、２段階に制御されてもよいし、４段階以上に制御されてもよい。この場合、第１のトランジスタ４０および第２のトランジスタ５０に設けられるＰ型トランジスタの数と、バイパススイッチの数とを適宜増減すればよい。
【０１４４】
また、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【０１４５】
なお、本技術は以下のような構成も取ることができる。
（１）
複数の値の基準電流を流すことができる定電流源と、
前記定電流源に接続される第１のトランジスタと、ＳＰＡＤ（Single  Photon  Avalanche  Diode）素子に接続される第２のトランジスタとで構成されるカレントミラー回路と、
前記定電流源において設定される前記基準電流に基づいて、前記第１のトランジスタのゲート長および前記第２のトランジスタのゲート長を調整するゲート長調整部と、
を備える電流生成回路。
（２）
前記第１のトランジスタは、直列に接続され、ゲートが共通である複数のトランジスタと、前記複数のトランジスタの一部をバイパスするバイパススイッチと、を有し、
前記バイパススイッチは、最小サイズのトランジスタである
前記（１）に記載の電流生成回路。
（３）
前記第２のトランジスタは、直列に接続され、ゲートが共通である複数のトランジスタと、前記複数のトランジスタの一部をバイパスするバイパススイッチと、を有し、
前記バイパススイッチは、最小サイズのトランジスタである
前記（１）または（２）に記載の電流生成回路。
（４）
前記カレントミラー回路は、前記第２のトランジスタを複数有し、
複数の前記第２のトランジスタは、複数の前記ＳＰＡＤ素子にそれぞれ接続される
前記（１）〜（３）のいずれか一つに記載の電流生成回路。
（５）
前記定電流源は、設定に応じて複数の値の前記基準電流を流す
前記（１）〜（４）のいずれか一つに記載の電流生成回路。
（６）
被測定物に光を照射する光源と、
前記被測定物から反射される光を受光した際に信号を出力するＳＰＡＤ素子と、
複数の値の基準電流を流すことができる定電流源と、前記定電流源に接続される第１のトランジスタと、前記ＳＰＡＤ素子に接続される第２のトランジスタとで構成されるカレントミラー回路と、前記定電流源において設定される前記基準電流に基づいて、前記第１のトランジスタのゲート長および前記第２のトランジスタのゲート長を調整するゲート長調整部と、を有する電流生成回路と、
を備える測距システム。
（７）
前記第１のトランジスタは、直列に接続され、ゲートが共通である複数のトランジスタと、前記複数のトランジスタの一部をバイパスするバイパススイッチと、を有し、
前記バイパススイッチは、最小サイズのトランジスタである
前記（６）に記載の測距システム。
（８）
前記第２のトランジスタは、直列に接続され、ゲートが共通である複数のトランジスタと、前記複数のトランジスタの一部をバイパスするバイパススイッチと、を有し、
前記バイパススイッチは、最小サイズのトランジスタである
前記（６）または（７）に記載の測距システム。
（９）
前記カレントミラー回路は、前記第２のトランジスタを複数有し、
複数の前記第２のトランジスタは、複数の前記ＳＰＡＤ素子にそれぞれ接続される
前記（６）〜（８）のいずれか一つに記載の測距システム。
（１０）
前記定電流源は、設定に応じて複数の値の前記基準電流を流す
前記（６）〜（９）のいずれか一つに記載の測距システム。
【符号の説明】
【０１４６】
１    測距装置（測距システムの一例）
２    光源部
３    受光部
６ａ  ＳＰＡＤ素子
７    パルス出力部
８    制御部
９    ゲート長調整部
１０  定電流源
２０  カレントミラー回路
３０  インバータ
４０  第１のトランジスタ
４１〜４３  Ｐ型トランジスタ
４４、４５  バイパススイッチ
５０  第２のトランジスタ
５１〜５３  Ｐ型トランジスタ
５４、５５  バイパススイッチ
Ｉｄ  基準電流
Ｉｓ  供給電流
【図１】
2020153712.tif 000003
【図２】
2020153712.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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