(57)【要約】【課題】画像処理を行うことができる撮像装置を提供する。【解決手段】撮像動作で取得したアナログデータ（画像データ）を画素に保持し、当該画素において、当該アナログデータと任意の重み係数との積和演算を行い、２値データに変換する。当該２値データをニューラルネットワークなどに取り込むことで、画像認識などの処理を行うことができる。膨大な画像データをアナログデータの状態で画素に保持することができるため、効率良く処理を行うことができる。【選択図】図１
2020156096.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素ブロックと、第１の回路と、を有する撮像装置であって、
前記複数の画像ブロックは、複数の画素と、第２の回路と、を有し、
前記複数の画素と前記第２の回路とは第１の配線を介して電気的に接続され、
前記複数の画素は、それぞれ光電変換による第１の信号を出力する機能を有し、
前記第２の回路は、前記第１の配線に出力されている前記第１の信号の和に基づいて第２の信号を生成し、前記第２の信号を前記第１の回路に出力する機能を有し、
前記第１の回路は、前記第２の信号を２値化して第３の信号を生成する撮像装置。
【請求項２】
複数の回路ブロックと、第１の回路と、を有する撮像装置であって、
前記複数の回路ブロックは、複数の画素と、第２の回路と、を有し、
前記複数の画素と前記第２の回路とは第１の配線を介して電気的に接続され、
前記複数の画素は、それぞれ前記第１の配線に第１のデータ及び第２のデータを出力する機能を有し、
前記第２の回路は、前記第１のデータの和および前記第２のデータの和の差分を抽出して第３のデータを生成する機能を有し、
前記第１の回路は、前記第３のデータを２値化して第４のデータを生成する撮像装置。
【請求項３】
請求項２において、
前記第１のデータは、光電変換で取得したデータに重み係数を乗じた信号であり、前記第２のデータは、前記光電変換で取得したデータである撮像装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記複数の画素は、光電変換で取得したデータを出力する第１の画素と、リセット電位を出力する第２の画素を有する撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、撮像装置に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
【０００３】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。
【背景技術】
【０００４】
基板上に形成された酸化物半導体薄膜を用いてトランジスタを構成する技術が注目されている。例えば、酸化物半導体を有するオフ電流が極めて低いトランジスタを画素回路に用いる構成の撮像装置が特許文献１に開示されている。
【０００５】
また、撮像装置に演算機能を付加する技術が特許文献２に開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−１１９７１１号公報
【特許文献２】特開２０１６−１２３０８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＣＭＯＳイメージセンサなどの固体撮像素子を備える撮像装置では、技術発展により高画質な画像が容易に撮影できるようになっている。次世代においては、撮像装置にさらに知的な機能を搭載することが求められている。
【０００８】
画像データの圧縮や画像認識などは、現状では画像データ（アナログデータ）をデジタルデータ変換し、外部に取り出した後に処理が行われる。当該処理を撮像装置内で行うことができれば、外部の機器との連携がより高速となり、使用者の利便性が向上する。また、周辺装置などの負荷や消費電力も低減することができる。また、アナログデータの状態で複雑なデータ処理が行えれば、データ変換に要する時間も短縮することができる。
【０００９】
したがって、本発明の一態様では、画像処理を行うことができる撮像装置を提供することを目的の一つとする。または、取得した画像データの認識を行うことができる撮像装置を提供することを目的の一つとする。または、取得した画像データの圧縮を行うことができる撮像装置を提供することを目的の一つとする。
【００１０】
または、低消費電力の撮像装置を提供することを目的の一つとする。または、高感度の撮像が行える撮像装置を提供することを目的の一つとする。または、信頼性の高い撮像装置を提供することを目的の一つとする。または、新規な撮像装置などを提供することを目的の一つとする。または、上記撮像装置の駆動方法を提供することを目的の一つとする。または、新規な半導体装置などを提供することを目的の一つとする。
【００１１】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１２】
本発明の一態様は、画素内にデータを保持しつつ、当該データを演算処理することのできる撮像装置に関する。
【００１３】
本発明の一態様は、画素ブロックと、第１の回路と、第２の回路と、を有する撮像装置であって、画像ブロックは、複数の画素と、第３の回路と、を有し、画素と第３の回路とは第１の配線を介して電気的に接続され、画素は、光電変換により第１の信号を取得する機能を有し、画素は、第１の信号を任意の倍率に乗算して第２の信号を生成し、第２の信号を第１の配線に出力する機能を有し、第３の回路は、第１の配線に出力されている第２の信号の和を演算して第３の信号を生成し、第３の信号を第１の回路に出力する機能を有し、第１の回路は、第３の信号を２値化して第４の信号を生成し、第４の信号を第２の回路に出力する撮像装置である。
【００１４】
第２の回路は、第４の信号をパラレルシリアル変換する機能を有することができる。または、第２の回路は、第４の信号を入力データとするニューラルネットワークを有していてもよい。
【００１５】
複数の画素はマトリクス状に配置され、いずれかの一列は遮光されていることが好ましい。
【００１６】
画素は、光電変換素子と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第１の容量素子と、を有し、光電変換素子の一方の電極は第１のトランジスタのソースまたはドレインの一方と電気的に接続され、第１のトランジスタのソースまたはドレインの他方は、第２のトランジスタのソースまたはドレインの一方と電気的に接続され、第２のトランジスタのソースまたはドレインの一方は、第３のトランジスタのゲートと電気的に接続され、第３のトランジスタのゲートは第１の容量素子の一方の電極と電気的に接続され、第３のトランジスタのソースまたはドレインの一方は、第１の配線と電気的に接続され、第１の容量素子の他方の電極は、第４のトランジスタのソースまたはドレインの一方と電気的に接続され、第１および第２のトランジスタは、チャネル形成領域に金属酸化物を有する構成とすることができる。
【００１７】
画素は、さらに第５のトランジスタと、第６のトランジスタと、を有し、第５のトランジスタのゲートは第３のトランジスタのゲートと電気的に接続され、第５のトランジスタのソースまたはドレインの一方は、第６のトランジスタのソースまたはドレインの一方と電気的に接続されている構成としてもよい。
【００１８】
第３および第４のトランジスタは、チャネル形成領域にシリコンを有することが好ましい。
【００１９】
第３の回路は、電流源回路と、第７のトランジスタと、第８のトランジスタと、第９のトランジスタと、第２の容量素子と、抵抗素子と、を有し、電流源回路は、第１の配線と電気的に接続され、第１の配線は、第２の容量素子の一方の電極と電気的に接続され、第２の容量素子の一方の電極は、抵抗素子の一方の電極と電気的に接続され、第２の容量素子の他方の電極は、第７のトランジスタのソースまたはドレインの一方と電気的に接続され、第７のトランジスタのソースまたはドレインの一方は、第８のトランジスタのゲートと電気的に接続され、第８のトランジスタのソースまたはドレインの一方は第９のトランジスタのソースまたはドレインの一方と電気的に接続される構成とすることができる。
【００２０】
第７乃至第９のトランジスタは、チャネル形成領域にシリコンを有することが好ましい。
【００２１】
金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有することが好ましい。
【００２２】
光電変換素子は、セレンまたはセレンを含む化合物を有することが好ましい。
【発明の効果】
【００２３】
本発明の一態様を用いることで、画像処理を行うことができる撮像装置を提供することができる。または、取得した画像データの認識を行うことができる撮像装置を提供することができる。または、取得した画像データの圧縮を行うことができる撮像装置を提供することができる。
【００２４】
または、低消費電力の撮像装置を提供することができる。または、高感度の撮像が行える撮像装置を提供することができる。または、信頼性の高い撮像装置を提供することができる。または、新規な撮像装置などを提供することができる。または、上記撮像装置の駆動方法を提供することができる。または、新規な半導体装置などを提供することができる。
【図面の簡単な説明】
【００２５】
【図１】撮像装置を説明するブロック図。
【図２】画素ブロック２００を説明する図。
【図３】画素１００および参照画素１５０を説明する図。
【図４】参照画素１５０を説明する図。
【図５】電流源回路２１０を説明する図。
【図６】画素ブロック２００の動作を説明するタイミングチャート。
【図７】画素１００および画素ブロック２００を説明する図。
【図８】画素ブロック２００が出力する信号および回路３０２が出力する信号を説明する図。
【図９】回路３０２（ニューラルネットワーク）を説明する図。
【図１０】回路３０２が有する画素を説明する図。
【図１１】ニューラルネットワークの構成例を示す図。
【図１２】回路３０１および画素１００を説明する図。
【図１３】撮像装置の画素の構成を説明する図。
【図１４】撮像装置の画素の構成を説明する図。
【図１５】撮像装置の画素の構成を説明する図。
【図１６】撮像装置の画素の構成を説明する図。
【図１７】撮像装置の画素の構成を説明する図。
【図１８】撮像装置を収めたパッケージ、モジュールの斜視図。
【図１９】電子機器を説明する図。
【図２０】画素回路を説明する図。
【図２１】画素アレイのブロック図。
【図２２】演算結果を説明する図。
【図２３】画素に入力する重み係数を説明する図。
【図２４】画素の出力を説明する図。
【図２５】パターン抽出に用いた画像および画素に入力する重み係数を説明する図。
【図２６】パターン抽出結果を説明する図。
【発明を実施するための形態】
【００２６】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。
【００２７】
（実施の形態１）
本実施の形態では、本発明の一態様である撮像装置について、図面を参照して説明する。
【００２８】
本発明の一態様は、画像認識などの付加機能を備えた撮像装置である。当該撮像装置は、撮像動作で取得したアナログデータ（画像データ）を画素に保持し、当該アナログデータと任意の重み係数とを乗じたデータから２値データを取り出すことができる。
【００２９】
当該２値データをニューラルネットワークなどに取り込むことで、画像認識などの処理を行うことができる。膨大な画像データをアナログデータの状態で画素に保持することができるため、効率良く処理を行うことができる。
【００３０】
図１は、本発明の一態様の撮像装置を説明するブロック図である。撮像装置は、画素アレイ３００と、回路３０１と、回路３０２と、回路３０３と、回路３０４と、回路３０５を有する。なお、回路３０１乃至回路３０５は、単一の回路構成に限らず、複数の回路で構成される場合がある。
【００３１】
画素アレイ３００は、複数の画素ブロック２００を有する。画素ブロック２００は、図２に示すように、マトリクス状に配置された複数の画素と、回路２０１を有する。
【００３２】
当該複数の画素のうち、いずれかの１列を参照画素１５０とし、それ以外は画素１００とする。画素１００では画像データを取得することができ、参照画素１５０ではリセット時の信号を出力することができる。なお、図２においては、一例として画素数を２×３としているが、これに限らない。ただし、参照画素は行数分設けることが好ましい。
【００３３】
画素ブロック２００は積和演算回路として動作し、回路２０１は、画素１００および参照画素１５０から出力された信号から画像データと重み係数との積を抽出する機能を有する。
【００３４】
画素１００は、図３に示すように、光電変換素子１０１と、トランジスタ１０２と、トランジスタ１０３と、容量素子１０４と、トランジスタ１０５と、トランジスタ１０６を有することができる。また、参照画素１５０もほぼ同様の構成とすることができる。以下では画素１００の説明を主とし、参照画素１５０については、画素１００と異なる部分のみ説明を行う。
【００３５】
光電変換素子１０１の一方の電極は、トランジスタ１０２のソースまたはドレインの一方と電気的に接続される。トランジスタ１０２のソースまたはドレインの他方は、トランジスタ１０３のソースまたはドレインの一方と電気的に接続される。トランジスタ１０３のソースまたはドレインの一方は、容量素子１０４の一方の電極と電気的に接続される。容量素子１０４の一方の電極は、トランジスタ１０５のゲートと電気的に接続される。容量素子１０４の他方の電極は、トランジスタ１０６のソースまたはドレインの一方と電気的に接続される。
【００３６】
光電変換素子１０１の他方の電極は、配線１１４と電気的に接続される。トランジスタ１０２のゲートは、配線１１６と電気的に接続される。トランジスタ１０３のソースまたはドレインの他方は、配線１１５に電気的に接続される。トランジスタ１０３のゲートは、配線１１７と電気的に接続される。トランジスタ１０５のソースまたはドレインの一方は、配線１１３と電気的に接続される。トランジスタ１０５のソースまたはドレインの他方は、ＧＮＤ配線などと電気的に接続される。トランジスタ１０６のソースまたはドレインの他方は、配線１１１ａと電気的に接続される。トランジスタ１０６のゲートは、配線１１２と電気的に接続される。
【００３７】
なお、参照画素１５０においては、トランジスタ１０６のソースまたはドレインの他方が配線１１１ｂと電気的に接続される点、およびトランジスタ１０５のソースまたはドレインの一方が配線１５３と電気的に接続される点が画素１００と異なる。
【００３８】
ここで、トランジスタ１０２のソースまたはドレインの他方と、トランジスタ１０３のソースまたはドレインの一方と、容量素子１０４の一方の電極と、トランジスタ１０５のゲートとの電気的な接続点をノードＮとする。
【００３９】
配線１１４、１１５は、電源線としての機能を有することができる。例えば、配線１１４は高電位電源線、配線１１５は低電位電源線として機能させることができる。配線１１２、１１６、１１７は、各トランジスタの導通を制御する信号線として機能させることができる。配線１１１ａ、１１１ｂは、画素１００に重み係数に相当する電位を供給するための信号線として機能させることができる。配線１１３は、画素１００と回路２０１とを電気的に接続する配線として機能させることができる。配線１５３は、参照画素１５０と回路２０１とを電気的に接続する配線として機能させることができる。
【００４０】
なお、配線１１３には、増幅回路やゲイン調整回路が電気的に接続されていてもよい。
【００４１】
光電変換素子１０１としては、フォトダイオードを用いることができる。低照度時の光検出感度を高めたい場合は、アバランシェフォトダイオードを用いることが好ましい。
【００４２】
なお、参照画素１５０においては、光電変換素子１０１を寄与させずに信号を生成するため、図４（Ａ）に示すように参照画素１５０上に遮光層１５１を設けることが好ましい。または、図４（Ｂ）に示すように、光電変換素子１０１を設けない構成であってもよい。または、図３に示す構成であって、常にトランジスタ１０３を導通させている状態（リセット状態）としてもよい。
【００４３】
トランジスタ１０２は、ノードＮの電位を制御する機能を有することができる。トランジスタ１０３はノードＮの電位を初期化する機能を有することができる。トランジスタ１０５は、ノードＮの電位に応じて回路２０１が流す電流を制御する機能を有することができる。トランジスタ１０６は、ノードＮに重み係数に相当する電位を供給する機能を有することができる。
【００４４】
光電変換素子１０１にアバランシェフォトダイオードを用いる場合は、高電圧を印加することがあり、光電変換素子１０１と接続されるトランジスタには高耐圧のトランジスタを用いることが好ましい。高耐圧のトランジスタには、例えば、チャネル形成領域に金属酸化物を用いたトランジスタ（以下、ＯＳトランジスタ）などを用いることができる。具体的には、トランジスタ１０２およびトランジスタ１０３にＯＳトランジスタを適用することが好ましい。
【００４５】
また、ＯＳトランジスタはオフ電流が極めて低い特性も有する。トランジスタ１０２、１０３にＯＳトランジスタを用いることによって、ノードＮで電荷を保持できる期間を極めて長くすることができる。そのため、回路構成や動作方法を複雑にすることなく、全画素で同時に電荷の蓄積動作を行うグローバルシャッタ方式を適用することができる。また、ノードＮに画像データを保持させつつ、当該画像データを用いた複数回の演算を行うこともできる。
【００４６】
一方、トランジスタ１０５は、増幅特性が優れていることが望まれる。また、トランジスタ１０６は頻繁にオンオフが繰り返されることがあるため、高速動作が可能な移動度が高いトランジスタであることが好ましい。したがって、トランジスタ１０５、１０６には、シリコンをチャネル形成領域に用いたトランジスタ（以下、Ｓｉトランジスタ）を適用することが好ましい。
【００４７】
なお、上記に限らず、ＯＳトランジスタおよびＳｉトランジスタを任意に組み合わせて適用してもよい。また、全てのトランジスタをＯＳトランジスタまたはＳｉトランジスタとしてもよい。
【００４８】
画素１００におけるノードＮの電位は、リセット電位と光電変換素子１０１による光電変換で生成される電位（画像データ）とが加算された電位と、配線１１１ａから供給される重み係数に相当する電位との容量結合で確定される。すなわち、トランジスタ１０５が出力する信号には、画像データと任意の重み係数との積が含まれる。
【００４９】
参照画素１５０におけるノードＮの電位は、配線１１５から供給されるリセット電位と、配線１１１ｂから供給される重み係数に相当する電位との容量結合で確定される。
【００５０】
図２に示すように、各画素１００は配線１１３で互いに電気的に接続され、各参照画素１５０は配線１５３で互いに電気的に接続されている。したがって、回路２０１は、各画素１００のトランジスタ１０５が出力する信号の和、および各参照画素１５０のトランジスタ１０５が出力する信号の和を用いて演算を行う。
【００５１】
回路２０１は、電流源回路２１０と、容量素子２０２と、トランジスタ２０３と、トランジスタ２０４と、トランジスタ２０５と、トランジスタ２０６と、抵抗素子２０７を有する。
【００５２】
電流源回路２１０は、容量素子２０２の一方の電極と電気的に接続される。容量素子２０２の他方の電極は、トランジスタ２０３のソースまたはドレインの一方と電気的に接続される。トランジスタ２０３のソースまたはドレインの他方は、トランジスタ２０４のゲートと電気的に接続される。トランジスタ２０４のソースまたはドレインの一方は、トランジスタ２０５のソースまたはドレインの一方と電気的に接続される。トランジスタ２０５のソースまたはドレインの一方は、トランジスタ２０６のソースまたはドレインの一方と電気的に接続される。抵抗素子２０７の一方の電極は、容量素子２０２の一方の電極と電気的に接続される。
【００５３】
電流源回路２１０は、配線１１３および配線１５３と電気的に接続される。トランジスタ２０３のソースまたはドレインの他方は、配線２１８と電気的に接続される。トランジスタ２０４のソースまたはドレインの他方は、配線２１９と電気的に接続される。トランジスタ２０５のソースまたはドレインの他方は、ＧＮＤ配線などの基準電源線と電気的に接続される。トランジスタ２０６のソースまたはドレインの他方は、配線２１２と電気的に接続される。抵抗素子２０７の他方の電極は、ＧＮＤ配線などの基準電源線と電気的に接続される。
【００５４】
配線２１９は、電源線としての機能を有することができる。例えば、配線２１９は、高電位電源線として機能させることができる。配線２１８は、読み出し用の専用電位を供給する配線としての機能を有することができる。配線２１３、２１４、２１５、２１６は、各トランジスタの導通を制御する信号線として機能させることができる。
【００５５】
トランジスタ２０３は、配線２１１の電位を配線２１８の電位にリセットする機能を有することができる。トランジスタ２０４、２０５は、ソースフォロア回路としての機能を有することができる。トランジスタ２０６は、画素ブロック２００を選択する機能を有することができる。
【００５６】
電流源回路２１０は、例えば、図５（Ａ）に示す構成とすることができる。図５（Ａ）は、ｎ−ｃｈ型トランジスタを用いた構成であり、トランジスタ２５３の出力側がトランジスタ２５４のゲート、トランジスタ２５４のドレイン、およびトランジスタ２２４のゲートと電気的に接続された構成となっている。当該構成によりトランジスタ２５４およびトランジスタ２２４はカレントミラー回路として作用する。信号線ＦＧ、ＦＧＲＥＦには任意の信号電位が供給され、配線２１４を“Ｈ”とすることで配線１１３および配線１５３には定電流を供給することができる。当該構成では、各トランジスタにＯＳトランジスタおよびＳｉトランジスタの一方または両方を用いることができる。
【００５７】
なお、電流源回路２１０が有する回路２２０は、図５（Ｂ）に示すようにｐ−ｃｈ型トランジスタを用いた構成であってもよい。トランジスタ２６２の出力側がトランジスタ２６２のゲート、およびトランジスタ２６１のゲートと電気的に接続された構成となっている。当該構成では、トランジスタ２６１、２６２にＳｉトランジスタを用いることが好ましい。
【００５８】
回路２０１では、画像データ（電位Ｘ）と重み係数（電位Ｗ）との積以外のオフセット成分を除去し、目的のＷＸを抽出することができる。電流源回路２１０として図５（Ａ）に示す回路を用いた場合のＷＸ抽出の流れは以下の通りである。
【００５９】
まず、回路２０１において、トランジスタ２０３を導通状態とし、配線２１８から配線２１１に電位Ｖｒを書き込む。ここで電位Ｖｒは、読み出し動作に用いる基準電位である。
【００６０】
このとき、画素１００のノードＮには、光電変換により電位Ｘが書き込まれているとする。また、配線１１１ａ、１１１ｂから書き込まれる重み係数は０とする。
【００６１】
したがって、参照画素１５０に流れる電流（ＩＲＥＦ）の合計は、ｋΣ（０−Ｖｔｈ）２となる。ここで、ｋは定数、Ｖｔｈはトランジスタ１０５のしきい値電圧である。
【００６２】
電流源回路２１０に流れる電流ＩＣＭ０（重み０のときのＩＣＭ）は、ＩＣＭ０＝ＩＣＲＥＦ０（重み０のときのＩＣＲＥＦ）−ｋΣ（０−Ｖｔｈ）２となる。
【００６３】
画素１００に流れる電流（Ｉｐ）の合計は、ｋΣ（Ｘ−Ｖｔｈ）２となる。
【００６４】
抵抗素子２０７に流れる電流ＩＲ０（重み０のときのＩＲ）は、ＩＲ０＝ＩＣ−ＩＣＭ０−ｋΣ（Ｘ−Ｖｔｈ）２となる。すなわち、ＩＲ０＝ＩＣ−ＩＣＲＥＦ０＋ｋΣ（０−Ｖｔｈ）２−ｋΣ（Ｘ−Ｖｔｈ）２となる。
【００６５】
そして、トランジスタ２０３を非導通状態とし、配線２１１に電位Ｖｒを保持した後に画素１００に配線１１１ａ、１１１ｂから画素１００および参照画素１５０に重み係数Ｗを書き込む。
【００６６】
このとき、参照画素１５０に流れる電流（ＩＲＥＦ）の合計は、ｋΣ（Ｗ−Ｖｔｈ）２となる。
【００６７】
画素１００に流れる電流（Ｉｐ）の合計は、ｋΣ（Ｗ＋Ｘ−Ｖｔｈ）２となる。
【００６８】
抵抗素子２０７に流れる電流ＩＲは、ＩＲ＝ＩＣ−ＩＣＭ−ｋΣ（Ｗ＋Ｘ−Ｖｔｈ）２となる。すなわち、ＩＲ＝ＩＣ−ＩＣＲＥＦ＋ｋΣ（Ｗ−Ｖｔｈ）２−ｋΣ（Ｗ＋Ｘ−Ｖｔｈ）２となる。
【００６９】
ここで、ＩＲ０とＩＲの差分をとると、ＩＲ０−ＩＲ＝ｋΣ（Ｖｔｈ２−（Ｘ−Ｖｔｈ）２−（Ｗ−Ｖｔｈ）２＋（Ｗ＋Ｘ−Ｖｔｈ）２）＝ｋΣ（２ＷＸ）となる。すなわち、オフセット成分が除かれ、ＷＸからなる項を抽出することができる。
【００７０】
抵抗素子２０７に流れる電流がＩＲ０であるときに配線２１１に電位Ｖｒを保持し、その後、抵抗素子２０７に流れる電流をＩＲに変化させれば、容量素子２０２の容量結合によりその差分が配線２１１に付加される。すなわち、既知の基準電位であるＶｒとＷＸの要素を有する電位との和がトランジスタ２０４のゲート電位となり、トランジスタ２０６を導通させることで、配線２１２にオフセット成分を除いた信号を出力することができる。
【００７１】
図６は、画素ブロック２００の動作を説明するタイミングチャートである。なお、便宜的に各信号が変換するタイミングをあわせて図示しているが、実際には回路内部の遅延を考慮してずらすことが好ましい。
【００７２】
まず、期間Ｔ１に配線１１７の電位を“Ｈ”、配線１１６の電位を“Ｈ”とし、画素１００および参照画素１５０のノードＮをリセット電位とする。また、配線１１１の電位を“Ｌ”、配線１１２＿１乃至１１２＿４（１乃至４行目の配線１１２に相当）を“Ｈ”とし、重み係数０を書き込む。
【００７３】
期間Ｔ２まで配線１１６の電位を“Ｈ”に維持し、光電変換素子１０１の光電変換によりノードＮに電位Ｘ（画像データ）を書き込む。
【００７４】
期間Ｔ３に配線２１４＿１（１行目の配線２１４）、配線２１５＿１（１行目の配線２１５）、配線２１４＿２（２行目の配線２１４）、配線２１５＿２（２行目の配線２１５）、配線２１６を“Ｈ”とし、配線２１１に電位Ｖｒを書き込む。
【００７５】
期間Ｔ４において、配線１１１の電位を重み係数Ｗ１１１に相当する電位とし、配線１１２＿１の電位を“Ｈ”とすることで、１行目の画素１００のノードＮに重み係数Ｗ１１１を書き込む。
【００７６】
期間Ｔ５において、配線１１１の電位を重み係数Ｗ１１２に相当する電位とし、配線１１２＿２の電位を“Ｈ”とすることで、２行目の画素１００のノードＮに重み係数Ｗ１１２を書き込む。
【００７７】
期間Ｔ６において、配線２１３＿１（１行目の配線２１３）、配線２１４＿１、配線２１５＿１を“Ｈ”とすることで、１行目の画素ブロック２００の回路２０１からオフセット成分を除いた信号を出力する。
【００７８】
以降、上記と同様の動作を繰り返し、期間Ｔ７、Ｔ８、Ｔ９では、２行目の画素ブロック２００の画素１００に任意の重み係数を乗じた信号を出力する。また、期間Ｔ１０、Ｔ１１、Ｔ１２では、１行目の画素ブロック２００の画素１００にＴ４、Ｔ５とは異なる重み係数を乗じた信号を出力する。
【００７９】
なお、画素ブロック２００では、隣り合う画素ブロック２００同士で画素１００を共有してもよい。例えば、画素１００においては、図７（Ａ）に示すように、トランジスタ１０５と同様の出力が可能なトランジスタ１０７を設ける。トランジスタ１０７のゲートはトランジスタ１０５と電気的に接続され、ソースまたはドレインの一方は配線１１８と電気的に接続される。
【００８０】
配線１１８は、隣り合う画素ブロックの回路２０１との電気的な接続に利用される。図７（Ｂ）は、隣り合う画素ブロック２００（画素ブロック２００ａ、２００ｂ）における画素１００（画素１００ａ、１００ｂ、１００ｃ、１００ｄ、１００ｅ、１００ｆ、１００ｇ、１００ｈ）と回路２０１（回路２０１ａ、２０１ｂ）との接続の形態を示す図である。なお、図７（Ｂ）においては、参照画素１５０を省略して図示している。
【００８１】
画素ブロック２００ａにおいて、画素１００ａ、１００ｂ、１００ｃ、１００ｄは、配線１１３を介して回路２０１ａと電気的に接続される。また、画素１００ｅおよび１００ｇは、配線１１８を介して回路２０１ａと電気的に接続される。
【００８２】
画素ブロック２００ｂにおいて、画素１００ｅ、１００ｆ、１００ｇ、１００ｈは、配線１１３を介して回路２０１ｂと電気的に接続される。また、画素１００ｂおよび１００ｄは、配線１１８を介して回路２０１ｂと電気的に接続される。
【００８３】
つまり、画素ブロック２００ａおよび画素ブロック２００ｂにおいては、画素１００ｂ、１００ｄ、１００ｅ、１００ｇを共有しているといえる。このような形態とすることで、画素ブロック２００間のネットワークを密にすることができ、画像解析などの精度を向上させることができる。
【００８４】
重み係数は、図１に示す回路３０５から配線１１１に出力することができ、フレーム期間内に１回以上重み係数を書き換えることが好ましい。回路３０５としてはデコーダを用いることができる。また、回路３０５は、Ｄ／ＡコンバータやＳＲＡＭを有していてもよい。また、重み係数を入力する画素の選択は、回路３０４から配線１１２に信号を出力することで行う。回路３０４は、デコーダのほか、シフトレジスタであってもよい。
【００８５】
また、回路２０１の各トランジスタに接続される配線２１３、２１５、２１６等には、回路３０３から信号を出力することができる。回路３０３には、デコーダまたはシフトレジスタを用いることができる。
【００８６】
図８（Ａ）は、画素ブロック２００から出力される信号を説明する図である。なお、図８（Ａ）では説明を簡潔にするため、画素アレイ３００が４つの画素ブロック２００（画素ブロック２００ｃ、画素ブロック２００ｄ、画素ブロック２００ｅ、画素ブロック２００ｆ）からなり、それぞれの画素ブロック２００が４つの画素１００を有する例とする。
【００８７】
信号の生成については画素ブロック２００ｃを一例として説明するが、画素ブロック２００ｄ、２００ｅ、２００ｆも同様の動作をともなって信号を出力することができる。
【００８８】
画素ブロック２００ｃにおいて、各画素１００には、それぞれｐ１１、ｐ１２、ｐ２１、ｐ２２の画像データがノードＮに保持されている。各画素１００にはそれぞれ重み係数（Ｗ１１１、Ｗ１１２、Ｗ１２１、Ｗ１２２）が入力され、配線２１２＿１（１列目の配線２１２）に積和演算の結果であるｈ１１１が出力される。ここで、ｈ１１１＝ｐ１１×Ｗ１１１＋ｐ１２×Ｗ１１２＋ｐ２１×Ｗ１２１＋ｐ２２×Ｗ１２２である。なお、重み係数は全て異なるとは限らず、複数の画素１００に同じ値が入力される場合もある。
【００８９】
並行して上記同様の過程を経て、画素ブロック２００ｄから配線２１２＿２（２列目の配線２１２）に積和演算の結果であるｈ１２１が出力され、画素ブロック２００の１行目の出力が完了する。
【００９０】
続いて、画素ブロック２００の２行目において上記同様の過程を経て、画素ブロック２００ｅから配線２１２＿１に積和演算の結果であるｈ１１２が出力される。また、並行して、画素ブロック２００ｆから配線２１２＿２に積和演算の結果であるｈ１２２が出力され、画素ブロック２００の２行目の出力が完了する。
【００９１】
さらに、画素ブロック２００の１行目において重み係数を変化させ、上記同様の過程を経ることで、ｈ２１１、ｈ２２１を出力することができる。また、画素ブロック２００の２行目において重み係数を変化させ、上記同様の過程を経ることで、ｈ２１２、ｈ２２２を出力することができる。以上の動作を必要に応じて繰り返す。
【００９２】
配線２１２＿１、２１２＿２に出力される積和演算結果のデータは、図８（Ｂ）に示すように回路３０１に順次入力される。回路３０１は活性化関数の演算を行う回路であり、例えばコンパレータ回路を用いることができる。コンパレータ回路では、入力されたデータと、設定されたしきい値とを比較した結果を２値データとして出力する。すなわち、画素ブロック２００および回路３０１はニューラルネットワークの一部の要素として作用することができる。
【００９３】
また、画素ブロック２００が出力するデータは複数ビットの画像データに相当するが、回路３０１で２値化することから、画像データを圧縮しているともいえる。
【００９４】
回路３０１で２値化されたデータ（ｈ１１１’、ｈ１２１’、ｈ１１２’、ｈ１２２’、ｈ２１１’、ｈ２２１’、ｈ２１２’、ｈ２２２’）は、回路３０２に順次入力される。
【００９５】
回路３０２は、例えばラッチ回路およびシフトレジスタなどを有する構成とすることができる。当該構成によって、パラレルシリアル変換を行うことができ、図８（Ｂ）に示すように並行して入力されたデータを配線３１１にシリアルデータとして出力することができる。配線３１１の接続先は限定されない。例えば、ニューラルネットワーク、記憶装置、通信装置などと接続することができる。
【００９６】
また、図９に示すように、回路３０２はニューラルネットワークを有していてもよい。当該ニューラルネットワークは、マトリクス状に配置されたメモリセルを有し、各メモリセルには重み係数が保持されている。回路３０１から出力されたデータは行方向のセルにそれぞれ入力され、列方向に積和演算を行うことができる。なお、図９に示すメモリセルの数は一例であり、限定されない。
【００９７】
図９に示すニューラルネットワークは、マトリクス状に設置されたメモリセル３２０および参照メモリセル３２５と、回路３４０と、回路３５０と、回路３６０と、回路３６０と、回路３７０を有する。
【００９８】
図１０にメモリセル３２０および参照メモリセル３２５の一例を示す。参照メモリセル３２５は、任意の一列に設けられる。メモリセル３２０および参照メモリセル３２５は同様の構成を有し、トランジスタ１６１と、トランジスタ１６２と、容量素子１６３と、を有する。
【００９９】
トランジスタ１６１のソースまたはドレインの一方は、トランジスタ１６２のゲートと電気的に接続される。トランジスタ１６２のゲートは、容量素子１６３の一方の電極と電気的に接続される。ここで、トランジスタ１６１のソースまたはドレインの一方、トランジスタ１６２のゲート、容量素子１６３の一方の電極が接続される点をノードＮＭとする。
【０１００】
トランジスタ１６１のゲートは、配線ＷＬと電気的に接続される。容量素子１６３の他方の電極は、配線ＲＷと電気的に接続される。トランジスタ１６２のソースまたはドレインの一方は、ＧＮＤ配線等の基準電位配線と電気的に接続される。
【０１０１】
メモリセル３２０において、トランジスタ１６１のソースまたはドレインの他方は、配線ＷＤと電気的に接続される。トランジスタ１６２のソースまたはドレインの他方は、配線ＢＬと電気的に接続される。
【０１０２】
参照メモリセル３２５において、トランジスタ１６１のソースまたはドレインの他方は、配線ＷＤｒｅｆと電気的に接続される。トランジスタ１６２のソースまたはドレインの他方は、配線ＢＬｒｅｆと電気的に接続される。
【０１０３】
配線ＷＬは、回路３３０と電気的に接続される。回路３３０にはデコーダまたはシフトレジスタなどを用いることができる。
【０１０４】
配線ＲＷは、回路３０１と電気的に接続される。各メモリセルには、回路３０１から配線３１１＿１および配線３１１＿２に出力された２値のデータが書き込まれる。
【０１０５】
配線ＷＤおよび配線ＷＤｒｅｆは、回路３４０と電気的に接続される。回路３４０には、デコーダまたはシフトレジスタなどを用いることができる。また、回路３４０は、Ｄ／ＡコンバータやＳＲＡＭを有していてもよい。回路３４０は、ノードＮＭに書き込まれる重み係数を出力することができる。
【０１０６】
配線ＢＬおよび配線ＢＬｒｅｆは、回路３５０および回路３６０と電気的に接続される。回路３５０は電流源回路であり、電流源回路２１０と同等の構成とすることができる。回路３６０は、電流源回路２１０を除いた回路２０１と同等の構成とすることができる。回路３５０および回路３６０により、積和演算結果からオフセット成分を除いた信号を得ることができる。
【０１０７】
回路３６０は、回路３７０と電気的に接続される。回路３７０は回路３０１と同等の構成とすることができ、活性化関数回路とも換言できる。活性化関数回路は、回路３６０から入力された信号を、あらかじめ定義された活性化関数に従って変換するための演算を行う機能を有する。活性化関数としては、例えば、シグモイド関数、ｔａｎｈ関数、ｓｏｆｔｍａｘ関数、ＲｅＬＵ関数、しきい値関数などを用いることができる。活性化関数回路によって変換された信号は、出力データとして外部に出力される。
【０１０８】
図１１（Ａ）に示すように、ニューラルネットワークＮＮは、入力層ＩＬ、出力層ＯＬ、中間層（隠れ層）ＨＬによって構成することができる。入力層ＩＬ、出力層ＯＬ、中間層ＨＬは、それぞれ１または複数のニューロン（ユニット）を有する。なお、中間層ＨＬは１層であってもよいし２層以上であってもよい。２層以上の中間層ＨＬを有するニューラルネットワークはＤＮＮ（ディープニューラルネットワーク）と呼ぶこともできる。また、ディープニューラルネットワークを用いた学習は、深層学習と呼ぶこともできる。
【０１０９】
入力層ＩＬの各ニューロンには、入力データが入力される。中間層ＨＬの各ニューロンには、前層または後層のニューロンの出力信号が入力される。出力層ＯＬの各ニューロンには、前層のニューロンの出力信号が入力される。なお、各ニューロンは、前後の層の全てのニューロンと結合されていてもよいし（全結合）、一部のニューロンと結合されていてもよい。
【０１１０】
図１１（Ｂ）に、ニューロンによる演算の例を示す。ここでは、ニューロンＮと、ニューロンＮに信号を出力する前層の２つのニューロンを示している。ニューロンＮには、前層のニューロンの出力ｘ１と、前層のニューロンの出力ｘ２が入力される。そして、ニューロンＮにおいて、出力ｘ１と重みｗ１の乗算結果（ｘ１ｗ１）と出力ｘ２と重みｗ２の乗算結果（ｘ２ｗ２）の総和ｘ１ｗ１＋ｘ２ｗ２が計算された後、必要に応じてバイアスｂが加算され、値ａ＝ｘ１ｗ１＋ｘ２ｗ２＋ｂが得られる。そして、値ａは活性化関数ｈによって変換され、ニューロンＮから出力信号ｙ＝ｈ（ａ＋ｂ）が出力される。
【０１１１】
このように、ニューロンによる演算には、前層のニューロンの出力と重みの積を足し合わせる演算、すなわち積和演算が含まれる（上記のｘ１ｗ１＋ｘ２ｗ２）。この積和演算は、プログラムを用いてソフトウェア上で行ってもよいし、ハードウェアによって行われてもよい。
【０１１２】
本発明の一態様では、ハードウェアとしてアナログ回路を用いて積和演算を行う。積和演算回路にアナログ回路を用いる場合、積和演算回路の回路規模の縮小、または、メモリへのアクセス回数の減少による処理速度の向上および消費電力の低減を図ることができる。
【０１１３】
積和演算回路は、ＯＳトランジスタを有する構成とすることが好ましい。ＯＳトランジスタはオフ電流が極めて小さいため、積和演算回路のアナログメモリを構成するトランジスタとして好適である。なお、ＳｉトランジスタとＯＳトランジスタの両方を用いて積和演算回路を構成してもよい。
【０１１４】
上記においては、本発明の一態様の撮像装置において、撮像した画像データの加工処理について説明したが、画像データを加工せずに取り出すこともできる。
【０１１５】
例えば、図８（Ａ）の画素ブロック２００ｃにおいて、前述した説明ではデータｐ１１、ｐ１２、ｐ２１、ｐ２２の和が出力されることになるが、いずれか一つの画素１００に乗ずる重み係数を１とし、その他の画素１００に乗ずる重み係数を０とすることで、１つの画素１００の画像データを取り出すことができる。また、重み係数を１とする画素１００を順次選択することで、全ての画素１００から画像データを取り出すことができる。
【０１１６】
回路２０１からＷＸを抽出する流れの説明で示したように、ＩＲ０とＩＲの差分をとることでＷＸからなる項を抽出することができる。ここで、重み係数を０とした場合は、その画素１００から出力される信号が相殺されることから、重み係数を１とした画素１００のみの信号を取得することができる。なお、解像度が許容できれば、全ての画素１００の重み係数を１として画像データを取り出してもよい。
【０１１７】
このとき、回路３０１は、図１２（Ａ）に示すようにコンパレータとスイッチを並列とし、その出力を選択できる構成とすることが好ましい。画像処理を行う場合では、画素ブロック２００から出力された信号はコンパレータに入力し、２値化した信号を回路３０２に出力する。画像データを取得する場合は、画素ブロック２００から出力された信号はスイッチを介した経路にて回路３０２に出力する。このとき、回路３０２には、Ａ／Ｄコンバータが設けられていてもよい。
【０１１８】
または、図１２（Ｂ）に示すように、回路３０１の構成をコンパレータと選択回路とし、その出力を回路３０２または回路３０６とする構成としてもよい。回路３０６にはカウンター回路を用いることができる。コンパレータとカウンター回路でＡ／Ｄコンバータを構成することができる。なお、回路３０６は、回路３０２に設けられていてもよい。
【０１１９】
または、図１２（Ｃ）に示すように、画素１００にトランジスタ１０８およびトランジスタ１０９を設ける構成としてもよい。トランジスタ１０８は、ノードＮの電位に応じた信号（画像データ）を出力する機能を有することができる。トランジスタ１０９は、画素１００を選択する機能を有することができる。
【０１２０】
トランジスタ１０８のゲートは、容量素子１０４の一方の電極と電気的に接続される。トランジスタ１０８のソースまたはドレインの一方は、トランジスタ１０９のソースまたはドレインの一方と電気的に接続される。トランジスタ１０８のソースまたはドレインの他方は、配線１２１と電気的に接続される。トランジスタ１０９のゲートは、配線１１９と電気的に接続される。トランジスタ１０９のソースまたはドレインの他方は、配線１２０と電気的に接続される。
【０１２１】
配線１１９はトランジスタ１０９の導通を制御する信号線としての機能を有することができる。配線１２０は出力線としての機能を有することができる。配線１２１は、電源線としての機能を有することができ、例えば高電位電源線とすることができる。
【０１２２】
配線１２０は、相関二重サンプリング回路（ＣＤＳ回路）およびＡ／Ｄコンバータと電気的に接続することができる。または、さらにスイッチを介して配線１１３と電気的に接続する構成としてもよい。この場合、トランジスタ１０５の出力とトランジスタ１０８の出力とを選択的に回路２０１に入力することができる。トランジスタ１０８の出力を選択した場合は、回路３０１を図１２（Ａ）、（Ｂ）に示す構成とすることで、画像データを取得することができる。
【０１２３】
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
【０１２４】
（実施の形態２）
本実施の形態では、本発明の一態様の撮像装置の構成例などについて説明する。
【０１２５】
図１３（Ａ）に、撮像装置が有する画素の構成を例示する。図１３（Ａ）に示す画素は、層５６１および層５６２の積層構成である例である。
【０１２６】
層５６１は、光電変換素子１０１を有する。光電変換素子１０１は、図１３（Ｃ）に示すように層５６５ａと、層５６５ｂと、層５６５ｃとの積層とすることができる。
【０１２７】
図１３（Ｃ）に示す光電変換素子１０１はｐｎ接合型フォトダイオードであり、例えば、層５６５ａにｐ＋型半導体、層５６５ｂにｎ型半導体、層５６５ｃにｎ＋型半導体を用いることができる。または、層５６５ａにｎ＋型半導体、層５６５ｂにｐ型半導体、層５６５ｃにｐ＋型半導体を用いてもよい。または、層５６５ｂをｉ型半導体としたｐｉｎ接合型フォトダイオードであってもよい。
【０１２８】
上記ｐｎ接合型フォトダイオードまたはｐｉｎ接合型フォトダイオードは、単結晶シリコンを用いて形成することができる。また、ｐｉｎ接合型フォトダイオードとしては、非晶質シリコン、微結晶シリコン、多結晶シリコンなどの薄膜を用いて形成することもできる。
【０１２９】
また、層５６１が有する光電変換素子１０１は、図１３（Ｄ）に示すように、層５６６ａと、層５６６ｂと、層５６６ｃ、層５６６ｄとの積層としてもよい。図１３（Ｄ）に示す光電変換素子１０１はアバランシェフォトダイオードの一例であり、層５６６ａ、層５６６ｄは電極に相当し、層５６６ｂ、５６６ｃは光電変換部に相当する。
【０１３０】
層５６６ａは、低抵抗の金属層などとすることが好ましい。例えば、アルミニウム、チタン、タングステン、タンタル、銀またはそれらの積層を用いることができる。
【０１３１】
層５６６ｄは、可視光に対して高い透光性を有する導電層を用いることが好ましい。例えば、インジウム酸化物、錫酸化物、亜鉛酸化物、インジウム−錫酸化物、ガリウム−亜鉛酸化物、インジウム−ガリウム−亜鉛酸化物、またはグラフェンなどを用いることができる。なお、層５６６ｄを省く構成とすることもできる。
【０１３２】
光電変換部の層５６６ｂ、５６６ｃは、例えばセレン系材料を光電変換層としたｐｎ接合型フォトダイオードの構成とするができる。層５６６ｂとしてはｐ型半導体であるセレン系材料を用い、層５６６ｃとしてはｎ型半導体であるガリウム酸化物などを用いることが好ましい。
【０１３３】
セレン系材料を用いた光電変換素子は、可視光に対する外部量子効率が高い特性を有する。当該光電変換素子では、アバランシェ増倍を利用することにより、入射される光量に対する電子の増幅を大きくすることができる。また、セレン系材料は光吸収係数が高いため、光電変換層を薄膜で作製できるなどの生産上の利点を有する。セレン系材料の薄膜は、真空蒸着法またはスパッタ法などを用いて形成することができる。
【０１３４】
セレン系材料としては、単結晶セレンや多結晶セレンなどの結晶性セレン、非晶質セレン、銅、インジウム、セレンの化合物（ＣＩＳ）、または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）などを用いることができる。
【０１３５】
ｎ型半導体は、バンドギャップが広く、可視光に対して透光性を有する材料で形成することが好ましい。例えば、亜鉛酸化物、ガリウム酸化物、インジウム酸化物、錫酸化物、またはそれらが混在した酸化物などを用いることができる。また、これらの材料は正孔注入阻止層としての機能も有し、暗電流を小さくすることもできる。
【０１３６】
図１３（Ａ）に示す層５６２としては、例えばシリコン基板を用いることができる。当該シリコン基板は、Ｓｉトランジスタ等を有する。当該Ｓｉトランジスタを用いて、画素回路の他、当該画素回路を駆動する回路、画像信号の読み出し回路、画像処理回路等を設けることができる。具体的には、実施の形態１で説明した周辺回路（画素１００および参照画素１５０、回路２０１、および回路３０１乃至３０５など）が有する一部または全てのトランジスタを層５６２に設けることができる。
【０１３７】
また、画素は、図１３（Ｂ）に示すように層５６１、層５６３および層５６２の積層構成を有していてもよい。
【０１３８】
層５６３は、ＯＳトランジスタ（例えば、画素１００のトランジスタ１０２、１０３など）を有することができる。このとき、層５６２は、Ｓｉトランジスタ（例えば、画素１００のトランジスタ１０５、１０６など）を有することが好ましい。また、実施の形態１で説明した周辺回路が有する一部のトランジスタを層５６３に設けてもよい。
【０１３９】
当該構成とすることで、画素回路を構成する要素および周辺回路を複数の層に分散させ、当該要素同士または当該要素と当該周辺回路を重ねて設けることができるため、撮像装置の面積を小さくすることができる。なお、図１３（Ｂ）の構成において、層５６２を支持基板とし、層５６１および層５６３に画素１００および周辺回路を設けてもよい。
【０１４０】
ＯＳトランジスタに用いる半導体材料としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である金属酸化物を用いることができる。代表的には、インジウムを含む酸化物半導体などであり、例えば、後述するＣＡＣ−ＯＳなどを用いることができる。
【０１４１】
半導体層は、例えばインジウム、亜鉛およびＭ（アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジムまたはハフニウム等の金属）を含むＩｎ−Ｍ−Ｚｎ系酸化物で表記される膜とすることができる。
【０１４２】
半導体層を構成する酸化物半導体がＩｎ−Ｍ−Ｚｎ系酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８等が好ましい。なお、成膜される半導体層の原子数比はそれぞれ、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。
【０１４３】
半導体層としては、キャリア密度の低い酸化物半導体を用いる。例えば、半導体層は、キャリア密度が１×１０１７／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下、さらに好ましくは１×１０１３／ｃｍ３以下、より好ましくは１×１０１１／ｃｍ３以下、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の酸化物半導体を用いることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。これにより不純物濃度が低く、欠陥準位密度が低いため、安定な特性を有する酸化物半導体であるといえる。
【０１４４】
なお、これらに限られず、必要とするトランジスタの半導体特性および電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体層のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
【０１４５】
半導体層を構成する酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸素欠損が増加し、ｎ型化してしまう。このため、半導体層におけるシリコンや炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１４６】
また、アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、半導体層におけるアルカリ金属またはアルカリ土類金属の濃度（二次イオン質量分析法により得られる濃度）を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
【０１４７】
また、半導体層を構成する酸化物半導体に窒素が含まれていると、キャリアである電子が生じてキャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため半導体層における窒素濃度（二次イオン質量分析法により得られる濃度）は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
【０１４８】
また、半導体層は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、ｃ軸に配向した結晶を有するＣＡＡＣ−ＯＳ（Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、または、Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  ａｎｄ  Ａ−Ｂ−ｐｌａｎｅ  Ａｎｃｈｏｒｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。
【０１４９】
非晶質構造の酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質構造の酸化物膜は、例えば、完全な非晶質構造であり、結晶部を有さない。
【０１５０】
なお、半導体層が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のうち、二種以上を有する混合膜であってもよい。混合膜は、例えば上述した領域のうち、いずれか二種以上の領域を含む単層構造、または積層構造を有する場合がある。
【０１５１】
以下では、非単結晶の半導体層の一態様であるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ  Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
【０１５２】
ＣＡＣ−ＯＳとは、例えば、酸化物半導体を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
【０１５３】
なお、酸化物半導体は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
【０１５４】
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でもＩｎ−Ｇａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。
【０１５５】
つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合酸化物半導体である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。
【０１５６】
なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ（１＋ｘ０）Ｇａ（１−ｘ０）Ｏ３（ＺｎＯ）ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。
【０１５７】
上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。
【０１５８】
一方、ＣＡＣ−ＯＳは、酸化物半導体の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。したがって、ＣＡＣ−ＯＳにおいて、結晶構造は副次的な要素である。
【０１５９】
なお、ＣＡＣ−ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。
【０１６０】
なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とは、明確な境界が観察できない場合がある。
【０１６１】
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ−ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
【０１６２】
ＣＡＣ−ＯＳは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、および窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。
【０１６３】
ＣＡＣ−ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ  ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折から、測定領域のａ−ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。
【０１６４】
また、ＣＡＣ−ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リング領域に複数の輝点が観測される。したがって、電子線回折パターンから、ＣＡＣ−ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ−ｃｒｙｓｔａｌ）構造を有することがわかる。
【０１６５】
また、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ  Ｄｉｓｐｅｒｓｉｖｅ  Ｘ−ｒａｙ  ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
【０１６６】
ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
【０１６７】
ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、ＧａＯＸ３などが主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。したがって、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。
【０１６８】
一方、ＧａＯＸ３などが主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３などが主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
【０１６９】
したがって、ＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯＸ３などに起因する絶縁性と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉｏｎ）、および高い電界効果移動度（μ）を実現することができる。
【０１７０】
また、ＣＡＣ−ＯＳを用いた半導体素子は、信頼性が高い。したがって、ＣＡＣ−ＯＳは、様々な半導体装置の構成材料として適している。
【０１７１】
図１４（Ａ）は、図１３（Ａ）に示す画素の断面の一例を説明する図である。層５６１は光電変換素子１０１として、シリコンを光電変換層とするｐｎ接合型フォトダイオードを有する。層５６２はＳｉトランジスタを有し、図１４（Ａ）では画素回路を構成するトランジスタ１０２、１０５を例示する。
【０１７２】
光電変換素子１０１において、層５６５ａはｐ＋型領域、層５６５ｂはｎ型領域、層５６５ｃはｎ＋型領域とすることができる。また、層５６５ｂには、電源線と層５６５ｃとを接続するための領域５３６が設けられる。例えば、領域５３６はｐ＋型領域とすることができる。
【０１７３】
図１４（Ａ）において、Ｓｉトランジスタはシリコン基板５４０にチャネル形成領域を有するプレーナー型の構成を示しているが、図１６（Ａ）、（Ｂ）に示すように、シリコン基板５４０にフィン型の半導体層を有する構成であってもよい。図１６（Ａ）はチャネル長方向の断面、図１６（Ｂ）はチャネル幅方向の断面に相当する。
【０１７４】
または、図１６（Ｃ）に示すように、シリコン薄膜の半導体層５４５を有するトランジスタであってもよい。半導体層５４５は、例えば、シリコン基板５４０上の絶縁層５４６上に形成された単結晶シリコン（ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ））とすることができる。
【０１７５】
ここで、図１４（Ａ）では、層５６１が有する要素と層５６２が有する要素との電気的な接続を貼り合わせ技術で得る構成例を示している。
【０１７６】
層５６１には、絶縁層５４２、導電層５３３および導電層５３４が設けられる。導電層５３３および導電層５３４は、絶縁層５４２に埋設された領域を有する。導電層５３３は、層５６５ａと電気的に接続される。導電層５３４は、領域５３６と電気的に接続される。また、絶縁層５４２、導電層５３３および導電層５３４の表面は、それぞれ高さが一致するように平坦化されている。
【０１７７】
層５６２には、絶縁層５４１、導電層５３１および導電層５３２が設けられる。導電層５３１および導電層５３２は、絶縁層５４１に埋設された領域を有する。導電層５３１は、電源線と電気的に接続される。導電層５３２は、トランジスタ１０２のソースまたはドレインと電気的に接続される。また、絶縁層５４１、導電層５３１および導電層５３２の表面は、それぞれ高さが一致するように平坦化されている。
【０１７８】
ここで、導電層５３１および導電層５３３は、主成分が同一の金属元素であることが好ましい。導電層５３２および導電層５３４は、主成分が同一の金属元素であることが好ましい。また、絶縁層５４１および絶縁層５４２は、同一の成分で構成されていることが好ましい。
【０１７９】
例えば、導電層５３１、５３２、５３３、５３４には、Ｃｕ、Ａｌ、Ｓｎ、Ｚｎ、Ｗ、Ａｇ、ＰｔまたはＡｕなどを用いることができる。接合のしやすさから、好ましくはＣｕ、Ａｌ、Ｗ、またはＡｕを用いる。また、絶縁層５４１、５４２には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、窒化チタンなどを用いることができる。
【０１８０】
つまり、導電層５３１および導電層５３３の組み合わせと、導電層５３２および導電層５３４の組み合わせのそれぞれに、上記に示す同一の金属材料を用いることが好ましい。また、絶縁層５４１および絶縁層５４２のそれぞれに、上記に示す同一の絶縁材料を用いることが好ましい。当該構成とすることで、層５６１と層５６２の境を接合位置とする、貼り合わせを行うことができる。
【０１８１】
当該貼り合わせによって、導電層５３１および導電層５３３の組み合わせと、導電層５３２および導電層５３４の組み合わせのそれぞれの電気的な接続を得ることができる。また、絶縁層５４１および絶縁層５４２の機械的な強度を有する接続を得ることができる。
【０１８２】
金属層同士の接合には、表面の酸化膜および不純物の吸着層などをスパッタリング処理などで除去し、清浄化および活性化した表面同士を接触させて接合する表面活性化接合法を用いることができる。または、温度と圧力を併用して表面同士を接合する拡散接合法などを用いることができる。どちらも原子レベルでの結合が起こるため、電気的だけでなく機械的にも優れた接合を得ることができる。
【０１８３】
また、絶縁層同士の接合には、研磨などによって高い平坦性を得たのち、酸素プラズマ等で親水性処理をした表面同士を接触させて仮接合し、熱処理による脱水で本接合を行う親水性接合法などを用いることができる。親水性接合法も原子レベルでの結合が起こるため、機械的に優れた接合を得ることができる。
【０１８４】
層５６１と、層５６２を貼り合わせる場合、それぞれの接合面には絶縁層と金属層が混在するため、例えば、表面活性化接合法および親水性接合法を組み合わせて行えばよい。
【０１８５】
例えば、研磨後に表面を清浄化し、金属層の表面に酸化防止処理を行ったのちに親水性処理を行って接合する方法などを用いることができる。また、金属層の表面をＡｕなどの難酸化性金属とし、親水性処理を行ってもよい。なお、上述した方法以外の接合方法を用いてもよい。
【０１８６】
図１４（Ｂ）は、図１３（Ａ）に示す画素の層５６１にセレン系材料を光電変換層とするｐｎ接合型フォトダイオードを用いた場合の断面図である。一方の電極として層５６６ａと、光電変換層として層５６６ｂ、５６６ｃと、他方の電極として層５６６ｄを有する。
【０１８７】
この場合、層５６１は、層５６２上に直接形成することができる。層５６６ａは、トランジスタ１０２のソースまたはドレインと電気的に接続される。層５６６ｄは、領域５３６を介して電源線と電気的に接続される。
【０１８８】
図１５（Ａ）は、図１３（Ｂ）に示す画素の断面の一例を説明する図である。層５６１は光電変換素子１０１として、シリコンを光電変換層とするｐｎ接合型フォトダイオードを有する。層５６２はＳｉトランジスタを有し、図１５（Ａ）では画素回路を構成するトランジスタ１０５を例示する。層５６２はＯＳトランジスタを有し、図１５（Ａ）では画素回路を構成するトランジスタ１０２、１０３を例示する。層５６１と層５６３とは、貼り合わせで電気的な接続を得る構成例を示している。
【０１８９】
図１５（Ａ）において、ＯＳトランジスタはセルフアライン型の構成を示しているが、図１６（Ｄ）に示すように、ノンセルフアライン型のトップゲート型トランジスタであってもよい。
【０１９０】
トランジスタ１０２，１０３はバックゲート５３５を有する構成を示しているが、バックゲートを有さない形態であってもよい。バックゲート５３５は、図１６（Ｅ）に示すように、対向して設けられるトランジスタのフロントゲートと電気的に接続する場合がある。または、バックゲート５３５にフロントゲートとは異なる固定電位を供給することができる構成であってもよい。
【０１９１】
ＯＳトランジスタが形成される領域とＳｉトランジスタが形成される領域との間には、水素の拡散を防止する機能を有する絶縁層５４３が設けられる。トランジスタ１０５のチャネル形成領域近傍に設けられる絶縁層中の水素は、シリコンのダングリングボンドを終端する。一方、トランジスタ１０２、１０３のチャネル形成領域の近傍に設けられる絶縁層中の水素は、酸化物半導体層中にキャリアを生成する要因の一つとなる。
【０１９２】
絶縁層５４３により、一方の層に水素を閉じ込めることでトランジスタ１０５の信頼性を向上させることができる。また、一方の層から他方の層への水素の拡散が抑制されることでトランジスタ１０２、１０３の信頼性も向上させることができる。
【０１９３】
絶縁層５４３としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
【０１９４】
図１５（Ｂ）は、図１３（Ｂ）に示す画素の層５６１にセレン系材料を光電変換層とするｐｎ接合型フォトダイオードを用いた場合の断面図である。層５６１は、層５６３上に直接形成することができる。層５６１、５６２、５６３の詳細は、前述の説明を参照できる。
【０１９５】
図１７（Ａ）は、本発明の一態様の撮像装置の画素にカラーフィルタ等を付加した例を示す斜視図である。当該斜視図では、複数の画素の断面もあわせて図示している。光電変換素子１０１が形成される層５６１上には、絶縁層５８０が形成される。絶縁層５８０は可視光に対して透光性の高い酸化シリコン膜などを用いることができる。また、パッシベーション膜として窒化シリコン膜を積層してもよい。また、反射防止膜として、酸化ハフニウムなどの誘電体膜を積層してもよい。
【０１９６】
絶縁層５８０上には、遮光層５８１が形成されてもよい。遮光層５８１は、上部のカラーフィルタを通る光の混色を防止する機能を有する。遮光層５８１には、アルミニウム、タングステンなどの金属層を用いることができる。また、当該金属層と反射防止膜としての機能を有する誘電体膜を積層してもよい。
【０１９７】
絶縁層５８０および遮光層５８１上には、平坦化膜として有機樹脂層５８２を設けることができる。また、画素別にカラーフィルタ５８３（カラーフィルタ５８３ａ、５８３ｂ、５８３ｃ）が形成される。例えば、カラーフィルタ５８３ａ、５８３ｂ、５８３ｃに、Ｒ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）などの色を割り当てることにより、カラー画像を得ることができる。
【０１９８】
カラーフィルタ５８３上には、可視光に対して透光性を有する絶縁層５８６などを設けることができる。
【０１９９】
また、図１７（Ｂ）に示すように、カラーフィルタ５８３の代わりに光学変換層５８５を用いてもよい。このような構成とすることで、様々な波長領域における画像が得られる撮像装置とすることができる。
【０２００】
例えば、光学変換層５８５に可視光線の波長以下の光を遮るフィルタを用いれば、赤外線撮像装置とすることができる。また、光学変換層５８５に近赤外線の波長以下の光を遮るフィルタを用いれば、遠赤外線撮像装置とすることができる。また、光学変換層５８５に可視光線の波長以上の光を遮るフィルタを用いれば、紫外線撮像装置とすることができる。
【０２０１】
また、光学変換層５８５にシンチレータを用いれば、Ｘ線撮像装置などに用いる放射線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線等の放射線がシンチレータに入射されると、フォトルミネッセンス現象により可視光線や紫外光線などの光（蛍光）に変換される。そして、当該光を光電変換素子１０１で検知することにより画像データを取得する。また、放射線検出器などに当該構成の撮像装置を用いてもよい。
【０２０２】
シンチレータは、Ｘ線やガンマ線などの放射線が照射されると、そのエネルギーを吸収して可視光や紫外光を発する物質を含む。例えば、Ｇｄ２Ｏ２Ｓ：Ｔｂ、Ｇｄ２Ｏ２Ｓ：Ｐｒ、Ｇｄ２Ｏ２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ２、ＢａＦ２、ＣｅＦ３、ＬｉＦ、ＬｉＩ、ＺｎＯなどを樹脂やセラミクスに分散させたものを用いることができる。
【０２０３】
なお、セレン系材料を用いた光電変換素子１０１においては、Ｘ線等の放射線を電荷に直接変換することができるため、シンチレータを不要とする構成とすることもできる。
【０２０４】
また、図１７（Ｃ）に示すように、カラーフィルタ５８３上にマイクロレンズアレイ５８４を設けてもよい。マイクロレンズアレイ５８４が有する個々のレンズを通る光が直下のカラーフィルタ５８３を通り、光電変換素子１０１に照射されるようになる。また、図１７（Ｂ）に示す光学変換層５８５上にマイクロレンズアレイ５８４を設けてもよい。
【０２０５】
以下では、イメージセンサチップを収めたパッケージおよびカメラモジュールの一例について説明する。当該イメージセンサチップには、上記撮像装置の構成を用いることができる。
【０２０６】
図１８（Ａ１）は、イメージセンサチップを収めたパッケージの上面側の外観斜視図である。当該パッケージは、イメージセンサチップ４５０を固定するパッケージ基板４１０、カバーガラス４２０および両者を接着する接着剤４３０等を有する。
【０２０７】
図１８（Ａ２）は、当該パッケージの下面側の外観斜視図である。パッケージの下面には、半田ボールをバンプ４４０としたＢＧＡ（Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙ）を有する。なお、ＢＧＡに限らず、ＬＧＡ（Ｌａｎｄ  ｇｒｉｄ  ａｒｒａｙ）やＰＧＡ（Ｐｉｎ  Ｇｒｉｄ  Ａｒｒａｙ）などを有していてもよい。
【０２０８】
図１８（Ａ３）は、カバーガラス４２０および接着剤４３０の一部を省いて図示したパッケージの斜視図である。パッケージ基板４１０上には電極パッド４６０が形成され、電極パッド４６０およびバンプ４４０はスルーホールを介して電気的に接続されている。電極パッド４６０は、イメージセンサチップ４５０とワイヤ４７０によって電気的に接続されている。
【０２０９】
また、図１８（Ｂ１）は、イメージセンサチップをレンズ一体型のパッケージに収めたカメラモジュールの上面側の外観斜視図である。当該カメラモジュールは、イメージセンサチップ４５１を固定するパッケージ基板４１１、レンズカバー４２１、およびレンズ４３５等を有する。また、パッケージ基板４１１およびイメージセンサチップ４５１の間には撮像装置の駆動回路および信号変換回路などの機能を有するＩＣチップ４９０も設けられており、ＳｉＰ（Ｓｙｓｔｅｍ  ｉｎ  ｐａｃｋａｇｅ）としての構成を有している。
【０２１０】
図１８（Ｂ２）は、当該カメラモジュールの下面側の外観斜視図である。パッケージ基板４１１の下面および側面には、実装用のランド４４１が設けられたＱＦＮ（Ｑｕａｄ  ｆｌａｔ  ｎｏ−ｌｅａｄ  ｐａｃｋａｇｅ）の構成を有する。なお、当該構成は一例であり、ＱＦＰ（Ｑｕａｄ  ｆｌａｔ  ｐａｃｋａｇｅ）や前述したＢＧＡが設けられていてもよい。
【０２１１】
図１８（Ｂ３）は、レンズカバー４２１およびレンズ４３５の一部を省いて図示したモジュールの斜視図である。ランド４４１は電極パッド４６１と電気的に接続され、電極パッド４６１はイメージセンサチップ４５１またはＩＣチップ４９０とワイヤ４７１によって電気的に接続されている。
【０２１２】
イメージセンサチップを上述したような形態のパッケージに収めることでプリント基板等への実装が容易になり、イメージセンサチップを様々な半導体装置、電子機器に組み込むことができる。
【０２１３】
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
【０２１４】
（実施の形態３）
本発明の一態様に係る撮像装置を用いることができる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装置または画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１９に示す。
【０２１５】
図１９（Ａ）は監視カメラであり、支持台９５１、カメラユニット９５２、保護カバー９５３等を有する。カメラユニット９５２には回転機構などが設けられ、天井に設置することで全周囲の撮像が可能となる。当該カメラユニットにおける画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。なお、監視カメラとは慣用的な名称であり、用途を限定するものではない。例えば監視カメラとしての機能を有する機器はカメラ、またはビデオカメラとも呼ばれる。
【０２１６】
図１９（Ｂ）はビデオカメラであり、第１筐体９７１、第２筐体９７２、表示部９７３、操作キー９７４、レンズ９７５、接続部９７６等を有する。操作キー９７４およびレンズ９７５は第１筐体９７１に設けられており、表示部９７３は第２筐体９７２に設けられている。当該ビデオカメラにおける画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
【０２１７】
図１９（Ｃ）はデジタルカメラであり、筐体９６１、シャッターボタン９６２、マイク９６３、発光部９６７、レンズ９６５等を有する。当該デジタルカメラにおける画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
【０２１８】
図１９（Ｄ）は腕時計型の情報端末であり、表示部９３２、筐体兼リストバンド９３３、カメラ９３９等を有する。表示部９３２は、情報端末の操作を行うためのタッチパネルを備える。表示部９３２および筐体兼リストバンド９３３は可撓性を有し、身体への装着性が優れている。当該情報端末における画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
【０２１９】
図１９（Ｅ）携帯電話機の一例であり、筐体９８１、表示部９８２、操作ボタン９８３、外部接続ポート９８４、スピーカ９８５、マイク９８６、カメラ９８７等を有する。当該携帯電話機は、表示部９８２にタッチセンサを備える。電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指やスタイラスなどで表示部９８２に触れることで行うことができる。当該携帯電話機における画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
【０２２０】
図１９（Ｆ）は携帯データ端末であり、筐体９１１、表示部９１２、カメラ９１９等を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができる。当該携帯データ端末における画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
【０２２１】
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
［実施例］
【０２２２】
本実施例では、実施の形態１で説明した本発明の一態様の構成を有する撮像装置を試作し、撮像装置内で画像処理を行った結果について説明する。
【０２２３】
図２０は、試作した撮像装置の画素回路（画素１００に相当）である。実施の形態１で説明した撮像装置では、画素１００と参照画素１５０との出力の差分から画像データ（電位Ｘ）と重み係数（電位Ｗ）との積（ＷＸ）を抽出する構成である。一方で、試作した撮像装置では参照画素１５０を省略し、重み係数（電位Ｗ）の入力有無のダブルサンプリングを行い、外部でその差分を算出することによりＷＸを抽出する構成とした。
【０２２４】
試作した撮像装置の画素回路は、フォトダイオードＰＤ、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５を有する構成とした。接続構成は図２０の通りである。ここで、トランジスタＴｒ３はソースおよびドレインを短絡させた構成を有し、容量素子（ＭＯＳＣａｐａｓｉｔｏｒ）として作用する。フォトダイオードＰＤの光電変換層にはセレンを用いた。また、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５は、ＯＳトランジスタで作製した。その他の仕様は表１に示す通りである。
【０２２５】
【表１】
2020156096.tif 000003
【０２２６】
ＴＸ、ＲＳ、ＳＥは各トランジスタを駆動するための信号電位である。ＶＰＤ、ＶＲＳ、ＶＰＩは電源電位であり、ＶＰＤ、ＶＰＩは高電位、ＶＲＳは低電位である。ＶＢＧはトランジスタＴｒ１、Ｔｒ２のしきい値電圧を調整するためのバックゲート電位である。ＢＷは重み係数（電位Ｗ）に相当し、容量結合によりノードＮに付加される。
【０２２７】
ダブルサンプリングの動作は次の通りである。まず、トランジスタＴｒ１、Ｔｒ２を導通させ、ノードＮをリセットする。トランジスタＴｒ２を非導通とした後、フォトダイオードＰＤの動作でノードＮの電位を変化させる。次に、トランジスタＴｒ１を非導通とし、所望の重み係数としてＢＷを供給してノードＮの電位を確定させる。次に、トランジスタＴｒ５を導通させ、第１の画像信号を外部に取り出す。
【０２２８】
次に、ＢＷを初期値に戻し、第２の画像信号を外部に取り出す。そして、第１の画像信号と第２の画像信号の差分を算出してＷＸを抽出する。なお、第１の画像信号と第２の画像信号の取得の順序は逆であってもよい。
【０２２９】
図２１は、上記画素回路を有する画素ＰＩＸおよび各種信号の経路を示した画素アレイのブロック図である。なお、ＷＭｕｘは重み係数に相当するＢＷを出力する選択回路であり、図３に示すトランジスタ１０６に相当するトランジスタを有する。
【０２３０】
図２２に、画像データ（電位Ｘ：−０．２乃至１．４Ｖ）に対して重み係数（電位Ｗ）を０．４乃至１．０Ｖに変化させたときの演算結果を示す。このとき、ＶＲＥＳは１．２Ｖとした。図２２より、所望の演算が可能であることが確認できた。
【０２３１】
また、縦縞模様の被写体の撮像において、各画素に供給する重み係数を図２３に示すように方向性を有するように与えた場合の結果を図２４に示す。図２４において、横軸は縦縞模様の回転角度（無回転が０°）、縦軸は出力されたＷＸをＡ／Ｄ変換した後のデジタル値である。図２４より、縦縞の方向と重み係数に与えた方向性が一致する場合に出力値が大きくなることが確認できた。
【０２３２】
当該結果により、画像からパターンの抽出が行えることが想定され、その検証を行った。図２５（Ａ）は、シマウマを一定の重みで撮像した画像である。当該画像に対して、図２５（Ａ）に示すように重み係数を縦方向に方向性を有するように与えた場合と、図２５（Ｂ）に示すように重み係数を横方向に方向性を有するように与えた場合でパターン検出の検証を行った。なお、図２５（Ａ），（Ｂ）において、プラスの重み係数は＋０．８Ｖ、マイナスの重み係数は−０．４Ｖとした。
【０２３３】
図２６（Ａ）、（Ｂ）に抽出したパターンを可視化した結果を示す。図２６（Ａ）は、図２４（Ａ）に対応する結果で、シマウマの縦縞模様を抽出できていることがわかる。また、図２６（Ａ）は図２５（Ｂ）に対応する結果で、シマウマの横縞模様を抽出できていることがわかる。
【０２３４】
以上により、本発明の一態様を用いて画像処理（画像パターンの認識）が行えることが確認できた。
【符号の説明】
【０２３５】
１００：画素、１００ａ：画素、１００ｂ：画素、１００ｃ：画素、１００ｄ：画素、１００ｅ：画素、１００ｆ：画素、１００ｇ：画素、１００ｈ：画素、１０１：光電変換素子、１０２：トランジスタ、１０３：トランジスタ、１０４：容量素子、１０５：トランジスタ、１０６：トランジスタ、１０７：トランジスタ、１０８：トランジスタ、１０９：トランジスタ、１１１：配線、１１１ａ：配線、１１１ｂ：配線、１１２：配線、１１２＿１：配線、１１２＿２：配線、１１２＿４：配線、１１３：配線、１１４：配線、１１５：配線、１１６：配線、１１７：配線、１１８：配線、１１９：配線、１２０：配線、１２１：配線、１５０：参照画素、１５１：遮光層、１５３：配線、１６１：トランジスタ、１６２：トランジスタ、１６３：容量素子、２００：画素ブロック、２００ａ：画素ブロック、２００ｂ：画素ブロック、２００ｃ：画素ブロック、２００ｄ：画素ブロック、２００ｅ：画素ブロック、２００ｆ：画素ブロック、２０１：回路、２０１ａ：回路、２０１ｂ：回路、２０２：容量素子、２０３：トランジスタ、２０４：トランジスタ、２０５：トランジスタ、２０６：トランジスタ、２０７：抵抗素子、２１０：電流源回路、２１１：配線、２１２：配線、２１２＿１：配線、２１２＿２：配線、２１３：配線、２１３＿１：配線、２１４：配線、２１４＿１：配線、２１４＿２：配線、２１５：配線、２１５＿１：配線、２１５＿２：配線、２１６：配線、２１８：配線、２１９：配線、２２０：回路、２２４：トランジスタ、２５３：トランジスタ、２５４：トランジスタ、２６１：トランジスタ、２６２：トランジスタ、３００：画素アレイ、３０１：回路、３０２：回路、３０３：回路、３０４：回路、３０５：回路、３０６：回路、３１１：配線、３１１＿１：配線、３１１＿２：配線、３２０：メモリセル、３２５：参照メモリセル、３３０：回路、３４０：回路、３５０：回路、３６０：回路、３７０：回路、４１０：パッケージ基板、４１１：パッケージ基板、４２０：カバーガラス、４２１：レンズカバー、４３０：接着剤、４３５：レンズ、４４０：バンプ、４４１：ランド、４５０：イメージセンサチップ、４５１：イメージセンサチップ、４６０：電極パッド、４６１：電極パッド、４７０：ワイヤ、４７１：ワイヤ、４９０：ＩＣチップ、５３１：導電層、５３２：導電層、５３３：導電層、５３４：導電層、５３５：バックゲート、５３６：領域、５４０：シリコン基板、５４１：絶縁層、５４２：絶縁層、５４３：絶縁層、５４５：半導体層、５４６：絶縁層、５６１：層、５６２：層、５６３：層、５６５ａ：層、５６５ｂ：層、５６５ｃ：層、５６６ａ：層、５６６ｂ：層、５６６ｃ：層、５６６ｄ：層、５８０：絶縁層、５８１：遮光層、５８２：有機樹脂層、５８３：カラーフィルタ、５８３ａ：カラーフィルタ、５８３ｂ：カラーフィルタ、５８３ｃ：カラーフィルタ、５８４：マイクロレンズアレイ、５８５：光学変換層、５８６：絶縁層、９１１：筐体、９１２：表示部、９１９：カメラ、９３２：表示部、９３３：筐体兼リストバンド、９３９：カメラ、９５１：支持台、９５２：カメラユニット、９５３：保護カバー、９６１：筐体、９６２：シャッターボタン、９６３：マイク、９６５：レンズ、９６７：発光部、９７１：筐体、９７２：筐体、９７３：表示部、９７４：操作キー、９７５：レンズ、９７６：接続部、９８１：筐体、９８２：表示部、９８３：操作ボタン、９８４：外部接続ポート、９８５：スピーカ、９８６：マイク、９８７：カメラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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