(57)【要約】      （修正有）【課題】双方向プロセッサ相互接続ポート（ＢＰＩＰ）を自由自在に接続できる情報処理デバイスを提供する。【解決手段】情報処理システム１００は、マザーボード構造１０５、第１プロセッサ１１０、第２プロセッサ１２０及びマザーボード構造上に設けられる複数のコネクタを有する。第１プロセッサ及び第２プロセッサはそれぞれ、少なくとも３つのＢＰＩＰを有する。第１プロセッサの第１ＢＰＩＰ１１２及び第２ＢＰＩＰ１１４は、第２プロセッサの第１ＢＰＩＰ１２２及び第２ＢＰＩＰ１２４に接続される。第１プロセッサの第３ＢＰＩＰ１１６及び第２プロセッサの第３ＢＰＩＰ１２６は、複数のコネクタのうちの第１コネクタ１３０ａ、１４０ａ及び第２コネクタ１３０ｂ、１４０ｂに接続される。複数のコネクタは、情報処理カードに接続される。【選択図】図１
2020004359.tif 000002
【特許請求の範囲】
【請求項１】
複数のレーンを備えるマザーボード構造、
前記マザーボード構造上に設けられて少なくとも３つの双方向プロセッサ相互接続ポート（ＢＰＩＰ）を有する第１プロセッサ、
前記マザーボード構造上に設けられて少なくとも３つのＢＰＩＰを有する第２プロセッサ、及び、
前記マザーボード構造上に設けられる複数のコネクタ、を有する情報処理デバイスであって、
前記複数のレーンは、前記第１プロセッサの少なくとも３つのＢＰＩＰのうちの第１ＢＰＩＰと、前記第２プロセッサの少なくとも３つのＢＰＩＰのうちの第１ＢＰＩＰとを相互接続する第１組のレーン、前記第１プロセッサの少なくとも３つのＢＰＩＰのうちの第２ＢＰＩＰと、前記第２プロセッサの少なくとも３つのＢＰＩＰのうちの第２ＢＰＩＰとを相互接続する第２組のレーン、前記第１プロセッサの少なくとも３つのＢＰＩＰのうちの第３ＢＰＩＰと、前記複数のコネクタのうちの１つ以上の第１コネクタとを相互接続する第３組のレーン、及び、前記第２プロセッサの少なくとも３つのＢＰＩＰのうちの第３ＢＰＩＰと、前記複数のコネクタのうちの１つ以上の第２コネクタとを相互接続する第４組のレーンを有する、
情報処理デバイス。
【請求項２】
請求項１に記載の情報処理デバイスであって、前記複数のコネクタのうちの前記第１コネクタと前記複数のコネクタのうちの前記第２コネクタとを接続するケーブル構造をさらに有する、情報処理デバイス。
【請求項３】
請求項２に記載の情報処理デバイスであって、前記複数のコネクタのうちの前記１つ以上の第１コネクタ及び前記複数のコネクタのうちの前記１つ以上の第２コネクタはそれぞれ、少なくとも１つの送信路コネクタ及び少なくとも１つの受信路コネクタを有する、情報処理デバイス。
【請求項４】
請求項３に記載の情報処理デバイスであって、
前記ケーブル構造は、少なくとも第１ケーブル及び第２ケーブルをさらに有し、
前記第１ケーブルは、前記複数のコネクタのうちの前記１つ以上の第１コネクタの少なくとも１つの送信路コネクタを、前記複数のコネクタのうちの前記１つ以上の第２コネクタの少なくとも１つの受信路コネクタへ接続し、
前記第２ケーブルは、前記複数のコネクタのうちの前記１つ以上の第１コネクタの少なくとも１つの受信路コネクタを、前記複数のコネクタのうちの前記１つ以上の第２コネクタの少なくとも１つの送信路コネクタへ接続する、
情報処理デバイス。
【請求項５】
請求項１乃至４のいずれか一項に記載の情報処理デバイスであって、
前記マザーボード構造上に設けられて複数のカードコネクタを有する情報処理カード、並びに、
第１ケーブル構造及び第２ケーブル構造をさらに有し、
前記第１ケーブル構造は、前記複数のコネクタのうちの第１コネクタを、前記複数のカードコネクタの１つ以上の第１コネクタへ接続し、
前記第２ケーブル構造は、前記複数のコネクタのうちの第２コネクタを、前記複数のカードコネクタの１つ以上の第２コネクタへ接続する、
情報処理デバイス。
【請求項６】
請求項５に記載の情報処理デバイスであって、
前記複数のコネクタのうちの前記１つ以上の第１コネクタ及び前記複数のコネクタのうちの前記１つ以上の第２コネクタはそれぞれ、少なくとも１つの送信路コネクタ及び少なくとも１つの受信路コネクタを有する、
情報処理デバイス。
【請求項７】
請求項６に記載の情報処理デバイスであって、
前記複数のカードコネクタは、複数のコネクタ対を有し、
前記複数のコネクタ対の各々は、少なくとも１つの送信カードコネクタ及び少なくとも１つの受信カードコネクタを有し、
前記第１ケーブル構造は、前記複数のコネクタのうちの前記１つ以上の第１コネクタの少なくとも１つの送信路コネクタを、前記複数のコネクタ対のうちの第１コネクタ対の前記少なくとも１つの受信カードコネクタへ接続する第１ケーブル、及び、前記複数のコネクタのうちの前記１つ以上の第１コネクタの少なくとも１つの受信路コネクタを、前記複数のコネクタ対のうちの前記第１コネクタ対の少なくとも１つの送信カードコネクタへ接続する第２ケーブルを有し、
前記第２ケーブル構造は、前記複数のコネクタのうちの前記１つ以上の第２コネクタの少なくとも１つの送信路コネクタを、前記複数のコネクタ対のうちの第２コネクタ対の前記少なくとも１つの受信カードコネクタへ接続する第３ケーブル、及び、前記複数のコネクタのうちの前記１つ以上の第２コネクタの少なくとも１つの受信路コネクタを、前記複数のコネクタ対のうちの前記第２コネクタ対の少なくとも１つの送信カードコネクタへ接続する第４ケーブルを有する、
情報処理デバイス。
【請求項８】
請求項５乃至７のいずれか一項に記載の情報処理デバイスであって、前記情報処理カードは、現場でプログラム可能なゲートアレイカードを有する、情報処理デバイス。
【請求項９】
請求項１乃至８のいずれか一項に記載の情報処理デバイスであって、前記第１プロセッサの少なくとも３つのＢＰＩＰ及び前記第２プロセッサの少なくとも３つのＢＰＩＰはそれぞれ、ウルトラパスインターコネクト（ＵＰＩ）ポートを有する、情報処理デバイス。
【請求項１０】
請求項１乃至９のいずれか一項に記載の情報処理デバイスであって、前記複数のコネクタに結合されて、前記第１プロセッサの少なくとも３つのＢＰＩＰのうちの第３ＢＰＩＰと、前記第２プロセッサ上の少なくとも３つのＢＰＩＰのうちの第３ＢＰＩＰとを選択的に結合するように構成される切換素子をさらに有する、情報処理デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報処理デバイス内において双方向プロセッサ相互接続ポート（ＢＰＩＰ）を自由自在に接続するシステムに関する。
【背景技術】
【０００２】
コンピュータシステムは、その情報処理能力を高めるために複数のプロセッサを有してよい。複数のプロセッサは、情報処理タスクの割り当て及び分配のため互いに通信する必要がある。第１プロセッサは一般的に、第２プロセッサとの通信を、第２プロセッサ上のＢＰＩＰに配線可能な第１プロセッサ上のＢＰＩＰを介して行う。これらのプロセッサのＢＰＩＰは、低データ損失及び低レイテンシーの高速接続を供し得る。たとえば「プロセッサの相互接続」と題された特許文献１は、双方向ポートを備える制御プロセッサ、各々がシリアルポートを備える複数の信号プロセッサ、複数のシリアルポートを備えて、その各々が前記信号プロセッサのうちの一のシリアルポートと動作するように接続されるブリッジ、及び、前記制御プロセッサの双方向ポートと動作するように接続される双方向ポートを有する信号処理システムを開示している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第６３７８０１７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
多くのプロセッサは、複数のＢＰＩＰを有する。コンピュータシステムの中には、プロッセサ間での通信を十分速いものとするため、これらのポートのすべてをプロッセサ間に配線することが求められるものがある。これは典型的には、各プロセッサ上のポート数がサーバ内のプロセッサ数と少なくとも等しいコンピュータシステムで起こることである。しかし各プロセッサ上のポート数がサーバ内のプロセッサ数よりも多いときには、ＢＰＩＰの一部しか用いられず、一部のポートは接続されずに稼働しないままである。
【課題を解決するための手段】
【０００５】
本開示の様々な例は、情報処理デバイス内でＢＰＩＰを自由自在に接続するように構成される情報処理デバイスに関する。本開示の実施形態による典型的な情報処理デバイスは、マザーボード構造、第１プロセッサ、第２プロセッサ、及び、前記マザーボード構造上に設けられる複数のコネクタを有する。前記第１プロセッサ及び前記第２プロセッサのいずれも、前記マザーボード構造上に設けられ、かつ、少なくとも３つのＢＰＩＰを有する。前記マザーボード構造は、複数のレーンを有してよい。前記複数のレーンは、第１組、第２組、第３組、及び第４組のレーンを有してよい。前記第１組のレーンは、前記第１プロセッサの少なくとも３つのＢＰＩＰのうちの第１ＢＰＩＰと、前記第２プロセッサの少なくとも３つのＢＰＩＰのうちの第１ＢＰＩＰとを相互接続してよい。前記第２組のレーンは、前記第１プロセッサの少なくとも３つのＢＰＩＰのうちの第２ＢＰＩＰと、前記第２プロセッサの少なくとも３つのＢＰＩＰのうちの第２ＢＰＩＰとを相互接続してよい。前記第３組のレーンは、前記第１プロセッサの少なくとも３つのＢＰＩＰのうちの第３ＢＰＩＰと、前記複数のコネクタのうちの１つ以上の第１コネクタとを相互接続してよい。前記第４組のレーンは、前記第２プロセッサの少なくとも３つのＢＰＩＰのうちの第３ＢＰＩＰと、前記複数のコネクタのうちの１つ以上の第２コネクタとを相互接続してよい。
【０００６】
一部の例では、当該情報処理デバイスは、前記複数のコネクタのうちの前記第１コネクタと前記複数のコネクタのうちの前記第２コネクタとを接続するケーブル構造をさらに有してよい。
【０００７】
一部の例では、前記複数のコネクタのうちの前記１つ以上の第１コネクタ及び前記複数のコネクタのうちの前記１つ以上の第２コネクタはそれぞれ、少なくとも１つの送信路コネクタ及び少なくとも１つの受信路コネクタを有してよい。前記ケーブル構造は、少なくとも第１ケーブル及び第２ケーブルをさらに有してよい。前記第１ケーブルは、前記複数のコネクタのうちの前記１つ以上の第１コネクタの少なくとも１つの送信路コネクタを、前記複数のコネクタのうちの前記１つ以上の第２コネクタの少なくとも１つの受信路コネクタへ接続してよい。前記第２ケーブルは、前記複数のコネクタのうちの前記１つ以上の第１コネクタの少なくとも１つの受信路コネクタを、前記複数のコネクタのうちの前記１つ以上の第２コネクタの少なくとも１つの送信路コネクタへ接続してよい。
【０００８】
第１実施形態では、当該情報処理デバイスは、前記マザーボード構造上に設けられる情報処理カードをさらに有してよい。前記情報処理カードは、複数のカードコネクタを有してよい。当該情報処理デバイスもまた、第１ケーブル構造及び第２ケーブル構造を有してよい。前記第１ケーブル構造は、前記複数のコネクタのうちの第１コネクタを、前記複数のカードコネクタの１つ以上の第１コネクタへ接続してよい。前記第２ケーブル構造は、前記複数のコネクタのうちの第２コネクタを、前記複数のカードコネクタの１つ以上の第２コネクタへ接続してよい。
【０００９】
第１実施形態の一部の例では、前記複数のコネクタのうちの前記１つ以上の第１コネクタ及び前記複数のコネクタのうちの前記１つ以上の第２コネクタはそれぞれ、少なくとも１つの送信路コネクタ及び少なくとも１つの受信路コネクタを有してよい。
【００１０】
第１実施形態の一部の例では、前記複数のカードコネクタは、複数のコネクタ対を有してよい。前記複数のコネクタ対の各々は、少なくとも１つの送信カードコネクタ及び少なくとも１つの受信カードコネクタを有してよい。前記第１ケーブル構造は、前記複数のコネクタのうちの前記１つ以上の第１コネクタの少なくとも１つの送信路コネクタを、前記複数のコネクタ対のうちの第１コネクタ対の前記少なくとも１つの受信カードコネクタへ接続する第１ケーブルを有してよい。前記第１ケーブル構造はまた、前記複数のコネクタのうちの前記１つ以上の第１コネクタの少なくとも１つの受信路コネクタを、前記複数のコネクタ対のうちの前記第１コネクタ対の少なくとも１つの送信カードコネクタへ接続する第２ケーブルをも有してよい。前記第２ケーブル構造は、前記複数のコネクタのうちの前記１つ以上の第２コネクタの少なくとも１つの送信路コネクタを、前記複数のコネクタ対のうちの第２コネクタ対の前記少なくとも１つの受信カードコネクタへ接続する第３ケーブルを有してよい。前記第２ケーブル構造はまた、前記複数のコネクタのうちの前記１つ以上の第２コネクタの少なくとも１つの受信路コネクタを、前記複数のコネクタ対のうちの前記第２コネクタ対の少なくとも１つの送信カードコネクタへ接続する第４ケーブルをも有してよい。
【００１１】
第１実施形態のうちの一部の例では、前記情報処理カードは、現場でプログラム可能なゲートアレイカードを有してよい。
【００１２】
本開示の他の例では、前記第１プロセッサの少なくとも３つのＢＰＩＰ及び前記第２プロセッサの少なくとも３つのＢＰＩＰはそれぞれ、ウルトラパスインターコネクト（ＵＰＩ）ポートを有してよい。
【００１３】
本開示の他の例では、当該情報処理デバイスは、切換素子を有してよい。前記切換素子は、前記複数のコネクタに結合されて、前記第１プロセッサの少なくとも３つのＢＰＩＰのうちの第３ＢＰＩＰと、前記第２プロセッサ上の少なくとも３つのＢＰＩＰのうちの第３ＢＰＩＰとを選択的に結合するように構成される。
【００１４】
「コンピュータシステム」、「情報処理システム」、「情報処理デバイス」、及び「サーバシステム」はすべて、本開示においては同義的に用いられており、ファンを用いて過熱する電子部品を冷却することが可能な任意の電子情報処理システムを特定するのに用いられ得る。そのような電子情報処理システムには、パーソナルコンピュータ、ラップトップコンピュータ、タブレット、及び商用又は個人用サーバシステムが含まれるが、これらに限定されない。
【００１５】
「レーン」、「信号配線」、及び「接続技術」という用語はすべて、本開示においては同義的に用いられ、コンピュータシステム内における任意の種類の通信レーン−限定なしで信号配線、ケーブル、又は任意の種類の接続技術を含む−を特定するのに用いられてよい。
【図面の簡単な説明】
【００１６】
添付図面は、本発明の実施形態を例示し、明細書と共に本発明の説明及び例示をするように機能する。図面は、典型的実施形態の主要な特徴を図で表すことを意図している。図面は、実際の実施形態のすべての特徴を表すことも、図示された実施形態の相対寸法を表すことも意図しておらず、縮尺通りには表されていない。
【００１７】
【図１】本開示の実施形態による、２つのプロセッサ上の第３ポートがコネクタ部に接続される典型的な情報処理システムの概略図を示している。
【図２Ａ】本開示の実施形態による、２つのプロセッサのコネクタ部が互いに接続される典型的な情報処理システムの概略図を示している。
【図２Ｂ】本開示の実施形態による、２つのプロセッサのコネクタ部が互いに接続される典型的な情報処理システムの上面図を示している。
【図３Ａ】本開示の実施形態による、プロセッサ対上のＢＰＩＰ間の接続が情報処理カードに接続される典型的な情報処理システムの概略図を示している。
【図３Ｂ】本開示の実施形態による、プロセッサ対上のＢＰＩＰ間の接続が外付けカードに接続される典型的な情報処理システムの上面図を示している。
【図４Ａ】本開示の実施形態による、プロセッサ上のＢＰＩＰとコネクタ部との間の接続が切換素子によって制御される典型的な情報処理システムの概略図を示している。
【図４Ｂ】本開示の実施形態による、プロセッサ上のＢＰＩＰと、コネクタ部と、情報処理カードとの間の接続が切換素子によって制御される典型的な情報処理システムの概略図を示している。
【発明を実施するための形態】
【００１８】
本発明について、添付図面を参照しながら説明する。図中、同様の参照番号は、全図を通して、同様又は同等の部材を指定するのに用いられている。図は、正しい縮尺で表されておらず、単に本発明を図で表すために供される。本発明の複数の態様については、以降で例示用の典型的な応用例を参照しながら説明する。多数の具体的詳細、関係、及び方法は、本発明を完全に理解するために与えられることに留意して欲しい。しかし当業者は、本発明が１つ以上の具体的詳細や他の方法なしでも実施可能であることを容易に理解する。他の場合では、本発明を曖昧にすることを回避するため、周知構造又は動作は詳細に示されていない。本発明は、表された処理又は事象の順序によって限定されない。よって一部の処理は、異なる順序で起こり得るし、あるいは他の処理又は事象と同時に起こることもあり得る。さらに本発明による方法を実施するのに表された処理又は事象のすべてが必要なわけではない。
【００１９】
本開示は、情報処理デバイス内において第１プロセッサと第２プロセッサのＢＰＩＰの自由自在な接続に関する。自由自在な接続によって、複数のプロセッサは、該複数のプロセッサ間での通信に必要な数のＢＰＩＰを利用することが可能となる。残りのＢＰＩＰは、コネクタ部に接続し、任意で、複数のプロセッサ間又は各プロセッサと外付けカードとの間を接続するのに用いられてよい。切換素子は、複数のプロセッサ間でＢＰＩＰを選択的に結合するために供されてよい。様々な接続が、情報処理デバイスのマザーボード構造上の配線又はケーブル構造を介して供されてよい。たとえばコンピュータシステムは、各々が３つのＢＰＩＰを備える２つのプロセッサを有してよい。各プロセッサの２つのＢＰＩＰは、他のプロセッサに接続されてよい。各プロセッサの第３ＢＰＩＰは、該第３ＢＰＩＰを他のプロセッサへ選択的に結合する切換素子に結合されてよい。あるいはその代わりに又はそれに加えて、各プロセッサの第３ＢＰＩＰは、外付けカードに接続されてよい。
【００２０】
当該情報処理デバイスは、従来の方法を超える利点を供する。具体的には情報処理デバイスは、当該情報処理デバイスの構造に基づいて、どのＢＰＩＰを係合させるのかを自由自在に判断することを可能にする。たとえば第１及び第２プロセッサの第３ＢＰＩＰは、互いに、複数のコネクタへ、又は情報処理カードへ接続するように構成されてよい。従って本願は、より自由自在な情報処理システムを供する。その結果、顧客が情報処理カードを用いたくない場合には、その顧客は、その情報処理システムにより広い帯域を供するように、第１プロセッサと第２プロセッサとの間を第３ＢＰＩＰで接続することが可能となる。
【００２１】
図１は、本開示の実施形態による典型的な情報処理システム１００の概略図を示している。情報処理システム１００は、３つのＢＰＩＰ１１２，１１４，１１６を備える第１プロセッサ１１０、及び、３つのＢＰＩＰ１２２，１２４，１２６を備える第２プロセッサ１２０を支持するシステムマザーボード１０５を有してよい。この例では、ＢＰＩＰ１１２は、ＢＰＩＰ１２２へ接続してよい。ＢＰＩＰ１１４は、ＢＰＩＰ１２４へ接続してよい。従来の配置では、各プロセッサ（１１０と１２０）のそれぞれの第３ＢＰＩＰ（１１６と１２６）が不要である場合、第３ＢＰＩＰは未接続で不稼働のままとなる。
【００２２】
各プロセッサ内の各ＢＰＩＰは双方向であるため、各ＢＰＩＰは、送信路及び受信路を有してよい。送信路及び受信路は、システムマザーボード上の信号配線の組を介して生じ得る。信号配線の各組は、１つ以上の信号配線を有してよい。たとえば、各ポートの送信路及び受信路はそれぞれ２０の通信レーンを有してよい。あるいはその代わりに、信号配線を用いる代わりに、限定なくケーブル又は他の任意の種類の接続技術によって接続がなされてもよい。
【００２３】
ＢＰＩＰ１１２，１１４，１１６，１２２，１２４，１２６は、コンピュータシステムの通信の終点で、特定の種類の通信用に確保されてよい。本開示の一部の実施形態では、ＢＰＩＰ１１２，１１４，１１６，１２２，１２４，１２６は、ウルトラパスインターコネクト（ＵＰＩ）ポート又はプロセッサ用の他の任意の種類のＢＰＩＰであってよい。ＵＰＩポートは、アドレス空間が共有されたマイクロプロセッサシステムに低レイテンシーを供するという利点を有する。ＵＰＩポートはまた、最大１０．４ＧＴ／ｓの高い伝送速さをも供してよい。しかし本開示は、任意の特定の種類のＢＰＩＰに限定されない。
【００２４】
図１に示されているように、システム１００は、未接続ポート１１６，１２６に（直接又は他の部品を介して）接続されるコネクタ部１３０ａ，１３０ｂ，１４０ａ，１４０ｂを有するように構成される。これらのコネクタ部１３０ａ，１３０ｂ，１４０ａ，１４０ｂは、第１プロセッサ１１０及び第２プロセッサ１２０から独立し、システムマザーボード１０５上に設けられてよい。たとえば図１に示されているように、ポート１１６，１２６は、典型的なシステム１００内の他のプロセッサに接続されていない。従ってポート１１６，１２６は、コネクタ部１３０ａ，１３０ｂ，１４０ａ，１４０ｂへ接続してよい。そのような構成では、コネクタ部１３０ａ，１３０ｂ，１４０ａ，１４０ｂは、コンピュータシステム１００内においてＢＰＩＰ１１６，１２６と他の部品とを接続する自由自在な接続方法を供する。
【００２５】
コネクタ部１３０ａ，１３０ｂ，１４０ａ，１４０ｂへの接続は、限定なくシステムマザーボード１０５上の信号配線、ケーブル、又は他の任意の種類の通信方法によってなされてよい。コネクタ部１３０ａ，１３０ｂ，１４０ａ，１４０ｂは、各ＢＰＩＰが、受信コネクタ部と送信コネクタ部の両方と接続するように、受信部又は送信部として構成されてよい。たとえばコネクタ部１３０ａ，１４０ａは、受信コネクタ部であってよい。コネクタ部１３０ｂ，１４０ｂは、送信コネクタ部であってよい。
【００２６】
従って図１は、第１プロセッサ１１０及び第２プロセッサ１２０のそれぞれ通常は未使用のＢＰＩＰ１１６，１２６へコネクタ部１３０ａ，１３０ｂ，１４０ａ，１４０ｂを接続することで、従来のシステムと比較して独自となる情報処理システム１００を示す。これらのコネクタ部１３０ａ，１３０ｂ，１４０ａ，１４０ｂによって、情報処理システム１００を自由自在に設定することが可能となる。特に情報処理システムは、通常は未使用の第３ＢＰＩＰ１１６，１２６を利用するという異なる選択肢−自由度−を提供する。これについては、以降の図２Ａ、図２Ｂ、図３Ａ、図３Ｂ、図４Ａ、及び図４Ｂで詳細に論じる。
【００２７】
ここで図２Ａに移ると、本開示の実施形態による典型的な情報処理システム２００の概略図が示されている。情報処理システム２００では、２つのプロセッサのすべてのＢＰＩＰは互いに接続されている。図２Ａは、図１と同様の構造及び特徴を有する。図２Ａに示された構造及び特徴は、システムマザーボード２０５、３つのＢＰＩＰ２１２，２１４，２１６を備える第１プロセッサ２１０、３つのＢＰＩＰ２２２，２２４，２２６を備える第２プロセッサ２２０、及び、コネクタ部２３０ａ，２３０ｂ，２４０ａ，２４０ｂを有する。従って図２に対応する構成要素についての図１の説明は、図２中のこれらの構成要素を理解するのに十分である。
【００２８】
図１の構成要素を反映するそれらの構成要素に加えて、システム２００は、接続ケーブル２５０ａ，２５０ｂをも有する。接続ケーブル２５０ａ，２５０ｂは、ポート２１６と２２６との間での接続を完成させるため、受信コネクタ部と送信コネクタ部とを接続するように構成されてよい。たとえばコネクタ部２３０ｂは、受信コネクタ部であって、送信コネクタ部であるコネクタ部２４０ａに接続されてよい。そのため、第１プロセッサ２１０は、第２プロセッサ２２０からの送信を受信するように構成されてよく、第２プロセッサ２２０は、第１プロセッサ２１０へ送信を行うように構成されてよい。同様にコネクタ部２３０ａは、送信コネクタ部であって、受信コネクタ部であるコネクタ部２４０ｂに接続されてよい。コネクタ部２３０ａ，２３０ｂ，２４０ａ，２４０ｂの接続は、ケーブル又は限定のない他の任意の種類の接続技術によってなされてよい。
【００２９】
図２Ｂは、複数の情報処理部が図２Ａで与えられている方法で接続される典型的な情報処理デバイス２００の上面図を示している。情報処理デバイス２００は、マザーボード２０５、（図２Ａから）３つのＢＰＩＰ２１２，２１４，２１６を備える第１プロセッサ、（図２Ａから）３つのＢＰＩＰ２２２，２２４，２２６を備える第２プロセッサ、（図２Ａから）コネクタ部２３０ａ，２３０ｂ，２４０ａ，２４０ｂ、及び、接続ケーブル２５０ａ，２５０ｂを有する。接続ケーブル２５０ａ，２５０ｂは、コネクタ部２３０ａ，２３０ｂ，２４０ａ，２４０ｂを接続するように構成されてよい。そのため第１プロセッサ２１０と第２プロセッサ２２０は、ケーブル２５０ａ，２５０ｂを介して互いに通信してよい。
【００３０】
従って図２Ａと図２Ｂは、情報処理システムが、さらなる通信サポートが当該情報処理システムによって必要になるときに３つすべてのＵＰＩポートを用いて複数のプロセッサ間の通信を行うことができるのかを示している。しかしプロセッサの第３ポートがさらなる通信サポートに必要とされない場合、図１は、代わりにＵＰＩコネクタが、プロセッサと情報処理システム内の他の情報処理システムへ接続するのに用いられ得ることを示している。これは図３Ａと図３Ｂに表されている。
【００３１】
図３Ａは、本開示の実施形態による、プロセッサ対上のＢＰＩＰ間の接続が情報処理カードに接続される典型的な情報処理システムの概略図を示している。図３Ａは、図１と同様の構造及び特徴を有する。図３Ａに示された構造及び特徴は、システムマザーボード３０５、３つのＢＰＩＰ３１２，３１４，３１６を備える第１プロセッサ３１０、３つのＢＰＩＰ３２２，３２４，３２６を備える第２プロセッサ３２０、及び、コネクタ部３３０ａ，３３０ｂ，３４０ａ，３４０ｂを有する。従って図３に対応する構成要素についての図１の説明は、図３中のこれらの構成要素を理解するのに十分である。
【００３２】
図１の構成要素を反映するそれらの構成要素に加えて、図３Ａのシステム３００は、情報処理カードポート３８２ａ，３８２ｂ，３８４ａ，３８４ｂを備える情報処理カード３９０を有する。情報処理カードは、任意の種類のドーターボード又は他の種類の情報処理カードであってよい。情報処理カードは、ポート３８２ａ，３８２ｂ，３８４ａ，３８４ｂを有し、ケーブル部３７０ａ，３７０ｂ，３８０ａ，３８０ｂを介してコネクタ部３３０ａ，３３０ｂ，３４０ａ，３４０ｂに接続されてよい。
【００３３】
ＢＰＩＰ３１２がＢＰＩＰ３２２へ接続可能となるように複数のプロセッサ間に接続が供されてよい。ＢＰＩＰ３１４はＢＰＩＰ３２４へ接続してよい。ポート３１６，３２６は、コネクタ部３３０ａ，３３０ｂ，３４０ａ，３４０ｂへ接続してよい。コネクタ部３３０ａ，３３０ｂ，３４０ａ，３４０ｂは、ＢＰＩＰ３１６，３２６と他の任意の種類のコンピュータ構成要素−情報処理カードを含む−との間での自由自在な接続を可能にする。情報処理カード３９０の情報処理カードポート３８２ａ，３８２ｂ，３８４ａ，３８４ｂは送信ポート及び受信ポートであってよい。たとえば情報処理カードポート３８２ｂは、受信ポートであって、受信コネクタ部であるコネクタ部３３０ｂへ、ケーブル部３７０ｂを介して接続されてよい。そのため情報処理カード３９０は、第１プロセッサ３１０からの送信を受信するように構成されてよい。同様に情報処理カードポート３８２ａは、送信ポートであって、送信コネクタ部であるコネクタ部３３０ａへ、ケーブル部３７０ａを介して接続されてよい。そのため情報処理カード３９０は、第１プロセッサ３１０への送信する通信を行うように構成されてよい。
【００３４】
第２プロセッサ３２０は、第１プロセッサ３１０と同一の方法で、情報処理カード３９０に対する送受信を行うように構成されてよい。たとえば情報処理カードポート３８４ｂは、受信ポートであって、受信コネクタ部であるコネクタ部３４０ｂへ、ケーブル部３８０ｂを介して接続されてよい。そのため情報処理カード３９０は、第２プロセッサ３２０からの送信を受信するように構成されてよい。同様に情報処理カードポート３８４ａは、送信ポートであって、送信コネクタ部であるコネクタ部３４０ａへ、ケーブル部３８０ａを介して接続されてよい。そのため情報処理カード３９０は、第２プロセッサ３２０への送信する通信を行うように構成されてよい。
【００３５】
コネクタ部３３０ａ，３３０ｂ，３４０ａ，３４０ｂと情報処理カードとの間での接続は、ケーブル又は限定のない他の任意の種類の接続技術によってなされてよい。
【００３６】
図３Ｂは、本開示の実施形態による、プロセッサ対上のＢＰＩＰ間の接続が外付けカードに接続される典型的な情報処理システムの上面図を示している。情報処理デバイス３００は、第１プロセッサ３１０、第２プロセッサ３２０、コネクタ部３３０ａ，３３０ｂ，３４０ａ，３４０ｂ、情報処理カード３９０、及び、ケーブル部３７０ａ，３７０ｂ，３８０ａ，３８０ｂを有する。図３Ｂは、いかにしてコネクタ部の対が、ケーブル部３７０ａ，３７０ｂ，３８０ａ，３８０ｂを介した第１プロセッサ３１０と、第２プロセッサ３２０と、情報処理カード３９０との間での通信経路を供するように構成され得るのかを示している。
【００３７】
図３Ａについて述べたように、ケーブル部３７０ａ，３７０ｂ，３８０ａ，３８０ｂは、受信コネクタ部を受信情報処理カードへ接続するように構成されてよい。たとえば情報処理カードポート３８２ｂは、受信ポートであって、受信コネクタ部であるコネクタ部３３０ｂへ、ケーブル部３７０ｂを介して接続されてよい。そのため情報処理カード３９０は、第１プロセッサ３１０からの送信を受信するように構成されてよい。同様に情報処理カードポート３８２ａは、送信ポートであって、送信コネクタ部であるコネクタ部３３０ａへ、ケーブル部３７０ａを介して接続されてよい。そのため情報処理カード３９０は、第１プロセッサ３１０への送信する通信を行うように構成されてよい。
【００３８】
従って図３Ａと図３Ｂは、いかにして本開示による情報処理システムが、第１プロセッサを情報処理カードへ接続し得るのかを示している。第１プロセッサ及び第２プロセッサを情報処理カードへ接続することで、情報処理システムの効率が改善される。その理由は、情報処理カードは、複雑な情報処理機能を実行するときに、迅速にプロセッサと通信することが可能となるからである。
【００３９】
上述したように、従来のプロセッサ構成は、情報処理カードとプロセッサとの間でそのような容易な通信を供していない。
【００４０】
図４Ａは、本開示の実施形態による、プロセッサ上のＢＰＩＰとコネクタ部との間の接続が切換素子によって制御される典型的な情報処理システム４００の概略図を示している。図４Ａは、図１と同様の構造及び特徴を有する。図４Ａに示された構造及び特徴は、３つのＢＰＩＰ４１２，４１４，４１６を備える第１プロセッサ４１０、３つのＢＰＩＰ４２２，４２４，４２６を備える第２プロセッサ４２０、及び、コネクタ部４３０ａ，４３０ｂ，４４０ａ，４４０ｂを有する。図１の構成要素を反映するそれらの構成要素に加えて、システム４００は、切換素子４６０を有する。
【００４１】
切換素子４６０は、第１プロセッサ４１０、第２プロセッサ４２０、及びコネクタ部４３０ａ，４３０ｂ，４４０ａ，４４０ｂとの間での通信を選択的に可能にするように、コネクタ部４３０ａ，４３０ｂ，４４０ａ，４４０ｂに結合されてよい。たとえば切換素子が結合されていない場合、第１プロセッサ４１０は、コネクタ部４３０ａ，４３０ｂへ信号を送信できない。同様に第２プロセッサ４２０は、コネクタ部４４０ａ，４４０ｂへ信号を送信できない。切換素子が結合されるとき、第１プロセッサ４１０は、コネクタ部４３０ａ，４３０ｂへ信号を送信できる。第２プロセッサ４２０も同様に、コネクタ部４４０ａ，４４０ｂへ信号を送信できる。
【００４２】
他の例では、図４Ｂは、本開示の実施形態による、プロセッサ上のＢＰＩＰと、コネクタ部と、情報処理カードとの間の接続が切換素子によって制御される典型的な情報処理システム５００の概略図を示している。図４Ｂは、図３Ａと同様の構造及び特徴を有する。図４Ｂに示された構造及び特徴は、３つのＢＰＩＰ５１２，５１４，５１６を備える第１プロセッサ５１０、３つのＢＰＩＰ５２２，５２４，５２６を備える第２プロセッサ５２０、及び、コネクタ部５３０ａ，５３０ｂ，５４０ａ，５４０ｂを有する。図３Ａの構成要素を反映するそれらの構成要素に加えて、図４Ｂのシステム５００は、情報処理カードポート５８２ａ，５８２ｂ，５８４ａ，５８４ｂを備える情報処理カード５９０を有する。情報処理カードポート５８２ａ，５８２ｂ５８４ａ，５８４ｂは、ケーブル部５７０ａ，５７０ｂ，５８０ａ，５８０ｂを介してコネクタ部５３０ａ，５３０ｂ，５４０ａ，５４０ｂに接続されてよい。
【００４３】
切換素子５６０は、第１プロセッサ５１０、第２プロセッサ５２０、及び情報処理カード５９０との間での通信を選択的に可能にするように、コネクタ部５３０ａ，５３０ｂ，５４０ａ，５４０ｂに結合されてよい。たとえば切換素子が結合されていない場合、第１プロセッサ５１０は、コネクタ部５３０ａ，５３０ｂへ信号を送信できない。同様に第２プロセッサ５２０は、コネクタ部５４０ａ，５４０ｂへ信号を送信できない。従って第１プロセッサ５１０及び第２プロセッサ５２０は、情報処理カード５９０に対して信号を送受信することができない。切換素子が結合されるとき、第１プロセッサ５１０は、コネクタ部５３０ａ，５３０ｂへ信号を送信できる。第２プロセッサ５２０も同様に、コネクタ部５４０ａ，５４０ｂへ信号を送信できる。従って第１プロセッサ５１０及び第２プロセッサ５２０は、情報処理カード５９０に対して信号を送受信することができる。
【００４４】
図４Ａと図４Ｂは、従来のコンピュータシステムよりも優れていることを示している。その理由は、従来のコンピュータシステムは、切換素子とプロセッサのＢＰＩＰの組合せを利用して、プロセッサの第３ポートを、コネクタ部又は情報処理カードへ選択的に接続しないからである。
【００４５】
以上、本発明の様々な実施形態について述べたが、それらの実施形態が、単なる例であり限定ではないことを理解されたい。開示された実施形態に対する多数の変更が、本発明の趣旨又は範囲から逸脱せずに、本開示に従って行われうる。したがって、本発明の広さ及び範囲は、前述の実施形態のいずれによっても限定されるべきでない。より正確に言うと、本発明の範囲は、以下の特許請求の範囲とその均等物によって定義されるべきである。
【００４６】
本発明を１つ以上の実施態様に関して図示し述べてきたが、本明細書及び添付図面の読み取りと理解に基づいて、等価な変更及び修正が行われる又は当業者に知られる。更に、本発明の特定の特徴が、幾つかの実施態様の１つのみに関して開示されたが、そのような特徴が、任意の所定又は特定用途に望ましく有利になるように、他の実施態様の１つ以上の他の特徴と組み合わせられうる。
【００４７】
本明細書で使用される用語は、特定の実施形態について述べるためだけのものであり、本発明を限定するものではない。本明細書で使用されるとき、単数形「ａ」、「ａｎ」及び「ｔｈｅ」は、文脈で特に断らない限り、複数形も含む。更に、用語「含む（including）」、「含む（includes）」、「有する（having）」、「有する（has）」、「備える（with）」、又はこれらの変形は、詳細な説明及び／又は特許請求の範囲で使用される範囲で、そのような用語は、「含む（comprising）」と同じように包括的である。
【００４８】
特に定義されない限り、本明細書で使用される全ての用語（技術及び科学用語を含む）は、当業者によって一般に理解される意味と同じ意味を有する。更に、一般に使用されている辞書で定義されたような用語は、関連技術の文脈での意味と一致する意味を有すると解釈されるべきであり、本明細書で明示的に定義されない限り、理想的又は過度に形式的な意味で解釈されない。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【外国語明細書】
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