(57)【要約】【課題】正常なパワーオンリセット回路によりＣＰＵが起動してソフトウェアが動作するかどうかを判定し、パワーオンリセット回路が正常であるかどうかを判定できるデータ処理装置。【解決手段】電源電圧に応じて第１パワーオンリセット信号を生成する第１パワーオンリセット回路２ａと、第１パワーオンリセット回路２ａにより生成された第１パワーオンリセット信号に基づき起動してソフトウェアを動作させるＣＰＵ１１とを備え、ＣＰＵ１１は、正常な第１パワーオンリセット信号によりＣＰＵ１１が起動してソフトウェアが動作したか否かを判定する。【選択図】図１
2020004031.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧に応じて第１パワーオンリセット信号を生成する第１パワーオンリセット回路と、
前記第１パワーオンリセット回路により生成された第１パワーオンリセット信号に基づき起動してソフトウェアを動作させる処理部と、を備え、
前記処理部は、正常な前記第１パワーオンリセット信号により前記処理部が起動して前記ソフトウェアが動作したか否かを判定することを特徴とするデータ処理装置。
【請求項２】
前記第１パワーオンリセット回路からの第１パワーオンリセット信号を第１所定時間だけ延長させる第１ストレッチ回路を備え、
前記処理部は、前記第１ストレッチ回路で延長された第１パワーオンリセット信号の解除で起動し、
前記処理部は、前記第１ストレッチ回路で延長された内部信号が変化したとき、前記処理部が起動して前記ソフトウェアが動作したと判定することを特徴とする請求項１記載のデータ処理装置。
【請求項３】
前記第１ストレッチ回路で延長された第１パワーオンリセット信号を第２所定時間だけ延長させる第２ストレッチ回路を備え、
前記処理部は、前記第２ストレッチ回路で延長された内部信号が変化したとき、前記処理部が起動して前記ソフトウェアが動作したと判定することを特徴とする請求項２記載のデータ処理装置。
【請求項４】
第２パワーオンリセット信号を生成する第２パワーオンリセット回路と、
電源電圧の変化をエミュレーションした電圧を出力するデジタル／アナログ変換回路と、
フラグ情報に応じて前記第１パワーオンリセット回路又は前記第２パワーオンリセット回路を選択し、選択されたパワーオンリセット回路に前記デジタル／アナログ変換回路の出力と前記電源電圧との一方を入力し、選択されなかったパワーオンリセット回路に前記デジタル／アナログ変換回路の出力と前記電源電圧との他方を入力するセレクタとを備え、
前記処理部は、前記選択されなかったパワーオンリセット回路の出力と前記デジタル／アナログ変換回路の出力とに基づき、前記選択されなかったパワーオンリセット回路が正常であるか否かを判定することを特徴とする請求項１又は請求項２記載のデータ処理装置。
【請求項５】
前記パワーオンリセット回路からのパワーオンリセット信号により初期化されるレジスタを備え、
前記処理部は、起動後に前記レジスタを初期値以外に値に書き換え、前記レジスタの値に基づいて前記パワーオンリセット回路の誤動作を検出することを特徴とする請求項３記載のデータ処理装置。
【請求項６】
前記第１パワーオンリセット回路および前記第２パワーオンリセット回路の出力の論理和を取り出力する論理ゲートと、
前記処理部は、前記論理和に基づき起動することを特徴とする請求項４又は請求項５に記載のデータ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自動車向けの機能安全規格に適合する電子制御システムに適用可能なデータ処理装置に関する。
【背景技術】
【０００２】
デジタル回路を搭載するマイクロコンピュータ（以下、マイコンと称する。）等のＩＣ（集積回路）、ＬＳＩ（大規模集積回路）においては、内部回路のフリップフロップ回路の出力値を初期化するため、電源を印加した直後にリセット信号が必要である。
【０００３】
多くのＩＣ、ＬＳＩは、電源電圧を検知して、リセット信号を生成するパワーオンリセット（ＰＯＲ）回路を内蔵している。
【０００４】
パワーオンリセット回路は、電源電圧が一定電圧より低いときはリセット信号をアサートしてＩＣ、ＬＳＩの内部をリセット状態にし、電源電圧が一定電圧より高いときはリセット信号をネゲートしてリセット状態を解除する。
【０００５】
特許文献１に記載されたシステムでは、外部からリセットするための専用端子（リセット端子）がない半導体集積回路において、パワーオンリセット回路が故障した場合に、半導体集積回路を外部からリセットする技術を開示する。すなわち、外部からクロック同期式シリアル通信を受信する端子を用いて、特定ビットパターンを受信した場合に内部回路に対してリセット信号を発生させることができる機構を具備している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１３−２０６１４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
一般に、経年中にパワーオンリセット回路が破壊すると、ＩＣ、ＬＳＩの内部を正常に初期化できなくなり、動作異常に至る可能性がある。パワーオンリセット回路の機能安全対応するためには、電源投入後の論理回路が正常にリセットされて起動したのかどうかを判定できることや、パワーオンリセット回路自身が正常であるかどうかを判定できることが好ましい。
【０００８】
しかし、特許文献１に記載されたシステムでは、パワーオンリセット回路が故障していた場合に論理回路が一見して正常起動したように見えてしまうと、正常だったのか異常だったのかの区別がつかない。また、従来のシステムは、パワーオンリセット回路の故障内容を判定することができない。
【０００９】
本発明の課題は、電子制御システムを機能安全規格により適したデータ処理装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明に係るデータ処理装置は、電源電圧に応じて第１パワーオンリセット信号を生成する第１パワーオンリセット回路と、前記第１パワーオンリセット回路により生成された第１パワーオンリセット信号に基づき起動してソフトウェアを動作させる処理部と、を備え、前記処理部は、正常な前記第１パワーオンリセット信号により前記処理部が起動して前記ソフトウェアが動作したか否かを判定することを特徴とする。
【発明の効果】
【００１１】
本発明のデータ処理装置によれば、処理部が第１パワーオンリセット信号に基づき起動してソフトウェアを動作させると、処理部は、正常な第１パワーオンリセット信号により処理部が起動してソフトウェアが動作したか否かを判定する。
【００１２】
即ち、正常な第１パワーオンリセット信号により処理部が起動してソフトウェアが動作したか否かを判定することができるので、機能安全規格により適したデータ処理装置が提供される。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施例１に係るパワーオンリセット回路を備えたデータ処理装置の構成ブロック図である。
【図２】実施例１に係るデータ処理装置における制御電圧とリセット信号との関係を示す波形図である。
【図３】実施例１に係るデータ処理装置における各部の動作を示す波形図である。
【図４】本発明の実施例２に係るパワーオンリセット回路を備えたデータ処理装置の構成ブロック図である。
【図５】実施例２に係るフリップフロップ回路構成の一例を示す図である。
【図６】実施例２に係るデコーダ回路の真理値表である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態のデータ処理装置について、図面を参照しながら詳細に説明する。
【００１５】
（実施例１）
データ処理装置は、自動車向けの機能安全規格に適合する電子制御システムに適用可能なデータ処理装置である。データ処理装置は、マルチプレクサ１ａ，１ｂ、パワーオンリセット回路（ＰＯＲ回路）２ａ，２ｂ、マルチプレクサ３、第１ストレッチ回路４、第２ストレッチ回路５、スクラッチパッドレジスタ６、デジタル／アナログ変換回路（ＤＡＣ回路）７、フリップフロップ回路（ＦＦ）８、バス１０、ＣＰＵ１１、メモリ１２、タイマ１３、ＰＯＲ判定部１４を備えている。また、データ処理装置は、電源端子ＶＤＤ、モニタ端子ＤＡＣＴＳＴ、第１出力レベル判定回路１５、第２出力レベル判定回路１６、アナログ／デジタル変換回路（ＡＤＣ回路）１７を備えている。
【００１６】
スクラッチパッドレジスタ６、デジタル／アナログ変換回路７、フリップフロップ回路８、メモリ１２、タイマ１３、ＰＯＲ判定部１４、第１出力レベル判定回路１５、第２出力レベル判定回路１６、アナログ／デジタル変換回路１７は、バス１０に接続され、ＣＰＵ１１からアクセス（リードおよび／またはライト）が可能である。
【００１７】
次に、このように構成された実施例１のデータ処理装置の動作を、図面を参照しながら詳細に説明する。
【００１８】
本実施例に係るパワーオンリセット回路をランタイム中（動作中）に試験する構成と動作について説明する。フリップフロップ回路８は、本発明のセレクタに対応し、“０”又は“１”の出力を選択信号としてマルチプレクサ１ａ，１ｂとマルチプレクサ３とに出力する。フリップフロップ回路８は、リセット信号を受ける必要はなく、電源投入時における選択信号の初期値は“０”又は“１”のいずれかになるように構成される。
【００１９】
マルチプレクサ１ａは、アナログ・マルチプレクサであり、フリップフロップ回路８から選択信号“０”が入力されたとき、電源端子ＶＤＤの電圧とモニタ端子ＤＡＣＴＳＴの電圧との一方である電源端子ＶＤＤの電圧を選択してパワーオンリセット回路２ａに出力する。
【００２０】
マルチプレクサ１ｂは、アナログ・マルチプレクサであり、フリップフロップ回路８から選択信号“０”が入力されたとき、電源端子ＶＤＤの電圧とモニタ端子ＤＡＣＴＳＴの電圧との他方であるモニタ端子ＤＡＣＴＳＴの電圧を選択してパワーオンリセット回路２ｂに出力する。
【００２１】
マルチプレクサ１ａは、フリップフロップ回路８から選択信号“１”が入力されたとき、モニタ端子ＤＡＣＴＳＴの電圧を選択してパワーオンリセット回路２ａに出力する。
【００２２】
マルチプレクサ１ｂは、フリップフロップ回路８から選択信号“１”が入力されたとき、電源端子ＶＤＤの電圧を選択してパワーオンリセット回路２ｂに出力する。
【００２３】
パワーオンリセット回路２ａは、本発明の第１パワーオンリセット回路に対応し、フリップフロップ回路８から選択信号“０”が入力されたとき、電源端子ＶＤＤの電圧に応じて第１パワーオンリセット信号を生成する。すなわち、パワーオンリセット回路２ａは、データ処理装置のリセット回路として機能する。
【００２４】
パワーオンリセット回路２ａは、フリップフロップ回路８から選択信号“１”が入力されたとき、モニタ端子ＤＡＣＴＳＴの電圧に応じて第１パワーオンリセット信号を生成する。すなわち、パワーオンリセット回路２ａは、その機能と特性とを試験する対象となる。
【００２５】
パワーオンリセット回路２ｂは、本発明の第２パワーオンリセット回路に対応し、フリップフロップ回路８から選択信号“０”が入力されたとき、モニタ端子ＤＡＣＴＳＴの電圧に応じて第２パワーオンリセット信号を生成する。すなわち、パワーオンリセット回路２ｂは、その機能と特性とを試験する対象となる。
【００２６】
パワーオンリセット回路２ｂは、フリップフロップ回路８から選択信号“１”が入力されたとき、電源電圧すなわち電源端子ＶＤＤの電圧に応じて第２パワーオンリセット信号を生成する。すなわち、パワーオンリセット回路２ｂは、データ処理装置のリセット回路として機能する。
【００２７】
パワーオンリセット回路２ａの第１パワーオンリセット信号とパワーオンリセット回路２ｂの第２パワーオンリセット信号とは、それぞれ、第１出力レベル判定回路１５と第２出力レベル判定回路１６とを介してバス１０に出力される。ＣＰＵ１１は、バス１０を介して第１及び第２パワーオンリセット信号を読み取ることができる。
【００２８】
以上の構成から、パワーオンリセット回路を動作中に試験することができる。
【００２９】
図２に示すように、パワーオンリセット回路２ａおよびパワーオンリセット回路２ｂは、それぞれ、電源電圧のレベルに応じて出力信号（第１パワーオンリセット信号）のレベルを変化させる。電源電圧が第１の電圧ＶＴＨ１より低いとき、出力信号はＬＯＷレベルであり、電源電圧が第１の電圧ＶＴＨ１より高いとき、出力信号はＨＩＧＨレベルである。ここで例えば、パワーオンリセット回路に第１の電圧ＶＴＨ１より低い第２のＶＴＨ２を設け、ヒステリシス特性を持たせる場合もある。
【００３０】
フリップフロップ回路８により機能と特性とを試験する回路として選択された方のパワーオンリセット回路に対して、ＣＰＵ１１で制御されるＤＡＣ回路７の出力電圧が供給される。デジタル／アナログ変換回路７の出力電圧は、電源電圧の変化をエミュレーションした電圧である。同時に、ＣＰＵ１１は、当該パワーオンリセット回路から出力されるリセット信号のレベルを第１出力レベル判定回路１５または第２出力レベル判定回路１６とバス１０を介して検出し、図２に示す特性が得られるかどうかを試験することができる。なお、この試験中、データ処理装置のリセット回路として機能するパワーオンリセット回路は、電源端子ＶＤＤの電圧レベルを監視しているので、電源電圧の状態によってパワーオンリセット信号をいつでも出力することができる。
【００３１】
ＣＰＵ１１は、上記のように、選択されなかった、すなわち機能と特性とを試験する回路として選択されたパワーオンリセット回路が正常なパワーオンリセット信号を生成したと判定する。即ち、パワーオンリセット回路２ｂが正常であることを判定することができるので、電子制御システムを機能安全規格に適合させることができる。
【００３２】
次に、ＣＰＵ１１は、フリップフロップ回路８のレベルを反転させ、２つのパワーオンリセット回路の役割を入れかえる。そして、上記のように、機能と特性とを試験する回路として機能するパワーオンリセット回路を試験することができる。この間も、リセット回路として機能するパワーオンリセット回路は機能を継続している。
【００３３】
なお、デジタル／アナログ変換回路７が生成する電圧をアナログ／デジタル変換回路１７を介してＣＰＵ１１に入力してもよい。ＣＰＵ１１は、デジタル／アナログ変換回路７が生成する電圧が正しいかどうかをランタイム中に検査することができる。さらに、デジタル／アナログ変換回路７が生成する電圧をモニタ端子ＤＡＣＴＳＴから外部に出力してもよい。この場合、デジタル／アナログ変換回路７とアナログ／デジタル変換回路１７とが正常であることを外部機器で検査することができる。この検査は、一般的にはデータ処理装置を製造した後の出荷検査で実施される。
【００３４】
次に、正常な第１パワーオンリセット信号により処理部が起動してソフトウェアが動作したか否かを判定する構成と動作について説明する。
【００３５】
マルチプレクサ３は、フリップフロップ回路８から選択信号“０”が入力されたときに、パワーオンリセット回路２ａの第１パワーオンリセット信号を内部信号Ａとして第１ストレッチ回路４とスクラッチパッドレジスタ６とに出力する。マルチプレクサ３は、フリップフロップ回路８から選択信号“１”が入力されたときに、パワーオンリセット回路２ｂの第２パワーオンリセット信号を内部信号Ａとして第１ストレッチ回路４とスクラッチパッドレジスタ６とに出力する。
【００３６】
図３に示すように、第１ストレッチ回路４は、パワーオンリセット回路２ａ又はパワーオンリセット回路２ｂからのパワーオンリセット信号に基づく内部信号Ａのアサート期間（Ｌｏｗレベル期間）を第１所定時間（時刻ｔ１から時刻ｔ２の間）だけ延長した内部信号Ｂを生成し、第２ストレッチ回路５に出力する。また、内部信号Ｂは、デジタル／アナログ変換回路７、ＣＰＵ１１、メモリ１２、タイマ１３およびアナログ／デジタル変換回路１７などのシステム内部論理回路をリセットする。
【００３７】
ＣＰＵ１１は、本発明の処理部に対応し、内部信号Ｂがネゲートされる（Ｈｉｇｈレベルになる）ことでリセット状態が解除され、起動してソフトウェアを動作させる。
【００３８】
第２ストレッチ回路５は、第１ストレッチ回路４でアサ―ト期間を延長された内部信号Ｂのアサ―ト期間をさらに第２所定時間（時刻ｔ２から時刻ｔ３の間）だけ延長させて内部信号Ｃとして、ＰＯＲ判定部１４を介してバス１０に出力する。
【００３９】
ＰＯＲ判定部１４は、ＣＰＵ１１がメモリ１２に記憶されたパワーオンリセット判定プログラムを実行する際に内部信号Ｃのレベルを検出してバス１０に出力する。ここでは、図３に示すように、内部信号Ｂがネゲートされる時刻、すなわちＣＰＵ１１の起動時刻をｔ２とし、内部信号Ｃがネゲートされる時刻をｔ３とする。また、時刻ｔ３の直前の時刻をｔ２３、時刻ｔ３の直後の時刻をｔ３４とする。
【００４０】
時刻ｔ２においてＣＰＵ１１が起動すると、ＣＰＵ１１は、時刻ｔ２３においてタイマ１３からＣＰＵ１１に内部信号Ｄを出力させる。ＣＰＵ１１は、内部信号Ｄをトリガとして、ＰＯＲ判定部１４を介して内部信号Ｃのレベルを検出する。次に、ＣＰＵ１１は、時刻ｔ３４においてタイマ１３からＣＰＵ１１に内部信号Ｄを出力させる。ＣＰＵ１１は、内部信号Ｄをトリガとして、ＰＯＲ判定部１４を介して内部信号Ｃのレベルを検出する。内部信号Ｃのレベルが時刻ｔ２３においてＬｏｗレベル、時刻ｔ３４においてＨｉｇｈレベルであれば、ＣＰＵ１１は、ソフトウェアが正常なパワーオンリセットに基づき起動したと判断する。もし、上記条件が満たされていなければ、ＣＰＵ１１は、パワーオンリセットされずにプログラムが起動したと判断し、システムに異常や故障があったと推定できる。
【００４１】
なお、パワーオンリセット回路２ａまたはパワーオンリセット回路２ｂが出力するパワーオンリセット信号に、データ処理装置を確実にリセットさせられる時間幅があれば、第１ストレッチ回路４を省略しても良い。
【００４２】
スクラッチパッドレジスタ６は、本発明のレジスタに対応し、内部信号によって初期化されるように構成される。ＣＰＵ１１の起動後、ＣＰＵ１１はスクラッチパッドレジスタ６の値を初期値以外に書き換える。通常動作中に、パワーオンリセット回路２ａまたはパワーオンリセット回路２ｂが、誤動作によって、後段のストレッチ回路で検出されないパルス信号を出力した場合、スクラッチパッドレジスタ６の値は初期化される。したがって、ＣＰＵ１１は、スクラッチパッドレジスタ６の値に基づいて、パワーオンリセット回路が不用意な細いリセットパルスを出力するなどの誤動作を検出できる。
【００４３】
このように実施例１のデータ処理装置によれば、ＣＰＵ１１が内部信号Ｂに基づき起動してソフトウェアを動作させると、ＣＰＵ１１は、正常な第１パワーオンリセット信号によりＣＰＵ１１自身が起動してソフトウェアが動作したか否かを判定する。
【００４４】
即ち、正常な第１パワーオンリセット信号によりＣＰＵ１１が起動してソフトウェアが起動したか否かを判定することができるので、電子制御システムを機能安全規格に適合させることができる。
【００４５】
（実施例２）
実施例２に係るデータ処理装置は、論理ゲート２０とマルチプレクサ２１とを有し、１ビット幅のフリップフロップ回路８に代えて多ビットのセレクタ２２を有する点で、実施例１に係るデータ処理装置と異なる。
【００４６】
論理ゲート２０は、パワーオンリセット回路２ａ、２ｂの出力の論理和を取り、マルチプレクサ２１に出力するように構成される。
【００４７】
マルチプレクサ２１は、選択信号ｓ２が０のとき論理ゲート２０の出力信号を、選択信号ｓ２が１のときマルチプレクサ３の出力を選択するように構成される。
【００４８】
セレクタ２２は、フリップフロップ回路とデコーダ回路とで構成される。フリップフロップ回路は、例えば２ビット構成であり、そのうちの少なくとも上位ビットが電源投入時に０に初期化されるような物理構造を有する。フリップフロップ回路は、例えば図５に示すように、出力負荷のバランスを崩すように構成される。デコーダ回路の真理値表は、図６に示すような内容とする。セレクタ２２は、デコーダ回路の複数の選択信号ｓ０〜ｓ３を、それぞれマルチプレクサ１ａ、１ｂ、３、２１に出力する。
【００４９】
実施例２に係るデータ処理装置に電源印加時、フリップフロップ回路の２ビットのレベルが２進数で０ｘであれば、デコーダ回路の出力が０００ｘとなる。このとき論理ゲート２０の出力がシステムのリセットに使われる。ＣＰＵ１１がフリップフロップ回路を２進数で１０に書き換えると、パワーオンリセット回路２ａが電源電圧を監視するパワーオンリセット機能として使われ、パワーオンリセット回路２ｂが機能と特性を試験する対象として使われる。また、ＣＰＵ１１がフリップフロップ回路を２進数で１１に書き換えると、パワーオンリセット回路２ａが機能と特性を試験する対象として使われ、パワーオンリセット回路２ｂが電源電圧を監視するパワーオンリセット機能として使われる。
【００５０】
実施例２に係るデータ処理装置によれば、実施例１と同様の効果を得られる他、複数のパワーオンリセット回路２ａ、２ｂの出力の論理和をパワーオンリセット信号とする。即ち、いずれかのパワーオンリセット回路が故障した場合であっても、電子制御システムをリセットすることができるので、電子制御システムを機能安全規格に適合させることができる。また、パワーオンリセット回路の機能と特性との試験は、実施例１と同様に実施される。
【符号の説明】
【００５１】
１ａ，１ｂ，３  マルチプレクサ
２ａ，２ｂ  ＰＯＲ回路
３  マルチプレクサ
４  第１ストレッチ回路
５  第２ストレッチ回路
６  スクラッチパッドレジスタ
７  デジタル／アナログ変換回路（ＤＡＣ回路）
８  フリップフロップ回路（ＦＦ）
１０  バス
１１  ＣＰＵ
１２  メモリ
１３  タイマ
１４  ＰＯＲ（パワーオンリセット）判定部
１５  第１出力レベル判定回路
１６  第２出力レベル判定回路
１７  アナログ／デジタル変換回路
２０  論理ゲート
２１  マルチプレクサ
２２  セレクタ
【図１】
2020004031.tif 000003
【図２】
2020004031.tif 000004
【図３】
2020004031.tif 000005
【図４】
2020004031.tif 000006
【図５】
2020004031.tif 000007
【図６】
2020004031.tif 000008