(57)【要約】【課題】複雑な構成とせず、かつ面積効率良く、電源配線上のＩＲドロップを低減する。【解決手段】電圧供給源が接続される第１の電源配線と、前記第１の電源配線に接続された第２の電源配線と、前記第２の電源配線に接続される電圧被供給部と、を備え、前記第１の電源配線と前記第２の電源配線とは、前記第１の電源配線の任意の１点と、前記第２の電源配線の端部を除く任意の１点とを接続する接続点で接続される。【選択図】図１
2020004136.tif 000002
【特許請求の範囲】
【請求項１】
電圧供給源が接続される第１の電源配線と、
前記第１の電源配線に接続された第２の電源配線と、
前記第２の電源配線に接続される電圧被供給部と、
を備え、
前記第１の電源配線と前記第２の電源配線とは、前記第１の電源配線の任意の１点と、前記第２の電源配線の端部を除く任意の１点とを接続する接続点で接続される、
ことを特徴とする半導体集積回路。
【請求項２】
前記第１の電源配線と前記第２の電源配線との前記接続点は、
前記第２の電源配線の一端から前記接続点までの配線抵抗と前記第２の電源配線の一端から前記接続点まで流れる電流との積と、前記第２の電源配線の他端から前記接続点までの配線抵抗と前記第２の電源配線の他端から前記接続点まで流れる電流との積と、が等しい位置に配置される、
ことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第２の電源配線と、前記第２の電源配線に接続された前記電圧被供給部との組が、前記第１の電源配線に対して複数個接続される、
ことを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
前記電圧被供給部が接続されたそれぞれの前記第２の電源配線と、前記第１の電源配線との接続点は、それぞれの前記第２の電源配線において互いに異なる、
ことを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記電圧被供給部は、
前記第２の電源配線を介して電圧供給源から供給される電源電圧と、基準電流供給源から供給された基準電流とに応じてバイアス電圧を発生するバイアス発生部と、
前記第２の電源配線を介して供給された前記電源電圧と、前記バイアス発生部で発生した前記バイアス電圧とに応じて電流を流す複数の電流発生部と、
を備える、
ことを特徴とする請求項１ないし４の何れか一項に記載の半導体集積回路。
【請求項６】
前記バイアス発生部は、
前記第２の電源配線で発生するＩＲドロップの最大値と最小値との平均値をとる位置に配置される、
ことを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
前記バイアス発生部は、
前記接続点に配置される、
ことを特徴とする請求項５に記載の半導体集積回路。
【請求項８】
前記バイアス発生部は、
前記接続点以外の位置に配置される、
ことを特徴とする請求項５に記載の半導体集積回路。
【請求項９】
前記電流発生部が流す電流は、当該電流発生部を構成するトランジスタのサイズと前記バイアス発生部を構成するトランジスタのサイズとの比によって決まる、
ことを特徴とする請求項５に記載の半導体集積回路。
【請求項１０】
前記電流発生部および前記バイアス発生部をそれぞれカスコード接続回路によって構成する、
ことを特徴とする請求項５ないし９のいずれか一項に記載の半導体集積回路。
【請求項１１】
電源電圧を供給する電圧供給源と、
請求項１ないし１０のいずれか一項に記載の半導体集積回路と、
を備えることを特徴とする電源供給装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路および電源供給装置に関する。
【背景技術】
【０００２】
従来、電流値を容易に複製できる回路としてカレントミラー回路が知られている。カレントミラー回路は、オペアンプをはじめとした様々な回路に用いられる。
【０００３】
カレントミラー回路は、アナログ回路では数多く使用される。アナログ回路において電流値は、例えば、トランジスタのパラメータの１つであるｇｍ（相互コンダクタンス）を決定する重要なパラメータである。このため、精度良くカレントミラー回路を構成することが、アナログ回路全体の品質を向上させることにつながる。カレントミラー回路は、基準電流を受けるバイアス発生部において発生するＶｇｓ（Ｖｇ−Ｖｓ：ゲート電位−ソース電位）を他の１つあるいは複数のトランジスタに印加することによって電流を複製するものである。
【０００４】
電源配線あるいはＧＮＤ（接地電位）配線は、配線の抵抗（Ｒ）とその配線に流れる電流（Ｉ）のＩＲ積によって決まる電圧降下（ＩＲドロップ）を生じる。つまり、ＩＲドロップによって、トランジスタのソース電位Ｖｓが変動するため、カレントミラー回路を構成するトランジスタのＶｇｓもＩＲドロップに応じて変化する。トランジスタが流す電流は、しきい値電圧Ｖｔｈとの差の平方（Ｖｇｓ−Ｖｔｈ）２に比例する。このため、カレントミラー回路は、ＩＲドロップの分だけ、複製する電流値にズレを生じる。
【０００５】
上述のような電流ズレを低減するためには、配線抵抗を下げてＩＲドロップを低減する必要がある。
【０００６】
特許文献１には、電源配線における電源から電源被供給部までの電源電圧降下の最大値を低くする目的で、複数の電源被供給部までの電源配線を電源電圧降下量が等しくなるように配線抵抗を調整する形で配線を分岐する技術が開示されている。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、電源被供給部が多く存在するような回路において分岐を増やして配線抵抗を下げるためには、幅広の配線を引く必要があり、面積を増大させてしまうという問題がある。
【０００８】
本発明は、上記に鑑みてなされたものであって、複雑な構成とせず、かつ面積効率良く、電源配線上のＩＲドロップを低減することを目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決し、目的を達成するために、本発明は、電圧供給源が接続される第１の電源配線と、前記第１の電源配線に接続された第２の電源配線と、前記第２の電源配線に接続される電圧被供給部と、を備え、前記第１の電源配線と前記第２の電源配線とは、前記第１の電源配線の任意の１点と、前記第２の電源配線の端部を除く任意の１点とを接続する接続点で接続される、ことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、複雑な構成とせず、かつ面積効率良く、電源配線上のＩＲドロップを低減することができ、カレントミラー回路で複製する電流を精度良く供給することができる、という効果を奏する。
【図面の簡単な説明】
【００１１】
【図１】図１は、第１の実施の形態にかかるカレントミラー回路の構成を例示的に示す図である。
【図２】図２は、カレントミラー回路の構成に対するシミュレーション結果を示す図である。
【図３】図３は、従来のカレントミラー回路の構成を例示的に示す図である。
【図４】図４は、カレントミラー回路の構成に対するシミュレーション結果を示す図である。
【図５】図５は、第２の実施の形態にかかるカレントミラー回路の構成を例示的に示す図である。
【図６】図６は、カレントミラー回路の構成に対するシミュレーション結果を示す図である。
【図７】図７は、第３の実施の形態にかかるカレントミラー回路の構成を例示的に示す図である。
【図８】図８は、カレントミラー回路の構成に対するシミュレーション結果を示す図である。
【発明を実施するための形態】
【００１２】
以下に添付図面を参照して、半導体集積回路および電源供給装置の実施の形態を詳細に説明する。
【００１３】
（第１の実施の形態）
図１は、第１の実施の形態にかかるカレントミラー回路１００の構成を例示的に示す図である。図１に示すように、半導体集積回路であるカレントミラー回路１００は、基準電流供給源１１１と、電圧供給源１１０から電源電圧ＶＤＤが供給される第１の電源配線である電源配線１２０と、第２の電源配線であるローカル電源配線１２１と、バイアス配線１３０と、バイアス発生部であるバイアス発生トランジスタＭ１１と、電流発生部である電流源トランジスタＭ２−１〜Ｍ２−ｎ（ｎ：偶数）と、を有する。ローカル電源配線１２１は、バイアス発生トランジスタＭ１１および電流源トランジスタＭ２−１〜Ｍ２−ｎにソ−ス電位を供給する。図１に示すカレントミラー回路１００は、バイアス発生トランジスタＭ１１を中央に配置した例である。バイアス発生トランジスタＭ１１と電流源トランジスタＭ２−１〜Ｍ２−ｎは、電圧被供給部１５０を構成する。電圧被供給部１５０が流す電流は、電流源トランジスタＭ２−１〜Ｍ２−ｎのサイズとバイアス発生トランジスタＭ１１のサイズとの比によって決まる。バイアス発生トランジスタＭ１１と電流源トランジスタＭ２−１〜Ｍ２−ｎは、ＰｃｈＭＯＳトランジスタで構成されており、同じサイズである。カレントミラー回路１００と電圧供給源１１０とは、電源供給装置を構成する。
【００１４】
バイアス発生トランジスタＭ１１は、電圧供給源１１０から供給される電圧と、基準電流供給源１１１から供給される基準電流Ｉｒｅｆを受け、ソース電位Ｖｓと流れる電流Ｉｒｅｆに応じてバイアス電圧Ｖｂｉａｓを生成する。バイアス発生トランジスタＭ１１は、ローカル電源配線１２１の中央に配置される。
【００１５】
電流源トランジスタＭ２−１〜Ｍ２−ｎは、バイアス発生トンランジスタＭ１１が生成したバイアス電圧Ｖｂａｉｓをゲート電圧Ｖｇに受け、ローカル電源配線１２１上の電源電圧をソース電位Ｖｓに受け、その電位差Ｖｇｓに応じた電流を生成する。電流源トランジスタＭ２−１〜Ｍ２−ｎは、バイアス発生トランジスタＭ１１の左右に、均等に配置される。
【００１６】
図１に示すように、カレントミラー回路１００は、ローカル電源配線１２１の中央（バイアス発生トランジスタＭ１１）と、電源配線１２０とを、一点接続する。
【００１７】
なお、図１中では、ローカル電源配線１２１の中央（バイアス発生トランジスタＭ１１）と電源配線１２０とが接続されるが、配線抵抗Ｒと電源配線１２０に流れる電流ＩとによるＩＲ積を接続点から左右に求めたときに等しくなる点で接続されることが好ましい。なお、配線抵抗Ｒと電源配線１２０に流れる電流ＩとによるＩＲ積を接続点から左右に求めたときに厳密に等しくなる点である必要はなく、例えば±１０％の範囲内であればよい。また、接続点は、配線抵抗Ｒと電源配線１２０に流れる電流ＩとによるＩＲ積を接続点から左右に求めたときに等しくなる点が存在する電流源トランジスタ間の範囲であれば、いずれの位置でも許容可能である。また、図１においては説明の簡単のために、電流源トランジスタを偶数の例を示すが、奇数であっても差し支えない。
【００１８】
ここで、カレントミラー回路１００の構成に対するシミュレーション結果について説明する。なお、比較例として、従来のカレントミラー回路の構成に対するシミュレーション結果についても説明する。
【００１９】
図２はカレントミラー回路１００の構成に対するシミュレーション結果を示す図、図３は従来のカレントミラー回路２００の構成を例示的に示す図、図４はカレントミラー回路２００の構成に対するシミュレーション結果を示す図である。
【００２０】
図３に示すように、従来のカレントミラー回路２００は、電圧供給源１１０と、基準電流供給源１１１から供給される基準電流Ｉｒｅｆを受け、ソース電位Ｖｓと流れる電流Ｉｒｅｆに応じてバイアス電圧Ｖｂｉａｓを生成するバイアス発生トランジスタＭ１１と、バイアス発生トンランジスタＭ１１が生成したバイアス電圧Ｖｂａｉｓをゲート電圧Ｖｇに電源配線１２０上の電位をソース電位Ｖｓに受け、その電位差Ｖｇｓに応じた電流を生成する電流源トランジスタＭ２１〜Ｍ２ｎと、から構成される。
【００２１】
理想状態では、いかなる電流源トランジスタにおいてもＶｇおよびＶｓが一定であるため、Ｍ１１とＭ２１〜Ｍ２ｎのサイズが同じであれば、
Ｉｒｅｆ＝Ｉ１＝Ｉ２＝Ｉ３＝・・・＝Ｉｎ
となり、カレントミラー回路２００は、非常に簡単な構成で電流を複製することができる。
【００２２】
しかしながら、実際は、電源配線１２０は、配線抵抗Ｒと電源配線１２０に流れる電流ＩとのＩＲ積によって決まる電圧降下を生じるため、Ｉｒｅｆ,Ｉ１,Ｉ２,Ｉ３,・・・,Ｉｎは等しくならず、電圧降下の分だけ電流値にズレを生じる。
【００２３】
図４は、従来のカレントミラー回路２００の構成に対し、以下の条件でシミュレーションを行った結果を示すものである。
電源配線１２０の抵抗Ｒ：２Ω
電流源トランジスタの数ｎ：１２８個
基準電流Ｉｒｅｆ：３００μＡ
【００２４】
図４におけるＬ１は、電源配線１２０のＩＲドロップを示す。また、図４におけるＬ２は、電流源トランジスタＭ２１〜Ｍ２ｎがそれぞれ流す電流値を示す。
【００２５】
図４に示すように、従来のカレントミラー回路２００は、電源配線１２０のＩＲドロップにしたがって、電流源トランジスタＭ２１〜Ｍ２ｎがそれぞれ流す電流値が減少するため、電流値のズレが約８μＡも生じていることがわかる。
【００２６】
図２は、カレントミラー回路１００の構成に対し、以下の条件でシミュレーションを行った結果を示すものである。なお、電源配線１２０およびローカル電源配線１２１は、図３で用いた電源配線幅を２等分して使用したものとする。
電源配線１２０の抵抗Ｒ：４Ω
ローカル電源配線１２１の抵抗Ｒｌｏｃａｌ：４Ω
電流源トランジスタの数ｎ：１２８個
基準電流Ｉｒｅｆ：３００μＡ
【００２７】
カレントミラー回路１００の構成によれば、電流源トランジスタＭ２−１〜Ｍ２−ｎをローカル電源配線１２１の左右に分配できるため、１本の配線に流れる電流を左右に分割できる。また、カレントミラー回路１００の構成によれば、電源配線１２０に加えてローカル電源配線１２１が追加された分、図３に示す従来のカレントミラー回路２００の構成の場合と配線面積を同じにするのであれば、単位長さあたりの配線抵抗は倍になる。
【００２８】
すなわち、カレントミラー回路１００の構成によれば、ローカル電源配線１２１を設け、電流源トランジスタＭ２−１〜Ｍ２−ｎをローカル電源配線１２１の左右に分配したことにより、実質的に、配線抵抗を１／２、配線に流れる電流を１／２にできるため、ＩＲドロップを１／２に抑えることができる。
【００２９】
図２におけるＬ１は、電源配線１２０のＩＲドロップを示す。また、図２におけるＬ２は、バイアス発生トランジスタＭ１１を中央に配置した場合の電流源トランジスタＭ２−１〜Ｍ２−ｎがそれぞれ流す電流値を示す。図２におけるＬ３は、ローカル電源配線１２１のＩＲドロップを示す。
【００３０】
図４に示した従来のカレントミラー回路２００のシミュレーション結果に比べ、配線を２等分したことにより配線抵抗が上がっているため、電源配線１２０のＩＲドロップ自体は大きくなる。しかしながら、カレントミラー回路１００のバイアス発生トランジスタＭ１１は、ローカル電源配線１２１のＩＲドロップＬ３の凸の部分の電位を基準にバイアス電圧Ｖｂｉａｓを生成することにより、電流源トランジスタＭ２−１〜Ｍ２−ｎがそれぞれ流す電流値Ｌ２は、図２に示すようになる。
【００３１】
これにより、カレントミラー回路１００によれば、ローカル電源配線１２１の両端部でＩＲドロップを揃えて、最もＩＲドロップの差が小さくなる点で接続を行うことにより、ローカル電源配線１２１上のＩＲドロップを低減できるため、図４に示した従来のカレントミラー回路２００のシミュレーション結果で約８μＡあった電流ズレを約４μＡまで低減できる。
【００３２】
このように本実施の形態によれば、複雑な構成とせず、かつ面積効率良く、電源配線上のＩＲドロップを低減することができ、カレントミラー回路１００で複製する電流を精度良く供給することができる。
【００３３】
（第２の実施の形態）
次に、第２の実施の形態について説明する。
【００３４】
第１の実施の形態ではバイアス発生トランジスタＭ１１をローカル電源配線１２１の中央に配置させたが、第２の実施の形態は、バイアス発生トランジスタＭ１１をローカル電源配線１２１の中央以外に配置させた点で異なるものである。以下、第２の実施の形態の説明では、第１の実施の形態と同一部分の説明については省略し、第１の実施の形態と異なる箇所について説明する。
【００３５】
図５は、第２の実施の形態にかかるカレントミラー回路３００の構成を例示的に示す図である。図５に示すように、第２の実施の形態にかかるカレントミラー回路３００は、第１の実施の形態にかかるカレントミラー回路１００の回路構成に対し、バイアス発生トランジスタＭ１１を、電源配線１２０とローカル電源配線１２１との接続点よりも図５における左側に配置した例である。
【００３６】
具体的には、バイアス発生トランジスタＭ１１は、ローカル電源配線１２１のＩＲドロップの中央付近に配置され、電圧供給を受ける。より詳細には、ローカル電源配線１２１上のＩＲドロップが、Ｍａｘ＝９５ｍｖ，Ｍｉｎ＝７７ｍｖの値をとるものとする。このとき、バイアス発生トランジスタＭ１１は、平均値８６ｍｖ付近の値をとる配線位置に配置され、電圧供給を受ける。このようにソース電位Ｖｓの誤差をプラス方向とマイナス方向に持たせることで、基準電流に対して、複製される電流のズレの絶対値を最小に抑えることができる。なお、厳密にローカル電源配線１２１で発生するＩＲドロップの最大値と最小値との平均値をとる位置である必要はなく、例えば±１０％の範囲内であればよい。また、バイアス発生トランジスタＭ１１の位置は、ＩＲドロップの最大値と最小値との平均値をとる位置が存在する電流源トランジスタ間の範囲であれば、いずれの位置でも許容可能である。
【００３７】
なお、バイアス発生トランジスタＭ１１は、電圧供給源１１０の電位からＩＲドロップで８６ｍｖ降下した電圧の供給を受けることが最も重要である。そのため、バイアス発生トランジスタＭ１１の配置は別段どこでも良いが、電源配線１２０の引き回しが必要になるため、平均値８６ｍｖ付近の値をとる配線位置の近傍に配置されることが望ましい。
【００３８】
なお、第２の実施の形態にかかるカレントミラー回路３００では、図５に示すように、バイアス発生トランジスタＭ１１を電源配線１２０とローカル電源配線１２１との接続点よりも左側に配置した例を示すが、これに限るものではなく、ローカル電源配線１２１のＩＲドロップの中央付近であればよく、例えば、バイアス発生トランジスタＭ１１を電源配線１２０とローカル電源配線１２１との接続点より右側に配置してもよい。
【００３９】
ここで、図６はカレントミラー回路３００の構成に対するシミュレーション結果を示す図である。図６は、カレントミラー回路３００の構成に対し、以下の条件でシミュレーションを行った結果を示すものである。なお、電源配線１２０およびローカル電源配線１２１は、図３で用いた電源配線幅を２等分して使用したものとする。
電源配線１２０の抵抗Ｒ：４Ω
ローカル電源配線１２１の抵抗Ｒｌｏｃａｌ：４Ω
電流源トランジスタの数ｎ：１２８個
基準電流Ｉｒｅｆ：３００μＡ
【００４０】
なお、トランジスタが流す電流は、しきい値電圧Ｖｔｈとの差の平方（Ｖｇｓ−Ｖｔｈ）２に比例する。バイアス発生トランジスタＭ１１が発生するバイアス電圧Ｖｂｉａｓ（ゲート電位Ｖｇ）は一定、かつ、ばらつきやバックバイアス効果などを無視すれば、しきい値電圧Ｖｔｈは一定である。
【００４１】
カレントミラー回路３００の構成によれば、バイアス発生トランジスタＭ１１に供給される電源電圧（ソース電位Ｖｓ）と、電流源トランジスタＭ２−１〜Ｍ２−ｎにそれぞれ供給されるＶｓとのズレの絶対値を小さくすることができるので、電流複製の狙いの電流値Ｉｒｅｆからの電流のズレを小さくすることができる。本実施の形態では、電流源トランジスタＭ２−１〜Ｍ２−ｎにそれぞれ供給されるＶｓのズレは、バイアス発生トランジスタＭ１１に供給されるＶｓに対して±９ｍｖである。
【００４２】
図６におけるＬ１は、電源配線１２０のＩＲドロップを示す。また、図６におけるＬ２は、バイアス発生トランジスタＭ１１をローカル電源配線１２１のＩＲドロップの中央に配置した場合の電流源トランジスタＭ２−１〜Ｍ２−ｎがそれぞれ流す電流値を示す。図６におけるＬ３は、ローカル電源配線１２１のＩＲドロップを示す。
【００４３】
カレントミラー回路３００によれば、図２に示したカレントミラー回路１００のシミュレーション結果において、基準電流値Ｉｒｅｆ＝３００μＡに対する電流源トランジスタＭ２−１〜Ｍ２−ｎがそれぞれ流す電流値とのズレの最大値が約４μＡであったのに対し、図６においては約２μＡまで低減されていることがわかる。この効果は、図４に示した従来のカレントミラー回路２００にも適用できる。
【００４４】
このように本実施の形態によれば、複雑な構成とせず、かつ面積効率良く、電源配線上のＩＲドロップを低減することができ、カレントミラー回路３００で複製する電流を精度良く供給することができる。
【００４５】
（第３の実施の形態）
次に、第３の実施の形態について説明する。
【００４６】
第３の実施の形態は、ローカル電源配線を４箇所配置した点で、第１の実施の形態とは異なるものである。以下、第３の実施の形態の説明では、第１の実施の形態と同一部分の説明については省略し、第１の実施の形態と異なる箇所について説明する。
【００４７】
図７は、第３の実施の形態にかかるカレントミラー回路４００の構成を例示的に示す図である。図７に示すように、第３の実施の形態にかかるカレントミラー回路４００は、電圧供給源１１０に接続された電源配線１２０と、基準電流供給源１１１〜１１４と、基準電流供給源１１１〜１１４にそれぞれ接続されて電源配線１２０の局所から１点接続されたローカル電源配線１２１〜１２４と、を備える。カレントミラー回路４００は、電源配線１２０の任意の位置とローカル電源配線１２１〜１２４の各々中央付近とで接続する。
【００４８】
カレントミラー回路４００は、ローカル電源配線１２１〜１２４の各々中央付近に、バイアス生成トランジスタＭ１１〜Ｍ１４を配置する。バイアス生成トランジスタＭ１１〜Ｍ１４は、供給される電源電圧（ソース電位Ｖｓ）、電流値に応じてバイアス電圧を生成する。バイアス電圧は、バイアス配線１３１〜１３４を介して各々の電流源トランジスタＭのゲートに供給される。
【００４９】
電流源トランジスタＭは、バイアス電圧を受け、電源電圧とゲート電位の差分（Ｖｇｓ）に応じた電流を生成する。
【００５０】
ところで、電源電圧がＩＲドロップで変化すると、実際のところ、バイアス発生トランジスタＭ１１〜Ｍ１４のＶｇｓがそれぞれ異なるため、複製される電流が微妙に異なる。つまり、バイアス発生トランジスタＭ１１〜Ｍ１４の最適な配置位置は、配線接続点に対して変わることになる。そこで、本実施の形態のカレントミラー回路４００においては、それぞれのローカル電源配線１２１〜１２４と電源配線１２０との接続点は、それぞれのローカル電源配線１２１〜１２４において互いに異なるものとなっている。
【００５１】
ここで、バイアス電圧は、バイアス配線１３１〜１３４上で各々一定である。一方、電源電圧は、ローカル電源配線１２１〜１２４に流れる電流とローカル電源配線１２１〜１２４の抵抗によってＩＲドロップが生じ、場所によって電位が異なる。
【００５２】
しかしながら、カレントミラー回路４００の構成にすることで、ローカル電源配線１２１〜１２４に電流源トランジスタＭを分配し、さらに流れる電流をローカル電源配線１２１〜１２４各々の左右に分割できるため、ローカル電源配線１２１〜１２４上のＩＲドロップを大幅に低減することができる。
【００５３】
また、構成上、カレントミラー回路４００を構成するトランジスタが飽和動作する範囲内であれば、電源配線１２０の配線抵抗は小さくある必要はないため、全体として配線幅を縮小でき、面積を縮小することができる。
【００５４】
ここで、図８はカレントミラー回路４００の構成に対するシミュレーション結果を示す図である。図８は、カレントミラー回路４００の構成に対し、以下の条件でシミュレーションを行った結果を示すものである。なお、電源配線１２０およびローカル電源配線１２１〜１２４は、図３で用いた電源配線１２０はそのまま使用し、ローカル電源配線１２１を長手方向に４等分して使用したものとする。
電源配線１２０の抵抗Ｒ：４Ω
ローカル電源配線１２１〜１２４の抵抗Ｒｌｏｃａｌ：１Ω
電流源トランジスタの数ｎ：１２８個
１つのローカル電源配線辺りの電流源トランジスタの数：３２個
基準電流Ｉｒｅｆ：３００μＡ
【００５５】
図８におけるＬ１は、電源配線１２０のＩＲドロップを示す。図８におけるＬ２は、バイアス発生トランジスタＭ１１〜Ｍ１４をローカル電源配線１２１〜１２４の中央に配置した場合の電流源トランジスタＭがそれぞれ流す電流値を示す。図８におけるＬ３は、ローカル電源配線１２１のＩＲドロップを、Ｌ４はローカル電源配線１２２のＩＲドロップを、Ｌ５はローカル電源配線１２３のＩＲドロップを、Ｌ６はローカル電源配線１２４のＩＲドロップをそれぞれ示す。
【００５６】
カレントミラー回路４００の構成によれば、電源配線１２０のＩＲドロップは大きいが、バイアス発生トランジスタＭ１１〜Ｍ１４が各々ローカル電源配線１２１〜１２４の中央の電源電圧を基準にバイアス電圧を発生させる。また、カレントミラー回路４００の構成によれば、電流源トランジスタＭを分配したことで、ローカル電源配線１２１〜１２４上のＩＲドロップが低減されているため、電流ズレを非常に小さく抑えることが可能となっている。
【００５７】
このように本実施の形態によれば、複雑な構成とせず、かつ面積効率良く、電源配線上のＩＲドロップを低減することができ、カレントミラー回路４００で複製する電流を精度良く供給することができる。
【００５８】
なお、各実施の形態においては、カレントミラー回路をＰｃｈＭＯＳトランジスタで構成した例を示したが、これに限るものではなく、ＮｃｈＭＯＳトランジスタやバイポーラトランジスタなど、種々のトランジスタ、能動素子、受動素子で構成されてもよい。
【００５９】
また、各実施の形態におけるカレントミラー回路について、電流源トランジスタおよびバイアス発生トランジスタをそれぞれカスコード接続回路によって構成するようにしてもよい。これにより、更に精度を向上させることができる。
【符号の説明】
【００６０】
１００，３００，４００    半導体集積回路
１１０      電圧供給源
１２０      第１の電源配線
１２１      第２の電源配線
１５０      電圧被供給部
Ｍ１１      バイアス発生部
Ｍ２−１〜Ｍ２−ｎ，Ｍ    電流発生部
【先行技術文献】
【特許文献】
【００６１】
【特許文献１】特開２００６−３１３７６５号公報
【図１】
2020004136.tif 000003
【図２】
2020004136.tif 000004
【図３】
2020004136.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【手続補正書】
【提出日】平成30年7月27日(2018.7.27)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
なお、バイアス発生トランジスタＭ１１は、電圧供給源１１０の電位からＩＲドロップで８６ｍｖ降下した電圧の供給を受けることが最も重要である。そのため、バイアス発生トランジスタＭ１１の配置は別段どこでも良いが、ローカル電源配線１２１の引き回しが必要になるため、平均値８６ｍｖ付近の値をとる配線位置の近傍に配置されることが望ましい。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
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【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正の内容】
【図３】
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【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正の内容】
【図５】
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【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正の内容】
【図７】
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