(57)【要約】【課題】デコード時のコード飛びを防止する。【解決手段】デジタルコードデータを下位ビットとしてラッチする下位ビットラッチ部（６３）と、基準クロックに対応した制御信号の片方または両方のエッジをカウントし、かつ、比較器（６２）の出力が反転したことをトリガとして、上位ビットのカウントを停止する上位ビットカウンタ部（６４）と、下位ビットデコード信号をラッチする下位ビットデコード信号ラッチ部（６５）と、信号処理部（８）と、を備えている。【選択図】図１
2020028116.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つの列または少なくとも１つの単位画素ごとに配置され、入力されたアナログ信号をデジタル信号に変換し、
前記アナログ信号の電圧と、基準クロックに対応して電圧値が変化する参照電圧とを比較する比較器と、
前記比較器の出力が反転したことをトリガとして、前記基準クロックに対応したデジタルコードを下位ビットとしてラッチする下位ビットラッチ部と、
前記基準クロックに対応した制御信号の片方または両方のエッジをカウントし、かつ、前記比較器の出力が反転したことをトリガとして、上位ビットのカウントを停止する上位ビットカウンタ部と、を備えたアナログデジタル変換器であって、
前記基準クロックに対応した下位ビットデコード信号をラッチする下位ビットデコード信号ラッチ部と、
ラッチした前記下位ビットデコード信号の値と、前記上位ビットのうちの最下位ビットの値と、を比較してコード飛びを検知し、検知したコード飛びを補正する信号処理部と、を備えていることを特徴とするアナログデジタル変換器。
【請求項２】
前記信号処理部は、前記下位ビットデコード信号の値と前記最下位ビットの値とが異なる場合に、前記コード飛びを検知し、検知したコード飛びを補正することを特徴とする請求項１に記載のアナログデジタル変換器。
【請求項３】
前記信号処理部は、前記下位ビットデコード信号の値と前記最下位ビットの値とが同じ場合に、前記コード飛びを検知し、検知したコード飛びを補正することを特徴とする請求項１に記載のアナログデジタル変換器。
【請求項４】
入射光をアナログ信号に変換する画素部と、
前記アナログ信号をデジタル信号に変換する請求項１から３までの何れか１項に記載のアナログデジタル変換器と、
前記アナログ信号を前記画素部から前記アナログデジタル変換器に転送するための垂直信号線とを備えていることを特徴とする固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサなどの固体撮像素子に搭載され得るアナログデジタル変換器、およびそれを備えた固体撮像素子に関する。
【背景技術】
【０００２】
従来のＣＭＯＳイメージセンサは、行列状に配置された画素ごとに、浮遊拡散層およびアンプを有する。ＣＭＯＳイメージセンサの出力は、画素配列の中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。列方向に読み出された出力は、列ごとにアナログデジタル変換器にてデジタル信号に変換される。
【０００３】
列並列出力型のＣＭＯＳイメージセンサに搭載されるアナログデジタル変換器について、従来、さまざまな構成ものが提案されている。中でも、初期状態と信号蓄積後の２つのデータをそれぞれアナログデジタル変換し、それぞれを減算処理（デジタルＣＤＳ）することによって、低ノイズ特性を実現した構成のアナログデジタル変換器が主流である。例えば特許文献１には、上位ビットと下位ビットとで回路構成を変えることによって、消費電流および回路面積の最適化を図る手法が開示されている。
【０００４】
図１５は、特許文献１に開示される従来のアナログデジタル変換器が搭載された固体撮像素子１０１の構成例を示すブロック図である。この図に示すように、固体撮像素子１０１は、画素部１０２、行選択回路１０３、参照電圧生成部１０４、カウンタ生成部１０５、アナログデジタル変換部（ＡＤＣ部）１０６、列選択回路１０７、および信号処理部１０８を備えている。画素部１０２は、複数の単位画素１２１を備えている。ＡＤＣ部１０６は、複数のアナログデジタル変換器（ＡＤＣ）１６１を備えている。それぞれのＡＤＣ１６１は、比較器１６２、下位ビットラッチ部１６３、および上位ビットカウンタ部１６４を備えている。
【０００５】
行選択回路１０３は、画素部２内の複数の行のうちいずれか１行分の単位画素１２１を選択する。選択された１行分の単位画素１２１は、入射光をアナログ信号に変換し、対応する垂直信号線１２２を通じて、対応するＡＤＣ部１０６にアナログ信号を転送する。
【０００６】
参照電圧生成部１０４は、基準クロックに基づいて変動する参照電圧を生成する。比較器１６２は、入力されたアナログ信号電圧と、参照電圧と比較し、参照電圧がアナログ信号電圧を上回った時点で、出力信号を反転させる。カウンタ生成部１０５は、カウンタデータ１５１を生成する。下位ビットラッチ部１６３は、比較器１６２の出力信号が反転する時点をトリガとして、カウンタデータ１５１をラッチする。下位ビットラッチ部１６３は、キャリー信号１６５を生成する。上位ビットカウンタ部１６４は、キャリー信号１６５に応答して上位ビットをカウントする。
【０００７】
このように、図１５に示す従来の固体撮像素子１０１は、データ遷移の多い下位ビットをカウントせず、カウント生成部１０５によって生成されたカウントデータ１５１をラッチする。これにより低消費電流化を実現することができる。さらに、上位ビットをバイナリカウンタとすることによって、即時に減算処理を実施できるので、固体撮像素子１０１の回路規模を縮小することができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１１−２３４３２６号公報（２０１１年１１月１７日公開）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記従来技術では、カウンタ停止信号が入力された後、実際にカウンタが停止してデータが確定するまでの遅延時間が上位ビットカウンタと下位ビットカウンタとの回路構成の違いやレイアウト配置の違い等により差が生じる。これにより、下位ビットから上位ビットへ桁上がりが発生する境界のタイミングでカウンタ停止信号が入力された場合、上位ビットと下位ビットで差が発生し、デコード時にコード飛びが発生してしまうという問題点があった。
【００１０】
本発明の一態様は、上記の問題点に鑑みて為されたものであり、デコード時のコード飛びを防止することができるアナログデジタル変換器などを実現することを目的とする。
【課題を解決するための手段】
【００１１】
（１）本発明の一実施形態は、少なくとも１つの列または少なくとも１つの単位画素ごとに配置され、入力されたアナログ信号をデジタル信号に変換し、前記アナログ信号の電圧と、基準クロックに対応して電圧値が変化する参照電圧とを比較する比較器と、前記比較器の出力が反転したことをトリガとして、前記基準クロックに対応したデジタルコードデータを下位ビットとしてラッチする下位ビットラッチ部と、前記基準クロックに対応した制御信号の片方または両方のエッジをカウントし、かつ、前記比較器の出力が反転したことをトリガとして、上位ビットのカウントを停止する上位ビットカウンタ部と、を備えたアナログデジタル変換器であって、前記基準クロックに対応した下位ビットデコード信号をラッチする下位ビットデコード信号ラッチ部と、ラッチした前記下位ビットデコード信号の値と、前記上位ビットのうちの最下位ビットの値と、を比較してコード飛びを検知し、検知したコード飛びを補正する信号処理部と、を備えているアナログデジタル変換器。
【００１２】
（２）また、本発明のある実施形態は、上記（１）の構成に加え、前記信号処理部は、前記下位ビットデコード信号の値と前記最下位ビットの値とが異なる場合に、前記コード飛びを検知し、検知したコード飛びを補正するアナログデジタル変換器。
【００１３】
（３）また、本発明のある実施形態は、上記（１）の構成に加え、前記信号処理部は、前記下位ビットデコード信号の値と前記最下位ビットの値とが同じ場合に、前記コード飛びを検知し、検知したコード飛びを補正するアナログデジタル変換器。
【００１４】
（４）また、本発明のある実施形態は、入射光をアナログ信号に変換する画素部と、前記アナログ信号をデジタル信号に変換する上記（１）〜（３）のいずれかのアナログデジタル変換器と、前記アナログ信号を前記画素部から前記アナログデジタル変換器に転送するための垂直信号線とを備えている固体撮像素子。
【発明の効果】
【００１５】
本発明の一態様によれば、デコード時のコード飛びを防止することができるという効果を奏する。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態に係るアナログデジタル変換器が搭載された固体撮像素子の構成例を示すブロック図である。
【図２】上記アナログデジタル変換器の動作の概要を説明するための図である。
【図３】（ａ）は、本発明の実施形態１に係るアナログデジタル変換器の処理の流れを示す模式図であり、（ｂ）は、（ａ）におけるコード飛びを判定する具体的な方法を説明するための図である。
【図４】上記アナログデジタル変換器に関し、コード飛びを補正する具体的な方法を説明するための図である。
【図５】本発明の一実施形態に係る固体撮像素子の変形例の構成を示すブロック図である。
【図６】上記アナログデジタル変換器の動作の概要を説明するための図である。
【図７】（ａ）は、本発明の実施形態２に係るアナログデジタル変換器の処理の流れを示す模式図であり、（ｂ）は、（ａ）におけるコード飛びを判定する具体的な方法を説明するための図である。
【図８】上記アナログデジタル変換器に関し、コード飛びを補正する具体的な方法を説明するための図である。
【図９】上位ビットカウンタおよび下位ビットカウンタにおいて、遅延が発生しない場合における、（ｉ）デコード期待値の推移、（ｉｉ）デコード理論値の推移、および（ｉｉｉ）デコード期待値とデコード理論値との差の推移についての一例を示す表である。
【図１０】図９におけるデコード期待値とデコード理論値との関係を示すグラフである。
【図１１】上位ビットカウンタが下位ビットカウンタに対して遅延する場合における、（ｉ）デコード期待値の推移、（ｉｉ）デコード理論値の推移、および（ｉｉｉ）デコード期待値とデコード理論値との差の推移についての一例を示す表である。
【図１２】図１１の表に示されたデコード期待値とデコード理論値との関係を示すグラフである。
【図１３】下位ビットカウンタが上位ビットカウンタに対して遅延する場合における、（ｉ）デコード期待値の推移、（ｉｉ）デコード理論値の推移、および（ｉｉｉ）デコード期待値とデコード理論値との差の推移についての一例を示す表である。
【図１４】図１３におけるデコード期待値とデコード理論値との関係を示すグラフである。
【図１５】従来のアナログデジタル変換器が搭載された固体撮像素子の構成例を示すブロック図である。
【発明を実施するための形態】
【００１７】
〔実施形態１〕
以下に、本発明の一実施形態における、デコード時のコード飛びを防止するアナログデジタル変換器の概要について、図１から図６、および図９から図１２を用いて説明する。なお、本発明に係るアナログデジタル変換器は、デジタルＣＤＳ型のアナログデジタル変換器を例に挙げ説明する。しかし、デジタルＣＤＳ型のアナログデジタル変換器に限定されず、上位ビットカウンタおよび下位ビットカウンタを備えたアナログデジタル変換器であれば制限なく適用できる。なお、上位ビットカウンタは、バイナリデータを表示する場合を説明する。
【００１８】
[固体撮像素子１の構成]
図１は、本発明の一実施形態に係るアナログデジタル変換器が搭載された固体撮像素子１の構成例を示すブロック図である。この図に示すように、固体撮像素子１は、画素部２、行選択回路３、参照電圧生成部４、カウンタ生成部５、アナログデジタル変換部（以降、ＡＤＣ部とも称する）６、列選択回路７、センサアンプ７２および信号処理部８を備えている。画素部２は、マトリックス状に配置される複数の単位画素２１を備えている。
【００１９】
行選択回路３は、いずれか１行分の単位画素を選択するための選択信号を画素部２に出力する。選択信号が入力されたそれぞれの単位画素２１は、入射光をアナログ信号に変換し、対応する垂直信号線２２を通じて対応する後述するＡＤＣ部６にアナログ信号を転送する。
【００２０】
参照電圧生成部４は、一種のデジタルアナログ変換器であり、基準クロックに基づいて電圧値が変化する電流を生成する。
【００２１】
カウンタ生成部５は、後述するＡＤＣ６１に対応して配置される。カウンタ生成部５は、いずれもが基準クロックに対応した後述する下位ビットカウンタ用のデジタルコード、後述する上位ビットカウンタ用のデジタルコード、および上位ビットカウンタを制御するクロックを生成し、それらを後述する下位ビットラッチ部６３、上位ビットカウンタ部６４、および下位ビットデコード信号ラッチ部６５に出力する。
【００２２】
なお、本実施形態において下位ビットカウンタは、入力されたカウントデータの内、最下位ビットから特定のビットまでをカウントするカウンタであり、カウントするビット数に制限はない。また、本実施形態において上位ビットカウンタは、入力されたカウントデータの内、下位ビットカウンタでカウントされないビットをカウントするカウンタである。具体的には、入力されたカウントデータが１３ビットであり、下位ビットカウンタにて、最下位ビットから５ビットをカウントした場合では、上位ビットカウンタは、残りの８ビットをカウントするカウンタである。
【００２３】
（ＡＤＣ部）
ＡＤＣ部６は、複数のアナログデジタル変換器（ＡＤＣ）６１を備えている。それぞれのＡＤＣ６１は、比較器６２、下位ビットラッチ部６３、上位ビットカウンタ部６４、および下位ビットデコード信号ラッチ部６５を備えている。
【００２４】
それぞれのＡＤＣ６１は、入力されたアナログ信号をデジタル信号に変換し、下位ビットラッチ部６３、上位ビットカウンタ部６４および下位ビットデコード信号ラッチ部６５のそれぞれの出力を信号処理部８に送信する。図１に示す固体撮像素子１では、それぞれのＡＤＣ６１が画素部２の１つの列ごとに配置されている。
【００２５】
しかし、ＡＤＣ６１の配置はこれに限られない。ＡＤＣ６１は、少なくとも１つの列ごとまたは少なくとも１つの単位画素２１ごとに配置されることもできる。言い換えれば、ＡＤＣ６１は、１つの単位画素２１ごと、または複数の単位画素２１ごとに、配置されることができ、個々のＡＤＣ６１に対応する複数の単位画素２１は、すべての単位画素２１から選択される任意の数の単位画素２１の組合せでもよい。
【００２６】
比較器６２は、入力されたアナログ信号電圧と、参照電圧とを比較し、参照電圧がアナログ信号電圧を上回った時点で、出力信号を反転させる。下位ビットラッチ部６３は、比較器６２の出力が反転する時点をトリガとして、カウンタデータの内、下位ビットに対応したデジタルデータを下位ビットとしてラッチする。下位ビットデコード信号ラッチ部６５は、比較器６２の出力が反転する時点をトリガとして、上位ビットカウンタの最下位ビットと同じタイミングで反転するクロック信号を下位ビットデコード信号としてラッチする。上位ビットカウンタ部６４は、上位ビットカウンタクロック（ＣＮＴ信号；制御信号）５３の片方または両方のエッジをカウントし、かつ、比較器６２の出力が反転したことをトリガとして、上記上位ビットカウンタクロックのカウントを停止する。
【００２７】
列選択回路７は、複数の列のうちいずれかの一列に含まれるいずれかの単位画素２１を選択する。信号処理部８は、水平信号線を通じて信号処理部８に転送されたデータを信号処理する。図１に示す例では、列選択回路７は、少なくとも１つのＡＤＣ６１を選択する回路である。仮にＡＤＣ６１を１つの単位画素２１ごとに配置した場合、１つの単位画素２１を個別に選択する画素選択回路が、列選択回路７の代わりに設けられる。
【００２８】
[デジタルＣＤＳ型のアナログデジタル変換器の動作の概要]
図２を参照して、デジタルＣＤＳ型のアナログデジタル変換器の動作の概要について説明する。ＡＤＣ６１は、２回アナログデジタル変換（アナログデジタル変換をＡＤ変換とも称する）を行う。１回目のアナログデジタル変換は、初期状態のデータをアナログデジタル変換する。この動作をReset Read＆ADと称する。また、２回目のアナログデジタル変換は、信号蓄積後のデータをアナログデジタル変換する。この動作をSignal Read＆ADと称する。
【００２９】
具体的にアナログデジタル変換について説明すれば以下の通りとなる。まず、反転した比較器６２の出力が再度反転する（換言すれば、比較器６２が反転していない信号を出力する）ことをトリガとして、信号線をクランプ制御する信号を出力する。それにより、画素信号にアナログデジタル変換を実施する。そして、画素信号をアナログデジタル変換し、参照電圧生成部４にて生成されたデータの数等をカウントする。その後、比較器６２の出力が反転することをトリガとして、カウントを停止する。
【００３０】
次に、反転した比較器６２の出力が再度反転することをトリガとして、２回目のアナログデジタル変換を実施する。なお、２回目のアナログデジタル変換は１回目のアナログデジタル変換と同様に行うことができる。
【００３１】
このようにしてカウントした値は、カウント開始前の値をＤｉ、１回目のアナログデジタル変換を実施した際にカウントの増加した値をＤｒ、２回目のアナログデジタル変換を実施した際にカウントの増加した値をＤｓとすると、「Ｄｉ＋Ｄｓ−Ｄｒ−１」となる。
【００３２】
[コード飛びの判定方法]
次に、上位ビットカウンタおよび下位ビットカウンタで構成されるハイブリッドカウンタ構成のＡＤＣ６１において、コード飛びの判定方法について、図３の（ａ）および図３の（ｂ）を用いて説明する。図３の（ａ）は、本発明の実施形態１に係る、８ビットの上位ビットカウンタおよび５ビットの下位ビットカウンタで構成される１３ビットのハイブリッドカウンタ構成を有したＡＤＣ６１における処理の流れを示す模式図である。図３の（ｂ）は、コード飛びの判定の具体例を示す図である。
【００３３】
図３の（ａ）に示すように、下位ビットカウンタは、最下位ビットから５ビットをラッチする下位ビットラッチ部６３を備える。そして、下位ビットカウンタは、グレイコード（デジタルコード）を表示する。さらに下位ビットラッチ部６３にて下位ビットカウンタをラッチする際に、下位ビットデコード信号ラッチ部６５にて上位ビットカウンタの最下位ビットと同じタイミングで反転するクロック信号を下位ビットデコード信号としてラッチする。なお、最下位ビットのみラッチするのではなく、上位ビットカウンタを全てラッチしてもよい。
【００３４】
また、上位ビットカウンタは、下位ビットカウンタがラッチ等を行わない８ビットをＵＰＵＰカウンタ回路でカウントする上位ビットカウンタ部６４を備える。そして、上位ビットカウンタは、バイナリコード（デジタルコード）を表示する。なお、上位ビットカウンタにて、カウントデータを停止する信号が伝達された際の最下位ビットをラッチするラッチ回路を備えてもよい。
【００３５】
また、上位ビットカウンタおよび下位ビットカウンタにおけるビット数は、特に限定されず、上位ビットカウンタおよび下位ビットカウンタそれぞれのビット数を適宜変更することができる。
【００３６】
コンパレータから発せられた停止信号が、下位ビットカウンタおよび上位ビットカウンタに同時に伝達された場合では、図９および図１０に示すようにデコード期待値とデコード理論値とに差は発生しない。しかし、図３の（ａ）に示すように、コンパレータから発せられた停止信号等が、下位ビットカウンタに伝達された後、上位ビットカウンタに伝達された場合では、上位ビットカウンタは、下位ビットカウンタに比べて停止信号が伝達されるタイミングが遅くなる。
【００３７】
さらに、下位ビットカウンタと上位ビットカウンタとの構成が異なることに起因して、停止信号が伝達された後、データが確定するまでの遅延時間に差が生じる。なお、デコード期待値はアナログデジタル変換前のカウント値を示し、デコード理論値はアナログデジタル変換後のカウント値を示す。そして、デコード期待値とデコード理論値との差（図面では、単に「（差）」と称する）は、デコード理論値からデコード期待値を減じた値を示す。
【００３８】
上述のような下位ビットカウンタ、および上位ビットカウンタを組み合わせたハイブリットカウンタ構成では、信号が伝達されるまでに要する時間および処理が終了するまでに要する時間が異なることに起因して、下位ビットカウンタと上位ビットカウンタとで異なるカウントデータが選択されることによりコード飛びが発生する虞がある。
【００３９】
そこで、下位ビットデコード信号ラッチ部６５にてラッチした下位ビットデコード信号と、上位ビットカウンタ部６４にてカウントしたデータの最下位ビットと、を比較することによりコード飛びの発生の有無を判定できる。
【００４０】
具体的なコード飛びの発生の有無の判定は図３の（ｂ）を用いて説明する。下位ビットカウンタに表示される５ビットの内、最上位ビットをＧＣＯ〔４〕とし、上述した最上位ビットの一つ下のビットをＧＣＯ〔３〕とする。そして、上位ビットカウンタの最下位ビットと同じタイミングで反転するクロック信号を下位ビットデコード信号としてラッチした信号をＧＣＯＤＥＣとする。
【００４１】
また、上位ビットカウンタに表示されるビットの内、最下位ビットをＢＣＯ〔０〕とし、上述した最下位ビットの一つ上のビットをＢＣＯ〔１〕とする。そして、カウントを停止する信号（下位ビットカウンタでは「ＬＡＴ＿ＩＮ」に該当、上位ビットカウンタでは「ＵＰＣＮＴ＿ＩＮ」に該当）が、上位ビットカウンタおよび下位ビットカウンタに伝達された場合について考える。なお、上述したカウントを停止する信号は、ラッチ回路ではラッチ信号であり、ＵＰＵＰカウンタ回路ではカウント停止信号である。
【００４２】
図３の（ｂ）に示すように下位ビットカウンタおよび上位ビットカウンタにてカウントデータが確定するタイミングに差が生じる。
【００４３】
下位ビットカウンタにカウントを停止する信号が伝達された際の（ＧＣＯＤＥＣ、ＧＣＯ〔４〕、ＧＣＯ〔３〕）のカウントデータは、（０、１、０）となる。そこで、下位ビットラッチ部６３にラッチされたカウントデータは（１、０）となり、下位ビットデコード信号ラッチ部６５にラッチされたカウントデータは（０）となる。
【００４４】
しかし、図３の（ｂ）では、上位ビットカウンタにカウントを停止する信号が伝達するまでに次のカウントデータの信号が伝達されたため、（ＢＣＯ〔１〕、ＢＣＯ〔０〕）のカウントデータは、（０、１）となる。そのため、上位ビットカウンタ部６４における最下位ビットのカウントデータは（１）となる。
【００４５】
カウントを停止する信号は、上位ビットカウンタおよび下位ビットカウンタともに同じタイミングで発せられるため、本来であれば、下位ビットデコード信号ラッチ部６５にラッチされた下位ビットデコード信号の値と、上位ビットカウンタ部６４の最下位ビットの値と、に差異は生じない。しかし、上述のように、上位ビットカウンタおよび下位ビットカウンタに格納されたカウントデータが異なる場合では、下位ビットデコード信号ラッチ部６５にラッチされた下位ビットデコード信号の値と、上位ビットカウンタ部６４の最下位ビットの値と、に差異が生じる。そのため、下位ビットデコード信号ラッチ部６５にラッチされた下位ビットデコード信号の値と、上位ビットカウンタ部６４の最下位ビットの値と、を比較することによりコード飛びの有無を判定できる。
【００４６】
[コード飛びの検知方法]
本実施形態に係るＡＤＣ６１において、コード飛びを検知する条件は、上位ビットカウンタ部６４の最下位ビットの初期値によって変化する。
【００４７】
上位ビットカウンタ部６４の最下位ビットの初期値が「０」であった場合、上位ビットカウンタ部６４の最下位ビットの値と、下位ビットデコード信号ラッチ部６５にラッチされた下位ビットデコード信号の値と、のカウントはともに「０」からカウントが開始される。そのため、上位ビットカウンタ部６４の最下位ビットの値と、下位ビットデコード信号ラッチ部６５にラッチされた下位ビットデコード信号の値と、を比較し、異なっていればコード飛びが発生したことを表す。
【００４８】
一方、上位ビットカウンタ部６４の最下位ビットの初期値が「１」であった場合、上位ビットカウンタ部６４は「１」からカウントが開始する。しかし、下位ビットデコード信号ラッチ部６５にラッチされた下位ビットデコード信号の値は「０」からカウントが開始する。そのため、上位ビットカウンタ部６４の最下位ビットの値と、下位ビットデコード信号ラッチ部６５にラッチされた下位ビットデコード信号の値と、を比較し、同じであればコード飛びが発生したことを表す。
【００４９】
以上をまとめると、上位ビットカウンタ部６４の最下位ビットの初期値が「０」の場合では、下位ビットデコード信号ラッチ部６５にラッチされた下位ビットデコード信号の値と、上位ビットカウンタ部６４の最下位ビットの値と、を比較し、異なっている場合をコード飛びと検知することができる。
【００５０】
また、上位ビットカウンタ部６４の最下位ビットの初期値が「１」の場合では、下位ビットデコード信号ラッチ部６５にラッチされた下位ビットデコード信号の値と、上位ビットカウンタ部６４の最下位ビットの値と、を比較し、同じである場合をコード飛びと検知することができる。そして、検知したコード飛びを下記の方法により補正することができる。
【００５１】
このように、下位ビットデコード信号ラッチ部６５にラッチされた下位ビットデコード信号の値と、上位ビットカウンタ部６４の最下位ビットの値と、を比較することによりコード飛びを漏れなく検知することができる。
【００５２】
[コード飛びの補正方法]
本実施形態に係るＡＤＣ６１におけるコード飛びの補正方法について以下に示す。上位ビットカウンタが下位ビットカウンタに遅れて停止するＡＤＣ６１では、図１１および１２に示すように、コード飛びが発生したカウント値は、本来のカウント値に２の下位ビット乗分加算されている。そのため、コード飛びを検出した場合では、２の下位ビット乗分減算することにより補正することができる。
【００５３】
そこで、デジタルＣＤＳ型のＡＤＣ６１において、下位ビットのビット数が５ビットの場合におけるコード飛びの具体的な補正方法について図４の（ｂ）〜（ｄ）を用いて以下に説明する。図４の（ｂ）は、Reset Read＆ADを行う場合において、ＵＰＵＰカウンタの初期値の最下位ビット＝０の場合におけるコード飛びの補正値を示す。図４の（ｃ）は、Reset Read＆ADを行う場合において、ＵＰＵＰカウンタの初期値の最下位ビット＝１の場合におけるコード飛びの補正値を示す。図４の（ｄ）は、Signal Read＆ADを行う場合におけるコード飛びの補正値を示す。
【００５４】
まず、図４の（ｂ）〜（ｄ）で示した信号について図４の（ａ）を用いて説明する。下位ビットデコード信号における１回目のアナログデジタル変換出力時にラッチした信号を「ＧＣＯＤＥＣＲ」とし、２回目のアナログデジタル変換出力時にラッチした信号を「ＧＣＯＤＥＣＳ」とする。また、１回目のアナログデジタル変換出力時における上位ビットカウンタ部６４の最下位ビットの信号を「ＢＣＯＲ[０]」とし、２回目のアナログデジタル変換出力時における上位ビットカウンタ部６４の最下位ビットの信号を「ＢＣＯＳ[０]」とする。そして、上位ビットカウンタ部６４の最下位ビットの信号における１回目と２回目とのアナログデジタル変換の差分を「ＢＣＯＤ[０]」とする。
【００５５】
上述した信号のなかで、コード飛びの検出用に出力される信号は、「ＧＣＯＤＥＣＲ」、「ＧＣＯＤＣＳ」、「ＢＣＯＲ[０]」、および「ＢＣＯＤ[０]」である。実動作上では、ＢＣＯＳ[０]は直接出力されない。しかし、ＢＣＯＳ[０]は、ＢＣＯＲ[０]とＢＣＯＤ[０]とのＸＮＯＲ（排他的論理和の否定）により算出される。
【００５６】
デジタルＣＤＳ型のアナログデジタル変換を行った後のカウント値（Ｄｉ＋Ｄｓ−Ｄｒ−１）において、１回目のアナログデジタル変換を実施した際にコード飛びが発生した場合では、１回目のアナログデジタル変換を実施した際にカウントの増加した値（Ｄｒ）は本来の値より２の下位ビット乗（２の５乗＝３２（ＬＳＢ））分大きくなっている。そのため、１回目のアナログデジタル変換を実施した後のカウント値（Ｄｉ−Ｄｒ）は、本来のカウント値に比べ３２（ＬＳＢ）小さい値となる。そこで、デジタルＣＤＳ型のアナログデジタル変換を実施した後のカウント値に３２（ＬＳＢ）加算することにより本来のカウント値へ補正することができる。
【００５７】
また、２回目のアナログデジタル変換を実施した際にコード飛びが発生した場合では、２回目のアナログデジタル変換を実施した際にカウントの増加した値（Ｄｓ）が本来の値より２の下位ビット乗（２の５乗＝３２（ＬＳＢ））分大きくなっている。そのため、２回目のアナログデジタル変換を実施した後のカウント値（Ｄｉ＋Ｄｓ）は、本来のカウント値に比べ３２（ＬＳＢ）大きい値となる。そこで、デジタルＣＤＳ型のアナログデジタル変換を実施した後のカウント値に３２（ＬＳＢ）減算することにより本来のカウント値へ補正することができる。
【００５８】
上述のように、コード飛びが発生したタイミングに応じて容易に補正をすることができる。
【００５９】
[変形例]
本実施形態では、デジタルＣＤＳ型のアナログデジタル変換器を用いたアナログデジタル変換の概要について説明したが、それに限定されない。アナログデジタル変換は、図５および図６に示すハイブリッドＣＤＳ型のアナログデジタル変換器を用いることもできる。図５では、アナログＣＤＳ部９およびＡＤＣ６１にて１回ずつアナログデジタル変換を実施するハイブリッドＣＤＳ型のアナログデジタル変換器が搭載された固体撮像素子の構成例を示すブロック図を示し、図６では、上記アナログデジタル変換器の動作の概要を説明するための図を示す。
【００６０】
ハイブリッドＣＤＳ型のアナログデジタル変換器では、１回目のアナログデジタル変換は、初期状態のデータをＡＤＣ６１にてアナログデジタル変換する。この動作をReference Read＆ADと称する。また、２回目のアナログデジタル変換は、信号蓄積後のデータをアナログＣＤＳ部９にてアナログデジタル変換する。この動作をAnalog CDS Read＆ADと称する。
【００６１】
〔実施形態２〕
以下に、本発明の他の実施形態における、デコード時のコード飛びを防止するアナログデジタル変換器について、図７、図８、図１３および図１４を用いて説明する。なお、本実施形態では、主に実施形態１との相違点について説明するものとし、実施形態１で用いた構成要素と同一の機能を有する構成要素には同一の符号を付し、その説明を省略する。
【００６２】
本実施形態では、図７の（ｂ）に示すように、先に上位ビットカウンタが停止し、その後下位ビットカウンタが停止する。そのため、下位ビットカウンタが上位ビットカウンタに遅れて停止するＡＤＣ６１では、図１３および１４に示すように、コード飛びが発生した場合では、カウント値が２の下位ビット乗分減算される点が異なり、図８の（ｂ）〜（ｄ）に示すように、補正の符号が実施形態１と反転する。なお、図８の（ａ）は、実施形態１に示した図４の（ａ）と同様である。
【００６３】
以上より、上位ビットカウンタおよび下位ビットカウンタのうち、どちらかのビットカウンタが先に停止することによりコード飛びが発生した場合においても、容易にコード飛びを検出し、補正することができる。
【符号の説明】
【００６４】
１    固体撮像素子
２    画素部
３    行選択回路
４    参照電圧生成部
５    カウンタ生成部
７    列選択回路
８    信号処理部
９    アナログＣＤＳ部
２１  単位画素
２２  垂直信号線
６１  アナログデジタル変換器（ＡＤＣ部）
６２  比較器
６３  下位ビットラッチ部
６４  上位ビットカウンタ部
６５  下位ビットデコード信号ラッチ部
７２  センサアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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