(57)【要約】      （修正有）【課題】良好なディスプレイ性能が得られる画素アレイを提供する。【解決手段】画素（２２）は、有機発光ダイオードなどの発光ダイオード（３０）、第１及び第２のスイッチングトランジスタ（Ｔ１、Ｔ２）を有し、駆動トランジスタ（ＴＤ）及び発光トランジスタ（ＴＥ）は、正電源（ＶＤＤＥＬ）と接地電源（ＶＳＳＥＬ）との間で発光ダイオード（３０）に直列に結合され、データ蓄積コンデンサ（Ｃｓｔ１）は、駆動トランジスタ（ＴＤ）のゲートとソースとの間に結合され、信号線（Ｄａｔａ）は、データ信号、駆動トランジスタからの感知された駆動電流等の信号をディスプレイドライバ回路と画素との間で送るために画素の列内に設けられ、スイッチングトランジスタ（Ｔ１、Ｔ２）、発光トランジスタ（ＴＥ）及び駆動トランジスタ（ＴＤ）は、半導体酸化物トランジスタ又はシリコントランジスタでもよく、ｎチャネル又はｐチャネルトランジスタでもよい。【選択図】図２
2020079942.tif 000002
【特許請求の範囲】
【請求項１】
ディスプレイであって、
ディスプレイドライバ回路と、
画素のアレイと、
前記ディスプレイドライバ回路と前記画素との間で信号を伝える信号線と、
を備え、各画素が、
正電源と接地電源との間に直列に結合された、発光トランジスタと、駆動トランジスタと、発光ダイオードと、
第１の経路と前記駆動トランジスタのゲートとの間に結合された第１のスイッチングトランジスタと、第２の経路と前記駆動トランジスタのソースとの間に結合された第２のスイッチングトランジスタと、前記駆動トランジスタの前記ゲートと前記ソースとの間に結合されたコンデンサと、
を含む、ディスプレイ。
【請求項２】
前記駆動トランジスタが前記発光トランジスタと前記発光ダイオードとの間に結合され、前記第１のスイッチングトランジスタが半導体酸化物トランジスタを含む、請求項１に記載のディスプレイ。
【請求項３】
前記第２のスイッチングトランジスタがシリコントランジスタを含む、請求項２に記載のディスプレイ。
【請求項４】
前記駆動トランジスタ及び前記発光トランジスタがシリコントランジスタである、請求項３に記載のディスプレイ。
【請求項５】
前記第１のスイッチングトランジスタがｎチャネルトランジスタであり、前記第２のスイッチングトランジスタ、前記発光トランジスタ及び前記駆動トランジスタがｐチャネルトランジスタである、請求項４に記載のディスプレイ。
【請求項６】
前記第２の経路が、電流感知動作中に感知された電流を前記駆動トランジスタから前記ディスプレイドライバ回路に伝達し、データロード動作中にデータ信号を前記コンデンサに伝達する共用経路である、請求項５に記載のディスプレイ。
【請求項７】
画素の前記アレイが、前記画素の列と前記画素の行とを含み、前記信号線が、前記列のそれぞれにおいて、前記列内の前記画素のそれぞれの前記第２の経路として機能する個別の信号線を含む、請求項６に記載のディスプレイ。
【請求項８】
前記第１の経路が、前記ディスプレイドライバ回路から画素の前記行及び列内の前記画素のそれぞれに共通電圧を供給するグローバル信号経路を含む、請求項７に記載のディスプレイ。
【請求項９】
前記第１のスイッチングトランジスタがｎチャネルトランジスタを含み、前記発光トランジスタ、前記駆動トランジスタ及び前記第２のスイッチングトランジスタがｐチャネルトランジスタを含む、請求項１に記載のディスプレイ。
【請求項１０】
前記第１のスイッチングトランジスタが半導体酸化物トランジスタを含む、請求項９に記載のディスプレイ。
【請求項１１】
前記発光トランジスタ、前記駆動トランジスタ及び前記第２のスイッチングトランジスタがシリコントランジスタを含む、請求項１０に記載のディスプレイ。
【請求項１２】
ディスプレイであって、
ディスプレイドライバ回路と、
画素のアレイと、
前記ディスプレイドライバ回路と前記画素との間で信号を伝える信号線と、
を備え、各画素が、
正電源と接地電源との間に直列に結合された、前記正電源に結合されたソースを有する駆動トランジスタと、発光トランジスタと、発光ダイオードと、
第１の経路と前記駆動トランジスタのゲートとの間に結合された第１のスイッチングトランジスタと、第２の経路と前記発光トランジスタと前記発光ダイオードとの間のノードとの間に結合された第２のスイッチングトランジスタと、前記駆動トランジスタの前記ゲートと前記ソースとの間に結合されたコンデンサと、
を含む、ディスプレイ。
【請求項１３】
前記第１のスイッチングトランジスタ、前記第２のスイッチングトランジスタ、前記駆動トランジスタ及び前記発光トランジスタがｐチャネルトランジスタを含む、請求項１２に記載のディスプレイ。
【請求項１４】
前記第１のスイッチングトランジスタ、前記第２のスイッチングトランジスタ、前記駆動トランジスタ及び前記発光トランジスタがシリコントランジスタを含み、前記画素が行及び列に配置され、前記画素の各列が、前記列内の前記画素のそれぞれの前記第１の経路を形成するデータ線を有し、かつ前記列内の前記画素のそれぞれの前記第２の経路を形成する基準電圧線を有する、請求項１３に記載のディスプレイ。
【請求項１５】
ディスプレイであって、
ディスプレイドライバ回路と、
前記ディスプレイドライバ回路に結合されたデータ線と、
前記ディスプレイドライバ回路に結合されたゲート線と、
画素のアレイであって、前記画素が、前記ディスプレイドライバ回路から前記データ線を介してデータを受信し、前記ディスプレイドライバ回路から前記ゲート線を介して受信した制御信号によって制御され、画素の前記アレイ内の各画素が、第１の電源端子と第２の電源端子との間に直列に結合された、発光ダイオードと、駆動トランジスタと、第１及び第２の発光イネーブルトランジスタとを有し、各画素が、前記駆動トランジスタのソース端子と前記駆動トランジスタのゲート端子との間に結合されたコンデンサを有し、各画素が、基準電圧線と前記駆動トランジスタの前記ゲートとの間に結合された第１のスイッチングトランジスタを有し、かつ前記データ線のうちの１本と前記駆動トランジスタの前記ソース端子との間に結合された第２のスイッチングトランジスタを有し、前記ゲート線が、前記第１及び第２の発光イネーブルトランジスタ並びに前記第１及び第２のスイッチングトランジスタに前記制御信号を供給し、前記第１のスイッチングトランジスタが半導体酸化物活性領域を有し、前記第２のスイッチングトランジスタ、前記第１及び第２の発光イネーブルトランジスタ並びに前記駆動トランジスタがシリコン活性領域を有する、画素のアレイと、
を備えるディスプレイ。
【請求項１６】
前記ディスプレイドライバ回路が、前記駆動トランジスタを事前調整するために前記駆動トランジスタにオンバイアスストレスを印加するオンバイアスストレス期間において、前記制御信号及びデータを供給して画素の前記アレイを動作させるように構成されている、請求項１５に記載のディスプレイ。
【請求項１７】
前記ディスプレイドライバ回路が、感知期間中に前記データ線を流れる電流を測定することによって前記駆動トランジスタに対する閾電圧測定を行うように構成されている、請求項１５に記載のディスプレイ。
【請求項１８】
前記ディスプレイドライバ回路が、前記感知期間中に前記ゲート線を介して前記制御信号を供給して、前記第１のスイッチングトランジスタをオフにし、前記第２のスイッチングトランジスタをオンにし、前記第１の発光トランジスタをオフにし、かつ前記第２の発光トランジスタをオンにするように構成されている、請求項１７に記載のディスプレイ。
【請求項１９】
前記ディスプレイドライバ回路が、前記感知期間中に前記ゲート線を介して前記制御信号を供給して、前記第１のスイッチングトランジスタをオンにし、前記第２のスイッチングトランジスタをオンにし、前記第１の発光トランジスタをオフにし、かつ前記第２の発光トランジスタをオンにするように構成されている、請求項１７に記載のディスプレイ。
【請求項２０】
ディスプレイであって、
ディスプレイドライバ回路と、
前記ディスプレイドライバ回路に結合されたデータ線と、
前記ディスプレイドライバ回路に結合されたゲート線と、
画素のアレイであって、前記画素が、前記ディスプレイドライバ回路から前記データ線を介してデータを受信し、前記ディスプレイドライバ回路から前記ゲート線を介して受信した制御信号によって制御され、画素の前記アレイ内の各画素が、第１の電源端子と第２の電源端子との間に直列に結合された、アノード及びカソードを有する発光ダイオードと、駆動トランジスタと、第１及び第２の発光イネーブルトランジスタとを有し、各画素が、前記駆動トランジスタのソース端子と前記駆動トランジスタのゲート端子との間に結合されたコンデンサを有し、各画素が、基準電圧線と前記駆動トランジスタの前記ゲートとの間に結合された第１のスイッチングトランジスタを有し、かつ前記データ線のうちの１本と前記駆動トランジスタの前記ソース端子との間に結合された第２のスイッチングトランジスタを有し、各画素が、前記発光ダイオードの前記アノードに結合された端子を有するバイパストランジスタを有し、前記ゲート線が、前記第１及び第２の発光イネーブルトランジスタ並びに前記第１及び第２のスイッチングトランジスタに前記制御信号を供給し、前記第１のスイッチングトランジスタが半導体酸化物活性領域を有し、前記第２のスイッチングトランジスタ、前記第１及び第２の発光イネーブルトランジスタ、前記駆動トランジスタ並びに前記バイパストランジスタがシリコン活性領域を有する、画素のアレイと、
を備えるディスプレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、概して電子デバイスに関し、より具体的には、ディスプレイを有する電子デバイスに関する。本出願は、２０１６年９月１３日出願の米国特許出願第１５／２６３，８０３号、及び２０１５年１２月４日出願の米国仮特許出願第６２／２６３，０７４号に対する優先権を主張するものであり、これらの出願は、その全体が参照により本明細書に組み込まれる。
【背景技術】
【０００２】
電子デバイスは、多くの場合、ディスプレイを含む。有機発光ダイオードディスプレイなどのディスプレイは、発光ダイオードを備えた画素を有する。
【０００３】
発光ダイオードディスプレイを備えたディスプレイを設計することは難題であり得る。配慮がなされていない場合、トランジスタの高リーク電流、トランジスタの低スイッチング速度、ルーティングの複雑さ、オーミック損失による電圧降下、及びその他の問題が、ディスプレイの性能に悪影響を及ぼす場合がある。
【発明の概要】
【０００４】
電子デバイスはディスプレイを有し得る。ディスプレイは、行及び列に整列された画素のアレイを有し得る。画素のそれぞれは、駆動電流の印加に応答して光を放出する有機発光ダイオードなどの発光ダイオードを有し得る。各画素内の駆動トランジスタは、駆動トランジスタのゲートとソースとの間のゲート−ソース電圧に応答して、その画素の発光ダイオードに駆動電流を供給し得る。
【０００５】
各駆動トランジスタのソースは、正電源に結合されてもよい。発光トランジスタは、正電源と接地電源との間で各画素の駆動トランジスタ及び発光ダイオードに直列に結合されてもよい。画素は、第１及び第２のスイッチングトランジスタを含んでもよい。データ蓄積コンデンサは、各画素において駆動トランジスタのゲートとソースとの間に結合されてもよい。制御信号は、ディスプレイドライバ回路からスイッチングトランジスタ及び発光トランジスタの各ゲートに供給されてもよい。
【０００６】
信号線を画素の列内に設けて、データ信号、駆動トランジスタからの感知された駆動電流、及びディスプレイドライバ回路と画素との間の基準電圧などの所定の電圧などの信号を送ってもよい。スイッチングトランジスタ、発光トランジスタ及び駆動トランジスタは、半導体酸化物トランジスタ及びシリコントランジスタを含んでもよく、ｎチャネルトランジスタ又はｐチャネルトランジスタであってもよい。
【０００７】
更なる特徴が、添付図面及び以下の詳細な説明から、より明らかとなるであろう。
【図面の簡単な説明】
【０００８】
【図１】一実施形態に係る例示的なディスプレイの模式図である。
【０００９】
【図２】一実施形態に係るディスプレイのための例示的な画素の回路図である。
【００１０】
【図３】一実施形態に係る、図２に示した種類の画素を備えたディスプレイを動作させる際に関係する例示的な信号を示すタイミング図である。
【図４】一実施形態に係る、図２に示した種類の画素を備えたディスプレイを動作させる際に関係する例示的な信号を示すタイミング図である。
【００１１】
【図５】一実施形態に係るディスプレイのための別の例示的な画素の回路図である。
【００１２】
【図６】一実施形態に係る、図５に示した種類の画素を備えたディスプレイを動作させる際に関係する例示的な信号を示すタイミング図である。
【図７】一実施形態に係る、図５に示した種類の画素を備えたディスプレイを動作させる際に関係する例示的な信号を示すタイミング図である。
【００１３】
【図８】一実施形態に係るディスプレイのための追加の例示的な画素の回路図である。
【００１４】
【図９】一実施形態に係る、図８に示した種類の画素を備えたディスプレイを動作させる際に関係する例示的な信号を示すタイミング図である。
【図１０】一実施形態に係る、図８に示した種類の画素を備えたディスプレイを動作させる際に関係する例示的な信号を示すタイミング図である。
【００１５】
【図１１】一実施形態に係るディスプレイのための更なる例示的な画素の回路図である。
【００１６】
【図１２】一実施形態に係る、図１１に示した種類の画素を備えたディスプレイを動作させる際に関係する例示的な信号を示すタイミング図である。
【図１３】一実施形態に係る、図１１に示した種類の画素を備えたディスプレイを動作させる際に関係する例示的な信号を示すタイミング図である。
【００１７】
【図１４】一実施形態に係る、５つのトランジスタ及び１つのコンデンサを備えた例示的な画素回路の図である。
【００１８】
【図１５】一実施形態に係る、図１４に示した種類の画素を備えたディスプレイを動作させる際に関係する信号を示すタイミング図である。
【００１９】
【図１６】一実施形態に係るオンバイアスストレス（on-bias stress）動作中の図１４の画素回路の図である。
【００２０】
【図１７】一実施形態に係るデータ書き込み動作中の図１４の画素回路の図である。
【００２１】
【図１８】一実施形態に係る発光動作中の図１４の画素回路の図である。
【００２２】
【図１９】一実施形態に係る閾電圧情報を収集するときの図１４の画素回路の図である。
【００２３】
【図２０Ａ】一実施形態に係る、図１４に示したように画素を備えたディスプレイを動作させる際に関係する信号を示すタイミング図である。
【図２０Ｂ】一実施形態に係る、図１４に示したように画素を備えたディスプレイを動作させる際に関係する信号を示すタイミング図である。
【００２４】
【図２１】別の実施形態に係る閾電圧情報を収集するときの図１４の画素回路の図である。
【００２５】
【図２２】一実施形態に係る、図２１に示したように画素を備えたディスプレイを動作させる際に関係する信号を示すタイミング図である。
【００２６】
【図２３】一実施形態に係るバイパストランジスタを備えた例示的な画素の回路図である。
【００２７】
【図２４】一実施形態に係る、図２３の画素を動作させる際に使用され得る種類の制御信号を示す図である。
【００２８】
【図２５】一実施形態に係るバイパストランジスタを備えた別の例示的な画素の回路図である。
【００２９】
【図２６】一実施形態に係る、図２５の画素を動作させる際に使用され得る種類の制御信号を示す図である。
【００３０】
【図２７】図２５に示した種類の画素に対する例示的な動作を示す。
【図２８】図２５に示した種類の画素に対する例示的な動作を示す。
【図２９】図２５に示した種類の画素に対する例示的な動作を示す。
【図３０】図２５に示した種類の画素に対する例示的な動作を示す。
【図３１】図２５に示した種類の画素に対する例示的な動作を示す。
【００３１】
【図３２】図３０に関連して記載された種類の電流感知動作がどのように実行され得るかを示す図である。
【発明を実施するための形態】
【００３２】
図１のディスプレイ１４などのディスプレイは、タブレットコンピュータ、ラップトップコンピュータ、デスクトップコンピュータ、ディスプレイ、携帯電話、メディアプレーヤ、腕時計デバイス若しくは他のウェアラブル電子機器、又は他の好適な電子デバイスなどのデバイスに使用されてもよい。
【００３３】
ディスプレイ１４は、有機発光ダイオードディスプレイであってもよく、又は他の種類のディスプレイ技術に基づいたディスプレイ（例えば、離散結晶半導体ダイから形成された発光ダイオードを備えたディスプレイ、量子ドット発光ダイオードを備えたディスプレイなど）であってもよい。ディスプレイ１４が有機発光ダイオードディスプレイである構成が、一例として本明細書に記載されることがある。ただし、これは例示に過ぎない。所望される場合、任意の好適な種類のディスプレイが使用され得る。
【００３４】
ディスプレイ１４は、矩形形状を有してもよく（すなわち、ディスプレイ１４は矩形のフットプリント、及び矩形のフットプリントの周りに延びる矩形の周辺エッジを有し得る）、又は他の好適な形状を有してもよい。ディスプレイ１４は、平らであってもよく、曲線状の輪郭を有してもよい。
【００３５】
図１に示すように、ディスプレイ１４は、基板２４上に形成された画素２２のアレイを有し得る。基板２４は、ガラス、金属、プラスチック、セラミック、又は他の基板材料から形成されてもよい。画素２２は、垂直経路１６などの経路上でデータ信号及び他の信号を受信してもよい。各垂直経路１６は、画素２２の各列に関連付けられてもよく、１本以上の信号線を含んでもよい。画素２２は、水平経路１８などの経路を介して水平制御信号（発光イネーブル制御信号若しくは発光信号、走査信号、又はゲート信号と呼ばれることがある）を受信してもよい。各水平経路１８は、１本以上の水平信号線を含んでもよい。
【００３６】
ディスプレイ１４には、好適な数の（例えば、数十若しくはそれよりも多い、数百若しくはそれよりも多い、又は数千若しくはそれよりも多い）画素２２の行及び列が存在してもよい。各画素２２は、薄膜トランジスタ回路（例えば、薄膜トランジスタ、薄膜コンデンサなど）から形成された画素回路の制御下で光を放出する発光ダイオードを有し得る。画素２２の薄膜トランジスタ回路は、ポリシリコン薄膜トランジスタなどのシリコン薄膜トランジスタ、インジウムガリウム亜鉛酸化物トランジスタなどの半導体酸化物薄膜トランジスタ、又は他の半導体から形成された薄膜トランジスタを含んでもよい。画素２２は、カラー画像を表示する能力をディスプレイ１４に提供するために、種々の色の発光ダイオード（例えば、赤色、緑色及び青色の画素のための赤色、緑色及び青色の各ダイオード）を含んでもよい。
【００３７】
画素２２は、矩形アレイ又は他の形状のアレイに配置されてもよい。画素２２のアレイは、ディスプレイ１４のためのアクティブ領域を形成し、ユーザのための画像を表示する際に使用される。ディスプレイ１４の非アクティブ部は、アクティブ領域ＡＡの縁部のうちの１つ以上に沿って延びてもよい。非アクティブ領域は、ディスプレイ１４のための境界を形成し、画素２２を含まなくてもよい。
【００３８】
ディスプレイドライバ回路２０を使用して画素２２の動作を制御してもよい。ディスプレイドライバ回路２０は、集積回路、薄膜トランジスタ回路又は他の好適な回路から形成されてもよく、ディスプレイ１４の非アクティブ領域内に位置してもよい。ディスプレイドライバ回路２０は、マイクロプロセッサ、記憶装置、並びに他の記憶及び処理回路などのシステム制御回路と通信するための通信回路を含んでもよい。動作中、システム制御回路は、ディスプレイ１４上に表示される画像に関する情報を回路２０に供給してもよい。
【００３９】
画素２２上に画像を表示するために、回路２０Ａなどのディスプレイドライバ回路は、経路２６を介して、クロック信号及び他の制御信号をディスプレイドライバ回路２０Ｂなどの補助ディスプレイドライバ回路（例えば、ゲート駆動回路）に発行しながら、画像データを垂直線１６に供給してもよい。所望により、回路２０は、ディスプレイ１４の対向縁部上のゲート駆動回路２０Ｂにもクロック信号及び他の制御信号を供給してもよい。
【００４０】
ゲート駆動回路２０Ｂ（水平制御線制御回路と呼ばれることがある）は、集積回路の一部として実装されてもよく、かつ／又は薄膜トランジスタ回路を使用して実装されてもよい。ディスプレイ１４内の水平制御線１８は、各行の画素を制御するためのゲート線信号（例えば、走査線信号、発光イネーブル制御信号及び他の水平制御信号）を伝達してもよい。画素２２の行当たりの任意の好適な数（例えば、１つ以上、２つ以上、３つ以上、４つ以上など）の水平制御信号が存在し得る。
【００４１】
画素２２は、発光ダイオードと直列に結合された駆動トランジスタをそれぞれ含んでもよい。発光イネーブルトランジスタ（発光トランジスタ）は、正電源端子と接地電源端子との間で駆動トランジスタ及び発光ダイオードと直列に結合されてもよい。各画素内の蓄積コンデンサは、連続する画像フレーム間でロード済みのデータ（例えば、画素の画素輝度値を定めるデータ）を記憶するために使用されてもよい。各画素は、データロード動作及び他の動作をサポートするために１つ以上のスイッチングトランジスタも有し得る。
【００４２】
ディスプレイ１４のフレームレートは、６０Ｈｚ又は他の好適なフレームレートであってよい。所望により、ディスプレイ１４は、可変リフレッシュレート動作をサポートしてもよい。通常のリフレッシュレート動作中、ディスプレイ１４のリフレッシュレートは、相対的に高くてもよい（例えば、６０Ｈｚ）。ディスプレイ１４上に静的コンテンツが表示されているときには、ディスプレイ１４のリフレッシュレートを（例えば、１〜５Ｈｚ又は他の好適な低リフレッシュレートに）低下させて電力を節約してもよい。
【００４３】
画素２２の回路（例えば、駆動トランジスタなどのトランジスタ、発光ダイオードなど）は、エージング効果の影響を受ける場合がある。ディスプレイドライバ回路２０（例えば、回路２０Ａ）は、電流感知回路、及び画素２２の性能を周期的に測定する他の補償回路を含んでもよい。これらの周期的測定（例えば、画素の駆動トランジスタによって生成される電流を測定するための周期的な電流感知測定）に基づき、ディスプレイドライバ回路２０は、画素２２にロードされるデータに対して調整を行ってもよい。ロード済みの画素データに対して行われる調整は、測定された画素性能の変動を補償することができる（例えば、調整は、エージング効果を補償し、それによりディスプレイ１４は、所望の均一性及び他の属性を確実に示すことができる）。電流感知（例えば、画素２２内の駆動トランジスタの電流の感知）は、線１６などの、ディスプレイ１４内の垂直線を使用して実行されてもよい。通常動作（ディスプレイ１４の「発光」モードと呼ばれることがある）中、発光制御線をアサートして画素２２内の発光イネーブルトランジスタをオンにすることができる。発光イネーブルトランジスタは、データロード動作及び電流感知動作中にオフにされてもよい。
【００４４】
画素２２は、半導体酸化物トランジスタとシリコントランジスタの両方を使用してもよい。半導体酸化物トランジスタは、シリコントランジスタよりも低いリーク電流を示す傾向がある。シリコントランジスタは、半導体酸化物トランジスタよりも速くスイッチングする傾向がある。各画素内のどのトランジスタを半導体酸化物トランジスタとするか、及び各画素のどのトランジスタをシリコントランジスタとするかを適切に選択することにより、更には水平線、垂直線及び他の画素回路を適切に構成することにより、ディスプレイの性能を最適化することができる。図２〜１３は、ディスプレイ１４のための例示的な実施形態に関連付けられた様々な画素回路配置及び関連する信号タイミング図を示す。
【００４５】
図２の画素２２のための例示的な構成に示すように、各画素２２は、駆動電流Ｉｄの印加に応答して光３２を放出する発光ダイオード３０などの発光ダイオードを含んでもよい。発光ダイオード３０は、例えば、有機発光ダイオードであってもよい。画素２２のトランジスタ及びコンデンサ構造は、基板２４（図１）上の薄膜回路から形成されてもよい。一般に、ディスプレイ１４の各画素２２は、ｐチャネルトランジスタ、ｎチャネルトランジスタ、半導体酸化物トランジスタ、シリコントランジスタ、１つ以上の蓄積コンデンサ、並びに信号経路（例えば、１本以上の垂直信号線のうちの一部、及び１本以上の水平信号線）を含んでもよい。
【００４６】
図２の例では、発光ダイオード３０は、正電源Ｖｄｄｅｌと接地電源Ｖｓｓｅｌとの間で発光イネーブルトランジスタ（発光トランジスタ）ＴＥ及び駆動トランジスタＴＤと直列に結合されている。蓄積コンデンサＣｓｔ１は、ロード済みのデータ値を、駆動トランジスタＴＤのゲートに接続されているＮｏｄｅ２上に維持する。駆動トランジスタＴＤのソースＳは、正電源Ｖｄｄｅｌに結合されている。駆動トランジスタＴＤのゲート−ソース電圧Ｖｇｓの値（すなわち、Ｎｏｄｅ２とトランジスタＴＤのソースＳの電源端子Ｖｄｄｅｌとの間の電圧差）は、発光ダイオード３０を流れる駆動電流Ｉｄを定める。発光は、発光トランジスタＴＥのゲートに印加される発光イネーブル制御信号ＥＭを使用してイネーブル又はディセーブルにされる。スイッチングトランジスタＴ１及びＴ２は、データロード動作及び電流感知動作に使用される。トランジスタＴ１、Ｔ２、ＴＤ及びＴＥは、全て（一例として）ｐチャネルシリコントランジスタであってもよい。
【００４７】
図２の画素２２などの画素２２の各列は、一対の垂直信号線１６に関連付けられてもよい。垂直信号線は、データ線（Ｄａｔａ）及び基準電圧線（Ｖｒｅｆ）を含んでもよい。データ線は、データ蓄積コンデンサＣｓｔ１上にデータをロードするために使用されてもよい。基準電圧線は、時には感知線と呼ばれる場合があり、電流感知動作中に駆動トランジスタＴＤの電流を測定するために（例えば、エージングを評価するために）使用されてもよい。基準電圧線は、発光トランジスタＴＥと発光ダイオード３０との間のノード（すなわち、Ｎｏｄｅ３）上に所定の電圧をロードする際にも使用され得る。
【００４８】
図２の画素２２などの画素２２の各行は、３本の水平信号線１８に関連付けられてもよい。水平信号線１８は、スイッチングトランジスタＴ１のゲートに印加される第１のスイッチングトランジスタ制御信号（走査信号）Ｓｃａｎ１、スイッチングトランジスタＴ２のゲートに印加される第２のスイッチングトランジスタ制御信号（走査信号）Ｓｃａｎ２、及び発光トランジスタＴＥのゲートに印加される発光イネーブル信号（発光信号）ＥＭを含んでもよい。
【００４９】
データ線Ｄａｔａから図２の画素２２のＮｏｄｅ２の蓄積コンデンサＣｓｔ１上へのデータのロードに関連付けられた信号を示す信号タイミング図を図３に示す。通常動作（発光動作）中、ディスプレイドライバ回路２０ＢによってＥＭがローに保持されるため、トランジスタＴＥがオンになる。ＴＥがオンになると、ノードＮｏｄｅ２上のデータ値が駆動トランジスタＴＤのゲートＧとソースＳ（ソースＳはＶｄｄｅｌに繋がれている）との間に所望のＶｇｓ値を定め、それにより発光ダイオード３０の駆動電流Ｉｄの大きさを設定する。データロード動作中、回路２０ＢによってＥＭをハイにして、トランジスタＴＥをオフにし、電流Ｉｄを遮断する。ＥＭがハイの間、回路２０Ｂは、信号Ｓｃａｎ１及びＳｃａｎ２をローにして、トランジスタＴ１及びＴ２をオンにする。Ｔ２がオンになると、線ＶｒｅｆからＮｏｄｅ３に既知の基準電圧が供給され得る。Ｔ１がオンになると、データ線（Ｄａｔａ）上の電流データ信号がＮｏｄｅ２のコンデンサＣｓｔ１上にロードされ得る。次に、ＥＭをローにし、かつＳｃａｎ１及びＳｃａｎ２をハイにすることによって発光動作が再開されてもよい。発光中、Ｎｏｄｅ２のコンデンサＣｓｔ１上にロードされたデータ値が、発光ダイオード３０からの光３２の出力レベルを決定する。
【００５０】
電流感知動作（この動作は、通常の発光動作を中断することにより、１時間に１回、一週間に１回など周期的に実行され得る）に関連付けられた信号を示す信号タイミング図を図４に示す。
【００５１】
プリロード中は、Ｓｃａｎ１及びＳｃａｎ２をローにしながらＥＭをハイにして発光ダイオード３０に電流が流れるのを防ぐ。Ｓｃａｎ２がローの間、トランジスタＴ２がオンになり、線ＶｒｅｆからＮｏｄｅ３上に既知の基準電圧がロードされる。Ｓｃａｎ１がローの間、既知の基準データ（「感知データ」）が、オンであるトランジスタＴ１を介して線ＤａｔａからＮｏｄｅ２上にロードされる。これにより、駆動トランジスタＴＤを動作させるための既知の条件（例えば、所定のＶｇｓ値、及びＮｏｄｅ３上の所定の電圧）が定まる。
【００５２】
画素２２に感知データをロードした後、電流感知動作が実行される。感知動作中、Ｓｃａｎ１をハイにしながら、ＥＭをローにし、かつＳｃａｎ２をローに保持する。これにより、駆動トランジスタＴＤを流れている電流が線Ｖｒｅｆへと送られ、この線が次いで感知線として機能する。ディスプレイドライバ回路２０Ｂの補償回路内の電流感知回路は、トランジスタＴＤに流れている電流の量を測定し、それによりトランジスタＴＤの性能を評価することができる。ディスプレイドライバ回路２０Ｂの補償回路は、このような電流測定値を使用して、エージング効果（例えば、所与のＶｇｓ値に対してトランジスタＴＤが生成する駆動電流Ｉｄの量に影響を及ぼすエージング）に対して画素２２を補償することができる。
【００５３】
電流感知動作が完了した後、ＥＭをハイにし、Ｓｃａｎ１をローにしてトランジスタＴ１をオンにし、かつＳｃａｎ２をローに保持することにより、データ線ＤａｔａからＮｏｄｅ２上にデータをロードしてもよい。画素２２は、ＥＭをローにしてトランジスタＴＥをオンにし、かつＳｃａｎ１及びＳｃａｎ２をハイにしてトランジスタＴ１及びＴ２をオフにすることにより、データをロードした後に発光モードにされてもよい。
【００５４】
図２の画素２２のための構成は、画素２２の各行内で３本の水平制御線上の３つのゲート制御信号を使用し、画素２２の各列内で２本の垂直線を介してデータ及び基準電圧信号及び電流測定値を送る。各列の垂直線は、他の列の垂直線とは独立して動作する（すなわち、Ｎ列の画素２２を有するディスプレイにはＮ本の独立した線Ｄａｔａ及びＮ本の独立した線Ｖｒｅｆが存在する）。
【００５５】
（例えば、ディスプレイ１４が可変リフレッシュレート動作をサポートするように構成されているときに）トランジスタのリーク電流を低減し、それによりディスプレイ１４を低リフレッシュレートで効率的に動作させるため、画素２２に半導体酸化物スイッチングトランジスタを設けてもよい。例えば、図５の画素２２のデータロードトランジスタＴ１はｎチャネル半導体酸化物トランジスタであってもよい。トランジスタＴＥ、ＴＤ及びＴ２はｐチャネルシリコントランジスタであってもよい。
【００５６】
データ線Ｄａｔａから図５の画素２２内のＮｏｄｅ２の蓄積コンデンサＣｓｔ１上へのデータのロードに関連付けられた信号を示す信号タイミング図を図６に示す。
【００５７】
図５の画素２２の通常動作（発光動作）中、ディスプレイドライバ回路２０ＢによってＥＭがローに保持されているため、トランジスタＴＥがオンになる。駆動トランジスタＴＤのソースＳはＶｄｄｅｌになっている。ＴＥがオンになると、ノードＮｏｄｅ２上のデータ値が、駆動トランジスタＴＤのゲートＧとソースＳとの間に所望のゲートソース電圧Ｖｇｓ値を定め、それにより発光ダイオード３０に対する駆動電流Ｉｄの大きさを設定する。
【００５８】
データロード動作中、回路２０ＢによってＥＭをハイにして、トランジスタＴＥをオフにし、電流Ｉｄを遮断する。ＥＭがハイの間、回路２０Ｂは、信号Ｓｃａｎ１をハイにし、かつＳｃａｎ２をローにして、トランジスタＴ１及びＴ２をオンにする。トランジスタＴ１が半導体酸化物トランジスタであるため、（Ｔ１がシリコントランジスタであるシナリオに比べて）Ｓｃａｎ１がハイである時間を延ばしてトランジスタＴ１が安定する時間を十分確保することが望ましい場合がある。データロードのためにＴ２がオンになると、線ＶｒｅｆからＮｏｄｅ３に既知の基準電圧が供給され得る。Ｔ１がオンになると、データ線（Ｄａｔａ）上に存在するデータ信号がＮｏｄｅ２のコンデンサＣｓｔ１にロードされ得る。次に、ＥＭ及びＳｃａｎ１をローにし、かつＳｃａｎ２をハイにすることによって発光動作が再開されてもよい。
【００５９】
図５の画素２２に対する周期的な電流感知動作に関連付けられた信号を示す信号タイミング図を図７に示す。
【００６０】
図５の画素２２のプリロード中は、Ｓｃａｎ１をハイにし、かつＳｃａｎ２をローにしながら、ＥＭをハイにして発光ダイオード３０に電流が流れるのを防ぐ。Ｓｃａｎ２がローになると、トランジスタＴ２がオンになり、線ＶｒｅｆからＮｏｄｅ３上に既知の基準電圧がロードされる。Ｓｃａｎ１がハイになると、既知の基準データ（「感知データ」）が、オンであるトランジスタＴ１を介して線ＤａｔａからＮｏｄｅ２上にロードされる。これにより、駆動トランジスタＴＤを動作させるための既知の条件（例えば、所定のＶｇｓ値、及びＮｏｄｅ３上の所定の電圧）が定まる。
【００６１】
図５の画素２２に対する感知動中、ＥＭ及びＳｃａｎ１がローになり、かつＳｃａｎ２がローに保持される。これにより、駆動トランジスタＴＤを流れている電流が線Ｖｒｅｆへと送られ、この線が感知線として機能する。ディスプレイドライバ回路２０Ｂの補償回路内の電流感知回路は、トランジスタＴＤに流れている電流の量を測定し、それによりトランジスタＴＤの性能を評価することができる。図２のシナリオと同様に、ディスプレイドライバ回路２０Ｂの補償回路は、このような電流測定値を使用して、エージング効果（例えば、所与のＶｇｓ値に対してトランジスタＴＤが生成する駆動電流Ｉｄの量に影響を与えるエージング）に対して図５の画素２２を補償することができる。
【００６２】
感知動作が完了した後、Ｓｃａｎ２をローに保持しながらＥＭ及びＳｃａｎ１をハイにすることにより、データ線ＤａｔａからＮｏｄｅ２上にデータがロードされ得る。画素２２は、ＥＭ及びＳｃａｎ１をローにし、かつＳｃａｎ２をハイにすることにより、データがロードされた後に発光モードにされてもよく、それによりトランジスタＴＥがオンになり、かつトランジスタＴ１及びＴ２がオンになる。
【００６３】
ＥＭ信号とＳｃａｎ１信号が同一であるため、これらの信号の機能は、単一の信号線上に伝達される単一の組み合わせ信号を使用して実装することができる（すなわち、単一の信号ＥＭ／Ｓｃａｎ１は、図２の画素２２の別々に調整されたＥＭ信号及びＳｃａｎ１信号を置換することができる）。従って、図５の画素２２のための構成は、２本の水平制御線上の２つのゲート制御信号のみを使用することにより、ルーティングリソースを節約する。２本の垂直線（Ｄａｔａ及びＶｒｅｆ）を使用して、画素２２の各列内のデータ、基準電圧信号及び電流測定値を伝達することができる。図５に示した種類の画素２２を備えたディスプレイの各列の垂直線は、他の列の垂直線とは独立して動作する（すなわち、Ｎ列の画素２２を備えたディスプレイにはＮ本の独立した線Ｄａｔａ及びＮ本の独立した線Ｖｒｅｆが存在する）。
【００６４】
所望により、画素２２の各行に関連付けられている水平制御信号の数を、図８の画素２２に示した種類の回路を使用して更に低減することができる。図８の構成では、トランジスタＴ１とトランジスタＴ２は共にｎチャネル半導体酸化物トランジスタであるのに対し、トランジスタＴＥとトランジスタＴＤは共にｐチャネルシリコントランジスタである。素２２において（例えば、トランジスタＴ１に対して）半導体酸化物トランジスタを使用することは、リーク電流を低減し、それにより（例えば、ディスプレイ１４が可変リフレッシュレート動作をサポートするように構成されているときに）ディスプレイ１４を低リフレッシュレートで効率的に動作させるのに役立つ。
【００６５】
データ線Ｄａｔａから図８の画素２２内のＮｏｄｅ２の蓄積コンデンサＣｓｔ１上へのデータのロードに関連付けられた信号を示す信号タイミング図を図９に示す。
【００６６】
図８の画素２２の通常動作（発光動作）中、ディスプレイドライバ回路２０ＢによってＥＭがローに保持されるため、トランジスタＴＥがオンになる。ＴＥがオンになると、ノードＮｏｄｅ２上のデータ値が、駆動トランジスタＴＤのゲートＧとソースＳとの間に所望のＶｇｓ値を定め、それにより発光ダイオード３０に対する駆動電流Ｉｄの大きさを設定する。信号Ｓｃａｎ１及びＳｃａｎ２を発光中にローに保持して、発光中にトランジスタＴ１及びＴ２をオフにしてもよい。
【００６７】
データロード動作中、回路２０ＢによってＥＭをハイにして、トランジスタＴＥをオフにし、電流Ｉｄを遮断する。ＥＭがハイの間、回路２０Ｂは、信号Ｓｃａｎ１及びＳｃａｎ２をハイにして、トランジスタＴ１及びＴ２をオンにする。トランジスタＴ１が半導体酸化物トランジスタであるため、（Ｔ１がシリコントランジスタであるシナリオに比べて）Ｓｃａｎ１がハイである時間を延ばしてトランジスタＴ１が安定する時間を十分確保することが望ましい場合がある。データロードのためにＴ２がオンになると、トランジスタＴＥと発光ダイオード３０との間のＮｏｄｅ３に線Ｖｒｅｆから既知の基準電圧が供給され得る。Ｔ１がオンになると、データ線（Ｄａｔａ）上に存在するデータ信号がＮｏｄｅ２のコンデンサＣｓｔ１上にロードされ得る。次に、ＥＭ、Ｓｃａｎ１及びＳｃａｎ２をローにすることによって発光動作が再開されてもよい。
【００６８】
図８の画素２２に対する周期的な電流感知動作に関連付けられた信号を示す信号タイミング図を図１０に示す。
【００６９】
図８の画素２２のプリロード中は、Ｓｃａｎ１及びＳｃａｎ２をハイにしながら、ＥＭをハイにして発光ダイオード３０に電流が流れるのを防ぐ。Ｓｃａｎ２がハイになると、トランジスタＴ２がオンになり、線ＶｒｅｆからＮｏｄｅ３上に既知の基準電圧がロードされる。Ｓｃａｎ１がハイになると、既知の基準データ（「感知データ」）が、オンであるトランジスタＴ１を介して線ＤａｔａからＮｏｄｅ２上にロードされる。これにより、駆動トランジスタＴＤを動作させるための既知の条件（例えば、所定のＶｇｓ値、及びＮｏｄｅ３上の所定の電圧）が定まる。
【００７０】
図８の画素２２に対する感知動作中、ＥＭ及びＳｃａｎ１がローになり、かつＳｃａｎ２がハイに保持される。これにより、駆動トランジスタＴＤを流れている電流が感知線Ｖｒｅｆへと送られる。ディスプレイドライバ回路２０Ｂの補償回路内の電流感知回路は、トランジスタＴＤに流れている電流の量を測定し、それによりトランジスタＴＤの性能を評価することができる。図２のシナリオと同様に、ディスプレイドライバ回路２０Ｂの補償回路は、このような電流測定値を使用して、エージング効果（例えば、所与のＶｇｓ値に対してトランジスタＴＤが生成する駆動電流Ｉｄの量に影響を与えるエージング）に対して図８の画素２２を補償することができる。
【００７１】
感知動作が完了した後、Ｓｃａｎ２をハイに保持しながらＥＭ及びＳｃａｎ１をハイにすることにより、データ線ＤａｔａからＮｏｄｅ２上にデータがロードされ得る。画素２２は、ＥＭ、Ｓｃａｎ１及びＳｃａｎ２をローにすることにより、データがロードされた後に発光モードにされてもよく、それによりトランジスタＴＥがオンになり、かつトランジスタＴ１及びＴ２がオフになる。
【００７２】
ＥＭ信号、Ｓｃａｎ１信号及びＳｃａｎ２信号が同一であるため（すなわち、トランジスタＴ２がトランジスタＴ１と同様にｎチャネルトランジスタであるため）、これらの信号の機能は、単一の信号線上に伝達される単一の組み合わせ信号を使用して実装することができる（すなわち、単一の信号ＥＭ／Ｓｃａｎ１／Ｓｃａｎ２は、図２の画素２２の別々に調整されたＥＭ信号、Ｓｃａｎ１信号及びＳｃａｎ２信号を置換することができる）。従って、図５の画素２２のための構成は、画素２２の各行内で単一の関連付けられた水平制御線上の単一のゲート制御信号のみを使用することにより、ルーティングリソースを最小限にするのに役立つ。２本の垂直線（Ｄａｔａ及びＶｒｅｆ）を使用して、画素２２の各列内のデータ、基準電圧信号及び電流測定値を伝達することができる。図８に示した種類の画素２２を備えたディスプレイの各列の垂直線は、他の列の垂直線とは独立して動作する（すなわち、Ｎ列の画素２２を備えたディスプレイ内にはＮ本の独立した線Ｄａｔａ及びＮ本の独立した線Ｖｒｅｆが存在する）。
【００７３】
図２、５及び８に示した種類の構成を有する画素は、ディスプレイ１４全体にＶｄｄｅｌが分配されるため、ＩＲドロップ（オーミック損失）に起因するＶｄｄｅｌの変動の影響を受けやすい場合がある。これは、駆動トランジスタＴＤのソースＳのソース電圧が、Ｖｄｄｅｌに結合されており、ディスプレイ１４内の各画素２２の位置によってＶｄｄｅｌが変化するにつれて変化し得るためである。
【００７４】
所望により、図１１に示した種類の画素回路を画素２２に使用して、Ｖｄｄｅｌの変動による性能の変動を低減するのに役立ててもよい。図１１の例示的な構成では、Ｔ１は線ＶｒｅｆとＮｏｄｅ２との間に結合されているのに対し、トランジスタＴ２はデータ線ＤａｔａとＮｏｄｅ１との間に結合されている。従って、トランジスタＴ２は、データロードトランジスタとして機能し得る。駆動トランジスタＴＤのゲートにはＮｏｄｅ２が結合されている。
【００７５】
発光動作中、コンデンサＣｓｔ１上の電圧（すなわち、Ｎｏｄｅ２上の電圧）を好ましくは一定レベルに維持して、光３２に対する定常的な出力レベルを確保する。可変リフレッシュレート動作などの動作中、ディスプレイ１４のリフレッシュレートは相対的に低くてもよい（例えば、１〜５Ｈｚ）。Ｎｏｄｅ２のデータ電圧の安定性に悪影響を及ぼし得るトランジスタのリーク電流を防ぐため、半導体酸化物トランジスタ（例えば、ｎチャネル半導体酸化物トランジスタ）を使用してトランジスタＴ１を実装してもよい。トランジスタＴＥ、ＴＤ及びＴ２はｐチャネルシリコントランジスタであってもよい。トランジスタＴ２がシリコントランジスタであるため、データ線ＤａｔａからＮｏｄｅ１にデータが迅速にロードされ得る。
【００７６】
図２、図５及び図８の配置とは異なり、図１１の駆動トランジスタＴＤのソースＳは、ＶｄｄｅｌではなくＮｏｄｅ１に接続されている。電圧Ｖｄｄｅｌのレベルは、Ｖｄｄｅｌがディスプレイ１４全体に分配されているためにＩＲ損失によって変化し得るが、ソースＳ上の電圧Ｖｓはディスプレイ１４全体で変化しない（すなわち、Ｖｓは、ディスプレイ１４内の画素２２の位置とは無関係となる）。これは、トランジスタＴ２を介してデータ線ＤａｔａからＮｏｄｅ１上に所定の基準電圧をロードすることによって電圧Ｖｓが定まるためである。
【００７７】
データ線Ｄａｔａから図１１の画素２２のＮｏｄｅ１の蓄積コンデンサＣｓｔ１上へのデータのロードに関連付けられた信号を示す信号タイミング図を図１２に示す。
【００７８】
通常動作（発光動作）中、ディスプレイドライバ回路２０ＢによってＥＭがローに保持されるため、トランジスタＴＥがオンになる。Ｓｃａｎ１は、トランジスタＴ１をオフ状態に維持するためにローである。Ｓｃａｎ２は、トランジスタＴ２をオフ状態に維持するためにハイである。ＴＥがオンになると、ノードＮｏｄｅ１上のデータ値（及びＮｏｄｅ２上の電圧）が、駆動トランジスタＴＤのゲートＧとソースＳとの間に所望のＶｇｓ値を定め、それにより発光ダイオード３０に対する駆動電流Ｉｄの大きさを設定する。
【００７９】
データロード動作中、回路２０ＢによってＥＭをハイにして、トランジスタＴＥをオフにし、電流Ｉｄを遮断する。ＥＭがハイの間、回路２０Ｂは、信号Ｓｃａｎ１をハイにしてトランジスタＴ１をオンにする。トランジスタＴ１がオンになると、Ｎｏｄｅ２が所定の電圧までプリチャージされ、それによりトランジスタＴＤのＮｏｄｅ２に既知のゲート電圧Ｖｇを定める。Ｓｃａｎ２は最初ハイであり、それによりＴ２はオフに保持される。Ｓｃａｎ２がｌｏｗになると（これは、発光開始前の１行分の時間、発光開始前の２行分の時間、又は任意の他の好適な時間に起こり得る）、トランジスタＴ２がオンになり、データ線ＤａｔａからＮｏｄｅ１にトランジスタＴ２を介して所望のデータ値がロードされる。発光動作は、次に、ＥＭをローにし、Ｓｃａｎ１をローにし、かつＳｃａｎ２をハイにすることによって再開されてもよい。
【００８０】
図１１の画素２２に対する周期的な電流感知動作に関連付けられた信号を示す信号タイミング図を図１３に示す。
【００８１】
プリロード中は、Ｓｃａｎ１をハイにし、かつＳｃａｎ２をローにしながら、ＥＭをハイにして発光ダイオード３０に電流が流れるのを防ぐ。Ｓｃａｎ２がローになると、トランジスタＴ２がオンになり、既知の基準データ（「感知データ」）が線ＤａｔａからＮｏｄｅ１上にロードされる。Ｓｃａｎ１がハイになると、トランジスタＴ１がオンになり、基準電圧線ＶｒｅｆからＮｏｄｅ２に所定の電圧（例えば、−５．５Ｖ又は他の好適な値）が提供される。これにより、駆動トランジスタＴＤを動作させるための既知の条件（例えば、所定のＶｇｓ値）が定まる。
【００８２】
感知動作中は、ＥＭがハイに保持され、Ｓｃａｎ１がローになり、かつＳｃａｎ２がローに保持される。これにより、ＴＥがオフに保持され、Ｔ１がオフになり、かつＴ２がオンに保持され、それにより駆動トランジスタＴＤに流れている電流が線Ｄａｔａを通じて送られる。従って、この線が感知線として機能する。ディスプレイドライバ回路２０Ｂの補償回路内の電流感知回路は、トランジスタＴＤに流れている電流の量を線Ｄａｔａを介して測定し、それによりトランジスタＴＤの性能を評価することができる。電流感知は、１００マイクロ秒の期間又は他の好適な時間にわたって行われ得る。ディスプレイドライバ回路２０Ｂの補償回路は、このような電流測定値を使用して、エージング効果（例えば、所与のＶｇｓ値に対してトランジスタＴＤが生成する駆動電流Ｉｄの量に影響を及ぼすエージング）に対して画素２２を補償することができる。
【００８３】
電流感知動作が完了した後、ＥＭをハイに保持してトランジスタＴＥをオフにし、かつＳｃａｎ１をハイにしてトランジスタＴ１をオンにし、それによりＶｒｅｆからＮｏｄｅ２に所定の電圧を伝達することにより、更にはＳｃａｎ２をローに保持してトランジスタＴ２をオンに保持することによってデータ線ＤａｔａからＮｏｄｅ１に所望のデータ信号を通過させることにより、画素２２にデータがロードされ得る。画素２２は、ＥＭをローにしてトランジスタＴＥをオンにし、Ｓｃａｎ１をローにしてトランジスタＴ１をオフにし、かつＳｃａｎ２をハイにしてトランジスタＴ２をオフにすることにより、データがロードされた後に発光モードにされてもよい。
【００８４】
信号ＥＭの電圧範囲は、−１０Ｖ〜８Ｖであってもよく、−８Ｖ〜８Ｖであってもよく、又は任意の他の好適な電圧範囲であってもよい。Ｖｄｄｅｌの電圧は、５〜８Ｖ又は他の好適な正電源電圧レベルであってもよい。Ｖｓｓｅｌの電圧は−２Ｖ又は他の好適な接地電源電圧レベルであってもよい。線Ｄａｔａ上の信号の電圧範囲は、−４．５Ｖ〜−０．３Ｖ又は他の好適な電圧範囲であってもよい。Ｓｃａｎ２の電圧範囲は、−１０Ｖ〜−８Ｖであってもよく、−１２Ｖ〜−４Ｖであってもよく、又は他の好適な電圧範囲であってもよい。Ｓｃａｎ１の電圧範囲は、−１０Ｖ〜−８Ｖであってもよく、−８Ｖ〜８Ｖであってもよく、又は他の好適な電圧範囲であってもよい。
【００８５】
図２の画素２２のための構成は、画素２２の各行内で３本の水平制御線上の３つのゲート制御信号（ＥＭ、Ｓｃａｎ１及びＳｃａｎ２）を使用し、画素２２の各列内で２本の垂直線、すなわちＶｒｅｆ及びＤａｔａを使用してデータ、基準電圧信号及び電流測定値を送る。垂直線（線Ｄａｔａ）のうちの一方は、電流感知動作とデータロード動作の両方に使用される共用線である。ディスプレイ１４内の画素２２の各列には、好ましくは個別のＤａｔａ線が存在する。画素２２に関連付けられた垂直線のうちの他方（線Ｖｒｅｆ）は、ディスプレイ１４内の画素２２の全てに共用電圧を並列に分配するために使用され得るグローバル経路の一部である。Ｖｒｅｆがグローバル信号経路であるため、ディスプレイドライバ回路２０Ａによって画素２２に単一のＶｒｅｆ信号のみを提供する必要がある（すなわち、個別のＶｒｅｆ信号線が各列に使用されるシナリオに比べてディスプレイドライバ回路２０Ｂと画素２２との間の信号ルーティングリソースの必要量が低減される）。図２、５及び８に示した種類の配置に使用される２本の別個の垂直信号線ではなく、１本の別個の垂直信号線Ｄａｔａのみを各列に設ける必要がある。従って、図１１の配置は、ディスプレイドライバ回路のファンアウトが小さいことを示す。
【００８６】
トランジスタＴ１に対して低リーク電流の半導体酸化物トランジスタを使用することにより、可変リフレッシュレート動作中にディスプレイ１４のリフレッシュレートを低レート（例えば１〜５Ｈｚ）に低下させてもよい。シリコントランジスタを使用してトランジスタＴ２を実装することにより、充電時間（すなわち、データロード動作中にＮｏｄｅ１を所望の値まで充電することに関連付けられた時間）を最小限にしてもよい。図１１の画素配置は、データロード中にＮｏｄｅ１とＮｏｄｅ２の両方が所望の電圧によって能動的にロードされるため、Ｖｄｄｅｌの変動（例えばＩＲドロップによる変動）の影響も受けにくく、それによりＶｄｄｅｌを使用することなく駆動トランジスタＴＤの両端に所望のゲート−ソース電圧を定める。
【００８７】
図１４は、５つのトランジスタ及び１つのコンデンサを備えた例示的な画素回路の図である。駆動トランジスタＴＤは、正電源端子４０と接地電源端子４２との間で、発光イネーブルトランジスタＴＥ１及びＴＥ２と、更には発光ダイオード４４（例えば、有機発光ダイオード）と直列に結合されている。発光イネーブル制御信号ＥＭ１及びＥＭ２などの水平制御信号（ゲート信号）を使用してトランジスタＴＥ１及びＴＥ２をそれぞれ制御してもよい。操作制御信号ＳＣＡＮ１及びＳＣＡＮ２などの水平制御信号（ゲート信号）を使用してスイッチングトランジスタＴＳ１及びＴＳ２をそれぞれ制御してもよい。トランジスタＴＳ１は、例えば、半導体酸化物トランジスタであってもよく、トランジスタＴＳ２、ＴＥ１、ＴＥ２及びＴＤは、（一例として）シリコントランジスタであってもよい。コンデンサＣｓｔ１は、（駆動トランジスタＴＤのゲートの）Ｎｏｄｅ２と（トランジスタＴＤのソースの）Ｎｏｄｅ１との間に結合されてもよい。線Ｖｒｅｆを使用して画素２２の列に基準電圧を供給してもよい。データ信号（Ｄ）は、データ線Ｄａｔａを使用して画素２２に供給されてもよい。
【００８８】
図１５は、図１４に示した種類の画素を備えたディスプレイを動作させる際に関係する信号を示すタイミング図である。図１５に示すように、オンバイアスストレス期間２００の動作中にオンバイアスストレスを印加してもよく、データ書き込み期間２０２中にデータ書き込みを実行してもよく、発光期間２０４中に発光動作を実行してもよい。
【００８９】
図１６は、オンバイアスストレス期間２００中の図１４の画素回路の図である。この期間中、トランジスタＴＥ２をオフにしてダイオード４４に駆動電流が流れるのを防ぎ、トランジスタＴＳ１をオンにして、トランジスタＴＤを事前調整するために駆動トランジスタＴＤのゲートにオンバイアスストレスを供給する。トランジスタＴＤの電圧Ｖｇｓはハイである。これは、ＴＥ１がオンでＮｏｄｅ１がＶｄｄｅｌであり、かつＴＳ１がｏｎでＮｏｄｅ２がＶｒｅｆであるためである。
【００９０】
図１７は、データ書き込み動作（図１５の期間２０２）中の図１４の画素回路の図である。データ書き込み中、最初にトランジスタＴＳ１をオンにしてＮｏｄｅ２上に既知の基準電圧Ｖｒｅｆをロードすると共に、トランジスタＴＳ２をオンにしてＮｏｄｅ１上にデータ信号（Ｖｄａｔａ、Ｄａｔａ又は信号Ｄと呼ばれることがある）をロードする。トランジスタＴＥ１をオフにしてＮｏｄｅ１をＶｄｄｅｌから分離する。これにより、コンデンサＣｓｔ１の両端に電圧Ｖｄａｔａ−Ｖｒｅｆが生じる。次に、図１８に示すように、トランジスタＴＳ１及びトランジスタＴＳ２をオフにし、トランジスタＴＥ１をオンにする。ＴＥ１がオンになると、Ｎｏｄｅ１の電圧がＶｄｄｅｌになる。コンデンサＣｓｔ１の両端の電圧は瞬時に変化しないため、Ｎｏｄｅ１がＶｄｄｅｌになると、Ｎｏｄｅ２がＶｄｄｅｌ−（Ｖｄａｔａ−Ｖｒｅｆ）になる。ダイオード４４に電流が流れるため、従って、発光期間２０４中、発光４６はＶｄａｔａに比例する。
【００９１】
図１９、２０Ａ、２０Ｂ、２１及び２２は、ディスプレイ１４の画素２２内のトランジスタＴＤなどの駆動トランジスタの閾電圧Ｖｔの変動に対し、ディスプレイドライバ回路２０がどのようにディスプレイ１４を補償し得るかを示す。
【００９２】
図１９は、時には「電流感知」配置と呼ばれる場合がある種類の配置に従って閾電圧情報を収集するときの図１４の画素回路の図である。図２０Ａは、閾電圧情報を収集する動作の際に関係する信号を示すタイミング図である。図２０Ａに示すように、オンバイアスストレス期間２００中、オンバイアスストレスがトランジスタＴＤに印加されてもよい。期間２０２'中、閾電圧補償動作中に使用される所定のデータが画素２２にロードされてもよい（すなわち、図１７に関連してＮｏｄｅ１上にＶｄａｔａをロードすることに関連して記載されているようにコンデンサＣｓｔ１の両端に既知の電圧が印加されてもよい）。データ書き込み期間２０２中に画像データが画素２２にロードされてもよく、ロード済みの画像データを使用して発光期間２０４中にダイオード４４によって放出される光の量を制御してもよい。期間２０２'から期間２０２までの間、ディスプレイドライバ回路２０は、感知期間２０６中、駆動トランジスタＴＤの閾電圧Ｖｔを測定してもよい。トランジスタＴＤの閾電圧Ｖｔを決定するため、期間２０２'中に既知の基準データ値Ｖｒｅｆが書き込まれる。次に、データ線Ｄａｔａ上の電流の流れが電流センサによって測定され、測定された電流から閾電圧Ｖｔが算出される。次に、期間２０２中、Ｖｔのあらゆる変動に対して外部補償されたデータを画素２２に書き込むことができる。期間２０２中にディスプレイドライバ回路２０が画素２２に供給する画像データの値を調整することにより、図１４の画素２２などのディスプレイ１４内の画素２２のそれぞれを、閾電圧Ｖｔの測定されたあらゆる変動に対して補償することができる（すなわち、ディスプレイドライバ回路２０は、外部閾電圧補償方式を実装することができる）。
【００９３】
図１９は、感知期間２０６中の画素２２の動作（閾電圧感知又は電流感知と呼ばれることがある）を示す。図１９に示すように、期間２０６中、トランジスタＴＥ１をオフにしてＮｏｄｅ１をＶｄｄｅｌから分離する。トランジスタＴＳ１をオフにしてＮｏｄｅ２をフローティングさせる。期間２０６中、期間２０２'中にコンデンサＣｓｔ１にロードされた既知のデータによってトランジスタＴＤのゲート−ソース電圧Ｖｇｓが決定される。トランジスタＴＳ２がオンであるため、トランジスタＴＤ上の既知のデータ（及びトランジスタＴＤの閾電圧Ｖｔ）が、Ｄａｔａ線上に流れている電流を決定する。ディスプレイドライバ回路２０は、期間２０６中、この電流を測定して閾電圧Ｖｔの値を確認する。次に、データ書き込み動作２０２中に画素２２にロードされた画像データの値を調整することにより、適切な閾電圧補償動作を実行することができる（図２０Ａ）。
【００９４】
図２１は、別の例示的な外部閾電圧補償方式（すなわち、時には「電圧感知」方式と呼ばれる場合がある種類の方式）に従って閾電圧情報を収集するときの図１４の画素回路の図である。図２２は、図２１に示すような画素を備えたディスプレイを動作させる際に関係する信号を示すタイミング図である。
【００９５】
図２２に示すように、オンバイアスストレス期間２００中、オンバイアスストレスがトランジスタＴＤに印加されてもよい。データ書き込み期間２２中に画像データが画素２０２にロードされてもよく、ロード済みの画像データを使用して発光期間２０４中にダイオード４４によって放出される光の量を制御してもよい。期間２００から２０２までの間、ディスプレイドライバ回路２０は、感知期間２０８中、駆動トランジスタＴＤの閾電圧Ｖｔを測定してもよい。最初に、トランジスタＴＳ１をオンにしてＮｏｄｅ２をＶｒｅｆにしてもよい。これにより、データ線Ｄａｔａ上に既知の電流が定まる。トランジスタＴＤ及びＴＥ２がオンであるため、発光ダイオード４４に電流が流れる。トランジスタＴＥ２、ＴＤ及びＴＳ２にわたる電圧降下は小さいため、データ線Ｄａｔａ上の生成電圧Ｖｏｌｅｄを測定することができる。次に、流れる電流及び電圧Ｖｏｌｅｄの既知の値から閾電圧Ｖｔを得ることができる。期間２０２中にディスプレイドライバ回路２０が画素２２に供給する画像データの値を調整することにより、感知期間２０８中に測定されている閾電圧Ｖｔのあらゆる変動に対して画素２２を補償することができる（すなわち、ディスプレイドライバ回路２０は、外部閾電圧補償方式を実装することができる）。
【００９６】
図２１は、感知期間２０８中の画素２２の動作（電圧感知又はＶｏｌｅｄ感知と呼ばれることがある）を示す。図２１に示すように、期間２０８中、トランジスタＴＥ１をオフにしてＮｏｄｅ１をＶｄｄｅｌから分離する。トランジスタＴＳ１をオンにして、駆動トランジスタＴＤのゲートＧのＮｏｄｅ２に基準電圧Ｖｒｅｆを供給する。既知のデータ電圧Ｖｄａｔａが、Ｄａｔａ線を通じて、更にはオンであるトランジスタＴＳ２を通じて、駆動トランジスタＴＤのソースＳのＮｏｄｅ１に供給される。これにより、駆動トランジスタＴＤの両端に既知のゲートソース電圧Ｖｇｓが定まる。トランジスタＴＤの既知のＶｇｓ値及び閾電圧Ｖｔは、Ｄａｔａ線からダイオード４４に流れている電流の量を決定する。ディスプレイドライバ回路２０は、期間２０８中、この電流を測定して閾電圧Ｖｔの値を確認する。次に、データ書き込み動作２０２中に画素２２にロードされた画像データの値を調整することにより、適切な閾電圧補償動作を実行することができる（図２２）。
【００９７】
所望により、図２０Ｂに示すように、図２０Ａの過程にセトリング時間を挿入してもよい。このセトリング時間により、データ線Ｄａｔａ上の電圧をＶｄｄｅｌ近傍の高電圧に定めることができ、発光ダイオード４４が正常な発光動作を電流感知中に再現することができる。セトリング動作の感知により、データ線Ｄａｔａに結合されている回路２０内のアナログ／デジタルコンバータ回路は、線Ｄａｔａ上の電圧を十分な時間サンプリングすることができる。
【００９８】
図２３は画素２２のための例示的な６Ｔ１Ｃ構成を示す。トランジスタＴＳ３及びトランジスタＴＳ２は、図２３に示すように走査信号Ｓｃａｎ２によって制御されてもよく、又はトランジスタＴＳ３のゲートは、前走査線信号（例えば、前行からのＳｃａｎ２（ｎ−１））を使用して制御されてもよい。図２３のトランジスタＴＳ３は、発光ダイオード４４のアノードのＮｏｄｅ４をリセットするために使用されてもよい。発光ダイオード４４の寄生容量は、データ書き込み中にＮｏｄｅ４を（例えば、約２．５ボルトから−６ボルトに）迅速に放電して発光ダイオード４４を迅速にオフにすることができる。このことは、Ｎｏｄｅ４を発光ダイオード４４の閾電圧未満に低下させるのに役立ち、ディスプレイ１４上に黒画像を表示している間に駆動トランジスタＴＤからのリークによって発光ダイオード４４が点灯するのを防ぐのに役立つ。図２４は、オンバイアスストレス、データ書き込み及び発光期間中に図２３の画素２２を動作させるのに使用され得る例示的な制御信号を示す。
【００９９】
図２５の画素２２のための例示的な構成では、トランジスタＴＤ上の電流感知動作を実行している間にトランジスタＴＤ及び不所望に点灯するダイオード４４を電流が通過するのを防ぐのに役立つ（Ｓｃａｎ３によって制御される）バイパストランジスタＴＳ４によってＴＳ３が置換されている。所望により、トランジスタＴＳ４を代替の位置ＴＳ４'に配置してもよい。図２５の例は単なる例示に過ぎない。図２６は、図２５の画素２２を動作させる際に使用され得る制御信号を示す。図２７は、オンバイアスストレス動作中の図２２の画素２５を示す。図２８はデータ書き込み中の図２５の画素２２を示す。図２９は、発光動作中の図２５の画素２２を示す。図３０は、ＴＤのＶｔを測定するための電流感知動作中の図２５の画素２２を示す（この場合、発光ダイオード４４は、トランジスタＴＳ４によって定められた電流バイパス経路によって点灯していない。図３１の例では、トランジスタＴＳ４は電圧感知方式で使用されている。図３１の電圧感知方式では、トランジスタＴＳ３を使用してトランジスタＴＳ２、ＴＤ及びＴＥ２にわたる電圧降下が生じないようにすることにより、感知精度を向上させている。
【０１００】
図３２は、図３０に関連して記載された種類の電流感知動作がどのように実行され得るかを示す、図２６に示した種類の図である。
【０１０１】
これらの例が示すとおり、駆動トランジスタＴＤに対する閾電圧測定中に電流バイパス経路を生成するために追加のトランジスタを画素２２に組み込んでもよい。追加のトランジスタは、発光ダイオード４４をバイパスするバイパス経路を生成するのに使用されるため、追加のトランジスタは、時にはバイパストランジスタと呼ばれる場合がある。バイパストランジスタは、例えば、シリコントランジスタ（すなわち、シリコン活性領域を有するトランジスタ）であってもよい。
【０１０２】
一実施形態によれば、ディスプレイドライバ回路と、画素のアレイと、ディスプレイドライバ回路と画素との間で信号を伝える信号線とを備えるディスプレイが提供され、各画素は、正電源と接地電源との間に直列に結合された、発光トランジスタと、駆動トランジスタと、発光ダイオードと、第１の経路と駆動トランジスタのゲートとの間に結合された第１のスイッチングトランジスタと、第２の経路と駆動トランジスタのソースとの間に結合された第２のスイッチングトランジスタと、駆動トランジスタのゲートとソースとの間に結合されたコンデンサとを含む。
【０１０３】
別の実施形態によれば、駆動トランジスタは発光トランジスタと発光ダイオードとの間に結合され、第１のスイッチングトランジスタは半導体酸化物トランジスタを含む。
【０１０４】
別の実施形態によれば、第２のスイッチングトランジスタはシリコントランジスタを含む。
【０１０５】
別の実施形態によれば、駆動トランジスタ及び発光トランジスタはシリコントランジスタである。
【０１０６】
別の実施形態によれば、第１のスイッチングトランジスタはｎチャネルトランジスタであり、第２のスイッチングトランジスタ、発光トランジスタ及び駆動トランジスタはｐチャネルトランジスタである。
【０１０７】
別の実施形態によれば、第２の経路は、電流感知動作中に感知された電流を駆動トランジスタからディスプレイドライバ回路に伝達し、データロード動作中にデータ信号をコンデンサに伝達する共用経路である。
【０１０８】
別の実施形態によれば、画素のアレイは、画素の列と画素の行とを含み、信号線は、列のそれぞれにおいて、当該列内の画素のそれぞれの第２の経路として機能する個別の信号線を含む。
【０１０９】
別の実施形態によれば、第１の経路は、ディスプレイドライバ回路から画素の行及び列内の画素のそれぞれに共通電圧を供給するグローバル信号経路を含む。
【０１１０】
別の実施形態によれば、第１のスイッチングトランジスタは、ｎチャネルトランジスタと、発光トランジスタと、駆動トランジスタとを含み、第２のスイッチングトランジスタはｐチャネルトランジスタを含む。
【０１１１】
別の実施形態によれば、第１のスイッチングトランジスタは半導体酸化物トランジスタを含む。
【０１１２】
別の実施形態によれば、発光トランジスタ、駆動トランジスタ及び第２のスイッチングトランジスタはシリコントランジスタを含む。
【０１１３】
一実施形態によれば、ディスプレイドライバ回路と、画素のアレイと、ディスプレイドライバ回路と画素との間で信号を伝える信号線とを備えるディスプレイが提供され、各画素は、正電源と接地電源との間に直列に結合された、正電源に結合されたソースを有する駆動トランジスタと、発光トランジスタと、発光ダイオードと、第１の経路と駆動トランジスタのゲートとの間に結合された第１のスイッチングトランジスタと、第２の経路と発光トランジスタと発光ダイオードとの間のノードとの間に結合された第２のスイッチングトランジスタと、駆動トランジスタのゲートとソースとの間に結合されたコンデンサとを含む。
【０１１４】
別の実施形態によれば、第１のスイッチングトランジスタ、第２のスイッチングトランジスタ、駆動トランジスタ及び発光トランジスタはｐチャネルトランジスタを含む。
【０１１５】
別の実施形態によれば、第１のスイッチングトランジスタ、第２のスイッチングトランジスタ、駆動トランジスタ及び発光トランジスタはシリコントランジスタを含み、画素は行及び列に配置され、画素の各列は、当該列内の画素のそれぞれの第１の経路を形成するデータ線を有し、かつ当該列内の画素のそれぞれの第２の経路を形成する基準電圧線を有する。
【０１１６】
一実施形態によれば、ディスプレイドライバ回路と、ディスプレイドライバ回路に結合されたデータ線と、ディスプレイドライバ回路に結合されたゲート線と、画素のアレイとを備えるディスプレイが提供され、画素は、ディスプレイドライバ回路からデータ線を介してデータを受信し、ディスプレイドライバ回路からゲート線を介して受信した制御信号によって制御され、画素のアレイ内の各画素は、第１の電源端子と第２の電源端子との間に直列に結合された、発光ダイオードと、駆動トランジスタと、第１及び第２の発光イネーブルトランジスタとを有し、各画素は、駆動トランジスタのソース端子と駆動トランジスタのゲート端子との間に結合されたコンデンサを有し、各画素は、基準電圧線と駆動トランジスタのゲートとの間に結合された第１のスイッチングトランジスタを有し、かつデータ線のうちの１本と駆動トランジスタのソース端子との間に結合された第２のスイッチングトランジスタを有し、ゲート線は、第１及び第２の発光トランジスタ並びに第１及び第２のスイッチングトランジスタに制御信号を供給し、第１のスイッチングトランジスタは半導体酸化物活性領域を有し、第２のスイッチングトランジスタ、第１及び第２のイネーブルトランジスタ並びに駆動トランジスタはシリコン活性領域を有する。
【０１１７】
別の実施形態によれば、ディスプレイドライバ回路は、駆動トランジスタを事前調整するために駆動トランジスタにオンバイアスストレスを印加するオンバイアスストレス期間において、制御信号及びデータを供給して画素のアレイを動作させるように構成されている。
【０１１８】
別の実施形態によれば、ディスプレイドライバ回路は、感知期間中にデータ線を流れる電流を測定することによって駆動トランジスタに対する閾電圧測定を行うように構成されている。
【０１１９】
別の実施形態によれば、ディスプレイドライバ回路は、感知期間中にゲート線を介して制御信号を供給して、第１のスイッチングトランジスタをオフにし、第２のスイッチングトランジスタをオンにし、第１の発光トランジスタをオフにし、かつ第２の発光トランジスタをオンにするように構成されている。
【０１２０】
別の実施形態によれば、ディスプレイドライバ回路は、感知期間中にゲート線を介して制御信号を供給して、第１のスイッチングトランジスタをオンにし、第２のスイッチングトランジスタをオンにし、第１の発光トランジスタをオフにし、かつ第２の発光トランジスタをオンにするように構成されている。
【０１２１】
一実施形態によれば、ディスプレイドライバ回路と、ディスプレイドライバ回路に結合されたデータ線と、ディスプレイドライバ回路に結合されたゲート線と、画素のアレイとを備えるディスプレイが提供され、画素は、ディスプレイドライバ回路からデータ線を介してデータを受信し、ディスプレイドライバ回路からゲート線を介して受信した制御信号によって制御され、画素のアレイ内の各画素は、第１の電源端子と第２の電源端子との間に直列に結合された、アノード及びカソードを有する発光ダイオードと、駆動トランジスタと、第１及び第２の発光イネーブルトランジスタとを有し、各画素は、駆動トランジスタのソース端子と駆動トランジスタのゲート端子との間に結合されたコンデンサを有し、各画素は、基準電圧線と駆動トランジスタのゲートとの間に結合された第１のスイッチングトランジスタを有し、かつデータ線のうちの１本と駆動トランジスタのソース端子との間に結合された第２のスイッチングトランジスタを有し、各画素は、発光ダイオードのアノードに結合された端子を有するバイパストランジスタを有し、ゲート線は、第１及び第２の発光トランジスタ並びに第１及び第２のスイッチングトランジスタに制御信号を供給し、第１のスイッチングトランジスタは半導体酸化物活性領域を有し、第２のスイッチングトランジスタ、第１及び第２のイネーブルトランジスタ、駆動トランジスタ並びにバイパストランジスタはシリコン活性領域を有する。
【０１２２】
上記は単なる例示に過ぎず、説明された実施形態に対して様々な修正を実施することができる。上記の実施形態は、個々に、又は任意の組み合わせで実装することができる。
【図１】
2020079942.tif 000003
【図２】
2020079942.tif 000004
【図３】
2020079942.tif 000005
【図４】
2020079942.tif 000006
【図５】
2020079942.tif 000007
【図６】
2020079942.tif 000008
【図７】
2020079942.tif 000009
【図８】
2020079942.tif 000010
【図９】
2020079942.tif 000011
【図１０】
2020079942.tif 000012
【図１１】
2020079942.tif 000013
【図１２】
2020079942.tif 000014
【図１３】
2020079942.tif 000015
【図１４】
2020079942.tif 000016
【図１５】
2020079942.tif 000017
【図１６】
2020079942.tif 000018
【図１７】
2020079942.tif 000019
【図１８】
2020079942.tif 000020
【図１９】
2020079942.tif 000021
【図２０Ａ】
2020079942.tif 000022
【図２０Ｂ】
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【図２１】
2020079942.tif 000024
【図２２】
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【図２３】
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【図２４】
2020079942.tif 000027
【図２５】
2020079942.tif 000028
【図２６】
2020079942.tif 000029
【図２７】
2020079942.tif 000030
【図２８】
2020079942.tif 000031
【図２９】
2020079942.tif 000032
【図３０】
2020079942.tif 000033
【図３１】
2020079942.tif 000034
【図３２】
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【手続補正書】
【提出日】令和2年1月9日(2020.1.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
画素回路であって、
正電源端子と
接地電源端子と、
前記正電源端子と前記接地電源端子との間に接続された発光ダイオードと、
前記発光ダイオードと直列に接続された第１のシリコントランジスタと、
前記第１のシリコントランジスタと前記発光ダイオードとに直列に接続された第２のシリコントランジスタであって、前記第２のシリコントランジスタは前記発光ダイオードと前記第１のシリコントランジスタとの間に挟まれた第２のシリコントランジスタと、
前記第１のシリコントランジスタのゲートに結合された半導体酸化物スイッチングトランジスタと
を備える画素回路。
【請求項２】
前記半導体酸化物スイッチングトランジスタは、前記第１のシリコントランジスタの前記ゲートと、信号線との間に結合されている、請求項１に記載の画素回路。
【請求項３】
前記第１のシリコントランジスタの前記ゲートに結合されたコンデンサを更に備える請求項１に記載の画素回路。
【請求項４】
前記コンデンサは、前記第１のシリコントランジスタの前記ゲートと前記正電源端子との間に結合されている、請求項３に記載の画素回路。
【請求項５】
前記発光ダイオードのアノードと結合したシリコンスイッチングトランジスタをさらに備える請求項１に記載の画素回路。
【請求項６】
前記シリコンスイッチングトランジスタは、前記発光ダイオードの前記アノードと信号線との間に結合されている請求項５に記載の画素回路。
【請求項７】
前記第１のシリコントランジスタの前記ゲートと、前記正電源端子との間に結合されたコンデンサと、
前記発光ダイオードのアノードと信号線との間に結合されたシリコンスイッチングトランジスタと
をさらに備える請求項１に記載の画素回路。
【請求項８】
前記画素回路は、前記第１のシリコントランジスタと前記正電源端子との間に挟まれた第３のシリコントランジスタをさらに備える、請求項１に記載の画素回路。
【請求項９】
前記第１のシリコントランジスタと前記第３のシリコントランジスタとの間に挟まれたノードに結合されたシリコンスイッチングトランジスタをさらに備える請求項８に記載の画素回路。
【請求項１０】
前記シリコンスイッチングトランジスタは、前記ノードとデータ線との間に結合されている請求項９に記載の画素回路。
【請求項１１】
前記第１のシリコントランジスタのソースとデータ線との間に結合されたシリコンスイッチングトランジスタをさらに備える請求項１に記載の画素回路。
【請求項１２】
前記シリコンスイッチングトランジスタは、第１のシリコンスイッチングトランジスタであって、
前記画素回路は、前記発光ダイオードのアノードと信号線との間に結合された第２のシリコンスイッチングトランジスタをさらに備える請求項１１に記載の画素回路。
【請求項１３】
前記第１のシリコントランジスタは第１のｐチャネルシリコントランジスタであって、
前記第２のシリコントランジスタは第２のｐチャネルシリコントランジスタであって、
前記半導体酸化物スイッチングトランジスタはｎチャネル半導体酸化物スイッチングトランジスタであって、
前記画素回路は、
前記第１のｐチャネルシリコントランジスタのソースと前記正電源端子との間に結合された第３のｐチャネルシリコントランジスタと、
前記第１のｐチャネルシリコントランジスタのソースとデータ線との間に結合されたｐチャネルシリコンスイッチングトランジスタと、
前記第１のｐチャネルシリコントランジスタの前記ゲートに結合されたコンデンサと、
をさらに備える請求項１に記載の画素回路。
【請求項１４】
前記第１のシリコントランジスタは第１のｐチャネルシリコントランジスタであって、
前記第２のシリコントランジスタは第２のｐチャネルシリコントランジスタであって、
前記半導体酸化物スイッチングトランジスタはｎチャネル半導体酸化物スイッチングトランジスタであって、
前記画素回路は、
前記第１のｐチャネルシリコントランジスタのソースと前記正電源端子との間に結合された第３のｐチャネルシリコントランジスタと、
前記第１のｐチャネルシリコントランジスタのソースと第１の信号線との間に結合された第１のｐチャネルシリコンスイッチングトランジスタと、
前記第１のｐチャネルシリコントランジスタの前記ゲートに結合されたコンデンサと、
前記発光ダイオードのアノードと第２の信号線との間に結合された第２のｐチャネルシリコンスイッチングトランジスタと、
をさらに備える請求項１に記載の画素回路。
【請求項１５】
第１の電源端子と、
第２の電源端子と、
前記第１の電源端子と前記第２の電源端子との間で、第１のシリコントランジスタ、第２のシリコントランジスタ、第３のシリコントランジスタ、発光ダイオードの順序で直列に結合された、第１のシリコントランジスタ、第２のシリコントランジスタ、第３のシリコントランジスタ、発光ダイオードと、
前記第２のシリコントランジスタのゲートと結合された半導体酸化物スイッチングトランジスタと、
前記第２のシリコントランジスタのソースと第１の信号線との間に結合された第１のシリコンスイッチングトランジスタと、
前記発光ダイオードのアノードと第２の信号線との間に結合された第２のシリコンスイッチングトランジスタと、
を備える画素回路。
【請求項１６】
前記第１のシリコントランジスタは第１のｐチャネルシリコントランジスタであって、
前記第２のシリコントランジスタは第２のｐチャネルシリコントランジスタであって、
前記第３のシリコントランジスタは第３のｐチャネルシリコントランジスタであって、
前記半導体酸化物スイッチングトランジスタはｎチャネル半導体酸化物スイッチングトランジスタであって、
前記第１のシリコンスイッチングトランジスタは第１のｐチャネルシリコンスイッチングトランジスタであって、
前記第２のシリコンスイッチングトランジスタは第２のｐチャネルシリコンスイッチングトランジスタであって、
前記第１の信号線はデータ線である、請求項１５に記載の画素回路。
【請求項１７】
前記第２のシリコントランジスタの前記ゲートに結合されたコンデンサをさらに備える請求項１５に記載の画素回路。
【請求項１８】
第１の電源端子と、
第２の電源端子と、
前記第１の電源端子と前記第２の電源端子との間で、第１のシリコントランジスタ、第２のシリコントランジスタ、発光ダイオードの順序で直列に結合された、第１のシリコントランジスタ、第２のシリコントランジスタ、発光ダイオードと、
前記第１のシリコントランジスタのゲートと結合された半導体酸化物スイッチングトランジスタと、
前記第１のシリコントランジスタの前記ゲートと、前記第１の電源端子との間に結合されたコンデンサと、
を備える画素回路。
【請求項１９】
前記半導体酸化物スイッチングトランジスタは、前記第１のシリコントランジスタの前記ゲートと信号線との間に結合された請求項１８に記載の画素回路。
【請求項２０】
前記第１のシリコントランジスタは第１のｐチャネルシリコントランジスタであって、
前記第２のシリコントランジスタは第２のｐチャネルシリコントランジスタであって、
前記半導体酸化物スイッチングトランジスタはｎチャネル半導体酸化物スイッチングトランジスタであって、
前記画素回路は、
前記発光ダイオードのアノードと信号線との間に結合されたｐチャネルシリコンスイッチングトランジスタをさらに備える、請求項１８に記載の画素回路。
【外国語明細書】
2020079942000001.pdf