(57)【要約】      （修正有）【課題】新規構造を有する消去可能プログラマブル不揮発性メモリを提供する。【解決手段】消去可能プログラマブル不揮発性メモリ２０において、第１の選択トランジスタ及び浮遊ゲートトランジスタはｐ型トランジスタであり、ｎ型ウェル領域ＮＷに構成され、ｎウェル電圧ＶNWを受ける。第２の選択トランジスタ及び浮遊ゲートトランジスタはｎ型トランジスタであり、ｐ型ウェル領域ＰＷに構成され、ｐウェル電圧ＶPWを受ける。第１の選択トランジスタの選択ゲートＳＧは、選択ゲート電圧ＶSGを受ける。第１の選択トランジスタの第１のソース／ドレイン端子は、第１のソース線電圧ＶSL1を受ける。第２の浮遊ゲートトランジスタの第１のソース／ドレイン端子は、第１の選択トランジスタの第２のソース／ドレイン端子に接続され、第１の浮遊ゲートトランジスタの第２のソース／ドレイン端子は、第１のビット線電圧ＶBL1を受ける。【選択図】図２
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【特許請求の範囲】
【請求項１】
選択ゲート電圧を受ける選択ゲートと、第１のソース線電圧を受ける第１のソース／ドレイン端子と、第２のソース／ドレイン端子とを備える第１の選択トランジスタと、
浮遊ゲートと、前記第１の選択トランジスタの前記第２のソース／ドレイン端子に接続される第１のソース／ドレイン端子と、第１のビット線電圧を受ける第２のソース／ドレイン端子とを備える第１の浮遊ゲートトランジスタと、
前記選択ゲートと、第２のソース線電圧を受ける第１のソース／ドレイン端子と、第２のソース／ドレイン端子とを備える第２の選択トランジスタと、
前記浮遊ゲートと、前記第２の選択トランジスタの前記第２のソース／ドレイン端子に接続される第１のソース／ドレイン端子と、第２のビット線電圧を受ける第２のソース／ドレイン端子とを備える第２の浮遊ゲートトランジスタとを備え、
前記第１の選択トランジスタおよび前記第１の浮遊ゲートトランジスタが第１のウェル領域に構成され、前記第２の選択トランジスタおよび前記第２の浮遊ゲートトランジスタが第２のウェル領域に構成され、前記第１のウェル領域と前記第２のウェル領域とが異なる型を有する、
消去可能プログラマブル不揮発性メモリ。
【請求項２】
前記第１の選択トランジスタおよび前記第１の浮遊ゲートトランジスタがｐ型トランジスタであり、前記第１のウェル領域がｎウェル電圧を受けるｎ型ウェル領域であり、前記第２の選択トランジスタおよび前記第２の浮遊ゲートトランジスタがｎ型トランジスタであり、前記第２のウェル領域がｐウェル電圧を受けるｐ型ウェル領域である、請求項１に記載の消去可能プログラマブル不揮発性メモリ。
【請求項３】
前記第１の浮遊ゲートトランジスタが第１のチャネル長を有し、前記第２の浮遊ゲートトランジスタが第２のチャネル長を有し、前記第１のチャネル長が前記第２のチャネル長よりも短い、請求項１に記載の消去可能プログラマブル不揮発性メモリ。
【請求項４】
前記第１の浮遊ゲートトランジスタが第１のチャネル幅を有し、前記第２の浮遊ゲートトランジスタが第２のチャネル幅を有し、前記第１のチャネル幅が前記第２のチャネル幅よりも狭い、請求項１に記載の消去可能プログラマブル不揮発性メモリ。
【請求項５】
プログラムサイクル中に前記第１の浮遊ゲートトランジスタのチャネル領域を介して前記第１の浮遊ゲートトランジスタの前記浮遊ゲートに複数の電子が注入され、消去サイクル中に前記第１の浮遊ゲートトランジスタの前記浮遊ゲートから前記第１のウェル領域に複数の電子が放出され、読み出しサイクル中に前記第２の浮遊ゲートトランジスタが読み出し電流を生成する、請求項１に記載の消去可能プログラマブル不揮発性メモリ。
【請求項６】
前記第２の浮遊ゲートトランジスタの前記浮遊ゲートに複数の電子が蓄積されているとき、前記第２の浮遊ゲートトランジスタが第１の読み出し電流を生成し、前記第２の浮遊ゲートトランジスタの前記浮遊ゲートに電子が蓄積されていないとき、前記第２の浮遊ゲートトランジスタが第２の読み出し電流を生成し、前記第２の読み出し電流が前記第１の読み出し電流とは異なる、請求項５に記載の消去可能プログラマブル不揮発性メモリ。
【請求項７】
半導体層と、
前記半導体層に形成された第１のウェル領域と、
前記第１のウェル領域の表面に形成された第１のドープ領域、第２のドープ領域および第３のドープ領域であって、前記第１のドープ領域が第１のソース線電圧を受け、前記第３のドープ領域が第１のビット線電圧を受ける、第１のドープ領域、第２のドープ領域および第３のドープ領域と、
前記半導体層に形成された第２のウェル領域と、
前記第２のウェル領域の表面に形成された第４のドープ領域、第５のドープ領域および第６のドープ領域であって、前記第４のドープ領域が第２のソース線電圧を受け、前記第６のドープ領域が第２のビット線電圧を受ける、第４のドープ領域、第５のドープ領域および第６のドープ領域と、
前記第１のドープ領域と前記第２のドープ領域との間の領域および前記第４のドープ領域と前記第５のドープ領域との間の領域上に渡され、選択ゲート電圧を受ける選択ゲートと、
前記第２のドープ領域と前記第３のドープ領域との間の領域および前記第５のドープ領域と前記第６のドープ領域との間の領域上に渡される浮遊ゲートと、
前記半導体層に形成され、前記第１のウェル領域と前記第２のウェル領域との間に配置された分離構造と
を備える、消去可能プログラマブル不揮発性メモリ。
【請求項８】
前記第１のウェル領域がｎウェル電圧を受けるｎ型ウェル領域であり、前記第２のウェル領域がｐウェル電圧を受けるｐ型ウェル領域であり、前記第１のドープ領域と、前記第２のドープ領域と、前記第３のドープ領域とがｐ型ドープ領域であり、前記第４のドープ領域と、前記第５のドープ領域と、前記第６のドープ領域とがｎ型ドープ領域である、請求項７に記載の消去可能プログラマブル不揮発性メモリ。
【請求項９】
前記第１のウェル領域と、前記第２のドープ領域と、前記第３のドープ領域と、前記浮遊ゲートとが第１の浮遊ゲートトランジスタとして協働的に形成され、前記第２のウェル領域と、前記第５のドープ領域と、前記第６のドープ領域と、前記浮遊ゲートとが第２の浮遊ゲートトランジスタとして協働的に形成される、請求項７に記載の消去可能プログラマブル不揮発性メモリ。
【請求項１０】
前記第１の浮遊ゲートトランジスタが第１のチャネル長を有し、前記第２の浮遊ゲートトランジスタが第２のチャネル長を有し、前記第１のチャネル長が前記第２のチャネル長よりも短い、請求項９に記載の消去可能プログラマブル不揮発性メモリ。
【請求項１１】
前記第１の浮遊ゲートトランジスタが第１のチャネル幅を有し、前記第２の浮遊ゲートトランジスタが第２のチャネル幅を有し、前記第１のチャネル幅が前記第２のチャネル幅よりも狭い、請求項９に記載の消去可能プログラマブル不揮発性メモリ。
【請求項１２】
前記第１のウェル領域が複数の第１の型のサブウェル領域を有し、前記複数の第１の型のサブウェル領域が前記半導体層に前記半導体層の表面から順次形成されており、前記第１のドープ領域と、前記第２のドープ領域と、前記第３のドープ領域とが、前記第１のウェル領域の前記第１の型のサブウェル領域のうちの最初の１つの表面に形成され、前記第２のウェル領域が複数の第２の型のサブウェル領域を有し、前記複数の第２の型のサブウェル領域が前記半導体層に前記半導体層の前記表面から順次形成されており、前記第４のドープ領域と、前記第５のドープ領域と、前記第６のドープ領域とが、前記第２のウェル領域の前記第２の型のサブウェル領域のうちの最初の１つの表面に形成され、前記第１のウェル領域の前記第１の型のサブウェル領域のうちの最後の１つと、前記第２のウェル領域の前記第２の型のサブウェル領域のうちの最後の１つとが互いに接触する、請求項７に記載の消去可能プログラマブル不揮発性メモリ。
【請求項１３】
前記第１のウェル領域の前記第１の型のサブウェル領域のうちの前記最後の１つが第１のドーピング濃度を有し、前記第１のウェル領域の前記第１の型のサブウェル領域のうちの最後から２番目の１つが第２のドーピング濃度を有し、前記第２のドーピング濃度が前記第１のドーピング濃度よりも高い、請求項１２に記載の消去可能プログラマブル不揮発性メモリ。
【請求項１４】
前記第２のウェル領域の前記第２の型のサブウェル領域のうちの前記最後の１つが第３のドーピング濃度を有し、前記第２のウェル領域の前記第２の型のサブウェル領域のうちの最後から２番目の１つが第４のドーピング濃度を有し、前記第４のドーピング濃度が前記第３のドーピング濃度よりも高い、請求項１３に記載の消去可能プログラマブル不揮発性メモリ。
【請求項１５】
前記半導体層が、ｐ型基板、ｎ型基板、ｎ型埋め込み層または深いｎ型ウェル領域である、請求項７に記載の消去可能プログラマブル不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリに関し、より詳細には消去可能プログラマブル不揮発性メモリに関する。
【背景技術】
【０００２】
図１Ａ〜図１Ｄは、従来の消去可能プログラマブル不揮発性メモリの構造および等価回路を概略的に示す。例えば、従来の消去可能プログラマブル不揮発性メモリは、米国特許第８，９４１，１６７号明細書に開示されている。図１Ａは、従来の不揮発性メモリの概略上面図である。図１Ｂは、図１Ａの従来の不揮発性メモリを示した、第１の方向（ａ１−ａ２）に沿った概略断面図である。図１Ｃは、図１Ａの不揮発性メモリを示した、第２の方向（ｂ１−ｂ２）に沿った概略断面図である。図１Ｄは、従来の不揮発性メモリの概略等価回路図である。
【０００３】
図１Ａおよび図１Ｂに示すように、従来の不揮発性メモリは、２つの直列接続されたｐ型トランジスタを備える。これら２つのｐ型トランジスタは、ｎ型ウェル領域（ＮＷ）に構成される。ｎ型ウェル領域（ＮＷ）には、３つのｐ型ドープ領域３１、３２および３３が形成される。さらに、２つのポリシリコンゲート３４および３６が、３つのｐ型ドープ領域３１、３２および３３の間の領域上に渡される。
【０００４】
第１のｐ型トランジスタは、選択トランジスタとして使用され、第１のｐ型トランジスタのポリシリコンゲート３４（選択ゲートとも呼ばれる）は、選択ゲート電圧ＶSGに接続される。ｐ型ドープ領域３１は、ソース線電圧ＶSLに接続される。ｐ型ドープ領域３２は、第１のｐ型トランジスタのｐ型ドープドレイン領域と第２のｐ型トランジスタのｐ型ドープ領域との組み合わせである。第２のｐ型トランジスタは、浮遊ゲートトランジスタである。ポリシリコンゲート３６（浮遊ゲートとも呼ばれる）は、第２のｐ型トランジスタ上に配置される。ｐ型ドープ領域３３は、ビット線電圧ＶBLに接続される。さらに、ｎ型ウェル領域（ＮＷ）は、ｎウェル電圧ＶNWに接続される。
【０００５】
図１Ａおよび図１Ｃに示すように、従来の不揮発性メモリは、ｎ型トランジスタをさらに備える。ｎ型トランジスタは、浮遊ゲート３６と消去ゲート領域３５とから構成される。ｎ型トランジスタは、ｐ型ウェル領域（ＰＷ）に構成される。ｐ型ウェル領域（ＰＷ）には、ｎ型ドープ領域３８が形成される。すなわち、消去ゲート領域３５は、ｐ型ウェル領域（ＰＷ）とｎ型ドープ領域３８とを含む。
【０００６】
図１Ａに示すように、浮遊ゲート３６は外部に延在し、消去ゲート領域３５の近くに位置する。したがって、浮遊ゲート３６は、ｎ型トランジスタのゲート端子でもある。さらに、ｎ型ドープ領域３８は、ｎ型ドープソース領域とｎ型ドープドレイン領域との組み合わせと見なすことができる。ｎ型ドープ領域３８は、消去線電圧ＶELに接続される。また、ｐ型ウェル領域（ＰＷ）は、ｐウェル電圧ＶPWに接続される。図１Ｃに示すように、消去ゲート領域３５とｎ型ウェル領域（ＮＷ）とは、シャロートレンチアイソレーション（ＳＴＩ）構造３９によって互いに分離される。
【０００７】
図１Ｄの等価回路に示すように、不揮発性メモリは選択トランジスタと、浮遊ゲートトランジスタと、ｎ型トランジスタとを備える。選択トランジスタおよび浮遊ゲートトランジスタはｐ型トランジスタであり、ｎ型ウェル領域（ＮＷ）に構成される。ｎ型ウェル領域（ＮＷ）は、ｎウェル電圧ＶNWを受ける。ｎ型トランジスタは、ｐ型ウェル領域（ＰＷ）に構成される。また、ｐ型ウェル領域（ＰＷ）は、ｐウェル電圧ＶPWを受ける。
【０００８】
選択トランジスタの選択ゲートは、選択ゲート電圧ＶSGを受ける。選択トランジスタの第１のソース／ドレイン端子は、ソース線電圧ＶSLを受ける。浮遊ゲートトランジスタの第１のソース／ドレイン端子は、選択トランジスタの第２のソース／ドレイン端子に接続される。浮遊ゲートトランジスタの第２のソース／ドレイン端子は、ビット線電圧ＶBLを受ける。ｎ型トランジスタのゲート端子と浮遊ゲートトランジスタの浮遊ゲートとは、互いに接続される。ｎ型トランジスタの第１のソース／ドレイン端子とｎ型トランジスタの第２のソース／ドレイン端子とは、互いに接続されて消去線電圧ＶELを受ける。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許第８，９４１，１６７号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、新規構造を有する消去可能プログラマブル不揮発性メモリを提供する。
【課題を解決するための手段】
【００１１】
本発明の実施形態は、消去可能プログラマブル不揮発性メモリを提供する。消去可能プログラマブル不揮発性メモリは、第１の選択トランジスタと、第１の浮遊ゲートトランジスタと、第２の選択トランジスタと、第２の浮遊ゲートトランジスタとを含む。第１の選択トランジスタは、選択ゲートと、第１のソース／ドレイン端子と、第２のソース／ドレイン端子とを含む。第１の選択トランジスタの選択ゲートは、選択ゲート電圧を受ける。第１の選択トランジスタの第１のソース／ドレイン端子は、第１のソース線電圧を受ける。第１の浮遊ゲートトランジスタは、浮遊ゲートと、第１のソース／ドレイン端子と、第２のソース／ドレイン端子とを含む。第１の浮遊ゲートトランジスタの第１のソース／ドレイン端子は、第１の選択トランジスタの第２のソース／ドレイン端子に接続される。第１の浮遊ゲートトランジスタの第２のソース／ドレイン端子は、第１のビット線電圧を受ける。第２の選択トランジスタは、選択ゲートと、第１のソース／ドレイン端子と、第２のソース／ドレイン端子とを含む。第２の選択トランジスタの第１のソース／ドレイン端子は、第２のソース線電圧を受ける。第２の浮遊ゲートトランジスタは、浮遊ゲートと、第１のソース／ドレイン端子と、第２のソース／ドレイン端子とを含む。第２の浮遊ゲートトランジスタの第１のソース／ドレイン端子は、第２の選択トランジスタの第２のソース／ドレイン端子に接続される。第２の浮遊ゲートトランジスタの第２のソース／ドレイン端子は、第２のビット線電圧を受ける。第１の選択トランジスタおよび第１の浮遊ゲートトランジスタは第１のウェル領域に構成され、第２の選択トランジスタおよび第２の浮遊ゲートトランジスタは第２のウェル領域に構成される。第１のウェル領域と第２のウェル領域とは異なる型を有する。
【００１２】
本発明の別の実施形態は、消去可能プログラマブル不揮発性メモリを提供する。消去可能プログラマブル不揮発性メモリは、半導体層と、第１のウェル領域と、第１のドープ領域と、第２のドープ領域と、第３のドープ領域と、第２のウェル領域と、第４のドープ領域と、第５のドープ領域と、第６のドープ領域と、選択ゲートと、浮遊ゲートと、分離構造とを含む。第１のウェル領域は、半導体層に形成される。第１のドープ領域と、第２のドープ領域と、第３のドープ領域とは、第１のウェル領域の表面に形成される。第１のドープ領域は、第１のソース線電圧を受ける。第３のドープ領域は、第１のビット線電圧を受ける。第２のウェル領域は、半導体層に形成される。第４のドープ領域と、第５のドープ領域と、第６のドープ領域とは、第２のウェル領域の表面に形成される。第４のドープ領域は、第２のソース線電圧を受ける。第６のドープ領域は、第２のビット線電圧を受ける。選択ゲートは、第１のドープ領域と第２のドープ領域との間の領域および第４のドープ領域と第５のドープ領域との間の領域上に渡される。選択ゲートは、選択ゲート電圧を受ける。浮遊ゲートは、第２のドープ領域と第３のドープ領域との間の領域および第５のドープ領域と第６のドープ領域との間の領域上に渡される。分離構造は半導体層に形成され、第１のウェル領域と第２のウェル領域との間に配置される。
【００１３】
本発明の多くの目的、特徴および利点は、添付図面と併せて、以下の本発明の実施形態の詳細な説明を読むことにより、容易に明らかになるであろう。しかし、本明細書で使用されている図面は説明を目的とするものであり、限定するものと見なされてはならない。
【図面の簡単な説明】
【００１４】
本発明の上記目的および利点は、以下の詳細な説明および添付図面の検討により、当業者には容易に明らかになるであろう。
【００１５】
【図１】図１Ａ〜図１Ｄ（従来技術）は、従来の消去可能プログラマブル不揮発性メモリの構造及び等価回路を概略的に示す図である。
【００１６】
【図２】図２Ａは、本発明の第１の実施形態による消去可能プログラマブル不揮発性メモリを示した概略上面図であり、図２Ｂは、図２Ａに示す不揮発性メモリを示した、点線ａ−ｂに沿った概略断面図であり、図２Ｃは、図２Ａの消去可能プログラマブル不揮発性メモリの概略等価回路図である。
【００１７】
【図３Ａ】本発明の第１の実施形態による消去可能プログラマブル不揮発性メモリのバイアス電圧を概略的に示す表である。
【図３Ｂ】本発明の第１の実施形態による消去可能プログラマブル不揮発性メモリのバイアス電圧および動作を概略的に示す図である。
【図３Ｃ】本発明の第１の実施形態による消去可能プログラマブル不揮発性メモリのバイアス電圧および動作を概略的に示す図である。
【図３Ｄ】本発明の第１の実施形態による消去可能プログラマブル不揮発性メモリのバイアス電圧および動作を概略的に示す図である。
【００１８】
【図４】図４Ａは、本発明の第２の実施形態による消去可能プログラマブル不揮発性メモリを示した概略上面図であり、図４Ｂは、図４Ａに示す不揮発性メモリを示した、点線ｃ−ｄに沿った概略断面図である。
【発明を実施するための形態】
【００１９】
図２Ａは、本発明の第１の実施形態による消去可能プログラマブル不揮発性メモリを示した概略上面図である。図２Ｂは、図２Ａに示す不揮発性メモリを示した、点線ａ−ｂに沿った概略断面図である。図２Ｃは、図２Ａの消去可能プログラマブル不揮発性メモリの概略等価回路図である。
【００２０】
図２Ａおよび図２Ｂに示すように、消去可能プログラマブル不揮発性メモリ２０は、２つの直列接続されたｐ型トランジスタと２つの直列接続されたｎ型トランジスタとを備える。これら２つのｐ型トランジスタは、ｎ型ウェル領域（ＮＷ）に構成される。２つの直列接続されたｎ型トランジスタは、ｐ型ウェル領域（ＰＷ）に構成される。 ｎ型ウェル領域（ＮＷ）とｐ型ウェル領域（ＰＷ）とは、分離構造２９によって互いに分離される。例えば、分離構造２９は、シャロートレンチアイソレーション（ＳＴＩ）構造である。この実施形態では、分離構造２９と、ｎ型ウェル領域（ＮＷ）と、ｐ型ウェル領域（ＰＷ）とは、ｐ型基板（ｐ＿ｓｕｂ）に形成される。あるいは、分離構造２９と、ｎ型ウェル領域（ＮＷ）と、ｐ型ウェル領域（ＰＷ）とは、ｎ型基板、ｎ型埋め込み層（ＮＢＬ）、または深いｎウェル（ＤＮＷ）領域などの別の半導体層に形成される。
【００２１】
ｎ型ウェル領域（ＮＷ）には、３つのｐ型ドープ領域２１、２２および２３が形成される。さらに、ポリシリコンゲートＳＧがｐ型ドープ領域２１と２２との間の領域上に渡され、ポリシリコンゲートＦＧがｐ型ドープ領域２２と２３との間の領域上に渡される。第１のｐ型トランジスタは第１の選択トランジスタとして使用され、第１のｐ型トランジスタのポリシリコンゲートＳＧ（選択ゲートとも呼ばれる）は選択ゲート電圧ＶSGに接続される。ｐ型ドープ領域２１は、第１のソース線電圧ＶSL1に接続される。ｐ型ドープ領域２２は、第１のｐ型トランジスタのｐ型ドープドレイン領域と第２のｐ型トランジスタのｐ型ドープ領域との組み合わせである。第２のｐ型トランジスタは、第１の浮遊ゲートトランジスタとして使用される。ポリシリコンゲートＦＧ（浮遊ゲートとも呼ばれる）は、第２のｐ型トランジスタ上に配置される。ｐ型ドープ領域２３は、第１のビット線電圧ＶBL1に接続される。さらに、ｎ型ウェル領域（ＮＷ）は、ｎウェル電圧ＶNWに接続される。
【００２２】
ｐ型ウェル領域（ＰＷ）には、３つのｎ型ドープ領域２５、２６および２７が形成される。さらに、２つのポリシリコンゲートＳＧおよびＦＧが３つのｎ型ドープ領域２５、２６および２７の間の領域上に渡される。第１のｎ型トランジスタは第２の選択トランジスタとして使用され、第２のｎ型トランジスタのポリシリコンゲートＳＧ（選択ゲートとも呼ばれる）は、選択ゲート電圧ＶSGに接続される。ｎ型ドープ領域２５は、第２のソース線電圧ＶSL2に接続される。ｎ型ドープ領域２６は、第１のｎ型トランジスタのｎ型ドープドレイン領域と第２のｎ型トランジスタのｎ型ドープ領域との組み合わせである。第２のｎ型トランジスタは、第２の浮遊ゲートトランジスタとして使用される。ポリシリコンゲートＦＧ（すなわち、浮遊ゲート）は、第２のｎ型トランジスタ上に配置される。ｎ型ドープ領域２７は、第２のビット線電圧ＶBL2に接続される。さらに、ｐ型ウェル領域（ＰＷ）は、ｐウェル電圧ＶPWに接続される。
【００２３】
この実施形態では、第１の選択トランジスタの選択ゲートＳＧと第２の選択トランジスタの選択ゲートＳＧとは、同一のポリシリコンゲートで形成される。すなわち、第１の選択トランジスタの選択ゲートＳＧと第２の選択トランジスタの選択ゲートＳＧとは、互いに接続されている。さらに、第１の浮遊ゲートトランジスタの浮遊ゲートＦＧと第２の浮遊ゲートトランジスタの浮遊ゲートＦＧとは、同一のポリシリコンゲートで形成される。すなわち、第１の浮遊ゲートトランジスタの浮遊ゲートＦＧと第２の浮遊ゲートトランジスタの浮遊ゲートＦＧとは、互いに接続されている。さらに、第１の浮遊ゲートトランジスタのチャネル長Ｌ１は第２の浮遊ゲートトランジスタのチャネル長Ｌ２よりも短く、第１の浮遊ゲートトランジスタのチャネル幅ｗ１は第２の浮遊ゲートトランジスタのチャネル幅ｗ２よりも狭い。
【００２４】
図２Ｃの等価回路に示すように、消去可能プログラマブル不揮発性メモリ２０は、第１の選択トランジスタと、第２の選択トランジスタと、第１の浮遊ゲートトランジスタと、第２の浮遊ゲートトランジスタとを備える。すなわち、４つのトランジスタは、消去可能プログラマブル不揮発性メモリ２０のメモリセルを構成する。メモリセルは、２本のビット線と、２本のソース線と、互いに接続された２本の選択線（すなわち、第１の選択トランジスタの選択ゲートＳＧと第２の選択トランジスタの選択ゲートＳＧとは互いに接続される）とに接続される。
【００２５】
第１の選択トランジスタおよび第１の浮遊ゲートトランジスタはｐ型トランジスタであり、ｎ型ウェル領域（ＮＷ）に構成される。ｎ型ウェル領域（ＮＷ）は、ｎウェル電圧ＶNWを受ける。第２の選択トランジスタおよび第２の浮遊ゲートトランジスタはｎ型トランジスタであり、ｐ型ウェル領域（ＰＷ）に構成される。また、ｐ型ウェル領域（ＰＷ）は、ｐウェル電圧ＶPWを受ける。
【００２６】
第１の選択トランジスタの選択ゲートＳＧは、選択ゲート電圧ＶSGを受ける。第１の選択トランジスタの第１のソース／ドレイン端子は、第１のソース線電圧ＶSL1を受ける。第１の浮遊ゲートトランジスタの第１のソース／ドレイン端子は、第１の選択トランジスタの第２のソース／ドレイン端子に接続される。第１の浮遊ゲートトランジスタの第２のソース／ドレイン端子は、第１のビット線電圧ＶBL1を受ける。
【００２７】
第２の選択トランジスタの選択ゲートＳＧは、選択ゲート電圧ＶSGを受ける。第２の選択トランジスタの第１のソース／ドレイン端子は、第２のソース線電圧ＶSL2を受ける。第２の浮遊ゲートトランジスタの第１のソース／ドレイン端子は、第２の選択トランジスタの第２のソース／ドレイン端子に接続される。第２の浮遊ゲートトランジスタの第２のソース／ドレイン端子は、第２のビット線電圧ＶBL2を受ける。
【００２８】
消去可能プログラマブル不揮発性メモリ２０の動作を以下に説明する。
【００２９】
不揮発性メモリ２０のプログラムサイクル中には、第１の選択トランジスタおよび第１の浮遊ゲートトランジスタが活性化される。その結果、ホットキャリア（例えば電子）は第１の浮遊ゲートトランジスタのチャネル領域を介して移動し、浮遊ゲートＦＧに注入される。
【００３０】
不揮発性メモリ２０の消去サイクル中には、第１の選択トランジスタおよび第１の浮遊ゲートトランジスタが活性化される。その結果、電子は第１の浮遊ゲートトランジスタのチャネル領域を介して浮遊ゲートＦＧから放出される。
【００３１】
不揮発性メモリ２０の読み出しサイクルでは、第２の選択トランジスタおよび第２の浮遊ゲートトランジスタが活性化される。浮遊ゲートＦＧの電子量に応じて、第２の浮遊ゲートトランジスタは、読み出し電流を生成する。読み出し電流の大きさに応じて、不揮発性メモリ２０の蓄積状態が決定される。
【００３２】
図３Ａ〜図３Ｄは、本発明の第１の実施形態による消去可能プログラマブル不揮発性メモリのバイアス電圧および動作を概略的に示す。
【００３３】
図３Ａおよび図３Ｂに示すように、プログラムサイクルは２つの期間に分けられる。例えば、プログラムサイクルは５０μｓを必要とし、プログラムサイクルの第１の期間（または前期）は２０μｓ、プログラムサイクルの第２の期間（または後期）は３０μｓである。
【００３４】
プログラムサイクルの前期では、選択ゲート電圧ＶSG、第２のソース線電圧ＶSL2、第２のビット線電圧ＶBL2およびｐウェル電圧ＶPWは、すべて０Ｖである。その結果、第２の選択トランジスタはオフになる。また、選択ゲート電圧ＶSGは０Ｖ、第１のソース線電圧ＶSL1は５Ｖ、第１のビット線電圧ＶBL1は−２Ｖ、およびｎウェル電圧ＶNWは５Ｖである。この状況では、第１の選択トランジスタがオンになり、プログラム電流Ｉｐｇｍが第１の選択トランジスタを通って流れる。その結果、電子は第１の浮遊ゲートトランジスタのチャネル領域を介して浮遊ゲートＦＧに注入される。
【００３５】
プログラムサイクルの後期では、選択ゲート電圧ＶSGが０Ｖであるとき、第２のソース線電圧ＶSL2、第２のビット線電圧ＶBL2およびｐウェル電圧ＶPWは、すべて５Ｖに上昇する。その結果、第２の浮遊ゲートトランジスタの浮遊ゲートＦＧが結合されて約５Ｖの電圧を有する。この状況下では、第１の浮遊ゲートトランジスタの浮遊ゲートＦＧにより多くの電子が注入される。その結果、不揮発性メモリ２０のプログラム効率が向上する。
【００３６】
図３Ａおよび図３Ｃを参照されたい。消去サイクル中、第２のソース線電圧ＶSL2、第２のビット線電圧ＶBL2、およびｐウェル電圧ＶPWは、すべて−７．５Ｖである。また、選択ゲート電圧ＶSGが０Ｖであるとき、第１のソース線電圧ＶSL1、第１のビット線電圧ＶBL1、およびｎウェル電圧ＶNWは、すべて７．５Ｖである。その結果、第１の選択トランジスタおよび第２の選択トランジスタはオフになる。
【００３７】
第２の浮遊ゲートトランジスタの浮遊ゲートＦＧが結合されて約−７．５Ｖの電圧を有し、第１のビット線電圧ＶBL1とｎウェル電圧ＶNWとの両方が７．５Ｖであるため、第１の浮遊ゲートトランジスタの浮遊ゲートＦＧとｎウェル電圧ＶNWとの間の電圧差は１５Ｖである。その結果、第１の浮遊ゲートトランジスタの浮遊ゲートＦＧからｎ型ウェル領域（ＮＷ）に電子が放出される。
【００３８】
図３Ａおよび図３Ｄを参照されたい。読み出しサイクル中、選択ゲート電圧ＶSG、第１のソース線電圧ＶSL1、第１のビット線電圧ＶBL1およびｎウェル電圧ＶNWは、すべて２．５Ｖである。その結果、第１の選択トランジスタはオフになる。また、選択ゲート電圧ＶSGは２．５Ｖ、第２のソース線電圧ＶSL2は０Ｖ、第２のビット線電圧ＶBL2は２．５Ｖ、およびｐウェル電圧ＶPWは０Ｖである。その結果、第２の選択トランジスタがオンになり、第２の浮遊ゲートトランジスタは読み出し電流Ｉｒｅａｄを生成する。
【００３９】
通常、読み出し電流Ｉｒｅａｄの大きさは、第２の浮遊ゲートトランジスタの浮遊ゲートＦＧに蓄積された電子の量に応じて決定される。例えば、第２の浮遊ゲートトランジスタの浮遊ゲートＦＧに電子が蓄積されている場合には、第２の浮遊ゲートトランジスタはオフになり、生成された読み出し電流Ｉｒｅａｄの大きさは非常に小さい（例えば、ほぼゼロ）。一方、第２の浮遊ゲートトランジスタの浮遊ゲートＦＧに電子が蓄積されていない場合には、第２の浮遊ゲートトランジスタがオンになり、生成された読み出し電流Ｉｒｅａｄの大きさは大きくなる。したがって、不揮発性メモリ２０の蓄積状態は、読み出し電流Ｉｒｅａｄの大きさに応じて決定される。
【００４０】
上述のように、第１の浮遊ゲートトランジスタのチャネル長Ｌ１は、第２の浮遊ゲートトランジスタのチャネル長Ｌ２よりも短く、第１の浮遊ゲートトランジスタのチャネル幅ｗ１は、第２の浮遊ゲートトランジスタのチャネル幅ｗ２よりも狭い。その結果、第１の浮遊ゲートトランジスタのプログラム効率が向上し、第２の浮遊ゲートトランジスタの読み出し効率が向上する。
【００４１】
通常、不揮発性メモリ２０のｎ型ウェル領域（ＮＷ）およびｐ型ウェル領域（ＰＷ）は、高いドーピング濃度を有する。不揮発性メモリ２０の消去サイクル中、ｎウェル電圧ＶNWは７．５Ｖであり、ｐウェル電圧ＶPWは−７．５Ｖである。すなわち、ｎ型ウェル領域（ＮＷ）とｐ型ウェル領域（ＰＷ）との間の電圧差は１５Ｖである。不揮発性メモリ２０のｎ型ウェル領域（ＮＷ）とｐ型ウェル領域（ＰＷ）とが互いに接触している場合、接合降伏電圧が消去動作時に十分に維持されない。この状況下では、接合降伏問題が発生する。
【００４２】
図２Ｂに示すように、より広い分離構造２９がｐ型基板（ｐ＿ｓｕｂ）に形成されて、ｎ型ウェル領域（ＮＷ）をｐ型ウェル領域（ＰＷ）から分離する。例えば、分離構造２９の幅は１μｍよりも広い。より広い分離構造２９のために、ｎ型ウェル領域（ＮＷ）およびｐ型ウェル領域（ＰＷ）の製造後、ｎ型ウェル領域（ＮＷ）とｐ型ウェル領域（ＰＷ）とは互いに接触することなく、ｐ型基板（ｐ＿ｓｕｂ）によって互いに分離される。その結果、不揮発性メモリ２０の接合降伏問題は回避される。
【００４３】
ｐ型基板（ｐ＿ｓｕｂ）のドーピング濃度が低いため、ｎ型ウェル領域（ＮＷ）とｐ型基板（ｐ＿ｓｕｂ）との間の接合降伏電圧は従来よりも高い。その結果、不揮発性メモリ２０の消去サイクル中、接合降伏問題は回避される。しかし、より広い分離構造２９がｐ型基板（ｐ＿ｓｕｂ）に形成されるため、不揮発性メモリ２０のメモリセルはより大きな面積を有する。
【００４４】
図４Ａは、本発明の第２の実施形態による消去可能プログラマブル不揮発性メモリを示した概略上面図である。図４Ｂは、図４Ａに示す不揮発性メモリを示した、点線ｃ−ｄに沿った概略断面図である。本実施形態の不揮発性メモリのバイアス電圧および等価回路は、第１の実施形態と同様であり、本明細書では重複して説明しない。
【００４５】
第１の実施形態と比較して、第２の実施形態のウェル領域の構造は大きく異なる。この実施形態では、ｎ型ウェル領域は複数のｎ型サブウェル領域を有し、ｐ型ウェル領域は複数のｐ型サブウェル領域を有する。例えば、ｎ型ウェル領域は３つのｎ型サブウェル領域ＮＷ１〜ＮＷ３を有し、ｐ型ウェル領域は３つのｐ型サブウェル領域ＰＷ１〜ＰＷ３を有する。他の実施形態では、ｎ型ウェル領域は２つのｎ型サブウェル領域または３つより多くのｎ型サブウェル領域を有してもよいし、ｐ型ウェル領域は２つのｐ型サブウェル領域または３つより多くのｐ型サブウェル領域を有してもよい。
【００４６】
図４Ａおよび図４Ｂに示すように、消去可能プログラマブル不揮発性メモリ４０は、２つの直列接続されたｐ型トランジスタと２つの直列接続されたｎ型トランジスタとを備える。これら２つのｐ型トランジスタは、第１のｎ型サブウェル領域（ＮＷ１）に構成される。２つの直列接続されたｎ型トランジスタは、第１のｐ型サブウェル領域（ＰＷ１）に構成される。第１のｎ型サブウェル領域（ＮＷ１）と第１のｐ型サブウェル領域（ＰＷ１）とは、分離構造４９によって互いに分離される。第２のｎ型サブウェル領域（ＮＷ２）と第２のｐ型サブウェル領域（ＰＷ２）ともまた、分離構造４９によって互いに分離される。第３のｎ型サブウェル領域（ＮＷ３）と第３のｐ型サブウェル領域（ＰＷ３）とは互いに直接接触している。例えば、分離構造４９は、シャロートレンチアイソレーション（ＳＴＩ）構造である。この実施形態では、分離構造４９と、ｎ型ウェル領域と、ｐ型ウェル領域とは、ｐ型基板（ｐ＿ｓｕｂ）に形成される。あるいは、分離構造４９と、ｎ型ウェル領域と、ｐ型ウェル領域とは、ｎ型基板、ｎ型埋め込み層（ＮＢＬ）、または深いｎウェル（ＤＮＷ）領域などの別の半導体層に形成される。
【００４７】
第１のｎ型サブウェル領域（ＮＷ１）には、３つのｐ型ドープ領域４１、４２および４３が形成される。さらに、ポリシリコンゲートＳＧがｐ型ドープ領域４１と４２との間の領域上に渡され、ポリシリコンゲートＦＧがｐ型ドープ領域４２と４３との間の領域上に渡される。第１のｐ型トランジスタは第１の選択トランジスタとして使用され、第１のｐ型トランジスタのポリシリコンゲートＳＧ（選択ゲートとも呼ばれる）は選択ゲート電圧ＶSGに接続される。ｐ型ドープ領域４１は、第１のソース線電圧ＶSL1に接続される。ｐ型ドープ領域４２は、第１のｐ型トランジスタのｐ型ドープドレイン領域と第２のｐ型トランジスタのｐ型ドープ領域との組み合わせである。第２のｐ型トランジスタは、第１の浮遊ゲートトランジスタとして使用される。ポリシリコンゲートＦＧ（浮遊ゲートとも呼ばれる）は、第２のｐ型トランジスタ上に配置される。ｐ型ドープ領域４３は、第１のビット線電圧ＶBL1に接続される。さらに、ｎ型ウェル領域は、ｎウェル電圧ＶNWに接続される。
【００４８】
第１のｐ型サブウェル領域（ＰＷ１）には、３つのｎ型ドープ領域４５、４６および４７が形成される。さらに、２つのポリシリコンゲートＳＧおよびＦＧが、３つのｎ型ドープ領域４５、４６および４７の間の領域上に渡される。第１のｎ型トランジスタは第２の選択トランジスタとして使用され、第２のｎ型トランジスタのポリシリコンゲートＳＧ（選択ゲートとも呼ばれる）は、選択ゲート電圧ＶSGに接続される。ｎ型ドープ領域４５は、第２のソース線電圧ＶSL2に接続される。ｎ型ドープ領域４６は、第１のｎ型トランジスタのｎ型ドープドレイン領域と第２のｎ型トランジスタのｎ型ドープ領域との組み合わせである。第２のｎ型トランジスタは、第２の浮遊ゲートトランジスタとして使用される。ポリシリコンゲートＦＧ（すなわち、浮遊ゲート）は、第２のｎ型トランジスタ上に配置される。ｎ型ドープ領域４７は、第２のビット線電圧ＶBL2に接続される。さらに、ｐ型ウェル領域は、ｐウェル電圧ＶPWに接続される。
【００４９】
ウェル領域の形成時には、さまざまな深さに応じて複数のイオン注入工程が行われる。その結果、複数のｎ型サブウェル領域および複数のｐ型サブウェル領域が形成される。
【００５０】
図４Ｂを参照されたい。浅い方から深い方へ、ｐ型基板（ｐ＿ｓｕｂ）のｎ型ウェル領域は、第１のｎ型サブウェル領域（ＮＷ１）と、第２のｎ型サブウェル領域（ＮＷ２）と、第３のｎ型サブウェル領域（ＮＷ３）とを順次有する。同様に、浅い方から深い方へ、ｐ型基板（ｐ＿ｓｕｂ）のｎ型ウェル領域は、第１のｐ型サブウェル領域（ＰＷ１）と、第２のｐ型サブウェル領域（ＰＷ２）と、第３のｐ型サブウェル領域（ＰＷ３）とを順次有する。第２のｎ型サブウェル領域（ＮＷ２）のドーピング濃度は、第３のｎ型サブウェル領域（ＮＷ３）のドーピング濃度よりも高い。第２のｐ型サブウェル領域（ＰＷ２）のドーピング濃度は、第３のｐ型サブウェル領域（ＰＷ３）のドーピング濃度よりも高い。
【００５１】
第３のｎ型サブウェル領域（ＮＷ３）のドーピング濃度および第３のｐ型サブウェル領域（ＰＷ３）のドーピング濃度が低いため、第３のｎ型サブウェル領域（ＮＷ３）と第３のｐ型サブウェル領域（ＰＷ３）との間の接合降伏電圧は非常に高い。その結果、消去サイクル中に不揮発性メモリ４０の接合降伏問題は発生しない。
【００５２】
不揮発性メモリ４０が接合降伏問題に悩まされないため、ｐ型基板（ｐ＿ｓｕｂ）の分離構造４９は、より狭くてもよい。例えば、分離構造４９の幅は、０．５μｍ未満である。ｎ型ウェル領域およびｐ型ウェル領域の形成後、第３のｎ型サブウェル領域（ＮＷ３）と第３のｐ型サブウェル領域（ＰＷ３）とは互いに直接接触しており、不揮発性メモリ４０の接合降伏問題は回避される。
【００５３】
上述のように、第２のｎ型サブウェル領域（ＮＷ２）のドーピング濃度は、第３のｎ型サブウェル領域（ＮＷ３）のドーピング濃度よりも高く、第２のｐ型サブウェル領域（ＰＷ２）のドーピング濃度は、第３のｐ型サブウェル領域（ＰＷ３）のドーピング濃度よりも高い。その結果、消去サイクル中に、第３のｎ型サブウェル領域（ＮＷ３）からｎ型ドープ領域４５、４６および４７へのパンチスルー効果は発生しない。
【００５４】
不揮発性メモリ４０の分離構造４９はより狭いため、メモリセルの面積を効果的に縮小することができる。
【００５５】
さらに、第１の選択トランジスタの閾値電圧は、第１のｎ型サブウェル領域（ＮＷ１）のドーピング濃度に応じて決定され、第２の選択トランジスタの閾値電圧は、第１のｐ型サブウェル領域（ＰＷ１）のドーピング濃度に応じて決定される。したがって、第１のｎ型サブウェル領域（ＮＷ１）のドーピング濃度および第１のｐ型サブウェル領域（ＰＷ１）のドーピング濃度は制限されない。第１のｎ型サブウェル領域（ＮＷ１）のドーピング濃度および第１のｐ型サブウェル領域（ＰＷ１）のドーピング濃度は、実用上の要件に応じて決定されてもよい。
【００５６】
上述の実施形態では、ｐ型選択トランジスタおよびｐ型浮遊ゲートトランジスタがプログラム動作および消去動作を担当し、ｎ型選択トランジスタおよびｎ型浮遊ゲートトランジスタが読み出し動作を担当する。本発明の教示を維持しながら、多くの修正および変更を加え得ることに留意されたい。例えば、別の実施形態では、ｐ型ウェル領域に構成されたｎ型選択トランジスタおよびｎ型浮遊ゲートトランジスタがプログラム動作および消去動作を担当し、ｎ型ウェル領域に構成されたｐ型選択トランジスタおよびｐ型浮遊ゲートトランジスタが、読み出し動作を担当する。
【００５７】
最も実用的で好ましい実施形態と現在考えられているものに関して本発明を説明してきたが、本発明が開示された実施形態に限定される必要はないことを理解されたい。むしろ、最も広い解釈と一致する添付の特許請求の範囲の精神および範囲内に含まれる様々な修正形態および類似の構成を網羅して、そのような修正形態および類似の構造をすべて包含することを意図するものである。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４】
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【外国語明細書】
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