(57)【要約】【課題】基板に対する位置精度の向上を図るとともに温度差によらずに発電することができる発電素子、及び発電素子の製造方法を提供すること。【解決手段】複数のｐｉｎダイオード３０がｎシリコン基板２０の面方向において離間した状態で設けられており、ｐｉｎダイオード３０は、ｐ型半導体層３１とｎ型半導体層３２との間にｐ型半導体層３１及びｎ型半導体層３２よりもバンドギャップが小さいｉ型半導体層３３を有し、ｎシリコン基板２０の面方向において隣り合うｐｉｎダイオード３０の間には、絶縁体５１が配置されるとともにｎシリコン基板２０の面方向において隣り合うｐｉｎダイオード３０の一方におけるｐ型半導体層３１と、隣り合うｐｉｎダイオード３０の他方におけるｎ型半導体層３２とは、金属配線材４１を含む配線４０により電気的に接続されており、金属配線材４１は、絶縁体５１を覆うようにｎシリコン基板２０の面方向に延びている。【選択図】図２
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【特許請求の範囲】
【請求項１】
クラスレート化合物材料よりなる複数のｐｉｎダイオードがシリコン基板の面方向において離間した状態で設けられており、
前記ｐｉｎダイオードは、第１導電型半導体層と第２導電型半導体層との間に前記第１導電型半導体層及び前記第２導電型半導体層よりもバンドギャップが小さい真性半導体層を有し、
前記シリコン基板の面方向において隣り合う前記ｐｉｎダイオードの間には、絶縁体が配置されるとともに前記シリコン基板の面方向において隣り合う前記ｐｉｎダイオードの一方における前記第１導電型半導体層と、隣り合う前記ｐｉｎダイオードの他方における前記第２導電型半導体層とは、金属配線材を含む配線により電気的に接続されており、
前記金属配線材は、前記絶縁体を覆うように前記シリコン基板の面方向に延びていることを特徴とする発電素子。
【請求項２】
前記ｐｉｎダイオードは、前記シリコン基板の厚さ方向において前記シリコン基板側から順に前記第２導電型半導体層、前記真性半導体層、前記第１導電型半導体層が設けられた縦型ｐｉｎダイオードであり、
前記シリコン基板の表層部には、前記ｐｉｎダイオード毎に設けられるとともに前記配線の一部をなす配線用不純物拡散領域が形成され、
前記配線用不純物拡散領域の一端部には、前記ｐｉｎダイオードの前記第２導電型半導体層が接続され、
隣り合う前記ｐｉｎダイオードの一方における前記第１導電型半導体層と、隣り合う前記ｐｉｎダイオードの他方に対応する前記配線用不純物拡散領域の他端部とは、前記金属配線材により接続され、
前記絶縁体は、前記配線用不純物拡散領域の一端部と前記金属配線材との間に配置されていることを特徴とする請求項１に記載の発電素子。
【請求項３】
前記ｐｉｎダイオードは、前記ｐｉｎダイオードの表層部の一端部に前記第１導電型半導体層が、前記ｐｉｎダイオードの前記表層部の他端部を含み前記第１導電型半導体層を取り囲むように前記第２導電型半導体層が設けられた横型ｐｉｎダイオードであり、
隣り合う前記ｐｉｎダイオードの間に設けられたトレンチには、前記絶縁体が充填され、
隣り合う前記ｐｉｎダイオードの一方における前記第１導電型半導体層と、隣り合う前記ｐｉｎダイオードの他方における前記表層部の他端部に対応する前記第２導電型半導体層とは前記金属配線材により接続されていることを特徴とする請求項１に記載の発電素子。
【請求項４】
クラスレート化合物材料よりなる複数のｐｉｎダイオードがシリコン基板の面方向において離間した状態で設けられている発電素子の製造方法であって、
前記シリコン基板上に、クラスレート化合物材料よりなる第２導電型の薄膜を成膜する第１工程と、
前記第１工程後において、前記シリコン基板の表層部に前記ｐｉｎダイオード毎に設けられるとともに配線の一部をなす配線用不純物拡散領域を形成する第２工程と、
前記第２工程後において、前記薄膜の表層部に第１導電型の不純物拡散領域を形成することにより、前記シリコン基板の厚さ方向において前記シリコン基板側から順に第２導電型半導体層、第１導電型半導体層及び前記第２導電型半導体層よりもバンドギャップが小さい真性半導体層、前記第１導電型半導体層が設けられたｐｉｎダイオードを形成する第３工程と、
前記第３工程後において、前記薄膜をエッチングして前記配線用不純物拡散領域の一端部に前記第２導電型半導体層が接続されるように各ｐｉｎダイオードに分割する第４工程と、
前記第４工程後において、前記シリコン基板における隣り合う前記ｐｉｎダイオードの間に絶縁体を配置する第５工程と、
前記第５工程後において、隣り合う前記ｐｉｎダイオードの一方における前記第１導電型半導体層と、隣り合う前記ｐｉｎダイオードの他方に対応する前記配線用不純物拡散領域の他端部とを、前記絶縁体を覆うようにして前記シリコン基板の面方向に延びる金属配線材により電気的に接続する第６工程と、を有することを特徴とする発電素子の製造方法。
【請求項５】
クラスレート化合物材料よりなる複数のｐｉｎダイオードがシリコン基板の面方向において離間した状態で設けられている発電素子の製造方法であって、
前記シリコン基板に、クラスレート化合物材料よりなる第２導電型のシリコンクラスタ単結晶基板を貼り合わせる第１工程と、
前記第１工程後において、前記シリコンクラスタ単結晶基板を研削することにより前記シリコンクラスタ単結晶基板の厚さを調整する第２工程と、
前記第２工程後において、前記シリコンクラスタ単結晶基板の表層部に第１導電型の複数の不純物拡散領域を離間して形成することにより、前記シリコン基板の厚さ方向において前記シリコン基板側から順に第２導電型半導体層、第１導電型半導体層及び前記第２導電型半導体層よりもバンドギャップが小さい真性半導体層、前記第１導電型半導体層が設けられたｐｉｎダイオードを形成する第３工程と、
前記第３工程後において、前記シリコンクラスタ単結晶基板をトレンチエッチングして表層部の一端部に前記第１導電型半導体層が位置するようにｐｉｎダイオードを分割する第４工程と、
前記第４工程後において、隣り合う前記ｐｉｎダイオードの間のトレンチに絶縁体を充填する第５工程と、
前記第５工程後において、隣り合う前記ｐｉｎダイオードの一方における前記第１導電型半導体層と、隣り合う前記ｐｉｎダイオードの他方における前記第２導電型半導体層とを前記絶縁体を覆うようにして前記シリコン基板の面方向に延びる金属配線材により電気的に接続する第６工程と、を有することを特徴とする発電素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発電素子、及び発電素子の製造方法に関するものである。
【背景技術】
【０００２】
特許文献１，２には、ゼーベック効果を利用して熱を電力に変換する熱電変換素子が開示されている。
特許文献１においては、一対の基板の間に複数の熱電変換素子を挟み込むことにより熱電変換器としてモジュール化している。一対の基板の一方の面には、電極パターンが設けられている。熱電変換素子は、一対の基板の電極パターンの間に挟まれている。
【０００３】
特許文献２においては、基板上に設けられた複数の熱電変換素子を、電極を用いて直列接続している。詳しくは、隣り合う熱電変換素子の一方における基板と反対側の上面と、隣り合う熱電変換素子の他方と基板との間に設けられる金属電極とを、上部電極で接続している。また、熱電変換素子の上部電極側を高温、熱電変換素子の金属電極側を低温にすることにより、熱電変換素子に生じる温度差によって熱電変換素子に熱起電力が発生する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１７−２２８６１０号公報
【特許文献２】特開２０１５−０７２９５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、特許文献１に開示の熱電変換素子（モジュール）では、熱電変換素子の数が多くなるほど、一対の基板の電極パターンの間に複数の熱電変換素子を配置するときの熱電変換素子の基板に対する位置精度が低下してしまう。
【０００６】
その点、特許文献２に開示の熱電変換素子（モジュール）では、基板上に設けられた隣り合う熱電変換素子を、電極を用いて接続させているため、一対の基板の間に熱電変換素子が挟み込まれる場合と比較すると、熱電変換素子の基板に対する位置精度の向上を図ることができる。しかし、特許文献２の熱電変換素子（モジュール）では、高温側の上部電極と、低温側の金属電極とが接続されているため、上部電極から金属電極に熱が伝熱されてしまう。その結果、熱電変換素子に温度差が生じ難くなってしまうため、熱電変換素子に熱起電力が発生し難くなってしまう。
【０００７】
本発明は、上記課題を解決するためになされたものであって、その目的は、基板に対する位置精度の向上を図るとともに温度差によらずに発電することができる発電素子、及び発電素子の製造方法を提供することである。
【課題を解決するための手段】
【０００８】
請求項１に記載の発明は、クラスレート化合物材料よりなる複数のｐｉｎダイオードがシリコン基板の面方向において離間した状態で設けられており、前記ｐｉｎダイオードは、第１導電型半導体層と第２導電型半導体層との間に前記第１導電型半導体層及び前記第２導電型半導体層よりもバンドギャップが小さい真性半導体層を有し、前記シリコン基板の面方向において隣り合う前記ｐｉｎダイオードの間には、絶縁体が配置されるとともに前記シリコン基板の面方向において隣り合う前記ｐｉｎダイオードの一方における前記第１導電型半導体層と、隣り合う前記ｐｉｎダイオードの他方における前記第２導電型半導体層とは、金属配線材を含む配線により電気的に接続されており、前記金属配線材は、前記絶縁体を覆うように前記シリコン基板の面方向に延びている。
【０００９】
これによれば、シリコン基板の面方向において隣り合うｐｉｎダイオードの間に配置された絶縁体を覆うようにして金属配線材がシリコン基板の面方向に延び、金属配線材を含む配線によりシリコン基板の面方向において隣り合うｐｉｎダイオードが電気的に接続されている。よって、一対の基板の電極パターンの間に熱電変換素子が挟み込まれる場合と比較すると、発電素子の基板に対する位置精度の向上を図ることができる。
【００１０】
また、シリコン基板に設けられた複数のｐｉｎダイオードは第１導電型半導体層と第２導電型半導体層との間に第１導電型半導体層及び第２導電型半導体層よりもバンドギャップが小さい真性半導体層を有している。よって、発電素子に温度差が生じ難くなったとしても、すなわちｐｉｎダイオードの第１導電型半導体層側の部分とｐｉｎダイオードの第２導電型半導体層側の部分とに温度差が生じ難くなったとしても、発熱素子が所定範囲の温度に加熱されると真性半導体層においてのみ価電子帯から伝導帯に電子が励起する。よって、発電素子の温度差によらず発電することができる。したがって、発電素子の基板に対する位置精度の向上を図るとともに温度差によらず発電することができる。
【００１１】
請求項２に記載のように、請求項１に記載の発電素子において、前記ｐｉｎダイオードは、前記シリコン基板の厚さ方向において前記シリコン基板側から順に前記第２導電型半導体層、前記真性半導体層、前記第１導電型半導体層が設けられた縦型ｐｉｎダイオードであり、前記シリコン基板の表層部には、前記ｐｉｎダイオード毎に設けられるとともに前記配線の一部をなす配線用不純物拡散領域が形成され、前記配線用不純物拡散領域の一端部には、前記ｐｉｎダイオードの前記第２導電型半導体層が接続され、隣り合う前記ｐｉｎダイオードの一方における前記第１導電型半導体層と、隣り合う前記ｐｉｎダイオードの他方に対応する前記配線用不純物拡散領域の他端部とは、前記金属配線材により接続され、
前記絶縁体は、前記配線用不純物拡散領域の一端部と前記金属配線材との間に配置されていることに具体化してもよい。
【００１２】
請求項３に記載のように、請求項１に記載の発電素子において、前記ｐｉｎダイオードは、前記ｐｉｎダイオードの表層部の一端部に前記第１導電型半導体層が、前記ｐｉｎダイオードの前記表層部の他端部を含み前記第１導電型半導体層を取り囲むように前記第２導電型半導体層が設けられた横型ｐｉｎダイオードであり、隣り合う前記ｐｉｎダイオードの間に設けられたトレンチには、前記絶縁体が充填され、隣り合う前記ｐｉｎダイオードの一方における前記第１導電型半導体層と、隣り合う前記ｐｉｎダイオードの他方における前記表層部の他端部に対応する前記第２導電型半導体層とは前記金属配線材により接続されていることに具体化してもよい。
【００１３】
請求項４に記載の発明は、クラスレート化合物材料よりなる複数のｐｉｎダイオードがシリコン基板の面方向において離間した状態で設けられている発電素子の製造方法であって、前記シリコン基板上に、クラスレート化合物材料よりなる第２導電型の薄膜を成膜する第１工程と、前記第１工程後において、前記シリコン基板の表層部に前記ｐｉｎダイオード毎に設けられるとともに配線の一部をなす配線用不純物拡散領域を形成する第２工程と、前記第２工程後において、前記薄膜の表層部に第１導電型の不純物拡散領域を形成することにより、前記シリコン基板の厚さ方向において前記シリコン基板側から順に第２導電型半導体層、第１導電型半導体層及び前記第２導電型半導体層よりもバンドギャップが小さい真性半導体層、前記第１導電型半導体層が設けられたｐｉｎダイオードを形成する第３工程と、前記第３工程後において、前記薄膜をエッチングして前記配線用不純物拡散領域の一端部に前記第２導電型半導体層が接続されるように各ｐｉｎダイオードに分割する第４工程と、前記第４工程後において、前記シリコン基板における隣り合う前記ｐｉｎダイオードの間に絶縁体を配置する第５工程と、前記第５工程後において、隣り合う前記ｐｉｎダイオードの一方における前記第１導電型半導体層と、隣り合う前記ｐｉｎダイオードの他方に対応する前記配線用不純物拡散領域の他端部とを、前記絶縁体を覆うようにして前記シリコン基板の面方向に延びる金属配線材により電気的に接続する第６工程と、を有する。
【００１４】
これにより、請求項２に記載の発電素子を製造することができる。
請求項５に記載の発明は、クラスレート化合物材料よりなる複数のｐｉｎダイオードがシリコン基板の面方向において離間した状態で設けられている発電素子の製造方法であって、前記シリコン基板に、クラスレート化合物材料よりなる第２導電型のシリコンクラスタ単結晶基板を貼り合わせる第１工程と、前記第１工程後において、前記シリコンクラスタ単結晶基板を研削することにより前記シリコンクラスタ単結晶基板の厚さを調整する第２工程と、前記第２工程後において、前記シリコンクラスタ単結晶基板の表層部に第１導電型の複数の不純物拡散領域を離間して形成することにより、前記シリコン基板の厚さ方向において前記シリコン基板側から順に第２導電型半導体層、第１導電型半導体層及び前記第２導電型半導体層よりもバンドギャップが小さい真性半導体層、前記第１導電型半導体層が設けられたｐｉｎダイオードを形成する第３工程と、前記第３工程後において、前記シリコンクラスタ単結晶基板をトレンチエッチングして表層部の一端部に前記第１導電型半導体層が位置するようにｐｉｎダイオードを分割する第４工程と、前記第４工程後において、隣り合う前記ｐｉｎダイオードの間のトレンチに絶縁体を充填する第５工程と、前記第５工程後において、隣り合う前記ｐｉｎダイオードの一方における前記第１導電型半導体層と、隣り合う前記ｐｉｎダイオードの他方における前記第２導電型半導体層とを前記絶縁体を覆うようにして前記シリコン基板の面方向に延びる金属配線材により電気的に接続する第６工程と、を有する。
【００１５】
これにより、請求項３に記載の発電素子を製造することができる。
【発明の効果】
【００１６】
本発明によれば、基板に対する位置精度の向上を図るとともに温度差によらず発電することができる。
【図面の簡単な説明】
【００１７】
【図１】第１の実施形態における発電素子を説明するための概略平面図。
【図２】発電素子の一部分を示した概略断面図。
【図３】（ａ）〜（ｆ）は発電素子の製造方法を説明するための概略断面図。
【図４】第２の実施形態における発電素子の一部分を示した概略断面図。
【図５】（ａ）〜（ｅ）は発電素子の製造方法を説明するための概略断面図。
【図６】変更例における発電素子を説明するための概略平面図。
【図７】変更例における発電素子を説明するための概略平面図。
【発明を実施するための形態】
【００１８】
＜第１の実施形態＞
以下、第１の実施形態を図１〜図３にしたがって説明する。
図１に示すように、発電素子１１は、長板状のｎシリコン基板２０の上面２０ａ側に設けられている。発電素子１１は、複数のｐｉｎダイオード３０と、配線４０とを有している。複数のｐｉｎダイオード３０は、ｎシリコン基板２０の長辺方向において１列をなすように設けられている。複数のｐｉｎダイオード３０は、ｎシリコン基板２０の上面２０ａが延びる面方向において離間した状態で設けられている。複数のｐｉｎダイオード３０は、配線４０によりｎシリコン基板２０の面方向において電気的に接続されている。
【００１９】
配線４０は、金属配線材４１と、配線用不純物拡散領域としてのｎ＋拡散層４２とを有している。ｎ＋拡散層４２は、ｐｉｎダイオード３０毎に設けられている。各ｐｉｎダイオード３０は、ｎシリコン基板２０の面方向におけるｎ＋拡散層４２の一端部４２ａ上に設けられている。隣り合うｐｉｎダイオード３０の一方をｐｉｎダイオード３０ａ（例えば、図１における左端のｐｉｎダイオード３０）、隣り合うｐｉｎダイオード３０の他方をｐｉｎダイオード３０ｂとすると、金属配線材４１は、ｐｉｎダイオード３０ａの上面と、ｐｉｎダイオード３０ｂに対応するｎ＋拡散層４２の他端部４２ｂとを接続している。ここで、隣り合うｐｉｎダイオード３０の一方をｐｉｎダイオード３０ａ、隣り合うｐｉｎダイオード３０の他方をｐｉｎダイオード３０ｂとしたが、その他の隣り合うｐｉｎダイオード３０においても同様の構成が適用されている。なお、ｎシリコン基板２０の面方向において、ｎシリコン基板２０の左端に設けられているｐｉｎダイオード３０に対応するｎ＋拡散層４２の他端部４２ｂには、出力端子１０１が接続されている。ｎシリコン基板２０の右端に設けられているｐｉｎダイオード３０の上面に設けられている金属配線材４１には、出力端子１０２が接続されている。
【００２０】
図２に示すように、複数のｐｉｎダイオード３０は、薄膜状をなしている。各ｐｉｎダイオード３０の厚さは、ｎシリコン基板２０の厚さと比較して薄く形成されている。ｐｉｎダイオード３０は、クラスレート化合物材料により構成されている。
【００２１】
ｐｉｎダイオード３０は、第１導電型半導体層としてのｐ型半導体層３１と、第２導電型半導体層としてのｎ型半導体層３２と、真性半導体層としてのｉ型半導体層３３とを有している。ｎ型半導体層３２は、ｐｉｎダイオード３０のｎシリコン基板２０側に位置し、ｐ型半導体層３１は、ｐｉｎダイオード３０の表層部３０ｃに設けられている。ｉ型半導体層３３は、ｐ型半導体層３１とｎ型半導体層３２との間に形成されている。よって、ｐｉｎダイオード３０は、ｎシリコン基板２０の厚さ方向においてｎシリコン基板２０側から順にｎ型半導体層３２、ｉ型半導体層３３、ｐ型半導体層３１が設けられた縦型ｐｉｎダイオードである。
【００２２】
ｉ型半導体層３３は、ｐ型半導体層３１及びｎ型半導体層３２よりもバンドギャップが小さい。例えば、ｎシリコン基板２０の厚さ方向において、ｐｉｎダイオード３０を構成するクラスレート化合物材料の第２元素（例えばＡｕ、Ａｇ、Ｃｕ、Ｎｉ、Ｐｔ及びＡｕ）の濃度勾配が傾斜しており、ｎシリコン基板２０の厚さ方向においてｐｉｎダイオード３０は、ｐ型半導体層３１側からｎ型半導体層３２に向かうほどｐｉｎダイオード３０を構成する第１元素（例えば、Ｂａ、Ｎａ、Ｓｒ、及びＫ）に対する第２元素の濃度が低くなっている。ｉ型半導体層３３は、ｐ型半導体層３１における第１元素に対する第２元素の濃度が低くなっている部分とｎ型半導体層３２との境目であるｐｎ接合部に形成される。
【００２３】
ｎ＋拡散層４２（高濃度不純物拡散層）は、ｎシリコン基板２０の表層部２０ｂに設けられている。ｎ＋拡散層４２の一端部４２ａには、ｐｉｎダイオード３０のｎ型半導体層３２が接続されている。ｎシリコン基板２０の面方向においてｐｉｎダイオード３０ａのｐ型半導体層３１と、ｐｉｎダイオード３０ｂに対応するｎ＋拡散層４２の他端部４２ｂとは、金属配線材４１により電気的に接続されている。よって、ｎシリコン基板２０の面方向においてｐｉｎダイオード３０ａにおけるｐ型半導体層３１と、ｐｉｎダイオード３０ｂにおけるｎ型半導体層３２とは、金属配線材４１を含む配線４０により電気的に接続されている。このとき、金属配線材４１は、ｐｉｎダイオード３０ａの上面のほぼ全域を覆うように設けられている。また、金属配線材４１におけるｎ＋拡散層４２の他端部４２ｂに接続されている部分は、ｐｉｎダイオード３０ｂに接続されないようにｎシリコン基板２０の面方向においてｐｉｎダイオード３０ｂと離間している。
【００２４】
また、発電素子１１は、複数の絶縁体５１を有している。絶縁体５１は、ｎシリコン基板２０の面方向において、隣り合うｐｉｎダイオード３０の間に配置されている。絶縁体５１は、ｎシリコン基板２０の面方向においてｐｉｎダイオード３０ａと、ｐｉｎダイオード３０ｂに対応するｎ＋拡散層４２の他端部４２ｂとの間に配置されている。絶縁体５１は、ｐｉｎダイオード３０ａのｐｉｎダイオード３０ｂ側の側面におけるｐｉｎダイオード３０の厚さ方向の全域を覆っている。また、絶縁体５１は、ｐｉｎダイオード３０ａ上面の一部分（図２に示す右側部分）を覆っている。よって、ｐｉｎダイオード３０ａの上面のうちの角部Ｅ１は絶縁体５１により覆われている。金属配線材４１は、絶縁体５１を覆うようにｎシリコン基板２０の面方向に延びている。絶縁体５１は、ｎ＋拡散層４２の一端部４２ａと金属配線材４１との間に配置され、ｎ＋拡散層４２の一端部４２ａと金属配線材４１とを接触させない機能を有している。なお、絶縁体５１は、ｐｉｎダイオード３０ａとｐｉｎダイオード３０ｂとの間だけに限らず、その他の隣り合うｐｉｎダイオード３０の間にも設けられる。
【００２５】
次に、発電素子１１の製造方法について説明する。
図３（ａ）に示すように、まず、ｎシリコン基板２０上にクラスレート化合物材料よりなる第２導電型の薄膜としてのｎ型薄膜６０を成膜する（第１工程）。
【００２６】
図３（ｂ）及び図３（ｃ）に示すように、第１工程後において、ｎシリコン基板２０の表層部２０ｂに配線４０の一部をなすｎ＋拡散層４２を形成する（第２工程）。
図３（ｂ）に示すように、詳しくは、フォトソリグラフィの技術を用いてパターニングしたフォトレジストパターン１０３をマスクとして不純物（例えば、Ｐ）をイオン注入する。これにより、ｎシリコン基板２０の表層部２０ｂのｎ＋拡散層４２が形成されるべき領域には、ｎ型薄膜６０を透過して不純物のイオンが注入される。その後、図３（ｃ）に示すように、フォトレジストパターン１０３を除去し、ｎ型薄膜６０の存在下で熱拡散を行う。その結果、ｎシリコン基板２０の表層部２０ｂにｎ＋拡散層４２が形成される。
【００２７】
図３（ｄ）に示すように、第２工程後において、ｎ型薄膜６０の表層部６０ａに第１導電型の不純物拡散領域としてのｐ型不純物拡散領域６１を形成することによりｐｉｎダイオード３０を形成する（第３工程）。第３工程では、第２元素（この実施形態では、Ａｕを採用）からなる材料をｎ型薄膜６０の上面に蒸着させ、その後、熱拡散させることによりｎ型薄膜６０の表層部６０ａに第２元素が染み込んだｐ型不純物拡散領域６１を形成する。このとき、ｎ型薄膜６０におけるｐ型不純物拡散領域６１はｐ型半導体層３１、ｎ型薄膜６０におけるｎシリコン基板２０側に位置する部分はｎ型半導体層３２となり、ｎ型薄膜６０におけるｐ型半導体層３１とｎ型半導体層３２との間には、ｉ型半導体層３３が形成される。よって、ｎ型薄膜６０は、ｎシリコン基板２０の厚さ方向においてｎシリコン基板２０側から順にｎ型半導体層３２、ｉ型半導体層３３、ｐ型半導体層３１が設けられたｐｉｎダイオード３０を形成する。
【００２８】
図３（ｅ）に示すように、第３工程後において、ｎ型薄膜６０をエッチングして各ｐｉｎダイオード３０に分割する（第４工程）。第４工程では、分割された各ｐｉｎダイオード３０のｎ型半導体層３２がｎ＋拡散層４２の一端部４２ａに接続されるようにフォトソリグラフィの技術を用いてｐｉｎダイオード３０をエッチングする。
【００２９】
第４工程後において、ｎシリコン基板２０における隣り合うｐｉｎダイオード３０の間に絶縁体５１を配置する（第５工程）。第５工程では、フォトソリグラフィの技術を用いて絶縁体５１を隣り合うｐｉｎダイオード３０の間に配置する。詳しくは、絶縁体５１をｐｉｎダイオード３０ａのｐｉｎダイオード３０ｂ側の側面におけるｐｉｎダイオード３０の厚さ方向の全域と、ｐｉｎダイオード３０ａ上面の一部分（図３（ｅ）に示す右側部分）を覆うように配置する。すなわち、絶縁体５１をｐｉｎダイオード３０ａの上面のうちの角部Ｅ１を覆うように配置する。
【００３０】
図３（ｆ）に示すように、第５工程後において、ｐｉｎダイオード３０ａのｐ型半導体層３１と、ｐｉｎダイオード３０ｂに対応するｎ＋拡散層４２の他端部４２ｂとを、絶縁体５１を覆うようにして金属配線材４１により接続する（第６工程）。第６工程では、印刷法を用いてｐｉｎダイオード３０ａのｐ型半導体層３１と、ｐｉｎダイオード３０ｂに対応するｎ＋拡散層４２の他端部４２ｂとを金属配線材４１により電気的に接続する。また、金属配線材４１を配置した後に熱処理を行う。よって、金属配線材４１のｐｉｎダイオード３０ａに対する密着度、及び金属配線材４１のｎ＋拡散層４２に対する密着度が向上する。これにより、図１に示す発電素子１１が製造される。
【００３１】
次に発電素子１１の動作について説明する。
発電素子１１において、ｎシリコン基板２０が加熱されることに伴い発電素子１１が加熱され、発電素子１１が所定の温度範囲に達すると、ｉ型半導体層３３においてのみ、価電子帯から伝導帯に電子が励起する。伝導帯に励起された電子はｎ型半導体層３２に移動し、価電子帯に生じた正孔はｐ型半導体層３１に移動する。すなわち、発電素子１１は、ｐ型半導体層３１を正極、ｎ型半導体層３２を負極として発電する。ｐｉｎダイオード３０ｂのｉ型半導体層３３による発電に伴い、電流がｐｉｎダイオード３０ｂのｎ型半導体層３２、ｎ＋拡散層４２、金属配線材４１を介してｐｉｎダイオード３０ａのｐ型半導体層３１に流れる。このようにして、配線４０により電気的に接続された複数のｐｉｎダイオード３０による発電に伴う電流は、出力端子１０１，１０２に流れる。よって、発電素子１１は、複数のｐｉｎダイオード３０に加わる熱を電力に変換して取り出すことができる。なお、所定範囲の温度とは、発電素子１１に加わる熱量がｐｉｎダイオード３０のｉ型半導体層３３のバンドギャップを上回るときの温度を示している。
【００３２】
本実施形態の作用及び効果について説明する。
（１−１）ｎシリコン基板２０の面方向において隣り合うｐｉｎダイオード３０の間に配置された絶縁体５１を覆うようにして金属配線材４１がｎシリコン基板２０の面方向に延び、金属配線材４１を含む配線４０によりｎシリコン基板２０の面方向において隣り合うｐｉｎダイオード３０が電気的に接続されている。よって、一対の基板の電極パターンの間に熱電変換素子が挟み込まれる場合と比較すると、発電素子１１のｎシリコン基板２０に対する位置精度の向上を図ることができる。
【００３３】
また、ｎシリコン基板２０に設けられた複数のｐｉｎダイオード３０はｐ型半導体層３１とｎ型半導体層３２との間にｐ型半導体層３１及びｎ型半導体層３２よりもバンドギャップが小さいｉ型半導体層３３を有している。よって、発電素子１１に温度差が生じ難くなったとしても、すなわちｐｉｎダイオード３０のｐ型半導体層３１側の部分とｐｉｎダイオード３０のｎ型半導体層３２側の部分とに温度差が生じ難くなったとしても、発電素子１１が所定範囲の温度に加熱されるとｉ型半導体層３３においてのみ価電子帯から伝導帯に電子が励起する。よって発電素子１１の温度差によらず発電することができる。したがって、発電素子１１のｎシリコン基板２０に対する位置精度の向上を図るとともに温度差によらず発電することができる。
【００３４】
（１−２）例えば、一対の基板の間に複数の熱電変換素子を挟み込むことにより熱電変換器としてモジュール化する場合、複数の熱電変換素子は、一対の基板の一方における電極パターンに１つずつ実装されることが考えられる。そのため、熱電変換素子の数が多いほど、基板に複数の熱電変換素子を実装するのに時間がかかってしまう。よって、熱電変換器としてモジュール化する場合の熱電変換素子の基板への実装コストが増加してしまう。
【００３５】
その点、上記の発電素子１１の製造方法によれば、ｎ型薄膜６０をエッジングすることにより複数のｐｉｎダイオード３０をｎシリコン基板２０上に一度に作り込むことができる。そのため、一対の基板の間に複数の熱電変換素子を挟み込むことにより熱電変換器としてモジュール化する場合のように、複数の熱電変換素子が一対の基板の一方における電極パターンに１つずつ実装されることがなくなる。したがって、熱電変換器としてモジュール化する場合の発電素子１１のｎシリコン基板２０への実装コストの増加を抑制できる。
【００３６】
（１−３）例えば、本実施形態の絶縁体５１が割愛されたとすると、複数のｐｉｎダイオード３０の配置のずれによりｐｉｎダイオード３０毎に設けられているｎ＋拡散層４２の一端部４２ａと、金属配線材４１とが接触することがある。このとき、隣り合うｎ＋拡散層４２が互いに金属配線材４１により接続されるため、複数のｐｉｎダイオード３０のｉ型半導体層３３による発電に伴う電流が出力端子１０１，１０２まで流れなくなる。そのため、発電素子１１は、複数のｐｉｎダイオード３０に加わる熱を電力に変換して取り出すことができなくなる。しかし、本実施形態では、絶縁体５１がｐｉｎダイオード３０ａに対応するｎ＋拡散層４２の一端部４２ａと金属配線材４１との間に配置されているため、複数のｐｉｎダイオード３０による発電に伴う電流の流れを妨げることを抑制できる。よって、発電素子１１が複数のｐｉｎダイオード３０に加わる熱を電力に変換して取り出す機能を維持することができる。
【００３７】
（１−４）ｐｉｎダイオード３０のｎシリコン基板２０と反対側に位置する角部Ｅ１を覆うように絶縁体５１が配置されている。これにより、ｐｉｎダイオード３０の角部Ｅ１が金属配線材４１に食い込むことが抑制できる。すなわち、金属配線材４１がｐｉｎダイオード３０の角部Ｅ１により段切れすることが抑制できる。
【００３８】
＜第２の実施形態＞
以下、発電素子、及び発電素子の製造方法の第２の実施形態を説明する。なお、第１の実施形態と同様の構成については同様の符号を付し、詳細な説明は割愛する。
【００３９】
図４に示すように、発電素子１２は、長板状のシリコン基板２１の上面２１ａに設けられている。シリコン基板２１は、不純物がドープされてない基板を採用している。発電素子１２は、複数のｐｉｎダイオード７０と、金属配線材４１を有している。複数のｐｉｎダイオード７０は、シリコン基板２１の長辺方向において１列をなすように設けられている。複数のｐｉｎダイオード７０は、シリコン基板２１の上面２１ａが延びる面方向において離間した状態で設けられている。複数のｐｉｎダイオード７０は、配線を構成する金属配線材４１によりシリコン基板２１の面方向において電気的に接続されている。
【００４０】
隣り合うｐｉｎダイオード７０の間には、トレンチ８０が形成されている。隣り合うｐｉｎダイオード７０の一方をｐｉｎダイオード７０ａ（例えば、図４における左端のｐｉｎダイオード７０）、隣り合うｐｉｎダイオード７０の他方をｐｉｎダイオード７０ｂ（図４における中央のｐｉｎダイオード７０）とすると、トレンチ８０は、ｐｉｎダイオード７０ａのｐｉｎダイオード７０ｂ側の側面と、ｐｉｎダイオード７０ｂのｐｉｎダイオード７０ａ側の側面と、シリコン基板２１の上面２１ａにより囲まれることにより形成されている。トレンチ８０には、絶縁体８１が充填されている。よって、絶縁体８１は、シリコン基板２１の面方向において、隣り合うｐｉｎダイオード７０の間に配置されている。シリコン基板２１の厚さ方向において、絶縁体８１は、トレンチ８０の開口からシリコン基板２１と反対側に露出している。トレンチ８０の開口から露出している絶縁体８１は、隣り合うｐｉｎダイオード７０の上面の一部分を覆っている。よって、ｐｉｎダイオード７０の上面のうちの角部Ｅ２は、絶縁体８１により覆われている。また、絶縁体８１は、隣り合うｐｉｎダイオード７０を接触させない機能を有している。
【００４１】
複数のｐｉｎダイオード７０は、薄膜状をなしている。各ｐｉｎダイオード７０の厚さは、シリコン基板２１の厚さと比較して薄く形成されている。ｐｉｎダイオード７０は、クラスレート化合物材料により構成されている。ｐｉｎダイオード７０は、第１導電型半導体層としてのｐ型半導体層７１と、第２導電型半導体層としてのｎ型半導体層７２と、真性半導体層としてのｉ型半導体層７３とを有している。ｐｉｎダイオード７０は、ｐｉｎダイオード７０の表層部７０ｃの一端部７０ｄにｐ型半導体層７１が、ｐｉｎダイオード７０の表層部７０ｃの他端部７０ｅを含みｐ型半導体層７１を取り囲むようにｎ型半導体層７２が設けられた横型ｐｉｎダイオードである。ｉ型半導体層７３は、ｐ型半導体層７１とｎ型半導体層７２との間に形成されている。また、ｐｉｎダイオード７０は、シリコン基板２１の厚さ方向においてシリコン基板２１側から順にｎ型半導体層７２、ｉ型半導体層７３、ｐ型半導体層７１が設けられている。
【００４２】
ｉ型半導体層７３は、ｐ型半導体層７１及びｎ型半導体層７２よりもバンドギャップが小さい。例えば、シリコン基板２１の厚さ方向において、ｐｉｎダイオード７０を構成するクラスレート化合物材料の第２元素の濃度勾配が傾斜しており、シリコン基板２１の厚さ方向においてｐｉｎダイオード７０は、ｐ型半導体層７１からｎ型半導体層７２に向かうほど、ｐｉｎダイオード７０を構成する第１元素に対する第２元素の濃度が低くなっている。ｉ型半導体層７３は、ｐ型半導体層７１における第１元素に対する第２元素の濃度が低くなっている部分とｎ型半導体層７２との境目であるｐｎ接合部に形成される。
【００４３】
ｐｉｎダイオード７０ａのｐ型半導体層７１と、ｐｉｎダイオード７０ｂの表層部７０ｃの他端部７０ｅに対応するｎ型半導体層７２とは、金属配線材４１により電気的に接続されている。金属配線材４１は、トレンチ８０に充填された絶縁体８１を覆うようにシリコン基板２１の面方向に延びている。金属配線材４１におけるｐｉｎダイオード７０ｂの表層部７０ｃの他端部７０ｅに接続されている部分は、シリコン基板２１の面方向においてｐｉｎダイオード７０ｂのｐ型半導体層７１及びｐｉｎダイオード７０ｂのｐ型半導体層７１に接続されている金属配線材４１と離間している。なお、隣り合うｐｉｎダイオード７０の一方をｐｉｎダイオード７０ａ、隣り合うｐｉｎダイオード３０の他方をｐｉｎダイオード７０ｂとしたが、その他の隣り合うｐｉｎダイオード７０においても同様の構成が適用されている。
【００４４】
また、発電素子１２は、複数の絶縁層８２を有している。絶縁層８２は、各ｐｉｎダイオード７０の上面において、ｐ型半導体層７１とｎ型半導体層７２との境目に設けられている。絶縁層８２は、同一のｐｉｎダイオード７０において、金属配線材４１におけるｐｉｎダイオード７０の表層部７０ｃの一端部７０ｄに接続されている部分と、金属配線材４１におけるｐｉｎダイオード７０の表層部７０ｃの他端部７０ｅに接続されている部分との間に設けられている。絶縁層８２は、同一のｐｉｎダイオード７０において、金属配線材４１におけるｐｉｎダイオード７０の表層部７０ｃの一端部７０ｄに接続されている部分と、金属配線材４１におけるｐｉｎダイオード７０の表層部７０ｃの他端部７０ｅに接続されている部分とを接触させない機能を有している。
【００４５】
次に、発電素子１２の製造方法について説明する。
図５（ａ）に示すように、まず、シリコン基板２１にクラスレート化合物材料よりなる第２導電型のシリコンクラスタ単結晶基板としてのｎ型シリコンクラスタ単結晶基板９０を貼り合わせる（第１工程）。
【００４６】
第１工程後において、ｎ型シリコンクラスタ単結晶基板９０を研削することによりｎ型シリコンクラスタ単結晶基板９０の厚さを調整する（第２工程）。ｎ型シリコンクラスタ単結晶基板９０は、その厚さ方向において研削されることで薄板状（１０μｍ程度）となる。
【００４７】
図５（ｂ）及び図５（ｃ）に示すように、第２工程後において、ｎ型シリコンクラスタ単結晶基板９０の表層部９０ａに第１導電型の複数の不純物拡散領域としての複数のｐ型不純物拡散領域９１を離間して形成することによりｐｉｎダイオード７０を形成する（第３工程）。
【００４８】
図５（ｂ）に示すように、第３工程では、最初に第２元素（この実施形態では、Ａｕを採用）からなる材料１０４をｎ型シリコンクラスタ単結晶基板９０の上面に蒸着させ、その後、フォトソリグラフィの技術を用いてｎ型シリコンクラスタ単結晶基板９０におけるｐ型不純物拡散領域９１が形成されるべき領域に第２元素からなる材料１０４を蒸着した状態で保持する。その後、図５（ｃ）に示すように、熱拡散することにより複数のｐ型不純物拡散領域９１を形成する。このとき、ｎ型シリコンクラスタ単結晶基板９０におけるｐ型不純物拡散領域９１はｐ型半導体層７１、ｎ型シリコンクラスタ単結晶基板９０におけるｐ型半導体層７１を取り囲む部分はｎ型半導体層７２となり、ｎ型シリコンクラスタ単結晶基板９０におけるｐ型半導体層７１とｎ型半導体層７２との間には、ｉ型半導体層７３が形成される。よって、ｎ型シリコンクラスタ単結晶基板９０は、シリコン基板２１の厚さ方向においてシリコン基板２１側から順にｎ型半導体層７２、ｉ型半導体層７３、ｐ型半導体層７１が設けられたｐｉｎダイオード３０を形成する。
【００４９】
図５（ｄ）に示すように、第３工程後において、ｎ型シリコンクラスタ単結晶基板９０をトレンチエッチングしてｐｉｎダイオード７０を分割する（第４工程）。第４工程では、フォトソリグラフィの技術を用いてｎ型シリコンクラスタ単結晶基板９０をトレンチエッチングすることにより複数のｐｉｎダイオード７０の間にトレンチ８０を形成する。トレンチ８０の形成に伴い複数のｐｉｎダイオード７０が離間して配置されたとき、ｐｉｎダイオード７０の表層部７０ｃの一端部７０ｄにｐ型半導体層７１が位置する。
【００５０】
第４工程後において、トレンチ８０に絶縁体８１を充填する（第５工程）。第５工程では、絶縁体８１は、トレンチ８０の開口からシリコン基板２１と反対側に露出するように充填され、トレンチ８０の開口から露出している。絶縁体８１は、隣り合うｐｉｎダイオード７０の上面の一部分を覆っている。なお、第４工程では、トレンチ８０に絶縁体８１を充填すると同時にフォトソリグラフィの技術を用いて複数のｐｉｎダイオード７０の上面におけるｐ型半導体層７１とｎ型半導体層７２との境目に絶縁層８２を形成する。
【００５１】
図５（ｅ）に示すように、第５工程後において、ｐｉｎダイオード７０ａのｐ型半導体層７１と、ｐｉｎダイオード７０ｂのｎ型半導体層７２を絶縁体８１を覆うようにして金属配線材４１により接続する（第６工程）。第６工程では、フォトソリグラフィの技術を用いてｐｉｎダイオード３０ａのｐ型半導体層７１と、ｐｉｎダイオード７０ｂのｎ型半導体層７２とを金属配線材４１により電気的に接続する。これにより、図４に示す発電素子１１が製造される。したがって、第２の実施形態によれば、第１の実施形態と同様の効果と、以下の効果を得ることができる。
【００５２】
（２−１）絶縁層８２は、同一のｐｉｎダイオード７０において、金属配線材４１におけるｐｉｎダイオード７０の表層部７０ｃの一端部７０ｄに接続されている部分と、金属配線材４１におけるｐｉｎダイオード７０の表層部７０ｃの他端部７０ｅに接続されている部分との間に設けられている。これにより、隣り合う金属配線材４１が互いに接触しないため、複数のｐｉｎダイオード７０による発電に伴う電流の流れを妨げることを抑制できる。よって、発電素子１２が複数のｐｉｎダイオード７０に加わる熱を電力に変換して取り出す機能を維持することができる。
【００５３】
なお、第１及び第２の実施形態は、以下のように変更して実施することができる。第１及び第２実施形態及び以下の変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
【００５４】
〇  第２の実施形態の発電素子１２の製造方法の第６工程において、印刷法を用いて隣り合うｐｉｎダイオード７０を金属配線材４１により電気的に接続するように変更してもよい。
【００５５】
〇  第２の実施形態の発電素子１２の製造方法の第５工程において、印刷法を用いてトレンチ８０に絶縁体８１が充填されるように変更してもよい。
〇  第２の実施形態の発電素子１２の製造方法の第４工程において、ｎ型シリコンクラスタ単結晶基板９０をエッチングする際には、ドライエッチもしくはウェットエッチのどちらを採用してもよい。
【００５６】
〇  第２の実施形態の発電素子１２の製造方法の第３工程において、第２元素からなる材料１０４をｐ型不純物拡散領域９１が形成されるべき領域にメタルマスクを用いて蒸着させるように変更してもよい。また、フォトソリグラフィの技術に代えて印刷法を用いてもよい。
【００５７】
〇  第２の実施形態の発電素子１２の製造方法の第２工程において、ｎ型シリコンクラスタ単結晶基板９０は、１０μｍ程度の厚さに研削されていたが、これに限らない。ｎ型シリコンクラスタ単結晶基板９０は、１０μｍ以下でも１０μｍ以上であってもよく、発電素子１２の製品仕様によって適宜変更してもよい。
【００５８】
〇  第１の実施形態の発電素子１１の製造方法の第６工程において、フォトソリグラフィの技術を用いて隣り合うｐｉｎダイオード３０を金属配線材４１により電気的に接続するように変更してもよい。
【００５９】
〇  第１の実施形態の発電素子１１の製造方法の第２工程において、不純物のイオンを注入するときにマスクとして使用されるフォトレジストパターン１０３は、メタルマスクに変更してもよい。
【００６０】
〇  第１及び第２の実施形態の発電素子１１，１２の製造方法において、ｐ型半導体層３１，７１を形成するために第２元素からなる材料を用いていたが、第２元素としてはＡｕ以外のＰｔ等を採用してもよい。
【００６１】
〇  第２の実施形態において、絶縁層８２が設けられていない構成を採用してもよい。
〇  第１の実施形態において、金属配線材４１におけるｎ＋拡散層４２の他端部４２ｂに接続されている部分は、ｎシリコン基板２０の面方向においてｐｉｎダイオード３０ｂと離間しているが、この離間した部分に第２の実施形態と同様に絶縁層を設けるようにしてもよい。
【００６２】
〇  第２の実施形態において、ｐｉｎダイオード７０の表層部７０ｃの一端部７０ｄにｐ型半導体層７１が形成されていたが、例えば、ｐｉｎダイオード７０の厚さ方向において、ｐｉｎダイオード７０の表層部７０ｃからｐｉｎダイオード７０のシリコン基板２１側に至るまでｐ型半導体層７１を形成してもよい。
【００６３】
〇  第１の実施形態において、ｎ＋拡散層４２が設けられていない構成を採用してもよい。この場合、隣り合うｐｉｎダイオード３０の他方に対応するｎ＋拡散層４２の他端部４２ｂに接続されていた金属配線材４１を、隣り合うｐｉｎダイオード３０の他方におけるｎ型半導体層３２に直接的に接続するように変更してもよい。
【００６４】
〇  第１の実施形態において、複数のｐｉｎダイオード３０は、ｎシリコン基板２０の長辺方向において１列をなすように配線４０により電気的に接続されていたが、例えばｎシリコン基板２０の面方向における長辺方向及び短辺方向に往復するかたちで配線４０により電気的に接続されるように変更してもよい。
【００６５】
図６に示すように、複数のｐｉｎダイオード３０は、ｎシリコン基板２０の面方向において離間した状態で設けられている。複数のｐｉｎダイオード３０は、ｎシリコン基板２０の長辺方向及び短辺方向においてそれぞれ均等に離間して配置されている。複数のｐｉｎダイオード３０は、ｎシリコン基板２０の長辺方向及び短辺方向を往復するかたちで配線４０により電気的に接続されている。このように変更することで、より多くのｐｉｎダイオード３０をｎシリコン基板２０上に設けることができるため、発電素子１１の発電量を多くすることが可能となる。なお、第２の実施形態も同様に変更してもよい。
【００６６】
〇  また、図７に示すように、複数のｐｉｎダイオード３０がｎシリコン基板２０の長辺方向において１列をなすように配線４０により電気的に接続されている発電素子１１を、ｎシリコン基板２０の短辺方向において複数列設けるように変更してもよい。また、この変更例においては、ｎシリコン基板２０の短辺方向に隣り合う発電素子１１の２列分を１系統として、計２系統がｎシリコン基板２０上に設けられている。例えば、２系統のうち一方を第１系統Ｓ１、２系統のうち他方を第２系統Ｓ２とする。第１系統Ｓ１又は第２系統Ｓ２の２列の発電素子１１の金属配線材４１は、接続配線材４３により接続されている。このように変更することで、第１系統Ｓ１における一方の発電素子１１に異常が生じても第１系統Ｓ１における他方の発電素子１１と、第２系統Ｓ２の発電素子１１が接続されるため、ｎシリコン基板２０上に設けられた発電素子１１のｐｉｎダイオード３０による発電に伴う電流が少なくなったとしても発電素子１１の熱を電力として取り出す機能が無くなることが抑制できる。なお、第２の実施形態においても同様に変更してもよい。
【００６７】
〇  第１の実施形態において、ｎシリコン基板２０は、ｎ−シリコン基板又は真性半導体によって構成されるシリコン基板に変更してもよい。
〇  第１及び第２の実施形態において、第１導電型半導体層としてｐ型半導体層３１，７１、第２導電型半導体層としてｎ型半導体層３２，７２を構成していたが、これに限らない。例えば、第１導電型半導体層としてｎ型半導体層３２，７２、第２導電型半導体層としてｐ型半導体層３１，７１を構成してもよい。
【００６８】
この変更に伴って、第１の実施形態では、配線用不純物拡散領域としてのｎ＋拡散層４２を、ｐ＋拡散層に変更する。発電素子１１の製造方法において、ｐ＋拡散層を形成する際には、例えば、不純物（例えば、Ｂ）をｎシリコン基板２０の表層部２０ｂにイオン注入して形成する。また、発電素子１１の製造方法において、ｎ型薄膜６０をｐ型薄膜に変更する。第２の実施形態では、発電素子１２の製造方法において、ｎ型シリコンクラスタ単結晶基板９０をｐ型シリコンクラスタ単結晶基板に変更する。
【符号の説明】
【００６９】
１１，１２…発電素子、２０…ｎシリコン基板、２０ｂ…ｎシリコン基板の表層部、２１…シリコン基板、３０，７０…ｐｉｎダイオード、３０ａ，７０ａ…隣り合うｐｉｎダイオードの一方、３０ｂ，７０ｂ…隣り合うｐｉｎダイオードの他方、３０ｃ，７０ｃ…ｐｉｎダイオードの表層部、７０ｄ…ｐｉｎダイオードの表層部の一端部、７０ｅ…ｐｉｎダイオードの表層部の他端部、３１，７１…第１導電型半導体層としてのｐ型半導体層、３２，７２…第２導電型半導体層としてのｎ型半導体層、３３，７３…真性半導体層としてのｉ型半導体層、４０…配線、４１…金属配線材、４２…配線用不純物拡散領域としてのｎ＋拡散層、４２ａ…ｎ＋拡散層の一端部、４２ｂ…ｎ＋拡散層の他端部、５１，８１…絶縁体、６０…ｎ型薄膜、６０ａ…ｎ型薄膜の表層部、６１，９１…ｐ型不純物拡散領域、８０…トレンチ、９０…ｎ型シリコンクラスタ単結晶基板、９０ａ…シリコンクラスタ単結晶基板の表層部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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