(57)【要約】【課題】トレンチ内のゲート電極と、ゲート電極よりもトレンチの反開口側に位置するフィールドプレート電極とを備える半導体装置において、ゲート電極の寄生容量を低減する。【解決手段】トレンチ（２５Ａ、２５Ｂ）を有する半導体層（２０）と、トレンチ内に配置され、トレンチの内側面に対向するゲート電極（３１ａ〜３１ｄ）と、ゲート電極よりもトレンチの反開口側に位置するフィールドプレート電極（３４Ａ、３４Ｂ）とを備える半導体装置（１０）である。そして、トレンチの深さ方向に見て、フィールドプレート電極（３４Ａ、３４Ｂ）のトレンチの開口側における面の少なくとも一部が、ゲート電極（３１ａ〜３１ｄ）の反開口側の面と重ならない。【選択図】図１
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【特許請求の範囲】
【請求項１】
トレンチを有する半導体層と、
前記トレンチ内に配置され、前記トレンチの内側面に対向するゲート電極と、
前記ゲート電極よりも前記トレンチの反開口側に位置するフィールドプレート電極とを備え、
前記トレンチの深さ方向に見て、前記フィールドプレート電極の前記トレンチの開口側における面の少なくとも一部が、前記ゲート電極の前記反開口側の面と重ならない半導体装置。
【請求項２】
前記ゲート電極は、前記トレンチの幅方向における中央部を除けて配置されている請求項１記載の半導体装置。
【請求項３】
前記ゲート電極は、前記トレンチの幅方向における一方の内側面と他方の内側面とにそれぞれ対向する第１ゲート電極及び第２ゲート電極を含み、前記第１ゲート電極と前記第２ゲート電極とが離間している請求項１又は請求項２記載の半導体装置。
【請求項４】
前記フィールドプレート電極よりも前記反開口側に第１導電型の半導体層を更に備え、
前記フィールドプレート電極よりも前記反開口側には前記第１導電型とは異なる第２導電型の半導体層を有さない請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１導電型はｎ型である請求項４記載の半導体装置。
【請求項６】
前記第１導電型はｐ型である請求項４記載の半導体装置。
【請求項７】
ＭＯＳＦＥＴである請求項１から請求項６のいずれか一項に記載の半導体装置。
【請求項８】
トレンチを有する半導体層と、
前記トレンチ内に配置され、前記トレンチの内側面に対向するゲート電極と、
前記ゲート電極よりも前記トレンチの反開口側に位置するフィールドプレート電極とを備え、
前記トレンチの深さ方向に見て、前記フィールドプレート電極の前記トレンチの開口側における面の少なくとも一部が、前記ゲート電極の前記反開口側の面と重ならない半導体装置を備える電気装置。
【請求項９】
第１面と前記第１面とは反対側の第２面とを有する第１半導体層に、前記第１面から前記第２面の方へ延在するトレンチを形成する工程と、
前記トレンチ内にフィールドプレート電極を形成する工程と、
前記トレンチ内の前記フィールドプレート電極よりも前記トレンチの開口側に絶縁膜を形成する工程と、
前記絶縁膜が形成された前記トレンチ内にゲート電極を形成する工程と、
を含み、
前記ゲート電極を形成する工程は、前記フィールドプレート電極よりも前記開口側で、かつ、前記トレンチの深さ方向に見て、前記フィールドプレート電極の前記開口側の面の少なくとも一部が、前記ゲート電極の前記第２面側の面と重ならない位置に前記ゲート電極を形成する工程である半導体装置の製造方法。
【請求項１０】
前記フィールドプレート電極を形成する前に、前記トレンチの内面にフィールド絶縁膜を形成する工程と、
前記フィールドプレート電極の形成後かつ前記ゲート電極の形成前に、前記トレンチの内側面から前記フィールド絶縁膜の少なくとも一部を除去する工程と、
を更に含み、
前記ゲート電極を形成する工程は、前記フィールド絶縁膜の除去された部分を含んだ箇所に前記ゲート電極を形成する工程である請求項９記載の半導体装置の製造方法。
【請求項１１】
前記絶縁膜は、前記フィールドプレート電極よりも前記開口側でかつ前記ゲート電極よりも前記第２面側に形成される第１絶縁膜を含み、
前記絶縁膜を形成する工程は、前記第１絶縁膜を熱酸化法で形成する工程が含まれる請求項９又は請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記絶縁膜は、前記フィールドプレート電極よりも前記開口側でかつ前記ゲート電極よりも前記第２面側に形成される第１絶縁膜を含み、
前記絶縁膜を形成する工程は、前記第１絶縁膜をＣＶＤ法で形成する工程が含まれる請求項９又は請求項１０に記載の半導体装置の製造方法。
【請求項１３】
前記絶縁膜は、前記トレンチの内面と前記ゲート電極との間に介在する第２絶縁膜を含み、
前記絶縁膜を形成する工程は、前記第２絶縁膜を熱酸化法で形成する工程を含む請求項９から請求項１２のいずれか一項に記載の半導体装置の製造方法。
【請求項１４】
前記絶縁膜は、前記トレンチの内面と前記ゲート電極との間に介在する第２絶縁膜を含み、
前記絶縁膜を形成する工程は、前記第２絶縁膜をＣＶＤ法で形成する工程を含む請求項９から請求項１２のいずれか一項に記載の半導体装置の製造方法。
【請求項１５】
前記トレンチの外側面に対向する前記第１半導体層にイオン注入及び熱拡散を行って前記第１半導体層とは導電型又は不純物濃度が異なる第２半導体層及び第３半導体層を形成する工程を更に含む請求項９から請求項１４のいずれか一項に記載の半導体装置の製造方法。
【請求項１６】
前記第２半導体層及び前記第３半導体層を形成する工程は、前記イオン注入の前に前記第１半導体層の前記第１面に酸化膜を形成する工程を含む請求項１５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置、電気装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
以前より、半導体装置として、トレンチに収容されたゲート電極を備える縦型のＭＯＳＦＥＴ（Metal-Oxide Silicon Field-Effect Transmitter）が知られている。特許文献１には、縦型のＭＯＳＦＥＴにおいて、ゲート電極よりも深い位置にフィールドプレート電極（以下、「ＦＰ電極」と記す）を有する構成が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−０６３００４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１のＭＯＳＦＥＴのように、ゲート電極の下方にＦＰ電極が設けられていると、ゲート電極とＦＰ電極との対向する部位に寄生容量が生じる。ゲート電極の寄生容量が増すと、ＭＯＳＦＥＴのスイッチング速度が遅くなる。
【０００５】
本開示は、トレンチ内のゲート電極と、ゲート電極よりもトレンチの反開口側に位置するフィールドプレート電極とを備える半導体装置において、ゲート電極の寄生容量を低減することを目的とする。本開示は、さらに、このような半導体装置を備える電気装置並びに半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本開示の一実施形態に係る半導体装置は、
トレンチを有する半導体層と、
前記トレンチ内に配置され、前記トレンチの内側面に対向するゲート電極と、
前記ゲート電極よりも前記トレンチの反開口側に位置するフィールドプレート電極とを備え、
前記トレンチの深さ方向に見て、前記フィールドプレート電極の前記トレンチの開口側における面の少なくとも一部が、前記ゲート電極の前記反開口側の面と重ならない。
【０００７】
本開示の一実施形態に係る電気装置は、
トレンチを有する半導体層と、
前記トレンチ内に配置され、前記トレンチの内側面に対向するゲート電極と、
前記ゲート電極よりも前記トレンチの反開口側に位置するフィールドプレート電極とを備え、
前記トレンチの深さ方向に見て、前記フィールドプレート電極の前記トレンチの開口側における面の少なくとも一部が、前記ゲート電極の前記反開口側の面と重ならない半導体装置を備える。
【０００８】
本開示の一実施形態に係る半導体装置の製造方法は、
第１面と前記第１面とは反対側の第２面とを有する第１半導体層に、前記第１面から前記第２面の方へ延在するトレンチを形成する工程と、
前記トレンチ内にフィールドプレート電極を形成する工程と、
前記トレンチ内の前記フィールドプレート電極よりも前記トレンチの開口側に絶縁膜を形成する工程と、
前記絶縁膜が形成された前記トレンチ内にゲート電極を形成する工程と、
を含み、
前記ゲート電極を形成する工程は、前記フィールドプレート電極よりも前記開口側で、かつ、前記トレンチの深さ方向に見て、前記フィールドプレート電極の前記開口側の面の少なくとも一部が、前記ゲート電極の前記第２面側の面と重ならない位置に前記ゲート電極を形成する工程である。
【発明の効果】
【０００９】
本開示によれば、トレンチ内のゲート電極と、ゲート電極よりもトレンチの反開口側に位置するフィールドプレート電極とを備える半導体装置において、ゲート電極の寄生容量を低減できるという効果が得られる。本開示によれば、さらに、このような半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【００１０】
【図１】本開示の実施形態に係るＭＯＳＦＥＴを示す断面図である。
【図２】比較例のＭＯＳＦＥＴを示す断面図である。
【図３】図３（Ａ）〜図３（Ｃ）は、本開示の実施形態に係るＭＯＳＦＥＴの製造方法の第１工程〜第３工程をそれぞれ説明する断面図である。
【図４】図４（Ａ）〜図４（Ｃ）は、本開示の実施形態に係るＭＯＳＦＥＴの製造方法の第４工程〜第６工程をそれぞれ説明する断面図である。
【図５】図５（Ａ）〜図５（Ｃ）は、本開示の実施形態に係るＭＯＳＦＥＴの製造方法の第７工程〜第９工程をそれぞれ説明する断面図である。
【図６】図６（Ａ）〜図６（Ｃ）は、本開示の実施形態に係るＭＯＳＦＥＴの製造方法の第１０工程〜第１２工程をそれぞれ説明する断面図である。
【図７】図７（Ａ）〜図７（Ｃ）は、本開示の実施形態に係るＭＯＳＦＥＴの製造方法の第１３工程〜第１５工程をそれぞれ説明する断面図である。
【発明を実施するための形態】
【００１１】
以下、本開示の実施形態について図面を参照して詳細に説明する。実施形態において、第１導電型をｎ型、第１導電型とは異なる第２導電型をｐ型として説明する。しかし、第１導電型をｐ型、第２導電型をｎ型としてもよい。ｎ型半導体層の不純物濃度の濃淡を、濃い方から「ｎ＋、ｎ−」のように表わす。
【００１２】
図１は、本開示の実施形態に係るＭＯＳＦＥＴを示す断面図である。
【００１３】
実施形態に係るＭＯＳＦＥＴ１０は、半導体層２０、トレンチ２５Ａ、２５Ｂ、ゲート電極３１ａ〜３１ｄ、ソース電極３２、ドレイン電極３３及びＦＰ電極３４Ａ、３４Ｂを備える。さらに、ＭＯＳＦＥＴ１０は、絶縁膜４１ａ〜４１ｄ、４２Ａ、４２Ｂ及び絶縁部４３Ａ、４３Ｂ、４４Ａ、４４Ｂを備える。ＭＯＳＦＥＴ１０は、本開示に係る半導体装置の一例に相当する。
【００１４】
本実施形態では、トレンチ２５Ａ、２５Ｂの開口側を上方、反開口側を下方、トレンチ２５Ａ、２５Ｂの深さ方向を高さ方向Ｚと定義する。また、トレンチ２５Ａ、２５Ｂ内の一方のゲート電極３１ａ、３１ｃから他方のゲート電極３１ｂ、３１ｄの方向（図の左右方向）をトレンチ２５Ａ、２５Ｂの幅方向Ｘと定義する。図１の上方がトレンチ２５Ａ、２５Ｂの開口側であり、図１の下方がトレンチ２５Ａ、２５Ｂの反開口側である。
【００１５】
半導体層２０は、シリコン基板と、その上にエピタキシャル成長された薄膜とを備える。半導体層２０は、ｎ＋型のドレイン層２３、ｎ−型のドリフト層２２、ｐ型のベース層２１及びｎ＋型のソース領域２４ａ〜２４ｄを含む。半導体層２０は、ベース層２１とドレイン電極３３との間にｐ型の層を含まない。半導体層２０の上下２つの面のうち、ドレイン層２３とは反対側の面を第１面Ｓ１、ドレイン層２３の側を第２面Ｓ２と呼ぶ。
【００１６】
トレンチ２５Ａ、２５Ｂは、半導体層２０の第１面Ｓ１から第２面Ｓ２の方へ向かって、ドリフト層２２の深さまで延設されている。トレンチ２５Ａ、２５Ｂは、奥行方向（紙面に垂直な方向）に、例えば直線状に延設されている。トレンチ２５Ａ、２５Ｂの開口は第１面Ｓ１に位置する。
【００１７】
ＦＰ電極３４Ａ、３４Ｂは、それぞれトレンチ２５Ａ、２５Ｂ内の反開口側、ドリフト層２２の深さに位置する。すなわち、ＦＰ電極３４Ａ、３４Ｂの上端面は、ゲート電極３１ａ〜３１ｄの下端面よりも下方に位置する。ＦＰ電極３４Ａ、３４Ｂは、高さ方向Ｚから見て、それぞれトレンチ２５Ａ、２５Ｂの開口と重なる位置に設けられる。ＦＰ電極３４Ａ、３４Ｂは、図示略の配線電極を介して、例えばソース電極３２と同じ電位が与えられる。ＦＰ電極３４Ａ、３４Ｂは、半導体層２０の一部に集中する電界を緩和して、ＭＯＳＦＥＴ１０の耐圧を向上する。
【００１８】
絶縁部４３Ａ、４３Ｂ及び絶縁膜４２Ａ、４２Ｂは、それぞれトレンチ２５Ａ、２５Ｂ内でＦＰ電極３４Ａ、３４Ｂを囲み、ＦＰ電極３４Ａ、３４Ｂとドリフト層２２とを絶縁し、かつ、ＦＰ電極３４Ａ、３４Ｂとゲート電極３１ａ〜３１ｄとを絶縁する。絶縁膜４２Ａ、４２Ｂは、ＦＰ電極３４Ａ、３４Ｂの上端面から、ゲート電極３１ａ〜３１ｄの下端面の高さ範囲に延在し、ＦＰ電極３４Ａ、３４Ｂとゲート電極３１ａ〜３１ｄとを高さ方向Ｚにおいて離間させる。
【００１９】
ゲート電極３１ａ〜３１ｄは、例えばポリシリコンであり、トレンチ２５Ａ、２５Ｂ内で、ＦＰ電極３４Ａ、３４Ｂよりも開口側に位置する。先ず、一方のトレンチ２５Ａのゲート電極３１ａ、３１ｂについて説明する。一方のトレンチ２５Ａにおいて、ゲート電極３１ａ、３１ｂは、トレンチ２５Ａの幅方向Ｘの一方の内側面と他方の内側面とにそれぞれ対向する。一方のゲート電極３１ａと他方のゲート電極３１ｂとは離間し、離間した部分すなわちトレンチ２５Ａの幅方向Ｘの中間の部分には、ゲート電極が存在しない中間領域ＷＡが設けられる。ゲート電極が存在しない中間領域ＷＡは、トレンチ２５Ａの幅方向Ｘの中央を含む領域である。なお、中間領域ＷＡは、トレンチ２５Ａの幅方向Ｘの中央の点から外れていてもよい。ゲート電極３１ａは、本開示に係る第１ゲート電極の一例に相当する。ゲート電極３１ｂは、本開示に係る第２ゲート電極の一例に相当する。
【００２０】
ゲート電極が存在しない中間領域ＷＡは、ＦＰ電極３４Ａとほぼ同一の幅長であり、中間領域ＷＡとＦＰ電極３４Ａとは幅方向Ｘにおいてほぼ同一の位置に配置される。この構成により、高さ方向Ｚから見て、ＦＰ電極３４Ａの上面の全部は、ゲート電極３１ａ、３１ｂの下面と重ならない。さらに、ＦＰ電極３４Ａの上面の全部と、ゲート電極３１ａ、３１ｂの下面とが、高さ方向Ｚに対向しない。これらの関係は、トレンチ２５Ａの幅方向Ｘにおいて成立してもよいし、トレンチ２５Ａの幅方向Ｘ及び奥行方向の全範囲において成立してもよい。ＦＰ電極３４Ａの上面とは、ＦＰ電極３４Ａの上部の面のうち、面の垂線が水平方向よりも鉛直方向に近い面を意味する。ゲート電極３１ａ、３１ｂの下面とは、ゲート電極３１ａ、３１ｂの下部の面のうち、面の垂線が水平方向よりも鉛直方向に近い面を意味する。
【００２１】
なお、ゲート電極が存在しない中間領域ＷＡの幅長とＦＰ電極３４Ａの幅長とには差異があってもよいし、中間領域ＷＡとＦＰ電極３４Ａとの幅方向Ｘにおける位置には差異があってもよい。これらの場合であっても、高さ方向Ｚから見て、ＦＰ電極３４Ａの上面の少なくとも一部は、ゲート電極３１ａ、３１ｂの下面と重ならない。さらに、ＦＰ電極３４Ａの上面の少なくとも一部と、ゲート電極３１ａ、３１ｂの下面とが、高さ方向Ｚに対向しない。
【００２２】
また、１つのゲート電極３１ｂが省略され、１つのトレンチ２５Ａに１つのゲート電極３１ａが設けられていてもよい。この場合、ゲート電極３１ａの幅長は、トレンチ２５Ａの幅方向Ｘの内寸の半分よりも小さく、ゲート電極３１ａはトレンチ２５Ａの幅方向Ｘの一方に偏って配置されていてもよい。
【００２３】
もう一方のトレンチ２５Ｂにおいても、同様に、ゲート電極３１ｃ、３１ｄと、ゲート電極が存在しない中間領域ＷＢと、が設けられる。中間領域ＷＢとＦＰ電極３４Ｂとの関係は、中間領域ＷＡとＦＰ電極３４Ａとの関係と同様である。
【００２４】
絶縁膜４１ａ〜４１ｄは、トレンチ２５Ａ、２５Ｂの側壁部に位置し、ゲート電極３１ａ〜３１ｄと、ベース層２１、ドリフト層２２及びソース領域２４ａ〜２４ｄと、を絶縁する。
【００２５】
絶縁部４４Ａ、４４Ｂは、それぞれトレンチ２５Ａ、２５Ｂ内でゲート電極３１ａ〜３１ｄが存在しない領域を埋め、かつ、トレンチ２５Ａ、２５Ｂの開口部においてゲート電極３１ａ〜３１ｄとソース電極３２との間に介在し、これらを絶縁する。
【００２６】
ソース電極３２は、ＭＯＳＦＥＴ１０の上側に位置する電極層であり、半導体層２０の第１面Ｓ１並びに絶縁部４４Ａ、４４Ｂの上面に接し、ベース層２１及びソース領域２４ａ〜２４ｄと電気的に接続される。
【００２７】
ドレイン電極３３は、ＭＯＳＦＥＴ１０の下側に位置する電極層であり、半導体層２０の第２面Ｓ２に接し、ドレイン層２３と電気的に接続される。
【００２８】
このように構成されたＭＯＳＦＥＴ１０によれば、ゲート電極３１ａ〜３１ｄとソース電極３２との間の電圧がゼロのとき、ドレイン電極３３とソース電極３２との間に電圧が加えられると、ベース層２１とドリフト層２２との間に空乏層が形成される。これにより、ドレイン電極３３からソース電極３２へ電流が流れない。一方、ゲート電極３１ａ〜３１ｄとソース電極３２との間に電圧が加えられると、トレンチ２５Ａ、２５Ｂの外側面の近傍において、ゲート電極３１ａ〜３１ｄからベース層２１に電界が加えられる。そして、ベース層２１のゲート電極３１ａ〜３１ｄに対向した部分の導電型が反転し、チャネル層が形成され、これを通ってドレイン電極３３からソース電極３２へ電流が流れる。
【００２９】
ＭＯＳＦＥＴ１０の動作中、ＦＰ電極３４Ａ、３４Ｂには、ソース電極３２と同一の電位が加えられ、半導体層２０の一部に電界が集中することを緩和し、ＭＯＳＦＥＴ１０の耐圧を向上する。前述したように、ＦＰ電極３４Ａ、３４Ｂは、ゲート電極３１ａ〜３１ｄよりも下方に設けられるが、幅方向Ｘにおいて、ＦＰ電極３４Ａ、３４Ｂの上面の少なくとも一部と、ゲート電極３１ａ〜３１ｄの下面とが高さ方向Ｚに重ならない。
【００３０】
図２は、比較例のＭＯＳＦＥＴを示す断面図である。比較例のＭＯＳＦＥＴ１００は、トレンチ１２５Ａ、１２５Ｂ内にゲート電極１３１Ａ、１３１Ｂが収容され、トレンチ１２５Ａ、１２５Ｂの底方にＦＰ電極１３４Ａ、１３４Ｂが設けられている。比較例のように、ＦＰ電極１３４Ａ、１３４Ｂとゲート電極１３１Ａ、１３１Ｂとが対向すると、この間の寄生容量Ｃ１Ａ，Ｃ１Ｂが増す。しかし、本実施形態のＭＯＳＦＥＴ１０は、上記の構成により、ＦＰ電極３４Ａ、３４Ｂとゲート電極３１ａ〜３１ｄとの間の寄生容量が低減され、ＭＯＳＦＥＴ１０のスイッチング速度が向上される。
【００３１】
＜電気装置＞
本開示に係る実施形態の電気装置は、ＭＯＳＦＥＴ１０を備える。電気装置は、例えば、電力変換を行う電源回路を有するパワーモジュールであってもよい。あるいは、電気装置は、種々の電子機器、自動車、航空機等であってもよい。電気装置は、ＭＯＳＦＥＴ１０をスイッチングデバイスとして備えてもよい。
【００３２】
＜製造方法＞
図３（Ａ）〜図７（Ｃ）には、本開示の実施形態に係るＭＯＳＦＥＴの製造方法の第１工程から第１５工程を説明する断面図を示す。ＭＯＳＦＥＴ１０は、次の第１工程から第１５工程を順に経て製造することができる。
【００３３】
第１工程は、図３（Ａ）に示すように、ｎ＋層と、ｎ−層とを有する半導体層２０ｉに、例えば反応性イオンエッチングにより、第１面Ｓ１から第２面Ｓ２の方へトレンチ２５Ａ、２５Ｂを形成する工程である。ｎ＋層はドレイン層２３となる半導体基板である。ｎ−層は半導体基板上に作成されたエピタキシャル層である。半導体層２０ｉは、本開示に係る第１半導体層の一例に相当する。
【００３４】
第２工程は、図３（Ｂ）に示すように、第１面Ｓ１側の露出した面に、熱酸化法又はＣＶＤ（chemical vapor deposition）法によりフィールド絶縁膜４３ｉを形成する工程である。フィールド絶縁膜４３ｉは、トレンチ２５Ａ、２５Ｂの内面及び半導体層２０の第１面Ｓ１の上側に形成される。フィールド絶縁膜４３ｉは、トレンチ２５Ａ、２５Ｂの幅方向Ｘの中央部において、高さ方向Ｚの全部を埋めないように形成される。フィールド絶縁膜４３ｉの一部は、その後、絶縁部４３Ａ、４３Ｂとなる。
【００３５】
第３工程は、図３（Ｃ）に示すように、トレンチ２５Ａ、２５Ｂ内のフィールド絶縁膜４３ｉで埋められていない空間を含めて、フィールド絶縁膜４３ｉの上側にＣＶＤ法によりポリシリコン３４ｉを形成する工程である。
【００３６】
第４工程は、図４（Ａ）に示すように、トレンチ２５Ａ、２５Ｂ内の下方に配置された一部のポリシリコン３４ｉを残し、エッチングにより、その他のポリシリコン３４ｉを除去する工程である。
【００３７】
第５工程は、図４（Ｂ）に示すように、熱酸化法により、ポリシリコン３４ｉの上部を酸化し、そこに絶縁膜４２Ａ、４２Ｂを形成する工程である。半導体層２０の第１面Ｓ１側及び半導体層２０の第２面Ｓ２側は露出されていないので酸化されない。ここで、酸化されないポリシリコン３４ｉの下部がＦＰ電極３４Ａ、３４Ｂである。第５工程として、絶縁膜４２Ａ、４２ＢをＣＶＤ法で形成する工程を採用してもよい。絶縁膜４２Ａ、４２Ｂは、本開示に係る第１絶縁膜の一例に相当する。
【００３８】
第６工程は、図４（Ｃ）に示すように、エッチングにより、半導体層２０の上側のフィールド絶縁膜４３ｉを除去し、かつ、トレンチ２５Ａ、２５Ｂ内のフィールド絶縁膜４３ｉを絶縁膜４２Ａ、４２Ｂの上面の高さまで除去する工程である。フィールド絶縁膜４３ｉの残った部分が絶縁部４３Ａ、４３Ｂである。
【００３９】
第７工程は、図５（Ａ）に示すように、熱酸化法又はＣＶＤ法により、トレンチ２５Ａ、２５Ｂの露出された内面と、半導体層２０の第１面Ｓ１の上側とに、絶縁膜４１ｉを形成する工程である。絶縁膜４１ｉは、第２工程のフィールド絶縁膜４３ｉよりも薄く形成される。なお、熱酸化法で絶縁膜４１ｉを形成する場合には、図５（Ａ）の絶縁部４３Ａ、４３Ｂの上側の部分と、絶縁膜４２Ａ、４２Ｂの上側の部分とには、絶縁膜４１ｉが形成されなくてもよい。絶縁膜４１ｉは、本開示に係る第２絶縁膜の一例に相当する。
【００４０】
第８工程は、図５（Ｂ）に示すように、第１面Ｓ１側からポリシリコン膜３１ｉを堆積する工程である。ポリシリコン膜３１ｉは、トレンチ２５Ａ、２５Ｂを完全に埋めず、トレンチ２５Ａ、２５Ｂの幅方向Ｘの中央部が凹んで形成される。ポリシリコン膜３１ｉは、第６工程でフィールド絶縁膜４３ｉが除去された部分を含む箇所に堆積される。
【００４１】
第９工程は、図５（Ｃ）に示すように、第８工程で形成したポリシリコン膜３１ｉのうち、トレンチ２５Ａ、２５Ｂの幅方向Ｘの中央部、トレンチ２５Ａ、２５Ｂの外部、並びに、トレンチ２５Ａ、２５Ｂの開口よりも上方の部分を除去する工程である。これにより、ポリシリコン膜３１ｉのうち、トレンチ２５Ａ、２５Ｂの内側面に対向する部分が残され、これらがゲート電極３１ａ〜３１ｄである。このとき、ゲート電極３１ａ〜３１ｄの上部のうち、トレンチ２５Ａ、２５Ｂの中央に近い側が削られて傾斜面Ｒａ〜Ｒｄが形成されてもよい。この工程は、例えばフォトリソグラフィ及びエッチングのプロセスにより実現できる。
【００４２】
第１０工程は、図６（Ａ）に示すように、エッチングにより、半導体層２０の第１面Ｓ１の上側の絶縁膜４１ｉを除去する工程である。残った絶縁膜４１ｉが、絶縁膜４１ａ〜４１ｄである。
【００４３】
第１１工程は、図６（Ｂ）に示すように、半導体層２０の第１面Ｓ１の側からｎ＋導電型の不純物とｐ導電型の不純物とをイオン注入し、さらに、これらを熱拡散し、ベース層２１とソース領域２４ａ〜２４ｄとを形成する工程である。ソース領域２４ａ〜２４ｄを形成する際には、イオン注入前に酸化膜を作成する酸化工程を挿入し、特定の領域のみｎ＋導電型の不純物が注入されるようにしてもよい。また、ベース層２１には、ｐ＋導電型の不純物を注入してもよい。不純物の拡散が及ばないエピタキシャル層がドリフト層２２である。ベース層２１及びソース領域２４ａ〜２４ｄは、本開示に係る第２半導体層及び第３半導体層の一例に相当する。
【００４４】
第１２工程は、図６（Ｃ）に示すように、トレンチ２５Ａ、２５Ｂ内の空間を含めて、トレンチ２５Ａ、２５Ｂと半導体層２０との第１面Ｓ１側に、ＣＶＤ法により層間絶縁膜４４ｉを形成する工程である。層間絶縁膜４４ｉは、ゲート電極３１ａ〜３１ｄとソース電極３２とを絶縁する。
【００４５】
第１３工程は、図７（Ａ）に示すように、エッチングにより、トレンチ２５Ａ、２５Ｂよりも外側で、ベース層２１と、ソース領域２４ａ〜２４ｄの一部とを露出させるように、層間絶縁膜４４ｉの一部を除去する工程である。残った層間絶縁膜４４ｉが絶縁部４４Ａ、４４Ｂである。
【００４６】
第１４工程は、図７（Ｂ）に示すように、スパッタリングにより、露出した半導体層２０及び層間絶縁膜４４ｉの上側に、例えばＡｌ−Ｓｉ（アルミニウム−シリコン）合金膜を、ソース電極３２として形成する工程である。ＡＬ−Ｓｉ合金膜は、Ｓｉを予め添加しておくことで、ＡＬの半導体層２０へのスパイクを防止するバリアメタルとしても機能する。なお、第１４工程は、露出した半導体層２０及び層間絶縁膜４４ｉの上側に、別のバリアメタル層を形成する工程と、その上にソース電極３２となる金属膜を形成する工程とを含んでもよい。
【００４７】
第１５工程は、図７（Ｃ）に示すように、スパッタリングにより、半導体層２０の第２面Ｓ２の下側にドレイン電極３３となる金属膜を形成する工程である。
【００４８】
以上のように、本実施形態のＭＯＳＦＥＴ１０によれば、トレンチ２５Ａ、２５Ｂの高さ方向Ｚから見て、ＦＰ電極３４Ａ、３４Ｂの上面の一部あるいは全部が、ゲート電極３１ａ〜３１ｄの下面と重ならない。これにより、これらの間に生じる寄生容量を低減することができ、ＭＯＳＦＥＴ１０のスイッチング速度が向上される。
【００４９】
さらに、本実施形態のＭＯＳＦＥＴ１０によれば、ゲート電極３１ａ〜３１ｄは、トレンチ２５Ａ、２５Ｂの幅方向Ｘの中央部を除けて配置されている。これにより、ＦＰ電極３４Ａ、３４Ｂの上面の一部あるいは全部と、ゲート電極３１ａ〜３１ｄの下面とが対向しない構成を実現できる。
【００５０】
さらに、本実施形態のＭＯＳＦＥＴ１０によれば、１つのトレンチ２５Ａには、トレンチ２５Ａの一方の内側面に対向するゲート電極３１ａと、他方の内側面に対向するゲート電極３１ｂとが収容され、一対のゲート電極３１ａ、３１ｂの間が離間している。これにより、ゲート電極３１ａ〜３１ｄがベース層２１に対向する面積を確保しつつ、ＦＰ電極３４Ａ、３４Ｂの上面の一部あるいは全部と、ゲート電極３１ａ〜３１ｄの下面とが対向しない構成を実現できる。
【００５１】
さらに、本実施形態のＭＯＳＦＥＴ１０は、ＦＰ電極３４Ａ、３４Ｂよりも下方に、ドリフト層２２と異なる導電型（ｐ型）の半導体層を持たない。ゲート電極３１ａ〜３１ｄよりも下方に位置するＦＰ電極３４Ａ、３４Ｂは、ＦＰ電極３４Ａ、３４Ｂよりも下方に、ドリフト層２２と異なる導電型（ｐ型）の半導体層を持たないＭＯＳＦＥＴに対して、特に有効に半導体層２０における電界の集中を緩和できる。したがって、ドリフト層２２より下方に異なる導電型（ｐ型）の層を持たない縦型のＭＯＳＦＥＴに対して、上記寄生容量を低減する構成が特に有効である。
【００５２】
以上、本開示の実施形態について説明した。しかし、本開示は上記実施形態に限られるものでない。例えば、半導体基板は、シリコン基板の他、シリコンカーバイド（ＳｉＣ）、ガリウムナイトライド又は窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）等の種々の半導体を含む基板であってもよい。上記実施形態では、本開示に係る半導体装置としてＭＯＳＦＥＴを例にとって説明したが、半導体装置は、トレンチ内のゲート電極とゲート電極よりもトレンチの反開口側に位置するＦＰ電極とを有すれば、ＭＯＳＦＥＴに限られない。実施形態で説明した全ての図面は概略図である。図示された各部の相対的な寸法は、適宜大きく又は小さく変更してもよい。図示された各層及び各領域の境界は明確でなくてもよい。実施形態に示された細部の構造及び方法は、発明の趣旨を逸脱しない範囲で適宜変更可能である。
【符号の説明】
【００５３】
１０  ＭＯＳＦＥＴ（半導体装置）
２０  半導体層
２１  ベース層
２２  ドリフト層
２３  ドレイン層
２４ａ〜２４ｄ  ソース領域
２５Ａ、２５Ｂ  トレンチ
３１ａ〜３１ｄ  ゲート電極
３２  ソース電極
３３  ドレイン電極
３４Ａ、３４Ｂ  ＦＰ電極
４１ａ〜４１ｄ、４２Ａ、４２Ｂ  絶縁膜
４３Ａ、４３Ｂ、４４Ａ、４４Ｂ  絶縁部
Ｓ１  第１面
Ｓ２  第２面
ＷＡ、ＷＢ  中間領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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