(57)【要約】【課題】炭化珪素半導体を用いた縦型トランジスタにおいて、信頼性の高い半導体装置を製造することのできる、炭化珪素半導体装置の製造方法を提供する。【解決手段】縦型トランジスタとなる炭化珪素半導体装置の製造方法は、表面が酸化されているゲートトレンチ１３０を有する炭化珪素エピタキシャル基板に、ポリシリコン１５１ａを成膜し、表面が酸化されているゲートトレンチ１３０をポリシリコン１５１ａにより埋め込む工程と、ゲートトレンチ１３０を除く領域のポリシリコン１５１ａを化学機械研磨により除去する工程と、ゲートトレンチ１３０内のポリシリコン１５１ａを前記炭化珪素エピタキシャル基板の表面１１ａより深い位置まで酸化する工程と、を有する。【選択図】  図３
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【特許請求の範囲】
【請求項１】
縦型トランジスタとなる炭化珪素半導体装置の製造方法であって、
表面が酸化されているゲートトレンチを有する炭化珪素エピタキシャル基板に、ポリシリコンを成膜し、表面が酸化されている前記ゲートトレンチを前記ポリシリコンにより埋め込む工程と、
前記ゲートトレンチを除く領域のポリシリコンを化学機械研磨により除去する工程と、
前記ゲートトレンチ内のポリシリコンを前記炭化珪素エピタキシャル基板の表面より深い位置まで酸化する工程と、
を有する炭化珪素半導体装置の製造方法。
【請求項２】
前記炭化珪素エピタキシャル基板は、前記炭化珪素エピタキシャル基板の表面側の第１の導電型の層と、前記第１の導電型の層よりも深い前記第１の導電型と異なる第２の導電型の層とを有しており、
前記酸化する工程では、前記ゲートトレンチ内のポリシリコンを前記第１の導電型の層と前記第２の導電型の層の界面よりも浅い位置まで酸化する請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記ゲートトレンチは、前記第２の導電型の層よりも深くまで形成されている請求項２に記載の炭化珪素半導体装置の製造方法。
【請求項４】
前記ゲートトレンチは、
前記炭化珪素エピタキシャル基板の表面に酸化膜を形成し、前記酸化膜の上に窒化膜を形成する工程と、
前記ゲートトレンチが形成される領域の酸化膜及び窒化膜を除去し、開口部を形成する工程と、
前記酸化膜及び窒化膜の開口部における前記炭化珪素エピタキシャル基板を表面より除去し、ゲートトレンチを形成する工程と、
により形成されるものであって、
前記ポリシリコンは、前記ゲートトレンチ内及び窒化膜の上に成膜されるものであり、
化学機械研磨によるポリシリコンの除去は、前記窒化膜の表面が露出するまで行われる請求項１から請求項３のいずれか一項に記載の炭化珪素半導体装置の製造方法。
【請求項５】
前記ポリシリコンが酸化される膜厚は、前記酸化膜の膜厚と前記窒化膜の膜厚の和よりも厚い請求項４に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
炭化珪素は、従来から半導体装置に幅広く用いられている珪素に比べてバンドギャップが広いことから、高耐圧の半導体装置等に用いられている。このような炭化珪素を用いた半導体装置では、耐圧等の観点より、基板の第１の面にソース電極、第２の面にドレイン電極が形成されているいわゆる縦型トランジスタがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−１３５８６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
縦型トランジスタでは、炭化珪素エピタキシャル基板の表面にゲートトレンチとなる溝を形成し、ゲートトレンチの内部にゲート絶縁膜を形成し、ゲート絶縁膜の上に、ゲートトレンチを埋め込むように、ポリシリコンによりゲート電極が形成されている。このような構造の縦型トランジスタでは、製造バラツキ等により、電圧を印加した際にゲート電極の端部近傍で破壊が生じる場合がある。
【０００５】
このため、炭化珪素半導体を用いた縦型トランジスタにおいて、信頼性の高いものが求められる。
【課題を解決するための手段】
【０００６】
本実施形態の一観点によれば、縦型トランジスタとなる炭化珪素半導体装置の製造方法は、表面が酸化されているゲートトレンチを有する炭化珪素エピタキシャル基板に、ポリシリコンを成膜し、表面が酸化されているゲートトレンチをポリシリコンにより埋め込む工程を有している。更に、ゲートトレンチを除く領域のポリシリコンを化学機械研磨により除去する工程と、ゲートトレンチ内のポリシリコンを炭化珪素エピタキシャル基板の表面より深い位置まで酸化する工程と、を有している。
【発明の効果】
【０００７】
本開示によれば、信頼性の高い縦型トランジスタを製造することのできる炭化珪素半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】図１は炭化珪素半導体装置の構造図である。
【図２】図２は炭化珪素半導体装置の構造の説明図である。
【図３】図３は本開示の実施形態の炭化珪素半導体装置の構造の説明図である。
【図４】図４は本開示の実施形態の炭化珪素半導体装置の製造方法の工程図（１）である。
【図５】図５は本開示の実施形態の炭化珪素半導体装置の製造方法の工程図（２）である。
【図６】図６は本開示の実施形態の炭化珪素半導体装置の製造方法の工程図（３）である。
【図７】図７は本開示の実施形態の炭化珪素半導体装置の製造方法の工程図（４）である。
【図８】図８は本開示の実施形態の炭化珪素半導体装置の製造方法の工程図（５）である。
【図９】図９は本開示の実施形態の炭化珪素半導体装置の製造方法の工程図（６）である。
【図１０】図１０は本開示の実施形態の炭化珪素半導体装置の製造方法の工程図（７）である。
【図１１】図１１は本開示の実施形態の炭化珪素半導体装置の製造方法の工程図（８）である。
【図１２】図１２は本開示の実施形態の炭化珪素半導体装置の製造方法の工程図（９）である。
【図１３】図１３は本開示の実施形態の炭化珪素半導体装置の製造方法の工程図（１０）である。
【図１４】図１４は本開示の実施形態の炭化珪素半導体装置の製造方法の工程図（１１）である。
【図１５】図１５は本開示の実施形態の炭化珪素半導体装置の製造方法の工程図（１２）である。
【図１６】図１６は本開示の実施形態の炭化珪素半導体装置の製造方法の工程図（１３）である。
【図１７】図１７は本開示の実施形態の炭化珪素半導体装置の製造方法の工程図（１４）である。
【図１８】図１８は本開示の実施形態の炭化珪素半導体装置の製造方法の工程図（１５）である。
【発明を実施するための形態】
【０００９】
実施するための形態について、以下に説明する。
【００１０】
［本開示の実施形態の説明］
最初に本開示の実施形態を列記して説明する。以下の説明では、同一または対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。
【００１１】
〔１〕  本開示の一態様に係る半導体装置は、縦型トランジスタとなる炭化珪素半導体装置の製造方法であって、表面が酸化されているゲートトレンチを有する炭化珪素エピタキシャル基板に、ポリシリコンを成膜し、表面が酸化されている前記ゲートトレンチを前記ポリシリコンにより埋め込む工程と、前記ゲートトレンチを除く領域のポリシリコンを化学機械研磨により除去する工程と、前記ゲートトレンチ内のポリシリコンを前記炭化珪素エピタキシャル基板の表面より深い位置まで酸化する工程と、を有する。
【００１２】
縦型の炭化珪素トランジスタでは、ゲートトレンチを形成し、ポリシリコンによりゲートトレンチを埋め込むことによりゲート電極が形成される。しかしながら、製造バラツキ等により、ゲート電極の一部が、ゲートトレンチの縁の炭化珪素半導体層の上に絶縁膜を介し乗り上げている状態で形成される場合がある。このような状態の炭化珪素トランジスタでは、高電圧を印加した際に、絶縁破壊等が生じやすく、信頼性の低下を招きやすいことが、発明者の経験上、知見として得られている。
【００１３】
本開示は、このような破壊が生じることを確実に防ぐため、ゲートトレンチ内のゲート電極を形成するためのポリシリコンを炭化珪素エピタキシャル基板の表面より深い位置まで酸化する。これにより、ゲート電極の一部が、ゲートトレンチの縁より炭化珪素半導体層の上に乗り上げることを防ぎ、信頼性を向上させることができる。
【００１４】
〔２〕  前記炭化珪素エピタキシャル基板は、前記炭化珪素エピタキシャル基板の表面側の第１の導電型の層と、前記第１の導電型の層よりも深い前記第１の導電型と異なる第２の導電型の層とを有しており、前記酸化する工程では、前記ゲートトレンチ内のポリシリコンを前記第１の導電型の層と前記第２の導電型の層の界面よりも浅い位置まで酸化する。
【００１５】
〔３〕  前記ゲートトレンチは、前記第２の導電型の層よりも深くまで形成されている。
【００１６】
〔４〕  前記ゲートトレンチは、前記炭化珪素エピタキシャル基板の表面に酸化膜を形成し、前記酸化膜の上に窒化膜を形成する工程と、前記ゲートトレンチが形成される領域の酸化膜及び窒化膜を除去し、開口部を形成する工程と、前記酸化膜及び窒化膜の開口部における前記炭化珪素エピタキシャル基板を表面より除去し、ゲートトレンチを形成する工程と、により形成されるものであって、前記ポリシリコンは、前記ゲートトレンチ内及び窒化膜の上に成膜されるものであり、化学機械研磨によるポリシリコンの除去は、前記窒化膜の表面が露出するまで行われる。
【００１７】
〔５〕  前記ポリシリコンが酸化される膜厚は、前記酸化膜の膜厚と前記窒化膜の膜厚の和よりも厚い。
【００１８】
［本開示の実施形態の詳細］
以下、本開示の一実施形態（以下「本実施形態」と記す）について詳細に説明するが、本実施形態はこれらに限定されるものではない。
【００１９】
最初に、いわゆる縦型の炭化珪素半導体装置であるトランジスタにおいて、ゲート電極が形成されている部分の近傍で破壊が生じる場合があることについて説明する。縦型トランジスタでは、炭化珪素エピタキシャル基板の表面にゲートトレンチとなる溝を形成し、ゲートトレンチの内部にゲート絶縁膜を形成し、更に、ゲート絶縁膜の上にポリシリコンを成膜して、ゲートトレンチを埋め込む。この後、ゲートトレンチに埋め込まれているポリシリコンを除くポリシリコンをエッチバック等により除去することにより、ゲートトレンチ内のポリシリコンによりゲート電極を形成する。しかしながら、エッチバック等におけるエッチング量のバラツキやリソグラフィにおける下地との重ね合わせズレなどにより、ゲート電極形成後にゲートトレンチの縁が絶縁膜を介しゲート電極の端の一部により覆われた状態となる場合がある。
【００２０】
具体的には、縦型トランジスタでは、図１に示されるように、炭化珪素単結晶基板１０の第１の面１０ａの上に、第１のｎ型層２１、ｐ型層２２、第２のｎ型層２３が順に形成されている。また、第２のｎ型層２３、ｐ型層２２、第１のｎ型層２１を除去することにより、断面がＶ字状のゲートトレンチが形成されており、ゲートトレンチの側壁には、第２のｎ型層２３、ｐ型層２２、第１のｎ型層２１の一部が露出している。また、ゲートトレンチの側壁は、ゲート絶縁膜４０に覆われており、ゲート絶縁膜４０の上に成膜されたポリシリコンにより、ゲートトレンチの内部が埋め込まれて、ゲート電極５１が形成されている。
【００２１】
ゲート電極５１を形成する際には、ゲートトレンチの内部のポリシリコンを除き、ポリシリコンをＲＩＥ（Reactive Ion Etching）等によるエッチバックにより除去する。しかしながら、ウェハ全体において均一にポリシリコンをエッチバックすることは極めて困難である。このため、図２にも示されるように、ウェハのある領域では、ゲートトレンチの縁の第２のｎ型層２３の上に、ゲート絶縁膜４０を介し、ゲート電極５１の端の一部が乗り上げた状態となる場合がある。
【００２２】
尚、ゲートトレンチより離れた領域には、ｐ型となる不純物元素をイオン注入することにより、不純物濃度の高い高濃度ｐ型領域２４が形成されており、第２のｎ型層２３及び高濃度ｐ型領域２４の一部の上には、ソース電極５２が形成されている。ソース電極５２はＮｉ膜により形成されており、第２のｎ型層２３及び高濃度ｐ型領域２４は、炭化珪素半導体により形成されておりＳｉを含んでいるため、熱処理をすることにより、ＮｉとＳｉとが合金化され、ＮｉＳｉ合金層が形成される。このように形成されるＮｉＳｉ合金層により、ソース電極５２と炭化珪素半導体層の第２のｎ型層２３とのコンタクト抵抗を低くすることができる。また、炭化珪素単結晶基板１０の第１の面１０ａとは反対の第２の面１０ｂには、ドレイン電極５３が形成されている。
【００２３】
上記のように、ゲート電極５１を形成する際に、ＲＩＥ等によるエッチバックが不十分であったり、リソグラフィにおける下地との重ね合わせズレが生じると、図１及び図２に示されるように、ゲート電極５１の端の一部は、ゲートトレンチの縁の第２のｎ型層２３の上に、ゲート絶縁膜４０を介し乗り上げた状態となる。即ち、ゲート電極５１の端の一部が、炭化珪素半導体層の表面よりも上に位置しており、ゲート絶縁膜４０を介し乗り上げた状態となる。このようなトランジスタに、高電圧を印加すると、図２の一点鎖線２Ａで囲まれた領域において電界集中が発生し、トランジスタが破壊されてしまう場合がある。
【００２４】
第１のｎ型層２１は、ｎ型となる不純物元素が比較的低い濃度でドープされている層でありｎ型ドリフト層である。ｐ型層２２は、ｐとなる不純物元素がドープされているｐ型ボディ層である。第２のｎ型層２３は、第１のｎ型層２１よりも、ｎ型となる不純物元素が高い濃度でドープされているｎ型層である。
【００２５】
縦型トランジスタでは、ゲート電極５１に所定の電圧が印加されると、ｐ型層２２のゲート絶縁膜４０の近傍の領域にチャネルが形成され、第１のｎ型層２１と第２のｎ型層２３との間が導通する。これにより、ソース電極５２とドレイン電極５３との間に電流が流れ、半導体装置がオンになる。尚、ゲート電極５１に所定の電圧が印加されていない場合には、ｐ型層２２にはチャネルは形成されず、ソース電極５２とドレイン電極５３との間には電流は流れないためオフ状態となる。
【００２６】
（炭化珪素半導体装置）
次に、本実施形態における縦型トランジスタとなる炭化珪素半導体装置について説明する。本実施形態における半導体装置は、図３に示されるように、ゲート電極１５１の上面１５１ｆの位置が、炭化珪素半導体層の表面１１ａよりも下であって、ｐ型層２２と第２のｎ型層２３との界面２３ｆよりも上になるように形成されている。尚、炭化珪素半導体層の表面１１ａとは、後述する炭化珪素半導体層と炭化珪素半導体層の上に形成される後述する酸化シリコン膜との界面となる面である。このようにゲート電極１５１を形成することにより、トランジスタに、高電圧を印加した場合であっても、ゲート電極１５１の端における電界集中を防ぐことができ、トランジスタが破壊されることを防ぎ、信頼性を向上させることができる。
【００２７】
（炭化珪素半導体装置の製造方法）
次に、本実施形態における炭化珪素半導体装置の製造方法について、図４〜図１１に基づき説明する。
【００２８】
最初に、図４に示されるように、炭化珪素単結晶基板１０の上の炭化珪素エピタキシャル層１１の表面１１ａより、Ａｌをイオン注入することにより、ｐ型層２２を形成し、表面１１ａの浅い領域にＰをイオン注入することにより第２のｎ型層２３を形成する。更に、第２のｎ型層２３及びｐ型層２２の一部に、ｐ型となる不純物元素となるＡｌをイオン注入することにより、高濃度ｐ型領域２４を形成する。尚、本願においては、炭化珪素単結晶基板１０の上に、炭化珪素半導体層である炭化珪素エピタキシャル層１１が形成されているものを炭化珪素エピタキシャル基板と記載する場合がある。よって、炭化珪素エピタキシャル層１１の表面１１ａは、炭化珪素エピタキシャル基板の表面でもある。
【００２９】
第２のｎ型層２３は、ｎ型となる不純物元素であるＰをイオン注入することにより、炭化珪素エピタキシャル層１１の表面１１ａより所定の深さの領域まで形成する。また、ｐ型層２２は、ｐ型となる不純物元素となるＡｌをイオン注入することにより形成し、第２のｎ型層２３よりも深い領域に形成する。尚、炭化珪素エピタキシャル層１１は、ｎ型となる不純物元素であるＰが約１×１０１６ｃｍ−３の濃度でドープされている。従って、炭化珪素エピタキシャル層１１において、イオン注入により形成されている第２のｎ型層２３、及び、ｐ型層２２を除く領域が、第１のｎ型層２１となる。
【００３０】
次に、図５に示されるように、炭化珪素エピタキシャル層１１の表面１１ａ、即ち、第２のｎ型層２３及び高濃度ｐ型領域２４の表面に、酸化シリコン膜１６１を形成し、酸化シリコン膜１６１の上に、窒化シリコン膜１６２を成膜する。具体的には、炭化珪素エピタキシャル層１１を表面１１ａより、熱酸化することにより酸化シリコン膜１６１を形成する。酸化シリコン膜１６１は、酸素雰囲気中において１３５０℃の温度まで加熱した熱酸化により形成され、形成される酸化シリコン膜１６１の膜厚は、５０ｎｍ〜８０ｎｍである。これにより、炭化珪素エピタキシャル層１１の表面１１ａは、酸化シリコン膜１６１との界面まで後退する。窒化シリコン膜１６２は、酸化シリコン膜１６１の上に、原料ガスとして、ＳｉＨ２Ｃｌ２とＮＨ３との混合ガスを用いて、減圧ＣＶＤ（chemical vapor deposition）により成膜することにより形成される。形成される窒化シリコン膜１６２の膜厚は、８０ｎｍ〜１２０ｎｍである。
【００３１】
次に、図６に示されるように、窒化シリコン膜１６２に開口部１６２ａを形成し、更に、酸化シリコン膜１６１に開口部１６１ａを形成する。この開口部１６１ａ及び開口部１６２ａは、炭化珪素エピタキシャル層１１においてゲートトレンチが形成される領域に形成される。具体的には、窒化シリコン膜１６２の上に、スピンコーター等によりフォトレジストを塗布し、露光装置により露光、現像を行うことにより、開口部１６１ａ及び開口部１６２ａが形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターンの開口部において、ＲＩＥにより窒化シリコン膜１６２を除去することにより開口部１６２ａを形成し、更に、酸化シリコン膜１６１を除去することにより開口部１６１ａを形成し、炭化珪素エピタキシャル層１１の表面１１ａを露出させる。ＲＩＥに用いられるガスは、ＣＦ４、ＣＨＦ３、Ａｒの混合ガスであり、レジストパターンの開口部において、酸化シリコン膜１６１を完全に除去するまで行う。この後、不図示のレジストパターンは、酸素ガスを用いたアッシングにより除去し、更に、硫過水洗浄、ＲＣＡ洗浄を行う。
【００３２】
次に、図７に示されるように、酸化シリコン膜１６１及び窒化シリコン膜１６２の開口部１６１ａ及び開口部１６２ａにおける炭化珪素エピタキシャル層１１を除去することにより、ゲートトレンチ１３０を形成する。このようにゲートトレンチ１３０を形成することにより、ゲートトレンチ１３０の側壁１３０ａには、第２のｎ型層２３、ｐ型層２２、及び、第１のｎ型層２１の一部が露出する。ゲートトレンチ１３０は、炭化珪素エピタキシャル層１１の表面１１ａより１．２μｍ〜１．４μｍの深さとなるように形成されており、ｐ型層２２よりも深い位置まで形成される。
【００３３】
次に、図８に示されるように、ゲートトレンチ１３０において露出している炭化珪素の表面を酸化することにより酸化シリコン膜４１を形成し、更に、酸化シリコン膜４１及び窒化シリコン膜１６２の上に、ポリシリコン膜１４１ａを形成する。具体的には、酸素及び窒素を含むガス中で、１１００℃〜１３５０℃の温度まで加熱することにより、ゲートトレンチ１３０において露出している炭化珪素の表面を酸化し、酸化シリコン膜４１を形成する。このように形成される酸化シリコン膜４１の膜厚は、５５ｎｍ〜６０ｎｍである。この後、酸化シリコン膜４１及び窒化シリコン膜１６２の上に、減圧ＣＶＤにより、ポリシリコン膜１４１ａを成膜する。ポリシリコン膜１４１ａは、ＣＶＤ装置のチャンバー内に、ＳｉＨ４とＨ２を供給し、６００℃〜６５０℃の成膜温度で成膜することにより形成する。このように形成されるポリシリコン膜１４１ａの膜厚は、４５ｎｍ〜６５ｎｍである。
【００３４】
次に、図９に示されるように、ゲートトレンチ１３０の底面１３０ｂのポリシリコン膜１４１ａの上に、レジストパターン１６３を形成する。具体的には、ポリシリコン膜１４１ａの上に、スピンコーター等によりレジストを塗布し、硬化させた後、ＲＩＥ等によりレジストをエッチバックにより除去する。これにより、ゲートトレンチ１３０の底面１３０ｂのポリシリコン膜１４１ａの上に、高さが０．２μｍ〜０．４μｍのレジストパターン１６３が形成される。尚、このエッチバックでは、酸素ガスが用いられ、エッチバック時に露出したポリシリコンはエッチングされない。
【００３５】
次に、図１０に示されるように、ゲートトレンチ１３０の底面１３０ｂのポリシリコン膜１４１ａを残し、露出しているポリシリコン膜１４１ａを除去し、更に、レジストパターン１６３を除去する。具体的には、レジストパターン１６３が形成されていない領域の表面が露出しているポリシリコン膜１４１ａをＳＦ６、Ａｒ、Ｏ２の混合ガスを用いたＲＩＥにより除去する。この後、レジストパターン１６３は、酸素ガスを用いたアッシングにより除去し、更に、硫過水洗浄、ＲＣＡ洗浄を行う。
【００３６】
次に、図１１に示されるように、ゲートトレンチ１３０の底面１３０ｂにおいて、ポリシリコン膜１４１ａにより覆われている酸化シリコン膜４１を残し、露出している酸化シリコン膜４１を除去する。具体的には、ポリシリコン膜１４１ａにより覆われていない表面が露出している酸化シリコン膜４１をフッ酸によるウェットエッチングにより除去する。これにより、ゲートトレンチ１３０の側壁１３０ａにおいて、第２のｎ型層２３、ｐ型層２２、及び、第１のｎ型層２１の一部が露出する。この後、硫過水洗浄、ＲＣＡ洗浄を行う。
【００３７】
次に、図１２に示されるように、ゲートトレンチ１３０の底面１３０ｂの上のポリシリコン膜１４１ａ及びゲートトレンチ１３０の側壁１３０ａの炭化珪素を酸化し、酸化シリコン膜１４１及び酸化シリコン膜１４２を形成する。具体的には、酸素及び窒素を含むガス中で、１１００℃〜１３５０℃の温度まで加熱する。これにより、ゲートトレンチ１３０の底面１３０ｂの上のポリシリコン膜１４１ａを酸化して酸化シリコン膜１４１を形成し、ゲートトレンチ１３０の側壁１３０ａの炭化珪素の表面を酸化して酸化シリコン膜１４２を形成する。このように形成される酸化シリコン膜１４１及び酸化シリコン膜１４２と、酸化シリコン膜４１とは一体化し、これらによりゲート絶縁膜４０が形成される。
【００３８】
次に、図１３に示されるように、全面に不純物元素がドープされた導電性を有するポリシリコン膜１５１ａを成膜することにより、ゲートトレンチ１３０を埋め込む。ポリシリコン膜１５１ａは、ＣＶＤ装置のチャンバー内にＳｉＨ４、Ｎ２、ＰＨ３を供給し、５５０℃〜６００℃の温度で成膜することにより形成する。成膜されるポリシリコン膜１５１ａの膜厚は、１．０μｍ〜１．５μｍであり、ゲートトレンチ１３０においては、ゲート絶縁膜４０の上に成膜され、ゲートトレンチ１３０が埋め込まれる。
【００３９】
次に、図１４に示されるように、ＣＭＰ（chemical mechanical polishing：化学機械研磨）によりゲートトレンチ１３０に埋め込まれているポリシリコン膜１５１ａを除きポリシリコン膜１５１ａを除去する。ＣＭＰによるポリシリコン膜１５１ａの除去は、窒化シリコン膜１６２の表面が露出するまで行い、窒化シリコン膜１６２の表面が露出したら、ポリシリコン膜１５１ａの除去を停止する。これにより、ゲートトレンチ１３０内にのみ埋め込まれているポリシリコン膜１５１ａが残る。ＣＭＰはエッチバックと比較して、均一にポリシリコン膜１５１ａを除去することができる。また、窒化シリコンは、酸化シリコンに比べて、ＣＭＰによる終点検出がしやすい。従って、ＣＭＰによるポリシリコン膜１５１ａを除去する際には、窒化シリコン膜１６２が形成されていることが好ましい。この後、硫過水洗浄、ＲＣＡ洗浄を行う。
【００４０】
次に、図１５に示されるように、露出しているポリシリコン膜１５１ａの表面を酸化し、酸化シリコン膜１６４を形成する。具体的には、酸素雰囲気において、９００℃の温度で、露出しているポリシリコン膜１５１ａを表面より熱酸化することにより、酸化シリコン膜１６４を形成する。酸化シリコン膜１６４は、約２００ｎｍの厚さまで形成され、残存するポリシリコン膜１５１ａによりゲート電極１５１が形成される。
【００４１】
尚、この状態における酸化シリコン膜１６１の膜厚は５０ｎｍ〜８０ｎｍであり、窒化シリコン膜１６２の膜厚は３０ｎｍ〜７０ｎｍである。従って、酸化シリコン膜１６１の膜厚と窒化シリコン膜１６２の膜厚との和は、８０ｎｍ〜１５０ｎｍであり、酸化シリコン膜１６４は、これよりも厚く形成される。よって、ゲート電極１５１の上面１５１ｆ、即ち、ゲート電極１５１と酸化シリコン膜１６４との界面の位置は、炭化珪素エピタキシャル層の表面１１ａよりも下であり深くなっている。また、ｐ型層２２と第２のｎ型層２３との界面２３ｆよりも上であり浅くなっている。尚、一回では、ゲート電極１５１の上面１５１ｆの位置が、この位置にならない場合には、後の酸化シリコン膜１６４を除去した後、再びポリシリコン膜１５１ａの熱酸化を行うことを繰り返す。
【００４２】
次に、図１６に示されるように、窒化シリコン膜１６２を除去する。具体的には、前記ポリシリコン膜１５１ａの熱酸化時に窒化シリコン膜１６２上がわずかに酸化されるので、フッ酸によりこの酸化膜を除去した後、熱リン酸により窒化シリコン膜１６２を除去する。この後、硫過水洗浄、ＲＣＡ洗浄を行う。
【００４３】
次に、図１７に示されるように、露出した酸化シリコン膜１６１及び１６４の上に、層間絶縁膜１７０を形成する。具体的には、酸化シリコン膜１６１及び１６４の上に、ＣＶＤにより膜厚が１μｍの酸化シリコン膜を成膜することにより層間絶縁膜１７０を形成する。
【００４４】
次に、図１８に示されるように、ソース電極５２及びドレイン電極５３を形成する。具体的には、層間絶縁膜１７０の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、第２のｎ型層２３と高濃度ｐ型領域２４との境界を含む領域の直上に開口部を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等によりレジストパターンの開口部における層間絶縁膜１７０を第２のｎ型層２３及び高濃度ｐ型領域２４の表面が露出するまで除去することにより、層間絶縁膜１７０に開口部を形成する。この後、酸素ガスを用いたアッシング等により不図示のレジストパターンを除去した後、金属膜を成膜し、層間絶縁膜１７０の開口部を埋め込むことによりソース電極５２を形成する。このように形成されるソース電極５２は、第２のｎ型層２３及び高濃度ｐ型領域２４と接触しており、必要に応じて熱処理を行う。更に、炭化珪素単結晶基板１０の第２の面１０ｂには、スパッタリング等により金属膜を成膜することにより、ドレイン電極５３を形成する。
【００４５】
以上の工程により、本実施形態における炭化珪素半導体装置を作製することができる。以上の工程により作製された本実施形態における炭化珪素半導体装置は、図３に示されるように、ゲート電極１５１の上面１５１ｆの位置は、炭化珪素半導体層の表面１１ａよりも下であり深く、ｐ型層２２と第２のｎ型層２３との界面２３ｆよりも上であり浅い。このようにゲート電極１５１を形成することにより、トランジスタに高電圧を印加した場合であっても、電界集中を防ぐことができ、トランジスタが破壊されることを防ぎ、信頼性を向上させることができる。
【００４６】
以上、実施形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
【符号の説明】
【００４７】
１０        炭化珪素単結晶基板
１０ａ      第１の面
１０ｂ      第２の面
１１        炭化珪素エピタキシャル層
１１ａ      表面
２１        第１のｎ型層
２２        ｐ型層
２３        第２のｎ型層
２３ｆ      界面
２４        高濃度ｐ型領域
４０        ゲート絶縁膜
４１        酸化シリコン膜
５１        ゲート電極
５２        ソース電極
５３        ドレイン電極
１３０      ゲートトレンチ
１３０ａ    側壁
１３０ｂ    底面
１４１      酸化シリコン膜
１４１ａ    ポリシリコン膜
１４２      酸化シリコン膜
１５１      ゲート電極
１５１ａ    ポリシリコン膜
１５１ｆ    上面
１６１      酸化シリコン膜
１６１ａ    開口部
１６２      窒化シリコン膜
１６２ａ    開口部
１６３      レジストパターン
１６４      酸化シリコン膜
１７０      層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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