(57)【要約】【課題】ノイズの影響を低減でき、かつセルのシュリンクが進んだ場合でもソース・ドレイン間の容量を構成するソース配線とドレイン配線との間の耐圧の容易に確保できる半導体装置およびその製造方法を提供する。【解決手段】ドレイン配線ＤＩＣは、基板領域ＳＵＢＲに電気的に接続され、かつ層間絶縁層ＩＬ１ｂの上面に接して配置されている。ソース配線ＳＩＣは、ソース領域ＳＲに電気的に接続され、かつ層間絶縁層ＩＬ１ｂの上面に接して配置されている。複数のＭＯＳＦＥＴのセルＣＬはＸ方向に並んで配置されている。ドレイン配線ＤＩＣとソース配線ＳＩＣは、Ｘ方向に延在しており、かつＸ方向に交差するＹ方向において互いに隣り合って容量を構成している。【選択図】図２
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【特許請求の範囲】
【請求項１】
互いに対向する第１面と第２面とを有する半導体基板と、
それぞれが、前記第１面に配置されたソース領域と、前記第２面に配置されたドレイン領域とを有する複数のセルと、
前記第１面の上に配置された第１絶縁層と、
前記ドレイン領域に電気的に接続され、かつ前記第１絶縁層の上面に接して配置されたドレイン配線と、
前記ソース領域に電気的に接続され、かつ前記第１絶縁層の前記上面に接して配置されたソース配線とを備え、
前記複数のセルは第１方向に並んで配置され、
前記ドレイン配線と前記ソース配線とは、前記第１方向に延在しており、かつ前記第１方向に交差する第２方向において互いに隣り合って容量を構成する、半導体装置。
【請求項２】
前記ソース領域に電気的に接続され、かつ前記第１面上において前記第２方向に延在する第１埋め込み導電層と、
前記第１埋め込み導電層上であって前記ソース配線下に位置し、前記第１埋め込み導電層と前記ソース配線との双方に接する第２埋め込み導電層とをさらに備えた、請求項１に記載の半導体装置。
【請求項３】
平面視における前記第１埋め込み導電層の前記第２方向における寸法は、平面視における前記第１埋め込み導電層の前記第１方向における寸法よりも大きい、請求項２に記載の半導体装置。
【請求項４】
前記ソース配線に電気的に接続され、かつ前記ドレイン配線の上方を覆うソース電極をさらに備えた、請求項１に記載の半導体装置。
【請求項５】
前記第１絶縁層上に配置された第２絶縁層をさらに備え、
前記第２絶縁層は、第１配線溝および第２配線溝を有し、
前記第１配線溝内に前記ソース配線が配置されており、前記第２配線溝内に前記ドレイン配線が配置されている、請求項１に記載の半導体装置。
【請求項６】
互いに対向する第１面と第２面とを有する半導体基板を準備する工程と、
それぞれが、前記第１面に配置されたソース領域と、前記第２面に配置されたドレイン領域とを有する複数のセルを前記半導体基板に形成する工程と、
前記第１面の上に第１絶縁層を形成する工程と、
前記ドレイン領域に電気的に接続されたドレイン配線と、前記ソース領域に電気的に接続されたソース配線との各々を前記第１絶縁層の上面に接するように形成する工程とを備え、
前記複数のセルは第１方向に並んで配置され、
前記ドレイン配線と前記ソース配線とは、前記第１方向に延在しており、かつ前記第１方向に交差する第２方向において互いに隣り合って容量を構成するように形成される、半導体装置の製造方法。
【請求項７】
前記ソース領域に電気的に接続され、かつ前記第１面上において前記第２方向に延在する第１埋め込み導電層を形成する工程と、
前記第１埋め込み導電層上であって前記ソース配線下に位置し、前記第１埋め込み導電層と前記ソース配線との双方に接する第２埋め込み導電層を形成する工程とをさらに備えた、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１埋め込み導電層は、平面視において前記第２方向における寸法が前記第１方向における寸法よりも大きくなるように形成される、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記ソース配線に電気的に接続され、かつ前記ドレイン配線の上方を覆うソース電極を形成する工程をさらに備えた、請求項６に記載の半導体装置の製造方法。
【請求項１０】
前記第１絶縁層上に配置された第２絶縁層を形成する工程と、
前記第２絶縁層に、第１配線溝および第２配線溝を形成する工程と、をさらに備え、
前記第１配線溝内に前記ソース配線が形成され、前記第２配線溝内に前記ドレイン配線が形成される、請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
パワー半導体装置としては、従来から、たとえばトレンチゲート型で縦型のＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）が知られている。
【０００３】
このようなトレンチゲート型で縦型のＭＯＳＦＥＴにおいてノイズが生じた場合、ノイズはドリフト領域とベース領域との間に形成されたｐｎ接合の接合容量を通過する。このノイズの周波数が低い場合、上記接合容量のインピーダンスが大きくなる。その結果、ノイズがこの接合容量を通過しにくくなってしまうという問題がある。
【０００４】
この問題に対処できる構成が、たとえば特開２００９−２６０２７１号公報（特許文献１）、特表２００２−５２８９１６号公報（特許文献２）などに開示されている。
【０００５】
特許文献１、２の各々の半導体装置は、トレンチ型で縦型のＭＯＳＦＥＴと、ソース・ドレイン間のキャパシタとを有している。このキャパシタは、半導体基板のトレンチ内に埋め込まれたソース電位の電極と、ドレイン電極に接続された領域との間でソース・ドレイン間の容量（スナバ回路）を構成している。
【０００６】
上記特許文献１、２では、ソース・ドレイン間のキャパシタが形成されることにより、上記ノイズの影響を低減することができる。しかし特許文献１では、ＭＯＳＦＥＴ領域以外にキャパシタ領域を別途設ける必要があるためチップ面積が増大する。また特許文献２ではトレンチ内にゲート電極とソース電極とを配置する必要があるためプロセスが複雑化する。
【０００７】
特開２０１７−１６３１０７号公報（特許文献３）では、ソース・ドレイン間の容量がＭＯＳＦＥＴ領域の上方に設けられている。このためチップ面積の増大およびプロセスの複雑化を抑制することができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−２６０２７１号公報
【特許文献２】特表２００２−５２８９１６号公報
【特許文献３】特開２０１７−１６３１０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献３の構成では、高集積化のためにＭＯＳＦＥＴのセルの平面寸法が縮小された場合、ソース・ドレイン間の容量を構成するソース配線とドレイン配線との距離が縮小される。このためＭＯＳＦＥＴのセルのシュリンクが進んだ場合、ソース配線とドレイン配線との間の耐圧を確保できない場合が生じるおそれがある。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
一実施の形態の半導体装置は、半導体基板と、複数のセルと、第１絶縁層と、ドレイン配線と、ソース配線とを備えている。半導体基板は、互いに対向する第１面と第２面とを有している。複数のセルのそれぞれは、第１面に配置されたソース領域と、第２面に配置されたドレイン領域とを有している。第１絶縁層は、第１面の上に配置されている。ドレイン配線は、ドレイン領域に電気的に接続され、かつ第１絶縁層の上面に接して配置されている。ソース配線は、ソース領域に電気的に接続され、かつ第１絶縁層の上面に接して配置されている。複数のセルは第１方向に並んで配置されている。ドレイン配線とソース配線とは、第１方向に延在しており、かつ第１方向に交差する第２方向において互いに隣り合って容量を構成している。
【００１２】
一実施の形態の半導体装置の製造方法は、以下の工程を備える。
互いに対向する第１面と第２面とを有する半導体基板が準備される。それぞれが、第１面に配置されたソース領域と、第２面に配置されたドレイン領域とを有する複数のセルが半導体基板に形成される。第１面の上に第１絶縁層が形成される。ドレイン領域に電気的に接続されたドレイン配線と、ソース領域に電気的に接続されたソース配線との各々が第１絶縁層の上面に接するように形成される。複数のセルは第１方向に並んで配置される。ドレイン配線とソース配線とは、第１方向に延在しており、かつ第１方向に交差する第２方向において互いに隣り合って容量を構成するように形成される。
【発明の効果】
【００１３】
前記実施の形態によれば、ノイズの影響を低減でき、かつセルのシュリンクが進んだ場合でもソース・ドレイン間の容量を構成するソース配線とドレイン配線との間の耐圧を容易に確保できる半導体装置およびその製造方法を実現することができる。
【図面の簡単な説明】
【００１４】
【図１】一実施の形態の半導体装置のチップ状態の構成を示す平面図である。
【図２】一実施の形態の半導体装置におけるゲート電極、ソース配線およびドレイン配線のレイアウトを示す平面図である。
【図３】図２のＩＩＩ−ＩＩＩ線に沿う構成を示す断面図である。
【図４】図２のＩＶ−ＩＶ線に沿う構成を示す断面図である。
【図５】図２のＶ−Ｖ線に沿う構成を示す断面図である。
【図６】図２のＶＩ−ＶＩ線に沿う構成を示す断面図である。
【図７】図２のＶＩＩ−ＶＩＩ線に沿う構成を示す断面図である。
【図８】一実施の形態の半導体装置におけるソース電極、ドレイン電極およびゲート配線の接続の様子を示す平面図である。
【図９】図８の上層の構成を示す平面図である。
【図１０】図９の上層の構成を示す平面図である。
【図１１】図１０の上層の構成を示す平面図である。
【図１２】図１１の上層の構成を示す平面図である。
【図１３】図１２の上層の構成を示す平面図である。
【図１４】図１３のＸＩＶ−ＸＩＶ線に沿う構成を示す断面図である。
【図１５】図１３のＸＶ−ＸＶ線に沿う構成を示す断面図である。
【図１６】一実施の形態の半導体装置における製造方法の第１工程を示す断面図である。
【図１７】一実施の形態の半導体装置における製造方法の第２工程を示す断面図である。
【図１８】一実施の形態の半導体装置における製造方法の第３工程を示す断面図である。
【図１９】一実施の形態の半導体装置における製造方法の第４工程を示す断面図である。
【図２０】一実施の形態の半導体装置における製造方法の第５工程を示す断面図である。
【図２１】一実施の形態の半導体装置における製造方法の第６工程を示す断面図である。
【図２２】一実施の形態の半導体装置における製造方法の第７工程を示す断面図である。
【図２３】一実施の形態の半導体装置における製造方法の第８工程を示す断面図である。
【図２４】一実施の形態の半導体装置における製造方法の第９工程を示す断面図である。
【図２５】一実施の形態の半導体装置における製造方法の第１０工程を示す断面図である。
【図２６】一実施の形態の半導体装置における製造方法の第１１工程を示す断面図である。
【図２７】一実施の形態の半導体装置における製造方法の第１２工程を示す断面図である。
【図２８】一実施の形態の半導体装置の等価回路図である。
【発明を実施するための形態】
【００１５】
以下、本開示の実施の形態における半導体装置について図に基づいて説明する。
なお、各図中同一または相当部分には同一符号を付している。また、以下に記載する実施形態の少なくとも一部を任意に組み合わせてもよい。
【００１６】
図１に示されるように、本実施の形態における半導体装置は、半導体基板ＳＵＢを有している。半導体基板ＳＵＢには、たとえばシリコン（Ｓｉ）の単結晶が用いられる。本実施の形態における半導体装置は、素子領域ＥＲと、外周領域ＰＥＲとを有している。素子領域ＥＲは、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）が形成される領域である。外周領域ＰＥＲは、素子領域ＥＲの外周に位置している領域であり、素子領域ＥＲを取り囲んでいる。
【００１７】
図２に示されるように、半導体基板ＳＵＢには、複数のセルＣＬが配置されている。複数のセルＣＬの各々は、たとえばトレンチゲート型で縦型のＭＯＳＦＥＴである。複数のＭＯＳＦＥＴの各々は、ソース領域と、ドレイン領域と、ゲート電極ＧＥとを有している。複数のセルＣＬは、半導体基板ＳＵＢの第１面ＦＳにおいて、図中Ｘ方向（第１方向）に並ぶように配置されている。
【００１８】
半導体基板ＳＵＢの第１面ＦＳには、複数のゲート用溝ＴＲ１が配置されている。複数のゲート用溝ＴＲ１の各々には、ゲート電極ＧＥが埋め込まれている。ゲート用溝ＴＲ１およびゲート電極ＧＥの各々は、第１面ＦＳにおいて、複数のセルＣＬが並ぶＸ方向に交差するＹ方向（第２方向）に延在している。Ｙ方向は、たとえばＸ方向に直交する方向である。
【００１９】
半導体基板ＳＵＢの第１面ＦＳの上方には、複数のソース配線ＳＩＣと、複数のドレイン配線ＤＩＣとが配置されている。複数のソース配線ＳＩＣの各々は、ＭＯＳＦＥＴのソース領域に電気的に接続されている。複数のドレイン領域の各々は、ＭＯＳＦＥＴのドレイン領域に電気的に接続されている。
【００２０】
複数のソース配線ＳＩＣおよび複数のドレイン配線ＤＩＣの各々は、平面視においてＸ方向に延在している。複数のソース配線ＳＩＣおよび複数のドレイン配線ＤＩＣは、平面視においてソース配線ＳＩＣとドレイン配線ＤＩＣとが交互に並ぶように配置されている。ソース配線ＳＩＣおよびドレイン配線ＤＩＣは、平面視においてＹ方向に互いに隣り合うことによって容量を構成している。
【００２１】
なお本明細書において平面視とは、半導体基板ＳＵＢの第１面ＦＳに対して直交する方向から見た視点を意味する。
【００２２】
図３に示されるように、半導体基板ＳＵＢは、第１面ＦＳと、第２面ＳＳとを有している。第２面ＳＳは第１面ＦＳに対向している。半導体基板ＳＵＢには、素子領域ＥＲにおいて、上記のとおりトレンチゲート型で縦型のＭＯＳＦＥＴからなる複数のセルＣＬが配置されている。
【００２３】
複数のＭＯＳＦＥＴのセルＣＬの各々は、基板領域ＳＵＢＲと、ドリフト領域ＤＲと、ベース領域ＢＲと、ソース領域ＳＲと、ゲート電極ＧＥと、ゲート絶縁層ＧＩとを有している。複数のセルＣＬの各々は、埋め込みｐ型領域ＰＲと、ベースコンタクト領域ＢＣＲとを有していてもよい。
【００２４】
基板領域ＳＵＢＲは、半導体基板ＳＵＢの第２面ＳＳに配置されている。基板領域ＳＵＢＲは、ｎ型の導電型を有している。基板領域ＳＵＢＲは、ＭＯＳＦＥＴのドレイン領域となっている。
【００２５】
ドリフト領域ＤＲは、基板領域ＳＵＢＲの第１面ＦＳ側に配置されている。ドリフト領域ＤＲは、ｎ型の導電型を有しており、基板領域ＳＵＢＲに接している。ドリフト領域ＤＲにおけるｎ型不純物の濃度は、基板領域ＳＵＢＲにおけるｎ型不純物の濃度よりも低い。
【００２６】
ベース領域ＢＲは、ドリフト領域ＤＲの第１面ＦＳ側に配置されている。ベース領域ＢＲは、ｐ型の導電型を有しており、ドリフト領域ＤＲとｐｎ接合を構成している。
【００２７】
ソース領域ＳＲは、半導体基板ＳＵＢの第１面ＦＳに配置されている。ソース領域ＳＲは、ｎ型の導電型を有しており、ベース領域ＢＲとｐｎ接合を構成している。ソース領域ＳＲは、ドリフト領域ＤＲとの間でベース領域ＢＲを挟み込んでいる。
【００２８】
埋め込みｐ型領域ＰＲは、ベース領域ＢＲの第２面ＳＳ側端部に接し、かつベース領域ＢＲから第２面ＳＳ側に延びている。埋め込みｐ型領域ＰＲはｐ型の導電型を有している。埋め込みｐ型領域ＰＲの側部と第２面ＳＳ側の端部との各々はドリフト領域ＤＲとｐｎ接合を構成している。
【００２９】
ベースコンタクト領域ＢＣＲは、ベース領域ＢＲ中に形成されている。ベースコンタクト領域ＢＣＲは、ｐ型の導電型を有している。ベースコンタクト領域ＢＣＲにおけるｐ型不純物の濃度は、ベース領域ＢＲにおけるｐ型不純物の濃度よりも高い。
【００３０】
半導体基板ＳＵＢの第１面ＦＳには、ゲート用溝ＴＲ１が配置されている。ゲート用溝ＴＲ１は、半導体基板ＳＵＢの第１面ＦＳからソース領域ＳＲおよびベース領域ＢＲを貫通してドリフト領域ＤＲに達している。
【００３１】
ゲート絶縁層ＧＩは、ゲート用溝ＴＲ１の壁面（側壁および底壁）に沿って配置されている。ゲート絶縁層ＧＩは、たとえば酸化シリコンよりなるが、酸化シリコンに限定されない。
【００３２】
ゲート電極ＧＥは、ゲート用溝ＴＲ１内を埋め込んでいる。ゲート電極ＧＥは、ソース領域ＳＲとドリフト領域ＤＲとにより挟み込まれたベース領域ＢＲと絶縁しながら対向している。ゲート電極ＧＥは、たとえば不純物がドープされた多結晶シリコンよりなるが、これに限定されない。
【００３３】
半導体基板ＳＵＢの第１面ＦＳには、ソース用溝ＴＲ２が配置されている。ソース用溝ＴＲ２は、半導体基板ＳＵＢの第１面ＦＳからソース領域ＳＲを貫通してベースコンタクト領域ＢＣＲに達している。
【００３４】
ソース用溝ＴＲ２内には、埋め込み導電層ＢＣ１が埋め込まれている。埋め込み導電層ＢＣ１は、ソース領域ＳＲおよびベースコンタクト領域ＢＣＲの双方に接している。
【００３５】
半導体基板ＳＵＢの第１面ＦＳ上に層間絶縁層ＩＬ１ａが配置されている。層間絶縁層ＩＬ１ａには、コンタクトホールＣＨが設けられている。コンタクトホールＣＨは、層間絶縁層ＩＬ１ａの上面からソース用溝ＴＲ２に連通するように層間絶縁層ＩＬ１ａを貫通している。コンタクトホールＣＨ内には、埋め込み導電層ＢＣ２（第１埋め込み導電層）が埋め込まれている。埋め込み導電層ＢＣ２は、埋め込み導電層ＢＣ１に接している。
【００３６】
上記においては埋め込み導電層ＢＣ１および埋め込み導電層ＢＣ２が、互いに異なる導電層として形成された場合について説明したが、埋め込み導電層ＢＣ１および埋め込み導電層ＢＣ２は単一の導電層から構成されていてもよい。
【００３７】
図２および図６に示されるように、ソース用溝ＴＲ２、コンタクトホールＣＨおよび埋め込み導電層ＢＣ１、ＢＣ２の各々は、Ｙ方向に延在している。ソース用溝ＴＲ２、コンタクトホールＣＨおよび埋め込み導電層ＢＣ１、ＢＣ２の各々のＹ方向の寸法は、Ｘ方向の寸法よりも大きい。
【００３８】
図３に示されるように、層間絶縁層ＩＬ１ａの上面上に層間絶縁層ＩＬ１ｂ（第１絶縁層）が配置されている。層間絶縁層ＩＬ１ｂには、ビアホールＶＨ１が設けられている。ビアホールＶＨ１は、層間絶縁層ＩＬ１ｂの上面から埋め込み導電層ＢＣ２に達するように層間絶縁層ＩＬ１ｂを貫通している。ビアホールＶＨ１内には、埋め込み導電層ＢＣ３（第２埋め込み導電層）が埋め込まれている。埋め込み導電層ＢＣ３は、埋め込み導電層ＢＣ２に接している。
【００３９】
図６に示されるように、複数の埋め込み導電層ＢＣ３がＹ方向に沿って並ぶように配置されている。１つの埋め込み導電層ＢＣ２に対して複数の埋め込み導電層ＢＣ３が接している。
【００４０】
図６および図７に示されるように、層間絶縁層ＩＬ１ｂの上面上に層間絶縁層ＩＬ１ｃが配置されている。層間絶縁層ＩＬ１ｃには、配線溝ＶＨ２ａ（第１配線溝）および配線溝ＶＨ２ｂ（第２配線溝）が設けられている。
【００４１】
配線溝ＶＨ２ａは、層間絶縁層ＩＬ１ｃの上面から埋め込み導電層ＢＣ３に達するように層間絶縁層ＩＬ１ｃを貫通している。配線溝ＶＨ２ａ内には、ソース配線ＳＩＣが埋め込まれている。ソース配線ＳＩＣは、埋め込み導電層ＢＣ３に接している。
【００４２】
配線溝ＶＨ２ｂは、層間絶縁層ＩＬ１ｃを貫通している。配線溝ＶＨ２ｂ内には、ドレイン配線ＤＩＣが埋め込まれている。
【００４３】
図３に示されるように、ソース配線ＳＩＣは、埋め込み導電層ＢＣ１〜ＢＣ３を通じてソース領域ＳＲおよびベースコンタクト領域ＢＣＲの各々に電気的に接続されている。ソース配線ＳＩＣは、Ｘ方向に配置された複数の埋め込み導電層ＢＣ３に接続されている。
【００４４】
図３および図５に示されるように、ソース配線ＳＩＣおよびドレイン配線ＤＩＣの各々は、層間絶縁層ＩＬ１ｂの上面に接しながらＸ方向に延在している。
【００４５】
図４、図６および図７に示されるように、ソース配線ＳＩＣおよびドレイン配線ＤＩＣの間には層間絶縁層ＩＬ１ｃが配置されている。ソース配線ＳＩＣおよびドレイン配線ＤＩＣが層間絶縁層ＩＬ１ｃを挟んで互いに隣り合うことにより、ソース配線ＳＩＣとドレイン配線ＤＩＣとの間で容量が構成されている。
【００４６】
図３および図７に示されるように、層間絶縁層ＩＬ１ｃの上面上に層間絶縁層ＩＬ１ｄ（第２絶縁層）が配置されている。層間絶縁層ＩＬ１ｄには、ビアホールＶＨ３が設けられている。ビアホールＶＨ３は、層間絶縁層ＩＬ１ｄの上面からソース配線ＳＩＣに達するように層間絶縁層ＩＬ１ｄを貫通している。ビアホールＶＨ３内には、埋め込み導電層ＢＣ５が埋め込まれている。埋め込み導電層ＢＣ５は、ソース配線ＳＩＣに接している。
【００４７】
層間絶縁層ＩＬ１ｄの上面上にソース電極ＳＥが配置されている。ソース電極ＳＥは、埋め込み導電層ＢＣ５に接している。ソース電極ＳＥは、埋め込み導電層ＢＣ５を通じてソース配線ＳＩＣおよびソース領域ＳＲの各々と電気的に接続されている。
【００４８】
図５〜図７に示されるように、ソース電極ＳＥは、層間絶縁層ＩＬ１ｄを介在してドレイン配線ＤＩＣの上方を覆っている。層間絶縁層ＩＬ１ｄを介在してソース電極ＳＥとドレイン配線ＤＩＣとが対向することにより、ソース電極ＳＥとドレイン配線ＤＩＣとの間に容量が構成されている。
【００４９】
また層間絶縁層ＩＬ１ｄの上面上には、図１３に示されるように、ソース電極ＳＥ以外に、ドレイン電極ＤＥおよびゲート配線ＧＥＩの各々が配置されている。ドレイン電極ＤＥはドレインとなる基板領域ＳＵＢＲと電気的に接続されている。ゲート配線ＧＥＩはゲート電極ＧＥと電気的に接続されている。
【００５０】
次に、ドレイン電極ＤＥと基板領域ＳＵＢＲとの接続構造およびゲート配線ＧＥＩとゲート電極ＧＥと接続構造について図８〜図１５を用いて説明する。
【００５１】
図８に示されるように、素子領域ＥＲにおいて、ゲート電極ＧＥは、ソース領域ＳＲの周囲を取り囲むように配置されている）。またドレインコンタクト領域ＤＲＣが外周領域ＰＥＲに配置されている。
【００５２】
ゲート電極ＧＥは、図１４に示されるようにゲート用溝ＴＲ１内に埋め込まれている。ドレインコンタクト領域ＤＲＣは、図１５に示されるようにドレイン領域となる基板領域ＳＵＢＲとドリフト領域ＤＲを介在して電気的に接続されている。ドレインコンタクト領域ＤＲＣは、半導体基板ＳＵＢの第１面ＦＳに配置されている。
【００５３】
図９、図１４および図１５に示されるように、半導体基板ＳＵＢの第１面ＦＳ上の層間絶縁層ＩＬ１ａには、コンタクトホールＣＨｇ、ＣＨｄが設けられている。
【００５４】
図１４に示されるように、コンタクトホールＣＨｇは、層間絶縁層ＩＬ１ａの上面からゲート電極ＧＥに達するように層間絶縁層ＩＬ１ａを貫通している。コンタクトホールＣＨｇ内には、埋め込み導電層ＢＣ２ｇが配置されている。埋め込み導電層ＢＣ２ｇは、ゲート電極ＧＥと接している。
【００５５】
図１５に示されるように、コンタクトホールＣＨｄは、層間絶縁層ＩＬ１ａの上面からドレインコンタクト領域ＤＲＣに達するように層間絶縁層ＩＬ１ａを貫通している。コンタクトホールＣＨｄ内には、埋め込み導電層ＢＣ２ｄが配置されている。埋め込み導電層ＢＣ２ｄは、ドレインコンタクト領域ＤＲＣと接している。
【００５６】
図１０、図１４および図１５に示されるように、層間絶縁層ＩＬ１ａの上面上の層間絶縁層ＩＬ１ｂには、ビアホールＶＨ１ｇ、ＶＨ１ｄが設けられている。
【００５７】
図１４に示されるように、ビアホールＶＨ１ｇは、層間絶縁層ＩＬ１ｂの上面から埋め込み導電層ＢＣ２ｇに達するように層間絶縁層ＩＬ１ｂを貫通している。ビアホールＶＨ１ｇ内には、埋め込み導電層ＢＣ３ｇが配置されている。埋め込み導電層ＢＣ３ｇは、埋め込み導電層ＢＣ２ｇと接している。
【００５８】
図１５に示されるように、ビアホールＶＨ１ｄは、層間絶縁層ＩＬ１ｂの上面から埋め込み導電層ＢＣ２ｄに達するように層間絶縁層ＩＬ１ｂを貫通している。ビアホールＶＨ１ｄ内には、埋め込み導電層ＢＣ３ｄが配置されている。埋め込み導電層ＢＣ３ｄは、埋め込み導電層ＢＣ２ｄと接している。
【００５９】
図１１、図１４および図１５に示されるように、層間絶縁層ＩＬ１ｂの上面上の層間絶縁層ＩＬ１ｃには、配線溝ＶＨ２ａ、ＶＨ２ｂ、ＶＨ２ｃおよびビアホールＶＨ２ｇが設けられている。
【００６０】
図１１に示されるように、配線溝ＶＨ２ｃは、Ｙ方向に延びている。たとえば配線溝ＶＨ２ｃは、配線溝ＶＨ２ｂの延びるＸ方向に対して直交する方向に延びている。
【００６１】
図１５に示されるように、配線溝ＶＨ２ｃは、層間絶縁層ＩＬ１ｃの上面から複数の埋め込み導電層ＢＣ３ｄに達するように層間絶縁層ＩＬ１ｃを貫通している。配線溝ＶＨ２ｃ内には、ドレイン配線ＤＩＣが埋め込まれている。
【００６２】
図１１に示されるように、ビアホールＶＨ２内のドレイン配線ＤＩＣは、Ｙ方向に延在しており、かつＹ方向に並ぶ複数の埋め込み導電層ＢＣ３ｄと接している。配線溝ＶＨ２ｃ内のドレイン配線ＤＩＣと、配線溝ＶＨ２ｂ内のドレイン配線ＤＩＣとは、互いに接続されている。
【００６３】
図１４に示されるように、ビアホールＶＨ２ｇは、層間絶縁層ＩＬ１ｃの上面から埋め込み導電層ＢＣ３ｇに達するように層間絶縁層ＩＬ１ｃを貫通している。ビアホールＶＨ２ｇ内には、埋め込み導電層ＢＣ４ｇが埋め込まれている。埋め込み導電層ＢＣ４ｇは、埋め込み導電層ＢＣ３ｇと接している。
【００６４】
図１２、図１４および図１５に示されるように、層間絶縁層ＩＬ１ｃの上面上の層間絶縁層ＩＬ１ｄには、ビアホールＶＨ３、ＶＨ３ｄ、ＶＨ３ｇが設けられている。１つのソース配線ＳＩＣに対して、複数のビアホールＶＨ３が達している。複数のビアホールＶＨ３の各々には、埋め込み導電層ＢＣ５が埋め込まれている。
【００６５】
図１５に示されるように、複数のビアホールＶＨ３ｄは、層間絶縁層ＩＬ１ｄの上面から配線溝ＶＨ２ｃ内のドレイン配線ＤＩＣに達するように層間絶縁層ＩＬ１ｄを貫通している。複数のビアホールＶＨ３ｄの各々には、埋め込み導電層ＢＣ５ｄが埋め込まれている。複数の埋め込み導電層ＢＣ５ｄの各々は、配線溝ＶＨ２ｃ内のドレイン配線ＤＩＣに接している。
【００６６】
図１４に示されるように、ビアホールＶＨ３ｇは、層間絶縁層ＩＬ１ｄの上面から埋め込み導電層ＢＣ４ｇに達するように層間絶縁層ＩＬ１ｄを貫通している。複数のビアホールＶＨ３ｇの各々には、埋め込み導電層ＢＣ５ｇが埋め込まれている。埋め込み導電層ＢＣ５ｇは、埋め込み導電層ＢＣ４ｇに接している。
【００６７】
図１３、図１４および図１５に示されるように、層間絶縁層ＩＬ１ｄの上面上には、ソース電極ＳＥ、ドレイン電極ＤＥおよびゲート配線ＧＥＩが配置されている。ソース電極ＳＥは、素子領域ＥＲ内にて、複数の埋め込み導電層ＢＣ５に接するように配置されている。
【００６８】
ゲート配線ＧＥＩは、平面視において素子領域ＥＲ内でソース電極ＳＥの外周を取り囲んでいる。ゲート配線ＧＥＩは、複数の埋め込み導電層ＢＣ５ｇに接するように配置されている。
【００６９】
ドレイン電極ＤＥは、外周領域において直線状に延びるように配置されている。ドレイン電極ＤＥは、複数の埋め込み導電層ＢＣ５ｄに接するように配置されている。
【００７０】
ドレイン電極ＤＥは、図１５に示されるように、埋め込み導電層ＢＣ２ｇ、ＢＣ３ｇ、ＢＣ４ｇ、ＢＣ５ｇを介在して基板領域ＳＵＢＲに電気的に接続されている。またゲート配線ＧＥＩは、図１４に示されるように、埋め込み導電層ＢＣ２ｄ、ＢＣ３ｄ、ＢＣ５ｄおよびドレイン配線ＤＩＣを介在してゲート電極ＧＥに電気的に接続されている。
【００７１】
次に、本実施の形態の半導体装置の製造方法について図１６（Ａ）、（Ｂ）〜図２７（Ａ）、（Ｂ）などを用いて説明する。図１６（Ａ）〜図２７（Ａ）は図３の断面に対応した製造プロセスを示している。また図１６（Ｂ）〜図２７（Ｂ）は図６の断面に対応した製造プロセスを示している。
【００７２】
図１６（Ａ）および図１６（Ｂ）に示されるように、互いに対向する第１面ＦＳおよび第２面ＳＳを有する半導体基板ＳＵＢが準備される。この半導体基板ＳＵＢに、トレンチゲート型で縦型のＭＯＳＦＥＴのセルＣＬが複数個形成される。
【００７３】
複数のＭＯＳＦＥＴのセルＣＬの各々は、少なくとも、基板領域ＳＵＢＲと、ドリフト領域ＤＲと、ベース領域ＢＲと、ソース領域ＳＲと、ゲート電極ＧＥと、ゲート絶縁層ＧＩとを有するように形成される。また複数のセルＣＬの各々は、埋め込みｐ型領域ＰＲを有するように形成されてもよい。
【００７４】
半導体基板ＳＵＢの第１面ＦＳ上に層間絶縁層ＩＬ１ａが形成される。
図１７（Ａ）および図１７（Ｂ）に示されるように、層間絶縁層ＩＬ１ａ上にフォトレジストＰＲ１が塗布される。このフォトレジストＰＲ１が写真製版技術によりパターニングされる。パターニングされたフォトレジストＰＲ１をマスクとして、層間絶縁層ＩＬ１ａにエッチングが行われる。このエッチングにより、コンタクトホールＣＨ、コンタクトホールＣＨｄおよびコンタクトホールＣＨｇが形成される。
【００７５】
コンタクトホールＣＨは、層間絶縁層ＩＬ１ａの上面から半導体基板ＳＵＢの第１面ＦＳに達する形成される。コンタクトホールＣＨは、図９に示されるように、Ｘ方向の幅（寸法）よりもＹ方向の幅（寸法）が大きくなるように形成される。
【００７６】
コンタクトホールＣＨｄは、図１５に示されるように、層間絶縁層ＩＬ１ａの上面からドレインコンタクト領域ＤＲＣに達するように形成される。コンタクトホールＣＨｇは、図１４に示されるように、層間絶縁層ＩＬ１ａの上面からゲート電極ＧＥに達するように形成される。この後、フォトレジストＰＲ１が、たとえばアッシングなどにより除去される。
【００７７】
図１８（Ａ）および図１８（Ｂ）に示されるように、層間絶縁層ＩＬ１ａをマスクとして、コンタクトホールＣＨから露出する半導体基板ＳＵＢの第１面ＦＳがエッチングされる。このエッチングにより、第１面ＦＳにソース用溝ＴＲ２が形成される。ソース用溝ＴＲ２は、第１面ＦＳからソース領域ＳＲを貫通してベース領域ＢＲに達するように形成される。
【００７８】
図１９（Ａ）および図１９（Ｂ）に示されるように、コンタクトホールＣＨおよびソース用溝ＴＲ２を通じて、露出したベース領域ＢＲにｐ型不純物がイオン注される。これによりソース用溝ＴＲ２の底部に、ベースコンタクト領域ＢＣＲが形成される。ベースコンタクト領域ＢＣＲは、ベース領域ＢＲ内においてベース領域ＢＲよりも高いｐ型不純物濃度を有するように形成される。このように複数のセルＣＬの各々は、ベースコンタクト領域ＢＣＲを有するように形成されてもよい。
【００７９】
図２０（Ａ）および図２０（Ｂ）に示されるように、ソース用溝ＴＲ１内に埋め込み導電層ＢＣ１が形成される。またコンタクトホールＣＨの内部に埋め込み導電層ＢＣ２（第１埋め込み導電層）が形成される。埋め込み導電層ＢＣ１およびＢＣ２は、一体の導電層として同時に形成されてもよい。この場合、この一体の導電層が第１埋め込み導電層となる。埋め込み導電層ＢＣ１、ＢＣ２は、図９に示されるように、Ｘ方向の幅（寸法）よりもＹ方向の幅（寸法）が大きくなるように形成される。
【００８０】
またコンタクトホールＣＨｄの内部に、図１５に示されるように、埋め込み導電層ＢＣ２ｄが形成される。またコンタクトホールＣＨｇの内部に、図１４に示されるように、埋め込み導電層ＢＣ２ｇが形成される。
【００８１】
埋め込み導電層ＢＣ２、ＢＣ２ｄ、ＢＣ２ｇは、たとえば同時に形成される。具体的にはコンタクトホールＣＨ、ＣＨｄ、ＣＨｇを埋め込むように層間絶縁層ＩＬ１ａの上面上に導電層が形成される。この後に、この導電層がたとえばＣＭＰ（Chemical  Mechanical  Etching）により層間絶縁層ＩＬ１ａの上面が露出するまで除去される。これにより上記導電層が、コンタクトホールＣＨ、ＣＨｄ、ＣＨｇ内に残存されて、埋め込み導電層ＢＣ２、ＢＣ２ｄ、ＢＣ２ｇが同時に形成される。
【００８２】
図２１（Ａ）および図２１（Ｂ）に示されるように、層間絶縁層ＩＬ１ａ上に層間絶縁層ＩＬ１ｂ（第１絶縁層）が形成される。層間絶縁層ＩＬ１ｂ上にフォトレジストＰＲ２が塗布される。このフォトレジストＰＲ２が写真製版技術によりパターニングされる。パターニングされたフォトレジストＰＲ２をマスクとして、層間絶縁層ＩＬ１ｂにエッチングが行われる。このエッチングにより、ビアホールＶＨ１、ビアホールＶＨ１ｄおよびビアホールＶＨ１ｇが形成される。
【００８３】
ビアホールＶＨ１は、層間絶縁層ＩＬ１ｂの上面から埋め込み導電層ＢＣ２に達するように形成される。ビアホールＶＨ１ｄは、図１０および図１５に示されるように、層間絶縁層ＩＬ１ｂの上面から埋め込み導電層ＢＣ２ｄに達するように形成される。ビアホールＶＨ１ｇは、図１０および図１４に示されるように、層間絶縁層ＩＬ１ｂの上面から埋め込み導電層ＢＣ２ｇに達するように形成される。
【００８４】
この後、フォトレジストＰＲ２が、たとえばアッシングなどにより除去される。
図２２（Ａ）および図２２（Ｂ）に示されるように、ビアホールＶＨ１内に埋め込み導電層ＢＣ３（第２埋め込み導電層）が形成される。またビアホールＶＨ１ｄ内に、図１１および図１５に示されるように、埋め込み導電層ＢＣ３ｄが形成される。またビアホールＶＨ１ｇ内に、図１１および図１４に示されるように、埋め込み導電層ＢＣ３ｇが形成される。
【００８５】
埋め込み導電層ＢＣ３、ＢＣ３ｄ、ＢＣ３ｇは、たとえば同時に形成される。具体的にはビアホールＶＨ１、ＶＨ１ｄ、ＶＨ１ｇを埋め込むように層間絶縁層ＩＬ１ｂの上面上に導電層が形成される。この後に、この導電層がたとえばＣＭＰにより層間絶縁層ＩＬ１ｂの上面が露出するまで除去される。これにより上記導電層が、ビアホールＶＨ１、ＶＨ１ｄ、ＶＨ１ｇ内に残存されて、埋め込み導電層ＢＣ３、ＢＣ３ｄ、ＢＣ３ｇが同時に形成される。
【００８６】
図２３（Ａ）および図２３（Ｂ）に示されるように、層間絶縁層ＩＬ１ｂ上に層間絶縁層ＩＬ１ｃが形成される。
【００８７】
図２４（Ａ）および図２４（Ｂ）に示されるように、層間絶縁層ＩＬ１ｃ上にフォトレジストＰＲ３が塗布される。このフォトレジストＰＲ３が写真製版技術によりパターニングされる。パターニングされたフォトレジストＰＲ３をマスクとして、層間絶縁層ＩＬ１ｃにエッチングが行われる。このエッチングにより、層間絶縁層ＩＬ１ｃに配線溝ＶＨ２ａ、ＶＨ２ｂ、ＶＨ２ｃおよびビアホールＶＨ２ｇが形成される。
【００８８】
配線溝ＶＨ２ａ（第１配線溝）は、Ｘ方向に延びるように（図１１）、かつ層間絶縁層ＩＬ１ｃの上面から複数の埋め込み導電層ＢＣ３に達するように形成される。配線溝ＶＨ２ｂ（第２配線溝）は、Ｘ方向に延びるように（図１１）、かつ層間絶縁層ＩＬ１ｃの上面から層間絶縁層ＩＬ１ｂに達するように形成される。
【００８９】
配線溝ＶＨ２ｃは、図１１に示されるように、Ｙ方向に延びるように、かつ配線溝ＶＨ２ｂに接続されるように形成される。配線溝ＶＨ２ｃは、図１１および図１５に示されるように、層間絶縁層ＩＬ１ｃの上面から複数の埋め込み導電層ＢＣ３ｄに達するように形成される。
【００９０】
ビアホールＶＨ２ｇは、図１４に示されるように、層間絶縁層ＩＬ１ｃの上面から埋め込み導電層ＢＣ３ｇに達するように形成される。
【００９１】
この後、フォトレジストＰＲ３が、たとえばアッシングなどにより除去される。
図２５（Ａ）および図２５（Ｂ）に示されるように、配線溝ＶＨ２ａ内にソース配線ＳＩＣが形成される。ソース配線ＳＩＣは、複数の埋め込み導電層ＢＣ３と接するように形成される。また配線溝ＶＨ２ｂ内にドレイン配線ＤＩＣが形成される。
【００９２】
ソース配線ＳＩＣと配線溝ＶＨ２ｂ内のドレイン配線ＤＩＣとは、図１１に示されるように、Ｘ方向に延在するように、かつＹ方向において互いに隣り合って容量を構成するように形成される。具体的には図２５（Ｂ）に示されるように、ソース配線ＳＩＣと配線溝ＶＨ２ｂ内のドレイン配線ＤＩＣとは、間に層間絶縁層ＩＬ１ｃを挟んでＹ方向に隣り合うことにより容量を構成している。
【００９３】
配線溝ＶＨ２ｃ内には、図１１および図１５に示されるように、ドレイン配線ＤＩＣが形成される。配線溝ＶＨ２ｃ内のドレイン配線ＤＩＣは、埋め込み導電層ＢＣ３ｄと接するように形成される。また配線溝ＶＨ２ｃ内のドレイン配線ＤＩＣは、配線溝ＶＨ２ｂ内のドレイン配線ＤＩＣと一体化するように形成される。
【００９４】
ビアホールＶＨ２ｇ内には、図１１および図１４に示されるように、埋め込み導電層ＢＣ４ｇが形成される。埋め込み導電層ＢＣ４ｇは、埋め込み導電層ＢＣ３ｇと接するように形成される。
【００９５】
上記のソース配線ＳＩＣ、ドレイン配線ＤＩＣおよび埋め込み導電層ＢＣ３ｇは、たとえば同時に形成される。具体的には配線溝ＶＨ２ａ、ＶＨ２ｂ、ＶＨ２ｃおよびビアホールＶＨ２ｇを埋め込むように層間絶縁層ＩＬ１ｃの上面上に導電層が形成される。この後に、この導電層がたとえばＣＭＰにより層間絶縁層ＩＬ１ｃの上面が露出するまで除去される。これにより上記導電層が、配線溝ＶＨ２ａ、ＶＨ２ｂ、ＶＨ２ｃおよびビアホールＶＨ２ｇ内に残存されて、ソース配線ＳＩＣ、ドレイン配線ＤＩＣおよび埋め込み導電層ＢＣ４ｇが同時に形成される。
【００９６】
図２６（Ａ）および図２６（Ｂ）に示されるように、層間絶縁層ＩＬ１ｃ上に層間絶縁層ＩＬ１ｄ（第２絶縁層）が形成される。層間絶縁層ＩＬ１ｄ上にフォトレジストＰＲ４が塗布される。このフォトレジストＰＲ４が写真製版技術によりパターニングされる。パターニングされたフォトレジストＰＲ４をマスクとして、層間絶縁層ＩＬ１ｄにエッチングが行われる。このエッチングにより、ビアホールＶＨ３、ビアホールＶＨ３ｄおよびビアホールＶＨ３ｇが形成される。
【００９７】
ビアホールＶＨ３は、層間絶縁層ＩＬ１ｄの上面からソース配線ＳＩＣに達するように形成される。ビアホールＶＨ３ｄは、図１２および図１５に示されるように、層間絶縁層ＩＬ１ｄの上面から、配線溝ＶＨ２ｃ内のドレイン配線ＤＩＣに達するように形成される。ビアホールＶＨ３ｇは、図１２および図１４に示されるように、層間絶縁層ＩＬ１ｄの上面から埋め込み導電層ＢＣ４ｇに達するように形成される。
【００９８】
この後、フォトレジストＰＲ４が、たとえばアッシングなどにより除去される。
図２７（Ａ）および図２７（Ｂ）に示されるように、ビアホールＶＨ３内に埋め込み導電層ＢＣ５が形成される。またビアホールＶＨ３ｄ内に、図１２および図１５に示されるように、埋め込み導電層ＢＣ５ｄが形成される。またビアホールＶＨ３ｇ内に、図１２および図１４に示されるように、埋め込み導電層ＢＣ５ｇが形成される。
【００９９】
埋め込み導電層ＢＣ５、ＢＣ５ｄ、ＢＣ５ｇは、たとえば同時に形成される。具体的にはビアホールＶＨ３、ＶＨ３ｄ、ＶＨ３ｇを埋め込むように層間絶縁層ＩＬ１ｄの上面上に導電層が形成される。この後に、この導電層がたとえばＣＭＰにより層間絶縁層ＩＬ１ｄの上面が露出するまで除去される。これにより上記導電層が、ビアホールＶＨ３、ＶＨ３ｄ、ＶＨ３ｇ内に残存されて、埋め込み導電層ＢＣ５、ＢＣ５ｄ、ＢＣ５ｇが同時に形成される。
【０１００】
図３および図１３に示されるように、層間絶縁層ＩＬ１ｄ上に、ソース電極ＳＥ、ドレイン電極ＤＥおよびゲート配線ＧＥＩが形成される。ソース電極ＳＥは、埋め込み導電層ＢＣ５と接するように形成される。これによりソース電極ＳＥは、ソース領域ＳＲと電気的に接続される。
【０１０１】
ドレイン電極ＤＥは、埋め込み導電層ＢＣ５ｄと接するように形成される。これによりドレイン電極ＤＥは、ドレインとなる基板領域ＳＵＢＲと電気的に接続される。
【０１０２】
ゲート配線ＧＥＩは、埋め込み導電層ＢＣ５ｇと接するように形成される。これによりゲート配線ＧＥＩは、ゲート電極ＧＥと電気的に接続される。
【０１０３】
ソース電極ＳＥ、ドレイン電極ＤＥおよびゲート配線ＧＥＩはたとえば同時に形成される。具体的には、層間絶縁層ＩＬ１ｄ上に導電層が形成される。この後、この導電層上にフォトレジスト（図示せず）が塗布される。このフォトレジストが写真製版技術によりパターニングされる。パターニングされたフォトレジストをマスクとして上記導電層にエッチングが施される。これにより上記導電層がパターニングされて、上記導電層からソース電極ＳＥ、ドレイン電極ＤＥおよびゲート配線ＧＥＩが同時に形成される。この後、フォトレジストが、たとえばアッシングなどにより除去される。
【０１０４】
以上により本実施の形態の半導体装置が製造される。
次に、本実施の形態の作用効果について説明する。
【０１０５】
本実施の形態においては、図２、図６および図１１に示されるように、ドレイン配線ＤＩＣとソース配線ＳＩＣとは、Ｘ方向（第１方向）に延在しており、かつＸ方向に交差するＹ方向（第２方向）において互いに隣り合って容量を構成している。これにより図２８に示されるように、ドレイン配線ＤＩＣとソース配線ＳＩＣと間の追加容量Ｃ１が、ベース領域ＢＲとドリフト領域ＤＲとの接合容量Ｃ２とが並列に接続されることになる。このため本実施の形態においては、追加容量Ｃ１によりノイズの影響が低減されることになる。
【０１０６】
また本実施の形態においては、図２に示されるように、複数のＭＯＳＦＥＴのセルＣＬが並ぶ方向（Ｘ方向）にドレイン配線ＤＩＣとソース配線ＳＩＣとが延在している。このため高集積化のために各セルＣＬのピッチＰが縮小された場合においても、ドレイン配線ＤＩＣとソース配線ＳＩＣとの距離が縮小されない。よってＭＯＳＦＥＴのセルＣＬのシュリンクが進んだ場合でも、ドレイン配線ＤＩＣとソース配線ＳＩＣとの間の耐圧を確保することが容易となる。
【０１０７】
また本実施の形態においては、図２に示されるように、埋め込み導電層ＢＣ２の上層であってソース配線ＳＩＣの下層において、Ｙ方向に延在する埋め込み導電層ＢＣ２とＸ方向に延在するソース配線ＳＩＣとの双方に接する導電層ＢＣ３が配置されている。このように埋め込み導電層ＢＣ３が配置されることにより、埋め込み導電層ＢＣ２の上層において埋め込み導電層ＢＣ２の延在方向とは異なる方向にソース配線を延在させることができる。そして、このソース配線ＳＩＣに並走するようにドレイン配線をＸ方向に延在させることでソース配線ＳＩＣとドレイン配線ＤＩＣとの間に容量を構成することができる。このようにドレイン配線ＤＩＣを埋め込み導電層ＢＣ２の上層において埋め込み導電層ＢＣ２とは異なる方向に延在させることにより、各セルＣＬのピッチＰが縮小された場合においても、ドレイン配線ＤＩＣとソース配線ＳＩＣとの距離が縮小されない構成を実現することができる。
【０１０８】
また本実施の形態においては、図２に示されるように、埋め込み導電層ＢＣ２のＹ方向における幅（寸法）は、平面視における埋め込み導電層ＢＣ２のＸ方向における幅（寸法）よりも大きい。これによりソース領域ＳＲとの接触面積を大きく確保することができる。このため埋め込み導電層ＢＣ２とソース領域ＳＲとの接触部の抵抗を低減することができる。
【０１０９】
また本実施の形態においては、図３に示されるように、ソース配線ＳＩＣに電気的に接続されたソース電極ＳＥが、ドレイン配線ＤＩＣの上方を層間絶縁層ＩＬ１ｄを介在して覆っている。これによりドレイン配線ＤＩＣとソース電極ＳＥとの間においても容量を構成することができる。このためノイズの影響をより低減することが可能となる。
【０１１０】
また本実施の形態においては、図６に示されるように、ソース配線ＳＩＣおよびドレイン配線ＤＩＣの各々は、層間絶縁層ＩＬ１ｃに設けられた配線溝ＶＨ２ａ、ＶＨ２ｂの内部に配置されている。これによりいわゆるダマシンプロセスで本構成を製造することが可能となる。
【０１１１】
なお上記においてはＭＯＳＦＥＴについて説明したが、ゲート絶縁層ＧＩは酸化シリコンに限定されるものではなく、窒化シリコンを含む材質であってもよい。
【０１１２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１１３】
ＢＣ１，ＢＣ２，ＢＣ２ｇ，ＢＣ２ｄ，ＢＣ３，ＢＣ３ｇ，ＢＣ３ｄ，ＢＣ４ｇ，ＢＣ５，ＢＣ５ｄ，ＢＣ５ｇ  埋め込み導電層、ＢＣＲ  ベースコンタクト領域、ＢＲ  ベース領域、Ｃ１  追加容量、Ｃ２  接合容量、ＣＨ，ＣＨｄ，ＣＨｇ  コンタクトホール、ＣＬ  ＭＯＳＦＥＴのセル、ＤＥ  ドレイン電極、ＤＩＣ  ドレイン配線、ＤＲ  ドリフト領域、ＤＲＣ  ドレインコンタクト領域、ＥＲ  素子領域、ＦＳ  第１面、ＧＥ  ゲート電極、ＧＥＩ  ゲート配線、ＧＩ  ゲート絶縁層、ＩＬ１ａ，ＩＬ１ｂ，ＩＬ１ｃ，ＩＬ１ｄ  層間絶縁層、ＰＥＲ  外周領域、ＰＲ  埋め込みｐ型領域、ＰＲ１，ＰＲ２，ＰＲ３，ＰＲ４  フォトレジスト、ＳＥ  ソース電極、ＳＩＣ  ソース配線、ＳＲ  ソース領域、ＳＳ  第２面、ＳＵＢ  半導体基板、ＳＵＢＲ  基板領域、ＴＲ１  ゲート用溝、ＴＲ２  ソース用溝、ＶＨ１ｇ，ＶＨ１ｄ，ＶＨ１，ＶＨ２ｇ，ＶＨ３ｇ，ＶＨ３ｄ，ＶＨ３  ビアホール、ＶＨ２ａ，ＶＨ２ｂ，ＶＨ２ｃ  配線溝。
【図１】
2020004838.tif 000003
【図２】
2020004838.tif 000004
【図３】
2020004838.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2020004838.tif 000009
【図８】
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【図９】
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【図１０】
2020004838.tif 000012
【図１１】
2020004838.tif 000013
【図１２】
2020004838.tif 000014
【図１３】
2020004838.tif 000015
【図１４】
2020004838.tif 000016
【図１５】
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【図１６】
2020004838.tif 000018
【図１７】
2020004838.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
2020004838.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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