(57)【要約】  【課題】ブリッジレスコンバータにおいてダイオードの順方向電圧による電力損失を低減させる。  【解決手段】フルブリッジ回路１０を備えた整流回路１において、交流電源の交流電圧の極性を検出する極性検出部４と、交流電源の入力電流を検出する入力電流検出部５と、検出された交流電圧の極性、及び検出された入力電流が入力され、各ＭＯＳＦＥＴをオンオフ制御する制御部２０とを備える。そして制御部２０は、入力電流が予め定めた電流閾値を超えている間、入力電流が流れる各寄生ダイオードを有する各ＭＯＳＦＥＴをオンにする。【選択図】図１
2020089113.tif 000002
【特許請求の範囲】
【請求項１】
交流電源の交流電圧が入力される一対の入力端と、
前記交流電源を整流した直流電圧を出力する一対の出力端と、
第１スイッチ素子と第２スイッチ素子、第３スイッチ素子と第４スイッチ素子、第５スイッチ素子と第６スイッチ素子、をそれぞれトーテムポール型に接続し、
第１スイッチ素子と第３スイッチ素子と第５スイッチ素子のそれぞれが上アームを、第２スイッチ素子と第４スイッチ素子と第６スイッチ素子のそれぞれが下アームを、構成するフルブリッジ回路と、
各前記スイッチ素子にそれぞれ並列に接続されたダイオードと、
前記交流電圧の極性を検出する極性検出手段と、
前記交流電源の入力電流を検出する入力電流検出手段と、
検出された前記交流電圧の極性、及び検出された前記入力電流の大きさが入力され、前記スイッチ素子をオンオフ制御する制御手段とを備え、
一方の前記入力端は、前記第１スイッチ素子と前記第２スイッチ素子の接続点と、前記第３スイッチ素子と前記第４スイッチ素子の接続点にそれぞれ接続され、
他方の前記入力端は、前記第５スイッチ素子と前記第６スイッチ素子の接続点に接続され、
前記各上アームの共通の接続点は一方の前記出力端に、前記各下アームの共通の接続点は他方の前記出力端に、それぞれ接続された整流回路であって、
前記制御手段は、
前記交流電圧の正の半周期の期間内に流れる前記入力電流である正方向電流が予め定めた正電流閾値を超えている時、前記第１スイッチ素子又は前記第３スイッチ素子と前記第６スイッチ素子とをオンして一方の前記入力端から他方の前記入力端に前記正方向電流を流し、
前記交流電圧の負の半周期の期間内に流れる前記入力電流である負方向電流が予め定めた負電流閾値を超えている時、前記第５スイッチ素子と前記第２スイッチ素子又は前記第４スイッチ素子をオンして他方の前記入力端から一方の前記入力端へ前記負方向電流を流すことを特徴とする整流回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、整流回路に係わり、より詳細には、整流による電力損失を低減させたブリッジレスコンバータに関する。
【背景技術】
【０００２】
従来、ブリッジレスコンバータは図６に示す回路が開示されている（例えば、特許文献１参照。）。このブリッジレスコンバータはインターリーブ方式でスイッチング制御するコンバータである。そして、このブリッジレスコンバータは、スイッチ素子１３１とスイッチ素子１３２がトーテムポール型に接続され、また、スイッチ素子１３３とスイッチ素子１３４がトーテムポール型に接続され、さらにスイッチ素子１３５とスイッチ素子１３６がトーテムポール型に接続されており、これらはさらに並列に接続されている。なお、各スイッチ素子のソース端子とドレイン端子の間には、ダイオード１３１ａ〜１３６ａがそれぞれ接続されている。
【０００３】
そして、スイッチ素子１３３とスイッチ素子１３４の接続点には、リアクタ１２１を介して交流電源Ｖｉｎの一方の入力端１１１が接続されている。また、スイッチ素子１３５とスイッチ素子１３６の接続点には、リアクタ１２２を介して交流電源Ｖｉｎの一方の入力端１１１が接続されている。さらに、スイッチ素子１３１とスイッチ素子１３２の接続点には交流電源の他方の入力端１１２が接続されている。さらに、各ブリッジの上アームのドレイン端子が平滑コンデンサ１３７の正極と電源出力端１４１に、各ブリッジの下アームのソース端子が平滑コンデンサ１３7の負極と電源出力端１４２にそれぞれ接続されている。
【０００４】
一方、このブリッジレスコンバータは、スイッチ素子１３１、スイッチ素子１３２、スイッチ素子１３３、スイッチ素子１３４、スイッチ素子１３５、スイッチ素子１３６のオンオフをそれぞれ制御するＳ３１、Ｓ３２、Ｓ３３、Ｓ３４、Ｓ３５、Ｓ３６の各信号が出力される制御部１５０を備えている。
【０００５】
図７はこのブリッジレスコンバータの動作を説明する説明図である。
図７の横軸は時間であり、図７の縦軸に関して、図７（１）は交流電圧を、図７（２）は入力電流を、図７（３）〜図７（８）はＳ３１〜Ｓ３６の各信号をそれぞれ示している。なお、ｔ４０〜ｔ５２は時刻である。
【０００６】
図７（１）に示すようにｔ４０〜ｔ４６は交流電圧の正の半周期であり、ｔ４６〜ｔ５２は交流電圧の負の半周期である。制御部１５０は、互いに１８０度だけ位相が異なるスイッチング信号であるＳ３４とＳ３６の各信号をこの正の半周期で出力する。また、制御部１５０は、正の半周期で最大電圧となるｔ４３を中心としたｔ４２〜ｔ４４の固定期間において、Ｓ３２信号をハイレベルにする。
このため、ｔ４２〜ｔ４４の固定期間において、ダイオード１３２ａに流れるべき電流が、オン抵抗がほとんどないスイッチ素子１３２に流れるため、ｔ４２〜ｔ４４の期間で発生するダイオード１３２ａの順方向電圧による電力損失を低減するようになっている。
【０００７】
なお、同様に負の半周期で最低電圧となるｔ４９を中心としたｔ４８〜ｔ５０の固定期間において、Ｓ３１信号をハイレベルにする。
このため、ｔ４８〜ｔ５０の固定期間において、ダイオード１３１ａに流れるべき電流が、オン抵抗がほとんどないスイッチ素子１３１に流れるため、ｔ４８〜ｔ５０の期間で発生するダイオード１３１ａの順方向電圧による電力損失を低減するようになっている。
【０００８】
しかしながら、ｔ４０〜ｔ４２とｔ４４〜ｔ４６の期間は電流がダイオード１３２ａに流れるため、ダイオード１３２ａの順方向電圧による電力損失が発生していた。同様にｔ４６〜ｔ４８とｔ５０〜ｔ５２の期間は電流がダイオード１３１ａに流れるため、ダイオード１３１ａの順方向電圧による電力損失が発生していた。なお、ｔ４２〜ｔ４４やｔ４８〜ｔ５０の期間を長くすると電力損失をさらに低減できるが、長くしすぎると平滑コンデンサ１３７の電圧よりも交流電圧が低い時にスイッチ素子をオンすることになり、平滑コンデンサ１３７から交流電源に向かって電流が逆流する場合があり、この期間を長くするには限度があった。
さらに、空気調和機など消費電力の変動が大きい機器にこのブリッジレスコンバータを用いた場合、負荷の変動に対応して入力電流が流れる期間が変動するため、固定の期間でスイッチ素子をオンする従来の技術ではダイオードの順方向電圧により発生する電力損失を十分に低減できない問題があった。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１５−２３６０６号公報（段落番号００３２〜００４２）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は以上述べた問題点を解決し、ブリッジレスコンバータにおいてダイオードの順方向電圧による電力損失を低減させる。
【課題を解決するための手段】
【００１１】
本発明は上述の課題を解決するため、本発明の請求項１に記載の発明は、
交流電源の交流電圧が入力される一対の入力端と、
前記交流電源を整流した直流電圧を出力する一対の出力端と、
第１スイッチ素子と第２スイッチ素子、第３スイッチ素子と第４スイッチ素子、第５スイッチ素子と第６スイッチ素子、をそれぞれトーテムポール型に接続し、
第１スイッチ素子と第３スイッチ素子と第５スイッチ素子のそれぞれが上アームを、第２スイッチ素子と第４スイッチ素子と第６スイッチ素子のそれぞれが下アームを、構成するフルブリッジ回路と、
各前記スイッチ素子にそれぞれ並列に接続されたダイオードと、
前記交流電圧の極性を検出する極性検出手段と、
前記交流電源の入力電流を検出する入力電流検出手段と、
検出された前記交流電圧の極性、及び検出された前記入力電流の大きさが入力され、前記スイッチ素子をオンオフ制御する制御手段とを備え、
一方の前記入力端は、前記第１スイッチ素子と前記第２スイッチ素子の接続点と、前記第３スイッチ素子と前記第４スイッチ素子の接続点にそれぞれ接続され、
他方の前記入力端は、前記第５スイッチ素子と前記第６スイッチ素子の接続点に接続され、
前記各上アームの共通の接続点は一方の前記出力端に、前記各下アームの共通の接続点は他方の前記出力端に、それぞれ接続された整流回路であって、
前記制御手段は、
前記交流電圧の正の半周期の期間内に流れる前記入力電流である正方向電流が予め定めた正電流閾値を超えている時、前記第１スイッチ素子又は前記第３スイッチ素子と前記第６スイッチ素子とをオンして一方の前記入力端から他方の前記入力端に前記正方向電流を流し、
前記交流電圧の負の半周期の期間内に流れる前記入力電流である負方向電流が予め定めた負電流閾値を超えている時、前記第５スイッチ素子と前記第２スイッチ素子又は前記第４スイッチ素子をオンして他方の前記入力端から一方の前記入力端へ前記負方向電流を流すことを特徴とする。
【発明の効果】
【００１２】
以上の手段を用いることにより、本発明による整流回路によれば、ブリッジレスコンバータにおいてダイオードの順方向電圧による電力損失を低減させることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明による整流回路の実施例を示すブロック図である。
【図２】本発明による整流回路において、パッシブモード時、及びアクティブモード時において各リアクタを交流電源を介して短絡しない場合の電流経路を説明するブロック図である。
【図３】本発明による整流回路において、各リアクタを介して交流電源を短絡した場合の電流経路を説明するブロック図である。
【図４】本発明による整流回路において、パッシブモード時の動作を説明する説明図である。
【図５】本発明による整流回路において、アクティブモード時の動作を説明する説明図である。
【図６】従来の整流回路を示すブロック図である。
【図７】従来の整流回路の動作を説明する説明図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態を、添付図面に基づいた実施例として詳細に説明する。
【実施例１】
【００１５】
図１は本発明による整流回路１の実施例を示すブロック図である。
この整流回路１は、図示しない交流電源が接続される一対の入力端である入力端（一方の入力端）２と入力端（他方の入力端）３と、フルブリッジ回路１０と、直流電圧が出力される一対の出力端である正極出力端（一方の出力端）９ａと負極出力端（他方の出力端）９ｂと、正極出力端９ａと負極出力端９ｂの間に接続され、印加される電圧を平滑する平滑コンデンサ８と、第１リアクタ６及び第２リアクタ７と、例えばカレントトランスを用いて入力電流の大きさを検出して入力電流信号として出力する入力電流検出部（入力電流検出手段）５と、入力端２と入力端３との間に接続され、交流電圧の極性を検出して極性信号として出力する極性検出部（極性検出手段）４と、フルブリッジ回路１０を制御する制御部（制御手段）２０を備えている。
【００１６】
制御部２０はパッシブモードとアクティブモードの２つの動作モードのいずれかで動作する。パッシブモードは第１リアクタ６と第２リアクタ７介して交流電源を短絡しないで、第１リアクタ６と第２リアクタ７に流れる電流のみで力率改善を行うモードであり、入力電流が比較的小さい場合にアクティブモードよりも効率がよい。一方、アクティブモードは、第１リアクタ６又は第２リアクタ７を介して交流電源を交互に短絡／開放し、第１リアクタ６と第２リアクタ７に流れる電流を交互にスイッチングするインターリーブ方式の制御を行うものである。これらの各モードについては後で詳細に説明する。
【００１７】
一方、極性検出部４は例えばフォトカプラを用いており、この内部のフォトダイオードに電流が流れる時、つまり、交流電圧が正の半周期の時にハイレベルの極性信号を、また、負の半周期の時にはフォトダイオードに電流が流れないためローレベルの極性信号を、それぞれ出力する。なお、正の半周期の時に流れるプラス方向の入力電流を正方向電流、負の半周期の時に流れるマイナス方向の電流を負方向電流と呼称する。
【００１８】
フルブリッジ回路１０は、スイッチ素子として例えばＭＯＳＦＥＴを６個用いたものであり、この各ＭＯＳＦＥＴには並列にダイオードがそれぞれ接続されている。なお、ＭＯＳＦＥＴの代わりにＩＧＢＴやトランジスタを用いてもよい。ＭＯＳＦＥＴの場合には内部に寄生ダイオードを有しているため、ダイオードを追加する必要がない。
【００１９】
具体的に本実施例のフルブリッジ回路１０は、寄生ダイオード１１ａを有する第１ＭＯＳＦＥＴ（第１スイッチ素子）１１と、寄生ダイオード１２ａを有する第２ＭＯＳＦＥＴ（第２スイッチ素子）１２と、寄生ダイオード１３ａを有する第３ＭＯＳＦＥＴ（第３スイッチ素子）１３と、寄生ダイオード１４ａを有する第４ＭＯＳＦＥＴ（第４スイッチ素子）１４と、寄生ダイオード１５ａを有する第５ＭＯＳＦＥＴ（第５スイッチ素子）１５と、寄生ダイオード１６ａを有する第６ＭＯＳＦＥＴ（第６スイッチ素子）１６を備えている。なお、各寄生ダイオード（ダイオード）のカソード端子は、各ＭＯＳＦＥＴのドレイン端子に、また、各寄生ダイオードのアノード端子は、各ＭＯＳＦＥＴのソース端子にそれぞれ接続されている。
【００２０】
そして、フルブリッジ回路１０は、第１ＭＯＳＦＥＴ１１のソース端子と第２ＭＯＳＦＥＴ１２のドレイン端子が接続され、第１ＭＯＳＦＥＴ１１のドレイン端子は正極出力端９ａに、第２ＭＯＳＦＥＴ１２のソース端子は負極出力端９ｂにそれぞれ接続されている。同様に第３ＭＯＳＦＥＴ１３のソース端子と第４ＭＯＳＦＥＴ１４のドレイン端子が接続され、第３ＭＯＳＦＥＴ１３のドレイン端子は正極出力端９ａに、第４ＭＯＳＦＥＴ１４のソース端子は負極出力端９ｂにそれぞれ接続されている。また、第５ＭＯＳＦＥＴ１５のソース端子と第６ＭＯＳＦＥＴ１６のドレイン端子が接続され、第５ＭＯＳＦＥＴ１５のドレイン端子は正極出力端９ａに、第６ＭＯＳＦＥＴ１６のソース端子は負極出力端９ｂにそれぞれ接続されている。
【００２１】
なお、第１ＭＯＳＦＥＴ１１のソース端子は第１リアクタ６を介して入力端２に、また、第３ＭＯＳＦＥＴ１３のソース端子は第２リアクタ７を介して入力端２に、さらに、第５ＭＯＳＦＥＴ１５のソース端子は入力電流検出部５を介して入力端３に、それぞれ接続されている。ここで、第１ＭＯＳＦＥＴ１１と第３ＭＯＳＦＥＴ１３と第５ＭＯＳＦＥＴ１５のそれぞれが上アーム、第２ＭＯＳＦＥＴ１２と第４ＭＯＳＦＥＴ１４と第６ＭＯＳＦＥＴ１６のそれぞれが下アームである。なお、上アームと下アームの各ＭＯＳＦＥＴはトーテムポール型に接続されている。
【００２２】
一方、制御部２０は、スイッチ制御部（スイッチ制御手段）２１と、ゲート信号生成部２６を備えている。そして、ゲート信号生成部２６は、負電流監視部２２と、正電流監視部２３と、第１アンド回路２４と、第２アンド回路２５が備えられている。
スイッチ制御部２１は極性検出部４から、ハイレベルで電源電圧の正の半周期を、ローレベルで負の半周期を示す極性信号が入力されており、この極性に従ってフルブリッジ回路内の各ＭＯＳＦＥＴをオンオフさせる各ゲートの信号、つまり、第１ＭＯＳＦＥＴ１１用のゲート１信号、第２ＭＯＳＦＥＴ１２用のゲート２信号、第３ＭＯＳＦＥＴ１３用のゲート３信号、第４ＭＯＳＦＥＴ１４用のゲート４信号、第５ＭＯＳＦＥＴ１５用のスイッチ５信号、第６ＭＯＳＦＥＴ１６用のスイッチ６信号をそれぞれ生成する。なお、スイッチ５信号とスイッチ６信号はゲート信号生成部２６により、タイミングが修正されてゲート５信号とゲート６信号としてフルブリッジ回路１０へ出力される。
【００２３】
ゲート信号生成部２６の負電流監視部２２と正電流監視部２３には入力電流信号が入力されている。負電流監視部２２は、入力電流が予め定めた負電流閾値（−０．５アンペア）を超えない時、つまり、入力電流が−０．５アンペアよりプラス方向に大きい場合、負電流信号をローレベルにする。そして、負電流監視部２２は、入力電流が負電流閾値なったか、負電流閾値からさらにマイナス方向に大きくなった時に負電流信号をローレベルからハイレベルにして第１アンド回路２４へ出力する。一方、第１アンド回路２４はスイッチ信号５が入力されており、この入力の論理積の結果をゲート５信号として第５ＭＯＳＦＥＴ１５のゲート端子へ出力する。
【００２４】
同様に正電流監視部２３は、入力電流が予め定めた正電流閾値（＋０．５アンペア）未満か、マイナス方向の電流の時に正電流信号をローレベルにする。そして、正電流監視部２３は、入力電流が正電流閾値以上になった時に正電流信号をローレベルからハイレベルにして第２アンド回路２５へ出力する。一方、第２アンド回路２５はスイッチ信号６が入力されており、この入力の論理積の結果をゲート６信号として第６ＭＯＳＦＥＴ１６のゲート端子へ出力する。
【００２５】
図２は本発明による整流回路において、パッシブモード時、及びアクティブモード時において各リアクタを交流電源を介して短絡しない場合の電流経路を説明するブロック図であり、図１のブロック図を簡略化したものである。なお、入力端２から第１リアクタ６又は第２リアクタ７の方向に流れる電流が正方向電流、また、これとは逆に入力端３から流れ込む電流が負方向電流である。
【００２６】
さらに、第１リアクタ６に流れる正方向電流を第１正方向電流（ａ）、第２リアクタ７に流れる正方向電流を第２正方向電流（ｂ）、第１リアクタ６に流れる負方向電流を第１負方向電流（ｃ）、第２リアクタ７に流れる負方向電流を第２負方向電流（ｄ）とそれぞれ呼称する。なお、第１リアクタ６に流れる電流を実線の矢印で、第２リアクタ７に流れる電流を点線の矢印で、それぞれ示している。また、正極出力端９ａと負極出力端９ｂの間には負荷１７が接続されている。
【００２７】
の第１正方向電流（ａ）は、入力端２から第１リアクタ６、第１ＭＯＳＦＥＴ１１の寄生ダイオード１１ａ、正極出力端９ａ、さらに、負荷１７を経由して負極出力端９ｂ、第６ＭＯＳＦＥＴ１６の寄生ダイオード１６ａ、入力端３の順に流れる。このため、第1正方向電流（ａ）が流れた時には第１ＭＯＳＦＥＴ１１と第６ＭＯＳＦＥＴ１６をオンにすることにより、それぞれの寄生ダイオードの入出力間を短絡してこの寄生ダイオードの順方向電圧による電力損失を低減できる。
【００２８】
一方、第２正方向電流（ｂ）は、入力端２から第２リアクタ７、第３ＭＯＳＦＥＴ１３の寄生ダイオード１３ａ、正極出力端９ａ、さらに、負荷１７を経由して負極出力端９ｂ、第６ＭＯＳＦＥＴ１６の寄生ダイオード１６ａ、入力端３の順に流れる。このため、第２正方向電流（ｂ）が流れた時には第３ＭＯＳＦＥＴ１３と第６ＭＯＳＦＥＴ１６をオンにすることにより、それぞれの寄生ダイオードの入出力間を短絡してこの寄生ダイオードの順方向電圧による電力損失を低減できる。
【００２９】
同様に、第1負方向電流（ｃ）は、入力端３から第５ＭＯＳＦＥＴ１５の寄生ダイオード１５ａ、正極出力端９ａ、さらに、負荷１７を経由して負極出力端９ｂ、第２ＭＯＳＦＥＴ１２の寄生ダイオード１２ａ、第１リアクタ６、入力端２の順に流れる。このため、第1負方向電流（ｃ）が流れた時には第５ＭＯＳＦＥＴ１５と第２ＭＯＳＦＥＴ１２をオンにすることにより、それぞれの寄生ダイオードの入出力間を短絡してこの寄生ダイオードの順方向電圧による電力損失を低減できる。
【００３０】
一方、第２負方向電流（ｄ）は、入力端３から第５ＭＯＳＦＥＴ１５の寄生ダイオード１５ａ、正極出力端９ａ、さらに、負荷１７を経由して負極出力端９ｂ、第４ＭＯＳＦＥＴ１４の寄生ダイオード１４ａ、第２リアクタ７、入力端２の順に流れる。このため、第２負方向電流（ｄ）が流れた時には第５ＭＯＳＦＥＴ１５と第４ＭＯＳＦＥＴ１４をオンにすることにより、それぞれの寄生ダイオードの入出力間を短絡してこの寄生ダイオードの順方向電圧による電力損失を低減できる。
【００３１】
この制御を行うためスイッチ制御部２１は、極性信号がハイレベル、つまり、交流電圧が正の半周期の時に第１正方向電流（ａ）及び第２正方向電流（ｂ）を流すため、ゲート１信号とゲート３信号とスイッチ信号６をハイレベルにして出力する。また、スイッチ制御部２１は、極性信号がローレベル、つまり、交流電圧が負の半周期の時に負方向電流が流れるため、スイッチ５信号とゲート２信号とゲート４信号をハイレベルにして出力する。ただし、交流電圧の極性だけで各ＭＯＳＦＥＴをオンにすると、平滑コンデンサ８の電圧によっては平滑コンデンサ８から交流電源に電流が逆流するため、本発明では、入力電流が流れている時、つまり、交流電圧が平滑コンデンサ８の電圧よりも高い時に、ゲート５信号又はゲート６信号をハイレベルにする。この機能をゲート信号生成部２６で実現している。
【００３２】
ただし、スイッチ制御部２１がアクティブモード、つまり、インターリーブ方式で動作している場合、スイッチ制御部２１は、正の半周期においてゲート２信号とゲート４信号を互いの位相が１８０度異なったスイッチングパルスで出力する。同様に、スイッチ制御部２１は、負の半周期においてゲート１信号とゲート３信号を互いの位相が１８０度異なったスイッチングパルスで出力する。
【００３３】
図３は本発明による整流回路において、アクティブモード時に各リアクタを介して交流電源を短絡した場合の電流経路を説明するブロック図であり、図１のブロック図を簡略化したものである。なお、入力端２から第１リアクタ６又は第２リアクタ７の方向に流れる電流を正方向短絡電流、また、これとは逆に入力端３から流れ込む電流を負方向短絡電流と呼称する。さらに、第１リアクタ６に流れる正方向短絡電流を第１正方向短絡電流（ｅ）、第２リアクタ７に流れる正方向短絡電流を第２正方向短絡電流（ｆ）、第１リアクタ６に流れる負方向電流を第１負方向短絡電流（ｇ）、第２リアクタ７に流れる負方向短絡電流を第２負方向短絡電流（ｈ）とそれぞれ呼称する。
【００３４】
なお、第１リアクタ６に流れる電流を実線の矢印で、第２リアクタ７に流れる電流を点線の矢印で、それぞれ示している。また、正極出力端９ａと負極出力端９ｂの間には負荷１７が接続されている。このように、第１リアクタ６と第２リアクタ７に短絡電流が流れた後、電流を遮断することで逆起電力が各リアクタに発生し、この逆起電力による電流が平滑コンデンサ８に向かって流れる。
【００３５】
第１正方向短絡電流（ｅ）は、入力端２から第１リアクタ６、第２ＭＯＳＦＥＴ１２、第６ＭＯＳＦＥＴ１６、入力端３の順に流れる。また、第２正方向短絡電流（ｆ）は、入力端２から第２リアクタ７、第４ＭＯＳＦＥＴ１４、第６ＭＯＳＦＥＴ１６、入力端３の順に流れる。一方、第1負方向短絡電流（ｇ）は、入力端３から第５ＭＯＳＦＥＴ１５、第１ＭＯＳＦＥＴ１１、第１リアクタ６、入力端２の順に流れる。また、第２負方向短絡電流（ｈ）は、入力端３から第５ＭＯＳＦＥＴ１５、第３ＭＯＳＦＥＴ１３、第２リアクタ７、入力端２の順に流れる。
【００３６】
この制御を行うためスイッチ制御部２１は、極性信号がハイレベル、つまり、交流電圧が正の半周期の時に第1正方向短絡電流（ｅ）を流すため、ゲート２信号とスイッチ信号６をハイレベルにして出力する。また、スイッチ制御部２１は、第２正方向短絡電流（ｆ）を流すため、ゲート４信号とスイッチ信号６をハイレベルにして出力する。また、スイッチ制御部２１は、極性信号がローレベル、つまり、交流電圧が負の半周期の時に第1負方向短絡電流（ｇ）を流すため、ゲート１信号とスイッチ信号５をハイレベルにして出力する。また、スイッチ制御部２１は、第２負方向短絡電流（ｈ）を流すため、ゲート３信号とスイッチ信号５をハイレベルにして出力する。
【００３７】
図４は本発明による整流回路において、パッシブモード時の動作を説明する説明図である。図４において横軸は時間であり、図４の縦軸に関して、図４（１）は交流電圧を、図４（２）は入力電流を、図４（３）〜図４（８）はゲート１〜ゲート６の各信号を、図４（９）は極性信号を、図４（１０）はスイッチ５信号を、図４（１１）はスイッチ６信号を、図４（１２）は負電流信号を、図４（１３）は正電流信号をそれぞれ示している。なお、ｔ２０〜ｔ３１は時刻である。
【００３８】
図４（１）は交流電圧を示しており、ｔ２１〜ｔ２６が正の半周期であり、ｔ２６〜ｔ３１が負の半周期である。従って図４（９）に示すように極性検出部４は、正の半周期でハイレベル、負の半周期でローレベルの極性信号を出力する。極性信号が入力されたスイッチ制御部２１は、予め定められた、極性信号の状態とこれに対応して出力する信号の状態に従って、正の半周期でゲート１信号とゲート３信号とスイッチ６号をハイレベルにて出力し、負の半周期でゲート２信号とゲート４信号とスイッチ５信号をハイレベルにて出力する。ただし、スイッチ制御部２１はゲート１信号〜ゲート４信号、及びスイッチ５信号とスイッチ６信号において短絡電流が流れないように交流電圧のゼロクロス点付近、例えばｔ２１〜ｔ２２、ｔ２５〜ｔ２６、ｔ２６〜ｔ２７、ｔ３０〜ｔ３１をローレベルにしている。
【００３９】
一方、正電流監視部２３は入力電流検出部５を介して入力電流を監視しており、図４（２）に示すように正方向電流が流れはじめて、ｔ２３〜ｔ２４の間で正電流閾値を超えた場合、正電流信号をハイレベルにする。第２アンド回路２５の一方の入力にはｔ２３〜ｔ２４の間でハイレベルのスイッチ６信号が入力されているため、第２アンド回路２５はｔ２３〜ｔ２４の間でハイレベルのゲート６信号を出力する。
【００４０】
同様に、負電流監視部２２は入力電流検出部５を介して入力電流を監視しており、図４（２）に示すように負方向電流が流れはじめて、ｔ２８〜ｔ２９の間で負電流閾値を超えた場合、負電流信号をハイレベルにする。第１アンド回路２４の一方の入力にはｔ２８〜ｔ２９の間でハイレベルのスイッチ５信号が入力されているため、第１アンド回路２４はｔ２８〜ｔ２９の間でハイレベルのゲート５信号を出力する。
このように入力電流が流れている時は交流電圧が平滑コンデンサ８の電圧よりも高い状態であるため、平滑コンデンサ８から交流電源へ電流が逆流することがない。
【００４１】
正方向電流が０．５アンペア未満の場合と、負方向電流が絶対値で０．５アンペア未満、の場合は寄生ダイオードにそれぞれの電流が流れて順方向電圧による電力損失が発生する。しかし、この時の正方向電流は正方向電流のピーク電流に対して非常に小さく、また、この時の負方向電流は負方向電流のピーク電流に対して非常に小さく、さらに、この小さな電流が流れる期間は入力電流が流れる全期間に比較して非常に短期間であるため、電力損失も小さいのでほとんど無視できる。さらに、スイッチ制御部２１が、正の半周期でパッシブモード時に第１ＭＯＳＦＥＴ１１と第３ＭＯＳＦＥＴ１３を同時にオンとし、また、負の半周期で第２ＭＯＳＦＥＴ１２と第４ＭＯＳＦＥＴ１４を同時にオンとするため、並列となったＭＯＳＦＥＴのオン抵抗が半分になるため、電力損失を低減することができる。
【００４２】
以上説明したように、制御部２０は入力電流が各電流閾値を超えている間、対応するＭＯＳＦＥＴ（スイッチ素子）をオンにして入力電流を流す。このため、電流閾値をできるだけ０アンペアに近い値に設定することで、入力電流の流れ始め直後、例えば図４のｔ２３から入力電流の流れ終わる直前、例えば図４のｔ２４まで、入力電流が流れるタイミングに追従してＭＯＳＦＥＴをオンオフ制御して、寄生ダイオードによる電力損失を低減できる。
【００４３】
図５は本発明による整流回路において、アクティブモード時の動作を説明する説明図である。
図５において横軸は時間であり、図５の縦軸に関して、図５（１）は交流電圧を、図５（２）は入力電流を、図５（３）〜図５（８）はゲート１〜ゲート６の各信号を、図５（９）は極性信号を、図５（１０）はスイッチ５信号を、図５（１１）はスイッチ６信号を、図５（１２）は負電流信号を、図５（１３）は正電流信号をそれぞれ示している。なお、ｔ０〜ｔ１１は時刻である。また、インターリーブ方式による動作以外の基本的な動作はパッシブモード時と同じであるため、ここでは、インターリーブ方式による動作を中心に説明する。
【００４４】
図５（４）と図５（６）に示すように、スイッチ制御部２１はスイッチングパルスであるゲート２信号とゲート４信号の位相が１８０度ずれるようにして出力している。これによって第１リアクタ６と第２リアクタ７に流れる電流が交互にスイッチングされる。また、図５（３）と図５（５）に示すように、スイッチ制御部２１はスイッチングパルスであるゲート１信号とゲート３信号の位相が１８０度ずれるようにして出力している。これによって第１リアクタ６と第２リアクタ７に流れる電流が交互にスイッチングされる。
【００４５】
また、スイッチ制御部２１はゲート１信号とゲート２信号の位相が１８０度ずれるようにして出力している。このため、例えば図３において第1正方向短絡電流（ｅ）が流れた後、スイッチ制御部２１が第２ＭＯＳＦＥＴ１２をオフとした時、第１ＭＯＳＦＥＴ１１を必ずオンとするため、第１リアクタ６の逆起電力による電流が寄生ダイオード１１ａでなく、第１ＭＯＳＦＥＴ１１を介して平滑コンデンサ８や負荷１７へ流れる。このため、寄生ダイオード１１ａの順方向電圧による損失を低減させることができる。なお、他のスイッチング動作も同様である。
【００４６】
スイッチ制御部２１がアクティブモードで動作している時は、交流電圧のゼロクロス点であるｔ１やｔ６の直後付近から電流が流れ始め、図５（２）に示すように入力電流波形が正弦波に近い形になる。
一方、パッシブモード時と同様に、正電流監視部２３は入力電流検出部５を介して入力電流を監視しており、図５（２）に示すように正方向電流が流れはじめて、ｔ３〜ｔ４の間で正電流閾値を超えた場合、正電流信号をハイレベルにする。第２アンド回路２５の一方の入力にはｔ３〜ｔ４の間でハイレベルのスイッチ６信号が入力されているため、第２アンド回路２５はｔ３〜ｔ４の間でハイレベルのゲート６信号を出力する。
【００４７】
同様に、負電流監視部２２は入力電流検出部５を介して入力電流を監視しており、図５（２）に示すように負方向電流がマイナス方向に流れはじめて、ｔ８〜ｔ９の間で負電流閾値を超えてさらにマイナス方向に電流が流れた場合、負電流信号をハイレベルにする。第１アンド回路２４の一方の入力にはｔ８〜ｔ９の間でハイレベルのスイッチ５信号が入力されているため、第１アンド回路２４はｔ８〜ｔ９の間でハイレベルのゲート５信号を出力する。
【００４８】
このように入力電流が流れている時は交流電圧が平滑コンデンサ８の電圧よりも高い状態であるため、平滑コンデンサ８から交流電源へ電流が逆流することがない。このため、  パッシブモード時の動作で説明した場合と同様に、制御部２０は入力電流が電流閾値を超えている間、対応するＭＯＳＦＥＴ（スイッチ素子）をオンにして入力電流を流す。このため、電流閾値をできるだけ０アンペアに近い値に設定することで、入力電流が流れ始めた直後、例えば図５のｔ３から流れ終わる直前、例えば図５のｔ４まで、入力電流が流れるタイミングに追従してＭＯＳＦＥＴをオンオフ制御して、寄生ダイオードによる電力損失を低減できる。
【００４９】
なお、本実施例では、入力電流の検出をカレントトランスを用いて行っているが、これに限るものでなく、整流した直後の直流電流をシャント抵抗などで検出するようにしてもよい。また、本実施例では、制御部をハードウェアとして説明しているが、これに限るものでなく、同様の機能をソフトウェアで実現してもよい。
【符号の説明】
【００５０】
１  整流回路
２  入力端（一方の入力端）
３  入力端（他方の入力端）
４  極性検出部（極性検出手段）
５  入力電流検出部（入力電流検出手段）
６  第１リアクタ
７  第２リアクタ
８  平滑コンデンサ
９ａ  正極出力端（一方の出力端）
９ｂ  負極出力端（他方の出力端）
１０  フルブリッジ回路
１１  第１ＭＯＳＦＥＴ（第１スイッチ素子）
１１ａ  寄生ダイオード（ダイオード）
１２  第２ＭＯＳＦＥＴ（第２スイッチ素子）
１２ａ  寄生ダイオード（ダイオード）
１３  第３ＭＯＳＦＥＴ（第３スイッチ素子）
１３ａ  寄生ダイオード（ダイオード）
１４  第４ＭＯＳＦＥＴ（第４スイッチ素子）
１４ａ  寄生ダイオード（ダイオード）
１５  第５ＭＯＳＦＥＴ（第５スイッチ素子）
１５ａ  寄生ダイオード（ダイオード）
１６  第６ＭＯＳＦＥＴ（第６スイッチ素子）
１６ａ  寄生ダイオード（ダイオード）
１７  負荷
２０  制御部（制御手段）
２１  スイッチ制御部
２２  負電流監視部
２３  正電流監視部
２４  第１アンド回路
２５  第２アンド回路
２６  ゲート信号生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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