(57)【要約】【課題】処理能力の向上したＡＤ変換器を有し、かつ高画質の撮影映像を得ることができる固体撮像装置を実現する。【解決手段】固体撮像装置は、画素出力信号を一時的に保持する電荷保存素子（ＣＲ１、ＣＳ１、ＣＲ２、ＣＳ２）を有したアナログ回路（２３１、２８１）と、保持された画素出力信号が入力される、シングルスロープ型のＡＤ変換回路（１３２）とを有するＡＤ変換器（２３０）を備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
複数の画素と、
前記画素からの画素出力信号を受信しＡＤ変換を行う、ＡＤ変換器とを備え、
前記ＡＤ変換器は、
前記画素出力信号を一時的に保持する電荷保存素子を有したアナログ回路と、
前記アナログ回路によって一時的に保持された前記画素出力信号が入力される、シングルスロープ型のＡＤ変換回路とを有することを特徴とする固体撮像装置。
【請求項２】
前記ＡＤ変換器は、
前記画素出力信号を複数の画素から順次受信する周期の一周期内において、
前記電荷保存素子への前記画素出力信号の保存処理と、
前記アナログ回路によって当該周期以前から保持された前記画素出力信号のシングルスロープ型のＡＤ変換とを実行することを特徴とする、請求項１に記載の固体撮像装置。
【請求項３】
前記画素出力信号は、リセット電位とシグナル電位とを含み、
前記アナログ回路は、前記電荷保存素子を少なくとも２画素分備えることを特徴とする、請求項１に記載の固体撮像装置。
【請求項４】
前記ＡＤ変換回路には、前記リセット電位と、前記シグナル電位とが入力されることを特徴とする、請求項３に記載の固体撮像装置。
【請求項５】
前記ＡＤ変換回路には、（ｉ）リファレンス電位と、（ｉｉ）前記リファレンス電位を基準とした、前記リセット電位と前記シグナル電位との差分である合成電位と、が入力されることを特徴とする、請求項３に記載の固体撮像装置。
【請求項６】
複数の画素と
前記画素からリセット電位とシグナル電位とを含んだ画素出力信号を受信しＡＤ変換を行う、ＡＤ変換器とを備え、
前記ＡＤ変換器は、
前記画素出力信号を一時的に保持する電荷保存素子を少なくとも２画素分備え、かつ、リファレンス電位を基準とした、前記リセット電位と前記シグナル電位との差分である合成電位を出力できる、アナログ回路と、
前記合成電位と前記リファレンス電位とを入力できる、シングルスロープ型のＡＤ変換回路とを備えた、単位ＡＤ変換器、を複数有し、
前記単位ＡＤ変換器の前記合成電位に、他の前記単位ＡＤ変換器の前記合成電位が加算された電位を、前記ＡＤ変換回路に入力できることを特徴とする固体撮像装置。
【請求項７】
前記アナログ回路は、
前記リファレンス電位と前記リセット電位との電位差を保持する第１の電荷保存素子と、
前記シグナル電位を保持する第２の電荷保存素子とを備え、
前記第１の電荷保存素子と前記第２の電荷保存素子とが直列接続されることにより、前記合成電位が生成されることを特徴とする、
請求項５または６に記載の固体撮像装置。
【請求項８】
前記ＡＤ変換器は、前記シングルスロープ型のＡＤ変換の実行中、前記電荷保存素子への前記画素出力信号の保存処理を行うためのスイッチのオン動作及びオフ動作を行わないことを特徴とする、請求項１から６のいずれか１項に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＤ変換器を用いた固体撮像装置に関する。
【背景技術】
【０００２】
近年、固体撮像装置は広く普及しその用途は広範囲に亘る。中でもＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサは、汎用半導体形成プロセスにより生産可能であることから、固体撮像装置として広く用いられている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−８５０６３号公報（２０１２年４月２６日公開）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、固体撮像装置のさらなる高性能化が望まれており、そのため固体撮像装置におけるＡＤ変換の処理能力のさらなる向上が切望されている。
【０００５】
特許文献１には、画素の読み出しと、カラムＡＤ変換（列ＡＤＣ）とを同時に行うことで、固体撮像装置のフレームレートの向上が可能であることが記載されている。しかしながら、具体的にどのような回路構成のＡＤ変換器を用いれば実現できるのかについて、何ら記載されていない。
【０００６】
本発明の一態様は、処理能力の向上したＡＤ変換器を有し、かつ高画質の撮影映像を得ることができる固体撮像装置を実現することを目的とする。
【課題を解決するための手段】
【０００７】
（１）本発明の一実施形態は、複数の画素と、前記画素からの画素出力信号を受信しＡＤ変換を行う、ＡＤ変換器とを備え、前記ＡＤ変換器は、前記画素出力信号を一時的に保持する電荷保存素子を有したアナログ回路と、前記アナログ回路によって一時的に保持された前記画素出力信号が入力される、シングルスロープ型のＡＤ変換回路とを有することを特徴とする固体撮像装置である。
（２）本発明のある実施形態は、上記（１）の構成に加え、前記ＡＤ変換器が、前記画素出力信号を複数の画素から順次受信する周期の一周期内において、前記電荷保存素子への前記画素出力信号の保存処理と、前記アナログ回路によって当該周期以前から保持された前記画素出力信号のシングルスロープ型のＡＤ変換とを実行することを特徴とする、固体撮像装置である。
（３）本発明のある実施形態は、上記（１）または（２）の構成に加え、前記画素出力信号が、リセット電位とシグナル電位とを含み、前記アナログ回路は、前記電荷保存素子を少なくとも２画素分備えることを特徴とする、固体撮像装置である。
（４）本発明のある実施形態は、上記（３）の構成に加え、前記ＡＤ変換回路には、前記リセット電位と、前記シグナル電位とが入力されることを特徴とする、固体撮像装置である。
（５）本発明のある実施形態は、上記（３）の構成に加え、前記ＡＤ変換回路には、（ｉ）リファレンス電位と、（ｉｉ）前記リファレンス電位を基準とした、前記リセット電位と前記シグナル電位との差分である合成電位と、が入力されることを特徴とする、固体撮像装置である。
（６）本発明のある実施形態は、複数の画素と前記画素からリセット電位とシグナル電位とを含んだ画素出力信号を受信しＡＤ変換を行う、ＡＤ変換器とを備え、前記ＡＤ変換器は、前記画素出力信号を一時的に保持する電荷保存素子を少なくとも２画素分備え、かつ、リファレンス電位を基準とした、前記リセット電位と前記シグナル電位との差分である合成電位を出力できる、アナログ回路と、前記合成電位と前記リファレンス電位とを入力できる、シングルスロープ型のＡＤ変換回路とを備えた、単位ＡＤ変換器、を複数有し、前記単位ＡＤ変換器の前記合成電位に、他の前記単位ＡＤ変換器の前記合成電位が加算された電位を、前記ＡＤ変換回路に入力できることを特徴とする、固体撮像装置である。
（７）本発明のある実施形態は、上記（５）または（６）の構成に加え、前記アナログ回路が、前記リファレンス電位と前記リセット電位との電位差を保持する第１の電荷保存素子と、前記シグナル電位を保持する第２の電荷保存素子とを備え、前記第１の電荷保存素子と前記第２の電荷保存素子とが直列接続されることにより、前記合成電位が生成されることを特徴とする、固体撮像装置である。
（８）本発明のある実施形態は、上記（１）から（７）のいずれかの構成に加え、前記ＡＤ変換器が、前記シングルスロープ型のＡＤ変換の実行中、前記電荷保存素子への前記画素出力信号の保存処理を行うためのスイッチのオン動作及びオフ動作を行わないことを特徴とする、固体撮像装置である。
【発明の効果】
【０００８】
本発明の一態様によれば、固体撮像装置に適用可能な、処理能力の向上したＡＤ変換器が実現できる。
【図面の簡単な説明】
【０００９】
【図１】実施形態１に係る固体撮像装置を示す図である。
【図２】実施形態１に係る固体撮像装置の画素の構成を示す概略回路図である。
【図３】実施形態１に係る固体撮像装置のＡＤ変換器の構成を示す概略回路図である。
【図４】実施形態１に係る固体撮像装置のＡＤ変換器の動作を示すタイミングチャートである。
【図５】実施形態２に係る固体撮像装置のＡＤ変換器の構成を示す概略回路図である。
【図６】実施形態２に係る固体撮像装置のＡＤ変換器の所定の期間における状態を示す概略回路図である。
【図７】実施形態３に係る固体撮像装置のＡＤ変換器の構成を示す概略回路図である。
【図８】実施形態３に係る固体撮像装置のＡＤ変換器の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１０】
以下、図面に基づいて本発明の実施形態について説明する。ただし、この実施形態に記載されている構成の形状、相対配置、動作などはあくまで一例に過ぎず、これらによって本発明の範囲が限定解釈されるべきではない。さらに、図面は模式的なものであり、寸法の比率、形状、数値の大小・比率は現実のものとは異なる。また、各図において、同一若しくは相応する構成要素には同一の符号を付していることがある。
【００１１】
〔実施形態１〕
以下、本発明の実施形態１について、詳細に説明する。
【００１２】
（固体撮像装置の構成）
図１は、実施形態１に係る固体撮像装置１を示す図である。固体撮像装置１は、複数の画素１２０が平面上にマトリックス状に配置され、それぞれの画素１２０には、行選択信号線１１１と読出信号線１１２とが接続されている。垂直走査回路１１０は各行の行選択信号線１１１を通じて画素１２０を行選択する。行選択された画素１２０は、各列の読出信号線１１２に信号を出力する。各列の読出信号線１１２には、それぞれＡＤ変換器２３０が接続され、さらにメモリ１４２が接続されている。ＡＤ変換器２３０は、当該列の画素１２０から画素出力信号を取得し、順次、デジタル信号に変換して出力するカラムＡＤ変換を行う。水平走査回路１４０は、各列の列選択信号線１４１を通じてメモリ１４２を列選択する。選択されたメモリ１４２は、水平出力線１４３を通じて、デジタル信号を順次出力する。固体撮像装置１は、本実施形態においてＣＭＯＳイメージセンサであるが、他の撮像装置であってもよい。
【００１３】
（画素の構成）
図２は、固体撮像装置１の画素１２０の構成例を概略的に示す回路図である。画素１２０は、フォトダイオードＰＤと、転送トランジスタＴｔｒと、リセットトランジスタＲｔｒと、選択トランジスタＳｔｒと、増幅トランジスタＡｔｒと、信号電荷蓄積部ＦＤと、を含む。また、画素１２０は、読出信号線１１２と、転送信号ＴＸを送る転送信号線と、リセット信号ＲＳＴを送るリセット信号線と、行選択信号ＳＥＬを送る行選択信号線１１１と、電源電圧Ｖｄｄを供給する電源電力線に電気的に接続されている。なお、図１においては、煩雑さを避けるために、リセット信号線、選択信号線等の記載は省略しているが、これらは、行選択信号線１１１と同様に行ごとに配置される信号線である。
【００１４】
リセットトランジスタＲｔｒは、リセット信号ＲＳＴに従ってオンすることにより、信号電荷蓄積部ＦＤに蓄積された信号電荷を排出し、信号電荷蓄積部ＦＤの電位を高電位にリセットする。フォトダイオードＰＤ（センサ素子）は、光電変換を行い、受光した光（入射光）の光量に応じた信号電荷を発生させる。画素１２０は、フォトダイオードＰＤの代わりに、他の種類の受光素子及びセンサ素子等を含んでもよい。転送トランジスタＴｔｒは、転送信号ＴＸに従ってオンになることにより、フォトダイオードＰＤで発生した信号電荷を信号電荷蓄積部ＦＤへ転送する。信号電荷蓄積部ＦＤは、信号電荷が蓄積されるフローティングディフュージョン領域である。このため、蓄積された信号電荷の量に応じて信号電荷蓄積部ＦＤの電位が減少する。
【００１５】
選択トランジスタＳｔｒにおいて、ゲートが行選択信号線１１１に接続され、ドレインが増幅トランジスタＡｔｒのソースに接続され、ソースが読出信号線１１２に接続されている。選択トランジスタＳｔｒは、行選択信号ＳＥＬに従ってオンになることにより、固体撮像装置１に複数配置された画素１２０のうち、選択された行の画素１２０のみが読出信号線１１２に画素出力信号を出力する。
【００１６】
増幅トランジスタＡｔｒは、電圧利得一定でゲート電圧（入力電圧）に追従するようにソース電圧（出力電圧）が変化するソースフォロアトランジスタとして動作する。また、増幅トランジスタＡｔｒにおいて、ゲートが信号電荷蓄積部ＦＤに接続され、ドレインが電源電力線に接続されている。これにより、増幅トランジスタＡｔｒは、信号電荷蓄積部ＦＤの電位を増幅した信号電圧を選択トランジスタＳｔｒを介して読出信号線１１２へ出力する。
【００１７】
信号電荷蓄積部ＦＤの電位がリセットされたときの画素出力信号ＶＳＩＧの電圧値（リセット電位）をＶＳＩＧ（ＲＳＴ）とする。また、ＰＤに蓄積された信号電荷の量に応じて信号電荷蓄積部ＦＤの電位が減少したときの画素出力信号ＶＳＩＧの電圧値（シグナル電位）をＶＳＩＧ（ＳＩＧ）とする。
【００１８】
（ＡＤ変換器２３０の構成）
図３は、実施形態１のＡＤ変換器２３０の構成を示す概略回路図である。ＡＤ変換器２３０には、画素出力信号ＶＳＩＧが入力される。画素出力信号ＶＳＩＧは、垂直走査回路１１０により行選択された画素１２０の出力である。ＡＤ変換器２３０は、画素１２０で発生したリセット電位ＶＳＩＧ（ＲＳＴ）とＰＤに蓄積された信号電荷の量に応じたシグナル電位ＶＳＩＧ（ＳＩＧ）とを読み出し（サンプリングし）、差分を取る相関二重サンプリング（Ｃｏｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ：略称ＣＤＳ）動作を実行する。ＡＤ変換器２３０は、当該差分をデジタル信号Ｄ＿ＯＵＴとして出力する。
【００１９】
ＡＤ変換器２３０は、前段の回路と、後段のＡＤ変換回路１３２とで構成される。以下の説明では、ＡＤ変換器２３０の入力端に近い方を入力側、デジタル出力端に近い側を出力側と称する。前段の回路は、同じ構成の２つのアナログ回路２３１、２８１を並列接続した構成を有している。画素出力信号ＶＳＩＧが入力される入力端は分岐されてアナログ回路２３１、２８１にそれぞれ接続されている。また、それぞれのアナログ回路２３１、２８１にはリファレンス電位ＶＣＤＳ＿ＲＥＦも導入される。それぞれのアナログ回路２３１、２８１の出力は合流されて、ＡＤ変換回路１３２に入力される。
【００２０】
まず、アナログ回路２３１の構成を説明する。画素出力信号ＶＳＩＧがさらに２分岐されて、それぞれスイッチＳＩＧ＿ＳＭＰ１と、スイッチＲＳＴ＿ＳＭＰ１とに接続される。リファレンス電位ＶＣＤＳ＿ＲＥＦの入力端にはスイッチＣＤＳ＿ＲＥＦ＿ＳＭＰ１が接続される。スイッチＳＩＧ＿ＳＭＰ１の出力側とグラウンドとの間にはコンデンサＣＳ１（第２の電荷保存素子）が設けられている。スイッチＳＩＧ＿ＳＭＰ１の出力側とスイッチＲＳＴ＿ＳＭＰ１の出力側との間には、スイッチＡＣＤＳ＿ＥＮ１が設けられている。スイッチＲＳＴ＿ＳＭＰ１の出力側とスイッチＣＤＳ＿ＲＥＦ＿ＳＭＰ１の出力側との間には、コンデンサＣＲ１（第１の電荷保存素子）が設けられている。スイッチＣＤＳ＿ＲＥＦ＿ＳＭＰ１の出力側（コンデンサＣＲ１の出力側）とアナログ回路２３１の出力端との間には、スイッチＣＭＰ＿ＣＮＣＴ１が設けられている。
【００２１】
アナログ回路２８１の各スイッチの構成は、アナログ回路２３１と同様である。アナログ回路２８１におけるスイッチ、コンデンサの符号は、それぞれ対応するアナログ回路２３１のスイッチ、コンデンサの符号の最後の１の文字を２に変えたものである。
【００２２】
次に、ＡＤ変換回路１３２の構成を説明する。ＡＤ変換回路１３２は、シングルスロープ型のＡＤ変換回路である。ＡＤ変換回路１３２の入力端子は、結合コンデンサＣＩＮを通じてコンパレータ１３３に接続されている。また、ＡＤ変換回路１３２の入力端子には、スイッチＣＭＰ＿ＡＺＣＬＰを介してクリップ電圧ＶＡＺＣＬＰも導入され得る。コンパレータ１３３のもう一方の入力端子には、結合コンデンサＣＩＮを通じて、ランプ信号ＶＲＡＭＰが導入される。コンパレータ１３３の出力は、カウンタ１３４に入力される。カウンタ１３４は、クロック信号ＣＬＫの所定期間内のパルスカウント数を、ＡＤ変換器２３０の出力デジタル信号Ｄ＿ＯＵＴとして出力する。シングルスロープ型のＡＤ変換回路とは、アナログ入力信号とランプ信号とをコンパレータで比較して、それらの大小関係が反転するまでに要するクロック信号のパルスカウント数をデジタル出力することでＡＤ変換を行う回路をいう。
【００２３】
（ＡＤ変換器２３０の動作）
各スイッチのオン／オフ動作等を示すタイミングチャートを図４に示す。これを参照しつつ、ＡＤ変換器２３０の動作について説明する。
【００２４】
ＡＤ変換器２３０は、画素出力信号ＶＳＩＧにて順次送り込まれるそれぞれの画素１２０についてのリセット電位とシグナル電位とのセットを読み出す動作を、２つのアナログ回路２３１、２８１で交互に行う。また、２つのアナログ回路２３１、２８１で保持したそれぞれの画素１２０についての電圧信号をＡＤ変換回路１３２に入力し、ＡＤ変換処理を行う。読み出し処理とＡＤ変換処理は同時並行で進行する。
【００２５】
１単位Ｈ時間（単位水平時間）内に一方のアナログ回路２３１が第ｋ行の画素１２０の読み出し処理を行い、次の１単位Ｈ時間でそのＡＤ変換処理を行う。ここで単位Ｈ時間とは、ＡＤ変換器２３０が１画素分の読み出しを行う周期であり、また１画素分のデジタル出力を行う周期でもある。また、単位Ｈ時間は、ライン時間でもある。もう一方のアナログ回路２８１では、始めの１単位Ｈ時間では、第ｋ−１行の画素１２０についてのＡＤ変換処理を行っており、次の１単位Ｈ時間では第ｋ＋１行の画素１２０からの読み出しを行っている。各スイッチのオン／オフ動作の周期は、２単位Ｈ時間となる。以下の説明では、一画素分（第ｋ行）の処理について２単位Ｈ時間に亘って説明を行うとともに、全てのスイッチについてオン／オフ動作を説明する。
【００２６】
＜期間Ｔ１１〜Ｔ１３＞
期間Ｔ１１：初めに、スイッチＣＤＳ＿ＲＥＦ＿ＳＭＰ２はオンであり、他のスイッチはオフである。期間の始めにスイッチＣＤＳ＿ＲＥＦ＿ＳＭＰ１と、スイッチＣＭＰ＿ＡＺＣＬＰとをオンにし、期間の終わりに、スイッチＣＭＰ＿ＡＺＣＬＰをオフにする。
【００２７】
期間Ｔ１２（リセット電位のサンプリング期間）：ＡＤ変換器２３０は、期間Ｔ１２を第ｋ行の画素１２０がリセット電位ＶＳＩＧ（ＲＳＴ）を出力信号ＶＳＩＧとして出力している期間に適合させるように動作する。期間の始めにスイッチＲＳＴ＿ＳＭＰ１をオンにし、当該期間の終わりに、オフにする。すると期間中コンデンサＣＲ１の両端にそれぞれ、リファレンス電位ＶＣＤＳ＿ＲＥＦと、リセット電位ＶＳＩＧ（ＲＳＴ）とが印加される。よって、コンデンサＣＲの両端の電位差はＶＣＤＳ＿ＲＥＦ−ＶＳＩＧ（ＲＳＴ）となる。期間Ｔ１２は、コンデンサＣＲ１に画素１２０のリセット電位をサンプリングする期間である。また、期間の始めにＣＭＰ＿ＣＮＣＴ２をオンにし、終わりまでにスイッチＣＤＳ＿ＲＥＦ＿ＳＭＰ２とともにオフにする。その際、ＣＭＰ＿ＡＺＣＬＰをオンにする。
【００２８】
期間Ｔ１３（シグナル電位のサンプリング期間）：ＡＤ変換器２３０は、期間Ｔ１３を画素１２０がシグナル電位ＶＳＩＧ（ＳＩＧ）を出力信号ＶＳＩＧとして出力している期間に適合させるように動作する。期間の始めにスイッチＣＭＰ＿ＡＺＣＬＰをオフにし、
スイッチＳＩＧ＿ＳＭＰ１をオンにする。すると、コンデンサＣＳ１の両端にそれぞれ、シグナル電位ＶＳＩＧ（ＳＩＧ）とグラウンド電位が印加される。よって、コンデンサＣＳ１の両端の電位差はＶＳＩＧ（ＳＩＧ）となる。期間Ｔ１３はコンデンサＣＳ１にシグナル電位ＶＳＩＧ（ＳＩＧ）をサンプリングする期間である。期間の終わりにスイッチＳＩＧ＿ＳＭＰ１をオフにする。また、期間の始めにスイッチＣＭＰ＿ＡＺＣＬＰをオフにしたら、スイッチＡＣＤＳ＿ＥＮ２、ＣＭＰ＿ＣＮＣＴ２をオンにし、期間の終わりにオフにする。
【００２９】
以上の期間Ｔ１１〜Ｔ１３で初めの１単位Ｈ時間が終了し、第ｋ行の画素１２０からの読み出し処理が完了する。次の単位Ｈ時間でのアナログ回路２３１、２８１でのスイッチのオン／オフ動作は、初めの単位Ｈ時間（Ｔ１１〜Ｔ１３）におけるそれぞれのアナログ回路２３１、２８１のスイッチのオン／オフ動作を相互に入れ替えたものになる。
【００３０】
＜期間Ｔ２１〜Ｔ２３＞
期間Ｔ２１（オートゼロ期間）：期間の始めにスイッチＣＤＳ＿ＲＥＦ＿ＳＭＰ２と、スイッチＣＭＰ＿ＡＺＣＬＰとをオンにし、期間の終わりに、スイッチＣＭＰ＿ＡＺＣＬＰをオフにする。期間中クリップ電圧ＶＡＺＣＬＰがコンパレータ１３３の入力端子に印加されオートゼロされる。
【００３１】
期間Ｔ２２（リファレンス電位のＡＤ変換期間）：期間Ｔ２２の始めにＣＭＰ＿ＣＮＣＴ１をオンにする。スイッチＣＤＳ＿ＲＥＦ＿ＳＭＰ１とスイッチＣＭＰ＿ＣＮＣＴ１とがオンであることにより、リファレンス電位ＶＣＤＳ＿ＲＥＦがコンパレータ１３３に入力される。この間にＡＤ変換回路１３２は、リファレンス電位ＶＣＤＳ＿ＲＥＦのＡＤ変換を行う。ＡＤ変換は以下のように行われる。カウンタ１３４によるクロック数のカウントとランプ信号ＶＲＡＭＰのランピングとを開始する（シングルスロープ型ＡＤ変換開始）。ここで、ランプ信号ＶＲＡＭＰは、通常状態で、リファレンス電位ＶＣＤＳ＿ＲＥＦよりやや高電位の一定値ＶＲＡＭＰ（ＳＴ）であるが、ランピングを開始すると時間とともに直線的に下降する信号である。ランピングが終了すると、最初の一定値に戻る。ランピング開始時点で、ランプ信号ＶＲＡＭＰの方がコンパレータ１３３への入力電圧であるリファレンス電位ＶＣＤＳ＿ＲＥＦよりも高電位である。ランプ信号ＶＲＡＭＰの電位の下降に伴って大小関係が反転すると、コンパレータ出力が反転する。コンパレータ出力の反転を検出するとカウンタ１３４はカウントを終了する。（シングルスロープ型ＡＤ変換終了）。よってここでは、ＶＲＡＭＰ（ＳＴ）を基準としたリファレンス電位ＶＣＤＳ＿ＲＥＦである、ＶＲＡＭＰ（ＳＴ）−ＶＣＤＳ＿ＲＥＦに相当する電圧が、カウント数に変換される。また、リファレンス電位のＡＤ変換（期間Ｔ２２）においては、ダウンカウントとする。カウントが停止すると、スイッチＣＭＰ＿ＣＮＣＴ１をオフにする。カウント開始から停止までの間、ＡＤ変換器２３０内部のスイッチをオンにする動作及びオフにする動作は行われない。スイッチングノイズに起因する誤ったカウント終了を防止するためである。また、スイッチＣＤＳ＿ＲＥＦ＿ＳＭＰ１もオフにする。このとき、ＣＭＰ＿ＡＺＣＬＰをオンにする。するとクリップ電圧ＶＶＡＺＣＬＰがコンパレータ１３３の入力端子に印加されオートゼロされる。また、ＡＤ変換器２３０は、期間Ｔ２２を第ｋ＋１行の画素１２０がリセット電位ＶＳＩＧ（ＲＳＴ）を画素出力信号ＶＳＩＧとして出力している期間に適合させるように動作する。期間の始めにスイッチＲＳＴ＿ＳＭＰ２をオンにし、終わりにオフにする。
【００３２】
期間Ｔ２３（電位の合成と合成電位のＡＤ変換期間）：期間の始めにスイッチＣＭＰ＿ＡＺＣＬＰをオフにしオートゼロを終了する。それからスイッチＡＣＤＳ＿ＥＮ１、ＣＭＰ＿ＣＮＣＴ１をオンにするとコンデンサＣＲ１とコンデンサＣＳ１とが直列接続される。一般にコンデンサはそれぞれ電荷が出入りしない限り、両端の電位差を保とうとする。よって、コンデンサＣＲ１に保持された電位差ＶＣＤＳ＿ＲＥＦ−ＶＳＩＧ（ＲＳＴ）と、コンデンサＣＳ１に保持された電位差ＶＳＩＧ（ＳＩＧ）とが直列接続される。コンデンサＣＳ１はグラウンドされているから、ＡＤ変換回路１３２への入力はＶＣＤＳ＿ＲＥＦ−ＶＳＩＧ（ＲＳＴ）＋ＶＳＩＧ（ＳＩＧ）である合成電位ＶＣとなる。つまり合成電位ＶＣは、リファレンス電位ＶＣＤＳ＿ＲＥＦからリセット電位ＶＳＩＧ（ＲＳＴ）を減じ、さらにシグナル電位ＶＳＩＧ（ＳＩＧ）を加えたものである。また、合成電位はリファレンス電位を基準にすれば、リセット電位とシグナル電位との差分ＶＳＩＧ（ＳＩＧ）−ＶＳＩＧ（ＲＳＴ）である。合成電位ＶＣはコンパレータ１３３に入力されてＡＤ変換される。カウンタ１３４によるクロックのカウントとランプ信号ＶＲＡＭＰのランピングを実行して、上述の期間Ｔ２２と同様にシングルスロープ型ＡＤ変換を行う。するとここでは、ＶＲＡＭＰ（ＳＴ）を基準とした上記合成電位ＶＣがカウント数に変換されることになる。さらに、合成電位ＶＣのＡＤ変換では、リファレンス電位のＡＤ変換（期間Ｔ２２）でのダウンカウント終了時点からカウント数を引き継いでアップカウントを実施する。従って、合成電位のＡＤ変換（期間Ｔ２３）が完了した時点で、カウント数は、合成電位のＡＤ変換値とリファレンス電位のＡＤ変換値の差分に相当する。つまり、ＶＳＩＧ（ＲＳＴ）−ＶＳＩＧ（ＳＩＧ）が、最終的なカウント数に相当し、デジタル出力Ｄ＿ＯＵＴとしてＡＤ変換器２３０から出力される。カウント開始から停止までの間、ＡＤ変換器２３０内部のスイッチをオンにする動作及びオフにする動作は行われない。スイッチングノイズに起因する誤ったカウント終了を防止するためである。期間の終わりにスイッチＡＣＤＳ＿ＥＮ１、ＣＭＰ＿ＣＮＣＴ１をオフにする。また、ＡＤ変換器２３０は、期間Ｔ２３を第ｋ＋１行の画素１２０がシグナル電位ＶＳＩＧ（ＳＩＧ）を出力信号ＶＳＩＧとして出力している期間に適合させるように動作する。期間の始めにスイッチＳＩＧ＿ＳＭＰ２をオンにし、終わりにオフにする。
【００３３】
以上の期間Ｔ２１〜Ｔ２３で次の１単位Ｈ時間が終了し、リファレンス電位ＶＣＤＳ＿ＲＥＦと合成電位ＶＣの２回のＡＤ変換が完了した。
【００３４】
初めの１単位Ｈ時間（Ｔ１１〜Ｔ１３）におけるアナログ回路２３１、２８１の各スイッチのオン／オフ動作を、次の１単位Ｈ時間（Ｔ２１〜Ｔ２３）では、相互に入れ替えたものとなる。よって期間Ｔ１１〜Ｔ１３におけるアナログ回路２３１の動作と同様に、アナログ回路２８１が、期間Ｔ２１〜Ｔ２３の間に、次の選択行ｋ＋１の画素１２０についての読み出し処理を実行している。また、期間Ｔ２１〜Ｔ２３におけるアナログ回路２３１の動作と同様に、初めの１単位Ｈ時間（Ｔ１１〜Ｔ１３）では、アナログ回路２８１が先の選択行ｋ−１の画素１２０についてのＡＤ変換処理を実行している。このように、一方のアナログ回路が画素１２０からの読み出し処理を行っている間、もう一方のアナログ回路が既に読み出し一時保持した画素出力信号に所定の処理を行いＡＤ変換回路１３２に供給する。
【００３５】
（実施形態１の効果）
アナログ回路２３１、２８１は、それぞれ２つのコンデンサ（電荷保存素子）を有している。コンデンサＣＲ１、ＣＲ２は、読み出し期間において、リセット電位ＳＩＧ（ＲＳＴ）を読み出し（スイッチＲＳＴ＿ＳＭＰ１、ＲＳＴ＿ＳＭＰ２がオン）、所定の電位との電位差としてＡＤ変換まで保持している。コンデンサＣＳ１、ＣＳ２は、読み出し期間において、シグナル電位ＳＩＧ（ＳＩＧ）を読み出し（スイッチＳＩＧ＿ＳＭＰ１、ＳＩＧ＿ＳＭＰ２がオン）、所定の電位との電位差としてＡＤ変換まで保持している。２つのコンデンサ（電荷保存素子）を有するアナログ回路２３１は、１画素分のリセット電位ＳＩＧ（ＲＳＴ）とシグナル電位ＳＩＧ（ＳＩＧ）とをＡＤ変換のために一時保存できる。アナログ回路２８１も同様である。よって、ＡＤ変換器２３０では、リセット電位ＳＩＧ（ＲＳＴ）とシグナル電位ＳＩＧ（ＲＳＴ）とを含んだ画素出力信号を、２画素分保持するための電荷保存素子を有する。ＡＤ変換器２３０では、これら２つのアナログ回路２３１、２８１が交互に読み出し処理とＡＤ変換回路への出力の処理を行って、画素出力信号の読み出し処理と、先に読み出した画素出力信号のＡＤ変換処理とが１単位Ｈ時間内で並行して実施されている。
【００３６】
このように、実施形態１の固体撮像装置１では、上述の具体的に示された回路構成により、画素の読み出し処理とＡＤ変換処理とが同時並行に実行されることによって処理能力が大幅に向上したＡＤ変換器を備える固体撮像装置を実現できる。
【００３７】
また、ＡＤ変換器２３０からは、それぞれの画素１２０につき、ＶＳＩＧ（ＲＳＴ）−ＶＳＩＧ（ＳＩＧ）が最終出力として得られ、ＣＤＳ動作が実現されている。画素１２０毎のトランジスタの閾値特性等に起因する閾値ばらつき（以下、画素ばらつき）は、リセット電位ＶＳＩＧ（ＲＳＴ）とシグナル電位ＶＳＩＧ（ＳＩＧ）との２つの画素出力の差分を取ることでキャンセルされる。これは、実効的に期間Ｔ２２等においてアナログ回路２３１等で上記合成電位ＶＣを生成することで実現されている。さらに、ＡＤ変換回路１３２の列ごとの特性のばらつき（以下、カラムばらつき）は、リファレンス電位（デジタル値）と上記合成電位（デジタル値）との２回のＡＤ変換結果の差分を取ることでキャンセルされる。これは、リファレンス電位ＶＣＤＳ＿ＲＥＦのＡＤ変換のためのカウントをダウンカウントとし、次いで合成電位ＶＣのＡＤ変換のためのカウントをアップカウントとするカウンタ（アップダウンカウンタ）で実現されている。しかし、２回のＡＤ変換結果の差分を取る手法はこれに限られるものではなく、他の公知の手法に置換しても良い。例えば、リファレンス電位ＶＣＤＳ＿ＲＥＦのＡＤ変換のためのカウントをアップカウントとし、そのカウント値を全ビット反転し、次いで合成電位ＶＣのＡＤ変換のためのカウントをアップカウントとするカウンタ（アップアップカウンタ）で実現されても良い。
【００３８】
このようにＡＤ変換器２３０によれば、画素ばらつきとカラムばらつきの双方ともキャンセルされた最終出力が得られる。また、スイッチングノイズに起因する誤ったカウント終了を防止すように動作するため、これが原因の画素のノイズも抑制されている。実施形態１に係る固体撮像装置１では、このようなばらつき（ノイズ）の抑制された、高画質の撮影映像を得ることが同時に実現される。
【００３９】
〔実施形態２〕
本発明の実施形態２について、以下に説明する。
【００４０】
（固体撮像装置、ＡＤ変換器３３０の構成）
実施形態２に係る固体撮像装置は、ＡＤ変換器の構成が異なる他は実施形態１に係る固体撮像装置１と同様の構成を有する。図５は、実施形態２に係る固体撮像装置のＡＤ変換器３３０の構成を示す概略回路図である。ＡＤ変換器３３０は、実施形態１のＡＤ変換器２３０と同様の回路を単位ＡＤ変換器３３０ａ、３３０ｂとして備えるものである。よって、実施形態２に係る固体撮像装置では、ＡＤ変換器３３０が２列に跨って設けられている。
【００４１】
単位ＡＤ変換器３３０ａはアナログ回路３３１ａ、３８１ａとＡＤ変換回路３３２ａとを備え、ＡＤ変換回路３３２ａはコンパレータ３３３ａとカウンタ３３４ａとを有する。単位ＡＤ変換器３３０ｂはアナログ回路３３１ｂ、３８１ｂとＡＤ変換回路３３２ｂとを備え、ＡＤ変換回路３３２ｂはコンパレータ３３３ｂとカウンタ３３４ｂとを有する。単位ＡＤ変換器３３０ａ、３３０ｂのスイッチの符号は、ＡＤ変換器２３０での対応する各スイッチの符号に、それぞれ最後に＿Ａ、＿Ｂを付加したものである。また、単位ＡＤ変換器３３０ａ、３３０ｂのコンデンサの符号は、ＡＤ変換器２３０での対応する各コンデンサの符号に、それぞれ最後にａ、ｂを付加したものである。
【００４２】
ただしＡＤ変換器２３０と異なる点として、単位ＡＤ変換器３３０ａにおいては、コンデンサＣＳ１ａのグラウンド側の端子が２分岐されている。分岐の一方がスイッチＣＢ＿ＡＳＥ＿ＥＮ１を介してグラウンドされる。もう一方がスイッチＨＢ＿ＩＮＮＩＮＧ＿ＥＮ１を介して単位ＡＤ変換器３３０ｂのコンデンサＣＲ１ｂの出力側の端子に接続されている。コンデンサＣＳ２ａのグラウンド側についても同様である。分岐の一方がスイッチＣＢ＿ＡＳＥ＿ＥＮ２を介してグラウンドされる。もう一方がスイッチＨＢ＿ＩＮＮＩＮＧ＿ＥＮ２を介して単位ＡＤ変換器３３０ｂのコンデンサＣＲ２ｂの出力側の端子に接続されている。
【００４３】
（ＡＤ変換器３３０の動作）
通常動作モード：単位ＡＤ変換器３３０ａ、３３０ｂは、それぞれが実施形態１のＡＤ変換器２３０と全く同様に動作し得る。通常動作モードでは、スイッチＣＢ＿ＡＳＥ＿ＥＮ１、ＣＢ＿ＡＳＥ＿ＥＮ２が常時オンであり、スイッチＨＢ＿ＩＮＮＩＮＧ＿ＥＮ１、ＨＢ＿ＩＮＮＩＮＧ＿ＥＮ２が常時オフである。よってそれぞれの単位ＡＤ変換器３３０ａ、３３０ｂは切り離されて、それぞれが回路構成上、ＡＤ変換器２３０と同じである。単位ＡＤ変換器３３０ａは第ｎ列のカラムＡＤ変換を実行し、単位ＡＤ変換器３３０ｂは第ｎ＋１列のカラムＡＤ変換を実行する。
【００４４】
水平加算動作モード：また単位ＡＤ変換器３３０ａ、３３０ｂは、連携して、水平加算動作を実行し得る。この動作モードについて、以下に詳細に説明する。
【００４５】
水平加算動作モードにおいては、単位ＡＤ変換器３３０ｂのＡＤ変換回路３３２ｂは動作しない。ＡＤ変換回路３３２ｂへの入力のスイッチＣＭＰ＿ＣＮＣＴ１＿Ｂ、ＣＭＰ＿ＣＮＣＴ２＿Ｂは常時オフである。よって、このとき固体撮像装置の列数は、通常モード時の半分になる。
【００４６】
水平加算動作モードにおいても通常は、スイッチＣＢ＿ＡＳＥ＿ＥＮ１、ＣＢ＿ＡＳＥ＿ＥＮ２はオンであり、スイッチＨＢ＿ＩＮＮＩＮＧ＿ＥＮ１、ＨＢ＿ＩＮＮＩＮＧ＿ＥＮ２はオフである。これにより、単位ＡＤ変換器３３０ａ、３３０ｂのアナログ回路３３１ａ、３８１ａ、３３１ｂ、３８１ｂは、通常それぞれ実施形態１のＡＤ変換器２３０と同様に動作する。
【００４７】
ただし、実施形態１の期間Ｔ２３に相当する期間における、コンデンサに保持された電位差の合成操作について動作が異なる。ＡＤ変換器３３０では、コンデンサＣＲ１ａ、ＣＳ１ａ、ＣＲ１ｂ、ＣＳ１ｂに保持された電位差が合成される。合成操作時のスイッチのオン／オフの状態を図６に示す。この期間において、スイッチＡＣＤＳ＿ＥＮ１＿Ａ、ＡＣＤＳ＿ＥＮ１＿Ｂがオンするのに合わせて、単位ＡＤ変換器３３０ａにおけるスイッチＣＢ＿ＡＳＥ＿ＥＮ１＿Ａをオフとし、スイッチＨＢ＿ＩＮＮＩＮＧ＿ＥＮ１をオンとする。すると、コンデンサＣＲ１ａ、ＣＳ１ａ、ＣＲ１ｂ、ＣＳ１ｂが直列接続される。この操作によって、コンデンサＣＲ１ａ、ＣＳ１ａ、ＣＲ１ｂ、ＣＳ１ｂにそれぞれ保持された電位差が合成されてＡＤ変換回路３３２ａに入力される。つまり、アナログ回路３３１ａ、３３１ｂでそれぞれ受信した第ｎ列目、第ｎ＋１列目の画素の信号が加算されてＡＤ変換回路３３２ａに入力される。また、実施形態１の期間Ｔ１３に相当する期間においても同様に、コンデンサＣＲ２ａ、ＣＳ２ａ、ＣＲ２ｂ、ＣＳ２ｂに保持された電位差の合成操作を行う。つまり、アナログ回路３８１ａ、３８１ｂでそれぞれ受信した第ｎ列目、第ｎ＋１列目の画素の信号が加算されてＡＤ変換回路３３２ａに入力される。いずれにおいてもＡＤ変換回路３３２ａに入力される合成電位の大きさは、２画素分であり、通常モードと比較して約２倍となる。
【００４８】
（実施形態２の効果）
通常動作モードにおいて、実施形態１と全く同じ処理が第ｎ列の画素出力信号ＶＳＩＧ［ｎ］と、第ｎ＋１列の画素出力信号ＶＳＩＧ［ｎ＋１］とに対して実行される。よって、ＡＤ変換器３３０を備えた本実施形態の固体撮像装置においても実施形態１の固体撮像装置１と同様の効果を得ることができる。
【００４９】
さらに、ＡＤ変換器３３０は、水平加算動作モードにおいて、複数の列の画素からの信号を加算することができ、感度を大幅に向上させることもできる。よって、ＡＤ変換器３３０を用いた本実施形態の固体撮像装置では、光の感度を高めた撮影映像を得ることができる。
【００５０】
実施形態２に係る固体撮像装置では、上述の具体的に示された回路構成により、このように通常動作モードと水平加算動作モードとを切り替えることができる固体撮像装置が実現できる。
【００５１】
〔実施形態３〕
本発明の実施形態３について、以下に説明する。
【００５２】
（固体撮像装置、ＡＤ変換器４３０の構成）
実施形態３に係る固体撮像装置は、ＡＤ変換器の構成が異なる他は実施形態１に係る固体撮像装置１と同様の構成を有する。図７は、実施形態３に係る固体撮像装置のＡＤ変換器４３０の構成を示す概略回路図である。ＡＤ変換器４３０は、実施形態１のＡＤ変換器２３０と同じくシングルスロープ型のＡＤ変換を行うＡＤ変換回路１３２を有している。画素出力信号ＶＳＩＧが入力される入力端は分岐されてアナログ回路４３１、４８１にそれぞれ接続されている。それぞれのアナログ回路４３１、４８１の出力は合流されて、ＡＤ変換回路１３２に入力される。ＡＤ変換器４３０の前段の回路は、同じ構成の２つのアナログ回路４３１、４８１を並列接続した構成を有している。アナログ回路４３１、４８１は、実施形態１のＡＤ変換器２３０のアナログ回路２３１、２８１とは異なっている。
【００５３】
まず、アナログ回路４３１の構成を説明する。画素出力信号ＶＳＩＧがさらに２分岐されて、それぞれスイッチＲＳＴ＿ＳＭＰ１と、スイッチＳＩＧ＿ＳＭＰ１とに接続される。スイッチＲＳＴ＿ＳＭＰ１とアナログ回路４３１の出力端との間にスイッチＲＳＴ＿ＣＭＰ１が配置される。スイッチＲＳＴ＿ＳＭＰ１とスイッチＳＩＧ＿ＣＭＰ１の接続部に、コンデンサＣ＿ＲＳＴ１が接続され、コンデンサＣ＿ＲＳＴ１のもう一端はグラウンドされる。スイッチＳＩＧ＿ＳＭＰ１とアナログ回路４３１の出力端との間にスイッチＳＩＧ＿ＣＭＰ１が配置される。スイッチＳＩＧ＿ＳＭＰ１とスイッチＳＩＧ＿ＣＭＰ１の接続部に、コンデンサＣ＿ＳＩＧ１が接続され、コンデンサＣ＿ＳＩＧ１のもう一端はグラウンドされる。
【００５４】
アナログ回路４８１の構成は、アナログ回路４３１と同様である。アナログ回路４８１におけるスイッチ、コンデンサの符号は、それぞれ対応するアナログ回路４３１のスイッチ、コンデンサの符号の最後の１の文字を２に変えたものである。コンデンサＣ＿ＲＳＴ１、Ｃ＿ＲＳＴ２はそれぞれが画素出力信号ＶＳＩＧのリセット電位ＶＳＩＧ（ＲＳＴ）を一時保持するための電荷保存素子である。コンデンサＣ＿ＳＩＧ１、Ｃ＿ＳＩＧ２はそれぞれが画素出力信号ＶＳＩＧのシグナル電位ＶＳＩＧ（ＳＩＧ）を一時保持するための電荷保存素子である。
【００５５】
（ＡＤ変換器４３０の動作）
各スイッチのオン／オフ動作等を示すタイミングチャートを図８に示す。これを参照しつつ、ＡＤ変換器４３０の動作について説明する。
【００５６】
ＡＤ変換器４３０は、画素出力信号ＶＳＩＧにて順次送り込まれるそれぞれの画素１２０のリセット電位ＶＳＩＧ（ＲＳＴ）とシグナル電位ＶＳＩＧ（ＳＩＧ）とのセットを、２つのアナログ回路４３１、４８１で交互に読み出す動作を行う。また、２つのアナログ回路４３１、４８１で保持したそれぞれの画素１２０についての電圧信号をＡＤ変換回路１３２に入力し、ＡＤ変換処理を行う。読み出し処理とＡＤ変換処理とは同時並行で進行する。
【００５７】
初めの単位Ｈ時間内に一方のアナログ回路４３１が第ｋ行の画素１２０の読み出し処理を行い、次の単位Ｈ時間でＡＤ変換処理のための動作を行う。もう一方のアナログ回路２８１では、始めの単位Ｈ時間では、第ｋ−１行の画素１２０についてのＡＤ変換処理のための動作を行っており、次の単位Ｈ時間では第ｋ＋１行の画素１２０からの読み出しを行っている。各スイッチのオン／オフ動作の周期は、２単位Ｈ時間となる。初期状態では全てのスイッチをオフとする。
【００５８】
アナログ回路４３１についての動作は以下のとおりである。
【００５９】
初めの単位Ｈ時間：アナログ回路４３１は、第ｋ行の画素１２０のリセット電位ＶＳＩＧ（ＲＳＴ）［ｋ］が出力信号ＶＳＩＧとして出力されている期間に適合して、まずスイッチＲＳＴ＿ＳＭＰ１をオンにし、その後オフにする。すると、コンデンサＣ＿ＲＳＴ１に、電位ＶＳＩＧ（ＲＳＴ）［ｋ］が保持される。次いで、第ｋ行の画素１２０のシグナル電位ＶＳＩＧ（ＳＩＧ）［ｋ］が出力信号ＶＳＩＧとして出力されている期間に適合して、スイッチＳＩＧ＿ＳＭＰ１をオンにし、その後オフにする。すると、コンデンサＣ＿ＳＩＧ１に、電位ＶＳＩＧ（ＳＩＧ）［ｋ］が保持される。こうして、第ｋ行の画素の読み出しが完了する。
【００６０】
次の単位Ｈ時間：アナログ回路４３１は、まずスイッチＲＳＴ＿ＣＭＰ１をオンにする。ＡＤ変換回路１３２には、コンデンサＣ＿ＲＳＴ１に保持された第ｋ行の画素１２０のリセット電位ＶＳＩＧ（ＲＳＴ）［ｋ］が入力される。ＡＤ変換回路１３２はシングルスロープ型のＡＤ変換を開始する。ランプ信号ＶＲＡＭＰはランピングを開始し、カウンタ１３４はダウンカウントを開始する。コンパレータ１３３の出力が反転するとカウントを停止する。こうしてリセット電位ＶＳＩＧ（ＲＳＴ）［ｋ］がＡＤ変換される。カウント開始から停止までの間、ＡＤ変換器４３０内部のスイッチをオンにする動作及びオフにする動作は行われない。スイッチングノイズに起因する誤ったカウント終了を防止するためである。カウント停止後、スイッチＲＳＴ＿ＣＭＰ２をオフにする。次いで、アナログ回路４３１は、スイッチＳＩＧ＿ＣＭＰ１をオンにする。ＡＤ変換回路１３２には、コンデンサＣ＿ＳＩＧ１に保持された第ｋ行の画素１２０のシグナル電位ＶＳＩＧ（ＳＩＧ）［ｋ］が入力される。ＡＤ変換回路１３２はシングルスロープ型のＡＤ変換を開始する。ランプ信号ＶＲＡＭＰはランピングを開始し、カウンタ１３４はアップカウントを開始する。コンパレータ１３３の出力が反転するとカウントを停止する。こうしてリセット電位ＶＳＩＧ（ＳＩＧ）［ｋ］がＡＤ変換される。カウント停止後、スイッチＳＩＧ＿ＣＭＰ１をオフにする。カウント開始から停止までの間、ＡＤ変換器４３０内部のスイッチをオンにする動作及びオフにする動作は行われない。スイッチングノイズに起因する誤ったカウント終了を防止するためである。シグナル電位ＶＳＩＧ（ＳＩＧ）［ｋ］のＡＤ変換では、リセット電位ＶＳＩＧ（ＲＳＴ）［ｋ］でのダウンカウント終了時点からカウント数を引き継いでアップカウントを実施する。従って、シグナル電位ＶＳＩＧ（ＳＩＧ）［ｋ］のＡＤ変換が完了した時点で、カウント数は、リセット電位ＶＳＩＧ（ＲＳＴ）［ｋ］のＡＤ変換値とシグナル電位ＶＳＩＧ（ＳＩＧ）［ｋ］のＡＤ変換値の差分に相当する。つまり、ＶＳＩＧ（ＲＳＴ）［ｋ］−ＶＳＩＧ（ＳＩＧ）［ｋ］が、最終的なカウント数に相当し、デジタル出力Ｄ＿ＯＵＴとしてＡＤ変換器４３０から出力される。
【００６１】
アナログ回路４８１についての動作は以下のとおりである。
【００６２】
初めの単位Ｈ時間：まずスイッチＲＳＴ＿ＣＭＰ２をオンにし、ＡＤ変換回路１３２でのシングルスロープ型のＡＤ変換を行い、ＡＤ変換完了後、スイッチＲＳＴ＿ＣＭＰ２をオフにする。次いで、スイッチＳＩＧ＿ＳＭＰ２をオンにし、ＡＤ変換回路１３２でのシングルスロープ型のＡＤ変換を行い、ＡＤ変換完了後、スイッチＳＩＧ＿ＣＭＰ２をオフにする。次の単位Ｈ時間におけるアナログ回路４３１、ＡＤ変換回路１３２の動作と同様にして、先の単位Ｈ時間で読み出されて保持された第ｋ−１行の画素１２０についてのＡＤ変換処理が完了する。そうして、ＶＳＩＧ（ＲＳＴ）［ｋ−１］−ＶＳＩＧ（ＳＩＧ）［ｋ−１］がデジタル出力Ｄ＿ＯＵＴとしてＡＤ変換器４３０から出力される。
【００６３】
次の単位Ｈ時間：アナログ回路４８１は、第ｋ＋１行の画素１２０のリセット電位ＶＳＩＧ（ＲＳＴ）［ｋ＋１］が出力信号ＶＳＩＧとして出力されている期間に適合して、まずスイッチＲＳＴ＿ＳＭＰ２をオンにし、その後オフにする。次いで、第ｋ行の画素１２０のシグナル電位ＶＳＩＧ（ＳＩＧ）［ｋ＋１］が出力信号ＶＳＩＧとして出力されている期間に適合して、スイッチＳＩＧ＿ＳＭＰ２をオンにし、その後オフにする。初めの単位Ｈ時間におけるアナログ回路４３１の動作と同様にして、第ｋ＋１行の画素の読み出しが完了する。
【００６４】
（実施形態３の効果）
アナログ回路４３１、４８１は、それぞれ２つのコンデンサ（電荷保存素子）を有している。コンデンサＣ＿ＲＳＴ１、Ｃ＿ＲＳＴ２は、読み出し期間において、リセット電位ＳＩＧ（ＲＳＴ）を読み出し、ＡＤ変換まで電位を一時保持している。コンデンサＣ＿ＳＩＧ１、Ｃ＿ＳＩＧ２は、読み出し期間において、シグナル電位ＳＩＧ（ＳＩＧ）を読み出し、ＡＤ変換まで電位を保持している。２つのコンデンサを有するアナログ回路４３１は、１画素分のリセット電位ＳＩＧ（ＲＳＴ）とシグナル電位ＳＩＧ（ＲＳＴ）とをＡＤ変換のために一時保存できる。アナログ回路４８１も同様である。よって、ＡＤ変換器４３０では、リセット電位ＳＩＧ（ＲＳＴ）とシグナル電位ＳＩＧ（ＲＳＴ）とを含んだ画素出力信号を、２画素分保持するための電荷保存素子を有する。これら２つのアナログ回路２３１、２８１が交互に読み出し処理とＡＤ変換回路への出力の処理を行って、画素出力信号の読み出し処理と、先に読み出した画素出力信号のＡＤ変換処理とが１単位Ｈ時間内で並行して実施されている。
【００６５】
このように、実施形態３の固体撮像装置では、上述の具体的に示された回路構成により、画素の読み出し処理とＡＤ変換処理とが同時並行に実行されることによって処理能力が大幅に向上したＡＤ変換器を備える固体撮像装置を実現できる。
【００６６】
また、ＡＤ変換器４３０からは、それぞれの画素１２０につき、ＶＳＩＧ（ＲＳＴ）−ＶＳＩＧ（ＳＩＧ）が最終出力として得られ、ＣＤＳ動作が実現されている。画素１２０毎のトランジスタの閾値特性等に起因する閾値ばらつき（以下、画素ばらつき）は、リセット電位ＶＳＩＧ（ＲＳＴ）とシグナル電位ＶＳＩＧ（ＳＩＧ）との２つの画素出力の差分を取ることでキャンセルされる。さらに、ＡＤ変換回路１３２毎の特性ばらつき等である列ごとの特性のばらつき（以下、カラムばらつき）も、リセット電位ＶＳＩＧ（ＲＳＴ）とシグナル電位との２回のＡＤ変換結果の差分を取ることでキャンセルされる。従ってＡＤ変換器４３０によれば、画素ばらつきとカラムばらつきの双方ともキャンセルされた最終出力が得られる。また、スイッチングノイズに起因する誤ったカウント終了を防止すように動作するため、これが原因の画素のノイズも抑制されている。実施形態３に係る固体撮像装置では、このようなばらつき（ノイズ）の抑制された、高画質の撮影映像を得ることが同時に実現される。
【００６７】
〔付記事項〕
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
【符号の説明】
【００６８】
１  固体撮像装置
１１０  垂直走査回路
１１１  行選択信号線
１１２  読出信号線
１２０  画素
２３０、３３０、４３０  ＡＤ変換器
１３２、３３２ａ、３３２ｂ  ＡＤ変換回路
１３３、３３３ａ、３３３ｂ  コンパレータ
１３４、３３４ａ、３３４ｂ  カウンタ
１４０  水平走査回路
１４１  列選択信号線
１４２  メモリ
１４３  水平出力線
２３１、２８１、３３１ａ、３３１ｂ、３８１ａ、３８１ｂ、４３１、４８１  アナログ回路
３３０ａ、３３０ｂ  単位ＡＤ変換器
ＣＲ１、ＣＲ２、ＣＲ１ａ、ＣＲ２ａ、ＣＲ１ｂ、ＣＲ２ｂ  コンデンサ（第１の電荷保存素子）
ＣＳ１、ＣＳ２、ＣＳ１ａ、ＣＳ２ａ、ＣＳ１ｂ、ＣＳ２ｂ  コンデンサ（第２の電荷保存素子）
Ｃ＿ＲＳＴ１、Ｃ＿ＳＩＧ１、Ｃ＿ＲＳＴ２、Ｃ＿ＳＩＧ２  コンデンサ（電荷保存素子）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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