(57)【要約】【課題】オフ特性の低下を抑えつつ、オン特性を改善することの可能な酸化物半導体ＴＦＴが提供される。【解決手段】薄膜トランジスタは、基板１に支持されたゲート電極２と、ゲート電極２を覆うゲート絶縁層３と、ゲート絶縁層３上に設けられた、結晶質領域Ｒｃを有する酸化物半導体層４であって、結晶質領域Ｒｃは、第１領域４ｓと、第２領域４ｄと、第１領域４ｓおよび第２領域４ｄの間に位置するチャネル領域４ｃとを含み、チャネル領域４ｃ、第１領域４ｓおよび第２領域４ｄは、ゲート絶縁層３を介してゲート電極２と重なっている、酸化物半導体層４と、酸化物半導体層４上に、チャネル領域４ｃを覆い、かつ、第１領域４ｓおよび第２領域４ｄを露出するように配置された保護絶縁層５と、第１領域４ｓと電気的に接続されたソース電極６Ａと、第２領域４ｄと電気的に接続されたドレイン電極６Ｂとを備え、チャネル領域４ｃの結晶性は、第１領域４ｓおよび第２領域４ｄの結晶性と異なる。【選択図】図１５
2020004861.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板に支持されたゲート電極と、
前記ゲート電極を覆うゲート絶縁層と、
前記ゲート絶縁層上に設けられた、結晶質領域を有する酸化物半導体層であって、前記結晶質領域は、第１領域と、第２領域と、前記第１領域および前記第２領域の間に位置するチャネル領域とを含み、前記チャネル領域、前記第１領域および前記第２領域は、前記ゲート絶縁層を介して前記ゲート電極と重なっている、酸化物半導体層と、
前記酸化物半導体層上に、前記チャネル領域を覆い、かつ、前記第１領域および前記第２領域を露出するように配置された保護絶縁層と、
前記第１領域と電気的に接続されたソース電極と、
前記第２領域と電気的に接続されたドレイン電極と
を備え、
前記チャネル領域の結晶性は、前記第１領域および前記第２領域の結晶性と異なる、薄膜トランジスタ。
【請求項２】
前記チャネル領域の結晶性は、前記第１領域および前記第２領域の結晶性よりも低い、請求項１に記載の薄膜トランジスタ。
【請求項３】
前記チャネル領域の平均結晶粒径は、前記第１領域および前記第２領域の平均結晶粒径よりも小さい、請求項２に記載の薄膜トランジスタ。
【請求項４】
前記チャネル領域は、微結晶酸化物半導体を含み、
前記第１領域および前記第２領域は、多結晶酸化物半導体または多結晶酸化物導体を含む、請求項２または３に記載の薄膜トランジスタ。
【請求項５】
前記酸化物半導体層は、非晶質領域をさらに含む、請求項１から４のいずれかに記載の薄膜トランジスタ。
【請求項６】
基板と、
前記基板に支持されたゲート電極と、
前記ゲート電極を覆うゲート絶縁層と、
前記ゲート絶縁層上に設けられた酸化物半導体層であって、第１領域と、第２領域と、前記第１領域および前記第２領域の間に位置するチャネル領域とを含み、前記チャネル領域、前記第１領域および前記第２領域は、前記ゲート絶縁層を介して前記ゲート電極と重なっている、酸化物半導体層と、
前記酸化物半導体層上に、前記チャネル領域を覆い、かつ、前記第１領域および前記第２領域を露出するように配置された保護絶縁層と、
前記第１領域と電気的に接続されたソース電極と、
前記第２領域と電気的に接続されたドレイン電極と
を備え、
前記チャネル領域は非晶質であり、前記第１領域および前記第２領域は結晶質である、薄膜トランジスタ。
【請求項７】
前記保護絶縁層の一部は、前記酸化物半導体層と前記ソース電極との間に位置し、前記保護絶縁層の他の一部は、前記酸化物半導体層と前記ドレイン電極との間に位置している、請求項１から６のいずれかに記載の薄膜トランジスタ。
【請求項８】
前記酸化物半導体層は、インジウム、ガリウムおよび亜鉛を含む、請求項１から７のいずれかに記載の薄膜トランジスタ。
【請求項９】
請求項１から８のいずれかに記載の薄膜トランジスタと、
複数の画素を有する表示領域とを有し、
前記薄膜トランジスタは、前記複数の画素のそれぞれに配置されている、表示装置。
【請求項１０】
ゲート電極と、前記ゲート電極を覆うゲート絶縁層とが表面に形成された基板を用意する工程（Ａ）と、
前記ゲート絶縁層上に、アモルファス酸化物半導体からなる半導体膜を形成する工程（Ｂ）と、
前記半導体膜上に絶縁膜を形成し、前記絶縁膜のパターニングを行うことにより、前記半導体膜のうちチャネル領域となる部分を覆う保護絶縁層を形成する工程（Ｃ）と、
前記保護絶縁層の上方から前記半導体膜にレーザ光を照射することによって、前記基板の法線方向から見たときに前記ゲート電極と重なる領域において、前記半導体膜のうち前記保護絶縁層で覆われた部分の結晶性と前記保護絶縁層で覆われていない部分の結晶性とを異ならせるように、結晶化させる工程（Ｄ）と、
前記半導体膜のうち前記保護絶縁層で覆われていない前記部分の一部に電気的に接続するソース電極と、前記保護絶縁層で覆われていない前記部分の他の一部に電気的に接続するドレイン電極とを形成する工程（Ｅ）と
を包含する、薄膜トランジスタの製造方法。
【請求項１１】
前記工程（Ｄ）は、前記保護絶縁層の上方から前記半導体膜にレーザ光を照射することによって、前記基板の法線方向から見たときに前記ゲート電極と重なる領域において、前記半導体膜のうち前記保護絶縁層で覆われた部分の結晶性が前記保護絶縁層で覆われていない部分の結晶性よりも低くなるように、結晶化させる工程である、請求項１０に記載の製造方法。
【請求項１２】
ゲート電極と、前記ゲート電極を覆うゲート絶縁層とが表面に形成された基板を用意する工程（Ａ）と、
前記ゲート絶縁層上に、アモルファス酸化物半導体からなる半導体膜を形成する工程（Ｂ）と、
前記半導体膜上に絶縁膜を形成し、前記絶縁膜のパターニングを行うことにより、前記半導体膜のうちチャネル領域となる部分を覆う保護絶縁層を形成する工程（Ｃ）と、
前記保護絶縁層の上方から前記半導体膜にレーザ光を照射することによって、前記基板の法線方向から見たときに前記ゲート電極と重なる領域において、前記半導体膜のうち前記保護絶縁層で覆われていない部分を結晶化させ、前記保護絶縁層で覆われた部分を非晶質のまま残す、工程（Ｄ）と、
前記半導体膜のうち前記保護絶縁層で覆われていない前記部分の一部に電気的に接続するソース電極と、前記保護絶縁層で覆われていない前記部分の他の一部に電気的に接続するドレイン電極とを形成する工程（Ｅ）と
を包含する、薄膜トランジスタの製造方法。
【請求項１３】
前記レーザ光の波長は、約２４８ｎｍであり、前記保護絶縁層は酸化珪素層である、請求項１０から１２のいずれかに記載の製造方法。
【請求項１４】
前記工程（Ｄ）では、前記半導体膜の一部のみに前記レーザ光を照射し、前記半導体膜のうち前記レーザ光が照射されなかった部分を非晶質のまま残す、請求項１０から１３のいずれかに記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法に関する。
【背景技術】
【０００２】
薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）は、例えば、液晶ディスプレイや有機ＥＬ（Electro-Luminescence）ディスプレイ等の表示装置において、各画素のスイッチング素子として広く用いられている。
【０００３】
薄膜トランジスタは、ゲート電極、絶縁層、半導体層（チャネル層）、ソース電極及びドレイン電極を基板上に形成した構成を備える。このうち、ボトムゲート型の薄膜トランジスタは、ゲート電極がチャネル層よりも基板側に形成されていることを特徴としている。
【０００４】
近年、薄膜トランジスタの活性層に、シリコン半導体（アモルファスシリコン、多結晶シリコンなど）に代えて酸化物半導体を用いた薄膜トランジスタ(酸化物半導体ＴＦＴ)が開発されている。酸化物半導体ＴＦＴは、アモルファスシリコン薄膜トランジスタよりも電子移動度が大きく、また、多結晶シリコン薄膜トランジスタに比べてオフ電流が小さいという利点を有している。
【０００５】
例えば、特許文献１は、アモルファス酸化物半導体からなる活性層を有する、ボトムゲート型の酸化物半導体ＴＦＴを開示している。特許文献１には、酸化物半導体ＴＦＴの活性層の一部上に、ソース・ドレイン電極のエッチング時に活性層を保護する目的でエッチストッパ層を設ける構造（「エッチストッパ構造」と呼ぶ）も開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１４−２２５６２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
表示装置の大型化、高精細化に伴い、薄膜トランジスタの移動度をさらに高めて、オン特性を向上させることが求められている。なお、本明細書では、薄膜トランジスタの活性層のうちチャネルとなる部分の移動度を「薄膜トランジスタの移動度」または「チャネル移動度」と呼び、活性層の材料自体の移動度と区別する。
本発明者が検討したところ、酸化物半導体ＴＦＴにおいて、オフ電流を低く抑えつつ、チャネル移動度を高めることは困難である。詳細は後述する。
本発明の一実施形態は、上記事情を鑑みてなされたものであり、オフ特性の低下を抑えつつ、オン特性（例えばチャネル移動度）を改善することの可能な酸化物半導体ＴＦＴを提供する。
【課題を解決するための手段】
【０００８】
本発明の一実施形態の薄膜トランジスタは、基板と、前記基板に支持されたゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に設けられた、結晶質領域を有する酸化物半導体層であって、前記結晶質領域は、第１領域と、第２領域と、前記第１領域および前記第２領域の間に位置するチャネル領域とを含み、前記チャネル領域、前記第１領域および前記第２領域は、前記ゲート絶縁層を介して前記ゲート電極と重なっている、酸化物半導体層と、前記酸化物半導体層上に、前記チャネル領域を覆い、かつ、前記第１領域および前記第２領域を露出するように配置された保護絶縁層と、前記第１領域と電気的に接続されたソース電極と、前記第２領域と電気的に接続されたドレイン電極とを備え、前記チャネル領域の結晶性は、前記第１領域および前記第２領域の結晶性と異なる。
【０００９】
ある実施形態において、前記チャネル領域の結晶性は、前記第１領域および前記第２領域の結晶性よりも低い。
【００１０】
ある実施形態において、前記チャネル領域の平均結晶粒径は、前記第１領域および前記第２領域の平均結晶粒径よりも小さい。
【００１１】
ある実施形態において、前記チャネル領域は、微結晶酸化物半導体を含み、前記第１領域および前記第２領域は、多結晶酸化物半導体または多結晶酸化物導体を含む。
ある実施形態において、前記酸化物半導体層は、非晶質領域をさらに含む。
【００１２】
本発明の他の実施形態の薄膜トランジスタは、基板と、前記基板に支持されたゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に設けられた酸化物半導体層であって、第１領域と、第２領域と、前記第１領域および前記第２領域の間に位置するチャネル領域とを含み、前記チャネル領域、前記第１領域および前記第２領域は、前記ゲート絶縁層を介して前記ゲート電極と重なっている、酸化物半導体層と、前記酸化物半導体層上に、前記チャネル領域を覆い、かつ、前記第１領域および前記第２領域を露出するように配置された保護絶縁層と、前記第１領域と電気的に接続されたソース電極と、前記第２領域と電気的に接続されたドレイン電極とを備え、前記チャネル領域は非晶質であり、前記第１領域および前記第２領域は結晶質である。
【００１３】
ある実施形態において、前記保護絶縁層の一部は、前記酸化物半導体層と前記ソース電極との間に位置し、前記保護絶縁層の他の一部は、前記酸化物半導体層と前記ドレイン電極との間に位置している。
【００１４】
ある実施形態において、前記酸化物半導体層は、インジウム、ガリウムおよび亜鉛を含む。
【００１５】
本発明の一実施形態の表示装置は、上記のいずれかの薄膜トランジスタと、複数の画素を有する表示領域とを有し、前記薄膜トランジスタは、前記複数の画素のそれぞれに配置されている。
【００１６】
本発明の一実施形態の、薄膜トランジスタの製造方法は、ゲート電極と、前記ゲート電極を覆うゲート絶縁層とが表面に形成された基板を用意する工程（Ａ）と、前記ゲート絶縁層上に、アモルファス酸化物半導体からなる半導体膜を形成する工程（Ｂ）と、前記半導体膜上に絶縁膜を形成し、前記絶縁膜のパターニングを行うことにより、前記半導体膜のうちチャネル領域となる部分を覆う保護絶縁層を形成する工程（Ｃ）と、前記保護絶縁層の上方から前記半導体膜にレーザ光を照射することによって、前記基板の法線方向から見たときに前記ゲート電極と重なる領域において、前記半導体膜のうち前記保護絶縁層で覆われた部分の結晶性と前記保護絶縁層で覆われていない部分の結晶性とを異ならせるように、結晶化させる工程（Ｄ）と、前記半導体膜のうち前記保護絶縁層で覆われていない前記部分の一部に電気的に接続するソース電極と、前記保護絶縁層で覆われていない前記部分の他の一部に電気的に接続するドレイン電極とを形成する工程（Ｅ）とを包含する。
【００１７】
ある実施形態において、前記工程（Ｄ）は、前記保護絶縁層の上方から前記半導体膜にレーザ光を照射することによって、前記基板の法線方向から見たときに前記ゲート電極と重なる領域において、前記半導体膜のうち前記保護絶縁層で覆われた部分の結晶性が前記保護絶縁層で覆われていない部分の結晶性よりも低くなるように、結晶化させる工程である。
【００１８】
本発明の他の実施形態の、薄膜トランジスタの製造方法は、ゲート電極と、前記ゲート電極を覆うゲート絶縁層とが表面に形成された基板を用意する工程（Ａ）と、前記ゲート絶縁層上に、アモルファス酸化物半導体からなる半導体膜を形成する工程（Ｂ）と、前記半導体膜上に絶縁膜を形成し、前記絶縁膜のパターニングを行うことにより、前記半導体膜のうちチャネル領域となる部分を覆う保護絶縁層を形成する工程（Ｃ）と、前記保護絶縁層の上方から前記半導体膜にレーザ光を照射することによって、前記基板の法線方向から見たときに前記ゲート電極と重なる領域において、前記半導体膜のうち前記保護絶縁層で覆われていない部分を結晶化させ、前記保護絶縁層で覆われた部分を非晶質のまま残す、工程（Ｄ）と、前記半導体膜のうち前記保護絶縁層で覆われていない前記部分の一部に電気的に接続するソース電極と、前記保護絶縁層で覆われていない前記部分の他の一部に電気的に接続するドレイン電極とを形成する工程（Ｅ）とを包含する。
【００１９】
ある実施形態において、前記レーザ光の波長は、約２４８ｎｍであり、前記保護絶縁層は酸化珪素層である。
【００２０】
ある実施形態において、前記工程（Ｄ）では、前記半導体膜の一部のみに前記レーザ光を照射し、前記半導体膜のうち前記レーザ光が照射されなかった部分を非晶質のまま残す。
【発明の効果】
【００２１】
本発明の一実施形態によると、オフ特性の低下を抑えつつ、オン特性を改善することの可能な酸化物半導体ＴＦＴが提供される。
【図面の簡単な説明】
【００２２】
【図１】実施の形態１に係る薄膜トランジスタの構成を説明する模式的断面図である。
【図２】実施の形態１に係る薄膜トランジスタの構成を説明する模式的平面図である。
【図３】実施の形態１に係る薄膜トランジスタの製造方法を説明する模式的断面図である。
【図４】レーザ光吸収率を計算する際に用いた膜構造モデルを示す模式的断面図である。
【図５】レーザ光吸収率の計算結果を示すグラフである。
【図６】本実施の形態に係る薄膜トランジスタのＶｇ−Ｉｄ特性を示すグラフである。
【図７】変形例１における薄膜トランジスタの模式的平面図である。
【図８】変形例２における薄膜トランジスタの模式的平面図である。
【図９】変形例３における薄膜トランジスタの模式的平面図である。
【図１０】変形例４における薄膜トランジスタの模式的平面図である。
【図１１】変形例５における薄膜トランジスタの模式的平面図である。
【図１２】実施の形態２に係る薄膜トランジスタの構成を説明する模式的断面図である。
【図１３】実施の形態２に係る表示装置の構成を説明するブロック図である。
【図１４】各画素の構成例を説明する回路図である。
【図１５】実施の形態の薄膜トランジスタの断面図である。
【図１６】薄膜トランジスタのさらに他の例を示す平面図である。
【発明を実施するための形態】
【００２３】
酸化物半導体膜を所定の温度で加熱することで、酸化物半導体膜を結晶化させる技術が知られている。
【００２４】
本発明者は、酸化物半導体膜の光耐性および移動度を高めることによって酸化物半導体ＴＦＴのオン特性を改善する目的で、アモルファス酸化物半導体膜にレーザ光を照射して結晶化させる方法（レーザアニール）を検討した。以下、本発明者が検討によって見出した知見を説明する。
【００２５】
レーザアニールによって酸化物半導体膜を結晶化させると、膜内の酸素欠損が増加して低抵抗化される場合がある。このような酸化物半導体膜を用いてＴＦＴを形成すると、オフ電流が増大したり、トランジスタとしてのスイッチング特性が得られなくなったりする可能性がある。このため、酸化物半導体膜の、特にチャネル領域となる部分に対しては、電気抵抗の低下を抑えつつ移動度を改善し得るような条件で結晶化を行うことが好ましい。
【００２６】
一方、酸化物半導体膜のうちソース電極またはドレイン電極に電気的に接続されるコンタクト領域となる部分は、結晶化によって低抵抗化（または導体化）されることが好ましい。コンタクト領域の電気抵抗を低減することで、酸化物半導体ＴＦＴのオン抵抗を低減できるので、オン特性をさらに高めることが可能になる。
【００２７】
そこで、本発明者は、エッチストッパ構造を有する酸化物半導体ＴＦＴにおいて、エッチストッパ層を利用して酸化物半導体膜のレーザアニールを行うことにより、酸化物半導体膜のチャネル領域となる部分とコンタクト領域となる部分とで結晶性を異ならせることが可能になることを見出し、本願発明に想到した。本願発明の実施形態によると、チャネル領域およびコンタクト領域の結晶性をそれぞれ制御できるので、オフ特性とオン特性とを両立し得る酸化物半導体ＴＦＴが提供される。
【００２８】
なお、例えば特開２０１２−２５３７５２号公報には、加熱処理によって酸化物半導体膜を結晶化させる方法が記載されている。しかしながら、この方法では、酸化物半導体膜全体が略同じ条件で結晶化されるので、チャネル領域の結晶性とコンタクト領域の結晶性とを最適化することは困難である。
【００２９】
特開２０１４−１４０００５号公報には、基板裏面から、ゲート電極をマスクとして酸化物半導体膜にレーザ光を照射することで、酸化物半導体膜のうちゲート電極と重なっていない部分のみを結晶化させる方法が開示されている。結晶化された部分は、ソース電極またはドレイン電極に接続されるコンタクト領域として機能する。この方法では、チャネル領域を結晶化できないので、チャネル移動度を高めることはできない。また、コンタクト領域の基板側に、遮光膜として機能し得るゲート電極を配置できないので、光による特性低下が生じるおそれがある。
【００３０】
本発明の実施の形態を図面に基づいて具体的に説明する。
（実施の形態１）
図１は実施の形態１に係る薄膜トランジスタの構成を説明する模式的断面図であり、図２はその模式的平面図である。実施の形態１に係る薄膜トランジスタは、例えば、ゲート電極２、ゲート絶縁層３、半導体層４、エッチストッパ膜（保護絶縁層）５、ソース電極６Ａ及びドレイン電極６Ｂを備える。ここで、半導体層４は、例えば、インジウム、ガリウム及び亜鉛を含む酸化物（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物）を含む酸化物半導体層である。なお、図２の平面図では、簡略化のために、ゲート電極２と、半導体層４を構成する多結晶酸化物半導体領域４２Ａ、４２Ｂ及び微結晶酸化物半導体領域４３と、エッチストッパ膜５との位置関係のみを示しており、薄膜トランジスタのその他の構成については省略して示している。
【００３１】
ゲート電極２は、基板１の表面にパターン形成された電極であり、例えばＡｌ、Ｍｇ、Ｍｏ、Ｃｒ、Ｔａ、Ｃｕ、Ｔｉ、Ｎｉ、Ｗ、Ｍｎ等の金属、これらの金属を主成分とする合金、又は金属酸化物等の材料を用いて形成することができる。ここで、基板１としては、例えばガラス基板などの絶縁性を有する基板が用いられる。
【００３２】
ゲート絶縁層３は、基板１上でゲート電極２を覆うように形成されている。ゲート絶縁層３は、有機物質の絶縁膜であってもよく、無機物質の絶縁膜であってもよい。有機物質の絶縁膜では、例えばＴＥＯＳ（Tetraethyl orthosilicate，オルトケイ酸テトラエチル）を用いることができる。また、無機物質の絶縁膜では、ＳｉＯ2 、ＳｉＯ2 ／ＳｉＮ、ＳｉＮ、ＳｉＯＮ、Ａｌ２ Ｏ３ 、ＨｆＯ２ などを用いることができる。
【００３３】
半導体層４は、アモルファス酸化物半導体領域４１、多結晶酸化物半導体領域４２Ａ、４２Ｂおよび微結晶酸化物半導体領域４３を含む。アモルファス酸化物半導体領域４１は、ゲート絶縁層３の上側(基板と反対側)に形成されており、例えば２５ｎｍ以上の厚さを有する。また、多結晶酸化物半導体領域４２Ａ、４２Ｂ及び微結晶酸化物半導体領域４３は、アモルファス酸化物半導体領域４１と同様にゲート絶縁層３の上側に形成されており、アモルファス酸化物半導体領域４１と同一レイヤ内に存在する。なお、多結晶酸化物半導体領域４２Ａ、４２Ｂは、微結晶酸化物半導体領域４３およびアモルファス酸化物半導体領域４１よりも低い比抵抗を有する低抵抗領域である。これらの領域４２Ａ、４２Ｂは、多結晶酸化物導体領域であってもよい。
【００３４】
本実施の形態では、平面視においてゲート電極２の外縁により画定される領域（図２に示す例では矩形状の領域であり、以下「ゲート領域」という）の内側に多結晶酸化物半導体領域４２Ａ、４２Ｂ、及び微結晶酸化物半導体領域４３が形成されている。また、本実施の形態では、半導体層４のうちエッチストッパ膜５に覆われた領域が微結晶酸化物半導体領域４３であり、微結晶酸化物半導体領域４３を挟んで両側に位置する領域が、それぞれ、多結晶酸化物半導体領域４２Ａ、４２Ｂである。すなわち、本実施の形態では、半導体層４のうちエッチストッパ膜５で覆われた領域の結晶性が、その外側の２つの領域の結晶性より低い。ここで、微結晶酸化物半導体領域４３を挟んで両側に位置し、エッチストッパ膜５により覆われていない領域４２Ａ、４２Ｂの幅Ｄ１、Ｄ２は、それぞれ、３μｍ以上であることが好ましい。
【００３５】
なお、半導体層４の結晶性は、例えば透過型電子顕微鏡（ＴＥＭ）を用いた断面形状の観察などにより判別することができる。例えば、透過型電子顕微鏡による回折像において、リング状の回折パターンがなく、ぼんやりとしたハローパターンのみを有しているもの、若しくはハローパターンの中にリング状の回折パターンを１つだけ有しているものを、非晶質（アモルファス）として判別することができる。また、透過型電子顕微鏡による回折像において、リング状の回折パターン（デバイシェラーリング）が２つ以上観測される場合であって、観測されるデバイシェラーリングの数が多いものを多結晶と判別し、少ないものを微結晶と判別することができる。
また、電子顕微鏡写真を用いた結晶粒の形状測定によって、半導体層４の結晶性を判別してもよい。微結晶における結晶粒の大きさは、１ｎｍ以上１μｍ以下、例えば１ｎｍ以上１５ｎｍ以下である。一方、多結晶における結晶粒の大きさは、１５ｎｍ以上１０μｍ以下であってもよい。
【００３６】
微結晶酸化物半導体領域４３の上側には島状のエッチストッパ膜５が形成されている。エッチストッパ膜５は、例えばＳｉＯ2 などの材料を用いて形成することができる。本実施の形態では、ゲート電極２の上方に位置し、ゲート領域の内側において半導体層４の一部の領域（微結晶酸化物半導体領域４３が形成される領域）を覆うようにエッチストッパ膜５が形成されている。
【００３７】
半導体層４の上側には、所要のパターンを有するソース電極６Ａ及びドレイン電極６Ｂが互いに離隔して形成されている。ソース電極６Ａ及びドレイン電極６Ｂは、例えばＡｌ、Ｍｇ、Ｍｏ、Ｃｒ、Ｔａ、Ｃｕ、Ｔｉ、Ｎｉ、Ｗ、Ｍｎ等の金属、これらの金属を主成分とする合金、又は金属酸化物等の材料を用いて形成することができる。本実施の形態では、エッチストッパ膜５により覆われていない一方の多結晶酸化物半導体領域４２Ａの上方にソース電極６Ａが形成され、エッチストッパ膜５により覆われていない他方の多結晶酸化物半導体領域４２Ｂの上方にドレイン電極６Ｂが形成されている。
【００３８】
図３は実施の形態１に係る薄膜トランジスタの製造方法を説明する模式的断面図である。まず、ガラス基板等の絶縁性を有する基板１の表面に、スパッタリング法により、例えばＡｌ、Ｍｇ、Ｍｏ、Ｃｒ、Ｔａ、Ｃｕ、Ｔｉ、Ｎｉ、Ｗ、Ｍｎ等の金属、これらの金属を主成分とする合金、又は金属酸化物等の材料による金属膜を成膜し、フォトマスクを用いたフォトリソグラフィ、金属膜のドライエッチング、レジストの剥離、及び洗浄を行うことにより、ゲート電極２をパターン形成する。
【００３９】
次いで、ＣＶＤ（Chemical Vapor Deposition）法により、例えばＳｉＯ2 、ＳｉＮ等の材料を用いて成膜することにより、基板１上でゲート電極２を覆うようにゲート絶縁層３を形成する。ゲート絶縁層３は、例えばＳｉＯ２、ＳｉＮ等の材料の積層膜でも良い。
【００４０】
次いで、スパッタリング法を用いて、酸化物半導体が低抵抗となる温度以下の環境下で成膜することにより、ゲート絶縁層３の上にアモルファス酸化物半導体膜（例えばアモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体膜）（厚さ：例えば２０ｎｍ〜２００ｎｍ）４０を形成する。なお、スパッタリング法に代えて、パルスレーザ蒸着法、電子ビーム蒸着法、塗布成膜等の他の成膜法を用いて、酸化物半導体膜を形成してもよい。
次に、ＣＶＤ法を用いて、１０〜２００ｎｍ程度の厚みを有するＳｉＯ2 の膜を成膜することにより、アモルファス酸化物半導体膜４０の上にエッチストッパ膜５を形成する。図３（ａ）は、基板１の表面に、ゲート電極２、ゲート絶縁層３、アモルファス酸化物半導体膜４０、及びエッチストッパ膜５を形成した状態を示している。
【００４１】
次いで、フォトマスクを用いたフォトリソグラフィ、エッチストッパ膜５のドライエッチング、レジストの剥離、及び洗浄を行うことにより、エッチストッパ膜５を島状に形成する。この時点で、アモルファス酸化物半導体膜４０は、エッチストッパ膜５により覆われた領域と、エッチストッパ膜５により覆われていない領域とを有する。エッチストッパ膜５で覆われた領域の厚さは、エッチストッパ膜５で覆われていない領域の厚さよりも大きく、例えば２５ｎｍ以上であってもよい。図３（ｂ）は、アモルファス酸化物半導体膜４０の上に島状のエッチストッパ膜５を形成した状態を示している。
【００４２】
次に、エッチストッパ膜５の上側から、平面視でゲート領域の内側であって、エッチストッパ膜５の外縁により画定される領域よりも大きな領域にレーザ光（エネルギビーム）を照射して、アモルファス酸化物半導体膜４０のアニール処理を行う。アニール処理に用いるレーザ光としては、２００〜４００ｎｍの波長を有するＸｅＦ、ＫｒＦ、ＸｅＣｌなどの混合ガスを用いたエキシマレーザ、若しくはＹＡＧ（Yttrium Aluminum Garnet）、３倍波などの固体レーザを使用することができる。アモルファス酸化物半導体膜４０におけるレーザ光吸収率は、エッチストッパ膜５の厚さによって変化する。本実施の形態では、以下の観点から、エッチストッパ膜５の厚さが設定される。
【００４３】
図４はレーザ光吸収率を計算する際に用いた膜構造モデルを示す模式的断面図であり、図５はレーザ光吸収率の計算結果を示すグラフである。本実施の形態では、ゲート電極３０１、ゲート絶縁層３０２、３０３、アモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体層３０４、及びエッチストッパ層３０５の５つの層からなる多層膜構造の膜構造モデルを採用し、各膜の境界面において振幅反射率及び振幅透過率を考慮することにより、アモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体層におけるレーザ光吸収率を計算した。
【００４４】
なお、計算に使用したレーザ光の波長を２４８ｎｍとした。また、ゲート電極３０１は、上記レーザ光に対する屈折率が１．４６，消衰係数が３．６２のＭｏ膜（厚さ：未設定）とした。ゲート絶縁層３０２は、上記レーザ光に対する屈折率が２．２８，消衰係数が０のＳｉＮ膜（厚さ：固定）とし、ゲート絶縁層３０３は、屈折率が１．５１，消衰係数が０のＳｉＯ2 膜（厚さ：固定）とした。アモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体層３０４は、屈折率が２．３，消衰係数が０．５のアモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体膜（厚さ：固定）とした。エッチストッパ層３０５は、屈折率１．５１，消衰係数０の酸化珪素（ＳｉＯ2 ）膜（厚さ：可変）とした。
【００４５】
上記膜構造モデルの表面と垂直な方向から波長２４８ｎｍのレーザ光を入射したときの多重干渉を考慮し、エッチストッパ層３０５の厚さを変化させながら、アモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体層３０４におけるレーザ光の吸収率を計算した。
【００４６】
図５に示すグラフは、エッチストッパ層３０５の厚さを変化させたときのアモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体層３０４におけるレーザ光吸収率の計算結果を示している。グラフの横軸はエッチストッパ層３０５の厚さ（ｎｍ）を表し、縦軸はアモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体層３０４におけるレーザ光吸収率を表している。図５に示す計算結果から、アモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体層３０４（アモルファス酸化物半導体膜４０に対応）におけるレーザ光吸収率は、エッチストッパ層３０５（エッチストッパ膜５に対応）の厚さに対して、およそ０．７（極小値）から０．９（極大値）の範囲で周期的に変化することが分かる。
【００４７】
本実施の形態では、図５の計算結果を参照して、エッチストッパ膜５の厚さを設定する。具体的には、アモルファス酸化物半導体膜４０におけるレーザ光吸収率が、極小値又は極小値近傍の値（極小値を含む所定範囲内の値）となるような厚さを設定する。
【００４８】
例えば、本実施の形態では、アモルファス酸化物半導体膜４０におけるレーザ光吸収率が極小値を含む所定範囲内の値となるように、エッチストッパ膜５の厚さを５０〜８５ｎｍ（又は１３５〜１７０ｎｍ）の範囲で設定し、設定した厚さとなるようにエッチストッパ膜５を成膜する。その後、ドライエッチング、レジストの剥離、及び洗浄によりエッチストッパ膜５を島状に形成し、更に上記波長を有するレーザ光（エキシマレーザ又は固体レーザ）を照射して、アモルファス酸化物半導体膜４０にアニール処理を施す。
【００４９】
エッチストッパ膜５の厚さが５０〜８５ｎｍ（又は１３５〜１７０ｎｍ）の範囲においてアモルファス酸化物半導体膜４０のレーザ光吸収率は極小値又は極小値近傍の値となり、エッチストッパ膜５が存在しない場合（厚さが０の場合）よりも、レーザ光吸収率が小さくなる。よって、アモルファス酸化物半導体膜４０のうちエッチストッパ膜５で覆われた領域のレーザ光吸収率は、エッチストッパ膜５で覆われていない領域よりも低くなる。この結果、アモルファス酸化物半導体膜４０のうちエッチストッパ膜５で覆われた領域は、例えば微結晶酸化物半導体を含む領域となり、エッチストッパ膜５で覆われていない領域は、例えば多結晶酸化物半導体を含む領域となる。
【００５０】
なお、アモルファス酸化物半導体膜４０のうちエッチストッパ膜５で覆われた領域のレーザ光吸収率は、エッチストッパ膜５で覆われていない領域と略同等であってもよい。この場合、両者におけるレーザ光吸収による熱エネルギの発生は本来的に略同等である。しかしながら、エッチストッパ膜５で覆われている領域では、エッチストッパ膜５により熱が吸収され、アモルファス酸化物半導体が結晶化するための熱エネルギが減少するので、エッチストッパ膜５で覆われている領域の結晶性は、エッチストッパ膜５で覆われていない領域の結晶性よりも低くなる。この結果、例えば、アモルファス酸化物半導体膜４０のうちエッチストッパ膜５で覆われている領域は、微結晶酸化物半導体を含む領域となり、エッチストッパ膜５で覆われていない領域は、多結晶酸化物半導体を含む領域となる。
【００５１】
上述したレーザ光を用いてエッチストッパ膜５の上方からアモルファス酸化物半導体膜４０にアニール処理を施すことにより、アモルファス酸化物半導体膜４０のうちエッチストッパ膜５で覆われた領域に微結晶酸化物半導体領域４３が形成され、微結晶酸化物半導体領域４３の両側に位置し、エッチストッパ膜５で覆われていない領域に多結晶酸化物半導体領域４２Ａ、４２Ｂが形成される。アモルファス酸化物半導体膜４０のうちレーザ光が照射されなかった領域は、非晶質のまま残る（アモルファス酸化物半導体領域４１）。図３（ｃ）はレーザ光によるアニール処理により、アモルファス酸化物半導体領域４１、多結晶酸化物半導体領域４２Ａ、４２Ｂ、及び微結晶酸化物半導体領域４３を含む半導体層４を形成した状態を示している。
【００５２】
次いで、スパッタリング法により、例えばＡｌ、Ｍｇ、Ｍｏ、Ｃｒ、Ｔａ、Ｃｕ、Ｔｉ、Ｎｉ、Ｗ、Ｍｎ等の金属、これらの金属を主成分とする合金、又は金属酸化物等の材料による金属膜を成膜し、フォトマスクを用いたフォトリソグラフィ、金属膜のドライエッチング、レジストの剥離、及び洗浄を行うことにより、半導体層４の上にソース電極６Ａ及びドレイン電極６Ｂをパターン形成する。このとき、エッチストッパ膜５の上でソース電極６Ａ及びドレイン電極６Ｂは互いに離隔し、かつ、多結晶酸化物半導体領域４２Ａの上方にソース電極６Ａの一部、多結晶酸化物半導体領域４２Ｂの上方にドレイン電極６Ｂの一部が位置するように、フォトマスクを用いたフォトリソグラフィ、及び金属膜のドライエッチングを行う。図３（ｄ）はソース電極６Ａ及びドレイン電極６Ｂを形成した状態を示している。
【００５３】
次に、本実施の形態に係る薄膜トランジスタの電気的特性について説明する。
図６は本実施の形態に係る薄膜トランジスタのＶｇ−Ｉｄ特性を示すグラフである。グラフの横軸はゲート電圧Ｖｇ（Ｖ）、縦軸はドレイン電流Ｉｄ（Ａ）を表している。なお、ドレイン電圧Ｖｄの値を１０Ｖとした。図６において、実線のグラフは本実施の形態に係る薄膜トランジスタのＶｇ−Ｉｄ特性を表し、破線のグラフはチャネル部がアモルファス酸化物半導体領域（アモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体領域）により形成された第１比較例の薄膜トランジスタにおけるＶｇ−Ｉｄ特性、一点鎖線のグラフはチャネル部が多結晶酸化物半導体領域（多結晶Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体領域）のみから形成された第２比較例の薄膜トランジスタにおけるＶｇ−Ｉｄ特性を表している。
【００５４】
なお、第２比較例の薄膜トランジスタの製造方法は、図３を参照しながら前述した方法と同様である。ただし、アモルファス酸化物半導体膜上に、エッチストッパ層となる絶縁膜を形成した後、絶縁膜のパターニングを行う前に、絶縁膜の上方からアモルファス酸化物半導体膜にレーザ光を照射する点で、図３に示す方法と異なる。これにより、アモルファス酸化物半導体膜のうちレーザ光が照射された領域全体が、実質的に同じ条件で結晶化され、多結晶酸化物半導体領域となる。この後、絶縁膜のパターニングを行い、多結晶酸化物半導体領域の一部を覆うエッチストッパ層を形成する。従って、第２比較例の薄膜トランジスタでは、半導体層のうちエッチストッパ層で覆われた領域とソースおよびドレイン電極と接続される領域との結晶性は略同じである。
【００５５】
図６に示すグラフから以下の電気的特性が得られた。
（１）移動度は、第１比較例では８．８３ｃｍ２／Ｖｓであったのに対し、本実施の形態に係る薄膜トランジスタでは１８．１７ｃｍ２／Ｖｓとなった。
（２）サブスレッショルド係数は、第１比較例、及び本実施の形態に係る薄膜トランジスタの双方において０．４４Ｖ／ｄｅｃとなった。
（３）閾値電圧は、第１比較例では３．６２Ｖであったのに対し、本実施の形態に係る薄膜トランジスタでは２．６１Ｖとなった。
（４）オフ電流は、ゲート電圧が−１５Ｖのとき、第１比較例では４．６４×１０−１３Ａであったのに対し、本実施の形態に係る薄膜トランジスタでは４．９０×１０−１３Ａとなった。
（５）第２比較例では、ゲート電圧が負の領域でも、オン電流と同等の電流が流れた。すなわち、ＴＦＴとしてスイッチング動作しなかった。
【００５６】
上記の結果から、本実施形態の薄膜トランジスタは、第１比較例の薄膜トランジスタよりも高い移動度（チャネル移動度）を有することが分かった。また、本実施形態の薄膜トランジスタのオフ電流は、第１比較例の薄膜トランジスタと同程度に低く抑えられていることが分かった。
【００５７】
以上のように、本実施の形態では、半導体層４のうちソース電極６Ａ及びドレイン電極６Ｂと接続される（この例では直接接触する）コンタクト領域を、低抵抗の多結晶酸化物半導体領域４２Ａ、４２Ｂで構成し、かつ、チャネル領域を微結晶酸化物半導体領域４３で構成して抵抗を維持することにより、オフ電流の上昇を抑えつつ、移動度及びスイッチング動作を向上させることが可能となった。
【００５８】
次に、ゲート電極２、半導体層４の結晶質領域（すなわちレーザ照射領域）、及びエッチストッパ膜５の配置関係の変形例を説明する。
【００５９】
（変形例１）
図７は変形例１における薄膜トランジスタの模式的平面図である。変形例１では、結晶質領域（すなわちレーザ照射領域）がゲート領域からはみ出している。このような構成は、アモルファス酸化物半導体膜４０のアニール処理において、レーザ光の照射領域をゲート領域の外側まで拡大することにより形成される。
【００６０】
（変形例２）
図８は変形例２における薄膜トランジスタの模式的平面図である。変形例２では、結晶質領域（すなわちレーザ照射領域）がゲート領域からはみ出して形成され、かつ、エッチストッパ膜５がゲート領域からはみ出した部分を有する。このような構成は、エッチストッパ膜５のエッチングを行う際に、フォトマスクの範囲をゲート領域の外側まで拡大し、ゲート領域の外側部分を残すことによって形成される。また、アモルファス酸化物半導体膜４０のアニール処理において、レーザ光の照射領域をゲート領域の外側まで拡大することにより形成される。
【００６１】
（変形例３）
図９は変形例３における薄膜トランジスタの模式的平面図である。変形例３では、エッチストッパ膜５がゲート領域からはみ出した部分を有し、結晶質領域（すなわちレーザ照射領域）がゲート領域及びエッチストッパ膜５の外縁により画定される領域からはみ出している。このような構成は、エッチストッパ膜５のエッチングの際に、フォトマスクの範囲をゲート領域の外側まで拡大し、ゲート領域の外側部分を残すことによって形成される。また、アモルファス酸化物半導体膜４０のアニール処理において、レーザ光の照射領域をゲート領域及びエッチストッパ膜５の外縁により画定される領域の外側まで拡大することにより形成される。
【００６２】
（変形例４）
図１０は変形例４における薄膜トランジスタの模式的平面図である。変形例４では、結晶質領域（すなわちレーザ照射領域）がゲート領域からはみ出して形成され、エッチストッパ膜５がゲート領域及び結晶質領域（すなわちレーザ照射領域）からはみ出した部分を有する。このような構成は、エッチストッパ膜５のエッチングの際に、フォトマスクの範囲をゲート領域及び結晶質領域（すなわちレーザ照射領域）の外側まで拡大し、ゲート領域及び結晶質領域（すなわちレーザ照射領域）の外側部分を残すことによって形成される。また、アモルファス酸化物半導体膜４０のアニール処理において、レーザ光の照射領域をゲート領域の外側まで拡大することにより形成される。
【００６３】
（変形例５）
図１１は変形例５における薄膜トランジスタの模式的平面図である。変形例５では、アモルファス酸化物半導体膜４０のアニール処理において、結晶質領域（すなわちレーザ照射領域）がゲート領域からはみ出して形成され、エッチストッパ膜５がゲート領域の内側の領域に形成されていることを特徴とする。このよう構成は、エッチストッパ膜５のエッチングの際に、フォトマスクの範囲をゲート領域の内側に制限することによって形成される。また、アモルファス酸化物半導体膜４０のアニール処理において、レーザ光の照射領域をゲート領域の外側まで拡大することにより形成される。  
【００６４】
（実施の形態２）
実施の形態２では、本実施の形態に係る薄膜トランジスタを用いた表示装置の構成について説明する。
【００６５】
実施の形態１に係る薄膜トランジスタを液晶表示装置におけるスイッチング素子として用いる場合、ソース電極６Ａ及びドレイン電極６Ｂの上層には、パッシベーション膜８２、有機膜８３及び画素電極９が順次形成される（図１２を参照）。
【００６６】
図１２は実施の形態２に係る薄膜トランジスタの構成を説明する模式的断面図である。実施の形態２に係る薄膜トランジスタは、例えば、ゲート電極２、ゲート絶縁層３、半導体層４、エッチストッパ膜５、ソース電極６Ａ及びドレイン電極６Ｂ、並びにパッシベーション膜８２、有機膜８３及び画素電極９を備える。なお、ゲート電極２、ゲート絶縁層３、半導体層４、エッチストッパ膜５、ソース電極６Ａ及びドレイン電極６Ｂの構成は実施の形態１と同様である。
【００６７】
パッシベーション膜８２は、例えばＳｉＮ等を用いたＣＶＤ法により、ソース電極６Ａ及びドレイン電極６Ｂの上層に形成される。また、パッシベーション膜８２の上層には、アクリル系の樹脂等の有機膜８３が形成される。その後、フォトリソグラフィ、ドライエッチング、レジストの剥離、及び洗浄によりパターニングされてドレイン電極６Ｂに対するコンタクトホール８１が設けられる。また、有機膜８３の上層には、スパッタリング法によりＩＴＯ（Indium Tin Oxide）膜が形成され、パターニングすることにより画素電極９が形成される。なお有機膜８３の部分にはアクリル系の樹脂以外にＳＯＧ（Spin-on Glass）膜を用いても良い。
【００６８】
図１３は実施の形態２に係る表示装置の構成を説明するブロック図である。図１３に示す表示装置は、液晶表示装置の一例を示したものであり、例えば、液晶表示パネル１００、ゲートドライバ１０１、ソースドライバ１０２、電源回路１０３、画像メモリ１０４、及び制御回路１０５を備える。
【００６９】
制御回路１０５は、外部から入力される同期信号に同期して、ゲートドライバ１０１、ソースドライバ１０２、電源回路１０３、及び画像メモリ１０４をそれぞれ制御するための制御信号を出力する。
【００７０】
画像メモリ１０４は、表示対象の映像データを一時的に記憶し、制御回路１０５から入力されるメモリ制御信号に従い、映像データをソースドライバ１０２へ出力する。なお、画像メモリ１０４は、制御回路１０５に内蔵され、制御回路１０５の内部処理を経てソースドライバ１０２へ映像データを出力する構成であってもよい。
【００７１】
電源回路１０３は、制御回路１０５から入力される電源制御信号に基づき、ゲートドライバ１０１用の駆動電圧、及びソースドライバ１０２用の駆動電圧等を生成し、それぞれゲートドライバ１０１及びソースドライバ１０２へ供給する。
【００７２】
ゲートドライバ１０１は、制御回路１０５から入力されるゲートドライバ制御信号に基づき、液晶表示パネル１００にマトリクス状に配置されている各画素１０が備えるスイッチング素子１１（図１４を参照）をオン／オフするための走査信号を生成し、生成した走査信号をゲートドライバに接続された各ゲートラインへ順次印加する。
【００７３】
ソースドライバ１０２は、制御回路１０５から入力されるソースドライバ制御信号に基づき、画像メモリ１０４から入力される映像データに応じたデータ信号を生成し、生成したデータ信号をソースドライバ１０２のそれぞれに接続された各ソースラインへ順次印加する。ソースドライバ１０２よりソースラインを通じて供給されるデータ信号は、対応するスイッチング素子１１がオンである場合に、各画素１０に書き込まれる。
【００７４】
なお、本実施の形態では、ゲートドライバ１０１及びソースドライバ１０２を液晶表示パネル１００の外部に設けた構成について説明したが、液晶表示パネル１００の周縁にゲートドライバ１０１及びソースドライバ１０２を実装する構成としてもよい。
【００７５】
図１４は各画素１０の構成例を説明する回路図である。各画素１０は、スイッチング素子１１と、表示素子１２とを備える。スイッチング素子１１は、例えば実施の形態１に示す薄膜トランジスタであり、そのソース電極６Ａはソースラインに接続され、ドレイン電極６Ｂは画素電極９に接続されている。また、スイッチング素子１１のゲート電極２はゲートラインに接続されている。スイッチング素子１１は、ゲートラインに供給される走査信号に応じてオン／オフの状態が切り替わり、画素電極９をソースラインから電気的に切り離したり、画素電極９をソースラインに電気的に接続したりすることが可能である。
【００７６】
液晶表示パネル１００は、画素電極９に対向した対向電極を備える。画素電極９と対向電極との間には液晶物質が封入され、これにより液晶容量Ｃ１が形成されている。対向電極は、図に示していない共通電圧発生回路に接続されており、この共通電圧発生回路によって共通電圧Ｖｃｏｍが印加されることにより、例えば固定電位に維持される。
【００７７】
各画素１０は、液晶容量Ｃ１に対して並列に接続された保持容量Ｃ２を備え、画素電極９に電圧が印加される際に、この保持容量Ｃ２に対しても電荷がチャージされるように構成されている。このため、ソースラインを通じてデータ電圧が印加されていない期間であっても、保持容量Ｃ２が保持している電位によって画素１０の電圧値を保持することが可能である。
【００７８】
液晶表示装置の制御回路１０５は、ゲートドライバ１０１及びソースドライバ１０２等を通じて、画素電極９と対向電極との間に印加される電圧の大きさを制御して、各画素１０における液晶物質の透過率を制御することにより、液晶物質を透過する光の光量を調整して映像表示を行う。
【００７９】
各画素１０が備えるスイッチング素子１１として、実施の形態１に示す薄膜トランジスタを採用することにより、低消費電力を実現することができる。実施の形態１に示す薄膜トランジスタを採用することにより、薄膜トランジスタ間の特性のばらつきを抑えることができるので、液晶表示パネル１００における表示品質を良好に保つことができる。
【００８０】
なお、実施の形態２では、表示装置の一例として液晶表示装置を示したが、有機ＥＬ表示装置に用いられる画素選択用のスイッチング素子、又は画素駆動用のスイッチング素子として実施の形態１に示す薄膜トランジスタを採用した構成としてもよい。
【００８１】
今回開示された実施の形態は、全ての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上述した意味ではなく、請求の範囲によって示され、請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。
【００８２】
以上の実施の形態に関し、更に以下の付記を開示する。
【００８３】
本発明の一態様に係る薄膜トランジスタは、基板上に形成されたゲート電極と、該ゲート電極を覆うように形成されたゲート絶縁層と、該ゲート絶縁層上に形成された半導体層と、前記ゲート電極の上方に位置し、前記半導体層の一部の領域を覆うエッチストッパ膜とを備え、前記半導体層はインジウム、ガリウム及び亜鉛酸化物の化合物を含む酸化物半導体層であり、前記エッチストッパ層により覆われた前記一部の領域における前記酸化物半導体層の結晶性は、前記一部の領域を挟んで両側に位置する２つの領域における前記酸化物半導体層の結晶性と異なり、前記酸化物半導体層上で離隔して設けられ、少なくとも一部が前記２つの領域の一方の上方に位置するソース電極と、少なくとも一部が前記２つの領域の他方の上方に位置するドレイン電極とを備える。
【００８４】
本発明の一態様に係る薄膜トランジスタは、前記一部の領域における前記酸化物半導体層は微結晶酸化物半導体層であり、前記２つの領域における前記酸化物半導体層は多結晶酸化物半導体層である。
【００８５】
本発明の一態様に係る薄膜トランジスタは、前記微結晶酸化物半導体層及び前記多結晶酸化物半導体層と同一の層内にアモルファス酸化物半導体層を備える。
【００８６】
本発明の一態様に係る表示装置は、複数の表示素子と、表示すべき表示素子を選択又は駆動する前記薄膜トランジスタとを備える。
【００８７】
本発明の一態様に係る薄膜トランジスタの製造方法は、基板上にゲート電極を形成し、該ゲート電極を覆うようにゲート絶縁層を形成し、該ゲート絶縁層上にインジウム、ガリウム及び亜鉛酸化物の化合物を含む酸化物半導体を形成し、照射すべきエネルギビームに対する前記酸化物半導体層の吸収率が極小値又は極大値を含む所定範囲内の値となるように設定された膜厚を有するエッチストッパ層を前記酸化物半導体層上に形成し、前記酸化物半導体層が前記エッチストッパ膜により覆われていない２つの領域を有するように、前記エッチストッパ膜の一部を除去し、前記エッチストッパ膜の上方から前記エネルギビームを照射して、前記エッチストッパ膜により覆われた領域における酸化物半導体層の結晶性と、前記エッチストッパ膜により覆われていない前記２つの領域における酸化物半導体層の結晶性とを異ならせ、少なくとも一部が前記２つの領域の一方の上方に位置するソース電極と、少なくとも一部が前記２つの領域の他方の上方に位置するドレイン電極とを前記半導体層上に離隔して形成する。
【００８８】
図１５を参照して、本発明の一態様の薄膜トランジスタの構成をさらに説明する。
薄膜トランジスタは、基板１と、基板１に支持されたゲート電極２と、ゲート電極を覆うゲート絶縁層３と、ゲート絶縁層３上に設けられた、結晶質領域Ｒｃを有する半導体層(酸化物半導体層)４と、半導体層４の一部上に配置された保護絶縁層（エッチストッパ層ともいう）５と、ソース電極６Ａおよびドレイン電極６Ｂとを備える。
【００８９】
なお、本明細書では、「結晶質領域Ｒｃ」は、結晶質酸化物半導体（多結晶酸化物半導体、微結晶酸化物半導体、単結晶酸化物半導体、あるいは、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体を含む）を主として含む領域である。
【００９０】
結晶質領域Ｒｃは、第１領域４ｓと、第２領域４ｄと、第１領域４ｓおよび第２領域４ｄの間に位置するチャネル領域４ｃとを含む。第１領域４ｓは、ソース電極６Ａと電気的に接続される領域（ソースコンタクト領域）である。第２領域４ｄは、ドレイン電極６Ｂと電気的に接続される領域（ドレインコンタクト領域）である。本実施形態では、チャネル領域４ｃ、第１領域４ｓおよび第２領域４ｄは、ゲート絶縁層３を介してゲート電極２と重なっている。第１領域４ｓはソース電極６Ａと直接接していてもよい。同様に、第２領域４ｄは、ドレイン電極６Ｂと直接接していてもよい。
【００９１】
保護絶縁層５は、半導体層４上に、チャネル領域４ｃを覆い、かつ、第１領域４ｓおよび第２領域４ｄを露出するように配置されている。保護絶縁層５は、チャネル領域４ｃの上面と接していてもよい。図示する例では、保護絶縁層５は島状である。なお、保護絶縁層５は、半導体層４全体を覆うように形成され、かつ、半導体層４の第１領域４ｓを露出する開口部と、第２領域４ｄを露出する開口部とを有していてもよい。
【００９２】
保護絶縁層５は、導電膜をパターニングしてソース電極６Ａとドレイン電極６Ｂとを形成する工程（ソース・ドレイン分離工程）において、チャネル領域４ｃを保護するエッチストッパ層として機能する。すなわち、保護絶縁層５は、上記導電膜よりも下層に（つまり、半導体層４を形成した後、ソースおよびドレイン電極用の導電膜を形成する前に）形成されている。このため、保護絶縁層５の一部は、半導体層４とソース電極６Ａとの間に位置し、保護絶縁層５の他の一部は、半導体層４とドレイン電極６Ｂとの間に位置している。
【００９３】
本実施形態では、結晶質領域Ｒｃにおけるチャネル領域４ｃの結晶性は、第１領域４ｓおよび第２領域４ｄの結晶性よりも低い。このような結晶構造は、前述したように、アモルファス酸化物半導体膜の一部上に保護絶縁層５を形成した後、保護絶縁層５の上方からレーザ光を照射する結晶化工程を行い、半導体膜のうち保護絶縁層５で覆われた部分によるレーザ光の吸収率（すなわち、保護絶縁層５を有する積層構造によるレーザ光の反射率）を制御することによって製造され得る。
【００９４】
一例として、チャネル領域４ｃの平均結晶粒径は、第１領域４ｓおよび第２領域４ｄの平均結晶粒径よりも小さくてもよい。あるいは、ラマン分光法を用いて測定したチャネル領域４ｃの結晶化率が、第１領域４ｓおよび第２領域４ｄの結晶化率よりも小さくてもよい。つまり、チャネル領域４ｃに含まれるアモルファス層の体積率は、第１領域４ｓおよび第２領域４ｄに含まれるアモルファス層の体積率よりも大きくてもよい。
【００９５】
チャネル領域４ｃ、第１領域４ｓおよび第２領域４ｄは、いずれも、微結晶酸化物半導体を含んでもよい。または、チャネル領域４ｃは微結晶酸化物半導体を含み、第１領域４ｓおよび第２領域４ｄは多結晶酸化物半導体または多結晶酸化物導体を含んでもよい。あるいは、チャネル領域４ｃは多結晶酸化物半導体を含み、第１領域４ｓおよび第２領域４ｄは、多結晶酸化物半導体または多結晶酸化物導体を含んでもよい。
【００９６】
半導体層４は、結晶質領域Ｒｃに加えて、非晶質領域Ｒａをさらに含んでもよい。例えば、アモルファス酸化物半導体膜の一部のみにレーザ光を照射して結晶化させると、レーザ光で照射された領域が結晶質領域Ｒｃとなり、レーザ光で照射されなかった領域が非晶質領域Ｒａとして残る。このような結晶化方法について、例えば、国際公開第２０１１／０５５６１８号、国際公開第２０１１／１３２５５９号、国際公開第２０１６／１５７３５１号、国際公開第２０１６／１７０５７１号の開示内容の全てを本願明細書に援用する。
【００９７】
結晶質領域Ｒｃの比抵抗は、非晶質領域Ｒａの比抵抗よりも低くてもよい。また、第１領域４ｓおよび第２領域４ｄの比抵抗は、チャネル領域４ｃの比抵抗よりも低くてもよい。
【００９８】
半導体層４は、インジウム、ガリウムおよび亜鉛を含んでもよい。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含んでもよい。半導体層４に含まれる酸化物半導体の種類および組成は、特に限定しない。酸化物半導体は、インジウム、ガリウム、亜鉛、錫、アルミニウム、シリコン、ゲルマニウム、チタン、モリブデン、ボロン、マンガン等の元素の少なくとも１つを含む酸化物であってもよい。例えば、Ｉｎ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体などの公知の酸化物半導体を用いることが可能である。酸化物半導体の材料、構造、成膜方法などは、例えば特許第６２７５２９４号明細書に記載されている。参考のために、特許第６２７５２９４号明細書の開示内容の全てを本明細書に援用する。
【００９９】
本実施形態の薄膜トランジスタは、例えば以下のようにして製造され得る。
まず、基板１上に、ゲート電極２と、ゲート電極２を覆うゲート絶縁層３とを形成する。次いで、ゲート絶縁層３上に、アモルファス酸化物半導体からなる半導体膜４０を形成する。続いて、半導体膜４０上に、保護絶縁層となる絶縁膜を形成し、絶縁膜のパターニングを行うことにより、半導体膜４０のうちチャネル領域となる部分を覆う保護絶縁層５を得る（図３（ｂ）参照）。
【０１００】
この後、保護絶縁層５の上方から半導体膜４０にレーザ光を照射することによって、基板１の法線方向から見たときにゲート電極２と重なる領域において、半導体膜４０のうち保護絶縁層５で覆われた部分の結晶性が保護絶縁層５で覆われていない部分の結晶性よりも低くなるように、結晶化させる。これにより、レーザで照射された領域が結晶化され、結晶質領域Ｒｃを有する半導体層４が得られる。
【０１０１】
続いて、結晶質領域Ｒｃのうち保護絶縁層５で覆われていない部分の一部（ここでは第１領域４ｓ）に電気的に接続するソース電極６Ａと、結晶質領域Ｒｃのうち保護絶縁層５で覆われていない部分の他の一部（ここでは第２領域４ｄ）に電気的に接続するドレイン電極６Ｂとを形成する。このようにして、薄膜トランジスタが製造される。
【０１０２】
本実施形態によると、薄膜トランジスタの半導体層（活性層）４のうちソース電極６Ａとドレイン電極６Ｂとの間を流れる電流の経路となる部分（第１領域４ｓ、第２領域４ｄおよびチャネル領域４ｃ）が結晶質酸化物半導体で構成されるので、アモルファス酸化物半導体を用いたＴＦＴよりも、チャネル移動度を向上できる。また、チャネル領域４ｃの結晶性を第１領域４ｓおよび第２領域４ｄよりも低くすることで、チャネル領域４ｃの電気抵抗の低下によるオフ電流の増大を抑制しつつ、移動度を改善することが可能になる。従って、所望のオフ特性を確保しつつ、オン特性を高めることが可能になる。
【０１０３】
また、上述した方法で薄膜トランジスタを製造すると、保護絶縁膜をパターニングして保護絶縁層５を形成した後で、パターニングされた保護絶縁層５の上方から半導体膜４０にレーザ光を照射し、レーザアニールを行う。このため、半導体膜４０のうち保護絶縁層５で覆われている部分と覆われていない部分とで、結晶性を異ならせることが可能である。つまり、保護絶縁層５を利用することで、照射条件の異なる複数回のレーザアニールを行わなくても、結晶性の異なる領域を作り分けることができる。
【０１０４】
上記の結晶化工程において、保護絶縁層５の上方から半導体膜４０にレーザ光を照射することによって、基板１の法線方向から見たときにゲート電極２と重なる領域において、半導体膜４０のうち保護絶縁層５で覆われていない部分を結晶化させ、保護絶縁層５で覆われた部分を非晶質のまま残してもよい。この結果、チャネル領域４ｃは非晶質領域となり、第１領域４ｓおよび第２領域４ｄは多結晶領域または微結晶領域となる。これにより、オフ電流を増大させることなく、オン抵抗を低減できる。
【０１０５】
あるいは、上記の結晶化工程で、チャネル領域４ｃの結晶性が第１領域４ｓおよび第２領域４ｄよりも高くなるように結晶化させてもよい。このような構成は、例えば、保護絶縁層５の厚さを、アモルファス酸化物半導体膜４０におけるレーザ光吸収率が、極大値又は極大値近傍の値（極大値を含む所定範囲内の値）となるような厚さ（図５に示す例では、厚さ：８５〜１３５ｎｍ）に設定して、保護絶縁層５の上方からレーザアニールを行うことで得られる。この場合、例えば、チャネル領域４ｃは多結晶領域となり、第１領域４ｓおよび第２領域４ｄは微結晶領域となる。これにより、半導体層（活性層）４のうちソース電極６Ａとドレイン電極６Ｂとの間を流れる電流の経路となる部分を結晶化してチャネル移動度を高めつつ、電流経路となる部分の結晶性を部分的に低く（ここでは第１領域４ｓおよび第２領域４ｄの結晶性を低く）することで、オフ電流の増大を抑制できる。
【０１０６】
基板１の法線方向から見たときの、ゲート電極２、保護絶縁層５および結晶質領域Ｒｃ(レーザ光で照射された領域)の配置関係は、図１、図７〜図１１に示す例に限定されない。図１６は薄膜トランジスタのさらに他の例を示す平面図である。例えば、図１６（ａ）〜図１６（ｆ）に例示するような配置も可能である。いずれの配置例でも、保護絶縁層５は、ゲート電極２の一部のみと重なるように配置される。また、結晶質領域Ｒｃは、ゲート電極２と少なくとも部分的に重なるように配置される。結晶質領域Ｒｃは、ゲート電極２および保護絶縁層５の両方と重なる部分と、ゲート電極２と重なり、保護絶縁層５と重ならない部分とを含む。
【０１０７】
例えば、保護絶縁層５は、基板１の法線方向から見たとき、薄膜トランジスタのチャネル幅方向に結晶質領域Ｒｃを横切って延びていてもよい。あるいは、保護絶縁層５は島状であり、基板１の法線方向から見たとき、結晶質領域Ｒｃの内部に位置していてもよい。結晶質領域Ｒｃは、基板１の法線方向から見たとき、ゲート電極２の内部に位置してもよい。あるいは、結晶質領域Ｒｃの一部はゲート電極２と重なっていなくてもよい。例えば、アモルファス酸化物半導体からなる半導体膜全面に亘って走査するレーザアニール方法により、半導体膜全体を結晶化させてもよい。
【符号の説明】
【０１０８】
１  基板
２  ゲート電極
３  ゲート絶縁層
４  半導体層
４ｃ  チャネル領域
４ｓ  第１領域
４ｄ  第２領域
４０  アモルファス酸化物半導体膜
４１  アモルファス酸化物半導体領域
４２Ａ、４２Ｂ  多結晶酸化物半導体領域
４３  微結晶酸化物半導体領域
５  エッチストッパ膜
６Ａ  ソース電極
６Ｂ  ドレイン電極
８２  パッシベーション膜
８３  有機膜
８１  コンタクトホール
９  画素電極
１０  画素
１１  スイッチング素子
１２  表示素子
１００  液晶表示パネル
１０１  ゲートドライバ
１０２  ソースドライバ
１０３  電源回路
１０４  画素メモリ
１０５  制御回路
Ｃ１  液晶容量
Ｃ２  保持容量
Ｒｃ  結晶質領域
Ｒａ  非晶質領域
【図１】
2020004861.tif 000003
【図２】
2020004861.tif 000004
【図３】
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【図４】
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【図５】
2020004861.tif 000007
【図６】
2020004861.tif 000008
【図７】
2020004861.tif 000009
【図８】
2020004861.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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