(57)【要約】【課題】高速且つ正確に読み出し動作を行なうことが可能な半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、メモリセルアレイを含む第１プレーンと、メモリセルアレイを含む第２プレーンと、第１及び第２プレーンに対して非同期にリード動作を実行可能なシーケンサモジュールと、リード動作の条件に関する条件値を記憶する第１レジスタと、を備え、シーケンサモジュールは、第１条件値を、第１レジスタの第１アドレスに記憶する第１命令を受ける場合、第１アドレスが割り当てられたプレーンを特定し、第１アドレスにより第１プレーンが特定される場合、第１プレーンが命令受付可能な状態か否かを判定し、第１プレーンが命令受付可能な状態であると判定する場合、第１条件値を、第１レジスタの第１アドレスに記憶する。【選択図】図７
2020004465.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイを含む第１プレーンと、
メモリセルアレイを含む第２プレーンと、
前記第１及び第２プレーンを非同期に動作させるシーケンサモジュールと、
前記動作の条件に関する条件値を記憶する第１レジスタと、
を備え、
前記シーケンサモジュールは、
第１条件値を前記第１レジスタの第１アドレスに記憶する第１命令を受ける場合、
前記第１アドレスが割り当てられたプレーンを特定し、
前記第１アドレスにより前記第１プレーンが特定される場合、前記第１プレーンが命令受付可能な状態か否かを判定し、
前記第１プレーンが命令受付可能な状態であると判定する場合、
前記第１条件値を、前記第１レジスタの前記第１アドレスに記憶する
半導体記憶装置。
【請求項２】
前記シーケンサモジュールは、
前記第１レジスタに、前記第１条件値が記憶され、且つ前記第１プレーンに対する第１読み出し動作に関する第２命令を受ける場合、
前記第１プレーンが命令受付可能な状態か否かを判定し、
前記第１プレーンが命令受付可能な状態であると判定する場合、
前記第１条件値に基づいて前記第１読み出し動作を実行する
請求項１記載の半導体記憶装置。
【請求項３】
前記シーケンサモジュールは、
前記第２命令を受ける場合において、
前記第２プレーンが命令受付不可能な状態である場合でも、
前記第１条件値に基づいて前記第１読み出し動作を実行する
請求項２に記載の半導体記憶装置。
【請求項４】
前記シーケンサモジュールは、
前記第１命令を受ける場合において、
前記第２プレーンが命令受付不可能な状態である場合でも、
前記第１条件値を、前記第１レジスタの前記第１アドレスに記憶する
請求項１乃至３の何れか一項に記載の半導体記憶装置。
【請求項５】
前記シーケンサモジュールは、
第２条件値を、前記第１レジスタの第２アドレスに記憶する第３命令を受ける場合、
前記第２アドレスが割り当てられたプレーンを特定し、
前記第２アドレスにより前記第１プレーンが特定される場合、前記第１プレーンが命令受付可能な状態か否かを判定し、
前記第１プレーンが命令受付不可能な状態であると判定する場合、
前記第２条件値を、前記第１レジスタの前記第２アドレスに記憶しない
請求項１乃至４の何れか一項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−１０９８２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高速且つ正確に読み出し動作を行なうことが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、メモリセルアレイを含む第１プレーンと、メモリセルアレイを含む第２プレーンと、前記第１及び第２プレーンを非同期に動作させるシーケンサモジュールと、前記動作の条件に関する条件値を記憶する第１レジスタと、を備え、前記シーケンサモジュールは、第１条件値を前記第１レジスタの第１アドレスに記憶する第１命令を受ける場合、前記第１アドレスが割り当てられたプレーンを特定し、前記第１アドレスにより前記第１プレーンが特定される場合、前記第１プレーンが命令受付可能な状態か否かを判定し、前記第１プレーンが命令受付可能な状態であると判定する場合、前記第１条件値を、前記第１レジスタの前記第１アドレスに記憶する。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施形態に係るメモリシステムのブロック図である。
【図２】図２は、実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。
【図３】図３は、メモリセルの閾値分布である。
【図４】図４は、実施形態に係る半導体記憶装置のブロック図。
【図５】図５は、実施形態に係る半導体記憶装置のデータの読み出し動作を示すフローチャートである。
【図６】図６は、メモリセルの閾値分布である。
【図７】図７は、本実施形態に係る半導体記憶装置のセットフィーチャ動作のおおまかな流れを示すフローチャートである。
【図８】図８は、セットフィーチャ動作を説明するための、周辺回路の一部、及びプレーンを示したブロック図である。
【図９】図９は、実施形態に係る半導体記憶装置のデータの読み出し動作のコマンドシーケンスである。
【図１０】図１０は、実施形態に係る半導体記憶装置のデータの読み出し動作のコマンドシーケンスである。
【図１１】図１１は、実施形態に係る半導体記憶装置のデータの読み出し動作のコマンドシーケンスである。
【図１２】図１２は、実施形態に係る半導体記憶装置のデータの読み出し動作のコマンドシーケンスである。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。参照される図面は模式的なものである。以下の説明において、同一の機能及び構成を有する要素については、共通する参照符号を付す。参照符号を構成する数字の後のアルファベットは、同じ数字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために用いられている。同じ数字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は数字のみを含んだ参照符号により参照される。
【０００８】
［１］実施形態
以下に、実施形態に係る半導体記憶装置及びメモリシステムについて説明する。
【０００９】
［１−１］構成
［１−１−１］メモリシステム１の構成
まず、図１を用いてメモリシステムの構成について説明する。図１にはメモリシステムのブロック図が示されている。図１に示すようにメモリシステム１は、半導体記憶装置１０、及びメモリコントローラ２０を備えている。
【００１０】
半導体記憶装置１０は、データを不揮発に記憶するＮＡＮＤ型フラッシュメモリである。また半導体記憶装置１０は、各々がデータを保持する領域であるメモリセルアレイを含み、且つ独立して制御することが可能な複数のプレーンを備えている。半導体記憶装置１０の詳細な構成については後述する。
【００１１】
コントローラ２０は、外部の図示せぬホスト機器からの命令に応答して、半導体記憶装置１０に対して読み出し、書き込み、及び消去等を命令する。またコントローラ２０は、半導体記憶装置１０におけるメモリ空間を管理する。
【００１２】
図１に示すようにコントローラ２０は、プロセッサ（ＣＰＵ）２１、内蔵メモリ（ＲＡＭ）２２、ＥＣＣ回路２３、ＮＡＮＤインターフェイス回路２４、バッファメモリ２５、及びホストインターフェイス回路２６を備えている。
【００１３】
プロセッサ２１は、コントローラ２０全体の動作を制御する。例えばプロセッサ２１は、ホスト機器から受信した書き込み命令に応答して、ＮＡＮＤインターフェイスに基づく読み出し命令を発行する。この動作は、書き込み及び消去の場合についても同様である。
【００１４】
内蔵メモリ２２は、例えばＤＲＡＭ等の半導体メモリであり、プロセッサ２１の作業領域として使用される。内蔵メモリ２２は、半導体記憶装置１０を管理するためのファームウェアや、各種の管理テーブル等を保持する。
【００１５】
ＥＣＣ回路２３は、データのエラー訂正（ＥＣＣ：Error Checking and Correcting）処理を行う。具体的には、ＥＣＣ回路２３は、データの書き込み時に書き込みデータに基づいてパリティを生成する。そしてＥＣＣ回路２３は、データの読み出し時にパリティからシンドロームを生成してエラーを検出し、検出したエラーを訂正する。
【００１６】
ＮＡＮＤインターフェイス回路２４は、半導体記憶装置１０と接続され、半導体記憶装置１０との通信を司る。例えばＮＡＮＤインターフェイス回路２４は、半導体記憶装置１との間で入出力信号Ｉ／Ｏを送信及び受信する。またＮＡＮＤインターフェイス回路２４は、半導体記憶装置１０に対する各種制御信号を送信し、半導体記憶装置１０からレディビジー信号ＲＢを受信する。信号ＲＢは、半導体記憶装置１０がレディ状態であるか、ビジー状態であるかをコントローラ２０に通知する信号である。レディ状態は半導体記憶装置１０がコントローラ２０からコマンド（命令）を受付可能な状態であることを示し、ビジー状態は半導体記憶装置１０がコマンド（命令）を受付不可能な状態であることを示している。例えば信号ＲＢは、半導体記憶装置１０の動作中に“Ｌ”レベルとされ、動作が完了すると“Ｈ”レベルとされる。
【００１７】
バッファメモリ２５は、コントローラ２０が半導体記憶装置１０及びホスト機器から受信したデータ等を一時的に保持する。
【００１８】
ホストインターフェイス回路２６は、図示せぬホストバスを介してホスト機器と接続され、ホスト機器との通信を司る。例えばホストインターフェイス回路２６は、ホスト機器から受信した命令及びデータをそれぞれ、プロセッサ２１及びバッファメモリ２５に転送する。
【００１９】
［１−１−２］半導体記憶装置１０の構成
次に、引き続き図１を用いて半導体記憶装置１０の詳細な構成ついて説明する。図１に示すように半導体記憶装置１０は、プレーン＜０＞（ＰＢ０とも表記）及びプレーン＜１＞（ＰＢ１とも表記）、並びに周辺回路１４を備えている。プレーン＜０＞及び＜１＞はそれぞれ、メモリセルアレイ１１Ａ及び１１Ｂ、センスアンプモジュール１２Ａ及び１２Ｂ、ロウデコーダ１３Ａ及び１３Ｂを備えている。
【００２０】
メモリセルアレイ１１Ａ及び１１Ｂは、各々がビット線及びワード線に関連付けられた複数の不揮発性メモリセルを含む。メモリセルアレイ１１の詳細な構成については後述する。
【００２１】
センスアンプモジュール１２Ａ及び１２Ｂはそれぞれ、メモリセルアレイ１１Ａ及び１１Ｂに対応して設けられている。センスアンプモジュール１２は、メモリセルアレイ１１からデータを読み出し、読み出したデータをコントローラ２０に出力する。またセンスアンプモジュール１２は、コントローラ２０から受け取った書き込みデータを、メモリセルアレイ１１に転送する。尚、センスアンプモジュール１２は図示せぬキャッシュ回路を備え、このキャッシュ回路が周辺回路１４とのデータの受け渡しに使用される。
【００２２】
ロウデコーダ１３Ａ及び１３Ｂはそれぞれ、メモリセルアレイ１１Ａ及び１１Ｂに対応して設けられている。ロウデコーダ１３は、読み出し動作及び書き込み動作を行う対象のメモリセルに対応するワード線を選択する。そしてロウデコーダ１３は、選択したワード線とそれ以外の非選択のワード線にそれぞれ所望の電圧を印加する。
【００２３】
以上で説明したプレーンは、独立して読み出し動作、書き込み動作、及び消去動作を実行することが可能な単位となる。具体的には、半導体記憶装置１０は、２つのプレーンのうち一方のプレーンに対してのみ読み出し動作、書き込み動作、又は消去動作を実行することが可能であり、一方のプレーンに対して読み出し動作、書き込み動作、又は消去動作を実行している間に他方のプレーンに対する読み出し動作を実行することも可能である。つまりプレーンは、読み出し動作、書き込み動作、及び消去動作の対象となる最小単位であり、これらの動作はプレーン毎に行われても良いし、複数のプレーンに対して平行して行われても良い。尚、プレーンの構成は上記に限定されず、各々が少なくともメモリセルアレイ１１を備えていれば良い。
【００２４】
［１−１−２−１］メモリセルアレイ１１の構成
次に、図２を用いてメモリセルアレイ１１の構成について説明する。図２にはメモリセルアレイ１１の回路図が示されている。図２に示すようにメモリセルアレイ１１は、ブロックＢＬＫ０〜ＢＬＫ（ｎ−１）（（ｎ−１）は１以上の自然数）を備えている。
【００２５】
ブロックＢＬＫは、複数の不揮発性メモリセルの集合であり、例えばデータの消去単位となる。また各ブロックＢＬＫは、複数のＮＡＮＤストリングＮＳを備えている。
【００２６】
各ＮＡＮＤストリングＮＳは、ビット線ＢＬ０〜ＢＬ（ｍ−１）（（ｍ−１）は１以上の自然数）に対応して設けられ、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）、及び選択トランジスタＳＴ１、ＳＴ２を含んでいる。尚、１つのＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴの個数はこれに限定されず、任意の数にすることが出来る。
【００２７】
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を備え、データを不揮発に保持する。またメモリセルトランジスタＭＴは、ＭＬＣ（Multi-Level Cell）方式を適用することにより複数ビットのデータを記憶することが出来る。尚、メモリセルトランジスタＭＴが記憶するデータのビット数はこれに限定されず、例えばメモリセルに１ビットのデータを記憶するＳＬＣ（Single-Level Cell）方式を適用しても良い。
【００２８】
同一のＮＡＮＤストリングＮＳにおけるメモリセルトランジスタＭＴ０〜ＭＴ７は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。同一のブロックＢＬＫにおいて、選択トランジスタＳＴ１及びＳＴ２のゲートはそれぞれセレクトゲート線ＳＧＤ及びＳＧＳに共通接続され、メモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれワード線ＷＬ０〜ＷＬ７に共通接続されている。
【００２９】
メモリセルアレイ１１内においてビット線ＢＬは、複数のブロックＢＬＫ間で同一列にあるＮＡＮＤストリングＮＳに共通接続されている。具体的には、同一列にあるＮＡＮＤストリングＮＳにおける選択トランジスタＳＴ１のドレインが、対応するビット線ＢＬに共通接続されている。また、メモリセルアレイ１１内において各ブロックＢＬＫに含まれる複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続されている。
【００３０】
以上の構成において、共通のワード線ＷＬに接続された複数のメモリセルが保持する１ビットデータの集合を「ページ」と呼ぶ。従って、例えばメモリセルに２ビットのデータを記憶するＭＬＣ方式を適用する場合、１本のワード線ＷＬに接続された複数のメモリセルの集合には２ページ分のデータが記憶される。データの読み出し動作は、ページ毎に行われる。書き込み動作は、ページ毎に行っても良いし、ワード線ＷＬ毎に行っても良い。
【００３１】
図３は、実施形態に係るメモリセルのデータと閾値電圧分布との関係の例を示している。図３では一例として４値のＮＡＮＤメモリに関して説明する。４値のＮＡＮＤメモリは、１つのメモリセルにおける閾値電圧が、４つの閾値電圧のいずれかを持ち得るように構成されている。４つの閾値電圧（ＥＲ、Ａ、Ｂ、及びＣ）に割り当てられたデータは、例えばデータ“１１”、“０１”、“００”、“１０”である。実際には、メモリセル相互間の特性のばらつきに起因して、同じ閾値電圧を有する複数のメモリセルＭＣであっても、閾値がばらつき、図３に示されるように一定の分布を有する。
【００３２】
電圧ＶＡ、ＶＢ、ＶＣは、４値データ読み出しの際に選択ワード線に印加される電圧である。電圧Ｖｒｅａｄは、データ読み出しの際に、ＮＡＮＤセル中の非選択メモリセルに対し印加され、その保持データに拘わらず非選択メモリセルを導通させるための読み出し電圧である。上述の各電圧の大小関係は、ＶＡ＜ＶＢ＜ＶＣ＜Ｖｒｅａｄである。
【００３３】
なお、図３に示される閾値電圧分布はあくまで一例であって、実施形態はこれに限定されない。
【００３４】
［１−１−２−２］周辺回路１４の構成
次に、図４を用いてプレーン＜０＞及びプレーン＜１＞を制御する周辺回路１４の詳細な構成について説明する。図４は半導体記憶装置１０のブロック図であり、各プレーンを制御する周辺回路１４の構成と、半導体記憶装置１０及びコントローラ２０間で送受信される信号の一例が示されている。
【００３５】
図４に示すように周辺回路１４は、ロジック制御回路３０、入出力回路３１、レジスタ３２、シーケンサモジュール３３、レディビジー制御回路３４、及び電圧生成回路３５を含んでいる。
【００３６】
ロジック制御回路３０は、コントローラ２０から各種制御信号を受信し、入出力回路３１及びシーケンサモジュール３３に転送する。この制御信号としては、例えばチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、及びライトプロテクト信号／ＷＰが使用される。信号／ＣＥは、半導体記憶装置１０をイネーブルにするための信号である。信号ＣＬＥは、アサートされている信号ＣＬＥと並行して半導体記憶装置１０に入力される信号がコマンドＣＭＤであることを入出力回路３１に通知する信号である。信号ＡＬＥは、アサートされている信号ＡＬＥと並行して半導体記憶装置１０に入力される信号がアドレス情報ＡＤＤであることを入出力回路３１に通知する信号である。信号／ＷＥ及び／ＲＥはそれぞれ、例えば入出力信号Ｉ／Ｏの入力及び出力を入出力回路３１に指示する信号である。信号/ＷＰは、例えば電源のオンオフ時に半導体記憶装置１０を保護状態するための信号である。
【００３７】
入出力回路３１は、コントローラ２０との間で例えば８ビット幅の入出力信号Ｉ／Ｏ（Ｉ／Ｏ１〜Ｉ／Ｏ８）を送信及び受信する。入出力回路３１がコントローラ２０に送信する入出力信号Ｉ／Ｏとしては、例えばステータス情報ＳＴＳ、及び読み出しデータＤＡＴが挙げられる。一方で、入出力回路３１がコントローラ２０から受信する入出力信号Ｉ／Ｏとしては、例えばコマンドＣＭＤ、アドレス情報ＡＤＤ、及び書き込みデータＤＡＴが挙げられる。また入出力回路３１は、例えばコントローラ２０から受信した書き込みデータＤＡＴをセンスアンプモジュール１２に転送し、センスアンプモジュール１２から転送された読み出しデータＤＡＴをコントローラ２０に送信する。
【００３８】
また、入出力回路３１は、フィーチャレジスタ３１０を備える。フィーチャレジスタ３１０は、外部用フィーチャレジスタ３１０Ａと、内部用フィーチャレジスタ３１０Ｂと、を備えている。外部用フィーチャレジスタ３１０Ａは、各種データ（半導体記憶装置の動作条件に関する条件値）を記憶可能なテーブルを備えており、例えばセットフィーチャー（set feature）と呼ばれるパラメータ書き込み命令により書き換えることが可能である。内部用フィーチャレジスタ３１０Ｂは、例えばシーケンサモジュール３３の命令に基づき、外部用フィーチャレジスタ３１０Ａに記憶された各種データが転送され、テーブルに各種データを記憶する。このテーブルの一例としては、読み出し動作時にワード線に印加する電圧に関連するテーブル等であり、シーケンサモジュール３３はこのテーブルを参照して読み出し動作時の電圧を設定できる。また、外部用フィーチャレジスタ３１０Ａは、プレーン＜０＞に関するデータを記憶する第１領域３１０Ａ１と、プレーン＜１＞に関するデータを記憶する第２領域３１０Ａ２とを含み、それらの領域は、フィーチャアドレスで区別できる。同様に、内部用フィーチャレジスタ３１０Ｂは、プレーン＜０＞に関するデータを記憶する第１領域３１０Ｂ１と、プレーン＜１＞に関するデータを記憶する第２領域３１０Ｂ２とを含み、それらの領域は、フィーチャアドレスで区別できる。
【００３９】
レジスタ３２は、第１ステータスレジスタ３２０Ａ、第２ステータスレジスタ３２０Ｂ、第１アドレスレジスタ３２１Ａ、第２アドレスレジスタ３２１Ｂ、第１コマンドレジスタ３２２Ａ、及び第２コマンドレジスタ３２２Ｂを含む。なお、第１ステータスレジスタ３２０Ａ、及び第２ステータスレジスタ３２０Ｂを区別しない場合にはステータスレジスタ３２０と称す。また、第１アドレスレジスタ３２１Ａ、及び第２アドレスレジスタ３２１Ｂを区別しない場合には、アドレスレジスタ３２１と称す。また、第１コマンドレジスタ３２２Ａ、及び第２コマンドレジスタ３２２Ｂを区別しない場合には、コマンドレジスタ３２２と称す。
【００４０】
第１ステータスレジスタ３２０Ａは、後述する第１シーケンサモジュール３３０Ａの動作状態を示すステータス情報ＳＴＳを保持する。第２ステータスレジスタ３２０Ｂは、後述する第２シーケンサの動作状態３３０Ｂを示すステータス情報ＳＴＳを保持する。
【００４１】
第１アドレスレジスタ３２１Ａは、入出力回路３１からプレーン＜０＞に関するアドレス情報ＡＤＤを受け取り、このアドレス情報ＡＤＤを保持する。そして第１アドレスレジスタ３２１Ａは、アドレス情報ＡＤＤに含まれたカラムアドレスＣＡ、ブロックアドレスＢＡ、及びページアドレスＰＡをそれぞれ、センスアンプモジュール１２Ａ、ロウデコーダ１３Ａ、及び後述する第１電圧生成回路３５０Ａに転送する。第２アドレスレジスタ３２１Ｂは、入出力回路３１からプレーン＜１＞に関するアドレス情報ＡＤＤを受け取り、このアドレス情報ＡＤＤを保持する。そして第２アドレスレジスタ３２１Ｂは、アドレス情報ＡＤＤに含まれたカラムアドレスＣＡ、ブロックアドレスＢＡ、及びページアドレスＰＡをそれぞれ、センスアンプモジュール１２Ｂ、ロウデコーダ１３Ｂ、及び後述する第２電圧生成回路３５０Ｂに転送する。
【００４２】
第１コマンドレジスタ３２２Ａは、入出力回路３１からコマンドＣＭＤを受け取り、このコマンドＣＭＤを保持する。そして第１コマンドレジスタ３２２Ａに保持されたコマンドＣＭＤに基づいて、シーケンサモジュール３３が各種動作を実行する。
【００４３】
シーケンサモジュール３３は、第１シーケンサモジュール（シーケンス制御回路）３３０Ａ、第２シーケンサモジュール（シーケンス制御回路）３３０Ｂ、及び制御回路３３０Ｃを備えている。制御回路３３０Ｃは、転送されたコマンドＣＭＤに基づいて、第１シーケンサモジュール３３０Ａ、及び第２シーケンサモジュール３３０Ｂを含む半導体記憶装置１０全体の動作を制御する。第１シーケンサモジュール３３０Ａ、及び第２シーケンサモジュール３３０Ｂは独立して制御することが可能である。第１シーケンサモジュール３３０Ａは、プレーン＜０＞に対してデータの読み出し動等の各種動作を実行することが可能である。第２シーケンサモジュール３３０Ｂは、プレーン＜１＞に対してデータの読み出し動等の各種動作を実行することが可能である。なお、第１シーケンサモジュール３３０Ａ、及び第２シーケンサモジュール３３０Ｂを区別しない場合には、シーケンサモジュール３３０と称す。
【００４４】
レディビジー制御回路３４は、第１シーケンサモジュール３３０Ａ及び第２シーケンサモジュール３３０Ｂの動作状態にそれぞれ基づいたレディビジー信号ＲＢを生成し、これらの信号をコントローラ２０に送信する。尚、以下の説明において、レディビジー信号ＲＢが“Ｈ”レベルであることをレディ状態と呼び、“Ｌ”レベルであることをビジー状態と呼ぶ。
【００４５】
電圧生成回路３５は、第１電圧生成回路３５０Ａ、及び第２電圧生成回路３５０Ｂを備えている。第１電圧生成回路３５０Ａは、第１シーケンサモジュール３３０Ａの指示に基づいて所望の電圧を生成する。そして第１電圧生成回路３５０Ａは、生成した電圧をメモリセルアレイ１１Ａ、センスアンプモジュール１２Ａ、及びロウデコーダ１３Ａに供給する。第２電圧生成回路３５０Ｂは、第２シーケンサモジュール３３０Ｂの指示に基づいて所望の電圧を生成する。そして第２電圧生成回路３５０Ｂは、生成した電圧をメモリセルアレイ１１Ｂ、センスアンプモジュール１２Ｂ、及びロウデコーダ１３Ｂに供給する。
【００４６】
以上のように本実施形態に係る半導体記憶装置１０は、複数のプレーンを含み、且つ独立して動作をすることが可能な第１シーケンサモジュール３３０Ａ及び第２シーケンサモジュール３３０Ｂを備えた構成となっている。
【００４７】
［１−２］  読み出し動作について  
次に、本実施形態に係るデータの読み出し動作例について説明する。図５は読み出し動作のフローチャートである。なお図５において、ＮＡＮＤ型フラッシュメモリ１０の動作は例えばシーケンサモジュール３３の制御によって実行され、コントローラ２０の動作は例えばプロセッサ２１の制御によって実行される。
【００４８】
図５に示すように、本実施形態に係る読み出し動作は、大まかには３つのステップ（第１〜第３ステップ）を含む。第１ステップとはノーマルリードに関する動作である。第２ステップは、Ｖｔｈトラッキングによる最適読み出し電圧探索とシフトリードに関する動作である。第３ステップとは、ソフトビットリードと軟判定に関する動作である。
【００４９】
［１−２−１］第１ステップ
まず、第１ステップについて説明する。まず、コントローラ２０のプロセッサ２１は、ホスト機器からのデータ要求に応答してノーマルリードコマンドを発行し、これをＮＡＮＤ型フラッシュメモリ１０に送信する（ステップＳ１０１、Ｓ１２１）。
【００５０】
ノーマルリードコマンドは、ＮＡＮＤ型フラッシュメモリ１０の例えばコマンドレジスタ３２２に格納される。これに応答してシーケンサモジュール３３は、ノーマルリードを実行する（ステップＳ１５１）。シーケンサモジュール３３は、読み出し動作では、電圧生成回路３５に選択ワード線ＷＬｉ（ｉは０以上の整数）にデフォルトの読み出し電圧を印加させ、非選択ワード線ＷＬに電圧ＶＲＥＡＤを印加させる。そして、読み出し動作において、ビット線ＢＬに読み出されたデータがセンスアンプモジュールに取り込まれる。
【００５１】
ステップＳ１５１で読み出されたデータは、コントローラ２０の例えばバッファメモリ２５に保持される。そしてＥＣＣ回路２３が、読み出されたデータにおけるエラーの有無をチェックし、エラーがあった場合には訂正（ハードビットデコード）を試みる（ステップＳ１２２）。エラー訂正可能な場合には（ステップＳ１２３、ＹＥＳ）、コントローラ２０は、訂正されたデータをホスト機器へ出力する（ステップＳ１３２）。これにより、ステップＳ１０１で要求されたデータがホスト機器に入力される（ステップＳ１０２）。
【００５２】
他方で、エラー数が多く訂正出来ない場合には（ステップＳ１２３、ＮＯ）、読み出し動作は第２ステップに進む。
【００５３】
なお、ノーマルリードとは、大まかに、セル読み出しとキャッシュ読み出しとを含む。セル読み出しは、メモリセルアレイ１１からセンスアンプモジュール１２内のラッチ回路にデータを読み出す動作である。キャッシュ読み出しは、センスアンプモジュール１２内のラッチ回路から入出力回路３１を介してコントローラ２０にデータを読み出す（外部出力する）動作である。
【００５４】
しかしながら、センスアンプモジュール１２内のラッチ回路に、所望のデータが記憶されている場合、コントローラ２０は、セル読み出しを省略し、キャッシュ読み出しのみを行うことができる。
【００５５】
［１−２−２］第２ステップ
第２ステップでは、読み出し動作における読み出し電圧の最適値が推定され、推定された電圧を用いて再度の読み出しが行われる。最適値の推定には種々の方法が適用可能であるが、本例ではトラッキングリードを用いて閾値分布の交点を最適値とみなす場合を例に説明する。
【００５６】
例えば、図３に示した閾値分布は互いに分離されており、各読み出し電圧によって区別することが可能である。これは理想的な閾値分布である。しかし、データを書き込んだ後に時間が経過すると、種々の要因によって閾値分布の幅が拡がり、場合によっては隣接する閾値分布が重なってしまうことがある。この様子を図６に示す。
【００５７】
上記のように、閾値分布の分布幅が拡大し、隣接する閾値分布同士が重なると、デフォルトの読み出し電圧は必ずしも最適な読み出し電圧ではない場合があり得る。この場合、読み出し電圧を用いてデータを読み出した場合には、エラーが多すぎてハードビットデコードではエラーを訂正しきれない場合があり得る。
【００５８】
そこで第２ステップでは、読み出し動作に関する閾値分布の交点（例えば“Ｅｒ”レベルと“Ａ”レベル、“Ａ”レベルと”Ｂ”レベル、“Ｂ”レベルと“Ｃ”レベルの閾値分布の交点）を探索し、新たな最適読み出し電圧を設定する。なお、本ステップにおける「最適値」及び「最適読み出し電圧」とは、「データを訂正（ハードビットデコード）可能な読み出し電圧」の意味であり、必ずしもエラー数が最小となる文字通りの最適値を意味するものではない。
【００５９】
具体的には、コントローラ２０のプロセッサ２１はトラッキングリードコマンドを発行し（ステップＳ１２４）、これをＮＡＮＤ型フラッシュメモリ１０に送信する。トラッキングリードコマンドは、ＮＡＮＤ型フラッシュメモリ１０の例えばコマンドレジスタ３２２に格納される。これに応答してシーケンサモジュール３３は、Ｖｔｈトラッキングリードを実行する（ステップＳ１５２）。
【００６０】
Ｖｔｈトラッキングリードは、例えば読み出し電圧ＶＡの周囲のある範囲内で読み出し電圧の値を変化させながらデータを読み出すことで、オンセル数をカウントするものである。各読み出し電圧におけるオンセル数は、コントローラ２０の例えばＲＡＭ２２に保持される。そしてプロセッサ２１は、読み出し動作についての最適読み出し電圧を推定する（ステップＳ１２５）。例えば読み出し電圧としてＶＡ１〜ＶＡｎ（ｎは２以上の自然数）が使用されたとすると、ＶＡｊ（ｊは２以上の自然数）におけるオンセル数と、ＶＡｊ−１におけるオンセル数との差分を算出し、差分が最小となる電圧が、“ＥＲ”レベルと“Ａ”レベルの閾値分布の交点、すなわち読み出し動作の最適読み出し電圧ＶＡ’とみなす。他のレベルを読み出す為の読み出し動作の最適読み出し電圧についても、上記の方法と同様にＶｔｈトラッキングリードによって交点を求めても良いし、またはＶｔｈトラッキングリードを行わずに、既に得られた最適読み出し電圧から推定しても良い。
【００６１】
なお、上記Ｖｔｈトラッキングリードにおける読み出し電圧ＶＡ１〜ＶＡｎは、例えば外部用フィーチャレジスタ３１０Ａまたは内部用フィーチャレジスタ３１０Ｂに記憶された電圧シフト量に基づき、読み出し電圧をシフトさせることにより生成される。また、読み出し電圧をシフトさせる回数も、例えば外部用フィーチャレジスタ３１０Ａまたは内部用フィーチャレジスタ３１０Ｂに記憶されている。この外部用フィーチャレジスタ３１０Ａまたは内部用フィーチャレジスタ３１０Ｂへの電圧シフト量またはシフト回数の設定方法は後述する。
【００６２】
そしてコントローラ２０のプロセッサ２１はシフトリードコマンドを発行し（ステップＳ１２６）、電圧シフト量と共にこれをＮＡＮＤ型フラッシュメモリ１０に送信する。電圧シフト量は、デフォルトの読み出し電圧と、ステップＳ１２５で推定された最適読み出し電圧との差分を示す。もちろん、差分ではなく、最適読み出し電圧の値そのものがＮＡＮＤ型フラッシュメモリ１０に送信されても良い。シフトリードコマンドは、ＮＡＮＤ型フラッシュメモリ１０の例えばコマンドレジスタ３２２に格納される。また電圧シフト量が外部用フィーチャレジスタ３１０Ａまたは内部用フィーチャレジスタ３１０Ｂに格納される。これに応答してシーケンサモジュール３３は、ステップＳ１２５で得られた電圧を用いてシフトリードを実行する（ステップＳ１５３）。シフトリードは、読み出し電圧をシフトさせる以外はノーマルリードと同様である。
【００６３】
なお、上記シフトリードにおける最適読み出し電圧は、例えば外部用フィーチャレジスタ３１０Ａまたは内部用フィーチャレジスタ３１０Ｂに記憶された電圧シフト量、または最適読み出し電圧に基づき生成される。この外部用フィーチャレジスタ３１０Ａまたは内部用フィーチャレジスタ３１０Ｂへの電圧シフト量またはシフト回数の設定方法は後述する。
【００６４】
ステップＳ１５３で読み出されたデータは、コントローラ２０の例えばバッファメモリ２５に保持される。そしてＥＣＣ回路２３が、読み出されたデータにおけるエラーの有無をチェックし、エラーがあった場合には訂正（ハードビットデコード）を試みる（ステップＳ１２７）。エラー訂正可能な場合には（ステップＳ１２８、ＹＥＳ）、コントローラ２０は、訂正されたデータをホスト機器へ出力する（ステップＳ１３２）。他方で、訂正出来ない場合には（ステップＳ１２８、ＮＯ）、読み出し動作は第３ステップに進む。
【００６５】
［１−２−３］第３ステップ
第３ステップでは、ソフトビットリードによりソフトビットが生成され、このソフトビットに基づいてエラー訂正（ソフトビットデコード）が行われる。ここで、例えば、１つの閾値を用いてデータの判定を行う（硬判定をする）読み出し動作をハードビットリードといい、このハードビットリードによって読み出された情報をハードビットという。一方で、例えば、複数の閾値を用いてデータの判定を行う（軟判定をする）の読出し動作をソフトビットリードといい、このソフトビットリードによって読み出された情報をソフトビットという。第３ステップにつき、以下に説明する。
【００６６】
始めに、第３ステップの大まかな流れについて説明する。図５に示すように、第２ステップでハードビットデコードに失敗すると（ステップＳ１２８、ＮＯ）、コントローラ２０のプロセッサ２１はソフトビットリードコマンドを発行し（ステップＳ１２９）、これをＮＡＮＤ型フラッシュメモリ１０に送信する。ステップＳ１２９で発行されるソフトビットリードコマンドは、まず始めに種々の読み出し条件をＮＡＮＤ型フラッシュメモリ１０に設定する。
【００６７】
その後、メモリセルからデータを読み出させ、指定のラッチ回路に保持させる。そして、先に設定された読み出し条件により、センスアンプモジュール１２内のラッチ回路には最終的にハードビットＨＢ及びソフトビットＳＢが保持される。
【００６８】
そして、コントローラ２０は、センスアンプモジュール１２からハードビットＨＢ及びソフトビットＳＢを読み出し、例えばバッファメモリ２５に保持させる。そしてＥＣＣ回路２３が、読み出されたハードビットＨＢ及びソフトビットＳＢを用いた軟判定を行い、エラー訂正（ソフトビットデコード）を試みる（ステップＳ１３０）。エラー訂正可能な場合には（ステップＳ１３１、ＹＥＳ）、コントローラ２０は、訂正されたデータをホスト機器へ出力する（ステップＳ１３２、Ｓ１０２）。他方で、訂正出来ない場合には（ステップＳ１３１、ＮＯ）、プロセッサ２１はホスト機器に対し、読み出し動作に失敗したことを通知し（ステップＳ１３３）、ホスト機器はエラー処理を行う（ステップＳ１０３）。
【００６９】
［１−２−４］セットフィーチャ動作について
次に、本実施形態に係るセットフィーチャ動作の流れについて説明する。
【００７０】
まず、図７及び図８を用いて、本実施形態に係るセットフィーチャ動作のおおまかな流れについて説明する。図７は、本実施形態に係るセットフィーチャ動作のおおまかな流れを示すフローチャートである。図８は、セットフィーチャ動作を説明するために、周辺回路１４の一部、及びプレーンを示している。
【００７１】
以下では図７及び図８を参照しつつ説明する。
【００７２】
セットフィーチャ動作は、コントローラ２０により発行されるセットフィーチャコマンドセットを受信することで、行なわれる（Ｓ２０１）。コマンドセットとは、コマンドの他に、アドレスやデータ等を含む信号群を意味する。
【００７３】
セットフィーチャコマンドセット（セットフィーチャ命令）は、セットフィーチャコマンドであることを示すコマンドＤ５ｈと、チップアドレスを示すアドレスＣＨＰと、外部用フィーチャレジスタ３１０Ａ内のアドレスＦＡと、外部用フィーチャレジスタ３１０Ａに記憶させるデータＤと、を含む。
【００７４】
このセットフィーチャコマンドセットは、プレーンを直接指定するアドレスを含まない。一方で、アドレスＦＡは、プレーンごとに割り当てられている。アドレスＦＡと、プレーンとの関係は、任意の記憶領域のテーブルに記憶される。従って、制御回路３３０Ｃは、任意の記憶領域のテーブルを参照することで、アドレスＦＡからプレーンを特定できるようになっている。すなわち、制御回路３３０Ｃは、セットフィーチャコマンドセットを受信したとき、アドレスＦＡに基づいて、データＤがどのプレーンに対応しているかを特定できる。
【００７５】
なお、任意の記憶領域は、制御回路３３０Ｃがアクセスできる場所であればどこでも良く、例えば制御回路３３０Ｃ内に設けられても良い。
【００７６】
例えば、制御回路３３０Ｃは、セットフィーチャコマンドセットを受信すると、アドレスＦＡに基づき、どのプレーンに関するコマンドセット（命令）なのかを判定する（Ｓ２０２）。
【００７７】
そして、制御回路３３０Ｃは、コマンドの対象となるシーケンサ（３３０Ａまたは３３０Ｂ）がレディ状態か否かを判定する（Ｓ２０３）。
【００７８】
コマンドの対象となるシーケンサがビジー状態である場合（Ｓ２０３、ＮＯ）、セットフィーチャ動作は行なわない（終了）。
【００７９】
そして、コマンドの対象となるシーケンサモジュール３３０がレディ状態である場合（Ｓ２０３、ＹＥＳ）、外部用フィーチャレジスタ３１０Ａにセットフィーチャコマンドセットに含まれるデータが記憶される（Ｓ２０４）。なお、外部用フィーチャレジスタ３１０Ａには、プレーン＜０＞に関するデータを記憶する領域３３０Ａ（ＰＢ０）と、プレーン＜１＞に関するデータを記憶する領域３３０Ａ（ＰＢ１）と、を備えている。領域３３０Ａ（ＰＢ０）と、領域３３０Ａ（ＰＢ１）と、はセットフィーチャコマンドセットに含まれるアドレスＦＡにて、指定される。
【００８０】
その後、セットフィーチャコマンドセットが入力されたプレーンに対して、読み出し動作が実行されると（Ｓ２０５、ＹＥＳ）、制御回路３３０Ｃは、外部用フィーチャレジスタ３１０Ａに記憶されたデータＤを、内部用フィーチャレジスタ３１０Ｂに記憶させる（Ｓ２０６）。
【００８１】
そして、コマンドセットにより指定されたプレーンに対応するシーケンサモジュール３３０は、内部用フィーチャレジスタ３１０Ｂに記憶させたデータＤを用いて、プレーンに対して読み出し動作を行う（Ｓ２０７）。
【００８２】
［１−２−４−１］セットフィーチャ動作例１
まず、図９を用いて、本実施形態に係るセットフィーチャ動作例１について説明する。図９は、本実施形態に係るセットフィーチャ動作例１を示すコマンドシーケンスである。ここでは、図面の関係上、コマンドセットを縦方向に積層して表記している。この表記において、図中の矢印に沿ってコマンドセットがコントローラ２０から送信されるものとする。
【００８３】
図９の例では、プレーン＜０＞に関するセットフィーチャ動作、プレーン＜０＞に関する読み出し動作、プレーン＜１＞に関するセットフィーチャ動作、プレーン＜１＞に関する読み出し動作、が順に行われる場合を示している。なお、ここでのセットフィーチャ動作は、上記Ｖｔｈトラッキングリード、シフトリード、またはソフトビットリードに関連するデータであり、セットフィーチャ動作に続く読み出し動作は、例えば上記Ｖｔｈトラッキングリード、シフトリード、またはソフトビットリードである。
【００８４】
図９に示すように、まず、コントローラ２０からＮＡＮＤ型フラッシュメモリ１０へ、セットフィーチャコマンドセットが入力される（時刻Ｔ１）。このセットフィーチャコマンドセットは、プレーン＜０＞に関するアドレスＦＡに、読み出し動作時に用いられるデータＤ（以下ＡＡＡ）を記憶することを要求するコマンドセットである。
【００８５】
セットフィーチャコマンドセットが入力された時点で、プレーン＜０＞はレディ状態（ＲＢ０＝“Ｈ”）なので、制御回路３３０Ｃは、セットフィーチャ動作を実行する。これにより、プレーン＜０＞はビジー状態（ＲＢ０＝“Ｌ”）とされる（時刻Ｔ１〜Ｔ２）。そして、制御回路３３０Ｃからの命令に基づいて、外部用フィーチャレジスタ３１０Ａの第１領域（プレーン＜０＞に関する領域）３１０Ａ１に、データＡＡＡを記憶する（時刻Ｔ２）。
【００８６】
続いて、コントローラ２０からＮＡＮＤ型フラッシュメモリ１０へ、リードコマンドセット（コマンド００ｈ、アドレスａｄｄ、コマンド３０ｈ）が入力される（時刻Ｔ３）。このリードコマンドセットは、プレーン＜０＞に対して、読み出し動作を行うことを要求するコマンドセットである。リードコマンドセットに含まれるアドレスａｄｄは、プレーンを指定するアドレスを含む。
【００８７】
リードコマンドセットが入力された時点で、プレーン＜０＞はレディ状態（ＲＢ０＝“Ｈ”）なので、第１シーケンサモジュール３３０Ａは、プレーン＜０＞の読み出し動作を開始する。これにより、プレーン＜０＞はビジー状態（ＲＢ０＝“Ｌ”）とされる（時刻Ｔ３）。制御回路３３０Ｃは、第１シーケンサモジュール３３０Ａがプレーン＜０＞の読み出し動作を開始する前に、外部用フィーチャレジスタ３１０Ａの第１領域３１０Ａ１に記憶されたデータＡＡＡを、内部用フィーチャレジスタ３１０Ｂの第１領域（プレーン＜０＞に関する領域）３１０Ｂ１に移動させる。そして、内部用フィーチャレジスタ３１０Ｂの第１領域３１０Ｂ１に、データＡＡＡが記憶されると、第１シーケンサモジュール３３０Ａは、プレーン＜０＞の読み出し動作を開始する（時刻Ｔ３）。
【００８８】
このようにして、第１シーケンサモジュール３３０Ａは、プレーン＜０＞に対して、データＡＡＡに基づく読み出し動作を行う事ができる。
【００８９】
プレーン＜０＞がビジー中である時刻Ｔ４において、コントローラ２０からＮＡＮＤ型フラッシュメモリ１０へ、セットフィーチャコマンドセットが入力される。このセットフィーチャコマンドセットは、プレーン＜１＞に関するアドレスＦＡに、読み出し動作時に用いられるデータＤ（以下ＢＢＢ）を記憶することを要求するコマンドセットである。
【００９０】
セットフィーチャコマンドセットが入力された時点で、プレーン＜１＞はレディ状態（ＲＢ１＝“Ｈ”）なので、制御回路３３０Ｃは、セットフィーチャ動作を実行する。これにより、プレーン＜１＞はビジー状態（ＲＢ１＝“Ｌ”）とされる（時刻Ｔ４〜Ｔ５）。そして、制御回路３３０Ｃからの命令に基づいて、外部用フィーチャレジスタ３１０Ａの第２領域（プレーン＜１＞に関する領域）３１０Ａ２に、データＡＡＡを記憶する（時刻Ｔ５）。
【００９１】
なお、プレーン＜１＞に関するセットフィーチャコマンドセットが入力された時点で、プレーン＜０＞はビジー状態である。しかし、プレーン＜０＞に関する動作と、プレーン＜１＞に関する動作と、は、第１シーケンサモジュール３３０Ａ及び第２シーケンサモジュール３３０Ｂによって独立に制御されている。そのため、プレーン＜０＞がビジー状態であっても、プレーン＜１＞がレディ状態であれば、プレーン＜１＞への動作を行う事ができる。
【００９２】
続いて、コントローラ２０からＮＡＮＤ型フラッシュメモリ１０へ、リードコマンドセット（コマンド００ｈ、アドレスａｄｄ、コマンド３０ｈ）が入力される（時刻Ｔ６）。このリードコマンドセットは、プレーン＜１＞に対して、読み出し動作を行うことを要求するコマンドセットである。
【００９３】
リードコマンドセットが入力された時点で、プレーン＜１＞はレディ状態（ＲＢ１＝“Ｈ”）なので、第２シーケンサモジュール３３０Ｂは、プレーン＜１＞の読み出し動作を開始する。これにより、プレーン＜１＞はビジー状態（ＲＢ１＝“Ｌ”）とされる（時刻Ｔ６）。制御回路３３０Ｃは、第２シーケンサモジュール３３０Ｂがプレーン＜１＞の読み出し動作を開始する前に、外部用フィーチャレジスタ３１０Ａの第２領域３１０Ａ２に記憶されたデータＢＢＢを、内部用フィーチャレジスタ３１０Ｂの第２領域（プレーン＜１＞に関する領域）３１０Ｂ２に移動させる。そして、内部用フィーチャレジスタ３１０Ｂの第２領域３１０Ｂ２に、データＢＢＢが記憶されると、第２シーケンサモジュール３３０Ｂは、プレーン＜１＞の読み出し動作を開始する（時刻Ｔ６）。
【００９４】
このようにして、第２シーケンサモジュール３３０Ｂは、プレーン＜１＞に対して、データＢＢＢに基づく読み出し動作を行う事ができる。
【００９５】
以上のように、本実施形態に係る半導体記憶装置１０は、プレーン＜０＞及びプレーン＜１＞に対して非同期にセットフィーチャ動作を行なうことができる。
【００９６】
［１−２−４−２］セットフィーチャ動作例２
図１０を用いて、本実施形態に係るセットフィーチャ動作例２について説明する。図１０は、本実施形態に係るセットフィーチャ動作例２を示すコマンドシーケンスである。ここでは、図面の関係上、コマンドセットを縦方向に積層して表記している。この表記において、図中の矢印に沿ってコマンドセットがコントローラ２０から送信されるものとする。
【００９７】
図１０の例では、プレーン＜０＞に関するセットフィーチャ動作、プレーン＜０＞に関する読み出し動作、プレーン＜０＞に関するセットフィーチャ動作が順に行われる場合を示している。なお、ここでのセットフィーチャ動作は、上記Ｖｔｈトラッキングリード、シフトリード、またはソフトビットリードに関連するデータであり、セットフィーチャ動作に続く読み出し動作は、例えば上記Ｖｔｈトラッキングリード、シフトリード、またはソフトビットリードである。
【００９８】
時刻Ｔ１１〜時刻Ｔ１３までの動作は、図９の時刻Ｔ１〜時刻Ｔ３までの動作と同様であるので省略する。
【００９９】
プレーン＜０＞がビジー中である時刻Ｔ１４において、コントローラ２０からＮＡＮＤ型フラッシュメモリ１０へ、セットフィーチャコマンドセットが入力される。このセットフィーチャコマンドセットは、プレーン＜０＞に関するアドレスＦＡに、読み出し動作時に用いられるデータＤ（以下ＢＢＢ）を記憶することを要求するコマンドセットである。
【０１００】
セットフィーチャコマンドセットが入力された時点で、プレーン＜０＞はビジー状態（ＲＢ０＝“Ｌ”）である。プレーン＜０＞は、ビジー状態であるので、読み出し動作中である可能性がある。そこで、制御回路３３０Ｃは、ビジー状態のプレーン＜０＞に対するセットフィーチャ動作は実行しない。これにより、外部用フィーチャレジスタ３１０Ａの第１領域（プレーン＜０＞に関する領域）３１０Ａ１に、データＢＢＢは記憶されない。
【０１０１】
以上のように、本実施形態に係る半導体記憶装置１０は、読み出し動作中のプレーンに関して、セットフィーチャコマンドセットが発行された場合でも、フィーチャレジスタの更新を防止することができる。
【０１０２】
［１−２−４−３］セットフィーチャ動作例３
図１１を用いて、本実施形態に係るセットフィーチャ動作例３について説明する。図１１は、本実施形態に係るセットフィーチャ動作例３を示すコマンドシーケンスである。ここでは、図面の関係上、コマンドセットを縦方向に積層して表記している。この表記において、図中の矢印に沿ってコマンドセットがコントローラ２０から送信されるものとする。
【０１０３】
図１１の例では、プレーン＜０＞に関するセットフィーチャ動作、プレーン＜０＞に関するキャッシュリード動作、プレーン＜０＞に関するセットフィーチャ動作、プレーン＜０＞に関するキャッシュリード動作が順に行われる場合を示している。なお、ここでのセットフィーチャ動作は、上記キャッシュリード動作に関連するデータである。
【０１０４】
時刻Ｔ２１〜時刻Ｔ２２までの動作は、図９の時刻Ｔ１〜時刻Ｔ２までの動作と同様であるので省略する。
【０１０５】
セットフィーチャ動作が行なわれた後の時刻Ｔ２３において、コントローラ２０からＮＡＮＤ型フラッシュメモリ１０へ、キャッシュリードコマンドセット（コマンド００ｈ、アドレスａｄｄ、コマンド３１ｈ）が入力される。このリードコマンドセットは、プレーン＜０＞に対して、キャッシュリード動作を行うことを要求するコマンドセットである。キャッシュリードコマンドセットに含まれるアドレスａｄｄは、プレーンを指定するアドレスを含む。
【０１０６】
キャッシュリードコマンドセットが入力された時点で、プレーン＜０＞はレディ状態（ＲＢ０＝“Ｈ”）なので、第１シーケンサモジュール３３０Ａは、プレーン＜０＞のキャッシュリード動作を開始する。これにより、プレーン＜０＞はビジー状態（ＲＢ０＝“Ｌ”）とされる（時刻Ｔ２３）。制御回路３３０Ｃは、第１シーケンサモジュール３３０Ａがプレーン＜０＞のキャッシュリード動作を開始する前に、外部用フィーチャレジスタ３１０Ａの第１領域（プレーン＜０＞に関する領域）３１０Ａ１に記憶されたデータＡＡＡを、内部用フィーチャレジスタ３１０Ｂの第１領域（プレーン＜０＞に関する領域）３１０Ｂ１に移動させる。そして、内部用フィーチャレジスタ３１０Ｂの第１領域３１０Ａ１に、データＡＡＡが記憶されると、第１シーケンサモジュール３３０Ａは、プレーン＜０＞のキャッシュリード動作を開始する（時刻Ｔ２３）。
【０１０７】
このようにして、第１シーケンサモジュール３３０Ａは、プレーン＜０＞に対して、データＡＡＡに基づくキャッシュリード動作を行う事ができる。
【０１０８】
時刻Ｔ２４において、コントローラ２０からＮＡＮＤ型フラッシュメモリ１０へ、セットフィーチャコマンドセットが入力される。このセットフィーチャコマンドセットは、プレーン＜０＞に関するアドレスＦＡに、読み出し動作時に用いられるデータＤ（以下ＢＢＢ）を記憶することを要求するコマンドセットである。
【０１０９】
セットフィーチャコマンドセットが入力された時点で、プレーン＜０＞はレディ状態であるので、制御回路３３０Ｃは、セットフィーチャ動作を実行する。制御回路３３０Ｃからの命令に基づいて、外部用フィーチャレジスタ３１０Ａの第１領域３１０Ａ１に、データＢＢＢを記憶する（時刻Ｔ２５）。
【０１１０】
続いて、コントローラ２０からＮＡＮＤ型フラッシュメモリ１０へ、キャッシュリードコマンドセット（コマンド００ｈ、アドレスａｄｄ、コマンド３１ｈ）が入力される（時刻Ｔ２６）。このリードコマンドセットは、プレーン＜０＞に対して、キャッシュリード動作を行うことを要求するコマンドセットである。
【０１１１】
キャッシュリードコマンドセットが入力された時点で、プレーン＜０＞はレディ状態（ＲＢ０＝“Ｈ”）であるが、時刻Ｔ２３から開始されたキャッシュリードは完了していない。そのため、第１シーケンサモジュール３３０Ａは、時刻Ｔ２３から開始されたキャッシュリードが完了するまで、時刻Ｔ２６のキャッシュリードを保留するが、プレーン＜０＞はビジー状態となる（時刻Ｔ２６）。
【０１１２】
そして、時刻Ｔ２７において、時刻Ｔ２３から開始されたキャッシュリードが完了すると、第１シーケンサモジュール３３０Ａは、プレーン＜０＞に対して時刻Ｔ２６のキャッシュリードを開始する。制御回路３３０Ｃは、第１シーケンサモジュール３３０Ａがプレーン＜０＞のキャッシュリード動作を開始する前に、外部用フィーチャレジスタ３１０Ａの第１領域３１０Ａ１に記憶されたデータＢＢＢを、内部用フィーチャレジスタ３１０Ｂの第１領域３１０Ｂ１に移動させる。そして、内部用フィーチャレジスタ３１０Ｂの第１領域３１０Ｂ１に、データＢＢＢが記憶されると、第１シーケンサモジュール３３０Ａは、プレーン＜０＞の読み出し動作を開始する（時刻Ｔ２７）。
【０１１３】
このようにして、第１シーケンサモジュール３３０Ａは、プレーン＜０＞に対して、データＢＢＢに基づくキャッシュリード動作を行う事ができる。
【０１１４】
［１−２−４−４］セットフィーチャ動作例４
図１２を用いて、本実施形態に係るセットフィーチャ動作例４について説明する。図１２は、本実施形態に係るセットフィーチャ動作例３を示すコマンドシーケンスである。ここでは、図面の関係上、コマンドセットを縦方向に積層して表記している。この表記において、図中の矢印に沿ってコマンドセットがコントローラ２０から送信されるものとする。
【０１１５】
図１２の例では、プレーン＜０＞に関するセットフィーチャ動作、プレーン＜０＞に関するキャッシュリード動作、プレーン＜１＞に関するセットフィーチャ動作、プレーン＜１＞に関するキャッシュリード動作、プレーン＜０＞に関するセットフィーチャ動作、プレーン＜０＞に関するキャッシュリード動作、プレーン＜１＞に関するセットフィーチャ動作、プレーン＜１＞に関するキャッシュリード動作が順に行われる場合を示している。なお、ここでのセットフィーチャ動作は、上記キャッシュリード動作に関連するデータである。
【０１１６】
時刻Ｔ３１〜時刻Ｔ３３までの動作は、図１１の時刻Ｔ２１〜時刻Ｔ２３までの動作と同様であるので省略する。
【０１１７】
プレーン＜０＞に関するキャッシュリード動作を実行している間の時刻Ｔ３４において、セットフィーチャコマンドセットが入力される。このセットフィーチャコマンドセットは、プレーン＜１＞に関するアドレスＦＡに、読み出し動作時に用いられるデータＤ（以下ＢＢＢ）を記憶することを要求するコマンドセットである。
【０１１８】
セットフィーチャコマンドセットが入力された時点で、プレーン＜１＞はレディ状態であるので、制御回路３３０Ｃは、セットフィーチャ動作を実行する。制御回路３３０Ｃからの命令に基づいて、外部用フィーチャレジスタ３１０Ａの第２領域（プレーン＜１＞に関する領域）３１０Ａ２に、データＢＢＢを記憶する（時刻Ｔ３５）。
【０１１９】
続いて、コントローラ２０からＮＡＮＤ型フラッシュメモリ１０へ、キャッシュリードコマンドセット（コマンド００ｈ、アドレスａｄｄ、コマンド３１ｈ）が入力される（時刻Ｔ３６）。このリードコマンドセットは、プレーン＜１＞に対して、キャッシュリード動作を行うことを要求するコマンドセットである。
【０１２０】
キャッシュリードコマンドセットが入力された時点で、プレーン＜１＞はレディ状態（ＲＢ１＝“Ｈ”）なので、第２シーケンサモジュール３３０Ｂは、プレーン＜１＞のキャッシュリード動作を開始する。これにより、プレーン＜１＞はビジー状態（ＲＢ１＝“Ｌ”）とされる（時刻Ｔ３６）。制御回路３３０Ｃは、第２シーケンサモジュール３３０Ｂがプレーン＜１＞のキャッシュリード動作を開始する前に、外部用フィーチャレジスタ３１０Ａの第２領域３１０Ａ２に記憶されたデータＢＢＢを、内部用フィーチャレジスタ３１０Ｂの第２領域（プレーン＜１＞に関する領域）３１０Ｂ２に移動させる。そして、内部用フィーチャレジスタ３１０Ｂの第２領域３１０Ｂ２に、データＢＢＢが記憶されると、第２シーケンサモジュール３３０Ｂは、プレーン＜１＞のキャッシュリード動作を開始する（時刻Ｔ３６）。
【０１２１】
このようにして、第２シーケンサモジュール３３０Ｂは、プレーン＜１＞に対して、データＢＢＢに基づくキャッシュリード動作を行う事ができる。
【０１２２】
時刻Ｔ３８において、コントローラ２０からＮＡＮＤ型フラッシュメモリ１０へ、セットフィーチャコマンドセットが入力される。このセットフィーチャコマンドセットは、プレーン＜０＞に関するアドレスＦＡに、読み出し動作時に用いられるデータＤ（以下ＣＣＣ）を記憶することを要求するコマンドセットである。
【０１２３】
セットフィーチャコマンドセットが入力された時点で、プレーン＜０＞はレディ状態であるので、制御回路３３０Ｃは、セットフィーチャ動作を実行する。制御回路３３０Ｃからの命令に基づいて、外部用フィーチャレジスタ３１０Ａの第１領域（プレーン＜０＞に関する領域）３１０Ａ１に、データＣＣＣを記憶する（時刻Ｔ３９）。
【０１２４】
続いて、コントローラ２０からＮＡＮＤ型フラッシュメモリ１０へ、キャッシュリードコマンドセット（コマンド００ｈ、アドレスａｄｄ、コマンド３１ｈ）が入力される（時刻Ｔ４０）。このリードコマンドセットは、プレーン＜０＞に対して、キャッシュリード動作を行うことを要求するコマンドセットである。
【０１２５】
キャッシュリードコマンドセットが入力された時点で、プレーン＜０＞はレディ状態（ＲＢ０＝“Ｈ”）であるが、時刻Ｔ３３から開始されたキャッシュリードは完了していない。そのため、第１シーケンサモジュール３３０Ａは、時刻Ｔ３３から開始されたキャッシュリードが完了するまで、時刻Ｔ４０のキャッシュリードを保留するが、プレーン＜０＞はビジー状態（ＲＢ０＝“Ｌ”）となる（時刻Ｔ４０）。
【０１２６】
そして、時刻Ｔ４１において、時刻Ｔ３３から開始されたキャッシュリードが完了すると、第１シーケンサモジュール３３０Ａは、プレーン＜０＞に対して時刻Ｔ４０のキャッシュリードを開始する。制御回路３３０Ｃは、第１シーケンサモジュール３３０Ａがプレーン＜０＞のキャッシュリード動作を開始する前に、外部用フィーチャレジスタ３１０Ａの第１領域３１０Ａ１に記憶されたデータＣＣＣを、内部用フィーチャレジスタ３１０Ｂの第１領域（プレーン＜０＞に関する領域）３１０Ｂ１に移動させる。そして、内部用フィーチャレジスタ３１０Ｂの第１領域３１０Ｂ１に、データＣＣＣが記憶されると、第１シーケンサモジュール３３０Ａは、プレーン＜０＞の読み出し動作を開始する（時刻Ｔ４１）。
【０１２７】
このようにして、第１シーケンサモジュール３３０Ａは、プレーン＜０＞に対して、データＣＣＣに基づくキャッシュリード動作を行う事ができる。
【０１２８】
時刻Ｔ４２において、コントローラ２０からＮＡＮＤ型フラッシュメモリ１０へ、セットフィーチャコマンドセットが入力される。このセットフィーチャコマンドセットは、プレーン＜１＞に関するアドレスＦＡに、読み出し動作時に用いられるデータＤ（以下ＤＤＤ）を記憶することを要求するコマンドセットである。
【０１２９】
セットフィーチャコマンドセットが入力された時点で、プレーン＜１＞はレディ状態であるので、制御回路３３０Ｃは、セットフィーチャ動作を実行する。制御回路３３０Ｃからの命令に基づいて、外部用フィーチャレジスタ３１０Ａの第２領域３１０Ａ２に、データＤＤＤを記憶する（時刻Ｔ４３）。
【０１３０】
続いて、コントローラ２０からＮＡＮＤ型フラッシュメモリ１０へ、キャッシュリードコマンドセット（コマンド００ｈ、アドレスａｄｄ、コマンド３１ｈ）が入力される（時刻Ｔ４４）。このリードコマンドセットは、プレーン＜１＞に対して、キャッシュリード動作を行うことを要求するコマンドセットである。
【０１３１】
キャッシュリードコマンドセットが入力された時点で、プレーン＜１＞はレディ状態（ＲＢ１＝“Ｈ”）であるが、時刻Ｔ３６から開始されたキャッシュリードは完了していない。そのため、第２シーケンサモジュール３３０Ｂは、時刻Ｔ３６から開始されたキャッシュリードが完了するまで、時刻Ｔ４４のキャッシュリードを保留するが、プレーン＜１＞はビジー状態（ＲＢ１＝“Ｌ”）となる（時刻Ｔ４４）。
【０１３２】
そして、時刻Ｔ４５において、時刻Ｔ３６から開始されたキャッシュリードが完了すると、第２シーケンサモジュール３３０Ｂは、プレーン＜１＞に対して時刻Ｔ４４のキャッシュリードを開始する。制御回路３３０Ｃは、第２シーケンサモジュール３３０Ｂがプレーン＜１＞のキャッシュリード動作を開始する前に、外部用フィーチャレジスタ３１０Ａの第２領域３１０Ａ２に記憶されたデータＤＤＤを、内部用フィーチャレジスタ３１０Ｂの第２領域３１０Ｂ２に移動させる。そして、内部用フィーチャレジスタ３１０Ｂの第２領域３１０Ｂ２に、データＤＤＤが記憶されると、第２シーケンサモジュール３３０Ｂは、プレーン＜１＞の読み出し動作を開始する（時刻Ｔ４５）。
【０１３３】
このようにして、第１シーケンサモジュール３３０Ａは、プレーン＜１＞に対して、データＤＤＤに基づくキャッシュリード動作を行う事ができる。
【０１３４】
［１−３］効果
実施形態に係る半導体記憶装置１０によれば、適切な読み出し動作を実行することが出来る。以下に、本効果の詳細について説明する。
【０１３５】
半導体記憶装置の読み出し動作は、メモリコントローラから受け取ったコマンド等の情報に基づいて、半導体記憶装置内部のシーケンサによって実行される。このような半導体記憶装置が例えば２つのプレーンを備える場合、外部のホスト機器は、一方のプレーンに記憶されたデータの読み出しと、他方のプレーンに記憶されたデータの読み出しとを別々に指示することがある。
【０１３６】
このような場合において、例えば、メモリコントローラは、プレーン＜０＞と、プレーン＜１＞と、に対してシフトリード動作等を指示することがある。例えば、フィーチャレジスタに、プレーン毎に条件値を記憶できるようにアドレスが設定されていない事がある。しかしながら、シフトリード動作の条件（電圧シフト量、最適読み出し電圧など）は、プレーンにより異なる事がある。そのため、プレーン＜０＞と、プレーン＜１＞と、に対してシフトリード動作を行なう場合、プレーン＜０＞、またはプレーン＜１＞の何れか一方に対して、適切なシフトリード動作の条件を用いて、シフトリード動作を行なうことができない可能性がある。
【０１３７】
より具体的には、フィーチャレジスタに、プレーン＜０＞に関するシフトリード動作の条件が記憶されている場合において、プレーン＜０＞、及びプレーン＜１＞に対して同時にシフトリード動作を行なうことがある。このような場合、プレーン＜１＞に対するシフトリード動作は、プレーン＜０＞に関するシフトリード動作の条件を用いて実行される。そのため、プレーン＜１＞に対して適切にシフトリード動作を行えない可能性がある。
【０１３８】
また、プレーン＜０＞に対するシフトリード動作を終えてから、フィーチャレジスタに、プレーン＜１＞に関するシフトリード動作の条件を記憶し、プレーン＜１＞に対するシフトリード動作を行なう事も考えられるが、この場合、プレーン＜１＞の動作に関して待機時間が生じる為、動作速度が低下してしまうという問題が起きる。
【０１３９】
しかしながら、上述した実施形態によれば、フィーチャレジスタに、プレーン毎に条件値を記憶できるようにアドレスが設定されている。そして、シーケンサモジュールは、フィーチャレジスタのアドレスから、どのプレーンに関するコマンドセットなのかを判定できる。そのため、フィーチャレジスタにおいて、プレーン毎に条件を記憶できる。そして、プレーン＜０＞、及びプレーン＜１＞に対して同時にシフトリード動作を行なう場合においても、プレーン＜０＞、及びプレーン＜１＞に対してそれぞれ適切な条件を用いてシフトリード動作を行なうことができる。そのため、上述したような課題がおきる可能性がない。つまり、高速且つ正確に読み出し動作を行なうことができる。なお、ここではシフトリード動作について言及したが、これに限らず、他の種類の読み出し動作においても同様の効果を得られる。
【０１４０】
また、上述した実施形態が適用されるのは読み出し動作に限られず、複数のプレーンで読み出し動作、書き込み動作及び／または消去動作が非同期に行われる場合においても、待機時間を生じることを抑制しつつ、プレーン毎の動作についてそれぞれ適切な条件をフィーチャレジスタに設定することができる。
【０１４１】
［２］変形例等
なお、上記実施形態では、シーケンサモジュール３３の例として、第１シーケンサモジュール３３０Ａ、第２シーケンサモジュール３３０Ｂ、及び制御回路３３０Ｃを備える例について説明した。しかしこれに限らない。シーケンサモジュール３３は、複数のプレーンに対して非同期で読み出し動作（あるいは書き込み動作及び／または消去動作）を行える構成であれば、どのような構成でも良い。
【０１４２】
また、上記実施形態では、半導体記憶装置が２つのプレーンを備えている例について説明したがこれに限らない。例えば、半導体記憶装置は３つ以上のプレーンを備えていても良い。この場合、少なくともシーケンサモジュール３３及び電圧生成回路３５は、各プレーンを独立かつ非同期に動作出来るように構成される。また、レディビジー制御回路３４は、各プレーンのレディビジー信号を出力するように構成される。
【０１４３】
また、上記説明において「接続」とは電気的に接続していることを示し、直接接続される場合だけでなく、任意の素子を介して接続される場合も含んでいる。
【０１４４】
尚、メモリセルが半導体基板の上方に三次元に積層された構成は、以上で説明した構成に限定されない。このような構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７,４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６,５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９,９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２,０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【０１４５】
また、上記実施形態において、ブロックＢＬＫがデータの消去単位にならなくても良い。例えば他の消去動作は、“不揮発性半導体記憶装置”という２０１１年９月１８日に出願された米国特許出願１３／２３５,３５９号、“不揮発性半導体記憶装置”という２０１０年１月２７日に出願された米国特許出願１２／６９４,６９０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【０１４６】
尚、上記各実施形態において、  
（１）読み出し動作では、“Ａ”レベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０〜０.５５Ｖの間である。これに限定されることなく、０.１〜０.２４Ｖ、０.２１〜０.３１Ｖ、０.３１〜０.４Ｖ、０.４〜０.５Ｖ、０.５〜０.５５Ｖのいずれかの間にしてもよい。
【０１４７】
“Ｂ”レベルの読み出し動作に選択されたワード線に印加される電圧は、例えば１.５〜２.３Ｖの間である。これに限定されることなく、１.６５〜１.８Ｖ、１.８〜１.９５Ｖ、１.９５〜２.１Ｖ、２.１〜２.３Ｖのいずれかの間にしてもよい。
【０１４８】
“Ｃ”レベルの読み出し動作に選択されたワード線に印加される電圧は、例えば３.０Ｖ〜４.０Ｖの間である。これに限定されることなく、３.０〜３.２Ｖ、３.２〜３.４Ｖ、３.４〜３.５Ｖ、３.５〜３３Ｖ、３３〜４.０Ｖのいずれかの間にしてもよい。
【０１４９】
読み出し動作の時間（ｔRead）としては、例えば２５〜３５μs、３５〜７０μs、７０〜８０μsの間にしてもよい。
（２）書き込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書き込み動作では、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３４〜１４.３Ｖの間である。これに限定されることなく、例えば１３４〜１４.０Ｖ、１４.０〜１４.６Ｖのいずれかの間としてもよい。
【０１５０】
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。
【０１５１】
プログラム動作をＩＳＰＰ方式（Incremental Step Pulse Program）としたとき、ステップアップの電圧として、例えば０.５Ｖ程度が挙げられる。
【０１５２】
非選択のワード線に印加される電圧としては、例えば６.０〜７.３Ｖの間としてもよい。この場合に限定されることなく、例えば７.３〜８.４Ｖの間としてもよく、６.０Ｖ以下としてもよい。
【０１５３】
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
【０１５４】
書き込み動作の時間（ｔProg）としては、例えば１７００〜１８００μs、１８００〜１９００μs、１９００〜２０００μsの間にしてもよい。
（３）消去動作では、半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば１２.０〜１３３Ｖの間である。この場合に限定されることなく、例えば１３３〜１４.８Ｖ、１４.８〜１９.０Ｖ、１９.０〜１９.８Ｖ、１９.８〜２１.０Ｖの間であってもよい。
【０１５５】
消去動作の時間（ｔErase）としては、例えば３０００〜４０００μs、４０００〜５０００μs、４０００〜９０００μsの間にしてもよい。
（４）メモリセルの構造は、半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が２〜３ｎｍのＳｉＮ、又はＳｉＯＮ等の絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕ等の金属が添加されていてもよい。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯ等が挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの材料を介して膜厚が３０〜７０ｎｍの制御電極が形成されている。ここで材料はＴａＯ等の金属酸化膜、ＴａＮ等の金属窒化膜である。制御電極にはＷ等を用いることができる。
【０１５６】
また、メモリセル間にはエアギャップを形成することができる。  
尚、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１５７】
１…メモリシステム
１０…半導体記憶装置
１１…メモリセルアレイ
１２…センスアンプモジュール
１３…ロウデコーダ
２０…メモリコントローラ
２１…プロセッサ
２２…内蔵メモリ
２３…ＥＣＣ回路
２４…ＮＡＮＤインターフェイス回路
２５…バッファメモリ
２６…ホストインターフェイス回路
３０…ロジック制御回路
３１…入出力回路
３２…レジスタ
３３…シーケンサモジュール
３４…レディビジー制御回路
３５…電圧生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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