(57)【要約】【課題】表示の書き換えを行うときの消費電力量を低減させることができる薄膜トランジスタアレイおよびその製造方法を提供する。【解決手段】絶縁基板上に形成される薄膜トランジスタアレイであって、列方向に延びるように配置された複数本の列配線と、列配線に直交する行方向に延びるように配置された複数本の行配線とのそれぞれが交差する位置に、薄膜トランジスタと、画素電極と、キャパシタ電極とを具備した複数の画素がマトリクス状に配置され、画素電極は、下層の電極である下画素電極と上層の電極である上画素電極との２層の導電層で構成され、下画素電極と上画素電極との間に中間絶縁膜が挟まれており、中間絶縁膜の開口部を介して上画素電極が下画素電極と接続され、キャパシタ電極と下画素電極との重なりによって静電容量を構成し、列配線は、キャパシタ電極および下画素電極と重ならず、上画素電極と重なる位置に配置されている。【選択図】図１
2020079830.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板上に形成される薄膜トランジスタアレイであって、
列方向に延びるように配置された複数本の列配線と、前記列配線に直交する行方向に延びるように配置された複数本の行配線とのそれぞれが交差する位置に、薄膜トランジスタと、画素電極と、キャパシタ電極とを具備した複数の画素がマトリクス状に配置され、
前記薄膜トランジスタは、
ゲート電極と、ソース電極と、ドレイン電極と、前記ソース電極と前記ドレイン電極との間に位置する半導体パターンとを有し、
前記半導体パターンは、
ゲート絶縁膜を挟んで前記ゲート電極と重なる位置に配置され、
前記キャパシタ電極は、
層間絶縁膜を介して前記薄膜トランジスタの上層に配置され、
前記画素電極は、
キャパシタ絶縁膜を挟んで前記キャパシタ電極の上層に配置され、
前記ソース電極は、
前記列配線に接続され、
前記ゲート電極は、
前記行配線に接続され、
前記ドレイン電極は、
前記画素電極に接続され、
前記キャパシタ電極は、
キャパシタ配線に接続され、
前記画素電極は、
下層の電極である下画素電極と上層の電極である上画素電極との２層の導電層で構成され、前記下画素電極と上画素電極との間に中間絶縁膜が挟まれており、前記中間絶縁膜の開口部を介して前記上画素電極が前記下画素電極と接続され、
前記キャパシタ電極と前記下画素電極との重なりによって静電容量を構成し、
前記列配線は、
前記キャパシタ電極および前記下画素電極と重ならず、前記上画素電極と重なる位置に配置されている、
ことを特徴とする薄膜トランジスタアレイ。
【請求項２】
前記中間絶縁膜は、
樹脂である、
ことを特徴とする請求項１に記載の薄膜トランジスタアレイ。
【請求項３】
前記中間絶縁膜は、
前記開口部の側面の形状が順テーパ形状である、
ことを特徴とする請求項１または請求項２に記載の薄膜トランジスタアレイ。
【請求項４】
前記半導体パターンは、
非晶質シリコンであり、
前記中間絶縁膜は、
波長５００〜６００ｎｍの光の透過率が５０％以下である、
ことを特徴とする請求項１から請求項３のいずれか１項に記載の薄膜トランジスタアレイ。
【請求項５】
前記ゲート絶縁膜、前記層間絶縁膜、および前記キャパシタ絶縁膜は、
無機物質である、
ことを特徴とする請求項１から請求項４のいずれか１項に記載の薄膜トランジスタアレイ。
【請求項６】
絶縁基板上にゲート電極および行配線を含む電極を形成する工程と、
前記絶縁基板と前記ゲート電極および前記行配線の上層にゲート絶縁膜を形成する工程と、
前記ゲート電極と重なる位置に半導体パターンを形成する工程と、
前記ゲート絶縁膜および前記半導体パターンの上層に、列配線、ソース接続配線、ソース電極、ドレイン電極、ドレイン接続配線、およびドレインパッドを含む電極を形成する工程と、
前記列配線、前記ソース接続配線、前記ソース電極、前記ドレイン電極、前記ドレイン接続配線、および前記ドレインパッドの上層に層間絶縁膜を形成する工程と、
前記層間絶縁膜の上層にキャパシタ電極およびキャパシタ配線を形成する工程と、
前記層間絶縁膜、前記キャパシタ電極および前記キャパシタ配線の上層にキャパシタ絶縁膜を形成する工程と、
前記ドレインパッドの上層の前記キャパシタ絶縁膜および前記層間絶縁膜に穴を開ける工程と、
前記キャパシタ絶縁膜の上層に前記穴の位置で前記ドレインパッドに接続する下画素電極を形成する工程と、
前記キャパシタ絶縁膜および前記下画素電極の上層に、一部に開口部を有する中間絶縁膜を形成する工程と、
前記中間絶縁膜の上層に前記開口部の位置で前記下画素電極に接続する上画素電極を形成する工程と、
を少なくとも含む、
ことを特徴とする薄膜トランジスタアレイの製造方法。
【請求項７】
絶縁基板上に半導体パターンを形成する工程と、
前記絶縁基板と前記半導体パターンの上層に、列配線、ソース接続配線、ソース電極、ドレイン電極、ドレイン接続配線、およびドレインパッドを含む電極を形成する工程と、
前記絶縁基板、前記半導体パターン、前記列配線、前記ソース接続配線、前記ソース電極、前記ドレイン電極、前記ドレイン接続配線、および前記ドレインパッドの上層にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上層にゲート電極および行配線を含む電極を形成する工程と、
前記ゲート絶縁膜と、前記ゲート電極および前記行配線の上層に層間絶縁膜を形成する工程と、
前記層間絶縁膜の上層にキャパシタ電極およびキャパシタ配線を形成する工程と、
前記層間絶縁膜、前記キャパシタ電極および前記キャパシタ配線の上層にキャパシタ絶縁膜を形成する工程と、
前記ドレインパッドの上層の前記キャパシタ絶縁膜、前記層間絶縁膜、および前記ゲート絶縁膜に穴を開ける工程と、
前記キャパシタ絶縁膜の上層に前記穴の位置で前記ドレインパッドに接続する下画素電極を形成する工程と、
前記キャパシタ絶縁膜および前記下画素電極の上層に、一部に開口部を有する中間絶縁膜を形成する工程と、
前記中間絶縁膜の上層に前記開口部の位置で前記下画素電極に接続する上画素電極を形成する工程と、
を少なくとも含む、
ことを特徴とする薄膜トランジスタアレイの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタアレイおよびその製造方法に関する。
【背景技術】
【０００２】
半導体自体を基板としたトランジスタや集積回路技術を基礎として、ガラス基板上にアモルファスシリコン（ａ−Ｓｉ）やポリシリコン（ｐｏｌｙ−Ｓｉ）の薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）アレイが製造され、液晶表示装置（液晶ディスプレイ）などに応用されている。
【０００３】
薄膜トランジスタは、スイッチの役割を果たしており、行方向の配線（以下、「ゲート配線」という）に与えられた選択電圧によって薄膜トランジスタをオン状態にしたときに、列方向の配線（以下、「ソース配線」という）に与えられた信号電圧をドレイン電極に接続された画素電極に書き込む。ここで書き込まれた電圧は、ドレイン電極または画素電極と、キャパシタ電極との間に設けられた蓄積キャパシタに保持される。
【０００４】
なお、薄膜トランジスタアレイでは、画素電極に書き込む信号電圧の極性によって、薄膜トランジスタのソースとドレインとの働きが変わるため、動作によって薄膜トランジスタにおけるソースとドレインとを一意に決めることができない。そこで、以下の説明においては、列方向の配線に接続されている方をソースといい、画素電極に接続されている方をドレインといい、ソースとドレインとの呼び方を統一して説明する。
【０００５】
ところで、薄膜トランジスタアレイには、ゲート配線の電位（以下、「ゲート電位」という）によって薄膜トランジスタをオン状態からオフ状態に切り替える際に画素電位が変化するゲートフィードスルーという現象がある。このゲートフィードスルー現象によって画素電位は、下式（１）によって表されるゲートフィードスルー現象による電圧（以下、「ゲートフィードスルー電圧」という）Ｖｇｆだけ変化する。この値を、数Ｖ以内に抑える必要がある。
【０００６】
Ｖｇｆ＝ΔＶｇ×Ｃｇｄ／（Ｃｇｄ＋Ｃｓ＋Ｃｐ）      ・・・（１）
【０００７】
上式（１）において、ΔＶｇはゲート電位の変化量（以下、「ゲート電位変化量」という）、Ｃｇｄはゲートとドレインとの間の容量（以下、「ゲート・ドレイン間容量」という）、Ｃｓは画素電極とキャパシタ電極との間の容量（以下、「蓄積容量」という）、Ｃｐは１画素当りの表示媒体の容量（以下、「表示媒体容量」という）である。
【０００８】
上式（１）から、表示媒体容量Ｃｐが大きければ、蓄積容量Ｃｓを省略できることがわかる。一方、上式（１）から、表示媒体容量Ｃｐが小さければ、蓄積容量Ｃｓが必要になることがわかる。ただし、表示媒体容量Ｃｐは、蓄積容量Ｃｓに比べてずっと小さければ無視することができる。
【０００９】
このような薄膜トランジスタアレイは、液晶を表示媒体とした液晶表示装置（液晶ディスプレイ）などに応用されて技術が進展してきた。また、近年では、薄膜トランジスタアレイと電気泳動媒体を組合せた電子ペーパー表示装置も開発されている。
【００１０】
電子ペーパー表示装置は、液晶表示装置よりも低消費電力な表示装置として期待されている。これは、一般的な液晶表示装置は駆動を行っている間しか表示をすることできず、その表示を保つためには駆動を続ける必要があるのに対して、電気泳動タイプの電子ペーパー表示装置は、駆動が終了した後にも表示を保つことができるため、駆動を続ける必要がないからである。
【００１１】
さらに近年では、例えば、特許文献１のように、電子ペーパー表示装置と、個体認識の技術であるＲＦＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  ＩＤｅｎｔｉｆｉｅｒ）とを組合せた表示装置も提案されている。特許文献１には、ＲＦＩＤに保存されたコンテナの内容物のデータをコンテナに取り付けた表示装置に表示させることにより、目視でコンテナの内容物を確認できることが開示されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００３−２３３７８６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
ところで、特許文献１に開示されたような電子ペーパー表示装置とＲＦＩＤとを組合せた表示装置では、内蔵している電池の電力を使って表示の書き換えを行うタイプと、ＲＦＩＤのデータの書き換えを行うリーダライタからの電波を電力に変換し、その電力を用いて表示の書き換えを行うタイプが考えられる。しかしながら、いずれのタイプの表示装置においても、表示の書き換えを行うときの消費電力量の低減が課題となる。これは、内蔵している電池の電力を使って表示の書き換えを行うタイプの表示装置では、消費電力量が大きいと、頻繁に電池の交換を行う必要があるからである。また、ＲＦＩＤのリーダライタからの電波を変換した電力を用いて表示の書き換えを行うタイプの表示装置では、消費電力量が大きいと、電波が強い近距離でしか書き換えを行うことができないからである。
【００１４】
本発明は、上記の課題に基づいてなされたものであり、表示の書き換えを行うときの消費電力量を低減させることができる薄膜トランジスタアレイおよびその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１５】
上記の課題を解決するため、本発明の薄膜トランジスタアレイは、絶縁基板上に形成される薄膜トランジスタアレイであって、列方向に延びるように配置された複数本の列配線と、前記列配線に直交する行方向に延びるように配置された複数本の行配線とのそれぞれが交差する位置に、薄膜トランジスタと、画素電極と、キャパシタ電極とを具備した複数の画素がマトリクス状に配置され、前記薄膜トランジスタは、ゲート電極と、ソース電極と、ドレイン電極と、前記ソース電極と前記ドレイン電極との間に位置する半導体パターンとを有し、前記半導体パターンは、ゲート絶縁膜を挟んで前記ゲート電極と重なる位置に配置され、前記キャパシタ電極は、層間絶縁膜を介して前記薄膜トランジスタの上層に配置され、前記画素電極は、キャパシタ絶縁膜を挟んで前記キャパシタ電極の上層に配置され、前記ソース電極は、前記列配線に接続され、前記ゲート電極は、前記行配線に接続され、前記ドレイン電極は、前記画素電極に接続され、前記キャパシタ電極は、キャパシタ配線に接続され、前記画素電極は、下層の電極である下画素電極と上層の電極である上画素電極との２層の導電層で構成され、前記下画素電極と上画素電極との間に中間絶縁膜が挟まれており、前記中間絶縁膜の開口部を介して前記上画素電極が前記下画素電極と接続され、前記キャパシタ電極と前記下画素電極との重なりによって静電容量を構成し、前記列配線は、前記キャパシタ電極および前記下画素電極と重ならず、前記上画素電極と重なる位置に配置されている、ことを特徴とする。
【００１６】
また、本発明の薄膜トランジスタアレイにおける前記中間絶縁膜は、樹脂である、ことを特徴とする。
【００１７】
また、本発明の薄膜トランジスタアレイにおける前記中間絶縁膜は、前記開口部の側面の形状が順テーパ形状である、ことを特徴とする。
【００１８】
また、本発明の薄膜トランジスタアレイにおける前記半導体パターンは、非晶質シリコンであり、前記中間絶縁膜は、波長５００〜６００ｎｍの光の透過率が５０％以下である、ことを特徴とする。
【００１９】
また、本発明の薄膜トランジスタアレイにおける前記ゲート絶縁膜、前記層間絶縁膜、および前記キャパシタ絶縁膜は、無機物質である、ことを特徴とする。
【００２０】
また、本発明の薄膜トランジスタアレイの製造方法は、絶縁基板上にゲート電極および行配線を含む電極を形成する工程と、前記絶縁基板と前記ゲート電極および前記行配線の上層にゲート絶縁膜を形成する工程と、前記ゲート電極と重なる位置に半導体パターンを形成する工程と、前記ゲート絶縁膜および前記半導体パターンの上層に、列配線、ソース接続配線、ソース電極、ドレイン電極、ドレイン接続配線、およびドレインパッドを含む電極を形成する工程と、前記列配線、前記ソース接続配線、前記ソース電極、前記ドレイン電極、前記ドレイン接続配線、および前記ドレインパッドの上層に層間絶縁膜を形成する工程と、前記層間絶縁膜の上層にキャパシタ電極およびキャパシタ配線を形成する工程と、前記層間絶縁膜、前記キャパシタ電極および前記キャパシタ配線の上層にキャパシタ絶縁膜を形成する工程と、前記ドレインパッドの上層の前記キャパシタ絶縁膜および前記層間絶縁膜に穴を開ける工程と、前記キャパシタ絶縁膜の上層に前記穴の位置で前記ドレインパッドに接続する下画素電極を形成する工程と、前記キャパシタ絶縁膜および前記下画素電極の上層に、一部に開口部を有する中間絶縁膜を形成する工程と、前記中間絶縁膜の上層に前記開口部の位置で前記下画素電極に接続する上画素電極を形成する工程と、を少なくとも含む、ことを特徴とする。
【００２１】
また、本発明の薄膜トランジスタアレイの製造方法は、絶縁基板上に半導体パターンを形成する工程と、前記絶縁基板と前記半導体パターンの上層に、列配線、ソース接続配線、ソース電極、ドレイン電極、ドレイン接続配線、およびドレインパッドを含む電極を形成する工程と、前記絶縁基板、前記半導体パターン、前記列配線、前記ソース接続配線、前記ソース電極、前記ドレイン電極、前記ドレイン接続配線、および前記ドレインパッドの上層にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上層にゲート電極および行配線を含む電極を形成する工程と、前記ゲート絶縁膜と、前記ゲート電極および前記行配線の上層に層間絶縁膜を形成する工程と、前記層間絶縁膜の上層にキャパシタ電極およびキャパシタ配線を形成する工程と、前記層間絶縁膜、前記キャパシタ電極および前記キャパシタ配線の上層にキャパシタ絶縁膜を形成する工程と、前記ドレインパッドの上層の前記キャパシタ絶縁膜、前記層間絶縁膜、および前記ゲート絶縁膜に穴を開ける工程と、前記キャパシタ絶縁膜の上層に前記穴の位置で前記ドレインパッドに接続する下画素電極を形成する工程と、前記キャパシタ絶縁膜および前記下画素電極の上層に、一部に開口部を有する中間絶縁膜を形成する工程と、前記中間絶縁膜の上層に前記開口部の位置で前記下画素電極に接続する上画素電極を形成する工程と、を少なくとも含む、ことを特徴とする。
【発明の効果】
【００２２】
本発明によれば、表示の書き換えを行うときの消費電力量を低減させることができる薄膜トランジスタアレイおよびその製造方法を提供することができるという効果が得られる。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１の実施形態の薄膜トランジスタアレイの構造の一例を示した図である。
【図２】本発明の第１の実施形態の薄膜トランジスタアレイにおいて電力量を計算する一例を説明する図である。
【図３】本発明の第１の実施形態の薄膜トランジスタアレイにおいて電力量を計算する一例を説明する図である。
【図４】本発明の第１の実施形態の薄膜トランジスタアレイにおいて電力量を計算する一例を説明する図である。
【図５】本発明の第１の実施形態の薄膜トランジスタアレイの製造方法の概略を示した図である。
【図６】本発明の第１の実施形態の薄膜トランジスタアレイの製造方法の概略を示した図である。
【図７】本発明の第１の実施形態の薄膜トランジスタアレイの製造方法の概略を示した図である。
【図８】本発明の第１の実施形態の薄膜トランジスタアレイの製造方法の概略を示した図である。
【図９】本発明の第１の実施形態の薄膜トランジスタアレイの製造方法の概略を示した図である。
【図１０】本発明の第１の実施形態の薄膜トランジスタアレイの製造方法の概略を示した図である。
【図１１】本発明の第２の実施形態の薄膜トランジスタアレイの構造の一例を示した図である。
【図１２】本発明の第２の実施形態の薄膜トランジスタアレイの製造方法の概略を示した図である。
【図１３】本発明の第２の実施形態の薄膜トランジスタアレイの製造方法の概略を示した図である。
【図１４】本発明の第２の実施形態の薄膜トランジスタアレイの製造方法の概略を示した図である。
【図１５】本発明の第２の実施形態の薄膜トランジスタアレイの製造方法の概略を示した図である。
【図１６】本発明の第２の実施形態の薄膜トランジスタアレイの製造方法の概略を示した図である。
【図１７】本発明の第２の実施形態の薄膜トランジスタアレイの製造方法の概略を示した図である。
【図１８】従来の薄膜トランジスタアレイの構造の一例を示した図である。
【図１９】従来の薄膜トランジスタアレイの構造の一例を示した図である。
【図２０】従来の薄膜トランジスタアレイの構造の一例を示した図である。
【図２１】従来の薄膜トランジスタアレイの構造の一例を示した図である。
【図２２】従来の薄膜トランジスタアレイの構造の一例を示した図である。
【発明を実施するための形態】
【００２４】
＜第１の実施形態＞
以下、本発明の実施形態について、図面を参照して説明する。図１は、本発明の第１の実施形態の薄膜トランジスタアレイの構造の一例を示した図である。図１には、薄膜トランジスタアレイ（以下、「薄膜トランジスタアレイ１００」という）に形成される１つの薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ、以下、「薄膜トランジスタ１１１」という）を備えた画素（以下、「画素１１０」という）の構造を模式的に示している。より具体的には、図１の（ａ）には、薄膜トランジスタアレイ１００に形成される画素１１０の部分における平面の構造を模式的に表した平面図を示し、図１の（ｂ）には、図１の（ａ）に示した画素１１０の部分の平面図におけるＡ−Ａ’断面の構造を模式的に表した断面図を示している。なお、図１に示した画素１１０の構造の一例では、説明をわかりやすくするため、画素１１０の縮尺、つまり、画素１１０を構成するそれぞれの構成要素の大きさの関係を正確には表していない。また、図１の（ａ）に示した画素１１０の平面図では、下層に形成される構成要素の位置をわかりやすくするため、一部の構成要素（下画素電極１０Ａと上画素電極１０Ｂ）については輪郭のみを示している。
【００２５】
薄膜トランジスタアレイ１００は、絶縁基板１上に形成される。薄膜トランジスタアレイ１００では、列方向（縦方向）に延びるように複数本の列配線４Ｌを配置し、列配線４Ｌに直交する行方向（横方向）に延びるように複数本の行配線２Ｌを配置している。そして、薄膜トランジスタアレイ１００では、列配線４Ｌと行配線２Ｌとのそれぞれが交差する位置に、列配線４Ｌと行配線２Ｌとのそれぞれに沿ってマトリクス状（行列状）になるように、複数の画素１１０を配置している。つまり、薄膜トランジスタアレイ１００では、列配線４Ｌと行配線２Ｌとでマトリクス状に区画されたそれぞれの領域に、画素１１０を配置している。
【００２６】
図１の（ａ）に示した画素１１０の平面図と、図１の（ｂ）に示した画素１１０のＡ−Ａ’断面図とを参照して、画素１１０の構造について説明する。画素１１０は、薄膜トランジスタ１１１と、画素電極１０と、キャパシタ電極８とを含んで構成される。
【００２７】
画素１１０において、薄膜トランジスタ１１１は、画素１１０を選択するためのスイッチとして動作する。薄膜トランジスタ１１１は、ゲート電極２と、ソース電極４と、ドレイン電極５とを含んで構成されている。また、薄膜トランジスタ１１１は、ソース電極４とドレイン電極５との間に、半導体パターン６を含んで構成されている。薄膜トランジスタ１１１において、半導体パターン６は、ゲート絶縁膜３を挟んだゲート電極２と重なる位置に配置されている。
【００２８】
また、画素１１０において、薄膜トランジスタ１１１のソース電極４は、ソース接続配線４Ｃを介して対応する列配線４Ｌに接続されている。また、画素１１０において、薄膜トランジスタ１１１のゲート電極２は、対応する行配線２Ｌに接続されている。また、画素１１０において、薄膜トランジスタ１１１のドレイン電極５は、ドレイン接続配線５Ｃおよびドレインパッド５Ｐを介して対応する画素電極１０に接続されている。また、画素１１０において、キャパシタ電極８は、対応するキャパシタ配線８Ｌに接続されている。
【００２９】
また、画素１１０において、キャパシタ電極８は、層間絶縁膜７を挟んで薄膜トランジスタ１１１の上層に配置されている。また、画素１１０において、画素電極１０は、キャパシタ絶縁膜９を挟んでキャパシタ電極８の上層に配置されている。また、画素１１０において、画素電極１０は、下層の電極である下画素電極１０Ａと上層の電極である上画素電極１０Ｂとの２層の導電層で構成されている。そして、画素電極１０は、下画素電極１０Ａと上画素電極１０Ｂとの間に、中間絶縁膜１０Ｉが挟まれており、中間絶縁膜１０Ｉの開口部を介して上画素電極１０Ｂが下画素電極１０Ａと接続されている。画素１１０では、キャパシタ電極８との間の静電容量（蓄積容量Ｃｓ）が、下画素電極１０Ａと重なる領域によって構成される。また、画素１１０では、列配線４Ｌが、キャパシタ電極８および下画素電極１０Ａと重ならず、上画素電極１０Ｂと重なる位置に配置されている。
【００３０】
このような構造の薄膜トランジスタアレイ１００では、図１に示したような画素１１０の構造により、列配線４Ｌと上画素電極１０Ｂとの間の静電容量を、従来の構造の画素における静電容量よりも、小さくすることができる。これにより、図１に示したような構造の画素１１０を備えた薄膜トランジスタアレイ１００では、消費する電力量を低減させることができる。
【００３１】
ここで、画素１１０における列配線４Ｌと上画素電極１０Ｂとの間の静電容量と、従来の画素における静電容量との差について説明する。
【００３２】
まず、画素１１０における列配線４Ｌと上画素電極１０Ｂとの間の静電容量（以下、「ソース・画素電極間容量」という）Ｃｓｐは、下式（２）によって表すことができる。
【００３３】
Ｃｓｐ＝ε０Ｓ／（Ｄｉｌ／εｉｌ＋Ｄｃｉ／εｃｉ＋Ｄｍｉ／εｍｉ）
・・・（２）
【００３４】
上式（２）において、Ｓは列配線４Ｌと上画素電極１０Ｂとが重なっている領域の面積、Ｄｉｌは層間絶縁膜７の厚さ、εｉｌは層間絶縁膜７の比誘電率、Ｄｃｉはキャパシタ絶縁膜９の厚さ、εｃｉはキャパシタ絶縁膜９の比誘電率、Ｄｍｉは中間絶縁膜１０Ｉの厚さ、εｍｉは中間絶縁膜１０Ｉの比誘電率である。
【００３５】
これに対して、従来の構造の画素では、ソース・画素電極間容量Ｃｓｐが、上式（２）で表される画素１１０におけるソース・画素電極間容量Ｃｓｐよりも大きい。
【００３６】
ここで、画素１１０におけるソース・画素電極間容量Ｃｓｐと、従来の構造の画素におけるソース・画素電極間容量Ｃｓｐとの違いを示すため、従来の薄膜トランジスタアレイの構造について説明する。図１８は、従来の薄膜トランジスタアレイの構造の一例を示した図である。図１８にも、図１に示した画素１１０と同様に、従来の薄膜トランジスタアレイ（以下、「薄膜トランジスタアレイ５００」という）に形成される１つの薄膜トランジスタ（以下、「薄膜トランジスタ５１１」という）を備えた従来の画素（以下、「画素５１０」という）の構造を模式的に示している。図１８の（ａ）には、薄膜トランジスタアレイ５００に形成される画素５１０の部分の平面図を示し、図１８の（ｂ）には、画素５１０の部分の平面図におけるＥ−Ｅ’断面の断面図を示している。なお、図１８においても、図１に示した画素１１０と同様に、画素５１０を構成するそれぞれの構成要素の大きさの関係を正確には表していない。また、図１８の（ａ）に示した画素５１０の平面図でも、図１の（ａ）に示した画素１１０の平面図と同様に、一部の構成要素（画素電極１０）については輪郭のみを示している。なお、図１８においては、図１に示した画素１１０に対応する構成要素と同じ構成要素に同一の符号を付与し、それぞれの構成要素に関する詳細な説明は省略する。
【００３７】
従来の画素５１０では、図１８に示したように、画素電極１０が単層である。そして、画素５１０では、列配線４Ｌが、キャパシタ電極８と重ならず、画素電極１０と重なる位置に配置されている。このため、画素１１０と同様に考えて、画素５１０において列配線４Ｌと画素電極１０とが重なっている領域の面積をＳ、層間絶縁膜７の厚さをＤｉｌ、層間絶縁膜７の比誘電率をεｉｌ、キャパシタ絶縁膜９の厚さをＤｃｉ、キャパシタ絶縁膜９の比誘電率をεｃｉとすると、画素５１０におけるソース・画素電極間容量Ｃｓｐは、下式（３）によって表される。
【００３８】
Ｃｓｐ＝ε０Ｓ／（Ｄｉｌ／εｉｌ＋Ｄｃｉ／εｃｉ）      ・・・（３）
【００３９】
上式（２）と上式（３）とを比べてわかるように、上式（２）では、右辺の分母に中間絶縁膜１０Ｉに関する関係式（Ｄｍｉ／εｍｉ）がある。このため、画素１１０では、列配線４Ｌと上画素電極１０Ｂとの間のソース・画素電極間容量Ｃｓｐが、従来の画素５１０におけるソース・画素電極間容量Ｃｓｐよりも小さくなる。これは、画素１１０では、図１に示したように、画素電極１０を下画素電極１０Ａと上画素電極１０Ｂとの２層の導電層で構成することによって、従来の画素５１０における単層の画素電極１０よりも画素電極までの厚さを中間絶縁膜１０Ｉの分だけ厚くしたことによるものである。
【００４０】
次に、画素１１０においてソース・画素電極間容量Ｃｓｐを小さくしたことによる効果について説明する。以下の説明においては、ソース・画素電極間容量Ｃｓｐを小さくしたことによって得られる画素１１０の効果を、図１８〜図２１に示した、従来の薄膜トランジスタアレイに形成される１つの薄膜トランジスタを備えた従来の画素の構造を適宜参照することによって説明する。なお、以下の説明においては、それぞれの従来の薄膜トランジスタアレイ、および画素を区別するため、図１９に示した従来の薄膜トランジスタアレイを「薄膜トランジスタアレイ６００」といい、薄膜トランジスタアレイ６００に配置される画素を「画素６１０」といい、画素６１０に備える薄膜トランジスタを「薄膜トランジスタ６１１」という。また、図２０に示した従来の薄膜トランジスタアレイを「薄膜トランジスタアレイ７００」といい、薄膜トランジスタアレイ７００に配置される画素を「画素７１０」といい、画素７１０に備える薄膜トランジスタを「薄膜トランジスタ７１１」という。また、図２１に示した従来の薄膜トランジスタアレイを「薄膜トランジスタアレイ８００」といい、薄膜トランジスタアレイ８００に配置される画素を「画素８１０」といい、画素８１０に備える薄膜トランジスタを「薄膜トランジスタ８１１」という。図１９〜図２１においても、図１８に示した従来の画素５１０と同様に、それぞれの従来の画素の平面図と断面図とを示している。より具体的には、図１９の（ａ）には、薄膜トランジスタアレイ６００に形成される画素６１０の部分の平面図を示し、図１９の（ｂ）には、画素６１０の部分の平面図におけるＦ−Ｆ’断面の断面図を示している。また、図２０の（ａ）には、薄膜トランジスタアレイ７００に形成される画素７１０の部分の平面図を示し、図２０の（ｂ）には、画素７１０の部分の平面図におけるＧ−Ｇ’断面の断面図を示している。また、図２１の（ａ）には、薄膜トランジスタアレイ８００に形成される画素８１０の部分の平面図を示し、図２１の（ｂ）には、画素８１０の部分の平面図におけるＨ−Ｈ’断面の断面図を示している。なお、図１９〜図２１においても、図１に示した画素１１０および図１８に示した従来の画素５１０と同様に、それぞれの従来の画素を構成するそれぞれの構成要素の大きさの関係を正確には表していない。また、図１９〜図２１の（ａ）に示したそれぞれの従来の画素の平面図でも、図１の（ａ）に示した画素１１０の平面図および図１８の（ａ）に示した画素５１０の平面図と同様に、一部の構成要素（画素電極１０）については輪郭のみを示している。なお、図１９〜図２１においても、図１に示した画素１１０および図１８に示した画素５１０に対応する構成要素と同じ構成要素に同一の符号を付与し、それぞれの構成要素に関する詳細な説明は省略する。
【００４１】
図１に示した構造から、画素１１０は、ゲート電極２と、ソース電極４と、ドレイン電極５または画素電極１０と、キャパシタ電極８との４系統の電極によって構成されているということができる。なお、ゲート電極２に接続されている行配線２Ｌは、ゲート電極２の系統であると考えることができ、ソース電極４に接続されている列配線４Ｌは、ソース電極４の系統であると考えることができ、ドレイン電極５に接続されている画素電極１０は、ドレイン電極５の系統であると考えることができ、キャパシタ電極８に接続されているキャパシタ配線８Ｌは、キャパシタ電極８の系統であると考えることができる。
【００４２】
このことから、画素１１０におけるそれぞれの電極の間の静電容量は、４系統の電極から２系統の電極を選ぶ組み合わせ、つまり、４Ｃ２＝６通りである。より具体的には、画素１１０におけるそれぞれの電極の間の静電容量は、蓄積容量Ｃｓと、ゲート・ソース間容量Ｃｇｓと、ソース・キャパシタ間容量Ｃｓｃと、ソース・画素電極間容量Ｃｓｐと、ゲート・キャパシタ間容量Ｃｇｃと、ゲート・ドレイン間容量Ｃｇｄとの６つである。ここで、蓄積容量Ｃｓは、キャパシタ電極８と画素電極１０との間の静電容量である。また、ゲート・ソース間容量Ｃｇｓは、ゲート電極２とソース電極４との間の静電容量である。また、ソース・キャパシタ間容量Ｃｓｃは、ソース電極４とキャパシタ電極８との間の静電容量である。また、ソース・画素電極間容量Ｃｓｐは、ソース電極４と画素電極１０との間の静電容量である。また、ゲート・キャパシタ間容量Ｃｇｃは、ゲート電極２とキャパシタ電極８との間の静電容量である。また、ゲート・ドレイン間容量Ｃｇｄは、ゲート電極２とドレイン電極５との間の静電容量である。
【００４３】
なお、通常のトランジスタであれば、ソース電極４とドレイン電極５とは重なりがないため、ソース電極４とドレイン電極５との間の静電容量であるソース・ドレイン間容量Ｃｓｄは「０」である。また、図１に示した画素１１０の構造では、ドレイン電極５と画素電極１０とが接続されているため、ソース・画素電極間容量Ｃｓｐとソース・ドレイン間容量Ｃｓｄとは並列である。従って、画素１１０では、ソース・画素電極間容量Ｃｓｐに、ソース・ドレイン間容量Ｃｓｄを加算して考える。同様に、画素１１０では、ゲート・ドレイン間容量Ｃｇｄと、ゲート絶縁膜３と画素電極１０との間の静電容量であるゲート・画素電極間容量Ｃｇｐとは並列であるため、ゲート・ドレイン間容量Ｃｇｄに、ゲート・画素電極間容量Ｃｇｐを加算して考える。
【００４４】
このようなことから、画素１１０におけるそれぞれの電極の間の６種類の静電容量のうち、ソース電極４の配線、つまり、列配線４Ｌに直接接続されているのは、ゲート・ソース間容量Ｃｇｓ、ソース・キャパシタ間容量Ｃｓｃ、およびソース・画素電極間容量Ｃｓｐ／／蓄積容量Ｃｓである。また、画素１１０におけるそれぞれの電極の間の６種類の静電容量のうち、ゲート電極２の配線、つまり、行配線２Ｌに直接接続されているのは、ゲート・ソース間容量Ｃｇｓ、ゲート・キャパシタ間容量Ｃｇｃ、ゲート・ドレイン間容量Ｃｇｄ／／蓄積容量Ｃｓである。
【００４５】
ここで、「／／」は、容量の直列回路を意味している。すなわち、ソース・画素電極間容量Ｃｓｐ／／蓄積容量Ｃｓにおけるソース・画素電極間容量Ｃｓｐと蓄積容量Ｃｓとの関係は、下式（４）で表され、ゲート・ドレイン間容量Ｃｇｄ／／蓄積容量Ｃｓにおけるゲート・ドレイン間容量Ｃｇｄと蓄積容量Ｃｓとの関係は、下式（５）で表される。
【００４６】
Ｃｓｐ／／Ｃｓ＝１／（１／Ｃｓｐ＋１／Ｃｓ）      ・・・（４）
【００４７】
Ｃｇｄ／／Ｃｓ＝１／（１／Ｃｇｄ＋１／Ｃｓ）      ・・・（５）
【００４８】
また、画素１１０におけるそれぞれの電極の間の６種類の静電容量のうち、蓄積容量Ｃｓは、画素１１０における電位を保持する必要があることから、ある程度の大きさの容量として設計される。これに対して、画素１１０における他の静電容量、つまり、ゲート・ソース間容量Ｃｇｓ、ソース・キャパシタ間容量Ｃｓｃ、ソース・画素電極間容量Ｃｓｐ、ゲート・キャパシタ間容量Ｃｇｃ、およびゲート・ドレイン間容量Ｃｇｄの５種類の静電容量は、小さい容量である。画素１１０では、蓄積容量Ｃｓ以外の５種の静電容量は「０」であることが望ましい。しかし、画素１１０では、ゲート電極２と、ソース電極４およびドレイン電極５とは、それぞれが形成された一部の領域が必ず重なるため、蓄積容量Ｃｓ以外の５種の静電容量のうち、ゲート・ソース間容量Ｃｇｓとゲート・ドレイン間容量Ｃｇｄは、「０」にすることはできない。
【００４９】
また、薄膜トランジスタアレイ１００では、列配線４Ｌと行配線２Ｌとが所定の電位となる。このため、列配線４Ｌと行配線２Ｌとは、画素電極１０の下に隠すことが望まれている。これは、列配線４Ｌと行配線２Ｌとが画素電極１０で覆われていないと、列配線４Ｌや行配線２Ｌの電位が画素１１０における表示に影響を与えてしまうからである。なお、平面視、つまり、薄膜トランジスタアレイ１００を表示面側から見た場合、それぞれの画素電極１０の間の領域では、列配線４Ｌや行配線２Ｌを画素電極１０の下に隠すことはできない。しかし、この場合の列配線４Ｌや行配線２Ｌの領域は、画素電極１０の領域に比べて小さいため、表示への影響は無視することができる。
【００５０】
画素１１０では、列配線４Ｌや行配線２Ｌの領域が画素電極１０の領域と重なっている部分において、列配線４Ｌと画素電極１０とが重なる領域にソース・画素電極間容量Ｃｓｐが構成され、行配線２Ｌと画素電極１０とが重なる領域にゲート・画素電極間容量Ｃｇｐが構成される。
【００５１】
なお、従来の画素においても、ソース・画素電極間容量Ｃｓｐやゲート・画素電極間容量Ｃｇｐを「０」にすることはできる。より具体的には、図１９に示した従来の画素６１０の構造のように、列配線４Ｌを全てキャパシタ電極８で覆う構造にすることによって、ソース・画素電極間容量Ｃｓｐを「０」にすることができる。しかし、この構成の場合には、ソース・キャパシタ間容量Ｃｓｃが大きな容量となってしまう。これは、図１９に示した従来の画素６１０の構造では、図１８に示した従来の画素５１０においてソース・画素電極間容量Ｃｓｐを成していた部分の層間絶縁膜７とキャパシタ絶縁膜９とで構成されていた絶縁膜が、図１９では層間絶縁膜７のみに薄くなってソース・キャパシタ間容量Ｃｓｃとなりソース・画素電極間容量Ｃｓｐが減った分以上に、ソース・キャパシタ間容量Ｃｓｃが増えてしまうからである。このため、図１９に示した画素６１０のような構造によってソース・画素電極間容量Ｃｓｐを小さくする（「０」にする）ことは、画素６１０における消費電力の低減には繋がらない。
【００５２】
また、キャパシタ配線８Ｌが行配線２Ｌに平行な構成の画素では、図２０に示した従来の画素７１０の構造のように、行配線２Ｌとキャパシタ配線８Ｌとが重なる領域をなくすことによって、ゲート・キャパシタ間容量Ｃｇｃを「０」にすることができる。しかし、この構成の場合には、ソース・画素電極間容量Ｃｓｐを「０」にすることができない。
【００５３】
また、キャパシタ配線８Ｌが列配線４Ｌに平行な構成の画素では、図２１に示した従来の画素８１０の構造のように、列配線４Ｌとキャパシタ配線８Ｌとが重なる領域をなくすことによって、ソース・キャパシタ間容量Ｃｓｃを「０」にすることができる。しかし、この構成の場合には、ゲート・キャパシタ間容量Ｃｇｃを「０」にすることができない。
【００５４】
そして、ゲート・ソース間容量Ｃｇｓ、ソース・キャパシタ間容量Ｃｓｃ、ソース・画素電極間容量Ｃｓｐ、ゲート・キャパシタ間容量Ｃｇｃ、およびゲート・ドレイン間容量Ｃｇｄの５種類の静電容量のうち、容量値が「０」でない静電容量は、容量値の桁としては同程度の大きさであり、蓄積容量Ｃｓの容量値に比べて２〜３桁小さい。
【００５５】
ここで、薄膜トランジスタアレイ１００における列配線４Ｌの数を「Ｍ（Ｍは正の整数）」、行配線２Ｌの数を「Ｎ（Ｎは正の整数）」とした場合において、「０」でない静電容量によって消費される電力量（消費電力量）について説明する。図２〜図４は、本発明の第１の実施形態の薄膜トランジスタアレイ１００において電力量を計算する一例を説明する図である。図２には、薄膜トランジスタアレイ１００のいずれかの列配線４Ｌに接続された静電容量によって１フレームに消費される電力量の計算例を示している。また、図３には、薄膜トランジスタアレイ１００のいずれかの行配線２Ｌに接続された静電容量によって１フレームに消費される電力量の計算例を示している。また、図４には、薄膜トランジスタ１１１経由で蓄積容量を充電する際に薄膜トランジスタ１１１から１フレームに供給される電力量の計算例を示している。
【００５６】
まず、図２を用いて、薄膜トランジスタアレイ１００のいずれかの列配線４Ｌに接続された静電容量によって１フレームに消費される電力量の計算例を説明する。薄膜トランジスタアレイ１００においていずれか１本の列配線４Ｌに接続されたゲート・ソース間容量Ｃｇｓ、ソース・キャパシタ間容量Ｃｓｃ、ソース・画素電極間容量Ｃｓｐのそれぞれの静電容量の数は、Ｎ個である。そして、それぞれの静電容量の合計（以下、「静電容量Ｃ」という）は、下式（６）によって表すことができる。
【００５７】
Ｃ＝Ｎ（Ｃｇｓ＋Ｃｓｃ＋Ｃｓｐ／／Ｃｓ）      ・・・（６）
【００５８】
なお、薄膜トランジスタアレイ１００において列配線４Ｌは、それぞれの行のデータに合わせて電圧を変更する。このため、薄膜トランジスタアレイ１００において列配線４Ｌに接続された静電容量Ｃが最も多く充放電されるのは、１行ごとに逆極性の電圧を書き込む場合である。なお、以下の説明においては、画素１１０に対する白色の書き込みと黒色の書き込みとの電圧値を「±Ｖｓ」、列配線４Ｌの抵抗値を「Ｒ」として説明する。なお、列配線４Ｌの抵抗値（以下、「列配線抵抗」という）Ｒは、厳密には列配線抵抗と薄膜トランジスタアレイ１００を駆動する駆動回路（以下、「ソースドライバ」という）の出力抵抗などの和である。
【００５９】
図２には、横軸を時間ｔとし、ソース電極４の電圧Ｖ４の電圧波形、ソースドライバの電源との関係、ソースドライバが出力する正電源の電流波形Ｉｐ、負電源の電流波形Ｉｎ、接地（ＧＮＤ）線の電流波形Ｉ０のそれぞれを示している。また、図２には、正電源の消費電力波形Ｐｐ、負電源の消費電力波形Ｐｎ、ＧＮＤ線の消費電力波形Ｐ０のそれぞれを示している。なお、図２では、正電源の電圧値ＶｐをＶｐ＝＋Ｖｓ、負電源の電圧値ＶｎをＶｎ＝−Ｖｓ、ＧＮＤ線の電圧値Ｖ０をＶ０＝０としている。従って、図２においては、正電源の消費電力ＰｐはＰｐ＝ＶｐＩｐ、負電源の消費電力ＰｎはＰｎ＝ＶｎＩｎ、ＧＮＤ線の消費電力Ｐ０はＰ０＝Ｖ０Ｉ０である。また、図２には、電流波形および電力波形のそれぞれが変化する位置におけるそれぞれの値の計算式を示している。なお、図２では、電力量を計算する式を簡単にするため、それぞれの充電波形の積分範囲を、時間ｔ＝０〜∞として示している。実際には、時定数がＣＲより充分大きければよく、例えば、充電波形の積分範囲が時間ｔ＝０〜３ＣＲでも計算する電力量の９５％をカバーし、近似的に時間ｔ＝０〜∞の電力量と同等であると考えることができる。
【００６０】
１本の列配線４Ｌで１フレームごとに消費される電力量Ｐは、下式（７）である。
【００６１】
Ｐ＝（２Ｎ−１）Ｃ（Ｖｓ）２      ・・・（７）
【００６２】
従って、Ｍ本の列配線４Ｌで１フレームごとに消費される電力量Ｐは、下式（８）である。
【００６３】
Ｐ＝Ｍ×（２Ｎ−１）×Ｎ（Ｃｇｓ＋Ｃｓｃ＋Ｃｓｐ／／Ｃｓ）×（Ｖｓ）２
＝ＭＮ（２Ｎ−１）（Ｃｇｓ＋Ｃｓｃ＋Ｃｓｐ／／Ｃｓ）（Ｖｓ）２
・・・（８）
【００６４】
このため、行配線２Ｌの数Ｎが「１」よりも充分大きい場合には、列配線４Ｌで１フレームごとに消費される電力量Ｐは、下式（９）であるとみなすことができる。
【００６５】
Ｐ＝２ＭＮ２（Ｃｇｓ＋Ｃｓｃ＋Ｃｓｐ／／Ｃｓ）（Ｖｓ）２      ・・・（９）
【００６６】
一方、薄膜トランジスタアレイ１００において消費される電力量Ｐが最も少ないのは、列配線４Ｌの電圧を変えない場合である。この場合、薄膜トランジスタアレイ１００において１フレームで消費される電力量Ｐは、Ｐ＝０である。
【００６７】
続いて、図３を用いて、薄膜トランジスタアレイ１００のいずれかの行配線２Ｌに接続された静電容量によって１フレームに消費される電力量の計算例を説明する。また、薄膜トランジスタアレイ１００においていずれか１本の行配線２Ｌに接続されたゲート・ソース間容量Ｃｇｓ、ゲート・キャパシタ間容量Ｃｇｃ、ゲート・ドレイン間容量Ｃｇｄ／／蓄積容量Ｃｓのそれぞれの静電容量の数は、Ｍ個である。そして、静電容量Ｃは、下式（１０）によって表すことができる。
【００６８】
Ｃ＝Ｍ（Ｃｇｓ＋Ｃｇｃ＋Ｃｇｄ／／Ｃｓ）      ・・・（１０）
【００６９】
なお、薄膜トランジスタアレイ１００において行配線２Ｌは、それぞれの行を選択するときに薄膜トランジスタ１１１がオフ状態→オン状態→オフ状態という順番で変化するように電圧を変更する。このため、薄膜トランジスタアレイ１００において行配線２Ｌに接続された静電容量Ｃにおける充放電の回数は、画像に依存せず、電圧が変化する回数と同じで１フレームあたり２回である。なお、以下の説明においては、行配線２Ｌの電圧変化量をゲート電位変化量ΔＶｇとして説明する。また、以下の説明においては、薄膜トランジスタ１１１のゲート電極２の正電圧を「Ｖｐ」、負電圧を「Ｖｎ」、行配線２Ｌの抵抗値を「Ｒ」として説明する。なお、行配線２Ｌの抵抗値（以下、「行配線抵抗」という）Ｒは、厳密には行配線抵抗と薄膜トランジスタアレイ１００を駆動する駆動回路（以下、「ゲートドライバ」という）の出力抵抗などの和である。
【００７０】
なお、図３に示した計算例は、薄膜トランジスタ１１１がｐチャネルのトランジスタの場合である。そして、薄膜トランジスタ１１１がｎチャネルのトランジスタの場合には、電圧の正負が逆になるが、計算する電力量は同じである。このため、薄膜トランジスタ１１１がｎチャネルのトランジスタの場合の計算例の説明は省略する。
【００７１】
図３には、横軸を時間ｔとし、ゲート電極２の電圧Ｖ２の電圧波形、ゲートドライバの電源との関係、ゲートドライバが出力する正電源の電流波形Ｉｐ、負電源の電流波形Ｉｎのそれぞれを示している。また、図３には、正電源の消費電力波形Ｐｐ、負電源の消費電力波形Ｐｎのそれぞれを示している。図３においては、正電源の消費電力ＰｐはＰｐ＝ＶｐＩｐ、負電源の消費電力ＰｎはＰｎ＝ＶｎＩｎである。また、図３には、電流波形および電力波形のそれぞれが変化する位置におけるそれぞれの値の計算式を示している。なお、図３でも、図２と同様に電力量を計算する式を簡単にするため、それぞれの充電波形の積分範囲を、時間ｔ＝０〜∞として示している。実際には、図３でも、図２と同様に、時定数がＣＲより充分大きければよく、例えば、充電波形の積分範囲が時間ｔ＝０〜３ＣＲでも計算する電力量の９５％をカバーし、近似的に時間ｔ＝０〜∞の電力量と同等であると考えることができる。
【００７２】
１本の行配線２Ｌで１フレームごとに消費される電力量Ｐは、下式（１１）である。
【００７３】
Ｐ＝Ｃ（ΔＶｇ）２      ・・・（１１）
【００７４】
従って、Ｎ本の行配線２Ｌで１フレームごとに消費される電力量Ｐは、下式（１２）である。
【００７５】
Ｐ＝Ｎ×Ｍ（Ｃｇｓ＋Ｃｇｃ＋Ｃｇｄ／／Ｃｓ）×（ΔＶｇ）２
＝ＭＮ（Ｃｇｓ＋Ｃｇｃ＋Ｃｇｄ／／Ｃｓ）（ΔＶｇ）２      ・・・（１２）
【００７６】
続いて、図４を用いて、薄膜トランジスタ１１１経由で蓄積容量を充電する際の１フレームに消費される電力量の計算例を説明する。薄膜トランジスタアレイ１００において画素１１０の画素数は、列配線４Ｌの数×行配線２Ｌの数であり、ＭＮ個である。そして、それぞれの画素１１０において薄膜トランジスタ１１１がオン状態のときに充電される静電容量は、蓄積容量Ｃｓとゲート・ドレイン間容量Ｃｇｄとであり、静電容量Ｃは、下式（１３）によって表すことができる。
【００７７】
Ｃ＝Ｃｓ＋Ｃｇｄ      ・・・（１３）
【００７８】
なお、厳密には、薄膜トランジスタアレイ１００における表示媒体層の画素１１０領域（画素面積）あたりの表示媒体容量Ｃｐも静電容量Ｃに加算される。しかし、電子ペーパーの場合、表示媒体容量Ｃｐは、蓄積容量Ｃｓに比べて非常に小さい。このため、以下の説明においては、表示媒体容量Ｃｐを省略して説明をする。
【００７９】
通常、画素１１０では、蓄積容量Ｃｓは大きく、ゲート・ドレイン間容量Ｃｇｄは小さい。また、薄膜トランジスタアレイ１００において静電容量Ｃが最も多く充電されるのは、全ての画素１１０の表示を変更する場合である。なお、以下の説明においては、列配線４Ｌにおける電圧値の変化量を「Ｖｓ」、薄膜トランジスタ１１１の抵抗値を「Ｒ」として説明する。なお、薄膜トランジスタ１１１の抵抗値（以下、「薄膜トランジスタ抵抗」という）Ｒは、厳密には薄膜トランジスタ抵抗と列配線４Ｌの抵抗値（列配線抵抗）などの和である。
【００８０】
図４には、横軸を時間ｔとし、画素１１０における画素電圧Ｖｐｉｘｅｌの電圧波形（画素１１０が第１行に属する場合）、画素１１０にデータを書き込んだときにソース電極４からドレイン電極５に印加される電圧Ｖｄ（第１行を選択したときのみ薄膜トランジスタ１１１がオンになってＶｓを印加し、他の行を選択しているときには薄膜トランジスタ１１１がオフ、すなわち、ハイインピーダンス（ＨｉＺ）である）、このときの薄膜トランジスタ１１１のソース電極４からドレイン電極５に流れる電流波形Ｉｔｆｔのそれぞれを示している。また、図４には、画素１１０にデータを書き込んだときの薄膜トランジスタ１１１から蓄積容量を充電する際の消費電力波形Ｐｔｆｔを示している。図４においては、消費電力ＰｔｆｔはＰｔｆｔ＝ＶｄＩｔｆｔである。また、図４には、電流波形および電力波形のそれぞれが変化する位置におけるそれぞれの値の計算式を示している。なお、図４でも、図２や図３と同様に電力量を計算する式を簡単にするため、それぞれの充電波形の積分範囲を、時間ｔ＝０〜∞として示している。実際には、図４でも、図２や図３と同様に、時定数がＣＲより充分大きければよく、例えば、充電波形の積分範囲が時間ｔ＝０〜３ＣＲでも計算する電力量の９５％をカバーし、近似的に時間ｔ＝０〜∞の電力量と同等であると考えることができる。
【００８１】
１つの薄膜トランジスタ１１１で１フレームごとに消費される電力量Ｐは、下式（１４）である。
【００８２】
Ｐ＝（Ｃｓ＋Ｃｇｄ）（Ｖｓ）２      ・・・（１４）
【００８３】
従って、薄膜トランジスタアレイ１００における全て（ＭＮ個）の画素１１０で１フレームごとに消費される電力量Ｐは、下式（１５）である。
【００８４】
Ｐ＝ＭＮ（Ｃｓ＋Ｃｇｄ）（Ｖｓ）２      ・・・（１５）
【００８５】
なお、薄膜トランジスタアレイ１００では、ドレイン電圧Ｖｄ＝Ｖｓを書き込んだときと、ドレイン電圧Ｖｄ＝−Ｖｓを書き込んだときとで、電力量Ｐは同じ値である。従って、黒色の書き込みと白色の書き込みとの薄膜トランジスタ１１１での消費電力は同等である。また、薄膜トランジスタ１１１において消費される電力量Ｐが最も少ないのは、画素電極１０の電位（画素電位）を変えない場合である。この場合、薄膜トランジスタ１１１において１フレームで消費される電力量Ｐは、Ｐ＝０である。
【００８６】
ここで、図２〜図３を用いて説明した３種類の消費電力量について、その大きさを比較する。まず、図２を用いて説明した列配線４Ｌで消費される電力量と、図３を用いて説明した行配線２Ｌで消費される電力量を比較する。
【００８７】
薄膜トランジスタアレイ１００において列配線４Ｌで消費される電力量の最大値は、行配線２Ｌの数Ｎが「１」よりも充分大きければ、１フレームあたり上式（９）となり、ＭＮ２に比例する。一方、薄膜トランジスタアレイ１００において、行配線２Ｌで消費される電力量は、１フレームあたり上式（１２）であり、ＭＮに比例する。
【００８８】
ここで、上式（９）の右辺の「（Ｃｇｓ＋Ｃｓｃ＋Ｃｓｐ／／Ｃｓ）」と、上式（１２）の右辺の「（Ｃｇｓ＋Ｃｇｃ＋Ｃｇｄ／／Ｃｓ）」との大きさは、桁として同程度である。また、上式（９）の右辺の「Ｖｓ」と、上式（１２）の右辺の「ΔＶｇ」とも、桁として同程度である。そして、通常、薄膜トランジスタアレイ１００において行配線２Ｌの数Ｎの値は、数十〜数百である。このため、薄膜トランジスタアレイ１００では、列配線４Ｌの電圧変化による消費電力量の最大値の方が、行配線２Ｌの電圧変化による消費電力量より１〜２桁程度大きい。
【００８９】
続いて、図２を用いて説明した列配線４Ｌで消費される電力量と、図４を用いて説明した薄膜トランジスタ１１１で消費される電力量の最大値を比較する。
【００９０】
上述したように、薄膜トランジスタアレイ１００において列配線４Ｌで消費される電力量の最大値は、行配線２Ｌの数Ｎが「１」よりも充分大きければ、１フレームあたり上式（９）となり、ＭＮ２に比例する。一方、薄膜トランジスタ１１１で消費される電力量の最大値は、１フレームあたり上式（１５）であり、ＭＮに比例する。
【００９１】
ここで、上式（９）の右辺の「（Ｃｇｓ＋Ｃｓｃ＋Ｃｓｐ／／Ｃｓ）」と、上式（１５）の右辺の「（Ｃｓ＋Ｃｇｄ）」との大きさは、後者の方が桁として１〜２桁大きい。そして、薄膜トランジスタアレイ１００では、行配線２Ｌの数Ｎの値は数十〜数百である。このため、薄膜トランジスタアレイ１００では、列配線４Ｌの電圧変化による１フレームあたり消費電力量の最大値に比べて、薄膜トランジスタ１１１による１フレームあたり消費電力量の最大値は、やや小さいか、ほぼ同等である。
【００９２】
ただし、電子ペーパーでは、同一の画像を複数フレームにわたって書き込むことが多い。例えば、横縞模様（横ストライプ）の画像を複数フレームにわたって描く場合、上式（９）で表される列配線４Ｌの電力量Ｐは、画像の書き込み中にそれぞれのフレームで消費される。しかし、この場合において上式（１５）で表される薄膜トランジスタ１１１の電力量Ｐは、画像を書き始める最初のフレーム（第１フレーム）のみで消費され、同一の電圧を書き込む移行のフレーム（第２フレーム以降）では消費されない。従って、電子ペーパーのように、数フレームあるいは数十フレームにわたって画像を書き込む場合には、画像の書き込みの全体としては列配線４Ｌによる消費電力量の方が大きい。
【００９３】
このようなことから、薄膜トランジスタアレイ１００では、列配線４Ｌによる消費電力量の最大値が、３種類の消費電力量の中で最も大きく、その値は上式（８）で表される。そして、図１に示した画素１１０と図１８に示した従来の画素５１０のように、平面視でのキャパシタ電極８の形状が同じ場合には、ゲート・ソース間容量Ｃｇｓと、ソース・キャパシタ間容量Ｃｓｃと、蓄積容量Ｃｓとのそれぞれは等しい。このため、上述したように、ソース・画素電極間容量Ｃｓｐが小さい画素１１０の方が、ソース・画素電極間容量Ｃｓｐが大きい従来の画素５１０よりも、消費電力量の最大値が小さくなる。
【００９４】
次に、薄膜トランジスタ１１１を備えた画素１１０の製造方法（製造工程）について説明する。図５〜図１０は、本発明の第１の実施形態の薄膜トランジスタアレイ１００の製造方法（製造工程）の概略を示した図である。図５〜図１０には、図１に示した画素１１０を製造する際のそれぞれの段階における画素１１０の構造を模式的に示している。より具体的には、図５〜図１０の（ａ）には、図１の（ａ）と同様に、製造工程のそれぞれの段階における画素１１０の平面の構造を模式的に表した平面図を示し、図５〜図１０の（ｂ）には、図１の（ａ）に示した画素１１０の平面図におけるＡ−Ａ’断面における製造工程のそれぞれの段階の構造を模式的に表した断面図を示している。なお、図５〜図１０に示したそれぞれの段階における画素１１０の構造の一例でも、図１に示した画素１１０の構造の一例と同様に、説明をわかりやすくするため、画素１１０を構成するそれぞれの構成要素の大きさの関係を正確には表していない。
【００９５】
（工程１１）
図５に示したように、絶縁基板１上に、行配線２Ｌとゲート電極２とを形成する。なお、行配線２Ｌは、絶縁基板１上で行方向（横方向）に延びるように形成する。ここで、絶縁基板１としては、ガラスなどの無機物質や、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルスルホン（ＰＥＳ）、ポリカーボネート、ポリイミド（ＰＩ）、ポリエーテルイミド（ＰＥＩ）、ポリスチレン（ＰＳ）、ポリ塩化ビニル（ＰＶＣ）、ポリエチレン（ＰＥ）、ポリプロピレン（ＰＰ）、ナイロン（Ｎｙ）、エポキシなどの有機物を用いることができる。また、行配線２Ｌおよびゲート電極２の材料としては、アルミニウム（Ａｌ）、銀（Ａｇ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、金（Ａｕ）、白金（プラチナ：Ｐｔ）、ニオブ（Ｎｂ）などの金属や、スズドープ酸化インジウム（ＩＴＯ）などの導電性酸化物などを用いることができる。また、行配線２Ｌやゲート電極２の製法としては、ゲート電極２や行配線２Ｌとなる上述した材料をスパッタなどによって絶縁基板１の全面に成膜した後に、フォトリソ・エッチング・レジスト剥離によって形成する方法が考えられる。
【００９６】
（工程１２）
図６に示したように、絶縁基板１とゲート電極２および行配線２Ｌの上層にゲート絶縁膜３を形成し、さらに、ゲート電極２と重なる位置に半導体パターン６を形成する。ここで、ゲート絶縁膜３の材料としては、二酸化シリコン（ＳｉＯ２）、酸化窒化シリコン（ＳｉＯＮ）、窒化シリコン（ＳｉＮ）などの無機物質を用いることができる。また、ゲート絶縁膜３の製法としては、スパッタ、化学気相成長（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）などの真空成膜を形成する方法が考えられる。また、半導体パターン６の材料としては、アモルファスシリコン（ａ−Ｓｉ）、ポリシリコン（ｐｏｌｙ−Ｓｉ）などの無機半導体や、酸化インジウム（Ｉｎ２Ｏ３）系、酸化ガリウム（Ｇａ２Ｏ３）系、酸化亜鉛（ＺｎＯ）系、酸化スズ（ＳｎＯ２）系、酸化インジウム・ガリウム・亜鉛（ＩｎＧａＺｎＯ）系、酸化インジウム・ガリウム・スズ（ＩｎＧａＳｎＯ）系、酸化インジウム・スズ・亜鉛（ＩｎＳｎＺｎＯ）系などの酸化物半導体を用いることができる。また、半導体パターン６の製法としては、形成したゲート絶縁膜３の上層に、半導体パターン６となる上述した材料をプラズマＣＶＤなどによって成膜した後に、フォトリソ・エッチング・レジスト剥離によって形成する方法が考えられる。
【００９７】
なお、工程１２において、半導体パターンの上に、不図示のコンタクト層を設けてもよい。あるいは、工程１２において、半導体層をパターン形成（パターニング）せず、半導体層の上に不図示のエッチングストッパ層を形成し、このエッチングストッパ層をパターニングして、後述する工程１３においてソース電極４およびドレイン電極５を形成（図７参照）した後に、エッチングストッパ層や、ソース電極４、ドレイン電極５に覆われていない半導体層をエッチングして、半導体パターン６としてもよい。
【００９８】
（工程１３）
図７に示したように、ゲート絶縁膜３および半導体パターン６の上層に、列配線４Ｌ、ソース接続配線４Ｃ、ソース電極４、ドレイン電極５、ドレイン接続配線５Ｃ、およびドレインパッド５Ｐを形成する。このとき、ソース電極４とドレイン電極５とは、半導体パターン６に接触するように形成する。ここで、列配線４Ｌ、ソース接続配線４Ｃ、ソース電極４、ドレイン電極５、ドレイン接続配線５Ｃ、およびドレインパッド５Ｐの材料としては、工程１１で形成するゲート電極２や行配線２Ｌと同様に、アルミニウム（Ａｌ）、銀（Ａｇ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、金（Ａｕ）、白金（プラチナ：Ｐｔ）、ニオブ（Ｎｂ）などの金属や、スズドープ酸化インジウム（ＩＴＯ）などの導電性酸化物などを用いることができる。また、列配線４Ｌ、ソース接続配線４Ｃ、ソース電極４、ドレイン電極５、ドレイン接続配線５Ｃ、およびドレインパッド５Ｐの製法としては、工程１２において形成したゲート絶縁膜３および半導体パターン６の上層に、列配線４Ｌなどとなる上述した材料をスパッタなどによって全面に成膜した後に、フォトリソ・エッチング・レジスト剥離によって形成する方法が考えられる。
【００９９】
なお、工程１２において、半導体パターンの上に、不図示のコンタクト層を設けた場合、工程１３において、ソース電極４とドレイン電極５との間のコンタクト層を除去してもよい。
【０１００】
（工程１４）
図８に示したように、ゲート絶縁膜３、およびソース電極４やドレイン電極５などの上層に層間絶縁膜７を形成し、さらに、キャパシタ電極８およびキャパシタ配線８Ｌを形成する。ここで、層間絶縁膜７の材料としては、工程１２で形成するゲート絶縁膜３と同様に、二酸化シリコン（ＳｉＯ２）、酸化窒化シリコン（ＳｉＯＮ）、窒化シリコン（ＳｉＮ）などの無機物質を用いることができる。また、層間絶縁膜７の製法としては、工程１２で形成するゲート絶縁膜３と同様に、スパッタ、化学気相成長（ＣＶＤ）などの真空成膜を形成する方法が考えられる。また、キャパシタ電極８およびキャパシタ配線８Ｌの材料としては、工程１１で形成するゲート電極２や行配線２Ｌ、工程１２で形成するソース電極４やドレイン電極５などと同様に、アルミニウム（Ａｌ）、銀（Ａｇ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、金（Ａｕ）、白金（プラチナ：Ｐｔ）、ニオブ（Ｎｂ）などの金属や、スズドープ酸化インジウム（ＩＴＯ）などの導電性酸化物などを用いることができる。また、キャパシタ電極８およびキャパシタ配線８Ｌの製法としては、形成した層間絶縁膜７の上層に、キャパシタ電極８およびキャパシタ配線８Ｌとなる上述した材料をスパッタなどによって全面に成膜した後に、フォトリソ・エッチング・レジスト剥離によって形成する方法が考えられる。
【０１０１】
（工程１５）
図９に示したように、層間絶縁膜７や、キャパシタ電極８およびキャパシタ配線８Ｌの上層にキャパシタ絶縁膜９を形成し、さらに、下画素電極１０Ａを形成する。このとき、下画素電極１０Ａは、ドレインパッド５Ｐの上層のキャパシタ絶縁膜９および層間絶縁膜７に穴を開け、この穴の位置でドレインパッド５Ｐに接続するように形成する。より具体的には、下画素電極１０Ａは、キャパシタ絶縁膜９の開口部および層間絶縁膜７の開口部を介してドレインパッド５Ｐに接続するように形成する。ここで、キャパシタ絶縁膜９の材料としては、工程１２で形成するゲート絶縁膜３や、工程１４において形成する層間絶縁膜７と同様に、二酸化シリコン（ＳｉＯ２）、酸化窒化シリコン（ＳｉＯＮ）、窒化シリコン（ＳｉＮ）などの無機物質を用いることができる。また、キャパシタ絶縁膜９の製法としては、工程１２で形成するゲート絶縁膜３や、工程１４で形成する層間絶縁膜７と同様に、スパッタ、化学気相成長（ＣＶＤ）などの真空成膜を形成する方法が考えられる。また、キャパシタ絶縁膜９および層間絶縁膜７に穴を開ける方法としては、フォトリソ・ドライエッチング・レジスト剥離が好適である。また、下画素電極１０Ａの材料としては、工程１１、工程１３、および工程１４で形成するそれぞれの電極や配線などと同様に、アルミニウム（Ａｌ）、銀（Ａｇ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、金（Ａｕ）、白金（プラチナ：Ｐｔ）、ニオブ（Ｎｂ）などの金属や、スズドープ酸化インジウム（ＩＴＯ）などの導電性酸化物などを用いることができる。また、下画素電極１０Ａの製法としては、工程１１、工程１３、および工程１４においてそれぞれの電極や配線などを形成する方法と同様に、下画素電極１０Ａとなる上述した材料をスパッタなどによって全面に成膜した後に、フォトリソ・エッチング・レジスト剥離によって形成する方法が考えられる。
【０１０２】
（工程１６）
図１０に示したように、キャパシタ絶縁膜９および下画素電極１０Ａの上層に、一部に開口部を有する中間絶縁膜１０Ｉを形成し、さらに、上画素電極１０Ｂを形成する。このとき、上画素電極１０Ｂは、中間絶縁膜１０Ｉの開口部の位置で中間絶縁膜１０Ｉを介して下画素電極１０Ａに接続するように形成する。ここで、中間絶縁膜１０Ｉの材料としては、感光性の樹脂を用いることができる。また、中間絶縁膜１０Ｉの製法としては、感光性の樹脂を露光、現像することによって開口部を有する形状に形成する方法が好適である。また、上画素電極１０Ｂの材料としては、工程１１、工程１３、工程１４、および工程１５で形成するそれぞれの電極や配線などと同様に、アルミニウム（Ａｌ）、銀（Ａｇ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、金（Ａｕ）、白金（プラチナ：Ｐｔ）、ニオブ（Ｎｂ）などの金属や、スズドープ酸化インジウム（ＩＴＯ）などの導電性酸化物などを用いることができる。また、上画素電極１０Ｂの製法としては、工程１１、工程１３、工程１４、および工程１５で形成するそれぞれの電極や配線などと同様に、上画素電極１０Ｂとなる上述した材料をスパッタなどによって全面に成膜した後に、フォトリソ・エッチング・レジスト剥離によって形成する方法が考えられる。
【０１０３】
このような各工程によって、薄膜トランジスタアレイ１００では、薄膜トランジスタ１１１を備えた画素１１０をマトリクス状（行列状）に複数配置する。より具体的には、薄膜トランジスタアレイ１００では、下画素電極１０Ａと上画素電極１０Ｂとの２層の導電層で構成した画素電極１０を備える画素１１０をマトリクス状（行列状）に複数配置する。これにより、薄膜トランジスタアレイ１００では、例えば、従来の構造の画素５１０をマトリクス状（行列状）に複数配置した薄膜トランジスタアレイ１００よりも、表示の書き換えを行うときの消費電力量を低減させることができる。
【０１０４】
上述したように、第１の実施形態の薄膜トランジスタアレイ１００では、マトリクス状（行列状）に配置する画素１１０が備える画素電極１０を、下画素電極１０Ａと上画素電極１０Ｂとの２層の導電層で構成する。これにより、第１の実施形態の薄膜トランジスタアレイ１００では、それぞれの画素１１０に構成される列配線４Ｌと上画素電極１０Ｂとの間の静電容量を、従来の単層の画素電極１０を備えた従来の画素５１０において構成される列配線４Ｌと画素電極１０との間の静電容量よりも小さくすることができる。このことにより、第１の実施形態の薄膜トランジスタアレイ１００を採用した表示装置において、より低消費電力化を実現することができる。
【０１０５】
なお、第１の実施形態の薄膜トランジスタアレイ１００では、図１や、図５〜図１０に示したように、半導体パターン６の上にソース電極４およびドレイン電極５を有するトップコンタクト構造の薄膜トランジスタ１１１を備えた画素１１０を形成した場合について説明した。しかし、薄膜トランジスタアレイ１００に形成する画素１１０が備える薄膜トランジスタ１１１の構造は、上述したトップコンタクト構造の薄膜トランジスタに限定されるものではない。例えば、薄膜トランジスタ１１１の構造を、ソース電極４とドレイン電極５との上に半導体パターン６を有する構造、つまり、ボトムコンタクト構造にしてもよい。
【０１０６】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。図１１は、本発明の第２の実施形態の薄膜トランジスタアレイの構造の一例を示した図である。図１１には、図１に示した第１の実施形態の薄膜トランジスタアレイ１００と同様に、第２の実施形態の薄膜トランジスタアレイ（以下、「薄膜トランジスタアレイ２００」という）に形成される１つの薄膜トランジスタ（以下、「薄膜トランジスタ２１１」という）を備えた画素（以下、「画素２１０」という）の構造を模式的に示している。より具体的には、図１１の（ａ）には、薄膜トランジスタアレイ２００に形成される画素２１０の部分における平面の構造を模式的に表した平面図を示し、図１１の（ｂ）には、図１１の（ａ）に示した画素２１０の部分の平面図におけるＢ−Ｂ’断面の構造を模式的に表した断面図を示している。なお、図１１に示した画素２１０の構造の一例でも、説明をわかりやすくするため、図１や、図５〜図１０に示した第１の実施形態の薄膜トランジスタアレイ１００に配置される画素１１０の構造と同様に、画素２１０を構成するそれぞれの構成要素の大きさの関係、つまり、画素２１０の縮尺を正確には表していない。また、図１１の（ａ）に示した画素２１０の平面図でも図１に示した第１の実施形態の薄膜トランジスタアレイ１００に配置される画素１１０の平面図と同様に、下層に形成される構成要素の位置をわかりやすくするため、一部の構成要素（下画素電極１０Ａ、上画素電極１０Ｂ）については輪郭のみを示している。
【０１０７】
なお、図２に示した第２の実施形態の薄膜トランジスタアレイ２００および画素２１０の構成要素には、第１の実施形態の薄膜トランジスタアレイ１００および画素１１０の構成要素と同じ構成要素を含んでいる。従って、以下の説明においては、第２の実施形態の薄膜トランジスタアレイ２００および画素２１０の構成要素において、第１の実施形態の薄膜トランジスタアレイ１００および画素１１０と同様の構成要素には同一の符号を付与し、それぞれの構成要素に関する詳細な説明は省略する。
【０１０８】
薄膜トランジスタアレイ２００も、第１の実施形態の薄膜トランジスタアレイ１００と同様に、絶縁基板１上に形成される。そして、薄膜トランジスタアレイ２００でも、第１の実施形態の薄膜トランジスタアレイ１００と同様に、列方向（縦方向）に延びるように複数本の列配線４Ｌを配置し、列配線４Ｌに直交する行方向（横方向）に延びるように複数本の行配線２Ｌを配置している。そして、薄膜トランジスタアレイ２００でも、第１の実施形態の薄膜トランジスタアレイ１００と同様に、列配線４Ｌと行配線２Ｌとのそれぞれが交差する位置に、列配線４Ｌと行配線２Ｌとのそれぞれに沿ってマトリクス状（行列状）になるように、複数の画素２１０を配置している。つまり、薄膜トランジスタアレイ２００でも、第１の実施形態の薄膜トランジスタアレイ１００と同様に、列配線４Ｌと行配線２Ｌとでマトリクス状に区画されたそれぞれの領域に、画素２１０を配置している。
【０１０９】
図１１の（ａ）に示した画素２１０の平面図と、図１１の（ｂ）に示した画素２１０のＢ−Ｂ’断面図とを参照して、画素２１０の構造について説明する。画素２１０も、第１の実施形態の薄膜トランジスタアレイ１００に配置された画素１１０と同様に、薄膜トランジスタ２１１と、画素電極１０と、キャパシタ電極８とを含んで構成される。
【０１１０】
画素２１０においても、画素１１０と同様に、薄膜トランジスタ２１１は、画素２１０を選択するためのスイッチとして動作する。薄膜トランジスタ２１１は、第１の実施形態の薄膜トランジスタ１１１と同様に、ゲート電極２と、ソース電極４と、ドレイン電極５とを含んで構成されている。また、薄膜トランジスタ２１１は、第１の実施形態の薄膜トランジスタ１１１と同様に、ソース電極４とドレイン電極５との間に、半導体パターン６を含んで構成されている。薄膜トランジスタ２１１において、半導体パターン６は、第１の実施形態の薄膜トランジスタ１１１における半導体パターン６と同様に、ゲート絶縁膜３を挟んだゲート電極２と重なる位置に配置されている。
【０１１１】
ただし、薄膜トランジスタアレイ２００に配置される画素２１０に備えた薄膜トランジスタ２１１では、その構造が、第１の実施形態の薄膜トランジスタアレイ１００に配置される画素１１０に備えた薄膜トランジスタ１１１と異なっている。より具体的には、画素１１０に備えた薄膜トランジスタ１１１と画素２１０に備えた薄膜トランジスタ２１１とは、ゲート電極２と、ソース電極４およびドレイン電極５との位置関係が異なっている（逆になっている）。さらに具体的には、画素１１０に備えた薄膜トランジスタ１１１は、絶縁基板１上にゲート電極２が形成され、ゲート絶縁膜３の上層にソース電極４およびドレイン電極５が形成されていたのに対し、画素２１０に備えた薄膜トランジスタ２１１では、絶縁基板１上にソース電極４およびドレイン電極５が形成され、ゲート絶縁膜３の上層にゲート電極２が形成されている。
【０１１２】
また、画素２１０において、薄膜トランジスタ２１１のソース電極４は、画素１１０と同様に、ソース接続配線４Ｃを介して対応する列配線４Ｌに接続されている。また、画素２１０において、薄膜トランジスタ２１１のゲート電極２は、画素１１０と同様に、対応する行配線２Ｌに接続されている。また、画素２１０において、薄膜トランジスタ２１１のドレイン電極５は、画素１１０と同様に、ドレイン接続配線５Ｃおよびドレインパッド５Ｐを介して対応する画素電極１０に接続されている。また、画素２１０において、キャパシタ電極８は、画素１１０と同様に、対応するキャパシタ配線８Ｌに接続されている。
【０１１３】
また、画素２１０において、キャパシタ電極８は、画素１１０と同様に、層間絶縁膜７を挟んで薄膜トランジスタ２１１の上層に配置されている。また、画素２１０において、画素電極１０は、画素１１０と同様に、キャパシタ絶縁膜９を挟んでキャパシタ電極８の上層に配置されている。また、画素２１０において、画素電極１０は、画素１１０と同様に、下層の電極である下画素電極１０Ａと上層の電極である上画素電極１０Ｂとの２層の導電層で構成されている。そして、画素電極１０は、画素１１０を構成する画素電極１０と同様に、下画素電極１０Ａと上画素電極１０Ｂとの間に、中間絶縁膜１０Ｉが挟まれており、中間絶縁膜１０Ｉの開口部を介して上画素電極１０Ｂが下画素電極１０Ａと接続されている。画素２１０でも、画素１１０と同様に、キャパシタ電極８の静電容量が、下画素電極１０Ａと重なる領域によって構成される。また、画素２１０でも、画素１１０と同様に、列配線４Ｌが、キャパシタ電極８および下画素電極１０Ａと重ならず、上画素電極１０Ｂと重なる位置に配置されている。
【０１１４】
このような構造の薄膜トランジスタアレイ２００でも、図１１に示したような画素２１０の構造により、第１の実施形態の薄膜トランジスタアレイ１００と同様に、列配線４Ｌと上画素電極１０Ｂとの間の静電容量を、従来の構造の画素における静電容量よりも、小さくすることができる。これにより、図１１に示したような構造の画素２１０を備えた薄膜トランジスタアレイ２００でも、図１に示したような構造の画素１１０を備えた薄膜トランジスタアレイ１００と同様に、消費する電力量を低減させることができる。
【０１１５】
ここで、画素２１０における列配線４Ｌと上画素電極１０Ｂとの間の静電容量と、従来の画素における静電容量との差につて説明する。
【０１１６】
まず、画素２１０における列配線４Ｌと上画素電極１０Ｂとの間のソース・画素電極間容量Ｃｓｐは、下式（１６）によって表すことができる。
【０１１７】
Ｃｓｐ
＝ε０Ｓ／（Ｄｇｉ／εｇｉ＋Ｄｉｌ／εｉｌ＋Ｄｃｉ／εｃｉ＋Ｄｍｉ／εｍｉ）
・・・（１６）
【０１１８】
上式（１６）において、Ｓは列配線４Ｌと上画素電極１０Ｂとが重なっている領域の面積、Ｄｇｉはゲート絶縁膜３の厚さ、εｇｉはゲート絶縁膜３の比誘電率、Ｄｉｌは層間絶縁膜７の厚さ、εｉｌは層間絶縁膜７の比誘電率、Ｄｃｉはキャパシタ絶縁膜９の厚さ、εｃｉはキャパシタ絶縁膜９の比誘電率、Ｄｍｉは中間絶縁膜１０Ｉの厚さ、εｍｉは中間絶縁膜１０Ｉの比誘電率である。
【０１１９】
これに対して、従来の構造の画素では、ソース・画素電極間容量Ｃｓｐが、上式（１６）で表される画素２１０におけるソース・画素電極間容量Ｃｓｐよりも大きい。
【０１２０】
ここで、画素２１０におけるソース・画素電極間容量Ｃｓｐと、従来の構造の画素におけるソース・画素電極間容量Ｃｓｐとの違いを示すため、従来の薄膜トランジスタアレイの構造について説明する。図２２は、従来の薄膜トランジスタアレイの構造の一例を示した図である。図２２にも、図１１に示した画素２１０と同様に、従来の薄膜トランジスタアレイ（以下、「薄膜トランジスタアレイ９００」という）に形成される１つの薄膜トランジスタ（以下、「薄膜トランジスタ９１１」という）を備えた従来の画素（以下、「画素９１０」という）の構造を模式的に示している。図２２の（ａ）には、薄膜トランジスタアレイ９００に形成される画素９１０の部分の平面図を示し、図２２の（ｂ）には、画素９１０の部分の平面図におけるＩ−Ｉ’断面の断面図を示している。なお、図２２においても、図１１に示した画素２１０と同様に、画素９１０を構成するそれぞれの構成要素の大きさの関係を正確には表していない。また、図２２の（ａ）に示した画素９１０の平面図でも、図１１の（ａ）に示した画素２１０の平面図と同様に、一部の構成要素（画素電極１０）については輪郭のみを示している。なお、図２２においては、図１１に示した画素２１０に対応する構成要素と同じ構成要素に同一の符号を付与し、それぞれの構成要素に関する詳細な説明は省略する。
【０１２１】
図２２に示した従来の画素９１０に備えた薄膜トランジスタ９１１の構造は、図１１に示した画素２１０に備えた薄膜トランジスタ２１１と同じ構造である。つまり、図２２に示した従来の画素９１０に備えた薄膜トランジスタ９１１も、画素１１０に備えた薄膜トランジスタ１１１と画素２１０に備えた薄膜トランジスタ２１１とにおいてゲート電極２と、ソース電極４およびドレイン電極５との位置関係が逆になっているのと同様に、図１８に示した従来の画素５１０と、ゲート電極２と、ソース電極４およびドレイン電極５との位置関係が異なっている（逆になっている）。
【０１２２】
従来の画素９１０でも、図２２に示したように、画素電極１０が単層である。そして、画素９１０でも、列配線４Ｌが、キャパシタ電極８と重ならず、画素電極１０と重なる位置に配置されている。このため、画素２１０と同様に考えて、画素９１０において列配線４Ｌと画素電極１０とが重なっている領域の面積をＳ、ゲート絶縁膜３の厚さをＤｇｉ、ゲート絶縁膜３の比誘電率εｇｉ、層間絶縁膜７の厚さをＤｉｌ、層間絶縁膜７の比誘電率をεｉｌ、キャパシタ絶縁膜９の厚さをＤｃｉ、キャパシタ絶縁膜９の比誘電率をεｃｉとすると、画素９１０におけるソース・画素電極間容量Ｃｓｐは、下式（１７）によって表される。
【０１２３】
Ｃｓｐ＝ε０Ｓ／（Ｄｇｉ／εｇｉ＋Ｄｉｌ／εｉｌ＋Ｄｃｉ／εｃｉ）
・・・（１７）
【０１２４】
上式（１６）と上式（１７）とを比べてわかるように、上式（１６）でも、画素１１０と同様に、右辺の分母に中間絶縁膜１０Ｉに関する関係式（Ｄｍｉ／εｍｉ）がある。このため、画素２１０でも、画素１１０と同様に、列配線４Ｌと上画素電極１０Ｂとの間のソース・画素電極間容量Ｃｓｐが、従来の画素９１０におけるソース・画素電極間容量Ｃｓｐよりも小さくなる。これは、画素２１０でも、図１１に示したように、画素電極１０の構成を画素１１０と同様の構成にして、従来の画素９１０における単層の画素電極１０よりも画素電極までの厚さを中間絶縁膜１０Ｉの分だけ厚くしたことによるものである。このため、画素２１０でも、画素１１０と同様に、消費電力量の最大値が、従来の画素９１０よりも小さくなるという効果を得ることができる。
【０１２５】
なお、画素２１０においてソース・画素電極間容量Ｃｓｐを小さくしたことによる効果は、画素１１０においてソース・画素電極間容量Ｃｓｐを小さくしたことによる効果と同様に考えることができる。従って、画素２１０においてソース・画素電極間容量Ｃｓｐを小さくしたことによる効果に関する詳細な説明は省略する。
【０１２６】
次に、薄膜トランジスタ２１１を備えた画素２１０の製造方法（製造工程）について説明する。図１２〜図１７は、本発明の第２の実施形態の薄膜トランジスタアレイ２００の製造方法（製造工程）の概略を示した図である。図１２〜図１７には、図５〜図１０に示した画素１１０の製造方法（製造工程）と同様に、図１１に示した画素２１０を製造する際のそれぞれの段階における画素２１０の構造を模式的に示している。より具体的には、図１２〜図１７の（ａ）には、図１１の（ａ）と同様に、製造工程のそれぞれの段階における画素２１０の平面の構造を模式的に表した平面図を示し、図１２〜図１７の（ｂ）には、図１１の（ａ）に示した画素２１０の平面図におけるＢ−Ｂ’断面における製造工程のそれぞれの段階の構造を模式的に表した断面図を示している。なお、図１２〜図１７に示したそれぞれの段階における画素２１０の構造の一例でも、図１１に示した画素２１０の構造の一例と同様に、説明をわかりやすくするため、画素２１０を構成するそれぞれの構成要素の大きさの関係を正確には表していない。
【０１２７】
（工程２１）
図１２に示したように、絶縁基板１上に、半導体パターン６を形成する。ここで、絶縁基板１としては、ガラスなどの無機物質や、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルスルホン（ＰＥＳ）、ポリカーボネート、ポリイミド（ＰＩ）、ポリエーテルイミド（ＰＥＩ）、ポリスチレン（ＰＳ）、ポリ塩化ビニル（ＰＶＣ）、ポリエチレン（ＰＥ）、ポリプロピレン（ＰＰ）、ナイロン（Ｎｙ）、エポキシなどの有機物を用いることができる。また、半導体パターン６の材料としては、アモルファスシリコン（ａ−Ｓｉ）、ポリシリコン（ｐｏｌｙ−Ｓｉ）などの無機半導体や、酸化インジウム（Ｉｎ２Ｏ３）系、酸化ガリウム（Ｇａ２Ｏ３）系、酸化亜鉛（ＺｎＯ）系、酸化スズ（ＳｎＯ２）系、酸化インジウム・ガリウム・亜鉛（ＩｎＧａＺｎＯ）系、酸化インジウム・ガリウム・スズ（ＩｎＧａＳｎＯ）系、酸化インジウム・スズ・亜鉛（ＩｎＳｎＺｎＯ）系などの酸化物半導体を用いることができる。また、半導体パターン６の製法としては、絶縁基板１上に、半導体パターン６となる上述した材料をプラズマＣＶＤなどによって成膜した後に、フォトリソ・エッチング・レジスト剥離によって形成する方法が考えられる。
【０１２８】
なお、工程２１において、半導体パターンの上に、不図示のコンタクト層を設けてもよい。あるいは、工程２１において、半導体層をパターン形成（パターニング）せず、半導体層の上に不図示のエッチングストッパ層を形成し、このエッチングストッパ層をパターニングして、後述する工程２２においてソース電極４およびドレイン電極５を形成（図１３参照）した後に、エッチングストッパ層や、ソース電極４、ドレイン電極５に覆われていない半導体層をエッチングして、半導体パターン６としてもよい。
【０１２９】
（工程２２）
図１３に示したように、絶縁基板１と半導体パターン６の上層に、列配線４Ｌ、ソース接続配線４Ｃ、ソース電極４、ドレイン電極５、ドレイン接続配線５Ｃ、およびドレインパッド５Ｐを形成する。このとき、ソース電極４とドレイン電極５とは、半導体パターン６に接触するように形成する。ここで、列配線４Ｌ、ソース接続配線４Ｃ、ソース電極４、ドレイン電極５、ドレイン接続配線５Ｃ、およびドレインパッド５Ｐの材料としては、アルミニウム（Ａｌ）、銀（Ａｇ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、金（Ａｕ）、白金（プラチナ：Ｐｔ）、ニオブ（Ｎｂ）などの金属や、スズドープ酸化インジウム（ＩＴＯ）などの導電性酸化物などを用いることができる。また、列配線４Ｌ、ソース接続配線４Ｃ、ソース電極４、ドレイン電極５、ドレイン接続配線５Ｃ、およびドレインパッド５Ｐの製法としては、絶縁基板１や、工程２１において形成した半導体パターン６の上層に、列配線４Ｌなどとなる上述した材料をスパッタなどによって全面に成膜した後に、フォトリソ・エッチング・レジスト剥離によって形成する方法が考えられる。
【０１３０】
なお、工程２１において、半導体パターンの上に、不図示のコンタクト層を設けた場合、工程２２において、ソース電極４とドレイン電極５との間のコンタクト層を除去してもよい。
【０１３１】
（工程２３）
図１４に示したように、絶縁基板１、半導体パターン６、列配線４Ｌ、ソース接続配線４Ｃ、ソース電極４、ドレイン電極５、ドレイン接続配線５Ｃ、およびドレインパッド５Ｐの上層にゲート絶縁膜３を形成し、さらに、行配線２Ｌとゲート電極２とを形成する。なお、行配線２Ｌは、絶縁基板１上で行方向（横方向）に延びるように形成し、半導体パターン６と重なる位置にゲート電極２を形成する。ここで、ゲート絶縁膜３の材料としては、二酸化シリコン（ＳｉＯ２）、酸化窒化シリコン（ＳｉＯＮ）、窒化シリコン（ＳｉＮ）などの無機物質を用いることができる。また、ゲート絶縁膜３の製法としては、スパッタ、化学気相成長（ＣＶＤ）などの真空成膜を形成する方法が考えられる。また、行配線２Ｌおよびゲート電極２の材料としては、工程２２で形成するそれぞれの電極や配線などと同様に、アルミニウム（Ａｌ）、銀（Ａｇ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、金（Ａｕ）、白金（プラチナ：Ｐｔ）、ニオブ（Ｎｂ）などの金属や、スズドープ酸化インジウム（ＩＴＯ）などの導電性酸化物などを用いることができる。また、行配線２Ｌやゲート電極２の製法としては、形成したゲート絶縁膜３の上層に、ゲート電極２や行配線２Ｌとなる上述した材料をスパッタなどによって全面に成膜した後に、フォトリソ・エッチング・レジスト剥離によって形成する方法が考えられる。
【０１３２】
（工程２４）
図１５に示したように、ゲート絶縁膜３、およびゲート電極２や行配線２Ｌの上層に層間絶縁膜７を形成し、さらに、キャパシタ電極８およびキャパシタ配線８Ｌを形成する。ここで、層間絶縁膜７の材料としては、工程２３で形成するゲート絶縁膜３と同様に、二酸化シリコン（ＳｉＯ２）、酸化窒化シリコン（ＳｉＯＮ）、窒化シリコン（ＳｉＮ）などの無機物質を用いることができる。また、層間絶縁膜７の製法としては、工程２３で形成するゲート絶縁膜３と同様に、スパッタ、化学気相成長（ＣＶＤ）などの真空成膜を形成する方法が考えられる。また、キャパシタ電極８およびキャパシタ配線８Ｌの材料としては、工程２２で形成するソース電極４やドレイン電極５、工程２３で形成する行配線２Ｌやゲート電極２などと同様に、アルミニウム（Ａｌ）、銀（Ａｇ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、金（Ａｕ）、白金（プラチナ：Ｐｔ）、ニオブ（Ｎｂ）などの金属や、スズドープ酸化インジウム（ＩＴＯ）などの導電性酸化物などを用いることができる。また、キャパシタ電極８およびキャパシタ配線８Ｌの製法としては、形成した層間絶縁膜７の上層に、キャパシタ電極８およびキャパシタ配線８Ｌとなる上述した材料をスパッタなどによって全面に成膜した後に、フォトリソ・エッチング・レジスト剥離によって形成する方法が考えられる。
【０１３３】
（工程２５）
図１６に示したように、層間絶縁膜７や、キャパシタ電極８およびキャパシタ配線８Ｌの上層にキャパシタ絶縁膜９を形成し、さらに、下画素電極１０Ａを形成する。このとき、下画素電極１０Ａは、ドレインパッド５Ｐの上層のキャパシタ絶縁膜９、層間絶縁膜７、およびゲート絶縁膜３に穴を開け、この穴の位置でドレインパッド５Ｐに接続するように形成する。より具体的には、下画素電極１０Ａは、キャパシタ絶縁膜９の開口部、層間絶縁膜７の開口部、およびゲート絶縁膜３の開口部を介してドレインパッド５Ｐに接続するように形成する。ここで、キャパシタ絶縁膜９の材料としては、工程２３で形成するゲート絶縁膜３や、工程２４において形成する層間絶縁膜７と同様に、二酸化シリコン（ＳｉＯ２）、酸化窒化シリコン（ＳｉＯＮ）、窒化シリコン（ＳｉＮ）などの無機物質を用いることができる。また、キャパシタ絶縁膜９の製法としては、工程２３で形成するゲート絶縁膜３や、工程２４で形成する層間絶縁膜７と同様に、スパッタ、化学気相成長（ＣＶＤ）などの真空成膜を形成する方法が考えられる。また、キャパシタ絶縁膜９、層間絶縁膜７、およびゲート絶縁膜３に穴を開ける方法としては、フォトリソ・ドライエッチング・レジスト剥離が好適である。また、下画素電極１０Ａの材料としては、工程２２、工程２３、および工程２４で形成するそれぞれの電極や配線などと同様に、アルミニウム（Ａｌ）、銀（Ａｇ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、金（Ａｕ）、白金（プラチナ：Ｐｔ）、ニオブ（Ｎｂ）などの金属や、スズドープ酸化インジウム（ＩＴＯ）などの導電性酸化物などを用いることができる。また、下画素電極１０Ａの製法としては、工程２２、工程２３、および工程２４においてそれぞれの電極や配線などを形成する方法と同様に、下画素電極１０Ａとなる上述した材料をスパッタなどによって全面に成膜した後に、フォトリソ・エッチング・レジスト剥離によって形成する方法が考えられる。
【０１３４】
（工程２６）
図１７に示したように、キャパシタ絶縁膜９および下画素電極１０Ａの上層に、一部に開口部を有する中間絶縁膜１０Ｉを形成し、さらに、上画素電極１０Ｂを形成する。このとき、上画素電極１０Ｂは、中間絶縁膜１０Ｉの開口部の位置で中間絶縁膜１０Ｉを介して下画素電極１０Ａに接続するように形成する。ここで、中間絶縁膜１０Ｉの材料としては、感光性の樹脂を用いることができる。また、中間絶縁膜１０Ｉの製法としては、感光性の樹脂を露光、現像することによって開口部を有する形状に形成する方法が好適である。また、上画素電極１０Ｂの材料としては、工程２２、工程２３、工程２４、および工程２５で形成するそれぞれの電極や配線などと同様に、アルミニウム（Ａｌ）、銀（Ａｇ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、金（Ａｕ）、白金（プラチナ：Ｐｔ）、ニオブ（Ｎｂ）などの金属や、スズドープ酸化インジウム（ＩＴＯ）などの導電性酸化物などを用いることができる。また、上画素電極１０Ｂの製法としては、工程２２、工程２３、工程２４、および工程２５で形成するそれぞれの電極や配線などと同様に、上画素電極１０Ｂとなる上述した材料をスパッタなどによって全面に成膜した後に、フォトリソ・エッチング・レジスト剥離によって形成する方法が考えられる。
【０１３５】
このような各工程によって、薄膜トランジスタアレイ２００でも、第１の実施形態の薄膜トランジスタアレイ１００と同様に、下画素電極１０Ａと上画素電極１０Ｂとの２層の導電層で構成した画素電極１０を備える画素２１０をマトリクス状（行列状）に複数配置する。これにより、薄膜トランジスタアレイ２００でも、第１の実施形態の薄膜トランジスタアレイ１００と同様に、例えば、従来の構造の画素９１０をマトリクス状（行列状）に複数配置した薄膜トランジスタアレイ９００よりも、表示の書き換えを行うときの消費電力量を低減させることができる。
【０１３６】
上述したように、第２の実施形態の薄膜トランジスタアレイ２００でも、第１の実施形態の薄膜トランジスタアレイ１００と同様に、マトリクス状（行列状）に配置する画素２１０が備える画素電極１０を、下画素電極１０Ａと上画素電極１０Ｂとの２層の導電層から構成する。これにより、第２の実施形態の薄膜トランジスタアレイ２００でも、第１の実施形態の薄膜トランジスタアレイ１００と同様に、それぞれの画素２１０に構成される列配線４Ｌと上画素電極１０Ｂとの間の静電容量を、従来の単層の画素電極１０を備えた従来の画素９１０において構成される列配線４Ｌと画素電極１０との間の静電容量よりも小さくすることができる。このことにより、第２の実施形態の薄膜トランジスタアレイ２００を採用した表示装置においても、第１の実施形態の薄膜トランジスタアレイ１００を採用した表示装置と同様に、より低消費電力化を実現することができる。
【０１３７】
なお、第２の実施形態の薄膜トランジスタアレイ２００でも、第１の実施形態の薄膜トランジスタアレイ１００と同様に、図１１や、図１２〜図１７に示したように、半導体パターン６の上にソース電極４およびドレイン電極５を有するトップコンタクト構造の薄膜トランジスタ２１１を備えた画素２１０を形成した場合について説明した。しかし、薄膜トランジスタアレイ２００に形成する画素２１０が備える薄膜トランジスタ２１１の構造は、上述したトップコンタクト構造の薄膜トランジスタに限定されるものではない。例えば、薄膜トランジスタ２１１の構造を、ソース電極４とドレイン電極５との上に半導体パターン６を有する構造、つまり、ボトムコンタクト構造にしてもよい。
【０１３８】
上記に述べたとおり、本発明を実施するための形態によれば、薄膜トランジスタアレイにマトリクス状（行列状）に配置する画素が備える画素電極を、中間絶縁膜を下画素電極と上画素電極との間に挟んだ２層の導電層で構成する。これにより、本発明を実施するための形態の薄膜トランジスタアレイでは、それぞれの画素に構成される列配線と上画素電極との間の静電容量を、従来の単層の画素電極を備えた従来の画素において構成される列配線と画素電極との間の静電容量よりも小さくすることができる。このことにより、本発明を実施するための形態の薄膜トランジスタアレイでは、従来の構造の画素をマトリクス状（行列状）に複数配置した薄膜トランジスタアレイよりも、表示の書き換えを行うときの消費電力量を低減させることができる。このことにより、本発明を実施するための形態の薄膜トランジスタアレイを採用した表示装置において、より低消費電力化を実現することができる。
【０１３９】
なお、図１に示した第１の実施形態の薄膜トランジスタアレイ１００に配置する画素１１０や、図１１に示した第２の実施形態の薄膜トランジスタアレイ２００に配置する画素２１０において、下画素電極１０Ａと上画素電極１０Ｂとの間に形成する（挟む）中間絶縁膜１０Ｉとしては、上述したように、樹脂が好適である。ここで、中間絶縁膜１０Ｉとしては、アクリル、エポキシ、ポリイミド、ポリアミド、ポリエステル、ポリビニルフェノール、ポリビニルアルコール、ポリ酢酸ビニル、ポリウレタン、ポリスルホン、ポリ弗化ビニリデン、シアノエチルプルラン、フェノール樹脂、ベンゾシクロブテン樹脂、ポリスチレン、ポリカーボネート、オレフィン樹脂、フッ素樹脂、シリコン樹脂や、それらのポリマーアロイ、共重合体、有機無機フィラーを含むコンポジット材料などを用いることができる。このような樹脂は、無機物質に比べて比誘電率εｍｉが小さいので、中間絶縁膜１０Ｉの厚さ（膜厚）Ｄｍｉが小さくても、列配線４Ｌと上画素電極１０Ｂとの間の静電容量（ソース・画素電極間容量Ｃｓｐ）を小さくすることができる。
【０１４０】
また、図１に示した第１の実施形態の薄膜トランジスタアレイ１００に配置する画素１１０や、図１１に示した第２の実施形態の薄膜トランジスタアレイ２００に配置する画素２１０において、中間絶縁膜１０Ｉの開口部の側面の形状は、順テーパ形状であることが望ましい。中間絶縁膜１０Ｉの開口部の側面の形状が順テーパであれば、上画素電極１０Ｂが中間絶縁膜１０Ｉの開口部の段差による段切れが起こらず、上画素電極１０Ｂを確実に下画素電極１０Ａに接続することができる。
【０１４１】
また、図１に示した第１の実施形態の薄膜トランジスタアレイ１００に配置する画素１１０や、図１１に示した第２の実施形態の薄膜トランジスタアレイ２００に配置する画素２１０において半導体パターン６は非晶質シリコン（Ｓｉ）である。この場合、中間絶縁膜１０Ｉにおける波長５００〜６００ｎｍの光の透過率は、５０％以下であることが望ましい。この非晶質シリコン（Ｓｉ）の光の吸収係数は、５００〜６００ｎｍの領域において大きいため、外光の波長のうち、５００〜６００ｎｍの光の波長を減らす（減衰させる）ことにより、誤動作を防止することができる。この場合、中間絶縁膜１０Ｉの樹脂として、例えば、赤色のカラーフィルタ用の樹脂を用いることができる。
【０１４２】
また、図１に示した第１の実施形態の薄膜トランジスタアレイ１００に配置する画素１１０や、図１１に示した第２の実施形態の薄膜トランジスタアレイ２００に配置する画素２１０において、上画素電極１０Ｂまたは下画素電極１０Ａが遮光性であるか、キャパシタ電極８が遮光性であってチャネル部を覆っている場合には、チャネルに外光が入りにくい。このため、中間絶縁膜１０Ｉにおける波長５００〜６００ｎｍの光の透過率が５０％以下でなくても動作することは可能である。しかし、中間絶縁膜１０Ｉにおける波長５００〜６００ｎｍの光の透過率が５０％以下である方が、外光を除去することができるため、より望ましい。
【０１４３】
なお、図１に示した第１の実施形態の薄膜トランジスタアレイ１００に配置する画素１１０や、図１１に示した第２の実施形態の薄膜トランジスタアレイ２００に配置する画素２１０において、上画素電極１０Ｂおよび下画素電極１０Ａが透明であり、キャパシタ電極８がチャネルを覆わない構造であるか、または透明である場合には、中間絶縁膜１０Ｉにおける波長５００〜６００ｎｍの光の透過率が５０％以下であることは必須である。
【０１４４】
また、図１に示した第１の実施形態の薄膜トランジスタアレイ１００に配置する画素１１０や、図１１に示した第２の実施形態の薄膜トランジスタアレイ２００に配置する画素２１０において、ゲート絶縁膜３、層間絶縁膜７、およびキャパシタ絶縁膜９は、窒化シリコン（ＳｉＮ）、二酸化シリコン（ＳｉＯ２）、酸化窒化シリコン（ＳｉＯＮ）などの無機物質であることが望ましい。ゲート絶縁膜３、層間絶縁膜７、およびキャパシタ絶縁膜９が窒化シリコン（ＳｉＮ）、二酸化シリコン（ＳｉＯ２）、酸化窒化シリコン（ＳｉＯＮ）などの無機物質であれば、ゲート電極２、ソース電極４、ドレイン電極５、キャパシタ電極８、および下画素電極１０Ａまでの間の絶縁膜（ゲート絶縁膜３、層間絶縁膜７、およびキャパシタ絶縁膜９）が平坦で高耐電圧となる。これにより、画素１１０や画素２１０、つまり、薄膜トランジスタアレイ１００や薄膜トランジスタアレイ２００の信頼性を高めることができる。一方、図１に示した第１の実施形態の薄膜トランジスタアレイ１００に配置する画素１１０や、図１１に示した第２の実施形態の薄膜トランジスタアレイ２００に配置する画素２１０では、中間絶縁膜１０Ｉの両側（両面）に形成される下画素電極１０Ａおよび上画素電極１０Ｂの電位は等しいため、中間絶縁膜１０Ｉは高耐電圧でなくともよい。
【０１４５】
なお、図２０に示した従来の薄膜トランジスタアレイ７００に配置される画素７１０や、図２１に示した従来の薄膜トランジスタアレイ８００に配置される画素８１０においても、層間絶縁膜７の厚さ（膜厚）を厚くすることによって、列配線４Ｌ、ソース接続配線４Ｃ、およびソース電極４と、画素電極１０との間の静電容量（ソース・画素電極間容量Ｃｓｐ）を小さくすることができると考えられる。しかし、従来の画素７１０や画素８１０では、蓄積容量Ｃｓを構成する部分を平面視で薄膜トランジスタと重ねることができず、蓄積容量Ｃｓを構成する面積を大きくすることができない。また、従来の画素７１０や画素８１０では、蓄積容量Ｃｓを構成する絶縁膜がゲート絶縁膜３であるため、絶縁膜の厚さ（膜厚）を薄膜トランジスタの部分の膜厚とは独立に変えることができない。このような２点から、従来の画素７１０や画素８１０では、蓄積容量Ｃｓを大きくすることができず、画素を設計する際の自由度（許容度）が小さくなる。これに対して、例えば、図１に示した第１の実施形態の薄膜トランジスタアレイ１００に配置する画素１１０では、蓄積容量Ｃｓを構成するキャパシタ絶縁膜９を、ゲート絶縁膜３と異なる厚さ（膜厚）に設定することができる。さらに、画素１１０では、キャパシタ絶縁膜９にかかる（印加される）電圧の最大値が、ゲート絶縁膜３にかかる（印加される）電圧の最大値より小さいため、キャパシタ絶縁膜９の材料がゲート絶縁膜３の材料と同じ材料である場合には、キャパシタ絶縁膜９の厚さ（膜厚）を薄くすることができる。
【０１４６】
また、図１８に示した従来の薄膜トランジスタアレイ５００に配置される画素５１０や、図２２に示した従来の薄膜トランジスタアレイ９００に配置される画素９１０においても、層間絶縁膜７の厚さ（膜厚）を厚くすることによって、列配線４Ｌと画素電極１０との間の静電容量（ソース・画素電極間容量Ｃｓｐ）を小さくすることができる。しかし、この場合、従来の画素５１０や画素９１０では、キャパシタ電極８、キャパシタ絶縁膜９、および画素電極１０における平坦性が悪化するため、耐電圧が低くなってしまう。
【０１４７】
＜第１の作製例＞
次に、本発明の薄膜トランジスタアレイを実際に作製した一例についていくつか説明する。まず、図１および図５〜図１０に示した薄膜トランジスタアレイ１００を作製した第１の作製例について説明する。
【０１４８】
第１の作製例では、絶縁基板１をガラス基板とし、工程１１（図５参照）において、ガラス基板上にモリブデン（Ｍｏ）をスパッタ成膜し、フォトレジストの塗布、モリブデン（Ｍｏ）のエッチング、レジストの除去によって、行配線２Ｌおよびゲート電極２を形成した。
【０１４９】
続いて、工程１２（図６参照）において、窒化シリコン（ＳｉＮ）を用いてゲート絶縁膜３を成膜し、さらに、半導体パターン６としてアモルファスシリコン（ａ−Ｓｉ）、コンタクト層としてｎ＋アモルファスシリコン（ａ−Ｓｉ）をそれぞれ成膜し、レジストの塗布、シリコン（Ｓｉ）のエッチング、レジストの除去によって、半導体パターン６を形成した。
【０１５０】
続いて、工程１３（図７参照）において、モリブデン（Ｍｏ）を成膜し、レジストの塗布、モリブデン（Ｍｏ）のエッチング、レジストの除去によって、ソース電極４、列配線４Ｌ、ドレイン電極５、ドレイン接続配線５Ｃ、およびドレインパッド５Ｐを形成し、短時間のシリコン（Ｓｉ）のエッチングによって、半導体パターン６におけるチャネル部上のコンタクト層を除去した。
【０１５１】
続いて、工程１４（図８参照）において、窒化シリコン（ＳｉＮ）を用いて層間絶縁膜７を成膜し、その後、スズドープ酸化インジウム（ＩＴＯ）を成膜し、レジストの塗布、スズドープ酸化インジウム（ＩＴＯ）のエッチング、レジストの除去によって、キャパシタ電極８およびキャパシタ配線８Ｌを形成した。
【０１５２】
続いて、工程１５（図９参照）において、窒化シリコン（ＳｉＮ）を用いてキャパシタ絶縁膜９を成膜し、レジストの塗布、窒化シリコン（ＳｉＮ）のエッチング、レジストの除去によってキャパシタ絶縁膜９および層間絶縁膜７に開口部を形成した後、スズドープ酸化インジウム（ＩＴＯ）を成膜し、レジストの塗布、スズドープ酸化インジウム（ＩＴＯ）のエッチング、レジストの除去によって、下画素電極１０Ａを形成した。
【０１５３】
続いて、工程１６（図１０参照）において、赤色のカラーフィルタ用の感光性樹脂を用いて露光および現像をし、順テーパ形状の開口部を有する中間絶縁膜１０Ｉを形成した。さらに、工程１６（図１０参照）において、スズドープ酸化インジウム（ＩＴＯ）を成膜し、レジストの塗布、スズドープ酸化インジウム（ＩＴＯ）のエッチング、レジストの除去によって、上画素電極１０Ｂを形成した。なお、このとき同時に作製したテスト基板を用いて測定した透過率は、中間絶縁膜１０Ｉにおける波長５００〜６００ｎｍの光の透過率が５０％以下であった。
【０１５４】
ここで作製した薄膜トランジスタアレイ１００は、ゲート電極２とソース電極４とが重なっている領域の面積（以下、「ゲート電極・ソース電極重なり面積」という）Ｓｇｓ＝１６８μｍ２、ソース電極４とキャパシタ電極８とが重なっている領域の面積（以下、「ソース電極・キャパシタ電極重なり面積」という）Ｓｓｃ＝２７３μｍ２、列配線４Ｌと画素電極１０とが重なっている領域の面積（以下、「ソース配線・画素電極重なり面積」という）Ｓｓｐ＝９３６μｍ２であった。また、薄膜トランジスタアレイ１００は、ゲート絶縁膜３の厚さ（膜厚）Ｄｇｉ＝０．５μｍ、層間絶縁膜７の厚さ（膜厚）Ｄｉｌ＝１μｍ、キャパシタ絶縁膜９の厚さ（膜厚）Ｄｃｉ＝０．４μｍ、中間絶縁膜１０Ｉの厚さ（膜厚）Ｄｍｉ＝２μｍであった。また、薄膜トランジスタアレイ１００では、窒化シリコン（ＳｉＮ）の比誘電率＝７、中間絶縁膜１０Ｉの比誘電率＝３であることから、ゲート・ソース間容量Ｃｇｓ＝２１ｆＦ、ソース・キャパシタ間容量Ｃｓｃ＝１７ｆＦ、ソース・画素電極間容量Ｃｓｐ＝９ｆＦである。そして、薄膜トランジスタアレイ１００では、列配線４Ｌの数Ｍ＝６４０、行配線２Ｌの数Ｎ＝４８０、書き込み電圧Ｖｓ＝１５Ｖであることから、列配線４Ｌによる消費電力量は１フレームあたり３．１ｍＪである。なお、第１の作製例で作製した薄膜トランジスタアレイ１００を用いた電気泳動タイプの電子ペーパー表示装置は、太陽光の下でも正常に動作することが確認できた。
【０１５５】
＜第２の作製例＞
次に、図１１および図１２〜図１７に示した薄膜トランジスタアレイ２００を作製した第２の作製例について説明する。
【０１５６】
第２の作製例では、絶縁基板１をガラス基板とし、工程２１（図１２参照）において、ガラス基板上にガラス基板１上に半導体パターン６としてアモルファスシリコン（ａ−Ｓｉ）、コンタクト層としてｎ＋アモルファスシリコン（ａ−Ｓｉ）を成膜し、レジストの塗布、シリコン（Ｓｉ）のエッチング、レジストの除去によって、半導体パターン６を形成した。
【０１５７】
続いて、工程２２（図１３参照）において、モリブデン（Ｍｏ）をスパッタ成膜し、フォトレジストの塗布、モリブデン（Ｍｏ）のエッチング、レジストの除去によって、ソース電極４、列配線４Ｌ、ドレイン電極５、ドレイン接続配線５Ｃ、およびドレインパッド５Ｐを形成し、短時間のシリコン（Ｓｉ）のエッチングによって、半導体パターン６におけるチャネル部上のコンタクト層を除去した。
【０１５８】
続いて、工程２３（図１４参照）において、窒化シリコン（ＳｉＮ）を用いてゲート絶縁膜３を成膜し、さらに、モリブデン（Ｍｏ）をスパッタ成膜し、レジストの塗布、モリブデン（Ｍｏ）のエッチング、レジストの除去によって、行配線２Ｌおよびゲート電極２を形成した。
【０１５９】
続いて、工程２４（図１５参照）において、窒化シリコン（ＳｉＮ）を用いて層間絶縁膜７を成膜し、その後、モリブデン（Ｍｏ）を成膜し、レジストの塗布、モリブデン（Ｍｏ）のエッチング、レジストの除去によって、キャパシタ電極８およびキャパシタ配線８Ｌを形成した。
【０１６０】
続いて、工程２５（図１６参照）において、窒化シリコン（ＳｉＮ）を用いてキャパシタ絶縁膜９を成膜し、レジストの塗布、窒化シリコン（ＳｉＮ）のエッチング、レジストの除去によってキャパシタ絶縁膜９、層間絶縁膜７、およびゲート絶縁膜３に開口部を形成した後、スズドープ酸化インジウム（ＩＴＯ）を成膜し、レジストの塗布、スズドープ酸化インジウム（ＩＴＯ）のエッチング、レジストの除去によって、下画素電極１０Ａを形成した。
【０１６１】
続いて、工程２６（図１７参照）において、ポリイミド系の感光性樹脂を用いて露光および現像をし、順テーパ形状の開口部を有する中間絶縁膜１０Ｉを形成した。さらに、工程２６（図１７参照）において、スズドープ酸化インジウム（ＩＴＯ）を成膜し、レジストの塗布、スズドープ酸化インジウム（ＩＴＯ）のエッチング、レジストの除去によって、上画素電極１０Ｂを形成した。
【０１６２】
ここで作製した薄膜トランジスタアレイ２００は、ゲート電極・ソース電極重なり面積Ｓｇｓ＝１６８μｍ２、ソース電極・キャパシタ電極重なり面積Ｓｓｃ＝１２１μｍ２、ソース配線・画素電極重なり面積Ｓｓｐ＝９２０μｍ２であった。また、薄膜トランジスタアレイ２００は、ゲート絶縁膜３の厚さ（膜厚）Ｄｇｉ＝０．５μｍ、層間絶縁膜７の厚さ（膜厚）Ｄｉｌ＝１μｍ、キャパシタ絶縁膜９の厚さ（膜厚）Ｄｃｉ＝０．４μｍ、中間絶縁膜１０Ｉの厚さ（膜厚）Ｄｍｉ＝２μｍであった。また、薄膜トランジスタアレイ２００では、窒化シリコン（ＳｉＮ）の比誘電率＝７、中間絶縁膜１０Ｉの比誘電率＝３．５であることから、ゲート・ソース間容量Ｃｇｓ＝２１ｆＦ、ソース・キャパシタ間容量Ｃｓｃ＝５ｆＦ、ソース・画素電極間容量Ｃｓｐ＝９ｆＦである。そして、薄膜トランジスタアレイ２００では、列配線４Ｌの数Ｍ＝６４０、行配線２Ｌの数Ｎ＝４８０、書き込み電圧Ｖｓ＝１５Ｖであることから、列配線４Ｌによる消費電力量は１フレームあたり２．４ｍＪである。なお、第２の作製例で作製した薄膜トランジスタアレイ２００を用いた電気泳動タイプの電子ペーパー表示装置は、太陽光の下でも正常に動作することが確認できた。
【０１６３】
＜第３の作製例＞
次に、第３の作製例について説明する。第３の作製例では、第１の作製例と同様の各工程で、図１および図５〜図１０に示した薄膜トランジスタアレイ１００を作製した。ただし、第３の作製例では、中間絶縁膜１０Ｉとして第１の作製例で用いた赤色のカラーフィルタ用の感光性樹脂の代わりに、アクリル系の透明感光性樹脂を用いた。なお、このとき同時に作製したテスト基板を用いて測定した透過率は、中間絶縁膜１０Ｉにおける波長５００〜６００ｎｍの光の透過率が６０％以上であった。
【０１６４】
ここで作製した薄膜トランジスタアレイ１００は、ゲート電極・ソース電極重なり面積Ｓｇｓ＝１６８μｍ２、ソース電極・キャパシタ電極重なり面積Ｓｓｃ＝２７３μｍ２、ソース配線・画素電極重なり面積Ｓｓｐ＝９３６μｍ２であった。また、薄膜トランジスタアレイ１００は、ゲート絶縁膜３の厚さ（膜厚）Ｄｇｉ＝０．５μｍ、層間絶縁膜７の厚さ（膜厚）Ｄｉｌ＝１μｍ、キャパシタ絶縁膜９の厚さ（膜厚）Ｄｃｉ＝０．４μｍ、中間絶縁膜１０Ｉの厚さ（膜厚）Ｄｍｉ＝２μｍであった。また、薄膜トランジスタアレイ１００では、窒化シリコン（ＳｉＮ）の比誘電率＝７、中間絶縁膜１０Ｉの比誘電率＝３であることから、ゲート・ソース間容量Ｃｇｓ＝２１ｆＦ、ソース・キャパシタ間容量Ｃｓｃ＝１７ｆＦ、ソース・画素電極間容量Ｃｓｐ＝９ｆＦである。そして、薄膜トランジスタアレイ１００では、列配線４Ｌの数Ｍ＝６４０、行配線２Ｌの数Ｎ＝４８０、書き込み電圧Ｖｓ＝１５Ｖであることから、列配線４Ｌによる消費電力量は１フレームあたり３．１ｍＪである。なお、第３の作製例で作製した薄膜トランジスタアレイ１００を用いた電気泳動タイプの電子ペーパー表示装置は、室内光の下では正常に動作することが確認できたが、太陽光の下ではコントラストが低下した。
【０１６５】
＜第１の比較例＞
ここで、本発明の薄膜トランジスタアレイ１００や薄膜トランジスタアレイ２００における効果を確認するために作製した従来の薄膜トランジスタアレイの一例についていくつか説明する。まず、図５〜図９に示した薄膜トランジスタアレイ１００を作製する各工程によって、図１８に示した薄膜トランジスタアレイ５００を作製した第１の比較例について説明する。
【０１６６】
ここで作製した薄膜トランジスタアレイ５００は、ゲート電極・ソース電極重なり面積Ｓｇｓ＝１６８μｍ２、ソース電極・キャパシタ電極重なり面積Ｓｓｃ＝２７３μｍ２、ソース配線・画素電極重なり面積Ｓｓｐ＝９３６μｍ２であった。また、薄膜トランジスタアレイ５００は、ゲート絶縁膜３の厚さ（膜厚）Ｄｇｉ＝０．５μｍ、層間絶縁膜７の厚さ（膜厚）Ｄｉｌ＝１μｍ、キャパシタ絶縁膜９の厚さ（膜厚）Ｄｃｉ＝０．４μｍであった。また、薄膜トランジスタアレイ５００では、窒化シリコン（ＳｉＮ）の比誘電率＝７であることから、ゲート・ソース間容量Ｃｇｓ＝２１ｆＦ、ソース・キャパシタ間容量Ｃｓｃ＝１７ｆＦ、ソース・画素電極間容量Ｃｓｐ＝３９ｆＦである。そして、薄膜トランジスタアレイ５００では、列配線４Ｌの数Ｍ＝６４０、行配線２Ｌの数Ｎ＝４８０、書き込み電圧Ｖｓ＝１５Ｖであることから、列配線４Ｌによる消費電力量は１フレームあたり５．２ｍＪである。
【０１６７】
＜第２の比較例＞
次に、第２の比較例について説明する。第２の比較例では、図１２〜図１６に示した薄膜トランジスタアレイ２００を作製する各工程によって、図２２に示した薄膜トランジスタアレイ９００を作製した。
【０１６８】
ここで作製した薄膜トランジスタアレイ９００は、ゲート電極・ソース電極重なり面積Ｓｇｓ＝１６８μｍ２、ソース電極・キャパシタ電極重なり面積Ｓｓｃ＝１２１μｍ２、ソース配線・画素電極重なり面積Ｓｓｐ＝９２０μｍ２であった。また、薄膜トランジスタアレイ９００は、ゲート絶縁膜３の厚さ（膜厚）Ｄｇｉ＝０．５μｍ、層間絶縁膜７の厚さ（膜厚）Ｄｉｌ＝１μｍ、キャパシタ絶縁膜９の厚さ（膜厚）Ｄｃｉ＝０．４μｍであった。また、薄膜トランジスタアレイ９００では、窒化シリコン（ＳｉＮ）の比誘電率＝７であることから、ゲート・ソース間容量Ｃｇｓ＝２１ｆＦ、ソース・キャパシタ間容量Ｃｓｃ＝５ｆＦ、ソース・画素電極間容量Ｃｓｐ＝２９ｆＦである。そして、薄膜トランジスタアレイ９００では、列配線４Ｌの数Ｍ＝６４０、行配線２Ｌの数Ｎ＝４８０、書き込み電圧Ｖｓ＝１５Ｖであることから、列配線４Ｌによる消費電力量は１フレームあたり３．７ｍＪである。
【０１６９】
このように、第１の作製例〜第３の作製例と、第１の比較例および第２の比較例とを比べてわかるように、本発明の薄膜トランジスタアレイでは、従来の薄膜トランジスタアレイよりも、列配線４Ｌによる１フレームあたりの消費電力量は低減されている。これは、本発明の薄膜トランジスタアレイでは、薄膜トランジスタアレイにマトリクス状（行列状）に配置する画素が備える画素電極を、中間絶縁膜を下画素電極と上画素電極との間に挟んだ２層の導電層で構成することにより、ソース・画素電極間容量Ｃｓｐが、従来の薄膜トランジスタアレイよりも小さくなっていることによるものである。
【０１７０】
上記に述べたとおり、本発明を実施するための形態によれば、薄膜トランジスタアレイにマトリクス状（行列状）に配置する画素が備える画素電極を、中間絶縁膜を下画素電極と上画素電極との間に挟んだ２層の導電層で構成する。これにより、本発明を実施するための形態の薄膜トランジスタアレイでは、それぞれの画素において、列配線と上層の画素電極との間の静電容量（ソース・画素電極間容量Ｃｓｐ）を、従来の画素における列配線と単層の画素電極との間の静電容量（ソース・画素電極間容量Ｃｓｐ）よりも小さくすることができる。このことにより、本発明を実施するための形態の薄膜トランジスタアレイでは、従来の構造の画素をマトリクス状（行列状）に複数配置した薄膜トランジスタアレイよりも、表示の書き換えを行うときの消費電力量を低減させることができる。
【０１７１】
このことにより、本発明を実施するための形態の薄膜トランジスタアレイを採用した表示装置において、より低消費電力化を実現することができる。また、本発明を実施するための形態の薄膜トランジスタアレイを、内蔵している電池の電力を使って表示の書き換えを行うタイプの表示装置に採用した場合には、電池を交換する頻度を減らすことができる。また、本発明を実施するための形態の薄膜トランジスタアレイを、ＲＦＩＤのリーダライタからの電波を変換した電力を用いて表示の書き換えを行うタイプの表示装置に採用した場合には、弱い電波でも書き換えを行うことができ、書き換えのときのリーダライタとの距離を長くすることができる。
【０１７２】
以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。
【符号の説明】
【０１７３】
１００，２００・・・薄膜トランジスタアレイ
１１０，２１０・・・画素
１１１，２１１・・・薄膜トランジスタ
１・・・絶縁基板
２・・・ゲート電極
２Ｌ・・・行配線（ゲート配線）
３・・・ゲート絶縁膜
４・・・ソース電極
４Ｌ・・・列配線（ソース配線）
４Ｃ・・・ソース接続配線
５・・・ドレイン電極
５Ｃ・・・ドレイン接続配線
５Ｐ・・・ドレインパッド
６・・・半導体パターン
７・・・層間絶縁膜
８・・・キャパシタ電極
８Ｌ・・・キャパシタ配線
９・・・キャパシタ絶縁膜
１０・・・画素電極
１０Ａ・・・下画素電極
１０Ｂ・・・上画素電極
１０Ｉ・・・中間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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