(57)【要約】【課題】ノイズ悪化やサンプリングレート悪化、オフセットばらつきを抑えて、データ処理の容易性や解析精度を向上させることが可能な、電位測定装置を提供する。【解決手段】読出し電極が２次元アレイ状に配置された第１の基板と、前記第１の基板が積層された第２の基板と、を備え、前記読出し電極のそれぞれは、独立に対応付けられた少なくとも１つのＡＤ変換回路を備え、前記ＡＤ変換回路の少なくとも一部は前記第２の基板において２次元アレイ状に配置される、電位測定装置が提供される。【選択図】図１
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【特許請求の範囲】
【請求項１】
読出し電極が２次元アレイ状に配置された第１の基板と、
前記第１の基板が積層された第２の基板と、
を備え、
前記読出し電極のそれぞれは、独立に対応付けられた少なくとも１つのＡＤ変換回路を備え、前記ＡＤ変換回路の少なくとも一部は前記第２の基板において２次元アレイ状に配置される、電位測定装置。
【請求項２】
前記読出し電極から前記ＡＤ変換回路までの信号経路の配線長がほぼ同一となるよう配線される、請求項１に記載の電位測定装置。
【請求項３】
前記読出し電極から前記ＡＤ変換回路までの信号経路に増幅回路を備える、請求項２に記載の電位測定装置。
【請求項４】
前記増幅回路は、ドレイン端子が交流的に接地されたアンプトランジスタと、負荷と、で構成されるソースフォロア回路である、請求項３に記載の電位測定装置。
【請求項５】
前記増幅回路は、ソース端子が交流的に接地されたアンプトランジスタ、負荷と、で構成されるソース接地増幅回路である、請求項３に記載の電位測定装置。
【請求項６】
前記増幅回路の入出力がフィードバック抵抗により接続されている、請求項４に記載の電位測定装置。
【請求項７】
前記フィードバック抵抗の抵抗値は可変である、請求項６に記載の電位測定装置。
【請求項８】
前記増幅回路の入力に、抵抗を介してバイアス電圧が印加される、請求項４に記載の電位測定装置。
【請求項９】
前記ＡＤ変換回路は、比較回路を含み、
前記比較回路は、一方の入力にはＤＣカット容量を介して入力信号が印加され、もう一方の入力には時間的に変化する参照信号が印加される、請求項１に記載の電位測定装置。
【請求項１０】
前記比較回路の出力に応じデータ記憶を行うデータ記憶部と、
前記データ記憶部へのデータ書き込み及び前記データ記憶部からのデータ読出しを同一の回路で行うデータ転送回路と、
をさらに備える、請求項９に記載の電位測定装置。
【請求項１１】
前記ＡＤ変換回路は、複数の前記読出し電極に対応付けられる、請求項１に記載の電位測定装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、電位測定装置に関する。
【背景技術】
【０００２】
微小電極をアレイ状に並べ、その微小電極上の溶液の電位を計測するデバイスがある。そのようなデバイスの中に、微小電極上を培養液で満たして生体細胞を乗せ、生体細胞が発生する活動電位を測定するデバイスがある（例えば特許文献１等参照）。特に近年では、ＣＭＯＳ（Complementary  MOS）集積回路技術を用いて、電極と、増幅器やＡＤ変換器などとを一つのチップにまとめ、多点で同時に電位を測定するデバイスが注目されている（例えば非特許文献１等参照）。
【０００３】
神経細胞の活動電位波形の取得を考えると、１０ｋＨｚ程度以上のサンプリングレートを確保した上で数μＶクラスの低ノイズ計測が必要と考えられる。さらに、神経細胞ネットワーク内の信号伝搬を詳細かつ広範囲に取得するためには、電極サイズを１０μｍ角程度として密に敷き詰め、高解像度化する必要がある。低ノイズ化、高サンプリングレート化、高解像度化はそれぞれトレードオフの関係にあり、これらのトレードオフを打破するため回路アーキテクチャにおいて様々な提案が行われている（例えば非特許文献１等参照）。
【０００４】
低ノイズかつ高解像度化を実現するための有望な手法のひとつとして、電極毎に差動増幅回路を持ちながらも、差動増幅回路を構成する片側の増幅回路領域（参照回路領域）を、電極で受けた信号を読み出すもう一方の増幅回路領域（読出し回路領域）から分離する構成が提案されている（例えば非特許文献２等参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−３１６１７号公報
【非特許文献】
【０００６】
【非特許文献１】M.Obien,et al., “Revealing neuronalfunction through microelectrode array recordings” ,Frontiers in Neuro ScienceVol.8 (2015) Article 423
【非特許文献２】J.Park,et al.,” A High-Density CMOS Multi-Modality JointSensor/Stimulator Array with 1024 Pixels for Holistic Real-Time CellularCharacterization”, Symposium on VLSI Circuits Digest of Technical Papers(2016)
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、この手法ではアンプ回路の読出し回路／参照回路、負荷ＰＭＯＳ、電流源ＮＭＯＳと、Ａ／Ｄ変換回路がそれぞれ物理的に離れて配置されるため、高解像度化に伴いアンプ回路の各ノード配線は長距離配線にならざるを得ない。長距離配線により、配線抵抗増大に起因するノイズ悪化や、配線容量増大に起因するサンプリングレートの悪化を招く。また、セル毎にアンプ回路の配線長が異なることに起因してオフセットばらつきが発生する。このオフセットばらつきのためＡＤ期間が増大することもサンプリングレート悪化の一因となる。
【０００８】
そこで、本開示では、ノイズ悪化やサンプリングレート悪化、オフセットばらつきを抑えて、データ処理の容易性や解析精度を向上させることが可能な、新規かつ改良された電位測定装置を提案する。
【課題を解決するための手段】
【０００９】
本開示によれば、読出し電極が２次元アレイ状に配置された第１の基板と、前記第１の基板が積層された第２の基板と、を備え、前記読出し電極のそれぞれは、独立に対応付けられた少なくとも１つのＡＤ変換回路を備え、前記ＡＤ変換回路の少なくとも一部は前記第２の基板において２次元アレイ状に配置される、電位測定装置が提供される。
【図面の簡単な説明】
【００１０】
【図１】既存の電位測定装置の回路構成例を示す説明図である。
【図２】ＡＤ変換時間を、オフセットばらつきがある場合と、無い場合とを比較した例を示す説明図である。
【図３】本開示の実施の形態に係る電位測定装置の概略構成を示す説明図である。
【図４】本開示の実施の形態に係る電位測定装置１の第１の基板１００の概略構成を示す説明図である。
【図５】本開示の実施の形態に係る電位測定装置１の第２の基板２００の概略構成を示す説明図である。
【図６】電極９０２からＡＤ変換回路２１までの回路ブロック図を示す説明図である。
【図７】電極９０２及び増幅回路９０１と、ＡＤ変換回路２１との積層構造の概要を示す説明図である。
【図８】電極９０２からＡＤ変換回路２１までの回路ブロック図を示す説明図である。
【図９】４つの電極９０２及び１つの増幅回路９０１と、１つのＡＤ変換回路２１との積層構造の概要を示す説明図である。
【図１０】本開示の実施の形態に係る電位測定装置１の動作をタイミングチャートで示す説明図である。
【図１１】増幅回路９０１の回路構成例を示す説明図である。
【図１２】増幅回路９０１の回路構成例を示す説明図である。
【図１３】増幅回路９０１の回路構成例を示す説明図である。
【図１４】増幅回路９０１の回路構成例を示す説明図である。
【図１５】電極９０２から比較回路５１までの回路構成を示す説明図である。
【図１６】データ記憶部５２から時刻コード転送部２３の回路構成を示す説明図である。
【図１７】時刻コード転送部２３で用いられるシフトレジスタのフリップフリップの回路構成を示す説明図である。
【図１８】電極９０２、増幅回路９０１、ＡＤ変換回路２１の初段の比較回路５１の前段部分の回路構成を抜き出して示す説明図である。
【図１９】ゲインの周波数特性を示す説明図である。
【発明を実施するための形態】
【００１１】
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００１２】
なお、説明は以下の順序で行うものとする。
１．本開示の実施の形態
１．１．経緯
１．２．構成例及び動作例
２．まとめ
【００１３】
＜１．本開示の実施の形態＞
［１．１．経緯］
本開示の実施の形態について詳細に説明する前に、本開示者が本開示の実施の形態に至った経緯について説明する。
【００１４】
上述したように、ＣＭＯＳ集積回路技術を用いて、電極と、増幅器やＡＤ変換器などとを一つのチップにまとめ、多点で同時に電位を測定するデバイスが近年注目されている。低ノイズ化、高サンプリングレート化、高解像度化はそれぞれトレードオフの関係にあるが、これらのトレードオフを打破するため回路アーキテクチャに関する様々な提案がなされている。
【００１５】
図１は、既存の電位測定装置の回路構成例を示す説明図である。図１に示した電位測定装置１０２０は多点で同時に電位を検出することが可能なデバイスであり、読出し回路領域と参照回路領域とを分離した構成を有する。図１に示した電位測定装置１０２０は、Ａ／Ｄ変換回路１０２１と、垂直選択回路１０２３と、読み出しセル領域１１０１及び参照セル領域１１０２とからなる半導体デバイスと、を有する。また図１には、カレントミラーを構成するＭＯＳＦＥＴ  Ｔｒ１ａ、１ｂと、電流源１１４０と、が示されている。
【００１６】
Ａ／Ｄ変換回路１０２１は、半導体デバイスによって測定されたアナログのデータをデジタルのデータに変換する回路である。垂直選択回路１０２３は、半導体デバイスに対して電位の測定に使用される読み出しセルや参照セルの選択を行うための信号を出力する回路である。
【００１７】
このような構成を有する電位測定装置において、初段の差動増幅回路である程度の増幅ゲインを得ることで、入力換算ノイズを低減できる。しかし、初段の差動増幅回路である程度の増幅ゲインを得ると、初段の増幅器としてソースフォロア回路を用いた場合と比較して出力抵抗が高くなる。さらに、サンプリングレートを高く維持したまま高解像度化をするためには、ＡＤ変換回路の並列数を上げる必要があり、高出力抵抗である差動増幅回路の出力を電極アレイ外に配置されるＡＤ変換回路まで長距離配線（すなわち高寄生容量）で接続する必要がある。
【００１８】
このように、読出し回路領域と参照回路領域とを分離した構成の場合、参照回路領域における差動増幅回路の出力と、ＡＤ変換回路との距離が長距離となる。したがって、差動増幅回路出力のセトリング時間が悪化し、サンプリングレートの向上に対しては相性が良くない。
【００１９】
また、ＡＤ変換回路の並列数を上げたことで電極アレイの幅とＡＤ変換回路の領域の幅の整合がとれない場合、電極により配線長が大きく異なるため、配線抵抗起因の差動増幅器出力のオフセットばらつきが発生する。ここで、小面積で構成可能なシングルスロープ型のＡＤ変換器を前提として考えると、差動増幅器出力のオフセットばらつきの増加はＡＤ変換時間の増加に直結することになる。
【００２０】
図２は、ＡＤ変換時間を、オフセットばらつきがある場合と、無い場合とを比較した例を示す説明図である。図２に示したＡＤ変換方式は、シングルスロープＡＤ変換器が時間的に変化する参照信号と入力アナログ信号（差動増幅器出力）を比較することでＡＤ変換を実現する方式であり、信号振幅レンジに加えてオフセットばらつき分のレンジを確保する必要があるためである。図２に示したように、ＡＤ変換時間の増加は、すなわちサンプリングレートの低下を意味する。またオフセットばらつきが無い場合は、ＡＤ変換時間を長時間化することで高周波ノイズの低減も可能となるが、オフセットばらつきがある場合は、高周波ノイズの低減のためにはさらなるＡＤ変換時間の増加を要することになる。
【００２１】
そこで本件開示者は、上述した点に鑑み、低ノイズ化、高サンプリングレート化、高解像度化のトレードオフを打破するための電位測定装置のアーキテクチャについて鋭意検討を行った。その結果、本件開示者は、以下で説明するように、ノイズ悪化やサンプリングレート悪化、オフセットばらつきを抑えた電位測定装置のアーキテクチャを考案するに至った。
【００２２】
［１．２．構成例及び動作例］
次に、本開示の実施の形態に係る電位測定装置の構成例について説明する。本開示の実施の形態に係る電位測定装置は、電極アレイが配置される基板（第１の基板）に対し、ＡＤ変換回路アレイが配置される第２の基板を積層した構造を有する。本開示の実施の形態に係る電位測定装置は、電極の直下にＡＤ変換回路用の面積を確保したことを特徴とする。本開示の実施の形態に係る電位測定装置は、このような構成を有することで、増幅回路出力からＡＤ変換回路までの配線長を最小限にし、かつ、それぞれの配線を略等長化することができる。従って、本開示の実施の形態に係る電位測定装置は、配線容量を削減することによるサンプリングレートの向上が可能となり、さらに、セル毎に異なっていた配線長を略等長化することに伴う増幅器出力のオフセットばらつきの低減によるサンプリングレートの向上も可能となる。
【００２３】
図３は、本開示の実施の形態に係る電位測定装置の概略構成を示す説明図である。図３に示した電位測定装置１は、上述したように、第１の基板１００と、第２の基板２００とが積層された構造を有する。第１の基板１００は、電極９０２がアレイ状に配置された読出し電極アレイ９００を備える。また第２の基板２００は、第１の基板１００の読出し電極アレイ９００に対応するようにＡＤ変換回路アレイ２２を備える。ＡＤ変換回路アレイ２２は、第１の基板１００の各電極に対応して設けられるＡＤ変換回路２１がアレイ状に配置されている。読出し電極アレイ９００と、ＡＤ変換回路アレイ２２とは、が電気的導通をもって接続される。この電気的導通をもった接続には、例えばウェハレベルＣｕ−Ｃｕボンディング技術を用いることができる。そして第１の基板１００と、第２の基板２００とが積層された構造を有することで、電極９０２と、その電極に対応するＡＤ変換回路との間の配線長は、全てのセルにおいて略等しくすることができる。
【００２４】
図４は、本開示の実施の形態に係る電位測定装置１の第１の基板１００の概略構成を示す説明図である。第１の基板１００に設けられる読出し電極アレイ９００の構成要素は、電極９０２、及び、電極９０２と同じピッチで電極９０２と同数配置される増幅回路９０１である。また、読出し電極アレイ９００の外側には基準電極９１０が配置される。基準電極９１０は、読出し電極アレイ９００に浸される、測定対象の細胞の培養液（培地）に対して、基準となる電位を与えることを目的とした電極である。本開示の実施の形態に係る電位測定装置１は、基準電極９１０が供給する基準電位からの変位を、測定対象の細胞の活動電位として測定するものである。
【００２５】
図５は、本開示の実施の形態に係る電位測定装置１の第２の基板２００の概略構成を示す説明図である。第２の基板２００は、上述したように第１の基板１００が積層される。第２の基板２００には、第１の基板１００の読出し電極アレイ９００に対応するようにＡＤ変換回路アレイ２２が配置される。ＡＤ変換回路アレイ２２の外側にはＡＤ変換回路２１を動作させるために必要な各種回路が配置される。
【００２６】
ＡＤ変換回路アレイ２２には、時刻コード発生部２６で生成された時刻コードを各ＡＤ変換回路２１に転送する時刻コード転送部２３も設けられている。そして、第２の基板２００上のＡＤ変換回路アレイ２２の周辺には、画素駆動回路２４、ＤＡＣ（Ｄ／Ａ  Ｃｏｎｖｅｒｔｅｒ）２５、時刻コード発生部２６、垂直駆動回路２７、出力部２８、及びタイミング生成回路２９が形成されている。
【００２７】
２次元アレイ状に配列されたＡＤ変換回路２１は、電極９０２からのアナログ信号をデジタル信号ＳＩＧに変換して出力する。
【００２８】
画素駆動回路２４は、ＡＤ変換回路２１を駆動する。ＤＡＣ２５は、時間経過に応じてレベル（電圧）が単調減少するスロープ信号である参照信号（基準電圧信号）ＲＥＦを生成し、各ＡＤ変換回路２１に供給する。時刻コード発生部２６は、各ＡＤ変換回路２１が、アナログ信号をデジタルの信号に変換（ＡＤ変換）する際に使用される時刻コードを生成し、対応する時刻コード転送部２３に供給する。時刻コード発生部２６は、ＡＤ変換回路アレイ２２に対して複数個設けられており、ＡＤ変換回路アレイ２２内には、時刻コード発生部２６に対応する数だけ、時刻コード転送部２３が設けられている。即ち、時刻コード発生部２６と、そこで生成された時刻コードを転送する時刻コード転送部２３は、１対１に対応する。
【００２９】
垂直駆動回路２７は、ＡＤ変換回路２１内で生成されたデジタル信号ＳＩＧを、タイミング生成回路２９から供給されるタイミング信号に基づいて、所定の順番で出力部２８に出力させる制御を行う。ＡＤ変換回路２１から出力されたデジタル信号ＳＩＧは、出力部２８から電位測定装置１の外部へ出力される。出力部２８は、黒レベルを補正する黒レベル補正処理やＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ；相関２重サンプリング）処理など、所定のデジタル信号処理を必要に応じて行い、その後、外部へ出力する。
【００３０】
タイミング生成回路２９は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、生成した各種のタイミング信号を、画素駆動回路２４、ＤＡＣ２５、垂直駆動回路２７等に供給する。
【００３１】
図６は、第１の基板１００と第２の基板２００とを跨いで構成される、電極９０２からＡＤ変換回路２１までの回路ブロック図を示す説明図である。また図７は、電極９０２及び増幅回路９０１と、ＡＤ変換回路２１との積層構造の概要を示す説明図である。電極９０２の回路モデルとしては、主に電気二重層容量の効果を表す容量Ｃｄｌと、主に電荷移動抵抗の効果を表す抵抗Ｒｃｔとを並列接続した、最も単純なモデルを採用している。
【００３２】
電極９０２の後段には、オープンループゲインが−Ａ倍の増幅回路９０１が接続される。増幅回路９０１には、フィードバック抵抗Ｒｆｂを介してその入出力が接続されている。フィードバック抵抗Ｒｆｂには、例えばノンドープのポリシリコン抵抗等を用いることができる。さらに望ましくは、フィードバック抵抗Ｒｆｂは可変抵抗として構成されうる。また増幅回路９０１の入出力には、リセット時に増幅回路９０１の入出力を短絡できるようにリセット用のスイッチトランジスタが接続され、このリセットトランジスタは信号Ａｍｐ＿ＲＳＴでオン、オフが制御される。
【００３３】
増幅回路９０１の出力配線は、第２の基板２００へと渡される。増幅回路９０１からのアナログ信号は、まずＡＤ変換回路２１の比較回路５１に送られる。比較回路５１は、ＤＡＣ２５から供給される参照信号ＲＥＦと、第１の基板１００の増幅回路９０１から送られるアナログ信号とを比較し、比較結果を表す比較結果信号として、出力信号ＶＣＯを出力する。比較回路５１は、参照信号ＲＥＦとアナログ信号が同一（の電圧）になったとき、出力信号ＶＣＯを反転させる。
【００３４】
比較回路５１は、差動入力回路６１、電圧変換回路６２、及び正帰還回路（ＰＦＢ：ｐｏｓｉｔｉｖｅ  ｆｅｅｄｂａｃｋ）６３により構成される。
【００３５】
データ記憶部５２には、比較回路５１から出力信号ＶＣＯが入力される他、垂直駆動回路２７から、信号の読み出し動作中におけるＡＤ変換回路２１の読み出しタイミングを制御するＷＯＲＤ信号が供給される。また、時刻コード転送部２３を介して、時刻コード発生部２６で生成された時刻コードも供給される。
【００３６】
データ記憶部５２は、ＷＯＲＤ信号に基づいて、時刻コードの書き込み動作と読み出し動作を制御するラッチ制御回路２４１と、時刻コードを記憶するラッチ記憶部２４２で構成される。
【００３７】
ラッチ制御回路２４１は、時刻コードの書き込み動作においては、比較回路５１からＨｉ（Ｈｉｇｈ）の出力信号ＶＣＯが入力されている間、時刻コード転送部２３から供給される、単位時間ごとに更新される時刻コードをラッチ記憶部２４２に記憶させる。そして、参照信号ＲＥＦと信号ＳＩＧが同一（の電圧）になり、比較回路５１から供給される出力信号ＶＣＯがＬｏ（Ｌｏｗ）に反転されたとき、供給される時刻コードの書き込み（更新）を中止し、最後にラッチ記憶部２４２に記憶された時刻コードをラッチ記憶部２４２に保持させる。ラッチ記憶部２４２に記憶された時刻コードは、アナログ信号と参照信号ＲＥＦが等しくなった時刻を表しており、アナログ信号がその時刻の基準電圧であったことを示すデータ、即ち、デジタル化された光量値を表す。
【００３８】
参照信号ＲＥＦの掃引が終了し、ＡＤ変換回路アレイ２２内の全てのＡＤ変換回路２１のラッチ記憶部２４２に時刻コードが記憶された後、ＡＤ変換回路２１の動作が、書き込み動作から読み出し動作に変更される。
【００３９】
ラッチ制御回路２４１は、時刻コードの読み出し動作においては、読み出しタイミングを制御するＷＯＲＤ信号に基づいて、ＡＤ変換回路２１が自分の読み出しタイミングとなったときに、ラッチ記憶部２４２に記憶されている時刻コード（デジタル信号ＳＩＧ）を、時刻コード転送部２３に出力する。時刻コード転送部２３は、供給された時刻コードを、列方向（垂直方向）に順次転送し、出力部２８に供給する。
【００４０】
以下では、時刻コードの書き込み動作においてラッチ記憶部２４２に書き込まれる時刻コードと区別するため、時刻コードの読み出し動作においてラッチ記憶部２４２から読み出される出力信号ＶＣＯが反転したときの反転時刻コードである、アナログ信号がその時刻の基準電圧であったことを示すデジタル化されたデータを、ＡＤ変換データとも称する。
【００４１】
双方向バッファ回路３７は、時刻コード転送部２３に含まれるシフトレジスタに対応して設けられている。双方向バッファ回路３７１は、対応するシフトレジスタ内の１つのＤフリップフロップと接続されている。
【００４２】
双方向バッファ回路３７１には、時刻コードの書き込み動作においてＨｉとなる書き込み制御信号ＷＲが供給され、時刻コードの読み出し動作においてＨｉとなる読み出し制御信号ＲＤが供給される。双方向バッファ回路３７１は、書き込み制御信号ＷＲと読み出し制御信号ＲＤに基づいて時刻コードの書き込み動作と読み出し動作を切り替える。
【００４３】
増幅回路９０１からのアナログ信号は、ＤＣカット容量Ｃａｚを介してＡＤ変換回路２１の初段の比較回路５１の差動入力回路６１の反転入力端子へと接続される。ＤＣカット容量Ｃａｚは、比較回路５１のリセット動作（オードゼロＡＺとも呼ばれる）を行う場合は設けられる。このリセット動作を行うことで、比較回路５１の製造ばらつきに起因する入力オフセットをキャンセルすることができる。
【００４４】
なお、ここまでは１つの電極９０２に１つの増幅回路９０１及び１つのＡＤ変換回路２１が対応している例を示したが、本開示は係る例に限定されるものではない。電位測定装置１は、複数の電極９０２に１つの増幅回路９０１及びＡＤ変換回路２１が対応するような構成を有していても良い。
【００４５】
図８は、第１の基板１００と第２の基板２００とを跨いで構成される、電極９０２からＡＤ変換回路２１までの回路ブロック図を示す説明図である。図８に示したのは、４つの電極９０２に１つの増幅回路９０１及びＡＤ変換回路２１が対応する例である。図９は、４つの電極９０２及び１つの増幅回路９０１と、１つのＡＤ変換回路２１との積層構造の概要を示す説明図である。
【００４６】
続いて、本開示の実施の形態に係る電位測定装置１の動作例を説明する。図１０は、本開示の実施の形態に係る電位測定装置１の動作をタイミングチャートで示す説明図である。
【００４７】
本開示の実施の形態に係る電位測定装置１は、信号取得期間に先立ってリセット期間が必要となる。リセット期間は時刻ｔ１〜ｔ５に相当する。信号取得期間は時刻ｔ５以降に相当する。
【００４８】
本開示の実施の形態に係る電位測定装置１は、信号取得期間において、複数フレーム（例えば数百フレーム）の信号を連続して取得する。本開示の実施の形態に係る電位測定装置１は、その後、リフレッシュとして再度リセット期間を挿入する。そして本開示の実施の形態に係る電位測定装置１は、再び信号取得期間を開始するという駆動を行う。
【００４９】
本開示の実施の形態に係る電位測定装置１は、リセット期間では、時刻ｔ１において増幅回路と比較回路のリセット動作を開始する。電位測定装置１は、続く時刻ｔ２で、比較回路のリセットを終了し、リセットレベルのＡＤ変換を開始するため、リファレンス信号ＲＥＦと、時刻コードＤＡＴＡ［ｎ］のラッチ記憶部への書き込みイネーブル信号ＷＲを立ち上げる。時刻ｔ３において、スロープ状に変化するＲＥＦとＶｓｉｇがクロスし比較器出力ＶＣＯが反転する。それに伴い、その時点でラッチ記憶部２４２に書き込まれていた時刻コードＤＡＴＡ［ｎ］がラッチ記憶部２４２に記憶されることになる。この記憶された時刻コードがリセットレベルのＡＤ変換結果となる。
【００５０】
時刻ｔ４において、リセットレベルのＡＤ変換期間が終了し、増幅回路９０１のリセット信号Ａｍｐ＿ＲＳＴとＷＲが立ち下げられ、代わりにラッチ記憶部２４２に記憶されたＡＤ変換結果を時刻コード転送部２３へ読み出すイネーブル信号ＲＤが立ち上げられる。時刻ｔ４からｔ５の期間は、ＷＯＲＤ信号によりリセットレベルのＡＤ変換結果を時刻コード転送部２３へ読出し、時刻コード転送部２３を経由して出力部２８へと読み出す期間である。
【００５１】
時刻ｔ５において、リセット期間が終了し、信号取得期間の１フレーム目が開始される。増幅回路９０１のリセット信号Ａｍｐ＿ＲＳＴと比較回路５１のリセット信号ＣＭ＿ＲＳＴの駆動が無いことと、（リセットレベルより信号レベルのレンジが広いことに起因して）ＡＤ変換の時間が長いこと以外は、リセット期間と同様である。
【００５２】
時刻ｔ５，ｔ６，ｔ７が、それぞれ、時刻ｔ２，ｔ３，ｔ４に対応する。以降は時刻ｔ５〜ｔ７の動作が繰り返しになるため説明は省略する。
【００５３】
なお、本開示の実施の形態に係る電位測定装置１は、出力部２８にフレームメモリを配置し、リセット期間に取得したリセットレベルのＡＤ変換結果を保持しておき、信号取得期間に取得する信号レベルのＡＤ変換結果との差分を取ることで、相関二重サンプリング（ＣＤＳ）を実現することも可能である。
【００５４】
図１１〜図１４は、増幅回路９０１の回路構成例を示す説明図である。
【００５５】
図１１に示した増幅回路９０１は、ソース接地増幅回路にフィードバック抵抗ＲｆｂとＡｍｐ＿ＲＳＴ信号で駆動されるリセットトランジスタが接続されている。
【００５６】
図１２に示した増幅回路９０１は、フィードバック抵抗Ｒｆｂとして双方向の常時ＯＦＦトランジスタを用いている。フィードバック抵抗Ｒｆｂとして双方向の常時ＯＦＦトランジスタを用いることで、増幅回路９０１のフィードバック抵抗Ｒｆｂは小面積で高い抵抗値を得ることができる。
【００５７】
図１３に示した増幅回路９０１は、増幅器の回路構成以外は図１１に示した例と同様の構成である。図１３に示した増幅回路９０１は、フィードバック抵抗Ｒｆｂの代わりに、増幅器の入力ノードが抵抗を介してバイアス電圧Ｖｂｉａｓ２に接続されている。バイアス電圧Ｖｂｉａｓ２は、ユーザが任意に設定できるバイアス電圧である。従って、図１３に示した増幅回路９０１は、増幅器の動作点をユーザが任意に調整することが可能になる。
【００５８】
図１４に示した増幅回路９０１は、増幅器の回路構成以外は図１１に示した例と同様の構成である。図１４に示した増幅回路９０１は、ソース接地増幅回路の代わりにソースフォロア回路を用いている。図１４に示した増幅回路９０１は、増幅器としてソースフォロア回路を用いることで使用レンジを拡大することができる。使用レンジの拡大は、心筋細胞のように、神経細胞と比較し大振幅の信号を発する細胞を測定する際に有用である。
【００５９】
図１５は、電極９０２から比較回路５１までの回路構成を示す説明図である。
【００６０】
図１５は、図６に示した比較回路５１に、電極９０２及び１つの増幅回路９０１の詳細を追加して示した回路図である。
【００６１】
差動入力回路６１は、増幅回路９０１から出力された信号ＳＩＧと、ＤＡＣ２５から出力された参照信号ＲＥＦとを比較し、信号ＳＩＧが参照信号ＲＥＦよりも高いときに所定の信号（電流）を出力する。
【００６２】
差動入力回路６１は、差動対となるトランジスタ８１及び８２、カレントミラーを構成するトランジスタ８３及び８４、入力バイアス電流Ｖｂに応じた電流ＩＢを供給する定電流源としてのトランジスタ８５、並びに、差動入力回路６１の出力信号ＨＶＯを出力するトランジスタ８６により構成されている。
【００６３】
トランジスタ８１、８２、及び８５は、ＮＭＯＳ（Ｎｅｇａｔｉｖｅ  Ｃｈａｎｎｅｌ  ＭＯＳ）トランジスタで構成され、トランジスタ８３、８４、及び８６は、ＰＭＯＳ（Ｐｏｓｉｔｉｖｅ  Ｃｈａｎｎｅｌ  ＭＯＳ）トランジスタで構成される。
【００６４】
差動対となるトランジスタ８１、８２のうち、トランジスタ８１のゲートには、ＤＡＣ２５から出力された参照信号ＲＥＦが入力され、トランジスタ８２のゲートには、増幅回路９０１から出力された信号ＳＩＧが入力される。トランジスタ８１とトランジスタ８２のソースは、トランジスタ８５のドレインと接続され、トランジスタ８５のソースは、所定の電圧ＶＳＳ（ＶＳＳ＜ＶＤＤ２＜ＶＤＤ１）に接続されている。
【００６５】
トランジスタ８１のドレインは、カレントミラー回路を構成するトランジスタ８３、８４のゲート及びトランジスタ８３のドレインと接続され、トランジスタ８２のドレインは、トランジスタ８４のドレイン及びトランジスタ８６のゲートと接続されている。トランジスタ８３、８４、及び８６のソースは、第１電源電圧ＶＤＤ１に接続されている。
【００６６】
電圧変換回路６２は、例えば、ＮＭＯＳ型のトランジスタ９１で構成される。トランジスタ９１のドレインは、差動入力回路６１のトランジスタ８６のドレインと接続され、トランジスタ９１のソースは、正帰還回路６３内の所定の接続点に接続され、トランジスタ８６のゲートは、バイアス電圧ＶＢＩＡＳに接続されている。
【００６７】
差動入力回路６１を構成するトランジスタ８１〜８６は、第１電源電圧ＶＤＤ１までの高電圧で動作する回路であり、正帰還回路６３は、第１電源電圧ＶＤＤ１よりも低い第２電源電圧ＶＤＤ２で動作する回路である。電圧変換回路６２は、差動入力回路６１から入力される出力信号ＨＶＯを、正帰還回路６３が動作可能な低電圧の信号（変換信号）ＬＶＩに変換して、正帰還回路６３に供給する。
【００６８】
バイアス電圧ＶＢＩＡＳは、定電圧で動作する正帰還回路６３の各トランジスタ１０１〜１０５を破壊しない電圧に変換する電圧であれば良い。例えば、バイアス電圧ＶＢＩＡＳは、正帰還回路６３の第２電源電圧ＶＤＤ２と同じ電圧（ＶＢＩＡＳ＝ＶＤＤ２）とすることができる。
【００６９】
正帰還回路６３は、差動入力回路６１からの出力信号ＨＶＯが第２電源電圧ＶＤＤ２に対応する信号に変換された変換信号ＬＶＩに基づいて、信号ＳＩＧが参照信号ＲＥＦよりも高いときに反転する比較結果信号を出力する。また、正帰還回路６３は、比較結果信号として出力する出力信号ＶＣＯが反転するときの遷移速度を高速化する。
【００７０】
正帰還回路６３は、５つのトランジスタ１０１〜１０５で構成される。ここで、トランジスタ１０１、１０２、及び１０４は、ＰＭＯＳトランジスタで構成され、トランジスタ１０３及び１０５は、ＮＭＯＳトランジスタで構成される。
【００７１】
電圧変換回路６２の出力端であるトランジスタ９１のソースは、トランジスタ１０２及び１０３のドレインと、トランジスタ１０４及び１０５のゲートに接続されている。トランジスタ１０１及び１０４のソースは、第２電源電圧ＶＤＤ２に接続され、トランジスタ１０１のドレインは、トランジスタ１０２のソースと接続され、トランジスタ１０２のゲートは、正帰還回路６３の出力端でもあるトランジスタ１０４及び１０５のドレインと接続されている。トランジスタ１０３及び１０５のソースは、所定の電圧ＶＳＳに接続されている。トランジスタ１０１と１０３のゲートには、初期化信号ＩＮＩが供給される。
【００７２】
トランジスタ１０４と１０５はインバータ回路を構成し、それらのドレイン同士の接続点は、比較回路５１が出力信号ＶＣＯを出力する出力端となっている。
【００７３】
図１６は、データ記憶部５２から時刻コード転送部２３の回路構成を示す説明図である。
【００７４】
時刻コード転送部２３が、Ｎビットの時刻コードＤＡＴＡ［１］〜ＤＡＴＡ［Ｎ］に対応するＮ個のシフトレジスタ３４１−１〜３４１−Ｎと、クロック供給回路３４２とで構成されている。Ｎ個のシフトレジスタ３４１−１〜３４１−Ｎそれぞれは、複数のＤ−Ｆ／Ｆ（Ｄ−フリップフロップ）３５１からなる。クロック供給回路３４２は、シフトレジスタ３４１の各Ｄ−Ｆ／Ｆ３５１のクロック入力に、クロック信号ＣＬＫを供給する。
【００７５】
データ記憶部５２は、ラッチ制御回路２４１と、Ｎ個のビット記憶部２４２−１〜２４２−Ｎと、で構成されている。さらに時刻コード転送部２３とデータ記憶部５２との間に、Ｎ個の双方向バッファ回路３７１−１〜３７１−Ｎが設けられている。
【００７６】
Ｎ個の双方向バッファ回路３７１−１〜３７１−Ｎは、時刻コード転送部２３のＮ個のシフトレジスタ３４１−１〜３４１−Ｎに１対１に対応して設けられている。双方向バッファ回路３７１は、対応するシフトレジスタ３４１内の１つのＤ−Ｆ／Ｆ３５１と接続されている。
【００７７】
双方向バッファ回路３７１−ｎのバッファ回路３８１には、時刻コードの書き込み動作においてＨｉとなる書き込み制御信号ＷＲが供給され、インバータ回路３８２には、時刻コードの読み出し動作においてＨｉとなる読み出し制御信号ＲＤが供給される。双方向バッファ回路３７１−ｎは、書き込み制御信号ＷＲと読み出し制御信号ＲＤに基づいて、ビット記憶部２４２−ｎに対する時刻コードの書き込み動作と読み出し動作を切り替える。
【００７８】
１個のラッチ制御回路２４１が、Ｎ個のビット記憶部２４２−１〜２４２−Ｎに、出力信号ＶＣＯとＷＯＲＤ信号を供給する。ビット記憶部２４２−１〜２４２−Ｎそれぞれは、トランスファゲート２６１とラッチ記憶部２６２で構成される。
【００７９】
ラッチ制御回路２４１は、直列接続された２個のインバータ２８１及び２８２と、直列接続されたＮＯＲ回路２８３及びインバータ２８４で構成されている。
【００８０】
ビット記憶部２４２−ｎのトランスファゲート２６１は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの２個のトランジスタ２９１及び２９２で構成されている。
【００８１】
ビット記憶部２４２−ｎのラッチ記憶部２６２は、トランジスタ３０１乃至３０６からなるスタティック型のラッチ回路で構成されている。トランジスタ３０１、３０２、及び３０５は、ＰＭＯＳトランジスタで構成され、トランジスタ３０３、３０４、及び３０６は、ＮＭＯＳトランジスタで構成されている。
【００８２】
比較回路５１からの出力である出力信号ＶＣＯは、インバータ２８１とＮＯＲ回路２８３に入力され、ＮＯＲ回路２８３のもう一方の入力には、ＷＯＲＤ信号が供給される。インバータ２８１の出力は、インバータ２８２とラッチ記憶部２６２のトランジスタ３０３のゲートに供給され、インバータ２８２の出力は、ラッチ記憶部２６２のトランジスタ３０２のゲートに供給される。また、ＮＯＲ回路２８３の出力は、インバータ２８４とトランスファゲート２６１のトランジスタ２９２のゲートに供給され、インバータ２８４の出力は、トランスファゲート２６１のトランジスタ２９１のゲートに供給される。
【００８３】
参照信号ＲＥＦの掃引が行われるＡＤ変換期間中には、時刻コード転送部２３のＮ個のシフトレジスタ３４１は、時刻コード発生部２６から供給された時刻コードを、時刻コードの単位時間をクロック周期とするシフトクロックで転送する。
【００８４】
時刻コードの書き込み動作においては、Ｈｉの書き込み制御信号ＷＲと、Ｌｏの読み出し制御信号ＲＤが、双方向バッファ回路３７１に供給されており、双方向バッファ回路３７１は、シフトレジスタ３４１の所定のＤ−Ｆ／Ｆ３５１から供給された時刻コードを、トランスファゲート２６１を介してビット記憶部２４２に供給する。ビット記憶部２４２は、供給された時刻コードを記憶する。
【００８５】
次の時刻コードの読み出し動作においては、ビット記憶部２４２に記憶されている時刻コードが、双方向バッファ回路３７１を介して時刻コード転送部２３のシフトレジスタ３４１の所定のＤ−Ｆ／Ｆ３５１に供給される。シフトレジスタ３４１は、各段のＤ−Ｆ／Ｆ３５１に供給された時刻データを順送りに出力部２８まで転送し、出力する。
【００８６】
より具体的には、シフトレジスタ３４１の各Ｄ−Ｆ／Ｆ３５１には、クロック入力に供給されるクロック信号ＣＬＫがＨｉまたはＬｏのいずれか一方でハイインピーダンス状態（以下、Ｈｉ−Ｚ状態と記述する。）にできる構成が採用される。例えば、図１７で後述するＤ−Ｆ／Ｆ３５１の構成では、Ｄ−Ｆ／Ｆ３５１は、クロック信号ＣＬＫがＬｏであるとき、Ｈｉ−Ｚ状態となる。
【００８７】
シフトレジスタ３４１の各Ｄ−Ｆ／Ｆ３５１がＨｉ−Ｚ状態とされている期間に、双方向バッファ回路３７１にＨｉの読み出し制御信号ＲＤが供給されるとともに、ＷＯＲＤ信号がＨｉとなり、ビット記憶部２４２に記憶されている時刻コードが、双方向バッファ回路３７１を介して時刻コード転送部２３のシフトレジスタ３４１の所定のＤ−Ｆ／Ｆ３５１に供給される。
【００８８】
読み出し制御信号ＲＤがＬｏに戻された後、シフトレジスタ３４１の各Ｄ−Ｆ／Ｆ３５１にシフトクロックが供給され、シフトレジスタ３４１は、各段のＤ−Ｆ／Ｆ３５１に供給された時刻データを出力部２８まで順次転送し、出力する。
【００８９】
図１７は、時刻コード転送部２３で用いられるシフトレジスタのフリップフリップの回路構成を示す説明図である。
【００９０】
図１７において、各トランジスタや信号線の近傍に括弧（）付で記したｏｎ、ｏｆｆ等の文字は、Ｌｏのクロック信号ＣＬＫがクロック入力に入力されたときの各トランジスタや信号線の電位状態を示している。
【００９１】
図１７に示されるように、Ｌｏのクロック信号ＣＬＫがＤ−Ｆ／Ｆ３５１に入力された場合には、Ｄ−Ｆ／Ｆ３５１がＨｉ−Ｚ状態となる。
【００９２】
続いて、電極９０２の微小電位変動ＶｉｎがＡＤ変換回路２１の初段の比較回路５１の入力ノードＶｓｉｇに至るまでの伝達関数について検討する。図１８は、電極９０２、増幅回路９０１、ＡＤ変換回路２１の初段の比較回路５１の前段部分の回路構成を抜き出して示す説明図である。ＶｉｎとＶｓｉｇとの関係は、以下のように示される。
【００９３】
【数１】
2020153778.tif 000003
【００９４】
信号周波数が１／２πＲｃｔＣｄｌより極めて小さい低周波領域では、
【００９５】
【数２】
2020153778.tif 000004
【００９６】
である。さらに、Ａ＞＞１、Ａ＞＞Ｒｆｂ／Ｒｃｔである場合は、
【００９７】
【数３】
2020153778.tif 000005
【００９８】
である。一方、信号周波数が（Ｒｆｂ＋Ｒｃｔ（１＋Ａ））／２πＲｆｂＲｃｔＣｄｌより極めて大きい高周波領域では、
【００９９】
【数４】
2020153778.tif 000006
【０１００】
となる。これらから、ゲインに対する周波数特性は図１９に示すようなハイパスフィルタ（ＨＰＦ）特性を示す。神経細胞の活動電位を取得する場合、その信号帯域は数百Ｈｚ〜数ｋＨｚと言われており、ノイズ特性観点では信号帯域外のゲインは落ちていることが望ましい。上記のＨＰＦ特性により、培地に乗っている低周波ノイズを抑制できると考えられる。なお、高周波側のノイズはＡＤ変換のローパスフィルタ（ＬＰＦ）特性により抑制可能である。
【０１０１】
また、上記の式から、信号帯域におけるゲインは増幅回路９０１のオープンループゲインＡをＤＣカット容量ＣａｚとＶｓｉｇノード寄生容量Ｃｉｎの逆比で分圧した形になることが分かる。言い換えると、最終的に得たいゲインに対して、増幅回路９０１のオープンループゲインＡを大きく取ることで、ＤＣカット容量Ｃａｚを小さくすることができる。一般に容量は大きな面積を取ることから、１０μｍ角程度である電極９０２のサイズ内にＡＤ変換回路２１を搭載しなければいけない本実施形態にとって大きなメリットである。
【０１０２】
＜２．まとめ＞
以上説明したように本開示の実施の形態によれば、ノイズ悪化やサンプリングレート悪化、オフセットばらつきを抑えた電位測定装置１を提供することが出来る。具体的には、本開示の実施の形態に係る電位測定装置１は、電極アレイが配置される第１の基板１００に対し、ＡＤ変換回路アレイが配置される第２の基板２００を積層した構造を有する。
【０１０３】
本開示の実施の形態に係る電位測定装置１は、このような構成を有することで、増幅回路出力からＡＤ変換回路までの配線長を最小限にし、かつ、それぞれの配線を略等長化することができる。従って、本開示の実施の形態に係る電位測定装置１は、配線容量を削減することによるサンプリングレートの向上が可能となり、さらに、セル毎に異なっていた配線長を略等長化することに伴う増幅器出力のオフセットばらつきの低減によるサンプリングレートの向上も可能となる。
【０１０４】
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
【０１０５】
また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
【０１０６】
なお、以下のような構成も本開示の技術的範囲に属する。
（１）
読出し電極が２次元アレイ状に配置された第１の基板と、
前記第１の基板が積層された第２の基板と、
を備え、
前記読出し電極のそれぞれは、独立に対応付けられた少なくとも１つのＡＤ変換回路を備え、前記ＡＤ変換回路の少なくとも一部は前記第２の基板において２次元アレイ状に配置される、電位測定装置。
（２）
前記読出し電極から前記ＡＤ変換回路までの信号経路の配線長がほぼ同一となるよう配線される、前記（１）に記載の電位測定装置。
（３）
前記読出し電極から前記ＡＤ変換回路までの信号経路に増幅回路を備える、前記（２）に記載の電位測定装置。
（４）
前記増幅回路は、ドレイン端子が交流的に接地されたアンプトランジスタと、負荷と、で構成されるソースフォロア回路である、前記（３）に記載の電位測定装置。
（５）
前記増幅回路は、ソース端子が交流的に接地されたアンプトランジスタ、負荷と、で構成されるソース接地増幅回路である、前記（３）に記載の電位測定装置。
（６）
前記増幅回路の入出力がフィードバック抵抗により接続されている、前記（４）または（５）に記載の電位測定装置。
（７）
前記フィードバック抵抗の抵抗値は可変である、前記（６）に記載の電位測定装置。
（８）
前記増幅回路の入力に、抵抗を介してバイアス電圧が印加される、前記（４）または（５）に記載の電位測定装置。
（９）
前記ＡＤ変換回路は、比較回路を含み、
前記比較回路は、一方の入力にはＤＣカット容量を介して入力信号が印加され、もう一方の入力には時間的に変化する参照信号が印加される、前記（１）〜（８）のいずれかに記載の電位測定装置。
（１０）
前記比較回路の出力に応じデータ記憶を行うデータ記憶部と、
前記データ記憶部へのデータ書き込み及び前記データ記憶部からのデータ読出しを同一の回路で行うデータ転送回路と、
をさらに備える、前記（９）に記載の電位測定装置。
（１１）
前記ＡＤ変換回路は、複数の前記読出し電極に対応付けられる、前記（１）〜（１０）のいずれかに記載の電位測定装置。
【符号の説明】
【０１０７】
１          ：電位測定装置
２１        ：ＡＤ変換回路
２２        ：ＡＤ変換回路アレイ
２３        ：時刻コード転送部
２４        ：画素駆動回路
２６        ：時刻コード発生部
２７        ：垂直駆動回路
２８        ：出力部
２９        ：タイミング生成回路
３７        ：双方向バッファ回路
５１        ：比較回路
５２        ：データ記憶部
６１        ：差動入力回路
６２        ：電圧変換回路
６３        ：正帰還回路
９００      ：読出し電極アレイ
９０１      ：増幅回路
９０２      ：電極
９１０      ：基準電極
【図１】
2020153778.tif 000007
【図２】
2020153778.tif 000008
【図３】
2020153778.tif 000009
【図４】
2020153778.tif 000010
【図５】
2020153778.tif 000011
【図６】
2020153778.tif 000012
【図７】
2020153778.tif 000013
【図８】
2020153778.tif 000014
【図９】
2020153778.tif 000015
【図１０】
2020153778.tif 000016
【図１１】
2020153778.tif 000017
【図１２】
2020153778.tif 000018
【図１３】
2020153778.tif 000019
【図１４】
2020153778.tif 000020
【図１５】
2020153778.tif 000021
【図１６】
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【図１７】
2020153778.tif 000023
【図１８】
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【図１９】
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