(57)【要約】【課題】出力電圧を遮断する場合に、インダクタによる過電圧の発生を抑制可能な電源回路、及び電源回路の制御方法を提供する。【解決手段】  本実施形態によれば、電源回路は、第１回路と、第２回路と、インダクタと、第５スイッチング素子と、制御回路と、を備える。第１回路は、第１スイッチング素子と、一端が第１ノードに接続される第２スイッチング素子と、ダイオードとを有する。第２回路は、第３スイッチング素子と、一端が第２ノードに接続される第４スイッチング素子とを有する。インダクタは、第１ノードと第２ノードとの間に接続される。第５スイッチング素子は、第１スイッチング素子の他端と出力端子との間に接続される。制御回路は、第１乃至第４スイッチング素子を非導通にした時点から遅延時間が経過した後に、第５スイッチング素子を非導通にする。【選択図】図１
2020156170.tif 000002
【特許請求の範囲】
【請求項１】
負荷に出力端子から電圧もしくは電流を供給する電源回路において、
一端が第１ノードに接続され、他端が前記出力端子側に接続される第１スイッチング素子と、一端が前記第１ノードに接続され、他端が低電圧側端子に接続される第２スイッチング素子と、前記第１スイッチング素子に並列に接続され、前記負荷側の方向に電流を流すダイオードとを有する第１回路と、
一端が前記低電圧側端子よりも高電位の電源と接続され、他端が第２ノードに接続される第３スイッチング素子と、一端が前記第２ノードに接続され、他端が前記低電圧側端子に接続される第４スイッチング素子とを有する第２回路と、
前記第１ノードと前記第２ノードとの間に接続されるインダクタと、
前記第１スイッチング素子の他端と前記出力端子との間に接続される第５スイッチング素子と、
前記出力端子を介して接続される前記負荷への出力に応じて、前記第１乃至第４スイッチング素子の内の少なくとも２つのスイッチング素子におけるスイッチング制御を行う際、前記第５スイッチング素子を導通し、
前記第１乃至第４スイッチング素子のすべてを非導通にする際、前記第１乃至第４スイッチング素子を非導通にした時点から所定の遅延時間が経過した後に、前記第５スイッチング素子を非導通にする制御回路と、
を備える、電源回路。
【請求項２】
前記制御回路は、前記第１、第２スイッチング素子を交互にスイッチングすることによる昇圧制御を行う場合に、前記第３、第５スイッチング素子を導通にし、且つ前記第４スイッチング素子を非導通にし、
前記第１乃至第３スイッチング素子を非導通にする場合に、前記第１乃至第３スイッチング素子を非導通にした時点から前記所定の遅延時間が経過した後に、前記第５スイッチング素子を非導通にする、請求項１に記載の電源回路。
【請求項３】
前記制御回路は、前記第３、第４スイッチング素子を交互にスイッチングすることによる降圧制御を行う場合に、前記第１、第５スイッチング素子を導通にし、且つ前記第２スイッチング素子を非導通にし、
前記第１、第３、第４スイッチング素子を非導通にする場合に、前記第１、第３、第４スイッチング素子を非導通にした時点から所定の遅延時間が経過した後に、前記第５スイッチング素子を非導通にする、請求項１に記載の電源回路。
【請求項４】
前記制御回路は、前記第１乃至第４スイッチング素子をスイッチングすることによる昇降圧制御を行う場合に、前記第５スイッチング素子を導通にし、
前記第１乃至第４スイッチング素子を非導通にする場合に、前記前記第１乃至第４スイッチング素子を非導通にした時点から所定の遅延時間が経過した後に、前記第３スイッチング素子を非導通にする、請求項１に記載の電源回路。
【請求項５】
前記第５スイッチング素子に並列に接続され、負荷側の向きと反対方向に電流を流すダイオードを更に備える、請求項１に記載の電源回路。
【請求項６】
前記制御回路は、前記所定の遅延時間を、前記第５スイッチング素子を介した放電により、前記インダクタに蓄積されるエネルギーが所定レベル以下になる時間に設定する、請求項１に記載の電源回路。
【請求項７】
前記制御回路は、前記所定の遅延時間を前記インダクタに流れる電流の定数倍に比例する時間に設定する、請求項１に記載の電源回路。
【請求項８】
前記制御回路は、前記負荷に供給される電圧が所定の範囲を超えた場合に、前記第１乃至第４スイッチング素子を非導通にする、請求項１に記載の電源回路。
【請求項９】
前記制御回路は、前記インダクタが配置される半導体チップの温度が所定の範囲を超えた場合に、前記第１乃至第４スイッチング素子を非導通にする、請求項１に記載の電源回路。
【請求項１０】
負荷に出力端子から電圧もしくは電流を供給する電源回路において、
一端が第１ノードに接続される第１スイッチング素子と、一端が前記第１ノードに接続され、他端が低電圧側端子に接続される第２スイッチング素子と、前記第１スイッチング素子に並列に接続され、負荷側の方向に電流を流すダイオードとを有する第１回路と、
前記低電圧側端子よりも高電位の電源と前記第１ノードの間に接続されるインダクタと、
前記第１スイッチング素子の他端と出力端子との間に接続される第５スイッチング素子と、
前記出力端子を介して接続される前記負荷への出力に応じて、前記第１、第２スイッチング素子を交互にスイッチングすることによる昇圧制御を行う際、前記第５スイッチング素子を導通にし、
前記第１、第２スイッチング素子を非導通にする際、前記第１、第２スイッチング素子を非導通にした時点から所定の遅延時間が経過した後に、前記第５スイッチング素子を非導通にする、電源回路。
【請求項１１】
負荷に出力端子から電圧もしくは電流を供給する電源回路において、
一端が第１ノードに接続され、他端が前記出力端子側に接続される第１スイッチング素子と、一端が前記第１ノードに接続され、他端が低電圧側端子に接続される第２スイッチング素子と、前記第１スイッチング素子に並列に接続され、負荷側の方向に電流を流すダイオードとを有する第１回路と、
一端が前記低電圧側端子よりも高電位の電源と接続され、他端が第２ノードに接続される第３スイッチング素子と、一端が前記第２ノードに接続され、他端が前記低電圧側端子に接続される第４スイッチング素子とを有する第２回路と、
前記第１ノードと前記第２ノードとの間に接続されるインダクタと、
前記第１スイッチング素子の他端と前記出力端子との間に接続される第５スイッチング素子と、
を有する電源回路の制御方法であって、
前記第５スイッチング素子を導通にし、前記出力端子を介して接続される負荷への出力に応じて、前記第１乃至第４スイッチング素子の内の少なくとも２つのスイッチング素子におけるスイッチング制御を行う工程と、
前記第１乃至第４スイッチング素子を非導通にする際、前記前記第１乃至第４スイッチング素子を非導通にした時点から所定の遅延時間が経過した後に、前記第５スイッチング素子を非導通にする工程と、
を備える、電源回路の制御方法。
【請求項１２】
負荷に出力端子から電圧もしくは電流を供給する電源回路において、
一端が第１ノードに接続される第１スイッチング素子と、一端が前記第１ノードに接続され、他端が低電圧側端子に接続される第２スイッチング素子と、前記第１スイッチング素子に並列に接続され、負荷側の方向に電流を流すダイオードとを有する第１回路と、
一端が前記低電圧側端子よりも高電位の電源と前記第１ノードの間に接続されるインダクタと、
前記第１スイッチング素子の他端と出力端子との間に接続される第５スイッチング素子と、を有する電源回路の制御方法であって、
前記第５スイッチング素子を導通にし、前記出力端子を介して接続される負荷への出力に応じて、前記第１、第２スイッチング素子を交互にスイッチングすることによる昇圧制御を行う工程と、
前記第１、第２スイッチング素子を非導通にする際、前記第１、第２スイッチング素子を非導通にした時点から所定の遅延時間が経過した後に、前記第５スイッチング素子を非導通にする工程と、
を備える、電源回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電源回路、及び電源回路の制御方法に関する。
【背景技術】
【０００２】
車載製品は自動運転実現のため、満たすべき機能安全要求が従来の製品に対してより厳しくなっている。このため、ＤＣＤＣコンバータなどの電源回路は、異常状態を検出した際に、電源回路に接続される負荷を保護するために、その出力電圧を遮断することが行われる。しかしながら、このような突然の出力電圧の遮断によって、場合によっては電源回路自体が損傷してしまう可能性がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−１４６６３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、突然に出力電圧を遮断するような場合であっても、損傷を生じさせない電源回路、及び電源回路の制御方法を提供することである。
【課題を解決するための手段】
【０００５】
本実施形態によれば、負荷に出力端子から電圧もしくは電流を供給する電源回路は、第１回路と、第２回路と、インダクタと、第５スイッチング素子と、制御回路と、を備える。第１回路は、一端が第１ノードに接続される第１スイッチング素子と、一端が第１ノードに接続され、他端が低電圧側端子に接続される第２スイッチング素子と、第１スイッチング素子に並列に接続され、負荷側の方向に電流を流すダイオードとを有する。第２回路は、一端が低電圧側端子よりも高電位の電源と接続され、他端が第２ノードに接続される第３スイッチング素子と、一端が第２ノードに接続され、他端が低電圧側端子に接続される第４スイッチング素子とを有する。インダクタは、第１ノードと第２ノードとの間に接続される。第５スイッチング素子は、第１スイッチング素子の他端と出力端子との間に接続される。制御回路は、出力端子を介して接続される負荷への出力に応じて、第１乃至第４スイッチング素子の内の少なくとも２つのスイッチング素子におけるスイッチング制御を行う際、第５スイッチング素子を導通し、第１乃至第４スイッチング素子を非導通にする際、第１乃至第４スイッチング素子を非導通にした時点から遅延時間が経過した後に、第５スイッチング素子を非導通にする。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態による電源回路の構成を示すブロック図。
【図２Ａ】昇圧モードにおけるタイミングチャート。
【図２Ｂ】降圧モードにおけるタイミングチャート。
【図２Ｃ】昇降圧モードにおけるタイミングチャート。
【図３Ａ】遅延時間Ｔ＝０として遮断処理を行った場合のタイミングチャート。
【図３Ｂ】遅延時間Ｔ（（１）式）として遮断処理を行った場合のタイミングチャート。
【図４】電源回路の制御方法例を示すフローチャート。
【図５】第２実施形態による電源回路の構成を示すブロック図。
【図６】第３実施形態による電源回路の構成を示すブロック図。
【図７】第３実施形態に係る第１回路のタイミングチャート。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態に係る電源回路、及び電源回路の制御方法について、図面を参照しながら詳細に説明する。なお、以下に示す実施形態は、本発明の実施形態の一例であって、本発明はこれらの実施形態に限定して解釈されるものではない。また、本実施形態で参照する図面において、同一部分又は同様な機能を有する部分には同一の符号又は類似の符号を付し、その繰り返しの説明は省略する場合がある。また、図面の寸法比率は説明の都合上、実時の比率とは異なる場合や、構成の一部が図面から省略される場合がある。
（第１実施形態）
【０００８】
図１は、第１実施形態による電源回路１の構成を示すブロック図である。  
電源回路１は、高電位側電源ＶＩＮから供給される入力電圧Ｖｉｎを制御して、電源電圧出力端子ＶＣＣに接続された負荷に対し、電源電圧出力端子ＶＣＣから出力電圧Ｖｃｃを供給する回路である。
【０００９】
電源回路１は、第１回路１０、第２回路２０、インダクタ３０、電圧検出回路４０、温度検出回路５０、制御回路６０、複数のドライバ７０、第５スイッチング部Ｓ５、及び、コンデンサＣを備える。電源回路１の上記の各構成については後述する。
【００１０】
また、図１には、電源回路１の入力側に相当する高電位側電源ＶＩＮと、電源回路１の出力側に相当し、負荷に接続される電源電圧出力端子ＶＣＣが図示されている。尚、ここで高電位側電源ＶＩＮの電位はＶｉｎ、電源電圧出力端子ＶＣＣの電位はＶｃｃとする。
【００１１】
さらに、図１には、第１回路１０、第２回路２０、及び第５スイッチング部Ｓ５を制御するためのゲート信号Ｍ１ｇ〜Ｍ５ｇ、グランドＧＮＤ、電源端子ＶＢＡＴ、低電圧側端子ＢＧＮＤ、スイッチ端子ＳＷ、ＳＷＯ、負荷、ノードＮ１、Ｎ２等が図示されている。
【００１２】
第１回路１０は、昇圧回路であり、ノードＮ１を介して直列に接続される第１スイッチング部Ｓ１と、第２スイッチング部Ｓ２とを有する。第１スイッチング部Ｓ１のノードＮ１と反対側の端部は、第５スイッチング部Ｓ５を介して電源電圧出力端子ＶＣＣに接続される。
【００１３】
第１スイッチング部Ｓ１は、第１スイッチング素子Ｍ１と、第１スイッチング素子Ｍ１と並列に接続され、負荷側の方向に電流を流すダイオードＤ１を有する。この第１スイッチング部Ｓ１は、例えばｎチャネル型ＭＯＳＦＥＴであり、第１スイッチング素子Ｍ１は、ゲート信号Ｍ１ｇがハイレベル信号（Ｈ信号）である場合に、導通となり、ロウレベル信号（Ｌ信号）である場合に、非導通となるように制御される。
【００１４】
第２スイッチング部Ｓ２も、第１スイッチング部Ｓ１と同等の構造である。すなわち、第２スイッチング部Ｓ２は、一端が第１ノードＮ１に接続され、第１ノードの反対側の他端は低電圧側端子ＢＧＮＤに接続される第２スイッチング素子Ｍ２と、第２スイッチング素子Ｍ２と並列に接続され、負荷側の方向に電流を流すダイオードＤ２と、を有する。第２スイッチング素子Ｍ２は、第１スイッチング素子Ｍ１と同様に、ゲート信号Ｍ２ｇの「Ｈ」、「Ｌ」信号により、導通、非導通が制御される。
【００１５】
第２回路２０は、降圧回路であり、ノードＮ２を介して直列に接続される第３スイッチング部Ｓ３と、第４スイッチング部Ｓ４とを有する。第３スイッチング部Ｓ３、及び、第４スイッチング部Ｓ４も、第１スイッチング部Ｓ１、第２スイッチング部Ｓ２と同等の構造である。すなわち、第２回路２０は、一端が高電位側電源ＶＩＮと接続され、他端が第２ノードＮ２に接続される第３スイッチング素子Ｍ３と、一端が第２ノードＮ２に接続され、他端が低電圧側端子ＢＧＮＤに接続される第４スイッチング素子Ｍ４を備える。さらに、第３スイッチング素子Ｍ３と第４スイッチング素子Ｍ４は、それぞれ第３スイッチング素子Ｍ３と並列に接続され、高電位側電源ＶＩＮ側の向きに電流が流れるダイオードＤ３と、第４スイッチング素子Ｍ４と並列に接続され、高電位側電源ＶＩＮ側の向きに電流が流れるダイオードＤ４とが対になっている。また、第３スイッチング素子Ｍ３及び第４スイッチング素子Ｍ４の導通、非道通は、それぞれ、ゲート信号Ｍ３ｇ及びＭ４ｇによって制御される。
【００１６】
インダクタ３０は、第１ノードＮ１に接続されるスイッチ端子ＳＷ０と第２ノードＮ２に接続されるスイッチ端子ＳＷとの間に接続される。
【００１７】
第５スイッチング部Ｓ５は、第１スイッチング部１０の第１スイッチング素子Ｍ１の他端（ノードＮ１の反対側のノード）と電源電圧出力端子ＶＣＣとの間に接続される。第５スイッチング部Ｓ５も第１スイッチング部Ｓ１と同等の構造である。すなわち、第５スイッチング素子Ｍ５は、一端が第１スイッチング素子Ｍ１の他端（ノードＮ１の反対側のノード）に接続され、他端が電源電圧出力端子ＶＣＣに接続される。さらに、ダイオードＤ５は、第５スイッチング素子Ｍ５に並列に接続され、負荷側の方向と反対の方向に電流を流す。第５スイッチング素子Ｍ５は、第１スイッチング素子Ｍ１と同様に、ゲート信号Ｍ５ｇの「Ｈ」、「Ｌ」信号により、導通、非導通が制御される。なお、本実施形態に係る第１〜第５スイッチング部Ｓ１〜Ｓ５は、ｎチャネルＭＯＳＦＥＴで構成されるが、これに限定されず、例えばｐチャネル型ＭＯＳＦＥＴなどで構成してもよい。
【００１８】
電圧検出回路（出力短絡保護回路）４０は、電源電圧出力端子ＶＣＣと、制御回路６０とに接続される。電圧検出回路４０は、電源電圧出力端子ＶＣＣから負荷に供給されるべき出力電圧Ｖｃｃを検知し、制御回路６０にその電圧情報を含む電圧信号を出力する。もし、電圧検出回路４０が検知した出力電圧Ｖｃｃの電圧値が予め定めた所定範囲を超えた場合に、異常検知信号を制御回路６０に出力する。
【００１９】
尚、この実施形態の説明では、電圧検出回路４０は、出力電圧Ｖｃｃを検知したが、電源電圧出力端子ＶＣＣからの出力電流を検知するようにしてもよい。その場合、電源電圧出力端子ＶＣＣからの出力電流が予め定めた所定範囲を超えた場合に、異常検知信号を制御回路６０に出力する。
【００２０】
温度検出回路（過熱保護回路）５０は、制御回路６０に接続される。温度検出回路５０は、電源回路１内、例えばインダクタ３０が配置される半導体チップの温度を検知し、温度の情報を含む温度信号を制御回路６０に出力する。また、温度検出回路５０は、温度が予め定めた所定範囲を超える場合に、異常検知信号を制御回路６０に出力する。
【００２１】
高電位側電源ＶＩＮは、電源端子ＶＢＡＴに接続され、直流電圧を出力する直流電源である。コンデンサＣは、電源電圧出力端子ＶＣＣと低電圧側端子ＢＧＮＤとの間に接続される。
【００２２】
制御回路６０は、第１〜第５スイッチング素子Ｍ１〜Ｍ５それぞれのゲートに対応する複数のドライバ７０を介して接続される。制御回路６０は、主制御回路６２（例えばＣＰＵを含む）と時間制御回路６４とを含んで構成され、負荷に供給される出力電圧Ｖｃｃの値に応じて、第１〜第５スイッチング素子Ｍ１〜Ｍ５を制御するゲート信号Ｍ１ｇ〜Ｍ５ｇを出力する。
【００２３】
より具体的には、主制御回路６２は、出力電圧Ｖｃｃに応じて、第１〜第４スイッチング素子Ｍ１〜Ｍ４に対し、昇圧制御を行う昇圧モード、降圧制御を行う降圧モード、及び、昇降圧制御を行う昇降圧モードを切り替えるスイッチング制御を可能とする。このスイッチング制御は、第１〜第４スイッチング素子Ｍ１〜Ｍ４の内の少なくとも２つのスイッチング素子におけるスイッチング制御を行う。
【００２４】
また、主制御回路６２は、電圧検出回路４０、及び温度検出回路５０のいずれかからの異常検知信号に応じて、第１〜第４スイッチング素子Ｍ１〜Ｍ４を全て非導通にする。つまり、異常を検出したとき、主制御回路６２は、第１〜第４スイッチング素子Ｍ１〜Ｍ４に対するゲート信号Ｍ１ｇ〜Ｍ４ｇをすべてロウレベル（Ｌ）信号にする。このとき、第５スイッチング素子Ｍ５のゲート信号Ｍ５ｇは、まだハイレベル（Ｈ）信号のままである。
【００２５】
時間制御回路６４は、第５スイッチング素子Ｍ５を導通、または非導通にするタイミングを遮断信号ＳＨＵＴＤＯＷＮにより制御する。例えば、異常検知信号に応じて、第５スイッチング素子Ｍ５を非導通にする場合に、第１〜第４スイッチング素子Ｍ１〜Ｍ４を非導通にした時点から第５スイッチング素子Ｍ５を非導通にするまでの遅延時間Ｔを制御する。具体的には、時間制御回路６４は、遅延時間Ｔをインダクタに蓄積されるエネルギーが所定レベル以下になる時間に設定し、そのタイミングで第５スイッチング素子Ｍ５のゲート信号Ｍ５ｇをハイレベル信号からロウレベル信号に切り替え、第５スイッチング素子Ｍ５を非導通にする。
【００２６】
遅延時間Ｔは、例えば（１）式を用いて設定することができる。ここでＬは、インダクタ３０のインダクタンスを示し、Ｃは、コンデンサＣの出力容量を示し、ＷＯＵＴは、負荷の負荷電力を示し、Ｉはインダクタ３０に流れるコイル電流を示す。なお、コイル電流Ｉは、コイル電流Ｉｃｏｉｌとして示される場合がある。
【数１】
2020156170.tif 000003
【００２７】
このように、制御回路６０は、電源電圧出力端子ＶＣＣを介して接続される負荷への出力電圧Ｖｃｃに応じて、第１〜第４スイッチング素子Ｍ１〜Ｍ４の内の少なくとも２つのスイッチング素子におけるスイッチング制御を行う場合に、第５スイッチング素子Ｍ５を導通にし、第１〜第４スイッチング素子Ｍ１〜Ｍ４を非導通にする場合に、第１〜第４スイッチング素子Ｍ１〜Ｍ４を全て非導通にした時点から遅延時間Ｔが経過した後に、第５スイッチング素子Ｍ５を非導通にする。
【００２８】
複数のドライバ７０のそれぞれは、対応する第１〜第５スイッチング素子Ｍ１〜Ｍ５と、制御回路６０に接続される。複数のドライバ７０のそれぞれは、対応する第１〜第５スイッチング素子Ｍ１〜Ｍ５を制御するゲート信号Ｍ１ｇ〜Ｍ５ｇを増幅する。
【００２９】
以上が第１実施形態に係る電源回路１の構成の説明であるが、以下に動作例について説明する。
【００３０】
図２Ａは、昇圧モードにおける第１〜第５スイッチング素子Ｍ１〜Ｍ５のゲート信号Ｍ１ｇ〜Ｍ５ｇと遮断信号ＳＨＵＴＤＯＷＮの関係を示すタイミングチャートである。図２Ｂは、降圧モードにおけるスイッチング素子Ｍ１〜Ｍ５のタイミングチャートである。図２Ｃは、昇降圧モードにおけるスイッチング素子Ｍ１〜Ｍ５のタイミングチャートである。上から順にゲート信号Ｍ３ｇ、Ｍ４ｇ、Ｍ２ｇ、Ｍ１ｇ、Ｍ５ｇ、遮断信号ＳＨＵＴＤＯＷＮを示している。縦軸は各信号の値であり、横軸は時間を示している。遅延時間Ｔは（１）式で示される時間である。この実施形態では、第１〜第５スイッチング素子Ｍ１〜Ｍ５は、Ｈ信号で導通にされ、Ｌ信号で非導通にされるものとする。
【００３１】
図２Ａに示すように、第３、第５スイッチング素子Ｍ３、Ｍ５を導通にし、且つ第４スイッチング素子Ｍ４を非導通にすると電源回路１は、Ｖｉｎ＜Ｖｃｃの関係を有する昇圧型のＤＣＤＣコンバータとして動作する。この場合の出力電圧Ｖｃｃは、（２）式で示すように、第２スイッチング素子Ｍ２の導通時間の割合Ｄｔｇ２により決定される。すなわち、制御回路６０は、第１、第２スイッチング素子Ｍ１、Ｍ２を交互にスイッチングすることによる昇圧制御を行う場合に、第３、第５スイッチング素子Ｍ３、Ｍ５を導通にし、且つ第４スイッチング素子Ｍ４を非導通にする。ここで、Ｄｔｇ２は、第２スイッチング素子Ｍ２の導通時間を第１スイッチング素子Ｍ１の導通時間と第２スイッチング素子Ｍ２の導通時間との加算値で除算した値である。なお、Ｄｔｇ２は１未満の値である。
【数２】
2020156170.tif 000004
【００３２】
主制御回路６２は、通常の昇圧動作時には、ゲート信号Ｍ１ｇ及びゲート信号Ｍ２ｇのハイレベル信号（Ｈ信号）とロウレベル信号（Ｌ信号）を交互に発生する。これにより、ゲート信号Ｍ１ｇがハイレベル信号である場合にスイッチング素子Ｍ１は導通となり、スイッチング素子Ｍ２は非導通になる。逆に、ゲート信号Ｍ１ｇがロウレベル信号である場合にスイッチング素子Ｍ１は非導通となり、スイッチング素子Ｍ２は導通となる。
【００３３】
一方で、前述したように電圧検出回路４０或いは温度検出回路５０から異常検知信号が入力されると、主制御回路６２は、スイッチング素子Ｍ３、Ｍ４、Ｍ１、及びＭ２にゲート信号Ｍ３ｇ、Ｍ４ｇ、Ｍ１ｇ、及び、Ｍ２ｇとしてロウレベル信号（Ｌ信号）を与える。同時に、主制御回路６２は、異常検知信号の入力によって、時間制御回路６２に遮断信号ＳＨＵＴＤＯＷＮとしてハイレベル信号（Ｈ信号）を与える。この時間制御回路６２により、所定の遅延時間Ｔ（（１）式）が経過した後に、第５スイッチング素子Ｍ５へのゲート信号Ｍ５ｇがロウレベル信号に切り替わり、第５スイッチング素子Ｍ５は非導通となる。
【００３４】
このように、制御回路６０は、昇圧制御を行っている時に異常検知信号が入力されると、第１〜第３スイッチング素子Ｍ１、Ｍ２、Ｍ３を非導通とする。その時点から、所定の遅延時間Ｔが経過した後に、第５スイッチング素子Ｍ５を非導通にする。これにより、遅延時間Ｔ中に、インダクタ３０のコイルエネルギーが電源電圧出力端子ＶＣＣを介して放電することができるため、第５スイッチング素子Ｍ５を非導通にした後のＳＷＯ端子における過電圧の発生を抑制可能となる。
【００３５】
図２Ｂに示すように、第１、第５スイッチング素子Ｍ１、Ｍ５を導通にし、且つ第２スイッチング素子Ｍ２を非導通にすると電源回路１は、Ｖｉｎ＞Ｖｃｃの関係を有する降圧型のＤＣＤＣコンバータとして動作する。この場合の出力電圧Ｖｃｃは、（３）式で示すように、第３スイッチング素子Ｍ３の導通時間の割合Ｄｔｇ３により決定される。すなわち、制御回路６０は、第３、第４スイッチング素子Ｍ３、Ｍ４を交互にスイッチングすることによる降圧制御を行う場合に、第１、第５スイッチング素子Ｍ１、Ｍ５を導通にし、且つ第２スイッチング素子Ｍ４を非導通にする。ここで、Ｄｔｇ３は、第３スイッチング素子Ｍ３の導通時間を第３スイッチング素子Ｍ３の導通時間と第４スイッチング素子Ｍ４の導通時間との加算値で除算した値である。なお、Ｄｔｇ３は１未満の値である。
【数３】
2020156170.tif 000005
【００３６】
主制御回路６２は、通常の降圧動作時には、ゲート信号Ｍ３ｇとゲート信号Ｍ４ｇのハイレベル信号（Ｈ信号）とロウレベル信号（Ｌ信号）を交互に発生する。これにより、ゲート信号Ｍ３ｇがハイレベル信号である場合にスイッチング素子Ｍ３が導通となり、スイッチング素子Ｍ４は非導通になる。逆に、ゲート信号Ｍ３ｇがロウレベル信号である場合にスイッチング素子Ｍ３が非導通となり、スイッチング素子Ｍ４は導通になる。
【００３７】
一方で、前述したように電圧検出回路４０或いは温度検出回路５０から異常検知信号が入力されると、主制御回路６２は、スイッチング素子Ｍ３、Ｍ４、Ｍ１、及びＭ２にゲート信号Ｍ３ｇ、Ｍ４ｇ、Ｍ１ｇ、及び、Ｍ２ｇとしてロウレベル信号（Ｌ信号）を与える。同時に、主制御回路６２は、異常検知信号の入力によって、時間制御回路６２に遮断信号ＳＨＵＴＤＯＷＮとしてハイレベル信号（Ｈ信号）を与える。この時間制御回路６２により、所定の遅延時間Ｔ（（１）式）が経過した後に、第５スイッチング素子Ｍ５へのゲート信号Ｍ５ｇがロウレベル信号に切り替わり、第５スイッチング素子Ｍ５は非導通となる。
【００３８】
このように、制御回路６０は、降圧制御を行っている時に異常検知信号が入力されると、スイッチング素子Ｍ１、Ｍ３、Ｍ４を非導通とする。その時点から、所定の遅延時間Ｔが経過した後に、第５スイッチング素子Ｍ５を非導通にする。これにより、遅延時間Ｔ中に、インダクタ３０のコイルエネルギーが電源電圧出力端子ＶＣＣを介して放電することができるため、第５スイッチング素子Ｍ５を非導通にした後のＳＷＯ端子における過電圧の発生を抑制可能となる。
【００３９】
図２Ｃに示すように、制御回路６０は、第１〜第４スイッチング素子Ｍ１〜Ｍ４をスイッチングすることによる昇降圧制御を行う場合に、第５スイッチング素子Ｍ５を導通にする。
【００４０】
主制御回路６２は、通常の昇降圧動作時には、ゲート信号Ｍ１ｇとゲート信号Ｍ３ｇを同期させ、ゲート信号Ｍ２ｇとゲート信号Ｍ４ｇを同期させる。これにより、ゲート信号Ｍ１ｇ、Ｍ３ｇがハイレベル信号である場合にスイッチング素子Ｍ１、Ｍ３が導通となり、スイッチング素子Ｍ２、Ｍ４は非導通になる。逆に、ゲート信号Ｍ１ｇ、Ｍ３ｇがロウレベル信号である場合にスイッチング素子Ｍ１、Ｍ３が非導通となり、スイッチング素子Ｍ２、Ｍ４は導通になる。
【００４１】
一方で、前述したように電圧検出回路４０或いは温度検出回路５０から異常検知信号が入力されると、主制御回路６２は、スイッチング素子Ｍ３、Ｍ４、Ｍ１、及びＭ２にゲート信号Ｍ３ｇ、Ｍ４ｇ、Ｍ１ｇ、及び、Ｍ２ｇとしてロウレベル信号（Ｌ信号）を与える。同時に、主制御回路６２は、異常検知信号の入力によって、時間制御回路６２に遮断信号ＳＨＵＴＤＯＷＮとしてハイレベル信号（Ｈ信号）を与える。この時間制御回路６２により、所定の遅延時間Ｔ（（１）式）が経過した後に、第５スイッチング素子Ｍ５へのゲート信号Ｍ５ｇがロウレベル信号に切り替わり、第５スイッチング素子Ｍ５は非導通となる。
【００４２】
このように、制御回路６０は、昇降圧制御を行っている時に異常検知信号が入力されると、第１〜第４スイッチング素子Ｍ１〜Ｍ４を非導通とする。その時点から、所定の遅延時間Ｔが経過した後に、第５スイッチング素子Ｍ５を非導通にする。これにより、遅延時間Ｔ中に、インダクタ３０のコイルエネルギーが電源電圧出力端子ＶＣＣを介して放電することができるため、第５スイッチング素子Ｍ５を非導通にした後のＳＷＯ端子における過電圧の発生を抑制可能となる。
【００４３】
図３Ａは、昇降圧モード時に遅延時間Ｔ＝０として遮断処理を行った場合のタイミングチャートである。図３Ｂは、昇降圧モード時に遅延時間Ｔを（１）式に従い設定した場合に遮断処理を行った場合のタイミングチャートである。上から第５スイッチング素子Ｍ５、電源電圧出力端子ＶＣＣ、ＳＷ端子、ＳＷＯ端子の電圧、コンダクタ３０のコイル電流Ｉｃｏｉｌ、遮断信号ＳＨＵＴＤＯＷＮを示している。
【００４４】
図３Ａに示すように、第５スイッチング素子Ｍ５が非導通にされた場合に、コンダクタ３０のコイル電流Ｉｃｏｉｌの流れる経路がなくなるためＳＷＯ端子の過電圧は（４）式で示す電圧まで上昇してしまう。この過電圧Ｖが第２スイッチング素子Ｍ２の耐圧を超える場合、第２スイッチング素子Ｍ２が破壊されてしまう。ここでＣｐａｒａは端子ＳＷＯにおける寄生容量である。
【数４】
2020156170.tif 000006
【００４５】
一方で、図３Ｂに示すように、昇降圧モード時に遅延時間Ｔを（１）式に従い設定した場合には、遮断処理を行ってもインダクタ３０による過電圧Ｖの発生は抑制される。
【００４６】
図４は、電源回路１の制御方法例を示すフローチャートである。ここでは、昇降圧モードにおける電圧異常の検知時の動作例を説明する。
【００４７】
電圧検出回路４０は、電源電圧出力端子ＶＣＣの電圧Ｖｃｃを検知し（ステップＳ１００）、電圧が所定範囲内か否かを判定する（ステップＳ１０２）。電圧検出回路４０は、電圧が所定範囲内である場合（ステップＳ１０２のＹＥＳ）、電圧信号を制御回路６０に出力し、ステップステップＳ１００からの処理を繰り返す。
【００４８】
一方で、電圧検出回路４０は、電圧Ｖｃｃが所定範囲内でない場合（ステップＳ１０２のＮＯ）、異常検知信号を制御回路６０に出力する（ステップＳ１０４）。続けて、主制御回路６２は、ゲート信号Ｍ３ｇ、Ｍ４ｇ、Ｍ１ｇ、及び、Ｍ２ｇとしてロウレベル信号（Ｌ信号）を与える。同時に、主制御回路６２は、異常検知信号の入力によって、時間制御回路６２に遮断信号ＳＨＵＴＤＯＷＮとしてハイレベル信号（Ｈ信号）を与える（ステップＳ１０６）。
【００４９】
続けて時間制御回路６２は、所定の遅延時間Ｔ（（１）式）が経過した後に、第５スイッチング素子Ｍ５へのゲート信号Ｍ５ｇをロウレベル信号に切り替え、第５スイッチング素子Ｍ５を非導通にし（ステップＳ１０８）、全体処理を終了する。  
【００５０】
以上のように、本実施形態によれば、第１〜第４スイッチング素子Ｍ１〜Ｍ４を非導通にする場合に、第１〜第４スイッチング素子Ｍ１〜Ｍ４を全て非導通にした時点から遅延時間Ｔが経過した後に、第５スイッチング素子Ｍ５を非導通にすることとした。これにより、遅延時間Ｔ中に、インダクタ３０のコイルエネルギーが電源電圧出力端子ＶＣＣを介して出力容量Ｃ、および負荷に放電されるため、第５スイッチング素子Ｍ５を非導通にした後のインダクタ３０による過電圧の発生を抑制可能となる。
【００５１】
（第２実施形態）
第１実施形態に係る時間制御回路６４が設定する遅延時間Ｔは、固定値であるのに対し、第２実施形態に係る時間制御回路６４は、遅延時間Ｔが変動値であることで相違する。以下では第１実施形態に係る電源回路１と相違する点に関して説明する。
【００５２】
図５は、第２実施形態による電源回路１の構成を示すブロック図である。図５に示すように、電流検出回路８０を更に備える点で第１実施形態に係る電源回路１と相違する。
【００５３】
電流検出回路８０は、電源端子ＶＢＡＴと制御回路６０とに接続される。電流検出回路８０は、インダクタ３０を流れるコイル電流Ｉを検出し、コイル電流Ｉの情報を含む電流信号を制御回路６０に出力する。
【００５４】
時間制御回路６４は、コイル電流Ｉに基づき、遅延時間Ｔ（（５）式）を演算する。すなわち、時間制御回路６４はコイル電流Ｉの定数Ａ倍に比例した遅延時間Ｔを設定する。Ｗｍｉｎは、設計値などで定められている電源回路１の負荷における最小負荷電力である。
【数５】
2020156170.tif 000007
【００５５】
以上のように、本実施形態によれば、時間制御回路６４はコイル電流Ｉの定数Ａ倍に比例した遅延時間Ｔを設定することとした。これにより、遅延時間Ｔを固定値とするよりも、過電圧の発生を抑制しつつ、より短い時間で第５スイッチング素子Ｍ５を非導通にすることが可能となる。
【００５６】
（第３実施形態）
第１実施形態に係る電源回路１が降圧用の第２回路２０を有していたのに対し、第３実施形態に係る電源回路１は、第２回路２０を有していないことで相違する。以下では第１実施形態に係る電源回路１と相違する点に関して説明する。
【００５７】
図６は、第３実施形態による電源回路１の構成を示すブロック図である。図６に示すように、第２回路２０を有していない点で第１実施形態に係る電源回路１と相違する。
【００５８】
図７は、第３実施形態に係る第１、第２、第５スイッチング素子Ｍ１、Ｍ２、Ｍ５のゲート信号Ｍ１ｇ、Ｍ２、Ｍ５ｇと遮断信号ＳＨＵＴＤＯＷＮの関係を示すタイミングチャートである。上から順にゲート信号Ｍ１ｇ、Ｍ２ｇ、Ｍ５ｇ、遮断信号ＳＨＵＴＤＯＷＮを示している。縦軸は各信号の値であり、横軸は時間を示している。この実施形態では、第１、第２、第５スイッチング素子Ｍ１、Ｍ２、Ｍ５は、Ｈ信号で導通にされ、Ｌ信号で非導通にされるものとする。
【００５９】
図７に示すように、第５スイッチング素子Ｍ５を導通にし、第１、第２スイッチング素子Ｍ１、Ｍ２を交互にスイッチングする。これにより、電源回路１は、Ｖｉｎ＜Ｖｃｃの関係を有する昇圧型のＤＣＤＣコンバータとして動作する。この場合の出力電圧Ｖｃｃは、（２）式で示すように、第１スイッチング素子Ｍ１の導通時間の割合Ｄｔｇ１により決定される。
【００６０】
主制御回路６２は、通常の昇圧動作時には、ゲート信号Ｍ１ｇとゲート信号Ｍ２ｇのハイレベル信号（Ｈ信号）とロウレベル信号（Ｌ信号）を交互に発生する。これにより、ゲート信号Ｍ１ｇがハイレベル信号である場合にスイッチング素子Ｍ１が導通となり、スイッチング素子Ｍ２は非導通になる。逆に、ゲート信号Ｍ１ｇがロウレベル信号である場合にスイッチング素子Ｍ１が非導通となり、スイッチング素子Ｍ２は導通となる。
【００６１】
一方で、前述したように電圧検出回路４０或いは温度検出回路５０から異常検知信号が入力されると、主制御回路６２は、スイッチング素子Ｍ１、及びＭ２にゲート信号Ｍ１ｇ、及び、Ｍ２ｇとしてロウレベル信号（Ｌ信号）を与える。同時に、主制御回路６２は、異常検知信号の入力によって、時間制御回路６２に遮断信号ＳＨＵＴＤＯＷＮとしてハイレベル信号（Ｈ信号）を与える。この時間制御回路６２により、所定の遅延時間Ｔ（（１）式）が経過した後に、第５スイッチング素子Ｍ５へのゲート信号Ｍ５ｇがロウレベル信号に切り替わり、第５スイッチング素子Ｍ５は非導通となる。
【００６２】
以上のように、本実施形態によれば、制御回路６０は、第１、第２スイッチング素子Ｍ１、Ｍ２を非導通にする場合に、第１、第２スイッチング素子Ｍ１、Ｍ２を非導通にした時点から遅延時間Ｔが経過した後に、第５スイッチング素子Ｍ５を非導通にする。この遅延時間Ｔ中に、インダクタ３０のコイルエネルギーが電源電圧出力端子ＶＣＣを介して出力容量Ｃ、および負荷に放電されるため、第５スイッチング素子Ｍ５を非導通にした後のＳＷＯ端子の電圧の上昇を防ぐことが可能となる。
【００６３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。
例えば、電源回路として電源電圧出力回路の例について説明したが、電流源としての電源回路に対しても同様に適用可能である。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６４】
１：電源回路、１０：第１回路、２０：第２回路、３０：インダクタ、６０：制御回路、Ｍ１〜Ｍ５：第１〜第５スイッチング素子、Ｄ１：第１ダイオード、Ｄ５：第５ダイオード、Ｎ１：第１ノード、Ｎ２：第２ノード、ＢＧＮＤ：低電圧側端子、ＶＩＮ：高電位側電源、ＶＣＣ：電源電圧出力端子、Ｔ：遅延時間。
【図１】
2020156170.tif 000008
【図２Ａ】
2020156170.tif 000009
【図２Ｂ】
2020156170.tif 000010
【図２Ｃ】
2020156170.tif 000011
【図３Ａ】
2020156170.tif 000012
【図３Ｂ】
2020156170.tif 000013
【図４】
2020156170.tif 000014
【図５】
2020156170.tif 000015
【図６】
2020156170.tif 000016
【図７】
2020156170.tif 000017