(57)【要約】【課題】軽負荷制御から復帰する際の出力リプルを低減する。【解決手段】出力電圧（ＶＯＵＴ）に応じた帰還電圧（ＶＦＢ）と基準電圧（ＶＲＥＦ）との差分に応じた誤差電圧（ＶＣＭＰ）、及び、出力トランジスタ（Ｍ１）に流れる電流に応じたスロープ電圧（ＶＳＬＰ）に基づき、カレントモードで出力トランジスタを制御する。誤差電圧と所定のスキップ判定電圧（ＶＳＫＰ）との比較結果に基づきスキップ信号（ＳＫＰ）が生成される。負荷が比較的重いことに対応してスキップ信号がローレベルであるとき、クロック信号に同期してスイッチング動作を実行する基本スイッチング制御を行い、スキップ信号がハイレベルに変化するとクロック信号に同期したスイッチング動作を停止する。その後、スキップ信号がローレベルに戻ると、基本スイッチング制御におけるクロック信号とは非同期で出力トランジスタを即時ターンオンする。【選択図】図１
2020089043.tif 000002
【特許請求の範囲】
【請求項１】
出力トランジスタのスイッチング動作により入力電圧から出力電圧を生成するスイッチング電源用回路において、
前記出力電圧に応じた帰還電圧と基準電圧との差分に応じた誤差電圧を生成するエラーアンプ、及び、前記出力トランジスタに流れる電流に応じたスロープ電圧を生成するスロープ電圧生成部を有して、前記誤差電圧及び前記スロープ電圧に基づき前記出力トランジスタを制御する制御部を備え、
前記制御部は、前記誤差電圧と所定のスキップ判定電圧との比較結果に基づくスキップ信号を生成するスキップコンパレータを更に有し、
前記スキップ信号が第１レベルであるとき、クロック信号に同期して前記スイッチング動作を実行する基本スイッチング制御を行うことが可能であり、前記基本スイッチング制御を行っているときに前記スキップ信号が前記第１レベルから前記第１レベルと異なる第２レベルに変化すると前記クロック信号に同期した前記スイッチング動作を停止するスキップ制御を行い、その後、前記スキップ信号が前記第２レベルから前記第１レベルに遷移したとき、前記基本スイッチング制御における前記クロック信号とは非同期で前記出力トランジスタをターンオンする
ことを特徴とするスイッチング電源用回路。
【請求項２】
前記基本スイッチング制御において、前記出力電圧の供給を受ける負荷の電流が大きくなるほど前記誤差電圧が第１方向に向けて変化してゆき、且つ、前記負荷の電流が小さくなるほど前記誤差電圧が前記第１方向とは逆の第２方向に向けて変化してゆき、
前記スキップコンパレータは、前記誤差電圧の前記第２方向への変化により前記誤差電圧及び前記スキップ判定電圧間の高低関係が逆転したとき、前記スキップ信号を前記第１レベルから前記第２レベルに変化させ、且つ、前記誤差電圧の前記第１方向への変化により前記誤差電圧及び前記スキップ判定電圧間の高低関係が逆転したとき、前記スキップ信号を前記第２レベルから前記第１レベルに変化させ、
前記エラーアンプは、前記出力電圧の低下に伴って前記誤差電圧が前記第１方向に変化するよう構成されており、
前記スキップ制御の開始後、前記出力電圧の低下に伴って前記誤差電圧が前記第１方向に変化し、これによって前記スキップ信号が前記第２レベルから前記第１レベルに遷移したとき、前記制御部は、前記基本スイッチング制御における前記クロック信号とは非同期で前記出力トランジスタをターンオンする
ことを特徴とする請求項１に記載のスイッチング電源用回路。
【請求項３】
前記制御部は、前記スキップ信号の前記第２レベルから前記第１レベルへの遷移に応答して特定信号を生成する特定信号生成部を有し、前記特定信号に基づき前記出力トランジスタをターンオンする
ことを特徴とする請求項１又は２に記載のスイッチング電源用回路。
【請求項４】
前記制御部は、前記特定信号に基づき前記出力トランジスタをターンオンした後、前記誤差電圧と前記スロープ電圧との比較結果に基づき前記出力トランジスタのターンオフタイミングを決定する
ことを特徴とする請求項３に記載のスイッチング電源用回路。
【請求項５】
前記制御部は、前記スキップ信号の前記第２レベルから前記第１レベルへの遷移のタイミングから所定時間内に、前記スキップ信号の前記第２レベルから前記第１レベルへの再度の遷移が無かったとき、それ以降において前記誤差電圧及び前記スロープ電圧に基づく所定周波数での前記出力トランジスタのＰＷＭ制御を実行する
ことを特徴とする請求項４に記載のスイッチング電源用回路。
【請求項６】
前記制御部は、前記スキップ信号の前記第２レベルから前記第１レベルへの遷移のタイミングから前記所定時間内に、前記スキップ信号の前記第２レベルから前記第１レベルへの再度の遷移があったときには、前記再度の遷移に応答した前記特定信号に基づき前記出力トランジスタを再度ターンオンする
ことを特徴とする請求項５に記載のスイッチング電源用回路。
【請求項７】
前記制御部は、前記特定信号に基づき前記出力トランジスタを所定のオン時間だけオンとした後、前記出力トランジスタをターンオフする
ことを特徴とする請求項３に記載のスイッチング電源用回路。
【請求項８】
当該スイッチング電源用回路の動作モードを設定する動作モード設定部を更に備え、
前記動作モード設定部は、前記動作モードを、前記エラーアンプ及び前記スキップコンパレータとともに前記スイッチング電源用回路内の特定の回路を動作させる第１モード、又は、前記エラーアンプ及び前記スキップコンパレータを動作させつつも前記特定の回路の動作を停止させることで前記第１モードよりも当該スイッチング電源用回路の消費電力を低減する第２モードに設定することが可能であり、
前記動作モードが前記第１モードに設定されている状態において、前記スキップ信号の前記第１レベルから第２レベルへの遷移があった後、所定の設定時間以上、前記スキップ信号が前記第２レベルに維持されているとき、前記動作モード設定部は、前記動作モードを前記第２モードに切り替える
ことを特徴とする請求項１〜７の何れかに記載のスイッチング電源用回路。
【請求項９】
前記制御部は、当該スイッチング電源用回路の起動時において、前記基準電圧より低い電位から前記基準電圧より高い電位に向けて徐々に電位が上昇するソフトスタート電圧を生成するソフトスタート電圧生成部を更に有し、
前記エラーアンプは、前記ソフトスタート電圧が前記基準電圧よりも低いときには、前記帰還電圧と前記ソフトスタート電圧との差分に応じて前記誤差電圧を生成し、前記ソフトスタート電圧が前記基準電圧よりも高いときには、前記帰還電圧と前記基準電圧との差分に応じて前記誤差電圧を生成し、
前記スキップコンパレータは、前記誤差電圧が前記スキップ判定電圧より高いときに前記第１レベルの前記スキップ信号を出力し、前記誤差電圧が前記スキップ判定電圧より低いときに前記第２レベルの前記スキップ信号を出力するよう構成され、
前記制御部は、前記ソフトスタート電圧が前記基準電圧以上の所定電圧に達するまでにおいて、それ以降よりも、前記スキップ判定電圧を低く設定する
ことを特徴とする請求項１〜８の何れかに記載のスイッチング電源用回路。
【請求項１０】
当該スイッチング電源用回路は半導体集積回路を用いて形成される
ことを特徴とする請求項１〜９の何れかに記載のスイッチング電源用回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング電源装置を形成するためのスイッチング電源用回路に関する。
【背景技術】
【０００２】
図２０にカレントモードで動作するスイッチング電源装置９００の構成例を示す。スイッチング電源装置９００は、入力電圧Ｖｉｎを出力トランジスタ９１１にてスイッチングすることで出力電圧Ｖｏｕｔを得る降圧型のＤＣ／ＤＣコンバータである。出力トランジスタ９１１と、出力電圧Ｖｏｕｔが加わる出力コンデンサ９１３との間にインダクタ９１２が配置される。スイッチング電源装置９００では、出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとの差分に応じた誤差電圧Ｖｃｍｐをエラーアンプ９１４にて生成し、誤差電圧Ｖｃｍｐと出力トランジスタ９１１の電流情報（従ってインダクタ９１２の電流情報）とを用いて出力トランジスタ９１１を制御することで出力電圧Ｖｏｕｔを所望の目標電圧に安定化させる。
【０００３】
図２０のスイッチング電源装置９００では、クロック信号ｃｌｋに同期して出力トランジスタ９１１のターンオンを指定するセット信号ｓｅｔが生成される。そして、出力トランジスタ９１１に流れる電流に応じたスロープ電圧Ｖｓｌｐが誤差電圧Ｖｃｍｐに達するとリセット信号ｒｓｔが発行されて出力トランジスタ９１１がターンオフされる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１６−１１１８４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
カレントモードで動作するスイッチング電源装置９００では、原理上、出力電圧Ｖｏｕｔの供給を受ける負荷の電流に応じて誤差電圧Ｖｃｍｐが変動する。そして、誤差電圧Ｖｃｍｐに基づき負荷が軽いと判断される状況下では、クロック信号ｃｌｋをマスクして出力トランジスタ９１１のスイッチングを停止させるといった軽負荷制御が可能である。軽負荷制御により、軽負荷時におけるスイッチング損失を低減することが可能である。
【０００６】
軽負荷制御が開始された後、出力電圧Ｖｏｕｔの低下が検知された場合には、出力トランジスタ９１１を通じた出力コンデンサ９１３の充電を行うべきである。しかしながら、図２０の構成では、セット信号ｓｅｔがクロック信号ｃｌｋに同期して生成されており、且つ、出力電圧Ｖｏｕｔの低下の検知信号とクロック信号ｃｌｋとは非同期であることから、出力コンデンサ９１３の充電を行うべきタイミングにおいて直ちに出力トランジスタ９１１をオンとすることができないことがあり、結果、出力電圧Ｖｏｕｔのリプルが大きくなることがある（この点については後に詳説される）。出力電圧Ｖｏｕｔのリプル低減は重要である。また、ＰＷＭ制御への移行をスムーズにすることも重要である。
【０００７】
本発明は、出力電圧のリプル低減に寄与するスイッチング電源用回路を提供することを目的とする。より具体的には例えば、本発明は、軽負荷制御時における出力電圧のリプル低減と、ＰＷＭ制御へのスムーズな移行に寄与するスイッチング電源用回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係るスイッチング電源用回路は、出力トランジスタのスイッチング動作により入力電圧から出力電圧を生成するスイッチング電源用回路において、前記出力電圧に応じた帰還電圧と基準電圧との差分に応じた誤差電圧を生成するエラーアンプ、及び、前記出力トランジスタに流れる電流に応じたスロープ電圧を生成するスロープ電圧生成部を有して、前記誤差電圧及び前記スロープ電圧に基づき前記出力トランジスタを制御する制御部を備え、前記制御部は、前記誤差電圧と所定のスキップ判定電圧との比較結果に基づくスキップ信号を生成するスキップコンパレータを更に有し、前記スキップ信号が第１レベルであるとき、クロック信号に同期して前記スイッチング動作を実行する基本スイッチング制御を行うことが可能であり、前記基本スイッチング制御を行っているときに前記スキップ信号が前記第１レベルから前記第１レベルと異なる第２レベルに変化すると前記クロック信号に同期した前記スイッチング動作を停止するスキップ制御を行い、その後、前記スキップ信号が前記第２レベルから前記第１レベルに遷移したとき、前記基本スイッチング制御における前記クロック信号とは非同期で前記出力トランジスタをターンオンすることを特徴とする。
【０００９】
具体的には例えば、前記スイッチング電源用回路に係る前記基本スイッチング制御において、前記出力電圧の供給を受ける負荷の電流が大きくなるほど前記誤差電圧が第１方向に向けて変化してゆき、且つ、前記負荷の電流が小さくなるほど前記誤差電圧が前記第１方向とは逆の第２方向に向けて変化してゆき、前記スキップコンパレータは、前記誤差電圧の前記第２方向への変化により前記誤差電圧及び前記スキップ判定電圧間の高低関係が逆転したとき、前記スキップ信号を前記第１レベルから前記第２レベルに変化させ、且つ、前記誤差電圧の前記第１方向への変化により前記誤差電圧及び前記スキップ判定電圧間の高低関係が逆転したとき、前記スキップ信号を前記第２レベルから前記第１レベルに変化させ、前記エラーアンプは、前記出力電圧の低下に伴って前記誤差電圧が前記第１方向に変化するよう構成されており、前記スキップ制御の開始後、前記出力電圧の低下に伴って前記誤差電圧が前記第１方向に変化し、これによって前記スキップ信号が前記第２レベルから前記第１レベルに遷移したとき、前記制御部は、前記基本スイッチング制御における前記クロック信号とは非同期で前記出力トランジスタをターンオンすると良い。
【００１０】
また具体的には例えば、前記スイッチング電源用回路において、前記制御部は、前記スキップ信号の前記第２レベルから前記第１レベルへの遷移に応答して特定信号を生成する特定信号生成部を有し、前記特定信号に基づき前記出力トランジスタをターンオンすると良い。
【００１１】
より具体的には例えば、前記スイッチング電源用回路において、前記制御部は、前記特定信号に基づき前記出力トランジスタをターンオンした後、前記誤差電圧と前記スロープ電圧との比較結果に基づき前記出力トランジスタのターンオフタイミングを決定すると良い。
【００１２】
更に具体的には例えば、前記スイッチング電源用回路において、前記制御部は、前記スキップ信号の前記第２レベルから前記第１レベルへの遷移のタイミングから所定時間内に、前記スキップ信号の前記第２レベルから前記第１レベルへの再度の遷移が無かったとき、それ以降において前記誤差電圧及び前記スロープ電圧に基づく所定周波数での前記出力トランジスタのＰＷＭ制御を実行すると良い。
【００１３】
更に具体的には例えば、前記スイッチング電源用回路において、前記制御部は、前記スキップ信号の前記第２レベルから前記第１レベルへの遷移のタイミングから前記所定時間内に、前記スキップ信号の前記第２レベルから前記第１レベルへの再度の遷移があったときには、前記再度の遷移に応答した前記特定信号に基づき前記出力トランジスタを再度ターンオンすると良い。
【００１４】
また例えば、前記スイッチング電源用回路において、前記制御部は、前記特定信号に基づき前記出力トランジスタを所定のオン時間だけオンとした後、前記出力トランジスタをターンオフしても良い。
【００１５】
また例えば、前記スイッチング電源用回路において、当該スイッチング電源用回路の動作モードを設定する動作モード設定部を更に設けておいても良く、前記動作モード設定部は、前記動作モードを、前記エラーアンプ及び前記スキップコンパレータとともに前記スイッチング電源用回路内の特定の回路を動作させる第１モード、又は、前記エラーアンプ及び前記スキップコンパレータを動作させつつも前記特定の回路の動作を停止させることで前記第１モードよりも当該スイッチング電源用回路の消費電力を低減する第２モードに設定することが可能であり、前記動作モードが前記第１モードに設定されている状態において、前記スキップ信号の前記第１レベルから第２レベルへの遷移があった後、所定の設定時間以上、前記スキップ信号が前記第２レベルに維持されているとき、前記動作モード設定部は、前記動作モードを前記第２モードに切り替えるようにしても良い。
【００１６】
また例えば、前記スイッチング電源用回路において、前記制御部は、当該スイッチング電源用回路の起動時において、前記基準電圧より低い電位から前記基準電圧より高い電位に向けて徐々に電位が上昇するソフトスタート電圧を生成するソフトスタート電圧生成部を更に有し、前記エラーアンプは、前記ソフトスタート電圧が前記基準電圧よりも低いときには、前記帰還電圧と前記ソフトスタート電圧との差分に応じて前記誤差電圧を生成し、前記ソフトスタート電圧が前記基準電圧よりも高いときには、前記帰還電圧と前記基準電圧との差分に応じて前記誤差電圧を生成し、前記スキップコンパレータは、前記誤差電圧が前記スキップ判定電圧より高いときに前記第１レベルの前記スキップ信号を出力し、前記誤差電圧が前記スキップ判定電圧より低いときに前記第２レベルの前記スキップ信号を出力するよう構成され、前記制御部は、前記ソフトスタート電圧が前記基準電圧以上の所定電圧に達するまでにおいて、それ以降よりも、前記スキップ判定電圧を低く設定しても良い。
【００１７】
また例えば、前記スイッチング電源用回路は半導体集積回路を用いて形成されると良い。
【発明の効果】
【００１８】
本発明によれば、出力電圧のリプル低減に寄与するスイッチング電源用回路を提供することが可能となる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１実施形態に係るスイッチング電源装置の全体構成図である。
【図２】本発明の第１実施形態に係る電源ＩＣの外観図である。
【図３】本発明の第１実施形態に係り、複数の信号間の関係図である。
【図４】本発明の第１実施形態に係り、スロープ電圧生成部の構成図（ａ）と、スロープ電圧の説明図（ｂ）である。
【図５】本発明の第１実施形態に係り、クロック信号及びセット信号の説明図である。
【図６】本発明の第１実施形態に係り、基本スイッチング制御のタイミングチャートである。
【図７】本発明の第１実施形態に係り、負荷電流の低下に伴う波形変動の様子を示す図である。
【図８】本発明の第１実施形態に係り、パルススキップ制御を説明するためのタイミングチャートである。
【図９】本発明の第１実施形態に係り、参考復帰制御を説明するためのタイミングチャートである。
【図１０】本発明の第１実施形態に係り、ワンショットパルスに関わる複数の信号間の関係図である。
【図１１】本発明の第１実施形態に係り、ワンショットパルスの生成に伴う動作の説明図である。
【図１２】本発明の第１実施形態に係り、特定の条件下における信号波形図である。
【図１３】本発明の第２実施形態に係る動作を説明するためのタイミングチャートである。
【図１４】本発明の第４実施形態に係り、動作モードの設定に関わる説明図である。
【図１５】本発明の第４実施形態に係り、複数の信号と設定される動作モードとの関係図である。
【図１６】本発明の第５実施形態に係り、ソフトスタート動作に関わる部位の構成図である。
【図１７】本発明の第５実施形態に係り、ソフトスタート動作に関わるタイミングチャートである。
【図１８】本発明の第５実施形態に係り、スイッチング電源装置の起動時における出力電圧の変化の様子を示す図である。
【図１９】本発明の第５実施形態に係るスキップ判定電圧の設定方法を示す図である。
【図２０】本発明の関連技術に係るスイッチング電源装置の全体構成図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、素子又は部材等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、素子又は部材等の名称を省略又は略記することがある。例えば、後述の“Ｍ１”によって参照される出力トランジスタは（図１参照）、出力トランジスタＭ１と表記されることもあるし、トランジスタＭ１と略記されることもあり得るが、それらは全て同じものを指す。
【００２１】
まず、本実施形態の記述にて用いられる幾つかの用語について説明を設ける。
グランドとは、０Ｖ（ゼロボルト）の基準電位を有する導電部を指す又は基準電位そのものを指す。各実施形態において、特に基準を設けずに示される電圧は、グランドから見た電位を表す。レベルとは電位のレベルを指し、任意の信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。
任意の信号又は電圧において、ローレベルからハイレベルへの切り替わりをアップエッジと称し、ローレベルからハイレベルへの切り替わりのタイミングをアップエッジタイミングと称する。同様に、任意の信号又は電圧において、ハイレベルからローレベルへの切り替わりをダウンエッジと称し、ハイレベルからローレベルへの切り替わりのタイミングをダウンエッジタイミングと称する。
ＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通状態となっていることを指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通状態（遮断状態）となっていることを指す。以下、オン状態、オフ状態を、単に、オン、オフと表現することもある。任意のトランジスタについて、オフ状態からオン状態への切り替わりをターンオンと表現し、オン状態からオフ状態への切り替わりをターンオフと表現する。
【００２２】
＜＜第１実施形態＞＞
本発明の第１実施形態を説明する。図１は、第１実施形態に係るスイッチング電源装置ＡＡの全体構成図である。図１のスイッチング電源装置ＡＡは、入力電圧ＶＩＮから入力電圧ＶＩＮよりも低い出力電圧ＶＯＵＴを生成する降圧型ＤＣ／ＤＣコンバータとして構成されている。入力電圧ＶＩＮ及び出力電圧ＶＯＵＴは正の直流電圧である。スイッチング電源装置ＡＡは、スイッチング電源用回路としての電源ＩＣ１と、電源ＩＣ１の外部に設けられたインダクタＬ１、出力コンデンサＣ１、帰還抵抗Ｒ１及びＲ２を備える。
【００２３】
図２に電源ＩＣ１の外観の例を示す。電源ＩＣ１は、半導体集積回路を樹脂にて構成された筐体（パッケージ）内に封入することで形成された電子部品（半導体装置）であり、電源ＩＣ１を構成する各回路が半導体にて集積化されている。電源ＩＣ１としての電子部品の筐体には、ＩＣ１の外部に対し筐体から露出した外部端子が複数設けられている。尚、図２に示される外部端子の数は例示に過ぎない。
【００２４】
電源ＩＣ１に設けられる複数の外部端子の一部として、図１には外部端子ＴＭ１〜ＴＭ４が示されている。外部端子ＴＭ１には入力電圧ＶＩＮが入力される。外部端子ＴＭ２は後述のノードＮＤ１に接続される。外部端子ＴＭ３はグランドに接続される。外部端子ＴＭ４には後述の帰還電圧ＶＦＢが加わる。
【００２５】
電源ＩＣ１には、出力トランジスタＭ１及び同期整流トランジスタＭ２と、制御部１０と、内部電源回路３０と、が設けられる。制御部１０に属さず且つ内部電源回路３０と異なるブロック（リセット回路、保護回路等）が更に電源ＩＣ１に含まれうるが、ここでは、必要の無い限り、当該ブロックの図示及び機能説明を省略する。トランジスタＭ１及びＭ２はＮチャネル型のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）として構成されている。但し、トランジスタＭ１をＰチャネル型のＭＯＳＦＥＴとして構成する変形も可能である。
【００２６】
スイッチング電源装置ＡＡは、出力トランジスタＭ１及び同期整流トランジスタＭ２を用いて同期整流方式にて直流−直流変換を行う。但し、トランジスタＭ２をダイオードに置きかえることもでき、この場合、スイッチング電源装置ＡＡは非同期整流方式にて直流−直流変換を行うことになる。尚、トランジスタＭ１及びＭ２を含む任意のトランジスタについて、当該トランジスタがオン状態となっている区間をオン区間と称することがあり、当該トランジスタがオフ状態となっている区間をオフ区間と称することがある。
【００２７】
トランジスタＭ１のドレインは外部端子ＴＭ１に接続され、従って入力電圧ＶＩＮの入力を受ける。トランジスタＭ１のソースとトランジスタＭ２のドレインはノードＮＤ１にて共通接続される。トランジスタＭ２のソースは外部端子ＴＭ３に接続される、即ちグランドに接続される。ノードＮＤ１に生じる電圧をスイッチ電圧と称し、記号“ＶＳＷ”にて表す。インダクタＬ１の一端は外部端子ＴＭ２に接続され、インダクタＬ１の他端はノードＮＤ２に接続される。ノードＮＤ２に出力電圧ＶＯＵＴが生じる。ノードＮＤ２とグランドとの間に出力コンデンサＣ１が接続される。また、ノードＮＤ２とグランドとの間に帰還抵抗Ｒ１及びＲ２の直列回路が設けられる。従って、帰還抵抗Ｒ１及びＲ２間の接続ノードには出力電圧ＶＯＵＴの分圧である帰還電圧ＶＦＢが生じる。帰還抵抗Ｒ１及びＲ２間の接続ノードが外部端子ＴＭ４に接続されることで、外部端子ＴＭ４に帰還電圧ＶＦＢが加わる。尚、トランジスタＭ１をＰチャネル型のＭＯＳＦＥＴとして構成する場合にあってはトランジスタＭ１のソース及びドレインの関係が逆になる（即ち、トランジスタＭ１のソース、ドレインが、夫々、外部端子ＴＭ１、ノードＮＤ１に接続されることになる）。
【００２８】
図１において、“ＬＤ”は、ノードＮＤ２とグランドとの間に接続される負荷を表している。負荷ＬＤは出力電圧ＶＯＵＴに基づき駆動する任意の負荷（マイクロコンピュータ等）である。ノーＮＤ２から負荷ＬＤに流れる、負荷ＬＤの消費電流を負荷電流と称し、記号“ＩＬＤ”にて表す。また、インダクタＬ１に流れる電流をインダクタ電流と称し、記号“ＩＬ”にて表す。
【００２９】
制御部１０は、帰還電圧ＶＦＢと、出力トランジスタＭ１に流れる電流に応じた後述のスロープ電圧ＶＳＬＰとに基づき、トランジスタＭ１及びＭ２のゲート電圧を制御することを通じてトランジスタＭ１及びＭ２のオン／オフを制御し、これによって出力電圧ＶＯＵＴを所定の目標電圧ＶＴＧ（例えば５Ｖ）に安定化させる。図１の制御部１０では、所謂カレントモード制御方式にてトランジスタＭ１及びＭ２を駆動することが可能となっている。内部電源回路３０は、入力電圧ＶＩＮから所定の内部電源電圧ＶＲＥＧを生成する。制御部１０内の各回路は内部電源電圧ＶＲＥＧに基づいて駆動する。
【００３０】
制御部１０の内部構成を説明する。制御部１０は、エラーアンプ１１、基準電圧源１２、抵抗１３、コンデンサ１４、スロープ電圧生成部１５、メインコンパレータ１６、セット信号生成部１７、制御信号生成部１８、ゲートドライバ１９、逆流検出部２０、スキップコンパレータ２１及びワンショットパルス生成部２２を備える。説明の便宜上、まず、制御部１０の内、スキップコンパレータ２１及びワンショットパルス生成部２２の存在を無視し、他の部位の説明を行う。
【００３１】
エラーアンプ１１は電流出力型のトランスコンダクタンスアンプである。エラーアンプ１１の反転入力端子には外部端子ＴＭ４に加わる帰還電圧ＶＦＢが供給される。基準電圧源１２は所定の正の直流電圧である基準電圧ＶＲＥＦを生成する。基準電圧ＶＲＥＦはエラーアンプ１１の非反転入力端子に入力される。エラーアンプ１１の出力端子は電源ＩＣ１内の配線であるラインＬＮ１に接続される。尚、電源ＩＣ１にソフトスタート機能が設けられる場合には、エラーアンプ１１に対しソフトスタート電圧も入力されるが、当該機能については後述するものとし、ここでは当該機能を無視する。
【００３２】
エラーアンプ１１は、負側対象電圧と正側対象電圧との差分に応じた誤差電圧ＶＣＭＰを生成する。ソフトスタート機能を無視した場合、負側対象電圧、正側対象電圧は、夫々、帰還電圧ＶＦＢ、基準電圧ＶＲＥＦである。エラーアンプ１１は、負側対象電圧と正側対象電圧との差分に応じた誤差電流信号による電荷をラインＬＮ１に対して入出力することで、ラインＬＮ１に誤差電圧ＶＣＭＰを生じさせる。具体的にはエラーアンプ１１は、正側対象電圧が負側対象電圧よりも高いときには誤差電圧ＶＣＭＰが高くなるようにラインＬＮ１に向けて誤差電流信号による電流を出力し、負側対象電圧が正側対象電圧よりも高いときには誤差電圧ＶＣＭＰが低くなるようにラインＬＮ１からエラーアンプ１１に向けて誤差電流信号による電流を引き込む。負側対象電圧と正側対象電圧との差分の絶対値が増大するにつれて、誤差電流信号による電流の大きさも増大する。
【００３３】
ラインＬＮ１とグランドとの間には抵抗１３及びコンデンサ１４の直列回路が接続される。当該直列回路は位相補償部として機能し、エラーアンプ１１と協働してラインＬＮ１に誤差電圧ＶＣＭＰを生じさせる。具体的には抵抗１３の一端がラインＬＮ１に接続され、抵抗１３の他端がコンデンサ１４を介してグランドに接続される。抵抗１３の抵抗値及びコンデンサ１４の静電容量値を適切に設定することにより誤差電圧ＶＣＭＰの信号位相を補償して出力帰還ループの発振を防ぐことができる。尚、抵抗１３及びコンデンサ１４の双方又は一方は、電源ＩＣ１の外部に設けられて、電源ＩＣ１に対して外付け接続されるものであっても良い。
【００３４】
スロープ電圧生成部１５は、出力トランジスタＭ１のオン区間（即ち、出力トランジスタＭ１がオン状態となっている区間）において出力トランジスタＭ１に流れる電流に応じたスロープ電圧ＶＳＬＰを生成する。
【００３５】
メインコンパレータ１６は、スロープ電圧ＶＳＬＰと誤差電圧ＶＣＭＰとを比較して比較結果を示す信号ＲＳＴを出力する。メインコンパレータ１６の出力信号ＲＳＴの内、ハイレベルの信号ＲＳＴのみがリセット信号として機能し、ローレベルの信号ＲＳＴはリセット信号に該当しない。以下、メインコンパレータ１６からハイレベルの信号ＲＳＴが出力されることを、リセット信号の発行又は出力と表現することがある。メインコンパレータ１６は、スロープ電圧ＶＳＬＰ及び誤差電圧ＶＣＭＰに基づきリセット信号を発行するリセット信号生成部として機能する。
【００３６】
セット信号生成部１７は、信号ＳＥＴを制御信号生成部１８に対して出力する。セット信号生成部１７の出力信号ＳＥＴの内、ハイレベルの信号ＳＥＴのみがセット信号として機能し、ローレベルの信号ＳＥＴはセット信号に該当しない。以下、セット信号生成部１７からハイレベルの信号ＳＥＴが出力されることを、セット信号の発行又は出力と表現することがある。セット信号生成部１７は周期的にセット信号を発行できる他、後述の信号ＳＫＰ及びＯＳＨＴに基づくセット信号の出力／非出力制御も可能であるが、詳細は後述される。
【００３７】
制御信号生成部１８は、フリップフリップなどのロジック回路にて構成され、セット信号生成部１７からの信号ＳＥＴとメインコンパレータ１６からの信号ＲＳＴとに基づいて、トランジスタＭ１及びＭ２のオン／オフ状態を指定する制御信号ＣＮＴを生成及び出力する。ゲートドライバ１９は、制御信号ＣＮＴに基づいてトランジスタＭ１のゲート信号Ｇ１及びトランジスタＭ２のゲート信号Ｇ２を制御する。
【００３８】
図３に、信号ＳＥＴ、ＲＳＴ、ＣＮＴ、Ｇ１及びＧ２の関係を示す。信号ＳＥＴ、ＲＳＴ、ＣＮＴ、Ｇ１及びＧ２の夫々は、ハイレベル及びローレベルの何れかをとる二値信号である。
【００３９】
信号ＲＳＴがローレベルである状態でハイレベルの信号ＳＥＴが制御信号生成部１８に入力されたとき（即ちセット信号が発行されたとき）、制御信号ＣＮＴはハイレベルとなり、以後、ハイレベルの信号ＲＳＴが制御信号生成部１８に入力されるまで（即ちリセット信号が発行されるまで）制御信号ＣＮＴはハイレベルに保持される。
信号ＳＥＴがローレベルである状態でハイレベルの信号ＲＳＴが制御信号生成部１８に入力されたとき（即ちリセット信号が発行されたとき）、制御信号ＣＮＴはローレベルとなり、以後、ハイレベルの信号ＳＥＴが制御信号生成部１８に入力されるまで（即ちセット信号が発行されるまで）制御信号ＣＮＴはローレベルに保持される。
信号ＳＥＴ及びＲＳＴが共にローレベルである区間では、制御信号ＣＮＴは保持されたレベルにて維持される。制御部１０において信号ＳＥＴ及びＲＳＴが同時にハイレベルとなることは無い。
【００４０】
トランジスタＭ１及びＭ２から成るブロックを、便宜上、出力段と称する。出力段の状態は、出力ハイ状態と、出力ロー状態と、Ｈｉ−Ｚ状態の何れかとなる。出力ハイ状態では、トランジスタＭ１、Ｍ２が夫々、オン状態、オフ状態である。出力ロー状態では、トランジスタＭ１、Ｍ２が夫々、オフ状態、オン状態である。Ｈｉ−Ｚ状態では、トランジスタＭ１及びＭ２が共にオフ状態である。ゲートドライバ１９は、制御信号ＣＮＴがハイレベルである区間では、ゲート信号Ｇ１、Ｇ２を、夫々、ハイレベル、ローレベルとすることで、出力段を出力ハイ状態とし、制御信号ＣＮＴがローレベルである区間では、ゲート信号Ｇ１、Ｇ２を、夫々、ローレベル、ハイレベルとすることで、出力段を出力ロー状態とする。但し、制御信号ＣＮＴがローレベルとなっている区間においても、逆流検出部２０からハイレベルの逆流検出信号ＺＸＯＵＴが出力されると、ゲートドライバ１９は出力段を出力ロー状態からＨｉ−Ｚ状態に切り替え、以後、制御信号ＣＮＴがハイレベルに切り替わるまで、出力段をＨｉ−Ｚ状態に維持する。
【００４１】
逆流検出部２０は、トランジスタＭ２のオン区間中にスイッチ電圧ＶＳＷをグランドの電位と比較することにより、トランジスタＭ２への逆流電流の有無を検出して、その検出結果を示す逆流検出信号ＺＸＯＵＴを生成する。逆流検出信号ＺＸＯＵＴはゲートドライバ１９に供給される。逆流電流とは、ノードＮＤ１からトランジスタＭ２を介してグランドに流れ込む電流を指す。逆流検出信号ＺＸＯＵＴのレベルは、スイッチ電圧ＶＳＷがグランドの電位よりも低いときにローレベルとなり、スイッチ電圧ＶＳＷがグランドの電位よりも高いときにハイレベルとなる。つまり、逆流検出信号ＺＸＯＵＴのレベルは、インダクタ電流ＩＬがグランドからトランジスタＭ２を介してインダクタＬ１に向けて流れているときにローレベルとなり、インダクタ電流ＩＬがインダクタＬ１からトランジスタＭ２を介しグランドに逆流しているときにハイレベルとなる。逆流電流が検知されたときに出力段をＨｉ−Ｚ状態にして逆流電流を遮断することで、軽負荷時の効率を向上させることができる。
【００４２】
上述の如く構成された制御部１０は、帰還電圧ＶＦＢ及びスロープ電圧ＶＳＬＰに基づき、トランジスタＭ１及びＭ２を交互にオン、オフとする（即ち、出力段を出力ハイ状態及び出力ロー状態間で切り替える）スイッチング動作を行うことで、基準電圧ＶＲＥＦに応じた目標電圧ＶＴＧに出力電圧ＶＯＵＴを安定化させることができ、スロープ電圧ＶＳＬＰによる電流情報を用いることで負荷応答性を高めることができる。出力電圧ＶＯＵＴの情報に加えて（即ち帰還電圧ＶＦＢに加えて）電流情報を用いてトランジスタＭ１及びＭ２を制御する方式はカレントモード制御方式と称され、その制御はカレントモード制御と称される。
【００４３】
尚、スイッチング動作において、トランジスタＭ１及びＭ２を交互にオン、オフとする（即ち、出力段を出力ハイ状態及び出力ロー状態間で切り替える）とは、出力ロー状態から出力ハイ状態への遷移の間に逆流検出信号ＺＸＯＵＴに基づくＨｉ−Ｚ状態が介在することをも含む概念である。また、出力段の状態を出力ハイ状態及び出力ロー状態間で切り替える際、トランジスタＭ１及びＭ２を通じた貫通電流の発生を抑止すべく、トランジスタＭ１及びＭ２が同時にオフとされるデッドタイムが挿入されても良い。
【００４４】
スイッチング動作により、実質的に入力電圧ＶＩＮのレベルとグランドのレベルとでレベルが変動する矩形波状の電圧がスイッチ電圧ＶＳＷとして現れるが、当該スイッチ電圧ＶＳＷがインダクタＬ１及び出力コンデンサＣ１にて平滑化されることで直流の出力電圧ＶＯＵＴが得られる。
【００４５】
スロープ電圧ＶＳＬＰについて説明を補足する。出力トランジスタＭ１のオン区間中において出力トランジスタＭ１に流れる電流は、出力トランジスタＭ１のオン区間中におけるインダクタ電流ＩＬに等しいため、スロープ電圧ＶＳＬＰは出力トランジスタＭ１のオン区間中におけるインダクタ電流ＩＬの情報を示している。即ち、スロープ電圧ＶＳＬＰは、出力トランジスタＭ１のオン区間中における出力トランジスタＭ１又はインダクタＬ１の電流情報を含んでいる。当該電流情報を含むスロープ電圧ＶＳＬＰの生成方法として公知の任意の方法を利用できる。
【００４６】
図４（ａ）にスロープ電圧生成部１５の構成の例を示し、図４（ｂ）にスロープ電圧ＶＳＬＰに関与する電流及び電圧の波形を示す。図４（ａ）のスロープ電圧生成部１５は、ＩＶ変換部１５ａと、ランプ電圧生成部１５ｂと、加算部１５ｃと、備える。ＩＶ変換部１５ａは、出力トランジスタＭ１のオン区間中に出力トランジスタＭ１に流れる電流（即ち出力トランジスタＭ１のオン区間中におけるインダクタ電流ＩＬ）を電圧に変換することにより、当該電流に比例したセンス電圧ＶＳＮＳを生成する。ランプ電圧生成部１５ｂは、出力トランジスタＭ１のオン区間中において０Ｖを起点に徐々に増加する鋸波状のランプ電圧ＶＲＭＰを生成する。加算部１５ｃは、センス電圧ＶＳＮＳとランプ電圧ＶＲＭＰの和の電圧をスロープ電圧ＶＳＬＰとして生成する。出力トランジスタＭ１のオン区間以外の区間においてスロープ電圧ＶＳＬＰは０Ｖである（但し、所定のバイアス電圧値を有していても良い）。周知の如く、ランプ電圧ＶＲＭＰの加算により、カレントモード制御における出力帰還ループの発振を抑制することができる。
【００４７】
［基本スイッチング制御］
次に、負荷電流ＩＬＤが比較的大きい場合に制御部１０にて実行可能な基本スイッチング制御について説明する。ここにおける負荷電流ＩＬＤが比較的大きい状態とは、スキップコンパレータ２１の出力信号ＳＫＰがローレベルに維持される状態に対応し、この状態において、スキップコンパレータ２１及びワンショットパルス生成部２２は有意に機能しない。そこで、スキップコンパレータ２１及びワンショットパルス生成部２２の存在を無視して基本スイッチング制御を説明する。
【００４８】
図５（ａ）に示す如く、セット信号生成部１７は、所定の基準周波数ｆＣＬＫを有するクロック信号ＣＬＫを生成するクロック生成部１７ａを備え、基本スイッチング制御が実行される状態を含み、基本的にはクロック信号ＣＬＫに基づき信号ＳＥＴを生成及び出力することができる。図５（ｂ）に示す如く、クロック信号ＣＬＫは、基準周波数ｆＣＬＫにてパルスが生じる信号であり、クロック信号ＣＬＫの周期ごとに微小時間だけハイレベルをとなるパルスがクロック信号ＣＬＫに生じる。クロック信号ＣＬＫにおいて、ハイレベルとなる区間の間隔は、クロック信号ＣＬＫの１周期分の時間ＴＰ１、即ち基準周波数ｆＣＬＫの逆数と一致する。クロック信号ＣＬＫに基づき信号ＳＥＴが生成される場合、クロック信号ＣＬＫのダウンエッジを契機にして信号ＳＥＴが所定の微小時間だけハイレベルとなる。即ち、クロック信号ＣＬＫに基づき信号ＳＥＴが生成される場合、信号ＳＥＴはクロック信号ＣＬＫを上記微小時間だけ時間の遅れ方向にシフトした信号となる。
【００４９】
パルス等について述べられる微小時間は、本発明において特に有意な長さを持たない。このため、以下の説明では、微小時間は十分に短い時間であるとして適宜ゼロとみなされる。また、ここでは、クロック信号ＣＬＫから信号ＳＥＴが生成されているが、基本スイッチング制御においてクロック信号ＣＬＫそのものを信号ＳＥＴとして制御信号生成部１８に供給するようにしても良い。また、基本スイッチング制御において、クロック信号ＣＬＫのダウンエッジの発生がセット信号の発行に相当すると考えても良い。
【００５０】
図６に基本スイッチング制御のタイミングチャートを示す。出力段が出力ロー状態であって且つクロック信号ＣＬＫがローレベルであるタイミングｔＡ０を起点にして基本スイッチング制御を説明する。基本スイッチング制御において、タイミングｔＡ０ではスロープ電圧ＶＳＬＰは０Ｖであり、その後、タイミングｔＡ１にてクロック信号ＣＬＫにパルスが生じるとクロック信号ＣＬＫのダウンエッジを契機として信号ＳＥＴが微小時間だけハイレベルとなる、即ちセット信号が発行される。セット信号の発行を受けて制御信号ＣＮＴがローレベルからハイレベルに切り替わることで出力段は出力ロー状態から出力ハイ状態に切り替わる。出力段が出力ハイ状態である区間では、インダクタ電流ＩＬが徐々に増大してゆき、これに連動してスロープ電圧ＶＳＬＰも徐々に上昇してゆく。そして、誤差電圧ＶＣＭＰ未満であったスロープ電圧ＶＳＬＰがタイミングｔＡ２にて誤差電圧ＶＣＭＰにまで達すると、メインコンパレータ１６の出力信号ＲＳＴがローレベルからハイレベルに切り替わる、即ちリセット信号が発行される。リセット信号の発行を受けて制御信号ＣＮＴがハイレベルからローレベルに切り替わることで出力段は出力ハイ状態から出力ロー状態に切り替わる。出力段が出力ロー状態となると、速やかにスロープ電圧ＶＳＬＰが０Ｖまで低下するため、信号ＲＳＴはローレベルに戻る。以後、同様の動作が繰り返される。
【００５１】
このように、基本スイッチング制御では、基準周波数ｆＣＬＫを有するクロック信号ＣＬＫのダウンエッジに応答してセット信号が発行されることになるため、トランジスタＭ１及びＭ２は基準周波数ｆＣＬＫにてＰＷＭ制御されることになる。即ち、基本スイッチング制御では、入力電圧ＶＩＮが基準周波数ｆＣＬＫにてパルス幅変調されることで出力電圧ＶＯＵＴが得られる。“ＰＷＭ”はパルス幅変調の略語である。
【００５２】
図７は、基本スイッチング制御が実行されているときにおいて負荷電流ＩＬＤが低下したときの波形変化を表している。図７において、実線波形３１１、３１２、３１３は、夫々、負荷電流ＩＬＤの大きさが第１の大きさであるときのインダクタ電流ＩＬ、誤差電圧ＶＣＭＰ、スロープ電圧ＶＳＬＰの波形を表し、破線波形３１４、３１５、３１６は、夫々、負荷電流ＩＬＤの大きさが第１の大きさから第２の大きさへと低下したときのインダクタ電流ＩＬ、誤差電圧ＶＣＭＰ、スロープ電圧ＶＳＬＰの波形を表す。尚、図７において、スイッチ電圧ＶＳＷがローレベルとなる区間では、波形３１３と波形３１６が互いに重なり合っている。
【００５３】
上述の回路構成から理解されるように、カレントモード制御の一種である基本スイッチング制御では負荷電流ＩＬＤに応じて誤差電圧ＶＣＭＰが変動し、例えば図７に示す如く負荷電流ＩＬＤの大きさが第１の大きさから第２の大きさに減少すると、インダクタ電流ＩＬの平均値が減少すると共に誤差電圧ＶＣＭＰが低下する。負荷電流ＩＬＤの減少に対して誤差電圧ＶＣＭＰに変化が無かったとしたならば、出力コンデンサＣ１への充電量が負荷電流ＩＬＤに対して過大となって出力電圧ＶＯＵＴが上昇するため、誤差電圧ＶＣＭＰが低下するように作用する。
【００５４】
［パルススキップ制御］
次に、負荷電流ＩＬＤが比較的に小さいときに実行可能なパルススキップ制御について説明する。パルススキップ制御の実現にはスキップコンパレータ２１が利用される。スキップコンパレータ２１の反転入力端子、非反転入力端子には、夫々、誤差電圧ＶＣＭＰ、所定のスキップ判定電圧ＶＴＳＫＰが入力される。スキップ判定電圧ＶＴＳＫＰは所定の正の直流電圧値を有する。スキップコンパレータ２１は、誤差電圧ＶＣＭＰとスキップ判定電圧ＶＴＳＫＰとを比較して比較結果に基づくスキップ信号ＳＫＰを出力する。具体的には、スキップコンパレータ２１は、スキップ判定電圧ＶＴＳＫＰが誤差電圧ＶＣＭＰより高ければハイレベルのスキップ信号ＳＫＰを出力し、誤差電圧ＶＣＭＰがスキップ判定電圧ＶＴＳＫＰより高ければローレベルのスキップ信号ＳＫＰを出力する。誤差電圧ＶＣＭＰとスキップ判定電圧ＶＴＳＫＰとが一致する場合、スキップ信号ＳＫＰのレベルはローレベル及びハイレベルの何れかとなる。セット信号生成部１７はスキップ信号ＳＫＰがハイレベルであるときパルススキップ制御を行うことができる。
【００５５】
図８を参照してパルススキップ制御を説明する。図８の動作例において、タイミングｔＡ２の後のタイミングｔＡ３の直前までは、“ＶＣＭＰ＞ＶＴＳＫＰ”であるが故にスキップ信号ＳＫＰがローレベルに維持されている。スキップ信号ＳＫＰがローレベルである区間（図８では、タイミングｔＡ３の直前までの区間）では上述の基本スイッチング制御をできる。故に、図８の動作例において、タイミングｔＡ０からｔＡ２までの動作は上述した通りであって、タイミングｔＡ３の直前までは基本スイッチング制御が実行されている。
【００５６】
図８の動作例では、負荷電流ＩＬＤの低下に伴い、タイミングｔＡ０からタイミングｔＡ３以降に亘って誤差電圧ＶＣＭＰが単調減少することが想定されており、タイミングｔＡ２の後、クロック信号ＣＬＫに次のパルスが生じる前のタイミングｔＡ３を境に誤差電圧ＶＣＭＰがスキップ判定電圧ＶＴＳＫＰを下回り、結果、タイミングｔＡ３にてスキップ信号ＳＫＰがローレベルからハイレベルに切り替わる。セット信号生成部１７は、タイミングｔＡ３にてスキップ信号ＳＫＰがハイレベルに切り替わると、スキップ信号ＳＫＰがハイレベルに維持されている区間においてパルススキップ制御を行う。
【００５７】
パルススキップ制御では、クロック信号ＣＬＫに同期した基本スイッチング制御が停止される。具体的には、パルススキップ制御では、ハイレベルのスキップ信号ＳＫＰに基づき、セット信号生成部１７内において、クロック信号ＣＬＫをマスクする信号が発行され、その結果、信号ＳＥＴがローレベルに維持される。従って、タイミングｔＡ３以降、スキップ信号ＳＫＰがハイレベルに維持されている限り、信号ＳＥＴがローレベルに維持されることになるため、出力トランジスタＭ１はオフに維持される。図８において、破線パルス３３３はマスクされたクロック信号ＣＬＫのパルスを表し、破線パルス３３４及び３３５は、パルススキップ制御が行われなかったとしたならば信号ＳＥＴ及びＲＳＴに生じていたであろうパルスを表し、破線波形３３１及び３３２はパルススキップ制御が行われなかったとしたならばスイッチ電圧ＶＳＷ及びスロープ電圧ＶＳＬＰに含まれていたであろう電圧の波形を表している。上述のパルススキップ制御によりスイッチング損失が低減されて軽負荷時の効率向上が図られる。
【００５８】
［参考復帰制御］
次に、パルススキップ制御から復帰するための制御として参考復帰制御を説明する。図９は参考復帰制御の説明図である。参考復帰制御では、スキップ信号ＳＫＰのハイレベルからローレベルへの切り替わりに応答して、クロック信号ＣＬＫのマスクを解除し、以後、単純に上述の基本スイッチング制御を再開する。
【００５９】
出力電圧ＶＯＵＴの低下は誤差電圧ＶＣＭＰの上昇をもたらすため、スキップ信号ＳＫＰのハイレベルからローレベルへの切り替わりは出力電圧ＶＯＵＴの低下を意味している。目標電圧ＶＴＧからみて出力電圧ＶＯＵＴが低下したとき、速やかに出力電圧ＶＯＵＴを目標電圧ＶＴＧに戻すことが要求されるが、クロック信号ＣＬＫとスキップ信号ＳＫＰとは非同期であるため、参考復帰制御を用いた場合、スキップ信号ＳＫＰがローレベルに切り替わってから次にセット信号が発行されるまでに、比較的大きな時間が経過する場合が生じる。結果、参考復帰制御を用いた場合、クロック信号ＣＬＫのマスク解除後、セット信号が発行されるまでに出力電圧ＶＯＵＴが目標電圧ＶＴＧに対して大きく低下することがある。
【００６０】
出力電圧ＶＯＵＴは目標電圧ＶＴＧにて安定化されるべきであるので、出力電圧ＶＯＵＴが目標電圧ＶＴＧに対して大きく低下すること自体、好ましくないし、参考復帰制御を用いるとクロック信号ＣＬＫのマスク解除後の出力電圧ＶＯＵＴの変動が大きくなることがある（即ち出力電圧ＶＯＵＴのリプルが大きくなることがある）。クロック信号ＣＬＫのマスク解除後、出力電圧ＶＯＵＴを目標電圧ＶＴＧにまで速やかに戻すためにセット信号を複数回連続的に発行するという方法も考えられるが、その方法を利用したとしても出力電圧ＶＯＵＴのリプルが大きくなりうることに変わりは無い。
【００６１】
［改良復帰制御］
そこで、パルススキップ制御から復帰するための制御として、制御部１０は改良復帰制御を実行可能とされている。改良復帰制御には図１のワンショットパルス生成部２２（以下、生成部２２と略記され得る）が利用される。生成部２２は、スキップ信号ＳＫＰにダウンエッジが生じたとき（即ちスキップ信号ＳＫＰのハイレベルからローレベルへの切り替わりがあったとき）、スキップ信号ＳＫＰのダウンエッジに応答してワンショットパルスを発生させ、ワンショットパルスを信号ＯＳＨＴに含めてセット信号生成部１７に出力する。尚、以下では、ワンショットパルスの生成（発生）をワンショットパルスの発行と表現することもある。
【００６２】
図１０に、信号ＳＫＰ、ＳＫＰＩＮ及びＯＳＨＴに関係を示す。スキップ信号ＳＫＰを参照する回路（例えば生成部１７及び２２）には、スキップ信号ＳＫＰのノイズを除去するためのフィルタが設けられており、ノイズ除去後のスキップ信号ＳＫＰが信号ＳＫＰＩＮに相当する。スキップ信号ＳＫＰを参照する回路（例えば生成部１７及び２２）は、信号ＳＫＰＩＮに基づいて動作する。具体的には、上記フィルタは、原則として、スキップ信号ＳＫＰがローレベルであれば信号ＳＫＰＩＮもローレベルとし且つスキップ信号ＳＫＰがハイレベルであれば信号ＳＫＰＩＮもハイレベルとするが、スキップ信号ＳＫＰのダウンエッジに応答して信号ＳＫＰＩＮにダウンエッジを発生させた後は、スキップ信号ＳＫＰのレベルに関係なく、所定のロー保持時間、信号ＳＫＰＩＮをローレベルに維持する。スキップ信号ＳＫＰのダウンエッジに連動して信号ＳＫＰＩＮのダウンエッジが生じるため、スキップ信号ＳＫＰのダウンエッジと信号ＳＫＰＩＮのダウンエッジとは等価であると考えて良い。
【００６３】
生成部２２は、信号ＯＳＨＴを原則としてローレベルに維持し、スキップ信号ＳＫＰのダウンエッジが発生したときに限り、スキップ信号ＳＫＰのダウンエッジを契機として（実際には信号ＳＫＰＩＮのダウンエッジを契機として）微小時間だけ信号ＯＳＨＴをハイレベルとする。信号ＯＳＨＴに含まれ得る、微小時間だけハイレベルとなるパルス信号がワンショットパルスである。
【００６４】
図１１に、改良復帰制御のタイミングチャートを示す。上述のタイミングｔＡ０からタイミングｔＡ３までの流れにより基本スイッチング制御を経てパルススキップ制御が開始された後（図８参照）、スキップ判定電圧ＶＴＳＫＰを下回っていた誤差電圧ＶＣＭＰが増加してきてタイミングｔＡ４にてスキップ判定電圧ＶＴＳＫＰに達したとする。そうすると、タイミングｔＡ４において、信号ＳＫＰ及びＳＫＰＩＮにダウンエッジが生じ、信号ＳＫＰ及びＳＫＰＩＮのダウンエッジを契機として信号ＯＳＨＴにワンショットパルス（図１１では“パルス３５１”に対応）が生じる。
【００６５】
セット信号生成部１７は、信号ＯＳＨＴにワンショットパルスが生じたことに応答して信号ＳＥＴを微小時間だけハイレベルとする、即ちセット信号を発行する。セット信号の発行を契機として制御信号ＣＮＴにアップエッジが生じるため、出力段の状態が出力ロー状態又はＨｉ−Ｚ状態から出力ハイ状態へと切り替えられる。実際には信号等に遅延があるが、ここでは、タイミングｔＡ４における信号ＳＫＰ及びＳＫＰＩＮにダウンエッジに伴い、タイミングｔＡ４にて、ワンショットパルスの生成、セット信号の発行、及び、出力段の出力ハイ状態への切り替えが生じると考える。
【００６６】
タイミングｔＡ４の後、上昇してきたスロープ電圧ＶＳＬＰがタイミングｔＡ５にて誤差電圧ＶＣＭＰに達すると、リセット信号（即ちハイレベルの信号ＲＳＴ）が発行されるので、制御信号ＣＮＴがハイレベルからローレベルに切り替えられ、出力段の状態は出力ハイ状態から出力ロー状態へと切り替えられる。特に図示しないが、タイミングｔＡ５の後、ハイレベルの逆流検出信号ＺＸＯＵＴが生じると、出力段がＨｉ−Ｚ状態に切り替えられる。
【００６７】
また、セット信号生成部１７は、ワンショットパルスの発生タイミング、即ちタイミングｔＡ４を内部クロック信号の動作開始タイミングに設定する。タイミングｔＡ４が動作開始タイミングに設定された内部クロック信号を、上述のクロック信号ＣＬＫと区別するために、クロック信号ＣＬＫ２を称する。上述のクロック信号ＣＬＫはパルススキップ制御が行われる前の内部クロック信号に相当すると解して良い。クロック信号ＣＬＫ２は所定の周波数ｆＣＬＫ２（例えば３００ｋＨｚ）を有する。クロック信号ＣＬＫ２は、周波数ｆＣＬＫ２にてパルスが生じる信号であり、クロック信号ＣＬＫ２の周期ごとに微小時間だけハイレベルをとなるパルスがクロック信号ＣＬＫ２に生じる（後述の図１３も参照）。クロック信号ＣＬＫ２において、ハイレベルとなる区間の間隔は、クロック信号ＣＬＫ２の１周期分の時間ＴＰ２、即ち周波数ｆＣＬＫ２の逆数と一致する。タイミングｔＡ４から時間ＴＰ２が経過したタイミングにおいてクロック信号ＣＬＫ２に１回目のパルスが発生し、以後、周波数ｆＣＬＫ２にて周期的にクロック信号ＣＬＫ２にパルスが生じる。信号ＳＫＰＩＮにおける上記のロー保持時間は、クロック信号ＣＬＫ２に基づき決定されて良く、図１１では、タイミングｔＡ４から周波数ｆＣＬＫ２の逆数分の時間ＴＰ２が経過したタイミングｔＡ６にてクロック信号ＣＬＫ２にパルスが発生し、そのパルスを契機に信号ＳＫＰＩＮのアップエッジが生じている（但し、ここでは、タイミングｔＡ４の後、タイミングｔＡ６よりも前に信号ＳＫＰにアップエッジが生じると仮定されている）。
【００６８】
このように、改良復帰制御では、スキップ信号ＳＫＰのハイレベルからローレベルへの遷移に応答して、基本スイッチング動作におけるクロック信号ＣＬＫとは非同期で、即時に出力トランジスタＭ１をターンオンする。これにより、出力電圧ＶＯＵＴの低下に応答して素早く出力コンデンサＣ１に電荷を供給することができるため、参考復帰制御の採用時との比較において出力電圧ＶＯＵＴのリプルを低く抑えることが可能となる。
【００６９】
制御部１０等の動作について説明を加える。制御部１０は、スキップ信号ＳＫＰが第１レベル（例えばローレベル）であるとき、クロック信号ＣＬＫに同期してスイッチング動作を実行する基本スイッチング制御を行うことが可能であり（図６及び図８参照）、基本スイッチング制御を行っているときにスキップ信号ＳＫＰが第２レベル（例えばハイレベル）に変化するとクロック信号ＣＬＫに同期したスイッチング動作を停止するパルススキップ制御を行うことができる（図８参照）。その後、スキップ信号ＳＫＰが第２レベル（例えばハイレベル）から第１レベル（例えばローレベル）に遷移したとき、制御部１０は、基本スイッチング制御におけるクロック信号ＣＬＫとは非同期で出力トランジスタＭ１をターンオンする（図１１参照）。
【００７０】
より具体的には、スイッチング電源装置ＡＡでは、基本スイッチング制御において、負荷電流ＩＬＤが大きくなるほど誤差電圧ＶＣＭＰが第１方向（例えば上昇方向）に向けて変化してゆき、且つ、負荷電流ＩＬＤが小さくなるほど誤差電圧ＶＣＭＰが第１方向とは逆の第２方向（例えば低下方向）に向けて変化してゆくように帰還制御ループが形成されている。また、スキップコンパレータ２１は、誤差電圧ＶＣＭＰの第２方向（例えば低下方向）への変化により誤差電圧ＶＣＭＰ及びスキップ判定電圧ＶＴＳＫＰ間の高低関係が逆転したとき、スキップ信号ＳＫＰを第１レベル（例えばローレベル）から第２レベル（例えばハイレベル）に変化させ、且つ、誤差電圧ＶＣＭＰの第１方向（例えば上昇方向）への変化により誤差電圧ＶＣＭＰ及びスキップ判定電圧ＶＴＳＫＰ間の高低関係が逆転したとき、スキップ信号ＳＫＰを第２レベル（例えばハイレベル）から第１レベル（例えばローレベル）に変化させるように構成されている。
【００７１】
加えて、エラーアンプ１１は、出力電圧ＶＯＵＴの低下に伴って誤差電圧ＶＣＭＰが第１方向（例えば上昇方向）に変化するよう構成されている。このため、第２レベル（例えばハイレベル）のスキップ信号ＳＫＰに基づくパルススキップ制御の開始後、出力電圧ＶＯＵＴの低下に伴って誤差電圧ＶＣＭＰが第１方向（例えば上昇方向）に変化し、これによってスキップ信号ＳＫＰが第２レベル（例えばハイレベル）から第１レベル（例えばローレベル）に遷移したとき、制御部１０は、基本スイッチング制御におけるクロック信号ＣＬＫとは非同期で出力トランジスタＭ１をターンオンすることになる（図１１参照）。
【００７２】
スキップ信号ＳＫＰにおける第１レベル、第２レベルは、図１のスイッチング電源装置ＡＡでは、夫々、ローレベル、ハイレベルであるが、第１、第２レベルが、夫々、ハイレベル、ローレベルとなるようにスイッチング電源装置ＡＡを変形しても構わない（後述の他の任意の実施形態においても同様）。スキップ信号ＳＫＰが第１レベル、第２レベルであるとは、厳密には、スキップ信号のレベルが第１レベル、第２レベルであることを意味する（他の信号についても同様）。第１レベルのスキップ信号ＳＫＰは第１論理値を有するスキップ信号ＳＫＰであって且つ第２レベルのスキップ信号ＳＫＰは第１論理値とは異なる第２論理値を有するスキップ信号ＳＫＰである、と考えることもできる（他の信号についても同様）。また、誤差電圧ＶＣＭＰの変化の方向としての第１方向、第２方向は、図１のスイッチング電源装置ＡＡでは、夫々、上昇方向、低下方向であるが、第１方向、第２方向が、夫々、低下方向、上昇方向となるようにスイッチング電源装置ＡＡを変形しても構わない（後述の他の任意の実施形態においても同様）。
【００７３】
制御部１０は、スキップ信号ＳＫＰの第２レベル（例えばハイレベル）から第１レベル（例えばローレベル）への遷移に応答して特定信号を生成する特定信号生成部を有し、特定信号に基づき出力トランジスタＭ１をターンオンする。ワンショットパルス生成部２２は特定信号生成部の例であり、ワンショットパルスは特定信号の例である。本発明において、特定信号の形態はパルス信号に限定されない。
【００７４】
そして、制御部１０は、特定信号（ここではワンショットパルス）に基づき出力トランジスタＭ１をターンオンした後、メインコンパレータ１６による誤差電圧ＶＣＭＰとスロープ電圧ＶＳＬＰとの比較結果に基づき出力トランジスタＭ１のターンオフタイミングを決定すると良い（図１１のタイミングｔＡ５参照）。
【００７５】
図１２に、負荷電流ＩＬＤが比較的小さく、スキップ制御と改良復帰制御が交互に繰り返されるケースでのタイミングチャートを示す。図１２において、３７１、３７２及び３７３は、信号ＯＳＨＴに発生する３つのワンショットパルスを表しており、３８１、３８２、３８３は、夫々、ワンショットパルス３７１、３７２、３７３に応答して発行されるセット信号を表す。図１２のケースでは、スキップ信号ＳＫＰのダウンエッジに応答してワンショットパルス（例えば３７１）が発行され、出力電圧ＶＯＵＴが持ち上がることでスキップ信号ＳＫＰがハイレベルに戻る。その後、出力電圧ＶＯＵＴが徐々に低下してくるとスキップ信号ＳＫＰに再度ダウンエッジに応答してワンショットパルス（例えば３７２）が再度発行される。以下、同様の動作が繰り返される。図１２のようなケースでは、誤差電圧ＶＣＭＰがスキップ判定電圧ＶＴＳＫＰ近辺にて安定化するような動作が実現され、また制御信号ＣＮＴがハイレベルであるときのスロープ電圧ＶＳＬＰの傾きは一定であるので、ワンショットパルスの発行ごとの制御信号ＣＮＴのハイレベル区間は実質的に一定となる。故に、図１２のケースでは、コンスタントオンタイム制御と実質的に等価な制御が行われると言える。
【００７６】
ワンショットパルスの発行間隔は負荷電流ＩＬＤに依存し、負荷電流ＩＬＤの増大につれてワンショットパルスの発行間隔は狭まる。その発行間隔が所定間隔にまで狭まると、以後は、クロック信号ＣＬＫ２に同期してセット信号の発行を行うＰＷＭ制御に移行にしても良い。このＰＷＭ制御は、セット信号がクロック信号ＣＬＫ２に同期して発行される点を除き、上述の基本スイッチング制御と同様である。
【００７７】
＜＜第２実施形態＞＞
本発明の第２実施形態を説明する。第２実施形態及び後述の第３〜第６実施形態は第１実施形態を基礎とする実施形態であり、第２〜第６実施形態において特に述べない事項に関しては、矛盾の無い限り、第１実施形態の記載が第２〜第６実施形態にも適用される。第２実施形態の記載を解釈するにあたり、第１及び第２実施形態間で矛盾する事項については第２実施形態の記載が優先されて良い（後述の第３〜第６実施形態についても同様）。矛盾の無い限り、第１〜第６実施形態の内、任意の複数の実施形態を組み合わせても良い。
【００７８】
図１３に第２実施形態に係る制御のタイミングチャートを示す。図１３におけるタイミングｔＢ１は第１実施形態で述べたタイミングｔＡ４（図１１参照）に相当し、タイミングｔＢ１よりも前の動作は第１実施形態で述べた通りであって良い。タイミングｔＢ１において、信号ＳＫＰ及びＳＫＰＩＮにダウンエッジが生じ、信号ＳＫＰ及びＳＫＰＩＮのダウンエッジを契機として信号ＯＳＨＴにワンショットパルス４１１が生じる。セット信号生成部１７は、信号ＯＳＨＴにワンショットパルス４１１が生じたことに応答して信号ＳＥＴを微小時間だけハイレベルとする、即ちセット信号４３１を発行する。セット信号４３１の発行を契機として出力段が出力ハイ状態に切り替わること、及び、その後にスロープ電圧ＶＳＬＰが誤差電圧ＶＣＭＰに達したことを契機としてリセット信号の発行を介し出力段が出力ロー状態に切り替わることは、第１実施形態で述べた通りである（後述の他のセット信号についても同様）。
【００７９】
セット信号生成部１７は、ワンショットパルス４１１の発生タイミング、即ちタイミングｔＢ１を内部クロック信号の動作開始タイミングに設定する。図１３の例においては、タイミングｔＢ１が動作開始タイミングに設定された内部クロック信号がクロック信号ＣＬＫ２と称される。第１実施形態でも述べたように、クロック信号ＣＬＫ２は所定の周波数ｆＣＬＫ２（例えば３００ｋＨｚ）を有し、クロック信号ＣＬＫ２の周期ごとにクロック信号ＣＬＫ２にパルスが生じる。従って、タイミングｔＢ１からクロック信号ＣＬＫ２の１周期分の時間ＴＰ２が経過したタイミングｔＢ２においてクロック信号ＣＬＫ２にパルス４２２が生じ、その後、更に時間ＴＰ２が経過したタイミングｔＢ３においてクロック信号ＣＬＫ２にパルス４２３が生じる。
【００８０】
図１３に示す状況とは異なるが、スキップ信号ＳＫＰのダウンエッジに応答したワンショットパルス４１１の発生後、パルス４２２が生じるまでに、リセット信号の発行及びスキップ信号ＳＫＰのアップエッジを経てスキップ信号ＳＫＰに再度のダウンエッジが生じ、スキップ信号ＳＫＰに再度のダウンエッジに応答して再度のワンショットパルスが発生するケースを考える。当該ケースは、換言すれば、スキップ信号ＳＫＰのダウンエッジのタイミングｔＢ１から所定時間内に（即ちクロック信号ＣＬＫ２の１周期分の時間内に）スキップ信号ＳＫＰに再度のダウンエッジが生じるケースである。当該ケースでは、セット信号生成部１７は、再度のワンショットパルス（スキップ信号ＳＫＰの再度のダウンエッジ）に応答してセット信号を発行すれば良く、これによって再度のワンショットパルスに応答して出力段が出力ハイ状態とされる。
【００８１】
上記ケースは図１２のケースに対応している。図１２のケースでは、ワンショットパルス３７１の発生後、クロック信号ＣＬＫ２の１周期分の時間ＴＰ２が経過するまでに、リセット信号の発行及びスキップ信号ＳＫＰのアップエッジを経てスキップ信号ＳＫＰの再度のダウンエッジが生じることでワンショットパルス３７２が発生しており、故に、セット信号生成部１７はワンショットパルス３７２に応答してセット信号３８２を発行している。図１２に示すケースは、負荷電流ＩＬＤが比較的小さく、ワンショットパルスの１回の発行により出力コンデンサＣ１が十分に充電されるケース（即ち、出力電圧ＶＯＵＴが目標電圧ＶＴＧにまで持ち上がるケース）に相当する。
【００８２】
これに対し、図１３に示すケースは、タイミングｔＢ１近辺からの負荷電流ＩＬＤが比較的大きく、ワンショットパルスの１回の発行では出力コンデンサＣ１が十分に充電されないケースに相当し、タイミングｔＢ１以降、タイミングｔＢ２及びｔＢ３を含めて、スキップ信号ＳＫＰがローレベルに維持されている。
【００８３】
図１３のケースにおいて、セット信号生成部１７は、タイミングｔＢ２におけるクロック信号ＣＬＫ２でのパルス４２２の発生を契機として、クロックマスク信号ＸＣＬＫＭＳＫをローレベルからハイレベルに切り替える。信号ＸＣＬＫＭＳＫは、クロック信号ＣＬＫ２に基づきセット信号を発行するか否かを指定する信号であって、セット信号生成部１７により生成される。スキップ信号ＳＫＰがハイレベルであるとき、信号ＸＣＬＫＭＳＫはローレベルとされる。スキップ信号ＳＫＰのダウンエッジのタイミングから所定時間内に（即ち、クロック信号ＣＬＫ２の１周期分の時間内に）スキップ信号ＳＫＰに再度のダウンエッジが生じなかったとき、信号ＸＣＬＫＭＳＫにアップエッジが生じる。
【００８４】
信号ＸＣＬＫＭＳＫがハイレベルであるときに限り、クロック信号ＣＬＫ２に基づきセット信号が発行される。故に、図１３のケースでは、タイミングｔＢ２にてクロック信号ＣＬＫ２でのパルス４２２に同期してセット信号４３２が発行され、タイミングｔＢ３にてクロック信号ＣＬＫ２でのパルス４２３に同期してセット信号４３３が発行される。厳密には、信号ＸＣＬＫＭＳＫがハイレベルであるとき、クロック信号ＣＬＫ２のダウンエッジに同期してセット信号が発行される。以後、同様の動作が繰り返される。
【００８５】
図１２には特に示されていないが、図１２のケースでは、信号ＸＣＬＫＭＳＫがローレベルに維持されていることが想定されている。信号ＸＣＬＫＭＳＫがローレベルであるときには、ワンショットパルスに基づきセット信号が発行される。信号ＸＣＬＫＭＳＫに応じ、ワンショットパルス及びクロック信号ＣＬＫ２の何れかを選択的に用いてセット信号を発行するセレクタをセット信号生成部１７に設けておくことができる。
【００８６】
このように、制御部１０は、スキップ信号ＳＫＰのダウンエッジのタイミングｔＢ１から所定時間内に（即ち、クロック信号ＣＬＫ２の１周期分の時間内に）スキップ信号ＳＫＰの再度のダウンエッジが生じなかったとき、負荷電流ＩＬＤが比較的大きいと判断して、タイミングｔＢ１から上記所定時間が経過したタイミングｔＢ２を起点に、クロック信号ＣＬＫ２に同期した出力段のＰＷＭ制御を開始する。これにより、シームレスな制御の切り替えが可能となる。クロック信号ＣＬＫ２に同期したＰＷＭ制御において、ＰＷＭ周波数（パルス幅変調の周波数）は周波数ｆＣＬＫ２にて固定され、出力段の出力デューティは誤差電圧ＶＣＭＰ及びスロープ電圧ＶＳＬＰに依存して定まる。即ち、タイミングｔＢ２以降に行われるＰＷＭ制御は周波数ｆＣＬＫ２をＰＷＭ周波数としたカレントモードでのＰＷＭ制御である。出力段の出力デューティとは、ＰＷＭ制御の１周期に占める、出力トランジスタＭ１のオン区間の割合を指す。
【００８７】
＜＜第３実施形態＞＞
本発明の第３実施形態を説明する。制御部１０は、ワンショットパルスに同期して出力段を所定のオン時間ＴＣＯＮだけ出力ハイ状態とするコンスタントオンタイム制御を行うようにしても良い。即ち、第３実施形態に係る制御部１０において、スキップ信号ＳＫＰのダウンエッジに応答したワンショットパルスに基づきセット信号が発行されると、制御信号生成部１８は、制御信号ＣＮＴをオン時間ＴＣＯＮだけハイレベルとし、その後、再度のセット信号が発行されるまで制御信号ＣＮＴをローレベルに維持する。これにより、ワンショットパルスに基づき出力トランジスタＭ１がオン時間ＴＣＯＮだけオンとされた後、出力トランジスタＭ１がターンオフされることになる。オン時間ＴＣＯＮは入力電圧ＶＩＮ及び出力電圧ＶＯＵＴに基づき決定される時間であって良い。
【００８８】
第３実施形態におけるコンスタントオンタイム制御が実行されるときのタイミングチャートは図１２と同等なる。但し、第３実施形態では、上述の如く、ワンショットパルスが発行されるごとの出力トランジスタＭ１のオン区間の長さは、誤差電圧ＶＣＭＰ及びスロープ電圧ＶＳＬＰに依存せず、オン時間ＴＣＯＮに固定される。
【００８９】
ワンショットパルスに基づくコンスタントオンタイム制御が実行される区間において、ワンショットパルスの発行間隔は負荷電流ＩＬＤに依存し、負荷電流ＩＬＤの増大につれてワンショットパルスの発行間隔は狭まる。ワンショットパルスの発行間隔が予め定められた間隔まで小さくなったときには、それ以上はワンショットパルスの発行間隔を狭めないようにして良い。
【００９０】
コンスタントオンタイム制御を用いる場合、スイッチング周波数（即ちスイッチ電圧ＶＳＷの周波数）が定まらない、又は、定めようとしても周波数の設定精度を高め難い。一方、負荷電流ＩＬＤが或る程度大きな状況においては、スイッチング周波数の固定が望まれるアプリケーションも多い。このようなアプリケーションに対しては第１又は第２実施形態にて述べた制御を採用した方が好ましい。
【００９１】
＜＜第４実施形態＞＞
本発明の第４実施形態を説明する。図１４（ａ）に示す如く、制御部１０には動作モード設定部４０が設けられている。電源ＩＣ１の動作モードには通常モード及び待機モードを含む複数のモードがあり、動作モード設定部４０は、スキップ信号ＳＫＰに基づき通常モード又は待機モードを動作モードに設定する。
【００９２】
電源ＩＣ１内の各回路は第１回路群及び第２回路群の何れかに分類され、図１４（ｂ）に示す如く、通常モードにおいては（即ち動作モードが通常モードに設定されているときにおいては）第１回路群及び第２回路群を構成する各回路に電源電圧が供給されて第１回路群及び第２回路群を構成する各回路が動作する。一方、待機モードにおいては（即ち動作モードが待機モードに設定されているときにおいては）、第１回路群を構成する各回路には電源電圧が供給されて第１回路群を構成する各回路が動作するものの、第２回路群を構成する各回路の動作が停止する。このため、待機モードにおける電源ＩＣ１の消費電力は通常モードにおける電源ＩＣ１の消費電力よりも低い。第２回路群を構成する各回路の動作を停止させる際、第２回路群を構成する各回路に対する電源電圧の供給を遮断しても良い。
【００９３】
図１４（ｃ）に示す如く、第１回路群には、エラーアンプ１１、スキップコンパレータ２１、バイアス系回路、内部電源回路３０及び動作モード設定部４０が含まれる。ワンショットパルス生成部２２も第１回路群に含まれていても良い。バイアス系回路には、基準電圧ＶＲＥＦを生成する回路（即ち基準電圧源１２）及びスキップ判定電圧ＶＴＳＫＰを生成する回路が含まれる。
【００９４】
電源ＩＣ１に含まれる回路の内、第１回路群に含まれない回路の全部又は一部は第２回路群に属している。例えば、スロープ電圧生成部１５、メインコンパレータ１６、セット信号生成部１７、制御信号生成部１８、ゲートドライバ１９及び逆流検出部２０の内の、全部又は一部は第２回路群に属していて良い。また、電源ＩＣ１には様々な保護回路（不図示）が設けられており、電源ＩＣ１の仕様上、問題がなければ、保護回路も第２回路群に含めるようにしても良い。これにより、待機モードにおける電力消費が更に低減される。保護回路としては、電源ＩＣ１内の温度を監視して電源ＩＣ１内の温度が所定温度以上となると電源ＩＣ１内の全体の動作を停止させるサーマルシャットダウン回路や、トランジスタＭ１又はＭ２に過電流が流れたときに出力段をＨｉ−Ｚ状態にする過電流保護回路などがある。
【００９５】
図１５を参照して動作モードの設定方法を説明する。動作モード設定部４０ではスキップ信号ＳＫＰに基づき信号ＤＥＥＰのレベルを設定する。実際には、スキップ信号ＳＫＰに基づく信号ＳＫＰＩＮに基づき信号ＤＥＥＰのレベルが設定されるが、ここでは、スキップ信号ＳＫＰにノイズは含まれていないものとして、スキップ信号ＳＫＰとの関係で信号ＤＥＥＰのレベルの設定方法を説明する。信号ＤＥＥＰは原則としてローレベルとされ、信号ＳＫＰにアップエッジが生じたとき、動作モード設定部４０は、自身が内包するタイマを動作させて信号ＳＫＰがハイレベルに維持されている区間の長さを計測し、信号ＳＫＰが所定の設定時間ＴＤＥＥＰ以上継続してハイレベルに維持されるという条件が満たされると信号ＤＥＥＰをローレベルからハイレベルに切り替える。上記の計測は電源ＩＣ１内で生成される何れかのクロック信号を用いて行われる。信号ＤＥＥＰがハイレベルに切り替わった後、信号ＳＫＰにダウンエッジが生じると信号ＤＥＥＰはローレベルに切り替えられる。信号ＤＥＥＰがローレベルであるときに動作モードが通常モードに設定され、信号ＤＥＥＰがハイレベルであるときに動作モードが待機モードに設定される。
【００９６】
＜＜第５実施形態＞＞
本発明の第５実施形態を説明する。電源ＩＣ１は、スイッチング電源装置ＡＡの起動時において、出力電圧ＶＯＵＴを０Ｖから目標電圧ＶＴＧに向けて緩やかに上昇させていくソフトスタート動作を実現できて良い。第５実施形態では、ソフトスタート動作に関わる技術について説明する。尚、第１〜第４実施形態に示した動作は、後述の信号ＳＳＥＮＤがハイレベルとなった後の動作であると解して良い。
【００９７】
ソフトスタート動作を実現するために、制御部１０には、図１６に示す如くソフトスタート電圧ＶＳＳを生成するソフトスタート電圧生成部５１及び電圧ＶＳＳに応じた信号ＳＳＥＮＤを生成する回路５２が設けられ、且つ、エラーアンプ１１には非反転入力端子として第１及び第２非反転入力端子が設けられる。エラーアンプ１１の第１、第２非反転入力端子に対して、夫々、ソフトスタート電圧ＶＳＳ、基準電圧ＶＲＥＦが印加される。エラーアンプ１１の反転入力端子には上述の如く帰還電圧ＶＦＢが印加される。
【００９８】
エラーアンプ１１は、上述の如く、負側対象電圧と正側対象電圧との差分に応じた誤差電圧ＶＣＭＰを生成するが、ソフトスタート電圧ＶＳＳ及び基準電圧ＶＲＥＦの内、低い方の電圧が正側対象電圧として用いられる。負側対象電圧は帰還電圧ＶＦＢである。故に、エラーアンプ１１は、ソフトスタート電圧ＶＳＳが基準電圧ＶＲＥＦよりも低い区間では、帰還電圧ＶＦＢとソフトスタート電圧ＶＳＳとの差分に応じて誤差電圧ＶＣＭＰを生成し、ソフトスタート電圧ＶＳＳが基準電圧ＶＲＥＦよりも高い区間では、帰還電圧ＶＦＢと基準電圧ＶＲＥＦとの差分に応じて誤差電圧ＶＣＭＰを生成する。“ＶＳＳ＝ＶＲＥＦ”であるときには、ソフトスタート電圧ＶＳＳと基準電圧ＶＲＥＦの何れかが正側対象電圧となる。
【００９９】
図１７はスイッチング電源装置ＡＡの起動時におけるタイミングチャートである。タイミングｔＣ１において、電源ＩＣ１に供給される入力電圧ＶＩＮが０Ｖ（ゼロボルト）から所定の正の直流電圧へと上昇したとする。そうすると、タイミングｔＣ１にて電源ＩＣ１が起動し、生成部５１は、タイミングｔＣ１を起点に、ソフトスタート電圧ＶＳＳを０Ｖから所定の正の所定電圧ＶＳＳＭＡＸに向けて徐々に上昇させてゆく。例えば、定電流を生成する定電流回路と該定電流にて充電されるコンデンサにて電圧ＶＳＳを生成することができ、電圧ＶＳＳを生成するためのコンデンサは電源ＩＣ１に外付け接続されていても良い。タイミングｔＣ１よりも後のタイミングｔＣ３において、電圧ＶＳＳはちょうど所定電圧ＶＳＳＭＡＸに達し、以後、電圧ＶＳＳは所定電圧ＶＳＳＭＡＸに維持される。タイミングｔＣ１及びｔＣ３間のタイミングｔＣ２において、ちょうど、電圧ＶＳＳは所定電圧ＶＳＳＭＡＸよりも低い所定電圧ＶＳＳＥＮＤに達する。回路５２は、電圧ＶＳＳが所定電圧ＶＳＳＥＮＤ未満であるときにローレベルの信号ＳＳＥＮＤを出力し、電圧ＶＳＳが所定電圧ＶＳＳＥＮＤ以上であるときにハイレベルの信号ＳＳＥＮＤを出力する。ハイレベルの信号ＳＳＥＮＤはソフトスタート動作の完了を意味している。ここで、“０＜ＶＲＥＦ＜ＶＳＳＥＮＤ＜ＶＳＳＭＡＸ”が成立する。但し“ＶＲＥＦ＝ＶＳＳＥＮＤ”であっても構わない。
【０１００】
このように、生成部５１は、スイッチング電源装置ＡＡの起動時において（即ち電源ＩＣ１の起動時において）、基準電圧ＶＲＥＦより低い電位から基準電圧ＶＲＥＦより高い電位（ＶＳＳＭＡＸ）に向けて徐々に電位が上昇するソフトスタート電圧ＶＳＳを生成し、これによって出力電圧ＶＯＵＴを０Ｖから目標電圧ＶＴＧに向けて緩やかに上昇させていくソフトスタート動作を実現する。
【０１０１】
タイミングｔＣ１を起点にして、エラーアンプ１１からラインＬＮ１に供給される電流により誤差電圧ＶＣＭＰが０Ｖ（ゼロボルト）から徐々に上昇してゆくことになるが、図１の回路構成では、誤差電圧ＶＣＭＰがスキップ判定電圧ＶＴＳＫＰに達するまでパルスキップ制御が働いて出力トランジスタＭ１がオンとならない。故に、仮にソフトスタート動作の実行中におけるスキップ判定電圧ＶＴＳＫＰが高すぎたならば、電圧ＶＳＳが相応に高くなってからしか出力トランジスタＭ１がターンオンされないことになり、出力電圧ＶＯＵＴの上昇の滑らかさが損なわれるおそれがある。即ち、図１８を参照し、起動時における出力電圧ＶＯＵＴの波形が、理想的な実線波形４６２から乖離した、破線波形４６１のようになるおそれがある。
【０１０２】
そこで、電源ＩＣ１では、ソフトスタート動作の実行時におけるスキップ判定電圧ＶＴＳＫＰを、ソフトスタート動作の完了後のそれよりも低く設定する。これにより、起動時における出力電圧ＶＯＵＴの波形を、図１８の実線波形４６２のような滑らかなものとすることができる。具体的には、スキップ判定電圧ＶＴＳＫＰに対し信号ＳＳＥＮＤがローレベルであるときには所定の電圧ＶＴＳＫＰ１に設定し且つ信号ＳＳＥＮＤがハイレベルであるときには所定の電圧ＶＴＳＫＰ２に設定する電圧設定回路（不図示）を制御部１０に設けておく（図１９参照）。ここで、“０＜ＶＴＳＫＰ１＜ＶＴＳＫＰ２”が成立し、例えば、電圧ＶＴＳＫＰ１及びＶＴＳＫＰ２は、夫々、３０ｍＶ及び１２０ｍＶである。即ち、制御部１０は、ソフトスタート電圧ＶＳＳが基準電圧ＶＲＥＦ以上の所定電圧ＶＳＳＥＮＤに達するまでのソフトスタート区間において、それ以降よりも、スキップ判定電圧ＶＳＫＰを低く設定する。
【０１０３】
＜＜第６実施形態＞＞
本発明の第６実施形態を説明する。第６実施形態では、上述の第１〜第５実施形態の内の任意の実施形態に適用可能な応用技術及び変形技術等を説明する。
【０１０４】
スイッチング電源装置ＡＡは、負荷ＬＤを有する任意の電気機器に搭載されて良い。出力電圧ＶＯＵＴのリプル低減及び軽負荷時における電力消費削減に対して要求の強い用途において、スイッチング電源装置ＡＡは特に有益に機能するが、スイッチング電源装置ＡＡの用途は任意である。スイッチング電源装置ＡＡが搭載される電気機器の例として、ＰＬＣ（Programmable Logic Controller）が挙げられる。この場合、ＰＬＣに設けられたマイクロコンピュータやＡＳＩＣ（Application Specific Integrated Circuit）が負荷ＬＤとなりうる。
【０１０５】
スイッチング電源装置ＡＡが搭載される電気機器の他の例として冷蔵庫や洗濯機などの家電機器も挙げられる。冷蔵庫の庫内を照らすための照明部が負荷ＬＤとなり得る。冷蔵庫では、扉の閉鎖時において照明部が消灯される一方で扉の開放時において照明部が点灯される。このため、照明部がスイッチング電源装置ＡＡの負荷ＬＤとなる場合、負荷電流ＩＬＤが大きく変動し、この変動の過程において上述の各実施形態で述べたような制御の滑らかな切り替えが有効に機能する。
【０１０６】
上述したように、電源ＩＣ１の各回路素子は半導体集積回路の形態で形成され、当該半導体集積回路を樹脂にて構成された筐体（パッケージ）内に封入することで半導体装置が構成される。但し、複数のディスクリート部品を用いて電源ＩＣ１内の回路と同等の回路を構成するようにしても良い。電源ＩＣ１内に含まれるものとして上述した幾つかの回路素子（例えばトランジスタＭ１及びＭ２）は、電源ＩＣ１外に設けられて電源ＩＣ１に外付け接続されても良い。逆に、電源ＩＣ１外に設けられるものとして上述した幾つかの回路素子を、電源ＩＣ１内に設けるようにしても良い。
【０１０７】
スイッチング電源装置ＡＡはスイッチング電源用回路を内包している。電源ＩＣ１がスイッチング電源用回路に相当すると考えることができる。上述の電源ＩＣ１から電源ＩＣ１の構成要素の一部を除いた回路がスイッチング電源用回路に相当すると考えても良いし、或いは、上述の電源ＩＣ１と電源ＩＣ１外の任意の要素とでスイッチング電源用回路が構成されると考えても良い。
【０１０８】
任意の信号又は電圧に関して、上述の主旨を損なわない形で、それらのハイレベルとローレベルの関係を逆にしても良い。
【０１０９】
上述の各トランジスタは、任意の種類のトランジスタであって良い。例えば、ＭＯＳＦＥＴとして上述されたトランジスタを、接合型ＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第１電極、第２電極及び制御電極を有する。ＦＥＴにおいては、第１及び第２電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。ＩＧＢＴにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。ＩＧＢＴに属さないバイポーラトランジスタにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。
【０１１０】
同期整流方式の降圧型スイッチング電源装置に本発明を適用した構成を例に挙げたが、本発明の適用対象はこれに限定されるものではなく、非同期整流方式のスイッチング電源装置に本発明を適用しても構わないし、昇圧型や昇降圧型のスイッチング電源装置に本発明を適用しても構わない。
【０１１１】
本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
【符号の説明】
【０１１２】
ＡＡ  スイッチング電源装置
１  電源ＩＣ
１０  制御部
１１  エラーアンプ
１５  スロープ電圧生成部
１６  メインコンパレータ
１７  セット信号生成部
１８  制御信号生成部
２１  スキップコンパレータ
２２  ワンショットパルス生成部
Ｍ１  出力トランジスタ
Ｍ２  同期整流トランジスタ
ＶＩＮ  入力電圧
ＶＯＵＴ  出力電圧
ＶＦＢ  帰還電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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