(57)【要約】      （修正有）【課題】応答特性と安定性の両立が可能なスイッチング電源を提供する。【解決手段】スイッチング電源１００は、スイッチング回路部２と、平滑回路部３と、差分信号出力部６、７と、信号出力部９と、パルス駆動信号出力部１と、信号生成部９と、を備える。スイッチング回路部２は、パルス状波形の電圧を出力する。平滑回路部３は、パルス状波形の電圧を直流に変換して出力する。差分信号出力部６、７は、出力電圧と基準電位との電位差に基づく差分信号を出力する。信号出力部９は、クロック信号に同期した信号を発生する。パルス駆動信号出力部１は、差分信号と信号とが同値になる時点に基づき、電圧を出力する時比率を調整し、パルス駆動信号を出力する。信号生成部９は、差分信号及び信号の内の少なくとも一方の信号を入力電圧が高くなるに従い、クロック信号の１周期内における基準時から時点までの間隔がより短くなるように生成する。【選択図】図１
2020156215.tif 000002
【特許請求の範囲】
【請求項１】
入力された入力電圧をクロック信号に同期したパルス駆動信号に応じてスイッチングしてパルス状波形の電圧を出力するスイッチング回路部と、
前記パルス状波形の電圧を直流に変換して出力電圧を出力する平滑回路部と、
前記出力電圧と基準電位との電位差に基づく差分信号を出力する差分信号出力部と、
前記クロック信号に同期した信号を出力する信号出力部と、
前記差分信号と前記信号とが同値になる時点に基づき、前記電圧を出力する時比率を調整し、前記パルス駆動信号を出力するパルス駆動信号出力部と、
前記差分信号及び前記信号の内の少なくとも一方の信号を前記入力電圧が高くなるに従い、前記クロック信号の１周期内における基準時から前記時点までの間隔がより短くなるように生成する信号生成部と、
を備える、スイッチング電源。
【請求項２】
前記信号生成部は、前記差分信号の値を下に凸の入出力特性を有する曲線に基づき、生成する、請求項１に記載のスイッチング電源。
【請求項３】
前記曲線は、指数関数で示すことが可能である、請求項２に記載のスイッチング電源。
【請求項４】
前記信号生成部は、前記信号の値を上に凸の入出力特性を有する曲線に基づき、生成する、請求項１に記載のスイッチング電源。
【請求項５】
前記出力電圧の高周波を抑制する第２平滑回路部を更に備え、
前記信号生成部は、前記第２平滑回路部により高周波を抑制された前記入力電圧に前記信号の振幅を比例させる、請求項１に記載のスイッチング電源。
【請求項６】
入力された入力電圧をクロック信号に同期したパルス駆動信号に応じてスイッチングしてパルス状波形の電圧を出力するスイッチング回路部と、
前記パルス状波形の電圧を直流に変換して出力電圧を出力する平滑回路部と、
前記出力電圧と基準電位との電位差に応じた差分信号を下に凸の入出力特性を有する曲線に基づき出力する差分信号出力部と、
前記クロック信号に同期した信号を出力する信号出力部と、
前記差分信号と前記信号とが同値になる時点に基づき、前記電圧を出力する時比率を調整し、前記クロック信号に同期した前記パルス駆動信号を出力するパルス駆動信号出力部と、
を備える、スイッチング電源。
【請求項７】
入力された入力電圧をクロック信号に同期したパルス駆動信号に応じてスイッチングしてパルス状波形の電圧を出力するスイッチング回路部と、
前記パルス状波形の電圧を直流に変換して出力電圧を出力する平滑回路部と、
前記出力電圧と基準電位との電位差に基づく差分信号を出力する差分信号出力部と、
前記クロック信号に同期した信号の値を上に凸の入出力特性を有する曲線に基づき、出力する信号出力部と、
前記差分信号と前記信号とが同値になる時点に基づき、前記電圧を出力する時比率を調整し、前記クロック信号に同期した前記パルス駆動信号を出力するパルス駆動信号出力部と、
を備える、スイッチング電源。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、スイッチング電源に関する。
【背景技術】
【０００２】
自動運転装置を構成する制御用コンピュータや操縦用モータなどには、安定した電力供給が可能である電源が必要である。制御用コンピュータや操縦用モータの消費電力は大きく、変動が激しいという特徴がある。このため、電力効率の面で有利であるスイッチング電源の利用が適していると考えられている。
【０００３】
しかしながら、自動運転装置などでは、入力電圧の上限と下限との差が例えば１０倍程度まで変動してしまい、従来の主として電流を制御するスイッチング電源では、応答特性と安定性とが低下してしまう恐れがある。このため、入力電圧の上限と下限との差が大きくなる場合にも応答特性と安定性の両立が可能なスイッチング電源が望まれている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−８６７５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
応答特性と安定性の両立が可能なスイッチング電源を提供する。
【課題を解決するための手段】
【０００６】
本実施形態によれば、スイッチング電源は、スイッチング回路部と、平滑回路部と、差分信号出力部と、信号出力部と、パルス駆動信号出力部と、信号生成部とを備える。スイッチング回路部は、入力された電圧をクロック信号に同期したパルス駆動信号に応じてスイッチングしてパルス状波形の電圧を出力する。平滑回路部は、パルス状波形の電圧を直流に変換して出力する。差分信号出力部は、出力電圧と基準電位との電位差に基づく差分信号を出力する。信号出力部は、クロック信号に同期した信号を発生する。パルス駆動信号出力部は、差分信号と信号とが同値になる時点に基づき、電圧を出力する時比率を調整し、パルス駆動信号を出力する。信号生成部は、差分信号及び信号の内の少なくとも一方の信号を入力電圧が高くなるに従い、クロック信号の１周期内における基準時から時点までの間隔がより短くなるように生成する。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態に係るスイッチング電源の構成例を示す図。
【図２】第１実施形態に係るスイッチング電源の動作波形を示す図。
【図３】出力電圧のフィードバック制御による安定性を示すボーデ線図。
【図４】第１実施形態のスイッチング電源の効果例を示す動作波形図。
【図５】第２実施形態に係るスイッチング電源の詳細な構成例を示す図。
【図６】第３実施形態の電力増幅器の通常運転時の接続状態例を示す図。
【図７】ゲイン補償器の入出力特性を示す図。
【図８】ゲイン補償器のゲイン補償倍率を示す図。
【図９】入力電圧とゲイン補償倍率との関係を示す図。
【図１０】第４実施形態に係るスイッチング電源の構成例を示す図。
【図１１】ゲイン補償鋸波信号ＳａｗＧｃｍｐの動作波形を示す図。
【図１２】第５実施形態に係るスイッチング電源の構成例を示す図。
【図１３】ゲイン補償機能付き鋸波発生器の動作波形を示す図。
【図１４】第６実施形態に係る小信号伝達ゲイン特性の補償例を示す図。
【図１５】第６実施形態に係るスイッチング電源の構成例を示す図。
【図１６】第６実施形態に用いられるゲイン補償機能付き鋸波発生器の詳細な構成例を示す図。
【図１７】第６実施形態の動作説明波形図。
【図１８Ａ】フィードバック制御ループのボーデ線図。
【図１８Ｂ】ボーデ線図から得られる小信号ゲイン周波数積の入力電圧依存性を示す図。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、本発明の実施形態について説明する。なお、本件明細書に添付する図面においては、図示と理解のしやすさの便宜上、適宜縮尺および縦横の寸法比等を、実物のそれらから変更し誇張してある。
【０００９】
（第１実施形態）
図１は、第１実施形態に係るスイッチング電源１００の構成例を示す図である。スイッチング電源１００は、入力電源ＶＩＮの入力電圧Ｖｉを出力電圧Ｖｏとして出力する。スイッチング電源１００は、パルス幅変調器１（以下、ＰＷＭ１と記す）と、スイッチングドライバ２と、ＬＣローパスフィルタ３と、分圧器４と、基準電圧源５と、エラーアンプ６と、位相補償器７（以下、ＰＣＭＰ７）と、クロック発振器８（以下では、ＣＬＫ８と記す場合がある）と、ゲイン補償機能付き発生器９（以下では、ゲイン補償機能付き発生器９を発生器９と記す場合がある）と、ローパスフィルタ９ａとを備えて構成されている。例えば入力電源ＶＩＮの電圧値は４〜４０ボルトであり、この電圧値の上限と下限との差は１０倍程度に達する。
【００１０】
ＰＷＭ１は、デューティ指示電圧信号Ｖｄと振幅変調信号ＳａｗＧｃｍｐとが入力され、振幅変調信号ＳａｗＧｃｍｐに同期したパルス幅変調信号Ｐｗｍｐを出力する。振幅変調信号ＳａｗＧｃｍｐは鋸波であり、パルス幅変調信号Ｐｗｍｐは矩形波である。より詳細には、ＰＷＭ１は、デューティ指示電圧信号Ｖｄと、振幅変調信号ＳａｗＧｃｍｐとの電圧を比較する。これにより、ＰＷＭ１は、デューティ指示電圧信号Ｖｄよりも振幅変調信号ＳａｗＧｃｍｐが、小さい場合にＨｉのパルス幅変調信号Ｐｗｍｐを出力し、大きい場合にＬｏｗのパルス幅変調信号Ｐｗｍｐを出力する。すなわち、ＰＷＭ１は、デューティ指示電圧信号Ｖｄと幅変調信号ＳａｗＧｃｍｐとが同値になる時点に基づき、電圧を出力する時比率を調整し、クロック信号に同期したパルス幅変調信号Ｐｗｍｐを出力する。なお、本実施形態に係るＰＷＭ１がパルス駆動信号出力部に対応し、パルス幅変調信号Ｐｗｍｐがパルス駆動信号に対応し、デューティ指示電圧信号Ｖｄが差分信号に対応する。
【００１１】
スイッチングドライバ２は、ＰＷＭ１と接続され、パルス幅変調信号ＰｗｍｐをＰＷＭ１から入力し、パルス幅変調信号Ｐｗｍｐの電位が高いときに入力電源ＶＩＮとＬＣローパスフィルタ３とを低抵抗で接続する。一方で、パルス幅変調信号Ｐｗｍｐの電位が低いときに接地電源とＬＣローパスフィルタ３とを低抵抗で接続する。すなわち、スイッチングドライバ２は、パルス幅変調信号Ｐｗｍｐに基づいてパルス状波形のスイッチング信号Ｓｗを出力する。なお、本実施形態に係るスイッチングドライバ２がスイッチング回路部に対応する。
【００１２】
ＬＣローパスフィルタ３は、インダクタと平滑キャパシタにより構成される。インダクタは一方の端子をスイッチングドライバ２に接続され、他方の端子を平滑キャパシタに接続される。これにより、ＬＣローパスフィルタ３は、供給される電位を平滑キャパシタにより平滑して、出力電圧Ｖｏを生成する。すなわち、ＬＣローパスフィルタ３は、スイッチィング信号Ｓｗを直流に変換して出力電圧Ｖｏを出力する。なお、本実施形態に係るＬＣローパスフィルタ３が、平滑回路部に対応する。
【００１３】
分圧器４は、出力電圧Ｖｏを分圧し、フィードバック信号Ｆｂを生成する。  
基準電圧源５は、基準電圧Ｖｒｅｆを出力する。
【００１４】
エラーアンプ６は、反転差動入力端子に分圧器４が接続され、非反転差動入力端子に基準電圧源５が接続されている。すなわち、エラーアンプ６は、反転差動入力端子にフィードバック信号Ｆｂを入力し、非反転差動入力端子に基準電圧Ｖｒｅｆを入力して、両者の電位差を増幅してエラー信号Ｅｒｒを出力する。
【００１５】
ＰＣＭＰ７は、入力端子にエラーアンプ６が接続され、出力端子にＰＷＭ１が接続されている。これにより、ＰＣＭＰ７は、エラー信号Ｅｒｒを入力し、デューティ指示電圧信号Ｖｄを出力する。なお、本実施形態に係るエラーアンプ６及びＰＣＭＰ７が差分信号出力部に対応する。
【００１６】
クロック発振器８は、クロック信号Ｃｌｋを生成する。クロック信号Ｃｌｋは極端にＨｉパルス幅デューティが低い一定周期の矩形波信号である。なお、本実施形態に係るクロック信号ＣｌｋがＬｏｗに変化した時が基準時に対応する。
【００１７】
発生器９は、入力端子にクロック発振器８が接続され、出力端子にＰＷＭ１が接続されている。これにより、発生器９は、クロック信号Ｃｌｋに同期し、且つ入力電源ＶＩＮの入力電圧Ｖｉに比例する振幅変調信号ＳａｗＧｃｍｐを出力する。また、発生器９は、入力電圧Ｖｉが高くなるに従い、クロック信号Ｃｌｋの基準時から、デューティ指示電圧信号Ｖｄと振幅変調信号ＳａｗＧｃｍｐとが同値になる時点までの間隔がより短くなるように、振幅変調信号ＳａｗＧｃｍｐを生成する。ローパスフィルタ９ａは、入力電圧Ｖｉの時間変動を抑制するフィルタである。なお、本実施形態に係る発生器９が鋸波信号出力部及び信号生成部に対応する。
【００１８】
このような構成により、振幅変調信号ＳａｗＧｃｍｐの電圧は、クロック信号Ｃｌｋの立ち上りの瞬間に低電圧にリセットされ、その後、徐々に昇圧する鋸状の波形となる。すなわち、振幅変調信号ＳａｗＧｃｍｐにおける波形の振幅は入力電源ＶＩＮの電圧に比例する。
【００１９】
図２は、第１実施形態に係るスイッチング電源の動作波形を示す図である。横軸は時間を示している。上段から順に、入力電源ＶＩＮの入力電圧Ｖｉ、実線で負荷電流Ｉｌｏａｄ、破線でインダクタ電流ｉｌを示す。
【００２０】
次段にクロック信号Ｃｌｋ、実線で振幅変調信号ＳａｗＧｃｍｐ、破線でデューティ指示電圧信号Ｖｄを示す。さらに、次段にパルス幅変調波Ｐｗｍｐ、最下段に実線でスイッチング信号Ｓｗと破線で出力電圧Ｖｏを示す。
【００２１】
ここで、入力電圧Ｖｉには、はじめ通常電圧が与えられているが、途中から異常な高電圧となり、後に通常電圧に戻る状態を示している。負荷電流Ｉｌｏａｄは、はじめは比較的軽負荷で一定状態を保っているが、後に重負荷状態に急変し、後に再び軽負荷状態に急変する。このとき、インダクタ電流ｉｌは負荷電流Ｉｌｏａｄに追随して増減するが、その増減の速度は、ＬＣローパスフィルタ３のインダクタンス、入力電圧Ｖｉ、及び出力電圧Ｖｏにより定まる傾きとなり、緩やかである。クロック信号Ｃｌｋは、短い期間Ｈｉとなるパルス信号を一定間隔で繰り返す。クロック信号ＣｌｋがＬｏｗに変化した瞬間が基準時に対応する。
【００２２】
振幅変調信号ＳａｗＧｃｍｐは本実施形態に係る特徴的な波形である。クロック信号ＣｌｋがＨｉとなる期間に、振幅変調信号ＳａｗＧｃｍｐは低電圧に急変する。その後、クロック信号ＣｌｋがＬｏｗに変化した瞬間からその電位は上昇を開始する。その電位上昇の傾きは入力電圧Ｖｉに比例して、一定である。ここで、クロック信号Ｃｌｋの周期は一定なので、振幅変調信号ＳａｗＧｃｍｐは、その振幅が入力電圧Ｖｉに比例する。この際に、入力電圧Ｖｉは、ローパスフィルタ９ａにより高周波数の時間変動が抑制されているので、ノイズの影響を回避でき、幅変調信号ＳａｗＧｃｍｐの特性を維持できる。特に、入力電圧Ｖｉの大きさにより振幅変調信号ＳａｗＧｃｍｐの振幅が変動してしまうので、入力電圧Ｖｉの高周波成分を抑制することが出力電圧Ｖｏを一定化する上で重要となる。
【００２３】
デューティ指示電圧信号Ｖｄは、基準電圧Ｖｒｅｆから、フィードバック信号Ｆｂの電位を引いて得られる電圧をエラーアンプ６により増幅したエラー信号Ｅｒｒを、さらにＰＣＭＰ７により変化速度を鈍らして得られる。
【００２４】
パルス幅変調信号Ｐｗｍｐは、振幅変調信号ＳａｗＧｃｍｐの電位がデューティ指示電圧信号Ｖｄの電位より低いときにＨｉとなり、高いときにＬｏｗとなる。入力電圧Ｖｉが大きくなるほど、パルス幅変調信号ＰｗｍｐのＨｉの継続時間は短くなる。すなわち、発生器９は、振幅変調信号ＳａｗＧｃｍｐを入力電圧Ｖｉが高くなるに従い、クロック信号Ｃｌｋの基準時から、振幅変調信号ＳａｗＧｃｍｐと電圧信号Ｖｄが同値となる時点までの間隔、すなわちパルス幅変調信号ＰｗｍｐのＨｉの継続時間がより短くなるように生成する。
【００２５】
スイッチングドライバ２の不図示のスイッチング素子は、パルス幅変調信号Ｐｗｍｐの状態に従ってＨｉまたはＬｏｗとなる。Ｈｉにおけるスイッチング素子は入力電源ＶＩＮに、Ｌｏｗにおけるスイッチング素子は接地電源に、それぞれ低抵抗で接続される。出力電圧Ｖｏは、スイッチングドライバ２のスイッチング素子からＬＣローパスフィルタ３を介して出力される。
【００２６】
このように、振幅変調信号ＳａｗＧｃｍｐの振幅を入力電圧Ｖｉに比例させる。これにより、入力電圧Ｖｉが高くなるほど振幅変調信号ＳａｗＧｃｍｐの電位がデューティ指示電圧信号Ｖｄを超える時間が短くなる。これから分かるように、入力電圧Ｖｉが高くなるほど、入力電源ＶＩＮとスイッチングドライバ２のスイッチング素子が低抵抗で接続される時間が低減して、出力電圧Ｖｏを一定値に保つように作用させることが可能となる。すなわち、振幅変調信号ＳａｗＧｃｍｐとデューティ指示電圧信号Ｖｄとに基づき、出力電圧Ｖｏは所定値に保たれる。
【００２７】
図３は、出力電圧Ｖｏのフィードバック制御による安定性を示すボーデ線図である。（ａ）図は、パワー段の周波数伝達特性を示す図である。このパワー段の周波数伝達特性とは、パルス幅変調信号ＰｗｍｐのＨｉの時間割合い、つまり、デューティｄ（ｆ）を入力として、サイン波信号を与えたとき、出力電圧Ｖｏの電圧変動ｖ（ｆ）を出力として得られるサイン波信号の変化を表す。
【００２８】
また、（ｂ）図は、制御段の周波数伝達特性を示す図である。制御段の周波数伝達特性とは、出力電圧Ｖｏの変動ｖ（ｆ）を入力として、サイン波信号を与えたとき、パルス幅変調信号Ｐｗｍｐのデューティｄ（ｆ）を出力として得られるサイン波信号の変化を表す。そして、（ｃ）図は、オープンループ伝達特性を示す図である。オープンループ伝達特性は、パワー段と制御段との周波数伝達特性を合成して得られる。
【００２９】
それぞれのグラフの横軸は対数表示されたサイン波信号の周波数である。左縦軸はｄＢ単位の振幅ゲイン（倍率）であり、一点斜線で示すレベルを０ｄＢ、つまり、１倍として、振幅ゲインを実線で示している。また、右縦軸は角度単位の位相差であり、基準として同位相を表すレベル０°、位相が進んで逆相となることを表すレベル１８０°、位相が遅れて逆相となることを表すレベル−１８０°を一点鎖線で示している。入力サイン波信号に対する出力サイン波信号の位相差は破線で示している。
【００３０】
（ａ）図のパワー段の周波数伝達特性は、出力ドライバ２とＬＣローパスフィルタ３との伝達特性の合成である。そのゲインは、ＬＣローパスフィルタ３のカットオフ周波数ｆＬＣより、小さい領域では基礎ゲインＧｏで一定となり、大きい領域では周波数の二乗に反比例して小さくなる。また、その位相差は、カットオフ周波数ｆＬＣより十分に小さい（例えば、十分の一以下）領域では、ほぼ０°と見なすことができる。一方で、カットオフ周波数ｆＬＣに近付くに従い遅れが生じ、カットオフ周波数ｆＬＣのサイン波信号の位相差は９０°となる。カットオフ周波数ｆＬＣより１０倍大きい（例えば、１０倍程の）周波数のサイン波信号の位相差はほぼ−１８０、つまり、逆相となる。
【００３１】
さらに、周波数ｆがスイッチング周波数の半分であるｆｓｗ／２に近付くと、位相遅れが急速に増大する。また、デューティｄ（ｆ）は０から１までの範囲の信号であり、それに比例して、出力電圧Ｖｏは０Ｖから入力電圧Ｖｉまで変化する。したがって、基礎ゲインＧｏは式１のように表すことができる。
【数１】
2020156215.tif 000003
【００３２】
（ｃ）図のオープンループ伝達特性は、スイッチング電源のフィードバック制御を安定させるために目指すべき特性を表している。その目指すべきオープンループ伝達特性は、（ｃ）図に示すように、十分に高いＤＣゲインＧＤＣから第１ポール周波数ｆｐ１で折れ曲がり、サイン波信号の周波数ｆに反比例して低下し、ユニティゲイン周波数ｆｕを超えてから第２ポールｆｐ２で再びゲインが折れ曲がるような、１ポール型の伝達特性である。このため、実線で表されるゲイン特性と破線で表される位相特性を次のように設定する。
【００３３】
まず、目指すべきゲイン特性として、周波数ｆが非常に低い領域のときのＤＣゲインＧＤＣが大きな値になるように設定する。ＤＣゲインＧＤＣが大きい程、フィードバック制御ループを構成したとき、出力電圧Ｖｏの制御精度が高くなる。ＤＣゲインＧＤＣは、例えば６０ｄＢより大きく設定する。ここで、１ポール型の伝達特性では、第１ポール周波数ｆｐ１とＤＣゲインＧＤＣの積は、ゲインが０ｄＢ（一倍）になるユニティゲイン周波数ｆｕと等しくなる。つまり、式２のように表される。
【数２】
2020156215.tif 000004
【００３４】
ユニティゲイン周波数ｆｕは制御帯域とも呼ばれ、フィードバック制御ループの負荷変動に対する応答の速さを表す指標となる。制御帯域ｆｕが大きい程、負荷が急変した際の応答が速くなる。さらに、スイッチング電源の場合、ＬＣローパスフィルタ３のＬＣ共振の影響を抑えるため、そのカットオフ周波数ｆＬＣより大きな値に制御帯域ｆｕを設定する必要がある。一方、制御帯域ｆｕの上限はスイッチング周波数の半分であるｆｓｗ／２となる。この関係が逆転すると、スイッチング動作に伴い生じるノイズにフィードバック制御ループが反応し、出力電圧Ｖｏが不安定になる。したがって、制御帯域ｆｕの設定範囲は式３で表される。
【数３】
2020156215.tif 000005
【００３５】
一方、目指すべき位相特性は、ネガティブフィードバック制御を行うため、周波数ｆが非常に低い領域では、逆相の信号の１８０°である。位相は第１ポール周波数ｆｐ１で４５°遅れて１３５°となり、第１ポール周波数ｆｐ１の１０倍程度の周波数では９０°の遅れになる。
【００３６】
第１ポール周波数ｆｐ１の１０倍の周波数より高い周波数領域では位相特性は一旦９０°に留まる。第１ポール周波数ｆｐ１の１０倍の周波数より高周波のＬＣローパスフィルタ周波数ｆＬＣでは位相差は１８０°にまで遅れる。ＬＣローパスフィルタ周波数ｆＬＣの１０倍の周波数では２７０°にまで遅れる。このような遅れを防ぐため、第１ゼロ周波数ｆｚ１と第２ゼロ周波数ｆｚ２とをＬＣローパスフィルタ周波数ｆＬＣを挟んで配置する。これにより、位相差は若干増減するものの、ほぼ９０°を保ち続ける。ユニティゲイン周波数ｆｕを超え、スイッチング周波数ｆｓｗに近付くと、位相が急激に遅れ、スイッチング周波数の半分であるｆｓｗ／２では位相差は０°を下回る。
【００３７】
ここで、フィードバック制御の安定性を表す重要な指標が位相余裕θｍである。位相余裕θｍはユニティゲイン周波数ｆｕのときの位相差である。位相差が４５°以下では、そのフィードバック制御は不安定であると判定される。位相余裕θｍが４５°以下のとき、負荷の急激な変動に対して、出力は数回振動しながら設定値に安定する。そして、位相余裕θｍが０°を下回ると発振する。位相余裕θｍが６０°のとき、若干のオーバーシュートを伴いながらも、安定状態になるまでの時間が最も短くなる。
【００３８】
このように、位相余裕θｍが７２°のとき、オーバーシュートが消え、応答速度も速く、理想的な制御となる。位相余裕θｍが９０°を超えると、フィードバック制御は安定であるが、応答が緩慢であると評価される。以上をまとめると、目指すべきは１ポール型の伝達特性であり、ＤＣゲインＧＤＣを、例えば６０ｄＢを目標として十分に大きく設定し、制御帯域ｆｕをＬＣローパスフィルタ３のカットオフ周波数ｆＬＣとスイッチング周波数の半分であるｆｓｗ／２の中間の値に設定し、位相余裕θｍを７２°を目標にして４５°以上を保つこととなる。
【００３９】
このため、（ｃ）図で示すオープンループ伝達特性を得るために、（ａ）図で示すパワー段の周波数伝達特性に対して、（ｂ）図で示す制御段の周波数伝達特性を実現するＰＣＭＰ７（図１）を設計する。まず、第１の条件である十分に大きなＤＣゲインＧＤＣを得るため、エラーアンプ６のゲインＧａｍｐを定める。ここで、パワー段の周波数伝達特性には基礎ゲインＧ０があるので、ゲインＧａｍｐとの関係は式４で表される。
【数４】
2020156215.tif 000006
【００４０】
ＭＯＳトランジスタを用いて差動増幅器を構成すれば、６０ｄＢ以上のゲインＧａｍｐを得ることは容易である。しかし、ゲインＧａｍｐと第１ポール周波数ｆｐ１は、ＭＯＳトランジスタの特性変動の影響を受けるため、温度や電源電圧、製造プロセスのバラツキによって、大きく変動する。そこで、ゲインＧａｍｐと第１ポール周波数ｆｐ１を設定する代わりに、ＰＣＭＰ７にゼロ点（微分特性）を追加して、その第１ゼロ周波数ｆｚ１と第１ゼロ周波数におけるゲインＧｚ１を設定する。第１ゼロ周波数ｆｚ１と第１ゼロゲインＧｚ１は、ＰＣＭＰ７を構成する抵抗素子および容量素子により設定することができる。温度や電源電圧、製造プロセスのバラツキによる影響を受けにくいという利点がある。
【００４１】
第１ゼロ周数ｆｚ１を周波数ｆＬＣより低く設定すれば、第１ゼロ周数ｆｚ１と第１ゼロゲインＧｚ１の積は、ユニティゲイン周波数ｆｕと等しくなり、式５が得られる。
【数５】
2020156215.tif 000007
【００４２】
基礎ゲインＧ０は式１により既知なので、ＰＣＭＰ７により付加される第１ゼロ周波数ｆｚ１と第１ゼロゲインＧｚ１の積を設定することにより、ユニティゲイン周波数、つまり、制御帯域ｆｕを定めることができる。これにより、制御帯域ｆｕをカットオフ周波数ｆＬＣとスイッチング周波数の半分であるｆｓｗ／２の中間程の値に設定するという第２の条件を満たすこともできる。
【００４３】
最後に、位相余裕θｍを７２°を目標にし、４５°以上に保つという第３の条件を満たすようにする。制御帯域ｆｕはカットオフ周波数ｆＬＣより十分に高い値に設定される。したがって、（ａ）図で示されるように、出力段の位相余裕θｍは、基礎的にはほぼ０°となる。
【００４４】
さらに、（ｂ）図で示すように、ＰＣＭＰ７には、制御帯域ｆｕより十分に低い第１ポール周波数ｆｐ１と、第１ゼロ周数ｆｚ１が設定されている。第１ポール周波数ｆｐ１により９０°遅れた位相差が、第１ゼロ周数ｆｚ１により再び０°に戻されるので、このままフィードバック制御回路を構成すると、極めて不安定な状態となる。
【００４５】
そこで、ＰＣＭＰ７に第２のゼロ点（微分特性）を追加して、位相を補償する。同時に、制御帯域ｆｕを丁度中央で挟むように、第２ポール周波数ｆｐ２を配置する。第２ゼロ周波数ｆｚ２で進んだ位相が、第２ポール周波数ｆｐ２で再び遅れることになるので、位相余裕θｍは式６のように表される。
【数６】
2020156215.tif 000008
これを解くと、位相余裕をθｍ＝７２°に設定するための第２ゼロ周波数ｆｚ２と第２ポール周波数ｆｐ２を式７と式８のように表すことができる。
【００４６】
【数７】
2020156215.tif 000009
【数８】
2020156215.tif 000010
【００４７】
このように、図３の（ａ）で示すパワー段の周波数伝達特性を持つ出力段と、（ｂ）で示す制御段の周波数伝達特性を持つ制御段を接続して、（ｃ）で示すオープンループ伝達特性を得て、フィードバックループ制御の安定性を確保することが可能となる。また、出力電圧Ｖｏは、基準電圧源５が出力する基準電圧Ｖｒｅｆと分圧器４の分圧比Ｈｏにより定まり、式９のように表される。つまり、出力電圧Ｖｏは入力電圧Ｖｉとは無関係となる。これは定電圧電源として好ましい特性である。
【数９】
2020156215.tif 000011
再び式１を参照すると、基礎ゲインＧｏは入力電圧Ｖｉに比例して大きくなることが示されている。その様子を図３の（ａ）図で示すパワー段の周波数伝達特性に細い実線で示す。また、式１と式５を組み合わせると、式１０となる。
【数１０】
2020156215.tif 000012
【００４８】
制御帯域ｆｕが入力電圧Ｖｉに比例して大きくなる特性は、定電圧電源として好ましくない。そこで、本実施形態では、発生器９により、式１１に示すように、振幅変調信号ＳａｗＧｃｍｐの電圧上昇速度ｄＶｓａｗ／ｄｔを入力電圧Ｖｉに比例するように調整する。
【数１１】
2020156215.tif 000013
【００４９】
制御帯域ｆｕの入力電圧Ｖｉへの依存性が信号ＳａｗＧｃｍｐ電圧上昇速度ｄＶｓａｗ／ｄｔを電圧Ｖｉで除算した比例係数Ｍｓａｗにより補償され、式１２のように、制御帯域ｆｕの変動が抑えられる。
【数１２】
2020156215.tif 000014
【００５０】
従来の入力電圧Ｖｉの許容範囲は、例えば、６Ｖから１２Ｖまでというように、下限値と上限値の比が２倍程度に制限されている。しかし、自動運転装置などに用いられる入力電圧Ｖｉの許容範囲は、例えば、４Ｖから４０Ｖまでというように、下限値と上限値の比が１０倍に達する程に広い。これにより、入力電源ＶＩＮが故障したとしても、自動運転動作を継続できるよう補償する。
【００５１】
図４は、スイッチング電源の効果例を示す動作波形図である。上段の図は、負荷電流Ｉｌｏａｄの時間変化を示しており、中段の図は、出力電圧Ｖｏの時間変化を示しており、下段の図は、従来における出力電圧Ｖｏの時間変化示している。縦軸は、それぞれ、負荷電流Ｉｌｏａｄ、出力電圧Ｖｏ、従来における出力電圧Ｖｏを示し、横軸は時間を示している。中段、下段の図は、入力電圧Ｖｉとして４Ｖ〜４０Ｖの範囲で９種類の異なる電圧を用いた例である。すなわち、中段、下段の図では、入力電圧Ｖｉを４Ｖから４０Ｖまで変更してスイッチング電源１００に入力した際の出力電圧Ｖｏの波形を９種類表示している。
【００５２】
負荷電流Ｉｌｏａｄは始め５０ｍＡの低い値で一定となっているが、３．０ｍｓのとき、ステップ状に７５０ｍＡにまで上昇している。その後、３．２ｍｓまで７５０ｍＡの高い値で一定となるが、３．２ｍｓのとき、ステップ状の５０ｍＡの低い値に再び戻る。
【００５３】
負荷電流Ｉｌｏａｄの急変により、出力電圧Ｖｏはそれぞれ２０ｍＶほど変動するが、フィードバック制御回路の働きにより、その電圧は３Ｖに戻される。ここで、９種類の出力電圧Ｖｏに対する波形を図示しているが、一本の波形に見えるほど全く同じ反応を示す。このように、入力電圧Ｖｉの変動による影響はゲイン補償機能付き発生器９の働きにより打ち消されることが分かる。
【００５４】
一方、ゲイン補償機能を有さない従来のスイッチング電源では、その出力電圧Ｖｏｕｔの負荷変動応答特性は入力電圧Ｖｉの影響を受ける。入力電圧Ｖｉが４０Ｖと高い値のとき、出力電圧Ｖｏの負荷変動応答特性は良好で、電圧変動は２０ｍＶ程度に抑えられている。しかし、入力電圧Ｖｉが低くなるのにしたがい、出力電圧Ｖｏの負荷変動応答特性が劣化する。入力電圧Ｖｉが４Ｖになると、出力電圧の変動量は８０ｍＶに達する。
【００５５】
本実施形態によれば、発生器９が出力する振幅変調信号ＳａｗＧｃｍｐの振幅を入力電圧Ｖｉに比例させることとした。これにより、入力電圧Ｖｉが高くなるほど振幅変調信号ＳａｗＧｃｍｐの電位がデューティ指示電圧信号Ｖｄを超える時間が短くなり、入力電源ＶＩＮとスイッチングドライバ２のスイッチング素子が低抵抗で接続される時間が低減して、出力電圧Ｖｏを一定値に保もつように作用させることが可能となる。この場合、入力電源ＶＩＮにローパスフィルタをかけることにより、より安定して出力電圧Ｖｏを一定値に保もつことができる。
【００５６】
（第２実施形態）
図５は、第２実施形態に係るスイッチング電源の詳細な構成例を示す図である。第２実施形態は、第１実施形態に係るスイッチング電源の詳細な内部構成を示すものである。同一の構成要素には同一の番号を付して、説明を省略する。
【００５７】
スイッチングドライバ２は、プレドライバ２１と、Ｐ型ＭＯＳトランジスタ２２と、非同期パワーダイオード２３とを有している。プレドライバ２１は、入力端子にＰＷＭ１の出力端子が接続され、出力端子にトランジスタ２２のゲートが接続される。プレドライバ２１は、パルス幅変調波信号Ｐｗｍｐを反転してトランジスタ２２のゲートにドライブ信号ＰＤＲＶｎを出力する。その際、ドライブ信号ＰＤＲＶｎがＬｏｗのときは入力電源ＶＩＮの入力電位Ｖｉとなり、Ｈｉのときは入力電位Ｖｉより数ボルト低い電位になるように、レベルシフトされる。
【００５８】
トランジスタ２２は、ソース端子に入力電源ＶＩＮが接続され、ドレイン端子にＬＣローパスフィルタ３及びダイオード２３のカソード端子が接続され、ゲート端子にプレドライバ２１の出力端子が接続される。トランジスタ２２は、ゲート端子に入力されるドライブ信号ＰＤＲＶｎがＨｉのとき、すなわちゲート端子の電位がＨｉのとき、ソース端子とドレイン端子の間は低抵抗となり、ドライブ信号ＰＤＲＶｎがＬｏｗのとき、すなわちゲート端子の電位がＬｏｗのときソース端子とドレイン端子の間は高抵抗となる。
【００５９】
ダイオード２３は、アノード端子が接地電源に接続され、カソード端子がトランジスタ２２のドレイン端子及びＬＣローパスフィルタ３に接続されている。このダイオード２３は、カソード端子がアノード端子より低電位のとき両者間は低抵抗となり、逆に、カソード端子がアノード端子より高電位のとき両者間は高抵抗となる。
【００６０】
ＬＣローパスフィルタ３はインダクタンスＬｏのインダクタとキャパシタンスＣｏのキャパシタから構成されるローパスフィルタである。その入力端子にトランジスタ２２のドレイン端子とダイオード２３のカソード端子が接続され、その出力端子から出力電圧Ｖｏが出力される。ＬＣローパスフィルタ３は、入力電源ＶＩＮと接地電源との電位の間で矩形動作するスイッチング信号Ｓｗを平滑して、一定の出力電圧Ｖｏを出力する。ＬＣローパスフィルタ３のカットオフ周波数ｆＬＣを第１実施形態の式３を満たすように、スイッチング周波数ｆｓｗに対して二桁ほど小さい値に設定する。そのカットオフ周波数ｆＬＣは式１３に示すように設定が可能である。
【数１３】
2020156215.tif 000015
【００６１】
なお、スイッチングドライバ２とＬＣローパスフィルタ３はスイッチング電源のパワー段ＰＷＲを構成する。このパワー段ＰＷＲは、入力電源ＶＩＮから電力を受け、出力電圧Ｖｏへ電力を供給する電圧源として動作する。その出力電圧Ｖｏは、クロック信号Ｃｌｋの周期に対するパルス幅変調波信号ＰｗｍｐのＨｉの割合（デューティ）Ｄにより、式１４に示すように制御される。
【数１４】
2020156215.tif 000016
【００６２】
ここで、ＬＣローパスフィルタ３のカットオフ周波数ｆＬＣより十分に低い周波数領域におけるパワー段ＰＷＲの入力デューティＤから出力電圧Ｖｏに至る小振幅信号の伝達ゲイン、つまり基礎ゲインＧｏは、式１５に示すように出力電圧ＶｏをデューティＤで微分して得ることができる。このため、入力電圧Ｖｉに等しくなる。これは第１実施形態の式１と同じである。
【数１５】
2020156215.tif 000017
【００６３】
分圧器４は、直列接続されるＲｃ２抵抗素子４２と、Ｒｃ３抵抗素子４３と、Ｒｃ４抵抗素子４４と、Ｃｃ２キャパシタ７３とを有している。抵抗素子４２の一方の端子にＬＣローパスフィルタ３の出力端子が接続され、抵抗素子４４の一方の端子に接地電源が接続され、抵抗素子４３と抵抗素子４４の接点に電流増幅器６１の反転入力端子が接続されている。また、抵抗素子４２にはキャパシタ７３が並列接続されている。分圧器４の分圧比Ｈｏは、抵抗素子４２、４３、４４の抵抗Ｒｃ２と、Ｒｃ３と、Ｒｃ４とに基づき、式１６に示すように定められる。すなわち、出力電圧Ｖｏに分圧比Ｈｏを乗算した分圧器４の分圧電圧がフィードバック信号Ｆｂとして電流増幅器６１の反転入力端子に入力される。
【数１６】
2020156215.tif 000018
【００６４】
なお、分圧器４に流れる電流ＩＦＢは、出力電圧Ｖｏと、３つの抵抗Ｒｃ２と、Ｒｃ３と、Ｒｃ４と、に基づき１７式で示される。
【数１７】
2020156215.tif 000019
軽負荷時の電力効率を考慮すると電流ＩＦＢを小さな値に設定する方が好ましい。しかし、電流ＩＦＢを小さな値に設定しすぎると、雑音や寄生素子やリーク電流または素子定数のバラツキの影響が大きくなる。このため、電力効率と出力電圧の精度のトレードオフを考慮して、電流ＩＦＢは設定される。ただし、本実施形態に係るスイッチング電源を集積回路で実装するならば、雑音や寄生素子やリーク電流または素子定数のバラツキを小さく抑えることが可能であり、チップ面積を縮小するために電流ＩＦＢを１ｕＡ程度に設定するのが適当である。
【００６５】
基準電圧源５は基準電圧Ｖｒｅｆを出力する。図５では、理想電圧源で表現されているが、実際にはバンドギャップリファレンス回路などの様々な構成の回路が用いられる。フィードバック制御ループにより、式１８に示すように、フィードバック信号Ｆｂの電圧Ｈｏと基準電圧Ｖｒｅｆが同じ電位になるように制御される。
【数１８】
2020156215.tif 000020
【００６６】
エラーアンプ６は電流増幅器６１により構成される。電流増幅器６１の反転入力端子には、抵抗素子４３と抵抗素子４４との間のノードが接続され、非反転入力端子には基準電圧源５が接続され、出力端子には電圧比較器１１の反転入力端子が接続される。これにより、電流増幅器６１は、基準電圧Ｖｒｅｆに対するフィードバック信号Ｆｂの電位差を増幅し、その電位差に比例する電流に基づきデューティ指示電圧信号Ｖｄを出力する。
【００６７】
ＰＣＭＰ７は、抵抗素子７１、キャパシタ７２、および、抵抗素子４２に並列接続されるキャパシタ７３により構成される。抵抗素子７１とキャパシタ７２とは、直列接続され、キャパシタ７２側の一端は、電流増幅器６１の反転入力端子に接続され、他端は差動電流増幅器６１の出力端子に接続される。
【００６８】
これにより、分圧器４と基準電圧源５とエラーアンプ６とＰＣＭＰ７とは、広義のエラーアンプＥＡＭＰとして動作する。出力電圧Ｖｏを入力として、式１９に示されるエラーアンプ電流ＩＥＡＭＰでデューティ指示電圧信号Ｖｄを充放電する。
【数１９】
2020156215.tif 000021
ここで、ｇａｍｐは電流増幅器６１の増幅率を表す相互コンダクタンスである。集積回路で実装される相互コンダクタンスｇａｍｐは数十マイクロジーメンス（μＳ）程度であるが、電流増幅器６１の内部出力抵抗ｒｏａｍｐは数百メガオーム（ＭＷ）と非常に大きく、出力容量Ｃｏａｍｐは１ピコファラット（ｐＦ）未満と小さいものである。このため、エラーアンプＥＡＭＰの電圧増幅率ＧＥＡＭＰを６０ｄＢ以上の大きな値を得ることが可能となる。
【００６９】
しかし、相互コンダクタンスｇａｍｐ、ｇａｍｐ内部出力抵抗ｒｏａｍｐ、及びｇａｍｐ出力容量Ｃｏａｍｐは、電源電圧、温度、及び製造プロセスバラツキの影響を大きく受けるため、一意に定めることは困難となってしまう。そこで、ＰＣＭＰ７の第１ゼロ周波数ｆｚ１と第１ゼロゲインＧｚ１により、式２０に示すように電圧増幅率ＧＥＡＭＰを設定する。
【数２０】
2020156215.tif 000022
【００７０】
ここで、第１ゼロ周波数ｆｚ１と第１ゼロゲインＧｚ１は、キャパシタンスＣｃ１と抵抗Ｒｃ１と、Ｒｃ２と、Ｒｃ３とに基づき、式２１と式２２に示すように設定できる。
【数２１】
2020156215.tif 000023
【数２２】
2020156215.tif 000024
【００７１】
また、上述したように、第１実施形態の式７と式８に示される位相帯域ｆｕにおける位相余裕θｍは、７２°のとき、オーバーシュートが消え、応答速度も速く、理想的な制御となる。このため、位相帯域ｆｕにおける位相余裕θｍが７２°となるように、第２ゼロ周波数ｆｚ２と第２ポール周波数ｆｐ２を設定する。第２ゼロ周波数ｆｚ２と第２ポール周波数ｆｐ２は、キャパシタンスＣｃ２と抵抗Ｒｃ２とＲｃ３により、式２３と式２４に示すように設定される。
【数２３】
2020156215.tif 000025
【数２４】
2020156215.tif 000026
クロック発振器８はほぼ一定の周波数ｆｓｗでＨｉとＬｏｗを繰り返すクロック信号Ｃｌｋを生成するクロック回路である。その構成はどのようなものであっても構わない。
【００７２】
ただし、本実施形態のクロック信号Ｃｌｋは、そのＨｉの期間がＬｏｗの期間に比べてより短いパルス波である。ここで、発振周波数ｆｓｗと位相帯域ｆｕとカットオフ周波数ｆＬＣの大小関係を式２５に示すように設定する必要がある。
【数２５】
2020156215.tif 000027
式２５に示される３つの周波数の設定条件は式３と同じである。発振周波数ｆｓｗとカットオフ周波数ｆＬＣは入力電圧Ｖｉに因らずほぼ一定に保たれる。一方、制御帯域ｆｕは、式５で示されるように、基礎ゲインＧｏと第１ゼロゲインＧｚ１と第１ゼロ周波数ｆｚ１の積となる。基礎ゲインＧｏは式１５に示されるように入力電圧Ｖｉに比例して変動するので、制御帯域ｆｕも同様に変動する。
【００７３】
従来のスイッチング電源の使用条件では、入力電圧の上限値と下限値の比が２倍程度に制限されており、制御帯域ｆｕが入力電圧Ｖｉにより変動しても問題になることはなかった。しかし、自動制御用のスイッチング電源では、その安全性のため、入力電圧Ｖｉの上限値と下限値の比が１０倍に達することも珍しくない。このため、入力電圧Ｖｉの許容範囲が広くなると式２５の条件を満たすことができない。これに対し、本実施形態に係る発生器９は、このような入力電圧依存性を補償するゲイン補償機能を有するので、入力電圧Ｖｉの上限値と下限値の比が１０倍に達しても、出力電圧Ｖｏは所定値に保たれる。
【００７４】
発生器９は、抵抗ＲＳ１の抵抗素子９１と、抵抗ＲＳ２の抵抗素子９２と、抵抗ＲＳ３の抵抗素子９３と、差動増幅器９４と、電流ミラーＰＭＯＳトランジスタ９５、９６と、ボトム電圧源９７と、容量Ｃｓａｗの電圧上昇速度調整容量９８と、リセットＮＭＯＳトランジスタ９９とを有している。抵抗素子９１と９２とは、入力電源ＶＩＮと接地電源との間に直列に接続され、電圧Ｖｉを分圧する。抵抗素子９１と９２の中間ノードと、差動増幅器９４の反転端子が接続されている。これにより、差動増幅器９４の反転端子には、分圧Ｖ１が印加される。差動増幅器９４の出力端子は、トランジスタ９５、９６のゲート端子に接続されている。
【００７５】
抵抗素子９３は、一方の端子にトランジスタ９５のドレイン端子が接続され、他方の端子に接地電源が接続される。また、トランジスタ９５のドレイン端子と抵抗素子９３の接続ノードと差動増幅器９４の非反転端子が接続されている。これにより、トランジスタ９５のドレイン端子と抵抗素子９３との接続ノードにおける電圧Ｖ２が差動増幅器９４の非反転端子に印加される。差動増幅器９４により、分圧Ｖ１と電圧Ｖ２との差分電圧であるゲート駆動信号Ｇｃｍがトランジスタ９５とトランジスタ９６のゲート端子に印加される。
【００７６】
トランジスタ９５と９６は同等の電気特性を持つ素子である。共に、ソース端子に制御回路用電源が接続され、ゲート端子にゲート駆動信号Ｇｃｍが供給される。また、トランジスタ９５のドレイン端子に電圧Ｖ２が供給される。一方、トランジスタ９６のドレイン端子に、トランジスタ９９のソース端子が接続され、振幅変調信号ＳａｗＧｃｍｐが供給される。
【００７７】
ボトム電圧源９７は振幅変調信号ＳａｗＧｃｍｐの低電位側の基準となるボトム電圧信号Ｖｂｔｍを生成する。図５のボトム電圧源９７は理想電圧源で表されているが、どのような構成の定電圧源でも構わない。
【００７８】
電圧上昇速度調整容量９８の一方の端子に、ボトム電圧源９７及びトランジスタ９９のソース端子が接続されている。トランジスタ９９は、ソース端子にボトム電圧信号Ｖｂｔｍが供給され、ドレイン端子から振幅変調信号ＳａｗＧｃｍｐが供給される。トランジスタ９９のゲート端子にはクロック信号Ｃｌｋが供給される。
【００７９】
発生器９は入力電圧Ｖｉに応じて信号ＳａｗＧｃｍｐの立ち上がり電圧速度ｄＶｓａｗ／ｄｔを調整することにより小信号伝達ゲイン特性を補償する。入力電圧Ｖｉを分圧して、分圧Ｖ１を得て、差動増幅器９４にて同電位の電圧Ｖ２を抵抗素子９３に印加する。その抵抗素子９３に流れる電流Ｉｓａｗをトランジスタ９５と９６を用いて複製し、同じ大きさの電流Ｉｓａｗで容量Ｃｓａｗの調整容量９８を充電する。これにより、式２６で表されるような入力電圧Ｖｉに比例する信号ＳａｗＧｃｍｐ立ち上がり電圧速度ｄＶｓａｗ／ｄｔを得る。また、クロック周波数ｆｓｗは一定なので、信号ＳａｗＧｃｍｐは、その振幅が入力電圧Ｖｉに比例する振幅変調信号となる。
【数２６】
2020156215.tif 000028
【００８０】
ＰＷＭ１は、電圧比較器１１と、Ｄフリップフロップ１２とを有する。電圧比較器１１は、反転入力端子にデューティ指示電圧信号Ｖｄが入力され、非反転入力端子に振幅変調信号ＳａｗＧｃｍｐが入力され、出力端子からリセット信号Ｒｓｔｐが出力される。電圧比較器１１は、振幅変調信号ＳａｗＧｃｍｐの電位がデューティ指示電圧信号Ｖｄの電位より高い時に、リセット信号ＲｓｔｐをＨｉとして出力し、それ以外の時はリセット信号ＲｓｔｐをＬｏｗとして出力する。
【００８１】
Ｄフリップフロップ１２は、反転クロック入力端子ＣＫｎにクロック信号Ｃｌｋが入力され、データ入力端子Ｄｐに常時Ｈｉの信号が入力され、リセット端子Ｒｐにリセット信号Ｒｓｔｐが入力され、データ出力端子Ｑｐからパルス幅変調波信号Ｐｗｍｐが出力される。
【００８２】
Ｄフリップフロップ１２は、クロック信号ＣｌｋがＬｏｗに変化した瞬間に、そのデータ入力端子Ｄｐから常時Ｈｉを取り込み、内部に保持して、同時に、そのデータ出力端子ＱｐからＨｉのパルス幅変調波Ｐｗｍｐを出力する。また、Ｄフリップフロップ１２は、リセット信号ＲｓｔｐがＨｉのとき、反転クロック端子ＣＫｎおよびデータ入力端子Ｄｐの入力に関わらず、内部をＬｏｗにリセットして、データ出力端子ＱｐからＬｏｗのパルス幅変調波Ｐｗｍｐを出力する。
【００８３】
振幅変調信号ＳａｗＧｃｍｐは、クロック信号ＣｌｋがＨｉの期間にトランジスタ９９により放電され、ボトム電圧信号Ｖｂｔｍとなる。クロック信号ＣｌｋがＬｏｗになると、振幅変調信号ＳａｗＧｃｍｐの電位は上昇を開始する。その瞬間、Ｄフリップフロップ１２はデータ入力端子Ｄｐに入力される常時Ｈｉの信号を取り込み、パルス幅変調波信号ＰｗｍｐはＨｉになる。
【００８４】
その後、振幅変調信号ＳａｗＧｃｍｐがデューティ指示電圧信号Ｖｄより高くなった瞬間に、リセット信号Ｒｓｔｐを受けて、Ｄフリップフロップ１２はリセットされ、パルス幅変調波信号ＰｗｍｐはＬｏｗになる。このように、パルス幅変調波信号ＰｗｍｐのＨｉの時間割合、つまり、デューティＤは、式２７に示すように、デューティ指示電圧信号Ｖｄにより制御される。
【数２７】
2020156215.tif 000029
ただし、デューティ指示電圧信号Ｖｄは、フィードバック制御ループにより出力電圧Ｖｏが式１８を保つように制御されるため、一意に定まらない。
【００８５】
そこで、式２７の両辺を出力電圧Ｖｏで微分して、式２８を得る。ここで、出力電圧Ｖｏを入力とし、デューティ指示電圧信号Ｖｄを出力とする小信号電圧増幅率ｄＶｄ／ｄＶｏはエラーアンプＥＡＭＰの電圧増幅率ＧＥＡＭＰである。ＧＥＡＭＰは、式２０に示すように、位相補償器３の第１ゼロ周波数ｆｚ１とゲインＧｚ１で設定される。
【数２８】
2020156215.tif 000030
式２８の（ｄＤ／ｄＶｏ）は制御段のゲインである。式１５の出力段のゲイン（ｄＶｏ／ｄＤ）との積をとって、オープンループ伝達特性の制御帯域ｆｕを表す式２９を得る。
【００８６】
すなわち、制御帯域ｆｕから入力電圧Ｖｉの依存性が打ち消される。
【数２９】
2020156215.tif 000031
【００８７】
以上説明したように、本実施形態によれば、出力電圧Ｖｏとその制御帯域ｆｕと位相余裕θｍを基準電圧Ｖｒｅｆとスイッチング周波数ｆｓｗと３つの容量Ｃｃ１、Ｃｃ２、Ｃｓａｗと７つの抵抗Ｒｃ１，Ｒｃ２，Ｒｃ３，Ｒｃ４，Ｒｓ１，Ｒｓ２，Ｒｓ３の回路定数により設定することが可能である。これらの回路定数は電圧と温度とプロセスバラツキから受ける影響が小さいため、より安定した出力電圧となるスイッチング電源を設計することができる。したがって、例えば自動運転に供するような広い電圧許容範囲において、高速な負荷応答特性を有するスイッチング電源を提供することができる。
【００８８】
（第３実施形態）
第３実施形態は、ＰＣＭＰ７とＰＷＭ１の間に挿入されるゲイン補償器１０（以下、ＧＣＭＰ１０）によりフィードバック制御のオープンループのゲインを調整する点で第１実施形態に係るスイッチング電源と相違する。以下では、第１実施形態に係るスイッチング電源と相違する点に関して説明する。図６は、第３実施形態に係るスイッチング電源の構成例を示す図である。
【００８９】
本実施形態は、ゲイン補償付き発生器９（図１）は用いず、通常の発生器９０を用いる。ＧＣＭＰ１０は、デューティ指示電圧信号Ｖｄの電圧を式３０に従い、ゲイン補償デューティ指示電圧信号ＶｄＧｃｍｐに変換し、出力する。すなわち、ＧＣＭＰ１０は、デューティ指示電圧信号Ｖｄを指数倍して、ゲイン補償デューティ指示電圧信号ＶｄＧｃｍｐを出力する。発生器９０は、振幅変調信号Ｓａｗを出力する。なお、ＧＣＭＰ１０が信号生成部に対応し、発生器９０が信号出力部に対応する。また、エラーアンプ６、ＰＣＭＰ７、及びＧＣＭＰ１０が差分信号出力部に対応する。
【数３０】
2020156215.tif 000032
ここで、Ｖｄはデューティ指示電圧信号Ｖｄの電圧であり、ＶｄＧｃｍｐはゲイン補償デューティ指示電圧信号ＶｄＧｃｍｐの電圧である。また、Ｖｂｔｍは振幅変調信号Ｓａｗの最低電圧であり、Ｖｔｏｐは最高電圧である。
【００９０】
また、Ｃは任意の定数であり、３から５程度までの値に設定する。ただし、Ｃを大きな値に設定するほど、入力電圧Ｖｉが低いとき、小信号伝達ゲインの補償倍率が大きくなり、出力電圧Ｖｏが雑音の影響を受けやすくなる。したがって、Ｃは、できる限り小さな値に設定するのが好ましい。しかし、Ｃの値が小さすぎると、デューティが小さいパルスが出なくなる。このため、入力電源ＶＩＮが許容最大電圧Ｖｉｍａｘのとき、出力電源の最小電圧Ｖｏｍｉｎを出力することができるように、定数Ｃを設定する。
【数３１】
2020156215.tif 000033
例えば、入力電源が許容最大電圧Ｖｉｍａｘ＝４０Ｖのとき、出力電源の最小電圧Ｖｏｍｉｎ＝０．５Ｖを安定して出力することが可能なようにするには、定数Ｃをｌｏｇ（４０Ｖ／０．５）＝４．３８より大きな値に設定する。
【００９１】
図７は、ＧＣＭＰ１０の入出力特性を示す図である。横軸は、デューティ指示電圧信号Ｖｄを示し、縦軸は、ゲイン補償デューティ指示電圧信号ＶｄＧｃｍｐを示す。ここでは、信号Ｓａｗの最低電圧Ｖｂｔｍ＝０．５Ｖ、最高電圧Ｖｔｏｐ＝１．５Ｖ、定数Ｃ＝４：３８に設定されている。このように、ＧＣＭＰ１０のデューティ指示電圧信号Ｖｄに対するゲイン補償デューティ指示電圧信号ＶｄＧｃｍｐは、下に凸の電圧遷移曲線に従い遷移する。すなわち、ＧＣＭＰ１０は、デューティ指示電圧信号Ｖｄを下に凸の入出力特性を有する曲線に基づき、ゲイン補償デューティ指示電圧信号ＶｄＧｃｍｐに変換する。そして、凸の入出力特性を有する曲線は、指数関数で示すことが可能である。なお、本実施形態に係るデューティ指示電圧信号Ｖｄが、差分信号に対応する。
【００９２】
ゲイン補償デューティ指示電圧信号ＶｄＧｃｍｐをデューティ指示電圧信号Ｖｄで微分して、その傾きｄＶｄＧｃｍｐ／ｄＶｄを求めると、式３２のように、その傾きも指数関数で表すことができる。この傾きｄＶｄＧｃｍｐ／ｄＶｄが小信号伝達ゲインの補償倍率Ｇｃｍｐとなる。
【数３２】
2020156215.tif 000034
【００９３】
図８は、ＧＣＭＰ１０のゲイン補償倍率を示す図である。横軸は、デューティ指示電圧信号Ｖｄを示し、縦軸は、ゲイン補償デューティ指示電圧信号ＶｄＧｃｍｐのゲイン補償倍率Ｇｃｍｐを示す。ゲイン補正後デューティ指示電圧信号ＶｄＧｃｍｐはフィードバック制御ループの働きにより、式３３のように、入力電圧Ｖｉに対する出力電圧Ｖｏの比に比例する電圧となる。
【数３３】
2020156215.tif 000035
式３０と式３３から、式３４に示される入力電圧Ｖｉと出力電圧Ｖｏとデューティ指示電圧信号Ｖｄの関係を得ることが可能である。
【数３４】
2020156215.tif 000036
これを式３２に代入して、式３５に示されるゲイン補償倍率Ｇｃｍｐと入力電圧Ｖｉの関係を得る。
【数３５】
2020156215.tif 000037
【００９４】
図９は、入力電圧Ｖｉとゲイン補償倍率Ｇｃｍｐとの関係を示す図である。横軸は入力電圧Ｖｉを示し、縦軸はゲイン補償倍率Ｇｃｍｐを示す。式３５から、ゲイン補償倍率Ｇｃｍｐと入力電圧Ｖｉは反比例する。入力電圧Ｖｉが低いときゲイン補償倍率Ｇｃｍｐは大きな値となり、入力電圧Ｖｉが出力電圧Ｖｏとほぼ同じ値になると、そのゲイン補償倍率Ｇｃｍｐは定数Ｃとなる。また、入力電圧Ｖｉが高くなるのにしたがって、ゲイン補償倍率Ｇｃｍｐは反比例して小さくなる。
【００９５】
本実施形態によれば、デューティ指示電圧信号Ｖｄを、指数関数で示すことが可能な入出力特性、すなわち下に凸の電圧遷移特性を有する曲線を用いたＧＣＭＰ１０でゲイン補正することとした。これにより、入力電圧が高くなるほど振幅変調信号Ｓａｗの電位がＧＣＭＰ１０のゲイン補償後デューティ指示電圧信号ＶｄＧＣＭＰの電位を超える時間が短くなり、入力電源ＶＩＮとスイッチングドライバ２のスイッチング素子が低抵抗で接続される時間が低減して、出力電圧Ｖｏを一定値に保もつように作用させることが可能となる。このように、入力電圧Ｖｉを基準とすることなく、位相帯域ｆｕ（式２）に与える入力電圧Ｖｉの影響を打ち消すことができる。したがって、本実施形態によれば、電圧許容範囲が広く、負荷変動に対する応答が速く、出力電圧が一定となるスイッチング電源を提供することができる。
【００９６】
（第４実施形態）
第４実施形態に係るスイッチング電源は、ＧＣＭＰ１０を発生器９０とＰＷＭ１の間に挿入する点で第３実施形態に係るスイッチング電源１００と相違する。以下では、第３実施形態に係るスイッチング電源１００と相違する点に関して説明する。
【００９７】
図１０は、第４実施形態に係るスイッチング電源１００の構成例を示す図である。第４実施形態に係るＧＣＭＰ１０は、発生器９０とＰＷＭ１の間に挿入される。また、ＧＣＭＰ１０は、その入力である信号Ｓａｗの電圧ＶｓａｗＧｃｍｐを式３６に示すように対数変換し、ゲイン補償信号ＳａｗＧｃｍｐを出力する。なお、本実施形態に係るＧＣＭＰ１０が信号生成部に対応し、発生器９０、及びＧＣＭＰ１０が信号出力部に対応する。
【数３６】
2020156215.tif 000038
式３６の対数関数は、第３実施形態の式３０の指数関数の逆関数に対応する。したがって、ＧＣＭＰ１０の出力であるゲイン補償信号ＳａｗＧｃｍｐをＰＷＭ１に適用することにより、第３実施形態と同様なゲイン補償Ｇｃｍｐ（式３５）を得ることができる。
【００９８】
図１１は、ゲイン補償信号ＳａｗＧｃｍｐの動作波形例を示す図である。上段にクロック信号Ｃｌｋの動作波形が示され、下段に信号ＳａｗＧｃｍｐの動作波形例が示されている。上段の縦軸は、クロックのＯＮタイムを示し、下段の縦軸はゲイン補償信号ＳａｗＧｃｍｐの電圧ＶｓａｗＧｃｍｐを示し、横軸は時刻を示す。式３６を正確に計算すると、ＧＣＭＰ１０への入力信号Ｓａｗが最低電圧Ｖｂｔｍと等しいとき、出力のゲイン補償信号ＳａｗＧｃｍｐは無限小となる。図１１に示すように、実際の回路では、最低電圧Ｖｂｔｍと最高電圧Ｖｔｏｐとの間で振動する定周期の発振信号となる。また、式３６のＣは任意の定数であり、３から５程度までの値に設定する。その理由は、第３実施形態での説明と同様である。すなわち、入力電源ＶＩＮが許容最大電圧Ｖｉｍａｘのときに、出力電圧Ｖｏの最小電圧Ｖｏｍｉｎを出力することができるように、定数Ｃを設定する。
【００９９】
このように、ＧＣＭＰ１０は、入力信号Ｓａｗを上に凸の電圧遷移特性曲線により、ゲイン補償信号ＳａｗＧｃｍｐに変換する。また、上に凸の入出力特性を有する曲線は、対数関数で示すことが可能である。
【０１００】
以上のように、ＧＣＭＰ１０は、入力信号Ｓａｗを上に凸の電圧遷移特性曲線により、ゲイン補償信号ＳａｗＧｃｍｐに変換する。これにより、入力電圧Ｖｉが高くなるほど、ゲイン補償信号ＳａｗＧｃｍｐがＰＣＭＰ７の出力するデューティ指示電圧信号Ｖｄを超える時間が短くなり、入力電源ＶＩＮとスイッチングドライバ２のスイッチング素子が低抵抗で接続される時間が低減して、出力電圧Ｖｏを一定値に保もつように作用させることが可能となる。これにより、入力電圧Ｖｉを基準とすることなく、位相帯域ｆｕ（式２）に与える入力電圧Ｖｉの影響を打ち消すことができる。したがって、本実施形態によれば、電圧許容範囲が広く、負荷変動に対する応答が速く、出力電圧が一定となるスイッチング電源を提供することができる。
【０１０１】
（第５実施形態）
第５実施形態に係るスイッチング電源は、第４実施形態に係るスイッチング電源の詳細な構成例である。図１２は、第５実施形態に係るスイッチング電源１００の構成例を示す図である。第４実施形態に係る発生器９０とＧＣＭＰ１０の具体的な構成例をゲイン補償機能付き発生器９０ａとして示すものである。なお、第２実施形態に記載されるボトム電圧源９７と、電圧上昇速度調整容量９８と、トランジスタ９９と同一の構成要素には同一の番号を付して、説明を省略する。
【０１０２】
ゲイン補償機能付き発生器９０ａは、ボトム電圧源９７と、電圧上昇速度調整容量９８と、トランジスタ９９と、トップ電圧源９１０と、充電抵抗９１１とを有している。電圧上昇速度調整容量９８の他方の端子に充電抵抗９１１の一端が接続される。充電抵抗９１１の他端は、トップ電圧源９１０に接続されている。すなわち、トップ電圧源９１０の一端は充電抵抗９１１に接続され、他端は接地電源に接続されている。
【０１０３】
図１３は、ゲイン補償機能付き発生器９の動作波形を示す図である。図１３の上段にクロック信号Ｃｌｋの動作波形が示され、その下段に信号ＳａｗＧｃｍｐの動作波形例が示されている。上段の縦軸は、クロックのＯＮタイムを示し、下段の縦軸は信号ＳａｗＧｃｍｐを示し、横軸は時間を示す。クロック信号Ｃｌｋは、１ＭＨｚの周波数のＨｉパルス幅デューティが極端に小さい波信号である。クロック信号ＣｌｋがＨｉのとき、トランジスタ９９は導通となり、そのソース端子とドレイン端子の間の抵抗が小さくなる。それにより、電圧上昇速度調整容量９８に蓄えられた電荷が放電され、信号ＳａｗＧｃｍｐは、電圧Ｖｂｔｍとほぼ等しくなる。その後、クロック信号ＣｌｋがＬｏｗとなると、トランジスタ９９のソース端子とドレイン端子間は高抵抗となる。トップ電圧源９１０から充電抵抗９１１を介して、電圧上昇速度調整容量９８に電荷が充電されて、信号ＳａｗＧｃｍｐの電圧が徐々に上昇する。この動作を周波数１ＭＨｚのクロック信号Ｃｌｋに従って繰り返す。
【０１０４】
信号ＳａｗＧｃｍｐをクロック信号Ｃｌｋのダウンエッジを基準にした時刻ｔで表すと、式３７のように、指数関数で表すことができる。
【数３７】
2020156215.tif 000039
式３７の指数関数は第５実施形態の式３６の対数関数とは異なる。したがって、本実施形態により得られるゲイン補償の効果は第５実施形態のものとは異なり、小信号伝達ゲイン特性への入力電圧Ｖｉから受ける影響を完全には抑制できない。
【０１０５】
図１４は、第５実施形態に係る小信号伝達ゲイン特性の補償例を示す図である。横軸は、入力電圧Ｖｉの対数を示し、縦軸は小信号伝達ゲイン周波数特性を示している。入力電源ＶＩＮの許容最大電圧Ｖｉｍａｘを４０で示し、許容最小電圧Ｖｉｍｉｎを４で示している。実線でデューティＤ（式２７）から出力電圧Ｖｏへ到る小信号伝達ゲイン特性Ｇｏ（式１５）を示し、破線で出力電圧ＶｏからデューティＤ（式２７）へ到る小信号伝達ゲイン特性Ｇｚ１ｆｚ１を示し、点線で制御帯域ｆｕ（式２９）を示している。ここで、ｆｕ＝ＧｏＧｚ１ｆｚ１の関係を有している。信号伝達ゲイン特性Ｇｏが直線であるのに対して、小信号伝達ゲイン特性Ｇｚ１ｆｚ１は湾曲している。これは、出力段の小信号伝達ゲイン特性Ｇｏは入力電圧Ｖｉに比例して増加しているのに対して、制御段の小信号伝達ゲイン特性Ｇｚ１ｆｚ１は入力電圧Ｖｉに反比例していないことを示している。したがって、その積である制御帯域ｆｕは入力電圧Ｖｉに対して一定とはならない。しかし、その変動幅は２倍程度に小さく抑えることが可能であることを示している。  
【０１０６】
小信号伝達ゲイン特性Ｇｏの傾き、つまり、小信号伝達ゲイン特性ＧｏＧｚ１ｆｚ１と入力電圧Ｖｉの関係は、式３８に示すように、電圧上昇速度調整容量９８の容量値Ｃｓａｗと充電抵抗９１１の抵抗値Ｒｓａｗの積に対するクロック信号Ｃｌｋの周期Ｔｃｌｋの比Ｋにより調整が可能である。
【数３８】
2020156215.tif 000040
Ｋが大きい程、破線の傾き、つまり、小信号伝達ゲイン特性Ｇｚ１ｆｚ１に対する入力電圧Ｖｉの補償は大きくなる。Ｋは３から５程度までの値が適当である。
【０１０７】
以上説明したように、本実施形態によれば、上に凸の電圧遷移特性を持つ信号ＳａｗＧｃｍｐを用いてパルス幅変調を掛けることとした。これにより、フィードバック帯域ｆｕに与える入力電圧Ｖｉの影響を軽減することが可能となる。また、信号ＳａｗＧｃｍｐを発生する発生器９は簡素なＲＣ遅延回路で構成することが可能である。したがって、本実施形態によれば、安価に、電圧許容範囲が広く、負荷変動に対する応答が速く、出力電圧Ｖｏが一定となるスイッチング電源を提供することができる。
【０１０８】
（第６実施形態）
第６実施形態に係るＰＷＭ１は、デューティ指示電圧信号Ｖｄとゲイン補償信号ＳａｗＧｃｍｐを入力として、降圧用パルス幅変調波信号Ｐｗｍｂｋｐと昇圧用パルス幅変調波信号Ｐｗｍｂｔｐと昇降圧動作信号Ｂｂｄｕｒｐを出力する点で第１実施形態および第２実施形態と相違する。以下では第１実施形態および第２実施形態と相違する点に関して説明する。
【０１０９】
図１５は、第６実施形態に係るスイッチング電源１００の構成例を示す図である。  
第６実施形態に係るスイッチング電源は、ＰＷＭ１と、スイッチングドライバ２と、ＬＣローパスフィルタ３と、分圧器４と、基準電圧源５と、エラーアンプ６と、ＰＣＭＰ７と、クロック発振器８と、ゲイン補償機能付き発生器９と、を備える。降圧用パルス幅変調波信号Ｐｗｍｂｋｐと昇圧用パルス幅変調波信号Ｐｗｍｂｔｐは共にスイッチングドライバ２に入力され、昇降圧動作信号Ｂｂｄｕｒｐはゲイン補償機能付き発生器９に入力される。ＰＷＭ１は、降圧用電圧比較器１１−ＢＫと、降圧用Ｄフリップフロップ１２−ＢＫと、昇圧用電圧比較器１１−ＢＴと、昇圧用Ｄフリップフロップ１２−ＢＴと、デューティ指示電圧減算器１３と、昇降圧動作判定ロジック回路１４と、昇降圧動作検知信号ラッチＤフリップフロップ１５を備えている。なお、デューティ指示電圧減算器１３は、理想電圧源で構成されている。また、本実施形態に係る発生器９が信号出力部及び信号生成部に対応する。
【０１１０】
降圧用電圧比較器１１−ＢＫの非反転入力端子にゲイン補償機能付き発生器９が接続され、反転入力端子に、ＰＣＭＰ７が接続される。また、降圧用電圧比較器１１−ＢＫの出力端子は降圧Ｄフリップフロップ１２−ＢＫのリセット端子Ｒｐに接続されている。降圧用電圧比較器１１−ＢＫは、ゲイン補償機能付き発生器９から入力されるゲイン補償信号ＳａｗＧｃｍｐの電位Ｖｓａｗが、ＰＣＭＰ７から入力されるパルス幅指示電圧信号Ｖｄの電位Ｖｄより高くなったことを検知して、降圧パルスリセット信号ＲｂｋｐをＨｉにし、それ以外のときは降圧パルスリセット信号ＲｂｋｐをＬｏｗにする。
【０１１１】
降圧Ｄフリップフロップ１２−ＢＫの反転クロック入力端子ＣＫｎには、クロック発振器８が接続され、リセット端子Ｒｐに降圧用電圧比較器１１−ＢＫの出力端子が接続され、出力端子に降圧用のプレドライバ２１が接続されている。また、降圧Ｄフリップフロップ１２−ＢＫのデータ入力端子Ｄｐには、常時Ｈｉの信号が入力されている。
【０１１２】
これにより、降圧Ｄフリップフロップ１２−ＢＫは、クロック発振器８が出力するクロック信号ＣｌｋがＬｏｗに変化した瞬間に、データ入力端子Ｄｐに入力される常時Ｈｉの信号を入力し、内部に保持して、同時に、そのデータ出力端子Ｑｐから降圧パルス幅変調波ＰｗｍｂｋｐをＨｉとして出力する。また、降圧Ｄフリップフロップ１２−ＢＫは、降圧パルスリセット信号ＲｂｋｐがＨｉのとき、その反転クロック端子ＣＫｎのおよびデータ入力端子Ｄｐに関わらず、内部信号をＬｏｗにリセットして、データ出力端子Ｑｐから出力するパルス幅変調波信号ＰｗｍｂｋｐをＬｏｗとする。
【０１１３】
昇圧用電圧比較器１１−ＢＴと昇圧用Ｄフリップフロップ１２−ＢＴの構成および動作は、降圧用電圧比較器１１−ＢＫと降圧用Ｄフリップフロップ１２−ＢＫの構成および動作と同等である。ただし、昇圧用電圧比較器１１−ＢＴの反転入力端子にデューティ指示電圧減算器１３のマイナス電圧端子が接続され、昇圧用Ｄフリップフロップ１２−ＢＴの出力端子に昇圧用プレドライバ２４が接続される点で相違している。
【０１１４】
デューティ指示電圧減算器１３のプラス電圧端子に降圧用パルス幅指示電圧信号Ｖｄが接続され、マイナス電圧端子に昇圧用パルス幅指示電圧信号Ｖｄｂｔが接続される。デューティ指示電圧減算器１３は降圧用パルス幅指示電圧信号Ｖｄの電位Ｖｄから昇降圧デューティ差ギャップ電圧Ｖｇａｐを減じた電位の昇圧用パルス幅指示電圧信号Ｖｄｂｔを出力する。なお、デューティ指示電圧減算器１３は理想電圧源を用いているが、昇降圧デューティ差ギャップ電圧Ｖｇａｐを減じる作用をするならば、どのような構成の回路でも良い。
【０１１５】
昇降圧デューティ差ギャップ電圧Ｖｇａｐは、昇圧と昇降圧と降圧の三つの動作の切り替わる入力電電圧Ｖｉと出力電圧Ｖｏの比を調整するパラメータである。その値は式３９に示されるように、ゲイン補償信号ＳａｗＧｃｍｐの振幅Ｖｔｏｐ−Ｖｂｔｍより若干小さい値を設定するのが好ましい。すなわち、係数Ｋの値は１より若干小さい値を設定するのが好ましい。
【数３９】
2020156215.tif 000041
【０１１６】
昇降圧動作判定ロジック回路１４の一方の入力端子に昇圧用Ｄフリップフロップ１２−ＢＴの出力端子が接続され、他方の入力端子に昇圧用電圧比較器１１−ＢＴの出力端子が接続され、出力端子は昇降圧動作検知信号ラッチＤフリップフロップ１５のデータ入力端子Ｄｐに接続される。これにより、昇降圧動作判定ロジック回路１４の一方の入力端子に降圧用パルス幅変調波信号Ｐｗｍｂｋｐが入力され、他方の入力端子に昇圧用パルスリセット信号ＲＢＴｐが入力され、出力端子から昇降圧動作検知信号Ｂｂｄｔｐが出力される。
【０１１７】
昇降圧動作判定ロジック回路１４は、降圧用パルス幅変調波信号ＰｗｍｂｋｐがＨｉでかつ、昇圧用パルスリセット信号ＲＢＴｐがＬｏｗのとき、昇降圧動作中と判断して昇降圧動作検知信号ＢｂｄｔｐをＨｉにする。
【０１１８】
昇降圧動作検知信号ラッチＤフリップフロップ１５のデータ入力端子Ｄｐに昇降圧動作判定ロジック回路１４の出力端子が接続され、反転クロック端子ＣＫｎにクロック発振器８が接続され、データ出力端子Ｑｐは、ゲイン補償機能付き発生器９に接続されている。これにより、昇降圧動作検知信号ラッチＤフリップフロップ１５のデータ入力端子Ｄｐに昇降圧動作検知信号Ｂｂｄｔｐが入力され、反転クロック端子ＣＫｎにクロック信号Ｃｌｋが入力される。そして、データ出力端子Ｑｐからゲイン補償機能付き発生器９に昇降圧動作中信号Ｂｂｄｕｒｐが出力される。
【０１１９】
昇降圧動作検知信号ラッチＤフリップフロップ１５は、クロック信号ＣｌｋがＬｏｗになる瞬間に昇降圧動作検知信号Ｂｂｄｔｐを内部に保持し、昇降圧動作中信号Ｂｂｄｕｒｐへ出力する。そして、次にクロック信号ＣｌｋがＬｏｗになる瞬間まで、昇降圧動作検知信号Ｂｂｄｔｐを内部に保持する。
【０１２０】
スイッチングドライバ２およびＬＣローパスフィルタ３はパワー段ＰＷＲを構成する。このスイッチングドライバ２は、降圧用のプレドライバ２１と、降圧用トランジスタ２２と、降圧用の非同期パワーダイオード２３と、昇圧用プレドライバ２４と、昇圧用スイッチングドライバＮ型ＭＯＳトランジスタ２５と、昇圧用非同期パワーダイオード２６とを、備えている。また、ＬＣローパスフィルタ３は、出力インダクタ３１と、出力容量３２とを、有している。
【０１２１】
降圧用プレドライバ２１の入力端子には、降圧用Ｄフリップフロップ１２−ＢＫの出力端子が接続され、出力端子に降圧用トランジスタ２２のゲート端子が接続されている。降圧用プレドライバ２１の入力端子に降圧用パルス幅変調波信号Ｐｗｍｂｋｐが入力され、その出力端子から降圧用駆動信号Ｐｄｒｖｂｋｎが出力される。
【０１２２】
降圧用２２の駆動信号Ｐｄｒｖｂｋｎは降圧用パルス幅変調波信号ＰｗｍｂｋｐがＨｉのときＬｏｗとなり、それ以外のときＨｉとなる反転信号である。ただし、その電位はレベル変換され、Ｈｉのとき入力電圧Ｖｉとなり、Ｌｏｗのとき降圧用トランジスタ２２が充分に低い抵抗値で導通となる電位、例えば入力電圧Ｖｉより５Ｖ程低い電位となる。
【０１２３】
降圧用トランジスタ２２のゲート端子には、ように降圧用のプレドライバ２１の出力端子が接続され、ソース端子には入力電源ＶＩＮが接続され、ドレイン端子には降圧用非同期パワーダイオード２３のカソード端子と出力インダクタ３１の一端が接続されている。これにより、降圧用トランジスタ２２のゲート端子には、降圧用駆動信号Ｐｄｒｖｂｋｎが入力され、ソース端子には入力電源ＶＩＮが入力され、ドレイン端子から降圧スイッチング信号Ｓｗｂｋが出力される。
【０１２４】
降圧用非同期パワーダイオード２３のカソード端子には、降圧用トランジスタ２２のドレイン端子が接続され、アノード端子には、接地電源が接続されている。この降圧スイッチング信号ＳｗＢＫの電位は、降圧用パルス幅変調波信号Ｐｗｍｂｋｐに従って、入力電位Ｖｉと接地電源の電位０Ｖとの間で遷移する。
【０１２５】
昇圧用プレドライバ２４の入力端子には、昇圧用Ｄフリップフロップ１２−ＢＴの出力端子が接続され、出力端子に昇圧用スイッチングドライバＮ型ＭＯＳトランジスタ２５のゲート端子が接続されている。これにより、昇圧用プレドライバ２４の入力端子には、昇圧用パルス幅変調波信号Ｐｗｍｂｔｐが入力され、その出力端子から昇圧用スイッチングドライバＮ型ＭＯＳトランジスタゲート駆動信号Ｎｄｒｖｂｔｐが出力されている。
【０１２６】
トランジスタゲート駆動信号Ｎｄｒｖｂｔｐは昇圧用パルス幅変調波信号ＰｗｍｂｔｐがＨｉのときＨｉとなり、それ以外のときＬｏｗとなる非反転信号である。その電位はレベル変換され、Ｌｏｗのとき接地電源の電位０Ｖとなり、Ｈｉのとき昇圧用スイッチングドライバＮ型ＭＯＳトランジスタ２５が充分に低い抵抗値で導通となる電位、例えば５Ｖ程の電位となる。
【０１２７】
昇圧用スイッチングドライバＮ型ＭＯＳトランジスタ２５のゲート端子には昇圧用プレドライバ２４の出力端子が接続され、そのソース端子には接地電源が接続され、そのドレイン端子には昇圧用非同期パワーダイオード２６のアノード端子が接続されている。すなわち、昇圧用非同期パワーダイオード２６のアノード端子には昇圧用プレドライバ２４のドレイン端子が接続され、そのカソード端子には、出力容量３２の一方の端子が接続されている。昇圧スイッチング信号ＳｗＢＴの電位は、昇圧用パルス幅変調波信号Ｐｗｍｂｔｐに従って、出力電圧Ｖｏと接地電源の電位０Ｖとの間で遷移する。
【０１２８】
出力インダクタ３１の一方の端子には、ように、降圧用トランジスタ２２のカソード端子と出力インダクタ３１の一端が接続され、他方の端子には、昇圧用非同期パワーダイオード２６の入力端子と昇圧用スイッチングドライバＮ型ＭＯＳトランジスタ２５のドレイン端が接続されている。  
また、出力容量３２の一方の端子に出力電圧Ｖｏを出力する出力端子が接続され、他方の端子に接地電源が接続されている。
【０１２９】
このように、出力インダクタ３１と出力容量３２は、昇圧用非同期パワーダイオード２６を介して接続され、ＬＣローパスフィルタを構成する。これにより、出力インダクタ３１を流れるインダクタ電流ＩＬを制御する。
【０１３０】
フィードバック制御ループは、出力電圧Ｖｏが基準電圧Ｖｒｅｆと分圧器４の分圧比Ｈｏで式４０のように表される値に保つように制御する。
【数４０】
2020156215.tif 000042
詳細な構成および動作は、第１実施形態および第２実施形態のそれと同等である。
【０１３１】
図１６は、本実施形態に用いられるゲイン補償機能付き発生器９の詳細な構成例を示す図である。その構成は第２実施形態のゲイン補償機能付き発生器９とほぼ同じであり、昇降圧動作時ゲイン補償用定電流源９１２と昇降圧動作時ゲイン補償用Ｎ型ＭＯＳトランジスタ９１３が加わる。その他の同じ構成要素には同じ番号を附し、説明を省略する。
【０１３２】
昇降圧動作時ゲイン補償用定電流源９１２の一方の端子は内部電源に接続され、昇降圧動作時ゲイン補償用Ｎ型ＭＯＳトランジスタ９１３を介して、ゲイン補償信号ＳａｗＧｃｍｐにある一定の昇降圧動作時ゲイン補償電流ＩｓａｗＢＢを流し込む。昇降圧動作時ゲイン補償用Ｎ型ＭＯＳトランジスタ９１３のソース端子に昇降圧動作時ゲイン補償用定電流源９１２の他方の端子が接続され、そのドレイン端子にゲイン補償信号ＳａｗＧｃｍｐが接続され、そのゲート端子に電圧上昇速度調整容量９８の一端と、リセットＮ型ＭＯＳトランジスタ９９のソース端子が接続されている。昇降圧動作時ゲイン補償用Ｎ型ＭＯＳトランジスタ９１３は、昇降圧動作中信号ＢｂｄｕｒｐがＨｉのとき導通となり、容量値Ｃｓａｗの電圧上昇速度調整容量９８を昇降圧動作時ゲイン補償電流ＩｓａｗＢＢで充電し、それ以外のときは昇降圧動作時ゲイン補償電流ＩｓａｗＢＢを遮断する。
【０１３３】
図１７は、第６実施形態の動作説明波形図である。最上段の実線で入力電圧Ｖｉを示し、破線で出力電圧Ｖｏを示す。本実施形態の昇スイッチング電源は、電圧Ｖｉが出力電圧Ｖｏより高いときは降圧動作を行い、逆に、入力電圧Ｖｉが出力電圧Ｖｏより低いときは昇圧動作を行う。また、両者の電圧がほぼ等しいときは昇降圧動作となる。なお、フィードバック制御ループの働きにより自動的に動作が切り替わる。
【０１３４】
次段の実線によりクロック信号Ｃｌｋが示されている。クロック信号Ｃｌｋは極端にＨｉパルス幅デューティが低い一定周期の波信号である。次段の実線でゲイン補償信号ＳａｗＧｃｍｐを示し、破線でデューティ指示電圧信号Ｖｄを示し、点線で昇圧用デューティ指示電圧信号Ｖｄｂｔを示す。ゲイン補償信号ＳａｗＧｃｍｐは入力電圧Ｖｉに応じて振幅が変化する信号である。
【０１３５】
フィードバック制御ループは、ゲイン補償信号ＳａｗＧｃｍｐの電圧に対して、デューティ指示電圧信号Ｖｄおよび昇圧用デューティ指示電圧信号Ｖｄｂｔを変更することにより、出力電圧Ｖｏを一定に保つように動作する。次段の実線で降圧用パルス幅変調波信号Ｐｗｍｂｋｐを示す。降圧用パルス幅変調波信号Ｐｗｍｂｋｐは、クロック信号ＣｌｋがＬｏｗになる瞬間にＨｉに遷移し、その後、ゲイン補償信号ＳａｗＧｃｍｐの電位がデューティ指示電圧信号Ｖｄの電位より高くなった瞬間に、Ｌｏｗに遷移する。そのＨｉパルス幅デューティはフィードバック制御ループの働きにより制御され、入力電源電圧Ｖｉが出力電圧Ｖｏに対して充分に高いときに小さくなり、入力電圧Ｖｉが低くなるのに従って大きくなり、電位関係が逆転すると遂には常にＨｉとなる。
【０１３６】
次段の実線で昇圧用パルス幅変調波信号Ｐｗｍｂｔｐを示す。昇圧用パルス幅変調波信号Ｐｗｍｂｔｐは、クロック信号ＣｌｋがＬｏｗになる瞬間にＨｉに遷移し、その後、ゲイン補償信号ＳａｗＧｃｍｐの電位が昇圧デューティ指示電圧信号Ｖｄｂｔの電位より高くなった瞬間に、Ｌｏｗに遷移する。昇圧用パルス幅変調波信号ＰｗｍｂｔｐのＨｉパルス幅デューティはフィードバック制御ループの働きにより制御される。昇圧用パルス幅変調波信号Ｐｗｍｂｔｐは、入力電圧Ｖｉが出力電圧Ｖｏに対して高いときには、常にＬｏｗとなる。入力電圧Ｖｉが低くなり出力電圧Ｖｏに近付くと、極小さなデューティのパルスが出始め、入力電圧Ｖｉが出力電圧Ｖｏに対して低くなるのに従って、そのデューティは大きくなる。最下段に、昇降圧動作中信号Ｂｂｄｕｒｐを示す。クロック信号Ｃｌｋの一周期内に、降圧用パルス幅変調波信号Ｐｗｍｂｋｐと昇圧用パルス幅変調波Ｐｗｍｂｔｐの両方が現れると、昇降圧動作中とし、昇降圧動作中信号ＢｂｄｕｒｐがＨｉとなる。
【０１３７】
図１８Ａは、本実施形態のフィードバック制御ループのボーデ（Ｂｏｄｅ）線図である。横軸は小信号周波数の対数を示し、縦軸はｄＢ表示の小信号伝達ゲイン特性を示し、右横軸が小信号伝達位相特性を示す。このグラフ上に、入力電圧Ｖｉを３Ｖから４０Ｖまで複数の条件に変化させたときの、ゲイン特性と位相特性を重ねてプロットした図である。
【０１３８】
ループ制御帯域ｆｕより低い周波数領域では、それぞれ特性は入力電圧Ｖｉの影響を受け、複数の曲線に分かれる。しかし、高い周波数領域では、それぞれの曲線はほぼ一本にまとまり、入力電圧Ｖｉに依存せずループ制御帯域ｆｕは一定となり、位相余裕も約８０°で一定となる。
【０１３９】
図１８Ｂは、ボーデ（Ｂｏｄｅ）線図から得られる小信号ゲイン周波数積の入力電源Ｖｉ依存性を示す図である。横軸は入力電圧を示し、縦軸はゲイン周波数積を示す。実線でパワー段のゲイン周波数積Ｇｏを示し、破線で制御段のゲイン周波数積Ｇｚ１ｆｚ１を示し、点線でフィードバック制御のオープンループ伝達特性のゲイン周波数積ＧｏＧｚ１ｆｚ１、つまり、フィードバック制御帯域ｆｕを示す。パワー段のゲイン周波数積Ｇｏは入力電圧Ｖｉに依存し、比例して増加する。また、不連続があり、上に凸の形状となる。これは、昇降圧動作時に、昇圧側ドライバと降圧側ドライバが同時に動作することにより、小信号伝達ゲインが１．６倍程度に増加するためである。この入力電圧Ｖｉの依存性を打ち消すように、制御段のゲイン周波数積Ｇｚ１ｆｚ１を補償する。
【０１４０】
ゲイン補償機能付き発生器９では、入力電圧Ｖｉに比例する電流Ｉｓａｗで電圧上昇速度調整容量９８を充電する。加えて、昇降圧動作中信号ＢｂｄｕｒｐがＨｉのとき、一定電流ＩｓａｗＢＢを加算して電圧上昇速度調整容量９８を充電する。このゲイン補償信号ＳａｗＧｃｍｐをＰＷＭ１に用いると、入力電圧Ｖｉに反比例し、昇降圧動作中に更にゲインが絞られる制御段のゲイン周波数積Ｇｚ１ｆｚ１が得られる。
【０１４１】
パワー段のゲイン周波数積Ｇｏと制御段のゲイン周波数積Ｇｚ１ｆｚ１の入力電圧Ｖｉ依存性は互いに打ち消し合い、フィードバック制御帯域ｆｕは入力電圧Ｖｉに依らず一定に保たれる。
【０１４２】
以上説明したように、本実施形態によれば、ゲイン補償信号ＳａｗＧｃｍｐの電圧に対して、デューティ指示電圧信号Ｖｄおよび昇圧用デューティ指示電圧信号Ｖｄｂｔを変更することにより、出力電圧Ｖｏを一定に保つように動作することとした。これにより、広い電圧許容範囲と高速な負荷応答特性を有する昇スイッチング電源を提供することができる。
【０１４３】
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
【符号の説明】
【０１４４】
１：ＰＷＭ、２：スイッチングドライバ、３：ＬＣローパスフィルタ、４：分圧回路、５：基準電圧源、６：エラーアンプ、７：位相補償器、８：クロック発振器、９：発生器、９ａ：ローパスフィルタ、１０：ゲイン補償器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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