(57)【要約】【課題】アームの半導体スイッチング素子における導通損失の発生を抑えつつ、低負荷状態における半導体スイッチング素子の駆動損失を簡便な構成の駆動系で抑制する。【解決手段】ハーフブリッジ回路５の上下のアームにおいて、並列接続したメイン及びサブのパワーＭＯＳＦＥＴＭ１，Ｍ３（Ｍ２，Ｍ４）のゲートにゲート駆動電源Ｖ１，Ｖ２をそれぞれ接続し、サブのパワーＭＯＳＦＥＴＭ３，Ｍ４のゲートとゲート駆動電源Ｖ１，Ｖ２との間にパワーＭＯＳＦＥＴＭ５，Ｍ６を介設する。各パワーＭＯＳＦＥＴＭ１〜Ｍ４の駆動損失Ｐｇが導通損失Ｐｏｎ以上になり、トランスＴの一次側回路３を流れる一次側電流ＩＬ１に応じた電流センサＳＩの出力が基準電圧Ｒｅｆ１を上回ると、両者を比較するコンパレータＵ１の出力によって各パワーＭＯＳＦＥＴＭ５，Ｍ６がターンオフされて、サブのパワーＭＯＳＦＥＴＭ３，Ｍ４もターンオフされる。【選択図】図１
2020156142.tif 000002
【特許請求の範囲】
【請求項１】
並列接続したメイン及びサブの２つの半導体スイッチング素子（Ｍ１，Ｍ３、Ｍ２，Ｍ４）が上下の各アームにそれぞれ設けられたハーフブリッジ回路（５）と、
前記各アームに対応してぞれぞれ設けられ、同一アームの前記２つの半導体スイッチング素子（Ｍ１，Ｍ３、Ｍ２，Ｍ４）にゲート駆動信号を出力するゲート駆動回路（Ｖ１，Ｖ２）と
前記各アームに対応してぞれぞれ設けられ、前記ゲート駆動回路（Ｖ１，Ｖ２）から前記サブの半導体スイッチング素子（Ｍ３，Ｍ４）への前記ゲート駆動信号の供給経路上でオンオフするサブゲートスイッチ素子（Ｍ５，Ｍ６）と、
前記ハーフブリッジ回路（５）を流れる電流（Ｉｄ，ＩＬ１）を検出する電流センサ（ＳＩ）と、
前記電流センサ（ＳＩ）の検出電流（Ｉｄ，ＩＬ１）が所定値以上のときに前記サブゲートスイッチ素子（Ｍ５，Ｍ６）をオンさせ、かつ、前記検出電流（Ｉｄ，ＩＬ１）が前記所定値未満のときに前記サブゲートスイッチ素子（Ｍ５，Ｍ６）をオフさせる経路変更部（Ｕ１）と、
を備える電力変換装置（１）。
【請求項２】
前記経路変更部（Ｕ１）は、前記検出電流（Ｉｄ，ＩＬ１）に対応する前記電流センサ（ＳＩ）の出力の電位と前記所定値に対応する基準電圧（Ｒｅｆ１）とを比較するコンパレータ（Ｕ１）を有している請求項１記載の電力変換装置（１）。
【請求項３】
前記所定値は、前記各アームにおける前記各半導体スイッチング素子（Ｍ１〜Ｍ４）の導通損失（Ｐｏｎ）が駆動損失（Ｐｇ）以上となる前記検出電流（Ｉｄ，ＩＬ１）の範囲の上限値に設定されている請求項１又は２記載の電力変換装置（１）。
【請求項４】
前記各アームに対応してぞれぞれ設けられ、前記各アームの前記メインの半導体スイッチング素子（Ｍ１，Ｍ２）のオフ固着状態を検出するオフ固着検出部（９）と、前記各アームに対応してぞれぞれ設けられ、前記各アームの前記オフ固着検出部（９）が前記メインの半導体スイッチング素子（Ｍ１，Ｍ２）のオフ固着状態を検出しているときに、前記経路変更部（Ｕ１）を無効化すると共に前記検出電流（Ｉｄ，ＩＬ１）の値に関係なく前記サブゲートスイッチ素子（Ｍ５，Ｍ６）をオンさせる強制切替部（１３）とをさらに備える請求項１、２又は３記載の電力変換装置（１）。
【請求項５】
前記オフ固着検出部（９）は、前記ゲート駆動回路（Ｖ１，Ｖ２）による前記ゲート駆動信号の一定時間以上継続した出力中であって、かつ、前記検出電流（Ｉｄ，ＩＬ１）に対応する前記電流センサ（ＳＩ）の出力が前記所定値よりも低い前記メインの半導体スイッチング素子（Ｍ１，Ｍ２）のオフ固着判定値に対応する基準電圧（Ｒｅｆ２）未満であるときに、前記メインの半導体スイッチング素子（Ｍ１，Ｍ２）がオフ固着状態であることを検出する請求項４記載の電力変換装置（１）。
【請求項６】
前記オフ固着検出部（９）は、前記ゲート駆動回路（Ｖ１，Ｖ２）による前記ゲート駆動信号の連続出力時間が前記一定時間を経過すると出力が変化する計時部（１５，２５）と、前記電流センサ（ＳＩ）の出力の電位を前記オフ固着判定値に対応する基準電圧（Ｒｅｆ２）と比較するコンパレータ（Ｕ２）の出力及び前記計時部（１５，２５）の出力の論理積に対応する信号をラッチし、前記連続出力時間が前記一定時間を経過し前記検出電流（Ｉｄ，ＩＬ１）が前記オフ固着判定値未満であるときの出力によって前記サブゲートスイッチ素子（Ｍ５，Ｍ６）をオフさせるラッチ部（１７，Ｍ７）と、前記連続出力時間が前記一定時間を経過し前記検出電流（Ｉｄ，ＩＬ１）が前記オフ固着判定値未満であるときの前記論理積に対応する信号によって前記経路変更部（Ｕ１）を無効化する無効化部（ＳＷ）とを有している請求項５記載の電力変換装置（１）。
【請求項７】
前記各アームに対応してぞれぞれ設けられ、前記ゲート駆動回路（Ｖ１，Ｖ２）から前記メインの半導体スイッチング素子（Ｍ１，Ｍ２）への前記ゲート駆動信号の供給経路上でオンオフするメインゲートスイッチ素子（Ｍ８，Ｍ９）と、前記各アームに対応してぞれぞれ設けられ、前記各アームの前記メインの半導体スイッチング素子（Ｍ１，Ｍ２）のオン固着状態を検出し、前記ゲート駆動回路（Ｖ１，Ｖ２）による前記ゲート駆動信号の出力が停止しているときであって、かつ、前記検出電流（Ｉｄ，ＩＬ１）が前記所定値よりも高い前記メインの半導体スイッチング素子（Ｍ１，Ｍ２）のオン固着判定値以上であるときに、前記メインの半導体スイッチング素子（Ｍ１，Ｍ２）がオン固着状態であると検出するオン固着検出部（１９）とをさらに備える請求項１、２、３、４、５又は６記載の電力変換装置（１）。
【請求項８】
前記オン固着検出部（１９）は、前記ゲート駆動回路（Ｖ１，Ｖ２）による前記ゲート駆動信号の連続出力時間が前記一定時間を経過すると出力が変化する計時部（１５，２５）と、前記電流センサ（ＳＩ）の出力の電位を前記オン固着判定値に対応する基準電圧（Ｒｅｆ３）と比較するコンパレータ（Ｕ４）の出力及び前記計時部（１５，２５）の出力の論理積に対応する信号をラッチし、前記ゲート駆動回路（Ｖ１，Ｖ２）による前記ゲート駆動信号の出力が停止し前記検出電流（Ｉｄ，ＩＬ１）が前記オン固着判定値以上であるときの出力によって前記メインゲートスイッチ素子（Ｍ８，Ｍ９）をオフさせるラッチ部（２７）とを有している請求項７記載の電力変換装置（１）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インバータやＤＣＤＣコンバータ等の電力変換装置に関する。
【背景技術】
【０００２】
インバータやＤＣＤＣコンバータ等の電力変換装置における上下のアームには、ＩＧＢＴやＭＯＳＦＥＴ等の半導体スイッチング素子が用いられる。半導体スイッチング素子がオンしている間は導通損失Ｐｏｎが生じる。
【０００３】
半導体スイッチング素子の導通損失Ｐｏｎは、Ｐｏｎ＝Ｒｏｎ×Ｉｄ＾２で表される。ここで、Ｉｄはアームを流れる電流、Ｒｏｎは半導体スイッチング素子のオン抵抗である。即ち、半導体スイッチング素子の導通損失Ｐｏｎは、アームを流れる電流Ｉｄが低いほど、その二乗に比例して小さくなる。
【０００４】
そこで、メインとサブの２つの半導体スイッチング素子を並列接続して各アームに設け、アームに電流を流れさせるときに、メインとサブの半導体スイッチング素子を共に導通させる電力変換装置が知られている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−３９７９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
この種の電力変換装置では、各アームを流れる電流Ｉｄが、メインとサブの半導体スイッチング素子に分かれて流れる。各アームでは、メインとサブの半導体スイッチング素子でそれぞれ生じる導通損失Ｐｏｎを合計した大きさの導通損失Ｐｏｎが生じる。
【０００７】
仮に、メインとサブの半導体スイッチング素子を半分ずつの電流Ｉｄ／２が流れると、各半導体スイッチング素子でそれぞれ生じる導通損失Ｐｏｎは、Ｐｏｎ＝Ｒｏｎ×（Ｉｄ／２）＾２）となる。この値は、各アームに１つの半導体スイッチング素子を設けた場合の４分の１の大きさである。
【０００８】
そして、メインとサブの２つの半導体スイッチング素子を並列接続して設けた各アームの導通損失Ｐｏｎは、２つの半導体スイッチング素子の導通損失Ｐｏｎを合計した値（Ｐｏｎ＝Ｒｏｎ×（Ｉｄ／２）＾２）×２）となる。この値は、各アームに１つの半導体スイッチング素子を設けた場合の半分の大きさとなる。
【０００９】
このため、例えば、アームを流れる電流Ｉｄを並列接続したメインとサブの２つの半導体スイッチング素子に半分ずつ流れさせると、各アームの導通損失Ｐｏｎを、各アームに１つの半導体スイッチング素子を設ける場合の半分に減らすことができる。
【００１０】
ところで、半導体スイッチング素子では、導通損失Ｐｏｎの他にも駆動（スイッチング）損失Ｐｇが生じる。駆動損失Ｐｇは、半導体スイッチング素子のターンオン及びターンオフ時に生じる。
【００１１】
ここで、半導体スイッチング素子の導通損失Ｐｏｎは、アームを流れる電流Ｉｄが小さい低負荷状態の方が、アームを流れる電流Ｉｄが大きい高負荷状態（定常状態）よりも少なくなる。このため、電力変換装置全体の電力損失Ｐｌｏｓｓに対して半導体スイッチング素子の駆動損失Ｐｇが占める割合は、低負荷状態の方が高負荷状態よりも大きくなる。
【００１２】
特に、導通損失Ｐｏｎを抑制するために各アームがメインとサブの半導体スイッチング素子を有している電力変換装置では、低負荷状態の電力変換装置の電力損失Ｐｌｏｓｓに対して半導体スイッチング素子の駆動損失Ｐｇが占める割合は、より一層大きくなる。
【００１３】
このため、上述したように、各アームにメインとサブの並列接続した２つの半導体スイッチング素子を用い、負荷状態に応じてサブの半導体スイッチング素子の導通状態を切り替えることは、電力変換装置の電力損失Ｐｌｏｓｓを抑制する上で有効である。
【００１４】
しかし、上述した特許文献１の電力変換装置では、サブの半導体スイッチング素子の導通状態をメインの半導体スイッチング素子とは別の駆動回路で切り替えるため、駆動回路系の回路構成及び制御の複雑化が不可避となってしまう。
【００１５】
本発明は前記事情に鑑みなされたもので、本発明の目的は、アームの半導体スイッチング素子における導通損失の発生を抑えつつ、低負荷状態における半導体スイッチング素子の駆動損失を簡便な構成の駆動系で抑制できる電力変換装置を提供することにある。
【課題を解決するための手段】
【００１６】
上記目的を達成するため、本発明の１つの態様による電力変換装置は、
並列接続したメイン及びサブの２つの半導体スイッチング素子が上下の各アームにそれぞれ設けられたハーフブリッジ回路と、
前記各アームに対応してぞれぞれ設けられ、同一アームの前記２つの半導体スイッチング素子にゲート駆動信号を出力するゲート駆動回路と
前記各アームに対応してぞれぞれ設けられ、前記ゲート駆動回路から前記サブの半導体スイッチング素子への前記ゲート駆動信号の供給経路上でオンオフするサブゲートスイッチ素子と、
前記ハーフブリッジ回路の出力側を流れる電流を検出する電流センサと、
前記電流センサの検出電流が所定値以上のときに前記サブゲートスイッチ素子をオンさせ、かつ、前記検出電流が前記所定値未満のときに前記サブゲートスイッチ素子をオフさせる経路変更部と、
を備える。
【発明の効果】
【００１７】
本発明によれば、アームの半導体スイッチング素子における導通損失の発生を抑えつつ、低負荷状態における半導体スイッチング素子の駆動損失を簡便な構成の駆動系で抑制することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１実施形態に係るＤＣＤＣコンバータを示す説明図である。
【図２】（ａ）〜（ｈ）は図１のＤＣＤＣコンバータの一次側回路における各部の信号等の波形の例を示すグラフである。
【図３】図１のＤＣＤＣコンバータの一次側回路にメインのパワーＭＯＳＦＥＴのオフ固着診断部を加えた本発明の第２実施形態に係るＤＣＤＣコンバータを示す説明図である。
【図４】（ａ）〜（ｆ）は図３のＤＣＤＣコンバータの一次側回路における各部の信号等の波形の例を示すグラフである。
【図５】図３のラッチ回路の詳細を示す回路図である。
【図６】図３のＤＣＤＣコンバータの一次側回路にメインのパワーＭＯＳＦＥＴのオン固着診断部を加えた本発明の第３実施形態に係るＤＣＤＣコンバータを示す説明図である。
【図７】（ａ）〜（ｅ）は図６のＤＣＤＣコンバータの一次側回路における各部の信号等の波形の例を示すグラフである。
【図８】図６のラッチ回路の詳細を示す回路図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態について図面を参照して説明する。図１は本発明の第１実施形態に係るＤＣＤＣコンバータを示す説明図である。
【００２０】
図１に示す本実施形態のＤＣＤＣコンバータ１（請求項中の電力変換装置に相当）では、トランスＴの一次側回路３において、直流電源Ｖからの直流電力を平滑コンデンサＣ１で平滑化した後、ハーフブリッジ回路５において交流電力に変換する。ハーフブリッジ回路５の交流出力は、コイルＬ１及びコンデンサＣ２のＬＣ共振回路及びトランスＴの一次側コイルＬ２を流れる。
【００２１】
また、本実施形態のＤＣＤＣコンバータ１では、トランスＴの二次側回路７において、二次側コイルＬ３，Ｌ４に生じた誘導起電力による交流電力をダイオードＤ１，Ｄ２によって直流電力に変換する。変換した直流電力は、コイルＬ５及び平滑コンデンサＣ３のローパスフィルタで高周波成分をカットして、不図示の負荷に出力する。
【００２２】
一次側回路３のハーフブリッジ回路５では、上アームのパワー半導体デバイスと下アームのパワー半導体デバイスとが交互にターンオンして、直流電源Ｖの直流電力を交流電力に変換する。パワー半導体デバイスには、パワーＭＯＳＦＥＴ、ＩＧＢＴなどを用いることができる。本実施形態では、パワーＭＯＳＦＥＴを用いるものとする。
【００２３】
各アームでは、ターンオン中のパワーＭＯＳＦＥＴを通過する電流Ｉｄ（請求項中のハーフブリッジ回路を流れる電流に相当）によって、導通損失Ｐｏｎが生じる。パワーＭＯＳＦＥＴの導通損失Ｐｏｎは、パワーＭＯＳＦＥＴのオン抵抗をＲｏｎとすると、Ｐｏｎ＝Ｒｏｎ×Ｉｄ＾２となる。即ち、ターンオン中のパワーＭＯＳＦＥＴを通過する電流Ｉｄが小さいほど、その二乗に比例してパワーＭＯＳＦＥＴの導通損失Ｐｏｎが小さくなる。
【００２４】
そこで、本実施形態のＤＣＤＣコンバータ１では、一次側回路３のハーフブリッジ回路５の上アームに、並列接続したメイン及びサブの２つのパワーＭＯＳＦＥＴＭ１，Ｍ３を設けている。また、ハーフブリッジ回路５の下アームにも、並列接続したメイン及びサブの２つのパワーＭＯＳＦＥＴＭ２，Ｍ４を設けている。
【００２５】
なお、各アームのメインのパワーＭＯＳＦＥＴＭ１，Ｍ２が、請求項中のメインの半導体スイッチング素子に相当している。また、各アームのサブのパワーＭＯＳＦＥＴＭ３，Ｍ４が、請求項中のサブの半導体スイッチング素子に相当している。
【００２６】
そして、上アームの両パワーＭＯＳＦＥＴＭ１，Ｍ３を同期してターンオン及びターンオフさせる。また、下アームの両パワーＭＯＳＦＥＴＭ２，Ｍ４も、上アームの両パワーＭＯＳＦＥＴＭ１，Ｍ３と交互に、同期してターンオン及びターンオフさせる。
【００２７】
これにより、上アームを流れる電流Ｉｄは、ターンオン中の各パワーＭＯＳＦＥＴＭ１，Ｍ３に分散して流れる。また、下アームを流れる電流Ｉｄも、ターンオン中の各パワーＭＯＳＦＥＴＭ２，Ｍ４に分散して流れる。
【００２８】
ここで、上述したように、パワーＭＯＳＦＥＴの導通損失Ｐｏｎは、ターンオン中のパワーＭＯＳＦＥＴを通過する電流Ｉｄの二乗に比例して小さくなる。このため、上アームにおけるパワーＭＯＳＦＥＴの導通損失Ｐｏｎは、メイン及びサブのパワーＭＯＳＦＥＴＭ１，Ｍ３に分散して流れる電流がアームを流れる電流Ｉｄの半分ずつとなるときが、最も小さくなる。下アームについても同じである。
【００２９】
そこで、本実施形態のＤＣＤＣコンバータ１では、各パワーＭＯＳＦＥＴＭ１〜Ｍ４には、同じ規格のｎチャネルのパワーＭＯＳＦＥＴをそれぞれ用いている。これにより、各パワーＭＯＳＦＥＴＭ１〜Ｍ４の導通損失Ｐｏｎは、一般的なハーフブリッジ回路のように各アームに１つずつ設けるパワーＭＯＳＦＥＴの導通損失の、半分の二乗（＝４分の１）に減る。
【００３０】
よって、メインとサブのパワーＭＯＳＦＥＴＭ１，Ｍ３（Ｍ２，Ｍ４）でそれぞれ生じる導通損失Ｐｏｎを合計した、上下の各アームで生じるパワーＭＯＳＦＥＴの導通損失Ｐｏｎは、通常のハーフブリッジ回路の半分に減る。
【００３１】
ところで、ハーフブリッジ回路５の上下の各アームでは、パワーＭＯＳＦＥＴＭ１〜Ｍ４がターンオン及びターンオフする度に、各パワーＭＯＳＦＥＴＭ１〜Ｍ４において駆動（スイッチング）損失Ｐｇがそれぞれ生じる。
【００３２】
したがって、上下の各アームのパワーＭＯＳＦＥＴを、本実施形態のハーフブリッジ回路５のように１つずつ増やすと、上下の各アームでそれぞれ生じるパワーＭＯＳＦＥＴの駆動損失Ｐｇが、通常のハーフブリッジ回路の２倍に増える。
【００３３】
ここで、パワーＭＯＳＦＥＴを１つずつ増やすことで、パワーＭＯＳＦＥＴの導通損失Ｐｏｎが減る大きさを上回る大きさで、パワーＭＯＳＦＥＴの駆動損失Ｐｇが増えてしまうと、ハーフブリッジ回路５の全体の電力損失Ｐｌｏｓｓが却って増えてしまう。これでは、通常のハーフブリッジ回路よりも上下の各アームのパワーＭＯＳＦＥＴを１つずつ増やす意味がなくなってしまう。
【００３４】
特に、トランスＴの二次側回路７から不図示の負荷への電力供給の負担が低い低負荷状態では、ハーフブリッジ回路５の上下の各アームを流れる電流Ｉｄが低い。このため、各アームのパワーＭＯＳＦＥＴを１つずつ増やして電流Ｉｄの流れを２つのパワーＭＯＳＦＥＴに分散させても、半分に減る各パワーＭＯＳＦＥＴの通過電流の絶対減少量は大した大きさにならない。
【００３５】
このため、各アームのパワーＭＯＳＦＥＴを１つずつ増やすことで、各パワーＭＯＳＦＥＴの通過電流が減って導通損失Ｐｏｎが減る大きさよりも、各アームのパワーＭＯＳＦＥＴが増えた分だけ駆動損失Ｐｇが増える大きさの方が、大きくなる可能性が高くなる。
【００３６】
そこで、本実施形態のＤＣＤＣコンバータ１では、ハーフブリッジ回路５の上下の各アームを流れる電流Ｉｄが所定値未満となる低負荷状態において、上下の各アームのサブのパワーＭＯＳＦＥＴＭ２，Ｍ４をターンオンさせないように構成している。以下、各パワーＭＯＳＦＥＴＭ１〜Ｍ４の駆動系の構成について説明する。
【００３７】
各アームのメインのパワーＭＯＳＦＥＴＭ１，Ｍ２のゲートには、ゲート駆動電源Ｖ１，Ｖ２（請求項中のゲート駆動回路に相当）がそれぞれ接続されている。ゲート駆動電源Ｖ１，Ｖ２は、ゲート駆動信号を出力する。図２（ａ）は、ゲート駆動電源Ｖ１が出力するゲート駆動信号の波形の例を示すグラフである。ゲート駆動信号は、メインのパワーＭＯＳＦＥＴＭ１，Ｍ２のデューティー駆動周期でオンオフするパルス状の信号である。
【００３８】
図１に示すように、各アームのサブのパワーＭＯＳＦＥＴＭ３，Ｍ４のゲートには、追加のパワーＭＯＳＦＥＴＭ５，Ｍ６（請求項中のサブゲートスイッチング素子に相当）を介してゲート駆動電源Ｖ１，Ｖ２がそれぞれ接続されている。本実施形態では、各パワーＭＯＳＦＥＴＭ５，Ｍ６に、同じ規格のｐチャネルのパワーＭＯＳＦＥＴをそれぞれ用いている。
【００３９】
各パワーＭＯＳＦＥＴＭ５，Ｍ６のゲートには、コンパレータＵ１（請求項中の経路変更部に相当）が接続されている。コンパレータＵ１は、トランスＴの一次側回路３を流れる一次側電流ＩＬ１に応じた電流センサＳＩの出力と、基準電圧Ｒｅｆ１とを比較する。この基準電圧Ｒｅｆ１は、請求項中の所定値に対応する基準電圧に相当している。一次側電流ＩＬ１は、ハーフブリッジ回路５の上下の各アームを流れる電流Ｉｄと同じである。図２（ｂ）は、一次側電流ＩＬ１の波形の例を示すグラフである。
【００４０】
一次側電流ＩＬ１が所定値未満となる低負荷状態では、図１に示す電流センサＳＩの出力が基準電圧Ｒｅｆ１を下回るので、コンパレータＵ１の出力が「Ｈ」となる。一次側電流ＩＬ１が所定値以上となる高負荷状態（定常状態）では、電流センサＳＩの出力が基準電圧Ｒｅｆ１以上となるので、コンパレータＵ１の出力は「Ｌ」となる。
【００４１】
したがって、各パワーＭＯＳＦＥＴＭ５，Ｍ６は、ハーフブリッジ回路５の上下の各アームを流れる電流Ｉｄ（電流センサＳＩが検出する一次側電流ＩＬ１）が所定値未満の低負荷状態ではターンオフし、電流Ｉｄが所定値以上の高負荷状態ではターンオンする。
【００４２】
パワーＭＯＳＦＥＴＭ５，Ｍ６がターンオフされる低負荷状態では、各サブのパワーＭＯＳＦＥＴＭ３，Ｍ４のゲートにゲート駆動電源Ｖ１，Ｖ２が印加されない。このため、各サブのパワーＭＯＳＦＥＴＭ３，Ｍ４は、ターンオフしたままとなる。
【００４３】
一方、パワーＭＯＳＦＥＴＭ５，Ｍ６がターンオンされる高負荷状態では、各サブのパワーＭＯＳＦＥＴＭ３，Ｍ４のゲートにゲート駆動電源Ｖ１，Ｖ２が印加されるようになる。このため、各サブのパワーＭＯＳＦＥＴＭ３，Ｍ４は、メインのパワーＭＯＳＦＥＴＭ１，Ｍ２と同期してターンオン及びターンオフされる。
【００４４】
つまり、上下の各アームのサブのパワーＭＯＳＦＥＴＭ３，Ｍ４は、低負荷状態ではターンオフしたままとなり、高負荷状態では、各アームのメインのパワーＭＯＳＦＥＴＭ１，Ｍ２と同期してターンオン及びターンオフする。
【００４５】
ここで、各サブのパワーＭＯＳＦＥＴＭ３，Ｍ４がターンオン及びターンオフする高負荷状態における、各サブのパワーＭＯＳＦＥＴＭ３，Ｍ４の駆動損失Ｐｇは、それぞれＰｇ＝０．５×Ｃｉｓｓ×Ｖｇｓ×ｆとなる。ここで、Ｃｉｓｓは各サブのパワーＭＯＳＦＥＴＭ３，Ｍ４の入力容量、Ｖｇｓは、各サブのパワーＭＯＳＦＥＴＭ３，Ｍ４のゲート−ソース間電圧、ｆはゲートの駆動周波数である。
【００４６】
入力容量Ｃｉｓｓに０．５を乗じるのは、各サブのパワーＭＯＳＦＥＴＭ３，Ｍ４を、メインのパワーＭＯＳＦＥＴＭ１，Ｍ２と同じ規格としているからである。
【００４７】
つまり、各サブのパワーＭＯＳＦＥＴＭ３，Ｍ４をターンオフさせる低負荷状態では、ハーフブリッジ回路５の上下の各アームを流れる電流Ｉｄが、全てメインのパワーＭＯＳＦＥＴＭ１，Ｍ２を流れる。
【００４８】
したがって、メインのパワーＭＯＳＦＥＴＭ１，Ｍ２には、電流Ｉｄの大きさに耐え得る入力容量Ｃｉｓｓが必要となる。このため、メインのパワーＭＯＳＦＥＴＭ１，Ｍ２と同じ規格のサブのパワーＭＯＳＦＥＴＭ３，Ｍ４も、同じ入力容量Ｃｉｓｓとなる。
【００４９】
しかし、高負荷状態では、メイン及びサブのパワーＭＯＳＦＥＴＭ１〜Ｍ４を同期させてターンオン及びターンオフさせるので、各パワーＭＯＳＦＥＴＭ１〜Ｍ４を流れる電流は、上下の各アームを流れる電流Ｉｄの半分となる。このため、高負荷状態における各サブのパワーＭＯＳＦＥＴＭ３，Ｍ４の駆動損失Ｐｇは、入力容量Ｃｉｓｓに０．５を乗じて計算する。
【００５０】
なお、図２（ｂ）の右半部には、電流Ｉｄと等しい一次側電流ＩＬ１の低負荷状態における波形の例を示している。
【００５１】
そこで、図１に示す上下の各アームにおける、メインのパワーＭＯＳＦＥＴＭ１，Ｍ２のターンオン及びターンオフ時に発生する駆動損失Ｐｇと、ターンオン期間中に発生する導通損失Ｐｏｎとを比較する。なお、図２（ｃ），（ｄ）は、メインのパワーＭＯＳＦＥＴＭ１に生じる駆動損失Ｐｇ及び導通損失Ｐｏｎの波形の例を示すグラフである。
【００５２】
そして、駆動損失Ｐｇが導通損失Ｐｏｎ以上となる場合は、図１に示すメインのパワーＭＯＳＦＥＴＭ１，Ｍ２と同じ駆動損失Ｐｇが生じるサブのパワーＭＯＳＦＥＴＭ３，Ｍ４をターンオンさせないようにする。これにより、ハーフブリッジ回路５の全体の電力損失Ｐｌｏｓｓを低く抑える。
【００５３】
なお、駆動損失Ｐｇが導通損失Ｐｏｎ以上となるときの、上下の各アームを流れる電流Ｉｄは、下記の式、
（０．５×Ｃｉｓｓ×Ｖｇｓ×ｆ）≧∫（Ｉｄ＾２）×Ｒｏｎ
を用いて求める。
【００５４】
そして、上式を満たす電流Ｉｄの最大値を上述した一次側電流ＩＬ１の所定値として、この所定値に対応する電流センサＳＩの出力電位を基準電圧Ｒｅｆ１とする。
【００５５】
これにより、上下の各アームを流れる電流Ｉｄが所定値以下に下がって、各サブのパワーＭＯＳＦＥＴＭ３，Ｍ４の駆動損失Ｐｇが導通損失Ｐｏｎ以上となる低負荷状態では、電流センサＳＩの出力によりコンパレータＵ１の出力が「Ｈ」となる。
【００５６】
すると、コンパレータＵ１の出力がゲート電圧としてゲートに印加されるパワーＭＯＳＦＥＴＭ５，Ｍ６がターンオフされて、各サブのパワーＭＯＳＦＥＴＭ３，Ｍ４のゲートにゲート駆動電源Ｖ１，Ｖ２が印加されなくなる。よって、各サブのパワーＭＯＳＦＥＴＭ３，Ｍ４がターンオフされる。
【００５７】
なお、図２（ｅ）は、コンパレータＵ１から追加のパワーＭＯＳＦＥＴＭ５のゲートに印加されるゲート電圧の波形の例を示すグラフである。また、図２（ｇ），（ｈ）は、サブのパワーＭＯＳＦＥＴＭ３に生じる駆動損失Ｐｇ及び導通損失Ｐｏｎの波形の例を示すグラフである。
【００５８】
また、図１に示す上下の各アームを流れる電流Ｉｄが所定値を上回って、各サブのパワーＭＯＳＦＥＴＭ３，Ｍ４の駆動損失Ｐｇが導通損失Ｐｏｎ未満になる高負荷状態では、電流センサＳＩの出力によりコンパレータＵ１の出力が「Ｈ」から「Ｌ」に変わる。
【００５９】
すると、ゲートに「Ｌ」の電位が印加されたパワーＭＯＳＦＥＴＭ５，Ｍ６がターンオンされて、各サブのパワーＭＯＳＦＥＴＭ３，Ｍ４のゲートにゲート駆動電源Ｖ１，Ｖ２が印加されるようになる。このため、各サブのパワーＭＯＳＦＥＴＭ３，Ｍ４は、メインのパワーＭＯＳＦＥＴＭ１，Ｍ２と同期してターンオン及びターンオフされる。
【００６０】
そして、本実施形態のＤＣＤＣコンバータ１では、一次側回路３を流れる電流ＩＬ１（各アームを流れる電流Ｉｄ）を検出する電流センサＳＩの出力が基準電圧Ｒｅｆ１以上となる高負荷状態では、各アームのパワーＭＯＳＦＥＴＭ５，Ｍ６がターンオンされる。
【００６１】
このため、ゲート駆動電源Ｖ１，Ｖ２のゲート駆動信号により、各アームのサブのパワーＭＯＳＦＥＴＭ３，Ｍ４がメインのパワーＭＯＳＦＥＴＭ１，Ｍ２と同期してターンオン及びターンオフする。
【００６２】
したがって、高負荷状態では、各パワーＭＯＳＦＥＴＭ１〜Ｍ４の導通損失Ｐｏｎと駆動損失Ｐｇとの合計が、ハーフブリッジ回路５の全体の電力損失Ｐｌｏｓｓとなる。
【００６３】
ここで、高負荷状態では、各アームにおいて、メインのパワーＭＯＳＦＥＴＭ１，Ｍ２とサブのパワーＭＯＳＦＥＴＭ３，Ｍ４とを、電流が半分ずつ分散して流れる。このため、流れる電流の大きさに応じた各パワーＭＯＳＦＥＴＭ１〜Ｍ４の導通損失Ｐｏｎは、各アームのサブのパワーＭＯＳＦＥＴＭ３，Ｍ４をターンオフしたままとする場合に比べて４分の１となる。
【００６４】
そして、高負荷状態では、一次側電流ＩＬ１が相対的に大きい。このため、サブのパワーＭＯＳＦＥＴＭ３，Ｍ４をメインのパワーＭＯＳＦＥＴＭ１，Ｍ２に連動させると、それにより増えるパワーＭＯＳＦＥＴＭ３，Ｍ４の駆動損失Ｐｇの大きさを上回る大きさで、各パワーＭＯＳＦＥＴＭ１〜Ｍ４の導通損失Ｐｏｎが減少する。
【００６５】
一方、電流センサＳＩの出力が基準電圧Ｒｅｆ１未満となる低負荷状態では、各アームのパワーＭＯＳＦＥＴＭ５，Ｍ６がターンオフされる。
【００６６】
このため、各アームのサブのパワーＭＯＳＦＥＴＭ３，Ｍ４は、ゲート駆動電源Ｖ１，Ｖ２のゲート駆動信号がゲートに印加されないのでターンオフされる。よって、メインのパワーＭＯＳＦＥＴＭ１，Ｍ２のみが、ゲート駆動電源Ｖ１，Ｖ２のゲート駆動信号によってターンオン及びターンオフする。
【００６７】
したがって、低負荷状態では、メインのパワーＭＯＳＦＥＴＭ１，Ｍ２の導通損失Ｐｏｎと駆動損失Ｐｇとの合計が、ハーフブリッジ回路５の全体の電力損失Ｐｌｏｓｓとなる。
【００６８】
ここで、低負荷状態では、各アームにおいて、メインのパワーＭＯＳＦＥＴＭ１，Ｍ２を全ての電流が流れる。このため、流れる電流の大きさに応じた各パワーＭＯＳＦＥＴＭ１，Ｍ２の導通損失Ｐｏｎは、各アームのサブのパワーＭＯＳＦＥＴＭ３，Ｍ４を連動させる場合に比べて４倍となる。
【００６９】
しかし、低負荷状態では、一次側電流ＩＬ１が相対的に小さい。このため、サブのパワーＭＯＳＦＥＴＭ３，Ｍ４をターンオフさせると、それにより増えるパワーＭＯＳＦＥＴＭ１，Ｍ２の導通損失Ｐｏｎの大きさを上回る大きさで、ハーフブリッジ回路５の全体の（各サブのパワーＭＯＳＦＥＴＭ３，Ｍ４の）駆動損失Ｐｇが減少する。
【００７０】
このため、各アームの電力損失Ｐｌｏｓｓに対して占める割合が低負荷状態において大きくなる駆動損失Ｐｇを、サブのパワーＭＯＳＦＥＴＭ３，Ｍ４のターンオフによって減らし、各アームの電力損失Ｐｌｏｓｓを低く抑えることができる。
【００７１】
また、上下の各アームを流れる電流Ｉｄが所定値を上回る高負荷状態では、各メインのパワーＭＯＳＦＥＴＭ１，Ｍ２にサブのパワーＭＯＳＦＥＴＭ３，Ｍ４を連動させて、各パワーＭＯＳＦＥＴＭ１〜Ｍ４の導通損失Ｐｏｎを４分の１に減らすことができる。
【００７２】
よって、各アームの導通損失Ｐｏｎを、メイン及びサブのパワーＭＯＳＦＥＴＭ１，Ｍ３（Ｍ２，Ｍ４）の連動により、メインのパワーＭＯＳＦＥＴＭ１，Ｍ２のみの場合の半分に減らすことができる。
【００７３】
したがって、高負荷状態においても各アームの電力損失Ｐｌｏｓｓを低く抑えることができる。
【００７４】
なお、サブのパワーＭＯＳＦＥＴＭ３，Ｍ４をターンオフさせている低負荷状態で、メインのパワーＭＯＳＦＥＴＭ１，Ｍ２にオフ固着が発生すると、対応するアームを含む経路では、一次側電流ＩＬ１が流れなくなる。そうすると、二次側回路７において、低負荷状態に応じた電力さえ負荷に供給できなくなってしまう。
【００７５】
そこで、本発明の第２実施形態に係るＤＣＤＣコンバータ１では、第１実施形態のＤＣＤＣコンバータ１に、メインのパワーＭＯＳＦＥＴＭ１，Ｍ２におけるオフ固着の発生検出部を追加している。
【００７６】
図３は本発明の第２実施形態に係るＤＣＤＣコンバータを示す説明図である。本実施形態のＤＣＤＣコンバータ１では、メインのパワーＭＯＳＦＥＴＭ１，Ｍ２のオフ固着の発生検出部として、メインのパワーＭＯＳＦＥＴＭ１，Ｍ２におけるオフ固着の発生の診断部を設けた。また、本実施形態のＤＣＤＣコンバータ１では、オフ固着したメインのパワーＭＯＳＦＥＴＭ１，Ｍ２の代わりに、並列接続したサブのパワーＭＯＳＦＥＴＭ３，Ｍ４を動作させる回路を、上述したオフ固着の発生検出部として設けた。
【００７７】
なお、図３では、図面の見やすさのため、メインのパワーＭＯＳＦＥＴＭ２におけるオフ固着の発生検出部の図示を省略している。
【００７８】
そして、図３に示す本実施形態のパワーＭＯＳＦＥＴＭ１のオフ固着検出部９は、パワーＭＯＳＦＥＴＭ１のオフ固着診断部１１と、パワーＭＯＳＦＥＴＭ１からパワーＭＯＳＦＥＴＭ３への強制切替部１３とを有している。
【００７９】
オフ固着診断部１１は、一次側回路３の電位と基準電圧Ｒｅｆ２とを比較するコンパレータＵ２と、コンパレータＵ２の出力側に配置されたダイオードＤ３とを有している。
【００８０】
コンパレータＵ２は、一次側回路３の共振回路のコイルＬ１とコンデンサＣ２との間の電位を、基準電圧Ｒｅｆ２と比較する。この基準電圧Ｒｅｆ２は、請求項中のメインの半導体スイッチング素子のオフ固着判定値に対応する基準電圧に相当している。本実施形態では、基準電圧Ｒｅｆ２は、パワーＭＯＳＦＥＴＭ１のオフ固着時に一次側回路３の共振回路のコイルＬ１とコンデンサＣ２との間に現れる電位以上の電位に設定される（但し、Ｒｅｆ２＜Ｒｅｆ１）。
【００８１】
したがって、ゲート駆動電源Ｖ１がゲート駆動信号を出力しているのに、一次側回路３の共振回路のコイルＬ１とコンデンサＣ２との間に現れる電位が基準電圧Ｒｅｆ２未満に減ると、コンパレータＵ２の出力は「Ｈ」となる。即ち、パワーＭＯＳＦＥＴＭ１にオフ固着が発生すると、コンパレータＵ２の出力が「Ｈ」となり、パワーＭＯＳＦＥＴＭ１にオフ固着が発生していないと、コンパレータＵ２の出力が「Ｌ」となる。
【００８２】
強制切替部１３は、Ｏ１カウンタ１５、アンドゲートＵ３、パワーＭＯＳＦＥＴＭ７、半導体スイッチング素子ＳＷ及びラッチ回路１７を有している。
【００８３】
Ｏ１カウンタ１５（請求項中の計時部に相当）は、メインのパワーＭＯＳＦＥＴＭ１のゲートに対するゲート駆動電源Ｖ１のゲート駆動信号の連続出力時間をカウントし、連続出力時間が一定時間を経過した時点で、出力電圧を「Ｌ」から「Ｈ」に切り替える。なお、ゲート駆動電源Ｖ１がゲート駆動信号の出力を停止すると、Ｏ１カウンタ１５は、出力電圧を「Ｈ」から「Ｌ」に切り替える。
【００８４】
つまり、Ｏ１カウンタ１５の出力電圧は、「Ｈ」がゲート駆動信号の出力中であることを意味し、「Ｌ」がゲート駆動信号の出力停止中であることを意味している。
【００８５】
アンドゲートＵ３は、オフ固着診断部１１のダイオードＤ３の出力とＯ１カウンタ１５の出力電圧とのアンド信号を出力する。つまり、ダイオードＤ３の出力とＯ１カウンタ１５の出力電圧とが両方とも「Ｈ」のときに、アンドゲートＵ３の出力電圧（アンド信号の電位）は「Ｈ」となる。それ以外の組み合わせの時は、アンドゲートＵ３の出力電圧は「Ｌ」となる。
【００８６】
例えば、Ｏ１カウンタ１５がメインのパワーＭＯＳＦＥＴＭ１のゲートに、図４（ａ）のグラフに示すように一定時間以上連続してゲート駆動電源Ｖ１のゲート駆動信号を出力し続けているものとする。すると、図４（ｂ）のグラフに示すように、Ｏ１カウンタ１５の出力電圧が、ゲート駆動信号の出力開始から一定時間が経過した時点で「Ｌ」から「Ｈ」に変わる。
【００８７】
ここで、メインのパワーＭＯＳＦＥＴＭ１のゲートにゲート駆動信号が一定時間以上連続して出力されている状態では、本来ならば、メインのパワーＭＯＳＦＥＴＭ１はゲート駆動信号に合わせてターンオン及びターンオフしているはずである。
【００８８】
しかし、メインのパワーＭＯＳＦＥＴＭ１がオフ固着を起こしていると、メインのパワーＭＯＳＦＥＴＭ１はターンオフ状態に固定される。このため、メインのパワーＭＯＳＦＥＴＭ１のゲートに対するゲート駆動信号の出力を開始しても、それにより上昇するはずの一次側回路３の共振回路のコイルＬ１及びコンデンサＣ２間の電圧は、図４（ｃ）のグラフに示すように、一向に上昇しない。
【００８９】
したがって、オフ固着診断部１１のコンパレータＵ２に入力される一次側回路３のコイルＬ１及びコンデンサＣ２間の電圧は、メインのパワーＭＯＳＦＥＴＭ１のゲートに対するゲート駆動信号の出力開始から一定時間経過後も、基準電圧Ｒｅｆ２未満である。よって、コンパレータＵ２の出力は「Ｈ」のまま変化しない。
【００９０】
このように、ゲート駆動信号の出力開始から一定時間が経過して、かつ、メインのパワーＭＯＳＦＥＴＭ１がオフ固着を起こすと、Ｏ１カウンタ１５の出力電圧とコンパレータＵ２の出力とが共に「Ｈ」となる。すると、図４（ｄ）のグラフに示すように、アンドゲートＵ３の出力電圧が「Ｌ」から「Ｈ」に切り替わる。
【００９１】
つまり、アンドゲートＵ３は、パワーＭＯＳＦＥＴＭ１がオフ固着してターンオンできない状態のときにだけ、アンド信号の出力電圧を「Ｌ」から「Ｈ」に切り替える。
【００９２】
なお、上下のアームの各メインのパワーＭＯＳＦＥＴＭ１，Ｍ２は、交互に連動してターンオン及びターンオフされる。このため、ゲート駆動電源Ｖ１がゲート駆動信号を出力している期間には、パワーＭＯＳＦＥＴＭ１のターンオン及びターンオフの周期から半周期位相をずらして、ゲート駆動電源Ｖ２もゲート駆動信号を出力する。
【００９３】
そこで、オフ固着検出部９において、ゲート駆動電源Ｖ１のゲート駆動信号の連続出力時間をカウントするＯ１カウンタ１５を用いる代わりに、ゲート駆動電源Ｖ２のゲート駆動信号の連続出力時間をカウントするカウンタを設けてもよい。
【００９４】
その場合は、ゲート駆動電源Ｖ２のゲート駆動信号の連続出力時間が一定時間を経過した時点で、カウンタの出力電圧を「Ｌ」から「Ｈ」に切り替えて、Ｏ１カウンタ１５の出力の代わりにアンドゲートＵ３に入力すればよい。
【００９５】
パワーＭＯＳＦＥＴＭ７は、本実施形態では、ｎチャネルのパワーＭＯＳＦＥＴを用いている。パワーＭＯＳＦＥＴＭ７のドレインは、ハーフブリッジ回路５の各アームに追加したパワーＭＯＳＦＥＴＭ５，Ｍ６のゲートに接続されている。パワーＭＯＳＦＥＴＭ７のソースは接地されている。
【００９６】
半導体スイッチング素子ＳＷ（請求項中の無効化部に相当）は、パワーＭＯＳＦＥＴＭ７のドレイン（パワーＭＯＳＦＥＴＭ５，Ｍ６のゲート）とコンパレータＵ１との間に介設されている。半導体スイッチング素子ＳＷは、例えば、ＰＮＰ型のトランジスタによって構成することができる。その場合、半導体スイッチング素子ＳＷのベースにはアンドゲートＵ３の出力電圧が印加される。
【００９７】
したがって、ゲート駆動電源Ｖ１によるゲート駆動信号の出力中にパワーＭＯＳＦＥＴＭ１がオフ固着して、アンドゲートＵ３の出力電圧が「Ｈ」になると、半導体スイッチング素子ＳＷが非導通状態となる。このため、コンパレータＵ１とパワーＭＯＳＦＥＴＭ５，Ｍ６のゲートとの接続が、半導体スイッチング素子ＳＷにおいて遮断される。
【００９８】
なお、半導体スイッチング素子ＳＷがパワーＭＯＳＦＥＴＭ５，Ｍ６のゲートとの接続を遮断する直前の電流センサＳＩの出力は、コイルＬ１及びコンデンサＣ２間の電圧が基準電圧Ｒｅｆ２未満であることから、基準電圧Ｒｅｆ１未満である。このため、半導体スイッチング素子ＳＷがパワーＭＯＳＦＥＴＭ５，Ｍ６のゲートとの接続を遮断する直前のコンパレータＵ１は、低負荷状態に対応する「Ｈ」の電圧を出力している。
【００９９】
ラッチ回路１７は、請求項中のサブゲートスイッチ素子をオフさせるラッチ部に相当している。本実施形態では、ＲＳフリップフロップを用いたＳＲラッチでラッチ回路１７を構成している。図５の回路図に示すように、ラッチ回路１７のＳ（セット）入力はアンドゲートＵ３の出力に接続され、Ｒ（リセット）入力は接地されている。即ち、ラッチ回路１７のＲ入力は、常時「Ｌ」である。また、ラッチ回路１７のＱ出力は、パワーＭＯＳＦＥＴＭ７のゲートに接続されている。
【０１００】
ラッチ回路１７では、パワーＭＯＳＦＥＴＭ１のオフ固着によりアンドゲートＵ３の出力が「Ｌ」から「Ｈ」に切り替わると、ラッチ回路１７のＳ入力が「Ｌ」から「Ｈ」に切り替わり、ラッチ回路１７のＱ出力も「Ｌ」から「Ｈ」に切り替わる。ラッチ回路１７のＱ出力は、パワーＭＯＳＦＥＴＭ１のオフ固着が解消してアンドゲートＵ３の出力が「Ｌ」に戻り、ラッチ回路１７のＳ入力が「Ｈ」から「Ｌ」に切り替わっても、オフ固着中のＱ出力をラッチして「Ｈ」のままに維持される。なお、ラッチ回路１７のＱ出力は、接地されたＲ入力に「Ｈ」の信号を加えると、ラッチしていた「Ｈ」から「Ｌ」にリセットされる。
【０１０１】
ここで、メインのパワーＭＯＳＦＥＴＭ１におけるオフ固着の発生に対処する必要がある低負荷状態では、コンパレータＵ１の出力は「Ｈ」となる。この「Ｈ」のコンパレータＵ１の出力が、メインのパワーＭＯＳＦＥＴＭ１にオフ固着が発生して半導体スイッチング素子ＳＷが非導通状態となっていない限り、パワーＭＯＳＦＥＴＭ５，Ｍ６のゲートに入力される。
【０１０２】
一方、低負荷状態におけるアンドゲートＵ３の出力は、メインのパワーＭＯＳＦＥＴＭ１がオフ固着していない限り「Ｌ」となる。そして、「Ｌ」のアンドゲートＵ３の出力がＳ入力となるラッチ回路１７の低負荷状態におけるＱ出力は「Ｌ」となる。したがって、低負荷状態におけるパワーＭＯＳＦＥＴＭ７は、メインのパワーＭＯＳＦＥＴＭ１がオフ固着していない限り、ラッチ回路１７の「Ｌ」のＱ出力によりターンオフされる。
【０１０３】
このため、低負荷状態におけるパワーＭＯＳＦＥＴＭ５，Ｍ６は、メインのパワーＭＯＳＦＥＴＭ１がオフ固着していない限り、ゲートに入力される「Ｈ」のコンパレータＵ１の出力によりターンオフされる。よって、サブのパワーＭＯＳＦＥＴＭ３，Ｍ４は、ターンオフしたままとなる。
【０１０４】
この状態から、メインのパワーＭＯＳＦＥＴＭ１にオフ固着が発生すると、上アームに一次側電流ＩＬ１が流れなくなる。すると、アンドゲートＵ３の出力が「Ｌ」から「Ｈ」に変わり、半導体スイッチング素子ＳＷが非導通状態となる。よって、コンパレータＵ１の出力「Ｈ」がパワーＭＯＳＦＥＴＭ５，Ｍ６のゲートに入力されなくなる。
【０１０５】
また、ラッチ回路１７のＳ入力であるアンドゲートＵ３の出力が「Ｌ」から「Ｈ」に変わると、パワーＭＯＳＦＥＴＭ７のゲートに入力されるラッチ回路１７のＱ出力が「Ｌ」から「Ｈ」に変わり、パワーＭＯＳＦＥＴＭ７がターンオンする。すると、ターンオンしたパワーＭＯＳＦＥＴＭ７を介してゲートが接地されたパワーＭＯＳＦＥＴＭ５，Ｍ６もターンオンする。
【０１０６】
よって、ゲート駆動電源Ｖ１，Ｖ２がそれぞれ出力するゲート駆動信号が、メインのパワーＭＯＳＦＥＴＭ１，Ｍ２に加えてサブのパワーＭＯＳＦＥＴＭ３，Ｍ４にもそれぞれ印加される。そして、オフ固着したメインのパワーＭＯＳＦＥＴＭ１に代わってサブのパワーＭＯＳＦＥＴＭ３が、ゲート駆動電源Ｖ１のゲート駆動信号によりターンオン及びターンオフするようになる。
【０１０７】
なお、メインのパワーＭＯＳＦＥＴＭ１のオフ固着が解消すると、アンドゲートＵ３の出力が「Ｌ」から「Ｈ」に切り替わる。これにより、ラッチ回路１７のＳ出力が「Ｈ」から「Ｌ」に切り替わるが、ラッチ回路１７のＱ出力は「Ｈ」のまま変わらず、パワーＭＯＳＦＥＴＭ７はターンオンしたままとなる。
【０１０８】
一方、アンドゲートＵ３の出力が「Ｌ」から「Ｈ」に切り替わると、半導体スイッチング素子ＳＷが非導通状態から導通状態に復帰し、コンパレータＵ１の出力が再びパワーＭＯＳＦＥＴＭ５，Ｍ６のゲートに入力されるようになる。このとき、低負荷状態が続いていれば、コンパレータＵ１の出力「Ｈ」がパワーＭＯＳＦＥＴＭ５，Ｍ６のゲートに入力されて、パワーＭＯＳＦＥＴＭ５，Ｍ６がターンオフされる。このため、サブのパワーＭＯＳＦＥＴＭ３は、ゲート駆動電源Ｖ１のゲート駆動信号によってターンオン及びターンオフされなくなる。
【０１０９】
なお、メインのパワーＭＯＳＦＥＴＭ１にオフ固着が発生しないまま、ＤＣＤＣコンバータ１が低負荷状態から高負荷状態に移行すると、電流センサＳＩの出力が基準電圧Ｒｅｆ１を上回り、コンパレータＵ１の出力が「Ｈ」から「Ｌ」に切り替わる。ここで、アンドゲートＵ３の出力は「Ｌ」のまま変わらず、半導体スイッチング素子ＳＷが導通状態を維持するので、パワーＭＯＳＦＥＴＭ５，Ｍ６のゲートには、コンパレータＵ１の出力「Ｌ」が入力される。
【０１１０】
一方、アンドゲートＵ３の出力は、ＤＣＤＣコンバータ１が低負荷状態から高負荷状態に移行しても「Ｌ」のまま変わらない。そのため、ラッチ回路１７のＳ入力は「Ｌ」のまま変わらず、ラッチ回路１７のＱ出力も「Ｌ」のまま変わらない。よって、ラッチ回路１７のＱ出力がゲートに入力されるパワーＭＯＳＦＥＴＭ７も、低負荷状態のときのターンオフ状態のまま変わらない。
【０１１１】
したがって、ＤＣＤＣコンバータ１が低負荷状態から高負荷状態に移行すると、パワーＭＯＳＦＥＴＭ５，Ｍ６のゲートに入力されるコンパレータＵ１の出力が「Ｌ」から「Ｈ」に切り替わり、ターンオフしていたパワーＭＯＳＦＥＴＭ５，Ｍ６がターンオンされる。
【０１１２】
よって、ゲート駆動電源Ｖ１，Ｖ２がそれぞれ出力するゲート駆動信号が、メインのパワーＭＯＳＦＥＴＭ１，Ｍ２に加えてサブのパワーＭＯＳＦＥＴＭ３，Ｍ４にもそれぞれ印加される。そして、メインのパワーＭＯＳＦＥＴＭ１，Ｍ２と共にサブのパワーＭＯＳＦＥＴＭ３，Ｍ４が、ゲート駆動電源Ｖ１，Ｖ２のゲート駆動信号によりターンオン及びターンオフするようになる。
【０１１３】
なお、メインのパワーＭＯＳＦＥＴＭ２におけるオフ固着の検出部は、図３に記載したオフ固着検出部９のＯ１カウンタ１５を、ゲート駆動電源Ｖ２のゲート駆動信号の連続出力時間をカウントするカウンタに変えることで、構成することができる。このオフ固着診断部では、ゲート駆動電源Ｖ２のゲート駆動信号の連続出力時間をカウントするカウンタの出力を、オフ固着診断部１１のダイオードＤ３の出力と共にアンドゲートＵ３に入力すればよい。
【０１１４】
即ち、図３において図示を省略した、パワーＭＯＳＦＥＴＭ２におけるオフ固着の診断部は、図３中に示したメインのパワーＭＯＳＦＥＴＭ１に対するオフ固着検出部９と同様の構成の回路で実現することができる。
【０１１５】
そして、本実施形態のＤＣＤＣコンバータ１では、低負荷状態及び高負荷状態において、第１実施形態のＤＣＤＣコンバータ１と同様の動作が行われる。
【０１１６】
ところで、メインのパワーＭＯＳＦＥＴＭ１，Ｍ２にオフ固着が発生すると、一次側電流ＩＬ１が減少し、一次側回路３を電流が流れなくなる。
【０１１７】
ここで、高負荷状態において、メインのパワーＭＯＳＦＥＴＭ１，Ｍ２にオフ固着が発生すると、まず、一次側電流ＩＬ１の減少により、電流センサＳＩの出力が基準電圧Ｒｅｆ１未満に減って低負荷状態となる。このため、コンパレータＵ１の出力によりパワーＭＯＳＦＥＴＭ５，Ｍ６がターンオフされて、サブのパワーＭＯＳＦＥＴＭ３，Ｍ４がターンオフされる。
【０１１８】
一次側電流ＩＬ１がさらに減少すると、一次側回路３の共振回路のコイルＬ１及びコンデンサＣ２間の電位が基準電圧Ｒｅｆ２未満に減る。すると、オフ固着したメインのパワーＭＯＳＦＥＴＭ１（又はＭ２）に対応するパワーＭＯＳＦＥＴＭ５（又はＭ６）が、オフ固着検出部９のラッチ回路１７の出力によりターンオンされる。
【０１１９】
このため、オフ固着したメインのパワーＭＯＳＦＥＴＭ１（又はＭ２）に対応するサブのパワーＭＯＳＦＥＴＭ３（又はＭ４）が、オフ固着したメインのパワーＭＯＳＦＥＴＭ１（又はＭ２）に代わってターンオン及びターンオフする。
【０１２０】
なお、低負荷状態において、メインのパワーＭＯＳＦＥＴＭ１，Ｍ２にオフ固着が発生した場合は、パワーＭＯＳＦＥＴＭ５，Ｍ６及びサブのパワーＭＯＳＦＥＴＭ３，Ｍ４が既にターンオフされている。
【０１２１】
このため、オフ固着したメインのパワーＭＯＳＦＥＴＭ１（又はＭ２）に対応するパワーＭＯＳＦＥＴＭ５（又はＭ６）が、ラッチ回路１７の出力によりターンオンされる。そして、ターンオンされたパワーＭＯＳＦＥＴＭ５（又はＭ６）に対応するサブのパワーＭＯＳＦＥＴＭ３（又はＭ４）が、オフ固着したメインのパワーＭＯＳＦＥＴＭ１（又はＭ２）に代わってターンオン及びターンオフする。
【０１２２】
このように構成した第２実施形態のＤＣＤＣコンバータ１によれば、第１実施形態のＤＣＤＣコンバータ１と同様に、低負荷状態及び高負荷状態の両方において、各アームの電力損失Ｐｌｏｓｓを低く抑えることができる。
【０１２３】
また、サブのパワーＭＯＳＦＥＴＭ３，Ｍ４をターンオフさせたままとする低負荷状態において、メインのパワーＭＯＳＦＥＴＭ１，Ｍ２にオフ固着が発生した場合に、サブのパワーＭＯＳＦＥＴＭ３，Ｍ４を代わりに動作させることができる。
【０１２４】
さらに、第２実施形態のＤＣＤＣコンバータ１では、低負荷状態のパワーＭＯＳＦＥＴＭ１，Ｍ２にオフ固着が発生した場合に、オフ固着前のアンドゲートＵ３の出力をラッチしたラッチ回路１７とパワーＭＯＳＦＥＴＭ７とで、低負荷状態のコンパレータＵ１の出力を再現し、半導体スイッチング素子Ｍ５，Ｍ６のゲートに出力する構成とした。このため、高負荷状態になった後でも、低負荷状態のパワーＭＯＳＦＥＴＭ１，Ｍ２にオフ固着が発生した場合に、サブのパワーＭＯＳＦＥＴＭ３，Ｍ４を代わりに動作させることができる。
【０１２５】
なお、サブのパワーＭＯＳＦＥＴＭ３，Ｍ４をターンオフさせている低負荷状態で、メインのパワーＭＯＳＦＥＴＭ１，Ｍ２にオン固着が発生すると、対応するアームを含む経路では、一次側電流ＩＬ１が増加する。そうすると、高負荷状態になったと誤って認識されて、対応するアームのサブのパワーＭＯＳＦＥＴＭ３，Ｍ４にゲート駆動信号が入力され、そのアームを含む経路に大きな短絡電流が流れてしまう。
【０１２６】
そこで、本発明の第３実施形態に係るＤＣＤＣコンバータ１では、メインのパワーＭＯＳＦＥＴＭ１，Ｍ２におけるオン固着の発生検出部を、第２実施形態のＤＣＤＣコンバータ１に追加している。
【０１２７】
図６は本発明の第３実施形態に係るＤＣＤＣコンバータを示す説明図である。本実施形態のＤＣＤＣコンバータ１では、メインのパワーＭＯＳＦＥＴＭ１，Ｍ２のオン固着の発生検出部として、メインのパワーＭＯＳＦＥＴＭ１，Ｍ２におけるオン固着の発生の診断部を設けた。また、本実施形態のＤＣＤＣコンバータ１では、オン固着したメインのパワーＭＯＳＦＥＴＭ１，Ｍ２及びサブのパワーＭＯＳＦＥＴＭ３，Ｍ４のゲートからゲート駆動電源Ｖ１，Ｖ２を切り離す回路を、上述したオン固着の発生検出部として設けた。
【０１２８】
なお、図６では、図面の見やすさのため、メインのパワーＭＯＳＦＥＴＭ２におけるオン固着の発生検出部の図示を省略している。
【０１２９】
そして、図６に示す本実施形態のＤＣＤＣコンバータ１のオン固着検出部１９は、パワーＭＯＳＦＥＴＭ１のオン固着診断部２１と、パワーＭＯＳＦＥＴＭ１のゲートからゲート駆動電源Ｖ１を切り離す強制切替部２３とを有している。
【０１３０】
オン固着診断部２１は、一次側回路３の電位と基準電圧Ｒｅｆ３とを比較するコンパレータＵ４と、コンパレータＵ４の出力側に配置されたダイオードＤ４とを有している。
【０１３１】
コンパレータＵ４は、一次側回路３の共振回路のコイルＬ１とコンデンサＣ２との間の電位を、基準電圧Ｒｅｆ３と比較する。この基準電圧Ｒｅｆ３は、請求項中のメインの半導体スイッチング素子のオン固着判定値に対応する基準電圧に相当している。本実施形態では、基準電圧Ｒｅｆ３は、パワーＭＯＳＦＥＴＭ１のオン固着時に一次側回路３の共振回路のコイルＬ１とコンデンサＣ２との間に現れる電位に設定される（Ｒｅｆ３＞Ｒｅｆ１）。
【０１３２】
したがって、ゲート駆動電源Ｖ１がゲート駆動信号を出力している状態で、一次側回路３の共振回路のコイルＬ１とコンデンサＣ２との間に現れる電位が基準電圧Ｒｅｆ３以上に増えると、コンパレータＵ４の出力は「Ｈ」となる。即ち、パワーＭＯＳＦＥＴＭ１にオン固着が発生すると、コンパレータＵ４の出力が「Ｈ」となり、パワーＭＯＳＦＥＴＭ１にオン固着が発生していないと、コンパレータＵ４の出力が「Ｌ」となる。
【０１３３】
強制切替部２３は、パワーＭＯＳＦＥＴＭ８，Ｍ９、オフ固着検出部９の強制切替部１３と兼用のＯ１カウンタ１５、Ｏ２カウンタ２５、ダイオードＤ４，Ｄ５、アンドゲートＵ５及びラッチ回路２７を有している。
【０１３４】
パワーＭＯＳＦＥＴＭ８，Ｍ９（請求項中のメインゲートスイッチ素子に相当）は、各アームのメインのパワーＭＯＳＦＥＴＭ１，Ｍ２のゲートとゲート駆動電源Ｖ１，Ｖ２との間にそれぞれ介設されている。本実施形態では、各パワーＭＯＳＦＥＴＭ８，Ｍ９に、同じ規格のｐチャネルのパワーＭＯＳＦＥＴをそれぞれ用いている。
【０１３５】
Ｏ２カウンタ２５（請求項中の計時部に相当）は、メインのパワーＭＯＳＦＥＴＭ２のゲートに対するゲート駆動電源Ｖ２のゲート駆動信号の連続出力時間をカウントし、連続出力時間が一定時間を経過した時点で、出力電圧を「Ｌ」から「Ｈ」に切り替える。なお、ゲート駆動電源Ｖ２がゲート駆動信号の出力を停止すると、Ｏ２カウンタ２５は、出力電圧を「Ｈ」から「Ｌ」に切り替える。
【０１３６】
つまり、Ｏ２カウンタ２５の出力電圧は、「Ｈ」がゲート駆動信号の出力中であることを意味し、「Ｌ」がゲート駆動信号の出力停止中であることを意味している。
【０１３７】
Ｏ１カウンタ１５及びＯ２カウンタ２５の出力は、ダイオードＤ４，Ｄ５を介してアンドゲートＵ５に入力される。
【０１３８】
なお、上下のアームの各メインのパワーＭＯＳＦＥＴＭ１，Ｍ２は、交互に連動してターンオン及びターンオフされる。そして、Ｏ１カウンタ１５においてカウントされるゲート駆動電源Ｖ１のゲート駆動信号の連続出力時間と、Ｏ２カウンタ２５においてカウントされるゲート駆動電源Ｖ２のゲート駆動信号の連続出力時間とは、ターンオンオフの半周期分のずれしかいない。
【０１３９】
このため、アンドゲートＵ５にＯ１カウンタ１５及びＯ２カウンタ２５の出力を両方とも入力する必要は必ずしもなく、Ｏ１カウンタ１５又はＯ２カウンタ２５の出力電圧だけをアンドゲートＵ５に入力してもよい。
【０１４０】
アンドゲートＵ５は、オン固着診断部２１のダイオードＤ４の出力と、Ｏ１カウンタ１５又はＯ２カウンタ２５の出力電圧とのアンド信号を出力する。つまり、ダイオードＤ４の出力とＯ１カウンタ１５又はＯ２カウンタ２５の出力電圧とが両方とも「Ｈ」のときに、アンドゲートＵ５の出力電圧（アンド信号の電位）は「Ｈ」となる。それ以外の組み合わせの時は、アンドゲートＵ５の出力電圧は「Ｌ」となる。
【０１４１】
例えば、Ｏ１カウンタ１５及びＯ２カウンタ２５が、メインの各パワーＭＯＳＦＥＴＭ１，Ｍ２のゲートに、図７（ａ）のグラフに示すように一定時間以上連続してゲート駆動電源Ｖ１，Ｖ２のゲート駆動信号をそれぞれ出力し続けているものとする。すると、図７（ｂ）のグラフに示すように、Ｏ１カウンタ１５又はＯ２カウンタ２５の出力電圧が、ゲート駆動信号の出力開始から一定時間が経過した時点で「Ｌ」から「Ｈ」に変わる。
【０１４２】
ここで、メインのパワーＭＯＳＦＥＴＭ１，Ｍ２のゲートにゲート駆動信号が一定時間以上連続して出力されている状態では、メインのパワーＭＯＳＦＥＴＭ１，Ｍ２はゲート駆動信号に合わせてターンオン及びターンオフしているはずである。
【０１４３】
しかし、ターンオンしたメインのパワーＭＯＳＦＥＴＭ１，Ｍ２のどちらかがオン固着を起こすと、そのパワーＭＯＳＦＥＴＭ１，Ｍ２は以後、ターンオン状態に固定される。このため、オン固着を起こしたパワーＭＯＳＦＥＴＭ１又はパワーＭＯＳＦＥＴＭ２に、直流電源Ｖからの直流電力により短絡電流が流れる。
【０１４４】
したがって、オン固着診断部２１のコンパレータＵ４に入力される一次側回路３のコイルＬ１及びコンデンサＣ２間の電圧は、パワーＭＯＳＦＥＴＭ１，Ｍ２がオン固着を起こした時点で、図７（ｃ）のグラフに示すように、基準電圧Ｒｅｆ３以上に増加する。これに伴い、コンパレータＵ２の出力が「Ｌ」から「Ｈ」に切り替わる。
【０１４５】
よって、ゲート駆動信号の出力開始から一定時間が経過し、かつ、メインのパワーＭＯＳＦＥＴＭ１，Ｍ２がオン固着を起こすと、Ｏ１カウンタ１５又はＯ２カウンタ２５の出力電圧が「Ｈ」となり、コンパレータＵ２の出力が「Ｌ」から「Ｈ」に切り替わる。すると、図７（ｄ）のグラフに示すように、アンドゲートＵ５の出力電圧が「Ｌ」から「Ｈ」に切り替わる。
【０１４６】
つまり、アンドゲートＵ５は、パワーＭＯＳＦＥＴＭ１，Ｍ２のどちらかがオン固着してターンオフできない状態のときにだけ、アンド信号の出力電圧を「Ｌ」から「Ｈ」に切り替える。
【０１４７】
ラッチ回路２７は、請求項中のメインゲートスイッチ素子をオフさせるラッチ部に相当している。本実施形態では、ラッチ回路１７と同様に、ＲＳフリップフロップを用いたＳＲラッチでラッチ回路２７を構成している。図８の回路図に示すように、ラッチ回路２７のＳ（セット）入力はアンドゲートＵ５の出力に接続され、Ｒ（リセット）入力は接地されている。即ち、ラッチ回路２７のＲ入力は、常時「Ｌ」である。また、ラッチ回路２７のＱ出力は、パワーＭＯＳＦＥＴＭ８，Ｍ９のゲートに接続されている。
【０１４８】
ラッチ回路２７では、パワーＭＯＳＦＥＴＭ１のオン固着によりアンドゲートＵ５の出力が「Ｌ」から「Ｈ」に切り替わると、ラッチ回路２７のＳ入力が「Ｌ」から「Ｈ」に切り替わり、ラッチ回路２７のＱ出力も「Ｌ」から「Ｈ」に切り替わる。ラッチ回路２７のＱ出力は、パワーＭＯＳＦＥＴＭ１のオン固着が解消してアンドゲートＵ５の出力が「Ｌ」に戻り、ラッチ回路２７のＳ入力が「Ｈ」から「Ｌ」に切り替わっても、オン固着中のＱ出力をラッチして「Ｈ」のままに維持される。なお、ラッチ回路２７のＱ出力は、接地されたＲ入力に「Ｈ」の信号を加えると、ラッチしていた「Ｈ」から「Ｌ」にリセットされる。
【０１４９】
即ち、ラッチ回路２７は、メインのパワーＭＯＳＦＥＴＭ１にオン固着が発生しているときも、オン固着が発生していないときのアンドゲートＵ５の「Ｌ」の出力を、パワーＭＯＳＦＥＴＭ８，Ｍ９のゲートに出力する。
【０１５０】
なお、パワーＭＯＳＦＥＴＭ２におけるオン固着の検出部は、図６に記載したオン固着検出部１９と同様の構成の回路で実現することができる。
【０１５１】
そして、本実施形態のＤＣＤＣコンバータ１では、低負荷状態及び高負荷状態において、第１及び第２実施形態のＤＣＤＣコンバータ１と同様の動作が行われる。
【０１５２】
また、本実施形態のＤＣＤＣコンバータ１では、メインのパワーＭＯＳＦＥＴＭ１，Ｍ２にオフ固着が発生した場合に、第２実施形態のＤＣＤＣコンバータ１と同様の動作が行われる。
【０１５３】
ところで、メインのパワーＭＯＳＦＥＴＭ１，Ｍ２にオン固着が発生すると、一次側回路３のオン固着したメインのパワーＭＯＳＦＥＴＭ１，Ｍ２を短絡電流が流れる。
【０１５４】
すると、一次側回路３の共振回路のコイルＬ１及びコンデンサＣ２間の電位が基準電圧Ｒｅｆ３以上に増加し、オン固着検出部１９のラッチ回路２７の出力により、パワーＭＯＳＦＥＴＭ８，Ｍ９がターンオフされる。
【０１５５】
これにより、メインのパワーＭＯＳＦＥＴＭ１，Ｍ２のゲートとゲート駆動電源Ｖ１，Ｖ２との間が、ターンオフされたパワーＭＯＳＦＥＴＭ８，Ｍ９により遮断される。したがって、サブのパワーＭＯＳＦＥＴＭ３，Ｍ４がターンオフされて、オン固着したメインのパワーＭＯＳＦＥＴＭ１，Ｍ２と並列に短絡電流の流路が形成されることがない。
【０１５６】
このように構成した第３実施形態のＤＣＤＣコンバータ１によれば、第１実施形態のＤＣＤＣコンバータ１と同様に、低負荷状態及び高負荷状態の両方において、各アームの電力損失Ｐｌｏｓｓを低く抑えることができる。
【０１５７】
また、第２実施形態のＤＣＤＣコンバータ１と同様に、メインのパワーＭＯＳＦＥＴＭ１，Ｍ２にオフ固着が発生した場合に、サブのパワーＭＯＳＦＥＴＭ３，Ｍ４を、ターンオフされている低負荷状態でも代わりに動作させることができる。
【０１５８】
さらに、第３実施形態のＤＣＤＣコンバータ１では、メインのパワーＭＯＳＦＥＴＭ１，Ｍ２がオン固着した場合に、並列接続したサブのパワーＭＯＳＦＥＴＭ３，Ｍ４がターンオンして短絡電流の流路が形成されるのを、防ぐことができる。
【０１５９】
なお、第３実施形態のＤＣＤＣコンバータ１では、オフ固着検出部９及びオン固着検出部１９を共に有する構成としたが、オフ固着検出部９を省略してオン固着検出部１９のみを有する構成としてもよい。
【０１６０】
また、上述した各実施形態では、ＤＣＤＣコンバータ１を例に取って説明したが、本発明は、例えば、インバータ等の、上下の各アームに半導体スイッチング素子をそれぞれ設けたハーフブリッジ回路を有する電力変換装置に、広く適用可能である。
【産業上の利用可能性】
【０１６１】
本発明は、上下の各アームに半導体スイッチング素子をそれぞれ設けたハーフブリッジ回路を有する電力変換装置において利用することができる。
【符号の説明】
【０１６２】
１  ＤＣＤＣコンバータ（電力変換装置）
３  一次側回路
５  ハーフブリッジ回路
７  二次側回路
９  オフ固着検出部
１１  オフ固着診断部
１３  強制切替部
１５  Ｏ１カウンタ（計時部）
１７  ラッチ回路（サブゲートスイッチ素子をオフさせるラッチ部）
１９  オン固着検出部
２１  オン固着診断部
２３  強制切替部
２５  Ｏ２カウンタ（計時部）
２７  ラッチ回路（メインゲートスイッチ素子をオフさせるラッチ部）
Ｃ１，Ｃ３  平滑コンデンサ
Ｃ２  コンデンサ
Ｄ１〜Ｄ５  ダイオード
Ｉｄ  アームを流れる電流（ハーフブリッジ回路を流れる電流）
ＩＬ１  一次側電流
Ｌ１，Ｌ５  コイル
Ｌ２  一次側コイル
Ｌ３，Ｌ４  二次側コイル
Ｍ１，Ｍ２  メインのパワーＭＯＳＦＥＴ（メインの半導体スイッチング素子）
Ｍ３，Ｍ４  サブのパワーＭＯＳＦＥＴ（サブの半導体スイッチング素子）
Ｍ５，Ｍ６  パワーＭＯＳＦＥＴ（サブゲートスイッチ素子）
Ｍ７  パワーＭＯＳＦＥＴ（サブゲートスイッチ素子をオフさせるラッチ部）
Ｍ８，Ｍ９  パワーＭＯＳＦＥＴ（メインゲートスイッチ素子）
Ｐｇ  駆動損失
Ｐｌｏｓｓ  電力損失
Ｐｏｎ  導通損失
Ｒｅｆ１  基準電位（所定値に対応する基準電圧）
Ｒｅｆ２  基準電位（オフ固着判定値に対応する基準電圧）
Ｒｅｆ３  基準電位（オン固着判定値に対応する基準電圧）
ＳＩ  電流センサ
ＳＷ  半導体スイッチング素子（無効化部）
Ｔ  トランス
Ｕ１  コンパレータ（経路変更部、電流センサの出力の電位と所定値に対応する基準電圧とを比較するコンパレータ）
Ｕ２  コンパレータ（電流センサの出力の電位をオフ固着判定値に対応する基準電圧と比較するコンパレータ）
Ｕ４  コンパレータ（電流センサの出力の電位をオン固着判定値に対応する基準電圧と比較するコンパレータ）
Ｕ３，Ｕ５  アンドゲート
Ｖ  直流電源
Ｖ１，Ｖ２  ゲート駆動電源（ゲート駆動回路）
【図１】
2020156142.tif 000003
【図２】
2020156142.tif 000004
【図３】
2020156142.tif 000005
【図４】
2020156142.tif 000006
【図５】
2020156142.tif 000007
【図６】
2020156142.tif 000008
【図７】
2020156142.tif 000009
【図８】
2020156142.tif 000010