(57)【要約】      （修正有）【課題】制御ゲート電極よりも先にメモリゲート電極を形成するスプリットゲート型不揮発性メモリの製造方法において、不要な制御ゲート電極を除去する前に、制御ゲート電極間に露出したゲート絶縁膜を覆う保護膜を形成する。【解決手段】半導体装置の製造工程において、不要な制御ゲート電極ＣＧを除去する前に、半導体基板ＳＢ上の制御ゲート電極間に露出したゲート絶縁膜ＧＩを覆う保護膜ＯＦを形成する。そうすることで、不要な制御ゲート電極の確実な除去と制御ゲート電極間のゲート絶縁膜の消失による基板突き抜け防止を両立させることができる。【選択図】図９
2020004747.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体装置の製造方法；
（ａ）半導体基板の主面に、電荷蓄積部を有する第１ゲート絶縁膜を介して、複数の第１ゲート電極を形成する工程、
（ｂ）前記半導体基板の主面に酸化処理を施し、前記複数の第１ゲート電極間に第２ゲート絶縁膜を形成する工程、
（ｃ）前記第１ゲート電極との間に絶縁膜を介し、かつ、前記半導体基板の主面との間に前記第２ゲート絶縁膜を介するように前記第１ゲート電極の両側に第２ゲート電極を形成する工程、
（ｄ）前記（ｃ）工程の後、互いに隣接する前記第２ゲート電極間の前記第２ゲート絶縁膜を覆うように前記半導体基板の主面に保護膜を形成する工程、
（ｅ）前記（ｄ）工程の後、前記半導体基板の主面にフォトレジスト膜を塗布し、フォトリソグラフィによりマスクパターンを形成する工程、
（ｆ）前記（ｅ）工程の後、前記半導体基板の主面に第１のドライエッチング処理を施し、マスクパターン開口部における前記保護膜をエッチバックする工程、
（ｇ）前記（ｆ）工程の後、前記半導体基板の主面に第２のドライエッチング処理を施し、前記第２ゲート電極を除去する工程、
（ｈ）前記（ｇ）工程の後、前記半導体基板の主面にアッシング処理を施し、前記マスクパターンを除去する工程。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記（ｆ）工程において、前記第２ゲート電極の側面の一部が露出するまで前記保護膜をエッチバックする半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法であって、
前記（ｆ）工程において、前記第２ゲート電極の上面が露出するまで前記保護膜をエッチバックする半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法であって、
前記保護膜は、アルコール性水酸基を含む有機系樹脂である半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法であって、
前記第１のドライエッチング処理に、酸素ガスおよび亜硫酸ガスの混合ガスを用いる半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法であって、
前記第２のドライエッチング処理に、四フッ化炭素ガスを用いる半導体装置の製造方法。
【請求項７】
請求項５に記載の半導体装置の製造方法であって、
前記第２のドライエッチング処理に、臭化水素ガスおよび酸素ガスの混合ガスを用いる半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法であって、
前記第１のドライエッチング処理および前記第２のドライエッチング処理は、異方性ポリシリコンエッチング装置のエッチング処理室に導入するガスを切り替えることで当該エッチング処理室内において一貫して処理される半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法であって、
前記アッシング処理は、前記異方性ポリシリコンエッチング装置に内蔵されたインライン型のアッシング処理室で処理される半導体装置の製造方法。
【請求項１０】
請求項１に記載の半導体装置の製造方法であって、
前記保護膜は、シリコン窒化膜である半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法であって、
前記第１のドライエッチング処理に、四フッ化炭素ガスを用いる半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法であって、
前記第２のドライエッチング処理に、四フッ化炭素ガスを用いる半導体装置の製造方法。
【請求項１３】
請求項１に記載の半導体装置の製造方法であって、
前記半導体基板の主面に、前記半導体基板の一部であって、前記半導体基板の主面から突出し、前記主面に沿って延在する突起半導体層を有し、
前記第１ゲート電極および前記第２ゲート電極は、前記突起半導体層の上面に形成される半導体装置の製造方法。
【請求項１４】
請求項１に記載の半導体装置の製造方法であって、
前記第１ゲート絶縁膜は、前記半導体基板の主面側から順に、アルミニウム酸化膜／ハフニウムシリケート膜／シリコン酸化膜からなる積層膜である半導体装置の製造方法。
【請求項１５】
請求項１に記載の半導体装置の製造方法であって、
前記第１ゲート絶縁膜は、前記半導体基板の主面側から順に、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる積層膜である半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の構造とその製造方法に係り、特に、スプリットゲート型不揮発性メモリを有する半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
電気的に書込み・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く採用されている。フラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート絶縁膜に電荷を蓄積する領域を設け、それによる閾値電圧の不揮発的変化を利用して情報を記憶する。一方、ＭＩＳＦＥＴのチャネル電流値から閾値電圧を判定することで、読出しを行う。電荷の蓄積は、周囲を絶縁膜で囲まれた浮遊ゲート電極や、絶縁膜中のトラップ準位を用いて実現する。
【０００３】
このＥＥＰＲＯＭとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide Semiconductor）膜を用いたスプリットゲート型（ＳＧ型）セルがある。このスプリットゲート型ＭＯＮＯＳ（SG-MONOS）は、メモリゲートＭＯＳ（MG-MOS）のＭＯＮＯＳ膜中のシリコン窒化膜（SiN膜）に電荷をトラップすることによる高い電荷保持特性（信頼性）と、制御ゲート（コントロールゲート）ＭＯＳ（CG-MOS）に薄膜ゲート酸化膜を用いることによる高速かつ低消費電力な読み出しが実現可能であることが特徴である。
【０００４】
本技術分野の背景技術として、例えば、特許文献１のような技術がある。特許文献１には、スプリットゲート型ＭＯＮＯＳ（SG-MONOS）構造の製造過程において、コントロールゲートＭＯＳ（CG-MOS）よりも先にメモリゲートＭＯＳ（MG-MOS）を形成する「MG-MOS先作り（いわゆる、MGファースト）」の製造方法が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１７−１６８５７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、スプリットゲート型ＭＯＮＯＳ（SG-MONOS）のメモリゲートＭＯＳ（MG-MOS）においては、ＯＮＯ（Oxide-Nitride-Oxide）膜に替えて高誘電率膜（High-k膜）を採用し、ＡＨＯ（AlO／HfSiO／SiO）膜とすることで、性能を大幅に向上することができる。
【０００７】
High-kゲート絶縁膜は、誘電率が高く、電気的容量を損なうことなくゲート絶縁膜の物理膜厚を増加することができるため、量子効果による直接トンネルリーク電流を抑制することが可能となるほか、High-kゲート絶縁膜の薄膜化による高性能化も期待できる。
【０００８】
「MG-MOS先作り（MGファースト）」の製造方法において、ＯＮＯ膜に替えてＡＨＯ膜を採用した場合、ソース側のCGポリシリコンを除去する工程において、下地構造がＯＮＯ膜からCGゲート絶縁膜単層（ISSG膜：In-situ Steam Generation）となる。このCGゲート絶縁膜は薄く、CGエッチング時のダメージを受けているため、ケミカルドライエッチングによるソース側のCGポリシリコンを除去時にCGポリシリコン除去と同時にCGゲート絶縁膜が消失してしまい、基板突き抜けが発生する可能性がある。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本開示の一実施の形態によれば、制御ゲート電極よりも先にメモリゲート電極を形成するスプリットゲート型不揮発性メモリの製造方法において、不要な制御ゲート電極を除去する前に、制御ゲート電極間に露出したゲート絶縁膜を覆う保護膜を形成する。
【発明の効果】
【００１１】
前記一実施の形態によれば、制御ゲート電極よりも先にメモリゲート電極を形成するスプリットゲート型不揮発性メモリの製造方法において、不要な制御ゲート電極の確実な除去と制御ゲート電極間のゲート絶縁膜の消失による基板突き抜け防止を両立させることができる。
【００１２】
これにより、スプリットゲート型不揮発性メモリの信頼性向上と製造歩留り向上が図れる。
【図面の簡単な説明】
【００１３】
【図１】従来の半導体装置の製造過程を示す断面図である。
【図２】図１に続く半導体装置の製造過程を示す断面図である。
【図３】図２に続く半導体装置の製造過程を示す断面図である。
【図４】図３に続く半導体装置の製造過程を示す断面図である。
【図５】図４に続く半導体装置の製造過程を示す断面図である。
【図６】従来の半導体装置の製造過程における課題を示す断面図である。
【図７】本発明の一実施形態に係る半導体装置の製造過程を示す断面図である。
【図８】図７に続く半導体装置の製造過程を示す断面図である。
【図９】図８に続く半導体装置の製造過程を示す断面図である。
【図１０】図９に続く半導体装置の製造過程を示す断面図である。
【図１１】図１０に続く半導体装置の製造過程を示す断面図である。
【図１２】図１１に続く半導体装置の製造過程を示す断面図である。
【図１３】図１２に続く半導体装置の製造過程を示す断面図である。
【図１４】図１３に続く半導体装置の製造過程を示す断面図である。
【図１５】図１４に続く半導体装置の製造過程を示す断面図である。
【図１６】本発明の一実施形態に係る半導体装置の製造過程を示す断面図である。
【図１７】図１６に続く半導体装置の製造過程を示す断面図である。
【図１８】図１７に続く半導体装置の製造過程を示す断面図である。
【図１９】本発明の一実施形態に係る半導体装置の製造過程を示す断面図である。
【図２０】図１９に続く半導体装置の製造過程を示す断面図である。
【図２１】図２０に続く半導体装置の製造過程を示す断面図である。
【図２２】図２１に続く半導体装置の製造過程を示す断面図である。
【図２３】図２２に続く半導体装置の製造過程を示す断面図である。
【図２４】本発明の一実施形態に係る半導体装置の一部を示す平面図である。
【図２５】本発明の一実施形態に係る半導体装置の一部を示す斜視図である。
【図２６】図２４のＡ−Ａ’線における断面図である。
【発明を実施するための形態】
【００１４】
以下、図面を用いて実施例を説明する。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。
【実施例１】
【００１５】
先ず、図１から図６を参照して、従来のスプリットゲート型不揮発性メモリの製造方法とその課題について説明する。図１から図５はスプリットゲート型（ＳＧ型）セルの要部構造の製造過程を示す断面図であり、図６は図４と図５の間に施されるCGポリシリコン除去のためのケミカルドライエッチング時の基板突き抜けの問題を概念的に示す図である。
【００１６】
なお、ここではメモリゲートＭＯＳ（MG-MOS）の電荷保持膜（トラップ膜）ＣＲとしてＡＨＯ（AlO／HfSiO／SiO）膜の例を用いて説明するが、ＯＮＯ（Oxide-Nitride-Oxide）膜の場合も同様である。
【００１７】
図１に示すように、半導体基板ＳＢの主面に、下層から順に、電荷保持膜（トラップ膜）ＣＲとなるＡＨＯ（AlO／HfSiO／SiO）膜、メモリゲート電極ＭＧとなるポリシリコン（Poly-Si）膜、キャップ絶縁膜となるシリコン窒化膜（Si3N4膜）ＳＮを成膜して積層膜構造を形成した後、図示しないレジストマスクを用いて異方性エッチングによりメモリゲート電極ＭＧを形成する。
【００１８】
次に、図２に示すように、メモリゲート電極ＭＧの側壁に酸窒化膜（SiON膜）ＳＯからなるサイドウォールを形成した後、ゲート絶縁膜ＧＩ、ポリシリコン膜ＰＳを成膜する。ゲート絶縁膜ＧＩには薄いゲート酸化膜（SiO2）が形成可能なISSG膜（In-situ Steam Generation）を用いる。
【００１９】
続いて、図３に示すように、ポリシリコン膜ＰＳを異方性エッチバックすることで、メモリゲート電極ＭＧの両側へサイドウォール形状の制御ゲート電極（コントロールゲート電極）ＣＧを形成する。この際、互いに隣接する制御ゲート電極ＣＧ間にはゲート絶縁膜（ISSG膜）ＧＩが露出する。
【００２０】
次に、図４に示すように、半導体基板ＳＢの主面上にフォトレジスト膜ＰＲを塗布した後、フォトリソグラフィにより、不要となるソース側（メモリセルの仕様によってはドレイン側）の制御ゲート電極ＣＧ（ポリシリコンＰＳ）を選択的に除去するためのレジストマスクを形成する。
【００２１】
続いて、図５に示すように、図４の工程で形成したレジストマスクを用いて、不要な（ソース側の）制御ゲート電極ＣＧ（ポリシリコンＰＳ）をエッチング（以降、RCGエッチングとも呼ぶ）により除去する。このRCGエッチングではケミカルドライエッチングを用いて制御ゲート電極ＣＧ（ポリシリコンＰＳ）を等方的にエッチングするが、互いに隣接する制御ゲート電極ＣＧ間に露出しているゲート絶縁膜（ISSG膜）ＧＩは残す。
【００２２】
以上説明したように、図１から図５に示す工程により、メモリゲート電極ＭＧの片側の（ソース側の）制御ゲート電極ＣＧ（ポリシリコンＰＳ）を除去することで、スプリットゲート型（ＳＧ型）セル構造が形成される。
【００２３】
図６を用いて、スプリットゲート型（ＳＧ型）セル構造を形成する際の課題について説明する。図６（ａ）は不要な（ソース側の）制御ゲート電極ＣＧを除去するためのRCGエッチングを処理する前の状態を示している。図６（ａ）は課題をわかり易くするために図４に半導体基板ＳＢ本体（Si-Sub）の構成を追加した図である。図６（ｂ）はRCGエッチング後の状態を示している。
【００２４】
上述したように、不要な（ソース側の）制御ゲート電極ＣＧ（ポリシリコンＰＳ）の除去を行う際、制御ゲート電極ＣＧパターン間のゲート絶縁膜（ISSG膜）ＧＩは露出している。ゲート絶縁膜（ISSG膜）ＧＩは４ｎｍ以下と薄く、メモリゲート電極ＭＧ加工時の異方性エッチングや制御ゲート電極ＣＧ加工時の異方性エッチバックによりエッチングダメージを受けている。そのため、RCGエッチング時に不要な制御ゲート電極ＣＧ（ポリシリコンＰＳ）が除去されるのと同時にゲート絶縁膜（ISSG膜）ＧＩも消失し易くなっており、図６（ｂ）のように基板突き抜けが発生する可能性がある。
【００２５】
RCGエッチング（ケミカルドライエッチング）の条件を見直し、ゲート絶縁膜（ISSG膜）ＧＩに対する制御ゲート電極ＣＧ（ポリシリコンＰＳ）のエッチング選択比がより高い条件を適用した場合でも、ゲート絶縁膜（ISSG膜）ＧＩが露出している構造は同じであるため、ゲート絶縁膜（ISSG膜）ＧＩへのダメージは無視できない。
【００２６】
次に、図７から図１５を参照して、実施例１のスプリットゲート型不揮発性メモリセルの構造とその製造方法について説明する。本実施例の半導体装置は、ＡＨＯ（AlO／HfSiO／SiO）膜またはＯＮＯ（Oxide-Nitride-Oxide）膜を電荷保持膜（トラップ膜）として含むトランジスタからなるメモリセルが半導体基板上に存在している。メモリセルは、制御トランジスタ（CG-MOS）とメモリトランジスタ（MG-MOS）より構成される。
【００２７】
なお、以下においても、メモリトランジスタ（MG-MOS）の電荷保持膜（トラップ膜）ＣＲとしてＡＨＯ（AlO／HfSiO／SiO）膜の例を用いて説明するが、ＯＮＯ（Oxide-Nitride-Oxide）膜の場合も同様である。
【００２８】
制御ゲート電極（コントロールゲート電極）ＣＧの形成までは、図１から図３に示す従来の製造方法の工程と同様であるため、繰り返しとなる説明は省略する。
【００２９】
図７に示すように、制御ゲート電極ＣＧ（ポリシリコンＰＳ）を加工後、互いに隣接する制御ゲート電極ＣＧ間を埋め込むように有機膜ＯＦを半導体基板ＳＢ上に成膜（塗布）する。この有機膜ＯＦは、制御ゲート電極ＣＧ間に露出しているゲート絶縁膜（ISSG膜）ＧＩを保護する保護膜として機能する。有機膜ＯＦには、例えば、半導体製造工程において下層反射防止膜として使用される有機系樹脂COH（アルコール性水酸基C-OHを含む樹脂）からなる材料（日産化学社製：ARC29Aやブリューワーサイエンス社製：DUV42）や層間絶縁膜にダマシン配線パターンを形成する際に埋め込み材として使用されるビアフィル材などを用いる。
【００３０】
次に、図８に示すように、有機膜ＯＦ上にフォトレジスト膜ＰＲを塗布した後、フォトリソグラフィにより、不要となるソース側（メモリセルの仕様によってはドレイン側）の制御ゲート電極ＣＧ（ポリシリコンＰＳ）を選択的に除去するためのレジストマスクを形成する。
【００３１】
ここで、図８の各構成の目安となる膜厚値は次の通りである。
【００３２】
制御トランジスタ（CG-MOS）のゲート絶縁膜ＧＩは、上述したように、ISSG（In-situ Steam Generation）法により半導体基板ＳＢ表面を酸化処理して形成した極薄のシリコン酸化膜（SiO2）であり、制御トランジスタ（CG-MOS）の性能を担保するためには、その膜厚は４ｎｍ以下とするのが好適である。
【００３３】
メモリゲートＭＯＳ（MG-MOS）は、下層から順に、ＡＨＯ（AlO／HfSiO／SiO）膜：１５ｎｍ−５０ｎｍ、メモリゲート電極ＭＧ（ポリシリコン膜）：４０ｎｍ−１００ｎｍ、シリコン窒化膜ＳＮ：２０ｎｍ−１００ｎｍである。制御ゲート電極ＣＧ（ポリシリコンＰＳ）は、５０ｎｍ−８０ｎｍである。メモリゲート電極ＭＧの側壁に形成される酸窒化膜ＳＯからなるサイドウォール保護膜は、５ｎｍ−１５ｎｍである。有機膜（保護膜）ＯＦは１５０ｎｍ−２００ｎｍであり、フォトレジスト（膜）ＰＲは３７０ｎｍ−４００ｎｍである。
【００３４】
続いて、図９に示すように、フォトレジストＰＲをマスクに、制御ゲート電極ＣＧ（ポリシリコンＰＳ）のTop部（上面）と側面の一部が露出するまで、異方性ポリシリコンエッチング装置を用いて有機膜ＯＦをエッチバックする。この時、エッチングガスは酸素ガス（O2）に亜硫酸ガス（SO2）を加えた混合ガスを選択する。
【００３５】
有機膜ＯＦは、制御ゲート電極ＣＧ（ポリシリコンＰＳ）の高さ（例えば１８０ｎｍ−２００ｎｍ）より低く、制御ゲート電極ＣＧの高さの半分までエッチバックして、制御ゲート電極ＣＧ（ポリシリコンＰＳ）部を露出させる。但し、制御ゲート電極ＣＧ（ポリシリコンＰＳ）除去において、有機膜ＯＦが約７ｎｍ−８ｎｍ消失するため、有機膜ＯＦは１０ｎｍ以上（制御ゲート電極ＣＧの高さの５％以上の膜厚を）残す必要がある。
【００３６】
異方性ポリシリコンエッチング装置には、ICPプラズマ装置（Inductively Coupled Plasma：誘導結合型プラズマ）やECRプラズマ装置（Electron Cyclotron Resonance：電子サイクロトン共鳴）を使用する。
【００３７】
次に、図１０に示すように、半導体基板ＳＢを異方性ポリシリコンエッチング装置のエッチング処理室からケミカルドライエッチング装置のエッチング処理室へ移動させ、レジストマスクＰＲおよび有機膜ＯＦでカバーした状態のまま、等方性エッチングであるケミカルドライエッチング処理を施し、露出した制御ゲート電極ＣＧ（ポリシリコンＰＳ）を除去する。この時のエッチングガスには、四フッ化炭素（CF4）や酸素（O）を含むCF4系ガスを選択する。
【００３８】
なお、ゲート絶縁膜（ISSG膜）ＧＩ上の有機膜ＯＦは、露出した制御ゲート電極ＣＧ（ポリシリコンＰＳ）のケミカルドライエッチング時にゲート絶縁膜（ISSG膜）ＧＩを保護することができれば、制御ゲート電極ＣＧ（ポリシリコンＰＳ）と同時に消失しても構わない。
【００３９】
続いて、図１１に示すように、半導体基板ＳＢをアッシング装置のアッシング処理室へ移動させ、半導体基板ＳＢ上に残ったフォトレジストＰＲおよび有機膜ＯＦを除去する。
【００４０】
次に、図１２に示すように、フォトリソグラフィとイオン注入によって、互いに隣接するメモリゲート電極ＭＧ間の半導体基板ＳＢにLDD（Lightly Doped Drain：低濃度不純物ドレイン）となるエクステンション領域ＥＸを形成する。このとき、Halo注入あるいはPocket注入を含んでいても良いし（図示せず）、ソース領域とドレイン領域はそれぞれ注入条件を変えても良い。
【００４１】
続いて、半導体基板ＳＢ上にシリコン窒化膜を成膜した後、エッチバックによりメモリゲート電極ＭＧおよび制御ゲート電極ＣＧの側壁にシリコン窒化膜からなるサイドウォールＳＷを形成する。
【００４２】
その後さらに、フォトリソグラフィとイオン注入によって、互いに隣接するメモリゲート電極ＭＧ間の半導体基板ＳＢにソース／ドレイン領域（ここではソース領域ＭＳ）を形成し、半導体基板ＳＢ上に金属シリサイド層Ｓ１を形成する。このとき、制御ゲート電極ＣＧのポリシリコンＰＳ表面にも金属シリサイド層Ｓ１が形成される。
【００４３】
次に、図１３に示すように、半導体基板ＳＢ上に、ＣＥＳＬ膜（コンタクトエッチングストップライナー膜）として例えば１０ｎｍ−４０ｎｍ程度の膜厚のシリコン窒化膜ＣＥをＣＶＤ法により成膜した後、層間絶縁膜ＩＬとして例えば５０ｎｍ−１５０ｎｍ程度の膜厚のP-TEOS酸化膜あるいはO3-TEOS酸化膜をＣＶＤ法により成膜する。その後、ＣＭＰ研磨を行い、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧのポリシリコン膜ＰＳの表面を露出させる。
【００４４】
次に、図１４に示すように、制御ゲート電極ＣＧのポリシリコン膜ＰＳをウェットエッチングにより選択的に除去した後、制御ゲート電極ＣＧのポリシリコン膜ＰＳが除去された後の溝部を埋め込むように、High-k膜ＨＫ（例えば、酸化ハフニウム（HfO2）、酸化ジルコニウム（ZrO2）、酸化アルミニウム（Al2O3）など）を例えばＡＬＤ法により半導体基板ＳＢ上に１ｎｍ−３ｎｍ程度の膜厚で成膜する。また、High-k膜ＨＫの直上には、Vth制御メタル膜ＶＭとなる窒化チタン膜（TiN）を例えばＰＶＤ法により２ｎｍ−３ｎｍ程度の膜厚で成膜する。
【００４５】
続いて、半導体基板ＳＢ上に例えばＰＶＤ法により、アルミニウム（Al）などのメタル膜ＭＦ２を上記の溝部に埋め込んだ後、ＣＭＰ研磨により平坦化を行うことで、溝内にメタル膜を残し、メタル膜ＭＦ２からなるメタルゲート電極（制御ゲート電極ＣＧ）が形成される。
【００４６】
その後さらに、メモリゲート電極ＭＧのポリシリコン膜ＰＳをウェットエッチングにより選択的に除去した後、メモリゲート電極ＭＧのポリシリコン膜ＰＳが除去された後の溝部を埋め込むように、半導体基板ＳＢ上に例えばＰＶＤ法により、アルミニウム（Al）などのメタル膜ＭＦ１を上記の溝部に埋め込む。続いて、ＣＭＰ研磨により平坦化を行うことで、溝内にメタル膜を残し、メタル膜ＭＦ１からなるメタルゲート電極（メモリゲート電極ＭＧ）が形成される。
【００４７】
次に、図１５に示すように、半導体基板ＳＢ上に例えばＣＶＤ法によりP-TEOS酸化膜またはO3-TEOS酸化膜層間膜からなる層間絶縁膜ＩＬを形成する。続いて、フォトリソグラフィとドライエッチングによって、コンタクトホールを形成する。コンタクトホール内に、接続用の導電体部として、例えばＣＶＤ法とＣＭＰ研磨によってタングステン（W）などからなる導電性のコンタクトプラグ（ビア）ＣＰを形成する。その後、フォトリソグラフィとドライエッチングまたは配線ダマシン技術によって、配線ＭＷ（W配線やAl配線、Cu配線）を形成する。
【００４８】
以上説明した製造方法により、図１５に示す本実施例のスプリットゲート型不揮発性メモリのメモリセル構造が完成する。
【００４９】
本実施例のメモリセル構造および製造方法によれば、互いに隣接する制御ゲート電極ＣＧ間に有機膜ＯＦを形成し、制御ゲート電極ＣＧ間のゲート絶縁膜（ISSG膜）ＧＩを保護することで、制御ゲート電極ＣＧ除去時のゲート絶縁膜（ISSG膜）ＧＩへのダメージが抑制され、制御ゲート電極ＣＧのポリシリコン膜ＰＳの確実な除去とゲート絶縁膜（ISSG膜）ＧＩの保護の両立が可能となる。
【００５０】
なお、本実施例では、図１４に示す工程において、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの各々のポリシリコン膜ＰＳをアルミニウム（Al）などのメタル膜ＭＦ１，ＭＦ２に置換することでメタルゲート電極を形成する例を示したが、図１４の工程を省略して、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの両方をポリシリコン膜ＰＳからなるポリシリコン電極として用いても良い。
【実施例２】
【００５１】
図１６から図１８を参照して、実施例２のスプリットゲート型不揮発性メモリセルの製造方法について説明する。本実施例は、不要な制御ゲート電極ＣＧ（ポリシリコンＰＳ）を選択的に除去するためのレジストマスクＰＲを有機膜ＯＦ上に形成するまでの製造工程は、実施例１の図８までと同様であるため、繰り返しとなる説明は省略する。
【００５２】
実施例１では、有機膜ＯＦ上にレジストマスクＰＲを形成（図８）した後、制御ゲート電極ＣＧ（ポリシリコンＰＳ）のTop部（上面）と側面の一部が露出するまで、異方性ポリシリコンエッチング装置で有機膜ＯＦをエッチバックしている。
【００５３】
これに対し、本実施例では、図１６に示すように、制御ゲート電極ＣＧ（ポリシリコンＰＳ）のTop部（上面）が露出した時点で、エッチバックを終了する。例えば、制御ゲート電極ＣＧ間の有機膜ＯＦの高さが１８０ｎｍ−２００ｎｍ程度になるまで有機膜ＯＦのエッチバックを行う。このエッチバックには、実施例１と同様に、ICPプラズマ装置やECRプラズマ装置などの異方性ポリシリコンエッチング装置を使用する。この時、エッチングガスは酸素ガス（O2）に亜硫酸ガス（SO2）を加えた混合ガスを選択する。
【００５４】
次に、図１７に示すように、有機膜ＯＦのエッチバックと同様に、ICPプラズマ装置やECRプラズマ装置などの異方性ポリシリコンエッチング装置を使用して、不要となるソース側（メモリセルの仕様によってはドレイン側）の制御ゲート電極ＣＧ（ポリシリコンＰＳ）を除去する。
【００５５】
この際、異方性ポリシリコンエッチング装置では、エッチング処理室に導入するガス系を切り換え、制御ゲート電極ＣＧ（ポリシリコンＰＳ）の除去を行い、制御ゲート電極ＣＧ下のゲート絶縁膜（ISSG膜）ＧＩでエッチングを止める。この時のエッチングガスには、ゲート絶縁膜ＧＩ（シリコン酸化膜）に対する制御ゲート電極ＣＧ（ポリシリコン膜）のエッチング選択比が高いガス、例えば臭化水素（HBr）に酸素（O2）を加えた混合ガスを選択する。
【００５６】
なお、ゲート絶縁膜（ISSG膜）ＧＩ上の有機膜ＯＦは、露出した制御ゲート電極ＣＧ（ポリシリコンＰＳ）をエッチングにより除去する際にゲート絶縁膜（ISSG膜）ＧＩを保護することができれば、制御ゲート電極ＣＧ（ポリシリコンＰＳ）と同時に消失しても構わない。
【００５７】
続いて、図１８に示すように、アッシング装置（例えば、異方性ポリシリコンエッチング装置にインラインで設置されているアッシング室）にてレジストマスクＰＲおよび有機膜ＯＦを除去する。
【００５８】
その後の工程は、実施例１の図１２から図１５に示した工程と同様であるため、繰り返しとなる説明は省略する。
【００５９】
実施例１のように、制御ゲート電極ＣＧ間のゲート絶縁膜（ISSG膜）ＧＩを有機膜ＯＦで保護し、等方性のケミカルドライエッチングにより制御ゲート電極ＣＧを除去する場合、制御ゲート電極ＣＧの側壁方向からのエッチングが阻害され、制御ゲート電極ＣＧ（ポリシリコンＰＳ）の除去不足となる懸念がある。制御ゲート電極ＣＧ（ポリシリコンＰＳ）を完全に除去するために単純にエッチング時間を長くした場合、有機膜ＯＦおよびゲート絶縁膜（ISSG膜）ＧＩの消失による基板突き抜けとトレードオフとなる可能性がある。
【００６０】
これに対して、本実施例のように、シリコン酸化膜に対するポリシリコンのエッチング選択比で優位性がある異方性ポリシリコンエッチング装置を適用することで、不要な制御ゲート電極ＣＧ（ポリシリコンＰＳ）の確実な除去と基板突き抜け防止を両立させることが可能となる。
【００６１】
また、異方性ポリシリコンエッチング装置内にインラインで設置されたアッシング室でレジストマスクＰＲの除去を行うことで、有機膜ＯＦのエッチバック→不要な制御ゲート電極ＣＧ（ポリシリコンＰＳ）の除去→有機膜ＯＦおよびレジストマスクＰＲの除去を異方性ポリシリコンエッチング装置内で一貫して処理することができる。
【００６２】
実施例１のように、有機膜ＯＦのエッチバックを異方性ポリシリコンエッチング装置で処理（図９）した後、不要な制御ゲート電極ＣＧ（ポリシリコンＰＳ）の除去をケミカルドライエッチング装置での処理（図１０）を行い、さらにフォトレジストＰＲおよび有機膜ＯＦの除去をアッシング装置で処理（図１１）する場合に比べて、製造歩留りや作業効率、処理時間短縮の点で有利である。
【実施例３】
【００６３】
図１９から図２３を参照して、実施例３のスプリットゲート型不揮発性メモリセルの製造方法について説明する。本実施例は、制御ゲート電極（コントロールゲート電極）ＣＧの形成までは、図１から図３に示す従来の製造方法の工程と同様であるため、繰り返しとなる説明は省略する。
【００６４】
実施例１では、制御ゲート電極ＣＧ（ポリシリコンＰＳ）を加工後、図７に示すように、互いに隣接する制御ゲート電極ＣＧ間のスペースを埋め込むようにゲート絶縁膜（ISSG膜）ＧＩの保護膜となる有機膜ＯＦを半導体基板ＳＢ上に成膜（塗布）している。
【００６５】
これに対し、本実施例では図１９に示すように、有機膜ＯＦに代えて、互いに隣接する制御ゲート電極ＣＧ間のスペースを埋め込むようにゲート絶縁膜（ISSG膜）ＧＩの保護膜となるシリコン窒化膜ＮＦを半導体基板ＳＢ上に成膜する。つまり、制御ゲート電極ＣＧ（ポリシリコンＰＳ）を加工した後、シリコン窒化膜ＮＦが制御ゲート電極ＣＧ（ポリシリコンＰＳ）の高さ（例えば１８０ｎｍ−２２０ｎｍ）より厚くなるように（半導体基板ＳＢの主面からシリコン窒化膜ＮＦの表面までの高さが制御ゲート電極ＣＧより高くなるように）成膜する。このシリコン窒化膜ＮＦは、例えばDCS-SiN膜（ジクロルシラン：SiH2Cl2）を材料とするSiN膜）を用いて、２０ｎｍ−３０ｎｍの膜厚で成膜する。
【００６６】
次に、図２０に示すように、シリコン窒化膜ＮＦ上にフォトレジスト（膜）ＰＲを塗布した後、フォトリソグラフィにより、不要となるソース側（メモリセルの仕様によってはドレイン側）の制御ゲート電極ＣＧ（ポリシリコンＰＳ）を選択的に除去するためのレジストマスクＰＲを形成する。この時、シリコン窒化膜ＮＦ表面での酸失活反応により現像反応を低下させ、意図的に制御ゲート電極ＣＧ間の凹部にスカム残渣を発生させる。この制御ゲート電極ＣＧ間のスカム残渣は、シリコン窒化膜ＮＦと共に、ゲート絶縁膜（ISSG膜）ＧＩの保護膜として機能する。
【００６７】
続いて、図２１に示すように、異方性エッチング装置を用いてシリコン窒化膜ＮＦをエッチバックする。この時、エッチングガスは四フッ化炭素（CF4）系ガスを選択する。シリコン窒化膜ＮＦを制御ゲート電極ＣＧ（ポリシリコンＰＳ）のTop部（上面）が露出する高さ（例えば１８０ｎｍ−２００ｎｍ）までエッチバックする。
【００６８】
次に、図２２に示すように、半導体基板ＳＢを異方性エッチング装置のエッチング処理室からケミカルドライエッチング装置のエッチング処理室へ移動させ、レジストマスクＰＲおよびシリコン窒化膜ＮＦでカバーした状態のまま、等方性エッチングであるケミカルドライエッチング処理を施し、露出した制御ゲート電極ＣＧ（ポリシリコンＰＳ）を除去する。この時のエッチングガスには、四フッ化炭素（CF4）や酸素（O）を含むCF4系ガスを選択する。
【００６９】
なお、ゲート絶縁膜（ISSG膜）ＧＩ上のフォトレジストＰＲのスカム残渣およびシリコン窒化膜ＮＦは、露出した制御ゲート電極ＣＧ（ポリシリコンＰＳ）のケミカルドライエッチング時にゲート絶縁膜（ISSG膜）ＧＩを保護することができれば、制御ゲート電極ＣＧ（ポリシリコンＰＳ）と同時に消失しても構わない。
【００７０】
続いて、図２３に示すように、半導体基板ＳＢをアッシング装置のアッシング処理室へ移動させ、半導体基板ＳＢ上に残ったフォトレジストＰＲおよびスカム残渣を除去する。
【００７１】
本実施例では、制御ゲート電極ＣＧ（ポリシリコンＰＳ）のケミカルドライエッチング時にゲート絶縁膜（ISSG膜）ＧＩの保護膜として利用したシリコン窒化膜ＮＦは、後の工程において利用することができる。例えば、制御ゲート電極ＣＧ（ポリシリコンＰＳ）部のキャップ（Cap）膜や半導体基板ＳＢ表面に金属シリサイドＳ１を形成する際のシリサイド形成防止膜、制御ゲート電極ＣＧ／メモリゲート電極ＭＧ間の絶縁膜（酸窒化膜ＳＯ）の保護膜として利用する。
【実施例４】
【００７２】
図２４から図２６を参照して、実施例４のスプリットゲート型不揮発性メモリセルの構造とその製造方法について説明する。本実施例の半導体装置は、ＯＮＯ（Oxide-Nitride-Oxide）膜を電荷保持膜（トラップ膜）として含むトランジスタがフィン形状の半導体基板（突起半導体層）上に形成されるFin型MONOS構造のメモリセルを有するスプリットゲート型不揮発性メモリである。なお、以下では、電荷保持膜（トラップ膜）としてＯＮＯ（Oxide-Nitride-Oxide）膜を採用する例を用いて説明するが、ＡＨＯ（AlO／HfSiO／SiO）膜の場合も同様である。
【００７３】
図２４は、本実施例における半導体装置のメモリセルアレイを示す平面図である。メモリセルアレイには複数のメモリセルＭＣが形成されている。以下では、メモリセルが形成されている領域をメモリセル領域と呼ぶ。メモリセル領域には、Ｘ方向に延在する複数のフィンＦＩが、Ｙ方向に所定の間隔で配置されている。Ｘ方向およびＹ方向は、半導体基板ＳＢの主面に沿う方向であり、Ｘ方向はＹ方向に対して交差（直交）している。
【００７４】
図２５は、本実施例の半導体装置の斜視図である。図２５では、メモリセル領域の構造が分かり易いように、素子分離膜ＥＩおよび各素子の上の層間絶縁膜および配線と、制御ゲート電極ＣＧ上のキャップ絶縁膜と、メモリゲート電極ＭＧ上のキャップ絶縁膜を省略している。メモリセル領域のフィンＦＩの上部にはメモリセルＭＣが形成されている。図２５に示すように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、フィンＦＩと交差し、フィンＦＩを跨ぐようにＹ方向に延在している。
【００７５】
図２６は、図２４のＡ−Ａ’線における断面図である。なお、１つのフィンＦＩ上には複数の素子が並んで形成されているが、図２５および図２６では、フィンＦＩ上にメモリセルＭＣを１つのみ示している。
【００７６】
フィンＦＩは、半導体基板ＳＢの主面から選択的に突出した略直方体の突起形状を有している。フィンＦＩは、半導体基板ＳＢの一部であり、半導体基板ＳＢの活性領域（半導体層）である。半導体基板ＳＢを平面視した際、隣り合うフィンＦＩ同士の間は、絶縁膜からなる素子分離膜ＥＩで埋まっており、フィンＦＩの周囲は、素子分離膜ＥＩで囲まれている。この素子分離膜ＥＩには、例えば、ＳＴＩ（Shallow Trench Isolation）を用いる。フィンＦＩは、メモリセルＭＣを形成するための活性領域（半導体層）である。半導体基板ＳＢは、例えば１Ωｃｍ−１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる。
【００７７】
フィンＦＩの下端部分は、図２５に示すように、半導体基板ＳＢの主面を覆う素子分離膜ＥＩで囲まれている。ただし、フィンＦＩの一部は、素子分離膜ＥＩよりも上に突出している。つまり、隣り合うフィン同士の間の全ての領域が素子分離膜ＥＩにより埋め込まれているわけではない。
【００７８】
複数のフィンＦＩ上には、図２４に示すように、Ｙ方向に延在する複数の制御ゲート電極ＣＧおよび複数のメモリゲート電極ＭＧが配置されている。また、フィンＦＩの上面には、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを挟むように、制御ゲート電極ＣＧの側のドレイン領域ＭＤと、メモリゲート電極側のソース領域ＭＳとが形成されている。すなわち、Ｘ方向において、互いに隣り合う１つの制御ゲート電極ＣＧおよび１つのメモリゲート電極ＭＧは、ソース領域ＭＳとドレイン領域ＭＤとの間に位置している。
【００７９】
ドレイン領域ＭＤおよびソース領域ＭＳは、ｎ型の半導体領域である。ドレイン領域ＭＤは、Ｘ方向において隣り合う２つの制御ゲート電極ＣＧ同士の間に形成されており、ソース領域ＭＳは、Ｘ方向において隣り合う２つのメモリゲート電極ＭＧ同士の間に形成されている。メモリセルＭＣは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ドレイン領域ＭＤおよびソース領域ＭＳから構成される不揮発性記憶素子である。以下では、１つのメモリセルＭＣを構成するソース領域ＭＳおよびドレイン領域ＭＤを、ソース・ドレイン領域と呼ぶ場合がある。
【００８０】
Ｘ方向に隣接する２つのメモリセルＭＣは、ドレイン領域ＭＤまたはソース領域ＭＳを共有している。ドレイン領域ＭＤを共有する２つのメモリセルＭＣは、Ｙ方向に延在するドレイン領域ＭＤを軸として、Ｘ方向に線対称となっており、ソース領域ＭＳを共有する２つのメモリセルＭＣは、Ｙ方向に延在するソース領域ＭＳを軸として、Ｘ方向に線対称となっている。
【００８１】
各フィンＦＩには、Ｘ方向に並ぶ複数のメモリセルＭＣが形成されている。各メモリセルＭＣのドレイン領域ＭＤは、メモリセルＭＣ上に形成された層間絶縁膜（図示しない）を貫通するコンタクトホール内に形成されたコンタクトプラグ（ビア）ＣＰを介して、Ｘ方向に延在する配線ＭＷからなるソース線ＳＬに電気的に接続されている。また、Ｙ方向に配列された複数のメモリセルＭＣのソース領域ＭＳは、Ｙ方向に延在する配線ＭＷからなるビット線ＢＬに電気的に接続されている。
【００８２】
フィンＦＩは、半導体基板ＳＢの主面から、主面に対して垂直な方向に突出する、略直方体の突起半導体層である。なお、フィンＦＩは、必ずしも直方体である必要はなく、短辺方向における断面視にて、長方形の角部が丸みを帯びていてもよい。また、フィンＦＩのそれぞれの側面は半導体基板ＳＢの主面に対して垂直であってもよいが、垂直に近い傾斜角度を有していてもよい。つまり、フィンＦＩのそれぞれの断面形状は、略直方体であるか、または台形である。
【００８３】
また、図２４に示すように、半導体基板ＳＢを平面視した場合、フィンＦＩが延在する方向が各フィンの長辺方向であり、当該長辺方向に直交する方向が各フィンの短辺方向である。つまり、フィンの長さは、フィンの幅よりも大きい。フィンＦＩは、長さ、幅、および高さを有する突起半導体層であれば、その形状は問わない。例えば、平面視で、蛇行するレイアウトを有していてもよい。
【００８４】
図２６に示すように、制御ゲート電極ＣＧの上面は絶縁膜ＩＦ４により覆われ、メモリゲート電極ＭＧの上面は絶縁膜ＩＦ５により覆われている。絶縁膜ＩＦ４，ＩＦ５のそれぞれは、例えばシリコン窒化膜からなる。制御ゲート電極ＣＧは、例えばポリシリコン膜からなり、当該ポリシリコン膜内には、ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））が導入されている。メモリゲート電極ＭＧは、例えばポリシリコン膜からなる。
【００８５】
図２５および図２６に示すように、メモリセル領域のソース・ドレイン領域を構成する拡散領域Ｄ１が形成されたフィンＦＩの上面および側面は、シリサイド層Ｓ１により覆われている。シリサイド層Ｓ１は、例えばNiSi（ニッケルシリサイド）からなる。シリサイド層Ｓ１は、フィンＦＩの上面および側面に沿って延在する層からなる。
【００８６】
フィンＦＩのそれぞれの側面の下部は、半導体基板ＳＢの主面上に形成された素子分離膜ＥＩで囲まれている。つまり、各フィン同士の間は、素子分離膜ＥＩで分離されている。図２６に示すように、フィンＦＩ内には、フィンＦＩの上面から下部に亘ってｐ型の半導体領域であるｐ型ウェルＰＷが形成されている。
【００８７】
フィンＦＩの上面上および側面上には、ゲート絶縁膜ＧＩを介して制御ゲート電極ＣＧが形成されており、フィンＦＩの長辺方向（Ｘ方向）において、制御ゲート電極ＣＧに隣り合う領域には、酸窒化膜（SiON膜）ＳＯを介してメモリゲート電極ＭＧが形成されている。制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、酸窒化膜（SiON膜）ＳＯが介在しており、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間は、酸窒化膜（SiON膜）ＳＯで電気的に分離されている。また、メモリゲート電極ＭＧとフィンＦＩの上面との間には、ＯＮＯ膜ＯＮが介在している。ＯＮＯ膜ＯＮはメモリゲート電極ＭＧの底面を覆うように連続的に形成されている。
【００８８】
ゲート絶縁膜ＧＩは、シリコンからなる半導体基板ＳＢの突起半導体層であるフィンＦＩの主面および側面を熱酸化して形成した熱酸化膜（シリコン酸化膜）であり、その膜厚は例えば２ｎｍである。また、ＯＮＯ膜ＯＮは、シリコンからなる半導体基板ＳＢの突起半導体層であるフィンＦＩの主面および側面を熱酸化した熱酸化膜（シリコン酸化膜）からなるシリコン酸化膜ＯＸ１と、シリコン酸化膜ＯＸ１上に形成されたシリコン窒化膜ＮＦと、シリコン窒化膜ＮＦ上に形成されたシリコン酸化膜ＯＸ２とからなる。シリコン窒化膜ＮＦは、メモリセルＭＣの電荷蓄積部（電荷蓄積層）である。ここで、シリコン酸化膜ＯＸ１は例えば４ｎｍの膜厚を有し、シリコン窒化膜ＮＦは例えば７ｎｍの膜厚を有し、シリコン酸化膜ＯＸ２は例えば９ｎｍの膜厚を有する。
【００８９】
つまり、ＯＮＯ膜ＯＮは、フィンＦＩの上面側から順に（下層から順に）積層されたシリコン酸化膜ＯＸ１、シリコン窒化膜ＮＦおよびシリコン酸化膜ＯＸ２からなる積層構造を有する。ＯＮＯ膜ＯＮの膜厚は、例えば２０ｎｍであり、制御ゲート電極ＣＧ下のゲート絶縁膜ＧＩの膜厚よりも大きい。シリコン酸化膜ＯＸ２は、シリコン酸窒化膜（SiON膜）により形成してもよい。
【００９０】
フィンＦＩの短辺方向（Ｙ方向）において、制御ゲート電極ＣＧは、ゲート絶縁膜ＧＩを介して、フィンＦＩの上面、側面および素子分離膜ＥＩの上面に沿って延在している。同様に、フィンＦＩの短辺方向において、メモリゲート電極ＭＧは、ＯＮＯ膜ＯＮを介して、フィンＦＩの主面、側面および素子分離膜ＥＩの上面に沿って延在している。
【００９１】
また、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート絶縁膜ＧＩ、ＯＮＯ膜ＯＮ、絶縁膜ＩＦ４およびＩＦ５を含むパターンの側面は、サイドウォール（サイドウォールスペーサ）ＳＷにより覆われている。サイドウォールＳＷは、例えばシリコン窒化膜およびシリコン酸化膜の積層構造からなる。シリサイド層Ｓ１は、制御ゲート電極ＣＧを含む当該パターンおよび上記サイドウォールＳＷから露出するフィンＦＩの表面を覆っている。
【００９２】
図２６に示すように、制御ゲート電極ＣＧを含む当該パターンの直下のフィンＦＩの上面を挟むように、一対のソース・ドレイン領域がフィンＦＩの上面に形成されている。ソース領域およびドレイン領域のそれぞれは、ｎ−型半導体領域であるエクステンション領域ＥＸおよびｎ＋型半導体領域である拡散領域Ｄ１を有する。拡散領域Ｄ１は、エクステンション領域ＥＸに比べて不純物濃度が高く、形成深さが深い。ソース領域およびドレイン領域のそれぞれにおいてエクステンション領域ＥＸおよび拡散領域Ｄ１は互いに接しており、エクステンション領域ＥＸは、拡散領域Ｄ１よりも上記パターンの直下のフィンＦＩの上面、つまりチャネル領域側に位置している。
【００９３】
ドレイン領域ＭＤは、制御ゲート電極ＣＧの直下のフィンＦＩに隣接し、ソース領域ＭＳは、メモリゲート電極ＭＧの直下のフィンＦＩに隣接している。つまり、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含むパターンを平面視において挟むソース・ドレイン領域のうち、ドレイン領域ＭＤは制御ゲート電極ＣＧ側に位置し、ソース領域ＭＳはメモリゲート電極ＭＧ側に位置する。言い換えれば、平面視において、ドレイン領域ＭＤは制御ゲート電極ＣＧに隣接し、ソース領域ＭＳはメモリゲート電極ＭＧに隣接する。
【００９４】
このように、不純物濃度が低いエクステンション領域ＥＸと、不純物濃度が高い拡散領域Ｄ１とを備えた構造、つまりＬＤＤ（Lightly Doped Drain）構造を有するソース・ドレイン領域を形成することで、当該ソース・ドレイン領域を有するトランジスタの短チャネル特性を改善することができる。当該ソース領域は、図２４に示すソース領域ＭＳに相当し、当該ドレイン領域は、図２４に示すドレイン領域ＭＤに相当する。
【００９５】
図２６に示すように、フィンＦＩ上および素子分離膜ＥＩ上には、例えばシリコン酸化膜からなる層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、フィンＦＩ、素子分離膜ＥＩ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ソース・ドレイン領域ＭＳ，ＭＤ、絶縁膜ＩＦ４、ＩＦ５、サイドウォールＳＷおよびシリサイド層Ｓ１のそれぞれを覆っている。層間絶縁膜ＩＬの上面は、平坦化されている。
【００９６】
層間絶縁膜ＩＬ上には複数の配線ＭＷが形成され、配線ＭＷは、層間絶縁膜ＩＬを貫通するコンタクトホール内に設けられたコンタクトプラグＣＰを介して、メモリセルＭＣのソース領域および上記ドレイン領域に電気的に接続されている。コンタクトプラグＣＰの底面は、シリサイド層Ｓ１の上面に直接接しており、コンタクトプラグＣＰはシリサイド層Ｓ１を介してソース・ドレイン領域に電気的に接続されている。シリサイド層Ｓ１は、例えばタングステン（Ｗ）を主に含む金属膜からなる接続部であるコンタクトプラグＣＰと、半導体からなるフィンＦＩ内のソース・ドレイン領域との間の接続抵抗を低減する役割を有する。
【００９７】
なお、制御ゲート電極ＣＧの給電領域（図示しない）では、制御ゲート電極ＣＧ上の絶縁膜ＩＦ４が除去され、制御ゲート電極ＣＧの上面にシリサイド層を介してコンタクトプラグＣＰが接続されている。また、メモリゲート電極ＭＧの給電領域（図示しない）では、メモリゲート電極ＭＧ上の絶縁膜ＩＦ５が除去され、メモリゲート電極ＭＧの上面にシリサイド層を介してコンタクトプラグＣＰが接続されている。
【００９８】
メモリセルＭＣは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ドレイン領域およびソース領域を有する不揮発性記憶素子である。制御ゲート電極ＣＧおよびソース・ドレイン領域は制御トランジスタ（CG-MOS）を構成し、メモリゲート電極ＭＧおよびソース・ドレイン領域はメモリトランジスタ（MG-MOS）を構成し、メモリセルＭＣは制御トランジスタ（CG-MOS）およびメモリトランジスタ（MG-MOS）により構成されている。つまり、制御トランジスタ（CG-MOS）とメモリトランジスタ（MG-MOS）とは、ソース・ドレイン領域を共有している。また、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのゲート長方向（Ｘ方向）のドレイン領域とソース領域との間の距離が、メモリセルＭＣのチャネル長に相当する。制御トランジスタおよびメモリトランジスタは、フィンＦＩの表面をチャネルとして有するＦｉｎＦＥＴである。
【００９９】
本実施例のFin型MONOS構造の製造過程において、実施例１から実施例３のいずれかで説明した製造方法を用いる。例えば、実施例１で説明したように、互いに隣接する制御ゲート電極ＣＧ間に有機膜ＯＦを形成し、制御ゲート電極ＣＧ間のゲート絶縁膜ＧＩを保護することで、制御ゲート電極ＣＧ除去時のゲート絶縁膜ＧＩへのダメージが抑制され、制御ゲート電極ＣＧのポリシリコン膜ＰＳの確実な除去とゲート絶縁膜ＧＩの保護の両立が可能となる。
【０１００】
本実施例のように、メモリセルにFin型MONOS構造を採用した場合、半導体基板ＳＢ（フィンＦＩ）へのダメージレス化は不可欠となる。実施例１から実施例３で説明したように、不要な制御ゲート電極ＣＧ（ポリシリコンＰＳ）を除去する際に露出しているゲート絶縁膜ＧＩを有機膜ＯＦやシリコン窒化膜ＮＦのスカム残渣で保護することで、Fin型MONOS構造のメモリセルを有するスプリットゲート型不揮発性メモリの信頼性向上と製造歩留り向上を図ることができる。
【０１０１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１０２】
ＳＮ，ＣＥ，ＮＦ…シリコン窒化膜（Si3N4膜）
ＭＧ…メモリゲート電極
ＣＲ…電荷保持膜（トラップ膜）
ＳＢ…半導体基板
ＧＩ…ゲート絶縁膜（ISSG膜）
ＳＯ…酸窒化膜（SiON膜）
ＰＳ…ポリシリコン膜（Poly-Si）
ＣＧ…コントロールゲート電極（制御ゲート電極）
ＰＲ…フォトレジスト（レジストマスク）
ＯＦ…有機膜（保護膜）
ＳＷ…サイドウォール（サイドウォールスペーサ）
ＥＸ…エクステンション領域
ＭＳ…ソース領域
Ｓ１…金属シリサイド（層）
ＩＬ…層間絶縁膜
ＨＫ…高誘電率膜（High-k膜）
ＶＭ…Vth制御メタル膜
ＭＦ１，ＭＦ２…メタル膜（アルミニウム膜）
ＣＰ…コンタクトプラグ（ビア）
ＭＷ…配線
ＭＣ…メモリセル
ＦＩ…フィン
ＥＩ…素子分離
ＭＤ…ドレイン領域
ＭＳ…ソース領域
ＳＬ…ソース線
ＢＬ…ビット線
ＩＦ４，ＩＦ５…絶縁膜
Ｄ１…拡散領域
ＰＷ…ｐ型ウェル
ＯＮ…ＯＮＯ膜（Oxide Nitride Oxide膜）
ＯＸ１，ＯＸ２…シリコン酸化膜
【図１】
2020004747.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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