(57)【要約】【課題】機器の小型化及び経時劣化の抑制が可能となる制御システムを提供する。【解決手段】一実施形態に係る制御システムは、スイッチング素子と、スイッチング素子の導通状態を制御する制御部と、制御部に供給される電荷を蓄積する第１キャパシタとを備えている。第１キャパシタ及び制御部は、スイッチング素子を介して互いに接続されている。【選択図】図１
2020089016.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング素子と、
前記スイッチング素子の導通状態を制御する制御部と、
前記制御部に供給される電荷を蓄積する第１キャパシタとを備え、
前記第１キャパシタ及び前記制御部は、前記スイッチング素子を介して互いに接続されている、制御システム。
【請求項２】
前記制御部に供給される電荷を蓄積する第２キャパシタをさらに備え、
前記制御部は、第１群に属する動作を実行する際、前記スイッチング素子を導通させることにより、前記第１キャパシタ及び前記第２キャパシタから給電される、請求項１に記載の制御システム。
【請求項３】
前記制御部は、送受信部を有しており、
前記第１群に属する動作には、前記送受信部による外部との通信が含まれる、請求項２に記載の制御システム。
【請求項４】
前記制御部は、センサに接続可能に構成されており、
前記第１群に属する動作には、前記センサに対する制御が含まれる、請求項２に記載の制御システム。
【請求項５】
前記制御部は、第２群に属する動作を実行する際、前記スイッチング素子を非導通状態とすることにより、前記第１キャパシタからの給電を遮断し、
前記第２群に属する動作は、前記第１群に属する動作よりも消費電力が小さい、請求項２に記載の制御システム。
【請求項６】
前記制御部は、クロック生成回路を有しており、
前記第２群に属する動作には、前記クロック生成回路を動作させる制御が含まれる、請求項５に記載の制御システム。
【請求項７】
前記制御部は、前記第１キャパシタに形成不良が生じている場合に、前記スイッチング素子を非導通状態とする、請求項１に記載の制御システム。
【請求項８】
第１面を有する第１チップと、
第２面を有する第２チップとを備え、
前記第２チップは、キャパシタと、スイッチング素子とを有しており、
前記第１チップは、前記スイッチング素子の導通状態を制御する制御部を有しており、
前記制御部は、前記第１面及び前記第２面を互いに接合することにより、前記スイッチング素子を介して前記キャパシタに接続されている、半導体装置。
【請求項９】
前記スイッチング素子はＩＧＺＯトランジスタである、請求項８に記載の半導体装置。
【請求項１０】
前記スイッチング素子は、前記キャパシタよりも前記第２面に近い位置に形成されている、請求項９に記載の半導体装置。
【請求項１１】
第１面を有する第１チップを形成する工程と、
第２面を有する第２チップを形成する工程と、
前記第１面と前記第２面とを互いに接合する工程とを備え、
前記第２チップは、キャパシタと、スイッチング素子とを有しており、
前記第１チップは、前記スイッチング素子の導通状態を制御する制御部を有しており、
前記制御部は、前記第１面及び前記第２面を互いに接合することにより、前記スイッチング素子を介して前記キャパシタに接続されており、
前記スイッチング素子は、ＩＧＺＯトランジスタであり、
前記第２チップを形成する工程において、前記スイッチング素子は、前記キャパシタが形成された後に形成される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御システム、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
特開２０１８−６１３２０号公報（特許文献１）には、電子機器が記載されている。特許文献１に記載の電子機器は、第１の二次電池と、第２の二次電池とを有している。第１の二次電池は、通常時の電力を供給する。第２の二次電池は、非常時の電力を供給する。第１の二次電池及び第２の二次電池は、例えばリチウムイオン二次電池である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１８−６１３２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載の電子機器においては、第１の二次電池及び第２の二次電池としてリチウムイオン二次電池が用いられているため、機器の大型化及び経時劣化が懸念される。
【０００５】
その他の課題及び新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施形態に係る制御システムは、スイッチング素子と、スイッチング素子の導通状態を制御する制御部と、制御部に供給される電荷が蓄積される第１キャパシタとを備える。第１キャパシタ及び制御部は、スイッチング素子を介して互いに接続されている。
【発明の効果】
【０００７】
一実施形態に係る制御システムによると、機器の小型化及び経時劣化の抑制が可能となる。
【図面の簡単な説明】
【０００８】
【図１】実施形態に係る制御システムの機能ブロック図である。
【図２】実施形態に係る半導体装置の断面図である。
【図３】実施形態に係る半導体装置の第１チップＣＨＰ１の断面図である。
【図４】実施形態に係る半導体装置の第２チップＣＨＰ２の断面図である。
【図５】実施形態に係る半導体装置の製造方法を示す工程図である。
【図６】第１チップ形成工程Ｓ１０の詳細な工程図である。
【図７】第２チップ形成工程Ｓ２０の詳細な工程図である。
【図８】第１イオン注入工程Ｓ１１ｂにおける実施形態に係る半導体装置の第１チップＣＨＰ１の断面図である。
【図９】素子分離部形成工程Ｓ１１ｃにおける実施形態に係る半導体装置の第１チップＣＨＰ１の断面図である。
【図１０】ゲート絶縁膜形成工程Ｓ１１ｄにおける実施形態に係る半導体装置の第１チップＣＨＰ１の断面図である。
【図１１】ゲート電極形成工程Ｓ１１ｅにおける実施形態に係る半導体装置の第１チップＣＨＰ１の断面図である。
【図１２】第２イオン注入工程Ｓ１１ｆにおける実施形態に係る半導体装置の第１チップＣＨＰ１の断面図である。
【図１３】サイドウォールスペーサ形成工程Ｓ１１ｇにおける実施形態に係る半導体装置の第１チップＣＨＰ１の断面図である。
【図１４】第３イオン注入工程Ｓ１１ｈにおける実施形態に係る半導体装置の第１チップＣＨＰ１の断面図である。
【図１５】プリメタル絶縁膜形成工程Ｓ１２ａ実施形態に係る半導体装置の第１チップＣＨＰ１の断面図である。
【図１６】コンタクトプラグ形成工程Ｓ１２ｂにおける実施形態に係る半導体装置の第１チップＣＨＰ１の断面図である。
【図１７】第１層間絶縁膜形成工程Ｓ１２ｃにおける実施形態に係る半導体装置の第１チップＣＨＰ１の断面図である。
【図１８】第１配線形成工程Ｓ１２ｄにおける実施形態に係る半導体装置の第１チップＣＨＰ１の断面図である。
【図１９】第２層間絶縁膜形成工程Ｓ１２ｅにおける実施形態に係る半導体装置の第１チップＣＨＰ１の断面図である。
【図２０】第２配線形成工程Ｓ１２ｆにおける実施形態に係る半導体装置の第１チップＣＨＰ１の断面図である。
【図２１】第３層間絶縁膜形成工程Ｓ１２ｇにおける実施形態に係る半導体装置の第１チップＣＨＰ１の断面図である。
【図２２】電極パッド形成工程Ｓ１２ｈにおける実施形態に係る半導体装置の第１チップＣＨＰ１の断面図である。
【図２３】プリメタル絶縁膜形成工程Ｓ２０ｂにおける実施形態に係る半導体装置の第２チップＣＨＰ２の断面図である。
【図２４】第１配線形成工程Ｓ２０ｃにおける実施形態に係る半導体装置の第２チップＣＨＰ２の断面図である。
【図２５】第１層間絶縁膜形成工程Ｓ２０ｄにおける実施形態に係る半導体装置の第２チップＣＨＰ２の断面図である。
【図２６】ビアプラグ形成工程Ｓ２０ｅにおける実施形態に係る半導体装置の第２チップＣＨＰ２の断面図である。
【図２７】キャパシタ形成工程Ｓ２０ｆにおける実施形態に係る半導体装置の第２チップＣＨＰ２の断面図である。
【図２８】第２層間絶縁膜形成工程Ｓ２０ｇにおける実施形態に係る半導体装置の第２チップＣＨＰ２の断面図である。
【図２９】第２配線形成工程Ｓ２０ｈにおける実施形態に係る半導体装置の第２チップＣＨＰ２の断面図である。
【図３０】第３層間絶縁膜形成工程Ｓ２０ｉにおける実施形態に係る半導体装置の第２チップＣＨＰ２の断面図である。
【図３１】第３配線形成工程Ｓ２０ｊにおける実施形態に係る半導体装置の第２チップＣＨＰ２の断面図である。
【図３２】半導体膜形成工程Ｓ２０ｋにおける実施形態に係る半導体装置の第２チップＣＨＰ２の断面図である。
【図３３】第４層間絶縁膜形成工程Ｓ２０ｌにおける実施形態に係る半導体装置の第２チップＣＨＰ２の断面図である。
【図３４】電極パッド形成工程Ｓ２０ｍにおける実施形態に係る半導体装置の第２チップＣＨＰ２の断面図である。
【図３５】接合工程Ｓ３０における実施形態に係る半導体装置の断面図である。
【図３６】研磨工程Ｓ４０における実施形態に係る半導体装置の断面図である。
【図３７】ビアプラグ形成工程Ｓ４１における実施形態に係る半導体装置の断面図である。
【図３８】配線形成工程Ｓ４２における実施形態に係る半導体装置の断面図である。
【図３９】ダイボンディング工程Ｓ７０における実施形態に係る半導体装置の断面図である。
【図４０】ワイヤボンディング工程Ｓ８０における実施形態に係る半導体装置の断面図である。
【発明を実施するための形態】
【０００９】
実施形態の詳細を、図面を参照しながら説明する。以下の図面においては、同一又は相当する部分に同一の参照符号を付し、重複する説明は繰り返さない。
【００１０】
（実施形態に係る制御システムの構成）
以下に、実施形態に係る制御システムの構成を説明する。
【００１１】
実施形態に係る制御システムは、例えば、ＩｏＴ（Internet  on  Things）機器に用いられる制御システムである。図１に示されるように、実施形態に係る制御システムは、スイッチング素子ＳＷと、制御部ＣＴＲと、キャパシタＣ１（第１キャパシタ）とを有している。実施形態に係る制御システムは、さらに、キャパシタＣ２（第２キャパシタ）と、電圧測定部ＶＭとを有していてもよい。
【００１２】
スイッチング素子ＳＷは、例えば、トランジスタにより構成されている。制御部ＣＴＲは、スイッチング素子ＳＷの導通状態を制御可能に構成されている。より具体的には、制御部ＣＴＲは、スイッチング素子ＳＷを構成するトランジスタのゲートに電気的に接続されており、当該トランジスタのオン状態とオフ状態とを切り替える。
【００１３】
制御部ＣＴＲは、例えば、制御回路ＣＣと、送受信部ＴＲと、クロック生成回路ＣＧとを有している。制御回路ＣＣは、例えばＣＰＵ（Central  Processing  Unit）で構成されている。送受信部ＴＲは、外部との通信を行う。送受信部ＴＲは、例えば、ベースバンド回路と、モデム回路とにより構成されている。クロック生成回路ＣＧは、制御部ＣＴＲの動作に必要なクロック信号を生成する。クロック生成回路ＣＧは、クロック発振器、オンチップオシレータ、ＰＬＬ（Phase  Lock  Loop）回路、セレクタ回路等で構成されている。制御部ＣＴＲは、例えばマイクロコントローラで構成されている。
【００１４】
制御部ＣＴＲは、センサＳＥを制御可能に構成されている。センサＳＥは、例えば、圧力センサ、温度センサ、湿度センサ、イメージセンサ等である。
【００１５】
制御部ＣＴＲは、第１群に属する動作と、第２群に属する動作とを実行する。第２群に属する動作の消費電力は、第１群に属する動作の消費電力よりも小さい。
【００１６】
第１群に属する動作には、例えば、送受信部ＴＲによる外部との通信が含まれている。第１群に属する動作には、センサＳＥに対する制御（センサＳＥの駆動、センサＳＥとの間の信号の送受信等）が含まれていてもよい。
【００１７】
第２群に属する動作には、例えば、クロック生成回路ＣＧの駆動が含まれている。第２群に属する動作には、制御回路ＣＣと制御部ＣＴＲの各部分との間の制御信号の送受信が含まれていてもよい。
【００１８】
キャパシタＣ１は、スイッチング素子ＳＷを介して、制御部ＣＴＲに電気的に接続されている。より具体的には、キャパシタＣ１の電極の一方はスイッチング素子ＳＷを構成するトランジスタのドレインに電気的に接続されており、キャパシタＣ１の電極の他方は接地されており、スイッチング素子ＳＷを構成するトランジスタのソースは制御部ＣＴＲに電気的に接続されている。
【００１９】
図１中においては、１つのキャパシタＣ１のみが図示されているが、キャパシタＣ１の数は、複数であってもよい。キャパシタＣ１の数が複数である場合、実施形態に係る制御システムは、キャパシタＣ１と同数のスイッチング素子ＳＷを有していることになる。
【００２０】
キャパシタＣ２は、制御部ＣＴＲに電気的に接続されている。より具体的には、キャパシタＣ２の電極の一方は制御部ＣＴＲに電気的に接続されており、キャパシタＣ２の電極の他方は接地されている。なお、図１中においては、１つのキャパシタＣ２のみが図示されているが、キャパシタＣ２の数は、複数であってもよい。
【００２１】
電圧測定部ＶＭは、キャパシタＣ１に並列に接続されている。電圧測定部ＶＭは、キャパシタＣ１の電圧を測定する。なお、電圧測定部ＶＭは、制御部ＣＴＲと電気的に接続されている。
【００２２】
実施形態に係る制御システムは、発電素子ＰＧに接続されている。発電素子ＰＧは、例えば、太陽電池、ピエゾ素子、ペルチェ素子等である。すなわち、発電素子ＰＧは、光、温度差、圧力等の外部環境のエネルギーを用いて発電する素子である。発電素子ＰＧは、実施形態に係る制御システムに対して、電力を供給する。なお、実施形態に係る制御システムは、発電素子ＰＧに代えて、アンテナ（図示せず）に接続されることにより、外部からＲＦ（Radio  Frequency）給電が行われてもよい。
【００２３】
より具体的には、発電素子ＰＧは、ダイオードＤを介して、制御部ＣＴＲに電気的に接続されている。これにより、発電素子ＰＧから、制御部ＣＴＲに電力が供給される。
【００２４】
また、発電素子ＰＧは、スイッチング素子ＳＷを介してキャパシタＣ１に電気的に接続されているとともに、キャパシタＣ２に電気的に接続されている。これにより、発電素子ＰＧからの電力が、キャパシタＣ１及びキャパシタＣ２に蓄積される。
【００２５】
（実施形態に係る制御システムの動作）
以下に、実施形態に係る制御システムの動作を説明する。
【００２６】
発電素子ＰＧの発電量（発電素子ＰＧからの電力供給量）が充分に大きく、かつ制御部ＣＴＲが第２群に属する動作を行っている場合、制御部ＣＴＲは、発電素子ＰＧからの電力のみに基づいて、動作を行う。すなわち、制御部ＣＴＲが第２群に属する動作を行っている場合、制御部ＣＴＲは、スイッチング素子ＳＷを非導通状態（オフ状態）とする。この際、発電素子ＰＧからの電力は、キャパシタＣ２にも供給され、キャパシタＣ２の充電が行われる。
【００２７】
さらに、この際、制御部ＣＴＲは、電圧測定部ＶＭを介してキャパシタＣ１の電圧を測定する。そして、当該測定値が閾値以下であれば、制御部ＣＴＲは、スイッチング素子ＳＷを導通状態（オン状態）となるように制御することにより、発電素子ＰＧからの電力をキャパシタＣ１にも供給させ、キャパシタＣ１を充電する。
【００２８】
制御部ＣＴＲが第２群に属する動作を行っているが、発電素子ＰＧの発電量が低下し、発電素子ＰＧの発電量のみで制御部ＣＴＲを動作させることができない場合には、制御部ＣＴＲは、発電素子ＰＧからの電力及びキャパシタＣ２に蓄積された電力に基づいて、動作を行う。
【００２９】
制御部ＣＴＲが第１群に属する動作を行おうとする場合、制御部ＣＴＲは、スイッチング素子ＳＷを導通状態（オン状態）とするように制御を行う。これにより、制御部ＣＴＲは、発電素子ＰＧからの電力、キャパシタＣ１に蓄積された電力及びキャパシタＣ２に蓄積された電力に基づいて動作が可能になる。
【００３０】
複数のキャパシタＣ１のうちの一部のキャパシタＣ１に形成不良が生じている場合がある。制御部ＣＴＲは、形成不良が生じているキャパシタＣ１に接続されているスイッチング素子ＳＷを常時非導通状態（オフ状態）とする制御を行う。これにより、形成不良が生じているキャパシタＣ１を、他のキャパシタＣ１（正常に動作するキャパシタＣ１）から切り離すことが可能となる。
【００３１】
（実施形態に係る半導体装置の構成）
以下に、実施形態に係る半導体装置の構成を説明する。
【００３２】
＜実施形態に係る半導体装置の全体構造＞
図２に示されるように、実施形態に係る半導体装置は、第１チップＣＨＰ１と、第２チップＣＨＰ２と、パッシベーション膜ＰＶとを有している。
【００３３】
第１チップＣＨＰ１は、表面ＦＳ１（第１面）と裏面ＢＳ１とを有している。裏面ＢＳ１は、表面ＦＳ１の反対面である。第２チップＣＨＰ２は、表面ＦＳ２（第２面）と裏面ＢＳ２とを有している。裏面ＢＳ２は、表面ＦＳ２の反対面である。表面ＦＳ１及び表面ＦＳ２は、互いに接合されている。
【００３４】
パッシベーション膜ＰＶは、裏面ＢＳ２上に形成されている。パッシベーション膜ＰＶは、例えばシリコン窒化物で形成されている。パッシベーション膜ＰＶ中には、後述する配線ＷＬ６を露出させる開口部ＯＰが形成されている。開口部ＯＰから露出する配線ＷＬ６は、後述するボンディングワイヤＢＷ及びリードフレームＬＦを介して、発電素子ＰＧに電気的に接続されている。
【００３５】
＜第１チップの詳細構造＞
図３に示されるように、第１チップＣＨＰ１は、半導体基板ＳＵＢ１と、ゲート絶縁膜ＧＩと、ゲート電極ＧＥと、サイドウォールスペーサＳＷＳと、素子分離部ＩＳとを有している。第１チップＣＨＰ１は、さらに、プリメタル絶縁膜ＰＭＤ１と、コンタクトプラグＣＰと、層間絶縁膜ＩＬＤ１〜層間絶縁膜ＩＬＤ３と、配線ＷＬ１及び配線ＷＬ２と、電極パッドＰＤ１とを有している。
【００３６】
半導体基板ＳＵＢ１は、例えば単結晶のシリコン（Ｓｉ）で形成されている。半導体基板ＳＵＢ１は、ソース領域ＳＲと、ドレイン領域ＤＲＡと、ウェル領域ＷＲとを有している。ソース領域ＳＲ及びドレイン領域ＤＲＡは、半導体基板ＳＵＢ１の表面に形成されている。ソース領域ＳＲ及びドレイン領域ＤＲＡは、互いに離間して配置されている。
【００３７】
ウェル領域ＷＲは、ソース領域ＳＲ及びドレイン領域ＤＲＡを取り囲むように、半導体基板ＳＵＢ１の表面に形成されている。ウェル領域ＷＲは、ソース領域ＳＲ及びドレイン領域ＤＲＡに挟み込まれている部分（以下において、チャネル領域ということがある）を有している。
【００３８】
ソース領域ＳＲ及びドレイン領域ＤＲＡの導電型は、第１導電型である。ウェル領域ＷＲの導電型は、第２導電型である。第２導電型は、第１導電型の反対の導電型である。例えば、第１導電型がｎ型である場合、第２導電型はｐ型である。
【００３９】
ソース領域ＳＲは、第１部分ＳＲａと、第２部分ＳＲｂとを有している。第１部分ＳＲａは、第２部分ＳＲｂよりもドレイン領域ＤＲＡ側に位置している。第１部分ＳＲａにおける不純物濃度は、第２部分ＳＲｂにおける不純物濃度よりも低い。すなわち、ソース領域ＳＲは、ＬＤＤ（Lightly  Doped  Diffusion）構造を有している。
【００４０】
ドレイン領域ＤＲＡは、第１部分ＤＲＡａと、第２部分ＤＲＡｂとを有している。第１部分ＤＲＡａは、第２部分ＤＲＡｂよりもドレイン領域ＤＲＡ側に位置している。第１部分ＤＲＡａにおける不純物濃度は、第２部分ＤＲＡｂにおける不純物濃度よりも低い。すなわち、ドレイン領域ＤＲＡは、ＬＤＤ構造を有している。
【００４１】
ゲート絶縁膜ＧＩは、例えばシリコン酸化物（ＳｉＯ２）で形成されている。ゲート絶縁膜ＧＩは、半導体基板ＳＵＢ１の表面上に形成されている。より具体的には、ゲート絶縁膜ＧＩは、チャネル領域上に形成されている。
【００４２】
ゲート電極ＧＥは、例えば不純物がドープされた多結晶のシリコンで形成されている。ゲート電極ＧＥは、ゲート絶縁膜ＧＩ上に形成されている。これにより、ゲート電極ＧＥは、チャネル領域と絶縁されながら対向している。
【００４３】
ソース領域ＳＲ、ドレイン領域ＤＲＡ、ウェル領域ＷＲ、ゲート絶縁膜ＧＩ及びゲート電極ＧＥは、トランジスタＴｒを構成している。トランジスタＴｒは、制御部ＣＴＲ、電圧測定部ＶＭを構成しているトランジスタである。すなわち、第１チップＣＨＰ１は、制御部ＣＴＲ及び電圧測定部ＶＭを有している。
【００４４】
サイドウォールスペーサＳＷＳは、例えばシリコン酸化物及びシリコン窒化物（Ｓｉ３Ｎ４）の積層膜で形成されている。サイドウォールスペーサＳＷＳは、ゲート電極ＧＥの両側面に形成されている。すなわち、サイドウォールスペーサＳＷＳは、第１部分ＳＲａ及び第１部分ＤＲＡａ上に形成されている。
【００４５】
素子分離部ＩＳは、隣り合うトランジスタＴｒを互いに絶縁分離するように、半導体基板ＳＵＢ１の表面に形成されている。素子分離部ＩＳは、例えばＳＴＩ（Shallow  Trench  Isolation）である。すなわち、素子分離部ＩＳは、半導体基板ＳＵＢ１の表面に形成された溝と、当該溝を埋め込む絶縁体とにより構成されている。当該絶縁体は、例えばシリコン酸化物で形成されている。
【００４６】
プリメタル絶縁膜ＰＭＤ１は、半導体基板ＳＵＢ１上に形成されている。プリメタル絶縁膜ＰＭＤ１は、例えば、シリコン酸化物で形成されている。コンタクトプラグＣＰは、プリメタル絶縁膜ＰＭＤ１中に形成されている。より具体的には、コンタクトプラグＣＰは、プリメタル絶縁膜中に形成されたコンタクトホール中に埋め込まれている。コンタクトプラグＣＰは、ソース領域ＳＲ、ドレイン領域ＤＲＡ及びゲート電極ＧＥに電気的に接続されている。
【００４７】
層間絶縁膜ＩＬＤ１は、プリメタル絶縁膜ＰＭＤ１上に形成されている。層間絶縁膜ＩＬＤ１は、例えばシリコン酸化物で形成されている。層間絶縁膜ＩＬＤ１中には、配線ＷＬ１が形成されている。より具体的には、配線ＷＬ１は、層間絶縁膜ＩＬＤ１中に形成された配線溝中に埋め込まれている。配線ＷＬ１は、コンタクトプラグＣＰに電気的に接続されている。配線ＷＬ１は、例えば銅（Ｃｕ）で形成されている。
【００４８】
層間絶縁膜ＩＬＤ２は、層間絶縁膜ＩＬＤ１上に形成されている。層間絶縁膜ＩＬＤ２は、例えばシリコン酸化物で形成されている。層間絶縁膜ＩＬＤ２中には、配線ＷＬ２が形成されている。配線ＷＬ２は、配線部ＷＬ２ａと、ビア部ＷＬ２ｂとを有している。ビア部ＷＬ２ｂは層間絶縁膜ＩＬＤ２中に形成されたビア溝に埋め込まれており、配線部ＷＬ２ａは層間絶縁膜ＩＬＤ２中に形成された配線溝に埋め込まれている。配線ＷＬ２は、ビア部ＷＬ２ｂを介して、下層の配線に電気的に接続されている。配線ＷＬ２は、例えば銅で形成されている。
【００４９】
なお、層間絶縁膜ＩＬＤ２及び配線ＷＬ２から構成される構造が多数積層されることにより、多層配線構造が実現されていてもよい。
【００５０】
層間絶縁膜ＩＬＤ３は、最も上層の層間絶縁膜ＩＬＤ２上に形成されている。層間絶縁膜ＩＬＤ３は、例えばシリコン酸化物で形成されている。層間絶縁膜ＩＬＤ３中には、電極パッドＰＤ１が形成されている。より具体的には、電極パッドＰＤ１は、層間絶縁膜ＩＬＤ３中に形成された溝に埋め込まれている。電極パッドＰＤ１は、最上層にある配線ＷＬ２（配線部ＷＬ２ａ）に電気的に接続されている。電極パッドＰＤ１の上面は、表面ＦＳ１の一部をなしている。電極パッドＰＤ１は、例えば銅で形成されている。
【００５１】
＜第２チップの詳細構造＞
図４に示されるように、第２チップＣＨＰ２は、プリメタル絶縁膜ＰＭＤ２と、配線ＷＬ３〜配線ＷＬ６と、ビアプラグＶＰ１及びビアプラグＶＰ２と、層間絶縁膜ＩＬＤ４〜層間絶縁膜ＩＬＤ７と、導電膜ＣＬ１及び導電膜ＣＬ２と、誘電膜ＤＬと、半導体膜ＳＣＬと、電極パッドＰＤ２とを有している。
【００５２】
プリメタル絶縁膜ＰＭＤ２は、例えば、シリコン酸化物で形成されている。配線ＷＬ３は、プリメタル絶縁膜ＰＭＤ２中に形成されている。より具体的には、配線ＷＬ３は、プリメタル絶縁膜ＰＭＤ２中に形成された配線溝中に埋め込まれている。
【００５３】
層間絶縁膜ＩＬＤ４は、プリメタル絶縁膜ＰＭＤ２上に形成されている。層間絶縁膜ＩＬＤ４は、例えばシリコン酸化物で形成されている。層間絶縁膜ＩＬＤ４中には、ビアプラグＶＰ１が形成されている。より具体的には、ビアプラグＶＰ１は、層間絶縁膜ＩＬＤ４中に形成されたビアホールに埋め込まれている。ビアプラグＶＰ１は、例えば銅で形成されている。ビアプラグＶＰ１は、下層の配線に電気的に接続されている。
【００５４】
層間絶縁膜ＩＬＤ４上には、導電膜ＣＬ１が形成されている。導電膜ＣＬ１は、例えば窒化チタン（ＴｉＮ）で形成されている。導電膜ＣＬ１は、ビアプラグＶＰ１に電気的に接続されている。導電膜ＣＬ１上には、誘電膜ＤＬが形成されている。誘電膜ＤＬは、例えば酸化ジルコニウム（ＺｒＯ２）で形成されている。誘電膜ＤＬ上には、導電膜ＣＬ２が形成されている。導電膜ＣＬ２は、例えば窒化チタンで形成されている。すなわち、誘電膜ＤＬは、導電膜ＣＬ１及び導電膜ＣＬ２に挟み込まれている。導電膜ＣＬ１、導電膜ＣＬ２及び誘電膜ＤＬは、キャパシタＣ１及びキャパシタＣ２を構成している。
【００５５】
層間絶縁膜ＩＬＤ５は、キャパシタＣ１及びキャパシタＣ２を覆うように、層間絶縁膜ＩＬＤ４上に形成されている。層間絶縁膜ＩＬＤ５は、例えばシリコン酸化物で形成されている。配線ＷＬ４は、配線部ＷＬ４ａと、ビア部ＷＬ４ｂとを有している。ビア部ＷＬ４ｂは、層間絶縁膜ＩＬＤ４中及び層間絶縁膜ＩＬＤ５中に形成されたビアホールに埋め込まれている。ビア部ＷＬ４ｂは、下層の配線に電気的に接続されている。配線部ＷＬ４ａは、導電膜ＣＬ２と電気的に接続されるように、層間絶縁膜ＩＬＤ５中に形成された配線溝に埋め込まれている。
【００５６】
層間絶縁膜ＩＬＤ６は、層間絶縁膜ＩＬＤ５上に形成されている。層間絶縁膜ＩＬＤ６は、例えばシリコン酸化物で形成されている。層間絶縁膜ＩＬＤ６中には、配線ＷＬ５が形成されている。配線ＷＬ５は、配線部ＷＬ５ａと、ビア部ＷＬ５ｂとを有している。ビア部ＷＬ５ｂは、下層の配線に電気的に接続されている。ビア部ＷＬ５ｂは層間絶縁膜ＩＬＤ６中に形成されたビア溝に埋め込まれており、配線部ＷＬ５ａは層間絶縁膜ＩＬＤ６中に形成された配線溝に埋め込まれている。配線ＷＬ５は、例えば銅で形成されている。
【００５７】
層間絶縁膜ＩＬＤ４、層間絶縁膜ＩＬＤ５、層間絶縁膜ＩＬＤ６、ビアプラグＶＰ１、配線ＷＬ４、配線ＷＬ５、導電膜ＣＬ１、導電膜ＣＬ２及び誘電膜ＤＬで構成される構造は、複数積層されていてもよい。
【００５８】
最も上層にある層間絶縁膜ＩＬＤ６上には、半導体膜ＳＣＬが形成されている。半導体膜ＳＣＬは、配線ＷＬ５を介して配線部ＷＬ４ａに電気的に接続されている。配線ＷＬ５を介して配線部ＷＬ４ａに電気的に接続されている部分の半導体膜ＳＣＬは、スイッチング素子ＳＷを構成するトランジスタのソース領域及びドレイン領域となる。このように、スイッチング素子ＳＷは、キャパシタＣ１と電気的に接続されている。
【００５９】
半導体膜ＳＣＬは、例えばＩＧＺＯ（ＩｎＧａＺｎＯ）で形成されている。このことを別の観点からいえば、スイッチング素子ＳＷを構成するトランジスタは、ＩＧＺＯトランジスタであってもよい。
【００６０】
層間絶縁膜ＩＬＤ６上には、半導体膜ＳＣＬを覆うように、層間絶縁膜ＩＬＤ７が形成されている。層間絶縁膜ＩＬＤ７は、例えばシリコン酸化物で形成されている。電極パッドＰＤ２は、層間絶縁膜ＩＬＤ７中に形成されている。より具体的には、電極パッドＰＤ２は、層間絶縁膜ＩＬＤ７中に形成された溝に埋め込まれている。電極パッドＰＤ２は、半導体膜ＳＣＬに電気的に接続されている。半導体膜ＳＣＬに電気的に接続されている電極パッドＰＤ２は、スイッチング素子ＳＷを構成するトランジスタのゲート電極となる。電極パッドＰＤ２の上面は、表面ＦＳ２の一部を構成している。
【００６１】
上記のとおり、表面ＦＳ１及び表面ＦＳ２は互いに接合されるが、この接合により、電極パッドＰＤ１及び電極パッドＰＤ２が電気的に接合される。また、上記のとおり、スイッチング素子ＳＷは、キャパシタＣ１及び電極パッドＰＤ２に電気的に接続されている。そのため、キャパシタＣ１及び制御部ＣＴＲは、表面ＦＳ１及び表面ＦＳ２が互いに接合されることにより、スイッチング素子ＳＷを介して互いに電気的に接続される。
【００６２】
ビアプラグＶＰ２はプリメタル絶縁膜ＰＭＤ２中に形成されている。より具体的には、ビアプラグＶＰ２は、プリメタル絶縁膜ＰＭＤ２に形成されたビアホールに埋め込まれている。ビアプラグＶＰ２は、例えば銅で形成されている。プリメタル絶縁膜ＰＭＤ２の層間絶縁膜ＩＬＤ３とは反対側の面上には、配線ＷＬ６が形成されている。配線ＷＬ６は、例えばアルミニウム（Ａｌ）で形成されている。
【００６３】
（実施形態に係る半導体装置の製造方法）
以下に、実施形態に係る半導体装置の製造方法を説明する。
【００６４】
図５に示されるように、実施形態に係る半導体装置の製造方法は、第１チップ形成工程Ｓ１０と、第２チップ形成工程Ｓ２０と、接合工程Ｓ３０と、研磨工程Ｓ４０と、ビアプラグ形成工程Ｓ４１と、配線形成工程Ｓ４２と、パッシベーション膜形成工程Ｓ５０とを有している。実施形態に係る半導体装置の製造方法は、ダイシング工程Ｓ６０と、ダイボンディング工程Ｓ７０と、ワイヤボンディング工程Ｓ８０と、樹脂封止工程Ｓ９０とをさらに有している。
【００６５】
図６に示されるように、第１チップ形成工程Ｓ１０は、フロントエンド工程Ｓ１１と、バックエンド工程Ｓ１２とを有している。
【００６６】
フロントエンド工程Ｓ１１は、基板準備工程Ｓ１１ａと、第１イオン注入工程Ｓ１１ｂと、素子分離部形成工程Ｓ１１ｃと、ゲート絶縁膜形成工程Ｓ１１ｄと、ゲート電極形成工程Ｓ１１ｅと、第２イオン注入工程Ｓ１１ｆと、サイドウォールスペーサ形成工程Ｓ１１ｇと、第３イオン注入工程Ｓ１１ｈとを有している。
【００６７】
また、バックエンド工程Ｓ１２は、プリメタル絶縁膜形成工程Ｓ１２ａと、コンタクトプラグ形成工程Ｓ１２ｂと、第１層間絶縁膜形成工程Ｓ１２ｃと、第１配線形成工程Ｓ１２ｄと、第２層間絶縁膜形成工程Ｓ１２ｅと、第２配線形成工程Ｓ１２ｆと、第３層間絶縁膜形成工程Ｓ１２ｇと、電極パッド形成工程Ｓ１２ｈとを有している。
【００６８】
図７に示されるように、第２チップ形成工程Ｓ２０は、基板準備工程Ｓ２０ａと、プリメタル絶縁膜形成工程Ｓ２０ｂと、第１配線形成工程Ｓ２０ｃと、第１層間絶縁膜形成工程Ｓ２０ｄと、ビアプラグ形成工程Ｓ２０ｅと、キャパシタ形成工程Ｓ２０ｆと、第２層間絶縁膜形成工程Ｓ２０ｇと、第２配線形成工程Ｓ２０ｈと、第３層間絶縁膜形成工程Ｓ２０ｉと、第３配線形成工程Ｓ２０ｊとを有している。第２チップ形成工程Ｓ２０は、半導体膜形成工程Ｓ２０ｋと、第４層間絶縁膜形成工程Ｓ２０ｌと、電極パッド形成工程Ｓ２０ｍとをさらに有している。
【００６９】
＜第１チップ形成工程＞
基板準備工程Ｓ１１ａにおいては、半導体基板ＳＵＢ１の準備が行われる。第１イオン注入工程Ｓ１１ｂは、基板準備工程Ｓ１１ａの次に行われる。図８に示されるように、第１イオン注入工程Ｓ１１ｂにおいては、ウェル領域ＷＲの形成が行われる。ウェル領域ＷＲは、例えばイオン注入で行われる。
【００７０】
素子分離部形成工程Ｓ１１ｃは、第１イオン注入工程Ｓ１１ｂの次に行われる。図９に示されるように、素子分離部形成工程Ｓ１１ｃにおいては、素子分離部ＩＳの形成が行われる。素子分離部ＩＳの形成においては、第１に、半導体基板ＳＵＢ１の表面に、溝の形成が行われる。当該溝の形成は、ＲＩＥ（Reactive  Ion  Etching）等の異方性のエッチング処理で行われる。
【００７１】
素子分離部ＩＳの形成においては、第２に、当該溝への素子分離部ＩＳを構成する材料の埋め込みが行われる。この埋め込みは、ＣＶＤ（Chemical  Vapor  Deposition）等で行われる。素子分離部ＩＳの形成においては、第３に、当該溝からはみ出した素子分離部ＩＳを構成する材料の除去が行われる。この除去は、ＣＭＰ（Chemical  Mechanical  Polishing）で行われる。
【００７２】
ゲート絶縁膜形成工程Ｓ１１ｄは、素子分離部形成工程Ｓ１１ｃの次に行われる。図１０に示されるように、ゲート絶縁膜形成工程Ｓ１１ｄにおいては、ゲート絶縁膜ＧＩの形成が行われる。ゲート絶縁膜ＧＩの形成は、例えば、半導体基板ＳＵＢ１の表面を熱酸化することにより行われる。
【００７３】
ゲート電極形成工程Ｓ１１ｅは、ゲート絶縁膜形成工程Ｓ１１ｄの次に行われる。図１１に示されるように、ゲート電極形成工程Ｓ１１ｅにおいては、ゲート電極ＧＥの形成が行われる。ゲート電極ＧＥの形成においては、第１に、ゲート絶縁膜ＧＩ上に、ゲート電極ＧＥを構成する材料が、ＣＶＤ等で成膜される。ゲート電極ＧＥの形成においては、第２に、成膜されたゲート電極ＧＥを構成する材料が、フォトリソグラフィ及び異方性のエッチング処理を用いてパターンニングされる。
【００７４】
第２イオン注入工程Ｓ１１ｆは、ゲート電極形成工程Ｓ１１ｅの次に行われる。図１２に示されるように、第２イオン注入工程Ｓ１１ｆにおいては、第１部分ＳＲａ及び第１部分ＤＲＡａの形成が行われる。第１部分ＳＲａ及び第１部分ＤＲＡａの形成は、ゲート電極ＧＥをマスクとするイオン注入で行われる。
【００７５】
サイドウォールスペーサ形成工程Ｓ１１ｇは、第２イオン注入工程Ｓ１１ｆの次に行われる。図１３に示されるように、サイドウォールスペーサ形成工程Ｓ１１ｇにおいては、サイドウォールスペーサＳＷＳの形成が行われる。サイドウォールスペーサＳＷＳの形成においては、第１に、ゲート電極ＧＥを覆うように半導体基板ＳＵＢ１上にサイドウォールスペーサＳＷＳを構成する材料がＣＶＤ等で成膜される。サイドウォールスペーサＳＷＳの形成においては、第２に、成膜されたサイドウォールスペーサＳＷＳを構成する材料が、異方性のエッチング処理でエッチバックされる。
【００７６】
第３イオン注入工程Ｓ１１ｈは、サイドウォールスペーサ形成工程Ｓ１１ｇの次に行われる。図１４に示されるように、第３イオン注入工程Ｓ１１ｈにおいては、第２部分ＳＲｂ及び第２部分ＤＲＡｂの形成が行われる。第２部分ＳＲｂ及び第２部分ＤＲＡｂの形成は、例えば、ゲート電極ＧＥ及びサイドウォールスペーサＳＷＳをマスクとするイオン注入で行われる。
【００７７】
プリメタル絶縁膜形成工程Ｓ１２ａは、第３イオン注入工程Ｓ１１ｈの次に行われる。図１５に示されるように、プリメタル絶縁膜形成工程Ｓ１２ａにおいては、プリメタル絶縁膜ＰＭＤ１の形成が行われる。プリメタル絶縁膜ＰＭＤ１の形成においては、第１に、トランジスタＴｒを覆うように、プリメタル絶縁膜ＰＭＤ１を構成する材料が、ＣＶＤ等で成膜される。プリメタル絶縁膜ＰＭＤ１の形成においては、第２に、成膜されたプリメタル絶縁膜ＰＭＤ１を構成する材料が、平坦化される。この平坦化は、例えばＣＭＰで行われる。
【００７８】
コンタクトプラグ形成工程Ｓ１２ｂは、プリメタル絶縁膜形成工程Ｓ１２ａの次に行われる。図１６に示されるように、コンタクトプラグ形成工程Ｓ１２ｂにおいては、コンタクトプラグＣＰの形成が行われる。コンタクトプラグＣＰの形成においては、第１に、プリメタル絶縁膜ＰＭＤ１中にコンタクトホールが形成される。コンタクトホールは、異方性のエッチング処理で形成される。コンタクトプラグＣＰの形成においては、第２に、当該コンタクトホール中に、コンタクトプラグＣＰを構成する材料が、ＣＶＤ等で埋め込まれる。コンタクトプラグＣＰの形成においては、第３に、当該コンタクトホールからはみ出したコンタクトプラグＣＰを構成する材料が、ＣＭＰ等で除去される。
【００７９】
第１層間絶縁膜形成工程Ｓ１２ｃは、コンタクトプラグ形成工程Ｓ１２ｂの次に行われる。図１７に示されるように、第１層間絶縁膜形成工程Ｓ１２ｃにおいては、層間絶縁膜ＩＬＤ１の形成が行われる。層間絶縁膜ＩＬＤ１の形成は、例えばＣＶＤ等で層間絶縁膜ＩＬＤ１を構成する材料を成膜することで行われる。
【００８０】
第１配線形成工程Ｓ１２ｄは、第１層間絶縁膜形成工程Ｓ１２ｃの次に行われる。図１８に示されるように、第１配線形成工程Ｓ１２ｄにおいては、配線ＷＬ１の形成が行われる。配線ＷＬ１の形成は、例えばシングルダマシン法で行われる。より具体的には、配線ＷＬ１の形成においては、第１に、層間絶縁膜ＩＬＤ１中に、配線溝が異方性のエッチング処理で形成される。配線ＷＬ１の形成においては、第２に、当該配線溝中に、配線ＷＬ１を構成する材料が電気めっきで埋め込まれる。配線ＷＬ１の形成においては、第３に、当該配線溝からはみ出した配線ＷＬ１を構成する材料が、ＣＭＰ等で除去される。
【００８１】
第２層間絶縁膜形成工程Ｓ１２ｅは、第１配線形成工程Ｓ１２ｄの次に行われる。図１９に示されるように、第２層間絶縁膜形成工程Ｓ１２ｅにおいては、層間絶縁膜ＩＬＤ２の形成が行われる。層間絶縁膜ＩＬＤ２の形成は、例えばＣＶＤ等で層間絶縁膜ＩＬＤ２を構成する材料を成膜することで行われる。
【００８２】
第２配線形成工程Ｓ１２ｆは、第２層間絶縁膜形成工程Ｓ１２ｅの次に行われる。図２０に示されるように、第２配線形成工程Ｓ１２ｆにおいては、配線ＷＬ２の形成が行われる。配線ＷＬ２の形成は、例えばデュアルダマシン法で行われる。より具体的には、配線ＷＬ２の形成においては、第１に、層間絶縁膜ＩＬＤ２中に、配線溝及びビア溝が異方性のエッチング処理で形成される。配線ＷＬ２の形成においては、第２に、当該配線溝及び当該ビア溝中に、配線ＷＬ２を構成する材料が電気めっきで埋め込まれる。配線ＷＬ２の形成においては、第３に、当該配線溝からはみ出した配線ＷＬ２を構成する材料が、ＣＭＰ等で除去される。
【００８３】
なお、第２層間絶縁膜形成工程Ｓ１２ｅ及び第２配線形成工程Ｓ１２ｆは、繰り返し行われてもよい。
【００８４】
第３層間絶縁膜形成工程Ｓ１２ｇは、第２配線形成工程Ｓ１２ｆの次に行われる。図２１に示されるように、第３層間絶縁膜形成工程Ｓ１２ｇにおいては、層間絶縁膜ＩＬＤ３の形成が行われる。層間絶縁膜ＩＬＤ３の形成は、例えばＣＶＤ等で層間絶縁膜ＩＬＤ３を構成する材料を成膜することで行われる。
【００８５】
電極パッド形成工程Ｓ１２ｈは、第３層間絶縁膜形成工程Ｓ１２ｇの次に行われる。図２２に示されるように、電極パッド形成工程Ｓ１２ｈにおいては電極パッドＰＤ１の形成が行われる。電極パッドＰＤ１の形成は、例えば、シングルダマシン法で行われる。より具体的には、電極パッドＰＤ１の形成においては、第１に、層間絶縁膜ＩＬＤ３中に、溝が異方性のエッチング処理で形成される。電極パッドＰＤ１の形成においては、第２に、当該溝中に、電極パッドＰＤ１を構成する材料が電気めっきで埋め込まれる。電極パッドＰＤ１の形成においては、第３に、当該溝からはみ出した電極パッドＰＤ１を構成する材料が、ＣＭＰ等で除去される。
【００８６】
＜第２チップ形成工程＞
基板準備工程Ｓ２０ａにおいては、半導体基板ＳＵＢ２の準備が行われる。プリメタル絶縁膜形成工程Ｓ２０ｂは、基板準備工程Ｓ２０ａの次に行われる。図２３に示されるように、プリメタル絶縁膜形成工程Ｓ２０ｂにおいては、プリメタル絶縁膜ＰＭＤ２の形成が行われる。プリメタル絶縁膜ＰＭＤ２の形成は、例えばＣＶＤ等でプリメタル絶縁膜ＰＭＤ２を構成する材料を成膜することで行われる。
【００８７】
第１配線形成工程Ｓ２０ｃは、プリメタル絶縁膜形成工程Ｓ２０ｂの次に行われる。図２４に示されるように、第１配線形成工程Ｓ２０ｃにおいては、配線ＷＬ３の形成が行われる。配線ＷＬ３の形成は、例えば、シングルダマシン法で行われる。より具体的には、配線ＷＬ３の形成においては、第１に、層間絶縁膜ＩＬＤ１中に、配線溝が異方性のエッチング処理で形成される。配線ＷＬ４の形成においては、第２に、当該配線溝中に、配線ＷＬ３を構成する材料が電気めっきで埋め込まれる。配線ＷＬ３の形成においては、第３に、当該配線溝からはみ出した配線ＷＬ３を構成する材料が、ＣＭＰ等で除去される。
【００８８】
第１層間絶縁膜形成工程Ｓ２０ｄは、第１配線形成工程Ｓ２０ｃの次に行われる。図２５に示されるように、第１層間絶縁膜形成工程Ｓ２０ｄにおいては、層間絶縁膜ＩＬＤ４の形成が行われる。層間絶縁膜ＩＬＤ４の形成は、例えばＣＶＤ等で層間絶縁膜ＩＬＤ４を構成する材料を成膜することで行われる。
【００８９】
ビアプラグ形成工程Ｓ２０ｅは、第１層間絶縁膜形成工程Ｓ２０ｄの次に行われる。図２６に示されるように、ビアプラグ形成工程Ｓ２０ｅにおいては、ビアプラグＶＰ１の形成が行われる。ビアプラグＶＰ１の形成においては、第１に、層間絶縁膜ＩＬＤ１中にビアホールが異方性のエッチング処理で形成される。ビアプラグＶＰ１の形成においては、第２に、当該ビアホール中にビアプラグＶＰ１を構成する材料が電気めっきで埋め込まれる。ビアプラグＶＰ１の形成においては、第３に、当該ビアホールからはみ出したビアプラグＶＰ１を構成する材料が、ＣＭＰ等で除去される。
【００９０】
キャパシタ形成工程Ｓ２０ｆは、ビアプラグ形成工程Ｓ２０ｅの次に行われる。図２７に示されるように、キャパシタ形成工程Ｓ２０ｆにおいては、キャパシタＣ１及びキャパシタＣ２（すなわち、導電膜ＣＬ１、誘電膜ＤＬ及び導電膜ＣＬ２）の形成が行われる。
【００９１】
キャパシタＣ１及びキャパシタＣ２の形成においては、第１に、導電膜ＣＬ１、誘電膜ＤＬ及び導電膜ＣＬ２を構成する材料が、層間絶縁膜ＩＬＤ５上に順次成膜される。この成膜は、例えばＣＶＤで行われる。なお、誘電膜ＤＬを成膜した後であって、導電膜ＣＬ２を成膜する前には、誘電膜ＤＬを結晶化させるための熱処理が行われる。
【００９２】
キャパシタＣ１及びキャパシタＣ２の形成においては、第２に、成膜された導電膜ＣＬ１、誘電膜ＤＬ及び導電膜ＣＬ２のパターンニングが行われる。このパターンニングは、例えばフォトリソグラフィ及び異方性のエッチング処理を用いて行われる。
【００９３】
第２層間絶縁膜形成工程Ｓ２０ｇは、キャパシタ形成工程Ｓ２０ｆの次に行われる。図２８に示されるように、第２層間絶縁膜形成工程Ｓ２０ｇにおいては、層間絶縁膜ＩＬＤ５の形成が行われる。層間絶縁膜ＩＬＤ５の形成は、例えばＣＶＤ等で層間絶縁膜ＩＬＤ５を構成する材料を成膜することで行われる。
【００９４】
第２配線形成工程Ｓ２０ｈは、第２層間絶縁膜形成工程Ｓ２０ｇの次に行われる。第２配線形成工程Ｓ２０ｈにおいては、図２９に示されるように、配線ＷＬ４の形成が行われる。配線ＷＬ４の形成は、例えばデュアルダマシン法で行われる。より具体的には、配線ＷＬ４の形成においては、第１に、層間絶縁膜ＩＬＤ５中に、配線溝及びビア溝が異方性のエッチング処理で形成される。配線ＷＬ４の形成においては、第２に、当該配線溝及び当該ビア溝中に、配線ＷＬ４を構成する材料が電気めっきで埋め込まれる。配線ＷＬ４の形成においては、第３に、当該配線溝からはみ出した配線ＷＬ４を構成する材料が、ＣＭＰ等で除去される。
【００９５】
第３層間絶縁膜形成工程Ｓ２０ｉは、第２配線形成工程Ｓ２０ｈの次に行われる。図３０に示されるように、第３層間絶縁膜形成工程Ｓ２０ｉにおいては、層間絶縁膜ＩＬＤ６の形成が行われる。層間絶縁膜ＩＬＤ６の形成は、例えばＣＶＤ等で層間絶縁膜ＩＬＤ６を構成する材料を成膜することで行われる。
【００９６】
第３配線形成工程Ｓ２０ｊは、第３層間絶縁膜形成工程Ｓ２０ｉの次に行われる。図３１に示されるように、第３配線形成工程Ｓ２０ｊにおいては、配線ＷＬ５の形成が行われる。配線ＷＬ５の形成は、例えばデュアルダマシン法で行われる。より具体的には、配線ＷＬ５の形成においては、第１に、層間絶縁膜ＩＬＤ６中に、配線溝及びビア溝が異方性のエッチング処理で形成される。配線ＷＬ５の形成においては、第２に、当該配線溝及び当該ビア溝中に、配線ＷＬ５を構成する材料が電気めっきで埋め込まれる。配線ＷＬ５の形成においては、第３に、当該配線溝からはみ出した配線ＷＬ５を構成する材料が、ＣＭＰ等で除去される。
【００９７】
なお、第１層間絶縁膜形成工程Ｓ２０ｄ、ビアプラグ形成工程Ｓ２０ｅ、キャパシタ形成工程Ｓ２０ｆ、第２層間絶縁膜形成工程Ｓ２０ｇ、第２配線形成工程Ｓ２０ｈ、第３層間絶縁膜形成工程Ｓ２０ｉ及び第３配線形成工程２０ｊは、繰り返し行われてもよい。
【００９８】
半導体膜形成工程Ｓ２０ｋは、第３配線形成工程Ｓ２０ｊの次に行われる。すなわち、半導体膜形成工程Ｓ２０ｋは、キャパシタ形成工程Ｓ２０ｆよりも後に行われる。図３２に示されるように、半導体膜形成工程Ｓ２０ｋにおいては半導体膜ＳＣＬの形成が行われる。半導体膜ＳＣＬの形成は、半導体膜ＳＣＬを構成する材料をＣＶＤ等で成膜するとともに成膜された半導体膜ＳＣＬを構成する材料をフォトリソグラフィ及び異方性のエッチング処理を用いてパターンニングすることにより行われる。
【００９９】
第４層間絶縁膜形成工程Ｓ２０ｌは、半導体膜形成工程Ｓ２０ｋの次に行われる。図３３に示すように、第４層間絶縁膜形成工程Ｓ２０ｌにおいては、層間絶縁膜ＩＬＤ７の形成が行われる。層間絶縁膜ＩＬＤ７の形成は、例えばＣＶＤ等で層間絶縁膜ＩＬＤ７を構成する材料を成膜することで行われる。
【０１００】
電極パッド形成工程Ｓ２０ｍは、第４層間絶縁膜形成工程Ｓ２０ｌの次に行われる。図３４に示されるように、電極パッド形成工程Ｓ２０ｍにおいては、電極パッドＰＤ２の形成が行われる。電極パッドＰＤ２の形成は、例えばシングルダマシン法で行われる。より具体的には、電極パッドＰＤ２の形成においては、第１に、層間絶縁膜ＩＬＤ７中に、溝が異方性のエッチング処理で形成される。電極パッドＰＤ２の形成においては、第２に、当該溝中に、電極パッドＰＤ２を構成する材料が電気めっきで埋め込まれる。電極パッドＰＤ２の形成においては、第３に、当該溝からはみ出した電極パッドＰＤ２を構成する材料が、ＣＭＰ等で除去される。
【０１０１】
＜その他の工程＞
接合工程Ｓ３０は、第１チップ形成工程Ｓ１０及び第２チップ形成工程Ｓ２０の次に行われる。接合工程Ｓ３０においては、図３５に示されるように、第１チップＣＨＰ１の表面ＦＳ１と第２チップＣＨＰ２の表面ＦＳ２とが、互いに接合される。この接合は、例えば、プラズマ処理等で表面ＦＳ１及び表面ＦＳ２を洗浄するとともに、表面ＦＳ１及び表面ＦＳ２が接触した状態で第１チップＣＨＰ１及び第２チップＣＨＰ２を加熱することにより行われる。
【０１０２】
研磨工程Ｓ４０は、接合工程Ｓ３０の次に行われる。図３６に示されるように、研磨工程Ｓ４０においては、第２チップＣＨＰ２の裏面ＢＳ２側を研磨することにより、半導体基板ＳＵＢ２が除去される。
【０１０３】
ビアプラグ形成工程Ｓ４１は、研磨工程Ｓ４０の次に行われる。図３７に示されるように、ビアプラグ形成工程Ｓ４１においては、ビアプラグＶＰ２の形成が行われる。ビアプラグＶＰ２の形成は、第１に、プリメタル絶縁膜ＰＭＤ２中にビアホールが異方性のエッチング処理で形成される。ビアプラグＶＰ２の形成においては、第２に、当該ビアホール中にビアプラグＶＰ２を構成する材料が電気めっきで埋め込まれる。ビアプラグＶＰ２の形成においては、第３に、当該ビアホールからはみ出したビアプラグＶＰ２を構成する材料が、ＣＭＰ等で除去される。
【０１０４】
配線形成工程Ｓ４２は、ビアプラグ形成工程Ｓ４１の次に行われる。図３８に示されるように、配線形成工程Ｓ４２においては、配線ＷＬ６が形成される。配線ＷＬ６の形成においては、第１に、配線ＷＬ６を構成する材料が、スパッタリング等で成膜される。配線ＷＬ６の形成においては、第２に、成膜された配線ＷＬ６を構成する材料が、フォトリソグラフィ及び異方性のエッチング処理を用いてパターンニングされる。
【０１０５】
パッシベーション膜形成工程Ｓ５０は、配線形成工程Ｓ４２の次に行われる。パッシベーション膜形成工程Ｓ５０においては、パッシベーション膜ＰＶの形成が行われる。パッシベーション膜ＰＶの形成においては、第１に、パッシベーション膜ＰＶを構成する材料をＣＶＤ等で成膜することにより行われる。パッシベーション膜ＰＶの形成においては、第２に、フォトリソグラフィ及び異方性のエッチング処理を行うことにより、開口部ＯＰが形成される。
【０１０６】
パッシベーション膜形成工程Ｓ５０の次には、ダイシング工程Ｓ６０が行われる。ダイシング工程Ｓ６０は、例えばダイシングブレード又はレーザダイシングにより行われる。以上により、図２に示される実施形態に係る半導体装置の構造が形成される。
【０１０７】
ダイボンディング工程Ｓ７０は、ダイシング工程Ｓ６０の次に行われる。図３９に示されるように、ダイボンディング工程Ｓ７０においては、実施形態に係る半導体装置は、リードフレームＬＦ上（より具体的には、リードフレームＬＦのダイパッド上）にダイボンディングされる。
【０１０８】
ワイヤボンディング工程Ｓ８０は、ダイボンディング工程Ｓ７０の次に行われる。ワイヤボンディング工程Ｓ８０においては、図４０に示されるように、開口部ＯＰから露出する配線ＷＬ６とリードフレームＬＦとが、ボンディングワイヤＢＷにより互いに接続される。
【０１０９】
樹脂封止工程Ｓ９０は、ワイヤボンディング工程Ｓ８０の次に行われる。樹脂封止工程Ｓ９０においては、実施形態に係る半導体装置、リードフレームＬＦの一部及びボンディングワイヤＢＷが樹脂封止される。樹脂封止工程Ｓ９０後には、封止樹脂の外部に突出しているリードフレームＬＦの部分（アウターリード）の成型が行われる。
【０１１０】
（実施形態に係る制御システム、半導体装置及び半導体装置の製造方法の効果）
以下に、実施形態に係る制御システム、半導体装置及び半導体装置の製造方法の効果を説明する。
【０１１１】
＜実施形態に係る制御システムの効果＞
実施形態に係る制御システムにおいては、制御部ＣＴＲを駆動するための電力がキャパシタＣ１から供給される。そのため、実施形態に係る制御システムは、制御部ＣＴＲを駆動するための電力の供給元として、ボタン電池等を用いる場合と比較して、システム全体を小型化することが可能となる。
【０１１２】
また、実施形態に係る制御システムにおいては、制御部ＣＴＲを駆動するための電力の供給元として、キャパシタＣ１が用いられている。キャパシタＣ１は、繰り返し充放電が行われても、経時劣化が少ない。そのため、実施形態に係る制御システムによると、経時劣化の抑制が可能となる。
【０１１３】
実施形態に係る制御システムにおいては、第１群に属する動作を行う場合、制御部ＣＴＲへの電力は、キャパシタＣ１及びキャパシタＣ２の双方から供給される。他方で、実施形態に係る制御システムにおいては、第２群に属する動作を行う場合、制御部ＣＴＲへの電力は、キャパシタＣ２のみから供給される。そのため、実施形態に係る制御システムによると、要求される電力に応じた電力を制御部ＣＴＲに供給することができる。
【０１１４】
実施形態に係る制御システムにおいては、キャパシタＣ１の一部に形成不良が生じている場合、制御部ＣＴＲが当該形成不良の生じたキャパシタＣ１に接続されたスイッチング素子ＳＷをオフ状態とするように制御することにより、当該形成不良の生じたキャパシタＣ１をシステムから切り離すことが可能になる。
【０１１５】
＜実施形態に係る半導体装置の効果＞
実施形態に係る半導体装置においては、第１チップＣＨＰ１が制御部ＣＴＲを有しており、第２チップＣＨＰ２がキャパシタＣ１、キャパシタＣ２及びスイッチング素子ＳＷを有している。また、実施形態に係る半導体装置においては、表面ＦＳ１及び表面ＦＳ２が互いに接合されていることにより、第１チップＣＨＰ１及び第２チップＣＨＰ２を一体化されている。そのため、実施形態に係る半導体装置によると、実施形態に係る制御システムを小型化することができる。
【０１１６】
ＩＧＺＯトランジスタは、シリコン基板に形成されたトランジスタと比較して、リーク電流が相対的に少ない。そのため、スイッチング素子ＳＷがＩＧＺＯトランジスタである場合には、キャパシタＣ１に蓄積された電荷がスイッチング素子ＳＷを介して流出すること及び形成不良を原因としてシステムから切り離されたキャパシタＣ１に電荷が流れ込むことを抑制できる。
【０１１７】
キャパシタＣ１及びキャパシタＣ２に用いられる誘電膜ＤＬを形成する際には、結晶化のための熱処理が必要となる。スイッチング素子ＳＷがキャパシタＣ１及びキャパシタＣ２よりも表面ＦＳ２に近い位置に形成されている場合、ＩＧＺＯのように当該熱処理温度よりも耐熱性が低い材料を、スイッチング素子ＳＷに用いることが可能となる。
【０１１８】
＜実施形態に係る半導体装置の製造方法の効果＞
実施形態に係る半導体装置の製造方法においては、半導体膜形成工程Ｓ２０ｋは（スイッチング素子ＳＷを形成する工程）は、キャパシタ形成工程Ｓ２０ｆよりも後に行われている。そのため、実施形態に係る半導体装置の製造方法によると、ＩＧＺＯのように耐熱性が低い材料を、スイッチング素子ＳＷに用いることが可能となる。
【０１１９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１２０】
ＢＳ１，ＢＳ２  裏面、ＢＷ  ボンディングワイヤ、Ｃ１，Ｃ２  キャパシタ、ＣＧ  クロック生成回路、ＣＨＰ１  第１チップ、ＣＨＰ２  第２チップ、ＣＬ１，ＣＬ２  導電膜、ＣＰ  コンタクトプラグ、ＣＴＲ  制御部、Ｄ  ダイオード、ＤＬ  誘電膜、ＤＲＡ  ドレイン領域、ＤＲＡａ  第１部分、ＤＲＡｂ  第２部分、ＦＳ１，ＦＳ２  表面、ＧＥ  ゲート電極、ＧＩ  ゲート絶縁膜、ＩＬＤ１，ＩＬＤ２，ＩＬＤ３，ＩＬＤ４，ＩＬＤ５，ＩＬＤ６，ＩＬＤ７  層間絶縁膜、ＩＳ  素子分離部、ＬＦ  リードフレーム、ＯＰ  開口部、ＰＤ１  電極パッド、ＰＤ２  電極パッド、ＰＧ  発電素子、ＰＭＤ１，ＰＭＤ２  プリメタル絶縁膜、ＰＶ  パッシベーション膜、ＳＣＬ  半導体膜、ＳＥ  センサ、ＳＲ  ソース領域、ＳＲａ  第１部分、ＳＲｂ  第２部分、ＳＵＢ１，ＳＵＢ２  半導体基板、ＳＷ  スイッチング素子、ＳＷＳ  サイドウォールスペーサ、Ｓ１０  第１チップ形成工程、Ｓ１１  フロントエンド工程、１１ａ  基板準備工程、Ｓ１１ｂ  第１イオン注入工程、Ｓ１１ｃ  素子分離部形成工程、Ｓ１１ｄ  ゲート絶縁膜形成工程、Ｓ１１ｅ  ゲート電極形成工程、Ｓ１１ｆ  第２イオン注入工程、Ｓ１１ｇ  サイドウォールスペーサ形成工程、Ｓ１１ｈ  第３イオン注入工程、Ｓ１２  バックエンド工程、Ｓ１２ａ  プリメタル絶縁膜形成工程、Ｓ１２ｂ  コンタクトプラグ形成工程、Ｓ１２ｃ  第１層間絶縁膜形成工程、Ｓ１２ｄ  第１配線形成工程、Ｓ１２ｅ  第２層間絶縁膜形成工程、Ｓ１２ｆ  第２配線形成工程、Ｓ１２ｇ  第３層間絶縁膜形成工程、Ｓ１２ｈ  電極パッド形成工程、Ｓ２０  第２チップ形成工程、Ｓ２０ａ  基板準備工程、Ｓ２０ｂ  プリメタル絶縁膜形成工程、Ｓ２０ｃ  第１配線形成工程、Ｓ２０ｄ  第１層間絶縁膜形成工程、Ｓ２０ｅ  ビアプラグ形成工程、Ｓ２０ｆ  キャパシタ形成工程、Ｓ２０ｇ  第２層間絶縁膜形成工程、Ｓ２０ｈ  第２配線形成工程、Ｓ２０ｉ  第３層間絶縁膜形成工程、Ｓ２０ｊ  第３配線形成工程、Ｓ２０ｋ  半導体膜形成工程、Ｓ２０ｌ  第４層間絶縁膜形成工程、Ｓ２０ｍ  電極パッド形成工程、Ｓ３０  接合工程、Ｓ４０  研磨工程、Ｓ４１  ビアプラグ形成工程、Ｓ４２  配線形成工程、Ｓ５０  パッシベーション膜形成工程、Ｓ６０  ダイシング工程、Ｓ７０  ダイボンディング工程、Ｓ８０  ワイヤボンディング工程、Ｓ９０  樹脂封止工程、ＴＲ  送受信部、Ｔｒ  トランジスタ、ＶＭ  電圧測定部、ＶＰ１，ＶＰ２  ビアプラグ、ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，ＷＬ５，ＷＬ６  配線、ＷＬ２ｂ，ＷＬ４ｂ，ＷＬ５ｂ  ビア部、ＷＬ２ａ，ＷＬ４ａ，ＷＬ５ａ  配線部、ＷＲ  ウェル領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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