(57)【要約】【課題】  トランジスタの特性を改善する。【解決手段】  第１導電型の第１トランジスタと、第２導電型の第２トランジスタを含む半導体装置であって、第１トランジスタは半導体基板の活性領域に配され、平面視においてゲート電極と活性領域とが重畳し、かつ半導体基板の第１トランジスタのソースおよびドレインの間に位置する部分を有する。チャネル幅方向において、第２導電型の不純物濃度は部分の中央部側より端部で高い。【選択図】  図３
2020068369.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１トランジスタと、第２導電型の第２トランジスタを含むＳＲＡＭ（スタティックランダムアクセスメモリ）型の単位セルを有する半導体メモリであって、
前記第１トランジスタは、半導体基板の活性領域に配され、
前記活性領域は、前記第１トランジスタのゲート電極と重畳し、かつ、前記第１トランジスタのソースおよびドレインの間に位置する部分を含み、
前記第１トランジスタのチャネル幅方向に沿って順に並ぶ第１位置、第２位置、および、第３位置に渡って、前記部分は配され、
前記部分は、前記第１位置に配された第２導電型の第１半導体領域と、前記第２位置に配された第２導電型の第２半導体領域とを含み、
前記第１半導体領域の不純物濃度は、前記第２半導体領域の不純物濃度よりも高いことを特徴とする半導体メモリ。
【請求項２】
前記第２位置において前記第１トランジスタのチャネルが形成され、
前記第１位置において前記第１トランジスタのチャネルが形成されないことを特徴とする請求項１に記載の半導体メモリ。
【請求項３】
前記部分において、前記第３位置に第２導電型の第３半導体領域が配され、
前記第３半導体領域の不純物濃度は、前記第２半導体領域の不純物濃度よりも高いことを特徴とする請求項１または２に記載の半導体メモリ。
【請求項４】
前記第１導電型はＰ型であり、前記第２導電型はＮ型であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体メモリ。
【請求項５】
前記単位セルは、前記第１導電型の第３トランジスタと、前記第２導電型の第４トランジスタとを含み、
前記第１トランジスタと前記第３トランジスタは負荷トランジスタとして機能し、
前記第２トランジスタと前記第４トランジスタはドライバトランジスタとして機能することを特徴とする請求項１乃至４のいずれか１項に記載の半導体メモリ。
【請求項６】
前記第１トランジスタのゲート電極がオンした際に、前記第１半導体領域の不純物濃度と前記第２半導体領域の不純物濃度は、前記第２位置においてチャネルが形成され、前記第１位置においてチャネルが形成されない不純物濃度であることを特徴とする請求項１乃至５のいずれか１項に記載の半導体メモリ。
【請求項７】
前記第１半導体領域の不純物濃度をＣ１とし、前記第２半導体領域の不純物濃度をＣ２とすると、前記第１半導体領域の不純物濃度と前記第２半導体領域の不純物濃度はＣ１≧２×Ｃ２を満たすことを特徴とする請求項１乃至６のいずれか１項に記載の半導体メモリ。
【請求項８】
前記第１半導体領域の不純物濃度と前記第２半導体領域の不純物濃度はＣ１≧１０×Ｃ２を満たすことを特徴とする請求項７に記載の半導体メモリ。
【請求項９】
平面視において、前記活性領域はトレンチを有する素子分離部に隣接しており、
前記第１トランジスタの前記ゲート電極は前記素子分離部の上に延在していることを特徴とする請求項１乃至８のいずれか１項に記載の半導体メモリ。
【請求項１０】
前記第１位置は、前記トレンチの側面と前記第２位置の間であることを特徴とする請求項９に記載の半導体メモリ。
【請求項１１】
請求項１乃至１０のいずれか１項に記載の半導体メモリと、
光電変換素子が配された光電変換部と、を同一の基板に有する光電変換装置。
【請求項１２】
請求項１乃至１０のいずれか１項に記載の半導体メモリと、
光電変換素子が配された光電変換部が配された基板を積層した光電変換装置。
【請求項１３】
請求項１１または１２に記載の光電変換装置と、
前記光電変換装置からの信号を処理する信号処理部と、を有する撮像システム。
【請求項１４】
請求項１１または１２に記載の光電変換装置と、
前記光電変換装置からの信号に基づく視差情報から、対象物までの距離情報を取得する距離情報取得手段と、を有する移動体であって、
前記距離情報に基づいて前記移動体を制御する制御手段をさらに有することを特徴とする移動体。
【請求項１５】
第１導電型の第１トランジスタと第２導電型の第２トランジスタを含むＳＲＡＭ（スタティックランダムアクセスメモリ）型のメモリ部と、光電変換素子を含む光電変換部と、を有する光電変換装置の製造方法であって、
第１領域と第２領域と第３領域とを有する半導体基板を用意する工程と、
第１マスクパターンを用いて、前記第１領域と前記第２領域と前記第３領域に溝を形成する工程と、
前記第１マスクパターンの上に、前記第１領域に形成された溝を覆い、前記第２領域に形成された溝と前記第３領域に形成された溝とを露出させる第２マスクパターンを形成する工程と、
前記第１マスクパターンと前記第２マスクパターンとを用いて、前記第２領域に形成された溝と前記第３領域に形成された溝とを介して前記半導体基板に第１導電型の不純物イオンの注入を行う工程と、
前記第１領域に形成された溝と前記第２領域に形成された溝と前記第３領域に形成された溝に絶縁体を埋め込み、前記第１領域に第１素子分離部と、前記第２領域に第２素子分離部と、前記第３領域に第３素子分離部とを形成する工程と、
前記第１領域に前記第１トランジスタを形成し、前記第２領域に前記第２トランジスタを形成する工程と、
前記第３領域に前記光電変換素子を形成する工程と、を有することを特徴とする光電変換装置の製造方法。
【請求項１６】
前記第３領域に第２導電型の第３トランジスタを形成する工程を有し、
前記第１トランジスタのゲート電極は前記第１素子分離部の上に延在し、
前記第２トランジスタのゲート電極は前記第２素子分離部の上に延在し、
前記第３トランジスタのゲート電極は前記第３素子分離部の上に延在することを特徴とする請求項１５に記載の光電変換装置の製造方法。
【請求項１７】
前記第１マスクパターンは無機材料からなり、前記第２マスクパターンは有機材料からなることを特徴とする請求項１５または１６に記載の光電変換装置の製造方法。
【請求項１８】
前記光電変換装置は、前記第１導電型の第４トランジスタと、前記第２導電型の第５トランジスタとを含み、光電変換素子からの信号を処理する処理回路部を有し、
前記半導体基板は、第４領域と第５領域とを有し、
前記第４領域と前記第５領域に溝を形成する工程と、
前記第４領域に形成された溝と前記第５領域に形成された溝に絶縁体を埋め込み、前記第４領域に第４素子分離部と、前記第５領域に第５素子分離部とを形成する工程と、
前記第４領域に前記第４トランジスタを形成し、前記第５領域に前記第５トランジスタを形成する工程と、を有し、
前記第２マスクパターンを形成する工程は、前記第４領域と前記第５領域に溝を形成する工程の後に行われ、
前記第２マスクパターンは、前記第４領域と前記第５領域とを覆うことを特徴とする請求項１５乃至１７のいずれか１項に記載の光電変換装置の製造方法。
【請求項１９】
前記第１素子分離部と、前記第２素子分離部と、前記第３素子分離部と、前記第４素子分離部と、前記第５素子分離部は、ＳＴＩ構造の素子分離であることを特徴とする請求項１８に記載の光電変換装置の製造方法。
【請求項２０】
前記不純物イオンの注入を行う工程において、前記不純物イオンの注入は前記半導体基板の表面に対して斜めに行われることを特徴とする請求項１５乃至１９のいずれか１項に記載の光電変換装置の製造方法。
【請求項２１】
第１導電型の第１トランジスタと、第２導電型の第２トランジスタを含むＳＲＡＭ（スタティックランダムアクセスメモリ）型の単位セルを有する半導体メモリの製造方法であって、
第１領域と第２領域とを有する半導体基板を用意する工程と、
第１マスクパターンを用いて、前記第１領域に第１溝を形成し、前記第２領域に第２溝を形成する工程と、
前記第１マスクパターンの上に、前記第１溝を覆い、前記第２溝を露出させる開口を有する第２マスクパターンを形成する工程と、
前記第１マスクパターンと前記第２マスクパターンとを用いて、前記第２溝を介して前記半導体基板に第１導電型の不純物イオンの注入を行う工程と、
前記第１溝と前記第２溝に絶縁体を埋め込み、前記第１溝を有する第１素子分離部と、前記第２溝を有する第２素子分離部とを形成する工程と、
前記第１領域に前記第１トランジスタを形成し、前記第２領域に前記第２トランジスタを形成する工程と、を有することを特徴とする半導体メモリの製造方法。
【請求項２２】
第１導電型の第１トランジスタと、第２導電型の第２トランジスタと、を含むＣＭＯＳ回路を有する半導体装置であって、
前記第１トランジスタは、半導体基板の活性領域に配され、
前記第１トランジスタは、前記第１トランジスタのゲート電極と前記活性領域とが重畳し、かつ前記半導体基板の前記第１トランジスタのソースおよびドレインの間に位置する部分を有し、
前記部分において、前記第１トランジスタのチャネル幅方向に沿って、第１位置に第２導電型の第１半導体領域が配され、前記第１位置と第３位置との間の第２位置に第２導電型の第２半導体領域が配され、
前記第１半導体領域の不純物濃度は、前記第２半導体領域の不純物濃度よりも高いことを特徴とする半導体装置。
【請求項２３】
光電変換素子を有する単位セルが配された単位セル部と、
前記単位セル部から信号を読み出すための信号読み出し部と、を有し、
前記信号読み出し部は、少なくとも１つの第１導電型の第１トランジスタを有し、
前記第１トランジスタは、半導体基板の活性領域に配され、
前記活性領域は、前記第１トランジスタのゲート電極と重畳し、かつ、前記第１トランジスタのソースおよびドレインの間に位置する第１部分を含み、
前記第１トランジスタのチャネル幅方向に沿って順に並ぶ第１位置、第２位置、および、第３位置に渡って、前記第１部分は配され、
前記第１部分は、前記第１位置に配された第２導電型の第１半導体領域と、前記第２位置に配された第２導電型の第２半導体領域とを含み、
前記第１半導体領域の不純物濃度は、前記第２半導体領域の不純物濃度よりも高いことを特徴とする光電変換装置。
【請求項２４】
前記信号読み出し部は、電流源回路と、信号増幅回路と、ＡＤ変換回路の少なくとも１つを含み、
前記電流源回路と、前記信号増幅回路と、前記ＡＤ変換回路の前記少なくとも１つは、前記第１トランジスタを含むことを特徴とする請求項２３に記載の光電変換装置。
【請求項２５】
前記信号読み出し部は、少なくとも電流源回路と、ＡＤ変換回路を含み、
前記ＡＤ変換回路は別の電流源回路を有する比較器を含み、前記電流源回路と、前記別の電流源回路は、前記第１トランジスタを含むことを特徴とする請求項２３または２４に記載の光電変換装置。
【請求項２６】
前記信号読み出し部は、少なくとも１つの前記第１導電型の第２トランジスタを有し、
前記第２トランジスタは、前記半導体基板の別の活性領域に配され、
前記活性領域は、前記第２トランジスタのゲート電極と重畳し、かつ、前記第２トランジスタのソースおよびドレインの間に位置する第２部分を含み、
前記第２トランジスタのチャネル幅方向に沿って順に並ぶ第４位置、第５位置、および、第６位置に渡って、前記第２部分は配され、
前記第２部分は、前記第４位置に配された第２導電型の第４半導体領域と、前記第５位置に配された第２導電型の第５半導体領域とを含み、
前記第４半導体領域と前記第５半導体領域の不純物濃度が等しいことを特徴とする請求項２３乃至２５のいずれか１項に記載の光電変換装置。
【請求項２７】
前記信号読み出し部は、少なくとも１つの前記第１導電型の第２トランジスタを有し、
前記第２トランジスタは、前記半導体基板の別の活性領域に配され、
前記活性領域は、前記第２トランジスタのゲート電極と重畳し、かつ、前記第２トランジスタのソースおよびドレインの間に位置する第２部分を含み、
前記第２トランジスタのチャネル幅方向に沿って順に並ぶ第４位置、第５位置、および、第６位置に渡って、前記第２部分は配され、
前記第２部分は、前記第４位置に配された第２導電型の第４半導体領域と、前記第５位置に配された第２導電型の第５半導体領域とを含み、
前記第２導電型はＰ型で、かつ、前記第１半導体領域と前記第２半導体領域との不純物濃度の最大と最小の差が、前記第１半導体領域の不純物濃度と前記第２半導体領域の不純物濃度との差より小さいことを特徴とする請求項２３乃至２５のいずれか１項に記載の光電変換装置。
【請求項２８】
前記単位セルは、前記光電変換素子からの電荷を転送する転送トランジスタと、前記電荷に基づく信号を出力する増幅トランジスタと、を含み、
前記転送トランジスタと前記増幅トランジスタは、前記第１トランジスタであることを特徴とする請求項２３乃至２７のいずれか１項に記載の光電変換装置。
【請求項２９】
請求項２３乃至２８のいずれか１項に記載の光電変換装置と、
前記光電変換装置からの信号を処理する信号処理部と、を有する撮像システム。
【請求項３０】
請求項２３乃至２８のいずれか１項に記載の光電変換装置と、
前記光電変換装置からの信号に基づく視差情報から、対象物までの距離情報を取得する距離情報取得手段と、を有する移動体であって、
前記距離情報に基づいて前記移動体を制御する制御手段をさらに有することを特徴とする移動体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、半導体メモリ、光電変換装置、移動体、光電変換装置の製造方法、および半導体メモリの製造方法に関する。
【背景技術】
【０００２】
特許文献１には、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）型の半導体メモリにおいて、トランジスタの閾値を使い分けることで回路動作安定性を確保する技術が示されている。また、特許文献２には、トランジスタのノイズを低減するため、ゲート電極の形状やゲート絶縁膜の膜厚を変えることが記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−０５８６７５号公報
【特許文献２】特開２０１７−０６９２３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１には、トランジスタの閾値を使い分けることについての記載があるが、トランジスタのサイズを変更する方法については詳細な検討がなされていない。トランジスタの微細化はＳＲＡＭ型の半導体メモリの高集積化のためには必要な検討である。
【０００５】
また、半導体回路において、トランジスタ起因のノイズの低減が求められている。しかし、特許文献２に記載のゲート電極の形状やゲート絶縁膜の膜厚を変化させることは、トランジスタの面積の増大や製造工程の増大をもたらしてしまう。
【０００６】
本発明は、半導体装置に用いられるトランジスタのサイズやノイズなどの特性を改善する技術を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一側面は、第１導電型の第１トランジスタと、第２導電型の第２トランジスタを含むＳＲＡＭ（スタティックランダムアクセスメモリ）型の単位セルを有する半導体メモリであって、前記第１トランジスタは、半導体基板の活性領域に配され、前記活性領域は、前記第１トランジスタのゲート電極と重畳し、かつ、前記第１トランジスタのソースおよびドレインの間に位置する部分を含み、前記第１トランジスタのチャネル幅方向に沿って順に並ぶ第１位置、第２位置、および、第３位置に渡って、前記部分は配され、前記部分は、前記第１位置に配された第２導電型の第１半導体領域と、前記第２位置に配された第２導電型の第２半導体領域とを含み、前記第１半導体領域の不純物濃度は、前記第２半導体領域の不純物濃度よりも高いことを特徴とする。
【０００８】
本発明の別の一側面は、第１導電型の第１トランジスタと、第２導電型の第２トランジスタを含むＳＲＡＭ（スタティックランダムアクセスメモリ）型の単位セルを有する半導体メモリの製造方法であって、第１領域と第２領域とを有する半導体基板を用意する工程と、第１マスクパターンを用いて、前記第１領域に第１溝を形成し、前記第２領域に第２溝を形成する工程と、前記第１マスクパターンの上に、前記第１溝を覆い、前記第２溝を露出させる開口を有する第２マスクパターンを形成する工程と、前記第１マスクパターンと前記第２マスクパターンとを用いて、前記第２溝を介して前記半導体基板に第１導電型の不純物イオンの注入を行う工程と、前記第１溝と前記第２溝に絶縁体を埋め込み、前記第１溝を有する第１素子分離部と、前記第２溝を有する第２素子分離部とを形成する工程と、前記第１領域に前記第１トランジスタを形成し、前記第２領域に前記第２トランジスタを形成する工程と、を有することを特徴とする。
【０００９】
本発明の別の一側面は、第１導電型の第１トランジスタと、第２導電型の第２トランジスタを含むＳＲＡＭ（スタティックランダムアクセスメモリ）型の単位セルを有する半導体メモリの製造方法であって、第１領域と第２領域とを有する半導体基板を用意する工程と、第１マスクパターンを用いて、前記第１領域に第１溝を形成し、前記第２領域に第２溝を形成する工程と、前記第１マスクパターンの上に、前記第１溝を覆い、前記第２溝を露出させる開口を有する第２マスクパターンを形成する工程と、前記第１マスクパターンと前記第２マスクパターンとを用いて、前記第２溝を介して前記半導体基板に第１導電型の不純物イオンの注入を行う工程と、前記第１溝と前記第２溝に絶縁体を埋め込み、前記第１溝を有する第１素子分離部と、前記第２溝を有する第２素子分離部とを形成する工程と、前記第１領域に前記第１トランジスタを形成し、前記第２領域に前記第２トランジスタを形成する工程と、を有することを特徴とする。
【００１０】
本発明の他の一側面は、第１導電型の第１トランジスタと、第２導電型の第２トランジスタと、を含むＣＭＯＳ回路を有する半導体装置であって、前記第１トランジスタは、半導体基板の活性領域に配され、前記第１トランジスタは、前記第１トランジスタのゲート電極と前記活性領域とが重畳し、かつ前記半導体基板の前記第１トランジスタのソースおよびドレインの間に位置する部分を有し、前記部分において、前記第１トランジスタのチャネル幅方向に沿って、第１位置に第２導電型の第１半導体領域が配され、前記第１位置と第３位置との間の第２位置に第２導電型の第２半導体領域が配され、前記第１半導体領域の不純物濃度は、前記第２半導体領域の不純物濃度よりも高いことを特徴とする。
【００１１】
本発明の他の一側面は、光電変換素子を有する単位セルが配された単位セル部と、前記単位セル部から信号を読み出すための信号読み出し部と、を有し、前記信号読み出し部は、少なくとも１つの第１導電型の第１トランジスタを有し、前記第１トランジスタは、半導体基板の活性領域に配され、前記活性領域は、前記第１トランジスタのゲート電極と重畳し、かつ、前記第１トランジスタのソースおよびドレインの間に位置する第１部分を含み、前記第１トランジスタのチャネル幅方向に沿って順に並ぶ第１位置、第２位置、および、第３位置に渡って、前記第１部分は配され、前記第１部分は、前記第１位置に配された第２導電型の第１半導体領域と、前記第２位置に配された第２導電型の第２半導体領域とを含み、前記第１半導体領域の不純物濃度は、前記第２半導体領域の不純物濃度よりも高いことを特徴とする。
【発明の効果】
【００１２】
本発明によって、トランジスタの特性を改善することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】実施例１に係る半導体メモリの単位セルを説明する等価回路図。
【図２】実施例１に係る半導体メモリの単位セルを説明する平面模式図。
【図３】（ａ）実施例１に係るトランジスタの断面模式図、（ｂ）実施例１に係るトランジスタの断面模式図、（ｃ）実施例１に係るトランジスタの不純物濃度を示す図。
【図４】実施例２に係る光電変換装置の製造方法を説明する断面模式図。
【図５】実施例２に係る光電変換装置の製造方法を説明する断面模式図。
【図６】実施例２に係る光電変換装置の製造方法を説明する断面模式図。
【図７】実施例３に係る光電変換装置の製造方法を説明する断面模式図。
【図８】実施例４に係る光電変換装置を説明する断面模式図。
【図９】（ａ）実施例５に係るトランジスタの断面模式図、（ｂ）実施例５に係るトランジスタの不純物濃度を示す図。
【図１０】光電変換装置の構成を示すブロック図。
【図１１】実施例５に係る光電変換装置を説明する等価回路図。
【図１２】実施例６に係る光電変換装置を説明する等価回路図。
【図１３】実施例７に係る光電変換装置を説明する等価回路図。
【図１４】実施例８に係る光電変換装置を説明する表。
【図１５】実施例９に係る光電変換装置を説明する等価回路図。
【図１６】積層型の光電変換装置を説明する斜視図。
【図１７】撮像システムの構成を示す図。
【図１８】（ａ）移動体の構成を示す図、（ｂ）移動体の構成を示す図。
【図１９】移動体の動作フローを示す図。
【発明を実施するための形態】
【００１４】
以下、図面を参照しながら各実施例を説明する。各実施例の説明において、他の実施例と同一の構成については説明を省略する場合がある。以下の説明におけるＮ型やＰ型の極性は、変更することが可能である。その場合には、半導体領域の極性の変更、制御信号の電位の変更などによって適用することが可能である。以下の説明において、電気的に接続するとは共通のノードに接続することを意味する。また、回路素子同士の接続関係において、別の素子（スイッチ、バッファなど）を間に入れるなどの変更は適宜行うことが可能である。
【００１５】
（実施例１）
図１は、本実施例に係る半導体メモリの単位セルを説明する等価回路図である。本実施例に係る半導体メモリとは、スタティックランダムアクセスメモリ（以下、ＳＲＡＭ）である。ＳＲＡＭにおいて、単位セル１００とは、１ビットの信号を保持するビットセルである。ＳＲＡＭでは、複数の単位セル１００が配列している。
【００１６】
単位セル１００は、少なくとも６つのトランジスタＭ１〜Ｍ６を有する。２つのトランジスタＭ１、Ｍ２は、Ｐ型のＭＯＳトランジスタであり、ＳＲＡＭの負荷トランジスタ（ロードトランジスタ）として機能しうる。２つのトランジスタＭ３、Ｍ４は、Ｎ型のＭＯＳトランジスタであり、ＳＲＡＭの駆動トランジスタ（ドライバトランジスタ）として機能しうる。２つのトランジスタＭ５、Ｍ６は、Ｎ型のＭＯＳトランジスタであり、ＳＲＡＭの転送トランジスタ（トランスファートランジスタ）として機能しうる。各トランジスタの接続は次のようになる。
【００１７】
２つのトランジスタＭ１、Ｍ２のソースは電源電圧のノードＶＤＤに電気的に接続される。２つのトランジスタＭ３、Ｍ４のソースは接地である電源電圧のノードＧＮＤに電気的に接続される。極性が異なる２つのトランジスタＭ１、Ｍ３で１つのインバータが構成され、極性が異なる２つのトランジスタＭ２、Ｍ４で１つのインバータが構成される。具体的には、トランジスタＭ１のドレインとトランジスタＭ３のドレインが電気的に接続し、トランジスタＭ１とトランジスタＭ３のゲート電極が電気的に接続している。同様に、トランジスタＭ２のドレインとトランジスタＭ４のドレインが電気的に接続し、トランジスタＭ２とトランジスタＭ４のゲート電極が電気的に接続している。更に、これら２つのインバータによって、１つのフリップフロップが構成される。トランジスタＭ１のゲート電極とトランジスタＭ２のドレインが電気的に接続し、トランジスタＭ２のゲート電極とトランジスタＭ１のドレインが電気的に接続している。
【００１８】
トランジスタＭ５は、１つのフリップフロップと１つのビット線ＢＬとの間の導通を制御しうる。トランジスタＭ６は、１つのフリップフロップと１つのビット線ＢＬＢとの間の導通を制御しうる。２つのトランジスタＭ５、Ｍ６のゲート電極は１つのワード線ＷＬに電気的に接続される。実施例１においては、これらの６個のトランジスタによりＳＲＡＭの単位セル１００が構成される。
【００１９】
図２は、図１に対応した単位セル１００を説明する平面模式図である。図２は、トランジスタの配置を半導体基板の表面に投影したものとする。半導体基板の表面は、Ｘ方向と、Ｘ方向と直行するＹ方向を含む。単位セル１００は、２つの領域２１０、２２０に配置されている。領域２１０はＮ型の半導体領域が設けられている領域であり、領域２２０はＰ型の半導体領域が設けられている領域である。これら半導体領域はウエルとも言える。領域２１０には２つのトランジスタＭ１、Ｍ２が配され、領域２２０には４つのトランジスタＭ３〜Ｍ６が配されている。
【００２０】
領域２１０において、半導体基板の表面は素子分離領域２１１と活性領域２１２とが設けられている。図２において、１つの活性領域２１２にはトランジスタＭ１が配され、別の活性領域２１２にはトランジスタＭ２が配されている。しかし、トランジスタＭ１、Ｍ２は同一の活性領域２１２に配されていてもよい。トランジスタＭ１は、ゲート電極２３１と、ソースおよびドレインであるＰ型の半導体領域２５０、２５１を有する。トランジスタＭ２は、ゲート電極２３０と、ソースおよびドレインであるＰ型の半導体領域２５２、２５３を有する。
【００２１】
領域２２０において、半導体基板の表面は素子分離領域２２１と活性領域２２２とが設けられている。図２において、１つの活性領域２２２にはトランジスタＭ３、Ｍ５が配され、別の活性領域２２２にはトランジスタＭ４、Ｍ６が配されている。しかし、トランジスタＭ３〜Ｍ６は同一の活性領域２２２に配されていてもよい。トランジスタＭ３は、ゲート電極２３１と、ソースおよびドレインであるＮ型の半導体領域２５４、２５５を有する。トランジスタＭ４は、ゲート電極２３０と、ソースおよびドレインであるＮ型の半導体領域２５６、２５７を有する。トランジスタＭ５は、ゲート電極２３２と、ソースおよびドレインであるＮ型の半導体領域２５５、２５８を有する。トランジスタＭ６は、ゲート電極２３２と、ソースおよびドレインであるＮ型の半導体領域２５６、２５９を有する。ここで、ゲート電極２３２は、トランジスタＭ５、Ｍ６のゲート電極として機能しつつ、図１のワード線ＷＬとして機能しうる。ここで、図２の凡例には、活性領域を示すＡＣＴと、ゲート電極を示すＧＡＴＥと、素子分離領域を示すＦＩＥＬＤと、コンタクトプラグの位置を示すＣＮＴとが示されている。
【００２２】
ゲート電極２３０、２３１、２３２は、例えばポリシリコンで形成され、活性領域２１２、２２２と重なる部分でトランジスタのゲート電極として機能しうる。ここで、ゲート電極２３１は２つのトランジスタＭ１、Ｍ３に共通に配され、ゲート電極２３０は２つのトランジスタＭ２、Ｍ４に共通に配され、ゲート電極２３２は２つのトランジスタＭ５、Ｍ６に共通に配されている。ゲート電極２３０、２３１は、素子分離領域２１１から、活性領域２１２と、素子分離領域２１１と、素子分離領域２２１と、活性領域２２２と、素子分離領域２２１へと延在している。ゲート電極以外のソースやドレインにおいても、各トランジスタのソースやドレインが共通のノードである場合には、それらを１つの半導体領域で構成してもよい。
【００２３】
ここで、ＳＲＡＭの単位セルの高集積化について説明する。ＳＲＡＭでは、単位セルが繰り返し配置される。単位セルの面積をわずかでも縮小することで、ＳＲＡＭの高集積化が可能となる。単位セルの面積を小さくするためには、単位セルを構成するトランジスタのサイズを小さくすることが有効である。しかし、ＳＲＡＭとして動作を安定させるには、各トランジスタの電流比を所望の値に設定する必要があり、単位セルを構成するトランジスタの全てを最小寸法で形成することができない。仮に、単位セルを構成するトランジスタの全てを最小寸法で形成すると、電流比が変化するため、書き込みや読み出し動作の速度の低下や動作不良が生じてしまう。単位セルを構成するトランジスタの中で、負荷トランジスタのサイズを最も小さく設計することで、他のトランジスタのサイズも縮小することができ、所望の電流比となり動作が安定する。つまり、負荷トランジスタのサイズを規定するチャネル幅を最小値にすることが、単位セルの面積削減に有効である。ここで、一般にトランジスタのチャネルの幅は、素子分離の間の活性領域の幅として規定される。従って、素子分離の間隔は半導体のプロセスのルールによって規定されてしまう。そこで、本実施例では、負荷トランジスタが設けられた素子分離部の周囲に、負荷トランジスタの極性とは反対導電型の半導体領域を設ける。このような半導体領域を設けることで、トランジスタの実効チャネル幅を、素子分離部の間隔よりも小さく出来る。従って、負荷トランジスタのチャネル幅をプロセスのルールによって規定される最小値とした場合よりも、駆動トランジスタと転送トランジスタのチャネル幅の設計値を相対的に小さくすることが可能となる。よって、単位セルの面積の削減が可能となる。
【００２４】
本実施例のトランジスタの具体的な構成について、図３を用いて説明する。図３（ａ）と図３（ｂ）は、負荷トランジスタであるトランジスタＭ１の断面模式図である。図３（ａ）と図３（ｂ）は、コンタクトプラグなどの構成が省略された模式図であり、トランジスタの一部に着目した模式図である。図３（ａ）はトランジスタＭ１の図２におけるＸ方向に沿った断面であり、トランジスタＭ１のチャネル長方向での断面を示している。図３（ａ）には、トランジスタＭ１の半導体領域２５０、２５１と、ゲート絶縁膜６０２の上に設けられたゲート電極２３１が示されている。トランジスタＭ１は、Ｎ型の半導体領域５８ｂに設けられている。トランジスタＭ１は半導体領域２５０と半導体領域２５１との間に位置する部分６０１を有する。部分６０１は、平面視においてゲート電極２３１と活性領域２１２とが重畳する部分である。
【００２５】
図３（ｂ）は、トランジスタＭ１の図２におけるＹ方向に沿った断面であり、トランジスタＭ１のチャネル幅方向での断面である。２つの素子分離領域２１１の間にトランジスタＭ１が配された活性領域２１２が配されている。素子分離領域２１１は、素子分離部３１が設けられている。素子分離部３１は、例えば溝（トレンチ）に形成された絶縁体が配されたトレンチ分離構造を有している。トレンチ分離構造としては、ＳＴＩ構造（シャロートレンチアイソレーション構造）やＤＴＩ（ディープトレンチアイソレーション構造）がある。本実施例において、素子分離部３１はＳＴＩである。ゲート電極２３１は、素子分離領域２１１から活性領域２１２に延在する。ゲート電極２３１は、素子分離部３１の上からゲート絶縁膜６０２の上へと延在している。ここで、部分６０１は、Ｚ方向においてゲート電極２３１が重畳した活性領域２１２である。この部分６０１は、一般的にはトランジスタのチャネルが形成されうる領域である。
【００２６】
本実施例において、素子分離部３１の溝の側面および底面に沿ってＮ型の半導体領域５２が設けられている。Ｎ型の半導体領域５２は、Ｎ型の半導体領域５８ｂよりも高い不純物濃度を有している。図３（ｂ）において、半導体領域５２にはｎ＋を、半導体領域５８ｂにはｎを示している。このＮ型の半導体領域５２によって、実際に形成されうるトランジスタＭ１のチャネル幅、すなわち実効チャネル幅が小さくなる。素子分離部３１の間の領域の幅、すなわち部分６０１の幅を幅Ｗ１とすると、実効チャネル幅は幅Ｗ２となる。実効チャネル幅は半導体領域５２によって規定されているとも言える。例えば、幅Ｗ１が８０ｎｍ以上１２０ｎｍ以下のとき、幅Ｗ２は例えば６０ｎｍ以上１００ｎｍ以下にすることができる。幅Ｗ２は、この数値に限らず、半導体領域５２によって適宜設定可能である。
【００２７】
図３（ｂ）の線分ＡＢは、ゲート幅方向に沿った線分であり、部分６０１の端部に位置する。線分ＡＢは、その線分上に、位置Ｐ１と、位置Ｐ２と、位置Ｐ３を有する。位置Ｐ２は位置Ｐ１と位置Ｐ３との間の位置である。位置Ｐ１と位置Ｐ３には半導体領域５２が設けられ、位置Ｐ２には半導体領域５８ｂが設けられている。図３（ｃ）は、図３（ｂ）の線分ＡＢにおけるＮ型半導体領域の不純物濃度を示す図である。不純物濃度とは、ここではＮＥＴ濃度を示している。図３（ｂ）では、位置Ｐ１と位置Ａとが同一の位置であり、位置Ｐ２と位置Ｂとが同一の位置としているが、実際には位置Ａと位置Ｂの間に位置Ｐ１〜Ｐ３が存在するものとする。位置Ｐ１における濃度をＣ１とし、位置Ｐ２における濃度をＣ２とし、位置Ｐ３における濃度をＣ３とする。この時、Ｃ１＝Ｃ３＞Ｃ２となる。すなわち、部分６０１の中央部分から素子分離部３１と部分６０１との境界へ向けて不純物濃度が高くなることがわかる。
【００２８】
このような構成によって、ゲート電極２３１がオンの状態になった際には、位置Ｐ２においてチャネルが形成され、位置Ｐ１や位置Ｐ３ではチャネルは形成されない。すなわち、位置Ｐ１や位置Ｐ３では、位置Ｐ２に比べてトランジスタの閾値が高くなる。従って、トランジスタの実効チャネル幅が素子分離部の間隔に対して小さくなる。このような不純物濃度プロファイルを有することで、実効チャネル幅を素子分離部３１の間隔よりも小さくすることができる。
【００２９】
本実施例において、濃度Ｃ１と濃度Ｃ３は等しい濃度であったが、異なる濃度であってもよい。また、濃度Ｃ１と濃度Ｃ３は、濃度Ｃ２の２倍以上であると好ましい。より好ましくは、濃度Ｃ１と濃度Ｃ３は、濃度Ｃ２の１０倍以上である。このような濃度関係であることで、動作電圧範囲において実効チャネル幅を確実に小さくすることができる。
【００３０】
なお、本実施例において、部分６０１における半導体領域５８ｂがＮ型であるとして説明したが、トランジスタＭ１が動作する構成であればよく、Ｐ型であってもよい。つまり、位置Ｐ１、Ｐ２、Ｐ３のそれぞれの、不純物濃度のうち、ドナーの濃度Ｄ１、Ｄ２、Ｄ３とアクセプター濃度Ａ１、Ａ２、Ａ３とする。ここで、濃度Ｄ１、Ｄ２、Ｄ３、Ａ１、Ａ２、Ａ３は０以上の値を有する。そのとき、各位置での濃度の関係はＤ１−Ａ１＞Ｄ２―Ａ２、Ｄ３−Ａ３＞Ｄ２−Ａ２となる。
【００３１】
また、位置Ｐ１は、素子分離部３１のトレンチの側面と位置Ｐ２との間であり、素子分離部３１に隣接しているとも言える。位置Ｐ３は、素子分離部３１のトレンチの側面と位置Ｐ２との間であり、素子分離部３１に隣接しているとも言える。本実施例では、線分ＡＢの深さにおいて、半導体領域５２はトレンチの側面から例えば２０ｎｍの位置まで延在しているものとする。
【００３２】
本実施例ではＳＲＡＭ型の半導体メモリの負荷トランジスタに適用したが、特性に合わせて他のトランジスタに適用してもよい。このような構成のトランジスタを、ＳＲＡＭ型の半導体メモリに適用することで、単位セルの微細化が可能となる。
【００３３】
（実施例２）
本実施例では、実施例１の半導体メモリを用いた光電変換装置３００について説明する。本実施例では、ＳＲＡＭと、光電変換素子が配された光電変換部とが同一の半導体基板に設けられた光電変換装置である。ここで、光電変換部は、ＣＣＤセンサやＣＭＯＳセンサなどである。本実施例の光電変換部は、光電変換素子としてフォトダイオードと、転送トランジスタと、増幅トランジスタとを有するＣＭＯＳセンサであるものとする。
【００３４】
図４〜図６を用いて、本実施例の光電変換装置の製造方法について説明する。図４〜図６は、光電変換装置３００の製造方法を説明する断面模式図である。領域３１０は、ＳＲＡＭが形成される領域であり、実施例１にて説明した領域２１０、２２０を含む。領域３３０は、光電変換部の画素が配された領域である。画素には、少なくともフォトダイオードと転送トランジスタとが含まれる。領域３４０は、画素を動作させるための回路や信号処理のための回路を含む処理回路部が配される。処理回路部は、例えば、論理回路などを含み、撮像装置では周辺回路とも称される。領域３４０は、領域３５０と領域３６０を有する。領域３５０は、Ｎ型のトランジスタが配される領域を示し、領域３６０はＰ型のトランジスタが配される領域を示す。
【００３５】
図４（ａ）に示す工程を説明する。まず、基板３０を用意する。基板３０は、例えばシリコンの単結晶基板であるが、加工を施した後の基板であってもよい。基板３０は、領域３１０と、領域３３０と、領域３４０とを有する。次に、基板３０の上にマスクパターン３２を形成する。マスクパターン３２は、素子分離部となる溝を形成するためのマスクパターンである。マスクパターン３２には、領域２２０、領域２１０、領域３３０、領域３４０のそれぞれにおいて、任意の位置に開口が設けられている。マスクパターン３２の開口は、基板３０の表面Ｓ１で、後に溝を形成する部分を露出している。そして、マスクパターン３２をマスクとして、基板３０をエッチングすることにより、各開口に対応した溝３１ａ〜３１ｄを形成する。領域２２０には溝３１ａが、領域２１０には溝３１ｂが、領域３３０には溝３１ｃが、領域３４０には溝３１ｄが設けられている。ここで、マスクパターン３２は、例えば、シリコン窒化膜やシリコン酸化膜などの無機材料で構成される。マスクパターン３２は、基板３０の上に無機材料の膜を形成し、無機材料の膜の上に有機材料からなるパターンを形成し、パターンをマスクとして無機材料の膜の一部をエッチングにて除去することで、形成することができる。本実施例では、無機材料としてシリコン窒化膜を用いている。有機材料からなるパターンは、例えば、フォトレジストパターンである。
【００３６】
図４（ｂ）では、マスクパターン３２の上に、マスクパターン３３を形成する。マスクパターン３３は、領域２１０の溝の側面および底面にＮ型半導体領域を形成するためのマスクパターンである。マスクパターン３３は、領域２２０、３３０、３４０を覆い、領域２１０を露出させる。つまり、マスクパターン３３は、溝３１ａ、３１ｃ、３１ｄを覆い、溝３１ｂを露出させている。マスクパターン３３は領域２１０を露出させる開口５１を有する。開口５１は、少なくとも領域２１０の溝３１ｂを露出すればよい。ここで、領域２１０は実施例１にて説明したように、ＳＲＡＭの負荷トランジスタが形成される部分であり、Ｐ型のトランジスタが形成される領域である。マスクパターン３３は、フォトレジストで形成される。マスクパターン３３は、マスクパターン３２の上にフォトレジストからなる膜を形成した後、露光や現像などを行うことで形成される。そして、マスクパターン３２とマスクパターン３３をマスクとして、基板３０に対しイオン注入４０を行う。イオン注入４０によって、トレンチの側面と底面に沿ってＮ型の半導体領域５２が形成される。イオン注入４０のイオン種は、例えばリン（Ｐ）やヒ素（Ａｓ）等のＮ型の半導体領域を形成するための不純物イオンである。イオン注入４０の注入角度は任意に選択することが可能である。本実施例では、基板３０の表面Ｓ１に対して斜めにイオン注入を行っており、そのイオン注入角度は１０度程度を選択することが好ましい。ここで、イオン注入角度は、表面Ｓ１の垂線とイオン注入方向が成す角度である。このような注入角度を有することで、トレンチの側面にも効率良くイオンを注入できる。また、イオン注入４０は表面Ｓ１における方向において、３６０度回転させて行うことで、トレンチの全側面にイオンの注入を行うことができる。その後、マスクパターン３２を残し、マスクパターン３３を除去する（不図示）。
【００３７】
図４（ｃ）では、マスクパターン３２の上に、マスクパターン３４を形成する。マスクパターン３４は、領域３３０の溝の側面および底面にＰ型半導体領域を形成するためのマスクパターンである。マスクパターン３４は、領域２１０、２２０、３４０を覆い、領域３３０を露出させる。つまり、マスクパターン３４は、溝３１ａ、３１ｂ、３１ｄを覆い、溝３１ｃを露出させている。マスクパターン３４は領域３３０を露出させる開口５３を有する。開口５３は、少なくとも領域３３０の溝３１ｃを露出すればよい。マスクパターン３４は、フォトレジストで形成される。マスクパターン３４は、マスクパターン３２の上にフォトレジストからなる膜を形成した後、露光や現像などを行うことで形成される。そして、マスクパターン３２とマスクパターン３４をマスクとして、基板３０に対しイオン注入４１を行う。イオン注入４１によって、トレンチの側面と底面に沿ってＰ型の半導体領域５４が形成される。イオン注入４１のイオン種は、例えばホウ素（Ｂ）やフッ化ホウ素（ＢＦ２）等のＰ型の半導体領域を形成するための不純物イオンである。イオン注入４１の注入角度は任意に選択することが可能であるが、基板３０の表面Ｓ１に対して１０度程度を選択することが好ましい。このような注入角度を有することで、トレンチの側面にも効率良くイオンを注入できる。また、イオン注入４１は表面Ｓ１における方向において、３６０度回転させて行うことで、トレンチの全側面にイオンの注入を行うことができる。
【００３８】
その後、マスクパターン３２を残し、マスクパターン３４を除去する。そして、マスクパターン３２を除去し、溝３１ａ〜溝３１ｄに絶縁体を埋め込み、素子分離部を形成する。絶縁体は、例えば酸化シリコンや窒化シリコンである。例えば、まず、マスクパターン３４を除去した後、絶縁体の膜を形成する前に、溝に生じたダメージを低減するために熱処理を行う。その際には、溝の内壁に熱酸化による膜が形成され得る。高密度プラズマＣＶＤ法などによって絶縁体の膜を、溝３１ａ〜溝３１ｄを覆うように形成し、エッチングやＣＭＰ法などの研磨技術を用いて余分な絶縁体膜を除去することで素子分離部３１が形成される。領域２１０には周りに半導体領域５２が形成された素子分離部３１が形成され、領域３３０には周りに半導体領域５４が形成された素子分離部３１が形成される。領域２２０と領域３４０では、素子分離部３１の周りには半導体領域５２、５４のいずれの半導体領域も形成されていない。また、後の工程のために、表面Ｓ１の上にシリコン酸化膜が形成されている（不図示）。
【００３９】
図５（ａ）では、基板３０の表面Ｓ１の上に、マスクパターン３５を形成する。マスクパターン３５は、領域２２０と領域３３０と領域３５０にＰ型の半導体領域を形成するためのマスクパターンである。このＰ型の半導体領域は、例えば素子が形成されるウエルとして機能しうる。マスクパターン３５は、領域２１０と領域３６０を覆い、領域３２０と領域３３０と領域３５０を露出させる。つまり、マスクパターン３５は、領域３２０と領域３３０と領域３５０を露出させる開口５５ａ、５５ｃ、５５ｄを有する。マスクパターン３５は、フォトレジストで形成され、他のマスクパターンと同様な方法によって形成される。そして、マスクパターン３５をマスクとして、基板３０に対しイオン注入４２を行う。イオン注入４２によって、Ｐ型の半導体領域５６ａ、５６ｃ、５６ｄが形成される。イオン注入４２のイオン種は、イオン注入４１と同様である。イオン注入４２の注入角度は任意に選択することが可能である。なお、領域３３０は光電変換素子が形成される領域であるため、光電変換素子に対して適切なウエルを形成するため、追加のイオン注入を行うことや、領域３３０のウエルは領域２２０、３４０とは別の工程で形成するなどしてもよい。その後、マスクパターン３５を除去する（不図示）。
【００４０】
図５（ｂ）では、基板３０の表面Ｓ１の上に、マスクパターン３６を形成する。マスクパターン３６は、領域２１０と領域３６０にＮ型の半導体領域を形成するためのマスクパターンである。このＮ型の半導体領域は、例えば素子が形成されるウエルとして機能しうる。マスクパターン３６は、領域２２０と領域３３０と領域３５０を覆い、領域２１０と領域３６０を露出させる。マスクパターン３６は、領域２１０と領域３６０を露出させる開口５７ｂ、５７ｄを有する。マスクパターン３６は、フォトレジストで形成され、他のマスクパターンと同様な方法によって形成される。そして、マスクパターン３６をマスクとして、基板３０に対しイオン注入４３を行う。イオン注入４３によって、Ｎ型の半導体領域５８ｂ、５８ｄが形成される。イオン注入４３のイオン種は、イオン注入４０と同様である。イオン注入４３の注入角度は任意に選択することが可能である。その後、マスクパターン３６を除去する（不図示）。
【００４１】
図５（ｃ）では、基板３０の表面Ｓ１の上に、マスクパターン３７を形成する。マスクパターン３７は、領域２１０にＰ型の半導体領域６０を形成するためのマスクパターンである。このＰ型の半導体領域６０は、トランジスタの閾値の調整のために設けられうる。マスクパターン３７は、領域２２０と領域３３０と領域３４０を覆い、領域２１０を露出させる。マスクパターン３７は、領域２１０を露出させる開口５９を有する。マスクパターン３７は、フォトレジストで形成され、他のマスクパターンと同様な方法によって形成される。そして、マスクパターン３７をマスクとして、基板３０に対しイオン注入４４を行う。イオン注入４４によって、Ｐ型の半導体領域６０が形成される。イオン注入４４のイオン種は、イオン注入４１と同様である。イオン注入４４の注入角度は任意に選択することが可能である。その後、マスクパターン３７を除去する（不図示）。
【００４２】
図６（ａ）では、基板３０の表面Ｓ１の上に、マスクパターン３８を形成する。マスクパターン３８は、領域２２０にＮ型の半導体領域６２を形成するためのマスクパターンである。このＮ型の半導体領域６２は、トランジスタの閾値の調整のために設けられうる。マスクパターン３８は、領域２１０と領域３３０と領域３４０を覆い、領域２２０を露出させる。マスクパターン３８は、領域２１０を露出させる開口６１を有する。マスクパターン３８は、フォトレジストで形成され、他のマスクパターンと同様な方法によって形成される。そして、マスクパターン３８をマスクとして、基板３０に対しイオン注入４５を行う。イオン注入４５によって、Ｎ型の半導体領域６２が形成される。イオン注入４５のイオン種は、イオン注入４０と同様である。イオン注入４５の注入角度は任意に選択することが可能である。その後、マスクパターン３８を除去する（不図示）。
【００４３】
ここで、一般に、領域３４０に形成される回路は動作の高速化のために閾値が低いトランジスタが使用される。一方、領域３１０に形成される回路、ＳＲＡＭは回路動作の安定化のために、比較的閾値が高いトランジスタが使用される。そこで、本実施例では図５（ｃ）および図６（ａ）に示した工程を追加することにより、領域３１０と領域３４０のトランジスタを同一工程で作ることを可能にしている。このような製造方法により、光電変換装置を安価に製造することが可能となる。なお、図５（ｃ）や図６（ａ）に示した工程を、領域３３０や領域３４０のトランジスタに適用してもよい。
【００４４】
図６（ｂ）では、図６（ａ）で説明した工程の後に、素子を形成した様子を示している。領域２１０にはＰ型のトランジスタが形成され、領域２２０にはＮ型のトランジスタが形成され、領域３３０にはＮ型のトランジスタと光電変換素子などが形成され、領域３４０にはＮ型のトランジスタとＰ型のトランジスタが形成される。トランジスタや光電変換素子は、ゲート電極の形成やイオン注入によって、形成することができる。この後、層間絶縁膜やコンタクトプラグや配線層を形成し、カラーフィルタやマイクロレンズなどを形成することで光電変換装置が形成される。なお、光電変換装置が裏面照射型の場合には、基板３０の薄化や裏面側の素子分離の形成などがなされうる。以上のように、図４〜図６に示したような工程で、光電変換装置が形成される。
【００４５】
ここで、領域２１０のトランジスタの特性に係るイオン注入の条件について説明する。トランジスタの特性に大きな影響を与えるのは、イオン注入４０とイオン注入４４である。ここで、イオン注入４０のドーズは、イオン注入４４のドーズよりも多い。それは、上述の不純物濃度の関係を満たすためである。このような製造方法によって、トランジスタのゲート電極の下に位置する半導体領域５２にチャネルが形成されず、トランジスタの実効チャネル幅を狭くすることができる。
【００４６】
なお、図４（ａ）に示すマスクパターン３２は、フォトレジストで形成してもよい。その場合には、例えば、フォトレジストによるマスクパターン３２に対して紫外線照射を行い、フォトレジストを硬化させる。このようにフォトレジストによるマスクパターン３２を形成することで、図４（ｂ）の工程において、マスクパターン３２を残したままマスクパターン３３を除去することができる。なお、マスクパターン３２をフォトレジストで形成することにより、無機材料で形成した場合と比べ、マスクパターン３２を除去するドライエッチングなどの時間短縮が可能となる。
【００４７】
（実施例３）
本実施例では、実施例２の半導体メモリを用いた光電変換装置３００の変形例について、図７を用いて説明する。図７は、本実施例の光電変換装置の製造方法を説明する断面模式図である。
【００４８】
本実施例では、実施例２の光電変換素子の極性を変更している。すなわち、図６（ｂ）における半導体領域５４が半導体領域５２と同一の極性であるＮ型の半導体領域になっている。このような構成によれば、図７に示すように、半導体領域５２と半導体領域５４を形成する工程を同一の工程にすることができる。形成する工程とは、マスクパターンの形成やイオン注入の工程を含む。本実施例によれば、ＳＲＡＭを有する光電変換装置をより少ない工程で形成可能である。
【００４９】
（実施例４）
本実施例では、実施例２の半導体メモリを用いた光電変換装置３００の変形例について説明する。図８は、本実施例の光電変換装置の断面模式図である。本実施例では、領域３６０のトランジスタに対してＮ型の半導体領域８０１が設けられている。半導体領域８０１は、実施例２の半導体領域５２と同様の機能を有する。このような構成によって、トランジスタの微細化が可能となる。更に、本トランジスタの構成によって、トランジスタのチャネルに起因するランダムテレグラフノイズ（Ｒａｎｄｏｍ  Ｔｅｌｅｇｒａｐｈ  Ｎｏｉｓｅ、以下ＲＴＮ）などのノイズが低減される。光電変換装置の他にも、ＣＭＯＳ回路であって、ＲＴＮを考慮すべき回路に適用可能である。
【００５０】
（実施例５）
本実施例では、好適なトランジスタを適用した光電変換装置を説明する。光電変換装置の説明の前に、ノイズを低減したトランジスタについて、図３と図９を用いて詳細に説明する。
【００５１】
図９は、図３（ｂ）に示された半導体領域５２を有していない場合の例を説明するための模式図である。図９（ａ）は、図３（ｂ）に対応したトランジスタの断面模式図である。図９（ｂ）は、図３（ｃ）と対応し、図９（ａ）の線分ＡＢにおけるＮ型半導体領域の不純物濃度を示す図である。図９において、図３と同一の構成には同一の符号を付し説明を省略する。図９（ａ）に示す比較例のトランジスタは図３（ｂ）に示す半導体領域５２を有していない。よって、図９（ｂ）に示す図９（ａ）の線分ＡＢにおける不純物濃度は濃度Ｃ２で一定となっている。図９（ａ）の線分ＡＢにおけるＰ型の半導体領域５８ｂの不純物濃度の変化の最大と最小の差が、図３（ｂ）の線分ＡＢにおけるＰ型の半導体領域の不純物濃度の変化の最大と最小の差より小さい。図３（ｂ）の線分ＡＢにおけるＰ型の半導体領域の不純物濃度の変化の最大と最小の差とは、半導体領域５２と半導体領域５８ｂの不純物濃度の差ともいえる。ここで、比較例のトランジスタの実効チャネル幅を幅Ｗ３とする。図３にて説明したトランジスタの実効チャネル幅が幅Ｗ２であったのに対して、比較例のトランジスタの実効チャネル幅は幅Ｗ３である。幅の関係は、Ｗ３＝Ｗ１＞Ｗ２となる。以降の説明において、図３に示したトランジスタを第１類のトランジスタとすると、図９に示したトランジスタを第２類のトランジスタとする。
【００５２】
ＳＴＩ構造の素子分離部３１に近接して配されたトランジスタには、逆狭チャネル効果が生じる場合がある。逆狭チャネル効果とは、次のようなトランジスタの動作を意味している。トランジスタのチャネル幅方向に沿ったチャネル端部は、ＳＴＩ構造に隣接する。このチャネル端部に、ゲート電極により発生する電界が集中する。その結果、チャネル端部にて、トランジスタの閾値が低下する。ここで、トランジスタを駆動したときには、ドレイン電流が流れる。つまり、図９の構成においては、ドレイン電流は閾値の低いチャネル端部に集中する。また、素子分離部３１の近傍は、半導体基板内に酸素欠損が生じている。酸素欠損している領域においては、キャリアである電子のトラップ、放出現象が頻繁に生じる場合がある。ドレイン電流がチャネル端部、すなわち素子分離部３１の近傍に集中すると、ＲＴＮの数値が増大、つまり悪化してしまう場合がある。つまり、図９に示す第２類のトランジスタは、使用する場所によっては信号にＲＴＮが重畳してしまう。このような現状は、光電変換装置の場合には、例えば、ノイズによって画像に線状の傷があるように見えるといった、画質低下の原因となりうる。第１類のトランジスタは第２類のトランジスタに比べてＲＴＮ特性が向上し、第２類のトランジスタは第１類のトランジスタに比べて少ない工数で製造が可能であり、実効チャネル長が長いため駆動力を向上させることが可能である。次に、光電変換装置における好適なトランジスタの配置を説明する。
【００５３】
図１０は、光電変換装置の構成を示すブロック図である。単位セル部１０００は、複数の単位セル１００１を有する。単位セル１００１は２次元に配列している。単位セル１００１は、光電変換装置においては画素と称する場合もある。単位セル１００１は、例えばＣＭＯＳ型の光電変換装置の画素構成を有する。垂直走査回路１００２は、各単位セル１００１を駆動するための制御信号を出力する。制御線１０１２は、垂直走査回路１００２と各単位セル１００１とを電気的に接続し、各単位セル１００１の素子に制御信号を供給する。図１０において１本の制御線１０１２が各行に配された複数の単位セル１００１に対して配されているが、実際には複数本の制御線１０１２が各行に配されているものとする。複数本とは、単位セル１００１を制御するために必要な本数である。信号線１０１３は、単位セル１００１からの信号が出力される。少なくとも１本の信号線１０１３が各列に配された複数の単位セル１００１に対して電気的に接続する。信号線１０１３は、信号読み出し部１０１４に電気的に接続する。
【００５４】
信号読み出し部１０１４は、電流源回路１００３、信号増幅回路１００４、ＡＤ変換回路１００５、メモリ回路１００７を含む。電流源回路１００３は、単位セル１００１の信号を読み出すための定電流を信号線１０１３に供給する。信号線１０１３は、信号増幅回路１００４に電気的に接続する。信号増幅回路１００４は、信号線１０１３から入力された信号を増幅する。ＡＤ変換回路１００５は、信号増幅回路１００４からのアナログ信号をデジタル信号に変換する。ランプ生成回路１００６は、ＡＤ変換回路１００５でＡＤ変換する信号と比較する参照信号を生成する。カウンタ回路１００８は、カウント値を出力する。メモリ回路１００７は、カウンタ回路１００８から出力されたカウント値を保持する。水平走査回路１０１５は、メモリ回路１００７に保持された値を、信号処理回路１０１０に転送するための制御信号を供給する。信号出力回路１０１１は、信号処理回路１０１０で処理された信号を光電変換装置の外部に出力する。これらの回路の駆動の制御は、タイミングジェネレータ（ＴＧ）１００９からの制御信号を基に行われる。なお、信号増幅回路１００４やＡＤ変換回路１００５等の回路は適宜、省略や変更が可能である。ここで、単位セル部１０００以外の回路が配された部分を周辺回路部と称する場合がある。
【００５５】
図１１は、光電変換装置を説明するための等価回路図である。図１１は、光電変換装置の読み出し経路を示している。図１１は、図１０に示す単位セル１００１、電流源回路１００３、信号増幅回路１００４、ＡＤ変換回路１００５の構成を示す。単位セル１００１は、フォトダイオード（以下、ＰＤ）１１０１、転送トランジスタ１１０２、フローティングディフュージョン部（以下、ＦＤ）１１０４、リセットトランジスタ１１０３、増幅トランジスタ１１０５、選択トランジスタ１１０６を含む。ＰＤ１１０１は、光学系を通して入射する光を光電変換する光電変換部として機能する。ＰＤ１１０１のアノードは接地され、カソードは転送トランジスタ１１０２のソースに接続される。転送トランジスタ１１０２は、そのゲートに入力される制御信号ＴＸによって駆動され、ＰＤ１１０１で発生した電荷をＦＤ１１０４に転送する。ＦＤ１１０４は、電荷を一時的に蓄積するとともに、蓄積した電荷を電圧信号に変換する電荷電圧変換部として機能する。増幅トランジスタ１１０５は、電流源回路１００３とともにソースフォロアアンプを構成する。増幅トランジスタ１１０５のゲートにはＦＤ１１０４で電荷電圧変換された電気信号が入力される。また、増幅トランジスタ１１０５のドレインは電源電圧ＶＤＤに接続され、そのソースは選択トランジスタ１１０６に接続される。リセットトランジスタ１１０３はＦＤ１１０４と電源電圧ＶＤＤとの間を電気的に接続する。制御信号ＲＥＳによって、リセットトランジスタ１１０３がオン状態になると、ＦＤ１１０４の電荷が電源電圧ＶＤＤに排出されリセットされる。ここで、電源電圧ＶＤＤは基準電圧ともいえる。選択トランジスタ１１０６は、増幅トランジスタ１１０５と信号線１１０７とを電気的に接続する。ある時刻に該当行が選択される際には、制御信号ＳＥＬがハイレベルとなる。ハイレベルの制御信号ＳＥＬが供給された選択トランジスタ１１０６が導通状態になり、増幅トランジスタ１１０５からの信号が信号線１１０７に出力される。単位セル１００１のこれらのトランジスタは、Ｎ型のトランジスタである。信号線１１０７には定電流が供給され、ソースフォロワアンプが形成される。
【００５６】
電流源回路１００３は、３つのＮ型のトランジスタ１１０８〜１１１０を含む。３つのトランジスタ１１０８〜１１１０は信号線１１０７とグランド電圧ＧＮＤとの間に、直接に接続するように設けられている。トランジスタ１１０９とトランジスタ１１１０はカスコード接続され、電流源として機能する。トランジスタ１１０８は、電流源をオンまたはオフするためのスイッチとして機能する。制御信号Ｖ１１０８は、トランジスタ１１０８のゲートに供給される。制御信号Ｖ１１０８がハイレベルになると定電流が信号線１１０７に供給され、制御信号Ｖ１１０８がローレベルになると信号線１１０７への定電流の供給が停止する。制御信号Ｖ１１０９は、トランジスタ１１０９のゲートに供給され、制御信号Ｖ１１１０は、トランジスタ１１１０のゲートに供給される。制御信号Ｖ１１０９と制御信号Ｖ１１１０はそれぞれ、トランジスタ１１０９とトランジスタ１１１０の動作点を決める固定のバイアス電圧である。
【００５７】
増幅トランジスタ１１０５が構成するソースフォロアアンプの出力は信号増幅回路１００４に入力される。信号増幅回路１００４は、反転増幅器１１１２、入力容量１１１１、帰還容量１１１４、スイッチ１１１３、スイッチ１１１５を含む。信号の増幅度は、スイッチ１１１３を用いて帰還容量１１１４を選択または非選択し容量値を変えることで変更できる。また、信号の増幅度は、スイッチ１１１３の位置を変えて入力容量１１１１の容量値を変えることで変更してもよい。スイッチ１１１５は反転増幅器１１１２、入力容量１１１１帰還容量１１１４をリセットする。信号増幅回路１００４で増幅された信号はＡＤ変換回路１００５においてＡＤ変換される。
【００５８】
ここで、信号線１１０７に流れる電流と信号との関係を説明する。まず、信号線１１０７に流れる電流ＩｖｌがΔＩｖｌ変化したときの信号線１１０７の電圧Ｖｖｌの変化量ΔＶｖｌを求める。βを増幅トランジスタ１１０５の電流パラメータとすると、Ｖｖｌ、ΔＶｖｌは式（１）、式（２）のようになる。
Ｖｖｌ＝Ｖｆｄ−Ｖｔｈ−√２Ｉｖｌ／β  ・・・式（１）
ΔＶｖｌ＝−√２ΔＩｖｌ／β  ・・・式（２）
式（２）より、信号線１１０７の電流Ｉｖｌが変化すると電圧Ｖｖｌが変化することがわかる。つまり、電流Ｉｖｌは電圧Ｖｖｌの変動の要因となる。ここで、ＰＤ１１０１からの光信号や基準となるリセット信号が電圧Ｖｖｌに現れるため、電圧Ｖｖｌは他の要因で変動しないことが望ましい。仮に、電圧Ｖｖｌが変動すると、信号を示す電圧に変動が重畳されてしまい、ノイズとなる。つまり、電流Ｉｖｌは変動が少ない定電流であることが望ましい。そこで、図３および図９を用いて説明したように、ドレイン電流が一定となる第１類のＮ型のトランジスタを、電流源を構成するトランジスタ１１０９とトランジスタ１１１０に適用することが望ましい。このような構成によって、電流ΔＩｖｌおよび電圧ΔＶｖｌを低減し、ＲＴＮによる信号の劣化を低減することができる。
【００５９】
（実施例６）
本実施例の光電変換装置について、図１２を用いて説明する。図１２は、本実施例の光電変換装置を説明する等価回路図である。図１２は、図１０や図１１に示す信号増幅回路１００４の反転増幅器１１１２を示している。反転増幅器１１１２は、少なくとも５つのトランジスタ１２０１〜１２０５を含む。Ｐ型のトランジスタ１２０２とＰ型のトランジスタ１２０３は、カスコード接続され、電流源回路を構成する。この電流源は、例えば６μＡの定電流を流す。制御信号Ｖ１２０２と制御信号Ｖ１２０３はそれぞれ、トランジスタ１２０２とトランジスタ１２０３のゲートに供給され、各トランジスタの動作点を決める固定のバイアス電圧である。Ｐ型のトランジスタ１２０１は、電流源回路をオンまたはオフするためのスイッチとして機能する。制御信号Ｖ１２０１は、トランジスタ１２０１のゲートに供給され、トランジスタ１２０１のオンオフを制御する。Ｎ型のトランジスタ１２０４は、ゲート接地トランジスタである。制御信号Ｖ１２０４は、動作点を決める固定バイアス電圧である。Ｎ型のトランジスタ１２０５は、ソース接地のトランジスタである。トランジスタ１２０５のゲートには制御信号ではなく入力信号Ｖａｍｐｉが入力される。反転増幅器１１１２の出力信号Ｖａｍｐｏは、トランジスタ１２０４とトランジスタ１２０３の共通のノードに出力される。
【００６０】
ここで、反転増幅器１１１２の利得Ａｏは式（３）で表される。
【００６１】
【数１】
2020068369.tif 000003
【００６２】
ここで、ソース接地のＮ型のトランジスタ１２０５の相互コンダクタンスｇｍ、出力抵抗Ｒとする。仮に、トランジスタ１２０２やトランジスタ１２０３においてＲＴＮが悪化すると、トランジスタ１２０５のドレイン電流が変化してしまい、トランジスタ１２０５の相互コンダクタンスｇｍが変化する。その結果、式（３）にあるように利得Ａｏが変化してしまう。これは、仮に、一定の信号を入力した場合に、１つの反転増幅器１１１２にて増幅された信号がその増幅のタイミング（時刻）によって信号の大きさにばらつきが生じうる。また、複数の反転増幅器１１１２がある場合に、仮に一定の信号を入力したとしても、複数の増幅された信号の大きさにばらつきが生じうる。よって、電流源回路を構成するＰ型のトランジスタ１２０２と、Ｐ型のトランジスタ１２０３にはＰ型の第１類のトランジスタを適用することが望ましい。また、トランジスタ１２０４やトランジスタ１２０５にはそれらのゲートに動作点を決める制御信号Ｖ１２０４とＶ１２０５が入力される。このようなトランジスタにおいても、ドレイン電流の変動は、動作の変動をもたらすため、第１類のトランジスタを適用することが望ましい。つまり、Ｎ型のトランジスタ１２０４と、Ｎ型のトランジスタ１２０５には、Ｎ型の第１類のトランジスタを適用することが好ましい。本実施例のように、信号増幅回路１００４において、少なくともトランジスタ１２０２とトランジスタ１２０３に第１類のトランジスタを適用することによって、信号の劣化を抑制することが可能となる。
【００６３】
（実施例７）
本実施例の光電変換装置について、図１３を用いて説明する。図１３は、本実施例の光電変換装置を説明する等価回路図である。図１３は、図１０や図１１に示すＡＤ変換回路１００５を示している。ＡＤ変換回路１００５は、少なくとも比較器１３００を含む。比較器１３００は、トランジスタ１３０１〜１３０７を含む。Ｐ型のトランジスタ１３０１とＰ型のトランジスタ１３０２は、カスコード接続され、電流源回路を構成する。Ｐ型のトランジスタ１３０３は電流源回路をオンまたはオフするためのスイッチとして機能しうる。制御信号Ｖ１３０３は、トランジスタ１３０３のゲートに供給され、トランジスタ１３０３の導通を制御する。Ｐ型のトランジスタ１３０４は、入力トランジスタとして機能する。図１０に記載のランプ生成回路１００６から出力されたランプ信号は、トランジスタ１３０４のゲートに入力される。Ｐ型のトランジスタ１３０５は、入力トランジスタとして機能する。図１０に記載の信号増幅回路１００４から出力された増幅された信号Ｖａｍｐｏは、トランジスタ１３０５のゲートに入力される。図１３において、トランジスタ１３０４のゲートは入力端ＩＮＮと、トランジスタ１３０５のゲートは入力端ＩＮＰとして示されている。トランジスタ１３０４のドレインはＮ型のトランジスタ１３０６のドレインに電気的に接続され、トランジスタ１３０５のドレインはＮ型のトランジスタ１３０７のドレインに電気的に接続される。このような回路の比較器１３００は、光信号に起因する信号電圧Ｖａｍｐｏと、参照信号となるランプ信号を比較した結果を出力する。出力は、トランジスタ１３０５とトランジスタ１３０７が接続するノードに出力され、容量、ラッチ回路論理回路を介してここで、電流源回路において、電流値が変化すると比較結果に影響を与えうる。よって、比較器１３００の少なくともトランジスタ１３０１とトランジスタ１３０２には、第１類のトランジスタを適用することが望ましい。また、トランジスタ１３０４〜１３０７に第１類のトランジスタを適用してもよい。本実施例のように、ＡＤ変換回路１００５において、少なくともトランジスタ１２０２とトランジスタ１２０３に第１類のトランジスタを適用することによって、信号の劣化を抑制することが可能となる。
【００６４】
（実施例８）
実施例５〜７のそれぞれでは、光電変換装置において、第１類のトランジスタを設けることが望ましい回路の詳細を説明した。本実施例では、光電変換装置のどの部分に第１類のトランジスタを設けるかを説明する。図１４は、本実施例に係る光電変換装置を説明する表である。図１４は、図１０に示した光電変換装置の各ブロックにおいて、第１類のトランジスタを適用することが望ましい部分を示している。ブロック名の列に記載されたブロックが、第１類のトランジスタを含む場合については「〇」を、含まない場合については「×」を第１類のトランジスタの列に付している。まず、単位セル部１０００に第１類のトランジスタを適用することで、素子分離部の周囲で生じる暗電流（リーク電流）がＰＤへ与える影響を低減することができる。更に、実施例５〜７において説明したように、信号読み出し部では、電流源回路１００３、信号増幅回路１００４、ＡＤ変換回路１００５の少なくとも１つの回路の信号にノイズが重畳しうる箇所には第１類のトランジスタを適用することが望ましい。好ましくは、３つの回路の信号にノイズが重畳しうる箇所に第１類のトランジスタを適用することが望ましい。
【００６５】
一方で、信号読み出し部の回路において、完全にオン状態で使用するトランジスタ、例えば、スイッチとして機能するトランジスタには、第１類のトランジスタではなく第２類のトランジスタを適用することが好ましい。スイッチとして機能するトランジスタのオンオフする際の制御信号は、例えば、Ｐ型のトランジスタの場合にはグランド電圧ＧＮＤであり、Ｎ型のトランジスタであれば電源電圧Ｖｄｄである。このような制御信号を供給されるトランジスタのチャネルには、一様な反転領域が発生するため、素子分離部近傍のチャネル端に電流が集中して流れにくい。よって、第１類のトランジスタでなく第２類のトランジスタであっても、ＲＴＮが増大しにくいため適用することが可能である。第２類のトランジスタでは、トランジスタの極性に対して反対導電型の半導体領域５２、半導体領域５４を設けていない。つまり、トランジスタのソースおよびドレインと反対の導電型の半導体領域５２や半導体領域５４とのＰＮ接合界面が形成されない。そのため、ＰＮ接合による耐圧の低下を抑制することができる。また、トランジスタの実効チャネル幅が小さくなってしまうと、トランジスタのオン時の抵抗を増大させ、駆動速度の低下を引き起こす可能性がある。そのため、高速駆動を必要とする回路では、第１類トランジスタではなく第２類トランジスタを適用することが望ましい。高速駆動を必要とする回路とは、垂直走査回路１００２、ランプ生成回路１００６、メモリ回路１００７、水平走査回路１０１５、カウンタ回路１００８、ＴＧ１００９、信号処理回路１０１０、信号出力回路１０１１などである。
【００６６】
本実施例で示したように、光電変換装置などの信号に重畳するノイズの低減が望まれる装置において、読み出し回路部の少なくとも１つの回路において、第１類のトランジスタを適用することで、信号に重畳するノイズを低減することが可能となる。
【００６７】
（実施例９）
本実施例では、実施例５にて説明した図１１の反転増幅器１１１２の変形例を示す。本実施例では、反転増幅器１１１２がシングル入力アンプから差動式アンプに変更されている。本実施例のその他の構成については、実施例５にて説明した構成と同様である。
【００６８】
図１５は、本実施例に係る光電変換装置を説明する等価回路図である。図１５は、反転増幅器１１１２を示している。反転増幅器１１１２は、差動式アンプである。Ｐ型のトランジスタ１５０１、Ｐ型のトランジスタ１５０２、Ｎ型のトランジスタ１５０３、Ｎ型のトランジスタ１５０４は、差動対を構成する。Ｎ型のトランジスタ１５０６は電流源回路を構成する。Ｎ型のトランジスタ１５０５は電流をオンまたはオフするためのスイッチとして機能する。信号は、トランジスタ１５０４のゲートである入力端に電圧Ｖａｍｐｉとして入力される。他の入力端には参照信号Ｖｒｅｆが入力される。２つの入力端に入力された電圧の差分を増幅して出力端から電圧Ｖａｍｐｏとして出力する。ここで、実施例５にて説明したように、トランジスタのＲＴＮが悪化すると、差動式アンプ内の電流量が変動してしまう。その時、差動対に流れる電流のバランスが崩れると、出力信号である電圧Ｖａｍｐｏが変動してしまう。ここで、差動式アンプを第１類のトランジスタで構成することによって、ＲＴＮを低減させ信号の質を向上することができる。また、スイッチとして機能するトランジスタ１５０５は、第２類のトランジスタを用いることが好ましい。
【００６９】
本実施例の構成によっても、ノイズを低減した光電変換装置を提供することが可能となる。
【００７０】
（実施例１０）
本実施例では、光電変換装置の一例を説明する。本実施例の光電変換装置は、少なくとも２つの積層用の半導体基板が電気的に接続された状態で積層して構成されている。このような光電変換装置は、積層型の光電変換装置とも称される。ここで、半導体基板は、部材ともチップとも称する場合がある。
【００７１】
図１６は、本実施例の光電変換装置３０００の模式図であり、光電変換装置３０００の分解斜視図である。１つの半導体基板３０１０には画素領域３０１１が設けられている。別の半導体基板３０２０には、制御部３０２１と信号処理部３０２２が設けられている。画素領域３０１１は、光電変換素子を含む単位セルが配された光電変換部である。信号処理部３０２２は、実施例１などで説明した半導体メモリが設けられている。制御部３０２１と信号処理部３０２２のそれぞれの半導体基板３０１０への正射影は、少なくとも一部が画素領域３０１１と重畳している。なお、本実施例の光電変換装置３０００は、更に、別の処理回路を有する半導体基板を有していてもよく、３つ以上の積層用の半導体基板を有していてもよい。
【００７２】
制御部３０２１は、画素に駆動信号を供給する垂直走査回路や、電源回路を含み得る。また、制御部３０２１は光電変換装置を駆動するためのタイミング発生回路や、変換回路へ参照信号を供給する参照信号供給回路、増幅回路あるいは変換回路から信号を順次読み出すための水平走査回路を含み得る。
【００７３】
信号処理部３０２２は、画素領域で発生した信号電荷に基づく電気信号を処理する。信号処理部３０２２は、ノイズ除去回路、増幅回路、変換回路、画像信号処理回路を含むことができる。ノイズ除去回路は、例えば相関二重サンプリング（ＣＤＳ）回路である。増幅回路は、例えば列アンプ回路である。変換回路は、例えばコンパレータとカウンタで構成されたアナログデジタル変換（ＡＤＣ）回路である。画像信号処理回路は、例えばメモリとプロセッサを含み、アナログデジタル変換されたデジタル信号から画像データを生成したり、画像データに画像処理を施したりする。
【００７４】
本実施例のような複数の半導体基板を積層する光電変換装置においても、本発明は適用可能である。
【００７５】
（実施例１１）
図１７は、本実施例による撮像システム３１００の構成を示すブロック図である。本実施例の撮像システム３１００は、上記実施例において説明した光電変換装置３１０４を含む。ここで、光電変換装置３１０４は、上述の実施例で述べた光電変換装置のいずれかを適用することができる。撮像システム３１００の具体例としては、デジタルスチルカメラ、デジタルカムコーダー、監視カメラ等が挙げられる。図１０では、撮像システム３１００としてデジタルスチルカメラの例を示している。
【００７６】
図１０に例示した撮像システム３１００は、光電変換装置３１０４、被写体の光学像を光電変換装置３１０４に結像させるレンズ３１０２、レンズ３１０２を通過する光量を可変にするための絞り３１０３、レンズ３１０２の保護のためのバリア３１０１を有する。レンズ３１０２および絞り３１０３は、光電変換装置３１０４に光を集光する光学系である。
【００７７】
撮像システム３１００は、光電変換装置３１０４から出力される出力信号の処理を行う信号処理部３１０５を有する。信号処理部３１０５は、必要に応じて入力信号に対して各種の補正、圧縮を行って出力する信号処理の動作を行う。撮像システム３１００は、更に、画像データを一時的に記憶するためのバッファメモリ部３１０６、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）３１０９を有する。更に撮像システム３１００は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体３１１１、記録媒体３１１１に記録または読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）３１１０を有する。なお、記録媒体３１１１は、撮像システム３１００に内蔵されていてもよく、着脱可能であってもよい。また、記録媒体制御Ｉ／Ｆ部３１１０から記録媒体３１１１との通信や外部Ｉ／Ｆ部３１０９からの通信は無線によってなされてもよい。
【００７８】
更に撮像システム３１００は、各種演算を行うとともにデジタルスチルカメラ全体を制御する全体制御・演算部３１０８、光電変換装置３１０４と信号処理部３１０５に各種タイミング信号を出力するタイミング発生部３１０７を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システム３１００は、少なくとも光電変換装置３１０４と、光電変換装置３１０４から出力された出力信号を処理する信号処理部３１０５とを有すればよい。なお、実施例６にて説明したようにタイミング発生部３１０７は光電変換装置に搭載されていてもよい。全体制御・演算部３１０８およびタイミング発生部３１０７は、光電変換装置３１０４の制御機能の一部または全部を実施するように構成してもよい。
【００７９】
光電変換装置３１０４は、画像用信号を信号処理部３１０５に出力する。信号処理部３１０５は、光電変換装置３１０４から出力される画像用信号に対して所定の信号処理を実施し、画像データを出力する。また、信号処理部３１０５は、画像用信号を用いて、画像を生成する。なお、信号処理部３１０５やタイミング発生部３１０７は、光電変換装置に搭載されていてもよい。つまり、信号処理部３１０５やタイミング発生部３１０７は、画素が配された基板に設けられていてもよく、図１６に記載したような別の基板に設けられている構成であってもよい。上述した各実施例の光電変換装置を用いて撮像システムを構成することにより、より良質の画像が取得可能な撮像システムを実現することができる。
【００８０】
（実施例１２）
本実施例の移動体について、図１８および図１９を用いて説明する。図１８は、本実施例による移動体の構成例を示す概略図である。図１９は、本実施例による移動体に搭載された撮像システムの動作を示すフロー図である。本実施例では、撮像システムとして車載カメラの一例を示す。以下の説明において、撮像装置は、上述の各実施例のいずれかの光電変換装置のことである。
【００８１】
図１８（ａ）は、車両システムとこれに搭載される撮像システムの一例を示したものである。撮像システム３２０１は、撮像装置３２０２、画像前処理部３２１５、集積回路３２０３、光学系３２１４を含む。光学系３２１４は、撮像装置３２０２に被写体の光学像を結像する。撮像装置３２０２は、光学系３２１４により結像された被写体の光学像を電気信号に変換する。画像前処理部３２１５は、撮像装置３２０２から出力された信号に対して所定の信号処理を行う。画像前処理部３２１５の機能は、撮像装置３２０２内に組み込まれていてもよい。撮像システム３２０１には、光学系３２１４、撮像装置３２０２及び画像前処理部３２１５が、少なくとも２組設けられており、各組の画像前処理部３２１５からの出力が集積回路３２０３に入力されるようになっている。
【００８２】
集積回路３２０３は、撮像システム用途向けの集積回路であり、メモリ３２０５を含む画像処理部３２０４、光学測距部３２０６、視差演算部３２０７、物体認知部３２０８、異常検出部３２０９を含む。画像処理部３２０４は、画像前処理部３２１５の出力信号に対して、現像処理や欠陥補正等の画像処理を行う。メモリ３２０５は、撮像画像の一次記憶、撮像画素の欠陥位置を格納する。光学測距部３２０６は、被写体の合焦や、測距を行う。視差演算部３２０７は、複数の撮像装置３２０２により取得された複数の画像データから視差情報（視差画像の位相差）の算出を行う。物体認知部３２０８は、車、道、標識、人等の被写体の認知を行う。異常検出部３２０９は、撮像装置３２０２の異常を検出すると、主制御部３２１３に異常を発報する。
【００８３】
集積回路３２０３は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよいし、これらの組合せによって実現されてもよい。また、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）等によって実現されてもよいし、これらの組合せによって実現されてもよい。
【００８４】
主制御部３２１３は、撮像システム３２０１、車両センサ３２１０、制御ユニット３２２０等の動作を統括・制御する。なお、主制御部３２１３を持たず、撮像システム３２０１、車両センサ３２１０、制御ユニット３２２０が個別に通信インターフェースを有して、それぞれが通信ネットワークを介して制御信号の送受を行う（例えばＣＡＮ規格）方法も取り得る。
【００８５】
集積回路３２０３は、主制御部３２１３からの制御信号を受け或いは自身の制御部によって、撮像装置３２０２へ制御信号や設定値を送信する機能を有する。
【００８６】
撮像システム３２０１は、車両センサ３２１０に接続されており、車速、ヨーレート、舵角などの自車両走行状態及び自車外環境や他車・障害物の状態を検出することができる。車両センサ３２１０は、視差画像から対象物までの距離情報を取得する距離情報取得手段でもある。また、撮像システム３２０１は、自動操舵、自動巡行、衝突防止機能等の種々の運転支援を行う運転支援制御部３２１１に接続されている。特に、衝突判定機能に関しては、撮像システム３２０１や車両センサ３２１０の検出結果を基に他車・障害物との衝突推定・衝突有無を判定する。これにより、衝突が推定される場合の回避制御、衝突時の安全装置起動を行う。
【００８７】
また、撮像システム３２０１は、衝突判定部での判定結果に基づいて、ドライバーに警報を発する警報装置３２１２にも接続されている。例えば、衝突判定部の判定結果として衝突可能性が高い場合、主制御部３２１３は、ブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして、衝突を回避、被害を軽減する車両制御を行う。警報装置３２１２は、音等の警報を鳴らす、カーナビゲーションシステムやメーターパネルなどの表示部画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。
【００８８】
本実施例では、車両の周囲、例えば前方又は後方を撮像システム３２０１で撮影する。図１８（ｂ）に、車両前方を撮像システム３２０１で撮像する場合の撮像システム３２０１の配置例を示す。
【００８９】
２つの撮像装置３２０２は、車両３２００の前方に配置される。具体的には、車両３２００の進退方位又は外形（例えば車幅）に対する中心線を対称軸に見立て、その対称軸に対して２つの撮像装置３２０２が線対称に配置されると、車両３２００と被写対象物との間の距離情報の取得や衝突可能性の判定を行う上で好ましい。また、撮像装置３２０２は、運転者が運転席から車両３２００の外の状況を視認する際に運転者の視野を妨げない配置が好ましい。警報装置３２１２は、運転者の視野に入りやすい配置が好ましい。
【００９０】
次に、撮像システム３２０１における撮像装置３２０２の故障検出動作について、図１９を用いて説明する。撮像装置３２０２の故障検出動作は、図１９に示すステップＳ３３１０〜Ｓ３３８０に従って実施される。
【００９１】
ステップＳ３３１０は、撮像装置３２０２のスタートアップ時の設定を行うステップである。すなわち、撮像システム３２０１の外部（例えば主制御部３２１３）又は撮像システム３２０１の内部から、撮像装置３２０２の動作のための設定を送信し、撮像装置３２０２の撮像動作及び故障検出動作を開始する。
【００９２】
次いで、ステップＳ３３２０において、有効画素から画素信号を取得する。また、ステップＳ３３３０において、故障検出用に設けた故障検出画素からの出力値を取得する。この故障検出画素は、有効画素と同じく光電変換部を備える。この光電変換部には、所定の電圧が書き込まれる。故障検出用画素は、この光電変換部に書き込まれた電圧に対応する信号を出力する。なお、ステップＳ３３２０とステップＳ３３３０とは逆でもよい。
【００９３】
次いで、ステップＳ３３４０において、故障検出画素の出力期待値と、実際の故障検出画素からの出力値との該非判定を行う。ステップＳ３３４０における該非判定の結果、出力期待値と実際の出力値とが一致している場合は、ステップＳ３３５０に移行し、撮像動作が正常に行われていると判定し、処理ステップがステップＳ３３６０へと移行する。ステップＳ３３６０では、走査行の画素信号をメモリ３２０５に送信して一次保存する。そののち、ステップＳ３３２０に戻り、故障検出動作を継続する。一方、ステップＳ３３４０における該非判定の結果、出力期待値と実際の出力値とが一致していない場合は、処理ステップはステップＳ３３７０に移行する。ステップＳ３３７０において、撮像動作に異常があると判定し、主制御部３２１３、又は警報装置３２１２に警報を発報する。警報装置３２１２は、表示部に異常が検出されたことを表示させる。その後、ステップＳ３３８０において撮像装置３２０２を停止し、撮像システム３２０１の動作を終了する。
【００９４】
なお、本実施例では、１行毎にフローチャートをループさせる例を例示したが、複数行毎にフローチャートをループさせてもよいし、１フレーム毎に故障検出動作を行ってもよい。なお、ステップＳ３３７０の警報の発報は、無線ネットワークを介して、車両の外部に通知するようにしてもよい。
【００９５】
また、本実施例では、他の車両と衝突しない制御を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。更に、撮像システム３２０１は、自車両等の車両に限らず、例えば、船舶、航空機或いは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。
【００９６】
本発明の光電変換装置は、更に、カラーフィルタやマイクロレンズを有する構成であってもよく、距離情報など各種情報を取得可能な構成であってもよい。例えば、１つの入力ノードに対して複数の光電変換素子を有していてもよく、複数の光電変換素子に共通の１つのマイクロレンズが設けられている構成であってもよい。また、増幅トランジスタはソースフォロワ回路の一部であるが、ＡＤ変換器の一部を構成していてもよい。具体的には、ＡＤ変換器が含む比較器の一部を増幅トランジスタが構成していてもよい。また、比較器の一部の構成が別の半導体基板に設けられている構成であってもよい。また、単位回路は転送トランジスタを有しておらず、入力ノードに直接光電変換素子が接続している構成であってもよい。更には、オーバーフロードレインといった電荷排出部が設けられていてもよい。
【００９７】
本発明は、上記実施例に限らず種々の変形が可能である。例えば、いずれかの実施例の一部の構成を他の実施例に追加した例や、他の実施例の一部の構成と置換した例も、本発明の実施例である。上述の実施例では半導体メモリや光電変換装置などの例を挙げて説明したが、本発明のトランジスタに係る構造は他の装置へも適用可能である。上述の実施例は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらの例示によって本発明の技術的範囲が限定的に解釈されてはならない。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な態様で実施することができる。
【符号の説明】
【００９８】
Ｍ１  トランジスタ
３１  素子分離部
２３１  ゲート電極
６０１  部分
６０２  ゲート絶縁膜
５２  第２導電型の半導体領域
５８ｂ  第２導電型の半導体領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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