(57)【要約】【課題】  電界緩和層を有するＳｉＣ−ＭＯＳＦＥＴにおいて、ダイオード動作時におけるドリフト層へのホールの注入を抑制する。【解決手段】  半導体装置は、ＳｉＣ基板、上面電極、下面電極及びゲート電極を備える。ＳｉＣ基板は、ｎ型のソース層、ｎ型のドレイン層、ｐ型のボディ層、ｎ型のドリフト層、ｐ型の電界緩和層、ｐ型のコンタクト層及びｎ型の隔離層を備える。ゲート電極は、ソース層、ボディ層及びドリフト層に、ゲート絶縁膜を介して対向している。電界緩和層は、ドリフト層に接触しており、トレンチから離れて位置しており、かつ、ボディ層よりも不純物濃度が高い。隔離層は、コンタクト層に接触しており、コンタクト層を電界緩和層及びボディ層から隔離しており、ソース層よりも不純物濃度が低く、かつ、ドリフト層よりも不純物濃度が高い。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＳｉＣ基板と、
前記ＳｉＣ基板の上面に設けられた上面電極と、
前記ＳｉＣ基板の下面に設けられた下面電極と、
前記ＳｉＣ基板のトレンチ内に、ゲート絶縁膜を介して設けられたゲート電極と、
を備え、
前記ＳｉＣ基板は、
前記上面電極に接触しているｎ型のソース層と、
前記下面電極に接触しているｎ型のドレイン層と、
前記ソース層と前記ドレイン層との間に介在するｐ型のボディ層と、
前記ボディ層と前記ドレイン層との間に介在するとともに、前記ソース層及び前記ドレイン層よりも不純物濃度が低いｎ型のドリフト層と、
前記上面電極に接触しているとともに、前記ボディ層よりも不純物濃度が高いｐ型のコンタクト層と、
前記ドリフト層に接触しており、前記トレンチから離れて位置しており、かつ、前記ボディ層よりも不純物濃度が高いｐ型の電界緩和層と、
前記コンタクト層に接触しており、前記コンタクト層を前記電界緩和層及び前記ボディ層から隔離しており、前記ソース層よりも不純物濃度が低く、かつ、前記ドリフト層よりも不純物濃度が高いｎ型の隔離層と、
を備え、
前記ゲート電極は、前記ソース層、前記ボディ層及び前記ドリフト層に、前記ゲート絶縁膜を介して対向している、
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で開示する技術は、半導体装置に関し、特に、ＳｉＣ（炭化ケイ素）基板を用いたＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）に関する。
【背景技術】
【０００２】
特許文献１に、ＳｉＣ基板を用いたＭＯＳＦＥＴ（以下、ＳｉＣ−ＭＯＳＦＥＴという）が開示されている。このＳｉＣ−ＭＯＳＦＥＴでは、ドリフト層で生じる電界を緩和するために、ｐ型の電界緩和層が設けられている。電界緩和層は、ボディ層を介してコンタクト層に接続されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−６６７８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＳｉＣ−ＭＯＳＦＥＴは、ボディダイオードを内蔵している。ボディダイオードに順電圧が印加され、ＳｉＣ−ＭＯＳＦＥＴがダイオードとして動作すると、電極に接触するコンタクト層を入口として、ＳｉＣ基板内にホールが注入される。このとき、電界緩和層がボディ層を介してコンタクト層に接続されていると、ドリフト層に多くのホールが注入される。この場合、ドリフト層内に存在する結晶欠陥（例えば、基底面転位）において、ホールと電子との再結合が生じやすくなる。その結果、再結合時に放出されるエネルギーが、当該欠陥を拡張させることによって、ＳｉＣ−ＭＯＳＦＥＴの特性を変化させるおそれがある。
【０００５】
上記の問題を鑑み、本明細書は、電界緩和層を有するＳｉＣ−ＭＯＳＦＥＴにおいて、ダイオード動作時におけるドリフト層へのホールの注入を抑制し得る技術を提供する。
【課題を解決するための手段】
【０００６】
本明細書が開示する半導体装置は、ＳｉＣ基板と、ＳｉＣ基板の上面に設けられた上面電極と、ＳｉＣ基板の下面に設けられた下面電極と、ＳｉＣ基板のトレンチ内にゲート絶縁膜を介して設けられたゲート電極とを備える。ＳｉＣ基板は、上面電極に接触しているｎ型のソース層と、下面電極に接触しているｎ型のドレイン層と、ソース層とドレイン層との間に介在するｐ型のボディ層と、ボディ層とドレイン層との間に介在するとともに、ソース層及びドレイン層よりも不純物濃度が低いｎ型のドリフト層と、上面電極に接触しているとともに、ボディ層よりも不純物濃度が高いｐ型のコンタクト層と、ドリフト層に接触しており、トレンチから離れて位置しており、かつ、ボディ層よりも不純物濃度が高いｐ型の電界緩和層と、コンタクト層に接触しており、コンタクト層を電界緩和層及びボディ層から隔離しており、ソース層よりも不純物濃度が低く、かつ、ドリフト層よりも不純物濃度が高いｎ型の隔離層と、を備える。ゲート電極は、ソース層、ボディ層及びドリフト層に、ゲート絶縁膜を介して対向している。
【０００７】
上記した半導体装置では、ｎ型の隔離層によって、コンタクト層が電界緩和層及びボディ層から隔離されている。ｐ型のコンタクト層及びｎ型の隔離層のそれぞれは、比較的に高い不純物濃度を有するので、ボディダイオードに順電圧が印加されたときに、ボディダイオードに流れる電流の立ち上がりが遅くなる。即ち、立ち上がり電圧が高くなる。これにより、ドリフト層へのホールの注入が抑制され、ドリフト層の底部（ドレイン層側）に到達するホールの量も減少することで、ＳｉＣ−ＭＯＳＦＥＴの特性変化が抑制される。
【０００８】
本明細書が開示する第２の半導体装置は、ＳｉＣ基板と、ＳｉＣ基板の上面に設けられた上面電極と、ＳｉＣ基板の下面に設けられた下面電極と、ＳｉＣ基板のトレンチ内にゲート絶縁膜を介して設けられたゲート電極とを備える。ＳｉＣ基板は、上面電極に接触しているｎ型のソース層と、下面電極に接触しているｎ型のドレイン層と、ソース層とドレイン層との間に介在するｐ型のボディ層と、ボディ層とドレイン層との間に介在するとともに、ソース層及びドレイン層よりも不純物濃度が低いｎ型のドリフト層と、上面電極に接触しているとともに、ボディ層よりも不純物濃度が高いｐ型のコンタクト層と、ドリフト層に接触しており、トレンチから離れて位置しており、かつ、ボディ層よりも不純物濃度が高いｐ型の電界緩和層と、ゲート電極は、ソース層、ボディ層及びドリフト層に、ゲート絶縁膜を介して対向している。そして、ボディ層では、コンタクト層と電界緩和層との間に位置する部分において、結晶欠陥の濃度（あるいは密度）が高められている。
【０００９】
上記した第２の半導体装置は、コンタクト層と電界緩和層との間の領域において、ボディ層に存在する結晶欠陥の濃度が高められている。このような構成によると、コンタクト層からＳｉＣ基板内に注入されたホールが、ボディ層内の結晶欠陥において電子と再結合しやすくなる。その結果、ドリフト層へのホールの注入が抑制され、ドリフト層の底部（ドレイン層側）に到達するホールの量も減少することで、ＳｉＣ−ＭＯＳＦＥＴの特性変化が抑制される。
【図面の簡単な説明】
【００１０】
【図１】実施例１のＭＯＳＦＥＴ１０の断面構造を示す。
【図２】実施例１のＭＯＳＦＥＴ１０の立ち上がり電圧Ｖｂｉを、従来のＳｉＣ−ＭＯＳＦＥＴの立ち上がり電圧（比較例）と共に示す。
【図３】実施例１のＭＯＳＦＥＴ１０のホール濃度の分布を、従来のＳｉＣ−ＭＯＳＦＥＴのホール濃度の分布（比較例）と共に示す。
【図４】実施例２のＭＯＳＦＥＴ１１０の断面構造を示す。
【図５】実施例３のＭＯＳＦＥＴ２１０の断面構造を示す。
【発明を実施するための形態】
【００１１】
（実施例１）  図面を参照して、実施例１のＭＯＳＦＥＴ１０について説明する。本実施例のＭＯＳＦＥＴ１０は、ＳｉＣ（炭化ケイ素）基板を用いて構成されたＳｉＣ−ＭＯＳＦＥＴである。ＭＯＳＦＥＴ１０は、パワー半導体素子に属するものであり、例えば自動車において、コンバータやインバータといった電力変換回路のスイッチング素子に用いることができる。ここでいう自動車には、例えば、ハイブリッド車、燃料電池車又は電気自動車といった、車輪を駆動するモータを有する各種の自動車が含まれる。
【００１２】
図１に示すように、ＭＯＳＦＥＴ１０は、ＳｉＣ基板１２と、ＳｉＣ基板１２の上面１２ａに設けられた上面電極１４と、ＳｉＣ基板１２の下面１２ｂに設けられた下面電極１６と、複数のゲート電極１８とを備える。上面電極１４と下面電極１６は、導電性を有する材料で構成されている。これらの材料には、特に限定されないが、Ａｌ（アルミニウム）、Ｎｉ（ニッケル）、Ｔｉ（チタン）、Ａｕ（金）といった金属材料を採用することができる。但し、上面電極１４と下面電極１６の具体的な構成については特に限定されない。上面電極１４は、ＳｉＣ基板１２の上面１２ａにオーミック接触しており、下面電極１６は、ＳｉＣ基板１２の下面１２ｂにオーミック接触している。
【００１３】
図１に示すように、ゲート電極１８は、ＳｉＣ基板１２の上面１２ａに形成されたトレンチ１２ｔ内に位置している。ゲート電極１８は、導電性を有する材料で構成されており、その材料には、例えばポリシリコンを採用することができる。トレンチ１２ｔの内面には、ゲート絶縁膜１９が形成されており、ゲート電極１８は、ゲート絶縁膜１９を介してトレンチ１２ｔの内面に対向している。ゲート絶縁膜１９は、例えば酸化シリコンといった、絶縁性を有する材料で形成されている。また、上面電極１４とゲート電極１８との間には、絶縁膜が設けられており、上面電極１４とゲート電極１８とは互いに絶縁されている。
【００１４】
ここで、ＳｉＣ基板１２の上面１２ａとは、ＳｉＣ基板１２の一つの主面を意味し、ＳｉＣ基板１２の下面１２ｂとは、ＳｉＣ基板１２の他の一つの主面であって、上面１２ａとは反対側に位置する主面を意味する。本明細書において、「上面」及び「下面」という表現は、互いに反対側に位置する二つの面を便宜的に区別するものであり、ＭＯＳＦＥＴ１０の製造時や使用時における姿勢を限定するものではない。
【００１５】
ＳｉＣ基板１２は、ソース層２０、ドレイン層２２、ボディ層２４、ドリフト層２６、及び、コンタクト層２８を備える。
【００１６】
ソース層２０は、ｎ型不純物（例えばリンといったＶ族元素）がドープされたｎ型の半導体領域である。ソース層２０は、ＳｉＣ基板１２の上面１２ａにおいて、上面電極１４に接触している。ソース層２０における不純物濃度は十分に高く、上面電極１４はソース層２０にオーミック接触している。ソース層２０は、トレンチ１２ｔに沿って設けられており、ゲート絶縁膜１９を介してゲート電極１８に対向している。ソース層２０は、ボディ層２４を介してドリフト層２６から隔離されている。
【００１７】
ドレイン層２２は、ｎ型不純物がドープされたｎ型の半導体領域である。ドレイン層２２は、ＳｉＣ基板１２の下面１２ｂに沿って位置しており、下面電極１６に接触している。ドレイン層２２における不純物濃度は十分に高く、下面電極１６はドレイン層２２にオーミック接触している。なお、本実施例ではドレイン層２２がドリフト層２６に接触しているが、ドレイン層２２とドリフト層２６との間には、例えばｎ型のバッファ層が設けられてもよい。この場合、バッファ層の不純物濃度は、ドレイン層２２より低く、ドリフト層２６より高くするとよい。
【００１８】
ボディ層２４は、ｐ型不純物（例えばＡｌ）がドープされたｐ型の半導体領域である。ボディ層２４は、ソース層２０とドリフト層２６との間に介在しており、ソース層２０とドリフト層２６とを互いに隔離している。ボディ層２４では、トレンチ１２ｔが通過して延びており、ボディ層２４は、ゲート絶縁膜１９を介してゲート電極１８に対向している。ボディ層２４では、ゲート電極１８に所定のゲート電圧が印加されたときに、トレンチ１２ｔに沿ってチャネルが形成される。これにより、ソース層２０とドリフト層２６とが電気的に接続され、ＭＯＳＦＥＴ１０がターンオンされる。
【００１９】
ドリフト層２６は、ｎ型不純物がドープされたｎ型の半導体領域である。ドリフト層２６は、ドレイン層２２とボディ層２４との間に介在している。ドリフト層２６における不純物濃度は、ソース層２０及びドレイン層２２の不純物濃度よりも十分に低く、ＭＯＳＦＥＴ１０がターンオフされたときに、ドリフト層２６が空乏化するように構成されている。
【００２０】
コンタクト層２８は、ｐ型不純物がドープされたｐ型の半導体領域である。コンタクト層２８は、ＳｉＣ基板１２の上面１２ａにおいて、上面電極１４に接触している。コンタクト層２８における不純物濃度は、ボディ層２４の不純物濃度よりも高く、上面電極１４は、コンタクト層２８にもオーミック接触している。コンタクト層２８では、ＭＯＳＦＥＴ１０がダイオードとして動作するときに（即ち、上面電極１４から下面電極１６へ順電圧が印加されたときに）、上面電極１４からホールが流入する。
【００２１】
ＳｉＣ基板１２はさらに、電界緩和層３０、隔離層３２、及び、フローティング層３４を備える。
【００２２】
電界緩和層３０は、ｐ型不純物がドープされたｐ型の半導体領域である。電界緩和層３０は、ドリフト層２６に接触しているとともに、トレンチ１２ｔから離れて位置している。電界緩和層３０は、ボディ層２４にも接触している。電界緩和層３０における不純物濃度は、ボディ層２４の不純物濃度より高く、コンタクト層２８の不純物濃度よりは低い。また、電界緩和層３０における不純物濃度は、ドリフト層２６の不純物濃度よりも高い。電界緩和層３０は、ＭＯＳＦＥＴ１０がターンオフされたときに、ドリフト層２６の空乏化を促進して、ＳｉＣ基板１２内に生じる電界を緩和する。
【００２３】
隔離層３２は、ｎ型不純物がドープされたｎ型の半導体領域である。隔離層３２は、コンタクト層２８に接触しており、コンタクト層２８を電界緩和層３０及びボディ層２４から隔離している。隔離層３２における不純物濃度は、ソース層２０の不純物濃度よりも低いが、ドリフト層２６の不純物濃度よりも高い。なお、隔離層３２の具体的な構成については特に限定されない。一例ではあるが、本実施例における隔離層３２は、コンタクト層２８の下方に位置しており、コンタクト層２８から電界緩和層３０まで連続的に延びている。
【００２４】
フローティング層３４は、ｐ型不純物がドープされたｐ型の半導体領域である。フローティング層３４は、トレンチ１２ｔの底面に沿って設けられている。フローティング層３４における不純物濃度は、隔離層３２における不純物濃度と同じであってもよいし、異なってもよい。フローティング層３４は、電界緩和層３０と同様に、ドリフト層２６の空乏化を促進して、ＳｉＣ基板１２内に生じる電界を緩和する。
【００２５】
トレンチ１２ｔは、ＳｉＣ基板１２の上面１２ａから、ソース層２０及びボディ層２４を通過して、ドリフト層２６まで延びている。これにより、トレンチ１２ｔ内のゲート電極１８は、ソース層２０、ボディ層２４及びドリフト層２６に、ゲート絶縁膜１９を介して対向している。前述したように、ゲート電極１８に所定のゲート電圧が印加されると、ボディ層２４のトレンチ１２ｔに隣接する領域がｎ型に反転する。これにより、前述したように、ソース層２０とドリフト層２６との間を延びるｎ型のチャネルが、トレンチ１２ｔに沿って形成される。その結果、ＭＯＳＦＥＴ１０がターンオンされ、上面電極１４と下面電極１６との間が電気的に接続される。
【００２６】
ＭＯＳＦＥＴ１０は、ボディダイオードを内蔵する。このボディダイオードは、ｐｎ接合型のダイオードであり、上面電極１４から下面電極１６へ流れる電流を許容し、下面電極１６から上面電極１４へ流れる電流を禁止する。従って、ＭＯＳＦＥＴ１０がターンオフされた状態でも、上面電極１４から下面電極１６へ順電圧が印加されると、上面電極１４から下面電極１６へ電流が流れる。このボディダイオードは、例えばフリーホイールダイオードとして利用することができる。
【００２７】
ボディダイオードに順電圧が印加され、ＭＯＳＦＥＴ１０がダイオードとして動作すると、上面電極１４に接触するコンタクト層２８を入口として、ＳｉＣ基板１２内にホールが注入される。このとき、ドリフト層２６に多くのホールが注入されてしまうと、ドリフト層２６内に存在する結晶欠陥（例えば、基底面転位）において、ホールと電子との再結合が生じやすくなる。この場合、再結合時に放出されるエネルギーが、当該欠陥を拡張させることによって、ＳｉＣ−ＭＯＳＦＥＴの特性を変化させるおそれがある。
【００２８】
上記の問題に関して、本実施例のＭＯＳＦＥＴ１０では、ｎ型の隔離層３２によって、コンタクト層２８が電界緩和層３０及びボディ層２４から隔離されている。ｐ型のコンタクト層２８及びｎ型の隔離層３２のそれぞれは、比較的に高い不純物濃度を有する。従って、図２に示すように、ボディダイオードに順電圧が印加されたときに、ボディダイオードに流れる電流の立ち上がりが遅くなる。即ち、立ち上がり電圧Ｖｂｉが高くなる。なお、図２中において、横軸はボディダイオードに印加した順電圧Ｖｄｓを示し、縦軸はボディダイオードに流れた電流Ｉｄｓを示す。また、図２中の比較例は、隔離層３２が存在しない従来のＳｉＣ−ＭＯＳＦＥＴの特性を示す。
【００２９】
立ち上がり電圧Ｖｂｉが上昇することで、ドリフト層２６へのホールの注入が抑制され、ドリフト層２６の底部（ドレイン層２２側）に到達するホールの量も減少する。従って、図３に示すように、ドリフト層２６におけるホール濃度も有意に低下する。これにより、結晶欠陥におけるホールと電子との再結合も減少し、当該欠陥の拡張が抑えられることによって、ＭＯＳＦＥＴ１０の特性変化が抑制される。
【００３０】
本実施例では、隔離層３２における不純物濃度が、隔離層３２の全体に亘って一定となっている。しかしながら、他の実施形態として、隔離層３２における不純物濃度は、位置に応じて変化させてもよい。例えば、隔離層３２における不純物濃度を、コンタクト層２８から離れるにつれて低下させてもよい。隔離層３２における不純物濃度が、コンタクト層２８との界面において十分に高ければ、同様の効果を奏することができる。
【００３１】
（実施例２）  図４を参照して、実施例２のＭＯＳＦＥＴ１１０について説明する。本実施例のＭＯＳＦＥＴ１１０は、実施例１のＭＯＳＦＥＴ１０と比較して、隔離層３２の構成が変更されている。その他の構成については、実施例１のＭＯＳＦＥＴ１０と同じであることから、ここでは説明を省略する。
【００３２】
図４に示すように、本実施例における隔離層３２は、コンタクト層２８に接している一方で、電界緩和層３０まで延びておらず、ボディ層２４によって電界緩和層３０から隔離されている。このような構造であっても、コンタクト層２８と隔離層３２とのｐｎ接合により、ボディダイオードの立ち上がり電圧は上昇する。これにより、ドリフト層２６へのホールの注入が抑えられ、ＭＯＳＦＥＴ１０の特性変化も抑制される。
【００３３】
（実施例３）  図５を参照して、実施例２のＭＯＳＦＥＴ１１０について説明する。本実施例のＭＯＳＦＥＴ２１０は、隔離層３２を有しておらず、この点において実施例１のＭＯＳＦＥＴ１０と相違する。その他の構成については、実施例１のＭＯＳＦＥＴ１０と同じであることから、ここでは説明を省略する。
【００３４】
図５に示すように、本実施例のＭＯＳＦＥＴ２１０では、隔離層３２に代えて、ボディ層２４に結晶欠陥２３２が意図的に設けられている。これにより、本実施例のボディ層２４では、コンタクト層２８と電界緩和層３０との間に位置する部分において、結晶欠陥２３２の濃度（あるいは密度）が高められている。なお、結晶欠陥２３２を形成する手法は特に限定されず、例えばヘリウム等の照射によって形成することができる。
【００３５】
上記した構成によると、コンタクト層２８からＳｉＣ基板１２内に注入されたホールが、ボディ層２４内の結晶欠陥２３２において電子と再結合しやすくなる。その結果、ドリフト層２６へのホールの注入が抑制され、ドリフト層２６の底部（ドレイン層２２側）に到達するホールの量も減少することで、ＳｉＣ−ＭＯＳＦＥＴの特性変化が抑制される。
【００３６】
以上、本技術の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。本明細書又は図面に記載された技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載された組合せに限定されるものではない。また、本明細書又は図面に例示された技術は複数の目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００３７】
１０、１１０、２１０：ＭＯＳＦＥＴ
１２：ＳｉＣ基板
１２ｔ：ＳｉＣ基板のトレンチ
１４：上面電極
１６：下面電極
１８：ゲート電極
１９：ゲート絶縁膜
２０：ソース層
２２：ドレイン層
２４：ボディ層
２６：ドリフト層
２８：コンタクト層
３０：電界緩和層
３２：隔離層
【図１】
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【図２】
2020068321.tif 000004
【図３】
2020068321.tif 000005
【図４】
2020068321.tif 000006
【図５】
2020068321.tif 000007