(57)【要約】【課題】  使用中に各スイッチング素子のゲート閾値が変化したときに、各スイッチング素子に流れる電流の偏りを抑制する。【解決手段】  スイッチング回路であって、並列に接続された第１及び第２スイッチング素子と、前記第１及び第２スイッチング素子のゲートの電位をゲートオン電圧とゲートオフ電圧の間で切り換えるゲート制御回路と、前記第１スイッチング素子に流れる電流から前記第２スイッチング素子に流れる電流を減算した差分値を検出する差分値検出回路と、前記差分値が第１基準値よりも大きいときに第１ゲートオフ電圧を第２ゲートオフ電圧に対して相対的に高くする第１処理と、前記差分値が前記第１基準値よりも小さい第２基準値よりも小さいときに前記第２ゲートオフ電圧を前記第１ゲートオフ電圧に対して相対的に高くする第２処理、の少なくとも一方を実施する調節回路を有する。【選択図】図１
2020068435.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング回路であって、
炭化シリコン基板を有する第１スイッチング素子と、
炭化シリコン基板を有し、前記第１スイッチング素子に並列に接続されている第２スイッチング素子と、
前記第１スイッチング素子のゲートの電位を正の第１ゲートオン電圧と負の第１ゲートオフ電圧の間で切り換える第１ゲート制御回路と、
前記第２スイッチング素子のゲートの電位を正の第２ゲートオン電圧と負の第２ゲートオフ電圧の間で切り換える第２ゲート制御回路と、
前記第１スイッチング素子と前記第２スイッチング素子がオンしているときに、前記第１スイッチング素子に流れる電流から前記第２スイッチング素子に流れる電流を減算した差分値を検出する差分値検出回路と、
前記差分値が第１基準値よりも大きいときに前記第１ゲートオフ電圧を前記第２ゲートオフ電圧に対して相対的に高くする第１処理と、前記差分値が前記第１基準値よりも小さい第２基準値よりも小さいときに前記第２ゲートオフ電圧を前記第１ゲートオフ電圧に対して相対的に高くする第２処理、の少なくとも一方を実施する調節回路、
を有するスイッチング回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示の技術は、スイッチング回路に関する。
【０００２】
特許文献１には、炭化シリコン（ＳｉＣ）基板を有する複数のスイッチング素子を備えるスイッチング回路が開示されている。複数のスイッチング素子は、並列接続されている。特許文献１の技術では、スイッチング回路の製造工程において、各スイッチング素子のゲートにバランス抵抗を接続して、スイッチング素子間におけるゲート配線のインピーダンスのばらつきを抑制する。これによって、各スイッチング素子に流れる電流のばらつきを抑制することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１８−０７８４０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
スイッチング素子の使用中に、ＢＴＩ（bias temperature instability）が生じることが知られている。ＢＴＩは、高温でスイッチング素子を動作させたときにスイッチング素子のゲート閾値が変化する現象である。半導体基板とゲート絶縁膜の界面に電荷がトラップされることで、ＢＴＩが生じると考えられる。炭化シリコン基板を有するスイッチング素子では、ＢＴＩが顕著に生じる。また、他の要因（例えば、はんだの劣化等）によって、スイッチング素子の使用中に、スイッチング素子のゲート閾値が変化する場合がある。
【０００５】
複数のスイッチング素子が並列に接続されたスイッチング回路において、各スイッチング素子のゲート閾値が変化すると、ゲート閾値が低い方のスイッチング素子に偏って電流が流れやすくなり、そのスイッチング素子が劣化し易くなる。ゲート閾値の変化がスイッチング素子の使用中に生じると、特許文献１のバランス抵抗では電流の偏りを抑制することはできない。本明細書では、複数のスイッチング素子が並列に接続されたスイッチング回路において、使用中に各スイッチング素子のゲート閾値が変化したときに、各スイッチング素子に流れる電流の偏りを抑制する技術を提案する。
【課題を解決するための手段】
【０００６】
本明細書が開示するスイッチング回路は、ＳｉＣ基板を有する第１スイッチング素子と、ＳｉＣ基板を有するとともに前記第１スイッチング素子に並列に接続されている第２スイッチング素子と、前記第１スイッチング素子のゲートの電位を正の第１ゲートオン電圧と負の第１ゲートオフ電圧の間で切り換える第１ゲート制御回路と、前記第２スイッチング素子のゲートの電位を正の第２ゲートオン電圧と負の第２ゲートオフ電圧の間で切り換える第２ゲート制御回路と、前記第１スイッチング素子と前記第２スイッチング素子がオンしているときに前記第１スイッチング素子に流れる電流から前記第２スイッチング素子に流れる電流を減算した差分値を検出する差分値検出回路と、前記差分値が第１基準値よりも大きいときに前記第１ゲートオフ電圧を前記第２ゲートオフ電圧に対して相対的に高くする第１処理と前記差分値が前記第１基準値よりも小さい第２基準値よりも小さいときに前記第２ゲートオフ電圧を前記第１ゲートオフ電圧に対して相対的に高くする第２処理の少なくとも一方を実施する調節回路を有する。
【０００７】
なお、第１ゲートオフ電圧を第２ゲートオフ電圧に対して相対的に高くする第１処理は、第１ゲートオフ電圧を上昇させる処理であってもよいし、第２ゲートオフ電圧を低下させる処理であってもよいし、第１ゲートオフ電圧を上昇させるとともに第２ゲートオフ電圧を低下させる処理であってもよい。また、第２ゲートオフ電圧を第１ゲートオフ電圧に対して相対的に高くする第２処理は、第２ゲートオフ電圧を上昇させる処理であってもよいし、第１ゲートオフ電圧を低下させる処理であってもよいし、第２ゲートオフ電圧を上昇させるとともに第１ゲートオフ電圧を低下させる処理であってもよい。
【０００８】
このスイッチング回路では、第１スイッチング素子のゲート閾値が低下すると、第１スイッチング素子に流れる電流が増えることで、差分値（第１スイッチング素子に流れる電流から第２スイッチング素子に流れる電流を減算した差分値）が第１基準値よりも大きくなる。すると、調節回路が、第１ゲートオフ電圧を第２ゲートオフ電圧に対して相対的に高くする第１処理を行う。すなわち、調節回路が、第１ゲートオフ電圧を上昇させる処理と第２ゲートオフ電圧を低下させる処理の少なくとも一方を行う。第１ゲートオフ電圧を上昇させると第１スイッチング素子のＢＴＩが抑制されて第１スイッチング素子のゲート閾値が上昇する。第２ゲートオフ電圧を低下させると第２スイッチング素子のＢＴＩが促進されて第２スイッチング素子のゲート閾値が低下する。これらのいずれの処理を行っても、第１スイッチング素子のゲート閾値と第２スイッチング素子のゲート閾値の差（絶対値）が小さくなる。このため、第１スイッチング素子と第２スイッチング素子の間で均等に電流が流れやすくなり、電流の偏りが解消される。また、このスイッチング回路では、第２スイッチング素子のゲート閾値が低下すると、第２スイッチング素子に流れる電流が増えることで、差分値（第１スイッチング素子に流れる電流から第２スイッチング素子に流れる電流を減算した差分値）が第２基準値よりも小さくなる。すると、調節回路が、第２ゲートオフ電圧を第１ゲートオフ電圧に対して相対的に高くする第２処理を行う。すなわち、調節回路が、第２ゲートオフ電圧を上昇させる処理と第１ゲートオフ電圧を低下させる処理の少なくとも一方を行う。第２ゲートオフ電圧を上昇させると第２スイッチング素子のＢＴＩが抑制されて第２スイッチング素子のゲート閾値が上昇する。第１ゲートオフ電圧を低下させると第１スイッチング素子のＢＴＩが促進されて第１スイッチング素子のゲート閾値が低下する。これらのいずれの処理でも、第１スイッチング素子のゲート閾値と第２スイッチング素子のゲート閾値の差（絶対値）が小さくなる。このため、第１スイッチング素子と第２スイッチング素子の間で均等に電流が流れやすくなり、電流の偏りが解消される。このように、第１スイッチング素子のゲート閾値が低下したときには第１処理によって第１スイッチング素子と第２スイッチング素子の間のゲート閾値の差（絶対値）が抑制され、第２スイッチング素子のゲート閾値が低下したときには第２処理によって第１スイッチング素子と第２スイッチング素子の間のゲート閾値の差（絶対値）が抑制される。したがって、このスイッチング回路によれば、使用中に各スイッチング素子のゲート閾値が変化したときに、各スイッチング素子に流れる電流の偏りを抑制することができる。
【０００９】
なお、調節回路は、第１処理と第２処理の少なくとも一方を実行可能であればよい。第１スイッチング素子のゲート閾値が低下し易いことが予め分かっている場合には、調節回路は第１処理のみを実行可能に構成されていてもよい。また、第２スイッチング素子のゲート閾値が低下し易いことが予め分かっている場合には、調節回路は第２処理のみを実行可能に構成されていてもよい。
【図面の簡単な説明】
【００１０】
【図１】実施形態のスイッチング回路の回路図。
【図２】ΔＩｐ＞Ｉｔｈ１のときの処理を示すグラフ。
【図３】ΔＩｐ＜Ｉｔｈ２のときの処理を示すグラフ。
【図４】実施形態のスイッチング回路が実行する処理を示すフローチャート。
【発明を実施するための形態】
【００１１】
図１に示す実施形態のスイッチング回路１０は、ＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）１１とＭＯＳＦＥＴ１２を有している。ＭＯＳＦＥＴ１１とＭＯＳＦＥＴ１２は、高電位配線１４と低電位配線１６の間に並列に接続されている。すなわち、ＭＯＳＦＥＴ１１のドレインとＭＯＳＦＥＴ１２のドレインが高電位配線１４に接続されており、ＭＯＳＦＥＴ１１のソースとＭＯＳＦＥＴ１２のソースが低電位配線１６に接続されている。高電位配線１４の電位は変動するが、高電位配線１４の平均電位は低電位配線１６の電位よりも高い。
【００１２】
図示していないが、ＭＯＳＦＥＴ１１、１２は、ゲート電極がゲート絶縁膜を介して炭化シリコン（ＳｉＣ）基板に対向している構造のＭＯＳＦＥＴである。ＭＯＳＦＥＴ１１、１２はｎチャネル型である。ゲート電圧がゲート閾値を超えたときに、ゲート絶縁膜に接する範囲の炭化シリコン基板にチャネルが形成されて、ＭＯＳＦＥＴ１１、１２がオンする。
【００１３】
ＭＯＳＦＥＴ１１は、ソース端子として、メインソース端子ＭＳ１とセンスソース端子ＳＳ１を有している。センスソース端子ＳＳ１は、メインソース端子ＭＳ１に流れる電流Ｉ１に比例するとともに電流Ｉ１よりも小さい電流が流れるソース端子である。メインソース端子ＭＳ１は低電位配線１６に直接接続されている。センスソース端子ＳＳ１は抵抗２１を介して低電位配線１６に接続されている。ＭＯＳＦＥＴ１１がオンすると、ＭＯＳＦＥＴ１１のドレインからメインソース端子ＭＳ１へ向かって電流Ｉ１が流れる。同時に、ＭＯＳＦＥＴ１１のドレインからセンスソース端子ＳＳ１へ向かって、電流Ｉ１に比例する小電流が流れる。この小電流は、センスソース端子ＳＳ１から抵抗２１を介して低電位配線１６へ流れる。このため、センスソース端子ＳＳ１に電流Ｉ１に比例する大きさの電位ＶＳ１が生じる。すなわち、センスソース端子ＳＳ１の電位ＶＳ１は、ＭＯＳＦＥＴ１１に流れる電流Ｉ１を示す。
【００１４】
ＭＯＳＦＥＴ１２は、ソース端子として、メインソース端子ＭＳ２とセンスソース端子ＳＳ２を有している。センスソース端子ＳＳ２は、メインソース端子ＭＳ２に流れる電流Ｉ２に比例するとともに電流Ｉ２よりも小さい電流が流れるソース端子である。メインソース端子ＭＳ２は低電位配線１６に直接接続されている。センスソース端子ＳＳ２は抵抗２２を介して低電位配線１６に接続されている。抵抗２２の抵抗値は、抵抗２１の抵抗値と等しい。ＭＯＳＦＥＴ１２がオンすると、ＭＯＳＦＥＴ１２のドレインからメインソース端子ＭＳ２へ向かって電流Ｉ２が流れる。同時に、ＭＯＳＦＥＴ１２のドレインからセンスソース端子ＳＳ２へ向かって、電流Ｉ２に比例する小電流が流れる。この小電流は、センスソース端子ＳＳ２から抵抗２２を介して低電位配線１６へ流れる。このため、センスソース端子ＳＳ２に電流Ｉ２に比例する大きさの電位ＶＳ２が生じる。すなわち、センスソース端子ＳＳ２の電位ＶＳ２は、ＭＯＳＦＥＴ１２に流れる電流Ｉ２を示す。
【００１５】
ＭＯＳＦＥＴ１１のゲートは、第１ゲート制御回路４１に接続されている。第１ゲート制御回路４１は、正電圧ＶＨ１（例えば、２０Ｖ）が印加されている配線に接続されているとともに、レギュレータ５０の出力端子に接続されている。レギュレータ５０は、負電圧ＶＬ１ａ（例えば、−６Ｖ）が印加されている配線に接続されている。レギュレータ５０は、出力端子に電圧ＶＬ１を出力する。レギュレータ５０は、電圧ＶＬ１を、０Ｖ〜負電圧ＶＬ１ａの間で変更することができる。第１ゲート制御回路４１は、正電圧ＶＨ１と電圧ＶＬ１のいずれかをＭＯＳＦＥＴ１１のゲートに印加する。ゲートに正電圧ＶＨ１が印加されるとＭＯＳＦＥＴ１１がオンし、ゲートに電圧ＶＬ１が印加されるとＭＯＳＦＥＴ１１がオフする。すなわち、正電圧ＶＨ１はＭＯＳＦＥＴ１１をオンさせるゲートオン電圧であり、電圧ＶＬ１はＭＯＳＦＥＴ１１をオフさせるゲートオフ電圧である。
【００１６】
ＭＯＳＦＥＴ１２のゲートは、第２ゲート制御回路４２に接続されている。第２ゲート制御回路４２は、正電圧ＶＨ２（例えば、２０Ｖ）が印加されている配線に接続されているとともに、負電圧ＶＬ２（例えば、−３Ｖ）が印加されている配線に接続されている。正電圧ＶＨ２は正電圧ＶＨ１と等しい。第２ゲート制御回路４２は、正電圧ＶＨ２と負電圧ＶＬ２のいずれかをＭＯＳＦＥＴ１２のゲートに印加する。ゲートに正電圧ＶＨ２が印加されるとＭＯＳＦＥＴ１２がオンし、ゲートに負電圧ＶＬ２が印加されるとＭＯＳＦＥＴ１２がオフする。すなわち、正電圧ＶＨ２はＭＯＳＦＥＴ１２をオンさせるゲートオン電圧であり、負電圧ＶＬ２はＭＯＳＦＥＴ１２をオフさせるゲートオフ電圧である。
【００１７】
スイッチング回路１０は、減算回路３０、ピークホールド回路３２、増幅器３４、及び、制御回路３６を有している。
【００１８】
減算回路３０の入力端子は、センスソース端子ＳＳ１とセンスソース端子ＳＳ２に接続されている。減算回路３０の出力端子は、ピークホールド回路３２に接続されている。減算回路３０は、センスソース端子ＳＳ１の電位ＶＳ１からセンスソース端子ＳＳ２の電位ＶＳ２を減算した値を出力端子に出力する。電位ＶＳ１が電流Ｉ１を示し、電位ＶＳ２が電流Ｉ２を示すので、減算回路３０の出力値は、電流Ｉ１から電流Ｉ２を減算した差分値ΔＩに等しい。
【００１９】
ピークホールド回路３２の出力端子は、増幅器３４に接続されている。ピークホールド回路３２は、減算回路３０から入力される差分値ΔＩのピーク値を検出し、ピーク値を検出した後にそのピーク値を一定時間出力する。
【００２０】
増幅器３４の出力端子は、第１ゲート制御回路４１に接続されている。増幅器３４は、ピークホールド回路３２から入力される差分値ΔＩのピーク値を示す電圧信号を増幅して出力する。
【００２１】
第１ゲート制御回路４１は、増幅器３４から入力される差分値ΔＩのピーク値を示す電圧信号に基づいて、レギュレータ５０が出力するゲートオフ電圧ＶＬ１を変化させる。また、第１ゲート制御回路４１は、ゲートオフ電圧ＶＬ１の現在値を示す信号を制御回路３６へ送信する。制御回路３６は、車両のインジケータランプの制御を行う。制御回路３６は、第１ゲート制御回路４１から受信するゲートオフ電圧ＶＬ１が所定範囲を外れたときに、ＭＯＳＦＥＴ１１または１２の異常を示すインジケータランプを点灯させる。
【００２２】
次に、スイッチング回路１０の動作について説明する。図２、３に示すように、第１ゲート制御回路４１はゲート電圧Ｖｇ１をゲートオン電圧ＶＨ１とゲートオフ電圧ＶＬ１の間で交互に切り換え、第２ゲート制御回路４２はゲート電圧Ｖｇ２をゲートオン電圧ＶＨ２とゲートオフ電圧ＶＬ２の間で交互に切り換える。ゲート電圧Ｖｇ１、Ｖｇ２は、略同じタイミングでゲートオフ電圧からゲートオン電圧に上昇し、略同じタイミングでゲートオン電圧からゲートオフ電圧に低下する。したがって、ＭＯＳＦＥＴ１１とＭＯＳＦＥＴ１２は、略同じタイミングでオンし、略同じタイミングでオフする。このため、正常時には、ＭＯＳＦＥＴ１１とＭＯＳＦＥＴ１２がオンしているときに、ＭＯＳＦＥＴ１１に流れる電流Ｉ１とＭＯＳＦＥＴ１２に流れる電流Ｉ２が略同じ大きさとなる。しかしながら、ＭＯＳＦＥＴ１１とＭＯＳＦＥＴ１２の使用中に、ＰＢＴＩ（positive bias temperature instability）によって、ＭＯＳＦＥＴ１１とＭＯＳＦＥＴ１２のゲート閾値が低下する場合がある。ＰＢＴＩは、高温状態でＭＯＳＦＥＴをスイッチングさせたときに、ゲート絶縁膜と半導体基板の界面に電荷がトラップされて、ゲート閾値が低下する現象である。ＭＯＳＦＥＴ１１、１２でＰＢＴＩが起きて、ＭＯＳＦＥＴ１１とＭＯＳＦＥＴ１２の間でゲート閾値がアンバランスになる場合がある。また、ＭＯＳＦＥＴ１１、１２の使用中に、ＭＯＳＦＥＴ１１、１２の配線部材（例えば、はんだ）が劣化し、ＭＯＳＦＥＴ１１、１２の放熱性が低下する場合がある。例えば、はんだのマイグレーションによって、はんだの内部に空隙が生じたりはんだの厚みが局所的に厚くなったりすることによって、ＭＯＳＦＥＴ１１、１２の放熱性が低下する場合がある。放熱性が低下したＭＯＳＦＥＴは放熱性が低下していないＭＯＳＦＥＴよりも高温となる。このため、ＭＯＳＦＥＴの温度特性によって、ＭＯＳＦＥＴ１１、１２の間でゲート閾値がアンバランスになる場合がある。ＭＯＳＦＥＴ１１、１２の間でゲート閾値のアンバランスが生じると、ゲート閾値が低い方のＭＯＳＦＥＴに電流が偏って流れるようになる。ＭＯＳＦＥＴ１１のゲート閾値がＭＯＳＦＥＴ１２のゲート閾値よりも低くなると、図２の期間Ｔ１〜Ｔ３に示すように、ＭＯＳＦＥＴ１１に流れる電流Ｉ１がＭＯＳＦＥＴ１２に流れる電流Ｉ２よりも高くなる。ＭＯＳＦＥＴ１２のゲート閾値がＭＯＳＦＥＴ１１のゲート閾値よりも低くなると、図３の期間Ｔ４〜Ｔ６に示すように、ＭＯＳＦＥＴ１２に流れる電流Ｉ２がＭＯＳＦＥＴ１１に流れる電流Ｉ１よりも高くなる。このように、一方のＭＯＳＦＥＴに偏って電流が流れると、そのＭＯＳＦＥＴに過度に負荷がかかり、寿命劣化等の問題が生じる。しかしながら、本実施形態のスイッチング回路１０は、ＭＯＳＦＥＴ１１、１２の間でのゲート閾値のアンバランスを解消する。以下に、スイッチング回路１０の動作について説明する。
【００２３】
図４は、スイッチング回路１０が実施する処理を示している。ＭＯＳＦＥＴ１１、１２を繰り返しオンオフさせている間に、スイッチング回路１０は図４の処理を繰り返し実行する。ステップＳ２では、減算回路３０で、電流Ｉ１と電流Ｉ２の差分値ΔＩが算出される。ステップＳ２では、さらに、ピークホールド回路３２によって差分値ΔＩのピーク値ΔＩｐが特定され、特定されたピーク値ΔＩｐが第１ゲート制御回路４１に入力される。すると、ステップＳ４で、第１ゲート制御回路４１が、ピーク値ΔＩｐについて判定する。第１ゲート制御回路４１は、ピーク値ΔＩｐが第１基準値Ｉｔｈ１（正の値）よりも大きい場合には、レギュレータ５０によってゲートオフ電圧ＶＬ１を上昇させる（ステップＳ６）。第１ゲート制御回路４１は、ピーク値ΔＩｐが第２基準値Ｉｔｈ２（負の値）よりも小さい場合には、レギュレータ５０によってゲートオフ電圧ＶＬ１を低下させる（ステップＳ１０）。第１ゲート制御回路４１は、ピーク値ΔＩｐが第１基準値以下であって第２基準値以上である場合には、ゲートオフ電圧ＶＬ１を変更しない（ステップＳ８）。以下に、図２、３の場合を例として、スイッチング回路１０の動作について説明する。
【００２４】
図２の期間Ｔ１〜Ｔ３は、ＰＢＴＩや配線部材の劣化の影響によって、ＭＯＳＦＥＴ１１のゲート閾値がＭＯＳＦＥＴ１２のゲート閾値よりも低くなっている。図２では、ゲートオン電圧ＶＨ１及びゲートオン電圧ＶＨ２が２０Ｖであり、ゲートオフ電圧ＶＬ２が−３Ｖである。上述したように、ゲートオフ電圧ＶＬ１は、レギュレータ５０によって変更可能とされている。図２の期間Ｔ１、Ｔ２では、ゲートオフ電圧ＶＬ１は−３Ｖである。すなわち、期間Ｔ１、Ｔ２では、ゲートオフ電圧ＶＬ１はゲートオフ電圧ＶＬ２と等しい。
【００２５】
図２の期間Ｔ１において、ゲート電圧Ｖｇ１、Ｖｇ２がゲートオン電圧である間に、ＭＯＳＦＥＴ１１、１２がオンし、ＭＯＳＦＥＴ１１、１２に電流Ｉ１、Ｉ２が流れる。ゲート閾値が低いＭＯＳＦＥＴ１１とゲート閾値が高いＭＯＳＦＥＴ１２に同じゲートオン電圧が印加されるので、ＭＯＳＦＥＴ１１に流れる電流Ｉ１がＭＯＳＦＥＴ１２に流れる電流Ｉ２よりも高い。期間Ｔ１の最後のタイミングｔ１において、ゲート電圧Ｖｇ１、Ｖｇ２がゲートオン電圧からゲートオフ電圧に切り換えられ、ＭＯＳＦＥＴ１１、１２がオフする。このとき、ゲート閾値が高いＭＯＳＦＥＴ１２が、ゲート閾値が低いＭＯＳＦＥＴ１１よりも先にオフする。このため、タイミングｔ１において、一時的にＭＯＳＦＥＴ１２がオフしているとともにＭＯＳＦＥＴ１１がオンしている状態となり、ＭＯＳＦＥＴ１１に流れる電流Ｉ１が瞬間的に高くなる。このため、タイミングｔ１において、差分値ΔＩが正の値ΔＩ１でピーク値を形成する。
【００２６】
図４の処理は、ゲート電圧の変動周期に相当する各期間（例えば、図２の期間Ｔ１、Ｔ２、Ｔ３）のそれぞれにおいて繰り返し行われる。タイミングｔ１において図４のステップＳ２が実行されると、差分値ΔＩのピーク値ΔＩｐとして図２の値ΔＩ１が特定される。すると、ステップＳ４でピーク値ΔＩｐ（すなわち、値ΔＩ１）が第１基準値Ｉｔｈ１よりも高いと判定され、ステップＳ６でレギュレータ５０が出力するゲートオフ電圧ＶＬ１を引き上げる処理が行われる。図２では、期間Ｔ２のうちのＭＯＳＦＥＴ１１、１２がオンしている期間内に、ゲートオフ電圧ＶＬ１が−３Ｖから−２Ｖに引き上げられる。したがって、期間Ｔ２の後の期間Ｔ３では、ゲートオフ電圧ＶＬ１として−２Ｖが印加される。第１ゲート制御回路４１は、ゲートオフ電圧ＶＬ１を−３Ｖから−２Ｖに上昇させると、その後の一定期間は差分値ΔＩに基づく判定（すなわち、ステップＳ４）を中止し、ゲートオフ電圧ＶＬ１を−２Ｖに維持する。図２では、差分値ΔＩに基づく判定を、期間Ｔｎの直前まで中止する。このため、期間Ｔ３以降は数周期に亘ってゲートオフ電圧ＶＬ１が−２Ｖに維持される。ＭＯＳＦＥＴ１１のゲートオフ電圧ＶＬ１を上昇させると、ゲート絶縁膜と炭化シリコン基板の界面にトラップされた電荷が解放されて、ＭＯＳＦＥＴ１１のＰＢＴＩが緩和される。このため、期間Ｔ３以降の数周期の間に、ＭＯＳＦＥＴ１１のゲート閾値が徐々に上昇する。その結果、期間Ｔ３から数周期後の期間Ｔｎにおいて、ＭＯＳＦＥＴ１１のゲート閾値とＭＯＳＦＥＴ１２のゲート閾値がバランスし、電流Ｉ１と電流Ｉ２がバランスする。このため、期間Ｔｎでは、差分値ΔＩの絶対値が極めて小さくなる。したがって、期間Ｔｎ以降で実施されるステップＳ４では、ピーク値ΔＩｐが、第１基準値Ｉｔｈ１以下であるとともに第２基準値Ｉｔｈ２以上の値であると判定される。したがって、期間Ｔｎ以降では、ステップＳ８が実行されて、ゲートオフ電圧ＶＬ１が−２Ｖに維持される。このように、ゲート閾値のアンバランスによってＭＯＳＦＥＴ１１の電流Ｉ１がＭＯＳＦＥＴ１２の電流Ｉ２よりも所定値以上高くなると、ＭＯＳＦＥＴ１１のＰＢＴＩが緩和されて、電流Ｉ１と電流Ｉ２のアンバランスが解消される。
【００２７】
図３の期間Ｔ４〜Ｔ６は、ＰＢＴＩや配線部材の劣化の影響によって、ＭＯＳＦＥＴ１２のゲート閾値がＭＯＳＦＥＴ１１のゲート閾値よりも低くなっている。図３でも、ゲートオン電圧ＶＨ１及びゲートオン電圧ＶＨ２は２０Ｖであり、ゲートオフ電圧ＶＬ２は−３Ｖである。また、期間Ｔ４、Ｔ５では、ゲートオフ電圧ＶＬ１は−３Ｖである。すなわち、期間Ｔ４、Ｔ５では、ゲートオフ電圧ＶＬ１はゲートオフ電圧ＶＬ２と等しい。
【００２８】
図３の期間Ｔ４において、ゲート電圧Ｖｇ１、Ｖｇ２がゲートオン電圧である間に、ＭＯＳＦＥＴ１１、１２に電流Ｉ１、Ｉ２が流れる。ゲート閾値が低いＭＯＳＦＥＴ１２とゲート閾値が高いＭＯＳＦＥＴ１１に同じゲートオン電圧が印加されるので、ＭＯＳＦＥＴ１２に流れる電流Ｉ２がＭＯＳＦＥＴ１１に流れる電流Ｉ１よりも高い。期間Ｔ４の最後のタイミングｔ４において、ゲート電圧Ｖｇ１、Ｖｇ２がゲートオン電圧からゲートオフ電圧に切り換えられると、ＭＯＳＦＥＴ１１、１２がオフする。このとき、ゲート閾値が高いＭＯＳＦＥＴ１１が、ゲート閾値が低いＭＯＳＦＥＴ１２よりも先にオフする。このため、タイミングｔ４において、ＭＯＳＦＥＴ１２に流れる電流Ｉ２が瞬間的に高くなる。このため、タイミングｔ４において、差分値ΔＩが負の値ΔＩ２でピーク値を形成する。
【００２９】
タイミングｔ４において図４のステップＳ２が実行されると、差分値ΔＩのピーク値ΔＩｐとして図３の値ΔＩ２が特定される。すると、ステップＳ４でピーク値ΔＩｐ（すなわち、値ΔＩ２）が第２基準値Ｉｔｈ２よりも低いと判定され、ステップＳ１０でレギュレータ５０が出力するゲートオフ電圧ＶＬ１を引き下げる処理が行われる。図３では、期間Ｔ５のうちのＭＯＳＦＥＴ１１、１２がオンしている期間内に、ゲートオフ電圧ＶＬ１が−３Ｖから−４Ｖに引き下げられる。したがって、期間Ｔ５の後の期間Ｔ６では、ゲート電圧Ｖｇ１のゲートオフ電圧ＶＬ１として−４Ｖが印加される。第１ゲート制御回路４１は、ゲートオフ電圧ＶＬ１を−３Ｖから−４Ｖに低下させると、その後の一定期間は差分値ΔＩに基づく判定（すなわち、ステップＳ４）を中止し、ゲートオフ電圧ＶＬ１を−４Ｖに維持する。図３では、差分値ΔＩに基づく判定を、期間Ｔｋの直前まで中止する。このため、期間Ｔ６以降は数周期に亘ってゲートオフ電圧ＶＬ１が−４Ｖに維持される。ＭＯＳＦＥＴ１１のゲートオフ電圧ＶＬ１を低下させると、ゲート絶縁膜と炭化シリコン基板の界面により多くの電荷がトラップされて、ＰＢＴＩが促進される。このため、期間Ｔ６以降の数周期の間に、ＭＯＳＦＥＴ１１のゲート閾値が徐々に低下する。その結果、期間Ｔ６から数周期後の期間Ｔｋにおいて、ＭＯＳＦＥＴ１１のゲート閾値とＭＯＳＦＥＴ１２のゲート閾値がバランスし、電流Ｉ１と電流Ｉ２がバランスする。このため、期間Ｔｋでは、差分値ΔＩの絶対値が極めて小さくなる。したがって、期間Ｔｋ以降で実施されるステップＳ４では、ピーク値ΔＩｐが、第１基準値Ｉｔｈ１以下であるとともに第２基準値Ｉｔｈ２以上の値であると判定される。したがって、期間Ｔｋ以降では、ステップＳ８が実行されて、ゲートオフ電圧ＶＬ１が−４Ｖに維持される。このように、ゲート閾値のアンバランスによってＭＯＳＦＥＴ１２の電流Ｉ２がＭＯＳＦＥＴ１１の電流Ｉ１よりも所定値以上高くなると、ＭＯＳＦＥＴ１１のＰＢＴＩが促進されて、電流Ｉ１と電流Ｉ２のアンバランスが解消される。
【００３０】
以上に説明したように、スイッチング回路１０では、差分値ΔＩのピーク値ΔＩｐが第１基準値Ｉｔｈ１以下であるとともに第２基準値Ｉｔｈ２以上の値となるように、ゲートオフ電圧ＶＬ１が適宜変更される。これによって、電流Ｉ１と電流Ｉ２のアンバランスが抑制される。
【００３１】
また、上述したように、第１ゲート制御回路４１は、ゲートオフ電圧ＶＬ１の現在値を示す信号を、制御回路３６へ送信する。制御回路３６は、ゲートオフ電圧ＶＬ１が０Ｖ以上の場合、または、−６Ｖ以下の場合には、ＭＯＳＦＥＴ１１、１２の異常を示すインジケータランプを点灯させる。すなわち、ゲートオフ電圧ＶＬ１が０Ｖ以上の場合、または、−６Ｖ以下の場合には、ＰＢＴＩやはんだの劣化が過度に進行したとして、インジケータランプにより通知する。なお、ゲートオフ電圧ＶＬ１が０Ｖ以上の場合には、ＭＯＳＦＥＴ１１のゲートにノイズが印加されたときにＭＯＳＦＥＴ１１が誤ってオンするおそれがある。また、ゲートオフ電圧ＶＬ１が−６Ｖ以下の場合には、ＭＯＳＦＥＴ１１のゲート絶縁膜に過度に高い電圧が印加され、ゲート絶縁膜の劣化が生じるおそれがある。ゲートオフ電圧ＶＬ１が所定範囲を外れたときにインジケータランプを点灯させることで、ＭＯＳＦＥＴ１１の誤動作や故障を抑制することができる。
【００３２】
なお、上述した実施形態では、第１ゲート制御回路４１が差分値ΔＩに応じてＭＯＳＦＥＴ１１に対するゲートオフ電圧ＶＬ１を変更したが、第２ゲート制御回路４２が差分値ΔＩに応じてＭＯＳＦＥＴ１２に対するゲートオフ電圧ＶＬ２を変更してもよい。この場合、差分値ΔＩが第１基準値よりも高い場合（すなわち、ＭＯＳＦＥＴ１２のゲート閾値がＭＯＳＦＥＴ１１のゲート閾値よりも高い場合）には、ゲートオフ電圧ＶＬ２を低下させてＭＯＳＦＥＴ１２のＰＢＴＩを促進し、ＭＯＳＦＥＴ１２のゲート閾値を低下させることができる。これによって、電流Ｉ１と電流Ｉ２のアンバランスを解消することができる。また、差分値ΔＩが第２基準値よりも低い場合（すなわち、ＭＯＳＦＥＴ１２のゲート閾値がＭＯＳＦＥＴ１１のゲート閾値よりも低い場合）には、ゲートオフ電圧ＶＬ２を上昇させてＭＯＳＦＥＴ１２のＰＢＴＩを抑制し、ＭＯＳＦＥＴ１２のゲート閾値を上昇させることができる。これによって、電流Ｉ１と電流Ｉ２のアンバランスを解消することができる。なお、ゲートオフ電圧ＶＬ２の変更をゲートオフ電圧ＶＬ１の変更に加えて行ってもよいし、ゲートオフ電圧ＶＬ１の変更を行わずにゲートオフ電圧ＶＬ２の変更だけを行ってもよい。
【００３３】
また、上述した実施形態では、第１ゲート制御回路４１が、差分値ΔＩが第１基準値Ｉｔｈ１を超えたときにゲートオフ電圧ＶＬ１を上昇させる処理（ステップＳ６）と、差分値ΔＩが第２基準値Ｉｔｈ２を下回ったときにゲートオフ電圧ＶＬ１を低下させる処理（ステップＳ１０）の両方を実行可能であった。しかしながら、第１ゲート制御回路４１が、ステップＳ６の処理とステップＳ１０の処理のいずれか一方のみを実行可能であってもよい。また、第２ゲート制御回路４２が、差分値ΔＩが第１基準値Ｉｔｈ１を超えたときにゲートオフ電圧ＶＬ２を低下させる処理と、差分値ΔＩが第２基準値Ｉｔｈ２を下回ったときにゲートオフ電圧ＶＬ２を上昇させる処理のいずれか一方のみを実行可能であってもよい。
【００３４】
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
【符号の説明】
【００３５】
１０      ：スイッチング回路
１１、１２：ＭＯＳＦＥＴ
１４      ：高電位配線
１６      ：低電位配線
２１、２２：抵抗
３０      ：減算回路
３２      ：ピークホールド回路
３４      ：増幅器
３６      ：制御回路
４１      ：第１ゲート制御回路
４２      ：第２ゲート制御回路
５０      ：レギュレータ
【図１】
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【図２】
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【図３】
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【図４】
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