(57)【要約】【課題】  第３実施形態にかかる半導体装置に備えられる半導体チップの上面レイアウト図である。【解決手段】アクティブ領域１１内における中央部に感温素子領域１３を配置しないようにし、感温素子や引出配線１２３、１２４およびゲートライナー１４を備えない構造とする。つまり、これらがターミナル４０の下方に配置されないようにする。これにより、ターミナル４０の下方において、パッシベーション膜に段差が発生しない、もしくは、ターミナル４０の外縁部にしか段差が発生しないようにできる。よって、ターミナル４０の下方に位置している絶縁膜等へのクラックの発生が抑制され、強度低下を抑制することが可能となる。【選択図】図２
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【特許請求の範囲】
【請求項１】
発熱素子が形成されるアクティブ領域（１１）と感温素子が形成される感温素子領域（１３）とを有し、前記アクティブ領域内において前記発熱素子の表面電極（１１１）が備えられていると共に前記表面電極よりも外側がパッド（１２ａ〜１２ｅ）の配置されるパッド領域（１２）とされた板状の半導体チップ（１０）と、
前記表面電極に対して接合されるターミナル（４０）と、を備える半導体装置であって、
前記感温素子領域は、前記半導体チップのうち前記表面電極に接合材（５０）を介して接合された前記ターミナルよりも外側に配置され、前記ターミナルの下方には前記表面電極が一面に形成された状態となっている半導体装置。
【請求項２】
前記接合材は、銀もしくは銅の焼結体にて構成される高耐熱接合材を含んでいる請求項１に記載の半導体装置。
【請求項３】
前記接合材は、前記ターミナルが前記表面電極側に加圧される金属加圧接合部である請求項１または２に記載の半導体装置。
【請求項４】
前記パッド領域も、前記アクティブ領域とされている請求項１ないし３のいずれか１つに記載の半導体装置。
【請求項５】
前記パッド領域の下方では、該パッド領域の外側と比べて、前記発熱素子のセルの密度であるセル密度が小さくされている請求項４に記載の半導体装置。
【請求項６】
前記パッド領域では、前記感温素子領域を含み該感温素子領域の周囲のみが前記アクティブ領域とされている請求項４または５に記載の半導体装置。
【請求項７】
前記半導体チップを構成する半導体材料は、ワイドバンドギャップ半導体である請求項１ないし６のいずれか１つに記載の半導体装置。
【請求項８】
前記感温素子領域は、前記パッド領域のうち前記半導体チップの中央部寄りの位置とされている請求項１ないし７のいずれか１つに記載の半導体装置。
【請求項９】
前記発熱素子は、トレンチゲート構造に備えられるゲート電極（１０９）に対して電圧を印加することで前記表面電極と前記半導体チップのうち前記表面電極が配置される側と反対側となる裏面側に備えられる裏面電極との間に電流を流すＭＯＳＦＥＴもしくはＩＧＢＴであり、
前記半導体チップは、前記トレンチゲート構造の長手方向とされる方向よりも該方向に対する垂直方向の方が長くされた縦長チップとされている請求項１ないし８のいずれか１つに記載の半導体装置。
【請求項１０】
前記ゲート電極は、前記トレンチゲート構造を構成するトレンチ（１０７）内にポリシリコンおよび該ポリシリコンの表面に形成された金属シリサイド層とを配置した構造、もしくは、前記トレンチ内に金属配線が埋め込まれた構造とされている請求項９に記載の半導体装置
【請求項１１】
発熱素子が形成されるアクティブ領域（１１）と温度検出を行う感温素子が形成される感温素子領域（１３）とを有し、前記アクティブ領域内において前記発熱素子の表面電極（１１１）が備えられていると共に前記表面電極よりも外側がパッド（１２ａ〜１２ｅ）の配置されるパッド領域（１２）とされた板状の半導体チップ（１０）と、
前記表面電極に対して接合されるターミナル（４０）とを備える半導体装置であって、
前記感温素子領域は、前記アクティブ領域の中央部に位置しており、
前記半導体チップのうち前記表面電極に接合された前記ターミナルは、前記感温素子領域と対応する位置が凹部とされたＵ状形状とされ、前記凹部内に前記感温素子領域が位置している半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、感温素子を有する半導体装置に関するものである。
【背景技術】
【０００２】
従来より、スイッチング素子などの発熱素子を半導体チップに作り込んだ半導体装置がある（例えば、特許文献１参照）。このような半導体装置では、過昇温による素子破壊などを抑制するために、感温ダイオードなどの感温素子を備えることが行われている。具体的には、半導体チップのうち発熱素子が形成される領域をアクティブ領域として、アクティブ領域の中央部に感温素子が備えられる。アクティブ領域の中央部は、半導体チップ内において最大温度になる位置である。このため、その位置に感温素子を配置することで最大温度を検出することが可能となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１７−２０４５７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
感温素子を半導体チップの中央部に配置する場合、感温素子の検出信号を取り出すための引出配線をチップの外縁部におけるパッド領域まで引き出す必要がある。このため、その部分において発熱素子の表面電極を配置せずに、感温素子の引出配線を配置している。
【０００５】
ここで、半導体チップにおける発熱素子の表面電極に接続される金属ブロックで構成されるターミナルは、アクティブ領域の全域を覆うように設けられ、表面電極の全域と接続される構造とされる。このとき、感温素子や引出配線については、ターミナルと非接触にする必要があるため、引出配線の表面をパッシベーション膜で覆っている。そして、電気的接続を行う必要がある表面電極の表面において、パッシベーション膜を除去して開口させ、接合材を介してターミナルと表面電極とを接合している。
【０００６】
また、発熱素子がＭＯＳＦＥＴなどのスイッチング素子の場合、ゲート電極とパッド領域との電気的接続を行うための引出部として、ゲートライナーが備えられる。ゲートライナーは、アクティブ領域内に複数セル備えられるスイッチング素子を跨ぐように配置される。ゲートライナーにおいても、アクティブ領域の内部を通ってパッド部に引き出されることから、ターミナルと非接触になるように、ゲートライナーの表面がパッシベーション膜で覆われる。
【０００７】
しかしながら、パッシベーション膜に形成される開口部には、パッシベーション膜の厚みに応じた段差が形成され、その段差が例えば１５μｍ程度と大きな値になる。そして、表面電極とターミナルとを接合材を介して接合する際、ターミナルを加圧することで行われるが、パッシベーション膜の段差に基づく応力が掛かり、ターミナルの下方に位置している絶縁膜等にクラックが入るなどの半導体装置の強度低下の問題を生じさせる。特に、接合材として、Ａｇ（銀）やＣｕ（銅）などの金属加圧接合を用いるような場合には、接合時の加圧力が大きく、絶縁膜等へのクラックが入りやすくなる。また、ターミナルの接合時ではなくても、その後の熱応力、例えば冷却時にターミナルと半導体チップとの線膨張係数差に起因して発生する熱応力によって、クラックが入ることがある。
【０００８】
さらに、ゲートライナーをアクティブ領域の内部を通ってパッド部に引き出す構成とする場合、ゲートライナーを覆う部分に形成される段差により、より接合時の加圧による絶縁膜などへのクラックが発生し易くなる。
【０００９】
本発明は上記点に鑑みて、強度低下を抑制することが可能な感温素子を備えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、請求項１に記載の発明では、発熱素子が形成されるアクティブ領域（１１）と感温素子が形成される感温素子領域（１３）とを有し、アクティブ領域内において発熱素子の表面電極（１１１）が備えられていると共に表面電極よりも外側がパッド（１２ａ〜１２ｅ）の配置されるパッド領域（１２）とされた板状の半導体チップ（１０）と、表面電極に対して接合されるターミナル（４０）と、を備える半導体装置であって、感温素子領域は、半導体チップのうち表面電極に接合されたターミナルよりも外側に配置され、ターミナルの下方には表面電極が一面に形成された状態となっている。
【００１１】
このように、アクティブ領域内における中央部に感温素子を備えない構造としている。つまり、感温素子などがターミナルの下方に配置されないようにしている。このため、ターミナルの下方において、パッシベーション膜に段差が発生しない、もしくは、ターミナルの外縁部にしか段差が発生しないようにできる。
【００１２】
このため、パッシベーション膜の段差に起因した応力を低下させることが可能となり、ターミナルの下方に位置している絶縁膜等にクラックが入るなどの半導体装置の強度低下の発生を抑制できる。これにより、強度低下を抑制することが可能な感温素子を備えた半導体装置とすることが可能となる。
【００１３】
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１４】
【図１】第１実施形態にかかる半導体装置の断面図である。
【図２】図１に示す半導体装置に備えられる半導体チップの上面レイアウト図である。
【図３】半導体チップにターミナルを貼り付けたときの上面レイアウト図である。
【図４】半導体チップに縦型ＭＯＳＦＥＴを形成した場合を表したもので、図３中のＩＶ−ＩＶ断面図である。
【図５】図３中のＶ−Ｖ断面図である。
【図６】図３中のＶＩ−ＶＩ断面図である。
【図７】比較例として示したアクティブ領域の内部に感温素子領域を配置した場合の断面図である。
【図８】第２実施形態にかかる半導体装置に備えられる半導体チップの上面レイアウト図である。
【図９】半導体チップにターミナルを貼り付けたときの上面レイアウト図である。
【図１０】第２実施形態の変形例として示した半導体チップの上面レイアウト図である。
【図１１】第３実施形態にかかる半導体装置に備えられる半導体チップの上面レイアウト図である。
【図１２】半導体チップにターミナルを貼り付けたときの上面レイアウト図である。
【図１３】第４実施形態にかかる半導体装置に備えられる半導体チップの上面レイアウト図である。
【図１４】他の実施形態で説明する半導体チップの上面レイアウト図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１６】
（第１実施形態）
第１実施形態について説明する。まず、図１を参照して、本実施形態にかかる半導体装置の構成について説明する。
【００１７】
図１に示す本実施形態の半導体装置は、発熱素子として縦型ＭＯＳＦＥＴ等を備えた半導体チップ１０を備えたものであり、例えばモータ駆動のためのスイッチングを行うパワーモジュールとして用いられる。半導体装置は、半導体チップ１０、ヒートシンク２０、ヒートシンク３０およびターミナル４０等を備えている。また、半導体チップ１０、ヒートシンク２０、ヒートシンク３０およびターミナル４０は、第１〜第３接合材５０ａ〜５０ｃを含む接合材５０によって接合されている。そして、これらがモールド樹脂６０によって封止された構成とされている。
【００１８】
具体的には、半導体チップ１０のうち紙面下方に位置する一面側を下面、紙面上方に位置する他面側を上面として、半導体チップ１０の下面とヒートシンク２０の上面との間は第１接合材５０ａによって接合されている。また、半導体チップ１０の上面とターミナル４０の下面との間も第２接合材５０ｂを介して接合されている。さらに、ターミナル４０とヒートシンク３０との間も第３接合材５０ｃによって接合されている。
【００１９】
本実施形態の場合、第１〜第３接合材５０ａ〜５０ｃを含む接合材５０は、導電材料である鉛フリーはんだやＡｇもしくはＣｕ等の接合用金属によって構成されている。そして、接合材５０により、半導体チップ１０、ヒートシンク２０、ヒートシンク３０およびターミナル４０の相互間が物理的にも電気的にも接続された形態とされている。なお、接合材５０としては、上記した接合用金属以外のもの、例えば導電性接着剤等を用いることもできる。
【００２０】
このような構成により、半導体チップ１０の上面では、第２接合材５０ｂ、ターミナル４０、第３接合材５０ｃおよびヒートシンク３０を介して放熱が行われる。また、半導体チップ１０の下面では、第１接合材５０ａからヒートシンク２０を介して放熱が行われる。
【００２１】
半導体チップ１０は、シリコン（Ｓｉ）や炭化珪素（ＳｉＣ）もしくは窒化ガリウム（ＧａＮ）などの半導体基板に対して発熱素子などを形成した発熱部品に相当するものである。発熱素子としては、例えば縦型ＭＯＳＦＥＴ、縦型ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、ダイオード等のパワー半導体素子が挙げられる。本実施形態の場合、半導体チップ１０には、発熱素子として縦型ＭＯＳＦＥＴが備えてある。また、半導体チップ１０には、発熱素子の発熱による温度上昇に伴う素子破壊から発熱素子を保護すべく、感温素子が備えられており、感温素子で検出された温度に基づいて発熱素子のオンオフ制御などが可能とされている。
【００２２】
半導体チップ１０は、例えば矩形状の薄板状とされている。そして、半導体チップ１０の上面における一部にターミナル４０が接合され、ターミナル４０よりも外側に制御端子を構成するリードフレーム７０が配置されている。そして、半導体チップ１０とリードフレーム７０とがボンディングワイヤ８０を介して電気的に接続されている。本実施形態の場合、リードフレーム７０は複数本備えられており、半導体チップ１０に備えられる縦型ＭＯＳＦＥＴもしくは縦型ＩＧＢＴの各部や感温素子の各部に接続されている。また、ターミナル４０は表面電極、すなわちＭＯＳＦＥＴの場合のソース電極やＩＧＢＴの場合のエミッタ電極に接続される。一方、半導体チップ１０の裏面には裏面電極、すなわちＭＯＳＦＥＴの場合のドレイン電極やＩＧＢＴの場合のコレクタ電極が形成され、裏面電極の全面がヒートシンク２０に接続されている。なお、この半導体チップ１０の詳細については後で詳しく説明する。
【００２３】
ヒートシンク２０は、銅などの熱伝達率の高い金属で構成されており、第１外部リード７１と一体もしくは電気的に接続されている。このため、ヒートシンク２０および第１外部リード７１を通じて、半導体チップ１０の裏面電極と外部との導通が図れると共に、ヒートシンク２０を通じて半導体チップ１０から伝わる熱を効率よく放出し、半導体チップ１０の高温化を抑制する。なお、ヒートシンク２０のうち、半導体チップ１０と反対側の一面はモールド樹脂６０から露出させられており、この露出面を放熱面として、より放熱が行われ易くなっている。
【００２４】
ヒートシンク３０は、銅などの熱伝達率の高い金属で構成されており、第２外部リード７２と一体もしくは電気的に接続されている。このため、ターミナル４０やヒートシンク３０および第２外部リード７２等を通じて、半導体チップ１０の表面電極と外部との導通が図れると共に、ヒートシンク３０を通じて半導体チップ１０から伝わる熱を効率よく放出し、半導体チップ１０の高温化を抑制する。なお、ヒートシンク３０のうち、半導体チップ１０と反対側の一面はモールド樹脂６０から露出させられており、この露出面を放熱面として、より放熱が行われ易くなっている。
【００２５】
ターミナル４０は、例えば上面形状が長方形とされた四角形板状部材で構成され、銅などの熱伝達率の高い金属によって構成されている。ターミナル４０は、半導体チップ１０の表面側に電気的および物理的に接続されている。
【００２６】
モールド樹脂６０は、半導体チップ１０、ヒートシンク２０、ヒートシンク３０およびターミナル４０などを封止している。モールド樹脂６０からは、ヒートシンク２０やヒートシンク３０の一面やリードフレーム７０の一端、および、第１外部リード７１や第２外部リード７２の一端が露出させられている。露出させられたリードフレーム７０の一端や第１外部リード７１や第２外部リード７２の一端において、外部と電気的に接続可能とされている。
【００２７】
次に、このように構成される半導体装置における半導体チップ１０の詳細構造について、図２〜図６を参照して説明する。
【００２８】
図２に示すように、半導体チップ１０は上面形状が四角形の板状で構成されている。半導体チップ１０のうちの中央部を含む内部領域、具体的には図２中の二点鎖線で囲んだ領域がアクティブ領域１１とされ、このアクティブ領域１１に発熱素子、本実施形態の場合は縦型ＭＯＳＦＥＴが形成されている。また、半導体チップ１０のうちの内部領域の外側となる外縁部がパッド領域１２とされている。さらに、半導体チップ１０のうちのパッド領域１２内に、感温素子が形成された感温素子領域１３が備えられ、感温素子による温度検出に基づいて発熱素子による温度上昇が把握できるようになっている。そして、図３に示すように、上記したターミナル４０は、アクティブ領域１１と対応する形状、つまり上面形状が四角形の板状で構成され、アクティブ領域１１を覆うように配置されている。
【００２９】
また、アクティブ領域１１を囲むように設けられた太い実線で示した部分は、縦型ＭＯＳＦＥＴにおける後述するゲート電極１０９の引出部を構成するゲートライナー１４である。本実施形態の場合、ゲートライナー１４は、アクティブ領域１１の外周に配置されている。このため、アクティブ領域１１を覆うように接続されたターミナル４０よりも外側にゲートライナー１４が位置し、ゲートライナー１４にターミナル４０が重ならないようなレイアウトになっている。
【００３０】
なお、パッド領域１２には、複数のパッド１２ａ〜１２ｅが備えられている。本実施形態の場合、パッド領域１２には、紙面左側からカソードパッド１２ａ、アノードパッド１２ｂ、ゲートパッド１２ｃ、第１センスパッド１２ｄ、第２センスパッド１２ｅが備えられている。これらは、アクティブ領域１１に備えられる縦型ＭＯＳＦＥＴの各部や感温素子領域１３に備えられる感温素子の各部と電気的に接続される。これら各パッド１２ａ〜１２ｅがボンディングワイヤ８０を介してリードフレーム７０に接続され、リードフレーム７０を通じて外部との電気的接続が行えるようになっている。
【００３１】
また、半導体チップ１０は、図４および図５に示す断面構成となっており、アクティブ領域１１には縦型ＭＯＳＦＥＴが形成されている。
【００３２】
半導体チップ１０には、ＳｉもしくはＳｉＣ等の半導体材料で構成されたｎ＋型基板１０１が用いられており、ｎ＋型基板１０１の主表面上には、ｎ＋型基板１０１よりも低不純物濃度のｎ−型低濃度層１０２がエピタキシャル成長させられている。
【００３３】
図４に示すように、ｎ−型低濃度層１０２は、ｎ＋型基板１０１から離れた位置において幅狭とされたＪＦＥＴ部１０２ａと連結され、ＪＦＥＴ部１０２ａの両側には、ｐ型ディープ層１０３が形成されている。ｐ型ディープ層１０３は、ＪＦＥＴ部１０２ａと同じ厚みで構成される。さらに、ＪＦＥＴ部１０２ａおよびｐ型ディープ層１０３の上には、ｐ型ベース領域１０４が形成され、ｐ型ベース領域１０４の上には、ｎ＋型ソース領域１０５およびｐ＋型コンタクト領域１０６が形成されている。ｎ＋型ソース領域１０５は、ｐ型ベース領域１０４のうちＪＦＥＴ部１０２ａと対応する部分の上に形成されており、ｐ＋型コンタクト領域１０６は、ｐ型ベース領域１０４のうちｐ型ディープ層１０３と対応する部分の上に形成されている。
【００３４】
ｐ型ベース領域１０４およびｎ＋型ソース領域１０５を貫通してＪＦＥＴ部１０２ａに達するゲートトレンチ１０７が形成されている。このゲートトレンチ１０７の側面と接するように上述したｐ型ベース領域１０４およびｎ＋型ソース領域１０５が配置されている。ゲートトレンチ１０７は、図４の紙面左右方向を幅方向、紙面法線方向となる一方向を長手方向、紙面上下方向を深さ方向とするライン状のレイアウトで形成されている。また、図４には１本しか示していないが、ゲートトレンチ１０７は、複数本が紙面左右方向に等間隔に配置され、それぞれｐ型ディープ層１０３の間に挟まれるように配置されていてストライプ状とされている。
【００３５】
また、ｐ型ベース領域１０４のうちゲートトレンチ１０７の側面に位置している部分は、縦型ＭＯＳＦＥＴの作動時にｎ＋型ソース領域１０５とＪＦＥＴ部１０２ａとの間を繋ぐチャネル領域とされる。そして、このチャネル領域を含むゲートトレンチ１０７の内壁面にゲート絶縁膜１０８が形成されている。ゲート絶縁膜１０８の表面にはドープドＰｏｌｙ−Ｓｉにて構成されたゲート電極１０９が形成されており、これらゲート絶縁膜１０８およびゲート電極１０９によってゲートトレンチ１０７内が埋め尽くされている。これにより、トレンチゲート構造が構成されている。
【００３６】
なお、図５の断面図に示されるように、図２の紙面左右方向、つまり図２においてアクティブ領域１１内に破線で示したようにトレンチゲート構造が延設されている。そして、図５に示すように、アクティブ領域１１よりも外側までトレンチゲート構造が張り出すように形成されている。また、ゲートトレンチ１０７の側面にｎ＋型ソース領域１０５が形成されることになるが、ｎ＋型ソース領域１０５はアクティブ領域１１に形成され、それよりも外側には形成されていない。このため、本実施形態の場合は、アクティブ領域１１内においてのみチャネル領域が形成されるようになっている。
【００３７】
ｎ＋型ソース領域１０５やｐ＋型コンタクト領域１０６およびトレンチゲート構造の表面には、層間絶縁膜１１０が形成されている。そして、層間絶縁膜１１０の上に導体パターンとして、表面電極に相当するソース電極１１１や図４に示すようなゲート配線層１１２が形成されている。ここでいうゲート配線層１１２により、上記したゲートライナー１４が構成されている。また、層間絶縁膜１１０にはコンタクトホール１１０ａ、１１０ｂが形成されている。これにより、図４に示すように、ソース電極１１１がコンタクトホール１１０ａを通じてｎ＋型ソース領域１０５やｐ＋型コンタクト領域１０６と電気的に接触されている。また、図５に示すように、ゲート配線層１１２がコンタクトホール１１０ｂを通じてゲート電極１０９と電気的に接続されている。
【００３８】
また、ｎ＋型基板１０１の裏面側、つまりソース電極１１１が形成された側と反対側の一面にはｎ＋型基板１０１と電気的に接続された裏面電極に相当するドレイン電極１１３が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。このような縦型ＭＯＳＦＥＴが複数セル配置されることでアクティブ領域１１が構成されている。そして、図５に示すように半導体チップ１０の表面がパッシベーション膜１１４で覆われ、パッシベーション膜１１４のうちのソース電極１１１と対応する部分が除去されて開口させられている。また、図中には現れていないが、パッシベーション膜１１４のうちパッド領域１２に備えられる各パッド１２ａ〜１２ｅと対応する部分も除去されて開口させられている。このようにして、縦型ＭＯＳＦＥＴを備えた半導体チップ１０が構成されている。
【００３９】
さらに、半導体チップ１０の表面側において、ソース電極１１１の表面には第１接合材５０ａが配置され、第１接合材５０ａを介してターミナル４０が接合されている。第１接合材５０ａは、ここでは接合用金属として、Ｎｉ／Ａｕメッキ５０ａａの上にＡｇもしくはＣｕ等の金属層５０ａｂを配置したもので構成されている。このような構成の場合、Ｎｉ／Ａｕメッキ５０ａａを形成したのち、金属層５０ａｂをその上に配置し、その上からターミナル４０を加圧して金属加圧接合を行うことで、第１接合材５０ａを介してソース電極１１１との接合が行われる。金属層５０ａｂについては、Ａｇペーストなどの金属ペーストであっても良いが、発熱素子での発熱を加味して、高耐熱接合材となるＡｇ焼結体やＣｕ焼結体などで構成すると好ましい。
【００４０】
また、感温素子領域１３においては、図６に示すように感温素子として感温ダイオード１２０が形成されている。感温ダイオード１２０は、例えばポリシリコンに対してｐ型不純物やｎ型不純物をイオン注入することなどによりｐ型層１２１とｎ型層１２２によるＰＮダイオードを複数段形成することにより構成されている。
【００４１】
本実施形態では、感温素子領域１３をアクティブ領域１１の外側に設けつつ、アクティブ領域１１に隣接するように、具体的にはアクティブ領域１１とパッド領域１２との間に配置している。このため、感温ダイオード１２０とカソードパッド１２ａとを接続する引出配線１２３や感温ダイオード１２０とアノードパッド１２ｂとを接続する引出配線１２４についても、ターミナル４０の下方に配置されていない状態となっている。
【００４２】
なお、パッド領域１２に備えられた他のパッド１２ｃ〜１２ｅについては、縦型ＭＯＳＦＥＴの各部に電気的に接続される。ゲートパッド１２ｃについては、ゲートライナー１４を介してゲート電極１０９と電気的に接続される。これにより、ゲートパッド１２ｃを通じてゲート電極１０９に対してゲート電圧の印加が行われるようになっている。第１センスパッド１２ｄと第２センスパッド１２ｅは、縦型ＭＯＳＦＥＴのソース電極１１１に接続されるものである。具体的には、アクティブ領域１１において複数セル形成される縦型ＭＯＳＦＥＴのうちの殆どはソース−ドレインを通じてモータなどの負荷への電流供給を行うメインセルとされるが、一部はメインセルに流れる電流測定用のセンスセルとされる。第１センスパッド１２ｄは、センスセル側のソース電極１１１に接続され、センスセル側の縦型ＭＯＳＦＥＴのソース−ドレイン間に流れる電流を外部に出力することで、メインセルに流れる電流を測定できるようにしている。第２センスパッド１２ｅは、メインセル側のソース電極１１１に接続され、第１センスパッド１２ｄを通じてソース電位を外部に出力している。
【００４３】
以上のようにして、本実施形態の半導体装置に備えられた半導体チップ１０が構成されている。
【００４４】
このように構成された半導体装置では、アクティブ領域１１内にはゲートライナー１４や感温ダイオード１２０および引出配線１２３、１２４を配置せずに、ソース電極１１１のみが配置されるようにしている。このため、アクティブ領域１１内においてパッシベーション膜１１４の段差がほぼ無い構造となっている。このため、半導体装置の強度低下を抑制することが可能になるという効果が得られる。この効果が得られる理由について、図７を参照して説明する。
【００４５】
例えば、図７に示すように、仮に、感温ダイオード１２０や引出配線１２３、１２４がセル領域の中央部に配置されている構成について想定してみる。このような構成とされる場合、アクティブ領域１１内における感温ダイオード１２０や引出配線１２３、１２４とソース電極１１１との間にパッシベーション膜１１４が存在することになる。この場合、アクティブ領域１１内における中心位置において、パッシベーション膜１１４の段差Ｄが生じることになる。この段差Ｄは例えば１５μｍ程度と大きな値となる。
【００４６】
また、図７中には記載していないが、ゲートライナー１４がアクティブ領域１１内におけるターミナル４０の下方に配置されるような構造とされる場合も、同様に、パッシベーション膜１１４に段差Ｄが生じることになる。
【００４７】
この段差Ｄとなっているパッシベーション膜１１４の開口部には第１接合材５０ａが配置される。しかしながら、それでもターミナル４０を接合する際にターミナル４０が加圧されると、第１接合材５０ａとパッシベーション膜１１４との境界位置に局所的に力が加わることになる。このため、図中に示したように、ソース電極１１１の下方において、層間絶縁膜１１０にクラックが入るなど、半導体装置の強度低下の問題を生じさせることになる。
【００４８】
これに対して、本実施形態では、図３および図４に示すように、アクティブ領域１１内における中央部に感温ダイオード１２０や引出配線１２３、１２４とゲートライナー１４を備えない構造とされている。つまり、これらがターミナル４０の下方に配置されないようにしており、ターミナル４０の下方において、ソース電極１１１が一面にベタに形成された状態となっている。このため、ターミナル４０の下方において、パッシベーション膜１１４に段差Ｄが発生しない、もしくは、ターミナル４０の外縁部にしか段差Ｄが発生しないようにできる。
【００４９】
このため、パッシベーション膜１１４の段差Ｄに起因した応力を低下させることが可能となり、ターミナル４０の下方に位置している層間絶縁膜１１０にクラックが入るなどの半導体装置の強度低下の発生を抑制できる。特に、第１接合材５０ａによるターミナル４０とソース電極１１１との接合に金属加圧接合部が含まれる場合、接合時の加圧力が大きくなり、層間絶縁膜１１０等へのクラックが入りやすくなるが、それを抑制することができる。これにより、強度低下を抑制することが可能な感温素子を備えた半導体装置とすることが可能となる。
【００５０】
また、第１接合材５０ａが焼結体等で構成されるようにしている。このようにすれば、感温素子領域１３がアクティブ領域１１の中央部と異なる位置に備えられることで、温度検出精度が悪くなったとしても、第１接合材５０ａの耐熱性を確保できる。これにより、発熱素子の発熱による高温化が生じても、高温側に対する第１接合材５０ａの耐久マージンを確保できる。勿論、第１接合材５０ａに限らず、半導体チップ１０に直接接合される第２接合材５０ｂについてもＡｇ焼結体やＣｕ焼結体などの高耐熱接合材で構成すれば、同様の効果が得られる。
【００５１】
なお、ここでは半導体チップ１０を構成する半導体材料としてＳｉ、ＳｉＣ、ＧａＮなどを例に挙げている。しかしながら、感温素子がアクティブ領域１１の中央部から離れた位置に形成されることから、感温素子により検出される温度が最大温度と若干異なった温度になる。このため、半導体チップ１０を構成する半導体材料がより高耐熱材料であることが好ましく、特にＳｉＣ、ＧａＮ等のワイドバンドギャップ半導体とするのが好ましい。
【００５２】
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対してアクティブ領域１１のレイアウトを変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５３】
図８および図９に示すように、本実施形態では、パッド領域１２にも縦型ＭＯＳＦＥＴを形成することで、パッド領域１２までアクティブ領域１１となるようにしている。
【００５４】
第１実施形態では、アクティブ領域１１に隣接するように感温素子領域１３を設けているものの、半導体チップ１０のうちの最大温度となる位置はアクティブ領域１１の中央部であり、最大温度となる位置から離れた位置の温度を感温素子で検出することになる。したがって、図８および図９に示したように、パッド領域１２にも広げるようにアクティブ領域１１を構成することで、最大温度もしくは最大温度に近い温度を感温素子で検出することが可能となる。
【００５５】
なお、この場合にも、ターミナル４０の下方には、感温ダイオード１２０や引出配線１２３、１２４とゲートライナー１４を備えない構造としている。このため、第１実施形態と同様の効果を得ることができる。
【００５６】
また、本実施形態のように、アクティブ領域１１をパッド領域１２まで広げるようにする場合、ターミナル４０から離れた位置もアクティブ領域１１となり、発熱する場所となる。このため、ターミナル４０からの放熱が効果的に行われず、熱がこもってしまい素子耐熱を超える温度まで高温化することが懸念される。このため、図１０に示すように、隣り合う縦型ＭＯＳＦＥＴのセル同士の間の距離となるセルピッチをターミナル４０の下方よりも広くすると好ましい。このようにすれば、ターミナル４０の下方位置と比較してパッド領域１２においてセル密度を小さくさせられると共に高抵抗となるため電流密度を低下させられる。したがって、パッド領域１２での発熱量を抑制することができるため、局所的に素子耐熱を超える温度まで高温化してしまうことを抑制することが可能となる。
【００５７】
（第３実施形態）
第３実施形態について説明する。本実施形態は、第１、第２実施形態に対して感温素子領域１３のレイアウトを変更したものであり、その他については第１、第２実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。なお、ここでは、第２実施形態のようにアクティブ領域１１をパッド領域１２まで広げた構造について、本実施形態の構成を適用する場合について説明するが、第１実施形態の構成に対しても適用可能である。
【００５８】
図１１および図１２示すように、本実施形態では、アクティブ領域１１における中央部寄りであってパッド領域１２に隣接する位置、つまりパッド領域１２のうちの中央位置を感温素子領域１３としている。
【００５９】
このように、感温素子領域１３をよりアクティブ領域１１の中央部寄りに配置することで、より最大温度に近い温度を感温素子で検出することが可能となる。
【００６０】
なお、この場合、カソードパッド１２ａおよびアノードパッド１２ｂが感温素子に近づくように、ゲートパッド１２ｃを最もパッド領域１２のうちの外側に配置し、カソードパッド１２ａおよびアノードパッド１２ｂをそれよりも内側に配置している。これにより、引出配線１２３、１２４のレイアウトを容易化できる。
【００６１】
（第４実施形態）
第４実施形態について説明する。本実施形態は、第１、第２実施形態に対して感温素子領域１３のレイアウトおよびターミナル４０の形状などを変更したものであり、その他については第１実施形態と同様であるため、第１、第２実施形態と異なる部分についてのみ説明する。
【００６２】
図１３に示すように、本実施形態では、アクティブ領域１１の中央部を感温素子領域１３としている。そして、この領域に感温ダイオード１２０や引出配線１２３、１２４を備え、図示していないが、ソース電極１１１を形成していない構造としている。ただし、ターミナル４０についても、上面形状を四角形状とするのではなく、アクティブ領域１１の中央部と対応する部分が凹部とされたＵ字形状のもので構成されるようにしている。
【００６３】
このように、アクティブ領域１１の中央部を感温素子領域１３としつつも、その位置を避けてターミナル４０が配置されるようにしている。つまり、ターミナル４０のうちの凹部内に感温素子領域１３が位置するようにしている。そして、ターミナル４０の下方には、感温ダイオード１２０や引出配線１２３、１２４とゲートライナー１４を備えない構造としている。このため、第１実施形態と同様の効果を得ることができる。
【００６４】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００６５】
例えば、上記各実施形態では、アクティブ領域１１内に備えられる発熱素子として縦型ＭＯＳＦＥＴを例に挙げているが、縦型ＩＧＢＴやダイオードなどの他の素子であっても良いし、複数種類の素子が組み合わせて備えられたものであっても良い。
【００６６】
また、放熱機能を有する半導体装置の一例を挙げたが、図１とは異なる他の構造の半導体装置であっても良い。例えば、半導体チップ１０とヒートシンク２０との間やターミナル４０とヒートシンク３０との間に絶縁構造体が備えられた構成とされていても良い。例えば絶縁構造体としては、セラミックスなどの絶縁板を金属板で挟み込んだ構成とされ、一方の金属板が半導体チップ１０側に向けられ、他方の金属板がヒートシンク２０もしくはヒートシンク３０側に向けられる。そして、一方の絶縁構造体の一方の金属板がドレイン電極１１３に接続され、他方の絶縁構造体の一方の金属板がソース電極に接続される。そして、一方の金属板が第１外部リード７１や第２外部リード７２と接続されるようにする。このような構成とすれば、ヒートシンク２０、３０が半導体チップ１０と絶縁された構造とされるため、半導体装置に冷却装置を取り付けてヒートシンク２０、３０が冷媒に触れるような環境とされても良くなる。
【００６７】
また、第２実施形態では、パッド領域１２の全域においてアクティブ領域１１とする場合について説明したが、パッド領域１２の全域ではなく、感温素子領域１３を含みその周辺のみとしても良い。
【００６８】
さらに、上記各実施形態において、図１４に示すように、半導体チップ１０を紙面左右方向より、その垂直方向となる紙面上下方向を長くした縦長チップとすると好ましい。ここでいう紙面左右方向は、トレンチゲート構造の長手方向となる方向である。
【００６９】
ゲートライナー１４をアクティブ領域１１の外側に配置する場合、ゲート電極１０９の中心位置からゲートライナー１４までの距離が長くなる。ゲート電極１０９の内部抵抗は小さいが、ゲートライナー１４までの距離が長くなると、内部抵抗もある程度大きくなる。このため、ゲート抵抗の低減のために、トレンチゲート構造の長手方向の長さを短めに設定し、トレンチゲート構造の本数を増やすことでゲート抵抗を低減できる。このような構成とする場合、図１４に示すように半導体チップ１０を縦長チップとすることで対応できる。
【符号の説明】
【００７０】
１０    半導体チップ
１１    アクティブ領域
１２    パッド領域
１３    感温素子領域
１４    ゲートライナー
４０    ターミナル
５０    接合材
【図１】
2020013923.tif 000003
【図２】
2020013923.tif 000004
【図３】
2020013923.tif 000005
【図４】
2020013923.tif 000006
【図５】
2020013923.tif 000007
【図６】
2020013923.tif 000008
【図７】
2020013923.tif 000009
【図８】
2020013923.tif 000010
【図９】
2020013923.tif 000011
【図１０】
2020013923.tif 000012
【図１１】
2020013923.tif 000013
【図１２】
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【図１３】
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【図１４】
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