(57)【要約】【課題】出力電圧の精度が入力電圧に対する依存性を持つことを排除できる差動増幅回路を提供する。【解決手段】オフセット電圧出力回路３は、第１差動増幅器１の非反転入力端子にオフセット電圧ＶＲＥＦを付与する。第２差動増幅器２は、第１差動増幅器１に直列に接続され、非反転入力端子がオフセット電圧出力回路３の出力端子に接続され、ゲインが調整可能である。電圧補正部４は、第２差動増幅器２の非反転入力端子に付与されるオフセット電圧Ｖｂを補正する。【選択図】図１
2020068406.tif 000002
【特許請求の範囲】
【請求項１】
第１差動増幅器（１）と、
この第１差動増幅器の入力端子にオフセット電圧を付与するオフセット電圧出力回路（３）と、
前記第１差動増幅器に直列に接続されると共に、入力端子の一方が前記オフセット電圧出力回路の出力端子に接続され、ゲインが調整可能である第２差動増幅器（２）と、
この第２差動増幅器の入力端子に付与されるオフセット電圧を補正する電圧補正部（４，１５，１７）とを備える差動増幅回路。
【請求項２】
第１差動増幅器（１）と、
この第１差動増幅器の入力端子に基準電圧を付与する基準電圧回路（１２）と、
前記第１差動増幅器に直列に接続されると共に、入力端子の一方が前記基準電圧補正部の出力端子に接続され、ゲインが調整可能である第２差動増幅器（２Ａ）とを備え、
前記第２差動増幅器は、当該増幅器を構成するオペアンプ（１９）の内部で入力オフセット電圧の調整が可能に構成されている差動増幅回路。
【請求項３】
前記第１差動増幅器のゲインが、１倍に設定されている請求項１又は２記載の差動増幅回路。
【請求項４】
半導体スイッチング素子（２１）を介して負荷（２２）に通電される電流を検出するもので、
前記電流の通電経路に配置されるシャント抵抗（２３）と、
請求項１から３の何れか一項に記載の差動増幅回路とを備え、
前記シャント抵抗は、両端が前記第１差動増幅器の入力端子間に接続されていると共に、一端が半導体スイッチング素子の導通端子に直接接続されている電流検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力オフセット電圧を補正する機能を備えると共に、ゲインが調整可能である差動増幅回路，及びその差動増幅回路を備えてなる電流検出回路に関する。
【背景技術】
【０００２】
図１１は、ゲインが調整可能な差動増幅器に対し、入力オフセット電圧を補正する機能を追加した場合の一般的な構成例である。尚、下記の特許文献については、その他の構成例として提示したものである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第３３３６３８８号公報
【特許文献２】特開２００８−５２１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
差動増幅器では、当該増幅器を構成する各抵抗素子の抵抗値のペア性が出力電圧の精度に影響を及ぼす。図１１に示す構成において、差動増幅器の入力オフセット電圧を補正し、ゲインを所望の値に設定した結果として、抵抗値がＲ３≒Ｒ３’になると、出力電圧が入力電圧の高低に対して依存性を持ってしまう。例えば、差動入力電圧が同じ差電圧であっても、抵抗値のペア性に僅かにずれがある状態では、入力電圧レベルが２桁程度異なると出力電圧は大きく異なる。
【０００５】
本発明は上記事情に鑑みてなされたものであり、その目的は、出力電圧の精度が入力電圧に対する依存性を持つことを排除できる差動増幅回路，及びその差動増幅回路を備えてなる電流検出回路を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１記載の差動増幅回路によれば、オフセット電圧出力回路は、第１差動増幅器の入力端子にオフセット電圧を付与する。第２差動増幅器は、第１差動増幅器に直列に接続されると共に入力端子の一方がオフセット電圧出力回路の出力端子に接続され、ゲインが調整可能である。そして、電圧補正部は、第２差動増幅器の入力端子に付与されるオフセット電圧を補正する。
【０００７】
このように構成すれば、オフセット電圧出力回路により第２差動増幅器の入力端子に付与されるオフセット電圧の補正と、第２差動増幅器におけるゲインの調整とを独立に行うことができる。そして、第２差動増幅器は、オフセット電圧を基準の電位として動作するので、第１差動増幅器に入力される電圧の高低差による影響を受けない。したがって、オフセット電圧の補正とゲインの調整とをそれぞれ高い精度で行うことができる。
【０００８】
請求項２記載の差動増幅回路によれば、基準電圧回路は、第１差動増幅器の入力端子に基準電圧を付与する。第２差動増幅器は、第１差動増幅器に直列に接続されると共に入力端子の一方がオフセット電圧補正部の出力端子に接続され、ゲインが調整可能である。また、第２差動増幅器は、オペアンプの内部で入力オフセット電圧の調整が可能に構成されている。
【０００９】
このように構成すれば、請求項１の構成と同様にオフセット電圧の補正とゲインの調整とを独立に行うことができる。そして、第２差動増幅器は、基準電圧回路により付与される基準電圧を基準として動作するので、第１差動増幅器に入力される電圧の高低差による影響を受けない。したがって、請求項１と同様の効果が得られる。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態であり、差動増幅回路の構成を示す図
【図２】抵抗素子の値にばらつきがある場合に、差動増幅回路の出力電圧が入力電圧に依存することを説明するための回路図
【図３】抵抗値Ｒ１の公差条件が＋１％であり、入力電圧が低い場合の出力電圧を示す図
【図４】抵抗値Ｒ１の公差条件が＋１％であり、入力電圧が高い場合の出力電圧を示す図
【図５】本実施形態の構成と従来構成とについて、入力電圧を変化させた場合の出力電圧の変化をシミュレーションした結果を示す図
【図６】第２実施形態であり、差動増幅回路の構成を示す図
【図７】第３実施形態であり、差動増幅回路の構成を示す図
【図８】第４実施形態であり、差動増幅回路の構成を示す図
【図９】第５実施形態であり、差動増幅回路の構成を示す図
【図１０】第６実施形態であり、差動増幅回路を電流検出回路に適用した場合の構成例を示す図
【図１１】従来の差動増幅回路の構成を示す図
【発明を実施するための形態】
【００１１】
（第１実施形態）
図１に示すように、本実施形態の差動増幅回路８は、第１差動増幅器１，第２差動増幅器２，オフセット電圧出力回路３及び電圧補正部４を備えている。第１差動増幅器１は、オペアンプ５と、抵抗値が等しい４つの抵抗素子Ｒ３とで構成されている。２つの抵抗素子Ｒ３の一端はオペアンプ５の反転入力端子に接続され、それらの一方の他端は、オペアンプ５の出力端子に接続されている。他の２つの抵抗素子Ｒ３の一端はオペアンプ５の非反転入力端子に接続され、それらの一方の他端はオフセット電圧出力回路３の出力端子に接続されている。これにより、第１差動増幅器１のゲインは１倍に設定されている。
【００１２】
第２差動増幅器２は、オペアンプ６と、抵抗値が等しい２つの抵抗素子Ｒ４と、抵抗値が可変の抵抗素子Ｒ５とで構成されている。オペアンプ５の出力端子は、抵抗素子Ｒ４を介してオペアンプ６の反転入力端子に接続されている。オペアンプ６の非反転入力端子は、抵抗素子Ｒ４を介してオフセット電圧出力回路３の出力端子に接続されている。抵抗素子Ｒ５は、オペアンプ６の非反転入力端子と出力端子との間に接続されている。
【００１３】
オフセット電圧出力回路３は、オペアンプ７と抵抗素子Ｒ１及びＲ２とで構成されている。抵抗素子Ｒ２及びＲ１の直列回路は、電源ＶＯＭ５とグランドとの間に接続され、両者の共通接続点はオペアンプ７の非反転入力端子に接続されている。オペアンプ７の反転入力端子は出力端子に接続されている。電圧補正部４は、オペアンプ６の非反転入力端子とグランドとの間に接続される抵抗値が可変の抵抗素子Ｒ５’で構成されている。以上が差動増幅回路８を構成している。
【００１４】
次に、本実施形態の作用について説明する。先ず、差動増幅回路を構成する抵抗素子の値にばらつきがある場合に、出力電圧が入力電圧に依存することを説明する。図２に示す差動増幅回路に電圧Ｖ１，Ｖ２を入力した場合、オペアンプの各入力端子の電位は、バーチャルショートにより等しくなるので（１）式が成り立つ。
Ｖ１／（Ｒ１＋Ｒ２）×Ｒ２
＝（Ｖｏ−Ｖ２）／（Ｒ３＋Ｒ４）×Ｒ３＋Ｖ２      …（１）
（１）式を出力電圧Ｖｏについて解けば、（２）式になる。
Ｖｏ＝Ｒ２×（Ｒ３＋Ｒ４）／｛Ｒ３×（Ｒ１＋Ｒ２）｝×Ｖ１
−Ｒ４／Ｒ３×Ｖ２                          …（２）
例えば、抵抗素子Ｒ１の抵抗値にばらつきがあると、（２）式右辺第１項にあるＲ１の値とＶ１の値とによって誤差の大きさが変化する。
【００１５】
図３は差動増幅回路にＶ１＝０．２Ｖ，Ｖ２＝０．１Ｖを入力した場合、図４はＶ１＝１０．２Ｖ，Ｖ２＝１０．１Ｖを入力した場合である。非反転入力端子側の入力抵抗Ｒ１がＴｙｐ条件の１０ｋΩの場合と、１０ｋΩに対して公差条件の＋１％となる１０．１ｋΩの場合とで、出力電圧Ｖｏがどのように変化するかを示している。尚、差動増幅回路のゲインは１倍である。Ｔｙｐ条件では出力電圧Ｖｏが何れも０．２Ｖであるのに対して、公差条件の場合、図３に示すケースではＶｏ＝０．１９８７Ｖとなり、０．２Ｖに対する割合が−０．６６％である。これに対して図４に示すケースでは、Ｖｏ＝０．１３２２Ｖとなり、０．２Ｖに対する割合が−３３．９％と大幅に低下している。
【００１６】
図５に示すシミュレーション結果は、本実施形態の差動増幅回路８と図１１に示す従来構成とについて、入力電圧に対する依存性を示している。尚、本実施形態についての条件は、差動増幅回路８に入力する差電圧Ｖin＝０．２４Ｖでゲインは１０倍，オフセット電圧出力回路３により第１差動増幅器１に付与するオフセット電圧ＶＲＥＦは１Ｖである。これにより、第１差動増幅器１の出力電圧は０．７６Ｖになるが、電圧補正部４の抵抗素子Ｒ５’により、第２差動増幅器２に付与するオフセット電圧Ｖｂが同じく１Ｖになるように調整することで、出力電圧Ｖｏが略２．４Ｖになるように設定している。
【００１７】
入力電圧のレンジを０Ｖ付近から１２Ｖ以上までスイープさせても、差動増幅回路８の出力電圧Ｖｏは一定であり、入力電圧に対する依存性が無いことが分かる。一方、図１１に示す従来構成では、入力電圧が上昇するのに伴い出力電圧Ｖｏが低下している。尚、ここでは入力電圧に対する依存性の相違を示すことが趣旨であり、従来構成についての差電圧Ｖin，ゲインやオフセット電圧の設定は差動増幅回路８と相違している。
【００１８】
以上のように本実施形態によれば、オフセット電圧出力回路３は、第１差動増幅器１の非反転入力端子にオフセット電圧ＶＲＥＦを付与する。第２差動増幅器２は、第１差動増幅器１に直列に接続され、非反転入力端子がオフセット電圧出力回路３の出力端子に接続され、ゲインが調整可能である。そして、電圧補正部４は、第２差動増幅器２の非反転入力端子に付与されるオフセット電圧Ｖｂを補正する。
【００１９】
このように構成すれば、第２差動増幅器２の入力端子に付与されるオフセット電圧Ｖｂの補正と、第２差動増幅器２におけるゲインの調整とを独立に行うことができる。そして、第２差動増幅器２は、オフセット電圧Ｖｂを基準の電位として動作するので、第１差動増幅器１に入力される電圧の高低差による影響を受けない。したがって、オフセット電圧の補正とゲインの調整とをそれぞれ高い精度で行うことができる。そして、第１差動増幅器１のゲインを１倍に設定することで、入力電圧に対する依存性を最小限にできる。
【００２０】
（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図６に示す第２実施形態の差動増幅回路１１は、第１実施形態のオフセット電圧出力回路３をバンドギャップリファレンス回路１２に置き換えた構成である。バンドギャップリファレンス回路１２は基準電圧回路に相当する。
【００２１】
（第３実施形態）
図７に示す第３実施形態の差動増幅回路１３は、第１実施形態の抵抗素子Ｒ５’を抵抗値が固定の素子に置き換え、それに替えて、オフセット電圧出力回路１４の抵抗素子Ｒ１が可変抵抗となっている。この場合、第１，第２差動増幅器１，２の非反転入力端子に付与されるオフセット電圧が等しくなるように、抵抗素子Ｒ３〜Ｒ５の抵抗値が予め調整されている。抵抗素子Ｒ１は電圧補正部１５に相当する。
【００２２】
（第４実施形態）
図８に示す第４実施形態の差動増幅回路１６は、第２実施形態の差動増幅回路１１について、抵抗素子Ｒ５’を抵抗値が固定の素子に置き換え、それに替えて、抵抗素子Ｒ４を可変抵抗とした構成である。抵抗素子Ｒ４は電圧補正部１７に相当する。
【００２３】
（第５実施形態）
図９に示す第５実施形態の差動増幅回路１８は、第２実施形態の差動増幅回路１１について、第２差動増幅器２を構成するオペアンプ６をオペアンプ１９に置き換え、抵抗素子Ｒ５’を抵抗値が固定の素子に置き換えた構成である。オペアンプ１９は、内部回路の入力差動対に接続されている抵抗素子の抵抗値をトリミングすることで、入力オフセット電圧の補正が可能となっている。
【００２４】
（第６実施形態）
第６実施形態は、第１〜第５実施形態の差動増幅回路８，１１，１３，１６，１８の何れかを電流検出回路に適用した場合の構成例を複数示す。これらの基本構成は同様であり、何れも電源とグランドとの間に、半導体スイッチング素子に相当するＮチャネルＭＯＳＦＥＴ２１，負荷であり例えばアクチュエータ等を構成するインダクタ２２，電流検出用のシャント抵抗２３を含む直列回路を備え、シャント抵抗２３の両端を差動増幅回路８〜１８を構成する第１増幅器１の各入力端子に接続する。また、インダクタ２２及びシャント抵抗２３の直列回路には、フリーホイールダイオード２４が並列に接続されている。
【００２５】
図１０に示す接続例（１）〜（４）は、ＦＥＴ２１〜シャント抵抗２３を含む直列回路における各素子の接続順序が相違している。接続例（１）及び（２）は、ＦＥＴ２１のドレインが電源に接続されるハイサイドスイッチ構成であり、接続例（１）ではシャント抵抗２３が、接続例（２）ではインダクタ２２がグランド側に接続される。接続例（３）及び（４）は、ＦＥＴ２１のソースがグランドに接続されるローサイドスイッチ構成であり、接続例（３）ではインダクタ２２が、接続例（４）ではシャント抵抗２３が電源側に接続される。ＦＥＴ２１のソース，ドレインは導通端子に相当する。
【００２６】
ここで、ＦＥＴ２１のゲートを駆動するドライバと差動増幅回路８〜１８とがＩＣとして構成され、ＦＥＴ２１〜シャント抵抗２３を含む直列回路がＩＣに外付けされる場合を想定する。ＩＣとして、インダクタ２２への通電状態をモニタする必要がある場合、接続例（１）では、ＩＣに接続する端子はグランドを除いてａ，ｂの２点となる。これに対して接続例（２）ではａ点とｂ点が共通になるから、接続端子は１点のみで良くなる。また、接続例（４）では、ＩＣに接続する端子は電源を除いてｃ，ｄの２点となるが、接続例（３）ではｃ点とｄ点とが共通になるから、接続端子は１点のみで良くなる。
【００２７】
以上のように第６実施形態によれば、差動増幅回路８，１１，１３，１６，１８の何れかを用いて電流検出回路をＩＣとして構成する場合に、ＦＥＴ２１の一端とシャント抵抗２３の一端とが直接接続される接続例（２）又は（３）を採用することで、ＩＣと外付け回路とを接続する端子数及び配線数を削減できる。
【００２８】
（その他の実施形態）
半導体スイッチング素子は、ＮチャネルＭＯＳＦＥＴ２１に限ることなく、ＰチャネルＭＯＳＦＥＴやＩＧＢＴ，バイポーラトランジスタなどでも良い。
第１，第２差動増幅器それぞれのゲインの設定や、オフセット電圧の値等については、個別の設計に応じて適宜変更すれば良い。
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【符号の説明】
【００２９】
図面中、１は第１差動増幅器、２は第２差動増幅器、３はオフセット電圧付与回路、４は電圧補正部、８は差動増幅回路を示す。
【図１】
2020068406.tif 000003
【図２】
2020068406.tif 000004
【図３】
2020068406.tif 000005
【図４】
2020068406.tif 000006
【図５】
2020068406.tif 000007
【図６】
2020068406.tif 000008
【図７】
2020068406.tif 000009
【図８】
2020068406.tif 000010
【図９】
2020068406.tif 000011
【図１０】
2020068406.tif 000012
【図１１】
2020068406.tif 000013