(57)【要約】【課題】検査の精度を向上させ、半導体装置の性能を向上させる。【解決手段】検査用マークＭＫを用いたレジストパターンＲＰ１の位置ずれの検査において、レジスト膜ＲＦをパターニングすることでレジストパターンＲＰ１〜ＲＰ３を形成した際、レジストパターンＲＰ１〜ＲＰ３の上部が変形し、位置ずれが発生していると誤判定される場合がある。この変形を検査するため、熱処理を施すことでレジストパターンＲＰ１〜ＲＰ３の各々を個別に収縮させる。そして、上記熱処理後、レジストパターンＲＰ１の端部Ｅ１ａとレジストパターンＲＰ２の端部Ｅ２ａとの間の距離Ｌ５、および、レジストパターンＲＰ１の端部Ｅ１ｃとレジストパターンＲＰ３の端部Ｅ３ａとの間の距離Ｌ６を測定する。これにより、レジストパターンＲＰ１〜ＲＰ３の変化は、上記収縮に起因するものであると判定できる。【選択図】図９
2020112585.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板に、検査用マークを形成する工程、
（ｂ）前記半導体基板上および前記検査用マーク上に、レジスト膜を形成する工程、
（ｃ）前記レジスト膜をパターニングすることで、前記検査用マーク上に位置する第１レジストパターンと、前記第１レジストパターンの両側に隣接し、且つ、断面視において前記第１レジストパターンから分離された第２レジストパターンおよび第３レジストパターンとを形成する工程、
（ｄ）前記第２レジストパターン側の前記第１レジストパターンの上面の第１端部と、前記第２レジストパターン側の前記検査用マークの上面の第２端部との間の第１距離を測定し、前記第３レジストパターン側の前記第１レジストパターンの上面の第３端部と、前記第３レジストパターン側の前記検査用マークの上面の第４端部との間の第２距離を測定し、前記第１距離および前記第２距離の差分値の半分を算出する工程、
（ｅ）前記（ｄ）工程後、前記第１、第２および第３レジストパターンに対して、第１熱処理を施す工程、
（ｆ）前記（ｅ）工程後、前記第１レジストパターン側の前記第２レジストパターンの上面の第５端部と前記第１端部との間の第５距離を測定し、前記第１レジストパターン側の前記第３レジストパターンの上面の第６端部と前記第３端部との間の第６距離を測定し、前記第５距離および前記第６距離の差分値を算出する工程、
を有する、検査方法。
【請求項２】
請求項１に記載の検査方法において、
（ｇ）前記（ｆ）工程後、前記第１端部と前記第２端部との間の第７距離を測定し、前記第３端部と前記第４端部との間の第８距離を測定する工程、
（ｈ）前記（ｅ）工程〜前記（ｇ）工程を少なくとも２回以上行うことで、前記第５距離および前記第６距離の差分値と、前記第７距離および前記第８距離の差分値の半分との関係を示す検量線を作成する工程、
（ｉ）前記（ｈ）工程後、１回目に測定された前記第５距離および前記第６距離の差分値を前記検量線に照合し、前記検量線に対応する前記第７距離および前記第８距離の差分値の半分を第１補正値として算出する工程、
（ｊ）前記第１距離および前記第２距離の差分値の半分から前記第１補正値が差し引かれるように、前記第１補正値を前記（ｄ）工程にフィードバックする工程、
を更に有する、検査方法。
【請求項３】
請求項２に記載の検査方法において、
前記（ｃ）工程は、
（ｃ１）前記レジスト膜の一部に対して選択的に露光処理を行う工程、
（ｃ２）前記（ｃ１）工程後、前記レジスト膜に対して第２熱処理を施す工程、
（ｃ３）前記（ｃ２）工程後、前記レジスト膜に対して現像処理を行うことで、前記レジスト膜のうち、前記（ｃ１）工程で露光された箇所を除去し、前記（ｃ１）工程で露光されてない箇所を前記第１、第２および第３レジストパターンとして残す工程、
を有する、検査方法。
【請求項４】
請求項３に記載の検査方法において、
前記第１熱処理は、前記第２熱処理と同じ条件で行われる、検査方法。
【請求項５】
請求項３に記載の検査方法において、
前記第２レジストパターンの体積は、前記第１レジストパターンの体積および前記第３レジストパターンの体積よりも大きい、検査方法。
【請求項６】
請求項５に記載の検査方法において、
前記レジスト膜の厚さは、４μｍ以上である、検査方法。
【請求項７】
請求項１に記載の検査方法において、
前記（ｃ）工程時に、前記第１レジストパターンから、前記第１レジストパターンを取り囲むレジストパターンまでの距離は、平面視における第１方向および前記第１方向と直交する第２方向において、それぞれ同じである、検査方法。
【請求項８】
請求項７に記載の検査方法において、
前記（ｃ）工程時に、前記第１レジストパターンから、前記第１レジストパターンを取り囲むレジストパターンまでの距離は、３〜１０μｍである、検査方法。
【請求項９】
請求項１に記載の検査方法において、
平面視において、前記第１レジストパターンの面積は、前記検査用マークの面積よりも大きく、
前記第２レジストパターンおよび前記第３レジストパターンは、前記検査用マークおよび前記第１レジストパターンの周囲に形成されている、検査方法。
【請求項１０】
請求項１に記載の検査方法において、
平面視において、前記第１レジストパターンの面積は、前記検査用マークの面積よりも小さく、
前記検査用マーク上に、前記第２レジストパターンの一部および前記第３レジストパターンの一部が形成されている、検査方法。
【請求項１１】
素子形成領域および前記素子形成領域を取り囲むスクライブ領域を有する第１半導体基板を備える半導体装置の製造方法であって、
（ａ）前記スクライブ領域の前記第１半導体基板に、検査用マークを形成する工程、
（ｂ）前記第１半導体基板上および前記検査用マーク上に、レジスト膜を形成する工程、
（ｃ）前記レジスト膜をパターニングすることで、前記スクライブ領域に、前記検査用マーク上に位置する第１レジストパターンと、前記第１レジストパターンの両側に隣接し、且つ、断面視において前記第１レジストパターンから分離された第２レジストパターンおよび第３レジストパターンとを形成し、前記素子形成領域に第４レジストパターンを形成する工程、
（ｄ）前記第２レジストパターン側の前記第１レジストパターンの上面の第１端部と、前記第２レジストパターン側の前記検査用マークの上面の第２端部との間の第１距離を測定し、前記第３レジストパターン側の前記第１レジストパターンの上面の第３端部と、前記第３レジストパターン側の前記検査用マークの上面の第４端部との間の第２距離を測定し、前記第１距離および前記第２距離の差分値の半分を算出する工程、
（ｅ）前記（ｄ）工程後、前記第１、第２、第３および第４レジストパターンに対して、第１熱処理を施す工程、
（ｆ）前記（ｅ）工程後、前記第１レジストパターン側の前記第２レジストパターンの上面の第５端部と前記第１端部との間の第５距離を測定し、前記第１レジストパターン側の前記第３レジストパターンの上面の第６端部と前記第３端部との間の第６距離を測定し、前記第５距離および前記第６距離の差分値を算出する工程、
（ｇ）前記（ｆ）工程後、前記第１端部と前記第２端部との間の第７距離を測定し、前記第３端部と前記第４端部との間の第８距離を測定する工程、
（ｈ）前記（ｅ）工程〜前記（ｇ）工程を少なくとも２回以上行うことで、前記第５距離および前記第６距離の差分値と、前記第７距離および前記第８距離の差分値の半分との関係を示す検量線を作成する工程、
（ｉ）前記（ｈ）工程後、１回目に測定された前記第５距離および前記第６距離の差分値を前記検量線に照合し、前記検量線に対応する前記第７距離および前記第８距離の差分値の半分を第１補正値として算出する工程、
（ｊ）前記第１距離および前記第２距離の差分値の半分から前記第１補正値が差し引かれるように、前記第１補正値を前記（ｄ）工程にフィードバックする工程、
（ｋ）前記（ｊ）工程後、前記第１、第２、第３および第４レジストパターンを除去する工程、
（ｌ）前記（ｋ）工程後、前記（ｄ）工程において前記第１距離および前記第２距離の差分値の半分から前記第１補正値が差し引かれるように、再び前記（ｂ）工程〜前記（ｄ）工程を行う工程、
（ｍ）前記（ｌ）工程後、再び行われた前記（ｄ）工程において、前記第１距離および前記第２距離の差分値の半分から前記第１補正値が差し引かれた値が、許容範囲内であるか否であるかを判定する工程、
（ｎ）前記（ｍ）工程の判定結果が許容範囲内であるとされた場合、前記第４レジストパターンをマスクとしてイオン注入を行うことで、前記素子形成領域の前記第１半導体基板に第１不純物領域を形成する工程、
を有する、半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
（ｏ）前記（ｎ）工程後、前記第１半導体基板とは別の第２半導体基板を準備する工程、
（ｐ）前記第２半導体基板に対して、前記（ａ）工程〜前記（ｄ）工程と同様の処理を行う工程、
を更に有し、
前記第２半導体基板に対して行われる前記（ｄ）工程は、前記第１距離および前記第２距離の差分値の半分から前記第１補正値が差し引かれるように行われる、半導体装置の製造方法。
【請求項１３】
請求項１１に記載の半導体装置の製造方法において、
（ｑ）前記（ｐ）工程後、前記第１不純物領域が形成されている前記第１半導体基板に電界効果トランジスタを形成する工程、
を更に有する、半導体装置の製造方法。
【請求項１４】
請求項１１に記載の半導体装置の製造方法において、
前記（ｎ）工程時に、前記第１レジストパターンと前記第２レジストパターンとの間の前記第１半導体基板、および、前記第１レジストパターンと前記第３レジストパターンとの間の前記第１半導体基板にも、前記イオン注入が行われる、半導体装置の製造方法。
【請求項１５】
請求項１１に記載の半導体装置の製造方法において、
前記第２レジストパターンは、前記スクライブ領域および前記素子形成領域に亘って形成されている、半導体装置の製造方法。
【請求項１６】
請求項１１に記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ１）前記レジスト膜の一部に対して選択的に露光処理を行う工程、
（ｃ２）前記（ｃ１）工程後、前記レジスト膜に対して第２熱処理を施す工程、
（ｃ３）前記（ｃ２）工程後、前記レジスト膜に対して現像処理を行うことで、前記レジスト膜のうち、前記（ｃ１）工程で露光された箇所を除去し、前記（ｃ１）工程で露光されてない箇所を前記第１、第２、第３および第４レジストパターンとして残す工程、
を有する、半導体装置の製造方法。
【請求項１７】
請求項１６に記載の半導体装置の製造方法において、
前記第１熱処理は、前記第２熱処理と同じ条件で行われる、半導体装置の製造方法。
【請求項１８】
請求項１７に記載の半導体装置の製造方法において、
前記第２レジストパターンの体積は、前記第１レジストパターンの体積および前記第３レジストパターンの体積よりも大きい、半導体装置の製造方法。
【請求項１９】
請求項１８に記載の半導体装置の製造方法において、
前記レジスト膜の厚さは、４μｍ以上である、半導体装置の製造方法。
【請求項２０】
請求項１１に記載の半導体装置の製造方法において、
前記（ｃ）工程時に、前記第１レジストパターンから、前記第１レジストパターンを取り囲むレジストパターンまでの距離は、平面視における第１方向および前記第１方向と直交する第２方向において、それぞれ同じである、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および検査方法に関し、例えば、レジストパターンの形成時に検査用マークを用いる場合に有効な技術に関する。
【背景技術】
【０００２】
半導体装置の製造工程中において、各種のイオン注入またはエッチング加工などを行う場合には、レジストパターンが使用される。例えば、イオン注入によって不純物領域が形成される際には、不純物領域が所望の位置に形成されるように、マスクとなるレジストパターンが精度良く配置されることが求められる。このため、レジストパターンの位置ずれを確認するための検査が行われている。
【０００３】
例えば、特許文献１には、レジストパターンとウェハとの絶対的な位置関係を確認するために、レジストマークと下地マークとの位置ずれの量を測定機によって測定する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−２５２１６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
レジストパターンの位置がずれると、例えば、イオン注入により形成される不純物領域の位置がずれる、または、エッチング加工の対象となる被加工膜の位置がずれるため、レジストパターンを精度良く形成することが求められる。このとき、レジストパターンが所望の位置に形成されたか否かを判断するために、予め半導体基板に検査用マークを形成しておき、この検査用マークの位置と、レジストパターンの位置とを照合する技術がある。このような照合を含めた検査の精度を高めることで、レジストパターンの位置ずれを抑制し、半導体装置の性能を向上させることが求められる。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、半導体装置の製造方法および検査方法は、（ａ）半導体基板に、検査用マークを形成する工程、（ｂ）半導体基板上および検査用マーク上に、レジスト膜を形成する工程、（ｃ）レジスト膜をパターニングすることで、検査用マーク上に位置する第１レジストパターンと、第１レジストパターンの両側に隣接する第２および第３レジストパターンとを形成する工程、を有する。また、半導体装置の製造方法および検査方法は、（ｄ）第２レジストパターン側の第１レジストパターンの上面の第１端部と、第２レジストパターン側の検査用マークの上面の第２端部との間の第１距離を測定し、第３レジストパターン側の第１レジストパターンの上面の第３端部と、第３レジストパターン側の検査用マークの上面の第４端部との間の第２距離を測定する工程、を有する。また、（ｄ）工程は、第１距離および第２距離の差分値の半分を算出する工程を有する。また、半導体装置の製造方法および検査方法は、（ｅ）第１、第２および第３レジストパターンに対して、第１熱処理を施す工程、（ｆ）第１端部と第５端部との間の第５距離を測定し、第３端部と第６端部との間の第６距離を測定し、第５距離および第６距離の差分値を算出する工程、を有する。
【発明の効果】
【０００８】
一実施の形態によれば、半導体装置の性能を向上させることができる。また、検査の精度を向上させることができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１の半導体装置の製造工程を示すフローである。
【図２】実施の形態１の半導体装置の要部平面図である。
【図３】実施の形態１の半導体装置の製造工程を示す断面図である。
【図４】図３に続く製造工程を示す断面図である。
【図５】図４に続く製造工程を示す断面図である。
【図６】図５に続く製造工程を示す断面図である。
【図７】本願発明者による実験データを示すグラフである。
【図８】図６に続く製造工程を示す断面図である。
【図９】図８に続く製造工程を示す断面図である。
【図１０】本願発明者による測定データを示す表である。
【図１１】図１０の測定データから求めた検量線を示す表である。
【図１２】実施の形態２の半導体装置の要部平面図である。
【図１３】実施の形態２の半導体装置の製造工程を示す断面図である。
【図１４】実施の形態３の半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く製造工程を示す断面図である。
【発明を実施するための形態】
【００１０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１１】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１２】
また、実施の形態で用いる図面においては、図面を見易くするために、断面図であってもハッチングを省略する場合もあるし、平面図であってもハッチングを付す場合もある。
【００１３】
（実施の形態１）
以下に、図１〜図１１を用いて、本実施の形態の半導体装置の製造方法および検査方法について説明する。図１は、本実施の形態の各々の製造工程（ステップＳ１〜Ｓ１６）を示すフロー図である。図２は、本実施の形態の半導体装置の要部平面図であり、図３〜図６、図８および図９は、図２に示されるＡ−Ａ線に沿った断面図である。
【００１４】
また、本実施の形態では、図１に示されるステップＳ１〜Ｓ１３は、半導体装置の製造方法に含まれる複数の工程の一部として説明するが、ステップＳ１〜Ｓ１３は、検査用マークＭＫを使用してレジストパターンＲＰ１〜ＲＰ３の位置ずれを検査する検査方法でもある。
【００１５】
図２では、各々の構成の配置が判り易くなるように、便宜上、図６の製造工程が終了した時点における平面図が示されている。図２に示される領域は、半導体基板（ウェハ）ＳＵＢのスクライブ領域の一部を拡大したものであり、スクライブ領域は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子が形成される素子形成領域を取り囲んでいる領域である。スクライブ領域には、レジストパターンの位置ずれを測定するために用いられる検査用マーク（マーク、基準用マーク）ＭＫが形成されている。
【００１６】
図３は、検査用マークＭＫおよびレジスト膜ＲＦの形成工程を示し、図１のステップＳ１およびステップＳ２に対応している。
【００１７】
まず、フォトリソグラフィ技術およびドライエッチング処理によって、半導体基板ＳＵＢ内に溝を形成する。次に、上記溝内を含む半導体基板ＳＵＢ上に、例えばＣＶＤ（Chemical Vapor Deposition）法によって、例えば酸化シリコン膜のような絶縁膜を形成する。次に、ＣＭＰ（Chemical Mechanical Polishing）法によって、上記絶縁膜を研磨することで、上記溝外の半導体基板ＳＵＢ上に形成されていた上記絶縁膜を除去し、上記溝内に上記絶縁膜を埋め込む。これにより、半導体基板ＳＵＢに素子分離部ＳＴＩが形成され、スクライブ領域においては、素子分離部ＳＴＩが検査用マークＭＫを構成している。また、図３では、検査用マークＭＫの上面の両端部を、端部Ｅｍａおよび端部Ｅｍｂとして示している。また、ここでは図示していないが、検査用マークＭＫを形成する工程と同じ工程によって、素子形成領域にも素子分離部ＳＴＩが形成される。
【００１８】
なお、図２に示されるように、平面視における検査用マークＭＫの形状（素子分離部ＳＴＩの形状）は、実際には環状であるが、一般的にマークとして認識されるのは、環の内側の領域も含まれる。従って、本実施の形態の図３などの断面図では、素子分離部ＳＴＩと、これらに囲まれた半導体基板ＳＵＢ（破線の領域）とを合わせた領域を検査用マークＭＫとして扱う。
【００１９】
次に、半導体基板ＳＵＢ上および検査用マークＭＫ上に、例えば塗布法によって、レジスト膜ＲＦを形成する。なお、本実施の形態で使用するレジスト膜ＲＦは、ポジ型のレジスト膜である。
【００２０】
以下に、図１のステップＳ３〜Ｓ５によって、レジスト膜ＲＦをパターニングする工程を説明する。図４は、レジスト膜ＲＦに対する露光処理を示し、図１のステップＳ３に対応している。
【００２１】
レジスト膜ＲＦの一部に対して、選択的に露光処理を施す。これにより、露光されたレジスト膜ＲＦがレジストパターンＲＰ４となり、露光されなかったレジスト膜ＲＦがレジストパターンＲＰ１〜ＲＰ３となる。レジストパターンＲＰ４は、後の現像処理後に溶けて除去されるパターンであり、レジストパターンＲＰ１〜ＲＰ３は、後の現像処理後に残されるパターンである。レジストパターンＲＰ４と、レジストパターンＲＰ１〜ＲＰ３とは、架橋反応および酸発生反応などにより、各々の化学的な組成が異なっている。
【００２２】
また、図２に示されるように、レジストパターンＲＰ２およびレジストパターンＲＰ３は、それぞれレジスト膜ＲＦの一部であり、一体化しているが、本実施の形態では、Ｘ方向においてレジストパターンＲＰ１に隣接するレジストパターンＲＰ２およびレジストパターンＲＰ３を、区別して説明する。また、図示はしていないが、レジストパターンＲＰ２は、スクライブ領域および素子形成領域に亘って形成されている。
【００２３】
図５は、レジストパターンＲＰ１〜ＲＰ４に対する熱処理を示し、図１のステップＳ４に対応している。
【００２４】
レジストパターンＲＰ１〜ＲＰ４に対して、例えばＰＥＢ（Post Exposure Bake）と呼ばれる熱処理を施す。上記熱処理は、例えば８０〜１８０℃で行われる。ここで、露光されたレジストパターンＲＰ４の収縮率は、レジストパターンＲＰ１〜ＲＰ３の各々の収縮率と異なっているため、上記熱処理が施されると、これらの収縮率の違いにより、レジストパターンＲＰ４の高さと、レジストパターンＲＰ１〜ＲＰ３の各々の高さに差が生じる。一般的に、露光されていないレジストパターンＲＰ１〜ＲＰ３の各々の収縮率は、露光されたレジストパターンＲＰ４よりも高い。このため、レジストパターンＲＰ１〜ＲＰ３の各々の高さは、レジストパターンＲＰ４の高さよりも低くなる。言い換えれば、レジストパターンＲＰ１〜ＲＰ３の各々の厚さは、レジストパターンＲＰ４の厚さよりも小さくなる。
【００２５】
また、このような収縮は、高さ方向（Ｚ方向）だけでなく、横方向（Ｘ方向、Ｙ方向）においても生じる。特に、図５に示されるように、レジストパターンＲＰ１の周囲に存在しているレジストパターンＲＰ２およびレジストパターンＲＰ３の形状が非対称である場合には、Ｘ方向における一方の方向へ引張応力が発生する。このような引張応力は、Ｘ方向におけるレジストパターンＲＰ２およびレジストパターンＲＰ３の各々の長さおよび体積と関係がある。また、このような引張応力は、Ｙ方向においても発生しているが、本実施の形態では、Ｘ方向の引張応力を代表例として説明する。
【００２６】
本実施の形態では、Ｘ方向において、レジストパターンＲＰ２の長さが、レジストパターンＲＰ１の長さおよびレジストパターンＲＰ３の長さよりも長く、レジストパターンＲＰ２の体積が、レジストパターンＲＰ１の体積およびレジストパターンＲＰ３の体積よりも大きい。従って、レジストパターンＲＰ２全体の収縮量が、レジストパターンＲＰ１全体およびレジストパターンＲＰ３全体の収縮量よりも大きくなり、レジスト膜ＰＲ全体としては、レジストパターンＲＰ３からレジストパターンＲＰ２へ向かう方向へ引張応力が発生する。このため、図５に示されるように、レジストパターンＲＰ１〜ＲＰ４が、紙面の左側へ引っ張られたような形状となる。
【００２７】
言い換えれば、Ｚ方向において、レジストパターンＲＰ１の上面の端部Ｅ１ａ、Ｅ１ｃの位置は、それぞれレジストパターンＲＰ１の下面の端部Ｅ１ｂ、Ｅ１ｄの位置とずれている。また、レジストパターンＲＰ２の上面の端部Ｅ２ａの位置は、レジストパターンＲＰ２の下面の端部Ｅ２ｂの位置とずれており、レジストパターンＲＰ３の上面の端部Ｅ３ａの位置は、レジストパターンＲＰ３の下面の端部Ｅ３ｂの位置とずれている。
【００２８】
図６は、レジストパターンＲＰ１〜ＲＰ４に対する現像処理を示し、図１のステップＳ５に対応している。
【００２９】
レジストパターンＲＰ１〜ＲＰ４に対して現像処理を行うことで、レジストパターンＲＰ４が除去され、レジストパターンＲＰ１〜ＲＰ３が残される。断面視において、レジストパターンＲＰ１〜ＲＰ３の各々は分離しており、レジストパターンＲＰ１は検査用マークＭＫ上に位置しており、レジストパターンＲＰ２およびレジストパターンＲＰ３はレジストパターンＲＰ１の両側に隣接している。
【００３０】
また、上述のように、この現象処理後の平面図が図２にほぼ対応している。以下に、図２および図６に示される各構成のＸ方向における寸法の一例を記す。検査用マークＭＫの長さは、例えば５〜１０μｍであり、レジストパターンＲＰ１の長さは、例えば１２〜２０μｍである。レジストパターンＲＰ１とレジストパターンＲＰ２との間の距離、および、レジストパターンＲＰ１とレジストパターンＲＰ３との間の距離は、それぞれ例えば３〜１０μｍである。
【００３１】
また、Ｙ方向における各々の寸法もＸ方向の寸法と同様である。すなわち、Ｙ方向において、検査用マークＭＫの長さは、例えば５〜１０μｍであり、レジストパターンＲＰ１の長さは、例えば１２〜２０μｍである。また、Ｙ方向において、レジストパターンＲＰ１と、レジストパターンＲＰ１の両側に隣接するレジストパターン（レジスト膜ＲＦ）との距離は、それぞれ例えば３〜１０μｍである。言い換えれば、レジストパターンＲＰ１を取り囲むレジストパターン（レジスト膜ＲＦ）までの距離は、Ｘ方向およびＹ方向において、それぞれ同じである。
【００３２】
次に、図１のステップＳ６に示される第１測定を行う。この第１測定では、検査用マークＭＫを用いて、レジストパターンＲＰ１〜ＲＰ３の位置がずれているか否かの判定を行うための検査が行われる。まず、図６に示される距離Ｌ１および距離Ｌ２を測定し、距離Ｌ１および距離Ｌ２の差分値を求める。具体的には、距離Ｌ１は、検査用マークＭＫの端部ＥｍａからレジストパターンＲＰ１の端部Ｅ１ａまでの距離であり、距離Ｌ２は、検査用マークＭＫの端部ＥｍｂからレジストパターンＲＰ１の端部Ｅ１ｃまでの距離である。
【００３３】
その後、通常であればステップＳ１５に移行し、距離Ｌ１および距離Ｌ２の差分値の半分（（Ｌ１−Ｌ２）／２の値）が、許容範囲内の値であるか否かの判定が行われる。すなわち、仮に、レジストパターンＲＰ１〜ＲＰ３の位置がずれていたとしても、その位置ずれの値が、許容範囲内の値であるか否かの判定が行われる。
【００３４】
ここで、ステップＳ４の熱処理によって、レジストパターンＲＰ１〜ＲＰ３の上部は変形するが、レジストパターンＲＰ１〜ＲＰ３は半導体基板ＳＵＢに密着しているため、レジストパターンＲＰ１〜ＲＰ３の下部はほとんど変形しない。すなわち、レジストパターンＲＰ１の端部Ｅ１ｂ、Ｅ１ｄ、レジストパターンＲＰ２の端部Ｅ２ｂおよびレジストパターンＲＰ３の端部Ｅ３ｂの各々の位置は、ステップＳ４の熱処理の前後でほぼ変わらない。このため、本実施の形態では、レジストパターンＲＰ１〜ＲＰ３の位置は、ほぼ設計値の通りであり、ずれていないことになる。または、レジストパターンＲＰ１〜ＲＰ３の位置のずれは、許容範囲内であることになる。
【００３５】
しかしながら、上述のように、レジストパターンＲＰ１の上部が変形しているため、レジストパターンＲＰ１〜ＲＰ３の位置が許容できない程にずれていると判定（ＮＯ）される場合がある。以降では、レジストパターンＲＰ１の上部の変形に起因する位置ずれの量を「騙され量」と称する場合もある。
【００３６】
また、本願発明者の検討によれば、レジスト膜ＲＦが４μｍ以上のような厚さを有する場合、レジスト膜ＲＦの体積が大きいことから、引張応力の値が大きくなるため、誤判定が起き易くなることが分かった。例えばレジストパターンＲＰ１〜ＲＰ３（レジスト膜ＲＦ）の厚さが５μｍの場合、Ｘ方向における騙され量は１００ｎｍ以上となる。通常、半導体装置の製造工程における最小加工寸法が４０〜３５０ｎｍである場合、レジストパターンＲＰ１〜ＲＰ３の位置のずれの許容範囲は１０ｎｍ以上、１００ｎｍ未満に設定されるため、１００ｎｍ以上の騙され量は、許容できる値ではない。
【００３７】
このため、実際にはレジストパターンＲＰ１〜ＲＰ３の位置はずれていない、または、実際の位置ずれの値が許容範囲内の値であるにも関わらず、レジストパターンＲＰ１〜ＲＰ３の位置がずれており、位置ずれの値が許容範囲外であると、誤判定される不具合が発生する。そして、このような騙され量による誤判定と、通常の位置ずれの判定とを区別することは難しいという問題がある。
【００３８】
また、引張応力による騙され量は、検査用マークＭＫからある程度離れた位置から影響を受けることが分かった。図７は、本願発明者が実験を行ったデータを示すグラフである。図７の横軸は、検査用マークＭＫから周囲のレジストパターン（レジストパターンＲＰ２、ＲＰ３など）までの距離を示し、図７の縦軸は、レジストパターンの位置ずれの測定値を示している。また、グラフ中の●印は、Ｘ方向に対して測定したものであり、グラフ中の▲印は、Ｙ方向に対して測定したものである。
【００３９】
グラフに示されるように、横軸の距離を−６０μｍから１８０μｍまで変化させると、−１００ｎｍから−５０ｎｍまで位置ずれの値が変化している。これにより、検査用マークＭＫから２００μｍ程度離れたレジストパターンでも、位置ずれに影響を与えることが分かった。一般的に、スクライブ領域の幅は１００μｍ程度であるので、素子形成領域に形成されているレジストパターンの形状が、位置ずれに影響を与えていることになる。例えば、本実施の形態では、スクライブ領域および素子形成領域に亘って形成されているレジストパターンＲＰ２は、位置ずれに対して大きく影響している。
【００４０】
以上のような本願発明者による考察から、本実施の形態では、１回目の第１測定後においては、ステップＳ６からステップＳ１５へ移行するのではなく、騙され量を検査するために、ステップＳ６からステップＳ７以降へ移行する。
【００４１】
以下に、レジストパターンＲＰ１〜ＲＰ３の位置のずれが、騙され量に起因するものであるか否かを判定する方法と、騙され量の値を補正値としてステップＳ６の第１測定にフィードバックする方法とを説明する。
【００４２】
まず、図１のステップＳ７に示される第２測定を行う。なお、後でも説明するが、このステップＳ７の第２測定は、必ず実施されなくともよい。
【００４３】
第２測定では、図８に示される距離Ｌ３および距離Ｌ４を測定する。なお、図７に示される状態は、距離Ｌ３および距離Ｌ４が記されている点を除き、図６に示される状態と同じである。距離Ｌ３は、レジストパターンＲＰ１とレジストパターンＲＰ２との間の距離に相当し、距離Ｌ４は、レジストパターンＲＰ１とレジストパターンＲＰ３との間の距離に相当する。すなわち、距離Ｌ３は、レジストパターンＲＰ１の端部Ｅ１ａからレジストパターンＲＰ２の端部Ｅ２ａまでの距離であり、距離Ｌ４は、レジストパターンＲＰ１の端部Ｅ１ｃからレジストパターンＲＰ３の端部Ｅ３ａまでの距離である。
【００４４】
ここで、ステップＳ４の熱処理時には、レジストパターンＲＰ１〜ＲＰ４が繋がっていたため、レジスト膜ＲＦ全体が同じ方向に収縮していた。従って、距離Ｌ３は距離Ｌ４と等しく、距離Ｌ３および距離Ｌ４の差分値はほぼゼロである。この以下の工程では、距離Ｌ３または距離Ｌ４を基準として、レジストパターンＲＰ１〜ＲＰ３の各々の形状の変化を測定する。
【００４５】
第２測定後、図１のステップＳ８に示される熱処理を行う。上記熱処理は、例えば８０〜１８０℃で行われる。なお、上記熱処理の条件（温度および時間など）は、ステップＳ４の熱処理の条件と同じであることが好ましい。図９には、上記熱処理によってレジストパターンＲＰ１〜ＲＰ３が収縮し、レジストパターンＲＰ１〜ＲＰ３の各々の形状が変化した様子が示されている。ステップＳ８の熱処理時には、レジストパターンＲＰ１〜ＲＰ３が互いに分離されているため、レジストパターンＲＰ１〜ＲＰ３の各々が個別に収縮する。そして、図９に示されるように、体積の大きいレジストパターンＲＰ２の収縮は大きいが、体積の小さいレジストパターンＲＰ１およびレジストパターンＲＰ３の収縮は小さい。
【００４６】
次に、図１のステップＳ９に示される第３測定を行う。第３測定では、図９に示される距離Ｌ５および距離Ｌ６を測定する。距離Ｌ５は、レジストパターンＲＰ１の端部Ｅ１ａからレジストパターンＲＰ２の端部Ｅ２ａまでの距離であり、距離Ｌ６は、レジストパターンＲＰ１の端部Ｅ１ｃからレジストパターンＲＰ３の端部Ｅ３ａまでの距離である。
【００４７】
次に、図１のステップＳ１０に示されるような、騙され量の有無の判定処理を行う。距離Ｌ５が基準となる距離Ｌ３と異なり、且つ、距離Ｌ６が基準となる距離Ｌ４と異なっていた場合には、レジストパターンＲＰ１〜ＲＰ３の各々の形状に変化があったと判断できる。次に、距離Ｌ５および距離Ｌ６が、それぞれ距離Ｌ３および距離Ｌ４と異なっていた場合、距離Ｌ５および距離Ｌ６の差分値を算出する。この結果、両者に差が発生していた場合、レジストパターンＲＰ１〜ＲＰ３は引張応力の影響を受け、レジストパターンＲＰ１〜ＲＰ３の位置ずれには、騙され量が含まれていることが分かる。
【００４８】
ここで、距離Ｌ５および距離Ｌ６の差分値がゼロであるか、許容できる程度に微小であれば、騙され量は「無し」と判定される。この場合、ステップＳ１０からステップＳ１４へ移行し、レジストパターンＲＰ１〜ＲＰ３をアッシング処理によって除去し、ステップＳ２〜Ｓ５を経て再びレジストパターンＲＰ１〜ＲＰ３を形成する。その後、ステップＳ６の第１測定が行われ、ステップＳ１５で位置ずれの判定結果が良好であれば、ステップＳ１６へ移行する。
【００４９】
しかし、距離Ｌ５および距離Ｌ６に差が発生し、その差分値が許容できない程度であれば、騙され量は「有り」と判定される。この場合、ステップＳ１０からステップＳ１１へと移行し、騙され量の算出が行われる。
【００５０】
ところで、本実施の形態では上述のように、ステップＳ７の第２測定において距離Ｌ３および距離Ｌ４を測定したが、ステップＳ７の第２測定を省略し、ステップＳ６の第１測定の後に、ステップＳ８の熱処理およびステップＳ９の第３測定を行ってもよい。この場合も、距離Ｌ５および距離Ｌ６を測定し、距離Ｌ５および距離Ｌ６の差分値を算出する。そして、距離Ｌ５および距離Ｌ６の差分値がほぼゼロであれば、レジストパターンＲＰ１〜ＲＰ３の位置ずれには、引張応力に起因する騙され量が含まれていないと判断できる。また、両者に差が発生していた場合、レジストパターンＲＰ１〜ＲＰ３の位置ずれには、騙され量が含まれていると判断できる。このように、ステップＳ８の熱処理によって変形したレジストパターンＲＰ１〜ＲＰ３について、距離Ｌ５および距離Ｌ６の差分値を直接的に算出することでも、騙され量の有無を判定することができる。
【００５１】
ステップＳ１０において騙され量が「有り」と判定された場合、図１のステップＳ１１に示される第４測定を行う。第４測定では、図９に示される距離Ｌ７および距離Ｌ８を測定する。距離Ｌ７は、検査用マークＭＫの端部ＥｍａからレジストパターンＲＰ１の端部Ｅ１ａまでの距離であり、距離Ｌ８は、検査用マークＭＫの端部ＥｍｂからレジストパターンＲＰ１の端部Ｅ１ｃまでの距離である。その後、距離Ｌ７および距離Ｌ８の差分値の半分（（Ｌ７−Ｌ８）／２の値）を算出することで、騙され量が求められる。
【００５２】
図１０は、ステップＳ８の熱処理、ステップＳ９の第３測定、ステップＳ１０の判定処理、および、ステップＳ１１の第４測定を少なくとも２回以上行い、その結果である測定データを示す表である。また、図１１は、図１０の測定データから求めた検量線（破線で示されている線）を示す表であり、レジストパターンＲＰ１〜ＲＰ３の変形と、騙され量との関係を示すグラフである。
【００５３】
図１１の検量線を用いて、図１のステップＳ１２に示される照合処理を行う。すなわち作成された検量線に基づいて、（Ｌ５−Ｌ６）の値に対応する騙され量（（Ｌ７−Ｌ８）／２の値）を算出することができる。例えば、（Ｌ５−Ｌ６）の値が２９２．４ｎｍであった場合、騙され量が２００ｎｍであると算出することができる。また、１回目のステップＳ９の熱処理の条件が、ステップＳ４の熱処理の条件と同じであれば、１回目の（Ｌ５−Ｌ６）の値を検量線に照合することで、検量線に対応する騙され量（（Ｌ７−Ｌ８）／２の値）を算出することができる。
【００５４】
なお、ステップＳ８〜Ｓ１１を２回以上行うことで作成される図１１の検量線は、本実施の形態のように製造工程中に作成されてもよいし、同じ条件で行われる実験によって、予め作成されてもよい。
【００５５】
次に、図１のステップＳ１３に示されるように、検量線を用いて算出された騙され量は、ステップＳ６の第１測定へフィードバックされる。すなわち、距離Ｌ１および距離Ｌ２の差分値の半分（（Ｌ１−Ｌ２）／２の値）から、補正値である距離Ｌ７および距離Ｌ８の差分値の半分（（Ｌ７−Ｌ８）／２の値）が差し引かれるような補正が行われる。例えば、騙され量が２００ｎｍであった場合、ステップＳ６で測定される距離Ｌ１および距離Ｌ２の差分値の半分が、２００ｎｍずらされた値に補正される。すなわち、レジストパターンＲＰ１と検査用マークＭＫとの位置ずれの検査に使用される補正値として、ステップＳ１２で算出された騙され量が使用される。
【００５６】
また、本実施の形態では、Ｘ方向の位置ずれに対して説明したが、Ｙ方向の位置ずれに対しても、同様の手順によって騙され量の算出が行われ、その結果がステップＳ６の第１測定へフィードバックされる。
【００５７】
次に、図１のステップＳ１４に示されるように、アッシング処理によって、レジストパターンＲＰ１〜ＲＰ３を除去する。その後、ステップＳ２〜Ｓ５と同様の処理を行うことで、レジストパターンＲＰ１〜ＲＰ３を再び形成する。そして、２回目のステップＳ６の第１測定では、ステップＳ１３によってフィードバックされた値を用いることで、レジストパターンＲＰ１〜ＲＰ３の位置ずれの測定を行い、ステップＳ１５の判定処理を行う。
【００５８】
ステップＳ１５の判定結果が良好である場合（ＹＥＳ）、ステップＳ１６に示されるように、イオン注入工程などのようなレジストパターンＲＰ１〜ＲＰ３を用いた次の製造工程が行われる。ステップＳ１５の判定結果が良好でない場合（ＮＯ）、それはレジストパターンＲＰ１〜ＲＰ３の形成位置がずれていることを意味するので、一度レジストパターンＲＰ１〜ＲＰ３を除去し、ステップＳ２で再びレジストパターンＲＰ１〜ＲＰ３を作り直す。
【００５９】
また、同じ製品または同じマスクパターンを用いる製品であれば、フィードバックされた結果を用いればよいので、２回目以降のウェハ処理において、ステップＳ７〜Ｓ１４の各工程を再び行い、再び騙され量を算出する必要はない。すなわち、本実施の形態の半導体基板ＳＵＢの後に処理される半導体基板では、ステップＳ１〜Ｓ６と同様の処理が行われた後、ステップＳ１５の判定処理が行われる。ステップＳ１５は、距離Ｌ１および距離Ｌ２の差分値の半分（（Ｌ１−Ｌ２）／２の値）から、補正値である騙され量（（Ｌ７−Ｌ８）／２の値）が差し引かれるように行われる。このため、ステップＳ６の位置ずれの測定値が、ステップＳ１５にて許容範囲内であると判定された場合には、上記半導体基板は、ステップＳ１６へ移行される。
【００６０】
以上のように、本実施の形態によれば、検査用マークＭＫを用いたレジストパターンＲＰ１〜ＲＰ３の位置ずれの検査において、騙され量による位置ずれの誤判定が含まれていたとしても、その位置ずれが騙され量によるものであるか否かを判定することができる。
【００６１】
また、図１１に示される検量線を用いた照合処理（ステップＳ１２）により、騙され量を測定することができ、その結果をステップＳ６の第１測定にフィードバックすることができるので、騙され量が排除された位置ずれの測定を行うことができる。このため、レジストパターンＲＰ１〜ＲＰ３の位置ずれの検査の精度が向上し、レジストパターンＲＰ１〜ＲＰ３を用いて製造される半導体装置の性能を向上させることができる。
【００６２】
また、本実施の形態では、検査用マークＭＫとして素子分離部ＳＴＩを使用した場合を例示したが、検査用マークＭＫは、素子分離部ＳＴＩ以外の他の構造物であってもよい。例えば、検査用マークＭＫは、電界効果トランジスタのゲート電極と同層の導電性膜であってもよいし、アルミニウムまたは銅を主体とした配線と同層の金属膜であってもよい。
【００６３】
（実施の形態２）
以下に、図１２および図１３を用いて、実施の形態２の半導体装置の製造方法および検査方法を説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。図１２は、実施の形態２の半導体装置の要部平面図であり、図１３は、図１２に示されるＡ−Ａ線に沿った断面図である。また、図１３は、実施の形態１の図６の状態に対応しており、図１２は、図１３の製造工程中の平面図を示している。
【００６４】
実施の形態１では、平面視において、レジストパターンＲＰ１の面積は検査用マークＭＫの面積よりも大きく、検査用マークＭＫ全体を覆うようにレジストパターンＲＰ１が形成されていた。また、検査用マークＭＫおよびレジストパターンＲＰ１の周囲に、レジストパターンＲＰ２およびレジストパターンＲＰ３が形成されていた。すなわち、平面視において、検査用マークＭＫに重ならないように、レジストパターンＲＰ２およびレジストパターンＲＰ３が形成されていた。
【００６５】
図１２および図１３に示されるように、実施の形態２では、平面視において、レジストパターンＲＰ１の面積は検査用マークＭＫの面積よりも小さく、レジストパターンＲＰ１は検査用マークＭＫに内包されている。また、検査用マークＭＫ上には、レジストパターンＲＰ２の一部およびレジストパターンＲＰ３の一部も形成されている。Ｘ方向において、検査用マークＭＫの長さは１２〜２０μｍであり、レジストパターンＲＰ１の長さは４μｍ以下であり、レジストパターンＲＰ２とレジストパターンＲＰ３との間の距離は５〜１０μｍである。
【００６６】
実施の形態２においても、実施の形態１と同様の手法を用いて、レジストパターンＲＰ１〜ＲＰ３の位置ずれが騙され量によるものであるか否かを判定することができ、図１１に示される検量線を用いた照合処理（ステップＳ１２）により、騙され量を測定することができ、その結果をステップＳ６の第１測定にフィードバックすることができる。
【００６７】
（実施の形態３）
以下に、図１４および図１５を用いて、実施の形態３の半導体装置の製造方法を説明する。実施の形態３では、図１のステップＳ１５の具体例を説明する。すなわち、図１４および図１５は、素子形成領域のうち、領域１Ａに形成される電界効果トランジスタ１Ｑ、および、領域２Ａに形成される電界効果トランジスタ２Ｑの製造方法を示している。
【００６８】
図１４に示されるように、まず、ｐ型の支持基板ＳＳを準備する。次に、フォトリソグラフィ技術およびイオン注入法によって、支持基板ＳＳの表面にｎ型の不純物領域ＮＢＬを形成する。次に、支持基板ＳＳ上に、エピタキシャル成長法によって、４μｍ程度の厚さを有するｐ型のエピタキシャル層ＥＰを形成する。これにより、不純物領域ＮＢＬを含む支持基板ＳＳおよびエピタキシャル層ＥＰからなる半導体基板ＳＵＢが形成される。次に、半導体基板ＳＵＢの表面付近に、素子分離部ＳＴＩを形成する。素子分離部ＳＴＩは、図１のステップＳ１において検査用マークＭＫを形成する工程と同じ工程によって形成される。
【００６９】
次に、半導体基板ＳＵＢ上に、領域２Ａを覆い、且つ、領域１Ａを開口するパターンを有するレジストパターンＲＰ５を形成する。実施の形態３の使用されるレジストパターンＲＰ５は、実施の形態１または実施の形態２のレジストパターンＲＰ１〜ＲＰ３と同様に、レジスト膜ＲＦがパターニングされることで形成されている。すなわち、レジストパターンＲＰ５は、検量線を用いて算出された騙され量が補正値としてステップＳ６の第１測定にフィードバックされた後に形成されたレジストパターンである。
【００７０】
次に、レジストパターンＲＰ５をマスクとしてイオン注入を行うことで、領域１Ａの半導体基板ＳＵＢにｐ型の不純物領域ＰｉＳＯを選択的に形成する。不純物領域ＰｉＳＯは、半導体基板ＳＵＢのうちエピタキシャル層ＥＰの深い位置に形成される。上述のように、エピタキシャル層ＥＰの厚さは４μｍ程度であるため、このイオン注入においてレジストパターンＲＰ５がマスクとして機能するためには、レジストパターンＲＰ５の厚さは、例えば４μｍ以上であることが求められる。
【００７１】
実施の形態１で説明したように、レジストパターン（レジスト膜ＲＦ）の厚さが非常に厚い場合、レジスト膜ＲＦの収縮量が多くなり、大きな引張応力が発生しやすい。そして、それが原因となって、騙され量が大きくなり、レジストパターンが位置ずれを起こしていると誤判定される問題があった。ここで、レジストパターンＲＰ５は、検量線を用いて算出された騙され量がステップＳ６の第１測定にフィードバックされた後に形成されているため、レジストパターンＲＰ５の位置は、設計値の許容範囲内で形成されている。このため、不純物領域ＰｉＳＯが精度良く形成されている。
【００７２】
なお、このイオン注入は、レジストパターンＲＰ１とレジストパターンＲＰ２との間の半導体基板ＳＵＢ、および、レジストパターンＲＰ１とレジストパターンＲＰ３との間の半導体基板ＳＵＢにも行われる。そのため、これらの半導体基板ＳＵＢにも、不純物領域ＰｉＳＯと同様な不純物領域が形成されることになる。
【００７３】
その後、図１５に示されるように、各種の工程を経て、領域１Ａに電界効果トランジスタ１Ｑが形成され、領域２Ａに電界効果トランジスタ２Ｑが形成される。
【００７４】
まず、アッシング処理によって、レジストパターンＲＰ５を除去する。次に、フォトリソグラフィ技術およびイオン注入法によって、領域１Ａの半導体基板ＳＵＢにｎ型のウェル領域ＮＷを形成し、領域１Ａおよび領域２Ａの半導体基板ＳＵＢにｐ型のウェル領域ＰＷをそれぞれ形成する。次に、領域１Ａおよび領域２Ａの半導体基板ＳＵＢ上に、熱酸化法またはＣＶＤ法によって、例えば酸化シリコンからなるゲート絶縁膜ＧＩ１、ＧＩ２をそれぞれ形成する。次に、ゲート絶縁膜ＧＩ１、ＧＩ２上に、ＣＶＤ法によって、例えば多結晶シリコン膜を形成し、その後、この多結晶シリコン膜をパターニングすることで、ゲート絶縁膜ＧＩ１、ＧＩ２上にゲート電極ＧＥ１、ＧＥ２をそれぞれ形成する。
【００７５】
次に、フォトリソグラフィ技術およびイオン注入法によって、領域２Ａの半導体基板ＳＵＢにｎ型の不純物領域ＥＸＳ、ＥＸＤを形成する。次に、半導体基板ＳＵＢ上に、ＣＶＤ法によって、例えば窒化シリコン膜を形成し、その後、この窒化シリコン膜に異方性エッチング処理を施すことで、ゲート電極ＧＥ１、ＧＥ２の各々の側面にサイドウォールスペーサＳＷを形成する。次に、フォトリソグラフィ技術およびイオン注入法によって、領域１Ａのウェル領域ＮＷおよびウェル領域ＰＷ、並びに、領域２Ａのウェル領域ＰＷに、ｎ型の不純物領域ＮＳ、ＮＤをそれぞれ形成する。
【００７６】
領域１Ａにおいて、不純物領域ＮＤおよびウェル領域ＮＷは、電界効果トランジスタ１Ｑのドレイン領域を構成し、ウェル領域ＰＷ内に形成された不純物領域ＮＳは、電界効果トランジスタ１Ｑのソース領域を構成する。また、領域２Ａにおいて、不純物領域ＮＤおよび不純物領域ＥＸＤは、電界効果トランジスタ２Ｑのドレイン領域を構成し、不純物領域ＮＳおよび不純物領域ＥＸＳは、電界効果トランジスタ２Ｑのソース領域を構成する。
【００７７】
次に、電界効果トランジスタ１Ｑ、２Ｑを覆うように、半導体基板ＳＵＢ上に、ＣＶＤ法によって、例えば酸化シリコンからなる層間絶縁膜ＩＬを形成する。次に、フォトリソグラフィ技術およびエッチング処理によって、層間絶縁膜ＩＬにコンタクトホールを形成し、その後、上記コンタクトホール内を埋め込むように、ＣＶＤ法によって、例えばタングステンを主体とする導電性膜を形成する。次に、ＣＭＰ法またはエッチング処理によって、上記コンタクトホール外の上記導電性膜を除去することで、層間絶縁膜ＩＬのコンタクトホール内に、上記導電性膜からなるプラグＰＧが形成される。
【００７８】
次に、層間絶縁膜ＩＬ上に、例えば窒化チタン膜、アルミニウム膜および窒化チタン膜の積層膜からなる配線Ｍ１を形成する。配線Ｍ１は、プラグＰＧを介して、不純物領域ＮＤ、ＮＳに電気的に接続される。
【００７９】
その後、配線Ｍ１上および層間絶縁膜ＩＬ上に、多層の配線および層間絶縁膜が形成されるが、ここではそれらの説明は省略する。以上により、図１５に示される半導体装置が製造される。
【００８０】
以上、本願発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上述の各実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【００８１】
１Ａ、２Ａ    領域
１Ｑ、２Ｑ    電界効果トランジスタ
Ｅ１ａ〜Ｅ１ｄ、Ｅ２ａ、Ｅ２ｂ、Ｅ３ａ、Ｅ３ｂ、Ｅｍａ、Ｅｍｂ    端部
ＥＰ    エピタキシャル層
ＥＸＤ    不純物領域
ＥＸＳ    不純物領域
ＧＥ１、ＧＥ２    ゲート電極
ＧＩ１、ＧＩ２    ゲート絶縁膜
ＩＬ    層間絶縁膜
Ｍ１    配線
ＭＫ    検査用マーク
ＮＢＬ    不純物領域
ＮＤ    不純物領域
ＮＳ    不純物領域
ＮＷ    ウェル領域
ＲＦ    レジスト膜
ＰＧ    プラグ
ＰｉＳＯ    不純物領域
ＰＷ    ウェル領域
ＲＰ１〜ＲＰ５    レジストパターン
Ｓ１〜Ｓ１６    ステップ
ＳＳ    支持基板
ＳＴＩ    素子分離部
ＳＵＢ    半導体基板
ＳＷ    サイドウォールスペーサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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