(57)【要約】【課題】インバータ用デバイスとして用いるＭＯＳＦＥＴであって、半導体基板の内部での結晶欠陥の発生を抑制することができる半導体装置および半導体回路装置を提供すること。【解決手段】活性領域１の有効領域１ａには、半導体基板１０のおもて面側に、縦型ＭＯＳＦＥＴのトレンチゲート構造のＭＯＳゲートが設けられている。活性領域１の無効領域１ｂには、半導体基板１０のおもて面の上に、層間絶縁膜２０を介してゲートパッド２２が設けられている。半導体基板１０のおもて面の表面層に、無効領域１ｂ全体にわたってｎ型領域１３’が設けられている。ゲートパッド２２の直下の部分は、層間絶縁膜２０を挟んで、ｎ+型出発基板１１、ｎ-型ドリフト領域１２およびｎ型領域１３’からなるｎ型領域のみとなっている。ｐ型ベース領域１４の、無効領域１ｂに延在する部分であるｐ型ベース領域延在部１４’の内部に、ｎ+型ソース領域１５は設けられていない。【選択図】図５
2020013836.tif 000002
【特許請求の範囲】
【請求項１】
第１主面と第２主面との間に第１導電型の第１半導体層を有する、シリコンよりもバンドギャップの広い半導体からなる第１半導体基板と、
前記第１半導体基板の前記第１主面から前記第１半導体層よりも浅い位置に、前記第１半導体層に接して設けられ、前記第１主面に露出された第２導電型の第２半導体層と、
前記第２半導体層の内部に選択的に設けられた第１導電型の第１半導体領域と、
前記第１半導体基板の前記第１主面から前記第２半導体層を貫通して前記第１半導体層に達する第１導電型の第２半導体領域と、
前記第２半導体層の、前記第１半導体領域および前記第２半導体領域を除く部分である第２導電型の第３半導体領域と、
前記第１半導体領域および前記第３半導体領域を貫通して前記第１半導体層に達するトレンチと、
前記トレンチの内部に、ゲート絶縁膜を介して設けられたゲート電極と、
前記第１半導体基板の前記第１主面の上に設けられ、前記第１半導体領域および前記第３半導体領域に接する第１電極と、
前記第１半導体基板の前記第２主面の上に設けられ、前記第１半導体層に接する第２電極と、
前記第１半導体基板の前記第１主面の上に層間絶縁膜を介して設けられた、前記第１電極の電位以外の電位をもつ電極パッドと、
を備え、
前記第２半導体領域は、前記第１半導体基板のうち、前記電極パッドが設けられた無効領域に設けられ、
前記第１半導体領域、前記第３半導体領域および前記ゲート電極は、前記第１半導体基板のうち、前記無効領域を除く有効領域に設けられていることを特徴とする半導体装置。
【請求項２】
前記第３半導体領域は、前記有効領域から前記無効領域にまで延在しており、
前記第３半導体領域の、前記無効領域に延在する部分は、前記電極パッドを配置した領域の周囲を囲み、
前記第１半導体領域は、前記第３半導体領域の、前記無効領域に延在する部分を除く部分に配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記トレンチは、前記第３半導体領域の、前記無効領域に延在する部分と、前記第３半導体領域の、前記第１半導体領域を配置した部分と、の間に設けられていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１半導体層の内部に、前記第３半導体領域と離して、かつ前記トレンチの底面に深さ方向に対向して選択的に設けられ、前記トレンチの底面から前記第２主面側へ所定深さに達する第２導電型の第４半導体領域と、
前記第１半導体層の内部に、前記第３半導体領域に接して、かつ前記第４半導体領域と離して選択的に設けられ、前記第３半導体領域との界面から前記第２主面側へ所定深さに達する第２導電型の第５半導体領域と、
をさらに備え、
前記第３半導体領域の、前記トレンチによって分離された部分にそれぞれ異なる前記第５半導体領域が接することを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
前記第５半導体領域は、前記第３半導体領域の、前記トレンチによって分離された部分の中央部に接することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第３半導体領域の、前記無効領域に延在する部分に接する前記第５半導体領域は、前記第３半導体領域の、前記無効領域に延在する部分の中央部よりも前記電極パッド寄りの部分に接することを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記第１半導体基板の、前記電極パッドに深さ方向に対向する部分には、前記第２半導体領域および前記第１半導体層からなる第１導電型領域のみが配置されていることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
【請求項８】
前記第２半導体領域の不純物濃度は、前記第１半導体層の不純物濃度よりも高いことを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
【請求項９】
前記第２半導体領域は、前記層間絶縁膜を挟んで深さ方向に前記電極パッドに対向することを特徴とする請求項１〜８のいずれか一つに記載の半導体装置。
【請求項１０】
前記第２半導体領域の内部に、前記第３半導体領域と離して選択的に設けられ、前記第１半導体基板の前記第１主面から所定深さに達する、フローティング電位の第２導電型の第６半導体領域をさらに備え、
前記第６半導体領域は、前記層間絶縁膜を挟んで深さ方向に前記電極パッドに対向することを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
【請求項１１】
請求項１〜１０のいずれか一つに記載の半導体装置と、
第３主面および第４主面を有する、シリコンよりもバンドギャップの広い半導体からなる第１導電型の第２半導体基板と、
前記第２半導体基板の内部に選択的に設けられ、前記第３主面に露出する第２導電型の第７半導体領域と、
前記第２半導体基板の前記第３主面の上に設けられ、前記第７半導体領域に接し、かつ前記第１電極に電気的に接続された第３電極と、
前記第２半導体基板の前記第４主面の上に設けられ、前記第２電極に電気的に接続された第４電極と、
をさらに備えることを特徴とする半導体回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置および半導体回路装置に関する。
【背景技術】
【０００２】
従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：金属−酸化膜−半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。
【０００３】
例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。また、ＭＯＳＦＥＴは、構造上、ｐ型ベース領域とｎ-型ドリフト領域とのｐｎ接合で形成される寄生ダイオードを内蔵する。この寄生ダイオードは、ＭＯＳＦＥＴをインバータ用デバイスとして用いた場合に、ＭＯＳＦＥＴを保護する還流ダイオードとして使用可能である。
【０００４】
また、市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。このため、パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。また、ＭＯＳＦＥＴは、上述したように内蔵の寄生ダイオードを還流ダイオードとして使用可能であるため、外付けの還流ダイオードを追加して接続することなく、経済性の面でも注目されている。
【０００５】
また、炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、他のシリコンよりもバンドギャップの広い半導体（以下、ワイドバンドギャップ半導体とする）も有する。また、ワイドバンドギャップ半導体は、シリコンと同様に、金属との間で整流特性を示すショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｄｉｏｄｅ）を作製（製造）可能である。これらの理由から、ワイドバンドギャップ半導体を基板材料とした高耐圧で低オン抵抗なＳＢＤが実現可能である。
【０００６】
次に、炭化珪素を用いたＭＯＳＦＥＴ（以下、ＳｉＣ−ＭＯＳＦＥＴとする）に、炭化珪素を用いたＳＢＤ（以下、ＳｉＣ−ＳＢＤとする）を逆並列に接続し、ＳｉＣ−ＭＯＳＦＥＴのオン・オフ（ＯＮ・ＯＦＦ）により誘導性負荷に電流を流してインバータ動作を行う半導体回路装置について説明する。図１８は、一般的な半導体回路装置の回路構成を示す回路図である。図１８には、３相インバータの回路構成の２相分を図示省略する。図１８に示す半導体回路装置は、４つのＭＯＳＦＥＴ１０１〜１０４のオン・オフ動作で直流電圧を交流電圧に変換するフルブリッジ回路構成のインバータである。
【０００７】
ハイサイド（電源ライン側）のＭＯＳＦＥＴ１０１，１０３のドレインは、直流電源１０５の正極側に接続されている。ハイサイドのＭＯＳＦＥＴ１０１，１０３のソースは、それぞれローサイド（接地側）のＭＯＳＦＥＴ１０２，１０４のドレインに接続されている。ローサイドのＭＯＳＦＥＴ１０２，１０４のソースおよび直流電源１０５の負極側は接地されている。ＭＯＳＦＥＴ１０１のソースおよびＭＯＳＦＥＴ１０２のドレインと、ＭＯＳＦＥＴ１０３のソースおよびＭＯＳＦＥＴ１０４のドレインと、の間にインダクタンス成分をもつ誘導性負荷Ｌが接続されている。
【０００８】
各ＭＯＳＦＥＴ１０１〜１０４には、それぞれｐ型ベース領域とｎ-型ドリフト領域とのｐｎ接合で形成される寄生ダイオード１１１〜１１４が内蔵されている。また、各ＭＯＳＦＥＴ１０１〜１０４には、それぞれＭＯＳＦＥＴ１０１〜１０４と異なる半導体基板に作製された外付けのＳＢＤ１２１〜１２４が逆並列に接続されている。ＭＯＳＦＥＴ１０１〜１０４は、ＳｉＣ−ＭＯＳＦＥＴである。ＳＢＤ１２１〜１２４は、ＳｉＣ−ＳＢＤである。ＭＯＳＦＥＴ１０１〜１０４の各ゲートには、それぞれＭＯＳＦＥＴ１０１〜１０４にゲート電圧を入力する入力回路１３１〜１３４が接続されている。
【０００９】
この図１８に示すインバータでは、対角に配置されたＭＯＳＦＥＴ１０１およびＭＯＳＦＥＴ１０４と、ＭＯＳＦＥＴ１０２およびＭＯＳＦＥＴ１０３と、を交互に通電させることでパルス幅（パルスのオン時間）を可変して出力電圧が制御される。ＭＯＳＦＥＴ１０１およびＭＯＳＦＥＴ１０４の通電時には、実線矢印で示すように、直流電源１０５の正極側からＭＯＳＦＥＴ１０１、誘導性負荷ＬおよびＭＯＳＦＥＴ１０４を通ってローサイドへ向かう経路１４１で誘導性負荷Ｌに電流Ｉ１０１が流れる。
【００１０】
この経路１４１で電流Ｉ１０１が誘導性負荷Ｌに流れているときに、ＭＯＳＦＥＴ１０１，１０４をオフすると、誘導性負荷Ｌの電流を連続的に流すために、ＭＯＳＦＥＴ１０２，１０３の還流ダイオードを順方向に通電し、誘導性負荷Ｌを流れる電流を転流させる。このとき、還流ダイオードとして、ＭＯＳＦＥＴ１０２，１０３の寄生ダイオード１１２，１１３が順方向に通電すると、ＭＯＳＦＥＴ１０２，１０３のｐ型ベース領域からｎ-型ドリフト領域へ注入される少数キャリア（正孔）の再結合によりＭＯＳＦＥＴ１０２，１０３の半導体基板内部に結晶欠陥が発生してしまう。
【００１１】
半導体基板内部での結晶欠陥の発生を防止するために、ＭＯＳＦＥＴ１０２，１０３に、還流ダイオードとしてＳＢＤ１２２，１２３が逆並列に接続される。このため、誘導性負荷Ｌに流れる電流は、破線矢印で示すように、オフ状態のＭＯＳＦＥＴ１０２に接続されたＳＢＤ１２２、誘導性負荷Ｌ、およびオフ状態のＭＯＳＦＥＴ１０３に接続されたＳＢＤ１２３を通って直流電源１０５の正極側へ向かう経路１４２でＳＢＤ１２３，１２２を流れる電流Ｉ１０２となる。これにより、誘導性負荷Ｌのエネルギーが回生される。
【００１２】
図示省略するが、ＭＯＳＦＥＴ１０２およびＭＯＳＦＥＴ１０３の通電時には、直流電源１０５の正極側からＭＯＳＦＥＴ１０３、誘導性負荷ＬおよびＭＯＳＦＥＴ１０２を通ってローサイドへ向かって誘導性負荷Ｌに電流が流れる。この誘導性負荷Ｌに流れる電流は、オフ状態のＭＯＳＦＥＴ１０４に接続されたＳＢＤ１２４、誘導性負荷Ｌ、およびオフ状態のＭＯＳＦＥＴ１０１に接続されたＳＢＤ１２１を通って直流電源１０５の正極側へ向かって流れ、誘導性負荷Ｌのエネルギーが回生される。
【００１３】
このＭＯＳＦＥＴ１０１〜１０４として用いられる従来のＭＯＳＦＥＴの構造について説明する。図１９は、従来の半導体装置の構造を示す断面図である。図１９に示す従来の半導体装置は、半導体基板２１０のおもて面側にトレンチゲート構造のＭＯＳゲートを備えた縦型ＭＯＳＦＥＴであり、活性領域２０１に、ＭＯＳＦＥＴとして機能する有効領域２０１ａと、ＭＯＳＦＥＴとして機能しない無効領域２０１ｂと、を有する。活性領域２０１は、素子がオン状態のときに主電流が流れる領域である。
【００１４】
有効領域２０１ａには、ＭＯＳＦＥＴの単位セル（素子の構成単位）およびソース電極２２１が設けられている。ソース電極２２１は、ソースパッドを兼ねる。符号２１１〜２１９，２２２は、ＭＯＳＦＥＴのｎ+型ドレイン領域、ｎ-型ドリフト領域、ｐ型ベース領域、ｎ+型ソース領域、ｐ+型コンタクト領域、トレンチ、ゲート絶縁膜、ゲート電極、層間絶縁膜およびドレイン電極である。符号２３１は、ＭＯＳＦＥＴのオフ時にゲート絶縁膜にかかる電界の抑制と、耐圧向上と、を実現するｐ+型領域である。
【００１５】
無効領域２０１ｂには、半導体基板２１０のおもて面上に絶縁膜２２０および層間絶縁膜２１９を介してゲートパッド２２２等の電極パッドが設けられている。また、無効領域２０１ｂには、ＭＯＳＦＥＴの単位セルは設けられていない。無効領域２０１ｂにおいて、半導体基板２１０のおもて面の表面層には、無効領域２０１ｂのほぼ全体にわたって、第２ｐ型ベース領域２３３が設けられている。第２ｐ型ベース領域２３３は、絶縁膜２２０および層間絶縁膜２１９を挟んでゲートパッド２２２に深さ方向Ｚに対向する。
【００１６】
第２ｐ型ベース領域２３３は、第１ｐ型ベース領域２１３に接する。第１ｐ型ベース領域２１３の、第２ｐ型ベース領域２３３と最も無効領域２０１ｂ側のトレンチ２１６とに挟まれた部分に、ｎ+型ソース領域２１４は設けられていない。第２ｐ型ベース領域２３３の内部には、ｐ+型コンタクト領域２３４が選択的に設けられている。第２ｐ型ベース領域２３３は、有効領域２０１ａと無効領域２０１ｂの境界付近で、ｐ+型コンタクト領域２３４を介してソース電極２２１に電気的に接続されている。
【００１７】
また、従来の別のＭＯＳＦＥＴとして、シリコンを用いたプレーナゲート構造の縦型ＭＯＳＦＥＴであって、ゲートパッドを設けたパッド領域の周囲を囲むようにｎ-型ドレイン領域の内部にｐ型ベース領域を設け、パッド領域の直下をｎ-型ドレイン領域のみとした装置が提案されている（例えば、下記特許文献１（第００１４，００１５段落、第２図）参照。）。
【００１８】
また、従来の別のＭＯＳＦＥＴとして、プレーナゲート構造の縦型ＳｉＣ−ＭＯＳＦＥＴであって、ゲートパッドの直下（ドレイン側）のｐ型領域をソース電位とし、当該ｐ型領域の内部にｐ+型領域を設けない装置が提案されている（例えば、下記特許文献２（第００２９，００３１段落、第６図）参照。）。
【００１９】
また、従来の別のＭＯＳＦＥＴとして、トレンチゲート構造の縦型ＳｉＣ−ＭＯＳＦＥＴであって、ゲートパッドの直下のｐ型領域の電位をフローティングとし、当該ｐ型領域の内部にｐ+型領域を設けない装置が提案されている（例えば、下記特許文献３（第００２４段落、第２図）参照。）。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】特開２０１３−１５２９８１号公報
【特許文献２】特開２０１１−０６１０６４号公報
【特許文献３】特開２０１４−１３０８９６号公報
【発明の概要】
【発明が解決しようとする課題】
【００２１】
しかしながら、図１９のＳｉＣ−ＭＯＳＦＥＴおよび上記特許文献１〜３のＭＯＳＦＥＴを図１８のＭＯＳＦＥＴ１０１〜１０４として用いてインバータを転流動作させる場合、ＭＯＳＦＥＴ１０１，１０４をオン（ＯＮ）からオフ（ＯＦＦ）にスイッチングさせる過渡時に（図１８参照）、ＳＢＤ１２１，１２３のみに過渡電流を流すことができず、当該過渡電流の一部がＭＯＳＦＥＴ１０２，１０３の寄生ダイオード１１２，１１３に流れてしまうことが判明した。図２０は、インバータを転流動作させたときに還流電流が流れるＳＢＤおよび当該ＳＢＤが逆接続されたＭＯＳＦＥＴの寄生ダイオードにそれぞれ流れる過渡電流の電流波形を示す特性図である。
【００２２】
図２０の符号２５１〜２５４は、それぞれ、ＭＯＳＦＥＴ１０１，１０４をオンからオフにスイッチングさせて誘導性負荷Ｌを流れる電流を転流させたときの電流波形である。符号２５１は、オン状態からオフ時の定常状態に達するＭＯＳＦＥＴ１０１，１０４に流れる電流の電流波形である。符号２５２は、ＭＯＳＦＥＴ１０２，１０３の寄生ダイオード１１２，１１３に流れてしまう過渡電流の電流波形である。符号２５３は、ＳＢＤ１２２，１２３に流れる還流電流の電流波形である。符号２５４は、ＳＢＤ１２２，１２３に流れる過渡電流の電流波形である。
【００２３】
ＭＯＳＦＥＴ１０２，１０３をオンからオフにスイッチングさせたときには、ＭＯＳＦＥＴ１０１，１０４の寄生ダイオード１１１，１１４に過渡電流２５２が流れてしまう。過渡電流２５２，２５４とは、ＭＯＳＦＥＴ１０１〜１０４がオンからオフになった瞬間に過渡的に流れる電流である。このように、ＭＯＳＦＥＴ１０１〜１０４にそれぞれ逆並列に接続したＳＢＤ１２１〜１２４を還流ダイオードとしたとしても、ＭＯＳＦＥＴ１０１〜１０４の寄生ダイオード１１１〜１１４に順方向に過渡電流２５２が流れてしまう。このため、上述したように少数キャリアの再結合によりＭＯＳＦＥＴ１０１〜１０４の半導体基板内部に結晶欠陥が発生してしまう。
【００２４】
この発明は、上述した従来技術による問題点を解消するため、半導体基板の内部での結晶欠陥の発生を抑制することができる半導体装置および半導体回路装置を提供することを目的とする。
【課題を解決するための手段】
【００２５】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１半導体基板は、第１主面と第２主面との間に第１導電型の第１半導体層を有する。前記第１半導体基板は、シリコンよりもバンドギャップの広い半導体からなる。前記第１半導体基板の前記第１主面から前記第１半導体層よりも浅い位置に、前記第１半導体層に接して、第２導電型の第２半導体層が設けられている。前記第２半導体層は、前記第１主面に露出されている。前記第２半導体層の内部に、第１導電型の第１半導体領域が選択的に設けられている。第１導電型の第２半導体領域は、前記第１半導体基板の前記第１主面から前記第２半導体層を貫通して前記第１半導体層に達する。第２導電型の第３半導体領域は、前記第２半導体層の、前記第１半導体領域および前記第２半導体領域を除く部分である。
【００２６】
トレンチは、前記第１半導体領域および前記第３半導体領域を貫通して前記第１半導体層に達する。前記トレンチの内部に、ゲート絶縁膜を介してゲート電極が設けられている。前記第１半導体基板の前記第１主面の上に、第１電極が設けられている。前記第１電極は、前記第１半導体領域および前記第３半導体領域に接する。前記第１半導体基板の前記第２主面の上に、第２電極が設けられている。前記第２電極は、前記第１半導体層に接する。前記第１半導体基板の前記第１主面の上に、層間絶縁膜を介して電極パッドが設けられている。前記電極パッドは、前記第１電極の電位以外の電位をもつ。前記第２半導体領域は、前記第１半導体基板のうち、前記電極パッドが設けられた無効領域に設けられている。前記第１半導体領域、前記第３半導体領域および前記ゲート電極は、前記第１半導体基板のうち、前記無効領域を除く有効領域に設けられている。
【００２７】
また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体領域は、前記有効領域から前記無効領域にまで延在している。前記第３半導体領域の、前記無効領域に延在する部分は、前記電極パッドを配置した領域の周囲を囲む。前記第１半導体領域は、前記第３半導体領域の、前記無効領域に延在する部分を除く部分に配置されていることを特徴とする。
【００２８】
また、この発明にかかる半導体装置は、上述した発明において、前記トレンチは、前記第３半導体領域の、前記無効領域に延在する部分と、前記第３半導体領域の、前記第１半導体領域を配置した部分と、の間に設けられていることを特徴とする。
【００２９】
また、この発明にかかる半導体装置は、上述した発明において、第２導電型の第４，５半導体領域をさらに備える。前記第４半導体領域は、前記第１半導体層の内部に、前記第３半導体領域と離して、かつ前記トレンチの底面に深さ方向に対向して選択的に設けられている。前記第４半導体領域は、前記トレンチの底面から前記第２主面側へ所定深さに達する。前記第５半導体領域は、前記第１半導体層の内部に、前記第３半導体領域に接して、かつ前記第４半導体領域と離して選択的に設けられている。前記第５半導体領域は、前記第３半導体領域との界面から前記第２主面側へ所定深さに達する。前記第３半導体領域の、前記トレンチによって分離された部分にそれぞれ異なる前記第５半導体領域が接することを特徴とする。
【００３０】
また、この発明にかかる半導体装置は、上述した発明において、前記第５半導体領域は、前記第３半導体領域の、前記トレンチによって分離された部分の中央部に接することを特徴とする。
【００３１】
また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体領域の、前記無効領域に延在する部分に接する前記第５半導体領域は、前記第３半導体領域の、前記無効領域に延在する部分の中央部よりも前記電極パッド寄りの部分に接することを特徴とする。
【００３２】
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体基板の、前記電極パッドに深さ方向に対向する部分には、前記第２半導体領域および前記第１半導体層からなる第１導電型領域のみが配置されていることを特徴とする。
【００３３】
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域の不純物濃度は、前記第１半導体層の不純物濃度よりも高いことを特徴とする。
【００３４】
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域は、前記層間絶縁膜を挟んで深さ方向に前記電極パッドに対向することを特徴とする。
【００３５】
また、この発明にかかる半導体装置は、上述した発明において、フローティング電位の第２導電型の第６半導体領域をさらに備える。前記第６半導体領域は、前記第２半導体領域の内部に、前記第３半導体領域と離して選択的に設けられている。前記第６半導体領域は、前記第１半導体基板の前記第１主面から所定深さに達する。前記第６半導体領域は、前記層間絶縁膜を挟んで深さ方向に前記電極パッドに対向することを特徴とする。
【００３６】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体回路装置は、上述した発明にかかる半導体装置、第１導電型の第２半導体基板、第２導電型の第７半導体領域および第３，４電極を備える。前記第２半導体基板は、第３主面および第４主面を有する。前記第２半導体基板は、シリコンよりもバンドギャップの広い半導体からなる。前記第７半導体領域は、前記第２半導体基板の内部に選択的に設けられ、前記第３主面に露出する。前記第３電極は、前記第２半導体基板の前記第３主面の上に設けられ、前記第７半導体領域に接し、かつ前記第１電極に電気的に接続されている。前記第４電極は、前記第２半導体基板の前記第４主面の上に設けられ、前記第２電極に電気的に接続されていることを特徴とする。
【００３７】
上述した発明によれば、ＭＯＳＦＥＴ用の第１半導体基板の電極パッドの直下に第２導電型領域を設けないことで、電極パッドの直下にはＭＯＳＦＥＴの寄生ダイオードが形成されない。したがって、インバータ用デバイスであるＭＯＳＦＥＴをオンからオフにスイッチングさせる過渡時に、第１半導体基板の有効領域でのみ、ＭＯＳＦＥＴの寄生ダイオードが動作する。これによって、ＭＯＳＦＥＴの寄生ダイオードの順方向電圧を高くすることができるため、当該ＭＯＳＦＥＴに逆並列に接続された外付けのＳＢＤのみに過渡電流が流れ、当該ＭＯＳＦＥＴの寄生ダイオードには流れない。
【発明の効果】
【００３８】
本発明にかかる半導体装置および半導体回路装置によれば、インバータ用デバイスとして用いるＭＯＳＦＥＴであって、半導体基板の内部での結晶欠陥の発生を抑制することができるという効果を奏する。
【図面の簡単な説明】
【００３９】
【図１】実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。
【図２】実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトの別の一例を示す平面図である。
【図３】実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトの別の一例を示す平面図である。
【図４】実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトの別の一例を示す平面図である。
【図５】図１の切断線Ａ−Ａ’における断面構造を示す断面図である。
【図６】実施の形態１にかかる半導体装置の構造を示す断面図である。
【図７】図１８のインバータに用いる一般的なＳＢＤの構造を示す断面図である。
【図８】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図９】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図１０】実施の形態１にかかる半導体装置の構造を示す断面図である。
【図１１】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図１２】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図１３】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図１４】実施例にかかる半導体装置の電圧−電流特性を示す特性図である。
【図１５】従来の半導体装置の電圧−電流特性を示す特性図である。
【図１６】実施の形態２にかかる半導体装置の構造を示す断面図である。
【図１７】実施の形態３にかかる半導体装置の構造を示す断面図である。
【図１８】一般的な半導体回路装置の回路構成を示す回路図である。
【図１９】従来の半導体装置の構造を示す断面図である。
【図２０】インバータを転流動作させたときに転流電流が流れるＳＢＤおよび当該ＳＢＤが逆接続されたＭＯＳＦＥＴの寄生ダイオードにそれぞれ流れる過渡電流の電流波形を示す特性図である。
【発明を実施するための形態】
【００４０】
以下に添付図面を参照して、この発明にかかる半導体装置および半導体回路装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。
【００４１】
（実施の形態１）
実施の形態１にかかる半導体装置は、シリコン（Ｓｉ）よりもバンドギャップが広い半導体（ワイドバンドギャップ半導体とする）を用いて構成される。この実施の形態１にかかる半導体装置の構造について、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた場合を例に、図１〜７，１８を参照しながら説明する。図１は、実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図２〜４は、実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトの別の一例を示す平面図である。
【００４２】
図１〜４には、図１８のインバータを構成するＭＯＳＦＥＴ１０１〜１０４として用いられるＭＯＳＦＥＴを設けた半導体基板（第１半導体基板（半導体チップ））１０のレイアウトを示す。図５は、図１の切断線Ａ−Ａ’における断面構造を示す断面図である。図６は、実施の形態１にかかる半導体装置の構造を示す断面図である。図６には、有効領域１ａに設けられたＭＯＳＦＥＴの単位セル構造の一例を示す。図７は、図１８のインバータに用いる一般的なＳＢＤの構造を示す断面図である。図７には、図１８のインバータを構成するＳＢＤ１２１〜１２４として用いられるＳｉＣ−ＳＢＤの構造の一例を示す。
【００４３】
図１，５，６に示す実施の形態１にかかる半導体装置は、炭化珪素からなる半導体基板１０のおもて面（第１主面）側にトレンチゲート構造のＭＯＳゲートを備えた縦型ＳｉＣ−ＭＯＳＦＥＴであり、図１８のインバータを構成するＭＯＳＦＥＴ１０１〜１０４として用いられる。図１８のインバータの構成は従来と同じであるため、説明を省略する。半導体基板１０の活性領域１には、ＭＯＳＦＥＴとして機能する有効領域１ａと、ＭＯＳＦＥＴとして機能しない無効領域１ｂと、を有する。活性領域１は、素子がオン状態のときに主電流が流れる領域である。活性領域１の周囲は、エッジ終端領域２に囲まれている。
【００４４】
有効領域１ａには、ＭＯＳＦＥＴの単位セル（図５，６参照）およびソースパッド（第１電極）２１が設けられている。ＭＯＳＦＥＴの単位セルは、有効領域１ａの全体にわたって設けられている。ソースパッド２１は、有効領域１ａにおいて半導体基板１０のおもて面のほぼ全面を覆う。すなわち、ソースパッド２１の平面形状は、有効領域１ａの平面形状と略同じである。有効領域１ａは、活性領域１の、無効領域１ｂを除くすべての部分であり、無効領域１ｂよりも広い表面積を占める。有効領域１ａの表面積は、要求される仕様に応じて種々変更可能であり、例えばＭＯＳＦＥＴの電流容量などにより決定される。
【００４５】
無効領域１ｂには、ゲートパッド（電極パッド）２２や、有効領域１ａのＭＯＳＦＥＴを保護・制御するための回路部の各電極パッドのうちの１つ以上の電極パッドがソースパッド２１と離して配置されている。有効領域１ａのＭＯＳＦＥＴを保護・制御するための回路部としては、例えば、電流センス部、温度センス部、過電圧保護部および演算回路部等の高機能部が挙げられる。無効領域１ｂは、例えば、すべての電極パッドをちょうど内包するサイズの略矩形状の平面形状を有していてもよい。または、無効領域１ｂは、例えば、１つの電極パッドと略同じサイズの平面形状で、電極パッドと同じ個数だけ設けられていてもよい。
【００４６】
具体的には、例えば、後述するＭＯＳゲートを構成するトレンチ１７が半導体基板１０のおもて面に平行な方向（以下、第１方向とする）Ｘに延在するストライプ状に配置されている場合、無効領域１ｂは、第１方向Ｘにおいて、最も電極パッド側（図１ではゲートパッド２２側）に配置されたｎ+型ソース領域（第１半導体領域）１５よりもゲートパッド２２側の部分である。かつ、無効領域１ｂは、半導体基板１０のおもて面に平行でかつ第１方向Ｘと直交する方向（以下、第２方向とする）Ｙにおいて、最もゲートパッド２２側に配置されたトレンチ１７よりもゲートパッド２２側の部分である。
【００４７】
ゲートパッド２２および高機能部の各電極パッドは、例えば略矩形状の平面形状を有し、それぞれ離して配置されている。例えば、無効領域１ｂにゲートパッド２２のみを配置する場合、活性領域１の、エッジ終端領域２との境界付近に１つの無効領域１ｂを設けてもよい（図１）。この場合、ソースパッド２１は、例えば、略矩形状の平面形状を有する無効領域１ｂの３辺を囲む凹部を有する略矩形状の平面形状を有していてもよい。図１には、ゲートパッド２２の周囲を囲む破線枠で無効領域１ｂを示す。なお、図２〜４においても同様に、電極パッドを囲む破線枠で無効領域１ｂを示す。
【００４８】
また、例えば、ゲートパッド２２および高機能部の各電極パッドのすべてを１つの無効領域１ｂに配置する場合、これら複数の電極パッドのすべてを内包するサイズの略矩形状の１つの無効領域１ｂを活性領域１の中央部に設け、この１つの無効領域１ｂに当該無効領域１ｂの１辺（例えば長辺）に沿ってすべての電極パッドを１列に配置してもよい。（図２）。この場合、１列に配置したすべての電極パッドを挟んで対向する２つのソースパッド２１が有効領域１ａに配置される。
【００４９】
また、例えば、ゲートパッド２２および高機能部の各電極パッドのすべてを１つの無効領域１ｂに配置する場合、これら複数の電極パッドのすべてを内包するサイズの１つの無効領域１ｂを活性領域１の、エッジ終端領域２との境界に沿って設け、この１つの無効領域１ｂに当該無効領域１ｂの１辺（例えば長辺）に沿ってすべての電極パッドを一列に配置してもよい（図３）。この場合、１列に配置したすべての電極パッドに対向する１つのソースパッド２１が有効領域１ａに配置される。
【００５０】
また、例えば、ゲートパッド２２および高機能部の各電極パッドをそれぞれ異なる無効領域１ｂに配置する場合、これら複数の電極パッドと同数の無効領域１ｂが互いに離して設けられる。複数の電極パッドは、例えば、図２に示すレイアウトと同様に活性領域１の中央部に１列に配置されてもよいし、図３に示すレイアウトと同様に複数の電極パッドを活性領域１の、エッジ終端領域２との境界に沿って配置されてもよい。そして、これら複数の無効領域１ｂにそれぞれ異なる電極パッドが配置される。隣り合う無効領域１ｂ間は、有効領域１ａであり、ＭＯＳＦＥＴとして機能する（図４）。
【００５１】
有効領域１ａのＭＯＳＦＥＴを保護・制御するための回路部について説明する。電流センス部は、有効領域１ａのＭＯＳＦＥＴに流れる過電流（ＯＣ：Ｏｖｅｒ  Ｃｕｒｒｅｎｔ）を検出する機能を有する。電流センス部は、有効領域１ａのＭＯＳＦＥＴと同一構成の単位セルを備えた縦型ＳｉＣ−ＭＯＳＦＥＴであり、有効領域１ａのＭＯＳＦＥＴと同じ条件で動作する。電流センス部は、例えば、有効領域１ａに配置されたＭＯＳＦＥＴの単位セル（例えば１万個程度）のうちの一部の単位セル（例えば１０個〜２０個程度）を用いて構成されてもよい。
【００５２】
温度センス部は、ダイオードの温度特性を利用して有効領域１ａのＭＯＳＦＥＴの温度を検出する機能を有する。例えば、温度センス部のｐ型アノード領域は無効領域１ｂに略円形状の平面形状で配置され、ｎカソード領域はｐ型アノード領域の周囲を囲む略環状の平面形状を有する。過電圧保護部は、例えばサージ等の過電圧（ＯＶ：Ｏｖｅｒ  Ｖｏｌｔａｇｅ）から有効領域１ａのＭＯＳＦＥＴを保護するダイオードである。電流センス部、温度センス部および過電圧保護部は演算回路部により制御され、これらの出力信号に基づいて有効領域１ａのＭＯＳＦＥＴが制御される。
【００５３】
温度センス部のアノード電位の電極パッド（以下、アノードパッドとする）２４およびカソード電位の電極パッド（以下、カソードパッドとする）２５は、有効領域１ａのＭＯＳＦＥＴの電流量の多い領域付近（例えば活性領域１の中央部）に配置されることがよい。図１〜４には、ソースパッド２１およびゲートパッド２２をそれぞれＳおよびＧを付した矩形状の平面形状に図示する。図２〜４には、アノードパッド２４、カソードパッド２５、電流センス部の電極パッド２６および過電圧保護部の電極パッド２７を、それぞれＡ、Ｋ、ＯＣおよびＯＶを付した矩形状の平面形状に図示する。
【００５４】
演算回路部は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ：相補型ＭＯＳ）回路など複数の半導体素子で構成される。このため、演算回路部は、演算回路部を構成する複数の半導体素子のおもて面電極（ソース電極等：不図示）の他に電極パッドを備える。有効領域１ａのＭＯＳＦＥＴと同一の半導体基板１０に演算回路部を配置する場合、演算回路部を構成する複数の半導体素子の素子構造（おもて面電極も含む）が活性領域１の有効領域１ａに配置されていればよい。演算回路部の電極パッドを、活性領域１の無効領域１ｂに配置してもよい。
【００５５】
エッジ終端領域２は、活性領域１と半導体基板１０の端部（側面）との間の領域であり、後述するｎ-型ドリフト領域１２（図５，６）の、半導体基板１０のおもて面側の電界を緩和し耐圧（耐電圧）を保持する機能を有する。エッジ終端領域２には、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ  Ｌｉｍｉｔｉｎｇ  Ｒｉｎｇ）、メサ構造、接合終端拡張（ＪＴＥ：Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ）構造、フィールドプレートなどの耐圧構造（不図示）が配置される。耐圧とは、リーク電流が過度に増大せず、素子が誤動作や破壊を起こさない限界の電圧である。
【００５６】
次に、有効領域１ａのＭＯＳＦＥＴの断面構造について説明する。図５，６に示すように、有効領域１ａにおいて半導体基板１０のおもて面側に、トレンチゲート構造のＭＯＳゲートが設けられている。半導体基板１０は、炭化珪素からなるｎ+型出発基板１１のおもて面上にｎ-型ドリフト領域１２およびｐ型ベース領域（第３半導体領域）１４となる各炭化珪素層（第１，２半導体層）５１，５２を順にエピタキシャル成長させてなる炭化珪素エピタキシャル基板（半導体チップ）である。半導体基板１０は、ｐ型炭化珪素層５２側の主面（ｐ型炭化珪素層５２の表面）をおもて面（第１主面）とし、ｎ+型出発基板１１側の主面（ｎ+型出発基板１１の裏面）を裏面（第２主面）とする。
【００５７】
ＭＯＳゲートは、ｐ型ベース領域１４、ｎ+型ソース領域１５、ｐ++型コンタクト領域１６、トレンチ１７、ゲート絶縁膜１８およびゲート電極１９で構成される。具体的には、トレンチ１７は、半導体基板１０のおもて面から深さ方向Ｚにｐ型炭化珪素層５２（ｐ型ベース領域１４）を貫通してｎ-型炭化珪素層５１に達する。トレンチ１７は、半導体基板１０のおもて側から見て、例えば、第１方向Ｘに延在するストライプ状に配置されていてもよいし、マトリクス状に配置されていてもよい。トレンチ１７の内部には、ゲート絶縁膜１８を介してゲート電極１９が設けられている。１つのトレンチ１７内のゲート電極１９と、当該ゲート電極１９を挟んで隣り合うメサ領域（隣り合うトレンチ１７間の領域）と、で１つの単位セルが構成される。
【００５８】
ｎ-型炭化珪素層５１のソース側（ｎ+型ソース領域１５側）の表面層に、ｐ型炭化珪素層５２に接するｎ型領域１３が設けられている。このｎ型領域１３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ  Ｓｐｒｅａｄｉｎｇ  Ｌａｙｅｒ：ＣＳＬ）である。このｎ型領域（以下、ｎ型電流拡散領域とする）１３は、メサ領域を挟んで隣り合うトレンチ１７の両側壁に達するように、半導体基板１０のおもて面に平行な方向に一様な厚さで設けられている。ｎ型電流拡散領域１３は、ｐ型ベース領域１４との界面から、トレンチ１７の底面よりもドレイン側（ドレイン電極（第２電極）２３側）に深い位置に達する。
【００５９】
ｎ-型炭化珪素層５１の、ｎ型電流拡散領域１３以外の部分がｎ-型ドリフト領域１２である。ｎ型電流拡散領域１３の内部には、第１，２ｐ+型領域（第４，５半導体領域）４１，４２がそれぞれ選択的に設けられている。第１ｐ+型領域４１は、ｐ型ベース領域１４とｎ型電流拡散領域１３との界面よりもドレイン側に深い位置に、ｐ型ベース領域１４と離して配置されている。かつ、第１ｐ+型領域４１は、トレンチ１７の底面に深さ方向Ｚに対向する。第１ｐ+型領域４１は、トレンチ１７の底面および底面コーナー部に露出されていてもよい。トレンチ１７の底面コーナー部とは、トレンチ１７の底面と側壁との境界である。
【００６０】
第２ｐ+型領域４２は、隣り合うトレンチ１７間に、第１ｐ+型領域４１およびトレンチ１７と離して設けられ、かつｐ型ベース領域１４の例えば中央部に接する。第１，２ｐ+型領域４１，４２とｎ型電流拡散領域１３（またはｎ-型ドリフト領域１２）とのｐｎ接合は、トレンチ１７の底面よりもドレイン側に深い位置に形成されている。これにより、トレンチ１７の底面に沿った部分でゲート絶縁膜１８に高電界が印加されることを防止することができる。ｎ型電流拡散領域１３を設けずに、第１，２ｐ+型領域４１，４２がｎ-型ドリフト領域１２の内部に設けられていてもよい。
【００６１】
第１，２ｐ+型領域４１，４２は、第１，２ｐ+型領域４１，４２とｎ型電流拡散領域１３（またはｎ-型ドリフト領域１２）とのｐｎ接合がトレンチ１７の底面よりもドレイン側に深い位置に形成されるように配置されればよく、第１，２ｐ+型領域４１，４２のドレイン側への深さは設計条件に合わせて種々変更可能である。例えば、第１，２ｐ+型領域４１，４２は、トレンチ１７の底面よりもドレイン側においてｎ型電流拡散領域１３の内部やｎ-型ドリフト領域１２の内部で終端していてもよいし、ｎ型電流拡散領域１３とｎ-型ドリフト領域１２との界面で終端していてもよい。
【００６２】
ｐ型炭化珪素層５２の内部には、ｎ+型ソース領域１５およびｐ++型コンタクト領域１６がそれぞれ選択的に設けられている。ｎ+型ソース領域１５は、トレンチ１７の側壁のゲート絶縁膜１８に接し、トレンチ１７の側壁のゲート絶縁膜１８を介してゲート電極１９に対向する。ｐ++型コンタクト領域１６は、ｎ+型ソース領域１５よりもメサ領域の中央側に設けられている。ｐ++型コンタクト領域１６は、例えば、深さ方向Ｚに第２ｐ+型領域４２に対向する。ｐ型炭化珪素層５２の、ｎ+型ソース領域１５およびｐ++型コンタクト領域１６以外の部分がｐ型ベース領域１４である。
【００６３】
ｐ型ベース領域１４は、有効領域１ａから無効領域１ｂにまで延在しており、無効領域１ｂの電極パッド（図５ではゲートパッド２２）を配置した領域よりも有効領域１ａ側で終端している。以下、ｐ型ベース領域１４の、無効領域１ｂに延在する部分をｐ型ベース領域延在部１４’とする。また、無効領域１ｂにゲートパッド２２のみを配置した場合を例に説明するが、無効領域１ｂにゲートパッド２２以外の電極パッドも配置されている場合、以降の説明において、「ゲートパッド２２」を「無効領域１ｂに配置されたすべての電極パッド」と読み替えればよい。
【００６４】
ｐ型ベース領域延在部１４’の内部に、ｎ+型ソース領域１５は設けられていない。ｐ型ベース領域延在部１４’の内部に、メサ領域のｐ型ベース領域１４と同様に、ｐ++型コンタクト領域１６が選択的に設けられていてもよい。ｐ型ベース領域延在部１４’は、無効領域１ｂの周囲を囲む。ｐ型ベース領域延在部１４’の幅ｗ２は、例えば、メサ領域の幅ｗ１と略同じである。ｐ型ベース領域延在部１４’の直下（ドレイン側）には、メサ領域のｐ型ベース領域１４の直下の第２ｐ+型領域４２と同様に、第２ｐ+型領域４２’が設けられている。
【００６５】
ｐ型ベース領域延在部１４’の直下の第２ｐ+型領域４２’は、例えば、ｐ型ベース領域延在部１４’の幅ｗ２の略１／２にあたる部分に深さ方向Ｚに対向する。すなわち、ｐ型ベース領域延在部１４’の直下の第２ｐ+型領域４２’は、ｐ型ベース領域延在部１４’のゲートパッド２２側のコーナー部１４ａ’よりもゲートパッド２２から離れた位置に配置されている。ｐ型ベース領域延在部１４’のゲートパッド２２側のコーナー部１４ａ’とは、ｐ型ベース領域延在部１４’の、ゲートパッド２２側の面とドレイン側の面との境界である。
【００６６】
層間絶縁膜２０は、ゲート電極１９を覆うように、半導体基板１０のおもて面の全面に設けられている。層間絶縁膜２０には、層間絶縁膜２０を深さ方向Ｚに貫通する複数のコンタクトホールが設けられている。すべてのゲート電極１９は、層間絶縁膜２０の図示省略するコンタクトホールを介してゲートパッド２２に電気的に接続されている。ソース電極は、ソースパッド２１を兼ねる。以下、ソース電極をソースパッド２１として説明する。
【００６７】
ソースパッド２１は、層間絶縁膜２０のコンタクトホール２０ａ内においてｎ+型ソース領域１５およびｐ++型コンタクト領域１６に接続され、ｎ+型ソース領域１５およびｐ++型コンタクト領域１６を介してｐ型ベース領域１４に電気的に接続されている。また、ソースパッド２１は、層間絶縁膜２０の、最も無効領域１ｂ側に設けられたコンタクトホール２０ｂ内においてｐ型ベース領域延在部１４’に接続されている。
【００６８】
ソースパッド２１は、例えば、第１窒化チタン（ＴｉＮ）膜３１およびニッケルシリサイド（ＮｉＳｉ）膜３２上に、チタン（Ｔｉ）膜３３、第２ＴｉＮ膜３４およびアルミニウム（Ａｌ）合金膜３５を順に積層した積層構造を有する。第１ＴｉＮ膜３１は、層間絶縁膜２０の表面のみを覆う。ＮｉＳｉ膜３２は、コンタクトホール２０ａに露出する半導体基板１０のおもて面のみに設けられ、半導体基板１０にオーミック接触する。Ｔｉ膜３３は、第１ＴｉＮ膜３１およびＮｉＳｉ膜３２を覆う。第２ＴｉＮ膜３４は、Ｔｉ膜３３上に設けられている。
【００６９】
Ａｌ合金膜３５は、コンタクトホール２０ａを埋め込むように、第２ＴｉＮ膜３４上に設けられている。第１ＴｉＮ膜３１、Ｔｉ膜３３および第２ＴｉＮ膜３４は、Ａｌ合金膜３５と半導体基板１０との間での相互反応を防止するバリアメタルである。Ａｌ合金膜３５は、アルミニウムを主成分とする金属膜であり、例えば、アルミニウム−シリコン（Ａｌ−Ｓｉ）膜、アルミニウム−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）膜またはアルミニウム−銅（Ａｌ−Ｃｕ）膜であってもよい。Ａｌ合金膜３５に代えて、アルミニウム膜を設けてもよい。
【００７０】
端子ピン３７の一方の端部は、半導体基板１０のおもて面に対して略垂直に立てた状態でめっき膜３６にはんだ接合されている。端子ピン３７の他方の端部は、半導体基板１０のおもて面に対向して配置された金属バー（不図示）に接合され、当該半導体基板１０を実装したケース（不図示）の外側に露出して外部装置（不図示）と電気的に接続されている。端子ピン３７は、例えばソースパッド２１の電位を外部に取り出す外部接続用端子となる。端子ピン３７は、所定直径を有する丸棒状（円柱状）の配線部材である。第１保護膜３８は、ソースパッド２１の表面のめっき膜３６以外の部分を覆うパッシベーション膜である。第２保護膜３９は、めっき膜３６と第１保護膜３８との境界を覆うパッシベーション膜である。
【００７１】
ドレイン電極２３は、半導体基板１０の裏面（ｎ+型ドレイン領域であるｎ+型出発基板１１の裏面）にオーミック接触している。ドレイン電極２３は、ドレインパッドを兼ねる。ドレイン電極２３は、金属ベース板（不図示）にはんだ接合され、当該金属ベース板を介して冷却フィン（不図示）のベース部に少なくとも一部が接触している。半導体基板１０で発生した熱は、半導体基板１０の裏面に金属ベース板を介して接触させた冷却フィンのフィン部から放熱され、かつ半導体基板１０のおもて面の端子ピン３７を接合した金属バーから放熱される両面冷却構造が構成されている。
【００７２】
次に、無効領域１ｂの構造について説明する。図５に示すように、無効領域１ｂにおいて半導体基板１０のおもて面上には、層間絶縁膜２０を介してゲートパッド２２が設けられている。さらに、無効領域１ｂにおいて半導体基板１０のおもて面上に、層間絶縁膜２０を介してアノードパッド２４、カソードパッド２５、電流センス部の電極パッド２６および過電圧保護部の電極パッド２７が設けられていてもよい（図２〜４参照）。図示省略するが、これら無効領域１ｂの各電極パッドには、ソースパッド２１と同様にめっき膜３６、はんだ層、端子ピン３７および第１，２保護膜３８，３９からなるピン構造が形成されている。
【００７３】
無効領域１ｂには、ＭＯＳＦＥＴの単位セルは設けられていない。無効領域１ｂにおいて、半導体基板１０のおもて面の表面層はｎ型領域（第２半導体領域）１３’である。このｎ型領域１３’は、層間絶縁膜２０を挟んでゲートパッド２２に深さ方向Ｚに対向する。また、ｎ型領域１３’は、無効領域１ｂの全体にわたって設けられ、ｐ型ベース領域延在部１４’と、ｐ型ベース領域延在部１４’の直下の第２ｐ+型領域４２と、に接する。すなわち、半導体基板１０の無効領域１ｂの部分は、層間絶縁膜２０を挟んで、ｎ+型出発基板１１、ｎ-型ドリフト領域１２およびｎ型領域１３’からなるｎ型領域のみとなっている。
【００７４】
ｎ型領域１３’は、半導体基板１０のおもて面から深さ方向Ｚに例えばｎ型電流拡散領域１３と略同じ深さにまで達していてもよい。ｎ型領域１３’の周囲は、ｐ型ベース領域延在部１４’およびｐ型ベース領域延在部１４’の直下の第２ｐ+型領域４２に囲まれている。ｎ型領域１３’の不純物濃度は、ｎ-型ドリフト領域１２の不純物濃度よりも高いことが好ましく、例えばｎ型電流拡散領域１３の不純物濃度と同程度であってもよい。具体的には、ｎ型領域１３’の不純物濃度は、例えば１×１０14／ｃｍ3以上１×１０15／ｃｍ3以下程度であってもよい。
【００７５】
次に、図１８のインバータを構成するＳＢＤ１２１〜１２４として用いられる一般的なＳＢＤの構造について、図７を参照して説明する。図７に示す半導体装置は、炭化珪素からなる半導体基板（第２半導体基板（半導体チップ））６０に形成されたＳｉＣ−ＳＢＤである。図７に示すＳｉＣ−ＳＢＤが形成された半導体基板６０は、図１に示すＳｉＣ−ＭＯＳＦＥＴを形成した半導体基板１０と異なる。図７に示すＳｉＣ−ＳＢＤは、図１に示すＳｉＣ−ＭＯＳＦＥＴに逆並列に接続されている。
【００７６】
半導体基板６０は、炭化珪素からなるｎ+型出発基板６１のおもて面上にｎ-型ドリフト領域６２となるｎ-型炭化珪素層をエピタキシャル成長させてなる炭化珪素エピタキシャル基板である。半導体基板６０は、ｎ-型ドリフト領域６２側の主面（ｎ-型ドリフト領域６２の表面）をおもて面（第３主面）とし、ｎ+型出発基板６１側の主面（ｎ+型出発基板６１の裏面）を裏面（第４主面）とする。半導体基板６０のおもて面は、（０００１）面、いわゆるＳｉ面であってもよいし、（０００−１）面、いわゆるＣ面であってもよい。
【００７７】
活性領域８１において、半導体基板６０のおもて面の表面層には、ＪＢＳ（Ｊｕｎｃｔｉｏｎ  Ｂａｒｒｉｅｒ  Ｓｃｈｏｔｔｋｙ）構造用の複数のｐ型領域（第７半導体領域）６３が互いに離して選択的に設けられている。ＪＢＳ用の複数のｐ型領域６３は、同心円状に配置されている。ｎ-型ドリフト領域６２の、隣り合うｐ型領域６３に挟まれた部分の幅ｗ１１は、例えば最長で３μｍ程度である。ＪＢＳ用のｐ型領域６３の幅ｗ１２は、例えば２μｍ程度である。
【００７８】
活性領域８１と、当該活性領域８１の周囲を囲むエッジ終端領域８２と、の境界付近において、半導体基板６０のおもて面の表面層には、接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ）構造用のｐ型領域６４が選択的に設けられている。ＪＴＥ用のｐ型領域６４は、ＪＢＳ用のｐ型領域６３と離して配置され、活性領域８１の周囲を囲む。ＪＴＥ用のｐ型領域６４の不純物濃度は、ＪＢＳ用のｐ型領域６３の不純物濃度よりも低い。
【００７９】
エッジ終端領域８２において、半導体基板６０のおもて面の表面層には、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ  Ｌｉｍｉｔｉｎｇ  Ｒｉｎｇ）用のフローティング電位の複数のｐ型領域６５が互いに離して選択的に設けられている。ＦＬＲ用の複数のｐ型領域６５は、ＪＴＥ用のｐ型領域６４よりも外側（半導体基板６０の端部側）に、ＪＴＥ用のｐ型領域６４と離して配置されている。ＦＬＲ用の複数のｐ型領域６５は、ＪＴＥ用のｐ型領域６４の周囲を囲む同心円状に配置されている。ＪＴＥ用のｐ型領域６４およびＦＬＲ用の複数のｐ型領域６５は、後述するショットキー電極（第３電極）６８の角部付近における半導体基板６０の内部での電界分布が等間隔になるように配置されている。
【００８０】
また、エッジ終端領域８２において、半導体基板６０のおもて面の表面層には、ｎ型チャネルストッパー領域６６が選択的に設けられている。ｎ型チャネルストッパー領域６６は、ＦＬＲ用のｐ型領域６５よりも外側に、ＦＬＲ用のｐ型領域６５と離して配置され、ＦＬＲ用のｐ型領域６５の周囲を囲む。半導体基板６０を構成するｎ-型炭化珪素層の、ｐ型領域６３〜６６を除く部分がｎ-型ドリフト領域６２である。層間絶縁膜６７は、半導体基板６０のおもて面全面を覆う層間絶縁膜６７には、層間絶縁膜６７を深さ方向Ｚに貫通するコンタクトホール６０ａが設けられている。
【００８１】
コンタクトホール６０ａには、活性領域８１における半導体基板６０のおもて面全面と、ＪＴＥ用のｐ型領域６４の内側（半導体基板６０の中央部側）の端部と、が露出されている。コンタクトホール６０ａの内部における半導体基板６０のおもて面の全面に、ＪＢＳ用のｐ型領域６３とショットキー接触するショットキー電極６８が設けられている。ショットキー電極６８は、コンタクトホール６０ａの内部において、ＪＴＥ用のｐ型領域６４の端部にも接する。
【００８２】
ショットキー電極６８は、例えば１５０μｍの曲率で頂点を丸めた略正方形状の平面形状を有する。これによって、ショットキー電極６８の、略正方形状の平面形状の頂点に相当する角部の電界集中を緩和することができる。ショットキー電極６８は、ＪＴＥ用のｐ型領域６４の端部と例えば４μｍ程度の幅で重なる。ショットキー電極６８の材料は、例えばチタン（Ｔｉ）であってもよいし、半導体基板６０とショットキー接触する他の材料であってもよい。
【００８３】
このようにＪＢＳ用のｐ型領域６３、ＪＴＥ用のｐ型領域６４、ＦＬＲ用の複数のｐ型領域６５、ｎ型チャネルストッパー領域６６およびショットキー電極６８を配置することで、リーク電流およびオン抵抗が抑制される。ショットキー電極６８上には、ショットキー電極パッド６９が設けられている。ショットキー電極パッド６９は、層間絶縁膜６７上に延在していてもよい。
【００８４】
ショットキー電極パッド６９には、めっき膜７０を介して端子ピン７１の一方の端部が接続されている。端子ピン７１の他方の端部は、半導体基板６０のおもて面に対向して配置された金属バー（不図示）に接合され、当該半導体基板６０を実装したケース（不図示）の外側に露出して外部装置（不図示）と電気的に接続されている。端子ピン７１は、例えばショットキー電極６８の電位を外部に取り出す外部接続用端子となる。端子ピン７１は、所定直径を有する丸棒状（円柱状）の配線部材である。
【００８５】
第１保護膜７２は、ショットキー電極パッド６９の表面のめっき膜７０以外の部分を覆うパッシベーション膜である。第２保護膜７３は、めっき膜７０と第１保護膜７２との境界を覆うパッシベーション膜である。すなわち、図７に示すＳｉＣ−ＳＢＤは、半導体基板１０の有効領域１ａのＭＯＳＦＥＴと同じピン構造を備える。半導体基板６０の裏面（ｎ+型カソード領域であるｎ+型出発基板６１の裏面）には、半導体基板６０にオーミック接触するオーミック電極（第４電極）７４が設けられている。
【００８６】
この図７に示すＳｉＣ−ＳＢＤは、図１，５，６に示すＳｉＣ−ＭＯＳＦＥＴに逆並列に接続される。すなわち、ＳｉＣ−ＳＢＤのショットキー電極６８は、ショットキー電極パッド６９、めっき膜７０および端子ピン７１を介してＳｉＣ−ＭＯＳＦＥＴのソース電極２１に電気的に接続される。ＳｉＣ−ＳＢＤのオーミック電極７４は、ＳｉＣ−ＭＯＳＦＥＴのドレイン電極２３に電気的に接続される。
【００８７】
次に、図１，５，６に示す実施の形態１にかかる半導体装置の動作について説明する。ドレイン電極２３にソース電極（ソースパッド２１）に対して正の電圧（ソース−ドレイン電圧）が印加された状態で、ゲート電極１９にゲートしきい値電圧Ｖｔｈ未満のゲート電圧Ｖｇが印加される。この場合には、ｐ型ベース領域１４とｎ-型ドリフト領域１２との間のｐｎ接合、または、第１，２ｐ+型領域４１，４２、ｐ型ベース領域１４およびｐ++型コンタクト領域１６とｎ-型ドリフト領域１２との間のｐｎ接合が逆バイアスされた状態であるため、活性領域１の逆方向耐圧が確保され、電流は流れない。すなわち、ＭＯＳＦＥＴはオフ状態を維持する。
【００８８】
一方、ソース−ドレイン電圧が印加された状態で、ゲート電極１９にゲートしきい値電圧Ｖｔｈ以上のゲート電圧Ｖｇが印加されると、ｐ型ベース領域１４の、ｎ+型ソース領域１５とｎ-型ドリフト領域１２とに挟まれた、トレンチ１７に沿った部分にｎ型の反転層（チャネル）が形成される。これによって、ｎ+型出発基板１１、ｎ-型ドリフト領域１２、ｎ型電流拡散領域１３、ｐ型ベース領域１４の表面反転層およびｎ+型ソース領域１５の経路で電流が流れ、ＭＯＳＦＥＴがオン状態となる。このように、ＭＯＳＦＥＴのゲート電極１９に印加するゲート電圧Ｖｇを制御することで、ＭＯＳＦＥＴのスイッチング動作を行うことができる。
【００８９】
また、ＭＯＳＦＥＴがオフしている際に、ソース電極（ソースパッド２１）に正の電圧を印加し、ドレイン電極２３に負の電圧を印加することで、第１，２ｐ+型領域４１，４２、ｐ型ベース領域１４およびｐ++型コンタクト領域１６と、ｎ-型ドリフト領域１２およびｎ+型出発基板１１と、の間のｐｎ接合で形成される寄生ダイオード４４が順バイアスされるが、本発明においては、当該寄生ダイオード４４は導通されない。その理由は、ゲートパッド２２の直下にｐ型領域を設けないことで、無効領域１ｂに寄生ダイオードが形成されないため、寄生ダイオードの順方向電圧を高くすることができるからである。
【００９０】
図１，５，６に示すＭＯＳＦＥＴを図１８のＭＯＳＦＥＴ１０１〜１０４として用いてインバータを転流動作させる場合に、ＭＯＳＦＥＴ１０１〜１０４をオンからオフにスイッチングさせる過渡時においても、ＭＯＳＦＥＴ１０１〜１０４の各寄生ダイオード１１１〜１１４が導通しない。これにより、過渡電流は、ＭＯＳＦＥＴ１０１〜１０４にそれぞれ逆並列に接続された外付けのＳＢＤ１２１〜１２４に流れ、ＭＯＳＦＥＴ１０１〜１０４の寄生ダイオードには流れない。ＭＯＳＦＥＴ１０１〜１０４の寄生ダイオードに過渡電流が流れないことで、ｐ型ベース領域１４からｎ-型ドリフト領域１２へ少数キャリア（正孔）が注入されないため、半導体基板１０の内部に少数キャリアの再結合による結晶欠陥が生じることを防止することができる。
【００９１】
次に、図１，５，６に示す実施の形態１にかかる半導体装置の製造方法について説明する。図８〜１３は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。図８〜１３には、有効領域１ａのＭＯＳＦＥＴ（図６参照）の製造途中の状態を示す。無効領域１ｂの状態は図５を参照しながら説明する。まず、図８に示すように、炭化珪素からなるｎ+型出発基板（半導体ウエハ）１１を用意する。
【００９２】
ｎ+型出発基板１１は、例えば窒素（Ｎ）ドープの炭化珪素単結晶基板であってもよい。ｎ+型出発基板１１のおもて面は、例えば（０００１）面、いわゆるＳｉ面であってもよい。次に、ｎ+型出発基板１１のおもて面に、ｎ+型出発基板１１よりも低濃度に窒素（Ｎ）がドープされたｎ-型炭化珪素層５１をエピタキシャル成長させる。ｎ-型炭化珪素層５１の厚さｔ１は、例えば３０μｍ程度であってもよい。
【００９３】
次に、フォトリソグラフィおよび例えばアルミニウム等のｐ型不純物のイオン注入により、ｎ-型炭化珪素層５１の表面層に、第１ｐ+型領域４１およびｐ+型領域（以下、ｐ+型部分領域とする）４２ａをそれぞれ選択的に形成する。このｐ+型部分領域４２ａは、第２ｐ+型領域４２の一部である。第１ｐ+型領域４１およびｐ+型部分領域４２ａは、ｎ+型出発基板１１のおもて面に平行な方向に交互に繰り返し配置される。
【００９４】
第１ｐ+型領域４１およびｐ+型部分領域４２ａの深さｄ１および不純物濃度は、例えばそれぞれ０．５μｍ程度および５．０×１０18／ｃｍ3程度であってもよい。隣り合う第１ｐ+型領域４１とｐ+型部分領域４２ａとの間の距離ｄ２は、例えば１．５μｍ程度であってもよい。そして、第１ｐ+型領域４１およびｐ+型部分領域４２ａの形成に用いたイオン注入用マスクを除去する。
【００９５】
次に、フォトリソグラフィおよび例えば窒素等のｎ型不純物のイオン注入により、例えば活性領域１の全域にわたって、ｎ-型炭化珪素層５１の表面層にｎ型領域（以下、ｎ型部分領域とする）１３ａを形成する。このｎ型部分領域１３ａは、活性領域１においてｎ型電流拡散領域１３の一部であり、無効領域１ｂ（図５）においてｎ型領域１３’の一部である。ｎ型部分領域１３ａの不純物濃度は、例えば１．０×１０17／ｃｍ3程度であってもよい。
【００９６】
そして、ｎ型部分領域１３ａの形成に用いたイオン注入用マスクを除去する。ｎ型部分領域１３ａと、第１ｐ+型領域４１およびｐ+型部分領域４２ａと、の形成順序を入れ替えてもよい。ｎ-型炭化珪素層５１の、ｎ型部分領域１３ａよりもドレイン側の部分がｎ-型ドリフト領域１２となる。このとき、ｎ型部分領域１３ａの深さｄ３を種々変更することで、半導体基板１０のおもて面からの、ｎ型電流拡散領域１３に対する第１，２ｐ+型領域４１，４２の深さが決まる。
【００９７】
例えば、ｎ型部分領域１３ａの深さｄ３を第１ｐ+型領域４１およびｐ+型部分領域４２ａの深さｄ１よりも浅くする場合（図９）、ｎ型部分領域１３ａの深さは、例えば０．４μｍ程度であってもよい。また、ｎ型部分領域１３ａの深さｄ３を第１ｐ+型領域４１およびｐ+型部分領域４２ａの深さｄ１よりも深くする場合、第１ｐ+型領域４１およびｐ+型部分領域４２ａ全体をｎ型部分領域１３ａで覆えばよい。
【００９８】
次に、図１０に示すように、ｎ-型炭化珪素層５１上にさらに例えば窒素等のｎ型不純物をドープしたｎ-型炭化珪素層を例えば０．５μｍの厚さｔ２でエピタキシャル成長させて、ｎ-型炭化珪素層５１の厚さを厚くする。ｎ-型炭化珪素層５１の不純物濃度は、厚さを増した部分（ｎ-型炭化珪素層５１の表面層）５１ａからｎ+型出発基板１１との境界に至るまで深さ方向に一様に例えば３．０×１０15／ｃｍ3程度であってもよい。
【００９９】
次に、フォトリソグラフィおよびアルミニウム等のｐ型不純物のイオン注入により、ｎ-型炭化珪素層５１の厚さを増した部分５１ａの、深さ方向にｐ+型部分領域４２ａに対向する部分に、ｐ+型部分領域４２ａに達する深さでｐ+型部分領域４２ｂを選択的に形成する。ｐ+型部分領域４２ｂの幅および不純物濃度は、例えばｐ+型部分領域４２ａと略同じである。ｐ+型部分領域４２ａ，４２ｂが深さ方向Ｚに連結されることで、第２ｐ+型領域４２が形成される。そして、ｐ+型部分領域４２ｂの形成に用いたイオン注入用マスクを除去する。
【０１００】
次に、フォトリソグラフィおよび例えば窒素などのｎ型不純物のイオン注入により、例えば活性領域１の全域にわたって、ｎ-型炭化珪素層５１の厚さを増した部分５１ａに、ｎ型部分領域１３ａに達する深さでｎ型部分領域１３ｂを形成する。ｎ型部分領域１３ｂの不純物濃度は、ｎ型部分領域１３ａと略同じである。ｎ型部分領域１３ａ，１３ｂが深さ方向Ｚに連結されることで、有効領域１ａにｎ型電流拡散領域１３が形成され、かつ無効領域１ｂにおいてｎ型領域１３’の一部となるｎ型部分領域の厚さが厚くなる。そして、ｎ型部分領域１３ｂの形成に用いたイオン注入用マスクを除去する。ｐ+型部分領域４２ｂとｎ型部分領域１３ｂとの形成順序を入れ替えてもよい。
【０１０１】
次に、図１１に示すように、ｎ-型炭化珪素層５１上に、例えばアルミニウム等のｐ型不純物をドープしたｐ型炭化珪素層５２をエピタキシャル成長させる。ｐ型炭化珪素層５２の厚さｔ３および不純物濃度は、例えば、それぞれ１．３μｍ程度および４．０×１０17／ｃｍ3程度であってもよい。これにより、ｎ+型出発基板１１上にｎ-型炭化珪素層５１およびｐ型炭化珪素層５２を順に堆積した半導体基板（半導体ウエハ）１０が形成される。
【０１０２】
次に、フォトリソグラフィおよび例えばリン（Ｐ）等のｎ型不純物のイオン注入により、ｐ型炭化珪素層５２の表面層にｎ+型ソース領域１５を選択的に形成する。そして、ｎ+型ソース領域１５の形成に用いたイオン注入用マスクを除去する。次に、フォトリソグラフィおよびアルミニウム等のｐ型不純物のイオン注入により、ｐ型炭化珪素層５２の表面層に、ｐ++型コンタクト領域１６を選択的に形成する。そして、ｐ++型コンタクト領域１６の形成に用いたイオン注入用マスクを除去する。
【０１０３】
ｎ+型ソース領域１５とｐ++型コンタクト領域１６との形成順序を入れ替えてもよい。ｐ型炭化珪素層５２の、ｎ+型ソース領域１５およびｐ++型コンタクト領域１６以外の部分がｐ型ベース領域１４となる。ｐ型ベース領域１４の、無効領域１ｂの形成領域に位置する部分がｐ型ベース領域延在部１４’となる。上述した各イオン注入においては、イオン注入用マスクとしてレジスト膜を用いた場合を例に説明しているが、レジスト膜に代えて、当該レジスト膜をマスクとして部分的に除去された酸化膜を用いてもよい。
【０１０４】
次に、フォトリソグラフィおよび例えばリン等のｎ型不純物のイオン注入により、活性領域１の無効領域１ｂの全域にわたって、ｐ型炭化珪素層５２をｎ型に打ち返して、ｎ型部分領域１３ｂに達する深さでｎ型部分領域を形成する。このｎ型部分領域の不純物濃度は、ｎ型部分領域１３ａと略同じである。無効領域１ｂにおける炭化珪素層５１，５２に形成されたｎ型部分領域が深さ方向Ｚに連結されることで、半導体基板１０の無効領域１ｂの部分がｎ+型出発基板１１、ｎ-型ドリフト領域１２およびｎ型領域１３’からなるｎ型領域のみとなる（図５）。
【０１０５】
そして、無効領域１ｂのｎ型部分領域の形成に用いたイオン注入用マスクを除去する。次に、イオン注入で形成したすべての拡散領域（第１，２ｐ+型領域４１，４２、ｎ型電流拡散領域１３、ｎ型領域１３’、ｎ+型ソース領域１５およびｐ++型コンタクト領域１６）について、不純物を活性化させるための例えば１７００℃程度の温度で２分間程度の熱処理（活性化アニール）を行う。活性化アニールは、すべての拡散領域を形成した後にまとめて１回行ってもよいし、イオン注入により拡散領域を形成するごとに行ってもよい。
【０１０６】
次に、図１２に示すように、フォトリソグラフィおよびエッチングにより、ｎ+型ソース領域１５およびｐ型ベース領域１４を貫通して、ｎ型電流拡散領域１３の内部の第１ｐ+型領域４１に達するトレンチ１７を形成する。トレンチ１７を形成するためのエッチング用マスクには、例えばレジスト膜や酸化膜を用いてもよい。そして、トレンチ１７の形成に用いたエッチング用マスクを除去する。
【０１０７】
次に、図１３に示すように、半導体基板１０の表面およびトレンチ１７の内壁に沿ってゲート絶縁膜１８となる酸化膜を形成する。ゲート絶縁膜１８は、例えば、酸素（Ｏ2）雰囲気中において１０００℃程度の温度の熱処理により半導体基板１０の表面およびトレンチ１７の内壁を熱酸化することにより形成してもよい。また、ゲート絶縁膜１８は、高温酸化（ＨＴＯ：Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）の化学反応による堆積膜であってもよい。
【０１０８】
次に、トレンチ１７に埋め込むように、ゲート絶縁膜１８上に例えばリンドープのポリシリコン（ｐｏｌｙ−Ｓｉ）層を堆積する。そして、当該ポリシリコン層をパターニングしてゲート電極１９となる部分をトレンチ１７の内部に残す。このとき、半導体基板１０のおもて面から外側に突出するようにポリシリコン層を残してもよいし、エッチバックによりポリシリコン層を基板おもて面より内側に残すようにエッチングしてもよい。
【０１０９】
次に、ゲート絶縁膜１８およびゲート電極１９を覆うように、半導体基板１０のおもて面全面に例えば１μｍ程度の厚さで層間絶縁膜２０を形成する。層間絶縁膜２０は、例えば、ＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）であってもよい。次に、層間絶縁膜２０およびゲート絶縁膜１８をパターニングしてコンタクトホール２０ａ，２０ｂを形成し、ｎ+型ソース領域１５、ｐ++型コンタクト領域１６およびｐ型ベース領域延在部１４’を露出させる。次に、熱処理（リフロー）により層間絶縁膜２０を平坦化する。
【０１１０】
次に、層間絶縁膜２０を覆うように第１ＴｉＮ膜３１を形成した後、フォトリソグラフィおよびエッチングにより第１ＴｉＮ膜３１を部分的に除去して層間絶縁膜２０の表面を覆うように残す。次に、例えば９７０℃程度の温度の熱処理により、コンタクトホール２０ａ，２０ｂ内に露出する半導体基板１０のおもて面に、半導体基板１０にオーミック接触するＮｉＳｉ膜３２を形成する。かつ半導体基板１０の裏面全面に、半導体基板１０にオーミック接触する、ドレイン電極２３となるＮｉＳｉ膜を形成する。
【０１１１】
次に、例えばスパッタリングにより、第１ＴｉＮ膜３１およびＮｉＳｉ膜３２を覆うように、半導体基板１０のおもて面に沿ってＴｉ膜３３を形成する。次に、例えばスパッタリングにより、半導体基板１０のおもて面に沿って、Ｔｉ膜３３上に第２ＴｉＮ膜３４を形成する。次に、例えばスパッタリングにより、コンタクトホール２０ａの内部に埋め込むように、第２ＴｉＮ膜３４上にＡｌ合金膜３５を形成する。Ａｌ合金膜３５の厚さは、例えば５μｍ程度であってもよい。
【０１１２】
次に、フォトリソグラフィおよびエッチングにより、Ｔｉ膜３３、第２ＴｉＮ膜３４およびＡｌ合金膜３５をパターニングして、活性領域１の有効領域１ａにソースパッド２１として残すとともに、活性領域１の無効領域１ｂにゲートパッド２２として残す。これにより、第１ＴｉＮ膜３１、ＮｉＳｉ膜３２、Ｔｉ膜３３、第２ＴｉＮ膜３４およびＡｌ合金膜３５からなるソースパッド２１およびゲートパッド２２が互いに離れて形成される（図５参照）。
【０１１３】
次に、例えばスパッタリングにより、半導体基板１０の裏面のＮｉＳｉ膜上に、ドレイン電極２３として、例えばＴｉ膜、Ｎｉ膜および金（Ａｕ）膜を順に積層する。次に、ソースパッド２１およびゲートパッド２２を覆うように、第１保護膜３８を形成する。フォトリソグラフィおよびエッチングにより第１保護膜３８を選択的に除去して、端子ピン３７の接合領域に対応する部分を開口する。そして、第１保護膜３８の形成に用いたエッチング用マスクを除去する。
【０１１４】
次に、一般的なめっき処理により、ソースパッド２１およびゲートパッド２２の、第１保護膜３８の開口部に露出する部分にめっき膜３６を形成する。このとき、第１保護膜３８は、めっき膜３６の濡れ広がりを抑制するマスクとして機能する。めっき膜３６の厚さは、例えば５μｍ程度であってもよい。次に、めっき膜３６と第１保護膜３８との境界を覆う第２保護膜３９を形成する。
【０１１５】
次に、めっき膜３６上に、はんだ層（不図示）により端子ピン３７をはんだ接合する。このとき、第２保護膜３９は、はんだ層の濡れ広がりを抑制するマスクとして機能する。その後、半導体基板１０をダイシング（切断）して個々のチップ状に個片化することで、図１，５，６に示すＭＯＳＦＥＴが完成する。
【０１１６】
（実施例）
次に、実施の形態１にかかる半導体装置の寄生ダイオード４４の順方向電圧について検証した。図１４は、実施例にかかる半導体装置の電圧−電流特性を示す特性図である。図１５は、従来の半導体装置の電圧−電流特性を示す特性図である。まず、上述した実施の形態１にかかる半導体装置（図１，５，６参照）の構造を有するＭＯＳＦＥＴを作製した（以下、実施例とする）。比較として、従来の半導体装置（図１９参照）の構造を有するＭＯＳＦＥＴを作製した（以下、比較例とする）。
【０１１７】
実施例について、アノード電極となるソース電極（ソースパッド２１）に正の電圧を印加し、カソード電極となるドレイン電極２３に負の電圧を印加することで導通させた寄生ダイオード４４の順方向電圧と順方向電流との関係を図１４に示す。また、比較例について、アノード電極となるソース電極２２１に正の電圧を印加し、カソード電極となるドレイン電極２２３に負の電圧を印加することで導通させた寄生ダイオード２４１，２４２の順方向電圧と順方向電流との関係を図１５に示す。
【０１１８】
図１４，１５に示す結果から、実施例は、比較例と比べて、寄生ダイオード４４の順方向電圧の増加に対する順方向電流の増加率が小さくなることが確認された。その理由は、次の通りである。
【０１１９】
比較例では、有効領域２０１ａに、ｐ+型領域２３１、ｐ型ベース領域２１３およびｐ++型コンタクト領域２１５と、ｎ-型ドリフト領域２１２およびｎ+型出発基板２１１と、の間のｐｎ接合による寄生ダイオード２４１が形成される。かつ、ゲートパッド２２２の直下に第２ｐ型ベース領域２３３が設けられているため、無効領域２０１ｂに、第２ｐ型ベース領域２３３と、ｎ-型ドリフト領域２１２およびｎ+型出発基板２１１と、の間のｐｎ接合による寄生ダイオード２４２が形成される。
【０１２０】
無効領域２０１ｂの寄生ダイオード２４２は、有効領域２０１ａの寄生ダイオード２４１に並列接続されている。このため、有効領域２０１ａの寄生ダイオード２４１に順方向電圧が印加されたときに、この寄生ダイオード２４１に並列接続された無効領域２０１ｂの寄生ダイオード２４２にも順方向電圧が印加され、これら並列接続された寄生ダイオード２４１，２４２が同時に駆動することになる。したがって、比較例では、順方向電圧の大きさに応じて流れる全体の順方向電流は、並列接続された寄生ダイオード２４１，２４２の順方向電流の総和となる。
【０１２１】
それに対して、実施例では、ゲートパッド２２の直下にｐ型領域が設けられていないため、無効領域１ｂに寄生ダイオードが形成されない。このため、有効領域１ａに第１，２ｐ+型領域４１，４２、ｐ型ベース領域１４およびｐ++型コンタクト領域１６と、ｎ-型ドリフト領域１２およびｎ+型出発基板１１と、の間のｐｎ接合で形成された寄生ダイオード４４にのみ順方向電圧が印加される。したがって、順方向電圧の大きさに応じて流れる全体の順方向電流は、有効領域１ａの寄生ダイオード４４の順方向電流のみである。このため、比較例と比べて、寄生ダイオード４４の順方向電圧を高くすることができる。
【０１２２】
図１８のインバータを構成するＭＯＳＦＥＴ１０１〜１０４として実施例を用いた場合、ＭＯＳＦＥＴ１０１〜１０４の寄生ダイオード１１１〜１１４は、実施例の寄生ダイオード４４に相当する。このため、ＭＯＳＦＥＴ１０１〜１０４の寄生ダイオード１１１〜１１４の順方向電圧を高くすることができる。これによって、ＭＯＳＦＥＴ１０１〜１０４の各寄生ダイオード１１１〜１１４に並列接続された外付けのＳＢＤ１２１〜１２４に過渡電流が分配される率を高くすることができるため、ＭＯＳＦＥＴ１０１〜１０４の寄生ダイオード１１１〜１１４が導通しない構成とすることができる。
【０１２３】
また、実施例においては、無効領域１ｂに寄生ダイオードが形成されないことで、インバータ用デバイスであるＭＯＳＦＥＴ１０１〜１０４をオンからオフにスイッチングさせる過渡時に有効領域１ａと無効領域１ｂとで少数キャリアのアンバランスが生じるが、ｐ型ベース領域延在部１４’のゲートパッド２２側のコーナー部１４ａ’への電流集中を抑制することができる。その理由は、ｐ型ベース領域延在部１４’にｎ+型ソース領域１５が設けられていないことで、ｐ型ベース領域延在部１４’の部分がＭＯＳＦＥＴとして動作しないからである。これによって、インバータ用デバイスであるＭＯＳＦＥＴ１０１〜１０４をオンからオフにスイッチングさせる過渡時に、ＭＯＳＦＥＴの耐圧低下を抑制することができる。
【０１２４】
以上、説明したように、実施の形態１によれば、ＭＯＳＦＥＴ用の半導体基板のゲートパッドの直下にｐ型領域を設けないことで、ゲートパッドの直下にはＭＯＳＦＥＴの寄生ダイオードが形成されない。したがって、インバータ用デバイスであるＭＯＳＦＥＴをオンからオフにスイッチングさせる過渡時に、ＭＯＳＦＥＴ用の半導体基板の有効領域でのみ、ＭＯＳＦＥＴの寄生ダイオードが動作する。これによって、ＭＯＳＦＥＴの寄生ダイオードの順方向電圧を高くすることができるため、当該ＭＯＳＦＥＴに逆並列に接続された外付けのＳＢＤのみに過渡電流が流れ、当該ＭＯＳＦＥＴの寄生ダイオードには流れない。このため、ＭＯＳＦＥＴ用の半導体基板の内部に結晶欠陥が発生することを抑制することができ、高品質なＭＯＳＦＥＴを提供することができる。
【０１２５】
また、実施の形態１によれば、ゲートパッドを配置した領域に隣り合うｐ型ベース領域延在部の内部にｎ+型ソース領域が設けられていないことで、ｐ型ベース領域延在部の部分はＭＯＳＦＥＴとして動作しない。これにより、インバータ用デバイスであるＭＯＳＦＥＴをオンからオフにスイッチングさせる過渡時に、ｐ型ベース領域延在部のゲートパッド側のコーナー部への電流集中を緩和することができる。これにより、ＭＯＳＦＥＴの耐圧低下を抑制することができる。
【０１２６】
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図１６は、実施の形態２にかかる半導体装置の構造を示す断面図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ｐ型ベース領域延在部１４’の直下の第２ｐ+型領域４２’を、ｐ型ベース領域延在部１４’の中央部よりもゲートパッド２２寄りに配置した点である。ｐ型ベース領域延在部１４’のゲートパッド２２側の面に、ｐ型ベース領域延在部１４’の直下の第２ｐ+型領域４２’のゲートパッド２２側の面が連続していることがよい。
【０１２７】
すなわち、ｐ型ベース領域延在部１４’およびその直下の第２ｐ+型領域４２’からなるｐ型領域のゲートパッド２２側の面が略平坦面になっていることがよい。具体的には、例えば、ｐ型ベース領域延在部１４’の幅ｗ２’を、実施の形態１のｐ型ベース領域延在部１４’の幅ｗ２（図５参照）の１／２とする。かつ、ｐ型ベース領域延在部１４’の直下の第２ｐ+型領域４２’の幅ｗ３’を、実施の形態１のｐ型ベース領域延在部１４’の直下の第２ｐ+型領域４２の幅ｗ３（図５参照）の１／２とすればよい。
【０１２８】
実施の形態２においては、インバータ用デバイスであるＭＯＳＦＥＴ１０１〜１０４をオンからオフにスイッチングさせる過渡時に少数キャリアのアンバランスによって半導体基板１０の内部に生じる電流が、ｐ型ベース領域延在部１４’の直下の第２ｐ+型領域４２’のゲートパッド２２側のコーナー部４３に集中し、当該コーナー部４３で破壊が起きやすくなる。これにより、ＭＯＳＦＥＴの耐圧低下をさらに抑制することができる。ｐ型ベース領域延在部１４’の直下の第２ｐ+型領域４２’のゲートパッド２２側のコーナー部４３とは、当該第２ｐ+型領域４２’の、ゲートパッド２２側の面とドレイン側との面との境界である。
【０１２９】
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、インバータ用デバイスであるＭＯＳＦＥＴをオンからオフにスイッチングさせる過渡時に少数キャリアのアンバランスによって半導体基板の内部に生じる電流を、ｐ型ベース領域延在部のゲートパッド側のコーナー部よりも半導体基板１０のおもて面から深い箇所で吸収することができる。これにより、ＭＯＳＦＥＴの耐圧低下をさらに抑制することができる。
【０１３０】
（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。図１７は、実施の形態３にかかる半導体装置の構造を示す断面図である。実施の形態３にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ゲートパッド２２の直下における半導体基板１０のおもて面の表面層に、第２ｐ型ベース領域（第６半導体領域）９１を設けた点である。第２ｐ型ベース領域９１は、有効領域１ａのＭＯＳＦＥＴのｐ型ベース領域（以下、第１ｐ型ベース領域とする）１４と離して配置され、フローティング電位となっている。
【０１３１】
第２ｐ型ベース領域９１は、層間絶縁膜２０を挟んで深さ方向Ｚにゲートパッド２２に対向する。第２ｐ型ベース領域９１は、半導体基板１０のおもて面から第２ｐ+型領域４２よりもドレイン側へ深い位置にまで達していてもよい。第２ｐ型ベース領域９１の不純物濃度は、第１ｐ型ベース領域１４の不純物濃度よりも高くてもよい。第２ｐ型ベース領域９１と第１ｐ型ベース領域１４との間の領域はｎ型領域１３’である。第２ｐ型ベース領域９１の内部には、ｐ+型コンタクト領域は設けられていない。
【０１３２】
以上、説明したように、実施の形態３によれば、ゲートパッドの直下に第２ｐ型ベース領域を設けたとしても、当該第２ｐ型ベース領域をフローティング電位とすることで、第２ｐ型ベース領域と、ｎ-型ドリフト領域１２およびｎ+型出発基板１１と、の間のｐｎ接合で形成される寄生ダイオードは動作しない。これによって、インバータ用デバイスであるＭＯＳＦＥＴをオンからオフにスイッチングさせる過渡時に、実施の形態１と同様に有効領域でのみ寄生ダイオードが動作するため、実施の形態１，２と同様の効果を得ることができる。
【０１３３】
また、実施の形態３によれば、ゲートパッドの直下に第２ｐ型ベース領域を設けることで、インバータ用デバイスであるＭＯＳＦＥＴをオンからオフにスイッチングさせる過渡時に半導体基板の内部に流れる電流による破壊耐量を向上させることができる。
【０１３４】
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。また、本発明は、例えばガリウム（ＧａＮ）など、炭化珪素以外のワイドバンドギャップ半導体にも適用可能である。
【産業上の利用可能性】
【０１３５】
以上のように、本発明にかかる半導体装置および半導体回路装置は、インバータなどの電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。
【符号の説明】
【０１３６】
１，８１  活性領域
１ａ  有効領域
１ｂ  無効領域
２，８２  エッジ終端領域
１０，６０  半導体基板
１１，６１  ｎ+型出発基板
１２，６２  ｎ-型ドリフト領域
１３  ｎ型電流拡散領域
１３'  無効領域のｎ型領域
１３ａ，１３ｂ  ｎ型部分領域
１４  有効領域のｐ型ベース領域（第１ｐ型ベース領域）
１４'  ｐ型ベース領域延在部
１４ａ'  ｐ型ベース領域延在部のコーナー部
１５  ｎ+型ソース領域
１６  ｐ+型コンタクト領域
１７  トレンチ
１８  ゲート絶縁膜
１９  ゲート電極
２０  層間絶縁膜
２０ａ，２０ｂ，６０ａ  コンタクトホール
２１  ソースパッド
２２  ゲートパッド
２３  ドレイン電極
２４  アノードパッド
２５  カソードパッド
２６  電流センス部の電極パッド
２７  過電圧保護部の電極パッド
３１  第１ＴｉＮ膜
３２  ＮｉＳｉ膜
３３  Ｔｉ膜
３４  第２ＴｉＮ膜
３５  Ａｌ合金膜
３６，７０  めっき膜
３７，７１  端子ピン
３８、７２  第１保護膜
３９，７３  第２保護膜
４１  第１ｐ+型領域
４２  第２ｐ+型領域
４２’  ｐ型ベース領域延在部の直下の第２ｐ+型領域
４２ａ，４２ｂ  ｐ+型部分領域
４３  ｐ型ベース領域延在部の直下の第２ｐ+型領域のコーナー部
４４  寄生ダイオード
５１  ｎ-型炭化珪素層
５１ａ  ｎ-型炭化珪素層の厚さを増した部分
５２  ｐ型炭化珪素層
６３  ＪＢＳ用のｐ型領域
６４  ＪＴＥ用のｐ型領域
６５  ＦＬＲ用のｐ型領域
６６  ｎ型チャネルストッパー領域
６７  層間絶縁膜
６８  ショットキー電極
６９  ショットキー電極パッド
７４  オーミック電極
９１  第２ｐ型ベース領域
１０１〜１０４  インバータ用のＳｉＣ−ＭＯＳＦＥＴ
１１１〜１１４  インバータ用のＳｉＣ−ＭＯＳＦＥＴの寄生ダイオード
１２１〜１２４  インバータ用のＳｉＣ−ＭＯＳＦＥＴに逆並列に接続されたＳｉＣ−ＳＢＤ
Ｌ  インバータの誘導性負荷
Ｘ  半導体基板のおもて面に平行な方向（第１方向）
Ｙ  半導体基板のおもて面に平行で、第１方向と直交する方向（第２方向）
Ｚ  深さ方向
ｄ１  ｐ+型部分領域の深さ
ｄ２  隣り合う第１ｐ+型領域とｐ+型部分領域との間の距離
ｄ３  ｎ型部分領域の深さ
ｔ１  ｎ-型炭化珪素層の厚さ
ｔ２  ｎ-型炭化珪素層を増した部分の厚さ
ｔ３  ｐ型炭化珪素層の厚さ
ｗ１  メサ領域の幅
ｗ２，ｗ２'  ｐ型ベース領域延在部の幅
ｗ３，ｗ３'  ｐ型ベース領域延在部の直下の第２ｐ+型領域の幅
ｗ１１  ｎ-型ドリフト領域の、隣り合うｐ型領域に挟まれた部分の幅
ｗ１２  ＪＢＳ用のｐ型領域の幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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