(57)【要約】【課題】受光効率を向上する。【解決手段】実施形態に係る固体撮像装置は、受光量に応じた電荷を発生させる光電変換素子と、前記光電変換素子に接続された第１トランジスタと、前記第１トランジスタに接続され、一列に配列する第２〜第４トランジスタと、前記第１トランジスタとは異なる位置で前記光電変換素子に接続された第５トランジスタと、前記第５トランジスタに接続され、一列に配列する第６及び第７トランジスタと、前記第６及び第７トランジスタの配列に対して平行に配列する第８及び第９トランジスタとを備える。【選択図】図１１
2020068484.tif 000002
【特許請求の範囲】
【請求項１】
受光量に応じた電荷を発生させる光電変換素子と、
前記光電変換素子に接続された第１トランジスタと、
前記第１トランジスタに接続され、一列に配列する第２〜第４トランジスタと、
前記第１トランジスタとは異なる位置で前記光電変換素子に接続された第５トランジスタと、
前記第５トランジスタに接続され、一列に配列する第６及び第７トランジスタと、
前記第６及び第７トランジスタの配列に対して平行に配列する第８及び第９トランジスタと、
を備える固体撮像装置。
【請求項２】
前記第２及び第３トランジスタは、ソース・ドレインとして機能する拡散領域を共有し、
前記第３及び第４トランジスタは、ソース・ドレインとして機能する拡散領域を共有し、
前記第６及び第７トランジスタは、ソース・ドレインとして機能する拡散領域を共有し、
前記第８及び第９トランジスタは、ソース・ドレインとして機能する拡散領域を共有する
請求項１に記載の固体撮像装置。
【請求項３】
前記第２〜第４トランジスタが形成する第１配列の当該第１配列の方向に沿ったサイズは、前記光電変換素子の前記第１配列の方向に沿ったサイズ以下であり、
前記第６及び第７トランジスタが形成する第２配列の当該第２配列の方向に沿ったサイズは、前記光電変換素子の前記第２配列の方向に沿ったサイズ以下である
請求項１に記載の固体撮像装置。
【請求項４】
前記第２〜第４トランジスタと前記第６〜第９トランジスタとの合計の面積は、前記光電変換素子の面積以下である請求項１に記載の固体撮像装置。
【請求項５】
前記光電変換素子の光の入射面は、矩形であり、
前記第１トランジスタは、前記矩形の４つの角部のうちの第１の角部、又は、４つの辺のうちの第１の辺に設けられ、
前記第５トランジスタは、前記第１の角部に対して対角に位置する第２の角部、又は、前記第１の辺に対向する第２の辺に設けられている
請求項１に記載の固体撮像装置。
【請求項６】
前記第２〜第４トランジスタは、前記第１トランジスタから第１方向に沿って一列に配列し、
前記第６及び第７トランジスタは、前記第５トランジスタから前記第２〜第４トランジスタとは反対側へ前記第１方向に沿って一列に配列する
請求項５に記載の固体撮像装置。
【請求項７】
前記第２〜第４トランジスタは、前記第１トランジスタから前記光電変換素子の辺に沿って一列に配列し、
前記第６及び第７トランジスタは、前記第５トランジスタから前記光電変換素子の辺に沿って一列に配列する
請求項５に記載の固体撮像装置。
【請求項８】
前記第２〜第４トランジスタは、前記光電変換素子に対して第１斜め方向に隣接する当該光電変換素子と同等の面積の第１領域内において、第１方向に沿って一列に配列し、
前記第６及び第７トランジスタは、前記光電変換素子に対して前記第１斜め方向とは反対側の第２斜め方向に隣接する当該光電変換素子と同等の面積の第２領域内において、前記第５トランジスタから前記第２〜第４トランジスタとは反対側へ前記第１方向に沿って一列に配列し、
前記第８及び第９トランジスタは、前記第２領域内において、前記第６及び第７トランジスタの配列に対して平行に配列する
請求項５に記載の固体撮像装置。
【請求項９】
前記光電変換素子の光の入射面は、矩形であり、
前記第１トランジスタは、前記矩形の４つの角部のうちの第１の角部、又は、４つの辺のうちの第１の辺に設けられ、
前記第５トランジスタは、前記第１の角部に隣接する第２の角部に設けられている
請求項１に記載の固体撮像装置。
【請求項１０】
前記第２〜第４トランジスタは、前記第１トランジスタから第１方向に沿って一列に配列し、
前記第６及び第７トランジスタは、前記第５トランジスタから前記第１方向に沿って一列に配列し、
前記第８及び第９トランジスタは、前記第２〜第４トランジスタと、前記第６及び第７トランジスタとの間に、前記第１方向に沿って一列に配列する
請求項９に記載の固体撮像装置。
【請求項１１】
前記第２〜第４トランジスタは、前記光電変換素子に対して第１斜め方向に隣接する当該光電変換素子と同等の面積の第１領域内において、第１方向に沿って一列に配列し、
前記第６及び第７トランジスタは、前記光電変換素子に対して前記第１斜め方向と交差する第２斜め方向に隣接する当該光電変換素子と同等の面積の第２領域内において、前記第５トランジスタから前記第２〜第４トランジスタとは反対側へ前記第１方向に沿って一列に配列し、
前記第８及び第９トランジスタは、前記第２領域内において、前記第６及び第７トランジスタの配列に対して平行に配列する
請求項９に記載の固体撮像装置。
【請求項１２】
前記第２〜第４トランジスタは、前記光電変換素子に対して第１斜め方向に隣接する当該光電変換素子と同等の面積の第１領域内において、第１方向に沿って一列に配列し、
前記第６及び第７トランジスタは、前記光電変換素子に対して前記第１斜め方向と交差する第２斜め方向に隣接する当該光電変換素子と同等の面積の第２領域内において、前記第５トランジスタから前記第２〜第４トランジスタと平行に前記第１方向に沿って一列に配列し、
前記第８及び第９トランジスタは、前記第２領域内において、前記第６及び第７トランジスタの配列に対して平行に配列する
請求項９に記載の固体撮像装置。
【請求項１３】
前記光電変換素子の光の入射面は、矩形であり、
前記第１トランジスタは、前記矩形の４つの辺のうちの第１の辺に設けられ、
前記第５トランジスタは、前記第１の辺と交わる第２の辺に設けられ、
前記第２〜第４トランジスタは、前記第１トランジスタから第１方向に沿って一列に配列し、
前記第６及び第７トランジスタは、前記第５トランジスタから前記第１方向に対して直角の第２方向に沿って一列に配列する
請求項５に記載の固体撮像装置。
【請求項１４】
前記光電変換素子を２つの領域に分断するフォトゲートをさらに備える請求項１に記載の固体撮像装置。
【請求項１５】
前記フォトゲートは、前記光電変換素子を、前記第１トランジスタが接続された第１領域と、前記第５トランジスタが接続された第２領域とに分断する請求項１４に記載の固体撮像装置。
【請求項１６】
前記光電変換素子は、第１の光電変換素子と、第２の光電変換素子とを含み、
前記第１トランジスタは、前記第１の光電変換素子と前記第２の光電変換素子との両方に接続され、
前記第５トランジスタは、前記第１及び第２の光電変換素子のうちの一方に接続されている
請求項１に記載の固体撮像装置。
【請求項１７】
前記第２〜第４トランジスタ及び前記第６〜第９トランジスタは、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタである請求項１に記載の固体撮像装置。
【請求項１８】
前記第２〜第４トランジスタは、前記光電変換素子で発生した電荷の量に応じた電圧値の画素信号を生成する第１回路を構成し、
前記第６〜第９トランジスタは、前記光電変換素子で発生した電荷に基づく光電流を検出する第２回路を構成する
請求項１に記載の固体撮像装置。
【請求項１９】
前記光電変換素子と、前記第１〜第９トランジスタとを備える第１半導体チップと、
前記第１半導体チップに貼り合わされた第２半導体チップと、
を備え、
前記第１半導体チップと前記第２半導体チップとは、前記第１半導体チップに設けられた銅製のパッドと、前記第２半導体チップに設けられた銅製のパッドとを接合することで、電気的及び機械的に貼り合わされている
請求項１に記載の固体撮像装置。
【請求項２０】
固体撮像装置と、
入射光を前記固体撮像装置の受光面に結像する光学系と、
前記固体撮像装置を制御する制御部と、
を備え、
前記固体撮像装置は、
受光量に応じた電荷を発生させる光電変換素子と、
前記光電変換素子に接続された第１トランジスタと、
前記第１トランジスタに接続され、一列に配列する第２〜第４トランジスタと、
前記第１トランジスタとは異なる位置で前記光電変換素子に接続された第５トランジスタと、
前記第５トランジスタに接続され、一列に配列する第６及び第７トランジスタと、
前記第６及び第７トランジスタの配列に対して平行に配列する第８及び第９トランジスタと、
を備える撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像装置及び撮像装置に関する。
【背景技術】
【０００２】
従来より、垂直同期信号などの同期信号に同期して画像データ（フレーム）を撮像する同期型の固体撮像装置が、撮像装置などにおいて用いられている。この一般的な同期型の固体撮像装置では、同期信号の周期（例えば、１／６０秒）ごとにしか画像データを取得することができないため、交通やロボットなどに関する分野において、より高速な処理が要求された場合に対応することが困難になる。そこで、受光量が閾値を超えたことをアドレスイベントとしてリアルタイムに検出する検出回路を画素毎に設けた非同期型の固体撮像装置が提案されている。画素毎にアドレスイベントを検出する非同期型の固体撮像装置は、ＤＶＳ（Dynamic Vision Sensor）とも称される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２０１６−５３３１４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＤＶＳは、受光光量に応じた電圧値の画素信号を読み出すための回路構成の他に、アドレスイベントを検出するための回路構成が必要となるため、受光面における受光素子の占める割合が低下し、その結果、入射光に対する量子効率（以下、受光効率という）が低下してしまうという課題が存在する。
【０００５】
そこで本開示では、受光効率を向上することが可能な固体撮像装置及び撮像装置を提案する。
【課題を解決するための手段】
【０００６】
上記の課題を解決するために、本開示に係る一形態の固体撮像装置は、受光量に応じた電荷を発生させる光電変換素子と、前記光電変換素子に接続された第１トランジスタと、前記第１トランジスタに接続され、一列に配列する第２〜第４トランジスタと、前記第１トランジスタとは異なる位置で前記光電変換素子に接続された第５トランジスタと、前記第５トランジスタに接続され、一列に配列する第６及び第７トランジスタと、前記第６及び第７トランジスタの配列に対して平行に配列する第８及び第９トランジスタとを備える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る固体撮像装置及び撮像装置の概略構成例を示すブロック図である。
【図２】第１の実施形態に係る固体撮像装置の積層構造例を示す図である。
【図３】第１の実施形態に係る固体撮像装置の機能構成例を示すブロック図である。
【図４】カラーフィルタ配列にベイヤー配列を採用した場合の第１の実施形態に係る単位画素の配列例を示す模式図である。
【図５】第１の実施形態に係る単位画素の概略構成例を示す回路図である。
【図６】第１の実施形態に係るアドレスイベント検出部の概略構成例を示すブロック図である。
【図７】第１の実施形態に係る減算器及び量子化器の概略構成例を示す回路図である。
【図８】第１の実施形態に係るカラムＡＤＣの概略構成例を示すブロック図である。
【図９】第１の実施形態に係る固体撮像装置の動作の一例を示すタイミングチャートである。
【図１０】第１の実施形態に係る固体撮像装置の動作の一例を示すフローチャートである。
【図１１】第１の実施形態の第１レイアウト例に係る上層回路の概略構成例を示す上視図である。
【図１２】図１１におけるＡ−Ａ面で固体撮像装置を切断した場合における単位画素の断面構造例を示す図である。
【図１３】第１の実施形態の第１レイアウト例に係る上層回路の画素アレイ部における配列例を示す模式図である。
【図１４】第１の実施形態の第１レイアウト例に係る単位画素の断面構造の変形例を示す図である。
【図１５】第１の実施形態の第２レイアウト例に係る上層回路の概略構成例を示す上視図である。
【図１６】第１の実施形態の第２レイアウト例に係る上層回路の画素アレイ部における配列例を示す模式図である。
【図１７】第１の実施形態の第３レイアウト例に係る上層回路の概略構成例を示す上視図である。
【図１８】第１の実施形態の第３レイアウト例に係る上層回路の画素アレイ部における配列例を示す模式図である。
【図１９】第１の実施形態の第４レイアウト例に係る上層回路の概略構成例を示す上視図である。
【図２０】第１の実施形態の第４レイアウト例に係る上層回路の画素アレイ部における第１配列例を示す模式図である。
【図２１】第１の実施形態の第４レイアウト例に係る上層回路の画素アレイ部における第１配列例を示す模式図である。
【図２２】第１の実施形態の第５レイアウト例に係る上層回路の概略構成例を示す上視図である。
【図２３】第１の実施形態の第５レイアウト例に係る上層回路の画素アレイ部における配列例を示す模式図である。
【図２４】第１の実施形態の第６レイアウト例に係る上層回路の概略構成例を示す上視図である。
【図２５】第１の実施形態の第６レイアウト例に係る上層回路の画素アレイ部における配列例を示す模式図である。
【図２６】第２の実施形態に係る単位画素の概略構成例を示す回路図である。
【図２７】第２の実施形態に係る固体撮像装置の動作の一例を示すタイミングチャートである。
【図２８】第２の実施形態の第１レイアウト例に係る上層回路の概略構成例を示す上視図である。
【図２９】図２８におけるＢ−Ｂ面の概略構成例を示す断面図である。
【図３０】第２の実施形態に係る光電変換素子のポテンシャルを説明するためのバンド図である（オフ状態）。
【図３１】第２の実施形態に係る光電変換素子のポテンシャルを説明するためのバンド図である（監視状態）。
【図３２】第２の実施形態に係る光電変換素子のポテンシャルを説明するためのバンド図である（蓄積状態）。
【図３３】第２の実施形態の第２レイアウト例に係る上層回路の概略構成例を示す上視図である。
【図３４】第２の実施形態の第３イアウト例に係る上層回路の概略構成例を示す上視図である。
【図３５】第２の実施形態の第３イアウト例の変形例に係る上層回路の概略構成例を示す上視図である。
【図３６】第２の実施形態の第４イアウト例に係る上層回路の概略構成例を示す上視図である。
【図３７】第２の実施形態の第５イアウト例に係る上層回路の概略構成例を示す上視図である。
【図３８】第２の実施形態の第６イアウト例に係る上層回路の概略構成例を示す上視図である。
【図３９】第３の実施形態に係る単位画素の概略構成例を示す回路図である。
【図４０】第３の実施形態の第１レイアウト例に係る上層回路の概略構成例を示す上視図である。
【図４１】第３の実施形態に係る光電変換素子の上視図である。
【図４２】第３の実施形態に係る光電変換素子のポテンシャルを説明するためのバンド図である（Ｃ−Ｃ面）。
【図４３】第３の実施形態に係る光電変換素子のポテンシャルを説明するためのバンド図である（Ｄ−Ｄ面）。
【図４４】第３の実施形態に係る光電変換素子のポテンシャルを説明するためのバンド図である（Ｅ−Ｅ面）。
【図４５】第３の実施形態の第２レイアウト例に係る上層回路の概略構成例を示す上視図である。
【図４６】第３の実施形態の第３イアウト例に係る上層回路の概略構成例を示す上視図である。
【図４７】第３の実施形態の第４イアウト例に係る上層回路の概略構成例を示す上視図である。
【図４８】第３の実施形態の第５イアウト例に係る上層回路の概略構成例を示す上視図である。
【図４９】車両制御システムの概略的な構成の一例を示すブロック図である。
【図５０】車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
【発明を実施するための形態】
【０００８】
以下に、本開示の一実施形態について図面に基づいて詳細に説明する。なお、以下の実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
【０００９】
また、以下に示す項目順序に従って本開示を説明する。
１．はじめに
２．第１の実施形態
２．１  撮像装置の構成例
２．２  固体撮像装置の構成例
２．２．１  固体撮像装置の積層構成例
２．２．２  固体撮像装置の機能構成例
２．３  画素アレイ部の例
２．４  単位画素の構成例
２．５  アドレスイベント検出部の構成例
２．５．１  電流電圧変換部の構成例
２．５．２  減算器及び量子化器の構成例
２．５．３  カラムＡＤＣの構成例
２．６  固体撮像装置の動作例
２．６．１  タイミングチャート
２．６．２  フローチャート
２．７  単位画素のレイアウト例
２．７．１  第１レイアウト例
２．７．１．１  配列例
２．７．１．２  第１レイアウト例の変形例
２．７．２  第２レイアウト例
２．７．２．１  配列例
２．７．３  第３レイアウト例
２．７．３．１  配列例
２．７．４  第４レイアウト例
２．７．４．１  第１配列例
２．７．４．２  第２配列例
２．７．５  第５レイアウト例
２．７．５．１  配列例
２．７．６  第６レイアウト例
２．７．６．１  配列例
２．８  作用・効果
３．第２の実施形態
３．１  単位画素の構成例
３．２  固体撮像装置の動作例
３．３  単位画素のレイアウト例
３．３．１  第１レイアウト例
３．３．１．１  光電変換素子のポテンシャルについて
３．３．２  第２レイアウト例
３．３．３  第３レイアウト例
３．３．３．１  変形例
３．３．４  第４レイアウト例
３．３．５  第５レイアウト例
３．３．６  第６レイアウト例
３．４  作用・効果
４．第３の実施形態
４．１  単位画素の構成例
４．２  単位画素のレイアウト例
４．２．１  第１レイアウト例
４．２．１．１  光電変換素子のポテンシャルについて
４．２．２  第２レイアウト例
４．２．３  第３レイアウト例
４．２．４  第４レイアウト例
４．２．５  第５レイアウト例
４．３  作用・効果
５．移動体への応用例
【００１０】
１．はじめに
一般的なＤＶＳ（Dynamic Vision Sensor）には、単位画素ごとにアドレスイベントの発火の有無を検出し、アドレスイベントの発火が検出された場合、このアドレスイベントが発火した単位画素から画素信号を読み出すという、いわゆるイベントドリブン型の駆動方式が採用されている。
【００１１】
なお、本説明における単位画素とは、１つの光電変換素子（受光素子ともいう）を含んで構成された画素の最小単位であり、例えば、イメージセンサから読み出した画像データにおける各ドットに対応するものである。また、アドレスイベントとは、二次元格子状に配列する複数の単位画素それぞれに割り当てられたアドレスごとに発生するイベントであり、例えば、光電変換素子で発生した電荷に基づく光電流の電流値又はその変化量がある一定の閾値を超えたことなどである。
【００１２】
２．第１の実施形態
まず、第１の実施形態に係る固体撮像装置及び撮像装置について、図面を参照して詳細に説明する。
【００１３】
２．１  撮像装置の構成例
図１は、第１の実施形態に係る固体撮像装置及び撮像装置の概略構成例を示すブロック図である。図１に示すように、撮像装置１００は、例えば、撮像レンズ１１０、固体撮像装置２００、記録部１２０及び制御部１３０を備える。撮像装置１００としては、産業用ロボットに搭載されるカメラや、車載カメラなどが想定される。
【００１４】
撮像レンズ１１０は、入射光を集光してその像を固体撮像装置２００の受光面に結像する光学系の一例である。受光面とは、固体撮像装置２００における光電変換素子が配列する面である。固体撮像装置２００は、入射光を光電変換して画像データを生成する。また、固体撮像装置２００は、生成した画像データに対し、ノイズ除去やホワイトバランス調整等の所定の信号処理を実行する。この信号処理により得られた結果と、アドレスイベントの発火の有無を示す検出信号とは、信号線２０９を介して記録部１２０に出力される。なお、アドレスイベントの発火の有無を示す検出信号の生成方法については後述する。
【００１５】
記録部１２０は、例えば、フラッシュメモリやＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）等で構成され、固体撮像装置２００から入力されたデータを記録する。
【００１６】
制御部１３０は、例えば、ＣＰＵ（Central Processing Unit）等で構成され、信号線１３９を介して種々の指示を出力することで、固体撮像装置２００など、撮像装置１００における各部を制御する。
【００１７】
２．２  固体撮像装置の構成例
つづいて、固体撮像装置２００の構成例について、図面を参照して詳細に説明する。
【００１８】
２．２．１  固体撮像装置の積層構成例
図２は、第１の実施形態に係る固体撮像装置の積層構造例を示す図である。図２に示すように、固体撮像装置２００は、受光チップ２０１とロジックチップ２０２とが上下に積層された構造を備える。受光チップ２０１とロジックチップ２０２との接合には、例えば、それぞれの接合面を平坦化して両者を電子間力で貼り合わせる、いわゆる直接接合を用いることができる。ただし、これに限定されず、例えば、互いの接合面に形成された銅（Ｃｕ）製の電極パッド同士をボンディングする、いわゆるＣｕ−Ｃｕ接合や、その他、バンプ接合などを用いることも可能である。
【００１９】
また、受光チップ２０１とロジックチップ２０２とは、例えば、半導体基板を貫通するＴＳＶ（Through-Silicon Via）などの接続部を介して電気的に接続される。ＴＳＶを用いた接続には、例えば、受光チップ２０１に設けられたＴＳＶと受光チップ２０１からロジックチップ２０２にかけて設けられたＴＳＶとの２つのＴＳＶをチップ外表で接続する、いわゆるツインＴＳＶ方式や、受光チップ２０１からロジックチップ２０２まで貫通するＴＳＶで両者を接続する、いわゆるシェアードＴＳＶ方式などを採用することができる。
【００２０】
ただし、受光チップ２０１とロジックチップ２０２との接合にＣｕ−Ｃｕ接合やバンプ接合を用いた場合には、Ｃｕ−Ｃｕ接合部やバンプ接合部を介して両者が電気的に接続される。
【００２１】
２．２．２  固体撮像装置の機能構成例
図３は、第１の実施形態に係る固体撮像装置の機能構成例を示すブロック図である。図３に示すように、固体撮像装置２００は、駆動回路２１１、信号処理部２１２、アービタ２１３、カラムＡＤＣ２２０及び画素アレイ部３００を備える。
【００２２】
画素アレイ部３００には、複数の単位画素が二次元格子状に配列される。単位画素とは、後述において詳細に説明するが、例えば、フォトダイオードなどの光電変換素子と、この光電変換素子で発生した電荷の量に応じた電圧値の画素信号を生成する回路（以下、画素回路又は画素信号生成部という）とから構成される。ここで、画素回路は、複数の光電変換素子で共有され得る。その場合、各単位画素は、１つの光電変換素子と、共有される画素回路とを含んで構成される。
【００２３】
画素アレイ部３００には、複数の単位画素が二次元格子状に配列する。複数の単位画素は、それぞれが所定数の単位画素からなる複数の画素ブロックにグループ化されていてもよい。以下、水平方向に配列する単位画素又は画素ブロックの集合を「行」と称し、行に垂直な方向に配列された単位画素又は画素ブロックの集合を「列」と称する。
【００２４】
各単位画素は、光電変換素子の受光量に応じた電荷を発生させる。また、各単位画素は、光電変換素子で発生した電荷による電流（以下、光電流という）の電流値又はその変化量が所定の閾値を超えたか否かに基づき、アドレスイベントの発火の有無を検出する。そして、アドレスイベントが発火した際には、各単位画素は、光電変換素子の受光量に応じた電圧値の画素信号を読み出すためのリクエストを、アービタ２１３に出力する。
【００２５】
駆動回路２１１は、単位画素それぞれを駆動することで、各単位画素からカラムＡＤＣ２２０へ画素信号を出力させる。
【００２６】
アービタ２１３は、それぞれの単位画素からのリクエストを調停し、この調停結果に基づいて、リクエストを発行した単位画素に所定の応答を送信する。この応答を受け取った単位画素は、アドレスイベントの発火の有無を示す検出信号（以下、単にアドレスイベントの検出信号という）を駆動回路２１１及び信号処理部２１２に供給する。
【００２７】
カラムＡＤＣ２２０は、単位画素の列ごとに、その列からのアナログの画素信号をデジタル信号に変換する。そして、カラムＡＤＣ２２０は、変換により生成したデジタル信号を信号処理部２１２に供給する。
【００２８】
信号処理部２１２は、カラムＡＤＣ２２０からのデジタル信号に対し、ＣＤＳ（Correlated Double Sampling）処理（ノイズ除去）やホワイトバランス調整等の所定の信号処理を実行する。そして、信号処理部２１２は、信号処理の結果とアドレスイベントの検出信号とを、信号線２０９を介して記録部１２０に供給する。
【００２９】
２．３  画素アレイ部の例
図３に示す構成において、画素アレイ部３００は、例えば、色彩を再構成するために必要となる波長成分を受光する単位画素の集合で構成される。例えば、ＲＧＢ三原色に基づいて色彩を再構成する場合では、画素アレイ部３００には、赤（Ｒ）色の光を受光する単位画素と、緑（Ｇ）色の光を受光する単位画素と、青（Ｂ）色の光を受光する単位画素とが、所定のカラーフィルタ配列で配列する。
【００３０】
カラーフィルタ配列としては、例えば、２×２画素のベイヤー配列や、Ｘ−Ｔｒａｎｓ（登録商標）ＣＭＯＳセンサで採用されている３×３画素のカラーフィルタ配列（以下、Ｘ−Ｔｒａｎｓ（登録商標）型配列という）や、４×４画素のクアッドベイヤー配列（クワドラ配列ともいう）や、ベイヤー配列にホワイトＲＧＢカラーフィルタを組み合わせた４×４画素のカラーフィルタ（以下、ホワイトＲＧＢ配列という）など、種々の配列が存在する。そこで、以下の説明では、カラーフィルタ配列としてベイヤー配列を採用した場合を例示する。
【００３１】
図４は、カラーフィルタ配列にベイヤー配列を採用した場合の単位画素の配列例を示す模式図である。図４に示すように、カラーフィルタ配列としてベイヤー配列を採用した場合、画素アレイ部３００では、２×２画素の計４つの単位画素よりなる基本パターン３１０Ａが、列方向及び行方向に繰返し配列する。基本パターン３１０Ａは、例えば、赤（Ｒ）色のカラーフィルタを備える単位画素３１０Ｒと、緑（Ｇｒ）色のカラーフィルタを備える単位画素３１０Ｇｒと、緑（Ｇｂ）色のカラーフィルタを備える単位画素３１０Ｇｂと、青（Ｂ）色のカラーフィルタを備える単位画素３１０Ｂで構成される。
【００３２】
２．４  単位画素の構成例
つづいて、単位画素３１０の構成例について説明する。図５は、第１の実施形態に係る単位画素の概略構成例を示す回路図である。図５に示すように、単位画素３１０は、例えば、画素信号生成部３２０と、受光部３３０と、アドレスイベント検出部４００とを備える。なお、図５におけるロジック回路２１０は、例えば、図３における駆動回路２１１と、信号処理部２１２と、アービタ２１３とからなるロジック回路である。
【００３３】
受光部３３０は、例えば、転送トランジスタ（第１トランジスタ）３３１と、ＯＦＧ（OverFlow Gate）トランジスタ（第５トランジスタ）３３２と、光電変換素子３３３とを備える。受光部３３０の転送トランジスタ３３１のゲートには、駆動回路２１１から転送信号ＴＲＧが供給され、ＯＦＧトランジスタ３３２のゲートには、駆動回路２１１から制御信号ＯＦＧが供給される。受光部３３０の転送トランジスタ３３１を介した出力は、画素信号生成部３２０に接続され、ＯＦＧトランジスタ３３２を介した出力は、アドレスイベント検出部４００に接続される。
【００３４】
画素信号生成部３２０は、例えば、リセットトランジスタ（第２トランジスタ）３２１と、増幅トランジスタ（第３トランジスタ）３２２と、選択トランジスタ（第４トランジスタ）３２３と、浮遊拡散層（Floating Diffusion：ＦＤ）３２４とを備える。
【００３５】
受光部３３０の転送トランジスタ３３１及びＯＦＧトランジスタ３３２は、例えば、Ｎ型のＭＯＳ（Metal-Oxide-Semiconductor）トランジスタ（以下、単にＮＭＯＳトランジスタという）を用いて構成される。同様に、画素信号生成部３２０のリセットトランジスタ３２１、増幅トランジスタ３２２及び選択トランジスタ３２３それぞれは、例えば、ＮＭＯＳトランジスタを用いて構成される。
【００３６】
アドレスイベント検出部４００は、例えば、電流電圧変換部４１０と、減算器４３０とを備える。ただし、アドレスイベント検出部４００は、その他にも、バッファや量子化器や転送部を備える。アドレスイベント検出部４００の詳細については、後述において図６等を用いて説明する。
【００３７】
このような構成において、受光部３３０の光電変換素子３３３は、入射光を光電変換して電荷を生成する。転送トランジスタ３３１は、転送信号ＴＲＧに従って、光電変換素子３３３に発生した電荷を浮遊拡散層３２４へ転送する。ＯＦＧトランジスタ３３２は、制御信号ＯＦＧに従って、光電変換素子３３３で発生した電荷に基づく電気信号（光電流）をアドレスイベント検出部４００に供給する。
【００３８】
浮遊拡散層３２４は、光電変換素子３３３から転送トランジスタ３３１を介して転送された電荷を蓄積する。リセットトランジスタ３２１は、駆動回路２１１からのリセット信号に従って、浮遊拡散層３２４に蓄積された電荷を放出（初期化）する。増幅トランジスタ３２２は、浮遊拡散層３２４に蓄積している電荷の電荷量に応じた電圧値の画素信号を垂直信号線ＶＳＬに出現させる。選択トランジスタ３２３は、駆動回路２１１からの選択信号ＳＥＬに従って、増幅トランジスタ３２２と垂直信号線ＶＳＬとの接続を切り替える。なお、垂直信号線ＶＳＬに出現したアナログの画素信号は、カラムＡＤＣ２２０で読み出されてデジタルの画素信号に変換される。
【００３９】
ロジック回路２１０における駆動回路２１１は、制御部１３０によりアドレスイベントの検出開始が指示されると、画素アレイ部３００における全ての受光部３３０のＯＦＧトランジスタ３３２をオン状態とする制御信号ＯＦＧを出力する。これにより、各単位画素３１０のアドレスイベント検出部４００には、受光部３３０の光電変換素子３３３で発生した光電流がＯＦＧトランジスタ３３２を介して供給される。
【００４０】
各単位画素３１０のアドレスイベント検出部４００は、受光部３３０からの光電流に基づきアドレスイベントの発火を検出すると、アービタ２１３に対してリクエストを出力する。これに対し、アービタ２１３は、それぞれの単位画素３１０からのリクエストを調停し、この調停結果に基づいて、リクエストを発行した単位画素３１０に所定の応答を送信する。この応答を受け取った単位画素３１０は、アドレスイベントの発火の有無を示す検出信号（以下、アドレスイベント検出信号という）をロジック回路２１０における駆動回路２１１及び信号処理部２１２に供給する。
【００４１】
駆動回路２１１は、アドレスイベント検出信号の供給元である単位画素３１０におけるＯＦＧトランジスタ３３２をオフ状態とする。これにより、当該単位画素３１０における受光部３３０からアドレスイベント検出部４００への光電流の供給が停止する。
【００４２】
次いで、駆動回路２１１は、転送信号ＴＲＧにより、当該単位画素３１０の受光部３３０における転送トランジスタ３３１をオン状態とする。これにより、受光部３３０の光電変換素子３３３で発生した電荷が転送トランジスタ３３１を介して浮遊拡散層３２４へ転送される。そして、画素信号生成部３２０の選択トランジスタ３２３に接続された垂直信号線ＶＳＬに、浮遊拡散層３２４に蓄積している電荷の電荷量に応じた電圧値の画素信号が出現する。
【００４３】
このように、固体撮像装置２００では、アドレスイベントの発火が検出された単位画素３１０からカラムＡＤＣ２２０へ、画素信号ＳＩＧが出力される。
【００４４】
なお、例えば、受光部３３０と、画素信号生成部３２０と、アドレスイベント検出部４００の電流電圧変換部４１０における２つのＬＧ（Ｌｏｇ）トランジスタ（第６及び第７トランジスタ）４１１及び４１４と２つの増幅トランジスタ（第８及び第９トランジスタ）４１２及び４１３とは、例えば、図２に示した受光チップ２０１に配置され、他の構成は、例えば、受光チップ２０１とＣｕ−Ｃｕ接合により接合されたロジックチップ２０２に配置される。そこで以下の説明では、これら単位画素３１０のうちの受光チップ２０１に配置される構成を上層回路と称し、また、電流電圧変換部４１０における２つのＬＧトランジスタ４１１及び４１４と２つの増幅トランジスタ４１２及び４１３とを、上層検出回路４１０Ａと称する。
【００４５】
２．５  アドレスイベント検出部の構成例
図６は、第１の実施形態に係るアドレスイベント検出部の概略構成例を示すブロック図である。図６に示すように、アドレスイベント検出部４００は、電流電圧変換部４１０と、バッファ４２０と、減算器４３０と、量子化器４４０と、転送部４５０とを備える。
【００４６】
電流電圧変換部４１０は、受光部３３０からの光電流を、その対数の電圧信号に変換し、これにより生成された電圧信号をバッファ４２０に供給する。
【００４７】
バッファ４２０は、電流電圧変換部４１０からの電圧信号を補正し、補正後の電圧信号を減算器４３０に出力する。
【００４８】
減算器４３０は、駆動回路２１１からの行駆動信号に従ってバッファ４２０からの電圧信号の電圧レベルを低下させ、低下後の電圧信号を量子化器４４０に供給する。
【００４９】
量子化器４４０は、減算器４３０からの電圧信号をデジタル信号に量子化し、これにより生成されたデジタル信号を検出信号として転送部４５０に出力する。
【００５０】
転送部４５０は、量子化器４４０からの検出信号を信号処理部２１２等に転送する。この転送部４５０は、例えば、アドレスイベントの発火が検出された際に、転送部４５０から駆動回路２１１及び信号処理部２１２へのアドレスイベントの検出信号の送信を要求するリクエストをアービタ２１３に供給する。そして、転送部４５０は、リクエストに対する応答をアービタ２１３から受け取ると、検出信号を駆動回路２１１及び信号処理部２１２に供給する。
【００５１】
２．５．１  電流電圧変換部の構成例
図６に示す構成における電流電圧変換部４１０は、例えば、図５に示すように、２つのＬＧトランジスタ４１１及び４１４と、２つの増幅トランジスタ４１２及び４１３と、定電流回路４１５とから構成される。
【００５２】
ＬＧトランジスタ４１１のソース及び増幅トランジスタ４１３のゲートは、例えば、受光部３３０のＯＦＧトランジスタ３３２のドレインに接続される。また、ＬＧトランジスタ４１１のドレインは、例えば、ＬＧトランジスタ４１４のソース及び増幅トランジスタ４１２のゲートに接続される。ＬＧトランジスタ４１４のドレインは、例えば、電源端子ＶＤＤに接続される。
【００５３】
また、例えば、増幅トランジスタ４１３のソースは接地され、ドレインはＬＧトランジスタ４１１のゲーと及び増幅トランジスタ４１２のソースに接続される。増幅トランジスタ４１２のドレインは、例えば、定電流回路４１５を介して電源端子ＶＤＤに接続される。定電流回路４１５は、例えば、Ｐ型のＭＯＳトランジスタなどの負荷ＭＯＳトランジスタで構成される。
【００５４】
このような接続関係とすることで、ループ状のソースフォロワ回路が構成される。これにより、受光部３３０からの光電流が、その電荷量に応じた対数値の電圧信号に変換される。なお、ＬＧトランジスタ４１１及び４１４と、増幅トランジスタ４１２及び４１３とは、それぞれ例えばＮＭＯＳトランジスタで構成されてよい。
【００５５】
２．５．２  減算器及び量子化器の構成例
図７は、第１の実施形態に係る減算器及び量子化器の概略構成例を示す回路図である。図７に示すように、減算器４３０は、コンデンサ４３１及び４３３と、インバータ４３２と、スイッチ４３４とを備える。また、量子化器４４０は、コンパレータ４４１を備える。
【００５６】
コンデンサ４３１の一端は、バッファ４２０の出力端子に接続され、他端は、インバータ４３２の入力端子に接続される。コンデンサ４３３は、インバータ４３２に並列に接続される。スイッチ４３４は、コンデンサ４３３の両端を接続する経路を行駆動信号に従って開閉する。
【００５７】
インバータ４３２は、コンデンサ４３１を介して入力された電圧信号を反転する。このインバータ４３２は反転した信号をコンパレータ４４１の非反転入力端子（＋）に出力する。
【００５８】
スイッチ４３４をオンした際、コンデンサ４３１のバッファ４２０側には、電圧信号Ｖｉｎｉｔが入力される。また、その逆側は仮想接地端子となる。この仮想接地端子の電位を便宜上、ゼロとする。このとき、コンデンサ４３１に蓄積されている電位Ｑｉｎｉｔは、コンデンサ４３１の容量をＣ１とすると、次の式（１）により表される。一方、コンデンサ４３３の両端は、短絡されているため、その蓄積電荷はゼロとなる。
Ｑｉｎｉｔ＝Ｃ１×Ｖｉｎｉｔ    （１）
【００５９】
次に、スイッチ４３４がオフされて、コンデンサ４３１のバッファ４２０側の電圧が変化してＶａｆｔｅｒになった場合を考えると、コンデンサ４３１に蓄積される電荷Ｑａｆｔｅｒは、次の式（２）により表される。
Ｑａｆｔｅｒ＝Ｃ１×Ｖａｆｔｅｒ    （２）
【００６０】
一方、コンデンサ４３３に蓄積される電荷Ｑ２は、出力電圧をＶｏｕｔとすると、次の式（３）により表される。
Ｑ２＝−Ｃ２×Ｖｏｕｔ    （３）
【００６１】
このとき、コンデンサ４３１及び４３３の総電荷量は変化しないため、次の式（４）が成立する。
Ｑｉｎｉｔ＝Ｑａｆｔｅｒ＋Ｑ２    （４）
【００６２】
式（４）に式（１）乃至式（３）を代入して変形すると、次の式（５）が得られる。
Ｖｏｕｔ＝−（Ｃ１／Ｃ２）×（Ｖａｆｔｅｒ−Ｖｉｎｉｔ）    （５）
【００６３】
式（５）は、電圧信号の減算動作を表し、減算結果の利得はＣ１／Ｃ２となる。通常、利得を最大化することが望まれるため、Ｃ１を大きく、Ｃ２を小さく設計することが好ましい。一方、Ｃ２が小さすぎると、ｋＴＣノイズが増大し、ノイズ特性が悪化するおそれがあるため、Ｃ２の容量削減は、ノイズを許容することができる範囲に制限される。また、単位画素ごとに減算器４３０を含むアドレスイベント検出部４００が搭載されるため、容量Ｃ１やＣ２には、面積上の制約がある。これらを考慮して、容量Ｃ１及びＣ２の値が決定される。
【００６４】
コンパレータ４４１は、減算器４３０からの電圧信号と、反転入力端子（−）に印加された所定の閾値電圧Ｖｔｈとを比較する。コンパレータ４４１は、比較結果を示す信号を検出信号として転送部４５０に出力する。
【００６５】
また、上述のアドレスイベント検出部４００全体のゲインＡは、電流電圧変換部４１０の変換ゲインをＣＧｌｏｇとし、バッファ４２０のゲインを‘１’とすると、次の式（６）により表される。
【数１】
2020068484.tif 000003
（６）
【００６６】
式（６）において、ｉｐｈｏｔｏ＿ｎは、ｎ番目の単位画素の光電流であり、その単位は、例えばアンペア（Ａ）である。Ｎは、画素ブロック内の単位画素３１０の数であり、本実施形態では‘１’である。
【００６７】
２．５．３  カラムＡＤＣの構成例
図８は、第１の実施形態に係るカラムＡＤＣの概略構成例を示すブロック図である。このカラムＡＤＣ２２０は、単位画素３１０の列ごとに設けられた複数のＡＤＣ２３０を備える。
【００６８】
各ＡＤＣ２３０は、垂直信号線ＶＳＬに出現したアナログの画素信号をデジタル信号に変換する。例えば、画素信号は、検出信号よりもビット数の多いデジタル信号に変換される。例えば、検出信号を２ビットとすると、画素信号は、３ビット以上（１６ビットなど）のデジタル信号に変換される。ＡＤＣ２３０は、生成したデジタル信号を信号処理部２１２に供給する。
【００６９】
２．６  固体撮像装置の動作例
つづいて、本実施形態に係る固体撮像装置２００の動作について、図面を参照して詳細に説明する。
【００７０】
２．６．１  タイミングチャート
まず、固体撮像装置２００の動作の一例をタイミングチャートを用いて説明する。図９は、第１の実施形態に係る固体撮像装置の動作の一例を示すタイミングチャートである。
【００７１】
図９に示すように、タイミングＴ０において、制御部１３０によりアドレスイベントの検出開始が指示されると、駆動回路２１１は、画素アレイ部３００における全ての受光部３３０のＯＦＧトランジスタ３３２のゲートに印加する制御信号ＯＦＧをハイレベルに立ち上げる。これにより、全ての受光部３３０のＯＦＧトランジスタ３３２がオン状態となり、各受光部３３０から各アドレスイベント検出部４００へ、各受光部３３０の光電変換素子３３３で発生した電荷に基づく光電流が供給される。
【００７２】
また、制御信号ＯＦＧがハイレベルである期間中、各受光部３３０における転送トランジスタ３３１のゲートに印加される転送信号ＴＲＧは全てローレベルに維持されている。そのため、この期間中、全ての受光部３３０の転送トランジスタ３３１はオフ状態である。
【００７３】
つづいて、制御信号ＯＦＧがハイレベルである期間中に、ある単位画素３１０のアドレスイベント検出部４００がアドレスイベントの発火を検出した場合を想定する。この場合、アドレスイベントの発火を検出したアドレスイベント検出部４００は、アービタ２１３にリクエストを送信する。これに対し、アービタ２１３は、リクエストを調停後、リクエストを発行したアドレスイベント検出部４００に対して、リクエストに対する応答を返信する。
【００７４】
応答を受信したアドレスイベント検出部４００は、例えば、タイミングＴ１〜Ｔ２の期間、駆動回路２１１及び信号処理部２１２に入力する検出信号をハイレベルに立ち上げる。なお、本説明において、検出信号は、オンイベントの検出結果を示す１ビットの信号であるものとする。
【００７５】
タイミングＴ１でアドレスイベント検出部４００からハイレベルの検出信号が入力された駆動回路２１１は、次のタイミングＴ２で、全ての制御信号ＯＦＧをローレベルに立ち下げる。これにより、画素アレイ部３００の全ての受光部３３０からアドレスイベント検出部４００への光電流の供給が停止する。
【００７６】
また、駆動回路２１１は、タイミングＴ２で、アドレスイベントの発火が検出された単位画素（以下、読出し対象の単位画素という）３１０の画素信号生成部３２０における選択トランジスタ３２３のゲートに印加する選択信号ＳＥＬをハイレベルに立ち上げるとともに、同画素信号生成部３２０のリセットトランジスタ３２１のゲートに印加するリセット信号ＲＳＴを一定のパルス期間に亘ってハイレベルに立ち上げることで、この画素信号生成部３２０の浮遊拡散層３２４に蓄積された電荷を放出（初期化）する。このようにして浮遊拡散層３２４を初期化した状態で垂直信号線ＶＳＬに出現した電圧は、リセットレベルの画素信号（以下、単にリセットレベルという）として、カラムＡＤＣ２２０における当該垂直信号線ＶＳＬに接続されたＡＤＣ２３０で読み出されて、デジタル信号に変換される。
【００７７】
次に、リセットレベルを読み出した後のタイミングＴ３において、駆動回路２１１は、読出し対象の単位画素３１０における受光部３３０の転送トランジスタ３３１のゲートに、一定パルス期間の転送信号ＴＲＧを印加する。これにより、受光部３３０の光電変換素子３３３で発生した電荷が画素信号生成部３２０における浮遊拡散層３２４へ転送されて、浮遊拡散層３２４に蓄積された電荷に応じた電圧が垂直信号線ＶＳＬに出現する。このようにして垂直信号線ＶＳＬに出現した電圧は、受光部３３０の信号レベルの画素信号（以下、単に信号レベルという）として、カラムＡＤＣ２２０における当該垂直信号線ＶＳＬに接続されたＡＤＣ２３０で読み出されて、デジタル値に変換される。
【００７８】
信号処理部２１２は、以上のようにして読み出されたリセットレベルと信号レベルとの差分を、光電変換素子３３３の受光量に応じた正味の画素信号として求めるＣＤＳ処理を実行する。
【００７９】
その後、駆動回路２１１は、タイミングＴ４において、読出し対象の単位画素３１０の画素信号生成部３２０における選択トランジスタ３２３のゲートに印加する選択信号ＳＥＬをローレベルに立ち下げるとともに、画素アレイ部３００における全ての受光部３３０のＯＦＧトランジスタ３３２のゲートに印加する制御信号ＯＦＧをハイレベルに立ち上げる。これにより、画素アレイ部３００における全ての受光部３３０でのアドレスイベントの発火の検出が再開される。
【００８０】
２．６．２  フローチャート
次に、固体撮像装置２００の動作の一例をフローチャートを用いて説明する。図１０は、第１の実施形態に係る固体撮像装置の動作の一例を示すフローチャートである。この動作は、例えば、アドレスイベントを検出するための所定のアプリケーションが実行されたときに開始される。
【００８１】
図１０に示すように、本動作では、まず、画素アレイ部３００における単位画素３１０それぞれが、アドレスイベントの発火の有無を検出する（ステップＳ９０１）。そして、駆動回路２１１が、いずれかの単位画素３１０においてアドレスイベントの発火が検出されたか否かを判断する（ステップＳ９０２）。
【００８２】
アドレスイベントの発火が検出されていない場合（ステップＳ９０２のＮＯ）、本動作は、ステップＳ９０４へ進む。一方、アドレスイベントの発火が検出された場合（ステップＳ９０２のＹＥＳ）、駆動回路２１１は、アドレスイベントの発火が検出された単位画素３１０に対して、画素信号の読出しを実行し（ステップＳ９０３）、ステップＳ９０４へ進む。
【００８３】
ステップＳ９０４では、本動作を終了するか否かが判断される。終了しない場合（ステップＳ９０４のＮＯ）、本動作がステップＳ９０１へリターンし、以降の動作が繰り返される。一方、終了する場合（ステップＳ９０４のＹＥＳ）、本動作が終了する。
【００８４】
２．７  単位画素のレイアウト例
上述したように、図５に示した構成において、例えば、受光部３３０と、画素信号生成部３２０と、アドレスイベント検出部４００の電流電圧変換部４１０における２つのＬＧトランジスタ４１１及び４１４と２つの増幅トランジスタ４１２及び４１３とからなる上層回路５００は、例えば、図２に示した受光チップ２０１に配置され、他の構成は、例えば、受光チップ２０１とＣｕ−Ｃｕ接合により接合されたロジックチップ２０２に配置される。そこで以下に、上層回路５００の受光チップ２０１におけるレイアウト例について、幾つか例を挙げて説明する。
【００８５】
２．７．１  第１レイアウト例
図１１は、第１レイアウト例に係る上層回路の概略構成例を示す上視図である。また、図１２は、図１１におけるＡ−Ａ面で固体撮像装置を切断した場合における単位画素の断面構造例を示す図である。
【００８６】
図１２に示すように、単位画素３１０は、例えば、半導体基板５０１の素子形成面（図面中、下面）と反対側の面（以下、裏面という）を光の入射面とする裏面照射型の構造を備える。そこで単位画素３１０は、半導体基板５０１と層間絶縁膜５０３とからなる受光チップ２０１と、半導体基板５１１と層間絶縁膜５１３とからなるロジックチップ２０２とがＣｕ−Ｃｕ接合部５１０で接合された構造を備える。
【００８７】
上層回路５００−１は、上述したように、受光チップ２０１に形成される。受光チップ２０１における半導体基板５０１の裏面には、入射光を光電変換素子３３３へ集光するための単位画素３１０ごとのマイクロレンズ５０２が設けられている。なお、図示は省略するが、例えば、半導体基板５０１の裏面には、図４で例示したような所定のカラーフィルタ配列で配列するカラーフィルタが配置されてもよい。
【００８８】
また、図１１及び図１２に示すように、第１のレイアウト例に係る上層回路５００−１は、Ｐ型のドーパント（アクセプタ）が拡散された半導体基板５０１内にＮ型のドーパント（ドナー）を注入することで形成された光電変換素子３３３を備える。受光面の形状が矩形である光電変換素子３３３の１つの角部には、半導体基板５０１の素子形成面から光電変換素子３３３まで達するトレンチ内に形成された転送トランジスタ３３１の転送ゲート３３１１が配置されている。また、転送ゲート３３１１が設けられた角部と対角に位置する角部には、半導体基板５０１の素子形成面から光電変換素子３３３まで達するトレンチ内に形成されたＯＦＧトランジスタ３３２のＯＦＧゲート３３２１が配置されている。
【００８９】
画素信号生成部３２０におけるリセットトランジスタ３２１のリセットゲート３２１１と、増幅トランジスタ３２２の増幅ゲート３２２１と、選択トランジスタ３２３の選択ゲート３２３１とは、転送ゲート３３１１が配置された角部から、行方向と平行に、直線的に一列に配列している。なお、リセットゲート３２１１、増幅ゲート３２２１及び選択ゲート３２３１それぞれと、半導体基板５０１との間には、ゲート絶縁膜が配置されている。
【００９０】
半導体基板５０１において、転送ゲート３３１１とリセットゲート３２１１との間の領域には、接続ノードとして機能する拡散領域３２５が形成されている。また、リセットゲート３２１１、増幅ゲート３２２１及び選択ゲート３２３１の間の領域それぞれには、ソース・ドレインとして機能する拡散領域３２５が形成されている。
【００９１】
転送ゲート３３１１とリセットゲート３２１１との間の拡散領域３２５と増幅ゲート３２２１とは、層間絶縁膜５０３に形成されて、浮遊拡散層３２４として機能する配線３２４１で接続されている。リセットゲート３２１１と増幅ゲート３２２１との間の拡散領域３２５は、電源端子ＶＤＤに接続されている。
【００９２】
一方、上層検出回路４１０ＡにおけるＬＧトランジスタ４１１のＬＧゲート４１１１及びＬＧトランジスタ４１４のＬＧゲート４１４１は、ＯＦＧゲート３３２１が配置された角部から、画素信号生成部３２０とは反対側に、行方向と平行に直線的に一列に配列している。また、増幅トランジスタ４１２の増幅ゲート４１２１及び増幅トランジスタ４１３の増幅ゲート４１３１は、ＬＧゲート４１１１及び４１４１の配列と平行に配列している。なお、図１２では、断面位置の関係上、増幅トランジスタ４１２及び４１３が省略されている。また、ＬＧゲート４１１１及び４１４１と半導体基板５０１との間、並びに、増幅ゲート４１２１及び４１３１と半導体基板５０１との間には、それぞれゲート絶縁膜が配置されている。
【００９３】
半導体基板５０１において、ＯＦＧゲート３３２１とＬＧゲート４１１１との間の領域には、接続ノードとして機能する拡散領域４１６が形成されている。また、ＬＧゲート４１１１とＬＧゲート４１４１との間の領域、及び、増幅ゲート４１２１及び増幅ゲート４２３１の間の領域には、それぞれソース・ドレインとして機能する拡散領域４１６が形成されている。さらに、ＬＧトランジスタ４１４のドレインとして機能する拡散領域４１６は電源端子ＶＤＤに接続され、増幅トランジスタ４１３のドレインとして機能する拡散領域４１６は接地されている。
【００９４】
さらにまた、ＯＦＧゲート３３２１とＬＧゲート４１１１との間の拡散領域４１６は増幅ゲート４１３１に接続され、ＬＧゲート４１１１とＬＧゲート４１４１との間の拡散領域４１６は増幅ゲート４１２１に接続され、増幅ゲート４１２１と増幅ゲート４１３１との間の拡散領域４１６は、ＬＧゲート４１１１に接続され、増幅トランジスタ４１２のドレインとして機能する拡散領域４１６はＬＧゲート４１４１に接続されている。
【００９５】
以上のような構成において、選択トランジスタ３２３のドレインとして機能する拡散領域３２５、及び、増幅トランジスタ４１２のドレインとして機能する拡散領域４１６は、それぞれ、層間絶縁膜５０３内に形成された配線５０４及びパッド５０５を介して、層間絶縁膜５０３表面（図面中、下面）の銅（Ｃｕ）パッド５０６に接続されている。Ｃｕパッド５０６は、半導体基板５１１上の層間絶縁膜５１３の表面に形成されたＣｕパッド５１２と接合することで、Ｃｕ−Ｃｕ接合部５１０を形成する。Ｃｕ−Ｃｕ接合部５１０は、受光チップ２０１とロジックチップ２０２とを電気的に接続する接続部として機能する他、受光チップ２０１とロジックチップ２０２とを機械的に貼り合わせる接合部としても機能する。なお、層間絶縁膜５１３表面のＣｕパッド５１２は、例えば、層間絶縁膜５１３に形成された配線５１４及びパッド５１５を介して半導体基板５１１に接続される。
【００９６】
したがって、選択トランジスタ３２３のドレインとして機能する拡散領域３２５は、層間絶縁膜５０３の配線５０４、パッド５０５及びＣｕ−Ｃｕ接合部５１０を介して、ロジックチップ２０２側の垂直信号線ＶＳＬに接続される。また、増幅トランジスタ４１２のドレインとして機能する拡散領域４１６は、層間絶縁膜５０３の配線５０４、パッド５０５及びＣｕ−Ｃｕ接合部５１０を介して、ロジックチップ２０２側に配置された電流電圧変換部４１０の残りの回路構成にも接続される。
【００９７】
また、図示は省略されているが、図５にも示したように、受光部３３０における転送ゲート３３１１及びＯＦＧゲート３３２１と、画素信号生成部３２０におけるリセットゲート３２１１及び選択ゲート３２３１とは、層間絶縁膜５０３の配線５０４、パッド５０５及びＣｕ−Ｃｕ接合部５１０を介して、ロジックチップ２０２の駆動回路２１１に接続されている。
【００９８】
このように、画素信号生成部３２０と上層検出回路４１０Ａとを光電変換素子３３３の角部からそれぞれ直線的に延在するようにレイアウトすることで、それぞれの配線長を短くすることが可能となる。それにより、受光面において画素信号生成部３２０と上層検出回路４１０Ａとが占める割合を低減することが可能となるため、光電変換素子３３３の占める割合を増加して受光効率を向上することが可能となる。
【００９９】
また、画素信号生成部３２０を構成する各トランジスタと、上層検出回路４１０Ａを構成する各トランジスタとには、それぞれＮＭＯＳトランジスタを用いることが可能であるため、これらの構成を同一の受光チップ２０１に配置することで、受光チップ２０１の製造プロセスを簡略化することが可能となる。
【０１００】
さらに、画素信号生成部３２０を構成する各トランジスタのレイアウトと、上層検出回路４１０Ａを構成する各トランジスタのレイアウトとが似ているため、これらの構成を同一の受光チップ２０１に配置することで、受光チップ２０１のレイアウト設計を容易化することも可能となる。
【０１０１】
２．７．１．１  配列例
図１３は、第１レイアウト例に係る上層回路の画素アレイ部における配列例を示す模式図である。なお、図１３では、明確化のため、１つの上層回路５００−１にハッチングを施している。また、図１３では、図１１に例示する上層回路５００−１と異なり、転送トランジスタ３３１の転送ゲート３３１１が、光電変換素子３３３における上層検出回路４１０Ａが配置された側と反対側の辺に設けられた場合が示されている。
【０１０２】
図１３に示すように、第１レイアウト例では、例えば、光電変換素子３３３が上下方向（すなわち、列方向）において隣接するように配列され、左右方向（すなわち、行方向）において１つ置きに存在するように配列されてもよい。このような配列とすることで、光電変換素子３３３が存在しない領域（すなわち、画素信号生成部３２０と上層検出回路４１０Ａとが占める領域）の画素値を、この領域の周囲の光電変換素子３３３で得られた画素値から補間することが可能となる。
【０１０３】
また、隣接する上層回路５００−１間で画素信号生成部３２０と上層検出回路４１０Ａとを１つ分の光電変換素子３３３の領域に集約することが可能となるため、受光面において画素信号生成部３２０と上層検出回路４１０Ａとが占める割合をより低減することが可能となる。それにより、光電変換素子３３３の占める割合を増加して受光効率をさらに向上することが可能となる。
【０１０４】
２．７．１．２  第１レイアウト例の変形例
なお、第１レイアウト例では、画素信号生成部３２０と上層検出回路４１０Ａとが、光電変換素子３３３の角部からそれぞれ直線的に延在するようにレイアウトされているが、例えば、図１４に例示する単位画素３１０−１のように、画素信号生成部３２０と上層検出回路４１０Ａとを、光電変換素子３３３の角部から光電変換素子３３３の表面（図面中、下面）側へ折り返すようにレイアウトすることも可能である。これにより、受光面において画素信号生成部３２０と上層検出回路４１０Ａとが占める割合をより低減することが可能となるため、光電変換素子３３３の占める割合を増加して受光効率をさらに向上することが可能となる。
【０１０５】
２．７．２  第２レイアウト例
図１５は、第２レイアウト例に係る上層回路の概略構成例を示す上視図である。図１５に示すように、第２レイアウト例に係る上層回路５００−２では、第１レイアウト例と同様に、転送ゲート３３１１とＯＦＧゲート３３２１とが、光電変換素子３３３の対角に位置する角部にそれぞれ配置されている。
【０１０６】
画素信号生成部３２０におけるリセットゲート３２１１と増幅ゲート３２２１と選択ゲート３２３１とは、転送ゲート３３１１が配置された光電変換素子３３３の角部から、光電変換素子３３３の辺に沿うように、列方向と平行に直線的に一列に配列している。
【０１０７】
一方、上層検出回路４１０ＡにおけるＬＧゲート４１１１及び４１４１は、ＯＦＧゲート３３２１が配置された光電変換素子３３３の角部から、画素信号生成部３２０が配列する辺と反対側の辺を沿うように、列方向と平行に配列している。また、増幅ゲート４１２１及び４１３１は、ＬＧゲート４１１１及び４１４１の配列と平行に配列している。
【０１０８】
このようなレイアウトとすることで、各上層回路５００−２の外縁の形状を矩形とすることが可能となるため、画素アレイ部３００における上層回路５００−２のレイアウト設計を容易化することが可能となる。その他の構成及び効果は、上述した第１レイアウト例と同様であってよい。
【０１０９】
２．７．２．１  配列例
図１６は、第２レイアウト例に係る上層回路の画素アレイ部における配列例を示す模式図である。なお、図１６では、明確化のため、１つの上層回路５００−１にハッチングを施している。
【０１１０】
図１６に示すように、第２レイアウト例では、例えば、第１レイアウト例と同様に、光電変換素子３３３が上下方向（すなわち、列方向）において隣接するように配列され、左右方向（すなわち、行方向）において１つ置きに存在するように配列されてもよい。このような配列とすることで、光電変換素子３３３が存在しない領域（すなわち、画素信号生成部３２０と上層検出回路４１０Ａとが占める領域）の画素値を、この領域の周囲の光電変換素子３３３で得られた画素値から補間することが可能となる。
【０１１１】
また、第１レイアウト例と同様に、隣接する上層回路５００−２間で画素信号生成部３２０と上層検出回路４１０Ａとを１つ分の光電変換素子３３３の領域に集約することが可能となるため、受光面において画素信号生成部３２０と上層検出回路４１０Ａとが占める割合をより低減することが可能となる。それにより、光電変換素子３３３の占める割合を増加して受光効率をさらに向上することが可能となる。
【０１１２】
その他の構成及び効果は、上述したレイアウト例と同様であってよい。
【０１１３】
２．７．３  第３レイアウト例
図１７は、第３レイアウト例に係る上層回路の概略構成例を示す上視図である。図１７に示すように、第３レイアウト例に係る上層回路５００−３では、転送ゲート３３１１とＯＦＧゲート３３２１とが、光電変換素子３３３における隣接する角部（例えば、図面中下側の２つの角部）にそれぞれ配置されている。
【０１１４】
画素信号生成部３２０におけるリセットゲート３２１１と増幅ゲート３２２１と選択ゲート３２３１とは、第１の実施形態と同様に、転送ゲート３３１１が配置された光電変換素子３３３の角部から列方向と平行に直線的に一列に配列している。
【０１１５】
一方、上層検出回路４１０ＡにおけるＬＧゲート４１１１及び４１４１は、ＯＦＧゲート３３２１が配置された光電変換素子３３３の角部から、画素信号生成部３２０のリセットゲート３２１１、増幅ゲート３２２１及び選択ゲート３２３１と平行に、直線的に一列に配列している。
【０１１６】
また、増幅ゲート４１２１及び４１３１は、画素信号生成部３２０のリセットゲート３２１１、増幅ゲート３２２１及び選択ゲート３２３１と上層検出回路４１０ＡのＬＧゲート４１１１及び４１４１との間に、ＬＧゲート４１１１及び４１４１の配列と平行に配列している。
【０１１７】
画素信号生成部３２０及び上層検出回路４１０Ａは、例えば、光電変換素子３３３と同程度又はそれ以下のサイズの領域内に集約される。このような構成とすることで、各上層回路５００−３の外縁の形状を矩形とすることが可能となる。
【０１１８】
２．７．３．１  配列例
図１８は、第３レイアウト例に係る上層回路の画素アレイ部における配列例を示す模式図である。なお、図１８では、明確化のため、１つの上層回路５００−３にハッチングを施している。
【０１１９】
図１８に示すように、第３レイアウト例では、例えば、光電変換素子３３３が上下左右方向（すなわち、行方向及び列方向）において一つ置きに存在するように配列されてもよい。このような配列とすることで、光電変換素子３３３が存在しない領域（すなわち、画素信号生成部３２０と上層検出回路４１０Ａとが占める領域）の画素値を、この領域の周囲の光電変換素子３３３で得られた画素値から補間することが可能となる。
【０１２０】
以上のように、画素信号生成部３２０と上層検出回路４１０Ａとを光電変換素子３３３の１つの辺側に集約したレイアウトとすることで、各上層回路５００−３の外縁の形状を矩形とすることが可能となるため、画素アレイ部３００における上層回路５００−３のレイアウト設計を容易化することが可能となる。
【０１２１】
また、画素信号生成部３２０と上層検出回路４１０Ａとを光電変換素子３３３の１つの辺側に集約することで、各上層回路５００−３の面積を縮小することが可能となるため、受光面において画素信号生成部３２０と上層検出回路４１０Ａとが占める割合をより低減することが可能となり、それにより、光電変換素子３３３の占める割合を増加して受光効率をさらに向上することが可能となる。
【０１２２】
さらに、光電変換素子３３３が上下左右方向において一つ置きに存在するように上層回路５００−３を配列することで、光電変換素子３３３が存在しない領域の画素値を、この領域の周囲の光電変換素子３３３で得られた画素値から補間することが可能となる。それにより、固体撮像装置２００で取得される画像データの解像度を落とさずに、イベントドリブン型のイメージセンサを実現することが可能となる。
【０１２３】
その他の構成及び効果は、上述したレイアウト例と同様であってよい。
【０１２４】
２．７．４  第４レイアウト例
図１９は、第４レイアウト例に係る上層回路の概略構成例を示す上視図である。図１９に示すように、第４レイアウト例に係る上層回路５００−４では、第１レイアウト例と同様に、転送ゲート３３１１とＯＦＧゲート３３２１とが、光電変換素子３３３の対角に位置する角部にそれぞれ配置されている。
【０１２５】
画素信号生成部３２０は、転送ゲート３３１１が配置された角部と向かい合う領域、図１９に示す例では、光電変換素子３３３が配置された領域に対して左斜め下の領域に配置される。画素信号生成部３２０におけるリセットゲート３２１１と増幅ゲート３２２１と選択ゲート３２３１とは、この左斜め下の領域において、列方向と平行に直線的に一列に配列している。
【０１２６】
一方、上層検出回路４１０Ａは、ＯＦＧゲート３３２１が配置された角部と向かう合う領域、図１９に示す例では、光電変換素子３３３が配置された領域に対して右斜め上の領域に配置される。上層検出回路４１０ＡにおけるＬＧゲート４１１１及び４１４１は、この右斜め上の領域において、列方向と平行に直線的に一列に配列している。また、増幅ゲート４１２１及び４１３１は、ＬＧゲート４１１１及び４１４１の配列と平行に配列している。
【０１２７】
画素信号生成部３２０の列方向のサイズは、例えば、光電変換素子３３３の列方向のサイズと同程度又はそれ以下とされる。同様に、上層検出回路４１０Ａの列方向のサイズは、例えば、光電変換素子３３３の列方向のサイズと同程度又はそれ以下とされる。
【０１２８】
２．７．４．１  第１配列例
図２０は、第４レイアウト例に係る上層回路の画素アレイ部における第１配列例を示す模式図である。なお、図２０では、明確化のため、１つの上層回路５００−４にハッチングを施している。
【０１２９】
図２０に示すように、第１配列例では、第４レイアウト例に係る上層回路５００−４が、例えば、光電変換素子３３３が列方向に直線的に一列に配列するように、配列される。このような配列とすることで、各光電変換素子３３３に対して左右方向（行方向）に隣接する領域に、１つの画素信号生成部３２０と１つの上層検出回路４１０Ａとを収めることが可能となる。
【０１３０】
２．７．４．２  第２配列例
図２１は、第４レイアウト例に係る上層回路の画素アレイ部における第２配列例を示す模式図である。なお、図２１では、明確化のため、１つの上層回路５００−４にハッチングを施している。
【０１３１】
図２１に示すように、第１配列例では、第４レイアウト例に係る上層回路５００−４が、例えば、光電変換素子３３３が行方向に直線的に配列するように、配列される。このような配列とすることで、各光電変換素子３３３に対して上下方向（列方向）に隣接する領域に、１つの画素信号生成部３２０と１つの上層検出回路４１０Ａとを収めることが可能となる。
【０１３２】
以上のように、第４レイアウト例によれば、各光電変換素子３３３に対して左右方向（行方向）又は上下方向（列方向）に隣接する領域に、１つの画素信号生成部３２０と１つの上層検出回路４１０Ａとを収めることが可能となるため、受光面において画素信号生成部３２０と上層検出回路４１０Ａとが占める割合をより低減することが可能となり、それにより、光電変換素子３３３の占める割合を増加して受光効率をさらに向上することが可能となる。
【０１３３】
また、光電変換素子３３３が左右方向（行方向）又は上下方向（列方向）において一つ置きに存在するように上層回路５００−４が配列されるため、光電変換素子３３３が存在しない領域の画素値を、この領域の周囲の光電変換素子３３３で得られた画素値から補間することが可能となる。それにより、固体撮像装置２００で取得される画像データの解像度を落とさずに、イベントドリブン型のイメージセンサを実現することが可能となる。
【０１３４】
その他の構成及び効果は、上述したレイアウト例と同様であってよい。
【０１３５】
２．７．５  第５レイアウト例
図２２は、第５レイアウト例に係る上層回路の概略構成例を示す上視図である。図２２に示すように、第５レイアウト例に係る上層回路５００−５では、第３レイアウト例と同様に、転送ゲート３３１１とＯＦＧゲート３３２１とが、光電変換素子３３３における隣接する角部（例えば、図面中右側の２つの角部）にそれぞれ配置されている。
【０１３６】
画素信号生成部３２０は、転送ゲート３３１１が配置された角部と向かい合う領域、図２２に示す例では、光電変換素子３３３が配置された領域に対して右斜め下の領域に配置される。画素信号生成部３２０におけるリセットゲート３２１１と増幅ゲート３２２１と選択ゲート３２３１とは、この右斜め下の領域において、列方向と平行に直線的に一列に配列している。
【０１３７】
一方、上層検出回路４１０Ａは、ＯＦＧゲート３３２１が配置された角部と向かう合う領域、図２２に示す例では、光電変換素子３３３が配置された領域に対して右斜め上の領域に配置される。上層検出回路４１０ＡにおけるＬＧゲート４１１１及び４１４１は、この右斜め上の領域において、列方向と平行に直線的に一列に配列している。また、増幅ゲート４１２１及び４１３１は、ＬＧゲート４１１１及び４１４１の配列と平行に配列している。
【０１３８】
画素信号生成部３２０の列方向のサイズは、例えば、光電変換素子３３３の列方向のサイズと同程度又はそれ以下とされる。同様に、上層検出回路４１０Ａの列方向のサイズは、例えば、光電変換素子３３３の列方向のサイズと同程度又はそれ以下とされる。
【０１３９】
２．７．５．１  配列例
図２３は、第５レイアウト例に係る上層回路の画素アレイ部における配列例を示す模式図である。なお、図２３では、明確化のため、１つの上層回路５００−５にハッチングを施している。
【０１４０】
図２３に示すように、第５レイアウト例に係る上層回路５００−５は、例えば、光電変換素子３３３が行方向に直線的に配列するように、配列される。このような配列とすることで、各光電変換素子３３３に対して上下方向（列方向）に隣接する領域に、１つの画素信号生成部３２０と１つの上層検出回路４１０Ａとを収めることが可能となる。
【０１４１】
このように、第５レイアウト例によれば、各光電変換素子３３３に対して上下方向（列方向）に隣接する領域に、１つの画素信号生成部３２０と１つの上層検出回路４１０Ａとを収めることが可能となるため、受光面において画素信号生成部３２０と上層検出回路４１０Ａとが占める割合をより低減することが可能となり、それにより、光電変換素子３３３の占める割合を増加して受光効率をさらに向上することが可能となる。
【０１４２】
また、光電変換素子３３３が上下方向（列方向）において一つ置きに存在するように上層回路５００−５が配列されるため、光電変換素子３３３が存在しない領域の画素値を、この領域の周囲の光電変換素子３３３で得られた画素値から補間することが可能となる。それにより、固体撮像装置２００で取得される画像データの解像度を落とさずに、イベントドリブン型のイメージセンサを実現することが可能となる。
【０１４３】
その他の構成及び効果は、上述したレイアウト例と同様であってよい。
【０１４４】
２．７．６  第６レイアウト例
図２４は、第６レイアウト例に係る上層回路の概略構成例を示す上視図である。図２４に示すように、第６レイアウト例に係る上層回路５００−５では、第３レイアウト例と同様に、転送ゲート３３１１とＯＦＧゲート３３２１とが、光電変換素子３３３における隣接する角部（例えば、図面中下側の２つの角部）にそれぞれ配置されている。
【０１４５】
画素信号生成部３２０は、転送ゲート３３１１が配置された角部と向かい合う領域、図２４に示す例では、光電変換素子３３３が配置された領域に対して左斜め下の領域に配置される。画素信号生成部３２０におけるリセットゲート３２１１と増幅ゲート３２２１と選択ゲート３２３１とは、この右斜め下の領域において、列方向と平行に直線的に一列に配列している。
【０１４６】
一方、上層検出回路４１０Ａは、ＯＦＧゲート３３２１が配置された角部と向かう合う領域、図２４に示す例では、光電変換素子３３３が配置された領域に対して右斜め下の領域に配置される。上層検出回路４１０ＡにおけるＬＧゲート４１１１及び４１４１は、この右斜め上の領域において、列方向と平行に直線的に一列に配列している。また、増幅ゲート４１２１及び４１３１は、ＬＧゲート４１１１及び４１４１の配列と平行に配列している。
【０１４７】
画素信号生成部３２０の列方向のサイズは、例えば、光電変換素子３３３の列方向のサイズと同程度又はそれ以下とされる。同様に、上層検出回路４１０Ａの列方向のサイズは、例えば、光電変換素子３３３の列方向のサイズと同程度又はそれ以下とされる。
【０１４８】
２．７．６．１  配列例
図２５は、第６レイアウト例に係る上層回路の画素アレイ部における配列例を示す模式図である。なお、図２５では、明確化のため、１つの上層回路５００−６にハッチングを施している。
【０１４９】
図２５に示すように、第６レイアウト例に係る上層回路５００−６は、例えば、光電変換素子３３３が列方向に直線的に配列するように、配列される。このような配列とすることで、各光電変換素子３３３に対して左右方向（行方向）に隣接する領域に、１つの画素信号生成部３２０と１つの上層検出回路４１０Ａとを収めることが可能となる。
【０１５０】
このように、第６レイアウト例によれば、各光電変換素子３３３に対して左右方向（行方向）に隣接する領域に、１つの画素信号生成部３２０と１つの上層検出回路４１０Ａとを収めることが可能となるため、受光面において画素信号生成部３２０と上層検出回路４１０Ａとが占める割合をより低減することが可能となり、それにより、光電変換素子３３３の占める割合を増加して受光効率をさらに向上することが可能となる。
【０１５１】
また、光電変換素子３３３が上下方向（列方向）において一つ置きに存在するように上層回路５００−６が配列されるため、光電変換素子３３３が存在しない領域の画素値を、この領域の周囲の光電変換素子３３３で得られた画素値から補間することが可能となる。それにより、固体撮像装置２００で取得される画像データの解像度を落とさずに、イベントドリブン型のイメージセンサを実現することが可能となる。
【０１５２】
その他の構成及び効果は、上述したレイアウト例と同様であってよい。
【０１５３】
２．８  作用・効果
以上で説明したように、本実施形態によれば、受光面において画素信号生成部３２０と上層検出回路４１０Ａとが占める割合を低減することが可能となるため、光電変換素子３３３の占める割合を増加して受光効率を向上することが可能となる。
【０１５４】
また、画素信号生成部３２０を構成する各トランジスタと、上層検出回路４１０Ａを構成する各トランジスタとには、それぞれＮＭＯＳトランジスタを用いることが可能であるため、これらの構成を同一の受光チップ２０１に配置することで、受光チップ２０１の製造プロセスを簡略化することが可能となる。
【０１５５】
さらに、画素信号生成部３２０を構成する各トランジスタのレイアウトと、上層検出回路４１０Ａを構成する各トランジスタのレイアウトとが似ているため、これらの構成を同一の受光チップ２０１に配置することで、受光チップ２０１のレイアウト設計を容易化することも可能となる。
【０１５６】
さらにまた、光電変換素子３３３が存在しない領域の画素値を、この領域の周囲の光電変換素子３３３で得られた画素値から補間することが可能であるため、固体撮像装置２００で取得される画像データの解像度を落とさずに、イベントドリブン型のイメージセンサを実現することが可能となる。
【０１５７】
３．第２の実施形態
次に、第２の実施形態に係る固体撮像装置及び撮像装置について、図面を参照して詳細に説明する。なお、以下の説明において、上述した実施形態と同様の構成については、それを引用することで、重複する説明を省略する。
【０１５８】
例えば、入射光に対して感度よくアドレスイベントを発火させるためには、光電変換素子３３３の容量が小さくする必要がある。一方で、取得される画像のダイナミックレンジを広げるためには、光電変換素子３３３の容量を大きくする必要がある。そこで本実施形態では、アドレスイベントの発火を監視する期間と、画素信号を読み出す期間とで、光電変換素子３３３の容量を切り替える。
【０１５９】
本実施形態に係る撮像装置及び固体撮像装置は、例えば、第１の実施形態において説明した撮像装置１００及び固体撮像装置２００と同様であってよい。ただし、本実施形態では、単位画素３１０が、後述する単位画素６１０に置き換えられる。
【０１６０】
３．１  単位画素の構成例
図２６は、第２の実施形態に係る単位画素の概略構成例を示す回路図である。図２６に示すように、単位画素６１０は、例えば、図５に示す単位画素３１０と同様の構成において、受光部３３０が受光部６３０に置き換えられている。なお、本実施形態では、説明の都合上、上層回路の符号を６００とする。
【０１６１】
受光部６３０では、光電変換素子３３３が２つの光電変換素子３３３１及び３３３２から構成される。また、２つの光電変換素子３３３１及び３３３２のカソードは、フォトゲート６０１を介して接続されている。
【０１６２】
フォトゲート６０１には、駆動回路２１１から制御信号ＰＧが供給される。フォトゲート６０１は、駆動回路２１１からハイレベルの制御信号ＰＧが供給されると、オン状態となる。これにより、２つの光電変換素子３３３１及び３３３２が２つの光電変換素子として機能するようになる。
【０１６３】
その他の構成は、第１の実施形態に係る単位画素３１０と同様であってよい。
【０１６４】
３．２  固体撮像装置の動作例
つづいて、本実施形態に係る固体撮像装置２００の動作について、図面を参照して詳細に説明する。図２７は、第２の実施形態に係る固体撮像装置の動作の一例を示すタイミングチャートである。なお、フローチャートについては、第１の実施形態において図１０に示したフローチャートと同様であってよいため、ここでは説明を省略する。
【０１６５】
図２７に示すように、本実施形態では、第１の実施形態において図９を用いて説明した動作と同様に、タイミングＴ０において、制御部１３０によりアドレスイベントの検出開始が指示されると、駆動回路２１１は、画素アレイ部３００における全ての受光部３３０のＯＦＧトランジスタ３３２のゲートに印加する制御信号ＯＦＧをハイレベルに立ち上げる。これにより、全ての受光部３３０のＯＦＧトランジスタ３３２がオン状態となる。
【０１６６】
一方で、駆動回路２１１は、画素アレイ部３００における全ての受光部３３０のフォトゲート６０１に印加する制御信号ＰＧをローレベルに維持する。したがって、各受光部３３０から各アドレスイベント検出部４００へは、２つの光電変換素子３３３１及び３３３２のうちの一方の光電変換素子３３３２で発生した電荷に基づく光電流が供給される。
【０１６７】
なお、制御信号ＯＦＧがハイレベルである期間中、各受光部３３０における転送トランジスタ３３１のゲートに印加される転送信号ＴＲＧは全てローレベルに維持されるため、この期間中、全ての受光部３３０の転送トランジスタ３３１はオフ状態である。
【０１６８】
つづいて、制御信号ＯＦＧがハイレベルである期間中に、ある単位画素３１０のアドレスイベント検出部４００がアドレスイベントの発火を検出した場合を想定する。この場合、アドレスイベントの発火を検出したアドレスイベント検出部４００は、アービタ２１３にリクエストを送信する。これに対し、アービタ２１３は、リクエストを調停後、リクエストを発行したアドレスイベント検出部４００に対して、リクエストに対する応答を返信する。
【０１６９】
応答を受信したアドレスイベント検出部４００は、例えば、タイミングＴ１〜Ｔ２の期間、駆動回路２１１及び信号処理部２１２に入力する検出信号をハイレベルに立ち上げる。なお、本説明において、検出信号は、オンイベントの検出結果を示す１ビットの信号であるものとする。
【０１７０】
タイミングＴ１でアドレスイベント検出部４００からハイレベルの検出信号が入力された駆動回路２１１は、次のタイミングＴ２で、全ての制御信号ＯＦＧをローレベルに立ち下げる。これにより、画素アレイ部３００の全ての受光部３３０からアドレスイベント検出部４００への光電流の供給が停止する。
【０１７１】
一方で、駆動回路２１１は、タイミングＴ２で、アドレスイベントの発火が検出された単位画素（以下、読出し対象の単位画素という）６１０の受光部６３０におけるフォトゲート６０１に印加する制御信号ＰＧをハイレベルに立ち上げる。これにより、読出し対象の単位画素６１０における受光部６３０において、２つの光電変換素子３３３１及び３３３２のカソードが接続されて、１つの光電変換素子として機能する。
【０１７２】
また、駆動回路２１１は、タイミングＴ２で、読出し対象の単位画素３１０の画素信号生成部３２０における選択トランジスタ３２３のゲートに印加する選択信号ＳＥＬをハイレベルに立ち上げるとともに、同画素信号生成部３２０のリセットトランジスタ３２１のゲートに印加するリセット信号ＲＳＴを一定のパルス期間に亘ってハイレベルに立ち上げることで、この画素信号生成部３２０の浮遊拡散層３２４に蓄積された電荷を放出（初期化）する。このようにして浮遊拡散層３２４を初期化した状態で垂直信号線ＶＳＬに出現した電圧は、リセットレベルの画素信号（以下、単にリセットレベルという）として、カラムＡＤＣ２２０における当該垂直信号線ＶＳＬに接続されたＡＤＣ２３０で読み出されて、デジタル信号に変換される。
【０１７３】
次に、リセットレベルを読み出した後のタイミングＴ３において、駆動回路２１１は、読出し対象の単位画素３１０における受光部３３０の転送トランジスタ３３１のゲートに、一定パルス期間の転送信号ＴＲＧを印加する。これにより、受光部３３０の光電変換素子３３３１及び３３３２で発生した電荷が画素信号生成部３２０における浮遊拡散層３２４へ転送されて、浮遊拡散層３２４に蓄積された電荷に応じた電圧が垂直信号線ＶＳＬに出現する。このようにして垂直信号線ＶＳＬに出現した電圧は、受光部３３０の信号レベルの画素信号（以下、単に信号レベルという）として、カラムＡＤＣ２２０における当該垂直信号線ＶＳＬに接続されたＡＤＣ２３０で読み出されて、デジタル値に変換される。
【０１７４】
信号処理部２１２は、以上のようにして読み出されたリセットレベルと信号レベルとの差分を、光電変換素子３３３１及び３３３２の合計の受光量に応じた正味の画素信号として求めるＣＤＳ処理を実行する。
【０１７５】
その後、駆動回路２１１は、タイミングＴ４において、読出し対象の単位画素３１０の画素信号生成部３２０における、選択トランジスタ３２３のゲートに印加する選択信号ＳＥＬ、及び、受光部６３０のフォトゲート６０１に印加する制御信号ＰＧを、それぞれローレベルに立ち下げるとともに、画素アレイ部３００における全ての受光部３３０のＯＦＧトランジスタ３３２のゲートに印加する制御信号ＯＦＧをハイレベルに立ち上げる。これにより、画素アレイ部３００における全ての受光部３３０でのアドレスイベントの発火の検出が再開される。
【０１７６】
このように、全ての受光部３３０のＯＦＧトランジスタ３３２のゲートに印加する制御信号ＯＦＧをハイレベルに立ち上げて全ての受光部３３０のＯＦＧトランジスタ３３２をオン状態とする期間中、すなわち、アドレスイベントの発火を監視している期間中、画素アレイ部３００における全ての受光部３３０のフォトゲート６０１に印加する制御信号ＰＧをローレベルに維持して、アドレスイベントの発火の監視に使用する光電変換素子を例えば光電変換素子３３３の半分の容量の光電変換素子３３３２とすることで、入射光に対して感度よくアドレスイベントの発火を検出することが可能となる。
【０１７７】
また、アドレスイベントの発火が検出された単位画素６１０から画素信号を読み出す際には、読出し対象の単位画素６１０の受光部６３０におけるフォトゲート６０１に印加する制御信号ＰＧをハイレベルに立ち上げることで、２つの光電変換素子３３３１及び３３３２で入射光を受光することが可能となるため、取得される画像のダイナミックレンジを広げることが可能となる。
【０１７８】
３．３  単位画素のレイアウト例
次に、本実施形態に係る単位画素６１０における上層回路６００の受光チップ２０１におけるレイアウト例について、幾つか例を挙げて説明する。
【０１７９】
３．３．１  第１レイアウト例
図２８は、第１レイアウト例に係る上層回路の概略構成例を示す上視図である。また、図２９は、図２８におけるＢ−Ｂ面の概略構成例を示す断面図である。
【０１８０】
図２８及び図２９に示すように、第１レイアウト例に係る上層回路６００−１では、例えば、第１の実施形態において図１１及び図１２を用いて例示した第１レイアウト例に係る上層回路５００−１と同様の構成において、転送ゲート３３１１が、光電変換素子３３３の４つの辺のうち、フォトゲート６０１と交差しない辺の略中央に配置され、ＯＦＧゲート３３２１が、転送ゲート３３１１が設けられた辺と対向する辺の略中央に配置されている。
【０１８１】
なお、画素信号生成部３２０におけるリセットトランジスタ３２１のリセットゲート３２１１と、増幅トランジスタ３２２の増幅ゲート３２２１と、選択トランジスタ３２３の選択ゲート３２３１とは、転送ゲート３３１１が配置された辺から行方向と平行に直線的に一列に配列している。
【０１８２】
同様に、上層検出回路４１０ＡにおけるＬＧトランジスタ４１１のＬＧゲート４１１１及びＬＧトランジスタ４１４のＬＧゲート４１４１は、ＯＦＧゲート３３２１が配置された辺から、画素信号生成部３２０とは反対側に、行方向と平行に直線的に一列に配列している。また、増幅トランジスタ４１２の増幅ゲート４１２１及び増幅トランジスタ４１３の増幅ゲート４１３１は、ＬＧゲート４１１１及び４１４１の配列と平行に配列している。なお、図２９では、断面位置の関係上、増幅トランジスタ４１２及び４１３が省略されている。
【０１８３】
このような構成において、光電変換素子３３３には、Ｎ型のドーパントが拡散された領域を、転送ゲート３３１１が設けられた辺を含む領域と、ＯＦＧゲート３３２１が設けられた辺を含む領域との２つの領域に分断するように、フォトゲート６０１が配置されている。
【０１８４】
その他の構成は、第１の実施形態において図１１及び図１２を用いて説明した上層回路５００−１と同様の構成であってよいため、ここでは詳細な説明を省略する。
【０１８５】
３．３．１．１  光電変換素子のポテンシャルについて
図３０〜図３２は、第２の実施形態に係る光電変換素子のポテンシャルを説明するためのバンド図である。なお、図３０は、受光部６３０の転送トランジスタ３３１及びＯＦＧトランジスタ３３２をオフ状態としたとき、すなわち、駆動回路２１１が単位画素６１０を駆動していない状態でのポテンシャルを示し、図３１は、受光部６３０の転送トランジスタ３３１をオフ状態とし、ＯＦＧトランジスタ３３２をオン状態としたとき、すなわち、アドレスイベントの発火を監視ている状態でのポテンシャルを示し、図３２は、フォトゲート６０１をオン状態としたとき、すなわち、２つの光電変換素子３３３１及び３３３２を用いて電荷を蓄積している状態でのポテンシャルを示している。
【０１８６】
図３０に示すように、駆動回路２１１が単位画素６１０を駆動していない状態では、光電変換素子３３３は、フォトゲート６０１下の電位障壁によって、２つの光電変換素子３３３１及び３３３２に分断されている。したがって、図３０の状態からＯＦＧトランジスタ３３２をオン状態とすると、図３１に示すように、片側の光電変換素子３３３２で発生した電荷に基づく光電流がＬＧトランジスタ４１１へ流れ出す。
【０１８７】
また、図３２に示すように、フォトゲート６０１をオン状態とした場合には、光電変換素子３３３を２つの光電変換素子３３３１及び３３３２に分断している電位障壁が無くなり、１つの光電変換素子３３３となる。したがって、転送トランジスタ３３１をオン状態とした場合には、光電変換素子３３３全体に発生した電荷が浮遊拡散層３２４へ転送される。
【０１８８】
３．３．２  第２レイアウト例
図３３は、第２レイアウト例に係る上層回路の概略構成例を示す上視図である。図３３に示す上層回路６００−２のように、本実施形態に係るフォトゲート６０１は、例えば、第１の実施形態において図１５を用いて説明した第２レイアウト例に係る上層回路５００−２に対しても適用することが可能である。
【０１８９】
３．３．３  第３レイアウト例
図３４は、第３レイアウト例に係る上層回路の概略構成例を示す上視図である。図３４に示す上層回路６００−３のように、本実施形態に係るフォトゲート６０１は、例えば、第１の実施形態において図１７を用いて説明した第３レイアウト例に係る上層回路５００−３に対しても適用することが可能である。
【０１９０】
３．３．３．１  変形例
なお、第３レイアウト例のように、転送ゲート３３１１とＯＦＧゲート３３２１とが光電変換素子３３３における隣接する角部にそれぞれ配置されている場合、図３５に示す上層回路６００−３Ａのように、光電変換素子３３３を、転送ゲート３３１１とＯＦＧゲート３３２１との両方が設けられた領域と、転送ゲート３３１１及びＯＦＧゲート３３２１を含まない領域とに分断することも可能である。
【０１９１】
３．３．４  第４レイアウト例
図３６は、第４レイアウト例に係る上層回路の概略構成例を示す上視図である。図３６に示す上層回路６００−４のように、本実施形態に係るフォトゲート６０１は、例えば、第１の実施形態において図１９を用いて説明した第４レイアウト例に係る上層回路５００−４に対しても適用することが可能である。
【０１９２】
３．３．５  第５レイアウト例
図３７は、第５レイアウト例に係る上層回路の概略構成例を示す上視図である。図３７に示す上層回路６００−５のように、本実施形態に係るフォトゲート６０１は、例えば、第１の実施形態において図２２を用いて説明した第５レイアウト例に係る上層回路５００−５に対しても適用することが可能である。
【０１９３】
なお、第５レイアウト例では、転送ゲート３３１１とＯＦＧゲート３３２１とが光電変換素子３３３における隣接する角部にそれぞれ配置されているため、第３レイアウト例と同様に、光電変換素子３３３を、転送ゲート３３１１とＯＦＧゲート３３２１との両方が設けられた領域と、転送ゲート３３１１及びＯＦＧゲート３３２１を含まない領域とに分断することも可能である。
【０１９４】
３．３．６  第６レイアウト例
図３８は、第６レイアウト例に係る上層回路の概略構成例を示す上視図である。図３８に示す上層回路６００−６のように、本実施形態に係るフォトゲート６０１は、例えば、第１の実施形態において図２４を用いて説明した第６レイアウト例に係る上層回路５００−６に対しても適用することが可能である。
【０１９５】
なお、第６レイアウト例では、転送ゲート３３１１とＯＦＧゲート３３２１とが光電変換素子３３３における隣接する角部にそれぞれ配置されているため、第３レイアウト例と同様に、光電変換素子３３３を、転送ゲート３３１１とＯＦＧゲート３３２１との両方が設けられた領域と、転送ゲート３３１１及びＯＦＧゲート３３２１を含まない領域とに分断することも可能である。
【０１９６】
３．４  作用・効果
以上で説明したように、本実施形態によれば、アドレスイベントの発火を監視している期間中、画素アレイ部３００における全ての受光部３３０のフォトゲート６０１に印加する制御信号ＰＧをローレベルに維持して、アドレスイベントの発火の監視に使用する光電変換素子を例えば光電変換素子３３３の半分の容量の光電変換素子３３３２とすることで、入射光に対して感度よくアドレスイベントの発火を検出することが可能となる。
【０１９７】
また、アドレスイベントの発火が検出された単位画素６１０から画素信号を読み出す際には、読出し対象の単位画素６１０の受光部６３０におけるフォトゲート６０１に印加する制御信号ＰＧをハイレベルに立ち上げることで、２つの光電変換素子３３３１及び３３３２で入射光を受光することが可能となるため、取得される画像のダイナミックレンジを広げることが可能となる。
【０１９８】
その他の構成、動作及び効果は、上述した第１の実施形態と同様であってよいため、ここでは詳細な説明を省略する。
【０１９９】
４．第３の実施形態
次に、第３の実施形態に係る固体撮像装置及び撮像装置について、図面を参照して詳細に説明する。なお、以下の説明において、上述した実施形態と同様の構成については、それを引用することで、重複する説明を省略する。
【０２００】
上述した第２の実施形態では、フォトゲート６０１を設けることで、光電変換素子３３３を２つの光電変換素子３３３１及び３３３２に分断する場合について説明した。これに対し、第３の実施形態では、固定された容量の光電変換素子３３３に代えて、容量を実質的に変化させることが可能な光電変換素子を使用する。
【０２０１】
本実施形態に係る撮像装置及び固体撮像装置は、例えば、第１の実施形態において説明した撮像装置１００及び固体撮像装置２００と同様であってよい。ただし、本実施形態では、単位画素３１０が、後述する単位画素７１０に置き換えられる。
【０２０２】
また、本実施形態に係る固体撮像装置２００の動作は、例えば、第１の実施形態において図９及び図１０を用いて説明した動作と同様であってよい。
【０２０３】
４．１  単位画素の構成例
図３９は、第３の実施形態に係る単位画素の概略構成例を示す回路図である。図３９に示すように、単位画素７１０は、例えば、図５に示す単位画素３１０と同様の構成において、受光部３３０が受光部７３０に置き換えられている。なお、本実施形態では、説明の都合上、上層回路の符号を７００とする。
【０２０４】
受光部７３０は、光電変換素子３３３の代わりに、容量が可変な光電変換素子７３３を備える。光電変換素子７３３は、例えば、ＯＦＧトランジスタ３３２に対しては、第１の容量での受光により発生した電荷に基づく光電流を供給し、転送トランジスタ３３１に対しては、第１の容量よりも大きい第２の容量での受光により発生した電荷を供給する。
【０２０５】
その他の構成は、第１の実施形態に係る単位画素３１０と同様であってよい。
【０２０６】
４．２  単位画素のレイアウト例
次に、本実施形態に係る単位画素７１０における上層回路７００の受光チップ２０１におけるレイアウト例について、幾つか例を挙げて説明する。
【０２０７】
４．２．１  第１レイアウト例
図４０は、第１レイアウト例に係る上層回路の概略構成例を示す上視図である。図４０に示すように、第１レイアウト例に係る上層回路７００−１では、例えば、光電変換素子７３３が、光電変換素子７３３の対角線に沿って設けられた分離部７０１で、２つの光電変換素子７３３１及び７３３２に分離されている。
【０２０８】
分離部７０１には、例えば、光電変換素子７３３を物理的に２つの光電変換素子７３３１及び７３３２に分離する絶縁膜や、光電変換素子７３３を形成するＮ拡散領域に対してＰ型のドーパントをカウタードープして形成された低拡散領域など、光電変換素子７３３を２つの光電変換素子７３３１及び７３３２に分離する種々の構成を用いることが可能である。
【０２０９】
このような光電変換素子７３３に対し、ＯＦＧゲート３３２１は、例えば、第１の実施形態において図１１を用いて説明した第１レイアウト例と同様に、受光面の形状が矩形である光電変換素子７３３の１つの角部に配置されている。上層検出回路４１０ＡにおけるＬＧトランジスタ４１１のＬＧゲート４１１１及びＬＧトランジスタ４１４のＬＧゲート４１４１は、ＯＦＧゲート３３２１が配置された角部から、行方向と平行に直線的に一列に配列している。また、増幅トランジスタ４１２の増幅ゲート４１２１及び増幅トランジスタ４１３の増幅ゲート４１３１は、ＬＧゲート４１１１及び４１４１の配列と平行に配列している。
【０２１０】
一方、転送ゲート３３１１は、分離部７０１で分離された２つの光電変換素子７３３１及び７３３２の両方に接続するように、光電変換素子７３３の１つの角部に配置されている。なお、２つの光電変換素子７３３１及び７３３２は、転送トランジスタ３３１を介して短絡されていない。
【０２１１】
画素信号生成部３２０におけるリセットトランジスタ３２１のリセットゲート３２１１と、増幅トランジスタ３２２の増幅ゲート３２２１と、選択トランジスタ３２３の選択ゲート３２３１とは、例えば、転送ゲート３３１１が配置された角部から右斜め下方向へ向けて直線的に一列に配列している。
【０２１２】
その他の構成は、第１の実施形態において図１１及び図１２を用いて説明した上層回路５００−１と同様の構成であってよいため、ここでは詳細な説明を省略する。
【０２１３】
４．２．１．１  光電変換素子のポテンシャルについて
図４１は、第３の実施形態に係る光電変換素子の上視図である。また、図４２〜図４４は、第３の実施形態に係る光電変換素子のポテンシャルを説明するためのバンド図である。なお、図４２は、図４１におけるＣ−Ｃ面でのポテンシャルを示し、図４３は、図４１におけるＤ−Ｄ面でのポテンシャルを示し、図４４は、図４１におけるＥ−Ｅ面でのポテンシャルを示している。また、本説明では、分離部７０１を低拡散領域としている。
【０２１４】
図４２〜図４４に示すように、光電変換素子７３３における分離部７０１のポテンシャルは、光電変換素子７３３１及び７３３２のポテンシャルと比較して浅い。このような浅いポテンシャルの分離部７０１が光電変換素子７３３を分断するように設けられることで、光電変換素子７３３が２つの光電変換素子７３３１及び７３３２に分離される。
【０２１５】
したがって、ＯＦＧトランジスタ３３２をオン状態とした場合には、片方の光電変換素子７３３２に発生した電荷に基づく光電流がＯＦＧトランジスタ３３２を介してＬＧトランジスタ４１１へ流れ出す。一方、転送トランジスタ３３１をオン状態とした場合には、両方の光電変換素子７３３１及び７３３２で発生した電荷が転送トランジスタ３３１を介して浮遊拡散層３２４へ転送される。
【０２１６】
４．２．２  第２レイアウト例
図４５は、第２レイアウト例に係る上層回路の概略構成例を示す上視図である。図４５に示すように、第２レイアウト例に係る上層回路７００−２では、例えば、分離部７０１が、光電変換素子７３３の中央を通り、且つ、列方向に沿って延在するように設けられている。
【０２１７】
このような光電変換素子７３３に対し、ＯＦＧゲート３３２１は、例えば、第２の実施形態において図２８を用いて説明した第１レイアウト例と同様に、光電変換素子７３３の４つの辺のうち、分離部７０１と交差しない辺の略中央に配置されている。上層検出回路４１０ＡにおけるＬＧトランジスタ４１１のＬＧゲート４１１１及びＬＧトランジスタ４１４のＬＧゲート４１４１は、ＯＦＧゲート３３２１が配置された辺から、行方向と平行に直線的に一列に配列している。また、増幅トランジスタ４１２の増幅ゲート４１２１及び増幅トランジスタ４１３の増幅ゲート４１３１は、ＬＧゲート４１１１及び４１４１の配列と平行に配列している。
【０２１８】
一方、転送ゲート３３１１は、例えば、光電変換素子７３３の４つの辺のうち、分離部７０１と交差する辺に、２つの光電変換素子７３３１及び７３３２と接続するように配置されている。画素信号生成部３２０におけるリセットトランジスタ３２１のリセットゲート３２１１と、増幅トランジスタ３２２の増幅ゲート３２２１と、選択トランジスタ３２３の選択ゲート３２３１とは、転送ゲート３３１１が配置された辺から列方向と平行に直線的に一列に配列している。
【０２１９】
４．２．３  第３レイアウト例
図４６は、第３レイアウト例に係る上層回路の概略構成例を示す上視図である。図４６に示す上層回路７００−３のように、本実施形態に係る光電変換素子７３３は、例えば、第２の実施形態において図３４を用いて説明した第３レイアウト例に係る上層回路６００−３に対しても適用することが可能である。ただし、分離部７０１は、光電変換素子７３３における転送ゲート３３１１が配置された角部から対角線に沿って設けられている。
【０２２０】
４．２．４  第４レイアウト例
図４７は、第４レイアウト例に係る上層回路の概略構成例を示す上視図である。図４７に示す上層回路７００−４のように、本実施形態に係る光電変換素子７３３は、例えば、第２の実施形態において図３６を用いて説明した第４レイアウト例に係る上層回路６００−４に対しても適用することが可能である。ただし、分離部７０１は、光電変換素子７３３における転送ゲート３３１１が配置された角部から対角線に沿って設けられている。
【０２２１】
４．２．５  第５レイアウト例
図４８は、第５レイアウト例に係る上層回路の概略構成例を示す上視図である。図４８に示す上層回路７００−５のように、本実施形態に係る光電変換素子７３３は、例えば、第２の実施形態において図３８を用いて説明した第６レイアウト例に係る上層回路６００−６に対しても適用することが可能である。ただし、分離部７０１は、光電変換素子７３３における転送ゲート３３１１が配置された角部から対角線に沿って設けられている。
【０２２２】
４．３  作用・効果
以上で説明したように、本実施形態によれば、アドレスイベントの発火を監視する場合に、光電変換素子７３３の容量を光電変換素子７３３１による第１の容量とし、画素信号を読み出す場合には、光電変換素子７３３の容量を２つ光電変換素子７３３１及び７３３２を結合した第２の容量とするように、光電変換素子７３３の容量を切り替えることが可能となる。
【０２２３】
これにより、アドレスイベントの発火の監視では、入射光に対して感度よくアドレスイベントの発火を検出することが可能となる。また、画素信号の読出しでは、取得される画像のダイナミックレンジを広げることが可能となる。
【０２２４】
その他の構成、動作及び効果は、上述した第１又は第２の実施形態と同様であってよいため、ここでは詳細な説明を省略する。
【０２２５】
５．移動体への応用例
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
【０２２６】
図４９は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
【０２２７】
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図４９に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
【０２２８】
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
【０２２９】
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
【０２３０】
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
【０２３１】
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
【０２３２】
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
【０２３３】
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
【０２３４】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【０２３５】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
【０２３６】
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図４９の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
【０２３７】
図５０は、撮像部１２０３１の設置位置の例を示す図である。
【０２３８】
図５０では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
【０２３９】
撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
【０２４０】
なお、図５０には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
【０２４１】
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
【０２４２】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【０２４３】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
【０２４４】
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
【０２４５】
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１や運転者状態検出部１２０４１等に適用され得る。
【０２４６】
以上、本開示の実施形態について説明したが、本開示の技術的範囲は、上述の実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態及び変形例にわたる構成要素を適宜組み合わせてもよい。
【０２４７】
また、本明細書に記載された各実施形態における効果はあくまで例示であって限定されるものでは無く、他の効果があってもよい。
【０２４８】
なお、本技術は以下のような構成も取ることができる。
（１）
受光量に応じた電荷を発生させる光電変換素子と、
前記光電変換素子に接続された第１トランジスタと、
前記第１トランジスタに接続され、一列に配列する第２〜第４トランジスタと、
前記第１トランジスタとは異なる位置で前記光電変換素子に接続された第５トランジスタと、
前記第５トランジスタに接続され、一列に配列する第６及び第７トランジスタと、
前記第６及び第７トランジスタの配列に対して平行に配列する第８及び第９トランジスタと、
を備える固体撮像装置。
（２）
前記第２及び第３トランジスタは、ソース・ドレインとして機能する拡散領域を共有し、
前記第３及び第４トランジスタは、ソース・ドレインとして機能する拡散領域を共有し、
前記第６及び第７トランジスタは、ソース・ドレインとして機能する拡散領域を共有し、
前記第８及び第９トランジスタは、ソース・ドレインとして機能する拡散領域を共有する
前記（１）に記載の固体撮像装置。
（３）
前記第２〜第４トランジスタが形成する第１配列の当該第１配列の方向に沿ったサイズは、前記光電変換素子の前記第１配列の方向に沿ったサイズ以下であり、
前記第６及び第７トランジスタが形成する第２配列の当該第２配列の方向に沿ったサイズは、前記光電変換素子の前記第２配列の方向に沿ったサイズ以下である
前記（１）又は（２）に記載の固体撮像装置。
（４）
前記第２〜第４トランジスタと前記第６〜第９トランジスタとの合計の面積は、前記光電変換素子の面積以下である前記（１）〜（３）の何れか１項に記載の固体撮像装置。
（５）
前記光電変換素子の光の入射面は、矩形であり、
前記第１トランジスタは、前記矩形の４つの角部のうちの第１の角部、又は、４つの辺のうちの第１の辺に設けられ、
前記第５トランジスタは、前記第１の角部に対して対角に位置する第２の角部、又は、前記第１の辺に対向する第２の辺に設けられている
前記（１）〜（４）の何れか１項に記載の固体撮像装置。
（６）
前記第２〜第４トランジスタは、前記第１トランジスタから第１方向に沿って一列に配列し、
前記第６及び第７トランジスタは、前記第５トランジスタから前記第２〜第４トランジスタとは反対側へ前記第１方向に沿って一列に配列する
前記（５）に記載の固体撮像装置。
（７）
前記第２〜第４トランジスタは、前記第１トランジスタから前記光電変換素子の辺に沿って一列に配列し、
前記第６及び第７トランジスタは、前記第５トランジスタから前記光電変換素子の辺に沿って一列に配列する
前記（５）に記載の固体撮像装置。
（８）
前記第２〜第４トランジスタは、前記光電変換素子に対して第１斜め方向に隣接する当該光電変換素子と同等の面積の第１領域内において、第１方向に沿って一列に配列し、
前記第６及び第７トランジスタは、前記光電変換素子に対して前記第１斜め方向とは反対側の第２斜め方向に隣接する当該光電変換素子と同等の面積の第２領域内において、前記第５トランジスタから前記第２〜第４トランジスタとは反対側へ前記第１方向に沿って一列に配列し、
前記第８及び第９トランジスタは、前記第２領域内において、前記第６及び第７トランジスタの配列に対して平行に配列する
前記（５）に記載の固体撮像装置。
（９）
前記光電変換素子の光の入射面は、矩形であり、
前記第１トランジスタは、前記矩形の４つの角部のうちの第１の角部、又は、４つの辺のうちの第１の辺に設けられ、
前記第５トランジスタは、前記第１の角部に隣接する第２の角部に設けられている
前記（１）〜（４）の何れか１項に記載の固体撮像装置。
（１０）
前記第２〜第４トランジスタは、前記第１トランジスタから第１方向に沿って一列に配列し、
前記第６及び第７トランジスタは、前記第５トランジスタから前記第１方向に沿って一列に配列し、
前記第８及び第９トランジスタは、前記第２〜第４トランジスタと、前記第６及び第７トランジスタとの間に、前記第１方向に沿って一列に配列する
前記（９）に記載の固体撮像装置。
（１１）
前記第２〜第４トランジスタは、前記光電変換素子に対して第１斜め方向に隣接する当該光電変換素子と同等の面積の第１領域内において、第１方向に沿って一列に配列し、
前記第６及び第７トランジスタは、前記光電変換素子に対して前記第１斜め方向と交差する第２斜め方向に隣接する当該光電変換素子と同等の面積の第２領域内において、前記第５トランジスタから前記第２〜第４トランジスタとは反対側へ前記第１方向に沿って一列に配列し、
前記第８及び第９トランジスタは、前記第２領域内において、前記第６及び第７トランジスタの配列に対して平行に配列する
前記（９）に記載の固体撮像装置。
（１２）
前記第２〜第４トランジスタは、前記光電変換素子に対して第１斜め方向に隣接する当該光電変換素子と同等の面積の第１領域内において、第１方向に沿って一列に配列し、
前記第６及び第７トランジスタは、前記光電変換素子に対して前記第１斜め方向と交差する第２斜め方向に隣接する当該光電変換素子と同等の面積の第２領域内において、前記第５トランジスタから前記第２〜第４トランジスタと平行に前記第１方向に沿って一列に配列し、
前記第８及び第９トランジスタは、前記第２領域内において、前記第６及び第７トランジスタの配列に対して平行に配列する
前記（９）に記載の固体撮像装置。
（１３）
前記光電変換素子の光の入射面は、矩形であり、
前記第１トランジスタは、前記矩形の４つの辺のうちの第１の辺に設けられ、
前記第５トランジスタは、前記第１の辺と交わる第２の辺に設けられ、
前記第２〜第４トランジスタは、前記第１トランジスタから第１方向に沿って一列に配列し、
前記第６及び第７トランジスタは、前記第５トランジスタから前記第１方向に対して直角の第２方向に沿って一列に配列する
前記（５）に記載の固体撮像装置。
（１４）
前記光電変換素子を２つの領域に分断するフォトゲートをさらに備える前記（１）〜（１３）の何れか１項に記載の固体撮像装置。
（１５）
前記フォトゲートは、前記光電変換素子を、前記第１トランジスタが接続された第１領域と、前記第５トランジスタが接続された第２領域とに分断する前記（１４）に記載の固体撮像装置。
（１６）
前記光電変換素子は、第１の光電変換素子と、第２の光電変換素子とを含み、
前記第１トランジスタは、前記第１の光電変換素子と前記第２の光電変換素子との両方に接続され、
前記第５トランジスタは、前記第１及び第２の光電変換素子のうちの一方に接続されている
前記（１）〜（１３）の何れか１項に記載の固体撮像装置。
（１７）
前記第２〜第４トランジスタ及び前記第６〜第９トランジスタは、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタである前記（１）〜（１６）の何れか１項に記載の固体撮像装置。
（１８）
前記第２〜第４トランジスタは、前記光電変換素子で発生した電荷の量に応じた電圧値の画素信号を生成する第１回路を構成し、
前記第６〜第９トランジスタは、前記光電変換素子で発生した電荷に基づく光電流を検出する第２回路を構成する
前記（１）〜（１７）の何れか１項に記載の固体撮像装置。
（１９）
前記光電変換素子と、前記第１〜第９トランジスタとを備える第１半導体チップと、
前記第１半導体チップに貼り合わされた第２半導体チップと、
を備え、
前記第１半導体チップと前記第２半導体チップとは、前記第１半導体チップに設けられた銅製のパッドと、前記第２半導体チップに設けられた銅製のパッドとを接合することで、電気的及び機械的に貼り合わされている
前記（１）〜（１８）の何れか１項に記載の固体撮像装置。
（２０）
固体撮像装置と、
入射光を前記固体撮像装置の受光面に結像する光学系と、
前記固体撮像装置を制御する制御部と、
を備え、
前記固体撮像装置は、
受光量に応じた電荷を発生させる光電変換素子と、
前記光電変換素子に接続された第１トランジスタと、
前記第１トランジスタに接続され、一列に配列する第２〜第４トランジスタと、
前記第１トランジスタとは異なる位置で前記光電変換素子に接続された第５トランジスタと、
前記第５トランジスタに接続され、一列に配列する第６及び第７トランジスタと、
前記第６及び第７トランジスタの配列に対して平行に配列する第８及び第９トランジスタと、
を備える撮像装置。
【符号の説明】
【０２４９】
１００  撮像装置
１１０  撮像レンズ
１２０  記録部
１３０  制御部
２００  固体撮像装置
２０１  受光チップ
２０２  ロジックチップ
２１０  ロジック回路
２１１  駆動回路
２１２  信号処理部
２１３  アービタ
２２０  カラムＡＤＣ
２３０  ＡＤＣ
３００  画素アレイ部
３１０、３１０−１、３１０Ｒ、３１０Ｇｒ、３１０Ｇｂ、３１０Ｂ、６１０、７１０  単位画素
３１０Ａ  基本パターン
３２０  画素信号生成部
３２１  リセットトランジスタ
３２２  増幅トランジスタ
３２３  選択トランジスタ
３２５、４１６  拡散領域
３３０、６３０、７３０  受光部
３３１  転送トランジスタ
３３２  ＯＦＧトランジスタ
３３３、３３３１、３３３２、７３３、７３３１、７３３２  光電変換素子
４００  アドレスイベント検出部
４１０  電流電圧変換部
４１０Ａ  上層検出回路
４１１、４１４  ＬＧトランジスタ
４１２、４１３  増幅トランジスタ
４１５  定電流回路
４２０  バッファ
４３０  減算器
４３１、４３３  コンデンサ
４３２  インバータ
４３４  スイッチ
４４１  コンパレータ
４４０  量子化器
４５０  転送部
５００、５００−１、５００−２、５００−３、５００−４、５００−５、５００−６、６００、６００−１、６００−２、６００−３、６００−３Ａ、６００−４、６００−５、６００−６、７００、７００−１、７００−２、７００−３、７００−４、７００−５  上層回路
５０１、５１１  半導体基板
５０２  マイクロレンズ
５０３、５１３  層間絶縁膜
５０４、５１４  配線
５０５、５１５  パッド
５０６、５１２  Ｃｕパッド
５１０  Ｃｕ−Ｃｕ接合部
６０１  フォトゲート
３２１１  リセットゲート
３２２１  増幅ゲート
３２３１  選択ゲート
３３１１  転送ゲート
３３２１  ＯＦＧゲート
４１１１、４１４１  ＬＧゲート
４１２１、４１３１  増幅ゲート
【図１】
2020068484.tif 000004
【図２】
2020068484.tif 000005
【図３】
2020068484.tif 000006
【図４】
2020068484.tif 000007
【図５】
2020068484.tif 000008
【図６】
2020068484.tif 000009
【図７】
2020068484.tif 000010
【図８】
2020068484.tif 000011
【図９】
2020068484.tif 000012
【図１０】
2020068484.tif 000013
【図１１】
2020068484.tif 000014
【図１２】
2020068484.tif 000015
【図１３】
2020068484.tif 000016
【図１４】
2020068484.tif 000017
【図１５】
2020068484.tif 000018
【図１６】
2020068484.tif 000019
【図１７】
2020068484.tif 000020
【図１８】
2020068484.tif 000021
【図１９】
2020068484.tif 000022
【図２０】
2020068484.tif 000023
【図２１】
2020068484.tif 000024
【図２２】
2020068484.tif 000025
【図２３】
2020068484.tif 000026
【図２４】
2020068484.tif 000027
【図２５】
2020068484.tif 000028
【図２６】
2020068484.tif 000029
【図２７】
2020068484.tif 000030
【図２８】
2020068484.tif 000031
【図２９】
2020068484.tif 000032
【図３０】
2020068484.tif 000033
【図３１】
2020068484.tif 000034
【図３２】
2020068484.tif 000035
【図３３】
2020068484.tif 000036
【図３４】
2020068484.tif 000037
【図３５】
2020068484.tif 000038
【図３６】
2020068484.tif 000039
【図３７】
2020068484.tif 000040
【図３８】
2020068484.tif 000041
【図３９】
2020068484.tif 000042
【図４０】
2020068484.tif 000043
【図４１】
2020068484.tif 000044
【図４２】
2020068484.tif 000045
【図４３】
2020068484.tif 000046
【図４４】
2020068484.tif 000047
【図４５】
2020068484.tif 000048
【図４６】
2020068484.tif 000049
【図４７】
2020068484.tif 000050
【図４８】
2020068484.tif 000051
【図４９】
2020068484.tif 000052
【図５０】
2020068484.tif 000053