(57)【要約】【課題】  ＢＴＩにより変化したゲート閾値を正常値に回復させる。【解決手段】  スイッチング回路であって、炭化シリコン基板を有するスイッチング素子と、前記スイッチング素子のゲートに正電圧と負電圧に交互に変化しながら振幅が徐々に減衰するリセット電圧を印加するリセット電圧印加回路、を有する。炭化シリコン基板を有するスイッチング素子のゲートにリセット電圧を印加すると、ゲート閾値が上下に変化しながら正常値に収束する。したがって、ＢＴＩにより変化したゲート閾値を正常値に回復させることができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
炭化シリコン基板を有するスイッチング素子と、
前記スイッチング素子のゲートに、正電圧と負電圧に交互に変化しながら振幅が徐々に減衰するリセット電圧を印加するリセット電圧印加回路、
を有するスイッチング回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示の技術は、スイッチング回路に関する。
【０００２】
特許文献１には、炭化シリコン（ＳｉＣ）基板を有するスイッチング素子を備えるスイッチング回路が開示されている。特許文献１の技術では、スイッチング回路の製造工程において、スイッチング素子のゲートにバランス抵抗を接続して、ゲートとゲート駆動回路の間のゲート配線のインピーダンスを調節する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１８−０７８４０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
スイッチング素子では、ＢＴＩ（bias temperature instability）が生じることが知られている。ＢＴＩは、高温でスイッチング素子を動作させたときにスイッチング素子のゲート閾値が変化する現象である。半導体基板とゲート絶縁膜の界面に電荷がトラップされることで、ＢＴＩが生じると考えられる。炭化シリコン基板を有するスイッチング素子では、ＢＴＩが顕著に生じる。スイッチング回路の製造工程においてゲート配線のインピーダンスを調節したとしても、ＢＴＩが生じると、スイッチング素子を適切なタイミングでスイッチングさせることが困難となる。本明細書では、炭化シリコン基板を有するスイッチング素子において、ＢＴＩにより変化したゲート閾値を正常値に回復させる技術を提案する。
【課題を解決するための手段】
【０００５】
本明細書が開示するスイッチング回路は、炭化シリコン基板を有するスイッチング素子と、前記スイッチング素子のゲートに正電圧と負電圧に交互に変化しながら振幅が徐々に減衰するリセット電圧を印加するリセット電圧印加回路を有する。
【０００６】
炭化シリコン基板を有するスイッチング素子のゲートにリセット電圧を印加すると、ゲート閾値が上下に変化しながら正常値に収束する。したがって、このスイッチング回路によれば、ＢＴＩにより変化したゲート閾値を正常値に回復させることができる。
【図面の簡単な説明】
【０００７】
【図１】実施形態のスイッチング回路の回路図。
【図２】実施例１のリセット電圧（ゲート電圧）を示すグラフ。
【図３】リセット電圧を印加したときのゲート閾値の変化を示すグラフ。
【図４】実施例２のゲート駆動電圧とリセット電圧（ゲート電圧）を示すグラフ。
【図５】実施例３のスイッチング回路の回路図。
【図６】実施例３のリセット電圧（ゲート電圧）等を示すグラフ。
【発明を実施するための形態】
【実施例１】
【０００８】
図１に示す実施例１のスイッチング回路１０は、車両等に搭載されている。スイッチング回路１０は、車両の走行用モータ等を制御するための回路（例えば、インバータ回路、ＤＣ−ＤＣコンバータ回路）の一部である。スイッチング回路１０は、ＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）１２と、還流ダイオード１３と、ゲート駆動回路１４を有している。ＭＯＳＦＥＴ１２は、炭化シリコン基板を有している。図示していないが、ＭＯＳＦＥＴ１２は、ゲート電極がゲート絶縁膜を介して炭化シリコン基板に対向している構造のＭＯＳＦＥＴである。ＭＯＳＦＥＴ１２はｎチャネル型である。ゲート電圧Ｖｇｓがゲート閾値を超えたときに、ゲート絶縁膜に接する範囲の炭化シリコン基板にチャネルが形成されて、ＭＯＳＦＥＴ１２がオンする。還流ダイオード１３のアノードは、ＭＯＳＦＥＴ１２のソースに接続されている。還流ダイオード１３のカソードは、ＭＯＳＦＥＴ１２のドレインに接続されている。ＭＯＳＦＥＴ１２に直列に接続された別のＭＯＳＦＥＴ（図示省略）がオフすると、還流ダイオード１３に電流が流れる。ゲート駆動回路１４は、ゲート配線１６を介してＭＯＳＦＥＴ１２のゲートに接続されている。なお、図１ではゲート駆動回路１４が直接ＭＯＳＦＥＴ１２のゲートに接続されているが、ゲート配線１６に抵抗等の素子が介装されていてもよい。ゲート駆動回路１４は、ＭＯＳＦＥＴ１２のゲート電圧Ｖｇｓを制御することで、ＭＯＳＦＥＴ１２をスイッチングさせる。
【０００９】
ＭＯＳＦＥＴ１２をスイッチングさせると、ＭＯＳＦＥＴ１２が発熱して高温となる。高温の状態でＭＯＳＦＥＴ１２をスイッチングさせると、ＰＢＴＩ（positive bias temperature instability）が起こり、ＭＯＳＦＥＴ１２のゲート閾値が低下する。ＭＯＳＦＥＴ１２のゲート閾値が低下すると、ＭＯＳＦＥＴ１２を適切なタイミングでスイッチングさせることが困難となる。また、ＰＢＴＩが進行すると、ＭＯＳＦＥＴ１２の寿命劣化に繋がる。このため、ゲート駆動回路１４は、ＭＯＳＦＥＴ１２をスイッチングさせる必要がないとき（例えば、停車中等）に、ＭＯＳＦＥＴ１２のゲートにリセット電圧を印加して、ＭＯＳＦＥＴ１２のゲート閾値を正常値に回復させる。
【００１０】
図２は、ゲート駆動回路１４がＭＯＳＦＥＴ１２のゲートに印加するリセット電圧（すなわち、ゲート電圧Ｖｇｓの波形）の一例を示している。図２に示すように、リセット電圧は、正電圧（０Ｖより高い電圧）と負電圧（０Ｖよりも低い電圧）とに交互に変化しながら、その振幅が徐々に減衰する電圧である。図５では、正電圧が電圧Ｖ１（例えば、１０Ｖ）から０Ｖまで減衰し、負電圧が電圧Ｖ２（例えば、−５Ｖ）から０Ｖまで減衰している。また、図３は、リセット電圧を印加したときのゲート閾値Ｖｔｈの変化を示している。図３に示すように、リセット電圧印加前のゲート閾値Ｖｔｈは、ＰＢＴＩの影響により、約２．９５Ｖとなっている。ゲートにリセット電圧を印加すると、リセット電圧が正電圧と負電圧とに周期的に変化するのに伴って、ゲート閾値Ｖｔｈも周期的に上昇と低下を繰り返す。リセット電圧の振幅の減衰に伴って、ゲート閾値Ｖｔｈの変動幅も小さくなる。リセット電圧が完全に減衰した段階で、ゲート閾値Ｖｔｈは約３．２５Ｖで安定する。３．２５Ｖのゲート閾値Ｖｔｈは、ＰＢＴＩが生じる前のゲート閾値に近い値である。このように、ＭＯＳＦＥＴ１２のゲートにリセット電圧を印加することで、ゲート閾値Ｖｔｈを正常値に回復させることができる。リセット電圧を印加すると、ＰＢＴＩによってゲート絶縁膜と炭化シリコン基板の界面にトラップされた電荷が解放されるため、ゲート閾値Ｖｔｈが正常値に回復すると考えられる。
【実施例２】
【００１１】
次に、実施例２のスイッチング回路について説明する。実施例２のスイッチング回路も、図１の構成を有している。実施例２のスイッチング回路は、ＭＯＳＦＥＴ１２がオフした直後に、ＭＯＳＦＥＴ１２のゲートにリセット電圧を印加する。また、実施例２のスイッチング回路では、リセット電圧を印加するときのゲート駆動回路１４の動作が実施例１とは異なる。実施例２ではゲート駆動回路１４が、出力電圧の周期を徐々に短くすることで、リセット電圧の振幅を徐々に低下させる。
【００１２】
図４は、実施例２のスイッチング回路において、ゲート駆動回路１４がゲート配線１６に出力するゲート駆動電圧Ｖｏｕｔと、ＭＯＳＦＥＴ１２のゲート電圧Ｖｇｓを示している。図１に示すように、ゲート駆動回路１４とＭＯＳＦＥＴ１２のゲートはゲート配線１６によって接続されているが、ゲート配線１６には寄生インダクタンスが存在する。したがって、ゲート駆動回路１４が出力するゲート駆動電圧Ｖｏｕｔの変化が速い場合には、ゲート駆動電圧Ｖｏｕｔとゲート電圧Ｖｇｓは一致しない。図４に示す期間Ｔ１はＭＯＳＦＥＴ１２をオンさせる期間であり、期間Ｔ２はリセット電圧を印加する期間である。期間Ｔ１では、ゲート駆動回路１４がゲート電圧Ｖｇｓを正電圧Ｖｐ（ゲート閾値よりも高い電圧）に維持するので、ＭＯＳＦＥＴ１２がオンしている。期間Ｔ１の最後に、ゲート駆動回路１４がゲート電圧Ｖｇｓを負電圧Ｖｎまで低下させるので、ＭＯＳＦＥＴ１２がオフする。ゲート駆動回路１４は、期間Ｔ１の直後（すなわち、ＭＯＳＦＥＴ１２がオフした直後）の期間Ｔ２において、ＭＯＳＦＥＴ１２のゲートにリセット電圧を印加する。
【００１３】
図４に示すように、期間Ｔ２において、ゲート駆動回路１４は、ゲート駆動電圧Ｖｏｕｔを正電圧Ｖｐ（例えば、＋２０Ｖ）と負電圧Ｖｎ（例えば、−５Ｖ）の間で交互に変動させる。期間Ｔ２において、ゲート駆動電圧Ｖｏｕｔの振幅は一定である。また、ゲート駆動回路１４は、期間Ｔ２において、ゲート駆動電圧Ｖｏｕｔの変動周期を徐々に短くする。ゲート駆動電圧Ｖｏｕｔの変動周期が短くなるほど、寄生インダクタンスの影響によって、ゲート電圧Ｖｇｓはゲート駆動電圧Ｖｏｕｔに追随できなくなる。このため、ゲート駆動電圧Ｖｏｕｔの変動周期が短くなるほど、ゲート電圧Ｖｇｓの振幅が小さくなる。したがって、期間Ｔ２において、ゲート電圧Ｖｇｓは正電圧と負電圧とに交互に変化するとともに、その振幅が徐々に減衰する。すなわち、ＭＯＳＦＥＴ１２のゲートに、正電圧と負電圧とに交互に変化しながらその振幅が徐々に減衰するリセット電圧が印加される。したがって、実施例２の構成でも、ＰＢＴＩによって低下したゲート閾値を正常値に回復させることができる。なお、期間Ｔ２では、ゲート電圧Ｖｇｓがそれほど高くならないので、ＭＯＳＦＥＴ１２はオフに維持される。
【００１４】
実施例２の構成によれば、ゲート駆動電圧Ｖｏｕｔの振幅が一定であるにもかかわらず、振幅が減衰するリセット電圧をＭＯＳＦＥＴ１２のゲートに印加することができる。この構成によれば、ゲート駆動回路１４で使用する電源電圧が正電圧Ｖｐと負電圧Ｖｎの２種類で済むので、ゲート駆動回路１４を小型化できる。また、実施例２の構成によれば、ＭＯＳＦＥＴ１２がオンする毎にＭＯＳＦＥＴ１２のゲートにリセット電圧が印加されるので、ＰＢＴＩの影響を最小化することができる。
【実施例３】
【００１５】
次に、実施例３のスイッチング回路について説明する。実施例３のスイッチング回路は、図５の構成を有している。図５に示すように、実施例３のスイッチング回路では、ゲート駆動回路１４が、プラス側ゲート電源４０、マイナス側ゲート電源４２、制御ＭＯＳＦＥＴ４４、制御ＭＯＳＦＥＴ４６、及び、制御回路４８を有している。制御ＭＯＳＦＥＴ４４はｐチャネル型であり、制御ＭＯＳＦＥＴ４６はｎチャネル型である。プラス側ゲート電源４０の負極は、グランドに接続されている。プラス側ゲート電源４０の正極は、制御ＭＯＳＦＥＴ４４のソースに接続されている。制御ＭＯＳＦＥＴ４４のドレインは、制御ＭＯＳＦＥＴ４６のドレインに接続されている。制御ＭＯＳＦＥＴ４６のソースは、マイナス側ゲート電源４２の負極に接続されている。マイナス側ゲート電源４２の正極は、グランドに接続されている。ＭＯＳＦＥＴ１２のゲートは、ゲート配線１６を介して制御ＭＯＳＦＥＴ４４のドレイン及び制御ＭＯＳＦＥＴ４６のドレインに接続されている。制御回路４８は、制御ＭＯＳＦＥＴ４４のゲート及び制御ＭＯＳＦＥＴ４６のゲートに接続されている。プラス側ゲート電源４０は、正極に正電圧Ｖｐを印加する。マイナス側ゲート電源４２は、負極に負電圧Ｖｎを印加する。制御回路４８は、制御ＭＯＳＦＥＴ４４のゲート及び制御ＭＯＳＦＥＴ４６のゲートの電位を制御する。制御回路４８の出力電圧Ｖｓｉｇが低いときは、ＭＯＳＦＥＴ４４がオンし、ＭＯＳＦＥＴ４６がオフする。この状態では、ＭＯＳＦＥＴ１２のゲートに正電圧Ｖｐが印加される。制御回路４８の出力電圧が高いときは、ＭＯＳＦＥＴ４４がオフし、ＭＯＳＦＥＴ４６がオンする。この状態では、ＭＯＳＦＥＴ１２のゲートに負電圧Ｖｎが印加される。
【００１６】
実施例３のスイッチング回路は、イグニッションオフ後にＭＯＳＦＥＴ１２のゲートにリセット電圧を印加する。図６は、モータに印加される主電圧（ＭＯＳＦＥＴ１２がスイッチングする電圧）Ｖｍと、プラス側ゲート電源４０が出力する正電圧Ｖｐとマイナス側ゲート電源４２が出力する負電圧Ｖｎと、制御回路４８の出力電圧Ｖｓｉｇと、ＭＯＳＦＥＴ１２のゲート電圧Ｖｇｓを示している。タイミングｔ１で、イグニッションオフとなる。すると、主電圧Ｖｍが低下する。主電圧Ｖｍが０Ｖまで低下した後のタイミングｔ２において、主電圧Ｖｍを供給する電源とＭＯＳＦＥＴ１２とを接続する配線のリレーがオフし、ＭＯＳＦＥＴ１２が電源（主電圧Ｖｍ）から切り離される。タイミングｔ２の直後のタイミングｔ３以降に、プラス側ゲート電源４０が出力する正電圧Ｖｐが徐々に低下するとともに、マイナス側ゲート電源４２が出力する負電圧Ｖｎが徐々に上昇する。正電圧Ｖｐと負電圧Ｖｎは、タイミングｔ４において０Ｖとなるように制御される。制御回路４８は、タイミングｔ３以降に、出力電圧Ｖｓｉｇを高電圧Ｖｈと低電圧Ｖｌの間で交互に変化させる。出力電圧Ｖｓｉｇが低電圧Ｖｌである間は、制御ＭＯＳＦＥＴ４４がオンするとともに制御ＭＯＳＦＥＴ４６がオフするので、ゲート電圧Ｖｇｓが正電圧Ｖｐと略等しくなる。出力電圧Ｖｓｉｇが高電圧Ｖｈである間は、制御ＭＯＳＦＥＴ４４がオフするとともに制御ＭＯＳＦＥＴ４６がオンするので、ゲート電圧Ｖｇｓが負電圧Ｖｎと略等しくなる。したがって、タイミングｔ３以降に、ゲート電圧Ｖｇｓが正電圧Ｖｐと負電圧Ｖｎの間で周期的に変動する。上述したように、タイミングｔ３からタイミングｔ４の間に、正電圧Ｖｐが０Ｖまで低下し、負電圧Ｖｎが０Ｖまで上昇する。したがって、ゲート電圧Ｖｇｓは、正電圧と負電圧の間で交互に変化しながらその振幅が減衰するように変化する。すなわち、ゲート電圧Ｖｇｓに、リセット電圧が印加される。このように、実施例３の構成でも、ＭＯＳＦＥＴ１２のゲートにリセット電圧を印加することができる。したがって、実施例３の構成でも、ＰＢＴＩによって低下したゲート閾値を正常値に回復させることができる。
【００１７】
また、実施例３の構成では、イグニッションオフ後に絶対値が小さくなる正電圧Ｖｐ及び負電圧Ｖｎを利用して、振幅が小さくなるリセット電圧を生成する。２つの電源によってリセット電圧を生成できるので、ゲート駆動回路１４を小型化できる。
【００１８】
以上に説明したように、実施例１〜３によれば、リセット電圧によってＭＯＳＦＥＴ１２のゲート閾値を正常値に回復させることができる。これによって、ＭＯＳＦＥＴ１２を適切なタイミングでスイッチングさせることができる。例えば、複数のＭＯＳＦＥＴ１２を並列動作させる場合には、各ＭＯＳＦＥＴ１２に対してリセット電圧を印加してゲート閾値を正常値に回復させることで、複数のＭＯＳＦＥＴ１２の間でのスイッチングタイミングのずれを抑制することができる。
【００１９】
なお、上述した実施例１〜３では、ｎチャネル型のＭＯＳＦＥＴ１２のＰＢＴＩを解消したが、ＮＢＴＩ（negative bias temperature instability）を解消するためにｐチャネル型のＭＯＳＦＥＴのゲートにリセット電圧を印加してもよい。
【００２０】
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
【符号の説明】
【００２１】
１０：スイッチング回路
１２：ＭＯＳＦＥＴ
１４：ゲート駆動回路
１６：ゲート配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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