(57)【要約】【課題】導電膜と誘電体膜とを積層した積層体を含む回路基板において、導電膜に接続される接続部の配置によらず、積層体を通過する経路のインピーダンスを低減させる。【解決手段】回路基板は、基体の内部に設けられ、第１の導電膜、第２の導電膜、及び第１の導電膜と第２の導電膜の間に挟まれた誘電体膜を含む積層体と、第１の導電膜に接続された導電部と、を含む。第１の導電膜は、第１の導電膜の外縁から導電部との接続部の周辺に達するスリットを有する。【選択図】図１
2020013925.tif 000002
【特許請求の範囲】
【請求項１】
基体の内部に設けられ、第１の導電膜、第２の導電膜、及び前記第１の導電膜と前記第２の導電膜の間に挟まれた誘電体膜を含む積層体と、
前記第１の導電膜に接続された導電部と、
を含み、
前記第１の導電膜は、前記第１の導電膜の外縁から前記導電部との接続部の周辺に達するスリットを有する
回路基板。
【請求項２】
前記第１の導電膜は、前記第１の導電膜の外縁の互いに異なる位置の各々から前記導電部との接続部の周辺に達する複数のスリットを有する
請求項１に記載の回路基板。
【請求項３】
前記スリットは、屈曲部または湾曲部を有する
請求項１または請求項２に記載の回路基板。
【請求項４】
前記第１の導電膜の抵抗率は、前記第２の導電膜の抵抗率よりも高い
請求項１から請求項３のいずれか１項に記載の回路基板。
【請求項５】
前記基体の表面に設けられた端子を更に含み、
前記第１の導電膜は、前記導電部を介して前記端子に電気的に接続されている
請求項１から請求項４のいずれか１項に記載の回路基板。
【請求項６】
回路基板と、前記回路基板に搭載された半導体装置とを含む半導体モジュールであって、
前記回路基板は、
基体の内部に設けられ、第１の導電膜、第２の導電膜、及び前記第１の導電膜と前記第２の導電膜の間に挟まれた誘電体膜を含む積層体と、
前記第１の導電膜に接続された第１の導電部と、
前記第２の導電膜に接続された第２の導電部と、
前記基体の表面に設けられ、前記第１の導電部を介して前記第１の導電膜に電気的に接続された第１の端子と、
前記基体の表面に設けられ、前記第２の導電部を介して前記第２の導電膜に電気的に接続された第２の端子と、
を含み、
前記第１の導電膜は、前記第１の導電膜の外縁から前記第１の導電部との接続部の周辺に達するスリットを有し、
前記半導体装置は、前記第１の端子及び前記第２の端子に接続されている
半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
開示の技術は、回路基板及び半導体モジュールに関する。
【背景技術】
【０００２】
薄膜キャパシタを備えた回路基板に関する技術として、例えば、以下の技術が知られている。
【０００３】
例えば、特定位置の周りに交互に配置された複数の第１容量素子及び第２容量素子を含む薄膜キャパシタを有する多層配線基板が知られている。第１容量素子は、誘電体層の上面に第１極性の電極層を有し、誘電体層の下面に第２極性の電極層を有する。第２容量素子は、誘電体層の上面に第２極性の電極層を有し、誘電体層の下面に第１極性の電極層を有する。
【０００４】
また、半導体素子搭載領域の直下に内装されたキャパシタを有する多層配線基板が知られている。キャパシタは、絶縁性基材上に設けられたシート状の第１の電極と、第１の電極上に設けられたシート状の誘電体と、誘電体上に設けられたシート状の第２の電極と、第２の電極上にグリッド状に配列された複数の電極端子とを備える。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−８８０２号公報
【特許文献２】特開２００５−７２３１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年、半導体デバイスの高性能化に伴い、動作速度の高速化や大電流化及び低電圧化が図られている。半導体デバイスを安定して動作させるためには、電源ラインに混入する高周波ノイズを除去することにより、電源電圧の変動を抑制することが重要である。高周波ノイズを効果的に除去するためには、高周波ノイズを通過させるバイパス経路のインピーダンスを小さくすることが好ましい。
【０００７】
キャパシタを含んで構成されるバイパス経路の低インピーダンス化の手法として、半導体デバイスを搭載する回路基板の内部に薄膜キャパシタを形成し、薄膜キャパシタを半導体デバイスの直下に配置する手法が知られている。薄膜キャパシタは、上部電極、下部電極、及びこれらの電極の間に挟まれた誘電体膜を含む。薄膜キャパシタの上部電極は、例えば、回路基板内のビアを介して半導体デバイスのグランド電極に接続され、薄膜キャパシタの下部電極は、例えば、回路基板内のビアを介して半導体デバイスの電源電極に接続される。
【０００８】
上記構成の回路基板において、薄膜キャパシタを含むバイパス経路に、高周波ノイズによる通過させる場合について考える。高周波ノイズによるノイズ電流は、表皮効果により導電体の表面に沿って流れる。従って、薄膜キャパシタの下部電極及び誘電体膜を介して上部電極の下面に達したノイズ電流は、上部電極の下面に沿って上部電極の外縁に向けて流れ、上部電極の側面（端面）を経由して上部電極の上面に達する。その後、ノイズ電流は、上部電極の上面に沿って上部電極に接続されたビアに向けて流れる。
【０００９】
高周波ノイズを通過させるバイパス経路のインピーダンスの低減を図るためには、バイパス経路の長さを短くすることが好ましい。例えば、上部電極に接続されるビアを、上部電極の外縁の近傍に配置することでバイパス経路の長さを短くすることができる。しかしながら、回路基板内に形成されるビアの配置は、例えば、回路基板内に形成される信号配線の配置等による制約を受けるため、上部電極に接続されるビアを、上部電極の外縁の近傍に配置することが困難となる場合がある。
【００１０】
開示の技術は、１つの側面として、導電膜と誘電体膜とを積層した積層体を含む回路基板において、導電膜に接続される接続部の配置によらず、積層体を通過する経路のインピーダンスを低減させることを目的とする。
【課題を解決するための手段】
【００１１】
開示の技術に係る回路基板は、基体の内部に設けられ、第１の導電膜、第２の導電膜、及び前記第１の導電膜と前記第２の導電膜の間に挟まれた誘電体膜を含む積層体と、前記第１の導電膜に接続された導電部と、を含む。前記第１の導電膜は、前記第１の導電膜の外縁から前記導電部との接続部の周辺に達するスリットを有する。
【発明の効果】
【００１２】
開示の技術によれば、１つの側面として、導電膜と誘電体膜とを積層した積層体を含む回路基板において、導電膜に接続される接続部の配置によらず、積層体を通過する経路のインピーダンスを低減させる、という効果を奏する。
【図面の簡単な説明】
【００１３】
【図１】開示の技術の実施形態に係る回路基板の構成の一例を示す断面図である。
【図２】開示の技術の実施形態に係る第１の導電膜のパターンの一例を示す平面図である。
【図３】図２における３−３線に沿った断面図である。
【図４】比較例に係る回路基板の構成の一例を示す断面図である。
【図５】比較例に係る第１の導電膜のパターンの一例を示す平面図である。
【図６】図５における６−６線に沿った断面図である。
【図７】開示の技術の実施形態に係る半導体モジュールの構成の一例を示す断面図である。
【図８】開示の技術の実施形態に係る第１の導電膜のパターンの一例を示す平面図である。
【図９Ａ】開示の技術の第１の実施形態に係る第１の導電膜に対応するシミュレーションモデルを示す図である。
【図９Ｂ】開示の技術の第２の実施形態に係る第１の導電膜に対応するシミュレーションモデルを示す図である。
【図９Ｃ】比較例に係る第１の導電膜に対応するシミュレーションモデルを示す図である。
【図１０Ａ】抵抗の周波数特性を示すグラフである。
【図１０Ｂ】インダクタンスの周波数特性を示すグラフである。
【図１１】開示の技術の実施形態に係る第１の導電膜のパターンの一例を示す平面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与し、重複する説明は適宜省略する。
【００１５】
図１は、開示の技術の実施形態に係る回路基板１の構成の一例を示す断面図である。回路基板１は、コア層１１及びビルドアップ層１２を含む基体１０と、基体１０の内部に設けられた薄膜キャパシタ２０とを含んで構成されている。
【００１６】
コア層１１は、ガラスエポキシ、ポリイミド、ビスマレイミドトリアジン等の樹脂材料を含んで構成される絶縁体層１１ａと、絶縁体層１１ａの表面に設けられた導体層１１ｂを有する。導体層１１ｂには、パターニングが施されている。コア層１１として例えばＦＲ４（Flame Retardant Type 4）を用いることが可能である。ビルドアップ層１２は、コア層１１を構成する絶縁体層１１ａと同じ樹脂材料を含んで構成される複数の絶縁体層１２ａを有する。ビルドアップ層１２の内部には、薄膜キャパシタ２０が埋設されている。なお、コア層１１の表裏両面にビルドアップ層１２が設けられていてもよい。
【００１７】
薄膜キャパシタ２０は、第１の導電膜２１と、第２の導電膜２２と、第１の導電膜２１と第２の導電膜との間に挟まれた誘電体膜２３とを含んで構成されている。第１の導電膜２１は薄膜キャパシタ２０の上部電極として機能し、第２の導電膜２２は薄膜キャパシタ２０の下部電極として機能する。誘電体膜２３の材料として、例えば、チタン酸バリウム等の強誘電体セラミックの薄膜を用いることが可能である。誘電体膜２３の厚さは、例えば１μｍ程度である。第１の導電膜２１及び第２の導電膜２２の材料として、金属の薄膜を用いることが可能である。第１の導電膜２１及び第２の導電膜２２の厚さは、それぞれ例えば３０μｍ程度である。第１の導電膜２１及び第２の導電膜２２は、互いに異なる材料で構成されていてもよい。本実施形態において、第１の導電膜２１は主としてニッケルを含み、第２の導電膜２２は主として銅を含む。
【００１８】
薄膜キャパシタ２０の第１の導電膜２１は、ビア３１を介して、ビルドアップ層１２内に設けられたグランド配線４１に接続されている。薄膜キャパシタ２０の第２の導電膜２２は、ビア３２を介して、ビルドアップ層１２内に設けられた電源配線４２に接続されている。グランド配線４１は、ビア３３を介して、基体１０の表面に設けられたグランド端子５１に接続されている。電源配線４２は、ビア３４を介して、基体１０の表面に設けられた電源端子５２に接続されている。すなわち、薄膜キャパシタ２０の第１の導電膜２１は、グランド端子５１に電気的に接続されており、薄膜キャパシタ２０の第２の導電膜２２は、電源端子５２に電気的に接続されている。薄膜キャパシタ２０は、電源配線４２に混入する高周波ノイズによるノイズ電流をグランド端子５１にバイパスさせるバイパス経路を形成する。
【００１９】
図２は、薄膜キャパシタ２０を構成する第１の導電膜２１のパターンの一例を示す平面図である。第１の導電膜２１は、図２において点線で示す接続部２４の各々において、グランド配線４１（図１参照）に接続されたビア３１に接続されるものとする。第１の導電膜２１は、ビア３１との接続部２４の各々に対応して設けられたスリット（切り込み）２５を有する。スリット２５の各々は、一端が第１の導電膜２１の外縁に配置され、他端が対応するビア３１との接続部２４の周辺（近傍）に配置されている。すなわち、スリット２５の各々は、第１の導電膜２１の外縁から対応するビア３１との接続部２４の周辺（近傍）に達している。図２に示す例では、１つのビア３１に対して、１本のスリット２５が設けられている。スリット２５の各々は、第１の導電膜２１の外縁から対応するビア３１との接続部２４の周辺（近傍）に向けて一直線に伸びている。
【００２０】
図３は、図２における３−３線に沿った薄膜キャパシタ２０の断面図である。図３には、薄膜キャパシタ２０を通過する、高周波ノイズによるノイズ電流Ｉｎの経路が矢印で示されている。電源端子（図１参照）に高周波ノイズが混入すると、高周波ノイズによるノイズ電流Ｉｎは、薄膜キャパシタ２０によって形成されるバイパス経路を通過する。ノイズ電流Ｉｎは、表皮効果により主に第１の導電膜２１及び第２の導電膜２２の表面に沿って流れ、第１の導電膜２１及び第２の導電膜２２の内部には殆ど流れない。従って、第２の導電膜２２及び誘電体膜２３を介して第１の導電膜２１の下面Ｓ１に達したノイズ電流Ｉｎは、第１の導電膜２１に形成された各スリット２５の側面Ｓ２を経由して第１の導電膜２１の上面Ｓ３に達する。その後、ノイズ電流Ｉｎは、第１の導電膜２１の上面Ｓ３に沿って流れ、最短距離にあるビア３１を経由してグランド端子５１（図１参照）に到達する。
【００２１】
ここで、図４は、比較例に係る回路基板１Ｘの構成の一例を示す断面図である。図５は、比較例に係る回路基板１Ｘが備える薄膜キャパシタ２０Ｘの第１の導電膜２１Ｘのパターンの一例を示す平面図である。図６は、図５における６−６線に沿った薄膜キャパシタ２０Ｘの断面図である。図６には、薄膜キャパシタ２０Ｘを通過する、高周波ノイズによるノイズ電流Ｉｎの経路が矢印で示されている。図５に示すように、比較例に係る薄膜キャパシタ２０Ｘの第１の導電膜２１Ｘはスリットを有していない。
【００２２】
図６に示すように、比較例に係る薄膜キャパシタ２０Ｘの構成によれば、第２の導電膜２２及び誘電体膜２３を介して第１の導電膜２１の下面Ｓ１に達したノイズ電流Ｉｎは、第１の導電膜２１の下面に沿って第１の導電膜２１の外縁に向けて流れる。その後、ノイズ電流Ｉｎは、第１の導電膜２１の側面Ｓ４を経由して上面Ｓ３に達し、上面Ｓ３に沿って流れ、最短距離にあるビア３１を経由してグランド端子５１（図４参照）に達する。
【００２３】
比較例に係る回路基板１Ｘによれば、表皮効果によって第１の導電膜２１の表面に沿って流れるノイズ電流Ｉｎは、第１の導電膜２１の側面Ｓ４を経由することを余儀なくされる。従って、ノイズ電流Ｉｎが通過する経路（すなわち高周波ノイズのバイパス経路）の長さを短くすることが困難であり、バイパス経路のインピーダンスを低下させることが困難である。例えば、ビア３１を第１の導電膜２１の外縁の近傍に配置することで、バイパス経路の長さを短くすることが可能である。しかしながら、ビア３１の配置は、例えば、回路基板１Ｘ内に形成される信号配線の配置等による制約を受けるため、ビア３１を第１の導電膜２１の外縁の近傍に配置することが困難となる場合もある。また、第１の導電膜２１の材料として、コスト及び製造容易性の観点から、ニッケルを好適に用いることが可能である。しかしながら、ニッケルは、回路基板１の配線材料として一般的に用いられる銅よりも電気抵抗率が高い。従って、第１の導電膜２１の材料としてニッケルを用いた場合には、バイパス経路の長さが長くなることによるインピーダンスの増加がより顕著となる。
【００２４】
一方、開示の技術の実施形態に係る回路基板１によれば、第１の導電膜２１は、ビア３１との接続部２４の各々に対応して設けられたスリット２５を有する。スリット２５の各々は、第１の導電膜２１の外縁から対応するビア３１との接続部２４の周辺（近傍）に達している。これにより、薄膜キャパシタ２０を通過する高周波ノイズによるノイズ電流Ｉｎは、スリット２５の側面Ｓ２を経由して最短距離にあるビア３１に達することができる。すなわち、ノイズ電流Ｉｎの全てが、第１の導電膜２１の側面を経由することを要しない。開示の技術の実施形態に係る回路基板１によれば、ビア３１の配置によらず、比較例に係る回路基板１Ｘと比較して、高周波ノイズのバイパス経路の長さを短くすることが可能であり、バイパス経路のインピーダンスを低減させることが可能である。これにより、高周波ノイズの除去を効果的に行うことが可能となり、電源電圧の変動を効果的に抑制することが可能となる。開示の技術の実施形態に係る回路基板１によれば、第１の導電膜２１の材料として、例えば、ニッケル等の電気抵抗率が比較的高い材料が用いられる場合に、より顕著な効果を奏する。
【００２５】
なお、本実施形態では、第１の導電膜２１に接続されるビア３１の数が４つの場合を例示したが、第１の導電膜２１に接続されるビア３１の数は、３つ以下または５つ以上であってもよい。また、本実施形態では、第１の導電膜２１に接続された４つのビア３１の各々に対してスリット２５を形成する場合を例示したが、第１の導電膜２１に接続された複数のビア３１の一部に対してのみスリット２５を形成してもよい。
【００２６】
図７は、回路基板１を備えた開示の技術の実施形態に係る半導体モジュール１００の構成の一例を示す断面図である。半導体モジュール１００は、回路基板１上に搭載された半導体装置６０を有する。
【００２７】
回路基板１は、コア層１１及びコア層１１の両面に設けられたビルドアップ層１２Ａ、１２Ｂを有する。薄膜キャパシタ２０は、ビルドアップ層１２Ａの内部において、半導体装置６０の直下に配置されている。
【００２８】
回路基板１の表面には、ビア３１、グランド配線４１及びビア３３を介して薄膜キャパシタ２０の第１の導電膜２１に電気的に接続されたグランド端子５１が設けられている。また、回路基板１の表面には、ビア３２、電源配線４２及びビア３４を介して薄膜キャパシタ２０の第２の導電膜２２に電気的に接続された電源端子５２が設けられている。
【００２９】
半導体装置６０の下面には複数のバンプ６１が設けられている。グランド電極として機能するバンプ６１は、回路基板１のグランド端子５１に接合され、電源電極として機能するバンプ６１は、回路基板１の電源端子５２に接合されている。すなわち、半導体装置６０は、グランド端子５１及び電源端子５２を介して薄膜キャパシタ２０に電気的に接続されている。
【００３０】
半導体装置６０の下面と回路基板１との間には、バンプ６１間の隙間を充填するアンダーフィル６２が設けられている。アンダーフィル６２は、例えばエポキシ樹脂等の絶縁体によって構成されている。半導体装置６０はリッド７０に覆われており、半導体装置６０の上面は、リッド７０に接している。リッド７０は、半導体装置６０を保護すると共に、半導体装置６０から発せられた熱を外部に放射する放熱部材として機能する。回路基板１の下面には、回路基板１の内部の配線に電気的に接続された複数のバンプ８０が設けられている。
【００３１】
開示の技術の実施形態に係る半導体モジュール１００によれば、薄膜キャパシタ２０が半導体装置６０の直下に配置されているので、電源配線４２に混入する高周波ノイズによるノイズ電流Ｉｎが通過する経路（バイパス経路）のインピーダンスを最小化することができる。
【００３２】
図８は、開示の技術の第２の実施形態に係る薄膜キャパシタ２０を構成する第１の導電膜２１のパターンの一例を示す平面図である。第１の導電膜２１は、図８において点線で示す接続部２４の各々において、グランド配線に接続されたビアに接続されるものとする。
【００３３】
第１の導電膜２１は、ビアとの接続部２４の各々に対応して設けられたスリット２５を有する。スリット２５の各々は、一端が第１の導電膜２１の外縁に配置され、他端が対応するビアとの接続部２４の周辺（近傍）に配置されている。すなわち、スリット２５の各々は、第１の導電膜２１の外縁から対応するビアとの接続部２４の周辺（近傍）に達している。
【００３４】
本実施形態においては、１つのビア３１に対して２本のスリット２５が設けられている。すなわち、１つのビアに対応する各２本のスリット２５は、第１の導電膜２１の外縁の互いに異なる位置の各々から対応するビアとの接続部２４の周辺に達している。また、スリット２５の各々は、第１の導電膜２１の外縁から対応するビア３１との接続部２４の周辺（近傍）に向けて一直線に伸びている。
【００３５】
本実施形態に係る薄膜キャパシタ２０を備えた回路基板によれば、第１の実施形態に係る回路基板１と同様、薄膜キャパシタ２０を通過する高周波ノイズによるノイズ電流は各スリット２５の側面を経由して最短距離にあるビアに達することができる。従って、ビアの配置によらず、比較例に係る回路基板１Ｘ（図４参照）と比較して、高周波ノイズのバイパス経路の長さを短くすることが可能であり、バイパス経路のインピーダンスを低減させることが可能である。また、１つのビア３１に対して複数のスリット２５を設けることで、バイパス経路の更なる低インピーダンス化を図ることが可能である。
【００３６】
ここで、図９Ａ〜図９Ｃに示す第１の導電膜２１のモデルの各々について、三次元電磁界シミュレーションを実施し、各モデルにおける高周波ノイズに対する抵抗及びインダクタンスを算出した。図９Ａに示すモデルＭ１は、第１の実施形態に係る薄膜キャパシタ２０の第１の導電膜２１（図２参照）に対応するモデルである。図９Ｂに示すモデルＭ２は、第２の実施形態に係る薄膜キャパシタ２０の第１の導電膜２１（図８参照）に対応するモデルである。図９Ｃに示すモデルＭ２は、比較例に係る薄膜キャパシタ２０Ｘの第１の導電膜２１Ｘ（図５参照）に対応するモデルである。
【００３７】
モデルＭ１〜Ｍ３の各々において、第１の導電膜２１Ｍの材料としてニッケルを用いた場合を想定した。また、モデルＭ１〜Ｍ３の各々において、第１の導電膜２１Ｍの形状を、厚さ３０μｍ、一辺３ｍｍの正方形の板状とした。また、モデルＭ１〜Ｍ３の各々において、第１の導電膜２１Ｍの対角線を３等分する位置にそれぞれビア３１Ｍを配置した。モデルＭ１においては、各ビア３１Ｍに対して１本のスリット２５Ｍを有する構成とした。モデルＭ２においては、各ビア３１Ｍに対して２本のスリット２５Ｍを有する構成とした。モデルＭ３においては、スリットを有しない構造とした。モデルＭ１及びＭ２において、スリット幅を５０μｍとし、スリット端とビア３１Ｍの中心との距離を５０μｍとした。
【００３８】
図１０Ａ及び１０Ｂは、それぞれ、モデルＭ１〜Ｍ３の各々について実施した三次元電磁界シミュレーションの結果を示すグラフである。図１０Ａは、第１の導電膜２１Ｍの下面のビア３１Ｍ直下に相当する位置と、ビア３１Ｍの上端部との間の抵抗の周波数特性を示すグラフである。図１０Ｂは、第１の導電膜２１Ｍの下面のビア３１Ｍ直下に相当する位置と、ビア３１Ｍの上端部との間のインダクタンスの周波数特性を示すグラフである。
【００３９】
開示の技術の第１の実施形態に係る第１の導電膜２１に対応するモデルＭ１においては、１ＧＨｚの高周波ノイズに対する抵抗が、比較例に係る第１の導電膜２１Ｘに対応するモデルＭ３に対して５５％低下した。また、１ＧＨｚの高周波ノイズに対するインダクタンスが、モデルＭ３に対して７０％低下した。
【００４０】
開示の技術の第２の実施形態に係る第１の導電膜２１に対応するモデルＭ２においては、１ＧＨｚの高周波ノイズに対する抵抗が、比較例に係る第１の導電膜２１Ｘに対応するモデルＭ３に対して６４％低下した。また、１ＧＨｚの高周波ノイズに対するインダクタンスが、モデルＭ３に対して７４％低下した。
【００４１】
以上のように、薄膜キャパシタ２０を構成する第１の導電膜２１に、その外縁からビア３１との接続部２４の周辺（近傍）に達するスリット２５を設けることで高周波ノイズのバイパス経路のインピーダンスを低減できることが検証された。
【００４２】
なお、第１の導電膜２１にスリット２５を形成することで、第１の導電膜２１の面積が減少し、薄膜キャパシタ２０のキャパシタンスが低下する。その結果、高周波ノイズのバイパス経路のインピーダンスが大きくなる方向に作用する。モデルＭ１によれば、薄膜キャパシタ２０のキャパシタンスは、モデルＭ３に対して約２％程度低下し、モデルＭ２によれば、薄膜キャパシタ２０のキャパシタンスは、モデルＭ３に対して約４％程度低下する。しかしながら、上記のシミュレーション結果から明らかなように、スリット２５の形成により、バイパス経路上の抵抗及びインダクタンスを数十％低減させることが可能であり、スリット２５の形成に伴うキャパシタンスの低下分を十分に補うことが可能である。
【００４３】
図１１は、開示の技術の第３の実施形態に係る薄膜キャパシタ２０を構成する第１の導電膜２１のパターンの一例を示す平面図である。第１の導電膜２１は、図１１において点線で示す接続部２４の各々において、グランド配線に接続されたビアに接続されるものとする。
【００４４】
第１の導電膜２１は、ビアとの接続部２４の各々に対応して設けられたスリット２５を有する。スリット２５の各々は、一端が第１の導電膜２１の外縁に配置され、他端が対応するビアとの接続部２４の周辺（近傍）に配置されている。すなわち、スリット２５の各々は、第１の導電膜２１の外縁から対応するビアとの接続部２４の周辺（近傍）に達している。本実施形態において、スリット２５の各々は屈曲している。図１１に示す例では、スリット２５の各々は、２箇所の屈曲部２６を有しているが、スリット２５の各々は１箇所または３箇所以上の屈曲部を有していてもよい。また、スリット２５の各々は、曲線状に湾曲した湾曲部（図示せず）を有していてもよい。また、スリット２５の各々は、複数の屈曲部または湾曲部が連続した蛇行形状を有していてもよい。
【００４５】
本実施形態に係る薄膜キャパシタ２０を備えた回路基板によれば、第１の実施形態に係る回路基板１と同様、薄膜キャパシタ２０を通過する高周波ノイズによるノイズ電流は各スリット２５の側面を経由して最短距離にあるビアに達することができる。従って、ビアの配置によらず、比較例に係る回路基板１Ｘ（図４参照）と比較して、高周波ノイズのバイパス経路の長さを短くすることが可能であり、バイパス経路のインピーダンスを低減させることが可能である。また、各スリット２５が屈曲または湾曲することで、各スリット２５が一直線状である場合と比較して、各スリットの全長を長くすることができる。これにより、バイパス経路のインピーダンスの更なる低減が可能となる。また、ビアが多数配置され、各スリット２５を一直線状に形成することが困難な場合において、屈曲または湾曲することで、各スリット２５を形成することが可能となる。
【００４６】
なお、回路基板１は開示の技術における回路基板の一例である。基体１０は開示の技術における基体の一例である。薄膜キャパシタ２０は開示の技術における積層体の一例である。第１の導電膜２１は開示の技術における第１の導電膜の一例である。第２の導電膜２２は開示の技術における第２の導電膜の一例である。誘電体膜は開示の技術における誘電体膜の一例である。スリット２５は開示の技術におけるスリットの一例である。ビア３１は開示の技術における導電部及び第１の導電部の一例である。ビア３２は開示の技術における第２の導電部の一例である。グランド端子５１は開示の技術における端子及び第１の端子の一例である。電源端子５２は開示の技術における第２の端子の一例である。半導体モジュール１００は開示の技術における半導体モジュールの一例である。半導体装置６０は開示の技術における半導体装置の一例である。
【００４７】
以上の第１乃至第４の実施形態に関し、更に以下の付記を開示する。
【００４８】
（付記１）
基体の内部に設けられ、第１の導電膜、第２の導電膜、及び前記第１の導電膜と前記第２の導電膜の間に挟まれた誘電体膜を含む積層体と、
前記第１の導電膜に接続された導電部と、
を含み、
前記第１の導電膜は、前記第１の導電膜の外縁から前記導電部との接続部の周辺に達するスリットを有する
回路基板。
【００４９】
（付記２）
前記第１の導電膜は、前記第１の導電膜の外縁の互いに異なる位置の各々から前記導電部との接続部の周辺に達する複数のスリットを有する
付記１に記載の回路基板。
【００５０】
（付記３）
前記スリットは、屈曲部または湾曲部を有する
付記１または付記２に記載の回路基板。
【００５１】
（付記４）
前記第１の導電膜の抵抗率は、前記第２の導電膜の抵抗率よりも高い
付記１から付記３のいずれか１つに記載の回路基板。
【００５２】
（付記５）
前記基体の表面に設けられた端子を更に含み、
前記第１の導電膜は、前記導電部を介して前記端子に電気的に接続されている
付記１から付記４のいずれかつに記載の回路基板。
【００５３】
（付記６）
回路基板と、前記回路基板に搭載された半導体装置とを含む半導体モジュールであって、
前記回路基板は、
基体の内部に設けられ、第１の導電膜、第２の導電膜、及び前記第１の導電膜と前記第２の導電膜の間に挟まれた誘電体膜を含む積層体と、
前記第１の導電膜に接続された第１の導電部と、
前記第２の導電膜に接続された第２の導電部と、
前記基体の表面に設けられ、前記第１の導電部を介して前記第１の導電膜に電気的に接続された第１の端子と、
前記基体の表面に設けられ、前記第２の導電部を介して前記第２の導電膜に電気的に接続された第２の端子と、
を含み、
前記第１の導電膜は、前記第１の導電膜の外縁から前記第１の導電部との接続部の周辺に達するスリットを有し、
前記半導体装置は、前記第１の端子及び前記第２の端子に接続されている
半導体モジュール。
【００５４】
（付記７）
前記第１の導電膜は、前記第１の導電膜の外縁の互いに異なる位置の各々から前記導電部との接続部の周辺に達する複数のスリットを有する
付記６に記載の半導体モジュール。
【００５５】
（付記８）
前記スリットは、屈曲部または湾曲部を有する
付記１または付記２に記載の半導体モジュール。
【００５６】
（付記９）
前記第１の導電膜の抵抗率は、前記第２の導電膜の抵抗率よりも高い
付記６から付記８のいずれか１つに記載の半導体モジュール。
【００５７】
（付記１０）
前記基体の表面に設けられた端子を更に含み、
前記第１の導電膜は、前記導電部を介して前記端子に電気的に接続されている
付記６から付記９のいずれか１つに記載の半導体モジュール。
【符号の説明】
【００５８】
１  回路基板
１０  基体
２０  薄膜キャパシタ
２１  第１の導電膜
２２  第２の導電膜
２３  誘電体膜
３１、３２、３３、３４  ビア
４１  グランド配線
４２  電源配線
５１  グランド端子
５２  電源端子
６０  半導体装置
６１  バンプ
１００  半導体モジュール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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