(57)【要約】【課題】ＴｏＦ基盤の３Ｄイメージセンサ、及びそのイメージセンサを具備した電子装置を提供する。【解決手段】外部光の影響が少なく、タップ対称が優秀であり、高速動作が可能なマルチタップ構造を含んだＴｏＦ基盤の３Ｄイメージセンサ、及びそのイメージセンサを含んだ電子装置であり、ＴｏＦ基盤の３Ｄイメージセンサは、ピクセルの中心部分に対称構造に配置された少なくとも２個の第１フォトゲートと、第１フォトゲートで生成されたオーバーフロー電荷を除去し、ピクセルの外郭部分に対称構造に配置された少なくとも２個の第１ゲートと、第１フォトゲートで生成された電荷を保存して伝送する複数個のゲートを具備し、ピクセルの外郭部分に配置された少なくとも２個のゲートグループと、を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
ピクセルの中心部分に対称構造に配置された少なくとも２個の第１フォトゲートと、
前記第１フォトゲートで生成されたオーバーフロー電荷を除去し、前記ピクセルの外郭部分に対称構造に配置された少なくとも２個の第１ゲートと、
前記第１フォトゲートで生成された電荷を保存して伝送する複数個のゲートを具備し、前記ピクセルの外郭部分に配置されたゲートグループと、を含む、ことを特徴とするＴｏＦ（ｔｉｍｅ  ｏｆ  ｆｌｉｇｈｔ）基盤の三次元（３Ｄ：３−ｄｉｍｅｎｓｉｏｎａｌ）イメージセンサ。
【請求項２】
前記ピクセルは、前記第１フォトゲートを２個具備した２−タップピクセル構造、または前記第１フォトゲートを４個具備した４−タップピクセル構造を有し、
前記２−タップピクセル構造の場合、２個の前記第１フォトゲートと、２個の前記第１ゲートは、前記ピクセルの中心を通る直線に対して対称構造を有し、
前記４−タップピクセル構造の場合、４個の前記第１フォトゲートと４個の前記第１ゲートは、前記ピクセルの中心に対して対称構造を有することを特徴とする請求項１に記載の３Ｄイメージセンサ。
【請求項３】
前記第１フォトゲートとフローティングディフュージョン（ＦＤ）領域との間に、電荷保存構造が配置されたことを特徴とする請求項１に記載の３Ｄイメージセンサ。
【請求項４】
前記電荷保存構造は、ストレージダイオード構造、ストレージゲート構造、及びストレージダイオードとストレージゲートとの複合構造のいずれか１つの構造を有し、
前記複合構造は、前記ストレージゲートの下部に、前記ストレージダイオードが形成された構造を有することを特徴とする請求項３に記載の３Ｄイメージセンサ。
【請求項５】
２個の前記第１フォトゲート間の前記ピクセルの中心部分に配置された第２フォトゲートをさらに含むことを特徴とする請求項１に記載の３Ｄイメージセンサ。
【請求項６】
前記第２フォトゲートに、前記第１フォトゲートに印加される高電圧と低電圧との間の中間電圧が印加されるか、あるいは
前記第２フォトゲートの下部に、ｎ型ドーピングまたはｐ型ドーピングされ、前記第２フォトゲートに、前記低電圧または前記高電圧が印加されることを特徴とする請求項５に記載の３Ｄイメージセンサ。
【請求項７】
前記ピクセルは、前記第１フォトゲートを４個具備した４−タップピクセル構造を有し、
４個の前記第１フォトゲートは、ｘ軸とｙ軸とを介して区分される４個の四分面に分けて配置され、
前記第１ゲートは、前記第１フォトゲート外部において、２個の前記四分面の間に、一つずつ４個配置されたことを特徴とする請求項１に記載の３Ｄイメージセンサ。
【請求項８】
前記ゲートグループは、対応する前記第１フォトゲートが配置された前記四分面の外郭部分に配置され、４個の前記ゲートグループが、前記ピクセルの中心に対して対称をなし、
前記ゲートグループは、ストレージゲート、第１トランスファゲート、リセットゲート、ソースフォロワゲート及び選択ゲートを含み、
前記ストレージゲートは、対応する前記第１フォトゲートが配置された前記四分面の外郭コーナー部分に配置され、
前記第１トランスファゲートとリセットゲートは、前記コーナーのいずれか一辺に沿って配置され、
前記ソースフォロワゲートと選択ゲートは、前記コーナーの他の一辺に沿って配置され、
前記第１フォトゲートと対応する前記ストレージゲート間に、第２トランスファゲートが選択的に配置されたことを特徴とする請求項７に記載の３Ｄイメージセンサ。
【請求項９】
前記ピクセルは、前記第１フォトゲートを２個具備した２−タップピクセル構造を有し、
２個の前記第１フォトゲートは、前記ピクセルの中心を通る直線に対し、両側に分けて配置され、
前記第１ゲートは、２個の前記第１フォトゲート間に、前記直線方向に、前記ピクセルの上部と下部とに２個配置されたことを特徴とする請求項１に記載の３Ｄイメージセンサ。
【請求項１０】
前記ゲートグループは、ストレージゲート、トランスファゲート、リセットゲート、ソースフォロワゲート及び選択ゲートを含み、
前記ストレージゲート及びトランスファゲートは、対応する前記第１フォトゲートの外部に配置され、
前記リセットゲート、ソースフォロワゲート及び選択ゲートは、対応する前記第１フォトゲートに隣接して配置されるか、あるいは２個の前記ピクセル間に配置されたＦＤ領域周辺に配置され、前記ＦＤ領域に隣接する２個の前記ピクセルの前記第１フォトゲートが共有するように配置されたことを特徴とする請求項９に記載の３Ｄイメージセンサ。
【請求項１１】
２個の前記第１フォトゲート間の前記ピクセルの中心部分に配置された少なくとも１つの第２フォトゲートをさらに含むことを特徴とする請求項９に記載の３Ｄイメージセンサ。
【請求項１２】
ピクセルの中心部分に対称構造に配置された少なくとも２個のフォトゲートと、
前記フォトゲートで生成されたオーバーフロー電荷を除去し、前記フォトゲートによって取り囲まれた構造で、前記ピクセルの中心部分に対称構造に配置された第１ゲートと、
前記フォトゲートで生成された電荷を保存して伝送する複数個のゲートを具備し、前記ピクセルの外郭部分に配置されたゲートグループと、を含むことを特徴とするＴｏＦ基盤の３Ｄイメージセンサ。
【請求項１３】
前記ピクセルは、前記フォトゲートを４個具備した４−タップピクセル構造を有し、
４個の前記フォトゲートは、ｘ軸とｙ軸とを介して区分される４個の四分面に分けて配置され、
前記第１ゲートは、４個の前記フォトゲートによって取り囲まれた構造に、前記ピクセルの中心に配置され、
前記ゲートグループは、対応する前記フォトゲートが配置された四分面内に配置されるか、あるいは４個の前記ピクセルが取り囲むＦＤ領域に隣接する４個の前記ピクセルの前記フォトゲートが共有するように配置されたことを特徴とする請求項１２に記載の３Ｄイメージセンサ。
【請求項１４】
前記ピクセルは、前記フォトゲートを２個具備した２−タップピクセル構造を有し、
２個の前記フォトゲートは、前記ピクセルの中心を通る直線に対して両側に分けて配置され、
前記第１ゲートは、２個の前記フォトゲートによって取り囲まれた構造で、前記ピクセルの中心に配置され、
前記ゲートグループは、対応する前記フォトゲートに隣接して配置されるか、あるいは２個の前記ピクセル間に配置されたＦＤ領域の周辺に配置され、前記ＦＤ領域に隣接する２個の前記ピクセルの前記フォトゲートが共有するように配置されたことを特徴とする請求項１２に記載の３Ｄイメージセンサ。
【請求項１５】
ピクセルの中心部分に対称構造に配置された少なくとも２個の第１フォトゲートと、
前記第１フォトゲートで生成されたオーバーフロー電荷を排出させ、前記ピクセルの中心部分または外郭部分に、対称構造に配置された第１ゲートと、
前記第１フォトゲートで生成された電荷を保存して伝送する複数個のゲートを具備し、前記ピクセルの外郭部分に配置されたゲートグループと、を含むことを特徴とするＴｏＦ基盤の３Ｄイメージセンサ。
【請求項１６】
前記第１ゲートは、前記ピクセルの中央部分に１個配置されるか、あるいは前記ピクセルの外郭部分に少なくとも２個配置されたことを特徴とする請求項１５に記載の３Ｄイメージセンサ。
【請求項１７】
前記ピクセルは、前記第１フォトゲートを２個具備した２−タップピクセル構造を有し、
前記第１ゲートは、２個の前記第１フォトゲート間に、前記ピクセルの外郭部分に２個配置されるか、あるいは２個の前記第１フォトゲートによって取り囲まれた構造で、前記ピクセルの中心に配置され、
前記第１ゲートが前記ピクセルの外郭部分に配置された構造の場合、
２個の前記第１フォトゲート間の前記ピクセルの中心部分に配置された少なくとも１つの第２フォトゲートを選択的に含むことを特徴とする請求項１５に記載の３Ｄイメージセンサ。
【請求項１８】
前記ゲートグループは、対応する前記第１フォトゲートに隣接して配置されるか、あるいは２個の前記ピクセルの間に配置されたＦＤ領域の周辺に配置されるが、前記ＦＤ領域に接する２個の前記ピクセルの前記第１フォトゲートが共有するように配置されたことを特徴とする請求項１７に記載の３Ｄイメージセンサ。
【請求項１９】
前記ピクセルは、前記第１フォトゲートを４個具備した４−タップピクセル構造を有し、
４個の前記第１フォトゲートは、ｘ軸とｙ軸とを介して区分される４個の四分面に分けて配置され、
前記第１ゲートは、前記ピクセルの外郭部分に、２個の前記四分面間に、一つずつ４個配置されるか、あるいは４個の前記第１フォトゲートによって取り囲まれた構造で、前記ピクセルの中心に配置され、
前記第１ゲートが前記ピクセルの外郭部分に配置された構造の場合、
２個の前記第１フォトゲート間の前記ピクセルの中心部分に配置された第２フォトゲートを選択的に含むことを特徴とする請求項１５に記載の３Ｄイメージセンサ。
【請求項２０】
前記ゲートグループは、対応する前記第１フォトゲートが配置された四分面内に配置されるか、あるいは４個の前記ピクセルが取り囲むＦＤ領域に隣接する４個の前記ピクセルの前記第１フォトゲートが共有するように配置されたことを特徴とする請求項１９に記載の３Ｄイメージセンサ。
【請求項２１】
前記第１フォトゲートとＦＤ領域との間に電荷保存構造が配置され、
前記電荷保存構造は、ストレージダイオード構造、ストレージゲート構造、及びストレージダイオードとストレージゲートとの複合構造のうちいずれか１つの構造を有することを特徴とする請求項１５に記載の３Ｄイメージセンサ。
【請求項２２】
光を生成して対象体に照射する光照射部と、
前記対象体から反射された光を受光して電荷を生成する三次元（３Ｄ：３−ｄｉｍｅｎｓｉｏｎａｌ）イメージセンサ部と、
受光部から電荷をＴｏＦ（ｔｉｍｅ  ｏｆ  ｆｌｉｇｈｔ）方式で処理し、深さ映像を生成する信号処理部と、を含み、
前記３Ｄイメージセンサ部は、
ピクセルの中心部分に対称構造に配置された少なくとも２個の第１フォトゲートと、
前記第１フォトゲートで生成されたオーバーフロー電荷を排出させ、前記ピクセルの中心部分または外郭部分に、対称構造に配置された第１ゲートと、
前記第１フォトゲートで生成された電荷を保存して伝送する複数個のゲートを具備し、前記ピクセルの外郭部分に配置されたゲートグループと、を含むことを特徴とする電子装置。
【請求項２３】
前記ピクセルは、前記第１フォトゲートを２個具備した２−タップピクセル構造、または前記第１フォトゲートを４個具備した４−タップピクセル構造を有し、
前記第１ゲートは、前記ピクセルの中央部分に１個配置されるか、あるいは前記ピクセルの外郭部分に少なくとも２個配置され、
前記２−タップピクセル構造の場合、２個の前記第１フォトゲートは、前記ピクセルの中心を通る直線に対して対称構造を有し、
前記４−タップピクセル構造の場合、４個の前記第１フォトゲートは、前記ピクセルの中心に対して対称構造を有することを特徴とする請求項２２に記載の電子装置。
【請求項２４】
前記第１ゲートは、前記ピクセルの外郭部分に配置され、
２個の前記第１フォトゲート間の前記ピクセルの中心部分に配置された少なくとも１つの第２フォトゲートをさらに含むことを特徴とする請求項２２に記載の電子装置。
【請求項２５】
前記ゲートグループは、対応する前記第１フォトゲートに隣接して配置されるか、あるいは少なくとも２個の前記ピクセルが取り囲むフローティングディフュージョン（ＦＤ）領域に接する少なくとも２個の前記ピクセルの前記第１フォトゲートが共有するように配置されたことを特徴とする請求項２２に記載の電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、三次元（３Ｄ：３−ｄｉｍｅｎｓｉｏｎａｌ）イメージセンサに係り、より詳しくは、ＴｏＦ（ｔｉｍｅ  ｏｆ  ｆｌｉｇｈｔ）基盤の３Ｄイメージセンサ、及びそのイメージセンサを含んだ電子装置に関する。
【背景技術】
【０００２】
ＴｏＦ基盤の三次元（３Ｄ）イメージセンサは、ターゲット対象体（ｏｂｊｅｃｔ）または測定対象体までの距離を測定することにより、ターゲット対象体に関わる３Ｄ映像を生成する。具体的には、ＴｏＦ基盤の３Ｄイメージセンサは、光源（ｌｉｇｈｔ  ｓｏｕｒｃｅ）から放射されたパルス状の光信号が、ターゲット対象体によって反射されて戻るまでの時間を測定し、ターゲット対象体までの距離を計算し、それにより、ターゲット対象体の３Ｄイメージを生成する。光源から出力される光信号として、例えば、マイクロ波（ｍｉｃｒｏｗａｖｅ）、光波（ｌｉｇｈｔ  ｗａｖｅ）または超音波（ｕｌｔｒａｓｏｎｉｃ  ｗａｖｅ）などが使用される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２０１２−５３０９１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、外部光の影響が少なく、タップ対称が優秀であり、高速動作が可能なマルチタップ構造を含んだＴｏＦ基盤の３Ｄイメージセンサ、及びそのイメージセンサを含んだ電子装置を提供することにある。
【課題を解決するための手段】
【０００５】
前記課題を解決するための本発明の技術的思想は、ピクセルの中心部分に対称構造に配置された少なくとも２個の第１フォトゲート（ｐｈｏｔｏｇａｔｅ）と、前記第１フォトゲートで生成されたオーバーフロー電荷（ｏｖｅｒｆｌｏｗ  ｃｈａｒｇｅ）を除去し、前記ピクセルの外郭部分に対称構造に配置された少なくとも２個の第１ゲートと、前記第１フォトゲートで生成された電荷を保存して伝送する複数個のゲートを具備し、前記ピクセルの外郭部分に配置されたゲートグループと、を含む、ＴｏＦ（ｔｉｍｅ  ｏｆ  ｆｌｉｇｈｔ）基盤の三次元（３Ｄ：３−ｄｉｍｅｎｓｉｏｎａｌ）イメージセンサを提供する。
【０００６】
また、本発明の技術的思想は、前記課題を解決するために、ピクセルの中心部分に対称構造に配置された少なくとも２個のフォトゲートと、前記フォトゲートで生成されたオーバーフロー電荷を排出し、前記フォトゲートによって取り囲まれた構造で、前記ピクセルの中心部分に対称構造に配置された第１ゲートと、前記フォトゲートで生成された電荷を保存して伝送する複数個のゲートを具備し、前記ピクセルの外郭部分に配置されたゲートグループと、を含むＴｏＦ基盤の３Ｄイメージセンサを提供する。
【０００７】
さらに、本発明の技術的思想は、前記課題を解決するために、ピクセルの中心部分に対称構造に配置された少なくとも２個の第１フォトゲートと、前記第１フォトゲートで生成されたオーバーフロー電荷を排出させ、前記ピクセルの中心部分または外郭部分に、対称構造に配置された第１ゲートと、前記第１フォトゲートで生成された電荷を保存して伝送する複数個のゲートを具備し、前記ピクセルの外郭部分に配置されたゲートグループと、を含む、ＴｏＦ基盤の３Ｄイメージセンサを提供する。
【０００８】
一方、本発明の技術的思想は、前記課題を解決するために、光を生成して対象体に照射する光照射部と、前記対象体から反射された光を受光して電荷を生成する３Ｄイメージセンサ部と、受光部から電荷をＴｏＦ方式で処理し、深さ映像を生成する信号処理部と、を含み、前記３Ｄイメージセンサ部は、ピクセルの中心部分に対称構造に配置された少なくとも２個の第１フォトゲートと、前記第１フォトゲートで生成されたオーバーフロー電荷を排出させ、前記ピクセルの中心部分または外郭部分に、対称構造に配置された第１ゲートと、前記第１フォトゲートで生成された電荷を保存して伝送する複数個のゲートを具備し、前記ピクセルの外郭部分に配置されたゲートグループを含む電子装置を提供する。
【発明の効果】
【０００９】
本発明の技術的思想によるＴｏＦ基盤の３Ｄイメージセンサは、ピクセルが、マルチタップピクセル構造とオーバーフローゲートとを含むことにより、光バースト変調方式を採用し、外部光の影響を最小化させ、また復調動作時間を最小化させることができる。また、ピクセルのフォトゲート、保存用及び伝送用のゲート、及びオーバーフローゲートが対称に配置されてタップ対称が具現されることにより、サブピクセル間の均衡ある信号伝達がなされ、信号の歪曲や変形がない優秀な信号伝達特性が具現され、それにより、対象体に係わる精密な３Ｄ映像を獲得できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態によるＴｏＦ基盤の３Ｄイメージセンサの４−タップピクセルに関わる平面図である。
【図２】図１の４−タップピクセルに対応する等価回路図である。
【図３】図１のＩ−Ｉ’の部分を切断して示す断面図である。
【図４】図１の４−タップピクセルが４個隣接して配置された構造を示す平面図である。
【図５】本発明の一実施形態によるＴｏＦ基盤の３Ｄイメージセンサの４−タップピクセルに対応する等価回路図である。
【図６】図３に対応し、図５の４−タップピクセルに関わる断面図である。
【図７】図３に対応し、本発明の一実施形態によるＴｏＦ基盤の３Ｄイメージセンサの４−タップピクセルに関わる断面図である。
【図８】本発明の一実施形態によるＴｏＦ基盤の３Ｄイメージセンサの４−タップピクセルに対応する等価回路図である。
【図９】図８の４−タップピクセルに関わる断面図であり、図３に対応する。
【図１０】本発明の一実施形態によるＴｏＦ基盤の３Ｄイメージセンサの４−タップピクセルに関わる平面図である。
【図１１】図１０の４−タップピクセルが４個隣接して配置された構造を示す平面図である。
【図１２】本発明の一実施形態によるＴｏＦ基盤の３Ｄイメージセンサの４−タップピクセルに関わる平面図である。
【図１３】図１２の４−タップピクセルが４個隣接して配置された構造を示す平面図である。
【図１４】図１３の構造の一部に関わる等価回路図である。
【図１５】本発明の一実施形態によるＴｏＦ基盤の３Ｄイメージセンサの４−タップピクセルに関わる平面図である。
【図１６】図１５のＩＩ−ＩＩ’の部分を切断して示す断面図である。
【図１７】本発明の一実施形態によるＴｏＦ基盤の３Ｄイメージセンサの４−タップピクセルに関わる平面図である。
【図１８】図１７のＩＩＩ−ＩＩＩ’の部分を切断して示す断面図である。
【図１９】図１７のＩＩＩ−ＩＩＩ’の部分を切断して示す断面図である。
【図２０】本発明の一実施形態によるＴｏＦ基盤の３Ｄイメージセンサの２−タップピクセルに関わる平面図である。
【図２１】図２０の２−タップピクセルに対応する等価回路図である。
【図２２】一実施形態によるＴｏＦ基盤の３Ｄイメージセンサの２−タップピクセルに関わる平面図である。
【図２３】一実施形態によるＴｏＦ基盤の３Ｄイメージセンサの２−タップピクセルに関わる平面図である。
【図２４】一実施形態によるＴｏＦ基盤の３Ｄイメージセンサの２−タップピクセルに関わる平面図である。
【図２５】本発明の一実施形態によるＴｏＦ基盤の３Ｄイメージセンサの２−タップピクセルに関わる平面図である。
【図２６】図２５の２−タップピクセルが４個隣接して配置された構造を示す平面図である。
【図２７】図２６の構造の一部に係わる等価回路図である。
【図２８】本発明の一実施形態による３Ｄイメージセンサを具備した電子装置に関わる概略的な構成図である。
【発明を実施するための形態】
【００１１】
以下では、添付した図面を参照し、本発明の実施形態について詳細に説明する。図面上の同一構成要素については、同一参照符号を使用し、それらについての重複説明は、省略する。
【００１２】
図１は、本発明の一実施形態によるＴｏＦ（ｔｉｍｅ  ｏｆ  ｆｌｉｇｈｔ）基盤の三次元（３Ｄ：３−ｄｉｍｅｎｓｉｏｎａｌ）イメージセンサの４−タップピクセルに関わる平面図であり、図２は、図１の４−タップピクセルに対応する等価回路図であり、図３は、図１のＩ−Ｉ’の部分を切断して示す断面図であり、図４は、図１の４−タップピクセルが４個隣接して配置された構造を示す平面図である。
【００１３】
図１乃至図４を参照すれば、本実施形態のＴｏＦ基盤の３Ｄイメージセンサ（以下、「３Ｄイメージセンサ」とする）１１００において、ピクセル１００は、多重タップ（ｍｕｌｔｉ−ｔａｐ）ピクセル構造に該当する４−タップピクセル構造を有する。ピクセル１００が４−タップピクセル構造を有することにより、３Ｄイメージセンサ１１００は、対象体（ｏｂｊｅｃｔ）に対する迅速な深さセンシングまたは距離センシングが可能である。
【００１４】
本実施形態の３Ｄイメージセンサ１１００は、光照射部１２００（図２８）の光バースト変調（ｌｉｇｈｔ  ｂｕｒｓｔ  ｍｏｄｕｌａｔｉｏｎ）方式に対応し、グローバルシャッタ（ｇｌｏｂａｌ  ｓｈｕｔｔｅｒ）方式を採用し、オーバーフロー（ｏｖｅｒｆｌｏｗ）電荷を排出させて除去するためのオーバーフローゲート（ＯＧ）１８０を含む。ここで、光バースト変調方式は、光を短時間に高パワーで照射する方式であり、外部光の影響を最小化させ、また３Ｄイメージセンサの復調動作を最小化させる。グローバルシャッタ方式は、全体ピクセルを同時にリセットさせ、光信号を累積する方式であり、ロウ（ｒｏｗ）単位でピクセル動作を制御するローリングシャッタ（ｒｏｌｌｉｎｇ  ｓｈｕｔｔｅｒ）方式と反対の概念である。グローバルシャッタ方式は、光バースト変調方式と共に、外部光流入を最小化させることに寄与する。一方、光バースト変調方式の場合、光信号を読み取って出力する間、不要な外部光によってオーバーフロー電荷が発生しうる。それにより、本実施形態の３Ｄイメージセンサ１１００は、そのようなオーバーフロー電荷を排出させて除去するためのオーバーフローゲート１８０を含む。一方、本実施形態の３Ｄイメージセンサ１１００は、光バースト変調方式に限定されるものではない。例えば、本実施形態の３Ｄイメージセンサ１１００は、光バースト変調方式ではない一般的な光変調方式にも適用される。
【００１５】
本実施形態の３Ｄイメージセンサ１１００において、ピクセル１００は、４個のタップに対応するサブピクセルＴＡ、ＴＢ、ＴＣ、ＴＤを含んでもよい。サブピクセルＴＡ、ＴＢ、ＴＣ、ＴＤのそれぞれは、電荷を生成するフォトゲート１１０と、電荷を保存して伝送する保存用及び伝送用のゲート、そしてオーバーフロー電荷を除去するためのオーバーフローゲート１８０を含む。保存用及び伝送用のゲートは、例えば、タップトランスファゲート１２０、ストレージゲート１３０、トランスファゲート１４０、リセットゲート１５０、ソースフォロワゲート１６０及び選択ゲート１７０を含む。
【００１６】
ここで、ストレージゲート１３０は、電荷保存構造のうちの一つであり、トランスファゲート１４０を介して、電荷をフローティングディフュージョン（ＦＤ：ｆｌｏａｔｉｎｇ  ｄｉｆｆｕｓｉｏｎ）領域１４５に伝達する前に、電荷を一時的に保存する。電荷保存構造は、ストレージゲート１３０単独でも具現される。また、該電荷保存構造は、図７に図示するように、ストレージゲート１３０の下部に、ストレージダイオードＳＤが追加して形成された構造により具現される。このように、ピクセル１００内に、電荷保存構造が含まれることにより、正確な（ｔｒｕｅ）ＣＤＳ（ｃｏｒｒｅｌａｔｅｄ  ｄｏｕｂｌｅ  ｓａｍｐｌｉｎｇ）動作が可能になり、読み取りノイズ（ｒｅａｄ  ｎｏｉｓｅ）が最小化される。
【００１７】
以下、第１サブピクセルＴＡに含まれたゲートの参照番号には、「１」を付し、第２サブピクセルＴＢに含まれたゲートの参照番号には、「２」を付し、第３サブピクセルＴＣに含まれたゲートの参照番号には、「３」を付し、第４サブピクセルＴＤに含まれたゲートの参照番号には、「４」を付す。例えば、第１サブピクセルＴＡは、第１フォトゲート（ＰＧＡ）１１０−１、第１タップトランスファゲート（ＴＧＡ）１２０−１、第１ストレージゲート（ＳＧ１）１３０−１、第１トランスファゲート（ＴＧ１）１４０−１、第１リセットゲート（ＲＧ１）１５０−１、第１ソースフォロワゲート（ＳＦ）１６０−１、第１選択ゲート（ＳＥＬ１）１７０−１及び第１オーバーフローゲート（ＯＧ）１８０−１を含む。一方、ＰＧＡ、ＰＧＢ、ＰＧＣ、ＰＧＤと、ＴＧＡ、ＴＧＢ、ＴＧＣ、ＴＧＤにおいて、Ａ、Ｂ、Ｃ、Ｄの区別は、位相に係わるタップ区別のためのものであり、ＳＧ１及びＳＧ２、ＴＧ１及びＴＧ２、ＲＧ１及びＲＧ２、並びにＳＥＬ１及びＳＥＬ２において、１、２の区別は、共に動作する同一行（ｒｏｗ）のサブピクセルのゲートを、他行のサブピクセルのゲートと区別するためのものである。一方、ソースフォロワゲートＳＦは、外部の電圧印加によって動作せず、ＦＤ領域１４５の電圧によって動作するので、別途の区別表示がない。
【００１８】
参考として、ピクセル１００のタップ構造は、生成された電荷を、電荷保存構造で、位相別に区別して伝達するタップがいくつ配置されるかということによって決定され、代表的には、１−タップ、２−タップ及び４−タップ構造に分類される。１−タップ構造は、１つのタップを利用し、０゜、９０゜、１８０゜、２７０゜位相別にそれぞれ伝送する方式であり、２−タップ構造は、２個のタップを利用し、０゜と１８０゜との位相、及び９０゜と２７０゜との位相に対して伝送する方式であり、４−タップ構造は、４個のタップを利用し、全ての位相に対して伝送する方式である。１−タップ構造は、各位相に対応し、４回センシングが必要であり、２−タップ構造は、２回センシングが必要であり、４−タップ構造は、１回のセンシングで十分である。従って、２−タップ構造と４−タップ構造は、１−タップ構造に比べ、高速で動作できる。ここで、２−タップ構造と４−タップ構造とのピクセルについては、多重タップピクセル構造と言う。
【００１９】
一方、タップの機能は、フォトゲートまたはタップトランスファゲートによって遂行される。例えば、該フォトゲートが電荷を生成しながら、直接電荷を電荷保存構造に伝達するタップの機能を行う。そのような構造の場合は、フォトゲートの個数により、タップ構造が決定される。また、一実施形態により、フォトゲートの代わりに、フォトダイオードが配置され、該フォトダイオードで生成された電荷を、電荷保存構造に伝達するタップトランスファゲートが別途に配置される。そのような構造の場合は、該タップトランスファゲートの個数により、タップ構造が決定される。
【００２０】
しかし、ピクセルは、前述の２つのタップ構造に限られるものではなく、多様なタップ構造を有することができる。例えば、本実施形態のＴｏＦ基盤の３Ｄイメージセンサ１１００のように、ピクセル１００は、フォトゲート１１０、並びにそれに対応するタップトランスファゲート１２０をそれぞれ４個ずつ含んでもよく、そのような構造は、４−タップピクセル構造に該当する。ここで、タップトランスファゲート１２０は、グローバルシャッタ機能を支援する。また、図５の回路図から分かるように、ピクセル１００Ｉは、フォトゲート１１０及びフォトダイオード１９０、並びにそれらに対応するタップトランスファゲート１２０を含んでもよく、この構造も、４−タップピクセル構造に該当する。ここで、フォトゲート１１０とフォトダイオード１９０とが共に形成された構造については、図５及び図６の説明部分において、さらに詳細に説明する。
【００２１】
本実施形態のＴｏＦ基盤の３Ｄイメージセンサ１１００において、ピクセル１００は、サブピクセルＴＡ、ＴＢ、ＴＣ、ＴＤが、ｘｙ平面で対称をなす構造を有する。具体的に説明すれば、ｘｙ平面が、ｘ軸とｙ軸とを介して、４個の四分面に分けられるとき、図１に図示しているように、第１サブピクセルＴＡは、第２四分面に配置され、第２サブピクセルＴＢは、第１四分面に配置され、第３サブピクセルＴＣは、第３四分面に配置され、第４サブピクセルＴＤは、第４四分面に配置され、それぞれに含まれたゲートは、中心に対して対称構造を有する。
【００２２】
例えば、第１サブピクセルＴＡが０゜位相のタップに対応するとき、第４サブピクセルＴＤが１８０゜位相のタップに対応し、第１サブピクセルＴＡと第４サブピクセルＴＤとのそれぞれに含まれたゲートは、中心に対して対称をなす。具体的には、第１フォトゲート（ＰＧＡ）１１０−１と第４フォトゲート（ＰＧＤ）１１０−４は、第２四分面と第４四分面の中心に隣接して配置される。第１ストレージゲート（ＳＧ１）１３０−１と第４ストレージゲート（ＳＧ２）１３０−４は、第２四分面と第４四分面のコーナー部分に配置される。第１タップトランスファゲート（ＴＧＡ）１２０−１と第４タップトランスファゲート（ＴＧＤ）１２０−４は、それぞれ第１フォトゲート（ＰＧＡ）１１０−１と第１ストレージゲート（ＳＧ１）１３０−１との間、そして第４フォトゲート（ＰＧＤ）１１０−４と第４ストレージゲート（ＳＧ２）１３０−４との間に配置される。第１トランスファゲート（ＴＧ１）１４０−１と第１リセットゲート（ＲＧ１）１５０−１とが第２四分面の上辺にｘ方向に沿って配置され、第４トランスファゲート（ＴＧ２）１４０−４と第４リセットゲート（ＲＧ２）１５０−４とが、第４四分面の下辺にｘ方向に沿って配置される。第１選択ゲート（ＳＥＬ１）１７０−１と第１ソースフォロワゲート（ＳＦ）１６０−１とが、第２四分面の左側側辺にｙ方向に沿って配置され、第４選択ゲート（ＳＥＬ２）１７０−４と第４ソースフォロワゲート（ＳＦ）１６０−４が、第４四分面の右側側辺にｙ方向に沿って配置される。一方、第１オーバーフローゲート（ＯＧ）１８０−１は、第１四分面と第２四分面との間のフォトゲート１１０の外部に、そして第４オーバーフローゲート（ＯＧ）１８０−４は、第３四分面と第４四分面との間のフォトゲート１１０の外部に配置される。結果として、第１サブピクセルＴＡのゲートは、第４サブピクセルＴＤのゲートと、ｘｙ平面の中心に対して正確に対称をなす。また、第２サブピクセルＴＢと第３サブピクセルＴＣとのゲートも、ｘｙ平面の中心に対して互いに対称をなす。
【００２３】
図３は、第２フォトゲート１１０−２で生成された電荷が移動する経路を示しているが、第２フォトゲート１１０−２に高電圧Ｖｈｉｇｈが印加されれば、半導体基板１０１上のウェル領域１０２にフィールドＦが形成され、基板１０１の背面を介して入射された光が、フィールドＦ近くで電子・正孔対に変換されることにより、電荷が生成される。ここで、ウェル領域１０２は、例えば、ｐ−領域でもある。第２フォトゲート１１０−２で生成された電荷、例えば、電子は、第２タップトランスファゲート１２０−２を介して、第２ストレージゲート１３０−２に伝達されて臨時保存されていて、第２トランスファゲート１４０−２を介して、第２ＦＤ領域１４５−２に伝達される。一方、正孔は、図１のピクセル１００の外郭部分に配置されたグラウンドＧを介して排出される。
【００２４】
一方、本実施形態の３Ｄイメージセンサ１１００は、ピクセル部と周辺回路部とを具備し、ピクセル部内に、多数のピクセル１００が二次元アレイ構造に配置される。図４は、ピクセル１００の二次元アレイ構造の一部であり、隣接する４のピクセル１００−Ｉ、１００−ＩＩ、１００−ＩＩＩ、１００−ＩＶが配置された構造を示す。該周辺回路部は、ピクセル部周辺に配置され、ロウドライブ回路、カラム信号処理回路、イメージバッファメモリ、出力回路、制御回路などを含む。
【００２５】
本実施形態の３Ｄイメージセンサ１１００は、ピクセル１００が、４−タップピクセル構造とオーバーフローゲート１８０とを含むことにより、光バースト変調方式を採用し、外部光の影響を最小にし、また復調動作時間を最短化できる。また、本実施形態の３Ｄイメージセンサ１１００は、ピクセル１００のフォトゲート１１０、保存用及び伝送用のゲート（タップトランスファゲート１２０、ストレージゲート１３０、トランスファゲート１４０、リセットゲート１５０、ソースフォロワゲート１６０及び選択ゲート１７０）、及びオーバーフローゲート１８０が対称構造に配置され、タップ対称が具現されることにより、サブピクセル間の均衡ある信号伝達がなされ、信号の歪曲や変形がない優秀な信号伝達特性が具現され、それにより、対象体に係わる精密な３Ｄ映像を獲得できる。さらに、本実施形態の３Ｄイメージセンサ１１００は、フォトゲート１１０とトランスファゲート１４０との間で電荷保存構造を含むことにより、正確なＣＤＳ動作を可能にし、読み取りノイズを最小化できる。
【００２６】
図５は、本発明の一実施形態によるＴｏＦ基盤の３Ｄイメージセンサの４−タップピクセルに対応する等価回路図であり、図６は、図５の４−タップピクセルに関わる断面図であり、図３に対応する。図１乃至図４の説明部分において、すでに説明した内容は、簡単に説明するか、あるいは省略する。
【００２７】
図５及び図６を参照すれば、本実施形態の３Ｄイメージセンサ１１００Ｉは、ピクセル１００Ｉがフォトダイオード１９０をさらに含むという点において、図１の３Ｄイメージセンサ１１００と異なる。具体的には、本実施形態の３Ｄイメージセンサ１１００Ｉにおいて、フォトゲート１１０の下部に、フォトダイオード１９０が形成される。フォトダイオード１９０は、フォトゲート１１０下部のウェル領域１０２に、ドーピングを介して形成できる。例えば、フォトダイオード１９０は、ｎ０領域１９２とｐ０領域１９４とを含む。そのように、フォトゲート１１０下部に、フォトダイオード１９０を形成することにより、フィールドをさらに深く形成できる。従って、本実施形態の３Ｄイメージセンサ１１００Ｉは、フォトゲート１１０とフォトダイオード１９０とを介して、さらに多くの電荷を生成できる。
【００２８】
一方、図示していないが、本実施形態の３Ｄイメージセンサ１１００Ｉのピクセル１００Ｉに関わる平面図は、図１の３Ｄイメージセンサ１１００のピクセル１００に関わる平面図と実質的に同一である。言い替えれば、フォトダイオード１９０は、フォトゲート１１０の下部に形成されるので、平面図上には、示されない。付け加えて、図６において、第２フォトゲート１１０−２に対応し、１つのフォトダイオード１９０が形成されているように図示しているが、実質的には、フォトダイオード１９０は、４個のフォトゲート１１０−１、１１０−１、１１０−３、１１０−４の全てに一つ形成される。
【００２９】
図７は、本発明の一実施形態によるＴｏＦ基盤の３Ｄイメージセンサの４−タップピクセルに関わる断面図であり、図３に対応する。図１乃至図６の説明部分において、すでに説明した内容は、簡単に説明するか、あるいは省略する。
【００３０】
図７を参照すれば、本実施形態の３Ｄイメージセンサ１１００ＩＩは、ピクセル１００ＩＩが、ストレージダイオードＳＤをさらに含むという点で、図１の３Ｄイメージセンサ１１００と異なる。具体的には、本実施形態の３Ｄイメージセンサ１１００ＩＩにおいて、第２ストレージゲート１３０−２下部のウェル領域１０２に、ストレージダイオードＳＤが形成される。ストレージダイオードＳＤは、上部にｎ０領域ＳＤｎを含み、下部にｐ０領域ＳＤｐを含んでもよい。
【００３１】
図１の３Ｄイメージセンサ１１００としては、ストレージゲート１３０だけが電荷保存機能を行ったが、本実施形態の３Ｄイメージセンサ１１００ＩＩは、ストレージゲート１３０とストレージダイオードＳＤとが、共に電荷保存機能を行う。それにより、本実施形態の３Ｄイメージセンサ１１００ＩＩとしては、電荷保存機能が強化される。一方、一実施形態により、ストレージゲート１３０が省略され、ストレージダイオードＳＤだけが形成されもする。そのような構造の場合、ストレージダイオードＳＤが、単独で電荷保存機能を行う。
【００３２】
図８は、本発明の一実施形態によるＴｏＦ基盤の３Ｄイメージセンサの４−タップピクセルに対応する等価回路図であり、図９は、図８の４−タップピクセルに関わる断面図であり、図３に対応する。図１乃至図７の説明部分において、すでに説明した内容は、簡単に説明するか、あるいは省略する。
【００３３】
図８及び図９を参照すれば、本実施形態の３Ｄイメージセンサ１１００ＩＩＩは、ピクセル１００ＩＩＩが、タップトランスファゲートを含まないという点において、図７の３Ｄイメージセンサ１１００ＩＩと異なる。具体的には、本実施形態の３Ｄイメージセンサ１１００ＩＩＩとしては、図７の３Ｄイメージセンサ１１００ＩＩのように、第２ストレージゲート１３０−２下部のウェル領域１０２に、ストレージダイオードＳＤが形成される。また、第２フォトゲート１１０−２と第２ストレージゲート１３０−２との間に、タップトランスファゲートが存在しない。それは、ストレージダイオードＳＤが、ストレージゲート１３０下部に形成された構造の場合、ストレージゲート１３０が、タップトランスファゲートの機能、例えば、グローバルシャッタを支援する機能を行うことができるからである。
【００３４】
図１乃至図９の３Ｄイメージセンサ１１００、１１００Ｉ、１１００ＩＩ、１１００ＩＩＩ全体を考慮し、電荷保存構造とタップトランスファゲートとについて整理すれば、電荷保存構造は、
ｉ）ストレージゲート１３０だけ存在する構造、
ｉｉ）ストレージダイオードＳＤだけ存在する構造、及び
ｉｉｉ）ストレージゲート１３０とストレージダイオードＳＤとが共に存在する複合構造、
のうちいずれか１つの構造を有する。また、タップトランスファゲートは、ストレージゲート１３０とストレージダイオードＳＤとが共に存在する複合構造において、選択的に含まれる。すなわち、該複合構造においては、ストレージゲート１３０が、タップトランスファゲートの機能を行うことができるので、タップトランスファゲートが省略されてもよい。しかし、ストレージゲート１３０だけ存在するか、あるいはストレージダイオードＳＤだけが存在する場合は、タップトランスファゲートは、省略されずに存在する。
【００３５】
一方、図７及び図９の３Ｄイメージセンサ１１００ＩＩ、１１００ＩＩＩにおいて、ピクセル１００ＩＩ、１００ＩＩＩに第２フォトゲート１１０−２だけを図示しているが、ピクセル１００ＩＩ、１００ＩＩＩの構造は、それに限定されるものではない。例えば、図７及び図９の３Ｄイメージセンサ１１００ＩＩ、１１００ＩＩＩにおいて、ピクセル１００ＩＩ、１００ＩＩＩは、フォトゲート１１０の下部に形成されたフォトダイオードを含んでもよい。
【００３６】
図１０は、本発明の一実施形態によるＴｏＦ基盤の３Ｄイメージセンサの４−タップピクセルに関わる平面図であり、図１１は、図１０の４−タップピクセルが４個隣接して配置された構造を示す平面図である。図１乃至図９の説明部分において、すでに説明した内容は、簡単に説明するか、あるいは省略する。
【００３７】
図１０及び図１１を参照すれば、本実施形態の３Ｄイメージセンサ１１００ａは、ピクセル１００ａに、オーバーフローゲート１８０ｃが、ｘｙ平面の中心部分に配置されるという点で、図１の３Ｄイメージセンサ１１００と異なる。例えば、本実施形態の３Ｄイメージセンサ１１００ａにおいて、４個のタップに対応するサブピクセルＴＡ、ＴＢ、ＴＣ、ＴＤは、ｘｙ平面の４個の四分面上にも配置される。また、サブピクセルＴＡ、ＴＢ、ＴＣ、ＴＤそれぞれに含まれたフォトゲート１１０と、保存用及び伝送用のゲート（タップトランスファゲート１２０、ストレージゲート１３０、トランスファゲート１４０、リセットゲート１５０、ソースフォロワゲート１６０及び選択ゲート１７０）は、ｘｙ平面の中心に対して対称に配置される。
【００３８】
一方、本実施形態の３Ｄイメージセンサ１１００ａにおいて、オーバーフローゲート１８０ｃは、ピクセル１００ａの中心、すなわち、ｘｙ平面の中心に配置される。それにより、オーバーフローゲート１８０ｃは、４個のフォトゲート１１０−１、１１０−２、１１０−３、１１０−４によって取り囲まれた構造に配置される。図１０において、オーバーフローゲート１８０ｃが、点線によって４個の部分に区分されている。しかし、それは、オーバーフローゲート１８０ｃが対称的に４個配置されるという意味ではなく、１つのオーバーフローゲート１８０ｃが、中心に対して対称構造を有することを表示したものでもある。実際、オーバーフローゲート１８０ｃは、ｘｙ平面の中心に一つ形成され、中心に対して対称になるように、ゲート電極の構造が基板上に形成される。例えば、オーバーフローゲート１８０ｃは、図１０に図示しているように、中心部分が中空の同軸（ｃｏａｘｉａｌ）環状を有する。
【００３９】
一方、図１１は、本実施形態の３Ｄイメージセンサ１１００ａにおいて、ピクセル１００ａの二次元アレイ構造の一部であり、隣接する４のピクセル１００ａ−Ｉ、１００ａ−ＩＩ、１００ａ−ＩＩＩ、１００ａ−ＩＶが配置された構造を示す。
【００４０】
図１２は、本発明の一実施形態によるＴｏＦ基盤の３Ｄイメージセンサの４−タップピクセルに関わる平面図であり、図１３は、図１２の４−タップピクセルが４個隣接して配置された構造を示す平面図であり、図１４は、図１３の構造の一部に関わる等価回路図である。図１乃至図１１の説明部分において、すでに説明した内容は、簡単に説明するか、あるいは省略する。
【００４１】
図１２乃至図１４を参照すれば、本実施形態の３Ｄイメージセンサ１１００ｂは、ピクセル１００ｂが４個のサブピクセルＴＡ、ＴＢ、ＴＣ、ＴＤを含むが、保存用及び伝送用のゲートにおいて、リセットゲート１５０−ｓ、ソースフォロワゲート１６０−ｓ及び選択ゲート１７０−ｓは、４個のピクセル１１０ｂ−Ｉ、１００ｂ−ＩＩ、１００ｂ−ＩＩＩ、１００ｂ−ＩＶの当該サブピクセルによって共有される構造に配置される。さらに具体的に説明すれば、本実施形態の３Ｄイメージセンサ１１００ｂにおいて、ピクセル１００ｂのサブピクセルＴＡ、ＴＢ、ＴＣ、ＴＤ、並びにそれに対応するフォトゲート１１０−１、１１０−２、１１０−３、１１０−４、ストレージゲート１３０−１、１３０−２、１３０−３、１３０−４及びトランスファゲート１４０−１、１４０−２、１４０−３、１４０−４は、ｘｙ平面の４個の四分面に対称構造に配置される。ここで、タップトランスファゲートを省略して図示しているが、図７乃至図９の説明部分で説明したように、タップトランスファゲートは、ピクセル１００ｂに含まれても含まれなくともよい。
【００４２】
また、オーバーフローゲート１８０ｃは、図１０の３Ｄイメージセンサ１１００ａでのように、ｘｙ平面中心に、フォトゲート１１０−１、１１０−２、１１０−３、１１０−４に取り囲まれた構造に配置される。しかし、オーバーフローゲートは、それに限定されるものではなく、図１の３Ｄイメージセンサ１１００でのように、２個の四分面間のフォトゲート１１０−１、１１０−２、１１０−３、１１０−４外部に対称的に配置されもする。
【００４３】
リセットゲート１５０−ｓは、ｘ方向に、ピクセル１００ｂの両側面の外郭部分に配置される。また、ソースフォロワゲート１６０−ｓと選択ゲート１７０−ｓは、ｙ方向に、ピクセル１００ｂの上部と下部との外郭部分に配置される。一方、ｙ方向に、リセットゲート１５０−ｓの下部に、ダミー（ｄｕｍｍｙ）ゲート１５２が配置されるが、一実施形態により、ダミーゲート１５２は、省略されてもよい。
【００４４】
リセットゲート１５０−ｓ、ソースフォロワゲート１６０−ｓ及び選択ゲート１７０−ｓは、サブピクセルＴＡ、ＴＢ、ＴＣ、ＴＤそれぞれに対応して一つずつ配置されるものではなく、４個のピクセルの当該サブピクセルによって共有されるように配置される。また、ＦＤ領域１４５ｓも、４個のピクセルの当該サブピクセルによって共有されるように配置される。具体的には、図１３及び図１４を介してわかるように、中心のＦＤ領域１４５ｓは、４個のピクセル１００ｂ−Ｉ、１００ｂ−ＩＩ、１００ｂ−ＩＩＩ、１００ｂ−ＩＶのサブピクセルＴＤ、ＴＣ、ＴＢ、ＴＡによって共有される。また、ＦＤ領域１４５ｓを共有するサブピクセルＴＤ、ＴＣ、ＴＢ、ＴＡは、同一位相、例えば、１８０゜位相のタップに対応する。
【００４５】
一方、ＦＤ領域１４５ｓの上側に配置されたリセットゲート１５０−ｓが、ＦＤ領域１４５ｓと連結され、サブピクセルＴＤ、ＴＣ、ＴＢ、ＴＡによって共有され、ＦＤ領域１４５ｓの左側に配置されたソースフォロワゲート１６０−ｓと選択ゲート１７０−ｓとが、サブピクセルＴＤ、ＴＣ、ＴＢ、ＴＡによって共有される。一実施形態により、サブピクセルＴＤ、ＴＣ、ＴＢ、ＴＡによって共有されるリセットゲート１５０−ｓ、ソースフォロワゲート１６０−ｓ及び選択ゲート１７０−ｓの位置は、変わることができる。例えば、ＦＤ領域１４５ｓを基準に、下側と右側とに配置されたリセットゲート１５０−ｓ、ソースフォロワゲート１６０−ｓ及び選択ゲート１７０−ｓが、サブピクセルＴＤ、ＴＣ、ＴＢ、ＴＡによって共有される。
【００４６】
図１５は、本発明の一実施形態によるＴｏＦ基盤の３Ｄイメージセンサの４−タップピクセルに関わる平面図であり、図１６は、図１５のＩＩ−ＩＩ’の部分を切断して示す断面図である。図１乃至図１４の説明部分において、すでに説明した内容は、簡単に説明するか、あるいは省略する。
【００４７】
図１５及び図１６を参照すれば、本実施形態の３Ｄイメージセンサ１１００ｃは、ピクセル１００ｃが中央部分に配置されたミドルフォトゲート（ＰＧＭ）１１５ｍをさらに含むという点において、図１の３Ｄイメージセンサ１１００と異なる。具体的には、本実施形態の３Ｄイメージセンサ１１００ｃにおいて、ピクセル１００ｃ内において、フォトゲート１１０、保存用及び伝送用のゲート（タップトランスファゲート１２０、ストレージゲート１３０、トランスファゲート１４０、リセットゲート１５０、ソースフォロワゲート１６０及び選択ゲート１７０）、及びオーバーフローゲート１８０は、図１の３Ｄイメージセンサ１１００と類似した構造に配置される。しかし、図１の３Ｄイメージセンサ１１００とは異なり、ピクセル１００ｃの中央部分に、ミドルフォトゲート１１５ｍが、４個のフォトゲート１１０−１、１１０−２、１１０−３、１１０−４によって取り囲まれるように配置される。
【００４８】
ミドルフォトゲート１１５ｍとしては、フォトゲート１１０に印加される高電圧と低電圧との間の中間レベルの電圧が印加される。例えば、フォトゲート１１０に印加される高電圧が１Ｖであり、低電圧が０Ｖである場合、ミドルフォトゲート１１５ｍには、０．５Ｖが印加される。ここで、フォトゲート１１０に印加される高電圧及び低電圧、並びにミドルフォトゲート１１５ｍに印加される中間レベルの電圧は、前記数値に限定されるものではないことは言うまでもない。
【００４９】
図１６は、ミドルフォトゲート１１５ｍの配置による効果を示しているが、第１フォトゲート１１０−１に高電圧Ｖｈｉｇｈを印加し、第４フォトゲート１１０−４に低電圧Ｖｌｏｗを印加し、ミドルフォトゲート１１５ｍに、中間レベルの電圧Ｖｍｉｄが印加された場合、図示しているように、エネルギー準位が形成され、それにより、電荷、例えば、電子の移動が速くなり、信号特性が改善される。
【００５０】
図１７は、本発明の一実施形態によるＴｏＦ基盤の３Ｄイメージセンサの４−タップピクセルに関わる平面図であり、図１８及び図１９は、図１７のＩＩＩ−ＩＩＩ’の部分を切断して示す断面図である。図１乃至図１６の説明部分において、すでに説明した内容は、簡単に説明するか、あるいは省略する。
【００５１】
図１７乃至図１９を参照すれば、本実施形態の３Ｄイメージセンサ１１００ｄまたは１１００ｅは、ピクセル１００ｄまたは１００ｅが中央部分に配置されたローフォトゲート（ＰＧＬ）１１５ｌまたはハイフォトゲート（ＰＧＨ）１１５ｈをさらに含むという点において、図１の３Ｄイメージセンサ１１００と異なる。具体的には、本実施形態の３Ｄイメージセンサ１１００ｄまたは１１００ｅにおいて、ピクセル１００ｄ内または１００ｅ内において、フォトゲート１１０、保存用及び伝送用のゲート（タップトランスファゲート１２０、ストレージゲート１３０、トランスファゲート１４０、リセットゲート１５０、ソースフォロワゲート１６０及び選択ゲート１７０）、及びオーバーフローゲート１８０は、図１の３Ｄイメージセンサ１１００と類似した構造に配置される。しかし、図１の３Ｄイメージセンサ１１００とは異なり、ピクセル１００ｄまたは１００ｅの中央部分に、ローフォトゲート１１５ｌまたはハイフォトゲート１１５ｈが、４個のフォトゲート１１０−１、１１０−２、１１０−３、１１０−４によって取り囲まれるように配置される。
【００５２】
ローフォトゲート１１５ｌには、フォトゲート１１０に印加される高電圧と低電圧とのうち低電圧が印加される。例えば、フォトゲート１１０に印加される高電圧が１Ｖであり、低電圧が０Ｖである場合、ローフォトゲート１１５ｌには、０Ｖが印加される。ここで、フォトゲート１１０に印加される高電圧及び低電圧、並びにローフォトゲート１１５ｌに印加される低電圧は、前記数値に限定されるものではないことは言うまでもない。
【００５３】
図１８に図示しているように、ローフォトゲート１１５ｌの下部には、ｎ型ドーピング領域（ｎ−ｔｙｐｅ）が形成される。ＮＭＯＳを基準に、そのようにｎ型ドーピング領域（ｎ−ｔｙｐｅ）が形成されれば、点線のようなエネルギー準位が形成され、閾値電圧Ｖｔｈが低くなる。それにより、ローフォトゲート１１５ｌに、低電圧Ｖｌｏｗ、例えば、０Ｖが印加されても、先ほどの、図１５の３Ｄイメージセンサ１１００ｃのミドルフォトゲート１１５ｍによる効果と類似して信号特性が改善される。
【００５４】
ハイフォトゲート１１５ｈには、フォトゲート１１０に印加される高電圧と低電圧とのうち高電圧が印加される。例えば、フォトゲート１１０に印加される高電圧が１Ｖであり、低電圧が０Ｖである場合、ハイフォトゲート１１５ｈには、１Ｖが印加される。ここで、フォトゲート１１０に印加される高電圧及び低電圧、並びにハイフォトゲート１１５ｈに印加される高電圧は、前記数値に限定されるものではない。
【００５５】
図１９に図示しているように、ハイフォトゲート１１５ｈの下部に、ｐ型ドーピング領域（ｎ−ｔｙｐｅ）が形成される。ＮＭＯＳを基準に、そのようにｐ型ドーピング領域（ｐ−ｔｙｐｅ）が形成されれば、点線のようなエネルギー準位が形成され、閾値電圧Ｖｔｈが高くなる。それにより、ハイフォトゲート１１５ｈに、高電圧Ｖｌｏｗ、例えば、１Ｖが印加されれば、先ほどの、図１５の３Ｄイメージセンサ１１００ｃのミドルフォトゲート１１５ｍによる効果と類似して、信号特性が改善される。
【００５６】
図２０は、本発明の一実施形態によるＴｏＦ基盤の３Ｄイメージセンサの２−タップピクセルに関わる平面図であり、図２１は、図２０の２−タップピクセルに対応する等価回路図である。図１乃至図１９の説明部分において、すでに説明した内容は、簡単に説明するか、あるいは省略する。
【００５７】
図２０及び図２１を参照すれば、本実施形態のＴｏＦ基盤の３Ｄイメージセンサ１１００ｆは、ピクセル１００ｆが多重タップピクセル構造に該当する２−タップピクセル構造を有する。ピクセル１００ｆが２−タップピクセル構造を有することにより、３Ｄイメージセンサ１１００ｆは、対象体に係わる比較的迅速なデプスセンシングを行うことができる。また、本実施形態の３Ｄイメージセンサ１１００ｆは、光照射部１２００（図２８）の光バースト変調方式に対応し、グローバルシャッタ方式を採用し、オーバーフロー電荷を排出させて除去するためのオーバーフローゲート（ＯＧ）１８０を含んでもよい。一方、本実施形態の３Ｄイメージセンサ１１００ｆは、光バースト変調方式に限定されるものではなく、一般的な光変調方式にも適用される。
【００５８】
本実施形態の３Ｄイメージセンサ１１００ｆにおいて、ピクセル１００ｆは、２個のタップに対応するサブピクセルＴＡ、ＴＢを含む。サブピクセルＴＡ、ＴＢそれぞれは、電荷を生成するフォトゲート１１０、保存用及び伝送用のゲート、及びオーバーフローゲート１８０を含む。保存用及び伝送用のゲートは、例えば、ストレージゲート１３０、トランスファゲート１４０、リセットゲート１５０、ソースフォロワゲート１６０及び選択ゲート１７０を含む。
【００５９】
ストレージゲート１３０は、図１の３Ｄイメージセンサ１１００について説明した通りである。また、図７乃至図９の説明部分で説明したように、電荷保存構造は、ストレージゲート１３０に限られるものではなく、ストレージダイオードＳＤ構造、またはストレージゲート１３０とストレージダイオードＳＤとが複合された構造などにより形成される。一方、ストレージゲート１３０とストレージダイオードＳＤとが複合された構造に形成された場合、タップトランスファゲートは、省略されてもよい。図２０及び図２１において、タップトレンストゲートが省略された構造を図示しているが、ストレージゲート１３０下部に、ストレージダイオードＳＤが形成されたものであると予測できる。
【００６０】
以下において、第１サブピクセルＴＡに含まれたゲートの参照番号には、「１」を付し、第２サブピクセルＴＢに含まれたゲートの参照番号には、「２」を付す。例えば、第１サブピクセルＴＡは、第１フォトゲート１１０−１、第１ストレージゲート１３０−１、第１トランスファゲート１４０−１、第１リセットゲート１５０−１、第１ソースフォロワゲート１６０−１、第１選択ゲート１７０−１及び第１オーバーフローゲート１８０−１を含む。
【００６１】
本実施形態のＴｏＦ基盤の３Ｄイメージセンサ１１００ｆにおいて、ピクセル１００ｆは、サブピクセルＴＡ、ＴＢが、ｘｙ平面で対称をなす構造を有する。具体的に説明すれば、ｘｙ平面がｙ軸を介して、２個の領域に分けられるとき、図２０に図示しているように、第１サブピクセルＴＡは、左側領域に配置され、第２サブピクセルＴＢは、右側領域に配置され、ｙ軸に対して対称構造を有する。
【００６２】
例えば、第１サブピクセルＴＡが、０゜位相と９０゜位相とのタップに対応するとき、第２サブピクセルＴＢは、１８０゜位相と２７０゜位相とのタップに対応し、第１サブピクセルＴＡと第２サブピクセルＴＢとのそれぞれに含まれたゲートは、ｘｙ平面のｙ軸に対して対称をなす。具体的には、第１フォトゲート１１０−１と第２フォトゲート１１０−２は、左側領域と右側領域とに、ｙ軸に隣接して配置される。第１ストレージゲート１３０−１と第２ストレージゲート１３０−２は、左側領域と右側領域との外郭において、第１フォトゲート１１０−１と第２フォトゲート１１０−２とに隣接して配置される。第１トランスファゲート１４０−１と第１リセットゲート１５０−１とが左側領域の上部に、ｘ方向に沿って配置され、第２トランスファゲート１４０−２と第２リセットゲート１５０−２とが、右側領域の上部に、ｘ方向に沿って配置される。第１選択ゲート１７０−１と第１ソースフォロワゲート１６０−１とが左側領域の下部に、ｘ方向に沿って配置され、第２選択ゲート１７０−２と第２ソースフォロワゲート１６０−２とが、右側領域の下部に、ｘ方向に沿って配置される。一方、第１オーバーフローゲート１８０−１は、左側領域と右側領域との間のフォトゲート１１０外部上部に配置され、第２オーバーフローゲート１８０−２は、左側領域と右側領域との間のフォトゲート１１０外部下部に配置される。結果として、第１サブピクセルＴＡのゲートは、第２サブピクセルＴＢのゲートと、ｘｙ平面のｙ軸に対して正確に対称をなす。
【００６３】
本実施形態の３Ｄイメージセンサ１１００ｆは、ピクセル１００ｆが、２−タップピクセル構造とオーバーフローゲート１８０とを含むことにより、光バースト変調方式を採用して外部光の影響を最小にし、また復調動作時間を最短化させる。また、本実施形態の３Ｄイメージセンサ１１００ｆは、ピクセル１００ｆのフォトゲート１１０、保存用及び伝送用のゲート（ストレージゲート１３０、トランスファゲート１４０、リセットゲート１５０、ソースフォロワゲート１６０及び選択ゲート１７０）、及びオーバーフローゲート１８０が対称構造に形成され、タップ対称が具現されることにより、信号の歪曲や変形がない優秀な信号伝達特性が具現される。さらに、本実施形態の３Ｄイメージセンサ１１００ｆは、フォトゲート１１０とトランスファゲート１４０との間に電荷保存構造を含むことにより、読み取りノイズを最小化させる。
【００６４】
図２２乃至図２４は、一実施形態によるＴｏＦ基盤の３Ｄイメージセンサの２−タップピクセルに関わる平面図である。図１乃至図２１の説明部分において、すでに説明した内容は、簡単に説明するか、あるいは省略する。
【００６５】
図２２を参照すれば、本実施形態の３Ｄイメージセンサ１１００ｇは、ピクセル１００ｇに、オーバーフローゲート１８０ｃが、ｘｙ平面の中心部分に配置されるという点で、図２０の３Ｄイメージセンサ１１００ｆと異なる。例えば、本実施形態の３Ｄイメージセンサ１１００ｇにおいて、２個のタップに対応するサブピクセルＴＡ、ＴＢは、ｙ軸によって区分されるｘｙ平面の２個の領域上にも配置される。また、サブピクセルＴＡ、ＴＢそれぞれに含まれたフォトゲート１１０と、保存用及び伝送用のゲート（ストレージゲート１３０、トランスファゲート１４０、リセットゲート１５０、ソースフォロワゲート１６０及び選択ゲート１７０）は、ｘｙ平面のｙ軸に対して対称構造に配置される。
【００６６】
一方、本実施形態の３Ｄイメージセンサ１１００ｇにおいて、オーバーフローゲート１８０ｃは、ピクセル１００ｆの中心、すなわち、ｘｙ平面の中心に配置される。それにより、オーバーフローゲート１８０ｃは、２個のフォトゲート１１０−１、１１０−２によって取り囲まれた構造に配置される。図２２において、オーバーフローゲート１８０ｃが、点線によって２個の部分に区分されている。しかし、それは、オーバーフローゲート１８０ｃが、対称的に２個配置されるという意味ではなく、１つのオーバーフローゲート１８０ｃが、ｙ軸に対して対称構造を有することを表示したものでもある。実際、オーバーフローゲート１８０ｃは、ｘｙ平面の中心部分に一つが形成され、ｙ軸に対して対称になるように、ゲート電極の構造が、基板上に形成される。
【００６７】
図２３を参照すれば、本実施形態の３Ｄイメージセンサ１１００ｈは、ピクセル１００ｈが中央部分に配置されたミドルフォトゲート１１５ｍをさらに含むという点において、図２０の３Ｄイメージセンサ１１００ｆと異なる。具体的には、本実施形態の３Ｄイメージセンサ１１００ｈにおいて、ピクセル１００ｈ内において、フォトゲート１１０、保存用及び伝送用のゲート（ストレージゲート１３０、トランスファゲート１４０、リセットゲート１５０、ソースフォロワゲート１６０及び選択ゲート１７０）、及びオーバーフローゲート１８０は、図２０の３Ｄイメージセンサ１１００ｆと類似した構造に配置される。しかし、図２０の３Ｄイメージセンサ１１００ｆとは異なり、ピクセル１００ｈの中央部分に、ミドルフォトゲート１１５ｍが、２個のフォトゲート１１０−１、１１０−２間に配置される。
【００６８】
ミドルフォトゲート１１５ｍには、フォトゲート１１０に印加される高電圧と低電圧との間の中間レベルの電圧が印加される。そのようなミドルフォトゲート１１５ｍによる効果は、図１５の３Ｄイメージセンサ１１００ｃで説明した通りである。一方、図示していないが、ミドルフォトゲート１１５ｍの代わりに、ローフォトゲートまたはハイフォトゲートが配置される。ローフォトゲートの場合は、下部にｎ型ドーピング領域が形成され、低電圧が印加される。ハイフォトゲートの場合は、下部にｐ型ドーピング領域が形成され、高電圧が印加される。ローフォトゲートとハイフォトゲートとによる効果は、図１７のイメージセンサ１１００ｄまたは１１００ｅで説明した通りである。
【００６９】
図２４を参照すれば、本実施形態の３Ｄイメージセンサ１１００ｉは、ピクセル１００ｉが２個のミドルフォトゲート１１５ｍ−１、１１５ｍ−２を含み、フォトゲート１１０が、三角形構造を有するという点において、図２３の３Ｄイメージセンサ１１００ｈと異なる。具体的には、本実施形態の３Ｄイメージセンサ１１００ｉにおいて、２個のフォトゲート１１０−１、１１０−２と、２個のミドルフォトゲート１１５ｍ−１、１１５ｍ−２は、三角形構造を有し、ｘｙ平面の中心に対して対称構造を有する。一方、保存用及び伝送用のゲート（ストレージゲート１３０、トランスファゲート１４０、リセットゲート１５０、ソースフォロワゲート１６０及び選択ゲート１７０）と、オーバーフローゲート１８０は、ｙ軸に対して対称構造を有する。一方、オーバーフローゲート１８０は、第１ミドルフォトゲート１１５ｍ−１の外部上部側と、第２ミドフォトゲート１１５ｍ−２の外部下部側とに一つずつ配置される。
【００７０】
本実施形態の３Ｄイメージセンサ１１００ｉは、中央部分に配置されたミドルフォトゲート１１５ｍとフォトゲート１１０とを中心に対して対称になるように配置することにより、信号特性をさらに均一にできる。一方、ミドルフォトゲート１１５ｍによる効果は、図１５の３Ｄイメージセンサ１１００ｃで説明した通りである。また、ミドルフォトゲート１１５ｍは、ローフォトゲートやハイフォトゲートによっても代替され、ローフォトゲートやハイフォトゲートによる効果は、図１７のイメージセンサ１１００ｄまたは１１００ｅで説明した通りである。
【００７１】
図２５は、本発明の一実施形態によるＴｏＦ基盤の３Ｄイメージセンサの２−タップピクセルに関わる平面図であり、図２６は、図２５の２−タップピクセルが４個隣接して配置された構造を示す平面図であり、図２７は、図２６の構造の一部に係わる等価回路図である。図１乃至図２４の説明部分において、すでに説明した内容は、簡単に説明するか、あるいは省略する。
【００７２】
図２５乃至図２７を参照すれば、本実施形態の３Ｄイメージセンサ１１００ｊは、ピクセル１００ｊが２個のサブピクセルＴＡ、ＴＢを含むが、保存用及び伝送用のゲートにおいて、リセットゲート１５０−ｓ、ソースフォロワゲート１６０−ｓ及び選択ゲート１７０−ｓは、２個のピクセル１１０ｂ−Ｉ、１００ｂ−ＩＩの当該サブピクセルによって共有される構造に配置される。さらに具体的に説明すれば、本実施形態の３Ｄイメージセンサ１１００ｊにおいて、ピクセル１００ｊのサブピクセルＴＡ、ＴＢ、並びにそれに対応するフォトゲート１１０−１、１１０−２、ストレージゲート１３０−１、１３０−２及びトランスファゲート１４０−１、１４０−２は、ｙ軸に対称構造に、ｘｙ平面に配置される。
【００７３】
また、本実施形態の３Ｄイメージセンサ１１００ｊは、図２４の３Ｄイメージセンサ１１００ｉと類似して、２個のミドルフォトゲート１１５ｍ−１、１１５ｍ−２を含み、フォトゲート１１０−１、１１０−２と、ミドルフォトゲート１１５ｍ−１、１１５ｍ−２とが中心に対して対称構造を有する。ここで、タップトランスファゲートを省略して図示しているが、前述のように、該タップトランスファゲートは、ピクセル１００ｊに含まれても含まれなくともよい。また、オーバーフローゲート１８０は、図２４の３Ｄイメージセンサ１１００ｉでのように、第１ミドルフォトゲート１１５ｍ−１の外部上部側と、第２ミドフォトゲート１１５ｍ−２の外部下部側に一つずつ配置される。しかし、オーバーフローゲート１８０は、それに限定されるものではなく、図１０の３Ｄイメージセンサ１１００ａでのピクセル１００ａ構造と類似して、中心部分に、フォトゲート１１０−１、１１０−２とミドルフォトゲート１１５ｍ−１、１１５ｍ−２とによって取り囲まれた構造にも配置される。一方、フォトゲート１１０及び／またはミドルフォトゲート１１５ｍは、図２０、図２２及び図２３のような構造にも配置される。
【００７４】
ＦＤ領域１４５ｓは、トランスファゲート１４０−２の右側部分に配置され、リセットゲート１５０−ｓは、ｙ方向に、ＦＤ領域１４５ｓ下部側に配置される。また、ソースフォロワゲート１６０−ｓと選択ゲート１７０−ｓは、ｙ方向に、リセットゲート１５０−ｓ下部側に、ｘ方向に沿って配置される。図２５には図示していないが、図２６により分かるように、トランスファゲート１４０−１の左側部分にも、ＦＤ領域１４５ｓ、リセットゲート１５０−ｓ、ソースフォロワゲート１６０−ｓ及び選択ゲート１７０−ｓが配置される。
【００７５】
リセットゲート１５０−ｓ、ソースフォロワゲート１６０−ｓ及び選択ゲート１７０−ｓは、サブピクセルＴＡ、ＴＢそれぞれに対応して一つずつ配置されるものではなく、２個のピクセルの当該サブピクセルによって共有されるように配置される。また、ＦＤ領域１４５ｓも、２個のピクセルの当該サブピクセルによって共有されるように配置される。具体的には、図２６及び図２７により分かるように、中心のＦＤ領域１４５ｓは、２個のピクセル１００ｊ−Ｉ、１００ｊ−ＩＩのサブピクセルＴＢ、ＴＡによって共有される。また、ＦＤ領域１４５ｓを共有するサブピクセルＴＢ、ＴＡは、同一位相のタップに対応する。
【００７６】
一方、ＦＤ領域１４５ｓの下側に配置されたリセットゲート１５０−ｓが、ＦＤ領域１４５ｓと連結され、サブピクセルＴＢ、ＴＡによって共有され、リセットゲート１５０−ｓの下側に配置されたソースフォロワゲート１６０−ｓと選択ゲート１７０−ｓとが、サブピクセルＴＢ、ＴＡによって共有される。一実施形態により、サブピクセルＴＢ、ＴＡによって共有されるリセットゲート１５０−ｓ、ソースフォロワゲート１６０−ｓ及び選択ゲート１７０−ｓの位置は、変わることができる。例えば、ＦＤ領域１４５ｓを基準に、上方に、リセットゲート１５０−ｓ、ソースフォロワゲート１６０−ｓ及び選択ゲート１７０−ｓが配置され、サブピクセルＴＢ、ＴＡによって共有される。
【００７７】
図２８は、本発明の一実施形態による３Ｄイメージセンサを具備した電子装置に関わる概略的な構成図である。図１乃至図２７の説明部分において、すでに説明した内容は、簡単に説明するか、あるいは省略する。
【００７８】
図２８を参照すれば、本実施形態の電子装置１０００は、３Ｄイメージセンサ１１００、光照射部１２００、レンズ１３００、制御部１４００及び信号処理部１５００を含んでもよい。３Ｄイメージセンサ１１００は、例えば、図１の３Ｄイメージセンサ１１００である。しかし、それに限られるものではなく、ここで、図５、図７、図８、図１０、図１２、図１５、図１７、図２０、図２２及び図２５の３Ｄイメージセンサ１１００ａ乃至１１００ｊが、電子装置１０００に採用されることは言うまでもない。
【００７９】
光照射部１２００は、光を生成して対象体２０１に照射する。光照射部１２００は、例えば、赤外線、近赤外線（ＮＩＲ：ｎｅａｒ  ｉｎｆｒａ−ｒｅｄ）、紫外線（ＵＶ）、可視光線などを生成し、対象体２０１に照射する。光照射部１２００は、ＬＥＤアレイまたはレーザ（ＬＡＳＥＲ）装置などによっても具現される。前述のように、光照射部１２００は、光バースト変調方式で変調された光Ｌｉを対象体２０１に照射する。
【００８０】
レンズ１３００は、対象体２０１で反射された光Ｌｒを集光し、３Ｄイメージセンサ１１００に伝達する。制御部１４００は、３Ｄイメージセンサ１１００、光照射部１２００、信号処理部１５００を全般的に制御する。信号処理部１５００は、３Ｄイメージセンサ１１００で生成した電荷を、ＴｏＦ方式により、互いに異なる位相で測定した電荷量に基づいて、信号処理モジュールを介して、対象体に係わる深み映像、すなわち、３Ｄ映像を生成する。
【００８１】
以上、本発明について、図面に図示した実施形態を参照して説明したが、それらは、例示的なものに過ぎず、本技術分野の当業者であるならば、それらから多様な変形、及び均等な他の実施形態が可能であることを理解するであろう。従って、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決められるものである。
【産業上の利用可能性】
【００８２】
本発明の、ＴｏＦ基盤の３Ｄイメージセンサ、及びそのイメージセンサを具備した電子装置は、例えば、３Ｄ映像関連の技術分野に効果的に適用可能である。
【符号の説明】
【００８３】
１００、１００Ｉ、１００ＩＩ、１００ＩＩＩ、１００ａ、１００ｂ、１００ｃ、１００ｄ、１００ｅ、１００ｆ、１００ｇ、１００ｈ、１００ｉ、１００ｊ  ピクセル
１１０  フォトゲート
１１５ｈ  ハイフォトゲート
１１５ｌ  ローフォトゲート１１５ｍ  ミドルフォトゲート
１２０  タップトランスファゲート
１３０  ストレージゲート
１４０  トランスファゲート
１４５、１４５ｓ  ＦＤ領域
１５０  リセットゲート
１６０  ソースフォロワゲート
１７０  選択ゲート
１８０、１８０ｃ  オーバーフローゲート
１９０  フォトダイオード
１０００  電子装置
１１００、１１００Ｉ、１１００ＩＩ、１１００ＩＩＩ、１１００ａ、１１００ｂ、１１００ｃ、１１００ｄ、１１００ｅ、１１００ｆ、１１００ｇ、１１００ｈ、１１００ｉ、１１００ｊ  ３Ｄイメージセンサ
１２００  光照射部
１３００  レンズ
１４００  制御部
１５００  信号処理部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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