(57)【要約】【課題】過電流保護と低オン抵抗化とを両立させる。【解決手段】半導体装置は、第１の導電型の第１の半導体層（２）と、トレンチ（１００）内において、ゲート酸化膜（１０１）に少なくとも一部を囲まれて形成されるゲート電極（５）と、第２の導電型の第１の拡散領域（３）の上面と第１の導電型の第２の拡散領域（４）の上面とに跨って形成される、上面電極（７）と、上面電極とは電気的に独立する、トレンチの下面に接触して形成される第２の導電型の第３の拡散領域（６）に電圧を印加するための第１の電圧印加部（Ｖｊ）とを備える。【選択図】図１
2020013959.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電型の第１の半導体層と、
前記第１の半導体層の表層に形成される、第２の導電型の第１の拡散領域と、
前記第１の拡散領域の表層に形成される、第１の導電型の第２の拡散領域と、
前記第２の拡散領域の上面から前記第１の半導体層に達して形成される、トレンチと、
前記トレンチ内に形成されるゲート酸化膜と、
前記トレンチ内において、前記ゲート酸化膜に少なくとも一部を囲まれて形成されるゲート電極と、
前記第１の拡散領域の上面と前記第２の拡散領域の上面とに跨って形成される、上面電極と、
前記トレンチの下方から前記トレンチの下面に接触して形成される第２の導電型の第３の拡散領域と、
前記上面電極とは電気的に独立する、前記第３の拡散領域に電圧を印加するための第１の電圧印加部とを備える、
半導体装置。
【請求項２】
前記第３の拡散領域は、前記トレンチ外において前記トレンチの下面および一方の側面に沿って形成され、かつ、前記第１の拡散領域の下面に接触して形成され、
前記第３の拡散領域が接触する前記第１の拡散領域の表層に形成される前記第２の拡散領域は、前記ゲート電極と電気的に接続される、
請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極は、前記トレンチの下面に達して形成され、
前記第３の拡散領域は、前記ゲート電極の下面に接触して形成される、
請求項１に記載の半導体装置。
【請求項４】
カソード端子が前記ゲート電極に接続され、かつ、アノード端子が前記第１の電圧印加部に接続されるダイオードをさらに備える、
請求項１に記載の半導体装置。
【請求項５】
前記第３の拡散領域は、前記トレンチ外において前記トレンチの下面および一方の側面に沿って形成され、かつ、前記第１の拡散領域の下面に接触して形成され、
前記第３の拡散領域が接触する前記第１の拡散領域の表層に形成される前記第２の拡散領域は、前記ゲート電極とは電気的に独立し前記第２の拡散領域に電圧を印加するための第２の電圧印加部に接続される、
請求項１に記載の半導体装置。
【請求項６】
前記第１の半導体層の下面に形成される、前記第１の半導体層よりも高い不純物濃度を有する第１の導電型の第２の半導体層と、
前記第２の半導体層の下面に形成される、第２の導電型の第３の半導体層と、
前記第３の半導体層の下面に形成される、下面電極とをさらに備える、
請求項１から請求項５のうちのいずれか１項に記載の半導体装置。
【請求項７】
少なくとも前記第１の半導体層が、ワイドバンドギャップ半導体からなる、
請求項１から請求項６のうちのいずれか１項に記載の半導体装置。
【請求項８】
トレンチゲート型のＭＯＳＦＥＴと、
前記ＭＯＳＦＥＴのドレイン端子にソース端子が接続されるＪＦＥＴと、
前記ＭＯＳＦＥＴのソース端子とは電気的に独立する、前記ＪＦＥＴのゲート端子に電圧を印加するための第１の電圧印加部とを備える、
半導体装置。
【請求項９】
前記ＭＯＳＦＥＴのオン状態において、前記ＭＯＳＦＥＴに流れる電流が過電流状態となった場合、前記第１の電圧印加部を介して前記ＪＦＥＴのゲート端子に印加される電圧を下げる、
請求項８に記載の半導体装置。
【請求項１０】
前記ＭＯＳＦＥＴのオフ状態において、前記第１の電圧印加部を介して、前記ＪＦＥＴのゲート端子に電圧は印加されず、
前記ＭＯＳＦＥＴのオン状態において、前記第１の電圧印加部を介して、前記ＪＦＥＴのゲート端子に正バイアスが印加され、かつ、
前記ＭＯＳＦＥＴに流れる電流が過電流状態となった場合、前記第１の電圧印加部を介して、前記ＪＦＥＴのゲート端子に負バイアスが印加される、
請求項８または請求項９に記載の半導体装置。
【請求項１１】
前記ＭＯＳＦＥＴのオフ状態において、前記第１の電圧印加部を介して、前記ＪＦＥＴのゲート端子に第１の負バイアスが印加され、
前記ＭＯＳＦＥＴのオン状態において、前記第１の電圧印加部を介して、前記ＪＦＥＴのゲート端子に第２の負バイアスが印加され、かつ、
前記ＭＯＳＦＥＴに流れる電流が過電流状態となった場合、前記第１の電圧印加部を介して、前記ＪＦＥＴのゲート端子に第３の負バイアスが印加され、
前記第１の負バイアスは、前記第２の負バイアスよりも低い電圧であり、
前記第１の負バイアスは、前記第３の負バイアスよりも高い電圧である、
請求項８または請求項９に記載の半導体装置。
【請求項１２】
カソード端子が前記ＭＯＳＦＥＴのゲート端子に接続され、かつ、アノード端子が前記第１の電圧印加部に接続されるダイオードをさらに備える、
請求項８から請求項１１のうちのいずれか１項に記載の半導体装置。
【請求項１３】
前記第１の電圧印加部に接続される第２の電圧印加部と、
カソード端子が前記第２の電圧印加部に接続され、かつ、アノード端子が前記第１の電圧印加部に接続されるダイオードと、
前記ＭＯＳＦＥＴのゲート端子と、前記ダイオードのアノード端子との間に接続されるコンデンサーとをさらに備える、
請求項８から請求項１１のうちのいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本願明細書に開示される技術は、半導体装置に関するものである。
【背景技術】
【０００２】
ｊｕｎｃｔｉｏｎ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ（ＪＦＥＴ）と、ＪＦＥＴのソース端子にドレイン端子が接続される金属−酸化膜−半導体電界効果トランジスタ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ、すなわち、ＭＯＳＦＥＴ）とを備える半導体装置において、接合電位（Ｖｊ）とソース電圧（Ｖｓ）とが短絡（ショート）されている場合、ＭＯＳＦＥＴのオン状態が保たれたままドレイン電圧（Ｖｄ）が上昇していくと、ドレイン電圧（Ｖｄ）が一定値以上になるとドレイン電流（Ｉｄ）が大きくなりすぎて飽和する（すなわち、過電流状態となる）。この状態では、自己発熱などによってＭＯＳＦＥＴの素子破壊（具体的には、短絡破壊）が発生する。
【０００３】
そのため、従来は、過電流状態を検出してゲート電圧（Ｖｇ）を低下させるなどの措置をとることによって、ＭＯＳＦＥＴの素子破壊を防止していた（たとえば、特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−１９１３２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体素子の低オン抵抗化によって、ドレイン電圧（Ｖｄ）が上昇していく際のドレイン電流（Ｉｄ）の上昇は、より急峻なものとなる。また、半導体素子の低オン抵抗化によって、ドレイン電流（Ｉｄ）の電流値自体も大きくなる。
【０００６】
そのため、素子破壊が生じない範囲で過電流状態が許容される時間はより短くなる。このため、半導体素子の低オン抵抗化と半導体素子の過電流保護との両立は本質的にトレードオフの関係にあり、両者を同時に改善することは困難であった。
【０００７】
本願明細書に開示される技術は、以上に記載されたような問題を解決するためになされたものであり、半導体装置において過電流保護と低オン抵抗化とを両立させる技術を提供することを目的とするものである。
【課題を解決するための手段】
【０００８】
本願明細書に開示される技術の第１の態様は、第１の導電型の第１の半導体層と、前記第１の半導体層の表層に形成される、第２の導電型の第１の拡散領域と、前記第１の拡散領域の表層に形成される、第１の導電型の第２の拡散領域と、前記第２の拡散領域の上面から前記第１の半導体層に達して形成される、トレンチと、前記トレンチ内に形成されるゲート酸化膜と、前記トレンチ内において、前記ゲート酸化膜に少なくとも一部を囲まれて形成されるゲート電極と、前記第１の拡散領域の上面と前記第２の拡散領域の上面とに跨って形成される、上面電極と、前記トレンチの下方から前記トレンチの下面に接触して形成される第２の導電型の第３の拡散領域と、前記上面電極とは電気的に独立する、前記第３の拡散領域に電圧を印加するための第１の電圧印加部とを備える。
【０００９】
また、本願明細書に開示される技術の第２の態様は、トレンチゲート型のＭＯＳＦＥＴと、前記ＭＯＳＦＥＴのドレイン端子にソース端子が接続されるＪＦＥＴと、前記ＭＯＳＦＥＴのソース端子とは電気的に独立する、前記ＪＦＥＴのゲート端子に電圧を印加するための第１の電圧印加部とを備える。
【発明の効果】
【００１０】
本願明細書に開示される技術の第１の態様は、第１の導電型の第１の半導体層と、前記第１の半導体層の表層に形成される、第２の導電型の第１の拡散領域と、前記第１の拡散領域の表層に形成される、第１の導電型の第２の拡散領域と、前記第２の拡散領域の上面から前記第１の半導体層に達して形成される、トレンチと、前記トレンチ内に形成されるゲート酸化膜と、前記トレンチ内において、前記ゲート酸化膜に少なくとも一部を囲まれて形成されるゲート電極と、前記第１の拡散領域の上面と前記第２の拡散領域の上面とに跨って形成される、上面電極と、前記トレンチの下方から前記トレンチの下面に接触して形成される第２の導電型の第３の拡散領域と、前記上面電極とは電気的に独立する、前記第３の拡散領域に電圧を印加するための第１の電圧印加部とを備えるものである。このような構成によれば、第３の拡散領域の電位を、上面電極とは電気的に独立する第１の電圧印加部によって独立して制御することによって、半導体装置の低オン抵抗と過電流保護との両立が可能となる。
【００１１】
また、本願明細書に開示される技術の第２の態様は、トレンチゲート型のＭＯＳＦＥＴと、前記ＭＯＳＦＥＴのドレイン端子にソース端子が接続されるＪＦＥＴと、前記ＭＯＳＦＥＴのソース端子とは電気的に独立する、前記ＪＦＥＴのゲート端子に電圧を印加するための第１の電圧印加部とを備える。このような構成によれば、ＪＦＥＴの接合電位（Ｖｊ）を、上面電極とは電気的に独立する第１の電圧印加部によって独立して制御することによって、半導体装置の低オン抵抗と過電流保護との両立が可能となる。
【００１２】
また、本願明細書に開示される技術に関する目的と、特徴と、局面と、利点とは、以下に示される詳細な説明と添付図面とによって、さらに明白となる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態に関する、半導体装置の構成の例を概略的に示す断面図である。
【図２】図１に示された構造の等価回路を示す図である。
【図３】半導体装置の動作状態におけるそれぞれの端子電圧の例を示す図である。
【図４】半導体装置の動作状態におけるそれぞれの端子電圧の例を示す図である。
【図５】半導体装置の動作状態におけるそれぞれの端子電圧の例を示す図である。
【図６】実施の形態に関する半導体装置の回路を示す図である。
【図７】実施の形態に関する、半導体装置の構成の例を概略的に示す断面図である。
【図８】実施の形態に関する、半導体装置の構成の例を概略的に示す断面図である。
【図９】実施の形態に関する、半導体装置の構成の例を概略的に示す断面図である。
【図１０】実施の形態に関する半導体装置の回路を示す図である。
【図１１】実施の形態に関する、半導体装置の構成の例を概略的に示す断面図である。
【図１２】実施の形態に関する、半導体装置の構成の例を概略的に示す断面図である。
【図１３】実施の形態に関する、半導体装置の構成の例を概略的に示す断面図である。
【図１４】実施の形態に関する、半導体装置の構成の例を概略的に示す断面図である。
【図１５】実施の形態に関する、半導体装置の構成の例を概略的に示す断面図である。
【図１６】実施の形態に関する、半導体装置の構成の例を概略的に示す断面図である。
【図１７】実施の形態に関する、半導体装置の構成の例を概略的に示す断面図である。
【図１８】図１７に示された構造の等価回路を示す図である。
【図１９】半導体装置の動作状態におけるそれぞれの端子電圧の例を示す図である。
【図２０】実施の形態に関する、Ｖｊ端子の形態の例を示す断面図である。
【図２１】実施の形態に関する、Ｖｊ端子の形態の例を示す平面図である。
【発明を実施するための形態】
【００１４】
以下、添付される図面を参照しながら実施の形態について説明する。
【００１５】
なお、図面は概略的に示されるものであり、説明の便宜のため、適宜、構成の省略、または、構成の簡略化がなされるものである。また、異なる図面にそれぞれ示される構成などの大きさおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。また、断面図ではない平面図などの図面においても、実施の形態の内容を理解することを容易にするために、ハッチングが付される場合がある。
【００１６】
また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。したがって、それらについての詳細な説明を、重複を避けるために省略する場合がある。
【００１７】
また、以下に記載される説明において、「上」、「下」、「左」、「右」、「側」、「底」、「表」または「裏」などの特定の位置と方向とを意味する用語が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、実際に実施される際の方向とは関係しないものである。
【００１８】
また、以下に記載される説明において、「第１の」、または、「第２の」などの序数が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、これらの序数によって生じ得る順序などに限定されるものではない。
【００１９】
＜第１の実施の形態＞
以下、本実施の形態に関する半導体装置について説明する。説明の便宜上、まず、接合電位（Ｖｊ）とソース電圧（Ｖｓ）とが短絡（ショート）されている半導体装置の構成の例について説明する。
【００２０】
図１７は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。また、図１８は、図１７に示された構造の等価回路を示す図である。また、図１９は、半導体装置の動作状態におけるそれぞれの端子電圧の例を示す図である。
【００２１】
図１７に例が示されるように、本実施の形態に関する半導体装置は、ｎ＋型の半導体基板１と、ｎ＋型の半導体基板１の上面に形成されたｎ−型の半導体層２と、ｎ−型の半導体層２の表層に形成されたｐ型の拡散領域３と、ｐ型の拡散領域３の表層に形成されたｎ＋型の拡散領域４と、ｎ＋型の拡散領域４の上面からｎ−型の半導体層２内に渡るトレンチ１００の下方からトレンチ１００の下面に接触して形成されたｐ型の拡散領域６と、トレンチ１００内に形成されたゲート酸化膜１０１と、トレンチ１００内においてゲート酸化膜１０１に囲まれて形成されたゲート電極５と、ｐ型の拡散領域３の上面とｎ＋型の拡散領域４の上面とに跨って形成されたソース電極７と、ｎ＋型の半導体基板１の下面に接触して形成されたドレイン電極８とを備える。
【００２２】
ここで、ｐ型の拡散領域６は、ソース電極７に電気的に接続されている。また、ｐ型の拡散領域６は、ｐ型の拡散領域６の上面に形成されたゲート酸化膜１０１が、ゲート−ドレイン間の電界によって破壊されることを防ぐために用いられる。
【００２３】
図１８は、図１７に示された構造の等価回路を示す図である。図１８に例が示されるように、本実施の形態に関する半導体装置は、ｊｕｎｃｔｉｏｎ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ（ＪＦＥＴ）２００と、ＪＦＥＴ２００のソース端子にドレイン端子が接続される金属−酸化膜−半導体電界効果トランジスタ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ、すなわち、ＭＯＳＦＥＴ）２０１とを備える。
【００２４】
ＪＦＥＴ２００は、ｐ型の拡散領域６をゲート電極とする構成として形成されている。また、ＭＯＳＦＥＴ２０１は、ゲート電極５を有する構成として形成されている。
【００２５】
図１７に例が示されたように、ｐ型の拡散領域６（接合電位（Ｖｊ））とｐ型の拡散領域３（ソース電圧（Ｖｓ））とが短絡（ショート）されていることから、常に、以下の関係式が成り立つ。
【００２６】
【数１】
2020013959.tif 000003
【００２７】
ここで、ＭＯＳＦＥＴ２０１のオン状態が保たれたままドレイン電圧（Ｖｄ）が上昇していく場合、すなわち、短絡状態に至る場合を考える。図１９は、このような場合の、それぞれの端子電圧の例を示す図である。図１９において、縦軸はドレイン電流（Ｉｄ）または接合電位（Ｖｊ）を示し、横軸はドレイン電圧（Ｖｄ）を示す。
【００２８】
図１９に例が示されるように、ドレイン電圧（Ｖｄ）が一定値以上になるとドレイン電流（Ｉｄ）が大きくなりすぎて飽和する（すなわち、過電流状態となる）。この状態では、自己発熱などによってＭＯＳＦＥＴ２０１の素子破壊（具体的には、短絡破壊）が発生する。
【００２９】
そのため、従来は、過電流状態を検出してゲート電圧（Ｖｇ）を素早く低下させるなどの措置をとることによって、ＭＯＳＦＥＴ２０１の素子破壊を防止していた。
【００３０】
半導体素子の低オン抵抗化によって、ドレイン電圧（Ｖｄ）が上昇していく際のドレイン電流（Ｉｄ）の上昇は、より急峻なものとなる。また、半導体素子の低オン抵抗化によって、ドレイン電流（Ｉｄ）の電流値自体も大きくなる。
【００３１】
そのため、素子破壊が生じない範囲で過電流状態が許容される時間はより短くなる。このため、半導体素子の低オン抵抗化と半導体素子の過電流保護との両立は本質的にトレードオフの関係にあり、両者を同時に改善することは困難であった。
【００３２】
＜半導体装置の構成について＞
図１は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。図１に例が示されるように、本実施の形態に関する半導体装置は、ｎ＋型の半導体基板１と、ｎ＋型の半導体基板１の上面に形成されたｎ−型の半導体層２と、ｎ−型の半導体層２の表層に形成されたｐ型の拡散領域３と、ｐ型の拡散領域３の表層に形成されたｎ＋型の拡散領域４と、ｎ＋型の拡散領域４の上面からｎ−型の半導体層２内に渡るトレンチ１００の下方からトレンチ１００の下面に接触して形成されたｐ型の拡散領域６と、トレンチ１００内に形成されたゲート酸化膜１０１と、トレンチ１００内においてゲート酸化膜１０１に囲まれて形成されたゲート電極５と、ｐ型の拡散領域３の上面とｎ＋型の拡散領域４の上面とに跨って形成されたソース電極７と、ｎ＋型の半導体基板１の下面に接触して形成されたドレイン電極８と、ｐ型の拡散領域６に電圧を印加するためのＶｊ端子とを備える。なお、Ｖｊ端子に外部から印加される電圧は、ｐ型の拡散領域６に印加される電圧となる。
【００３３】
ここで、ｐ型の拡散領域６は、ソース電極７に電気的に接続されていない。すなわち、ｐ型の拡散領域６に印加される接合電位（Ｖｊ）は、Ｖｊ端子を介して、ソース電圧（Ｖｓ）とは独立して制御可能である。
【００３４】
また、図２０は、本実施の形態に関するＶｊ端子の形態の例を示す断面図である。図２０に例が示されるように、ｐ型の拡散領域３ａがｎ−型の半導体層２の表層における手前側に形成され、ｐ型の拡散領域３ａの上面にはソース電極７（ここでは、図示しない）が形成される。
【００３５】
一方で、図２０に例が示されるように、ｐ型の拡散領域３ｂがｎ−型の半導体層２の表層における奥側に形成され、ｐ型の拡散領域３ｂが接触するトレンチ１００の側壁にもｐ型の拡散領域６が形成されることによって、トレンチ１００の下面に位置するｐ型の拡散領域６とＶｊ端子（ここでは、図示しない）とが接続される。
【００３６】
また、図２１は、本実施の形態に関するＶｊ端子の形態の例を示す平面図である。図２０においては、ｐ型の拡散領域３ａの形成領域と、ｐ型の拡散領域３ｂの形成領域とが、ｎ−型の半導体層２の表層における手前側と奥側とに分かれていたが、図２１に例が示されるように、互いに離間しつつ、複雑に入り組んだ形成領域がそれぞれ形成されていてもよい。
【００３７】
図２は、図１に示された構造の等価回路を示す図である。図２におけるＪＦＥＴ２００は、ｐ型の拡散領域６をゲート電極とする構成として形成されている。Ｖｊ端子を介して、ＪＦＥＴ２００のゲート端子に電圧が印加される。
【００３８】
ＪＦＥＴ２００のＶｊ端子は、トレンチゲート型のＭＯＳＦＥＴ２０１のソース端子とは接続されておらず、電気的に独立である。すなわち、ＪＦＥＴ２００では、ｐ型の拡散領域６とｐ型の拡散領域３とが電気的に接続されていないため、接合電位（Ｖｊ）はソース電圧（Ｖｓ）とは独立して制御可能である。
【００３９】
図３は、半導体装置の動作状態におけるそれぞれの端子電圧の例を示す図である。図３において、縦軸はドレイン電流（Ｉｄ）または接合電位（Ｖｊ）を示し、横軸はドレイン電圧（Ｖｄ）を示す。
【００４０】
図３に例が示されるように、ＭＯＳＦＥＴ２０１のドレイン電圧（Ｖｄ）の上昇に伴ってドレイン電流（Ｉｄ）が増加し、さらに、ドレイン電流（Ｉｄ）が過電流状態となった時点で、接合電位（Ｖｊ）を０Ｖから負バイアスに変化させる。
【００４１】
そうすると、ＪＦＥＴ抵抗の増加によってドレイン電流（Ｉｄ）が低下するため、過電流状態が解消される。したがって、過電流保護が可能となる。
【００４２】
このように、ＭＯＳＦＥＴ２０１の通常の動作（具体的には、オン動作およびオフ動作）では接合電位（Ｖｊ）＝０Ｖの従来の特性を維持しつつ、ＭＯＳＦＥＴ２０１が過電流状態となった場合にのみ接合電位（Ｖｊ）を負バイアス方向に変化させることによってＪＦＥＴ抵抗を増加させ、その結果、ドレイン電流（Ｉｄ）を低下させることができる。そのため、半導体装置の低オン抵抗化と半導体装置の過電流保護とを両立させることができる。
【００４３】
また、従来は、ＭＯＳＦＥＴの通常の動作と過電流状態におけるドレイン電流（Ｉｄ）の抑制制御とを、入力インピーダンスの高いゲート電圧（Ｖｇ）の制御によって行っていた。そのため、ゲート−ドレイン間の容量結合などが、過電流保護を不安定化させる要因になっていた。
【００４４】
しかしながら、本実施の形態によれば、ＭＯＳＦＥＴ２０１の通常の動作を制御するゲート電圧（Ｖｇ）と、過電流保護のための動作を制御する接合電位（Ｖｊ）とを別々に制御することができる。そのため、動作の安定性を高めることができる。
【００４５】
さらに、過電流保護のための動作において、接合電位（Ｖｊ）を低下させる制御にゲート電圧（Ｖｇ）も低下させる制御を連動させることによって、ドレイン電流（Ｉｄ）の抑制効果を高めることも可能である。
【００４６】
＜第２の実施の形態＞
本実施の形態に関する半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
【００４７】
＜半導体装置の構成について＞
図４は、半導体装置の動作状態におけるそれぞれの端子電圧の例を示す図である。図４において、縦軸はドレイン電流（Ｉｄ）または接合電位（Ｖｊ）を示し、横軸はドレイン電圧（Ｖｄ）を示す。
【００４８】
図４に例が示されるように、ＭＯＳＦＥＴ２０１の通常の動作では、接合電位（Ｖｊ）を正バイアス方向に変化させることによって、ＪＦＥＴ抵抗を低下させる。一方で、ＭＯＳＦＥＴ２０１のドレイン電圧（Ｖｄ）の上昇に伴ってドレイン電流（Ｉｄ）が増加し、さらに、ドレイン電流（Ｉｄ）が過電流状態となった時点で、接合電位（Ｖｊ）を０Ｖから負バイアスに変化させる。
【００４９】
なお、接合電位（Ｖｊ）が正バイアスである場合には、ＭＯＳＦＥＴ２０１のオフ状態でＭＯＳＦＥＴ２０１近傍の電界が強くなる。そのため、ＭＯＳＦＥＴ２０１の耐圧低下を招く可能性がある。
【００５０】
しかしながら、ＭＯＳＦＥＴ２０１のオフ状態で接合電位（Ｖｊ）を０Ｖまたは負バイアスとすることによって、ＭＯＳＦＥＴ２０１の耐圧低下を回避することができる。
【００５１】
以上のように、本実施の形態によれば、半導体装置の低オン抵抗化と半導体装置の過電流保護とを両立させることができる。
【００５２】
また、ＭＯＳＦＥＴ２０１の通常の動作時の接合電位（Ｖｊ）の正バイアスをホール注入動作が生じる程度まで増加させると、ＪＦＥＴ２００近傍のｎ−型の半導体層２が伝導度変調効果によって低抵抗化する。そうすれば、さらにＭＯＳＦＥＴ２０１のオン抵抗が低下する。
【００５３】
＜第３の実施の形態＞
本実施の形態に関する半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
【００５４】
＜半導体装置の構成について＞
図５は、半導体装置の動作状態におけるそれぞれの端子電圧の例を示す図である。図５において、縦軸はドレイン電流（Ｉｄ）または接合電位（Ｖｊ）を示し、横軸はドレイン電圧（Ｖｄ）を示す。
【００５５】
図５に例が示されるように、ＭＯＳＦＥＴ２０１のオフ状態では接合電位（Ｖｊ）を負バイアスとし、ＭＯＳＦＥＴ２０１のオン状態では接合電位（Ｖｊ）の負バイアスを小さくする。そして、ＭＯＳＦＥＴ２０１のドレイン電流（Ｉｄ）が過電流状態となった時点で、再び接合電位（Ｖｊ）の負バイアスを大きくする。
【００５６】
ＭＯＳＦＥＴ２０１のオフ状態でのゲート酸化膜１０１を保護する観点から、接合電位（Ｖｊ）＝０Ｖの構造では、ＪＦＥＴ抵抗を一定値以下に設定することができない。
【００５７】
しかしながら、本実施の形態に関する構造であれば、ＭＯＳＦＥＴ２０１のオフ状態で接合電位（Ｖｊ）を負バイアスとすることによって、電界遮蔽効果を高めることができる。そのため、抵抗がより小さいＪＦＥＴを採用することができる。
【００５８】
第１の実施の形態に示された例では、ＭＯＳＦＥＴ２０１のオン状態での接合電位（Ｖｊ）の正バイアスは、ドレイン電圧（Ｖｄ）以下に制限される。
【００５９】
第２の実施の形態に示された例では、接合電位（Ｖｊ）の正バイアスの制限はないが、特定の値以上に接合電位（Ｖｊ）を高めるとホール注入が生じる。これは、ＭＯＳＦＥＴ２０１のオン抵抗低減という観点では有効であるが、残存ホールによるターンオフ時間およびターンオフロスの上昇、さらには、電子ホール再結合に起因する結晶欠陥の成長の危険性などが懸念される。
【００６０】
第３の実施の形態に示された例では、接合電位（Ｖｊ）の負バイアスの範囲内でほぼ制限のない大きな電位変化が可能となる。そのため、半導体装置の低オン抵抗化と半導体装置の過電流保護とを両立させることができる。
【００６１】
＜第４の実施の形態＞
本実施の形態に関する半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
【００６２】
＜半導体装置の構成について＞
図６は、本実施の形態に関する半導体装置の回路を示す図である。図６に例が示されるように、半導体装置は、ＪＦＥＴ２００と、ＪＦＥＴ２００のソース端子とドレイン端子が接続されるＭＯＳＦＥＴ２０１と、アノード端子がＪＦＥＴ２００のゲート端子に接続され、かつ、カソード端子がＭＯＳＦＥＴ２０１のゲート端子に接続されるダイオード２０２とを備える。この構造では、ＪＦＥＴ２００のＶｊ端子とＭＯＳＦＥＴ２０１のゲート端子との間にダイオード２０２が付加される。
【００６３】
図７は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。図７に例が示されるように、本実施の形態に関する半導体装置は、ｎ＋型の半導体基板１と、ｎ−型の半導体層２と、ｐ型の拡散領域３と、ｎ＋型の拡散領域４と、トレンチ１００外においてトレンチ１００の下面および一方の側面に沿って形成され、かつ、ｐ型の拡散領域３に達して形成されたｐ型の拡散領域６Ａと、ゲート酸化膜１０１と、ゲート電極５と、ソース電極７と、ドレイン電極８と、Ｖｊ端子とを備える。
【００６４】
ここで、ゲート電極５は、ｐ型の拡散領域６Ａが接触するｐ型の拡散領域３の表層に形成されたｎ＋型の拡散領域４と、電気的に接続される。なお、ｎ＋型の拡散領域４は、ｐ型の拡散領域６Ａが接触するｐ型の拡散領域３の表層においては、ゲート酸化膜１０１から離間して形成される。
【００６５】
この構造では、ｐ型の拡散領域６Ａが接触するｐ型の拡散領域３とｎ＋型の拡散領域４との間で形成されるｐｎ接合をダイオード２０２として利用しているため、ダイオードを形成するための新たな製造工程を追加する必要がない。なお、接合電位（Ｖｊ）は、外部とは接続されていなくてもよい。
【００６６】
ダイオード２０２の順バイアス立ち上がり電圧をＶｆとすると、ＭＯＳＦＥＴ２０１のオフ状態では、以下の関係式が成り立つ。
【００６７】
【数２】
2020013959.tif 000004
【００６８】
そのため、ゲート電圧（Ｖｇ）の負バイアスに伴って、接合電位（Ｖｊ）も負バイアスされることとなり、その結果、過電流保護動作が可能となる。
【００６９】
このように、本実施の形態の構成によれば、接合電位（Ｖｊ）の電位制御を、ゲート電圧（Ｖｇ）の制御のみによって行うことができる。
【００７０】
なお、ＭＯＳＦＥＴ２０１のターンオン動作時には、Ｖｆは、最大のゲート電圧（Ｖｇ）＋Ｖｆまで上昇可能であるが、逆に接合電位（Ｖｊ）が下がる方向はダイオード２０２の耐圧まで電圧クランプされないため接合電位（Ｖｊ）が負バイアスになる。そのため、ＪＦＥＴ抵抗が増加し、ＭＯＳＦＥＴ２０１のオン抵抗が悪化する可能性がある。
【００７１】
これに対する対応としては、ダイオード２０２の耐圧Ｖｂを調整して接合電位（Ｖｊ）を０Ｖ以上に制御する方法、逆並列のダイオードを付加して当該ダイオードのＶｆでクランプする方法、または、図７におけるｐ型の拡散領域３とｐ型の拡散領域６Ａとの間のパンチスルー電圧によって、耐圧Ｖｂと同様に電圧クランプする方法がある。
【００７２】
なお、ＭＯＳＦＥＴ２０１のオン状態で、以下が成り立つ。
【００７３】
【数３】
2020013959.tif 000005
【００７４】
＜第５の実施の形態＞
本実施の形態に関する半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
【００７５】
＜半導体装置の構成について＞
図８は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。図８に例が示されるように、本実施の形態に関する半導体装置は、ｎ＋型の半導体基板１と、ｎ−型の半導体層２と、ｐ型の拡散領域３と、ｎ＋型の拡散領域４と、ｎ＋型の拡散領域４の上面からｎ−型の半導体層２内に渡るトレンチ１００内に形成されたゲート酸化膜１０１Ｂと、トレンチ１００内において下面を除く部分がゲート酸化膜１０１Ｂに囲まれて形成されたゲート電極５Ｂと、トレンチ１００の下方からトレンチ１００の下面に接触して形成され、かつ、上面がゲート電極５Ｂの下面に接触して形成されたｐ型の拡散領域６Ｂと、ソース電極７と、ドレイン電極８と、Ｖｊ端子とを備える。
【００７６】
ゲート電極５Ｂは、たとえば、ｎ型のポリシリコンである。そのため、ｐ型の拡散領域６Ｂと接触する面においてｐｎ接合が形成される（図８におけるゲート電極５Ｂの少なくとも下方にはｎ型の領域が形成されている）。
【００７７】
この構造では、ゲート電極５Ｂとｐ型の拡散領域６Ｂとの間で形成されるｐｎ接合をダイオード２０２（図６を参照）として利用している。
【００７８】
本実施の形態の構造によれば、ダイオードを形成するためにＭＯＳＦＥＴのチャネルとして機能する領域を削減する必要がないため、ＭＯＳＦＥＴ２０１のオン抵抗を悪化させることが抑制される。
【００７９】
なお、ＭＯＳＦＥＴ２０１のターンオン動作時における接合電位（Ｖｊ）が負バイアスになる問題に対しては、第４の実施の形態において示された方法と同様に対応可能である。
【００８０】
＜第６の実施の形態＞
本実施の形態に関する半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
【００８１】
＜半導体装置の構成について＞
図９は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。図９に例が示されるように、本実施の形態に関する半導体装置は、ｎ＋型の半導体基板１と、ｎ−型の半導体層２と、ｐ型の拡散領域３と、ｎ＋型の拡散領域４と、ｐ型の拡散領域６と、ゲート酸化膜１０１と、ゲート電極５と、ソース電極７と、ドレイン電極８と、Ｖｊ端子と、Ｖｊ端子とゲート電極５とに接続されたダイオード２０３とを備える。
【００８２】
ここで、ダイオード２０３は、アノード端子がｐ型の拡散領域６に接続され、カソード端子がゲート電極５に接続される。また、ダイオード２０３は、複数のダイオード素子が直列接続されたものである。
【００８３】
ダイオード２０３は、要求される半導体装置の特性に応じて、直列接続される数を変更可能である。また、ダイオード２０３は、ＭＯＳＦＥＴの素子構造におけるゲート電極などに用いられるｎ型のポリシリコンおよびそれに接触するｐ型の領域からなるｐｎダイオードで形成されてもよい。
【００８４】
なお、ＭＯＳＦＥＴ２０１のターンオン動作時における接合電位（Ｖｊ）が負バイアスになる問題に対しては、第４の実施の形態において示された方法と同様に対応可能である。
【００８５】
＜第７の実施の形態＞
本実施の形態に関する半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
【００８６】
＜半導体装置の構成について＞
図１０は、本実施の形態に関する半導体装置の回路を示す図である。図１０に例が示されるように、半導体装置は、ＪＦＥＴ２００と、ＪＦＥＴ２００のソース端子とドレイン端子が接続されるＭＯＳＦＥＴ２０１と、アノード端子がＶｊ端子に接続され、かつ、カソード端子がＶｊｏｕｔ端子に接続されるダイオード２０４と、ダイオード２０４のアノード端子とＭＯＳＦＥＴ２０１のゲート端子とに接続されるコンデンサー２０５とを備える。
【００８７】
図１１は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。図１１に例が示されるように、本実施の形態に関する半導体装置は、ｎ＋型の半導体基板１と、ｎ−型の半導体層２と、ｐ型の拡散領域３と、ｎ＋型の拡散領域４と、ｐ型の拡散領域６Ａと、ゲート酸化膜１０１と、ゲート電極５と、ソース電極７と、ドレイン電極８と、Ｖｊ端子とを備える。
【００８８】
ここで、ｐ型の拡散領域６Ａが接触するｐ型の拡散領域３の表層に形成されたｎ＋型の拡散領域４は、Ｖｊｏｕｔ端子に接続される。なお、ｎ＋型の拡散領域４は、ｐ型の拡散領域６Ａが接触するｐ型の拡散領域３の表層においては、ゲート酸化膜１０１から離間して形成される。
【００８９】
Ｖｊｏｕｔ端子は、ゲート電極５とは電気的に独立する。また、Ｖｊｏｕｔ端子を介して、ｎ＋型の拡散領域４に電圧が印加される。
【００９０】
Ｖｊｏｕｔ端子に一定電位を印加し、付加されたダイオード２０４の順バイアス立ち上がり電圧をＶｆとすると、ゲート電圧（Ｖｇ）が高電位となった場合に付加された容量（コンデンサー２０５）にゲート電圧（Ｖｇ）−Ｖｆ−Ｖｊｏｕｔの電圧が保持される。そして、接合電位（Ｖｊ）は、ゲート電圧（Ｖｇ）に対してＶｊｏｕｔ−Ｖｆ分低い電圧で変化する。
【００９１】
たとえば、Ｖｊｏｕｔ＝０Ｖとして、ゲート電圧（Ｖｇ）がＶ１から０の間で駆動されているとすると、ＭＯＳＦＥＴ２０１のオン状態で接合電位（Ｖｊ）＝Ｖｆ、ＭＯＳＦＥＴ２０１のオフ状態で接合電位（Ｖｊ）＝Ｖｆ−Ｖ１と負バイアスされる。
【００９２】
このように、本実施の形態の構成によれば、ゲート電圧（Ｖｇ）の電圧値Ｖ１に応じて、図４に示されたような接合電位（Ｖｊ）の電位制御、および、図５に示されたような接合電位（Ｖｊ）の電位制御を行うことができる。
【００９３】
この構造では、ｐ型の拡散領域６Ａが接触するｐ型の拡散領域３とｎ＋型の拡散領域４との間で形成されるｐｎ接合をダイオード２０４として利用している。また、この構造では、ゲート酸化膜１０１が容量（コンデンサー２０５）として利用されている。
【００９４】
そのため、これらを形成するための新たな製造工程を追加する必要がない。ただし、ダイオード、容量ともに、外部に付加される態様であってもよい。
【００９５】
＜第８の実施の形態＞
本実施の形態に関する半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
【００９６】
＜半導体装置の構成について＞
図１２は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。図１２に例が示されるように、本実施の形態に関する半導体装置は、たとえば、絶縁ゲート型バイポーラトランジスタ（ｉｎｓｕｌａｔｅｄ  ｇａｔｅ  ｂｉｐｏｌａｒ  ｔｒａｎｓｉｓｔｏｒ、すなわち、ＩＧＢＴ）の適用例であり、ｐ＋型の半導体層９と、ｐ＋型の半導体層９の上面に形成されたｎ型のバッファ層１０と、ｎ型のバッファ層１０の上面に形成されたｎ−型の半導体層２と、ｐ型の拡散領域３と、ｎ＋型の拡散領域４と、トレンチ１００の下方からトレンチ１００の下面に接触して形成されたｐ型の拡散領域６と、トレンチ１００内に形成されたゲート酸化膜１０１と、トレンチ１００内においてゲート酸化膜１０１に囲まれて形成されたゲート電極５と、ｐ型の拡散領域３の上面とｎ＋型の拡散領域４の上面とに跨って形成されたエミッタ電極７Ｃと、ｐ＋型の半導体層９の下面に接触して形成されたコレクタ電極８Ｃと、Ｖｊ端子とを備える。
【００９７】
ここで、ｎ型のバッファ層１０の不純物濃度は、ｎ−型の半導体層２の不純物濃度よりも高い。
【００９８】
ＩＧＢＴにおいても、ＪＦＥＴ抵抗に起因するオン抵抗の増加はＭＯＳＦＥＴと同様に課題であるが、ＩＧＢＴにおいては、それに加えてもう１つの問題がある。
【００９９】
ＩＧＢＴは、オン状態においてコレクタ電極８Ｃからのホール注入をｎ−型の半導体層２内で蓄積させる必要があるが、ｐ型の拡散領域６がエミッタ電極７Ｃと短絡（すなわち、ショート）されていると、ホールがｐ型の拡散領域６を経由して流れ出す。そして、ホール蓄積が阻害されるため、オン抵抗が大幅に悪化してしまう。
【０１００】
本実施の形態の構造によれば、ＩＧＢＴのオン状態でｐ型の拡散領域６が正バイアスされるため、ＪＦＥＴ抵抗が低下するだけでなく、電位的にｐ型の拡散領域６へのホールの流れ込みが抑制される。その結果、ＩＧＢＴにおいても、低オン抵抗化と過電流保護との両立が可能となる。
【０１０１】
＜第９の実施の形態＞
本実施の形態に関する半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
【０１０２】
＜半導体装置の構成について＞
図１３は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。図１３に例が示されるように、本実施の形態に関する半導体装置は、たとえば、ＩＧＢＴの適用例であり、ｐ＋型の半導体層９と、ｎ型のバッファ層１０と、ｎ−型の半導体層２と、ｐ型の拡散領域３と、ｎ＋型の拡散領域４と、ｐ型の拡散領域６Ａと、ゲート酸化膜１０１と、ゲート電極５と、エミッタ電極７Ｃと、コレクタ電極８Ｃと、Ｖｊ端子とを備える。
【０１０３】
ここで、ゲート電極５は、ｐ型の拡散領域６Ａが接触するｐ型の拡散領域３の表層に形成されたｎ＋型の拡散領域４と、電気的に接続される。なお、ｎ＋型の拡散領域４は、ｐ型の拡散領域６Ａが接触するｐ型の拡散領域３の表層においては、ゲート酸化膜１０１から離間して形成される。
【０１０４】
本実施の形態の構造によれば、ＩＧＢＴのオン状態において、ｐ型の拡散領域６Ａによって付加されたダイオードの順バイアス立ち上がり電圧であるＶｆ分だけ、接合電位（Ｖｊ）がエミッタ電極７Ｃよりも高電位となる。その結果、ＩＧＢＴにおいても、低オン抵抗化と過電流保護との両立が可能となる。
【０１０５】
＜第１０の実施の形態＞
本実施の形態に関する半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
【０１０６】
＜半導体装置の構成について＞
図１４は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。図１４に例が示されるように、本実施の形態に関する半導体装置は、たとえば、ＩＧＢＴの適用例であり、ｐ＋型の半導体層９と、ｎ型のバッファ層１０と、ｎ−型の半導体層２と、ｐ型の拡散領域３と、ｎ＋型の拡散領域４と、ゲート酸化膜１０１Ｂと、ゲート電極５Ｂと、ｐ型の拡散領域６Ｂと、エミッタ電極７Ｃと、コレクタ電極８Ｃと、Ｖｊ端子とを備える。
【０１０７】
本実施の形態の構造によれば、ＩＧＢＴのオン状態において、ｐ型の拡散領域６Ｂによって付加されたダイオードの順バイアス立ち上がり電圧であるＶｆ分だけ、接合電位（Ｖｊ）がエミッタ電極７Ｃよりも高電位となるため、ホールの流れ込みが抑制される。
【０１０８】
その結果、ＩＧＢＴにおいても、低オン抵抗化と過電流保護との両立が可能となる。また、ダイオードを形成するためにチャネルとして機能する領域を削減する必要がないため、オン抵抗を悪化させることが抑制される。
【０１０９】
＜第１１の実施の形態＞
本実施の形態に関する半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
【０１１０】
＜半導体装置の構成について＞
図１５は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。図１５に例が示されるように、本実施の形態に関する半導体装置は、たとえば、ＩＧＢＴの適用例であり、ｐ＋型の半導体層９と、ｎ型のバッファ層１０と、ｎ−型の半導体層２と、ｐ型の拡散領域３と、ｎ＋型の拡散領域４と、ｐ型の拡散領域６と、ゲート酸化膜１０１と、ゲート電極５と、エミッタ電極７Ｃと、コレクタ電極８Ｃと、ダイオード２０３と、Ｖｊ端子とを備える。
【０１１１】
ここで、ダイオード２０３は、アノード端子がＶｊ端子に接続され、カソード端子がゲート電極５に接続される。また、ダイオード２０３は、複数のダイオード素子が直列接続されたものである。
【０１１２】
本実施の形態の構造では、ダイオード２０３が外部に付加されている。そのため、シリーズ接続によってＶｆをより大きくすることが可能となり、ｐ型の拡散領域６へのホールの流れ込みを抑制することができる。このため、ＩＧＢＴにおいても、低オン抵抗化と過電流保護との両立が可能となる。
【０１１３】
＜第１２の実施の形態＞
本実施の形態に関する半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
【０１１４】
＜半導体装置の構成について＞
図１６は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。図１６に例が示されるように、本実施の形態に関する半導体装置は、たとえば、ＩＧＢＴの適用例であり、ｐ＋型の半導体層９と、ｎ型のバッファ層１０と、ｎ−型の半導体層２と、ｐ型の拡散領域３と、ｎ＋型の拡散領域４と、ｐ型の拡散領域６Ａと、ゲート酸化膜１０１と、ゲート電極５と、エミッタ電極７Ｃと、コレクタ電極８Ｃと、Ｖｊ端子とを備える。
【０１１５】
ここで、ｐ型の拡散領域６Ａが接触するｐ型の拡散領域３の表層に形成されたｎ＋型の拡散領域４は、Ｖｊｏｕｔ端子に接続される。なお、ｎ＋型の拡散領域４は、ｐ型の拡散領域６Ａが接触するｐ型の拡散領域３の表層においては、ゲート酸化膜１０１から離間して形成される。
【０１１６】
本実施の形態の構造によれば、ＩＧＢＴにおいても、低オン抵抗化と過電流保護との両立が可能となる。
【０１１７】
また、ｐ型の拡散領域６Ａへのホールの流れ込みは、Ｖｊｏｕｔによって調整することができる。
【０１１８】
また、以上に記載された複数の実施の形態では、スイッチング素子またはダイオード素子などの素子が珪素によって形成される場合が示されたが、これら（具体的には、少なくともｎ−型の半導体層２）が、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されていてもよい。
【０１１９】
ここで、ワイドギャップ半導体とは、一般に、およそ２ｅＶ以上の禁制帯幅をもつ半導体を指し、窒化ガリウム（ＧａＮ）などの３族窒化物、酸化亜鉛（ＺｎＯ）などの２族酸化物、セレン化亜鉛（ＺｎＳｅ）などの２族カルコゲナイド、ダイヤモンドおよび炭化珪素などが知られる。
【０１２０】
このようなワイドバンドギャップ半導体によって形成されたスイッチング素子またはダイオード素子は、耐電圧性が高く、かつ、許容電流密度も高い。そのため、スイッチング素子またはダイオード素子の小型化が可能となる。そして、このような小型化されたスイッチング素子またはダイオード素子を用いることによって、これらの素子が組み込まれた半導体モジュールの小型化が可能となる。
【０１２１】
また、ワイドバンドギャップ半導体によって形成されたスイッチング素子またはダイオード素子は耐熱性も高いため、ヒートシンクの放熱フィンの小型化、または、水冷部の空冷化が可能となる。そのため、これらの素子が組み込まれた半導体モジュールの小型化が可能となる。
【０１２２】
さらに、ワイドバンドギャップ半導体によって形成されたスイッチング素子またはダイオード素子は電力損失が低いため、スイッチング素子またはダイオード素子の高効率化が可能となる。そのため、これらの素子が組み込まれた半導体モジュールの高効率化が可能になる。
【０１２３】
なお、スイッチング素子およびダイオード素子の両方がワイドバンドギャップ半導体によって形成されていることが望ましいが、いずれか一方の素子がワイドバンドギャップ半導体よって形成されていてもよい。
【０１２４】
＜以上に記載された実施の形態によって生じる効果について＞
次に、以上に記載された実施の形態によって生じる効果の例を示す。なお、以下の説明においては、以上に記載された実施の形態に例が示された具体的な構成に基づいて当該効果が記載されるが、同様の効果が生じる範囲で、本願明細書に例が示される他の具体的な構成と置き換えられてもよい。
【０１２５】
また、当該置き換えは、複数の実施の形態に跨ってなされてもよい。すなわち、異なる実施の形態において例が示されたそれぞれの構成が組み合わされて、同様の効果が生じる場合であってもよい。
【０１２６】
以上に記載された実施の形態によれば、半導体装置は、第１の導電型の第１の半導体層と、第２の導電型の第１の拡散領域と、第１の導電型の第２の拡散領域と、トレンチ１００と、ゲート酸化膜１０１と、ゲート電極５と、上面電極と、第２の導電型の第３の拡散領域と、第１の電圧印加部とを備える。ここで、第１の半導体層は、たとえば、ｎ−型の半導体層２に対応するものである。また、第１の拡散領域は、たとえば、ｐ型の拡散領域３に対応するものである。また、第２の拡散領域は、たとえば、ｎ＋型の拡散領域４に対応するものである。また、上面電極は、たとえば、ソース電極７またはエミッタ電極７Ｃに対応するものである。また、第３の拡散領域は、たとえば、ｐ型の拡散領域６、ｐ型の拡散領域６Ａおよびｐ型の拡散領域６Ｂのうちの少なくとも１つに対応するものである。また、第１の電圧印加部は、たとえば、Ｖｊ端子に対応するものである。ｐ型の拡散領域３は、ｎ−型の半導体層２の表層に形成される。ｎ＋型の拡散領域４は、ｐ型の拡散領域３の表層に形成される。トレンチ１００は、ｎ＋型の拡散領域４の上面からｎ−型の半導体層２に達して形成される。ゲート酸化膜１０１は、トレンチ１００内に形成される。ゲート電極５は、トレンチ１００内において、ゲート酸化膜１０１に少なくとも一部を囲まれて形成される。ソース電極７は、ｐ型の拡散領域３の上面とｎ＋型の拡散領域４の上面とに跨って形成される。ｐ型の拡散領域６は、トレンチ１００の下方からトレンチ１００の下面に接触して形成される。そして、Ｖｊ端子は、ソース電極７とは電気的に独立する。また、Ｖｊ端子は、ｐ型の拡散領域６に電圧を印加するための構成である。
【０１２７】
このような構成によれば、ｐ型の拡散領域６の接合電位（Ｖｊ）を、ソース電極７とは電気的に独立するＶｊ端子を介して独立して制御することによって、半導体装置の低オン抵抗と過電流保護との両立が可能となる。
【０１２８】
なお、これらの構成以外の本願明細書に例が示される他の構成については適宜省略することができる。すなわち、少なくともこれらの構成を備えていれば、以上に記載された効果を生じさせることができる。
【０１２９】
しかしながら、本願明細書に例が示される他の構成のうちの少なくとも１つを、以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては言及されなかった本願明細書に例が示される他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
【０１３０】
また、以上に記載された実施の形態によれば、ｐ型の拡散領域６Ａは、トレンチ１００外においてトレンチ１００の下面および一方の側面に沿って形成される。また、ｐ型の拡散領域６Ａは、ｐ型の拡散領域３の下面に接触して形成される。そして、ｐ型の拡散領域６Ａが接触するｐ型の拡散領域３の表層に形成されるｎ＋型の拡散領域４は、ゲート電極５と電気的に接続される。このような構成によれば、ゲート電圧（Ｖｇ）を制御することによって、間接的に接合電位（Ｖｊ）を変化させることができる。そして、接合電位（Ｖｊ）を制御することによって、半導体装置の低オン抵抗と半導体装置の過電流保護とを両立させることができる。また、ｐ型の拡散領域６Ａは、ｐ型の拡散領域６を変形させて流用することができるため、ｐ型の拡散領域６Ａを形成するために別途製造プロセスを追加する必要がない。
【０１３１】
また、以上に記載された実施の形態によれば、ゲート電極５Ｂは、トレンチ１００の下面に達して形成される。また、ｐ型の拡散領域６Ｂは、ゲート電極５Ｂの下面に接触して形成される。このような構成によれば、ダイオードを形成するためにＭＯＳＦＥＴのチャネルとして機能する領域を削減する必要がないため、ＭＯＳＦＥＴのオン抵抗を悪化させることが抑制される。
【０１３２】
また、以上に記載された実施の形態によれば、半導体装置は、カソード端子がゲート電極５に接続され、かつ、アノード端子がＶｊ端子に接続されるダイオード２０３を備える。このような構成によれば、たとえば、ＭＯＳＦＥＴの素子構造におけるゲート電極などに用いられるｎ型のポリシリコンおよびそれに接触するｐ型の領域からなるｐｎダイオードを利用する場合、ダイオード特性または順バイアス電圧などの調整を、ダイオードの多段化によって容易に行うことができる。
【０１３３】
また、以上に記載された実施の形態によれば、ｐ型の拡散領域６Ａは、トレンチ１００外においてトレンチ１００の下面および一方の側面に沿って形成される。また、ｐ型の拡散領域６Ａは、ｐ型の拡散領域３の下面に接触して形成される。そして、ｐ型の拡散領域６Ａが接触するｐ型の拡散領域３の表層に形成されるｎ＋型の拡散領域４は、第２の電圧印加部に接続される。ここで、第２の電圧印加部は、たとえば、Ｖｊｏｕｔ端子に対応するものである。Ｖｊｏｕｔ端子は、ゲート電極５とは電気的に独立する、ｎ＋型の拡散領域４に電圧を印加するための構成である。このような構成によれば、ｐ型の拡散領域６Ａが接触するｐ型の拡散領域３とｎ＋型の拡散領域４との間で形成されるｐｎ接合をダイオードとして利用し、さらに、ゲート酸化膜１０１が容量（コンデンサー）として利用することができるため、ダイオードおよびコンデンサーを形成するために別途製造プロセスを追加する必要がない。
【０１３４】
また、以上に記載された実施の形態によれば、半導体装置は、第１の導電型の第２の半導体層と、第２の導電型の第３の半導体層と、下面電極とを備える。ここで、第２の半導体層は、たとえば、バッファ層１０に対応するものである。また、第３の半導体層は、たとえば、ｐ＋型の半導体層９に対応するものである。また、下面電極は、たとえば、コレクタ電極８Ｃに対応するものである。バッファ層１０は、ｎ−型の半導体層２の下面に形成される、ｎ−型の半導体層２よりも高い不純物濃度を有する。ｐ＋型の半導体層９は、バッファ層１０の下面に形成される。コレクタ電極８Ｃは、ｐ＋型の半導体層９の下面に形成される。このような構成によれば、ｐ型の拡散領域６の接合電位（Ｖｊ）を、エミッタ電極７Ｃとは異なる電極であるＶｊ端子によって独立して制御することによって、半導体装置の低オン抵抗と過電流保護との両立が可能となる。また、接合電位（Ｖｊ）をより高くすることによって、ｐ型の拡散領域６へのホール流れ込みを防ぐことができる。よって、半導体装置の低オン抵抗が実現される。
【０１３５】
また、以上に記載された実施の形態によれば、少なくともｎ−型の半導体層２が、ワイドバンドギャップ半導体からなる。ワイドバンドギャップ半導体によって形成されたスイッチング素子またはダイオード素子は、耐電圧性が高く、かつ、許容電流密度も高い。そのため、スイッチング素子またはダイオード素子の小型化が可能となる。そして、このような小型化されたスイッチング素子またはダイオード素子を用いることによって、これらの素子が組み込まれた半導体モジュールの小型化が可能となる。
【０１３６】
また、以上に記載された実施の形態によれば、半導体装置は、トレンチゲート型のＭＯＳＦＥＴ２０１と、ＪＦＥＴ２００と、Ｖｊ端子とを備える。ここで、ＪＦＥＴ２００は、ＭＯＳＦＥＴ２０１のドレイン端子にソース端子が接続される。Ｖｊ端子は、ＪＦＥＴ２００のゲート端子に電圧を印加するための構成である。また、Ｖｊ端子は、ソース端子とは電気的に独立する。このような構成によれば、ＪＦＥＴ２００の接合電位（Ｖｊ）を、ソース端子とは電気的に独立するＶｊ端子を介して独立して制御することによって、半導体装置の低オン抵抗と過電流保護との両立が可能となる。
【０１３７】
また、以上に記載された実施の形態によれば、ＭＯＳＦＥＴ２０１のオン状態において、ＭＯＳＦＥＴ２０１に流れる電流が過電流状態となった場合、Ｖｊ端子を介してＪＦＥＴ２００のゲート端子に印加される電圧を下げる。このような構成によれば、ＪＦＥＴ抵抗の増加によってドレイン電流（Ｉｄ）が低下するため、過電流状態が解消される。したがって、過電流保護が可能となる。
【０１３８】
また、以上に記載された実施の形態によれば、ＭＯＳＦＥＴ２０１のオフ状態において、Ｖｊ端子を介して、ＪＦＥＴ２００のゲート端子に電圧は印加されない。また、ＭＯＳＦＥＴ２０１のオン状態において、Ｖｊ端子を介して、ＪＦＥＴ２００のゲート端子に正バイアスが印加される。また、ＭＯＳＦＥＴ２０１に流れる電流が過電流状態となった場合、Ｖｊ端子を介して、ＪＦＥＴ２００のゲート端子に負バイアスが印加される。このような構成によれば、半導体装置の低オン抵抗化と半導体装置の過電流保護とを両立させることができる。また、ＭＯＳＦＥＴ２０１の通常動作時の接合電位（Ｖｊ）の正バイアスをホール注入動作が生じる程度まで増加させると、ＪＦＥＴ２００近傍のｎ−型の半導体層２が伝導度変調効果によって低抵抗化する。そうすれば、さらにＭＯＳＦＥＴ２０１のオン抵抗が低下する。
【０１３９】
また、以上に記載された実施の形態によれば、ＭＯＳＦＥＴ２０１のオフ状態において、Ｖｊ端子を介して、ＪＦＥＴ２００のゲート端子に第１の負バイアスが印加される。また、ＭＯＳＦＥＴ２０１のオン状態において、Ｖｊ端子を介して、ＪＦＥＴ２００のゲート端子に第２の負バイアスが印加される。また、ＭＯＳＦＥＴ２０１に流れる電流が過電流状態となった場合、Ｖｊ端子を介して、ＪＦＥＴ２００のゲート端子に第３の負バイアスが印加される。ここで、第１の負バイアスは、第２の負バイアスよりも低い電圧である。また、第１の負バイアスは、第３の負バイアスよりも高い電圧である。このような構成によれば、接合電位（Ｖｊ）の負バイアスの範囲内でほぼ制限のない大きな電位変化が可能となる。そのため、半導体装置の低オン抵抗化と半導体装置の過電流保護とを両立させることができる。
【０１４０】
また、以上に記載された実施の形態によれば、半導体装置は、カソード端子がＭＯＳＦＥＴ２０１のゲート端子に接続され、かつ、アノード端子がＶｊ端子に接続されるダイオード２０２を備える。このような構成によれば、接合電位（Ｖｊ）の電位制御を、ゲート電圧（Ｖｇ）の制御のみによって行うことができる。
【０１４１】
また、以上に記載された実施の形態によれば、半導体装置は、Ｖｊ端子に接続されるＶｊｏｕｔ端子と、ダイオード２０４と、コンデンサー２０５とを備える。ダイオード２０４は、カソード端子がＶｊｏｕｔ端子に接続される。また、ダイオード２０４は、アノード端子がＶｊ端子に接続される。コンデンサー２０５は、ＭＯＳＦＥＴ２０１のゲート端子と、ダイオード２０４のアノード端子との間に接続される。このような構成によれば、ゲート電圧（Ｖｇ）によって接合電位（Ｖｊ）を制御することができ、かつ、Ｖｊｏｕｔによって接合電位（Ｖｊ）の変化を制御することができる。
【０１４２】
＜以上に記載された実施の形態における変形例について＞
以上に記載された実施の形態では、それぞれの構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面においてひとつの例であって、本願明細書に記載されたものに限られることはないものとする。
【０１４３】
したがって、例が示されていない無数の変形例、および、均等物が、本願明細書に開示される技術の範囲内において想定される。たとえば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施の形態における少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
【０１４４】
また、矛盾が生じない限り、以上に記載された実施の形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよいものとする。
【０１４５】
さらに、以上に記載された実施の形態におけるそれぞれの構成要素は概念的な単位であって、本願明細書に開示される技術の範囲内には、１つの構成要素が複数の構造物から成る場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含むものとする。
【０１４６】
また、以上に記載された実施の形態におけるそれぞれの構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれるものとする。
【０１４７】
また、本願明細書における説明は、本技術に関するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
【０１４８】
また、以上に記載された実施の形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。
【０１４９】
また、以上に記載された実施の形態では、第１の導電型がｎ型であり、第２の導電型がｐ型であるとして説明されたが、逆に、第１の導電型がｐ型であり、第２の導電型がｎ型であってもよいものとする。
【符号の説明】
【０１５０】
１  半導体基板、２  ｎ−型の半導体層、３，３ａ，３ｂ，６，６Ａ，６Ｂ  ｐ型の拡散領域、４  ｎ＋型の拡散領域、５，５Ｂ  ゲート電極、７  ソース電極、７Ｃ  エミッタ電極、８  ドレイン電極、８Ｃ  コレクタ電極、９  ｐ＋型の半導体層、１０  バッファ層、１００  トレンチ、１０１，１０１Ｂ  ゲート酸化膜、２００  ＪＦＥＴ、２０１  ＭＯＳＦＥＴ、２０２，２０３，２０４  ダイオード、２０５  コンデンサー。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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