(57)【要約】【課題】エッジトリムしても低誘電率膜が露出しない基板の製造方法を提供する。【解決手段】それぞれに機能素子が形成され、同一形状を有する複数の領域を有する素子層と、素子層に積層され、素子層に電気的に接続された配線層と、を有する基板を製造する基板製造方法であって、素子層および配線層の少なくとも一方の上に絶縁膜を形成する段階と、絶縁膜において素子層の複数の領域以外の領域に重なる部分の少なくとも一部を除去する段階と、を含む。【選択図】図３Ｂ
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【特許請求の範囲】
【請求項１】
それぞれに機能素子が形成され、同一形状を有する複数の領域を有する素子層と、前記素子層に積層され、前記素子層に電気的に接続された配線層と、を有する基板を製造する基板製造方法であって、
前記素子層および前記配線層の少なくとも一方の上に絶縁膜を形成する段階と、
前記絶縁膜において前記素子層の前記複数の領域以外の領域に重なる部分の少なくとも一部を除去する段階と、
を含む基板製造方法。
【請求項２】
前記絶縁膜の前記部分は、前記複数の領域を囲む周辺領域に位置する前記絶縁膜の周辺部を含み、
前記部分の少なくとも一部は、前記絶縁膜の前記周辺部の外縁全体を含む、請求項１に記載の基板製造方法。
【請求項３】
前記除去する段階では、前記絶縁膜の前記周辺部の少なくとも一部とともに、前記周辺領域に位置する前記配線層の周辺部の少なくとも一部を除去する請求項２に記載の基板製造方法。
【請求項４】
前記除去する段階では、前記形成する段階で前記絶縁膜を形成する都度、前記絶縁膜の前記周辺部を除去する、請求項２または３に記載の基板製造方法。
【請求項５】
前記素子層の前記複数の領域以外の領域に重なる前記絶縁膜の前記部分は、前記絶縁膜における前記複数の領域間の間隙に重なる部分を含む請求項１から４のいずれか一項に記載の基板製造方法。
【請求項６】
それぞれに機能素子が形成され、同一形状を有する複数の領域を有する素子層と、前記素子層に積層され、前記素子層に電気的に接続された配線層と、を有する基板を製造する基板製造方法であって、
前記素子層及び前記配線層の少なくとも一方の上において、前記複数の領域以外の領域の少なくとも一部に重なる位置にマスクを形成する段階と、
前記素子層及び前記配線層のうち前記マスクが形成された層の上に絶縁膜を形成する段階と、
前記素子層及び前記配線層のうち前記マスクが形成された層から前記マスクを除去する段階と、
を含む基板製造方法。
【請求項７】
前記複数の領域以外の少なくとも一部の領域は、前記複数の領域を囲む周辺領域のうちの外縁全体を含む、請求項６に記載の基板製造方法。
【請求項８】
前記基板の周辺領域にカバー材を設ける段階を含む請求項１から７のいずれか一項に記載の基板製造方法。
【請求項９】
前記カバー材は、酸化膜であり、
前記設ける段階では、さらに、前記カバー材と同一材料を用いて前記基板の最上面上にキャップ膜を設ける、請求項８に記載の基板製造方法。
【請求項１０】
前記絶縁膜は低誘電率膜である請求項１から９のいずれか一項に記載の基板製造方法。
【請求項１１】
請求項１から１０のいずれか一項に記載の基板製造方法により製造された基板を支持基板に接合する段階と、
前記接合する段階の後に、前記基板の外縁領域をトリミングする段階と、
前記トリミングする段階の後に、前記基板を薄化する段階と、
を含むデバイス製造方法。
【請求項１２】
請求項１から１０のいずれか一項に記載の基板製造方法により製造された基板の外縁領域をトリミングする段階と、
前記トリミングする段階の後に、前記基板を支持基板に接合する段階と
前記接合する段階の後に、前記基板を薄化する段階と、
を含むデバイス製造方法。
【請求項１３】
前記基板の周辺領域は、前記基板の外縁を含む外縁領域を有し、
前記周辺領域の幅は、前記外縁領域の幅より大きい、請求項１１又は１２に記載のデバイス製造方法。
【請求項１４】
前記基板の外縁領域を区画するラインは、前記基板の周辺領域を区画するラインの外側に位置する、請求項１１又は１２に記載のデバイス製造方法。
【請求項１５】
薄化された前記基板上に別の基板を接合する段階をさらに含む請求項１１から１４のいずれか一項に記載のデバイス製造方法。
【請求項１６】
前記基板を、前記複数の領域のそれぞれに形成された機能素子を組み込んで機能デバイスを形成するよう個別のチップに個片化する段階をさらに含む請求項１１から１５のいずれか一項に記載のデバイス製造方法。
【請求項１７】
第１機能素子と、前記第１機能素子に電気的に接続された配線層と、前記第１機能素子および前記配線層の少なくとも一方の上に形成された絶縁膜とを有する第１のダイと、
前記第１のダイの一面側に接合された、第２機能素子を有する第２のダイと、
前記第１のダイの他面側に接合された、第３機能素子を有する第３のダイと、
を備える積層型デバイス。
【請求項１８】
前記第２機能素子は、光センサを含み、
前記第１機能素子および前記第３機能素子は、それぞれ前記光センサの出力信号を処理する回路素子を含む、請求項１７に記載の積層型デバイス。
【請求項１９】
前記第１機能素子の前記回路素子は、前記光センサの出力信号を演算処理する演算素子であり、
前記第３機能素子の前記回路素子は、前記演算素子による演算処理の結果を記憶するメモリである、請求項１８に記載の積層型デバイス。
【請求項２０】
それぞれに機能素子が形成され、同一形状を有する複数の領域を有する素子層と、前記素子層に積層され、前記素子層に電気的に接続された配線層と、前記素子層および前記配線層の少なくとも一方の上に形成された絶縁膜と、を有する基板をトリミングする方法であって、
前記絶縁膜において前記素子層の前記複数の領域以外の領域に重なる部分の少なくとも一部が除去された前記基板を、前記基板の外縁から、少なくとも一部が除去された前記絶縁膜の外側までトリミングする、方法。
【請求項２１】
それぞれに機能素子が形成され、同一形状を有する複数の領域を有する素子層と、前記素子層に積層され、前記素子層に電気的に接続された配線層と、前記素子層および前記配線層の少なくとも一方の上に形成された絶縁膜と、を有する基板をトリミングする装置であって、
前記絶縁膜において前記素子層の前記複数の領域以外の領域に重なる部分の少なくとも一部が除去された前記基板を、前記基板の外縁から、少なくとも一部が除去された前記絶縁膜の外側までトリミングする、装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板製造方法、デバイス製造方法、積層型デバイス、並びにトリミングする方法及び装置に関する。
【背景技術】
【０００２】
トランジスタ等の複数の機能素子及びそれらの電極を再配線する複数の配線層が形成された基板を支持基板に接合し、基板を研磨して薄化し、さらにその基板に別の基板を接合して積層基板を製造することで、積層型の機能デバイス（単に、積層型デバイスとも呼ぶ）を製造することができる。ここで、基板の薄化によるナイフエッジの形成、チッピングに伴う基板の破損及び発塵を防止するために、基板の周囲をトリミング（エッジトリムとも呼ぶ）することがある（例えば、特許文献１参照）。
【０００３】
近年のデバイスの微細化に伴って配線遅延が無視できなくなり、低誘電率膜（ｌｏｗ−ｋ膜）を介して複数の配線層を積層することで寄生容量を抑制する技術が採用されるようになった。
【０００４】
しかし、ｌｏｗ−ｋ膜の強度が劣るため、基板をエッジトリムしたときに、これを界面として基板表層が剥がれる或いは発塵するという問題がある。また、配線層も含めて基板をエッジトリムすることで金属汚染の問題も生ずる。
［特許文献１］  特開２０１０−１５７６７０号公報
【発明の概要】
【０００５】
本発明の第１の態様においては、それぞれに機能素子が形成され、同一形状を有する複数の領域を有する素子層と、素子層に積層され、素子層に電気的に接続された配線層と、を有する基板を製造する基板製造方法であって、素子層および配線層の少なくとも一方の上に絶縁膜を形成する段階と、絶縁膜において素子層の複数の領域以外の領域に重なる部分の少なくとも一部を除去する段階と、を含む基板製造方法が提供される。
【０００６】
本発明の第２の態様においては、それぞれに機能素子が形成され、同一形状を有する複数の領域を有する素子層と、素子層に積層され、素子層に電気的に接続された配線層と、を有する基板を製造する基板製造方法であって、素子層及び配線層の少なくとも一方の上において、複数の領域以外の領域の少なくとも一部に重なる位置にマスクを形成する段階と、素子層及び配線層のうちマスクが形成された層の上に絶縁膜を形成する段階と、素子層及び配線層のうちマスクが形成された層からマスクを除去する段階と、を含む基板製造方法が提供される。
【０００７】
本発明の第３の態様においては、基板製造方法により製造された基板を支持基板に接合する段階と、接合する段階の後に、基板の外縁領域をトリミングする段階と、トリミングする段階の後に、基板を薄化する段階と、を含むデバイス製造方法が提供される。
【０００８】
本発明の第４の態様においては、基板製造方法により製造された基板の外縁領域をトリミングする段階と、トリミングする段階の後に、基板を支持基板に接合する段階と、接合する段階の後に、基板を薄化する段階と、を含むデバイス製造方法が提供される。
【０００９】
本発明の第５の態様においては、第１機能素子と、第１機能素子に電気的に接続された配線層と、第１機能素子および配線層の少なくとも一方の上に形成された絶縁膜とを有する第１のダイと、第１のダイの一面側に接合された、第２機能素子を有する第２のダイと、第１のダイの他面側に接合された、第３機能素子を有する第３のダイと、を備える積層型デバイスが提供される。
【００１０】
本発明の第６の態様においては、それぞれに機能素子が形成され、同一形状を有する複数の領域を有する素子層と、素子層に積層され、素子層に電気的に接続された配線層と、素子層および配線層の少なくとも一方の上に形成された絶縁膜と、を有する基板をトリミングする方法であって、絶縁膜において素子層の複数の領域以外の領域に重なる部分の少なくとも一部が除去された基板を、基板の外縁から、少なくとも一部が除去された絶縁膜の外側までトリミングする、方法が提供される。
【００１１】
本発明の第７の態様においては、それぞれに機能素子が形成され、同一形状を有する複数の領域を有する素子層と、素子層に積層され、素子層に電気的に接続された配線層と、素子層および配線層の少なくとも一方の上に形成された絶縁膜と、を有する基板をトリミングする装置であって、絶縁膜において素子層の複数の領域以外の領域に重なる部分の少なくとも一部が除去された基板を、基板の外縁から、少なくとも一部が除去された絶縁膜の外側までトリミングする、装置が提供される。
【００１２】
なお、上記の発明の概要は、本発明の特徴のすべてを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１３】
【図１】本実施形態に係るデバイス製造システムの構成を示す。
【図２】積層装置の構成を概略的に示す。
【図３Ａ】本実施形態に係る基板製造方法により製造される基板の上面構成を示す。
【図３Ｂ】本実施形態に係る基板製造方法により製造される基板の断面構成を示す。
【図４Ａ】基板製造方法の素子層形成工程のフローを示す。
【図４Ｂ】基板製造方法の再配線層形成工程のフローを示す。
【図５Ａ】絶縁膜形成工程における基板の状態を示す。
【図５Ｂ】第１配線層のエッチストッパ膜及びｌｏｗ−ｋ膜形成工程における基板の状態を示す。
【図５Ｃ】第１配線層のレジスト膜形成工程における基板の状態を示す。
【図５Ｄ】第１配線層のエッチング工程における基板の状態を示す。
【図５Ｅ】第１配線層のエッチバック及びレジスト除去工程における基板の状態を示す。
【図５Ｆ】第１配線層のキャップ膜形成工程における基板の状態を示す。
【図５Ｇ】第１配線層のレジスト膜形成工程における基板の状態を示す。
【図５Ｈ】第１配線層のエッチング工程における基板の状態を示す。
【図５Ｉ】第１配線層のエッチバック及びレジスト除去工程における基板の状態を示す。
【図５Ｊ】第１配線層のバリアメタル膜及び金属膜形成工程における基板の状態を示す。
【図５Ｋ】第１配線層の金属膜のＣＭＰ工程における基板の状態を示す。
【図６Ａ】絶縁層のエッチストッパ膜及びｌｏｗ−ｋ膜形成工程における基板の状態を示す。
【図６Ｂ】絶縁層のレジスト膜形成工程における基板の状態を示す。
【図６Ｃ】絶縁層のエッチング工程における基板の状態を示す。
【図６Ｄ】絶縁層のエッチバック及びレジスト除去工程における基板の状態を示す。
【図６Ｅ】絶縁層のキャップ膜形成工程における基板の状態を示す。
【図６Ｆ】絶縁層のレジスト膜形成工程における基板の状態を示す。
【図６Ｇ】絶縁層のエッチング工程における基板の状態を示す。
【図６Ｈ】絶縁層のエッチバック及びレジスト除去工程における基板の状態を示す。
【図６Ｉ】絶縁層のバリアメタル膜及び金属膜形成工程における基板の状態を示す。
【図６Ｊ】絶縁層の金属膜のＣＭＰ工程における基板の状態を示す。
【図７Ａ】第２配線層のエッチストッパ膜及びｌｏｗ−ｋ膜形成工程における基板の状態を示す。
【図７Ｂ】第２配線層のレジスト膜形成工程における基板の状態を示す。
【図７Ｃ】第２配線層のエッチング工程における基板の状態を示す。
【図７Ｄ】第２配線層のエッチバック及びレジスト除去工程における基板の状態を示す。
【図７Ｅ】第２配線層のキャップ膜形成工程における基板の状態を示す。
【図７Ｆ】第２配線層のレジスト膜形成工程における基板の状態を示す。
【図７Ｇ】第２配線層のエッチング工程における基板の状態を示す。
【図７Ｈ】第２配線層のエッチバック及びレジスト除去工程における基板の状態を示す。
【図７Ｉ】第２配線層のバリアメタル膜及び金属膜形成工程における基板の状態を示す。
【図７Ｊ】第２配線層の金属膜のＣＭＰ工程における基板の状態を示す。
【図８】後トリムによる組み立て工程のフローを示す。
【図９Ａ】基板を支持基板上に積層する工程における基板の状態を示す。
【図９Ｂ】積層基板をエッジトリムする工程における基板の状態を示す。
【図９Ｃ】基板を薄化する工程における基板の状態を示す。
【図９Ｄ】別の基板を積層基板上に積層する工程における基板の状態を示す。
【図１０】前トリムによる組み立て工程のフローを示す。
【図１１Ａ】基板をエッジトリムする工程における基板の状態を示す。
【図１１Ｂ】基板を支持基板上に積層する工程における基板の状態を示す。
【図１１Ｃ】基板を薄化する工程における基板の状態を示す。
【図１１Ｄ】別の基板を積層基板上に積層する工程における基板の状態を示す。
【発明を実施するための形態】
【００１４】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。
【００１５】
図１は、本実施形態に係るデバイス製造システム１００の構成を示す。デバイス製造システム１００は、エッジトリムしても低誘電率膜（ｌｏｗ−ｋ膜）が露出しない基板を製造し、それにより基板表層の欠け及び剥離を防止して機能デバイスを効率良く製造する基板製造方法及びデバイス製造方法を具現するシステムである。デバイス製造システム１００は、露光装置１１０、エッチング装置１２０、成膜装置１３０、イオン注入装置１４０、平坦化（ＣＭＰ）装置１５０、積層装置１６０、薄化装置１７０、トリミング装置１８０、及び制御装置１９０を備える。
【００１６】
なお、本実施形態において、基板は、論理回路を構成するトランジスタ、コンデンサ、抵抗体およびダイオード等の複数の機能素子が一面上に形成され、さらにそれらの電極を再配線する複数の配線層がそれぞれｌｏｗ−ｋ膜を介して積層されたシリコン（Ｓｉ）等の半導体ウエハであってよい。また、ｌｏｗ−ｋ膜は、特にＳｉより脆い材料よりなる絶縁膜の一例であり、ｌｏｗ−ｋ膜に代えて又はこれと併せて、ｌｏｗ−ｋ膜以外の脆い材料よりなる絶縁膜を介して配線層が積層された半導体ウエハであってもよい。また、斯かる基板に接合される支持基板等の接合基板は、複数の機能素子及び複数の配線層が形成された半導体ウエハに限らず、集積回路、配線回路、電子素子、光学素子等、任意の素子が形成されたウエハであってもよいし、ベアウエハであってもよい。また、基板は、単一のウエハに限らず、複数のウエハが接合されてなる積層ウエハであってもよい。
【００１７】
露光装置１１０は、基板表面にレジストを塗布し、マスクを介して基板を露光することで、マスクのパターンを基板表面に転写する装置である。ここで、レジストは、露光装置１１０に付設されている塗布装置（コータとも呼ぶ（不図示））により塗布される。マスクのパターンは、光学系により、通常４分の１又は５分の１に縮小されて基板表面に転写される。露光装置１１０は、ステップ・アンド・リピート法又はスキャン法により、基板上に配列された複数の矩形状のショット領域のそれぞれにパターンを転写する。露光処理後、現像装置（デベロッパとも呼ぶ（不図示））を用いて現像することにより、基板上にレジストパターンが形成される。
【００１８】
エッチング装置１２０は、基板上に形成されたレジストをマスクとして基板表面をエッチングする装置である。エッチング処理により、基板上に、配線パターン、配線層間を接続するビアホール、機能素子を分離するトレンチ等が形成される。また、基板上からｌｏｗ−ｋ膜、酸化膜等が取り除かれる。薬液を用いるウェットエッチング、反応性ガスを用いるドライエッチングを採用することができる。薬液は、例えば、被エッチング材料として配線層を形成するアルミニウム（Ａｌ）又はＡｌ合金膜に対して燐酸（Ｈ３ＰＯ４）、硝酸（ＨＮＯ３）、酢酸（ＣＨ３ＣＯＯＨ）、及び水（Ｈ２Ｏ）の混合液、シリカ（ＳｉＯ２）に対して弗酸（ＨＦ）、シリコン系膜に対して硝酸、窒化膜に対して燐酸が使用される。反応性ガスは、例えば、Ａｌ又はＡｌ合金膜に対してＢＣｌ３、ＣＣｌ４、ＳｉＣｌ４、Ｃｌ２、ＨＣｌ等の塩素（Ｃｌ）系ガスが使用されるほかは、シリカ、シリコン系膜、窒化膜等に対してＣＦ４、ＣＦ４−Ｏ２等の弗素（Ｆ）系ガスが使用される。なお、エッチング処理後の薬液又は反応性ガスは適切に廃棄処理される。
【００１９】
成膜装置１３０は、基板上に、機能素子を構成する半導体膜、配線層を構成する配線膜、及び配線層間を絶縁する絶縁膜を形成する装置である。成膜装置１３０は、シリコン酸化炉、ＣＶＤ装置（プラズマＣＶＤ装置を含む）、スパッタリング装置、メッキ装置、塗布装置等の装置を含んでよい。半導体膜は、シリコン基板、Ｓｉエピタキシャル膜、多結晶シリコン膜等を材料として、エピタキシャル成長法、ＣＶＤ法等により形成されて機能素子を構成する拡散層、抵抗膜、ゲート電極等を含む。配線膜は、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）等を材料として、ＣＶＤ法、スパッタリング法、メッキ法等により一面上に敷設されて機能素子を電気接続する配線、垂直方向に埋設されて複数の配線を電気接続するプラグ等を含む。絶縁膜は、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ等を材料として、シリコン酸化法、ＣＶＤ法、塗布法等により形成されるＰＭＤ、ＩＬＤ、ＳＴＩ、ゲート絶縁膜、サイドウォール膜等を含む。ここで、ＳＴＩは埋め込み膜、ＩＬＤ及びＰＭＤは層間絶縁膜として使用することができる。また、絶縁膜は、単一層内の複数の配線を互いに離間する配線間絶縁膜、或いは複数の配線層間に層間絶縁膜として設けられるｌｏｗ−ｋ膜を含む。
【００２０】
ここで、ｌｏｗ−ｋ膜は、絶縁膜材料として従来より使用されているシリカ（ＳｉＯ２（比誘電率４．０））、ＦドープＳｉＯ２（ＳｉＯＦ（比誘電率３．４〜３．６））等に代えて、配線間に寄生する容量を抑える目的で使用されるより誘電率の低い材料からなる膜である。ｌｏｗ−ｋ膜の材料として、例えば、Ｈ含有ポリシロキサン（ＨＳＱ（比誘電率３．０程度））、カーボン含有ＳｉＯ２膜（ＳｉＯＣ（比誘電率２．５〜２．８））、メチル含有ポリシロキサン（ＭＳＱ）、ポリイミド系、パリレン系、テフロン（登録商標）系のポリマ（比誘電率２．５〜３．０）を使用することができる。なお、ＭＳＱ等を、ポーラス（多孔質）状に成膜してもよい。ｌｏｗ−ｋ膜は、配線を構成するＣｕ等の金属の拡散を防止するＳｉＣＮ膜、ｌｏｗ−ｋ膜の表面を保護するとともに機械的強度を向上するためのキャップ膜等と積層した積層膜として構成してもよい。
【００２１】
イオン注入装置１４０は、半導体基板に不純物イオンを注入する装置であり、それにより基板内にｎ型領域及びｐ型領域が設けられて機能素子が形成される。露光装置１１０を用いて基板上にレジストパターンを形成した後、イオン注入装置１４０によりそのレジストをマスクとして基板にイオンを注入し、熱処理して結晶回復する。不純物として、ｎ型領域を設ける場合に例えば燐（Ｐ）又は砒素（Ａｓ）、ｐ型領域を設ける場合に例えば硼素（Ｂ）が不純物として用いられる。
【００２２】
平坦化（ＣＭＰ）装置１５０は、パッドを用いて表面を研磨することで、基板表面を平坦化する装置である。ここで、パッドと基板との間に研磨材料（スラリとも呼ぶ）を含む溶液が導入される。スラリとして、例えば、シリカ系（ＳｉＯ２）、アルミナ系（Ａｌ２Ｏ３）、ジルコニア系（ＺｒＯ２）材料等が使用され、ＣＭＰ装置１５０により層間絶縁膜、バリアメタル、配線層、ｌｏｗ−ｋ膜等の基板表面の任意の層及び膜が平坦化される。
【００２３】
積層装置１６０は、複数の機能素子及び複数の配線層が形成された基板を支持基板、別の複数の機能素子が形成された基板、斯かる基板を含む積層体に接合して、積層基板（積層体とも呼ぶ）を製造する装置である。積層装置１６０の構成及び動作については後述する。
【００２４】
薄化装置１７０は、基板又は積層基板を研磨又は研削して薄化する装置である。本実施形態では、積層基板に含まれる複数の基板のうち、特に中間層に位置する基板が薄化される。薄化装置１７０は、例えば平面砥石ホイールを高速回転させて基板の裏面を研削（バックグラインド）する。それにより、例えば約７５０μｍの厚さを有する基板は、複数の機能素子及び複数の配線層を含む厚さ１０μｍ程度の層に薄化される。
【００２５】
トリミング装置１８０は、基板の周辺領域又は積層基板の周辺領域を研削する、すなわちエッジトリム（エッジトリミングまたは単にトリミングとも呼ぶ）する装置である。トリミング装置１８０は、例えば、基板をテーブル上に支持して回転させつつ、基板の上面にダイシングブレードを接触することで、基板の周辺領域を端から幅３〜４ｍｍ程度、薄化基板の厚み以上（例えば、当該厚みの１２０％程度）の深さまでサークルカットする。それにより、基板の周辺領域に上面視円環形状、側面視矩形状の段部が形成される。
【００２６】
制御装置１９０は、上述の装置に通信可能に接続されて、それぞれの動作を制御する装置である。制御装置１９０は、例えば、リードオンリメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）等を有するマイクロコンピュータのような情報処理装置である。ＲＯＭには各装置を制御する制御プログラムが記憶されている。制御装置１９０は、ＲＯＭに記憶されている制御プログラムを読み出し、ＲＡＭに展開して実行することで、その機能を発現する。
【００２７】
図２に、積層装置１６０の構成を概略的に示す。積層装置１６０は、フレーム１６０ａ、固定ステージ１６１、移動ステージ１６２、干渉計１６３、顕微鏡１６４，１６５、及び制御部１６９を備える。
【００２８】
フレーム１６０ａは、積層装置１６０の構成各部を支持する枠体であり、床面（不図示）上に防振装置（不図示）を介して設置されている。
【００２９】
固定ステージ１６１は、基板１０を支持するステージであり、フレーム１６０ａの天井部に基板１０を保持する保持面を下方に向けて固定されている。ここで、基板１０は、ホルダ１６１Ｈに支持され、これを介して保持面に真空チャック又は静電チャックにより保持される。
【００３０】
移動ステージ１６２は、基板２０を支持して水平方向に移動するステージである。移動ステージ１６２は、フレーム１６０ａの底部上に配された駆動装置１６２Ｄを有し、これにより基板２０を保持するステージを水平方向及び垂直方向に駆動する。ここで、基板２０は、ホルダ１６２Ｈに支持され、これを介してステージ上の保持面に真空チャック又は静電チャックにより保持される。なお、ホルダ１６２Ｈの保持面は凸状に湾曲しているため、これに支持される基板２０は凸状に変形する。
【００３１】
干渉計１６３は、移動ステージ１６２の位置を測定する測定器であり、フレーム１６０ａの左側部に固定されている。干渉計１６３は、移動ステージ１６２の側面に設けられた鏡面に測定光を投射し、反射光を参照光（不図示）と重ねて検出することで、移動ステージ１６２の水平方向の位置を測定する。その測定結果は、制御部１６９に供給される。
【００３２】
顕微鏡１６４は、移動ステージ１６２上に支持された基板２０の複数のアライメントマーク２０Ｍを検出する検出系であり、フレーム１６０ａの天井部に下方に向けて固定されている。顕微鏡１６４の検出結果は、制御部１６９に供給される。
【００３３】
顕微鏡１６５は、固定ステージ１６１上に支持された基板１０のアライメントマーク１０Ｍを検出する検出系であり、移動ステージ１６２の上面左に上方に向けて固定されている。顕微鏡１６５の検出結果は、制御部１６９に供給される。
【００３４】
なお、移動ステージ１６２の位置、或いは顕微鏡１６４，１６５の相対位置は、移動ステージ１６２を駆動して顕微鏡１６５を顕微鏡１６４の直下に位置決めし、顕微鏡１６４，１６５を相互に又は共通の指標に対して合焦して、干渉計１６３の測定光の光軸により定まる測定座標をリセットすることで較正することができる。顕微鏡１６４，１６５の相対位置はベースラインとも呼び、斯かる相対位置の較正をベースライン計測とも呼ぶ。
【００３５】
制御部１６９は、上述の構成各部を制御するユニットであり、干渉計１６３を用いて移動ステージ１６２の位置を測定し、干渉計１６３の測定結果に基づいて駆動装置１６２Ｄを制御して、移動ステージ１６２を水平方向及び垂直方向に駆動する。また、制御部１６９は、顕微鏡１６４，１６５を用いて基板１０，２０のアライメントマーク１０Ｍ，２０Ｍを検出し、顕微鏡１６４，１６５の検出結果を用いてアライメントマーク１０Ｍ，２０Ｍの相互の位置関係を決定する。
【００３６】
積層装置１６０による基板１０，２０の接合動作について説明する。接合動作に先だって、基板１０，２０はそれぞれホルダ１６１Ｈ，１６２Ｈに保持される。
【００３７】
まず、制御部１６９の制御により搬送部（不図示）に、基板１０，２０をそれぞれ保持したホルダ１６１Ｈ，１６２Ｈをそれぞれ固定ステージ１６１及び移動ステージ１６２上に搬入させる。
【００３８】
次いで、移動ステージ１６２の位置、すなわち、顕微鏡１６４，１６５の相対位置を較正する。その詳細手順は先述のとおりである。
【００３９】
次いで、顕微鏡１６４，１６５を用いて、基板２０，１０のそれぞれの複数のアライメントマーク２０Ｍ，１０Ｍを検出する。制御部１６９の制御により、干渉計１６３が移動ステージ１６２の位置を測定し、その測定結果に基づいて移動ステージ１６２が駆動することにより、基板２０の複数のアライメントマーク２０Ｍが顕微鏡１６４の視野内に逐次位置決めされ、顕微鏡１６４に検出される。また、制御部１６９の制御により、干渉計１６３が移動ステージ１６２の位置を測定し、その測定結果に基づいて移動ステージ１６２が駆動することにより、顕微鏡１６５の視野内に基板１０の複数のアライメントマーク１０Ｍが逐次位置決めされ、顕微鏡１６５に検出される。干渉計１６３の測定結果と顕微鏡１６４，１６５の検出結果とから、基板１０，２０の複数のアライメントマーク１０Ｍ，２０Ｍの相互の位置関係、すなわち、基板１０，２０の位置関係が決定される。
【００４０】
次いで、基板１０，２０を位置合わせする。先に決定した基板１０，２０の位置関係に基づいて複数のアライメントマーク１０Ｍ，２０Ｍ間の位置ずれが統計的に最小又は閾値以下になるように、制御部１６９の制御下で移動ステージ１６２を駆動させることにより基板２０を水平方向に位置決めする。ここで、統計的な位置合わせ法として、エンハンスト・グローバル・アライメントを採用してよい。
【００４１】
次いで、基板１０，２０を接合する。制御部１６９の制御により、基板２０を支持する移動ステージ１６２が上方に駆動し、これにより、基板２０の接合面が基板１０の接合面に重なる。それにより、基板１０，２０が積層された積層基板が形成される。その後、制御部１６９の制御により、積層基板の形成が確認され、固定ステージ１６１から基板１０が解放される。
【００４２】
この場合に、直接接合により、基板１０，２０を接合してもよい。基板１０，２０のそれぞれの接合面をプラズマ暴露等により活性化し、ホルダ１６２Ｈにより支持されて凸状に変形した基板２０の一部を基板１０に当接して接触領域を形成し、そしてホルダ１６１Ｈによる基板１０の保持を解除する。基板１０，２０の接合面の分子間力により、接触領域に隣接する領域が自律的に吸着して接触領域が径方向に向かって順次広がるボンディングウェーブが発生し、これにより基板１０に歪みを生じさせながら基板１０，２０が接合される。また、これに代えて、接合面での固相拡散、接着剤を用いた接合であってもよい。
【００４３】
なお、基板１０，２０の接合とは、複数の基板１０，２０の主面を互いに平行にして重ね、互いの相対位置を水素結合、ファンデルワールス結合、共有結合等により固定することをいう。一方、基板１０，２０を重ねるとは、複数の基板１０，２０の主面を互いに接する状態にすることをいうが、互いの相対位置が固定された状態を指すとは限らない。また、「積層」を「重ねる」と同義で用いることがある。なお、基板１０，２０は、積層された場所で接合を開始する場合もあるが、接合が進行している間に接合領域（本実施形態では固定ステージ１６１の直下の領域）から搬出され、位置合わせされた場所と異なる場所で接合が完了する場合もある。また、位置合わせされた場所とは別の場所で、加熱、加圧等により基板１０，２０を接合する場合もある。
【００４４】
基板１０，２０が接合された後、制御部１６９の制御により、移動ステージ１６２を駆動して積層基板を搬出領域に退避させ、移動ステージ１６２から積層基板を解放させる。積層基板は、それらを保持するホルダ１６１Ｈ，１６２Ｈとともに、もしくは、積層基板単体で、積層装置１６０から搬出される。これにより、接合動作が完了する。
【００４５】
図３Ａに、本実施形態に係る基板製造方法により製造される基板１０の上面構成を示す。基板１０の上面は、円形状の内部領域１０Ｓ及び円環状の周辺領域１０Ｅを含む。内部領域１０Ｓ及び周辺領域１０Ｅは、基板１０の中心を基準とする円形の境界１０ａにより、その内側及び外側にそれぞれ区画されている。つまり、内部領域１０Ｓは、周辺領域１０Ｅに囲まれている。
【００４６】
内部領域１０Ｓには、複数の矩形状のショット領域Ｓが配列されている。ここで、複数のショット領域Ｓは、図３Ａに示すように外側のショット領域の角部が内部領域１０Ｓの外周に内接するように密に配列されてもよいし、内部領域１０Ｓのより内側に配列されてもよい。各ショット領域Ｓには機能素子が個別に形成され、さらにそれぞれの機能素子の上方にその電極を再配線する複数の配線層が形成されている。ここで、複数の配線層は、ｌｏｗ−ｋ膜を介して積層されている。ただし、複数の機能素子のそれぞれに対する複数の配線層は、内部領域１０Ｓの全体又は複数のショット領域Ｓの全体に広がって一体的に形成されている。各ショット領域Ｓの境界、すなわち、スクライブラインに沿って基板１０をダイシングし、個片化することで、各ショット領域Ｓに形成された機能素子及びその上方に形成された複数の配線層から個別のチップが得られる。
【００４７】
なお、内部領域１０Ｓには、複数のショット領域Ｓの外側に複数のアライメントマーク１０Ｍが設けられている。また、各ショット領域の境界、すなわち、スクライブライン上にアライメントマークを設けてもよい。
【００４８】
複数のショット領域Ｓが形成されていない周辺領域１０Ｅすなわち複数のショット領域Ｓ以外の領域は、機能素子の上方に形成された少なくとも１つのｌｏｗ−ｋ膜又はこれを含む再配線層の周辺部が除去されてカバー材１０Ｃが設けられる領域である。また、周辺領域１０Ｅは、エッジトリムされる基板１０の外縁領域１０Ｅ０を一部に含む。ここで、外縁領域１０Ｅ０は、基板１０の中心を基準とする円形のトリムライン１０ｂによりその外側に区画される。トリムライン１０ｂが境界１０ａの外側、ただし基板１０の外縁より内側に位置するため、外縁領域１０Ｅ０は周辺領域１０Ｅの外側半部を占める。ここで、周辺領域１０Ｅの幅は、外縁領域１０Ｅ０の幅より大きく、一例として５〜７ｍｍである。一方、外縁領域１０Ｅ０の幅は、一例として３〜５ｍｍである。なお、複数のショット領域Ｓが境界１０ａより内側に位置する場合などには、トリムライン１０ｂを境界１０ａに重ねる、すなわち、基板１０の周辺領域１０Ｅの全体を外縁領域１０Ｅ０としてもよい。
【００４９】
なお、本実施形態に係る基板製造方法では、図３Ａに示した基板１０のように内部領域１０Ｓにのみ機能素子が形成されるショット領域Ｓが配列され、周辺領域１０Ｅにはショット領域Ｓは配列されない基板を用いることとしたが、これに限らず、内部領域１０Ｓおよび周辺領域１０Ｓの全ての領域にショット領域Ｓが配列された基板を用いてもよい。この場合、内部領域１０Ｓ内に全体が位置し、平面形状が矩形をなしたショット領域Ｓ（有効領域と呼ぶこととする）に形成された機能素子は個別の機能デバイスに組み込まれるが、内部領域１０Ｓ外にわずかでも一部がはみ出ており、内部領域１０Ｓ内に全体が位置するショット領域Ｓと同一形状とならない、つまり平面形状が矩形をなさないショット領域Ｓ（無効領域と呼ぶこととする）は機能デバイスを構成せずに廃棄されるため、無効領域に形成された機能素子は機能デバイスに組み込まれない。そこで、斯かる基板においては、有効領域が形成された領域を内部領域と定め、無効領域が形成された領域を周辺領域と定めてもよく、内部領域及び周辺領域は必ずしもそれぞれ円形状及び円環状でなくてもよい。
【００５０】
図３Ｂに、基板１０の断面構成を示す。基板１０は、一例として、素子層１１、絶縁膜１２、配線層１３、絶縁層１４、配線層１５、カバー材１０Ｃ、及び保護膜１６を含む。なお、配線層１３、絶縁層１４、及び配線層１５を再配線層１０Ｗとも呼ぶ。
【００５１】
素子層１１は、複数の機能素子が形成された層である。後述する基板製造工程のうちの素子層形成工程Ｓ１００により形成される。
【００５２】
絶縁膜１２は、素子層１１に形成された機能素子を絶縁保護する層であり、素子層１１の上面上に設けられてその内部領域１０Ｓを覆う。
【００５３】
配線層１３は、機能素子の電極を再配線するための層であり、素子層１１に積層されている。また、配線層１３は、配線間絶縁膜及びその中に敷設された配線を含む。
【００５４】
配線間絶縁膜は、一例として、エッチストッパ膜１３ａ、ｌｏｗ−ｋ膜１３ｂ、及びキャップ膜１３ｃを含む。エッチストッパ膜１３ａは、配線層１３内に配線溝１３ｄ０を形成する際にエッチングを停止するための膜であり、内部領域１０Ｓ内で絶縁膜１２上に設けられている。なお、エッチストッパ膜１３ａの膜厚は、エッチングが配線層１３の下方まで進まないように適切な厚さに定められる。ｌｏｗ−ｋ膜１３ｂは、寄生容量が小さく、配線層１３内に形成される配線間を絶縁するための膜であり、内部領域１０Ｓ内でエッチストッパ膜１３ａ上に比較的大きな膜厚で設けられている。キャップ膜１３ｃは、ｌｏｗ−ｋ膜１３ｂの表面を保護するとともに機械的強度を向上するための膜であり、内部領域１０Ｓ内でｌｏｗ−ｋ膜１３ｂ上に比較的小さい膜厚で設けられている。
【００５５】
配線は、一例として、バリアメタル膜１３ｄ及び金属膜１３ｅを含む。バリアメタル膜１３ｄは、特に配線金属としてＣｕを用いる場合に銅原子の酸化膜への拡散を防ぐための膜であり、配線層１３内に形成された配線溝１３ｄ０の内面上に成膜されている。金属膜１３ｅは、配線本体をなす金属からなる膜であり、一例としてＣｕ膜をバリアメタル膜１３ｄ上に成膜することで配線溝１３ｄ０内に埋設されている。
【００５６】
なお、配線の金属膜１３ｅは、Ｃｕに限らずＡｌ等、別の金属を用いて成膜してもよい。斯かる場合、Ａｌはエッチングによるパターニングが容易であることから、内部領域１０Ｓ内で基板１０（絶縁膜１２）上に金属膜１３ｅをパターニングし、金属膜１３ｅの周囲にｌｏｗ−ｋ膜１３ｂを設け、さらにキャップ膜１３ｃによりその上面を覆うとともに周辺領域１０Ｅを埋め込むことで、配線層１３が形成される。
【００５７】
絶縁層１４は、異なる配線層１３，１５を互いに絶縁して積層するための層であり、層間絶縁膜及びその中に埋設されたプラグを含む。
【００５８】
層間絶縁膜は、一例として、エッチストッパ膜１４ａ、ｌｏｗ−ｋ膜１４ｂ、及びキャップ膜１４ｃを含む。エッチストッパ膜１４ａは、絶縁層１４内にプラグ溝１４ｄ０を形成する際にエッチングを停止するための膜であり、内部領域１０Ｓ内で配線層１３（キャップ膜１３ｃ）上に設けられている。なお、エッチストッパ膜１４ａの膜厚は、エッチングが配線層１４の下方まで進まないように適切な厚さに定められる。ｌｏｗ−ｋ膜１４ｂは、小さい寄生容量で配線層１３，１５間を絶縁するための膜であり、内部領域１０Ｓ内でエッチストッパ膜１４ａ上に比較的大きな膜厚で設けられている。キャップ膜１４ｃは、ｌｏｗ−ｋ膜１４ｂの表面を保護するとともに機械的強度を向上するための膜であり、内部領域１０Ｓ内でｌｏｗ−ｋ膜１４ｂ上に比較的小さい膜厚で設けられている。
【００５９】
プラグは、一例として、バリアメタル膜１４ｄ及び金属膜１４ｅを含む。バリアメタル膜１４ｄは、特にプラグ金属としてＣｕを用いる場合に銅原子の酸化膜への拡散を防ぐための膜であり、絶縁層１４内に形成されたプラグ溝１４ｄ０の内面上に成膜されている。金属膜１４ｅは、プラグ本体をなす金属からなる膜であり、一例としてＣｕ膜をバリアメタル膜１４ｄ上に成膜することでプラグ溝１４ｄ０内に埋設されている。
【００６０】
配線層１５は、配線層１３と同様に、機能素子の電極を再配線するための層であり、配線間絶縁膜及びその中に敷設された配線を含む。
【００６１】
配線間絶縁膜は、一例として、エッチストッパ膜１５ａ、ｌｏｗ−ｋ膜１５ｂ、及びキャップ膜１５ｃを含む。これらの膜は、配線層１３における同種膜と同じ機能を果たす。エッチストッパ膜１５ａは、内部領域１０Ｓ内で絶縁層１４上に設けられている。なお、エッチストッパ膜１５ａの膜厚は、エッチングが配線層１５の下方まで進まないように適切な厚さに定められる。ｌｏｗ−ｋ膜１５ｂは、内部領域１０Ｓ内でエッチストッパ膜１５ａ上に比較的大きな膜厚で設けられている。キャップ膜１５ｃは、内部領域１０Ｓ内でｌｏｗ−ｋ膜１５ｂ上に比較的小さい膜厚で設けられている。
【００６２】
配線は、一例として、バリアメタル膜１５ｄ及び金属膜１５ｅを含む。これらの膜は、配線層１３における同種膜と同じ機能を果たす。バリアメタル膜１５ｄは、配線層１５内に形成された配線溝１５ｄ０の内面上に成膜されている。金属膜１５ｅは、一例としてＣｕ膜をバリアメタル膜１５ｄ上に成膜することで配線溝１５ｄ０内に埋設されている。
【００６３】
カバー材１０Ｃは、周辺領域１０Ｅに設けられて、絶縁膜１２並びに配線層１３、絶縁層１４、及び配線層１５（すなわち再配線層１０Ｗ）を側方から覆う部材である。カバー材１０Ｃは、キャップ膜１３ｃ，１４ｃ，１５ｃと同一の材料により形成されてもよい。カバー材１０Ｃと配線層１３内のキャップ膜１３ｃとで形成される空間内にｌｏｗ−ｋ膜１３ｂが埋設されている。カバー材１０Ｃと配線層１４内のキャップ膜１４ｃとで形成される空間内にｌｏｗ−ｋ膜１４ｂが埋設されている。カバー部材１０Ｃと配線層１５内のキャップ膜１５ｃとで形成される空間内にｌｏｗ−ｋ膜１５ｂが埋設されている。
【００６４】
保護膜１６は、基板１０の上面全体（すなわち、内部領域１０Ｓ及び周辺領域１０Ｅの両方）を覆って、配線層１３，１５を保護する膜である。保護膜１６は、例えば、ＳｉＣＮ膜等のバリア絶縁膜並びにＳｉＯ２膜及びＳｉＯＮ膜を含む二層構造のカバー膜を含む。
【００６５】
デバイス製造システム１００によるデバイス製造の方法について説明する。デバイス製造のフローは、基板製造工程（Ｓ１００，Ｓ２００）及び組み立て工程Ｓ３００，Ｓ４００を含む。基板製造工程は、素子層形成工程Ｓ１００及び再配線層形成工程Ｓ２００を含む。
【００６６】
図４Ａに、素子層形成工程Ｓ１００のフローを示す。素子層形成のフローは、基板表面に、機能素子を構成する酸化膜、絶縁膜、及び金属膜を形成する前処理工程、及び、それらの膜をパターニングする後処理工程を含む。
【００６７】
前処理工程では、ステップＳ１０４において、制御装置１９０の制御により、搬送装置（不図示）が基板１０をイオン注入装置１４０に搬送し、イオン注入装置１４０が基板１０に不純物イオンを注入する。それにより、基板１０内に機能素子を構成するｎ型領域及びｐ型領域が設けられる。
【００６８】
ステップＳ１０１において、制御装置１９０の制御により、搬送装置（不図示）が基板１０を成膜装置１３０のシリコン酸化炉に搬送し、シリコン酸化炉が基板１０の表面を酸化させる。それにより、基板１０の表面に酸化膜が形成される。
【００６９】
ステップＳ１０２において、制御装置１９０の制御により、搬送装置（不図示）が基板１０を成膜装置１３０のＣＶＤ装置に搬送し、ＣＶＤ装置が基板１０の表面に絶縁膜を形成する。
【００７０】
ステップＳ１０３において、制御装置１９０の制御により、搬送装置（不図示）が基板１０を成膜装置１３０のスパッタリング装置又はメッキ装置に搬送し、スパッタリング装置がスパッタリング法により又はメッキ装置がメッキ法により基板１０の表面に電極を構成する金属膜を形成する。
【００７１】
なお、これらのステップＳ１０１〜Ｓ１０４は、必要に応じて選択されて実行される。
【００７２】
後処理工程では、ステップＳ１１１において、制御装置１９０の制御により、搬送装置（不図示）が基板１０を露光装置１１０に搬送し、これに付設されたコータが基板表面にレジストを塗布する。これにより、基板表面にレジスト膜が形成される。
【００７３】
ステップＳ１１２において、制御装置１９０の制御により、露光装置１１０がマスクのパターンを基板表面に転写する。それにより、基板１０上のレジストが感光し、マスクのパターンを縮小したパターンの潜像が形成される。
【００７４】
ステップＳ１１３において、制御装置１９０の制御により、露光装置１１０に付設されているデベロッパが基板１０を現像する。それにより、基板表面にレジストパターンが形成される。
【００７５】
ステップＳ１１４において、制御装置１９０の制御により、搬送装置（不図示）が基板１０をエッチング装置１２０に搬送し、エッチング装置１２０がウェットエッチング又はドライエッチングによりレジストパターンをマスクとして基板１０の露出部分をエッチングする（取り除く）。
【００７６】
ステップＳ１１５において、不要となったレジストを取り除く。
【００７７】
これらの一連のステップＳ１１１〜Ｓ１１５により、前処理工程により基板表面に設けられた膜がパターニングされる。
【００７８】
上述のステップを繰り返して機能素子を構成する各種膜を形成及びパターニングして複数の機能膜を積層することで、基板１０上に、一面上に配された複数の機能素子を含む素子層が形成される。
【００７９】
図４Ｂに、再配線層形成工程Ｓ２００のフローを示す。再配線層形成のフローは、素子層形成工程Ｓ１００により複数の機能素子を含む素子層が形成された基板１０上に、配線層を構成する絶縁膜、保護膜、エッチストッパ膜、ｌｏｗ−ｋ膜、キャップ膜、メタルバリア膜及び金属膜を形成する前処理工程、及び、それらの膜をパターニング又は平坦化する後処理工程を含む。
【００８０】
前処理工程では、ステップＳ２０１において、制御装置１９０の制御により、搬送装置（不図示）が基板１０を成膜装置１３０のＣＶＤ装置に搬送し、ＣＶＤ装置がＣＶＤ法により基板１０の表面に絶縁膜又は保護膜を成膜する。絶縁膜は、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ等から形成することができる。保護膜は、例えば、ＳｉＣＮ、ＳｉＯ２、及びＳｉＯＮ等からそれぞれ形成される少なくとも１つの膜を含んでよい。
【００８１】
ステップＳ２０２において、制御装置１９０の制御により、搬送装置（不図示）が基板１０を成膜装置１３０のＣＶＤ装置に搬送し、ＣＶＤ装置がＣＶＤ法により基板１０の表面にエッチストッパ膜を成膜する。エッチストッパ膜は、例えば、ＳｉＣＮ膜を含む。
【００８２】
ステップＳ２０３において、制御装置１９０の制御により、搬送装置（不図示）が基板１０を成膜装置１３０の塗布装置に搬送し、塗布装置が塗布法により基板１０の表面にｌｏｗ−ｋ膜を成膜する。ｌｏｗ−ｋ膜は、例えば、ＨＳＱ、ＳｉＯＣ、ＭＳＱ、或いはポリイミド系、パリレン系、又はテフロン（登録商標）系のポリマから形成することができる。
【００８３】
ステップＳ２０４において、制御装置１９０の制御により、搬送装置（不図示）が基板１０を成膜装置１３０のＣＶＤ装置に搬送し、ＣＶＤ装置がＣＶＤ法により基板１０の表面にカバー材の少なくとも一部とともにキャップ膜を設ける。キャップ膜及びカバー材の一部は、例えば、ＳｉＯ２から一体的に形成することができる。
【００８４】
ステップＳ２０５において、制御装置１９０の制御により、搬送装置（不図示）が基板１０を成膜装置１３０のスパッタリング装置に搬送し、スパッタリング装置がスパッタリング法により基板１０の表面にバリアメタル膜を成膜する。バリアメタル膜は、例えば、Ｔａ，ＴａＮから形成することができる。
【００８５】
ステップＳ２０６において、制御装置１９０の制御により、搬送装置（不図示）が基板１０を成膜装置１３０のメッキ装置に搬送し、メッキ装置はメッキ法（特に電解メッキ法）により基板１０の表面に金属膜を成膜する。金属膜は、例えば、Ａｌ、Ｃｕ、Ｗから形成することができる。なお、メッキ処理に先だって、制御装置１９０の制御により、搬送装置（不図示）が基板１０を成膜装置１３０のスパッタリング装置に搬送し、スパッタリング装置がスパッタリング法によりシード膜となる金属膜を成膜してよい。
【００８６】
なお、これらのステップＳ２０１〜Ｓ２０６は、必要に応じて選択されて実行される。
【００８７】
後処理工程をなす一連のステップＳ２１１〜Ｓ２１５は、先述の素子層形成工程Ｓ１００における後処理工程をなす一連のステップＳ１１１〜Ｓ１１５と同様の処理を実行する。ここで、ステップＳ２１４のｌｏｗ−ｋ膜の周辺部除去／溝形成工程では、ステップＳ２０３で形成されたｌｏｗ−ｋ膜に対してステップＳ１１４と同様のエッチング処理、さらにステップＳ２０２で形成されたエッチストッパ膜に対してエッチバック処理を行うことにより、ｌｏｗ−ｋ膜において複数のショット領域Ｓ以外の領域である周辺領域１０Ｅに重なる周辺部が除去され、ステップＳ２０４で形成されたキャップ膜及びステップＳ２０３で形成されたｌｏｗ―ｋ膜に対してステップＳ１１４と同様のエッチング処理、さらにステップＳ２０２で形成されたエッチストッパ膜に対してエッチバック処理を行うことで配線溝及びプラグ溝が形成される。このように、前処理工程により基板表面に設けられた膜がパターニングされる。ｌｏｗ−ｋ膜の周辺部は、ｌｏｗ−ｋ膜の外縁から基板１０の径方向に所定の幅を有し且つ基板１０の周方向に沿って伸びる部分である。所定の幅は、一定でもよく、基板１０の周方向の位置に応じて変化してもよい。
【００８８】
ステップＳ２１６において、制御装置１９０の制御により、搬送装置（不図示）が基板１０をＣＭＰ装置１５０に搬送し、ＣＭＰ装置１５０がパッドを用いて研磨することにより基板表面を平坦化する。
【００８９】
上述のステップを繰り返して再配線層を構成する各種膜を形成及びパターニングする、特に基板１０の素子層の上方にｌｏｗ−ｋ膜を介して複数の配線層を積層することで、さらに絶縁膜、保護膜等を積層することで、素子層上にｌｏｗ−ｋ膜を介して積層された複数の配線層を有する基板１０が製造される。
【００９０】
本実施形態に係る再配線層形成工程Ｓ２００により、再配線層１０Ｗを形成して基板１０を製造する手順を説明する。なお、基板１０には、素子層形成工程Ｓ１００により複数の機能素子を含む素子層１１が形成されているものとする。
【００９１】
図５Ａに示すように、ステップＳ２０１により、素子層１１上に絶縁膜１２を成膜する。絶縁膜１２は、一例として、ＣＶＤ法により、ＳｉＯ２を用いて素子層１１の上面全体（すなわち、内部領域１０Ｓ及び周辺領域１０Ｅの両方）を覆って形成される。
【００９２】
次に、図５Ｂから図５Ｋに示すように、絶縁膜１２上に配線層１３が形成される。配線層１３は、一例として、エッチストッパ膜１３ａ、ｌｏｗ−ｋ膜１３ｂ、及びキャップ膜１３ｃを有する配線間絶縁膜並びにバリアメタル膜１３ｄ及び金属膜１３ｅを有する配線を含む。
【００９３】
図５Ｂに示すように、ステップＳ２０２により、絶縁膜１２上にエッチストッパ膜１３ａを成膜する。エッチストッパ膜１３ａは、一例として、ＣＶＤ法により、ＳｉＣＮを用いて絶縁膜１２の上面全体（すなわち、内部領域１０Ｓ及び周辺領域１０Ｅの両方）を覆って形成される。次いで、ステップＳ２０３により、エッチストッパ膜１３ａ上にｌｏｗ−ｋ膜１３ｂを成膜する。ｌｏｗ−ｋ膜１３ｂは、一例として、塗布法により、ポーラスＨ含有ポリシロキサン（ポーラスＨＳＱ）をエッチストッパ膜１３ａの上面全体（すなわち、内部領域１０Ｓ及び周辺領域１０Ｅの両方）を覆って形成される。
【００９４】
次いで、図５Ｃに示すように、ステップＳ２１１によりｌｏｗ−ｋ膜１３ｂ上にレジスト膜を成膜し、ステップＳ２１２により露光装置１１０を用いて基板１０を露光し、ステップＳ２１３により基板１０を現像することにより、ｌｏｗ−ｋ膜１３ｂ上にレジスト１３Ｒが成膜される。ここで、レジスト１３Ｒは、ｌｏｗ−ｋ膜１３ｂの上面上の内部領域１０Ｓを覆う。
【００９５】
次いで、図５Ｄに示すように、素子層１１の上方にｌｏｗ−ｋ膜１３ｂが形成された基板１０から、ｌｏｗ−ｋ膜１３ｂのうち周辺領域１０Ｅ上に形成された部分を除去する。ステップＳ２１４によりレジスト１３Ｒをマスクとしてｌｏｗ−ｋ膜１３ｂを選択的にエッチング処理することにより、レジスト１３Ｒから露出した部分、すなわち周辺領域１０Ｅに位置するｌｏｗ−ｋ膜１３ｂの周辺部が除去される。ここで、エッチング処理を採用することで、ウェットエッチングの場合、ｌｏｗ−ｋ膜１３ｂの周辺部は薬液中に溶出するので、その薬液を排液管理することにより発塵を防止することができる。また、ドライエッチングの場合、ｌｏｗ−ｋ膜１３ｂの周辺部は反応性ガスと反応するので、反応生成物として排気管理することにより発塵を防止することができる。
【００９６】
上述のとおり基板１０から周辺領域１０Ｅに位置するｌｏｗ−ｋ膜１３ｂの周辺部を除去した状態において、エッジトリムされる外縁領域１０Ｅ０を区画するトリムライン１０ｂは、基板１０のエッジより内側に位置し、且つ、内部領域１０Ｓ内に残るｌｏｗ−ｋ膜の外側又は外縁上に位置することなる。なお、素子層１１内の機能素子は、内部領域１０Ｓ内に配置されている。
【００９７】
さらに、図５Ｅに示すように、ステップＳ２１４によりエッチバックすることにより、周辺領域１０Ｅに位置するエッチストッパ膜１３ａ及び絶縁膜１２の周辺部が除去され、ステップＳ２１５によりレジスト１３Ｒが取り除かれる。
【００９８】
ここで、素子層１１上に配されたｌｏｗ−ｋ膜１３ｂ、エッチストッパ膜１３ａ、及び絶縁膜１２に対して、周辺領域１０Ｅに位置するそれぞれの周辺部に対してエッチング処理及びエッチバック処理を施した。素子層１１に含まれる複数の機能素子は、基板１０の周辺領域１０Ｅに囲まれた内部領域１０Ｓに配されていることから、エッチング処理等により複数の機能素子を損傷することなくｌｏｗ−ｋ膜等の周辺部を除去することができる。それにより、基板１０から得られるチップ数を維持することができる。
【００９９】
次いで、図５Ｆに示すように、ステップＳ２０４によりｌｏｗ−ｋ膜１３ｂの表面上にキャップ膜１３ｃを成膜するとともにｌｏｗ−ｋ膜１３ｂ（本実施形態では、さらにエッチストッパ膜１３ａ及び絶縁膜１２）が取り除かれた基板１０の周辺領域１０Ｅにカバー材１０Ｃを設ける。本実施形態では、キャップ膜１３ｃとカバー材１０Ｃとは一体的に形成される。キャップ膜１３ｃ及びカバー材１０Ｃは、一例として、ＣＶＤ法により、ＳｉＯ２を用いてｌｏｗ−ｋ膜１３ｂの一面（すなわち、内部領域１０Ｓ）を覆い且つｌｏｗ−ｋ膜１３ｂ等が取り除かれた周辺領域１０Ｅを埋め込むことで基板１０全面に亘って形成される。それにより、ｌｏｗ−ｋ膜１３ｂ、エッチストッパ膜１３ａ、及び絶縁膜１２が、内部領域１０Ｓ内に埋設される。なお、ｌｏｗ−ｋ膜１３ｂが内部領域１０Ｓのより内側に位置する場合などには、カバー材１０Ｃを形成しなくてもよい。
【０１００】
なお、カバー材は、ＳｉＯ２膜に限らず他の酸化膜であってよい。斯かる酸化膜を基板１０の最上面、すなわち内部領域１０Ｓに配されたｌｏｗ−ｋ膜１３ｂの上面及びその周辺部が除去された周辺領域１０Ｅの最上面上に酸化膜を設けることで、ｌｏｗ−ｋ膜１３ｂを基板内に埋設して露出を防止するとともに、基板１０の強度を維持することができる。
【０１０１】
次いで、図５Ｇに示すように、ステップＳ２１１によりキャップ膜１３ｃ上にレジスト膜を成膜し、ステップＳ２１２により露光装置１１０を用いて基板１０を露光し、ステップＳ２１３により基板１０を現像することにより、キャップ膜１３ｃ上にレジスト１３Ｓが成膜される。ここで、レジスト１３Ｓは、配線層１３内に敷設される配線パターンが抜かれた形状を有し、内部領域１０Ｓにおいてキャップ膜１３ｃの上面を覆う。
【０１０２】
次いで、図５Ｈに示すように、ステップＳ２１４によりレジスト１３Ｓをマスクとしてキャップ膜１３ｃ及びｌｏｗ−ｋ膜１３ｂを選択的にエッチング処理することにより、基板１０の露出部分を除去する。
【０１０３】
さらに、図５Ｉに示すように、ステップＳ２１４によりエッチバックすることにより、エッチストッパ膜１３ａ及び絶縁膜１２の一部が除去されて配線溝１３ｄ０が形成され、ステップＳ２１５によりレジスト１３Ｓが取り除かれる。
【０１０４】
次いで、図５Ｊに示すように、配線溝１３ｄ０内に配線を形成するバリアメタル膜１３ｄ及び金属膜１３ｅを埋設する。バリアメタル膜１３ｄは、ステップＳ２０５により、一例として、スパッタリング法によりＴａ，ＴａＮを配線溝１３ｄ０内を含んで基板１０のキャップ膜１３ｃ上に成膜される。金属膜１３ｅは、ステップＳ２０６により、一例として、スパッタリング法によりバリアメタル膜１３ｄ上にシード膜となるＣｕ膜を成膜し、さらに電解メッキ法によりＣｕ膜を成膜することで配線溝１３ｄ０内に埋設される。なお、金属膜１３ｅをアニールして結晶化してもよい。
【０１０５】
そして、図５Ｋに示すように、ステップＳ２１６によりＣＭＰ処理することにより、キャップ膜１３ｃ上のバリアメタル膜１３ｄ及び金属膜１３ｅを除去する。これにより、キャップ膜１３ｃの上面が露出する。
【０１０６】
なお、配線の金属膜１３ｅは、Ｃｕに限らずＡｌ等、別の金属を用いて成膜してもよい。斯かる場合、基板１０（絶縁膜１２）上に配線パターンが抜かれたレジストを形成し、そのレジストをマスクとしてＡｌをメッキ法により堆積し、レジストを除去後、金属膜１３ｅ上に配線間絶縁膜を形成し（内部領域１０Ｓのみにｌｏｗ−ｋ膜１３ｂを設け、その上にキャップ膜１３ｃを成膜し且つ周辺領域１０Ｅにカバー材１０Ｃを設ける）、最後にＣＭＰにより上面を平坦化することで配線層１３を形成してもよい。ここで、ｌｏｗ−ｋ膜１３ｂの周辺部とともに周辺領域１０Ｅに位置する金属膜１３ｅ（及びこれを含む配線層１３）の周辺部を除去してもよい。エッチング処理により金属膜を併せて除去することで、ウェットエッチングの場合に薬液に溶出させて排液管理することにより、ドライエッチングの場合に反応生成物として排気管理することにより、金属汚染を防止することができる。基板１０の周辺領域１０Ｅにキャップ膜１３ｃを設けることにより、残ったｌｏｗ−ｋ膜及び配線層の端部をキャップ膜１３ｃで覆って保護することができる。
【０１０７】
次に、図６Ａから図６Ｊに示すように、配線層１３上に絶縁層１４が形成される。絶縁層１４は、一例として、エッチストッパ膜１４ａ、ｌｏｗ−ｋ膜１４ｂ、及びキャップ膜１４ｃを有する層間絶縁膜並びにバリアメタル膜１４ｄ及び金属膜１４ｅを有するプラグを含む。なお、それらの成膜の詳細は、配線層１３に含まれる同種膜の成膜と同様である。
【０１０８】
図６Ａに示すように、ステップＳ２０２により、配線層１３（キャップ膜１３ｃ）の上面全体（すなわち、内部領域１０Ｓ及び周辺領域１０Ｅの両方）にエッチストッパ膜１４ａを成膜する。次いで、ステップＳ２０３により、エッチストッパ膜１４ａの上面全体（すなわち、内部領域１０Ｓ及び周辺領域１０Ｅの両方）にｌｏｗ−ｋ膜１４ｂを成膜する。
【０１０９】
次いで、図６Ｂに示すように、ステップＳ２１１によりｌｏｗ−ｋ膜１４ｂ上にレジスト膜を成膜し、ステップＳ２１２により露光装置１１０を用いて基板１０を露光し、ステップＳ２１３により基板１０を現像することにより、ｌｏｗ−ｋ膜１４ｂ上にレジスト１４Ｒが成膜される。ここで、レジスト１４Ｒは、ｌｏｗ−ｋ膜１４ｂの上面上の内部領域１０Ｓを覆う。
【０１１０】
次いで、図６Ｃに示すように、ステップＳ２１４によりレジスト１４Ｒをマスクとしてｌｏｗ−ｋ膜１４ｂを選択的にエッチング処理することにより、基板１０の露出部分、すなわち周辺領域１０Ｅに位置するｌｏｗ−ｋ膜１４ｂの周辺部が除去される。
【０１１１】
さらに、図６Ｄに示すように、ステップＳ２１４によりエッチバックすることにより、周辺領域１０Ｅに位置するエッチストッパ膜１４ａの周辺部が除去され、ステップＳ２１５によりレジスト１４Ｒが取り除かれる。
【０１１２】
次いで、図６Ｅに示すように、ステップＳ２０４により基板全面に亘ってキャップ膜１４ｃ及びカバー膜１０Ｃが形成される。キャップ膜１４ｃは、ｌｏｗ−ｋ膜１４ｂの一面（すなわち、内部領域１０Ｓ）を覆い、且つカバー材１０Ｃは、ｌｏｗ−ｋ膜１４ｂ（本実施形態では、さらにエッチストッパ膜１４ａ）が取り除かれた周辺領域１０Ｅを埋め込む。それにより、ｌｏｗ−ｋ膜１４ｂ及びエッチストッパ膜１４ａが、内部領域１０Ｓ内に埋設される。
【０１１３】
次いで、図６Ｆに示すように、ステップＳ２１１によりキャップ膜１４ｃ上にレジスト膜を成膜し、ステップＳ２１２により露光装置１１０を用いて基板１０を露光し、ステップＳ２１３により基板１０を現像することにより、キャップ膜１４ｃ上にレジスト１４Ｓが成膜される。ここで、レジスト１４Ｓは、絶縁層１４内に埋設されるプラグパターンに対応する形状の開口を有し、内部領域１０Ｓにおいてキャップ膜１４ｃの上面を覆う。
【０１１４】
次いで、図６Ｇに示すように、ステップＳ２１４によりレジスト１４Ｓをマスクとしてキャップ膜１４ｃ及びｌｏｗ−ｋ膜１４ｂを選択的にエッチング処理することにより、基板１０の露出部分が除去される。
【０１１５】
さらに、図６Ｈに示すように、ステップＳ２１４によりエッチバックすることにより、エッチストッパ膜１４ａが除去されてプラグ溝１４ｄ０が形成される。それによりプラグ溝１４ｄ０の底に配線層１３の配線（金属膜１３ｅ）が露出し、ステップＳ２１５によりレジスト１３Ｓが取り除かれる。
【０１１６】
次いで、図６Ｉに示すように、ステップＳ２０５により、プラグ溝１４ｄ０内を含んで基板１０のキャップ膜１４ｃ上にバリアメタル膜１４ｄを成膜し、ステップＳ２０６により、バリアメタル膜１４ｄ上に金属膜１４ｅを成膜してプラグ溝１４ｄ０を埋め込むことで、プラグ溝１４ｄ０内に、配線層１３内の配線に接続するプラグが埋設される。
【０１１７】
そして、図６Ｊに示すように、ステップＳ２１６によりＣＭＰ処理することにより、キャップ膜１４ｃ上のバリアメタル膜１４ｄ及び金属膜１４ｅが除去される。これにより、キャップ膜１４ｃの上面が露出する。
【０１１８】
次に、図７Ａから図７Ｊに示すように、絶縁層１４上に配線層１５が形成される。配線層１５は、一例として、エッチストッパ膜１５ａ、ｌｏｗ−ｋ膜１５ｂ、及びキャップ膜１５ｃを有する配線間絶縁膜並びにバリアメタル膜１５ｄ及び金属膜１５ｅを有する配線を含む。なお、それらの成膜の詳細は、配線層１３に含まれる同種膜の成膜と同様である。
【０１１９】
図７Ａに示すように、ステップＳ２０２により、絶縁層１４（キャップ膜１４ｃ）の上面全体（すなわち、内部領域１０Ｓ及び周辺領域１０Ｅの両方）にエッチストッパ膜１５ａを成膜する。次いで、ステップＳ２０３により、エッチストッパ膜１５ａの上面全体（すなわち、内部領域１０Ｓ及び周辺領域１０Ｅの両方）にｌｏｗ−ｋ膜１５ｂを成膜する。
【０１２０】
次いで、図７Ｂに示すように、ステップＳ２１１によりｌｏｗ−ｋ膜１５ｂ上にレジスト膜を成膜し、ステップＳ２１２により露光装置１１０を用いて基板１０を露光し、ステップＳ２１３により基板１０を現像することにより、ｌｏｗ−ｋ膜１５ｂ上にレジスト１５Ｒが成膜される。ここで、レジスト１５Ｒは、ｌｏｗ−ｋ膜１５ｂの上面上の内部領域１０Ｓを覆う。
【０１２１】
次いで、図７Ｃに示すように、ステップＳ２１４によりレジスト１５Ｒをマスクとしてｌｏｗ−ｋ膜１５ｂを選択的にエッチング処理することにより、基板の露出部分、すなわち周辺領域１０Ｅに位置するｌｏｗ−ｋ膜１５ｂの周辺部が除去される。
【０１２２】
さらに、図７Ｄに示すように、ステップＳ２１４によりエッチバックすることにより、周辺領域１０Ｅに位置するエッチストッパ膜１５ａの周辺部が除去され、ステップＳ２１５によりレジスト１５Ｒが取り除かれる。
【０１２３】
次いで、図７Ｅに示すように、ステップＳ２０４により基板全面に亘ってキャップ膜１５ｃ及びカバー膜１０Ｃが形成される。キャップ膜１５ｃは、ｌｏｗ−ｋ膜１５ｂの一面（すなわち、内部領域１０Ｓ）を覆い、且つカバー膜１０Ｃは、ｌｏｗ−ｋ膜１５ｂ（本実施形態では、さらにエッチストッパ膜１５ａ）が取り除かれた周辺領域１０Ｅを埋め込む。それにより、ｌｏｗ−ｋ膜１５ｂ及びエッチストッパ膜１５ａが、内部領域１０Ｓ内に埋設される。
【０１２４】
次いで、図７Ｆに示すように、ステップＳ２１１によりキャップ膜１５ｃ上にレジスト膜を成膜し、ステップＳ２１２により露光装置１１０を用いて基板１０を露光し、ステップＳ２１３により基板１０を現像することにより、キャップ膜１５ｃ上にレジスト１５Ｓが成膜される。ここで、レジスト１５Ｓは、配線層１５内に埋設される配線パターンが抜かれた形状を有し、内部領域１０Ｓにおいてキャップ膜１５ｃの上面を覆う。
【０１２５】
次いで、図７Ｇに示すように、ステップＳ２１４によりレジスト１５Ｓをマスクとしてキャップ膜１５ｃ及びｌｏｗ−ｋ膜１５ｂを選択的にエッチング処理することにより、基板１０の露出部分が除去される。
【０１２６】
さらに、図７Ｈに示すように、ステップＳ２１４によりエッチバックすることにより、エッチストッパ膜１５ａが除去されて配線溝１５ｄ０が形成され、それにより配線溝１５ｄ０の底に絶縁層１４のプラグ（金属膜１４ｅ）が露出し、ステップＳ２１５によりレジスト１４Ｓが取り除かれる。
【０１２７】
次いで、図７Ｉに示すように、ステップＳ２０５により、配線溝１５ｄ０内を含んで基板１０のキャップ膜１５ｃ上にバリアメタル膜１５ｄを成膜し、ステップＳ２０６により、バリアメタル膜１５ｄ上に金属膜１５ｅを成膜して配線溝１５ｄ０を埋め込むことで、配線溝１５ｄ０内に、絶縁層１４内のプラグを介して配線層１３内の配線に接続する配線が埋設される。
【０１２８】
そして、図７Ｊに示すように、ステップＳ２１６によりＣＭＰ処理することにより、キャップ膜１５ｃ上のバリアメタル膜１５ｄ及び金属膜１５ｅが除去される。これにより、キャップ膜１４ｃの上面が露出する。
【０１２９】
最後に、ステップＳ２０１により、配線層１５上に保護膜１６が成膜される。
【０１３０】
なお、本実施形態に係る基板製造工程（再配線層形成工程Ｓ２００）により製造される基板１０は、ｌｏｗ−ｋ膜１３ｂ，１４ｂ，１５ｂを、その上にＳｉＯ２等の酸化膜を成膜してキャップ膜１３ｃ，１４ｃ，１５ｃにより保護する構成を採用したことから、素子層１１上にｌｏｗ−ｋ膜を形成する都度、基板１０から、基板１０の周辺領域１０Ｅに位置するｌｏｗ−ｋ膜の周辺部を除去し、ｌｏｗ−ｋ膜上にキャップ膜を成膜するとともに基板１０の周辺領域１０Ｅにカバー材を設けることとした。しかし、これに限らず、素子層１１上に再配線層１０Ｗが形成された基板１０、すなわち素子層１１上にｌｏｗ−ｋ膜１３ｂ，１４ｂ，１５ｂを介して複数の配線層１３，１５が積層された基板１０から、周辺領域１０Ｅに位置するすべてのｌｏｗ−ｋ膜の周辺部を一度に除去し、その基板１０の周辺領域１０Ｅにカバー材を設けることとしてもよい。また、カバー材は、ｌｏｗ−ｋ膜上に成膜されるキャップ膜（特に、最上層に位置するキャップ膜１５ｃ）と一体的に形成されてもよい。また、キャップ膜と同一の材料に限らず、ガラス、ポリマ等、任意の材料を用いてキャップ膜の成膜と独立に周辺領域１０Ｅに設けてもよい。斯かる手段は、エッチングが容易なＡｌを用いて配線層を形成する場合に好適であり、ｌｏｗ−ｋ膜を、配線を形成する金属膜を含めて周辺部を一度に除去してもよい。
【０１３１】
なお、本実施形態に係る基板１０では、再配線層１０Ｗを構成する配線層１３，１５及び絶縁層１４のすべての層がｌｏｗ−ｋ膜１３ｂ，１４ｂ，１５ｂを含むこととしたが、これに限らず、層間絶縁膜をなす絶縁層１４のみ、配線間絶縁膜をなす配線層１３，１５のみ、或いは１以上の任意の層のみｌｏｗ−ｋ膜を含み、他の層は任意の絶縁材料より形成される膜を含むこととしてもよい。斯かる場合、ｌｏｗ−ｋ膜を含む層に対してのみ周辺部を除去し、その周辺部にカバー材を設けてもよい。
【０１３２】
なお、本実施形態に係る基板１０では、素子層１１上に、絶縁層１４を介して２つの配線層１３，１５が積層された再配線層１０Ｗを含むこととしたが、これに限らず、２以上の絶縁層を介して３以上の配線層が積層された再配線層を含むこととしてもよい。斯かる再配線層において、少なくとも１つの配線層又は絶縁層がｌｏｗ−ｋ膜を含み、そのｌｏｗ−ｋ膜を含む層に対してのみ周辺部を除去し、その周辺部にカバー材を設けてもよい。
【０１３３】
なお、本実施形態に係る基板１０では、基板１０から、周辺領域１０Ｅに位置するｌｏｗ−ｋ膜の周辺部を除去することとしたが、これに加え、または、これに代えて、複数のショット領域Ｓ間のスクラインブライン上に位置するｌｏｗ−ｋ膜を除去してもよい。周辺領域１０Ｅとともにスクライブライン上にカバー材を設けることで、スクライブラインに沿って基板１０を切断したときに、ｌｏｗ−ｋ膜を界面として基板表層が剥がれたり塵埃が発生したりすることを防止することができる。
【０１３４】
なお、本実施形態に係る基板１０では、素子層又は配線層の全面に必要に応じて絶縁膜、エッチストッパ膜等を介してｌｏｗ−ｋ膜を成膜し、周辺領域１０Ｅに位置するｌｏｗ−ｋ膜の周辺部を除去することにより、内部領域１０Ｓにｌｏｗ−ｋ膜を形成することとしたが、これに代えて、素子層又は配線層上の周辺領域１０Ｅにマスクを形成し、これを利用して内部領域１０Ｓに必要に応じてエッチストッパ膜を介してｌｏｗ−ｋ膜を形成し、そしてマスクを除去することにより、内部領域１０Ｓにｌｏｗ−ｋ膜を形成することとしてもよい。ここで、マスクは、露光装置１１０を用いたレジスト膜の形成（ステップＳ２１１）、露光（ステップＳ２１２）、及び現像（ステップＳ２１３）により形成される。ｌｏｗ−ｋ膜は、成膜装置１３０の塗布装置を用いて塗布法により形成される（ステップＳ２０３）。なお、ｌｏｗ−ｋ膜は、成膜装置１３０のＣＶＤ装置を用いてＣＶＤ法により形成してもよい。
【０１３５】
図８は、基板１０を用いた積層型の機能デバイス（単に、積層型デバイスとも呼ぶ）の組み立て工程Ｓ３００のフローを示す。本実施形態では、基板１０を支持基板２０に接合した後にエッジトリムする後トリムを採用する。基板１０は、一面及び他面側にそれぞれ支持基板２０及び別の基板３０が接合されて、支持基板２０、基板１０、及び別の基板３０から構成される三層積層体のうちの中間層をなすものとし、その三層積層体から三層積層型の機能デバイスが製造される。なお、基板１０、支持基板２０、及び別の基板３０は、一例として、いずれも先述の基板製造工程（Ｓ１００，Ｓ２００）により製造された基板であり、複数の機能素子を含む素子層（不図示）及び素子層の上方に少なくとも１つのｌｏｗ−ｋ膜を介して複数の配線層が積層されてなる再配線層１０Ｗ，２０Ｗ，３０Ｗを含むものとする。
【０１３６】
まず、ステップＳ３０１では、基板１０が支持基板２０上に積層される。制御装置１９０の制御により、搬送装置（不図示）が基板１０及び支持基板２０を積層装置１６０に搬送し、積層装置１６０が、図９Ａに示すように、それぞれの素子層（不図示）及び再配線層１０Ｗ，２０Ｗが設けられた一面を接合する。接合動作の詳細は先述のとおりである。それにより、再配線層２０Ｗを上方に向けた支持基板２０上に再配線層１０Ｗを下方に向けた基板１０が積層されて、積層基板４０が形成される。積層基板４０において、基板１０及び支持基板２０のそれぞれの接合面に形成されたパッドが相互に電気接続されてもよい。
【０１３７】
次いで、ステップＳ３０２では、積層基板４０がエッジトリムされる。制御装置１９０の制御により、搬送装置（不図示）が積層基板４０をトリミング装置１８０に搬送し、トリミング装置１８０が、図９Ｂに示すように、上面側（すなわち、基板１０の裏面側）から、基板１０だけでなく支持基板２０の上面側も含めて積層基板４０の外縁領域１０Ｅ０をエッジトリムする、すなわち積層基板４０の外縁から少なくとも一部が除去された低誘電率膜の外側までトリミングする。それにより、基板１０の外縁領域１０Ｅ０の全体がカットされ支持基板２０の外縁領域１０Ｅ０の上面側がカットされる。先述のとおり、基板１０及び支持基板２０の周辺領域１０Ｅはそれらの外縁領域１０Ｅ０を外縁側に含み、周辺領域１０Ｅの幅は外縁領域１０Ｅ０の幅より大きいことで、積層基板４０の外縁領域１０Ｅ０をエッジトリムしても、再配線層内のｌｏｗ−ｋ膜はエッジトリムされない。そして、残るカバー材１０Ｃ，２０Ｃで覆われて保護されていることで基板の表層の欠け及び剥離、さらにプロセス用溶剤の湿潤を防止することができる。
【０１３８】
なお、トリミング装置１８０を用いて積層基板４０を機械研削することに代えて又はそれに加えて、エッチング装置１２０を用いて積層基板４０を化学エッチング（特に、ウェットエッチング）することにより、積層基板４０をエッジトリムすることとしてもよい。
【０１３９】
次いで、ステップＳ３０３では、基板１０が薄化される。制御装置１９０の制御により、搬送装置（不図示）が積層基板４０を薄化装置１７０に搬送し、薄化装置１７０が、図９Ｃに示すように、支持基板２０上に基板１０を支持してその裏面側を研削することで、基板１０を素子層及び再配線層１０Ｗを含む厚さまで薄化する。
【０１４０】
次いで、ステップＳ３０４では、別の基板３０が積層基板４０上に積層される。制御装置１９０の制御により、搬送装置（不図示）が別の基板３０及び積層基板４０を積層装置１６０に搬送し、積層装置１６０が、図９Ｄに示すように、別の基板３０の素子層（不図示）及び再配線層３０Ｗが設けられた一面を積層基板４０における基板１０の露出面に接合する。接合動作の詳細は先述の動作と同様である。それにより、研削されて露出した基板１０の裏面を上方に向けた積層基板４０上に再配線層３０Ｗを下方に向けた別の基板３０が積層されて、積層基板５０が形成される。積層基板５０において、別の基板３０及び支持基板２０のそれぞれの接合面に形成されたパッドが相互に電気接続されてもよい。さらに、基板３０を薄化してもよい。
【０１４１】
次いで、ステップＳ３０５では、積層基板５０がダイシングされる。それにより、基板１０の複数のショット領域に形成された機能素子（すなわち、これを含む第１のダイ）が、それぞれ、支持基板２０及び別の基板３０の複数のショット領域のうちの対応する領域に形成された機能素子（すなわち、それらを含む第２及び第３のダイ）とともに、個別の積層チップを構成する。
【０１４２】
最後に、ステップＳ３０６では、上のステップで得られた積層チップがそれぞれパッケージされる。これにより、基板１０から得られる第１のダイであり、第１機能素子とその上にｌｏｗ−ｋ膜を介して積層された配線層とが埋設された第１のダイと、支持基板２０から得られる第２のダイであり、第１のダイの一面側に接合された、第２機能素子を有する第２のダイと、別の基板３０から得られる第３のダイであり、第１のダイの他面側に接合された、第３機能素子を有する第３のダイと、を備える積層型デバイスが提供される。斯かる構成の積層型デバイスにおいては、中間層となる第２のダイとして、本実施形態に係る基板製造方法により製造される基板１０をエッジトリムおよび薄化して得られるダイが使用される。また、４以上のダイが積層された積層型デバイスにおいては、中間層となる２以上のダイとして、本実施形態に係る基板製造方法により製造される基板１０をエッジトリムおよび薄化して得られるダイが使用される。なお、最上層及び最下層のダイの少なくとも一方として、本実施形態に係る基板製造方法により製造される基板１０をエッジトリム、薄化して得られるダイを使用してもよい。
【０１４３】
なお、上述のとおり製造される積層型デバイスは、支持基板２０から得られる第２のダイを、第２機能素子をフォトダイオードとする光センサとし、基板１０から得られる第１のダイを、第１機能素子を光センサの出力信号を演算処理する演算素子とする論理回路とし、別の基板３０から得られる第３のダイを、第３機能素子を論理回路による演算処理の結果を記憶する記憶素子とするメモリとする、裏面照射型撮像素子であってもよい。
【０１４４】
図１０は、基板１０を用いた積層型デバイスの別の組み立て工程Ｓ４００のフローを示す。本実施形態では、基板１０を支持基板２０に接合する前にエッジトリムする前トリムを採用する。基板１０は、支持基板２０、及び別の基板３０は先述のそれらと同様に構成されているものとする。
【０１４５】
まず、ステップＳ４０１では、基板１０がエッジトリムされる。制御装置１９０の制御により、搬送装置（不図示）が基板１０をトリミング装置１８０に搬送し、トリミング装置１８０が、図１１Ａに示すように、基板１０のおもて面側から外縁領域１０Ｅ０をエッジトリムする。それにより、基板１０の外縁領域１０Ｅ０がサークルカットされて、円環状の段部が形成される。
【０１４６】
次いで、ステップＳ４０２では、基板１０が支持基板２０上に積層される。制御装置１９０の制御により、搬送装置（不図示）が基板１０及び支持基板２０を積層装置１６０に搬送し、積層装置１６０が、図１１Ｂに示すように、それぞれの素子層（不図示）及び再配線層１０Ｗ，２０Ｗが設けられた一面を接合する。接合動作の詳細は先述のとおりである。それにより、再配線層２０Ｗを上方に向けた支持基板２０上に再配線層１０Ｗを下方に向けた基板１０が積層されて、積層基板４０が形成される。
【０１４７】
次いで、ステップＳ４０３では、基板１０が薄化される。制御装置１９０の制御により、搬送装置（不図示）が積層基板４０を薄化装置１７０に搬送し、薄化装置１７０が、図１１Ｃに示すように、支持基板２０上に基板１０を支持してその裏面側を研削することで、基板１０を素子層及び再配線層１０Ｗを含む厚さまで薄化する。
【０１４８】
次いで、ステップＳ４０４では、別の基板３０が積層基板４０上に積層される。制御装置１９０の制御により、搬送装置（不図示）が別の基板３０及び積層基板４０を積層装置１６０に搬送し、積層装置１６０が、図１１Ｄに示すように、別の基板３０の素子層（不図示）及び再配線層３０Ｗが設けられた一面を積層基板４０における基板１０の露出面に接合する。接合動作の詳細は先述の動作と同様である。それにより、研削されて露出した基板１０の裏面を上方に向けた積層基板４０上に再配線層３０Ｗを下方に向けた別の基板３０が積層されて、積層基板５０が形成される。
【０１４９】
次いで、ステップＳ４０５では、積層基板５０がダイシングされる。それにより、基板１０の複数のショット領域に形成された機能素子（すなわち、これを含む第１のダイ）が、それぞれ、支持基板２０及び別の基板３０の複数のショット領域のうちの対応する領域に形成された機能素子（すなわち、それらを含む第２及び第３のダイ）とともに、個別の積層チップを構成する。
【０１５０】
最後に、ステップＳ３０６では、上のステップで得られた積層チップがそれぞれパッケージされて、積層型の機能デバイスが得られる。すなわち、機能デバイスは、チップがパッケージングされたものである。
【０１５１】
本実施形態に係る一面上に配された複数の機能素子と複数の機能素子上にｌｏｗ−ｋ膜を介して積層された複数の配線層とを有する基板を製造する基板製造方法及びこの方法を利用して積層デバイスを製造するデバイス製造方法によれば、複数の機能素子が形成され、複数の機能素子の上方に少なくとも１つの低誘電率膜（ｌｏｗ−ｋ膜）が形成された基板から、基板の周辺領域に位置する少なくとも１つのｌｏｗ−ｋ膜の周辺部を除去する段階と、基板の周辺領域にカバー材を設ける段階と、を備える。これによれば、基板の周辺領域に位置するｌｏｗ−ｋ膜の周辺部が除去され、ｌｏｗ−ｋ膜の残りの部分がカバー材で覆われて基板の側面から露出しない基板を製造することができる。
【０１５２】
上記した実施形態では、素子層１１および配線層１３のそれぞれの上にｌｏｗ−ｋ膜を含む絶縁膜が形成された例を示したが、これに代えて、素子層１１および配線層１３のいずれか一方の上にのみ絶縁膜を形成してもよい。
【０１５３】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【０１５４】
特許請求の範囲、明細書、及び図面中において示した装置、システム、プログラム、及び方法における動作、手順、ステップ、及び段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現し得ることに留意すべきである。特許請求の範囲、明細書、及び図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【０１５５】
１０…基板、１０Ｃ…カバー材、１０Ｅ…周辺領域、１０Ｅ０…外縁領域、１０Ｍ…アライメントマーク、１０Ｓ…内部領域、１０Ｗ…再配線層、１０ａ…境界、１０ｂ…トリムライン、１１…素子層、１２…絶縁膜、１３…配線層、１３Ｒ，１３Ｓ…レジスト、１３ａ…エッチストッパ膜、１３ｂ…低誘電率膜（ｌｏｗ−ｋ膜）、１３ｃ…キャップ膜、１３ｄ…バリアメタル膜、１３ｄ０…配線溝、１３ｅ…金属膜、１４…絶縁層、１４Ｒ，１４Ｓ…レジスト、１４ａ…エッチストッパ膜、１４ｂ…低誘電率膜（ｌｏｗ−ｋ膜）、１４ｃ…キャップ膜、１４ｄ…バリアメタル膜、１４ｄ０…プラグ溝、１４ｅ…金属膜、１５…配線層、１５Ｒ，１５Ｓ…レジスト、１５ａ…エッチストッパ膜、１５ｂ…低誘電率膜（ｌｏｗ−ｋ膜）、１５ｃ…キャップ膜、１５ｄ…バリアメタル膜、１５ｄ０…配線溝、１５ｅ…金属膜、１６…保護膜、２０…基板、支持基板、２０Ｍ…アライメントマーク、２０Ｗ…再配線層、３０…別の基板、３０Ｗ…再配線層、４０，５０…積層基板、１００…デバイス製造システム、１１０…露光装置、１２０…エッチング装置、１３０…成膜装置、１４０…イオン注入装置、１５０…平坦化（ＣＭＰ）装置、１６０…積層装置、１６０ａ…フレーム、１６１…固定ステージ、１６１Ｈ…ホルダ、１６２…移動ステージ、１６２Ｄ…駆動装置、１６２Ｈ…ホルダ、１６３…干渉計、１６４…顕微鏡、１６５…顕微鏡、１６９…制御部、１７０…薄化装置、１８０…トリミング装置、１９０…制御装置、Ｓ…ショット領域。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
2020068295.tif 000010
【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図５Ｈ】
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【図５Ｉ】
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【図５Ｊ】
2020068295.tif 000018
【図５Ｋ】
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【図６Ａ】
2020068295.tif 000020
【図６Ｂ】
2020068295.tif 000021
【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図６Ｈ】
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【図６Ｉ】
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【図６Ｊ】
2020068295.tif 000029
【図７Ａ】
2020068295.tif 000030
【図７Ｂ】
2020068295.tif 000031
【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図７Ｇ】
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【図７Ｈ】
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【図７Ｉ】
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【図７Ｊ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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