(57)【要約】【課題】特性を向上させることができるようにする。【解決手段】受光素子は、電圧が印加される第１の電圧印加部と、第１の電圧印加部の周囲に設けられた第１の電荷検出部と、電圧が印加される第２の電圧印加部と、第２の電圧印加部の周囲に設けられた第２の電荷検出部と、第１の電圧が印加される第３の電圧印加部と、第１の電圧印加部と第２の電圧印加部のうちの何れか一方に第１の電圧とは異なる第２の電圧を印加するとともに他方をフローティング状態とする電圧制御部とを備える。本技術は受光素子に適用することができる。【選択図】図４８
2020013907.tif 000002
【特許請求の範囲】
【請求項１】
電圧が印加される第１の電圧印加部と、
前記第１の電圧印加部の周囲に設けられた第１の電荷検出部と、
電圧が印加される第２の電圧印加部と、
前記第２の電圧印加部の周囲に設けられた第２の電荷検出部と、
第１の電圧が印加される第３の電圧印加部と、
前記第１の電圧印加部と前記第２の電圧印加部のうちの何れか一方に前記第１の電圧とは異なる第２の電圧を印加するとともに他方をフローティング状態とする電圧制御部と
を備える受光素子。
【請求項２】
オンチップレンズと、
配線層と、
前記オンチップレンズと前記配線層との間に配置される半導体層と
をさらに備え、
前記第１の電圧印加部、前記第１の電荷検出部、前記第２の電圧印加部、および前記第２の電荷検出部は前記半導体層に形成されている
請求項１に記載の受光素子。
【請求項３】
前記配線層は、反射部材を備える１層を少なくとも有し、
前記反射部材は、平面視において前記第１の電荷検出部または前記第２の電荷検出部と重なるように設けられている
請求項２に記載の受光素子。
【請求項４】
前記配線層は、遮光部材を備える１層を少なくとも有し、
前記遮光部材は、平面視において前記第１の電荷検出部または前記第２の電荷検出部と重なるように設けられている
請求項２に記載の受光素子。
【請求項５】
前記電圧制御部は、前記第１の電圧印加部および前記第２の電圧印加部のうちの前記第２の電圧を印加する電圧印加部と、フローティング状態とする電圧印加部とを交互に切り替える
請求項１に記載の受光素子。
【請求項６】
前記電圧制御部は、
前記第１の電圧印加部と前記第２の電圧印加部のうちの何れか一方に前記第２の電圧を印加するとともに他方をフローティング状態とする第１のモードと、
前記第１の電圧印加部と前記第２の電圧印加部のうちの何れか一方に前記第２の電圧を印加するとともに他方に前記第２の電圧とは異なる第３の電圧を印加する第２のモードと
の切り替えを行う
請求項１に記載の受光素子。
【請求項７】
前記第３の電圧印加部は、前記半導体層における前記オンチップレンズ側の面に形成された透明電極である
請求項２に記載の受光素子。
【請求項８】
前記第３の電圧印加部は、前記半導体層における画素境界に形成された画素分離部である
請求項２に記載の受光素子。
【請求項９】
前記半導体層において、前記第１の電圧印加部と前記第２の電圧印加部とが並ぶ方向における前記第１の電圧印加部側の画素境界に形成され、電圧が印加される第１の画素分離部と、
前記半導体層において、前記方向における前記第２の電圧印加部側の画素境界に形成され、電圧が印加される第２の画素分離部と
をさらに備える請求項２に記載の受光素子。
【請求項１０】
前記電圧制御部は、前記第１の電圧印加部および前記第１の画素分離部と、前記第２の電圧印加部および前記第２の画素分離部とのうちの何れか一方に前記第２の電圧を印加するとともに他方をフローティング状態とする
請求項９に記載の受光素子。
【請求項１１】
前記半導体層において、前記方向と垂直な方向における画素境界に形成され、電圧が印加される第３の画素分離部をさらに備える
請求項９に記載の受光素子。
【請求項１２】
前記第３の画素分離部には前記第１の電圧が印加される
請求項１１に記載の受光素子。
【請求項１３】
前記第３の電圧印加部は、前記第３の画素分離部である
請求項１２に記載の受光素子。
【請求項１４】
前記第３の電圧印加部は、グランド線に接続されている
請求項１に記載の受光素子。
【請求項１５】
前記第１の電圧印加部および前記第２の電圧印加部は、それぞれ前記半導体層に形成された第１のP型半導体領域および第２のP型半導体領域で構成される
請求項２に記載の受光素子。
【請求項１６】
前記第１の電圧印加部および前記第２の電圧印加部は、それぞれ前記半導体層に形成された第１の転送トランジスタおよび第２の転送トランジスタで構成される
請求項２に記載の受光素子。
【請求項１７】
電圧が印加される第１の電圧印加部と、
前記第１の電圧印加部の周囲に設けられた第１の電荷検出部と、
電圧が印加される第２の電圧印加部と、
前記第２の電圧印加部の周囲に設けられた第２の電荷検出部と、
第１の電圧が印加される第３の電圧印加部と、
前記第１の電圧印加部と前記第２の電圧印加部のうちの何れか一方に前記第１の電圧とは異なる第２の電圧を印加するとともに他方をフローティング状態とする電圧制御部と
を有する受光素子と、
周期的に明るさが変動する照射光を照射する光源と、
前記照射光の照射タイミングを制御する発光制御部と
を備える測距モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、受光素子および測距モジュールに関し、特に、特性を向上させることができるようにした受光素子および測距モジュールに関する。
【背景技術】
【０００２】
従来、間接ToF（Time of Flight）方式を利用した測距システムが知られている。このような測距システムでは、ある位相でLED（Light Emitting Diode）やレーザを用いて照射されたアクティブ光が対象物にあたって反射した光を受光することで得られる信号電荷を高速に異なる領域に振り分けることのできるセンサが必要不可欠である。
【０００３】
そこで、例えばセンサの基板に直接電圧を印加して基板内に電流を発生させることで、基板内の広範囲の領域を高速に変調できるようにした技術が提案されている（例えば、特許文献１参照）。このようなセンサは、CAPD（Current Assisted Photonic Demodulator）センサとも呼ばれている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−８６９０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述した技術では十分な特性のCAPDセンサを得ることは困難であった。
【０００６】
例えば上述したCAPDセンサは、基板における外部からの光を受光する側の面に配線等が配置された表面照射型のセンサとなっている。
【０００７】
光電変換領域の確保のためにPD（Photodiode）、すなわち光電変換部の受光面側には配線など、入射してくる光の光路を遮るものがないことが望ましい。しかし、表面照射型のCAPDセンサでは、構造によってはPDの受光面側に電荷取り出し用の配線や各種制御線、信号線を配置せざるを得ないものがあり、光電変換領域が制限されてしまう。つまり、十分な光電変換領域を確保することができず、画素感度等の特性が低下してしまうことがある。
【０００８】
また、外光のある場所でCAPDセンサを使用することを考えた場合、外光成分はアクティブ光を用いて測距を行う間接ToF方式にとってはノイズ成分となるため、十分なSN比（Signal to Noise ratio）を確保して距離情報を得るためには、十分な飽和信号量（Qs）を確保する必要がある。しかし、表面照射型のCAPDセンサでは、配線レイアウトに制限があるため、容量を確保するために追加のトランジスタを設ける等、配線容量以外の手法を用いる工夫が必要であった。
【０００９】
さらに、表面照射型のCAPDセンサでは、基板内における光が入射する側にTapと呼ばれる信号取り出し部が配置されている。一方Si基板内の光電変換を考えた場合、光の波長で減衰率に差分はあるものの光入射面側で光電変換が起こる割合は高い。そのため、表面型のCAPDセンサにおいては信号取り出し部が設けられたTap領域のうち、信号電荷を振り分けないTap領域であるInactive Tap領域で光電変換が行われる確率が高くなる可能性がある。間接ToFセンサではアクティブ光の位相に応じて各電荷蓄積領域に振り分けられた信号を用いて測距情報を得るため、Inactive Tap領域で直接光電変換した成分がノイズとなり、その結果、測距精度が悪化してしまう可能性がある。すなわち、CAPDセンサの特性が低下してしまう可能性がある。
【００１０】
本技術は、このような状況に鑑みてなされたものであり、特性を向上させることができるようにするものである。
【課題を解決するための手段】
【００１１】
本技術の第１の側面の受光素子は、
電圧が印加される第１の電圧印加部と、
前記第１の電圧印加部の周囲に設けられた第１の電荷検出部と、
電圧が印加される第２の電圧印加部と、
前記第２の電圧印加部の周囲に設けられた第２の電荷検出部と、
第１の電圧が印加される第３の電圧印加部と、
前記第１の電圧印加部と前記第２の電圧印加部のうちの何れか一方に前記第１の電圧とは異なる第２の電圧を印加するとともに他方をフローティング状態とする電圧制御部と
を備える。
【００１２】
本技術の第１の側面においては、受光素子に
電圧が印加される第１の電圧印加部と、
前記第１の電圧印加部の周囲に設けられた第１の電荷検出部と、
電圧が印加される第２の電圧印加部と、
前記第２の電圧印加部の周囲に設けられた第２の電荷検出部と、
第１の電圧が印加される第３の電圧印加部と
が設けられ、
前記第１の電圧印加部と前記第２の電圧印加部のうちの何れか一方に前記第１の電圧とは異なる第２の電圧が印加されるとともに他方がフローティング状態とされる。
【００１３】
本技術の第２の側面の測距モジュールは、
電圧が印加される第１の電圧印加部と、
前記第１の電圧印加部の周囲に設けられた第１の電荷検出部と、
電圧が印加される第２の電圧印加部と、
前記第２の電圧印加部の周囲に設けられた第２の電荷検出部と、
第１の電圧が印加される第３の電圧印加部と、
前記第１の電圧印加部と前記第２の電圧印加部のうちの何れか一方に前記第１の電圧とは異なる第２の電圧を印加するとともに他方をフローティング状態とする電圧制御部と
を有する受光素子と、
周期的に明るさが変動する照射光を照射する光源と、
前記照射光の照射タイミングを制御する発光制御部と
を備える。
【００１４】
本技術の第２の側面においては、測距モジュールに
電圧が印加される第１の電圧印加部と、
前記第１の電圧印加部の周囲に設けられた第１の電荷検出部と、
電圧が印加される第２の電圧印加部と、
前記第２の電圧印加部の周囲に設けられた第２の電荷検出部と、
第１の電圧が印加される第３の電圧印加部と
を有する受光素子と、
周期的に明るさが変動する照射光を照射する光源と
が設けられ、
前記照射光の照射タイミングが制御され、
前記第１の電圧印加部と前記第２の電圧印加部のうちの何れか一方に前記第１の電圧とは異なる第２の電圧が印加されるとともに他方がフローティング状態とされる。
【発明の効果】
【００１５】
本技術の第１および第２の側面によれば、特性を向上させることができる。
【００１６】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載された何れかの効果であってもよい。
【図面の簡単な説明】
【００１７】
【図１】受光素子の構成例を示すブロック図である。
【図２】画素の構成例を示す図である。
【図３】画素の信号取り出し部の部分の構成例を示す図である。
【図４】感度向上について説明する図である。
【図５】電荷分離効率の向上について説明する図である。
【図６】電子の取り出し効率の向上について説明する図である。
【図７】表面照射型における信号キャリアの移動速度を説明する図である。
【図８】裏面照射型における信号キャリアの移動速度を説明する図である。
【図９】画素の信号取り出し部の部分の他の構成例を示す図である。
【図１０】画素とオンチップレンズの関係を説明する図である。
【図１１】画素の信号取り出し部の部分の他の構成例を示す図である。
【図１２】画素の信号取り出し部の部分の他の構成例を示す図である。
【図１３】画素の信号取り出し部の部分の他の構成例を示す図である。
【図１４】画素の信号取り出し部の部分の他の構成例を示す図である。
【図１５】画素の信号取り出し部の部分の他の構成例を示す図である。
【図１６】画素の他の構成例を示す図である。
【図１７】画素の他の構成例を示す図である。
【図１８】画素の他の構成例を示す図である。
【図１９】画素の他の構成例を示す図である。
【図２０】画素の他の構成例を示す図である。
【図２１】画素の他の構成例を示す図である。
【図２２】画素の他の構成例を示す図である。
【図２３】画素の他の構成例を示す図である。
【図２４】画素の他の構成例を示す図である。
【図２５】画素の他の構成例を示す図である。
【図２６】画素の他の構成例を示す図である。
【図２７】画素の他の構成例を示す図である。
【図２８】画素の他の構成例を示す図である。
【図２９】画素の他の構成例を示す図である。
【図３０】画素の他の構成例を示す図である。
【図３１】画素の等価回路を示す図である。
【図３２】画素のその他の等価回路を示す図である。
【図３３】Periodic配置を採用した電圧供給線の配置例を示す図である。
【図３４】Mirror配置を採用した電圧供給線の配置例を示す図である。
【図３５】Periodic配置とMirror配置の特性を説明する図である。
【図３６】第１４の実施の形態における複数画素の断面図である。
【図３７】第１４の実施の形態における複数画素の断面図である。
【図３８】第９の実施の形態における複数画素の断面図である。
【図３９】第９の実施の形態の変形例１における複数画素の断面図である。
【図４０】第１５の実施の形態における複数画素の断面図である。
【図４１】第１０の実施の形態における複数画素の断面図である。
【図４２】多層配線層の５層の金属膜を説明する図である。
【図４３】多層配線層の５層の金属膜を説明する図である。
【図４４】ポリシリコン層を説明する図である。
【図４５】金属膜に形成される反射部材の変形例を示す図である。
【図４６】金属膜に形成される反射部材の変形例を示す図である。
【図４７】受光素子の基板構成を説明する図である。
【図４８】複数画素の断面図である。
【図４９】画素の等価回路を示す図である。
【図５０】信号取り出し部の駆動について説明する図である。
【図５１】複数画素の断面図である。
【図５２】画素を基板の面と垂直な方向から見た図である。
【図５３】複数画素の断面図である。
【図５４】信号取り出し部の駆動について説明する図である。
【図５５】画素を基板の面と垂直な方向から見た図である。
【図５６】複数画素の断面図である。
【図５７】信号取り出し部の駆動について説明する図である。
【図５８】画素を基板の面と垂直な方向から見た図である。
【図５９】複数画素の断面図である。
【図６０】複数画素の断面図である。
【図６１】画素を基板の面と垂直な方向から見た図である。
【図６２】複数画素の断面図である。
【図６３】複数画素の断面図である。
【図６４】画素を基板の面と垂直な方向から見た図である。
【図６５】複数画素の断面図である。
【図６６】複数画素の断面図である。
【図６７】画素を基板の面と垂直な方向から見た図である。
【図６８】複数画素の断面図である。
【図６９】複数画素の断面図である。
【図７０】画素を基板の面と垂直な方向から見た図である。
【図７１】複数画素の断面図である。
【図７２】複数画素の断面図である。
【図７３】画素を基板の面と垂直な方向から見た図である。
【図７４】複数画素の断面図である。
【図７５】複数画素の断面図である。
【図７６】画素を基板の面と垂直な方向から見た図である。
【図７７】複数画素の断面図である。
【図７８】複数画素の断面図である。
【図７９】画素を基板の面と垂直な方向から見た図である。
【図８０】複数画素の断面図である。
【図８１】複数画素の断面図である。
【図８２】画素を基板の面と垂直な方向から見た図である。
【図８３】複数画素の断面図である。
【図８４】複数画素の断面図である。
【図８５】画素を基板の面と垂直な方向から見た図である。
【図８６】複数画素の断面図である。
【図８７】複数画素の断面図である。
【図８８】画素を基板の面と垂直な方向から見た図である。
【図８９】複数画素の断面図である。
【図９０】複数画素の断面図である。
【図９１】画素を基板の面と垂直な方向から見た図である。
【図９２】複数画素の断面図である。
【図９３】複数画素の断面図である。
【図９４】測距モジュールの構成例を示すブロック図である。
【図９５】車両制御システムの概略的な構成の一例を示すブロック図である。
【図９６】車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
【発明を実施するための形態】
【００１８】
以下、図面を参照して、本技術を適用した実施の形態について説明する。
【００１９】
＜第１の実施の形態＞
＜受光素子の構成例＞
本技術は、CAPDセンサを裏面照射型の構成とすることで、画素感度等の特性を向上させることができるようにするものである。
【００２０】
本技術は、例えば間接ToF方式により測距を行う測距システムを構成する受光素子や、そのような受光素子を有する撮像装置などに適用することが可能である。
【００２１】
例えば測距システムは、車両に搭載され、車外にある対象物までの距離を測定する車載用のシステムや、ユーザの手等の対象物までの距離を測定し、その測定結果に基づいてユーザのジェスチャを認識するジェスチャ認識用のシステムなどに適用することができる。
この場合、ジェスチャ認識の結果は、例えばカーナビゲーションシステムの操作等に用いることができる。
【００２２】
図１は、本技術を適用した受光素子の一実施の形態の構成例を示すブロック図である。
【００２３】
図１に示す受光素子１は、裏面照射型のCAPDセンサであり、例えば、測距機能を有する撮像装置に設けられている。
【００２４】
受光素子１は、図示せぬ半導体基板上に形成された画素アレイ部２０と、画素アレイ部２０と同じ半導体基板上に集積された周辺回路部とを有する構成となっている。周辺回路部は、例えば、タップ駆動部２１、垂直駆動部２２、カラム処理部２３、水平駆動部２４、およびシステム制御部２５から構成されている。
【００２５】
受光素子１には、さらに信号処理部３１およびデータ格納部３２も設けられている。なお、信号処理部３１およびデータ格納部３２は、受光素子１と同じ基板上に搭載してもよいし、撮像装置における受光素子１とは別の基板上に配置するようにしてもよい。
【００２６】
画素アレイ部２０は、受光した光量に応じた電荷を生成し、その電荷に応じた信号を出力する画素５１が行方向および列方向の行列状に２次元配置された構成となっている。すなわち、画素アレイ部２０は、入射した光を光電変換し、その結果得られた電荷に応じた信号を出力する画素５１を複数有している。ここで、行方向とは、水平方向の画素５１の配列方向を言い、列方向とは、垂直方向の画素５１の配列方向を言う。行方向は、図中、横方向であり、列方向は、図中、縦方向である。
【００２７】
画素５１は、外部から入射した光、特に赤外光を受光して光電変換し、その結果得られた電荷に応じた画素信号を出力する。画素５１は、所定の電圧MIX0（第１の電圧）を印加して、光電変換された電荷を検出する第１のタップTAと、所定の電圧MIX1（第２の電圧）を印加して、光電変換された電荷を検出する第２のタップTBとを有する。
【００２８】
タップ駆動部２１は、画素アレイ部２０の各画素５１の第１のタップTAに、所定の電圧供給線３０を介して所定の電圧MIX0を供給し、第２のタップTBに、所定の電圧供給線３０を介して所定の電圧MIX1を供給する。したがって、画素アレイ部２０の１つの画素列には、電圧MIX0を伝送する電圧供給線３０と、電圧MIX1を伝送する電圧供給線３０の２本の電圧供給線３０が配線されている。
【００２９】
画素アレイ部２０において、行列状の画素配列に対して、画素行ごとに画素駆動線２８が行方向に沿って配線され、各画素列に２つの垂直信号線２９が列方向に沿って配線されている。例えば画素駆動線２８は、画素から信号を読み出す際の駆動を行うための駆動信号を伝送する。なお、図１では、画素駆動線２８について１本の配線として示しているが、１本に限られるものではない。画素駆動線２８の一端は、垂直駆動部２２の各行に対応した出力端に接続されている。
【００３０】
垂直駆動部２２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部２０の各画素を全画素同時あるいは行単位等で駆動する。すなわち、垂直駆動部２２は、垂直駆動部２２を制御するシステム制御部２５とともに、画素アレイ部２０の各画素の動作を制御する駆動部を構成している。
【００３１】
垂直駆動部２２による駆動制御に応じて画素行の各画素５１から出力される信号は、垂直信号線２９を通してカラム処理部２３に入力される。カラム処理部２３は、各画素５１から垂直信号線２９を通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
【００３２】
具体的には、カラム処理部２３は、信号処理としてノイズ除去処理やAD（Analog to Digital）変換処理などを行う。
【００３３】
水平駆動部２４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部２３の画素列に対応する単位回路を順番に選択する。この水平駆動部２４による選択走査により、カラム処理部２３において単位回路ごとに信号処理された画素信号が順番に出力される。
【００３４】
システム制御部２５は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、そのタイミングジェネレータで生成された各種のタイミング信号を基に、タップ駆動部２１、垂直駆動部２２、カラム処理部２３、および水平駆動部２４などの駆動制御を行う。
【００３５】
信号処理部３１は、少なくとも演算処理機能を有し、カラム処理部２３から出力される画素信号に基づいて演算処理等の種々の信号処理を行う。データ格納部３２は、信号処理部３１での信号処理にあたって、その処理に必要なデータを一時的に格納する。
【００３６】
＜画素の構成例＞
次に、画素アレイ部２０に設けられた画素の構成例について説明する。画素アレイ部２０に設けられた画素は、例えば図２に示すように構成される。
【００３７】
図２は、画素アレイ部２０に設けられた１つの画素５１の断面を示しており、この画素５１は、外部から入射した光、特に赤外光を受光して光電変換し、その結果得られた電荷に応じた信号を出力する。
【００３８】
画素５１は、例えばシリコン基板等のP型の半導体層からなる基板６１と、その基板６１上に形成されたオンチップレンズ６２とを有している。
【００３９】
例えば基板６１は、図中、縦方向の厚さ、つまり基板６１の面と垂直な方向の厚さが20μｍ以下となるようになされている。なお、基板６１の厚さは20μｍ以上であっても勿論よく、その厚さは受光素子１の目標とする特性等に応じて定められればよい。
【００４０】
また、基板６１は、例えば１Ｅ＋１３オーダー以下の基板濃度とされた高抵抗のP‐Epi基板などとされ、基板６１の抵抗（抵抗率）は例えば500［Ωcm］以上となるようになされている。
【００４１】
ここで、基板６１の基板濃度と抵抗との関係は、例えば基板濃度6.48E＋12［cm3］のときに抵抗2000［Ωcm］、基板濃度1.30E＋13［cm3］のときに抵抗1000［Ωcm］、基板濃度2.59E＋13［cm3］のときに抵抗500［Ωcm］、および基板濃度1.30E＋14［cm3］のときに抵抗100［Ωcm］などとされる。
【００４２】
図２において、基板６１の上側の面が基板６１の裏面であり、外部からの光が基板６１に入射される光入射面である。一方、基板６１の下側の面が、基板６１の表面であり、不図示の多層配線層が形成されている。基板６１の光入射面上には、正の固定電荷を持つ単層膜または積層膜からなる固定電荷膜６６が形成され、固定電荷膜６６の上面に、外部から入射した光を集光して基板６１内に入射させるオンチップレンズ６２が形成されている。固定電荷膜６６は、基板６１の光入射面側をホールアキュミレーション状態にし、暗電流の発生を抑制する。
【００４３】
さらに画素５１では、固定電荷膜６６上における画素５１の端部分には、隣接する画素間でのクロストークを防止するための画素間遮光膜６３−１および画素間遮光膜６３−２が形成されている。以下、画素間遮光膜６３−１および画素間遮光膜６３−２を特に区別する必要のない場合、単に画素間遮光膜６３とも称する。
【００４４】
この例では、外部からの光はオンチップレンズ６２を介して基板６１内に入射するが、画素間遮光膜６３は、外部から入射した光を、基板６１における画素５１に隣接して設けられた他の画素の領域に入射させないために形成されている。すなわち、外部からオンチップレンズ６２に入射し、画素５１と隣接する他の画素内へと向かう光が、画素間遮光膜６３−１や画素間遮光膜６３−２で遮光されて、隣接する他の画素内へ入射されることが防止される。
【００４５】
受光素子１は裏面照射型のCAPDセンサであるため、基板６１の光入射面が、いわゆる裏面となり、この裏面上には配線等からなる配線層は形成されていない。また、基板６１における光入射面とは反対側の面の部分には、画素５１内に形成されたトランジスタ等を駆動するための配線や、画素５１から信号を読み出すための配線などが形成された配線層が積層により形成されている。
【００４６】
基板６１内における光入射面とは反対の面側、すなわち図中、下側の面の内側の部分には、酸化膜６４と、信号取り出し部６５−１および信号取り出し部６５−２とが形成されている。信号取り出し部６５−１は、図１で説明した第１のタップTAに相当し、信号取り出し部６５−２は、図１で説明した第２のタップTBに相当する。
【００４７】
この例では、基板６１の光入射面とは反対側の面近傍における画素５１の中心部分に酸化膜６４が形成されており、その酸化膜６４の両端にそれぞれ信号取り出し部６５−１および信号取り出し部６５−２が形成されている。
【００４８】
ここで、信号取り出し部６５−１は、N型半導体領域であるN＋半導体領域７１−１およびN＋半導体領域７１−１よりもドナー不純物の濃度が低いN−半導体領域７２−１と、P型半導体領域であるP＋半導体領域７３−１およびP＋半導体領域７３−１よりもアクセプター不純物濃度が低いP−半導体領域７４−１とを有している。ここで、ドナー不純物とは、例えばSiに対してのリン（P）やヒ素（As）等の元素の周期表で５族に属する元素が挙げられ、アクセプター不純物とは、例えばSiに対してのホウ素（B）等の元素の周期表で３族に属する元素が挙げられる。ドナー不純物となる元素をドナー元素、アクセプター不純物となる元素をアクセプター元素と称する。
【００４９】
図２において、基板６１の光入射面とは反対側の面の表面内側部分における、酸化膜６４の右側に隣接する位置に、N＋半導体領域７１−１が形成されている。また、N＋半導体領域７１−１の図中、上側に、そのN＋半導体領域７１−１を覆うように（囲むように）N−半導体領域７２−１が形成されている。
【００５０】
さらに、N＋半導体領域７１−１の右側に、P＋半導体領域７３−１が形成されている。また、P＋半導体領域７３−１の図中、上側に、そのP＋半導体領域７３−１を覆うように（囲むように）P−半導体領域７４−１が形成されている。
【００５１】
さらに、P＋半導体領域７３−１の右側に、N＋半導体領域７１−１が形成されている。また、N＋半導体領域７１−１の図中、上側に、そのN＋半導体領域７１−１を覆うように（囲むように）N−半導体領域７２−１が形成されている。
【００５２】
同様に、信号取り出し部６５−２は、N型半導体領域であるN＋半導体領域７１−２およびN＋半導体領域７１−２よりもドナー不純物の濃度が低いN−半導体領域７２−２と、P型半導体領域であるP＋半導体領域７３−２およびP＋半導体領域７３−２よりもアクセプター不純物濃度が低いP−半導体領域７４−２とを有している。
【００５３】
図２において、基板６１の光入射面とは反対側の面の表面内側部分における、酸化膜６４の左側に隣接する位置に、N＋半導体領域７１−２が形成されている。また、N＋半導体領域７１−２の図中、上側に、そのN＋半導体領域７１−２を覆うように（囲むように）N−半導体領域７２−２が形成されている。
【００５４】
さらに、N＋半導体領域７１−２の左側に、P＋半導体領域７３−２が形成されている。また、P＋半導体領域７３−２の図中、上側に、そのP＋半導体領域７３−２を覆うように（囲むように）P−半導体領域７４−２が形成されている。
【００５５】
さらに、P＋半導体領域７３−２の左側に、N＋半導体領域７１−２が形成されている。また、N＋半導体領域７１−２の図中、上側に、そのN＋半導体領域７１−２を覆うように（囲むように）N−半導体領域７２−２が形成されている。
【００５６】
基板６１の光入射面とは反対側の面の表面内側部分における、画素５１の端部分には、画素５１の中心部分と同様の酸化膜６４が形成されている。
【００５７】
以下、信号取り出し部６５−１および信号取り出し部６５−２を特に区別する必要のない場合、単に信号取り出し部６５とも称することとする。
【００５８】
また、以下、N＋半導体領域７１−１およびN＋半導体領域７１−２を特に区別する必要のない場合、単にN＋半導体領域７１とも称し、N−半導体領域７２−１およびN−半導体領域７２−２を特に区別する必要のない場合、単にN−半導体領域７２とも称することとする。
【００５９】
さらに、以下、P＋半導体領域７３−１およびP＋半導体領域７３−２を特に区別する必要のない場合、単にP＋半導体領域７３とも称し、P−半導体領域７４−１およびP−半導体領域７４−２を特に区別する必要のない場合、単にP−半導体領域７４とも称することとする。
【００６０】
また、基板６１では、N＋半導体領域７１−１とP＋半導体領域７３−１との間には、それらの領域を分離するための分離部７５−１が酸化膜等により形成されている。同様にN＋半導体領域７１−２とP＋半導体領域７３−２との間にも、それらの領域を分離するための分離部７５−２が酸化膜等により形成されている。以下、分離部７５−１および分離部７５−２を特に区別する必要のない場合、単に分離部７５とも称することとする。
【００６１】
基板６１に設けられたN＋半導体領域７１は、外部から画素５１に入射してきた光の光量、すなわち基板６１による光電変換により発生した信号キャリアの量を検出するための電荷検出部として機能する。なお、N＋半導体領域７１の他に、ドナー不純物濃度が低いN−半導体領域７２も含めて電荷検出部と捉えることもできる。また、P＋半導体領域７３は、多数キャリア電流を基板６１に注入するための、すなわち基板６１に直接電圧を印加して基板６１内に電界を発生させるための電圧印加部として機能する。なお、P＋半導体領域７３の他に、アクセプター不純物濃度が低いP−半導体領域７４も含めて電圧印加部と捉えることもできる。
【００６２】
画素５１では、N＋半導体領域７１−１には、直接、図示せぬ浮遊拡散領域であるFD（Floating Diffusion）部（以下、特にFD部Ａとも称する）が接続されており、さらにそのFD部Ａは、図示せぬ増幅トランジスタ等を介して垂直信号線２９に接続されている。
【００６３】
同様に、N＋半導体領域７１−２には、直接、FD部Ａとは異なる他のFD部（以下、特にFD部Ｂとも称する）が接続されており、さらにそのFD部Ｂは、図示せぬ増幅トランジスタ等を介して垂直信号線２９に接続されている。ここで、FD部ＡとFD部Ｂとは互いに異なる垂直信号線２９に接続されている。
【００６４】
例えば間接ToF方式により対象物までの距離を測定しようとする場合、受光素子１が設けられた撮像装置から対象物に向けて赤外光が射出される。そして、その赤外光が対象物で反射されて反射光として撮像装置に戻ってくると、受光素子１の基板６１は入射してきた反射光（赤外光）を受光して光電変換する。タップ駆動部２１は、画素５１の第１のタップTAと第２のタップTBを駆動し、光電変換により得られた電荷DETに応じた信号をFD部ＡとFD部Ｂとに振り分ける。
【００６５】
例えばあるタイミングでは、タップ駆動部２１は、コンタクト等を介して２つのP＋半導体領域７３に電圧を印加する。具体的には、例えばタップ駆動部２１は、第１のタップTAであるP＋半導体領域７３−１にMIX0＝1.5Vの電圧を印加し、第２のタップTBであるP＋半導体領域７３−２にはMIX1＝0Vの電圧を印加する。
【００６６】
すると、基板６１における２つのP＋半導体領域７３の間に電界が発生し、P＋半導体領域７３−１からP＋半導体領域７３−２へと電流が流れる。この場合、基板６１内の正孔（ホール）はP＋半導体領域７３−２の方向へと移動することになり、電子はP＋半導体領域７３−１の方向へと移動することになる。
【００６７】
したがって、このような状態でオンチップレンズ６２を介して外部からの赤外光（反射光）が基板６１内に入射し、その赤外光が基板６１内で光電変換されて電子と正孔のペアに変換されると、得られた電子はP＋半導体領域７３間の電界によりP＋半導体領域７３−１の方向へと導かれ、N＋半導体領域７１−１内へと移動する。
【００６８】
この場合、光電変換で発生した電子が、画素５１に入射した赤外光の量、すなわち赤外光の受光量に応じた信号を検出するための信号キャリアとして用いられることになる。
【００６９】
これにより、N＋半導体領域７１−１には、N＋半導体領域７１−１内へと移動してきた電子に応じた電荷が蓄積されることになり、この電荷がFD部Ａや増幅トランジスタ、垂直信号線２９等を介してカラム処理部２３で検出される。
【００７０】
すなわち、N＋半導体領域７１−１の蓄積電荷DET0が、そのN＋半導体領域７１−１に直接接続されたFD部Ａに転送され、FD部Ａに転送された電荷DET0に応じた信号が増幅トランジスタや垂直信号線２９を介してカラム処理部２３により読み出される。そして、読み出された信号に対して、カラム処理部２３においてAD変換処理等の処理が施され、その結果得られた画素信号が信号処理部３１へと供給される。
【００７１】
この画素信号は、N＋半導体領域７１−１により検出された電子に応じた電荷量、すなわちFD部Ａに蓄積された電荷DET0の量を示す信号となる。換言すれば、画素信号は画素５１で受光された赤外光の光量を示す信号であるともいうことができる。
【００７２】
なお、このときN＋半導体領域７１−１における場合と同様にしてN＋半導体領域７１−２で検出された電子に応じた画素信号も適宜測距に用いられるようにしてもよい。
【００７３】
また、次のタイミングでは、これまで基板６１内で生じていた電界と反対方向の電界が発生するように、タップ駆動部２１によりコンタクト等を介して２つのP＋半導体領域７３に電圧が印加される。具体的には、例えば第１のタップTAであるP＋半導体領域７３−１にはMIX0＝0Vの電圧が印加され、第２のタップTBであるP＋半導体領域７３−２にMIX1＝1.5Vの電圧が印加される。
【００７４】
これにより、基板６１における２つのP＋半導体領域７３の間で電界が発生し、P＋半導体領域７３−２からP＋半導体領域７３−１へと電流が流れる。
【００７５】
このような状態でオンチップレンズ６２を介して外部からの赤外光（反射光）が基板６１内に入射し、その赤外光が基板６１内で光電変換されて電子と正孔のペアに変換されると、得られた電子はP＋半導体領域７３間の電界によりP＋半導体領域７３−２の方向へと導かれ、N＋半導体領域７１−２内へと移動する。
【００７６】
これにより、N＋半導体領域７１−２には、N＋半導体領域７１−２内へと移動してきた電子に応じた電荷が蓄積されることになり、この電荷がFD部Ｂや増幅トランジスタ、垂直信号線２９等を介してカラム処理部２３で検出される。
【００７７】
すなわち、N＋半導体領域７１−２の蓄積電荷DET1が、そのN＋半導体領域７１−２に直接接続されたFD部Ｂに転送され、FD部Ｂに転送された電荷DET1に応じた信号が増幅トランジスタや垂直信号線２９を介してカラム処理部２３により読み出される。そして、読み出された信号に対して、カラム処理部２３においてAD変換処理等の処理が施され、その結果得られた画素信号が信号処理部３１へと供給される。
【００７８】
なお、このときN＋半導体領域７１−２における場合と同様にしてN＋半導体領域７１−１で検出された電子に応じた画素信号も適宜測距に用いられるようにしてもよい。
【００７９】
このようにして、同じ画素５１において互いに異なる期間の光電変換で得られた画素信号が得られると、信号処理部３１は、それらの画素信号に基づいて対象物までの距離を示す距離情報を算出し、後段へと出力する。
【００８０】
このように互いに異なるN＋半導体領域７１へと信号キャリアを振り分けて、それらの信号キャリアに応じた信号に基づいて距離情報を算出する方法は、間接ToF方式と呼ばれている。
【００８１】
画素５１における信号取り出し部６５の部分を図２中、上から下方向、つまり基板６１の面と垂直な方向に見ると、例えば図３に示すようにP＋半導体領域７３の周囲がN＋半導体領域７１により囲まれるような構造となっている。なお、図３において、図２における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【００８２】
図３に示す例では、画素５１の中央部分には図示せぬ酸化膜６４が形成されており、画素５１の中央からやや端側の部分に信号取り出し部６５が形成されている。特に、ここでは画素５１内には２つの信号取り出し部６５が形成されている。
【００８３】
そして、各信号取り出し部６５では、その中心位置に矩形状にP＋半導体領域７３が形成されており、そのP＋半導体領域７３を中心として、P＋半導体領域７３の周囲が矩形状、より詳細には矩形枠形状のN＋半導体領域７１により囲まれている。すなわち、N＋半導体領域７１は、P＋半導体領域７３の周囲を囲むように形成されている。
【００８４】
また、画素５１では、画素５１の中心部分、すなわち矢印Ａ１１に示す部分に外部から入射してくる赤外光が集光されるようにオンチップレンズ６２が形成されている。換言すれば、外部からオンチップレンズ６２に入射した赤外光は、オンチップレンズ６２により矢印Ａ１１に示す位置、つまり図２における酸化膜６４の図２中、上側の位置に集光される。
【００８５】
したがって、赤外光は信号取り出し部６５−１と信号取り出し部６５−２との間の位置に集光されることになる。これにより、赤外光が画素５１に隣接する画素へと入射してクロストークが発生してしまうことを抑制するとともに、信号取り出し部６５に直接、赤外光が入射してしまうことも抑制することができる。
【００８６】
例えば赤外光が直接、信号取り出し部６５に入射すると電荷分離効率、すなわちCmod（Contrast between active and inactive tap）やModulation contrastが低下してしまう。
【００８７】
ここで、光電変換で得られた電荷DETに応じた信号の読み出しが行われる方の信号取り出し部６５、つまり光電変換で得られた電荷DETが検出されるべき信号取り出し部６５をアクティブタップ（active tap）とも称することとする。
【００８８】
逆に、基本的には光電変換で得られた電荷DETに応じた信号の読み出しが行われない方の信号取り出し部６５、つまりアクティブタップではない方の信号取り出し部６５をイナクティブタップ（inactive tap）とも称することとする。
【００８９】
上述の例では、P＋半導体領域７３に1.5Vの電圧が印加される方の信号取り出し部６５がアクティブタップであり、P＋半導体領域７３に0Vの電圧が印加される方の信号取り出し部６５がイナクティブタップである。
【００９０】
Cmodは、以下の式（１）で計算され、入射した赤外光の光電変換で発生した電荷のうちの何％分の電荷がアクティブタップである信号取り出し部６５のN＋半導体領域７１で検出できるか、つまり電荷に応じた信号を取り出せるかを表す指標であり、電荷分離効率を示している。式（１）において、I0は、２つの電荷検出部（P＋半導体領域７３）の一方で検出される信号であり、I1は、他方で検出される信号である。
Cmod＝｛｜I0−I1｜／（I0＋I1）｝×１００・・・（１）
【００９１】
したがって、例えば外部から入射した赤外光がイナクティブタップの領域に入射し、そのイナクティブタップ内で光電変換が行われると、光電変換により発生した信号キャリアである電子が、イナクティブタップ内のN＋半導体領域７１に移動してしまう可能性が高い。そうすると、光電変換により得られた一部の電子の電荷がアクティブタップ内のN＋半導体領域７１で検出されなくなり、Cmod、つまり電荷分離効率が低下してしまう。
【００９２】
そこで、画素５１では、２つの信号取り出し部６５から略等距離の位置にある画素５１の中心部分付近に赤外光が集光されるようにすることで、外部から入射した赤外光がイナクティブタップの領域で光電変換されてしまう確率を低減させ、電荷分離効率を向上させることができる。また、画素５１ではModulation contrastも向上させることができる。
換言すれば、光電変換により得られた電子がアクティブタップ内のN＋半導体領域７１へと誘導され易くすることができる。
【００９３】
以上のような受光素子１によれば、以下のような効果を奏することができる。
【００９４】
すなわち、まず受光素子１は裏面照射型であることから、量子効率（QE）×開口率（FF(Fill Factor)）を最大化することができ、受光素子１による測距特性を向上させることができる。
【００９５】
例えば図４の矢印Ｗ１１に示すように、通常の表面照射型のイメージセンサは、光電変換部であるPD１０１における外部からの光が入射する光入射面側に配線１０２や配線１０３が形成された構造となっている。
【００９６】
そのため、例えば外部から矢印Ａ２１や矢印Ａ２２に示すように、ある程度の角度を持ってPD１０１に対して斜めに入射してくる光の一部は、配線１０２や配線１０３に遮られてPD１０１に入射されないようなことが生じる。
【００９７】
これに対して、裏面照射型のイメージセンサは、例えば矢印Ｗ１２に示すように、光電変換部であるPD１０４における外部からの光が入射する光入射面とは反対側の面上に配線１０５や配線１０６が形成された構造となっている。
【００９８】
そのため、表面照射型における場合と比較して十分な開口率を確保することができる。
すなわち、例えば外部から矢印Ａ２３や矢印Ａ２４に示すように、ある程度の角度を持ってPD１０４に対して斜めに入射してくる光は配線に遮られることなくPD１０４に入射する。これにより、より多くの光を受光して画素の感度を向上させることができる。
【００９９】
このような裏面照射型とすることにより得られる画素感度の向上効果は、裏面照射型のCAPDセンサである受光素子１においても得ることができる。
【０１００】
また、例えば表面照射型のCAPDセンサでは、矢印Ｗ１３に示すように光電変換部であるPD１１１の内部における外部からの光が入射する光入射面側にタップと呼ばれる信号取り出し部１１２、より詳細にはタップのP＋半導体領域やN＋半導体領域が形成されている。また、表面照射型のCAPDセンサは、光入射面側に配線１１３や、信号取り出し部１１２に接続されたコンタクトやメタルなどの配線１１４が形成された構造となっている。
【０１０１】
そのため、例えば外部から矢印Ａ２５や矢印Ａ２６に示すように、ある程度の角度を持ってPD１１１に対して斜めに入射してくる光の一部が配線１１３等に遮られてPD１１１に入射されないだけでなく、矢印Ａ２７に示すようにPD１１１に対して垂直に入射してくる光も配線１１４に遮られてPD１１１に入射されないようなことが生じる。
【０１０２】
これに対して、裏面照射型のCAPDセンサは、例えば矢印Ｗ１４に示すように、光電変換部であるPD１１５における外部からの光が入射する光入射面とは反対側の面の部分に信号取り出し部１１６が形成された構造となっている。また、PD１１５における光入射面とは反対側の面上には配線１１７や、信号取り出し部１１６に接続されたコンタクトやメタルなどの配線１１８が形成されている。
【０１０３】
ここで、PD１１５は図２に示した基板６１に対応し、信号取り出し部１１６は図２に示した信号取り出し部６５に対応する。
【０１０４】
このような構造の裏面照射型のCAPDセンサでは、表面照射型における場合と比較して十分な開口率を確保することができる。したがって、量子効率（QE）×開口率（FF）を最大化することができ、測距特性を向上させることができる。
【０１０５】
すなわち、例えば外部から矢印Ａ２８や矢印Ａ２９に示すように、ある程度の角度を持ってPD１１５に対して斜めに入射してくる光は配線に遮られることなくPD１１５に入射する。同様に、矢印Ａ３０に示すようにPD１１５に対して垂直に入射してくる光も配線等に遮られることなくPD１１５に入射する。
【０１０６】
このように、裏面照射型のCAPDセンサでは、ある程度の角度を持って入射してくる光だけでなく、PD１１５に対して垂直に入射してくる、表面照射型では信号取り出し部（タップ）に接続された配線等で反射されていた光も受光することができる。これにより、より多くの光を受光して画素の感度を向上させることができる。換言すれば、量子効率（QE）×開口率（FF）を最大化することができ、その結果、測距特性を向上させることができる。
【０１０７】
特に、画素外縁ではなく、画素の中央近傍にタップが配置されている場合、表面照射型のCAPDセンサでは、十分な開口率を確保することができず画素の感度が低下してしまうが、裏面照射型のCAPDセンサである受光素子１ではタップの配置位置によらず十分な開口率を確保することができ、画素の感度を向上させることができる。
【０１０８】
また、裏面照射型の受光素子１では、基板６１における、外部からの赤外光が入射する光入射面とは反対側の面近傍に信号取り出し部６５が形成されるため、イナクティブタップの領域での赤外光の光電変換の発生を低減させることができる。これにより、Cmod、つまり電荷分離効率を向上させることができる。
【０１０９】
図５は、表面照射型と裏面照射型のCAPDセンサの画素断面図を示している。
【０１１０】
図５左側の表面照射型のCAPDセンサでは、図中、基板１４１の上側が、光入射面であり、基板１４１の光入射面側に、複数層の配線を含む配線層１５２、画素間遮光部１５３、および、オンチップレンズ１５４が積層されている。
【０１１１】
図５右側の裏面照射型のCAPDセンサでは、図中、光入射面とは反対側となる基板１４２の下側に、複数層の配線を含む配線層１５２が形成されており、光入射面側である基板１４２の上側に、画素間遮光部１５３、および、オンチップレンズ１５４が積層されている。
【０１１２】
なお、図５においてグレーの台形形状は、赤外光がオンチップレンズ１５４で集光されることにより、光強度が強い領域を示している。
【０１１３】
例えば、表面照射型のCAPDセンサでは、基板１４１の光入射面側にイナクティブタップおおびアクティブタップが存在する領域Ｒ１１がある。このため、イナクティブタップに直接入射する成分が多く、イナクティブタップの領域で光電変換が行われると、その光電変換で得られた信号キャリアはアクティブタップのN＋半導体領域で検出されなくなる。
【０１１４】
表面照射型のCAPDセンサでは、基板１４１の光入射面近傍の領域Ｒ１１では赤外光の強度は強いため、領域Ｒ１１内で赤外光の光電変換が行われる確率が高くなる。つまり、イナクティブタップ近傍に入射する赤外光の光量は多いため、アクティブタップで検出できなくなってしまう信号キャリアが多くなり、電荷分離効率が低下してしまう。
【０１１５】
これに対して、裏面照射型のCAPDセンサでは、基板１４２の光入射面から遠い位置、つまり光入射面側とは反対側の面近傍の位置に、イナクティブタップおよびアクティブタップが存在する領域Ｒ１２がある。ここでは、基板１４２は図２に示した基板６１に対応している。
【０１１６】
この例では、基板１４２の光入射面側とは反対側の面の部分に領域Ｒ１２があり、領域Ｒ１２は光入射面から遠い位置にあるため、その領域Ｒ１２近傍では、入射した赤外光の強度は比較的弱くなっている。
【０１１７】
基板１４２の中心付近や光入射面近傍などの赤外光の強度が強い領域において光電変換により得られた信号キャリアは、基板１４２内で発生した電界によってアクティブタップへと導かれ、アクティブタップのN＋半導体領域で検出される。
【０１１８】
一方、イナクティブタップを含む領域Ｒ１２近傍では、入射した赤外光の強度は比較的弱いので、領域Ｒ１２内で赤外光の光電変換が行われる確率は低くなる。つまり、イナクティブタップ近傍に入射する赤外光の光量は少ないため、イナクティブタップ近傍での光電変換により発生し、イナクティブタップのN＋半導体領域へと移動してしまう信号キャリア（電子）の数は少なくなり、電荷分離効率を向上させることができる。結果として測距特性を改善することができる。
【０１１９】
さらに、裏面照射型の受光素子１では、基板６１の薄層化を実現することができるので、信号キャリアである電子（電荷）の取り出し効率を向上させることができる。
【０１２０】
例えば、表面照射型のCAPDセンサでは開口率を十分に確保できないため、図６の矢印Ｗ３１に示すように、より高い量子効率を確保し、量子効率×開口率の低下を抑制するために基板１７１をある程度厚くする必要がある。
【０１２１】
そうすると、基板１７１内における光入射面とは反対側の面近傍の領域、例えば領域Ｒ２１の部分においてポテンシャルの傾斜が緩やかになり、実質的に基板１７１と垂直な方向の電界が弱くなってしまう。この場合、信号キャリアの移動速度が遅くなるので、光電変換が行われてからアクティブタップのN＋半導体領域で信号キャリアが検出されるまでに必要となる時間が長くなってしまう。なお、図６では、基板１７１内の矢印は、基板１７１における基板１７１と垂直な方向の電界を表している。
【０１２２】
また、基板１７１が厚いと、基板１７１内のアクティブタップから遠い位置から、アクティブタップ内のN＋半導体領域までの信号キャリアの移動距離が長くなる。したがって、アクティブタップから遠い位置では、光電変換が行われてからアクティブタップのN＋半導体領域で信号キャリアが検出されるまでに必要となる時間がさらに長くなってしまう。
【０１２３】
図７は、基板１７１の厚み方向の位置と、信号キャリアの移動速度との関係を示している。領域Ｒ２１は拡散電流領域に対応する。
【０１２４】
このように基板１７１が厚くなると、例えば駆動周波数が高いとき、つまりタップ（信号取り出し部）のアクティブとイナクティブの切り替えを高速で行うときに、領域Ｒ２１などのアクティブタップから遠い位置で発生した電子を完全にアクティブタップのN＋半導体領域に引き込みきれなくなってしまう。すなわち、タップがアクティブとなっている時間が短いと、領域Ｒ２１内等で発生した電子（電荷）をアクティブタップのN＋半導体領域で検出できなくなってしまうことが生じ、電子の取り出し効率が低下する。
【０１２５】
これに対して裏面照射型のCAPDセンサでは、十分な開口率を確保できることから、例えば図６の矢印Ｗ３２に示すように基板１７２を薄くしても十分な量子効率×開口率を確保することができる。ここで、基板１７２は図２の基板６１に対応し、基板１７２内の矢印は、基板１７２と垂直な方向の電界を表している。
【０１２６】
図８は、基板１７２の厚み方向の位置と、信号キャリアの移動速度との関係を示している。
【０１２７】
このように基板１７２における基板１７２と垂直な方向の厚さを薄くすると、実質的に基板１７２と垂直な方向の電界が強くなり、信号キャリアの移動速度が速いドリフト電流領域のみの電子（電荷）のみを使用して、信号キャリアの移動速度が遅い拡散電流領域の電子を使用しない。ドリフト電流領域のみの電子（電荷）のみを使用することで、光電変換が行われてからアクティブタップのN＋半導体領域で信号キャリアが検出されるまでに必要となる時間が短くなる。また、基板１７２の厚さが薄くなると、信号キャリアのアクティブタップ内のN＋半導体領域までの移動距離も短くなる。
【０１２８】
これらのことから、裏面照射型のCAPDセンサでは、駆動周波数が高いときでも基板１７２内の各領域で発生した信号キャリア（電子）をアクティブタップのN＋半導体領域に十分に引き込むことができ、電子の取り出し効率を向上させることができる。
【０１２９】
また、基板１７２の薄層化により高い駆動周波数でも十分な電子の取り出し効率を確保することができ、高速駆動耐性を向上させることができる。
【０１３０】
特に、裏面照射型のCAPDセンサでは、基板１７２、すなわち基板６１に対して直接、電圧を印加することができるので、タップのアクティブおよびイナクティブの切り替えの応答速度が速く、高い駆動周波数で駆動させることができる。また、基板６１に対して直接、電圧を印加することができるので、基板６１内の変調可能な領域が広くなる。
【０１３１】
さらに、裏面照射型の受光素子１（CAPDセンサ）では、十分な開口率を得ることができるので、その分だけ画素を微細化することができ、画素の微細化耐性を向上させることができる。
【０１３２】
その他、受光素子１では裏面照射型とすることでBEOL（Back End Of Line）容量設計の自由化が可能となり、これにより飽和信号量（Qs）の設計自由度を向上させることができる。
【０１３３】
＜第１の実施の形態の変形例１＞
＜画素の構成例＞
なお、以上においては基板６１内の信号取り出し部６５の部分は、図３に示したようにN＋半導体領域７１とP＋半導体領域７３が矩形状の領域とされる場合を例として説明した。しかし、基板６１と垂直な方向から見たときのN＋半導体領域７１とP＋半導体領域７３の形状は、どのような形状とされてもよい。
【０１３４】
具体的には、例えば図９に示すようにN＋半導体領域７１とP＋半導体領域７３が円形状とされるようにしてもよい。なお、図９において図３における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０１３５】
図９は、画素５１における信号取り出し部６５の部分を基板６１と垂直な方向から見たときのN＋半導体領域７１およびP＋半導体領域７３を示している。
【０１３６】
この例では、画素５１の中央部分には図示せぬ酸化膜６４が形成されており、画素５１の中央からやや端側の部分に信号取り出し部６５が形成されている。特に、ここでは画素５１内には２つの信号取り出し部６５が形成されている。
【０１３７】
そして、各信号取り出し部６５では、その中心位置に円形状のP＋半導体領域７３が形成されており、そのP＋半導体領域７３を中心として、P＋半導体領域７３の周囲が円形状、より詳細には円環状のN＋半導体領域７１により囲まれている。
【０１３８】
図１０は、図９に示した信号取り出し部６５を有する画素５１が行列状に２次元配置された画素アレイ部２０の一部に、オンチップレンズ６２を重ねた平面図である。
【０１３９】
オンチップレンズ６２は、図１０に示されるように、画素単位に形成されている。換言すれば、１個のオンチップレンズ６２が形成された単位領域が１画素に対応する。
【０１４０】
なお、図２では、N＋半導体領域７１とP＋半導体領域７３との間に、酸化膜等で形成された分離部７５が配置されているが、分離部７５はあってもなくてもどちらでもよい。
【０１４１】
＜第１の実施の形態の変形例２＞
＜画素の構成例＞
図１１は、画素５１における信号取り出し部６５の平面形状の変形例を示す平面図である。
【０１４２】
信号取り出し部６５は、平面形状を、図３に示した矩形状、図９に示した円形状の他、例えば、図１１に示されるように八角形状に形成してもよい。
【０１４３】
また、図１１は、N＋半導体領域７１とP＋半導体領域７３との間に、酸化膜等で形成された分離部７５が形成された場合の平面図を示している。
【０１４４】
図１１に示されているＡ−Ａ’線は、後述する図３７の断面線を示し、Ｂ−Ｂ’線は、後述する図３６の断面線を示している。
【０１４５】
＜第２の実施の形態＞
＜画素の構成例＞
さらに、以上においては、信号取り出し部６５内において、P＋半導体領域７３の周囲がN＋半導体領域７１により囲まれる構成を例として説明したが、N＋半導体領域の周囲がP＋半導体領域により囲まれるようにしてもよい。
【０１４６】
そのような場合、画素５１は、例えば図１２に示すように構成される。なお、図１２において図３における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０１４７】
図１２は、画素５１における信号取り出し部６５の部分を基板６１と垂直な方向から見たときのN＋半導体領域およびP＋半導体領域の配置を示している。
【０１４８】
この例では、画素５１の中央部分には図示せぬ酸化膜６４が形成されており、画素５１の中央からやや図中、上側の部分に信号取り出し部６５−１が形成されており、画素５１の中央からやや図中、下側の部分に信号取り出し部６５−２が形成されている。特にこの例では、画素５１内における信号取り出し部６５の形成位置は、図３における場合と同じ位置となっている。
【０１４９】
信号取り出し部６５−１内では、図３に示したN＋半導体領域７１−１に対応する矩形状のN＋半導体領域２０１−１が信号取り出し部６５−１の中心に形成されている。そして、そのN＋半導体領域２０１−１の周囲が、図３に示したP＋半導体領域７３−１に対応する矩形状、より詳細には矩形枠形状のP＋半導体領域２０２−１により囲まれている。
すなわち、P＋半導体領域２０２−１は、N＋半導体領域２０１−１の周囲を囲むように形成されている。
【０１５０】
同様に、信号取り出し部６５−２内では、図３に示したN＋半導体領域７１−２に対応する矩形状のN＋半導体領域２０１−２が信号取り出し部６５−２の中心に形成されている。そして、そのN＋半導体領域２０１−２の周囲が、図３に示したP＋半導体領域７３−２に対応する矩形状、より詳細には矩形枠形状のP＋半導体領域２０２−２により囲まれている。
【０１５１】
なお、以下、N＋半導体領域２０１−１およびN＋半導体領域２０１−２を特に区別する必要のない場合、単にN＋半導体領域２０１とも称することとする。また、以下、P＋半導体領域２０２−１およびP＋半導体領域２０２−２を特に区別する必要のない場合、単にP＋半導体領域２０２とも称することとする。
【０１５２】
信号取り出し部６５が図１２に示す構成とされる場合においても、図３に示した構成とされる場合と同様に、N＋半導体領域２０１は信号キャリアの量を検出するための電荷検出部として機能し、P＋半導体領域２０２は基板６１に直接電圧を印加して電界を発生させるための電圧印加部として機能する。
【０１５３】
＜第２の実施の形態の変形例１＞
＜画素の構成例＞
また、図９に示した例と同様に、N＋半導体領域２０１の周囲がP＋半導体領域２０２に囲まれるような配置とされる場合においても、それらのN＋半導体領域２０１およびP＋半導体領域２０２の形状は、どのような形状とされてもよい。
【０１５４】
すなわち、例えば図１３に示すようにN＋半導体領域２０１とP＋半導体領域２０２が円形状とされるようにしてもよい。なお、図１３において図１２における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０１５５】
図１３は、画素５１における信号取り出し部６５の部分を基板６１と垂直な方向から見たときのN＋半導体領域２０１およびP＋半導体領域２０２を示している。
【０１５６】
この例では、画素５１の中央部分には図示せぬ酸化膜６４が形成されており、画素５１の中央からやや端側の部分に信号取り出し部６５が形成されている。特に、ここでは画素５１内には２つの信号取り出し部６５が形成されている。
【０１５７】
そして、各信号取り出し部６５では、その中心位置に円形状のN＋半導体領域２０１が形成されており、そのN＋半導体領域２０１を中心として、N＋半導体領域２０１の周囲が円形状、より詳細には円環状のP＋半導体領域２０２により囲まれている。
【０１５８】
＜第３の実施の形態＞
＜画素の構成例＞
さらに、信号取り出し部６５内に形成されるN＋半導体領域とP＋半導体領域は、ライン形状（長方形状）とされてもよい。
【０１５９】
そのような場合、例えば画素５１は図１４に示すように構成される。なお、図１４において図３における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０１６０】
図１４は、画素５１における信号取り出し部６５の部分を基板６１と垂直な方向から見たときのN＋半導体領域およびP＋半導体領域の配置を示している。
【０１６１】
この例では、画素５１の中央部分には図示せぬ酸化膜６４が形成されており、画素５１の中央からやや図中、上側の部分に信号取り出し部６５−１が形成されており、画素５１の中央からやや図中、下側の部分に信号取り出し部６５−２が形成されている。特にこの例では、画素５１内における信号取り出し部６５の形成位置は、図３における場合と同じ位置となっている。
【０１６２】
信号取り出し部６５−１内では、図３に示したP＋半導体領域７３−１に対応するライン形状のP＋半導体領域２３１が信号取り出し部６５−１の中心に形成されている。そして、そのP＋半導体領域２３１の周囲に、P＋半導体領域２３１を挟み込むように図３に示したN＋半導体領域７１−１に対応するライン形状のN＋半導体領域２３２−１およびN＋半導体領域２３２−２が形成されている。すなわち、P＋半導体領域２３１は、N＋半導体領域２３２−１とN＋半導体領域２３２−２とに挟まれた位置に形成されている。
【０１６３】
なお、以下、N＋半導体領域２３２−１およびN＋半導体領域２３２−２を特に区別する必要のない場合、単にN＋半導体領域２３２とも称することとする。
【０１６４】
図３に示した例では、P＋半導体領域７３がN＋半導体領域７１により囲まれるような構造とされていたが、図１４に示す例ではP＋半導体領域２３１が隣接して設けられた２つのN＋半導体領域２３２により挟まれる構造となっている。
【０１６５】
同様に、信号取り出し部６５−２内では、図３に示したP＋半導体領域７３−２に対応するライン形状のP＋半導体領域２３３が信号取り出し部６５−２の中心に形成されている。そして、そのP＋半導体領域２３３の周囲に、P＋半導体領域２３３を挟み込むように図３に示したN＋半導体領域７１−２に対応するライン形状のN＋半導体領域２３４−１およびN＋半導体領域２３４−２が形成されている。
【０１６６】
なお、以下、N＋半導体領域２３４−１およびN＋半導体領域２３４−２を特に区別する必要のない場合、単にN＋半導体領域２３４とも称することとする。
【０１６７】
図１４の信号取り出し部６５では、P＋半導体領域２３１およびP＋半導体領域２３３が、図３に示したP＋半導体領域７３に対応する電圧印加部として機能し、N＋半導体領域２３２およびN＋半導体領域２３４が図３に示したN＋半導体領域７１に対応する電荷検出部として機能する。この場合、例えばN＋半導体領域２３２−１およびN＋半導体領域２３２−２の両方の領域がFD部Ａに接続されることになる。
【０１６８】
また、ライン形状とされるP＋半導体領域２３１、N＋半導体領域２３２、P＋半導体領域２３３、およびN＋半導体領域２３４の各領域の図中、横方向の長さはどのような長さであってもよく、それらの各領域が同じ長さとされなくてもよい。
【０１６９】
＜第４の実施の形態＞
＜画素の構成例＞
さらに、図１４に示した例ではP＋半導体領域２３１やP＋半導体領域２３３が、N＋半導体領域２３２やN＋半導体領域２３４に挟み込まれる構造を例として説明したが、逆にN＋半導体領域がP＋半導体領域に挟み込まれる形状とされてもよい。
【０１７０】
そのような場合、例えば画素５１は図１５に示すように構成される。なお、図１５において図３における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０１７１】
図１５は、画素５１における信号取り出し部６５の部分を基板６１と垂直な方向から見たときのN＋半導体領域およびP＋半導体領域の配置を示している。
【０１７２】
この例では、画素５１の中央部分には図示せぬ酸化膜６４が形成されており、画素５１の中央からやや端側の部分に信号取り出し部６５が形成されている。特にこの例では、画素５１内における２つの各信号取り出し部６５の形成位置は、図３における場合と同じ位置となっている。
【０１７３】
信号取り出し部６５−１内では、図３に示したN＋半導体領域７１−１に対応するライン形状のN＋半導体領域２６１が信号取り出し部６５−１の中心に形成されている。そして、そのN＋半導体領域２６１の周囲に、N＋半導体領域２６１を挟み込むように図３に示したP＋半導体領域７３−１に対応するライン形状のP＋半導体領域２６２−１およびP＋半導体領域２６２−２が形成されている。すなわち、N＋半導体領域２６１は、P＋半導体領域２６２−１とP＋半導体領域２６２−２とに挟まれた位置に形成されている。
【０１７４】
なお、以下、P＋半導体領域２６２−１およびP＋半導体領域２６２−２を特に区別する必要のない場合、単にP＋半導体領域２６２とも称することとする。
【０１７５】
同様に、信号取り出し部６５−２内では、図３に示したN＋半導体領域７１−２に対応するライン形状のN＋半導体領域２６３が信号取り出し部６５−２の中心に形成されている。そして、そのN＋半導体領域２６３の周囲に、N＋半導体領域２６３を挟み込むように図３に示したP＋半導体領域７３−２に対応するライン形状のP＋半導体領域２６４−１およびP＋半導体領域２６４−２が形成されている。
【０１７６】
なお、以下、P＋半導体領域２６４−１およびP＋半導体領域２６４−２を特に区別する必要のない場合、単にP＋半導体領域２６４とも称することとする。
【０１７７】
図１５の信号取り出し部６５では、P＋半導体領域２６２およびP＋半導体領域２６４が、図３に示したP＋半導体領域７３に対応する電圧印加部として機能し、N＋半導体領域２６１およびN＋半導体領域２６３が図３に示したN＋半導体領域７１に対応する電荷検出部として機能する。なお、ライン形状とされるN＋半導体領域２６１、P＋半導体領域２６２、N＋半導体領域２６３、およびP＋半導体領域２６４の各領域の図中、横方向の長さはどのような長さであってもよく、それらの各領域が同じ長さとされなくてもよい。
【０１７８】
＜第５の実施の形態＞
＜画素の構成例＞
さらに、以上においては画素アレイ部２０を構成する各画素内には、それぞれ２つの信号取り出し部６５が設けられる例について説明したが、画素内に設けられる信号取り出し部の数は１つであってもよいし、３以上であってもよい。
【０１７９】
例えば画素５１内に１つの信号取り出し部が形成される場合、画素の構成は、例えば図１６に示すように構成される。なお、図１６において図３における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０１８０】
図１６は、画素アレイ部２０に設けられた一部の画素における信号取り出し部の部分を基板と垂直な方向から見たときのN＋半導体領域およびP＋半導体領域の配置を示している。
【０１８１】
この例では、画素アレイ部２０に設けられた画素５１と、その画素５１に隣接する画素５１として符号を区別して表した画素２９１−１乃至画素２９１−３とが示されており、それらの各画素には１つの信号取り出し部が形成されている。
【０１８２】
すなわち、画素５１では、画素５１の中央部分に１つの信号取り出し部６５が形成されている。そして、信号取り出し部６５では、その中心位置に円形状のP＋半導体領域３０１が形成されており、そのP＋半導体領域３０１を中心として、P＋半導体領域３０１の周囲が円形状、より詳細には円環状のN＋半導体領域３０２により囲まれている。
【０１８３】
ここで、P＋半導体領域３０１は図３に示したP＋半導体領域７３に対応し、電圧印加部として機能する。また、N＋半導体領域３０２は図３に示したN＋半導体領域７１に対応し、電荷検出部として機能する。なお、P＋半導体領域３０１やN＋半導体領域３０２は、どのような形状とされてもよい。
【０１８４】
また、画素５１の周囲にある画素２９１−１乃至画素２９１−３も、画素５１と同様の構造となっている。
【０１８５】
すなわち、例えば画素２９１−１の中央部分には１つの信号取り出し部３０３が形成されている。そして、信号取り出し部３０３では、その中心位置に円形状のP＋半導体領域３０４が形成されており、そのP＋半導体領域３０４を中心として、P＋半導体領域３０４の周囲が円形状、より詳細には円環状のN＋半導体領域３０５により囲まれている。
【０１８６】
これらのP＋半導体領域３０４およびN＋半導体領域３０５は、それぞれP＋半導体領域３０１およびN＋半導体領域３０２に対応する。
【０１８７】
なお、以下、画素２９１−１乃至画素２９１−３を特に区別する必要のない場合、単に画素２９１とも称することとする。
【０１８８】
このように各画素に１つの信号取り出し部（タップ）が形成される場合、間接ToF方式により対象物までの距離を測定しようとするときには、互いに隣接するいくつかの画素が用いられて、それらの画素について得られた画素信号に基づいて距離情報が算出される。
【０１８９】
例えば画素５１に注目すると、画素５１の信号取り出し部６５がアクティブタップとされている状態では、例えば画素２９１−１を含む、画素５１に隣接するいくつかの画素２９１の信号取り出し部３０３がイナクティブタップとなるように各画素が駆動される。
【０１９０】
一例として、例えば画素２９１−１や画素２９１−３など、画素５１に対して図中、上下左右に隣接する画素の信号取り出し部がイナクティブタップとなるように駆動される。
【０１９１】
その後、画素５１の信号取り出し部６５がイナクティブタップとなるように印加される電圧が切り替えられると、今度は画素２９１−１を含む、画素５１に隣接するいくつかの画素２９１の信号取り出し部３０３がアクティブタップとなるようにされる。
【０１９２】
そして、信号取り出し部６５がアクティブタップとされた状態で信号取り出し部６５から読み出された画素信号と、信号取り出し部３０３がアクティブタップとされた状態で信号取り出し部３０３から読み出された画素信号とに基づいて距離情報が算出される。
【０１９３】
このように画素内に設けられる信号取り出し部（タップ）の数が１個とされる場合においても、互いに隣接する画素を用いて間接ToF方式により測距を行うことが可能である。
【０１９４】
＜第６の実施の形態＞
＜画素の構成例＞
また、上述したように各画素内に３以上の信号取り出し部（タップ）が設けられるようにしてもよい。
【０１９５】
例えば画素内に４つの信号取り出し部（タップ）が設けられる場合、画素アレイ部２０の各画素は図１７に示すように構成される。なお、図１７において図１６における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０１９６】
図１７は、画素アレイ部２０に設けられた一部の画素における信号取り出し部の部分を基板と垂直な方向から見たときのN＋半導体領域およびP＋半導体領域の配置を示している。
【０１９７】
図１７に示されているＣ−Ｃ’線の断面図は、後述する図３６のようになる。
【０１９８】
この例では、画素アレイ部２０に設けられた画素５１と画素２９１とが示されており、それらの各画素には４つの信号取り出し部が形成されている。
【０１９９】
すなわち、画素５１では、画素５１の中央と画素５１の端部分との間の位置、すなわち画素５１中央の図中、左下側の位置、左上側の位置、右上側の位置、および右下側の位置に信号取り出し部３３１−１、信号取り出し部３３１−２、信号取り出し部３３１−３、および信号取り出し部３３１−４が形成されている。
【０２００】
これらの信号取り出し部３３１−１乃至信号取り出し部３３１−４は、図１６に示した信号取り出し部６５に対応する。
【０２０１】
例えば信号取り出し部３３１−１では、その中心位置に円形状のP＋半導体領域３４１が形成されており、そのP＋半導体領域３４１を中心として、P＋半導体領域３４１の周囲が円形状、より詳細には円環状のN＋半導体領域３４２により囲まれている。
【０２０２】
ここで、P＋半導体領域３４１は図１６に示したP＋半導体領域３０１に対応し、電圧印加部として機能する。また、N＋半導体領域３４２は図１６に示したN＋半導体領域３０２に対応し、電荷検出部として機能する。なお、P＋半導体領域３４１やN＋半導体領域３４２は、どのような形状とされてもよい。
【０２０３】
また、信号取り出し部３３１−２乃至信号取り出し部３３１−４も信号取り出し部３３１−１と同様の構成とされており、それぞれ電圧印加部として機能するP＋半導体領域と、電荷検出部として機能するN＋半導体領域とを有している。さらに、画素５１の周囲に形成された画素２９１は画素５１と同様の構造となっている。
【０２０４】
なお、以下、信号取り出し部３３１−１乃至信号取り出し部３３１−４を特に区別する必要のない場合、単に信号取り出し部３３１とも称することとする。
【０２０５】
このように各画素に４つの信号取り出し部が設けられる場合、例えば間接ToF方式による測距時には、画素内の４つの信号取り出し部が用いられて距離情報が算出される。
【０２０６】
一例として画素５１に注目すると、例えば信号取り出し部３３１−１および信号取り出し部３３１−３がアクティブタップとされている状態では、信号取り出し部３３１−２および信号取り出し部３３１−４がイナクティブタップとなるように画素５１が駆動される。
【０２０７】
その後、各信号取り出し部３３１に印加される電圧が切り替えられる。すなわち、信号取り出し部３３１−１および信号取り出し部３３１−３がイナクティブタップとなり、かつ信号取り出し部３３１−２および信号取り出し部３３１−４がアクティブタップとなるように画素５１が駆動される。
【０２０８】
そして、信号取り出し部３３１−１および信号取り出し部３３１−３がアクティブタップとされている状態でそれらの信号取り出し部３３１−１および信号取り出し部３３１−３から読み出された画素信号と、信号取り出し部３３１−２および信号取り出し部３３１−４がアクティブタップとされている状態でそれらの信号取り出し部３３１−２および信号取り出し部３３１−４から読み出された画素信号とに基づいて距離情報が算出される。
【０２０９】
＜第７の実施の形態＞
＜画素の構成例＞
さらに、画素アレイ部２０の互いに隣接する画素間で信号取り出し部（タップ）が共有されるようにしてもよい。
【０２１０】
そのような場合、画素アレイ部２０の各画素は、例えば図１８に示すように構成される。なお、図１８において図１６における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０２１１】
図１８は、画素アレイ部２０に設けられた一部の画素における信号取り出し部の部分を基板と垂直な方向から見たときのN＋半導体領域およびP＋半導体領域の配置を示している。
【０２１２】
この例では、画素アレイ部２０に設けられた画素５１と画素２９１とが示されており、それらの各画素には２つの信号取り出し部が形成されている。
【０２１３】
例えば画素５１では、画素５１の図中、上側の端部分に信号取り出し部３７１が形成されており、画素５１の図中、下側の端部分に信号取り出し部３７２が形成されている。
【０２１４】
信号取り出し部３７１は画素５１と画素２９１−１とで共有となっている。つまり、信号取り出し部３７１は、画素５１のタップとしても用いられ、画素２９１−１のタップとしても用いられる。また、信号取り出し部３７２は、画素５１と、その画素５１の図中、下側に隣接する図示せぬ画素とで共有となっている。
【０２１５】
信号取り出し部３７１内では、その中心の位置に図１４に示したP＋半導体領域２３１に対応するライン形状のP＋半導体領域３８１が形成されている。そして、そのP＋半導体領域３８１の図中、上下の位置に、P＋半導体領域３８１を挟み込むように図１４に示したN＋半導体領域２３２に対応するライン形状のN＋半導体領域３８２−１およびN＋半導体領域３８２−２が形成されている。
【０２１６】
特に、この例ではP＋半導体領域３８１は、画素５１と画素２９１−１との境界部分に形成されている。また、N＋半導体領域３８２−１は画素５１内の領域に形成されており、N＋半導体領域３８２−２は画素２９１−１内の領域に形成されている。
【０２１７】
ここでは、P＋半導体領域３８１は電圧印加部として機能し、N＋半導体領域３８２−１およびN＋半導体領域３８２−２は電荷検出部として機能する。なお、以下、N＋半導体領域３８２−１およびN＋半導体領域３８２−２を特に区別する必要のない場合、単にN＋半導体領域３８２とも称することとする。
【０２１８】
また、P＋半導体領域３８１やN＋半導体領域３８２は、どのような形状とされてもよい。さらにN＋半導体領域３８２−１およびN＋半導体領域３８２−２は同じFD部に接続されるようにしてもよいし、互いに異なるFD部に接続されるようにしてもよい。
【０２１９】
信号取り出し部３７２内には、ライン形状のP＋半導体領域３８３、N＋半導体領域３８４−１、およびN＋半導体領域３８４−２が形成されている。
【０２２０】
これらのP＋半導体領域３８３、N＋半導体領域３８４−１、およびN＋半導体領域３８４−２は、それぞれP＋半導体領域３８１、N＋半導体領域３８２−１、およびN＋半導体領域３８２−２に対応し、同様の配置と形状、機能とされている。なお、以下、N＋半導体領域３８４−１およびN＋半導体領域３８４−２を特に区別する必要のない場合、単にN＋半導体領域３８４とも称することとする。
【０２２１】
以上のように隣接画素間で信号取り出し部（タップ）を共有する場合においても、図３に示した例と同様の動作によって間接ToF方式による測距を行うことができる。
【０２２２】
図１８に示したように画素間で信号取り出し部を共有する場合には、例えばP＋半導体領域３８１とP＋半導体領域３８３との間の距離など、電界、つまり電流を発生させるための対となるP＋半導体領域間の距離が長くなる。換言すれば、画素間で信号取り出し部を共有することで、P＋半導体領域間の距離を最大限に長くすることができる。
【０２２３】
これにより、P＋半導体領域間で電流が流れにくくなるので画素の消費電力を低減させることができ、また画素の微細化にも有利である。
【０２２４】
なお、ここでは１つの信号取り出し部が互いに隣接する２つの画素で共有される例について説明したが、１つの信号取り出し部が互いに隣接する３以上の画素で共有されるようにしてもよい。また、信号取り出し部が互いに隣接する２以上の画素で共有される場合には、信号取り出し部のうちの信号キャリアを検出するための電荷検出部のみが共有されるようにしてもよいし、電界を発生させるための電圧印加部のみが共有されるようにしてもよい。
【０２２５】
＜第８の実施の形態＞
＜画素の構成例＞
さらに、画素アレイ部２０の画素５１等の各画素に設けられるオンチップレンズや画素間遮光部は、特に設けられないようにしてもよい。
【０２２６】
具体的には、例えば画素５１を図１９に示す構成とすることができる。なお、図１９において図２における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０２２７】
図１９に示す画素５１の構成は、オンチップレンズ６２が設けられていない点で図２に示した画素５１と異なり、その他の点では図２の画素５１と同じ構成となっている。
【０２２８】
図１９に示す画素５１には、基板６１の光入射面側にオンチップレンズ６２が設けられていないので、外部から基板６１へと入射してくる赤外光の減衰をより少なくすることができる。これにより、基板６１で受光可能な赤外光の光量が増加し、画素５１の感度を向上させることができる。
【０２２９】
＜第８の実施の形態の変形例１＞
＜画素の構成例＞
また、画素５１の構成を例えば図２０に示す構成とするようにしてもよい。なお、図２０において図２における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０２３０】
図２０に示す画素５１の構成は、画素間遮光膜６３−１および画素間遮光膜６３−２が設けられていない点で図２に示した画素５１と異なり、その他の点では図２の画素５１と同じ構成となっている。
【０２３１】
図２０に示す例では、基板６１の光入射面側に画素間遮光膜６３が設けられていないのでクロストークの抑制効果が低下してしまうが、画素間遮光膜６３により遮光されていた赤外光も基板６１内に入射するようになるので、画素５１の感度を向上させることができる。
【０２３２】
なお、画素５１にオンチップレンズ６２も画素間遮光膜６３も設けられないようにしても勿論よい。
【０２３３】
＜第８の実施の形態の変形例２＞
＜画素の構成例＞
その他、例えば図２１に示すように、オンチップレンズの光軸方向の厚さも最適化するようにしてもよい。なお、図２１において図２における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０２３４】
図２１に示す画素５１の構成は、オンチップレンズ６２に代えてオンチップレンズ４１１が設けられている点で図２に示した画素５１と異なり、その他の点では図２の画素５１と同じ構成となっている。
【０２３５】
図２１に示す画素５１では、基板６１の光入射面側、つまり図中、上側にオンチップレンズ４１１が形成されている。このオンチップレンズ４１１は、図２に示したオンチップレンズ６２と比較して光軸方向の厚さ、つまり図中、縦方向の厚さが薄くなっている。
【０２３６】
一般的に、基板６１の表面に設けるオンチップレンズは厚い方が、オンチップレンズに入射する光の集光には有利である。しかし、オンチップレンズ４１１を薄くすることで、その分だけ透過率が高くなって画素５１の感度を向上させることができるので、基板６１の厚みや赤外光を集光したい位置などに応じてオンチップレンズ４１１の厚さを適切に定めればよい。
【０２３７】
＜第９の実施の形態＞
＜画素の構成例＞
さらに、画素アレイ部２０に形成された画素と画素の間に、隣接画素間の分離特性を向上させ、クロストークを抑制するための分離領域を設けるようにしてもよい。
【０２３８】
そのような場合、画素５１は、例えば図２２に示すように構成される。なお、図２２において図２における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０２３９】
図２２に示す画素５１の構成は、基板６１内に分離領域４４１−１および分離領域４４１−２が設けられている点で図２に示した画素５１と異なり、その他の点では図２の画素５１と同じ構成となっている。
【０２４０】
図２２に示す画素５１では、基板６１内における画素５１とその画素５１に隣接する他の画素との境界部分、つまり画素５１の図中、左右の端部分に、隣接画素を分離する分離領域４４１−１および分離領域４４１−２が遮光膜等により形成されている。なお、以下、分離領域４４１−１および分離領域４４１−２を特に区別する必要のない場合、単に分離領域４４１とも称することとする。
【０２４１】
例えば分離領域４４１の形成時には、基板６１の光入射面側、つまり図中、上側の面から図中、下方向（基板６１の面と垂直な方向）に所定の深さで基板６１に長い溝（トレンチ）が形成され、その溝部分に遮光膜が埋め込みにより形成されて分離領域４４１とされる。この分離領域４４１は、光入射面から基板６１内に入射し、画素５１に隣接する他の画素へと向かう赤外光を遮光する画素分離領域として機能する。
【０２４２】
このように埋め込み型の分離領域４４１を形成することで、画素間における赤外光の分離特性を向上させることができ、クロストークの発生を抑制することができる。
【０２４３】
＜第９の実施の形態の変形例１＞
＜画素の構成例＞
さらに、画素５１に埋め込み型の分離領域を形成する場合、例えば図２３に示すように基板６１全体を貫通する分離領域４７１−１および分離領域４７１−２が設けられるようにしてもよい。なお、図２３において図２における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０２４４】
図２３に示す画素５１の構成は、基板６１内に分離領域４７１−１および分離領域４７１−２が設けられている点で図２に示した画素５１と異なり、その他の点では図２の画素５１と同じ構成となっている。すなわち、図２３に示す画素５１は、図２２に示した画素５１の分離領域４４１に代えて、分離領域４７１−１および分離領域４７１−２を設けた構成となっている。
【０２４５】
図２３に示す画素５１では、基板６１内における画素５１とその画素５１に隣接する他の画素との境界部分、つまり画素５１の図中、左右の端部分に、基板６１全体を貫通する分離領域４７１−１および分離領域４７１−２が遮光膜等により形成されている。なお、以下、分離領域４７１−１および分離領域４７１−２を特に区別する必要のない場合、単に分離領域４７１とも称することとする。
【０２４６】
例えば分離領域４７１の形成時には、基板６１の光入射面側とは反対側の面、つまり図中、下側の面から図中、上方向に長い溝（トレンチ）が形成される。このとき、それらの溝は、基板６１を貫通するように、基板６１の光入射面に達するまで形成される。そして、そのようにして形成された溝部分に遮光膜が埋め込みにより形成されて分離領域４７１とされる。
【０２４７】
このような埋め込み型の分離領域４７１によっても、画素間における赤外光の分離特性を向上させることができ、クロストークの発生を抑制することができる。
【０２４８】
＜第１０の実施の形態＞
＜画素の構成例＞
さらに、信号取り出し部６５が形成される基板の厚さは、画素の各種の特性等に応じて定めるようにすることができる。
【０２４９】
したがって、例えば図２４に示すように画素５１を構成する基板５０１を、図２に示した基板６１よりも厚いものとすることができる。なお、図２４において図２における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０２５０】
図２４に示す画素５１の構成は、基板６１に代えて基板５０１が設けられている点で図２に示した画素５１と異なり、その他の点では図２の画素５１と同じ構成となっている。
【０２５１】
すなわち、図２４に示す画素５１では、基板５０１における光入射面側にオンチップレンズ６２、固定電荷膜６６、および、画素間遮光膜６３が形成されている。また、基板５０１の光入射面側とは反対側の面の表面近傍には、酸化膜６４、信号取り出し部６５、および分離部７５が形成されている。
【０２５２】
基板５０１は、例えば厚さが20μｍ以上のP型半導体基板からなり、基板５０１と基板６１とは基板の厚みのみが異なっており、酸化膜６４、信号取り出し部６５、および分離部７５が形成される位置は基板５０１と基板６１とで同じ位置となっている。
【０２５３】
なお、基板５０１や基板６１の光入射面側等に適宜形成される各種の層（膜）の膜厚なども画素５１の特性等に応じて最適化するとよい。
【０２５４】
＜第１１の実施の形態＞
＜画素の構成例＞
さらに、以上においては画素５１を構成する基板がP型半導体基板からなる例について説明したが、例えば図２５に示すようにN型半導体基板からなるようにしてもよい。なお、図２５において図２における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０２５５】
図２５に示す画素５１の構成は、基板６１に代えて基板５３１が設けられている点で図２に示した画素５１と異なり、その他の点では図２の画素５１と同じ構成となっている。
【０２５６】
図２５に示す画素５１では、例えばシリコン基板等のN型の半導体層からなる基板５３１における光入射面側にオンチップレンズ６２、固定電荷膜６６、および、画素間遮光膜６３が形成されている。
【０２５７】
また、基板５３１の光入射面側とは反対側の面の表面近傍には酸化膜６４、信号取り出し部６５、および分離部７５が形成されている。これらの酸化膜６４、信号取り出し部６５、および分離部７５が形成される位置は基板５３１と基板６１とで同じ位置となっており、信号取り出し部６５の構成も基板５３１と基板６１とで同じとなっている。
【０２５８】
基板５３１は、例えば図中、縦方向の厚さ、つまり基板５３１の面と垂直な方向の厚さが20μｍ以下となるようになされている。
【０２５９】
また、基板５３１は、例えば１Ｅ＋１３オーダー以下の基板濃度とされた高抵抗のN‐Epi基板などとされ、基板５３１の抵抗（抵抗率）は例えば500［Ωcm］以上となるようになされている。これにより、画素５１における消費電力を低減させることができる。
【０２６０】
ここで、基板５３１の基板濃度と抵抗との関係は、例えば基板濃度2.15E＋12［cm3］のときに抵抗2000［Ωcm］、基板濃度4.30E＋12［cm3］のときに抵抗1000［Ωcm］、基板濃度8.61E＋12［cm3］のときに抵抗500［Ωcm］、および基板濃度4.32E＋13［cm3］のときに抵抗100［Ωcm］などとされる。
【０２６１】
このように画素５１の基板５３１をN型半導体基板としても、図２に示した例と同様の動作によって、同様の効果を得ることができる。
【０２６２】
＜第１２の実施の形態＞
＜画素の構成例＞
さらに、図２４を参照して説明した例と同様に、N型半導体基板の厚さも画素の各種の特性等に応じて定めるようにすることができる。
【０２６３】
したがって、例えば図２６に示すように画素５１を構成する基板５６１を、図２５に示した基板５３１よりも厚いものとすることができる。なお、図２６において図２５における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０２６４】
図２６に示す画素５１の構成は、基板５３１に代えて基板５６１が設けられている点で図２５に示した画素５１と異なり、その他の点では図２５の画素５１と同じ構成となっている。
【０２６５】
すなわち、図２６に示す画素５１では、基板５６１における光入射面側にオンチップレンズ６２、固定電荷膜６６、および、画素間遮光膜６３が形成されている。また、基板５６１の光入射面側とは反対側の面の表面近傍には、酸化膜６４、信号取り出し部６５、および分離部７５が形成されている。
【０２６６】
基板５６１は、例えば厚さが20μｍ以上のN型半導体基板かならなり、基板５６１と基板５３１とは基板の厚みのみが異なっており、酸化膜６４、信号取り出し部６５、および分離部７５が形成される位置は基板５６１と基板５３１とで同じ位置となっている。
【０２６７】
＜第１３の実施の形態＞
＜画素の構成例＞
また、例えば基板６１の光入射面側にバイアスをかけることで、基板６１内における、基板６１の面と垂直な方向（以下、Ｚ方向とも称することとする）の電界を強化するようにしてもよい。
【０２６８】
そのような場合、画素５１は、例えば、図２７に示す構成とされる。なお、図２７において図２における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０２６９】
図２７のAは、図２に示した画素５１が示されており、その画素５１の基板６１内の矢印は、基板６１内におけるＺ方向の電界の強さを表している。
【０２７０】
これに対して、図２７のBは、基板６１の光入射面にバイアス（電圧）を印加する場合の画素５１の構成を示している。図２７のBの画素５１の構成は、基本的には図２に示した画素５１の構成と同じとされているが、基板６１の光入射面側界面にP＋半導体領域６０１が新たに追加形成されている。
【０２７１】
基板６１の光入射面側界面に形成されたP＋半導体領域６０１には、画素アレイ部２０の内部または外部から0V以下の電圧（負バイアス）を印加することで、Ｚ方向の電界が強化されている。図２７のBの画素５１の基板６１内の矢印は、基板６１内におけるＺ方向の電界の強さを表している。図２７のBの基板６１内に描かれた矢印の太さは、図２７のAの画素５１の矢印よりも太くなっており、Ｚ方向の電界がより強くなっている。このように基板６１の光入射面側に形成したP＋半導体領域６０１に負バイアスを印加することでＺ方向の電界を強化し、信号取り出し部６５における電子の取り出し効率を向上させることができる。
【０２７２】
なお、基板６１の光入射面側に電圧を印加するための構成は、P＋半導体領域６０１を設ける構成に限らず、他のどのような構成とされてもよい。例えば基板６１の光入射面とオンチップレンズ６２との間に透明電極膜を積層により形成し、その透明電極膜に電圧を印加することで負バイアスがかかるようにしてもよい。
【０２７３】
＜第１４の実施の形態＞
＜画素の構成例＞
さらに、赤外線に対する画素５１の感度を向上させるために基板６１の光入射面とは反対側の面上に大面積の反射部材を設けるようにしてもよい。
【０２７４】
そのような場合、画素５１は、例えば図２８に示すように構成される。なお、図２８において図２における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０２７５】
図２８に示す画素５１の構成は、基板６１の光入射面とは反対側の面上に反射部材６３１が設けられている点で図２の画素５１と異なり、その他の点では図２の画素５１と同じ構成となっている。
【０２７６】
図２８に示す例では、基板６１の光入射面とは反対側の面全体を覆うように、赤外光を反射する反射部材６３１が設けられている。
【０２７７】
この反射部材６３１は、赤外光の反射率が高いものであれば、どのようなものであってもよい。例えば基板６１の光入射面とは反対側の面上に積層された多層配線層内に設けられた、銅やアルミニウムなどのメタル（金属）が反射部材６３１として用いられてもよいし、基板６１の光入射面とは反対側の面上にポリシリコンや酸化膜などの反射構造を形成し、反射部材６３１としてもよい。
【０２７８】
このように画素５１に反射部材６３１を設けることで、オンチップレンズ６２を介して光入射面から基板６１内に入射し、基板６１内で光電変換されずに基板６１を透過してしまった赤外光を、反射部材６３１で反射させて基板６１内へと再度入射させることができる。これにより、基板６１内で光電変換される赤外光の量をより多くし、量子効率（QE）、つまり赤外光に対する画素５１の感度を向上させることができる。
【０２７９】
＜第１５の実施の形態＞
＜画素の構成例＞
さらに、近傍画素における光の誤検知を抑制するために、基板６１の光入射面とは反対側の面上に大面積の遮光部材を設けるようにしてもよい。
【０２８０】
そのような場合、画素５１は、例えば図２８に示した反射部材６３１を、遮光部材に置き換えた構成とすることができる。すなわち、図２８に示した画素５１において、基板６１の光入射面とは反対側の面全体を覆う反射部材６３１が、赤外光を遮光する遮光部材６３１’とされる。遮光部材６３１’は、図２８の画素５１の反射部材６３１で代用する。
【０２８１】
この遮光部材６３１’は、赤外光の遮光率が高いものであれば、どのようなものであってもよい。例えば基板６１の光入射面とは反対側の面上に積層された多層配線層内に設けられた、銅やアルミニウムなどのメタル（金属）が遮光部材６３１’として用いられてもよいし、基板６１の光入射面とは反対側の面上にポリシリコンや酸化膜などの遮光構造を形成し、遮光部材６３１’としてもよい。
【０２８２】
このように画素５１に遮光部材６３１’を設けることで、オンチップレンズ６２を介して光入射面から基板６１内に入射し、基板６１内で光電変換されずに基板６１を透過してしまった赤外光が、配線層で散乱し、近傍画素へ入射してしまうことを抑制できる。これにより、近傍画素で誤って光を検知してしまうことを防ぐことができる。
【０２８３】
なお、遮光部材６３１’は、例えば金属を含む材料で形成することにより、反射部材６３１と兼ねることもできる。
【０２８４】
＜第１６の実施の形態＞
＜画素の構成例＞
さらに、画素５１の基板６１における酸化膜６４に代えて、P型半導体領域からなるPウェル領域が設けられるようにしてもよい。
【０２８５】
そのような場合、画素５１は、例えば図２９に示すように構成される。なお、図２９において図２における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０２８６】
図２９に示す画素５１の構成は、酸化膜６４に代えて、Pウェル領域６７１、分離部６７２−１、および分離部６７２−２が設けられている点で図２に示した画素５１と異なり、その他の点では図２の画素５１と同じ構成となっている。
【０２８７】
図２９に示す例では、基板６１内における光入射面とは反対の面側、すなわち図中、下側の面の内側の中央部分には、P型半導体領域からなるPウェル領域６７１が形成されている。また、Pウェル領域６７１とN＋半導体領域７１−１との間には、それらの領域を分離するための分離部６７２−１が酸化膜等により形成されている。同様にPウェル領域６７１とN＋半導体領域７１−２との間にも、それらの領域を分離するための分離部６７２−２が酸化膜等により形成されている。図２９に示す画素５１では、N−半導体領域７２よりもP−半導体領域７４が図中、上方向により広い領域となっている。
【０２８８】
＜第１７の実施の形態＞
＜画素の構成例＞
また、画素５１の基板６１における酸化膜６４に加えて、さらにP型半導体領域からなるPウェル領域が設けられるようにしてもよい。
【０２８９】
そのような場合、画素５１は、例えば図３０に示すように構成される。なお、図３０において図２における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０２９０】
図３０に示す画素５１の構成は、Pウェル領域７０１が新たに設けられている点で図２に示した画素５１と異なり、その他の点では図２の画素５１と同じ構成となっている。すなわち、図３０に示す例では、基板６１内における酸化膜６４の上側に、P型半導体領域からなるPウェル領域７０１が形成されている。
【０２９１】
以上のように、本技術によればCAPDセンサを裏面照射型の構成とすることで、画素感度等の特性を向上させることができる。
【０２９２】
＜画素の等価回路構成例＞
図３１は、画素５１の等価回路を示している。
【０２９３】
画素５１は、N＋半導体領域７１−１およびP＋半導体領域７３−１等を含む信号取り出し部６５−１に対して、転送トランジスタ７２１A、FD７２２A、リセットトランジスタ７２３A、増幅トランジスタ７２４A、及び、選択トランジスタ７２５Aを有する。
【０２９４】
また、画素５１は、N＋半導体領域７１−２およびP＋半導体領域７３−２等を含む信号取り出し部６５−２に対して、転送トランジスタ７２１B、FD７２２B、リセットトランジスタ７２３B、増幅トランジスタ７２４B、及び、選択トランジスタ７２５Bを有する。
【０２９５】
タップ駆動部２１は、P＋半導体領域７３−１に所定の電圧MIX0（第１の電圧）を印加し、P＋半導体領域７３−２に所定の電圧MIX1（第２の電圧）を印加する。上述した例では、電圧MIX0およびMIX1の一方が１．５Vで、他方が０Vである。P＋半導体領域７３−１および７３−２は、第１の電圧または第２の電圧が印加される電圧印加部である。
【０２９６】
N＋半導体領域７１−１および７１−２は、基板６１に入射された光が光電変換されて生成された電荷を検出して、蓄積する電荷検出部である。
【０２９７】
転送トランジスタ７２１Aは、ゲート電極に供給される駆動信号TRGがアクティブ状態になるとこれに応答して導通状態になることで、N＋半導体領域７１−１に蓄積されている電荷をFD７２２Aに転送する。転送トランジスタ７２１Bは、ゲート電極に供給される駆動信号TRGがアクティブ状態になるとこれに応答して導通状態になることで、N＋半導体領域７１−２に蓄積されている電荷をFD７２２Bに転送する。
【０２９８】
FD７２２Aは、N＋半導体領域７１−１から供給された電荷DET0を一時保持する。FD７２２Bは、N＋半導体領域７１−２から供給された電荷DET1を一時保持する。FD７２２Aは、図２を参照して説明したFD部Aに対応し、FD７２２Bは、FD部Bに対応するものである。
【０２９９】
リセットトランジスタ７２３Aは、ゲート電極に供給される駆動信号RSTがアクティブ状態になるとこれに応答して導通状態になることで、FD７２２Aの電位を所定のレベル（電源電圧VDD）にリセットする。リセットトランジスタ７２３Bは、ゲート電極に供給される駆動信号RSTがアクティブ状態になるとこれに応答して導通状態になることで、FD７２２Bの電位を所定のレベル（電源電圧VDD）にリセットする。なお、リセットトランジスタ７２３Aおよび７２３Bがアクティブ状態とされるとき、転送トランジスタ７２１Aおよび７２１Bも同時にアクティブ状態とされる。
【０３００】
増幅トランジスタ７２４Aは、ソース電極が選択トランジスタ７２５Aを介して垂直信号線２９Aに接続されることにより、垂直信号線２９Aの一端に接続されている定電流源回路部７２６Aの負荷MOSとソースフォロワ回路を構成する。増幅トランジスタ７２４Bは、ソース電極が選択トランジスタ７２５Bを介して垂直信号線２９Bに接続されることにより、垂直信号線２９Bの一端に接続されている定電流源回路部７２６Bの負荷MOSとソースフォロワ回路を構成する。
【０３０１】
選択トランジスタ７２５Aは、増幅トランジスタ７２４Aのソース電極と垂直信号線２９Aとの間に接続されている。選択トランジスタ７２５Aは、ゲート電極に供給される選択信号SELがアクティブ状態になるとこれに応答して導通状態となり、増幅トランジスタ７２４Aから出力される画素信号を垂直信号線２９Aに出力する。
【０３０２】
選択トランジスタ７２５Bは、増幅トランジスタ７２４Bのソース電極と垂直信号線２９Bとの間に接続されている。選択トランジスタ７２５Bは、ゲート電極に供給される選択信号SELがアクティブ状態になるとこれに応答して導通状態となり、増幅トランジスタ７２４Bから出力される画素信号を垂直信号線２９Bに出力する。
【０３０３】
画素５１の転送トランジスタ７２１Aおよび７２１B、リセットトランジスタ７２３Aおよび７２３B、増幅トランジスタ７２４Aおよび７２４B、並びに、選択トランジスタ７２５Aおよび７２５Bは、例えば、垂直駆動部２２によって制御される。
【０３０４】
＜画素のその他の等価回路構成例＞
図３２は、画素５１のその他の等価回路を示している。
【０３０５】
図３２において、図３１と対応する部分については同一の符号を付してあり、その説明は適宜省略する。
【０３０６】
図３２の等価回路は、図３１の等価回路に対し、付加容量７２７と、その接続を制御する切替トランジスタ７２８が、信号取り出し部６５−１および６５−２の双方に対して追加されている。
【０３０７】
具体的には、転送トランジスタ７２１AとFD７２２Aとの間に、切替トランジスタ７２８Aを介して付加容量７２７Aが接続されており、転送トランジスタ７２１BとFD７２２Bとの間に、切替トランジスタ７２８Bを介して付加容量７２７Bが接続されている。
【０３０８】
切替トランジスタ７２８Aは、ゲート電極に供給される駆動信号FDGがアクティブ状態になるとこれに応答して導通状態になることで、付加容量７２７Aを、FD７２２Aに接続させる。切替トランジスタ７２８Bは、ゲート電極に供給される駆動信号FDGがアクティブ状態になるとこれに応答して導通状態になることで、付加容量７２７Bを、FD７２２Bに接続させる。
【０３０９】
垂直駆動部２２は、例えば、入射光の光量が多い高照度のとき、切替トランジスタ７２８Aおよび７２８Bをアクティブ状態として、FD７２２Aと付加容量７２７Aを接続するとともに、FD７２２Bと付加容量７２７Bを接続する。これにより、高照度時に、より多くの電荷を蓄積することができる。
【０３１０】
一方、入射光の光量が少ない低照度のときには、垂直駆動部２２は、切替トランジスタ７２８Aおよび７２８Bを非アクティブ状態として、付加容量７２７Aおよび７２７Bを、それぞれ、FD７２２Aおよび７２２Bから切り離す。
【０３１１】
図３１の等価回路のように、付加容量７２７は省略してもよいが、付加容量７２７を設け、入射光量に応じて使い分けることにより、高ダイナミックレンジを確保することができる。
【０３１２】
＜電圧供給線の配置例＞
次に、図３３乃至図３５を参照して、各画素５１の信号取り出し部６５の電圧印加部であるP＋半導体領域７３−１および７３−２に、所定の電圧MIX0またはMIX1を印加するための電圧供給線の配置について説明する。図３３および図３４に示される電圧供給線７４１は、図１に示した電圧供給線３０に対応する。
【０３１３】
なお、図３３および図３４においては、各画素５１の信号取り出し部６５の構成として、図９に示した円形状の構成を採用して説明するが、その他の構成でもよいことは言うまでもない。
【０３１４】
図３３のAは、電圧供給線の第１の配置例を示す平面図である。
【０３１５】
第１の配置例では、行列状に２次元配置された複数の画素５１に対して、水平方向に隣接する２画素の間（境界）に、電圧供給線７４１−１または７４１−２が、垂直方向に沿って配線されている。
【０３１６】
電圧供給線７４１−１は、画素５１内に２つある信号取り出し部６５のうちの一方である信号取り出し部６５−１のP＋半導体領域７３−１に接続されている。電圧供給線７４１−２は、画素５１内に２つある信号取り出し部６５のうちの他方である信号取り出し部６５−２のP＋半導体領域７３−２に接続されている。
【０３１７】
この第１の配置例では、画素２列に対して、２本の電圧供給線７４１−１および７４１−２が配置されるので、画素アレイ部２０において、配列される電圧供給線７４１の本数は、画素５１の列数とほぼ等しくなる。
【０３１８】
図３３のBは、電圧供給線の第２の配置例を示す平面図である。
【０３１９】
第２の配置例では、行列状に２次元配置された複数の画素５１の１つの画素列に対して、２本の電圧供給線７４１−１および７４１−２が、垂直方向に沿って配線されている。
【０３２０】
電圧供給線７４１−１は、画素５１内に２つある信号取り出し部６５のうちの一方である信号取り出し部６５−１のP＋半導体領域７３−１に接続されている。電圧供給線７４１−２は、画素５１内に２つある信号取り出し部６５のうちの他方である信号取り出し部６５−２のP＋半導体領域７３−２に接続されている。
【０３２１】
この第２の配置例では、１つの画素列に対して、２本の電圧供給線７４１−１および７４１−２が配線されるので、画素２列に対しては、４本の電圧供給線７４１が配置される。画素アレイ部２０において、配列される電圧供給線７４１の本数は、画素５１の列数の約２倍となる。
【０３２２】
図３３のAおよびBの配置例は、いずれも、電圧供給線７４１−１が信号取り出し部６５−１のP＋半導体領域７３−１に接続し、電圧供給線７４１−２が信号取り出し部６５−２のP＋半導体領域７３−２に接続する構成が、垂直方向に並ぶ画素に対して周期的に繰り返されるPeriodic配置（周期的配置）である。
【０３２３】
図３３のAの第１の配置例は、画素アレイ部２０に対して配線する電圧供給線７４１−１および７４１−２の本数を少なくすることができる。
【０３２４】
図３３のBの第２の配置例は、第１の配置例と比較すると配線する本数は多くなるが、１本の電圧供給線７４１に対して接続される信号取り出し部６５の数が１／２となるので、配線の負荷を低減することができ、高速駆動や画素アレイ部２０の総画素数が多いときに有効である。
【０３２５】
図３４のAは、電圧供給線の第３の配置例を示す平面図である。
【０３２６】
第３の配置例は、図３３のAの第１の配置例と同様に、画素２列に対して、２本の電圧供給線７４１−１および７４１−２が配置される例である。
【０３２７】
第３の配置例が、図３３のAの第１の配置例と異なる点は、垂直方向に並ぶ２画素で、信号取り出し部６５−１と６５−２の接続先が異なっている点である。
【０３２８】
具体的には、例えば、ある画素５１では、電圧供給線７４１−１が信号取り出し部６５−１のP＋半導体領域７３−１に接続され、電圧供給線７４１−２が信号取り出し部６５−２のP＋半導体領域７３−２に接続されているが、その下または上の画素５１では、電圧供給線７４１−１が信号取り出し部６５−２のP＋半導体領域７３−２に接続され、電圧供給線７４１−２が信号取り出し部６５−１のP＋半導体領域７３−１に接続されている。
【０３２９】
図３４のBは、電圧供給線の第４の配置例を示す平面図である。
【０３３０】
第４の配置例は、図３３のBの第２の配置例と同様に、画素２列に対して、２本の電圧供給線７４１−１および７４１−２が配置される例である。
【０３３１】
第４の配置例が、図３３のBの第２の配置例と異なる点は、垂直方向に並ぶ２画素で、信号取り出し部６５−１と６５−２の接続先が異なっている点である。
【０３３２】
具体的には、例えば、ある画素５１では、電圧供給線７４１−１が信号取り出し部６５−１のP＋半導体領域７３−１に接続され、電圧供給線７４１−２が信号取り出し部６５−２のP＋半導体領域７３−２に接続されているが、その下または上の画素５１では、電圧供給線７４１−１が信号取り出し部６５−２のP＋半導体領域７３−２に接続され、電圧供給線７４１−２が信号取り出し部６５−１のP＋半導体領域７３−１に接続されている。
【０３３３】
図３４のAの第３の配置例は、画素アレイ部２０に対して配線する電圧供給線７４１−１および７４１−２の本数を少なくすることができる。
【０３３４】
図３４のBの第４の配置例は、第３の配置例と比較すると配線する本数は多くなるが、１本の電圧供給線７４１に対して接続される信号取り出し部６５の数が１／２となるので、配線の負荷を低減することができ、高速駆動や画素アレイ部２０の総画素数が多いときに有効である。
【０３３５】
図３４のAおよびBの配置例は、いずれも、上下（垂直方向）に隣接する２画素に対する接続先がミラー反転されたMirror配置（ミラー配置）である。
【０３３６】
Periodic配置は、図３５のAに示されるように、画素境界を挟んで隣接する２つの信号取り出し部６５に印加される電圧が異なる電圧となるので、隣接画素間での電荷のやり取りが発生する。そのため、電荷の転送効率はMirror配置よりも良いが、隣接画素のクロストーク特性はMirror配置よりも劣る。
【０３３７】
一方、Mirror配置は、図３５のBに示されるように、画素境界を挟んで隣接する２つの信号取り出し部６５に印加される電圧が同じ電圧となるので、隣接画素間での電荷のやり取りは抑制される。そのため、電荷の転送効率はPeriodic配置よりも劣るが、隣接画素のクロストーク特性はPeriodic配置よりも良い。
【０３３８】
＜第１４の実施の形態の複数画素の断面構成＞
図２等で示した画素の断面構成では、基板６１の光入射面とは反対の表面側に形成された多層配線層の図示が省略されていた。
【０３３９】
そこで、以下では、上述した実施の形態のいくつかについて、多層配線層を省略しない形で、隣接する複数画素の断面図を示す。
【０３４０】
初めに、図３６および図３７に、図２８に示した第１４の実施の形態の複数画素の断面図を示す。
【０３４１】
図２８に示した第１４の実施の形態は、基板６１の光入射面とは反対側に、大面積の反射部材６３１を備えた画素の構成である。
【０３４２】
図３６は、図１１のB−B’線における断面図に相当し、図３７は、図１１のA−A’線における断面図に相当する。また、図１７のC−C’線における断面図も、図３６のように示すことができる。
【０３４３】
図３６に示されるように、各画素５１において、中心部分に酸化膜６４が形成されており、その酸化膜６４の両側に、信号取り出し部６５−１および信号取り出し部６５−２がそれぞれ形成されている。
【０３４４】
信号取り出し部６５−１においては、P＋半導体領域７３−１およびP−半導体領域７４−１を中心として、それらP＋半導体領域７３−１およびP−半導体領域７４−１の周囲を囲むように、N＋半導体領域７１−１およびN−半導体領域７２−１が形成されている。P＋半導体領域７３−１およびN＋半導体領域７１−１は、多層配線層８１１と接触している。P−半導体領域７４−１は、P＋半導体領域７３−１を覆うように、P＋半導体領域７３−１の上方（オンチップレンズ６２側）に配置され、N−半導体領域７２−１は、N＋半導体領域７１−１を覆うように、N＋半導体領域７１−１の上方（オンチップレンズ６２側）に配置されている。言い換えれば、P＋半導体領域７３−１およびN＋半導体領域７１−１は、基板６１内の多層配線層８１１側に配置され、N−半導体領域７２−１とP−半導体領域７４−１は、基板６１内のオンチップレンズ６２側に配置されている。また、N＋半導体領域７１−１とP＋半導体領域７３−１との間には、それらの領域を分離するための分離部７５−１が酸化膜等により形成されている。
【０３４５】
信号取り出し部６５−２においては、P＋半導体領域７３−２およびP−半導体領域７４−２を中心として、それらP＋半導体領域７３−２およびP−半導体領域７４−２の周囲を囲むように、N＋半導体領域７１−２およびN−半導体領域７２−２が形成されている。P＋半導体領域７３−２およびN＋半導体領域７１−２は、多層配線層８１１と接触している。P−半導体領域７４−２は、P＋半導体領域７３−２を覆うように、P＋半導体領域７３−２の上方（オンチップレンズ６２側）に配置され、N−半導体領域７２−２は、N＋半導体領域７１−２を覆うように、N＋半導体領域７１−２の上方（オンチップレンズ６２側）に配置されている。言い換えれば、P＋半導体領域７３−２およびN＋半導体領域７１−２は、基板６１内の多層配線層８１１側に配置され、N−半導体領域７２−２とP−半導体領域７４−２は、基板６１内のオンチップレンズ６２側に配置されている。また、N＋半導体領域７１−２とP＋半導体領域７３−２との間にも、それらの領域を分離するための分離部７５−２が酸化膜等により形成されている。
【０３４６】
隣り合う画素５１どうしの境界領域である、所定の画素５１の信号取り出し部６５−１のN＋半導体領域７１−１と、その隣の画素５１の信号取り出し部６５−２のN＋半導体領域７１−２との間にも、酸化膜６４が形成されている。
【０３４７】
基板６１の光入射面側（図３６および図３７における上面）の界面には、固定電荷膜６６が形成されている。
【０３４８】
図３６に示されるように、基板６１の光入射面側に画素毎に形成されたオンチップレンズ６２を、高さ方向に、画素内の領域全面で厚みが均一に嵩上げされた嵩上げ部８２１と、画素内の位置によって厚みが異なる曲面部８２２とに分けると、嵩上げ部８２１の厚みは、曲面部８２２の厚みよりも薄く形成されている。嵩上げ部８２１の厚みが厚くなるほど、斜めの入射光が画素間遮光膜６３で反射されやすくなるため、嵩上げ部８２１の厚みを薄く形成することにより、斜めの入射光も基板６１内へ取り込むことができる。また、曲面部８２２の厚みを厚くするほど、入射光を画素中心に集光することができる。
【０３４９】
オンチップレンズ６２が画素毎に形成されている基板６１の光入射面側とは反対側に、多層配線層８１１が形成されている。言い換えれば、オンチップレンズ６２と多層配線層８１１との間に、半導体層である基板６１が配置されている。多層配線層８１１は、５層の金属膜M１乃至M５と、その間の層間絶縁膜８１２とで構成される。なお、図３６では、多層配線層８１１の５層の金属膜M１乃至M５のうち、最も外側の金属膜M５が見えない場所にあるため図示されていないが、図３６の断面図と異なる方向からの断面図である図３７においては図示されている。
【０３５０】
図３７に示されるように、多層配線層８１１の基板６１との界面部分の画素境界領域には、画素トランジスタTrが形成されている。画素トランジスタTrは、図３１および図３２で示した転送トランジスタ７２１、リセットトランジスタ７２３、増幅トランジスタ７２４、及び、選択トランジスタ７２５のいずれかである。
【０３５１】
多層配線層８１１の５層の金属膜M１乃至M５のうち、最も基板６１に近い金属膜M１には、電源電圧を供給するための電源線８１３、P＋半導体領域７３−１または７３−２に所定の電圧を印加するための電圧印加配線８１４、および、入射光を反射する部材である反射部材８１５が含まれる。図３６の金属膜M１において、電源線８１３および電圧印加配線８１４以外の配線は反射部材８１５となるが、図が煩雑となるのを防止するため一部の符号が省略されている。反射部材８１５は、入射光を反射する目的で設けられるダミー配線であり、図２８に示した反射部材６３１に相当する。反射部材８１５は、平面視において電荷検出部であるN＋半導体領域７１−１および７１−２と重なるように、N＋半導体領域７１−１および７１−２の下方に配置されている。なお、図２８に示した第１４の実施の形態の反射部材６３１の代わりに、第１５の実施の形態の遮光部材６３１’が設けられる場合には、図３６の反射部材８１５の部分が、遮光部材６３１’となる。
【０３５２】
また、金属膜M１では、N＋半導体領域７１に蓄積された電荷をFD７２２へ転送するため、N＋半導体領域７１と転送トランジスタ７２１とを接続する電荷取り出し配線（図３６では不図示）も形成されている。
【０３５３】
なお、この例では、反射部材８１５（反射部材６３１）と電荷取り出し配線を、金属膜M１の同一層に配置することとするが、必ずしも同一層に配置するものに限定されない。
【０３５４】
基板６１側から２層目の金属膜M２では、例えば、金属膜M１の電圧印加配線８１４に接続されている電圧印加配線８１６、駆動信号TRG、駆動信号RST、選択信号SEL、駆動信号FDGなどを伝送する制御線８１７、グランド線などが形成されている。また、金属膜M２では、FD７２２Bや付加容量７２７Aが形成されている。
【０３５５】
基板６１側から３層目の金属膜M３では、例えば、垂直信号線２９や、シールド用のVSS配線などが形成される。
【０３５６】
基板６１側から４層目および５層目の金属膜M４およびM５では、例えば、信号取り出し部６５の電圧印加部であるP＋半導体領域７３−１および７３−２に、所定の電圧MIX0またはMIX1を印加するための電圧供給線７４１−１および７４１−２（図３３、図３４）が形成されている。
【０３５７】
なお、多層配線層８１１の５層の金属膜M１乃至M５の平面配置については、図４２および図４３を参照して後述する。
【０３５８】
＜第９の実施の形態の複数画素の断面構成＞
図３８は、図２２で示した第９の実施の形態の画素構造を、多層配線層を省略しない形で、複数画素について示した断面図である。
【０３５９】
図２２で示した第９の実施の形態は、基板６１内の画素境界部分に、基板６１の裏面（光入射面）側から、所定の深さまで長い溝（トレンチ）を形成して、遮光膜を埋め込んだ分離領域４４１を備えた画素の構成である。
【０３６０】
信号取り出し部６５−１および６５−２、並びに、多層配線層８１１の５層の金属膜M１乃至M５などを含むその他の構成については、図３６に示した構成と同様である。
【０３６１】
＜第９の実施の形態の変形例１の複数画素の断面構成＞
図３９は、図２３で示した第９の実施の形態の変形例１の画素構造を、多層配線層を省略しない形で、複数画素について示した断面図である。
【０３６２】
図２３で示した第９の実施の形態の変形例１は、基板６１内の画素境界部分に、基板６１全体を貫通する分離領域４７１を備えた画素の構成である。
【０３６３】
信号取り出し部６５−１および６５−２、並びに、多層配線層８１１の５層の金属膜M１乃至M５などを含むその他の構成については、図３６に示した構成と同様である。
【０３６４】
＜第１６の実施の形態の複数画素の断面構成＞
図４０は、図２９で示した第１６の実施の形態の画素構造を、多層配線層を省略しない形で、複数画素について示した断面図である。
【０３６５】
図２９で示した第１６の実施の形態は、基板６１内における光入射面とは反対の面側、すなわち図中、下側の面の内側の中央部分に、Pウェル領域６７１を備えた構成である。また、Pウェル領域６７１とN＋半導体領域７１−１との間には、分離部６７２−１が酸化膜等により形成されている。同様に、Pウェル領域６７１とN＋半導体領域７１−２との間にも、分離部６７２−２が酸化膜等により形成されている。基板６１の下側の面の画素境界部分にも、Pウェル領域６７１が形成されている。
【０３６６】
信号取り出し部６５−１および６５−２、並びに、多層配線層８１１の５層の金属膜M１乃至M５などを含むその他の構成については、図３６に示した構成と同様である。
【０３６７】
＜第１０の実施の形態の複数画素の断面構成＞
図４１は、図２４で示した第１０の実施の形態の画素構造を、多層配線層を省略しない形で、複数画素について示した断面図である。
【０３６８】
図２４で示した第１０の実施の形態は、基板６１に代えて、基板厚が厚い基板５０１が設けられている画素の構成である。
【０３６９】
信号取り出し部６５−１および６５−２、並びに、多層配線層８１１の５層の金属膜M１乃至M５などを含むその他の構成については、図３６に示した構成と同様である。
【０３７０】
＜５層の金属膜M１乃至M５の平面配置例＞
次に、図４２および図４３を参照して、図３６乃至図４１で示した多層配線層８１１の５層の金属膜M１乃至M５の平面配置例について説明する。
【０３７１】
図４２のAは、多層配線層８１１の５層の金属膜M１乃至M５のうちの、１層目である金属膜M１の平面配置例を示している。
【０３７２】
図４２のBは、多層配線層８１１の５層の金属膜M１乃至M５のうちの、２層目である金属膜M２の平面配置例を示している。
【０３７３】
図４２のCは、多層配線層８１１の５層の金属膜M１乃至M５のうちの、３層目である金属膜M３の平面配置例を示している。
【０３７４】
図４３のAは、多層配線層８１１の５層の金属膜M１乃至M５のうちの、４層目である金属膜M４の平面配置例を示している。
【０３７５】
図４３のBは、多層配線層８１１の５層の金属膜M１乃至M５のうちの、５層目である金属膜M５の平面配置例を示している。
【０３７６】
なお、図４２のA乃至Cおよび図４３のAおよびBでは、画素５１の領域と、図１１に示した八角形状を有する信号取り出し部６５−１および６５−２の領域とを、破線で示している。
【０３７７】
図４２のA乃至Cおよび図４３のAおよびBにおいて、図面の縦方向が、画素アレイ部２０の垂直方向であり、図面の横方向が、画素アレイ部２０の水平方向である。
【０３７８】
多層配線層８１１の１層目である金属膜M１には、図４２のAに示されるように、赤外光を反射する反射部材６３１が形成されている。画素５１の領域において、信号取り出し部６５−１および６５−２それぞれに対して２枚の反射部材６３１が形成され、信号取り出し部６５−１の２枚の反射部材６３１と、信号取り出し部６５−１の２枚の反射部材６３１とが、垂直方向に対して対称に形成されている。
【０３７９】
また、水平方向における、隣り合う画素５１の反射部材６３１との間には、画素トランジスタ配線領域８３１が配置されている。画素トランジスタ配線領域８３１には、転送トランジスタ７２１、リセットトランジスタ７２３、増幅トランジスタ７２４、または、選択トランジスタ７２５の画素トランジスタTr間を接続する配線が形成されている。この画素トランジスタTr用の配線も、２つの信号取り出し部６５−１および６５−２の中間線（不図示）を基準に、垂直方向に対称に形成されている。
【０３８０】
また、垂直方向における、隣り合う画素５１の反射部材６３１との間には、グランド線８３２、電源線８３３、グランド線８３４等の配線が形成されている。これらの配線も、２つの信号取り出し部６５−１および６５−２の中間線を基準に、垂直方向に対称に形成されている。
【０３８１】
このように、１層目の金属膜M１が、画素内の信号取り出し部６５−１側の領域と、信号取り出し部６５−２側の領域とで対称に配置されたことにより、配線負荷が信号取り出し部６５−１と６５−２とで均等に調整されている。これにより、信号取り出し部６５−１と６５−２の駆動バラツキを低減させている。
【０３８２】
１層目の金属膜M１では、基板６１に形成された信号取り出し部６５−１と６５−２の下側に大面積の反射部材６３１を形成することにより、オンチップレンズ６２を介して基板６１内に入射し、基板６１内で光電変換されずに基板６１を透過してしまった赤外光を、反射部材６３１で反射させて基板６１内へと再度入射させることができる。これにより、基板６１内で光電変換される赤外光の量をより多くし、量子効率（QE）、つまり赤外光に対する画素５１の感度を向上させることができる。
【０３８３】
一方、１層目の金属膜M１において、反射部材６３１に代えて、反射部材６３１と同じ領域に遮光部材６３１’を配置した場合には、オンチップレンズ６２を介して光入射面から基板６１内に入射し、基板６１内で光電変換されずに基板６１を透過してしまった赤外光が、配線層で散乱し、近傍画素へ入射してしまうことを抑制できる。これにより、近傍画素で誤って光を検知してしまうことを防ぐことができる。
【０３８４】
多層配線層８１１の２層目である金属膜M２には、図４２のBに示されるように、信号取り出し部６５−１と６５−２の間の位置に、所定の信号を水平方向に伝送する制御線８４１乃至８４４等が形成された制御線領域８５１が配置されている。制御線８４１乃至８４４は、例えば、駆動信号TRG、駆動信号RST、選択信号SEL、または、駆動信号FDGを伝送する線である。
【０３８５】
制御線領域８５１を、２つの信号取り出し部６５の間に配置することで、信号取り出し部６５−１および６５−２のそれぞれに対する影響が均等になり、信号取り出し部６５−１と６５−２の駆動バラツキを低減することができる。
【０３８６】
また、２層目である金属膜M２の制御線領域８５１と異なる所定の領域には、FD７２２Bや付加容量７２７Aが形成された容量領域８５２が配置されている。容量領域８５２では、金属膜M２を櫛歯形状にパターン形成することにより、FD７２２Bまたは付加容量７２７Aが構成されている。
【０３８７】
FD７２２Bまたは付加容量７２７Aを、２層目である金属膜M２に配置することで、設計上の所望の配線容量に応じて、FD７２２Bまたは付加容量７２７Aのパターンを自由に配置することができ、設計自由度を向上させることができる。
【０３８８】
多層配線層８１１の３層目である金属膜M３には、図４２のCに示されるように、各画素５１から出力された画素信号をカラム処理部２３に伝送する垂直信号線２９が、少なくとも形成されている。垂直信号線２９は、画素信号の読み出し速度向上のため、１つの画素列に対して３本以上配置することができる。また、垂直信号線２９の他に、シールド配線を配置し、カップリング容量を低減させてもよい。
【０３８９】
多層配線層８１１の４層目の金属膜M４および５層目の金属膜M５には、各画素５１の信号取り出し部６５のP＋半導体領域７３−１および７３−２に、所定の電圧MIX0またはMIX1を印加するための電圧供給線７４１−１および７４１−２が形成されている。
【０３９０】
図４３のAおよびBに示される金属膜M４および金属膜M５は、図３３のAで示した第１の配置例の電圧供給線７４１を採用した場合の例を示している。
【０３９１】
金属膜M４の電圧供給線７４１−１が、金属膜M３およびM２を介して金属膜M１の電圧印加配線８１４（例えば、図３６）に接続され、電圧印加配線８１４が、画素５１の信号取り出し部６５−１のP＋半導体領域７３−１に接続されている。同様に、金属膜M４の電圧供給線７４１−２が、金属膜M３およびM２を介して金属膜M１の電圧印加配線８１４（例えば、図３６）に接続され、電圧印加配線８１４が、画素５１の信号取り出し部６５−２のP＋半導体領域７３−２に接続されている。
【０３９２】
金属膜M５の電圧供給線７４１−１および７４１−２は、画素アレイ部２０の周辺のタップ駆動部２１に接続されている。金属膜M４の電圧供給線７４１−１と、金属膜M５の電圧供給線７４１−１とは、平面領域において両方の金属膜が存在する所定の位置で図示せぬビア等によって接続されている。タップ駆動部２１からの所定の電圧MIX0またはMIX1が、金属膜M５の電圧供給線７４１−１および７４１−２を伝送して、金属膜M４の電圧供給線７４１−１および７４１−２に供給され、電圧供給線７４１−１および７４１−２から、金属膜M３およびM２を介して金属膜M１の電圧印加配線８１４に供給される。
【０３９３】
受光素子１を裏面照射型のCAPDセンサとすることにより、例えば、図４３のAおよびBに示したように、各画素５１の信号取り出し部６５に所定の電圧MIX0またはMIX1を印加するための電圧供給線７４１−１および７４１−２を垂直方向に配線することができるなど、駆動配線の配線幅およびレイアウトを自由に設計することができる。また、高速駆動に適した配線や、負荷低減を考慮した配線も可能である。
【０３９４】
＜画素トランジスタの平面配置例＞
図４４は、図４２のAで示した１層目の金属膜M１と、その上に形成された画素トランジスタTrのゲート電極等を形成するポリシリコン層とを重ね合わせた平面図である。
【０３９５】
図４４のAは、図４４のCの金属膜M１と図４４のBのポリシリコン層とを重ね合わせた平面図であり、図４４のBは、ポリシリコン層のみの平面図であり、図４４のCは、金属膜M１のみの平面図である。図４４のCの金属膜M１の平面図は、図４２のAに示した平面図と同じであるが、ハッチングが省略されている。
【０３９６】
図４２のAを参照して説明したように、各画素の反射部材６３１の間には、画素トランジスタ配線領域８３１が形成されている。
【０３９７】
画素トランジスタ配線領域８３１には、信号取り出し部６５−１および６５−２それぞれに対応する画素トランジスタTrが、例えば、図４４のBに示されるように配置される。
【０３９８】
図４４のBでは、２つの信号取り出し部６５−１および６５−２の中間線（不図示）を基準に、中間線に近い側から、リセットトランジスタ７２３Aおよび７２３B、転送トランジスタ７２１Aおよび７２１B、切替トランジスタ７２８Aおよび７２８B、選択トランジスタ７２５Aおよび７２５B、並びに、増幅トランジスタ７２４Aおよび７２４Bのゲート電極が形成されている。
【０３９９】
図４４のCに示される金属膜M１の画素トランジスタTr間を接続する配線も、２つの信号取り出し部６５−１および６５−２の中間線（不図示）を基準に、垂直方向に対称に形成されている。
【０４００】
このように、画素トランジスタ配線領域８３１内の複数の画素トランジスタTrを、信号取り出し部６５−１側の領域と、信号取り出し部６５−２側の領域とで対称に配置することで、信号取り出し部６５−１と６５−２の駆動バラツキを低減させることができる。
【０４０１】
＜反射部材６３１の変形例＞
次に、図４５および図４６を参照して、金属膜M１に形成される反射部材６３１の変形例について説明する。
【０４０２】
上述した例では、図４２のAに示したように、画素５１内の信号取り出し部６５周辺となる領域に、大面積の反射部材６３１が配置されていた。
【０４０３】
これに対して、反射部材６３１は、例えば、図４５のAに示されるように、格子形状のパターンで配置することもできる。このように、反射部材６３１を格子形状のパターンで形成することにより、パターン異方性をなくすことができ、反射能力のXY異方性を低減することができる。言い換えると、反射部材６３１を格子形状のパターンで形成することにより、偏った一部領域への入射光の反射を低減し、等方的に反射させやすくできるため測距精度が向上する。
【０４０４】
あるいはまた、反射部材６３１は、例えば、図４５のBに示されるように、ストライプ形状のパターンで配置してもよい。このように、反射部材６３１をストライプ形状のパターンで形成することにより、反射部材６３１のパターンを配線容量としても使用することができるので、ダイナミックレンジを最大限まで拡大した構成を実現することができる。
【０４０５】
なお、図４５のBは、垂直方向のストライプ形状の例であるが、水平方向のストライプ形状としてもよい。
【０４０６】
あるいはまた、反射部材６３１は、例えば、図４５のCに示されるように、画素中心領域のみ、より具体的には２つの信号取り出し部６５の間のみに配置してもよい。このように、反射部材６３１を画素中心領域に形成し、画素端には形成しないことにより、画素中心領域に対しては反射部材６３１による感度向上の効果を得ながら、斜め光が入射された場合の隣接画素へ反射する成分を抑制することができ、クロストークの抑制を重視した構成を実現することができる。
【０４０７】
また、反射部材６３１は、例えば、図４６のAに示されるように、一部を櫛歯形状にパターン配置することにより、金属膜M１の一部を、FD７２２または付加容量７２７の配線容量に割り当ててもよい。図４６のAにおいて、実線の丸で囲まれた領域８６１乃至８６４内の櫛歯形状が、FD７２２または付加容量７２７の少なくとも一部を構成する。FD７２２または付加容量７２７は、金属膜M１と金属膜M２に適宜振り分けて配置してもよい。金属膜M１のパターンを、反射部材６３１と、FD７２２または付加容量７２７の容量に、バランス良く配置することができる。
【０４０８】
図４６のBは、反射部材６３１を配置しない場合の金属膜M１のパターンを示している。
基板６１内で光電変換される赤外光の量をより多くして、画素５１の感度を向上させるためには、反射部材６３１を配置することが好ましいが、反射部材６３１を配置しない構成を採用することもできる。
【０４０９】
図４５および図４６に示した反射部材６３１の配置例は、遮光部材６３１’にも同様に適用できる。
【０４１０】
＜受光素子の基板構成例＞
図１の受光素子１は、図４７のA乃至Cのいずれかの基板構成を採用することができる。
【０４１１】
図４７のAは、受光素子１を、１枚の半導体基板９１１と、その下の支持基板９１２で構成した例を示している。
【０４１２】
この場合、上側の半導体基板９１１には、上述した画素アレイ部２０に対応する画素アレイ領域９５１と、画素アレイ領域９５１の各画素を制御する制御回路９５２と、画素信号の信号処理回路を含むロジック回路９５３とが形成される。
【０４１３】
制御回路９５２には、上述したタップ駆動部２１、垂直駆動部２２、水平駆動部２４などが含まれる。ロジック回路９５３には、画素信号のAD変換処理などを行うカラム処理部２３や、画素内の２つ以上の信号取り出し部６５それぞれで取得された画素信号の比率から距離を算出する距離算出処理、キャリブレーション処理などを行う信号処理部３１が含まれる。
【０４１４】
あるいはまた、受光素子１は、図４７のBに示されるように、画素アレイ領域９５１と制御回路９５２が形成された第１の半導体基板９２１と、ロジック回路９５３が形成された第２の半導体基板９２２とを積層した構成とすることも可能である。なお、第１の半導体基板９２１と第２の半導体基板９２２は、例えば、貫通ビアやCu-Cuの金属結合により電気的に接続される。
【０４１５】
あるいはまた、受光素子１は、図４７のCに示されるように、画素アレイ領域９５１のみが形成された第１の半導体基板９３１と、各画素を制御する制御回路と画素信号を処理する信号処理回路を、１画素単位または複数画素のエリア単位に設けたエリア制御回路９５４が形成された第２の半導体基板９３２とを積層した構成とすることも可能である。第１の半導体基板９３１と第２の半導体基板９３２は、例えば、貫通ビアやCu-Cuの金属結合により電気的に接続される。
【０４１６】
図４７のCの受光素子１のように、１画素単位またはエリア単位で制御回路と信号処理回路を設けた構成によれば、分割制御単位ごとに最適な駆動タイミングやゲインを設定することができ、距離や反射率によらず、最適化された距離情報を取得することができる。また、画素アレイ領域９５１の全面ではなく、一部の領域のみを駆動させて、距離情報を算出することもできるので、動作モードに応じて消費電力を抑制することも可能である。
【０４１７】
＜第１８の実施の形態＞
＜画素の構成例＞
次に、上述した第１乃至第１７の実施の形態に加えて、さらにその他の実施の形態について説明する。
【０４１８】
第１３の実施の形態では、図２７を参照して画素５１内に設けられた２つの信号取り出し部６５のうちの一方をアクティブタップとし、他方をイナクティブタップとするとともに基板６１の光入射面に負バイアスを印加する例について説明した。
【０４１９】
この場合、負バイアスの印加により電界が強化されて電子の取り出し効率を向上させることができるが、画素５１内のアクティブタップとしない方の信号取り出し部６５のP＋半導体領域７３に電圧を印加するのではなくフローティング状態とすれば、消費電力を削減することができる。
【０４２０】
そのような場合、画素５１の断面の構成は、例えば図４８に示すようになる。
【０４２１】
図４８は、上述した図３６等と同様に、図１１のB−B’線に相当する複数画素の断面図を示している。
【０４２２】
なお、図４８において図３６における場合と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
【０４２３】
図４８に示す画素５１の構成を、図３６に示した画素５１の構成と比較すると、図４８に示す画素５１においては、隣接する画素５１の境界（画素境界）に、P型の半導体層である基板６１を貫通し、隣接する画素５１を分離する貫通電極１００１と、貫通電極１００１の外周（側壁）を覆う絶縁膜１００２とが新たに形成されている。
【０４２４】
貫通電極１００１は、例えばタングステン（Ｗ）、アルミニウム（Al）、銅（Cu）などの金属材料、またはポリシリコンなどで形成される。絶縁膜１００２は、例えば酸化膜(SiO2)で形成される。
【０４２５】
貫通電極１００１は、画素５１の境界部分に形成され、互いに隣接する画素５１の半導体層（基板６１）を分離する画素分離部として機能する。なお、外周部の絶縁膜１００２を含めた貫通電極１００１と絶縁膜１００２とで画素分離部が構成されていると捉えることもできる。
【０４２６】
貫通電極１００１は、多層配線層８１１の最も基板６１に近い金属膜である金属膜M１の電圧印加配線１０１１と電気的に接続されており、貫通電極１００１には、電圧印加配線１０１１を介して所定のバイアス（電圧）が印加されている。
【０４２７】
ここで、貫通電極１００１に印加されるバイアスは、アクティブタップとされた信号取り出し部６５のP＋半導体領域７３に印加される電圧とは異なる電圧とされる。より具体的には、貫通電極１００１に印加されるバイアスは、例えば0V以下の電圧、すなわち負バイアスとされる。このように負バイアスが印加される貫通電極１００１は、電圧印加部として機能するということができる。
【０４２８】
貫通電極１００１および絶縁膜１００２は、基板６１の表面側または裏面側からドライエッチング等によって反対側基板面に到達するまでトレンチを形成し、絶縁膜１００２を形成した後に、貫通電極１００１となるポリシリコンまたは金属材料を埋め込むことで形成することができる。
【０４２９】
このように基板６１を貫通する貫通電極１００１設けることで、基板６１の面と平行な方向における電界を強化することができる。
【０４３０】
また、図４８に示す画素５１では、基板６１での光電変換により生成される電荷の蓄積期間においては、２つの信号取り出し部６５が交互にアクティブタップとされる。そして、画素５１内の一方の信号取り出し部６５がアクティブタップとされている間は、他方の信号取り出し部６５のP＋半導体領域７３はフローティング状態とされる。
【０４３１】
このようにすることで基板６１内においては貫通電極１００１を利用した負バイアス分の電流は流れるが、アクティブタップとされた一方の信号取り出し部６５と、他方の信号取り出し部６５との間の電位差に起因する電流は流れなくなる。
【０４３２】
これにより、一方の信号取り出し部６５がアクティブタップとされているときに、他方の信号取り出し部６５のP＋半導体領域７３に0V等の電圧を印加する場合と比較して、基板６１で発生する電流の量（ホール電流の総量）を低減させることができる。その結果、基板６１における消費電力を削減することができる。
【０４３３】
しかも、アクティブタップでない信号取り出し部６５をフローティング状態とする場合、アクティブタップでない信号取り出し部６５に0V等の電圧を印加する場合と比較して、電荷（電子）の転送効率を向上させることができ、高精度に距離検出を行うことができる。換言すれば、CAPDセンサの特性を向上させることができる。これは、アクティブタップでない信号取り出し部６５をフローティング状態とすると、２つの信号取り出し部６５間には電界が生じないので、アクティブタップとされた信号取り出し部６５のN＋半導体領域７１へと向かう電荷（電子）の経路がより短くなるためである。
【０４３４】
＜画素の等価回路構成例＞
以上のようにアクティブタップでない信号取り出し部６５をフローティング状態とする場合、画素５１の等価回路は例えば図４９に示すようになる。なお、図４９において図１または図３１における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０４３５】
図４９に示す画素５１の等価回路の構成は、図３１に示した画素５１の等価回路の構成に対して、新たにトランジスタ１０４１Ａおよびトランジスタ１０４１Ｂが設けられた構成となっている。
【０４３６】
図４９に示す例では、P＋半導体領域７３−１と電圧供給線３０との間にトランジスタ１０４１Ａが設けられており、P＋半導体領域７３−２と電圧供給線３０との間にトランジスタ１０４１Ｂが設けられている。
【０４３７】
より詳細には、例えばP＋半導体領域７３−１とトランジスタ１０４１Ａとの間には、図４８に示した電圧印加配線８１４や電圧印加配線８１６が設けられている。同様に、例えばP＋半導体領域７３−２とトランジスタ１０４１Ｂとの間にも電圧印加配線８１４や電圧印加配線８１６が設けられている。
【０４３８】
なお、以下、トランジスタ１０４１Ａおよびトランジスタ１０４１Ｂを特に区別する必要のない場合、単にトランジスタ１０４１とも称することとする。
【０４３９】
トランジスタ１０４１Ａおよびトランジスタ１０４１Ｂはタップ駆動部２１により制御され、スイッチとして機能する。
【０４４０】
すなわち、タップ駆動部２１はトランジスタ１０４１のゲート電極に供給する駆動信号（電圧）をアクティブ状態として、トランジスタ１０４１をオン状態（導通状態）とすることで、P＋半導体領域７３に1.5Vや0V等の所望の電圧を印加することができる。
【０４４１】
これに対して、タップ駆動部２１はトランジスタ１０４１のゲート電極に供給する駆動信号（電圧）を非アクティブ状態として、トランジスタ１０４１をオフ状態（非導通状態）とすることで、P＋半導体領域７３を電圧供給線３０から電気的に切り離す。これによりP＋半導体領域７３はフローティング状態となる。
【０４４２】
なお、トランジスタ１０４１のオン、オフの駆動はタップ駆動部２１ではなく垂直駆動部２２により行われるようにしてもよい。
【０４４３】
＜画素の駆動例＞
次に、図４８に示した画素５１の駆動例について説明する。
【０４４４】
タップ駆動部２１は、基板６１での光電変換により生成される電荷の蓄積期間において、例えば図５０に示すように信号取り出し部６５の駆動を制御する。
【０４４５】
図５０では、矢印Q11に示す部分には信号取り出し部６５−１のP＋半導体領域７３−１に印加される電圧MIX0が示されており、矢印Q12に示す部分には信号取り出し部６５−２のP＋半導体領域７３−２に印加される電圧MIX1が示されている。特に、矢印Q11および矢印Q12に示される電圧MIX0および電圧MIX1における斜線部分は、フローティング状態であることを示している。
【０４４６】
また、矢印Q13に示す部分には電圧印加部である貫通電極１００１に印加される電圧、つまり光入射面（裏面）に印加されるバイアスを示している。
【０４４７】
この例では、矢印Q13に示すように電圧印加部である貫通電極１００１には、継続して0V以下の一定の固定電圧、すなわち一定の負バイアスが印加された状態となっている。
【０４４８】
これに対してP＋半導体領域７３−１では、例えばP＋半導体領域７３−１に電圧MIX0として1.5Vなどの正の電圧が印加された状態と、フローティング状態とが交互に繰り返される。
【０４４９】
具体的には、タップ駆動部２１は信号取り出し部６５−１をアクティブタップとするタイミングでは、トランジスタ１０４１Ａをオン状態としてP＋半導体領域７３−１に1.5V等の正の電圧を印加する。また、タップ駆動部２１は、信号取り出し部６５−１をアクティブタップとしないタイミングでは、トランジスタ１０４１Ａをオフ状態としてP＋半導体領域７３−１をフローティング状態とさせる。
【０４５０】
同様に、P＋半導体領域７３−２では、例えばP＋半導体領域７３−２に電圧MIX1として1.5Vなどの正の電圧が印加された状態と、フローティング状態とが交互に繰り返される。
【０４５１】
特に、タップ駆動部２１はP＋半導体領域７３−１に正の電圧が印加されているときにはP＋半導体領域７３−２をフローティング状態とし、P＋半導体領域７３−２に正の電圧が印加されているときにはP＋半導体領域７３−１をフローティング状態とする。このようなタップ駆動部２１はP＋半導体領域７３への電圧の印加を制御する電圧制御部として機能するということができる。
【０４５２】
その他、タップ駆動部２１によりフローティングモードと、通常モードとを適宜、切り替えることができるようにしてもよい。
【０４５３】
ここでフローティングモードとは、図５０を参照して説明したようにアクティブタップではない信号取り出し部６５のP＋半導体領域７３をフローティング状態とするモードである。
【０４５４】
すなわち、フローティングモードでは、アクティブタップとする信号取り出し部６５のP＋半導体領域７３には1.5V等の電圧が印加され、アクティブタップとしない信号取り出し部６５のP＋半導体領域７３はフローティング状態とされ、貫通電極１００１には負バイアスが印加される。
【０４５５】
また、通常モードとは、アクティブタップではない信号取り出し部６５のP＋半導体領域７３をフローティング状態としないモードである。
【０４５６】
すなわち、通常モードでは、アクティブタップとされる信号取り出し部６５のP＋半導体領域７３には1.5V等の電圧が印加され、アクティブタップとされない信号取り出し部６５、つまりイナクティブタップの信号取り出し部６５のP＋半導体領域７３には0V等の電圧が印加される。つまり、各タイミングにおいて電圧MIX1と電圧MIX0とは互いに異なる電圧とされる。
【０４５７】
さらに通常モードでは、貫通電極１００１には負バイアスが印加されるようにしてもよいし、負バイアスが印加されず、フローティング状態とされるようにしてもよい。例えば貫通電極１００１に印加される負バイアスは、イナクティブタップのP＋半導体領域７３に印加される電圧と同じであるようにすることができる。
【０４５８】
タップ駆動部２１は、以上のフローティングモードと通常モードとの何れかのモードでの駆動が行われるように、適宜、モードの切り替えを行う。
【０４５９】
＜第１８の実施の形態の変形例１＞
＜画素の構成例＞
さらに、基板６１に負バイアスを印加し、アクティブタップとしない信号取り出し部６５のP＋半導体領域７３をフローティング状態とする場合、基板６１の面と垂直な深さ方向（Ｚ方向）の電界を強化することもできる。
【０４６０】
そのような場合、画素５１の断面の構成は、例えば図５１に示すようになる。
【０４６１】
図５１は、上述した図３６等と同様に、図１１のB−B’線に相当する複数画素の断面図を示している。なお、図５１において図４８における場合と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
【０４６２】
図５１に示す画素５１の構成を、図４８に示した画素５１の構成と比較すると、図５１に示す画素５１では、基板６１の光入射面に形成された固定電荷膜６６の上面に透明電極である透明導電膜１０７１が新たに形成されている。すなわち、透明導電膜１０７１は基板６１におけるオンチップレンズ６２側の面に形成されている。
【０４６３】
透明導電膜１０７１は、画素５１の境界で貫通電極１００１と接続されている。透明導電膜１０７１としては、ITO(Indium-tin-oxide)や、ZnO、SnO、Cd2SnO4、または、TiO2:Nbなどの材料を採用することができる。
【０４６４】
貫通電極１００１は電圧印加配線１０１１に接続されているので、電圧印加配線１０１１に負バイアスを印加すると、その負バイアスは、貫通電極１００１および透明導電膜１０７１を介して、固定電荷膜６６に印加される。したがって、この例では貫通電極１００１および透明導電膜１０７１が電圧印加部として機能する。
【０４６５】
図５１に示す例においても図４８に示した例と同様に、タップ駆動部２１は、図５０を参照して説明したように信号取り出し部６５の駆動を行う。また、図５１に示す例においてもタップ駆動部２１は、通常モードとフローティングモードとを切り替えることが可能である。
【０４６６】
図５１に示す画素５１では、固定電荷膜６６の上面に透明導電膜１０７１が形成されているので、基板６１の光入射面から信号取り出し部６５（タップ）に向かう深さ方向の電界を強化することができる。これにより、図４８に示した例と比べて、電子の取り出し効率をさらに向上させることができる。
【０４６７】
なお、仮に画素５１において、基板６１の光入射面上に固定電荷膜６６が形成されない場合には、基板６１の光入射面上に酸化膜等からなる絶縁膜を形成し、貫通電極１００１および透明導電膜１０７１を介して、絶縁膜に負バイアスを印加する構成を採用することができる。絶縁膜は、単層膜に限らず、積層膜であってもよい。
【０４６８】
さらに図５１では、透明導電膜１０７１と貫通電極１００１とが電気的に接続されている例について説明したが、これらの透明導電膜１０７１と貫通電極１００１が電気的に接続されないようにしてもよい。また、そのような場合、透明導電膜１０７１のみに負バイアスが印加されるようにしてもよい。さらに、透明導電膜１０７１のみが設けられ、貫通電極１００１は設けられていないようにしてもよい。
【０４６９】
＜第１９の実施の形態＞
＜画素の構成例＞
また、フローティングモードでの駆動を行う場合、画素５１の側壁からの電界強化、つまり基板６１の面と平行な方向における電界強化で、より高い効果が得られるように画素５１の側面ごとに別々にバイアス印加のための画素間遮光部を設けてもよい。
【０４７０】
そのような場合、例えば図５２に示すように画素５１間に画素間遮光部が形成された構成とされる。なお、図５２において図３における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０４７１】
図５２は、画素５１を基板６１の面と垂直な方向から見た図である。
【０４７２】
この例では、画素５１と、他の画素５１との境界位置に画素間遮光部１１０１−１乃至画素間遮光部１１０１−４が設けられている。
【０４７３】
具体的には、画素５１の図中、上側の境界には画素間遮光部１１０１−１が設けられており、画素５１の図中、下側の境界には画素間遮光部１１０１−２が設けられている。
【０４７４】
すなわち、画素間遮光部１１０１−１は、画素５１内の２つの信号取り出し部６５が並ぶ方向における信号取り出し部６５−１側の画素境界に形成されている。これに対して、画素間遮光部１１０１−２は、画素５１内の２つの信号取り出し部６５が並ぶ方向における信号取り出し部６５−２側の画素境界に形成されている。
【０４７５】
また、画素５１の図中、左側の境界には画素間遮光部１１０１−３が設けられており、画素５１の図中、右側の境界には画素間遮光部１１０１−４が設けられている。すなわち、これらの画素間遮光部１１０１−３と画素間遮光部１１０１−４は、画素５１内の２つの信号取り出し部６５が並ぶ方向と垂直な方向における画素境界に形成されている。
【０４７６】
なお、以下、画素間遮光部１１０１−１乃至画素間遮光部１１０１−４を特に区別する必要のない場合、単に画素間遮光部１１０１とも称することとする。
【０４７７】
これらの４つの画素間遮光部１１０１は、隣接する画素５１を分離するトレンチ構造のDTI（Deep Trench Isolation）であり、例えば画素間遮光部１１０１はタングステン（Ｗ）、アルミニウム（Al）、銅（Cu）などの金属材料、またはポリシリコンなどで形成される。
【０４７８】
また、ここでは４つの画素間遮光部１１０１−１乃至画素間遮光部１１０１−４は、電気的に分離されている。なお、例えば画素５１の画素間遮光部１１０１−３や画素間遮光部１１０１−４と、その画素５１の図中、上下方向に隣接する他の画素５１の画素間遮光部１１０１−３や画素間遮光部１１０１−４とが電気的に接続されているようにしてもよい。
【０４７９】
例えば図５２に示す例では、画素間遮光部１１０１−１乃至画素間遮光部１１０１−４は、互いに隣接する画素５１を分離する画素分離部として機能するとともに、負バイアス等の電圧が印加される電圧印加部としても機能する。
【０４８０】
具体的には、例えば画素間遮光部１１０１−３および画素間遮光部１１０１−４には、常に0V以下の一定の電圧、すなわち一定の（固定の）負バイアスが印加されるようになっている。
【０４８１】
また、信号取り出し部６５−１がアクティブタップとされる場合には、その信号取り出し部６５−１側に設けられている画素間遮光部１１０１−１には、その画素間遮光部１１０１−１の周囲よりも高い電圧、例えば1.5Vなどの電圧が印加される。なお、画素間遮光部１１０１−１に印加される電圧は、電圧MIX0と同じとすることができる。
【０４８２】
このようにすれば、アクティブタップとされた信号取り出し部６５−１近傍の電界をより強化することができ、これにより電子の取り出し効率を向上させることができる。
【０４８３】
これに対して、信号取り出し部６５−１がアクティブタップとされない状態、つまり信号取り出し部６５−１のP＋半導体領域７３−１がフローティング状態とされている場合には、画素間遮光部１１０１−１もフローティング状態とされる。
【０４８４】
このように画素間遮光部１１０１−１への電圧の印加状態が、P＋半導体領域７３−１への電圧の印加状態と同じとなるようにするには、例えばP＋半導体領域７３−１だけでなく、画素間遮光部１１０１−１も図４９に示したトランジスタ１０４１Ａに接続されるようにすればよい。
【０４８５】
一方、信号取り出し部６５−２側に設けられている画素間遮光部１１０１−２については、電圧印加状態が、信号取り出し部６５−２のP＋半導体領域７３−２への電圧の印加状態と同じとなるようにすればよい。つまり、画素間遮光部１１０１−２への電圧印加状態は、画素間遮光部１１０１−１への電圧印加状態と逆となるようにすればよい。
【０４８６】
具体的には、画素間遮光部１１０１−１に1.5Vなどの電圧が印加されているときには、画素間遮光部１１０１−２がフローティング状態となるようにされ、逆に画素間遮光部１１０１−１がフローティング状態であるときには、画素間遮光部１１０１−２には1.5Vなどの電圧が印加されるようにされる。
【０４８７】
このような画素間遮光部１１０１−２への電圧の印加状態の制御を行うには、例えばP＋半導体領域７３−２だけでなく、画素間遮光部１１０１−２も図４９に示したトランジスタ１０４１Ｂに接続されるようにすればよい。
【０４８８】
また、図５２に示した画素５１におけるD−D’線に相当する複数画素の断面図は、例えば図５３に示すようになる。なお、図５３において図１、図５１、または図５２における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０４８９】
図５３に示す画素５１の構成は、主に図５１に示した画素５１の構成における貫通電極１００１と絶縁膜１００２に代えて、画素間遮光部１１０１と、絶縁膜１１３１−１および絶縁膜１１３１−２とが設けられている点で図５１に示した画素５１の構成と異なっている。なお、以下、絶縁膜１１３１−１および絶縁膜１１３１−２を特に区別する必要のない場合、単に絶縁膜１１３１とも称する。
【０４９０】
図５３の例では、受光素子１を構成する半導体基板上における画素アレイ部２０の外側の領域が周辺回路部１１３２となっている。また、画素アレイ部２０は、画素５１が複数配置された有効画素領域１１３３と、その周囲のOPB画素領域１１３４とで構成されている。
【０４９１】
このような図５３に示す画素アレイ部２０では貫通電極１００１が形成されていないため、貫通電極１００１を介して固定電荷膜６６に負バイアスを印加することはできない。そこで、図５３に示す例では、画素アレイ部２０より外側の周辺回路部１１３２に形成された電圧印加配線１１３５から、貫通電極１１３６を介して透明導電膜１０７１に負バイアスが供給され、透明導電膜１０７１から、固定電荷膜６６に負バイアスが印加される。
【０４９２】
すなわち、図５３に示す例では、画素アレイ部２０より外側の周辺回路部１１３２の多層配線層８１１に電圧印加配線１１３５が形成され、電圧印加配線１１３５に負バイアスが供給される。また、基板６１の周辺回路部１１３２には、外周が絶縁膜１１３７で覆われた貫通電極１１３６が形成されており、貫通電極１１３６は、基板６１の光入射面において透明導電膜１０７１と接続されている。
【０４９３】
このような画素５１によれば、多層配線層８１１の電圧印加配線１１３５から供給される負バイアスが、貫通電極１１３６および透明導電膜１０７１を介して、固定電荷膜６６に印加される。これにより、基板６１の光入射面から信号取り出し部６５（タップ）に向かう深さ方向の電界を強化することができる。
【０４９４】
なお、ここでは透明導電膜１０７１に負バイアスが印加される例について説明するが、特に透明導電膜１０７１に負バイアスが印加されないようにしてもよい。
【０４９５】
また、基板６１では、隣接する画素５１の境界に、P型の半導体層である基板６１の多層配線層８１１側の面から所定の深さまで、隣接する画素５１を分離および遮光する画素間遮光部１１０１と、画素間遮光部１１０１の外周（側壁）を覆う絶縁膜１１３１とが形成されている。
【０４９６】
特に、ここでは画素間遮光部１１０１−１が絶縁膜１１３１−１により覆われており、画素間遮光部１１０１−２が絶縁膜１１３１−２により覆われている。
【０４９７】
絶縁膜１１３１は、例えば、酸化膜(SiO2)で形成される。画素間遮光部１１０１は、隣り合う画素５１の半導体層（基板６１）を分離する画素分離部としても機能する。なお、外周部の絶縁膜１１３１を含めた画素間遮光部１１０１と絶縁膜１１３１とで画素分離部が構成されていると捉えることもできる。
【０４９８】
画素間遮光部１１０１−１および画素間遮光部１１０１−２は、多層配線層８１１の最も基板６１に近い金属膜である金属膜M１の電圧印加配線１１３８−１および電圧印加配線１１３８−２と接続されている。
【０４９９】
より詳細には、画素間遮光部１１０１−１は、電圧印加配線１１３８−１等を介してトランジスタ１０４１Ａに接続されており、画素間遮光部１１０１−２は、電圧印加配線１１３８−２等を介してトランジスタ１０４１Ｂに接続されている。なお、以下、電圧印加配線１１３８−１および電圧印加配線１１３８−２を特に区別する必要のない場合、単に電圧印加配線１１３８とも称することとする。
【０５００】
画素間遮光部１１０１および絶縁膜１１３１は、基板６１の表面側（多層配線層８１１側）からドライエッチング等によって所定の深さまでトレンチを形成し、絶縁膜１１３１を形成した後に、画素間遮光部１１０１となるポリシリコンまたは金属材料を埋め込むことで形成することができる。
【０５０１】
なお、ここでは画素間遮光部１１０１−１と画素間遮光部１１０１−２のみが図示されているが、画素間遮光部１１０１−３と画素間遮光部１１０１−４も、これらの画素間遮光部１１０１−１や画素間遮光部１１０１−２と同様の構造となっている。すなわち、画素間遮光部１１０１−３や画素間遮光部１１０１−４の表面も絶縁膜１１３１により覆われている。
【０５０２】
また、ここでは画素間遮光部１１０１および絶縁膜１１３１が表面側から所定の深さまで形成されているが、これらの画素間遮光部１１０１および絶縁膜１１３１が表面側から裏面側（光入射面側）側まで基板６１を貫通するように設けられてもよい。そのような場合には、例えば画素間遮光部１１０１−３や画素間遮光部１１０１−４は、透明導電膜１０７１と電気的に接続されるようにしてもよい。
【０５０３】
さらに、画素間遮光部１１０１および絶縁膜１１３１は、基板６１の裏面側（光入射面側）側から所定の深さまで形成されるようにしてもよい。
【０５０４】
＜画素の駆動例＞
次に、図５２に示した画素５１の駆動例について説明する。
【０５０５】
タップ駆動部２１は、基板６１での光電変換により生成される電荷の蓄積期間において、例えば図５４に示すように信号取り出し部６５の駆動を制御する。
【０５０６】
図５４では、矢印Q21に示す部分には信号取り出し部６５−１のP＋半導体領域７３−１に印加される電圧MIX0と画素間遮光部１１０１−１に印加される電圧が示されている。特に、文字「DTIU」は画素間遮光部１１０１−１を示している。
【０５０７】
また、矢印Q22に示す部分には信号取り出し部６５−２のP＋半導体領域７３−２に印加される電圧MIX1と画素間遮光部１１０１−２に印加される電圧が示されている。特に、文字「DTID」は画素間遮光部１１０１−２を示している。
【０５０８】
また、矢印Q21および矢印Q22に示される部分における斜線の部分は、フローティング状態であることを示している。
【０５０９】
矢印Q23に示す部分には透明導電膜１０７１と、画素間遮光部１１０１−３および画素間遮光部１１０１−４とに印加される電圧（バイアス）を示している。特に、文字「DTILR」は画素間遮光部１１０１−３および画素間遮光部１１０１−４を示している。
【０５１０】
この例では、矢印Q23に示すように透明導電膜１０７１と、画素間遮光部１１０１−３および画素間遮光部１１０１−４とには、継続して0V以下の一定の固定電圧、すなわち一定の負バイアスが印加された状態となっている。
【０５１１】
なお、透明導電膜１０７１と、画素間遮光部１１０１−３および画素間遮光部１１０１−４とに異なる電圧が印加されるようにしてもよい。
【０５１２】
これに対してP＋半導体領域７３−１と画素間遮光部１１０１−１では、1.5Vなどの正の電圧が印加された状態と、フローティング状態とが交互に繰り返される。
【０５１３】
具体的には、タップ駆動部２１は信号取り出し部６５−１をアクティブタップとするタイミングでは、トランジスタ１０４１Ａをオン状態としてP＋半導体領域７３−１と画素間遮光部１１０１−１に1.5V等の正の電圧を印加する。
【０５１４】
また、タップ駆動部２１は、信号取り出し部６５−１をアクティブタップとしないタイミングでは、トランジスタ１０４１Ａをオフ状態としてP＋半導体領域７３−１と画素間遮光部１１０１−１をフローティング状態とさせる。
【０５１５】
同様に、P＋半導体領域７３−２と画素間遮光部１１０１−２では、1.5Vなどの正の電圧が印加された状態と、フローティング状態とが交互に繰り返される。
【０５１６】
特に、タップ駆動部２１はP＋半導体領域７３−１と画素間遮光部１１０１−１に正の電圧が印加されているときにはP＋半導体領域７３−２と画素間遮光部１１０１−２をフローティング状態とする。逆に、タップ駆動部２１はP＋半導体領域７３−２と画素間遮光部１１０１−２に正の電圧が印加されているときにはP＋半導体領域７３−１と画素間遮光部１１０１−１をフローティング状態とする。
【０５１７】
なお、このような駆動を行う場合、図５２に示した画素５１の図５２中、上側に隣接する画素５１では、信号取り出し部６５−２には画素間遮光部１１０１−１が隣接して設けられている。したがって、そのような画素５１においては、正の電圧が印加されるタイミングおよびフローティング状態とされるタイミングが、互いに隣接して設けられた信号取り出し部６５−２と画素間遮光部１１０１−１で同じとなるようにすればよい。この場合、互いに隣接して設けられた信号取り出し部６５−１と画素間遮光部１１０１−２で、正の電圧が印加されるタイミングおよびフローティング状態とされるタイミングが同じとなるようにされる。その他、２つの画素５１の境界に互いに隣接して画素間遮光部１１０１−１と画素間遮光部１１０１−２が設けられるようにしてもよい。
【０５１８】
その他、図５２に示した画素５１においてもタップ駆動部２１によりフローティングモードと、通常モードとを適宜、切り替えることができるようにしてもよい。
【０５１９】
以上のように図５４を参照して説明した駆動を行うことで、第１８の実施の形態における場合と同様に、電流の消費量を削減するとともに電荷（電子）の転送効率を向上させることができ、高精度に距離検出を行うことができる。換言すれば、CAPDセンサの特性を向上させることができる。
【０５２０】
＜第２０の実施の形態＞
＜画素の構成例＞
さらに第１８の実施の形態や第１９の実施の形態では、フローティングモードで駆動を行うときに貫通電極１００１や透明導電膜１０７１が電圧印加部として機能する例について説明した。しかし、特にこれらの貫通電極１００１や透明導電膜１０７１が設けられないようにしてもよい。
【０５２１】
そのような場合、例えば図５５に示すように多層配線層８１１に設けられ、グランド線に接続されたコンタクトを電圧印加部として用いればよい。なお、図５５において図３における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０５２２】
図５５は、画素５１を基板６１の面と垂直な方向から見た図である。
【０５２３】
この例では、画素５１の図中、左右方向の境界部分にはトランジスタが描かれている。また、画素５１の図中、左右方向の境界部分には、グランド線８３２やグランド線８３４等に接続されているコンタクト１１６１−１乃至コンタクト１１６１−４が設けられている。
【０５２４】
これらのコンタクト１１６１−１乃至コンタクト１１６１−４は、例えば銅（Cu）などの金属材料から形成されている。なお、以下、コンタクト１１６１−１乃至コンタクト１１６１−４を特に区別する必要のない場合、単にコンタクト１１６１とも称する。
【０５２５】
コンタクト１１６１は、グランド線８３２等の一定の電圧の配線に接続されているため、基板６１に電圧を印加するための電圧印加部として用いることができる。ここでは、例えばコンタクト１１６１には、常に0V等の一定の電圧が印加されている。
【０５２６】
したがって、例えばアクティブタップとされている信号取り出し部６５と、コンタクト１１６１との間で電流が流れるので電荷（電子）の転送効率を向上させることができる。
【０５２７】
なお、ここでは電圧印加部として機能するコンタクト１１６１が、画素５１における図中、左右の境界位置に設けられている例について説明した。しかし、電圧印加部として機能するコンタクト１１６１は、画素５１の図中、上下の境界位置に設けられてもよいし、上下左右の境界位置に設けられていてもよい。
【０５２８】
また、図５５に示した画素５１におけるE−E’線に相当する複数画素の断面図は、例えば図５６に示すようになる。なお、図５６において図３７における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０５２９】
図５６に示す画素５１の構成は、図３７に示した画素５１の構成に対してトランジスタに代えてコンタクト１１６１が設けられている構成となっている。これは、E−E’線に相当する多層配線層８１１の断面位置には、トランジスタではなくコンタクト１１６１が配置されているためである。
【０５３０】
この例では、多層配線層８１１における互いに隣接する画素５１の境界部分にコンタクト１１６１が形成されており、コンタクト１１６１は金属膜M１のグランド線等に接続されている。特に、コンタクト１１６１は、多層配線層８１１と基板６１との境界部分に配置されており、基板６１内のコンタクト１１６１と隣接する部分には、コンタクト１１６１の部分を覆うようにP＋半導体領域１１９１が形成されている。
【０５３１】
このような構成により基板６１にはコンタクト１１６１により常に一定の電圧が印加された状態となっている。
【０５３２】
＜画素の駆動例＞
次に、図５５に示した画素５１の駆動例について説明する。
【０５３３】
タップ駆動部２１は、基板６１での光電変換により生成される電荷の蓄積期間において、例えば図５７に示すように信号取り出し部６５の駆動を制御する。
【０５３４】
図５７では、矢印Q31に示す部分には信号取り出し部６５−１のP＋半導体領域７３−１に印加される電圧MIX0が示されており、矢印Q32に示す部分には信号取り出し部６５−２のP＋半導体領域７３−２に印加される電圧MIX1が示されている。特に、矢印Q31および矢印Q32に示される電圧MIX0および電圧MIX1における斜線部分は、フローティング状態であることを示している。
【０５３５】
また、矢印Q33に示す部分には電圧印加部であるコンタクト１１６１に印加される電圧が示されている。
【０５３６】
この例では、矢印Q33に示すようにコンタクト１１６１には、継続して0V等の一定の固定電圧が印加された状態となっている。
【０５３７】
これに対してP＋半導体領域７３−１では、電圧MIX0として1.5Vなどの正の電圧が印加された状態と、フローティング状態とが交互に繰り返される。
【０５３８】
具体的には、タップ駆動部２１は信号取り出し部６５−１をアクティブタップとするタイミングでは、トランジスタ１０４１Ａをオン状態としてP＋半導体領域７３−１に1.5V等の正の電圧を印加する。また、タップ駆動部２１は、信号取り出し部６５−１をアクティブタップとしないタイミングでは、トランジスタ１０４１Ａをオフ状態としてP＋半導体領域７３−１をフローティング状態とさせる。
【０５３９】
同様に、P＋半導体領域７３−２では、例えばP＋半導体領域７３−２に電圧MIX1として1.5Vなどの正の電圧が印加された状態と、フローティング状態とが交互に繰り返される。
【０５４０】
特に、タップ駆動部２１はP＋半導体領域７３−１に正の電圧が印加されているときにはP＋半導体領域７３−２をフローティング状態とし、P＋半導体領域７３−２に正の電圧が印加されているときにはP＋半導体領域７３−１をフローティング状態とする。
【０５４１】
以上のように図５７を参照して説明した駆動を行うことで、第１８の実施の形態における場合と同様に、電流の消費量を削減するとともに電荷（電子）の転送効率を向上させることができ、高精度に距離検出を行うことができる。換言すれば、CAPDセンサの特性を向上させることができる。
【０５４２】
その他、第２０の実施の形態においてもタップ駆動部２１によりフローティングモードと、通常モードとを適宜、切り替えることができるようにしてもよい。
【０５４３】
なお、以上において説明した第１８の実施の形態乃至第２０の実施の形態では、例えば図４８や図５１、図５３、図５６において多層配線層８１１に反射部材８１５が設けられている例について説明した。特に、ここでは平面視において、つまり基板６１の面と垂直な方向から見たときに、反射部材８１５がN＋半導体領域７１と重なるように設けられている。しかし、反射部材８１５に代えて遮光部材６３１’が設けられるようにしてもよい。そのような場合においても平面視において遮光部材６３１’がN＋半導体領域７１と重なるように設けられる。
【０５４４】
＜第２１の実施の形態＞
＜画素の構成例＞
ところで、画素５１を構成する基板６１や多層配線層８１１には、酸化膜や金属材料、ゲート電極などの構造物が設けられている。
【０５４５】
そのため、オンチップレンズ６２により集光されて基板６１内に入射した赤外光がそれらの構造物で反射すると、その反射光が隣接する他の画素５１の領域へと入射して画素感度が低下したりクロストークが発生したりすることになる。また、クロストークが発生すると測距時において受光素子１により生成されるデプス画像の解像度、すなわち測距精度が低下してしまう。
【０５４６】
そこで、本技術では各画素５１の境界部分に画素５１の受光領域を分離する画素分離部を設けることで、画素感度を向上させるとともにクロストークの発生を抑制できるようにした。すなわち、感度特性や測距精度といったCAPDセンサの特性を向上させることができるようにした。なお、ここでいう受光領域とは基板６１内の光電変換が行われる領域である。
【０５４７】
以下では、画素感度の低下やクロストークを抑制するための画素５１の構成例について、図５８乃至図９３を参照して説明する。
【０５４８】
なお、図５８乃至図９３において、図３、図３６、図３７、または図４２における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。また、図５８乃至図９３において互いに対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０５４９】
まず、図５８乃至図６０を参照して第２１の実施の形態に係る画素５１の構成について説明する。
【０５５０】
図５８は、画素５１を基板６１の面と垂直な方向から見た図である。
【０５５１】
この例では、平面視において各画素５１の領域、すなわち画素５１の受光領域が囲まれるように、互いに隣接する画素５１の境界部分に画素５１の領域（受光領域）を分離する画素分離領域として機能する画素分離部１２２１が形成されている。
【０５５２】
画素５１の多層配線層８１１における画素境界近傍の部分には、画素トランジスタ配線領域８３１が設けられている。
【０５５３】
また、基板６１および多層配線層８１１における、それらの基板６１と多層配線層８１１の境界部分には、画素５１を駆動するトランジスタ等が形成されている。
【０５５４】
具体的には、例えば基板６１と多層配線層８１１の境界部分には、例えばN＋半導体領域７１−１に接続されたリセットトランジスタ７２３Aや転送トランジスタ７２１A、N＋半導体領域７１−２に接続されたリセットトランジスタ７２３Bや転送トランジスタ７２１Bなどが形成されている。
【０５５５】
基板６１の面と垂直な方向から見た場合、つまり平面視においては画素トランジスタ配線領域８３１内には画素５１を駆動するトランジスタが配置されている。そのため、平面視においては画素トランジスタ配線領域８３１は、トランジスタが形成されたトランジスタ領域であるということができる。
【０５５６】
図５８に示す例では基板６１の面と垂直な方向から見たときに画素５１を駆動するためのトランジスタ等の配置位置と、画素分離部１２２１との配置位置が異なる位置となるように、画素分離部１２２１がトランジスタ等からずらされた位置に配置されている。
【０５５７】
換言すれば、平面視において画素分離部１２２１は画素トランジスタ配線領域８３１、つまりトランジスタ領域とは異なる領域に設けられている。
【０５５８】
ここで、図５９および図６０に図５８のF1−F1’線に相当する断面およびG1−G1’線に相当する断面を示す。
【０５５９】
図５９および図６０に示す画素５１の構成は、図３６および図３７に示した画素５１の構成におけるオンチップレンズ６２および固定電荷膜６６が設けられておらず、新たにオンチップレンズ１２５１、酸化膜１２５２、および固定電荷膜１２５３が設けられた構成とされている。
【０５６０】
図５９に示すように、各画素５１には基板６１における光入射面側、すなわち多層配線層８１１側とは反対側に隣接してオンチップレンズ１２５１が配置されている。オンチップレンズ１２５１は、外部から入射した赤外光を集光して基板６１内部へと導く。
【０５６１】
また、各画素５１では基板６１内における１つの画素５１を構成する部分が受光領域１２５４となっている。そして、酸化膜１２５２および固定電荷膜１２５３の一部により構成される画素分離部１２２１によって、隣接する画素５１の受光領域１２５４が分離されている。
【０５６２】
ここでは、基板６１の面と垂直な方向から見た場合、つまり平面視した場合に、受光領域１２５４が画素分離部１２２１によって囲まれている。換言すれば、互いに隣接する受光領域１２５４の境界部分に画素分離部１２２１が形成されている。
【０５６３】
図５９に示す例では、酸化膜１２５２は基板６１におけるオンチップレンズ１２５１側の面を覆うように形成されている。さらに互いに隣接する画素５１の境界部分では、酸化膜１２５２は基板６１を貫通するようになっており、これにより隣接する画素５１の受光領域１２５４が分離された状態となっている。
【０５６４】
また、基板６１内部では、基板６１を構成するP型の半導体領域と酸化膜１２５２との間の領域、すなわち酸化膜１２５２の表面部分が固定電荷膜１２５３により覆われている。
【０５６５】
特に、この例では酸化膜１２５２および固定電荷膜１２５３における基板６１の面と垂直な方向に長いトレンチ構造の部分、すなわち基板６１を貫通し、隣接する画素５１間で受光領域１２５４を分離するFTI（Full Trench Isolation）として機能する部分が画素分離部１２２１となっている。
【０５６６】
なお、ここでは酸化膜１２５２と固定電荷膜１２５３により画素分離部１２２１が構成されていると説明したが、酸化膜１２５２のみから画素分離部１２２１が構成されていると捉えることもできる。
【０５６７】
その他、画素分離部１２２１は、酸化膜１２５２ではなく、金属材料と、その金属材料を覆う固定電荷膜１２５３により形成されるようにしてもよいし、金属材料と酸化膜により形成されるようにしてもよい。すなわち、画素分離部１２２１は少なくとも酸化膜、固定電荷膜、および金属材料の何れかにより形成されるようにすることができる。
【０５６８】
画素５１の境界部分には、画素分離部１２２１が形成されている。そのため、オンチップレンズ１２５１から基板６１内へと入射した赤外光が酸化膜６４やトランジスタのゲート電極、金属材料等の構造物で反射しても、画素分離部１２２１を設けたことにより、反射光が隣接する画素５１へと入射してしまうことを防止することができる。
【０５６９】
これにより、クロストークの発生や画素感度の低下を抑制し、感度特性や測距精度（解像度）といったCAPDセンサの特性を向上させることができる。
【０５７０】
また、図５９に示す例では図中、横方向において、画素分離部１２２１はトランジスタが形成された位置に対してずれた位置に形成されている。すなわち、画素分離部１２２１はトランジスタの直上には配置されていない。
【０５７１】
例えば、仮に画素分離部１２２１がトランジスタの直上に形成されたとすると、トランジスタ、より詳細には基板６１内のトランジスタを覆うPウェル部分には、画素分離部１２２１の固定電荷膜１２５３からのリーク電流が発生することがある。
【０５７２】
そこで、この実施の形態では画素分離部１２２１がトランジスタの直上からずれた位置に形成されるようにすることで、そのようなリーク電流の発生が抑制されている。
【０５７３】
なお、より詳細には画素分離部１２２１は、トランジスタを覆うPウェル部分から離れた位置に形成されているが、画素分離部１２２１がPウェルの一部を貫通するように形成されていてもよい。
【０５７４】
さらに、図５９に示す例ではトランジスタの位置に合わせて画素分離部１２２１がずれた位置に形成されているため、それに合わせて画素間遮光膜６３およびオンチップレンズ１２５１もずらされて配置されている。
【０５７５】
すなわち、画素間遮光膜６３は、図５９中、画素分離部１２２１の上側（直上）に位置するように配置されている。また、図５９に示すように基板６１の面と平行な方向から見たときに、オンチップレンズ１２５１の中心、つまりオンチップレンズ１２５１の光軸の位置が、画素５１の両端（画素５１の側壁）に設けられた２つの画素分離部１２２１の略中間の位置となるように配置されている。
【０５７６】
換言すれば、オンチップレンズ１２５１の光軸の位置が、図５８に示したように画素５１の境界にある画素分離部１２２１に囲まれた矩形の領域の略中心の位置となるように、オンチップレンズ１２５１が配置されている。このようにすることで、オンチップレンズ１２５１により受光領域１２５４内へと導かれる光の量（受光量）をより多くすることができ、感度特性を向上させることができる。
【０５７７】
また、図５８に示した画素５１のG1−G1’線に相当する断面図は図６０に示すようになる。図６０においても図５９の場合と同様に、酸化膜１２５２および固定電荷膜１２５３における基板６１の面と垂直な方向に長いトレンチ構造の部分が画素分離部１２２１となっており、画素分離部１２２１によって隣接する画素５１との間で受光領域１２５４が分離されている。特に、ここでは画素分離部１２２１は酸化膜６４の部分を貫通し、多層配線層８１１へと達している。
【０５７８】
以上のような図５８乃至図６０に示した構成の画素５１によれば、感度特性や測距精度（解像度）といった特性を向上させることができ、またリーク電流の発生も抑制することができる。
【０５７９】
なお、図５９では画素分離部１２２１の形成位置に合わせてオンチップレンズ１２５１の配置位置をずらす例について説明した。
【０５８０】
しかし基板６１の面と垂直な方向から見たときに、オンチップレンズ１２５１の光軸の位置が、画素５１内の２つの信号取り出し部６５、より詳細には２つのN＋半導体領域７１の略中間の位置となるようにオンチップレンズ１２５１が配置されるようにしてもよい。
【０５８１】
このようにすることで、信号取り出し部６５−１と信号取り出し部６５−２との間の位置に赤外光を集光させることができ、それらの信号取り出し部６５での電子の取り出し効率を略均等にすることができる。
【０５８２】
さらに、例えば図５８に示した例において、信号取り出し部６５−１と信号取り出し部６５−２との間の位置が、オンチップレンズ１２５１の光軸の位置となるように、それらの信号取り出し部６５をずらして配置するようにしてもよい。
【０５８３】
＜第２２の実施の形態＞
＜画素の構成例＞
次に、図６１乃至図６３を参照して第２２の実施の形態に係る画素５１の構成について説明する。
【０５８４】
図６１は、画素５１を基板６１の面と垂直な方向から見た図である。
【０５８５】
この例では、各画素５１の領域が囲まれるように、互いに隣接する画素５１の境界部分に画素５１の領域を分離する画素分離領域として機能する画素分離部１２８１が形成されている。
【０５８６】
さらに、この例では、画素５１内における多層配線層８１１の画素トランジスタ配線領域８３１、より詳細にトランジスタが形成されたトランジスタ領域も画素分離部１２８１により囲まれている。換言すれば、画素トランジスタ配線領域８３１（トランジスタ領域）の図中、左右方向の両端の部分に画素分離部１２８１が設けられている。
【０５８７】
図６１においても図５８における場合と同様に、基板６１の面と垂直な方向から見たときに画素５１を駆動するためのトランジスタ等の配置位置と、画素分離部１２８１との配置位置が異なる位置となるようになっている。すなわち、画素分離部１２８１がトランジスタ等からずらされた位置に配置されている。
【０５８８】
トランジスタ領域を囲むように（挟み込むように）画素分離部１２８１を形成することで、受光領域とトランジスタ領域とを分離し、トランジスタのゲート電極部分に赤外光が入射することを防止することができる。
【０５８９】
ここで、図６２および図６３に図６１のF2−F2’線に相当する断面およびG2−G2’線に相当する断面を示す。
【０５９０】
図６２および図６３に示す画素５１の構成は、図３６および図３７に示した画素５１の構成における固定電荷膜６６が設けられておらず、新たに酸化膜１３１１、および固定電荷膜１３１２が設けられた構成とされている。
【０５９１】
図６２に示すように各画素５１では基板６１内における１つの画素５１を構成する部分のうち、画素分離部１２８１により囲まれた、信号取り出し部６５が配置されている部分の領域が受光領域１２５４となっている。
【０５９２】
ここでは、画素分離部１２８１は、酸化膜１３１１および固定電荷膜１３１２の一部により構成されている。
【０５９３】
すなわち、図６２に示す例では、酸化膜１３１１は基板６１におけるオンチップレンズ６２側の面を覆うように形成されている。さらに互いに隣接する画素５１の境界部分では、酸化膜１３１１は基板６１を貫通するようになっており、またトランジスタに赤外光が入射しないように、基板６１におけるトランジスタの領域が、基板６１を貫通するように形成された酸化膜１３１１により囲まれている。
【０５９４】
基板６１内部では、基板６１を構成するP型の半導体領域と酸化膜１３１１との間の領域、すなわち酸化膜１３１１の表面部分が固定電荷膜１３１２により覆われている。
【０５９５】
特に、この例では酸化膜１３１１および固定電荷膜１３１２における基板６１の面と垂直な方向に長いトレンチ構造の部分、すなわち基板６１を貫通するFTI構造の部分が画素分離部１２８１となっている。
【０５９６】
なお、ここでは酸化膜１３１１と固定電荷膜１３１２により画素分離部１２８１が構成されていると説明したが、酸化膜１３１１のみから画素分離部１２８１が構成されていると捉えることもできる。
【０５９７】
その他、画素分離部１２８１は、金属材料と固定電荷膜により形成されるようにしてもよいし、金属材料と酸化膜により形成されるようにしてもよい。
【０５９８】
図６２に示す例では、画素５１の境界部分に画素分離部１２８１が形成されているので、図５９に示した例と同様に、オンチップレンズ６２から基板６１内へと入射した赤外光の反射光が隣接する画素５１へと入射してしまうことを防止することができる。
【０５９９】
これにより、クロストークの発生や画素感度の低下を抑制し、感度特性や測距精度（解像度）といったCAPDセンサの特性を向上させることができる。
【０６００】
また、基板６１におけるトランジスタの領域が画素分離部１２８１により囲まれており、その画素分離部１２８１により囲まれた領域の直上に画素間遮光膜６３が配置されている。したがって、オンチップレンズ６２により集光された赤外光がトランジスタ、特にトランジスタのゲート電極の部分に入射することを防止することができる。
【０６０１】
これにより、赤外光のトランジスタのゲート電極部分での反射を防止して、クロストークの発生や画素感度の低下をさらに抑制することができる。
【０６０２】
さらに、図６２に示す例では、図５９に示した例と同様に、画素分離部１２８１がトランジスタからずれた位置に形成されているので、トランジスタを覆うPウェル部分でのリーク電流の発生を抑制することができる。
【０６０３】
また、図６１に示した画素５１のG2−G2’線に相当する断面図は図６３に示すようになる。図６３においても図６２の場合と同様に、酸化膜１３１１および固定電荷膜１３１２における基板６１の面と垂直な方向に長いトレンチ構造の部分が画素分離部１２８１となっており、画素分離部１２８１によって隣接する画素５１との間で受光領域１２５４が分離されている。特に、ここでは画素分離部１２８１は酸化膜６４の部分を貫通し、多層配線層８１１へと達している。
【０６０４】
以上のような図６１乃至図６３に示した構成の画素５１によれば、感度特性や測距精度（解像度）といった特性を向上させることができ、またリーク電流の発生も抑制することができる。
【０６０５】
＜第２３の実施の形態＞
＜画素の構成例＞
図６４乃至図６６を参照して第２３の実施の形態に係る画素５１の構成について説明する。
【０６０６】
図６４は、画素５１を基板６１の面と垂直な方向から見た図である。
【０６０７】
この例では、各画素５１の領域が囲まれるように、互いに隣接する画素５１の境界部分に画素５１の領域を分離する画素分離領域として機能する画素分離部１３４１が形成されている。
【０６０８】
図６４においても図５８における場合と同様に、基板６１の面と垂直な方向から見たときに画素５１を駆動するためのトランジスタ等の配置位置と、画素分離部１３４１との配置位置が異なる位置となるようになっている。すなわち、画素分離部１３４１がトランジスタ等からずらされた位置に配置されている。
【０６０９】
なお、画素分離部１３４１が図５８に示した画素分離部１２２１と異なる点は、画素分離部１２２１は基板６１を貫通しているのに対して、画素分離部１３４１は基板６１を貫通していない点である。
【０６１０】
ここで、図６５および図６６に図６４のF3−F3’線に相当する断面およびG3−G3’線に相当する断面を示す。
【０６１１】
図６５および図６６に示す画素５１の構成は、図５９および図６０に示した画素５１の構成における酸化膜１２５２および固定電荷膜１２５３に代えて、酸化膜１３７１および固定電荷膜１３７２が設けられた構成とされている。
【０６１２】
図６５に示すように、各画素５１には基板６１における光入射面側にはオンチップレンズ１２５１が配置されている。また、各画素５１では基板６１内における１つの画素５１を構成する部分が受光領域１２５４となっている。
【０６１３】
そして、酸化膜１３７１および固定電荷膜１３７２の一部により構成される画素分離部１３４１によって、隣接する画素５１の受光領域１２５４が分離されている。
【０６１４】
すなわち、図６５に示す例では、酸化膜１３７１は基板６１におけるオンチップレンズ１２５１側の面を覆うように形成されている。
【０６１５】
さらに互いに隣接する画素５１の境界部分では、基板６１の光入射面側（オンチップレンズ１２５１側）の面から所定の深さまで酸化膜１３７１が形成されており、これにより隣接する画素５１の受光領域１２５４が分離された状態となっている。
【０６１６】
また、基板６１内部では、基板６１を構成するP型の半導体領域と酸化膜１３７１との間の領域、すなわち酸化膜１３７１の表面部分が固定電荷膜１３７２により覆われている。
【０６１７】
特に、この例では酸化膜１３７１および固定電荷膜１３７２における基板６１の面と垂直な方向に長く所定の深さまで形成された、隣接する画素５１間で受光領域１２５４を分離するトレンチ構造のDTIとして機能する部分が画素分離部１３４１となっている。
【０６１８】
なお、ここでは酸化膜１３７１と固定電荷膜１３７２により画素分離部１３４１が構成されていると説明したが、酸化膜１３７１のみから画素分離部１３４１が構成されていると捉えることもできる。
【０６１９】
その他、画素分離部１３４１は、金属材料と固定電荷膜により形成されるようにしてもよいし、金属材料と酸化膜により形成されるようにしてもよい。
【０６２０】
図６５に示す例では、画素５１の境界部分に画素分離部１３４１が形成されているので、図５９に示した例と同様に、オンチップレンズ１２５１から基板６１内へと入射した赤外光の反射光が隣接する画素５１へと入射してしまうことを抑制することができる。
【０６２１】
これにより、クロストークの発生や画素感度の低下を抑制し、感度特性や測距精度（解像度）といったCAPDセンサの特性を向上させることができる。
【０６２２】
また、図６５に示す例では、図５９に示した例と同様に、画素分離部１３４１がトランジスタからずれた位置に形成されているので、トランジスタを覆うPウェル部分でのリーク電流を抑制することができる。
【０６２３】
特に図５９に示した例では、画素分離部１２２１は基板６１を貫通している。そのため、トランジスタでは基板６１底部、つまり基板６１の多層配線層８１１側に形成された、トランジスタを覆うPウェル部分を介して固定電荷膜１２５３からのリーク電流が発生する可能性がある。
【０６２４】
これに対して、図６５に示す例では、画素分離部１３４１がトランジスタを覆うPウェル部分から十分離れた位置に形成されるように、画素分離部１３４１の深さを調整することができる。これにより、リーク電流の発生を確実に防止することが可能となる。
【０６２５】
さらに、図６５に示す例では、図５９における例と同様に、ずらされて配置された画素分離部１３４１に合わせて画素間遮光膜６３およびオンチップレンズ１２５１が配置されている。
【０６２６】
したがって、図６５に示す場合においても、図５９における場合と同様に、オンチップレンズ１２５１により受光領域１２５４内へと導かれる光の量（受光量）をより多くすることができ、感度特性を向上させることができる。
【０６２７】
また、図６４に示した画素５１のG3−G3’線に相当する断面図は図６６に示すようになる。図６６においても図６５の場合と同様に、酸化膜１３７１および固定電荷膜１３７２における基板６１の面と垂直な方向に長いトレンチ構造の部分が画素分離部１３４１となっている。特に、画素分離部１３４１は所定の深さまで形成されており、この例では画素分離部１３４１は酸化膜６４の部分までは到達していない状態となっている。
【０６２８】
以上のような図６４乃至図６６に示した構成の画素５１によれば、感度特性や測距精度（解像度）といった特性を向上させることができ、またリーク電流の発生も抑制することができる。
【０６２９】
なお、図６４乃至図６６に示した例においても、オンチップレンズ１２５１の光軸の位置が、画素５１内の２つの信号取り出し部６５の略中間の位置となるようにオンチップレンズ１２５１が配置されてもよい。また、２つの信号取り出し部６５の間の位置が、オンチップレンズ１２５１の光軸の位置となるように、それらの信号取り出し部６５をずらして配置するようにしてもよい。
【０６３０】
＜第２４の実施の形態＞
＜画素の構成例＞
図６７乃至図６９を参照して第２４の実施の形態に係る画素５１の構成について説明する。
【０６３１】
図６７は、画素５１を基板６１の面と垂直な方向から見た図である。
【０６３２】
この例では、各画素５１の領域が囲まれるように、互いに隣接する画素５１の境界部分に画素５１の領域を分離する画素分離領域として機能する画素分離部１３４１が形成されている。
【０６３３】
図６７において図６４に示した例と異なる点は、画素分離部１３４１が画素トランジスタ配線領域８３１の直上、すなわちトランジスタの直上に設けられていることである。
【０６３４】
ここで、図６８および図６９に図６７のF4−F4’線に相当する断面およびG4−G4’線に相当する断面を示す。
【０６３５】
図６８および図６９に示す画素５１の構成は、図６５および図６６に示した画素５１の構成と比較すると、オンチップレンズ１２５１に代えてオンチップレンズ６２が設けられており、さらに画素分離部１３４１の位置が異なる点で図６５および図６６における画素５１の構成と異なり、その他の点では同じ構成となっている。
【０６３６】
図６８に示すように、各画素５１には基板６１における光入射面側にはオンチップレンズ６２が配置されている。このオンチップレンズ６２は、オンチップレンズ６２の光軸の位置が、画素５１内の２つの信号取り出し部６５の間の位置となるように配置されている。
【０６３７】
また、酸化膜１３７１および固定電荷膜１３７２の一部により構成される画素分離部１３４１がトランジスタの直上に配置されており、このようなトレンチ構造の画素分離部１３４１によって、隣接する画素５１の受光領域１２５４が分離されている。
【０６３８】
特に、ここでは画素分離部１３４１が基板６１を貫通する構成となっていないため、画素分離部１３４１をトランジスタの直上に配置しても画素分離部１３４１がPウェル部分から十分離れており、リーク電流の発生を抑制することができる。
【０６３９】
したがって、図６８に示す例ではオンチップレンズ６２をずらして配置する必要はなく、その光軸の位置が２つの信号取り出し部６５の間の位置となるようにオンチップレンズ６２を配置することが可能である。これにより、画素５１内の２つの信号取り出し部６５での電子の取り出し効率を略均等にすることができる。
【０６４０】
また、図６７に示した画素５１のG4−G4’線に相当する断面図は図６９に示すようになる。図６９に示す画素５１の断面は、図６６におけるオンチップレンズ１２５１に代えてオンチップレンズ６２が設けられている点のみ図６６に示した断面と異なり、その他の点では図６６に示した断面と同じ構成となっている。
【０６４１】
以上のような図６７乃至図６９に示した構成の画素５１によれば、感度特性や測距精度（解像度）といった特性を向上させることができ、またリーク電流の発生も抑制することができる。
【０６４２】
＜第２５の実施の形態＞
＜画素の構成例＞
図７０乃至図７２を参照して第２５の実施の形態に係る画素５１の構成について説明する。
【０６４３】
図７０は、画素５１を基板６１の面と垂直な方向から見た図である。
【０６４４】
この例では、図中、上下方向に隣接する２つの画素５１の領域が囲まれるように、画素５１の境界部分に画素５１の領域を分離する画素分離領域として機能する画素分離部１４０１が形成されている。
【０６４５】
なお、画素分離部１４０１により囲まれた、４つの信号取り出し部６５が設けられた領域を１つの画素として捉えることもできる。この場合、基板６１における１つの画素の受光領域に４つの信号取り出し部６５が形成されており、その受光領域が画素分離部１４０１により囲まれて、他の画素の受光領域と分離されていることになる。
【０６４６】
この例では基板６１の面と垂直な方向から見たときに画素５１を駆動するためのトランジスタ等の配置位置と、画素分離部１４０１との配置位置が異なる位置となるように、画素分離部１４０１がトランジスタ等からずらされた位置に配置されている。
【０６４７】
例えば間接ToF方式により対象物までの距離を測定する場合、２より多いフェーズを使用して測定を行うと、信号取り出し部６５に蓄積された電荷の読み出し動作の回数を削減し、測距時のフレームレートを向上させることができる。
【０６４８】
このとき、読み出し動作の回数を削減するには、画素５１（信号取り出し部６５）ごとに使用するフェーズを分けておく必要があり、同じ対象物の距離測定に用いる複数の画素５１を単位として、それらの複数の画素５１が画素分離部１４０１で囲まれるようにすれば、感度特性を向上させることができる。
【０６４９】
ここで、フェーズとは１つの信号取り出し部６５をアクティブタップとして、その信号取り出し部６５に光電変換で得られた電荷を蓄積するタイミング、つまり信号取り出し部６５をアクティブタップとする位相である。
【０６５０】
いま、例えば１つの画素５１を利用し、赤外光の１パルス発光に対して対象物からの反射光を受光することで、対象物までの距離を測定するとする。特に、ここでは１つの画素５１の２つ信号取り出し部６５（タップ）により４フェーズでの測定が行われるとする。
【０６５１】
この場合、例えば最初のフェーズである第１フェーズでは、１つの画素５１の一方の信号取り出し部６５である第１タップがアクティブタップとされ、続く第２フェーズでは他方の信号取り出し部６５である第２タップがアクティブタップとされる。これらの第１タップおよび第２タップに蓄積された電荷は、例えば第２フェーズの終了後に読み出される。
【０６５２】
さらに第２フェーズに続く第３フェーズでは再び第１タップがアクティブタップとされ、最後の第４フェーズでは第２タップがアクティブタップとされる。そして、例えば第４フェーズが終了すると、第１タップおよび第２タップに蓄積された電荷の読み出しが行われる。
【０６５３】
このようにして４フェーズ分の電荷（画素信号）が読み出されると、それらの読み出された電荷に対応する信号に基づいて対象物までの距離が求められる。
【０６５４】
以上のような２つのタップを用いて４つのフェーズで電荷の蓄積を行って対象物までの距離を求める方法を２タップ４フェーズの処理と称することとする。一般化すると、ｎ個の異なるタップを用いてｍフェーズで電荷の蓄積を行って対象物までの距離を求める方法はｎタップｍフェーズの処理となる。
【０６５５】
例えば上述の２タップ４フェーズの処理を行うと、電荷の読み出し回数は２回となる。
【０６５６】
これに対して、２つの画素５１、つまり４つの信号取り出し部６５（タップ）を用いて、４タップ４フェーズの処理を行うことを考える。この場合、４つの異なる各タップを第１タップ乃至第４タップとすると、第１フェーズ乃至第４フェーズのそれぞれでは、第１タップ乃至第４タップのそれぞれがアクティブタップとされるように駆動すればよい。
【０６５７】
この場合、４フェーズの間に各タップは１度だけアクティブタップとされるので、電荷の読み出し回数は１回だけで済むことになる。
【０６５８】
したがって、例えば４タップ４フェーズの処理を行えば、２タップ４フェーズの処理を行う場合よりも読み出し回数を減らすことができる。この例では測距時の読み出し速度、すなわちフレームレートを２倍にすることができる。
【０６５９】
ここで、図７０中、上下方向に並ぶ４つの信号取り出し部６５を用いて、例えば４タップ４フェーズの処理により対象物までの距離を求める場合、図７０に示すように、同じ対象物の距離測定に用いる２つの画素５１が画素分離部１４０１で囲まれるようにすることができる。なお、この場合、画素分離部１４０１で囲まれた領域を１つの画素と捉えることもできる。
【０６６０】
このようにすれば、同じ対象物からの反射光が、その画素分離部１４０１で囲まれた領域に入射するので、画素５１ごとに領域を分離するよりも感度のばらつきや感度の低下を抑制することができる。すなわち、感度特性を向上させることができる。なお、図７０に示した構成の受光素子１の用途は対象物までの距離測定に限らず、他のどのようなものであってもよい。
【０６６１】
ここで、図７１および図７２に図７０のF5−F5’線に相当する断面およびG5−G5’線に相当する断面を示す。
【０６６２】
図７１および図７２に示す画素５１の構成は、図３６および図３７に示した画素５１の構成におけるオンチップレンズ６２および固定電荷膜６６が設けられておらず、新たにオンチップレンズ１４３１、酸化膜１４３２、および固定電荷膜１４３３が設けられた構成とされている。
【０６６３】
図７１に示すように、各画素５１には基板６１における光入射面側、すなわち多層配線層８１１側とは反対側に隣接してオンチップレンズ１４３１が配置されている。オンチップレンズ１４３１は、外部から入射した赤外光を集光して基板６１内部へと導く。
【０６６４】
特に、図７１に示す断面においては、図中、横方向に並ぶ１つの画素５１に対して１つのオンチップレンズ１４３１が設けられている。
【０６６５】
また、酸化膜１４３２および固定電荷膜１４３３の一部により構成される画素分離部１４０１によって、隣接する画素５１の受光領域が分離されている。特に図７１に示す断面においては、図中、横方向に並ぶ画素５１同士の境界の位置に画素分離部１４０１が形成され、それらの画素５１の受光領域が分離されている。
【０６６６】
図７１に示す例では、酸化膜１４３２は基板６１におけるオンチップレンズ１４３１側の面を覆うように形成されている。さらに互いに隣接する画素５１の境界部分では、酸化膜１４３２は基板６１を貫通するようになっており、これにより隣接する画素５１の受光領域が分離された状態となっている。また、基板６１内部では、酸化膜１４３２の表面部分が固定電荷膜１４３３により覆われている。
【０６６７】
このような酸化膜１４３２および固定電荷膜１４３３における基板６１の面と垂直な方向に長いトレンチ構造の部分、すなわち基板６１を貫通し、隣接する画素５１間で受光領域を分離するFTIとして機能する部分が画素分離部１４０１となっている。
【０６６８】
なお、ここでは酸化膜１４３２と固定電荷膜１４３３により画素分離部１４０１が構成されていると説明したが、酸化膜１４３２のみから画素分離部１４０１が構成されていると捉えることもできる。
【０６６９】
その他、画素分離部１４０１は、金属材料と固定電荷膜により形成されるようにしてもよいし、金属材料と酸化膜により形成されるようにしてもよい。
【０６７０】
画素５１の境界部分には画素分離部１４０１が形成されているので、図５９に示した例と同様に、オンチップレンズ１４３１から基板６１内へと入射した赤外光の反射光が、異なる対象物の距離測定に用いる画素５１へと入射してしまうことを防止することができる。
【０６７１】
これにより、クロストークの発生や画素感度の低下を抑制し、感度特性や測距精度（解像度）といったCAPDセンサの特性を向上させることができる。
【０６７２】
また、図７１に示す例では、図５９に示した例と同様に、画素分離部１４０１がトランジスタからずれた位置に形成されているので、トランジスタを覆うPウェル部分でのリーク電流の発生を抑制することができる。
【０６７３】
さらに、この例では、図５９における例と同様に、ずらされて配置された画素分離部１４０１に合わせて画素間遮光膜６３およびオンチップレンズ１４３１が配置されている。
【０６７４】
したがって、図７１に示す場合においても、図５９における場合と同様に、オンチップレンズ１４３１により受光領域内へと導かれる光の量（受光量）をより多くすることができ、感度特性を向上させることができる。
【０６７５】
また、図７０に示した画素５１のG5−G5’線に相当する断面図は図７２に示すようになる。図７２では、図中、横方向に並ぶ２つの画素５１が同じ対象物の距離測定に用いられるので、それらの２つ画素５１と、他の画素５１との境界の部分に画素分離部１４０１が形成されている。
【０６７６】
換言すれば、基板６１における図中、横方向に並ぶ２つの画素５１の領域が画素分離部１４０１により囲まれており、横方向に並ぶ２つの画素５１の領域と、それらの２つの画素５１に隣接する他の画素５１の領域とが画素分離部１４０１により分離されている。
【０６７７】
また、図７２に示す断面では、図中、横方向に並ぶ２つの画素５１、つまり同じ対象物の距離測定に用いる２つの画素５１に対して１つのオンチップレンズ１４３１が設けられている。したがって、例えば図７０に示した例において、図７０中、上下方向に並ぶ２つの画素５１、すなわち画素分離部１４０１により囲まれた、同じ対象物の距離測定に用いる２つの画素５１に対して、１つのオンチップレンズ１４３１が設けられている。
【０６７８】
以上のような図７０乃至図７２に示した構成の画素５１によれば、感度特性や測距精度（解像度）といった特性を向上させることができ、またリーク電流の発生も抑制することができる。
【０６７９】
なお、図７１では画素分離部１４０１の形成位置に合わせてオンチップレンズ１４３１の配置位置をずらす例について説明した。しかし、基板６１の面と垂直な方向から見たときに、オンチップレンズ１４３１の光軸の位置が、２つの画素５１間の略中間の位置となるようにオンチップレンズ１４３１が配置されるようにしてもよい。
【０６８０】
さらに、例えば図７０に示した例において、画素分離部１４０１で囲まれた２つの画素５１について、図中、下側にある画素５１の信号取り出し部６５−１と、図中、上側にある画素５１の信号取り出し部６５−２との間の位置が、オンチップレンズ１４３１の光軸の位置となるように、各信号取り出し部６５をずらして配置してもよい。
【０６８１】
＜第２６の実施の形態＞
＜画素の構成例＞
図７３乃至図７５を参照して第２６の実施の形態に係る画素５１の構成について説明する。
【０６８２】
図７３は、画素５１を基板６１の面と垂直な方向から見た図である。
【０６８３】
この例では、図中、左右方向に隣接する２つの画素５１の領域が囲まれるように、画素５１の境界部分に画素５１の領域を分離する画素分離領域として機能する画素分離部１４６１が形成されている。なお、画素分離部１４６１により囲まれた、４つの信号取り出し部６５が設けられた領域を１つの画素として捉えることもできる。
【０６８４】
この例では、基板６１の面と垂直な方向から見たときに画素５１を駆動するためのトランジスタ等の配置位置と、画素分離部１４６１との配置位置が異なる位置となるように、画素分離部１４６１がトランジスタ等からずらされた位置に配置されている。
【０６８５】
図７０では、間接ToF方式により同じ対象物までの距離を測定するのに上下方向に隣接する２つの画素５１を用いる例について説明した。
【０６８６】
これに対して、図７３に示す例では、例えば図中、左右方向に隣接する２つの画素５１、つまり画素分離部１４６１により囲まれる２つの画素５１が、間接ToF方式による同じ対象物までの距離の測定に用いられるようにすることができる。なお、この場合、画素分離部１４６１で囲まれた領域を１つの画素と捉えることもできる。また、なお、図７３に示した構成の受光素子１の用途は対象物までの距離測定に限らず、他のどのようなものであってもよい。
【０６８７】
このように同じ対象物までの距離を測定するのに用いる２つの画素５１を画素分離部１４６１により囲むようにすることで、図７０に示した例と同様に、感度のばらつきや感度の低下を抑制することができる。すなわち、感度特性を向上させることができる。
【０６８８】
ここで、図７４および図７５に、図７３のF6−F6’線に相当する断面およびG6−G6’線に相当する断面を示す。
【０６８９】
図７４および図７５に示す画素５１の構成は、図３６および図３７に示した画素５１の構成におけるオンチップレンズ６２および固定電荷膜６６が設けられておらず、新たにオンチップレンズ１４８１、酸化膜１４８２、および固定電荷膜１４８３が設けられた構成とされている。
【０６９０】
図７４に示すように、各画素５１には基板６１における光入射面側、すなわち多層配線層８１１側とは反対側に隣接してオンチップレンズ１４８１が配置されている。オンチップレンズ１４８１は、外部から入射した赤外光を集光して基板６１内部へと導く。
【０６９１】
特に、図７４に示す断面においては、図中、横方向に並ぶ２つの画素５１に対して１つのオンチップレンズ１４８１が設けられている。
【０６９２】
また、酸化膜１４８２および固定電荷膜１４８３の一部により構成される画素分離部１４６１によって画素５１の受光領域が分離されている。
【０６９３】
この例では図中、横方向に並ぶ２つの画素５１が同じ対象物の距離測定に用いられるので、それらの２つ画素５１と、他の画素５１との境界の部分に画素分離部１４６１が形成されている。
【０６９４】
換言すれば、基板６１における図中、横方向に並ぶ２つの画素５１の領域が画素分離部１４６１により囲まれており、横方向に並ぶ２つの画素５１の領域と、それらの２つの画素５１に隣接する他の画素５１の領域とが画素分離部１４６１により分離されている。
【０６９５】
図７４に示す例では、酸化膜１４８２は基板６１におけるオンチップレンズ１４８１側の面を覆うように形成されている。また、互いに隣接し、異なる対象物の距離測定に用いられる画素５１の境界部分では、酸化膜１４８２は基板６１を貫通するようになっており、これにより隣接する画素５１の受光領域が分離された状態となっている。また、基板６１内部では、酸化膜１４８２の表面部分が固定電荷膜１４８３により覆われている。
【０６９６】
このような酸化膜１４８２および固定電荷膜１４８３における基板６１の面と垂直な方向に長いトレンチ構造の部分、すなわち基板６１を貫通し、隣接する画素５１間で受光領域を分離するFTIとして機能する部分が画素分離部１４６１となっている。
【０６９７】
なお、ここでは酸化膜１４８２と固定電荷膜１４８３により画素分離部１４６１が構成されていると説明したが、酸化膜１４８２のみから画素分離部１４６１が構成されていると捉えることもできる。
【０６９８】
その他、画素分離部１４６１は、金属材料と固定電荷膜により形成されるようにしてもよいし、金属材料と酸化膜により形成されるようにしてもよい。
【０６９９】
異なる対象物の距離測定に用いる画素５１の境界部分には、画素分離部１４６１が形成されているので、図５９に示した例と同様に、オンチップレンズ１４８１から基板６１内へと入射した赤外光の反射光が、異なる対象物の距離測定に用いる画素５１へと入射してしまうことを防止することができる。
【０７００】
これにより、クロストークの発生や画素感度の低下を抑制し、感度特性や測距精度（解像度）といったCAPDセンサの特性を向上させることができる。
【０７０１】
また、図７４に示す例では、図５９に示した例と同様に、画素分離部１４６１がトランジスタからずれた位置に形成されているので、トランジスタを覆うPウェル部分でのリーク電流の発生を抑制することができる。
【０７０２】
さらに、この例では、図５９における例と同様に、ずらされて配置された画素分離部１４６１に合わせて画素間遮光膜６３およびオンチップレンズ１４８１が配置されている。
【０７０３】
したがって、図７４に示す場合においても、図５９における場合と同様に、オンチップレンズ１４８１により受光領域内へと導かれる光の量（受光量）をより多くすることができ、感度特性を向上させることができる。
【０７０４】
また、図７３に示した画素５１のG6−G6’線に相当する断面図は図７５に示すようになる。図７５では、互いに隣接する画素５１の境界の部分に画素分離部１４６１が形成されている。さらに、図７５に示す断面では、１つの画素５１に対して１つのオンチップレンズ１４８１が設けられている。
【０７０５】
したがって、例えば図７３に示した例において、図７３中、左右方向に並ぶ２つの画素５１、すなわち画素分離部１４６１により囲まれた、同じ対象物の距離測定に用いる２つの画素５１に対して、１つのオンチップレンズ１４８１が設けられている。
【０７０６】
以上のような図７３乃至図７５に示した構成の画素５１によれば、感度特性や測距精度（解像度）といった特性を向上させることができ、またリーク電流の発生も抑制することができる。
【０７０７】
なお、図７４では画素分離部１４６１の形成位置に合わせてオンチップレンズ１４８１の配置位置をずらす例について説明した。しかし、基板６１の面と垂直な方向から見たときに、オンチップレンズ１４８１の光軸の位置が、画素分離部１４６１により囲まれた領域内の４つの信号取り出し部６５の略中間の位置、つまり各信号取り出し部６５からの距離が略等しい位置となるようにオンチップレンズ１４８１が配置されてもよい。
【０７０８】
さらに、例えば図７３に示した例において、画素分離部１４６１で囲まれた４つの信号取り出し部６５の略中間の位置がオンチップレンズ１４８１の光軸の位置となるように、それらの４つの信号取り出し部６５をずらして配置してもよい。
【０７０９】
＜第２７の実施の形態＞
＜画素の構成例＞
図７６乃至図７８を参照して第２７の実施の形態に係る画素５１の構成について説明する。
【０７１０】
図７６は、画素５１を基板６１の面と垂直な方向から見た図である。
【０７１１】
この例では、図中、互いに隣接する４つの画素５１の領域が囲まれるように、画素５１の境界部分に画素５１の領域を分離する画素分離領域として機能する画素分離部１５１１が形成されている。なお、画素分離部１５１１により囲まれた、８個の信号取り出し部６５が設けられた領域を１つの画素として捉えることもできる。
【０７１２】
この例では、基板６１の面と垂直な方向から見たときに画素５１を駆動するためのトランジスタ等の配置位置と、画素分離部１５１１との配置位置が異なる位置となるように、画素分離部１５１１がトランジスタ等からずらされた位置に配置されている。
【０７１３】
図７０では、間接ToF方式により同じ対象物までの距離を測定するのに互いに隣接する２つの画素５１を用いる例について説明した。
【０７１４】
これに対して、図７６に示す例では、例えば互いに隣接する４つの画素５１、つまり画素分離部１５１１により囲まれる４つの画素５１が、間接ToF方式による同じ対象物までの距離の測定に用いられる。なお、この場合、画素分離部１５１１で囲まれた領域を１つの画素と捉えることもできる。また、図７６に示した構成の受光素子１の用途は対象物までの距離測定に限らず、他のどのようなものであってもよい。
【０７１５】
このように同じ対象物までの距離を測定するのに用いる４つの画素５１を画素分離部１５１１により囲むようにすることで、図７０に示した例と同様に、感度のばらつきや感度の低下を抑制することができる。すなわち、感度特性を向上させることができる。
【０７１６】
なお、図７６に示す例では、例えば４つの画素５１を用いて８タップ８フェーズの処理を行うようにすることができる。この場合、２タップ８フェーズのときと比較して測距時の読み出し速度を４倍にすることができる。
【０７１７】
ここで、図７７および図７８に、図７６のF7−F7’線に相当する断面およびG7−G7’線に相当する断面を示す。
【０７１８】
図７７および図７８に示す画素５１の構成は、図３６および図３７に示した画素５１の構成におけるオンチップレンズ６２および固定電荷膜６６が設けられておらず、新たにオンチップレンズ１５４１、酸化膜１５４２、および固定電荷膜１５４３が設けられた構成とされている。
【０７１９】
図７７に示すように、各画素５１には基板６１における光入射面側、すなわち多層配線層８１１側とは反対側に隣接してオンチップレンズ１５４１が配置されている。オンチップレンズ１５４１は、外部から入射した赤外光を集光して基板６１内部へと導く。
【０７２０】
特に、図７７に示す断面においては、図中、横方向に並ぶ２つの画素５１に対して１つのオンチップレンズ１５４１が設けられている。
【０７２１】
また、酸化膜１５４２および固定電荷膜１５４３の一部により構成される画素分離部１５１１によって画素５１の受光領域が分離されている。
【０７２２】
この例では図中、横方向に並ぶ２つの画素５１が同じ対象物の距離測定に用いられるので、それらの２つ画素５１と、他の画素５１との境界の部分に画素分離部１５１１が形成されている。
【０７２３】
換言すれば、基板６１における図中、横方向に並ぶ２つの画素５１の領域が画素分離部１５１１により囲まれており、横方向に並ぶ２つの画素５１の領域と、それらの２つの画素５１に隣接する他の画素５１の領域とが画素分離部１５１１により分離されている。
【０７２４】
図７７に示す例では、酸化膜１５４２は基板６１におけるオンチップレンズ１５４１側の面を覆うように形成されている。また、互いに隣接し、異なる対象物の距離測定に用いられる画素５１の境界部分では、酸化膜１５４２は基板６１を貫通するようになっており、これにより隣接する画素５１の受光領域が分離された状態となっている。また、基板６１内部では、酸化膜１５４２の表面部分が固定電荷膜１５４３により覆われている。
【０７２５】
このような酸化膜１５４２および固定電荷膜１５４３における基板６１の面と垂直な方向に長いトレンチ構造の部分、すなわち基板６１を貫通し、隣接する画素５１間で受光領域を分離するFTIとして機能する部分が画素分離部１５１１となっている。
【０７２６】
なお、ここでは酸化膜１５４２と固定電荷膜１５４３により画素分離部１５１１が構成されていると説明したが、酸化膜１５４２のみから画素分離部１５１１が構成されていると捉えることもできる。
【０７２７】
その他、画素分離部１５１１は、金属材料と固定電荷膜により形成されるようにしてもよいし、金属材料と酸化膜により形成されるようにしてもよい。
【０７２８】
異なる対象物の距離測定に用いる画素５１の境界部分には、画素分離部１５１１が形成されているので、図５９に示した例と同様に、オンチップレンズ１５４１から基板６１内へと入射した赤外光の反射光が、異なる対象物の距離測定に用いる画素５１へと入射してしまうことを防止することができる。
【０７２９】
これにより、クロストークの発生や画素感度の低下を抑制し、感度特性や測距精度（解像度）といったCAPDセンサの特性を向上させることができる。
【０７３０】
また、図７７に示す例では、図５９に示した例と同様に、画素分離部１５１１がトランジスタからずれた位置に形成されているので、トランジスタを覆うPウェル部分でのリーク電流の発生を抑制することができる。
【０７３１】
さらに、この例では、図５９における例と同様に、ずらされて配置された画素分離部１５１１に合わせて画素間遮光膜６３およびオンチップレンズ１５４１が配置されている。
【０７３２】
したがって、図７７に示す場合においても、図５９における場合と同様に、オンチップレンズ１５４１により受光領域内へと導かれる光の量（受光量）をより多くすることができ、感度特性を向上させることができる。
【０７３３】
また、図７６に示した画素５１のG7−G7’線に相当する断面図は図７８に示すようになる。図７８では、図中、横方向に並ぶ２つの画素５１が同じ対象物の距離測定に用いられるので、それらの２つ画素５１と、他の画素５１との境界の部分に画素分離部１５１１が形成されている。
【０７３４】
換言すれば、基板６１における図中、横方向に並ぶ２つの画素５１の領域が画素分離部１５１１により囲まれており、横方向に並ぶ２つの画素５１の領域と、それらの２つの画素５１に隣接する他の画素５１の領域とが画素分離部１５１１により分離されている。
【０７３５】
また、図７８に示す断面では、図中、横方向に並ぶ２つの画素５１、つまり同じ対象物の距離測定に用いる２つの画素５１に対して１つのオンチップレンズ１５４１が設けられている。したがって、例えば図７６に示した例において、互いに隣接する４つの画素５１、すなわち画素分離部１５１１により囲まれた、同じ対象物の距離測定に用いる４つの画素５１に対して、１つのオンチップレンズ１５４１が設けられている。
【０７３６】
以上のような図７６乃至図７８に示した構成の画素５１によれば、感度特性や測距精度（解像度）といった特性を向上させることができ、またリーク電流の発生も抑制することができる。
【０７３７】
なお、図７７では画素分離部１５１１の形成位置に合わせてオンチップレンズ１５４１の配置位置をずらす例について説明した。しかし、基板６１の面と垂直な方向から見たときに、オンチップレンズ１５４１の光軸の位置が、４つの画素５１間の略中間の位置となるようにオンチップレンズ１５４１が配置されるようにしてもよい。逆に、図７７に示した断面において、オンチップレンズ１５４１の光軸の位置が、２つの画素５１間の略中間の位置となるように、４つの画素５１の各信号取り出し部６５をずらして配置してもよい。
【０７３８】
＜第２８の実施の形態＞
＜画素の構成例＞
図７９乃至図８１を参照して第２８の実施の形態に係る画素５１の構成について説明する。
【０７３９】
図７９は、画素５１を基板６１の面と垂直な方向から見た図である。
【０７４０】
この例では、各画素５１の領域が囲まれるように、互いに隣接する画素５１の境界部分に画素５１の領域を分離する画素分離領域として機能する画素分離部１５７１が形成されている。
【０７４１】
図７９においても図５８における場合と同様に、基板６１の面と垂直な方向から見たときに画素５１を駆動するためのトランジスタ等の配置位置と、画素分離部１５７１との配置位置が異なる位置となるようになっている。すなわち、画素分離部１５７１がトランジスタ等からずらされた位置に配置されている。
【０７４２】
ここで、図８０および図８１に図７９のF8−F8’線に相当する断面およびG8−G8’線に相当する断面を示す。
【０７４３】
図８０および図８１に示す画素５１の構成は、図５９および図６０に示した画素５１の構成における固定電荷膜１２５３に代えて、固定電荷膜１２５３Ａが形成された構成とされている。すなわち、図８０および図８１に示す画素５１の構成は、固定電荷膜１２５３Ａの部分以外は、図５９および図６０に示した例と同じ構成となっている。
【０７４４】
具体的には、図５９では画素５１の境界部分において基板６１を貫通する酸化膜１２５２の表面に固定電荷膜１２５３が形成されていた。これに対して、図８０では画素５１の境界部分において基板６１を貫通する酸化膜１２５２の表面部分には固定電荷膜１２５３は形成されていない。
【０７４５】
図８０では、酸化膜１２５２が基板６１におけるオンチップレンズ１２５１側の面を覆うように形成されており、画素境界部分を除く酸化膜１２５２の基板６１内側の面を覆うように固定電荷膜１２５３Ａが形成されている。
【０７４６】
したがって、図５９に示した固定電荷膜１２５３のうちの画素分離部１２２１を構成する部分、つまりFTI部分が図８０では形成されておらず、図８０においては、図５９に示した固定電荷膜１２５３のうちのFTI部分とは異なる部分が固定電荷膜１２５３Ａとなっている。
【０７４７】
図８０に示す例では、酸化膜１２５２における基板６１の面と垂直な方向に長いトレンチ構造の部分、すなわち基板６１を貫通し、隣接する画素５１間で受光領域１２５４を分離するFTIとして機能する部分が画素分離部１５７１となっている。
【０７４８】
例えば図５９に示した構成では、画素分離部１２２１と、トランジスタを覆うPウェル部分とが十分に離れていないと、固定電荷膜１２５３からPウェル部分を介してトランジスタへのリーク電流が発生するおそれがある。
【０７４９】
これに対して、図８０に示す例では、トランジスタを覆うPウェル近傍の部分には固定電荷膜は形成されない構成となっているのでリーク電流の発生を防止することができる。
【０７５０】
また、図７９に示した画素５１のG8−G8’線に相当する断面図は図８１に示すようになる。図８１においても図８０の場合と同様に、酸化膜１２５２における基板６１の面と垂直な方向に長いトレンチ構造の部分が画素分離部１５７１となっており、画素分離部１５７１によって隣接する画素５１との間で受光領域１２５４が分離されている。特に、ここでは画素分離部１５７１は酸化膜６４の部分を貫通し、多層配線層８１１へと達している。
【０７５１】
以上のような図７９乃至図８１に示した構成の画素５１によれば、感度特性や測距精度（解像度）といった特性を向上させることができ、またリーク電流の発生を防止することができる。
【０７５２】
＜第２９の実施の形態＞
＜画素の構成例＞
図８２乃至図８４を参照して第２９の実施の形態に係る画素５１の構成について説明する。
【０７５３】
図８２は、画素５１を基板６１の面と垂直な方向から見た図である。
【０７５４】
この例では、各画素５１の領域が囲まれるように、互いに隣接する画素５１の境界部分に画素５１の領域を分離する画素分離領域として機能する画素分離部１６０１が形成されている。
【０７５５】
図８２においても図５８における場合と同様に、基板６１の面と垂直な方向から見たときに画素５１を駆動するためのトランジスタ等の配置位置と、画素分離部１６０１との配置位置が異なる位置となるようになっている。すなわち、画素分離部１６０１がトランジスタ等からずらされた位置に配置されている。
【０７５６】
ここで、図８３および図８４に図８２のF9−F9’線に相当する断面およびG9−G9’線に相当する断面を示す。
【０７５７】
図８３および図８４に示す画素５１の構成は、図５９および図６０に示した画素５１の構成に対してさらにN型半導体領域１６４１が設けられた構成とされている。すなわち、図８３および図８４に示す画素５１の構成は、N型半導体領域１６４１の部分以外は、図５９および図６０に示した例と同じ構成となっている。
【０７５８】
図８３では、酸化膜１２５２および固定電荷膜１２５３における基板６１の面と垂直な方向に長い部分、すなわち基板６１を貫通するFTI構造の部分において、固定電荷膜１２５３の表面が覆われるようにN型半導体領域１６４１が形成されている。このN型半導体領域１６４１は、例えばインプランテーションにより形成される。
【０７５９】
この例では、酸化膜１２５２および固定電荷膜１２５３のそれぞれの一部と、N型半導体領域１６４１とからなる、基板６１を貫通し、隣接する画素５１間で受光領域１２５４を分離するFTIとして機能する部分が画素分離部１６０１となっている。なお、この場合においても酸化膜１２５２のみから画素分離部１６０１が構成されていると捉えることもできるし、酸化膜１２５２および固定電荷膜１２５３のみから画素分離部１６０１が構成されていると捉えることもできる。
【０７６０】
このような画素分離部１６０１を設けることで、ＰＮ分離によりリーク電流の発生を防止するとともに画素５１間の受光領域１２５４の分離を実現することができる。
【０７６１】
例えば図５９に示した例では、画素分離部１２２１と、トランジスタを覆うPウェル部分とが十分に離れていないと、固定電荷膜１２５３からPウェル部分を介してトランジスタへのリーク電流が発生するおそれがある。
【０７６２】
そこで、図８３に示す例では、FTIの表面（周辺）部分をN型半導体領域１６４１で分離させ、またN型半導体領域１６４１に例えば0V乃至2.8V等の固定電圧を印加することで、ＰＮ接合の逆バイアスを利用してリーク電流の発生が防止されている。
【０７６３】
なお、N型半導体領域１６４１に印加する固定電圧は、基板６１に印加される電圧以上の電圧であればよい。また、ここでは基板６１がP型の半導体層からなる例について説明したが、基板６１がN型の半導体層からなる場合には、N型半導体領域１６４１に代えてP型半導体領域を形成すればよい。
【０７６４】
また、図８２に示した画素５１のG9−G9’線に相当する断面図は図８４に示すようになる。図８４においても図８３の場合と同様に、酸化膜１２５２および固定電荷膜１２５３のそれぞれの一部と、N型半導体領域１６４１とからなる、基板６１を貫通するFTIとして機能する部分が画素分離部１６０１となっている。そして、画素分離部１６０１によって隣接する画素５１との間で受光領域１２５４が分離されている。特に、ここでは画素分離部１６０１を構成する酸化膜１２５２、固定電荷膜１２５３、およびN型半導体領域１６４１の部分は酸化膜６４を貫通し、多層配線層８１１へと達している。
【０７６５】
以上のような図８２乃至図８４に示した構成の画素５１によれば、感度特性や測距精度（解像度）といった特性を向上させることができ、またリーク電流の発生を防止することができる。なお、図８３および図８４に示した例において、固定電荷膜１２５３が設けられていない構成とされてもよい。
【０７６６】
＜第３０の実施の形態＞
＜画素の構成例＞
図８５乃至図８７を参照して第３０の実施の形態に係る画素５１の構成について説明する。
【０７６７】
図８５は、画素５１を基板６１の面と垂直な方向から見た図である。
【０７６８】
この例では、各画素５１の領域が囲まれるように、互いに隣接する画素５１の境界部分に画素５１の領域を分離する画素分離領域として機能する画素分離部１２２１が形成されている。
【０７６９】
図８５においても図５８における場合と同様に、基板６１の面と垂直な方向から見たときに画素５１を駆動するためのトランジスタ等の配置位置と、画素分離部１２２１との配置位置が異なる位置となるようになっている。すなわち、画素分離部１２２１がトランジスタ等からずらされた位置に配置されている。
【０７７０】
ここで、図８６および図８７に図８５のF10−F10’線に相当する断面およびG10−G10’線に相当する断面を示す。
【０７７１】
図８５および図８６に示す画素５１の構成は、図５９および図６０に示した画素５１の構成における酸化膜６４が設けられていない構成となっており、その他の点では図５９および図６０における画素５１の構成と同じ構成となっている。
【０７７２】
このように画素５１内、すなわち画素５１の受光領域１２５４内に酸化膜６４が設けられていない構成とすれば、オンチップレンズ１２５１から基板６１内部へと入射した赤外光が酸化膜６４部分で反射して、隣接する画素５１へと入射してしまうようなことがない。したがって、クロストークの発生や画素感度の低下をさらに抑制し、感度特性や測距精度（解像度）といったCAPDセンサの特性を向上させることができる。
【０７７３】
＜第３１の実施の形態＞
＜画素の構成例＞
図８８乃至図９０を参照して第３１の実施の形態に係る画素５１の構成について説明する。
【０７７４】
図８８は、画素５１を基板６１の面と垂直な方向から見た図である。
【０７７５】
この例では、各画素５１の領域が囲まれるように、互いに隣接する画素５１の境界部分に画素５１の領域を分離する画素分離領域として機能する画素分離部１７０１が形成されている。
【０７７６】
図８８においても図５８における場合と同様に、基板６１の面と垂直な方向から見たときに画素５１を駆動するためのトランジスタ等の配置位置と、画素分離部１７０１との配置位置が異なる位置となるようになっている。すなわち、画素分離部１７０１がトランジスタ等からずらされた位置に配置されている。
【０７７７】
ここで、図８９および図９０に図８８のF11−F11’線に相当する断面およびG11−G11’線に相当する断面を示す。
【０７７８】
図８９および図９０に示す画素５１の構成は、図５９および図６０に示した画素５１の構成における酸化膜１２５２および固定電荷膜１２５３に代えて、酸化膜１７３１、固定電荷膜１７３２、および酸化膜１７３３が設けられた構成となっている。
【０７７９】
図８９に示す例では、酸化膜１７３１は基板６１におけるオンチップレンズ１２５１側の面を覆うように形成されている。さらに互いに隣接する画素５１の境界部分では、酸化膜１７３１は基板６１のオンチップレンズ１２５１側から多層配線層８１１側方向の所定の深さまで形成されており、これにより隣接する画素５１の受光領域１２５４が分離された状態となっている。
【０７８０】
また、基板６１内部では、基板６１を構成するP型の半導体領域と酸化膜１７３１との間の領域、すなわち酸化膜１７３１の表面部分が固定電荷膜１７３２により覆われている。
【０７８１】
特に、この例では酸化膜１７３１および固定電荷膜１７３２における基板６１の面と垂直な方向に長く、隣接する画素５１間で受光領域１２５４を分離するFTIとして機能する部分が画素分離部１７０１となっている。
【０７８２】
なお、ここでは酸化膜１７３１と固定電荷膜１７３２により画素分離部１７０１が構成されていると説明したが、酸化膜１７３１のみから画素分離部１７０１が構成されていると捉えることもできる。
【０７８３】
その他、画素分離部１７０１は、金属材料と固定電荷膜により形成されるようにしてもよいし、金属材料と酸化膜により形成されるようにしてもよい。
【０７８４】
また、図８９に示す例では、基板６１における画素分離部１７０１と多層配線層８１１との間には酸化膜１７３３が設けられている。すなわち、基板６１における多層配線層８１１側の面と、画素分離部１７０１との間には酸化膜１７３３が形成されている。この酸化膜１７３３は、酸化膜６４と同時に形成される。
【０７８５】
また、図８８に示した画素５１のG11−G11’線に相当する断面図は図９０に示すようになる。図９０においては、酸化膜６４の一部分が酸化膜１７３３となっており、その酸化膜１７３３と、画素分離部１７０１を構成する酸化膜１７３１および固定電荷膜１７３２とが接続されている。
【０７８６】
図９０に示す断面においても画素分離部１７０１によって隣接する画素５１との間で受光領域１２５４が分離されている。
【０７８７】
このように図８９および図９０に示す構成では、FTIとして機能する画素分離部１７０１を構成する酸化膜１７３１および固定電荷膜１７３２が、基板６１の光入射面側（オンチップレンズ１２５１側）から形成される。そして、基板６１においては酸化膜１７３３と、FTIとして機能する画素分離部１７０１とが接続されて固定電荷層が貫通されている。
【０７８８】
このように画素分離部１７０１と、多層配線層８１１との間に酸化膜１７３３を設けることで、固定電荷膜１７３２からトランジスタを覆うPウェル部分を介してトランジスタへと流れるリーク電流の発生を抑制することができる。
【０７８９】
以上のような図８８乃至図９０に示した構成の画素５１によれば、感度特性や測距精度（解像度）といった特性を向上させることができ、またリーク電流の発生も抑制することができる。
【０７９０】
なお、図８９では画素分離部１７０１の形成位置に合わせてオンチップレンズ１２５１の配置位置をずらす例について説明した。しかし、基板６１の面と垂直な方向から見たときに、オンチップレンズ１２５１の光軸の位置が、画素５１内の２つの信号取り出し部６５の略中間の位置となるようにオンチップレンズ１２５１が配置されるようにしてもよい。
【０７９１】
このようにすることで、信号取り出し部６５−１と信号取り出し部６５−２との間の位置に赤外光を集光させることができ、それらの信号取り出し部６５での電子の取り出し効率を略均等にすることができる。
【０７９２】
さらに、例えば図８８に示した例において、信号取り出し部６５−１と信号取り出し部６５−２との間の位置が、オンチップレンズ１２５１の光軸の位置となるように、それらの信号取り出し部６５をずらして配置するようにしてもよい。
【０７９３】
＜第３２の実施の形態＞
＜画素の構成例＞
図９１乃至図９３を参照して第３２の実施の形態に係る画素５１の構成について説明する。
【０７９４】
図９１は、画素５１を基板６１の面と垂直な方向から見た図である。
【０７９５】
この例では、各画素５１の領域が囲まれるように、互いに隣接する画素５１の境界部分に画素５１の領域を分離する画素分離領域として機能する画素分離部１７６１が形成されている。
【０７９６】
ここで、図９２および図９３に図９１のF12−F12’線に相当する断面およびG12−G12’線に相当する断面を示す。
【０７９７】
図９２および図９３に示す画素５１の構成は、図５９および図６０における画素５１の構成における酸化膜１２５２および固定電荷膜１２５３に代えて、酸化膜１８０１、固定電荷膜１８０２、酸化膜１８０３、および固定電荷膜１８０４が設けられた構成とされている。
【０７９８】
図９２に示すように、基板６１におけるオンチップレンズ１２５１側の面を覆うように酸化膜１８０１が形成されており、さらにその酸化膜１８０１の直下、すなわち多層配線層８１１側に酸化膜１８０１の表面を覆うように固定電荷膜１８０２が形成されている。
【０７９９】
また、基板６１の画素境界の部分には、基板６１における多層配線層８１１側の面から所定の深さまで、隣接する画素５１を分離する酸化膜１８０３と、その酸化膜１８０３の表面を覆う固定電荷膜１８０４が形成されている。
【０８００】
図９２では、これらの酸化膜１８０３および固定電荷膜１８０４からなるトレンチ構造のDTIとして機能する部分が画素分離部１７６１となっており、この画素分離部１７６１によって、隣接する画素５１の受光領域１２５４が分離されている。
【０８０１】
なお、ここでは酸化膜１８０３と固定電荷膜１８０４により画素分離部１７６１が構成されていると説明したが、酸化膜１８０３のみから画素分離部１７６１が構成されていると捉えることもできる。
【０８０２】
その他、画素分離部１７６１は、金属材料と固定電荷膜により形成されるようにしてもよいし、金属材料と酸化膜により形成されるようにしてもよい。
【０８０３】
図９２に示す例では、画素５１の境界部分に画素分離部１７６１が形成されているので、図５９に示した例と同様に、オンチップレンズ１２５１から基板６１内へと入射した赤外光の反射光が隣接する画素５１へと入射してしまうことを抑制することができる。
【０８０４】
これにより、クロストークの発生や画素感度の低下を抑制し、感度特性や測距精度（解像度）といったCAPDセンサの特性を向上させることができる。
【０８０５】
また、図９２に示す例では、図５９に示した例と同様に、画素分離部１７６１がトランジスタからずれた位置に形成されているので、トランジスタを覆うPウェル部分でのリーク電流の発生を抑制することができる。
【０８０６】
さらに、図９２に示す例では、図５９における例と同様に、ずらされて配置された画素分離部１７６１に合わせて画素間遮光膜６３およびオンチップレンズ１２５１が配置されている。
【０８０７】
したがって、図９２に示す場合においても、図５９における場合と同様に、オンチップレンズ１２５１により受光領域１２５４内へと導かれる光の量（受光量）をより多くすることができ、感度特性を向上させることができる。
【０８０８】
また、図９１に示した画素５１のG12−G12’線に相当する断面図は図９３に示すようになる。図９３においては画素分離部１７６１を構成する酸化膜１８０３と固定電荷膜１８０４は、基板６１における多層配線層８１１側の面から酸化膜６４を貫通し、所定の深さの位置まで形成されている。
【０８０９】
図９２および図９３に示した構成の画素５１の製造時は、まず基板６１において酸化膜６４が形成された後、ドライエッチングにより基板６１の画素境界部分に、表面側（多層配線層８１１側）からトレンチ（溝）が形成される。
【０８１０】
そして、基板６１に形成されたトレンチ部分に画素分離部１７６１が形成された後、アニール処理、すなわち欠陥修復が行われてから、トランジスタを覆うPウェルや信号取り出し部６５が形成される。
【０８１１】
したがって、基板６１の製造時にはアニール処理によって画素欠陥を修復し、より欠陥の少ない基板６１を得ることができる。
【０８１２】
なお、仮に基板６１の光入射面側（オンチップレンズ１２５１側）からDTIを形成する場合には、基板６１に対してDTIを形成するためのドライエッチングを行った時点では、既にトランジスタを覆うPウェルや信号取り出し部６５が形成されているのでアニール処理を行うことはできない。
【０８１３】
これに対して図９２や図９３に示した構成では、画素分離部１７６１の形成後、Pウェルや信号取り出し部６５を形成する前にアニール処理を行うことができるので、より画素欠陥の少ない受光素子１を得ることができる。
【０８１４】
また、図９１乃至図９３に示した例においても、オンチップレンズ１２５１の光軸の位置が画素５１内の２つの信号取り出し部６５の略中間の位置となるように、オンチップレンズ１２５１が配置されるようにしてもよい。また、２つの信号取り出し部６５の中間の位置が、オンチップレンズ１２５１の光軸の位置となるように、それらの信号取り出し部６５をずらして配置するようにしてもよい。
【０８１５】
なお、以上において説明した第２１の実施の形態乃至第３２の実施の形態では、例えば図５９や図６２、図６５、図６８などにおいて多層配線層８１１に反射部材８１５が設けられている例について説明した。特に、ここでは平面視において、つまり基板６１の面と垂直な方向から見たときに、反射部材８１５がN＋半導体領域７１と重なるように設けられている。しかし、反射部材８１５に代えて遮光部材６３１’が設けられるようにしてもよい。そのような場合においても平面視において遮光部材６３１’がN＋半導体領域７１と重なるように設けられる。
【０８１６】
＜測距モジュールの構成例＞
図９４は、図１の受光素子１を用いて測距情報を出力する測距モジュールの構成例を示すブロック図である。
【０８１７】
測距モジュール５０００は、発光部５０１１、発光制御部５０１２、および、受光部５０１３を備える。
【０８１８】
発光部５０１１は、所定波長の光を発する光源を有し、周期的に明るさが変動する照射光を発して物体に照射する。例えば、発光部５０１１は、光源として、波長が７８０nm乃至１０００nmの範囲の赤外光を発する発光ダイオードを有し、発光制御部５０１２から供給される矩形波の発光制御信号ＣＬＫｐに同期して、照射光を発生する。
【０８１９】
なお、発光制御信号ＣＬＫｐは、周期信号であれば、矩形波に限定されない。例えば、発光制御信号ＣＬＫｐは、サイン波であってもよい。
【０８２０】
発光制御部５０１２は、発光制御信号ＣＬＫｐを発光部５０１１および受光部５０１３に供給し、照射光の照射タイミングを制御する。この発光制御信号ＣＬＫｐの周波数は、例えば、２０メガヘルツ（ＭＨｚ）である。なお、発光制御信号ＣＬＫｐの周波数は、２０メガヘルツ（ＭＨｚ）に限定されず、５メガヘルツ（ＭＨｚ）などであってもよい。
【０８２１】
受光部５０１３は、物体から反射した反射光を受光し、受光結果に応じて距離情報を画素ごとに算出し、物体までの距離を画素ごとに階調値で表したデプス画像を生成して、出力する。
【０８２２】
受光部５０１３には、上述した受光素子１が用いられ、受光部５０１３としての受光素子１は、例えば、発光制御信号ＣＬＫｐに基づいて、画素アレイ部２０の各画素５１の信号取り出し部６５−１および６５−２それぞれの電荷検出部（N＋半導体領域７１）で検出された信号強度から、距離情報を画素ごとに算出する。
【０８２３】
以上のように、間接ToF方式により被写体までの距離情報を求めて出力する測距モジュール５０００の受光部５０１３として、図１の受光素子１を組み込むことができる。測距モジュール５０００の受光部５０１３として、上述した各実施の形態の受光素子１、具体的には、裏面照射型として画素感度を向上させた受光素子を採用することにより、測距モジュール５０００としての測距特性を向上させることができる。
【０８２４】
＜移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
【０８２５】
図９５は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
【０８２６】
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図９５に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
【０８２７】
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
【０８２８】
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
【０８２９】
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
【０８３０】
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
【０８３１】
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
【０８３２】
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ  Ｄｒｉｖｅｒ  Ａｓｓｉｓｔａｎｃｅ  Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
【０８３３】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【０８３４】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
【０８３５】
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図９５の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
【０８３６】
図９６は、撮像部１２０３１の設置位置の例を示す図である。
【０８３７】
図９６では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
【０８３８】
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
【０８３９】
なお、図９６には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
【０８４０】
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
【０８４１】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【０８４２】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
【０８４３】
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。
マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
【０８４４】
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、例えば図１に示した受光素子１を撮像部１２０３１に適用することで、感度等の特性を向上させることができる。
【０８４５】
本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０８４６】
例えば、以上において説明した２以上の実施の形態を適宜組み合わせることも勿論可能である。すなわち、例えば画素の感度等のどの特性を優先するかに応じて、画素内に設ける信号取り出し部の個数や配置位置、信号取り出し部の形状や共有構造とするか否か、オンチップレンズの有無、画素間遮光部の有無、分離領域の有無、オンチップレンズや基板の厚み、基板の種類や膜設計、光入射面へのバイアスの有無、反射部材の有無などを適切に選択することが可能である。
【０８４７】
また、上述した実施の形態においては、信号キャリアとして電子を用いる例について説明したが、光電変換で発生した正孔を信号キャリアとして用いるようにしてもよい。そのような場合、信号キャリアを検出するための電荷検出部がP＋半導体領域により構成され、基板内に電界を発生させるための電圧印加部がN＋半導体領域により構成されるようにし、信号取り出し部に設けられた電荷検出部において、信号キャリアとしての正孔が検出されるようにすればよい。
【０８４８】
本技術によればCAPDセンサを、裏面照射型の受光素子の構成とすることで、測距特性を向上させることができる。
【０８４９】
なお、上述した実施の形態は、基板６１に形成されたP＋半導体領域７３に直接電圧を印加し、発生させた電界によって光電変換された電荷を移動させる駆動方式で記載したが、本技術は、その駆動方式に限定されず、他の駆動方式にも適用することができる。例えば、基板６１に形成した第１および第２の転送トランジスタと第１および第２の浮遊拡散領域を用いて、第１および第２の転送トランジスタのゲートにそれぞれ所定の電圧を印加することによって光電変換された電荷をそれぞれ第１の転送トランジスタを介して第１の浮遊拡散領域に、または、第２の転送トランジスタを介して第２の浮遊拡散領域に振り分けて蓄積させる駆動方式であってもよい。その場合、基板６１に形成された第１および第２の転送トランジスタは、それぞれ、ゲートに所定の電圧が印加される第１および第２の電圧印加部として機能し、基板６１に形成された第１および第２の浮遊拡散領域は、それぞれ、光電変換により発生した電荷を検出する第１および第２の電荷検出部として機能する。
【０８５０】
また、言い換えれば、基板６１に形成されたP＋半導体領域７３に直接電圧を印加し、発生させた電界によって光電変換された電荷を移動させる駆動方式において、第１および第２の電圧印加部とした２つのP＋半導体領域７３は、所定の電圧が印加される制御ノードであり、第１および第２の電荷検出部とした２つのN＋半導体領域７１は、電荷を検出する検出ノードである。基板６１に形成された第１および第２の転送トランジスタのゲートに所定の電圧を印加し、光電変換された電荷を第１の浮遊拡散領域または第２の浮遊拡散領域に振り分けて蓄積させる駆動方式では、第１および第２の転送トランジスタのゲートが、所定の電圧が印加される制御ノードであり、基板６１に形成された第１および第２の浮遊拡散領域が、電荷を検出する検出ノードである。
【０８５１】
また、本明細書中に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
【０８５２】
なお、本技術は以下のような構成も取ることができる。
（１）
電圧が印加される第１の電圧印加部と、
前記第１の電圧印加部の周囲に設けられた第１の電荷検出部と、
電圧が印加される第２の電圧印加部と、
前記第２の電圧印加部の周囲に設けられた第２の電荷検出部と、
第１の電圧が印加される第３の電圧印加部と、
前記第１の電圧印加部と前記第２の電圧印加部のうちの何れか一方に前記第１の電圧とは異なる第２の電圧を印加するとともに他方をフローティング状態とする電圧制御部と
を備える受光素子。
（２）
オンチップレンズと、
配線層と、
前記オンチップレンズと前記配線層との間に配置される半導体層と
をさらに備え、
前記第１の電圧印加部、前記第１の電荷検出部、前記第２の電圧印加部、および前記第２の電荷検出部は前記半導体層に形成されている
（１）に記載の受光素子。
（３）
前記配線層は、反射部材を備える１層を少なくとも有し、
前記反射部材は、平面視において前記第１の電荷検出部または前記第２の電荷検出部と重なるように設けられている
（２）に記載の受光素子。
（４）
前記配線層は、遮光部材を備える１層を少なくとも有し、
前記遮光部材は、平面視において前記第１の電荷検出部または前記第２の電荷検出部と重なるように設けられている
（２）に記載の受光素子。
（５）
前記電圧制御部は、前記第１の電圧印加部および前記第２の電圧印加部のうちの前記第２の電圧を印加する電圧印加部と、フローティング状態とする電圧印加部とを交互に切り替える
（１）乃至（４）の何れか一項に記載の受光素子。
（６）
前記電圧制御部は、
前記第１の電圧印加部と前記第２の電圧印加部のうちの何れか一方に前記第２の電圧を印加するとともに他方をフローティング状態とする第１のモードと、
前記第１の電圧印加部と前記第２の電圧印加部のうちの何れか一方に前記第２の電圧を印加するとともに他方に前記第２の電圧とは異なる第３の電圧を印加する第２のモードと
の切り替えを行う
（１）乃至（５）の何れか一項に記載の受光素子。
（７）
前記第３の電圧印加部は、前記半導体層における前記オンチップレンズ側の面に形成された透明電極である
（２）乃至（４）の何れか一項に記載の受光素子。
（８）
前記第３の電圧印加部は、前記半導体層における画素境界に形成された画素分離部である
（２）乃至（４）の何れか一項に記載の受光素子。
（９）
前記半導体層において、前記第１の電圧印加部と前記第２の電圧印加部とが並ぶ方向における前記第１の電圧印加部側の画素境界に形成され、電圧が印加される第１の画素分離部と、
前記半導体層において、前記方向における前記第２の電圧印加部側の画素境界に形成され、電圧が印加される第２の画素分離部と
をさらに備える（２）乃至（４）の何れか一項に記載の受光素子。
（１０）
前記電圧制御部は、前記第１の電圧印加部および前記第１の画素分離部と、前記第２の電圧印加部および前記第２の画素分離部とのうちの何れか一方に前記第２の電圧を印加するとともに他方をフローティング状態とする
（９）に記載の受光素子。
（１１）
前記半導体層において、前記方向と垂直な方向における画素境界に形成され、電圧が印加される第３の画素分離部をさらに備える
（９）または（１０）に記載の受光素子。
（１２）
前記第３の画素分離部には前記第１の電圧が印加される
（１１）に記載の受光素子。
（１３）
前記第３の電圧印加部は、前記第３の画素分離部である
（１２）に記載の受光素子。
（１４）
前記第３の電圧印加部は、グランド線に接続されている
（１）乃至（６）の何れか一項に記載の受光素子。
（１５）
前記第１の電圧印加部および前記第２の電圧印加部は、それぞれ前記半導体層に形成された第１のP型半導体領域および第２のP型半導体領域で構成される
（２）乃至（４）の何れか一項に記載の受光素子。
（１６）
前記第１の電圧印加部および前記第２の電圧印加部は、それぞれ前記半導体層に形成された第１の転送トランジスタおよび第２の転送トランジスタで構成される
（２）乃至（４）の何れか一項に記載の受光素子。
（１７）
電圧が印加される第１の電圧印加部と、
前記第１の電圧印加部の周囲に設けられた第１の電荷検出部と、
電圧が印加される第２の電圧印加部と、
前記第２の電圧印加部の周囲に設けられた第２の電荷検出部と、
第１の電圧が印加される第３の電圧印加部と、
前記第１の電圧印加部と前記第２の電圧印加部のうちの何れか一方に前記第１の電圧とは異なる第２の電圧を印加するとともに他方をフローティング状態とする電圧制御部と
を有する受光素子と、
周期的に明るさが変動する照射光を照射する光源と、
前記照射光の照射タイミングを制御する発光制御部と
を備える測距モジュール。
【符号の説明】
【０８５３】
１  受光素子，  ２０  画素アレイ部，  ２１  タップ駆動部，  ２２  垂直駆動部，  ５１  画素，  ６１  基板，  ６２  オンチップレンズ，  ６６  固定電荷膜，  ７１−１，７１−２，７１  N＋半導体領域，  ７３−１，７３−２，７３  P＋半導体領域，  ４４１−１，４４１−２，４４１  分離領域，  ４７１−１，４７１−２，４７１  分離領域，  ６３１  反射部材，  ７２１  転送トランジスタ，  ７２２  FD，  ７２３  リセットトランジスタ，  ７２４  増幅トランジスタ，  ７２５  選択トランジスタ，  ７２７  付加容量，  ７２８  切替トランジスタ，  ７４１  電圧供給線，  ８１１  多層配線層，  ８１２  層間絶縁膜，  ８１３  電源線，  ８１４  電圧印加配線，  ８１５  反射部材，  ８１６  電圧印加配線，  ８１７  制御線，  M１乃至M５  金属膜，  １００１  貫通電極，  １００２  絶縁膜，  １０４１  トランジスタ，  １１０１−１乃至１１０１−４，１１０１  画素間遮光部，  １０７１  透明導電膜，  １１６１−１乃至１１６１−４，１１６１  コンタクト，  １２２１  画素分離部，  １２５４  受光領域，  １７３３  酸化膜，  ５０００  測距モジュール，  ５０１１  発光部，  ５０１２  発光制御部，  ５０１３  受光部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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【図９５】
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【図９６】
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