(57)【要約】      （修正有）【解決手段】画素内閾値電圧相殺及び外部閾値電圧補償の両方を有するハイブリッド補償スキームをサポートするように動作可能な表示画素が提供される。ディスプレイは、少なくとも１つのｎ型半導体酸化物トランジスタと１つの蓄積コンデンサとを有する複数のｐ型シリコントランジスタを含み得る。【効果】オンバイアスストレスフェーズを、閾値電圧サンプリング及びデータプログラミングフェーズの前に実行して、ヒステリシスを軽減し、第１のフレーム応答を改善することができる。低リフレッシュレートディスプレイでは、リフレッシュフレーム中に第１の追加のオンバイアスストレス動作を閾値電圧サンプリング及びデータプログラミングフェーズと別個に実行し、垂直ブランキングフレーム中に第２の追加のオンバイアスストレス動作を実行することができる。表示画素は、初期化電圧及びアノードリセット電圧を調整して、フリッカを最小化することができる。【選択図】なし【特許請求の範囲】
【請求項１】
表示画素であって、
ゲート端子とソース端子とドレイン端子とを有する駆動トランジスタと、
前記駆動トランジスタの前記ゲート端子及び前記ドレイン端子にわたって結合された半導体酸化物トランジスタと、
前記駆動トランジスタの前記ゲート端子に接続された蓄積コンデンサと、
前記駆動トランジスタの前記ソース端子に接続されたデータローディングトランジスタと、
前記駆動トランジスタと直列に結合された発光ダイオードであって、アノード端子及びカソード端子を備える発光ダイオードと、
前記発光ダイオードの前記アノード端子に接続されたアノードリセットトランジスタと、
を備える、表示画素。
【請求項２】
前記駆動トランジスタの前記ドレイン端子に接続された初期化トランジスタを更に備える、請求項１に記載の表示画素。
【請求項３】
前記初期化トランジスタと前記アノードリセットトランジスタとの間に結合された発光トランジスタを更に備える、請求項２に記載の表示画素。
【請求項４】
前記アノードリセットトランジスタが、動的に調整可能なアノードリセット電圧を受信するように構成され、前記初期化トランジスタが、動的に調整可能な初期化電圧を受信するように構成されている、請求項３に記載の表示画素。
【請求項５】
前記駆動トランジスタの前記ゲート端子に接続された追加の半導体酸化物トランジスタを更に備える、請求項１に記載の表示画素。
【請求項６】
前記半導体酸化物トランジスタが、表示画素アレイの所与の行内の前記表示画素に向けられたゲートドライバ信号を受信するように構成され、前記追加の半導体酸化物トランジスタが、前記表示画素アレイ内の前記所与の行の前の、別の行の他の表示画素に向けられたゲートドライバ信号を受信するように構成されている、請求項５に記載の表示画素。
【請求項７】
表示画素であって、
アノードとカソードとを有する有機発光ダイオードと、
前記有機発光ダイオードと直列に結合された駆動トランジスタであって、ドレイン端子とゲート端子とソース端子とを含み、ｐ型シリコントランジスタである駆動トランジスタと、
前記駆動トランジスタの前記ゲート端子と前記ドレイン端子との間に結合された半導体酸化物トランジスタであって、前記駆動トランジスタよりも低い漏れを呈する、半導体酸化物トランジスタと、
前記駆動トランジスタの前記ソース端子とデータ線との間に結合されたデータローディングトランジスタであって、第１のオンバイアスストレスフェーズを実行し、続いて閾値電圧サンプリング及びデータ書き込みフェーズを実行するために、前記半導体酸化物トランジスタがオンである間にアクティブにされ、前記第１のオンバイアスストレスフェーズ中、データ電圧を少なくとも部分的に前記駆動トランジスタに印加するように構成されている、データローディングトランジスタと、
を備える、表示画素。
【請求項８】
初期化電圧が提供される初期化線と、
前記駆動トランジスタの前記ドレイン端子と前記初期化線との間に結合された初期化トランジスタと、
を更に備え、前記初期化電圧が動的に調整可能である、請求項７に記載の表示画素。
【請求項９】
第２のオンバイアスストレスフェーズを実行するために、前記閾値電圧サンプリング及びデータ書き込みフェーズ後に前記初期化トランジスタがオンにされ、前記第２のオンバイアスストレスフェーズの少なくとも一部において、前記初期化電圧が、低電圧レベルから高電圧レベルまで動的に上昇させられる、請求項８に記載の表示画素。
【請求項１０】
前記駆動トランジスタ及び前記有機発光ダイオードと直列に結合された第１及び第２の発光トランジスタを更に備え、前記第１及び第２の発光トランジスタが、前記第２のオンバイアスストレスフェーズ後の発光フェーズ中にオンにされ、前記データローディングトランジスタが、第３のオンバイアスストレスフェーズを実行し、続いて追加の閾値電圧サンプリング及びデータ書き込みフェーズを実行するために、前記半導体酸化物トランジスタがオンである間にアクティブにされ、前記第２のオンバイアスストレスフェーズ及び前記追加の閾値電圧サンプリング及びデータ書き込みフェーズが、前記第２のオンバイアスストレスフェーズ後及び前記発光フェーズ前に実行される、
請求項９に記載の表示画素。
【請求項１１】
前記第１、第２、及び第３のオンバイアスストレスフェーズが、リフレッシュフレーム中に実行され、前記初期化トランジスタが、フリッカを低減するために前記第２のオンバイアスストレスフェーズと整合する第４のオンバイアスストレスフェーズを実行するために、垂直ブランキングフレーム中にオンにされる、請求項１０に記載の表示画素。
【請求項１２】
前記初期化電圧が、前記第４のオンバイアスストレスフェーズの少なくとも一部の間に前記低電圧レベルから前記高電圧レベルまで動的に上昇させられる、請求項１１に記載の表示画素。
【請求項１３】
前記第２のオンバイアスストレスフェーズと前記第４のオンバイアスストレスフェーズのストレス量を整合させるのを助けるために、前記初期化電圧が、前記第４のオンバイアスストレスフェーズの少なくとも一部の間に前記低電圧レベルから前記高電圧レベルとは異なる別の電圧レベルまで動的に上昇させられる、請求項１１に記載の表示画素。
【請求項１４】
前記有機発光ダイオードの前記アノードと、アノードリセット電圧が提供されるアノードリセット線との間に結合されたアノードリセットトランジスタを更に備え、前記アノードリセット電圧が、前記リフレッシュフレーム中に第１の電圧レベルを呈し、前記垂直ブランキングフレーム中に前記第１の電圧レベルとは異なる第２の電圧レベルに動的に調整され、前記初期化トランジスタ、前記第１及び第２の発光トランジスタ、前記データローディングトランジスタ、並びに前記アノードリセットトランジスタが全てｐ型シリコントランジスタであり、前記表示画素内のトランジスタエージング変化の影響を補償するのを助けるために外部電流感知動作を実行するために、前記初期化トランジスタ及び前記データローディングトランジスタがオンにされる、
請求項１１に記載の表示画素。
【請求項１５】
発光ダイオードと、前記発光ダイオードと直列に結合された駆動トランジスタと、を含む表示画素を動作させる方法であって、
前記駆動トランジスタのゲート端子とドレイン端子との間に結合された半導体酸化物トランジスタをオンにすることであって、前記半導体酸化物トランジスタが、前記駆動トランジスタよりも低い漏れを呈することと、
前記半導体酸化物トランジスタがオンである間、データ電圧を少なくとも部分的に前記駆動トランジスタに印加するための第１のオンバイアスストレス動作を実行するために、前記駆動トランジスタのソース端子とデータ線との間に結合されたデータローディングトランジスタをアクティブにすることと、を含み、前記第１のオンバイアスストレス動作の後に、前記表示画素内の任意の他のトランジスタをオンにする必要なく、閾値電圧サンプリング及びデータ書き込み動作が自動的に続く、方法。
【請求項１６】
前記駆動トランジスタの前記ドレイン端子と初期化電圧が提供される初期化線との間に結合された初期化トランジスタを用いて、前記駆動トランジスタの前記ドレイン端子を低電圧レベルに初期化することと、
第２のオンバイアスストレス動作を実行するために、前記閾値電圧サンプリング及びデータ書き込み動作後に前記初期化トランジスタをオンにすることと、
前記第２のオンバイアスストレス動作の少なくとも一部の間に、前記初期化電圧を前記低電圧レベルから高電圧レベルまで動的に上昇させることと、
を更に含む、請求項１５に記載の方法。
【請求項１７】
前記第１及び第２のオンバイアスストレス動作が、リフレッシュ期間中に実行され、前記方法は、
発光フェーズ中、前記駆動トランジスタ及び前記発光ダイオードと直列に結合された発光トランジスタをオンにすることと、
垂直ブランキング期間中、前記第２のオンバイアスストレス動作と整合してフリッカを低減する第３のオンバイアスストレス動作を実行するために、前記初期化トランジスタをオンにすることと、
前記第３のオンバイアスストレス動作の少なくとも一部で、前記第２のオンバイアスストレス動作と前記第３のオンバイアスストレス動作とのストレス量を整合させるのを助けるために、前記初期化電圧を前記低電圧レベルから前記高電圧レベルとは異なる別の電圧レベルまで動的に上昇させることと、
を更に含む、請求項１６に記載の方法。
【請求項１８】
前記発光ダイオードに結合されたアノードリセットトランジスタを用いて、前記リフレッシュ期間中に前記表示画素に第１の電圧レベルを供給することと、前記垂直ブランキング期間中に、前記表示画素に前記第１の電圧レベルとは異なる第２の電圧レベルを供給することと、
を更に含む、請求項１７に記載の方法。
【請求項１９】
第３のオンバイアスストレス動作を実行するために、前記閾値電圧サンプリング及びデータ書き込み動作前に前記初期化トランジスタをオンにすることと、
前記第３のオンバイアスストレス動作の少なくとも一部の間に、前記初期化電圧を前記低電圧レベルから前記高電圧レベルまで動的に上昇させることと、
を更に含む、請求項１６に記載の方法。
【請求項２０】
前記閾値電圧サンプリングが、画素内閾値電圧相殺を達成するのを助け、
前記画素内閾値電圧相殺に加えて外部閾値電圧補償を実行するために、前記データローディングトランジスタ及び前記初期化トランジスタをオンにすることを更に含む、請求項１６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２０１９年１２月１７日付出願の米国特許出願第１６／７１６，９１１号、及び２０１９年１月１１日付出願の米国仮特許出願第６２／７９１，５２２号に対する優先権を主張するものであり、それらの全体が参照により本明細書に組み込まれる。
これは全般的に、ディスプレイを伴う電子デバイスに関し、より詳細には、有機発光ダイオードディスプレイなどのディスプレイに対するディスプレイドライバ回路に関する。
【背景技術】
【０００２】
電子デバイスは、多くの場合、ディスプレイを含む。例えば、セルラー電話及びポータブルコンピュータは、ユーザに情報を提供するディスプレイを含む。
【０００３】
有機発光ダイオードディスプレイなどのディスプレイは、発光ダイオードによる表示画素のアレイを有する。このタイプのディスプレイでは、各表示画素は、発光ダイオードと、発光ダイオードを発光させるための信号の印加を制御する薄膜トランジスタとを含む。
【０００４】
有機発光ダイオード表示画素には、アクセス薄膜トランジスタを介してデータ線に接続された駆動薄膜トランジスタが含まれる。アクセストランジスタは、対応する走査線を介して走査信号を受信するゲート端子を有してもよい。走査信号をアサートしてアクセストランジスタをオンにすることによって、データ線上の画像データを表示画素内にロードしてもよい。表示画素は、有機発光ダイオードに電流を供給して発光させる電流源トランジスタを更に含む。
【０００５】
有機発光ダイオード表示画素内のトランジスタは、プロセス、電圧、及び温度（ＰＶＴ）の差異の影響を受ける場合がある。このような差異が原因で、トランジスタ閾値電圧は異なる表示画素間で差異を生じる場合がある。トランジスタ閾値電圧の差異に起因して、表示画素が発生する光の量が、所望の画像にマッチしない可能性がある。本明細書に記載される実施形態はこうした背景から生まれたものである。
【発明の概要】
【０００６】
電子デバイスは、表示画素のアレイを有するディスプレイを含む場合がある。表示画素は、有機発光ダイオード表示画素であってもよい。各表示画素は、発光する有機発光ダイオード（ＯＬＥＤ）と、ＯＬＥＤと直列に結合された駆動トランジスタと、駆動トランジスタ及びＯＬＥＤと直列に結合された第１及び第２の発光トランジスタと、駆動トランジスタのゲート端子とドレイン端子との間に結合された半導体酸化物トランジスタと、駆動トランジスタのゲート端子に結合された単一の蓄積コンデンサと、駆動トランジスタのソース端子とデータ線との間に結合されたデータローディングトランジスタと、駆動トランジスタのドレイン端子に結合された初期化トランジスタと、ＯＬＥＤのアノード端子に結合されたアノードリセットトランジスタと、を備えてもよい。半導体酸化物トランジスタは、ｎ型トランジスタであってもよく、画素内の全ての残りのトランジスタは、ｐ型シリコントランジスタ（例えば、ＰＭＯＳ  ＬＴＰＳ薄膜トランジスタ）であってもよい。
【０００７】
通常動作中、表示画素は、初期化トランジスタ及び／又はアノードリセットトランジスタがオンにされて表示画素をリセットする初期化フェーズを経てもよい。初期化フェーズの後に、データローディングトランジスタがアクティブにされて、データ電圧を少なくとも部分的に駆動トランジスタにロードする１つ以上のオンバイアスストレスフェーズが続いてもよい。オンバイアスストレスフェーズの後に、閾値電圧サンプリング及びデータローディングフェーズが自動的に続き、次に発光フェーズが続いてもよい。発光フェーズ中、ＯＬＥＤを流れる電流は、画素内閾値電圧相殺により、駆動トランジスタ閾値電圧には依存しない。
【０００８】
閾値電圧サンプリングの前にオンバイアスストレスフェーズを実行することは、望ましくないヒステリシスの影響を軽減し、第１のフレーム応答を改善するのに役立ち得る。所望であれば、発光フェーズは、半導体酸化物トランジスタに関連する負バイアス温度ストレス（ＮＢＴＳ）と正バイアス温度ストレス（ＰＢＴＳ）との間の潜在的な不整合を低減するのに役立つように任意選択的に短縮されてもよい。所望であれば、半導体酸化物トランジスタは、データローディングトランジスタがオンにされて、オンバイアスストレスフェーズを延長するときに、オンにすることもできる。表示画素はまた、ディスプレイがオフ又はアイドルである間に、（例えば、データローディングトランジスタ及び初期化トランジスタをオンにすることによって）外部電流感知をサポートするように動作可能である。
【０００９】
表示画素はまた、低リフレッシュレート動作（例えば、１Ｈｚ、２Ｈｚ、３０Ｈｚ未満、６０Ｈｚ未満など）をサポートするように構成されてもよい。低リフレッシュレート動作の場合、短いリフレッシュ期間の後に、はるかに長い垂直ブランキング期間が続く。リフレッシュ期間中、第１のオンバイアスストレスフェーズが実行され、その直後に第１の閾値電圧サンプリング及びデータプログラミングフェーズが実行されてもよく、第２のオンバイアスストレスフェーズが、第１の閾値電圧サンプリング及びデータプログラミングフェーズの後に実行されてもよく、次いで、第３のオンバイアスストレスフェーズが、第２のオンバイアスストレスフェーズの後に実行され、その直後に第２の閾値電圧サンプリング及びデータプログラミングフェーズが実行されてもよい。次いで、発光フェーズが、第２の閾値電圧サンプリング及びデータプログラミングフェーズの後に続くことができる。
【００１０】
垂直ブランキング期間中、第２のオンバイアスストレスフェーズと整合する少なくとも第４のオンバイアスストレスフェーズを実行して、フリッカを低減することができる。初期化電圧は、潜在的な不整合を最小限に抑えるために、第２及び第４のオンバイアスストレスフェーズの間に動的に調整されてもよい。また、低リフレッシュレート性能の改善を助けるために、リフレッシュ期間から垂直ブランキング期間に切り換えるときに、アノードリセット電圧が動的に調整されてもよい。
【図面の簡単な説明】
【００１１】
【図１】一実施形態に係るディスプレイを有する例示的な電子デバイスの図である。
【００１２】
【図２】一実施形態に係る補償回路に結合された有機発光ダイオード表示画素のアレイを有する例示的なディスプレイの図である。
【００１３】
【図３】一実施形態に係る、画素内閾値電圧補償及び外部閾値電圧補償をサポートするように構成された例示的な表示画素の回路図である。
【００１４】
【図４】一実施形態に係る、ヒステリシスの影響の低減を助ける閾値電圧サンプリング動作を用いて、複数のオンバイアスストレス動作をどのように実行し得るかを示すタイミング図である。
【００１５】
【図５】一実施形態に係る、少なくともいくつかの行制御線を隣接行における画素間でどのように共有し得るかを示す図である。
【００１６】
【図６】一実施形態に係る、負バイアス温度ストレス（ＮＢＴＳ）及び正バイアス温度ストレス（ＰＢＴＳ）のバランスを保つのを助けるために、少なくともいくつかの行制御信号のオン期間がどのように延長され得るかを示す図である。
【００１７】
【図７】一実施形態に係る、第１のフレーム減光を軽減するように最適化されたオンバイアスストレス動作を示すタイミング図である。
【００１８】
【図８Ａ】一実施形態に係る、外部電流感知動作をサポートするために、図３に示すタイプの表示画素がどのように構成され得るかを示す図である。
【００１９】
【図８Ｂ】一実施形態に係る、外部電流感知動作を実行するための関連する行制御信号の挙動を示すタイミング図である。
【００２０】
【図９】一実施形態に係る、低リフレッシュレート表示駆動スキームを示す図である。
【００２１】
【図１０】一実施形態に係る、低リフレッシュレートでフリッカを低減するように構成された例示的な表示画素の回路図である。
【００２２】
【図１１】一実施形態に係る、垂直ブランキングフェーズ中のリフレッシュフェーズ及びオンバイアスストレス中の優勢なオンバイアスストレスが十分に整合されるように、初期化電圧がどのように動的に調整され得るかを示すタイミング図である。
【００２３】
【図１２】一実施形態に係る、第１のフレーム応答を改善するために、優勢なオンバイアスストレスの後に電圧サンプリング及びデータプログラミング動作がどのように挿入され得るかを示すタイミング図である。
【００２４】
【図１３】一実施形態に係る、リフレッシュフェーズ及び垂直ブランキングフェーズ中のオンバイアスストレスと整合するように、初期化電圧及び／又はアノードリセット電圧がどのように動的に調整され得るかを示すタイミング図である。
【００２５】
【図１４Ａ】一実施形態に係る、外部電流感知動作をサポートするために、図１０に示すタイプの表示画素がどのように構成され得るかを示す図である。
【００２６】
【図１４Ｂ】一実施形態に係る、外部電流感知動作を実行するための関連する行制御信号の挙動を示すタイミング図である。
【００２７】
【図１５】特定の実施形態に係る、初期化及び／又はアノードリセット電圧を動的に調整しながら、リフレッシュ及び垂直ブランキングフェーズ中にオンバイアスストレスを実行する他の方法を示すタイミング図である。
【図１６】特定の実施形態に係る、初期化及び／又はアノードリセット電圧を動的に調整しながら、リフレッシュ及び垂直ブランキングフェーズ中にオンバイアスストレスを実行する他の方法を示すタイミング図である。
【００２８】
【図１７Ａ】一実施形態に係る、例示的な表示画素回路の別の好適な実装の回路図である。
【００２９】
【図１７Ｂ】一実施形態に係る図１７Ａに示す画素回路を動作させるときの関連波形を示すタイミング図である。
【００３０】
【図１８Ａ】一実施形態に係る、例示的な表示画素回路の更に別の好適な実装の回路図である。
【００３１】
【図１８Ｂ】一実施形態に係る、図１８Ａに示す画素回路を動作させるときの関連波形を示すタイミング図である。
【００３２】
【図１９Ａ】一実施形態に係る、例示的な表示画素回路の更に別の好適な実装の回路図である。
【００３３】
【図１９Ｂ】一実施形態に係る、図１９Ａに示す画素回路を動作させるときの関連波形を示すタイミング図である。
【００３４】
【図２０Ａ】一実施形態に係る、例示的な表示画素回路の更に別の好適な実装の回路図である。
【００３５】
【図２０Ｂ】一実施形態に係る、図２０Ａに示す画素回路を動作させるときの関連波形を示すタイミング図である。
【００３６】
【図２１Ａ】一実施形態に係る、例示的な表示画素回路の更に別の好適な実装の回路図である。
【００３７】
【図２１Ｂ】一実施形態に係る、図２１Ａに示す画素回路を動作させるときの関連波形を例示するタイミング図である。
【発明を実施するための形態】
【００３８】
有機発光ダイオードディスプレイ（ＯＬＥＤ）を備えることができるタイプの例示的な電子デバイスを図１に示す。図１に示すように、電子デバイス１０は、制御回路１６を有することができる。制御回路１６は、デバイス１０の動作をサポートする記憶及び処理回路を含むことができる。記憶及び処理回路としては、ハードディスクドライブ記憶装置、不揮発性メモリ（例えば、ソリッドステートドライブを形成するように構成されたフラッシュメモリ、又は他の電気的にプログラム可能な読み出し専用メモリ）、揮発性メモリ（例えば、静的又は動的なランダムアクセスメモリ）などの記憶装置が挙げられる。制御回路１６内の処理回路を使用してデバイス１０の動作を制御することができる。処理回路は、１つ以上のマイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ、ベースバンドプロセッサ、電力管理ユニット、音声コーデックチップ、特定用途向け集積回路、プログラマブル集積回路などに基づいてもよい。
【００３９】
入出力デバイス１２などのデバイス１０内の入出力回路は、デバイス１０へデータを供給することを可能にし、デバイス１０から外部デバイスへデータを提供することを可能にするために使用できる。入出力デバイス１２としては、ボタン、ジョイスティック、クリックホイール、スクロールホイール、タッチパッド、キーパッド、キーボード、マイクロフォン、スピーカ、トーン発生器、振動器、カメラ、センサ、発光ダイオード及び他の状態表示器、データポートなどが挙げられる。ユーザは、入出力デバイス１２を通じてコマンドを供給することによってデバイス１０の動作を制御することができ、入出力デバイス１２の出力リソースを使用してデバイス１０から状態情報及び他の出力を受信してもよい。
【００４０】
入出力デバイス１２は、ディスプレイ１４などの１つ以上のディスプレイを含むことができる。ディスプレイ１４は、ユーザからのタッチ入力を蓄積するタッチセンサを含むタッチスクリーンディスプレイとすることができ、又はディスプレイ１４は、タッチセンシティブでなくてもよい。ディスプレイ１４に対するタッチセンサは、容量性タッチセンサ電極のアレイ、音響タッチセンサ構造体、抵抗性タッチ構成要素、力ベースのタッチセンサ構造体、光ベースのタッチセンサ、又は他の好適なタッチセンサの配置に基づくものとすることができる。
【００４１】
制御回路１６を用いて、オペレーティングシステムコード及びアプリケーションなどのソフトウェアをデバイス１０で実行することができる。デバイス１０の動作中に、制御回路１６上で実行されるソフトウェアが、入出力デバイス内のディスプレイ１４上に画像を表示してもよい。
【００４２】
図２に示すのはディスプレイ１４及び関連付けられたディスプレイドライバ回路１５である。ディスプレイ１４には、１つ以上の層（例えば、基板２４）上に形成された構造が含まれる。基板２４などの層は、平面ガラス層などの材料の平面矩形層から形成されてもよい。ディスプレイ１４は、ユーザに画像を表示するための表示画素２２のアレイを有していてもよい。表示画素２２のアレイは、基板２４上の表示画素構造の行及び列から形成されてもよい。これらの構造体は、ポリシリコン薄膜トランジスタ、半導体酸化物薄膜トランジスタなどの薄膜トランジスタを含んでもよい。表示画素２２のアレイ内には、任意の好適な数の行及び列が存在し得る（例えば、１０以上、１００以上、又は１０００以上）。
【００４３】
ディスプレイドライバ集積回路１５などのディスプレイドライバ回路は、はんだ又は導電性接着剤を使用して基板２４上の金属トレースなどの導電性経路に連結してもよい。必要に応じて、ディスプレイドライバ集積回路１５をフレキシブルプリント回路又は他のケーブルなどの経路を介して基板２４に結合してもよい。ディスプレイドライバ集積回路１５（タイミングコントローラチップと呼ばれることがある）には、経路１２５を通じてシステム制御回路１６と通信するための通信回路が含まれていてもよい。経路１２５は、フレキシブルプリント回路又は他のケーブル上のトレースで形成してもよい。制御回路１６（図１を参照）を、電子デバイス（例えば、セルラー電話、コンピュータ、テレビジョン、セットトップボックス、メディアプレーヤ、携帯用電子デバイス、又は他の電子機器であって、ディスプレイ１４が用いられているもの）内のメインロジックボード上に配置してもよい。
【００４４】
動作中に、制御回路は、ディスプレイドライバ集積回路１５に対して、ディスプレイ１４に表示される画像に関する情報を提供することができる。表示画素２２上に画像を表示するために、ディスプレイドライバ集積回路１５は、行ドライバ回路１８及び列ドライバ回路２０などのディスプレイドライバ回路に、クロック信号及び他の制御信号を供給することができる。例えば、データ回路１３は、画像データを受信して、画像データを処理し、画素データ信号をディスプレイ１４に供給してもよい。画素データ信号を列ドライバ回路２０によって多重分離してもよく、画素データ信号Ｄをデータ線２６を介して各画素２２に（例えば、各赤色、緑色、又は青色画素に）ルーティングしてもよい。行ドライバ回路１８及び／又は列ドライバ回路２０は、１つ以上の集積回路及び／又は１つ以上の薄膜トランジスタ回路から形成してもよい。
【００４５】
ディスプレイドライバ集積回路１５には、表示画素２２間の差異（例えば、閾値電圧の差異）を補償するのに役立つ補償回路１７が含まれていてもよい。補償回路１７は、必要に応じて、トランジスタエージングの補償にも役立つ場合がある。補償回路１７を経路１９、スイッチング回路２１、及び経路２３を介して画素２２に結合してもよい。補償回路１７には感知回路２５及びバイアス回路２７が含まれていてもよい。感知回路２５を、画素２２から電圧を感知する（例えば、サンプリングする）ときに用いてもよい。感知動作中に、スイッチング回路２１を、感知回路２５を１つ以上の選択画素２２に電気的に結合するように構成してもよい。例えば、補償回路１７は、スイッチング回路２１を構成するための制御信号ＣＴＬを生成してもよい。感知回路２５は、経路１９、スイッチング回路２１、及び経路２３を介して画素から電流、電圧、又は他の所望の信号をサンプリングしてもよい。バイアス回路２７には、画素２２のノードに対し基準又はバイアス電圧を駆動するための１つ以上の駆動回路が含まれていてもよい。例えば、スイッチング回路２１を、１つ以上の選択画素２２に経路１９を電気的に結合するように構成してもよい。このシナリオでは、バイアス回路２７が選択画素に基準信号を与えてもよい。基準信号は、選択画素におけるノードを感知回路２５が行う感知動作用の所望の電圧にバイアスしてもよい。
【００４６】
補償回路１７は、バイアス回路２７及び感知回路２５を用いて画素２２に対する補償動作を実行して、補償データを生成させてもよい。補償データは記憶装置２９に記憶される。記憶装置２９は、例えば、静的ランダムアクセスメモリ（ＳＲＡＭ）であってもよい。図２の例において、記憶装置２９はオンチップ記憶装置である。必要に応じて、記憶装置２９は、不揮発性記憶装置などのオフチップ記憶装置（例えば、ディスプレイが電源オフされたときであっても記憶情報を維持する不揮発性メモリ）であってもよい。記憶装置２９に記憶された補償データを、表示動作中にデータ回路１３が取り出してもよい。データ回路１３は、補償データを、受信したデジタル画像データとともに処理して、画素２２に対する補償済みデータ信号を生成してもよい。
【００４７】
データ回路１３には、デジタル画像データをアナログデータ信号に、画素２２を駆動するのに適切な電圧レベルでマッピングするガンマ回路４４が含まれていてもよい。マルチプレクサ４６は、ガンマ回路４４から可能なアナログデータ信号の組を受信し、またデジタル画像データによって制御されてデジタル画像データに対して適切なアナログデータ信号を選択する。記憶装置２９から取り出した補償データを、加算器回路４８がデジタル画像データに加えて（又はデジタル画像データから差し引いて）、異なる表示画素２２間で生じるトランジスタの差異（例えば、閾値電圧の差異、トランジスタエージングの差異、又は他のタイプの差異）を補償することを助けてもよい。補償データをオフセットとしてデジタル入力画像データに加えるこの例は、単に例示的である。全般的に、データ回路１３は補償データを画像データとともに処理して、画素２２を駆動するための補償済みアナログデータ信号を生成してもよい。
【００４８】
（例えば、初期化フェーズに続いて閾値サンプリングフェーズを行うことによって）画素内閾値相殺を実行することにフォーカスする技術とは対照的に、各画素２２の外側の補償回路１７を用いてこのように補償を行うことは、リフレッシュレートを高めること（例えば、６０Ｈｚリフレッシュレート超、少なくとも１２０Ｈｚリフレッシュレートなど）を可能にし、「外部」補償と称されることもある。外部差異補償は、例えば、工場において、リアルタイムで（例えば、連続画像フレーム間のブランキング間隔の間に）、又はディスプレイが使われていないときに行ってもよい。少なくともいくつかの実施形態によれば、ディスプレイ１４は、通常表示動作中に画素内閾値相殺が実施され、ディスプレイ１４がオフである間に外部閾値補償が実施されるハイブリッド補償スキームを使用して動作され得る。このように構成されることで、画素内補償が（第１のフレーム応答を改善する）閾値電圧ヒステリシスを軽減するのに役立つ一方、外部補償は、エージング及び他のトランジスタ信頼性の問題を軽減するのに役立ち得る。
【００４９】
行ドライバ回路１８は、ディスプレイ１４の左端及び右端上に、ディスプレイ１４の単一の端部のみに、又はディスプレイ１４の他の場所に配置されてもよい。動作中に、行ドライバ回路１８は、水平線２８（しばしば、行線、「走査」線、及び／又は「発光」線と言われる）に関する行制御信号を与えてもよい。行ドライバ回路１８は、走査線を駆動するための走査線ドライバ回路と発光線を駆動するための発光線ドライバ回路とを含んでもよい。走査線及び発光線ドライバ回路は、ゲートドライバ回路と称されることもある。
【００５０】
多重分離回路２０を用いて、ディスプレイドライバ集積回路（ＤＩＣ）１５からのデータ信号Ｄを、複数の対応する垂直線２６上に供給してもよい。多重分離回路２０をしばしば、列ドライバ回路、データ線ドライバ回路、又はソースドライバ回路と呼ぶ場合がある。垂直線２６は、データ線と呼ばれることがある。表示動作中に、表示データを線２６を用いて表示画素２２内にロードしてもよい。
【００５１】
各データ線２６は、表示画素２２のそれぞれの列に関連付けられている。水平信号線２８の組は、ディスプレイ１４にわたって水平に走る。水平信号線２８の各組は、表示画素２２のそれぞれの行に関連付けられている。各行内の水平信号線の数は、水平信号線によって独立して制御されている表示画素２２内のトランジスタの数によって決定される。異なる構成の表示画素を異なる数の走査線によって動作させてもよい。
【００５２】
行ドライバ回路１８は、ディスプレイ１４内の行線２８上で走査及び発光信号などの制御信号をアサートしてもよい。例えば、ドライバ回路１８は、ディスプレイドライバ集積回路１５からクロック信号及び他の制御信号を受信してもよく、受信信号に応じて、表示画素２２の各行において走査制御信号及び発光制御信号をアサートしてもよい。表示画素２２の行は順番に処理され、画像データの各フレームに対する処理は、例えば、表示画素のアレイの最上部から開始し、アレイの底部で終了してもよい。行内の走査線がアサートされている間に、ＤＩＣ１５によって列ドライバ回路２０に与えられる制御信号及びデータ信号が、列ドライバ回路２０に指示を出して、関連付けられたデータ信号Ｄ（例えば、データ回路１３が与える補償済みデータ信号）を多重分離してデータ線２６上に駆動することによって、行内の表示画素を、データ線Ｄ上に現れる表示データによってプログラムしてもよい。そして表示画素が、ロードされた表示データを表示することができる。
【００５３】
上記の外部画素補償スキームは、感知回路２５を使用して、選択された表示画素上で電流感知を実行することを含んでもよい。一般に、各表示画素を流れる発光電流の量は、その表示画素内の「駆動」薄膜トランジスタ（ＴＦＴ）の閾値電圧に依存する。駆動トランジスタの閾値電圧はまた、駆動トランジスタのゲート−ソース間電圧Ｖｇｓの電流値に応じて変化し得る。例えば、駆動トランジスタ閾値電圧は、Ｖｇｓが低から高に上昇しているときの第１の平均レベルを呈する場合があるが、Ｖｇｓが高から低に低下しているときの第１の平均レベルとは異なる第２の平均レベルを呈する場合もあるために、異なる電流電圧（Ｉ−Ｖ）特性曲線が得られる。この実際のＶｇｓ値への閾値電圧の依存は、トランジスタ「ヒステリシス」と称されることがあり、注意が払われなければ、このヒステリシスは回路２５によって実行される電流感知動作の精度に悪影響を及ぼす可能性がある。
【００５４】
図３は、画素内閾値電圧補償及び外部閾値電圧補償の両方をサポートするように動作可能である、ディスプレイ１４内の例示的な有機発光ダイオード表示画素２２の回路図である。図３に示すように、表示画素２２は、蓄積コンデンサＣｓｔ、半導体酸化物トランジスタＴｏｘｉｄｅなどのｎ型（すなわち、ｎチャネル）トランジスタ、及び駆動トランジスタＴｄｒｉｖｅなどのｐ型（すなわち、ｐチャネル）、データローディングトランジスタＴｄａｔａ、第１の発光トランジスタＴｅｍ１、第２の発光トランジスタＴｅｍ２、第１の初期化トランジスタＴｉｎｉ１、及び第２の初期化トランジスタＴｉｎｉ２を含み得る。トランジスタＴｏｘｉｄｅは、半導体酸化物（例えば、インジウムガリウム亜鉛酸化物又はＩＧＺＯなどの半導体酸化物から形成されるチャネルを有するトランジスタ）を使用して形成されるが、他のｐチャネルトランジスタは、シリコン（例えば、ＬＴＰＳ又は低温ポリシリコンと称されることもある、低温プロセスを使用して堆積されたポリシリコンチャネル）から形成される薄膜トランジスタであってもよい。半導体酸化物トランジスタは、シリコントランジスタよりも漏れが低いため、半導体酸化物トランジスタとしてトランジスタＴｏｘｉｄｅを実装することは、（例えば、電流がゲート端子又は駆動トランジスタＴｄｒｉｖｅから漏れ出すのを防ぐことによって）フリッカを低減するのに役立つ。
【００５５】
別の好適な構成では、トランジスタＴｏｘｉｄｅ及びＴｄｒｉｖｅは、半導体酸化物トランジスタとして実装されてもよく、残りのトランジスタＴｄａｔａ、Ｔｅｍ１、Ｔｅｍ２、Ｔｉｎｉ１、及びＴｉｎｉ２は、ＬＴＰＳトランジスタである。トランジスタＴｄｒｉｖｅは駆動トランジスタとして機能し、画素２２の発光電流にとって重要な閾値電圧を有する。トランジスタＴｄｒｉｖｅの閾値電圧は、ヒステリシスを経験し得るため、トップゲート半導体酸化物トランジスタとして駆動トランジスタを形成することは、ヒステリシスを低減するのに役立ち得る（例えば、トップゲートＩＧＺＯトランジスタは、シリコントランジスタよりも低いＶｔｈヒステリシスを経験する）。所望であれば、残りのトランジスタＴｄａｔａ、Ｔｅｍ１、Ｔｅｍ２、Ｔｉｎｉ１、及びＴｉｎｉ２のいずれも、半導体酸化物トランジスタとして実装され得る。更に、ｐチャネルトランジスタのうちの任意の１つ以上は、ｎ型（すなわち、ｎチャネル）薄膜トランジスタであってもよい。
【００５６】
表示画素２２は、有機発光ダイオード（ＯＬＥＤ）３０４を含んでもよい。正電源端子３００に正電源電圧ＶＤＤＥＬを供給し、接地電源端子３０２に接地電源電圧ＶＳＳＥＬを供給することができる。正電源電圧ＶＤＤＥＬは、３Ｖ、４Ｖ、５Ｖ、６Ｖ、７Ｖ、２〜８Ｖ、又は任意の好適な正電源電圧レベルであってもよい。接地電源電圧ＶＳＳＥＬは、０Ｖ、−１Ｖ、−２Ｖ、−３Ｖ、−４Ｖ、−５Ｖ、−６Ｖ、−７Ｖ、又は任意の好適な接地若しくは負電源電圧レベルであってもよい。駆動トランジスタＴｄｒｉｖｅの状態は、ダイオード３０４を通って端子３００から端子３０２に流れる電流の量を制御することにより、表示画素２２からの発光３０６の量を制御する。有機発光ダイオード３０４は、関連する寄生容量ＣＯＬＥＤ（図示せず）を有し得る。
【００５７】
端子３０８は、初期化電圧Ｖｉｎｉ（例えば、−１Ｖ、−２Ｖ、−３Ｖ、−４Ｖ、−５Ｖ、−６Ｖ、又は任意の他の好適な電圧などの負電圧）を供給して、ダイオード３０４が使用されていないときにダイオード３０４をオフにするのを助けるために使用されてもよい。したがって、端子３０８は、初期化線と称されることがある。図２の行ドライバ回路１８などのディスプレイドライバ回路からの制御信号は、行制御端子３１２、３１４−１、３１４−２、及び３１４−２’などの制御端子に供給される。行制御端子３１２は、発光制御端子（発光線又は発光制御線と称されることもある）として機能してもよく、行制御端子３１４−１及び３１４−２は、第１及び第２の走査制御端子（走査線又は走査制御線と称されることもある）として機能してもよい。発光制御信号ＥＭは、端子３１２に供給されてもよい。走査制御信号Ｓｃａｎ１及びＳｃａｎ２は、走査端子３１４−１及び３１４−２にそれぞれ印加されてもよい。表示画素のアレイ内の先行する行からの走査制御信号Ｓｃａｎ２は、走査端子３１４−２’に印加されてもよい。データ信号端子３１０などのデータ入力端子は、表示画素２２に対する画像データを受信するために、図１のそれぞれのデータ線２６に結合される。データ端子３１０は、データ線と称されてもよい。
【００５８】
ｐ型シリコントランジスタを変調するための制御信号ＥＭ（ｎ）、Ｓｃａｎ２（ｎ）、及びＳｃａｎ２（ｎ−１）は、それらのトランジスタをオンにするためにローに駆動され（ｐ型トランジスタは「アクティブロー」デバイスであるため）、オンにするためにハイに駆動され得る。制御信号ＥＭ（ｎ）、Ｓｃａｎ２（ｎ）、及びＳｃａｎ２（ｎ−１）は、アサートされると、一般に、ＶＳＳＥＬより低い電圧レベルに駆動され得る（例えば、対応するトランジスタをオーバードライブする）。一例として、ＶＳＳＥＬが−３．５Ｖに等しい場合、信号ＥＭ（ｎ）、Ｓｃａｎ２（ｎ）、及びＳｃａｎ２（ｎ−１）は、アサートされると−９Ｖに駆動され得る。制御信号ＥＭ（ｎ）、Ｓｃａｎ２（ｎ）、及びＳｃａｎ２（ｎ−１）は、デアサートされると、一般に、（例えば、対応するトランジスタを更に非アクティブにして漏れを最小限に抑えるために）ＶＤＤＥＬより高い電圧レベルに駆動され得る。一例として、ＶＤＤＥＬが４．５Ｖに等しい場合、信号ＥＭ（ｎ）、Ｓｃａｎ２（ｎ）、及びＳｃａｎ２（ｎ−１）は、デアサートされると７Ｖに駆動され得る。
【００５９】
ｎ型半導体酸化物トランジスタＴｏｘｉｄｅを変調するための制御信号Ｓｃａｎ１（ｎ）は、トランジスタＴｏｘｉｄｅをオンにするためにハイに駆動され（ｎ型トランジスタは「アクティブハイ」デバイスであるため）、トランジスタＴｏｘｉｄｅをオフにするためにローに駆動され得る。Ｓｃａｎ１は、独自にトランジスタＴｏｘｉｄｅを制御するので、Ｓｃａｎ１の高レベル及び低レベルを調整して、酸化物ＴＦＴ駆動能力を向上させることができる。制御信号Ｓｃａｎ１（ｎ）は、アサートされると、一般に、ＶＤＤＥＬよりも高い電圧レベルに駆動されて、トランジスタＴｏｘｉｄｅをオーバードライブし得る。一例として、ＶＤＤＥＬが５Ｖに等しい場合、信号Ｓｃａｎ１（ｎ）は、アサートされると１２Ｖに駆動され得る。制御信号Ｓｃａｎ１（ｎ）をデアサートすると、トランジスタＴｏｘｉｄｅの漏れを最小限に抑えるために、ＶＳＳＥＬよりも低い電圧レベルに駆動され得る。一例として、ＶＳＳＥＬが−２Ｖに等しい場合、信号Ｓｃａｎ１（ｎ）は、デアサートされると−６Ｖに駆動され得る。これらの行制御信号のそれぞれについて開示された高電圧レベル及び低電圧レベルは、単なる例示に過ぎず、所望の動作モードをサポートするために他の好適な電圧レベルに調整することができる。
【００６０】
図３の例では、トランジスタＴｅｍ１、Ｔｄｒｉｖｅ、Ｔｅｍ２、及びＯＬＥＤ３０４は、電源端子３００と３０２との間で直列に結合されてもよい。具体的には、第１の発光制御トランジスタＴｅｍ１は、正電源端子３００に結合されたソース端子と、発光線３１２を介して発光制御信号ＥＭ（ｎ）を受信するゲート端子と、ドレイン端子（ノード１とラベル付けされる）と、を有し得る。表記「（ｎ）」は、対応する信号が、表示画素のその行に関連付けられたゲートドライバを使用して生成されることを示す。トランジスタの「ソース」端子及び「ドレイン」端子は、時には互換的に使用することができ、したがって、「ソース−ドレイン」端子と称されることもある。
【００６１】
駆動トランジスタＴｄｒｉｖｅは、ノード１に結合されたソース端子と、ゲート端子（ノード２とラベル付けされる）と、ドレイン端子（ノード３とラベル付けされる）と、を有し得る。第２の発光制御トランジスタＴｅｍ２は、ノード３に結合されたソース端子と、発光線３１２を介して発光制御信号ＥＭ（ｎ）も受信するゲート端子と、発光ダイオード３０４を介して接地電源端子３０２に結合されたドレイン端子（ノード４とラベル付けされる）と、を有し得る。このように構成すると、発光制御信号ＥＭ（ｎ）をアサートして（例えば、ローに駆動して又は一時的にローにパルスして）、発光フェーズ中にトランジスタＴｅｍ１及びＴｅｍ２をオンにし、発光ダイオード３０４を通って電流を流させることができる。
【００６２】
蓄積コンデンサＣｓｔは、正電源線３００に結合された第１の端子と、ノード２に結合された第２の端子と、を有してもよい。画素２２にロードされる画像データは、コンデンサＣｓｔを使用して発光フェーズ全体にわたって電荷を保持することによって、画素２２に少なくとも部分的に記憶され得る。トランジスタＴｏｘｉｄｅは、ノード２に結合されたソース端子と、走査線３１４−２を介して走査制御信号Ｓｃａｎ１（ｎ）を受信するように構成されたゲート端子と、ノード３に結合されたドレイン端子と、を有し得る。信号Ｓｃａｎ１（ｎ）は、アサートされ（例えば、ハイに駆動され又は一時的にハイにパルスされ）ｎ型トランジスタＴｏｘｉｄｅをオンにして、トランジスタＴｄｒｉｖｅのドレイン端子及びゲート端子を短絡させ得る。ゲート端子及びドレイン端子が短絡されるトランジスタ構成は、「ダイオード接続」と称される場合がある。
【００６３】
データローディングトランジスタＴｄａｔａは、データ線３１０に結合されたソース端子と、走査線３１４−２を介して走査制御信号Ｓｃａｎ２（ｎ）を受信するように構成されたゲート端子と、ノード１に結合されたドレイン端子と、を有し得る。このように構成された信号Ｓｃａｎ２（ｎ）はアサートされ（例えば、ローに駆動され又は一時的にローにパルスされ）、トランジスタＴｄａｔａをオンにして、データ線３１０からのデータ電圧をノード１にロードすることができる。
【００６４】
トランジスタＴｉｎｉ１は、ノード３に結合されたソース端子と、走査線３１４−２’を介して走査制御信号Ｓｃａｎ２（ｎ−１）を受信するように構成されたゲート端子と、初期化線３０８に結合されたドレイン端子と、を有し得る。「（ｎ−１）」という表記は、対応する信号が、表示画素の先行する行に関連付けられたゲートドライバを称して生成されることを示す（例えば、Ｓｃａｎ２（ｎ−１）は、直前の行のトランジスタＴｄａｔａを制御するＳｃａｎ２信号を表す）。トランジスタＴｉｎｉ２は、ノード４に結合されたソース端子と、走査線３１４−２’を介して走査制御信号Ｓｃａｎ２（ｎ−１）を受信するように構成されたゲート端子と、初期化線３０８に結合されたドレイン端子と、を有し得る。このように構成されると、走査制御信号Ｓｃａｎ２（ｎ−１）が、アサートされ（例えば、ローに駆動され又は一時的にローにパルスされ）、トランジスタＴｉｎｉ１及びＴｉｎｉ２をオンにすることにより、ノード３及びノード４の両方を初期化電圧Ｖｉｎｉに駆動することができる。
【００６５】
通常のデータリフレッシュ期間中、表示画素２２は、必ずしもこの順序でなくてもよいが、少なくとも４つの異なる種類のフェーズ：（１）初期化／リセットフェーズ、（２）オンバイアスストレスフェーズ、（３）閾値電圧サンプリング及びデータ書き込みフェーズ、及び（４）発光フェーズで、動作させることができる。図４は、通常動作中に表示画素２２に印加され得る関連信号波形を示すタイミング図である。
【００６６】
時刻ｔ１より前は、信号ＥＭ（ｎ）のみがアサートされるため、画素２２は発光フェーズにある。時刻ｔ１において、信号ＥＭ（ｎ）がデアサートされ又はローに駆動されて、発光フェーズの終了をマークする。時刻ｔ２（初期化フェーズの開始時）において、制御信号Ｓｃａｎ１（ｎ）及びＳｃａｎ２（ｎ−１）をアサートする。信号Ｓｃａｎ２（ｎ−１）をアサートすると、トランジスタＴｉｎｉ１及びＴｉｎｉ２が並列にオンになることにより、ノード３及びノード４がＶｉｎｉに駆動される。ノード３は、トランジスタＴｄｒｉｖｅのドレイン端子にあるため、ノード３での対応する電圧Ｖｄは、この期間中にＶｉｎｉ（すなわち、Ｖｄ＝Ｖｉｎｉ）に初期化される。ノード４は、発光ダイオード３０４のアノード端子にあるため、ノード４をＶｉｎｉに設定することは、「アノードリセット」を実行することと称される場合がある。信号Ｓｃａｎ１（ｎ）をアサートすると、トランジスタＴｏｘｉｄｅがオンになり、トランジスタＴｄｒｉｖｅのゲート端子及びドレイン端子が短絡することにより、駆動トランジスタＶｇのゲート端子の電圧もＶｉｎｉまで下降する。したがって、初期化フェーズ中、コンデンサＣｓｔ両端間の電圧は、所定の電圧差（ＶＤＤＥＬ−Ｖｉｎｉ）にリセットされる。
【００６７】
時刻ｔ３において、信号Ｓｃａｎ２（ｎ−１）をデアサートして、トランジスタＴｉｎｉ１及びＴｉｎｉ２をオフにすることにより、初期化及びアノードリセットフェーズの終了をマークする。信号Ｓｃａｎ１（ｎ）は、次の発光フェーズまでアサートされたままであり得る（例えば、トランジスタＴｏｘｉｄｅは、初期化フェーズ、閾値電圧サンプリングフェーズ、及びデータ書き込みフェーズの全体にわたりオンのままである）。
【００６８】
時刻ｔ４において、信号Ｓｃａｎ２（ｎ）をローにパルスして、データローディングトランジスタＴｄａｔａを一時的にアクティブにする。トランジスタＴｄａｔａがオンになると、データ電圧Ｖｄａｔａが駆動トランジスタのソース端子にロードされることにより、ノード１での電圧ＶｓがＶｄａｔａに設定される（すなわち、Ｖｓ＝Ｖｄａｔａ）。駆動トランジスタは、現在ダイオード接続構成にあるため（Ｔｏｘｉｄｅがオンにされているため）、駆動トランジスタはゲート電圧Ｖｇを（Ｖｄａｔａ−Ｖｔｈ）まで引き上げる。但し、Ｖｔｈは駆動トランジスタの閾値電圧を表す。したがって、コンデンサＣｓｔの両端間電圧は、ここで（ＶＤＤＥＬ−Ｖｄａｔａ＋Ｖｔｈ）に設定される。したがって、駆動トランジスタ閾値電圧Ｖｔｈは、正常にサンプリングされており、Ｖｄａｔａは、蓄積コンデンサＣｓｔ上に正常にプログラムされている／書き込まれている。
【００６９】
時刻ｔ４において、信号Ｓｃａｎ２（ｎ）をアサートすると、ＶｓがＶｄａｔａに設定され、次いで、駆動トランジスタがゲート電圧ＶｇをＶｉｎｉから（Ｖｄａｔａ−Ｖｔｈ）へ引き上げるように促される。このＶｇが（Ｖｄａｔａ−Ｖｔｈ）まで充電されている短時間（図４の影付き部分を参照）が、オンバイアスストレスフェーズを表す。オンバイアスストレスフェーズの開始時（すなわち、時刻ｔ４）、駆動トランジスタＶｓｇのソース−ゲート電圧は、閾値電圧サンプリング前にＶｄａｔａが駆動トランジスタに少なくとも部分的に印加されるように（Ｖｄａｔａ−Ｖｉｎｉ）と等しくてもよい。閾値電圧サンプリングの前に、画素２２にＶｄａｔａを印加することは、以下の理由で技術的に有利であり得る。
【００７０】
特定の状況では、閾値電圧Ｖｔｈは、ディスプレイ１４が黒色画像から白色画像に遷移するとき、又はある階調から別の階調に遷移するときなどにシフトする可能性がある。このＶｔｈのシフト（本明細書では、薄膜トランジスタ「ヒステリシス」と称されることもある）は輝度を低減させ得るため、「第１のフレーム減光」として知られる。例えば、黒色フレームに関する駆動トランジスタのＶｇｓの関数としての飽和電流Ｉｄｓ波形は、白色フレームに関する駆動トランジスタのＶｇｓの関数としての目標Ｉｄｓ波形からわずかにオフセットされてもよい。オンバイアスストレスを実行しない場合、サンプリングされたＶｔｈは、黒色フレームに対応するため、相当大きなマージンで目標Ｉｄｓ波形から逸脱する。オンバイアスストレスを実行すると、サンプリングされたＶｔｈは、Ｖｄａｔａに対応するため、はるかに目標Ｉｄｓ曲線に近づく。したがって、Ｖｔｈのサンプリング前に、駆動トランジスタのＶｓｇにＶｄａｔａでバイアスをかけるオンバイアスストレスフェーズを実行することは、ヒステリシスを軽減し、第１のフレーム応答を改善するのに役立ち得る。よって、オンバイアスストレスフェーズは、非発光フェーズ中に（例えば、データローディングトランジスタ又は初期化トランジスタをオンにすることなどによって）駆動トランジスタに適切なバイアス電圧を直接印加する動作として定義され得る。よって、図４では、Ｖｔｈサンプリング及びデータ書き込みフェーズが時刻ｔ４で開始されるように示されているが、時刻ｔ４から開始されるのはＯＢＳフェーズのみであり、Ｖｔｈサンプリング及びデータプログラミングは、ＯＢＳフェーズの直後に行われる（例えば、ＯＢＳの後、画素２２内の他のトランジスタをオンにすることなく、Ｖｔｈサンプリング及びデータ書き込み動作が自動的に続く）。
【００７１】
時刻ｔ５において、信号Ｓｃａｎ２（ｎ）をデアサートすると、Ｖｔｈサンプリング及びデータプログラミングフェーズの終了がマークされる。図４に示すように、オンバイアスストレスフェーズは、残りのＶｔｈサンプリング及びデータプログラミングフェーズよりも持続時間が短い。オンバイアスストレスの有効性を確保するために、信号Ｓｃａｎ２（ｎ）を複数回パルスして、追加のオンバイアスストレス動作を実行することができる。図４の例では、信号Ｓｃａｎ２（ｎ）は、時刻ｔ６−時刻ｔ７間はローにパルスされて、第２のオンバイアスストレスフェーズ及び第２のＶｔｈサンプリング及びデータプログラミングフェーズをトリガし、時刻ｔ８−時刻ｔ９間で再びパルスされて、第３のオンバイアスストレスフェーズ及び第３のＶｔｈサンプリング及びデータプログラミングフェーズをトリガする。最終データプログラミングフェーズ中にロードされたデータ（例えば、データ信号Ｄ（ｎ）を参照）は、この表示画素によって表示される実際のデータ値を表す。３つの別個のオンバイアスストレスフェーズが実行される図４の例は、単なる例示に過ぎない。所望であれば、３未満又は３超のオンバイアスストレスフェーズが提供されて、Ｖｔｈヒステリシスの影響の低減を助けることができる。
【００７２】
時刻ｔ１０において、発光制御信号ＥＭ（ｎ）を再アサートして、発光フェーズの開始を示すことができる。信号ＥＭ（ｎ）をアサートすると、トランジスタＴｅｍ１及びＴｅｍ２がオンになり、ＶｓをＶＤＤＥＬまで引き上げる。トランジスタＴｄｒｉｖｅの結果として生じるソース−ゲート電圧Ｖｓｇは、ＶＤＤＥＬ−（Ｖｄａｔａ−Ｖｔｈ）に等しい。最終発光電流はＶｓｇ−Ｖｔｈに比例するため、（Ｖｓｇ−Ｖｔｈ）が（ＶＤＤＥＬ−Ｖｄａｔａ＋Ｖｔｈ−Ｖｔｈ）と等しくなり、Ｖｔｈが相殺されて、発光電流がＶｔｈに依存しない。このように駆動トランジスタ閾値電圧が内部サンプリングされ相殺されるタイプの動作スキームは、画素内閾値電圧補償と称されることがある。
【００７３】
概して、行制御信号のそれぞれは、表示画素のアレイ内の行のうちの１つのみに関連付けられる。特定の実施形態では、行制御線のいくつかは、隣接する行の表示画素間で共有することができる（例えば、図５を参照）。図５に示すように、ゲートドライバステージ５００などのゲートドライバ回路は、２つの隣接する行の画素間で共有される行制御信号ＥＭ及びＳｃａｎ１を駆動することができ、第１の（奇数）行の画素２２のみに供給される信号Ｓｃａｎ２（２ｎ−１）及び第２の（偶数）行の画素２２のみに供給される信号Ｓｃａｎ２（２ｎ）を駆動することもできる。ゲートドライバステージ５００は、行ドライバ回路１８（図２を参照）の一連のステージにおける１ステージを表してもよい。信号Ｓｃａｎ１及びＥＭは、複数の隣接行間で共有することはできるが、信号Ｓｃａｎ２は、データローディングを制御するために共有することはできない（例えば、フルディスプレイ解像度を維持するためには、異なる画素には異なるデータ信号をロードする必要がある）。
【００７４】
図４の例示的な動作では、信号Ｓｃａｎ１が高い期間は、信号Ｓｃａｎ１が低い期間よりもはるかに短くてもよい（すなわち、発光フェーズは非発光フェーズよりもはるかに長い）。信号Ｓｃａｎ１は、画素２２内のトランジスタＴｏｘｉｄｅを直接制御する。信号Ｓｃａｎ１がローであると、トランジスタＴｏｘｉｄｅがオフになり、負バイアス温度ストレス（ＮＢＴＳ）を受ける。信号Ｓｃａｎ１がハイであると、トランジスタＴｏｘｉｄｅがオンになり、正バイアス温度ストレス（ＰＢＴＳ）を受ける。ＮＢＴＳは、酸化物トランジスタ閾値電圧Ｖｔｈを経時的に負方向にシフトさせることができる一方、ＰＢＴＳは、Ｖｔｈを経時的に正方向にシフトさせることができる。発光フェーズが非発光フェーズよりもはるかに長いとき、ＮＢＴＳが支配的になり、トランジスタＴｏｘｉｄｅの寿命にわたってＶｔｈの負ドリフトを引き起こし、トランジスタの信頼性も低下させる。
【００７５】
酸化物トランジスタの信頼性の改善を助けるために、信号Ｓｃａｎ１がハイである期間を調整、延長、又は最適化して、ＮＢＴＳとＰＢＴＳのバランスをとるのを助けることができる（例えば、図６を参照）。図６のタイミング図では、信号Ｓｃａｎ１をアサートする期間は、点線部分６００によって示されるように延長されてもよい。信号Ｓｃａｎ１（ｎ）をアサートするとき、信号Ｓｃａｎ２（ｎ−１）及びＳｃａｎ２（ｎ）は、オンバイアスストレス及びＶｔｈサンプリング及びデータプログラミング操作を実行するために、少なくとも２回（図６に示すように）、２回以上、３回以上、４回〜１０回、１０回以上、１００回以上、又は任意の好適な回数、パルスしてもよい。酸化物トランジスタのオン期間をオフ期間に対して同調させることにより、Ｖｔｈシフトのリスクを最小化し、酸化物ＴＦＴの寿命を改善することができる。
【００７６】
図７は、別の好適な構成に係る、第１のフレーム減光を軽減するために、オンバイアスストレスフェーズがどのように更に最適化され得るかを示すタイミング図である。非発光期間中に信号Ｓｃａｎ１が常にアサートされている図４の例とは対照的に、図７は、向上したオンバイアスストレス効果を提供するために、非発光期間中にどのように信号Ｓｃａｎ１がローにパルスされ得るかを示す。
【００７７】
時刻ｔ１より前は、信号ＥＭ（ｎ）のみがアサートされるため、画素２２は発光フェーズにある。時刻ｔ１において、信号ＥＭ（ｎ）をデアサートし又はローに駆動して、発光フェーズの終了をマークする。信号Ｓｃａｎ１（ｎ）は、ｔ１後いくらかおいてアサートされて、トランジスタＴｏｘｉｄｅをオンにする。時刻ｔ２（初期化フェーズの開始時）において、制御信号Ｓｃａｎ２（ｎ−１）をアサートする、又はローにパルスする。信号Ｓｃａｎ２（ｎ−１）をアサートすると、トランジスタＴｉｎｉ１及びＴｉｎｉ２が並列にオンになり、ノード３及びノード４がＶｉｎｉに駆動される。ノード３は、トランジスタＴｄｒｉｖｅのドレイン端子にあるため、ノード３での対応する電圧Ｖｄは、この期間中にＶｉｎｉ（すなわち、Ｖｄ＝Ｖｉｎｉ）に初期化される。ＯＬＥＤアノード端子ノード４もＶｉｎｉにリセットされる。信号Ｓｃａｎ１（ｎ）をアサートすると、トランジスタＴｏｘｉｄｅがオンになり、トランジスタＴｄｒｉｖｅのゲート端子及びドレイン端子が短絡することにより、駆動トランジスタＶｇのゲート端子の電圧もＶｉｎｉまで下降する。したがって、初期化及びアノードリセットフェーズ中、コンデンサＣｓｔ両端間の電圧は、所定の電圧差（ＶＤＤＥＬ−Ｖｉｎｉ）にリセットされる。
【００７８】
時刻ｔ３において、信号Ｓｃａｎ２（ｎ−１）をデアサートして、トランジスタＴｉｎｉ１及びＴｉｎｉ２をオフにし、初期化及びアノードリセットフェーズの終了をマークする。信号Ｓｃａｎ１（ｎ）は、次の発光フェーズまでアサートされたままであり得る（例えば、トランジスタＴｏｘｉｄｅは、初期化フェーズ、閾値電圧サンプリングフェーズ、及びデータ書き込みフェーズの全体にわたりオンのままである）。
【００７９】
時刻ｔ４において、信号Ｓｃａｎ１（ｎ）をデアサートする、又はローにパルスする。信号Ｓｃａｎ１（ｎ）をローに駆動すると、駆動トランジスタＴｄｒｉｖｅのゲート端子及びドレイン端子がもはや短絡されないように（すなわち、駆動トランジスタがもはやダイオード接続されないように）、トランジスタＴｏｘｉｄｅをオフにする。時刻ｔ４において、制御信号Ｓｃａｎ２（ｎ）もローにパルスして、データローディングトランジスタＴｄａｔａをオンにし、ソース端子電圧ＶｓをＶｄａｔａに設定する。酸化物トランジスタがオフにされるため、ゲート端子電圧Ｖｇが初期化電圧Ｖｉｎｉに留まることにより、ドレイン端子電圧ＶｄがＶｄａｔａまで引き上げられる。なお、トランジスタＴｏｘｉｄｅがオフである間、画素内Ｖｔｈサンプリングは行われ得ないため、時刻ｔ４−時刻ｔ５の期間全体がオンバイアスストレスフェーズとして機能する。このＳｃａｎ１（ｎ）を時刻ｔ４−時刻ｔ５においてローにパルスする期間は、ディスプレイの第１のフレーム応答を改善するように調整又は最適化することができる。このようにオンバイアスストレスフェーズを延長することは、図４の例に示すように、複数の小さいオンバイアスストレス動作を実行する必要性を回避するのにも役立ち得、動的電力消費を低減することができる。時刻ｔ５において、走査信号Ｓｃａｎ１を再アサートすると、トランジスタＴｏｘｉｄｅがオンになる。
【００８０】
時刻ｔ６において、制御信号Ｓｃａｎ２（ｎ）をアサートする又はローにパルスすると、ＶｓがＶｄａｔａに設定される。駆動トランジスタは、現在ダイオード接続構成にあるため（Ｔｏｘｉｄｅが有効であるため）、駆動トランジスタはゲート電圧Ｖｇを（Ｖｄａｔａ−Ｖｔｈ）まで引き上げる。よって、コンデンサＣｓｔの両端間電圧は、ここで（ＶＤＤＥＬ−Ｖｄａｔａ＋Ｖｔｈ）に設定される。したがって、駆動トランジスタ閾値電圧Ｖｔｈは、正常にサンプリングされており、Ｖｄａｔａは、蓄積コンデンサＣｓｔ上に正常にプログラムされている／書き込まれている。時刻ｔ７において、信号Ｓｃａｎ２（ｎ）をデアサートすると、Ｖｔｈサンプリング及びデータプログラミングフェーズの終了がマークされる。
【００８１】
時刻ｔ８において、発光制御信号ＥＭ（ｎ）を再アサートして、発光フェーズの開始を示すことができる。信号ＥＭ（ｎ）をアサートすると、トランジスタＴｅｍ１及びＴｅｍ２がオンになり、ＶｓをＶＤＤＥＬまで引き上げる。トランジスタＴｄｒｉｖｅの結果として生じるソース−ゲート電圧Ｖｓｇは、ＶＤＤＥＬ−（Ｖｄａｔａ−Ｖｔｈ）に等しい。最終発光電流はＶｓｇ−Ｖｔｈに比例するため、（Ｖｓｇ−Ｖｔｈ）が（ＶＤＤＥＬ−Ｖｄａｔａ＋Ｖｔｈ−Ｖｔｈ）と等しくなり、発光電流はＶｔｈに依存せず、Ｖｔｈが相殺されて画素内閾値電圧補償を達成する。
【００８２】
図４又は図７を参照して上述した「画素内」閾値相殺を実行することに加えて、各画素２２の外側の補償回路１７を使用して「外部」閾値電圧補償が更に実行されてもよい。外部変動補償は、例えば、ディスプレイがアイドル状態である、又はオフにされる、又はリアルタイムで（例えば、連続する画像フレーム間のブランキングインターバル中）に実行されてもよい。画素内閾値電圧補償は、ヒステリシスを低減するのに役立ち、外部閾値電圧補償は、トランジスタエージングを軽減するのに役立ち得るが、駆動トランジスタＶｔｈが表示画素の寿命にわたってシフトし、他のＴＦＴ信頼性問題が生じる。画素内補償及び外部Ｖｔｈ補償の両方が達成される動作スキームは、「ハイブリッド」閾値電圧補償駆動スキームと称されることがある。
【００８３】
図８Ａは、外部電流感知動作をサポートするために、図３に示すタイプの表示画素がどのように構成され得るかを示す図である。図８Ｂは、このような外部電流感知動作を実行するための関連行制御信号の挙動を示すタイミング図である。図８Ｂに示すように、奇数行走査制御信号Ｓｃａｎ２＿ｏｄｄ（ｎ）が、初期化及びアノードリセットフェーズを実行するためにローにパルスされ、次に、偶数行走査制御信号Ｓｃａｎ２＿ｅｖｅｎ（ｎ）が、Ｖｔｈサンプリング及びデータプログラミングフェーズを実行するためにローにパルスされてもよい。その後いくらかおいて（例えば、ディスプレイがオフ／アイドルであるとき、又はユーザがディスプレイを見ていない間）、偶数及び奇数Ｓｃａｎ２制御信号が両方とも同時にアサートされる一方、Ｓｃａｎ１はデアサートされて電流感知動作を実行する。
【００８４】
図８Ａを再び参照すると、ローＳｃａｎ１（ｎ）はトランジスタＴｏｘｉｄｅをオフにし、ローＳｃａｎ２＿ｅｖｅｎ（ｎ）及びローＳｃａｎ２＿ｏｄｄ（ｎ）は、トランジスタＴｄａｔａ及びＴｉｎｉ１をオンにする。発光制御信号ＥＭ（ｎ）はこの期間デアサートされて、トランジスタＴｅｍ１及びＴｅｍ２を無効にすべきである。このように構成すると、感知電流は、感知電流経路８００によって示されるように、データ線３１０からトランジスタＴｄａｔａ、Ｔｄｒｉｖｅ、及びＴｉｎｉ１を通って初期化線３０８に流れることができる。電流８００は、感知回路２５（図２を参照）を使用して測定され、記憶回路２９に記憶された補償データを生成することができる。上述のように、画素内Ｖｔｈ相殺と組み合わせた電流感知による外部Ｖｔｈ補償は、駆動トランジスタの閾値電圧に関連する望ましくないＴＦＴ効果を最小化するのに役立ち、ディスプレイの寿命にわたって一貫した輝度レベルを維持するのを助けることができる。
【００８５】
ディスプレイ１４は、低リフレッシュレート動作をサポートするように構成されてもよい。比較的低いリフレッシュレート（例えば、１Ｈｚ、２Ｈｚ、１〜１０Ｈｚ、３０Ｈｚ未満、６０Ｈｚ未満、又はその他の低レートのリフレッシュレート）でディスプレイ１４を動作させることは、静的又はほぼ静的であるコンテンツを出力するアプリケーション、及び／又は最小限の電力消費を必要とするアプリケーションにとって好適であり得る。図９は、一実施形態に係る、低リフレッシュレート表示駆動スキームを示す図である。図９に示すように、ディスプレイ１４は、（期間Ｔ＿ｒｅｆｒｅｓｈによって示されるような）短いデータリフレッシュ期間と延長垂直ブランキング期間Ｔ＿ｂｌａｎｋとの間で交互に動作してもよい。一例として、各データリフレッシュ期間Ｔ＿ｒｅｆｒｅｓｈを、６０Ｈｚのデータリフレッシュ動作に従って約１６．６７ミリ秒（ｍｓ）とする一方、各垂直ブランキング期間Ｔ＿ｂｌａｎｋを約１秒として、ディスプレイ１４の全体のリフレッシュレートを１Ｈｚまで低下させることができる。そのように構成すると、Ｔ＿ｂｌａｎｋのリフレッシュ期間を調整して、ディスプレイ１４の全体のリフレッシュレートを調整することができる。例えば、Ｔ＿ｂｌａｎｋの期間が０．５秒に調整される場合、全体のリフレッシュレートは約２Ｈｚに増加し得る。本明細書に記載される実施形態では、Ｔ＿ｂｌａｎｋは、Ｔ＿ｒｅｆｒｅｓｈよりも期間が（例えば）少なくとも２倍、少なくとも１０倍、少なくとも３０倍、又は少なくとも６０倍長くてもよい。
【００８６】
図１０は、低リフレッシュレート動作をサポートするために使用され得るディスプレイ１４内の例示的な有機発光ダイオード表示画素２２の概略図である。図１０の画素２２は、図３に示す画素２２と同様の構造を有することができる（すなわち、図１０の画素２２は、図３の画素２２と同じ数のトランジスタ及びコンデンサを有する）。発光トランジスタＴｅｍ１及びＴｅｍ２は、発光線３１２を介して発光制御信号ＥＭ（ｎ）を受信するように構成されたゲートを有する。半導体酸化物トランジスタＴｏｘｉｄｅは、第１の走査線３１４−１を介して第１の走査制御信号ＳＣ１（ｎ）を受信するように構成されたゲート端子を有する。データローディングトランジスタＴｄａｔａは、第２の走査線３１４−２を介して第２の走査制御信号ＳＣ２（ｎ）を受信するように構成されたゲート端子を有する。
【００８７】
図３の画素構成とは対照的に、図１０の表示画素２２の初期化線は、画素２２内の１つのトランジスタにのみ接続される。図１０に示すように、初期化トランジスタＴｉｎｉは、ノード３（すなわち、駆動トランジスタのドレイン端子）に結合されたソース端子と、第３の走査線３１４−３を介して第３の走査制御信号ＳＣ３（ｎ）を受信するように構成されたゲート端子と、動的初期化線３０８’に結合されたドレイン端子と、を有する。表示画素２２は、ノード４（すなわち、ＯＬＥＤ３０４のアノード端子）に結合されたソース端子と、アレイ内の後続行から生成された走査制御信号ＳＣ３（ｎ＋１）を受信するように構成されたゲート端子と、アノードリセット線３０９に結合されたドレイン端子と、を有するアノードリセットトランジスタＴａｒを更に含んでもよい。動的初期化線３０８’及びアノードリセット線３０９は、画素２２の動作中、線３０８’上の初期化電圧Ｖｄｉｎｉ（ｎ）及び線３０９上のアノードリセット電圧Ｖａｒに対して異なるレベルにバイアスをかけることができるように、別個の制御線であってもよい。
【００８８】
図１１は、リフレッシュ期間（「リフレッシュフレーム」と称されることもある）及び垂直ブランキング期間（「垂直ブランキングフレーム」と称されることもある）の両方において図１０の表示画素２２に印加され得る関連信号波形を示すタイミング図である。時刻ｔ１〜時刻ｔ２において、走査制御信号ＳＣ１（ｎ）及びＳＣ３（ｎ）をアサートして、初期化フェーズを実行する。初期化フェーズ中、初期化線３０８’は、低電圧ＶＬでバイアスされることにより、ノード３でのドレイン電圧Ｖｄが電圧ＶＬに引き下げられる。トランジスタＴｏｘｉｄｅもこの期間中にオンであるため、ノード２におけるゲート電圧ＶｇもＶＬに引き下げられる。その結果、コンデンサＣｓｔの両端間の電圧は、所定の電圧差（ＶＤＤＥＬ−ＶＬ）に設定される。
【００８９】
時刻ｔ３において、走査制御信号ＳＣ２（ｎ）を、Ｖｔｈサンプリング及びデータ書き込みフェーズを実行するためにローにパルスする。図３に関連して上述したように、駆動トランジスタが一時的にアクティブにされてゲート電圧Ｖｇを（Ｖｄａｔａ−Ｖｔｈ）まで充電する、信号ＳＣ２（ｎ）のアサート後の短時間は、第１のオンバイアスストレスフェーズＯＢＳ１を表す。時刻ｔ４の終了により、ノード１におけるソース電圧ＶｓはＶｄａｔａに設定され、Ｖｇ及びＶｄは両方とも、駆動トランジスタのダイオード接続によって（Ｖｄａｔａ−Ｖｔｈ）に設定される。よって、蓄積コンデンサＣｓｔの両端間電圧は、（ＶＤＤＥＬ−Ｖｄａｔａ＋Ｖｔｈ）に設定される。
【００９０】
低リフレッシュレート動作では、垂直ブランキングフレームは、リフレッシュフレームよりもはるかに長くてもよい。垂直ブランキングフレーム中のＶｔｈドリフトを防止するために、垂直ブランキングフレーム中に１つ以上のオンバイアスストレスフェーズを実装することが望ましい。しかしながら、垂直ブランキングフレーム中、信号ＳＣ１（ｎ）及びＳＣ２（ｎ）をアサートしてオンにし、Ｖｄａｔａの関数としてＶｓ及びＶｄを充電することができない。したがって、Ｖｓ及びＶｄを充電するために、別の機構を導入しなければならない。一実施形態によれば、初期化電圧Ｖｄｉｎｉ（ｎ）は、垂直ブランキングフレーム中に疑似オンバイアスストレスフェーズＯＢＳ２’を実行するために、信号ＳＣ３（ｎ）をアサートしながら低電圧ＶＬから高電圧ＶＨに動的に上昇させることができる。電圧ＶＨは、少なくともＶｄａｔａ以上であってもよく、これにより、駆動トランジスタがオンになり（ゲートがコンデンサＣｓｔによって（Ｖｄａｔａ−Ｖｔｈ）に保持される）、ノード１での電圧ＶｓもＶＨまで確実に充電される。
【００９１】
初期化電圧Ｖｄｉｎｉは、行毎に動的に調整されてもよいため、信号Ｖｄｉｎｉ（ｎ）は、行ベースの信号である（例えば、信号Ｖｄｉｎｉは、異なる行に対して異なる時間でアサートされ得る）。対照的に、アノードリセット電圧Ｖａｒは、固定直流（ＤＣ）グローバル電圧信号であってもよい。１つのオンバイアスストレス動作ＯＢＳ２’が垂直ブランキングフレーム中に実行される図１１の例は、単なる例示に過ぎない。一般に、垂直ブランキングフレーム中、２つ以上のオンバイアスストレス動作ＯＢＳ２’が実行されてもよい。例えば、オンバイアスストレス動作ＯＢＳ２’は、３０Ｈｚ、６０Ｈｚ、１２０Ｈｚ、２４０Ｈｚ、１０〜２４０Ｈｚ、又は他の好適な周波数の比較的高い周波数で実行されてもよい。
【００９２】
検査によると、時刻ｔ７−時刻ｔ８におけるオンバイアスストレスフェーズＯＢＳ２’は、時刻ｔ３−時刻ｔ４におけるオンバイアスストレスフェーズＯＳＢ１と質的に異なる（すなわち、オンバイアスストレスの期間が異なり、駆動トランジスタのソース−ドレイン端子に印加される実際の電圧も異なる）。このＯＢＳ１対ＯＢＳ２’の不整合は、気付くほどのフリッカを生じ得る。
【００９３】
フリッカの低減を助けるために、追加のオンバイアスストレスフェーズＯＢＳ２を、Ｖｔｈサンプリング及びデータプログラミングフェーズと発光フェーズとの間に挿入することができる（例えば、時刻ｔ５〜時刻ｔ６に挿入されたＯＢＳ２を参照）。図１１に示すように、リフレッシュフレーム内の追加のオンバイアスストレスフェーズＯＢＳ２は、垂直ブランキングフレーム内のＯＢＳ２’と質的に同一であってもよい。例えば、信号ＳＣ３（ｎ）は同じ期間にわたってローにパルスされ、信号Ｖｄｉｎｉ（ｎ）は同じＶＨレベルに動的にバイアスされ、時刻ｔ５〜時刻ｔ６は時刻ｔ７〜時刻ｔ８に等しくてもよい。長時間のオンバイアスストレスフェーズＯＢＳ２は、前の／短時間のオンバイアスストレスフェーズＯＢＳ１よりも優先され、リフレッシュ及び垂直ブランキング期間のオンバイアスストレス不整合を低減することにより、ディスプレイのフリッカ性能を改善させる。
【００９４】
図１１の例では、オンバイアスストレスフェーズＯＢＳ２は、発光フェーズの直前に挿入される。特定のシナリオでは、挿入されたフェーズＯＢＳ２中に駆動トランジスタ閾値Ｖｔｈをシフトさせることが可能である。例えば、ヒステリシス及び温度変動は、ＯＢＳ２中にＶｔｈをシフトさせる可能性があり、このために望ましくないムラの影響及び第１のフレーム応答劣化をもたらす恐れがある。
【００９５】
第１のフレーム応答劣化を防止するために、ＯＢＳ２の後及び発光フェーズの前に、Ｖｔｈサンプリングを実行すべきである。図１２は、別の実施形態に係る、第１のフレーム応答を改善するために、電圧サンプリング及びデータプログラミング動作が、どのように優勢なオンバイアスストレスフェーズＯＳＢ２の後に挿入され得るかを示すタイミング図である。図１２に示すように、第１のＶｔｈサンプリング及びデータプログラミングフェーズは、時刻ｔ３〜時刻ｔ４で実行されてもよく、優勢なオンバイアスストレスフェーズＯＢＳ２は、時刻ｔ５〜時刻ｔ６で実行されてもよく、第２のＶｔｈサンプリング及びデータプログラミングフェーズは、ＯＢＳ２の後及び発光フェーズの前に、時刻ｔ７〜７８で実行されてもよい。図３及び１１に関連して上述したように、時刻ｔ７において、駆動トランジスタが一時的にアクティブにされてゲート電圧Ｖｇを（Ｖｄａｔａ−Ｖｔｈ）まで充電する、信号ＳＣ２（ｎ）のアサート後の短時間は、瞬時オンバイアスストレスフェーズＯＢＳ３を表す。時刻ｔ８の終了により、ノード１におけるソース電圧Ｖｓは、Ｖｄａｔａに設定され、Ｖｇ及びＶｄは両方とも、駆動トランジスタのダイオード接続によって（Ｖｄａｔａ−Ｖｔｈ）に設定される。
【００９６】
ＯＢＳ２後に別のＶｔｈサンプリング及びデータプログラミング動作を実行することは、ＯＢＳ２中の潜在的なＶｔｈドリフトに対応するのに役立ち、それにより第１のフレーム応答を改善することができる。ＯＢＳ１及びＯＢＳ３などの短時間のオンバイアスストレスフェーズは、リフレッシュフレーム中に行われるが、長時間のオンバイアスストレスフェーズＯＢＳ２が依然として優先であり、垂直ブランキングフレームのＯＢＳ２’と整合する場合には、フリッカを最小限に抑えることができる。ＯＢＳ２とＯＢＳ２’との間の不整合を引き起こすのに生じ得るもう１つの潜在的な問題は、異なる期間中に画素２２に印加されるデータ信号が異なる可能性があることである。図１２の例に示すように、ＯＢＳ２中の駆動トランジスタの両端間のＶｓｇが（ＶＨ−（Ｖｄａｔａ１−Ｖｔｈ））であり得る一方、ＯＢＳ２’中の駆動トランジスタの両端間のＶｓｇは（ＶＨ−（Ｖｄａｔａ２−Ｖｔｈ））となる可能性があり、Ｖｄａｔａ１はＶｄａｔａ２に等しくない。Ｖｄａｔａ１がＶｄａｔａ２と等しくない場合、リフレッシュフレームと垂直ブランキングフレームとの間のオンバイアスストレス電圧は異なることになり、目立つフリッカ及び／又は低階調光学応答をもたらし得る。
【００９７】
ＯＢＳ２とＯＢＳ２’との間のデータ信号における潜在的不整合を補償するために、行ベースの初期化電圧Ｖｄｉｎｉ（ｎ）は、わずかに異なる電圧レベルに動的に調整されてもよい、及び／又はアノードリセット電圧Ｖａｒは、リフレッシュフレームと垂直ブランキングフレームとの間を遷移するときに、わずかに異なる電圧レベルに動的に同調されてもよい。図１３は、リフレッシュ期間及び垂直ブランキング期間中に、電圧Ｖｄｉｎｉ（ｎ）及び／又はＶａｒがどのように動的に調整され得るかを示すタイミング図である。図１３に示すように、初期化電圧Ｖｄｉｎｉ（ｎ）は、リフレッシュフレームのＯＢＳ２中にＶＬからＶＨまで上昇し得るが、垂直ブランキングフレームのＯＢＳ２’中にはＶＬからＶＨ’まで上昇し得る。ＶＨの差（すなわち、ＶＨ’−ＶＨ）は、データ信号の不整合の補償を助けるために（Ｖｄａｔａ２−Ｖｄａｔａ１）と等しくてもよく、それにより、リフレッシュと垂直ブランキングフレームとを切り換えるときに、残留フリッカを排除し、望ましくない輝度ギャップを閉じることができる。
【００９８】
所望であれば、アノードリセット電圧Ｖａｒは、リフレッシュと垂直ブランキング期間との間の不整合を低減するのに役立つように調整されてもよい。図１３に示すように、アノードリセット電圧Ｖａｒは、リフレッシュフレーム中の公称電圧レベルＶａｒ＿ｎｏｍから、垂直ブランキングフレーム中の調整電圧レベルＶａｒ＿ａｄｊに調整されてもよい。Ｖａｒの差（すなわち、Ｖａｒ＿ａｄｊ−Ｖａｒ＿ｎｏｍ）は、画素２２内の動作不整合の補償を助けることにより、リフレッシュと垂直ブランキングフレームとを切り換えるときに、残留フリッカを排除し、望ましくない輝度ギャップを閉じる任意の適切な電圧デルタであってもよい。行ベースの信号である初期化電圧Ｖｄｉｎｉ（ｎ）とは対照的に、アノードリセット電圧Ｖａｒはサブフレームベースの信号であってもよい（例えば、Ｖａｒは、行毎に調整される必要はなく、リフレッシュフレームから垂直ブランキングフレームに切り換えるときに調整することができる）。アノードリセット電圧Ｖａｒのサブフレームベースの同調は、それだけで（初期化電圧をＶＨ’に上昇させることなく）、又は初期化電圧をＶＨ’に上昇させることと組み合わせて、望ましくない表示アーチファクトを最小化し、表示性能を最適化することができる。
【００９９】
図１４Ａは、外部電流感知動作をサポートするために、図１０に示すタイプの表示画素がどのように構成され得るかを示す図である。図１４Ｂは、このような外部電流感知動作を実行するための関連行制御信号の挙動を示すタイミング図である。図１４Ｂに示すように、走査制御ＳＣ３（ｎ）は、初期化フェーズを実行するためにローにバルスされ、次に、走査制御信号ＳＣ２（ｎ）がＶｔｈサンプリング及びデータプログラミングフェーズを実行するためにローにパルスされてもよい。その後いくらかの時間をおいて（例えば、ディスプレイがオフ／アイドルであるとき、又はユーザがディスプレイを見ていない他の時間）、制御信号ＳＣ３（ｎ）及びＳＣ２（ｎ）が両方とも同時にアサートされる一方、ＳＣ１（ｎ）がデアサートされて電流感知動作を実行する。
【０１００】
図１４Ａを再び参照すると、電流感知フェーズ中のローＳＣ１（ｎ）がトランジスタＴｏｘｉｄｅをオフにするのに対し、ローＳＣ３（ｎ）及びローＳＣ２（ｎ）はそれぞれ、トランジスタＴｄａｔａ及びＴｉｎｉをオンにする。発光制御信号ＥＭ（ｎ）をこの期間デアサートして、トランジスタＴｅｍ１及びＴｅｍ２を無効にすべきである。このように構成すると、感知電流は、感知電流経路１４００によって示されるように、データ線３１０からトランジスタＴｄａｔａ、Ｔｄｒｉｖｅ、及びＴｉｎｉを介して初期化線３０８’に流れることができる。初期化電圧Ｖｄｉｎｉ（ｎ）は、電流感知動作中に低電圧ＶＬに設定されるべきである。電流１４００は、感知回路２５（図２を参照）を使用して測定され、記憶回路２９に記憶された補償データを生成することができる。上述のように、画素内Ｖｔｈ相殺と組み合わせた電流感知による外部Ｖｔｈ補償は、駆動トランジスタの閾値電圧に関連する望ましくないＴＦＴ効果を最小化するのに役立ち、ディスプレイの寿命にわたって一貫した輝度レベルを維持するのを助けることができる。
【０１０１】
３つの別個のオンバイアスストレスフェーズ（例えば、ＯＢＳ１、ＯＢ２、及びＯＢＳ３）が発光フェーズの前に実行される図１３の例は、単なる例示に過ぎない。図１５は、ＯＢＳ１が除かれる別の好適な動作方法を示す。図１５に示すように、発光フェーズの前に、２つの別個のオンバイアスストレスフェーズ（例えば、ＯＢＳ２及びＯＢＳ３）のみが実行される。したがって、走査制御信号ＳＣ２（ｎ）は、各リフレッシュフレーム中（すなわち、ＯＢＳ３の間）に１回のみパルスされる必要がある。なお、ＯＢＳ１を除くことにより、ＳＣ３（ｎ）の先頭パルスを除くこともできるため（図１３〜図１５を比較）、ＯＢＳ２は発光フェーズの直後に実行することができる。このようにディスプレイを動作させることにより、ＯＢＳ２を実行する必要性をなくすことで、電力を節約し、性能を向上させることができる。ディスプレイの動作の残りは、図１３のものと同様であり、再度詳細に説明する必要はない。所望であれば、電圧Ｖｄｉｎｉ（ｎ）及びＶａｒは、データ信号の不整合を補償するのに役立つように動的に調整されてもよく、それにより、リフレッシュと垂直ブランキングフレームとを切り換えるとき、残留フリッカを排除し、望ましくない輝度ギャップを閉じることができる。
【０１０２】
図１６は、図１０に示すタイプの表示画素回路２２を動作させる別の好適な方法を示すタイミング図である。図１６に示すように、時刻ｔ６の前の動作は、アクティブ／リフレッシュ期間中に実行され、時刻ｔ６後の動作は、ブランキング期間中に実行される。時刻ｔ１において、アクティブデータリフレッシュ期間を開始するように発光信号ＥＭをデアサートし得る（例えば、ハイに駆動し得る）。期間Δｔ２中、信号ＳＣ３（ｎ）及びＳＣ３（ｎ＋１）を選択的にパルスし、低電圧レベルＶＩＮＩ＿Ｌから高電圧レベルＶＩＮＩ＿ＨへとＶｄｉｎｉ（ｎ）を動的に調整することによって、前オンバイアスストレスフェーズ（ｐｒｅ−ＯＢＳ）が実行されてもよい。信号ＳＣ３（ｎ）をアサートすると、トランジスタＴｉｎｉがオンになり、駆動トランジスタのドレイン端子にＶＩＮＩ＿Ｈが印加される一方、信号ＳＣ３（ｎ＋３）をアサートすると、トランジスタＴａｒがオンになり、ＯＬＥＤでアノードリセットが実行される。
【０１０３】
期間Δｔ３中、信号ＳＣ３（ｎ）及びＳＣ３（ｎ＋１）をローにパルスしながら、信号ＳＣ１をハイにパルスすることによって初期化フェーズを実行することができる。電圧Ｖｄｉｎｉは、ＶＩＮＩ＿Ｌレベルに戻る。信号ＳＣ１をハイに駆動すると、ｎチャネル半導体酸化物トランジスタＴｏｘｉｄｅがオンになる。信号ＳＣ３（ｎ）をローに駆動すると、トランジスタＴｉｎｉがオンになり、駆動トランジスタのドレイン端子にＶＩＮＩ＿Ｌが印加される一方、信号ＳＣ３（ｎ＋３）をハイに駆動すると、トランジスタＴａｒがオンになり、ＯＬＥＤ上で再びアノードリセットが実行される。
【０１０４】
期間Δｔ４中、信号ＳＣ１が依然としてハイであり、信号ＳＣ３（ｎ）及びＳＣ３（ｎ＋１）がデアサートされたままである間、信号ＳＣ２をローにパルスすることによってデータプログラミング／サンプリングフェーズを実行することができる。信号ＳＣ２をローに駆動すると、トランジスタＴｄａｔａがオンになり、駆動トランジスタのソース端子に所望のデータ信号がロードされる一方、トランジスタＴｏｘｉｄｅはオンに保たれて駆動トランジスタの閾値電圧Ｖｔｈのサンプリングを実行することができる。
【０１０５】
期間Δｔ５中、Ｖｄｉｎｉ（ｎ）がＶＩＮＩ＿Ｈに調節されている間、信号ＳＣ３（ｎ）及びＳＣ３（ｎ＋１）を選択的にパルスすることによって、後オンバイアスストレスフェーズ（ｐｏｓｔ−ＯＢＳ）が実行されてもよい。信号ＳＣ３（ｎ）をアサートすると、トランジスタＴｉｎｉがオンになり、再び駆動トランジスタのドレイン端子にＶＩＮＩ＿Ｈが印加される一方、信号ＳＣ３（ｎ＋３）をアサートすると、トランジスタＴａｒがオンになり、再びＯＬＥＤでアノードリセットが実行される。
【０１０６】
所望であれば、アノードリセット電圧Ｖａｒは、アクティブ期間とブランキング期間との間の不整合を低減するのに役立つように、時刻ｔ６で調整されてもよい。時刻ｔ６におけるＶａｒの電圧変化は、画素２２内の動作不整合の補償を助けることにより、リフレッシュフレームと垂直ブランキングフレームとを切り換えるとき、残留フリッカを排除し、望ましくない輝度ギャップを閉じる任意の好適な電圧デルタであってもよい。時刻ｔ７において、ブランキング期間を開始するように発光信号ＥＭをデアサートし得る（例えば、ハイに駆動し得る）。ブランキング期間中、データ線上のデータ信号は、動的電力消費を低減するのを助けるために、何らかの所定電圧レベルＶｐａｒｋに留められてもよい。所望であれば、ＶＩＮＩ＿Ｈ及びＶａｒは、アクティブ期間とブランキング期間との間で異なっていてもよい。所望であれば、ＶＩＮＩ＿Ｈ、Ｖａｒ、及びＶｐａｒｋも、異なるブランキング期間の間で異なっていてもよい。
【０１０７】
なお、アクティブフレーム内のΔｔ２中のｐｒｅ−ＯＢＳフェーズ及びΔｔ５中のｐｏｓｔ−ＯＢＳフェーズは、ブランキングフレーム内のΔｔ８中の第１の追加のｐｏｓｔ−ＯＢＳフェーズ及びΔｔ９中の第２の追加のｐｏｓｔ−ＯＢＳフェーズを追加することになる。ブランキング期間中、信号ＳＣ３（ｎ＋１）のパルスは、調整されたＶａｒ電圧を使用して、少なくとも３つの対応するアノードリセットを実行するように機能する。図１６に関連して例示される駆動スキームは、（一例として）画素アレイの各側に４つのゲートドライバを使用して実装されてもよく、ＳＣ２、ＥＭ、Ｖｄｉｎｉ、及びＳＣ３（ｎ＋１）信号ドライバは、アレイの第１の側に形成され、ＳＣ１、ＳＣ２、ＳＣ３、Ｖｄｉｎｉ信号ドライバは、アレイの第２の側に形成され、これは、計５つのゲートドライバと同等である。
【０１０８】
図１７Ａは、表示画素２２の別の好適な実装を示す。図１７Ａの画素構造は、初期化トランジスタＴｉｎｉが駆動トランジスタのゲートに結合され、追加の専用オンバイアスストレストランジスタＴｏｂｓが駆動トランジスタのソース端子に接続されていることを除いて、図１０の画素構造と同様である。具体的には、トランジスタＴｉｎｉは、駆動トランジスタのゲート端子に接続された第１のソース−ドレイン端子と、第４の走査制御信号ＳＣ４を受信するように構成されたゲート端子と、初期化電圧Ｖｉｎｉが提供される初期化線に接続された第２のソース−ドレイン端子と、を備えたｎチャネル半導体酸化物トランジスタとして実装され得る。トランジスタＴｏｂｓは、駆動トランジスタのソース端子に接続された第１のソース−ドレイン端子と、第３の走査制御信号ＳＣ３を受信するように構成されたゲート端子（トランジスタＴａｒと共有される）と、オンバイアスストレス電圧Ｖｏｂｓが提供されるオンバイアスストレス線に接続された第２のソース−ドレイン端子と、を有するｐチャネルシリコントランジスタとして実装され得る。オンバイアスストレス電圧Ｖｏｂｓは、サンプリングされたＶｔｈが可能な限り所望のＶｄａｔａに近づくように、駆動トランジスタに印加され得る何らかの所定の又は好適な電圧レベルに設定されてもよい。
【０１０９】
図１７Ａの例では、トランジスタＴｏｘｉｄｅ及びＴｉｎｉがｎ型半導体酸化物トランジスタを使用して実装され、残りのトランジスタがｐ型シリコントランジスタを使用して実装されているが、これは単に例示に過ぎない。所望であれば、トランジスタＴｏｘｉｄｅ及びＴｉｎｉは、代替的にｐ型半導体酸化物トランジスタとして実装されてもよく、他のトランジスタＴｅｍ１、Ｔｅｍ２、Ｔｄｒｉｖｅ、Ｔｄａｔａ、Ｔａｒ、及び／又はＴｏｂｓのうちの任意の１つ以上は、ｎ型又はｐ型半導体酸化物トランジスタ又はｎ型シリコントランジスタとして実装されてもよく、画素２２は、８つ以上又は８個未満のトランジスタを含んでもよく、画素２２は、２つ以上のコンデンサを含んでもよい。
【０１１０】
図１７Ｂは、図１７Ａに示す画素２２の動作を示すタイミング図である。図１７Ａに示すように、時刻ｔ６の前の動作は、アクティブ／リフレッシュ期間中に実行され、時刻ｔ６後の動作は、ブランキング期間中に実行される。時刻ｔ１において、発光信号ＥＭは、アクティブデータリフレッシュ期間を開始するようにデアサートされ得る（例えば、ハイに駆動され得る）。期間Δｔ２中、信号ＳＣ３（ｎ）を選択的にパルスすることによって、前オンバイアスストレスフェーズ（ｐｒｅ−ＯＢＳ）が実行されてもよい。信号ＳＣ３（ｎ）をアサートすると、トランジスタＴｏｂｓがオンになり、駆動トランジスタのソース端子にＶｏｂｓが印加され、また、トランジスタＴａｒがオンになり、ＯＬＥＤでアノードリセットが実行される。
【０１１１】
期間Δｔ３中、他の信号がデアサートされている間に、信号ＳＣ４をハイにパルスすることによって初期化フェーズを実行することができる。信号ＳＣ４をハイに駆動すると、ｎチャネル半導体酸化物トランジスタＴｉｎｉがオンになり、駆動トランジスタのゲート端子に初期化電圧Ｖｉｎｉが印加される。信号ＳＣ３はこの時点でハイであるため、Δｔ３中はアノードリセットが行われない。
【０１１２】
期間Δｔ４中、信号ＳＣ１が依然としてハイであり、信号ＳＣ３（ｎ）及びＳＣ４がデアサートされている間、信号ＳＣ２をローにパルスすることによってデータプログラミング／サンプリングフェーズを実行することができる。信号ＳＣ２をローに駆動すると、トランジスタＴｄａｔａがオンになり、駆動トランジスタのソース端子に所望のデータ信号がロードされる一方、トランジスタＴｏｘｉｄｅはオンに保たれて駆動トランジスタの閾値電圧Ｖｔｈのサンプリングを実行することができる。
【０１１３】
期間Δｔ５中、信号ＳＣ３（ｎ）を選択的にパルスすることによって、後オンバイアスストレスフェーズ（ｐｏｓｔ−ＯＢＳ）が実行されてもよい。信号ＳＣ３（ｎ）をアサートすると、トランジスタＴｏｂｓを再びオンにして、駆動トランジスタのソース端子にＶｏｂｓを印加し、また、トランジスタＴａｒをオンにして、ＯＬＥＤにおいてアノードリセットを実行する。
【０１１４】
所望であれば、アノードリセット電圧Ｖａｒ及びオンバイアスストレス電圧Ｖｏｂｓは、アクティブ期間とブランキング期間との間の不整合を低減するのに役立つように、時刻ｔ６で調整されてもよい。時刻ｔ６におけるＶａｒ及びＶｏｂｓの電圧変化は、画素２２内の動作不整合の補償を助けることにより、リフレッシュフレームと垂直ブランキングフレームとを切り換えるとき、残留フリッカを排除し、望ましくない輝度ギャップを閉じる任意の好適な電圧デルタであってもよい。時刻ｔ７において、ブランキング期間を開始するように発光信号ＥＭをデアサートし得る（例えば、ハイに駆動し得る）。ブランキング期間中、データ線上のデータ信号は、動的電力消費を低減するのを助けるために、何らかの所定電圧レベルＶｐａｒｋに留められてもよい。所望であれば、Ｖｏｂｓ及びＶａｒは、アクティブ期間とブランキング期間との間で異なっていてもよい。所望であれば、Ｖｏｂｓ、Ｖａｒ、及びＶｐａｒｋも、異なるブランキング期間の間で異なっていてもよい。
【０１１５】
なお、アクティブフレーム内のΔｔ２中のｐｒｅ−ＯＢＳ／アノードリセット（ＡＲ）フェーズ及びΔｔ５中のｐｏｓｔ−ＯＢＳ／アノードリセットフェーズは、ブランキングフレーム内のΔｔ８中の第１の追加のｐｏｓｔ−ＯＢＳ／ＡＲフェーズ及びΔｔ９中の第２の追加のｐｏｓｔ−ＯＢＳ／ＡＲフェーズを追加することになる。ブランキング期間中、信号ＳＣ３のパルスは、調整されたＶａｒ電圧を使用して、少なくとも２つの対応するアノードリセットを実行するように機能する。図１７Ａ／Ｂに関連して例示された駆動スキームは、（一例として）画素アレイの各側に３つのゲートドライバを使用して実装されてもよく、ＳＣ１、ＳＣ２、及びＥＭ信号ドライバは、アレイの第１の側に形成され、ＳＣ２、ＳＣ３、ＳＣ４信号ドライバは、アレイの第２の側に形成され、これは計５つのゲートドライバと同等である。
【０１１６】
図１８Ａは、表示画素２２の別の好適な実装を示す。図１８Ａの画素構造は、初期化トランジスタＴｉｎｉがＳＣ１（ｎ−２）によって制御され、ＳＣ１信号が上記の２行からであることを除いては、図１７Ａの画素構造と同様である。図１７Ａの例と同様に、図１８ＡのトランジスタＴｉｎｉは、ｎチャネル半導体酸化物トランジスタとして実装され得る。図１８Ａの例では、トランジスタＴｏｘｉｄｅ及びＴｉｎｉがｎ型半導体酸化物トランジスタを使用して実装され、残りのトランジスタがｐ型シリコントランジスタを使用して実装されているが、これは単に例示に過ぎない。所望であれば、トランジスタＴｏｘｉｄｅ及びＴｉｎｉは、代替的にｐ型半導体酸化物トランジスタとして実装されてもよく、他のトランジスタＴｅｍ１、Ｔｅｍ２、Ｔｄｒｉｖｅ、Ｔｄａｔａ、Ｔａｒ、及び／又はＴｏｂｓのうちの任意の１つ以上は、ｎ型又はｐ型半導体酸化物トランジスタ又はｎ型シリコントランジスタとして実装されてもよく、画素２２は、８つ超又は８つ未満のトランジスタを含んでもよく、画素２２は、２つ以上のコンデンサを含んでもよい。
【０１１７】
図１８Ｂは、図１８Ａに示す画素２２の動作を示すタイミング図である。図１８Ａに示すように、時刻ｔ６の前の動作は、アクティブ／リフレッシュ期間中に実行され、時刻ｔ６後の動作は、ブランキング期間中に実行される。時刻ｔ１において、発光信号ＥＭは、アクティブ期間を開始するようにデアサートされ得る（例えば、ハイに駆動され得る）。期間Δｔ２中、信号ＳＣ３（ｎ）を選択的にパルスすることによって、ｐｒｅ−ＯＢＳ／ＡＲフェーズを実行することができる。信号ＳＣ３（ｎ）をアサートすると、トランジスタＴｏｂｓがオンになり、駆動トランジスタのソース端子にＶｏｂｓが印加され、また、トランジスタＴａｒもオンになり、ＯＬＥＤでアノードリセットが実行される。
【０１１８】
期間Δｔ３中、他の信号がデアサートされている間に、信号ＳＣ１（ｎ−２）をハイにパルスすることによって、初期化フェーズを実行することができる。信号ＳＣ１（ｎ−２）をハイに駆動すると、ｎチャネル半導体酸化物トランジスタＴｉｎｉがオンになり、駆動トランジスタのゲート端子に初期化電圧Ｖｉｎｉが印加される。信号ＳＣ３はこの時点でハイであるため、Δｔ３中にはアノードリセットが行われない。
【０１１９】
期間Δｔ４中、信号ＳＣ１（ｎ）が依然としてハイであり、信号ＳＣ３及びＳＣ１（ｎ−２）がデアサートされたままである間、信号ＳＣ２をローにパルスすることによってデータプログラミング／サンプリングフェーズを実行することができる。信号ＳＣ２をローに駆動すると、トランジスタＴｄａｔａがオンになり、駆動トランジスタのソース端子に所望のデータ信号がロードされる一方、トランジスタＴｏｘｉｄｅはオンに保たれて駆動トランジスタの閾値電圧Ｖｔｈのサンプリングを実行することができる。
【０１２０】
期間Δｔ５中、信号ＳＣ３（ｎ）を選択的にパルスすることによって、ｐｏｓｔ−ＯＢＳ／ＡＲフェーズを実行することができる。信号ＳＣ３（ｎ）をアサートすると、トランジスタＴｏｂｓが再びオンになり、駆動トランジスタのソース端子にＶｏｂｓが印加され、また、トランジスタＴａｒもオンになり、ＯＬＥＤでアノードリセットが実行される。
【０１２１】
所望であれば、アノードリセット電圧Ｖａｒ及びオンバイアスストレス電圧Ｖｏｂｓは、アクティブ期間とブランキング期間との間の不整合を低減するのに役立つように、時刻ｔ６で調整されてもよい。時刻ｔ６におけるＶａｒ及びＶｏｂｓの電圧変化は、画素２２内の動作不整合の補償を助けることにより、リフレッシュフレームと垂直ブランキングフレームとを切り換えるとき、残留フリッカを排除し、望ましくない輝度ギャップを閉じる任意の好適な電圧デルタであってもよい。時刻ｔ７において、ブランキング期間を開始するように発光信号ＥＭをデアサートし得る（例えば、ハイに駆動し得る）。ブランキング期間中、データ線上のデータ信号は、動的電力消費を低減するのを助けるために、何らかの所定電圧レベルＶｐａｒｋに留められてもよい。所望であれば、Ｖｏｂｓ及びＶａｒは、アクティブ期間とブランキング期間との間で異なっていてもよい。所望であれば、Ｖｏｂｓ、Ｖａｒ、及びＶｐａｒｋも、異なるブランキング期間の間で異なっていてもよい。
【０１２２】
なお、アクティブフレーム内のΔｔ２中のｐｒｅ−ＯＢＳ／ＡＲフェーズ及びΔｔ５中のｐｏｓｔ−ＯＢＳ／ＡＲフェーズは、ブランキングフレーム内のΔｔ８中の第１の追加のｐｏｓｔ−ＯＢＳ／ＡＲフェーズ及びΔｔ９中の第２の追加のｐｏｓｔ−ＯＢＳ／ＡＲフェーズを追加することになる。ブランキング期間中、信号ＳＣ３のパルスは、調整されたＶａｒ電圧を使用して、少なくとも２つの対応するアノードリセットを実行するように機能する。図１８Ａ／Ｂに関連して例示される駆動スキームは、（一例として）画素アレイの各側に３つのゲートドライバを使用して実装されてもよく、ＳＣ１、ＳＣ２、及びＳＣ３信号ドライバは、アレイの第１の側に形成され、ＳＣ１、ＳＣ２、及びＥＭ信号ドライバは、アレイの第２の側に形成され、これは、計４つのゲートドライバと同等である。
【０１２３】
図１９Ａは、表示画素２２の更に別の好適な実装を示す。図１９Ａの画素構造は、初期化トランジスタＴｉｎｉが駆動トランジスタのドレイン端子に結合されていることを除いて、図１８Ａの画素構造と同様である。具体的には、トランジスタＴｉｎｉは、駆動トランジスタのドレイン端子に接続された第１のソース−ドレイン端子と、第４の走査制御信号ＳＣ４を受信するように構成されたゲート端子と、初期化電圧Ｖｉｎｉが提供される初期化線に接続された第２のソース−ドレイン端子と、を備えることができる。図１８Ａの例とは異なり、図１９ＡのトランジスタＴｉｎｉは、ｐチャネルシリコントランジスタとして実装され得る。トランジスタＴｏｘｉｄｅのみがｎ型半導体酸化物トランジスタを使用して実装され、残りのトランジスタがｐ型シリコントランジスタを使用して実装される図１９Ａの例は、単に例示に過ぎない。所望であれば、トランジスタＴｏｘｉｄｅは、代替的にｐ型半導体酸化物トランジスタとして実装されてもよく、トランジスタＴｉｎｉは、ｎ型又はｐ型半導体酸化物トランジスタとして実装されてもよく、他のトランジスタＴｅｍ１、Ｔｅｍ２、Ｔｄｒｉｖｅ、Ｔｄａｔａ、Ｔａｒ、及び／又はＴｏｂｓのうちの任意の１つ以上は、ｎ型又はｐ型半導体酸化物トランジスタ又はｎ型シリコントランジスタとして実装されてもよく、画素２２は、８つ超又は８つ未満のトランジスタを含んでもよく、画素２２は、２つ以上のコンデンサを含んでもよい。
【０１２４】
図１９Ｂは、図１９Ａに示す画素２２の動作を示すタイミング図である。図１９Ａに示すように、時間ｔ６の前の動作は、アクティブ／リフレッシュ期間中に実行され、時間ｔ６後の動作は、ブランキング期間中に実行される。時刻ｔ１において、アクティブ期間を開始するように発光信号ＥＭをデアサートし得る（例えば、ハイに駆動し得る）。期間Δｔ２中、信号ＳＣ３（ｎ）を選択的にパルスすることによって、ｐｒｅ−ＯＢＳ／ＡＲフェーズを実行することができる。信号ＳＣ３（ｎ）をアサートすると、トランジスタＴｏｂｓがオンになり、駆動トランジスタのソース端子にＶｏｂｓが印加され、また、トランジスタＴａｒもオンになり、ＯＬＥＤでアノードリセットが実行される。
【０１２５】
期間Δｔ３中、信号ＳＣ１がハイである間に信号ＳＣ４をローにパルスすることによって、初期化フェーズを実行することができる。信号ＳＣ４をローに駆動すると、ｐチャネルシリコントランジスタＴｉｎｉがオンになり、駆動トランジスタのドレイン端子に初期化電圧Ｖｉｎｉが印加される。信号ＳＣ３はこの時点でハイであるため、Δｔ３中にはアノードリセットが行われない。
【０１２６】
期間Δｔ４中、信号ＳＣ１が依然としてハイであり、信号ＳＣ３及びＳＣ４がデアサートされたままである間、信号ＳＣ２をローにパルスすることによってデータプログラミング／サンプリングフェーズを実行することができる。信号ＳＣ２をローに駆動すると、トランジスタＴｄａｔａがオンになり、駆動トランジスタのソース端子に所望のデータ信号がロードされる一方、（ＳＣ１がハイであるため）トランジスタＴｏｘｉｄｅは、オンに保たれて駆動トランジスタの閾値電圧Ｖｔｈのサンプリングを実行することができる。
【０１２７】
期間Δｔ５中、信号ＳＣ３（ｎ）を選択的にパルスすることによって、ｐｏｓｔ−ＯＢＳ／ＡＲフェーズを実行することができる。信号ＳＣ３（ｎ）をアサートすると、トランジスタＴｏｂｓが再びオンになり、駆動トランジスタのソース端子にＶｏｂｓが印加され、また、トランジスタＴａｒがオンになり、ＯＬＥＤでアノードリセットが実行される。
【０１２８】
所望であれば、アノードリセット電圧Ｖａｒ及びオンバイアスストレス電圧Ｖｏｂｓは、アクティブ期間とブランキング期間との間の不整合を低減するのに役立つように、時刻ｔ６で調整されてもよい。時刻ｔ６において、Ｖａｒ及びＶｏｂｓの電圧変化は、画素２２内の動作不整合の補償を助けることにより、リフレッシュフレームと垂直ブランキングフレームとを切り換えるとき、残留フリッカを排除し、望ましくない輝度ギャップを閉じる任意の好適な電圧デルタであってもよい。時刻ｔ７において、ブランキング期間を開始するように発光信号ＥＭをデアサートし得る（例えば、ハイに駆動し得る）。ブランキング期間中、データ線上のデータ信号は、動的電力消費を低減するのを助けるために、何らかの所定電圧レベルＶｐａｒｋに留められてもよい。所望であれば、Ｖｏｂｓ及びＶａｒは、アクティブ期間とブランキング期間との間で異なっていてもよい。所望であれば、Ｖｏｂｓ、Ｖａｒ、及びＶｐａｒｋも、異なるブランキング期間の間で異なっていてもよい。
【０１２９】
なお、アクティブフレーム内のΔｔ２中のｐｒｅ−ＯＢＳ／ＡＲフェーズ及びΔｔ５中のｐｏｓｔ−ＯＢＳ／ＡＲフェーズは、ブランキングフレーム内のΔｔ８中の第１の追加のｐｏｓｔ−ＯＢＳ／ＡＲフェーズ及びΔｔ９中の第２の追加のｐｏｓｔ−ＯＢＳ／ＡＲフェーズを追加することになる。ブランキング期間中、信号ＳＣ３のパルスは、調整されたＶａｒ電圧を使用して、少なくとも２つの対応するアノードリセットを実行するように機能する。図１９Ａ／Ｂに関連して示される駆動スキームは、（一例として）画素アレイの各側に３つのゲートドライバを使用して実装されてもよく、ＳＣ２、ＳＣ３、及びＳＣ４信号ドライバは、アレイの第１の側に形成され、ＳＣ１、ＳＣ２、及びＥＭ信号ドライバが、アレイの第２の側に形成され、これは、計５つのゲートドライバと同等である。
【０１３０】
図２０Ａは、表示画素２２の更に別の好適な実装を示す。図２０Ａの画素構造は、初期化トランジスタＴｉｎｉがＳＣ２（ｎ−１）によって制御され、ＳＣ２信号が上記の１行からであることを除いては、図１９Ａの画素構造と同様である。図２０Ｂは、図２０Ａに示す画素２２の動作を示すタイミング図である。図２０Ａに示すように、時刻ｔ６の前の動作は、アクティブ／リフレッシュ期間中に実行され、時刻ｔ６後の動作は、ブランキング期間中に実行される。時刻ｔ１において、アクティブ期間を開始するように発光信号ＥＭをデアサートし得る（例えば、ハイに駆動し得る）。期間Δｔ２中、信号ＳＣ３（ｎ）を選択的にパルスすることによって、ｐｒｅ−ＯＢＳ／ＡＲフェーズを実行することができる。信号ＳＣ３（ｎ）をアサートすると、トランジスタＴｏｂｓがオンになり、駆動トランジスタのソース端子にＶｏｂｓが印加され、また、トランジスタＴａｒがオンになり、ＯＬＥＤでアノードリセットが実行される。
【０１３１】
期間Δｔ３中、信号ＳＣ１がハイである間、信号ＳＣ２（ｎ−１）をローにパルスすることによって初期化フェーズを実行することができる。信号ＳＣ２（ｎ−１）をローに駆動すると、ｐチャネルシリコントランジスタＴｉｎｉがオンになり、駆動トランジスタのドレイン端子に初期化電圧Ｖｉｎｉが印加される。信号ＳＣ３はこの時点でハイであるため、Δｔ３中にはアノードリセットが行われない。
【０１３２】
期間Δｔ４中、信号ＳＣ１が依然としてハイであり、信号ＳＣ３及びＳＣ２（ｎ−１）がデアサートされている間、信号ＳＣ２（ｎ）をローにパルスすることによってデータプログラミング／サンプリングフェーズを実行することができる。信号ＳＣ２をローに駆動すると、トランジスタＴｄａｔａがオンになり、駆動トランジスタのソース端子に所望のデータ信号がロードされる一方、（ＳＣ１がハイであるため）トランジスタＴｏｘｉｄｅはオンに保たれて駆動トランジスタの閾値電圧Ｖｔｈのサンプリングを実行することができる。
【０１３３】
期間Δｔ５中、信号ＳＣ３（ｎ）を選択的にパルスすることによって、ｐｏｓｔ−ＯＢＳ／ＡＲフェーズを実行することができる。信号ＳＣ３（ｎ）をアサートすると、トランジスタＴｏｂｓが再びオンになり、駆動トランジスタのソース端子にＶｏｂｓが印加され、また、トランジスタＴａｒがオンになり、ＯＬＥＤでアノードリセットが実行される。
【０１３４】
所望であれば、アノードリセット電圧Ｖａｒ及びオンバイアスストレス電圧Ｖｏｂｓは、アクティブ期間とブランキング期間との間の不整合を低減するのに役立つように、時刻ｔ６で調整されてもよい。時刻ｔ６において、Ｖａｒ及びＶｏｂｓの電圧変化は、画素２２内の動作不整合の補償を助けることにより、リフレッシュフレームと垂直ブランキングフレームとを切り換えるとき、残留フリッカを排除し、望ましくない輝度ギャップを閉じる任意の好適な電圧デルタであってもよい。時刻ｔ７において、発光信号ＥＭは、ブランキング期間を開始するようにデアサートされ得る（例えば、ハイに駆動され得る）。ブランキング期間中、データ線上のデータ信号は、動的電力消費を低減するのを助けるために、何らかの所定電圧レベルＶｐａｒｋに留められてもよい。所望であれば、Ｖｏｂｓ及びＶａｒは、アクティブ期間とブランキング期間との間で異なっていてもよい。所望であれば、Ｖｏｂｓ、Ｖａｒ、及びＶｐａｒｋも、異なるブランキング期間の間で異なっていてもよい。
【０１３５】
なお、アクティブフレーム内のΔｔ２中のｐｒｅ−ＯＢＳ／ＡＲフェーズ及びΔｔ５中のｐｏｓｔ−ＯＢＳ／ＡＲフェーズは、ブランキングフレーム内のΔｔ８中の第１の追加のｐｏｓｔ−ＯＢＳ／ＡＲフェーズ及びΔｔ９中の第２の追加のｐｏｓｔ−ＯＢＳ／ＡＲフェーズを追加することになる。図２０Ａ／Ｂに関連して例示される駆動スキームは、（一例として）画素アレイの各側に３つのゲートドライバを使用して実装されてもよく、ＳＣ１、ＳＣ２、及びＳＣ３信号ドライバは、アレイの第１の側に形成され、ＳＣ１、ＳＣ２、及びＥＭ信号ドライバは、アレイの第２の側に形成され、これは、計４つのゲートドライバと同等である。
【０１３６】
図２１Ａは、表示画素２２の更に別の好適な実装を示す。図２１Ａの画素構造は、初期化トランジスタＴｉｎｉがＳＣ３（ｎ−７）によって制御され、ＳＣ３信号が上記の７行からであることを除いては、図１９Ａの画素構造と同様である。図２１Ｂは、図２１Ａに示す画素２２の動作を示すタイミング図である。図２１Ａに示すように、時刻ｔ６の前の動作は、アクティブ／リフレッシュ期間中に実行され、時刻ｔ６後の動作は、ブランキング期間中に実行される。時刻ｔ１において、アクティブ期間を開始するように発光信号ＥＭをデアサートし得る（例えば、ハイに駆動し得る）。期間Δｔ２中、信号ＳＣ３（ｎ）を選択的にパルスすることによって、ｐｒｅ−ＯＢＳ／ＡＲフェーズを実行することができる。信号ＳＣ３（ｎ）をアサートすると、トランジスタＴｏｂｓがオンになり、駆動トランジスタのソース端子にＶｏｂｓが印加され、また、トランジスタＴａｒもオンになり、ＯＬＥＤでアノードリセットが実行される。
【０１３７】
期間Δｔ３中、信号ＳＣ１がハイである間に信号ＳＣ３（ｎ−７）をローにパルスすることによって、初期化フェーズを実行することができる。信号ＳＣ３（ｎ−７）をローに駆動すると、ｐチャネルシリコントランジスタＴｉｎｉがオンになり、駆動トランジスタのドレイン端子に初期化電圧Ｖｉｎｉが印加される。信号ＳＣ３はこの時点でハイであるため、Δｔ３中にはアノードリセットが行われない。
【０１３８】
期間Δｔ４中、信号ＳＣ１が依然としてハイであり、信号ＳＣ３及びＳＣ３（ｎ−７）がデアサートされている間、信号ＳＣ２（ｎ）をローにパルスすることによって、データプログラミング／サンプリングフェーズを実行することができる。信号ＳＣ２（ｎ）をローに駆動すると、トランジスタＴｄａｔａがオンになり、駆動トランジスタのソース端子に所望のデータ信号がロードされる一方、（ＳＣ１がハイであるため）トランジスタＴｏｘｉｄｅはオンに保たれて駆動トランジスタの閾値電圧Ｖｔｈのサンプリングを実行することができる。
【０１３９】
期間Δｔ５中、信号ＳＣ３（ｎ）を選択的にパルスすることによって、ｐｏｓｔ−ＯＢＳ／ＡＲフェーズを実行することができる。信号ＳＣ３（ｎ）をアサートすると、トランジスタＴｏｂｓが再びオンになり、駆動トランジスタのソース端子にＶｏｂｓが印加され、また、トランジスタＴａｒがオンになり、ＯＬＥＤでアノードリセットが実行される。
【０１４０】
所望であれば、アノードリセット電圧Ｖａｒ及びオンバイアスストレス電圧Ｖｏｂｓは、アクティブ期間とブランキング期間との間の不整合を低減するのに役立つように、時刻ｔ６で調整されてもよい。時刻ｔ６におけるＶａｒ及びＶｏｂｓの電圧変化は、画素２２内の動作不整合の補償を助けることにより、リフレッシュフレームと垂直ブランキングフレームとを切り換えるとき、残留フリッカを排除し、望ましくない輝度ギャップを閉じる任意の好適な電圧デルタであってもよい。時刻ｔ７において、ブランキング期間を開始するように発光信号ＥＭをデアサートし得る（例えば、ハイに駆動し得る）。ブランキング期間中、データ線上のデータ信号は、動的電力消費を低減するのを助けるために、何らかの所定電圧レベルＶｐａｒｋに留められてもよい。所望であれば、Ｖｏｂｓ及びＶａｒは、アクティブ期間とブランキング期間との間で異なっていてもよい。所望であれば、Ｖｏｂｓ、Ｖａｒ、及びＶｐａｒｋも、異なるブランキング期間の間で異なっていてもよい。
【０１４１】
なお、アクティブフレーム内のΔｔ２中のｐｒｅ−ＯＢＳ／ＡＲフェーズ及びΔｔ５中のｐｏｓｔ−ＯＢＳ／ＡＲフェーズは、ブランキングフレーム内のΔｔ８中の第１の追加のｐｏｓｔ−ＯＢＳ／ＡＲフェーズ及びΔｔ９中の第２の追加のｐｏｓｔ−ＯＢＳ／ＡＲフェーズを追加することになる。図２１Ａ／Ｂに関連して例示される駆動スキームは、（一例として）画素アレイの各側に３つのゲートドライバを使用して実装されてもよく、ＳＣ１、ＳＣ２、及びＳＣ３信号ドライバは、アレイの第１の側に形成され、ＳＣ１、ＳＣ２、及びＥＭ信号ドライバは、アレイの第２の側に形成され、これは、計４つのゲートドライバと同等である。
【０１４２】
画素内Ｖｔｈ相殺及び外部電流感知をサポートするように動作可能な表示画素２２を説明する図１〜図２１の実施形態は、単なる例示に過ぎず、本実施形態の範囲を限定することを意図するものではない。一般に、画素２２は、７つ超又は７つ未満の薄膜トランジスタを含むように修正されてもよく、より多くのコンデンサ又はより少ないコンデンサを含むこともできる。いずれの画素トランジスタの極性も反転させることができる（例えば、ｐ型トランジスタは、代わりにｎ型トランジスタを使用して実装することができ、逆もまた同様である）。１行当たり２つ以上の発光制御信号を使用することができる（例えば、トランジスタＴｅｍ１が、第１の発光信号ＥＭ１を使用して制御され、トランジスタＴｅｍ２が、第２の別個の発光信号ＥＭ２を使用して制御され得る）。１行当たり３つ超又は２つ未満の走査制御信号を使用することができ、任意選択的に、表示画素の２つ以上の隣接する行の間で各走査制御信号を共有することができる。所望であれば、高リフレッシュレート又は低リフレッシュレートディスプレイにおける、オンバイアスストレスを実施する他の方法を採用して、ヒステリシスの影響を軽減し、フリッカを最小限に抑えることができる。
【０１４３】
一実施形態によれば、ゲート端子とソース端子とドレイン端子とを有する駆動トランジスタと、駆動トランジスタのゲート端子及びドレイン端子にわたって結合された半導体酸化物トランジスタと、駆動トランジスタのゲート端子に接続された蓄積コンデンサと、駆動トランジスタのソース端子に接続されたデータローディングトランジスタと、駆動トランジスタと直列に結合された発光ダイオードであって、アノード端子及びカソード端子を備える発光ダイオードと、発光ダイオードのアノード端子に接続されたアノードリセットトランジスタと、を含む表示画素が提供される。
【０１４４】
別の実施形態によれば、表示画素は、駆動トランジスタのドレイン端子に接続された初期化トランジスタを含む。
【０１４５】
別の実施形態によれば、表示画素は、初期化トランジスタとアノードリセットトランジスタとの間に結合された発光トランジスタを含む。
【０１４６】
別の実施形態によれば、アノードリセットトランジスタは、動的に調整可能なアノードリセット電圧を受信するように構成され、初期化トランジスタは、動的に調整可能な初期化電圧を受信するように構成される。
【０１４７】
別の実施形態によれば、表示画素は、駆動トランジスタのゲート端子に接続された追加の半導体酸化物トランジスタを含む。
【０１４８】
別の実施形態によれば、半導体酸化物トランジスタは、表示画素アレイの所与の行内の表示画素に向けられたゲートドライバ信号を受信するように構成され、追加の半導体酸化物トランジスタは、表示画素アレイ内の所与の行の前の別の行の他の表示画素に向けられたゲートドライバ信号を受信するように構成される。
【０１４９】
一実施形態によれば、アノードとカソードとを有する有機発光ダイオードと、有機発光ダイオードと直列に結合された駆動トランジスタであって、ドレイン端子、ゲート端子、及びソース端子を有し、ｐ型シリコントランジスタである駆動トランジスタと、駆動トランジスタのゲート端子とドレイン端子との間に結合された半導体酸化物トランジスタであって、半導体酸化物トランジスタは、駆動トランジスタよりも低い漏れを呈する半導体酸化物トランジスタと、駆動トランジスタのソース端子とデータ線との間に結合されたデータローディングトランジスタであって、半導体酸化物トランジスタがオンである間アクティブにされて、第１のオンバイアスストレスフェーズを実行し、続いて閾値電圧サンプリング及びデータ書き込みフェーズを実行し、第１のオンバイアスストレスフェーズ中、データ電圧を少なくとも部分的に駆動トランジスタに印加するように構成されている、データローディングトランジスタと、を含む表示画素が提供される。
【０１５０】
別の実施形態によれば、表示画素は、初期化電圧が提供される初期化線と、駆動トランジスタのドレイン端子と初期化線との間に結合された初期化トランジスタと、を含み、初期化電圧は動的に調整可能である。
【０１５１】
別の実施形態によれば、閾値電圧サンプリング及びデータ書き込みフェーズ後、初期化トランジスタがオンにされて、第２のオンバイアスストレスフェーズを実行し、第２のオンバイアスストレスフェーズの少なくとも一部において、初期化電圧が、低電圧レベルから高電圧レベルまで動的に上昇させられる。
【０１５２】
別の実施形態によれば、表示画素は、駆動トランジスタ及び有機発光ダイオードと直列に結合された第１及び第２の発光トランジスタを含み、第１及び第２の発光トランジスタは、第２のオンバイアスストレスフェーズ後の発光フェーズ中にオンにされる。
【０１５３】
別の実施形態によれば、データローディングトランジスタは、半導体酸化物トランジスタがオンである間にアクティブにされて、第３のオンバイアスストレスフェーズを実行し、続いて追加の閾値電圧サンプリング及びデータ書き込みフェーズを実行し、第２のオンバイアスストレスフェーズ及び追加の閾値電圧サンプリング及びデータ書き込みフェーズは、第２のオンバイアスストレスフェーズ後及び発光フェーズ前に実行される。
【０１５４】
別の実施形態によれば、第２のオンバイアスストレスフェーズは、第１及び第３のオンバイアスストレスフェーズよりも長い。
【０１５５】
別の実施形態によれば、第１、第２、及び第３のオンバイアスストレスフェーズは、リフレッシュフレーム中に実行され、初期化トランジスタは、垂直ブランキングフレーム中にオンにされて、フリッカを低減するために第２のオンバイアスストレスフェーズと整合する第４のオンバイアスストレスフェーズを実行する。
【０１５６】
別の実施形態によれば、初期化電圧は、第４のオンバイアスストレスフェーズの少なくとも一部分の間に、低電圧レベルから高電圧レベルまで動的に上昇させられる。
【０１５７】
別の実施形態によれば、初期化電圧は、第４のオンバイアスストレスフェーズの少なくとも一部の間に、低電圧レベルから高電圧レベルとは異なる別の電圧レベルまで動的に上昇されて、第２のオンバイアスストレスフェーズと第４のオンバイアスストレスフェーズのストレス量を整合させるのを助ける。
【０１５８】
別の実施形態によれば、表示画素は、有機発光ダイオードのアノードと、アノードリセット電圧が提供されるアノードリセット線との間に結合されたアノードリセットトランジスタを含み、アノードリセット電圧は、リフレッシュフレーム中に第１の電圧レベルを呈し、垂直ブランキングフレーム中に第１の電圧レベルとは異なる第２の電圧レベルに動的に調整される。
【０１５９】
別の実施形態によれば、初期化トランジスタ、第１及び第２の発光トランジスタ、データローディングトランジスタ、及びアノードリセットトランジスタは全てｐ型シリコントランジスタである。
【０１６０】
別の実施形態によれば、初期化トランジスタ及びデータローディングトランジスタは、表示画素内のトランジスタエージング変化の影響を補償するのを助けるために、外部電流感知動作を実行する。
【０１６１】
一実施形態によれば、発光ダイオードと、発光ダイオードと直列に結合された駆動トランジスタと、を含む表示画素の動作方法が提供され、本方法は、駆動トランジスタのゲート端子とドレイン端子との間に結合された半導体酸化物トランジスタをオンにすることであって、半導体酸化物トランジスタが、駆動トランジスタよりも低い漏れを呈することと、半導体酸化物トランジスタがオンである間、駆動トランジスタのソース端子とデータ線との間に結合されたデータローディングトランジスタをアクティブにして、第１のオンバイアスストレス動作を実行し、データ電圧を少なくとも部分的に駆動トランジスタに印加することと、を含み、第１のオンバイアスストレス動作の後に、表示画素内の任意の他のトランジスタをオンにする必要なく、閾値電圧サンプリング及びデータ書き込み動作が自動的に続く。
【０１６２】
別の実施形態によれば、本方法は、駆動トランジスタのドレイン端子と初期化電圧が提供される初期化線との間に結合された初期化トランジスタを備え、駆動トランジスタのドレイン端子を低電圧レベルに初期化することと、閾値電圧サンプリング及びデータ書き込み動作後に初期化トランジスタをオンにして、第２のオンバイアスストレス動作を実行し、第２のオンバイアスストレス動作の少なくとも一部の間に、初期化電圧を低電圧レベルから高電圧レベルに動的に上昇させることと、を含む。
【０１６３】
別の実施形態によれば、本方法は、発光フェーズ中に、駆動トランジスタ及び発光ダイオードと直列に結合された発光トランジスタをオンにすることを含む。
【０１６４】
別の実施形態によれば、第１及び第２のオンバイアスストレス動作は、リフレッシュ期間中に実行され、垂直ブランキング期間中に初期化トランジスタをオンにして、フリッカを低減するために第２のオンバイアスストレス動作と整合する第３のオンバイアスストレス動作を実行することを含む。
【０１６５】
別の実施形態によれば、本方法は、第３のオンバイアスストレス動作の少なくとも一部で、第２のオンバイアスストレス動作と第３のオンバイアスストレス動作のストレス量を整合させるのを助けるために、初期化電圧を低電圧レベルから高電圧レベルとは異なる別の電圧レベルに動的に上昇させることを含む。
【０１６６】
別の実施形態によれば、本方法は、発光ダイオードに結合されたアノードリセットトランジスタを用いて、リフレッシュ期間中に第１の電圧レベルを表示画素に供給することと、垂直ブランキング期間中に第１の電圧レベルとは異なる第２の電圧レベルを表示画素に供給すること、を含む。
【０１６７】
別の実施形態によれば、本方法は、閾値電圧サンプリング及びデータ書き込み動作前に初期化トランジスタをオンにして、第３のオンバイアスストレス動作を実行することと、第３のオンバイアスストレス動作の少なくとも一部の間に初期化電圧を低電圧レベルから高電圧レベルに動的に上昇させることと、を含む。
【０１６８】
別の実施形態によれば、閾値電圧サンプリングは、画素内閾値電圧相殺を達成することを助け、本方法は、データローディングトランジスタ及び初期化トランジスタをオンにして、画素内閾値電圧相殺に加えて外部閾値電圧補償を実行することを含む。
【０１６９】
前述は単なる例示であり、当業者は、記載された実施形態の範囲及び精神から逸脱することなく、様々な修正を行うことができる。前述の実施形態は、個別に又は任意の組合せで実施することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９Ａ】
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【図１９Ｂ】
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【図２０Ａ】
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【図２０Ｂ】
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【図２１Ａ】
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【図２１Ｂ】
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【外国語明細書】
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