(57)【要約】【課題】小さなコストアップで、マルチレベル電力変換装置の高効率化を実現する。【解決手段】２４個のスイッチング素子（Ｑ１−Ｑ２４）を使用したマルチレベル電力変換装置（１）において、第３スイッチング素子（Ｑ３）、第４スイッチング素子（Ｑ４）、第５スイッチング素子（Ｑ５）、第６スイッチング素子（Ｑ６）、第１１スイッチング素子（Ｑ１１）、第１２スイッチング素子（Ｑ１２）、第１３スイッチング素子（Ｑ１３）及び第１４スイッチング素子（Ｑ１４）の８個のスイッチング素子のそれぞれに逆並列に接続された８個の外付けダイオード（Ｄ３３、Ｄ３４、Ｄ３５、Ｄ３６、Ｄ４１、Ｄ４２、Ｄ４３、Ｄ４４）を備える。【選択図】図２１
2020068582.tif 000002
【特許請求の範囲】
【請求項１】
直列に接続される第１スイッチング素子、第２スイッチング素子、第３スイッチング素子及び第４スイッチング素子と、当該４個のスイッチング素子により充放電される第１キャパシタを有する第１フライングキャパシタ回路と、
直列に接続される第５スイッチング素子、第６スイッチング素子、第７スイッチング素子及び第８スイッチング素子と、当該４個のスイッチング素子により充放電される第２キャパシタを有する第２フライングキャパシタ回路と、
直列に接続される第９スイッチング素子、第１０スイッチング素子、第１１スイッチング素子及び第１２スイッチング素子と、当該４個のスイッチング素子により充放電される第３キャパシタを有する第３フライングキャパシタ回路と、
直列に接続される第１３スイッチング素子、第１４スイッチング素子、第１５スイッチング素子及び第１６スイッチング素子と、当該４個のスイッチング素子により充放電される第４キャパシタを有する第４フライングキャパシタ回路と、
直列に接続される複数のスイッチング素子を有し、当該複数のスイッチング素子の両端が前記第１フライングキャパシタ回路の中点と前記第２フライングキャパシタ回路の中点にそれぞれ接続され、当該複数のスイッチング素子の中点が系統電源／交流負荷に接続された交流経路の一端に接続される第１出力回路と、
直列に接続される複数のスイッチング素子を有し、当該複数のスイッチング素子の両端が前記第３フライングキャパシタ回路の中点と前記第４フライングキャパシタ回路の中点にそれぞれ接続され、当該複数のスイッチング素子の中点が前記交流経路の他端に接続される第２出力回路と、を備え、
前記第１フライングキャパシタ回路及び前記第２フライングキャパシタ回路は直流電源の両端間に直列に接続され、前記第３フライングキャパシタ回路及び前記第４フライングキャパシタ回路は前記直流電源の両端間に直列に接続され、前記第１フライングキャパシタ回路と前記第２フライングキャパシタ回路との接続点と前記第３フライングキャパシタ回路と前記第４フライングキャパシタ回路との接続点との間が接続され、
本電力変換装置は、
前記第３スイッチング素子、前記第４スイッチング素子、前記第５スイッチング素子、前記第６スイッチング素子、前記第１１スイッチング素子、前記第１２スイッチング素子、前記第１３スイッチング素子及び前記第１４スイッチング素子の８個のスイッチング素子、及び／又は前記第１スイッチング素子、前記第２スイッチング素子、前記第７スイッチング素子、前記第８スイッチング素子、前記第９スイッチング素子、前記第１０スイッチング素子、前記第１５スイッチング素子及び前記第１６スイッチング素子の８個のスイッチング素子のそれぞれに逆並列に接続された８個又は１６個の外付けダイオードをさらに備えることを特徴とする電力変換装置。
【請求項２】
前記第１出力回路は、直列に接続される第１７スイッチング素子、第１８スイッチング素子、第１９スイッチング素子及び第２０スイッチング素子を有し、
前記第２出力回路は、直列に接続される第２１スイッチング素子、第２２スイッチング素子、第２３スイッチング素子及び第２４スイッチング素子を有し、
前記第１−第２４スイッチング素子は、寄生ダイオードが逆並列に形成される半導体スイッチング素子であることを特徴とする請求項１に記載の電力変換装置。
【請求項３】
前記第１出力回路は、直列に接続される第１７スイッチング素子、第１８スイッチング素子、第１９スイッチング素子及び第２０スイッチング素子を有し、
前記第２出力回路は、直列に接続される第２１スイッチング素子、第２２スイッチング素子、第２３スイッチング素子及び第２４スイッチング素子を有し、
前記第１−第２４スイッチング素子は、寄生ダイオードが逆並列に形成されないスイッチング素子であり、
前記第１−第２４スイッチング素子には、それぞれ外付けダイオードが逆並列に接続されており、
前記第１−第２４スイッチング素子の内、前記第３スイッチング素子、前記第４スイッチング素子、前記第５スイッチング素子、前記第６スイッチング素子、前記第１１スイッチング素子、前記第１２スイッチング素子、前記第１３スイッチング素子及び前記第１４スイッチング素子の８個のスイッチング素子、及び／又は前記第１スイッチング素子、前記第２スイッチング素子、前記第７スイッチング素子、前記第８スイッチング素子、前記第９スイッチング素子、前記第１０スイッチング素子、前記第１５スイッチング素子及び前記第１６スイッチング素子の８個のスイッチング素子に逆並列に接続された８個又は１６個の外付けダイオードは、他のスイッチング素子に逆並列に接続された外付けダイオードより低損失のものが選択されていることを特徴とする請求項１に記載の電力変換装置。
【請求項４】
直列に接続される第１スイッチング素子、第２スイッチング素子、第３スイッチング素子及び第４スイッチング素子と、当該４個のスイッチング素子により充放電される第１キャパシタを有する第１フライングキャパシタ回路と、
直列に接続される第５スイッチング素子、第６スイッチング素子、第７スイッチング素子及び第８スイッチング素子と、当該４個のスイッチング素子により充放電される第２キャパシタを有する第２フライングキャパシタ回路と、
直列に接続される第９スイッチング素子、第１０スイッチング素子、第１１スイッチング素子及び第１２スイッチング素子と、当該４個のスイッチング素子により充放電される第３キャパシタを有する第３フライングキャパシタ回路と、
直列に接続される第１３スイッチング素子、第１４スイッチング素子、第１５スイッチング素子及び第１６スイッチング素子と、当該４個のスイッチング素子により充放電される第４キャパシタを有する第４フライングキャパシタ回路と、
直列に接続される第１７スイッチング素子、第１８スイッチング素子、第１９スイッチング素子及び第２０スイッチング素子を有し、当該４個のスイッチング素子の両端が前記第１フライングキャパシタ回路の中点と前記第２フライングキャパシタ回路の中点にそれぞれ接続され、当該４個のスイッチング素子の中点が系統電源／交流負荷に接続された交流経路の一端に接続される第１出力回路と、
直列に接続される第２１スイッチング素子、第２２スイッチング素子、第２３スイッチング素子及び第２４スイッチング素子を有し、当該４個のスイッチング素子の両端が前記第３フライングキャパシタ回路の中点と前記第４フライングキャパシタ回路の中点にそれぞれ接続され、当該４個のスイッチング素子の中点が前記交流経路の他端に接続される第２出力回路と、を備え、
前記第１フライングキャパシタ回路及び前記第２フライングキャパシタ回路は直流電源の両端間に直列に接続され、前記第３フライングキャパシタ回路及び前記第４フライングキャパシタ回路は前記直流電源の両端間に直列に接続され、前記第１フライングキャパシタ回路と前記第２フライングキャパシタ回路との接続点と前記第３フライングキャパシタ回路と前記第４フライングキャパシタ回路との接続点との間が接続され、
本電力変換装置は、
前記直流電源の正極が接続された直流経路の一端と前記交流経路の一端との間、前記交流経路の一端と前記直流電源の負極が接続された直流経路の他端との間、前記直流経路の一端と前記交流経路の他端との間、及び前記交流経路の他端と前記直流経路の他端との間にそれぞれ逆向きに接続された４個のダイオードをさらに備えることを特徴とする電力変換装置。
【請求項５】
直列に接続される第１スイッチング素子、第２スイッチング素子、第３スイッチング素子及び第４スイッチング素子と、当該４個のスイッチング素子により充放電される第１キャパシタを有する第１フライングキャパシタ回路と、
直列に接続される第５スイッチング素子、第６スイッチング素子、第７スイッチング素子及び第８スイッチング素子と、当該４個のスイッチング素子により充放電される第２キャパシタを有する第２フライングキャパシタ回路と、
直列に接続される第９スイッチング素子、第１０スイッチング素子、第１１スイッチング素子及び第１２スイッチング素子と、当該４個のスイッチング素子により充放電される第３キャパシタを有する第３フライングキャパシタ回路と、
直列に接続される第１３スイッチング素子、第１４スイッチング素子、第１５スイッチング素子及び第１６スイッチング素子と、当該４個のスイッチング素子により充放電される第４キャパシタを有する第４フライングキャパシタ回路と、
直列に接続される第１７スイッチング素子、第１８スイッチング素子、第１９スイッチング素子及び第２０スイッチング素子を有し、当該４個のスイッチング素子の両端が前記第１フライングキャパシタ回路の中点と前記第２フライングキャパシタ回路の中点にそれぞれ接続され、当該４個のスイッチング素子の中点が系統電源／交流負荷に接続された交流経路の一端に接続される第１出力回路と、
直列に接続される第２１スイッチング素子、第２２スイッチング素子、第２３スイッチング素子及び第２４スイッチング素子を有し、当該４個のスイッチング素子の両端が前記第３フライングキャパシタ回路の中点と前記第４フライングキャパシタ回路の中点にそれぞれ接続され、当該４個のスイッチング素子の中点が前記交流経路の他端に接続される第２出力回路と、を備え、
前記第１フライングキャパシタ回路及び前記第２フライングキャパシタ回路は直流電源の両端間に直列に接続され、前記第３フライングキャパシタ回路及び前記第４フライングキャパシタ回路は前記直流電源の両端間に直列に接続され、前記第１フライングキャパシタ回路と前記第２フライングキャパシタ回路との接続点と前記第３フライングキャパシタ回路と前記第４フライングキャパシタ回路との接続点との間が接続され、
本電力変換装置は、
前記第１フライングキャパシタ回路の中点と前記交流経路の一端との間、前記交流経路の一端と前記第２フライングキャパシタ回路の中点との間、前記第３フライングキャパシタ回路の中点と前記交流経路の他端との間、及び前記交流経路の他端と前記第４フライングキャパシタ回路の中点との間にそれぞれ逆向きに接続された４個のダイオードをさらに備えることを特徴とする電力変換装置。
【請求項６】
前記直流電源の正極が接続された直流経路の一端と前記第１フライングキャパシタ回路の中点との間、前記第２フライングキャパシタ回路の中点と前記直流電源の負極が接続された直流経路の他端との間、前記直流経路の一端と前記第３フライングキャパシタ回路の中点との間、及び前記第４フライングキャパシタ回路の中点と前記直流経路の他端との間にそれぞれ逆向きに接続された４個のダイオードをさらに備えることを特徴とする請求項５に記載の電力変換装置。
【請求項７】
直列に接続される第１スイッチング素子、第２スイッチング素子、第３スイッチング素子及び第４スイッチング素子と、当該４個のスイッチング素子により充放電される第１キャパシタを有する第１フライングキャパシタ回路と、
直列に接続される第５スイッチング素子、第６スイッチング素子、第７スイッチング素子及び第８スイッチング素子と、当該４個のスイッチング素子により充放電される第２キャパシタを有する第２フライングキャパシタ回路と、
直列に接続される第９スイッチング素子、第１０スイッチング素子、第１１スイッチング素子及び第１２スイッチング素子と、当該４個のスイッチング素子により充放電される第３キャパシタを有する第３フライングキャパシタ回路と、
直列に接続される第１３スイッチング素子、第１４スイッチング素子、第１５スイッチング素子及び第１６スイッチング素子と、当該４個のスイッチング素子により充放電される第４キャパシタを有する第４フライングキャパシタ回路と、
直列に接続される複数のスイッチング素子を有し、当該複数のスイッチング素子の両端が前記第１フライングキャパシタ回路の中点と前記第２フライングキャパシタ回路の中点にそれぞれ接続され、当該複数のスイッチング素子の中点が系統電源／交流負荷に接続された交流経路の一端に接続される第１出力回路と、
直列に接続される複数のスイッチング素子を有し、当該複数のスイッチング素子の両端が前記第３フライングキャパシタ回路の中点と前記第４フライングキャパシタ回路の中点にそれぞれ接続され、当該複数のスイッチング素子の中点が前記交流経路の他端に接続される第２出力回路と、を備え、
前記第１フライングキャパシタ回路及び前記第２フライングキャパシタ回路は直流電源の両端間に直列に接続され、前記第３フライングキャパシタ回路及び前記第４フライングキャパシタ回路は前記直流電源の両端間に直列に接続され、前記第１フライングキャパシタ回路と前記第２フライングキャパシタ回路との接続点と前記第３フライングキャパシタ回路と前記第４フライングキャパシタ回路との接続点との間が接続され、
本電力変換装置は、
前記第１キャパシタの下側端子と前記第４キャパシタの上側端子との間、前記第３キャパシタの下側端子と前記第２キャパシタの上側端子との間、又は前記第１フライングキャパシタ回路の中点と前記第４フライングキャパシタ回路の中点との間、前記第３フライングキャパシタ回路の中点と前記第２フライングキャパシタ回路の中点との間にそれぞれ逆向きに接続された２個又は４個のダイオードをさらに備えることを特徴とする電力変換装置。
【請求項８】
前記第１スイッチング素子、前記第２スイッチング素子、前記第７スイッチング素子、前記第８スイッチング素子、前記第９スイッチング素子、前記第１０スイッチング素子、前記第１５スイッチング素子及び前記第１６スイッチング素子の８個のスイッチング素子のそれぞれに逆並列に接続された８個のダイオードと、
前記第１キャパシタの下側端子と前記第４キャパシタの上側端子との間、前記第３キャパシタの下側端子と前記第２キャパシタの上側端子との間、及び前記第１フライングキャパシタ回路の中点と前記第４フライングキャパシタ回路の中点との間、前記第３フライングキャパシタ回路の中点と前記第２フライングキャパシタ回路の中点との間にそれぞれ逆向きに接続された４個のダイオードをさらに備えることを特徴とする請求項４に記載の電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流電力を交流電力に変換する電力変換装置に関する。
【背景技術】
【０００２】
太陽電池、蓄電池、燃料電池などに接続されるパワーコンディショナは、高効率な電力変換と小型設計が望まれる。それを実現する電力変換装置の１つに、フライングキャパシタを用いたマルチレベル電力変換装置がある（例えば、特許文献１参照）。
【０００３】
マルチレベル電力変換装置では多くのスイッチング素子が使用されるが、スイッチング素子としてＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)が使用されることが一般的である。ＮチャネルのＭＯＳＦＥＴでは、ソースからドレイン方向に寄生ダイオードが形成される。寄生ダイオードには、デッドタイムなどの同期整流できないスイッチングパターンの時に電流が流れる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１５−９１１７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
寄生ダイオードの順方向降下電圧Ｖｆによる損失は、オン抵抗による損失より大きくなるため、寄生ダイオードに電流が流れほど損失が大きくなる。マルチレベル電力変換装置では、電流経路に存在するスイッチング素子の数が多くなるため、寄生ダイオードを電流が通過することによる損失がより大きくなる。
【０００６】
そこでＭＯＳＦＥＴに、寄生ダイオードより高性能の外付けダイオードを逆並列に接続することが考えられる。高性能の外付けダイオードは寄生ダイオードより低損失のダイオードであり、具体的には寄生ダイオードより順方向降下電圧Ｖｆが低い、及び／又はリカバリ損失が少ないダイオードである。しかしながら、マルチレベル電力変換装置では多くのＭＯＳＦＥＴが使用されるため、全てのＭＯＳＦＥＴに外付けダイオードを接続すると、部品点数の増加による大幅なコストアップと回路規模の増加につながる。
【０００７】
本発明はこうした状況に鑑みなされたものであり、その目的は、小さなコストアップで、高効率化を図ることができるマルチレベル電力変換装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明のある態様の電力変換装置は、直列に接続される第１スイッチング素子、第２スイッチング素子、第３スイッチング素子及び第４スイッチング素子と、当該４個のスイッチング素子により充放電される第１キャパシタを有する第１フライングキャパシタ回路と、直列に接続される第５スイッチング素子、第６スイッチング素子、第７スイッチング素子及び第８スイッチング素子と、当該４個のスイッチング素子により充放電される第２キャパシタを有する第２フライングキャパシタ回路と、直列に接続される第９スイッチング素子、第１０スイッチング素子、第１１スイッチング素子及び第１２スイッチング素子と、当該４個のスイッチング素子により充放電される第３キャパシタを有する第３フライングキャパシタ回路と、直列に接続される第１３スイッチング素子、第１４スイッチング素子、第１５スイッチング素子及び第１６スイッチング素子と、当該４個のスイッチング素子により充放電される第４キャパシタを有する第４フライングキャパシタ回路と、直列に接続される複数のスイッチング素子を有し、当該複数のスイッチング素子の両端が前記第１フライングキャパシタ回路の中点と前記第２フライングキャパシタ回路の中点にそれぞれ接続され、当該複数のスイッチング素子の中点が系統電源／交流負荷に接続された交流経路の一端に接続される第１出力回路と、直列に接続される複数のスイッチング素子を有し、当該複数のスイッチング素子の両端が前記第３フライングキャパシタ回路の中点と前記第４フライングキャパシタ回路の中点にそれぞれ接続され、当該複数のスイッチング素子の中点が前記交流経路の他端に接続される第２出力回路と、を備える。前記第１フライングキャパシタ回路及び前記第２フライングキャパシタ回路は直流電源の両端間に直列に接続され、前記第３フライングキャパシタ回路及び前記第４フライングキャパシタ回路は前記直流電源の両端間に直列に接続され、前記第１フライングキャパシタ回路と前記第２フライングキャパシタ回路との接続点と前記第３フライングキャパシタ回路と前記第４フライングキャパシタ回路との接続点との間が接続され、本電力変換装置は、前記第３スイッチング素子、前記第４スイッチング素子、前記第５スイッチング素子、前記第６スイッチング素子、前記第１１スイッチング素子、前記第１２スイッチング素子、前記第１３スイッチング素子及び前記第１４スイッチング素子の８個のスイッチング素子、及び／又は前記第１スイッチング素子、前記第２スイッチング素子、前記第７スイッチング素子、前記第８スイッチング素子、前記第９スイッチング素子、前記第１０スイッチング素子、前記第１５スイッチング素子及び前記第１６スイッチング素子の８個のスイッチング素子のそれぞれに逆並列に接続された８個又は１６個の外付けダイオードをさらに備える。
【発明の効果】
【０００９】
本発明によれば、小さなコストアップで、高効率化を図ることができるマルチレベル電力変換装置を実現することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態に係る電力変換装置の基本構成を説明するための図である。
【図２】５レベル（＋Ｅ、＋１／２Ｅ、０、−１／２Ｅ、−Ｅ）の電圧で生成される擬似正弦波を示す図である。
【図３】図１の電力変換装置における第１スイッチング素子−第２４スイッチング素子のスイッチングパターンをまとめた図である。
【図４】図４（ａ）−（ｅ）は、インバータ回路の出力電圧と出力電流の関係を説明するための図である。
【図５】図５（ａ）−（ｄ）は、区間１において、出力電圧と出力電流の符号が同じ場合（第１象限）における遷移パターン１を説明するための図である。
【図６】図６（ａ）−（ｄ）は、区間１において、出力電圧と出力電流の符号が同じ場合（第１象限）における遷移パターン２を説明するための図である。
【図７】図７（ａ）−（ｄ）は、区間２において、出力電圧と出力電流の符号が同じ場合（第１象限）における遷移パターン１を説明するための図である。
【図８】図８（ａ）−（ｄ）は、区間２において、出力電圧と出力電流の符号が同じ場合（第１象限）における遷移パターン２を説明するための図である。
【図９】図９（ａ）−（ｄ）は、区間３において、出力電圧と出力電流の符号が同じ場合（第３象限）における遷移パターン１を説明するための図である。
【図１０】図１０（ａ）−（ｄ）は、区間３において、出力電圧と出力電流の符号が同じ場合（第３象限）における遷移パターン２を説明するための図である。
【図１１】図１１（ａ）−（ｄ）は、区間４において、出力電圧と出力電流の符号が同じ場合（第３象限）における遷移パターン１を説明するための図である。
【図１２】図１２（ａ）−（ｄ）は、区間４において、出力電圧と出力電流の符号が同じ場合（第３象限）における遷移パターン２を説明するための図である。
【図１３】図１３（ａ）−（ｄ）は、区間１において、出力電圧と出力電流の符号が異なる場合（第２象限）における遷移パターン１を説明するための図である。
【図１４】図１４（ａ）−（ｄ）は、区間１において、出力電圧と出力電流の符号が異なる場合（第２象限）における遷移パターン２を説明するための図である。
【図１５】図１５（ａ）−（ｄ）は、区間２において、出力電圧と出力電流の符号が異なる場合（第２象限）における遷移パターン１を説明するための図である。
【図１６】図１６（ａ）−（ｄ）は、区間２において、出力電圧と出力電流の符号が異なる場合（第２象限）における遷移パターン２を説明するための図である。
【図１７】図１７（ａ）−（ｄ）は、区間３において、出力電圧と出力電流の符号が異なる場合（第４象限）における遷移パターン１を説明するための図である。
【図１８】図１８（ａ）−（ｄ）は、区間３において、出力電圧と出力電流の符号が異なる場合（第４象限）における遷移パターン２を説明するための図である。
【図１９】図１９（ａ）−（ｄ）は、区間４において、出力電圧と出力電流の符号が異なる場合（第４象限）における遷移パターン１を説明するための図である。
【図２０】図２０（ａ）−（ｄ）は、区間４において、出力電圧と出力電流の符号が異なる場合（第４象限）における遷移パターン２を説明するための図である。
【図２１】本発明の実施例１に係る電力変換装置の構成を説明するための図である。
【図２２】本発明の実施例２に係る電力変換装置の構成を説明するための図である。
【図２３】本発明の実施例３に係る電力変換装置の構成を説明するための図である。
【図２４】本発明の実施例４に係る電力変換装置の構成を説明するための図である。
【図２５】本発明の実施例５に係る電力変換装置の構成を説明するための図である。
【図２６】本発明の実施例６に係る電力変換装置の構成を説明するための図である。
【図２７】本発明の実施例７に係る電力変換装置の構成を説明するための図である。
【図２８】本発明の実施例８に係る電力変換装置の構成を説明するための図である。
【図２９】本発明の実施例９に係る電力変換装置の構成を説明するための図である。
【発明を実施するための形態】
【００１１】
図１は、本発明の実施の形態に係る電力変換装置１の基本構成を説明するための図である。電力変換装置１は、直流電源２から供給される直流電力を交流電力に変換し、変換した交流電力を商用電力系統（以下、単に系統３という）又は交流負荷に出力する。直流電源２は例えば、分散型電源（太陽電池、蓄電池、燃料電池など）と、当該分散型電源の出力を制御可能なＤＣ／ＤＣコンバータにより構成される。当該ＤＣ／ＤＣコンバータと電力変換装置１との間は、直流バスで接続される。なお直流電源２は、分散型電源とＤＣ／ＤＣコンバータの組が複数、並列接続されて構成されていてもよい。
【００１２】
電力変換装置１は、インバータ回路１０、フィルタ回路２０及び制御回路３０を備える。インバータ回路１０は、直流電源２から供給される直流電力を、マルチレベル（本実施の形態では５レベル）の電圧を有する疑似正弦波に変換する。インバータ回路１０は、第１フライングキャパシタ回路１１、第２フライングキャパシタ回路１２、第３フライングキャパシタ回路１３、第４フライングキャパシタ回路１４、第１出力回路１５及び第２出力回路１６を含む。
【００１３】
第１フライングキャパシタ回路１１及び第２フライングキャパシタ回路１２は直流電源２の両端間に直列に接続される。第３フライングキャパシタ回路１３及び第４フライングキャパシタ回路１４は直流電源２の両端間に直列に接続される。第１フライングキャパシタ回路１１と第２フライングキャパシタ回路１２との接続点と、第３フライングキャパシタ回路１３と第４フライングキャパシタ回路１４との接続点との間が中間配線で接続される。
【００１４】
第１フライングキャパシタ回路１１は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４及び第１キャパシタＣ１を含む。第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３及び第４スイッチング素子Ｑ４は直列に接続され、直流電源２の正極に接続されたハイサイド配線と中間配線の間に接続される。第１キャパシタＣ１は、第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２との接続点と、第３スイッチング素子Ｑ３と第４スイッチング素子Ｑ４との接続点との間に接続され、第１スイッチング素子Ｑ１−第４スイッチング素子Ｑ４により充放電される。
【００１５】
第２フライングキャパシタ回路１２は、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８及び第２キャパシタＣ２を含む。第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第７スイッチング素子Ｑ７及び第８スイッチング素子Ｑ８は直列に接続され、中間配線と、直流電源２の負極に接続されたローサイド配線の間に接続される。第２キャパシタＣ２は、第５スイッチング素子Ｑ５と第６スイッチング素子Ｑ６との接続点と、第７スイッチング素子Ｑ７と第８スイッチング素子Ｑ８との接続点との間に接続され、第５スイッチング素子Ｑ５−第８スイッチング素子Ｑ８により充放電される。
【００１６】
第３フライングキャパシタ回路１３は、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２及び第３キャパシタＣ３を含む。第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１１スイッチング素子Ｑ１１及び第１２スイッチング素子Ｑ１２は直列に接続され、ハイサイド配線と中間配線の間に接続される。第３キャパシタＣ３は、第９スイッチング素子Ｑ９と第１０スイッチング素子Ｑ１０との接続点と、第１１スイッチング素子Ｑ１１と第１２スイッチング素子Ｑ１２との接続点との間に接続され、第９スイッチング素子Ｑ９−第１２スイッチング素子Ｑ１２により充放電される。
【００１７】
第４フライングキャパシタ回路１４は、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６及び第４キャパシタＣ４を含む。第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１５スイッチング素子Ｑ１５及び第１６スイッチング素子Ｑ１６は直列に接続され、中間配線とローサイド配線の間に接続される。第４キャパシタＣ４は、第１３スイッチング素子Ｑ１３と第１４スイッチング素子Ｑ１４との接続点と、第１５スイッチング素子Ｑ１５と第１６スイッチング素子Ｑ１６との接続点との間に接続され、第１３スイッチング素子Ｑ１３−第１６スイッチング素子Ｑ１６により充放電される。
【００１８】
第１出力回路１５は、第１フライングキャパシタ回路１１の中点（具体的には、第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３との接続点）と、第２フライングキャパシタ回路１２の中点（具体的には、第６スイッチング素子Ｑ６と第７スイッチング素子Ｑ７との接続点）との間に接続される。第１出力回路１５は、直列に接続された第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第１９スイッチング素子Ｑ１９及び第２０スイッチング素子Ｑ２０を含む。第１出力回路１５の中点（具体的には、第１８スイッチング素子Ｑ１８と第１９スイッチング素子Ｑ１９との接続点）は、フィルタ回路２０を介して、系統３／交流負荷に接続された交流経路の一端に接続される。
【００１９】
第２出力回路１６は、第３フライングキャパシタ回路１３の中点（具体的には、第１０スイッチング素子Ｑ１０と第１１スイッチング素子Ｑ１１との接続点）と、第４フライングキャパシタ回路１４の中点（具体的には、第１４スイッチング素子Ｑ１４と第１５スイッチング素子Ｑ１５との接続点）との間に接続される。第２出力回路１６は、直列に接続された第２１スイッチング素子Ｑ２１、第２２スイッチング素子Ｑ２２、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４を含む。第２出力回路１６の中点（具体的には、第２２スイッチング素子Ｑ２２と第２３スイッチング素子Ｑ２３との接続点）は、フィルタ回路２０を介して上記交流経路の他端に接続される。
【００２０】
第１フライングキャパシタ回路１１の中点からは、第１スイッチング素子Ｑ１の上側端子に印加されるＥ［Ｖ］と、第４スイッチング素子Ｑ４の下側端子に印加される１／２Ｅ［Ｖ］の間の範囲の電位が出力される。第１キャパシタＣ１は１／４Ｅ［Ｖ］の電圧になるように初期充電（プリチャージ）され、１／４Ｅ［Ｖ］の電圧を中心として充放電が繰り返される。従って、第１フライングキャパシタ回路１１からは、概ね、Ｅ［Ｖ］、３／４Ｅ［Ｖ］、１／２Ｅ［Ｖ］の３レベルの電位が出力される。
【００２１】
第２フライングキャパシタ回路１２の中点からは、第５スイッチング素子Ｑ５の上側端子に印加される１／２Ｅ［Ｖ］と、第８スイッチング素子Ｑ８の下側端子に印加される０［Ｖ］の間の範囲の電位が出力される。第２キャパシタＣ２は１／４Ｅ［Ｖ］の電圧になるように初期充電され、１／４Ｅ［Ｖ］の電圧を中心として充放電が繰り返される。従って、第２フライングキャパシタ回路１２からは、概ね、１／２Ｅ［Ｖ］、１／４Ｅ［Ｖ］、０［Ｖ］の３レベルの電位が出力される。
【００２２】
第３フライングキャパシタ回路１３の中点からは、第９スイッチング素子Ｑ９の上側端子に印加されるＥ［Ｖ］と、第１２スイッチング素子Ｑ１２の下側端子に印加される１／２Ｅ［Ｖ］の間の範囲の電位が出力される。第３キャパシタＣ３は１／４Ｅ［Ｖ］の電圧になるように初期充電され、１／４Ｅ［Ｖ］の電圧を中心として充放電が繰り返される。従って、第３フライングキャパシタ回路１３からは、概ね、Ｅ［Ｖ］、３／４Ｅ［Ｖ］、１／２Ｅ［Ｖ］の３レベルの電位が出力される。
【００２３】
第４フライングキャパシタ回路１４の中点からは、第１３スイッチング素子Ｑ１３の上側端子に印加される１／２Ｅ［Ｖ］と、第１６スイッチング素子Ｑ１６の下側端子に印加される０［Ｖ］の間の範囲の電位が出力される。第４キャパシタＣ４は１／４Ｅ［Ｖ］の電圧になるように初期充電され、１／４Ｅ［Ｖ］の電圧を中心として充放電が繰り返される。従って、第４フライングキャパシタ回路１４からは、概ね、１／２Ｅ［Ｖ］、１／４Ｅ［Ｖ］、０［Ｖ］の３レベルの電位が出力される。
【００２４】
ハイサイド配線と中間配線の間に第５キャパシタＣ５が接続され、中間配線とローサイド配線の間に第６キャパシタＣ６が接続される。第５キャパシタＣ５及び第６キャパシタＣ６は、直流電源２の電圧Ｅを等分するため及び、インバータ回路１０内で発生するサージ電圧を抑制するためのスナバコンデンサとして機能する。
【００２５】
上記の第１スイッチング素子Ｑ１−第２４スイッチング素子Ｑ２４にはそれぞれ、第１ダイオードＤ１−第２４ダイオードＤ２４が逆並列に形成／接続される。以下、本実施の形態では第１スイッチング素子Ｑ１−第２４スイッチング素子Ｑ２４に、１５０Ｖ耐圧のＮチャネルＭＯＳＦＥＴを使用する例を想定する。ＮチャネルＭＯＳＦＥＴでは、ソースからドレイン方向に寄生ダイオードが逆並列に形成される。
【００２６】
第１出力回路１５の中点（具体的には、第１８スイッチング素子Ｑ１８と第１９スイッチング素子Ｑ１９間の接続点）と、第２出力回路１６の中点（具体的には、第２２スイッチング素子Ｑ２２と第２３スイッチング素子Ｑ２３間の接続点）から、マルチレベルの電圧（本実施の形態では５レベルの電圧）がフィルタ回路２０に出力される。レベル数が多いほど、より正規の正弦波に近い擬似正弦波となる。なお、本実施の形態では第１出力回路１５の中点からＵ相の電力を出力し、第２出力回路１６の中点からＷ相の電力を出力する。
【００２７】
フィルタ回路２０は、第１リアクトルＬ１、第２リアクトルＬ２及び第７キャパシタＣ７を含み、第１出力回路１５及び第２出力回路１６から出力される電圧及び電流の高調波成分を減衰させて、系統３の正弦波と同期した正弦波に近づける。
【００２８】
制御回路３０は、第１スイッチング素子Ｑ１−第２４スイッチング素子Ｑ２４のオン／オフを制御して、インバータ回路１０に、直流電源２から供給される直流電力を交流電力に変換させる。また制御回路３０は、第１スイッチング素子Ｑ１−第２４スイッチング素子Ｑ２４のオン／オフを制御して、インバータ回路１０に、系統３から供給される交流電力を直流電力に変換させる。制御回路３０は、ハードウェア資源とソフトウェア資源の協働、またはハードウェア資源のみにより実現できる。ハードウェア資源としてアナログ素子、マイクロコンピュータ、ＤＳＰ、ＲＯＭ、ＲＡＭ、ＦＰＧＡ、ＡＳＩＣ、その他のＬＳＩを利用できる。ソフトウェア資源としてファームウェア等のプログラムを利用できる。
【００２９】
図２は、５レベル（＋Ｅ、＋１／２Ｅ、０、−１／２Ｅ、−Ｅ）の電圧で生成される擬似正弦波を示す図である。区間２では＋１／２Ｅと０を交互に出力し、区間１では＋Ｅと＋１／４Ｅを交互に出力し、区間３では０と−１／２Ｅを交互に出力し、区間４では−１／２Ｅと−Ｅを交互に出力する。インバータ回路１０の出力電圧Ｖｉｎｖ（疑似正弦波）が高品位に生成されると、フィルタ回路２０を通過後の出力電流Ｉｏｕｔは滑らかな正弦波になる。
【００３０】
図３は、図１の電力変換装置１における第１スイッチング素子Ｑ１−第２４スイッチング素子Ｑ２４のスイッチングパターンをまとめた図である。インバータ回路１０から＋Ｅを出力する場合、制御回路３０は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオン状態に制御し、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオフ状態に制御する（後述する図５（ａ）参照）。
【００３１】
直流電源２から第１キャパシタＣ１及び第４キャパシタＣ４を充電しつつ、インバータ回路１０から＋１／２Ｅを出力する場合、制御回路３０は、第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１２スイッチング素子Ｑ１２、第１４スイッチング素子Ｑ１４、第１６スイッチング素子Ｑ１６、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオン状態に制御し、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１１スイッチング素子Ｑ１１、第１３スイッチング素子Ｑ１３、第１５スイッチング素子Ｑ１５、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオフ状態に制御する（後述する図５（ｃ）参照）。
【００３２】
第１キャパシタＣ１及び第４キャパシタＣ４から交流経路に放電しつつ、インバータ回路１０から＋１／２Ｅを出力する場合、制御回路３０は、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１１スイッチング素子Ｑ１１、第１３スイッチング素子Ｑ１３、第１５スイッチング素子Ｑ１５、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオン状態に制御し、第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１２スイッチング素子Ｑ１２、第１４スイッチング素子Ｑ１４、第１６スイッチング素子Ｑ１６、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオフ状態に制御する（後述する図６（ｃ）参照）。
【００３３】
インバータ回路１０から＋０を出力する場合、制御回路３０は、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオン状態に制御し、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオフ状態に制御する（後述する図７（ａ）参照）。
【００３４】
インバータ回路１０から−０を出力する場合、制御回路３０は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオン状態に制御し、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオフ状態に制御する（後述する図９（ａ）参照）。
【００３５】
第２キャパシタＣ２及び第３キャパシタＣ３から交流経路に放電しつつ、インバータ回路１０から−１／２Ｅを出力する場合、制御回路３０は、第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１２スイッチング素子Ｑ１２、第１４スイッチング素子Ｑ１４、第１６スイッチング素子Ｑ１６、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオン状態に制御し、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１１スイッチング素子Ｑ１１、第１３スイッチング素子Ｑ１３、第１５スイッチング素子Ｑ１５、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオフ状態に制御する（後述する図１０（ｃ）参照）。
【００３６】
直流電源２から第２キャパシタＣ２及び第３キャパシタＣ３を充電しつつ、インバータ回路１０から−１／２Ｅを出力する場合、制御回路３０は、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１１スイッチング素子Ｑ１１、第１３スイッチング素子Ｑ１３、第１５スイッチング素子Ｑ１５、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオン状態に制御し、第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１２スイッチング素子Ｑ１２、第１４スイッチング素子Ｑ１４、第１６スイッチング素子Ｑ１６、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオフ状態に制御する（後述する図９（ｃ）参照）。
【００３７】
インバータ回路１０から−Ｅを出力する場合、制御回路３０は、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオン状態に制御し、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオフ状態に制御する（後述する図１１（ａ）参照）。
【００３８】
図４（ａ）−（ｅ）は、インバータ回路１０の出力電圧Ｖｏｕｔと出力電流Ｉｏｕｔの関係を説明するための図である。図４（ａ）では、フィルタ回路２０が省略されて描かれている。従って、出力電圧Ｖｏｕｔと出力電流Ｉｏｕｔの波形は、フィルタ回路２０を通過後の波形である。図４（ｂ）に示すようにインバータ回路１０の出力電圧Ｖｏｕｔと出力電流Ｉｏｕｔの関係は４象限に分類される。
【００３９】
第１象限は出力電圧Ｖｏｕｔが正、出力電流Ｉｏｕｔも正の関係である。第２象限は出力電圧Ｖｏｕｔが正、出力電流Ｉｏｕｔが負の関係である。第３象限は出力電圧Ｖｏｕｔが負、出力電流Ｉｏｕｔも負の関係である。第４象限は出力電圧Ｖｏｕｔが負、出力電流Ｉｏｕｔが正の関係である。以上を前提にインバータ回路１０の動作パターンは３パターンに分類される。
【００４０】
図４（ｃ）は、第１パターンで動作するインバータ回路１０の出力電圧Ｖｏｕｔと出力電流Ｉｏｕｔの波形例を示す。第１パターンでは第１象限と第３象限しか利用しない。例えば、力率が１で、太陽電池から入力される直流電力を交流電力に変換して系統３に向けて出力する系統連系インバータが該当する。なお、インバータ回路１０の出力にダイオード整流負荷（ダイオードブリッジ回路）が接続されて高調波を多く含んでいても、出力電圧Ｖｏｕｔと出力電流Ｉｏｕｔの符号が同じ場合、第１パターンに分類される。
【００４１】
図４（ｄ）は、第２パターンで動作するインバータ回路１０の出力電圧Ｖｏｕｔと出力電流Ｉｏｕｔの波形例を示す。第２パターンでは第２象限と第４象限しか利用しない。例えば、力率が１で、系統３から入力される交流電力を直流電力に変換して蓄電池に向かって出力する蓄電池用インバータが該当する。
【００４２】
図４（ｅ）は、第３パターンで動作するインバータ回路１０の出力電圧Ｖｏｕｔと出力電流Ｉｏｕｔの波形例を示す。第３パターンでは第１象限から第４象限の全てを利用する。例えば、力率が１以外で、太陽電池から入力される直流電力を交流電力に変換して系統３に向けて出力する系統連系インバータや、双方向インバータが該当する。近年、力率が１以外（例えば、０．９５）でインバータと系統が連系する系統連系規程が増えてきている。
【００４３】
図５（ａ）−（ｄ）は、区間１において、出力電圧Ｖｏｕｔと出力電流Ｉｏｕｔの符号が同じ場合（第１象限）における遷移パターン１を説明するための図である。図６（ａ）−（ｄ）は、区間１において、出力電圧Ｖｏｕｔと出力電流Ｉｏｕｔの符号が同じ場合（第１象限）における遷移パターン２を説明するための図である。区間１では、＋Ｅと＋１／２Ｅ（充電）間で遷移する遷移パターン１と、＋Ｅと＋１／２Ｅ（放電）間で遷移する遷移パターン２が存在する。なお、図面の簡略化のためＭＯＳＦＥＴを単純なスイッチ記号で描いている。
【００４４】
図５（ａ）に示す＋Ｅのスイッチングパターンから、図５（ｃ）に示す＋１／２Ｅ（充電）のスイッチングパターンに遷移する間に、図５（ｂ）に示すデッドタイム期間のスイッチングパターンが挿入される。デッドタイム期間は、同時オンによる貫通電流を防止するために挿入される。図５（ｂ）に示すデッドタイム期間のスイッチングパターンは、第３スイッチング素子Ｑ３及び第２スイッチング素子Ｑ２の同時オン、及び第１５スイッチング素子Ｑ１５及び第１４スイッチング素子Ｑ１４の同時オンを防止するためのスイッチングパターンである。
【００４５】
図５（ｂ）に示すデッドタイム期間のスイッチングパターンでは、制御回路３０は、第３スイッチング素子Ｑ３及び第２スイッチング素子Ｑ２を同時オフ、及び第１５スイッチング素子Ｑ１５及び第１４スイッチング素子Ｑ１４を同時オフに制御する。このスイッチングパターンでは、第３スイッチング素子Ｑ３の寄生ダイオード及び第１４スイッチング素子Ｑ１４の寄生ダイオードを電流が通過する。従って、寄生ダイオードの順方向降下電圧Ｖｆと通過する電流量に応じた損失が発生する。
【００４６】
図５（ｃ）に示す＋１／２Ｅ（充電）のスイッチングパターンから、図５（ａ）に示す＋Ｅのスイッチングパターンに遷移する間に、図５（ｄ）に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、図５（ｂ）に示すデッドタイム期間のスイッチングパターンと同じである。第３スイッチング素子Ｑ３の寄生ダイオード及び第１４スイッチング素子Ｑ１４の寄生ダイオードに流れている電流が、第２スイッチング素子Ｑ２及び第１５スイッチング素子Ｑ１５のターンオンによりオフされる際、逆方向にリカバリ電流が流れ、損失が発生する。
【００４７】
図６（ａ）に示す＋Ｅのスイッチングパターンから、図６（ｃ）に示す＋１／２Ｅ（放電）のスイッチングパターンに遷移する間に、図６（ｂ）に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、第１スイッチング素子Ｑ１及び第４スイッチング素子Ｑ４の同時オン、及び第１３スイッチング素子Ｑ１３及び第１６スイッチング素子Ｑ１６の同時オンを防止するためのスイッチングパターンである。
【００４８】
図６（ｂ）に示すデッドタイム期間のスイッチングパターンでは、制御回路３０は、第１スイッチング素子Ｑ１及び第４スイッチング素子Ｑ４を同時オフ、及び第１３スイッチング素子Ｑ１３及び第１６スイッチング素子Ｑ１６を同時オフに制御する。このスイッチングパターンでは、第４スイッチング素子Ｑ４の寄生ダイオード及び第１３スイッチング素子Ｑ１３の寄生ダイオードを電流が通過する。従って、寄生ダイオードの順方向降下電圧Ｖｆと通過する電流量に応じた損失が発生する。
【００４９】
図６（ｃ）に示す＋１／２Ｅ（放電）のスイッチングパターンから、図６（ａ）に示す＋Ｅのスイッチングパターンに遷移する間に、図６（ｄ）に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、図６（ｂ）に示すデッドタイム期間のスイッチングパターンと同じである。第４スイッチング素子Ｑ４の寄生ダイオード及び第１３スイッチング素子Ｑ１３の寄生ダイオードに流れている電流が、第１スイッチング素子Ｑ１及び第１６スイッチング素子Ｑ１６のターンオンによりオフされる際、逆方向にリカバリ電流が流れ、損失が発生する。
【００５０】
図７（ａ）−（ｄ）は、区間２において、出力電圧Ｖｏｕｔと出力電流Ｉｏｕｔの符号が同じ場合（第１象限）における遷移パターン１を説明するための図である。図８（ａ）−（ｄ）は、区間２において、出力電圧Ｖｏｕｔと出力電流Ｉｏｕｔの符号が同じ場合（第１象限）における遷移パターン２を説明するための図である。区間２では、＋０と＋１／２Ｅ（充電）間で遷移する遷移パターン１と、＋０と＋１／２Ｅ（放電）間で遷移する遷移パターン２が存在する。
【００５１】
図７（ａ）に示す＋０のスイッチングパターンから、図７（ｃ）に示す＋１／２Ｅ（充電）のスイッチングパターンに遷移する間に、図７（ｂ）に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、第１スイッチング素子Ｑ１及び第４スイッチング素子Ｑ４の同時オン、及び第１３スイッチング素子Ｑ１３及び第１６スイッチング素子Ｑ１６の同時オンを防止するためのスイッチングパターンである。
【００５２】
図７（ｂ）に示すデッドタイム期間のスイッチングパターンでは、制御回路３０は、第１スイッチング素子Ｑ１及び第４スイッチング素子Ｑ４を同時オフ、及び第１３スイッチング素子Ｑ１３及び第１６スイッチング素子Ｑ１６を同時オフに制御する。このスイッチングパターンでは、第４スイッチング素子Ｑ４の寄生ダイオード及び第１３スイッチング素子Ｑ１３の寄生ダイオードに流れている電流が、第１スイッチング素子Ｑ１及び第１６スイッチング素子Ｑ１６のターンオンによりオフされる際、逆方向にリカバリ電流が流れ、損失が発生する。
【００５３】
図７（ｃ）に示す＋１／２Ｅ（充電）のスイッチングパターンから、図７（ａ）に示す＋０のスイッチングパターンに遷移する間に、図７（ｄ）に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、図７（ｂ）に示すデッドタイム期間のスイッチングパターンと同じである。第４スイッチング素子Ｑ４の寄生ダイオード及び第１３スイッチング素子Ｑ１３の寄生ダイオードを電流が通過する。従って、寄生ダイオードの順方向降下電圧Ｖｆと通過する電流量に応じた損失が発生する。
【００５４】
図８（ａ）に示す＋０のスイッチングパターンから、図８（ｃ）に示す＋１／２Ｅ（放電）のスイッチングパターンに遷移する間に、図８（ｂ）に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、第３スイッチング素子Ｑ３及び第２スイッチング素子Ｑ２の同時オン、及び第１５スイッチング素子Ｑ１５及び第１４スイッチング素子Ｑ１４の同時オンを防止するためのスイッチングパターンである。
【００５５】
図８（ｂ）に示すデッドタイム期間のスイッチングパターンでは、制御回路３０は、第３スイッチング素子Ｑ３及び第２スイッチング素子Ｑ２を同時オフ、及び第１５スイッチング素子Ｑ１５及び第１４スイッチング素子Ｑ１４を同時オフに制御する。このスイッチングパターンでは、第３スイッチング素子Ｑ３の寄生ダイオード及び第１４スイッチング素子Ｑ１４の寄生ダイオードに流れている電流が、第２スイッチング素子Ｑ２及び第１５スイッチング素子Ｑ１５のターンオンによりオフされる際、逆方向にリカバリ電流が流れ、損失が発生する。
【００５６】
図８（ｃ）に示す＋１／２Ｅ（放電）のスイッチングパターンから、図８（ａ）に示す＋０のスイッチングパターンに遷移する間に、図８（ｄ）に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、図８（ｂ）に示すデッドタイム期間のスイッチングパターンと同じである。第３スイッチング素子Ｑ３の寄生ダイオード及び第１４スイッチング素子Ｑ１４の寄生ダイオードを電流が通過する。従って、寄生ダイオードの順方向降下電圧Ｖｆと通過する電流量に応じた損失が発生する。
【００５７】
図９（ａ）−（ｄ）は、区間３において、出力電圧Ｖｏｕｔと出力電流Ｉｏｕｔの符号が同じ場合（第３象限）における遷移パターン１を説明するための図である。図１０（ａ）−（ｄ）は、区間３において、出力電圧Ｖｏｕｔと出力電流Ｉｏｕｔの符号が同じ場合（第３象限）における遷移パターン２を説明するための図である。区間３では、−０と−１／２Ｅ（充電）間で遷移する遷移パターン１と、−０と−１／２Ｅ（放電）間で遷移する遷移パターン２が存在する。
【００５８】
図９（ａ）に示す−０のスイッチングパターンから、図９（ｃ）に示す−１／２Ｅ（充電）のスイッチングパターンに遷移する間に、図９（ｂ）に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、第５スイッチング素子Ｑ５及び第８スイッチング素子Ｑ８の同時オン、及び第９スイッチング素子Ｑ９及び第１２スイッチング素子Ｑ１２の同時オンを防止するためのスイッチングパターンである。
【００５９】
図９（ｂ）に示すデッドタイム期間のスイッチングパターンでは、制御回路３０は、第５スイッチング素子Ｑ５及び第８スイッチング素子Ｑ８を同時オフ、及び第９スイッチング素子Ｑ９及び第１２スイッチング素子Ｑ１２を同時オフに制御する。このスイッチングパターンでは、第５スイッチング素子Ｑ５の寄生ダイオード及び第１２スイッチング素子Ｑ１２の寄生ダイオードを電流に流れている電流が、第８スイッチング素子Ｑ８及び第９スイッチング素子Ｑ９のターンオンによりオフされる際、逆方向にリカバリ電流が流れ、損失が発生する。
【００６０】
図９（ｃ）に示す−１／２Ｅ（充電）のスイッチングパターンから、図９（ａ）に示す−０のスイッチングパターンに遷移する間に、図９（ｄ）に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、図９（ｂ）に示すデッドタイム期間のスイッチングパターンと同じである。第５スイッチング素子Ｑ５の寄生ダイオード及び第１２スイッチング素子Ｑ１２の寄生ダイオードを電流が通過する。従って、寄生ダイオードの順方向降下電圧Ｖｆと通過する電流量に応じた損失が発生する。
【００６１】
図１０（ａ）に示す−０のスイッチングパターンから、図１０（ｃ）に示す−１／２Ｅ（放電）のスイッチングパターンに遷移する間に、図１０（ｂ）に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、第７スイッチング素子Ｑ７及び第６スイッチング素子Ｑ６の同時オン、及び第１１スイッチング素子Ｑ１１及び第１０スイッチング素子Ｑ１０の同時オンを防止するためのスイッチングパターンである。
【００６２】
図１０（ｂ）に示すデッドタイム期間のスイッチングパターンでは、制御回路３０は、第７スイッチング素子Ｑ７及び第６スイッチング素子Ｑ６を同時オフ、及び第１１スイッチング素子Ｑ１１及び第１０スイッチング素子Ｑ１０を同時オフに制御する。このスイッチングパターンでは、第６スイッチング素子Ｑ６の寄生ダイオード及び第１１スイッチング素子Ｑ１１の寄生ダイオードを電流に流れている電流が、第７スイッチング素子Ｑ７及び第１０スイッチング素子Ｑ１０のターンオンによりオフされる際、逆方向にリカバリ電流が流れ、損失が発生する。
【００６３】
図１０（ｃ）に示す−１／２Ｅ（放電）のスイッチングパターンから、図１０（ａ）に示す−０のスイッチングパターンに遷移する間に、図１０（ｄ）に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、図１０（ｂ）に示すデッドタイム期間のスイッチングパターンと同じである。第６スイッチング素子Ｑ６の寄生ダイオード及び第１１スイッチング素子Ｑ１１の寄生ダイオードを電流が通過する。従って、寄生ダイオードの順方向降下電圧Ｖｆと通過する電流量に応じた損失が発生する。
【００６４】
図１１（ａ）−（ｄ）は、区間４において、出力電圧Ｖｏｕｔと出力電流Ｉｏｕｔの符号が同じ場合（第３象限）における遷移パターン１を説明するための図である。図１２（ａ）−（ｄ）は、区間４において、出力電圧Ｖｏｕｔと出力電流Ｉｏｕｔの符号が同じ場合（第３象限）における遷移パターン２を説明するための図である。区間４では、−Ｅと−１／２Ｅ（充電）間で遷移する遷移パターン１と、−Ｅと−１／２Ｅ（放電）間で遷移する遷移パターン２が存在する。
【００６５】
図１１（ａ）に示す−Ｅのスイッチングパターンから、図１１（ｃ）に示す−１／２Ｅ（充電）のスイッチングパターンに遷移する間に、図１１（ｂ）に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、第７スイッチング素子Ｑ７及び第６スイッチング素子Ｑ６の同時オン、及び第１１スイッチング素子Ｑ１１及び第１０スイッチング素子Ｑ１０の同時オンを防止するためのスイッチングパターンである。
【００６６】
図１１（ｂ）に示すデッドタイム期間のスイッチングパターンでは、制御回路３０は、第７スイッチング素子Ｑ７及び第６スイッチング素子Ｑ６を同時オフ、及び第１１スイッチング素子Ｑ１１及び第１０スイッチング素子Ｑ１０を同時オフに制御する。このスイッチングパターンでは、第６スイッチング素子Ｑ６の寄生ダイオード及び第１１スイッチング素子Ｑ１１の寄生ダイオードを電流が通過する。従って、寄生ダイオードの順方向降下電圧Ｖｆと通過する電流量に応じた損失が発生する。
【００６７】
図１１（ｃ）に示す−１／２Ｅ（充電）のスイッチングパターンから、図１１（ａ）に示す−Ｅのスイッチングパターンに遷移する間に、図１１（ｄ）に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、図１１（ｂ）に示すデッドタイム期間のスイッチングパターンと同じである。第６スイッチング素子Ｑ６の寄生ダイオード及び第１１スイッチング素子Ｑ１１の寄生ダイオードに流れている電流が、第７スイッチング素子Ｑ７及び第１０スイッチング素子Ｑ１０のターンオンによりオフされる際、逆方向にリカバリ電流が流れ、損失が発生する。
【００６８】
図１２（ａ）に示す−Ｅのスイッチングパターンから、図１２（ｃ）に示す−１／２Ｅ（放電）のスイッチングパターンに遷移する間に、図１２（ｂ）に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、第５スイッチング素子Ｑ５及び第８スイッチング素子Ｑ８の同時オン、及び第９スイッチング素子Ｑ９及び第１２スイッチング素子Ｑ１２の同時オンを防止するためのスイッチングパターンである。
【００６９】
図１２（ｂ）に示すデッドタイム期間のスイッチングパターンでは、制御回路３０は、第５スイッチング素子Ｑ５及び第８スイッチング素子Ｑ８を同時オフ、及び第９スイッチング素子Ｑ９及び第１２スイッチング素子Ｑ１２を同時オフに制御する。このスイッチングパターンでは、第５スイッチング素子Ｑ５の寄生ダイオード及び第１２スイッチング素子Ｑ１２の寄生ダイオードを電流が通過する。従って、寄生ダイオードの順方向降下電圧Ｖｆと通過する電流量に応じた損失が発生する。
【００７０】
図１２（ｃ）に示す−１／２Ｅ（放電）のスイッチングパターンから、図１２（ａ）に示す−Ｅのスイッチングパターンに遷移する間に、図１２（ｄ）に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、図１２（ｂ）に示すデッドタイム期間のスイッチングパターンと同じである。第５スイッチング素子Ｑ５の寄生ダイオード及び第１２スイッチング素子Ｑ１２の寄生ダイオードに流れている電流が、第８スイッチング素子Ｑ８及び第９スイッチング素子Ｑ９のターンオンによりオフされる際、逆方向にリカバリ電流が流れ、損失が発生する。
【００７１】
図１３（ａ）−（ｄ）は、区間１において、出力電圧Ｖｏｕｔと出力電流Ｉｏｕｔの符号が異なる場合（第２象限）における遷移パターン１を説明するための図である。図１４（ａ）−（ｄ）は、区間１において、出力電圧Ｖｏｕｔと出力電流Ｉｏｕｔの符号が異なる場合（第２象限）における遷移パターン２を説明するための図である。区間１では、＋Ｅと＋１／２Ｅ（放電）間で遷移する遷移パターン１と、＋Ｅと＋１／２Ｅ（充電）間で遷移する遷移パターン２が存在する。
【００７２】
図１３（ａ）に示す＋Ｅのスイッチングパターンから、図１３（ｃ）に示す＋１／２Ｅ（放電）のスイッチングパターンに遷移する間に、図１３（ｂ）に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、第３スイッチング素子Ｑ３及び第２スイッチング素子Ｑ２の同時オン、及び第１５スイッチング素子Ｑ１５及び第１４スイッチング素子Ｑ１４の同時オンを防止するためのスイッチングパターンである。
【００７３】
図１３（ｂ）に示すデッドタイム期間のスイッチングパターンでは、制御回路３０は、第３スイッチング素子Ｑ３及び第２スイッチング素子Ｑ２を同時オフ、及び第１５スイッチング素子Ｑ１５及び第１４スイッチング素子Ｑ１４を同時オフに制御する。このスイッチングパターンでは、第２スイッチング素子Ｑ２の寄生ダイオード及び第１５スイッチング素子Ｑ１５の寄生ダイオードに流れている電流が、第３スイッチング素子Ｑ３及び第１４スイッチング素子Ｑ１４のターンオンによりオフされる際、逆方向にリカバリ電流が流れ、損失が発生する。
【００７４】
図１３（ｃ）に示す＋１／２Ｅ（放電）のスイッチングパターンから、図１３（ａ）に示す＋Ｅのスイッチングパターンに遷移する間に、図１３（ｄ）に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、図１３（ｂ）に示すデッドタイム期間のスイッチングパターンと同じである。第２スイッチング素子Ｑ２の寄生ダイオード及び第１５スイッチング素子Ｑ１５の寄生ダイオードを電流が通過する。従って、寄生ダイオードの順方向降下電圧Ｖｆと通過する電流量に応じた損失が発生する。
【００７５】
図１４（ａ）に示す＋Ｅのスイッチングパターンから、図１４（ｃ）に示す＋１／２Ｅ（充電）のスイッチングパターンに遷移する間に、図１４（ｂ）に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、第１スイッチング素子Ｑ１及び第４スイッチング素子Ｑ４の同時オン、及び第１３スイッチング素子Ｑ１３及び第１６スイッチング素子Ｑ１６の同時オンを防止するためのスイッチングパターンである。
【００７６】
図１４（ｂ）に示すデッドタイム期間のスイッチングパターンでは、制御回路３０は、第１スイッチング素子Ｑ１及び第４スイッチング素子Ｑ４を同時オフ、及び第１３スイッチング素子Ｑ１３及び第１６スイッチング素子Ｑ１６を同時オフに制御する。このスイッチングパターンでは、第１スイッチング素子Ｑ１の寄生ダイオード及び第１６スイッチング素子Ｑ１６の寄生ダイオードに流れている電流が、第４スイッチング素子Ｑ４及び第１３スイッチング素子Ｑ１３のターンオンによりオフされる際、逆方向にリカバリ電流が流れ、損失が発生する。
【００７７】
図１４（ｃ）に示す＋１／２Ｅ（充電）のスイッチングパターンから、図１４（ａ）に示す＋Ｅのスイッチングパターンに遷移する間に、図１４（ｄ）に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、図１４（ｂ）に示すデッドタイム期間のスイッチングパターンと同じである。第１スイッチング素子Ｑ１の寄生ダイオード及び第１６スイッチング素子Ｑ１６の寄生ダイオードを電流が通過する。従って、寄生ダイオードの順方向降下電圧Ｖｆと通過する電流量に応じた損失が発生する。
【００７８】
図１５（ａ）−（ｄ）は、区間２において、出力電圧Ｖｏｕｔと出力電流Ｉｏｕｔの符号が異なる場合（第２象限）における遷移パターン１を説明するための図である。図１６（ａ）−（ｄ）は、区間２において、出力電圧Ｖｏｕｔと出力電流Ｉｏｕｔの符号が異なる場合（第２象限）における遷移パターン２を説明するための図である。区間２では、＋０と＋１／２Ｅ（放電）間で遷移する遷移パターン１と、＋０と＋１／２Ｅ（充電）間で遷移する遷移パターン２が存在する。
【００７９】
図１５（ａ）に示す＋０のスイッチングパターンから、図１５（ｃ）に示す＋１／２Ｅ（放電）のスイッチングパターンに遷移する間に、図１５（ｂ）に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、第１スイッチング素子Ｑ１及び第４スイッチング素子Ｑ４の同時オン、及び第１３スイッチング素子Ｑ１３及び第１６スイッチング素子Ｑ１６の同時オンを防止するためのスイッチングパターンである。
【００８０】
図１５（ｂ）に示すデッドタイム期間のスイッチングパターンでは、制御回路３０は、第１スイッチング素子Ｑ１及び第４スイッチング素子Ｑ４を同時オフ、及び第１３スイッチング素子Ｑ１３及び第１６スイッチング素子Ｑ１６を同時オフに制御する。このスイッチングパターンでは、第１スイッチング素子Ｑ１の寄生ダイオード及び第１６スイッチング素子Ｑ１６の寄生ダイオードを電流が通過する。従って、寄生ダイオードの順方向降下電圧Ｖｆと通過する電流量に応じた損失が発生する。
【００８１】
図１５（ｃ）に示す＋１／２Ｅ（放電）のスイッチングパターンから、図１５（ａ）に示す＋０のスイッチングパターンに遷移する間に、図１５（ｄ）に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、図１５（ｂ）に示すデッドタイム期間のスイッチングパターンと同じである。第１スイッチング素子Ｑ１の寄生ダイオード及び第１６スイッチング素子Ｑ１６の寄生ダイオードに流れている電流が、第４スイッチング素子Ｑ４及び第１３スイッチング素子Ｑ１３のターンオンによりオフされる際、逆方向にリカバリ電流が流れ、損失が発生する。
【００８２】
図１６（ａ）に示す＋０のスイッチングパターンから、図１６（ｃ）に示す＋１／２Ｅ（充電）のスイッチングパターンに遷移する間に、図１６（ｂ）に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、第３スイッチング素子Ｑ３及び第２スイッチング素子Ｑ２の同時オン、及び第１５スイッチング素子Ｑ１５及び第１４スイッチング素子Ｑ１４の同時オンを防止するためのスイッチングパターンである。
【００８３】
図１６（ｂ）に示すデッドタイム期間のスイッチングパターンでは、制御回路３０は、第３スイッチング素子Ｑ３及び第２スイッチング素子Ｑ２を同時オフ、及び第１５スイッチング素子Ｑ１５及び第１４スイッチング素子Ｑ１４を同時オフに制御する。このスイッチングパターンでは、第２スイッチング素子Ｑ２の寄生ダイオード及び第１５スイッチング素子Ｑ１５の寄生ダイオードを電流が通過する。従って、寄生ダイオードの順方向降下電圧Ｖｆと通過する電流量に応じた損失が発生する。
【００８４】
図１６（ｃ）に示す＋１／２Ｅ（充電）のスイッチングパターンから、図１６（ａ）に示す＋０のスイッチングパターンに遷移する間に、図１６（ｄ）に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、図１６（ｂ）に示すデッドタイム期間のスイッチングパターンと同じである。第２スイッチング素子Ｑ２の寄生ダイオード及び第１５スイッチング素子Ｑ１５の寄生ダイオードに流れている電流が、第３スイッチング素子Ｑ３及び第１４スイッチング素子Ｑ１４のターンオンによりオフされる際、逆方向にリカバリ電流が流れ、損失が発生する。
【００８５】
図１７（ａ）−（ｄ）は、区間３において、出力電圧Ｖｏｕｔと出力電流Ｉｏｕｔの符号が異なる場合（第４象限）における遷移パターン１を説明するための図である。図１８（ａ）−（ｄ）は、区間３において、出力電圧Ｖｏｕｔと出力電流Ｉｏｕｔの符号が異なる場合（第４象限）における遷移パターン２を説明するための図である。区間３では、−０と−１／２Ｅ（放電）間で遷移する遷移パターン１と、−０と−１／２Ｅ（充電）間で遷移する遷移パターン２が存在する。
【００８６】
図１７（ａ）に示す−０のスイッチングパターンから、図１７（ｃ）に示す−１／２Ｅ（放電）のスイッチングパターンに遷移する間に、図１７（ｂ）に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、第５スイッチング素子Ｑ５及び第８スイッチング素子Ｑ８の同時オン、及び第９スイッチング素子Ｑ９及び第１２スイッチング素子Ｑ１２の同時オンを防止するためのスイッチングパターンである。
【００８７】
図１７（ｂ）に示すデッドタイム期間のスイッチングパターンでは、制御回路３０は、第５スイッチング素子Ｑ５及び第８スイッチング素子Ｑ８を同時オフ、及び第９スイッチング素子Ｑ９及び第１２スイッチング素子Ｑ１２を同時オフに制御する。このスイッチングパターンでは、第８スイッチング素子Ｑ８の寄生ダイオード及び第９スイッチング素子Ｑ９の寄生ダイオードを電流が通過する。従って、寄生ダイオードの順方向降下電圧Ｖｆと通過する電流量に応じた損失が発生する。
【００８８】
図１７（ｃ）に示す−１／２Ｅ（放電）のスイッチングパターンから、図１７（ａ）に示す−０のスイッチングパターンに遷移する間に、図１７（ｄ）に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、図１７（ｂ）に示すデッドタイム期間のスイッチングパターンと同じである。第８スイッチング素子Ｑ８の寄生ダイオード及び第９スイッチング素子Ｑ９の寄生ダイオードに流れている電流が、第５スイッチング素子Ｑ５及び第１２スイッチング素子Ｑ１２のターンオンによりオフされる際、逆方向にリカバリ電流が流れ、損失が発生する。
【００８９】
図１８（ａ）に示す−０のスイッチングパターンから、図１８（ｃ）に示す−１／２Ｅ（充電）のスイッチングパターンに遷移する間に、図１８（ｂ）に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、第７スイッチング素子Ｑ７及び第６スイッチング素子Ｑ６の同時オン、及び第１１スイッチング素子Ｑ１１及び第１０スイッチング素子Ｑ１０の同時オンを防止するためのスイッチングパターンである。
【００９０】
図１８（ｂ）に示すデッドタイム期間のスイッチングパターンでは、制御回路３０は、第７スイッチング素子Ｑ７及び第６スイッチング素子Ｑ６を同時オフ、及び第１１スイッチング素子Ｑ１１及び第１０スイッチング素子Ｑ１０を同時オフに制御する。このスイッチングパターンでは、第７スイッチング素子Ｑ７の寄生ダイオード及び第１０スイッチング素子Ｑ１０の寄生ダイオードを電流が通過する。従って、寄生ダイオードの順方向降下電圧Ｖｆと通過する電流量に応じた損失が発生する。
【００９１】
図１８（ｃ）に示す−１／２Ｅ（充電）のスイッチングパターンから、図１８（ａ）に示す−０のスイッチングパターンに遷移する間に、図１８（ｄ）に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、図１８（ｂ）に示すデッドタイム期間のスイッチングパターンと同じである。第７スイッチング素子Ｑ７の寄生ダイオード及び第１０スイッチング素子Ｑ１０の寄生ダイオードに流れている電流が、第６スイッチング素子Ｑ６及び第１１スイッチング素子Ｑ１１のターンオンによりオフされる際、逆方向にリカバリ電流が流れ、損失が発生する。
【００９２】
図１９（ａ）−（ｄ）は、区間４において、出力電圧Ｖｏｕｔと出力電流Ｉｏｕｔの符号が異なる場合（第４象限）における遷移パターン１を説明するための図である。図２０（ａ）−（ｄ）は、区間４において、出力電圧Ｖｏｕｔと出力電流Ｉｏｕｔの符号が異なる場合（第４象限）における遷移パターン２を説明するための図である。区間４では、−Ｅと−１／２Ｅ（放電）間で遷移する遷移パターン１と、−Ｅと−１／２Ｅ（充電）間で遷移する遷移パターン２が存在する。
【００９３】
図１９（ａ）に示す−Ｅのスイッチングパターンから、図１９（ｃ）に示す−１／２Ｅ（放電）のスイッチングパターンに遷移する間に、図１９（ｂ）に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、第７スイッチング素子Ｑ７及び第６スイッチング素子Ｑ６の同時オン、及び第１１スイッチング素子Ｑ１１及び第１０スイッチング素子Ｑ１０の同時オンを防止するためのスイッチングパターンである。
【００９４】
図１９（ｂ）に示すデッドタイム期間のスイッチングパターンでは、制御回路３０は、第７スイッチング素子Ｑ７及び第６スイッチング素子Ｑ６を同時オフ、及び第１１スイッチング素子Ｑ１１及び第１０スイッチング素子Ｑ１０を同時オフに制御する。このスイッチングパターンでは、第７スイッチング素子Ｑ７の寄生ダイオード及び第１０スイッチング素子Ｑ１０の寄生ダイオードに流れている電流が、第６スイッチング素子Ｑ６及び第１１スイッチング素子Ｑ１１のターンオンによりオフされる際、逆方向にリカバリ電流が流れ、損失が発生する。
【００９５】
図１９（ｃ）に示す−１／２Ｅ（放電）のスイッチングパターンから、図１９（ａ）に示す−Ｅのスイッチングパターンに遷移する間に、図１９（ｄ）に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、図１９（ｂ）に示すデッドタイム期間のスイッチングパターンと同じである。第７スイッチング素子Ｑ７の寄生ダイオード及び第１０スイッチング素子Ｑ１０の寄生ダイオードを電流が通過する。従って、寄生ダイオードの順方向降下電圧Ｖｆと通過する電流量に応じた損失が発生する。
【００９６】
図２０（ａ）に示す−Ｅのスイッチングパターンから、図２０（ｃ）に示す−１／２Ｅ（充電）のスイッチングパターンに遷移する間に、図２０（ｂ）に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、第５スイッチング素子Ｑ５及び第８スイッチング素子Ｑ８の同時オン、及び第９スイッチング素子Ｑ９及び第１２スイッチング素子Ｑ１２の同時オンを防止するためのスイッチングパターンである。
【００９７】
図２０（ｂ）に示すデッドタイム期間のスイッチングパターンでは、制御回路３０は、第５スイッチング素子Ｑ５及び第８スイッチング素子Ｑ８を同時オフ、及び第９スイッチング素子Ｑ９及び第１２スイッチング素子Ｑ１２を同時オフに制御する。このスイッチングパターンでは、第８スイッチング素子Ｑ８の寄生ダイオード及び第９スイッチング素子Ｑ９の寄生ダイオードに流れている電流が、第５スイッチング素子Ｑ５及び第１２スイッチング素子Ｑ１２のターンオンによりオフされる際、逆方向にリカバリ電流が流れ、損失が発生する。
【００９８】
図２０（ｃ）に示す−１／２Ｅ（充電）のスイッチングパターンから、図２０（ａ）に示す−Ｅのスイッチングパターンに遷移する間に、図２０（ｄ）に示すデッドタイム期間のスイッチングパターンが挿入される。当該スイッチングパターンは、図２０（ｂ）に示すデッドタイム期間のスイッチングパターンと同じである。第８スイッチング素子Ｑ８の寄生ダイオード及び第９スイッチング素子Ｑ９の寄生ダイオードに流れている電流が、第８スイッチング素子Ｑ８及び第９スイッチング素子Ｑ９のターンオンによりオフされる際、逆方向にリカバリ電流が流れ、損失が発生する。
【００９９】
図２１は、本発明の実施例１に係る電力変換装置１の構成を説明するための図である。実施例１に係る電力変換装置１は主に、インバータ回路１０が第１パターンで動作する場合に使用される。実施例１に係る電力変換装置１の構成は、図１に示した電力変換装置１の基本構成に、第３３ダイオードＤ３３、第３４ダイオードＤ３４、第３５ダイオードＤ３５、第３６ダイオードＤ３６、第４１ダイオードＤ４１、第４２ダイオードＤ４２、第４３ダイオードＤ４３、及び第４４ダイオードＤ４４が追加された構成である。
【０１００】
第３３ダイオードＤ３３、第３４ダイオードＤ３４、第３５ダイオードＤ３５、第３６ダイオードＤ３６、第４１ダイオードＤ４１、第４２ダイオードＤ４２、第４３ダイオードＤ４３、及び第４４ダイオードＤ４４は、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２、第１３スイッチング素子Ｑ１３、及び第１４スイッチング素子Ｑ１４にそれぞれ逆並列に接続される外付けのダイオードである。
【０１０１】
第３３ダイオードＤ３３には、順方向降下電圧Ｖｆが第３スイッチング素子Ｑ３の寄生ダイオードの順方向降下電圧Ｖｆより低く、かつリカバリ損失Ｐｒｒが第３スイッチング素子Ｑ３の寄生ダイオードのリカバリ損失Ｐｒｒ以下のものが使用される。
【０１０２】
第３４ダイオードＤ３４と第４スイッチング素子Ｑ４の寄生ダイオード間、第３５ダイオードＤ３５と第５スイッチング素子Ｑ５の寄生ダイオード間、第３６ダイオードＤ３６と第６スイッチング素子Ｑ６の寄生ダイオード間、第４１ダイオードＤ４１と第１１スイッチング素子Ｑ１１の寄生ダイオード間、第４２ダイオードＤ４２と第１２スイッチング素子Ｑ１２の寄生ダイオード間、第４３ダイオードＤ４３と第１３スイッチング素子Ｑ１３の寄生ダイオード間、及び第４４ダイオードＤ４４と第１４スイッチング素子Ｑ１４の寄生ダイオード間も、第３３ダイオードＤ３３と第３スイッチング素子Ｑ３の寄生ダイオード間の関係と同様である。
【０１０３】
以上説明したように実施例１によれば、８個の外付けダイオードを追加することにより、最小限の部品点数の増加によるコストアップで、２４個全てのスイッチング素子に逆並列に外付けダイオードを接続した場合と同様の損失低減効果を得ることができる。インバータ回路１０が第１パターン（第１象限と第３象限）で動作する場合、図５（ａ）−（ｄ）から図１２（ａ）−（ｄ）に示したように、寄生ダイオードを電流が通過するスイッチング素子は、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２、第１３スイッチング素子Ｑ１３、及び第１４スイッチング素子Ｑ１４の８個である。従って、この８個のスイッチング素子に、寄生ダイオードより高性能の外付けダイオードを接続することにより、最小限のコストアップでインバータ回路１０の高効率化を図ることができる。
【０１０４】
図２２は、本発明の実施例２に係る電力変換装置１の構成を説明するための図である。実施例２に係る電力変換装置１は主に、インバータ回路１０が第２パターンで動作する場合に使用される。実施例２に係る電力変換装置１の構成は、図１に示した電力変換装置１の基本構成に、第３１ダイオードＤ３１、第３２ダイオードＤ３２、第３７ダイオードＤ３７、第３８ダイオードＤ３８、第３９ダイオードＤ３９、第４０ダイオードＤ４０、第４５ダイオードＤ４５、及び第４６ダイオードＤ４６が追加された構成である。
【０１０５】
第３１ダイオードＤ３１、第３２ダイオードＤ３２、第３７ダイオードＤ３７、第３８ダイオードＤ３８、第３９ダイオードＤ３９、第４０ダイオードＤ４０、第４５ダイオードＤ４５、及び第４６ダイオードＤ４６は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１５スイッチング素子Ｑ１５、及び第１６スイッチング素子Ｑ１６にそれぞれ逆並列に接続される外付けのダイオードである。
【０１０６】
第３１ダイオードＤ３１には、順方向降下電圧Ｖｆが第１スイッチング素子Ｑ１の寄生ダイオードの順方向降下電圧Ｖｆより低く、かつリカバリ損失Ｐｒｒが第１スイッチング素子Ｑ１の寄生ダイオードのリカバリ損失Ｐｒｒ以下のものが使用される。
【０１０７】
第３２ダイオードＤ３２と第２スイッチング素子Ｑ２の寄生ダイオード間、第３７ダイオードＤ３７と第７スイッチング素子Ｑ７の寄生ダイオード間、第３８ダイオードＤ３８と第８スイッチング素子Ｑ８の寄生ダイオード間、第３９ダイオードＤ３９と第９スイッチング素子Ｑ９の寄生ダイオード間、第４０ダイオードＤ４０と第１０スイッチング素子Ｑ１０の寄生ダイオード間、第４５ダイオードＤ４５と第１５スイッチング素子Ｑ１５の寄生ダイオード間、及び第４６ダイオードＤ４６と第１６スイッチング素子Ｑ１６の寄生ダイオード間も、第３１ダイオードＤ３１と第１スイッチング素子Ｑ１の寄生ダイオード間の関係と同様である。
【０１０８】
以上説明したように実施例２によれば、８個の外付けダイオードを追加することにより、最小限の部品点数の増加によるコストアップで、２４個全てのスイッチング素子に逆並列に外付けダイオードを接続した場合と同様の損失低減効果を得ることができる。インバータ回路１０が第２パターン（第２象限と第４象限）で動作する場合、図１３（ａ）−（ｄ）から図２０（ａ）−（ｄ）に示したように、寄生ダイオードを電流が通過するスイッチング素子は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１５スイッチング素子Ｑ１５、及び第１６スイッチング素子Ｑ１６の８個である。従って、この８個のスイッチング素子に、寄生ダイオードより高性能の外付けダイオードを接続することにより、最小限のコストアップでインバータ回路１０の高効率化を図ることができる。
【０１０９】
図２３は、本発明の実施例３に係る電力変換装置１の構成を説明するための図である。実施例３に係る電力変換装置１は主に、インバータ回路１０が第３パターンで動作する場合に使用される。実施例３に係る電力変換装置１の構成は、図１に示した電力変換装置１の基本構成に、第３１ダイオードＤ３１、第３２ダイオードＤ３２、第３３ダイオードＤ３３、第３４ダイオードＤ３４、第３５ダイオードＤ３５、第３６ダイオードＤ３６、第３７ダイオードＤ３７、第３８ダイオードＤ３８、第３９ダイオードＤ３９、第４０ダイオードＤ４０、第４１ダイオードＤ４１、第４２ダイオードＤ４２、第４３ダイオードＤ４３、第４４ダイオードＤ４４、第４５ダイオードＤ４５、及び第４６ダイオードＤ４６が追加された構成である。
【０１１０】
第３１ダイオードＤ３１、第３２ダイオードＤ３２、第３３ダイオードＤ３３、第３４ダイオードＤ３４、第３５ダイオードＤ３５、第３６ダイオードＤ３６、第３７ダイオードＤ３７、第３８ダイオードＤ３８、第３９ダイオードＤ３９、第４０ダイオードＤ４０、第４１ダイオードＤ４１、第４２ダイオードＤ４２、第４３ダイオードＤ４３、第４４ダイオードＤ４４、第４５ダイオードＤ４５、及び第４６ダイオードＤ４６は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１５スイッチング素子Ｑ１５、及び第１６スイッチング素子Ｑ１６にそれぞれ逆並列に接続される外付けのダイオードである。
【０１１１】
第３１ダイオードＤ３１には、順方向降下電圧Ｖｆが第１スイッチング素子Ｑ１の寄生ダイオードの順方向降下電圧Ｖｆより低く、かつリカバリ損失Ｐｒｒが第１スイッチング素子Ｑ１の寄生ダイオードのリカバリ損失Ｐｒｒ以下のものが使用される。他の外付けダイオードと寄生ダイオード間のそれぞれの関係も同様である。
【０１１２】
以上説明したように実施例３によれば、１６個の外付けダイオードを追加することにより、最小限の部品点数の増加によるコストアップで、２４個全てのスイッチング素子に逆並列に外付けダイオードを接続した場合と同様の損失低減効果を得ることができる。インバータ回路１０が第３パターン（第１象限から第４象限）で動作する場合、図５（ａ）−（ｄ）から図２０（ａ）−（ｄ）に示したように、寄生ダイオードを電流が通過するスイッチング素子は、第１スイッチング素子Ｑ１−第１６スイッチング素子Ｑ１６の１６個である。従って、この１６個のスイッチング素子に、寄生ダイオードより高性能の外付けダイオードを接続することにより、最小限のコストアップでインバータ回路１０の高効率化を図ることができる。
【０１１３】
図２４は、本発明の実施例４に係る電力変換装置１の構成を説明するための図である。実施例４に係る電力変換装置１の構成は、図１に示した電力変換装置１の基本構成に、第４７ダイオードＤ４７、第４９ダイオードＤ４９、第５１ダイオードＤ５１、及び第５３ダイオードＤ５３が追加された構成である。
【０１１４】
第４７ダイオードＤ４７は、直流電源２の正極が接続されたハイサイド配線と交流経路のプラス配線との間に逆向きに接続される。第４９ダイオードＤ４９は、交流経路のプラス配線と直流電源２の負極が接続されたローサイド配線との間に逆向きに接続される。第５１ダイオードＤ５１は、ハイサイド配線と交流経路のマイナス配線との間に逆向きに接続される。第５３ダイオードＤ５３は、交流経路のマイナス配線とローサイド配線との間に逆向きに接続される。
【０１１５】
第４７ダイオードＤ４７には、順方向降下電圧Ｖｆが、第１８スイッチング素子Ｑ１８の寄生ダイオードの順方向降下電圧Ｖｆと第１７スイッチング素子Ｑ１７の寄生ダイオードの順方向降下電圧Ｖｆと第２スイッチング素子Ｑ２の寄生ダイオードの順方向降下電圧Ｖｆと第１スイッチング素子Ｑ１の寄生ダイオードの順方向降下電圧Ｖｆの合計より低く、かつリカバリ損失Ｐｒｒが、第１８スイッチング素子Ｑ１８の寄生ダイオードのリカバリ損失Ｐｒｒと第１７スイッチング素子Ｑ１７の寄生ダイオードのリカバリ損失Ｐｒｒと第２スイッチング素子Ｑ２の寄生ダイオードのリカバリ損失Ｐｒｒと第１スイッチング素子Ｑ１の寄生ダイオードのリカバリ損失Ｐｒｒの合計以下のものが使用される。
【０１１６】
第４７ダイオードＤ４７には、耐圧が、第１８スイッチング素子Ｑ１８の寄生ダイオードの耐圧と第１７スイッチング素子Ｑ１７の寄生ダイオードの耐圧と第２スイッチング素子Ｑ２の寄生ダイオードの耐圧と第１スイッチング素子Ｑ１の寄生ダイオードの耐圧の合計と同等のものが使用される。本実施の形態では６００Ｖ耐圧の第４７ダイオードＤ４７が使用される。
【０１１７】
第４９ダイオードＤ４９と、第８スイッチング素子Ｑ８の寄生ダイオードと第７スイッチング素子Ｑ７の寄生ダイオードと第２０スイッチング素子Ｑ２０の寄生ダイオードと第１９スイッチング素子Ｑ１９の寄生ダイオードの合計との間の関係、第５１ダイオードＤ５１と、第２２スイッチング素子Ｑ２２の寄生ダイオードと第２１スイッチング素子Ｑ２１の寄生ダイオードと第１０スイッチング素子Ｑ１０の寄生ダイオードと第９スイッチング素子Ｑ９の寄生ダイオードの合計との間の関係、及び第５３ダイオードＤ５３と、第１６スイッチング素子Ｑ１６の寄生ダイオードと第１５スイッチング素子Ｑ１５の寄生ダイオードと第２４スイッチング素子Ｑ２４の寄生ダイオードと第２３スイッチング素子Ｑ２３の寄生ダイオードの合計との間の関係も、第４７ダイオードＤ４７と、第１８スイッチング素子Ｑ１８の寄生ダイオードと第１７スイッチング素子Ｑ１７の寄生ダイオードと第２スイッチング素子Ｑ２の寄生ダイオードと第１スイッチング素子Ｑ１の寄生ダイオードの合計との間の関係と同様である。
【０１１８】
上記図２の区間２から区間３に遷移する際、ゼロクロスが発生する。例えば、図７（ａ）に示した＋０のスイッチングパターンから図９（ａ）に示した−０のスイッチングパターンに遷移する際、第１スイッチング素子Ｑ１−第２４スイッチング素子Ｑ２４の全てがオフ状態に制御されるデッドタイム期間が挿入される。当該デッドタイム期間のスイッチングパターンでは、第１リアクトルＬ１及び第２リアクトルＬ２に蓄積されたエネルギーが電流として、第２２スイッチング素子Ｑ２２の寄生ダイオード→第２１スイッチング素子Ｑ２１の寄生ダイオード→第１０スイッチング素子Ｑ１０の寄生ダイオード→第９スイッチング素子Ｑ９の寄生ダイオード→直流電源２→第８スイッチング素子Ｑ８の寄生ダイオード→第７スイッチング素子Ｑ７の寄生ダイオード→第２０スイッチング素子Ｑ２０の寄生ダイオード→第１９スイッチング素子Ｑ１９の寄生ダイオードの経路で還流する。
【０１１９】
また、区間３から区間２に遷移する際にもゼロクロスが発生する。例えば、図９（ａ）に示した−０のスイッチングパターンから図７（ａ）に示した＋０のスイッチングパターンに遷移する際、第１スイッチング素子Ｑ１−第２４スイッチング素子Ｑ２４の全てがオフ状態に制御されるデッドタイム期間が挿入される。当該デッドタイム期間のスイッチングパターンでは、第１リアクトルＬ１及び第２リアクトルＬ２に蓄積されたエネルギーが電流として、第１８スイッチング素子Ｑ１８の寄生ダイオード→第１７スイッチング素子Ｑ１７の寄生ダイオード→第２スイッチング素子Ｑ２の寄生ダイオード→第１スイッチング素子Ｑ１の寄生ダイオード→直流電源２→第１６スイッチング素子Ｑ１６の寄生ダイオード→第１５スイッチング素子Ｑ１５の寄生ダイオード→第２４スイッチング素子Ｑ２４の寄生ダイオード→第２３スイッチング素子Ｑ２３の寄生ダイオードの経路で還流する。
【０１２０】
以上説明したように実施例４によれば、４個のダイオードを追加して１６個の寄生ダイオードをバイパスさせることにより、ゼロクロス時のデッドタイム期間に発生する損失を低減することができる。すなわち、ゼロクロス時のデッドタイム期間に通るダイオードの数を８個から２個に減らすことができ、インバータ回路１０の高効率化を図ることができる。また追加されるダイオードの数は４個であり、少ないコストアップで高効率化を実現することができる。
【０１２１】
図２５は、本発明の実施例５に係る電力変換装置１の構成を説明するための図である。実施例５に係る電力変換装置１の構成は、図１に示した電力変換装置１の基本構成に、第４８ダイオードＤ４８、第４９ダイオードＤ４９、第５２ダイオードＤ５２、及び第５３ダイオードＤ５３が追加された構成である。
【０１２２】
第４８ダイオードＤ４８は、第１フライングキャパシタ回路１１の中点と交流経路のプラス配線との間に逆向きに接続される。第４９ダイオードＤ４９は、交流経路のプラス配線と第２フライングキャパシタ回路１２の中点との間に逆向きに接続される。第５２ダイオードＤ５２は、第３フライングキャパシタ回路１３の中点と交流経路のマイナス配線との間に逆向きに接続される。第５３ダイオードＤ５３は、交流経路のマイナス配線と第４フライングキャパシタ回路１４の中点との間に逆向きに接続される。
【０１２３】
第４８ダイオードＤ４８には、順方向降下電圧Ｖｆが、第１８スイッチング素子Ｑ１８の寄生ダイオードの順方向降下電圧Ｖｆと第１７スイッチング素子Ｑ１７の寄生ダイオードの順方向降下電圧Ｖｆの合計より低く、かつカバリ損失Ｐｒｒが、第１８スイッチング素子Ｑ１８の寄生ダイオードのリカバリ損失Ｐｒｒと第１７スイッチング素子Ｑ１７の寄生ダイオードのリカバリ損失Ｐｒｒの合計以下のものが使用される。
【０１２４】
第４８ダイオードＤ４８には、耐圧が、第１８スイッチング素子Ｑ１８の寄生ダイオードの耐圧と第１７スイッチング素子Ｑ１７の寄生ダイオードの耐圧の合計と同等のものが使用される。本実施の形態では３００Ｖ耐圧の第４８ダイオードＤ４８が使用される。
【０１２５】
第４９ダイオードＤ４９と、第２０スイッチング素子Ｑ２０の寄生ダイオードと第１９スイッチング素子Ｑ１９の寄生ダイオードの合計との間の関係、第５２ダイオードＤ５２と、第２２スイッチング素子Ｑ２２の寄生ダイオードと第２１スイッチング素子Ｑ２１の寄生ダイオードの合計との間の関係、及び第５３ダイオードＤ５３と、第２４スイッチング素子Ｑ２４の寄生ダイオードと第２３スイッチング素子Ｑ２３の寄生ダイオードの合計との間の関係も、第４８ダイオードＤ４８と、第１８スイッチング素子Ｑ１８の寄生ダイオードと第１７スイッチング素子Ｑ１７の寄生ダイオードの合計との間の関係と同様である。
【０１２６】
以上説明したように実施例５によれば、４個のダイオードを追加して８個の寄生ダイオードをバイパスさせることにより、ゼロクロス時のデッドタイム期間に発生する損失を低減することができる。すなわち、ゼロクロス時のデッドタイム期間に通るダイオードの数を８個から６個に減らすことができ、インバータ回路１０の高効率化を図ることができる。また追加されるダイオードの数は４個であり、かつ実施例５より耐圧が低いダイオードであり、少ないコストアップで高効率化を実現することができる。
【０１２７】
図２６は、本発明の実施例６に係る電力変換装置１の構成を説明するための図である。実施例６に係る電力変換装置１の構成は、図１に示した電力変換装置１の基本構成に、第４７ダイオードＤ４７、第４８ダイオードＤ４８、第４９ダイオードＤ４９、第５０ダイオードＤ５０、第５１ダイオードＤ５１、第５２ダイオードＤ５２、第５３ダイオードＤ５３、及び第５４ダイオードＤ５４が追加された構成である。
【０１２８】
第４７ダイオードＤ４７は、ハイサイド配線と第１フライングキャパシタ回路１１の中点との間に逆向きに接続される。第４８ダイオードＤ４８は、第１フライングキャパシタ回路１１の中点と交流経路のプラス配線との間に逆向きに接続される。第４９ダイオードＤ４９は、交流経路のプラス配線と第２フライングキャパシタ回路１２の中点との間に逆向きに接続される。第５０ダイオードＤ５０は、第２フライングキャパシタ回路１２の中点とローサイド配線との間に逆向きに接続される。第５１ダイオードＤ５１は、ハイサイド配線と第３フライングキャパシタ回路１３の中点との間に逆向きに接続される。第５２ダイオードＤ５２は、第３フライングキャパシタ回路１３の中点と交流経路のマイナス配線との間に逆向きに接続される。第５３ダイオードＤ５３は、交流経路のマイナス配線と第４フライングキャパシタ回路１４の中点との間に逆向きに接続される。第５４ダイオードＤ５４は、第４フライングキャパシタ回路１４の中点とローサイド配線との間に逆向きに接続される。
【０１２９】
第４７ダイオードＤ４７には、順方向降下電圧Ｖｆが、第２スイッチング素子Ｑ２の寄生ダイオードの順方向降下電圧Ｖｆと第１スイッチング素子Ｑ１の寄生ダイオードの順方向降下電圧Ｖｆの合計より低く、かつリカバリ損失Ｐｒｒが、第２スイッチング素子Ｑ２の寄生ダイオードのリカバリ損失Ｐｒｒと第１スイッチング素子Ｑ１の寄生ダイオードのリカバリ損失Ｐｒｒの合計以下のものが使用される。
【０１３０】
第４７ダイオードＤ４７には、耐圧が、第２スイッチング素子Ｑ２の寄生ダイオードの耐圧と第１スイッチング素子Ｑ１の寄生ダイオードの耐圧の合計と同等のものが使用される。本実施の形態では３００Ｖ耐圧の第４７ダイオードＤ４７が使用される。
【０１３１】
第４８ダイオードＤ４８と、第１８スイッチング素子Ｑ１８の寄生ダイオードと第１７スイッチング素子Ｑ１７の寄生ダイオードの合計との間の関係、第４９ダイオードＤ４９と、第２０スイッチング素子Ｑ２０の寄生ダイオードと第１９スイッチング素子Ｑ１９の寄生ダイオードの合計との間の関係、第５０ダイオードＤ５０と、第８スイッチング素子Ｑ８の寄生ダイオードと第７スイッチング素子Ｑ７の寄生ダイオードの合計との間の関係、第５１ダイオードＤ５１と、第１０スイッチング素子Ｑ１０の寄生ダイオードと第９スイッチング素子Ｑ９の寄生ダイオードの合計との間の関係、第５２ダイオードＤ５２と、第２２スイッチング素子Ｑ２２の寄生ダイオードと第２１スイッチング素子Ｑ２１の寄生ダイオードの合計との間の関係、第５３ダイオードＤ５３と、第２４スイッチング素子Ｑ２４の寄生ダイオードと第２３スイッチング素子Ｑ２３の寄生ダイオードの合計との間の関係、及び第５４ダイオードＤ５４と、第１６スイッチング素子Ｑ１６の寄生ダイオードと第１５スイッチング素子Ｑ１５の寄生ダイオードの合計との間の関係も、第４７ダイオードＤ４７と、第２スイッチング素子Ｑ２の寄生ダイオードと第１スイッチング素子Ｑ１の寄生ダイオードの合計との間の関係と同様である。
【０１３２】
以上説明したように実施例６によれば、８個のダイオードを追加して１６個の寄生ダイオードをバイパスさせることにより、ゼロクロス時のデッドタイム期間に発生する損失を低減することができる。すなわち、ゼロクロス時のデッドタイム期間に通るダイオードの数を８個から４個に減らすことができ、インバータ回路１０の高効率化を図ることができる。また追加されるダイオードの数は８個であり、かつ実施例５より耐圧が低いダイオードであり、少ないコストアップで高効率化を実現することができる。
【０１３３】
図２７は、本発明の実施例７に係る電力変換装置１の構成を説明するための図である。実施例７に係る電力変換装置１は、インバータ回路１０が第１パターン又は第３パターンで動作する場合に使用される。実施例７に係る電力変換装置１の構成は、図１に示した電力変換装置１の基本構成に、第６１ダイオードＤ６１、及び第６２ダイオードＤ６２が追加された構成である。
【０１３４】
第６１ダイオードＤ６１は、第１キャパシタＣ１の下側端子と第４キャパシタＣ４の上側端子との間に逆向きに接続される。第６２ダイオードＤ６２は、第３キャパシタＣ３の下側端子と第２キャパシタＣ２の上側端子との間に逆向きに接続される。
【０１３５】
第６１ダイオードＤ６１には、順方向降下電圧Ｖｆが、第１３スイッチング素子Ｑ１３の寄生ダイオードの順方向降下電圧Ｖｆと第４スイッチング素子Ｑ４の寄生ダイオードの順方向降下電圧Ｖｆの合計より低く、かつリカバリ損失Ｐｒｒが、第１３スイッチング素子Ｑ１３の寄生ダイオードのリカバリ損失Ｐｒｒと第４スイッチング素子Ｑ４の寄生ダイオードのリカバリ損失Ｐｒｒの合計以下のものが使用される。
【０１３６】
第６１ダイオードＤ６１には、耐圧が、第１３スイッチング素子Ｑ１３の寄生ダイオードの耐圧と第４スイッチング素子Ｑ４の寄生ダイオードの耐圧の合計と同等のものが使用される。本実施の形態では３００Ｖ耐圧の第６１ダイオードＤ６１が使用される。
【０１３７】
第６２ダイオードＤ６２と、第５スイッチング素子Ｑ５の寄生ダイオードと第１２スイッチング素子Ｑ１２の寄生ダイオードの合計との間の関係も、第６１ダイオードＤ６１と、第１３スイッチング素子Ｑ１３の寄生ダイオードと第４スイッチング素子Ｑ４の寄生ダイオードの合計との間の関係と同様である。
【０１３８】
以上説明したように実施例７によれば、２個のダイオードを追加することにより、図６（ｂ）、（ｄ）に示したデッドタイム期間のスイッチングパターン、図７（ｂ）、（ｄ）に示したデッドタイム期間のスイッチングパターン、及び図９（ｂ）、（ｄ）に示したデッドタイム期間のスイッチングパターンにおいて発生する損失を低減することができる。すなわち、当該デッドタイム期間に通るダイオードの数を２個から１個に減らすことができ、インバータ回路１０の高効率化を図ることができる。また追加されるダイオードの数は２個であり、少ないコストアップで高効率化を実現することができる。
【０１３９】
図２８は、本発明の実施例８に係る電力変換装置１の構成を説明するための図である。実施例８に係る電力変換装置１は、インバータ回路１０が第１パターン又は第３パターンで動作する場合に使用される。実施例８に係る電力変換装置１の構成は、図１に示した電力変換装置１の基本構成に、第６３ダイオードＤ６３、及び第６４ダイオードＤ６４が追加された構成である。
【０１４０】
第６３ダイオードＤ６３は、第１フライングキャパシタ回路１１の中点と第４フライングキャパシタ回路１４の中点との間に逆向きに接続される。第６４ダイオードＤ６４は、第３フライングキャパシタ回路１３の中点と第２フライングキャパシタ回路１２の中点との間に逆向きに接続される。
【０１４１】
第６３ダイオードＤ６３には、順方向降下電圧Ｖｆが、第１４スイッチング素子Ｑ１４のオン抵抗による降下電圧と第１３スイッチング素子Ｑ１３の寄生ダイオードの順方向降下電圧Ｖｆと第４スイッチング素子Ｑ４の寄生ダイオードの順方向降下電圧Ｖｆと第３スイッチング素子Ｑ３のオン抵抗による降下電圧の合計より低く、かつ第１４スイッチング素子Ｑ１４の寄生ダイオードの順方向降下電圧Ｖｆと第１３スイッチング素子Ｑ１３のオン抵抗による降下電圧と第４スイッチング素子Ｑ４のオン抵抗による降下電圧と第３スイッチング素子Ｑ３の寄生ダイオードの順方向降下電圧Ｖｆの合計より低く、かつリカバリ損失Ｐｒｒが、第１３スイッチング素子Ｑ１３の寄生ダイオードのリカバリ損失Ｐｒｒと第４スイッチング素子Ｑ４の寄生ダイオードのリカバリ損失Ｐｒｒの合計以下で、かつ第１４スイッチング素子Ｑ１４の寄生ダイオードのリカバリ損失Ｐｒｒと第３スイッチング素子Ｑ３の寄生ダイオードのリカバリ損失Ｐｒｒの合計以下のものが使用される。
【０１４２】
第６３ダイオードＤ６３には、耐圧が、第３スイッチング素子Ｑ３の寄生ダイオードの耐圧と第４スイッチング素子Ｑ４の寄生ダイオードの耐圧と第１３スイッチング素子Ｑ１３の寄生ダイオードの耐圧と第１４スイッチング素子Ｑ１４の寄生ダイオードの耐圧の合計と同等のものが使用される。本実施の形態では６００Ｖ耐圧の第６３ダイオードＤ６３が使用される。
【０１４３】
第６４ダイオードＤ６４と、第６スイッチング素子Ｑ６と第５スイッチング素子Ｑ５と第１２スイッチング素子Ｑ１２と第１１スイッチング素子Ｑ１１との関係も、第６３ダイオードＤ６３と、第１４スイッチング素子Ｑ１４と第１３スイッチング素子Ｑ１３と第４スイッチング素子Ｑ４と第３スイッチング素子Ｑ３との関係と同様である。
【０１４４】
以上説明したように実施例８によれば、２個のダイオードを追加することにより、図７（ｂ）、（ｄ）に示したデッドタイム期間のスイッチングパターン、図８（ｂ）、（ｄ）に示したデッドタイム期間のスイッチングパターン、図９（ｂ）、（ｄ）に示したデッドタイム期間のスイッチングパターン、及び図１０（ｂ）、（ｄ）に示したデッドタイム期間のスイッチングパターンにおいて発生する損失を低減することができる。すなわち、当該デッドタイム期間に通るダイオードの数を２個から１個に減らすことができ、スイッチング素子２個分のオン抵抗による降下電圧を回避することができ、インバータ回路１０の高効率化を図ることができる。また追加されるダイオードの数は２個であり、少ないコストアップで高効率化を実現することができる。
【０１４５】
図２９は、本発明の実施例９に係る電力変換装置１の構成を説明するための図である。実施例９に係る電力変換装置１は、実施例２と実施例４と実施例７と実施例８の電力変換装置１を組み合わせた電力変換装置１である。
【０１４６】
以上説明したように実施例９によれば、１６個のダイオードを追加することにより、インバータ回路１０が第１パターン、第２パターン、及び第３パターンのいずれのパターンで動作する場合も、デッドタイム期間のスイッチングパターンにおいて発生する損失を低減することができ、インバータ回路１０の高効率化を図ることができる。また、２４個全てのスイッチング素子に逆並列に外付けダイオードを接続した場合と比較して、追加するダイオードの数を減らすことができる。
【０１４７】
以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【０１４８】
上述の実施の形態では、第１スイッチング素子Ｑ１−第２４スイッチング素子Ｑ２４にＭＯＳＦＥＴを使用する例を想定したが、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やバイポーラトランジスタを使用してもよい。その場合、第１スイッチング素子Ｑ１−第２４スイッチング素子Ｑ２４に寄生ダイオードは形成されず、第１スイッチング素子Ｑ１−第２４スイッチング素子Ｑ２４にそれぞれ外付けダイオード（第１ダイオードＤ１−第２４ダイオードＤ２４）が逆並列に接続される。
【０１４９】
その場合において実施例１では、第３３ダイオードＤ３３、第３４ダイオードＤ３４、第３５ダイオードＤ３５、第３６ダイオードＤ３６、第４１ダイオードＤ４１、第４２ダイオードＤ４２、第４３ダイオードＤ４３、及び第４４ダイオードＤ４４は接続されない。第３ダイオードＤ３、第４ダイオードＤ４、第５ダイオードＤ５、第６ダイオードＤ６、第１１ダイオードＤ１１、第１２ダイオードＤ１２、第１３ダイオードＤ１３、及び第１４ダイオードＤ１４に、第１ダイオードＤ１、第２ダイオードＤ２、第７ダイオードＤ７、第８ダイオードＤ８、第９ダイオードＤ９、第１０ダイオードＤ１０、第１５ダイオードＤ１５、第１６ダイオードＤ１６、第１７ダイオードＤ１７、第１８ダイオードＤ１８、第１９ダイオードＤ１９、第２０ダイオードＤ２０、第２１ダイオードＤ２１、第２２ダイオードＤ２２、第２３ダイオードＤ２３、及び第２４ダイオードＤ２４より高性能で低損失なものが選択される。
【０１５０】
実施例２では、第３１ダイオードＤ３１、第３２ダイオードＤ３２、第３７ダイオードＤ３７、第３８ダイオードＤ３８、第３９ダイオードＤ３９、第４０ダイオードＤ４０、第４５ダイオードＤ４５、及び第４６ダイオードＤ４６は接続されない。第１ダイオードＤ１、第２ダイオードＤ２、第７ダイオードＤ７、第８ダイオードＤ８、第９ダイオードＤ９、第１０ダイオードＤ１０、第１５ダイオードＤ１５、及び第１６ダイオードＤ１６に、第３ダイオードＤ３、第４ダイオードＤ４、第５ダイオードＤ５、第６ダイオードＤ６、第１１ダイオードＤ１１、第１２ダイオードＤ１２、第１３ダイオードＤ１３、第１４ダイオードＤ１４、第１７ダイオードＤ１７、第１８ダイオードＤ１８、第１９ダイオードＤ１９、第２０ダイオードＤ２０、第２１ダイオードＤ２１、第２２ダイオードＤ２２、第２３ダイオードＤ２３、及び第２４ダイオードＤ２４より高性能で低損失のものが選択される。
【０１５１】
実施例３では、第３１ダイオードＤ３１、第３２ダイオードＤ３２、第３３ダイオードＤ３３、第３４ダイオードＤ３４、第３５ダイオードＤ３５、第３６ダイオードＤ３６、第３７ダイオードＤ３７、第３８ダイオードＤ３８、第３９ダイオードＤ３９、第４０ダイオードＤ４０、第４１ダイオードＤ４１、第４２ダイオードＤ４２、第４３ダイオードＤ４３、第４４ダイオードＤ４４、第４５ダイオードＤ４５、及び第４６ダイオードＤ４６は接続されない。第１ダイオードＤ１−第１６ダイオードＤ１６に、第１７ダイオードＤ１７−第２４ダイオードＤ２４より高性能で低損失のものが選択される。
【０１５２】
いずれの場合も、コストアップを抑制しつつ、インバータ回路１０の高効率化を図ることができる。
【０１５３】
また、第１７スイッチング素子Ｑ１７と第１８スイッチング素子Ｑ１８を耐圧の大きい１つのスイッチング素子に置き換えることも可能である。第１９スイッチング素子Ｑ１９と第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１と第２２スイッチング素子Ｑ２２、及び第２３スイッチング素子Ｑ２３と第２４スイッチング素子Ｑ２４も同様である。
【０１５４】
なお、実施の形態は、以下の項目によって特定されてもよい。
【０１５５】
［項目１］
直列に接続される第１スイッチング素子（Ｑ１）、第２スイッチング素子（Ｑ２）、第３スイッチング素子（Ｑ３）及び第４スイッチング素子（Ｑ４）と、当該４個のスイッチング素子（Ｑ１−Ｑ４）により充放電される第１キャパシタ（Ｃ１）を有する第１フライングキャパシタ回路（１１）と、
直列に接続される第５スイッチング素子（Ｑ５）、第６スイッチング素子（Ｑ６）、第７スイッチング素子（Ｑ７）及び第８スイッチング素子（Ｑ８）と、当該４個のスイッチング素子（Ｑ５−Ｑ８）により充放電される第２キャパシタ（Ｃ２）を有する第２フライングキャパシタ回路（１２）と、
直列に接続される第９スイッチング素子（Ｑ９）、第１０スイッチング素子（Ｑ１０）、第１１スイッチング素子（Ｑ１１）及び第１２スイッチング素子（Ｑ１２）と、当該４個のスイッチング素子（Ｑ９−Ｑ１２）により充放電される第３キャパシタ（Ｃ３）を有する第３フライングキャパシタ回路（１３）と、
直列に接続される第１３スイッチング素子（Ｑ１３）、第１４スイッチング素子（Ｑ１４）、第１５スイッチング素子（Ｑ１５）及び第１６スイッチング素子（Ｑ１６）と、当該４個のスイッチング素子（Ｑ１３−Ｑ１６）により充放電される第４キャパシタ（Ｃ４）を有する第４フライングキャパシタ回路（１４）と、
直列に接続される複数のスイッチング素子（Ｑ１７−Ｑ２０）を有し、当該複数のスイッチング素子（Ｑ１７−Ｑ２０）の両端が前記第１フライングキャパシタ回路（１１）の中点と前記第２フライングキャパシタ回路（１２）の中点にそれぞれ接続され、当該複数のスイッチング素子（Ｑ１７−Ｑ２０）の中点が系統電源（３）／交流負荷に接続された交流経路の一端に接続される第１出力回路（１５）と、
直列に接続される複数のスイッチング素子（Ｑ２１−Ｑ２４）を有し、当該複数のスイッチング素子（Ｑ２１−Ｑ２４）の両端が前記第３フライングキャパシタ回路（１３）の中点と前記第４フライングキャパシタ回路（１４）の中点にそれぞれ接続され、当該複数のスイッチング素子（Ｑ２１−Ｑ２４）の中点が前記交流経路の他端に接続される第２出力回路（１６）と、を備え、
前記第１フライングキャパシタ回路（１１）及び前記第２フライングキャパシタ回路（１２）は直流電源（２）の両端間に直列に接続され、前記第３フライングキャパシタ回路（１３）及び前記第４フライングキャパシタ回路（１４）は前記直流電源（２）の両端間に直列に接続され、前記第１フライングキャパシタ回路（１１）と前記第２フライングキャパシタ回路（１２）との接続点と前記第３フライングキャパシタ回路（１３）と前記第４フライングキャパシタ回路（１４）との接続点との間が接続され、
本電力変換装置（１）は、
前記第３スイッチング素子（Ｑ３）、前記第４スイッチング素子（Ｑ４）、前記第５スイッチング素子（Ｑ５）、前記第６スイッチング素子（Ｑ６）、前記第１１スイッチング素子（Ｑ１１）、前記第１２スイッチング素子（Ｑ１２）、前記第１３スイッチング素子（Ｑ１３）及び前記第１４スイッチング素子（Ｑ１４）の８個のスイッチング素子、及び／又は前記第１スイッチング素子（Ｑ１）、前記第２スイッチング素子（Ｑ２）、前記第７スイッチング素子（Ｑ７）、前記第８スイッチング素子（Ｑ８）、前記第９スイッチング素子（Ｑ９）、前記第１０スイッチング素子（Ｑ１０）、前記第１５スイッチング素子（Ｑ１５）及び前記第１６スイッチング素子（Ｑ１６）の８個のスイッチング素子のそれぞれに逆並列に接続された８個又は１６個の外付けダイオード（Ｄ３３、Ｄ３４、Ｄ３５、Ｄ３６、Ｄ４１、Ｄ４２、Ｄ４３、Ｄ４４ and／or Ｄ３１、Ｄ３２、Ｄ３７、Ｄ３８、Ｄ３９、Ｄ４０、Ｄ４５、Ｄ４６）をさらに備えることを特徴とする電力変換装置（１）。
これによれば、小さなコストアップで高効率化を実現することができる。
［項目２］
前記第１出力回路（１５）は、直列に接続される第１７スイッチング素子（Ｑ１７）、第１８スイッチング素子（Ｑ１８）、第１９スイッチング素子（Ｑ１９）及び第２０スイッチング素子（Ｑ２０）を有し、
前記第２出力回路（１６）は、直列に接続される第２１スイッチング素子（Ｑ２１）、第２２スイッチング素子（Ｑ２２）、第２３スイッチング素子（Ｑ２３）及び第２４スイッチング素子（Ｑ２４）を有し、
前記第１−第２４スイッチング素子（Ｑ１−Ｑ２４）は、寄生ダイオード（Ｄ１−Ｄ２４）が逆並列に形成される半導体スイッチング素子であることを特徴とする項目１に記載の電力変換装置（１）。
これによれば、８個又は１６個の外付けダイオード（Ｄ３３、Ｄ３４、Ｄ３５、Ｄ３６、Ｄ４１、Ｄ４２、Ｄ４３、Ｄ４４ and／or Ｄ３１、Ｄ３２、Ｄ３７、Ｄ３８、Ｄ３９、Ｄ４０、Ｄ４５、Ｄ４６）により、寄生ダイオードを電流が通過することを回避することができる。
［項目３］
前記第１出力回路（１５）は、直列に接続される第１７スイッチング素子（Ｑ１７）、第１８スイッチング素子（Ｑ１８）、第１９スイッチング素子（Ｑ１９）及び第２０スイッチング素子（Ｑ２０）を有し、
前記第２出力回路（１６）は、直列に接続される第２１スイッチング素子（Ｑ２１）、第２２スイッチング素子（Ｑ２２）、第２３スイッチング素子（Ｑ２３）及び第２４スイッチング素子（Ｑ２４）を有し、
前記第１−第２４スイッチング素子（Ｑ１−Ｑ２４）は、寄生ダイオードが逆並列に形成されないスイッチング素子であり、
前記第１−第２４スイッチング素子（Ｑ１−Ｑ２４）には、それぞれ外付けダイオード（Ｄ２１−Ｄ２４）が逆並列に接続されており、
前記第１−第２４スイッチング素子（Ｑ１−Ｑ２４）の内、前記第３スイッチング素子（Ｑ３）、前記第４スイッチング素子（Ｑ４）、前記第５スイッチング素子（Ｑ５）、前記第６スイッチング素子（Ｑ６）、前記第１１スイッチング素子（Ｑ１１）、前記第１２スイッチング素子（Ｑ１２）、前記第１３スイッチング素子（Ｑ１３）及び前記第１４スイッチング素子（Ｑ１４）の８個のスイッチング素子、及び／又は前記第１スイッチング素子（Ｑ１）、前記第２スイッチング素子（Ｑ２）、前記第７スイッチング素子（Ｑ７）、前記第８スイッチング素子（Ｑ８）、前記第９スイッチング素子（Ｑ９）、前記第１０スイッチング素子（Ｑ１０）、前記第１５スイッチング素子（Ｑ１５）及び前記第１６スイッチング素子（Ｑ１６）の８個のスイッチング素子に逆並列に接続された８個又は１６個の外付けダイオード（Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ１１、Ｄ１２、Ｄ１３、Ｄ１４ and／or Ｄ１、Ｄ２、Ｄ７、Ｄ８、Ｄ９、Ｄ１０、Ｄ１５、Ｄ１６）は、他のスイッチング素子に逆並列に接続された外付けダイオードより低損失のものが選択されていることを特徴とする項目１に記載の電力変換装置（１）。
これによれば、還流ダイオードを電流が通過するスイッチングパターンにおいて、損失を低減することができる。
［項目４］
直列に接続される第１スイッチング素子（Ｑ１）、第２スイッチング素子（Ｑ２）、第３スイッチング素子（Ｑ３）及び第４スイッチング素子（Ｑ４）と、当該４個のスイッチング素子（Ｑ１−Ｑ４）により充放電される第１キャパシタ（Ｃ１）を有する第１フライングキャパシタ回路（１１）と、
直列に接続される第５スイッチング素子（Ｑ５）、第６スイッチング素子（Ｑ６）、第７スイッチング素子（Ｑ７）及び第８スイッチング素子（Ｑ８）と、当該４個のスイッチング素子（Ｑ５−Ｑ８）により充放電される第２キャパシタ（Ｃ２）を有する第２フライングキャパシタ回路（１２）と、
直列に接続される第９スイッチング素子（Ｑ９）、第１０スイッチング素子（Ｑ１０）、第１１スイッチング素子（Ｑ１１）及び第１２スイッチング素子（Ｑ１２）と、当該４個のスイッチング素子（Ｑ９−Ｑ１２）により充放電される第３キャパシタ（Ｃ３）を有する第３フライングキャパシタ回路（１３）と、
直列に接続される第１３スイッチング素子（Ｑ１３）、第１４スイッチング素子（Ｑ１４）、第１５スイッチング素子（Ｑ１５）及び第１６スイッチング素子（Ｑ１６）と、当該４個のスイッチング素子（Ｑ１３−Ｑ１６）により充放電される第４キャパシタ（Ｃ４）を有する第４フライングキャパシタ回路（１４）と、
直列に接続される第１７スイッチング素子（Ｑ１７）、第１８スイッチング素子（Ｑ１８）、第１９スイッチング素子（Ｑ１９）及び第２０スイッチング素子（Ｑ２０）を有し、当該４個のスイッチング素子（Ｑ１７−Ｑ２０）の両端が前記第１フライングキャパシタ回路（１１）の中点と前記第２フライングキャパシタ回路（１２）の中点にそれぞれ接続され、当該４個のスイッチング素子（Ｑ１７−Ｑ２０）の中点が系統電源（３）／交流負荷に接続された交流経路の一端に接続される第１出力回路（１５）と、
直列に接続される第２１スイッチング素子（Ｑ２１）、第２２スイッチング素子（Ｑ２２）、第２３スイッチング素子（Ｑ２３）及び第２４スイッチング素子（Ｑ２４）を有し、当該４個のスイッチング素子（Ｑ２１−Ｑ２４）の両端が前記第３フライングキャパシタ回路（１３）の中点と前記第４フライングキャパシタ回路（１４）の中点にそれぞれ接続され、当該４個のスイッチング素子（Ｑ２１−Ｑ２４）の中点が前記交流経路の他端に接続される第２出力回路（１６）と、を備え、
前記第１フライングキャパシタ回路（１１）及び前記第２フライングキャパシタ回路（１２）は直流電源（２）の両端間に直列に接続され、前記第３フライングキャパシタ回路（１３）及び前記第４フライングキャパシタ回路（１４）は前記直流電源（２）の両端間に直列に接続され、前記第１フライングキャパシタ回路（１１）と前記第２フライングキャパシタ回路（１２）との接続点と前記第３フライングキャパシタ回路（１３）と前記第４フライングキャパシタ回路（１４）との接続点との間が接続され、
本電力変換装置（１）は、
前記直流電源（２）の正極が接続された直流経路の一端と前記交流経路の一端との間、前記交流経路の一端と前記直流電源（２）の負極が接続された直流経路の他端との間、前記直流経路の一端と前記交流経路の他端との間、及び前記交流経路の他端と前記直流経路の他端との間にそれぞれ逆向きに接続された４個のダイオード（Ｄ４７、Ｄ４９、Ｄ５１、Ｄ５３）をさらに備えることを特徴とする電力変換装置（１）。
これによれば、ゼロクロスする際のデッドタイム期間における損失を低減することができる。
［項目５］
直列に接続される第１スイッチング素子（Ｑ１）、第２スイッチング素子（Ｑ２）、第３スイッチング素子（Ｑ３）及び第４スイッチング素子（Ｑ４）と、当該４個のスイッチング素子（Ｑ１−Ｑ４）により充放電される第１キャパシタ（Ｃ１）を有する第１フライングキャパシタ回路（１１）と、
直列に接続される第５スイッチング素子（Ｑ５）、第６スイッチング素子（Ｑ６）、第７スイッチング素子（Ｑ７）及び第８スイッチング素子（Ｑ８）と、当該４個のスイッチング素子（Ｑ５−Ｑ８）により充放電される第２キャパシタ（Ｃ２）を有する第２フライングキャパシタ回路（１２）と、
直列に接続される第９スイッチング素子（Ｑ９）、第１０スイッチング素子（Ｑ１０）、第１１スイッチング素子（Ｑ１１）及び第１２スイッチング素子（Ｑ１２）と、当該４個のスイッチング素子（Ｑ９−Ｑ１２）により充放電される第３キャパシタ（Ｃ３）を有する第３フライングキャパシタ回路（１３）と、
直列に接続される第１３スイッチング素子（Ｑ１３）、第１４スイッチング素子（Ｑ１４）、第１５スイッチング素子（Ｑ１５）及び第１６スイッチング素子（Ｑ１６）と、当該４個のスイッチング素子（Ｑ１３−Ｑ１６）により充放電される第４キャパシタ（Ｃ４）を有する第４フライングキャパシタ回路（１４）と、
直列に接続される第１７スイッチング素子（Ｑ１７）、第１８スイッチング素子（Ｑ１８）、第１９スイッチング素子（Ｑ１９）及び第２０スイッチング素子（Ｑ２０）を有し、当該４個のスイッチング素子（Ｑ１７−Ｑ２０）の両端が前記第１フライングキャパシタ回路（１１）の中点と前記第２フライングキャパシタ回路（１２）の中点にそれぞれ接続され、当該４個のスイッチング素子（Ｑ１７−Ｑ２０）の中点が系統電源（３）／交流負荷に接続された交流経路の一端に接続される第１出力回路（１５）と、
直列に接続される第２１スイッチング素子（Ｑ２１）、第２２スイッチング素子（Ｑ２２）、第２３スイッチング素子（Ｑ２３）及び第２４スイッチング素子（Ｑ２４）を有し、当該４個のスイッチング素子（Ｑ２１−Ｑ２４）の両端が前記第３フライングキャパシタ回路（１３）の中点と前記第４フライングキャパシタ回路（１４）の中点にそれぞれ接続され、当該４個のスイッチング素子（Ｑ２１−Ｑ２４）の中点が前記交流経路の他端に接続される第２出力回路（１６）と、を備え、
前記第１フライングキャパシタ回路（１１）及び前記第２フライングキャパシタ回路（１２）は直流電源（２）の両端間に直列に接続され、前記第３フライングキャパシタ回路（１３）及び前記第４フライングキャパシタ回路（１４）は前記直流電源（２）の両端間に直列に接続され、前記第１フライングキャパシタ回路（１１）と前記第２フライングキャパシタ回路（１２）との接続点と前記第３フライングキャパシタ回路（１３）と前記第４フライングキャパシタ回路（１４）との接続点との間が接続され、
本電力変換装置（１）は、
前記第１フライングキャパシタ回路（１１）の中点と前記交流経路の一端との間、前記交流経路の一端と前記第２フライングキャパシタ回路（１２）の中点との間、前記第３フライングキャパシタ回路（１３）の中点と前記交流経路の他端との間、及び前記交流経路の他端と前記第４フライングキャパシタ回路（１４）の中点との間にそれぞれ逆向きに接続された４個のダイオード（Ｄ４８、Ｄ４９、Ｄ５２、Ｄ５３）をさらに備えることを特徴とする電力変換装置（１）。
これによれば、ゼロクロスする際のデッドタイム期間における損失を低減することができる。
［項目６］
前記直流電源（２）の正極が接続された直流経路の一端と前記第１フライングキャパシタ回路（１１）の中点との間、前記第２フライングキャパシタ回路（１２）の中点と前記直流電源（２）の負極が接続された直流経路の他端との間、前記直流経路の一端と前記第３フライングキャパシタ回路（１３）の中点との間、及び前記第４フライングキャパシタ回路（１４）の中点と前記直流経路の他端との間にそれぞれ逆向きに接続された４個のダイオード（Ｄ４７、Ｄ５０、Ｄ５１、Ｄ５４）をさらに備えることを特徴とする項目５に記載の電力変換装置（１）。
これによれば、ゼロクロスする際のデッドタイム期間における損失をさらに低減することができる。
［項目７］
直列に接続される第１スイッチング素子（Ｑ１）、第２スイッチング素子（Ｑ２）、第３スイッチング素子（Ｑ３）及び第４スイッチング素子（Ｑ４）と、当該４個のスイッチング素子（Ｑ１−Ｑ４）により充放電される第１キャパシタ（Ｃ１）を有する第１フライングキャパシタ回路（１１）と、
直列に接続される第５スイッチング素子（Ｑ５）、第６スイッチング素子（Ｑ６）、第７スイッチング素子（Ｑ７）及び第８スイッチング素子（Ｑ８）と、当該４個のスイッチング素子（Ｑ５−Ｑ８）により充放電される第２キャパシタ（Ｃ２）を有する第２フライングキャパシタ回路（１２）と、
直列に接続される第９スイッチング素子（Ｑ９）、第１０スイッチング素子（Ｑ１０）、第１１スイッチング素子（Ｑ１１）及び第１２スイッチング素子（Ｑ１２）と、当該４個のスイッチング素子（Ｑ９−Ｑ１２）により充放電される第３キャパシタ（Ｃ３）を有する第３フライングキャパシタ回路（１３）と、
直列に接続される第１３スイッチング素子（Ｑ１３）、第１４スイッチング素子（Ｑ１４）、第１５スイッチング素子（Ｑ１５）及び第１６スイッチング素子（Ｑ１６）と、当該４個のスイッチング素子（Ｑ１３−Ｑ１６）により充放電される第４キャパシタ（Ｃ４）を有する第４フライングキャパシタ回路（１４）と、
直列に接続される複数のスイッチング素子（Ｑ１７−Ｑ２０）を有し、当該複数のスイッチング素子（Ｑ１７−Ｑ２０）の両端が前記第１フライングキャパシタ回路（１１）の中点と前記第２フライングキャパシタ回路（１２）の中点にそれぞれ接続され、当該複数のスイッチング素子（Ｑ１７−Ｑ２０）の中点が系統電源（３）／交流負荷に接続された交流経路の一端に接続される第１出力回路（１５）と、
直列に接続される複数のスイッチング素子（Ｑ２１−Ｑ２４）を有し、当該複数のスイッチング素子（Ｑ２１−Ｑ２４）の両端が前記第３フライングキャパシタ回路（１３）の中点と前記第４フライングキャパシタ回路（１４）の中点にそれぞれ接続され、当該複数のスイッチング素子（Ｑ２１−Ｑ２４）の中点が前記交流経路の他端に接続される第２出力回路（１６）と、を備え、
前記第１フライングキャパシタ回路（１１）及び前記第２フライングキャパシタ回路（１２）は直流電源（２）の両端間に直列に接続され、前記第３フライングキャパシタ回路（１３）及び前記第４フライングキャパシタ回路（１４）は前記直流電源（２）の両端間に直列に接続され、前記第１フライングキャパシタ回路（１１）と前記第２フライングキャパシタ回路（１２）との接続点と前記第３フライングキャパシタ回路（１３）と前記第４フライングキャパシタ回路（１４）との接続点との間が接続され、
本電力変換装置（１）は、
前記第１キャパシタ（Ｃ１）の下側端子と前記第４キャパシタ（Ｃ４）の上側端子との間、前記第３キャパシタ（Ｃ３）の下側端子と前記第２キャパシタ（Ｃ２）の上側端子との間、又は前記第１フライングキャパシタ回路（１１）の中点と前記第４フライングキャパシタ回路（１４）の中点との間、前記第３フライングキャパシタ回路（１３）の中点と前記第２フライングキャパシタ回路（１２）の中点との間にそれぞれ逆向きに接続された２個又は４個のダイオード（Ｄ６１、Ｄ６２ or Ｄ６３、Ｄ６４）をさらに備えることを特徴とする電力変換装置（１）。
これによれば、還流ダイオードを電流が通過する第１象限または第３象限のスイッチングパターンにおいて、損失を低減することができる。
［項目８］
前記第１スイッチング素子（Ｑ１）、前記第２スイッチング素子（Ｑ２）、前記第７スイッチング素子（Ｑ７）、前記第８スイッチング素子（Ｑ８）、前記第９スイッチング素子（Ｑ９）、前記第１０スイッチング素子（Ｑ１０）、前記第１５スイッチング素子（Ｑ１５）及び前記第１６スイッチング素子（Ｑ１６）の８個のスイッチング素子のそれぞれに逆並列に接続された８個のダイオード（Ｄ３１、Ｄ３２、Ｄ３７、Ｄ３８、Ｄ３９、Ｄ４０、Ｄ４５、Ｄ４６）と、
前記第１キャパシタ（Ｃ１）の下側端子と前記第４キャパシタ（Ｃ４）の上側端子との間、前記第３キャパシタ（Ｃ３）の下側端子と前記第２キャパシタ（Ｃ２）の上側端子との間、及び前記第１フライングキャパシタ回路（１１）の中点と前記第４フライングキャパシタ回路（１４）の中点との間、前記第３フライングキャパシタ回路（１３）の中点と前記第２フライングキャパシタ回路（１２）の中点との間にそれぞれ逆向きに接続された４個のダイオード（Ｄ６１、Ｄ６２、Ｄ６３、Ｄ６４）をさらに備えることを特徴とする項目４に記載の電力変換装置（１）。
これによれば、還流ダイオードを電流が通過する第１象限から第４象限のスイッチングパターンにおいて、損失を低減することができる。
【符号の説明】
【０１５６】
１  電力変換装置、  ２  直流電源、  ３  系統、  １０  インバータ回路、  １１  −１４  フライングキャパシタ回路、  １５−１６  出力回路、  ２０  フィルタ回路、  ３０  制御回路、  Ｑ１−Ｑ２４  スイッチング素子、  Ｄ１−Ｄ２４，Ｄ３１−Ｄ５４，Ｄ６１−Ｄ６４  ダイオード、  Ｃ１−Ｃ７  キャパシタ、  Ｌ１−Ｌ２  リアクトル。
【図１】
2020068582.tif 000003
【図２】
2020068582.tif 000004
【図３】
2020068582.tif 000005
【図４】
2020068582.tif 000006
【図５】
2020068582.tif 000007
【図６】
2020068582.tif 000008
【図７】
2020068582.tif 000009
【図８】
2020068582.tif 000010
【図９】
2020068582.tif 000011
【図１０】
2020068582.tif 000012
【図１１】
2020068582.tif 000013
【図１２】
2020068582.tif 000014
【図１３】
2020068582.tif 000015
【図１４】
2020068582.tif 000016
【図１５】
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【図１６】
2020068582.tif 000018
【図１７】
2020068582.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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