(57)【要約】【課題】より効率的に光子の検出が可能な受光装置および測距装置を提供する。【解決手段】本開示の受光装置は、所定の電圧が印加された状態で入射された光子に応じて電流が流れ、リチャージ電流により状態に戻る受光素子と、基準電流を生成する生成部と、生成部により生成された基準電流を複製し複製基準電流を生成する複製部と、を備える。受光素子は、複製基準電流に基づくリチャージ電流が供給される。【選択図】図１３
2020112495.tif 000002
【特許請求の範囲】
【請求項１】
所定の電圧が印加された状態で入射された光子に応じて電流が流れ、リチャージ電流により該状態に戻る受光素子と、
基準電流を生成する生成部と、
前記生成部により生成された前記基準電流を複製し複製基準電流を生成する複製部と、
を備え、
前記受光素子は、
前記複製基準電流に基づく前記リチャージ電流が供給される
受光装置。
【請求項２】
前記生成部は、
半導体材料の物性に基づく基準電圧を用いて前記基準電流を生成する
請求項１に記載の受光装置。
【請求項３】
前記複製部により生成された前記複製基準電流の電流値を変更する電流変更部をさらに備え、
前記受光素子は、
前記電流変更部により前記複製基準電流の電流値が変更された電流に基づく前記リチャージ電流が供給される
請求項１に記載の受光装置。
【請求項４】
前記生成部により生成された、前記基準電流に応じた基準電圧を保持する保持部をさらに備え、
前記複製部は、
前記保持部に保持された前記基準電圧に基づき前記複製基準電流を生成する
請求項１に記載の受光装置。
【請求項５】
前記基準電圧の前記保持部への供給を制御する第１のスイッチ部と、
前記複製部により前記保持部に保持された前記基準電圧に基づき生成された前記複製基準電流の前記受光素子への供給を制御する第２のスイッチ部と、
をさらに備える請求項４に記載の受光装置。
【請求項６】
前記第２のスイッチ部は、
前記複製部と前記受光素子との間に接続される
請求項５に記載の受光装置。
【請求項７】
前記基準電圧の前記複製部への供給を制御する第３のスイッチ部をさらに備え、
前記第２のスイッチ部は、
前記保持部と前記複製部との間に接続される
請求項５に記載の受光装置。
【請求項８】
前記複製部は、
縦続接続される第１の複製部および第２の複製部を含み、
前記第１の複製部は、
前記保持部に保持された前記基準電圧に基づき第１の複製基準電流を生成し、
前記第２の複製部は、
前記生成部により生成された前記基準電流を複製して第２の複製基準電流を生成し、
前記受光素子は、
前記第１の複製基準電流と前記第２の複製基準電流とに基づく前記リチャージ電流が供給される
請求項４に記載の受光装置。
【請求項９】
複数の前記受光素子と、該複数の前記受光素子のそれぞれに対応する複数の前記複製部と、
を備え、
前記複数の前記複製部のうち２以上の前記複製部が１の前記保持部を共有する
請求項４に記載の受光装置。
【請求項１０】
複数の前記受光素子が２次元格子状に配列され、
前記２次元格子状に配列される複数の前記受光素子のそれぞれに対応する複数の前記複製部のうち、該配列の行方向または列方向に整列する複数の前記複製部が１の前記保持部を共有する
請求項９に記載の受光装置。
【請求項１１】
前記複製部は、
前記基準電流が供給される複製元部と、
前記複製元部から前記基準電流に基づく基準電圧が供給され、供給された該基準電圧に基づく前記複製基準電流を生成する複製先部と、
前記複製元部と前記複製先部との間に接続されるバッファアンプと、
を含む
請求項１に記載の受光装置。
【請求項１２】
前記複製部は、
前記基準電流が供給される複製元部と、
前記複製元部から前記基準電流に基づく基準電圧が供給され、供給された該基準電圧に基づき前記複製基準電流を生成する複製先部と、
を含み、
複数の前記受光素子と、該複数の前記受光素子それぞれに対応する複数の前記複製先部と、の組の複数で、１の前記複製元部を共有する
請求項１に記載の受光装置。
【請求項１３】
前記受光素子の出力を遅延させる遅延部と、
前記遅延部により遅延された前記出力に応じて前記複製部から前記受光素子への前記複製基準電流の供給を制御するスイッチ部と、
をさらに備える
請求項１に記載の受光装置。
【請求項１４】
前記複製部は、
前記基準電流が供給される複製元部と、
前記複製元部から該基準電流に基づく基準電圧が供給され、供給された該基準電圧に基づき前記複製基準電流を生成する複製先部と、
を含み、
前記遅延部は、
前記複製先部により生成された前記複製基準電流に基づき前記遅延の時間を制御する
請求項１３に記載の受光装置。
【請求項１５】
第１の基板と、該第１の基板に積層される第２の基板と、を含み、
前記第１の基板に前記受光素子が配置され、
前記第２の基板に、前記生成部および前記複製部が配置される
請求項１に記載の受光装置。
【請求項１６】
第１の基板と、該第１の基板に積層される第２の基板と、を含み、
前記第１の基板に前記受光素子が配置され、
前記第２の基板に、前記生成部、前記複製部および前記保持部が配置される
請求項４に記載の受光装置。
【請求項１７】
所定の電圧が印加された状態で入射された光子に応じて電流が流れ、リチャージ電流により該状態に戻る受光素子と、
基準電流を生成する生成部と、
前記生成部により生成された前記基準電流を複製し複製基準電流を生成する複製部と、
光源が発光した発光タイミングから、該光源から該発光タイミングで発光された光が被測定物で反射した反射光を前記受光素子が受光した受光タイミングまで、の時間を計測して計測値を取得する時間計測部と、
前記計測値のヒストグラムを生成するヒストグラム生成部と、
前記ヒストグラムに基づき前記被測定物までの距離を演算する演算部と、
を備え、
前記受光素子は、
前記複製基準電流に基づく前記リチャージ電流が供給される
測距装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受光装置および測距装置に関する。
【背景技術】
【０００２】
受光した光を光電変換により電気信号に変換して出力可能な受光素子が知られている。このような受光素子の一つとして、アバランシェ増倍により１光子の入射に応じて大電流を得ることができる単一光子アバランシェダイオード（以下、ＳＰＡＤ(Single  Photon  Avalanche  Diode)と呼ぶ）が知られている。ＳＰＡＤのこの特性を利用することで、１光子の入射を高感度で検知することができる。
【０００３】
ＳＰＡＤによる光子検出動作について、概略的に説明する。例えば、電源電圧Ｖｄｄが供給され、基準電圧Ｖｒｅｆに基づき出力電流が制御される電流源を、ＳＰＡＤのカソードに接続する。ＳＰＡＤのアノードは、アバランシェ増倍が発生する大きな負電圧（−Ｖｂｄ）を与える。この状態でＳＰＡＤに光子が入射されると、アバランシェ増倍が開始されＳＰＡＤのカソードからアノードの方向に向けて電流が流れ、それに伴いＳＰＡＤにおいて電圧降下が発生し、アノード−カソード間電圧が電圧（−Ｖｂｄ）まで下がるとアバランシェ増倍が停止される（クエンチング動作）。その後、電流源からの電流（リチャージ電流Ｉｄとする）によりＳＰＡＤが充電され、ＳＰＡＤの状態が光子入射前の状態に戻る（リチャージ動作）。
【０００４】
上述したＳＰＡＤの動作において、リチャージ動作の期間はデッドタイムと呼ばれ、光子の検出が行われない。デッドタイムの長さを適切に制御することで、より効率的に光子の検出を行うことが可能となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１４−０８１２５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
デッドタイムの長さは、電流源からＳＰＡＤに供給されるリチャージ電流Ｉｄに応じて変わる。ここで、当該電流源を１個のトランジスタを用いて構成する場合について考える。この場合、当該トランジスタからＳＰＡＤに流れ込むリチャージ電流Ｉｄは、電源電圧Ｖｄｄおよび基準電圧Ｖｒｅｆや、当該トランジスタの特性（閾値電圧Ｖｔｈなど）に応じて決まる。トランジスタの特性は、温度や、製造時のバラツキなどにより変化するため、デッドタイムが適切な長さになるようにリチャージ電流Ｉｄを制御することが難しかった。
【０００７】
本開示は、より効率的に光子の検出が可能な受光装置および測距装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を解決するために、本開示の受光装置は、所定の電圧が印加された状態で入射された光子に応じて電流が流れ、リチャージ電流により状態に戻る受光素子と、基準電流を生成する生成部と、生成部により生成された基準電流を複製し複製基準電流を生成する複製部と、を備え、受光素子は、複製基準電流に基づくリチャージ電流が供給される。
【図面の簡単な説明】
【０００９】
【図１】各実施形態に適用可能な直接ＴｏＦ方式による測距を模式的に示す図である。
【図２】第１の実施形態に適用可能な、受光部が受光した時刻に基づく一例のヒストグラムを示す図である。
【図３】各実施形態に係る測距装置を用いた電子機器の一例の構成を示すブロック図である。
【図４】各実施形態に適用可能な測距装置の一例の構成をより詳細に示すブロック図である。
【図５】各実施形態に適用可能な画素の一例の構成を示す図である。
【図６】各実施形態に係る測距装置に適用可能なデバイスの構成の例を示す模式図である。
【図７】ＳＰＡＤの特性の例を示す図である。
【図８】各実施形態に適用可能な、ＳＰＡＤを用いた画素の動作を説明するための図である。
【図９】各実施形態に適用可能な、ＳＰＡＤを用いた画素の動作を説明するための図である。
【図１０Ａ】画素の動作についてより詳細に説明するための図である。
【図１０Ｂ】画素の動作についてより詳細に説明するための図である。
【図１０Ｃ】画素の動作についてより詳細に説明するための図である。
【図１０Ｄ】画素の動作についてより詳細に説明するための図である。
【図１１Ａ】ＳＰＡＤを駆動させるための構成について概略的に説明するための図である。
【図１１Ｂ】ＳＰＡＤを駆動させるための構成について概略的に説明するための図である。
【図１１Ｃ】ＳＰＡＤを駆動させるための構成について概略的に説明するための図である。
【図１２】既存技術による受光装置の一例の構成を、画素アレイ部に注目して示す図である。
【図１３】第１の実施形態に係る受光装置の一例の構成を、画素アレイ部に注目して示す図である。
【図１４】第１の実施形態の第１の変形例に係る一例の回路構成を示す図である。
【図１５】第１の実施形態の第２の変形例に係る一例の回路構成を示す図である。
【図１６】第１の実施形態の第２の変形例に係る、トランジスタの各サイズに対する係数αの値を示す図である。
【図１７】第１の実施形態の第３の変形例に係る一例の回路構成を示す図である。
【図１８】第２の実施形態に係る受光装置の一例の構成を、画素アレイ部に注目して、概略的に示す図である。
【図１９】第２の実施形態に係る構成のより具体的な回路構成の例を示す図である。
【図２０】第２の実施形態に係る構成における動作波形の例を示す図である。
【図２１】第２の実施形態の第１の変形例に係る回路構成の例を示す図である。
【図２２】第２の実施形態の第１の変形例に係る構成における動作波形の例を示す図である。
【図２３】第２の実施形態の第２の変形例に係る回路構成の例を示す図である。
【図２４】第２の実施形態の第３の変形例に係る一例の回路構成を示す図である。
【図２５】第２の実施形態の第４の変形例に係る一例の回路構成を示す図である。
【図２６】第２の実施形態の第５の変形例に係る構成の例を示す図である。
【図２７】第２の実施形態の第５の変形例に係る構成の別の例を示す図である。
【図２８】第３の実施形態に係る回路構成の例を示す図である。
【図２９】第４の実施形態に係る画素アレイ部の一例の構成を示すブロック図である。
【図３０】第５の実施形態に係る一例の構成を概略的に示す図である。
【図３１】第６の実施形態による、第１の実施形態およびその各変形例、第２の実施形態およびその各変形例、ならびに、第３〜第５の実施形態を適用した測距装置を使用する使用例を示す図である。
【図３２】本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
【図３３】撮像部の設置位置の例を示す図である。
【発明を実施するための形態】
【００１０】
以下、本開示の実施形態について、図面に基づいて詳細に説明する。なお、以下の実施形態において、同一の部位には同一の符号を付することにより、重複する説明を省略する。
【００１１】
（実施形態に適用可能な技術）
本開示は、光子の検出を行う技術に用いて好適なものである。本開示の各実施形態の説明に先んじて、理解を容易とするために、各実施形態に適用可能な技術の一つとして、光子の検出により測距を行う技術について説明する。この場合の測距方式として、直接ＴｏＦ(Time  Of  Flight)方式を適用する。直接ＴｏＦ方式は、光源から射出された光が被測定物により反射した反射光を受光素子により受光し、光の射出タイミングと受光タイミングとの差分の時間に基づき測距を行う方式である。
【００１２】
図１および図２を用いて、直接ＴｏＦ方式による測距について、概略的に説明する。図１は、各実施形態に適用可能な直接ＴｏＦ方式による測距を模式的に示す図である。測距装置３００は、光源部３０１と受光部３０２とを含む。光源部３０１は、例えばレーザダイオードであって、レーザ光をパルス状に発光するように駆動される。光源部３０１から射出された光は、被測定物３０３により反射され、反射光として受光部３０２に受光される。受光部３０２は、光電変換により光を電気信号に変換する受光素子を含み、受光した光に応じた信号を出力する。
【００１３】
ここで、光源部３０１が発光した時刻（発光タイミング）を時間ｔ0、光源部３０１から射出された光が被測定物３０３により反射された反射光を受光部３０２が受光した時刻（受光タイミング）を時間ｔ1とする。定数ｃを光速度（２．９９７９×１０8［ｍ／ｓｅｃ］）とすると、測距装置３００と被測定物３０３との間の距離Ｄは、次式（１）により計算される。
Ｄ＝(ｃ／２)×(ｔ1−ｔ0)    …（１）
【００１４】
測距装置３００は、上述の処理を、複数回繰り返して実行する。受光部３０２が複数の受光素子を含み、各受光素子に反射光が受光された各受光タイミングに基づき距離Ｄをそれぞれ算出してもよい。測距装置３００は、発光タイミングの時間ｔ0から受光部３０２に光が受光された受光タイミングまでの時間ｔm（受光時間ｔmと呼ぶ）を階級（ビン(bins)）に基づき分類し、ヒストグラムを生成する。
【００１５】
なお、受光部３０２が受光時間ｔmに受光した光は、光源部３０１が発光した光が被測定物により反射された反射光に限られない。例えば、測距装置３００（受光部３０２）の周囲の環境光も、受光部３０２に受光される。
【００１６】
図２は、各実施形態に適用可能な、受光部３０２が受光した時刻に基づく一例のヒストグラムを示す図である。図２において、横軸はビン、縦軸は、ビン毎の頻度を示す。ビンは、受光時間ｔmを所定の単位時間ｄ毎に分類したものである。具体的には、ビン＃０が０≦ｔm＜ｄ、ビン＃１がｄ≦ｔm＜２×ｄ、ビン＃２が２×ｄ≦ｔm＜３×ｄ、…、ビン＃（Ｎ−２）が(Ｎ−２)×ｄ≦ｔm＜(Ｎ−１)×ｄとなる。受光部３０２の露光時間を時間ｔepとした場合、ｔep＝Ｎ×ｄである。
【００１７】
測距装置３００は、受光時間ｔmを取得した回数をビンに基づき計数してビン毎の頻度３１０を求め、ヒストグラムを生成する。ここで、受光部３０２は、光源部３０１から射出された光が反射された反射光以外の光も受光する。このような、対象となる反射光以外の光の例として、上述した環境光がある。ヒストグラムにおいて範囲３１１で示される部分は、環境光による環境光成分を含む。環境光は、受光部３０２にランダムに入射される光であって、対象となる反射光に対するノイズとなる。
【００１８】
一方、対象となる反射光は、特定の距離に応じて受光される光であって、ヒストグラムにおいてアクティブ光成分３１２として現れる。このアクティブ光成分３１２内のピークの頻度に対応するビンが、被測定物３０３の距離Ｄに対応するビンとなる。測距装置３００は、そのビンの代表時間（例えばビンの中央の時間）を上述した時間ｔ1として取得することで、上述した式（１）に従い、被測定物３０３までの距離Ｄを算出することができる。このように、複数の受光結果を用いることで、ランダムなノイズに対して適切な測距を実行可能となる。
【００１９】
図３は、各実施形態に係る測距装置を用いた電子機器の一例の構成を示すブロック図である。図３において、電子機器６は、測距装置１と、光源部２と、記憶部３と、制御部４と、光学系５と、を含む。
【００２０】
光源部２は、上述した光源部３０１に対応し、レーザダイオードであって、例えばレーザ光をパルス状に発光するように駆動される。光源部２は、面光源としてレーザ光を射出するＶＣＳＥＬ(Vertical  Cavity  Surface  Emitting  LASER)を適用することができる。これに限らず、光源部２として、レーザダイオードをライン上に配列したアレイを用い、レーザダイオードアレイから射出されるレーザ光をラインに垂直の方向にスキャンする構成を適用してもよい。さらにまた、単光源としてのレーザダイオードを用い、レーザダイオードから射出されるレーザ光を水平および垂直方向にスキャンする構成を適用することもできる。
【００２１】
測距装置１は、上述した受光部３０２に対応して、複数の受光素子を含む。複数の受光素子は、例えば２次元格子状に配列されて受光面を形成する。光学系５は、外部から入射する光を、測距装置１が含む受光面に導く。
【００２２】
制御部４は、電子機器６の全体の動作を制御する。例えば、制御部４は、測距装置１に対して、光源部２を発光させるためのトリガである発光トリガを供給する。測距装置１は、この発光トリガに基づくタイミングで光源部２を発光させると共に、発光タイミングを示す時間ｔ0を記憶する。また、制御部４は、例えば外部からの指示に応じて、測距装置１に対して、測距の際のパターンの設定を行う。
【００２３】
測距装置１は、受光面に光が受光されたタイミングを示す時間情報（受光時間ｔm）を取得した回数を所定の時間範囲内で計数し、ビン毎の頻度を求めて上述したヒストグラムを生成する。測距装置１は、さらに、生成したヒストグラムに基づき、被測定物までの距離Ｄを算出する。算出された距離Ｄを示す情報は、記憶部３に記憶される。
【００２４】
図４は、各実施形態に適用可能な測距装置１の一例の構成をより詳細に示すブロック図である。図４において、測距装置１は、画素アレイ部１００と、測距処理部１０１と、画素制御部１０２と、全体制御部１０３と、クロック生成部１０４と、発光タイミング制御部１０５と、インタフェース（Ｉ／Ｆ）１０６と、を含む。これら画素アレイ部１００、測距処理部１０１、画素制御部１０２、全体制御部１０３、クロック生成部１０４、発光タイミング制御部１０５およびインタフェース（Ｉ／Ｆ）１０６は、例えば１つの半導体チップ上に配置される。
【００２５】
図４において、全体制御部１０３は、例えば予め組み込まれるプログラムに従い、この測距装置１の全体の動作を制御する。また、全体制御部１０３は、外部から供給される外部制御信号に応じた制御を実行することもできる。クロック生成部１０４は、外部から供給される基準クロック信号に基づき、測距装置１内で用いられる１以上のクロック信号を生成する。発光タイミング制御部１０５は、外部から供給される発光トリガ信号に従い発光タイミングを示す発光制御信号を生成する。発光制御信号は、光源部２に供給されると共に、測距処理部１０１に供給される。
【００２６】
画素アレイ部１００は、２次元格子状に配列される、それぞれ受光素子を含む複数の画素１０、１０、…を含む。各画素１０の動作は、全体制御部１０３の指示に従った画素制御部１０２により制御される。例えば、画素制御部１０２は、各画素１０からの画素信号の読み出しを、行方向にｐ画素、列方向にｑ画素の、（ｐ×ｑ）個の画素１０を含むブロック毎に制御することができる。また、画素制御部１０２は、当該ブロックを単位として、各画素１０を行方向にスキャンし、さらに列方向にスキャンして、各画素１０から画素信号を読み出すことができる。これに限らず、画素制御部１０２は、各画素１０をそれぞれ単独で制御することもできる。さらに、画素制御部１０２は、画素アレイ部１００の所定領域を対象領域として、対象領域に含まれる画素１０を、画素信号を読み出す対象の画素１０とすることができる。
【００２７】
各画素１０から読み出された画素信号は、測距処理部１０１に供給される。測距処理部１０１は、変換部１１０と、生成部１１１と、信号処理部１１２と、を含む。
【００２８】
各画素１０から読み出され、画素アレイ部１００から出力された画素信号は、変換部１１０に供給される。ここで、画素信号は、各画素１０から非同期で読み出され、変換部１１０に供給される。すなわち、画素信号は、各画素１０において光が受光されたタイミングに応じて受光素子から読み出され、出力される。
【００２９】
変換部１１０は、画素アレイ部１００から供給された画素信号を、デジタル情報に変換する。すなわち、画素アレイ部１００から供給される画素信号は、当該画素信号が対応する画素１０に含まれる受光素子に光が受光されたタイミングに対応して出力される。変換部１１０は、供給された画素信号を、当該タイミングを示す時間情報に変換する。
【００３０】
生成部１１１は、変換部１１０により画素信号が変換された時間情報に基づきヒストグラムを生成する。ここで、生成部１１１は、時間情報を、設定部１１３により設定された単位時間ｄに基づき計数し、ヒストグラムを生成する。生成部１１１によるヒストグラム生成処理の詳細については、後述する。
【００３１】
信号処理部１１２は、生成部１１１により生成されたヒストグラムのデータに基づき所定の演算処理を行い、例えば距離情報を算出する。信号処理部１１２は、例えば、生成部１１１により生成されたヒストグラムのデータに基づき、当該ヒストグラムの曲線近似を作成する。信号処理部１１２は、このヒストグラムが近似された曲線のピークを検出し、検出されたピークに基づき距離Ｄを求めることができる。
【００３２】
信号処理部１１２は、ヒストグラムの曲線近似を行う際に、ヒストグラムが近似された曲線に対してフィルタ処理を施すことができる。例えば、信号処理部１１２は、ヒストグラムが近似された曲線に対してローパスフィルタ処理を施すことで、ノイズ成分を抑制することが可能である。
【００３３】
信号処理部１１２で求められた距離情報は、インタフェース１０６に供給される。インタフェース１０６は、信号処理部１１２から供給された距離情報を、出力データとして外部に出力する。インタフェース１０６としては、例えばＭＩＰＩ(Mobile  Industry  Processor  Interface)を適用することができる。
【００３４】
なお、上述では、信号処理部１１２で求められた距離情報を、インタフェース１０６を介して外部に出力しているが、これはこの例に限定されない。すなわち、生成部１１１により生成されたヒストグラムのデータであるヒストグラムデータを、インタフェース１０６から外部に出力する構成としてもよい。この場合、設定部１１３が設定する測距条件情報は、フィルタ係数を示す情報を省略することができる。インタフェース１０６から出力されたヒストグラムデータは、例えば外部の情報処理装置に供給され、適宜、処理される。
【００３５】
図５は、各実施形態に適用可能な画素１０の基本的な構成例を示す図である。図５において、画素１０は、受光素子１０００と、トランジスタ１００１と、インバータ１００２と、を含む。
【００３６】
受光素子１０００は、入射された光を光電変換により電気信号に変換して出力する。各実施形態においては、受光素子１０００は、入射された光子（光子）を光電変換により電気信号に変換し、光子の入射に応じたパルスを出力する。各実施形態では、受光素子１０００として、単一光子アバランシェダイオードを用いる。以下、単一光子アバランシェダイオードを、ＳＰＡＤ(Single  Photon  Avalanche  Diode)と呼ぶ。ＳＰＡＤは、カソードにアバランシェ増倍が発生する大きな負電圧を加えておくと、１光子の入射に応じて発生した電子がアバランシェ増倍を生じ、大電流が流れる特性を有する。ＳＰＡＤのこの特性を利用することで、１光子の入射を高感度で検知することができる。
【００３７】
図５において、ＳＰＡＤである受光素子１０００は、カソードがトランジスタ１００１のドレインに接続され、アノードが電圧（−Ｖｂｄ）の電圧源に接続される。電圧（−Ｖｂｄ）については、後述する。トランジスタ１００１のソースが電源電圧Ｖｄｄに接続される。トランジスタ１００１のゲートには、基準電圧Ｖｒｅｆが入力される。トランジスタ１００１は、電源電圧Ｖｄｄおよび基準電圧Ｖｒｅｆに応じた電流をドレインから出力する電流源である。このような構成により、受光素子１０００には、逆バイアスが印加される。また、光電流は、受光素子１０００のカソードからアノードに向けた方向に流れる。
【００３８】
トランジスタ１００１のドレインと受光素子１０００のカソードとの接続点から取り出された信号が、インバータ１００２に入力される。インバータ１００２は、入力された信号に対して例えば閾値判定を行い、当該信号が閾値を正方向または負方向に超える毎に当該信号を反転し、出力信号Ｖｉｎｖとして出力する。画素１０の動作の詳細については、後述する。
【００３９】
なお、受光素子１０００は、ＳＰＡＤに限定されない。受光素子１０００としてアバランシェフォトダイオード（ＡＰＤ）や、通常のフォトダイオードを適用することも可能である。
【００４０】
図６は、各実施形態に係る測距装置１に適用可能なデバイスの構成の例を示す模式図である。図６において、測距装置１は、それぞれ半導体チップからなる受光チップ２０と、ロジックチップ２１とが積層されて構成される。なお、図５では、説明のため、受光チップ２０とロジックチップ２１とを分離した状態で示している。
【００４１】
受光チップ２０は、画素アレイ部１００の領域において、複数の画素１０それぞれに含まれる受光素子１０００が２次元格子状に配列される。また、画素１０において、トランジスタ１００１およびインバータ１００２は、ロジックチップ２１上に形成される。受光素子１０００の両端は、例えばＣＣＣ(Copper-Copper  Connection)などによる結合部１１０５を介して、受光チップ２０とロジックチップ２１との間で接続される。
【００４２】
ロジックチップ２１は、受光素子１０００によって取得された信号を処理する信号処理部を含むロジックアレイ部２００が設けられる。ロジックチップ２１に対して、さらに、当該ロジックアレイ部２００と近接して、受光素子１０００によって取得された信号の処理を行う信号処理回路部２０１と、測距装置１としての動作を制御する素子制御部２０３と、を設けることができる。
【００４３】
例えば、信号処理回路部２０１は、上述した測距処理部１０１を含むことができる。また、素子制御部２０３は、上述した画素制御部１０２、全体制御部１０３、クロック生成部１０４、発光タイミング制御部１０５およびインタフェース１０６を含むことができる。
【００４４】
なお、受光チップ２０およびロジックチップ２１上の構成は、この例に限定されない。また、素子制御部２０３は、ロジックアレイ部２００の制御以外にも、例えば受光素子１０００の近傍に、他の駆動や制御の目的で配置することができる。素子制御部２０３は、図６に示した配置以外にも、受光チップ２０およびロジックチップ２１の任意の領域に、任意の機能を有するように設けることができる。
【００４５】
［各実施形態に適用可能な受光素子の動作の詳細］
次に、各実施形態に適用可能な受光素子１０００の動作について、より詳細に説明する。以下では、受光素子１０００がＳＰＡＤであるものとして説明する。図７は、ＳＰＡＤ２０００の特性の例を示す図である。図７に示されるように、ＳＰＡＤ２０００のカソードが接地電位に接続され、アノードが負電位に接続されるものとする。図７において、横軸が（アノード電位−カソード電位）の電圧ＶAn−ＶCaを示し、縦軸がカソードからアノードに向けて流れるアノード電流ＩAnを示している。
【００４６】
図７に示されるように、アノード電位ＶAnがカソード電位ＶCaより高い領域では、アノード電流ＩAnが順方向に流れ、電圧ＶAn−ＶCaに応じて上昇する。一方、アノード電位がカソード電位より低い領域では、電圧ＶAn−ＶCaが電圧（−Ｖｂｄ）以下でアバランシェ増倍が発生し、大電流のアノード電流ＩAnが逆方向に流れ始める。ガイガー領域は、電圧ＶAn−ＶCaが電圧（−Ｖｂｄ−Ｖｅ）である領域であって、アバランシェ増倍による利得が理論上無限大となる。ここで、電圧Ｖｂｄは、ＳＰＡＤ２０００の降伏電圧であり、電圧Ｖｅは、過剰バイアスと呼ばれ、降伏電圧Ｖｂｄと電圧ＶAn−ＶCaとの差である。ＳＰＡＤは、このガイガー領域で用いる。
【００４７】
図８および図９は、各実施形態に適用可能な、ＳＰＡＤ２０００を用いた画素の動作を説明するための図である。図８は、上述した画素１０に対応する画素２０１０の構成を、寄生容量Ｃｃａを考慮して示す図である。図８において、ＳＰＡＤ２０００のアノードが電圧（−Ｖｂｄ）に接続され、カソードが電流源２００１の一端に接続される。電流源２００１は、他端に電圧Ｖｅが接続され、他端から一旦の方向に向けて、ＳＰＡＤ２０００に対して基準電流Ｉｒｅｆを供給する。ＳＰＡＤ２０００のカソードに対してインバータ２００２および寄生容量Ｃｃａが接続される。
【００４８】
寄生容量Ｃｃａは、ＳＰＡＤ２０００のカソード端子における寄生容量であって、ＳＰＡＤ２０００のアノード−カソード間のＰＮ接合の容量と、電流源２００１およびインバータ２００２の素子容量、配線に係る寄生容量などの合計である。
【００４９】
図９は、ＳＰＡＤ２０００に光子が受光された場合の画素２０１０の動作を示す図である。図９において、縦軸は電圧、横軸は時間を示している。ＳＰＡＤ２０００のカソード電圧Ｖｃは、光子を受光するまでは所定の初期電圧値となっている。また、ＳＰＡＤ２０００のアノード−カソード間の電圧ＶAn−ＶCaは、電圧（−Ｖｂｄ）となっている。ＳＰＡＤ２０００が光子を受光すると（時間ｔ0）、アバランシェ増倍が発生し、カソードからアノードに向けて大電流が流れ、カソード電圧Ｖｃが低下する。
【００５０】
カソード電圧Ｖｃが電圧（−Ｖｂｄ）まで低下したところで（時間ｔ1）、アバランシェ増倍が停止し、電流源２００１からの基準電流Ｉｒｅｆにより、ＳＰＡＤ２０００のカソードの充電が開始される。このＳＰＡＤ２０００のカソードの充電を、リチャージと呼ぶ。リチャージは、寄生容量Ｃｃａにより決まる時定数により、一定の時間をかけて行われる。ＳＰＡＤ２０００のカソード電圧Ｖｃが初期電圧値に戻ると（時間ｔ2）、リチャージ動作が完了する。ＳＰＡＤ２０００において、このリチャージ動作の期間は、光子の受光を検知できない期間であって、デッドタイムと呼ばれる。
【００５１】
ここで、ＳＰＡＤ２０００のリチャージにおける、カソード電圧Ｖｃの変化の傾斜は、次式（２）に示すように、基準電流Ｉｒｅｆに比例する。すなわち、基準電流Ｉｒｅｆが大きければ、デッドタイムが短縮され、基準電流Ｉｒｅｆが小さければ、デッドタイムが長くなる。
ΔＶｃ／Δｔ＝Ｉｒｅｆ／Ｃｃａ    …（２）
【００５２】
インバータ２００２は、ＳＰＡＤ２０００のカソード電圧Ｖｃを閾値Ｖｃth（例えば１／２Ｖｃ）と比較した結果に基づき出力信号Ｖｉｎｖを出力する。これにより、ＳＰＡＤ２０００における光子の受光に応じたパルスが生成される。このバルスの幅は、上述したカソード電圧Ｖｃの傾斜に依存し、パルス幅は、当該傾斜が急峻になると狭くなり、緩やかになると広くなる。なお、出力信号Ｖｉｎｖは、例えば、カソード電圧Ｖｃの変化を反転させた信号と見做すことができる。
【００５３】
上述したように、基準電流Ｉｒｅｆが小さいとデッドタイムが長くなり、ＳＰＡＤ２０００による光子検出の感度が低下する。また、基準電流Ｉｒｅｆが大きいと、デッドタイムが短縮される一方で、パルスの幅が狭くなり、後続の信号処理において高速処理が必要となる。したがって、基準電流Ｉｒｅｆは、適切な値に保たれることが好ましい。
【００５４】
図１０Ａ〜図１０Ｄを用いて、画素２０１０の動作について、より詳細に説明する。図１０Ａ〜図１０Ｄにおいて、各図の右側に画素２０１０の回路およびインバータ２００２の出力信号Ｖｉｎｖの例を示し、左側にＳＰＡＤ２０００の動作例を示している。
【００５５】
図１０Ａ〜図１０Ｄの左側の各図は、上述した図７に対応するもので、縦軸が電圧ＶAn−ＶCaを示し、縦軸がアノード電流ＩAnを示している。また、図１０Ａ〜図１０Ｄの右側の各回路図において、スイッチ２００３は、ＳＰＡＤ２０００のカソードに対して電圧Ｖｅと接地電位とを選択的に供給する。このスイッチ２００３は、画素２０１０の動作を説明するために便宜的に設けたものであって、実際の回路において用いられるのもではない。
【００５６】
第１のステップとして、図１０Ａに示すように、スイッチ２００３において電圧Ｖｅを選択してＳＰＡＤ２０００のカソードを電圧（＋Ｖｅ）で充電する。また、アノード電位ＶAnを電圧（−Ｖｂｄ）に固定する。これにより、図１０Ａの左側の図において「●（黒丸）」で示すように、ＳＰＡＤ２０００のアノード−カソード間の電位が電圧（−Ｖｂｄ−Ｖｅ）となっている。この場合、アバランシェ増倍のトリガとなる現象（光子の受光、暗電流など）が発生しない限り、ＳＰＡＤ２０００に電流は流れない。したがって、インバータ２００２の出力信号Ｖｉｎｖは、ロー（Ｌｏｗ）状態となっている。
【００５７】
第２のステップとして、図１０Ａの状態に対してＳＰＡＤ２０００に光子が受光された場合について、図１０Ｂを用いて説明する。ＳＰＡＤ２０００のアノード−カソード間の電位が電圧（−Ｖｂｄ−Ｖｅ）となっている状態で、ＳＰＡＤ２０００に光子（図においてＰｈｏｔｏｎとして示している）が受光されると、アバランシェ増倍が開始される。これにより、ＳＰＡＤ２０００において、矢印Ａで示されるように、逆方向に電流が流れる。アノード電流ＩAnは、図１０Ｂの左側の図に矢印Ｂで示すように、ＳＰＡＤ２０００の特性に従い流れる。
【００５８】
第３のステップとして、アノード電流ＩAnが流れると、カソードの電圧Ｖｃの電位が電圧（＋Ｖｅ）から０Ｖまで低下する。これにより、インバータ２００２の出力信号Ｖｉｎｖがロー状態からハイ（Ｈｉｇｈ）状態に移行する。また、ＳＰＡＤ２０００のアノード−カソード間の電位が、図１０Ｃの左側の図において矢印Ｃで示すように、電圧（−Ｖｂｄ）まで下がると、アバランシェ増倍が停止される。この、ＳＰＡＤ２０００においてアバランシェ増倍が停止される動作を、クエンチ(Quench)動作と呼ぶ。
【００５９】
なお、クエンチ動作は、例えばスイッチ２００３において接地電位を選択し、ＳＰＡＤ２０００のカソードを強制的に０Ｖに接続することでも実現できる。
【００６０】
第４のステップとして、上述したクエンチ動作の後、例えば図１０Ｄの右側に示されるように、スイッチ２００３において電圧Ｖｅを選択し、ＳＰＡＤ２０００のカソードを電圧Ｖｅに充電する。このクエンチ動作後の充電動作を、リチャージ(Recharge)動作と呼ぶ。このリチャージ動作により、図１０Ｄの左側の図において矢印Ｄで示されるように、ＳＰＡＤ２０００のアノード−カソード間の電位が電圧（−Ｖｂｄ）から電圧（−Ｖｂｄ−Ｖｅ）となり、インバータ２００２の出力信号Ｖｉｎｖがハイ状態からロー状態に移行する。
【００６１】
このように、リチャージ動作により、ＳＰＡＤ２０００の状態が、図１０Ａを用いて説明した第１のステップによる状態に戻る。これら、画素２０１０は、ＳＰＡＤ２０００において光子が受光され光電変換が行われる毎に第１のステップから第４のステップまでの動作を繰り返す。インバータ２００２からは、ＳＰＡＤ２０００による光子の受光毎に、パルス状の出力信号Ｖｉｎｖが出力される。
【００６２】
図１０Ｄの右側の図に示されるように、インバータ２００２の出力信号Ｖｉｎｖの立ち上がりから立ち下がりまでの期間がリチャージ動作の期間に対応し、この期間内ではアバランシェ増倍が発生しないため、光子の受光を検知できない。この、光子の受光からリチャージ完了までの期間が、デッドタイム(Dead  time)となる。
【００６３】
ＳＰＡＤ２０００を駆動させるための構成は、幾つかの種類が考えられる。図１１Ａ〜図１１Ｃを用いて、ＳＰＡＤ２０００を駆動させるための３種類の構成について、概略的に説明する。
【００６４】
図１１Ａは、ＳＰＡＤ２０００を、その特性に基づき受動的（パッシブ）に駆動する構成の例を概略的に示す図である。図１１Ａの構成は、上述した図５の構成と対応するもので、ＳＰＡＤ２０００のアノードが電圧（−Ｖｂｄ）に接続され、カソードが、一端が電圧Ｖｅに接続される電流源２００１の他端と、インバータ２００２と、に接続される。インバータ２００２は、カソード電圧Ｖｃを反転した出力信号Ｖｉｎｖを出力する。
【００６５】
図１１Ａの構成において、クエンチ動作は、光子の受光によりＳＰＡＤ２０００のカソード電圧が電圧（−Ｖｂｄ）に低下することで開始されるパッシブ動作により行われる。また、リチャージ動作は、ＳＰＡＤ２０００のカソードが電流源２００１から供給される電流により電圧Ｖｅに充電される、パッシブ動作により行われる。すなわち、図１１Ａの構成は、クエンチ動作およびリチャージ動作が共にパッシブ動作により行われる。
【００６６】
図１１Ｂは、クエンチ動作は図１１Ａの例と同様にしてパッシブ動作により行い、リチャージ動作を能動的（アクティブ）に行う構成の例を概略的に示す図である。図１１Ｂにおいて、ＳＰＡＤ２０００のカソードが、制御部２００４によりオン（閉）、オフ（開）が制御されるスイッチ２００５を介して電圧Ｖｅに接続される。制御部２００４は、インバータ２００２から出力される出力信号Ｖｉｎｖの立ち下がりを所定時間遅延させたタイミングで、スイッチ２００５をオンとする。これにより、ＳＰＡＤ２０００のカソードの電位が強制的に電圧Ｖｅとされ、リチャージ動作が行われる。
【００６７】
図１１Ｃは、クエンチ動作およびリチャージ動作をそれぞれ能動的に行う構成の例を概略的に示す図である。図１１Ｃにおいて、スイッチ２００６ａおよび２００６ｂは、それぞれ制御部２００４’によりオン、オフが制御される。ＳＰＡＤ２０００のカソードが、スイッチ２００６ａを介して電圧Ｖｅに接続されると共に、スイッチ２００６ｂを介して電源電圧Ｖｓｓに接続される。制御部２００４’は、例えばインバータ２００２から出力される出力信号Ｖｉｎｖの立ち上がりでスイッチ２００６ｂをオン、スイッチ２００６ａをオフとし、ＳＰＡＤ２０００のカソードを強制的に電源電圧Ｖｓｓに接続してクエンチ動作を行う。また、制御部２００４’は、出力信号Ｖｉｎｖの立ち下がりを所定時間遅延させたタイミングで、スイッチ２００６ａをオンとし、ＳＰＡＤ２０００のカソードの電位を強制的に電圧Ｖｅとして、リチャージ動作を行う。
【００６８】
上述した図１１Ａ〜図１１Ｃの構成のうち、図１１Ａの、クエンチ動作およびリチャージ動作をそれぞれパッシブ動作で行う構成は、要素数が少なく、実装面積が最も小さい。その一方で、デッドタイムがＳＰＡＤ２０００の特性や電流源２００１に依存し、制御が困難である。図１１Ｂの、クエンチ動作をパッシブで行い、リチャージ動作をアクティブで行う構成は、デッドタイムの制御が容易である一方で、要素数が図１１Ａの構成と比較して多くなり、図１１Ａの構成に対して実装面積が大きくなる。また、図１１Ｃの、クエンチ動作およびリチャージ動作を共にアクティブで行う構成は、デッドタイムの制御が容易である一方で、要素数が図１１Ｂに対してさらに多くなり、実装面積が最も大きくなる。
【００６９】
本開示では、図１１Ａに示した、小面積で実装が可能な、クエンチ動作およびリチャージ動作をパッシブ動作で行う構成において、電流源２００１の特性を改善して、所望のデッドタイムを容易に得ることができるようにする。
【００７０】
［第１の実施形態］
（既存技術について）
本開示の第１の実施形態に係る受光装置について説明する。先ず、理解を容易とするために、既存技術による受光装置について説明する。図１２は、既存技術による受光装置の一例の構成を、画素アレイ部１００（図４参照）に注目して示す図である。図１２の上段に示されるように、画素アレイ部１００は、複数の画素１０が２次元格子状に配列される。基準電圧源２１００は、画素アレイ部１００に含まれる各画素１０に対して基準電圧Ｖｒｅｆを供給する。なお、図１２の上段において、画素アレイ部１００の水平方向（横方向）を行方向とし、垂直方向（縦方向）を列方向として、行方向にｎ個の画素１０が整列しているものとする。
【００７１】
図１２の下段に、既存技術による各画素１０の一例の回路構成を示す。なお、図１２の下段では、画素アレイ部１００の１行に注目し、当該１行の左端の画素１０を画素１０1とし、右端の画素１０を画素１０nとして示している。画素１０1は、ＳＰＡＤである受光素子１０００1と、インバータ１００２1と、ＰチャネルのＭＯＳＦＥＴ(Metal  Oxide  Semiconductor-Field  Effect  Transistor)であるトランジスタ１００１1と、を含む。画素１０ｎも同様であって、ＳＰＡＤである受光素子１０００nと、インバータ１００２nと、ＰチャネルのＭＯＳＦＥＴであるトランジスタ１００１nと、を含む。
【００７２】
画素１０1において、受光素子１０００1のアノードが電圧（−Ｖｂｄ）に接続され、カソードがトランジスタ１００１1のドレインに接続される。トランジスタ１００１1のソースは、電源電圧Ｖｄｄに接続される。受光素子１０００1のカソード電圧Ｖｃ１がインバータ１００２1に入力される。また、基準電圧源２１００からの基準電圧Ｖｒｅｆが、トランジスタ１００１1のゲートに供給される。トランジスタ１００１1は、基準電圧Ｖｒｅｆに応じた電流Ｉｄを生成するための電流源である。電流Ｉｄは、受光素子１０００1に対するリチャージ電流として用いられるもので、図８で説明した基準電流Ｉｒｅｆに対応する。以降、電流Ｉｄをリチャージ電流Ｉｄと呼ぶ。
【００７３】
なお、画素１０において、当該画素１０に含まれる受光素子１０００に係る回路を、画素下回路と呼ぶ。図１２の例では、画素１０1において、受光素子１０００1に接続されるインバータ１００２1およびトランジスタ１００１1により、画素下回路が構成される。画素下回路に受光素子１０００1そのものを含めてもよい。
【００７４】
画素１０nも、画素１０1と同様に、受光素子１０００nと、受光素子１０００nのカソード電圧Ｖｃnが入力されるインバータ１００２nと、トランジスタ１００１nと、を含む。接続関係は、画素１０1と同様なので、詳細な説明を省略する。
【００７５】
画素１０nにおいて、基準電圧源２１００からの基準電圧Ｖｒｅｆが、トランジスタ１００１nのゲートに供給される。例えば、当該基準電圧Ｖｒｅｆは、画素アレイ部１００に含まれる各画素１０が含む、受光素子１０００に対する電流源としてのトランジスタのゲートに共通に供給される。
【００７６】
この図１２の構成において、リチャージ電流Ｉｄの電流値は、次式（３）によって表される。なお、式（３）において、値ＷおよびＬは、それぞれトランジスタ１００１1のサイズに応じた定数であり、値βは、トランジスタ１００１1に固有の値である。また、電圧Ｖｔｈは、トランジスタ１００１1の閾値電圧である。これら値ＷおよびＬ、値β、ならびに、電圧Ｖｔｈは、トランジスタの特性を決めるデバイスパラメータであって、トランジスタ毎に異なる可能性がある。
【００７７】
【数１】
2020112495.tif 000003
【００７８】
式（３）から、リチャージ電流Ｉｄは、トランジスタ１００１1の閾値電圧である電圧Ｖｔｈと、電源電圧Ｖｄｄとに応じて変動することが分かる。ここで、電圧Ｖｔｈは、例えば周囲温度などにより変動する。したがって、上述した式（２）の基準電流Ｉｒｅｆを当該リチャージ電流Ｉｄに置き換えると、リチャージ電流Ｉｄの値が周囲温度などにより変動することで、カソード電圧Ｖｃ1の変化の傾斜も変動し、これによりデッドタイムが変動することが分かる。
【００７９】
また、例えば画素アレイ部１００に対する電源電圧Ｖｄｄの供給方法によっては、画素１０の位置に応じて、画素１０に供給される電源電圧Ｖｄｄが異なる場合も考えられる。例えば、図１２の上段において、電源電圧Ｖｄｄが画素アレイ部１００の左端側から供給される場合、右端側に配置される画素１０nには、電源電圧Ｖｄｄに対して、例えば電源電圧Ｖｄｄの供給位置から画素１０nまでの距離に応じた電圧降下ΔＶdropが発生する。したがって、画素１０nにおいて、トランジスタ１００１nのソースに供給される電圧が電源電圧Ｖｄｄとは異なった電圧（Ｖｄｄ−ΔＶdrop）となり、デッドタイムも、画素１０1とは異なった値となってしまう。
【００８０】
（第１の実施形態の詳細）
次に、本開示の第１の実施形態について説明する。図１３は、第１の実施形態に係る受光装置の一例の構成を、画素アレイ部１００に注目して示す図である。図１３の上段に示されるように、第１の実施形態では、複製元回路１１００ａにより、画素アレイ部１００に含まれる各画素１０ａがリチャージ電流Ｉｄとして用いる基準電流Ｉｒｅｆを生成する。複製元回路１１００ａにより生成された基準電流Ｉｒｅｆは、画素アレイ部１００における各画素１０ａに含まれる複製先回路により複製されて、各画素１０ａにおいて、受光素子１０００のリチャージ動作を行うためのリチャージ電流Ｉｄとして用いられる。
【００８１】
図１３の下段は、第１の実施形態に係る複製元回路１１００ａと、各画素１０ａの一例の回路構成を示している。図１３の下段の図において、各画素１０ａ1、…、１０ａnの構成は、図１２で説明した各画素１０ａ1、…、１０ａnの構成と同一であるので、ここでの説明を省略する。
【００８２】
図１３の下段の図において、複製元回路１１００ａは、ＰチャネルのＭＯＳＦＥＴであるトランジスタ１０１０と、電流源１０１１と、を含む。電流源１０１１の一端がトランジスタ１０１０のドレインに接続され、他端が電源電圧Ｖｓｓに接続される。トランジスタ１０１０は、ソースが電源電圧Ｖｄｄに接続され、ドレインは、上述した電流源１０１１の一端に接続されると共に、トランジスタ１０１０のゲートに接続される。基準電流Ｉｒｅｆが一定とした場合、トランジスタ１０１０のゲートの電位は、基準電流Ｉｒｅｆに応じて決定される基準電圧Ｖｒｅｆとなる。
【００８３】
なお、電流源１０１１は、例えばＢＧＲ(Bandgap  reference)回路などの、基準電圧生成回路を用いて構成することができる。ＢＧＲ回路は、回路に用いられる半導体素子の特性に基づき、一定電圧を生成する回路である。また、複製元回路１１００ａは、例えば画素制御部１０２（図４参照）に含めることができる。
【００８４】
トランジスタ１０１０のゲートは、例えば画素１０ａ1に含まれるトランジスタ１００１1のゲートに接続される。これにより、トランジスタ１０１０とトランジスタ１００１1とでカレントミラー回路が構成される。このカレントミラー回路は、カレントミラー元である複製元回路１１００ａにおける電流源１０１１で生成される基準電流Ｉｒｅｆを、カレントミラー先である、複製先回路としてのトランジスタ１００１1のソース−ドレイン電流として複製する。
【００８５】
したがって、カレントミラー先において、受光素子１０００1に対するリチャージ電流Ｉｄは、トランジスタ１００１1のデバイスパラメータ（閾値電圧Ｖｔｈ、値β、値ＷおよびＬ）などに関わらず、カレントミラー元の基準電流Ｉｒｅｆと一致する。そのため、リチャージ電流Ｉｄの制御が容易であり、受光素子１０００1におけるデッドタイムを容易に適切な値に調整することが可能である。またこれにより、画素１０ａ1の動作がより安定的となり、より効率的に光子の検出が可能となる。
【００８６】
また、カレントミラー元のトランジスタ１０１０は、画素アレイ部１００に含まれる他の画素１０ａをさらにカレントミラー先とすることができる。図１３の例では、カレントミラー元のトランジスタ１０１０のゲートが画素１０ａnのトランジスタ１００１nのゲートにさらに接続され、このトランジスタ１００１nも、トランジスタ１０１０のカレントミラー先とされている。これにより、画素１０ａnのリチャージ電流Ｉｄが、トランジスタ１００１ｎのデバイスパラメータに関わらずカレントミラー元の基準電流Ｉｒｅｆと一致し、画素１０ａnにおけるリチャージ電流Ｉｄの制御が容易となる。
【００８７】
また、画素１０ａ1と同様に、画素１０ａnにおいても、カレントミラー元の基準電流Ｉｒｅｆがリチャージ電流Ｉｄとして複製されるので、画素間のバラツキも抑制できる。
【００８８】
（第１の実施形態の第１の変形例）
次に、第１の実施形態の第１の変形例について説明する。第１の実施形態の第１の変形例は、上述した第１の実施形態のより具体的な例であって、定電圧源と抵抗素子とを用いて基準電流Ｉｒｅｆを生成する例である。また、定電圧源としては、ＢＧＲ回路を用いる。生成された基準電流Ｉｒｅｆは、上述した第１の実施例と同様に、カレントミラー回路により各画素１０ａに複製され、各画素１０ａに含まれる受光素子１０００に対するリチャージ電流Ｉｄとして用いられる。
【００８９】
図１４は、第１の実施形態の第１の変形例に係る一例の回路構成を示す図である。図１４において、複製元回路１１００ｂは、トランジスタ１０２０と、差動増幅器１０２１と、定電圧源としてのＢＧＲ回路１０２２と、抵抗Ｒｂと、を含む。なお、複製元回路１１００ｂは、例えば画素制御部１０２（図４参照）に含めることができる。ＢＧＲ回路１０２２は、一定電圧の出力電圧Ｖｂｇｒを出力する。この出力電圧Ｖｂｇｒは、差動増幅器１０２１の正極入力端（＋）に入力される。
【００９０】
差動増幅器１０２１の出力は、例えばＰチャネルのＭＯＳＦＥＴによるトランジスタ１０２０のゲートに入力される。トランジスタ１０２０のゲートは、さらに、各画素１０ａ1、…、１０ａnの各トランジスタ１００１1、…、１００１nのゲートに共通に接続される。トランジスタ１０２０のソースは、電源電圧Ｖｄｄに接続され、ドレインは、差動増幅器１０２１の負極入力端（−）に接続されると共に、抵抗Ｒｂの一端に接続される。抵抗Ｒｂの他端は、電源電圧Ｖｓｓに接続される。
【００９１】
このような構成において、差動増幅器１０２１は、トランジスタ１０２０のドレインが負極入力端（−）に接続されることで形成される負帰還により、抵抗Ｒｂの両端の電位がＢＧＲ回路１０２２の出力電圧Ｖｂｇｒと一致するように制御する。抵抗Ｒｂに流れる電流（Ｖｂｇｒ／Ｒｂ）は、定電流であり、これを基準電流Ｉｒｅｆとして用いる。
【００９２】
この基準電流Ｉｒｅｆは、トランジスタ１０２０のドレインとゲートが差動増幅器１０２１を介して接続される構成をカレントミラー元として、カレントミラー先である、各画素１０ａ1、…、１０ａnに含まれる各トランジスタ１００１1、…、１０００nそれぞれのソース−ドレイン電流として複製される。複製された各基準電流Ｉｒｅｆは、各画素１０ａ1、…、１０ａnにおいて、それぞれ、受光素子１０００1、…、１０００nのリチャージ電流Ｉｄとして用いられる。
【００９３】
第１の実施形態の第１の変形例では、複製元回路１１００ｂが、ＢＧＲ回路１０２２を定電圧源として用いて基準電流Ｉｒｅｆを生成し、この基準電流Ｉｒｅｆを、カレントミラー構成により各画素１０ａ1、…、１０ａnに複製している。各画素１０ａ1、…、１０ａnでは、カレントミラー元である複製元回路１１００ｂから複製された各基準電流Ｉｒｅｆを、各画素１０ａ1、…、１０ａnに含まれる各受光素子１０００1、…、１０００nに対するリチャージ電流Ｉｄとして用いている。リチャージ電流ＩｄをＢＧＲ回路１０２２の出力電圧Ｖｂｇｒに基づき生成しているため、リチャージ電流ＩｄのＰＶＴ(Process/Voltage/Temperature)バラツキを抑制することができる。
【００９４】
（第１の実施形態の第２の変形例）
次に、第１の実施形態の第２の変形例について説明する。第１の実施形態の第２の変形例は、画素アレイ部１００に供給する基準電流Ｉｒｅｆを、画素アレイ部１００を含むデバイス（図６参照）の製造後に調整可能としたものである。
【００９５】
図１５は、第１の実施形態の第２の変形例に係る一例の回路構成を示す図である。図１５において、基準電流Ｉｒｅｆは、第１の実施形態の第１の変形例で用いた複製元回路１１００ｂを用いて生成される。電流調整部１１０１は、複製元回路１１００ｂにより生成された基準電流Ｉｒｅｆを、カレントミラー回路のミラー比により調整する。電流調整部１１０１により基準電流がＩｒｅｆが調整された電流Ｉｒｅｆ’は、画素アレイ部１００に含まれる各画素１０ａ1、…、１０ａnに供給され、それぞれ受光素子１０００1、…、１０００nのリチャージ電流Ｉｄとして用いられる。
【００９６】
図１５の例では、電流調整部１１０１は、トランジスタ１０３０、１０３１および１０４０と、トランジスタ１０４１1〜１０４１3と、トランジスタ１０４２1〜１０４２3と、トランジスタ１０４３と、を含む。電流調整部１１０１は、例えば画素制御部１０２に含めることができる。
【００９７】
トランジスタ１０３０は、複製元回路１１００ｂに対する複製先（カレントミラー先）であり、ゲートが複製元回路１１００ｂのトランジスタ１０２０のゲートに接続される。また、トランジスタ１０３０は、ソースが電源電圧Ｖｄｄに接続され、ドレインがトランジスタ１０３１のソースに接続される。
【００９８】
トランジスタ１０３１は、ソースが接地電位とされ、ゲートは、ドレインと接続されると共に、トランジスタ１０４０、および、１０４１1〜１０４１3の各ゲートに、共通に接続される。トランジスタ１０４０、および、１０４１1〜１０４１3は、ソースが接地電位とされ、また、トランジスタ１０４０のドレインがトランジスタ１０４３のドレインに接続され、各１０４１1〜１０４１3のドレインが、それぞれトランジスタ１０４２1〜１０４２3のソース−ドレインを介してトランジスタ１０４３のドレインに接続される。
【００９９】
トランジスタ１０４０、および、１０４１1〜１０４１3、ならびに、トランジスタ１０４２1〜１０４２3は、トランジスタ１０３０において複製された基準電流Ｉｒｅｆの、トランジスタ１０３１を複製元とした場合の複製先である、複製先回路を構成する。
【０１００】
複製先回路において、それぞれＮチャネルのＭＯＳＦＥＴである各トランジスタ１０４０、および、１０４１1〜１０４１3（トランジスタ１０４２1〜１０４２3）のドレインが、トランジスタ１０４３のドレインに接続される。トランジスタ１０４３は、ソースが電源電圧Ｖｄｄに接続される。トランジスタ１０４３は、ドレインがさらにゲートに接続され、ゲートは、画素１０ａ1、…、１０ａnに含まれるトランジスタ１００１1、…、１０００nの各ゲートに接続される。トランジスタ１０４３とトランジスタ１００１1によりカレントミラー回路が形成され、トランジスタ１０４３のソースからドレインに流れる電流が、トランジスタ１００１1のソースからドレインに流れる電流に複製される。
【０１０１】
なお、図１５において、画素１０ａ1、…、１０ａnのうち画素１０ａ1のみを示し、他の画素を省略している。
【０１０２】
トランジスタ１０４２1〜１０４２3の各ゲートには、外部より、信号Ｄ0〜Ｄ2がそれぞれ供給される。各トランジスタ１０４２1〜１０４２3は、それぞれ、信号Ｄ0〜Ｄ2がハイ状態でオン、ロー状態でオフとされる。トランジスタ１０３１のドレイン−ソース間に流れる基準電流Ｉｒｅｆは、トランジスタ１０４０と、トランジスタ１０４１1〜１０４１3のうちオンとされたトランジスタ１０４２1〜１０４２3に接続されたトランジスタ１０４１1〜１０４１3とに、それぞれ複製される。
【０１０３】
したがって、当該複製先回路の全体に流れ込む電流は、トランジスタ１０４０と、トランジスタ１０４１1〜１０４１3のうちオンとされたトランジスタ１０４２1〜１０４２3に接続されたトランジスタ１０４１1〜１０４１3と、に流れ込む電流の総和となる。例えば、所定の係数αを考えると、当該複製先回路の全体に流れ込む電流は、トランジスタ１０３１に流れる基準電流Ｉｒｅｆを用いて、電流（α×Ｉｒｅｆ）で表される。
【０１０４】
ここで、トランジスタ１０３１および１０４０のサイズをそれぞれ４Ｗ／ＬおよびＷ／Ｌとし、各トランジスタ１０４１1〜１０４１3のサイズをそれぞれＷ／Ｌ、２Ｗ／Ｌ、４Ｗ／Ｌとする。図１６は、この場合の、信号Ｄ0、Ｄ1およびＤ2のオン、オフに応じた係数αの値を示す図である。図１６では、オンを「１」、オフを「０」として示している。図１５の例では、複製元のサイズが４Ｗ／Ｌのトランジスタ１０３１と、複製先のサイズがＷ／Ｌのトランジスタ１０４０と、を固定とし、複製先の、サイズがそれぞれＷ／Ｌ、２Ｗ／Ｌおよび４Ｗ／Ｌのトランジスタ１０４１1〜１０４１3を個別にオン、オフ可能としている。この場合、図１６に示されるように、係数αの値を「０．２５」〜「２」の間で、「０．２５」刻みで設定することができる。
【０１０５】
信号Ｄ0、Ｄ1およびＤ2は、例えば全体制御部１０３の指示に基づき、画素制御部１０２により生成され、電流調整部１１０１に供給される。信号Ｄ0、Ｄ1およびＤ2を示す値を、画素制御部１０２や全体制御部１０３が有するレジスタに書き込んでおいてもよい。信号Ｄ0、Ｄ1およびＤ2を適宜設定することで、画素アレイ部１００に含まれる各受光素子１０００の特性に応じて、リチャージ電流Ｉｄを調整することが可能である。
【０１０６】
（第１の実施形態の第３の変形例）
次に、第１の実施形態の第３の変形例について説明する。第１の実施形態の第３の変形例は、受光素子１０００であるＳＰＡＤのアノード側から信号を取り出す場合の例である。
【０１０７】
図１７は、第１の実施形態の第３の変形例に係る一例の回路構成を示す図である。図１７の例は、上述した図１３の回路構成に対応し、複製元回路１１００ｃは、ＮチャネルのＭＯＳＦＥＴであるトランジスタ１０１０’と、電流源１０１１’と、を含む。電流源１０１１’は、一端が電源電圧Ｖｄｄに接続され、一端から他端に向けて電流が流れる。Ｎチャネルのトランジスタ１０１０’は、ソースが電源電圧Ｖｓｓに接続され、ドレインが電流源１０１１’の他端に接続される。また、トランジスタ１０１０’は、ドレインとゲートが接続され、ゲートは、さらに、それぞれ複製先回路である、各画素１０ａ1’、…、１０ａn’に含まれる各トランジスタ１００１1’、…、１００１n’のゲートに接続される。
【０１０８】
画素１０ａ1’、…、１０ａn’は、それぞれ、カレントミラー回路の複製先となる、ＮチャネルのＭＯＳＦＥＴであるトランジスタ１００１1、…、１００１nを含む。画素１０ａ1’において、トランジスタ１００１1’のソースが電源電圧Ｖｓｓに接続され、ドレインが受光素子１０００1のアノードに接続される。また、トランジスタ１００１1’ドレインと、受光素子１０００1のアノードとの接続点が、インバータ１００２1の入力端に接続される。
【０１０９】
受光素子１０００1のカソードは、電源電圧Ｖｄｄに、ＳＰＡＤである受光素子１０００1の降伏電圧である電圧Ｖｂｄを加算した電圧（Ｖｄｄ＋Ｖｂｄ）が接続される。これにより、受光素子１０００1が光子を受光していない状態において、受光素子１０００1の両端の電位が電圧（Ｖｄｄ＋Ｖｂｄ）となる。この状態で、受光素子１０００1に光子が受光されると、アバランシェ増倍が開始されて受光素子１０００1のカソードからアノードに向けて電流が流れ、それに伴い受光素子１０００１の両端の電位が低下してアバランシェ増倍が停止される。その後、複製元回路１１００ｃの基準電流Ｉｒｅｆが複製されたリチャージ電流Ｉｄにより、受光素子１０００1が充電される。
【０１１０】
このように、第１の実施形態の第３の変形例では、受光素子１０００1の充電を、複製元回路１１００ｃの基準電流Ｉｒｅｆが複製されたリチャージ電流Ｉｄにより行っている。そのため、受光素子１０００1であるＳＰＡＤのアノード側から信号を取り出す場合であっても、リチャージ電流Ｉｄがトランジスタ１００１ｎのデバイスパラメータに関わらずカレントミラー元の基準電流Ｉｒｅｆと一致し、リチャージ電流Ｉｄの制御が容易となり、それにより、より効率的に光子の検出が可能となる。また、画素１０ａ1’と同様に、画素１０ａn’においても、カレントミラー元の基準電流Ｉｒｅｆがリチャージ電流Ｉｄとして複製されるので、画素間のバラツキも抑制できる。
【０１１１】
［第２の実施形態］
次に、本開示の第２の実施形態について説明する。第２の実施形態では、各画素１０ｂ1、…、１０ｂnに対して、複製元回路１１００において基準電流Ｉｒｅｆに基づき決定される基準電圧Ｖｒｅｆを取得および保持する、サンプル・ホールド機能を持たせる。各画素１０ｂ1、…、１０ｂnにおいて、受光素子１０００1、…、１０００nは、このサンプル・ホールド機能により保持された基準電圧Ｖｒｅｆに基づく電流を、リチャージ電流Ｉｄとして用いて、リチャージ動作を行う。
【０１１２】
図１８は、第２の実施形態に係る受光装置の一例の構成を、画素アレイ部１００に注目して、概略的に示す図である。第２の実施形態では、図１８の上段に示されるように、複製元回路１１００ａにより、画素アレイ部１００に含まれる各画素１０ｂがリチャージ電流Ｉｄとして用いる基準電流Ｉｒｅｆを生成し、基準電流Ｉｒｅｆにより決定される基準電圧Ｖｒｅｆが出力される。この基準電圧Ｖｒｅｆは、画素アレイ部１００に含まれる各画素１０ｂに供給され、保持される。各画素１０ｂでは、リチャージ動作時に、この保持した基準電圧Ｖｒｅｆに基づく電流Ｉｒｅｆ’をリチャージ電流Ｉｄとして用いる。
【０１１３】
図１８の下段は、第２の実施形態に係る各画素１０ｂの一例の回路構成を示している。なお、複製元回路１１００ａは、図１３を用いて説明した複製元回路１１００ａの構成と同一であるので、ここでの説明を省略する。また、図１８の下段では、画素アレイ部１００の１行に注目し、当該１行の左端の画素１０ｂを画素１０ｂ1とし、右端の画素１０ｂを画素１０ｂnとして示している。
【０１１４】
画素１０ｂ1は、ＳＰＡＤである受光素子１０００1と、インバータ１００２1と、ＰチャネルのＭＯＳＦＥＴであるトランジスタ１００１1と、を含む。さらに、画素１０ｂ1は、第２の実施形態に係るサンプル・ホールド機能を実現するためのスイッチＳＷ1と、キャパシタＣ1と、を含む。
【０１１５】
画素１０ｂ1において、スイッチＳＷ1の一端が複製元回路１１００ａにおけるトランジスタ１０１０のゲートに接続され、他端がキャパシタＣ1の一端およびトランジスタ１００１1のゲートに接続される。キャパシタＣ1の他端が、トランジスタ１００１1のソースに接続される。また、トランジスタ１００１1のソースは、電源電圧Ｖｄｄにも接続される。トランジスタ１００１1のドレインが受光素子１０００1のカソードに接続され、受光素子１０００1のアノードが電圧（−Ｖｂｄ）に接続される。受光素子１０００1のカソード電圧Ｖｃ1が、インバータ１００２1に入力される。
【０１１６】
このような画素１０ｂ1の構成において、スイッチＳＷ1のオン、オフのタイミングを、受光素子１０００1の動作に応じて制御する。スイッチＳＷ1がオンの状態で、キャパシタＣ1が基準電圧Ｖｒｅｆにより充電される。また、スイッチＳＷ1がオフの状態で、キャパシタＣ1の両端の電圧Ｖｒｅｆ’により決定される電流Ｉｒｅｆ’をリチャージ電流Ｉｄとして用いて、受光素子１０００1のカソードの充電を行う。
【０１１７】
ここで、スイッチＳＷ1がオフの状態では、トランジスタ１００１1のゲートがフローティング状態となり、トランジスタ１００１1のゲート−ソース間の電圧（以降、電圧ＶGSとする）は、キャパシタＣ1の両端の電圧と一致する。したがって、トランジスタ１００１1の電圧ＶGSは、電源電圧Ｖｄｄの変動に対して一定値を保つことができ、電圧ＶGSにより決定される電流Ｉｒｅｆ’も、一定値となる。
【０１１８】
画素１０ｂnも同様であって、ＳＰＡＤである受光素子１０００nと、受光素子１０００nのカソード電圧Ｖｃnが入力されるインバータ１００２nと、ＰチャネルのＭＯＳＦＥＴであるトランジスタ１００１nと、サンプル・ホールド機能を実現するためのスイッチＳＷnおよびキャパシタＣnと、を含む。画素１０ｂnでの動作は、上述した画素１０ｂ1での動作と同様であるので、ここでの説明を省略する。
【０１１９】
第２の実施形態では、このように、各画素１０ｂ1、…、１０ｂnそれぞれにおいて基準電圧Ｖｒｅｆを保持し、この保持された基準電圧Ｖｒｅｆに基づきリチャージ電流Ｉｄを生成する。またこのとき、各画素１０ｂ1、…、１０ｂnに含まれる各受光素子１０００1、…、１０００nに対する電流源となる各トランジスタ１００１1、…、１００１nのゲートがフローティング状態とされる。そのため、図１２を用いて説明した、電源電圧Ｖｄｄの供給位置から遠い画素１０ｎにおける、電源電圧Ｖｄｄからの距離に応じた電圧降下ΔＶdropに起因するトランジスタ１００１nのゲート−ソース間の電圧ＶGSの変動を抑制可能であり、これにより、画素アレイ部１００の受光面内における特性の均一性を向上でき、画素アレイ部１００として、より効率的に光子の検出が可能となる。
【０１２０】
図１９は、第２の実施形態に係る構成のより具体的な回路構成の例を示す図である。図１９に示す構成は、上述した図１８の下段の図に対応するもので、図１８の下段の図におけるスイッチＳＷ1およびキャパシタＣ1、ならびに、スイッチＳＷnおよびキャパシタＣnの部分の構成をより具体的に示している。なお、図１９において、複製元回路１１００ａは、図１３を用いて説明した複製元回路１１００ａの構成と同一であるので、ここでの説明を省略する。また、図１９では、画素アレイ部１００の１行に注目し、当該１行の左端の画素を画素１０ｃ1とし、右端の画素を画素１０ｃnとして示している。
【０１２１】
画素１０ｃ1に注目すると、画素１０ｃ1は、図１８の下段の図と同様に、受光素子１０００1、トランジスタ１００１1およびインバータ１００２1を含む。画素１０ｃ1は、さらに、それぞれＰチャネルのＭＯＳＦＥＴであるトランジスタ１０５０1および１０５２1と、キャパシタ１０５１1と、を含む。
【０１２２】
トランジスタ１０５０1は、ソースが複製元回路１１００ａにおけるトランジスタ１０１０のゲートに接続され、ドレインがトランジスタ１００１1のゲートに接続される。トランジスタ１０５０1のゲートには、制御信号ＸＳＷが入力される。トランジスタ１００１1および複製元回路１１００ａのトランジスタ１０１０は、トランジスタ１０５０1が制御信号ＸＳＷによりオン状態とされている場合に、トランジスタ１０５０1を介してカレントミラー回路を形成する。
【０１２３】
また、トランジスタ１００１1のドレインがトランジスタ１０５２1のソースに接続され、トランジスタ１０５２1のドレインが受光素子１０００1のカソードに接続される。トランジスタ１０５２1のドレインと、受光素子１０００1のカソードとの接続点が、インバータ１００２1の入力端に接続される。トランジスタ１０５２1のゲートには、制御信号ＸＥＮ＿ＳＰＡＤが入力される。
【０１２４】
トランジスタ１０５０1のドレインと、トランジスタ１００１1のゲートと、の接続点に、キャパシタ１０５１1の一端が接続される。キャパシタ１０５１1の他端は、電源電圧Ｖｄｄに接続される。
【０１２５】
なお、信号ＸＳＷおよびＸＥＮ＿ＳＰＡＤは、例えば、全体制御部１０３の指示に従い、画素制御部１０２により生成され、画素アレイ部１００に供給される。画素アレイ部１００に供給された各信号ＸＳＷおよびＸＥＮ＿ＳＰＡＤは、画素アレイ部１００に含まれる各画素１０ｃ1、…、１０ｃnに供給される。
【０１２６】
図２０は、図１９に示す、第２の実施形態に係る構成における動作波形の例を示す図である。図２０において、上から、信号ＸＥＮ＿ＳＰＡＤ、信号ＸＳＷ、電源電圧Ｖｄｄ、キャパシタ１０５１1の一端の電圧Ｖｒｅｆ’、をそれぞれ示す。また、トランジスタ１０５２1は、制御信号ＸＥＮ＿ＳＰＡＤハイ状態でオフ、ロー状態でオンとなる。トランジスタ１０５０1は、制御信号ＸＳＷがハイ状態でオフ、ロー状態でオンとなる。
【０１２７】
図２０において、初期状態において、制御信号ＸＥＮ＿ＳＰＡＤがハイ状態とされてトランジスタ１００１1と受光素子１０００1とが非接続状態とされ、制御信号ＸＳＷがロー状態とされてキャパシタ１０５１1が基準電圧Ｖｒｅｆにより充電される。その後、画素制御部１０２は、制御信号ＸＳＷをロー状態からハイ状態に移行させる。これにより、キャパシタ１０５１1と基準電圧Ｖｒｅｆとが非接続状態とされ、キャパシタ１０５１1において、基準電圧Ｖｒｅｆが保持される。
【０１２８】
時間ｔ100において、画素制御部１０２は、制御信号ＸＥＮ＿ＳＰＡＤをハイ状態からロー状態に移行させ、トランジスタ１０５２1をオン状態とする。トランジスタ１０５０1は、オフ状態が維持される。これにより、トランジスタ１００１1のゲートがフローティング状態とされる。トランジスタ１００１1のゲートの電位は、キャパシタ１０５１1に保持される基準電圧Ｖｒｅｆに基づく電圧Ｖｒｅｆ’となる。時間ｔ100において、受光素子１０００1のカソードに電源電圧Ｖｄｄが供給され、受光素子１０００1は、光子の受光に応じたアバランシェ増倍の開始可能な状態となる。
【０１２９】
ここで、受光素子１０００1に光子が受光され、アバランシェ増倍が開始され、カソードからアノードに向けて大電流が流れ、カソードの電位が低下する。カソードの電位が電圧（−Ｖｂｄ）まで低下したところで、アバランシェ増倍が停止する。受光素子１０００1は、キャパシタ１０５１1からトランジスタ１００１1のゲートに供給される電圧Ｖｒｅｆ’に応じた電流Ｉｒｅｆ’が、トランジスタ１００１1および１０５２1を介して流れる。受光素子１０００1において、この電流Ｉｒｅｆ’をリチャージ電流Ｉｄとして用いて、リチャージ動作が行われる。
【０１３０】
ここで、電源電圧Ｖｄｄは、受光素子１０００1の動作の影響により変動する。また、電源電圧Ｖｄｄは、画素１０ｃ1、…、１０ｃnの画素アレイ部１００内の位置に応じて変わる。例えば、電源電圧Ｖｄｄは、画素アレイ部１００内の位置に応じて電圧降下ΔＶdropが発生する。
【０１３１】
制御信号ＸＥＮ＿ＳＰＡＤがロー状態とされ受光素子１０００1が動作中（時間ｔ100〜ｔ101、期間ＳＰＡＤ  ＯＮ）は、制御信号ＸＳＷがハイ状態とされてトランジスタ１０５０1がオフとされ、トランジスタ１００１1のゲートがフローティング状態とされる。そのため、トランジスタ１００１1のゲートに供給される電圧Ｖｒｅｆ’が、電源電圧Ｖｄｄの変動に応じて変動し、トランジスタ１００１1の電圧ＶGSは、キャパシタ１０５１1の両端の電圧と等しくなる。
【０１３２】
したがって、トランジスタ１００１1のソース−ドレイン間には、電圧ＶGSに従い、一定電流である電流Ｉｒｅｆ’が流れる。この電流Ｉｒｅｆ’をリチャージ電流Ｉｄとして用いてリチャージ動作を行うことで、画素１０ｃ1、…、１０ｃnにおけるリチャージ電流Ｉｄの制御が容易となる。またこれにより、画素１０ｃ1において、より効率的に光子の検出が可能となる。
【０１３３】
画素制御部１０２は、受光素子１０００1のリチャージ動作が終了するタイミングで、制御信号ＸＥＮ＿ＳＰＡＤをロー状態からハイ状態に移行させる（時間ｔ101）。これにより、受光素子１０００1が電源電圧Ｖｄｄから切り離されるため、受光素子１０００1の動作が停止される。受光素子１０００1の動作が停止されると、電源電圧Ｖｄｄが徐々に上昇し、元の値に戻る。電圧Ｖｒｅｆ’も、電源電圧Ｖｄｄの上昇に伴い上昇する。ここで、キャパシタ１０５１1に蓄積される電荷がリークなどにより減少するため、電圧Ｖｒｅｆ’の上昇幅は、電源電圧Ｖｄｄの上昇幅よりは小さくなる。
【０１３４】
画素制御部１０２は、時間ｔ101の後、時間ｔ102において、制御信号ＸＳＷをハイ状態からロー状態に移行させる。制御信号ＸＥＮ＿ＳＰＡＤは、ハイ状態が維持される。これにより、キャパシタ１０５１1において基準電圧Ｖｒｅｆによる充電が行われ、電圧Ｖｒｅｆ’が基準電圧Ｖｒｅｆの電圧まで戻る（期間ＣＨＡＲＧＥ）。
【０１３５】
画素制御部１０２は、例えばキャパシタ１０５１1の充電が完了するタイミングで制御信号ＸＳＷをロー状態からハイ状態に移行させる（時間ｔ103）。これにより、キャパシタ１０５１1が基準電圧Ｖｒｅｆから切り離されると共に、トランジスタ１００１1のゲートがフローティング状態となる。
【０１３６】
画素制御部１０２は、時間ｔ103から所定時間後の時間ｔ104において、制御信号ＸＥＮ＿ＳＰＡＤをハイ状態からロー状態に移行させる。時間ｔ104以降の動作は、上述した時間ｔ100からの動作と同様である。画素制御部１０２は、画素アレイ部１００に含まれる各画素１０ｃ1、…、１０ｃnに対し、上述の時間ｔ100から時間ｔ104までの動作を繰り返し実行するように、制御信号ＸＳＷおよびＸＥＮ＿ＳＰＡＤを制御する。
【０１３７】
なお、画素１０ｃnの構成は、画素１０ｃ1と同様である。すなわち、画素１０ｃnは、受光素子１０００nと、トランジスタ１００１nと、受光素子１０００nのカソード電圧Ｖｃnが入力されるインバータ１００２ｎと、を含む。画素１０ｃnは、さらに、それぞれＰチャネルのＭＯＳＦＥＴであるトランジスタ１０５０1および１０５２1と、キャパシタ１０５１1と、を含む。画素１０ｃnの接続および動作は、上述した画素１０ｃ1と同様であるので、ここでの説明を省略する。
【０１３８】
（第２の実施形態の第１の変形例）
次に、第２の実施形態の第１の変形例について説明する。第２の実施形態の第１の変形例は、上述した図１９の構成に対し、カレントミラーによる複製先回路を構成する例えばトランジスタ１００１1に対して直列に接続されるトランジスタ１０５２1を用いないようにした例である。
【０１３９】
図２１は、第２の実施形態の第１の変形例に係る回路構成の例を示す図である。なお、図２１において、複製元回路１１００ａは、図１３を用いて説明した複製元回路１１００ａの構成と同一であるので、ここでの説明を省略する。また、図２１では、画素アレイ部１００の１行に注目し、当該１行の左端の画素を画素１０ｄ1とし、右端の画素を画素１０ｄnとして示している。
【０１４０】
画素１０ｄ1に注目すると、画素１０ｄ1は、図１９を用いて説明した画素１０ｃ1と比較して、トランジスタ１０５２1が省略されていると共に、それぞれＰチャネルのＭＯＳＦＥＴであるトランジスタ１０６０1および１０６１1が追加されている。
【０１４１】
図２１において、トランジスタ１０５０1とキャパシタ１０５１1との接続点に、トランジスタ１０６０1のソースが接続され、トランジスタ１００１1のゲートに、トランジスタ１０６０1のドレインが接続される。また、トランジスタ１０６０1のゲートには、制御信号ＸＥＮ＿ＳＰＡＤが供給される。すなわち、トランジスタ１００１1のゲートは、制御信号ＸＥＮ＿ＳＰＡＤによりオン、オフが制御されるトランジスタ１０６０1を介して、キャパシタ１０５１1の一端に接続される。
【０１４２】
トランジスタ１０６１1は、ソースがトランジスタ１００１1のゲートに接続され、ドレインが基準電圧Ｖｒｅｆに接続される。また、トランジスタ１０６１1のゲートには、制御信号ＥＮ＿ＳＰＡＤが供給される。制御信号ＥＮ＿ＳＰＡＤは、例えば、全体制御部１０３の指示に従い画素制御部１０２により生成され、トランジスタ１０６１1のゲートに供給される。
【０１４３】
図２２は、図２１に示す、第２の実施形態の第１の変形例に係る構成における動作波形の例を示す図である。なお、図２２の各部の意味は、上述した図２０と共通であるので、ここでの説明を省略する。
【０１４４】
図２２において、制御信号ＸＥＮ＿ＳＰＡＤおよびＸＳＷの制御は、上述した図２０と同様である。図２２の場合、制御信号ＸＥＮ＿ＳＰＡＤに応じてトランジスタ１００１１に対する電圧Ｖｒｅｆ’の供給を制御することで、受光素子１０００１の動作を制御している。
【０１４５】
より具体的には、画素制御部１０２は、時間ｔ110〜ｔ111の期間において制御信号ＸＥＮ＿ＳＰＡＤをロー状態とし、トランジスタ１０６０1をオンとする。トランジスタ１００１1のゲートがフローティング状態とされ、ゲートの電圧がキャパシタ１０５１1に保持される基準電圧Ｖｒｅｆに基づく電圧Ｖｒｅｆ’となる。これにより、時間ｔ110〜ｔ111の期間において、受光素子１０００1のカソードに電源電圧Ｖｄｄが供給され、トランジスタ１００１1および１０５２1を介して、電圧Ｖｒｅｆ’に応じた電流Ｉｒｅｆ’が流れる。受光素子１０００1は、光子の受光に応じたアバランシェ増倍の開始可能な状態となる。
【０１４６】
画素制御部１０２は、制御信号ＥＮ＿ＳＰＡＤを、制御信号ＸＥＮ＿ＳＰＡＤに対して排他的な状態に制御する。画素制御部１０２は、制御信号ＥＮ＿ＳＰＡＤを、時間ｔ110でロー状態からハイ状態に移行させ、トランジスタ１００１1のゲートと基準電圧Ｖｒｅｆとを非接続状態とする。
【０１４７】
画素制御部１０２は、時間ｔ111で、制御信号ＸＥＮ＿ＳＰＡＤをロー状態からハイ状態に移行させ、キャパシタ１０５１1の一端とトランジスタ１００１1のゲートとを非接続状態とする。また、画素制御部１０２は、時間ｔ111で、制御信号ＥＮ＿ＳＰＡＤをハイ状態からロー状態に移行させ、トランジスタ１００１1のゲートを基準電圧Ｖｒｅｆに接続する。これにより、受光素子１０００1のカソード電圧Ｖｃ1が低下し、受光素子１０００１のアバランシェ増倍の開始可能な状態が解除される。
【０１４８】
なお、時間ｔ111では、制御信号ＸＳＷおよびＸＥＮ＿ＳＰＡＤが共にハイ状態となり、トランジスタ１０５０1および１０６０1がそれぞれオフとなるため、キャパシタ１０５１1が回路から切り離される。そのため、キャパシタ１０５１1の電圧は、時間ｔ111の直前の値から変化しない。
【０１４９】
画素制御部１０２は、時間ｔ112で制御信号ＸＳＷをハイ状態からロー状態に移行させ、トランジスタ１０５０1をオンとする。これにより、キャパシタ１０５１1が基準電圧Ｖｒｅｆに接続され、キャパシタ１０５１1の基準電圧Ｖｒｅｆによる充電が開始される。キャパシタ１０５１1に対する基準電圧Ｖｒｅｆによる充電は、画素制御部１０２により時間ｔ113で制御信号ＸＳＷがハイ状態とされるまで、持続される。
【０１５０】
画素制御部１０２は、時間ｔ113から所定時間後の時間ｔ114において、制御信号ＸＥＮ＿ＳＰＡＤをハイ状態からロー状態に移行させると共に、制御信号ＥＮ＿ＳＰＡＤをロー状態からハイ状態に移行させる。時間ｔ114以降の動作は、上述した時間ｔ110からの動作と同様である。画素制御部１０２は、画素アレイ部１００に含まれる各画素１０ｄ1、…、１０ｄnに対し、上述の時間ｔ110から時間ｔ114までの動作を繰り返し実行するように、制御信号ＸＳＷ、ＸＥＮ＿ＳＰＡＤおよびＥＮ＿ＳＰＡＤを制御する。
【０１５１】
この第２の実施形態の第１の変形例では、例えば画素１０ｄ1において、例えば図１９のと共にトランジスタ１０５２1のような、トランジスタ１００１1に直列に接続されるトランジスタが無い。そのため、各画素１０ｄ1、…、１０ｄnを低電圧で動作させるような場合に、図１９を用いて説明した構成に対して有利である。
【０１５２】
なお、画素１０ｄnの構成は、画素１０ｄ1と同様である。すなわち、画素１０ｄnは、図１９を用いて説明した画素１０ｃnと比較して、トランジスタ１０５２nが省略されていると共に、それぞれＰチャネルのＭＯＳＦＥＴであるトランジスタ１０６０nおよび１０６１nが追加されている。画素１０ｄnの接続および動作は、上述した画素１０ｄ1と同様であるので、ここでの説明を省略する。
【０１５３】
（第２の実施形態の第２の変形例）
次に、第２の実施形態の第２の変形例について説明する。図２３は、第２の実施形態の第２の変形例に係る回路構成の例を示す図である。図２３において、複製元回路１１００ａ、および、各画素１０ｃ1、…、１０ｃnは、図１９を用いて説明した複製元回路１１００ａ、および、各画素１０ｃ1、…、１０ｃnと同一であるので、ここでの説明を省略する。
【０１５４】
図２３に示されるように、第２の実施形態の第２の変形例は、上述した第２の実施形態の構成に対して、複製元回路１１００ａと、各画素１０ｃ1、…、１０ｃnとの間にバッファアンプ１０８０を設けている。複製元回路１１００ａから出力された基準電圧Ｖｒｅｆは、バッファアンプ１０８０を介して各画素１０ｃ1、…、１０ｃnに供給される。上述の図２０を参照して、時間ｔ102〜ｔ103の期間ＣＨＡＲＧＥにおいて各画素１０ｃ1、…、１０ｃnにおける各キャパシタ１０５１1、…、１０５１nに対する充電は、このバッファアンプ１０８０から出力された基準電圧Ｖｒｅｆにより行われることになる。
【０１５５】
例えば、上述した図１９の構成では、各キャパシタ１０５１1、…、１０５１nに対する充電を、複製元回路１１００ａから出力された基準電圧Ｖｒｅｆを直接的に用いて行っていた。そのため、例えば画素１０ｃ1、…、１０ｃnの数が多い場合などに、各キャパシタ１０５１1、…、１０５１nに供給される電流が少なくなってしまい、各キャパシタ１０５１1、…、１０５１nの充電に要する時間が長くなってしまうおそれがあった。
【０１５６】
第２の実施形態の第２の変形例では、各キャパシタ１０５１1、…、１０５１nの充電を、バッファアンプ１０８０から出力される基準電圧Ｖｒｅｆにより行う。そのため、バッファアンプ１０８０により各キャパシタ１０５１1、…、１０５１nの充電を駆動することができ、各キャパシタ１０５１1、…、１０５１nの充電時間を短縮することが可能である。
【０１５７】
なお、このバッファアンプ１０８０を複製元回路１１００ａと、複製先回路であるトランジスタ１００１1との間に設けた構成は、上述した第１の実施形態にかかる構成にも適用可能である。例えば、上述の図１３の下段の図において、複製元回路１１００ａと、トランジスタ１００１1との間に、当該バッファアンプ１０８０を挿入する構成が考えられる。
【０１５８】
（第２の実施形態の第３の変形例）
次に、第２の実施形態の第３の変形例について説明する。第２の実施形態の第３の変形例は、カレントミラー回路をカスコード接続（縦続接続）して、複製元回路を構成する例である。
【０１５９】
図２４は、第２の実施形態の第３の変形例に係る一例の回路構成を示す図である。図２４に示される構成は、複製元回路１１００ｃと、動作制御回路１１０２と、各画素１０ｅ1、…、１０ｅnと、を含む。
【０１６０】
複製元回路１１００ｃは、縦続接続された２つのトランジスタ１０１０および１０７０と、電流源１０１１と、を含む。トランジスタ１０１０は、ソースが電源電圧Ｖｄｄに接続され、ゲートとドレインとが接続されると共に、ドレインがトランジスタ１０７０のソースに接続される。トランジスタ１０７０は、ゲートとドレインが接続されると共に、ドレインが電流源１０１１の一端に接続される。電流源１０１１の他端は、電源電圧ＶＳＳに接続される。電流源１０１１は、例えばＢＧＲ回路などの、基準電圧生成回路を用いて構成することができる。トランジスタ１０１０のゲート電圧を基準電圧Ｖｒｅｆとする。トランジスタ１０１０および１０７０は、それぞれ、ソースからドレインの方向に、基準電圧Ｖｒｅｆに応じた基準電流Ｉｒｅｆが流れる。
【０１６１】
画素１０ｅ1は、受光素子１０００1と、インバータ１００２1と、それぞれＰチャネルのＭＯＳＦＥＴであるトランジスタ１００１1、１０５０1、１０７３1と、キャパシタ１０５１1と、を含む。
【０１６２】
各トランジスタ１００１1、１０５０1および１０７３1は、例えば図１９を用いて説明した各トランジスタ１００１1、１０５０1および１０５２1に対応する。トランジスタ１０５０1のソースがトランジスタ１０１０のゲートに接続され、基準電圧Ｖｒｅｆが供給される。トランジスタ１０５０1のゲートに制御信号ＸＳＷが入力され、ドレインがキャパシタ１０５１1の一端に接続されると共に、トランジスタ１００１1のゲートに接続される。トランジスタ１００１1のソースは、電源電圧Ｖｄｄに接続される共に、キャパシタ１０５１1の他端に接続される。
【０１６３】
トランジスタ１００１1のドレインは、トランジスタ１０７３1のソースに接続される。トランジスタ１０７３1のドレインは、受光素子１０００1のカソードに接続され、受光素子１０００1のアノードが電圧（−Ｖｂｄ）に接続される。トランジスタ１０７３1のゲートは、動作制御回路１１０２を介して、複製元回路１１００ｃのトランジスタ１０７０のゲートに接続される。
【０１６４】
受光素子１０００1のカソード電圧Ｖｃ1は、インバータ１００２1に入力される。
【０１６５】
動作制御回路１１０２は、それぞれＰチャネルのＭＯＳＦＥＴによるトランジスタ１０７２1および１０７４1を含む。トランジスタ１０７４1は、ドレインが複製元回路１１００ｃにおけるトランジスタ１０７０のゲートに接続され、ソースがトランジスタ１０７３1のゲートに接続される。トランジスタ１０７４1のゲートには、制御信号ＸＥＮ＿ＳＰＡＤが入力される。トランジスタ１０７２1のソースが、トランジスタ１０７４1のソースとトランジスタ１０７３1のゲートとの接続点に接続される。トランジスタ１０７２1のソースは、電源電圧Ｖｄｄに接続される。トランジスタ１０７２1のゲートに対して、制御信号ＥＮ＿ＳＰＡＤが入力される。
【０１６６】
画素１０ｅ1において、制御信号ＸＳＷに応じてトランジスタ１０５０1がオンとされている場合、トランジスタ１００１1と、複製元回路１１００ｃのトランジスタ１０１０と、により、当該トランジスタ１０１０を複製元とし、トランジスタ１０５０1を複製先とするカレントミラー回路が形成される。また、画素１０ｅ1において、制御信号ＸＥＮ＿ＳＰＡＤに応じてトランジスタ１０７４1がオンとされ、且つ、制御信号ＥＮ＿ＳＰＡＤに応じてトランジスタ１０７２1がオフとされている場合、トランジスタ１０７３1と、複製元回路１１００ｃのトランジスタ１０７０と、により、当該トランジスタ１０７０を複製元とし、トランジスタ１０７３1を複製先とするカレントミラー回路が形成される。
【０１６７】
制御信号ＸＳＷ、ＸＥＮ＿ＳＰＡＤおよびＥＮ＿ＳＰＡＤは、それぞれ、例えば全体制御部１０３の指示に従い画素制御部１０２により生成される。各制御信号ＸＳＷ、ＸＥＮ＿ＳＰＡＤおよびＥＮ＿ＳＰＡＤのハイ状態およびロー状態の制御は、図２２を用いて説明した、第２の実施形態の第１の変形例による制御と同様であるので、ここでの説明を省略する。
【０１６８】
この第２の実施形態の第３の変形例による構成の効果を、図２１および図２２を用いて説明した第２の実施形態の第１の変形例による構成と比較して説明する。図２１の構成では、制御信号ＸＥＮ＿ＳＰＡＤがロー状態とされる時間ｔ110〜ｔ111の期間（図２２参照）は、受光素子１０００1が動作し、キャパシタ１０５１1の電圧Ｖｒｅｆ’に応じたリチャージ電流Ｉｄが受光素子１０００1に供給される。このとき、受光素子１０００1は、光子の受光に応じてアバランシェ増倍が開始され、それに伴いカソード電圧Ｖｃ1が大きく変動する。このカソード電圧Ｖｃ1の変動は、キャパシタ１０５１1により供給される電圧Ｖｒｅｆ’に影響を与えるおそれがある。
【０１６９】
これに対して、図２４に示される第２の実施形態の第３の変形例の構成では、受光素子１０００1のカソードと、キャパシタ１０５１1により電圧Ｖｒｅｆ’が供給されるトランジスタ１００１1のドレインとの間に、トランジスタ１０７３1が介在している。このトランジスタ１０７３1の介在により、カソード電圧Ｖｃ1の電圧Ｖｒｅｆ’への影響が緩和される。これにより、リチャージ電流Ｉｄの制御が容易となり、デッドタイムを適切な値に設定することが容易となる。
【０１７０】
なお、画素１０ｅnは、上述した画素１０ｅ１の受光素子１０００1、インバータ１００２1、トランジスタ１００１1、１０５０1、１０７３1およびキャパシタ１０５１1と、それぞれ対応する、受光素子１０００n、インバータ１００２n、トランジスタ１００１n、１０５０n、１０７３nおよびキャパシタ１０５１nを含む。これら画素１０ｅnの各部の接続は、画素１０ｅ1の対応する各部の接続と同様であるので、ここでの説明を省略する。
【０１７１】
（第２の実施形態の第４の変形例）
次に、第２の実施形態の第４の変形例について説明する。第２の実施形態の第４の変形例は、受光素子１０００であるＳＰＡＤのアノード側から信号を取り出す場合の例である。
【０１７２】
図２５は、第２の実施形態の第４の変形例に係る一例の回路構成を示す図である。図２５に示す回路構成は、上述した図１９の回路構成と対応する。また、複製元回路１１００ｃは、図１７を用いて説明した複製元回路１１００ｃと同一であるので、ここでの説明を省略する。
【０１７３】
複製元回路１１００ｃにおいて、トランジスタ１０１０’のゲートは、それぞれ複製先回路である画素１０ｃ1’、…、１０ｃn’に接続される。各画素１０ｃ1’、…、１０ｃn’のうち、画素１０ｃ1’を例にとって説明する。画素１０ｃ1’は、受光素子１０００1と、それぞれＮチャネルのＭＯＳＦＥＴであるトランジスタ１００１1’、１０５０1’および１０５２1’と、キャパシタ１０５１1と、インバータ１００２1と、を含む。
【０１７４】
画素１０ｃ１’において、受光素子１０００１は、カソードが、電源電圧Ｖｄｄに、ＳＰＡＤである受光素子１０００1の降伏電圧である電圧Ｖｂｄを加算した電圧（Ｖｄｄ＋Ｖｂｄ）が接続される。受光素子１０００1のアノードがトランジスタ１０５２1’のドレインに接続される。また、受光素子１０００1のアノード電圧Ｖａ1がインバータ１００２1に入力される。トランジスタ１０５２1’のゲートに制御信号ＥＮ＿ＳＰＡＤが入力される。トランジスタ１０５２1’のソースがトランジスタ１００１1’のドレインに接続される。
【０１７５】
トランジスタ１００１1’のゲートがキャパシタ１０５１1の一端に接続されると共に、トランジスタ１０５０1のソースに接続される。キャパシタ１０５１1の他端は、電源電圧Ｖｓｓに接続される。トランジスタ１０５０1’のドレインが、複製元回路１１００ｃにおけるトランジスタ１０１０’のゲートに接続される。トランジスタ１０５０１’のゲートに制御信号ＳＷが入力される。
【０１７６】
このような構成において、制御信号ＳＷおよびＥＮ＿ＳＰＡＤは、それぞれ図１９および図２０における制御信号ＸＳＷおよびＸＥＮ＿ＳＰＡＤに対応し、制御信号ＳＷおよびＥＮ＿ＳＰＡＤは、図２０の制御信号ＸＳＷおよびＸＥＮ＿ＳＰＡＤと同様に制御される。但し、図２５の例においては、これら制御信号ＸＳＷおよびＸＥＮ＿ＳＰＡＤが入力される各トランジスタ１０５０1’および１０５２1’がＮチャネルのＭＯＳＦＥＴなので、それぞれハイ状態で各トランジスタ１０５０1’および１０５２1’がオンとなり、ロー状態でオフとなる。また、図２０における電源電圧Ｖｄｄは、電源電圧（Ｖｄｄ＋Ｖｂｄ）とされて反転される。また、電圧Ｖｒｅｆ’は、反転した信号になる。
【０１７７】
この図２５の構成においても、図１９の構成と同様に、トランジスタ１０５０1’がオフ、トランジスタ１０５２1’がオンの期間（図２０、時間ｔ100〜ｔ101参照）に、キャパシタ１０５１1の電圧Ｖｒｅｆ’に基づくリチャージ電流Ｉｄにより受光素子１０００1のリチャージ動作が行われる。そして、トランジスタ１０５０1’がオン、トランジスタ１０５２1’がオフの期間（図２０、時間ｔ101〜ｔ103参照）にキャパシタ１０５１1が充電される。
【０１７８】
そのため、受光素子１０００１のリチャージ動作が行われる期間では、トランジスタ１０５０1’がオフとされ、トランジスタ１００１1’のゲートがフローティング状態とされる。そのため、トランジスタ１００１1’のゲートに供給される電圧Ｖｒｅｆ’が、電源電圧（Ｖｄｄ＋Ｖｂｄ）の変動に応じて変動し、トランジスタ１００１1’の電圧ＶGSは、キャパシタ１０５１1の両端の電圧と等しくなる。したがって、トランジスタ１００１1’のソース−ドレイン間には、電圧ＶGSに従い、一定電流である電流Ｉｒｅｆ’が流れる。
【０１７９】
したがって、受光素子１０００1であるＳＰＡＤのアノード側から信号を取り出す場合であっても、この電流Ｉｒｅｆ’をリチャージ電流Ｉｄとして用いてリチャージ動作を行うことで、画素１０ｃ1’におけるリチャージ電流Ｉｄの制御が容易となる。
【０１８０】
なお、画素１０ｃn’も、画素１０ｃ1’と同様に、受光素子１０００１と、それぞれＮチャネルのＭＯＳＦＥＴであるトランジスタ１００１1’、１０５０n’および１０５２n’と、キャパシタ１０５１nと、インバータ１００２nと、を含む。画素１０ｃｎ’における各部の接続関係は、画素１０ｃ１’の対応する各部の接続関係と同様なので、ここでの説明を省略する。
【０１８１】
（第２の実施形態の第５の変形例）
次に、第２の実施形態の第５の変形例について説明する。第２の実施形態の第５の変形例は、例えば上述したキャパシタ１０５１1、…、１０５１nに対応する、基準電圧Ｖｒｅｆを充電して保持するキャパシタを、複数の画素１０で共有する例である。
【０１８２】
図２６は、第２の実施形態の第５の変形例に係る構成の例を示す図である。図２６において、フロントエンド（Ｆ／Ｅ）回路１１１０11〜１１１０14、１１１０21〜１１１０24、…、１１１０n1〜１１１０n4は、それぞれ同様の回路であって、受光素子１０００と、インバータ１００２と、電流源としてのトランジスタ１００１と、を含む。
【０１８３】
図２６の右側に、Ｆ／Ｅ回路１１１０n2の回路図の例を示している。Ｆ／Ｅ回路１１１０n2は、受光素子１０００n2と、それぞれＰチャネルのＭＯＳＦＥＴであるトランジスタ１００１n2および１０５２n2と、インバータ１００２n2と、を含む。すなわち、Ｆ／Ｅ回路１１１０n2は、図１９を用いて説明した画素１０ｃ1における受光素子１０００1と、トランジスタ１００１1および１０５２1と、インバータ１００２1と、による回路に対応する。
【０１８４】
Ｆ／Ｅ回路１１１０n2において、上述した画素１０ｃ1と同様に、トランジスタ１００１n2のドレインがトランジスタ１０５２n2のソースに接続され、トランジスタ１０５２n2のドレインが受光素子１０００n2のカソードに接続される。受光素子１０００ｎ2のカソード電圧Ｖｃn2がインバータ１００２n2に入力される。トランジスタ１０５２n2のゲートには、制御信号ＸＥＮ＿ＳＰＡＤが入力される。
【０１８５】
ここで、Ｆ／Ｅ回路１１１０11〜１１１０14、１１１０21〜１１１０24、…、１１１０n1〜１１１０n4は、それぞれ、キャパシタ１０５１ａ1、１０５１ａ2、…、１０５１ａnを共有する。
【０１８６】
すなわち、キャパシタ１０５１ａ1、１０５１ａ2、…、１０５１ａnは、一端が電源電圧Ｖｄｄに接続される。キャパシタ１０５１ａ1の他端は、Ｆ／Ｅ回路１１１０11〜１１１０14にそれぞれ接続されると共に、スイッチ１０５０ＳＷａ1を介して基準電圧Ｖｒｅｆに接続される。キャパシタ１０５１ａ2の他端は、Ｆ／Ｅ回路１１１０21〜１１１０24にそれぞれ接続されると共に、スイッチ１０５０ＳＷａ2を介して基準電圧Ｖｒｅｆに接続される。以下同様にして、キャパシタ１０５１ａnの他端は、Ｆ／Ｅ回路１１１０n1〜１１１０N4にそれぞれ接続されると共に、スイッチ１０５０ＳＷａnを介して基準電圧Ｖｒｅｆに接続される。スイッチ１０５０ＳＷａ1、１０５０ＳＷａ2、…、１０５０ＳＷａnは、制御信号ＸＳＷにより、共通にオン、オフを制御される。
【０１８７】
例えばＦ／Ｅ回路１１１０n2において、キャパシタ１０５１ａnの他端は、トランジスタ１００１n2のゲートに接続される。ここで、スイッチ１０５０ＳＷａnを、例えば図１９の画素１０ｃ1におけるトランジスタ１０５０1と置き換えた場合について考える。この場合、Ｆ／Ｅ回路１１１０n2と、キャパシタ１０５１ａnと、スイッチ１０５０ＳＷａnと、からなる回路は、当該画素１０ｃ１と同様の回路であることが分かる。
【０１８８】
すなわち、スイッチ１０５０ＳＷａnがオフ、トランジスタ１０５２n2がオンの期間（例えば図２０、時間ｔ100〜ｔ101）に、キャパシタ１０５１anの電圧Ｖｒｅｆ’に基づくリチャージ電流Ｉｄにより受光素子１０００n2のリチャージ動作が行われる。そして、スイッチ１０５０ＳＷａn’がオン、トランジスタ１０５２n2’がオフの期間（例えば図２０、時間ｔ101〜ｔ103参照）にキャパシタ１０５１anが充電される。
【０１８９】
このＦ／Ｅ回路１１１０n2における動作は、同じキャパシタ１０５１ａnを共有するＦ／Ｅ回路１１１０n1、１１１０n3および１１１０n4でも同様である。また、キャパシタ１０５１ａ1を共有するＦ／Ｅ回路１１１０11〜１１１０14のブロック、および、キャパシタ１０５１ａ2を共有するＦ／Ｅ回路１１１０21〜１１１０24のブロックでも、同様の動作となる。
【０１９０】
なお、この図２６の例においても、基準電圧Ｖｒｅｆは、上述した複製元回路１１００ａや、複製元回路１１００ｂを用いて供給することができる。また、各Ｆ／Ｅ回路１１１０11〜１１１０n4として、図２１を用いて説明した、第２の実施形態の第１の変形例による画素１０ｄ1の構成を適用することも可能である。
【０１９１】
このように、基準電圧Ｖｒｅｆを充電して保持するキャパシタを、複数の画素１０で共有することで、画素アレイ部１００における当該キャパシタの個数を少なく抑えることができ、小面積化が可能である。
【０１９２】
図２７は、第２の実施形態の第５の変形例に係る構成の別の例を示す図である。図２６の構成では、１つのキャパシタを、ブロック単位で配置された複数のＦ／Ｅ回路により共有していた。これに対して、この別の例では、画素アレイ部１００における画素１０の配列の行単位で、１つのキャパシタを共有する。
【０１９３】
図２７において、画素アレイ部１００の第１行目に配置される各Ｆ／Ｅ回路１１１０11、１１１０12、…、１１１０1pは、第１行目に配置されるキャパシタ１０５１ｂ1を共有すると共に、スイッチ１０５０ＳＷｂ1を介して基準電圧Ｖｒｅｆが供給される。画素アレイ部１００の第２行目に配置される各Ｆ／Ｅ回路１１１０21、１１１０22、…、１１１０2pは、第２行目に配置されるキャパシタ１０５１ｂ2を共有すると共に、スイッチ１０５０ＳＷｂ2を介して基準電圧Ｖｒｅｆが供給される。以下同様にして、画素アレイ部１００の第ｑ行目に配置される各Ｆ／Ｅ回路１１１０q1、１１１０q2、…、１１１０qpは、第ｑ行目に配置される１つのキャパシタ１０５１ｂqを共有すると共に、スイッチ１０５０ＳＷｂqを介して基準電圧Ｖｒｅｆが供給される。
【０１９４】
各スイッチ１０５０ＳＷｂ1、１０５０ＳＷｂ2、…、１０５０ＳＷｂqは、制御信号ＸＳＷによりオン、オフを制御される。また、基準電圧Ｖｒｅｆは、上述した複製元回路１１００ａや、複製元回路１１００ｂを用いて供給される。
【０１９５】
この第２の実施形態の第５の変形例の別の例は、電源電圧Ｖｄｄに対する電圧降下ΔＶdropが、例えば画素アレイ部１００の行方向で小さく、列方向で大きい場合に適用すると、好ましい。また、図２６で示したブロック単位で配置された複数のＦ／Ｅ回路で１つのキャパシタを共有する構成と比較して、キャパシタの個数を少なくすることが可能であり、より小面積化が可能である。
【０１９６】
また、図２７の例では、画素アレイ部１００における画素１０の配列の行単位で１つのキャパシタを共有しているが、これはこの例に限定されない。例えば、画素アレイ部１００における画素１０の配列の列単位で１つのキャパシタを共有してもよい。これは、電源電圧Ｖｄｄに対する電圧降下ΔＶdropが、例えば画素アレイ部１００の列方向で小さく、行方向で大きい場合に適用すると、好ましい。
【０１９７】
［第３の実施形態］
次に、本開示の第３の実施形態について説明する。上述した第１の実施形態およびその各変形例、ならびに、第２の実施形態およびその各変形例では、図１１Ａを用いて説明した、受光素子１０００（ＳＰＡＤ２０００）のクエンチ動作およびリチャージ動作をパッシブ動作により行っていた。これに対して、第３の実施形態では、クエンチ動作をパッシブ動作により行い、リチャージ動作をアクティブ動作により行う。
【０１９８】
アクティブ動作によるリチャージ動作は、図１０Ａ〜図１０Ｄを用いて説明した動作に近いもので、例えば、予め、ＳＰＡＤ２０００（受光素子１０００）のカソードをアバランシェ増倍を開始可能な電圧に充電しておく。ＳＰＡＤ２０００の光子受光の待機状態において、ＳＰＡＤ２０００のカソードを充電した電流経路を遮断する。ＳＰＡＤ２０００に光子が受光されてアバランシェ増倍が開始され、ＳＰＡＤ２０００の両端の電圧が低下すると、電圧の低下が検知され、また、クエンチ動作によりアバランシェ増倍が停止される。電圧の低下の検知のタイミングから所定の遅延時間の経過後に、再びＳＰＡＤ２０００のカソードを充電した電流経路を接続し、ＳＰＡＤ２０００のカソードをアバランシェ増倍を開始可能な電圧に充電する。遅延時間を適切に制御することで、デッドタイムを最適な値に設定することが可能である。
【０１９９】
図２８は、第３の実施形態に係る回路構成の例を示す図である。図２８において、画素１０ｆは、受光素子１０００と、インバータ１００２および３００１と、それぞれＰチャネルのＭＯＳＦＥＴであるトランジスタ１０９０および１０９１と、キャパシタ１０９２と、遅延回路３０００と、スイッチ３００２と、を含む。
【０２００】
受光素子１０００のアノードが電圧（−Ｖｂｄ）に接続され、カソードがトランジスタ１０９１のドレインに接続される。トランジスタ１０９１のゲートに対して、後述する制御信号ＲＳＷが入力される。トランジスタ１０９１のソースがトランジスタ１０９０のドレインに接続され、トランジスタ１０９０のソースが電源電圧Ｖｄｄに接続される。トランジスタ１０９０のゲートに対して、制御信号ＸＥＮ＿ＳＰＡＤが入力される。
【０２０１】
複製元回路１１００ａから出力された基準電圧Ｖｒｅｆは、スイッチ３００２を介してキャパシタ１０９２の一端に接続されると共に、遅延回路３０００に供給される。スイッチ３００２は、例えば制御信号ＸＳＷによりオン、オフが制御される。キャパシタ１０９２の他端は、電源電圧Ｖｄｄに接続される。
【０２０２】
インバータ１００２に対して、受光素子１０００のカソード電圧Ｖｃが入力される。インバータ１００２は、カソード電圧Ｖｃに所定以上の変化があった場合に、当該変化を反転させた出力信号Ｖｉｎｖを出力する。出力信号Ｖｉｎｖは、画素１０ｆの外部に出力されると共に、遅延回路３０００に入力される。遅延回路３０００は、入力された出力信号Ｖｉｎｖを、基準電圧Ｖｒｅｆに応じた遅延量で遅延させて出力する。遅延回路３０００の出力は、インバータ３００１により反転され、制御信号ＲＳＷとされてトランジスタ１０９１のゲートに入力される。
【０２０３】
このような構成における動作の例について説明する。先ず、スイッチ３００２をオンとして、キャパシタ１０９２を基準電圧Ｖｒｅｆにより充電する。キャパシタ１０９２の充電が完了するタイミングでスイッチ３００２をオフとする。受光素子１０００動作後の遅延回路３０００の遅延時間は、このキャパシタ１０９２に充電された基準電圧Ｖｒｅｆにより設定される。
【０２０４】
ここで、受光素子１０００のカソードは、例えば直前の光子の受光時に電圧（Ｖｄｄ＋Ｖｂｄ）で充電され、受光素子１０００がアバランシェ増倍を開始可能な状態になっているものとする。受光素子１０００が光子の受光を待機している状態では、インバータ１００２の出力信号Ｖｉｎｖがロー状態であり、これが遅延回路３０００を介してインバータ３００１に入力される。インバータ３００１は、ロー状態の出力信号Ｖｉｎｖを反転させた制御信号ＲＳＷをトランジスタ１０９１のゲートに入力する。これにより、トランジスタ１０９１がオフ状態とされる。
【０２０５】
受光素子１０００に光子が受光されると、受光素子１０００の両端の電圧が低下し、アバランシェ増倍が停止されると共に、インバータ１００２の出力信号Ｖｉｎｖがロー状態からハイ状態に移行する。出力信号Ｖｉｎｖは、遅延回路３０００により所定時間遅延され、インバータ３００１で反転されて、ロー状態の制御信号ＲＳＷとしてトランジスタ１０９１のゲートに入力される。これにより、トランジスタ１０９１がオン状態とされて受光素子１０００のカソードに対して電源電圧Ｖｄｄが供給され、当該カソードが電圧（Ｖｄｄ＋Ｖｂｄ）により充電される。
【０２０６】
このように、リチャージ動作をアクティブ動作により行うと、遅延回路３０００における遅延量に応じてリチャージ時間を制御できる。
【０２０７】
図２８の右側に、第３の実施形態に適用可能な遅延回路３０００の一例の回路構成を示している。図２８に例示される、遅延回路３０００は、ＮチャネルのＭＯＳＦＥＴとＰチャネルのＭＯＳＦＥＴとを並列に接続したインバータ回路を複数含み、各インバータが直列接続された構成とされている。図２８の例では、遅延回路３０００は、インバータを構成するための、それぞれＰチャネルのＭＯＳＦＥＴであるトランジスタ３１００1、３１００2、３１００3および３１００4と、それぞれＮチャネルのＭＯＳＦＥＴであるトランジスタ３１０１1、３１０１2、３１０１3および３１０１4と、を含む。
【０２０８】
トランジスタ３００１1および３１０１1が第１段目のインバータ、トランジスタ３００１2および３１０１2が第２段目のインバータ、トランジスタ３００１3および３１０１3が第３段目のインバータ、トランジスタ３００１4および３１０１4が第４段目のインバータ、をそれぞれ構成する。これら第１段目〜第４段目の各インバータが直列接続され、第１段目のインバータに、インバータ１００２から出力された出力信号Ｖｉｎｖが入力され、第４段目のインバータから、出力信号Ｖｉｎｖが所定時間遅延されて出力される。
【０２０９】
ここで、図２８の例において、各インバータにおけるトランジスタ３１０１1〜３１０１4のソースが例えば接地電圧に接続される。また、各インバータにおけるトランジスタ３１００１〜３１００４のうち、トランジスタ３００１1および３１００3のソースが直接的に電源電圧Ｖｄｄに接続される。一方、トランジスタ３１００2および３１００4は、ソースがそれぞれトランジスタ３１０２1および３１０２2を介して電源電圧Ｖｄｄに接続される。
【０２１０】
トランジスタ３１０２1および３１０２2は、ゲートに基準電圧Ｖｒｅｆが入力される。より具体的には、トランジスタ３１０２1および３１０２2のゲートは、スイッチ３００２を介して、複製元回路１１００ａのトランジスタ１０１０（図１３下段参照）のゲートに接続される。すなわち、トランジスタ３１０２1および３１０２2、それぞれ、トランジスタ１０１０を複製元とするカレントミラー回路の複製先とされている。
【０２１１】
ＮチャネルのＭＯＳＦＥＴとＰチャネルのＭＯＳＦＥＴとを並列に接続したインバータ回路は、各トランジスタのソース−ドレイン間に流れる電流量により遅延時間が変わる。すなわち、当該電流量が多ければ、遅延時間が短くなり、電流量が少なければ遅延時間が長くなる。したがって、基準電圧Ｖｒｅｆに応じて複製元回路１１００ａから複製された電流に基づき遅延回路３０００の遅延時間を制御することが可能である。
【０２１２】
図２８の例では、遅延回路３０００が４つのインバータを含み、第２段目および第４段目の２つのインバータに、複製元回路１１００ａの電流の複製先としてのトランジスタ３１０２1および３１０２2が接続されているが、これは一例であって、この例に限定されない。遅延回路３０００は、４つのインバータのうち１つ、あるいは、３以上のインバータに、複製元回路１１００ａの電流の複製先としてのトランジスタを接続してもよい。また、遅延回路３０００は、５以上、あるいは、３以下のインバータを含めてもよい。
【０２１３】
このように、第３の実施形態においては、遅延回路３０００の遅延時間を制御する制御電圧として、複製元回路１１００ａにおいて基準電流Ｉｒｅｆに応じた基準電圧Ｖｒｅｆを用いている。そのため、遅延回路３０００による制御信号ＲＳＷの遅延時間を、より安定的に制御することが可能である。これにより、より効率的に光子の検出を行うことが可能となる。
【０２１４】
また、第３の実施形態においては、画素１０ｆは、複製元回路１１００ａから供給される基準電圧Ｖｒｅｆによりキャパシタ１０９２を充電し、このキャパシタ１０９２の出力に基づき遅延回路３０００の遅延時間を制御している。そのため、画素アレイ部１００に含まれる各画素１０ｆにおける、制御信号ＲＳＷの遅延時間の時間差を抑制できる。
【０２１５】
［第４の実施形態］
次に、第４の実施形態について説明する。第４の実施形態は、画素アレイ部１００において、各画素１０に対して基準電流Ｉｒｅｆを複製する複製元回路を複数設けた例である。各複製元回路は、画素アレイ部１００に含まれる複数の画素１０の行毎、列毎、あるいは、領域毎に配置される。
【０２１６】
図２９は、第４の実施形態に係る画素アレイ部１００の一例の構成を示すブロック図である。図２９において、各Ｆ／Ｅ、Ｓ／Ｈ（サンプルアンドホールド）回路１１２０10および１１２０11〜１１２０1s、１１２０20〜１１２０2(s-1)および１１２０2s、１１２０30および１１２０31〜１１２０3s、ならびに、１１２０40〜１１２０4(s-1)および１１２０4sは、それぞれ、例えば図１９を用いて説明した画素１０ｃ1に対応する構成を有する。
【０２１７】
Ｆ／Ｅ、Ｓ／Ｈ回路１１２０10を例に取って、Ｆ／Ｅ、Ｓ／Ｈ回路１１２０10について説明する。図１９を参照し、Ｆ／Ｅ、Ｓ／Ｈ回路１１２０10は、例えば受光素子１０００1と、トランジスタ１００１1および１０５２1と、インバータ１００２1と、を含むフロントエンド回路と、トランジスタ１０５０1およびキャパシタ１０５１1とを含むサンプルアンドホールド回路と、を含む。
【０２１８】
これに限らず、各Ｆ／Ｅ、Ｓ／Ｈ回路１１２０10および１１２０11〜１１２０1s、１１２０20〜１１２０2(s-1)および１１２０2s、１１２０30および１１２０31〜１１２０3s、ならびに、１１２０40〜１１２０4(s-1)および１１２０4sは、図２１を用いて説明した画素１０ｄ1に対応する構成としてもよいし、図２５を用いて説明した画素１０ｃ1’に対応する構成としてもよい。
【０２１９】
さらに、各Ｆ／Ｅ、Ｓ／Ｈ回路１１２０10および１１２０11〜１１２０1s、１１２０20〜１１２０2(s-1)および１１２０2s、１１２０30および１１２０31〜１１２０3s、ならびに、１１２０40〜１１２０4(s-1)および１１２０4sからサンプルアンドホールド回路を省略し、図１３の下段に示す画素１０ａ1に対応する構成としてもよい。
【０２２０】
図２９において、各複製元回路１１００ａ1、１１００ａ2、１１００ａ3および１１００ａ4は、それぞれ、図１３の下段に示す複製元回路１１００ａに対応する構成を有する。これに限らず、各複製元回路１１００ａ1、１１００ａ2、１１００ａ3および１１００ａ4は、それぞれ、図１５に示す複製元回路１１００ｂに対応する構成としてもよい。
【０２２１】
各Ｆ／Ｅ、Ｓ／Ｈ回路１１２０10および１１２０11〜１１２０1sは、複製元回路１１００ａ1から基準電圧Ｖｒｅｆ1が共通して供給されると共に、図示しない画素制御部１０２から制御信号ＸＳＷ1が共通して供給される。各Ｆ／Ｅ、Ｓ／Ｈ１１２０20〜１１２０2(s-1)および１１２０2sは、複製元回路１１００ａ2から基準電圧Ｖｒｅｆ2が共通して供給されると共に、図示しない画素制御部１０２から制御信号ＸＳＷ2が共通して供給される。
【０２２２】
各Ｆ／Ｅ、Ｓ／Ｈ回路１１２０30および１１２０31〜１１２０3s、ならびに、１１２０40〜１１２０4(s-1)および１１２０4sも同様であって、それぞれ、複製元回路１１００ａ3および１１００ａ4から基準電圧Ｖｒｅｆ3およびＶｒｅｆ4が供給されると共に、画素制御部１０２から制御信号ＸＳＷ3およびＸＳＷ4が供給される。
【０２２３】
このように、第４の実施形態では、画素アレイ部１００の領域毎に複製元回路１１００ａ1〜１１００ａ4を設ける。各領域内におけるカレントミラー回路による複製先の各トランジスタと、各領域の複製元回路におけるトランジスタと、の温度差や素子特性の差を抑制することができる。これにより、複製元回路１１００ａ1〜１１００ａ4により生成される基準電流Ｉｒｅｆの複製の精度が向上され、画素アレイ部１００における光子検出精度を均一化できる。これにより、より効率的に光子の検出を行うことが可能となる。
【０２２４】
［第５の実施形態］
次に、本開示の第５の実施形態について説明する。第５の実施形態は、上述した第２の実施形態に対して、基準電流Ｉｒｅｆの複製を行わないようにした例である。図３０は、第５の実施形態に係る一例の構成を概略的に示す図である。図３０は、上述した図１８と対応する図であって、図１８における複製元回路１１００ａが、単に基準電圧Ｖｒｅｆを生成する基準電圧源２１００に変更された構成となっている。画素１０ｂ1、…、１０ｂnの構成は、図１８における画素１０ｂ1、…、１０ｂnと同一であるので、ここでの説明を省略する。
【０２２５】
この図３０の構成における動作は、上述した図１８における動作と同様である。すなわち、スイッチＳＷ1がオンの状態で、キャパシタＣ1が基準電圧Ｖｒｅｆにより充電される。また、スイッチＳＷ1がオフの状態で、キャパシタＣ1の両端の電圧Ｖｒｅｆ’により決定される電流Ｉｒｅｆ’をリチャージ電流Ｉｄとして用いて、受光素子１０００1のカソードの充電を行う。スイッチＳＷ1がオフの状態では、トランジスタ１００１1のゲートがフローティング状態となり、トランジスタ１００１1の電圧ＶGSは、キャパシタＣ1の両端の電圧となる。したがって、トランジスタ１００１1の電圧ＶGSは、電源電圧Ｖｄｄの変動に対して一定値を保つことができ、電圧ＶGSにより決定される電流Ｉｒｅｆ’も、一定値となる。
【０２２６】
したがって、この第５の実施形態でも、上述の第２の実施形態と同様に、図１２を用いて説明した、電源電圧Ｖｄｄの供給位置から遠い画素１０nにおける、電源電圧Ｖｄｄからの距離に応じた電圧降下ΔＶdropに起因するトランジスタ１００１nのゲート−ソース間の電圧ＶGSの変動を抑制可能である。これにより、画素アレイ部１００の受光面内における特性の均一性を向上でき、より効率的に光子の検出を行うことが可能となる。
【０２２７】
［第６の実施形態］
次に、本開示の第６の実施形態として、本開示の第１の実施形態およびその各変形例、第２の実施形態およびその各変形例、ならびに、第３〜第５の実施形態の適用例について説明する。図３１は、第６の実施形態による、上述の第１の実施形態およびその各変形例、第２の実施形態およびその各変形例、ならびに、第３〜第５の実施形態を適用した測距装置１を使用する使用例を示す図である。
【０２２８】
上述した測距装置１は、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングする様々なケースに使用することができる。
【０２２９】
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置。
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置。
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、ＴＶや、冷蔵庫、エアーコンディショナ等の家電に供される装置。
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置。
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置。
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置。
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置。
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置。
【０２３０】
［本開示に係る技術のさらなる適用例］
（移動体への適用例）
本開示に係る技術は、さらに、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボットといった各種の移動体に搭載される装置に対して適用されてもよい。
【０２３１】
図３２は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
【０２３２】
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図３２に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、および統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、および車載ネットワークＩ／Ｆ（インタフェース）１２０５３が図示されている。
【０２３３】
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、および、車両の制動力を発生させる制動装置等の制御装置として機能する。
【０２３４】
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
【０２３５】
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。車外情報検出ユニット１２０３０は、例えば、受信した画像に対して画像処理を施し、画像処理の結果に基づき物体検出処理や距離検出処理を行う。
【０２３６】
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
【０２３７】
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
【０２３８】
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced  Driver  Assistance  System)の機能実現を目的とした協調制御を行うことができる。
【０２３９】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【０２４０】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
【０２４１】
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声および画像のうちの少なくとも一方の出力信号を送信する。図３２の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２およびインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイおよびヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
【０２４２】
図３３は、撮像部１２０３１の設置位置の例を示す図である。図３３では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４および１２１０５を有する。
【０２４３】
撮像部１２１０１、１２１０２、１２１０３、１２１０４および１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドアおよび車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１および車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１および１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
【０２４４】
なお、図３３には、撮像部１２１０１〜１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２および１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２および１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１〜１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
【０２４５】
撮像部１２１０１〜１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１〜１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
【０２４６】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１〜１２１０４から得られた距離情報を基に、撮像範囲１２１１１〜１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【０２４７】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１〜１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
【０２４８】
撮像部１２１０１〜１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１〜１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１〜１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１〜１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
【０２４９】
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１に適用され得る。具体的には、上述した本開示の第１の実施形態およびその各変形例に係る測距装置１を撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、走行する車両からの測距をより高精度に実行することが可能となる。
【０２５０】
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【０２５１】
なお、本技術は以下のような構成も取ることができる。
（１）
所定の電圧が印加された状態で入射された光子に応じて電流が流れ、リチャージ電流により該状態に戻る受光素子と、
基準電流を生成する生成部と、
前記生成部により生成された前記基準電流を複製し複製基準電流を生成する複製部と、
を備え、
前記受光素子は、
前記複製基準電流に基づく前記リチャージ電流が供給される
受光装置。
（２）
前記生成部は、
半導体材料の物性に基づく基準電圧を用いて前記基準電流を生成する
前記（１）に記載の受光装置。
（３）
前記複製部により生成された前記複製基準電流の電流値を変更する電流変更部をさらに備え、
前記受光素子は、
前記電流変更部により前記複製基準電流の電流値が変更された電流に基づく前記リチャージ電流が供給される
前記（１）または（２）に記載の受光装置。
（４）
前記生成部により生成された、前記基準電流に応じた基準電圧を保持する保持部をさらに備え、
前記複製部は、
前記保持部に保持された前記基準電圧に基づき前記複製基準電流を生成する
前記（１）乃至（３）の何れかに記載の受光装置。
（５）
前記基準電圧の前記保持部への供給を制御する第１のスイッチ部と、
前記複製部により前記保持部に保持された前記基準電圧に基づき生成された前記複製基準電流の前記受光素子への供給を制御する第２のスイッチ部と、
をさらに備える前記（４）に記載の受光装置。
（６）
前記第２のスイッチ部は、
前記複製部と前記受光素子との間に接続される
前記（５）に記載の受光装置。
（７）
前記基準電圧の前記複製部への供給を制御する第３のスイッチ部をさらに備え、
前記第２のスイッチ部は、
前記保持部と前記複製部との間に接続される
前記（５）に記載の受光装置。
（８）
前記複製部は、
縦続接続される第１の複製部および第２の複製部を含み、
前記第１の複製部は、
前記保持部に保持された前記基準電圧に基づき第１の複製基準電流を生成し、
前記第２の複製部は、
前記生成部により生成された前記基準電流を複製して第２の複製基準電流を生成し、
前記受光素子は、
前記第１の複製基準電流と前記第２の複製基準電流とに基づく前記リチャージ電流が供給される
前記（４）に記載の受光装置。
（９）
複数の前記受光素子と、該複数の前記受光素子のそれぞれに対応する複数の前記複製部と、
を備え、
前記複数の前記複製部のうち２以上の前記複製部が１の前記保持部を共有する
前記（４）乃至（８）の何れかに記載の受光装置。
（１０）
複数の前記受光素子が２次元格子状に配列され、
前記２次元格子状に配列される複数の前記受光素子のそれぞれに対応する複数の前記複製部のうち、該配列の行方向または列方向に整列する複数の前記複製部が１の前記保持部を共有する
前記（９）に記載の受光装置。
（１１）
前記複製部は、
前記基準電流が供給される複製元部と、
前記複製元部から前記基準電流に基づく基準電圧が供給され、供給された該基準電圧に基づく前記複製基準電流を生成する複製先部と、
前記複製元部と前記複製先部との間に接続されるバッファアンプと、
を含む
前記（１）乃至（１０）の何れかに記載の受光装置。
（１２）
前記複製部は、
前記基準電流が供給される複製元部と、
前記複製元部から前記基準電流に基づく基準電圧が供給され、供給された該基準電圧に基づき前記複製基準電流を生成する複製先部と、
を含み、
複数の前記受光素子と、該複数の前記受光素子それぞれに対応する複数の前記複製先部と、の組の複数で、１の前記複製元部を共有する
前記（１）乃至（１１）の何れかに記載の受光装置。
（１３）
前記受光素子の出力を遅延させる遅延部と、
前記遅延部により遅延された前記出力に応じて前記複製部から前記受光素子への前記複製基準電流の供給を制御するスイッチ部と、
をさらに備える
前記（１）に記載の受光装置。
（１４）
前記複製部は、
前記基準電流が供給される複製元部と、
前記複製元部から該基準電流に基づく基準電圧が供給され、供給された該基準電圧に基づき前記複製基準電流を生成する複製先部と、
を含み、
前記遅延部は、
前記複製先部により生成された前記複製基準電流に基づき前記遅延の時間を制御する
前記（１３）に記載の受光装置。
（１５）
第１の基板と、該第１の基板に積層される第２の基板と、を含み、
前記第１の基板に前記受光素子が配置され、
前記第２の基板に、前記生成部および前記複製部が配置される
前記（１）乃至（１４）の何れかに記載の受光装置。
（１６）
第１の基板と、該第１の基板に積層される第２の基板と、を含み、
前記第１の基板に前記受光素子が配置され、
前記第２の基板に、前記生成部、前記複製部および前記保持部が配置される
前記（４）乃至（１０）の何れかに記載の受光装置。
（１７）
所定の電圧が印加された状態で入射された光子に応じて電流が流れ、リチャージ電流により該状態に戻る受光素子と、
基準電流を生成する生成部と、
前記生成部により生成された前記基準電流を複製し複製基準電流を生成する複製部と、
光源が発光した発光タイミングから、該光源から該発光タイミングで発光された光が被測定物で反射した反射光を前記受光素子が受光した受光タイミングまで、の時間を計測して計測値を取得する時間計測部と、
前記計測値のヒストグラムを生成するヒストグラム生成部と、
前記ヒストグラムに基づき前記被測定物までの距離を演算する演算部と、
を備え、
前記受光素子は、
前記複製基準電流に基づく前記リチャージ電流が供給される
測距装置。
（１８）
前記生成部は、
半導体材料の物性に基づく基準電圧を用いて前記基準電流を生成する
前記（１７）に記載の測距装置。
（１９）
前記複製部により生成された前記複製基準電流の電流値を変更する電流変更部をさらに備え、
前記受光素子は、
前記電流変更部により前記複製基準電流の電流値が変更された電流に基づく前記リチャージ電流が供給される
前記（１７）または（１８）に記載の測距装置。
（２０）
前記生成部により生成された、前記基準電流に応じた基準電圧を保持する保持部をさらに備え、
前記複製部は、
前記保持部に保持された前記基準電圧に基づき前記複製基準電流を生成する
前記（１７）乃至（１９）の何れかに記載の測距装置。
（２１）
前記基準電圧の前記保持部への供給を制御する第１のスイッチ部と、
前記複製部により前記保持部に保持された前記基準電圧に基づき生成された前記複製基準電流の前記受光素子への供給を制御する第２のスイッチ部と、
をさらに備える前記（２０）に記載の測距装置。
（２２）
前記第２のスイッチ部は、
前記複製部と前記受光素子との間に接続される
前記（２１）に記載の測距装置。
（２３）
前記基準電圧の前記複製部への供給を制御する第３のスイッチ部をさらに備え、
前記第２のスイッチ部は、
前記保持部と前記複製部との間に接続される
前記（２１）に記載の測距装置。
（２４）
前記複製部は、
縦続接続される第１の複製部および第２の複製部を含み、
前記第１の複製部は、
前記保持部に保持された前記基準電圧に基づき第１の複製基準電流を生成し、
前記第２の複製部は、
前記生成部により生成された前記基準電流を複製して第２の複製基準電流を生成し、
前記受光素子は、
前記第１の複製基準電流と前記第２の複製基準電流とに基づく前記リチャージ電流が供給される
前記（２０）に記載の測距装置。
（２５）
複数の前記受光素子と、該複数の前記受光素子のそれぞれに対応する複数の前記複製部と、
を備え、
前記複数の前記複製部のうち２以上の前記複製部が１の前記保持部を共有する
前記（２０）乃至（２４）の何れかに記載の測距装置。
（２６）
複数の前記受光素子が２次元格子状に配列され、
前記２次元格子状に配列される複数の前記受光素子のそれぞれに対応する複数の前記複製部のうち、該配列の行方向または列方向に整列する複数の前記複製部が１の前記保持部を共有する
前記（２５）に記載の測距装置。
（２７）
前記複製部は、
前記基準電流が供給される複製元部と、
前記複製元部から前記基準電流に基づく基準電圧が供給され、供給された該基準電圧に基づく前記複製基準電流を生成する複製先部と、
前記複製元部と前記複製先部との間に接続されるバッファアンプと、
を含む
前記（１７）乃至（２６）の何れかに記載の測距装置。
（２８）
前記複製部は、
前記基準電流が供給される複製元部と、
前記複製元部から前記基準電流に基づく基準電圧が供給され、供給された該基準電圧に基づき前記複製基準電流を生成する複製先部と、
を含み、
複数の前記受光素子と、該複数の前記受光素子それぞれに対応する複数の前記複製先部と、の組の複数で、１の前記複製元部を共有する
前記（１７）乃至（２７）の何れかに記載の測距装置。
（２９）
前記受光素子の出力を遅延させる遅延部と、
前記遅延部により遅延された前記出力に応じて前記複製部から前記受光素子への前記複製基準電流の供給を制御するスイッチ部と、
をさらに備える
前記（１７）に記載の測距装置。
（３０）
前記複製部は、
前記基準電流が供給される複製元部と、
前記複製元部から該基準電流に基づく基準電圧が供給され、供給された該基準電圧に基づき前記複製基準電流を生成する複製先部と、
を含み、
前記遅延部は、
前記複製先部により生成された前記複製基準電流に基づき前記遅延の時間を制御する
前記（２９）に記載の測距装置。
（３１）
第１の基板と、該第１の基板に積層される第２の基板と、を含み、
前記第１の基板に前記受光素子が配置され、
前記第２の基板に、前記生成部および前記複製部が配置される
前記（１７）乃至（３０）の何れかに記載の測距装置。
（３２）
第１の基板と、該第１の基板に積層される第２の基板と、を含み、
前記第１の基板に前記受光素子が配置され、
前記第２の基板に、前記生成部、前記複製部および前記保持部が配置される
前記（２０）乃至（２６）の何れかに記載の測距装置。
【符号の説明】
【０２５２】
１  測距装置
１０，１０ａ，１０ａ1，１０ａ1’，１０ａn，１０ａn’，１０ｂ，１０ｂ1，１０ｂn，１０ｃ1，１０ｃ1’，１０ｃn，１０ｃn’，１０ｄ1，１０ｄn，１０ｅ1，１０ｅn，１０ｆ，２０１０  画素
１００  画素アレイ部
１０２  画素制御部
１０３  全体制御部
１０００，１０００1，１０００n，１０００n2  受光素子
１０２２  ＢＧＲ回路
１０５１1，１０５１n，１０９２  キャパシタ
１０８０  バッファアンプ
１０１１，１０１１’，２００１  電流源
１１００ａ，１１００ａ1，１１００ａ2，１１００ａ3，１１００ａ4，１１００ｂ，１１００ｃ  複製元回路
２０００  ＳＰＡＤ
２００３，２００５，２００６ａ，２００６ｂ  スイッチ
２１００  基準電圧源
３０００  遅延回路
【図１】
2020112495.tif 000004
【図２】
2020112495.tif 000005
【図３】
2020112495.tif 000006
【図４】
2020112495.tif 000007
【図５】
2020112495.tif 000008
【図６】
2020112495.tif 000009
【図７】
2020112495.tif 000010
【図８】
2020112495.tif 000011
【図９】
2020112495.tif 000012
【図１０Ａ】
2020112495.tif 000013
【図１０Ｂ】
2020112495.tif 000014
【図１０Ｃ】
2020112495.tif 000015
【図１０Ｄ】
2020112495.tif 000016
【図１１Ａ】
2020112495.tif 000017
【図１１Ｂ】
2020112495.tif 000018
【図１１Ｃ】
2020112495.tif 000019
【図１２】
2020112495.tif 000020
【図１３】
2020112495.tif 000021
【図１４】
2020112495.tif 000022
【図１５】
2020112495.tif 000023
【図１６】
2020112495.tif 000024
【図１７】
2020112495.tif 000025
【図１８】
2020112495.tif 000026
【図１９】
2020112495.tif 000027
【図２０】
2020112495.tif 000028
【図２１】
2020112495.tif 000029
【図２２】
2020112495.tif 000030
【図２３】
2020112495.tif 000031
【図２４】
2020112495.tif 000032
【図２５】
2020112495.tif 000033
【図２６】
2020112495.tif 000034
【図２７】
2020112495.tif 000035
【図２８】
2020112495.tif 000036
【図２９】
2020112495.tif 000037
【図３０】
2020112495.tif 000038
【図３１】
2020112495.tif 000039
【図３２】
2020112495.tif 000040
【図３３】
2020112495.tif 000041