(57)【要約】【課題】大型化やコスト増大の抑制を図ることができる半導体装置を提供する。【解決手段】本開示の半導体装置Ａ１は、第１半導体基板１００を含む第１半導体チップ１と、第２半導体基板２００を含む第２半導体チップ２と、を備えており、第１半導体基板１００は、ｚ方向において互いに反対側を向く第１基板主面１００Ａおよび第１基板裏面１００Ｂを有し、各々が第１基板主面１００Ａ側に配置された第１領域１０１および第２領域１０２を含んでおり、第１半導体チップ１は、第１領域１０１を含んで形成された第１型構造（横型構造）の第１ＭＯＳＦＥＴ１１と、第２領域１０２を含んで形成された制御回路１２と、を含んでおり、第２半導体チップ２は、第２半導体基板２００を含んで形成された第２型構造（縦型構造）の第２ＭＯＳＦＥＴ２１を含んでおり、第１型構造と第２型構造とが異なっていることを特徴とする。【選択図】図６
2020013942.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体基板を含む第１半導体チップと、
第２半導体基板を含む第２半導体チップと、を備えており、
前記第１半導体基板は、第１方向において互いに反対側を向く第１基板主面および第１基板裏面を有し、各々が前記第１基板主面側に配置された第１領域および第２領域を含んでおり、
前記第１半導体チップは、
前記第１領域を含んで形成された第１型構造の第１ＭＯＳＦＥＴと、
前記第２領域を含んで形成された制御回路と、を含んでおり、
前記第２半導体チップは、
前記第２半導体基板を含んで形成された第２型構造の第２ＭＯＳＦＥＴを含んでおり、
前記第１型構造と前記第２型構造とが、異なっている、
ことを特徴とする半導体装置。
【請求項２】
前記第１型構造は、横型構造であり、
前記第２型構造は、縦型構造である、
請求項１に記載の半導体装置。
【請求項３】
入力電圧を入力するための入力端子と、
出力電圧を出力するための出力端子と、
グラウンド端子と、をさらに備えており、
前記第１ＭＯＳＦＥＴと前記第２ＭＯＳＦＥＴとは、前記入力端子と前記グラウンド端子との間に直列に接続されており、
前記第１ＭＯＳＦＥＴと前記第２ＭＯＳＦＥＴとの接続点は、前記出力端子に接続されており、
前記制御回路は、前記第１ＭＯＳＦＥＴのゲート電極および前記第２ＭＯＳＦＥＴのゲート電極にそれぞれ接続されている、
請求項２に記載の半導体装置。
【請求項４】
前記第１ＭＯＳＦＥＴのソース電極と前記第２ＭＯＳＦＥＴのドレイン電極とが接続され、
前記第１ＭＯＳＦＥＴのドレイン電極が、前記入力端子に接続され、
前記第２ＭＯＳＦＥＴのソース電極が、前記グラウンド端子に接続されている、
請求項３に記載の半導体装置。
【請求項５】
前記第２ＭＯＳＦＥＴのソース電極と前記第１ＭＯＳＦＥＴのドレイン電極とが接続され、
前記第２ＭＯＳＦＥＴのドレイン電極が、前記入力端子に接続され、
前記第１ＭＯＳＦＥＴのソース電極が、前記グラウンド端子に接続されている、
請求項３に記載の半導体装置。
【請求項６】
前記制御回路は、前記第１ＭＯＳＦＥＴおよび前記第２ＭＯＳＦＥＴを同期整流方式にて制御しており、
前記第２ＭＯＳＦＥＴの導通時間は、前記第１ＭＯＳＦＥＴの導通時間よりも長い、
請求項４または請求項５に記載の半導体装置。
【請求項７】
前記第１ＭＯＳＦＥＴは、前記第１領域上に、ドレイン領域およびソース領域が形成されており、
前記第１半導体チップは、前記第１基板主面上に、前記ドレイン領域に導通する第１ドレイン電極パッドおよび前記ソース領域に導通する第１ソース電極パッドが配置されている、
請求項１ないし請求項６のいずれか一項に記載の半導体装置。
【請求項８】
前記制御回路は、前記第２領域上に、能動領域が形成されており、
前記第１半導体チップは、前記第１基板主面上に、前記能動領域に導通する電極パッドが配置されている、
請求項１ないし請求項７のいずれか一項に記載の半導体装置。
【請求項９】
前記第１半導体基板は、ｐ型半導体材料からなる、
請求項１ないし請求項８のいずれか一項に記載の半導体装置。
【請求項１０】
前記第１ＭＯＳＦＥＴは、ｎチャネル型である、
請求項１ないし請求項９のいずれか一項に記載の半導体装置。
【請求項１１】
前記第２半導体チップは、前記第１基板主面と同じ方向を向く第２チップ主面、および、前記第１基板裏面と同じ方向を向く第２チップ裏面を有しており、
前記第２チップ主面に、前記第２ＭＯＳＦＥＴの第２ソース電極パッドが配置されており、
前記第２チップ裏面に、前記第２ＭＯＳＦＥＴの第２ドレイン電極パッドが配置されている、
請求項１ないし請求項１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記第２半導体基板は、ｎ型半導体材料からなる、
請求項１ないし請求項１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記第１半導体チップと前記第２半導体チップとは、前記第１方向に見て、前記第１方向に直交する第２方向に並んでいる、
請求項１ないし請求項１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記第１半導体チップが搭載された第１パッド部と、前記第２半導体チップが搭載された第２パッド部と、各々が前記第１半導体チップおよび前記第２半導体チップのいずれかに導通する複数の端子部とを含むリードフレームをさらに備えている、
請求項１ないし請求項１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記リードフレームの一部、前記第１半導体チップおよび前記第２半導体チップを覆う封止樹脂をさらに備えている、
請求項１４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置に関する。
【背景技術】
【０００２】
特許文献１には、従来の半導体装置が開示されている。特許文献１に記載の半導体装置は、電源などの電力変換器に用いられる半導体装置であって、特に、非絶縁型ＤＣ／ＤＣコンバータに適用されるものである。当該半導体装置は、２つのＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）、各ＭＯＳＦＥＴを駆動するドライバＩＣおよび封止樹脂を備えている。従来の半導体装置において、２つのＭＯＳＦＥＴは、直列に接続されており、一方がハイサイド側のスイッチング素子として用いられており、他方がローサイド側のスイッチング素子として用いられている。そして、ドライバＩＣが各ＭＯＳＦＥＴの駆動（導通状態と遮断状態との切り替え）を制御することで、入力電圧を所望の出力電力に変換している。特許文献１に記載の半導体装置は、そのデバイス構造において、２つのＭＯＳＦＥＴおよびドライバＩＣがそれぞれ別々の半導体チップとして構成されており、これらの３つの半導体チップが封止樹脂に覆われている。このように、機能の異なる複数の半導体チップを組み合わせ、１つの封止樹脂によってパッケージングして、高度なシステムを実現している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−３４２７３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載の半導体装置においては、３つの異なる半導体チップで構成されているため、部品点数が多くなる。その結果、半導体装置の大型化やコストの増大が懸念される。
【０００５】
本開示は、上記課題に鑑みて考え出されたものであり、その目的は、大型化やコスト増大の抑制を図ることができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
本開示の第１の側面によって提供される半導体装置は、第１半導体基板を含む第１半導体チップと、第２半導体基板を含む第２半導体チップと、を備えており、前記第１半導体基板は、第１方向において互いに反対側を向く第１基板主面および第１基板裏面を有し、各々が前記第１基板主面側に配置された第１領域および第２領域を含んでおり、前記第１半導体チップは、前記第１領域を含んで形成された第１型構造の第１ＭＯＳＦＥＴと、前記第２領域を含んで形成された制御回路と、を含んでおり、前記第２半導体チップは、前記第２半導体基板を含んで形成された第２型構造の第２ＭＯＳＦＥＴを含んでおり、前記第１型構造と前記第２型構造とが、異なっていることを特徴とする。
【０００７】
前記半導体装置の好ましい実施の形態においては、前記第１型構造は、横型構造であり、前記第２型構造は、縦型構造である。
【０００８】
前記半導体装置の好ましい実施の形態においては、入力電圧を入力するための入力端子と、出力電圧を出力するための出力端子と、グラウンド端子と、をさらに備えており、前記第１ＭＯＳＦＥＴと前記第２ＭＯＳＦＥＴとは、前記入力端子と前記グラウンド端子との間に直列に接続されており、前記第１ＭＯＳＦＥＴと前記第２ＭＯＳＦＥＴとの接続点は、前記出力端子に接続されており、前記制御回路は、前記第１ＭＯＳＦＥＴのゲート電極および前記第２ＭＯＳＦＥＴのゲート電極にそれぞれ接続されている。
【０００９】
前記半導体装置の好ましい実施の形態においては、前記第１ＭＯＳＦＥＴのソース電極と前記第２ＭＯＳＦＥＴのドレイン電極とが接続され、前記第１ＭＯＳＦＥＴのドレイン電極が、前記入力端子に接続され、前記第２ＭＯＳＦＥＴのソース電極が、前記グラウンド端子に接続されている。
【００１０】
前記半導体装置の好ましい実施の形態においては、前記第２ＭＯＳＦＥＴのソース電極と前記第１ＭＯＳＦＥＴのドレイン電極とが接続され、前記第２ＭＯＳＦＥＴのドレイン電極が、前記入力端子に接続され、前記第１ＭＯＳＦＥＴのソース電極が、前記グラウンド端子に接続されている。
【００１１】
前記半導体装置の好ましい実施の形態においては、前記制御回路は、前記第１ＭＯＳＦＥＴおよび前記第２ＭＯＳＦＥＴを同期整流方式にて制御しており、前記第２ＭＯＳＦＥＴの導通時間は、前記第１ＭＯＳＦＥＴの導通時間よりも長い。
【００１２】
前記半導体装置の好ましい実施の形態においては、前記第１ＭＯＳＦＥＴは、前記第１領域上に、ドレイン領域およびソース領域が形成されており、前記第１半導体チップは、前記第１基板主面上に、前記ドレイン領域に導通する第１ドレイン電極パッドおよび前記ソース領域に導通する第１ソース電極パッドが配置されている。
【００１３】
前記半導体装置の好ましい実施の形態においては、前記制御回路は、前記第２領域上に、能動領域が形成されており、前記第１半導体チップは、前記第１基板主面上に、前記能動領域に導通する電極パッドが配置されている。
【００１４】
前記半導体装置の好ましい実施の形態においては、前記第１半導体基板は、ｐ型半導体材料からなる。
【００１５】
前記半導体装置の好ましい実施の形態においては、前記第１ＭＯＳＦＥＴは、ｎチャネル型である。
【００１６】
前記半導体装置の好ましい実施の形態においては、前記第２半導体チップは、前記第１基板主面と同じ方向を向く第２チップ主面、および、前記第１基板裏面と同じ方向を向く第２チップ裏面を有しており、前記第２チップ主面に、前記第２ＭＯＳＦＥＴの第２ソース電極パッドが配置されており、前記第２チップ裏面に、前記第２ＭＯＳＦＥＴの第２ドレイン電極パッドが配置されている。
【００１７】
前記半導体装置の好ましい実施の形態においては、前記第２半導体基板は、ｎ型半導体材料からなる。
【００１８】
前記半導体装置の好ましい実施の形態においては、前記第１半導体チップと前記第２半導体チップとは、前記第１方向に見て、前記第１方向に直交する第２方向に並んでいる。
【００１９】
前記半導体装置の好ましい実施の形態においては、前記第１半導体チップが搭載された第１パッド部と、前記第２半導体チップが搭載された第２パッド部と、各々が前記第１半導体チップおよび前記第２半導体チップのいずれかに導通する複数の端子部とを含むリードフレームをさらに備えている。
【００２０】
前記半導体装置の好ましい実施の形態においては、前記リードフレームの一部、前記第１半導体チップおよび前記第２半導体チップを覆う封止樹脂をさらに備えている。
【発明の効果】
【００２１】
本開示の半導体装置によれば、当該半導体装置の大型化やコスト増大の抑制を図ることができる。
【図面の簡単な説明】
【００２２】
【図１】第１実施形態にかかる半導体装置の回路構成図である。
【図２】第１実施形態にかかる半導体装置の斜視図である。
【図３】第１実施形態にかかる半導体装置の斜視図である。
【図４】第１実施形態にかかる半導体装置の平面図である。
【図５】第１実施形態にかかる半導体装置の断面図である。
【図６】第１実施形態にかかる第１半導体チップおよび第２半導体チップの断面構造を示す概略図である。
【図７】第１実施形態にかかる半導体装置の効果を説明するための図である。
【図８】第２実施形態にかかる半導体装置の回路構成図である。
【発明を実施するための形態】
【００２３】
本開示の半導体装置の好ましい実施の形態について、図面を参照して、以下に説明する。
【００２４】
まず、本開示の第１実施形態にかかる半導体装置Ａ１の回路構成について説明する。
【００２５】
図１は、第１実施形態の半導体装置Ａ１の回路構成例を示している。なお、図１においては、半導体装置Ａ１を、同期整流方式の降圧型ＤＣ／ＤＣコンバータに適用した例を示している。当該降圧型ＤＣ／ＤＣコンバータは、図１に示すように、半導体装置Ａ１と、当該半導体装置Ａ１に外付けされる複数のディスクリート部品と、を備えている。本実施形態においては、図１に示すように、複数のディスクリート部品として、ブートストラップコンデンサＢＣ、インダクタＬ１、コンデンサＣ１および抵抗器Ｒ１，Ｒ２を含んでいる。なお、図１は、一例であって、これに限定されない。
【００２６】
本実施形態の降圧型ＤＣ／ＤＣコンバータは、入力電圧Ｖｉｎを降圧して、所望の出力電圧Ｖｏｕｔを生成する電源装置である。なお、本開示において、降圧比とは、ＤＣ／ＤＣコンバータによって電圧を下げることのできる割合であって、たとえば、入力電圧Ｖｉｎに対する、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの差分の割合であるものと定義する。この値が大きいほど、降圧比が大きいと言える。本実施形態における降圧比は、特に限定されないが、比較的大きい（たとえば５Ｖの入力電圧Ｖｉｎに対し１．１Ｖの出力電圧Ｖｏｕｔや１２Ｖの入力電圧Ｖｉｎに対し３．３Ｖの出力電圧Ｖｏｕｔなど）ものから、比較的小さい（たとえば５Ｖの入力電圧Ｖｉｎに対し３．３Ｖの出力電圧Ｖｏｕｔなど）ものまで適宜設計されうる。
【００２７】
半導体装置Ａ１は、図１に示すように、その回路構成における要素として、第１ＭＯＳＦＥＴ１１、第２ＭＯＳＦＥＴ２１、制御回路１２および複数の外部端子を備えている。本実施形態においては、複数の外部端子として、電源入力端子ＡＶＩＮ、グラウンド端子ＡＧＮＤ、電源入力端子ＰＶＩＮ、グラウンド端子ＰＧＮＤ、スイッチング出力端子ＳＷ、ブート端子ＢＯＯＴ、フィードバック端子ＦＢ、および、イネーブル端子ＥＮを含んでいる。なお、複数の外部端子は、一例であって、上記したものに限定されない。本実施形態においては、電源入力端子ＰＶＩＮ、グラウンド端子ＰＧＮＤが、特許請求の範囲に記載の「入力端子」、「グラウンド端子」にそれぞれ相当する。
【００２８】
第１ＭＯＳＦＥＴ１１および第２ＭＯＳＦＥＴ２１は、制御回路１２からの制御信号に基づいて導通状態と遮断状態とを切り替えるスイッチング素子である。第１ＭＯＳＦＥＴ１１と第２ＭＯＳＦＥＴ２１とは、電源入力端子ＰＶＩＮとグラウンド端子ＰＧＮＤとの間に直列接続されている。電源入力端子ＰＶＩＮは、半導体装置Ａ１に入力電圧Ｖｉｎを入力するための端子であり、入力電圧Ｖｉｎを発生させる電源が接続されている。本実施形態においては、第１ＭＯＳＦＥＴ１１がハイサイド側に配置され、第２ＭＯＳＦＥＴ２１がローサイド側に配置されている。具体的には、第１ＭＯＳＦＥＴ１１のドレイン電極が電源入力端子ＰＶＩＮに接続され、第１ＭＯＳＦＥＴ１１のソース電極と第２ＭＯＳＦＥＴ２１のドレイン電極とが接続され、第２ＭＯＳＦＥＴ２１のソース電極がグラウンド端子ＰＧＮＤに接続されている。そして、第１ＭＯＳＦＥＴ１１と第２ＭＯＳＦＥＴ２１との接続点は、スイッチング出力端子ＳＷに接続されている。スイッチング出力端子ＳＷは、半導体装置Ａ１の出力端子である。スイッチング出力端子ＳＷが、特許請求の範囲に記載の「出力端子」に相当する。また、第１ＭＯＳＦＥＴ１１および第２ＭＯＳＦＥＴ２１の各ゲート電極は、制御回路１２にそれぞれ接続されている。
【００２９】
制御回路１２は、第１ＭＯＳＦＥＴ１１および第２ＭＯＳＦＥＴ２１の駆動を制御するＩＣである。本実施形態においては、制御回路１２が定電圧出力制御を行う場合を示すが、これに限定されず、定電流出力制御であってもよいし、その他の制御方式であってもよい。制御回路１２は、同期整流方式によって、第１ＭＯＳＦＥＴ１１および第２ＭＯＳＦＥＴ２１の駆動を制御する。このとき、制御回路１２は、第１ＭＯＳＦＥＴ１１をコントロール用スイッチング素子とし、第２ＭＯＳＦＥＴ２１を同期整流用スイッチング素子として駆動させる。制御回路１２は、電源入力端子ＡＶＩＮおよびグラウンド端子ＡＧＮＤに入力される電圧により動作する。本実施形態においては、制御回路１２は、図１に示すように、その回路構成において、基準電圧発生回路ＶＲ、誤差増幅器ＡＭＰ、比較回路ＣＭＰ、ロジック回路ＣＬ、ハイサイドドライバＤＲ１およびローサイドドライバＤＲ２を含んでいる。
【００３０】
基準電圧発生回路ＶＲは、半導体装置Ａ１内部の基準電圧Ｖｒｅｆを発生させる回路である。基準電圧発生回路ＶＲは、発生させた基準電圧Ｖｒｅｆを誤差増幅器ＡＭＰに出力する。また、基準電圧発生回路ＶＲは、一端が誤差増幅器ＡＭＰに接続され、他端がグラウンド端子ＡＧＮＤに接続されている。
【００３１】
誤差増幅器ＡＭＰは、基準電圧Ｖｒｅｆおよび帰還電圧Ｖｆｂを入力とし、これらの差分に応じた誤差電圧Ｖｅｒｒを発生させる。本実施形態においては、誤差増幅器ＡＭＰは、いわゆるエラーアンプである。誤差増幅器ＡＭＰは、２つの入力端（非反転入力端および反転入力端）と１つの出力端とを有している。誤差増幅器ＡＭＰの非反転入力端は、基準電圧発生回路ＶＲが接続されており、基準電圧発生回路ＶＲから基準電圧Ｖｒｅｆが入力される。誤差増幅器ＡＭＰの反転入力端は、フィードバック端子ＦＢが接続されており、フィードバック端子ＦＢから帰還電圧Ｖｆｂが入力される。フィードバック端子ＦＢは、出力電圧Ｖｏｕｔをフィードバックするための端子であって、ＤＣ／ＤＣコンバータの出力電圧Ｖｏｕｔを抵抗器Ｒ１，Ｒ２によって分圧した帰還電圧Ｖｆｂが入力される。誤差増幅器ＡＭＰの出力端は、比較回路ＣＭＰが接続されており、発生させた誤差電圧Ｖｅｒｒを出力する。
【００３２】
比較回路ＣＭＰは、センス電圧Ｖｃｓおよび誤差電圧Ｖｅｒｒを入力として、これらを比較して、パルス幅変調信号Ｓ0を発生させる。比較回路ＣＭＰは、いわゆるＰＷＭコンパレータである。比較回路ＣＭＰは、２つの入力端（非反転入力端および反転入力端）と１つの出力端とを有している。比較回路ＣＭＰの非反転入力端は、第１ＭＯＳＦＥＴ１１のソース電流に応じたセンス電圧Ｖｃｓが入力される。比較回路ＣＭＰの反転入力端は、誤差増幅器ＡＭＰが接続されており、誤差増幅器ＡＭＰから誤差電圧Ｖｅｒｒが入力される。比較回路ＣＭＰの出力端は、ロジック回路ＣＬが接続されており、発生させたパルス幅変調信号Ｓ0を出力する。なお、比較回路ＣＭＰは、パルス幅変調信号Ｓ0の代わりに、パルス周波数変調信号を出力してもよい。すなわち、比較回路ＣＭＰは、パルス幅変調やパルス周波数変調などの変調方式が採用しうる。
【００３３】
ロジック回路ＣＬは、所望の出力電圧Ｖｏｕｔが得られるように、比較回路ＣＭＰから入力されるパルス幅変調信号Ｓ0に応じて、ハイサイド側制御信号ＳHとローサイド側制御信号ＳLを生成する。生成されたハイサイド側制御信号ＳHは、ハイサイドドライバＤＲ１に入力され、生成されたローサイド側制御信号ＳLは、ローサイドドライバＤＲ２に入力される。
【００３４】
ハイサイドドライバＤＲ１は、入力されるハイサイド側制御信号ＳHを、第１ＭＯＳＦＥＴ１１を駆動できるレベルに増幅して、第１ＭＯＳＦＥＴ１１のゲート電極に入力する。ハイサイドドライバＤＲ１は、ハイサイド側制御信号ＳHがオン電圧である間、第１ＭＯＳＦＥＴ１１をオン状態（導通状態）にし、ハイサイド側制御信号ＳHがオフ電圧である期間、第１ＭＯＳＦＥＴ１１をオフ状態（遮断状態）にする。また、ハイサイドドライバＤＲ１の正電源端子は、ＢＯＯＴ端子に接続されており、ＢＯＯＴ端子にはブートストラップコンデンサＢＣの一端が接続されている。ブートストラップコンデンサＢＣの他端は、スイッチング出力端子ＳＷに接続されている。ハイサイドドライバＤＲ１の負電源端子は、ハイサイドドライバＤＲ１とローサイドドライバＤＲ２との接続点に接続されている。
【００３５】
ローサイドドライバＤＲ２は、入力されるローサイド側制御信号ＳLを、第２ＭＯＳＦＥＴ２１を駆動できるレベルに増幅して、第２ＭＯＳＦＥＴ２１のゲート電極に入力する。ローサイドドライバＤＲ２は、ローサイド側制御信号ＳLがオン電圧である間、第２ＭＯＳＦＥＴ２１をオン状態（導通状態）にし、ローサイド側制御信号ＳLがオフ電圧である期間、第２ＭＯＳＦＥＴ２１をオフ状態（遮断状態）にする。また、ローサイドドライバＤＲ２の正電源端子には、入力電圧Ｖｉｎが入力される。ローサイドドライバＤＲ２の負電源端子は、グラウンド端子ＰＧＮＤに接続されている。
【００３６】
制御回路１２は、上記のように構成されており、フィードバック制御によって、入力電圧Ｖｉｎを所望の出力電圧Ｖｏｕｔに降圧するように、第１ＭＯＳＦＥＴ１１および第２ＭＯＳＦＥＴ２１の駆動を制御する。なお、上記した制御回路１２は、一例であって、これに限定されず、その構成など、周知の技術を用いればよい。たとえば、制御回路１２に、負荷短絡保護回路、出力過電圧保護回路および過電流保護回路などの保護回路をさらに備えていてもよい。
【００３７】
イネーブル端子ＥＮは、デバイス（半導体装置Ａ１）の制御端子であって、イネーブル端子ＥＮをローにするとデバイスがシャットダウンし、イネーブル端子ＥＮをハイにするとデバイスがイネーブルになる。
【００３８】
次に、本開示の第１実施形態にかかる半導体装置Ａ１のデバイス構造について説明する。
【００３９】
図２〜図６は、第１実施形態の半導体装置Ａ１の構造例を示している。本実施形態の半導体装置Ａ１は、図２〜図６に示すように、そのデバイス構造における要素として、第１半導体チップ１、第２半導体チップ２、封止樹脂３、リードフレーム４および複数のワイヤ５を備えている。
【００４０】
図２は、半導体装置Ａ１の斜視図を示している。図３は、半導体装置Ａ１の斜視図を示している。図４は、半導体装置Ａ１の平面図を示している。なお、図４においては、封止樹脂３を想像線で示すとともに、一部のワイヤ５を省略している。図５は、図４のＶ−Ｖ線に沿う断面図を示している。図６は、第１半導体チップ１および第２半導体チップ２の断面構造（ハッチングを省略）を示す概略図である。なお、図６は、概略図であって、他の図面に厳密に対応したものではない。説明の便宜上、これらの図において互いに直交する３つの方向を、ｘ方向、ｙ方向、ｚ方向と定義する。ｘ方向は、半導体装置Ａ１の平面図（図４参照）における左右方向である。ｙ方向は、半導体装置Ａ１の平面図（図４参照）における上下方向である。ｚ方向は、半導体装置Ａ１の厚さ方向である。ｙ方向およびｚ方向が、特許請求の範囲に記載の「第２方向」、「第１方向」に相当する。
【００４１】
半導体装置Ａ１は、様々な電子機器の配線基板に表面実装される樹脂パッケージである。本実施形態においては、半導体装置Ａ１は、同期整流方式の降圧型ＤＣ／ＤＣコンバータ用モジュールである。半導体装置Ａ１は、第１半導体チップ１および第２半導体チップ２が封止樹脂３に覆われた２チップイン１パッケージ型である。
【００４２】
第１半導体チップ１は、第２半導体チップ２とともに、半導体装置Ａ１の機能中枢となるものである。第１半導体チップ１は、図５および図６に示すように、第１チップ主面１Ａおよび第１チップ裏面１Ｂを有している。第１チップ主面１Ａおよび第１チップ裏面１Ｂは、ｚ方向において、離間しており、かつ、互いに反対側を向く。また、第１半導体チップ１は、図５および図６に示すように、第１半導体層１０Ａおよび第１配線層１０Ｂを含んでおり、第１半導体層１０Ａ上に第１配線層１０Ｂが積層された構造である。
【００４３】
第１半導体層１０Ａは、半導体材料からなる。本実施形態における半導体材料は、たとえばＳｉ（シリコン）である。なお、当該半導体材料は、Ｓｉに限定されず、ＧａＡｓ（ヒ化ガリウム）やＳｉＣ（炭化ケイ素）などであってもよい。第１半導体層１０Ａは、第１半導体基板１００を含んで構成されている。本実施形態においては、第１半導体基板１００は、ｐ型半導体材料からなる。第１半導体基板１００は、図６に示すように、第１基板主面１００Ａおよび第１基板裏面１００Ｂを有している。第１基板主面１００Ａおよび第１基板裏面１００Ｂは、ｚ方向において、離間し、かつ、互いに反対側を向く。第１基板主面１００Ａは、第１チップ主面１Ａと同じ方向を向き、第１基板裏面１００Ｂは、第１チップ裏面１Ｂと同じ方向を向く。第１半導体基板１００は、図６に示すように、第１基板主面１００Ａ側の表層部に、第１領域１０１および第２領域１０２を含んでいる。また、第１半導体層１０Ａは、図６に示すように、各々が第１半導体基板１００上に形成された第１ＭＯＳＦＥＴ１１および制御回路１２を含んでいる。
【００４４】
第１ＭＯＳＦＥＴ１１は、いわゆる横型構造で構成されている。第１ＭＯＳＦＥＴ１１は、図６に示すように、第１半導体基板１００の第１領域１０１を含んで形成されている。第１ＭＯＳＦＥＴ１１は、第１半導体基板１００の第１領域１０１上に、ドレイン領域１１１ａおよびソース領域１１２ａが形成されている。ドレイン領域１１１ａおよびソース領域１１２ａは、第１基板主面１００Ａ側に配置されている。また、ドレイン領域１１１ａおよびソース領域１１２ａは、第１基板主面１００Ａに沿って並んでおり、かつ、ｚ方向に見て離間している。ドレイン領域１１１ａおよびソース領域１１２ａは、ともにｎ型半導体材料からなる。ドレイン領域１１１ａとソース領域１１２ａに挟まれたチャネル領域の上には、酸化物層１１３ａと金属層１１３ｂとが形成されている。金属層１１３ｂは、第１ＭＯＳＦＥＴ１１のゲート電極として機能する。第１ＭＯＳＦＥＴ１１は、金属層１１３ｂ（第１ＭＯＳＦＥＴ１１のゲート電極）に印加される電圧に応じて、ソース領域１１２ａからドレイン領域１１１ａに電子の移動が発生することで、ドレイン電極からソース電極に電流が流れる。なお、本実施形態において、第１ＭＯＳＦＥＴ１１は、図６に示すように、プレーナゲート型である場合を示すが、これに限定されず、トレンチゲート型であってもよい。また、本実施形態において、第１ＭＯＳＦＥＴ１１は、図６に示すように、ｎチャネル型である場合を示すが、これに限定されず、ｐチャネル型であってもよい。
【００４５】
制御回路１２は、図６に示すように、第１半導体基板１００の第２領域１０２を含んで形成されている。当該能動領域１２０ａには、上記した制御回路１２の回路構成の要素がそれぞれ形成されている。すなわち、能動領域１２０ａには、基準電圧発生回路ＶＲ、誤差増幅器ＡＭＰ、比較回路ＣＭＰ、ロジック回路ＣＬ、ハイサイドドライバＤＲ１およびローサイドドライバＤＲ２としての各回路が形成されている。
【００４６】
第１配線層１０Ｂは、第１半導体層１０Ａ上に積層されている。第１配線層１０Ｂは、ｚ方向において互いに離間した複数の導電層（図示略）を含んでいる。なお、導電層の数は、特に限定されない。また、第１配線層１０Ｂは、複数の導電層を覆い、かつ、各導電層の間に介在するように、絶縁膜（図示略）が形成されている。さらに、第１配線層１０Ｂは、導電層同士の間に挟まれた絶縁膜を貫通するようにビア（図示略）が形成されている。なお、ビアの素材は、特に限定されないが、たとえばＷ（タングステン）、Ａｌ（アルミ）、Ｃｕ（銅）などが採用されうる。第１配線層１０Ｂにおいて、各導電層がビアによって導通している。本実施形態においては、第１配線層１０Ｂによって、少なくとも、第１ＭＯＳＦＥＴ１１のゲート電極と、制御回路１２のハイサイドドライバＤＲ１の出力端子に相当する電極と、が接続されている。
【００４７】
第１配線層１０Ｂにおいて、図６に示すように、複数の電極パッドが、表層（第１チップ主面１Ａ）から露出している。本実施形態においては、第１ＭＯＳＦＥＴ１１のドレイン領域１１１ａに導通するドレイン電極パッド１１１、第１ＭＯＳＦＥＴ１１のソース領域１１２ａに導通するソース電極パッド１１２、および、複数の制御回路１２の能動領域１２０ａに導通する複数の電極パッド１２０が第１チップ主面１Ａから露出している。ドレイン電極パッド１１１、ソース電極パッド１１２が、特許請求の範囲に記載の「第１ドレイン電極パッド」、「第１ソース電極パッド」に相当する。
【００４８】
第２半導体チップ２は、第１半導体チップ１とともに、半導体装置Ａ１の機能中枢となるものである。第２半導体チップ２は、図５および図６に示すように、第２チップ主面２Ａおよび第２チップ裏面２Ｂを有している。第２チップ主面２Ａおよび第２チップ裏面２Ｂは、ｚ方向において、離間し、かつ、互いに反対側を向く。第２チップ主面２Ａは、第１チップ主面１Ａと同じ方向を向き、第２チップ裏面２Ｂは、第１チップ裏面１Ｂと同じ方向を向く。第２チップ裏面２Ｂは、リードフレーム４への搭載面である。また、第２半導体チップ２は、第２半導体層２０Ａおよび第２配線層２０Ｂを含んでおり、第２半導体層２０Ａ上に第２配線層２０Ｂが積層されて構成されている。
【００４９】
第２半導体層２０Ａは、半導体材料からなる。本実施形態における半導体材料は、たとえばＳｉである。なお、当該半導体材料は、Ｓｉに限定されず、ＧａＡｓやＳｉＣなどであってもよい。第２半導体層２０Ａは、図６に示すように、第２半導体基板２００を含んで構成されている。本実施形態においては、第２半導体基板２００は、ｎ型半導体材料からなる。第２半導体基板２００は、図６に示すように、第２基板主面２００Ａおよび第２基板裏面２００Ｂを有している。第２基板主面２００Ａおよび第２基板裏面２００Ｂは、ｚ方向において、離間し、かつ、互いに反対側を向く。第２基板主面２００Ａは、第２チップ主面２Ａと同じ方向を向き、第２基板裏面２００Ｂは、第２チップ裏面２Ｂと同じ方向を向く。また、第２半導体層２０Ａは、第２半導体基板２００上に形成された第２ＭＯＳＦＥＴ２１を含んでいる。
【００５０】
第２ＭＯＳＦＥＴ２１は、いわゆる縦型構造で構成されている。図６に示すように、第２ＭＯＳＦＥＴ２１は、第２半導体基板２００の第２基板主面２００Ａ上に、エピタキシャル層２０１が形成されている。エピタキシャル層２０１は、ｎ型半導体材料からなる。そして、エピタキシャル層２０１の上層部に、ウェル拡散領域２０２が形成されている。ウェル拡散領域２０２は、ｐ型半導体材料からなる。そして、ウェル拡散領域２０２に、第２ＭＯＳＦＥＴ２１のソース領域２０３が形成されている。ソース領域２０３は、ｎ型半導体材料からなる。２つのソース領域２０３に挟まれた領域の上には、酸化物層２１３ａと金属層２１３ｂとが形成されている。金属層２１３ｂは、第２ＭＯＳＦＥＴ２１のゲート電極として機能する。さらに、本実施形態においては、第２半導体基板２００の第２基板裏面２００Ｂにドレイン電極パッド２１１が配置されている。よって、第２チップ裏面２Ｂにドレイン電極パッド２１１が配置されている。第２ＭＯＳＦＥＴ２１は、金属層２１３ｂ（第２ＭＯＳＦＥＴ２１のゲート電極）に印加される電圧に応じて、第２チップ主面２Ａ側のソース領域２０３から第２チップ裏面２Ｂ側の第２半導体基板２００に電子の移動が発生することで、ドレイン電極からソース電極に電流が流れる。ドレイン電極パッド２１１が、特許請求の範囲に記載の「第２ドレイン電極パッド」に相当する。なお、本実施形態において、第２ＭＯＳＦＥＴ２１は、図６に示すように、プレーナゲート型である場合を示すが、これに限定されず、トレンチゲート型であってもよい。また、本実施形態において、第２ＭＯＳＦＥＴ２１は、図６に示すように、ｎチャネル型である場合を示すが、これに限定されず、ｐチャネル型であってもよい。
【００５１】
第２配線層２０Ｂは、第２半導体層２０Ａ上に積層されている。第２配線層２０Ｂは、ｚ方向において互いに離間した複数の導電層（図示略）を含んでいる。なお、導電層の数は、特に限定されない。また、第２配線層２０Ｂは、複数の導電層を覆い、かつ、各導電層の間に介在するように、絶縁膜（図示略）が形成されている。さらに、第２配線層２０Ｂは、導電層同士の間に挟まれた絶縁膜を貫通するようにビア（図示略）が形成されている。なお、ビアの素材は、特に限定されないが、たとえばＷ、Ａｌ、Ｃｕなどが採用されうる。
【００５２】
第２配線層２０Ｂにおいて、図６に示すように、ソース電極パッド２１２およびゲート電極パッド２１３が、表層（第２チップ主面２Ａ）から露出している。ソース電極パッド２１２は、第２ＭＯＳＦＥＴ２１のソース領域２０３に導通する。また、ゲート電極パッド２１３は、第２ＭＯＳＦＥＴ２１の金属層２１３ｂに導通している。ソース電極パッド２１２が、特許請求の範囲に記載の「第２ソース電極パッド」に相当する。
【００５３】
封止樹脂３は、リードフレーム４の一部、第１半導体チップ１および第２半導体チップ２を覆っている。封止樹脂３は、たとえば黒色のエポキシ樹脂を主剤とした合成樹脂である。封止樹脂３は、樹脂主面３１、樹脂裏面３２および複数の樹脂側面３３を有する。
【００５４】
樹脂主面３１および樹脂裏面３２は、図５に示すように、ｚ方向において、離間し、かつ、互いに反対側を向く。樹脂主面３１は、第１チップ主面１Ａおよび第２チップ主面２Ａと同じ方向を向き、樹脂裏面３２は、第１チップ裏面１Ｂおよび第２チップ裏面２Ｂと同じ方向を向く。複数の樹脂側面３３の各々は、樹脂主面３１および樹脂裏面３２に挟まれている。本実施形態においては、封止樹脂３は、ｘ方向において、離間し、かつ、互いに反対側を向く一対の樹脂側面３３、および、ｙ方向において、離間し、かつ、互いに反対側を向く一対の樹脂側面３３を有している。
【００５５】
リードフレーム４は、第１半導体チップ１および第２半導体チップ２を搭載するとともに、これらに導通する。リードフレーム４は、金属からなり、本実施形態における当該金属は、たとえば主な成分がＣｕである。なお、リードフレーム４の素材は、これに限定されず、Ｎｉ（ニッケル）、または、ＣｕやＮｉの合金、４２アロイなどであってもよい。リードフレーム４は、たとえば金属プレス加工（スタンピング加工）などによって所定の形状に形成される。本実施形態においては、リードフレーム４は、図４および図５に示すように、第１パッド部４１、第２パッド部４２、複数の端子部４３を含んでいる。これらは、互いに離間している。
【００５６】
第１パッド部４１は、第１半導体チップ１を搭載する。第１パッド部４１は、図５に示すように、第１パッド主面４１１および第１パッド裏面４１２を有している。第１パッド主面４１１および第１パッド裏面４１２とは、ｚ方向において、離間し、かつ、互いに反対側を向く。第１パッド主面４１１は、第１チップ主面１Ａと同じ方向を向く。第１パッド主面４１１には、接合材（図示略）などを介して、第１半導体チップ１が接合されている。なお、当該接合材の素材は、特に限定されない。第１パッド裏面４１２は、第１チップ裏面１Ｂと同じ方向を向く。第１パッド裏面４１２は、樹脂裏面３２から露出しており、樹脂裏面３２と面一である。
【００５７】
第２パッド部４２は、第２半導体チップ２を搭載する。第２パッド部４２は、図５に示すように、第２パッド主面４２１および第２パッド裏面４２２を有している。第２パッド主面４２１および第２パッド裏面４２２とは、ｚ方向において、離間し、かつ、互いに反対側を向く。第２パッド主面４２１は、第２チップ主面２Ａと同じ方向を向く。第２パッド主面４２１には、導電性接合材（図示略）を介して、第２半導体チップ２が接合されている。なお、当該導電性接合材の素材は、特に限定されない。第２パッド裏面４２２は、第２チップ裏面２Ｂと同じ方向を向く。第２パッド裏面４２２は、樹脂裏面３２から露出しており、樹脂裏面３２と面一である。本実施形態においては、第２半導体チップ２の第２チップ裏面２Ｂには、第２ＭＯＳＦＥＴ２１のドレイン電極パッド２１１が配置されており、当該ドレイン電極パッド２１１と第２パッド部４２とが導通する。よって、第２パッド部４２は、第２ＭＯＳＦＥＴ２１のドレイン電極として機能する。
【００５８】
複数の端子部４３は、図４に示すように、ｚ方向に見て、第１パッド部４１および第２パッド部４２を囲むように配置されている。複数の端子部４３には、第１半導体チップ１あるいは第２半導体チップ２のいずれかに導通するものと、第１半導体チップ１および第２半導体チップ２のいずれにも導通しないものとがある。なお、すべての端子部４３が第１半導体チップ１あるいは第２半導体チップ２のいずれかに導通していてもよい。本実施形態においては、リードフレーム４は、図２〜図４に示すように、複数の端子部４３として、ｘ方向を向く各樹脂側面３３からそれぞれ露出する１４個の端子部４３と、ｙ方向を向く各樹脂側面３３からそれぞれ露出する９個の端子部４３とを有している。なお、端子部４３の数は、上記した数に限定されない。また、複数の端子部４３のうちの一部の端子部４３が、封止樹脂３の内部で繋がっていてもよい。
【００５９】
リードフレーム４において、第１パッド部４１および第２パッド部４２は、図４および図５に示すように、ｙ方向に並んでいる。よって、第１パッド部４１に搭載される第１半導体チップ１と、第２パッド部４２に搭載される第２半導体チップ２とが、ｙ方向に並んでいる。
【００６０】
複数のワイヤ５は、第１半導体チップ１あるいは第２半導体チップ２とリードフレーム４と、または、第１半導体チップ１と第２半導体チップ２とを接続するものである。複数のワイヤ５は、たとえば、Ａｕ、Ａｌ、Ｃｕなどの導電性金属からなる線状部材である。複数のワイヤ５は、ワイヤボンディングによって接合されている。なお、複数のワイヤ５は、上記するように図４においては一部のみを図示しているが、実際には、半導体装置Ａ１のリードフレーム４の端子部４３の配置や第１半導体チップ１および第２半導体チップ２の各電極パッドの配置に応じて、適宜追加される。
【００６１】
次に、半導体装置Ａ１の作用効果について説明する。
【００６２】
半導体装置Ａ１は、第１ＭＯＳＦＥＴ１１および制御回路１２を含む第１半導体チップ１と、第２ＭＯＳＦＥＴ２１を含む第２半導体チップ２とを備えている。そして、半導体装置Ａ１は、第１半導体チップ１と第２半導体チップ２とを封止樹脂３が覆っている。すなわち、第１ＭＯＳＦＥＴ１１および制御回路１２を１つの半導体チップ（第１半導体チップ１）として構成しているため、第１ＭＯＳＦＥＴ１１、第２ＭＯＳＦＥＴ２１および制御回路１２をそれぞれ異なる半導体チップとして構成した場合（従来の半導体装置）よりも、半導体チップの数を少なくできる。これにより、半導体装置Ａ１は、従来の半導体装置よりも、部品点数が少なくなるので、大型化の抑制やコスト増大の抑制を図ることができる。
【００６３】
半導体装置Ａ１は、第１ＭＯＳＦＥＴ１１が横型構造で構成され、第２ＭＯＳＦＥＴ２１が縦型構造で構成されている。図７は、入力電圧Ｖｉｎが１２Ｖであり、出力電圧Ｖｏｕｔが５Ｖである場合の、出力電流（横軸）と変換効率（縦軸）との関係を示している。図７において、一点鎖線が、第１ＭＯＳＦＥＴ１１および第２ＭＯＳＦＥＴ２１をともに横型構造で構成した場合を示しており、実線が、本実施形態の半導体装置Ａ１のように、第１ＭＯＳＦＥＴ１１を横型構造で構成し、第２ＭＯＳＦＥＴ２１を縦型構造で実現した場合を示しており、二点鎖線が、第１ＭＯＳＦＥＴ１１および第２ＭＯＳＦＥＴ２１をともに縦型構造で構成した場合を示している。一般的に、横型構造のＭＯＳＦＥＴは、縦型構造のＭＯＳＦＥＴよりもオン抵抗が大きいので、図７に示すように、第１ＭＯＳＦＥＴ１１および第２ＭＯＳＦＥＴ２１をともに縦型構造で構成することで、半導体装置の変換効率をよくすることができる。しかしながら、縦型構造のＭＯＳＦＥＴと制御回路１２とを１つの半導体チップで構成するのは困難である。一方、第１ＭＯＳＦＥＴ１１および第２ＭＯＳＦＥＴ２１をともに横型構造で構成することで、部品点数を少なくし、半導体装置の、さらなる大型化の抑制やコスト増大の抑制を図ることも可能である。しかしながら、図７に示すように、変換効率が低減する。したがって、第１ＭＯＳＦＥＴ１１を横型構造で構成し、かつ、第２ＭＯＳＦＥＴ２１を縦型構想で構成することで、半導体装置Ａ１の変換効率の低減を抑制しつつ、かつ、第１ＭＯＳＦＥＴ１１と制御回路１２とを１つの半導体チップ（第１半導体チップ１）で構成することを比較的容易にできる。
【００６４】
半導体装置Ａ１において、第１ＭＯＳＦＥＴ１１と制御回路１２とが、同じ第１半導体チップ１で構成されている。したがって、制御回路１２は、横型構造のＭＯＳＦＥＴ（第１ＭＯＳＦＥＴ１１）と１つの半導体チップ（第１半導体チップ１）で構成されている。この構成をとることで、縦型構造のＭＯＳＦＥＴ（第２ＭＯＳＦＥＴ２１）と制御回路１２とを同じ半導体チップで構成する場合よりも、半導体チップの製造が容易である。
【００６５】
半導体装置Ａ１は、第２ＭＯＳＦＥＴ２１が、回路構成においてローサイド側のスイッチング素子であり、かつ、デバイス構造において縦型構造で構成されている。たとえば、半導体装置Ａ１を用いたＤＣ／ＤＣコンバータ（図１参照）において、降圧比が大きい場合、ローサイド側のスイッチング素子（第２ＭＯＳＦＥＴ２１）を導通状態にする時間が長くなる。すなわち、第１ＭＯＳＦＥＴ１１よりも第２ＭＯＳＦＥＴ２１の駆動時間が長くなる。また、縦型構造のＭＯＳＦＥＴは、横型構造のＭＯＳＦＥＴよりも、オン抵抗が小さい。これらのことから、半導体装置Ａ１は、降圧比を大きくする利用形態（ローサイド側のＭＯＳＦＥＴの導通時間を長くする場合）において、半導体装置Ａ１の電力損失を低減することができる。すなわち、半導体装置Ａ１の変換効率を向上させることができる。
【００６６】
半導体装置Ａ１は、第１ＭＯＳＦＥＴ１１が、回路構成においてハイサイド側のスイッチング素子であり、かつ、デバイス構造において横型構造で構成されている。この構成をとることで、第１ＭＯＳＦＥＴ１１の寄生容量が、ノイズ抑制にとって都合よく働く。すなわち、半導体装置Ａ１のノイズの抑制を図ることができる。なお、本願発明者は、試験により、第１ＭＯＳＦＥＴ１１および第２ＭＯＳＦＥＴ２１をともに横型構造で構成した場合、第１ＭＯＳＦＥＴ１１および第２ＭＯＳＦＥＴ２１をともに縦型構造で構成した場合よりも、ノイズを抑制できるということを突き止めた。また、第１ＭＯＳＦＥＴ１１を横型構造で構成し、かつ、第２ＭＯＳＦＥＴ２１を縦型構造で構成した場合、第１ＭＯＳＦＥＴ１１および第２ＭＯＳＦＥＴ２１をともに横型構造で構成した場合と同等に、ノイズを抑制できるということも突き止めた。したがって、半導体装置Ａ１は、横型構造の第１ＭＯＳＦＥＴ１１をハイサイド側のスイッチング素子に用いることで、ノイズの抑制を効果的に実現している。
【００６７】
半導体装置Ａ１は、リードフレーム４の第１パッド部４１が、第１半導体チップ１を搭載しており、かつ、第１パッド裏面４１２が封止樹脂３（樹脂裏面３２）から露出している。この構成をとることで、半導体装置Ａ１の通電時に、第１半導体チップ１から発生した熱を、第１パッド部４１を介して、効率よく放出することができる。
【００６８】
半導体装置Ａ１は、図１に示すように、第１ＭＯＳＦＥＴ１１と第２ＭＯＳＦＥＴ２１とが直列に接続された同期整流方式のＤＣ／ＤＣコンバータ用に構成されている。したがって、半導体装置Ａ１は、第１ＭＯＳＦＥＴ１１とダイオードとが直列に接続された非同期整流方式のＤＣ／ＤＣコンバータ用に構成された場合と比較して、電力損失を抑制して、変換効率の向上を図ることができる。
【００６９】
以下、本開示の半導体装置の他の実施の形態について説明する。なお、以下に示す他の実施の形態において、上記第１実施形態と同一または類似の要素には、上記第１実施形態と同一の符号を付して、その説明を省略する。
【００７０】
図８は、本開示の第２実施形態にかかる半導体装置Ａ２の回路構成を示している。なお、図８においては、半導体装置Ａ２を用いた同期整流方式の降圧型ＤＣ／ＤＣコンバータを例に示している。図８に示す回路構成は、図１に示す回路構成と比較して、第１ＭＯＳＦＥＴ１１と第２ＭＯＳＦＥＴ２１との接続関係が異なっている。
【００７１】
半導体装置Ａ２においては、図８に示すように、第２ＭＯＳＦＥＴ２１がハイサイド側に配置され、第１ＭＯＳＦＥＴ１１がローサイド側に配置されている。具体的には、第２ＭＯＳＦＥＴ２１のドレイン電極が電源入力端子ＰＶＩＮに接続され、第２ＭＯＳＦＥＴ２１のソース電極と第１ＭＯＳＦＥＴ１１のドレイン電極とが接続され、第１ＭＯＳＦＥＴ１１のソース電極がグラウンド端子ＰＧＮＤに接続されている。
【００７２】
なお、半導体装置Ａ２のデバイス構成は、上記半導体装置Ａ１と略同等である。ただし、第１半導体チップ１の第１配線層１０Ｂおよび第２半導体チップ２の第２配線層２０Ｂの構成や複数のワイヤ５の配置は、適宜変更される。
【００７３】
以上のように構成された半導体装置Ａ２においても、第１ＭＯＳＦＥＴ１１および制御回路１２を含む第１半導体チップ１と、第２ＭＯＳＦＥＴ２１を含む第２半導体チップ２とを備えている。そして、半導体装置Ａ１は、第１半導体チップ１と第２半導体チップ２とを封止樹脂３が覆っている。これにより、半導体装置Ａ２は、第１実施形態の半導体装置Ａ１と同様に、従来の半導体装置よりも、部品点数が少なくなるので、大型化の抑制やコスト増大の抑制を図ることができる。
【００７４】
半導体装置Ａ２は、第２ＭＯＳＦＥＴ２１が、回路構成においてハイサイド側のスイッチング素子であり、かつ、デバイス構造において縦型構造で構成されている。たとえば、半導体装置Ａ２を用いたＤＣ／ＤＣコンバータ（図８参照）において、降圧比が小さい場合、ハイサイド側のスイッチング素子（第２ＭＯＳＦＥＴ２１）を導通状態にする時間が長くなる。すなわち、第１ＭＯＳＦＥＴ１１よりも第２ＭＯＳＦＥＴ２１の駆動時間が長くなる。また、縦型構造のＭＯＳＦＥＴは、横型構造のＭＯＳＦＥＴよりも、オン抵抗が小さい。これらのことから、半導体装置Ａ２は、降圧比を小さくする利用形態（ハイサイド側のＭＯＳＦＥＴの導通時間を長くする場合）において、半導体装置Ａ２の電力損失を低減することができる。すなわち、半導体装置Ａ２の変換効率を向上させることができる。
【００７５】
第１実施形態および第２実施形態においては、半導体装置Ａ１，Ａ２が、図２および図３に示すように、ＱＦＮ（Quad Flat Non-leaded Package）と呼ばれる半導体パッケージである場合を示したが、これに限定されない。たとえば、本開示の半導体装置は、ＳＯＮパッケージ（Small Outline Non-leaded Package）と呼ばれる半導体パッケージであってもよいし、ＳＯＰ（Small Outline Package）やＱＦＰ（Quad Flat Package）と呼ばれる半導体パッケージなどであってもよい。
【００７６】
本開示にかかる半導体装置は、上記した実施形態に限定されるものではない。本開示の半導体装置の各部の具体的な構成は、種々に設計変更自在である。
【符号の説明】
【００７７】
Ａ１，Ａ２：半導体装置
１        ：第１半導体チップ
１Ａ      ：第１チップ主面
１Ｂ      ：第１チップ裏面
１０Ａ    ：第１半導体層
１０Ｂ    ：第１配線層
１００    ：第１半導体基板
１００Ａ  ：第１基板主面
１００Ｂ  ：第１基板裏面
１０１    ：第１領域
１０２    ：第２領域
１１      ：第１ＭＯＳＦＥＴ
１１１    ：ドレイン電極パッド
１１１ａ  ：ドレイン領域
１１２    ：ソース電極パッド
１１２ａ  ：ソース領域
１１３ａ  ：酸化物層
１１３ｂ  ：金属層
１２      ：制御回路
１２０    ：電極パッド
１２０ａ  ：能動領域
２        ：第２半導体チップ
２Ａ      ：第２チップ主面
２Ｂ      ：第２チップ裏面
２０Ａ    ：第２半導体層
２０Ｂ    ：第２配線層
２００    ：第２半導体基板
２００Ａ  ：第２基板主面
２００Ｂ  ：第２基板裏面
２０１    ：エピタキシャル層
２０２    ：ウェル拡散領域
２０３    ：ソース領域
２１      ：第２ＭＯＳＦＥＴ
２１１    ：ドレイン電極パッド
２１２    ：ソース電極パッド
２１３    ：ゲート電極パッド
２１３ａ  ：酸化物層
２１３ｂ  ：金属層
３        ：封止樹脂
３１      ：樹脂主面
３２      ：樹脂裏面
３３      ：樹脂側面
４        ：リードフレーム
４１      ：第１パッド部
４１１    ：第１パッド主面
４１２    ：第１パッド裏面
４２      ：第２パッド部
４２１    ：第２パッド主面
４２２    ：第２パッド裏面
４３      ：端子部
５        ：ワイヤ
ＡＧＮＤ  ：グラウンド端子
ＡＶＩＮ  ：電源入力端子
ＰＧＮＤ  ：グラウンド端子
ＰＶＩＮ  ：電源入力端子
ＢＯＯＴ  ：ブート端子
ＥＮ      ：イネーブル端子
ＦＢ      ：フィードバック端子
ＳＷ      ：スイッチング出力端子
ＢＣ      ：ブートストラップコンデンサ
Ｃ１      ：コンデンサ
Ｌ１      ：インダクタ
Ｒ１      ：抵抗器
Ｒ２      ：抵抗器
ＶＲ      ：基準電圧発生回路
ＡＭＰ    ：誤差増幅器
ＣＭＰ    ：比較回路
ＣＬ      ：ロジック回路
ＤＲ１    ：ハイサイドドライバ
ＤＲ２    ：ローサイドドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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