(57)【要約】【課題】比較的高い閾値電圧、低リーク電流、高速のスイッチング速度及び高い耐久性を有するスイッチングデバイスを提供する。【解決手段】電圧感受性スイッチングデバイスは、第１電極と、第２電極と、第１電極と第２電極との間に位置するスイッチング層であって、テルル不含有で低ゲルマニウムの、ヒ素Ａｓ、セレンＳｅ及びゲルマニウムＧｅの組成物を含む、スイッチング層とを備える。このスイッチング素子は、３Ｄクロスポイントメモリで使用されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１電極と、
第２電極と、
前記第１電極と前記第２電極との間に位置するスイッチング層であって、１５ａｔ％〜４６ａｔ％の範囲内のヒ素Ａｓ、２７ａｔ％〜６０ａｔ％の範囲内のセレンＳｅ、及び１０ａｔ％〜２５ａｔ％の範囲内のゲルマニウムＧｅの組成物を含む、スイッチング層とを備える、スイッチングデバイス。
【請求項２】
前記組成物は、閾値電圧Ｖｔ＞３Ｖで、持続時間が５０ｎｓ未満の印加電圧パルスを使用してスイッチングするのに有効な量のＡｓ、Ｓｅ及びＧｅを含む、請求項１に記載のデバイス。
【請求項３】
前記組成物は、オフ状態のリーク電流ＩＯＦＦ＜１ｎＡを有するのに有効な量のＡｓ、Ｓｅ及びＧｅを含む、請求項２に記載のデバイス。
【請求項４】
前記組成物は、閾値電圧Ｖｔ＞４Ｖで、持続時間が５０ｎｓ未満の印加電圧パルスを使用してスイッチングするのに有効な量のＡｓ、Ｓｅ及びＧｅを含む、請求項１に記載のデバイス。
【請求項５】
前記組成物は、オフ状態のリーク電流ＩＯＦＦ＜５００ｐＡを有するのに有効な量のＡｓ、Ｓｅ及びＧｅを含む、請求項２に記載のデバイス。
【請求項６】
前記スイッチング層の前記組成物はテルルＴｅ不含有である、請求項１に記載のデバイス。
【請求項７】
前記スイッチング層の厚さは５０ｎｍ未満である、請求項１に記載のデバイス。
【請求項８】
前記スイッチング層の厚さは、１５ｎｍ以上４５ｎｍ以下の範囲である、請求項１に記載のデバイス。
【請求項９】
第１電極と、
第２電極と、
前記第１電極と接触しているメモリ素子と、前記第１電極と前記２電極との間において前記メモリ素子と直列に配置されるスイッチング層であって、ヒ素Ａｓ（１５ａｔ％〜４６ａｔ％）、セレンＳｅ（２７ａｔ％〜６０ａｔ％）及びゲルマニウムＧｅ（１０ａｔ％〜２５ａｔ％）の組成物を含む、スイッチング層と、
前記メモリ素子と前記スイッチング層との間に位置するバリア層とを備える、メモリデバイス。
【請求項１０】
前記組成物は、閾値電圧Ｖｔ＞３Ｖで、持続時間が５０ｎｓ未満の印加電圧パルスを使用してスイッチングするのに有効な量のＡｓ、Ｓｅ及びＧｅを含む、請求項９に記載のデバイス。
【請求項１１】
前記組成物は、オフ状態のリーク電流ＩＯＦＦ＜１ｎＡを有するのに有効な量のＡｓ、Ｓｅ及びＧｅを含む、請求項１０に記載のデバイス。
【請求項１２】
前記組成物は、閾値電圧Ｖｔ＞４Ｖで、持続時間が５０ｎｓ未満の印加電圧パルスを使用してスイッチングするのに有効な量のＡｓ、Ｓｅ及びＧｅを含む、請求項１０に記載のデバイス。
【請求項１３】
前記組成物は、オフ状態のリーク電流ＩＯＦＦ＜５００ｐＡを有するのに有効な量のＡｓ、Ｓｅ及びＧｅを含む、請求項１０に記載のデバイス。
【請求項１４】
前記スイッチング層の前記組成物はテルルＴｅ不含有である、請求項９に記載のデバイス。
【請求項１５】
前記スイッチング層の厚さは５０ｎｍ未満である、請求項９に記載のデバイス。
【請求項１６】
前記スイッチング層の厚さは、１５ｎｍ以上４５ｎｍ以下の範囲である、請求項９に記載のデバイス。
【請求項１７】
前記メモリ素子はプログラム可能な抵抗材料を含む、請求項９に記載のデバイス。
【請求項１８】
前記メモリ素子は相変化メモリ材料を含む、請求項９に記載のデバイス。
【請求項１９】
第１電極と、
第２電極と、
前記第１電極及び前記２電極と電気的に直列に配置され、Ｔｅ不含有で低ＧｅのＡｓＳｅＧｅ材料のスイッチング層とを備える、
スイッチングデバイス。
【請求項２０】
前記メモリ素子は相変化メモリ材料を含む、請求項１９に記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路メモリデバイスを含む、集積回路に利用されるスイッチングデバイスに関する。
【背景技術】
【０００２】
集積回路において、トランジスタやダイオードなどのスイッチングデバイスには様々な用途がある。スイッチングデバイスの一種として、オボニック材料に基づくオボニック閾値スイッチが知られているが、これはスイッチング閾値電圧での抵抗の大きな低下と、電圧が保持閾値を下回るときの高抵抗の回復と、遮断状態とを特徴とする。
【０００３】
スイッチングデバイスはたとえば、クロスポイントアーキテクチャで構成される高密度セルアレイを備える様々なプログラム可能な抵抗メモリデバイスにおいて使用されている。いくつかのクロスポイントアーキテクチャでは、たとえばオボニック閾値スイッチと直列の相変化メモリ素子を含むメモリセルを利用している。アレイ内のメモリ素子を選択するためにスイッチングデバイスをも利用できる、様々な２次元及び３次元アレイ構造を含む他のアーキテクチャが利用されている。クロスポイントアレイ、及び他の高密度アレイでは、正確な読取り又は低電力の書込みのためにアレイの小さなサブセットにアクセスするには、メモリセル内のスイッチの電流−電圧（Ｉ−Ｖ）特性が強い非線形性を有する必要があり、これにより、選択デバイスを通過する電流が、非選択デバイスの残留漏れ量を大きく上回ることになる。この非線形性を、クロスポイントごとに個別のアクセスデバイスを追加することによって明示的に、又は高度に非線形のＩ−Ｖ特性をも呈するメモリデバイスを使用して暗黙的に、含めることができる。
【０００４】
また、オボニック閾値スイッチは、いわゆるニューロモルフィックコンピューティングを含む様々な他の用途のために提案されている。
【０００５】
スイッチングデバイスに関する、特にそれらの数が非常に多い集積回路における１つの重要な特性としては、リーク電流又はオフ状態電流が挙げられる。リーク電流は、サブ閾値状態のスイッチングデバイスにおける電流フローの量である。また、スイッチングデバイスは、高速のスイッチング速度と高い耐久性とを備えている必要がある。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
比較的高い閾値電圧、低リーク電流、高速のスイッチング速度及び高い耐久性を有するスイッチングデバイスを提供することが望まれる。
【課題を解決するための手段】
【０００７】
第１電極と、第２電極と、第１電極と第２電極との間に位置するスイッチング層であって、テルル不含有で低ゲルマニウムの、ヒ素Ａｓ、セレンＳｅ及びゲルマニウムＧｅの組成物を含む、スイッチング層とを備える電圧感受性スイッチングデバイスについて、記載している。
【０００８】
本明細書に記載のスイッチング層の材料は、１５ａｔ％〜４６ａｔ％の範囲内のＡｓ、２７ａｔ％〜６０ａｔ％の範囲内のＳｅ、及び１０ａｔ％〜２５ａｔ％の範囲内のＧｅを含む、あるクラスのＡｓＳｅＧｅ組成物を含む。このクラスの組成物の要素では、スイッチング層中のＡｓ、Ｓｅ及びＧｅの量は、閾値電圧Ｖｔ＞３Ｖでスイッチングするのに有効な量並びに層の厚さで組み合わされ、このクラスのいくつかの要素では、閾値電圧はＶｔ＞４Ｖとなっている。選択スイッチ内のスイッチング層の電圧が閾値を超えるように、選択スイッチに電圧を印加することによって、且つ選択スイッチへのアクセス動作中に、非選択スイッチ内のスイッチング層の電圧が閾値を下回るように、非選択スイッチに電圧を印加することによって、制御回路が関係式を満たす閾値電圧用に構成されている場合に、組成物において閾値電圧でのスイッチングが有効となる。
【０００９】
このクラスの組成物の要素では、スイッチング層中のＡｓ、Ｓｅ及びＧｅの量は、閾値電圧Ｖｔで、また１ｎＡ未満のオフ状態電流で、或いはいくつかの実施形態では、５００ｐＡ未満のオフ状態電流でスイッチングするのに有効な量並びに層の厚さで組み合わされている。選択スイッチ内のスイッチング層の電圧が閾値電圧Ｖｔを超えるように、選択スイッチに電圧を印加するように、また選択スイッチへのアクセス動作中に、非選択スイッチ内のスイッチング層の電圧が閾値電圧Ｖｔを下回るように、且つ非選択スイッチの電流が指定されたオフ状態電流未満、すなわち１ｎＡ未満又は５００ｐＡ未満となるように、非選択スイッチに電圧を印加するように制御回路が構成されている場合に、組成物において、関係式に従って指定されるオフ状態電流が有効となる。
【００１０】
このクラスの組成物は、１５ｎｍ以上４５ｎｍ以下の範囲を含む、５０ナノメートル（ｎｍ）未満の厚さのスイッチング層の組成物に対しては、１ナノアンペア未満（＜１ｎＡ）、さらには５００ピコアンペア未満（＜５００ｐＡ）などの低オフ状態のリーク電流ＩＯＦＦと、３ボルトより大きい（＞３Ｖ）、又は４ボルトより大きい（＞４Ｖ）など、比較的高い閾値電圧とを有するのに有効な量のＡｓ、Ｓｅ及びＧｅを有することができる。
【００１１】
第１電極と、第２電極と、第１電極と接触しているメモリ素子と、第１電極と第２電極と間においてメモリ素子と直列に配置される、上述したようなスイッチング層とを備えるメモリデバイスについて記載している。メモリデバイスは、メモリ素子とスイッチング層との間にバリア層を含むことができる。メモリデバイスを、非常に高密度の集積回路デバイス上の３Ｄクロスポイントメモリとして構成することができる。
【００１２】
またスイッチングデバイスを、他の様々なタイプのデバイスに利用することができる。
【００１３】
本発明の他の態様並びに利点を、以下の図面、詳細な説明及び特許請求の範囲を検討することによって理解することができる。
【図面の簡単な説明】
【００１４】
【図１】本明細書に記載のあるクラスの材料を例示している三元組成図である。
【図２】Ｔｅ不含有で低ＧｅのＡｓＳｅＧｅを含む組成物の層を備えるスイッチングデバイスの概略断面図である。
【図３】「マッシュルームセル」構造を有する、本明細書に記載の組成を含むスイッチングデバイスの概略断面図である。
【図４】本明細書に記載のスイッチングデバイスを含むクロスポイント型メモリデバイスのメモリセルの概略３Ｄ斜視図である。
【図５】本明細書に記載のクロスポイント構造を有するスイッチングデバイスの概略３Ｄ斜視図である。
【図６】本明細書に記載のスイッチングデバイスを製造するための概略フローチャートである。
【図７】図１に示す、厚さ３０ｎｍの材料Ａ、Ｂ及びＣの耐久試験の結果を示したグラフである。
【図８】図１に示す、厚さ３０ｎｍの材料Ａ、Ｂ及びＣの耐久試験の結果を示したグラフである。
【図９】図１に示す、厚さ３０ｎｍの材料Ａ、Ｂ及びＣの耐久試験の結果を示したグラフである。
【図１０】厚さ４５ｎｍの材料Ａからなるスイッチング層を備えるスイッチの、サイクル数に対する閾値電圧のボックスプロットである。
【図１１】厚さ４５ｎｍの材料Ａからなるスイッチング層を備えるスイッチの、サイクル数に対するオフ状態電流のボックスプロットである。
【図１２】厚さ４５ｎｍの材料Ａからなるスイッチング層を備えるスイッチの、電圧に対する電流のプロットである。
【図１３】厚さ４５ｎｍの材料Ａからなるスイッチング層の耐久試験の結果を示したグラフである。
【図１４】厚さ３０ｎｍの材料Ａからなるスイッチング層を備えるスイッチの、サイクル数に対する閾値電圧のボックスプロットである。
【図１５】厚さ３０ｎｍの材料Ａからなるスイッチング層を備えるスイッチの、サイクル数に対するオフ状態電流のボックスプロットである。
【図１６】厚さ３０ｎｍの材料Ａからなるスイッチング層のＡＣ閾値電圧試験の結果を示したボックスプロットである。
【図１７】厚さ３０ｎｍの材料Ａからなるスイッチング層のＡＣ閾値電圧試験の結果を示したボックスプロットである。
【図１８】厚さ３０ｎｍの材料Ａからなるスイッチング層のＡＣ閾値電圧試験の結果を示したボックスプロットである。
【図１９】厚さ３０ｎｍの材料Ａからなるスイッチング層のＡＣ閾値電圧試験の結果を示したボックスプロットである。
【図２０】厚さ３０ｎｍの材料Ａからなるスイッチング層のＡＣ閾値電圧試験の結果を示したボックスプロットである。
【図２１】本明細書に記載のスイッチングデバイスを利用している３Ｄメモリを備える、集積回路メモリデバイスの概略ブロック図である。
【発明を実施するための形態】
【００１５】
本発明の実施形態の詳細な説明を、図１〜図２１を参照しながら提供している。
【００１６】
図１は材料Ａｓ、Ｓｅ及びＧｅの三元組成図であり、高い閾値電圧、低オフ状態電流、及び良好なスイッチング耐性を有するＴｅ不含有で低Ｇｅのあるクラスの材料を表す領域５を示している。
【００１７】
図１では材料Ａ、Ｂ及びＣがプロットされており、これらは以下の表に示す組成を有する。
【表１】
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材料Ａ、Ｂ並びにＣの試験を行った結果、本明細書に記載のＴｅ不含有で低ＧｅのＡｓＳｅＧｅ材料のクラスを代表する材料Ａのスイッチング層として、これが材料Ｂ及びＣと比較して、予期せず驚くほど良好な性能を示した。たとえば、材料Ｂからなるスイッチング層を有するスイッチングデバイスは、約２．７Ｖの閾値電圧Ｖｔと、約２６ｎＡのオフ状態電流とを有することが分かった。材料Ｃからなるスイッチング層を有するスイッチングデバイスは、約２．８Ｖの閾値電圧Ｖｔと、約１６６ｎＡのオフ状態電流とを有することが分かった。対照的に、材料Ａからなるスイッチング層を有するスイッチングデバイスは、約３Ｖのより高い閾値電圧Ｖｔと、約３３８ｐＡのオフ状態電流とを有することが分かった。加えて以下に記載しているように、材料Ａからなるスイッチングデバイスのスイッチング耐性は、著しく優れていることが分かる。したがって、メモリデバイス又は他の環境においてオボニック閾値スイッチとして使用するためのものとして、新たなクラスの低ＧｅのＡｓＳｅＧｅ材料について記載している。材料の実施形態では、Ｔｅ不含有であってもよい。いくつかの実施形態では、スイッチング層に使用する低ＧｅのＡｓＳｅＧｅ材料に、ケイ素、炭素及び窒素などの添加物を含めることができる。
【００１８】
本明細書に記載のスイッチング材料は、図１に示す三元組成図の領域５にほぼ収まっていることを特徴とすることができる。この領域５の材料は一般に、１５ａｔ％〜４６ａｔ％の範囲内のＡｓ、２７ａｔ％〜６０ａｔ％の範囲内のＳｅ、及び１０ａｔ％〜２５ａｔ％の範囲内のＧｅを含む、あるクラスのＡｓＳｅＧｅ組成物を含む。このクラスの組成物の特定の要素の元素の相対濃度を、本発明に記載の試験によって示された高い閾値電圧、低オフ状態電流、高速のスイッチング、及び高い耐久性を含む特性のうちの１又は複数を実現するのに有効となるように選択することができる。
【００１９】
図２は、本明細書に記載の、Ｔｅ不含有で低ＧｅのＡｓＳｅＧｅ材料のスイッチング層１０を含むスイッチングデバイスを示した概略図である。スイッチングデバイスは、第１電極１１と、第２電極１２と、第１電極と第２電極との間に直列に配置されるスイッチング層１０とを含む。第１電極１１に電圧Ｖ１を印加し、第２電極１２に電圧Ｖ２を印加することができる。
【００２０】
図３は、第１電極２１と、第２電極２２とを含むスイッチング層２０であって、第１電極２１と第２電極２２との間に直列に配置される、スイッチング層２０とを含む、「マッシュルームセル」構造のスイッチングデバイスの概略図である。本実施例の第２電極２２は誘電体層２４を介して、スイッチングデバイスを作動するために使用されるドライバ又は他の電圧源に接続されるように構成できる導体２５に結合されている。「マッシュルームセル」構造では、第２電極２２は、スイッチング層２０との接触領域を有し、この接触領域は、第１電極２１において対応するスイッチング層２０との接触領域よりもはるかに小さい。接触領域が小さくなると、スイッチング層を流れる電流をより小さな領域に集中させる効果があり、これにより、スイッチング素子が低電流で作動することができる。
【００２１】
図２及び図３のスイッチングデバイスでは、第１電極１１、２１並びに第２電極１２、２２の両端間の電圧（Ｖ１−Ｖ２）がスイッチング層の閾値電圧を超えると、スイッチングデバイスがオンになる。第１電極１１、２１及び第２電極１２、２２の両端間の電圧がスイッチング層の保持閾値電圧を下回ると、スイッチングデバイスは高インピーダンスのオフ状態に戻る。図２及び図３に示すスイッチングデバイスは、高度に非線形の電流−電圧特性を有することができ、高密度メモリデバイス、並びに他の設定におけるスイッチング素子として使用することが適している。
【００２２】
図４は、第１アクセスライン１１１と第２アクセスライン１０１とのクロスポイントに配置される例示的なメモリセル１２０を示した図である。メモリセル１２０は、第１アクセスライン（ビットライン）１１１と接触し、且つ第２アクセスライン（ワードライン）１０１と接触している。メモリセル１２０は、第１アクセスライン１１１の近位にあり、本実施例では表面１５１で第１アクセスライン１１１と接触しているメモリ素子１２５を含む。メモリセル１２０は、第２アクセスライン１０１の近位にあるスイッチング層１２２を含む。スイッチング層１２２とメモリ素子１２５との間には、第１バリア層１２３が配置されている。スイッチ電極として機能する第２バリア層１２４が、本実施例ではスイッチング層１２２と第２アクセスライン１０１の表面１５２との間に配置されている。スイッチング層１２２は、たとえば、上記のようなＴｅ不含有で低ＧｅのＡｓＳｅＧｅ材料を含むことができる。
【００２３】
第１バリア層１２３は、スイッチング層１２２とメモリ素子１２５との間に接着及び拡散バリア機能をもたらすことができる。第１バリア層１２３は、約５〜約５０ｎｍ、好ましくは約２０ｎｍの厚さを有する導電性材料の層を有していてもよい。第１バリア層１２３の材料例としては、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化モリブデン（ＭｏＮ）、窒化ニオブ（ＮｂＮ）、窒化チタンケイ素（ＴｉＳｉＮ）、窒化チタンアルミニウム（ＴｉＡｌＮ）、窒化チタンホウ素（ＴｉＢＮ）、窒化ジルコニウムケイ素（ＺｒＳｉＮ）、窒化タングステンケイ素（ＷＳｉＮ）、窒化タングステンホウ素（ＷＢＮ）、窒化ジルコニウムアルミニウム（ＺｒＡｌＮ）、窒化モリブデンケイ素（ＭｏＳｉＮ）、窒化モリブデンアルミニウム（ＷＡＩＮ）、窒化タンタルケイ素（ＴａＳｉＮ）、窒化タンタルアルミニウム（ＴａＡｌＮ）などの金属窒化物が挙げられる。第１バリア層１２３は、金属窒化物に加えて、炭素、ドープポリシリコン、タングステン（Ｗ）、銅（Ｃｕ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタンシリサイド（ＴｉＳｉ）、タンタルシリサイド（ＴａＳｉ）、チタンタングステン（ＴｉＷ）、チタン酸窒化物（ＴｉＯＮ）、チタンアルミニウム酸窒化物（ＴｉＡｌＯＮ）、タングステン酸窒化物（ＷＯＮ）、及びタンタル酸窒化物（ＴａＯＮ）などの材料を含むことができる。
【００２４】
第２バリア層１２４は、スイッチング層１２２と第２アクセスライン１０１との間に接着及び拡散バリア機能をもたらし、且つ電極として機能することができる。第２バリア層１２４は、ＴｉＮなどの第１バリア層１２３と同じ材料を有することができ、スイッチング層１２２上の電極として機能することができる。いくつかの実施形態では、第２バリア層１２４は、第１バリア層１２３とは異なる材料を有することができる。いくつかの実施形態では、スイッチング層１２２が第２アクセスライン１０１と接触するように、スイッチング層１２２上の電極として機能している第２バリア層１２４を省略することができる。
【００２５】
メモリ素子１２５は、プログラム可能な抵抗材料の層を備えることができる。一実施例では、メモリ素子１２５は相変化メモリ材料を含む。いくつかの実施形態では、金属酸化物抵抗メモリ、磁気抵抗メモリ及び導電ブリッジ抵抗メモリ、又は他のタイプのメモリデバイスなど、他のプログラム可能な抵抗メモリ素子を実装することができる。
【００２６】
相変化メモリ材料は、たとえば、約１０〜約５０ｎｍ、好ましくは約３０ｎｍの厚さを有するカルコゲナイドの層であってもよい。相変化メモリ素子として利用されるカルコゲナイドは、熱又は電流などのエネルギーを印加することによって、比較的低抵抗状態のアモルファス相と、比較的高抵抗状態の結晶相との間でスイッチングすることができる。いくつかの実施形態では、複数の抵抗状態を有するマルチレベルセルを使用することができる。
【００２７】
メモリ素子１２５の材料の実施形態は、カルコゲナイド系材料及び他の材料を含むことができる。メモリ素子としての使用に適したカルコゲナイド系材料は、元素周期表の第ＩＶＡ族の１又は複数の元素を含むことができ、その例としては、ゲルマニウム（Ｇｅ）及びスズ（Ｓｎ）が挙げられる。カルコゲナイド合金は多くの場合、アンチモン（Ｓｂ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、及び銀（Ａｇ）のうちの１又は複数を含む組み合わせを含む。ガリウムアンチモン、インジウムアンチモン、インジウムセレン、アンチモンテルル、ゲルマニウムテルル、ゲルマニウムアンチモンテルル、インジウムアンチモンテルル、ガリウムセレンテルル、スズアンチモンテルル、インジウムアンチモンゲルマニウム、銀インジウムアンチモンテルル、ゲルマニウムスズアンチモンテルル、ゲルマニウムアンチモンセレンテルル、及びテルルゲルマニウムアンチモン硫黄の合金を含む多くの相変化ベースのメモリ材料が、技術文献に記載されている。ゲルマニウムアンチモンテルル合金の族では、広範な合金組成物が実現可能となる可能性がある。組成物は、たとえば誘電体ドープされたＧｅ２Ｓｂ２Ｔｅ５、ＧｅＳｂ２Ｔｅ４及びＧｅＳｂ４Ｔｅ７であってもよい。いくつかの実施形態では、クロム（Ｃｒ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ニオブ（Ｎｂ）、パラジウム（Ｐｄ）、白金（Ｐｔ）及びこれらの混合物又は合金などの遷移金属をゲルマニウムアンチモンテルル又はガリウムアンチモンテルルと化合させて、プログラム可能な抵抗特性を有する相変化合金を形成してもよい。有用である可能性のあるメモリ材料の特定の例は、Ｏｖｓｈｉｎｓｋｙの米国特許第５６８７１１２号明細書の第１１〜第１３欄に開示されており、これらの例は参照によって組み入れられている。
【００２８】
メモリ素子１２５は、導電性、遷移温度、溶融温度、及び他の特性を修正するための添加物を有するカルコゲナイド合金の層を備えることができる。代表的な添加物としては、窒素（Ｎ）、ケイ素（Ｓｉ）、酸素（Ｏ）、二酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉＮ）、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ）、酸化アルミニウム（Ａｌ2Ｏ3）、タンタル（Ｔａ）、酸化タンタル（ＴａＯｘ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、及び酸化チタン（ＴｉＯｘ）を挙げることができる。
【００２９】
第１アクセスライン（ビットライン）並びに第２アクセスライン（ワードライン）は、様々な金属、金属様材料及びドープ半導体、又はそれらの組み合わせを備えることができる。第１及び第２アクセスラインの実施形態を、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、ドープポリシリコン、コバルトシリサイド（ＣｏＳｉ）、タングステンシリサイド（ＷＳｉ）、窒化チタンタングステン窒化チタン、及び他の材料のような材料を含む１又は複数の層を使用して、実装することができる。たとえば、第１アクセスライン及び第２アクセスラインの厚さは、１０〜１００ｎｍの範囲にあってもよい。他の実施形態では、第１アクセスライン及び第２アクセスラインは非常に薄くてもよく、或いははるかに厚くてもよい。第２アクセスラインのために選択される材料は、好ましくはメモリ素子１２５との互換性を考慮して選択されている。同様に、第１アクセスラインのために選択される材料は、好ましくは第２バリア層１２４との互換性を考慮して選択されている。
【００３０】
別の実施形態では、メモリ素子の表面よりも小さな接触面を有する図３に示すような下部電極を、メモリ素子１２５とスイッチング層１２２との間に、又はメモリ素子１２５と第１アクセスライン１１１との間に配置している。そのようにして、メモリ素子内のコンタクトにおいて電流密度が高まることを実現できる。このような下部電極は、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化チタンケイ素（ＴｉＳｉＮ）、窒化チタンアルミニウム（ＴｉＡｌＮ）、窒化タンタルアルミニウム（ＴａＡｌＮ）及び窒化タングステン（ＷＮ）を備えていてもよい。カルコゲナイド合金の活性領域と接触する下部電極は、「ヒータ」と呼ばれることがあり、電極が比較的高い抵抗を有することができ、カルコゲナイド合金の活性領域におけるジュール加熱に寄与している本実施形態を反映している。
【００３１】
図５は、第１アクセスライン１６１と第２アクセスライン１６２とのクロスポイントに配置される例示的なスイッチングセル１６０を示した図である。スイッチングセル１６０は、第１アクセスライン１６１と第２アクセスライン１６２との間に直列に配置されている。スイッチングセル１６０は、第１バリア層１６６と第２バリア層１６７との間に配置されるスイッチング層１６５を含む。スイッチング層１６５は、本明細書に記載のＴｅ不含有で低ＧｅのＡｓＳｅＧｅ材料を含むことができる。バリア層１６６、１６７の代表的な材料は、上述したものと同じであってもよい。
【００３２】
図６は、図３に示すようなスイッチングデバイスを製造するための製造プロセスを示す概略フローチャートである。ステップ３１０において、第１電極は基板上に形成され、誘電体層を通って下にある回路まで延在していてもよく、或いは３Ｄクロスポイントアレイなどのパターン化されたアクセスラインであってもよい。一実施例として、第１電極はＴｉＮを備えることができ、誘電体層はＳｉＮを備えることができる。下にある回路又はパターン化されたアクセスラインを、当技術分野で知られている標準プロセスによって形成することができ、また回路素子の構成は、本明細書に記載のスイッチングデバイスを実装する構成に依存している。一般に回路は、半導体基板内にトランジスタ、ダイオード、オボニック閾値スイッチ、ビットライン、ワードライン及びソースライン、導電性プラグ、並びにドープ領域などのアクセスデバイスを含んでいてもよい。
【００３３】
第１電極及び誘電体層を、たとえば、本明細書では参照により組み入れられている「ピラー下部電極を有する相変化メモリデバイスを製造する方法」と題する米国特許第８１３８０２８号明細書に開示されているような方法、材料及びプロセスを用いて形成することができる。
【００３４】
或いはスイッチングデバイスを、本明細書では参照により組み入れられている２００３年６月１７日に発行された「自己整合型のプログラム可能な相変化メモリ」と題する米国特許第６５７９７６０号明細書に記載されているような、クロスポイントアーキテクチャで構成することができる。第１電極は、ワードライン及び／又はビットラインなどのアクセスラインであってもよい。そのようなアーキテクチャでは、アクセスデバイスは、スイッチングデバイスとアクセスラインとの間に配置されている。
【００３５】
ステップ３１２において、Ｔｅ不含有で低ＧｅのＡｓＳｅＧｅ材料を含むスイッチング層が、スパッタリングシステム内に形成される。
【００３６】
ステップ３１４において、第２電極が形成される。第２電極を、たとえば導電性材料の堆積及びパターン化エッチングによって形成することができる。
【００３７】
ステップ３１６において、形成されたスイッチングデバイスの特性を安定させるために、アニール処理が実行される。このアニール処理を、バックエンドオブライン（ＢＥＯＬ）処理と組み合わせることができる。ＢＥＯＬプロセスとは、チップにおける半導体プロセス工程を完了することであり、その結果、図２１に示す構造が得られる。ＢＥＯＬプロセスは当技術分野で知られている標準プロセスであり、実行されるプロセスは、スイッチングデバイスが実装されるチップの構成に依存する。一般に、ＢＥＯＬプロセスによって形成される構造は、スイッチングデバイスを周辺回路に結合するための回路を含む、チップ上の相互接続のためのコンタクト、層間誘電体、及び様々な金属層を含んでいてもよい。これらのプロセスの結果として、図２１に示すような制御回路及びバイアス回路がデバイス上に形成される。
【００３８】
図７、図８及び図９は、材料の厚さが３０ｎｍであるスイッチング層の材料を使用した、材料Ａ、Ｂ及びＣそれぞれのサイクル耐久プロットを示した図である。ここから理解できるように、材料Ａは非常に低いオフ状態電流と良好な耐久性を示している。材料Ｂは、Ｔｅ不含有で低Ｇｅのクラスの材料に対して約３５ａｔ％の高いゲルマニウム含有量を有し、材料Ｃに対してそのオフ状態電流が改善されているが、不安定な閾値電圧を有する。材料Ｃは、比較的高いオフ状態電流を有しているため、耐久試験の後半部分では失敗に至っている。したがって、予想外に高い耐久性及び高速のスイッチング速度と、予想外に高い閾値電圧及び予想外に低いオフ状態電流とを確立するのに有効であり、領域５内にほぼ収まる材料Ａなどの材料を選択できることが実証される。
【００３９】
図１０及び図１１は、６６個のテストチップ一式にサイクル数に対する閾値電圧の試験を行った結果と、厚さが４５ｎｍの材料Ａにサイクル数に対するオフ状態電流の試験を行った結果とを示すボックスプロットである。これらのボックスプロットでは、第１サイクルはメモリセルの形成パルスとして機能している。サイクル２及びサイクル３は、メモリセルの通常の動作を表している。図１０に見られるように、サイクル２では、閾値電圧の中央値は約４．６５Ｖである。第３四分位値は約４Ｖであり、第１四分位値は約５Ｖである。サイクル３では、閾値電圧の中央値は約４．６Ｖであり、第３四分位値は約４Ｖであり、第１四分位値は約４．８Ｖである。ボックスを通る垂直線上の棒は、分布の端部を表している。試験のテールビットを「＋」記号で表している。
【００４０】
図１１に示すように、サイクル２では、スイッチング層の両端間に印加される２ボルトの中央オフ状態電流は、約７．６ｅ−１２である。サイクル３では、厚さ４５ｎｍでは中央オフ状態電流は約１．６６ｅ−１１である。
【００４１】
したがって、厚さ４５ｎｍの材料Ａを用いたスイッチング層では、閾値電圧はかなり高く、４Ｖより大きく、またオフ状態電流はかなり低く、５００ｐＡ未満となっている。
【００４２】
図１２は、材料Ａを７Ｉ−Ｖ掃引で使用した代表的なセルの３サイクルにおける、電圧に対する電流のプロットである。最初のサイクル（トレース５００）では、形成パルスの挙動がグラフ化されている。サイクル２及び３では、プロットの大部分が重複している（領域５０１のトレース）。ここから理解できるように、閾値は４Ｖよりも大きい。４Ｖでは、スイッチング層を流れる電流は約１ｎＡでかなり低いままである。５Ｖでは、スイッチング層を流れる電流は約０．１μＡにまで増加する。２Ｖの電圧のオフ状態電流は約１．６６ｅ−１２である。サイクル２及び３の保持閾値Ｖｈは約１．６Ｖである。したがって、スイッチは、オフ状態では１Ｖ未満のスイッチング電圧で、オン状態では５Ｖより大きなスイッチング電圧で動作可能であり、これによって大きな動作マージンが得られる。
【００４３】
図１３は、材料Ａを備える４５ｎｍのデバイスに耐久性試験を行ったときの結果を示した図である。ここから明らかなように、耐久性は非常に良好であり、また低オフ状態電流となっている。
【００４４】
図１４及び図１５は、厚さ３０ｎｍの材料Ａを用いて作製されたデバイス群に試験を行うための、サイクル数に対する閾値電圧と、サイクル数に対するオフ状態電流とを示したプロットである。図１４に示すサイクル１の形成パルス後のサイクルでは、セルの分布の中央閾値は約３Ｖ以上である。第１四分位値は約３．２Ｖであり、第３四分位値は２．８Ｖよりも大きい。図１５は、サイクル１後の中央オフ状態電流が２．６ｅ−１０〜３．３８ｅ−１０Ａの範囲内にあり、第１四分位値が１ｎＡ程度であり、第３四分位値が１ｅ−１０Ａ程度であることを示した図である。
【００４５】
これは、閾値電圧及びオフ状態電流が、本明細書に記載のＴｅ不含有で低ＧｅのＡｓＳｅＧｅのクラスの材料のスイッチング層の厚さに依存することを示している。したがってこれらの値は、スイッチング層の厚さを変更することによって調整できる。材料Ａの厚さ３０ｎｍのスイッチング層は、約３Ｖの閾値電圧と、約３３８ｐＡ以下のオフ状態電流とで示されている。
【００４６】
本明細書に記載のＴｅ不含有で低ＧｅのＡｓＳｅＧｅのクラスの材料を、クロスポイントメモリアレイで利用できるようにスイッチング素子として使用する場合、厚さにおいて有益な範囲は１５ｎｍ〜４５ｎｍである。
【００４７】
図１６〜図２０は、厚さ３０ｎｍの材料Ａを用いたスイッチングデバイスのＡＣ試験の結果を示した図である。図１６では、０付近〜７Ｖまでの範囲の電圧ステップで１０ｎｓのパルスが印加されている。この試験は、４Ｖよりも大きく４．７５Ｖ未満となる閾値電圧で、持続時間が１０ｎｓの印加電圧パルスを使用してスイッチングするのに有効な組成物が、材料Ａであることを示している。図１７では、５０ｎｓのパルスが印加されている。セルは３．７５Ｖよりも大きく４．５Ｖ未満となる閾値電圧でスイッチングしている。図１８では、１００ｎｓのパルスが印加されている。セルは３．５Ｖよりも大きく４Ｖ未満となる閾値電圧でスイッチングしている。図１９では、２００ｎｓのパルスが印加され、セルは３．４Ｖよりも大きく４．２５Ｖ未満となる閾値電圧でスイッチングしている。図２０では、４００ｎｓのパルスが印加され、セルは３．３Ｖよりも大きく４Ｖ未満となる閾値電圧でスイッチングしている。
【００４８】
したがって、材料Ａからなる厚さ３０ｎｍのスイッチング層は、３Ｖよりも大きな閾値電圧で、また、いくつかの実施形態では４Ｖよりも大きな閾値電圧で、持続時間が５０ｎｓ未満の印加電圧パルスを使用してスイッチングするのに有効な量のＡｓ、Ｓｅ及びＧｅを含む組成を有する。１０ｎｓのスイッチングパルスでは、試験を行ったセルの大部分で閾値電圧が４Ｖを超えている。
【００４９】
したがって、高密度３Ｄクロスポイントメモリ技術と、低オフ状態電流及び良好な耐久性を必要とする他の用途とに適した高い閾値電圧を供給する、あるクラスのカルコゲナイド材料について記載している。
【００５０】
本明細書では、図１の三元組成プロットにおける材料Ａ、及び低Ｇｅ範囲５の他の材料における組成は、スイッチング層の厚さ１５ｎｍ〜４５ｎｍの範囲にわたって、閾値電圧Ｖｔ＞３Ｖでスイッチングするのに有効な量のＡｓ、Ｓｅ及びＧｅを含み、ここで、スイッチにおいて、選択メモリセル内のスイッチの電圧が閾値を超えるように、選択メモリセルに電圧を印加することによって、且つ選択メモリセルの読取り動作又は選択メモリセルへの他のアクセス動作中に、非選択メモリセル内のスイッチの電圧が閾値を下回るように、非選択メモリセルに電圧を印加することによって、制御回路が関係式を満たす閾値電圧用に構成されている場合に、閾値電圧Ｖｔ＞３Ｖでのスイッチングが有効となることを示している。
【００５１】
図１の三元組成プロットにおける材料Ａ、及び低Ｇｅ範囲５の他の材料における組成は、スイッチング層の厚さ１５ｎｍ〜４５ｎｍの範囲にわたって、オフ状態のリーク電流ＩＯＦＦ＜１ｎＡを有するのに有効な量のＡｓ、Ｓｅ及びＧｅを含み、ここで、スイッチにおいて、選択セル又は関係式を満たすセルの読取り動作若しくはこれらへの他のアクセス動作中に、メモリセルの制御回路が、非選択メモリセル電流ＩＯＦＦ用に構成されている場合に、オフ状態のリーク電流ＩＯＦＦ＜１ｎＡが有効となることが示されている。図１の三元組成プロットにおける材料Ａ、及び低Ｇｅ範囲５の他の材料における組成は、スイッチング層の厚さ１５ｎｍ〜４５ｎｍの範囲にわたって、閾値電圧Ｖｔ＞４Ｖでスイッチングするのに有効な量のＡｓ、Ｓｅ及びＧｅを含み、ここで、スイッチにおいて、選択メモリセル内のスイッチの電圧が閾値を超えるように、選択メモリセルに電圧を印加することによって、且つ選択メモリセルの読取り動作又は選択メモリセルへの他のアクセス動作中に、非選択メモリセル内のスイッチの電圧が閾値を下回るように、非選択メモリセルに電圧を印加することによって、制御回路が関係式を満たす閾値電圧用に構成されている場合に、閾値電圧Ｖｔ＞４Ｖでのスイッチングが有効となることが示されている。図１の三元組成プロットにおける材料Ａ、及び低Ｇｅ範囲５の他の材料における組成は、スイッチング層の厚さ１５ｎｍ〜４５ｎｍの範囲にわたって、オフ状態のリーク電流ＩＯＦＦ＜５００ｐＡを有するのに有効な量のＡｓ、Ｓｅ及びＧｅを含み、ここで、スイッチにおいて、選択セル又は複数のセルの読取り動作若しくはこれらへの他のアクセス動作中に、メモリセルの制御回路が、関係式を満たす非選択メモリセル電流ＩＯＦＦ用に構成されている場合に、オフ状態のリーク電流ＩＯＦＦ＜５００ｐＡが有効となることが示されている。
【００５２】
図２１は、プログラム可能な抵抗メモリ層を備える、本明細書に記載のＴｅ不含有で低ＧｅのＡｓＳｅＧｅのスイッチング層（ＳＳＬスイッチ）を有するクロスポイントメモリセルの３Ｄアレイ７０２を含む、集積回路７００の概略ブロック図である。読取りモード、セットモード及びリセットモードを有する行／レベルラインデコーダ７０４は、アレイ７０２のレベルに、且つ行に沿って配列される複数のワードライン７０６に結合され、且つこれと電気的に通信している。列／レベルデコーダ７０８は、アレイ７０２内のメモリセルを読み取り、設定し、且つリセットするために、アレイ７０２のレベルに、且つ列に沿って配列される複数のビットライン７１０と電気的に通信している。アドレスは、バス７１２上で行／レベルデコーダ７０４及び列／レベルデコーダ７０８に供給されている。読取りモード、セットモード、及びリセットモードのための電圧源並びに／又は電流源を含む、ブロック７１４のセンス回路（センス増幅器）とデータ入力構造体とは、データバス７１６を介してビットラインデコーダ７０８に結合されている。データは、データ入力ライン７１８を介して、集積回路７００の入力／出力ポートから、又は集積回路７００の内部若しくは外部の他のデータソースから、ブロック７１４のデータ入力構造体に供給されている。汎用プロセッサ又は専用アプリケーション回路、若しくはアレイ７０２によってサポートされるシステムオンチップ機能を供給するモジュールの組み合わせなどの他の回路７２０が、集積回路７００に含まれていてもよい。データは、ブロック７１４のセンス増幅器から集積回路７００の入力／出力ポートに、又は集積回路７００の内部若しくは外部の他のデータ宛先に、データ出力ライン７２２を介して供給されている。
【００５３】
本実施例ではバイアス配置ステートマシンを使用して実装されているコントローラ７２４は、ワードライン及びビットラインの電圧、及び／又は電流を読み取り、セットし、リセットし、且つ検証することを含む、バイアス配置の利用のために、バイアス回路電圧源及び電流源７２６の印加を制御している。コントローラは、選択メモリセル内のスイッチの電圧が閾値を超えるように、選択メモリに電圧を印加することによって、且つ選択メモリセルの読取り動作又は選択メモリセルへの他のアクセス動作中に、非選択メモリセル内のスイッチの電圧が閾値を下回るように、非選択メモリセルに電圧を印加することによって、スイッチング層の構造及び組成に依存してその閾値電圧が３Ｖよりも大きくなるか、又は４Ｖよりも大きくなるスイッチング層用に構成されている制御回路を含む。また、選択メモリセルへの読取りアクセス動作中に、スイッチング層の構造及び組成に依存してオフ状態電流が１ｎＡ未満又は５００ｐＡ未満となるように、選択メモリセルの読取り中に非選択メモリセルに印加される電圧を設定している。
【００５４】
コントローラ７２４を、当技術分野で知られている専用論理回路を使用して実装していてもよい。別の実施形態では、コントローラ７２４は汎用プロセッサを備え、これは同じ集積回路上に実装され、コンピュータプログラムを実行してデバイスの動作を制御している。さらに別の実施形態では、コントローラ７２４の実装のために、専用論理回路と汎用プロセッサとの組み合わせを利用してもよい。
【００５５】
本発明を、上に詳述した好ましい実施形態と実施例とを参照して開示しているが、これらの実施例は限定的ではなく、例示的であることが意図されていることが理解される。当業者であれば、本発明の趣旨及び特許請求の範囲の範囲内で変更及び組み合わせが可能であることが容易に想到できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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