(57)【要約】【課題】短チャネル効果に基づく乱数ビット発生器等を提供する。【解決手段】乱数ビット発生器は電圧源、ビットデータセル、及び検知制御回路を含む。電圧源はエンロール動作中にスキャン電圧を供給する。データセルは第１トランジスタ及び第２トランジスタを含む。第１トランジスタは、第１ビットラインへ結合される第１端子、電圧源へ結合される第２端子、及び制御端子を備える。第２トランジスタは、第２ビットラインへ結合される第１端子、電圧源へ結合される第２端子、及び制御端子を備える。検知制御回路は、第１ビットライン及び第２ビットラインへ結合され、ビットデータセルのエンロール動作中に第１トランジスタ及び第２トランジスタにより生成される電流に従って乱数ビットデータを出力する。【選択図】図１
2020013546.tif 000002
【特許請求の範囲】
【請求項１】
エンロール動作中にスキャン電圧を供給するよう構成される電圧源と、
第１ビットラインへ結合される第１端子、前記電圧源へ結合される第２端子、及び制御端子を有する第１トランジスタと、第２ビットラインへ結合される第１端子、前記電圧源へ結合される第２端子、及び制御端子を有する第２トランジスタとを有するビットデータセルと、
前記第１ビットライン及び前記第２ビットラインへ結合され、前記ビットデータセルのエンロール動作中に前記第１トランジスタ及び前記第２トランジスタにより生成される電流に従って乱数ビットを出力するよう構成される検知制御回路と
を有する乱数ビット発生器。
【請求項２】
前記第１トランジスタの制御端子は浮いており、
前記第２トランジスタの制御端子は浮いている、
請求項１に記載の乱数ビット発生器。
【請求項３】
前記第１トランジスタ及び前記第２トランジスタは、Ｎ型トランジスタであり、
前記第１トランジスタの制御端子は、前記第１トランジスタの第１端子へ結合され、
前記第２トランジスタの制御端子は、前記第２トランジスタの第１端子へ結合される、
請求項１に記載の乱数ビット発生器。
【請求項４】
前記第１トランジスタ及び前記第２トランジスタは、Ｐ型トランジスタであり、
前記第１トランジスタの制御端子は、前記第１トランジスタの第２端子へ結合され、
前記第２トランジスタの制御端子は、前記第２トランジスタの第２端子へ結合される、
請求項１に記載の乱数ビット発生器。
【請求項５】
前記検知制御回路は、
前記第１ビットラインへ結合される第１データ端子、及び前記第２ビットラインへ結合される第２データ端子を有するラッチであり、当該ラッチの前記第１データ端子及び前記第２データ端子での電圧に従って前記乱数ビットを出力及び記憶するよう構成される前記ラッチ
を有する、
請求項１に記載の乱数ビット発生器。
【請求項６】
前記ラッチは、
当該ラッチの前記第１データ端子へ結合される入力端子、及び当該ラッチの前記第２データ端子へ結合される出力端子を有する第１インバータと、
当該ラッチの前記第２データ端子へ結合される入力端子、及び当該ラッチの前記第１データ端子へ結合される出力端子を有する第２インバータと
を有する、
請求項５に記載の乱数ビット発生器。
【請求項７】
前記ラッチは、前記エンロール動作の前に毎回リセットされる、
請求項５に記載の乱数ビット発生器。
【請求項８】
前記検知制御回路は、
前記第１ビットラインへ結合される第１入力端子、基準電圧を受けるよう構成される第２入力端子、及び出力端子を有する第１増幅器と、
前記第２ビットラインへ結合される第１入力端子、前記基準電圧を受けるよう構成される第２入力端子、及び出力端子を有する第２増幅器と、
前記第１増幅器の出力端子へ結合される第１データ端子、及び前記第２増幅器の出力端子へ結合される第２データ端子を有するラッチであり、当該ラッチの前記第１データ端子及び前記第２データ端子での電圧に従って前記乱数ビットを出力及び記憶するよう構成される前記ラッチと
を有する、
請求項１に記載の乱数ビット発生器。
【請求項９】
前記検知制御回路は、
前記第１ビットラインへ結合される第１入力端子、前記第２ビットラインへ結合される第２入力端子、及び出力端子を有する差動増幅器と、
前記差動増幅器の出力端子へ結合され、前記差動増幅器の出力端子での電圧に従って前記乱数ビットを出力するよう構成されるアナログ−デジタル変換器と
を有する、
請求項１に記載の乱数ビット発生器。
【請求項１０】
前記第１トランジスタ及び前記第２トランジスタは、silicon-oxide-nitride-oxide-silicon（ＳＯＮＯＳ）トランジスタ、oxide-nitride-oxide（ＯＮＯ）トランジスタ、金属酸化膜半導体（ＭＯＳ）トランジスタである、
請求項１に記載の乱数ビット発生器。
【請求項１１】
前記ビットデータセルのエンロール動作中、前記スキャン電圧は、デフォルト電圧から増大し始め、前記検知制御回路が前記乱数ビットを出力するときに増大するのを止める、
請求項１に記載の乱数ビット発生器。
【請求項１２】
前記スキャン電圧は、前記第１トランジスタの破壊電圧及び前記第２トランジスタの破壊電圧よりも小さい、
請求項１１に記載の乱数ビット発生器。
【請求項１３】
エンロール動作中にスキャン電圧を供給するよう構成される電圧源と、
第１メインビットライン及び第２メインビットラインへ結合される第１選択回路と、
前記電圧源へ結合される第２選択回路と、
複数のビットデータセルであり、夫々が、前記第１選択回路へ結合される第１端子、前記第２選択回路へ結合される第２端子、及び制御端子を有する第１トランジスタと、前記第１選択回路へ結合される第１端子、前記第２選択回路へ結合される第２端子、及び制御端子を有する第２トランジスタとを有する、前記複数のビットデータセルと、
前記第１メインビットライン及び前記第２メインビットラインを通じて前記第１選択回路へ結合される検知制御回路と
を有し、
前記複数のビットデータセルの第１ビットデータセルのエンロール動作中に、
前記第１選択回路は、前記第１メインビットラインと前記第１ビットデータセルとの間の電気接続を形成し、前記第２メインビットラインと前記第１ビットデータセルとの間の電気接続を形成し、
前記第２選択回路は、前記電圧源と前記第１ビットデータセルとの間の電気接続を形成し、
前記検知制御回路は、前記第１メインビットライン及び前記第２メインビットラインでの電流に従って乱数ビットを出力する、
乱数発生器。
【請求項１４】
前記第１トランジスタの制御端子は浮いており、
前記第２トランジスタの制御端子は浮いている、
請求項１３に記載の乱数発生器。
【請求項１５】
前記第１トランジスタ及び前記第２トランジスタは、Ｎ型トランジスタであり、
前記第１トランジスタの制御端子は、前記第１トランジスタの第１端子へ結合され、
前記第２トランジスタの制御端子は、前記第２トランジスタの第１端子へ結合される、
請求項１３に記載の乱数発生器。
【請求項１６】
前記第１トランジスタ及び前記第２トランジスタは、Ｐ型トランジスタであり、
前記第１トランジスタの制御端子は、前記第１トランジスタの第２端子へ結合され、
前記第２トランジスタの制御端子は、前記第２トランジスタの第２端子へ結合される、
請求項１３に記載の乱数発生器。
【請求項１７】
前記第１ビットデータセルのエンロール動作中に、前記スキャン電圧は、デフォルト電圧から増大し始め、前記検知制御回路が第１データビットを出力するときに増大するのを止める、
請求項１３記載の乱数発生器。
【請求項１８】
前記スキャン電圧は、前記第１ビットデータセルにおける第１トランジスタの破壊電圧及び第２トランジスタの破壊電圧よりも小さい、
請求項１７に記載の乱数発生器。
【請求項１９】
前記第１選択回路は、
前記第１メインビットライン及び前記第１ビットデータセルの第１トランジスタの第１端子へ結合される第１スイッチと、
前記第２メインビットライン及び前記第１ビットデータセルの第２トランジスタの第１端子へ結合される第２スイッチと
を有する、
請求項１３に記載の乱数発生器。
【請求項２０】
前記第２選択回路は、
前記電圧源及び前記第１ビットデータセルの第１トランジスタの第２端子へ結合される第３スイッチと、
前記電圧源及び前記第１ビットデータセルの第２トランジスタの第２端子へ結合される第４スイッチと
を有する、
請求項１３に記載の乱数発生器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、乱数ビット発生器に関係があり、より具体的には、短チャネル効果に基づく乱数ビット発生器に関係がある。
【背景技術】
【０００２】
電子機器は、ますます多くの分野に適用されており、電子機器間及び電子機器内の情報セキュリティは大きな懸念を引き起こしている。リバースエンジニアリングがチップ及びデバイスにおいて自動化可能になっていることから、物理的なサイドチャネル攻撃は、より一層容易かつ強力になっている。そのため、電子機器が無権限者によってアクセスされることを防ぐことは、ますます困難である。
【０００３】
先行技術では、Physical  Unclonable  Function（ＰＵＦ）回路が、システムを物理的攻撃から保護するためのセキュリティキーとして、その固有特性により乱数を発生させるために適用されることがある。しかし、ＰＵＦ回路のほとんどは、製造過程で生じる内部トランジスタの特性ばらつきの結果として起こる回路性能のわずかな差異に従って乱数ビットを生成し得る。差異は極めて小さい可能性があることから、そのようなＰＵＦ回路は、供給電圧の変化、温度、雑音、電磁波などのような、環境条件の影響を通常は受けやすく、生成される乱数の不安定性をもたらす。その上、乱数の生成プロセスは多くの場合に内部トランジスタ構造を実質的に変更し得るので、ＰＵＦ回路は、経年劣化により劣化する可能性があり、あるいは、生成される乱数は、構造の変化を解析することによって追跡可能である。
【発明の概要】
【０００４】
本発明の一実施形態は、乱数ビット発生器を開示する。乱数ビット発生器は、電圧源、ビットデータセル、及び検知制御回路を含む。
【０００５】
電圧源は、エンロール動作中にスキャン電圧を供給する。データセルは第１トランジスタ及び第２トランジスタを含む。第１トランジスタは、第１ビットラインへ結合される第１端子、電圧源へ結合される第２端子、及び制御端子を備える。第２トランジスタは、第２ビットラインへ結合される第１端子、前記電圧源へ結合される第２端子、及び制御端子を備える。検知制御回路は、第１ビットライン及び第２ビットラインへ結合され、ビットデータセルのエンロール動作中に第１トランジスタ及び第２トランジスタにより生成される電流に従って乱数ビットを出力する。
【０００６】
本発明の他の実施形態は、乱数発生器を開示する。乱数発生器は、電圧源、第１選択回路、第２選択回路、複数のビットデータセル、及び検知制御回路を含む。
【０００７】
電圧源は、エンロール動作中にスキャン電圧を供給する。第１選択回路は、第１メインビットライン及び第２メインビットラインへ結合される。第２選択回路は、電圧源へ結合される。複数のビットデータセルの夫々は、第１トランジスタ及び第２トランジスタを含む。第１トランジスタは、第１選択回路へ結合される第１端子、第２選択回路へ結合される第２端子、及び制御端子を備える。第２トランジスタは、第１選択回路へ結合される第１端子、第２選択回路へ結合される第２端子、及び制御端子を備える。検知制御回路は、第１メインビットライン及び第２メインビットラインを通じて第１選択回路へ結合される。
【０００８】
複数のビットデータセルの第１ビットデータセルのエンロール動作中に、第１選択回路は、第１メインビットラインと第１ビットデータセルとの間の電気接続を形成し、第２メインビットラインと第１ビットデータセルとの間の電気接続を形成し、第２選択回路は、電圧源と第１ビットデータセルとの間の電気接続を形成し、検知制御回路は、第１メインビットライン及び第２メインビットラインでの電流に従って乱数ビットを出力する。
【０００９】
本発明のこれら及び他の目的は、様々な図及び図面で表されている好適な実施形態の以下の詳細な説明を読んだ後できっと当業者に明らかになるだろう。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態に従う乱数ビット発生器を示す。
【図２】２つのトランジスタのチャネルに沿ったエネルギバンド図を示す。
【図３】本発明の他の実施形態に従う乱数ビット発生器を示す。
【図４】本発明の他の実施形態に従う乱数ビット発生器を示す。
【図５】本発明の一実施形態に従う乱数発生器を示す。
【発明を実施するための形態】
【００１１】
図１は、本発明の一実施形態に従う乱数ビット発生器１００を示す。乱数ビット発生器１００は、電圧源１１０、ビットデータセル１２０、及び検知制御回路１３０を含む。
【００１２】
ビットデータセル１２０は、第１トランジスタ１２２Ａ及び第２トランジスタ１２２Ｂを含む。図１では、第１トランジスタ１２２Ａ及び第２トランジスタ１２２Ｂは、Ｎ型トランジスタである。第１トランジスタ１２２Ａは、第１ビットラインＢＬ１へ結合された第１端子と、電圧源１１０へ結合された第２端子と、第１トランジスタ１２２Ａの第１端子へ結合された制御端子とを備える。第２トランジスタ１２２Ｂは、第２ビットラインＢＬ２へ結合された第１端子と、電圧源１１０へ結合された第２端子と、第２トランジスタ１２２Ｂの第１端子へ結合された制御端子とを備える。また、検知制御回路１３０は、第１ビットラインＢＬ１及び第２ビットラインＢＬ２へ結合され得る。
【００１３】
いくつかの実施形態において、第１トランジスタ１２２Ａ及び第２トランジスタ１２２Ｂは、同じサイズを有するよう設計されてよい。しかし、例えば、制限なしに、リソグラフィープロセス及び／又はエッチングパターニングプロセスにおいて引き起こされるプロセス変動により、第１トランジスタ１２２Ａ及び第２トランジスタ１２２Ｂの実際のチャネル長は、厳密には同じにならない。すなわち、チャネル長変動は必然であり、２つのトランジスタ１２２Ａ及び１２２Ｂが地理的に互いに隣接している場合でさえ、チャネル長変動は依然として存在する。
【００１４】
第１トランジスタ１２２Ａ及び第２トランジスタ１２２Ｂのチャネル長は異なり得るので、障壁を下げるために、かつ、それら２つのトランジスタ１２２Ａ及び１２２Ｂのパンチスルー電流を誘導するために必要とされる電圧も、異なることになる。図２は、２つのトランジスタＭ１及びＭ２のチャネルに沿ったエネルギバンド図を示す。図２において、同じ電圧が２つのトランジスタＭ１及びＭ２に印加され、一方、トランジスタＭ１のチャネル長は、トランジスタＭ２のチャネル長よりも長い。この場合に、トランジスタＭ２でのドレイン誘起障壁低下は、トランジスタＭ１でのドレイン誘起障壁低下よりも明らかである。すなわち、トランジスタＭ１と比較して、トランジスタＭ２は、より低いドレイン電圧でパンチスルー電流を誘導する。従って、ドレイン電圧が特定のレベルに達する場合に、トランジスタＭ２はパンチスルー電流を誘導し始めることができるが、トランジスタＭ１はそうすることができない。
【００１５】
また、パンチスルー電流は障壁低下に指数関数的に比例するので、たとえチャネル長変動が小さいようであったとしても、現象は容易に観測可能である。
【００１６】
パンチスルー電流を誘導し、トランジスタ１２２Ａ及び１２２Ｂの間の差を記録するために、すなわち、乱数ビットをエンロールするために、電圧源１１０は、トランジスタ１２２Ａ及び１２２Ｂの一方でパンチスルー電流を誘導するようスキャン電圧ＶＳを供給することができ、検知制御回路１３０は、トランジスタ１２２Ａ及び１２２Ｂによって生成される電流に従って乱数ビットを出力及び記憶する。
【００１７】
本発明のいくつかの実施形態において、ビットデータセル１２０のエンロール動作中に、スキャン電圧ＶＳは、デフォルト電圧から増大し始める、デフォルト電圧は、例えば、制限なしに、システム内の基準電圧、又は接地電圧であることができる。スキャン電圧ＶＳが増大するにつれて、チャネル長が短い方のトランジスタは、パンチスルーされ、電流を生成し始める。例えば、第１トランジスタ１２２Ａがより短いチャネル長を有している場合には、第１トランジスタ１２２Ａが最初に電流を生成し始め、第１ビットラインＢＬ１は変化することになる。第１ビットラインＢＬ１での電圧レベルが増大するにつれて、検知制御回路１３０は、然るべくデータビットを出力及び記憶する。
【００１８】
例えば、図１において、検知制御回路１３０は、ラッチ１３２を含むことができる。ラッチ１３２は、第１ビットラインＢＬ１へ結合された第１データ端子と、第２ビットラインＢＬ２へ結合された第２データ端子とを備える。この場合に、第１ビットラインＢＬ１での電圧レベルが増大するとき、ラッチ１３２はトリガされ、第１データ端子での電圧レベルをハイ電圧に高め、かつ、第２データ端子での電圧レベルをロー電圧に保つ。ラッチ１３２での第１データ端子がハイ電圧に達し、ラッチ１３２の第２データ端子がロー電圧のままであると、ラッチ１３２は安定モードに入り、電圧レベルは保持されることになる。従って、第１ビットラインＢＬ１は、乱数ビットＢ１を（例えば、制限なしに）“１”として表すハイ電圧にあり、第２ビットラインＢＬ２は、乱数ビットＢ２を（例えば、制限なしに）“０”として表すロー電圧にある。すなわち、ラッチ１３２は、ラッチ１３２の第１データ端子及び第２データ端子での電圧に夫々従ってラッチ１３２の第１データ端子及び第２データ端子を通じて乱数ビットＢ１及び乱数ビットＢ１と相互補完的である乱数ビットＢ２を出力及び記憶することができる。いくつかの実施形態において、乱数ビットＢ１及びＢ２は、差動対として出力され得るが、いくつかの他の実施形態では、乱数ビットＢ１及びＢ２の一方のみが出力及び使用される。
【００１９】
図１において、ラッチ１３２は、第１インバータＩＮＶ１及び第２インバータＩＮＶ２を含むことができる。第１インバータＩＮＶ１は、ラッチ１３２の第１データ端子へ結合された入力端子と、ラッチ１３２の第２データ端子へ結合された出力端子とを備える。第２インバータＩＮＶ２は、ラッチ１３２の第２データ端子へ結合された入力端子と、ラッチ１３２の第１データ端子へ結合された出力端子とを備える。なお、いくつかの他の実施形態では、ラッチ１３２は、異なる構造によって実装されてもよい。
【００２０】
また、エンロール動作中、スキャン電圧ＶＳは、検知制御回路１３０が第１データビットＢ１を出力する場合に増大するのを止め、他方のトランジスタがパンチスルーされ電流を生成することを防ぐ。
【００２１】
チャネル長の変動は予測不可能でありかつ制御不可能であるから、トランジスタ１２２Ａ及び１２２Ｂに存在する固有特性に従って乱数ビット発生器１００によって生成される乱数ビットは、セキュリティ用途のために非常に適切である。更に、パンチスルー電流を誘導するために必要とされる電圧は、第１トランジスタ１２２Ａの破壊電圧及び第２トランジスタ１２２Ｂの破壊電圧よりも小さい。例えば、トランジスタ１２２Ａ及び１２２Ｂの破壊電圧は１０Ｖよりも大きく、一方、パンチスルー電流を誘導する電圧は、いくつかの実施形態において、１．６Ｖであることができる。より低い動作電圧により、エンロール動作は、第１トランジスタ１２２Ａ及び第２トランジスタ１２２Ｂの構造にダメージを与えることなしに、電力がオン及びオフされる場合に繰り返し実行され得る。
【００２２】
また、本実施形態では、乱数ビットＢ１及びＢ２はラッチ１３２に記憶されるので、これはＳＲＡＭセルと同様であり、乱数ビットＢ１及びＢ２は、電力がオフされるときに失われる。しかし、チャネル長の変動は周囲条件に影響されないので、生成される乱数ビットは非常に安定しており再現可能であることができる。すなわち、電力が再びオンされるときに、同じ数の乱数ビットＢ１及びＢ２が再び生成され得る。また、乱数ビット発生器１００が同じ乱数ビットＢ１及びＢ２を再び生成することができることを確かにするために、ラッチ１３２は、エンロール動作の前に毎回リセットされ得、乱数ビットＢ１及びＢ２の値が未知の回路状態によって影響を及ぼされることを防ぐ。オンデマンドの生成の特性により、乱数ビットは、追跡することがより一層困難となり、よって、安全性は、更に改善され得る。
【００２３】
図１において、第１トランジスタ１２２Ａの制御端子は、第１トランジスタ１２２Ａの第１端子へ結合され得、第２トランジスタ１２２Ｂの制御端子は、第２トランジスタ１２２Ｂの第１端子へ結合され得る。しかし、いくつかの他の実施形態では、第１トランジスタ１２２Ａの制御端子及び第２トランジスタ１２２Ｂの制御端子は、浮いていることもできる。
【００２４】
いくつかの実施形態において、第１トランジスタ１２２Ａ及び第２トランジスタ１２２Ｂは、金属酸化膜半導体（ＭＯＳ）電界効果トランジスタであることができる。しかし、いくつかの他の実施形態では、第１トランジスタ１２２Ａ及び第２トランジスタ１２２Ｂは、silicon-oxide-nitride-oxide-silicon（ＳＯＮＯＳ）トランジスタ又はoxide-nitride-oxide（ＯＮＯ）トランジスタであることができる。更に、図１において、第１トランジスタ１２２Ａ及び第２トランジスタ１２２ＢはＮ型トランジスタであるが、いくつかの他の実施形態では、第１トランジスタ１２２Ａ及び第２トランジスタ１２２ＢはＰ型トランジスタであることができる。
【００２５】
図３は、本発明の他の実施形態に従う乱数ビット発生器２００を示す。図３において、乱数ビット発生器１００及び２００は、類似した構造を有し、同様の原理により動作することができる。しかし、ビットデータセル２２０に含まれる第１トランジスタ２２２Ａ及び第２トランジスタ２２２ＢはＰ型トランジスタであることができる。この場合に、第１トランジスタ２２２Ａの制御端子は、第１トランジスタ２２２Ａの第２端子へ結合され得、第２トランジスタ２２２Ｂの制御端子は、第２トランジスタ２２２Ｂの第２端子へ結合され得る。しかし、いくつかの実施形態において、第１トランジスタ２２２Ａ及び第２トランジスタ２２２Ｂの制御端子は、システム要件に従って浮いていることもできる。
【００２６】
更に、図３において、検知制御回路２３０は、ラッチ２３２、第１増幅器２３４、及び第２増幅器２３６を含む。第１増幅器２３４は、第１ビットラインＢＬ１へ結合された第１入力端子と、基準電圧Ｖ０を受ける第２入力端子と、第１メインビットラインＭＢＬ１へ結合された出力端子とを備える。第２増幅器２３６は、第２ビットラインＢＬ２へ結合された第１入力端子と、基準電圧Ｖ０を受ける第２入力端子と、第２メインビットラインＭＢＬ２へ結合された出力端子とを備える。
【００２７】
ラッチ２３２は、第１メインビットラインＭＢＬ１を通じて第１増幅器２３４の出力端子へ結合された第１データ端子と、第２メインビットラインＭＢＬ２を通じて第２増幅器２３６の出力端子へ結合された第２データ端子とを備える。この場合に、ラッチ２３２は、ラッチ２３２の第１データ端子及び第２データ端子での電圧に従って乱数ビットＢ１及びＢ２を出力及び記憶することができる。増幅器２３４及び２３６により、電圧変化はより一層大きくなり、エンロール動作によって必要とされる時間は更に削減され得る。しかし、いくつかの実施形態において、電圧変化が間に合っている場合には、第１増幅器２３４及び第２増幅器２３６は、乱数ビット発生器１００のように、省略され得る。
【００２８】
図１及び３において、検知制御回路１３０及び２３０は、電圧変化を検知しかつ乱数ビットを記憶するためにラッチ１３２及び２３２を使用することができる。しかし、いくつかの他の実施形態では、検知制御回路は、電圧変化を検知しかつ乱数ビットを記憶するために、他のタイプのＳＲＡＭセルのような、他のタイプの回路を採用してもよい。
【００２９】
図４は、本発明の他の実施形態に従う乱数ビット発生器３００を示す。乱数ビット発生器１００及び３００は、類似した構造を有し、同様の原理で動作することができる。しかし、乱数ビット発生器３００の検知制御回路３３０は、差動増幅器３３２及びアナログ−デジタル変換器３３４を含むことができる。
【００３０】
差動増幅器３３２は、第１ビットラインＢＬ１へ結合された第１入力端子と、第２ビットラインＢＬ２へ結合された第２入力端子と、出力端子とを備える。アナログ−デジタル変換器３３４は、差動増幅器３３２の出力端子へ結合され得、差動増幅器３３２の出力端子での電圧信号に従ってメインビットラインＭＢＬ１を通じて乱数ビットＢ１を出力することができる。すなわち、差動増幅器３３２は、第１ビットラインＢＬ１及び第２ビットラインＢＬ２での電圧差に従って電圧信号を出力することができ、アナログ−デジタル変換器３３４は更に、電圧信号を、乱数ビットＢ１を示すための“１”又は“０”としてデジタル信号に変換することができる。この場合に、乱数ビットＢ１は、後続の回路によって直接に使用され得るか、あるいは、システムのレジスタに記憶され得る。
【００３１】
いくつかの実施形態において、認証のためのセキュリティキーを生成するために、又はデータ暗号化のための暗号化文字列を生成するために、システムは、所望の乱数を供給するよう複数の乱数ビットを必要とし得る。
【００３２】
図５は、本発明の実施形態に従う乱数発生器４００を示す。乱数発生器４００は、電圧源４１０、複数のビットデータセル４２０１〜４２０Ｎ、検知制御回路４３０、第１選択回路４４０、及び第２選択回路４５０を含む。なお、Ｎは正の整数である。
【００３３】
第１選択回路４４０は、第１メインビットラインＭＢＬ１及び第２メインビットラインＭＢＬ２へ結合され得、第２選択回路４５０は、電圧源４１０へ結合され得る。ビットデータセル４２０１〜４２０Ｎの夫々は、第１トランジスタ４２２Ａ及び第２トランジスタ４２２Ｂを含む。第１トランジスタ４２２Ａは、第１選択回路４４０へ結合された第１端子と、第２選択回路４５０へ結合された第２端子と、制御端子とを備える。第２トランジスタ４２２Ｂは、第１選択回路４４０へ結合された第１端子と、第２選択回路４５０へ結合された第２端子と、制御端子とを備える。検知制御回路４３０は、第１メインビットラインＭＢＬ１及び第２メインビットラインＭＢＬ２を通じて第１選択回路４４０へ結合され得る。
【００３４】
この場合に、第１選択回路４４０及び第２選択回路４５０は、エンロールされるべきビットデータセルを選択するために使用され得る。例えば、複数のビットデータセル４２０１〜４２０Ｎの中の第１ビットデータセル４２０１のエンロール動作中に、第２選択回路４５０は、電圧源４１０と第１ビットデータセル４２０１との間の電気接続を形成することができる。従って、第１ビットデータセル４２０１に含まれる第１トランジスタ４２２Ａ及び第２トランジスタ４２２Ｂの第２端子は、増大するスキャン電圧を受けることになる。また、第１選択回路４４０は、第１メインビットラインＭＢＬ１と第１ビットデータセル４２０１との間の電気接続を形成することができ、第２メインビットラインＭＢＬ２と第１ビットデータセル４２０１との間の電気接続を形成することができる。従って、検知制御回路４３０は、第１ビットデータセル４２０１に含まれるトランジスタ４２２Ａ及びトランジスタ４２２Ｂの一方によって生成されたパンチスルー電流を受けることができ、第１メインビットラインＭＢＬ１及び第２メインビットラインＭＢＬ２での電流に従って第１ビットデータセル４２０１によって生成される乱数ビットを出力することができる。
【００３５】
すなわち、第１選択回路４４０及び第２選択回路４５０により、複数のビットデータセル４２０１〜４２０Ｎは、同じ電圧源４１０及び同じ検知制御回路４３０を共有することによって、個別的にエンロールされ得る。
【００３６】
図５において、第１選択回路４４０は、検知制御回路４３０とビットデータセル４２０１〜４２０Ｎとの間の電気接続を制御する複数のスイッチを含むことができる。例えば、検知制御回路４３０とビットデータセル４２０１との間の電気接続を制御するために、第１選択回路４４０は、第１スイッチ４４２Ａ及び第２スイッチ４４２Ｂを含むことができる。第１スイッチ４４２Ａは、第１メインビットラインＭＢＬ１及び第１ビットデータセル４２０１の第１トランジスタ４２２Ａの第１端子へ結合され得る。また、第２スイッチ４４２Ｂは、第２メインビットラインＭＢＬ２及び第１ビットデータセル４２０１の第２トランジスタ４２２Ｂの第１端子へ結合され得る。
【００３７】
同様に、電圧源４１０とビットデータセル４２０１との間の電気接続を制御するために、第２選択回路４５０は、第１スイッチ４５２Ａ及び第２スイッチ４５２Ｂを含むことができる。第１スイッチ４５２Ａは、電圧源４１０及び第１ビットデータセル４２０１の第１トランジスタ４２２Ａの第２端子へ結合され得る。第２スイッチ４５２Ｂは、電圧源４１０及び第１ビットデータセル４２０１の第２トランジスタ４２２Ｂの第２端子へ結合され得る。
【００３８】
図５では、ビットデータセル４２０１〜４２０Ｎは一列に配置されており、夫々が、１つの制御信号により容易にエンロールされるよう選択され得るが、これは、本発明の適用範囲制限すべきでない。いくつかの実施形態において、ビットデータセル４２０１〜４２０Ｎは、メモリアレイとして配置されてもよく、第１選択回路４４０及び第２選択回路４５０は、エンロールされるべき所望のビットデータセルを選択するためのアドレス復号化制御を構成するよう、より多くのスイッチを含んでよい。
【００３９】
乱数発生器４００によって生成された乱数により、システムは、認証のための一意のセキュリティキーを生成し、あるいは、伝送データを保護するために伝送データを暗号化することが可能であり、システムの情報セキュリティを改善する。更に、乱数発生器４００は、同じビットデータセル４２０１〜４２０Ｎを用いて同じ乱数を常に再生することができるので、乱数はＳＲＡＭセルにおいて記憶され得、よって、乱数は、電力がオフされる場合に追跡不可能となり、乱数発生器４００によって生成された乱数をコピーする困難性を高める。
【００４０】
要約すると、乱数ビット発生器及び乱数発生器は、チャネル長変動によって引き起こされる内部トランジスタのパンチスルー電流の変動に従って乱数ビットを生成することができる。チャネル長の変動は周囲条件に影響されないので、生成される乱数ビットは非常に安定しており再現可能であることができる。更に、ＳＲＡＭセルのようなラッチ回路に乱数ビットを格納することによって、乱数ビットは、電力がオフされる場合に追跡不可能となり、乱数をコピーする困難性を高めかつ情報セキュリティを改善する。
【００４１】
当業者は、デバイス及び方法の多数の変更及び代替が、本発明の教示を保ちながら行われ得ることに容易に気付くだろう。然るに、上記の開示は、添付の特許請求の範囲の境界及び範囲によってのみ制限されると解釈されるべきである。
【符号の説明】
【００４２】
１００，２００，３００          乱数ビット発生器
１１０，４１０                  電圧源
１２０，２２０，４２０Ａ〜Ｎ    ビットデータセル
１２２Ａ，２２２Ａ，４２２Ａ    第１トランジスタ
１２２Ｂ，２２２Ｂ，４２２Ｂ    第２トランジスタ
１３０，２３０，３３０，４３０  検知制御回路
１３２，２３２                  ラッチ
２３４                          第１増幅器
２３６                          第２増幅器
３３２                          差動増幅器
３３４                          アナログ−デジタル変換器
４００                          乱数発生器
４４０                          第１選択回路
４４２Ａ〜Ｂ，４５２Ａ〜Ｂ      スイッチ
４５０                          第２選択回路
Ｂ１，Ｂ２                      乱数ビット
ＢＬ１                          第１ビットライン
ＢＬ２                          第２ビットライン
ＩＮＶ１                        第１インバータ
ＩＮＶ２                        第２インバータ
ＭＢＬ１                        第１メインビットライン
ＭＢＬ２                        第２メインビットライン
Ｖ０                            基準電圧
ＶＳ                            スキャン電圧
【図１】
2020013546.tif 000003
【図２】
2020013546.tif 000004
【図３】
2020013546.tif 000005
【図４】
2020013546.tif 000006
【図５】
2020013546.tif 000007
【手続補正書】
【提出日】平成31年4月22日(2019.4.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
エンロール動作中にスキャン電圧を供給するよう構成される電圧源と、
第１ビットラインへ結合される第１端子、前記電圧源へ結合される第２端子、及び制御端子を有する第１トランジスタと、第２ビットラインへ結合される第１端子、前記電圧源へ結合される第２端子、及び制御端子を有する第２トランジスタとを有するビットデータセルと、
前記第１ビットライン及び前記第２ビットラインへ結合され、前記ビットデータセルのエンロール動作中に前記第１トランジスタ及び前記第２トランジスタにより生成される電流に従って乱数ビットを出力するよう構成される検知制御回路と
を有する乱数ビット発生器。
【請求項２】
前記第１トランジスタの制御端子は浮いており、
前記第２トランジスタの制御端子は浮いている、
請求項１に記載の乱数ビット発生器。
【請求項３】
前記第１トランジスタ及び前記第２トランジスタは、Ｎ型トランジスタであり、
前記第１トランジスタの制御端子は、前記第１トランジスタの第１端子へ結合され、
前記第２トランジスタの制御端子は、前記第２トランジスタの第１端子へ結合される、
請求項１に記載の乱数ビット発生器。
【請求項４】
前記第１トランジスタ及び前記第２トランジスタは、Ｐ型トランジスタであり、
前記第１トランジスタの制御端子は、前記第１トランジスタの第２端子へ結合され、
前記第２トランジスタの制御端子は、前記第２トランジスタの第２端子へ結合される、
請求項１に記載の乱数ビット発生器。
【請求項５】
前記検知制御回路は、
前記第１ビットラインへ結合される第１データ端子、及び前記第２ビットラインへ結合される第２データ端子を有するラッチであり、当該ラッチの前記第１データ端子及び前記第２データ端子での電圧に従って前記乱数ビットを出力及び記憶するよう構成される前記ラッチ
を有する、
請求項１に記載の乱数ビット発生器。
【請求項６】
前記ラッチは、
当該ラッチの前記第１データ端子へ結合される入力端子、及び当該ラッチの前記第２データ端子へ結合される出力端子を有する第１インバータと、
当該ラッチの前記第２データ端子へ結合される入力端子、及び当該ラッチの前記第１データ端子へ結合される出力端子を有する第２インバータと
を有する、
請求項５に記載の乱数ビット発生器。
【請求項７】
前記ラッチは、前記エンロール動作の前に毎回リセットされる、
請求項５に記載の乱数ビット発生器。
【請求項８】
前記検知制御回路は、
前記第１ビットラインへ結合される第１入力端子、基準電圧を受けるよう構成される第２入力端子、及び出力端子を有する第１増幅器と、
前記第２ビットラインへ結合される第１入力端子、前記基準電圧を受けるよう構成される第２入力端子、及び出力端子を有する第２増幅器と、
前記第１増幅器の出力端子へ結合される第１データ端子、及び前記第２増幅器の出力端子へ結合される第２データ端子を有するラッチであり、当該ラッチの前記第１データ端子及び前記第２データ端子での電圧に従って前記乱数ビットを出力及び記憶するよう構成される前記ラッチと
を有する、
請求項１に記載の乱数ビット発生器。
【請求項９】
前記検知制御回路は、
前記第１ビットラインへ結合される第１入力端子、前記第２ビットラインへ結合される第２入力端子、及び出力端子を有する差動増幅器と、
前記差動増幅器の出力端子へ結合され、前記差動増幅器の出力端子での電圧に従って前記乱数ビットを出力するよう構成されるアナログ−デジタル変換器と
を有する、
請求項１に記載の乱数ビット発生器。
【請求項１０】
前記第１トランジスタ及び前記第２トランジスタは、silicon-oxide-nitride-oxide-silicon（ＳＯＮＯＳ）トランジスタ、oxide-nitride-oxide（ＯＮＯ）トランジスタ、金属酸化膜半導体（ＭＯＳ）トランジスタである、
請求項１に記載の乱数ビット発生器。
【請求項１１】
前記ビットデータセルのエンロール動作中、前記スキャン電圧は、デフォルト電圧から増大し始め、前記検知制御回路が前記乱数ビットを出力するときに増大するのを止める、
請求項１に記載の乱数ビット発生器。
【請求項１２】
前記スキャン電圧は、前記第１トランジスタの破壊電圧及び前記第２トランジスタの破壊電圧よりも小さい、
請求項１１に記載の乱数ビット発生器。
【請求項１３】
エンロール動作中にスキャン電圧を供給するよう構成される電圧源と、
第１メインビットライン及び第２メインビットラインへ結合される第１選択回路と、
前記電圧源へ結合される第２選択回路と、
複数のビットデータセルであり、夫々が、前記第１選択回路へ結合される第１端子、前記第２選択回路へ結合される第２端子、及び制御端子を有する第１トランジスタと、前記第１選択回路へ結合される第１端子、前記第２選択回路へ結合される第２端子、及び制御端子を有する第２トランジスタとを有する、前記複数のビットデータセルと、
前記第１メインビットライン及び前記第２メインビットラインを通じて前記第１選択回路へ結合される検知制御回路と
を有し、
前記複数のビットデータセルの第１ビットデータセルのエンロール動作中に、
前記第１選択回路は、前記第１メインビットラインと前記第１ビットデータセルとの間の電気接続を形成し、前記第２メインビットラインと前記第１ビットデータセルとの間の電気接続を形成し、
前記第２選択回路は、前記電圧源と前記第１ビットデータセルとの間の電気接続を形成し、
前記検知制御回路は、前記第１メインビットライン及び前記第２メインビットラインでの電流に従って乱数ビットを出力する、
乱数発生器。
【請求項１４】
前記第１トランジスタの制御端子は浮いており、
前記第２トランジスタの制御端子は浮いている、
請求項１３に記載の乱数発生器。
【請求項１５】
前記第１トランジスタ及び前記第２トランジスタは、Ｎ型トランジスタであり、
前記第１トランジスタの制御端子は、前記第１トランジスタの第１端子へ結合され、
前記第２トランジスタの制御端子は、前記第２トランジスタの第１端子へ結合される、
請求項１３に記載の乱数発生器。
【請求項１６】
前記第１トランジスタ及び前記第２トランジスタは、Ｐ型トランジスタであり、
前記第１トランジスタの制御端子は、前記第１トランジスタの第２端子へ結合され、
前記第２トランジスタの制御端子は、前記第２トランジスタの第２端子へ結合される、
請求項１３に記載の乱数発生器。
【請求項１７】
前記第１ビットデータセルのエンロール動作中に、前記スキャン電圧は、デフォルト電圧から増大し始め、前記検知制御回路が第１データビットを出力するときに増大するのを止める、
請求項１３記載の乱数発生器。
【請求項１８】
前記スキャン電圧は、前記第１ビットデータセルにおける第１トランジスタの破壊電圧及び第２トランジスタの破壊電圧よりも小さい、
請求項１７に記載の乱数発生器。
【請求項１９】
前記第１選択回路は、
前記第１メインビットライン及び前記第１ビットデータセルの第１トランジスタの第１端子へ結合される第１スイッチと、
前記第２メインビットライン及び前記第１ビットデータセルの第２トランジスタの第１端子へ結合される第２スイッチと
を有する、
請求項１３に記載の乱数発生器。
【請求項２０】
前記第２選択回路は、
前記電圧源及び前記第１ビットデータセルの第１トランジスタの第２端子へ結合される第３スイッチと、
前記電圧源及び前記第１ビットデータセルの第２トランジスタの第２端子へ結合される第４スイッチと
を有する、
請求項１９に記載の乱数発生器。
【外国語明細書】
2020013546000001.pdf