(57)【要約】      （修正有）【課題】電圧調整部からの出力電圧が上昇する異常により、負荷において生じる二次的な異常の発生確率を一層低減し得るインピーダンス低減装置、電源装置、電源、インピーダンス低減方法及びインピーダンス低減処理プログラムを提供する。【解決手段】インピーダンス低減装置（電源モジュール１０１）は、入力電圧を調整し出力する電圧調整部１０６からの出力電圧が閾値を超えたか否かを判定する判定部１０３と、判定に係る判定結果が、出力電圧の値が閾値を超えた旨である場合に、電圧調整部１０６の後段とグランドとの間のインピーダンスを減らすインピーダンス低減部（ＦＥＴ制御部１４１）と、を備える。【選択図】図４
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【特許請求の範囲】
【請求項１】
入力電圧を調整し出力する電圧調整部からの出力電圧が閾値を超えたか否かを判定する判定部と、
前記判定に係る判定結果が前記出力電圧の値が前記閾値を超えた旨である場合に、前記電圧調整部の後段とグランドとの間のインピーダンスを低減するインピーダンス低減部と、
を備える、インピーダンス低減装置。
【請求項２】
前記インピーダンス低減部は、前記判定結果が前記出力電圧の値が前記閾値を超えた旨である場合に、前記後段を、直接又は有限のインピーダンスを有する物を介して接地する、請求項１に記載されたインピーダンス低減装置。
【請求項３】
前記インピーダンス低減部が、前記後段と前記グランドとの間に設置されたスイッチを備え、前記低減が、前記スイッチが前記後段と前記グランドと直接又は第二のインピーダンスを有する物を介して導通させることにより行われる、請求項１又は請求項２に記載されたインピーダンス低減装置。
【請求項４】
前記スイッチにおける二端子間の導通と絶縁とを切り替えるスイッチ制御部をさらに備える、請求項３に記載されたインピーダンス低減装置。
【請求項５】
前記出力電圧の出力を停止する停止部をさらに備え、前記停止部は、前記判定結果が前記出力電圧の値が前記閾値を超えた旨である場合に、前記停止を行う、請求項１乃至請求項４のうちのいずれか一に記載されたインピーダンス低減装置。
【請求項６】
前記後段に、ダイオードと第二電界効果トランジスタとを並列に接続させたものが直列に接続されており、前記判定結果が前記出力電圧の値が前記閾値を超えた旨である場合に前記第二電界効果トランジスタがソース−ドレイン間を絶縁させる、請求項１乃至請求項５のうちのいずれか一に記載されたインピーダンス低減装置。
【請求項７】
請求項１乃至請求項６のうちのいずれか一に記載されたインピーダンス低減装置と、前記電圧調整部とを備える、電源装置。
【請求項８】
請求項７に記載された電源装置を、複数台、並列に接続させた電源。
【請求項９】
入力電圧を調整し出力する電圧調整部からの出力電圧が閾値を超えたか否かを判定し、
前記判定に係る判定結果が、前記出力電圧の値が前記閾値を超えた旨である場合に、前記電圧調整部の後段とグランドとの間のインピーダンスを低減する、
インピーダンス低減方法。
【請求項１０】
入力電圧を調整し出力する電圧調整部からの出力電圧が閾値を超えたか否かを判定する処理と、
前記判定に係る判定結果が、前記出力電圧の値が前記閾値を超えた旨である場合に、前記電圧調整部の後段とグランドとの間のインピーダンスを低減する処理と
をコンピュータに実行させるインピーダンス低減処理プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源からの出力異常の影響を抑える方法に関する。
【背景技術】
【０００２】
複数の電源モジュールを並列接続することにより冗長性を持たせた電源の場合、電流の逆流防止の観点から、一般的に、各電源モジュールからの出力部にオアリング素子が挿入される（特許文献１参照）。
【０００３】
図１は、冗長構成を有する電源の一般的な例である電源１００の構成を表す概念図である。
【０００４】
図１に表す電源１００は、並列接続された二台の電源モジュールにより冗長構成を持たせたものである。電源１００は、例えば、サーバ用の電源である。
【０００５】
図１に表すように、電源１００は、電源モジュール１０１ａ及び１０１ｂを備える。
【０００６】
電源モジュール１０１ａ及び１０１ｂの各々（各電源モジュール）には共通の入力電圧である電圧Ｖｉｎが入力される。各電源モジュールは、等しい出力電圧である電圧Ｖｏｕｔを負荷２０１へ出力することが想定されている。電源１００において、電源モジュール１０１ａ及び１０１ｂのうちの一方からの出力が停止されても、他方からの出力が維持される場合には、負荷２０１への電圧Ｖｏｕｔの供給は継続される。
【０００７】
図２は、図１に表す各電源モジュールの例である電源モジュール１０１の構成を表す概念図である。
【０００８】
電源モジュール１０１は、電圧制御部１０３と、電圧調整部１０６と、電圧検出部１１１と、オアリング素子１２０と、コンデンサ１２６と、ＦＥＴ制御部１３１と、電流検出部１４６とを備える。ここで、ＦＥＴは、Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒの略である。
【０００９】
オアリング素子１２０は、ダイオード１２１と、ＦＥＴ１１６とを備える。
【００１０】
電圧検出部１１１は、電圧調整部１０６からの出力電圧である電圧Ｖｍを検出し、電圧Ｖｍを表す信号Ｓ２を電圧制御部１０３へ送付する。
【００１１】
電圧制御部１０３は、信号Ｓ２が表す電圧Ｖｍを、電圧Ｖｍについての設定値である電圧Ｖｓ１に近づける制御信号である信号Ｓ１を電圧調整部１０６へ逐次送付する。当該信号Ｓ１としては、出力値を設定値に近づけるために一般的に用いられる周知の制御信号を用いることができる。
【００１２】
電圧制御部１０３は、また、電圧検出部１１１から送付された信号Ｓ２が表す電圧Ｖｍが、閾値Ｖｔ１を超えたかについての判定を行う。閾値Ｖｔ１は、電圧Ｖｍが閾値Ｖｔ１を超えた場合は、電圧Ｖｍが高すぎる異常が生じたとして電源モジュール１０１が出力電圧である電圧Ｖｏｕｔの負荷２０１への供給を停止する趣旨で、予め定められた電圧Ｖｍについての閾値である。電圧Ｖｏｕｔの負荷２０１への供給を停止する理由は、出力電圧が高すぎる異常が生じた場合に負荷２０１で損傷等が発生するのをできるだけ抑えるためである。
【００１３】
電圧制御部１０３は、電圧Ｖｍが閾値Ｖｔ１を超えたことを判定した場合は、電圧調整部１０６へ送付する信号Ｓ１を、電圧調整部１０６に出力を停止させる内容にする。
【００１４】
電圧調整部１０６は、例えば、ＤＣ−ＤＣコンバータ又はＡＣ−ＤＣコンバータである。ここで、ＤＣは、Ｄｉｒｅｃｔ  Ｃｕｒｒｅｎｔの略である。また、ＡＣは、Ａｌｔｅｒｎａｔｉｎｇ  Ｃｕｒｒｅｎｔの略である。
【００１５】
電圧調整部１０６がＤＣ−ＤＣコンバータである場合には、入力電圧である電圧Ｖｉｎは直流電圧である。電圧調整部１０６がＡＣ−ＤＣコンバータである場合には、電圧Ｖｉｎは交流電圧である。電圧調整部１０６からの出力電圧である電圧Ｖｍは直流電圧である。
【００１６】
電圧調整部１０６は、例えば、その出力電圧である電圧Ｖｍを変更するための可変抵抗を備えている。その場合、電圧調整部１０６は、信号Ｓ１に従い、前記可変抵抗の抵抗値を変えることにより、電圧Ｖｍの値を調整する。
【００１７】
電圧調整部１０６は、また、例えば、出力を停止させるためのスイッチを備えている。その場合、電圧調整部１０６は、電圧制御部１０３から送付された信号Ｓ１が出力の停止を指示する内容である場合には、当該スイッチをオフにして、出力を停止する。
【００１８】
電流検出部１４６は、オアリング素子１２０からの出力電流の電流値Ｉｏｕｔを検出する。電流検出部１４６は、電流値Ｉｏｕｔを表す信号である信号Ｓ７をＦＥＴ制御部１３１へ送付する。
【００１９】
ＦＥＴ制御部１３１は、電流検出部１４６から送付された信号Ｓ７が表す電流値Ｉｏｕｔが閾値Ｉｔｈを超えているかについての判定を行う。ＦＥＴ制御部１３１は、電流値Ｉｏｕｔが閾値Ｉｔｈを超えていることを判定した場合は、ＦＥＴ１１６のゲートに送付する信号Ｓ４を、ソース−ドレイン間を導通させるレベル（以下、「オンレベル」という。）にする。ＦＥＴ制御部１３１は、電流値Ｉｏｕｔが閾値Ｉｔｈ以下であることを判定した場合は、ＦＥＴ１１６のゲートに送付する信号Ｓ４を、ソース−ドレイン間を絶縁させるレベル（以下、「オフレベル」という。）にする。当該動作は、電源モジュールにおいてＦＥＴを備えるオアリング素子に対して行う一般的な制御である。
【００２０】
ＦＥＴ１１６は、ＦＥＴ制御部１３１から送付される信号Ｓ４がオンレベルの間は、ソース−ドレイン間を導通させる。ＦＥＴ１１６は、信号Ｓ４がオフレベルの間は、ソース−ドレイン間を絶縁させる。
【００２１】
ダイオード１２１は、ＦＥＴ１１６に付随してオアリング素子１２０に含まれるボディダイオードであっても構わない。
【００２２】
コンデンサ１２６は、電圧調整部１０６からの出力に含まれるノイズの除去や、当該出力の平滑化のために挿入されている。
【先行技術文献】
【特許文献】
【００２３】
【特許文献１】特開２０１５−１９２３０１号公報
【発明の概要】
【発明が解決しようとする課題】
【００２４】
図３は、図２に表す電源モジュール１０１において、電圧Ｖｍが上昇する異常が生じた場合の、電源モジュール１０１からの出力電圧である電圧Ｖｏｕｔの時間変化を表すイメージ図である。図３では、時刻ｔ１で、電圧Ｖｍが上昇する異常が生じた結果として電圧Ｖｏｕｔの上昇が始まった場合を想定している。
【００２５】
なお、電圧Ｖｏｕｔは、電圧Ｖｍから、電圧調整部１０６の出力端子から電源モジュール１０１の出力端子までの間の電流経路における電圧降下分を減じた値である。当該電圧降下分が無視できる場合には、電圧Ｖｏｕｔは電圧Ｖｍに等しい。ＦＥＴ制御部１３１によるＦＥＴ１１６のオン／オフは前記電圧降下分の低減及びそれにともなう消費電力及び発熱の低減を目的とするものであるので、前記電圧降下分は通常は無視し得る。
【００２６】
電圧制御部１０３は時刻ｔ２で電圧Ｖｍが閾値Ｖｔ１（図３の電圧Ｖｔ２に対応する電圧Ｖｍについての閾値）を超えたことを判定し、電圧調整部１０６へ送付する信号Ｓ１を、出力を停止させる内容にする。電圧調整部１０６は、信号Ｓ１の当該内容を受けて、出力を停止する。これにより、電圧Ｖｏｕｔは、時刻ｔ２で、電圧Ｖｔ２に到達した後に減少する。
【００２７】
時刻ｔ２において、電圧Ｖｏｕｔは電圧Ｖｔ２に到達する。電圧Ｖｔ２は、一般的に、電圧Ｖｏｕｔについての設定値（定格電圧）である設定値Ｖｓ２の１１０％乃至１３０％程度（典型的には１２０％）になるように設定される。
【００２８】
時刻ｔ２において、図２に表すコンデンサ１２６には電圧Ｖｔ２に応じた電荷が蓄えられている。そのため、時刻ｔ２以降も、コンデンサ１２６からダイオード１２１を通じて負荷２０１へ電流が供給される。当該電流は、徐々に減少しゼロに近づくが、時刻ｔ１と時刻ｔ３の期間では、電圧Ｖｏｕｔは、定格電圧である設定値Ｖｓ２を超える。
【００２９】
そして、負荷２０１が備える構成によっては、電圧Ｖｏｕｔが電圧Ｖｔ２に到達することは許容できても、時刻ｔ１と時刻ｔ３の間の電圧Ｖｏｕｔが設定値Ｖｓ２を超える期間の長さが許容できない場合がある。出力電圧が設定値を超える異常により負荷２０１において生じる二次的な異常を抑えるためには、出力電圧が設定値を超えている期間をできるだけ短くすべきである。
【００３０】
本発明は、電圧調整部からの出力電圧が上昇する異常により、負荷において生じる二次的な異常の発生確率を一層低減し得るインピーダンス低減装置等の提供を目的とする。
【課題を解決するための手段】
【００３１】
本発明のインピーダンス低減装置は、入力電圧を調整し出力する電圧調整部からの出力電圧が閾値を超えたか否かを判定する判定部と、前記判定に係る判定結果が前記出力電圧の値が前記閾値を超えた旨である場合に、前記電圧調整部の後段とグランドとの間のインピーダンスを減らすインピーダンス低減部とを備える。
【発明の効果】
【００３２】
本発明のインピーダンス低減装置等は、電圧調整部からの出力電圧が上昇する異常により、負荷において生じる二次的な異常の発生確率を一層低減し得る。
【図面の簡単な説明】
【００３３】
【図１】冗長構成を有する電源の一般的な構成例を表す概念図である。
【図２】図１に表す各電源モジュールの構成例を表す概念図である。
【図３】図２に表す電源モジュールにおける出力電圧の時間変化を表すイメージ図である。
【図４】本実施形態の電源モジュールの構成例を表す概念図である。
【図５】本実施形態の電圧制御部が、出力が上昇する異常が生じた場合に行う処理の処理フロー例を表す概念図である。
【図６】本実施形態の電源モジュールにおいて異常が生じた場合の出力電圧の時間変化を表すイメージ図（その１）である。
【図７】本実施形態の電源モジュールにおいて異常が生じた場合の出力電圧の時間変化を表すイメージ図（その２）である。
【図８】実施形態のインピーダンス低減装置の最小限の構成を表すブロック図である。
【発明を実施するための形態】
【００３４】
本実施形態の電源の構成は図１に表す電源１００であるが、本実施形態の各電源１００が備える各電源モジュールの構成は図２に表すものと異なる。
【００３５】
図４は、本実施形態の電源モジュールの例である電源モジュール１０１の構成を表す概念図である。
【００３６】
図４に表す電源モジュール１０１の説明は、以下の説明を除き、図２に表す電源モジュール１０１の説明と同じである。以下、図４に表す電源モジュール１０１における図２に表す電源モジュール１０１と異なる部分について説明する。なお、以下の説明と背景技術の項における説明とが異なる場合は、以下の説明を優先する。
【００３７】
図４に表す電源モジュール１０１は、図２に表す電源モジュール１０１が備える構成に加えて、ＦＥＴ制御部１４１とＦＥＴ１３６とを備える。
【００３８】
電圧制御部１０３は、電圧Ｖｍが閾値Ｖｔ１を超えたことを判定した場合は、次の二つの動作を行う。
【００３９】
その動作は、一つには、電圧調整部１０６へ送付する信号Ｓ１を、電圧調整部１０６に出力を停止させる内容にするものである。
【００４０】
上記動作は、二つには、ＦＥＴ制御部１３１へ送付する信号Ｓ３を、ＦＥＴ１１６のソース−ドレイン間の絶縁を指示する内容にするものである。
【００４１】
電圧制御部１０３は、また、電圧Ｖｍが閾値Ｖｔ１を超えたことを判定した場合は、ＦＥＴ制御部１４１へ送付する信号Ｓ５を、ＦＥＴ制御部１４１に、ＦＥＴ１３６のゲートに送付する信号Ｓ６をオフレベルからオンレベルに切り替えさせる内容にする。ここで、ＦＥＴ制御部１４１は信号Ｓ５が上記内容でない場合にはＦＥＴ１３６のゲートに送付する信号Ｓ６をオフレベルにすることを前提とする。
【００４２】
ＦＥＴ制御部１３１は、電圧制御部１０３から送付された信号Ｓ３が、信号Ｓ４をオフレベルにさせる内容である場合には、信号Ｓ７が表す電流値Ｉｏｕｔに関係なく、信号Ｓ４をオフレベルにする。
【００４３】
ＦＥＴ制御部１４１は、電圧制御部１０３から送付された信号Ｓ５が上記内容の場合は、ＦＥＴ１３６のゲートに送付する信号Ｓ６をオフレベルからオンレベルに切り替える。
【００４４】
ＦＥＴ１３６は、ＦＥＴ制御部１４１からゲートに送付される信号Ｓ６がオフレベルの間は、ソース−ドレイン間を絶縁させる。ＦＥＴ１３６は、また、信号Ｓ６がオンレベルの間は、ソース−ドレイン間を導通させる。
【００４５】
図５は、図４に表す電圧制御部１０３が行う、電圧Ｖｍが上昇する異常が生じた場合の処理の処理フロー例を表す概念図である。
【００４６】
電圧制御部１０３は、例えば、外部からの開始情報の入力により、図５に表す処理を開始する。
【００４７】
そして、電圧制御部１０３は、Ｓ１０１の処理として、電圧調整部１０６からの出力電圧である電圧Ｖｍが閾値Ｖｔ１を超えたかについての判定を行う。ここで、閾値Ｖｔ１は、電圧Ｖｍが閾値Ｖｔ１を超えた場合に電圧Ｖｍが上昇する異常が生じたものとする趣旨で予め定められた電圧Ｖｍについての閾値である。
【００４８】
電圧制御部１０３は、Ｓ１０１の処理による判定結果がｙｅｓの場合は、Ｓ１０２乃至Ｓ１０４の処理を行う。
【００４９】
一方、電圧制御部１０３は、Ｓ１０１の処理による判定結果がｎｏの場合は、Ｓ１０１の処理を再度行う。
【００５０】
電圧制御部１０３は、Ｓ１０２の処理を行う場合は、同処理として、電圧調整部１０６へ送付する信号Ｓ１を、出力を停止させる内容にする。電圧調整部１０６は、信号Ｓ１の当該内容を受けて出力を停止する。
【００５１】
電圧制御部１０３は、Ｓ１０３の処理を行う場合は、同処理として、ＦＥＴ制御部１３１へ送付する信号Ｓ３を、信号Ｓ４をオフレベルにさせる内容にする。ＦＥＴ制御部１３１は、信号Ｓ３の当該内容を受けて、信号Ｓ４をオフレベルにする。ＦＥＴ制御部１３１は、信号Ｓ４が既にオフレベルの場合はオフレベルを維持する。
【００５２】
電圧制御部１０３は、Ｓ１０４の処理を行う場合は、同処理として、ＦＥＴ制御部１４１へ送付する信号Ｓ５を、信号Ｓ６をオンレベルにさせる内容にする。ＦＥＴ制御部１４１は、信号Ｓ５の当該内容を受けて、信号Ｓ６をオンレベルにする。ここで、ＦＥＴ制御部１４１は、信号Ｓ５が信号Ｓ６をオンレベルにさせる旨でない場合には、信号Ｓ６をオフレベルにすることを前提とする。
【００５３】
電圧制御部１０３は、Ｓ１０２乃至Ｓ１０４の処理が終了した場合には、図５に表す処理を終了する。
【００５４】
電圧制御部１０３は、例えば、プロセッサやコンピュータを備えており、それらの動作により図５に表す処理を実行する。図５に表す処理をコンピュータが実行する場合、当該コンピュータは、図５に表す処理を、図示しない記憶部が保持するプログラムにより実行しても構わない。
【００５５】
図６は、図４に表す電源モジュール１０１において、電圧Ｖｍが高くなる異常が生じた場合の、出力電圧である電圧Ｖｏｕｔの時間変化を表すイメージ図である。
図６では、図３に表す場合と同様に、時刻ｔ１で、電圧Ｖｍが上昇する異常が生じた結果として電圧Ｖｏｕｔの上昇が始まる場合を想定している。
【００５６】
なお、電圧Ｖｏｕｔは、電圧Ｖｍから、電圧調整部１０６の出力端子から電源モジュール１０１の出力端子までの間の電流経路における電圧降下分を減じた値である。当該電圧降下分が無視できる場合には、電圧Ｖｏｕｔは電圧Ｖｍに等しい。ＦＥＴ制御部１３１によるＦＥＴ１１６のオン／オフは前記電圧降下分の低減及びそれにともなう消費電力及び発熱の低減を目的とするものであるので、前記電圧降下分は通常は無視し得る。
【００５７】
電圧制御部１０３は、図３に表す場合と同様に、時刻ｔ２で電圧Ｖｍが閾値Ｖｔ１（図６の電圧Ｖｔ２に対応する電圧Ｖｍについての閾値）を超えたことを判定し、電圧調整部１０６へ送付する信号Ｓ１を、出力を停止させる内容にする。電圧調整部１０６は、信号Ｓ１の当該内容を受けて、出力を停止する。
【００５８】
電圧制御部１０３は、また、時刻ｔ２で、ＦＥＴ制御部１３１に送付する信号Ｓ３を、信号Ｓ４をオフレベルにさせる内容にする。ＦＥＴ制御部１３１は、信号Ｓ３の当該内容を受けて、信号Ｓ４をオフレベルにする。そして、ＦＥＴ１１６は、ソース−ドレイン間を絶縁させる。
【００５９】
電圧制御部１０３は、また、時刻ｔ２で、ＦＥＴ制御部１４１に送付する信号Ｓ５を、信号Ｓ６をオンレベルにさせる内容にする。ＦＥＴ制御部１４１は、信号Ｓ５の当該内容を受けて、信号Ｓ６をオンレベルにする。そして、ＦＥＴ１３６は、ソース−ドレイン間を導通させる。
【００６０】
時刻ｔ２において、コンデンサ１２６には電圧Ｖｔ２に相当する電荷が蓄えられている。
【００６１】
時刻ｔ２において、ＦＥＴ１１６のソース−ドレイン間は絶縁される。そのため、オアリング素子１２０における電流経路はダイオード１２１になる。ダイオード１２１の順方向の抵抗はＦＥＴ１１６のオン状態でのソース−ドレイン間の抵抗より大きい。そのため、ダイオード１２１の順方向の抵抗により、前記電荷によりオアリング素子１２０を流れる電流は制限される。
【００６２】
そして、前記電荷は、時刻ｔ２以降、ソース−ドレイン間を導通させたＦＥＴ１３６を介してグランドへ速やかに流れる。そのため、電圧Ｖｏｕｔは、時刻ｔ２以降、図３に表す電圧Ｖｏｕｔと比較して急速に低下する。
【００６３】
なお、図４において信号Ｓ３が存在しないことを想定した場合も、前記電荷は、時刻ｔ２以降、ソース−ドレイン間を導通させたＦＥＴ１３６を介してグランドへ流れる。そのため、電圧Ｖｏｕｔは、時刻ｔ２以降、図３に表す電圧Ｖｏｕｔと比較すると急速に低下する。図４に表す信号Ｓ３が存在する場合は、存在しない場合と比較して、時刻ｔ２以降の電圧Ｖｏｕｔの低下速度を一層向上させることができる。
【００６４】
図６に表す場合において、電圧Ｖｏｕｔがその設定値Ｖｓ２を超えている期間は時刻ｔ１と時刻ｔ４との間の期間である。図６に表す時刻ｔ３は、図３に表すものと同じである。図２に表す電源モジュール１０１において、電圧Ｖｏｕｔがその設定値Ｖｓ２を超えている期間は時刻ｔ１と時刻ｔ３との間である。図６において電圧Ｖｏｕｔがその設定値Ｖｓ２を超えている期間はその期間より短い。このように、図４に表す電源モジュール１０１は、電圧Ｖｏｕｔがその設定値Ｖｓ２を超えている期間を短縮することが可能である。
【００６５】
図７は、電圧Ｖｏｕｔについての上限をさらに下げて電圧Ｖｔ３とした場合の、電圧Ｖｏｕｔの時間変化を表すイメージ図である。図７に表す場合においては、電圧Ｖｏｕｔが設定値である電圧Ｖｓを超えている期間は、時刻ｔ１と時刻ｔ５との間であり、図６に表す場合と比較してさらに短い。
【００６６】
なお、図４に表す電源モジュール１０１においてコンデンサ１２６が存在しない場合においても、電源モジュール１０１における、電圧調整部１０６において出力を停止する部分の後段における寄生容量が存在する。そのため、当該寄生容量に蓄えられた電荷により電源モジュールの出力電圧が設定値を超えた状態が維持されることが想定され得る。本実施形態の電源モジュールは、そのような場合でも、その出力電圧が設定値を上回る期間を短縮し得る。
【００６７】
また、電源モジュールの出力電圧が設定値を超えた場合に、図４に表す電圧調整部１０６における出力停止回路や、ＦＥＴ制御部１３１における信号Ｓ３の検出部分が故障している場合も想定され得る。本実施形態の電源モジュールは、そのような場合でも、その出力電圧が設定値を上回る期間を短縮し得る。
【００６８】
なお、図４に表すＦＥＴ１３６は、他のスイッチング素子でも構わない。
【００６９】
また、ＦＥＴ１３６のグランドに接続されていない方の端子が接続される位置は、電圧調整部１０６の出力の停止を行い得る部分より後段であれば任意である。当該位置は、電圧調整部１０６又は電流検出部１４６の内部であっても構わない。
【００７０】
また、電圧検出部１１１は、オアリング素子１２０の後段に位置し、電圧Ｖｏｕｔの値を検出しても構わない。その場合、電圧検出部１１１に関する上記説明において、電圧Ｖｍは電圧Ｖｏｕｔと読み替える。
［効果］
本実施形態の電源モジュールは、出力が上昇する異常が生じた場合に、電圧調整部の後段を接地する。これにより、出力電圧は、当該接地がない場合と比較して、急速に減衰する。そのため、前記電源モジュールは、出力が設定値を超える期間を短縮することができる。そのため、前記電源モジュールは、負荷において、前記異常を原因として生じる二次的な異常の発生確率を一層低減できる。
【００７１】
なお、実施形態の電源装置とは直接には関係ない技術であるが、前記電源装置により得られる効果と同様な効果が期待される技術として、以下のものが想定され得る。しかしながら、以下の各技術は、以下に説明する課題を抱えている。
【００７２】
そのような技術として、一つには、電源モジュール内部に、ツェナーダイオードによるクランプ回路を設けることで、所定の電圧以上は出力しないようにする方法が考えられる。しかしながら、ツェナーダイオードは一般的にその電圧精度にばらつきが大きい。そのため、同方法は、許容される出力電圧の範囲が狭い場合には、有効とはいえない。一方、実施形態の電源モジュールは、許容される出力電圧の範囲が狭い場合にも適用可能である。
【００７３】
また、電圧調整部の後段が過電圧になっても、負荷には過電圧が出力されないように安定化を行う電源回路を搭載する方法も考えられる。しかしながら、この方法は、所定の実装エリアを必要とする。そのため、当該方法は、そのような実装エリアが確保できない場合には採用できない。一方、実施形態の電源モジュールが備えるＦＥＴ（図４に表すＦＥＴ１３６に相当）及びＦＥＴ制御部（図４に表すＦＥＴ制御部１４１に相当）は、上記実装エリアと比較して狭いエリアに実装できる。そのため、実施形態の電源モジュールは、上記課題を解消し得る。
【００７４】
以上の説明では、電圧調整部からの出力電圧が上昇する異常が生じた場合に、電圧調整部の後段がＦＥＴにより直接接地される場合を説明した。しかしながら、前記後段は、抵抗等の所定のインピーダンスを有する物を介して接地されても構わない。実施形態の電源モジュールは、電圧調整部からの出力電圧が上昇する異常が生じた場合に、前記後段とグランドとのインピーダンスを低減するインピーダンス低減装置を備えればよい。なお、前記グランドは、必ずしも地球の地面である必要はなく、電気機器のいわゆる接地に用いられ得る程度の大きさを有する非絶縁体である。当該非絶縁体は、例えば、宇宙船内で用いられる場合は、宇宙船の本体であっても構わない。
【００７５】
図８は、実施形態のインピーダンス低減装置の最小限の構成であるインピーダンス低減装置１０１ｘの構成を表すブロック図である。
【００７６】
インピーダンス低減装置１０１ｘは、判定部１０３ｘとインピーダンス低減部１４１ｘとを備える。
【００７７】
判定部１０３ｘは、入力電圧を調整し出力する電圧調整部からの出力電圧が閾値を超えたか否かを判定する。
【００７８】
インピーダンス低減部１４１ｘは、前記判定に係る判定結果が前記出力電圧の値が前記閾値を超えた旨である場合に、前記電圧調整部の後段とグランドとの間のインピーダンスを減らす。
【００７９】
インピーダンス低減装置１０１ｘは、電圧調整部からの出力電圧が閾値を超えた異常が発生した場合に、前記電圧調整部の後段とグランドとの間のインピーダンスを減らす。当該インピーダンスの低減により、前記後段に存在する電荷は速やかにグランドに流れるため、前記後段の電圧レベルは速やかに減少する。
【００８０】
そのため、インピーダンス低減装置１０１ｘは、前記後段における電圧レベルが設定値を超えている期間を短縮する。前記異常により前記後段に接続された負荷において生じる二次的な異常を抑えるためには、前記期間はできるだけ短い方が好ましい。
【００８１】
従い、インピーダンス低減装置１０１ｘは、電圧調整部からの出力電圧が上昇する異常により、負荷において生じる二次的な異常の発生確率を一層低減し得る。
【００８２】
そのため、インピーダンス低減装置１０１ｘは、前記構成により、［発明の効果］の項に記載した効果を奏する。
【００８３】
ここで、インピーダンス低減装置１０１ｘは、例えば、図４に表す電圧制御部１０３と、ＦＥＴ制御部１４１と、ＦＥＴ１３６との組合せである。
【００８４】
また、判定部１０３ｘは、例えば、図４に表す電圧制御部１０３である。
【００８５】
また、インピーダンス低減部１４１ｘは、例えば、図４に表すＦＥＴ制御部１４１とＦＥＴ１３６との組合せである。
【００８６】
また、前記電圧調整部は、例えば、図４に表す電圧調整部１０６である。
【００８７】
また、前記出力電圧は、例えば、図４に表す電圧Ｖｍである。
【００８８】
また、前記閾値は、例えば、図５のＳ１０１の処理に表す閾値Ｖｔ１である。
【００８９】
また、前記後段は、例えば、図４に表す電圧調整部１０６の後段である。
【００９０】
なお、前記グランドは、必ずしも地球の地面である必要はなく、電気機器のいわゆる接地に用いられ得る程度の大きさを有する非絶縁体である。
【００９１】
以上、本発明の各実施形態を説明したが、本発明は、前記した実施形態に限定されるものではなく、本発明の基本的技術的思想を逸脱しない範囲で更なる変形、置換、調整を加えることができる。例えば、各図面に示した要素の構成は、本発明の理解を助けるための一例であり、これらの図面に示した構成に限定されるものではない。
【００９２】
また、前記の実施形態の一部又は全部は、以下の付記のようにも記述され得るが、以下には限られない。
（付記１）
入力電圧を調整し出力する電圧調整部からの出力電圧が閾値を超えたか否かを判定する判定部と、
前記判定に係る判定結果が前記出力電圧の値が前記閾値を超えた旨である場合に、前記電圧調整部の後段とグランドとの間のインピーダンスを低減するインピーダンス低減部と、
を備える、インピーダンス低減装置。
（付記２）
前記インピーダンス低減部は、前記判定結果が前記出力電圧の値が前記閾値を超えた旨である場合に、前記後段を、直接又は有限のインピーダンスを有する物を介して接地する、付記１に記載されたインピーダンス低減装置。
（付記３）
前記インピーダンスを有する物が抵抗を有する物である、付記１に記載されたインピーダンス低減装置。
（付記４）
前記インピーダンス低減部が、前記後段と前記グランドとの間に設置されたスイッチを備え、前記低減が、前記スイッチが前記後段と前記グランドと直接又は第二のインピーダンスを有する物を介して導通させることにより行われる、付記１乃至付記３のうちのいずれか一に記載されたインピーダンス低減装置。
（付記５）
前記スイッチにおける二端子間の導通と絶縁とを切り替えるスイッチ制御部をさらに備える、付記４に記載されたインピーダンス低減装置。
（付記６）
前記スイッチが電界効果トランジスタを備える、付記４又は付記５に記載されたインピーダンス低減装置。
（付記７）
前記出力電圧の出力を停止する停止部をさらに備え、前記停止部は、前記判定結果が前記出力電圧の値が前記閾値を超えた旨である場合に、前記停止を行う、付記１乃至付記６のうちのいずれか一に記載されたインピーダンス低減装置。
（付記８）
前記後段に、ダイオードと第二電界効果トランジスタとを並列に接続させたものが直列に接続されており、前記判定結果が前記出力電圧の値が前記閾値を超えた旨である場合に前記第二電界効果トランジスタがソース−ドレイン間を絶縁させる、付記１乃至付記７のうちのいずれか一に記載されたインピーダンス低減装置。
（付記９）
前記ダイオードと前記第二電界効果トランジスタとを並列に接続させたものがオアリング素子である、付記８に記載されたインピーダンス低減装置。
（付記１０）
前記後段の電流レベルを検出する電流検出部と、前記電流レベル及び前記判定結果が前記出力電圧の値が前記閾値を超えた旨である場合の有無により前記第二電界効果トランジスタのソース−ドレイン間の絶縁と導通とを切り替える第二スイッチ制御部をさらに備える、付記８又は付記９に記載されたインピーダンス低減装置。
（付記１１）
前記第二スイッチ制御部は、前記電流レベルが所定の電流閾値を超えた場合に、前記第二電界効果トランジスタのソース−ドレイン間を導通させる、付記１０に記載されたインピーダンス低減装置。
（付記１２）
付記１乃至付記１１のうちのいずれか一に記載されたインピーダンス低減装置と、前記電圧調整部とを備える、電源装置。
（付記１３）
付記１２に記載された電源装置を、複数台、並列に接続させた電源。
（付記１４）
入力電圧を調整し出力する電圧調整部からの出力電圧が閾値を超えたか否かを判定する処理と、
前記判定に係る判定結果が、前記出力電圧の値が前記閾値を超えた旨である場合に、前記電圧調整部の後段とグランドとの間のインピーダンスを低減する処理と
を実行するインピーダンス低減処理装置。
（付記１５）
入力電圧を調整し出力する電圧調整部からの出力電圧が閾値を超えたか否かを判定し、
前記判定に係る判定結果が、前記出力電圧の値が前記閾値を超えた旨である場合に、前記電圧調整部の後段とグランドとの間のインピーダンスを低減する、
インピーダンス低減方法。
（付記１６）
入力電圧を調整し出力する電圧調整部からの出力電圧が閾値を超えたか否かを判定する処理と、
前記判定に係る判定結果が、前記出力電圧の値が前記閾値を超えた旨である場合に、前記電圧調整部の後段とグランドとの間のインピーダンスを低減する処理と
をコンピュータに実行させるインピーダンス低減処理プログラム。
【符号の説明】
【００９３】
１００    電源
１０１、１０１ａ、１０１ｂ    電源モジュール
１０１ｘ    インピーダンス低減装置
１０３    電圧制御部
１０３ｘ    判定部
１０６    電圧調整部
１１１    電圧検出部
１１６、１３６    ＦＥＴ
１２０    オアリング素子
１２１    ダイオード
１３１、１４１    ＦＥＴ制御部
１４１ｘ    インピーダンス低減部
１４６    電流検出部
２０１    負荷
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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