(57)【要約】      （修正有）【課題】高耐圧で小型化した半導体リレー素子及び半導体リレーモジュールを提供する。【解決手段】半導体リレー素子において、基板１２上に形成されたバッファ層１４と、窒化物半導体からなる電子走行層１６と、電子走行層１６を形成する窒化物半導体よりもバンドギャップが大きい窒化物半導体からなる電子供給層１８とからなる活性領域と、活性領域の電子供給層上に、第１ドレイン電極３０と、第１ゲート電極３２と、第１ソース電極と、第２ソース電極と、第２ゲート電極３６と、第２ドレイン電極３８と、が順に配置され、第１ソース電極と第２ソース電極は、共通ソース電極３４で共有されている。半導体リレーモジュールは、半導体リレー素子と制御回路で構成されている。制御回路は、半導体リレーを駆動する充放電回路と発振回路を含んで構成してもよい。【選択図】図３
2020068215.tif 000002
【特許請求の範囲】
【請求項１】
活性領域は、
基板上に形成されたバッファ層と、
前記バッファ層上に積層された窒化物半導体からなる電子走行層と、
前記電子走行層上に積層されている、前記電子走行層を形成する窒化物半導体よりもバンドギャップが大きい窒化物半導体からなる電子供給層と、
が順に積層されて構成され、
前記活性領域の前記電子供給層の表面上に、
第１ドレイン電極と、
第１ゲート電極と、
第１ソース電極と、
第２ソース電極と、
第２ゲート電極と、
第２ドレイン電極と、
が平面的に順に配置され、
前記第１ソース電極と前記第２ソース電極は、共通ソース電極で共有されていること、
を特徴とする半導体リレー素子。
【請求項２】
前記第１ゲート電極と前記第２ゲート電極は、前記共通ソース電極を囲んでゲート配線パターンで接続されていること、
を特徴とする請求項１に記載の半導体リレー素子。
【請求項３】
前記電子走行層及び前記電子供給層を含まない不活性領域にメインソース電極を備え、前記メインソース電極から前記活性領域を貫くフィンガー状の複数の前記共通ソース電極を有していること、
前記活性領域を貫くフィンガー状の複数の前記第１ゲート電極とフィンガー状の複数の前記第２ゲート電極が、複数の前記共通ソース電極の両側に配置され、前記不活性領域でゲート配線パターンにより複数の前記共通ソース電極を囲んで直列に接続されていること、
前記不活性領域にメイン第１ドレイン電極を備え、前記メイン第１ドレイン電極から前記活性領域を貫くフィンガー状の複数の前記第１ドレイン電極を有していること、
前記不活性領域にメイン第２ドレイン電極を備え、前記メイン第２ドレイン電極から前記活性領域を貫くフィンガー状の複数の前記第２ドレイン電極を有していること、及び、
前記メイン第１ドレイン電極と前記メイン第２ドレイン電極は、前記メインソース電極に対して前記活性領域を挟んで逆側に配置され、フィンガー状の複数の前記第１ドレイン電極とフィンガー状の複数の前記第２ドレイン電極は、複数の前記第１ゲート電極と複数の前記第２ゲート電極の間に、交互に配置されていること、
を特徴とする請求項２に記載の半導体リレー素子。
【請求項４】
前記電子走行層及び前記電子供給層を含まない不活性領域にメインソース電極を備え、前記メインソース電極から前記活性領域を貫くフィンガー状の複数の前記共通ソース電極を有していること、
複数の前記第１ゲート電極と複数の前記第２ゲート電極は、前記メインソース電極及びフィンガー状の前記共通ソース電極に沿って配置され、フィンガー状の前記共通ソース電極を囲む複数の前記第１ゲート電極と前記第２ゲート電極が、前記不活性領域において直列に接続されたゲート配線パターン部分と、直列に接続された前記ゲート配線パターンから、フィンガー状に前記共通ソース電極に沿って並列に配置された前記ゲート配線パターンとを備えていること、
前記不活性領域にメイン第１ドレイン電極を備え、前記メイン第１ドレイン電極から活性領域を貫くフィンガー状の複数の前記第１ドレイン電極を有していること、
前記不活性領域にメイン第２ドレイン電極を備え、前記メイン第２ドレイン電極から前記活性領域を貫くフィンガー状の複数の前記第２ドレイン電極を有していること、及び、
前記メイン第１ドレイン電極と前記メイン第２ドレイン電極は、前記活性領域を挟んで逆側に配置されて、フィンガー状の前記第１ドレイン電極とフィンガー状の前記第２ドレイン電極は、フィンガー状の複数の前記第１ゲート電極とフィンガー状の複数の前記第２ゲート電極の間に、交互に配置されていること、
を特徴とする請求項２に記載の半導体リレー素子。
【請求項５】
前記電子走行層及び前記電子供給層を含まない不活性領域にメインソース電極を備え、前記メインソース電極から前記活性領域を貫くフィンガー状の複数の前記共通ソース電極を有していること、
前記活性領域を貫くフィンガー状の複数の前記第１ゲート電極とフィンガー状の複数の前記第２ゲート電極が、前記共通ソース電極の両側に配置され、前記不活性領域において前記ゲート配線パターンにより複数の前記共通ソース電極を囲んで直列に接続されていること、
前記不活性領域にメイン第１ドレイン電極を備え、前記メイン第１ドレイン電極から前記活性領域を貫くフィンガー状の複数の前記第１ドレイン電極を有していること、
前記不活性領域にメイン第２ドレイン電極を備え、前記メイン第２ドレイン電極から前記活性領域を貫くフィンガー状の複数の前記第２ドレイン電極を有していること、及び、
前記メイン第１ドレイン電極は、活性領域を挟んで、前記メインソース電極と前記メイン第２ドレイン電極の逆側に配置され、フィンガー状の複数の第１ドレイン電極とフィンガー状の複数の第２ドレイン電極は、フィンガー状の複数の第１ゲート電極とフィンガー状の複数の第２ゲート電極の間に、交互に配置されていること、
を特徴とする請求項２に記載の半導体リレー素子。
【請求項６】
前記活性領域に前記メインソース電極を備え、前記共通ソース電極は、前記メインソース電極から、前記活性領域を貫いて配置され、前記共通ソース電極の一方の側に前記メインソース電極からフィンガー状の複数の第１ソース電極を配置し、前記共通ソース電極の他方の側に前記メインソース電極からフィンガー状の複数の第２ソース電極を配置していること、
前記共通ソース電極の両側に配置される前記第１ゲート電極と前記第２ゲート電極は、電子走行層及び電子供給層を含まない不活性層領域において電気的に接続されていること、
前記共通ソース電極の一方の側に配置される前記第１ゲート電極は、フィンガー状の複数の前記第１ソース電極を囲んで前記メインソース電極に沿って配置されていること、
前記共通ソース電極の他方の側に配置される前記第２ゲート電極は、フィンガー状の複数の前記第２ソース電極を囲んで前記メインソース電極に沿って配置されていること、
前記活性領域の前記メインソース電極と逆側にメイン第１ドレイン電極を備え、前記メイン第１ドレイン電極からフィンガー状の複数の前記第１ドレイン電極を有し、複数の前記第１ドレイン電極は、前記第１ゲート電極に沿って配置されていること、及び、
前記活性領域の前記メインソース電極と逆側にメイン第２ドレイン電極を備え、前記メイン第２ドレイン電極からフィンガー状の複数の前記第２ドレイン電極を有し、複数の前記第２ドレイン電極は、前記第２ゲート電極に沿って配置されていること、
を特徴とする請求項２に記載の半導体リレー素子。
【請求項７】
前記活性領域を貫いて前記メインソース電極を兼ねた前記共通ソース電極を備えていること、
前記活性領域には、前記共通ソース電極の一方の側にフィンガー状の前記第１ソース電極を備えていること、
前記活性領域には、前記共通ソース電極の他方の側にフィンガー状の前記第２ソース電極を備えていること、
前記第１ゲート電極は、前記第１ソース電極を囲み、さらに前記共通ソース電極に沿って配置されていること、
前記第２ゲート電極は、前記第２ソース電極を囲み、さらに前記共通ソース電極に沿って配置されていること、
前記第１ゲート電極と前記第２ゲート電極は、前記電子走行層及び前記電子供給層を含まない不活性領域において直列に接続されていること、
前記活性領域に、メイン第１ドレイン電極とフィンガー状の２個の前記第１ドレイン電極を備え、前記メイン第１ドレイン電極とフィンガー状の２個の前記第１ドレイン電極で前記第１ゲート電極を囲んで配置されていること、及び、
前記活性領域に、前記メイン第２ドレイン電極とフィンガー状の２個の前記第２ドレイン電極を備え、前記メイン第２ドレイン電極とフィンガー状の２個の前記第２ドレイン電極で前記第２ゲート電極を囲んで配置されていること、
を特徴とする請求項２に記載の半導体リレー素子。
【請求項８】
前記活性領域を貫いて前記メインソース電極を兼ねた前記共通ソース電極を備えていること、
前記活性領域には、前記共通ソース電極の一方の側にフィンガー状の複数の前記第１ソース電極を備えていること、
前記活性領域には、前記共通ソース電極の他方の側にフィンガー状の複数の前記第２ソース電極を備えていること、
複数の前記第１ゲート電極は、複数の前記第１ソース電極を囲んで前記共通ソース電極に沿って配置され直列に接続されていること、
複数の前記第２ゲート電極は、複数の前記第２ソース電極囲んで前記共通ソース電極に沿って配置され直列に接続されていること、
複数の前記第１ゲート電極と複数の前記第２ゲート電極は、前記電子走行層及び前記電子供給層を含まない不活性領域において直列に接続されていること、
前記活性領域に、メイン第１ドレイン電極とフィンガー状の複数の前記第１ドレイン電極を備え、前記メイン第１ドレイン電極とフィンガー状の複数の前記第１ドレイン電極で複数の前記第１ゲート電極を囲んで配置されていること、及び、
前記活性領域に、前記メイン第２ドレイン電極とフィンガー状の複数の前記第２ドレイン電極を備え、前記メイン第２ドレイン電極とフィンガー状の複数の前記第２ドレイン電極で複数の前記第２ゲート電極を囲んで配置されていること、
を特徴とする請求項２に記載の半導体リレー素子。
【請求項９】
前記バッファ層上に積層された窒化物半導体からなる前記電子走行層は、ＧａＮ（ガリウム・ナイトライド）で形成され、
前記電子走行層上に形成された前記電子供給層は、前記電子走行層の前記ＧａＮとバンドギャップエネルギーが異なるＡｌｘＧａ１−ｘＮ（０．０１≦ｘ≦０．４）で形成されていること、
を特徴とする請求項１に記載の半導体リレー素子。
【請求項１０】
第１ドレイン電極と第１ゲート電極と共通ソース電極で構成される第１ＧａＮ−ＨＥＭＴと、第２ドレイン電極と第２ゲート電極と共通ソース電極で構成される第２ＧａＮ−ＨＥＭＴは、ノーマリーオフとなるエンハンス型であること、
を特徴とする請求項１に記載の半導体リレー素子。
【請求項１１】
前記電子供給層上には、更に保護膜が形成されていること、
を特徴とする請求項１に記載の半導体リレー素子。
【請求項１２】
電子走行層及び前記電子供給層を含む第１活性領域と、
電子走行層及び前記電子供給層を含む第２活性領域と、
電子走行層及び前記電子供給層を含まない不活性領域と、
を備え、
前記第１活性領域には、前記電子供給層上に、
第１ドレイン電極と、
第１ゲート電極と、
前記第１ソース電極と前記第２ソース電極を共有した共通ソース電極と、
第２ゲート電極と、
第２ドレイン電極と、
が順に配置され、
前記第２活性領域には、前記電子供給層上に、
第３ドレイン電極と、
第３ゲート電極と、
第３ソース電極と、
が順に配置されていること、
を特徴とする半導体リレー素子。  
【請求項１３】
前記第１ゲート電極と前記第２ゲート電極と前記第３ドレイン電極が接続され、前記共通ソース電極と前記第３ソース電極が接続されていること、
を特徴とする請求項１２に記載の半導体リレー素子。
【請求項１４】
前記第１活性領域には、前記電子供給層上に、
前記メインソース電極から前記第１活性領域を貫くフィンガー状の複数の前記共通ソース電極を有していること、
前記第１活性領域を貫くフィンガー状の複数の前記第１ゲート電極とフィンガー状の複数の前記第２ゲート電極が、複数の前記共通ソース電極の両側に配置され、前記不活性領域でゲート配線パターンにより複数の前記共通ソース電極を囲んで直列に接続されていること、
前記不活性領域にメイン第１ドレイン電極を備え、前記メイン第１ドレイン電極から前記第１活性領域を貫くフィンガー状の複数の前記第１ドレイン電極を有していること、
前記第１不活性領域にメイン第２ドレイン電極を備え、前記メイン第２ドレイン電極から前記活性領域を貫くフィンガー状の複数の前記第２ドレイン電極を有していること、及び、
前記メイン第１ドレイン電極と前記メイン第２ドレイン電極は、前記メインソース電極に対して前記活性領域を挟んで逆側に配置され、フィンガー状の複数の前記第１ドレイン電極とフィンガー状の複数の前記第２ドレイン電極は、複数の前記第１ゲート電極と複数の前記第２ゲート電極の間に、交互に配置されていること、
を特徴とする請求項１２に記載の半導体リレー素子。
【請求項１５】
前記第１活性領域には、前記電子供給層上に、
前記第１活性領域を貫いて前記メインソース電極を兼ねた前記共通ソース電極を備えていること、
前記第１活性領域には、前記共通ソース電極の一方の側にフィンガー状の複数の前記第１ソース電極を備えていること、
前記第１活性領域には、前記共通ソース電極の他方の側にフィンガー状の複数の前記第２ソース電極を備えていること、
複数の前記第１ゲート電極は、複数の前記第１ソース電極を囲んで前記共通ソース電極に沿って配置され直列に接続されていること、
複数の前記第２ゲート電極は、複数の前記第２ソース電極囲んで前記共通ソース電極に沿って配置され直列に接続されていること、
直列に接続された複数の前記第１ゲート電極と直列に接続された複数の前記第２ゲート電極は、前記不活性領域において直列に接続されていること、
前記第１活性領域に、メイン第１ドレイン電極とフィンガー状の複数の前記第１ドレイン電極を備え、前記メイン第１ドレイン電極とフィンガー状の複数の前記第１ドレイン電極で複数の前記第１ゲート電極を囲んで配置されていること、及び、
前記第１活性領域に、前記メイン第２ドレイン電極とフィンガー状の複数の前記第２ドレイン電極を備え、前記メイン第２ドレイン電極とフィンガー状の複数の前記第２ドレイン電極で複数の前記第２ゲート電極を囲んで配置されていること、
を特徴とする請求項１２に記載の半導体リレー素子。
【請求項１６】
前記第１ドレイン電極と前記第１ゲート電極と前記ソース電極で構成される第１半導体スイッチと、前記第２ドレイン電極と前記第２ゲート電極と前記ソース電極で構成される第２半導体スイッチは、ノーマリーオフとなるエンハンス型であること、及び、
前記第３ドレイン電極と前記第３ゲート電極と前記第３ソース電極で構成される第３半導体スイッチは、ノーマリーオンとなるデプレッション型であること、
を特徴とする請求項１２に記載の半導体リレー素子。
【請求項１７】
請求項１に記載の半導体リレー素子と、
前記半導体リレー素子の開閉を制御する制御回路と、
を備えていることを特徴とする半導体リレーモジュール。
【請求項１８】
請求項１に記載の半導体リレー素子と、
前記半導体リレー素子の充放電回路と、
前記半導体リレー素子の開閉を制御する発振回路と、
を備えていることを特徴とする半導体リレーモジュール。
【請求項１９】
請求項１２記載の半導体リレー素子と、
抵抗又はダイオードのディスクリート素子と、
前記半導体リレー素子の開閉を制御する発振回路と、
を備えていることを特徴とする半導体リレーモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体リレー素子及び半導体リレーモジュールに関する。
【背景技術】
【０００２】
モータ等に使用されている機械式のリレースイッチは、チャタリングによるサージノイズや接点の劣化といった課題だけでなく、小型化及び低コスト化が困難であるといった課題があった。このため、入力信号に応答して電気的にオン、オフする半導体リレーが注目され、近年では自動車用機器や家庭用機器の省電力化を始め、高電圧、低損失等の要求が高まっている。
【０００３】
ハイブリッド自動車または電気自動車は、バッテリからの電力によって駆動される電動モータを駆動源として備え、メインバッテリに対して並列にコンデンサおよびインバータが接続されており、インバータからの電力供給によって電動モータが駆動される。また、車両の減速時には、電動モータが発生する回生電流が、インバータを介してメインバッテリを充電する。このリレーユニットとしての半導体リレーに求められる機能は、メインバッテリから電動モータに供給される電流をオン／オフする機能、および電動モータからメインバッテリに供給される回生電流（逆方向の電流）をオン／オフする機能である。このため、半導体リレーは、双方向の電流をオン／オフできる必要がある。
【０００４】
最近のパワーエレクトロニクスは、パワーデバイス技術の開発により高耐圧化が進んでおり、パワーＭＯＳＦＥＴ（酸化物半導体電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、さらには次世代デバイスとして注目されているＧａＮ（ガリウム・ナイトライド）やＳｉＣ（シリコン・カーバイト）等の高速パワーデバイスを適用した半導体リレーが開発されている。
【０００５】
例えば、特許文献１では、出力用ＭＯＳＦＥＴをＳｉＣＭＯＳとして高電圧化を図っている。特許文献２では、オン抵抗の増大を抑止するため、出力用のＳｉＣＭＯＳやＧａＮ−ＦＥＭＴに並列的にバイパス用半導体素子（ダイオード）を備えた半導体リレーが開示されている。特許文献３では、ソース同士を接続した第１化合物半導体ＭＯＳＦＥＴおよび第２化合物半導体ＭＯＳＦＥＴと、第１化合物半導体ＭＯＳＦＥＴのドレインに接続された第１出力端子と、第２化合物半導体ＭＯＳＦＥＴのドレインに接続された第２出力端子とを含んでいる、交流スイッチ、即ち、半導体リレーが開示され、耐圧４００Ｖ以上の化合物半導体ＭＯＳＦＥＴを使用している。
【０００６】
特許文献４は、正負両極性の信号制御が可能な半導体リレーを２個の半導体スイッチのドレインを接続する構成で、同一基板に形成して、キャリアを半導体素子内部での移動を可能として導通損失を低減させている。
【０００７】
半導体リレーのスイッチング行う充放電回路は、例えば、特許文献５に、デプレッション型のＭＯＳＦＥＴとインピーダンス素子で構成されている充放電回路が開示されている。抵抗と比較してインピーダンスの低い半導体素子を介して半導体スイッチのゲート容量を放電することにより、スイッチングに要する時間を短くすることができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−１３５０８１号公報
【特許文献２】特開２０１１−２５４０１３号公報
【特許文献３】特開２０１３−１２９８１号公報
【特許文献４】特開２０１７−０２８２１３号公報
【特許文献５】特開２０１６−２０８２３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、半導体リレーは、より小型で、高電圧、大電流での高速スイッチングが要求されている。
【００１０】
従来の半導体リレーは、高電圧、大電流での高速スイッチングに対する要求に対し、パワーＭＯＳＦＥＴ（酸化物半導体電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、ＧａＮ（ガリウム・ナイトライド）やＳｉＣ（シリコン・カーバイド）等の高速パワーデバイスのディスクリート素子を組み合わせて半導体リレー回路を構成していた。このため、リレー用に２個の高速パワー半導体スイッチと、充放電回路用のデプレッション型半導体スイッチを搭載しており、回路の小型化が課題であった。
【００１１】
本発明は、この課題を解決し、小型化が可能な半導体リレー素子及び半導体リレーモジュールを提供することを目的としている。
【課題を解決するための手段】
【００１２】
（１）本発明の半導体リレー素子において、活性領域は、基板上に形成されたバッファ層と、前記バッファ層上に積層された窒化物半導体からなる電子走行層と、前記電子走行層上に積層されている、前記電子走行層を形成する窒化物半導体よりもバンドギャップが大きい窒化物半導体からなる電子供給層と、が順に積層されて構成され、前記活性領域の前記電子供給層の表面上に、第１ドレイン電極と、第１ゲート電極と、第１ソース電極と、第２ソース電極と、第２ゲート電極と、第２ドレイン電極と、が平面的に順に配置され、前記第１ソース電極と前記第２ソース電極は、共通ソース電極で共有されていることが好ましい。
【００１３】
（２）本発明の半導体リレー素子において、前記第１ゲート電極と前記第２ゲート電極は、前記共通ソース電極を囲んでゲート配線パターンで接続されていることが好ましい。
【００１４】
（３）本発明の半導体リレー素子は、前記電子走行層及び前記電子供給層を含まない不活性領域にメインソース電極を備え、前記メインソース電極から前記活性領域を貫くフィンガー状の複数の前記共通ソース電極を有していること、前記活性領域を貫くフィンガー状の複数の前記第１ゲート電極とフィンガー状の複数の前記第２ゲート電極が、複数の前記共通ソース電極の両側に配置され、前記不活性領域においてゲート配線パターンにより複数の前記共通ソース電極を囲んで直列に接続されていること、前記不活性領域にメイン第１ドレイン電極を備え、前記メイン第１ドレイン電極から前記活性領域を貫くフィンガー状の複数の前記第１ドレイン電極を有していること、前記不活性領域にメイン第２ドレイン電極を備え、前記メイン第２ドレイン電極から前記活性領域を貫くフィンガー状の複数の前記第２ドレイン電極を有していること、及び、前記メイン第１ドレイン電極と前記メイン第２ドレイン電極は、前記メインソース電極に対して前記活性領域を挟んで逆側に配置され、フィンガー状の複数の前記第１ドレイン電極とフィンガー状の複数の前記第２ドレイン電極は、複数の前記第１ゲート電極と複数の前記第２ゲート電極の間に、交互に配置されていることが好ましい。
【００１５】
（４）本発明の半導体リレー素子は、前記電子走行層及び前記電子供給層を含まない不活性領域にメインソース電極を備え、前記メインソース電極から前記活性領域を貫くフィンガー状の複数の前記共通ソース電極を有していること、複数の前記第１ゲート電極と複数の前記第２ゲート電極は、前記メインソース電極及びフィンガー状の前記共通ソース電極に沿って配置され、フィンガー状の前記共通ソース電極を囲む複数の前記第１ゲート電極と前記第２ゲート電極が、前記不活性領域において直列に接続されたゲート配線パターン部分と、直列に接続された前記ゲート配線パターンから、フィンガー状に前記共通ソース電極に沿って並列に配置された前記ゲート配線パターンと、を備えていること、前記不活性領域にメイン第１ドレイン電極を備え、前記メイン第１ドレイン電極から活性領域を貫くフィンガー状の複数の前記第１ドレイン電極を有していること、前記不活性領域にメイン第２ドレイン電極を備え、前記メイン第２ドレイン電極から前記活性領域を貫くフィンガー状の複数の前記第２ドレイン電極を有していること、及び、前記メイン第１ドレイン電極と前記メイン第２ドレイン電極は、前記活性領域を挟んで逆側に配置されて、フィンガー状の前記第１ドレイン電極とフィンガー状の前記第２ドレイン電極は、フィンガー状の複数の前記第１ゲート電極とフィンガー状の複数の前記第２ゲート電極の間に、交互に配置されていることが好ましい。
【００１６】
（５）本発明の半導体リレー素子は、前記電子走行層及び前記電子供給層を含まない不活性領域にメインソース電極を備え、前記メインソース電極から前記活性領域を貫くフィンガー状の複数の前記共通ソース電極を有していること、前記活性領域を貫くフィンガー状の複数の前記第１ゲート電極とフィンガー状の複数の前記第２ゲート電極が、前記共通ソース電極の両側に配置され、前記不活性領域において前記ゲート配線パターンにより複数の前記共通ソース電極を囲んで直列に接続されていること、前記不活性領域にメイン第１ドレイン電極を備え、前記メイン第１ドレイン電極から前記活性領域を貫くフィンガー状の複数の前記第１ドレイン電極を有していること、前記不活性領域にメイン第２ドレイン電極を備え、前記メイン第２ドレイン電極から前記活性領域を貫くフィンガー状の複数の前記第２ドレイン電極を有していること、及び、前記メイン第１ドレイン電極は、活性領域を挟んで、前記メインソース電極と前記メイン第２ドレイン電極の逆側に配置され、フィンガー状の複数の第１ドレイン電極とフィンガー状の複数の第２ドレイン電極は、フィンガー状の複数の第１ゲート電極とフィンガー状の複数の第２ゲート電極の間に、交互に配置されていることが好ましい。
【００１７】
（６）本発明の半導体リレー素子は、前記活性領域に前記メインソース電極を備え、前記共通ソース電極は、前記メインソース電極から、前記活性領域を貫いて配置され、前記共通ソース電極の一方の側に前記メインソース電極からフィンガー状の複数の第１ソース電極を配置し、前記共通ソース電極の他方の側に前記メインソース電極からフィンガー状の複数の第２ソース電極を配置していること、前記共通ソース電極の両側に配置される前記第１ゲート電極と前記第２ゲート電極は、電子走行層及び電子供給層を含まない不活性層領域において電気的に接続されていること、前記共通ソース電極の一方の側に配置される前記第１ゲート電極は、フィンガー状の複数の前記第１ソース電極を囲んで前記メインソース電極に沿って配置されていること、前記共通ソース電極の他方の側に配置される前記第２ゲート電極は、フィンガー状の複数の前記第２ソース電極を囲んで前記メインソース電極に沿って配置されていること、前記活性領域の前記メインソース電極と逆側にメイン第１ドレイン電極を備え、前記メイン第１ドレイン電極からフィンガー状の複数の前記第１ドレイン電極を有し、複数の前記第１ドレイン電極は、前記第１ゲート電極に沿って配置されていること、及び、前記活性領域の前記メインソース電極と逆側にメイン第２ドレイン電極を備え、前記メイン第２ドレイン電極からフィンガー状の複数の前記第２ドレイン電極を有し、複数の前記第２ドレイン電極は、前記第２ゲート電極に沿って配置されていることが好ましい。
【００１８】
（７）本発明の半導体リレー素子は、前記活性領域を貫いて前記メインソース電極を兼ねた前記共通ソース電極を備えていること、前記活性領域には、前記共通ソース電極の一方の側にフィンガー状の前記第１ソース電極を備えていること、前記活性領域には、前記共通ソース電極の他方の側にフィンガー状の前記第２ソース電極を備えていること、前記第１ゲート電極は、前記第１ソース電極を囲み、さらに前記共通ソース電極に沿って配置されていること、前記第２ゲート電極は、前記第２ソース電極を囲み、さらに前記共通ソース電極に沿って配置されていること、前記第１ゲート電極と前記第２ゲート電極は、前記電子走行層及び前記電子供給層を含まない不活性領域において直列に接続されていること、前記活性領域に、メイン第１ドレイン電極とフィンガー状の２個の前記第１ドレイン電極を備え、前記メイン第１ドレイン電極とフィンガー状の２個の前記第１ドレイン電極で前記第１ゲート電極を囲んで配置されていること、及び、前記活性領域に、前記メイン第２ドレイン電極とフィンガー状の２個の前記第２ドレイン電極を備え、前記メイン第２ドレイン電極とフィンガー状の２個の前記第２ドレイン電極で前記第２ゲート電極を囲んで配置されていることが好ましい。
【００１９】
（８）本発明の半導体リレー素子は、前記活性領域を貫いて前記メインソース電極を兼ねた前記共通ソース電極を備えていること、前記活性領域には、前記共通ソース電極の一方の側にフィンガー状の複数の前記第１ソース電極を備えていること、前記活性領域には、前記共通ソース電極の他方の側にフィンガー状の複数の前記第２ソース電極を備えていること、複数の前記第１ゲート電極は、複数の前記第１ソース電極を囲んで前記共通ソース電極に沿って配置され直列に接続されていること、複数の前記第２ゲート電極は、複数の前記第２ソース電極囲んで前記共通ソース電極に沿って配置され直列に接続されていること、複数の前記第１ゲート電極と複数の前記第２ゲート電極は、前記電子走行層及び前記電子供給層を含まない不活性領域において直列に接続されていること、前記活性領域に、メイン第１ドレイン電極とフィンガー状の複数の前記第１ドレイン電極を備え、前記メイン第１ドレイン電極とフィンガー状の複数の前記第１ドレイン電極で複数の前記第１ゲート電極を囲んで配置されていること、及び、前記活性領域に、前記メイン第２ドレイン電極とフィンガー状の複数の前記第２ドレイン電極を備え、前記メイン第２ドレイン電極とフィンガー状の複数の前記第２ドレイン電極で複数の前記第２ゲート電極を囲んで配置されていることが好ましい。
【００２０】
（９）本発明の半導体リレー素子は、前記バッファ層上に積層された窒化物半導体からなる前記電子走行層は、ＧａＮ（ガリウム・ナイトライド）で形成され、前記電子走行層上に形成された前記電子供給層は、前記電子走行層の前記ＧａＮとバンドギャップエネルギーが異なるＡｌｘＧａ１−ｘＮ（０．０１≦ｘ≦０．４）で形成されていることが好ましい。
【００２１】
（１０）本発明の半導体リレー素子は、第１ドレイン電極と第１ゲート電極と共通ソース電極で構成される第１ＧａＮ−ＨＥＭＴと、第２ドレイン電極と第２ゲート電極と共通ソース電極で構成される第２ＧａＮ−ＨＥＭＴは、ノーマリーオフとなるエンハンス型であることが好ましい。
【００２２】
（１１）本発明の半導体リレー素子は、前記電子供給層上には、更に保護膜が形成されていることが好ましい。
【００２３】
（１２）本発明の半導体リレー素子は、電子走行層及び前記電子供給層を含む第１活性領域と、電子走行層及び前記電子供給層を含む第２活性領域と、電子走行層及び前記電子供給層を含まない不活性領域と、を備え、前記第１活性領域には、前記電子供給層上に、第１ドレイン電極と、第１ゲート電極と、前記第１ソース電極と前記第２ソース電極を共有した共通ソース電極と、第２ゲート電極と、第２ドレイン電極と、が順に配置され、前記第２活性領域には、前記電子供給層上に、第３ドレイン電極と、第３ゲート電極と、第３ソース電極と、が順に配置されていることが好ましい。
【００２４】
（１３）本発明の半導体リレー素子は、前記第１ゲート電極と前記第２ゲート電極と前記第３ドレイン電極が接続され、前記共通ソース電極と前記第３ソース電極が接続されていることが好ましい。
【００２５】
（１４）本発明の半導体リレー素子は、前記第１活性領域には、前記電子供給層上に、
前記メインソース電極から前記第１活性領域を貫くフィンガー状の複数の前記共通ソース電極を有していること、前記第１活性領域を貫くフィンガー状の複数の前記第１ゲート電極とフィンガー状の複数の前記第２ゲート電極が、複数の前記共通ソース電極の両側に配置され、前記不活性領域においてゲート配線パターンにより複数の前記共通ソース電極を囲んで直列に接続されていること、前記不活性領域にメイン第１ドレイン電極を備え、前記メイン第１ドレイン電極から前記第１活性領域を貫くフィンガー状の複数の前記第１ドレイン電極を有していること、前記第１不活性領域にメイン第２ドレイン電極を備え、前記メイン第２ドレイン電極から前記活性領域を貫くフィンガー状の複数の前記第２ドレイン電極を有していること、及び、前記メイン第１ドレイン電極と前記メイン第２ドレイン電極は、前記メインソース電極に対して前記活性領域を挟んで逆側に配置され、フィンガー状の複数の前記第１ドレイン電極とフィンガー状の複数の前記第２ドレイン電極は、複数の前記第１ゲート電極と複数の前記第２ゲート電極の間に、交互に配置されていることが好ましい。
【００２６】
（１５）本発明の半導体リレー素子は、前記第１活性領域には、前記電子供給層上に、
前記第１活性領域を貫いて前記メインソース電極を兼ねた前記共通ソース電極を備えていること、前記第１活性領域には、前記共通ソース電極の一方の側にフィンガー状の複数の前記第１ソース電極を備えていること、前記第１活性領域には、前記共通ソース電極の他方の側にフィンガー状の複数の前記第２ソース電極を備えていること、複数の前記第１ゲート電極は、複数の前記第１ソース電極を囲んで前記共通ソース電極に沿って配置され直列に接続されていること、複数の前記第２ゲート電極は、複数の前記第２ソース電極囲んで前記共通ソース電極に沿って配置され直列に接続されていること、直列に接続された複数の前記第１ゲート電極と直列に接続された複数の前記第２ゲート電極は、前記不活性領域において直列に接続されていること、前記第１活性領域に、メイン第１ドレイン電極とフィンガー状の複数の前記第１ドレイン電極を備え、前記メイン第１ドレイン電極とフィンガー状の複数の前記第１ドレイン電極で複数の前記第１ゲート電極を囲んで配置されていること、及び、前記第１活性領域に、前記メイン第２ドレイン電極とフィンガー状の複数の前記第２ドレイン電極を備え、前記メイン第２ドレイン電極とフィンガー状の複数の前記第２ドレイン電極で複数の前記第２ゲート電極を囲んで配置されていることが好ましい。
【００２７】
（１６）本発明の半導体リレー素子は、前記第１ドレイン電極と前記第１ゲート電極と前記ソース電極で構成される第１半導体スイッチと、前記第２ドレイン電極と前記第２ゲート電極と前記ソース電極で構成される第２半導体スイッチは、ノーマリーオフとなるエンハンス型であること、及び、前記第３ドレイン電極と前記第３ゲート電極と前記第３ソース電極で構成される第３半導体スイッチは、ノーマリーオンとなるデプレッション型であることが好ましい。
【００２８】
（１７）本発明の半導体リレーモジュールは、本発明の上記（１）に記載の半導体リレー素子と、前記半導体リレー素子の開閉を制御する制御回路と、を備えていることが好ましい。
【００２９】
（１８）本発明の半導体リレーモジュールは、本発明の上記（１）に記載の半導体リレー素子と、前記半導体リレー素子の充放電回路と、前記半導体リレー素子の開閉を制御する発振回路と、を備えていることが好ましい。
【００３０】
（１９）本発明の半導体リレーモジュールは、本発明の上記（１２）に記載の半導体リレー素子と、抵抗又はダイオードのディスクリート素子と、前記半導体リレー素子の開閉を制御する発振回路と、を備えていることが好ましい。
【００３１】
第１活性領域に第１半導体スイッチと第２半導体スイッチが配置され、第２活性領域には、第３半導体スイッチが配置されている。第３半導体スイッチは、半導体リレーのゲート電極に印加される信号の充放電回路に使用され、半導体リレー素子と同じチップ内に存在させている。
【発明の効果】
【００３２】
（１）本発明の半導体リレー素子の基本ユニットは、基板上に形成されたバッファ層と、バッファ層上に積層された窒化物半導体からなる電子走行層と、電子走行層上に積層されている、電子走行層を形成する窒化物半導体よりもバンドギャップが大きい窒化物半導体からなる電子供給層と、からなる活性領域と、活性領域の電子供給層上に、第１ドレイン電極と、第１ゲート電極と、第１ソース電極と、第２ソース電極と、第２ゲート電極と、第２ドレイン電極と、が順に配置されていること、第１ソース電極と第２ソース電極は、共通ソース電極で共有されている。
【００３３】
半導体リレーの第１半導体スイッチ領域及び第２半導体スイッチ領域のキャリアが半導体素子内部を相互に移動可能となり、個別チップの半導体スイッチを直列接続した場合に比べ、導通損失を低減させることができる。さらに、同一活性領域に２つの半導体スイッチを逆直列接続で形成でき、小型化が図れる。
【００３４】
本発明の半導体リレー素子によれば、第１半導体スイッチ領域及び第２半導体スイッチ領域は、同一基板上に互いに隣接して形成されているため、製造上、第１半導体スイッチ領域及び第２半導体スイッチ領域のオン閾値分布が近似した値となり、安定した駆動が可能となる。
【００３５】
（２）本発明の半導体リレー素子においては、第１ゲート電極と第２ゲート電極は共有され、共有された共通ソース電極を囲んでゲート配線パターンで電気的に接続されている。このため、第１ゲート電極と第２ゲート電極とを容易かつ確実に同電位にすることができ、外部でゲート同士を接続する必要が無いため回路を小型化できる。
【００３６】
（３）本発明の半導体リレー素子は、電子走行層及び電子供給層を含む活性領域に、複数の共通ソース電極と、複数の共通ソース電極を囲むゲート配線パターンを直列に接続して第１ゲート電極と第２ゲート電極を形成し、第１ゲート電極と第２ゲート電極の間に第１ドレイン電極と第２ドレイン電極を交互に配置した構造である。メイン第１ドレインとメイン第２電極は、活性領域を挟んでメインソース電極と反対側に配置している。半導体リレーの基本ユニットを、並列に複数個並べて集積化する場合の構造である。
【００３７】
本発明の半導体リレー素子によれば、電極パターンの交差は、一方の配線をビアホール等で、他の層に配線して交差を避ける必要があるため、少ない方がよく、本電極パターンの配置により、電極同士の交差をメイン第１ドレイン電極と複数の第２ドレイン電極だけにすることができる。
【００３８】
（４）本発明の半導体リレー素子は、電子走行層及び電子供給層を含む活性領域に、複数の共通ソース電極と、共通ソース電極を囲むゲート配線パターンを直列接続及び平列接続を併用して第１ゲート電極と第２ゲート電極を形成し、第１ゲート電極と第２ゲート電極の間に第１ドレイン電極と第２ドレイン電極を交互に配置した構造である。メイン第２ドレイン電極は、活性領域を挟んでメインソース電極とメイン第１ドレインと反対が配置している。このため、本電極パターンの配置により、電極同士の交差を第１ドレイン電極とメインソース電極だけにすることができる。
【００３９】
（５）本発明の半導体リレー素子は、電子走行層及び電子供給層を含む活性領域に、複数の共通ソース電極と、共通ソース電極を囲むゲート配線パターンを直列に接続して第１ゲート電極と第２ゲート電極を形成し、第１ゲート電極と第２ゲート電極の間に第１ドレイン電極と第２ドレイン電極を交互に配置した構造である。メイン第１ドレイン電極は、活性領域を挟んで、メインソース電極とメイン第２ドレイン電極の逆側に配置され、フィンガー状の第１ドレイン電極とフィンガー状の第２ドレイン電極は、フィンガー状の第１ゲート電極とフィンガー状の第２ゲート電極の間に、交互に配置されている。
【００４０】
この電極パターン配置では、第２ドレイン電極はメインソース電極とゲート配線パターン２つの配線と交差する。この場合、メインソース電極とゲート配線パターンの２つの配線を跨いで他の層に配線し、ビアホールで接続する構造とすることができる。
【００４１】
（６）本発明の半導体リレー素子においては、活性領域にメインソース電極を備え、共通ソース電極は、メインソース電極から、活性領域を貫いて配置され、共通ソース電極の一方の側にメインソース電極からフィンガー状の複数の第１ソース電極を配置し、共通ソース電極の他方の側にメインソース電極からフィンガー状の複数の第２ソース電極を配置している。共通ソース電極の両側に配置される第１ゲート電極と第２ゲート電極は、不活性層領域で電気的に接続されている。共通ソース電極の一方の側に配置される第１ゲート電極は、フィンガー状の複数の第１ソース電極を囲んでメインソース電極に沿って配置され、共通ソース電極の他方の側に配置される第２ゲート電極は、フィンガー状の複数の第２ソース電極を囲んでメインソース電極に沿って配置されている。
【００４２】
この電極パターンの配置により、第１ドレイン電極と第２ドレイン電極は、共通ソース電極を挟んで横方向に分離することができ、それぞれの電極パターンが交差すること無く、平面的に配置できる。
【００４３】
（７）本発明の半導体リレー素子は、活性領域を貫いてメインソース電極を兼ねた共通ソース電極を備えている。活性領域には、共通ソース電極の一方の側にフィンガー状の第１ソース電極を備え、共通ソース電極の他方の側にフィンガー状の第２ソース電極を備えている。第１ゲート電極は、第１ソース電極囲んで共通ソース電極に沿って配置され、第２ゲート電極は、第２ソース電極囲んで共通ソース電極に沿って配置されている。
【００４４】
この電極パターンの配置により、第１ドレイン電極と第２ドレイン電極は、共通ソース電極を挟んで縦方向に分離することができ、それぞれの電極パターンが交差すること無く、平面的に配置できる。
【００４５】
（８）本発明の半導体リレー素子は、活性領域を貫いてメインソース電極を兼ねた共通ソース電極を備えている。活性領域には、共通ソース電極の一方の側にフィンガー状の複数の第１ソース電極を備え、共通ソース電極の他方の側にフィンガー状の複数の第２ソース電極を備えている。第１ゲート電極は、第１ソース電極囲んで共通ソース電極に沿って配置され直列に接続され、第２ゲート電極は、第２ソース電極囲んで共通ソース電極に沿って配置され直列に接続されて、第１ゲート電極と第１ゲート電極は、不活性領域において直列に接続されている。
【００４６】
この電極パターンの配置により、複数の第１ドレイン電極とフック数の第２ドレイン電極は、共通ソース電極を挟んで縦方向に分離することができ、それぞれの電極パターンが交差すること無く、平面的に配置できる。
【００４７】
（９）本発明の半導体リレー素子においては、バッファ層上に積層された窒化物半導体からなる電子走行層は、ＧａＮ（ガリウム・ナイトライド）で形成され、電子走行層上に形成された電子供給層は、バンドギャップエネルギーが異なるＡｌｘＧａ１−ｘＮ（０．０１≦ｘ≦０．４）で形成されている。このＧａＮ−ＨＥＭＴは横型構造であり、本発明の半導体リレーに好適である。
【００４８】
（１０）本発明の半導体リレー素子においては、第１ドレイン電極と第１ゲート電極と共通ソース電極で構成される第１ＧａＮ−ＨＥＭＴと、第２ドレイン電極と第２ゲート電極と共通ソース電極で構成される第２ＧａＮ−ＨＥＭＴは、ノーマリーオフとなるエンハンスメント型である。ゲートとソース間電位を０とすることによりノーマリーオフとなるため、半導体スイッチに好適である。
【００４９】
（１１）本発明の半導体リレー素子は、電子供給層上には、更に保護膜が形成されている。ＧａＮ−ＨＥＭＴは、半導体表面における不純物準位および界面準位、あるいはこれらの準位密度に関係して、高バイアス印加後に高抵抗(Ｒｏｎ増大)となる電流コラプス現象が存在する。保護膜は、逆方向リーク電流を抑制することができる。
【００５０】
（１２）本発明の半導体リレー素子は、電子走行層及び電子供給層を含む第１活性領域と、電子走行層及び電子供給層を含む第２活性領域と、電子走行層及び電子供給層を含まない不活性領域とを備えている。第１活性領域には、電子供給層上に、第１ドレイン電極と、第１ゲート電極と、第１ソース電極と第２ソース電極を共有した共通ソース電極と、第２ゲート電極と、第２ドレイン電極とが順に配置され、第２活性領域には、電子供給層上に、第３ドレイン電極と、第３ゲート電極と、第３ソース電極とが順に配置されている。
【００５１】
第１活性領域に第１半導体スイッチと第２半導体スイッチが配置され、第２活性領域には、第３半導体スイッチが配置されている。第３半導体スイッチは、半導体リレーのゲート電極に印加される信号の充放電回路に使用され、半導体リレー素子と同じチップ内に存在させている。このため、第３半導体スイッチは、半導体リレーをオン・オフする充放電回路の半導体スイッチとして利用でき、さらなる小型化が実現できる。
【００５２】
（１３）本発明の半導体リレー素子においては、第３半導体スイッチの第３ドレイン電極は、半導体リレーの第１ゲート電極と第２ゲート電極と接続され、第３半導体スイッチの第３ソース電極は、半導体リレーの共通ソース電極と第３ソース電極が接続されている。第３半導体スイッチを充放電回路用として使用する場合は、第３ゲート電極と第３ソース電極に抵抗やダイオード等のディスクリート素子を接続すればよい。このため、半導体リレー素子は充放電回路を含めて、さらに小型化が可能である。
【００５３】
（１４）本発明の半導体リレー素子は、電子走行層及び電子供給層を含む第１活性領域と、電子走行層及び電子供給層を含む第２活性領域とを備えている。第１活性領域には、第１ゲート電極と第２ゲート電極により囲まれた共通ソース電極が複数存在し、第１ゲート電極と第２ゲート電極間に、第１ドレイン電極と第２ドレイン電極が交互に配置されて、横方向に複数の半導体リレーを形成している。第２活性領域には、第３半導体スイッチが形成されている。このため、この第３半導体スイッチは、複数の半導体リレーに共通の充放電回路として利用できる。
【００５４】
（１５）本発明の半導体リレー素子は、電子走行層及び電子供給層を含む第１活性領域と、電子走行層及び電子供給層を含む第２活性領域と、を備えている。第１活性領域には、メインソース電極から一方の側に複数の第１ソース電極が、他方の側に複数の第２ソース電極を備えている。複数の第１ソース電極は第１ゲート電極で囲まれ、複数の第２ソース電極は第２ゲート電極で囲まれ、直列に接続された複数の第１ゲート電極と直列に接続された複数の第２ゲート電極は不活性領域において電気的に接続されている。第１ドレイン電極は、メイン第１ドレイン電極からフィンガー状に第１ゲート電極間に配置され、第２ドレイン電極は、メイン第２ドレイン電極からフィンガー状に第２ゲート電極間に配置され、複数の縦方向に形成された半導体リレーが配置されている。
【００５５】
第２活性領域には、第３半導体スイッチが形成されている。このため、この第３半導体スイッチは、複数の半導体リレーに共通の充放電回路として利用できる。さらに、この半導体リレー及び第３半導体スイッチを接続する電極配置は、それぞれの電極が交差する部分が無く、平面的に配置可能である。
【００５６】
（１６）本発明の半導体リレー素子においては、半導体リレーを構成する第１半導体スイッチと第２半導体スイッチがノーマリーオフとなるエンハンスメント型であり、第３半導体スイッチがノーマリーオンとなるデプレッション型である。このため、半導体リレーは、ゲートとソース間がプラス電位と０電位でオン・オフされ、充放電回路に使用される第３半導体スイッチは、０電位とマイナス電位でオン・オフされる。
【００５７】
（１７）本発明の半導体リレーモジュールは、本発明の上記（１）に記載の半導体リレー素子と、半導体リレー素子の開閉を制御する制御回路と、を備えている。このため、大電流を流す用途においても、確実な駆動が可能となると共に、回路全体を小型化・簡素化することができる。
【００５８】
（１８）本発明の半導体リレーモジュールは、本発明の上記（１）に記載の半導体リレー素子と、半導体リレー素子の充放電回路と、半導体リレー素子の開閉を制御する発振回路と、を備えている。このため、大電流を流す用途においても、確実な駆動が可能となると共に、回路全体を小型化・簡素化することができる。
【００５９】
（１９）本発明の半導体リレーモジュールは、本発明の上記（１２）に記載の半導体リレー素子と、抵抗又はダイオードのディスクリート素子と、半導体リレー素子の開閉を制御する発振回路とを備えている。
【００６０】
第１活性領域に第１半導体スイッチと第２半導体スイッチが配置され、賽２活性領域には、第３半導体スイッチが配置されている。第３半導体スイッチは、半導体リレーのゲート電極に印加される信号の充放電回路に使用され、半導体リレー素子と同じチップ内に存在させている。このため、大電流を流す用途においても、絶縁トランス等を用いずに小型で確実な駆動が可能となり、充放電回路も小型化できるため、回路全体を小型化・簡素化することができる。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施形態に係る半導体リレーの基本回路の構成を示す回路図である。
【図２】ＧａＮ−ＨＥＭＴの基本構造の模式的断面図である。
【図３】ＧａＮ−ＨＥＭＴにより実現した本発明の半導体リレー素子の基本ユニットを示した模式的断面図である。
【図４】本発明の半導体リレー素子の基本ユニットＡの配線パターンを示す図である。
【図５】基本ユニットＡを複数並べて並列接続させた半導体リレー素子の平面図である。
【図６】基本ユニットＡを複数並べて並列接続させた他の配線パターンによる半導体リレー素子の平面図である。
【図７】基本ユニットＡを複数並べて並列接続させた他の配線パターンによる半導体リレー素子の平面図である。
【図８】第１ドレイン電極と第２ドレイン電極を交互に配置する半導体リレー素子において、複数の第１ゲート電極と複数の第２ゲート電極の配線で、直列接続を利用しない場合の比較例を示す図である。
【図９】基本ユニットＡを応用した配線パターンによる半導体リレー素子の平面図である。
【図１０】本発明の半導体リレー素子の基本ユニットＢの平面図である。
【図１１】図１０で示した半導体リレー素子の基本ユニットＢのＸ１−Ｙ１、Ｘ２−Ｙ２、Ｘ３−Ｙ３の模式的断面図である。
【図１２】基本ユニットＢを複数並べて並列接続させた半導体リレー素子の平面図である。
【図１３】縦型に配列した半導体リレー素子の基本ユニットＢの電極配置を同じにして、２つに分割した活性領域に２つの半導体スイッチを複数配置した実施例を示す図である。
【図１４】本発明の半導体リレー素子６２を用いた半導体リレーモジュールＡ６０の回路構成を示す図である。
【図１５】本発明の半導体リレー素子６２を用いた他の半導体リレーモジュールＢ６５の回路構成を示す図である。
【図１６】半導体リレーモジュールＢ６５を使用して、負荷７０への直流電源７２を開閉する場合の回路図である。
【図１７】半導体リレーモジュールＢ６５の充放電回路６６の一例を説明する図である。
【図１８】半導体リレーを構成する第１半導体スイッチＱ１と第２半導体スイッチＱ２に、第３半導体スイッチＱ３を加えた半導体リレー素子の回路構成を示す図である。
【図１９】第３半導体スイッチを搭載した半導体リレー素子の基本ユニットを示す平面図である。
【図２０】第３半導体スイッチを備えた半導体リレー素子の基本ユニットＣによる実施例１を示す図である。
【図２１】第３半導体スイッチを備えた半導体リレー素子の基本ユニットＣによる実施例２を示す図である。
【図２２】第３半導体スイッチを搭載した半導体リレー素子８０による半導体リレーモジュールＣ８２を示す図である。
【発明を実施するための形態】
【００６２】
以下、本発明の実施の形態について図面を参照して説明する。なお、本実施形態における構成要素は適宜、既存の構成要素等との置き換えが可能であり、また、他の既存の構成要素との組合せをする様々なバリエーションが可能である。したがって、本実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。
【００６３】
図１は、本発明の実施形態に係る半導体リレーの基本回路の構成を示す回路図である。半導体リレーは、２つの半導体スイッチのソース同士を接続した逆直列回路となっている。
【００６４】
第１半導体スイッチＱ１の第１ソースＳ１と第２半導体スイッチＱ２の第２ソースＳ２が接続され、第１半導体スイッチＱ１の第１ドレインＤ１と第２半導体スイッチＱ２の第２ドレインＤ２が出力端子となっている。出力端子は、第１ドレイン端子３と第２ドレイン端子４であり、半導体スイッチＱ1と半導体スイッチＱ２の逆直列回路は、双方向に流れる電流を電気的にオン・オフするリレーとして動作する。
【００６５】
第１半導体スイッチＱ１の第１ゲートＧ１と第２半導体スイッチＱ２の第２ゲートＧ２が電気的に接続されているゲート端子２と、同じく電気的に接続された第１ソースＳ１と第２ソースＳ２からのソース端子１は、半導体リレーの出力をオン・オフ制御する信号の入力端子となっている。
【００６６】
半導体リレーは、２つの半導体スイッチのソース同士を接続した逆直列回路である。正負両極性の信号制御を行う半導体リレーは、高電圧化が可能な半導体スイッチを使用し、２個の半導体スイッチのソースを接続する回路構成を同一基板上に一体的に形成することで小型化が図れる。
【００６７】
窒化物半導体（ＩＩＩ族窒化物半導体）は、ワイドバンドギャップ半導体であり、絶縁破壊電界強度がシリコンの１０倍、バンドギャップがシリコンの３倍と優れており、１０００Ｖ以上で１００Ａクラスのデバイスが実現されている。また、シリコン系半導体又はガリウム砒素（ＧａＡｓ）系の化合物半導体と比べて電子の飽和ドリフト速度が大きい。このため、高い電子移動度を得られると共に、高耐圧化が可能であり、窒化物半導体であるＧａＮ−ＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）は横型構造であるため、半導体リレーの基本回路を同一チップで実現可能である。
【００６８】
図２は、ＧａＮ−ＨＥＭＴの基本構造の模式的断面図である。基板１２は、ＳｉＣ（炭化珪素）、ＧａＮ（窒化ガリウム）、Ａｌ２Ｏ３（サファイア）、Ｓｉ(シリコン)等により形成されている。ｉ−ＧａＮにより形成されているバッファ層１４は、電子走行層１６の転位密度を低くし、結晶性を良好にするために形成する。バッファ層１４には、ＧａＮで形成される電子走行層１６とＡｌｘＧａ１−ｘＮ（０．０１≦ｘ≦０．４）（窒化アルミニウムガリウム）で形成される電子供給層１８が積層され、電子供給層１８の表面は、ＳｉＮ（窒化シリコン）等の保護膜を設けている。ＧａＮ−ＨＥＭＴは横型構造のトランシスタであり、ソース電極２２、ゲート電極２４及びドレイン電極は横並びに配置されている。
【００６９】
窒化物半導体は、面方位の（０００１）面を主面とすると窒化ガリウム（ＧａＮ）等とのヘテロ界面には、自発分極及びピエゾ分極により電荷が生じる。ヘテロ界面におけるシートキャリア濃度は、これら分極の効果によって、特にドーピングを行わなくても１×１０１３ｃｍ−２以上となる。このため、ヘテロ界面における２次元電子ガス（２Ｄｉｍｅｎｓｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｇａｓ：２ＤＥＧ）を利用して、高電子移動度トランジスタが実現できる。チャネル層に２次元電子ガスが形成される。２次元電子ガスにより、低いオン抵抗と速いスイッチング速度、及び、電流の双方向制御が実現される。
【００７０】
ＧａＮ−ＨＥＭＴは、構造上、ゲートに電圧を印加しなくても導通するデプレッション型のノーマリーオン動作である。しかし、ゲート直下のキャリア濃度を減少させて閾値電圧をプラス側にシフトさせることにより、エンハンスメント型のノーマリーオフ動作とすることができる。例えば、リセス構造のゲートやｐ−ＧａＮ積層構造等である。
【００７１】
図３は、ＧａＮ−ＨＥＭＴにより実現した本発明の半導体リレー素子の基本ユニットを示した模式的断面図である。基板１２上に形成されたバッファ層１４と、バッファ層１４上に積層された窒化物半導体からなる電子走行層１６と、電子走行層１６上に積層され、電子走行層１６を形成する窒化物半導体よりもバンドギャップが大きい窒化物半導体からなる電子供給層１８とからなる活性領域が形成されている。
【００７２】
活性領域の電子供給層１８上に、第１ドレイン電極３０と、第１ゲート電極３２と、第１ソース電極と、第２ソース電極と、第２ゲート電極３６と、第２ドレイン電極３８とが順に配置されている。第１ソース電極と第２ソース電極は、共通ソース電極３４で共有されている。各電極間には保護膜２０を設けている。
【００７３】
第１ドレイン電極３０、第１ゲート電極３２と共通ソース電極３４で形成される第１半導体スイッチＱ１と、共通ソース電極３４、第２ゲート電極３６と第２ドレイン電極３８で形成される第２半導体スイッチＱ２は、共通ソース電極３４を介して逆接続に直列接続されている。さらに、第１半導体スイッチ領域及び第２半導体スイッチ領域のキャリアが半導体素子内部の電子供給層１８及び電子走行層１６を相互に移動可能であるため、個別チップの半導体スイッチを直列接続した場合に比べ、導通損失を低減させることができる。第１半導体スイッチＱ１と第２半導体スイッチＱ２は、ゲート同士も電気的に接続され、ソースとの間に同じ信号を入力するが、第１ゲート電極３２と第２ゲート電極３６の電気的な接続は、ゲート電極の配線パターンで行うことができる。
【００７４】
＜半導体リレー素子の基本ユニットＡ＞
図４は、本発明の半導体リレー素子の基本ユニットＡの配線パターンを示す図である。図４（Ａ）は平面図、図４（Ｂ）は図４（Ａ）のＸ−Ｙ断面図を示している。図４（Ａ）において、破線で示した活性領域４８は、基板１２、バッファ層１４、電子走行層１６及び電子供給層１８が積層された領域である。不活性領域５０は、例えばＢやＦｅなどをイオン注入し、チャネルを消滅して形成されたイオン注入層によって形成することができる。これにより、活性領域４８と不活性領域５０との境界部に段差が形成されないため、境界部を跨いで形成される電極への配線パターンに段差が生じない。各電極への配線パターンは、交差する部分は、ビアホール等により相違する層を経由して電気的な絶縁を図るが、なるべく交差しない配線パターンとすることが望ましい。
【００７５】
共通ソース電極３４は、活性領域４８を貫いて配置されている。共通ソース電極３４の両側近傍に第１ゲート電極３２と第２ゲート電極３６が配置されており、不活性領域５０で接続されて、１本の連続したゲート配線パターン４０となっている。第１ゲート電極３２側には、さらに第１ドレイン電極３０が配置され、第２ゲート電極３６側には、さらに第２ドレイン電極３８が配置されている。この構造が半導体リレー素子の基本ユニットであり、この基本ユニットを並列に接続して、オン抵抗の低減と大電流対応がなされる。
【００７６】
このために、共通ソース電極３４にはメインソース電極４２、第１ドレイン電極３０にはメイン第１ドレイン電極４４、第２ドレイン電極３８にはメイン第２ドレイン電極４６を設けてもよい。共通ソース電極３４又はメインソース電極４２はソース端子１、ゲート配線パターン４０はゲート端子２、第１ドレイン電極３０又はメイン第１ドレイン電極４４は第１ドレイン端子３、第２ドレイン電極３８又はメイン第２ドレイン電極４６は第２ドレイン端子４に接続されている。
【００７７】
＜基本ユニットＡによる実施例１＞
図５は、基本ユニットＡを複数並べて並列接続させた半導体リレー素子の平面図である。
電子走行層及び電子供給層を含まない不活性領域５０にメインソース電極４２を備え、メインソース電極４２から破線で示した活性領域４８を貫くフィンガー状の複数の共通ソース電極３４、３４−１、３４−２を有している。
【００７８】
活性領域４８を貫くフィンガー状の複数の第１ゲート電極３２、３２−１、３２−２とフィンガー状の複数の第２ゲート電極３６、３６−１、３６−２が、複数の共通ソース電極３４、３４−１、３４−２の両側に配置され、不活性領域５０でゲート配線パターン４０により複数の共通ソース電極を囲んで直列に接続されている。
【００７９】
電子走行層及び電子供給層を含まない不活性領域５０にメイン第１ドレイン電極４４を備え、メイン第１ドレイン電極４４から活性領域４８を貫くフィンガー状の複数の第１ドレイン電極３０、３０−１を有している。さらに、不活性領域５０には、メイン第２ドレイン電極４６を備え、メイン第２ドレイン電極４６から活性領域４８を貫くフィンガー状の複数の第２ドレイン電極３８、３８−１を有している。
【００８０】
メイン第１ドレイン電極４４とメイン第２ドレイン電極４６は、メインソース電極４２に対して活性領域４８を挟んで逆側に配置され、フィンガー状の複数の第１ドレイン電極３０、３０−１とフィンガー状の複数の第２ドレイン電極３８、３８−１は、複数の第１ゲート電極３２、３２−１、３２−２と複数の第２ゲート電極３６、３６−１３６−２の間に、交互に配置されている。
【００８１】
本電極パターンの配置により、電極同士の交差をメイン第１ドレイン電極４４と複数の第２ドレイン電極３８、３８−１だけにすることができる。メイン第１ドレイン電極４４と複数の第２ドレイン電極３８、３８−１は交差しているが、交差している部分は、メイン第１ドレイン電極４４をビアホールで接続した異なる層に配線することにより、交差を避けることができる。
【００８２】
＜基本ユニットＡによる実施例２＞
図６は、基本ユニットＡを複数並べて並列接続させた他の配線パターンによる半導体リレー素子の平面図である。
【００８３】
電子走行層及び電子供給層を含まない不活性領域５０にメインソース電極４２を備え、メインソース電極４２から破線で示した活性領域４８を貫くフィンガー状の複数の共通ソース電極３４、３４−１、３４−２を有している。
【００８４】
複数の第１ゲート電極３２、３２−１、３２−２と複数の第２ゲート電極３６．３６−１、３６−２は、メインソース電極４２及びフィンガー状の複数の共通ソース電極３４、３４−１、３４−２に沿って配置され、フィンガー状の複数の共通ソース電極３４、３４−１、３４−２を囲む複数の第１ゲート電極３２、３２−１、３２−２と複数の第２ゲート電極３６．３６−１、３６−２が、不活性領域５０において直列に接続されたゲート配線パターン４０の部分と、直列に接続されたゲート配線パターン４０から、フィンガー状に複数の共通ソース電極３４、３４−１、３４−２に沿って並列に配置されたゲート配線パターン４０を備えている。
【００８５】
不活性領域５０にメイン第１ドレイン電極４４を備え、メイン第１ドレイン電極４４から活性領域４８を貫くフィンガー状の複数の第１ドレイン電極３０、３０−１を有している。不活性領域にメイン第２ドレイン電極４６を備え、メイン第２ドレイン電極４６から活性領域４８を貫くフィンガー状の複数の第２ドレイン電極３８、３８−１を有している。
【００８６】
メイン第１ドレイン電極４４とメイン第２ドレイン電極４６は、活性領域４８を挟んで逆側に配置されて、フィンガー状の複数の第１ドレイン電極３０、３０−１とフィンガー状の複数の第２ドレイン電極３８、３８−１は、フィンガー状の複数の第１ゲート電極３２、３２−１、３２−２とフィンガー状の複数の第２ゲート電極３６、３６−１、３６−２の間に、交互に配置されている、
【００８７】
本電極パターンの配置により、電極同士の交差をメインソース電極４２と複数の第１ドレイン電極３０、３０−１だけにすることができる。メインソース電極４２と複数の第１ドレイン電極３０、３０−１は交差しているが、交差している部分は、メインソース電極４２をビアホールで接続した異なる層に配線することにより、交差を避けることができる。
【００８８】
＜基本ユニットＡによる実施例３＞
図７は、基本ユニットＡを複数並べて並列接続させた他の配線パターンによる半導体リレー素子の平面図である。
【００８９】
電子走行層及び電子供給層を含まない不活性領域５０にメインソース電極４２を備え、メインソース電極４２から破線で示した活性領域４８を貫くフィンガー状の複数の共通ソース電極３４、３４−１、３４−２を有している。
【００９０】
活性領域４８を貫くフィンガー状の複数の第１ゲート電極３２、３２−１、３２−２とフィンガー状の複数の第２ゲート電極３６、３６−１、３６−２が、複数の共通ソース電極３４、３４−１、３４−２の両側に配置され、不活性領域５０でゲート配線パターン４０により複数の共通ソース電極を囲んで直列に接続されている。
【００９１】
電子走行層及び電子供給層を含まない不活性領域５０にメイン第１ドレイン電極４４を備え、メイン第１ドレイン電極４４から活性領域４８を貫くフィンガー状の複数の第１ドレイン電極３０、３０−１を有している。不活性領域５０にメイン第２ドレイン電極４６を備え、メイン第２ドレイン電極４６から活性領域４８を貫くフィンガー状の複数の第２ドレイン電極３８、３８−１を有している。
【００９２】
メイン第１ドレイン電極４４は、活性領域４８を挟んで、メインソース電極４２とメイン第２ドレイン電極４６の逆側に配置されて、フィンガー状の複数の第１ドレイン電極３０、３０−１とフィンガー状の複数の第２ドレイン電極は、フィンガー状の複数の第１ゲート電極とフィンガー状の複数の第２ゲート電極３８、３８−１の間に、交互に配置されている。
【００９３】
本電極パターンの配置では、メインソース電極４２とゲート配線パターン４０が、複数の第１ドレイン電極３０、３０−１と交差している。この場合、複数の第１ドレイン電極３０、３０−１を、メインソース電極４２とゲート配線パターン４０を跨いでビアホールで接続した異なる層に配線することにより、交差を避けることができる。
【００９４】
＜基本ユニットＡによる実施例との比較例＞
図８は、第１ドレイン電極と第２ドレイン電極を交互に配置する半導体リレー素子において、複数の第１ゲート電極と複数の第２ゲート電極の配線で、直列接続を利用しない場合の比較例を示す図である。
【００９５】
電子走行層及び電子供給層を含まない不活性領域５０にメインソース電極４２を備え、メインソース電極４２から破線で示した活性領域４８を貫くフィンガー状の複数の共通ソース電極３４、３４−１、３４−２を有している。
【００９６】
活性領域４８を貫くフィンガー状の複数の第１ゲート電極３２、３２−１、３２−２とフィンガー状の複数の第２ゲート電極３６、３６−１、３６−２が、複数の共通ソース電極３４、３４−１、３４−２の両側に配置されている。フィンガー状の複数の第１ゲート電極３２、３２−１、３２−２とフィンガー状の複数の第２ゲート電極３６、３６−１、３６−２は平行の関係にあり、不活性領域５０においてゲート配線パターン４０に接続されている。フィンガー状の複数の第１ゲート電極３２、３２−１、３２−２とフィンガー状の複数の第２ゲート電極３６、３６−１、３６−２が直列接続となる部分は存在しない。
【００９７】
電子走行層及び電子供給層を含まない不活性領域５０にメイン第１ドレイン電極４４を備え、メイン第１ドレイン電極４４から活性領域４８を貫くフィンガー状の複数の第１ドレイン電極３０、３０−１を有している。さらに、不活性領域５０には、メイン第２ドレイン電極４６を備え、メイン第２ドレイン電極４６から活性領域４８を貫くフィンガー状の複数の第２ドレイン電極３８、３８−１を有している。
【００９８】
メイン第１ドレイン電極４４とメイン第２ドレイン電極４６は、メインソース電極４２に対して活性領域４８を挟んで逆側に配置され、フィンガー状の複数の第１ドレイン電極３０、３０−１とフィンガー状の複数の第２ドレイン電極３８、３８−１は、複数の第１ゲート電極３２、３２−１、３２−２と複数の第２ゲート電極３６、３６−１、３６−２の間に、交互に配置されている。
【００９９】
比較例とした本電極パターンは、フィンガー状の複数の第１ゲート電極３２、３２−１、３２−２とフィンガー状の複数の第２ゲート電極３６、３６−１、３６−２が直列接続となる部分は存在しないため、電極同士の交差は、複数の第１ドレイン電極３０、３０−１とメインソース電極４２、及び、ゲート配線パターンと複数の第２ドレイン電極３８、３８−１となる。このため、メインソース電極４２とゲート配線パターン４０の２つの配線をビアホールで接続した異なる層に配線にしなければならない。本発明によれば、直列接続を利用した複数の第１ゲート電極と複数の第２ゲート電極の配線パターンにより交差を少なくできる。
【０１００】
＜基本ユニットＡを応用した実施例４＞
図９は、基本ユニットＡを応用した配線パターンによる半導体リレー素子の平面図である。電極パターンが交差しない配線パターンとしている。
【０１０１】
破線で示した活性領域４８にメインソース電極４２を備え、共通ソース電極３４は、メインソース電極４２から、活性領域４８を貫いて配置され、共通ソース電極３４の一方の側にメインソース電極４２からフィンガー状の複数の第１ソース電極３３、３３−１を配置し、共通ソース電極３４の他方の側にメインソース電極４２からフィンガー状の複数の第２ソース電極３５、３５−１を配置している。第１ソース電極３３、３３−１、及び、第２ソース電極３５、３５−１は、いずれも活性領域４８を貫かない。
【０１０２】
共通ソース電極３４の両側に配置される第１ゲート電極３２と第２ゲート電極３６は、不活性層領域５０において電気的に接続されている。
【０１０３】
共通ソース電極３４の一方の側に配置される第１ゲート電極３２は、ゲート配線パターン４０により第１ゲート電極３２−１に直列接続され、フィンガー状の複数の第１ソース電極３３、３３−１を囲み、さらにメインソース電極４２に沿って配置されている。共通ソース電極３４の他方の側に配置される第２ゲート電極３６は、ゲート配線パターン４０により第２ゲート電極３６−１に直列接続され、フィンガー状の複数の第２ソース電極３５、３５−１を囲み、さらにメインソース電極４０に沿って配線されている。
【０１０４】
活性領域４８のメインソース電極４２と逆側にメイン第１ドレイン電極４４を備え、メイン第１ドレイン電極４４は、フィンガー状の複数の第１ドレイン電極３０、３０−１、３０−２を有し、複数の第１ドレイン電極３０、３０−１、３０−２は、第１ゲート電極３２，３２−１と第1ソース電極３３、３３−１に沿って配置されている。
【０１０５】
活性領域４８のメインソース電極４２と逆側にメイン第２ドレイン電極４６を備え、メイン第２ドレイン電極４６は、フィンガー状の複数の第２ドレイン電極３８、３８−１、３８−２を有し、複数の第２ドレイン電極３８、３８−１、３８−２は、第２ゲート電極３６，３６−１と第２ソース電極３５、３５−１に沿って配置されている。
【０１０６】
本電極パターンの配置は、第１ドレイン電極と第２ドレイン電極を、共通ソース電極を挟んで横方向に分離する配置としたため、それぞれの電極パターンが交差すること無く、平面的に配置できる。
【０１０７】
＜半導体リレー素子の基本ユニットＢ＞
図１０は、本発明の半導体リレー素子の基本ユニットＢの平面図である。基本ユニットＡは、半導体リレーの２つの半導体スイッチを横に配置した構造であるのに対して、半導体リレーの基本ユニットＢは、半導体リレーの２つの半導体スイッチを縦に配置した構造である。
【０１０８】
破線で示した活性領域４８を貫いてメインソース電極を兼ねた共通ソース電極３４を備えている。活性領域４８には、共通ソース電極３４の一方の側にフィンガー状の第１ソース電極３３を備えている。活性領域４８には、共通ソース電極３４の他方の側にフィンガー状の第２ソース電極３５を備えている。
【０１０９】
第１ゲート電極３２は、第１ソース電極３３を囲み、さらに共通ソース電極３４に沿って配置されている。第２ゲート電極３６は、第２ソース電極３５を囲み、さらに共通ソース電極３４に沿って配置されている。第１ゲート電極３２と第２ゲート電極３６は、電子走行層及び電子供給層を含まない不活性領域５０において直列に接続されている。
【０１１０】
活性領域４８に、メイン第１ドレイン電極４４とフィンガー状の２個の第１ドレイン電極３０、３０−１を備え、メイン第１ドレイン電極４４とフィンガー状の２個の第１ドレイン電極３０、３０−１は、第１ゲート電極３２を囲んで配置されている。活性領域４８に、メイン第２ドレイン電極４６とフィンガー状の２個の第２ドレイン電極３８、３８−１を備え、メイン第２ドレイン電極４６とフィンガー状の２個の第２ドレイン電極３８、３８−１は、第２ゲート電極を囲んで配置されている。
【０１１１】
図１１は、図１０で示した半導体リレー素子の基本ユニットＢのＸ１−Ｙ１、Ｘ２−Ｙ２、Ｘ３−Ｙ３の模式的断面図である。図１１の（Ａ）はＸ１−Ｙ１断面、（Ｂ）はＸ２−Ｙ２断面、（Ｃ）はＸ３−Ｙ３断面を示している。いずれも図３で示したと同様に、活性領域の電子供給層１８上に、第１ドレイン電極３０と、第１ゲート電極３２と、第１ソース電極と第２ソース電極が共有された共通ソース電極３４と、第２ゲート電極３６と、第２ドレイン電極３８とが順に配置されている。即ち、全活性領域が各配線パターンを含めて有効に活用された半導体リレー構造であることが分かる。
【０１１２】
＜基本ユニットＢによる実施例＞
図１２は、基本ユニットＢを複数並べて並列接続させた半導体リレー素子の平面図である。
【０１１３】
破線で示した活性領域４８を貫いてメインソース電極を兼ねた共通ソース電極３４を備えている。活性領域４８には、共通ソース電極３４の一方の側にフィンガー状の複数の第１ソース電極３３−１、３３−２、３３−３、３３−４を備えている。活性領域４８には、共通ソース電極３４の他方の側にフィンガー状の複数の第２ソース電極３５−１、３５−２、３５−３、３５−４を備えている。
【０１１４】
複数の第１ゲート電極３２−１、３２−２、３２−３、３２−４は、複数の第１ソース電極３３−１、３３−２、３３−３、３３−４を囲んで共通ソース電極３４に沿って直列に接続されている。複数の第２ゲート電極３６−１、３６−２、３６−３、３６−４は、複数の第２ソース電極３５−１、３５−２、３５−３、３５−４を囲んで共通ソース電極３４に沿って配置され直列に接続されている。
【０１１５】
複数の第１ゲート電極３２−１、３２−２、３２−３、３２−４と複数の第２ゲート電極３６−１、３６−２、３６−３、３６−４は、電子走行層及び電子供給層を含まない不活性領域５０において直列に接続されている。
【０１１６】
活性領域４８に、メイン第１ドレイン電極４４とフィンガー状の複数の第１ドレイン電極３０−１、３０−２、３０−３、３０−４、３０−５を備え、メイン第１ドレイン電極４４とフィンガー状の複数の第１ドレイン電極３０−１、３０−２、３０−３、３０−４、３０−５で複数の第１ゲート電極３２−１、３２−２、３２−３、３２−４を囲んで配置されている。活性領域４８に、メイン第２ドレイン電極４６とフィンガー状の複数の第２ドレイン電極３８−１、３８−２、３８−３、３８−４、３８−５を備え、メイン第２ドレイン電極４６とフィンガー状の複数の第２ドレイン電極３８−１、３８−２、３８−３、３８−４、３８−５で複数の第２ゲート電極３６−１、３６−２、３６−３、３６−４を囲んで配置されている。
【０１１７】
この電極パターンの配置により、複数の第１ドレイン電極と複数の第２ドレイン電極を、共通ソース電極を挟んで縦方向に分離することができ、それぞれの電極パターンが交差すること無く、平面的に配置できる。
【０１１８】
＜基本ユニットＢを応用した実施例＞
図１３は、縦型に配列した半導体リレー素子の基本ユニットＢの電極配置を同じにして、２つに分割した活性領域に２つの半導体スイッチを複数配置した実施例を示す図である。電極配置は、図１２で示した電極配置と同じであるが、２つの半導体スイッチのソース同士が共通ソース電極を介して接続されている。第１活性領域４８−１と第２活性領域４８−２に活性領域を分割したことにより、半導体リレーの第１半導体スイッチ領域及び第２半導体スイッチ領域のキャリアが半導体素子内部を相互に移動できなくなる。このため、半導体リレーの第１半導体スイッチ領域及び第２半導体スイッチ領域のキャリアが半導体素子内部を相互に移動可能な場合に比べれば、導通損失の低減効果は少ない。ただし、個別チップの半導体スイッチを直列接続した場合に比べ、導通損失を低減させることはできる。
【０１１９】
＜半導体リレーモジュールＡ＞
図１４は、本発明の半導体リレー素子６２を用いた半導体リレーモジュールＡ６０の回路構成を示す図である。
【０１２０】
半導体リレーモジュールＡ６０は、半導体リレー素子６２と制御回路６３から構成されている。半導体リレー素子６２の第１ドレイン端子３と第２ドレイン端子４は半導体リレーモジュールＡ６０の出力端子となっている。第１ドレイン端子３と第２ドレイン端子４に制御する負荷への入力を接続して、負荷への入力の開閉を行う。制御回路６３は、半導体リレー素子６２の導通又は開放の動作を制御する。
【０１２１】
この制御回路６３は、半導体リレー素子６２への駆動バイアス信号を供給する駆動バイアス信号供給を含んでいる。さらに、入出力電圧の検出部、導通電流検出部や、半導体スイッチ温度検出部等を含んでいてもよい。
【０１２２】
＜半導体リレーモジュールＢ＞
図１５は、本発明の半導体リレー素子６２を用いた他の半導体リレーモジュールＢ６５の回路構成を示す図である。
【０１２３】
半導体リレーモジュールＢ６５は、半導体リレー素子６２と充放電回路６６と発振回路６８から構成されている。さらに、入出力電圧の検出部、導通電流検出部や、半導体スイッチ温度検出部等を含んでいてもよい。半導体リレー素子６２の第１ドレイン端子３と第２ドレイン端子４は半導体リレーモジュール６０の出力端子となっている。第１ドレイン端子３と第２ドレイン端子４に制御する負荷への入力を接続して、負荷への入力の開閉を行う。
【０１２４】
充放電回路６６は、発振回路６８からの駆動信号に対応して第１半導体スイッチＱ１と第２半導体スイッチＱ２のゲート容量を充放電して、半導体リレーの開閉を行う。発振回路６８は、半導体リレーの開閉を行うために入力端子６４に印加される入力信号を、フォトダイオードアレイ、発振周波数発生回路や昇圧回路等により制御し、充放電回路６６へ駆動信号を出力する。
【０１２５】
半導体リレーモジュールＢ６５は、大電流を流す用途においても、確実な駆動が可能となると共に、回路全体を小型化・簡素化することができる。
【０１２６】
図１６は、半導体リレーモジュールＢ６５を使用して、負荷７０への直流電源７２を開閉する場合の回路図である。
【０１２７】
直流電源７２と、負荷７０と、半導体リレーモジュールＢ６５とで構成され、半導体リレーモジュールＢ６５は、直流電源７２と負荷７０との間に設けられ、直流電源７２と負荷７０とを短絡又は開放する。半導体リレーモジュールＢ６５の発振回路６８は、例えば、直流電源７２の電圧よりも高く、かつ、第１半導体スイッチＱ１及び第２半導体スイッチＱ２のゲート閾値電圧Ｖｔｈ以上の正の駆動電圧を充放電回路６６に印加する。
【０１２８】
充放電回路６６では、駆動電圧により第１半導体スイッチＱ１及び第２半導体スイッチＱ２のゲート容量を充放電してオン・オフすることにより、半導体リレー素子６２の開閉を行う。第１半導体スイッチＱ１及び第２半導体スイッチＱ２がオン状態になると、直流電源７２から負荷７０へ電力が供給される。
【０１２９】
図１７は、半導体リレーモジュールＢ６５の充放電回路６６の一例を説明する図である。充放電回路６６は、ノーマリ―オンとなるデプレッション型の第３半導体スイッチＱ３と、抵抗又はダイオード等のディスクリート素子７３から構成されている。第３半導体スイッチＱ３の第３ドレインと第３ゲートは、発振回路６８に接続されている。第３半導体スイッチＱ３の第３ゲートと第３ソースには、ディスクリート素子７３が接続されている。
【０１３０】
発振回路６８からの駆動信号が充放電回路６６の第３半導体スイッチＱ３の第３ドレインに印加されると、デプレッション型の第３半導体スイッチＱ３はオン状態であり、第３ドレイン７３に電流が流れると、ディスクリート素子７３の両端に電位差が発生し、第３ゲートに負の電圧が印加される。この電位差によってデプレッション型の第３半導体スイッチＱ３はオフとなる。そして、第１半導体スイッチＱ１の第１ゲートと、第２半導体スイッチＱ２の第２ゲートに印加された充放電回路６６の出力電圧が、閾値電圧Ｖｔｈよりも大きくなると、第１半導体スイッチＱ１と第２半導体スイッチＱ２がオンになり、半導体リレーがオン状態となる
【０１３１】
一方、発振回路６８からの駆動信号がオフになると、発振回路６８からの駆動信号が無く、ディスクリート素子７３の両端に電位差は発生しなくなるため、デプレッション型の第３半導体スイッチＱ３はオン状態となる。その結果、第１半導体スイッチＱ１の第１ゲートと第１ソース、及び、第２半導体スイッチＱ２の第２ゲートと第２ソースがこのデプレッション型の第３半導体スイッチＱ３でショートされ、半導体リレー素子６２がオフ状態となる。
【０１３２】
充放電回路６６で使用されている第３半導体スイッチは、上記説明のようにデプレッション型である。このため、高耐圧でデプレッション型のＧａＮ−ＨＥＭＴが好適である。ＧａＮ−ＨＥＭＴの基本構造は本来デプレッション型であり、ゲート電極に様々な技術を適用してノーマリーオフのエンハンスメント型にしている。従って、充放電回路６６で使用されている第３半導体スイッチＱ３は、エンハンスメント型とする技術を適用することなく使用可能である。
【０１３３】
本発明の半導体リレー素子６２は、ＧａＮ−ＨＥＭＴを使用しており、第３半導体スイッチＱ３も容易に同一のチップに搭載でき、これにより更なる半導体リレーモジュールの小型化が図れる。
【０１３４】
＜第３半導体スイッチを搭載した半導体リレー素子の基本ユニットＣ＞
図１８は、半導体リレーを構成する第１半導体スイッチＱ１と第２半導体スイッチＱ２に、第３半導体スイッチＱ３を加えた半導体リレー素子の回路構成を示す図である。第１半導体スイッチＱ１の第１ゲートと第２半導体スイッチＱ２の第２ゲートに、第３半導体スイッチＱ３の第３ドレインが接続され、第１半導体スイッチＱ１の第１ソースと第２半導体スイッチＱ２の第２ソースに、第３半導体スイッチＱ３の第３ソースが接続されている。第３半導体スイッチＱ３の第３ゲートは、補助ゲート端子５に接続され、外部にインピーダンス素子が接続される。
【０１３５】
図１９は、第３半導体スイッチを搭載した半導体リレー素子の基本ユニットを示す平面図である。
【０１３６】
電子走行層及び電子供給層を含む第１活性領域４８−１と、電子走行層及び電子供給層を含む第２活性領域４８−２と、電子走行層及び電子供給層を含まない不活性領域５０とを備えている。
【０１３７】
第１活性領域４８−１には、電子供給層上に、第１ドレイン電極３０と、第１ゲート電極３２と、第１ソース電極と第２ソース電極を共有した共通ソース電極３４と、第２ゲート電極３６と、第２ドレイン電極３８とが順に配置されている。
【０１３８】
第２活性領域４８−２には、電子供給層上に、第３ドレイン電極７４と、第３ゲート電極７６と、第３ソース電極７８と、が順に配置されている。
【０１３９】
第１ゲート電極３２と第２ゲート電極３６と第３ドレイン電極７４が接続され、共通ソース電極３４と第３ソース電極７８がメインソース電極４２により接続されている。
【０１４０】
電子走行層及び電子供給層を含む第１活性領域４８−１と電子走行層及び電子供給層を含む第２活性領域４８−２は、同じ積層構造であり、半導体リレーを形成する第１活性領域４８−１の第１ゲート電極３２と第２ゲート電極３６は、エンハンスメント型とする構造が適用されているが、第２活性領域の第３ゲート電極７６は、デプレッション型でよいため、エンハンスメント型とする構造を適用する必要が無い。
【０１４１】
＜第３半導体スイッチを搭載した半導体リレー素子の基本ユニットＣによる実施例１＞
図２０は、第３半導体スイッチを備えた半導体リレー素子の基本ユニットＣによる実施例１を示す図である。電子走行層及び電子供給層を含む第１活性領域４８−１と、電子走行層及び電子供給層を含む第２活性領域４８−２と、電子走行層及び電子供給層を含まない不活性領域５０を備えている。第１活性領域４８−１には、第１半導体スイッチＱ１と第２半導体スイッチＱ２により半導体リレーが形成されている。第２活性領域４８−２には、第３半導体スイッチＱ３が形成されている。
【０１４２】
不活性領域５０にメインソース電極４２を備え、メインソース電極４２は、第１活性領域４８−１を貫くフィンガー状の複数の共通ソース電極３４、３４−１、３４−２を備えている。
【０１４３】
第１活性領域４８−１を貫くフィンガー状の複数の第１ゲート電極３２、３２−１、３２−２とフィンガー状の複数の第２ゲート電極３６、３６−１、３６−２が、複数の共通ソース電極３４、３４−１、３４−２の両側に配置され、不活性領域５０においてゲート配線パターン４０により複数の共通ソース電極を囲んで直列に接続されている。
【０１４４】
不活性領域５０にメイン第１ドレイン電極４４を備え、メイン第１ドレイン電極４４から第１活性領域４８−１を貫くフィンガー状の複数の第１ドレイン電極３０、３０−１を有している。さらに、不活性領域５０には、メイン第２ドレイン電極４６を備え、メイン第２ドレイン電極４６から第１活性領域４８−１を貫くフィンガー状の複数の第２ドレイン電極３８、３８−１が備えられている。
【０１４５】
メイン第１ドレイン電極４４とメイン第２ドレイン電極４６は、メインソース電極４２に対して第１活性領域４８−１を挟んで逆側に配置され、フィンガー状の複数の第１ドレイン電極３０、３０−１とフィンガー状の複数の第２ドレイン電極３８、３８−１は、複数の第１ゲート電極３２、３２−１、３２−２と複数の第２ゲート電極３６、３６−１、３６−２の間に、交互に配置されている。
【０１４６】
第２活性領域４８−２には、第３ドレイン電極７４、第３ゲート電極７６と第３ソース電極７８が順に配置されている。
【０１４７】
第１ゲート電極３２、３２−１、３２−２と第２ゲート電極３６、３６−１、３６−２と第３ドレイン電極７４が接続され、メインソース電極４２と第３ソース電極７８が接続されている。
【０１４８】
＜第３半導体スイッチを備えた半導体リレー素子の基本ユニットＣによる実施例２＞
図２１は、第３半導体スイッチを備えた半導体リレー素子の基本ユニットＣによる実施例２を示す図である。基本ユニットＣは、電子走行層及び電子供給層を含む第１活性領域４８−１と、電子走行層及び電子供給層を含む第２活性領域４８−２と、電子走行層及び電子供給層を含まない不活性領域５０を備えている。第１活性領域４８−１には、第１半導体スイッチＱ１と第２半導体スイッチＱ２により半導体リレーが形成されている。第２活性領域４８−２には、第３半導体スイッチＱ３が形成されている。
【０１４９】
第１活性領域４８−１を貫いてメインソース電極を兼ねた共通ソース電極３４を備えている。第１活性領域４８−１には、共通ソース電極３４の一方の側にフィンガー状の複数の第１ソース電極３３−１、３３−２、３３−３、３３−４を備えている。活性領域４８には、共通ソース電極３４の他方の側にフィンガー状の複数の第２ソース電極３５−１、３５−２、３５−３、３５−４を備えている。
【０１５０】
複数の第１ゲート電極３２−１、３２−２、３２−３、３２−４は、複数の第１ソース電極３３−１、３３−２、３３−３、３３−４を囲んで共通ソース電極３４に沿って直列に接続されている。複数の第２ゲート電極３６−１、３６−２、３６−３、３６−４は、複数の第２ソース電極３５−１、３５−２、３５−３、３５−４を囲んで共通ソース電極に沿って配置され直列に接続されている。
【０１５１】
複数の第１ゲート電極３２−１、３２−２、３２−３、３２−４と複数の第２ゲート電極３６−１、３６−２、３６−３、３６−４は、電子走行層及び電子供給層を含まない不活性領域５０において直列に接続されている。
【０１５２】
第１活性領域４８−１に、メイン第１ドレイン電極４４とフィンガー状の複数の第１ドレイン電極３０−１、３０−２、３０−３、３０−４、３０−５を備え、メイン第１ドレイン電極４４とフィンガー状の複数の第１ドレイン電極３０−１、３０−２、３０−３、３０−４、３０−５で複数の第１ゲート電極３２−１、３２−２、３２−３、３２−４を囲んで配置されている。第１活性領域４８−１に、メイン第２ドレイン電極４６とフィンガー状の複数の第２ドレイン電極３８−１、３８−２、３８−３、３８−４、３８−５を備え、メイン第２ドレイン電極４６とフィンガー状の複数の第２ドレイン電極３８−１、３８−２、３８−３、３８−４、３８−５で複数の第２ゲート電極３６−１、３６−２、３６−３、３６−４を囲んで配置されている。
【０１５３】
第２活性領域４８−２には、第３ドレイン電極７４、第３ゲート電極７６と第３ソース電極７８が順に配置されている。
【０１５４】
第１ゲート電極３２、３２−１、３２−２と第２ゲート電極３６、３６−１、３６−２と第３ドレイン電極７４が接続され、共通ソース電極３４と第３ソース電極７８が接続されている。
【０１５５】
この電極パターンの配置により、複数の第１ドレイン電極と複数の第２ドレイン電極は、共通ソース電極を挟んで縦方向に分離させることができ、第３半導体スイッＱ３との接続も、それぞれの電極パターンが交差すること無く、平面的に配置できる。
【０１５６】
＜第３半導体スイッチを搭載した半導体リレー素子による半導体リレーモジュール＞
図２２は、第３半導体スイッチを搭載した半導体リレー素子８０による半導体リレーモジュールＣ８２を示す図である。半導体リレーモジュールＣ８２は、第３半導体スイッチを搭載した半導体リレー素子８０と、抵抗やダイオード等のディスクリート素子７３と、発振回路６８から構成されている。破線で示した充放電回路６６の第３半導体スイッチＱ３を、半導体リレー素子と一体化して形成したため、半導体モジュールＣ８２は半導体モジュールＡ６０や半導体モジュールＢ６５よりもさらに小型化が可能である。
【０１５７】
半導体リレーの充放電回路６６は、第３半導体スイッチＱ３を用いて、様々な回路構成に展開が可能である。例えば、電流検出回路等である。このため、第３半導体スイッチＱ３を、半導体スイッチ素子の内部で半導体リレー素子に接続することなく単独で存在させて、第３ドレイン電極７４、第３ゲート電極７６と第３ソース電極７８を半導体スイッチ素子の外部に取り出す端子に接続することもできる。
【０１５８】
以上、本発明の実施形態について説明したが、本発明は、上述した実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。
【符号の説明】
【０１５９】
Ｑ１  第１半導体スイッチ
Ｑ２  第２半導体スイッチ
Ｑ３  第３半導体スイッチ
Ｓ１  第１ソース
Ｇ１  第１ゲート
Ｄ１  第１ドレイン
Ｓ２  第２ソース
Ｇ２  第２ゲート
Ｄ２  第２ドレイン
Ｓ３  第３ソース
Ｇ３  第３ゲート
Ｄ３  第３ドレイン
１  ソース端子
２  ゲート端子
３  第１ドレイン端子
４  第２ドレイン端子
５  補助ゲート端子
１０  ＧａＮ−ＨＥＭＴの構造
１２  基板
１４  バッファ層
１６  電子走行層
１８  電子供給層
２０  保護膜
２２  ソース電極
２４  ゲート電極
２６  ドレイン電極
３０、３０−１、３０−２、３０−３、３０−４、３０−５  第１ドレイン電極
３２、３２−１、３２−２、３２−３、３２−４  第１ゲート電極
３３、３３−１、３３−２、３３−３、３３−４  第１ソース電極
３４、３４−１、３４−２  共通ソース電極
３５、３５−１、３５−２、３５−３、３５−４  第２ソース電極
３６、３６−１、３６−２、３６−３、３６−４  第２ゲート電極
３８、３８−１、３８−２、３８−３、３８−４、３８−５  第２ドレイン電極
４０  ゲート配線パターン
４２  メインソース電極
４４  メイン第１ドレイン電極
４６  メイン第２ドレイン電極
４８  活性領域
４８−１  第１活性領域
４８−２  第２活性領域
５０  不活性領域
６０  半導体リレーモジュールＡ
６２  半導体リレー素子
６３  制御回路
６４  入力端子
６５  半導体リレーモジュールＢ
６６  充放電回路
６８  発振回路
７０  負荷
７２  直流電源
７３  ディスクリート素子
７４  第３ドレイン電極
７６  第３ゲート電極
７８  第３ソース電極  
８０  第３半導体スイッチを搭載した半導体リレー素子
８２  半導体リレーモジュールＣ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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