(57)【要約】【課題】寿命を極力長くしつつコストを抑制し、さらに複雑な制御方式を用いることなく利得を一定に保つことができる高周波アンプを提供する。【解決手段】高周波アンプ１は、高周波入力電圧を増幅する高周波アンプ部２と、高周波アンプ部２の高周波出力電圧振幅を一定に負帰還制御する負帰還部３とを備える。負帰還部３は、高周波アンプ部２の高周波出力電圧振幅の増加に対し単調増加する電圧を検出する電圧振幅検出器１１と、電圧振幅検出器１１の検出電圧と一定の参照電圧ＶREFとを比較するオペアンプ１２を有する主帰還部１３とを備える。主帰還部１３はオペアンプ１２の出力に応じた制御電圧を高周波アンプ部２に帰還する。【選択図】図１
2020068405.tif 000002
【特許請求の範囲】
【請求項１】
高周波入力電圧を増幅する高周波アンプ部（２）と、
前記高周波アンプ部の高周波出力電圧振幅を一定に負帰還制御する負帰還部（３；２０３；３０３；４０３；５０３；６０３；７０３；８０３）と、を備え、
前記負帰還部は、
前記高周波アンプ部の高周波出力電圧振幅の増加に対して単調増加する電圧を検出する電圧振幅検出器（１１）と、
前記電圧振幅検出器の検出電圧と一定の参照電圧（ＶREF）とを比較するオペアンプ（１２；３１２；４１２）を有する主帰還部（１３；３１３；４１３；５１３；６１３；７１３；８１３）と、を備え、
前記主帰還部は前記オペアンプの出力に応じた制御電圧（Ｖcntl）を前記高周波アンプ部に帰還する高周波アンプ。
【請求項２】
前記高周波アンプ部は、入力段に第１ＭＯＳＦＥＴ（Ｍ１ａ，Ｍ１ｂ）を備え、
前記負帰還部は、
前記主帰還部が前記第１ＭＯＳＦＥＴのゲートに印加するバイアス電圧（ＶＧ）を前記制御電圧として帰還することで前記高周波アンプ部の高周波出力電圧振幅を一定に負帰還制御する請求項１記載の高周波アンプ。
【請求項３】
前記制御電圧を保持するホールドキャパシタ（Ｃｈ）をさらに備える請求項１または２記載の高周波アンプ。
【請求項４】
前記高周波アンプ部は、第１膜厚の第１ゲート絶縁膜を有する入力段の第１ＭＯＳＦＥＴ（Ｍ１ａ、Ｍ１ｂ）を備え、
前記主帰還部は、前記第１膜厚よりも厚い第２膜厚の第２ゲート絶縁膜を備える第２ＭＯＳＦＥＴを入力段に有するボルテージフォロワ（４０）を備え、
前記ボルテージフォロワは、前記ホールドキャパシタの保持電圧を前記第１ＭＯＳＦＥＴのゲートに前記制御電圧として出力する請求項３記載の高周波アンプ。
【請求項５】
前記オペアンプの出力の変化を反転するインバータ（１６）と、
前記インバータの出力電圧を前記制御電圧として保持するホールドキャパシタ（Ｃｈ）と、をさらに備える請求項３記載の高周波アンプ。
【請求項６】
前記高周波アンプ部は、入力段に第１ＭＯＳＦＥＴを備え、
前記オペアンプが動作する第１直流電源電圧と前記高周波アンプ部に与えられる第２直流電源電圧とが異なる場合、
前記主帰還部は、
前記第２直流電源電圧を入力して前記オペアンプの出力をレベルシフトすることで前記第１ＭＯＳＦＥＴのゲート電圧の変化に対する前記高周波アンプ部の電圧増幅度の線形性を補償するレベルシフト回路（Ｍ４０２）をさらに備える請求項１または２記載の高周波アンプ。
【請求項７】
前記高周波アンプ部は、入力段に第１膜厚の第１ゲート絶縁膜を有する第１ＭＯＳＦＥＴ（Ｍ２）を備え、
前記制御電圧を保持するホールドキャパシタ（Ｃｈ）を備え、
前記主帰還部は、前記第１膜厚よりも厚い第２膜厚を備える第２ゲート絶縁膜の第２ＭＯＳＦＥＴを入力段に有するボルテージフォロワ（４０）を備え、前記ボルテージフォロワは前記ホールドキャパシタの保持電圧を前記第１ＭＯＳＦＥＴのゲートに前記制御電圧として帰還する請求項１または２記載の高周波アンプ。
【請求項８】
前記負帰還部は、
前記主帰還部が、前記制御電圧（Ｖctrl）を帰還することで前記高周波アンプ部の電源電圧（ＶＤＤ１）を制御し前記高周波アンプ部の高周波出力電圧振幅を一定に負帰還制御する請求項１記載の高周波アンプ。
【請求項９】
前記電圧振幅検出器の検出出力、又は／及び、前記オペアンプの出力の位相を調整する位相補償回路（１４、１５）をさらに備える請求項１から８の何れか一項に記載の高周波アンプ。
【請求項１０】
閉ループモードでは前記負帰還部による前記高周波アンプ部の高周波出力電圧振幅の負帰還制御機能を有効化し、開ループモードでは前記負帰還部による前記高周波アンプ部の高周波出力電圧振幅の負帰還制御機能を無効化する切替部（ＳＷ１；ＳＷ１、ＳＷ２、ＳＷ３）と、
前記閉ループモードにおいて前記制御電圧を取得する取得部（Ｃｈ；Ｃｈ、４０；５１、５１ａ、５２）と、を備え、
前記閉ループモードにて前記取得部により取得された前記主帰還部（６１３；７１３；８１３）の前記制御電圧を前記開ループモードにおいて前記高周波アンプ部に帰還する請求項１記載の高周波アンプ。
【請求項１１】
前記取得部は、前記制御電圧を保持するホールドキャパシタ（Ｃｈ）を備え、
通常時には前記開ループモードにて前記高周波アンプ部（２）を動作させ、前記閉ループモードを定期／不定期的に実行することで前記ホールドキャパシタにより取得される前記制御電圧をリフレッシュする制御部（３１ａ）を備える請求項１０記載の高周波アンプ。
【請求項１２】
前記取得部は、前記制御電圧をＡＤ変換するＡＤ変換器（５２）と、前記ＡＤ変換器により変換されたデジタル値を記憶する記憶部（５１ａ）と、を備え、
前記記憶部に記憶されるデジタル値をＤＡ変換するＤＡ変換器（５３）を備え、
前記閉ループモードにおいて前記記憶部に記憶されたデジタル値を、前記開ループモードにて前記ＤＡ変換器により変換して前記制御電圧を出力するデジタル制御部（５１）を備える請求項１０記載の高周波アンプ。
【請求項１３】
前記高周波アンプ部は、トランス（４〜７）及び差動アンプ（８〜１０）を備え前記高周波入力電圧を差動増幅するように構成され、
前記負帰還部は、前記差動増幅された出力電圧振幅を前記トランスの検出巻線（７ａ）により検出して一定に負帰還制御する請求項１記載の高周波アンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波アンプに関する。
【背景技術】
【０００２】
高周波アンプは、様々な回路トポロジを用いて開発されている。例えば、高周波アンプがＭＯＳＦＥＴによるソース接地回路により構成され、その直流電源端子側にインダクタ負荷を接続した開ループ回路により構成される場合がある。このような回路の場合、直流電源電圧がインダクタ負荷を通じてＭＯＳＦＥＴのドレイン出力端子に印加されるため、出力電圧はこの直流電源電圧を基準として振動する。このため、ＭＯＳＦＥＴのドレインソース間には直流電源電圧を超える高電圧が印加されてしまう。直流電源電圧が高くなればなるほどＭＯＳＦＥＴの寿命は短くなりやすい。また高周波アンプは、その出力振幅がスペックを超えすぎると、消費電流が大きくなってしまう。
【０００３】
また高周波アンプは、その内部に寄生容量を生じる。このため高周波アンプは、この寄生容量及びインダクタ負荷のインダクタンスにより定まる周波数特性を備える。高周波アンプを設計するときには、この周波数特性のピーク周波数を必要な周波数帯域に収めるように設計する。しかし実際には設計によるピーク周波数と実測によるピーク周波数とがずれてしまう場合がある。この場合何度も試作する必要を生じコストアップにつながる。
【０００４】
例えば、高周波アンプの利得を一定に制御するためには、ＰＶＴ（Process, Voltage, Temperature）の例えば少なくとも一つ以上の要因に基づくばらつきに応じて、ルックアップテーブルなど各種要因との関係を示すメモリ等を別途用意しなくてはならない。このような場合、複雑な制御方式を用いることが必要となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−１２９８４５号公報
【特許文献２】特開平５−３０８２２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、寿命を極力長くしつつコストを抑制し、さらに複雑な制御方式を用いることなく利得を一定に保つことを可能にした高周波アンプを提供することにある。
【課題を解決するための手段】
【０００７】
請求項１記載の発明は、高周波入力電圧を増幅する高周波アンプ部（２）と、高周波アンプ部の高周波出力電圧振幅を一定に負帰還制御する負帰還部（３）と、を備える。負帰還部は、高周波アンプ部の高周波出力電圧振幅の増加に対し単調増加する電圧を検出する電圧振幅検出器（９）と、電圧振幅検出器の検出電圧と一定の参照電圧（ＶREF）とを比較するオペアンプ（１２）を有する主帰還部（１３）とを備え、主帰還部はオペアンプの出力に応じた制御電圧を高周波アンプ部に帰還する。
【０００８】
電圧振幅検出器の検出電圧が、オペアンプのイマジナリショートの作用から一定の参照電圧に収束する。このため、高周波アンプの高周波出力電圧振幅を一定に制御できる。請求項１の回路構成によれば、高周波出力電圧振幅を一定に制御できるため、目標周波数帯域において概ねフラットな目標振幅特性を得ることができる。このため、何度も試作を繰り返す必要がなくなりコストを抑制できる。また高周波アンプの出力振幅が必要以上に大きくならないため高周波アンプ１の寿命を長くできる。しかも、ルックアップテーブルなどを用意しなくても良くなり、簡易な制御方式を用いて実現できる。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態に係る高周波アンプの回路図
【図２】高周波アンプ部の一部を示す回路図
【図３】電圧振幅検出器の特性図
【図４】比較例を説明する電圧増幅度の周波数特性図
【図５】第１実施形態に係る電圧増幅度の周波数特性図
【図６】第２実施形態に係る高周波アンプの回路図
【図７】第３実施形態に係る高周波アンプの回路図
【図８】第４実施形態に係る高周波アンプの回路図
【図９】ゲート電圧の変化に対する電圧増幅度の特性図
【図１０】第５実施形態に係る高周波アンプの回路図
【図１１】第６実施形態に係るミリ波レーダシステムのブロック構成図
【図１２】変調周波数の説明図のその１
【図１３】変調周波数の説明図のその２
【図１４】高周波アンプの回路図
【図１５】タイミングチャート
【図１６】第７実施形態に係る高周波アンプの回路図
【図１７】第８実施形態における閉ループモードにおける説明図
【図１８】開ループモードにおける説明図
【発明を実施するための形態】
【００１０】
以下、高周波アンプの幾つかの実施形態について図面を参照しながら説明する。
【００１１】
（第１実施形態）
図１に示す高周波アンプ１は、高周波アンプ部２、及び負帰還部３を備える。高周波アンプ部２は、複数のトランス４〜７、及び複数の差動アンプ８〜１０を図示形態に備える。負帰還部３は、電圧振幅検出器(Voltage Amplitude Detector)１１と、オペアンプ１２を有する主帰還部１３とを備える。この負帰還部３は、主帰還部１３を用いて高周波アンプ部２の高周波出力電圧振幅を一定に負帰還制御する。
【００１２】
図１に示すように、差動入力端子ＩＮから差動出力端子ＯＵＴにかけて、第１トランス４、第１差動アンプ８、第２トランス５、第２差動アンプ９、第３トランス６、第３差動アンプ１０、及び第４トランス７が縦続接続されている。以下、差動出力端子ＯＵＴの正相側の出力端子を正相出力端子ＯＵＴａと称し、差動出力端子ＯＵＴの逆相側の出力端子を逆相出力端子ＯＵＴｂと称する。
【００１３】
各差動アンプ８〜１０は、図２に示すように、その差動入力段に一対のｎチャネル型のＭＯＳＦＥＴ＿Ｍ１ａ、Ｍ１ｂを備えたソース接地回路により構成される。ＭＯＳＦＥＴ＿Ｍ１ａ、Ｍ１ｂは、それぞれ第１ＭＯＳＦＥＴ相当の構成である。この差動アンプ８〜１０は、それぞれ電圧電流変換するトランスコンダクタンスアンプによるものである。
【００１４】
第１差動アンプ８のＭＯＳＦＥＴ＿Ｍ１ａ、Ｍ１ｂの各ドレインは、第２トランス５の一次側に接続されている。第２差動アンプ９のＭＯＳＦＥＴ＿Ｍ１ａ、Ｍ１ｂの各ドレインは、第３トランス６の一次側に接続されている。第３差動アンプ１０のＭＯＳＦＥＴ＿Ｍ１ａ、Ｍ１ｂの各ドレインは第３トランス７の一次側に接続されている。第２トランス５、第３トランス６、第４トランス７には、センタタップが設けられており、このセンタタップから直流の電源電圧ＶＤＤが印加される。
電源電圧ＶＤＤは、各差動アンプ８〜１０を構成するＭＯＳＦＥＴ＿Ｍ１ａ、Ｍ１ｂの各ドレインに印加される。これにより、差動アンプ８〜１０はこの電源電圧ＶＤＤの供給を受けて動作でき、高周波アンプ部２は、差動入力端子ＩＮに高周波電圧を入力すると、高周波入力電圧を増幅し差動出力端子ＯＵＴから出力する。
なお、各差動アンプ８〜１０は、一方のＭＯＳＦＥＴ＿Ｍ１ａのドレインと他方のＭＯＳＦＥＴ＿Ｍ１ｂのゲートとの間、他方のＭＯＳＦＥＴ＿Ｍ１ｂのドレインと一方のＭＯＳＦＥＴ＿Ｍ１ａのゲートとの間、に図示しないコンデンサをクロスカップル接続して構成しても良いし、ＭＯＳＦＥＴ＿Ｍ１ａ、Ｍ１ｂのソース共通接続点とグランドとの間に定電流源を接続して構成しても良い。
【００１５】
逆相出力端子ＯＵＴｂには電圧振幅検出器１１が接続されている。電圧振幅検出器１１は、図３に示すように入力される高周波電圧の振幅の増加に対して単調増加する出力直流電圧を検出する特性を示す。このため電圧振幅検出器１１は、高周波アンプ部２の高周波出力電圧振幅の増加に対し単調増加する直流電圧を検出できる。
【００１６】
また図１に示すように、負帰還部３は、電圧振幅検出器１１の後段に位相補償回路１４を備える。位相補償回路１４は、コンデンサＣｐ及び抵抗Ｒｐを図示形態に接続して構成され、電圧振幅検出器１１の検出出力の位相を調整しオペアンプ１２の入力に出力する。この位相補償回路１４は、負帰還制御ループの発振防止を図るために設けられる。またコンデンサＣｐ及び抵抗Ｒｐはローパスフィルタとしても設けられる。また電圧振幅検出器１１とオペアンプ１２との間には、コンデンサＣ２が電圧リップルを抑制するために設けられている。
【００１７】
主帰還部１３は、オペアンプ１２、インバータ１６、及びチョーク抵抗Ｒｃ１〜Ｒｃ３を主に備える。オペアンプ１２は、電圧振幅検出器１１の後段に接続されている。オペアンプ１２は、電圧振幅検出器１１の検出電圧を非反転入力端子に入力すると共に、一定の参照電圧ＶREFを反転入力端子に入力して比較結果を出力する。
【００１８】
位相補償回路１５がオペアンプ１２の後段に接続されている。位相補償回路１５は、コンデンサＣｐｄ及び抵抗Ｒｐｄを図示形態に接続して構成され、オペアンプ１２の出力の位相を変化させる。またコンデンサＣｐｄ及び抵抗Ｒｐｄはローパスフィルタとしても設けられる。位相補償回路１５は、負帰還制御ループの発振防止のために設けられている。またオペアンプ１２とインバータ１６との間には、コンデンサＣ２ｄが電圧リップルを抑制するために設けられている。
【００１９】
インバータ１６は、ｐチャネルＭＯＳＦＥＴ＿Ｍ２により構成され、オペアンプ１２のＤＣ出力の変化を反転するために設けられる。電源電圧ＶＤＤの供給端子とグランドとの間には、ＭＯＳＦＥＴ＿Ｍ２のソースドレイン間と、ダイオード接続されたｎチャネルＭＯＳＦＥＴ＿Ｍ３とが直列接続されている。
【００２０】
第２トランス５、第３トランス６、第４トランス７の二次側にはセンタタップが設けられており、このセンタタップにはそれぞれチョーク抵抗Ｒｃ１〜Ｒｃ３の一端が接続されており、このチョーク抵抗Ｒｃ１〜Ｒｃ３の他端は共通接続されている。そして、ＭＯＳＦＥＴ＿Ｍ２のドレインが、チョーク抵抗Ｒｃ１〜Ｒｃ３の共通接続点に接続されている。これにより、インバータ１６の出力電圧は、チョーク抵抗Ｒｃ１〜Ｒｃ３を通じて各差動アンプ８〜１０の入力段のＭＯＳＦＥＴ＿Ｍ１ａ、Ｍ１ｂのゲートに入力される。このようにして負帰還部３が構成されている。
【００２１】
次に、高周波アンプ１の過渡的な動作を説明する。差動入力端子ＩＮには高周波電圧が入力される。第１トランス４、第２トランス５、第３トランス６、第４トランス７は、それぞれに入力される高周波電圧を電圧変換し、第１差動アンプ８、第２差動アンプ９、第３差動アンプ１０は入力される高周波電圧を増幅する。
【００２２】
このため、差動入力端子ＩＮに入力される高周波電圧の振幅が大きくなると、差動出力端子ＯＵＴの高周波出力電圧振幅も大きくなる。このとき、逆相出力端子ＯＵＴｂの高周波出力電圧振幅も大きくなるため、電圧振幅検出器１１の出力直流電圧も大きくなる。
電圧振幅検出器１１の出力直流電圧が大きくなると、オペアンプ１２の出力電圧も大きくなる。するとインバータ１６を構成するＭＯＳＦＥＴ＿Ｍ２のゲート電圧が大きくなる。ＭＯＳＦＥＴ＿Ｍ２のゲートソース間電圧が小さくなるため、ＭＯＳＦＥＴ＿Ｍ２のドレイン電圧も小さくなる。このため、制御電圧Ｖcntlとしてのバイアス電圧ＶＧは小さくなり、第１〜第３トランス４〜６の二次側のセンタタップに入力される電圧も小さくなる。
【００２３】
前述したように、差動アンプ８〜１０はその入力段にＭＯＳＦＥＴ＿Ｍ１ａ、Ｍ１ｂを備える。このため、入力段のＭＯＳＦＥＴ＿Ｍ１ａ、Ｍ１ｂのゲートに入力されるバイアス電圧ＶＧが小さくなる。差動アンプ８〜１０の各利得が下がるため、全体の高周波アンプ１の利得が下がり、差動出力端子ＯＵＴの高周波出力電圧振幅も小さくなる。この結果、差動出力端子ＯＵＴの高周波出力電圧振幅を一定に保つことができる。
【００２４】
逆に、差動入力端子ＩＮに入力される高周波電圧の振幅が小さくなると、高周波アンプ部２が差動出力端子ＯＵＴの高周波出力電圧振幅も小さくなる。このとき、逆相出力端子ＯＵＴｂの高周波出力電圧振幅も小さくなるため、電圧振幅検出器１１の出力直流電圧も減少する。電圧振幅検出器１１の出力直流電圧が小さくなると、オペアンプ１２の出力電圧も小さくなる。このため、インバータ１６を構成するＭＯＳＦＥＴ＿Ｍ２のゲート電圧が小さくなる。ＭＯＳＦＥＴ＿Ｍ２のゲートソース間電圧が大きくなるため、ＭＯＳＦＥＴ＿Ｍ２のドレイン電圧が大きくなる。このためバイアス電圧ＶＧも大きくなり、第１〜第３トランス４〜６の各センタタップに印加される電圧も大きくなる。
【００２５】
この結果、差動アンプ８〜１０の入力段のＭＯＳＦＥＴ＿Ｍ１ａ、Ｍ１ｂに印加されるバイアス電圧ＶＧも大きくなる。差動アンプ８〜１０の利得が大きくなり、高周波アンプ１の利得も大きくなる。差動出力端子ＯＵＴの高周波出力電圧振幅も大きくなる。
【００２６】
このため、差動入力端子ＩＮに入力される高周波電圧が大きくなれば高周波アンプ１の利得を小さくできると共に、差動入力端子ＩＮに入力される高周波電圧が小さくなれば高周波アンプ１の利得を大きくできる。
【００２７】
この負帰還動作は、オペアンプ１２のイマジナリショートの作用により電圧振幅検出器１１の検出電圧が一定の参照電圧ＶREFにセトリングするまで繰り返される。この結果、差動出力端子ＯＵＴの高周波出力電圧振幅を一定に保つことができる。この高周波アンプ１は負帰還動作するため、その信号伝達経路途中にインパルスノイズが加わったとしても、高周波アンプ１はインパルスノイズの影響により発振することはない。
【００２８】
次に、環境温度の変化に伴う各部の電圧変化を説明する。一般に、環境温度が変化すると高周波アンプ部２の高周波出力電圧振幅も変化する。例えば、負帰還部３を設けていない開ループ構成の場合、環境温度が上昇すると高周波アンプ部２の高周波出力電圧振幅も大幅に低下する。
【００２９】
これに対し、本実施形態の場合、環境温度が上昇したとしても、負帰還部３は、オペアンプ１２のイマジナリショートの作用により入力電圧を一定の参照電圧ＶREFに保持するように制御するため、高周波アンプ１の出力振幅を一定に保つことができる。
【００３０】
なお、環境温度が極端に上昇すれば、差動アンプ８〜１０のゲインがわずかに下降し、電圧振幅検出器１１の出力もわずかに低下し、オペアンプ１２の入力電圧もわずかに低下する。しかし、オペアンプ１２の直流ゲインに応じてインバータ１６の出力電圧も上がるため、各差動アンプ８〜１０の入力段のＭＯＳＦＥＴ＿Ｍ１ａ、Ｍ１ｂのバイアス電圧ＶＧを上げることができる。これにより、各差動アンプ８〜１０のゲインを大きくでき負帰還制御できる。この結果、環境温度が変化したとしても高周波アンプ１の出力振幅を一定に制御できる。
【００３１】
図１の構成において、負帰還部３を設けることなく高周波アンプ部２だけ構成し、第１トランス４、第２トランス５、第３トランス６の二次側のセンタタップに固定的なバイアス電圧ＶＧを印加した場合には負帰還動作しないことになる。このような開ループ回路構成の場合、図４に周波数特性を示すように、高周波アンプ部２の出力電圧振幅の周波数依存特性は、あるピーク周波数を中心とした山形になり、目標周波数帯域（Target Frequency Band）において目標振幅（Target Amplitude）を超えると共に耐圧（Voltage Limit）をも超えてしまう。
これに対し、本実施形態の高周波アンプ１は、図５に周波数特性を示すように、目標周波数帯域において概ねフラットな目標振幅の特性を示すことになる。これにより、高周波アンプ１は、たとえ差動アンプ８〜１０の利得のピーク周波数がずれたとしても、このずれの影響を吸収できる。また高周波アンプ１の出力振幅が必要以上に大きくならないため、高周波アンプ１の寿命を長くできる。
【００３２】
本実施形態によれば、電圧振幅検出器１１の検出電圧がオペアンプ１２のイマジナリショートの作用から一定の参照電圧ＶREFに収束するため、高周波アンプ１の高周波出力電圧振幅を一定に制御できる。この回路構成によれば、目標周波数帯域において概ねフラットな目標振幅特性を得られるため、何度も試作を繰り返す必要がなくなりコストを抑制できる。しかも、ルックアップテーブルなどを用意しなくても良くなり簡易な制御方式により実現できる。
【００３３】
（第２実施形態）
図６の高周波アンプ２０１に示すように、第４トランス７に生じる差動電圧を検出巻線７ａにより検出し、電圧振幅検出器１１がこの検出巻線７ａを通じて振幅電圧を検出するように設けても良い。この場合、負帰還部２０３は、高周波アンプ部２により差動増幅された出力電圧振幅を一定に負帰還制御できる。
【００３４】
（第３実施形態）
図７の高周波アンプ３０１に示すように、高周波アンプ１からインバータ１６を取り除くと共に極性を反転したオペアンプ３１２をオペアンプ１２に代えて設けても良い。オペアンプ３１２は、電圧振幅検出器１１の検出電圧を反転入力端子に入力すると共に、一定の参照電圧ＶREFを非反転入力端子に入力し比較結果を出力する。
電圧振幅検出器１１が、高周波アンプ部２の高周波出力電圧振幅を大きく検出するとオペアンプ３１２の出力が小さくなり、高周波アンプ部２の利得を小さくできる。逆に、電圧振幅検出器１１が、高周波アンプ部２の高周波出力電圧振幅を大きく検出するとオペアンプ３１２の出力が大きくなり、高周波アンプ部２の利得を大きくできる。このような構成によれば、電圧振幅検出器１１の検出電圧がオペアンプ３１２のイマジナリショートの作用から一定の参照電圧ＶREFに収束するため、高周波アンプ３０１の高周波出力電圧振幅を一定に制御できる。この結果、第１実施形態と同様の効果を奏する。
【００３５】
なお、後述の第６、第７実施形態に示すように、ホールドキャパシタＣｈを設けても良いし、ボルテージフォロワ４０を設けても良い。本形態に第６、第７実施形態の構成を適用するときには、オペアンプ３１２の出力電圧をホールドするホールドキャパシタＣｈを設けると良い。さらにホールドキャパシタＣｈの後段にボルテージフォロワ４０を設け、ボルテージフォロワ４０がバイアス電圧ＶＧを出力するように構成しても良い。
【００３６】
（第４実施形態）
図８に示す高周波アンプ４０１は、オペアンプ４０２に代わるオペアンプ４１２を備え、ＭＯＳＦＥＴ＿Ｍ２に代わるＭＯＳＦＥＴ＿Ｍ４０２をレベルシフト回路として備える。その他の回路構成は、前述実施形態の高周波アンプ１と同様の構成である。オペアンプ４１２は、第１直流電源電圧ＶＤＤａにより動作し、電圧振幅検出器１１の検出電圧を非反転入力端子に入力すると共に、一定の参照電圧ＶREFを反転入力端子に入力し比較結果を出力する。高周波アンプ部２の差動アンプ８〜１０は電源電圧ＶＤＤにより動作する。
【００３７】
第１直流電源電圧ＶＤＤａは電源電圧ＶＤＤと異なる電圧である。電源電圧ＶＤＤは、第２直流電源電圧相当である。第１直流電源電圧ＶＤＤａは電源電圧ＶＤＤよりも高い。第１直流電源電圧ＶＤＤａは、例えば１．８Ｖであり、電源電圧ＶＤＤは、例えば１．１Ｖである。
【００３８】
オペアンプ４１２の出力にはｐチャネル型のＭＯＳＦＥＴ＿Ｍ４０２のゲートが接続されている。この場合、ＭＯＳＦＥＴ＿Ｍ４０２は、そのゲート絶縁膜の膜厚として高電源電圧ＶＤＤ用の厚膜構成のものを用いると良い。
【００３９】
ＭＯＳＦＥＴ＿Ｍ４０２は、オペアンプ４１２の出力電圧をゲートに入力すると、電源電圧ＶＤＤに適合した電圧にレベルシフトし、ＭＯＳＦＥＴ＿Ｍ４０２のドレイン電圧をバイアス電圧ＶＧとして出力する。
【００４０】
図９には、入力段ＭＯＳＦＥＴ＿Ｍ１ａ、Ｍ１ｂのゲートのバイアス電圧ＶＧの変化に対する差動アンプ８〜１０の電圧増幅度Ａｖの変化を模式的に示している。図９に示すように、バイアス電圧ＶＧが上昇すると電圧増幅度Ａｖも線形性良く増加するが、バイアス電圧ＶＧが高くなりすぎると電圧増幅度Ａｖは飽和する。高周波アンプ４０１の出力振幅を一定に保つためには、電圧増幅度Ａｖの線形性を保持可能な範囲Ｖａのバイアス電圧ＶＧを用いて差動アンプ８〜１０のＭＯＳＦＥＴ＿Ｍ１ａ、Ｍ１ｂを動作させることが望ましい。
【００４１】
本実施形態では、ＭＯＳＦＥＴ＿Ｍ４０２が、オペアンプ４１２の出力電圧を差動アンプ８〜１０の動作用の電源電圧ＶＤＤに適合したレベルにレベルシフトしてバイアス電圧ＶＧとして出力する。このため、差動アンプ８〜１０の電圧増幅度Ａｖの線形性を保持可能な範囲Ｖａにバイアス電圧ＶＧを調整できる。これにより、高周波アンプ部２の電圧増幅度Ａｖの線形性を補償できる。
【００４２】
本実施形態によれば、ＭＯＳＦＥＴ＿Ｍ２、Ｍ３が入力電圧をレベルシフトしている。このため、電源電圧ＶＤＤａ、ＶＤＤが異なる場合であっても、入力段ＭＯＳＦＥＴ＿Ｍ１ａ、Ｍ１ｂのバイアス電圧ＶＧを変更できるようになり、高周波アンプ部２の電圧増幅度Ａｖの線形性を補償できる。
【００４３】
（第５実施形態）
図１０に示す高周波アンプ５０１は負帰還部５０３を備え、負帰還部５０３は主帰還部５１３を備える。この主帰還部５１３は、オペアンプ１２、ｐチャネル型のＭＯＳＦＥＴ＿Ｍ４を備える。
【００４４】
各トランス４、５、６の二次側のセンタタップには、図示しないバイアス回路から所定の直流のバイアス電圧ＶＧが印加されている。また各トランス５、６、７の一次側のセンタタップは共通接続されており、この共通接続点にはＭＯＳＦＥＴ＿Ｍ４のドレインが接続されている。ＭＯＳＦＥＴ＿Ｍ４のソースには直流の電源電圧ＶＤＤ２が供給されており、ＭＯＳＦＥＴ＿Ｍ４のゲートはオペアンプ１２の出力端子に接続されている。高周波アンプ部２の構成は第１実施形態と同様であるため説明を省略する。
【００４５】
上記構成の作用効果を説明する。高周波アンプ部２の高周波出力電圧振幅が大きくなると、電圧振幅検出器１１の検出電圧も大きくなる。このため、オペアンプ１２の出力電圧も大きくなり、ＭＯＳＦＥＴ＿Ｍ４の制御電圧Ｖcntlとなるゲート電圧Ｖgaも大きくなる。この結果、ＭＯＳＦＥＴ＿Ｍ４のゲートソース間電圧を小さくでき、電源電圧ＶＤＤ１を小さく制御できる。これにより、高周波アンプ部２の高周波出力電圧振幅を小さくできる。
高周波アンプ部２の高周波出力電圧振幅が小さくなる場合には、前述と逆方向に動作するため説明を省略する。これにより負帰還部５０３は、主帰還部５１３により制御電圧Ｖcntlを帰還することで高周波アンプ部２の電源電圧ＶＤＤ１を負帰還制御でき、高周波アンプ２の高周波出力電圧振幅を一定に制御できる。
【００４６】
本実施形態によれば、負帰還部５０３は、主帰還部５１３により制御電圧Ｖctrlを帰還することで高周波アンプ部２の電源電圧ＶＤＤ１を制御している。この結果、バイアス電圧ＶＧを負帰還制御する場合と比較して、負帰還制御ループ内に生じるノイズの影響を受けにくくできる。
【００４７】
（第６実施形態）
図１１から図１５は、第６実施形態における説明図を示している。本実施形態ではレーダシステム２１に適用した形態を示すが、第１実施形態と異なる部分について説明する。
【００４８】
図１１に示すように、レーダシステム２１は、制御器２２、及びＭＭＩＣ（Monolithic Microwave Integrated Circuit）による集積回路２３を備える。制御器２２は、ＣＰＵ２４、ＲＯＭ、ＲＡＭ等によるメモリ２５、及びインタフェース２６を備える。集積回路２３は、ＰＬＬ２８、受信部２９、周波数ダブラ２９ａ、送信部３０、デジタル部３１、インタフェース３２、及び局部信号分配増幅器３３を備える。デジタル部３１は、制御部３１ａ、レジスタ３１ｂ、及び不揮発性メモリ３１ｃを備える。
【００４９】
制御器２２は、インタフェース３２を介して集積回路２３のレジスタ３１ｂに各種の制御パラメータを書込むことで、集積回路２３への指令処理及び回路制御処理を行う。この制御パラメータは、スタート周波数ｆsta及びストップ周波数ｆstoによる周波数指令値などである。
【００５０】
デジタル部３１が、制御器２２の制御指令をインタフェース３２を通じてレジスタ３１ｂに入力すると、制御部３１ａは例えば図１２又は図１３に示すようにＦＭＣＷ（Frequency Modulated Continuous Wave）方式によりある一定周期で周波数を漸増又は漸減して変化する局部発振信号をＰＬＬ２８から出力させる。
【００５１】
図１２に示す例では、ＰＬＬ２８は、あるタイミングｔ０においてスタート周波数ｆsta1から線形的に周波数を増加させストップ周波数ｆsto1まで出力した後、周波数をスタート周波数ｆsta1にステップ的に戻す局部発振信号を出力する。
【００５２】
また図１３に示す例では、ＰＬＬ２８は、あるタイミングｔ１０においてスタート周波数ｆsta2から線形的に周波数を低下させストップ周波数ｆsto2まで出力した後、周波数をスタート周波数ｆsta2にステップ的に戻す局部発振信号を出力する。以下、局部発振信号の周波数を図１２に示すように一定周期で漸増させる場合を例に挙げて説明する。
【００５３】
図１１に示すように、局部信号分配増幅器３３は複数の分配増幅器３３ａ、３３ｂを備える。局部信号分配増幅器３３の分配増幅器３３ａはＰＬＬ２８の出力を増幅し送信部３０に出力する。局部信号分配増幅器３３の分配増幅器３３ｂはＰＬＬ２８の出力を増幅し、周波数ダブラ２９ａに出力する。周波数ダブラ２９ａは、分配増幅器３３ｂにより増幅された信号の周波数を２倍して受信部２９に出力する。また、局部信号分配増幅器３３は、ＰＬＬ２８の出力を増幅した局部発振信号を集積回路２３の局部信号出力ポート２３ａを通じて外部に出力できる。
【００５４】
送信部３０は、複数の送信チャンネルTX1ch〜TXnch分だけ同一構成を備える。送信部３０は、移相器３４、周波数ダブラ３５、及び電力増幅器３６を図示形態に備える。移相器３４は、局部信号分配増幅器３３の分配増幅器３３ａにより増幅された局部発振信号の位相を調整し周波数ダブラ３５に出力する。周波数ダブラ３５は、移相器３４の出力信号の周波数を２倍し電力増幅器３６に出力する。電力増幅器３６は、周波数ダブラ３５の出力信号を電力増幅し送信アンテナＡＴａの給電点に出力する。送信アンテナＡＴａは送信波を対象物に向けて出力する。なお移相器３４は、周波数ダブラ３５の後に構成しても良い。また周波数ダブラ３５に代えて周波数を３倍にする周波数トリプラを用いて構成することも可能である。
【００５５】
他方、受信部２９は複数の受信チャンネルRX1ch〜RXmch分だけ同一構成を備える。受信部２９は、低雑音増幅器３７、ミキサ３８、中間周波数増幅器３９を図示形態に備える。低雑音増幅器３７は、受信アンテナＡＲａを通じて受信した信号を低雑音増幅し、ミキサ３８に出力する。
【００５６】
ミキサ３８は、低雑音増幅器３７の出力と周波数ダブラ２９ａの出力とを混合し低周波側の混合信号を中間周波数増幅器３９に出力する。中間周波数増幅器３９は、ミキサ３８の出力信号を増幅し制御器２２に出力する。
【００５７】
ＰＬＬ２８は、同一タイミングにおいて同一周波数の信号を送信部３０及び受信部２９に出力する。このため制御器２２は、周波数を漸増又は漸減する一周期の間に、送信部３０の送信周波数と受信部２９の受信周波数との周波数差により対象物との間の距離等を求めることができる。本実施形態では、このようなレーダシステム２１のうち、局部信号分配増幅器３３を構成する各分配増幅器３３ａ、３３ｂに高周波アンプ６０１を用いた形態を示す。
【００５８】
図１４に示すように、高周波アンプ６０１は、高周波アンプ部２と負帰還部６０３とにより構成され、概ね高周波アンプ１と同様の回路により構成されている。高周波アンプ６０１は、高周波アンプ１の構成の他に、切替部としてのスイッチＳＷ１と、ホールドキャパシタＣｈとを図示形態に備える。
【００５９】
スイッチＳＷ１は、ＭＯＳＦＥＴ＿Ｍ２のドレインとチョーク抵抗Ｒｃ１、Ｒｃ２、Ｒｃ３との間に介在して構成されている。デジタル部３１の制御部３１ａは、スイッチＳＷ１をオン・オフ制御する。デジタル部３１の制御部３１ａが、スイッチＳＷ１をオン制御することで負帰還部６０３による高周波アンプ部２の高周波出力電圧振幅の負帰還制御機能を有効化できる。以下、負帰還制御機能を有効化したモードを閉ループモードと称する。
また、デジタル部３１の制御部３１ａは、スイッチＳＷ１をオフ制御することで負帰還部６０３による負帰還制御機能を無効化できる。以下、負帰還制御機能を無効化したモードを開ループモードと称する。
【００６０】
ホールドキャパシタＣｈは、バイアス電圧ＶＧの供給ノードとグランドとの間に接続されている。ホールドキャパシタＣｈは、インバータ１６の出力電圧をオン状態のスイッチＳＷ１を通じて入力し、閉ループモードにて負帰還制御した制御電圧Ｖcntlを取得、保持する。このホールドキャパシタＣｈは取得部相当の構成である。
【００６１】
図１５に示すように、ＰＬＬ２８が周波数の漸増を開始するタイミングｔ０の直前のタイミングｔ０ａまでレスト時間を設けている。そして、デジタル部３１の制御部３１ａはこのレスト時間の間にスイッチＳＷ１をオン制御する。これにより閉ループモードにおいて高周波アンプ６０１の高周波出力振幅を負帰還制御し、高周波出力振幅を一定に制御できる。
【００６２】
レスト時間中には、バイアス電圧ＶＧが過渡的に変動すると共に高周波アンプ６０１の高周波出力振幅も大きく変動する。しかし、オペアンプ１２のイマジナリショートの作用により、オペアンプ１２の入力電圧が参照電圧ＶREFに収束する。このため、高周波アンプ６０１の高周波出力振幅も次第に一定値に収束する。
【００６３】
高周波アンプ６０１の高周波出力振幅が一定値に収束した後、制御部３１ａはタイミングｔ０ａにてスイッチＳＷ１をオフ制御することで開ループモードとする。ホールドキャパシタＣｈは、閉ループモードにて負帰還制御した制御電圧Ｖcntlを保持できる。このホールドキャパシタＣｈの保持電圧は、各差動アンプ８〜１０の入力段のＭＯＳＦＥＴ＿Ｍ１ａ、Ｍ１ｂのバイアス電圧ＶＧとして与えられる。
【００６４】
例えば、閉ループモードのまま高周波アンプ６０１を動作させると、例えば電圧振幅検出器１１等からノイズを生じてしまう虞がある。この場合、後段のオペアンプ１２はこのノイズを増幅しホールドキャパシタＣｈがノイズを蓄積し、このノイズの影響によりバイアス電圧ＶＧが変化する虞がある。しかし、本実施形態における制御部３１ａは、ＰＬＬ２８が周波数の漸増を開始するタイミングｔ０の直前のタイミングｔ０ａにて開ループモードとしているため、ホールドキャパシタＣｈへの蓄積ノイズ量を制限できる。
【００６５】
そして、通常時のタイミングｔ０〜ｔ１において、制御部３１ａはＰＬＬ２８の出力を変化させ制御器２２が距離や相対速度を測定する。通常時のタイミングｔ０〜ｔ１の間、ホールドキャパシタＣｈは制御電圧Ｖcntlを保持しているため、高周波アンプ部２にバイアス電圧ＶＧを安定して与えることができる。
【００６６】
なお、ホールドキャパシタＣｈの保持電荷は時間経過すると放電される。このため、タイミングｔ１ａ以降の破線の特性Ｓａに示すように、バイアス電圧ＶＧも低下しやすい。このような場合には、制御部３１ａが、タイミングｔ１ａ以降に定期／不定期的にスイッチＳＷ１をオン制御して閉ループモードにおける制御を実行すると良い。すると図１５のタイミングｔ１ａ以降のバイアス電圧ＶＧに示すように、ホールドキャパシタＣｈにより取得、保持される制御電圧Ｖcntlをリフレッシュできる。
なお図１４に示す回路構成においては、ホールドキャパシタＣｈの蓄積電荷がチョーク抵抗Ｒｃ１〜Ｒｃ３を通じて高周波アンプ部２の内部の入力段ＭＯＳＦＥＴ＿Ｍ１ａ、Ｍ１ｂの第１ゲート絶縁膜を通じて図示しないシリコン基板内に放電される虞もある。このリーク電流の影響を無視可能な程度に構成できれば、第６実施形態の構成を採用することでコストダウンを図ることができる。
【００６７】
（第７実施形態）
図１６は第７実施形態における説明図を示す。本実施形態では、第６実施形態と同一部分には同一符号を付して説明を省略し、異なる部分を説明する。
【００６８】
差動アンプ８〜１０の入力段ＭＯＳＦＥＴ＿Ｍ１ａ、Ｍ１ｂの第１ゲート絶縁膜の第１膜厚が薄いと、ホールドキャパシタＣｈの保持電荷がこの第１ゲート絶縁膜を通じてシリコン基板内に流れやすくなる。このようなことが想定される場合には、図１６に示すようにボルテージフォロワ４０を設けることが望ましい。
図１６に示す高周波アンプ７０１は、ボルテージフォロワ４０を負帰還部７０３の主帰還部７１３に備える。ボルテージフォロワ４０は、ホールドキャパシタＣｈの保持電圧を入力し、バイアス電圧ＶＧを制御電圧Ｖcntlとして出力する。ボルテージフォロワ４０の入力段には、図示していないが第２ＭＯＳＦＥＴが構成されている。
【００６９】
ボルテージフォロワ４０の入力段の第２ＭＯＳＦＥＴの第２ゲート絶縁膜の膜厚を第２膜厚とすると、この第２膜厚を差動アンプ８〜１０の入力段ＭＯＳＦＥＴ＿Ｍ１ａ、Ｍ１ｂの第１ゲート絶縁膜の第１膜厚より厚く構成することが望ましい。すると、リーク電流が第２ゲート絶縁膜を通じて流れにくくなるため、ホールドキャパシタＣｈの電荷保持時間を長くできる。
【００７０】
（第８実施形態）
図１７及び図１８は、第８実施形態における説明図を示している。第８実施形態は、制御電圧Ｖcntlを記憶しておき記憶された制御電圧Ｖcntlを高周波アンプ部２に帰還する形態を示す。
【００７１】
図１７に示す高周波アンプ８０１は、高周波アンプ部２、電圧振幅検出器１１、オペアンプ１２、インバータ１６、スイッチＳＷ１、位相補償回路１４、１５に加え、デジタル制御部５１、ＡＤ変換器５２、ＤＡ変換器５３、インバータ５４、スイッチＳＷ２、ＳＷ３を図示形態に備える。ここで、高周波アンプ部２は、第１実施形態に示した第１〜第４トランス４〜７、及び第１〜第３差動アンプ８〜１０を組合せた構成を略記しており、制御電圧Ｖcntlがバイアス電圧ＶＧに対応している。
【００７２】
図１７は、閉ループモードにおける各スイッチＳＷ１〜ＳＷ３のオン・オフ状態、図１８は開ループモードにおけるスイッチＳＷ１〜ＳＷ３のオン・オフ状態を示している。デジタル制御部５１は、スイッチＳＷ３をオン・オフ制御すると共にインバータ５４を通じてスイッチＳＷ１、ＳＷ２をオン・オフ制御する。図１７に示すように、閉ループモードではスイッチＳＷ３がオフすると共にスイッチＳＷ１及びＳＷ２がオンする。図１８に示すように開ループモードではスイッチＳＷ３がオンすると共にスイッチＳＷ１及びＳＷ２がオフする。
【００７３】
これにより、図１７に示す閉ループモードでは、ＡＤ変換器５２の動作を有効化できると共にＤＡ変換器５３の動作を無効化できる。また、図１８に示す開ループモードでは、ＤＡ変換器５３の動作を有効化できると共にＡＤ変換器５２の動作を無効化できる。
【００７４】
また図１７に示す閉ループモードでは、デジタル制御部５１はスイッチＳＷ１をオン制御するため、高周波アンプ８０１は前述実施形態に示したような負帰還制御を実行することになる。閉ループモードでは、ＡＤ変換器５２の動作が有効化されている。このため、ＡＤ変換器５２が制御電圧Ｖcntlをアナログデジタル変換し、デジタル制御部５１はこの制御電圧Ｖcntlのデジタル値を記憶部５１ａに保持できる。
【００７５】
また図１８に示す開ループモードでは、デジタル制御部５１がスイッチＳＷ１をオフ制御するため、高周波アンプ８０１が負帰還制御を行うことはない。開ループモードにおいて、デジタル制御部５１がスイッチＳＷ３をオン制御することでＤＡ変換器５３の動作を有効化し、記憶部５１ａに記憶された制御電圧Ｖcntlのデジタル値をＤＡ変換器５３に出力する。
【００７６】
ＤＡ変換器５３は、記憶部５１ａに記憶された制御電圧Ｖcntlのデジタル値をアナログ変換し、高周波アンプ部２にバイアス電圧ＶＧを制御電圧Ｖcntlとして帰還できる。
【００７７】
本実施形態によれば、閉ループモードにて記憶部５１ａに制御電圧Ｖcntlのデジタル値を記憶し、開ループモードにてデジタル値をＤＡ変換器５３により制御電圧Ｖcntlとして高周波アンプ部２に出力する。この結果、たとえ電圧振幅検出器１１がノイズを発生したとしてもノイズの影響を極力排除した制御電圧Ｖcntlを高周波アンプ部２に出力できる。
【００７８】
本実施形態によれば、ホールドキャパシタＣｈ、さらにボルテージフォロワ４０を用いた回路に比較して、レスト時間を設ける必要性がなくなる。このため、時間をかけることなく制御電圧Ｖcntlを高周波アンプ部２に出力できる。
【００７９】
（他の実施形態）
本開示は、前述した実施形態に限定されるものではなく、種々変形して実施することができ、その要旨を逸脱しない範囲で種々の実施形態に適用可能である。例えば以下に示す変形又は拡張が可能である。位相補償回路１４、１５は何れか一方又は双方を必要に応じて設ければ良い。コンデンサＣ２、Ｃ２ｄは必要に応じて設ければ良い。
制御器２２の機能は集積回路２３に組み込んでも良い。
【００８０】
前述実施形態に示した高周波アンプ６０１、７０１、８０１は、レーダシステム２１のうち送信部３０の周波数ダブラ３５や電力増幅器３６に用いても良いし、受信部２９の周波数ダブラ２９ａに用いても良い。すなわち送信部３０の全ての高周波アンプと、受信部２９のミキサ３８の局部発振信号入力端子を駆動する高周波アンプに用いても良い。
【００８１】
また第６〜第８実施形態では、高周波アンプ６０１、７０１、８０１を、車両用のレーダシステム２１の集積回路２３内に用いた形態を示したが、これに限るものではなく、広く適用できる。
【００８２】
前述した複数の実施形態の構成、機能を組み合わせても良い。前述実施形態の一部を、課題を解決できる限りにおいて省略した態様も実施形態と見做すことが可能である。また、特許請求の範囲に記載した文言によって特定される発明の本質を逸脱しない限度において考え得るあらゆる態様も実施形態と見做すことが可能である。
【００８３】
本開示は、前述した実施形態に準拠して記述したが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範畴や思想範囲に入るものである。
【符号の説明】
【００８４】
図面中、２は高周波アンプ部、３、２０３、３０３、４０３、５０３、６０３、７０３、８０３は負帰還部、４〜７は第１〜第４トランス、７ａは検出巻線、９は電圧振幅検出器、１２、３１２は電圧振幅検出器、１３、２１３、３１３、４１３、５１３、６１３、７１３、８１３は主帰還部、３１ａは制御部、４０はボルテージフォロワ、５１はデジタル制御部、５１ａは記憶部、Ｍ１ａ，Ｍ１ｂは第１ＭＯＳＦＥＴ、Ｃｈはホールドキャパシタ、Ｍ４０２はＭＯＳＦＥＴ（レベルシフト回路）、ＳＷ１、ＳＷ２、ＳＷ３はスイッチ（切替部）、を示す。
【図１】
2020068405.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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