(57)【要約】【課題】回路の複雑化や製造コスト増大を防ぎ、待機状態から動作状態に移行した際の処理能力低下を抑止できる半導体集積回路、遊技機を提供する。【解決手段】複数のフリップフロップ回路１３１，１３２，・・・１３ｎを有する第一の回路部Ａ１０及びフリップフロップ回路２２１，２２２，・・・２２ｍを有する第二の回路部Ｂ１０を備え、第一の回路部Ａ１０の備える全体クロック・ゲーティング部１１は、第一の回路部Ａ１０に対するクロック信号を、待機状態で遮断して動作状態で通過させ、第二の回路部Ｂ１０の備える個別クロック・ゲーティング部２１１，２１２，・・・２１ｍは、フリップフロップ回路２２１，２２２，・・・２２ｍに対し、待機状態でのクロック信号を通過させ、動作状態でデータを書き換えないものへのクロック信号を遮断する。【選択図】図１
2020013263.tif 000002
【特許請求の範囲】
【請求項１】
データの書き換えが行われない待機状態と、データの書き換えが行われる動作状態とを備え、該動作状態において、入力されたクロック信号を用いて前記データの書き換えが行われる、複数のトランジスタ回路を有する第一の回路部と、
データの書き換えが行われない待機状態と、データの書き換えが行われる動作状態とを備え、該動作状態において、入力されたクロック信号を用いて前記データの書き換えが行われる、複数のトランジスタ回路を有する第二の回路部とを備え、
前記第一の回路部は、該第一の回路部全体に対する前記クロック信号の入力状態のオンオフを制御する第一のクロック・ゲ−ティング部を備え、
前記第二の回路部は、該第二の回路部を構成する個々のトランジスタ回路ごとの前記クロック信号の入力状態のオンオフを制御する第二のクロック・ゲ−ティング部を備え、
前記第一のクロック・ゲ−ティング部は、前記待機状態において前記第一の回路部に入力される前記クロック信号を遮断する処理を行うと共に、前記動作状態において前記第一の回路部に入力される前記クロック信号を通過させる処理を行い、
前記第二のクロック・ゲ−ティング部は、前記待機状態において前記第二の回路を構成する個々の前記トランジスタ回路に入力される前記クロック信号を通過させると共に、前記動作状態において前記データの書き換えが行われない前記トランジスタ回路に入力される前記クロック信号を遮断する処理を行うことを特徴とする半導体集積回路。
【請求項２】
前記第一の回路部と、前記第二の回路部とは、それぞれの前記動作状態における電力消費量がほぼ等しくなるように構成されていることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第一の回路部と、前記第二の回路部とは、面積がほぼ等しくなるように構成されていることを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項４】
前記第一の回路部における前記トランジスタ回路、及び／又は、前記第二の回路部における前記トランジスタ回路は、フリップフロップ回路であることを特徴とする請求項１乃至３の何れか一つに記載の半導体集積回路。
【請求項５】
データの書き換えが行われない待機状態と、データの書き換えが行われる動作状態とを備え、該動作状態において、入力されたクロック信号を用いて前記データの書き換えが行われる、複数のトランジスタ回路を有する第一の回路部と、
データの書き換えが行われない待機状態と、データの書き換えが行われる動作状態とを備え、該動作状態において、入力されたクロック信号を用いて前記データの書き換えが行われる、複数のトランジスタ回路を有する第二の回路部とを備えた半導体集積回路における制御方法であって、
前記第一の回路部は、第一のクロック・ゲ−ティング部によって、前記第一の回路部全体に対する前記クロック信号の入力状態のオンオフが制御されるように構成され、
前記第二の回路部は、第二のクロック・ゲ−ティング部によって、前記第二の回路部を構成する個々のトランジスタ回路ごとの前記クロック信号の入力状態のオンオフが制御されるように構成され、
前記待機状態において、前記第一のクロック・ゲ−ティング部は前記第一の回路部に入力される前記クロック信号を遮断する処理を行うと共に、前記第二のクロック・ゲーティング部は前記第二の回路部に入力される前記クロック信号を通過させる処理を行い、
前記動作状態において、前記第一のクロック・ゲーティング部は、前記第一の回路部に入力される前記クロック信号を通過させる処理を行うと共に、前記第二のクロック・ゲーティング部は、前記第二の回路部を構成する、データの書き換えが行われる前記トランジスタ回路に入力される前記クロック信号を遮断する処理を行うことを特徴とする半導体集積回路における制御方法。
【請求項６】
請求項１乃至４の何れか一つに記載の半導体集積回路を備えたことを特徴とする画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、及び半導体集積回路の制御方法の技術に関する。
【背景技術】
【０００２】
半導体集積回路は、電流が流れる回路の規模が大きくなると、消費電力が増加する。そして、回路の規模が大きくなることに伴う消費電力の増加を抑制するため、クロック・ゲ−ティングが用いられている。クロック・ゲーティングは、複数の回路を含む回路ブロックが、データの書き換えが行われない待機状態であるとき、回路ブロックへのクロック信号の供給を停止する処理である。以下の説明では、半導体集積回路のことを、単に集積回路ともいう。また、クロック信号は、例えば、連続する２値のパルス信号である。
【０００３】
クロック・ゲ−ティングにおいて、クロック信号の供給が停止されると、クロック信号を用いた回路ブロックの動作も急峻に停止される。このとき、動作を停止する回路ブロックの消費電流が急峻に増大し、回路ブロックに供給されるバイアス電圧が低下することがある。低下したバイアス電圧が回路ブロックを含む集積回路の定格電圧を下回る場合、集積回路が誤動作や機能停止することがある。なお、クロック信号を用いた回路ブロックの動作の一例としては、例えば、回路ブロックを構成するフリップフロップのトグル動作等がある。
【０００４】
また、クロック・ゲ−ティングでは、回路ブロックが、待機状態から、データの書き換えが行われる動作状態になったとき、回路ブロックへのクロック信号の供給を開始すると、クロック信号を用いた回路ブロックの動作が急峻に開始される。このとき、動作を開始する回路ブロックの消費電流が急峻に減少し、回路ブロックに供給されるバイアス電圧が増大する。増大したバイアス電圧が回路ブロックを含む集積回路の定格電圧を上回るとき、集積回路が誤動作や機能停止することがある。
【０００５】
このような事態に対応するため、従来、複数の回路ブロックと、複数の回路ブロックへ電圧を供給する電圧供給手段と、クロック信号を生成するクロック生成手段と、制御手段と、切替手段と、を備える技術が知られている。この技術において、切替手段は、クロック生成手段が生成するクロック信号を特定の回路ブロックに供給するか否かの供給状態を切替える。制御手段は、クロック生成手段が生成するクロック信号の周波数を制御する。さらに、制御手段は、切替手段が供給状態を切替える際に、クロック信号の周波数を、第１周波数から特定の回路ブロックの電力消費量に応じた第２周波数へ一時的に低下させた後に第１周波数へ戻すよう制御する（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１４８６８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ここで、特許文献１に記載の発明においては、クロック信号の周波数を第１周波数から第２周波数に変更することで、低下した周波数分だけ、回路ブロックの動作速度が低下する。したがって、回路ブロックが待機状態から動作状態に移行したとき、回路の処理能力が低下することがある。また、従来の回路ブロックにおいて、クロック・ゲ−ティングを行う場合、クロック信号の供給を停止及び開始したときに、バイアス電圧が変化するのを抑制するため、電源まわりに多数の回路を追加していた。すると、集積回路に用いられる部品点数が増加するので、集積回路の構造が複雑になり、製造コストが増大する。
【０００８】
本発明は上記課題に鑑みてなされたものであり、電源まわりの回路の複雑化及び製造コストの増大を防ぎ、かつ、待機状態と動作状態との回路の状態の遷移にともなう処理能力の低下を抑止できる半導体集積回路を提供する。
【課題を解決するための手段】
【０００９】
かかる課題を解決するために、請求項１に記載の発明は、データの書き換えが行われない待機状態と、データの書き換えが行われる動作状態とを備え、該動作状態において、入力されたクロック信号を用いて前記データの書き換えが行われる、複数のトランジスタ回路を有する第一の回路部と、データの書き換えが行われない待機状態と、データの書き換えが行われる動作状態とを備え、該動作状態において、入力されたクロック信号を用いて前記データの書き換えが行われる、複数のトランジスタ回路を有する第二の回路部とを備え、前記第一の回路部は、該第一の回路部全体に対する前記クロック信号の入力状態のオンオフを制御する第一のクロック・ゲ−ティング部を備え、前記第二の回路部は、該第二の回路部を構成する個々のトランジスタ回路ごとの前記クロック信号の入力状態のオンオフを制御する第二のクロック・ゲ−ティング部を備え、前記第一のクロック・ゲ−ティング部は、前記待機状態において前記第一の回路部に入力される前記クロック信号を遮断する処理を行うと共に、前記動作状態において前記第一の回路部に入力される前記クロック信号を通過させる処理を行い、前記第二のクロック・ゲ−ティング部は、前記待機状態において前記第二の回路を構成する個々の前記トランジスタ回路に入力される前記クロック信号を通過させると共に前記動作状態において前記データの書き換えが行われない前記トランジスタ回路に入力される前記クロック信号を遮断する処理を行うことを特徴とする。
【００１０】
請求項２に記載の発明は、請求項１に記載の構成に加え、前記第一の回路部と、前記第二の回路部とは、それぞれの前記動作状態における電力消費量がほぼ等しくなるように構成されていることを特徴とする。
【００１１】
請求項３に記載の発明は、請求項１又は２に記載の構成に加え、前記第一の回路部と、前記第二の回路部とは、面積がほぼ等しくなるように構成されていることを特徴とする。
【００１２】
請求項４に記載の発明は、請求項１乃至３の何れか一つに記載の構成に加え、前記第一の回路部における前記トランジスタ回路、及び／又は、前記第二の回路部における前記トランジスタ回路は、フリップフロップ回路であることを特徴とする。
【００１３】
請求項５に記載の発明は、データの書き換えが行われない待機状態と、データの書き換えが行われる動作状態とを備え、該動作状態において、入力されたクロック信号を用いて前記データの書き換えが行われる、複数のトランジスタ回路を有する第一の回路部と、データの書き換えが行われない待機状態と、データの書き換えが行われる動作状態とを備え、該動作状態において、入力されたクロック信号を用いて前記データの書き換えが行われる、複数のトランジスタ回路を有する第二の回路部とを備えた半導体集積回路における制御方法であって、前記第一の回路部は、第一のクロック・ゲ−ティング部によって、前記第一の回路部全体に対する前記クロック信号の入力状態のオンオフが制御されるように構成され、前記第二の回路部は、第二のクロック・ゲ−ティング部によって、前記第二の回路部を構成する個々のトランジスタ回路ごとの前記クロック信号の入力状態のオンオフが制御されるように構成され、前記待機状態において、前記第一のクロック・ゲ−ティング部は前記第一の回路部に入力される前記クロック信号を遮断する処理を行うと共に、前記第二のクロック・ゲーティング部は前記第二の回路部に入力される前記クロック信号を通過させる処理を行い、前記動作状態において、前記第一のクロック・ゲーティング部は、前記第一の回路部に入力される前記クロック信号を通過させる処理を行うと共に、前記第二のクロック・ゲーティング部は、前記第二の回路部を構成する、データの書き換えが行われる前記トランジスタ回路に入力される前記クロック信号を遮断する処理を行うことを特徴とする。
【００１４】
請求項６に記載の発明は、画像処理装置であって、請求項１乃至４の何れか一つに記載の半導体集積回路を備えたことを特徴とする。
【発明の効果】
【００１５】
請求項１、及び請求項５に記載の発明によれば、第一の回路部は、第一の回路部全体に対するクロック信号の入力状態のオンオフを制御する第一のクロック・ゲ−ティング部を備え、第一のクロック・ゲ−ティング部は、待機状態において第一の回路部に入力されるクロック信号を遮断する処理を行うと共に、動作状態において第一の回路部に入力されるクロック信号を通過させる処理を行うことにより、待機状態における第一の回路部の消費電力を削減できる。また、第二の回路部は、第二の回路部を構成する個々のトランジスタ回路ごとのクロック信号の入力状態のオンオフを制御する第二のクロック・ゲ−ティング部を備え、第二のクロック・ゲ−ティング部は、待機状態において第二の回路部を構成する個々のトランジスタ回路に入力されるクロック信号を通過させると共に動作状態においてデータの書き換えが行われないトランジスタ回路に入力されるクロック信号を遮断する処理を行うことにより、動作状態における第二の回路部の消費電力の増大を抑止できる。そして、このような第一の回路部と第二の回路部とを併用することで、待機状態と動作状態とが遷移したときに、一方の回路部の消費電力が増大して他方の回路部の消費電力が減少する関係となり、電源まわりに消費電力の急峻な変化を抑止するための回路を設けなくても、待機状態と動作状態とにおける消費電力の急峻な変化を抑止することができる。これにより、半導体集積回路において、電源まわりの回路が複雑化したり製造コストが増大したりすることを防ぎ、かつ、回路が待機状態から動作状態に移行した際に処理能力が低下することを抑止できる。
【００１６】
請求項２に記載の発明によれば、第一の回路部と、第二の回路部とは、それぞれの動作状態における消費電力がほぼ等しくなるように構成されていることにより、第一のクロック・ゲ−ティング部によって削減される、待機状態における消費電力と、第二のクロック・ゲ−ティング部によって増大が抑止される、動作状態における消費電力とを、ほぼ等しい状態とすることができる。これにより、電源まわりの回路が複雑化したり製造コストが増大したりすることを防ぎ、かつ、待機状態と動作状態とにおける消費電力の急峻な変化を高い精度で抑止することができる。
【００１７】
請求項３に記載の発明によれば、第一の回路部と、第二の回路部とは、面積がほぼ等しくなるように構成されていることにより、回路の規模が回路部の面積にほぼ依存するように構成されている半導体集積回路において、第一の回路部の回路規模と第二の回路部の回路規模がほぼ同規模に構成された状態となる。そして、第一のクロック・ゲ−ティング部によって削減される、待機状態における消費電力と、第二のクロック・ゲ−ティング部によって増大が抑止される、動作状態における消費電力とを、ほぼ等しい状態とすることができる。これにより、電源まわりの回路が複雑化したり製造コストが増大したりすることを防ぎ、かつ、待機状態と動作状態とにおける消費電力の急峻な変化をより高い精度で抑止することができる。
【００１８】
請求項４に記載の発明によれば、第一の回路部におけるトランジスタ回路、及び／又は、第二の回路部におけるトランジスタ回路は、フリップフロップ回路であることにより、クロック信号によってデータの書き換えが行われる回路を用いて第一の回路部と第二の回路部とを構成しつつ、電源まわりの回路が複雑化したり製造コストが増大したりすることを防ぎ、かつ、待機状態と動作状態とにおける消費電力の急峻な変化を抑止することができる。
【００１９】
請求項６に記載の発明によれば、電源まわりの回路が複雑化したり製造コストが増大したりすることを防ぎ、かつ、待機状態と動作状態とにおける消費電力の急峻な変化を抑止できる画像処理装置を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】この実施の形態に係る画像処理装置及び半導体集積回路の全体構造を示す機能ブロック図である。
【図２】この実施の形態の半導体集積回路の概要を模式的に示した図である。
【図３】同上半導体集積回路の、回路ブロックと機能ブロックとの対応関係例を模式的に示す図である。
【図４】同上半導体集積回路における、第一の回路部の第一回路ブロックの構成概要を模式的に示す図である。
【図５】同上半導体集積回路における、第二の回路部の第四回路ブロックの構成概要を模式的に示す図である。
【図６】この実施の形態の半導体集積回路の、（ａ）第一の回路部の待機状態と動作状態とにおける時間と電流の値との関係を模式的に示す図、（ｂ）第二の回路部の待機状態と動作状態とにおける時間と電流の値との関係を模式的に示す図である。
【図７】（ａ）従来技術に係る半導体集積回路の待機状態と動作状態とにおける電流の値の変化を模式的に示す図、（ｂ）この実施の形態に係る半導体集積回路の待機状態と動作状態とにおける電流の値の変化を模式的に示す図である。
【発明を実施するための形態】
【００２１】
図１乃至図７にこの発明の実施の形態を示す。
【００２２】
［基本構成］
図１は、この実施の形態に係る画像処理装置及び半導体集積回路の全体構造を示す機能ブロック図である。
【００２３】
［画像処理装置］
図１に示す画像処理装置１００は、例えば遊技機（図示せず）の正面に設けられた画像表示装置（図示せず）に、動画や静止画を表示させる、画像生成処理及び画像出力処理などを含む各種処理を実行する組み込み機器である。なお、画像処理装置１００は、遊技機に設けられた画像表示装置に限らず、他の機器設けられた画像表示装置に動画や静止画を表示させてもよい。また、遊技機とは、例えば、パチンコ機、及びスロット機などである。
【００２４】
画像処理装置１００は、電源から供給される電力で駆動する。電源は、例えば、店舗、家庭、及び工場に配電された商用電源、または蓄電池等でもよい。
【００２５】
画像処理装置１００は、たとえば図１に示す、画像処理装置１００の機能を制御するＣＰＵ２、描画回路６による画像生成の処理領域等として機能するＳＲＡＭ３、及び各種データやプログラムを記録するＥＥＰＲＯＭ４を含む。さらに、画像処理装置１００は、符号化されたデータを復号するデコーダ５、データに基づいて画像生成のための処理等を行う描画回路６、及びクロック信号を発振する発振回路７を含む。そして、画像処理装置１００は、ハードウェアとして、この実施の形態の半導体集積回路１を備える。この半導体集積回路１は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）回路等の構造を有する集積回路である。半導体集積回路１は、図１に示すＣＰＵ２、ＳＲＡＭ３、ＥＥＰＲＯＭ４、デコーダ５、描画回路６、及び発振回路７の機能を実現する。
【００２６】
なお、以下の説明では、説明の簡単化のため、ＣＰＵ２、ＳＲＡＭ３、ＥＥＰＲＯＭ４、デコーダ５、描画回路６及び発振回路７を、半導体集積回路１の構成として記載する。ただし、半導体集積回路１に含まれる各構成要素は、ハードウェアとソフトウェアとが協働することにより、特有の機能を実現してもよい。
【００２７】
［第一の回路部、第二の回路部］
図２は、実施の形態の半導体集積回路１の概要を模式的に示した図である。図２を参照して、半導体集積回路１の構成を説明する。
【００２８】
半導体集積回路１は、大きくは、第一の回路部Ａ１０と、第二の回路部Ｂ１０の２つの回路部を備えている。
【００２９】
第一の回路部Ａ１０は「第一のクロック・ゲーティング部」としての全体クロック・ゲーティング部１１（図４参照。図２に図示せず。）によってクロック・ゲーティングが行われる。第二の回路部Ｂ１０は「第二のクロック・ゲーティング部」としてのｍ個（ｍ＞１）の個別クロック・ゲーティング部２１１，２１２，・・・２１ｍ（図５参照。図２に図示せず。）によってクロック・ゲーティングが行われる。なお、全体クロック・ゲーティング部１１、個別クロック・ゲーティング部２１１，２１２，・・・２１ｍについては後述する。
【００３０】
［回路ブロック］
図２に示すとおり、この実施の形態の半導体集積回路１は、第一の回路部Ａ１０と、第二の回路部Ｂ１０とがそれぞれ一又は複数の回路ブロックを含む。具体的には、第一の回路部Ａ１０は複数たとえば３つの第一回路ブロックＡ１、第二回路ブロックＡ２、第三回路ブロックＡ３を備え、第二の回路部Ｂ１０は複数たとえば３つの第四回路ブロックＢ１、第五回路ブロックＢ２、第三回路ブロックＢ３を備えている。
【００３１】
第一ないし第六回路ブロックＡ１，Ａ２，Ａ３，Ｂ１，Ｂ２，Ｂ３は、それぞれ、画像処理装置１００において、所定の機能を備える単位として構成されている。
【００３２】
図３は、この実施の形態に係る半導体集積回路１の、回路ブロックと機能ブロックとの対応関係例を模式的に示す図である。図３に示すとおり、第一ないし第三回路ブロックＡ１，Ａ２，Ａ３は描画回路６の機能を備える。また、第四および第五回路ブロックＢ１，Ｂ２はＳＲＡＭ３の機能を備え、第六回路ブロックＢ３はデコーダ５の機能を備えるものとして説明する。ただし、第一ないし第六回路ブロックＡ１，Ａ２，Ａ３，Ｂ１，Ｂ２，Ｂ３は、上記以外のどのような区分で機能ブロックを構成してもよいし、上記以外のキャッシュ、ＥＥＰＲＯＭ等の機能を備える機能ブロックとして構成されてもよい。
【００３３】
［回路ブロックを構成する回路とクロック・ゲーティング部］
図４及び図５は、この実施の形態の半導体集積回路１の回路ブロックを構成する回路を模式的に示す図である。同図においては、第一回路ブロックＡ１の構成を示しているが、他の第二ないし第六回路ブロックＡ２，Ａ３，Ｂ０，Ｂ１，Ｂ２も同様の構成となっている。
【００３４】
［第一の回路部を構成する回路］
図４は、この実施の形態の半導体集積回路１における、第一の回路部Ａ１０の第一回路ブロックＡ１の構成概要を模式的に示す図である。同図に示すとおり、第一の回路部Ａ１０は、一つの「第一のクロック・ゲーティング部」としての全体クロック・ゲーティング部１１と、複数例えばｎ個（ｎ＞１）の「第二のクロック・ゲーティング部」としての個別クロック・ゲーティング部１２１，１２２，・・・１２ｎと、複数例えばｎ個（ｎ＞１）の「トランジスタ回路」としてのフリップフロップ回路１３１，１３２，・・・１３ｎとを備えている。
【００３５】
全体クロック・ゲーティング部１１や個別クロック・ゲーティング部１２１，１２２，・・・１２ｎは、例えば、ＡＮＤ回路等の論理回路である。
【００３６】
全体クロック・ゲーティング部１１や個別クロック・ゲーティング部１２１，１２２，・・・１２ｎは、少なくとも２系統の入力部と１系統の出力部を備える。具体的には、例えば、第一の回路部Ａ１０の全体クロック・ゲーティング部１１は、２系統の入力部としてクロック信号入力部３１と制御信号入力部３２Ａとを備え、１系統の出力部としてクロック信号出力部３３を備える。なお、図示しないが、第二の回路部Ａ２の全体クロック・ゲーティング部１１は制御信号入力部３２Ａに替えて制御信号入力部３２Ｂ、第三の回路部Ａ３の全体クロック・ゲーティング部１１は制御信号入力部３２Ａに替えて制御信号入力部３２Ｃ、を備え、それぞれの制御信号入力部３２Ａ，３２Ｂ，３２Ｃには異なるクロック信号が入力される。
【００３７】
個別クロック・ゲーティング部１２１，１２２，・・・１２ｎは、全体クロック・ゲーティング部１１と同様のクロック信号入力部３１とクロック信号出力部３３とを備えると共に、制御信号入力部３２ａ０１，３２ａ０２，・・・３２ａ０ｎを備える。制御信号入力部３２ａ０１，３２ａ０２，・・・３２ａ０ｎにはそれぞれ異なるクロック信号が入力される。これらのクロック信号は、制御信号入力部３２Ａ，３２Ｂ，３２Ｃに入力されるクロック信号とも異なる。
なお図示しないが、第二の回路部Ａ２の個別クロック・ゲーティング部１２１，１２２，・・・１２ｎの制御信号入力部３２ａ１１，３２ａ１２，・・・３２ａ１ｎ、第三の回路部Ａ３の個別クロック・ゲーティング部１２１，１２２，・・・１２ｎの制御信号入力部３２ａ２１，３２ａ２２，・・・３２ａ２ｎ、も、相互に異なるクロック信号が入力される構成となっている。
【００３８】
フリップフロップ回路１３１，１３２，・・・１３ｎは、複数の論理回路の組み合わせで構成された、例えばＲＳ型、Ｄ型等のフリップフロップ回路である。フリップフロップ回路１３１，１３２，・・・１３ｎでは、入力されたクロック信号の起ち上がりや起ち下がりのタイミングで、「０」「１」の２値からなるデータの保持や、一方の値例えば「０」から他方の値例えば「１」への書き替えが行われる。
【００３９】
全体クロック・ゲーティング部１１は、後段側にある個々の個別クロック・ゲーティング部１２１，１２２，・・・１２ｎと接続される。また、個別クロック・ゲーティング部１２１，１２２，・・・１２ｎは、それぞれ後段側にあるフリップフロップ回路１３１，１３２，・・・１３ｎと接続される。
【００４０】
個別クロック・ゲーティング部１２１は、例えば、後段側にあるフリップフロップ回路１３１と接続される。フリップフロップ回路１３１，１３２，・・・１３ｎには、それぞれデータ入力部１４１，１４２，・・・１４ｎと、データ出力部１５１，１５２，・・・１５ｎと、が設けられている。
【００４１】
全体クロック・ゲーティング部１１は、第一回路ブロックＡ１を構成する全てのフリップフロップ回路１３１，１３２，・・・１３ｎに対するクロック信号の供給と停止とを制御する。全体クロック・ゲーティング部１１は、待機状態においても動作状態においても作動し、待機状態においてはクロック信号を遮断して第一回路ブロックＡ１へのクロック信号の供給を停止し、動作状態においてはクロック信号を通過させて第一回路ブロックＡ１にクロック信号を供給させる。
【００４２】
個別クロック・ゲーティング部１２１，１２２，・・・１２ｎは、後段側に接続された個々のフリップフロップ回路１３１，１３２，・・・１３ｎに対するクロック信号の供給と停止とを制御する。個別クロック・ゲーティング部１２１は、例えば、待機状態においては全体クロック・ゲーティング部１１がクロック信号の供給を停止しているため機能せず、動作状態においてはフリップフロップ回路１３１へのクロック信号の供給と停止とを制御する。
【００４３】
データ入力部１４１，１４２，・・・１４ｎ、及びデータ出力部１５１，１５２，・・・１５ｎは、伝送路である。データ入力部１４１，１４２，・・・１４ｎは、それぞれフリップフロップ回路１３１，１３２，・・・１３ｎに入力されるデータが伝送される。データ出力部１５１，１５２，・・・１５ｎは、それぞれフリップフロップ回路１３１，１３２，・・・１３ｎから出力されるデータが伝送される。
【００４４】
なお、以下の説明では、特に区別の必要がある場合を除き、個別クロック・ゲーティング部１２１，１２２，・・・１２ｎ、フリップフロップ回路１３１，１３２，・・・１３ｎを、それぞれ個別クロック・ゲーティング部１２、フリップフロップ回路１３と記載する。また、データ入力部１４１，１４２，・・・１４ｎ、データ出力部１５１，１５２，・・・１５ｎを、それぞれデータ入力部１４、データ出力部１５と記載する。
【００４５】
［第二の回路部を構成する回路］
図５は、この実施の形態の半導体集積回路１における、第二の回路部Ｂ１０の第四回路ブロックＢ１の構成概要を模式的に示す図である。図５に示すとおり、第四回路ブロックＢ１は、例えば、ｍ個の「第二のクロック・ゲーティング部」としての個別クロック・ゲーティング部２１１，２１２，・・・２１ｍを備えている。また、第四回路ブロックＢ１は、ｍ個の「トランジスタ回路」としてのフリップフロップ回路２２１，２２２，・・・２２ｍを備えている。個別クロック・ゲーティング部２１１，２１２，・・・２１ｍは、それぞれ、後段側にあるフリップフロップ回路２２１，２２２，・・・２２ｍに接続される。個別クロック・ゲーティング部２１１は、例えば、フリップフロップ回路２２１に接続される。フリップフロップ回路２２１，２２２，・・・２２ｍには、それぞれデータ入力部２３１，２３２，・・・２３ｍと、データ出力部２４１，２４２，・・・２４ｍと、が設けられている。
【００４６】
個別クロック・ゲーティング部２１１，２１２，・・・２１ｍは、全体クロック・ゲーティング部１１や個別クロック・ゲーティング部１２と同様の構成である。
【００４７】
個別クロック・ゲーティング部２１１，２１２，・・・２１ｍは、制御信号入力部３２ｂ０１，３２ｂ０２，・・・３２ｂ０ｍを備える。制御信号入力部３２ｂ０１，３２ｂ０２，・・・３２ｂ０ｍにはそれぞれ異なるクロック信号が入力される。これらのクロック信号は、他のいずれの制御信号入力部３２Ａ，３２Ｂ，３２Ｃ，３２ａ０１，３２ａ０２，・・・３２ａ０ｎ，３２ａ１１，３２ａ１２，・・・３２ａ１ｎ，３２ａ２１，３２ａ２２，・・・３２ａ２ｎ，に入力されるクロック信号とも異なる。なお図示しないが、第五の回路部Ｂ２の個別クロック・ゲーティング部２１１，２１２，・・・２１ｍの制御信号入力部３２１１，３２１２，・・・３２１ｎ、第六の回路部Ｂ３の個別クロック・ゲーティング部２１１，２１２，・・・２１ｍの制御信号入力部３２２１，３２２２，・・・３２２ｎも、相互に異なるクロック信号が入力される構成となっている。
【００４８】
フリップフロップ回路２２１，２２２，・・・２２ｍはフリップフロップ回路１３と同様の構成である。
【００４９】
個別クロック・ゲーティング部２１１，２１２，・・・２１ｍは、後段側に接続された個々のフリップフロップ回路２２１，２２２，・・・２２ｍに対するクロック信号の供給と停止とを制御する。個別クロック・ゲーティング部２１１は、例えば、待機状態においては機能が停止し、動作状態においてはフリップフロップ回路２２１へのクロック信号の供給と停止とを制御する。
【００５０】
データ入力部２３１，２３２，・・・２３ｍ、及びデータ出力部２４１，２４２，・・・２４ｍはデータ入力部１４、及びデータ出力部１５と同じ構成である。
【００５１】
なお、以下は説明では、特に区別の必要がある場合を除き、個別クロック・ゲーティング部２１１，２１２，・・・２１ｍ、フリップフロップ回路２２１，２２２，・・・２２ｍを、それぞれ個別クロック・ゲーティング部２１、フリップフロップ回路２２と記載する。また、データ入力部２３１，２３２，・・・２３ｍ、データ出力部２４１，２４２，・・・２４ｍを、それぞれデータ入力部２３、データ出力部２４と記載する。
【００５２】
［第一の回路部と第二の回路部の大きさ１・設定の概念］
この実施の形態において、第一の回路部Ａ１０と、第二の回路部Ｂ１０とは、ほぼ等しい大きさに形成されている。
【００５３】
ここで、第一の回路部Ａ１０と第二の回路部Ｂ１０の大きさについて説明する。
【００５４】
第一の回路部Ａ１０と第二の回路部Ｂ１０とは、それぞれの回路規模がほぼ等しい大きさとなり、消費電力が等しくなるように構成されている。この実施の形態における消費電力とは、単位時間（例えば１秒間）に第一の回路部Ａ１０や第二の回路部Ｂ１０で消費される電力の大きさをいう。なお、第一の回路部Ａ１０と第二の回路部Ｂ１０とは、消費電力に代えて、消費される電力に関連する物理量の大きさが等しくなるように構成されてもよい。消費される電力に関連する物理量の大きさとは、例えば、単位時間あたりに第一の回路部Ａ１０や第二の回路部Ｂ１０を流れる電流の大きさや、所定の時点における第一の回路部Ａ１０や第二の回路部Ｂ１０に印加される電圧の大きさ等であってもよい。消費電力、電流、及び電圧などの物理量のことを、特に区別しないときには、電力消費量という。
【００５５】
この実施の形態において、第一の回路部Ａ１０の消費電力は、待機状態では小さく、動作状態では大きい状態に遷移する（具体的には後述する。）。一方、第二の回路部Ｂ１０の消費電力は、待機状態では大きく、動作状態では小さい状態に遷移する（具体的には後述する。）。
【００５６】
このため、消費電力の等しい第一の回路部Ａ１０と第二の回路部Ｂ１０とを併用すれば、待機状態と動作状態との遷移に伴い、一方の回路部（例えば第一の回路部Ａ１０）の消費電力が小さい状態から大きい状態に遷移する。また、同時に他方の回路部（第二の回路部Ｂ１０）の消費電力が大きい状態から小さい状態に遷移する。そして、待機状態と動作状態とで状態が遷移したときに、第一の回路部Ａ１０と第二の回路部Ｂ１０との消費電力がそれぞれ逆方向に遷移するので、半導体集積回路１全体としての消費電力の変化が小さくなる。これにより、半導体集積回路１００は、消費電力の急峻な変化を効果的に抑止できる。特に、画像処理装置１００及び半導体集積回路１が商用電源等から連続的に安定した電力の供給を受けられる状況においては、消費電力の急峻な変化を効果的に抑止できる効果を長時間安定的に行える。
【００５７】
また、このような効果を高めるためには、第一の回路部Ａ１０と第二の回路部Ｂ１０との回路規模は、第一の回路部Ａ１０における消費電力の平均値と、第二の回路部Ｂ１０における消費電力の平均値とがほぼ等しくなるように、設定されるのが望ましい。第一の回路部Ａ１０と第二の回路部Ｂ１０との回路規模は、それぞれの回路部Ａ１０，Ｂ１０の消費電力の最大値同士（又は最小値同士）がほぼ等しく設定される構成であってもよい。また、一方の回路部たとえば第一の回路部Ａ１０の平均値と他方の回路部たとえば第二の回路部Ｂ１０の最大値（又は最小値）がほぼ等しく設定されるような構成であってもよい。
【００５８】
なお、第一の回路部Ａ１０と第二の回路部Ｂ１０を併用することで消費電力の急峻な変化を抑止できるものであれば、第一の回路部Ａ１０と、第二の回路部Ｂ１０とは回路規模や消費電力が相違していてもよい。
【００５９】
［第一の回路部と第二の回路部の大きさ２・面積の設定］
一般に、半導体集積回路１の回路規模は、回路の面積にほぼ依存する。
【００６０】
そして、図２に示すとおり、この実施の形態においては、第一の回路部Ａ１０の面積Ｓ１と第二の回路部Ｂ１０の面積Ｓ２がほぼ等しい大きさとなるように構成し、双方の回路部Ａ１０，Ｂ１０の回路規模がほぼ等しくなり、双方の回路部Ａ１０，Ｂ１０の消費電力がほぼ等しくなるように構成されている。
【００６１】
なお、ここでの第一の回路部Ａ１０の面積Ｓ１と第二の回路部Ｂ１０の面積Ｓ２は、それらを平面視した際に視認できる面積であってもよいし、積層された回路の層を展開した状態における面積であってもよいし、側面視した際に視認できる面積も含めた面積であってもよいし、どのような面積であってもよい。
【００６２】
［動作手順］
次に、この実施の形態の画像処理装置１００における、半導体集積回路１の動作手順を説明する。具体的には、半導体集積回路１の待機状態と動作状態とにおける動作手順について説明する。
【００６３】
［動作手順１・待機状態］
待機状態の場合、第一の回路部Ａ１０においては、全体クロック・ゲーティング部１１が第一の回路部Ａ１０へのクロック信号を遮断する。そのため、第一の回路部Ａ１０を構成する全てのフリップフロップ回路１３へのクロック信号の供給が停止され、全てのフリップフロップ回路１３のデータの書き換えは行われない。
【００６４】
一方、待機状態の場合、第二の回路部Ｂ１０においては、個別クロック・ゲーティング部２１の機能が停止しているので、クロック信号は全てのフリップフロップ回路２２に供給される。しかし、待機状態においてはデータ入力部２３からフリップフロップ回路２２へのデータの供給が行われないので、フリップフロップ回路２２においてデータの書き換え処理は行われない。
【００６５】
［動作手順２・動作状態］
動作状態の場合、第一の回路部Ａ１０においては、全体クロック・ゲーティング部１１が第一の回路部Ａ１０へのクロック信号を通過させる。これにより、全ての個別クロック・ゲーティング部１２にクロック信号が供給される。また、個別クロック・ゲーティング部１２は、データの書き換えが行われるフリップフロップ回路１３に接続されたもののみがクロック信号を通過させる。
【００６６】
具体的には、例えば、データの書き換えが行われるフリップフロップ回路１３１に接続された個別クロック・ゲーティング部１２１は、クロック信号を通過させてフリップフロップ回路１３１にクロック信号を供給する。フリップフロップ回路１３１は、データ入力部１４１から入力されたデータを用いてデータの書き換えを行い、書き替えたデータをデータ出力部１５１に出力する。
【００６７】
データの書き換えが行われない、その他のフリップフロップ回路１３２，・・・１３ｎに接続された個別クロック・ゲーティング部１２２，・・・１２ｎは、クロック信号を遮断する。したがって、フリップフロップ回路１３２，・・・１３ｎにクロック信号は供給されず、データの書き換えは行われない。
【００６８】
一方、動作状態の場合、第二の回路部Ｂ１０においては、全ての個別クロック・ゲーティング部２１が作動している。また、データの書き換えが行われるフリップフロップ回路２２に接続された個別クロック・ゲーティング部２１のみがクロック信号を通過させる。
【００６９】
具体的には、例えば、データの書き換えが行われるフリップフロップ回路２２１に接続された個別クロック・ゲーティング部２１１は、クロック信号を通過させてフリップフロップ回路２２１にクロック信号を供給する。フリップフロップ回路２２１は、入力部２３１から入力されたデータを用いてデータの書き換えを行い、書き替えたデータをデータ出力部２４１に出力する。
【００７０】
データの書き換えが行われない、その他のフリップフロップ回路２２２，・・・２２ｍに接続された個別クロック・ゲーティング部２１２，・・・２１ｍは、クロック信号を遮断する。したがって、フリップフロップ回路２２２，・・・２２ｍにクロック信号は供給されず、データの書き換えは行われない。
【００７１】
［動作手順３・待機状態と動作手順における電力消費］
上記動作手順１、動作手順２に示したとおり、待機状態の場合、第一の回路部Ａ１０においては、全体クロック・ゲーティング部１１が第一の回路部Ａ１０へのクロック信号を遮断する。
【００７２】
そのため、第一の回路部Ａ１０においては、クロック信号が第一の回路部Ａ１０の全てのフリップフロップ回路１３に入力されることによる電力消費や、フリップフロップ回路１３が作動してデータの書き換えが行われることによる電力消費は発生しない。従って、待機状態の場合、第一の回路部Ａ１０における消費電力は非常に小さいものとなる。
【００７３】
一方、待機状態の場合、第二の回路部Ｂ１０においては、全ての個別クロック・ゲーティング部２１はクロック信号を通過させて、全てのフリップフロップ回路２２にクロック信号が入力される。
【００７４】
そのため、クロック信号が全てのフリップフロップ回路２２に入力されることによる電力消費が発生する。従って、待機状態の場合、第二の回路部Ｂ１０においては、大きな電力消費が発生することとなる。
【００７５】
次に、動作状態の場合、第一の回路部Ａ１０においては、全体クロック・ゲーティング部１１が第一の回路部Ａ１０へのクロック信号を通過させる。また、第一の回路部Ａ１０においては、データの書き換えが行われるフリップフロップ回路例えばフリップフロップ回路１３１にクロック信号が供給され、フリップフロップ回路１３１におけるデータの書き換え処理が行われる。
【００７６】
そのため、動作状態の場合、第一の回路部Ａ１０においては、第一の回路部Ａ１０の全ての個別クロック・ゲーティング部１２にクロック信号が供給され、また、フリップフロップ回路１３１においてデータの書き換え処理が行われることで、電力消費が発生する。従って、第一の回路部Ａ１０においては、待機状態の場合よりも大きな消費電力となる。
【００７７】
一方、動作状態の場合、第二の回路部Ｂ１０においては、データの書き換えが行われるフリップフロップ回路２２１にクロック信号が供給されてフリップフロップ回路２２１におけるデータの書き換え処理が行われる。また、第二の回路部１０においては、データの書き換えが行われないフリップフロップ回路２２２，・・・２２ｍに接続された個別クロック・ゲーティング部２１２，・・・２１ｍはクロック信号を遮断し、クロック信号はフリップフロップ回路２２ｍに供給されない。
【００７８】
このため、動作状態において、データの書き換えが行われるフリップフロップ回路２２１が全てのフリップフロップ回路２２１，２２２，・・・２２ｍに対して低い比率である場合、第二の回路部Ｂ１０における消費電力は、待機状態のときよりも小さくなる。なお、上述の説明では、動作状態において、データの書き換えが行われるフリップフロップ回路は、フリップフロップ回路２２１として説明したが、同時に２以上のフリップフロップ回路２２のデータの書き換えが行われてもよい。
【００７９】
図６は、この実施の形態の半導体集積回路１の、第一の回路部Ａ１０と第二の回路部Ｂ１０の消費電力の関係を模式的に示す図である。なお、同図では横軸を時間、縦軸を電流の値とするが、この実施の形態の半導体集積回路１は電流の大きさに依存して消費電力の大きさが変化するので、同図の状態は時間ごとの消費電力の変化を示す（同じパラメータを用いた図７の模式図も同様である。）。
【００８０】
図６の（ａ）に示すとおり、第一の回路部Ａ１０は待機状態よりも動作状態の方が電流の値が大きくなる。逆に、図６の（ｂ）に示すとおり、第二の回路部Ｂ１０は待機状態よりも動作状態の方が電流の値が小さくなる。
【００８１】
このため、この実施の形態においては、待機状態から動作状態に移行する場合や、動作状態から待機状態に移行する場合において、第一の回路部Ａ１０と第二の回路部Ｂ１０との消費電力が、一方側が増加すれば他方側が減少するという関係になる。したがって、半導体集積回路１全体として、消費電力は、第一の回路部Ａ１０の変化の方向と第二の回路部Ｂ１０の変化の方向とが相殺し合う関係になる。
【００８２】
これを、図７の模式図において、従来技術と比較しながら説明する。
【００８３】
従来技術においては、描画回路６、ＳＲＡＭ３、デコーダ５の全てが第一の回路部Ａ１０によって構成されている。そのため、図７の（ａ）の模式図に示すように、従来技術に係る半導体集積回路おいては、待機状態では描画回路６、ＳＲＡＭ３、デコーダ５の全ての電流の値が小さくなる一方で、動作状態では描画回路６、ＳＲＡＭ３、デコーダ５の全ての電流の値が大きくなる。
【００８４】
これに対し、この実施の形態の半導体集積回路１においては、図７の（ｂ）の模式図に示すように、第一の回路部Ａ１０を構成する描画回路６の電流の値は待機状態から動作状態に移行すると電流の値が大きくなる。また、第二の回路部Ｂ１０を構成するＳＲＡＭ３とデコーダ５は、待機状態から動作状態に移行すると電流の値が大きくなる。このため、待機状態と動作状態との変化に伴い、描画回路６の消費電力の変化と、ＳＲＡＭ３及びデコーダ５の描画回路６の消費電力の変化とによって、消費電力の変化は相殺される関係となる。
【００８５】
これにより、実施の形態の半導体集積回路１は、待機状態から動作状態に移行したり、動作状態から待機状態に移行する際に、消費電力が急激に増加したり、急激に減少したりすること急峻な変化を起こすことが抑止される。また、第一の回路部Ａ１０自体と第二の回路部Ｂ１０自体によって消費電力の急峻な変化を抑止できるので、電源まわりに、消費電力を安定させるための他の回路を付加しなくても、回路構成の複雑化や、部品点数の増大による製造コストの増大を抑止することができる。
【００８６】
また、この実施の形態においては、第一の回路部Ａ１０と第二の回路部Ｂ１０の回路規模がほぼ等しく、第一の回路部Ａ１０と第二の回路部Ｂ１０とにおいて、ほぼ等しい消費電力となる。そのため、半導体集積回路１が待機状態から動作状態に移行したり、動作状態から待機状態に移行する際の消費電力の急峻な変化が、より効果的に抑止されることとなる。また、消費電力を安定させるための他の回路の必要性はより低くなり、回路構成の複雑化や、部品点数の増大による製造コストの増大をより効果的に抑止できる。
【００８７】
［作用効果］
以上に示したとおり、この実施の形態においては、第一の回路部Ａ１０は、第一の回路部Ａ１０全体に対するクロック信号の入力状態のオンオフを制御する全体クロック・ゲーティング部１１を備える。全体クロック・ゲーティング部１１は、待機状態において第一の回路部Ａ１０に入力されるクロック信号を遮断する処理を行うと共に、動作状態において第一の回路部Ａ１０に入力されるクロック信号を通過させる処理を行う。これにより、半導体集積回路１は、待機状態における第一の回路部Ａ１０の消費電力を削減できる。
【００８８】
また、第二の回路部Ｂ１０は、第二の回路部Ｂ１０を構成するフリップフロップ回路２２ごとのクロック信号の入力状態のオンオフを制御する個別クロック・ゲーティング部２１を備える。個別クロック・ゲーティング部２１は、待機状態において第二の回路部Ｂ１０を構成する個々のフリップフロップ回路２２に入力されるクロック信号を通過させる。また、個別クロック・ゲーティング部２１は、動作状態においてデータの書き換えが行われないフリップフロップ回路２２に入力されるクロック信号を遮断する処理を行う。これにより、半導体集積回路１は、動作状態における第二の回路部Ｂ１０の消費電力の増大を抑止できる。
【００８９】
そして、上述のような第一の回路部Ａ１０と第二の回路部Ｂ１０とを併用することで、待機状態と動作状態とが遷移したときに、一方の回路部たとえば第一の回路部Ａ１０の消費電力が増大して他方の回路部たとえば第二の回路部Ｂ１０の消費電力が減少する関係となる。これにより、半導体集積回路１は、電源まわりに消費電力の急峻な変化を抑止するための回路を設けなくても、待機状態と動作状態とにおける消費電力の急峻な変化を抑止することができる。
【００９０】
以上により、半導体集積回路１において、電源まわりの回路が複雑化したり製造コストが増大したりすることを防ぎ、かつ、回路が待機状態から動作状態に移行した際に処理能力が低下することを抑止できる。
【００９１】
実施の形態においては、第一の回路部Ａ１０と、第二の回路部Ｂ１０とは、それぞれの動作状態における消費電力がほぼ等しくなるように構成されている。これにより、全体クロック・ゲーティング部１１によって削減される、待機状態における消費電力と、個別クロック・ゲーティング部２１によって増大が抑止される、動作状態における消費電力とを、ほぼ等しい状態とすることができる。したがって、半導体集積回路１は、電源まわりの回路が複雑化したり製造コストが増大したりすることを防ぎ、かつ、待機状態と動作状態とにおける消費電力の急峻な変化を高い精度で抑止することができる。
【００９２】
実施の形態においては、第一の回路部Ａ１０と、第二の回路部Ｂ１０とは、面積がほぼ等しくなるように構成されている。したがって、回路の規模が回路部の面積にほぼ依存するように構成されている半導体集積回路１において、第一の回路部Ａ１０の回路規模と第二の回路部Ｂ１０の回路規模がほぼ同規模に構成された状態となる。これにより、全体クロック・ゲーティング部１１によって削減される、待機状態における消費電力と、個別クロック・ゲーティング部２１によって増大が抑止される、動作状態における消費電力とを、ほぼ等しい状態とすることができる。したがって、半導体集積回路１は、電源まわりの回路が複雑化したり製造コストが増大したりすることを防ぎ、かつ、待機状態と動作状態とにおける消費電力の急峻な変化をより高い精度で抑止することができる。
【００９３】
なお、この実施の形態においては、半導体集積回路１は画像処理装置１００を構成するものとしたが、これに限定されず、その他のデータを処理するデータ処理装置や信号を処理する信号処理装置を構成するものとして半導体集積回路１を用いてもよい。その他の構成は、例えば、音声処理装置、または機械学習装置などである。
【００９４】
この実施の形態においては、半導体集積回路１の第一の回路部Ａ１０や第二の回路部Ｂ１０を構成するトランジスタ回路はフリップフロップ回路１３，２２であるものとしたが、これに限定しない。トランジスタ回路は、例えば、カウンタ回路、レジスタ回路、ラッチ回路等、クロック信号によって作動する回路であればどのようなものでもよいし、クロック信号で作動する複数種類の回路を組み合わせたものであってもよい。
【００９５】
上記実施の形態は本発明の例示であり、本発明が上記実施の形態のみに限定されることを意味するものではないことは、いうまでもない。
【符号の説明】
【００９６】
１・・・半導体集積回路
１１・・・全体クロック・ゲーティング部（第一のクロック・ゲーティング部）
１２，１２１，１２２，・・・１２ｎ・・・個別クロック・ゲーティング部（第二のクロック・ゲーティング部）
１３，１３１，１３２，・・・１３ｎ・・・フリップフロップ回路（トランジスタ回路）
２１，２１１，２１２，・・・２１ｍ・・・個別クロック・ゲーティング部（第二のクロック・ゲーティング部）
２２，２２１，２２２，・・・２２ｍ・・・フリップフロップ回路（トランジスタ回路）
Ａ１０・・・第一の回路部
Ｂ１０・・・第二の回路部
１００・・・画像処理装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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