(57)【要約】【課題】  集積度及び信頼性が向上された半導体素子を提供する。【解決手段】  本発明は半導体素子に係り、さらに詳細には活性パターンを含む基板と、前記活性パターンを横切るゲート電極と、前記ゲート電極の一側に隣接し、前記活性パターンの上部に提供されたソース／ドレインパターンと、前記ソース／ドレインパターンに電気的に連結された活性コンタクトと、前記ソース／ドレインパターンと前記活性コンタクトとの間のシリサイド層と、を含む。前記ソース／ドレインパターンは、複数の半導体パターンを含む本体部と、前記本体部上のキャッピングパターンと、を含み、前記本体部は、第１面、前記第１面上の第２面、及び前記第１面と前記第２面が会って定義される角を有し、前記角は横方向に突出され、前記キャッピングパターンは、前記本体部の前記第２面を覆い、前記角を露出し、前記シリサイド層は、前記本体部の上面及び前記キャッピングパターンの上面を覆う。【選択図】      図２Ｂ
2020013992.tif 000002
【特許請求の範囲】
【請求項１】
活性パターンを含む基板と、
前記活性パターンを横切るゲート電極と、
前記ゲート電極のそれぞれの側に隣接し、前記活性パターンの上部に提供されたソース／ドレインパターンと、
前記ソース／ドレインパターンに電気的に連結された活性コンタクトと、
前記ソース／ドレインパターンと前記活性コンタクトとの間のシリサイド層と、を含み、
前記ソース／ドレインパターンは、
複数の半導体パターンを含む本体部と、
前記本体部上のキャッピングパターンと、を含み、
前記本体部は、第１面、前記第１面上の第２面、及び前記第１面と前記第２面が会って定義される角を有し、前記角は、横方向に突出され、
前記キャッピングパターンは、前記本体部の前記第２面を覆い、前記角を露出し、
前記シリサイド層は、前記本体部の上面及び前記キャッピングパターンの上面を覆う半導体素子。
【請求項２】
前記キャッピングパターンは、ゲルマニウムを含み、前記キャッピングパターンのゲルマニウムの含量は５ａｔ％乃至１００ａｔ％である請求項１に記載の半導体素子。
【請求項３】
前記本体部は、前記複数の半導体パターンの中で最外側の第１半導体パターンを含み、
前記第１半導体パターンは、シリコンを含み、前記第１半導体パターンのシリコンの含量は、９５ａｔ％乃至１００ａｔ％であり、
前記キャッピングパターンは、前記第１半導体パターンの前記第２面を覆う請求項１に記載の半導体素子。
【請求項４】
前記本体部は、前記第１半導体パターンと前記活性パターンとの間の第２半導体パターンをさらに含み、
前記第２半導体パターンは、シリコン−ゲルマニウムを含む請求項３に記載の半導体素子。
【請求項５】
前記ソース／ドレインパターンは、前記角が位置したレベルで最大幅を有する請求項１に記載の半導体素子。
【請求項６】
前記キャッピングパターンは、前記第１面を露出する請求項１に記載の半導体素子。
【請求項７】
前記キャッピングパターンは、前記第１面を覆う請求項１に記載の半導体素子。
【請求項８】
前記活性パターンは、第１方向に互いに隣接する複数の活性パターンを含み、
前記ソース／ドレインパターンは、前記複数の活性パターン上に提供され、
前記本体部は、
その上面に谷間を有する第１半導体パターンと、
前記谷間を満たす第２半導体パターンと、を含み、
前記シリサイド層は、前記第１半導体パターンの上面及び前記第２半導体パターンの上面を覆う請求項１に記載の半導体素子。
【請求項９】
前記本体部は、前記複数の半導体パターンの中で最外側の第３半導体パターンをさらに含み、
前記第１及び第２半導体パターンは、シリコン−ゲルマニウムを含み、
前記第３半導体パターンは、シリコンを含み、前記第１半導体パターンのシリコンの含量は、９５ａｔ％乃至１００ａｔ％であり、
前記第３半導体パターンは、前記第１半導体パターンと前記キャッピングパターンとの間に介在され、
前記第２半導体パターンは、前記キャッピングパターンと離隔された請求項８に記載の半導体素子。
【請求項１０】
前記基板の上の前記活性パターンの下部側壁を覆う素子分離膜をさらに含み、
前記活性パターンの上部は、前記素子分離膜に対して垂直に突出された請求項１に記載の半導体素子。
【請求項１１】
活性パターンを含む基板と、
前記活性パターンを横切り、第１方向に延在するゲート電極と、
前記ゲート電極のそれぞれの側に隣接し、前記活性パターンの上部に提供されたソース／ドレインパターンと、を含み、
前記ソース／ドレインパターンは、
複数の半導体パターンを含む本体部と、
前記本体部上のキャッピングパターンと、を含み、
前記本体部の前記複数の半導体パターンの中で最外側の第１半導体パターンは、シリコンを含み、前記第１半導体パターンのシリコンの含量は、９５ａｔ％乃至１００ａｔ％であり、
前記キャッピングパターンは、ゲルマニウムを含み、前記キャッピングパターンのゲルマニウムの含量は、５ａｔ％乃至１００ａｔ％であり、
前記キャッピングパターンは、前記第１半導体パターンの一面を覆い、前記本体部の角を露出し、
前記ソース／ドレインパターンは、前記角が位置したレベルで前記第１方向への最大幅を有する半導体素子。
【請求項１２】
前記ソース／ドレインパターンに電気的に連結された活性コンタクトと、
前記ソース／ドレインパターンと前記活性コンタクトとの間のシリサイド層と、をさらに含み、
前記シリサイド層は、前記本体部の上面及び前記キャッピングパターンの上面を覆う請求項１１に記載の半導体素子。
【請求項１３】
前記第１半導体パターンの前記一面は、（１１１）面である請求項１１に記載の半導体素子。
【請求項１４】
前記本体部は、前記第１半導体パターンと前記活性パターンとの間の第２半導体パターンを含み、
前記第２半導体パターンは、シリコン−ゲルマニウムを含む請求項１１に記載の半導体素子。
【請求項１５】
前記キャッピングパターンのゲルマニウムの含量は、前記第２半導体パターンのゲルマニウムの含量よりさらに大きい請求項１４に記載の半導体素子。
【請求項１６】
活性パターンを含む基板と、
前記活性パターンを横切り、第１方向に延在するゲート電極と、
前記ゲート電極のそれぞれの側に隣接し、前記活性パターンの上部に提供されたソース／ドレインパターンを含み、
前記ソース／ドレインパターンは、
複数の半導体パターンを含む本体部と、
前記本体部上のキャッピングパターンと、を含み、
前記本体部は、前記第１方向に横方向に突出された角を含み、
前記キャッピングパターンは、前記本体部の角を露出し、
前記キャッピングパターンのゲルマニウムの含量は、前記本体部のゲルマニウムの含量よりさらに大きい半導体素子。
【請求項１７】
前記角は、前記本体部の第１面及び第２面によって定義され、
前記第１面及び第２面の各々は、（１１１）面である請求項１６に記載の半導体素子。
【請求項１８】
前記キャッピングパターンは、前記第１面及び前記第２面の中で少なくとも１つを覆う請求項１７に記載の半導体素子。
【請求項１９】
前記ソース／ドレインパターンに電気的に連結された活性コンタクトと、
前記ソース／ドレインパターンと前記活性コンタクトとの間のシリサイド層と、をさらに含み、
前記シリサイド層は、前記本体部の上面及び前記キャッピングパターンの上面を覆う請求項１６に記載の半導体素子。
【請求項２０】
前記ソース／ドレインパターンは、前記角が位置したレベルで前記第１方向への最大幅を有する請求項１６に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子に係り、さらに詳細には電界効果トランジスタを含む半導体素子及びその製造方法に係る。
【背景技術】
【０００２】
小型化、多機能化、及び／又は低い製造単価等の特性によって半導体素子は電子産業で重要な要素として脚光を浴びている。半導体素子は論理データを格納する半導体記憶素子、論理データを演算処理する半導体論理素子、及び記憶要素と論理要素とを含むハイブリッド（ｈｙｂｒｉｄ）半導体素子等に区分されることができる。電子産業が高度に発展することにつれて、半導体素子の特性に対する要求が段々増加されている。例えば、半導体素子に対する高信頼性、高速化、及び／又は多機能化等に対して要求が段々増加されている。このような要求特性を充足させるために半導体素子内の構造は段々複雑になっており、また、半導体素子は段々高集積化されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第９，６５９，９４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、集積度及び信頼性が向上された半導体素子を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の概念に係る半導体素子は、活性パターンを含む基板と、前記活性パターンを横切るゲート電極と、前記ゲート電極のそれぞれの側に隣接し、前記活性パターンの上部に提供されたソース／ドレインパターンと、前記ソース／ドレインパターンに電気的に連結された活性コンタクトと、前記ソース／ドレインパターンと前記活性コンタクトとの間のシリサイド層と、を含むことができる。前記ソース／ドレインパターンは、複数の半導体パターンを含む本体部と、前記本体部上のキャッピングパターンと、を含むことができる。前記本体部は、第１面、前記第１面上の第２面、及び前記第１面と前記第２面が会って定義される角を有し、前記角は横方向に突出され、前記キャッピングパターンは、前記本体部の前記第２面を覆い、前記角を露出し、前記シリサイド層は、前記本体部の上面及び前記キャッピングパターンの上面を覆うことができる。
【０００６】
本発明の他の概念に係る、半導体素子は、活性パターンを含む基板と、前記活性パターンを横切り、第１方向に延在するゲート電極と、前記ゲート電極のそれぞれの側に隣接し、前記活性パターンの上部に提供されたソース／ドレインパターンと、を含むことができる。前記ソース／ドレインパターンは、複数の半導体パターンを含む本体部と、前記本体部上のキャッピングパターンと、を含むことができる。前記本体部の前記複数の半導体パターンの中で最外側の第１半導体パターンはシリコンを含み、前記第１半導体パターンのシリコンの含量は９５ａｔ％乃至１００ａｔ％であり、前記キャッピングパターンはゲルマニウムを含み、前記キャッピングパターンのゲルマニウムの含量は５５ａｔ％乃至１００ａｔ％であり、前記キャッピングパターンは前記第１半導体パターンの一面を覆い、前記本体部の角を露出し、前記ソース／ドレインパターンは、前記角が位置したレベルで前記第１方向への最大幅を有することができる。
【０００７】
本発明のその他の概念に係る半導体素子は、活性パターンを含む基板と、前記活性パターンを横切り、第１方向に延在するゲート電極と、前記ゲート電極のそれぞれの側に隣接し、前記活性パターンの上部に提供されたソース／ドレインパターンと、を含むことができる。前記ソース／ドレインパターンは、複数の半導体パターンを含む本体部と、前記本体部上のキャッピングパターンと、を含むことができる。前記本体部は、前記第１方向に横方向に突出された角を含み、前記キャッピングパターンは前記本体部の角を露出し、前記キャッピングパターンのゲルマニウムの含量は前記本体部のゲルマニウムの含量よりさらに大きい。
【発明の効果】
【０００８】
本発明に係る半導体素子は、ソース／ドレインパターンの最大幅をそのまま維持しながら、ソース／ドレインパターンと活性コンタクト（又はシリサイド層）との間の接触面積が増大されることができる。ソース／ドレインパターンと活性コンタクトとの間の抵抗が低くなりながら、素子の電気的特性が向上されることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態に係る半導体素子を示す平面図である。
【図２Ａ】図１のＡ−Ａ’線に沿う断面図である。
【図２Ｂ】図１のＢ−Ｂ’線に沿う断面図である。
【図２Ｃ】図１のＣ−Ｃ’線に沿う断面図である。
【図３】本発明の実施形態に係る半導体素子の製造方法を説明するための平面図である。
【図４】図３のＡ−Ａ’線に沿う断面図である。
【図５】本発明の実施形態に係る半導体素子の製造方法を説明するための平面図である。
【図６Ａ】図５のＡ−Ａ’線に沿う断面図である。
【図６Ｂ】図５のＢ−Ｂ’線に沿う断面図である。
【図６Ｃ】図５のＣ−Ｃ’線に沿う断面図である。
【図７】本発明の実施形態に係る半導体素子の製造方法を説明するための平面図である。
【図８Ａ】図７のＡ−Ａ’線に沿う断面図である。
【図８Ｂ】図７のＢ−Ｂ’線に沿う断面図である。
【図８Ｃ】図７のＣ−Ｃ’線に沿う断面図である。
【図９】本発明の実施形態に係る半導体素子の製造方法を説明するための平面図である。
【図１０Ａ】図９のＡ−Ａ’線に沿う断面図である。
【図１０Ｂ】図９のＢ−Ｂ’線に沿う断面図である。
【図１０Ｃ】図９のＣ−Ｃ’線に沿う断面図である。
【図１１】本発明の実施形態に係る半導体素子の製造方法を説明するための平面図である。
【図１２Ａ】図１１のＡ−Ａ’線に沿う断面図である。
【図１２Ｂ】図１１のＢ−Ｂ’線に沿う断面図である。
【図１２Ｃ】図１１のＣ−Ｃ’線に沿う断面図である。
【図１３】本発明の実施形態に係る半導体素子の製造方法を説明するための平面図である。
【図１４Ａ】図１３のＡ−Ａ’線に沿う断面図である。
【図１４Ｂ】図１３のＢ−Ｂ’線に沿う断面図である。
【図１４Ｃ】図１３のＣ−Ｃ’線に沿う断面図である。
【図１５】本発明の実施形態に係る半導体素子を説明するための図面であって、図１のＢ−Ｂ’線に沿う断面図である。
【図１６】本発明の実施形態に係る半導体素子を説明するための図面であって、図１のＢ−Ｂ’線に沿う断面図である。
【図１７】本発明の実施形態に係る半導体素子を説明するための図面であって、図１のＢ−Ｂ’線に沿う断面図である。
【図１８】本発明の実施形態に係る半導体素子を示す平面図である。
【図１９Ａ】図１６のＡ−Ａ’線に沿う断面図である。
【図１９Ｂ】図１６のＢ−Ｂ’線に沿う断面図である。
【図１９Ｃ】図１６のＣ−Ｃ’線に沿う断面図である。
【図２０】本発明の実施形態に係る半導体素子の製造方法を説明するための平面図である。
【図２１】図２０のＡ−Ａ’線に沿う断面図である。
【図２２】本発明の実施形態に係る半導体素子の製造方法を説明するための平面図である。
【図２３Ａ】図２２のＡ−Ａ’線に沿う断面図である。
【図２３Ｂ】図２２のＢ−Ｂ’線に沿う断面図である。
【図２３Ｃ】図２２のＣ−Ｃ’線に沿う断面図である。
【図２４】本発明の実施形態に係る半導体素子の製造方法を説明するための平面図である。
【図２５Ａ】図２４のＡ−Ａ’線に沿う断面図である。
【図２５Ｂ】図２４のＢ−Ｂ’線に沿う断面図である。
【図２５Ｃ】図２４のＣ−Ｃ’線に沿う断面図である。
【図２６】本発明の実施形態に係る半導体素子の製造方法を説明するための平面図である。
【図２７Ａ】図２６のＡ−Ａ’線に沿う断面図である。
【図２７Ｂ】図２６のＢ−Ｂ’線に沿う断面図である。
【図２７Ｃ】図２６のＣ−Ｃ’線に沿う断面図である。
【図２８】本発明の実施形態に係る半導体素子の製造方法を説明するための平面図である。
【図２９Ａ】図２８のＡ−Ａ’線に沿う断面図である。
【図２９Ｂ】図２８のＢ−Ｂ’線に沿う断面図である。
【図２９Ｃ】図２８のＣ−Ｃ’線に沿う断面図である。
【発明を実施するための形態】
【００１０】
図１は本発明の実施形態に係る半導体素子を示す平面図である。図２Ａ乃至図２Ｃは各々図１のＡ−Ａ’線、Ｂ−Ｂ’線及びＣ−Ｃ’線に沿う断面図である。
【００１１】
図１及び図２Ａ乃至図２Ｃを参照すれば、メモリセル領域を含む基板１００が提供される。一例として、基板１００のメモリセル領域上に、複数のＳＲＡＭセルを構成するメモリセルトランジスタが配置される。しかし、本発明の実施形態がこれに制限されることではない。
【００１２】
基板１００上に素子分離膜ＳＴが提供される。素子分離膜ＳＴは第１及び第２活性パターンＡＰ１、ＡＰ２を定義する。基板１００はシリコン、ゲルマニウム、シリコン−ゲルマニウム等を含む半導体基板であるか、或いは化合物半導体基板である。素子分離膜ＳＴは絶縁物質（例えば、シリコン酸化膜）を含む。
【００１３】
第１及び第２活性パターンＡＰ１、ＡＰ２は基板１００の一部である。第１及び第２活性パターンＡＰ１、ＡＰ２は第２方向Ｄ２に互いに平行に延在される。互いに隣接する一対の活性パターンＡＰ１、ＡＰ２の間に第１トレンチＴＲ１が定義される。素子分離膜ＳＴは第１トレンチＴＲ１を満たす。第１及び第２活性パターンＡＰ１、ＡＰ２の上部は素子分離膜ＳＴに比べて垂直に突出される。第１及び第２活性パターンＡＰ１、ＡＰ２の上部の各々は素子分離膜ＳＴ上に垂直に突出されたフィン（ｆｉｎ）形状を有する。
【００１４】
第１活性パターンＡＰ１の各々の上部に第１チャネルＣＨ１及び第１ソース／ドレインパターンＳＤ１が提供される。一例として、第１ソース／ドレインパターンＳＤ１は第１活性パターンＡＰ１の上部に形成されたリセスＲＳを満たす。第２活性パターンＡＰ２の各々の上部に第２チャネルＣＨ２及び第２ソース／ドレインパターンＳＤ２が提供される。第１ソース／ドレインパターンＳＤ１はｐ型の不純物領域である。第２ソース／ドレインパターンＳＤ２はｎ型の不純物領域である。第１チャネルＣＨ１の各々は一対の第１ソース／ドレインパターンＳＤ１の間に介在され、第２チャネルＣＨ２の各々は一対の第２ソース／ドレインパターンＳＤ２の間に介在される。
【００１５】
第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２は選択的エピタキシャル成長工程で形成されたエピタキシャルパターンである。第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２の上面は第１及び第２チャネルＣＨ１、ＣＨ２の上面よりさらに高いレベルに位置する。第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２は基板１００と同一であるか、或いは異なる半導体元素を含む。第１ソース／ドレインパターンＳＤ１は基板１００の半導体元素の格子定数より大きい格子定数を有する半導体元素を含む。したがって、第１ソース／ドレインパターンＳＤ１は第１チャネルＣＨ１に圧縮応力（ｃｏｍｐｒｅｓｓｉｖｅ  ｓｔｒｅｓｓ）を提供することができる。例えば、第１ソース／ドレインパターンＳＤ１はシリコン−ゲルマニウム（ＳｉＧｅ）を含む。第２ソース／ドレインパターンＳＤ２は基板１００の半導体元素と同一な半導体元素を含む。例えば、第２ソース／ドレインパターンＳＤ２はシリコン（Ｓｉ）を含む。
【００１６】
第１及び第２活性パターンＡＰ１、ＡＰ２を横切り、第１方向Ｄ１に延在されるゲート電極ＧＥが提供される。ゲート電極ＧＥは第１及び第２チャネルＣＨ１、ＣＨ２と縦方向に重畳される。一例として、ゲート電極ＧＥは導電性金属窒化膜（例えば、チタニウム窒化物又はタンタル窒化物）及び金属物質（例えば、チタニウム、タンタル、タングステン、銅又はアルミニウム）の中で少なくとも１つを含む。
【００１７】
第１方向Ｄ１に互いに隣接するゲート電極ＧＥの間に絶縁パターンＩＬが介在される。絶縁パターンＩＬは前記互いに隣接するゲート電極ＧＥを分離させる。
【００１８】
ゲート電極ＧＥの各々の両側壁上に一対のゲートスペーサーＧＳが配置される。ゲートスペーサーＧＳはゲート電極ＧＥに沿って第１方向Ｄ１に延在される。ゲートスペーサーＧＳの上面はゲート電極ＧＥの上面より高い。ゲートスペーサーＧＳの上面は後述する第１層間絶縁膜１１０の上面と共面をなす。ゲートスペーサーＧＳはＳｉＯ２、ＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中で少なくとも１つを含む。他の例として、ゲートスペーサーＧＳはＳｉＯ２、ＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中で少なくとも２つからなされた多重膜（ｍｕｌｔｉ−ｌａｙｅｒ）を含むことができる。
【００１９】
ゲート電極ＧＥと第１及び第２活性パターンＡＰ１、ＡＰ２との間にゲート誘電パターンＧＩが介在される。各々のゲート誘電パターンＧＩは各々のゲート電極ＧＥの底面に沿って延在される。各々のゲート誘電パターンＧＩは第１及び第２チャネルＣＨ１、ＣＨ２の各々の上面及び両側壁を覆う。ゲート誘電パターンＧＩは高誘電率物質を含む。一例として、前記高誘電率物質はハフニウム酸化物、ハフニウムシリコン酸化物、ランタン酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、タンタル酸化物、チタニウム酸化物、バリウムストロンチウムチタニウム酸化物、バリウムチタニウム酸化物、ストロンチウムチタニウム酸化物、リチウム酸化物、アルミニウム酸化物、鉛スカンジウムタンタル酸化物、及び鉛亜鉛ニオブ酸塩の中で少なくとも１つを含む。
【００２０】
各々のゲート電極ＧＥ上にゲートキャッピングパターンＧＰが提供される。ゲートキャッピングパターンＧＰはゲート電極ＧＥに沿って第１方向Ｄ１に延在される。ゲートキャッピングパターンＧＰは一対のゲートスペーサーＧＳの間に介在される。ゲートキャッピングパターンＧＰは後述する第１乃至第４層間絶縁膜１１０、１２０、１３０、１４０に対してエッチング選択性がある物質を含む。具体的に、ゲートキャッピングパターンＧＰはＳｉＯＮ、ＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中で少なくとも１つを含む。
【００２１】
基板１００上に第１層間絶縁膜１１０が提供される。第１層間絶縁膜１１０はゲートスペーサーＧＳ及び第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２を覆う。第１層間絶縁膜１１０の上面はゲートキャッピングパターンＧＰの上面及びゲートスペーサーＧＳの上面と実質的に共面をなす。第１層間絶縁膜１１０上にゲートキャッピングパターンＧＰの上面及びゲートスペーサーＧＳの上面を覆う第２層間絶縁膜１２０が提供される。
【００２２】
ゲート電極ＧＥの間に活性コンタクトＡＣが提供される。活性コンタクトＡＣは第２層間絶縁膜１２０及び第１層間絶縁膜１１０を貫通して第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２に接続される。活性コンタクトＡＣの上面は第２層間絶縁膜１２０の上面と共面をなす。
【００２３】
各々の活性コンタクトＡＣは導電パターンＦＭ、及び導電パターンＦＭを囲むバリアーパターンＢＭを含む。バリアーパターンＢＭは導電パターンＦＭの側壁及び底面を覆う。導電パターンＦＭは金属物質、例えばアルミニウム、銅、タングステン、モリブデン及びコバルトの中で少なくとも１つを含む。バリアーパターンＢＭは金属膜／金属窒化膜を含む。前記金属膜はチタニウム、タンタル、タングステン、ニッケル、コバルト、及び白金の中で少なくとも１つを含む。前記金属窒化膜はチタニウム窒化膜（ＴｉＮ）、タンタル窒化膜（ＴａＮ）、タングステン窒化膜（ＷＮ）、ニッケル窒化膜（ＮｉＮ）、コバルト窒化膜（ＣｏＮ）、及び白金窒化膜（ＰｔＮ）の中で少なくとも１つを含む。
【００２４】
各々の第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２とこれに対応する活性コンタクトＡＣとの間にシリサイド層ＳＣが介在される。活性コンタクトＡＣはシリサイド層ＳＣを通じて第１又は第２ソース／ドレインパターンＳＤ１、ＳＤ２と電気的に連結される。シリサイド層ＳＣは金属−シリサイド（Ｍｅｔａｌ−Ｓｉｌｉｃｉｄｅ）を含み、一例としてチタニウム−シリサイド、タンタル−シリサイド、タングステン−シリサイド、ニッケル−シリサイド、及びコバルト−シリサイドの中で少なくとも１つを含む。
【００２５】
ゲート電極ＧＥ上にゲートコンタクトＧＣが提供される。各々のゲートコンタクトＧＣは第２層間絶縁膜１２０、第１層間絶縁膜１１０、及びゲートキャッピングパターンＧＰを貫通してゲート電極ＧＥに接続される。ゲートコンタクトＧＣの上面は第２層間絶縁膜１２０の上面と共面をなす。ゲートコンタクトＧＣの底面は活性コンタクトＡＣの底面よりさらに高く位置する。
【００２６】
各々のゲートコンタクトＧＣは導電パターンＦＭ、及び導電パターンＦＭを囲むバリアーパターンＢＭを含む。ゲートコンタクトＧＣの導電パターンＦＭ及びバリアーパターンＢＭは、先に説明した活性コンタクトＡＣの導電パターンＦＭ及びバリアーパターンＢＭと各々実質的に同一である。一例として、ゲートコンタクトＧＣとこれと連結された活性コンタクトＡＣは、１つの導電構造体を構成する。
【００２７】
図２Ａ及び図２Ｂを再び参照して、第１ソース／ドレインパターンＳＤ１に対して具体的に説明する。第１ソース／ドレインパターンＳＤ１は本体部ＢＰ、及び本体部ＢＰ上のキャッピングパターンＣＡＰを含む。本体部ＢＰは第１乃至第４半導体パターンＳＰ１−ＳＰ４を含む。
【００２８】
第１半導体パターンＳＰ１はリセスＲＳの内側壁を覆う。第２方向Ｄ２への断面で、第１半導体パターンＳＰ１はＵ字形状を有する（図２Ａ参照）。一例として、第１半導体パターンＳＰ１はコンフォーマルに形成されて、リセスＲＳの内側壁上で一定な厚さを有する。
【００２９】
第２半導体パターンＳＰ２は第１半導体パターンＳＰ１上に提供されて、第１半導体パターンＳＰ１の内側壁を覆う。第２方向Ｄ２への断面で、第２半導体パターンＳＰ２はＵ字形状を有する。
【００３０】
第３半導体パターンＳＰ３は第２半導体パターンＳＰ２上に提供されて、第２半導体パターンＳＰ２の内側壁を覆う。第２半導体パターンＳＰ２は第１及び第３半導体パターンＳＰ１、ＳＰ３の間に介在される。第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３はリセスＲＳを完全に満たす。
【００３１】
各々の第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３は基板１００の半導体元素の格子定数より大きい格子定数を有する半導体元素を含む。一例として、基板１００がシリコン（Ｓｉ）を含む場合、第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３はシリコン−ゲルマニウム（ＳｉＧｅ）を含む。ゲルマニウムＧｅの格子定数はシリコン（Ｓｉ）の格子定数よりさらに大きい。
【００３２】
第１半導体パターンＳＰ１は基板１００と第２半導体パターンＳＰ２との間に介在されたバッファ層である。第１半導体パターンＳＰ１は相対的に低濃度のゲルマニウムＧｅを含有する。一例として、第１半導体パターンＳＰ１のゲルマニウムＧｅの含量は１０ａｔ％乃至３０ａｔ％である。第２半導体パターンＳＰ２のゲルマニウムＧｅの含量は第１半導体パターンＳＰ１のゲルマニウムＧｅの含量より大きい。一例として、第２半導体パターンＳＰ２のゲルマニウムＧｅの含量は２５ａｔ％乃至５０ａｔ％である。第３半導体パターンＳＰ３のゲルマニウムＧｅの含量は第２半導体パターンＳＰ２のゲルマニウムＧｅの含量より大きい。一例として、第３半導体パターンＳＰ３のゲルマニウムＧｅの含量は４０ａｔ％乃至７５ａｔ％である。
【００３３】
第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３は、第１ソース／ドレインパターンＳＤ１がｐ型を有するようにする不純物（例えば、ボロン）を含む。第３半導体パターンＳＰ３の不純物の濃度（例えば、原子パーセント）は第２半導体パターンＳＰ２の不純物の濃度よりさらに大きい。第２半導体パターンＳＰ２の不純物の濃度は第１半導体パターンＳＰ１の不純物の濃度よりさらに大きい。
【００３４】
第４半導体パターンＳＰ４が第３半導体パターンＳＰ３上に提供される。第４半導体パターンＳＰ４は露出された第３半導体パターンＳＰ３の表面を覆う。第４半導体パターンＳＰ４は第３半導体パターンＳＰ３を保護するためのキャッピング層である。第４半導体パターンＳＰ４は基板１００と同一な半導体元素を含む。一例として、第４半導体パターンＳＰ４は単結晶シリコン（Ｓｉ）を含む。第４半導体パターンＳＰ４のシリコン（Ｓｉ）の含量は９５ａｔ％乃至１００ａｔ％である。
【００３５】
図２Ｂを再び参照して、第１ソース／ドレインパターンＳＤ１の第１方向Ｄ１への断面の形状を説明する。本体部ＢＰは第１面ＦＡ１、第２面ＦＡ２、第３面ＦＡ３、及び第４面ＦＡ４を含む。第１乃至第４面ＦＡ１−ＦＡ４は第４半導体パターンＳＰ４の表面である。第１乃至第４面ＦＡ１−ＦＡ４は実質的に互いに同一な結晶面である。第１乃至第４面ＦＡ１−ＦＡ４は（１１１）面である。
【００３６】
第１面ＦＡ１及び第２面ＦＡ２又は第３面ＦＡ３及び第４面ＦＡ４によって第１角ＳＥ１が定義される。第１角ＳＥ１は第１活性パターンＡＰ１の中心線ＣＥＮから遠くなる方向に横方向に突出される。一例として、第１角ＳＥ１は第１方向Ｄ１又は第１方向Ｄ１の反対方向に突出される。
【００３７】
第２面ＦＡ２及び第３面ＦＡ３によって第２角ＳＥ２が定義される。第２角ＳＥ２は第１活性パターンＡＰ１の中心線ＣＥＮに整列される。第２角ＳＥ２は中心線ＣＥＮに沿って縦方向に突出される。一例として、第２角ＳＥ２は第３方向Ｄ３に突出される。
【００３８】
本体部ＢＰ上にキャッピングパターンＣＡＰが提供される。キャッピングパターンＣＡＰは本体部ＢＰの第２面ＦＡ２及び第３面ＦＡ３のみを選択的に覆う。キャッピングパターンＣＡＰは本体部ＢＰの第１及び第２角ＳＥ１、ＳＥ２を覆われない。キャッピングパターンＣＡＰは本体部ＢＰの第１及び第２角ＳＥ１、ＳＥ２を露出させる。本体部ＢＰの第１面ＦＡ１及び第４面ＦＡ４はキャッピングパターンＣＡＰによって覆われなく、露出される。
【００３９】
キャッピングパターンＣＡＰは曲面（ｒｏｕｎｄｅｄ  ｓｕｒｆａｃｅ）を有する。キャッピングパターンＣＡＰの厚さは、第１角ＳＥ１から第２角ＳＥ２に行くほど、増加した後、再び減少する。キャッピングパターンＣＡＰはゲルマニウムＧｅ又はシリコン−ゲルマニウム（ＳｉＧｅ）を含む。キャッピングパターンＣＡＰのゲルマニウムＧｅの含量は第３半導体パターンＳＰ３のゲルマニウムＧｅの含量よりさらに大きい。キャッピングパターンＣＡＰのゲルマニウムＧｅの含量は５ａｔ％乃至１００ａｔ％である。一例として、キャッピングパターンＣＡＰのゲルマニウムＧｅの含量は９５ａｔ％乃至１００ａｔ％である。
【００４０】
第１ソース／ドレインパターンＳＤ１は本体部ＢＰの第１角ＳＥ１が位置したレベルで第１方向Ｄ１に最大幅ＭＷを有する。第１ソース／ドレインパターンＳＤ１の最大幅ＭＷは本体部ＢＰの最大幅と実質的に同一である。これはキャッピングパターンＣＡＰが第２面ＦＡ２及び第３面ＦＡ３のみを選択的に覆いながら、第１角ＳＥ１を覆われないためである。
【００４１】
第１ソース／ドレインパターンＳＤ１上に活性コンタクトＡＣが提供される場合、キャッピングパターンＣＡＰを通じて第１ソース／ドレインパターンＳＤ１と活性コンタクトＡＣ（又はシリサイド層ＳＣ）との間の接触面積が増大される。これは本体部ＢＰと活性コンタクトＡＣとの間の接触面積より本体部ＢＰ及びキャッピングパターンＣＡＰと活性コンタクトＡＣとの間の接触面積がさらに大きいためである。
【００４２】
キャッピングパターンＣＡＰが本体部ＢＰ上に追加に提供されても第１ソース／ドレインパターンＳＤ１の最大幅ＭＷはそのまま維持されるので、互いに隣接する第１ソース／ドレインパターンＳＤ１の間の離隔マージンが確保されることができる。再び言えば、本発明の実施形態に係る半導体素子は、第１ソース／ドレインパターンＳＤ１と活性コンタクトＡＣとの間の接触面積が増加されることによって、その電気的特性が向上されることができる。また、本発明の実施形態に係る半導体素子は隣接する第１ソース／ドレインパターンＳＤ１の間のショートを防止することによって信頼性が向上されることができる。
【００４３】
図３、図５、図７、図９、図１１、及び図１３は本発明の実施形態に係る半導体素子の製造方法を説明するための平面図である。図４、図６Ａ、図８Ａ、図１０Ａ、図１２Ａ、及び図１４Ａは各々図３、図５、図７、図９、図１１、及び図１３のＡ−Ａ’線に沿う断面図である。図６Ｂ、図８Ｂ、図１０Ｂ、図１２Ｂ、及び図１４Ｂは各々図５、図７、図９、図１１、及び図１３のＢ−Ｂ’線に沿う断面図である。図６Ｃ、図８Ｃ、図１０Ｃ、図１２Ｃ、及び図１４Ｃは各々図５、図７、図９、図１１、及び図１３のＣ−Ｃ’線に沿う断面図である。
【００４４】
図３及び図４を参照すれば、基板１００をパターニングして第１及び第２活性パターンＡＰ１、ＡＰ２が形成される。具体的に、第１及び第２活性パターンＡＰ１、ＡＰ２を形成することは、基板１００上にマスクパターンを形成すること及び前記マスクパターンをエッチングマスクとして基板１００を異方性エッチングすることを含む。隣接する一対の活性パターンＡＰ１、ＡＰ２の間に第１トレンチＴＲ１が形成される。
【００４５】
基板１００上に第１トレンチＴＲ１を満たす素子分離膜ＳＴが形成される。具体的に、基板１００上に第１及び第２活性パターンＡＰ１、ＡＰ２を覆う絶縁膜（例えば、シリコン酸化膜）を形成する。以後、第１及び第２活性パターンＡＰ１、ＡＰ２の上部が露出される時まで前記絶縁膜をリセスする。
【００４６】
図５及び図６Ａ乃至図６Ｃを参照すれば、第１及び第２活性パターンＡＰ１、ＡＰ２を横切る犠牲パターンＰＰが形成される。犠牲パターンＰＰは第１方向Ｄ１に延在されるライン形状（ｌｉｎｅ  ｓｈａｐｅ）に形成される。具体的に犠牲パターンＰＰを形成することは、基板１００の全面上に犠牲膜を形成すること、前記犠牲膜上にマスクパターンＭＡを形成すること、及びマスクパターンＭＡをエッチングマスクとして前記犠牲膜をパターニングすることを含む。前記犠牲膜はポリシリコン膜を含む。
【００４７】
犠牲パターンＰＰの各々の両側壁上に一対のゲートスペーサーＧＳが形成される。ゲートスペーサーＧＳは、第１及び第２活性パターンＡＰ１、ＡＰ２の各々の上部の両側壁上にも形成されることができる。ゲートスペーサーＧＳを形成することは、基板１００の全面上にスペーサー膜をコンフォーマルに形成すること及び前記スペーサー膜を異方性エッチングすることを含む。前記スペーサー膜はＳｉＯ２、ＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中で少なくとも１つを含む。他の例として、前記スペーサー膜はＳｉＯ２、ＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中で少なくとも２つを含む多重膜（ｍｕｌｔｉ−ｌａｙｅｒ）である。
【００４８】
図７及び図８Ａ乃至図８Ｃを参照すれば、第１及び第２活性パターンＡＰ１、ＡＰ２の各々の上部にリセスＲＳが形成される。犠牲パターンＰＰの各々の両側に一対のリセスＲＳが形成される。リセスＲＳを形成することは、ハードマスクパターンＭＡ及びゲートスペーサーＧＳをエッチングマスクとして第１及び第２活性パターンＡＰ１、ＡＰ２の上部をエッチングすることを含む。前記エッチング工程の間に、第１及び第２活性パターンＡＰ１、ＡＰ２の各々の上部の両側壁上のゲートスペーサーＧＳが除去される。前記エッチング工程の間に、露出された素子分離膜ＳＴがリセスされる。
【００４９】
図９及び図１０Ａ乃至図１０Ｃを参照すれば、第２活性パターンＡＰ２を選択的に覆う第１ハードマスクパターンＭＰが形成される。第１ハードマスクパターンＭＰは第１活性パターンＡＰ１を露出する開口部ＯＰを含む。
【００５０】
開口部ＯＰによって露出された第１活性パターンＡＰ１のリセスＲＳを満たす第１ソース／ドレインパターンＳＤ１が形成される。具体的に、第１ソース／ドレインパターンＳＤ１を形成することは、露出されたリセスＲＳの内側壁をシード層（ｓｅｅｄ  ｌａｙｅｒ）とする選択的エピタキシャル成長（Ｓｅｌｅｃｔｉｖｅ  Ｅｐｉｔａｘｉａｌ  Ｇｒｏｗｔｈ）工程を遂行することを含む。第１ソース／ドレインパターンＳＤ１が形成されることによって、一対の第１ソース／ドレインパターンＳＤ１の間に第１チャネルＣＨ１が定義される。一例として、前記エピタキシャル成長工程は化学気相成長（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）工程又は分子ビームエピタキシ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ：ＭＢＥ）工程を含む。
【００５１】
各々の第１ソース／ドレインパターンＳＤ１は基板１００の第１半導体元素より大きい格子定数を有する第２半導体元素を含む。一例として、前記第１半導体元素はシリコンであり、前記第２半導体元素はゲルマニウムである。各々の第１ソース／ドレインパターンＳＤ１は多層の半導体層で形成される。各々の第１ソース／ドレインパターンＳＤ１は、順次的に形成された第１乃至第４半導体パターンＳＰ１−ＳＰ４及びキャッピングパターンＣＡＰを含む。第１乃至第４半導体パターンＳＰ１−Ｐ４は本体部ＢＰを構成し、キャッピングパターンＣＡＰは本体部ＢＰ上に形成される。
【００５２】
第１半導体パターンＳＰ１は第１活性パターンＡＰ１の第１リセスＲＳ１の内側壁をシード層とする第１選択的エピタキシャル成長工程によって形成される。第１半導体パターンＳＰ１は低濃度の前記第２半導体元素を含有する。第１半導体パターンＳＰ１は低濃度の不純物を含むようにドーピングされる。一例として、第１半導体パターンＳＰ１はボロン（Ｂ）がドーピングされたシリコン−ゲルマニウム（ＳｉＧｅ）を含む。第１半導体パターンＳＰ１のゲルマニウムＧｅの含量は１０ａｔ％乃至３０ａｔ％である。
【００５３】
第２半導体パターンＳＰ２は第１半導体パターンＳＰ１をシード層とする第２選択的エピタキシャル成長工程によって形成される。第２半導体パターンＳＰ２は第１半導体パターンＳＰ１より高い濃度を有する第２半導体元素を含有する。第２半導体パターンＳＰ２は第１半導体パターンＳＰ１の不純物濃度よりさらに高い濃度の不純物を含むようにドーピングされる。一例として、第２半導体パターンＳＰ２はボロン（Ｂ）がドーピングされたシリコン−ゲルマニウム（ＳｉＧｅ）を含む。第２半導体パターンＳＰ２のゲルマニウムＧｅの含量は２５ａｔ％乃至５０ａｔ％である。
【００５４】
第３半導体パターンＳＰ３は第２半導体パターンＳＰ２をシード層とする第３選択的エピタキシャル成長工程によって形成される。第３半導体パターンＳＰ３は第２半導体パターンＳＰ２より高い濃度を有する第２半導体元素を含有する。第３半導体パターンＳＰ３は第２半導体パターンＳＰ２の不純物濃度よりさらに高い濃度の不純物を含むようにドーピングされる。一例として、第３半導体パターンＳＰ３はボロン（Ｂ）がドーピングされたシリコン−ゲルマニウム（ＳｉＧｅ）を含む。第３半導体パターンＳＰ３のゲルマニウムＧｅの含量は４０ａｔ％乃至７５ａｔ％である。
【００５５】
第４半導体パターンＳＰ４は第３半導体パターンＳＰ３をシード層とする第４選択的エピタキシャル成長工程によって形成される。第４半導体パターンＳＰ４は第３半導体パターンＳＰ３の表面をコンフォーマルに覆うように形成される。第４半導体パターンＳＰ４は基板１００と同一な第１半導体元素を含有する。一例として、第４半導体パターンＳＰ４は単結晶シリコン（Ｓｉ）を含む。第４半導体パターンＳＰ４のシリコン（Ｓｉ）の含量は９５ａｔ％乃至１００ａｔ％である。
【００５６】
第４半導体パターンＳＰ４は第１面ＦＡ１、第２面ＦＡ２、第３面ＦＡ３、及び第４面ＦＡ４を含む。再び言えば、本体部ＢＰは第１面ＦＡ１、第２面ＦＡ２、第３面ＦＡ３、及び第４面ＦＡ４を含む。第１面ＦＡ１及び第２面ＦＡ２又は第３面ＦＡ３及び第４面ＦＡ４によって横方向に突出された第１角ＳＥ１が定義される。第２面ＦＡ２及び第３面ＦＡ３によって縦方向に突出された第２角ＳＥ２が定義される。
【００５７】
本体部ＢＰの第２面ＦＡ２及び第３面ＦＡ３上にキャッピングパターンＣＡＰが選択的に形成される。キャッピングパターンＣＡＰは本体部ＢＰの第１面ＦＡ１及び第４面ＦＡ４の上には形成されない。キャッピングパターンＣＡＰは第１角ＳＥ１を覆わないように形成される。
【００５８】
キャッピングパターンＣＡＰは第４半導体パターンＳＰ４をシード層とする第５選択的エピタキシャル成長工程によって形成される。一例として、キャッピングパターンＣＡＰはゲルマニウムＧｅ又はシリコン−ゲルマニウム（ＳｉＧｅ）を含む。キャッピングパターンＣＡＰのゲルマニウムＧｅの含量は５ａｔ％乃至１００ａｔ％である。一例として、キャッピングパターンＣＡＰのゲルマニウムＧｅの含量は９５ａｔ％乃至１００ａｔ％である。
【００５９】
第５選択的エピタキシャル成長工程は前記第１乃至第４選択的エピタキシャル成長工程と類似であるか、或いはさらに低い温度で遂行される。第５選択的エピタキシャル成長工程で使用される工程ガスは、ＨＣｌ、Ｃｌ２、又はこれらの組み合わせを含むエッチングガスを含む。第５選択的エピタキシャル成長工程の工程条件（例えば、温度、圧力、及びエッチングガスの流量）を調節して、キャッピングパターンＣＡＰが第２面ＦＡ２及び第３面ＦＡ３上のみで選択的に成長できるように制御することができる。
【００６０】
図１１及び図１２Ａ乃至図１２Ｃを参照すれば、第１ハードマスクパターンＭＰを除去し、第１活性パターンＡＰ１を選択的に覆う第２ハードマスクパターンが形成される。前記第２ハードマスクパターンによって露出された第２活性パターンＡＰ２のリセスＲＳを満たす第２ソース／ドレインパターンＳＤ２が形成される。具体的に、第２ソース／ドレインパターンＳＤ２を形成することは、露出されたリセスＲＳの内側壁をシード層とする選択的エピタキシャル成長工程を遂行することを含む。第２ソース／ドレインパターンＳＤ２は基板１００と同一な第１半導体元素、例えばシリコンを含有する。以後、前記第２ハードマスクパターンは除去される。
【００６１】
第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２、ゲートスペーサーＧＳ、及びマスクパターンＭＡを覆う第１層間絶縁膜１１０が形成される。一例として、第１層間絶縁膜１１０はシリコン酸化膜を含む。
【００６２】
犠牲パターンＰＰの上面が露出される時まで第１層間絶縁膜１１０が平坦化される。第１層間絶縁膜１１０の平坦化はエッチバック（Ｅｔｃｈ  Ｂａｃｋ）又はＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）工程を利用して遂行されることができる。結果的に、第１層間絶縁膜１１０の上面は犠牲パターンＰＰの上面及びゲートスペーサーＧＳの上面と共面をなす。
【００６３】
犠牲パターンＰＰがゲート電極ＧＥ及び絶縁パターンＩＬに置き換えられる。具体的に、露出された犠牲パターンＰＰ上に異方性エッチング工程が遂行される。前記異方性エッチング工程は犠牲パターンＰＰのみを選択的に除去する。犠牲パターンＰＰが除去された空いた空間内に絶縁パターンＩＬが形成される。絶縁パターンＩＬが形成されない残りの空いた空間内にゲート誘電パターンＧＩ及びゲート電極ＧＥが形成される。
【００６４】
ゲート誘電パターンＧＩは原子層成長（ＡＬＤ）又は化学酸化（Ｃｈｅｍｉｃａｌ  Ｏｘｉｄａｔｉｏｎ）工程によってコンフォーマルに形成される。一例として、ゲート誘電パターンＧＩは高誘電率物質を含む。ゲート電極ＧＥは、ゲート誘電パターンＧＩ上にゲート電極膜を形成し、前記ゲート電極膜を平坦化することによって形成される。一例として、前記ゲート電極膜は導電性金属窒化膜及び金属物質の中で少なくとも１つを含む。
【００６５】
ゲート電極ＧＥの上部を選択的にエッチングして、ゲート電極ＧＥがリセスされる。リセスされたゲート電極ＧＥの上面は第１層間絶縁膜１１０の上面及びゲートスペーサーＧＳの上面より低くなる。リセスされたゲート電極ＧＥ上にゲートキャッピングパターンＧＰが形成される。ゲートキャッピングパターンＧＰを形成することは、リセスされたゲート電極ＧＥを覆うゲートキャッピング膜を形成すること及び第１層間絶縁膜１１０の上面が露出される時まで前記ゲートキャッピング膜を平坦化することを含む。一例として、前記ゲートキャッピング膜はＳｉＯＮ、ＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中で少なくとも１つを含む。
【００６６】
図１３及び図１４Ａ乃至図１４Ｃを参照すれば、第１層間絶縁膜１１０上にゲートキャッピングパターンＧＰを覆う第２層間絶縁膜１２０が形成される。第２層間絶縁膜１２０及び第１層間絶縁膜１１０を貫通して、第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２を露出する第１コンタクトホールＣＮＨ１が形成される。第２層間絶縁膜１２０、第１層間絶縁膜１１０、及びゲートキャッピングパターンＧＰを貫通して、ゲート電極ＧＥを露出する第２コンタクトホールＣＮＨ２が形成される。
【００６７】
第１コンタクトホールＣＮＨ１を形成するエッチング工程によって、第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２の上部がエッチングされる。第１コンタクトホールＣＮＨ１によって露出された第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２上にシリサイド化工程を遂行して、シリサイド層ＳＣが形成される。一例として、シリサイド層ＳＣはチタニウム−シリサイド、タンタル−シリサイド、タングステン−シリサイド、ニッケル−シリサイド、及びコバルト−シリサイドの中で少なくとも１つを含む。
【００６８】
図１及び図２Ａ乃至図２Ｃを再び参照すれば、第１コンタクトホールＣＮＨ１内に第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２と接触する活性コンタクトＡＣが形成される。第２コンタクトホールＣＮＨ２内にゲート電極ＧＥと接触するゲートコンタクトＧＣが形成される。活性コンタクトＡＣ及びゲートコンタクトＧＣを形成することは、各々の第１及び第２コンタクトホールＣＮＨ１、ＣＮＨ２を部分的に満たすバリアーパターンＢＭを形成すること及びバリアーパターンＢＭ上に導電パターンＦＭを形成することを含む。
【００６９】
図１５、図１６、及び図１７の各々は本発明の実施形態に係る半導体素子を説明するためのものであって、図１のＢ−Ｂ’線に沿う断面図である。本実施形態では、先に図１及び図２Ａ乃至図２Ｃを参照して説明した半導体素子と重複される技術的特徴に対する詳細な説明は省略し、差異点に対してより詳細に説明する。
【００７０】
図１、図２Ａ、図２Ｃ、及び図１５を参照すれば、シリサイド層ＳＣの表面は、その下に位置した第１又は第２ソース／ドレインパターンＳＤ１、ＳＤ２の表面プロフィールに沿って形成される。一例として、第１ソース／ドレインパターンＳＤ１とその上のシリサイド層ＳＣの形状は、シリサイド層ＳＣが形成されていない第１ソース／ドレインパターンＳＤ１の形状と類似である。第１ソース／ドレインパターンＳＤ１上のシリサイド層ＳＣの最上部のレベルは、シリサイド層ＳＣが形成されていない第１ソース／ドレインパターンＳＤ１の最上部（例えば、第２角ＳＥ２）のレベルと実質的に同一である。
【００７１】
先に説明した図１３及び図１４Ａ乃至図１４Ｃを再び参照すれば、本実施形態に係るシリサイド層ＳＣ及び活性コンタクトＡＣを形成することは、第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２を除外し、第１及び第２層間絶縁膜１１０、１２０のみを選択的にエッチングして第１コンタクトホールＣＮＨ１を形成することを含む。第１コンタクトホールＣＮＨ１が形成された後にも、選択的エッチング工程によって露出された第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２はその形態がそのまま維持されることができる。露出された第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２上にシリサイド化工程を遂行する場合、露出された第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２がシリサイド層ＳＣに変換されることができる。
【００７２】
図１、図２Ａ、図２Ｃ、及び図１６を参照すれば、キャッピングパターンＣＡＰは第１部分Ｐ１及び第２部分Ｐ２を含む。第１部分Ｐ１は本体部ＢＰの第２面ＦＡ２及び第３面ＦＡ３を覆い、第２部分Ｐ２は本体部ＢＰの第１面ＦＡ１及び第４面ＦＡ４を覆う。第１部分Ｐ１及び第２部分Ｐ２は本体部ＢＰの第１及び第２角ＳＥ１、ＳＥ２を覆わない。第２部分Ｐ２の最大厚さは第１部分Ｐ１の最大厚さより小さい。
【００７３】
図１、図２Ａ、図２Ｃ、及び図１７を参照すれば、キャッピングパターンＣＡＰは本体部ＢＰの第１角ＳＥ１を覆わないが、第２角ＳＥ２を覆う。再び言えば、キャッピングパターンＣＡＰの最上部のレベルは第２角ＳＥ２のレベルよりさらに高い。
【００７４】
図１８は本発明の実施形態に係る半導体素子を示す平面図である。図１９Ａ乃至図１９Ｃは各々図１８のＡ−Ａ’線、Ｂ−Ｂ’、線及びＣ−Ｃ’線に沿う断面図である。本実施形態では、先に図１及び図２Ａ乃至図２Ｃを参照して説明したことと重複される技術的な特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
【００７５】
図１８及び図１９Ａ乃至図１９Ｃを参照すれば、基板１００上に少なくとも１つのロジックセルが提供される。ロジックセル内に半導体素子のロジック回路を構成するロジックトランジスタが配置される。一例として、基板１００のロジックセル上にプロセッサコア又はＩ／Ｏ端子を構成するロジックトランジスタが配置される。
【００７６】
基板１００はＰＭＯＳＦＥＴ領域ＰＲ及びＮＭＯＳＦＥＴ領域ＮＲを含む。基板１００の上部に形成された第２トレンチＴＲ２によってＰＭＯＳＦＥＴ領域ＰＲ及びＮＭＯＳＦＥＴ領域ＮＲが定義される。再び言えば、ＰＭＯＳＦＥＴ領域ＰＲ及びＮＭＯＳＦＥＴ領域ＮＲの間に第２トレンチＴＲ２が形成される。ＰＭＯＳＦＥＴ領域ＰＲ及びＮＭＯＳＦＥＴ領域ＮＲは第２トレンチＴＲ２を介して第１方向Ｄ１に互いに離隔される。ＰＭＯＳＦＥＴ領域ＰＲ及びＮＭＯＳＦＥＴ領域ＮＲは第１方向Ｄ１と交差する第２方向Ｄ２に延在される。
【００７７】
ＰＭＯＳＦＥＴ領域ＰＲ及びＮＭＯＳＦＥＴ領域ＮＲ上に第２方向Ｄ２に延在される複数の活性パターンＡＰ１、ＡＰ２が提供される。活性パターンＡＰ１、ＡＰ２はＰＭＯＳＦＥＴ領域ＰＲ上の第１活性パターンＡＰ１とＮＭＯＳＦＥＴ領域ＮＲ上の第２活性パターンＡＰ２を含む。第１及び第２活性パターンＡＰ１、ＡＰ２は基板１００の一部として、垂直に突出された部分である。互いに隣接する第１活性パターンＡＰ１の間及び互いに隣接する第２活性パターンＡＰ２の間に第１トレンチＴＲ１が定義される。第２トレンチＴＲ２は第１トレンチＴＲ１よりさらに深い。
【００７８】
素子分離膜ＳＴが第１及び第２トレンチＴＲ１、ＴＲ２を満たす。第１及び第２活性パターンＡＰ１、ＡＰ２の上部は素子分離膜ＳＴに比べて垂直に突出される。
【００７９】
第１活性パターンＡＰ１の上部に第１チャネルＣＨ１及び第１ソース／ドレインパターンＳＤ１が提供される。第２活性パターンＡＰ２の上部に第２チャネルＣＨ２及び第２ソース／ドレインパターンＳＤ２が提供される。第１ソース／ドレインパターンＳＤ１はｐ型の不純物領域である。第２ソース／ドレインパターンＳＤ２はｎ型の不純物領域である。第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２は選択的エピタキシャル成長工程で形成されたエピタキシャルパターンである。
【００８０】
第１及び第２活性パターンＡＰ１、ＡＰ２を横切り、第２方向Ｄ２に延在されるゲート電極ＧＥが提供される。ゲート電極ＧＥは第１方向Ｄ１に互いに離隔される。一例として、ゲート電極ＧＥは導電性金属窒化膜及び金属物質の中で少なくとも１つを含む。ゲート電極ＧＥの各々の両側壁上に一対のゲートスペーサーＧＳが配置される。ゲート電極ＧＥと第１及び第２活性パターンＡＰ１、ＡＰ２との間にゲート誘電パターンＧＩが介在される。各々のゲート電極ＧＥ上にゲートキャッピングパターンＧＰが提供される。
【００８１】
基板１００上に第１層間絶縁膜１１０が提供される。第１層間絶縁膜１１０はゲートスペーサーＧＳ及び第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２を覆う。第１層間絶縁膜１１０上にゲートキャッピングパターンＧＰの上面及びゲートスペーサーＧＳの上面を覆う第２層間絶縁膜１２０が提供される。
【００８２】
ゲート電極ＧＥの間に活性コンタクトＡＣが提供される。活性コンタクトＡＣは第２層間絶縁膜１２０及び第１層間絶縁膜１１０を貫通して第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２に接続される。
【００８３】
第１ソース／ドレインパターンＳＤ１は、第１方向Ｄ１に互いに隣接する３つの第１活性パターンＡＰ１上に提供される。再び言えば、第１活性パターンＡＰ１上に形成される第１ソース／ドレインパターンＳＤ１は、それと隣接する第１活性パターンＡＰ１上に形成される第１ソース／ドレインパターンＳＤ１と併合されて、１つのソース／ドレインパターンを構成する。
【００８４】
第１ソース／ドレインパターンＳＤ１は本体部ＢＰ及び本体部ＢＰ上のキャッピングパターンＣＡＰを含む。本体部ＢＰは第１乃至第４半導体パターンＳＰ１−ＳＰ４のみならず、第５半導体パターンＳＰ５をさらに含む。
【００８５】
第５半導体パターンＳＰ５は第３半導体パターンＳＰ３上に提供される。第５半導体パターンＳＰ５は第３半導体パターンＳＰ３とシリサイド層ＳＣとの間に介在される。第３半導体パターンＳＰ３は谷間ＶＡＬを含む。谷間ＶＡＬは、第３半導体パターンＳＰ３の上面が基板１００に向かってリセスされた部分である。再び言えば、谷間ＶＡＬは第３半導体パターンＳＰ３の上面に形成されたリセスである。谷間ＶＡＬは、互いに隣接する一対の第１活性パターンＡＰ１の間の空間上に位置する。第５半導体パターンＳＰ５は第３半導体パターンＳＰ３の谷間ＶＡＬを満たす。
【００８６】
谷間ＶＡＬは、第３半導体パターンＳＰ３の上面の（１１１）面とそれと隣接する（１１１）面が会うことによって定義される（例えば、図２５ＢのＴＳ１及びＴＳ２参照）。第５半導体パターンＳＰ５は谷間ＶＡＬを定義する第３半導体パターンＳＰ３の（１１１）面を選択的に覆う。第４半導体パターンＳＰ４は、第５半導体パターンＳＰ５によって覆われない第３半導体パターンＳＰ３の他の面を覆う。
【００８７】
第５半導体パターンＳＰ５はシリコン−ゲルマニウム（ＳｉＧｅ）を含む。第５半導体パターンＳＰ５のゲルマニウムＧｅの含量は第２半導体パターンＳＰ２のゲルマニウムＧｅの含量より大きい。第５半導体パターンＳＰ５のゲルマニウムＧｅの含量は第３半導体パターンＳＰ３のゲルマニウムＧｅの含量と同一であるか、或いはさらに小さい。一例として、第５半導体パターンＳＰ５のゲルマニウムＧｅの含量は４０ａｔ％乃至７５ａｔ％である。
【００８８】
第１ソース／ドレインパターンＳＤ１の本体部ＢＰは第１面ＦＡ１及び第２面ＦＡ２を含む。第１面ＦＡ１及び第２面ＦＡ２は隣接する第２ソース／ドレインパターンＳＤ２と対向する。第１面ＦＡ１及び第２面ＦＡ２は（１１１）面である。第１面ＦＡ１及び第２面ＦＡ２によって第１角ＳＥ１が定義される。第１角ＳＥ１は隣接する第２ソース／ドレインパターンＳＤ２に向かって横方向に突出される。
【００８９】
本体部ＢＰ上にキャッピングパターンＣＡＰが提供される。一例として、キャッピングパターンＣＡＰは本体部ＢＰの第２面ＦＡ２を選択的に覆いながら、第１面ＦＡ１を覆わない。キャッピングパターンＣＡＰは第１角ＳＥ１を覆わなく、露出させる。
【００９０】
第１ソース／ドレインパターンＳＤ１は第１角ＳＥ１が位置したレベルで第１方向Ｄ１に最大幅ＭＷを有する。第１ソース／ドレインパターンＳＤ１の最大幅ＭＷは本体部ＢＰの最大幅と実質的に同一である。これはキャッピングパターンＣＡＰが第２面ＦＡ２を選択的に覆いながら、第１角ＳＥ１を覆わないためである。
【００９１】
第１ソース／ドレインパターンＳＤ１と活性コンタクトＡＣとの間にシリサイド層ＳＣが介在される。シリサイド層ＳＣは第３乃至第５半導体パターンＳＰ３、ＳＰ４、ＳＰ５を覆う。シリサイド層ＳＣはキャッピングパターンＣＡＰを覆う。キャッピングパターンＣＡＰを通じて第１ソース／ドレインパターンＳＤ１と活性コンタクトＡＣ（又はシリサイド層ＳＣ）との間の接触面積が増大される。
【００９２】
図２０、図２２、図２４、図２６、及び図２８は本発明の実施形態に係る半導体素子の製造方法を説明するための平面図である。図２１、図２３Ａ、図２５Ａ、図２７Ａ、及び図２９Ａは各々図２０、図２２、図２４、図２６及び図２８のＡ−Ａ’線に沿う断面図である。図２３Ｂ、図２５Ｂ、図２７Ｂ、及び図２９Ｂは各々図２２、図２４、図２６、及び図２８のＢ−Ｂ’線に沿う断面図である。図２３Ｃ、図２５Ｃ、図２７Ｃ、及び図２９Ｃは各々図２２、図２４、図２６、及び図２８のＣ−Ｃ’線に沿う断面図である。後述する実施形態では、先に図１乃至図１４Ｃを参照して説明したことと重複される技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
【００９３】
図２０及び図２１を参照すれば、基板１００をパターニングして活性パターンＡＰ１、ＡＰ２が形成される。活性パターンＡＰは一定な間隔（又はピッチ）を有するように形成される。隣接する一対の活性パターンＡＰ１、ＡＰ２の間に第１トレンチＴＲ１が形成される。第１トレンチＴＲ１は互いに実質的に同一な深さを有する。
【００９４】
基板１００をパターニングしてＰＭＯＳＦＥＴ領域ＰＲ及びＮＭＯＳＦＥＴ領域ＮＲを定義する第２トレンチＴＲ２が形成される。第２トレンチＴＲ２は第１トレンチＴＲ１より深く形成される。前記パターニング工程の間に活性パターンＡＰ１、ＡＰ２の中で一部が除去されて、ＰＭＯＳＦＥＴ領域ＰＲ上に第１活性パターンＡＰ１が残留し、ＮＭＯＳＦＥＴ領域ＮＲ上に第２活性パターンＡＰ２が残留する。
【００９５】
第１及び第２トレンチＴＲ１、ＴＲ２を満たす素子分離膜ＳＴが形成される。素子分離膜ＳＴを形成することは、基板１００上に第１及び第２活性パターンＡＰ１、ＡＰ２を覆う絶縁膜（例えば、シリコン酸化膜）を形成すること、及び第１及び第２活性パターンＡＰ１、ＡＰ２の上部が露出される時まで前記絶縁膜をリセスすることを含む。
【００９６】
図２２及び図２３Ａ乃至図２３Ｃを参照すれば、第１及び第２活性パターンＡＰ１、ＡＰ２を横切る犠牲パターンＰＰが形成される。犠牲パターンＰＰの各々の両側壁上に一対のゲートスペーサーＧＳが形成される。ゲートスペーサーＧＳは、第１及び第２活性パターンＡＰ１、ＡＰ２の各々の上部の両側壁上にも形成される。
【００９７】
図２４及び図２５Ａ乃至図２５Ｃを参照すれば、第１及び第２活性パターンＡＰ１、ＡＰ２の各々の上部にリセスＲＳが形成される。第２活性パターンＡＰ２を選択的に覆う第１ハードマスクパターンＭＰが形成される。第１ハードマスクパターンＭＰは第１活性パターンＡＰ１を露出する。露出された第１活性パターンＡＰ１のリセスＲＳを満たす第１ソース／ドレインパターンＳＤ１が形成される。
【００９８】
具体的に、各々のリセスＲＳ上に第１半導体パターンＳＰ１が形成される。各々の第１半導体パターンＳＰ１上に第２半導体パターンＳＰ２が形成される。第１方向Ｄ１に互いに隣接する第２半導体パターンＳＰ２上に第３半導体パターンＳＰ３が形成される。第３半導体パターンＳＰ３を形成することは、第２半導体パターンＳＰ２をシード層としてエピタキシャルパターンを成長させること、及び前記エピタキシャルパターンが互いに併合されることを含む。第３半導体パターンＳＰ３上に第４半導体パターンＳＰ４が形成される。その他、第１乃至第４半導体パターンＳＰ１−ＳＰ４を形成することは、先に図９及び図１０Ａ乃至図１０Ｃを参照して説明したことと実質的に同一である。
【００９９】
本実施形態に係る第１ソース／ドレインパターンＳＤ１を形成することは、第４半導体パターンＳＰ４を形成する前に第３半導体パターンＳＰ３上に第５半導体パターンＳＰ５を形成することをさらに含む。第１乃至第５半導体パターンＳＰ１−ＳＰ５は第１ソース／ドレインパターンＳＤ１の本体部ＢＰを構成する。
【０１００】
具体的に、第３半導体パターンＳＰ３は谷間ＶＡＬを含むように形成される。一例として、第３半導体パターンＳＰ３の上面は互いに隣接する第１面ＴＳ１及び第２面ＴＳ２を含む。第１面ＴＳ１及び第２面ＴＳ２の各々は（１１１）面である。第１面ＴＳ１及び第２面ＴＳ２によって第３半導体パターンＳＰ３の上面に谷間ＶＡＬが定義される。
【０１０１】
第５半導体パターンＳＰ５は、谷間ＶＡＬを定義する第１面ＴＳ１及び第２面ＴＳ２をシード層とする選択的エピタキシャル成長工程によって形成される。第５半導体パターンＳＰ５は谷間ＶＡＬを満たすように形成され、第３半導体パターンＳＰ３の第１面ＴＳ１及び第２面ＴＳ２を除外した他の表面の上には形成されない。前記選択的エピタキシャル成長工程は、工程条件（例えば、温度、圧力、及びエッチングガスの流量）を調節して、第５半導体パターンＳＰ５が第１面ＴＳ１及び第２面ＴＳ２上のみで選択的に成長できるように制御することができる。
【０１０２】
一例として、本体部ＢＰは第１面ＦＡ１及び第２面ＦＡ２を有するように形成される。第１面ＦＡ１及び第２面ＦＡ２によって第１角ＳＥ１が定義される。本体部ＢＰの第２面ＦＡ２上にキャッピングパターンＣＡＰが選択的に形成される。キャッピングパターンＣＡＰは本体部ＢＰの第１面ＦＡ１の上には形成されない。キャッピングパターンＣＡＰは第１角ＳＥ１を覆わないように形成される。
【０１０３】
図２６及び図２７Ａ乃至図２７Ｃを参照すれば、第２活性パターンＡＰ２のリセスＲＳを満たす第２ソース／ドレインパターンＳＤ２が形成される。基板１００上に第１層間絶縁膜１１０が形成される。各々の犠牲パターンＰＰがゲート誘電パターンＧＩ、ゲート電極ＧＥ及びゲートキャッピングパターンＧＰに置き換えられる。
【０１０４】
図２８及び図２９Ａ乃至図２９Ｃを参照すれば、第１層間絶縁膜１１０上に第２層間絶縁膜１２０が形成される。第２層間絶縁膜１２０及び第１層間絶縁膜１１０を貫通して、第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２を露出するコンタクトホールＣＮＨが形成される。コンタクトホールＣＮＨによって露出された第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２上にシリサイド化工程を遂行して、シリサイド層ＳＣが形成される。
【０１０５】
図１８及び図１９Ａ乃至図１９Ｃを再び参照すれば、コンタクトホールＣＮＨ内に第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２と接触する活性コンタクトＡＣが形成される。
【０１０６】
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明はその技術的思想や必須的な特徴を変形しなく、他の具体的な形態に実施されることもあり得る。したがって、以上で記述した実施形態にはすべての面で例示的なものであり、限定的なものではないものとして理解しなければならない。
【符号の説明】
【０１０７】
１００  基板
１１０、１２０、１３０、１４０  層間絶縁膜
ＡＣ    活性コンタクト
ＡＰ１、ＡＰ２  活性パターン
ＢＰ    本体部
ＣＡＰ  キャッピングパターン
ＣＨ１  第１チャネル
ＧＣ    ゲートコンタクト
ＧＥ    ゲート電極
ＧＳ    ゲートスペーサー
ＭＡ    ハードマスクパターン
ＭＰ    第１ハードマスクパターン
ＰＰ    犠牲パターン
ＲＳ    リセス
ＳＤ１  第１ソース／ドレインパターン
ＳＰ１−ＳＰ４  半導体パターン
ＳＴ    素子分離膜
【図１】
2020013992.tif 000003
【図２Ａ】
2020013992.tif 000004
【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【図５】
2020013992.tif 000009
【図６Ａ】
2020013992.tif 000010
【図６Ｂ】
2020013992.tif 000011
【図６Ｃ】
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【図７】
2020013992.tif 000013
【図８Ａ】
2020013992.tif 000014
【図８Ｂ】
2020013992.tif 000015
【図８Ｃ】
2020013992.tif 000016
【図９】
2020013992.tif 000017
【図１０Ａ】
2020013992.tif 000018
【図１０Ｂ】
2020013992.tif 000019
【図１０Ｃ】
2020013992.tif 000020
【図１１】
2020013992.tif 000021
【図１２Ａ】
2020013992.tif 000022
【図１２Ｂ】
2020013992.tif 000023
【図１２Ｃ】
2020013992.tif 000024
【図１３】
2020013992.tif 000025
【図１４Ａ】
2020013992.tif 000026
【図１４Ｂ】
2020013992.tif 000027
【図１４Ｃ】
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【図１５】
2020013992.tif 000029
【図１６】
2020013992.tif 000030
【図１７】
2020013992.tif 000031
【図１８】
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【図１９Ａ】
2020013992.tif 000033
【図１９Ｂ】
2020013992.tif 000034
【図１９Ｃ】
2020013992.tif 000035
【図２０】
2020013992.tif 000036
【図２１】
2020013992.tif 000037
【図２２】
2020013992.tif 000038
【図２３Ａ】
2020013992.tif 000039
【図２３Ｂ】
2020013992.tif 000040
【図２３Ｃ】
2020013992.tif 000041
【図２４】
2020013992.tif 000042
【図２５Ａ】
2020013992.tif 000043
【図２５Ｂ】
2020013992.tif 000044
【図２５Ｃ】
2020013992.tif 000045
【図２６】
2020013992.tif 000046
【図２７Ａ】
2020013992.tif 000047
【図２７Ｂ】
2020013992.tif 000048
【図２７Ｃ】
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【図２８】
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【図２９Ａ】
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【図２９Ｂ】
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【図２９Ｃ】
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