(57)【要約】【課題】スイッチング素子の駆動回路において、ゲートサージを低減することを目的とする。【解決手段】スイッチング素子１のゲート端子には、並列に接続されたコンデンサ１及び抵抗１３を介してドライブ回路１２の出力端Ｖｏｕｔが接続される。スイッチング素子１のソース端子には、並列に接続されたコンデンサ１４とツェナーダイオードを介してドライブ回路１２が接続されている。ツェナーダイオード１５のアノード端子はスイッチング素子１のソース端子に接続されており、ツェナーダイオードのカソード端子はドライブ回路１２に接続されている。【選択図】図１
2020068630.tif 000002
【特許請求の範囲】
【請求項１】
電流駆動型のスイッチング素子を駆動する駆動回路であって、
第１端子と第２端子とを有し、前記スイッチング素子のゲート端子に制御信号を出力する制御部と、
前記制御部の前記第１端子に接続される、前記制御信号を形成する電流を規定する第１抵抗と該第１抵抗に並列に接続された第１コンデンサと、
並列に接続された第２コンデンサ及び第１ツェナーダイオードと、
前記第１抵抗及び第１コンデンサから前記ゲート端子に至り、前記スイッチング素子のソース端子から前記制御部の前記第２端子に至る電流の経路と、
を備え、
前記第２コンデンサ及び前記第１ツェナーダイオードは、前記ソース端子から前記制御部に至る経路に、前記第１ツェナーダイオードのカソード端子側に前記制御部の前記第２端子が接続され、前記第１ツェナーダイオードのアノード端子側に前記ソース端子が接続されるように、挿入されることを特徴とするスイッチング素子の駆動回路。
【請求項２】
前記第１コンデンサの容量をＣ１、前記第２コンデンサの容量をＣ２、前記スイッチング素子の入力容量をＣｉｓｓ、前記制御信号の電源電圧をＶｄｄ、前記スイッチング素子のターンオン時のゲート・ソース間電圧をＶｄｅｖ、該スイッチング素子に印加される負バイアス電圧をＶｃｃとしたとき、
【数１】
2020068630.tif 000007
を満たすことを特徴とする請求項１に記載のスイッチング素子の駆動回路。
【請求項３】
前記スイッチング素子並びに前記第２コンデンサ及び前記第１ツェナーダイオードを含む経路に並列にミラークランプ回路を設けたことを特徴とする請求項１又は２に記載のスイッチング素子の駆動回路。
【請求項４】
前記スイッチング素子の前記ゲート端子と前記ソース端子との間に第３コンデンサを接続したことを特徴とする請求項１又は２に記載のスイッチング素子の駆動回路。
【請求項５】
前記第１コンデンサに直列かつ前記第１抵抗に並列に前記経路に接続された第３抵抗を備えたことを特徴とする請求項１又は２に記載のスイッチング素子の駆動回路。
【請求項６】
前記スイッチング素子の前記ゲート端子側に第２ツェナーダイオードのカソード端子を接続し、該スイッチング素子の前記ソース端子側に該第２ツェナーダイオードのアノード端子を接続したことを特徴とする請求項１又は２に記載のスイッチグ素子の駆動回路。
【請求項７】
前記スイッチング素子の前記ゲート端子と前記ソース端子との間に第４抵抗を接続したことを特徴とする請求項１又は２に記載のスイッチング素子の駆動回路。
【請求項８】
前記スイッチング素子並びに前記第２コンデンサ及び前記第１ツェナーダイオードを含む経路に並列に、該スイッチング素子の前記ソース素子側にショットキーダイオードのカソード端子を接続し、該第１ツェナーダイオードのカソード端子側に該ショットキーダイオードのアノード端子を接続したことを特徴とする請求項１又は２に記載のスイッチング素子の駆動回路。
【請求項９】
直列に接続された複数の電流駆動型のスイッチング素子と、
前記スイッチング素子をそれぞれ駆動する請求項１乃至８のいずれか１項に記載のスイッチング素子の駆動回路と、
を備えたことを特徴とするスイッチング回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング素子の駆動回路に関する。
【背景技術】
【０００２】
従来、電力変換器等におけるスイッチング素子としてＳｉＣ（シリコンカーバイド）を材料としたＪＦＥＴ等を用いる技術が提案されていた。このようなスイッチング素子の駆動回路では、誤動作を防止するために、ドレイン・ゲート間に生じる浮遊容量よりも大きな容量を有するコンデンサをスイッチング素子のゲート・ソース間に設けている。さらに、誤動作を防止するために、スピードアップコンデンサＣｇＤを用いて、負バイアス化を実現する技術が提案されている（例えば、特許文献１を参照）。また、同様に、ツェナーダイオードを用いて、負バイアス化を実現する技術も提案されている（例えば、特許文献２を参照）。
【０００３】
ここで、上述のような従来のスイッチング素子の駆動回路における負バイアス電圧ではスイッチング素子のゲートサージが大きくなるという不都合が生じる場合があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−９９１３３号公報
【特許文献２】特開２０１４−９３５８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、上記のような問題に鑑みてなされたものであり、スイッチング素子の駆動回路において、スイッチング素子のゲートサージを低減することが可能な技術を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記の課題を解決するための本発明は、
電流駆動型のスイッチング素子を駆動する駆動回路であって、
第１端子と第２端子とを有し、前記スイッチング素子のゲート端子に制御信号を出力する制御部と、
前記制御部の前記第１端子に接続される、前記制御信号を形成する電流を規定する第１抵抗と該第１抵抗に並列に接続された第１コンデンサと、
並列に接続された第２コンデンサ及び第１ツェナーダイオードと、
前記第１抵抗及び第１コンデンサから前記ゲート端子に至り、前記スイッチング素子のソース端子から前記制御部の前記第２端子に至る電流の経路と、
を備え、
前記第２コンデンサ及び前記第１ツェナーダイオードは、前記ソース端子から前記制御部に至る経路に、前記第１ツェナーダイオードのカソード端子側に前記制御部の前記第２端子が接続され、前記第１ツェナーダイオードのアノード端子側に前記ソース端子が接続されるように、挿入されることを特徴とするスイッチング素子の駆動回路である。
【０００７】
本発明によれば、スイッチング素子のゲートオン時に、制御信号を形成する電流によって、第１コンデンサ、第２コンデンサ及びスイッチング素子の入力容量が充電され、スイッチング素子のゲートオフ時に、蓄積された電荷が第１抵抗及び第２抵抗を介して放電されることにより、スイッチング素子に負バイアス電圧が印加される。このようにして印加
される負バイアス電圧は、スイッチング素子のゲートオフ時に負バイアス電圧が急激に大きくなることがないので、スイッチング素子のゲートサージを低減することができる。
【０００８】
また、本発明において、前記第１コンデンサの容量をＣ１、前記第２コンデンサの容量をＣ２、前記スイッチング素子の入力容量をＣｉｓｓ、前記制御信号の電源電圧をＶｄｄ、前記スイッチング素子のターンオン時のゲート・ソース間電圧をＶｄｅｖ、該スイッチング素子に印加される負バイアス電圧をＶｃｃとしたとき、
【数１】
2020068630.tif 000003
を満たすようにしてもよい。
【０００９】
これによれば、負バイアス電圧を２段階で減衰するように設定することができる。これにより、急峻な電圧、電流変動を抑制するように負バイアス電圧を設定することができる。
【００１０】
また、本発明において、前記スイッチング素子並びに前記第２コンデンサ及び前記ツェナーダイオードを含む経路に並列にミラークランプ回路を設けてもよい。
【００１１】
このようにすれば、スイッチング素子にサージ電圧等の大きな電圧が印加されること防止することができる。
【００１２】
また、本発明において、前記スイッチング素子の前記ゲート端子と前記ソース端子との間に第３コンデンサを接続してもよい。
【００１３】
このようにすれば、第３コンデンサの容量値によって負バイアス電圧を変更することができる。また、第３コンデンサの容量値によって、スイッチング素子のスイッチング速度を変更することもできる。
【００１４】
また、本発明において、前記第１コンデンサに直列かつ前記第１抵抗に並列に前記経路に接続された第３抵抗を備えてもよい。
【００１５】
このようにすれば、第３抵抗により、スイッチング素子のゲートサージを低減することできる。また、スイッチング素子に生じるスイッチングノイズを低減することもできる。
【００１６】
また、本発明において、前記スイッチング素子の前記ゲート端子側に第２ツェナーダイオードのカソード端子を接続し、該スイッチング素子の前記ソース端子側に該第２ツェナーダイオードのアノード端子を接続してもよい。
【００１７】
このようにすれば、第２ツェナーダイオードにより、ゲートサージを低減することができる。
【００１８】
また、本発明において、前記スイッチング素子の前記ゲート端子と前記ソース端子との間に第４抵抗を接続してもよい。
【００１９】
このようにすれば、第４抵抗の抵抗値によって負バイアス電圧を変更することができる。
【００２０】
また、本発明において、前記スイッチング素子並びに前記第２コンデンサ及び前記第１ツェナーダイオードを含む経路に並列に、該スイッチング素子の前記ソース素子側にショットキーダイオードのカソード端子を接続し、該第１ツェナーダイオードのカソード端子側に該ショットキーダイオードのアノード端子を接続してもよい。
【００２１】
このようにすれば、ショットキーダイオードによってゲートサージを低減することができる。
【００２２】
また、本発明は、直列に接続された複数の電流駆動型のスイッチング素子と、
前記スイッチング素子をそれぞれ駆動する前記スイッチング素子の駆動回路と、
を備えたことを特徴とするスイッチング回路である。
【００２３】
本発明によれば、スイッチング回路を構成するスイッチング素子において、ゲートサージを低減することができる。これによって、スイッチング回路の誤動作を防止することができ、またノイズの発生を低減することもできる。
【発明の効果】
【００２４】
本発明によれば、スイッチング素子の駆動回路において、スイッチング素子のゲートサージを低減することが可能となる。
【図面の簡単な説明】
【００２５】
【図１】実施例１に係るゲート駆動回路１００の回路構成を示す図である。
【図２】実施例１に係るスイッチング素子１のゲート電圧のプロファイルを示すグラフである。
【図３】実施例２に係るゲート駆動回路２００の回路構成を示す図である。
【図４】実施例２に係るスイッチング素子１のゲート電圧のプロファイルを示すグラフである。
【図５】実施例３に係るゲート駆動回路３００の回路構成を示す図である。
【図６】実施例４に係るゲート駆動回路４００の回路構成を示す図である。
【図７】実施例５に係るゲート駆動回路５００の回路構成を示す図である。
【図８】実施例６に係るゲート駆動回路６００の回路構成を示す図である。
【図９】実施例７に係るゲート駆動回路７００の回路構成を示す図である。
【図１０】実施例６に係る同期整流型昇圧チョッパ回路の回路構成を示す図である。
【図１１】従来例に係るスイッチング素子のゲート電圧のプロファイルを示すグラフである。
【発明を実施するための形態】
【００２６】
〔適用例〕
以下、本発明の適用例について、図面を参照しつつ説明する。本発明は、例えば、図１に示すような、電流駆動型のスイッチング素子のゲート駆動回路１００に適用される。
スイッチング素子１では、直列に接続された他のスイッチング素子から発生するノイズ等の要因によって、ゲートオフ時に誤点弧しないように負バイアス電圧を印加することが行われている。
このような負バイアス電圧として、図１１に示すようなプロファイルの電圧をゲート・ソース間に印加することが行われていた。図１１に示されているように、スイッチング素子のゲートオフ時に負バイアス電圧が急激に大きくなりゲートサージが発生することがあった。
このため、本発明は、負バイアス電圧を適切に変更することによって、ゲートサージを低減しようとするものである。
【００２７】
図１に示すゲート駆動回路によって負バイアス電圧が印加される場合の、スイッチング素子のゲート・ソース間電圧Ｖｇｓは、図２に示すようなプロファイルとなる。本発明においては、スイッチング素子に供給されるゲート電流を規定する第１抵抗と、この第１抵抗に並列に接続された第１コンデンサを備える。このような第１抵抗及び第１コンデンサは、それぞれ制限抵抗及びスピードアップコンデンサと呼ばれるものである。
スイッチング素子のゲートを制御するための制御部から出力される制御信号を形成する電流は、制限抵抗及びスピードアップコンデンサを介して、スイッチング素子のゲート端子へと流れる。そして、この電流はスイッチング素子のソース端子から制御部へと流れる。本発明は、このスイッチング素子のソース端子から制御部へと至る電流の経路に第２コンデンサと、これに並列に接続されたツェナーダイオードを挿入している。このとき、ツェナーダイオードのカソード端子側が制御部に、アノード端子側がスイッチング素子のソース端子に接続される。
【００２８】
経路に直列に接続されるスピードアップコンデンサ、スイッチング素子の入力容量、第２コンデンサが、ゲートオン時に流れるゲート電流によって充電され、ゲートオフ時には、充電された電荷が、制限抵抗及び第２抵抗を通じて放電される。このようなスピードアップコンデンサ、スイッチング素子の入力容量、第２コンデンサに蓄積された電荷の放電の態様によって、図２に示すプロファイルの負バイアス電圧が印加されるので、スイッチング素子のゲートサージを低減することができる。
【００２９】
本発明は、また、直列に接続されたスイッチング素子を含み、これらのスイッチング素子を本発明に係る駆動回路によって駆動するスイッチング回路として構成することもできる。このようなスイッチング回路では、スイッチング素子がオフされているときに、他のスイッチング素子が相補的にオンされることによるサージ電圧やノイズが生じる場合でも、負バイアス電圧を適切に変更することにより、スイッチング素子のゲートサージを低減するすることができる。これによって、スイッチング回路の誤動作を防止することもできる。このように、スイッチング回路に、バイアスを可変とした駆動回路を用いることにより、種々の効果を実現することができる。このようなスイッチング回路としては、複数のスイッチング素子を直列に接続してスイッチングを行う回路であればよく、同期整流型昇圧チョッパ回路や、ＤＣ／ＤＣコンバータや、インバータ等を含むがこれらに限られない。
【００３０】
〔実施例１〕
以下では、本発明の実施例に係るゲート駆動回路について、図面を用いて、より詳細に説明する。
【００３１】
＜装置構成＞
図１は、本実施例に係るゲート駆動回路を示す。
【００３２】
スイッチング素子１のゲート端子には、スピードアップコンデンサとして機能するコンデンサ１１の一端が接続されている。このコンデンサ１１にはスイッチング素子１のオン時に微小電流を流すための制限抵抗として機能する抵抗１３が並列に接続されている。そして、このコンデンサ１１の他端は、ドライブ回路１２の出力電圧Ｖｏｕｔが出力される端子１２３（以下「Ｖｏｕｔ端」という。）に接続されている。スイッチング素子１のソース端子には、コンデンサ１４の一端が接続されている。そして、このコンデンサ１４の他端はドライブ回路１２の端子１２４（以下「Ｖｅｅ端」という。）に接続されている。このコンデンサ１４にはツェナーダイオード１５が並列に接続されている。ツェナーダイオード１５は、アノード端子がスイッチング素子１のソース端子側に接続され、カソード端子がＶｅｅ端を介してドライブ回路１２に接続されている。ドライブ回路１２は、電圧源Ｖｄｄに接続される端子（以下「Ｖｄｄ端」という。）１２５とＶｅｅ端１２４との間
に直列に接続された二つのｎチャネルＭＯＳＦＥＴ１２１，１２２を有する。二つのＭＯＳＦＥＴ１２１，１２２の中点がＶｏｕｔ端１２３としてコンデンサ１１の他端に接続されている。ドライブ回路１２は、入力信号Ｖ＿ｓｉｇに基づいて、ＭＯＳＦＥＴ１２１，１２２のオン・オフを切り替える。ＭＯＳＦＥＴ１２１をオンし、ＭＯＳＦＥＴ１２２をオフすることにより、コンデンサ１１の他端はＶｏｕｔ端１２３を介してＶｄｄ端１２５に接続され、コンデンサ１１及び抵抗１３を介してスイッチング素子１にゲート電流が流れる。そして、ＭＯＳＦＥＴ１２１をオフし、ＭＯＳＦＥＴ１２２をオンすることにより、コンデンサ１１の他端はＶｏｕｔ端１２３を介してＶｅｅ端１２５及びコンデンサ１４の他端に接続され、スイッチング素子１のゲート・ソース間に負バイアス電圧が印加される。ここでは、コンデンサ１１は第１コンデンサ、抵抗１３は第１抵抗、コンデンサ１４は第２コンデンサ、ツェナーダイオード１５は第２コンデンサに並列に接続された第１ツェナーダイオード、ドライブ回路１２は制御部、Ｖｏｕｔ端１２３が第１端子、Ｖｅｅ端１２４が第２端子に対応する。また、コンデンサ１１及び抵抗１３からスイッチング素子１のゲート端子に至り、スイッチング素子１のソース端子からドライブ回路１２に至るまで接続された回路が経路に相当する。また、ドライブ回路１２のＭＯＳＦＥＴ１２１，１２２のオン・オフを切り替えることにより、スイッチング素子１のゲート端子に入力される電流が制御信号に相当する。
【００３３】
本実施例では、コンデンサ１１、コンデンサ１４、スイッチング素子１の入力容量をそれぞれＣ１、Ｃ２、Ｃｉｓｓ、ゲート電源電圧をＶｄｄ、オン時のデバイス電圧をＶｄｅｖ、ゲート電圧をＶｇｓ、負バイアス電圧値をＶｃｃとおく。このとき、下記条件を満たすことで、スイッチング素子のゲートオフ時のゲート電圧を二段階で減衰させることが可能となる。
【数２】
2020068630.tif 000004
本実施例に係るスイッチング素子１のゲート電圧のプロファイルを図２に示す。図２の（ア）はスイッチング素子１のゲートがオンされている状態であり、（イ）、（ウ）、（エ）はスイッチング素子１のゲートがオフされている状態である。(イ)及び（ウ）に示すように、上述の条件を満たすことで、スイッチング素子１のゲート電圧は二段階で減衰する。
これにより、スイッチング素子のゲートサージの低減を実現することができる。
【００３４】
本実施例では、コンデンサ１４と並列にツェナーダイオード１５を接続しているので、スイッチング素子１のゲート電圧がツェナーダイオード１５の降伏電圧（ツェナー電圧）で規定され、Ｖｃｃより低くなることがない。
また、本実施例に係るゲート駆動回路１００では、スイッチング素子１のターンオン時に、コンデンサ１１を介して、スイッチング素子１のゲートを充電する必要がある。このため、スイッチング素子１のゲートの電荷量をＱｇとおいて、下記の条件式を満足するように設計することで、スイッチング素子１のターンオン時のスイッチング速度を早くすることができる。
【数３】
2020068630.tif 000005
図２に示すように、コンデンサ１１の容量を大きくし、上記条件式を満たすように設計することにより、スイッチング素子１のスイッチング速度が速くなり、ゲートオンのゲート電圧波形の立ち上がりを急峻にすることが出来る。
【００３５】
〔実施例２〕
図３に、本発明の実施例２に係るゲート駆動回路２００を示す。
実施例１と同様の構成については、同様の符号を付して詳細な説明を省略する。
本実施例では、スイッチング素子１のゲート・ソース間に並列にスイッチング素子１６を接続している。スイッチング素子１６は、スイッチング素子１のゲート端子とコンデンサ１１及び抵抗１３の一端との間と、コンデンサ１４の他端及びツェナーダイオード１５のカソード端子との間に接続されている。ここでは、スイッチング素子１６としてｎチャネルＭＯＳＦＥＴを用い、スイッチング素子１のゲート素子側に、スイッチング素子１６のドレイン端子を、コンデンサの他端及びツェナーダイオードのカソード端子側に、スイッチング素子１６のソース端子を接続している。また、スイッチング素子１６のゲート端子はドライブ回路１２に接続され、スイッチング素子１６はドライブ回路１２から入力される信号によって制御される。
【００３６】
スイッチング素子１６はミラークランプ回路として機能する。ゲート電圧ＶｇｓがＶｍｉｒｒｏｒ電圧以下（例えばＶａ（負バイアス電圧値の最小値）＋２Ｖ）になった場合に、スイッチング素子１６がターンオンしてＶｇｓ＝Ｖａとなるように設定する。図４に、本実施例に係るゲート駆動回路２００によって駆動されるスイッチング素子１のゲート電圧Ｖｇｓのプロファイルを示す。図４の（ウ´）に示す期間において、上述のように、ゲート電圧ＶｇｓがＶｍｉｒｒｏｒ以下となった場合に、ゲート電圧ＶｇｓがＶａに引き下げられている。
本実施例では、スイッチング素子を設けることにより、同期整流型のスイッチング素子のゲート駆動回路として用いた場合に、対向アームのスイッチング素子がオンであるときに負バイアス電圧値を大きくすることで、誤点弧を防止することができ、ゲートサージが低減する。また、デッドタイム期間の逆導通損失を低減することができる。
【００３７】
〔実施例３〕
図５に、本発明の実施例３に係るゲート駆動回路３００を示す。
実施例２と同様の構成については、同様の符号を付して詳細な説明を省略する。
本実施例では、実施例２のスイッチング素子１のゲート・ソース間にコンデンサ１７を並列に接続している。コンデンサ１７の一端はスイッチング素子１のゲート端子とスイッチング素子１６のドレイン素子との間に接続し、コンデンサの他端はスイッチング素子１のソース端子とコンデンサ１４の一端及びツェナーダイオード１５のアノード端子との間に接続している。ここでは、コンデンサ１７は第３コンデンサに対応する。
本実施例では、コンデンサ１７を設けることにより、コンデンサ１７の容量値によってスイッチング速度を変更することができる。
【００３８】
〔実施例４〕
図６に、本発明の実施例４に係るゲート駆動回路４００を示す。
実施例３と同様の構成については、同様の符号を付して詳細な説明を省略する。
本実施例では、コンデンサ１１と直列に抵抗１８を接続し、この直列に接続されたコンデンサ１１及び抵抗１８に並列に抵抗１３を接続している。ここでは、抵抗１３は第３抵抗に対応する。
本実施例では、抵抗１８の抵抗値を変更することにより、スイッチング素子１のスイッチング速度を変更することができる。これにより、ゲートサージ及びスイッチングノイズを低減することができる。
【００３９】
〔実施例５〕
図７に、本発明の実施例５に係るゲート駆動回路５００を示す。
実施例４と同様の構成については、同様の符号を付して詳細な説明を省略する。
本実施例では、スイッチング素子１のゲート・ソース間に並列にツェナーダイオード１９を接続している。ツェナーダイオード１９のカソード端子はスイッチング素子１のゲート端子側である、抵抗１３からスイッチング素子１のゲート端子に至る回路に接続される。そして、ツェナーダイオード１９のアノード端子はスイッチング素子１のソース端子側である、ソース端子からツェナーダイオード１５のアノード端子に至る回路に接続される。ここでは、ツェナーダイオード１９が第２ツェナーダイオードに対応する。
本実施例では、ツェナーダイオード１９を設けることにより、ゲートサージを低減することができる。
【００４０】
〔実施例６〕
図８に、本発明の実施例６に係るゲート駆動回路６００を示す。
実施例５と同様の構成については、同様の符号を付して詳細な説明を省略する。
本実施例では、スイッチング素子１のゲート・ソース間に並列に接続したコンデンサ１７にさらに並列に抵抗２０を接続している。
本実施例では、抵抗２０を設けることにより、外部ノイズによるスイッチング素子の誤動作を抑制することができる。
【００４１】
〔実施例７〕
図９に、本発明の実施例７に係るゲート駆動回路７００を示す。
実施例６と同様の構成については、同様の符号を付して詳細な説明を省略する。
本実施例では、ショットキーダイオード２１を、スイッチング素子１並びに並列に接続されたツェナーダイオード１５及びコンデンサ１４に並列に接続している。ショットキーダイオード２１のカソード端子は、抵抗１３からスイッチング素子１のゲート端子に至る回路に接続されている。そして、ショットキーダイオード２１のアノード端子は、並列に接続されたコンデンサ１４及びツェナーダイオード１５のカソード端子からドライブ回路１２のＶｅｅ端１２４に至る回路に接続されている。
本実施例では、ショットキーダイオード２１を設けることにより、ゲートサージを低減することができる。
【００４２】
〔実施例８〕
図１０に本実施例８に係る同期整流型昇圧チョッパ回路１０を示す。
同期整流型昇圧チョッパ回路１０は、スイッチング素子１ａ，１ｂ、ゲート駆動回路１００ａ，１００ｂ、入力電源２、リアクトル３、バイパスコンデンサ４、負荷５等を備える。この同期整流型昇圧チョッパ回路１０においては、二つのスイッチング素子１ａ，１ｂが直列に接続され、それぞれにゲート駆動回路１００ａ，１００ｂが接続されている。ゲート駆動回路としては、実施例１に係るゲート駆動装置に限らず、他の実施例に係るゲート駆動回路を用いてもよい。同期整流型昇圧チョッパ回路１０機能は公知のものであるため詳細な説明は省略する。
【００４３】
このようにすれば、同期整流型昇圧チョッパ回路１０を構成するスイッチング素子において、ゲートサージを低減することができる。これによって、同期整流型昇圧チョッパ回路１０の誤動作を防止することができ信頼性の高い同期整流型昇圧チョッパ回路１０を実現することができる。
ここでは、同期整流型昇圧チョッパ回路を例として説明したが、本発明の実施例に係るゲート駆動回路によって駆動されるスイッチング素子が複数個直列に接続されたスイッチング回路であればよく、ＤＣ／ＤＣコンバータやインバータであってもよい。
【００４４】
なお、以下には本発明の構成要件と実施例の構成とを対比可能とするために、本発明の構成要件を図面の符号付きで記載しておく。
＜発明１＞
電流駆動型のスイッチング素子（１）を駆動する駆動回路（１００，２００，３００，４００，５００）であって、
第１端子（１２３）と第２端子（１２４）とを有し、前記スイッチング素子（１）のゲート端子に制御信号を出力する制御部（１２）と、
前記制御部（１２）の前記第１端子（１２３）に接続される、前記制御信号を形成する電流を規定する第１抵抗（１３）と該第１抵抗（１３）に並列に接続された第１コンデンサ（１１）と、
並列に接続された第２コンデンサ（１４）及び第１ツェナーダイオード（１５）と、
前記第１抵抗（１３）及び第１コンデンサ（１１）から前記ゲート端子に至り、前記スイッチング素子（１）のソース端子から前記制御部（１２）の前記第２端子（１２４）に至る電流の経路と、
を備え、
前記第２コンデンサ（１４）及び前記第１ツェナーダイオード（１５）は、前記ソース端子から前記制御部（１２）に至る経路に、前記第１ツェナーダイオード（１５）のカソード端子側に前記制御部（１２）の前記第２端子（１２４）が接続され、前記第１ツェナーダイオード（１５）のアノード端子側に前記ソース端子が接続されるように、挿入されることを特徴とするスイッチング素子の駆動回路。
＜発明２＞
前記第１コンデンサ（１１）の容量をＣ１、前記第２コンデンサ（１４）の容量をＣ２、前記スイッチング素子（１）の入力容量をＣｉｓｓ、前記制御信号の電源電圧をＶｄｄ、前記スイッチング素子（１）のターンオン時のゲート・ソース間電圧をＶｄｅｖ、該スイッチング素子に印加される負バイアス電圧をＶｃｃとしたとき、
【数４】
2020068630.tif 000006
を満たすことを特徴とする請求項１に記載のスイッチング素子の駆動回路。
＜発明３＞
前記スイッチング素子（１）並びに前記第２コンデンサ（１４）及び前記ツェナーダイオード（１５）を含む経路に並列にミラークランプ回路（１６）を設けたことを特徴とする請求項１又は２に記載のスイッチング素子の駆動回路。
＜発明４＞
前記スイッチング素子（１）の前記ゲート端子と前記ソース端子との間に第３コンデンサ（１７）を接続したことを特徴とする請求項１又は２に記載のスイッチング素子の駆動回路。
＜発明５＞
前記第１コンデンサ（１１）に直列かつ前記第１抵抗（１３）に並列に前記経路に接続された第３抵抗（１８）を備えたことを特徴とする請求項１又は２に記載のスイッチング素子の駆動回路。
＜発明６＞
前記スイッチング素子（１）の前記ゲート端子側に第２ツェナーダイオード（１９）のカソード端子を接続し、該スイッチング素子（１）の前記ソース端子側に該第２ツェナーダイオード（１９）のアノード端子を接続したことを特徴とする請求項１又は２に記載のスイッチグ素子の駆動回路。
＜発明７＞
前記スイッチング素子（１）の前記ゲート端子と前記ソース端子との間に第４抵抗（２０）を接続したことを特徴とする請求項１又は２に記載の駆動回路。
＜発明８＞
前記スイッチング素子（１）並びに前記第２コンデンサ（１４）及び前記第１ツェナー
ダイオード（１５）を含む経路に並列に、該スイッチング素子（１）の前記ソース素子側にショットキーダイオード（２１）のカソード端子を接続し、該第１ツェナーダイオード（１５）のカソード端子側に該ショットキーダイオード（２１）のアノード端子を接続したことを特徴とする請求項１又は２に記載のスイッチング素子の駆動回路。
＜発明９＞
直列に接続された複数の電流駆動型のスイッチング素子（１）と、
前記スイッチング素子（１）をそれぞれ駆動する請求項１乃至８のいずれか１項に記載のスイッチング素子の駆動回路（１００，２００，３００，４００，５００）と、
を備えたことを特徴とするスイッチング回路（１０）。
【符号の説明】
【００４５】
１    ：スイッチング素子
１０  ：同期整流型昇圧チョッパ回路
１１，１４，１７  ：コンデンサ
１２  ：ドライブ回路
１２３：Ｖｏｕｔ端
１２４：Ｖｅｅ端
１３，１８，２０  ：抵抗
１５，１９  ：ツェナーダイオード
１６  ：スイッチング素子
１９  ショットキーダイオード
１００，２００，３００，４００，５００    ：ゲート駆動回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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