(57)【要約】【課題】導電膜と誘電体膜とを積層した積層体が基体の内部に設けられた薄膜キャパシタを内蔵した回路基板において、基体の反りに伴う積層体の変形を抑制する。【解決手段】回路基板は、基体の内部に設けられ、第１の導電膜、第１の導電膜に積層された誘電体膜、及び誘電体膜に積層された第２の導電膜を含む積層体と、第１の導電膜、誘電体膜及び第２の導電膜の各々と連続的に接触する第３の導電膜を有し、基体を貫通する少なくとも１つの貫通ビアと、を含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
基体の内部に設けられ、第１の導電膜、前記第１の導電膜に積層された誘電体膜、及び前記誘電体膜に積層された第２の導電膜を含む積層体と、
前記第１の導電膜、前記誘電体膜及び前記第２の導電膜の各々と連続的に接触する第３の導電膜を有し、前記基体を貫通する少なくとも１つの貫通ビアと、
を含む回路基板。
【請求項２】
前記積層体の外周領域において、前記第３の導電膜が、前記第１の導電膜、前記誘電体膜及び前記第２の導電膜の各々と接している
請求項１に記載の回路基板。
【請求項３】
前記積層体は、複数のコーナ部を有し、
複数の前記貫通ビアの各々が、前記コーナ部の各々に対応する位置に設けられている
請求項１または請求項２に記載の回路基板。
【請求項４】
前記貫通ビアが、前記積層体の外縁と接している
請求項１から請求項３のいずれか１項に記載の回路基板。
【請求項５】
前記第１の導電膜は、複数の前記貫通ビアのうちの一部の貫通ビアに接続された第１の部分と、複数の前記貫通ビアのうちの他の一部の貫通ビアに接続され、且つ前記第１の部分から分離された第２の部分と、を含み、
前記第２の導電膜は、前記一部の貫通ビアに接続された第３の部分と、前記他の一部の貫通ビアに接続され、且つ前記第３の部分から分離された第４の部分と、を含む
請求項１から請求項４のいずれか１項に記載の回路基板。
【請求項６】
第１の導電膜、前記第１の導電膜に積層された誘電体膜、及び前記誘電体膜に積層された第２の導電膜を含む積層体を基体の内部に配置する工程と、
前記基体を前記積層体とともに貫通するスルーホールを形成する工程と、
前記第１の導電膜、前記誘電体膜及び前記第２の導電膜の各々と連続的に接する第３の導電膜を、前記スルーホールの内壁に形成する工程と、
を含む回路基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
開示の技術は、回路基板及び回路基板の製造方法に関する。
【背景技術】
【０００２】
薄膜キャパシタを備えた回路基板に関する技術として、例えば、以下の技術が知られている。
【０００３】
例えば、マザーボードと集積回路との間に挟備されるコンデンサ内蔵のキャリア基板が知られている。このキャリア基板は、ｎ層の内部電極層と、各内部電極層の間に挟まれるｎ−１層の誘電体層とを備える。キャリア基板は、ｎ番目及びｎ−２番目の内部電極層に電気的に接続された第１外部電極と、ｎ−１番目及びｎ−３番目の内部電極層に電気的に接続された第２外部電極と、第１及び第２外部電極並びに内部電極層から絶縁されている貫通電極とを備える。
【０００４】
また、金属箔と誘電体層と導体層とを備える誘電体積層構造体の製造方法が知られている。この製造方法は、金属箔の片面に焼結前の誘電体層を形成する工程と、誘電体層の上層に焼結前の導体層を形成する工程と、誘電体層と導体層との２層に跨って厚さ方向に貫通するビアを形成する工程と、を含む。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−３５３８７５号公報
【特許文献２】特開２００７−２００９４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年、電子機器の小型化及び高機能化を背景に、回路基板に搭載される電子部品の高密度化及び小型化が進んでいる。これまでは、より小型且つ高密度の電子部品を採用することで対応してきたが、さらなる小型化を実現するべく、回路基板に電子部品を内蔵化する動きが高まっている。
【０００７】
例えば、導電膜の間に誘電体膜を挟んで構成される薄膜キャパシタを回路基板に内蔵する技術が知られている。薄膜キャパシタを内蔵した回路基板においては、製造プロセスを簡便化するために、回路基板の全面に薄膜キャパシタを延在させた構成が採られている。しかしながら、この構成では、キャパシタとして機能しない領域が、比較的広範囲に亘って発生し、薄膜キャパシタの面積利用効率が低下する。従って、キャパシタとして機能しない領域の発生を抑制するために、回路基板の一部の領域に、個片化された薄膜キャパシタを配置する技術が求められている。
【０００８】
回路基板の一部の領域に個片化された薄膜キャパシタを配置する場合、回路基板を構成する各材料の熱膨張率の差に起因する回路基板の反りを抑制するために、回路基板の両面に薄膜キャパシタを配置して表裏対称構造とするのが望ましい。しかしながら、回路基板の両面に薄膜キャパシタを配置した場合、歩留りの低下及びコストの上昇が問題となる。歩留り向上及びコスト低減の観点から、回路基板の片面に薄膜キャパシタを配置することが好ましいが、この場合、温度変化による回路基板の反り量が大きくなるおそれがある。回路基板の反り量が大きくなると、薄膜キャパシタを構成する導電膜と誘電体膜とが剥離するおそれがある。
【０００９】
開示の技術は、一つの側面として、導電膜と誘電体膜とを積層した積層体が基体の内部に設けられた回路基板において、基体の反りに伴う積層体の変形を抑制することを目的とする。
【課題を解決するための手段】
【００１０】
開示の技術に係る回路基板は、基体の内部に設けられ、第１の導電膜、前記第１の導電膜に積層された誘電体膜、及び前記誘電体膜に積層された第２の導電膜を含む積層体を含む。前記回路基板は、前記第１の導電膜、前記誘電体膜及び前記第２の導電膜の各々と連続的に接触する第３の導電膜を有し、前記基体を貫通する少なくとも１つの貫通ビアを含む。
【発明の効果】
【００１１】
開示の技術は、一つの側面として、導電膜と誘電体膜とを積層した積層体が基体の内部に設けられた薄膜キャパシタを内蔵した回路基板において、基体の反りに伴う積層体の変形を抑制する、という効果を奏する。
【図面の簡単な説明】
【００１２】
【図１】開示の技術の実施形態に係る回路基板の構成の一例を示す斜視図である。
【図２】図１における２−２線に沿った断面図である。
【図３】開示の技術の実施形態に係る貫通ビアと薄膜キャパシタとの接触部分を拡大して示す断面図である。
【図４Ａ】開示の技術の実施形態に係る第１の導電膜のパターンの一例を示す平面図である。
【図４Ｂ】開示の技術の実施形態に係る第２の導電膜のパターンの一例を示す平面図である。
【図５Ａ】開示の技術の実施形態に係る回路基板の製造方法の一例を示す断面図である。
【図５Ｂ】開示の技術の実施形態に係る回路基板の製造方法の一例を示す断面図である。
【図５Ｃ】開示の技術の実施形態に係る回路基板の製造方法の一例を示す断面図である。
【図５Ｄ】開示の技術の実施形態に係る回路基板の製造方法の一例を示す断面図である。
【図５Ｅ】開示の技術の実施形態に係る回路基板の製造方法の一例を示す断面図である。
【図５Ｆ】開示の技術の実施形態に係る回路基板の製造方法の一例を示す断面図である。
【図５Ｇ】開示の技術の実施形態に係る回路基板の製造方法の一例を示す断面図である。
【図５Ｈ】開示の技術の実施形態に係る回路基板の製造方法の一例を示す断面図である。
【図６】比較例に係る回路基板の構成の一例を示す断面図である。
【図７】比較例に係る回路基板に内蔵された薄膜キャパシタを示す断面図である。
【図８Ａ】開示の技術の実施形態に係る回路基板に対応するシミュレーションモデルを示す図である。
【図８Ｂ】比較例に係る回路基板に対応するシミュレーションモデルを示す図である。
【図９Ａ】開示の技術の実施形態に係る回路基板に対応するシミュレーションモデルの薄膜キャパシタの端部の状態を示す図である。
【図９Ｂ】比較例に係るシミュレーションモデルの薄膜キャパシタの端部の状態を示す図である。
【図１０Ａ】開示の技術の実施形態に係る第１の導電膜のパターンの一例を示す平面図である。
【図１０Ｂ】開示の技術の実施形態に係る第２の導電膜のパターンの一例を示す平面図である。
【図１１】開示の技術の実施形態に係る回路基板の構成の一例を示す斜視図である。
【図１２】図１１における１２−１２線に沿った断面図である。
【図１３Ａ】開示の技術の実施形態に係る第１の導電膜のパターンの一例を示す平面図である。
【図１３Ｂ】開示の技術の実施形態に係る第２の導電膜のパターンの一例を示す平面図である。
【図１４】開示の技術の実施形態に係る回路基板に対応するシミュレーションモデルを示す図である。
【図１５】開示の技術の実施形態に係る回路基板に対応するシミュレーションモデルの薄膜キャパシタの端部の状態を示す図である。
【図１６Ａ】開示の技術の実施形態に係る回路基板について実施した応力シミュレーションの結果を示す図である。
【図１６Ｂ】開示の技術の実施形態に係る回路基板について実施した応力シミュレーションの結果を示す図である。
【図１７】開示の技術の実施形態に係る回路基板の構成の一例を示す斜視図である。
【図１８】図１７における１８−１８線に沿った断面図である。
【図１９Ａ】開示の技術の実施形態に係る第１の導電膜のパターンの一例を示す平面図である。
【図１９Ｂ】開示の技術の実施形態に係る第２の導電膜のパターンの一例を示す平面図である。
【図２０】開示の技術の実施形態に係る回路基板の構成の一例を示す断面図である。
【発明を実施するための形態】
【００１３】
以下、開示の技術の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与している。
【００１４】
[第１の実施形態]
図１は、開示の技術の第１の実施形態に係る回路基板１の構成の一例を示す斜視図である。図２は、図１における２−２線に沿った断面図である。
【００１５】
回路基板１は、コア層１１及びビルドアップ層１２を含む基体１０と、基体１０の内部に設けられた薄膜キャパシタ２０と、基体１０を貫通する貫通ビア３０Ａ、３０Ｂ、３０Ｃ、３０Ｄとを含んで構成されている。
【００１６】
コア層１１は、ガラスエポキシ、ポリイミド、ビスマレイミドトリアジン等の樹脂材料を含んで構成される絶縁体層１１ａと、絶縁体層１１ａの表裏に設けられた導体層１１ｂを有する。導体層１１ｂには、パターニングが施されている。コア層１１として例えばＦＲ４（Flame Retardant Type 4）を用いることが可能である。ビルドアップ層１２は、コア層１１を構成する絶縁体層１１ａと同じ樹脂材料を含んで構成される複数の絶縁体層１２ａを有する。なお、絶縁体層１２ａは絶縁体層１１ａと異なる樹脂材料を含んで構成されていてもよい。複数の絶縁体層１２ａは、コア層１１の表裏に積層されている。ビルドアップ層１２には、配線を形成するための導体層（図示せず）が設けられていてもよい。
【００１７】
薄膜キャパシタ２０は、第１の導電膜２１と、第１の導電膜２１に積層された誘電体膜２３と、誘電体膜２３に積層された第２の導電膜２２とを含んで構成されている。すなわち、誘電体膜２３は、下部電極として機能する第１の導電膜２１と、上部電極として機能する第２の導電膜２２との間に挟まれている。誘電体膜２３の材料として、例えば、チタン酸バリウムストロンチウム等の強誘電体セラミックの薄膜を用いることが可能である。誘電体膜２３の厚さは、例えば１μｍ程度である。第１の導電膜２１及び第２の導電膜２２の材料として、例えば、ニッケル及び銅等の金属の薄膜を用いることが可能である。第１の導電膜２１及び第２の導電膜２２の厚さは、それぞれ例えば３０μｍ程度である。第１の導電膜２１及び第２の導電膜２２は、互いに異なる材料で構成されていてもよい。
【００１８】
薄膜キャパシタ２０の平面サイズは、基体１０の平面サイズよりも小さく、薄膜キャパシタ２０は、ビルドアップ層１２の一部の領域に設けられている。本実施形態において、薄膜キャパシタ２０は、コア層１１の表裏に積層されたビルドアップ層１２のうちの一方にのみ設けられている。すなわち、回路基板１は、厚さ方向において非対称構造を有する。本実施形態において、薄膜キャパシタ２０の外形は四角形とされており、４つのコーナ部２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ（図４Ａ、図４Ｂ参照）を有する。なお、薄膜キャパシタ２０の外形は、四角形に限定されるものではなく、任意の形状とすることができる。
【００１９】
貫通ビア３０Ａ〜３０Ｄは、それぞれ、基体の一方の面から薄膜キャパシタ２０の外縁近傍の領域である外周領域を通過して基体１０の他方の面に達している。より具体的には、貫通ビア３０Ａ〜３０Ｄは、それぞれ、薄膜キャパシタ２０の各コーナ部２０Ａ〜２０Ｄの近傍を通過する位置に設けられている。貫通ビア３０Ａ〜３０Ｄは、それぞれ、基体１０を貫通するスルーホールの内壁を覆う導電膜３１と、スルーホールに充填された絶縁体３２と、を含んで構成されている。貫通ビア３０Ａ〜３０Ｄを構成する導電膜３１は、薄膜キャパシタ２０の外周領域において、薄膜キャパシタ２０を構成する第１の導電膜２１、誘電体膜２３及び第２の導電膜２２の各々と連続的に接触している。すなわち、導電膜３１は、薄膜キャパシタ２０と接する部分に途切れ目を有していない。基体１０の表裏には、貫通ビア３０Ａ〜３０Ｄにそれぞれ接続されたビアパッド５０が設けられている。
【００２０】
図３は、貫通ビア３０Ａと薄膜キャパシタ２０との接触部分を拡大して示す断面図である。図３に示すように、貫通ビア３０Ａを構成する導電膜３１と、薄膜キャパシタ２０を構成する第１の導電膜２１及び第２の導電膜２２とが一体化され、一体化されたこれらの導電膜によって、誘電体膜２３を挟み込む構造が形成されている。貫通ビア３０Ｂ〜３０Ｄと、薄膜キャパシタ２０との接触部分についても同様である。これにより、薄膜キャパシタ２０が、貫通ビア３０Ａ〜３０Ｄによって拘束され、基体１０の反りに伴う薄膜キャパシタ２０の変形が抑制される。これにより、例えば温度変化によって基体１０に反りが生じた場合における、誘電体膜２３と、第１の導電膜２１または第２の導電膜２２との剥離の発生が抑制される。
【００２１】
図４Ａは、薄膜キャパシタ２０を構成する第１の導電膜２１のパターンの一例を示す平面図である。図４Ｂは、薄膜キャパシタ２０を構成する第２の導電膜２２のパターンの一例を示す平面図である。なお、図４Ａ及び図４Ｂには、貫通ビア３０Ａ〜３０Ｄも併せて示されている。ここで、貫通ビア３０Ｂ及び３０Ｄには、それぞれ、第１の電位（例えばグランド電位）が供給されるものとする。また、貫通ビア３０Ａ及び３０Ｃには、それぞれ、第１の電位とは異なる第２の電位（例えば電源電位または信号電位）が供給されるものとする。
【００２２】
第１の導電膜２１は、貫通ビア３０Ｂ及び３０Ｄに接続されることで第１の電位が供給される第１の部分２１ａと、貫通ビア３０Ａ及び３０Ｃにそれぞれ接続されることで第２の電位が供給され、且つ第１の部分２１ａから分離された第２の部分２１ｂとを有する。第２の部分２１ｂは、それぞれ、貫通ビア３０Ａ及び３０Ｃの外周を囲むリング状とされている。第１の部分２１ａと第２の部分２１ｂとの間には、導電膜が存在しない絶縁領域２１ｃが形成されている。絶縁領域２１ｃは、それぞれ、第２の部分２１ｂの外周を囲むリング状とされている。第１の部分２１ａの面積は、第２の部分２１ｂの面積と比較して顕著に大きい。例えば、第１の導電膜２１は、グランド配線用電極として機能する。
【００２３】
第２の導電膜２２は、貫通ビア３０Ａ及び３０Ｃに接続されることで第２の電位が供給される第３の部分２２ａと、貫通ビア３０Ｂ及び３０Ｄにそれぞれ接続されることで第１の電位が供給され、且つ第３の部分２２ａから分離された第４の部分２２ｂとを有する。第４の部分２２ｂは、それぞれ、貫通ビア３０Ｂ及び３０Ｄの外周を囲むリング状とされている。第３の部分２２ａと第４の部分２２ｂとの間には、導電膜が存在しない絶縁領域２２ｃが形成されている。絶縁領域２２ｃは、例えば、第４の部分２２ｂの外周を囲むリング状とされている。第３の部分２２ａの面積は、第４の部分２２ｂの面積と比較して顕著に大きい。例えば、第２の導電膜２２は、電源配線用電極または信号配線用電極として機能する。
【００２４】
以下に、回路基板１の製造方法について、図５Ａ〜図５Ｈを参照しつつ説明する。はじめに、例えば２０ｍｍ×２０ｍｍの正方形に個片化された薄膜キャパシタ２０を用意する。薄膜キャパシタ２０は、第１の導電膜２１、第２の導電膜２２及びこれらの導電膜の間に挟まれた誘電体膜２３を含んで構成されている（図５Ａ）。
【００２５】
次に、フォトリソグラフィ技術及びエッチング技術を用いて、薄膜キャパシタ２０の第１の導電膜２１に、例えば図４Ａに例示されるようなパターニングを施す（図５Ｂ）。
【００２６】
次に、コア層１１の両面にビルドアップ層１２を構成する絶縁体層１２ａを積層した基体１０の表面に、薄膜キャパシタ２０を積層する。薄膜キャパシタ２０は、パターニングされた第１の導電膜２１が、絶縁体層１２ａの表面に接するように配置される。薄膜キャパシタ２０の平面サイズは、基体１０の平面サイズよりも小さく、基体１０の一部の領域に配置される（図５Ｃ）。
【００２７】
次に、フォトリソグラフィ技術及びエッチング技術を用いて、薄膜キャパシタ２０の第２の導電膜２２に、例えば図４Ｂに例示されるようなパターニングを施す（図５Ｄ）。
【００２８】
次に、コア層１１の両面にビルドアップ層１２を構成する絶縁体層１２ａを更に積層する。薄膜キャパシタ２０は、ビルドアップ層１２の内部に埋設される（図５Ｅ）。
【００２９】
次に、ドリル等の穴あけ加工装置を用いて、コア層１１及びビルドアップ層１２を含む基体１０を薄膜キャパシタ２０とともに貫通する直径１５０μｍ程度のスルーホール４０を形成する（図５Ｆ）。スルーホール４０の各々は、薄膜キャパシタ２０の各コーナ部２０Ａ〜２０Ｄ（図４Ａ、図４Ｂ参照）の近傍を通過する位置に形成される。スルーホール４０の各々は、第１の導電膜２１及び第２の導電膜２２にそれぞれ形成されたパターンに整合するように位置合わせされる。スルーホール４０の内壁には、薄膜キャパシタ２０を構成する第１の導電膜２１、誘電体膜２３及び第２の導電膜２２が表出する。
【００３０】
次に、例えば、無電界めっき法を用いて各スルーホール４０の内壁を覆う、銅等の金属によって構成される導電膜３１を形成する。なお、無電界めっき法と電界めっき法の併用により導電膜３１を形成してもよい。導電膜３１は、スルーホール４０の内壁に表出した、薄膜キャパシタ２０を構成する第１の導電膜２１、誘電体膜２３及び第２の導電膜２２の各々と連続的に接触する（図５Ｇ）。
【００３１】
次に、スルーホール４０の各々に絶縁体３２を充填する。これにより貫通ビア３０Ａ〜３０Ｄが完成する（図５Ｈ）。絶縁体３２の材料として、例えば、エポキシ系樹脂ペースト、エポキシ系熱硬化性インク、ＵＶ（ultraviolet）硬化性インクを用いることが可能である。
【００３２】
次に、例えば、無電界めっき法を用いてビルドアップ層１２の両面に、配線を構成する導電膜を形成する。その後、フォトリソグラフィ技術及びエッチング技術を用いて、導電膜をパターニングすることで、例えば、貫通ビア３０Ａ〜３０Ｄにそれぞれ接続されたビアパッド５０が形成される（図５Ｈ）。
【００３３】
図６は、比較例に係る回路基板１Ｘの構成の一例を示す断面図である。比較例に係る回路基板１Ｘは、貫通ビア３０が薄膜キャパシタ２０を貫通していない点が、開示の技術の実施形態に係る回路基板１と異なる。すなわち、比較例に係る回路基板１Ｘにおいては、貫通ビア３０を構成する導電膜３１が、薄膜キャパシタ２０を構成する第１の導電膜２１、誘電体膜２３及び第２の導電膜２２の各々と連続的に接触する構造が形成されていない。比較例に係る回路基板１Ｘによれば、基体１０の反りに伴う薄膜キャパシタ２０の変形を抑制する構造を有していないので、例えば、温度変化によって基体１０に反りが生じた場合には、図７に示すように、薄膜キャパシタ２０に比較的大きな反りが生じやすい。これにより、誘電体膜２３と、第１の導電膜２１及び第２の導電膜２２との剥離が発生するおそれがある。
【００３４】
一方、開示の技術の実施形態に係る回路基板１においては、貫通ビア３０Ａ〜３０Ｄを構成する導電膜３１が、薄膜キャパシタ２０を構成する第１の導電膜２１、誘電体膜２３及び第２の導電膜２２の各々と連続的に接触する構造が形成されている。これにより、薄膜キャパシタ２０が、貫通ビア３０Ａ〜３０Ｄによって拘束され、基体１０の反りに伴う薄膜キャパシタ２０の変形が抑制される。従って、例えば温度変化によって基体１０に反りが生じた場合における、誘電体膜２３と、第１の導電膜２１または第２の導電膜２２との剥離の発生が抑制される。
【００３５】
また、貫通ビア３０Ａ〜３０Ｄが、薄膜キャパシタ２０の外周領域に対応する位置に配置されることで、薄膜キャパシタ２０の変形を抑制する効果、及び、誘電体膜２３と、第１の導電膜２１または第２の導電膜２２との剥離の発生を抑制する効果が促進される。更に、貫通ビア３０Ａ〜３０Ｄが、薄膜キャパシタ２０の各コーナ部に対応する位置に配置されることで、上記の効果が更に促進される。
【００３６】
回路基板に温度変化を与えた場合における、薄膜キャパシタの変形量及び薄膜キャパシタを構成する導電膜と誘電体膜との接合状態を、シミュレーションにより検証した。図８Ａは、本実施形態に係る回路基板１に対応するシミュレーションモデル５００を示す図である。図８Ｂは、比較例に係るシミュレーションモデル５００Ｘである。
【００３７】
シミュレーションモデル５００、５００Ｘのそれぞれにおいて、基体１００の構造を、コア層１１０の片側にのみビルドアップ層１２０を積層した構造とした。また、第１の導電膜２１０、誘電体膜２３０及び第２の導電膜２２０をこの順で積層した薄膜キャパシタ２００をビルドアップ層１２０に内蔵した。第１の導電膜２１０の材料を銅とし、第２の導電膜２２０の材料をニッケルとし、誘電体膜２３０の材料をチタン酸バリウムとした。本実施形態に係る回路基板１に対応するシミュレーションモデル５００においては、貫通ビア３００を薄膜キャパシタ２００の端部近傍において薄膜キャパシタ２００を貫通する位置に配置した。比較例に係るシミュレーションモデル５００Ｘにおいては、貫通ビアを含まない構造とした。
【００３８】
回路基板の温度を２５℃から２５０℃まで変化させた場合を想定した薄膜キャパシタ２０の反り量は、比較例に係るシミュレーションモデル５００Ｘでは０．８７３ｍｍであった。一方、本実施形態に係る回路基板１に対応するシミュレーションモデル５００では０．３７８ｍｍであった。すなわち、本実施形態に係る回路基板１に対応するシミュレーションモデル５００によれば、比較例に係るシミュレーションモデル５００Ｘに対して薄膜キャパシタ２００の反り量が５７％低減された。
【００３９】
図９Ａは、本実施形態に係る回路基板１に対応するシミュレーションモデル５００について、回路基板の温度を２５℃から２５０℃まで変化させた場合を想定した薄膜キャパシタ２００の端部（図８Ａにおいて点線で囲んだ部分）の状態を示す図である。図９Ｂは、比較例に係るシミュレーションモデル５００Ｘについて、回路基板の温度を２５℃から２５０℃まで変化させた場合を想定した薄膜キャパシタ２００の端部（図８Ｂにおいて点線で囲んだ部分）の状態を示す図である。なお、図９Ａ及び図９Ｂでは、薄膜キャパシタ２００の変形倍率を３０倍に拡大して表示した。図９Ｂに示すように、比較例に係るシミュレーションモデル５００Ｘでは、誘電体膜２３０と第１の導電膜２１０とが剥離した剥離部２４０が確認された。一方、図９Ａに示すように、本実施形態に係る回路基板１に対応するシミュレーションモデル５００では、誘電体膜２３０と第１の導電膜２１０または第２の導電膜２２０との剥離は確認されなかった。
【００４０】
以上のように、開示の技術に実施形態に係る回路基板１によれば、薄膜キャパシタ２０の変形が抑制され、誘電体膜２３と第１の導電膜２１または第２の導電膜２２との剥離の発生が抑制されることが検証された。
【００４１】
以上の説明では、回路基板１が、薄膜キャパシタ２０を貫通する４つの貫通ビア３０Ａ〜３０Ｄを備える構成を例示した。しかしながら、薄膜キャパシタ２０を貫通する貫通ビアの数は、３つ以下または５つ以上であってもよい。回路基板１が、薄膜キャパシタ２０を貫通する少なくとも１つの貫通ビアを備えることで、基体１０の反りに伴う薄膜キャパシタ２０の変形が抑制され、誘電体膜２３と第１の導電膜２１または第２の導電膜２２との剥離の発生が抑制される。
【００４２】
［第２の実施形態］
図１０Ａは、開示の技術の第２の実施形態に係る回路基板が備える薄膜キャパシタを構成する第１の導電膜２１のパターンの一例を示す平面図である。図１０Ｂは、開示の技術の第２の実施形態に係る回路基板が備える薄膜キャパシタを構成する第２の導電膜２２のパターンの一例を示す平面図である。なお、図１０Ａ及び図１０Ｂには、貫通ビア３０Ａ〜３０Ｈも併せて示されている。すなわち、開示の技術の第２の実施形態に係る回路基板は、基体を薄膜キャパシタと共に貫通する貫通ビア３０Ａ〜３０Ｈを備える。ここで、貫通ビア３０Ｂ、３０Ｄ、３０Ｆ、３０Ｈには、それぞれ、第１の電位（例えばグランド電位）が供給されるものとする。また、貫通ビア３０Ａ、３０Ｃ、３０Ｅ、３０Ｇには、それぞれ、第１の電位とは異なる第２の電位（例えば電源電位または信号電位）が供給されるものとする。
【００４３】
図１０Ａ及び図１０Ｂに示すように、本実施形態において、貫通ビア３０Ａ〜３０Ｈは、それぞれ、薄膜キャパシタの外縁を跨ぐ位置に設けられており、薄膜キャパシタの外縁に接している。より具体的には、貫通ビア３０Ａ〜３０Ｈの中心が、薄膜キャパシタの外縁上に位置している。また、貫通ビア３０Ａ及び３０Ｂは、薄膜キャパシタのコーナ部２０Ａの近傍においてコーナ部２０Ａを挟む位置に設けられている。貫通ビア３０Ｃ及び３０Ｄは、薄膜キャパシタのコーナ部２０Ｂの近傍においてコーナ部２０Ｂを挟む位置に設けられている。貫通ビア３０Ｅ及び３０Ｆは、薄膜キャパシタのコーナ部２０Ｃの近傍において、コーナ部２０Ｃを挟む位置に設けられている。貫通ビア３０Ｇ及び３０Ｈは、薄膜キャパシタのコーナ部２０Ｄの近傍において、コーナ部２０Ｄを挟む位置に設けられている。
【００４４】
第１の導電膜２１は、貫通ビア３０Ｂ、３０Ｄ、３０Ｆ、３０Ｈに接続されることで第１の電位が供給される第１の部分２１ａを有する。また、第１の導電膜２１は、貫通ビア３０Ａ、３０Ｃ、３０Ｅ、３０Ｇにそれぞれ接続されることで第２の電位が供給され、且つ第１の部分２１ａから分離された第２の部分２１ｂを有する。第２の部分２１ｂは、それぞれ、貫通ビア３０Ａ、３０Ｃ、３０Ｅ、３０Ｇの外縁に沿った円弧状とされている。第１の部分２１ａと第２の部分２１ｂとの間には、導電膜が存在しない絶縁領域２１ｃが形成されている。絶縁領域２１ｃは、それぞれ、第２の部分２１ｂの外縁に沿った円弧状とされている。第１の部分２１ａの面積は、第２の部分２１ｂの面積と比較して顕著に大きい。例えば、第１の導電膜２１は、グランド配線用電極として機能する。
【００４５】
第２の導電膜２２は、貫通ビア３０Ａ、３０Ｃ、３０Ｅ、３０Ｇに接続されることで第２の電位が供給される第３の部分２２ａを有する。また、第２の導電膜２２は、貫通ビア３０Ｂ、３０Ｄ、３０Ｆ、３０Ｈにそれぞれ接続されることで第１の電位が供給され、且つ第３の部分２２ａから分離された第４の部分２２ｂを有する。第４の部分２２ｂは、それぞれ、貫通ビア３０Ａ、３０Ｃ、３０Ｅ、３０Ｇの外縁に沿った円弧状とされている。第３の部分２２ａと第４の部分２２ｂとの間には、導電膜が存在しない絶縁領域２２ｃが形成されている。絶縁領域２２ｃは、それぞれ、第４の部分２２ｂの外縁に沿った円弧状とされている。第３の部分２２ａの面積は、第４の部分２２ｂの面積と比較して顕著に大きい。例えば、第２の導電膜２２は、電源配線用電極または信号配線用電極として機能する。
【００４６】
本実施形態に係る回路基板の製造方法は、貫通ビア３０Ａ〜３０Ｈを形成するためのスルーホールを、薄膜キャパシタ２０の外縁を通過する位置にそれぞれ形成する工程を含む。
【００４７】
本実施形態に係る回路基板によれば、薄膜キャパシタの外縁上の各コーナ部２０Ａ〜２０Ｄを挟む位置に貫通ビア３０Ａ〜３０Ｈが設けられるので、基体の反りに伴う薄膜キャパシタの変形を抑制する効果が促進される。従って、例えば温度変化によって基体に反りが生じた場合における、誘電体膜２３と、第１の導電膜２１または第２の導電膜２２との剥離の発生を抑制する効果が促進される。
【００４８】
［第３の実施形態］
図１１は、開示の技術の第３の実施形態に係る回路基板１Ａの構成の一例を示す斜視図である。図１２は、図１１における１２−１２線に沿った断面図である。図１３Ａは、回路基板１Ａが備える薄膜キャパシタ２０を構成する第１の導電膜２１のパターンの一例を示す平面図である。図１３Ｂは、回路基板１Ａが備える薄膜キャパシタ２０を構成する第２の導電膜２２のパターンの一例を示す平面図である。なお、図１３Ａ及び図１３Ｂには、貫通ビア３０Ａ〜３０Ｄも併せて示されている。
【００４９】
第３の実施形態に係る回路基板１Ａにおいて、貫通ビア３０Ａ〜３０Ｄは、それぞれ、薄膜キャパシタ２０の各コーナ部２０Ａ〜２０Ｄの頂点を通過する位置に設けられている。より具体的には、貫通ビア３０Ａ〜３０Ｄの中心Ｏが、薄膜キャパシタ２０の各コーナ部２０Ａ〜２０Ｄの頂点に位置している。ここで、貫通ビア３０Ｂ及び３０Ｄには、それぞれ、第１の電位（例えばグランド電位）が供給されるものとする。また、貫通ビア３０Ａ及び３０Ｃには、それぞれ、第１の電位とは異なる第２の電位（例えば電源電位または信号電位）が供給されるものとする。
【００５０】
第１の導電膜２１は、貫通ビア３０Ｂ及び３０Ｄに接続されることで第１の電位が供給される第１の部分２１ａと、貫通ビア３０Ａ及び３０Ｃにそれぞれ接続されることで第２の電位が供給され、且つ第１の部分２１ａから分離された第２の部分２１ｂとを有する。第２の部分２１ｂは、それぞれ、貫通ビア３０Ａ及び３０Ｃの外縁に沿った円弧状とされている。第１の部分２１ａと第２の部分２１ｂとの間には、導電膜が存在しない絶縁領域２１ｃが形成されている。絶縁領域２１ｃは、それぞれ、第２の部分２１ｂの外縁に沿った円弧状とされている。第１の部分２１ａの面積は、第２の部分２１ｂの面積と比較して顕著に大きい。例えば、第１の導電膜２１は、グランド配線用電極として機能する。
【００５１】
第２の導電膜２２は、貫通ビア３０Ａ及び３０Ｃに接続されることで第２の電位が供給される第３の部分２２ａと、貫通ビア３０Ｂ及び３０Ｄにそれぞれ接続されることで第１の電位が供給され、且つ第３の部分２２ａから分離された第４の部分２２ｂとを有する。第４の部分２２ｂは、それぞれ、貫通ビア３０Ｂ及び３０Ｄの外縁に沿った円弧状とされている。第３の部分２２ａと第４の部分２２ｂとの間には、導電膜が存在しない絶縁領域２２ｃが形成されている。絶縁領域２２ｃは、それぞれ、第４の部分２２ｂの外縁に沿った円弧状とされている。第３の部分２２ａの面積は、第４の部分２２ｂの面積と比較して顕著に大きい。例えば、第２の導電膜２２は、電源配線用電極または信号配線用電極として機能する。
【００５２】
本実施形態に係る回路基板１Ａの製造方法は、貫通ビア３０Ａ〜３０Ｄを形成するためのスルーホールを、薄膜キャパシタ２０の各コーナ部２０Ａ〜２０Ｄの中心を通過する位置にそれぞれ形成する工程を含む。
【００５３】
本実施形態に係る回路基板１Ａに温度変化を与えた場合における、薄膜キャパシタの変形量及び薄膜キャパシタを構成する導電膜と誘電体膜との接合状態を、シミュレーションにより検証した。図１４は、回路基板１Ａに対応するシミュレーションモデル５００Ａを示す図である。
【００５４】
シミュレーションモデル５００Ａにおいて、基体１０の構造を、コア層１１０の片側にのみビルドアップ層１２０を積層した構造とした。第１の導電膜２１０、誘電体膜２３０及び第２の導電膜２２０をこの順で積層した薄膜キャパシタ２００をビルドアップ層１２０に内蔵した。第１の導電膜２１０の材料を銅とし、第２の導電膜２２０の材料をニッケルとし、誘電体膜２３０の材料をチタン酸バリウムとした。貫通ビア３００の中心が薄膜キャパシタ２０の終端部を通過する位置に貫通ビア３００を配置した。
【００５５】
回路基板の温度を２５℃から２５０℃まで変化させた場合を想定した薄膜キャパシタ２０の反り量は０．５５６ｍｍであった。すなわち、本実施形態に係る回路基板１Ａに対応するシミュレーションモデル５００Ａによれば、比較例に係るシミュレーションモデル５００Ｘ（図８Ｂ参照）に対して薄膜キャパシタ２００の反り量が３７％低減された。
【００５６】
図１５は、本実施形態に係る回路基板１Ａに対応するシミュレーションモデル５００Ａについて、回路基板の温度を２５℃から２５０℃まで変化させた場合を想定した薄膜キャパシタ２０の端部（図１４において点線で囲んだ部分）の状態を示す図である。なお、図１５では、薄膜キャパシタ２００の変形倍率を３０倍に拡大して表示した。本実施形態に係る回路基板１Ａに対応するシミュレーションモデル５００Ａでは、誘電体膜２３０と第１の導電膜２１０または第２の導電膜２１０との剥離の発生は確認されなかった。
【００５７】
第１の実施形態に係る回路基板１（図１、図２参照）及び第３の実施形態に係る回路基板１Ａ（図１１、図１２参照）の各々について、薄膜キャパシタ２０を構成する誘電体膜２３の貫通ビア３０Ａ〜３０Ｄの近傍領域に作用する応力を、シミュレーションにより取得した。図１６Ａは、第１の実施形態に係る回路基板１について実施した応力シミュレーションの結果を示す図である。図１６Ｂは、第３の実施形態に係る回路基板１Ａについて実施した応力シミュレーションの結果を示す図である。回路基板１及び１Ａの双方において、誘電体膜２３に作用する応力の最大値は１０００ＭＰａ程度であった。第３の実施形態に係る回路基板１Ａにおいては、最大応力が生じる領域の面積が、第１の実施形態に係る回路基板１に対して２０％減となった。
【００５８】
以上のように、開示の技術の第３の実施形態に係る回路基板１Ａによれば、基体１０の反りに伴う薄膜キャパシタ２０の変形が抑制される。従って、例えば温度変化によって基体１０に反りが生じた場合における、誘電体膜２３と、第１の導電膜２１または第２の導電膜２２との剥離の発生が抑制される。また、第１の実施形態に係る回路基板１と比較して、誘電体膜２３における最大応力が生じる領域の面積を小さくすることができるので、応力によって誘電体膜２３が破損するリスクを低減することができる。
【００５９】
［第４の実施形態］
図１７は、開示の技術の第４の実施形態に係る回路基板１Ｂの構成の一例を示す斜視図である。図１８は、図１７における１８−１８線に沿った断面図である。図１９Ａは、回路基板１Ｂが備える薄膜キャパシタ２０を構成する第１の導電膜２１のパターンの一例を示す平面図である。図１９Ｂは、回路基板１Ｂが備える薄膜キャパシタ２０を構成する第２の導電膜２２のパターンの一例を示す平面図である。なお、図１９Ａ及び図１９Ｂには、貫通ビア３０Ａ〜３０Ｅも併せて示されている。
【００６０】
第４の実施形態に係る回路基板１Ｂにおいて、貫通ビア３０Ａ〜３０Ｄは、それぞれ、薄膜キャパシタ２０の各コーナ部２０Ａ〜２０Ｄの近傍を通過する位置に設けられている。貫通ビア３０Ｅは、薄膜キャパシタ２０の中央部を通過する位置に設けられている。ここで、貫通ビア３０Ｂ及び３０Ｄには、それぞれ、第１の電位（例えばグランド電位）が供給されるものとする。また、貫通ビア３０Ａ、３０Ｃ及び３０Ｅには、それぞれ、第１の電位とは異なる第２の電位（例えば電源電位または信号電位）が供給されるものとする。
【００６１】
第１の導電膜２１は、貫通ビア３０Ｂ及び３０Ｄに接続されることで第１の電位が供給される第１の部分２１ａを有する。また、第１の導電膜２１は、貫通ビア３０Ａ、３０Ｃ及び３０Ｅにそれぞれ接続されることで第２の電位が供給され、且つ第１の部分２１ａから分離された第２の部分２１ｂを有する。第２の部分２１ｂは、それぞれ、貫通ビア３０Ａ、３０Ｃ及び３０Ｅの外周を囲むリング状とされている。第１の部分２１ａと第２の部分２１ｂとの間には、導電膜が存在しない絶縁領域２１ｃが形成されている。絶縁領域２１ｃは、それぞれ、第２の部分２１ｂの外周を囲むリング状とされている。第１の部分２１ａの面積は、第２の部分２１ｂの面積と比較して顕著に大きい。例えば、第１の導電膜２１は、グランド配線用電極として機能する。
【００６２】
第２の導電膜２２は、貫通ビア３０Ａ、３０Ｃ及び３０Ｅに接続されることで第２の電位が供給される第３の部分２２ａを有する。また、貫通ビア３０Ｂ及び３０Ｄにそれぞれ接続されることで第１の電位が供給され、且つ第３の部分２２ａから分離された第４の部分２２ｂを有する。第４の部分２２ｂは、それぞれ、貫通ビア３０Ｂ及び３０Ｄの外周を囲むリング状とされている。第３の部分２２ａと第４の部分２２ｂとの間には、導電膜が存在しない絶縁領域２２ｃが形成されている。絶縁領域２２ｃは、例えば、第４の部分２２ｂの外周を囲むリング状とされている。第３の部分２２ａの面積は、第４の部分２２ｂの面積と比較して顕著に大きい。例えば、第２の導電膜２２は、電源配線用電極または信号配線用電極として機能する。
【００６３】
本実施形態に係る回路基板１Ａの製造方法は、貫通ビア３０Ａ〜３０Ｄを形成するためのスルーホールを、薄膜キャパシタ２０の各コーナ部２０Ａ〜２０Ｄの近傍及び中央部を通過する位置にそれぞれ形成する工程を含む。
【００６４】
開示の技術の第４の実施形態に係る回路基板１Ｂによれば、基体１０の反りに伴う薄膜キャパシタ２０の変形が抑制される。従って、例えば温度変化によって基体１０に反りが生じた場合における、誘電体膜２３と、第１の導電膜２１または第２の導電膜２２との剥離の発生が抑制される。また、第４の実施形態に係る回路基板１Ｂによれば、薄膜キャパシタ２０の外周領域を通過する貫通ビア３０Ａ〜３０Ｄに加え、薄膜キャパシタ２０の中央部を通過する貫通ビア３０Ｅを備える。これにより、薄膜キャパシタ２０の変形を抑制する効果、及び、誘電体膜２３と、第１の導電膜２１または第２の導電膜２２との剥離の発生を抑制する効果が促進される。
【００６５】
なお、上記の第１乃至第４の実施形態においては、薄膜キャパシタ２０を、コア層１１の表裏に積層されたビルドアップ層１２のうちの一方にのみ設ける場合を例示した。しかしながら、図２０に示すように、薄膜キャパシタ２０を、コア層１１の表裏に積層されたビルドアップ層１２の双方に設け、回路基板１Ｃを、厚さ方向において対称構造としてもよい。これにより、回路基板１Ｃ自体の反りの発生を抑制することができる。
【００６６】
なお、回路基板１、１Ａ、１Ｂ、１Ｃは、開示の技術における回路基板の一例である。薄膜キャパシタ２０は、開示の技術における積層体の一例である。第１の導電膜２１は、開示の技術における第１の導電膜の一例である。第２の導電膜２２は、開示の技術における第２の導電膜の一例である。誘電体膜２３は、開示の技術における誘電体膜の一例である。貫通ビア３０Ａ〜３０Ｈは、開示の技術における貫通ビアの一例である。導電膜３１は、開示の技術における第３の導電膜の一例である。
【００６７】
以上の第１乃至第４の実施形態に関し、更に以下の付記を開示する。
【００６８】
（付記１）
基体の内部に設けられ、第１の導電膜、前記第１の導電膜に積層された誘電体膜、及び前記誘電体膜に積層された第２の導電膜を含む積層体と、
前記第１の導電膜、前記誘電体膜及び前記第２の導電膜の各々と連続的に接触する第３の導電膜を有し、前記基体を貫通する少なくとも１つの貫通ビアと、
を含む回路基板。
【００６９】
（付記２）
前記積層体の外周領域において、前記第３の導電膜が、前記第１の導電膜、前記誘電体膜及び前記第２の導電膜の各々と接している
付記１に記載の回路基板。
【００７０】
（付記３）
前記積層体は、複数のコーナ部を有し、
複数の前記貫通ビアの各々が、前記コーナ部の各々に対応する位置に設けられている
請求項１または２に記載の回路基板。
【００７１】
（付記４）
前記貫通ビアが、前記積層体の外縁と接している
付記１から付記３のいずれか１つに記載の回路基板。
【００７２】
（付記５）
前記第１の導電膜は、複数の前記貫通ビアのうちの一部の貫通ビアに接続された第１の部分と、複数の前記貫通ビアのうちの他の一部の貫通ビアに接続され、且つ前記第１の部分から分離された第２の部分と、を含み、
前記第２の導電膜は、前記一部の貫通ビアに接続された第３の部分と、前記他の一部の貫通ビアに接続され、且つ前記第３の部分から分離された第４の部分と、を含む
付記１から付記４のいずれか１つに記載の回路基板。
【００７３】
（付記６）
前記基体は、コア層及び前記コア層の一方の面及び他方の面にそれぞれ積層されたビルドアップ層と、を含み、
前記積層体は、前記コア層の一方の面に積層されたビルドアップ層にのみ設けられている
付記１から付記５のいずれか１つに記載の回路基板。
【００７４】
（付記７）
前記積層体のサイズは、前記基体のサイズよりも小さい
付記１から付記６のいずれか１つに記載の回路基板。
【００７５】
（付記８）
第１の導電膜、前記第１の導電膜に積層された誘電体膜、及び前記誘電体膜に積層された第２の導電膜を含む積層体を基体の内部に配置する工程と、
前記基体を前記積層体とともに貫通するスルーホールを形成する工程と、
前記第１の導電膜、前記誘電体膜及び前記第２の導電膜の各々と連続的に接する第３の導電膜を、前記スルーホールの内壁に形成する工程と、
を含む回路基板の製造方法。
【００７６】
（付記９）
前記積層体の外周領域を通過する位置に前記スルーホールを形成する
付記８に記載の製造方法。
【００７７】
（付記１０）
前記積層体は、複数のコーナ部を有し、
前記積層体の前記コーナ部の各々に対応する位置に前記スルーホールを形成する
付記８または付記９に記載の製造方法。
【００７８】
（付記１１）
前記積層体の外縁を通過する位置に前記スルーホールを形成する
付記８から付記１０のいずれか１つに記載の製造方法。
【符号の説明】
【００７９】
１、１Ａ、１Ｂ  回路基板
１０  基体
２０  薄膜キャパシタ
２１  第１の導電膜
２２  第２の導電膜
２３  誘電体膜
３０Ａ〜３０Ｈ  貫通ビア
３１  導電膜
４０  スルーホール
【図１】
2020013924.tif 000003
【図２】
2020013924.tif 000004
【図３】
2020013924.tif 000005
【図４Ａ】
2020013924.tif 000006
【図４Ｂ】
2020013924.tif 000007
【図５Ａ】
2020013924.tif 000008
【図５Ｂ】
2020013924.tif 000009
【図５Ｃ】
2020013924.tif 000010
【図５Ｄ】
2020013924.tif 000011
【図５Ｅ】
2020013924.tif 000012
【図５Ｆ】
2020013924.tif 000013
【図５Ｇ】
2020013924.tif 000014
【図５Ｈ】
2020013924.tif 000015
【図６】
2020013924.tif 000016
【図７】
2020013924.tif 000017
【図８Ａ】
2020013924.tif 000018
【図８Ｂ】
2020013924.tif 000019
【図９Ａ】
2020013924.tif 000020
【図９Ｂ】
2020013924.tif 000021
【図１０Ａ】
2020013924.tif 000022
【図１０Ｂ】
2020013924.tif 000023
【図１１】
2020013924.tif 000024
【図１２】
2020013924.tif 000025
【図１３Ａ】
2020013924.tif 000026
【図１３Ｂ】
2020013924.tif 000027
【図１４】
2020013924.tif 000028
【図１５】
2020013924.tif 000029
【図１６Ａ】
2020013924.tif 000030
【図１６Ｂ】
2020013924.tif 000031
【図１７】
2020013924.tif 000032
【図１８】
2020013924.tif 000033
【図１９Ａ】
2020013924.tif 000034
【図１９Ｂ】
2020013924.tif 000035
【図２０】
2020013924.tif 000036