(57)【要約】【課題】抗折強度を確保可能な低背型の積層セラミック電子部品を提供する。【解決手段】積層セラミック電子部品では、セラミック素体が、第１軸方向を向いた第１及び第２主面と、第１軸に直交する第２軸方向を向いた第１及び第２端面と、第１端面に引き出された第１内部電極と、第１内部電極に対向し、第２端面に引き出された第２内部電極と、を有する。第１外部電極は、第１端面を覆う第１被覆部と、第１被覆部から第２主面に延出する第１延出部と、を有する。第２外部電極は、第２端面を覆う第２被覆部と、第２被覆部から第２主面に延出する第２延出部と、を有する。積層セラミック電子部品では、セラミック素体の厚さをＴ１とし、第１及び第２延出部の厚さをＴ２とすると、Ｔ１＋Ｔ２が５０μｍ以下であり、かつＴ２／（Ｔ１＋Ｔ２）が０．３２以下である。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１軸方向を向いた第１及び第２主面と、前記第１軸に直交する第２軸方向を向いた第１及び第２端面と、前記第１端面に引き出された第１内部電極と、前記第１内部電極に対向し、前記第２端面に引き出された第２内部電極と、を有するセラミック素体と、
前記第１端面を覆う第１被覆部と、前記第１被覆部から前記第２主面に延出する第１延出部と、を有する第１外部電極と、
前記第２端面を覆う第２被覆部と、前記第２被覆部から前記第２主面に延出する第２延出部と、を有する第２外部電極と、
を具備し、
前記セラミック素体の前記第１軸方向の寸法をＴ１とし、前記第１及び第２延出部の前記第１軸方向の寸法をＴ２とすると、Ｔ１＋Ｔ２が５０μｍ以下であり、かつＴ２／（Ｔ１＋Ｔ２）が０．３２以下である
積層セラミック電子部品。
【請求項２】
請求項１に記載の積層セラミック電子部品であって、
前記第１及び第２被覆部の前記第２軸方向の寸法はそれぞれ、前記セラミック素体の前記第２軸方向の寸法の２５％以上である
積層セラミック電子部品。
【請求項３】
請求項１又は２に記載の積層セラミック電子部品であって、
前記第１及び第２外部電極は、スパッタ膜を含む
積層セラミック電子部品。
【請求項４】
請求項１から３のいずれか１項に記載の積層セラミック電子部品であって、
Ｔ２／（Ｔ１＋Ｔ２）が０．０４以上である
積層セラミック電子部品。
【請求項５】
請求項１から４のいずれか１項に記載の積層セラミック電子部品であって、
Ｔ２が２μｍ以上である
積層セラミック電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低背型の積層セラミック電子部品に関する。
【背景技術】
【０００２】
電子機器の小型化に伴って、積層セラミック電子部品の低背化が求められている。特許文献１には、低背型の積層セラミックコンデンサが開示されている。この積層セラミックコンデンサでは、外部電極を薄くした分、セラミック素体を厚くすることによって、厚さ方向の強度を確保している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−１３０９９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、セラミック素体の厚さが５０μｍ以下の超薄型の積層セラミックコンデンサでは、セラミック素体のみによっては厚さ方向の強度を確保できない場合がある。つまり、このような積層セラミックコンデンサでは、特許文献１に記載の技術を採用したとしても、充分な強度が得られにくい。
【０００５】
以上のような事情に鑑み、本発明の目的は、抗折強度を確保可能な低背型の積層セラミック電子部品を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明の一形態に係る積層セラミック電子部品は、セラミック素体と、第１外部電極と、第２外部電極と、を具備する。
上記セラミック素体は、第１軸方向を向いた第１及び第２主面と、上記第１軸に直交する第２軸方向を向いた第１及び第２端面と、上記第１端面に引き出された第１内部電極と、上記第１内部電極に対向し、上記第２端面に引き出された第２内部電極と、を有する。
上記第１外部電極は、上記第１端面を覆う第１被覆部と、上記第１被覆部から上記第２主面に延出する第１延出部と、を有する。
上記第２外部電極は、上記第２端面を覆う第２被覆部と、上記第２被覆部から上記第２主面に延出する第２延出部と、を有する。
上記積層セラミック電子部品では、上記セラミック素体の上記第１軸方向の寸法をＴ１とし、上記第１及び第２延出部の上記第１軸方向の寸法をＴ２とすると、Ｔ１＋Ｔ２が５０μｍ以下であり、かつＴ２／（Ｔ１＋Ｔ２）が０．３２以下である。
【０００７】
この構成のセラミック素体では、被覆部が設けられた第２主面には第２軸方向の応力が加わる一方で、被覆部が設けられていない第１主面には応力が加わらない。つまり、セラミック素体では、第１主面と第２主面との間に応力の差が形成される。これにより、セラミック素体では、第１軸方向の強度が向上するため、高い抗折強度が得られる。
【０００８】
上記第１及び第２被覆部の上記第２軸方向の寸法はそれぞれ、上記セラミック素体の上記第２軸方向の寸法の２５％以上であってもよい。
上記第１及び第２外部電極は、スパッタ膜を含んでもよい。
上記積層セラミック電子部品では、Ｔ２／（Ｔ１＋Ｔ２）が０．０４以上であってもよい。
上記積層セラミック電子部品では、Ｔ２が２μｍ以上であってもよい。
これらの構成では、被覆部によって抗折強度を高める効果をより有効に得ることができる。
【発明の効果】
【０００９】
抗折強度を確保可能な低背型の積層セラミック電子部品を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態に係る積層セラミックコンデンサを模式的に示す斜視図である。
【図２】上記積層セラミックコンデンサのＡ−Ａ'線に沿った断面図である。
【図３】上記積層セラミックコンデンサのＢ−Ｂ'線に沿った断面図である。
【図４】上記積層セラミックコンデンサのセラミック素体の分解斜視図である。
【図５】上記積層セラミックコンデンサの図２を拡大して示す部分断面図である。
【図６】実施例に係る積層セラミックコンデンサの抗折強度測定について説明するための模式図である。
【図７】実施例に係る積層セラミックコンデンサの抗折強度の測定結果を示すグラフである。
【発明を実施するための形態】
【００１１】
以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、適宜相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。
【００１２】
［積層セラミックコンデンサ１０の全体構成］
図１〜３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ−Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ−Ｂ'線に沿った断面図である。
【００１３】
積層セラミックコンデンサ１０は、低背型に構成され、例えば厚さ（Ｚ軸方向の寸法）を５０μｍ以下とすることができる。また、積層セラミックコンデンサ１０では、例えば、長手方向（Ｘ軸方向）の寸法を０．４ｍｍ〜２．０ｍｍとすることができ、短手方向（Ｙ軸方向）の寸法を０．２ｍｍ〜１．０ｍｍとすることができる。
【００１４】
より具体的に、積層セラミックコンデンサ１０のサイズは、例えば、０．４ｍｍ×０．２ｍｍ×５０μｍ、０．６ｍｍ×０．３ｍｍ×５０μｍ、１．０ｍｍ×０．５ｍｍ×５０μｍなどとすることができる。勿論、積層セラミックコンデンサ１０は、これら以外にも様々なサイズとすることができる。
【００１５】
積層セラミックコンデンサ１０は、セラミック素体１１と、第１外部電極１４と、第２外部電極１５と、を具備する。セラミック素体１１は、積層セラミックコンデンサ１０の本体として構成され、Ｘ軸方向に長尺に形成されている。外部電極１４，１５はそれぞれ、セラミック素体１１の表面を部分的に覆っている。
【００１６】
セラミック素体１１は、Ｘ軸方向を向いた２つの端面と、Ｙ軸方向を向いた２つの側面と、Ｚ軸方向を向いた２つの主面と、を含む６面体形状を有する。なお、セラミック素体１１は厳密に６面体形状でなくてもよく、例えば、セラミック素体１１の各面が曲面であってもよく、セラミック素体１１が全体として丸みを帯びた形状であってもよい。
【００１７】
第１外部電極１４は、セラミック素体１１の一方の端面を覆う第１被覆部１４ａと、第１被覆部１４ａからセラミック素体１１のＺ軸方向下側の主面のみにＸ軸方向に沿って延出する第１延出部１４ｂと、を有する。これにより、第１外部電極１４では、Ｘ−Ｚ平面に平行な断面がＬ字状となっている。
【００１８】
第２外部電極１５は、セラミック素体１１の他方の端面を覆う第２被覆部１５ａと、第２被覆部１５ａからセラミック素体１１のＺ軸方向下側の主面のみにＸ軸方向に沿って延出する第２延出部１５ｂと、を有する。これにより、第２外部電極１５でも、Ｘ−Ｚ平面に平行な断面がＬ字状となっている。
【００１９】
セラミック素体１１のＺ軸方向の寸法である厚さＴ１は、４５μｍ以下である。このようにセラミック素体１１の厚さＴ１を非常に小さくすることにより、外部電極１４，１５の延出部１４ｂ，１５ｂの厚さを含めた積層セラミックコンデンサ１０の厚さを５０μｍ以下とすることが可能となる。
【００２０】
この一方で、セラミック素体１１の厚さＴ１を非常に小さくすると、セラミック素体１１における厚さＴ１に対する長手方向の寸法の比率（アスペクト比）が大きくなる。これにより、セラミック素体１１では、長手方向における抗折強度が小さくなるため、長手方向の中央部に加わる厚さ方向の応力によって亀裂などの機械的損傷が発生しやすくなる。
【００２１】
セラミック素体１１では、厚さＴ１が長手方向の寸法の５分の１以下である場合に、特に機械的損傷が発生しやすくなる。セラミック素体１１には、様々なタイミングで厚さ方向の応力が加わることが考えられるが、特に、積層セラミックコンデンサ１０の実装時に加わる厚さ方向の応力に耐えることが求められる。
【００２２】
つまり、積層セラミックコンデンサ１０は、セラミック素体１１の一方の主面の中央部を吸着保持するチップマウンタによって基板に実装される。このとき、チップマウンタからセラミック素体１１の主面に厚さ方向の応力が加わる。セラミック素体１１単体では、この応力に耐える抗折強度が得られない場合がある。
【００２３】
本実施形態では、セラミック素体１１におけるＺ軸方向上側の第１主面とＺ軸方向下側の第２主面との間にＸ軸方向の応力の差を設ける。これにより、セラミック素体１１では、第１主面に加わる応力が、第１主面及び第２主面に沿ってＸ軸方向に分散されることにより、局所的に集中しにくくなるため、抗折強度が向上する。
【００２４】
具体的に、積層セラミックコンデンサ１０では、セラミック素体における第１主面と第２主面との間の応力の差が外部電極１４，１５の延出部１４ｂ，１５ｂによって形成される。つまり、セラミック素体１１では、延出部１４ｂ，１５ｂによって第２主面のみに圧縮応力又は収縮応力を加えることができる。
【００２５】
延出部１４ｂ，１５ｂからセラミック素体１１の第２主面に充分な応力を加えるために、延出部１４ｂ，１５ｂのＸ軸方向の寸法Ｌ２はそれぞれ、セラミック素体１１のＸ軸方向の寸法Ｌ１の２５％以上であることが好ましい。つまり、セラミック素体１１の第２主面の半分以上の領域が延出部１４ｂ，１５ｂに覆われていることが好ましい。
【００２６】
延出部１４ｂ，１５ｂからセラミック素体１１の第２主面に加わる応力の種類及び大きさは、例えば、外部電極１４，１５の形成方法によって制御可能である。本実施形態では、外部電極１４，１５の下地膜をスパッタリング法で形成することにより、延出部１４ｂ，１５ｂにおける応力の種類及び大きさを制御可能となる。
【００２７】
積層セラミックコンデンサ１０のＺ軸方向の寸法である厚さは、セラミック素体１１の厚さＴ１と、延出部１４ｂ，１５ｂの厚さＴ２と、の合計（Ｔ１＋Ｔ２）として表すことができる。つまり、積層セラミックコンデンサ１０では、厚さ（Ｔ１＋Ｔ２）が５０μｍ以下となるように、厚さＴ１，Ｔ２の比率を決定可能である。
【００２８】
延出部１４ｂ，１５ｂによってセラミック素体１１の第２主面に充分な応力を加えるためには、積層セラミックコンデンサ１０の厚さ（Ｔ１＋Ｔ２）に対して延出部１４ｂ，１５ｂの厚さＴ２がある程度確保されていることが好ましい。具体的に、積層セラミックコンデンサ１０では、Ｔ２／（Ｔ１＋Ｔ２）が０．０４以上であることが好ましい。
【００２９】
また、同様の観点から、積層セラミックコンデンサ１０では、延出部１４ｂ，１５ｂの厚さＴ２が、２μｍ以上であることが好ましく、４μｍ以上であることが更に好ましい。また、この場合、積層セラミックコンデンサ１０の実装時に延出部１４ｂ，１５ｂにおける半田喰われを防止することできるという効果も得られる。
【００３０】
この一方で、積層セラミックコンデンサ１０の厚さ（Ｔ１＋Ｔ２）に対する延出部１４ｂ，１５ｂの厚さＴ２の比率を大きくしすぎると、セラミック素体１１の厚さＴ１が小さくなりすぎ、セラミック素体１１単体としての抗折強度が不充分となる。したがって、セラミック素体１１の厚さＴ１がある程度確保されている必要がある。
【００３１】
具体的に、積層セラミックコンデンサ１０では、Ｔ２／（Ｔ１＋Ｔ２）が０．３２以下となるように、厚さＴ１，Ｔ２の比率が決定される。また、積層セラミックコンデンサ１０では、Ｔ２／（Ｔ１＋Ｔ２）が０．３以下であることが好ましい。これにより、積層セラミックコンデンサ１０の長手方向における抗折強度が向上する。
【００３２】
つまり、積層セラミックコンデンサ１０では、厚さＴ１，Ｔ２の比率を上記のようにすることにより、延出部１４ｂ，１５ｂを設けない構成や、延出部１４ｂ，１５ｂをセラミック素体１１の両方の主面に設ける構成よりも高い抗折強度が得られやすくなる。したがって、延出部１４ｂ，１５ｂによる効果がより有効に得られる。
【００３３】
なお、延出部１４ｂ，１５ｂの厚さＴ２は均一でなくてもよい。この場合、延出部１４ｂ，１５ｂの厚さＴ２は、延出部１４ｂ，１５ｂの厚さの最大値として規定することができる。また、外部電極１４，１５の被覆部１４ａ，１５ａのＸ軸方向の寸法である厚さＴ３は、延出部１４ｂ，１５ｂの厚さＴ２と同程度であっても、異なっていてもよい。
【００３４】
外部電極１４，１５はそれぞれ、電気の良導体により形成され、積層セラミックコンデンサ１０の端子として機能する。外部電極１４，１５を形成する電気の良導体としては、例えば、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分とする金属や合金を用いることができる。
【００３５】
外部電極１４，１５は、応力を発現可能な構成であればよく、特定の構成に限定されない。例えば、外部電極１４，１５は、単層構造であっても複層構造であってもよい。複層構造の外部電極１４，１５は、例えば、下地膜と表面膜との２層構造や、下地膜と中間膜と表面膜との３層構造として構成されていてもよい。
【００３６】
下地膜は、例えば、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分として形成することができる。本実施形態では、スパッタリング法によって下地膜を形成する。しかし、下地膜は、スパッタリング法以外に、例えば、スプレー法などでも形成することもできる。
【００３７】
中間膜は、例えば、白金（Ｐｔ）、パラジウム（Ｐｄ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）などを主成分として形成することができる。表面膜は、例えば、銅（Ｃｕ）、錫（Ｓｎ）、パラジウム（Ｐｄ）、金（Ａｕ）、亜鉛（Ｚｎ）などを主成分として形成することができる。中間膜及び表面膜は、例えば、電解メッキ法などで形成することができる。
【００３８】
セラミック素体１１は、容量形成部１６と、カバー部１７と、サイドマージン部１８と、を有する。容量形成部１６は、セラミック素体１１のＹ軸及びＺ軸方向における中央部に配置されている。カバー部１７は容量形成部１６をＺ軸方向から覆い、サイドマージン部１８は容量形成部１６をＹ軸方向から覆っている。
【００３９】
より詳細に、カバー部１７は、容量形成部１６のＺ軸方向両側にそれぞれ配置されている。サイドマージン部１８は、容量形成部１６のＹ軸方向両側にそれぞれ配置されている。カバー部１７及びサイドマージン部１８は、主に、容量形成部１６を保護するとともに、容量形成部１６の周囲の絶縁性を確保する機能を有する。
【００４０】
容量形成部１６には、複数の第１内部電極１２と、複数の第２内部電極１３と、が設けられている。内部電極１２，１３は、いずれもＸ−Ｙ平面に沿って延びるシート状であり、Ｚ軸方向に沿って交互に配置されている。内部電極１２，１３は、容量形成部１６においてＺ軸方向に相互に対向している。
【００４１】
図４は、セラミック素体１１の分解斜視図である。セラミック素体１１は、図４に示すようなシートが積層された構造を有している。容量形成部１６及びサイドマージン部１８は、内部電極１２，１３が印刷されたシートで構成することができる。カバー部１７は、内部電極１２，１３が印刷されていないシートで構成することができる。
【００４２】
図２に示すように、第１内部電極１２は、第１外部電極１４側のセラミック素体１１の端面に引き出され、第１外部電極１４に接続されている。第２内部電極１３は、第２外部電極１５側のセラミック素体１１の端面に引き出され、第２外部電極１５に接続されている。これにより、内部電極１２，１３が外部電極１４，１５と導通している。
【００４３】
また、第１内部電極１２は、第２外部電極１５との間に間隔をあけて配置され、第２外部電極１５から絶縁されている。第２内部電極１３は、第１外部電極１４との間に間隔をあけて配置され、第１外部電極１４から絶縁されている。つまり、第１内部電極１２は第１外部電極１４のみと導通し、第２内部電極１３は第２外部電極１５のみと導通している。
【００４４】
内部電極１２，１３はそれぞれ、電気の良導体により形成され、積層セラミックコンデンサ１０の内部電極として機能する。内部電極１２，１３を形成する電気の良導体としては、例えばニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分とする金属や合金が用いられる。
【００４５】
容量形成部１６は、誘電体セラミックスによって形成されている。積層セラミックコンデンサ１０では、内部電極１２，１３間の各誘電体セラミック層の容量を大きくするため、容量形成部１６を形成する材料として高誘電率の誘電体セラミックスが用いられる。高誘電率の誘電体セラミックスとしては、例えば、チタン酸バリウム（ＢａＴｉＯ３）に代表される、バリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の材料が挙げられる。
【００４６】
また、容量形成部１６を構成する誘電体セラミックスは、チタン酸バリウム系以外にも、チタン酸ストロンチウム（ＳｒＴｉＯ３）系、チタン酸カルシウム（ＣａＴｉＯ３）系、チタン酸マグネシウム（ＭｇＴｉＯ３）系、ジルコン酸カルシウム（ＣａＺｒＯ３）系、チタン酸ジルコン酸カルシウム（Ｃａ（Ｚｒ，Ｔｉ）Ｏ３）系、ジルコン酸バリウム（ＢａＺｒＯ３）系、酸化チタン（ＴｉＯ２）系などであってもよい。
【００４７】
カバー部１７及びサイドマージン部１８も、誘電体セラミックスによって形成されている。カバー部１７及びサイドマージン部１８を形成する材料は、絶縁性セラミックスであればよいが、容量形成部１６と同様の組成系の材料を用いることより、製造効率が向上するとともに、セラミック素体１１における内部応力が抑制される。
【００４８】
上記の構成により、積層セラミックコンデンサ１０では、外部電極１４，１５の間に電圧が印加されると、容量形成部１６において内部電極１２，１３の間の複数の誘電体セラミック層に電圧が加わる。これにより、積層セラミックコンデンサ１０では、外部電極１４，１５の間の電圧に応じた電荷が蓄えられる。
【００４９】
なお、積層セラミックコンデンサ１０の構成は、特定の構成に限定されず、積層セラミックコンデンサ１０に求められるサイズや性能などに応じて、公知の構成を適宜採用可能である。例えば、各内部電極１２，１３の枚数や、内部電極１２，１３の間の誘電体セラミック層の厚さは、適宜決定可能である。
【００５０】
［外部電極１４，１５の詳細構成］
図５は、図２を拡大して示す積層セラミックコンデンサ１０の部分断面図である。図５は、第２外部電極１５のＺ軸方向上端部付近を示している。なお、積層セラミックコンデンサ１０では、第１外部電極１４が第２外部電極１５と同様の構成を有するため、図５には第２外部電極１５の符号に併せて第１外部電極１４の符号も付している。
【００５１】
積層セラミックコンデンサ１０では、外部電極１４，１５が、スパッタリング法で形成されたスパッタ膜１４ｃ，１５ｃと、電解メッキ法で形成されたメッキ膜１４ｄ，１５ｄで構成されている。スパッタ膜１４ｃ，１５ｃは、下地膜として構成される。メッキ膜１４ｄ，１５ｄは、単層構造であっても複層構造であってもよい。
【００５２】
スパッタ膜１４ｃ，１５ｃは、セラミック素体１１の端面に設けられている。メッキ膜１４ｄ，１５ｄはスパッタ膜１４ｃ，１５ｃの全体を覆い、スパッタ膜１４ｃ，１５ｃの周囲に回り込んでいる。外部電極１４，１５では、スパッタ膜１４ｃ，１５ｃを形成するスパッタリングの条件によって、延出部１４ｂ，１５ｂの応力を制御可能である。
【００５３】
スパッタ膜１４ｃ，１５ｃのＺ軸方向上端部は、セラミック素体１１の第１主面からＺ軸方向に寸法Ｔ４だけ間隔をあけて配置されていることが好ましい。これにより、メッキ膜１４ｄ，１５ｄがスパッタ膜１４ｃ，１５ｃのＺ軸方向上側に回り込んでも、外部電極１４，１５がセラミック素体１１の第１主面からＺ軸方向に突出しにくくなる。
【００５４】
外部電極１４，１５におけるセラミック素体１１の第１主面からの突出を防止するために、スパッタ膜１４ｃ，１５ｃとセラミック素体１１の第１主面との間の寸法Ｔ４は、外部電極１４，１５の被覆部１４ａ，１５ａ上におけるメッキ膜１４ｄ，１５ｄのＸ軸方向の寸法である厚さＴ５よりも大きいことが好ましい。
【００５５】
また、外部電極１４，１５におけるセラミック素体１１の第１主面からの突出を防止するために、メッキ膜１４ｄ，１５ｄのＺ軸方向上端部も、セラミック素体１１の第１主面からＺ軸方向に寸法Ｔ６だけ間隔をあけて配置されていることが好ましい。寸法Ｔ６は、５μｍ以上であることが更に好ましい。
【００５６】
なお、外部電極１４，１５では、スパッタ膜１４ｃ，１５ｃがＺ軸方向にカバー部１７まで到達していることが好ましい。これにより、すべての内部電極１２，１３がスパッタ膜１４ｃ，１５ｃによって一括して接続されるため、内部電極１２，１３と外部電極１４，１５とをより確実に接続することができる。
【００５７】
［実施例］
積層セラミックコンデンサ１０について、厚さ（Ｔ１＋Ｔ２）を４５μｍに統一し、厚さ（Ｔ１＋Ｔ２）に対する延出部１４ｂ，１５ｂの厚さＴ２の比率Ｔ２／（Ｔ１＋Ｔ２）が異なる４種類のサンプルを作製した。いずれのサンプルにおいても、Ｘ軸方向の寸法を１．０ｍｍとし、Ｙ軸方向の寸法を０．５ｍｍとした。
【００５８】
各サンプルのセラミック素体１１は、内部電極を形成するための導電性ペーストが適宜印刷された誘電体セラミックスのグリーンシートの積層体を切断して得られたチップを焼成することによって作製した。セラミック素体１１の焼成温度は、１０００℃〜１４００℃とした。
【００５９】
積層セラミックコンデンサ１０について、セラミック素体１１の焼成時における収縮量を考慮した上で、厚さ０．５〜３μｍのグリーンシートの積層数を調整することによって、セラミック素体１１の厚さＴ１が４１μｍ、３８μｍ、３２μｍ、２９μｍ、２５μｍの５種類のサンプルを作製した。
【００６０】
各サンプルの外部電極１４，１５は、スパッタリング法で成膜した下地膜にメッキ処理を施すことにより形成した。各サンプルの外部電極１４，１５の延出部１４ｂ，１５ｂの厚さＴ２は、メッキ処理の条件（電流及び時間など）を調整することによって４μｍ、７μｍ、１３μｍ、１６μｍ、２０μｍとした。
【００６１】
以上により得られた積層セラミックコンデンサ１０のサンプルについて、抗折強度測定を行った。図６は、抗折強度測定について説明するための模式図である。抗折強度測定には、Ｚ軸方向下方に窪む凹部Ｓ１が設けられた架台Ｓと、架台Ｓの凹部Ｓ１のＺ軸方向上方に配置された押圧子Ｐと、を用いる。
【００６２】
架台Ｓの凹部Ｓ１のＸ軸方向の寸法は、各サンプルの長手方向の寸法の０．６倍である。また、押圧子ＰのＺ軸方向下端部は、半径５００μｍの円弧状の断面となるように形成されている。各サンプルは、長手方向において凹部Ｓ１を跨ぎ、押圧子Ｐがセラミック素体１１の主面の中央部に対向するように、架台Ｓ上にセットされる。
【００６３】
図６は、積層セラミックコンデンサ１０のサンプルを架台Ｓ上にセットした状態を示す。この状態から、押圧子ＰをＺ軸方向下方に移動させ、各サンプルのＺ軸方向上面に対して、各サンプルに機械的損傷が発生するまでＺ軸方向下方への応力を加える。この間、押圧子Ｐから各サンプルに加えている荷重を逐次測定した。
【００６４】
そして、各サンプルに機械的損傷が発生したときの荷重を各サンプルの抗折強度とした。図７は、各サンプルの抗折強度の測定結果を示すグラフである。図７の横軸は各サンプルにおける厚さ（Ｔ１＋Ｔ２）に対する延出部１４ｂ，１５ｂの厚さＴ２の比率Ｔ２／（Ｔ１＋Ｔ２）を示し、図７の縦軸は各サンプルの抗折強度を規格化した相対値を示している。
【００６５】
図７を参照すると、Ｔ２／（Ｔ１＋Ｔ２）の増加に伴って、抗折強度が低下していることがわかる。より詳細に、０＜Ｔ２／（Ｔ１＋Ｔ２）≦０．３２の範囲では抗折強度の低下が直線的であるのに対し、Ｔ２／（Ｔ１＋Ｔ２）が０．３２を超えると抗折強度が急激に低下していることがわかる。
【００６６】
これにより、積層セラミックコンデンサ１０では、Ｔ２／（Ｔ１＋Ｔ２）を０．３２以下とすることにより、高い抗折強度が得られる傾向があることが確認された。また、積層セラミックコンデンサ１０では、Ｔ２／（Ｔ１＋Ｔ２）が０．０４以上であれば、高い抗折強度が得られることが確認された。
【００６７】
［その他の実施形態］
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。
【００６８】
例えば、積層セラミックコンデンサ１０では、外部電極１４，１５がセラミック素体１１の端面からＺ軸方向下側の主面のみならずＹ軸方向を向いた両側面のうち少なくとも一方にも延出していてもよい。つまり、積層セラミックコンデンサ１０の外部電極１４，１５では、Ｘ−Ｙ平面に沿った断面がＵ字状又はＬ字状であってもよい。
【００６９】
また、上記実施形態では積層セラミック電子部品の一例として積層セラミックコンデンサ１０について説明したが、本発明は一対の外部電極を有する積層セラミック電子部品全般に適用可能である。このような積層セラミック電子部品としては、例えば、チップバリスタ、チップサーミスタ、積層インダクタなどが挙げられる。
【符号の説明】
【００７０】
１０…積層セラミックコンデンサ
１１…セラミック素体
１２，１３…内部電極
１４，１５…外部電極
１４ａ，１５ａ…被覆部
１４ｂ，１５ｂ…延出部
１４ｃ，１５ｃ…スパッタ膜
１４ｄ，１５ｄ…メッキ膜
１６…容量形成部
１７…カバー部
１８…サイドマージン部
【図１】
2020013846.tif 000003
【図２】
2020013846.tif 000004
【図３】
2020013846.tif 000005
【図４】
2020013846.tif 000006
【図５】
2020013846.tif 000007
【図６】
2020013846.tif 000008
【図７】
2020013846.tif 000009
【手続補正書】
【提出日】令和1年6月4日(2019.6.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１軸方向を向いた第１及び第２主面と、前記第１軸に直交する第２軸方向を向いた第１及び第２端面と、前記第１端面に引き出された第１内部電極と、前記第１内部電極に対向し、前記第２端面に引き出された第２内部電極と、を有するセラミック素体と、
前記第１端面を覆う第１被覆部と、前記第１被覆部から前記第２主面に延出する第１延出部と、を有する第１外部電極と、
前記第２端面を覆う第２被覆部と、前記第２被覆部から前記第２主面に延出する第２延出部と、を有する第２外部電極と、
を具備し、
前記セラミック素体の前記第１軸方向の寸法をＴ１とし、前記第１及び第２延出部の前記第１軸方向の寸法をＴ２とすると、Ｔ１＋Ｔ２が５０μｍ以下であり、かつＴ２／（Ｔ１＋Ｔ２）が０．３２以下である
積層セラミック電子部品。
【請求項２】
請求項１に記載の積層セラミック電子部品であって、
前記第１及び第２延出部の前記第２軸方向の寸法はそれぞれ、前記セラミック素体の前記第２軸方向の寸法の２５％以上である
積層セラミック電子部品。
【請求項３】
請求項１又は２に記載の積層セラミック電子部品であって、
前記第１及び第２外部電極は、スパッタ膜を含む
積層セラミック電子部品。
【請求項４】
請求項１から３のいずれか１項に記載の積層セラミック電子部品であって、
Ｔ２／（Ｔ１＋Ｔ２）が０．０４以上である
積層セラミック電子部品。
【請求項５】
請求項１から４のいずれか１項に記載の積層セラミック電子部品であって、
Ｔ２が２μｍ以上である
積層セラミック電子部品。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
この構成のセラミック素体では、延出部が設けられた第２主面には第２軸方向の応力が加わる一方で、延出部が設けられていない第１主面には応力が加わらない。つまり、セラミック素体では、第１主面と第２主面との間に応力の差が形成される。これにより、セラミック素体では、第１軸方向の強度が向上するため、高い抗折強度が得られる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
上記第１及び第２延出部の上記第２軸方向の寸法はそれぞれ、上記セラミック素体の上記第２軸方向の寸法の２５％以上であってもよい。
上記第１及び第２外部電極は、スパッタ膜を含んでもよい。
上記積層セラミック電子部品では、Ｔ２／（Ｔ１＋Ｔ２）が０．０４以上であってもよい。
上記積層セラミック電子部品では、Ｔ２が２μｍ以上であってもよい。
これらの構成では、延出部によって抗折強度を高める効果をより有効に得ることができる。
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
2020013846.tif 000010