(57)【要約】【課題】位相雑音の低い周波数信号を出力することが可能なＰＬＬ装置を提供する。【解決手段】電圧制御発振部１は、制御電圧に応じた周波数を持つアナログの出力信号を発振し、ＡＤＣ２１は出力信号を帰還信号としてディジタルに変換する。直交復調部３は帰還信号を直交復調して同相成分（Ｉ成分）、直交成分（Ｑ成分）を取得し、位相差検出部４は帰還信号のＩ成分、Ｑ成分と、比較信号出力部４１から出力された出力信号の設定周波数を持つ比較信号のＩ成分、Ｑ成分とに基づき、前記ディジタル周波数信号と前記比較信号との位相差を求める。ループフィルタ５は位相差に対応する制御電圧値を出力し、ＤＡＣ２２にて制御電圧に変換して電圧制御発振部１に供給する。【選択図】図１
2020182031.tif 000002
【特許請求の範囲】
【請求項１】
制御電圧に応じた周波数を持つアナログの出力信号を発振する電圧制御発振部と、
前記出力信号、または当該出力信号を予め設定した分周数で分周して得られた分周信号を帰還信号としてディジタルに変換するアナログ／ディジタル変換部と、
前記ディジタルの帰還信号を直交復調して同相成分（Ｉ成分）、直交成分（Ｑ成分）を取得する直交復調部と、
前記帰還信号が前記出力信号である場合は、前記出力信号の設定周波数を持ち、前記帰還信号が前記分周信号である場合は、前記設定周波数を前記分周数で分周した周波数を持つ比較信号のＩ成分、Ｑ成分を出力する比較信号出力部と、
前記帰還信号のＩ成分、Ｑ成分と、前記比較信号のＩ成分、Ｑ成分とに基づき、前記ディジタル周波数信号と前記比較信号との位相差を求める位相差検出部と、
前記位相差検出部にて求めた位相差に対応する制御電圧値を出力するループフィルタと、
前記ループフィルタにて得られた制御電圧値をディジタル／アナログ変換し、制御電圧として前記電圧制御発振部に供給するためのディジタル／アナログ変換部と、を備えたことを特徴とするＰＬＬ装置。
【請求項２】
制御電圧に応じた周波数を持つアナログの出力信号を発振する電圧制御発振部と、
前記出力信号、または当該出力信号を予め設定した分周数で分周して得られた分周信号を帰還信号としてディジタルに変換するアナログ／ディジタル変換部と、
前記ディジタルの帰還信号を直交復調して同相成分（Ｉ成分）、直交成分（Ｑ成分）を取得する直交復調部と、
前記帰還信号が前記出力信号である場合は、前記出力信号の設定周波数を持ち、前記帰還信号が前記分周信号である場合は、前記設定周波数を前記分周数で分周した周波数を持つ比較信号のＩ成分、Ｑ成分を出力する比較信号出力部と、
前記帰還信号のＩ成分、Ｑ成分と、前記比較信号のＩ成分、Ｑ成分とに基づき、前記ディジタル周波数信号と前記比較信号との位相差を求める位相差検出部と、
前記位相差検出部にて求めた位相差をディジタル／アナログ変換するディジタル／アナログ変換部と、
前記アナログ変換後の位相差に対応する制御電圧値を前記電圧制御発振部に供給するためのループフィルタと、を備えたことを特徴とするＰＬＬ装置。
【請求項３】
前記アナログ／ディジタル変換部に動作クロックを供給する動作クロック供給部を備え、前記動作クロック供給部から供給される動作クロックとして、前記出力信号よりも低雑音の周波数信号を用いることを特徴とする請求項１または２に記載のＰＬＬ装置。
【請求項４】
前記動作クロック供給部から、前記アナログ／ディジタル変換部と前記ディジタル／アナログ変換部とに共通の動作クロックを供給することを特徴とする請求項３に記載のＰＬＬ装置。
【請求項５】
前記直交復調部は、ディジタルの帰還信号をヒルベルト変換して前記Ｑ成分を得るヒルベルトフィルタを含むことを特徴とする請求項１ないし４のいずれか一つに記載のＰＬＬ装置。
【請求項６】
前記比較信号出力部は、前記比較信号の振幅を前記Ｉ成分として出力し、この比較信号から位相が９０°ずれた周波数信号の振幅を前記Ｑ成分として出力するＤＤＳであることを特徴とする請求項１ないし５のいずれか一つに記載のＰＬＬ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相雑音の低い周波数信号を出力する技術に関する。
【背景技術】
【０００２】
電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）から出力される周波数信号を安定化させる技術として、ＰＬＬ（Phased Locked Loop）装置が知られている。ＰＬＬ装置は、ＶＣＯから出力され、必要に応じて分周された周波数信号と、安定な基準周波数信号との位相比較を行い、その位相差に応じてＶＣＯの制御電圧を調節することにより、安定した周波数信号を得る。
【０００３】
例えば移動局における局発振部や無線通信機器の試験用信号源、放送機器などにおいては、周波数シンセサイザなどの標準信号発生器が用いられており、ＰＬＬ装置はこのような機器に利用される。一般に通信分野において、他のチャンネルとの混信を避けるために雑音が少ないことが要求される。特に、近年のように電波が過密化している状況下では雑音が少なく、周波数安定性の高いＰＬＬ装置が求められている。
【０００４】
ここで特許文献１には、ＶＣＯから出力された周波数信号をディジタル変換した後、周波数ω０／２πの正弦波信号で直交検波を行い、これらの信号の周波数差に対応し、複素表示された回転ベクトルを取り出す周波数シンセサイザが記載されている。当該周波数シンセサイザにおいては、ＶＣＯの設定出力周波数に対応して計算された回転ベクトルの周波数と、実際に得られた回転ベクトルの周波数との差分値に基づいてＶＣＯの制御電圧が調節される。  
しかしながら、当該技術はＰＬＬ装置から出力される周波数信号の位相雑音の抑圧に着目した技術ではない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−７４２９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明はこのような事情の下になされたものであり、位相雑音の低い周波数信号を出力することが可能なＰＬＬ装置を提供する。
【課題を解決するための手段】
【０００７】
本発明に係るＰＬＬ装置は、制御電圧に応じた周波数を持つアナログの出力信号を発振する電圧制御発振部と、
前記出力信号、または当該出力信号を予め設定した分周数で分周して得られた分周信号を帰還信号としてディジタルに変換するアナログ／ディジタル変換部と、
前記ディジタルの帰還信号を直交復調して同相成分（Ｉ成分）、直交成分（Ｑ成分）を取得する直交復調部と、
前記帰還信号が前記出力信号である場合は、前記出力信号の設定周波数を持ち、前記帰還信号が前記分周信号である場合は、前記設定周波数を前記分周数で分周した周波数を持つ比較信号のＩ成分、Ｑ成分を出力する比較信号出力部と、
前記帰還信号のＩ成分、Ｑ成分と、前記比較信号のＩ成分、Ｑ成分とに基づき、前記ディジタル周波数信号と前記比較信号との位相差を求める位相差検出部と、
前記位相差検出部にて求めた位相差に対応する制御電圧値を出力するループフィルタと、
前記ループフィルタにて得られた制御電圧値をディジタル／アナログ変換し、制御電圧として前記電圧制御発振部に供給するためのディジタル／アナログ変換部と、を備えたことを特徴とする。
【０００８】
また、他の発明のＰＬＬ装置は、制御電圧に応じた周波数を持つアナログの出力信号を発振する電圧制御発振部と、
前記出力信号、または当該出力信号を予め設定した分周数で分周して得られた分周信号を帰還信号としてディジタルに変換するアナログ／ディジタル変換部と、
前記ディジタルの帰還信号を直交復調して同相成分（Ｉ成分）、直交成分（Ｑ成分）を取得する直交復調部と、
前記帰還信号が前記出力信号である場合は、前記出力信号の設定周波数を持ち、前記帰還信号が前記分周信号である場合は、前記設定周波数を前記分周数で分周した周波数を持つ比較信号のＩ成分、Ｑ成分を出力する比較信号出力部と、
前記帰還信号のＩ成分、Ｑ成分と、前記比較信号のＩ成分、Ｑ成分とに基づき、前記ディジタル周波数信号と前記比較信号との位相差を求める位相差検出部と、
前記位相差検出部にて求めた位相差をディジタル／アナログ変換するディジタル／アナログ変換部と、
前記アナログ変換後の位相差に対応する制御電圧値を前記電圧制御発振部に供給するためのループフィルタと、を備えたことを特徴とする。
【０００９】
上述の各ＰＬＬ装置は、以下の構成を備えていてもよい。  
（ａ）前記アナログ／ディジタル変換部に動作クロックを供給する動作クロック供給部を備え、前記動作クロック供給部から供給される動作クロックとして、前記出力信号よりも低雑音の周波数信号を用いること。前記動作クロック供給部から、前記アナログ／ディジタル変換部と前記ディジタル／アナログ変換部とに共通の動作クロックを供給すること。  
（ｂ）前記直交復調部は、ディジタルの帰還信号をヒルベルト変換して前記Ｑ成分を得るヒルベルトフィルタを含むこと。
（ｃ）前記比較信号出力部は、前記比較信号の振幅を前記Ｉ成分として出力し、この比較信号から位相が９０°ずれた周波数信号の振幅を前記Ｑ成分として出力するＤＤＳであること。
【発明の効果】
【００１０】
本発明によれば、電圧制御発振部の出力信号から得られたディジタルの帰還信号のＩ成分、Ｑ成分と、出力信号の設定周波数に対応する周波数を持つディジタルの比較信号のＩ成分、Ｑ成分とを比較してこれらの信号の位相差を求めることにより出力信号の位相雑音を低減できる。
【図面の簡単な説明】
【００１１】
【図１】従来のＰＬＬ装置のブロック図である。
【図２】実施形態に係るＰＬＬ装置のブロック図である。
【図３】前記ＰＬＬ装置に係る位相雑音の特性図である。
【発明を実施するための形態】
【００１２】
初めに、図１を参照しながら位相雑音特性に関し、従来のアナログＰＬＬ装置が持つ課題について説明する。  
ＶＣＯ１からは、外部及び分周器６１へ向けて、周波数信号である出力信号が出力される。分周器６１にてＮ分周された周波数信号は、帰還信号として位相比較器６３へ入力され、外部の基準信号源６２から供給された基準信号との位相比較が行われる。位相比較器６３は位相差に対応するパルス幅を持つ信号を出力し、チャージポンプ６４にて前記パルス幅に応じた平均電流または平均電圧を持つパルス信号を出力する。ループフィルタ５はチャージポンプ６４から出力されたパルス信号を平均化して、前記周波数差に対応する制御電圧をＶＣＯ１に供給する。
【００１３】
上述の構成を備えるＰＬＬ装置において、図３に例示するように、ＶＣＯ１単体での位相雑音特性は、設定周波数であるキャリア周波数（本例では９５０ＭＨｚ）の近傍位置から、周波数差（オフセット周波数）が大きくなるにつれて傾きが徐々になだらかになった後、フロア雑音となる。  
ＰＬＬ装置は、ＶＣＯ１の出力信号を分周して得られた帰還信号の位相と、基準信号の位相とを同期させることにより、位相雑音が抑圧された安定した周波数信号を得ることができる。
【００１４】
上述のＰＬＬ装置の原理によれば、ＶＣＯ１よりも十分に位相雑音が低い基準信号を用いれば、位相雑音特性が基準信号に一致した、高品質の出力周波数が得られるようにも思える。しかしながら、実際の出力周波数の位相雑音は、ＰＬＬ装置を構成する各機器に起因する位相雑音の影響も受ける。
なお、図３に示す例において、基準信号の中心周波数は２７０ＭＨｚであるが、同図中には、中心周波数を９５０ＭＨｚに換算したものを示してある。
【００１５】
ここで、ＰＬＬ装置の過渡応答特性に係る２つの指数であるダンピングファクタζ、及び自然周波数ｆｎとループフィルタ５のカットオフ周波数ｆＬＦとの間には下記（１）式の関係がある。
ｆｎ＝ｆＬＦ／（２ζ）    …（１）
また、自然周波数ｆｎは、下記（２）式で表される。
ｆｎ＝{（Ｋｐ・Ｋｖ）／（Ｎ・Ａ）}０．５／（２π）    …（２）
但し、Ｋｐは位相比較器６３のゲイン、ＫｖはＶＣＯ１のゲイン、Ｎは分周器６１の分周数、Ａはループフィルタ５により決まる定数である。
【００１６】
通常、ダンピングファクタζはおよそ０．７に設定されるので、（１）より自然周波数ｆｎはループフィルタ５のカットオフ周波数ｆＬＦよりも低い。従って、キャリア周波数から自然周波数までの周波数差範囲は、ＰＬＬ装置の作用により、位相雑音が基準信号と同程度まで抑圧される領域といえる。
【００１７】
しかしながら従来構成のＰＬＬ装置では、図３中に破線で示すように、周波数差が大きくなるに連れ、ＰＬＬ装置の出力周波数に対する位相雑音の抑圧効果が徐々に低下した後、位相雑音はほぼ一定（図３の例では−１２０ｄＢｃ／Ｈｚ程度）になってしまう。
【００１８】
発明者は、基準信号の位相雑音からの主要な増加要因は、分周器６１における分周数に応じて発生する位相雑音（２０ｌｏｇ（１０Ｎ）、Ｎは分周数）、位相比較器６３及びチャージポンプ６４にて発生する雑音電力、ＰＬＬ装置により抑圧された後のＶＣＯ１の雑音電力に起因するものであることを特定した。これらのうち、位相比較器６３及びチャージポンプ６４の雑音電力は、１０ｄＢ分程度を占める大きな要因であることが分かった。
【００１９】
一般に、ＰＬＬ装置の過渡応答特性を向上させるためには、自然周波数ｆｎを高くすることが好ましい。しかしながら（１）式によると、自然周波数を高くした場合は、ループフィルタ５のカットオフ周波数も高くなり、上述のＰＬＬ装置内の各機器に起因する位相雑音が顕在化する領域が広がってしまう。  
そこで本実施形態のＰＬＬ装置は、従来の位相比較器６３及びチャージポンプ６４に替えて、位相雑音の発生しにくい位相比較手法を採用することにより、出力信号の位相雑音の低減を図っている。以下、図２を参照しながら、実施の形態に係るＰＬＬ装置の構成について説明する。なお、図２において、図１を用いて説明したものと共通の構成要素には、図１にて用いたものと同じ符号を付してある。
【００２０】
本例のＰＬＬ装置は、ＶＣＯ１から出力される出力信号を帰還信号として用いる。既述のように、分周器６１にて発生する位相雑音を削減するため、図１に示す例では分周器６１を設けていないが、必要に応じて分周器６１を設け、分周信号を帰還信号としてもよい。
【００２１】
帰還信号は、アナログ／ディジタル変換部（ＡＤＣ：Analog Digital Converter）２１に入力されてディジタルに変換される。ここで、ＡＤＣ２１を動作させる動作クロックは、キャリア周波数の近傍領域における位相雑音特性を決めるので、図１を用いて説明した従来のＰＬＬ装置で位相比較に用いられる基準信号と同程度に位相雑音特性の良いものを用いることが好ましい。  
この観点で、動作クロックの中心周波数がキャリア周波数と一致するように換算したとき、オフセット周波数が１００Ｈｚ〜１０ｋＨｚの範囲で、出力信号よりも４０〜７０ｄＢｃ／Ｈｚ位相雑音が低いものを用いることが好ましい。
【００２２】
動作クロックの周波数が、出力信号の設定周波数（キャリア周波数）の２倍以下であるアンダーサンプリングを行っても位相雑音の特性は劣化しない。但し、折り返し周波数の現れる位置を特定して、後段のＬＰＦ１１にて除去可能な位置に折り返し周波数が現れることを確認する必要がある。
【００２３】
ＡＤＣ２１にてディジタル化された帰還信号は、直交復調部３にて直交復調され、同相成分（Ｉ成分；Ｉ_１）と直交成分（Ｑ成分；Ｑ_１）とを取得する処理が行われる。例えば直交復調部３はヒルベルトフィルタにより構成され、ディジタルの帰還信号をそのままＩ成分として出力し、当該帰還信号をヒルベルト変換して、位相を９０°進めた信号をＱ成分として出力する。  
ヒルベルトフィルタは演算処理が簡素なので、演算処理に伴うレイテンシーの増加を抑えることができる。レイテンシーを小さく抑えることにより、ループフィルタ５のループ大域幅を広げても、位相雑音の増大を抑制することができる。
【００２４】
なお、直交復調部３はヒルベルトフィルタにより構成する場合に限定されるものではない。例えば所定の周波数信号と、この周波数信号から位相が９０°進んだ周波数信号とを用いてディジタルの帰還信の直交検波を行い、Ｉ成分、Ｑ成分を取り出してもよい。
【００２５】
直交復調部３から出力された帰還信号のＩＱ成分（ＩＱ_１＝（Ｉ_１，Ｑ_１）に対しては、ＤＤＳ（Direct Digital Synthesizer）部４１から出力された比較信号のＩ成分（Ｉ_２）、Ｑ成分（Ｑ_２）との位相差を求める演算が行われる。ＤＤＳ部４１を含む、本ＰＬＬ装置のディジタル回路は、例えばＦＰＧＡ（Field-Programmable Gate Array）により構成する場合を例示できる。このとき、ＦＰＧＡの動作クロック（ＤＤＳ部４１の動作クロック）については、ＦＰＧＡを正常に作動させることができるものであれば、位相雑音特性に係る制約はない。
【００２６】
ＤＤＳ部４１に対しては、ＶＣＯ１の設定周波数と、ＤＤＳ部４１の動作クロックの周波数とから求めた設定データ（ｆ_ｄａｔａ）が入力される。ＤＤＳ部４１は、この設定データに基づき不図示のテーブルに格納された振幅データを読み出して、設定周波数を持つ比較信号のＩ成分（Ｉ_２）を出力する。当該ＤＤＳ部４１は、前記Ｉ成分より位相が９０°進んだＱ成分（Ｑ_２）を並行して出力する構成となっている。ＤＤＳ部４１は本例の比較信号出力部に相当する。  
なお、帰還信号が分周器６１で分周されている場合は、ＤＤＳ部４１は設定周波数を分周数Ｎで分周した周波数を持つ比較信号のＩ成分、Ｑ成分を出力する。
【００２７】
位相ローテータ４は、直交復調部３から取得した帰還信号のＩＱ_１＝（Ｉ_１，Ｑ_１）と、ＤＤＳ部４１から取得した比較信号のＩＱ_２＝（Ｉ_１，Ｑ_１）の共役数ＩＱ_２’＝（Ｉ_１，−Ｑ_１）との乗算を行い、ｅ（ｊω１ｔ）×ｅ（−ω２ｔ）＝ｅ（ｊ（ω１−ω２）ｔ）を求める。ここで、ω１、ω２は、各々、帰還信号、比較信号の角速度である。
【００２８】
帰還信号と比較信号との位相差が十分に小さいとき、当該位相差（（ω１−ω２）ｔ）は、前記乗算値のＱ成分（「Ｑ_３」とする）の値にほぼ等しい。そこで位相ローテータ４は、前記Ｑ_３を帰還信号と比較信号との位相差としてループフィルタ５に出力する。
【００２９】
ループフィルタ５は、位相ローテータ４にて求めた位相差Ｑ_３に対応するディジタルの制御電圧値として出力し、ディジタル／アナログ変換部（ＤＡＣ： Digital Analog Converter）２２は当該制御電圧値をアナログに変換して制御電圧とする。ここで、ＡＤＣ２１と同様の理由で、ＤＡＣ２２の動作クロックについても、基準信号と同程度に位相雑音特性の良いものを用いることが好ましい。
【００３０】
ＬＰＦ１１は、ＡＤＣ２１にてアンダーサンプリングが行われている場合に発生する折り返し周波数を含む高周波成分を除去し、制御電圧としてＶＣＯ１に供給する。  
上述の構成を備えた実施形態に係るＰＬＬ装置によれば、図３中に太い実線で示すように、破線で示した従来ＰＬＬ装置にて位相雑音がほぼ一定になる領域での特性を改善することができた。なお、この特性改善のうち、従来ＰＬＬ装置に設けられていた分周器６１を設けていないことに伴う改善は、既述のように「２０ｌｏｇ（１０Ｎ）、Ｎは分周数」に相当する。また、３００Ｈｚ近傍のハムスプリアス（低周波領域の不要スプリアス）を除けば９０ｄＢｃ以下のスプリアスは３本であり、スプリアス特性も優れている。
【００３１】
上述の構成を備えるＰＬＬ装置によれば、ＶＣＯ１の出力信号から得られたディジタルの帰還信号のＩ成分、Ｑ成分と、出力信号の設定周波数に対応する周波数を持つディジタルの比較信号のＩ成分、Ｑ成分とを比較してこれらの信号の位相差を求めることにより出力信号の位相雑音を低減できる。
【００３２】
ここで図２には、ループフィルタ５の後段にＤＡＣ２２を配置したＰＬＬ装置の例を示したが、これらの機器５、２２の配置を入れ替えてもよい。  
即ち、位相ローテータ４にて求めた位相差Ｑ_３をＤＡＣ２２にてアナログに変換し、次いで、ループフィルタ５がアナログの位相差に対応する制御電圧を出力し、ＶＣＯ１に向けて供給する構成としてもよい。
【００３３】
このように、ＰＬＬ装置を構成する機器の位相雑音が低くなっているので、ＰＬＬ装置の過渡応答特性を向上させるため、自然周波数ｆｎを高く設定すると共に、ループフィルタ５のカットオフ周波数を高くしたとしても、位相雑音特性の悪化が抑えられる。
【符号の説明】
【００３４】
１          ＶＣＯ
２１        ＡＤＣ
２２        ＤＡＣ
３          直交復調部
４          位相ローテータ
４１        ＤＤＳ部
５          ループフィルタ
６２        基準信号源
【図１】
2020182031.tif 000003
【図２】
2020182031.tif 000004
【図３】
2020182031.tif 000005