(57)【要約】【課題】小面積で保護対象素子の耐圧破壊を防ぐ。【解決手段】クランプ回路１２は、電子回路の構成要素としてノードｎ１１とノードｎ１２との間に接続された第１導電型（例えばＰチャネル型）のトランジスタＭＰ１を保護対象素子とする。クランプ回路１２は、電子回路の非動作時にトランジスタＭＰ１のドレイン・ソース間電圧を制限するクランプ素子として、ノードｎ１２とノードｎ１３との間に接続され、その制御端がノードｎ１４に接続された第２導電型（例えばＮチャネル型）のトランジスタＭＮ１を有する。ノードｎ１２は、クランプ回路１２がなければ電子回路の非動作時にハイインピーダンスとなるノードである。ノードｎ１３及びｎ１４には、それぞれ、電子回路の動作時にトランジスタＭＮ１がオフし、電子回路の非動作時にトランジスタＭＮ１がオンする電圧Ｖ３及びＶ４が印加されている。【選択図】図９Ａ
2020072286.tif 000002
【特許請求の範囲】
【請求項１】
電子回路の構成要素として第１ノードと第２ノードとの間に接続された第１導電型の第１トランジスタを保護対象素子とするクランプ回路であって、
前記電子回路の非動作時に前記第１トランジスタの両端間電圧を制限するクランプ素子として、前記第２ノードと第３ノードとの間に接続され、その制御端が第４ノードに接続された第２導電型の第２トランジスタを有し、
前記第２ノードは、前記クランプ回路がなければ前記電子回路の非動作時にハイインピーダンスとなるノードであり、
前記第３ノード及び前記第４ノードには、それぞれ、前記電子回路の動作時に前記第２トランジスタがオフし、前記電子回路の非動作時に前記第２トランジスタがオンする電圧が印加されていることを特徴とするクランプ回路。
【請求項２】
前記第１トランジスタがＰチャネル型又はｐｎｐ型であり、前記第２トランジスタがＮチャネル型又はｎｐｎ型であり、前記電子回路の動作時における前記第２ノードの印加電圧をＶ２とし、前記第３ノードの印加電圧をＶ３とし、前記第４ノードの印加電圧をＶ４とし、前記第２トランジスタのオンスレッショルド電圧をＶｔｈとし、Ｖ４≦Ｖ２＋ＶｔｈかつＶ３＞Ｖ４−Ｖｔｈが成立することを特徴とする請求項１に記載のクランプ回路。
【請求項３】
前記第１トランジスタがＮチャネル型又はｎｐｎ型であり、前記第２トランジスタがＰチャネル型又はｐｎｐ型であり、前記電子回路の動作時における前記第２ノードの印加電圧をＶ２とし、前記第３ノードの印加電圧をＶ３とし、前記第４ノードの印加電圧をＶ４とし、前記第２トランジスタのオンスレッショルド電圧をＶｔｈとし、Ｖ４≧Ｖ２−ＶｔｈかつＶ３＜Ｖ４＋Ｖｔｈが成立することを特徴とする請求項１に記載のクランプ回路。
【請求項４】
前記電子回路は、基準電流に応じたミラー電流を生成するカレントミラーであり、前記第１トランジスタは、前記基準電流が入力される入力トランジスタとペアを成して前記ミラー電流を出力する出力トランジスタとして用いられていることを特徴とする請求項１〜請求項３のいずれか一項に記載のクランプ回路。
【請求項５】
前記カレントミラーは、前記第１トランジスタを複数用いて前記ミラー電流を複数系統に出力する多出力型であり、前記第２トランジスタは、前記第１トランジスタ毎に設けられており、前記第２トランジスタの制御端は、共通に接続されていることを特徴とする請求項４に記載のクランプ回路。
【請求項６】
前記カレントミラーは、前記基準電流をオン／オフする機能を備えていることを特徴とする請求項４または請求項５に記載のクランプ回路。
【請求項７】
前記カレントミラーは、カスコード型であり、前記基準電流のオン時には前記第２ノードが所定のバイアス電圧に固定されることを特徴とする請求項６に記載のクランプ回路。
【請求項８】
前記第４ノードの印加電圧を定めるダイオード又はダイオード接続トランジスタと、前記ダイオード又は前記ダイオード接続トランジスタの駆動電流を生成する電流源と、をさらに有することを特徴とする請求項１〜請求項７のいずれか一項に記載のクランプ回路。
【請求項９】
前記第４ノードは、前記第１トランジスタの制御端に接続されていることを特徴とする請求項１〜請求項７のいずれか一項に記載のクランプ回路。
【請求項１０】
前記第３ノードは、前記第１ノードまたは前記第４ノードに接続されていることを特徴とする請求項１〜請求項９のいずれか一項に記載のクランプ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書中に開示されている発明は、クランプ回路に関する。
【背景技術】
【０００２】
図１０は、カレントミラーの第１従来例を示す図である。本従来例のカレントミラー１００において、トランジスタＭ１は、基準電流Ｉ１が入力される入力トランジスタに相当し、トランジスタＭ２〜Ｍ４は、それぞれ、トランジスタＭ１とペアを成してミラー電流Ｉｍ１〜Ｉｍ３を出力する出力トランジスタに相当する。
【０００３】
このようなカレントミラー１００に高い入力電圧ＶＩＮ（例えば４０Ｖ）が印加される場合には、トランジスタＭ１〜Ｍ４として、それぞれ、入力電圧ＶＩＮ以上のドレイン・ソース間耐圧を持つ高耐圧素子（例えば５０Ｖ耐圧素子）を使用する必要がある。
【０００４】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平６−２５９０３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、トランジスタＭ１〜Ｍ４として高耐圧素子を用いると、それぞれの相対ばらつき（サイズ比のばらつき）が大きくなるので、ミラー電流Ｉｍ１〜Ｉｍ３の出力精度が悪化してしまう。なお、トランジスタＭ１〜Ｍ４のサイズを大型化すれば、それぞれの相対ばらつきを低減し得るが、カレントミラー１００の面積が大きくなってしまう。
【０００７】
図１１Ａ及び図１１Ｂは、カレントミラーの第２従来例を示す図である。なお、図１１Ａはカレントミラー動作時（Ｉ１オン時）の様子を示しており、図１１Ｂはカレントミラー停止時（Ｉ１オフ時）の様子を示している。
【０００８】
本従来例のカレントミラー１００は、先出のトランジスタＭ１〜Ｍ４に加えてトランジスタＭ５〜Ｍ８を有するカスコード型である。なお、トランジスタＭ１〜Ｍ４としては、低耐圧素子（対サブストレート耐圧は十分に高い素子であり、例えば５〜７Ｖ耐圧素子）が使用されている。一方、トランジスタＭ５〜Ｍ８には、高耐圧素子が使用されている。
【０００９】
ミラー電流Ｉｍ１〜Ｉｍ３は、トランジスタＭ１〜Ｍ４のサイズ比で決定される。トランジスタＭ１〜Ｍ４は、低耐圧素子なので、相対精度が良く、面積も小さい。ただし、トランジスタＭ２〜Ｍ４は、それぞれのドレイン・ソース間耐圧が低いので、トランジスタＭ６〜Ｍ８を用いてトランジスタＭ２〜Ｍ４それぞれのドレイン・ソース間電圧を抑える必要がある。
【００１０】
具体的に述べると、図１１Ａで示したように、カレントミラー１００の動作時（＝基準電流Ｉ１のオン時）には、トランジスタＭ２〜Ｍ４それぞれのドレイン・ソース間電圧が所定のバイアス電圧（＝トランジスタＭ１〜Ｍ８それぞれのオンスレッショルド電圧Ｖｔｈ、簡単のために全て同値と仮定）で一定となる。そのため、トランジスタＭ２〜Ｍ４が低耐圧素子でも問題なく動作する。
【００１１】
なお、トランジスタＭ６〜Ｍ８は、それぞれ、トランジスタＭ２〜Ｍ４それぞれのドレイン・ソース間電圧をクランプすることを目的として設けられており、それぞれの相対ばらつきは、ミラー電流Ｉｍ１〜Ｉｍ３の出力精度に殆ど影響しない。そのため、トランジスタＭ６〜Ｍ８は、小さいサイズでも足りる。
【００１２】
また、トランジスタＭ６〜Ｍ８を設けることにより、トランジスタＭ２〜Ｍ４それぞれのドレイン・ソース間電圧を定格電圧以下にクランプする効果のほか、トランジスタＭ１〜Ｍ４それぞれのドレイン・ソース間電圧を固定することで、ミラー電流Ｉｍ１〜Ｉｍ３の電源依存性を改善する効果も享受することができる。
【００１３】
このように、本従来例のカレントミラー１００は、その動作時（＝基準電流Ｉ１のオン時）には特に問題を生じないが、図１１Ｂで示したように、その非動作時（＝基準電流Ｉ１のオフ時）にノードＡ、Ｂ及びＣがハイインピーダンスとなる。そのため、ノードＡ、Ｂ及びＣの電位は、トランジスタＭ２〜Ｍ４に流れるリーク電流と、トランジスタＭ６〜Ｍ８に流れるリーク電流とのバランスで決定される。
【００１４】
仮に、トランジスタＭ２〜Ｍ４に流れるリーク電流よりも、トランジスタＭ６〜Ｍ８に流れるリーク電流の方が大きい場合、ノードＡ、Ｂ及びＣの電位は、どんどん低下していくので、最終的にはトランジスタＭ２〜Ｍ４それぞれのドレイン・ソース間耐圧を超え、素子の破壊に至るおそれがある。
【００１５】
図１２Ａ及び図１２Ｂは、カレントミラーの第３従来例を示す図である。なお、図１２Ａはカレントミラー動作時（Ｉ１オン時）の様子を示しており、図１２Ｂはカレントミラー停止時（Ｉ１オフ時）の様子を示している。
【００１６】
本従来例のカレントミラー１００では、上記の課題（＝非動作時のリーク電流による低耐圧素子の破壊）を解決するために、トランジスタＭ２〜Ｍ４に対して並列に、ツェナーダイオードＤ１〜Ｄ３が挿入されている。なお、ツェナーダイオードＤ１〜Ｄ３の降伏電圧Ｖｚは、トランジスタＭ２〜Ｍ４それぞれのドレイン・ソース間耐圧よりも低い。
【００１７】
これにより、カレントミラー１００の非動作時（＝基準電流Ｉ１のオフ時）において、トランジスタＭ６〜Ｍ８のリーク電流が原因で、トランジスタＭ２〜Ｍ４それぞれのドレイン・ソース間電圧が上昇しようとしても、これを定格電圧以下に抑えることができる。
【００１８】
また、カレントミラー１００の動作時（＝基準電流Ｉ１のオン時）には、先述の通り、トランジスタＭ５〜Ｍ８の働きで、トランジスタＭ２〜Ｍ４それぞれのドレイン・ソース間電圧がオンスレッショルド電圧Ｖｔｈに固定される。従って、ツェナーダイオードＤ１〜Ｄ３が動作することは無く、カレントミラー１００の動作に影響を及ぼすことはない。
【００１９】
しかしながら、本従来例のカレントミラー１００では、ミラー電流の出力系統毎にツェナーダイオードを設ける必要がある。図１２Ａ及び図１２Ｂでは、カレントミラー１００が３本の出力系統を持つので、最低３つのツェナーダイオードが必要となるが、出力系統が増えれば、その本数に応じてツェナーダイオードも増やす必要がある。ツェナーダイオードは、決して小さい素子ではないので、その数が増えれば、カレントミラー１００の面積を増大させる要因となってしまう。
【００２０】
本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、小面積で保護対象素子の耐圧破壊を防ぐクランプ回路を提供することを目的とする。
【課題を解決するための手段】
【００２１】
本明細書中に開示されているクランプ回路は、電子回路の構成要素として第１ノードと第２ノードとの間に接続された第１導電型の第１トランジスタを保護対象素子とするものであって、前記電子回路の非動作時に前記第１トランジスタの両端間電圧を制限するクランプ素子として、前記第２ノードと第３ノードとの間に接続され、その制御端が第４ノードに接続された第２導電型の第２トランジスタを有し、前記第２ノードは、前記クランプ回路がなければ前記電子回路の非動作時にハイインピーダンスとなるノードであり、前記第３ノード及び前記第４ノードには、それぞれ、前記電子回路の動作時に前記第２トランジスタがオフし、前記電子回路の非動作時に前記第２トランジスタがオンする電圧が印加されている構成（第１の構成）とされている。
【００２２】
なお、第１の構成から成るクランプ回路において、前記第１トランジスタがＰチャネル型又はｐｎｐ型であり、前記第２トランジスタがＮチャネル型又はｎｐｎ型であり、前記電子回路の動作時における前記第２ノードの印加電圧をＶ２とし、前記第３ノードの印加電圧をＶ３とし、前記第４ノードの印加電圧をＶ４とし、前記第２トランジスタのオンスレッショルド電圧をＶｔｈとし、Ｖ４≦Ｖ２＋ＶｔｈかつＶ３＞Ｖ４−Ｖｔｈが成立する構成（第２の構成）にするとよい。
【００２３】
また、第１の構成から成るクランプ回路において、前記第１トランジスタがＮチャネル型又はｎｐｎ型であり、前記第２トランジスタがＰチャネル型又はｐｎｐ型であり、前記電子回路の動作時における前記第２ノードの印加電圧をＶ２とし、前記第３ノードの印加電圧をＶ３とし、前記第４ノードの印加電圧をＶ４とし、前記第２トランジスタのオンスレッショルド電圧をＶｔｈとし、Ｖ４≧Ｖ２−ＶｔｈかつＶ３＜Ｖ４＋Ｖｔｈが成立する構成（第３の構成）にするとよい。
【００２４】
また、第１〜第３いずれかの構成から成るクランプ回路において、前記電子回路は、基準電流に応じたミラー電流を生成するカレントミラーであり、前記第１トランジスタは、前記基準電流が入力される入力トランジスタとペアを成して前記ミラー電流を出力する出力トランジスタとして用いられている構成（第４の構成）にするとよい。
【００２５】
また、第４の構成から成るクランプ回路において、前記カレントミラーは、前記第１トランジスタを複数用いて前記ミラー電流を複数系統に出力する多出力型であり、前記第２トランジスタは、前記第１トランジスタ毎に設けられており、前記第２トランジスタの制御端は、共通に接続されている構成（第５の構成）にするとよい。
【００２６】
また、第４または第５の構成から成るクランプ回路において、前記カレントミラーは、前記基準電流をオン／オフする機能を備えている構成（第６の構成）にするとよい。
【００２７】
また、第６の構成から成るクランプ回路において、前記カレントミラーは、カスコード型であり、前記基準電流のオン時には前記第２ノードが所定のバイアス電圧に固定される構成（第７の構成）にするとよい。
【００２８】
また、第１〜第７いずれかの構成から成るクランプ回路は、前記第４ノードの印加電圧を定めるダイオード又はダイオード接続トランジスタと、前記ダイオード又は前記ダイオード接続トランジスタの駆動電流を生成する電流源とをさらに有する構成（第８の構成）にするとよい。
【００２９】
また、第１〜第７いずれかの構成から成るクランプ回路において、前記第４ノードは、前記第１トランジスタの制御端に接続されている構成（第９の構成）にするとよい。
【００３０】
また、第１〜第９いずれかの構成から成るクランプ回路において、前記第３ノードは、前記第１ノードまたは前記第４ノードに接続された構成（第１０の構成）にするとよい。
【発明の効果】
【００３１】
本明細書中に開示されている発明によれば、小面積で保護対象素子の耐圧破壊を防ぐことのできるクランプ回路を提供することが可能となる。
【図面の簡単な説明】
【００３２】
【図１Ａ】カレントミラーとクランプ回路の第１実施形態（Ｉ１オン時）を示す図
【図１Ｂ】カレントミラーとクランプ回路の第１実施形態（Ｉ１オフ時）を示す図
【図２Ａ】カレントミラーとクランプ回路の第２実施形態（Ｉ１オン時）を示す図
【図２Ｂ】カレントミラーとクランプ回路の第２実施形態（Ｉ１オフ時）を示す図
【図３Ａ】カレントミラーとクランプ回路の第３実施形態（Ｉ１オン時）を示す図
【図３Ｂ】カレントミラーとクランプ回路の第３実施形態（Ｉ１オフ時）を示す図
【図４Ａ】カレントミラーとクランプ回路の第４実施形態（Ｉ１オン時）を示す図
【図４Ｂ】カレントミラーとクランプ回路の第４実施形態（Ｉ１オフ時）を示す図
【図５Ａ】カレントミラーとクランプ回路の第５実施形態（Ｉ３オン時）を示す図
【図５Ｂ】カレントミラーとクランプ回路の第５実施形態（Ｉ３オフ時）を示す図
【図６Ａ】カレントミラーとクランプ回路の第６実施形態（Ｉ３オン時）を示す図
【図６Ｂ】カレントミラーとクランプ回路の第６実施形態（Ｉ３オフ時）を示す図
【図７Ａ】カレントミラーとクランプ回路の第７実施形態（Ｉ３オン時）を示す図
【図７Ｂ】カレントミラーとクランプ回路の第７実施形態（Ｉ３オフ時）を示す図
【図８Ａ】カレントミラーとクランプ回路の第８実施形態（Ｉ３オン時）を示す図
【図８Ｂ】カレントミラーとクランプ回路の第８実施形態（Ｉ３オフ時）を示す図
【図９Ａ】クランプ回路の第９実施形態（第１〜４実施形態の上位概念）を示す図
【図９Ｂ】クランプ回路の第１０実施形態（第５〜８実施形態の上位概念）を示す図
【図１０】カレントミラーの第１従来例を示す図
【図１１Ａ】カレントミラーの第２従来例（動作時）を示す図
【図１１Ｂ】カレントミラーの第２従来例（停止時）を示す図
【図１２Ａ】カレントミラーの第３従来例（動作時）を示す図
【図１２Ｂ】カレントミラーの第３従来例（停止時）を示す図
【発明を実施するための形態】
【００３３】
＜第１実施形態＞
図１Ａ及び図１Ｂは、カレントミラー及びこれに導入されるクランプ回路の第１実施形態を示す図である。なお、図１Ａはカレントミラー動作時（Ｉ１オン時）の様子を示しており、図１Ｂはカレントミラー停止時（Ｉ１オフ時）の様子を示している。
【００３４】
本実施形態において、カレントミラー１０は、基準電流Ｉ１に応じて３系統のミラー電流Ｉｍ１〜Ｉｍ３を生成する多出力型であり、Ｐチャネル型ＭＯＳ電界効果トランジスタＭ１〜Ｍ８と電流源ＣＳ１を含む。
【００３５】
トランジスタＭ１〜Ｍ４それぞれのソースは、いずれも、入力電圧ＶＩＮ（例えば４０Ｖ）の印加端に接続されている。トランジスタＭ１〜Ｍ４それぞれのゲートは、いずれもトランジスタＭ１のドレインに接続されている。トランジスタＭ１〜Ｍ４それぞれのドレインは、それぞれ、トランジスタＭ５〜Ｍ８それぞれのソースに接続されている。トランジスタＭ５〜Ｍ８それぞれのゲートは、いずれも、トランジスタＭ５のドレインに接続されている。トランジスタＭ５のドレインは、基準電流Ｉ１を生成する電流源ＣＳ１の第１端に接続されている。電流源ＣＳ１の第２端は、接地端に接続されている。トランジスタＭ６〜Ｍ８それぞれのドレインは、ミラー電流Ｉｍ１〜Ｉｍ３の出力端に相当する。
【００３６】
なお、トランジスタＭ１〜Ｍ４としては、低耐圧素子（対サブストレート耐圧は十分に高い素子であり、例えば５〜７Ｖ耐圧素子）が使用されている。一方、トランジスタＭ５〜Ｍ８には、高耐圧素子が使用されている。
【００３７】
このように、カレントミラー１０自体は、第２従来例（図１１Ａ及び図１２Ｂ）で示したカスコード型のカレントミラー１００と何ら変わりはない。そのため、カレントミラー１０自体の動作については、重複した説明を割愛する。
【００３８】
クランプ回路１１は、カレントミラー１０を形成するトランジスタＭ２〜Ｍ４を保護対象素子とし、カレントミラー１０の非動作時（＝基準電流Ｉ１のオフ時）において、トランジスタＭ２〜Ｍ４それぞれのドレイン・ソース間電圧を定格電圧以下に制限するための機能ブロックであり、トランジスタＭ２〜Ｍ４毎のクランプ素子として、Ｎチャネル型ＭＯＳ電界効果トランジスタＭ９〜Ｍ１１を含む。また、クランプ回路１１は、トランジスタＭ９〜Ｍ１１それぞれのゲート電圧を定めるツェナーダイオードＤ４と、ツェナーダイオードＤ４の駆動電流Ｉ２を生成する電流源ＣＳ２と、をさらに含む。
【００３９】
トランジスタＭ９〜Ｍ１１それぞれのドレインは、入力電圧ＶＩＮの印加端に接続されている。トランジスタＭ９〜Ｍ１１それぞれのソースは、それぞれ、トランジスタＭ２〜Ｍ４それぞれのドレイン（＝ノードＡ、Ｂ及びＣ）に接続されている。トランジスタＭ９〜Ｍ１１それぞれのゲートは、いずれも、ツェナーダイオードＤ４のアノードと電流源ＣＳ２の第１端に接続されている。ツェナーダイオードＤ４のカソードは、入力電圧ＶＩＮの印加端に接続されている。電流源ＣＳ２の第２端は、接地端に接続されている。
【００４０】
このように、本実施形態のクランプ回路１１では、単一のツェナーダイオードＤ４と、３つのトランジスタＭ９〜Ｍ１１を組み合わせることにより、トランジスタＭ２〜Ｍ４それぞれのドレイン・ソース間電圧が定格電圧以下に制限されている。
【００４１】
以下、具体的に説明する。カレントミラー１０の非動作時（＝基準電流Ｉ１のオフ時）において、クランプ回路１１がなければハイインピーダンスとなるノードＡ、Ｂ及びＣには、それぞれ、トランジスタＭ９〜Ｍ１１それぞれのソースが接続されている。また、トランジスタＭ９〜Ｍ１１それぞれのゲートには、ツェナーダイオードＤ４を用いて決定される任意のバイアス電圧（＝ＶＩＮ−Ｖｚ）が印加されている。
【００４２】
従って、カレントミラー１０の非動作時（＝基準電流Ｉ１のオフ時）において、トランジスタＭ６〜Ｍ８のリーク電流が原因で、ノードＡ、Ｂ及びＣに電圧低下が生じたとしても、トランジスタＭ９〜Ｍ１１それぞれのゲートに印加されるバイアス電圧（＝ＶＩＮ−Ｖｚ）よりもさらにオンスレッショルドＶｔｈだけ低い電圧まで、ノードＡ、Ｂ及びＣの電圧が低下した時点で、トランジスタＭ９〜Ｍ１１がオンする。
【００４３】
その結果、ノードＡ、Ｂ及びＣの更なる電圧低下を防ぐことができるので、トランジスタＭ２〜Ｍ４それぞれのドレイン・ソース間電圧を定格電圧以下に抑えることが可能となり、延いては、トランジスタＭ２〜Ｍ４それぞれの耐圧破壊を防ぐことが可能となる。
【００４４】
なお、トランジスタＭ２〜Ｍ４それぞれのドレイン・ソース間電圧は、ツェナーダイオードＤ４を用いて決定される上限値（＝Ｖｚ＋Ｖｔｈ）にクランプされる。従って、ツェナーダイオードＤ４の降伏電圧Ｖｚは、この上限値（＝Ｖｚ＋Ｖｔｈ）がトランジスタＭ２〜Ｍ４それぞれのドレイン・ソース間耐圧を超えないように選択すればよい。
【００４５】
また、カレントミラー１０の動作時（＝基準電流Ｉ１のオン時）には、トランジスタＭ５〜Ｍ８の働きにより、ノードＡ、Ｂ及びＣが所定のバイアス電圧（＝ＶＩＮ−Ｖｔｈ）に固定される。従って、クランプ回路１１が動作することは無く、カレントミラー１０の動作に影響を及ぼすことはない。
【００４６】
また、本実施形態のクランプ回路１１であれば、カレントミラー１０の出力系統（延いては保護対象素子）が更に多くなっても、ツェナーダイオードＤ４を増やす必要がない。従って、小面積で保護対象素子の耐圧破壊を防ぐことが可能となる。
【００４７】
また、クランプ素子として機能するトランジスタＭ９〜Ｍ１１は、トランジスタＭ６〜Ｍ８に流れるリーク電流を供給できればよいので、それほど大きな電流能力を必要としない。従って、それぞれの素子サイズは必要最小限で足りるので、仮に、カレントミラー１０における出力系統の増大に伴い、クランプ素子の個数を増やす必要が生じたとしても、クランプ回路１１の面積は殆ど大きくならない。
【００４８】
なお、クランプ素子に相当するトランジスタＭ９〜Ｍ１１は、ｎｐｎ型バイポーラトランジスタに置き換えてもよい。同様に、カレントミラー１０を形成するトランジスタＭ１〜Ｍ８（保護対象素子に相当するトランジスタＭ２〜Ｍ４を含む）は、ｐｎｐ型バイポーラトランジスタに置き換えてもよい。
【００４９】
＜第２実施形態＞
図２Ａ及び図２Ｂは、カレントミラー及びこれに導入されるクランプ回路の第２実施形態を示す図である。なお、図２Ａはカレントミラー動作時（Ｉ１オン時）の様子を示しており、図２Ｂはカレントミラー停止時（Ｉ１オフ時）の様子を示している。
【００５０】
本実施形態のクランプ回路１１は、先出の第１実施形態（図１Ａ及び図１Ｂ）をベースとしつつ、ツェナーダイオードＤ４に代えて、ダイオード接続されたＰチャネル型ＭＯＳ電界効果トランジスタＭ１２を含む。すなわち、トランジスタＭ１２のソースは、入力電圧ＶＩＮの印加端に接続されており、トランジスタＭ１２のドレイン及びゲートは、いずれもトランジスタＭ９〜Ｍ１１それぞれのゲートに接続されている。
【００５１】
この場合、トランジスタＭ９〜Ｍ１１それぞれのゲートに対して、トランジスタＭ１２を用いて決定される任意のバイアス電圧（＝ＶＩＮ−Ｖｔｈ）が印加されることになる。
【００５２】
なお、トランジスタＭ１２のオンスレッショルド電圧Ｖｔｈについては、カレントミラー１０の動作に影響を及ぼさず、かつ、カレントミラー１０の非動作時において、トランジスタＭ２〜Ｍ４それぞれのドレイン・ソース間電圧を定格電圧以下に制限し得る範囲で任意に調整すればよい。
【００５３】
本実施形態のクランプ回路１１であれば、ツェナーダイオードを一つも用いないので、先出の第１実施形態（図１Ａ及び図１Ｂ）よりも面積を小さくすることが可能となる。
【００５４】
また、本図の吹き出し枠内で示したように、ダイオード接続トランジスタについては、Ｐチャネル型ＭＯＳ電界効果トランジスタに限らず、Ｎチャネル型ＭＯＳ電界効果トランジスタ、ｐｎｐ型バイポーラトランジスタ、若しくは、ｎｐｎ型バイポーラトランジスタを用いても構わない。
【００５５】
＜第３実施形態＞
図３Ａ及び図３Ｂは、カレントミラー及びこれに導入されるクランプ回路の第３実施形態を示す図である。なお、図３Ａはカレントミラー動作時（Ｉ１オン時）の様子を示しており、図３Ｂはカレントミラー停止時（Ｉ１オフ時）の様子を示している。
【００５６】
本実施形態のクランプ回路１１では、先出の第１実施形態（図１Ａ及び図１Ｂ）ないしは第２実施形態（図２Ａ及び図２Ｂ）をベースとしつつ、トランジスタＭ９〜Ｍ１１それぞれのゲートをトランジスタＭ１〜Ｍ４それぞれのゲート（以下ではノードＤと呼ぶ）に接続することにより、電流源ＣＳ２とツェナダイオードＤ４（ないしはトランジスタＭ１２）が割愛されている。
【００５７】
このように、トランジスタＭ９〜Ｍ１１それぞれのゲート電圧として、カレントミラー１０のノードＤに印加される電圧を利用することも可能である。
【００５８】
カレントミラー１０の動作時（＝基準電流Ｉ１のオン時）において、ノードＤには、ＶＩＮ−Ｖｔｈが印加される。そのため、トランジスタＭ９〜Ｍ１１がオンするためには、ノードＡ、Ｂ及びＣそれぞれの印加電圧がＶＩＮ−２Ｖｔｈまで下がる必要がある。しかし、ノードＡ、Ｂ及びＣそれぞれの印加電圧は、トランジスタＭ６〜Ｍ８の働きにより、いずれもＶＩＮ−Ｖｔｈに固定されるので、トランジスタＭ９〜Ｍ１１はオンしない。
【００５９】
一方、カレントミラー１０の非動作時（＝基準電流Ｉ１のオフ時）において、ノードＤの電位は、ＶＩＮ〜（ＶＩＮ−Ｖｔｈ）の変動幅を持つ不定値となる。そのため、仮に、トランジスタＭ６〜Ｍ８のリーク電流が原因で、ノードＡ、Ｂ及びＣに電圧低下が生じたとしても、トランジスタＭ９〜Ｍ１１それぞれのゲートに印加されるノードＤの不定電位よりもさらにオンスレッショルドＶｔｈだけ低い電圧まで、ノードＡ、Ｂ及びＣの電圧が低下した時点で、トランジスタＭ９〜Ｍ１１がオンする。その結果、トランジスタＭ２〜Ｍ４それぞれのドレイン・ソース間電圧は、Ｖｔｈ〜２Ｖｔｈの電圧範囲でクランプされるので、トランジスタＭ２〜Ｍ４の耐圧破壊を防ぐことが可能となる。
【００６０】
＜第４実施形態＞
図４Ａ及び図４Ｂは、カレントミラー及びこれに導入されるクランプ回路の第４実施形態を示す図である。なお、図４Ａはカレントミラー動作時（Ｉ１オン時）の様子を示しており、図４Ｂはカレントミラー停止時（Ｉ１オフ時）の様子を示している。
【００６１】
本実施形態のクランプ回路１１では、先出の第３実施形態（図３Ａ及び図３Ｂ）をベースとしつつ、トランジスタＭ９〜Ｍ１１それぞれのドレインが入力電圧ＶＩＮの印加端ではなくそれぞれのゲートに接続されている。このように、トランジスタＭ９〜Ｍ１１それぞれのドレインをそれぞれのゲートと共通に接続した場合であっても、先と同様の効果を得ることが可能である。
【００６２】
なお、本実施形態では、第３実施形態（図３Ａ及び図３Ｂ）をベースとした例を挙げたが、第１実施形態（図１Ａ及び図１Ｂ）、ないしは、第２実施形態（図２Ａ及び図２Ｂ）をベースとしつつ、トランジスタＭ９〜Ｍ１１それぞれのドレインを入力電圧ＶＩＮの印加端ではなくそれぞれのゲートに接続しても構わない。
【００６３】
＜第５実施形態＞
図５Ａ及び図５Ｂは、カレントミラー及びこれに導入されるクランプ回路の第５実施形態を示す図である。なお、図５Ａはカレントミラー動作時（Ｉ３オン時）の様子を示しており、図５Ｂはカレントミラー停止時（Ｉ３オフ時）の様子を示している。
【００６４】
本実施形態において、カレントミラー２０は、基準電流Ｉ３に応じて３系統のミラー電流Ｉｍ４〜Ｉｍ６を生成する多出力型であり、Ｎチャネル型ＭＯＳ電界効果トランジスタＭ１３〜Ｍ２０と電流源ＣＳ３を含む。
【００６５】
トランジスタＭ１３〜Ｍ１６それぞれのソースは、いずれも接地端に接続されている。トランジスタＭ１３〜Ｍ１６それぞれのゲートは、いずれもトランジスタＭ１３のドレインに接続されている。トランジスタＭ１３〜Ｍ１６それぞれのドレインは、それぞれ、トランジスタＭ１７〜Ｍ２０それぞれのソースに接続されている。トランジスタＭ１７〜Ｍ２９それぞれのゲートは、いずれも、トランジスタＭ１７のドレインに接続されている。トランジスタＭ１７のドレインは、基準電流Ｉ３を生成する電流源ＣＳ３の第１端に接続されている。電流源ＣＳ３の第２端は、入力電圧ＶＩＮ（例えば４０Ｖ）の印加端に接続されている。トランジスタＭ１７〜Ｍ２０それぞれのドレインは、ミラー電流Ｉｍ４〜Ｉｍ６の出力端に相当する。
【００６６】
なお、トランジスタＭ１３〜Ｍ１６としては、低耐圧素子（対サブストレート耐圧は十分に高い素子であり、例えば５〜７Ｖ耐圧素子）が使用されている。一方、トランジスタＭ１７〜Ｍ２０には、高耐圧素子が使用されている。
【００６７】
このように、カレントミラー２０自体は、第２従来例（図１１Ａ及び図１２Ｂ）で示したカスコード型のカレントミラー１００を極性反転させたもの（＝基準電流Ｉ３及びミラー電流Ｉｍ４〜Ｉｍ６の流れる方向を逆向きにしたもの）に他ならない。そのため、カレントミラー２０自体の動作については、重複した説明を割愛する。
【００６８】
クランプ回路２１は、カレントミラー２０を形成するトランジスタＭ１４〜Ｍ１６を保護対象素子とし、カレントミラー２０の非動作時（＝基準電流Ｉ３のオフ時）において、トランジスタＭ１４〜Ｍ１６それぞれのドレイン・ソース間電圧を定格電圧以下に制限するための機能ブロックであり、トランジスタＭ１４〜Ｍ１６毎のクランプ素子として、Ｐチャネル型ＭＯＳ電界効果トランジスタＭ２１〜Ｍ２３を含む。また、クランプ回路２１は、トランジスタＭ２１〜Ｍ２３それぞれのゲート電圧を定めるツェナーダイオードＤ５と、ツェナーダイオードＤ５の駆動電流Ｉ４を生成する電流源ＣＳ４と、をさらに含む。
【００６９】
トランジスタＭ２１〜Ｍ２３それぞれのドレインは、接地端に接続されている。トランジスタＭ２１〜Ｍ２３それぞれのソースは、それぞれ、トランジスタＭ１４〜Ｍ１６それぞれのドレイン（＝ノードＥ、Ｆ及びＧ）に接続されている。トランジスタＭ２１〜Ｍ２３それぞれのゲートは、いずれも、ツェナーダイオードＤ５のカソードと電流源ＣＳ４の第１端に接続されている。ツェナーダイオードＤ５のアノードは、接地端に接続されている。電流源ＣＳ４の第２端は、入力電圧ＶＩＮの印加端に接続されている。
【００７０】
このように、本実施形態のクランプ回路２１では、単一のツェナーダイオードＤ５と、３つのトランジスタＭ２１〜Ｍ２３を組み合わせることにより、トランジスタＭ１４〜Ｍ１６それぞれのドレイン・ソース間電圧が定格電圧以下に制限されている。
【００７１】
以下、具体的に説明する。カレントミラー２０の非動作時（＝基準電流Ｉ３のオフ時）において、クランプ回路２１がなければハイインピーダンスとなるノードＥ、Ｆ及びＧには、それぞれ、トランジスタＭ２１〜Ｍ２３それぞれのソースが接続されている。また、トランジスタＭ２１〜Ｍ２３それぞれのゲートには、ツェナーダイオードＤ５を用いて決定される任意のバイアス電圧（＝Ｖｚ）が印加されている。
【００７２】
従って、カレントミラー２０の非動作時（＝基準電流Ｉ３のオフ時）において、トランジスタＭ１８〜Ｍ２０のリーク電流が原因で、ノードＥ、Ｆ及びＧに電圧上昇が生じたとしても、トランジスタＭ２１〜Ｍ２３それぞれのゲートに印加されるバイアス電圧（＝Ｖｚ）よりもさらにオンスレッショルドＶｔｈだけ高い電圧まで、ノードＥ、Ｆ及びＧの電圧が上昇した時点で、トランジスタＭ２１〜Ｍ２３がオンする。
【００７３】
その結果、ノードＥ、Ｆ及びＧの更なる電圧上昇を防ぐことができるので、トランジスタＭ１４〜Ｍ１６それぞれのドレイン・ソース間電圧を定格電圧以下に抑えることが可能となり、延いては、トランジスタＭ１４〜Ｍ１６の耐圧破壊を防ぐことが可能となる。
【００７４】
なお、トランジスタＭ１４〜Ｍ１６それぞれのドレイン・ソース間電圧は、ツェナーダイオードＤ５を用いて決定される上限値（＝Ｖｚ＋Ｖｔｈ）にクランプされる。従って、ツェナーダイオードＤ５の降伏電圧Ｖｚは、この上限値（＝Ｖｚ＋Ｖｔｈ）がトランジスタＭ１４〜Ｍ１６それぞれのドレイン・ソース間耐圧を超えないように選択すればよい。
【００７５】
また、カレントミラー２０の動作時（＝基準電流Ｉ３のオン時）には、トランジスタＭ１８〜Ｍ２０の働きにより、ノードＥ、Ｆ及びＧが所定のバイアス電圧（＝Ｖｔｈ）に固定される。従って、クランプ回路２１が動作することは無く、カレントミラー２０の動作に影響を及ぼすことはない。
【００７６】
また、本実施形態のクランプ回路２１であれば、カレントミラー２０の出力系統（延いては保護対象素子）が更に多くなっても、ツェナーダイオードＤ５を増やす必要がない。従って、小面積で保護対象素子の耐圧破壊を防ぐことが可能となる。
【００７７】
また、クランプ素子として機能するトランジスタＭ２１〜Ｍ２３は、トランジスタＭ１８〜Ｍ２０に流れるリーク電流を引き込めればよいので、それほど大きな電流能力を必要としない。従って、それぞれの素子サイズは必要最小限で足りるので、仮に、カレントミラー２０における出力系統の増大に伴い、クランプ素子の個数を増やす必要が生じたとしても、クランプ回路２１の面積は殆ど大きくならない。
【００７８】
なお、クランプ素子に相当するトランジスタＭ２１〜Ｍ２３は、ｐｎｐ型バイポーラトランジスタに置き換えてもよい。同様に、カレントミラー２０を形成するトランジスタＭ１３〜Ｍ２０（保護対象素子に相当するトランジスタＭ１４〜Ｍ１６を含む）は、ｎｐｎ型バイポーラトランジスタに置き換えてもよい。
【００７９】
このように、本実施形態（図５Ａ及び図５Ｂ）は、第１実施形態（図１Ａ及び図１Ｂ）の極性を反転したものに相当するが、先と同様の効果を享受することが可能である。
【００８０】
＜第６実施形態＞
図６Ａ及び図６Ｂは、カレントミラー及びこれに導入されるクランプ回路の第６実施形態を示す図である。なお、図６Ａはカレントミラー動作時（Ｉ３オン時）の様子を示しており、図６Ｂはカレントミラー停止時（Ｉ３オフ時）の様子を示している。
【００８１】
本実施形態のクランプ回路２１は、先出の第５実施形態（図５Ａ及び図５Ｂ）をベースとしつつ、ツェナーダイオードＤ５に代えて、ダイオード接続されたＮチャネル型ＭＯＳ電界効果トランジスタＭ２４を含む。すなわち、トランジスタＭ２４のソースは、接地端に接続されており、トランジスタＭ２４のドレイン及びゲートは、いずれもトランジスタＭ２１〜Ｍ２３それぞれのゲートに接続されている。
【００８２】
この場合、トランジスタＭ２１〜Ｍ２３それぞれのゲートには、トランジスタＭ２４を用いて決定される任意のバイアス電圧（＝Ｖｔｈ）が印加されることになる。
【００８３】
なお、トランジスタＭ２４のオンスレッショルド電圧Ｖｔｈについては、カレントミラー２０の動作に影響を及ぼさず、かつ、カレントミラー２０の非動作時において、トランジスタＭ１４〜Ｍ１６それぞれのドレイン・ソース間電圧を定格電圧以下に制限し得る範囲で任意に調整すればよい。
【００８４】
本実施形態のクランプ回路２１であれば、ツェナーダイオードを一つも用いないので、先出の第５実施形態（図５Ａ及び図５Ｂ）よりも面積を小さくすることが可能となる。
【００８５】
また、本図の吹き出し枠内で示したように、ダイオード接続トランジスタについては、Ｎチャネル型ＭＯＳ電界効果トランジスタに限らず、Ｐチャネル型ＭＯＳ電界効果トランジスタ、ｎｐｎ型バイポーラトランジスタ、若しくは、ｐｎｐ型バイポーラトランジスタを用いても構わない。
【００８６】
このように、本実施形態（図６Ａ及び図６Ｂ）は、第２実施形態（図２Ａ及び図２Ｂ）の極性を反転したものに相当するが、先と同様の効果を享受することが可能である。
【００８７】
＜第７実施形態＞
図７Ａ及び図７Ｂは、カレントミラー及びこれに導入されるクランプ回路の第７実施形態を示す図である。なお、図７Ａはカレントミラー動作時（Ｉ３オン時）の様子を示しており、図７Ｂはカレントミラー停止時（Ｉ３オフ時）の様子を示している。
【００８８】
本実施形態のクランプ回路２１では、先出の第５実施形態（図５Ａ及び図５Ｂ）ないしは第６実施形態（図６Ａ及び図６Ｂ）をベースとしつつ、トランジスタＭ２１〜Ｍ２３それぞれのゲートをトランジスタＭ１３〜Ｍ１６それぞれのゲート（以下ではノードＨと呼ぶ）に接続することにより、電流源ＣＳ４とツェナダイオードＤ５（ないしはトランジスタＭ２４）が割愛されている。
【００８９】
このように、トランジスタＭ２１〜Ｍ２３それぞれのゲート電圧として、カレントミラー２０のノードＨに印加される電圧を利用することも可能である。
【００９０】
カレントミラー２０の動作時（＝基準電流Ｉ３のオン時）において、ノードＨには、Ｖｔｈが印加される。そのため、トランジスタＭ２１〜Ｍ２３がオンするためには、ノードＥ、Ｆ及びＧそれぞれの印加電圧が２Ｖｔｈまで上がる必要がある。しかし、ノードＥ、Ｆ及びＧそれぞれの印加電圧は、トランジスタＭ１８〜Ｍ２０の働きにより、いずれもＶｔｈに固定されるので、トランジスタＭ２１〜Ｍ２３はオンしない。
【００９１】
一方、カレントミラー２０の非動作時（＝基準電流Ｉ３のオフ時）において、ノードＨの電位は、ＧＮＤ〜Ｖｔｈの変動幅を持つ不定値となる。そのため、仮に、トランジスタＭ１８〜Ｍ２０のリーク電流が原因でノードＥ、Ｆ及びＧに電圧上昇が生じたとしても、トランジスタＭ２１〜Ｍ２３それぞれのゲートに印加されるノードＨの不定電位よりもさらにオンスレッショルドＶｔｈだけ高い電圧まで、ノードＥ、Ｆ及びＧの電圧が上昇した時点で、トランジスタＭ２１〜Ｍ２３がオンする。その結果、トランジスタＭ１４〜Ｍ１６それぞれのドレイン・ソース間電圧は、Ｖｔｈ〜２Ｖｔｈの電圧範囲でクランプされるので、トランジスタＭ１４〜Ｍ１６の耐圧破壊を防ぐことが可能となる。
【００９２】
このように、本実施形態（図７Ａ及び図７Ｂ）は、第３実施形態（図３Ａ及び図３Ｂ）の極性を反転したものに相当するが、先と同様の効果を享受することが可能である。
【００９３】
＜第８実施形態＞
図８Ａ及び図８Ｂは、カレントミラー及びこれに導入されるクランプ回路の第８実施形態を示す図である。なお、図８Ａはカレントミラー動作時（Ｉ３オン時）の様子を示しており、図８Ｂはカレントミラー停止時（Ｉ３オフ時）の様子を示している。
【００９４】
本実施形態のクランプ回路２１では、先出の第７実施形態（図７Ａ及び図７Ｂ）をベースとしつつ、トランジスタＭ２１〜Ｍ２３それぞれのドレインが接地端ではなくそれぞれのゲートに接続されている。このように、トランジスタＭ２１〜Ｍ２３それぞれのドレインをそれぞれのゲートと共通に接続した場合であっても、先と同様の効果を得ることが可能である。
【００９５】
なお、本実施形態では、第７実施形態（図７Ａ及び図７Ｂ）をベースとした例を挙げたが、第５実施形態（図５Ａ及び図５Ｂ）、ないしは、第６実施形態（図６Ａ及び図６Ｂ）をベースとしつつ、トランジスタＭ２１〜Ｍ２３それぞれのドレインを接地端ではなくそれぞれのゲートに接続しても構わない。
【００９６】
このように、本実施形態（図８Ａ及び図８Ｂ）は、第４実施形態（図４Ａ及び図４Ｂ）の極性を反転したものに相当するが、先と同様の効果を享受することが可能である。
【００９７】
＜上位概念化（第９実施形態、第１０実施形態）＞
図９Ａは、クランプ回路の第９実施形態（＝第１〜第４実施形態の上位概念に相当）を示す図である。また、図９Ｂは、クランプ回路の第１０実施形態（＝第５〜第８実施形態の上位概念に相当）を示す図である。
【００９８】
まず、第９実施形態（図９Ａ）について説明する。本実施形態のクランプ回路１２は、電子回路を構成するＰチャネル型ＭＯＳ電界効果トランジスタＭＰ１を保護対象素子とする。トランジスタＭＰ１のソースは、ノードｎ１１に接続されている。また、トランジスタＭＰ１のドレインは、ノードｎ１２に接続されている。なお、ノードｎ１２は、クランプ回路１２がなければ電子回路の非動作時にハイインピーダンスとなるノードである。
【００９９】
先出の第１〜第４実施形態に当てはめると、トランジスタＭＰ１を含む電子回路がカレントミラー１０に相当し、トランジスタＭＰ１がトランジスタＭ２〜Ｍ４それぞれに相当し、ノードｎ１１が入力電圧ＶＩＮの印加端に相当し、ノードｎ１２がノードＡ、Ｂ及びＣそれぞれに相当する。
【０１００】
また、クランプ回路１２は、上記した電子回路の非動作時にトランジスタＭＰ１のドレイン・ソース間電圧を制限するクランプ素子としてＮチャネル型ＭＯＳ電界効果トランジスタＭＮ１を有する。トランジスタＭＮ１のソースは、ノードｎ１２に接続されている。トランジスタＭＮ１のドレインは、ノードｎ１３に接続されている。トランジスタＭＮ１のゲートは、ノードｎ１４に接続されている。
【０１０１】
先出の第１〜第４実施形態に当てはめると、トランジスタＭＮ１がトランジスタＭ９〜Ｍ１１それぞれに相当する。なお、ノードｎ１３は、例えば、ノードｎ１１に接続してもよいし、或いは、ノードｎ１４に接続してもよい。前者の接続形態が先出の第１〜第３実施形態に相当し、後者の接続形態が先出の第４実施形態に相当する。また、ノードｎ１４は、例えば、ツェナダイオードやダイオード接続型トランジスタを用いて決定されるバイアス電圧の印加端に接続してもよいし、或いは、トランジスタＭＰ１のゲートに接続してもよい。前者の接続形態が先出の第１または第２実施形態に相当し、後者の接続形態が先出の第３または第４実施形態に相当する。
【０１０２】
ここで、ノードｎ１３及びｎ１４には、それぞれ、電子回路の動作時にトランジスタＭＮ１がオフし、電子回路の非動作時にトランジスタＭＮ１がオンするための適切な電圧を印加しておく必要がある。
【０１０３】
上記の印加条件について見ると、ノードｎ１１の印加電圧をＶ１とし、電子回路の動作時におけるノードｎ１２の印加電圧をＶ２とし、ノードｎ１３の印加電圧をＶ３とし、ノードｎ１４の印加電圧をＶ４とし、トランジスタＭＮ１のオンスレッショルド電圧をＶｔｈとし、トランジスタＭＰ１のドレイン・ソース間耐圧をＶｍａｘとすると、（１）Ｖ４≦Ｖ２＋Ｖｔｈ、（２）Ｖ３＞Ｖ４−Ｖｔｈ、かつ、（３）Ｖ１−（Ｖ４−Ｖｔｈ）＜Ｖｍａｘが成立する。
【０１０４】
条件式（１）を満たすことにより、電子回路の動作時には、トランジスタＭＮ１がオフするので、クランプ回路１２が電子回路の動作に影響を及ぼすことがない。
【０１０５】
また、条件式（２）を満たすことにより、電子回路の非動作時には、トランジスタＭＮ１がオンするので、ノードｎ１２がハイインピーダンスとならない。
【０１０６】
また、条件式（３）を満たすことにより、電子回路の非動作時でも、トランジスタＭＰ１の耐圧破壊を防止することが可能となる。
【０１０７】
例えば、先出の第１実施形態では、Ｖ１＝ＶＩＮ、Ｖ２＝ＶＩＮ−Ｖｔｈ、Ｖ３＝ＶＩＮ、Ｖ４＝ＶＩＮ−Ｖｚであり、上記の条件式（１）〜（３）をいずれも満たしている。また、第２〜第４実施形態においても、全ての条件式（１）〜（３）が成立している。
【０１０８】
次に第１０実施形態（図９Ｂ）について説明する。本実施形態のクランプ回路２２は、電子回路を構成するＮチャネル型ＭＯＳ電界効果トランジスタＭＮ２を保護対象素子とする。トランジスタＭＮ２のソースは、ノードｎ２１に接続されている。また、トランジスタＭＮ２のドレインは、ノードｎ２２に接続されている。なお、ノードｎ２２は、クランプ回路２２がなければ電子回路の非動作時にハイインピーダンスとなるノードである。
【０１０９】
先出の第５〜第８実施形態に当てはめると、トランジスタＭＮ２を含む電子回路がカレントミラー２０に相当し、トランジスタＭＮ２がトランジスタＭ１４〜Ｍ１６それぞれに相当し、ノードｎ２１が接地端に相当し、ノードｎ２２がノードＥ、Ｆ及びＧそれぞれに相当する。
【０１１０】
また、クランプ回路２２は、上記した電子回路の非動作時にトランジスタＭＮ２のドレイン・ソース間電圧を制限するクランプ素子としてＰチャネル型ＭＯＳ電界効果トランジスタＭＰ２を有する。トランジスタＭＰ２のソースは、ノードｎ２２に接続されている。トランジスタＭＰ２のドレインは、ノードｎ２３に接続されている。トランジスタＭＰ２のゲートは、ノードｎ２４に接続されている。
【０１１１】
先出の第５〜第８実施形態に当てはめると、トランジスタＭＰ２がトランジスタＭ２１〜Ｍ２３それぞれに相当する。なお、ノードｎ２３は、例えば、ノードｎ２１に接続してもよいし、或いは、ノードｎ２４に接続してもよい。前者の接続形態が先出の第５〜第７実施形態に相当し、後者の接続形態が先出の第８実施形態に相当する。また、ノードｎ２４は、例えば、ツェナダイオードやダイオード接続型トランジスタを用いて決定されるバイアス電圧の印加端に接続してもよいし、或いは、トランジスタＭＮ２のゲートに接続してもよい。前者の接続形態が先出の第５または第６実施形態に相当し、後者の接続形態が先出の第７または第８実施形態に相当する。
【０１１２】
ここで、ノードｎ２３及びｎ２４には、それぞれ、電子回路の動作時にトランジスタＭＰ２がオフし、電子回路の非動作時にトランジスタＭＰ２がオンするための適切な電圧を印加しておく必要がある。
【０１１３】
上記の印加条件について見ると、ノードｎ２１の印加電圧をＶ１とし、電子回路の動作時におけるノードｎ２２の印加電圧をＶ２とし、ノードｎ２３の印加電圧をＶ３とし、ノードｎ２４の印加電圧をＶ４とし、トランジスタＭＰ２のオンスレッショルド電圧をＶｔｈとし、トランジスタＭＮ２のドレイン・ソース間耐圧をＶｍａｘとすると、（１）Ｖ４≧Ｖ２−Ｖｔｈ、（２）Ｖ３＜Ｖ４＋Ｖｔｈ、かつ、（３）（Ｖ４＋Ｖｔｈ）−Ｖ１＜Ｖｍａｘが成立する。
【０１１４】
条件式（１）を満たすことにより、電子回路の動作時には、トランジスタＭＰ２がオフするので、クランプ回路２２が電子回路の動作に影響を及ぼすことがない。
【０１１５】
また、条件式（２）を満たすことにより、電子回路の非動作時には、トランジスタＭＰ２がオンするので、ノードｎ２２がハイインピーダンスとならない。
【０１１６】
また、条件式（３）を満たすことにより、電子回路の非動作時でも、トランジスタＭＮ２の耐圧破壊を防止することが可能となる。
【０１１７】
例えば、先出の第５実施形態では、Ｖ１＝ＧＮＤ、Ｖ２＝Ｖｔｈ、Ｖ３＝ＧＮＤ、Ｖ４＝Ｖｚであり、上記の条件式（１）〜（３）をいずれも満たしている。また、第６〜第８実施形態においても、全ての条件式（１）〜（３）が成立している。
【０１１８】
このように、クランプ回路１２及び２２の適用対象は、先出のカレントミラー１０及び２０に限定されるものではなく、クランプ回路がなければハイインピーダンスとなり得るノードを持つ電子回路全般（カスコード回路など）に広く適用することが可能である。
【０１１９】
また、保護対象素子（トランジスタＭＰ１及びＭＮ２）、並びに、クランプ素子（トランジスタＭＮ１及びＭＰ２）は、いずれもＭＯＳ電界効果トランジスタに限らず、それぞれをバイポーラトランジスタに置き換えてもよい。すなわち、トランジスタＭＰ１及びＭＰ２は、それぞれ、ｐｎｐ型バイポーラトランジスタであってもよい。また、トランジスタＭＮ１及びＭＮ２は、それぞれ、ｎｐｎ型バイポーラトランジスタであってもよい。
【０１２０】
＜その他の変形例＞
また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【０１２１】
本明細書中に開示されている発明は、例えば、車載製品、デスクトップＰＣ、ノートＰＣ、タブレット端末、白物家電、産業機器、事務機器など、様々な用途の製品（特に、高耐圧化が必要な電子回路全般）に広く利用することが可能である。
【符号の説明】
【０１２２】
１０、２０、１００    カレントミラー
１１、２１    クランプ回路
Ａ〜Ｅ、ｎ１１〜ｎ１４、ｎ２１〜ｎ２４    ノード
ＣＳ１〜ＣＳ４    電流源
Ｄ１〜Ｄ５    ツェナダイオード
Ｍ１〜Ｍ８、Ｍ１２、Ｍ２１〜Ｍ２３、ＭＰ１、ＭＰ２    ＰＭＯＳＦＥＴ
Ｍ９〜Ｍ１１、Ｍ１３〜Ｍ２０、Ｍ２４、ＭＮ１、ＭＮ２    ＮＭＯＳＦＥＴ
【図１Ａ】
2020072286.tif 000003
【図１Ｂ】
2020072286.tif 000004
【図２Ａ】
2020072286.tif 000005
【図２Ｂ】
2020072286.tif 000006
【図３Ａ】
2020072286.tif 000007
【図３Ｂ】
2020072286.tif 000008
【図４Ａ】
2020072286.tif 000009
【図４Ｂ】
2020072286.tif 000010
【図５Ａ】
2020072286.tif 000011
【図５Ｂ】
2020072286.tif 000012
【図６Ａ】
2020072286.tif 000013
【図６Ｂ】
2020072286.tif 000014
【図７Ａ】
2020072286.tif 000015
【図７Ｂ】
2020072286.tif 000016
【図８Ａ】
2020072286.tif 000017
【図８Ｂ】
2020072286.tif 000018
【図９Ａ】
2020072286.tif 000019
【図９Ｂ】
2020072286.tif 000020
【図１０】
2020072286.tif 000021
【図１１Ａ】
2020072286.tif 000022
【図１１Ｂ】
2020072286.tif 000023
【図１２Ａ】
2020072286.tif 000024
【図１２Ｂ】
2020072286.tif 000025