(57)【要約】【課題】画像処理部などの半導体回路に電源を供給する電源制御回路では、遅延時間を生成することにより、複数の電源をオンやオフする際の順番を制御している。この際、遅延時間を生成する遅延回路については、電源オフ時においてリセット信号がＬｏｗに固定されるようにリセット制御することが必要であるが、リセット制御するための回路を設けると、回路規模が大きくなってしまう。【解決手段】本発明では、電源Ａがオフになってから所定の遅延時間後に電源Ｂがオフになると、電源Ｂはパワーグッド信号を出力することにより遅延回路をリセットする。これにより、遅延回路のリセットするための特別な回路を用意することなく、複数の電源の供給を停止する順番を制御することができる。【選択図】図４
2020187452.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源において第１の電圧を生成させる第１のイネーブル信号を出力し、第２の電源において第２の電圧を生成させる第２のイネーブル信号を第２の電源に出力する制御手段と、
前記第１のイネーブル信号が入力され、前記第１のイネーブル信号がオフされてからの所定の遅延時間を生成する生成手段と、を有し、
前記所定の遅延時間が経過した後に、前記第２のイネーブル信号をオフする電源制御回路であって、
前記生成手段は、前記第２のイネーブル信号がオフされることに応じてリセットされる
ことを特徴とする電源制御回路。
【請求項２】
前記生成手段は、前記第２の電源から出力される第１のリセット信号によりリセットされる
ことを特徴とする請求項１に記載の電源制御回路。
【請求項３】
前記生成手段は、前記第２の電源において生成される前記第２の電圧が所定の第１の値より小さくなると、前記第１のリセット信号によりリセットされる
ことを特徴とする請求項２に記載の電源制御回路。
【請求項４】
前記第１のリセット信号は、前記第２の電源が生成する前記第２の電圧が所定の第２の値より大きくなると出力される
ことを特徴とする請求項２又は３に記載の電源制御回路。
【請求項５】
前記第２のイネーブル信号は、前記第１のイネーブル信号がオフになってから前記所定の遅延時間が経過した後に、オフされる
ことを特徴とする請求項１乃至４のいずれか１項に記載の電源制御回路。
【請求項６】
前記生成手段は、前記第１のイネーブル信号がオフになってから前記所定の遅延時間が経過した後に、前記所定の遅延時間が経過したことを示す遅延信号を出力する
ことを特徴とする請求項１乃至５のいずれか１項に記載の電源制御回路。
【請求項７】
前記第１のイネーブル信号と、前記遅延信号と、のいずれか一方が入力されると、前記第２のイネーブル信号を出力する第１の論理回路を有する
ことを特徴とする請求項６に記載の電源制御回路。
【請求項８】
前記第１のイネーブル信号と、前記第１のリセット信号と、がともに入力されると、第３のイネーブル信号を出力する第２の論理回路を有する
ことを特徴とする請求項２乃至７のいずれか１項に記載の電源制御回路。
【請求項９】
前記第１の電源に前記第３のイネーブル信号を出力する
ことを特徴とする請求項８に記載の電源制御回路。
【請求項１０】
第１の電源において第１の電圧を生成させる第１のイネーブル信号を出力し、第２の電源において第２の電圧を生成させる第２のイネーブル信号を第２の電源に出力する制御手段と、
前記第１のイネーブル信号が入力され、前記第１のイネーブル信号がオフされてからの所定の遅延時間を生成する生成手段と、を有し、
前記所定の遅延時間が経過した後に、前記第２のイネーブル信号をオフする電源制御回路の制御方法であって、
前記生成手段が、前記第２のイネーブル信号がオフされることに応じてリセットされる工程を有する
ことを特徴とする電源制御回路の制御方法。
【請求項１１】
請求項１０の電源制御回路の制御方法をコンピュータにより実行させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源の供給を制御する電源制御回路及びその制御方法に関する。
【背景技術】
【０００２】
従来、画像形成装置の画像処理部に用いられているＣＰＵやＡＳＩＣなどの半導体回路には、内部のコア電源や、ＰＣＩｅ、ＳＡＴＡ、ＵＳＢのようなＩ／Ｏ電源などの、電圧の異なる複数の電源が必要である。そして、半導体回路のそれぞれの電源には、オン時やオフ時に電源を供給または停止する順番が決められている。そのため、半導体回路に電源を供給する電源回路のイネーブル信号に遅延時間を設けることで、電源オン時とオフ時における電源を供給または停止するそれぞれの順番を制御している。
【０００３】
遅延時間を生成する方法としては、電源回路のイネーブル信号に対して抵抗とコンデンサを接続し、ＲＣ回路による時定数を利用する方法や、遅延時間を調整可能な電源監視ＩＣなどを用いる方法がある。例えば、特許文献１には、半導体回路の内部に遅延素子を設けることにより遅延時間を生成して、モジュール毎にオン／オフを制御する方法が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−２０４２５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、特許文献１のような遅延時間を生成するための半導体回路においては、電源オフ中での遅延素子の電位は、遅延素子を構成する半導体素子により異なるため、初期状態で遅延素子からどのような信号が出力されるかが不定である。そこで、遅延素子を適切に動作させるためには、電源オフ時においてリセット信号がＬｏｗに固定されるように、電源オン時にリセット信号を遅延素子に入力して、予め決められた信号が出力されるようにリセット制御することが必要である。
しかしながら、遅延素子をリセット制御するだけのための回路を設けると、回路規模が大きくなり、また、必要な部品数も多くなってしまう。
【０００６】
そこで、本発明は、遅延回路をリセット制御するための特別な回路を設けることなく、複数の電源について、電源オフ時における電源の供給を停止する順番を制御することができる電源制御回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、第１の電源において第１の電圧を生成させる第１のイネーブル信号を出力し、第２の電源において第２の電圧を生成させる第２のイネーブル信号を第２の電源に出力する制御手段と、前記第１のイネーブル信号が入力され、前記第１のイネーブル信号がオフされてからの所定の遅延時間を生成する生成手段と、を有し、前記所定の遅延時間が経過した後に、前記第２のイネーブル信号をオフする電源制御回路であって、前記生成手段は、前記第２のイネーブル信号がオフされることに応じてリセットされることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、遅延回路をリセットするための特別な回路を用意することなく、複数の電源の供給を停止する順番を制御することができる。
【図面の簡単な説明】
【０００９】
【図１】情報処理システムのシステム構成を示す図である。
【図２】コントローラのハードウェア構成を示す図である。
【図３】電源装置からの電源供給を示す図である。
【図４】画像処理部への電源供給を示す図である（実施形態１）。
【図５】パワーグッド信号の生成を説明する図である。
【図６】画像処理部への電源供給を停止する処理を示すフローチャートである。
【図７】画像処理部への電源供給のオン／オフを示すタイミングチャートである（実施形態１）。
【図８】電源制御部における遅延時間の生成を説明するである。
【図９】画像処理部への電源供給を示す図である（実施形態２）。
【図１０】画像処理部への電源供給のオン／オフを示すタイミングチャートである（実施形態２）。
【発明を実施するための形態】
【００１０】
以下、本発明を実施するための形態について図面を用いて説明する。ただし、以下に説明する実施形態はあくまで例示であり、本発明の範囲をそれらに限定する趣旨のものではない。本実施形態で説明されている特徴の組み合わせのすべてが本発明の解決手段に必須のものとは限らない。
【００１１】
＜実施形態１＞
図１は、本実施形態の情報処理システムのシステム構成を示す図である。本実施形態の情報システムは、画像形成装置１００、プリントサーバ１１０、クライアントＰＣ１１１、を備える。
【００１２】
画像形成装置１００は、画像データの入出力や送受信と、それに関連する画像処理を行う。画像形成装置１００は、画像形成装置１００全体を制御するコントローラ１０１、ユーザーインタフェースである操作部１０２、画像入力デバイスであるスキャナ１０３、画像出力デバイスであるプリンタ１０４を備える。
操作部１０２、スキャナ１０３、プリンタ１０４は、それぞれ、コントローラ１０１に接続され、コントローラ１０１により制御される。コントローラ１０１は、ネットワークＩ／Ｆ２０５（図２を参照）を介して、ＬＡＮ（Local Area Network）１２０に接続され、プリントサーバ１１０やクライアントＰＣ１１１と通信を行う。
ユーザーは、画像を印刷する際、クライアントＰＣ１１１において、プリントジョブを作成し、印刷処理を指示する。これにより、プリントジョブはプリントサーバ１１０、ＬＡＮ１２０を介して画像形成装置１００に転送される。
【００１３】
図２を用いて、コントローラ１０１のハードウェア各部の構成を説明する。
コントローラ１０１は、スキャナＩ／Ｆ２０３に接続されるスキャナ１０３と、プリンタＩ／Ｆ２０４に接続されるプリンタ１０４を制御する。また、コントローラ１０１は、ネットワークＩ／Ｆ２０５を介して、外部機器との間で画像データ、デバイス情報の入出力を行う。
【００１４】
コントローラ１０１は、主制御を司るＣＰＵ２０１（Central Processing Unitを備える。ＣＰＵ２０１は、システムバスを介して、ＲＯＭ２０６（Read Only Memory）、ＲＡＭ２０７（Random Access Memory）、ＨＤＤ２０８（Hard Disk Drive）と接続される。更に、ＣＰＵ２０１は、ネットワークＩ／Ｆ２０５、操作部Ｉ／Ｆ２０２と接続される。
【００１５】
ＲＯＭ２０６は、ブートＲＯＭであり、画像形成装置１００の起動に必要な起動プログラムを格納する。本実施形態では、ＲＯＭ２０６は、ＣＰＵ２０１の起動プログラムを格納している。
ＲＡＭ２０７は、ＣＰＵ２０１の作業領域を提供するための随時読み書き可能なメモリである。また、ＲＡＭ２０７は、画像処理が行われる画像データを一時記憶するための画像メモリとしても使用される。
ＨＤＤ２０８は、不揮発性メモリであり、オペレーティングシステム、アプリケーションのプログラム、画像形成装置１００の電源停止後にも保持が必要な設定値データやユーザーデータ等を格納する。
画像形成装置１００の各種機能は、ＣＰＵ２０１が、ＲＯＭ２０６、ＨＤＤ２０８等に記憶されているプログラムに基づき処理を実行することにより、実現される。
【００１６】
ネットワークＩ／Ｆ２０５は、ＬＡＮ１２０と接続するためのインタフェースであり、ＬＡＮ１２０に対してデータの入出力を行う。
操作部Ｉ／Ｆ２０２は、液晶タッチパネル等で構成される操作部１０２との間で入出力を行うためのインタフェースである。操作部Ｉ／Ｆ２０２は、ＣＰＵ２０１が操作部１０２に対して表示すべき画像データを出力するために使用される。また、操作部Ｉ／Ｆ２０２は、ユーザーが操作部１０２において入力したデータをＣＰＵ２０１に伝送するために使用される。
【００１７】
画像処理部２０９には、スキャナＩ／Ｆ２０３、プリンタＩ／Ｆ２０４が接続される。スキャナＩ／Ｆ２０３は、スキャナ１０３とコントローラ１０１とを接続するインタフェースである。プリンタＩ／Ｆ２０４は、プリンタ１０４とコントローラ１０１とを接続するインタフェースである。
画像処理部２０９は、スキャナ１０３から読み込んだ入力画像データに対して、補正、加工、編集等の画像処理を行う。その後、画像処理部２０９は、プリンタ１０４へ出力するプリント出力画像データに対して、色変換、フィルタ処理、解像度変換等の処理を行う。
【００１８】
電源制御部２２０は、画像形成装置１００の動作状態に応じて、画像形成装置１００内のハードウェア各部への電源供給のオン／オフを切り替える。電源制御部２２０は、ＣＰＵ２０１からシステムバスを介して制御信号を受信し、受信した制御信号に基づいて、電源供給手段である電源装置２２１に対して制御信号を送信することで給電制御を行う。
【００１９】
電源装置２２１は、商用電源３０１から電源を受け、電源制御部２２０から受信した制御信号に基づいて、画像形成装置１００内のハードウェア各部に対して電源を供給する。電源装置２２１は、電源ケーブルにより商用電源３０１と接続されている限り、常時、通電され、電源供給が可能である。電源装置２２１は、画像形成装置１００内のハードウェア各部に対しＤＣ電源を供給するため、図３で示す第１電源部３０２及び第２電源部３０６の電源回路を備えている。
【００２０】
図３を用いて、画像形成装置１００の電源装置２２１の構成と、ハードウェア各部への電力供給について説明する。
電源装置２２１は、主電源スイッチ３０３を備えている。主電源スイッチ３０３は、例えば、シーソースイッチから構成される。
【００２１】
ユーザーにより主電源スイッチ３０３がオンされると、主電源スイッチ３０３は導通する。そして、第１電源部３０２が生成する電源が、電源制御部２２０に供給される。さらに、電圧監視部３１０は、第１電源部３０２が生成する電源の電圧が閾値を越えたことを検知すると、電源が供給されたことを電源制御部２２０に通知する。
電源制御部２２０は、第１電源部３０２の生成する電圧が所定の電圧値を超えたことが電圧監視部３１０から通知されると、各スイッチ３１２，３１３，３１７，３１８，３１９を、それぞれ、オンにする。その後、ＣＰＵ２０１がＲＯＭ２０６に格納されている起動プログラムに従い起動処理を行うことで、画像形成装置１００は画像形成可能な動作状態へ移行する。
【００２２】
画像形成装置１００は、動作状態、スタンバイ状態、省電力状態の各電力状態に移行することができる。
スタンバイ状態では、電源装置２２１は、コントローラ１０１、操作部１０２、スキャナ１０３、プリンタ１０４のハードウェア各部に電源供給を行う。また、画像形成装置１００のスタンバイ状態への移行時、または、省電力状態への移行時に、ＣＰＵ２０１は、システムバスを介して制御信号を送信し、電源制御部２２０の内部に記録しているレジスタ値を書き換える。
電源制御部２２０は、書き換えられたレジスタ値に基づいて、各スイッチ３０４，３０５，３１２，３１３，３１７，３１８，３１９のオン／オフを制御し、ハードウェア各部へ電源供給を行う。なお、スタンバイ状態において、ユーザーは画像形成装置１００のスキャナ１０３やプリンタ１０４などのデバイスを使用することが可能である。
【００２３】
省電力状態では、電源装置２２１は、電源制御部２２０に電源供給を行う。また、省電力状態では、ＣＰＵ２０１は、コントローラ１０１の一部に対して電源供給を有効にする。ただし、省電力状態では、電源制御部２２０は、操作部１０２、スキャナ１０３、プリンタ１０４への電源供給を停止する。
そのため、電源制御部２２０は、省電力状態において各スイッチ３１２，３１３，３１７，３１８，３１９をオフにし、電源供給を停止する。その後、スイッチ３０５をオフにし、第２電源部３０６をオフにすることで、第２電源部３０６の待機電力を削減する。
なお、省電力状態において、ユーザーによる操作部１０２のボタンの押下や、ネットワークからのデータ受信などが検知されると、画像形成装置１００は動作状態へと移行する。
【００２４】
次に、画像形成装置１００の電源をオフにする場合について説明する。ユーザーにより主電源スイッチ３０３がオフにされると、主電源スイッチ３０３は遮断される。このとき、画像形成装置１００が動作状態や省電力状態にある場合、スイッチ３０４がオンであるため、即座にコントローラ１０１の電源がオフされることはない。
その後、ＣＰＵ２０１は、主電源スイッチ３０３がオフされたことを検知して、画像形成装置１００をオフするための制御を行う。ＣＰＵ２０１は、アプリケーションのプログラムを終了し、設定値データやユーザーデータ等の保存を行う。
その後、ＣＰＵ２０１は、コントローラ１０１、操作部１０２、スキャナ１０３、プリンタ１０４への電源供給が停止するように電源制御部２２０を制御する。電源制御部２２０は、電源ラインに接続された各スイッチ３０４，３０５，３１２，３１３，３１７，３１８，３１９をオフし、電源供給を停止する。
【００２５】
次に、図４を用いて、電源制御回路の構成と、電源制御回路による画像処理部２０９への電源供給の制御について説明する。図３に示したように、画像処理部２０９の電源は、スイッチ３１３のオン／オフにより制御される。より具体的には、図４に示すように、画像処理部２０９の電源は、電源Ａ４１１と電源Ｂ４１２のオン／オフにより制御される。
画像処理部２０９には、画像処理を行うＣＰＵのコア電源や、スキャナＩ／Ｆ２０３、プリンタＩ／Ｆ２０４用のＩ／Ｏ電源など、電圧が異なる複数の電源が必要である。そして、それぞれの電源は、電源をオンしたりオフしたりする際に順番が決められている。ここでは、電源Ａ４１１と電源Ｂ４１２の２つの電源を用いて説明する。ただし、電源の数は２つに限られず、３つ以上の電源により構成されてもよい。
【００２６】
電源Ａ４１１と電源Ｂ４１２は、第１電源部３０２の出力電圧を画像処理部２０９の動作電圧に変換するＤＣ／ＤＣコンバーターやＬＤＯ（Low Dropout）などにより構成される。電源Ａ４１１は、電源制御部２２０から出力されるイネーブル信号ＥＮ１によりオン／オフが制御され、出力電源ＶＡを生成する。同様に、電源Ｂ４１２は、電源制御部２２０から出力されるイネーブル信号ＥＮ２によりオン／オフが制御され、出力電源ＶＢを生成する。電源Ｂ４１２は、出力電源ＶＢを出力した際に、遅延回路４０１に対してパワーグッド信号ＰＧ２を出力する。
【００２７】
イネーブル信号ＥＮ１とＥＮ２は、電源制御部２２０内部に設けられたイネーブル制御部４００で制御される。イネーブル制御部４００は順序回路で構成され、電圧監視部３１０の出力信号であるリセット信号Ａ＿ＲＳＴにより制御される。リセット信号Ａ＿ＲＳＴがアサートされる（Ｈ（Ｈｉｇｈ）になる）と、イネーブル制御部４００はイネーブル信号ＥＮ１を出力する（Ｈ（Ｈｉｇｈ）にする）。イネーブル信号ＥＮ１がＨ（Ｈｉｇｈ）になると、イネーブル信号ＥＮ２も出力される（Ｈ（Ｈｉｇｈ）になる）。
【００２８】
遅延回路４０１は、画像処理部２０９への電源供給をオフする際に、電源Ａ４１１をオフしてから電源Ｂ４１２をオフするまでに所定の遅延時間ｔを設けるための回路である。このため、遅延回路４０１は、イネーブル信号ＥＮ１の出力が停止（Ｌ（Ｌｏｗ））にされてから、イネーブル信号ＥＮ２の出力が停止（Ｌ（Ｌｏｗ）するまでの遅延時間ｔを生成する。遅延回路４０１は、順序回路で構成され、電源Ｂ４１２のパワーグッド信号ＰＧ２がリセット信号Ｄ＿ＲＳＴとして入力される。これにより、電源Ａ４１１がオフしてから電源Ｂ４１２がオフするまでの間の遅延時間ｔが生成される。
【００２９】
イネーブル信号ＥＮ２は、論理回路としてのＯＲ回路４０２により、イネーブル信号ＥＮ１と遅延回路４０１から出力される遅延信号ＤＥＬＡＹとのＯＲ出力として生成される。これにより、イネーブル制御部４００から出力されるイネーブル信号ＥＮ１または遅延回路４０１から出力される遅延信号ＤＥＬＡＹのいずれかがＨ（Ｈｉｇｈ）であれば、電源Ｂ４１２へイネーブル信号ＥＮ２としてＨ（Ｈｉｇｈ）が出力される。
【００３０】
図５を用いて、電源Ｂ４１２の出力信号であるパワーグッド信号ＰＧ２について説明する。パワーグッド信号ＰＧ２は、電源Ｂ４１２において出力電源ＶＢの生成が開始されてから、出力電源ＶＢが予め定められた閾値電圧を超えるとＨ（Ｈｉｇｈ）として出力される信号である。電源Ｂ４１２からの出力電源ＶＢは、電圧が予め決められている。電源Ｂ４１２内部で電圧変換回路５０１が生成する出力電源ＶＢの電圧は、出力電圧監視部５０２により監視される。
【００３１】
電圧変換回路５０１は、イネーブル信号ＥＮ２としてＨ（Ｈｉｇｈ）が入力されると、出力電源ＶＢの生成を開始する。出力電源ＶＢの電圧の監視は、不図示のコンパレータにより、出力電圧と基準電圧を比較することで行われる。ここで、基準電圧は、電源Ｂ４１２内部で予め設定された電圧を生成する回路素子により生成される。
【００３２】
具体的には、監視されている出力電源ＶＢの電圧が予め定められた閾値を越えるまでは、パワーグッド信号ＰＧ２を駆動するトランジスタ５０３がオンであるため、パワーグッド信号ＰＧ２はＬ（Ｌｏｗ）である。そして、出力電源ＶＢの電圧が閾値を越えると、パワーグッド信号ＰＧ２を駆動するトランジスタ５０３がオフになる。すると、トランジスタ５０３はプルアップ抵抗として出力電源ＶＢに接続されているため、パワーグッド信号ＰＧ２はＨ（Ｈｉｇｈ）となる。
すなわち、パワーグッド信号ＰＧ２は、出力電源ＶＢがオフの時はＬ（Ｌｏｗ）となり、出力電源ＶＢがオンの時はＨ（Ｈｉｇｈ）となる。
また、電源Ｂ４１２自体がオフの時は、プルアップ抵抗の接続先の出力電源ＶＢが出力されていないため、パワーグッド信号ＰＧ２はＬ（Ｌｏｗ）となる。
【００３３】
このように、電源制御部２２０は、パワーグッド信号ＰＧ２により、電源Ｂ４１２のオン／オフを確認することができる。なお、ここでは、電源Ｂ４１２の内部で出力電源ＶＢの電圧を監視し、パワーグッド信号ＰＧ２を生成する構成を説明したが、本発明はこれに限られるものではない。例えば、電源Ｂ４１２の外部に同様の出力電源ＶＢの電圧を監視する回路を設けて、外部の回路によりパワーグッド信号ＰＧ２を生成するようにしてもよい。
【００３４】
図６のフローチャートを用いて、電源制御部２２０が画像処理部２０９への電源供給を停止する際の動作について説明する。本フローチャートはユーザーが主電源スイッチ３０３をオフすることにより開始する。
Ｓ６０１において、ユーザーにより主電源スイッチ３０３がオフされると、ＣＰＵ２０１は、主電源スイッチ３０３がオフされたことを検知する。そして、ＣＰＵ２０１は、画像形成装置１００をオフするために、コントローラ１０１と、操作部１０２、スキャナ１０３、プリンタ１０４への電源供給が停止するように電源制御部２２０を制御する。
すると、電源制御部２２０は、電源ラインに接続された各スイッチ３０４，３０５，３１２，３１３，３１７，３１８，３１９をオフし、電源供給を停止する。
スイッチ３０４がオフになると、電圧監視部３１０が電圧の低下を検知する。そして、電源監視部３１０はイネーブル制御部４００に対してリセット信号Ａ＿ＲＳＴをアサートする（Ｌ（Ｌｏｗ）にする）。リセット信号Ａ＿ＲＳＴを受信すると、イネーブル制御部４００はリセットされる。
【００３５】
次に、電圧監視部３１０から出力されるリセット信号Ａ＿ＲＳＴによりリセットされると、Ｓ６０２において、イネーブル制御部４００は、イネーブル信号ＥＮ１をオフ（Ｌ（Ｌｏｗ））にする。イネーブル制御部４００がイネーブル信号ＥＮ１をオフにすると、電源Ａ４１１が出力電源ＶＡの生成を停止する。これにより、電源Ａ４１１から画像処理部２０９への電力供給が停止する。
【００３６】
次に、イネーブル信号ＥＮ１がオフになると、Ｓ６０３において、遅延回路４０１がイネーブル信号ＥＮ１のオフをトリガとして、遅延時間のカウントを開始する。遅延時間をカウントする方法については、図８を用いて後述する。
Ｓ６０４において、所定の遅延時間ｔが経過するまでは、電源制御部２２０はイネーブル信号ＥＮ２としてオン（Ｈ（Ｈｉｇｈ））の出力を継続する。そのため、電源Ａ４１１が画像処理部２０９への電源ＶＡの供給を停止しても、電源Ｂ４１２による電源Ｂの供給は継続する。
【００３７】
所定の遅延時間ｔが経過すると（Ｓ６０４：Ｙｅｓ）、Ｓ６０５において、遅延回路４０１が遅延信号ＤＥＬＡＹの出力をＨ（Ｈｉｇｈ）からＬ（Ｌｏｗ）に切り替える。
遅延回路４０１から出力される遅延信号ＤＥＬＡＹがＬ（Ｌｏｗ）になると、Ｓ６０５において、電力制御部２２０から出力されるイネーブル信号ＥＮ２がオフになる。そして、電源Ｂ４１２はイネーブル信号ＥＮ２のオフに従ってオフになり、出力電源ＶＢの生成を停止する。
電源Ｂ４１２がオフになると、Ｓ６０６において、パワーグッド信号ＰＧ２がＬ（Ｌｏｗ）となり、遅延回路４０１へリセット信号Ｄ＿ＲＳＴがアサートされる（Ｌ（Ｌｏｗ）になる）。リセット信号Ｄ＿ＲＳＴを受信すると、遅延回路４０１はリセットされ、遅延信号ＤＥＬＡＹとしてＬ（Ｌｏｗ）を出力する。
【００３８】
このように、電源Ａ４１１がオフしてから、所定の遅延時間ｔが経過した後に電源Ｂ４１２をオフにすることができる。そして、電源Ｂがオフになるとパワーグッド信号ＰＧ２を介してリセット信号Ｄ＿ＲＳＴが遅延回路４０１へアサートされるため、電源Ｂがオフになることに応じて自動的に遅延回路４０１がリセットされる。
これ以降は、パワーグッド信号ＰＧ２はＬ（Ｌｏｗ）に固定される。そのため、次にユーザーが主電源スイッチ３０３をオンにしたとき、遅延回路４０１が出力する遅延信号ＤＥＬＡＹをL（Ｌｏｗ）に固定することができる。
【００３９】
図７のタイミングチャートを用いて、電源制御部２２０が画像処理部２０９への電源供給を開始／停止する際の動作について説明する。まず、タイミングチャートに示した各信号について改めて説明する。
リセット信号Ａ＿ＲＳＴは、電圧監視部３１０から出力される信号である。リセット信号がＡ＿ＲＳＴアサートされると、電源制御部２２０内部のイネーブル制御部４００がリセットされる。
【００４０】
イネーブル信号ＥＮ１は、電源制御部２２０から出力され、電源Ａ４１１をオン／オフする制御信号である。
電源Ａ４１１の出力電源ＶＡは、イネーブル信号ＥＮ１により制御され、画像処理部２０９に供給される電源である。
【００４１】
イネーブル信号ＥＮ２は、電源制御部２２０から出力され、電源Ｂ４１２をオン／オフする制御信号である。
電源Ｂ４１２の出力電源ＶＢは、イネーブル信号ＥＮ２により制御され、画像処理部２０９に供給される電源である。
【００４２】
リセット信号Ｄ＿ＲＳＴは、電源Ｂ４１２のパワーグッド信号ＰＧ２である。リセット信号がＤ＿ＲＳＴアサートされると、電源制御部２２０内部の遅延回路４０１がリセットされる。
遅延信号ＤＥＬＡＹは、遅延回路４０１が出力する信号である。遅延信号ＤＥＬＡＹは、イネーブル信号ＥＮ１が入力されてから、予め定められた遅延時間ｔが経過した時点で出力される。
【００４３】
図７のタイミングチャートにおいて、画像処理部２０９への電源の供給が開始される場合、リセット信号Ａ＿ＲＳＴがアサートされる（Ｈ（Ｈｉｇｈ）になる）と、イネーブル制御部４００が出力するイネーブル信号ＥＮ１がＨ（Ｈｉｇｈ）になる（Ｔ７１）。イネーブル信号ＥＮ１はＯＲ回路４０２にも入力されているため、イネーブル信号ＥＮ２も同時にＨ（Ｈｉｇｈ）になる。イネーブル信号ＥＮ２がＨ（Ｈｉｇｈ）になると、電源Ｂ４２２が出力電源ＶＢの供給を開始する。
【００４４】
そして、出力電源ＶＢの電圧が予め定められた閾値を越えると、パワーグッド信号ＰＧ２がＨ（Ｈｉｇｈ）になる。そして、リセット信号Ｄ＿ＲＳＴがアサートされ（Ｈ（Ｈｉｇｈ）になり）、遅延回路４０１に入力される。これにより、遅延回路４０１は、リセット信号Ｄ＿ＲＳＴによりリセットされ、遅延信号ＤＥＬＡＹとしてＨｉｇｈを出力する（Ｔ７２）。
以上のように、イネーブル信号ＥＮ１とＥＮ２が同時にＨ（Ｈｉｇｈ）になることで、画像処理部２０９には、電源Ａ４１１の出力電源ＶＡと電源Ｂ４１２の出力電源ＶＢの供給が同時に開始される。
【００４５】
一方、画像処理部２０９への電源の供給を停止する場合は、リセット信号Ａ＿ＲＳＴがアサートされる（Ｌ（Ｌｏｗ）になる）ことにより、イネーブル信号ＥＮ１がＬ（Ｌｏｗ）になる（Ｔ７３）。
イネーブル信号ＥＮ１がＬ（Ｌｏｗ）になることにより、電源Ａ４１１の出力電源ＶＡによる画像処理部２０９への電源供給が停止する。イネーブル信号ＥＮ２は、イネーブル信号ＥＮ１と遅延回路４０１の遅延信号ＤＥＬＡＹとのＯＲ出力であるため、この時点ではＬ（Ｌｏｗ）のままである。
【００４６】
その後、所定の遅延時間ｔの経過後に遅延回路４０１が出力する遅延信号ＤＥＬＡＹがオフになることで、イネーブル信号ＥＮ２がＬ（Ｌｏｗ）になる（Ｔ７４）。イネーブル信号ＥＮ２がＬ（Ｌｏｗ）になることにより、電源Ｂ４１２の出力電源ＶＢによる画像処理部２０９への電源供給も停止する。
最後に、電源Ｂ４１２の出力電源ＶＢがオフになることにより、パワーグッド信号ＰＧ２がＬ（Ｌｏｗ）となる。そして、リセット信号Ｄ＿ＲＳＴがアサートされる（Ｌ（Ｌｏｗ）になる）ことにより、遅延回路４０１がリセットされる（Ｔ７５）。
【００４７】
このように、イネーブル信号ＥＮ１をＬ（Ｌｏｗ）にしてから、所定の遅延時間ｔが経過した後に、イネーブル信号ＥＮ２をＬ（Ｌｏｗ）にする。これにより、画像処理部２０９に供給される電源として、電源Ａ４１１の出力電源ＶＡがオフになるタイミングと、電源Ｂ４１２の出力電源ＶＢがオフになるタイミングとをずらすことができる。
【００４８】
図８を用いて、電源制御部２２０の内部に設けられた遅延回路４０１の詳細な構成と、遅延時間ｔの生成について説明する。遅延回路４０１は、カウンタ８０１と遅延信号出力部８０２とから構成される。
カウンタ８０１は、順序回路で構成される。カウンタ８０１は、イネーブル信号ＥＮ１がＬ（Ｌｏｗ）になってから、イネーブル信号ＥＮ２をＬ（Ｌｏｗ）にするタイミングである所定の遅延時間ｔをカウントする。
【００４９】
カウンタ８０１は、入力クロックに同期してカウントアップすることにより、時間の経過をカウント値として出力する。カウント値は、複数ｂｉｔで構成され、カウント数を示す。入力クロックの周波数とカウント数とから遅延時間を設定することができる。
例えば、入力クロックの周波数が１ＭＨｚである場合、１周期の時間は１μｓとなる。このため、例えば、遅延時間ｔを１００μｓに設定する場合、カウント値として１００をカウントすればよい。
【００５０】
カウンタ８０１のカウント値は、遅延回路４０１がリセットされた時の初期値として、全ｂｉｔが０に設定される。
そして、イネーブル信号ＥＮ１としてＨ（Ｈｉｇｈ）が入力されている間、カウント値の全ｂｉｔは0のままにする。これにより、イネーブル信号ＥＮ１がＬ（Ｌｏｗ）になった時点を起点として遅延時間ｔがカウントされる。
【００５１】
一方、イネーブル信号ＥＮ１としてＬ（Ｌｏｗ）が入力されている間は、遅延時間ｔをカウントしていくため、カウンタ８０１はカウント値をカウントアップしていく。
遅延信号出力部８０２は、カウンタ８０１からカウンタ値を受け取る。そして、予め設定されているカウント数に達すると、所定の遅延時間ｔが経過したと判定し、遅延信号ＤＥＬＡＹをＬ（Ｌｏｗ）にする。
【００５２】
遅延信号出力部８０２が出力する遅延信号ＤＥＬＡＹは、遅延回路４０１がリセットされた時の初期値としてはＬ（Ｌｏｗ）である。
そして、カウンタ値が全ｂｉｔで０の場合は、遅延信号出力部８０２は遅延信号ＤＥＬＡＹとしてＨ（Ｈｉｇｈ）を出力する。一方、カウンタ値が０以外の所定の値の場合は、遅延信号ＤＥＬＡＹとしてＬ（Ｌｏｗ）を出力する。
【００５３】
ここで、ＯＲ回路４０２には、イネーブル信号ＥＮ１と、遅延信号出力部８０２の出力信号である遅延信号ＤＥＬＡＹとが入力されている。したがって、イネーブル信号ＥＮ２は、イネーブル信号ＥＮ１と遅延信号ＤＥＬＡＹとのＯＲ出力である。
したがって、図７のタイミングチャートで示したように、イネーブル信号ＥＮ１がＬ（Ｌｏｗ）になってから、所定の遅延時間ｔが経過した後に、遅延信号出力部８０２の出力である遅延信号ＤＥＬＡＹはＬ（Ｌｏｗ）になる。
【００５４】
以上のように、実施形態１によれば、電源制御部２２０が、複数のイネーブル信号をオフするタイミングに時間差を設けることにより、画像処理部２０９に電源を供給する複数の電源がオフするタイミングをずらすことができる。これにより、画像処理部２０９に内蔵されている半導体回路へ電源を供給する複数の電源が電源供給を停止する順番を制御することが可能となる。
また、遅延回路４０１をリセットするために電源Ｂ４１２から出力されるパワーグッド信号ＰＧ２を用いるため、リセット制御のための特別な回路を設けることなく、遅延回路をＬ（Ｌｏｗ）に固定することができる。
なお、ここでは、カウンタ８０１はカウントアップにより遅延時間ｔをカウントしていくものとして説明したが、カウントダウンにより遅延時間ｔをカウントしていくようにしてもよい。
【００５５】
＜実施形態２＞
実施形態１では、画像処理部２０９に供給する電源をオンする際は、２つの電源による電源の供給を同時に開始し、画像処理部２０９に供給する電源をオフする際は、２つの電源による電源の供給を停止するタイミングをずらすように構成した。しかし、本発明は、電源の供給を開始する際、タイミングをずらすように構成してもよい。
【００５６】
そこで、図９を用いて、実施形態２として、２つの電源の供給を開始する際のタイミングをずらす構成について説明する。本実施形態では、画像形成装置１００をオンした場合は、電源Ｂ４１２から電源Ａ４１１の順に電源の供給が開始される。一方、画像形成装置１００をオフした場合は、電源Ａ４１１から電源Ｂ４１２の順に電源の供給を停止する。なお、オフする際の動作に関しては、上述した実施形態１と同様であるため、以下では説明を省略する。
【００５７】
図９は、実施形態２における電源制御回路の構成と、電源制御回路による画像処理部２０９への電源供給の制御について説明する図である。図９において、イネーブル信号ＥＮ３は、電源Ａ４１１のオン／オフを制御する信号である。ＡＮＤ回路９１０は、電源制御部２２０から出力されたイネーブル信号ＥＮ１と、電源Ｂ４１２から出力されたパワーグッド信号ＰＧ２とを入力し、イネーブル信号ＥＮ３を出力する。すなわち、イネーブル信号ＥＮ３は、イネーブル信号ＥＮ１とパワーグッド信号ＰＧ２とのＡＮＤ出力である。
したがって、電源Ａ４１１がオンになるのは、イネーブル信号ＥＮ１とパワーグッド信号ＰＧ２の両方がＨ（Ｈｉｇｈ）である場合である。これにより、電源Ｂ４１２がオンになってから、所定の遅延時間ｔ０が経過した後に、電源Ａ４１１をオンにすることが可能になるため、画像処理部２０９に供給する電源をオンにするタイミングをずらすことができる。
【００５８】
なお、ここでは、イネーブル信号ＥＮ３は、追加のＡＮＤ回路９１０を用いることにより生成した。ただし、イネーブル信号ＥＮ１とパワーグッド信号ＰＧ２は、ともに、電源制御部２２０に接続されているため、イネーブル信号ＥＮ３を電源制御部２２０の内部で生成することも可能である。
【００５９】
図１０のタイミングチャートを用いて、電源制御部２２０が画像処理部２０９への電源供給を開始するタイミングについて説明する。なお、電源供給を停止する際の動作に関しては、実施形態１と同様であるため、説明を省略する。
まず、図７のタイミングチャートに対して追加されている信号について改めて説明する。イネーブル信号ＥＮ３は、電源Ａ４１１のオン／オフを制御する信号である。イネーブル信号ＥＮ３は、電源制御部２２０から出力されたイネーブル信号ＥＮ１と、電源Ｂ４１２から出力されたパワーグッド信号ＰＧ２とのＡＮＤ出力である。
【００６０】
画像形成装置１００の電源をオンする場合、リセット信号Ａ＿ＲＳＴがアサートされる（Ｈ（Ｈｉｇｈ）になる）ことによりイネーブル信号ＥＮ１がＨ（Ｈｉｇｈ）になる。同時に、ＯＲ回路４０２の出力であるイネーブル信号ＥＮ２もＨ（Ｈｉｇｈ）になる（Ｔ１０１）。
【００６１】
電圧変換回路５０１は、イネーブル信号ＥＮ２としてＨ（Ｈｉｇｈ）が入力されると、出力電源ＶＢの生成を開始する。時間ｔ０の経過後、出力電源ＶＢの電圧が閾値を越えると、パワーグッド信号ＰＧ２はＨ（Ｈｉｇｈ）となる（Ｔ１０２）。そして、イネーブル信号ＥＮ３は、論理回路としてのＡＮＤ回路９０１を介して、イネーブル信号ＥＮ１と、電源Ｂ４１２のパワーグッド信号ＰＧ２とのＡＮＤ出力であるため、この時点でＨ（Ｈｉｇｈ）になる。
イネーブル信号ＥＮ３がＨ（Ｈｉｇｈ）になると、電源Ａ４１１の出力電源ＶＡがオンになる。これにより、電源Ｂ４１２による出力電圧ＶＢの供給が開始してからｔ０が経過した後に、タイミングをずらして電源Ａ４１１による出力電圧ＶＡの供給が開始する。
【００６２】
以上のように、実施形態２によれば、実施形態１で実現される効果に加えて、画像処理部２０９に電源を供給する複数の電源がオンするタイミングに時間差を設けることができる。これにより、画像処理部２０９に内蔵されている半導体回路へ電源を供給する複数の電源が電源供給を開始する順番を制御することが可能となる。
【００６３】
＜その他の実施形態＞
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
また、本発明は、複数の機器から構成されるシステムに適用しても、１つの機器からなる装置に適用してもよい。
本発明は上述の実施形態に限定されるものではなく、本発明の趣旨に基づき種々の変形が可能であり、それらを本発明の範囲から除外するものではない。すなわち、上述した各実施形態及びその変形例を組み合わせた構成もすべて本発明に含まれるものである。
【符号の説明】
【００６４】
１００      画像形成装置
２０９      画像処理部
２２０      電源制御部
４１０      遅延回路
４１１      電源Ａ
４１２      電源Ｂ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2020187452.tif 000009
【図８】
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【図９】
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【図１０】
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