(57)【要約】【課題】簡易な回路構成で出力電圧の調整が可能な定電圧回路を提供する。【解決手段】定電圧回路３０は、書込み回路１０と、出力回路２０とを備える。書込み回路は、フローティングゲートＦＧとコントロールゲートＣＧとを有し、電気的に書換えプログラム可能な不揮発性半導体メモリＭＱEPRと、不揮発性半導体メモリに直列接続され、不揮発性半導体メモリにデータを書込み可能な選択ゲートトランジスタＱSGとを備える。出力回路２０は、ドレインが電源電圧ＶCCに接続され、ソースが出力ＯＵＴに接続されたｎＤＭＯＳＦＥＴＱDと、ドレイン及びゲートが出力ＯＵＴに接続され、ソースが接地電位ＧＮＤに接続されたｎＥＭＯＳＦＥＴＱEとを備え、出力より定電圧の出力電圧Ｖoutを出力する。ｎＤＭＯＳＦＥＴのゲート電位は、ＦＧと同電位を有し、かつｎＥＭＯＳＦＥＴのゲート電位は、ＣＧの電位及び出力ＯＵＴの電位と同電位を有する。【選択図】図１
2020187459.tif 000002
【特許請求の範囲】
【請求項１】
フローティングゲートとコントロールゲートとを有し、電気的に書換えプログラム可能な不揮発性半導体メモリと、前記不揮発性半導体メモリに直列接続され、前記不揮発性半導体メモリにデータを書込み可能な選択ゲートトランジスタとを備える書込み回路と、
ドレインが電源に接続され、ソースが出力に接続されたｎチャネルデプレッションモードＭＯＳＦＥＴと、ドレイン及びゲートが前記出力に接続され、ソースが接地電位に接続されたｎチャネルエンハンスメントモードＭＯＳＦＥＴとを備え、前記出力より定電圧を出力する出力回路と
を備え、前記ｎチャネルデプレッションモードＭＯＳＦＥＴのゲートは、前記フローティングゲートに接続され、かつ前記ｎチャネルエンハンスメントモードＭＯＳＦＥＴのゲートは、前記コントロールゲート及び前記出力に接続される、定電圧回路。
【請求項２】
前記選択ゲートトランジスタは、ｎチャネルエンハンスメントモードＭＯＳＦＥＴを備える、請求項１に記載の定電圧回路。
【請求項３】
前記不揮発性半導体メモリは、ＦＬＯＴＯＸ型ＥＥＰＲＯＭを備える、請求項１又は２に記載の定電圧回路。
【請求項４】
前記不揮発性半導体メモリは、前記選択ゲートトランジスタのドレインに印加される書込み電圧と、前記選択ゲートトランジスタのゲートに印加されるゲート電圧により、前記フローティングゲートへの電子の注入・引き抜き量を調整可能である、請求項１〜３のいずれか１項に記載の定電圧回路。
【請求項５】
前記フローティングゲートへの電子の注入・引き抜き量を調整することで、前記ｎチャネルデプレッションモードＭＯＳＦＥＴの閾値電圧を調整し、出力電圧を制御可能である、請求項１〜４いずれか１項に記載の定電圧回路。
【請求項６】
前記ｎチャネルデプレッションモードＭＯＳＦＥＴは、ウェハ作成時においては、前記ｎチャネルエンハンスメントモードＭＯＳＦＥＴと等しい閾値電圧の調整用のイオン注入時のドーズ量を有するチャネル形成条件を備え、ウェハ作成後においては、前記フローティングゲートへの電子の注入・引き抜き量を調整することで、前記ｎチャネルデプレッションモードＭＯＳＦＥＴの閾値電圧を調整し、前記ｎチャネルエンハンスメントモードＭＯＳＦＥＴとのペア性を確保可能である、請求項１〜５ずれか１項に記載の定電圧回路。
【請求項７】
前記ｎチャネルデプレッションモードＭＯＳＦＥＴの閾値電圧を調整し、前記ｎチャネルデプレッションモードＭＯＳＦＥＴと前記ｎチャネルエンハンスメントモードＭＯＳＦＥＴのドレイン電流とゲート電圧間の伝達特性を調整可能である、請求項１〜６ずれか１項に記載の定電圧回路。
【請求項８】
ウェハ作成時にｎチャネルデプレッションモードＭＯＳＦＥＴとｎチャネルエンハンスメントモードＭＯＳＦＥＴのｐウェル作成条件を揃えるステップと、
未書込み状態時において、前記ｎチャネルデプレッションモードＭＯＳＦＥＴと前記ｎチャネルエンハンスメントモードＭＯＳＦＥＴの閾値電圧をゼロボルト以上の所定の電圧に等しく設定するステップと、
ウェハ作成後、書込み回路の電源をゼロボルト以上の所定の電圧に設定し、選択ゲートトランジスタのゲート電圧をゼロボルト以上の所定の電圧に設定し、出力電圧に等しいコントロールゲート電圧を接地電位に設定するステップと、
不揮発性半導体メモリのフローティングゲートから電子を引き抜き、前記不揮発性半導体メモリの閾値電圧を負電圧に設定するステップと、
同時に、前記ｎチャネルデプレッションモードＭＯＳＦＥＴの閾値電圧を負電圧に設定するステップと、
前記ｎチャネルデプレッションモードＭＯＳＦＥＴをデプレッションモード化するステップと、
出力回路の電源と接地電位により、前記ｎチャネルデプレッションモードＭＯＳＦＥＴを導通する電流値を設定し、定電圧回路動作モードにより、定電圧を出力するステップとを有する、定電圧回路の動作方法。
【請求項９】
フローティングゲートとコントロールゲートとを有し、電気的に書換えプログラム可能な不揮発性半導体メモリと、
前記不揮発性半導体メモリに直列接続され、前記不揮発性半導体メモリにデータを書込み可能な選択ゲートトランジスタと、
ドレインが電源に接続され、ソースが出力に接続されたｎチャネルデプレッションモードＭＯＳＦＥＴと、
ドレイン及びゲートが前記出力に接続され、ソースが接地電位に接続されたｎチャネルエンハンスメントモードＭＯＳＦＥＴと
を備え、前記ｎチャネルデプレッションモードＭＯＳＦＥＴのゲート電位は、前記フローティングゲートと同電位を有し、かつ前記ｎチャネルエンハンスメントモードＭＯＳＦＥＴのゲート電位は、前記コントロールゲートの電位及び前記出力の電位と同電位を有する、半導体装置。
【請求項１０】
平面視において、前記フローティングゲートの電極パターンは、前記ｎチャネルデプレッションモードＭＯＳＦＥＴのゲートまで延伸され、前記ｎチャネルデプレッションモードＭＯＳＦＥＴのゲートの電極パターンと共通電極を備える、請求項９に記載の半導体装置。
【請求項１１】
前記不揮発性半導体メモリにおいて、前記フローティングゲートの電極パターン上に配置される前記コントロールゲートの電極パターンは、平面視において、前記フローティングゲートの電極パターン上を延伸し、更に前記ｎチャネルデプレッションモードＭＯＳＦＥＴのゲートの電極パターン上に延在する、請求項１０に記載の半導体装置。
【請求項１２】
前記コントロールゲートの電極パターンは、平面視において、前記フローティングゲートの電極パターンを包含する、請求項１１に記載の半導体装置。
【請求項１３】
前記ｎチャネルデプレッションモードＭＯＳＦＥＴのゲートは、前記フローティングゲートと、前記フローティングゲート上に第１絶縁層を介して配置された前記コントロールゲートとの２層構造を備える、請求項９〜１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記第１絶縁層は、ＯＮＯ膜を備える、請求項１３に記載の半導体装置。
【請求項１５】
前記ｎチャネルエンハンスメントモードＭＯＳＦＥＴのゲートは、前記フローティングゲートと同時に形成可能な第１ゲート電極と、前記第１ゲート電極上に第２絶縁層を介して配置され、前記コントロールゲートと同時に形成可能な第２ゲート電極との２層構造を備え、前記第１ゲート電極と前記第２ゲート電極は、第１コンタクトホールを介して電気的に接続される、請求項９〜１４のいずれか１項に記載の半導体装置。
【請求項１６】
前記選択ゲートトランジスタのゲートは、前記フローティングゲートと同時に形成可能な第３ゲート電極と、前記第３ゲート電極上に第２絶縁層を介して配置され、前記コントロールゲートと同時に形成可能な第４ゲート電極との２層構造を備え、前記第３ゲート電極と前記第４ゲート電極は、第２コンタクトホールを介して電気的に接続される、請求項９〜１５のいずれか１項に記載の半導体装置。
【請求項１７】
前記第２絶縁層は、ＯＮＯ膜を備える、請求項１５又は１６に記載の半導体装置。
【請求項１８】
前記不揮発性半導体メモリは、ＦＬＯＴＯＸ型ＥＥＰＲＯＭを備える、請求項９〜１７のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、定電圧回路及びその動作方法、及び半導体装置に関する。
【背景技術】
【０００２】
ｎチャネルエンハンスメントモード金属酸化物半導体電界効果トランジスタ（ｎＥＭＯＳＦＥＴ：n channel Enhancement mode Metal Oxide Semiconductor Field Effect Transistor）とｎチャネルデプレッションモードＭＯＳＦＥＴ(ｎＤＭＯＳＦＥＴ：n channel Depletion mode Metal Oxide Semiconductor Field Effect Transistor）で構成される定電圧回路について、それぞれのｎＥＭＯＳＦＥＴ、ｎＤＭＯＳＦＥＴの閾値電圧はウェハ作成時にイオン注入技術などによるチャネル領域の不純物濃度の設定ドーズ量で決まる。ウェハ作成が終了した後でチャネル領域の不純物濃度の設定ドーズ量を変えることは不可能である。また、定電圧回路の温度依存性はなるべく小さいことが求められそのためにｎＥＭＯＳＦＥＴ、ｎＤＭＯＳＦＥＴのペア性を向上する必要がある。しかし、異なる閾値電圧とするためにチャネル領域の不純物濃度を変える必要があるため、ペア性を向上するのは困難となる。
【０００３】
これらを解決するために、ウェハ形成後に閾値電圧を調整できるように、定電圧回路を構成する２つのＭＯＳＦＥＴを電気的書換えプログラム可能リードオンリメモリ（ＥＥＰＲＯＭ：Electrically Erasable and Programmable Read Only Memory）などの記憶素子で構成する定電圧回路が提案されている。また、そこからさらにデータ保持特性を向上させる定電圧回路も提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開2013-246627号公報
【特許文献２】特開2018-29136号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、２つの記憶素子をそれぞれ異なる閾値電圧とするために、多くのスイッチを必要とする。これらのスイッチはＭＯＳＦＥＴで形成されるが、設定時の回路動作が複雑になる。更に、回路面積の増大、追加したＭＯＳＦＥＴの特性が定電圧回路の動作に影響する。
【０００６】
本実施の形態は、簡易な回路構成で出力電圧の調整が可能な定電圧回路及びその動作方法、及び半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本実施の形態の一態様によれば、定電圧回路は、フローティングゲートとコントロールゲートとを有し、電気的に書換えプログラム可能な不揮発性半導体メモリと、不揮発性半導体メモリに直列接続され、不揮発性半導体メモリにデータを書込み可能な選択ゲートトランジスタとを備える書込み回路と、ドレインが電源に接続され、ソースが出力に接続されたｎチャネルデプレッションモードＭＯＳＦＥＴと、ドレイン及びゲートが出力に接続され、ソースが接地電位に接続されたｎチャネルエンハンスメントモードＭＯＳＦＥＴとを備え、出力より定電圧を出力する出力回路とを備え、ｎチャネルデプレッションモードＭＯＳＦＥＴのゲートは、フローティングゲートに接続され、かつｎチャネルエンハンスメントモードＭＯＳＦＥＴのゲートは、コントロールゲート及び出力に接続される。
【０００８】
本実施の形態の別の一態様によれば、定電圧回路の動作方法は、ウェハ作成時にｎチャネルデプレッションモードＭＯＳＦＥＴとｎチャネルエンハンスメントモードＭＯＳＦＥＴのｐウェル作成条件を揃えるステップと、未書込み状態時において、ｎチャネルデプレッションモードＭＯＳＦＥＴとｎチャネルエンハンスメントモードＭＯＳＦＥＴの閾値電圧をゼロボルト以上の所定の電圧に等しく設定するステップと、ウェハ作成後、書込み回路の電源をゼロボルト以上の所定の電圧に設定し、選択ゲートトランジスタのゲート電圧をゼロボルト以上の所定の電圧に設定し、出力電圧に等しいコントロールゲート電圧を接地電位に設定するステップと、不揮発性半導体メモリのフローティングゲートから電子を引き抜き、不揮発性半導体メモリの閾値電圧を負電圧に設定するステップと、同時に、ｎチャネルデプレッションモードＭＯＳＦＥＴの閾値電圧を負電圧に設定するステップと、ｎチャネルデプレッションモードＭＯＳＦＥＴをデプレッションモード化するステップと、出力回路の電源と接地電位により、ｎチャネルデプレッションモードＭＯＳＦＥＴを導通する電流値を設定し、定電圧回路動作モードにより、定電圧を出力するステップとを有する。
【０００９】
本実施の形態の別の一態様によれば、半導体装置は、フローティングゲートとコントロールゲートとを有し、電気的に書換えプログラム可能な不揮発性半導体メモリと、不揮発性半導体メモリに直列接続され、不揮発性半導体メモリにデータを書込み可能な選択ゲートトランジスタと、ドレインが電源に接続され、ソースが出力に接続されたｎチャネルデプレッションモードＭＯＳＦＥＴと、ドレイン及びゲートが出力に接続され、ソースが接地電位に接続されたｎチャネルエンハンスメントモードＭＯＳＦＥＴとを備え、ｎチャネルデプレッションモードＭＯＳＦＥＴのゲート電位は、フローティングゲートと同電位を有し、かつｎチャネルエンハンスメントモードＭＯＳＦＥＴのゲート電位は、コントロールゲートの電位及び出力の電位と同電位を有する。
【発明の効果】
【００１０】
本実施の形態によれば、簡易な回路構成で出力電圧の調整が可能な定電圧回路及びその動作方法、及び半導体装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本技術を適用した一実施の形態に係る定電圧回路の構成図。
【図２】本実施の形態に係る定電圧回路を構成する半導体装置の模式的平面パターン構成図。
【図３】図２のＩ−Ｉ線に沿う模式的断面構造図。
【図４】図２のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図５】図２のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図６】本実施の形態に係る定電圧回路の出力電圧の温度特性の説明図。
【図７】本実施の形態に係る定電圧回路において、（ａ）初期状態におけるｎＥＭＯＳＦＥＴとｎＤＭＯＳＦＥＴのＩD−ＶG特性例、（ｂ）初期状態における出力電圧Ｖoutと電源電圧ＶCC特性例。
【図８】本実施の形態に係る定電圧回路において、書込み状態におけるｎＥＭＯＳＦＥＴとｎＤＭＯＳＦＥＴのＩD−ＶG特性例。
【図９】本実施の形態に係る定電圧回路において、書込み状態における出力電圧Ｖoutと電源電圧ＶCC特性例。
【図１０】本実施の形態に係る定電圧回路において、初期状態における回路動作説明図。
【図１１】本実施の形態に係る定電圧回路において、書込み状態における回路動作説明図。
【図１２】本実施の形態に係る定電圧回路において、定電圧出力状態における回路動作説明図。
【図１３】本実施の形態に係る定電圧回路において、書込み動作における動作波形であって、（ａ）ドレイン電圧ＶDパルス波形例、（ｂ）選択ゲート電圧ＶSGパルス波形例、（ｃ）出力電圧Ｖout例。
【図１４】本実施の形態に係る定電圧回路において、定電圧出力動作における動作電圧例であって、（ａ）電源電圧ＶCC例、（ｂ）出力電圧Ｖout例。
【図１５】本実施の形態に係る定電圧回路の動作フローチャート説明図。
【図１６】本実施の形態に係る定電圧回路において、ｎＥＭＯＳＦＥＴとｎＤＭＯＳＦＥＴのペア特性が良好な場合の温度変化に対するＩD−ＶG伝達特性例。
【図１７】比較例として、ｎＥＭＯＳＦＥＴとｎＤＭＯＳＦＥＴのペア特性が良好でない場合の温度変化に対するＩD−ＶG伝達特性例。
【図１８】本実施の形態に係る定電圧回路を実現する別の半導体装置の模式的平面パターン構成図。
【図１９】図１８のＩＶ−ＩＶ線に沿う模式的断面構造図。
【図２０】図１８のＶ−Ｖ線に沿う模式的断面構造図。
【発明を実施するための形態】
【００１２】
次に、図面を参照して、実施の形態について説明する。以下に説明する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各構成部品の厚みと平面寸法との関係等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１３】
また、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、各構成部品の材質、形状、構造、配置等を特定するものではない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１４】
[実施の形態]
（定電圧回路の構成）
本技術を適用した一実施の形態に係る定電圧回路３０は、図１に示すように、書込み回路１０と、出力回路２０とを備える。書込み回路１０は、フローティングゲートＦＧとコントロールゲートＣＧとを有し、電気的に書換えプログラム可能な不揮発性半導体メモリＭＱEPRを備える。書込み回路１０は、また、不揮発性半導体メモリＭＱEPRに直列接続され、不揮発性半導体メモリＭＱEPRにデータを書込み可能な選択ゲートトランジスタＱSGを備える。
【００１５】
出力回路２０は、ドレインＤ（Ｄ）が電源電圧ＶCCに接続され、ソースＳ（Ｄ）が出力ＯＵＴに接続されたｎＤＭＯＳＦＥＴＱDと、ドレインＤ（Ｅ）及びゲートが出力ＯＵＴに接続され、ソースＳ（Ｅ）が接地電位ＧＮＤに接続されたｎＥＭＯＳＦＥＴＱEとを備え、出力ＯＵＴより定電圧の出力電圧Ｖoutを出力する。
【００１６】
ｎＤＭＯＳＦＥＴＱDのゲートは、フローティングゲートＦＧに接続され、かつｎＥＭＯＳＦＥＴＱEのゲートは、コントロールゲートＣＧ及び出力ＯＵＴに接続される。したがって、ｎＤＭＯＳＦＥＴＱDのゲート電位ＶGDは、フローティングゲートＦＧと同電位を有し、かつｎＥＭＯＳＦＥＴＱEのゲート電位ＶGEは、コントロールゲートＣＧの電位及び出力ＯＵＴの電位と同電位を有する。
【００１７】
また、図１に示すように、選択ゲートトランジスタＱSGは、ｎＥＭＯＳＦＥＴを備えていても良い。
【００１８】
また、図１に示すように、不揮発性半導体メモリＭＱEPRは、フロトックス(ＦＬＯＴＯＸ:Floating gate tunnel oxide)型ＥＥＰＲＯＭを備えていても良い。
【００１９】
本実施の形態よれば、例えば、ＦＬＯＴＯＸ型ＥＥＰＲＯＭを用いて出力電圧Ｖoutの調整が容易な定電圧回路３０を提供可能である。
【００２０】
本実施の形態よれば、定電圧回路３０として、ｎＥＭＯＳＦＥＴＱEとｎＤＭＯＳＦＥＴＱDを直列に接続した回路において、選択ゲートトランジスタＱSGに接続されたＦＬＯＴＯＸ型ＥＥＰＲＯＭのフローティングゲートＦＧを延ばし、定電圧回路３０を構成するｎＤＭＯＳＦＥＴＱDのゲートとして使用する。
【００２１】
本実施の形態に係る定電圧回路３０によれば、出力回路２０に使用している２つのトランジスタｎＥＭＯＳＦＥＴＱEとｎＤＭＯＳＦＥＴＱDのうち、あえて片方のｎＤＭＯＳＦＥＴＱDのゲート構造をフローティングゲートＦＧとコントロールゲートＣＧを備える２層構造で構成し、かつ書込み回路１０と出力回路２０とを独立させることで、余分なスイッチを追加する必要が無く、容易に出力電圧Ｖoutの調節が可能である。
【００２２】
更に、本実施の形態に係る定電圧回路３０によれば、不揮発性半導体メモリＭＱEPRを構成するＥＥＰＲＯＭのドレイン電圧（書込み電圧）ＶD、もしくは書込み時間（ＴD）を調節することで、ｎＤＭＯＳＦＥＴＱDの閾値電圧Ｖth(D)をある程度自由に設定可能である。その結果、出力電圧Ｖoutが調整可能な定電圧回路３０を提供することができる。
【００２３】
また、本実施の形態に係る定電圧回路３０によれば、出力回路２０を構成するｎＥＭＯＳＦＥＴＱEとｎＤＭＯＳＦＥＴＱDのペア性を維持したままｎＤＭＯＳＦＥＴＱDの閾値電圧Ｖth(D)を変えることできるため、温度依存性を小さくすることができる。
【００２４】
更に、本実施の形態に係る定電圧回路３０によれば、書込み回路１０として、選択ゲートトランジスタＱSGに接続された不揮発性半導体メモリＭＱEPR（ＦＬＯＴＯＸ型ＥＥＰＲＯＭ）を用いることで、ウェハ作成後でも出力電圧Ｖoutの設定を変更可能である。
【００２５】
（半導体装置の構成）
本実施の形態に係る定電圧回路３０を構成する半導体装置の模式的平面パターン構成は、図２に示すように表される。また、図２のＩ−Ｉ線に沿う模式的断面構造は、図３に示すように表され、図２のＩＩ−ＩＩ線に沿う模式的断面構造は、図４に示すように表され、図２のＩＩＩ−ＩＩＩ線に沿う模式的断面構造は、図５に示すように表される。
【００２６】
本実施の形態に係る半導体装置は、図２〜図５に示すように、フローティングゲートＦＧとコントロールゲートＣＧとを有し、電気的に書換えプログラム可能な不揮発性半導体メモリＭＱEPRと、不揮発性半導体メモリＭＱEPRに直列接続され、不揮発性半導体メモリＭＱEPRにデータを書込み可能な選択ゲートトランジスタＱSGと、ドレインＤ（Ｄ）が電源電圧ＶCCに接続され、ソースＳ（Ｄ）が出力ＯＵＴに接続されたｎＤＭＯＳＦＥＴＱDと、ドレインＤ（Ｅ）及びゲートＥＧが出力ＯＵＴに接続され、ソースＳ（Ｅ）が接地電位ＧＮＤに接続されたｎＥＭＯＳＦＥＴＱEとを備える。ｎＤＭＯＳＦＥＴＱDのゲート電位ＶGDは、フローティングゲートＦＧと同電位を有し、かつｎＥＭＯＳＦＥＴＶGEのゲート電位は、コントロールゲートＣＧの電位及び出力ＯＵＴの電位と同電位を有する。
【００２７】
また、本実施の形態に係る半導体装置は、図２〜図５に示すように、平面視において、フローティングゲートＦＧの電極パターンは、ｎＤＭＯＳＦＥＴＱDのゲートまで延伸され、ｎＤＭＯＳＦＥＴＱDのゲートの電極パターンと共通電極を備える。
【００２８】
また、図２〜図５に示すように、不揮発性半導体メモリＭＱEPRにおいて、フローティングゲートＦＧの電極パターン上に配置されるコントロールゲートＣＧの電極パターンは、平面視において、フローティングゲートＦＧの電極パターン上を延伸し、更にｎＤＭＯＳＦＥＴＱDのゲートの電極パターン上に延在する。
【００２９】
また、図２及び図５に示すように、コントロールゲートＣＧの電極パターンは、平面視において、フローティングゲートＦＧの電極パターンを包含する。
【００３０】
また、図２及び図４〜図５に示すように、ｎＤＭＯＳＦＥＴＱDのゲートは、フローティングゲートＦＧと、フローティングゲートＦＧ上に絶縁層５８を介して配置されたコントロールゲートＣＧとの２層構造を備える。絶縁層５８は、ＯＮＯ膜を備えていても良い。
【００３１】
（ＣＧ−ＦＧの容量カップリング）
ｎＤＭＯＳＦＥＴＱDのゲートが、フローティングゲートＦＧとコントロールゲートＣＧの２層構造を備える理由は、不揮発性半導体メモリＭＱEPRの動作時に、ＣＧ−ＦＧの容量カップリングが働くので、同様の動作を出力回路２０のｎＤＭＯＳＦＥＴＱDのゲートでもさせる必要があるためである。すなわち、ＣＧ−ＦＧ間容量ＣCG-FGと、ゲート酸化膜５６を介するｎＤＭＯＳＦＥＴＱDのゲート酸化膜容量ＣOXとのカップリングレシオをかせぐ目的がある。カップリングレシオは簡単には、(ＣＧ−ＦＧ間容量ＣCG-FG)／((ＣＧ−ＦＧ間容量ＣCG-FG)＋(ゲート酸化膜容量ＣOX))で表され、ｎＤＭＯＳＦＥＴＱDのゲート酸化膜容量ＣOXも追加される。このゲート酸化膜容量ＣOXを相殺するためにコントロールゲートＣＧをｎＤＭＯＳＦＥＴＱDまで延ばしてＣＧ−ＦＧ間容量ＣCG-FGを稼いでいる。
【００３２】
また、フローティングゲートＦＧをコントロールゲートＣＧで覆うことで、後工程プロセスの影響を抑制し、電荷保持特性の低下を抑制することができる。コントロールゲートＣＧ−フローティングゲートＦＧ間の絶縁層５８は、ＯＮＯ膜と呼ばれる酸化膜−窒化膜−酸化膜の積層膜を備えており、この良質な積層膜によりフローティングゲートＦＧを覆うことで絶縁性を高めることができる。
【００３３】
図２、図４及び図５に示すように、コントロールゲート（ＣＧ）６８でフローティングゲート（ＦＧ）６６を覆うことで、その後のｎ+ソース／ドレイン領域８２Ｓ（Ｄ）、ｎ+ドレイン領域８４Ｄ（Ｄ）の形成、シリサイド形成、及び配線層形成時の工程ダメージなどが直接絶縁層（ＯＮＯ膜）５８やフローティングゲート（ＦＧ）６６に加わることを防止することができる。また、コントロールゲート（ＣＧ）６８を除去するときのエッチングダメージが絶縁層（ＯＮＯ膜）５８に加わって絶縁性が低下する可能性があるため、フローティングゲート（ＦＧ）６６を残している。
【００３４】
また、図２に示すように、ｎＥＭＯＳＦＥＴＱEとｎＤＭＯＳＦＥＴＱDを互いに隣接して形成することでｎＥＭＯＳＦＥＴＱEとｎＤＭＯＳＦＥＴＱDのペア性を向上可能である。
【００３５】
本実施の形態に係る半導体装置によれば、出力回路２０に使用している２つのトランジスタｎＥＭＯＳＦＥＴＱEとｎＤＭＯＳＦＥＴＱDのうち、あえて片方のｎＤＭＯＳＦＥＴＱDのゲート構造をフローティングゲートＦＧとコントロールゲートＣＧを備える２層構造で構成し、更に書込み回路１０として、選択ゲートトランジスタＱSGに接続された不揮発性半導体メモリＭＱEPR（ＦＬＯＴＯＸ型ＥＥＰＲＯＭ）を用いることで、書込み回路１０と出力回路２０を独立させることが可能となる。これにより、書込みのために多くのスイッチを追加することなく最小限度の素子数で回路を構成することが可能となり、データ書込みを容易にすることができる。
【００３６】
（半導体装置の詳細構造）
本実施の形態に係る半導体装置は、図３に示すように、ｐ型基板４０に対してｐウェル領域４４を形成し、このｐウェル領域４４に対して選択ゲートトランジスタＱSGのｎ+ドレイン領域４６、ｎ+ソース領域４８を形成している。同様に、ｐウェル領域４４に対して不揮発性半導体メモリＭＱEPRのｎ+ドレイン領域４８、ｎ+ソース領域５２を形成している。尚、ｐ型基板４０に対してｐウェル領域４４を形成せずにｐ型基板４０に対して選択ゲートトランジスタＱSGのｎ+ドレイン領域４６、ｎ+ソース領域４８や不揮発性半導体メモリＭＱEPRのｎ+ドレイン領域４８、ｎ+ソース領域５２を形成しても良い。以下、同様である。選択ゲートトランジスタＱSGと不揮発性半導体メモリＭＱEPRは、共通領域のｎ+ソース／ドレイン領域４８を介して直列接続される。更に、不揮発性半導体メモリＭＱEPRのチャネル領域には、ｎ+ソース／ドレイン領域４８に隣接し、高濃度にドープされたｎ++トンネルウィンドウ領域（ＴＷ）５０が形成されている。トンネルウィンドウ領域（ＴＷ）５０は、トンネル酸化膜６０を介して不揮発性半導体メモリＭＱEPRのフローティングゲート（ＦＧ）６６との間で、ファウラー−ノルドハイム（ＦＮ：Fowler-Nordheim）トンネル伝導により、電子を導通可能である。
【００３７】
選択ゲートトランジスタＱSGのｎ+ドレイン領域４６とｎ+ソース領域４８との間のチャネル領域上には、ゲート酸化膜５６を介してゲート電極（ＳＧ）６４が配置される。また、ｎ+ドレイン領域４６には、絶縁層５４に開口されたコンタクトホールを介して、ドレイン電極６２がパターン形成される。ゲート電極（ＳＧ）６４の側壁部および上部には、絶縁層５４が配置される。
【００３８】
不揮発性半導体メモリＭＱEPRのｎ+ドレイン領域４８とｎ+ソース領域５２との間のチャネル領域上には、ゲート酸化膜５６及びトンネル酸化膜６０を介してフローティングゲート電極（ＦＧ）６６が配置される。更に、フローティング（ＦＧ）ゲート電極６６上には、ＣＧ−ＦＧ間絶縁層（ＯＮＯ膜）５８を介してコントロールゲート（ＣＧ）電極６８が配置される。また、ｎ+ソース領域５２には、絶縁層５４に開口されたコンタクトホールを介して、ソース電極７０がパターン形成される。コントロールゲート（ＣＧ）電極６８の側壁部および上部には、絶縁層５４が配置される。フローティング（ＦＧ）ゲート電極６６の側壁部にも、絶縁層５４が配置される。
【００３９】
本実施の形態に係る半導体装置は、図４に示すように、ｐ型基板４０に対してｐウェル領域４４を形成し、このｐウェル領域４４に対してｎＥＭＯＳＦＥＴＱEのｎ+ソース領域８０Ｓ（Ｅ）、ｎ+ドレイン領域８２Ｓ（Ｄ）を形成している。同様に、ｐウェル領域４４に対してｎＤＭＯＳＦＥＴＱDのｎ+ソース領域８２Ｓ（Ｄ）、ｎ+ドレイン領域８４Ｄ（Ｄ）を形成している。ｎＥＭＯＳＦＥＴＱEとｎＤＭＯＳＦＥＴＱDは、共通領域のｎ+ソース／ドレイン領域８２Ｓ（Ｄ）を介して直列接続される。
【００４０】
ｎＥＭＯＳＦＥＴＱEのｎ+ソース領域８０Ｓ（Ｅ）とｎ+ドレイン領域８２Ｓ（Ｄ）との間のチャネル領域上には、ゲート酸化膜５６を介してゲート電極（ＥＧ）７２が配置される。また、ｎ+ソース領域８０Ｓ（Ｅ）には、絶縁層５４に開口されたコンタクトホールを介して、ソース電極（ＧＮＤ）７４がパターン形成される。ゲート電極（ＥＧ）７２の側壁部および上部には、絶縁層５４が配置される。また、図２及び図４に示すように、ｎＥＭＯＳＦＥＴＱEのゲート（ＥＧ）電極７２は、コンタクトホール７２Ｃを介してコントロールゲート（ＣＧ）電極６８及び出力電極７６と電気的に共通になされている。
【００４１】
ｎＤＭＯＳＦＥＴＱDのｎ+ソース領域８２Ｓ（Ｄ）とｎ+ドレイン領域８４Ｄ（Ｄ）との間のチャネル領域上には、ゲート酸化膜５６を介してフローティングゲート電極（ＦＧ）６６が配置される。更に、フローティング（ＦＧ）ゲート電極６６上には、ＣＧ−ＦＧ間絶縁層（ＯＮＯ膜）５８を介してコントロールゲート（ＣＧ）電極６８が配置される。また、ｎ+ドレイン領域８４Ｄ（Ｄ）には、絶縁層５４に開口されたコンタクトホールを介して、ドレイン電極７８がパターン形成される。ｎ+ソース／ドレイン領域８２Ｓ（Ｄ）には、絶縁層５４に開口されたコンタクトホールを介して、出力電極７６がパターン形成される。更に、出力電極７６は、図２に示すように、配線層を介してコントロールゲート（ＣＧ）電極６８に接続される。コントロールゲート（ＣＧ）電極６８の側壁部および上部には、絶縁層５４が配置される。フローティング（ＦＧ）ゲート電極６６の側壁部にも、絶縁層５４が配置される。
【００４２】
本実施の形態に係る半導体装置は、図５に示すように、ｐ型基板４０に対してｐウェル領域４４を形成し、このｐウェル領域４４に対して、シャロートレンチアイソレーション（ＳＴＩ）領域８６を形成して、不揮発性半導体メモリＭＱEPRのチャネル領域及びｎＤＭＯＳＦＥＴＱDのチャネル領域を形成する。不揮発性半導体メモリＭＱEPRのチャネル領域の幅はＷEPRで示されており、ｎＤＭＯＳＦＥＴＱDのチャネル領域の幅はＷDで示されている。図５において、紙面に垂直な方向が電流の導通方向である。
【００４３】
また、図５に示すように、不揮発性半導体メモリＭＱEPRのフローティングゲート（ＦＧ）電極６６は、ｎＤＭＯＳＦＥＴＱDまで延伸され、ｎＤＭＯＳＦＥＴＱDのゲート電極と共通電極を備える。
【００４４】
また、図５に示すように、フローティングゲート（ＦＧ）電極６６上にＣＧ−ＦＧ間絶縁層（ＯＮＯ膜）５８を介して配置されるコントロールゲート（ＣＧ）電極６８は、フローティングゲート（ＦＧ）電極６６上を延伸し、更にｎＤＭＯＳＦＥＴＱDのフローティングゲートＦＧ電極６６上に延在する。また、図５に示すように、コントロールゲート（ＣＧ）電極６８は、フローティングゲート（ＦＧ）電極６６の周囲の絶縁層を介してフローティングゲート（ＦＧ）電極６６を包み込むように配置される。また、コントロールゲート（ＣＧ）電極６８には、絶縁層５４に開口されたコンタクトホールを介して、配線層が接続される。
【００４５】
（出力電圧の温度特性）
本実施の形態に係る定電圧回路３０の出力電圧Ｖoutの温度特性は、図６の曲線Ａに示すように模式的に表される。一方、比較例の温度特性は、図６の曲線Ｂに示すように模式的に表される。出力電圧Ｖoutの温度依存性を小さくすることが定電圧回路３０には求められる。本実施の形態に係る定電圧回路３０においては、出力回路２０を構成するｎＤＭＯＳＦＥＴＱDとｎＤＭＯＳＦＥＴＱEのペア性が良好のため、図６の曲線Ａに示すように、室温ＲＴを中心にして、プラス方向の温度変化＋ΔＴ、マイナス方向の温度変化−ΔＴの相対的に広い温度範囲にわたって定電圧の出力電圧Ｖout1を出力可能である。一方、比較例は、出力回路２０を構成するｎＤＭＯＳＦＥＴＱDとｎＥＭＯＳＦＥＴＱEのペア性が崩れている場合に対応している。閾値電圧Ｖthの調整用のイオン注入時のドーズ量の違いにより、ペア性が崩れる。この結果、図６の曲線Ｂに示すように、定電圧の出力電圧Ｖout1の得られる温度範囲は、相対的に狭い。
【００４６】
本実施の形態に係る定電圧回路３０においては、ｎＤＭＯＳＦＥＴＱDのゲート電位を不揮発性半導体メモリＭＱEPRのフローティングゲートＦＧと同電位に設定できるため、ｎＤＭＯＳＦＥＴＱDのチャネルドープの不純物濃度に依存せずにｎＤＭＯＳＦＥＴＱDの閾値電圧Ｖth(D)を調整し、適宜変更を加えることができる。このため、出力回路２０を構成するｎＤＭＯＳＦＥＴＱDとｎＥＭＯＳＦＥＴＱEのペア性が良好となるように調整可能である。
【００４７】
本実施の形態に係る定電圧回路３０においては、出力回路２０を構成するｎＤＭＯＳＦＥＴＱDとｎＥＭＯＳＦＥＴＱEのペア性が良好であるため、出力電圧Ｖoutの温度依存性を小さくすることができる。
【００４８】
（初期状態）
本実施の形態に係る定電圧回路３０において、書込み無しの初期状態におけるｎＥＭＯＳＦＥＴＱEとｎＤＭＯＳＦＥＴＱDのＩD−ＶG特性例は、それぞれ図７（ａ）の曲線Ｅと曲線Ｄに示すように表される。初期状態においては、ｎＤＭＯＳＦＥＴＱDもｐウェル領域４４に対するチャネルドーピングレベルを調整して、エンハンスメントモードで動作可能に設定している。この結果、図７（ａ）に示すように、ｎＤＭＯＳＦＥＴＱDとｎＥＭＯＳＦＥＴＱEの閾値電圧は、共にＶth(0)に等しく設定されている。
【００４９】
また、初期状態における出力電圧Ｖoutと電源電圧ＶCC特性例は、図７（ｂ）に示すように模式的に表される。初期状態においては、不揮発性半導体メモリＭＱEPRに対する書込み無しの状態に対応するため、フローティングゲートＦＧの電圧は、ゼロボルトに等しい。このため、出力電圧Ｖoutは、電源電圧ＶCCの変化に対して、図７（ｂ）に示すように、出力なしの状態の０Ｖに等しくなる。
【００５０】
（書込み状態）
本実施の形態に係る定電圧回路において、書込み状態におけるｎＥＭＯＳＦＥＴＱEとｎＤＭＯＳＦＥＴＱDのＩD−ＶG伝達特性例は、図８に示すように表される。書込み状態におけるｎＥＭＯＳＦＥＴＱEのＩD−ＶG伝達特性は、図８に示す曲線Ｅに示すように表され、初期状態におけるｎＥＭＯＳＦＥＴＱEのＩD−ＶG特性と同様である。一方、書込み状態におけるｎＤＭＯＳＦＥＴＱDのＩD−ＶG伝達特性は、図８に示す曲線Ｄに示すように表される。書込み状態におけるｎＤＭＯＳＦＥＴＱDのゲート電圧は、フローティングゲートＦＧの電圧に等しいため、不揮発性半導体メモリＭＱEPRに対する書込み状態（−ＶFG1,−ＶFG2）に依存して閾値電圧がマイナス方向にシフトし、ｎＤＭＯＳＦＥＴＱDは、初期状態のエンハンスメントモードからデプレッションモードに移行する。不揮発性半導体メモリＭＱEPRのフローティングゲートＦＧから電子が引き抜かれた状態が書込み状態に対応するため、フローティングゲートＦＧの電位は、プラス方向にシフトし、ｎＤＭＯＳＦＥＴＱDのチャネル領域には電子が存在する反転領域が形成されて、デプレッションモードに移行し、ｎＤＭＯＳＦＥＴＱDの閾値電圧は、例えば図８に示すように、−ＶFG1,−ＶFG2で表される値となる。ｎＤＭＯＳＦＥＴＱDのＩD−ＶG伝達特性は、図８に示すように、曲線Ｅから曲線Ｄのマイナス方向にシフトする。
【００５１】
結果として、ＶG＝０Ｖに対応する電流値ＩD1、ＩD2に等しいドレイン電流ＩDが、出力回路２０に導通することから、電流値ＩD1、ＩD2に対応して出力電圧Ｖout1、Ｖout2が得られる。
【００５２】
本実施の形態に係る定電圧回路３０において、書込み状態における出力電圧Ｖoutと電源電圧ＶCC特性例は、図９に示すように表される。本実施の形態に係る定電圧回路３０においては、図８の出力電圧Ｖout1、Ｖout2に対応して、図９に示すように、定電圧の出力電圧Ｖout1、Ｖout2が得られる。
【００５３】
（回路動作の初期状態）
本実施の形態に係る定電圧回路３０において、初期状態における回路動作は、図１０に示すように表される。すなわち、ｎＤＭＯＳＦＥＴＱDとｎＥＭＯＳＦＥＴＱEのチャネルドープのためのドーズ量の均一化等を図る。また、ウェハ作成時にｎＤＭＯＳＦＥＴとｎＥＭＯＳＦＥＴのｐウェル作成条件を等しくする。この結果、未書込み状態時において、ｎＤＭＯＳＦＥＴＱDとｎＥＭＯＳＦＥＴＱEの閾値電圧をゼロボルト以上の所定の電圧Ｖth(0)に等しくする。このときｎＤＭＯＳＦＥＴＱDのｐウェル作成条件をｎＥＭＯＳＦＥＴのｐウェル作成条件と等しくすることで、初期状態ではｎＤＭＯＳＦＥＴＱDは比較的高めの閾値電圧Ｖth(0)となる。
【００５４】
（回路動作の書込み状態）
本実施の形態に係る定電圧回路３０において、書込み状態における回路動作は、図１１に示すように表される。すなわち、ウェハ作成後、不揮発性半導体メモリＭＱEPRのドレイン電圧（書込み電圧）ＶDに、例えば約１５Ｖ〜１８Ｖ程度の比較的高電圧ＶD1〜ＶD2を印加し、選択ゲートトランジスタＱSGのゲート電圧ＶSGにも、例えば約１５Ｖ〜１８Ｖ程度の比較的高電圧ＶSG1〜ＶSG2を印加し、コントロールゲート電圧ＶCGに等しい出力電圧ＶoutをＧＮＤに設定することで、不揮発性半導体メモリＭＱEPRのフローティングゲートＦＧから電子が引き抜かれ、フローティングゲートＦＧの電位ＶFGはプラスになり、チャネルの閾値電圧ＶthEPは、−ＶFG1〜−ＶFG2となり、低くなる。同時に、フローティングゲートＦＧの電位ＶFGと同電位のゲートを持つｎＤＭＯＳＦＥＴＱDの閾値電圧Ｖth(D)も−ＶFG1〜−ＶFG2となり、低くなり、ｎＤＭＯＳＦＥＴＱDはデプレッションモードで動作可能となる。
【００５５】
（定電圧出力の回路動作）
本実施の形態に係る定電圧回路３０において、定電圧出力状態における回路動作は、図１２に示すように表される。すなわち、その後、電源電圧ＶCC、出力電圧Ｖout、及びＧＮＤレベルのみで定電圧回路を動作させることが可能となる。このとき、不揮発性半導体メモリＭＱEPRを形成するドレイン電圧（書込み電圧）ＶD、ゲート電圧ＶSG、及びソース電圧ＶS（ＧＮＤ）への電圧設定は特に必要なく、定電圧回路３０の動作に影響しない。
【００５６】
（書込み動作波形例）
本実施の形態に係る定電圧回路３０において、書込み動作における動作波形であって、ドレイン電圧（書込み電圧）ＶDのパルス波形例は、図１３（ａ）に示すように表され、選択ゲート電圧ＶSGのパルス波形例は、図１３（ｂ）に示すように表され、出力電圧Ｖoutの例は、図１３（ｃ）に示すように表される。
【００５７】
本実施の形態に係る定電圧回路３０の書込み動作では、ドレイン電圧（書込み電圧）ＶDのパルス波形例は、図１３（ａ）に示すように、時刻ｔ１と時刻ｔ２間の書込み時間ＴDを有し、書込み電圧ＶD1〜ＶD2を有する。選択ゲート電圧ＶSGのパルス波形例は、図１３（ｂ）に示すように、選択ゲート時間ＴSGを有し、選択ゲート電圧ＶSG1〜ＶSG2を有する。書込み時間ＴDと選択ゲート時間ＴSGは等しく設定しても良い。一方、不揮発性半導体メモリＭＱEPRの書込み動作を容易にするため、出力電圧Ｖoutに等しいコントロールゲートＣＧの電位ＶCGは、ゼロボルトを保持している。
【００５８】
選択ゲート電圧ＶSG1〜ＶSG2、、書込み電圧ＶD1〜ＶD2、選択ゲート時間ＴSG、及び書込み時間ＴDの値を調整することで、フローティングゲートＦＧへの電子の注入・引き抜き量を調整することができる。
【００５９】
本実施の形態に係る定電圧回路３０において、定電圧出力動作における動作波形であって、電源電圧ＶCC波形例は、図１４（ａ）に示すように表され、出力電圧Ｖout波形例は、図１４（ｂ）に示すように表される。すなわち、電源電圧ＶCC、出力電圧Ｖout、及びＧＮＤレベルのみで定電圧回路を動作させることが可能となる。数値例としては、電源電圧ＶCCは、例えば、約３Ｖ〜５Ｖ、出力電圧Ｖoutは、例えば、約０Ｖ〜２Ｖである。
【００６０】
また適切な高電圧を印加してフローティングゲートＦＧへの電子の注入・引き抜き量を調整することで、ｎＤＭＯＳＦＥＴＱDの閾値電圧を制御可能となるため、出力電圧Ｖoutを調整可能となる。
【００６１】
（動作フローチャート）
本実施の形態に係る定電圧回路３０の動作方法を表すフローチャートは、図１５に示すように表される。
【００６２】
本実施の形態に係る定電圧回路３０の動作方法は、図１５に示すように、ウェハ作成時にｎＤＭＯＳＦＥＴとｎＥＭＯＳＦＥＴのｐウェル作成条件を揃えるステップＳ１と、未書込み状態において、ｎＥＭＯＳＦＥＴとｎＥＭＯＳＦＥＴの閾値電圧Ｖthをゼロボルト以上の所定の電圧Ｖth(0)に等しく設定するステップＳ２と、ウェハ作成後、書込み回路１０の書込み電圧ＶDをゼロボルト以上の所定の電圧ＶD1〜ＶD2に設定し、選択ゲートトランジスタＱSGのゲート電圧ＶSGをゼロボルト以上の所定の電圧ＶSG1〜ＶSG2に設定し、出力電圧Ｖoutに等しいコントロールゲートＣＧの電位ＶCGを接地電位に設定するステップＳ３と、不揮発性半導体メモリＭＱEPRのフローティングゲートＦＧから電子を引き抜き、不揮発性半導体メモリＭＱEPRの閾値電圧ＶthEPを負電圧−ＶFG1〜−ＶFG2に設定するステップＳ４と、同時に、ｎＤＭＯＳＦＥＴＱDの閾値電圧Ｖth(D)を負電圧−ＶFG1〜−ＶFG2に設定するステップＳ５と、ｎＤＭＯＳＦＥＴをデプレッションモード化するステップＳ６と、出力回路２０の電源電圧ＶCCと接地電位ＧＮＤにより、ｎＤＭＯＳＦＥＴを導通する電流値ＩD1〜ＩD2を設定し、定電圧回路動作モードを得て、定電圧の出力電圧Ｖout1〜Ｖout2を出力するステップＳ７とを有する。以下に詳述する。
【００６３】
（Ａ）まず、ステップＳ１において、ウェハ作成時にｎＤＭＯＳＦＥＴＱDとｎＥＭＯＳＦＥＴＱEのｐウェル作成条件を揃える。ｎＤＭＯＳＦＥＴＱDとｎＥＭＯＳＦＥＴＱEのチャネル領域へのイオン注入条件を揃える。具体的には、ｐウェル領域４４に対するイオン注入時のドーズ量の均一化を図る。
【００６４】
（Ｂ）次に、ステップＳ２において、未書込み状態時において、ｎＤＭＯＳＦＥＴＱDとｎＥＭＯＳＦＥＴＱEの閾値電圧Ｖthをゼロボルト以上の所定の電圧Ｖth(0)に等しく設定する。すなわち、初期状態では、ｎＤＭＯＳＦＥＴＱDの閾値電圧もｎＥＭＯＳＦＥＴＱEの閾値電圧Ｖth(0)と同等に設定し、エンハンスメントモードとして動作するように設定する。
【００６５】
（Ｃ）次に、ステップＳ３において、ウェハ作成後、書込み回路１０のドレイン電圧（書込み電圧）ＶDをゼロボルト以上の所定の電圧ＶD1に設定し、選択ゲートトランジスタＱSGのゲート電圧ＶSGをゼロボルト以上の所定の電圧ＶSG1に設定し、出力電圧Ｖoutに等しいコントロールゲート電圧ＶCGを接地電位に設定する。ドレイン電圧（書込み電圧）ＶDの値は、電圧ＶD1〜ＶD2のように幅を持たせても良い。同様に、ゲート電圧ＶSGの値は、電圧ＶSG1〜ＶSG2のように幅を持たせても良い。
【００６６】
（Ｄ）次に、ステップＳ４において、不揮発性半導体メモリＭＱEPRのフローティングゲートＦＧから電子を引き抜き、不揮発性半導体メモリＭＱEPRの閾値電圧ＶthEPを負電圧−ＶFG1〜−ＶFG2に設定する。ドレイン電圧（書込み電圧）ＶDの値を、電圧ＶD1〜ＶD2のように幅を持たせ、ゲート電圧ＶSGの値を、電圧ＶSG1〜ＶSG2のように幅を持たせて、フローティングゲートＦＧからの電子の引き抜き量を制御して、不揮発性半導体メモリＭＱEPRの閾値電圧ＶthEPを負電圧−ＶFG1〜−ＶFG2のように幅を持たせることができる。
【００６７】
（Ｅ）次に、ステップＳ５において、同時に、ゲート電位がフローティングゲート電位ＶFGに等しいｎＤＭＯＳＦＥＴＱDの閾値電圧Ｖth(D)が低下し、閾値電圧Ｖth(D)を負電圧−ＶFG1〜−ＶFG2に設定することができる。
【００６８】
（Ｆ）次に、ステップＳ６において、ｎＤＭＯＳＦＥＴＱDをデプレッションモード化することができる。
【００６９】
（Ｇ）次に、ステップＳ７において、出力回路２０の電源電圧ＶCCと接地電位ＧＮＤにより、ｎＤＭＯＳＦＥＴＱDを導通する電流値ＩD1〜ＩD2を設定し、定電圧回路動作モードを得て、定電圧の出力電圧Ｖout1〜Ｖout2を出力する。すなわち、ｎＤＭＯＳＦＥＴＱDを導通する電流値ＩD1〜ＩD2が決定されることで、定電圧回路３０は、電源電圧ＶCC、接地電位ＧＮＤ及び出力電圧Ｖoutで動作可能となり、定電圧出力を得ることができる。
【００７０】
（ペア特性）
本実施の形態に係る定電圧回路３０において、ｎＥＭＯＳＦＥＴＱEとｎＤＭＯＳＦＥＴＱDのペア特性が良好な場合の温度変化に対するｎＥＭＯＳＦＥＴＱEとｎＤＭＯＳＦＥＴＱDのＩD−ＶG特性例は、模式的に図１６に示すように表される。ｎＥＭＯＳＦＥＴＱEのＩD−ＶG特性において、周囲温度が温度Ｔ1から温度Ｔ2に上昇した場合、図１６に示すように、ＩD−ＶG特性はマイナス方向にΔＶG(E)だけシフトする。同様に、ｎＤＭＯＳＦＥＴＱDのＩD−ＶG特性において、周囲温度が温度Ｔ1から温度Ｔ2に上昇した場合、図１６に示すように、ＩD−ＶG特性はマイナス方向にΔＶG(D)だけシフトする。
【００７１】
本実施の形態に係る定電圧回路３０において、ｎＥＭＯＳＦＥＴＱEとｎＤＭＯＳＦＥＴＱDのペア特性が良好なため、ΔＶG(E)＝ΔＶG(D)となる。
【００７２】
周囲温度Ｔ1の場合、ｎＤＭＯＳＦＥＴＱDを導通する電流は、図１６に示すように、ＩD1で表され、この結果、定電圧の出力電圧Ｖoutが得られる。一方、周囲温度Ｔ2の場合、ｎＤＭＯＳＦＥＴＱDを導通する電流は、図１６に示すように、ＩD2で表され、この場合も、定電圧の出力電圧Ｖoutが得られる。すなわち、本実施の形態に係る定電圧回路３０においては、ｎＥＭＯＳＦＥＴＱEとｎＤＭＯＳＦＥＴＱDのペア特性が良好なため、ΔＶG(E)＝ΔＶG(D)となるため、周囲温度がＴ1からＴ2まで上昇しても、出力電圧Ｖoutの変動は抑制可能である。
【００７３】
比較例として、ｎＥＭＯＳＦＥＴＱEとｎＤＭＯＳＦＥＴＱDのペア特性が良好でない場合の温度変化に対するｎＥＭＯＳＦＥＴＱEとｎＤＭＯＳＦＥＴＱDのＩD−ＶG特性例は、模式的に図１７に示すように表される。ｎＥＭＯＳＦＥＴＱEのＩD−ＶG特性において、周囲温度が温度Ｔ1から温度Ｔ2に上昇した場合、図１７に示すように、ＩD−ＶG特性はマイナス方向にΔＶG(E)だけシフトする。同様に、ｎＤＭＯＳＦＥＴＱDのＩD−ＶG特性において、周囲温度が温度Ｔ1から温度Ｔ2に上昇した場合、図１７に示すように、ＩD−ＶG特性はマイナス方向にΔＶG(D)だけシフトする。
【００７４】
比較例に係る定電圧回路において、ｎＥＭＯＳＦＥＴＱEとｎＤＭＯＳＦＥＴＱDのペア特性が良好でないため、図１７に示す例では、ΔＶG(E)＜ΔＶG(D)となる。
【００７５】
周囲温度Ｔ1の場合、ｎＤＭＯＳＦＥＴＱDを導通する電流は、図１７に示すように、ＩD1で表され、この結果、定電圧の出力電圧Ｖoutが得られる。一方、周囲温度Ｔ2の場合、ｎＤＭＯＳＦＥＴＱDを導通する電流は、図１７に示すように、ＩD2で表され、この場合、定電圧の出力電圧Ｖou2が得られる。すなわち、比較例に係る定電圧回路においては、ｎＥＭＯＳＦＥＴＱEとｎＤＭＯＳＦＥＴＱDのペア特性が不良で、ΔＶG(E)＜ΔＶG(D))となるため、周囲温度がＴ1からＴ2まで上昇すると、出力電圧は、Ｖout1からＶout2まで上昇してしまう。
【００７６】
本実施の形態に係る定電圧回路においては、ｎＥＭＯＳＦＥＴ、ｎＤＭＯＳＦＥＴのペア性が良好のため、相対的に広い温度範囲にわたり、温度依存性が抑制され、簡易な回路構成で出力電圧の調整が可能な定電圧回路を提供可能である。
【００７７】
（別の半導体装置の詳細構造）
図２〜図５に示される半導体装置においては、パターン上、書込み回路１０の選択ゲートトランジスタＱSGのゲートや、出力回路２０のｎＥＭＯＳＦＥＴＱEのゲートは一層構造となっているが不揮発性半導体メモリＭＱEPRのＣＧ−ＦＧ構造のプロセスを利用して、２層構造としても良い。但し、この場合、ＦＧ−ＣＧ間は、周辺部に配置されるコンタクトを介して、電気的に短絡する。
【００７８】
図２〜図５に示される半導体装置においては、フローティングゲートＦＧとコントロールゲートＣＧのエッチングを別々の工程で行うフローを想定しているが、より素子面積を小さくするために、フローティングゲートＦＧとコントロールゲートＣＧを一括でエッチングするフローを使用しても良い。その場合、書込み回路１０の選択ゲートトランジスタＱSGや出力回路２０のｎＥＭＯＳＦＥＴＱEのゲートも２層構造とすることができる。但し、ＣＧ−ＦＧ間のＯＮＯ膜を除去する工程や、あるいはフローティングゲートＦＧに直接コンタクトを形成するためのＦＧ除去工程を追加する。
【００７９】
本実施の形態に係る定電圧回路を実現する別の半導体装置の模式的平面パターン構成は、図１８に示すように表され、図１８のＩＶ−ＩＶ線に沿う模式的断面構造は、図１９に示すように表され、図１８のＶ−Ｖ線に沿う模式的断面構造は、図２０に示すように表される。
【００８０】
図１８及び図１９に示すように、選択ゲートトランジスタＱSGのゲートは、フローティングゲートＦＧと同時に形成可能な第３ゲート電極６４Ｇ１と、第３ゲート電極６４Ｇ１上に絶縁層５８を介して配置され、コントロールゲートＣＧと同時に形成可能な第４ゲート電極６４Ｇ２との２層構造を備え、第３ゲート電極６４Ｇ１と第４ゲート電極６４Ｇ２は、コンタクトホール６４Ｃを介して電気的に共通になされていても良い。第３ゲート電極６４Ｇ１と第４ゲート電極６４Ｇ２は、ｎＥＭＯＳＦＥＴＱEの共通のゲート電極として動作可能である。
【００８１】
また、図１８及び図２０に示すように、ｎＥＭＯＳＦＥＴＱEのゲートは、フローティングゲートＦＧと同時に形成可能な第１ゲート電極７２Ｇ１と、第１ゲート電極７２Ｇ１上に絶縁層５８を介して配置され、コントロールゲートＣＧと同時に形成可能な第２ゲート電極７２Ｇ２との２層構造を備え、第１ゲート電極７２Ｇ１と第２ゲート電極７２Ｇ２は、コンタクトホール７２Ｃを介して電気的に共通になされていても良い。第１ゲート電極７２Ｇ１と第２ゲート電極７２Ｇ２は、ｎＥＭＯＳＦＥＴＱEの共通のゲート電極として動作可能である。ＣＧ−ＦＧ間絶縁層である絶縁層５８は、ＯＮＯ膜を備えていても良い。その他の構造は、図２〜図５に示される半導体装置と同様である。
【００８２】
[その他の実施の形態]
上記のように、いくつかの実施の形態について記載したが、開示の一部をなす論述及び図面は例示的なものであり、限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００８３】
このように、本実施の形態は、ここでは記載していない様々な実施の形態等を含む。
【産業上の利用可能性】
【００８４】
本実施の形態の定電圧回路は、ＦＬＯＴＯＸ型ＥＥＰＲＯＭを搭載したＬＳＩ等幅広い応用分野に適用可能である。
【符号の説明】
【００８５】
１０…書込み回路、２０…出力回路、３０…定電圧回路、４０…ｐ型基板（ｐsub）、４４…ｐウェル領域（ｐwell）、４６…ｎ+ドレイン領域、４８…ｎ+ソース／ドレイン領域、５０…トンネルウィンドウ領域（ＴＷ）、５２…ｎ+ソース領域、５４…絶縁層、５６…ゲート酸化膜、５８…ＣＧ−ＦＧ間絶縁層（ＯＮＯ膜）、６０…トンネル酸化膜、６２、７８…ドレイン電極、６４…ゲート（ＳＧ）電極、６４Ｇ１…第１ゲート（Ｇ１）電極、６４Ｇ２…第２ゲート（Ｇ２）電極、６６…フローティングゲート（ＦＧ）電極、６８…コントロールゲート（ＣＧ）電極、７０…ソース電極、７２…ゲート（ＥＧ）電極、７２Ｇ１…第３ゲート（Ｇ１）電極、７２Ｇ２…第４ゲート（Ｇ２）電極、７４…ソース電極（ＧＮＤ）、７６…出力電極、８０Ｓ（Ｅ）…ｎ+ソース領域、８２Ｓ（Ｄ）…ｎ+ソース／ドレイン領域、８４Ｄ（Ｄ）…ｎ+ドレイン領域、８６…シャロートレンチアイソレーション（ＳＴＩ）領域、ＶD…ドレイン電圧（書込み電圧）、ＴD…書込み時間、ＶSG…ゲート電圧、ＶCC…電源電圧、Ｖout…出力電圧、ＶFG…フローティングゲート電位、ＶCG…コントロールゲート電位、ＶGD…ｎＤＭＯＳＦＥＴのゲート電位、ＶGE…ｎＥＭＯＳＦＥＴのゲート電位、ＦＧ…フローティングゲート、ＣＧ…コントロールゲート、ＯＵＴ…出力、ＭＱEPR…不揮発性半導体メモリ、ＱSG…選択ゲートトランジスタ、ＱD…ｎＤＭＯＳＦＥＴ、ＱE…ｎＥＭＯＳＦＥＴ、ＧＮＤ…接地電位、ＶS（ＧＮＤ）…ＭＱEPRのソース電位（ＧＮＤ）


【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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