(57)【要約】      （修正有）【課題】小面積の発振回路を提供する。【解決手段】発振回路１００は、第１の定電流源と、第２の定電流源と、一方の入力端子が第１の定電流源と接続され、他方の入力端子が第２の定電流源と接続されるコンパレータと、第１の容量素子と、第２の容量素子と、一方が第１および第２の定電流源の一方と接続され、他方が固定電圧ノードと接続される抵抗素子と、第１および第２の定電流源ならびに固定電圧ノードと、第１および第２の容量素子ならびに抵抗素子との接続関係を制御するスイッチ制御回路とを備える。スイッチ制御回路は、第１の容量素子の他方を固定電圧ノードと接続し、第２の容量素子の他方を第１の定電流源と接続し、抵抗素子の一方を第２の定電流源と接続する第１の状態と、第１の容量素子の他方を第２の定電流源と接続し、第２の容量素子の他方を固定電圧ノードと接続し、抵抗素子の一方を第１の定電流源と接続する第２の状態とを交互に切り替える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の定電流源と、
第２の定電流源と、
一方の入力端子が前記第１の定電流源と接続され、他方の入力端子が前記第２の定電流源と接続されるコンパレータと、
第１の容量素子と、
第２の容量素子と、
一方が前記第１および前記第２の定電流源の一方と接続され、他方が固定電圧ノードと接続される抵抗素子と、
前記第１および第２の定電流源ならびに固定電圧ノードと、第１および第２の容量素子ならびに前記抵抗素子との接続関係を制御するスイッチ制御回路とを備え、
前記スイッチ制御回路は、
前記第１の容量素子の一方を前記第１の定電流源と接続し、他方を前記固定電圧ノードと接続し、前記第２の容量素子の一方を前記第２の定電流源と接続し、他方を前記第１の定電流源と接続し、前記抵抗素子の一方を前記第２の定電流源と接続する第１の状態と、
前記第１の容量素子の一方を前記第２の定電流源と接続し、他方を前記第２の定電流源と接続し、前記第２の容量素子の一方を前記第２の定電流源と接続し、他方を前記固定電圧ノードと接続し、前記抵抗素子の一方を前記第１の定電流源と接続する第２の状態とを前記コンパレータの出力に従って交互に切り替える、発振回路。
【請求項２】
前記第１の容量素子に流れる電流の極性は、前記第１の状態と前記第２の状態とで互いに逆であり、
前記第２の容量素子に流れる電流の極性は、前記第１の状態と前記第２の状態とで違いに逆である、請求項１記載の発振回路。
【請求項３】
前記第１の容量素子に流れる電流の極性は、前記第１の状態から前記第２の状態に移行する際に反転し、
前記第２の容量素子に流れる電流の極性は、前記第２の状態から前記第１の状態に移行する際に反転する、請求項１記載の発振回路。
【請求項４】
前記抵抗素子は、抵抗値の調整が可能な可変抵抗素子である、請求項１〜３のいずれか一項に記載の発振回路。
【請求項５】
第１の定電流源と、
第２の定電流源と、
一方の入力端子が前記第１の定電流源と接続され、他方の入力端子が前記第２の定電流源と接続されるコンパレータと、
第１の容量素子と、
第２の容量素子と、
一方が前記第１および前記第２の定電流源の一方と接続され、他方が固定電圧ノードと接続される抵抗素子と、
前記第１および第２の定電流源ならびに固定電圧ノードと、第１および第２の容量素子ならびに前記抵抗素子との接続関係を制御するスイッチ制御回路とを備え、
前記スイッチ制御回路は、
前記第１の容量素子の一方を前記第１の定電流源と接続し、他方を前記固定電圧ノードと接続し、前記第２の容量素子の一方を前記第２の定電流源と接続し、他方を前記第１の定電流源と接続し、前記抵抗素子の一方を前記第２の定電流源と接続する第１の状態と、
前記第１の容量素子の一方を前記第１の定電流源と接続し、他方を前記第２の定電流源と接続し、前記第２の容量素子の一方を前記固定電圧ノードと接続し、他方を前記第２の定電流源と接続し、前記抵抗素子の一方を前記第１の定電流源と接続する第２の状態と、
前記第１の容量素子の一方を前記固定電圧ノードと接続し、他方を前記第１の定電流源と接続し、前記第２の容量素子の一方を前記第１の定電流源と接続し、他方を前記第２の定電流源と接続し、前記抵抗素子の一方を前記第２の定電流源と接続する第３の状態と、
前記第１の容量素子の一方を前記第２の定電流源と接続し、他方を前記第１の定電流源と接続し、前記第２の容量素子の一方を前記第２の定電流源と接続し、他方を前記固定電圧ノードと接続し、前記抵抗素子の一方を前記第１の定電流源と接続する第４の状態とを前記コンパレータの出力に従って順番に切り替える、発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、発振回路に関する。
【背景技術】
【０００２】
汎用のマイクロコンピュータなどの半導体装置においては、ＣＰＵ(Central Processing Unit)または周辺機能ブロックなどの内部モジュールの動作を規定するためにクロック信号を生成するクロック発振回路が内蔵される。
【０００３】
クロック発振回路は、機器の小型化やコスト低減等のために水晶発振子等の外付け部品を用いない構成とする、いわゆるオンチップオシレータが用いられる場合がある。一般的には、オンチップオシレータの周波数精度は、外付け発振子を用いたクロック発振回路と比べて低いため、その用途は限定される。
【０００４】
特許文献１には、低電力が要求されるクロック発振回路が開示されている。具体的には、抵抗値と容量値とにより発振周波数が定まるＲＣ発振回路が示されている。発振周波数は抵抗値と容量値とによって定まる。
【０００５】
特許文献１のクロック発振回路は、２つの定電流と抵抗容量と比較器とを用いて構成される。クロック発振回路は、抵抗に一方の定電流を流すことで基準電圧を生成し、容量を他方の定電流により充電する。ここで、容量の電圧は時間に比例して上昇する。そして、比較器は、容量の電圧と基準電圧とを比較し、比較結果に基づくクロック信号を生成する。この動作を繰り返すことにより発振が行われる。容量の電圧が基準電圧に達するまでの時間が、発振周期の１／２の期間に相当する。したがって、発振周期をＴ、抵抗素子の抵抗値をＲ、容量素子の容量値をＣとした場合、発振周期Ｔは抵抗値Ｒと容量値Ｃとの積の２倍になり、次式（１）として定められる。
【０００６】
Ｔ＝２ＲＣ  （１）
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第９６８０４１３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１に開示された発振回路は、特にリアルタイムクロックのように所望の発振周波数として低い発振周波数が必要とされる場合には、抵抗素子および容量素子の面積が大きくなるという問題がある。
【０００９】
本開示は、上記の課題を解決するためのものであって、小面積の発振回路を提供する。その他の課題および新規な特徴は、本明細書および図面の記載から明らかになる。
【課題を解決するための手段】
【００１０】
一実施例によれば、発振回路は、第１の定電流源と、第２の定電流源と、一方の入力端子が第１の定電流源と接続され、他方の入力端子が第２の定電流源と接続されるコンパレータと、第１の容量素子と、第２の容量素子と、一方が第１および第２の定電流源の一方と接続され、他方が固定電圧ノードと接続される抵抗素子と、第１および第２の定電流源ならびに固定電圧ノードと、第１および第２の容量素子ならびに抵抗素子との接続関係を制御するスイッチ制御回路とを備える。スイッチ制御回路は、第１の容量素子の一方を第１の定電流源と接続し、他方を固定電圧ノードと接続し、第２の容量素子の一方を第２の定電流源と接続し、他方を第１の定電流源と接続し、抵抗素子の一方を第２の定電流源と接続する第１の状態と、第１の容量素子の一方を第２の定電流源と接続し、他方を第２の定電流源と接続し、第２の容量素子の一方を第２の定電流源と接続し、他方を固定電圧ノードと接続し、抵抗素子の一方を第１の定電流源と接続する第２の状態とをコンパレータの出力に従って交互に切り替える。
【発明の効果】
【００１１】
一実施例によれば、同一周波数の発振回路を実現するためのＲＣ時定数を比較例と比較して、小さくすることが可能であり、抵抗素子あるいは容量素子の少なくとも一方の面積を低減して発振回路の小面積化を図ることが可能である。
【図面の簡単な説明】
【００１２】
【図１】図１は、実施形態１に従う発振回路１００の構成を説明する図である。
【図２】図２は、実施形態１に従う発振回路１００の正相クロック信号ＣＬＫがＨレベルの場合の等価回路を説明する図である。
【図３】図３は、実施形態１に従う発振回路１００の逆相クロック信号ＣＬＫＢがＨレベルの場合の等価回路を説明する図である。
【図４】図４は、実施形態１に従う発振回路１００のノードＮＸ，ＮＹの電位の変化を説明する図である。
【図５】図５は、実施形態１に従う発振回路１００の容量素子Ｃ１，Ｃ２の端子間電圧の遷移を説明する図である。
【図６】図６は、実施形態２に従う発振回路２００の構成を説明する図である。
【図７】図７は、実施形態２に従うデコーダＤＣの回路構成を説明する図である。
【図８】図８は、実施形態２に従うデコーダＤＣから出力されるスイッチ制御信号Ｓ０〜Ｓ１１について説明する図である。
【図９】図９は、実施形態２に従う発振回路２００の第１の接続状態の等価回路を説明する図である。
【図１０】図１０は、実施形態２に従う発振回路２００の第２の接続状態の等価回路を説明する図である。
【図１１】図１１は、実施形態２に従う発振回路２００の第３の接続状態の等価回路を説明する図である。
【図１２】図１２は、実施形態２に従う発振回路２００の第４の接続状態の等価回路を説明する図である。
【図１３】図１３は、実施形態２に従う発振回路２００のノードＮＸ，ＮＹの電位の変化を説明する図である。
【図１４】図１４は、実施形態２に従う発振回路２００の容量素子Ｃ１，Ｃ２の端子間電圧の遷移を説明する図である。
【図１５】図１５は、実施形態２に従う発振回路２００の第１の接続状態から第２の接続状態に切り替わる際の状態を説明する図である。
【図１６】図１６は、実施形態２に従う発振回路２００の第２の接続状態の切り替わりの際の状態を説明する図である。
【発明を実施するための形態】
【００１３】
本実施形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。
【００１４】
＜実施の形態１＞
図１は、実施形態１に従う発振回路１００の構成を説明する図である。
【００１５】
図１を参照して、発振回路１００は、電流源ＣＳ１，ＣＳ２と、抵抗素子Ｒ１と、容量素子Ｃ１，Ｃ２と、スイッチＳＷ１〜ＳＷ６と、比較部ＣＭＰとを含む。スイッチＳＷ１〜ＳＷ６は、正相クロック信号ＣＬＫあるいは逆相クロック信号ＣＬＫＢの入力を受けてスイッチング動作を実行する。
【００１６】
比較部ＣＭＰは、比較器ＣＰと、インバータＩＶ０，ＩＶ１とを含む。
インバータＩＶ０は、比較器ＣＰの出力を反転させて正相クロック信号ＣＬＫを出力する。
【００１７】
インバータＩＶ１は、インバータＩＶ０の入力を反転させて逆相クロック信号ＣＬＫＢを出力する。
【００１８】
容量素子Ｃ１は、一方がノードＮＡ０、他方がノードＮＡ１である。
容量素子Ｃ２は、一方がノードＮＢ０、他方がノードＮＢ１である。
【００１９】
電流源ＣＳ１，ＣＳ２は、例えばＭＯＳトランジスタを用いたカレントミラー回路により構成される。
【００２０】
スイッチＳＷ１〜ＳＷ６は、例えばＭＯＳトランジスタにより構成される。
電流源ＣＳ１は、電源ノード（電源電圧ＶＤＤ）とノードＮＸとの間に接続され、定電流Ｉｃを供給する。
【００２１】
電流源ＣＳ２は、電源ノード（電源電圧ＶＤＤ）とノードＮＹとの間に接続され、定電流Ｉｃを供給する。
【００２２】
比較器ＣＰの入力端子の一方は、ノードＮＸと接続され、他方は、ノードＮＹと接続される。比較器ＣＰは、ノードＮＸの電位とノードＮＹの電位とを比較して、比較結果に応じた信号を出力する。
【００２３】
容量素子Ｃ１のノードＮＡ０は、ノードＮＸと接続される。容量素子Ｃ１のノードＮＡ１は、スイッチＳＷ３を介して固定電圧ノード（固定電圧ＶＳＳ）と接続される。スイッチＳＷ３は、正相クロック信号ＣＬＫの入力を受ける。
【００２４】
容量素子Ｃ２のノードＮＢ０は、ノードＮＹと接続される。容量素子Ｃ２のノードＮＢ１は、スイッチＳＷ４を介して固定電圧ノード（固定電圧ＶＳＳ）と接続される。スイッチＳＷ４は、逆相クロック信号ＣＬＫＢの入力を受ける。
【００２５】
スイッチＳＷ１は、ノードＮＸとノードＮＣとの間に接続され、逆相クロック信号ＣＬＫＢの入力を受ける。
【００２６】
スイッチＳＷ２は、ノードＮＹとノードＮＣとの間に接続され、正相クロック信号ＣＬＫの入力を受ける。
【００２７】
スイッチＳＷ５は、ノードＮＡ１とノードＮＢ０との間に接続され、逆相クロック信号ＣＬＫＢの入力を受ける。
【００２８】
スイッチＳＷ６は、ノードＮＡ０とノードＮＢ１との間に接続され、正相クロック信号ＣＬＫの入力を受ける。
【００２９】
スイッチＳＷ１〜ＳＷ６は、電流源ＣＳ１，ＣＳ２ならびに固定電圧ノード（固定電圧ＶＳＳ）と、容量素子Ｃ１，Ｃ２ならびに抵抗素子Ｒ１との接続関係を制御するスイッチ制御回路を構成する。
【００３０】
抵抗素子Ｒ１は、ノードＮＣと固定電圧ノード（固定電圧ＶＳＳ）との間に接続される。抵抗素子Ｒ１は、抵抗値の調整が可能な可変抵抗素子である。抵抗値を調整することにより発振周波数を調整することが可能である。なお、抵抗値の調整に限られず容量素子Ｃ１，Ｃ２の容量値を調整することにより発振周波数を調整することも可能である。具体的には、容量素子Ｃ１，Ｃ２にも調整機構を付加し、容量素子Ｃ１，Ｃ２の容量値を調整することにより、あるいは、容量素子Ｃ１，Ｃ２の容量値と抵抗素子Ｒ１の抵抗値の双方を調整することにより、発振周波数を調整することも可能である。
【００３１】
（発振回路の動作）
次に、発振回路の動作について説明する。
【００３２】
スイッチＳＷ１，ＳＷ４およびＳＷ５は、逆相クロック信号ＣＬＫＢにより制御され、例えば逆相クロック信号ＣＬＫＢがＨレベルの際にオンとなるよう制御される。
【００３３】
スイッチＳＷ２，ＳＷ３およびＳＷ６は、正相クロック信号ＣＬＫにより制御され、例えば正相クロック信号ＣＬＫがＨレベルの際にオンとなるように制御される。
【００３４】
正相クロック信号ＣＬＫが「Ｈ」レベルの場合には、スイッチＳＷ２，ＳＷ３およびＳＷ６はオンとなり、スイッチＳＷ１，ＳＷ４およびＳＷ５はオフとなる。逆相クロック信号ＣＬＫが「Ｈ」レベルの場合には、スイッチＳＷ２，ＳＷ３およびＳＷ６はオフとなり、スイッチＳＷ１，ＳＷ４およびＳＷ５はオンとなる。
【００３５】
図２は、実施形態１に従う発振回路１００の正相クロック信号ＣＬＫがＨレベルの場合の等価回路を説明する図である。
【００３６】
図２に示すように、電流源ＣＳ１から供給される定電流Ｉｃのうち、０．５Ｉｃの電流により容量素子Ｃ１は充電される。これにより、ノードＮＡ０の電位は時間と比例して上昇する。
【００３７】
電流源ＣＳ１から供給される定電流Ｉの残りの０．５Ｉｃの電流により、容量素子Ｃ２に蓄えられた電荷は放電される。
【００３８】
容量素子Ｃ２から放電された電流０．５Ｉｃと電流源ＣＳ２から供給される電流Ｉｃの和となる電流１．５Ｉｃが抵抗素子Ｒ１に流れる。
【００３９】
これにより、ノードＮＹの電位は、抵抗素子Ｒ１の抵抗値と、抵抗素子Ｒ１に流れる電流値から定まる定電圧となる。
【００４０】
時間の経過とともに上昇するノードＮＸの電位がノードＮＹの電位に達した際に、比較器ＣＰの出力は反転する。インバータＩＶ０から出力される正相クロック信号ＣＬＫは、「Ｈ」レベルから「Ｌ」レベルに遷移する。インバータＩＶ１から出力される逆相クロック信号ＣＬＫＢは、「Ｌ」レベルから「Ｈ」レベルに遷移する。
【００４１】
図３は、実施形態１に従う発振回路１００の逆相クロック信号ＣＬＫＢがＨレベルの場合の等価回路を説明する図である。
【００４２】
図３に示すように、電流源ＣＳ２から供給される定電流Ｉｃのうち、０．５Ｉｃの電流により容量素子Ｃ２は充電される。これにより、ノードＮＢ０の電位は時間と比例して上昇する。
【００４３】
電流源ＣＳ２から供給される定電流Ｉｃの残りの０．５Ｉｃの電流により、容量素子Ｃ１に蓄えられた電荷は放電される。
【００４４】
容量素子Ｃ１から放電された電流０．５Ｉと電流源ＣＳ１から供給される電流Ｉｃの和となる電流１．５Ｉｃが抵抗素子Ｒ１に流れる。
【００４５】
これにより、ノードＮＸの電位は、抵抗素子Ｒ１の抵抗値と、抵抗素子Ｒ１に流れる電流値から定まる定電圧となる。
【００４６】
時間の経過とともに上昇するノードＮＹの電位がノードＮＸの電位に達した時、比較器ＣＰの出力は反転する。インバータＩＶ０から出力される正相クロック信号ＣＬＫは、「Ｌ」レベルから「Ｈ」レベルに遷移する。インバータＩＶ１から出力される逆相クロック信号ＣＬＫＢは、「Ｈ」レベルから「Ｌ」レベルに遷移する。
【００４７】
このようにして、正相クロック信号ＣＬＫは、「Ｈ」レベルから「Ｌ」レベルへ、「Ｌ」レベルから「Ｈ」レベルへの遷移を繰り返す。したがって、発振回路１００は、当該処理により発振動作を行なう。
【００４８】
図４は、実施形態１に従う発振回路１００のノードＮＸ，ＮＹの電位の変化を説明する図である。
【００４９】
図４に示すように、ノードＮＸの電位がノードＮＹの定電圧（基準電圧）に達するまでの時間が、発振周期の１／２の期間に相当する。容量素子Ｃ１は、０．５Ｉｃの電流により充電され、ノードＮＸの電位が上昇する。
【００５０】
したがって、発振周期をＴ、容量素子Ｃ１およびＣ２の容量値をＣ，抵抗素子Ｒ１の抵抗値をＲ、電流源ＣＳ１およびＣＳ２の電流値をＩｃとした場合、次式（２）の関係が成立する。
【００５１】
０．５Ｉｃ（Ｔ／２）／Ｃ＝１．５Ｉｃ・Ｒ  （２）
したがって、発振周期Ｔは、次式（３）のように定まり、抵抗値Ｒと容量値Ｃとの積の６倍になる。
【００５２】
Ｔ＝６ＲＣ  （３）
当該図４に示すように、実際の回路では、比較器ＣＰは入力信号が変化してから出力信号が変化するまでに遅延時間を有する。これにより、ノードＮＸ，ＮＹにはオーバーシュートが発生する。
【００５３】
図５は、実施形態１に従う発振回路１００の容量素子Ｃ１，Ｃ２の端子間電圧の遷移を説明する図である。
【００５４】
図５に示すように、容量素子Ｃ１，Ｃ２の端子間電圧は、理想的には０と基準電圧の間を往復する三角波となる。一方で、当該図に示すように、２回のアンダーシュートと、２回のオーバーシュートが発生するためその分周期が遅延する。
【００５５】
これを考慮した発振回路１００の発振周期Ｔａは、比較器ＣＰの遅延時間をＴｄとした場合に、次式（４）のように定まる。
【００５６】
Ｔａ＝６ＲＣ＋４Ｔｄ  （４）
（発振周波数精度の効果）
比較器ＣＰの遅延時間Ｔｄは、これを構成するトランジスタ素子等が有する雑音成分により変動する。出力雑音の支配項は、低周波雑音による遅延時間Ｔｄの揺らぎである。周波数精度を向上させるためには、発振周期ＴａにおけるＴｄの比率を小さくする必要がある。
【００５７】
比較例として従来の方式では、比較器の遅延時間を考慮した発振周期は、次式（５）のように定まる。
【００５８】
Ｔａ＝２ＲＣ＋２Ｔｄ  （５）
したがって、比較例に従う比較器と比較して、同じ周波数に設定する場合においてＲＣの積は１／３にすることが可能であり、回路面積を大幅に削減することが可能である。
【００５９】
さらに、実施形態１に従う発振回路１００によれば、比較例に従う比較器を用いた場合よりも発振周期における比較器ＣＰの遅延時間Ｔｄの寄与する比率は小さくなる。よって、比較器ＣＰの遅延時間の変動による発振周波数の精度の劣化も抑制することができる。
【００６０】
＜実施の形態２＞
図６は、実施形態２に従う発振回路２００の構成を説明する図である。
【００６１】
図６を参照して、発振回路２００は、電流源ＣＳ１，ＣＳ２と、抵抗素子Ｒ１と、容量素子Ｃ１，Ｃ２と、スイッチＳＷ１〜ＳＷ２、３出力スイッチ（ＳＰ３ＴＳＷ）ＳＴ１−ＳＴ４と、比較部ＣＭＰと、デコーダＤＣとを含む。スイッチＳＷ１〜ＳＷ６は、正相クロック信号ＣＬＫあるいは逆相クロック信号ＣＬＫＢの入力を受けてスイッチング動作を実行する。
【００６２】
比較部ＣＭＰは、比較器ＣＰと、インバータＩＶ０，ＩＶ１とを含む。
インバータＩＶ０は、比較器ＣＰの出力を反転させて正相クロック信号ＣＬＫを出力する。
【００６３】
インバータＩＶ１は、インバータＩＶ０の入力を反転させて逆相クロック信号ＣＬＫＢを出力する。
【００６４】
容量素子Ｃ１は、一方がノードＮＡ０、他方がノードＮＡ１である。
容量素子Ｃ２は、一方がノードＮＢ０、他方がノードＮＢ１である。
【００６５】
電流源ＣＳ１，ＣＳ２は、例えばＭＯＳトランジスタを用いたカレントミラー回路により構成される。
【００６６】
スイッチＳＷ１，ＳＷ２は、例えばＭＯＳトランジスタにより構成される。
電流源ＣＳ１は、電源ノード（電源電圧ＶＤＤ）とノードＮＸとの間に接続され、定電流Ｉｃを供給する。
【００６７】
電流源ＣＳ２は、電源ノード（電源電圧ＶＤＤ）とノードＮＹとの間に接続され、定電流Ｉｃを供給する。
【００６８】
比較器ＣＰの入力端子の一方は、ノードＮＸと接続され、他方は、ノードＮＹと接続される。比較器ＣＰは、ノードＮＸの電位とノードＮＹの電位とを比較して、比較結果に応じた信号を出力する。
【００６９】
容量素子Ｃ１のノードＮＡ０は、３出力スイッチＳＴ１と接続される。３出力スイッチＳＴ１は、デコーダＤＣから出力されるスイッチ制御信号Ｓ０，Ｓ２，Ｓ４に従ってノードＮＡ０と、固定電圧ノード（固定電圧ＶＳＳ）、ノードＮＸおよびノードＮＹのいずれか１つとを接続する。
【００７０】
容量素子Ｃ１のノードＮＡ１は、３出力スイッチＳＴ２と接続される。３出力スイッチＳＴ２は、デコーダＤＣから出力されるスイッチ制御信号Ｓ１，Ｓ３，Ｓ５に従ってノードＮＡ１と、固定電圧ノード（固定電圧ＶＳＳ）、ノードＮＸおよびノードＮＹのいずれか１つと接続する。
【００７１】
容量素子Ｃ２のノードＮＢ０は、３出力スイッチＳＴ３と接続される。３出力スイッチＳＴ３は、デコーダＤＣから出力されるスイッチ制御信号Ｓ６，Ｓ８，Ｓ１０に従ってノードＮＢ０と、固定電圧ノード（固定電圧ＶＳＳ）、ノードＮＸおよびノードＮＹのいずれか１つと接続する。
【００７２】
容量素子Ｃ２のノードＮＢ１は、３出力スイッチＳＴ４と接続される。３出力スイッチＳＴ４は、デコーダＤＣから出力されるスイッチ制御信号Ｓ７，Ｓ９，Ｓ１１に従ってノードＮＢ１と、固定電圧ノード（固定電圧ＶＳＳ）、ノードＮＸおよびノードＮＹのいずれか１つと接続する。
【００７３】
抵抗素子Ｒ１は、ノードＮＣと固定電圧ノード（固定電圧ＶＳＳ）との間に接続される。抵抗素子Ｒ１は、抵抗素子Ｒ１は、抵抗値の調整が可能な可変抵抗素子である。抵抗値を調整することにより発振周波数を調整することが可能である。
【００７４】
スイッチＳＷ１は、ノードＮＸとノードＮＣとの間に接続され、逆相クロック信号ＣＬＫＢの入力を受ける。
【００７５】
スイッチＳＷ２は、ノードＮＹとノードＮＣとの間に接続され、正相クロック信号ＣＬＫの入力を受ける。
【００７６】
スイッチＳＷ１，ＳＷ２と、３出力スイッチＳＴ１〜ＳＴ４と、デコーダＤＣとは、電流源ＣＳ１，ＣＳ２ならびに固定電圧ノード（固定電圧ＶＳＳ）と、容量素子Ｃ１，Ｃ２ならびに抵抗素子Ｒ１との接続関係を制御するスイッチ制御回路を構成する。
【００７７】
図７は、実施形態２に従うデコーダＤＣの回路構成を説明する図である。
図７を参照して、デコーダＤＣは、分周器４０，４２と、インバータＩＶ２，ＩＶ３と、ＡＮＤ回路ＡＤ０〜ＡＤ１１とを含む。
【００７８】
分周器４０は、正相クロック信号ＣＬＫの周波数を１／２に分周して、スイッチ制御信号Ｓ０として出力する。スイッチ制御信号Ｓ０（「Ｈ」レベル）は、ノードＮＡ０とノードＮＸとを接続する。
【００７９】
インバータＩＶ２は、分周器４０の出力を反転させてスイッチ制御信号Ｓ１として出力する。スイッチ制御信号Ｓ１（「Ｈ」レベル）は、ノードＮＡ１とノードＮＸとを接続する。
【００８０】
ＡＮＤ回路ＡＤ０は、インバータＩＶ２の出力と逆相クロック信号ＣＬＫＢのＡＮＤ論理演算結果をスイッチ制御信号Ｓ２として出力する。スイッチ制御信号Ｓ２（「Ｈ」レベル）は、ノードＮＡ０とノードＮＹとを接続する。
【００８１】
ＡＮＤ回路ＡＤ１は、分周器４０の出力と逆相クロック信号ＣＬＫＢのＡＮＤ論理演算結果をスイッチ制御信号Ｓ３として出力する。スイッチ制御信号Ｓ３（「Ｈ」レベル）は、ノードＮＡ１とノードＮＹとを接続する。
【００８２】
ＡＮＤ回路ＡＤ２は、インバータＩＶ２の出力と正相クロック信号ＣＬＫのＡＮＤ論理演算結果をスイッチ制御信号Ｓ４として出力する。スイッチ制御信号Ｓ４（「Ｈ」レベル）は、ノードＮＡ０と固定電圧ノード（固定電圧ＶＳＳ）とを接続する。
【００８３】
ＡＮＤ回路ＡＤ３は、分周器４０の出力と正相クロック信号ＣＬＫのＡＮＤ論理演算結果をスイッチ制御信号Ｓ５として出力する。スイッチ制御信号Ｓ５（「Ｈ」レベル）は、ノードＮＡ１と固定電圧ノード（固定電圧ＶＳＳ）とを接続する。
【００８４】
分周器４２は、逆相クロック信号ＣＬＫＢの周波数を１／２に分周して、スイッチ制御信号Ｓ６として出力する。スイッチ制御信号Ｓ６（「Ｈ」レベル）は、ノードＮＢ０とノードＮＹとを接続する。
【００８５】
インバータＩＶ３は、分周器４２の出力を反転させてスイッチ制御信号Ｓ７として出力する。スイッチ制御信号Ｓ７（「Ｈ」レベル）は、ノードＮＢ１とノードＮＹとを接続する。
【００８６】
ＡＮＤ回路ＡＤ４は、インバータＩＶ３の出力と正相クロック信号ＣＬＫのＡＮＤ論理演算結果をスイッチ制御信号Ｓ８として出力する。スイッチ制御信号Ｓ８（「Ｈ」レベル）は、ノードＮＢ０とノードＮＸとを接続する。
【００８７】
ＡＮＤ回路ＡＤ５は、分周器４２の出力と正相クロック信号ＣＬＫのＡＮＤ論理演算結果をスイッチ制御信号Ｓ９として出力する。スイッチ制御信号Ｓ９（「Ｈ」レベル）は、ノードＮＢ１とノードＮＸとを接続する。
【００８８】
ＡＮＤ回路ＡＤ６は、インバータＩＶ３の出力と逆相クロック信号ＣＬＫＢのＡＮＤ論理演算結果をスイッチ制御信号Ｓ１０として出力する。スイッチ制御信号Ｓ１０（「Ｈ」レベル）は、ノードＮＢ０と固定電圧ノード（固定電圧ＶＳＳ）とを接続する。
【００８９】
ＡＮＤ回路ＡＤ７は、分周器４２の出力と逆相クロック信号ＣＬＫＢのＡＮＤ論理演算結果をスイッチ制御信号Ｓ１１として出力する。スイッチ制御信号Ｓ１１（「Ｈ」レベル）は、ノードＮＢ１と固定電圧ノード（固定電圧ＶＳＳ）とを接続する。
【００９０】
図８は、実施形態２に従うデコーダＤＣから出力されるスイッチ制御信号Ｓ０〜Ｓ１１について説明する図である。
【００９１】
図８を参照して、時刻Ｔ０において、正相クロック信号ＣＬＫは「Ｈ」レベル、逆相クロック信号ＢＣＬＫは「Ｌ」レベルに設定される。
【００９２】
これに従い、スイッチ制御信号Ｓ０は、「Ｈ」レベルに設定される。スイッチ制御信号Ｓ２は、「Ｌ」レベルに設定される。スイッチ制御信号Ｓ４は、「Ｌ」レベルを維持する。３出力スイッチＳＴ１は、ノードＮＡ０とノードＮＸとを接続する。
【００９３】
スイッチ制御信号Ｓ１は、「Ｌ」レベルに設定される。スイッチ制御信号Ｓ３は、「Ｌ」レベルを維持する。スイッチ制御信号Ｓ５は、「Ｈ」レベルに設定される。３出力スイッチＳＴ２は、ノードＮＡ１と固定電圧ノード（固定電圧ＶＳＳ）とを接続する。
【００９４】
スイッチ制御信号Ｓ８は、「Ｌ」レベルを維持する。スイッチ制御信号Ｓ６は、「Ｈ」レベルを維持する。スイッチ制御信号Ｓ１０は、「Ｌ」レベルを維持する。スイッチＳＴ３は、ノードＮＢ０とノードＮＹとを接続する。
【００９５】
スイッチ制御信号Ｓ９は、「Ｈ」レベルに設定される。スイッチ制御信号Ｓ７は、「Ｌ」レベルを維持する。スイッチ制御信号Ｓ１１は、「Ｌ」レベルに設定される。スイッチＳＴ４は、ノードＮＢ１とノードＮＸとを接続する。
【００９６】
これにより第１の接続状態に設定される。
次に、時刻Ｔ１において、正相クロック信号ＣＬＫは「Ｌ」レベル、逆相クロック信号ＢＣＬＫは「Ｈ」レベルに設定される。
【００９７】
これに従い、スイッチ制御信号Ｓ０は、「Ｈ」レベルを維持する。スイッチ制御信号Ｓ２は、「Ｌ」レベルを維持する。スイッチ制御信号Ｓ４は、「Ｌ」レベルを維持する。３出力スイッチＳＴ１は、ノードＮＡ０とノードＮＸとを接続する。
【００９８】
スイッチ制御信号Ｓ１は、「Ｌ」レベルを維持する。スイッチ制御信号Ｓ３は、「Ｈ」レベルに設定される。スイッチ制御信号Ｓ５は、「Ｌ」レベルを維持する。３出力スイッチＳＴ２は、ノードＮＡ１とノードＮＹとを接続する。
【００９９】
スイッチ制御信号Ｓ８は、「Ｌ」レベルを維持する。スイッチ制御信号Ｓ６は、「Ｌ」レベルに設定される。スイッチ制御信号Ｓ１０は、「Ｈ」レベルに設定される。スイッチＳＴ３は、ノードＮＢ０と固定電圧ノード（固定電圧ＶＳＳ）とを接続する。
【０１００】
スイッチ制御信号Ｓ９は、「Ｌ」レベルに設定される。スイッチ制御信号Ｓ７は、「Ｈ」レベルに設定される。スイッチ制御信号Ｓ１１は、「Ｌ」レベルを維持する。スイッチＳＴ４は、ノードＮＢ１とノードＮＹとを接続する。
【０１０１】
これにより第２の接続状態に設定される。
時刻Ｔ２において、正相クロック信号ＣＬＫは「Ｈ」レベル、逆相クロック信号ＢＣＬＫは「Ｌ」レベルに設定される。
【０１０２】
これに従い、スイッチ制御信号Ｓ０は、「Ｌ」レベルに設定される。スイッチ制御信号Ｓ２は、「Ｌ」レベルを維持する。スイッチ制御信号Ｓ４は、「Ｈ」レベルに設定される。３出力スイッチＳＴ１は、ノードＮＡ０と固定電圧ノード（固定電圧ＶＳＳ）とを接続する。
【０１０３】
スイッチ制御信号Ｓ１は、「Ｈ」レベルに設定される。スイッチ制御信号Ｓ３は、「Ｌ」レベルに設定される。スイッチ制御信号Ｓ５は、「Ｌ」レベルを維持する。３出力スイッチＳＴ２は、ノードＮＡ１とノードＮＸとを接続する。
【０１０４】
スイッチ制御信号Ｓ８は、「Ｈ」レベルに設定される。スイッチ制御信号Ｓ６は、「Ｌ」レベルを維持する。スイッチ制御信号Ｓ１０は、「Ｌ」レベルに設定される。スイッチＳＴ３は、ノードＮＢ０とノードＮＸとを接続する。
【０１０５】
スイッチ制御信号Ｓ９は、「Ｌ」レベルを維持する。スイッチ制御信号Ｓ７は、「Ｈ」レベルに設定される。スイッチ制御信号Ｓ１１は、「Ｌ」レベルを維持する。スイッチＳＴ４は、ノードＮＢ１とノードＮＹとを接続する。
【０１０６】
これにより第３の接続状態に設定される。
時刻Ｔ３において、正相クロック信号ＣＬＫは「Ｌ」レベル、逆相クロック信号ＢＣＬＫは「Ｈ」レベルに設定される。
【０１０７】
これに従い、スイッチ制御信号Ｓ０は、「Ｌ」レベルを維持する。スイッチ制御信号Ｓ２は、「Ｈ」レベルに設定される。スイッチ制御信号Ｓ４は、「Ｌ」レベルに設定される。３出力スイッチＳＴ１は、ノードＮＡ０とノードＮＹとを接続する。
【０１０８】
スイッチ制御信号Ｓ１は、「Ｈ」レベルを維持する。スイッチ制御信号Ｓ３は、「Ｌ」レベルを維持する。スイッチ制御信号Ｓ５は、「Ｌ」レベルを維持する。３出力スイッチＳＴ２は、ノードＮＡ１とノードＮＸとを接続する。
【０１０９】
スイッチ制御信号Ｓ８は、「Ｌ」レベルに設定される。スイッチ制御信号Ｓ６は、「Ｈ」レベルに設定される。スイッチ制御信号Ｓ１０は、「Ｌ」レベルを維持する。スイッチＳＴ３は、ノードＮＢ０とノードＮＹとを接続する。
【０１１０】
スイッチ制御信号Ｓ９は、「Ｌ」レベルを維持する。スイッチ制御信号Ｓ７は、「Ｌ」レベルに設定される。スイッチ制御信号Ｓ１１は、「Ｈ」レベルに設定される。スイッチＳＴ４は、ノードＮＢ１と固定電圧ノード（固定電圧ＶＳＳ）とを接続する。
【０１１１】
これにより第４の接続状態に設定される。
時刻Ｔ４は、時刻Ｔ０と同様に第１の接続状態に設定される。時刻Ｔ５は、時刻Ｔ１と同様に第２の接続状態に設定される。時刻Ｔ６は、時刻Ｔ２と同様に第３の接続状態に設定される。時刻Ｔ７は、時刻Ｔ３と同様に第４の接続状態に設定される。時刻Ｔ８以降の時刻についても同様である。
【０１１２】
次に、実施の形態２の発振回路２００の動作について説明する。
図９〜図１２にそれぞれの接続状態の等価回路が示されている。
【０１１３】
図９は、実施形態２に従う発振回路２００の第１の接続状態の等価回路を説明する図である。
【０１１４】
第１の接続状態においては、３出力スイッチＳＴ１は、ノードＮＡ０とノードＮＸとを接続する。３出力スイッチＳＴ２は、ノードＮＡ１と固定電圧ノード（固定電圧ＶＳＳ）とを接続する。スイッチＳＴ３は、ノードＮＢ０とノードＮＹとを接続する。スイッチＳＴ４は、ノードＮＢ１とノードＮＸとを接続する。
【０１１５】
図９に示すように、電流源ＣＳ１から供給される定電流Ｉｃのうち、０．５Ｉｃの電流により容量素子Ｃ１は充電される。これにより、ノードＮＡ０の電位は時間と比例して上昇する。
【０１１６】
電流源ＣＳ１から供給される定電流Ｉの残りの０．５Ｉｃの電流により、容量素子Ｃ２に蓄えられた電荷は放電される。
【０１１７】
容量素子Ｃ２から放電された電流０．５Ｉｃと電流源ＣＳ２から供給される電流Ｉｃの和となる電流１．５Ｉｃが抵抗素子Ｒ１に流れる。
【０１１８】
これにより、ノードＮＹの電位は、抵抗素子Ｒ１の抵抗値と、抵抗素子Ｒ１に流れる電流値から定まる定電圧となる。
【０１１９】
時間の経過とともに上昇するノードＮＸの電位がノードＮＹの電位に達した際に、比較器ＣＰの出力は反転する。インバータＩＶ０から出力される正相クロック信号ＣＬＫは、「Ｈ」レベルから「Ｌ」レベルに遷移する。インバータＩＶ１から出力される逆相クロック信号ＣＬＫＢは、「Ｌ」レベルから「Ｈ」レベルに遷移する。
【０１２０】
図１０は、実施形態２に従う発振回路２００の第２の接続状態の等価回路を説明する図である。
【０１２１】
第２の接続状態においては、３出力スイッチＳＴ１は、ノードＮＡ０とノードＮＸとを接続する。３出力スイッチＳＴ２は、ノードＮＡ１とノードＮＹとを接続する。スイッチＳＴ３は、ノードＮＢ０と固定電圧ノード（固定電圧ＶＳＳ）とを接続する。スイッチＳＴ４は、ノードＮＢ１とノードＮＹとを接続する。
【０１２２】
図１０に示すように、電流源ＣＳ２から供給される定電流Ｉｃのうち、０．５Ｉｃの電流により容量素子Ｃ２は充電される。これにより、ノードＮＢ１の電位は時間と比例して上昇する。
【０１２３】
電流源ＣＳ２から供給される定電流Ｉｃの残りの０．５Ｉｃの電流により、容量素子Ｃ１に蓄えられた電荷は放電される。
【０１２４】
容量素子Ｃ１から放電された電流０．５Ｉと電流源ＣＳ１から供給される電流Ｉｃの和となる電流１．５Ｉｃが抵抗素子Ｒ１に流れる。
【０１２５】
これにより、ノードＮＸの電位は、抵抗素子Ｒ１の抵抗値と、抵抗素子Ｒ１に流れる電流値から定まる定電圧となる。
【０１２６】
時間の経過とともに上昇するノードＮＸの電位がノードＮＹの電位に達した時、比較器ＣＰの出力は反転する。インバータＩＶ０から出力される正相クロック信号ＣＬＫは、「Ｌ」レベルから「Ｈ」レベルに遷移する。インバータＩＶ１から出力される逆相クロック信号ＣＬＫＢは、「Ｈ」レベルから「Ｌ」レベルに遷移する。
【０１２７】
図１１は、実施形態２に従う発振回路２００の第３の接続状態の等価回路を説明する図である。
【０１２８】
第３の接続状態においては、３出力スイッチＳＴ１は、ノードＮＡ０とノードＮＸとを接続する。３出力スイッチＳＴ２は、ノードＮＡ１と固定電圧ノード（固定電圧ＶＳＳ）とを接続する。スイッチＳＴ３は、ノードＮＢ０とノードＮＹとを接続する。スイッチＳＴ４は、ノードＮＢ１とノードＮＸとを接続する。
【０１２９】
図１１に示すように、電流源ＣＳ１から供給される定電流Ｉｃのうち、０．５Ｉｃの電流により容量素子Ｃ１は充電される。これにより、ノードＮＡ０の電位は時間と比例して上昇する。
【０１３０】
電流源ＣＳ１から供給される定電流Ｉの残りの０．５Ｉｃの電流により、容量素子Ｃ２に蓄えられた電荷は放電される。
【０１３１】
容量素子Ｃ２から放電された電流０．５Ｉｃと電流源ＣＳ２から供給される電流Ｉｃの和となる電流１．５Ｉｃが抵抗素子Ｒ１に流れる。
【０１３２】
これにより、ノードＮＹの電位は、抵抗素子Ｒ１の抵抗値と、抵抗素子Ｒ１に流れる電流値から定まる定電圧となる。
【０１３３】
時間の経過とともに上昇するノードＮＸの電位がノードＮＹの電位に達した際に、比較器ＣＰの出力は反転する。インバータＩＶ０から出力される正相クロック信号ＣＬＫは、「Ｈ」レベルから「Ｌ」レベルに遷移する。インバータＩＶ１から出力される逆相クロック信号ＣＬＫＢは、「Ｌ」レベルから「Ｈ」レベルに遷移する。
【０１３４】
図１２は、実施形態２に従う発振回路２００の第４の接続状態の等価回路を説明する図である。
【０１３５】
第４の接続状態においては、３出力スイッチＳＴ１は、ノードＮＡ０とノードＮＸとを接続する。３出力スイッチＳＴ２は、ノードＮＡ１とノードＮＹとを接続する。スイッチＳＴ３は、ノードＮＢ０と固定電圧ノード（固定電圧ＶＳＳ）とを接続する。スイッチＳＴ４は、ノードＮＢ１とノードＮＹとを接続する。
【０１３６】
図１２に示すように、電流源ＣＳ２から供給される定電流Ｉｃのうち、０．５Ｉｃの電流により容量素子Ｃ２は充電される。これにより、ノードＮＢ１の電位は時間と比例して上昇する。
【０１３７】
電流源ＣＳ２から供給される定電流Ｉｃの残りの０．５Ｉｃの電流により、容量素子Ｃ１に蓄えられた電荷は放電される。
【０１３８】
容量素子Ｃ１から放電された電流０．５Ｉと電流源ＣＳ１から供給される電流Ｉｃの和となる電流１．５Ｉｃが抵抗素子Ｒ１に流れる。
【０１３９】
これにより、ノードＮＸの電位は、抵抗素子Ｒ１の抵抗値と、抵抗素子Ｒ１に流れる電流値から定まる定電圧となる。
【０１４０】
時間の経過とともに上昇するノードＮＸの電位がノードＮＹの電位に達した時、比較器ＣＰの出力は反転する。インバータＩＶ０から出力される正相クロック信号ＣＬＫは、「Ｌ」レベルから「Ｈ」レベルに遷移する。インバータＩＶ１から出力される逆相クロック信号ＣＬＫＢは、「Ｈ」レベルから「Ｌ」レベルに遷移する。
【０１４１】
このようにして、正相クロック信号ＣＬＫは、「Ｈ」レベルから「Ｌ」レベルへ、「Ｌ」レベルから「Ｈ」レベルへの遷移を繰り返す。したがって、発振回路２００は、当該処理により発振動作を行なう。
【０１４２】
図１３は、実施形態２に従う発振回路２００のノードＮＸ，ＮＹの電位の変化を説明する図である。
【０１４３】
図１３に示すように、ノードＮＸの電位がノードＮＹの定電圧（基準電圧）に達するまでの時間が、発振周期の１／２の期間に相当する。容量素子Ｃ１は、０．５Ｉｃの電流により充電され、ノードＮＸの電位が上昇する。
【０１４４】
したがって、発振周期をＴ、容量素子Ｃ１およびＣ２の容量値をＣ，抵抗素子Ｒ１の抵抗値をＲ、電流源ＣＳ１およびＣＳ２の電流値をＩｃとした場合、実施形態１と同様に理想的な発振周期Ｔは６ＲＣとなる。
【０１４５】
一方、実際の回路では、実施形態１と同様に、比較器ＣＰは入力信号が変化してから出力信号が変化するまでに遅延時間を有する。これにより、ノードＮＸ，ＮＹにはオーバーシュートが発生する。
【０１４６】
図１４は、実施形態２に従う発振回路２００の容量素子Ｃ１，Ｃ２の端子間電圧の遷移を説明する図である。
【０１４７】
図１４に示すように、容量素子Ｃ１，Ｃ２の端子間電圧は、理想的には０と基準電圧の間を往復する三角波となる。
【０１４８】
実施形態２に従う発振回路２００では、半周期で遅延時間Ｔｄの遅延が発生する。
これを考慮した発振回路１００の発振周期Ｔａは、比較器ＣＰの遅延時間をＴｄとした場合に、次式（６）のように定まる。
【０１４９】
Ｔａ＝６ＲＣ＋２Ｔｄ  （６）
したがって、実施形態２に従う発振回路２００は、実施形態１に従う発振回路１００の構成よりも遅延時間の影響が少ない。
【０１５０】
実施形態２に従う発振回路２００は、比較器ＣＰの出力が反転した際に、端子間電圧が０に近い方の容量素子の接続極性を逆転させる方式である。これにより余分な電荷をキャンセルすることが可能である。
【０１５１】
図１５は、実施形態２に従う発振回路２００の第１の接続状態から第２の接続状態に切り替わる際の状態を説明する図である。
【０１５２】
図１５に示すように、容量素子Ｃ１のノードＮＡ０とノードＮＡ１との端子間電圧は、比較器ＣＰの遅延の影響により基準電圧ＶＲＥＦ＋オーバーシュート電圧ΔＶに設定される。その際、容量素子Ｃ２のノードＮＢ１とノードＮＢ０との端子間電圧は、電圧ΔＶに設定される。
【０１５３】
図１６は、実施形態２に従う発振回路２００の第２の接続状態の切り替わりの際の状態を説明する図である。
【０１５４】
図１６に示すように、第２の接続状態の切り替わりに従ってノードＮＹの電位は、容量素子Ｃ２のノードＮＢ１とノードＮＢ０との端子間電圧の電圧ΔＶに設定される。
【０１５５】
ノードＮＸの電位は、基準電圧ＶＲＥＦ＋２ΔＶに設定される。
ノードＮＸの電位は、基準電圧ＶＲＥＦに収束するため、その過程で容量分圧によりノードＮＹに当初存在した電圧ΔＶの成分も消失する。すなわち、オーバシュート電圧ΔＶがキャンセルされることになる。
【０１５６】
同様に、図１１で説明した第３の接続状態から図１２で説明した第４の接続状態に遷移する際にも同様の現象が生じる。
【０１５７】
したがって、実施形態２に従う発振回路２００は、実施形態１に従う発振回路１００と比較して、比較器ＣＰの遅延時間の変動に起因する出力雑音が半分になるため発振周波数の精度の劣化をさらに抑制することができる。
【０１５８】
以上、本開示を実施形態に基づき具体的に説明したが、本開示は、実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１５９】
４０，４２  分周器、１００，２００  発振回路、ＣＭＰ  比較部、ＣＰ  比較器。
【図１】
2020182025.tif 000003
【図２】
2020182025.tif 000004
【図３】
2020182025.tif 000005
【図４】
2020182025.tif 000006
【図５】
2020182025.tif 000007
【図６】
2020182025.tif 000008
【図７】
2020182025.tif 000009
【図８】
2020182025.tif 000010
【図９】
2020182025.tif 000011
【図１０】
2020182025.tif 000012
【図１１】
2020182025.tif 000013
【図１２】
2020182025.tif 000014
【図１３】
2020182025.tif 000015
【図１４】
2020182025.tif 000016
【図１５】
2020182025.tif 000017
【図１６】
2020182025.tif 000018