(57)【要約】【課題】消費電力を低減する。【解決手段】実施形態によれば、半導体記憶装置は、第１配線ＢＬと、第２配線ＳＬと、第３配線ＳＧと、第４配線ＷＬと、第５配線ＴＧと、一端が第４配線と第５配線の間に位置し、他端が第１配線に接続された半導体層４６と、メモリセルＭＣと、一端が第２配線に接続され、他端が半導体層に接続された導電層と、第３配線と半導体層との間、第４配線と半導体層の間、及び第５配線と導電層の間に延在するように設けられた第１絶縁層４５と、第４配線と第１絶縁層との間、及び第５配線と第１絶縁層との間に延在するように設けられた酸化物半導体層４４と、第４配線と酸化物半導体層との間、及び第５配線と酸化物半導体層の間に延在するように設けられた第２絶縁層４３と、を含む。【選択図】図５
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【特許請求の範囲】
【請求項１】
第１配線と、
第１方向について前記第１配線の上方に設けられた第２配線と、
前記第１方向について前記第１配線と前記第２配線との間の位置に設けられた第３配線と、
前記第１方向について前記第２配線と前記第３配線との間の位置に設けられた第４配線と、
前記第１方向について前記第２配線と前記第４配線との間の位置に設けられた第５配線と、
前記第１方向に延伸し、前記第１方向について一端が前記第４配線と前記第５配線との間に位置し、他端が前記第１配線に接続された半導体層と、
前記半導体層と前記第４配線との間に電圧を印加して情報を記憶するメモリセルと、
前記第１方向に延伸し、前記第１方向について一端が前記第２配線に接続され、他端が前記半導体層に接続された導電層と、
前記第１方向に延伸し、前記第３配線と前記半導体層との間、前記第４配線と前記半導体層との間、及び前記第５配線と前記導電層との間に延在するように設けられた第１絶縁層と、
前記第１方向に延伸し、前記第４配線と前記第１絶縁層との間、及び前記第５配線と前記第１絶縁層との間に延在するように設けられた酸化物半導体層と、
前記第１方向に延伸し、前記第４配線と前記酸化物半導体層との間、及び前記第５配線と前記酸化物半導体層との間に延在するように設けられた第２絶縁層と
を備える半導体記憶装置。
【請求項２】
前記第１配線及び第２配線は前記第１方向に交差する第２方向に延伸し、前記第３、第４、及び第５配線は前記第１及び前記第２方向に交差した第３方向に延伸する請求項１に記載の半導体記憶装置。
【請求項３】
前記導電層は、
前記半導体層の上面と接続し、前記第１方向に延伸する第１部分と、
前記第１部分の上面及び前記酸化物半導体層に接続される第２部分と
を有する請求項１に記載の半導体記憶装置。
【請求項４】
前記導電層は、前記第２部分の上面に接続され、前記第１方向に延伸して前記第２配線に接続された第３部分を更に有する請求項３に記載の半導体記憶装置。
【請求項５】
前記第１絶縁層は、前記導電層のうち前記酸化物半導体層に接続する部分の下面に接触する請求項１に記載の半導体記憶装置。
【請求項６】
前記酸化物半導体層の一端は、前記第１方向について前記第３配線と前記第４配線との間に位置する請求項１に記載の半導体記憶装置。
【請求項７】
前記第３配線と前記半導体層とによって構成される第１トランジスタと、
前記第５配線と前記酸化物半導体層とによって構成される第２トランジスタと
を更に備える請求項１に記載の半導体記憶装置。
【請求項８】
前記第１配線はビット線であり、前記第２配線はソース線である請求項１に記載の半導体記憶装置。
【請求項９】
第１配線と、
前記第１配線と第１方向に隣り合い配置された第２配線と、
前記第２配線と前記第１方向に隣り合い配置された第３配線と、
前記第１方向に交差する第２方向について前記第１配線の上方に設けられた第４配線と、
前記第４配線と前記第１方向に隣り合って配置された第５配線と、
前記第５配線と前記第１方向に隣り合って配置された第６配線と、
前記第１、第２、及び第３配線と前記第４、第５、及び第６配線との間に設けられた第７配線と、
前記第７配線と前記第４、第５、及び第６配線との間に設けられた第８配線と、
前記第８配線と前記第４、第５、及び第６配線との間に設けられた第９配線と、
前記第２方向に延伸し、一端が前記第１配線に電気的に接続され、他端が前記第４配線に電気的に接続され、前記第７配線、前記第８配線及び前記第９配線に設けられた第１ピラーと、
前記第１ピラーと前記第１方向に隣り合い、前記第２方向に延伸し、一端が前記第３配線に電気的に接続され、他端が前記第６配線に電気的に接続される第２ピラーと、
一端が第２配線に電気的に接続され、他端が前記第５配線に電気的に接続され、前記第１方向において、前記第１ピラーと前記第２ピラーとの間に設けられ、前記第１及び第２方向に交差する第３方向において、異なる位置に設けられた第３ピラーとを備え、
前記第１ピラーは、
前記第２方向に延伸し前記第２方向について一端が前記第８配線と前記第９配線との間に位置し、他端が前記第１配線と接続した第１半導体層と、
前記第１半導体層と前記第８配線との間に電圧を印加して情報を記憶する第１メモリセルと、
前記第２方向に延伸し前記第２方向について一端が前記第４配線に接続され、他端が前記第１半導体層に接続された第１導電層と、
前記第２方向に延伸し、前記第７配線と前記第１半導体層との間、前記第８配線と前記第１半導体層との間、及び前記第９配線と前記第１導電層との間に延在するように設けられた第１絶縁層と、
前記第２方向に延伸し、前記第８配線と前記第１絶縁層との間、及び前記第９配線と前記第１絶縁層との間に延在するように設けられた第１酸化物半導体層と、
前記第２方向に延伸し、前記第８配線と前記第１酸化物半導体層との間、及び前記第９配線と前記第１酸化物半導体層との間に延在するように設けられた第２絶縁層と
を含む半導体記憶装置。
【請求項１０】
前記第２ピラーは、
前記第２方向に延伸し、前記第２方向について一端が前記第８配線と前記第９配線との間に位置し、他端が前記第３配線と接続した第２半導体層と、
前記第２半導体層と前記第８配線との間に電圧を印加して情報を記憶する第２メモリセルと、
前記第２方向に延伸し、前記第２方向について一端が前記第６配線に接続し、他端が前記第２半導体層に接続された第２導電層と、
前記第２方向に延伸し、前記第７配線と前記第２半導体層との間、前記第８配線と前記第２半導体層との間、及び前記第９配線と前記第２導電層との間に延在するように設けられた第３絶縁層と、
前記第２方向に延伸し、前記第８配線と前記第３絶縁層との間、及び前記第９配線と前記第３絶縁層との間に延在するように設けられた第２酸化物半導体層と、
前記第２方向に延伸し、前記第８配線と前記第２酸化物半導体層との間及び前記第９配線と前記第２酸化物半導体層との間に延在するように設けられた第４絶縁層と
を含み、
前記第３ピラーは、
前記第２方向に延伸し、前記第２方向について一端が前記第８配線と前記第９配線との間に位置し、他端が前記第２配線と接続した第３半導体層と、
前記第３半導体層と前記第８配線との間に電圧を印加して情報を記憶する第３メモリセルと、
前記第２方向に延伸し、前記第２方向について一端が前記第５配線に接続し、他端が前記第３半導体層に接続された第３導電層と、
前記第２方向に延伸し、前記第７配線と前記第３半導体層との間、前記第８配線と前記第３半導体層との間、及び前記第９配線と前記第３導電層との間に延在するように設けられた第５絶縁層と、
前記第２方向に延伸し、前記第８配線と前記第５絶縁層との間及び前記第９配線と前記第５絶縁層との間に延在するように設けられた第３酸化物半導体層と、
前記第２方向に延伸し、前記第８配線と前記第３酸化物半導体層との間及び前記第９配線と前記第３酸化物半導体層との間に延在するように設けられた第６絶縁層と
を含む請求項９に記載の半導体記憶装置。
【請求項１１】
前記第１乃至第６配線は前記第３方向に延伸し、前記第７乃至第９配線は前記第２方向に延伸する請求項９に記載の半導体記憶装置。
【請求項１２】
前記第１導電層は、
前記第１半導体層の上面と接続し、前記第２方向に延伸する第１部分と、
前記第１部分の上面及び前記第１酸化物半導体層に接続される第２部分と
を有する請求項９に記載の半導体記憶装置。
【請求項１３】
前記第１導電層は、前記第２部分の上面に接続され、前記第２方向に延伸して前記第４配線と接続する第３部分を更に有する請求項１２に記載の半導体記憶装置。
【請求項１４】
前記第７配線と前記第１半導体層とによって構成される第１トランジスタと、
前記第９配線と前記第１酸化半導体層とによって構成される第２トランジスタと
を更に備える請求項９に記載の半導体記憶装置。
【請求項１５】
前記第１配線はビット線であり、前記第２配線はソース線である請求項９に記載の半導体記憶装置。
【請求項１６】
ビット線と、
ソース線と、
前記ビット線から前記ソース線へ向かう第１の方向に延在し、半導体層を含むピラーと、
前記第１の方向に沿って配置され、前記ピラーの側面に対抗する第１、第２、及び第３の導電層と、
前記第１の導電層と前記ピラーとの第１の交差部に配置された第１のトランジスタと、
前記第１の導電層と前記ピラーとの第２の交差部に配置され、前記半導体層と前記第２の導電層との間に配置された酸化物半導体層による電荷格納層を含むメモリセルと、
前記第３の導電層と前記ピラーとの第３の交差部に配置された第２のトランジスタと
を備え、
前記酸化物半導体層の前記第１の方向における第１の端部は、前記第２のトランジスタを介して前記ソース線に電気的に接続可能であり、
前記酸化物半導体層の前記第１の方向における第２の端部は、前記第１の交差部と前記第２の交差部との間に位置する、
半導体記憶装置。
【請求項１７】
前記半導体層の前記第１の方向における第３の端部は、前記第２の交差部と前記第３の交差部との間に位置し、
前記半導体層の前記第１の方向における第４の端部は、前記ビット線に接触する、
請求項１６に記載の半導体記憶装置。
【請求項１８】
前記第１のトランジスタのチャネル領域及び前記メモリセルのチャネル領域は、前記半導体層内に配置される、
請求項１６または１７に記載の半導体記憶装置。
【請求項１９】
前記第２のトランジスタのチャネル領域は、前記酸化物半導体層内に配置される、
請求項１６乃至１８のいずれか一項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、情報端末やインターネット、クラウド等で取り扱われるデータ量が爆発的に増加している。それに伴いメモリデバイスの大容量化、ビットコストの低減が求められている。
【０００３】
理想的なメモリデバイスは、高速性、高記憶密度及び低ビットコストの不揮発性半導体記憶装置である。現状では、全ての要求を満たすメモリデバイスは存在せず、用途によって適したメモリデバイスが、ユーザーに提供されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第５９６００００号公報
【特許文献２】特許第６１０００７１号公報
【特許文献３】米国特許公開２０１４／０１７５４２６明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
消費電力を低減できる半導体メモリを提供する。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体記憶装置は、第１配線と、第１方向について第１配線の上方に設けられた第２配線と、第１方向について第１配線と第２配線との間の位置に設けられた第３配線と、第１方向について第２配線と第３配線との間の位置に設けられた第４配線と、第１方向について第２配線と第４配線との間の位置に設けられた第５配線と、第１方向に延伸し、第１方向について一端が第４配線と第５配線との間に位置し、他端が第１配線に接続された半導体層と、半導体層と第４配線との間に電圧を印加して情報を記憶するメモリセルと、第１方向に延伸し、第１方向について一端が第２配線に接続され、他端が半導体層に接続された導電層と、第１方向に延伸し、第３配線と半導体層との間、第４配線と半導体層との間、及び第５配線と導電層との間に延在するように設けられた第１絶縁層と、第１方向に延伸し、第４配線と第１絶縁層との間、及び第５配線と第１絶縁層との間に延在するように設けられた酸化物半導体層と、第１方向に延伸し、第４配線と酸化物半導体層との間、及び第５配線と酸化物半導体層との間に延在するように設けられた第２絶縁層と、を含む。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１実施形態に係る半導体記憶装置の全体図である。
【図２】図２は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。
【図３】図３は、第１実施形態に係る半導体記憶装置の備えるメモリユニットの斜視図である。
【図４】図４は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイにおけるワード線の上面図である。
【図５】図５は、第１実施形態に係る半導体記憶装置の備えるメモリユニットの断面図である。
【図６】図６は、第１実施形態に係る半導体記憶装置の備えるメモリセルにおけるＶ−Ｉ特性を示すグラフである。
【図７】図７は、第１実施形態に係る半導体記憶装置の備えるメモリユニットにおける書き込み動作を示す模式図である。
【図８】図８は、第１実施形態に係る半導体記憶装置における書き込み動作を示すメモリユニットの等価回路図である。
【図９】図９は、第１実施形態に係る半導体記憶装置の備えるメモリユニットにおける酸化物半導体のバンドギャップ図である。
【図１０】図１０は、第１実施形態に係る半導体記憶装置における読み出し動作を示すメモリユニットの等価回路図である。
【図１１】図１１は、第１実施形態に係る半導体記憶装置における書き込み動作、データ保持状態、及び読み出し動作時の各配線の電圧を示すタイミングチャートである。
【図１２】図１２は、第１実施形態に係る半導体記憶装置の備えるメモリユニットの製造工程を示す断面図である。
【図１３】図１３は、第１実施形態に係る半導体記憶装置の備えるメモリユニットの製造工程を示す断面図である。
【図１４】図１４は、第１実施形態に係る半導体記憶装置の備えるメモリユニットの製造工程を示す断面図である。
【図１５】図１５は、第１実施形態に係る半導体記憶装置の備えるメモリユニットの製造工程を示す断面図である。
【図１６】図１６は、第１実施形態に係る半導体記憶装置の備えるメモリユニットの製造工程を示す断面図である。
【図１７】図１７は、第１実施形態に係る半導体記憶装置の備えるメモリユニットの製造工程を示す断面図である。
【図１８】図１８は、第１実施形態に係る半導体記憶装置の備えるメモリユニットの製造工程を示す断面図である。
【図１９】図１９は、第１実施形態に係る半導体記憶装置の備えるメモリユニットの製造工程を示す断面図である。
【図２０】図２０は、第１実施形態に係る半導体記憶装置の備えるメモリユニットの製造工程を示す断面図である。
【図２１】図２１は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイにおける転送ゲート線の上面図である。
【図２２】図２２は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの上面図である。
【図２３】図２３は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。
【図２４】図２４は、第４実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。
【図２５】図２５は、第４実施形態に係る半導体記憶装置の備えるメモリユニットの断面図である。
【図２６】図２６は、第５実施形態に係る半導体記憶装置の備えるメモリセルにおけるＶ−Ｉ特性を示すグラフである。
【発明を実施するための形態】
【０００８】
以下、実施形態につき図面を参照して説明する。この説明に際し、略同一の機能及び構成を有する構成要素については、同一符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【０００９】
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。本実施形態では、メモリセルの電荷格納層に酸化物半導体を用いる場合について説明する。
【００１０】
１．１  構成
１．１．１  半導体記憶装置の構成
まず、半導体記憶装置１の全体構成について、図１を用いて説明する。なお、図１の例では、各ブロックの接続の一部を矢印線により示しているが、各ブロック間の接続はこれに限定されない。
【００１１】
図１に示すように、半導体記憶装置１は、ホストデバイス２に電気的に接続されている。ホストデバイス２は、例えば、メモリコントローラ又はプロセッサ（例えば、ＣＰＵ）等である。
【００１２】
半導体記憶装置１は、例えば、ホストデバイス２からの要求（命令）に応答して、データの読み出し動作、書き込み動作、及び消去動作等を実行する。
【００１３】
ホストデバイス２は、半導体記憶装置１の外部に設けられている。なお、半導体記憶装置１は、ホストデバイス２の内部に設けられていてもよい。
【００１４】
ホストデバイス２は、半導体記憶装置１を動作させる際に、コマンド、アドレス、及び各種の制御信号を半導体記憶装置１に送信する。より具体的には、例えば、ホストデバイス２は、半導体記憶装置１の書き込み動作時において、書き込みコマンドと共に、書き込むべきデータ（記憶すべきデータ）を、半導体記憶装置１に送信する。また、例えば、ホストデバイス２は、半導体記憶装置１の読み出し動作時において、読み出しコマンドに対するレスポンスとして、半導体記憶装置１から読み出されたデータを受信する。
【００１５】
半導体記憶装置１は、メモリセルアレイ１０、デコーダ１１、ロウ制御回路１２、カラム制御回路１３、書き込み／読み出し回路１４、入出力回路１５、電圧発生回路１６、及びシーケンサ１７を含む。
【００１６】
メモリセルアレイ１０は、例えば、１つまたは複数のサブアレイからなる。サブアレイは、データを不揮発に記憶する複数のメモリユニットＭＵを含む。サブアレイは、ロウ方向に沿って配置された複数のワード線、転送ゲート線、及び選択ゲート線を含む。また、サブアレイは、カラム方向に沿って配置された複数のビット線及びソース線を含む。メモリユニットＭＵは、ワード線、転送ゲート線、選択ゲート線、ビット線、及びソース線に関連付けられてｍ×ｎ個（ｍ及びｎは１以上の整数）のマトリックス上に配置される。
【００１７】
デコーダ１１は、ホストデバイス２から供給されたアドレスをデコードする。デコーダ１１によって、メモリセルアレイ１０のロウアドレス、及びメモリセルアレイ１０のカラムアドレスが、デコードされる。
【００１８】
ロウ制御回路１２は、デコーダ１１によるロウアドレスのデコード結果に基づいて、メモリセルアレイ１０のロウ方向に配置されたワード線、転送ゲート線、及び選択ゲート線を制御する。より具体的には、ロウ制御回路１２は、ロウアドレスに基づいて、サブアレイを選択する。更に、ロウ制御回路１２は、選択したサブアレイにおけるロウ方向を選択し、電圧発生回路１６から供給された電圧をワード線等に印加する。例えば、ロウ制御回路１２は、ワード線ドライバ（ワード線選択回路）等を含む。
【００１９】
カラム制御回路１３は、デコーダ１１によるカラムアドレスのデコード結果に基づいて、メモリセルアレイ１０のカラム方向に配置されたビット線及びソース線を制御する。カラム制御回路１３は、ＢＬ選択回路１８及びＳＬ選択回路１９を含む。
【００２０】
ＢＬ選択回路１８は、カラムアドレスに基づいて、ビット線の１つまたは複数を選択する。
【００２１】
ＳＬ選択回路１９は、カラムアドレスに基づいて、ソース線の１つまたは複数を選択する。
【００２２】
書き込み／読み出し回路１４は、書き込みコマンド及び読み出しコマンドに基づいて、メモリセルアレイ１０内の選択されたメモリユニットＭＵに対する、データの書き込み動作及び読み出し動作を行う。例えば、書き込み／読み出し回路１４は、データレジスタ、書き込みドライバ、読み出しドライバ、及びセンスアンプ等を含む。
【００２３】
入出力回路１５は、半導体記憶装置１の内部インターフェイスとして、機能する。入出力回路１５は、ホストデバイス２からデータ、コマンド、制御信号、及びアドレス等を受信する。入出力回路１５は、メモリセルアレイ１０から読み出したデータを、ホストデバイス２へ送信する。例えば、入出力回路１５は、データ、コマンド、信号、及びアドレスを一時的に保持可能なラッチ回路を含む。
【００２４】
電圧発生回路１６は、書き込み動作及び読み出し動作等に用いられる各種の電圧を生成する。電圧発生回路１６は、生成した電圧を、ロウ制御回路１２、カラム制御回路１３、及び書き込み／読み出し回路１４等に供給する。
【００２５】
シーケンサ１７は、コマンド及び制御信号に基づいて、ホストデバイス２から要求された動作を実行するように、半導体記憶装置１内の各回路１０〜１６の動作を制御する。
【００２６】
１．１．２  メモリセルアレイの回路構成
次に、メモリセルアレイ１０の回路構成について、図２を用いて説明する。図２の例では、説明を簡略にするために、メモリセルアレイ１０内のｍ×ｎ個のメモリユニットＭＵのうち、２×２（ｍ＝ｎ＝２）に配列されたメモリユニットＭＵを示す。なお、以下の説明において、トランジスタのソースまたはドレインの一方を「トランジスタの一端」と呼び、ソースまたはドレインの他方を「トランジスタの他端」と呼ぶ。
【００２７】
図２に示すように、メモリセルアレイ１０内において、複数（ここでは、４個）のメモリユニットＭＵが、ロウ方向及びカラム方向に沿って、配列されている。
【００２８】
ロウ方向に配列されたメモリユニットＭＵの個数に対応するように、複数（ここでは、２本）のビット線ＢＬ（ＢＬ１及びＢＬ２）が、メモリセルアレイ１０内に設けられている。各ビット線ＢＬには、カラム方向に配列された複数（ここでは、２つ）のメモリユニットＭＵが、共通に接続されている。各ビット線ＢＬの一端は、ＢＬ選択回路１８に接続される。
【００２９】
ロウ方向に配列されたメモリユニットＭＵの個数に対応するように、複数（ここでは、２本）のソース線ＳＬ（ＳＬ１及びＳＬ２）が、メモリセルアレイ１０内に設けられている。各ソース線ＳＬには、カラム方向に配列された複数（ここでは、２つ）のメモリユニットＭＵが、共通に接続されている。各ソース線ＳＬの一端は、ＳＬ選択回路１９に接続される。
【００３０】
カラム方向に配列されたメモリユニットＭＵの個数に対応するように、複数（ここでは、２本）の転送ゲート線ＴＧ（ＴＧ１及びＴＧ２）が、メモリセルアレイ１０内に設けられている。各転送ゲート線ＴＧには、ロウ方向に配列された複数（ここでは、２つ）のメモリユニットＭＵが、共通に接続されている。各転送ゲート線ＴＧの一端は、ロウ制御回路１２に接続される。
【００３１】
カラム方向に配列されたメモリユニットＭＵの個数に対応するように、複数（ここでは、２本）の選択ゲート線ＳＧ（ＳＧ１及びＳＧ２）が、メモリセルアレイ１０内に設けられている。各選択ゲート線ＳＧには、ロウ方向に配列された複数（ここでは、２つ）のメモリユニットＭＵが、共通に接続されている。各選択ゲート線ＳＧの一端は、ロウ制御回路１２に接続される。
【００３２】
カラム方向に配列されたメモリユニットＭＵの個数に対応するように、複数（ここでは、２本）のワード線ＷＬ（ＷＬ１及びＷＬ２）が、メモリセルアレイ１０内に設けられている。各ワード線ＷＬには、ロウ方向に配列された複数（ここでは、２つ）のメモリユニットＭＵが、共通に接続されている。各ワード線ＷＬの一端は、ロウ制御回路１２に接続される。
【００３３】
次に、メモリユニットＭＵについて、説明する。
【００３４】
メモリユニットＭＵは、メモリセルＭＣ、転送トランジスタＴＴ、及び選択トランジスタＳＴを含む。
【００３５】
メモリセルＭＣは、制御ゲートと電荷格納層ＣＳとを備え、データを不揮発に保持する。すなわち、メモリセルＭＣは、積層ゲート構造の電界効果トランジスタである。なお、メモリセルＭＣは、１ビット以上のデータを保持可能である。電荷格納層ＣＳには、例えば、酸化物半導体が用いられる。換言すれば、本実施形態における電荷格納層ＣＳは、酸化物半導体を用いたフローティングゲートである。メモリセルＭＣの一端は、ソース線ＳＬに接続され、メモリセルＭＣの他端は、選択トランジスタＳＴの一端に接続されている。また、メモリセルＭＣのゲートは、ワード線ＷＬに接続され、電荷格納層ＣＳは、転送トランジスタＴＴの一端に接続される。
【００３６】
データの書き込み動作は、いずれかのワード線ＷＬに接続された複数のメモリセルＭＣ（メモリユニットＭＵ）に対して、一括して行われる。
【００３７】
転送トランジスタＴＴは、メモリセルＭＣのデータ保持状態を制御するための素子として機能する。例えば、書き込み動作及び消去動作では、転送トランジスタＴＴを介して、メモリセルＭＣの電荷格納層ＣＳにおける電荷の充放電（電荷の転送）が行われる。また、転送トランジスタＴＴは、書き込み動作及び消去動作において、カラム方向において、メモリユニットＭＵを選択するための選択素子として機能する。
【００３８】
転送トランジスタＴＴの他端は、ソース線ＳＬに接続され、転送トランジスタＴＴのゲートは、転送ゲート線ＴＧに接続される。すなわち、メモリセルＭＣの電荷格納層ＣＳは、転送トランジスタＴＴのチャネル領域を経由して、ソース線ＳＬに接続される。
【００３９】
選択トランジスタＳＴは、読み出し動作において、カラム方向に配列された複数のメモリユニットＭＵのいずれかを選択する際に用いられる。選択トランジスタＳＴの他端は、ビット線ＢＬに接続され、選択トランジスタＳＴのゲートは、選択ゲート線ＳＧに接続される。
【００４０】
１．１．３  メモリユニットＭＵの全体構成
次に、メモリユニットの全体構成について、図３を用いて説明する。図３は、メモリユニットＭＵの斜視図である。なお、図３の例では、絶縁層が省略されている。
【００４１】
図３に示すように、例えばＸ方向とＸ方向に直交するＹ方向とから形成されるＸＹ平面において、Ｙ方向に延伸する配線層３０が設けられている。配線層３０は、ビット線ＢＬとして機能する。ＸＹ平面に直交するＺ方向において、配線層３０の上方には、Ｘ方向に延伸する３層の配線層３１〜３３がＺ方向に離間されて、すなわち、それぞれの配線層間に図示せぬ絶縁層を介在させて、順に積層されている。配線層３１は、選択ゲート線ＳＧとして機能する。配線層３２は、ワード線ＷＬとして機能する。配線層３３は、転送ゲート線ＴＧとして機能する。更に、Ｚ方向において、配線層３３の上方には、Ｙ方向に延伸する配線層３４がＺ方向に離間されて設けられている。配線層３４は、ソース線ＳＬとして機能する。
【００４２】
配線層３１〜３３を貫通し、底面が配線層３０に接するピラーＰＬＲがＺ方向に延伸して設けられている。１つのピラーＰＬＲが１つのメモリユニットＭＵに対応する。ピラーＰＬＲの上面には、上面が配線層３４の底面に接する導電層３５が設けられている。導電層３５は、ピラーＰＬＲと配線層３４とを電気的に接続するコンタクトプラグＶ１として機能する。
【００４３】
配線層３１とピラーＰＬＲとが交差する位置（交差部）に、選択トランジスタＳＴが設けられている。同様に、配線層３２とピラーＰＬＲとが交差する位置に、メモリセルＭＣが設けられている。配線層３３とピラーＰＬＲとが交差する位置に、転送トランジスタＴＴが設けられている。
【００４４】
１．１．４  メモリセルアレイの平面構成
次に、メモリセルアレイ１０の平面構成について、図４を用いて説明する。図４は、ＸＹ平面内における配線層３２（ワード線ＷＬ）の上面を示している。
【００４５】
図４に示すように、Ｙ方向に延伸する複数の配線層３０（ビット線ＢＬ）の上方に、Ｘ方向に延伸する配線層３１（不図示）、配線層３２、及び配線層３３（不図示）が設けられている。配線層３２内には、各配線層３０上に配置され、配線層３２（並びに配線層３１及び３３）を貫通する複数のピラーＰＬＲが設けられている。
【００４６】
図４の例は、Ｘ方向における、配線層３０のピッチとピラーＰＬＲの中心軸のピッチとが同じ場合を示している。すなわち、ピラーＰＬＲの下方に１本の配線層３０が配置されている。なお、図示せぬ配線層３４（ソース線ＳＬ）は、ピラーＰＬＲ上方において、配線層３０と同じピッチで配置されている。すなわち、ピラーＰＬＲの上方に１本の配線層３４が配置される。
【００４７】
複数のピラーＰＬＲが、Ｘ方向において一列の千鳥配列となるように配置されている。例えば、第１ピラーＰＬＲと第２ピラーＰＬＲとがＸ方向に隣り合って配置され、第３ピラーＰＬＲは、Ｘ方向において第１ピラーＰＬＲと第２ピラーＰＬＲとの間に配置され、Ｙ方向において第１ピラーＰＬＲと第２ピラーＰＬＲとは異なる位置に配置されている。なお、複数のピラーＰＬＲがＸ方向に沿って、一列に配列されてもよい。また、Ｘ方向における配線層３０（及び３４）の配線幅は、任意である。Ｘ方向における配線層３０（及び３４）の配線幅は、Ｘ方向におけるピラーＰＬＲの直径よりも小さくてもよく、大きくてもよい。
【００４８】
配線層３２の上面に沿ったピラーＰＬＲの断面は、例えば、ＸＹ平面において円形の形状を有している。例えば、ピラーＰＬＲは、Ｚ方向を中心軸として、同心円状に配置された複数の層（膜）を含む。例えば、ピラーＰＬＲは、層４３〜４７を含む。より具体的には、配線層３２とピラーＰＬＲの中心部（軸部）の層４７との間に、複数の層４６、４５、４４、及び４３が順に設けられている。
【００４９】
層４７は、例えば、ＸＹ平面において円形の形状を有する。層４７には、絶縁体が用いられる。例えば、層４７には、酸化シリコンが用いられる。以下では、層４７を、絶縁層４７とも表記する。
【００５０】
層４６は、層４７の側面（ＸＹ平面に平行な方向の面、以下では、外周面ともよぶ）上に設けられている。層４６は、層４７と層４５との間に設けられている。層４６は、半導体層である。以下では、層４６を、半導体層４６とも表記する。半導体層４６は、メモリセルＭＣにおいて、チャネルが形成される領域である。
【００５１】
半導体層４６の材料は、多結晶シリコン（Ｓｉ）、多結晶ゲルマニウム（Ｇｅ）、多結晶シリコンゲルマニウム（ＳｉＧｅ）、酸化物半導体（例えばＩｎＧａＺｎＯ）、及び、２次元半導体材料（例えば、ＭｏＳ２又はＷＳｅ２）等から選択される。なお、これらの材料からなる膜のうち少なくとも２つを含む積層膜、例えば、シリコンとゲルマニウムとの積層膜、または、複数の２次元半導体材料の積層膜が、半導体層４６に用いられてもよい。
【００５２】
層４５は、層４６の側面（外周面）上に設けられている。層４５は、層４６と層４４との間に設けられている。層４５には、絶縁体が用いられる。以下では、層４５を、絶縁層４５とも表記する。絶縁層４５は、メモリセルＭＣにおいて、トンネル絶縁膜として機能する。例えば、ＸＹ平面におけるトンネル絶縁膜（絶縁層４５）の膜厚は、１ｎｍから１０ｎｍ程度の範囲に設定される。例えば、ＸＹ平面におけるトンネル絶縁膜の膜厚は、３ｎｍから７ｎｍの範囲内の厚さであることが好ましい。
【００５３】
例えば、絶縁層４５の材料は、酸化シリコン、窒化シリコン、酸窒化シリコン、高誘電率材料（例えば、酸化アルミニウム、酸化ハフニウム、または、酸化ジルコニウム）等から選択される。絶縁層４５は、これらの材料の混合物膜、または、積層膜でもよい。
【００５４】
層４４は、層４５の側面（外周面）上に設けられている。層４４は、層４５と層４３との間に設けられている。層４４には、酸化物半導体が用いられる。以下では、層４４を、酸化物半導体層４４とも表記する。酸化物半導体層４４は、メモリセルＭＣにおいて、電荷格納層ＣＳとして機能する。例えば、ＸＹ平面における電荷格納層ＣＳ（酸化物半導体層４４）の膜厚は、１ｎｍから１５ｎｍ程度の範囲に設定される。例えば、ＸＹ平面における電荷格納層ＣＳの膜厚は、３ｎｍから１０ｎｍの範囲内の厚さであることが好ましい。
【００５５】
酸化物半導体層４４の材料は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、錫（Ｓｎ）等の酸化物、又は、それらの酸化物の混合物（化合物）である。例えば、酸化物半導体層４４の材料は、ＩｎＧａＺｎＯ、及びＩｎＧａＳｎＯ等である。なお、酸化物半導体層４４に用いられる材料が、半導体層４６に用いられてもよい。
【００５６】
層４３は、層４４の側面（外周面）上に設けられている。層４３は、層４４と配線層３２との間に設けられている。層４３には、絶縁体が用いられる。以下では、層４３のことを、絶縁層４３とも表記する。絶縁層４３は、メモリセルＭＣにおけるブロック絶縁膜として機能する。例えば、ＸＹ平面におけるブロック絶縁膜（絶縁層４３）の膜厚は、トンネル絶縁膜の膜厚と同程度に設定される。なお、ブロック絶縁膜の膜厚は、トンネル絶縁膜の膜厚と異なっていてもよい。
【００５７】
例えば、絶縁層４３には、絶縁層４５と同じ材料が用いられる。なお、絶縁層４３には、絶縁層４５と異なる絶縁材料が用いられてもよい。
【００５８】
１．１．５  メモリユニットの断面構成
次に、メモリセルアレイ１０の断面構成について、図５を用いて説明する。図５は、図４のＡ１−Ａ２線に沿ったメモリユニットＭＵの断面図である。
【００５９】
図５に示すように、半導体基板１００上には、絶縁層４０が形成されている。絶縁層４０には、例えば、酸化シリコンが用いられる。なお、絶縁層４０が形成されている領域、すなわち、半導体基板１００と配線層３０との間には、ロウ制御回路１２またはカラム制御回路１３等の回路が設けられていてもよい。
【００６０】
絶縁層４０上には、絶縁層４１及び配線層３０が形成されている。絶縁層４１には、例えば、酸化シリコンが用いられる。
【００６１】
配線層３０は、Ｙ方向に延伸する。配線層３０は、導電材料により構成される。例えば、配線層３０は、不純物を添加された半導体、金属（例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ））、及び導電性化合物（例えば、窒化チタン、窒化タンタル、窒化タングステン）のうち少なくとも１つを含む単層膜または積層膜である。
【００６２】
配線層３０の上方には、それぞれ絶縁層４１を介して、Ｘ方向に延伸する配線層３１〜３３が順に積層されている。
【００６３】
配線層３１〜３３は、導電材料により構成される。例えば、配線層３１〜３３は、不純物を添加された半導体、金属（例えば、タングステン、銅、アルミニウム、チタン、タンタル）、及び導電性化合物（例えば、窒化チタン、窒化タンタル、窒化タングステン）のうち少なくとも１つを含む単層膜または積層膜である。なお、配線層３１〜３３には、同じ導電材料が用いられてもよく、異なる導電材料が用いられてもよい。
【００６４】
配線層３３上には、絶縁層４１が形成されており、更にその上層には、絶縁層４２が形成されている。絶縁層４２には、例えば、酸化シリコンが用いられる。
【００６５】
絶縁層４２上には、絶縁層４１及び配線層３４が形成されている。配線層３４は、Ｙ方向に延伸する。配線層３４は、導電材料により構成される。例えば、配線層３４は、不純物を添加された半導体、金属（例えば、タングステン、銅、アルミニウム、チタン、タンタル）、及び導電性化合物（例えば、窒化チタン、窒化タンタル、窒化タングステン）のうち少なくとも１つを含む単層膜または積層膜である。
【００６６】
配線層３１上に設けられた絶縁層４１、配線層３２、配線層３２上に設けられた絶縁層４１、及び配線層３３を貫通し、底面が配線層３１に接するメモリホールＭＨが形成されている。メモリホールＭＨの側面及び一部の底面には、絶縁層４３及び酸化物半導体層４４が順に積層されている。
【００６７】
酸化物半導体層４４の底面（一方の端部）は、Ｚ方向において、配線層３１の上面よりも高く、配線層３２の底面よりも低い。また、酸化物半導体層４４の上面（他方の端部）は、配線層３３の上面よりも高く、配線層３４（ソース線ＳＬ）と電気的に接続可能である。
【００６８】
配線層３０上の絶縁層４１、配線層３１、及びメモリホールＭＨを貫通し、底面が配線層３０に接するホールＨＬが形成されている。従って、ＸＹ平面において、ホールＨＬの直径は、メモリホールＭＨの直径よりも小さい。ホールのＨＬ側面には、絶縁層４５が形成されている。すなわち、絶縁層４５の側面は、酸化物半導体層４４の側面、絶縁層４３の底面の一部、配線層３１の側面、及び配線層３１上に設けられた絶縁層４１の側面に接する。
【００６９】
ホールＨＬ内の下部領域において、側面が絶縁層４５の側面の一部に接し、底面（一方の端部）が配線層３０に接する半導体層４６が形成されている。半導体層４６の上面（他方の端部）は、Ｚ方向において、配線層３２の上面よりも高く、配線層３３の底面よりも低い。
【００７０】
半導体層４６の内部を埋め込むように、すなわち、側面及び底面が半導体層４６に接するように、絶縁層４７が形成されている。
【００７１】
ホールＨＬ内の上部領域において、側面が絶縁層４５の側面の一部に接し、底面が半導体層４６の上面及び絶縁層４７の上面に接する導電層４８が形成されている。導電層４８の底面は、Ｚ方向において、配線層３２の上面よりも高く、配線層３３の底面よりも低い。また、導電層４８の上面は、Ｚ方向において、酸化物半導体層４４の上面とほぼ同じ高さである。導電層４８は、酸化物半導体層４４と半導体層４６と配線層３４（ソース線ＳＬ）とを電気的に接続するためのコンタクトプラグＶ０として機能する。導電層４８は、導電材料により構成される。例えば、導電層４８は、不純物を添加された半導体、金属（例えば、タングステン、銅、アルミニウム、チタン、タンタル）、及び導電性化合物（例えば、窒化チタン、窒化タンタル、窒化タングステン）のうち少なくとも１つを含む単層膜または積層膜である。
【００７２】
酸化物半導体層４４及び導電層４８上には、導電層４９が形成されている。導電層４９の下面は、絶縁層４５に接触している。なお、導電層４９の下面は、絶縁層４５に接触していなくてもよい。導電層４９は、酸化物半導体層４４及び導電層４８と配線層３４（ソース線ＳＬ）とを電気的に接続するためのコンタクトプラグＣＨとして機能する。導電層４９は、導電材料により構成される。例えば、導電層４９は、不純物を添加された半導体、金属（例えば、タングステン、銅、アルミニウム、チタン、タンタル）、及び導電性化合物（例えば、窒化チタン、窒化タンタル、窒化タングステン）のうち少なくとも１つを含む単層膜または積層膜である。
【００７３】
導電層４９上には、上面が配線層３４の底面に接する導電層３５が設けられている。導電層３５は、導電材料により構成される。例えば、導電層３５は、不純物を添加された半導体、金属（例えば、タングステン、銅、アルミニウム、チタン、タンタル）、及び導電性化合物（例えば、窒化チタン、窒化タンタル、窒化タングステン）のうち少なくとも１つを含む単層膜または積層膜である。
【００７４】
なお、導電層４８、４９、及び３５は、１つの導電層により構成されてもよい。この場合、例えば、導電層４８を第１の部分と表記し、導電層４９を第２の部分と表記し、導電層３５を第３の部分と表記してもよい。また、導電層３５（コンタクトプラグＶ１）は、省略されてもよい。例えば、Ｘ方向において、ソース線の配線幅が導電層４９（コンタクトプラグＣＨ）の直径よりも十分に大きい場合は、導電層３５を省略してもよい。
【００７５】
ピラーＰＬＲは、上述の絶縁層４３、酸化物半導体層４４、絶縁層４５、半導体層４６、絶縁層４７、並びに導電層４８及び４９を含む。
【００７６】
ピラーＰＬＲと配線層３２との交差部に、メモリセルＭＣが構成される。酸化物半導体層４４は、メモリセルＭＣの電荷格納層ＣＳとして機能する。半導体層４６には、メモリセルＭＣのチャネルが形成される。
【００７７】
ピラーＰＬＲと配線層３１との交差部に、選択トランジスタＳＴが構成される。半導体層４６には、選択トランジスタＳＴのチャネルが形成される。ピラーＰＬＲと配線層３１との交差部には、酸化物半導体層４４が設けられていない。このため、選択トランジスタＳＴは、フローティングゲートを含まないトランジスタである。
【００７８】
ピラーＰＬＲと配線層３３との交差部に、転送トランジスタＴＴが構成される。酸化物半導体層４４には、転送トランジスタＴＴのチャネルが形成される。ピラーＰＬＲと配線層３３との交差部においては、半導体層４６は設けられておらず、半導体層４６に接続された導電層４８が設けられている。このため、転送トランジスタＴＴにおける酸化物半導体層４４は、フローティングゲートとして機能しない。
【００７９】
１．２  メモリセルの特性
次に、メモリセルＭＣの特性について、図６を用いて説明する。図６は、メモリセルＭＣのＶ−Ｉ特性を示すグラフである。
【００８０】
図６において、グラフの横軸は、メモリセルＭＣ（トランジスタ）のゲート電圧に対応し、グラフの縦軸は、メモリセルＭＣのドレイン電流に対応している。特性線（実線）Ｌ１は、メモリセルＭＣの電荷格納層ＣＳ内に電子が格納されている状態（蓄積状態）におけるトランジスタのＶ−Ｉ特性を示している。特性線（破線）Ｌ２は、メモリセルＭＣの電荷格納層ＣＳ内に電子が格納されていない状態（空乏状態）におけるトランジスタのＶ−Ｉ特性を示している。
【００８１】
図６に示すように、メモリセルＭＣは、電荷格納層ＣＳ（酸化物半導体層４４）内に電荷が格納されていない状態（空乏状態）において、ノーマリオン型のトランジスタである。それゆえ、特性線Ｌ２に示されるように、電荷格納層ＣＳ内に電荷が格納されていない状態のメモリセルＭＣは、負の閾値電圧Ｖａ１を有する。
【００８２】
ノーマリオン型のメモリセルＭＣのゲート電圧が０Ｖである場合に、メモリセルＭＣは、オン状態である。この場合において、メモリセルＭＣは、電流値Ｉ１のドレイン電流を出力する。
【００８３】
特性線Ｌ１に示されるように、電荷格納層ＣＳ内に電荷が格納されている状態（蓄積状態）のメモリセルＭＣは、閾値電圧の値が上昇する。電荷格納層ＣＳ内の電荷量を制御することによって、メモリセルＭＣは、ノーマリオフ型のトランジスタに変わる。
【００８４】
例えば、ノーマリオフ型のメモリセルＭＣのゲート電圧が０Ｖである場合に、メモリセルＭＣは、オフ状態である。この場合において、メモリセルＭＣのドレイン電流は、実質的に０である。蓄積状態の電荷格納層ＣＳを有するメモリセルＭＣは、０Ｖより高い閾値電圧Ｖａ２よりも高いゲート電圧が印加されることによって、オン状態になる。これにより、蓄積状態の電荷格納層を有するメモリセルＭＣは、ドレイン電流を出力する。
【００８５】
この結果として、ドレイン電流の大きさ（またはメモリセルのオン／オフ状態）とデータとが関連づけられることによって、メモリセルＭＣが、“１”データを保持しているか、“０”データを保持しているか、判別できる。
【００８６】
以下では、電荷格納層ＣＳが空乏状態に設定されたメモリセルＭＣに対して、“０”データが割り付けられ、電荷格納層ＣＳが蓄積状態に設定されたメモリセルＭＣに対して、“１”データが割り付けられている場合について説明する。なお、データの割り付けは任意に設定可能であり、電荷格納層ＣＳが空乏状態にあるメモリセルＭＣに“１”データを割り当て、電荷格納層ＣＳが蓄積状態にあるメモリセルＭＣに“０”データを割り当ててもよい。
【００８７】
例えば、０Ｖのゲート電圧が読み出し電圧ＶＲＤとして、メモリセルＭＣの制御ゲート電極（ワード線ＷＬ）に印加されると、ドレイン電流の大きさに基づいて、メモリセルＭＣ内のデータが、“１”データであるか“０”データであるかを判定できる。
【００８８】
メモリセルＭＣの電荷格納層ＣＳ内の電荷（電子）の有無に応じて、メモリセルＭＣの閾値電圧が変わる。この結果として、メモリセルＭＣのゲートにある大きさの読み出し電圧ＶＲＤが印加された場合において、電荷格納層ＣＳ内の電荷量に応じて、ドレイン電流の大きさが変わる。このような特性を利用して、本実施形態の半導体記憶装置１におけるメモリセルＭＣは、１ビット以上のデータを記憶できる。
【００８９】
１．３  書き込み動作
次に、書き込み動作について、図７及び図８を用いて説明する。図７は、メモリユニットＭＵ（メモリセルＭＣ）に対する書き込み動作を説明するための模式図である。図８は、メモリユニットＭＵの等価回路を示す。なお、図７の例において、半導体基板１００、並びに絶縁層４０、４１、及び４２は、省略されている。
【００９０】
図７に示すように、メモリユニットＭＵに、例えば、“１”データを書き込む場合、電荷格納層ＣＳ、すなわち、メモリセルＭＣの制御ゲート電極（ワード線ＷＬ）にソース線ＳＬよりも高い電圧を印加する。これにより、ソース線ＳＬからメモリセルＭＣの電荷格納層ＣＳ内に、電荷が格納される。
【００９１】
より具体的には、電荷（ｅ−）は、ソース線ＳＬから、コンタクトプラグＶ１及びＣＨ、並びにオン状態の転送トランジスタＴＴにおける酸化物半導体層４４内に形成されたチャネルを経由して、電荷格納層ＣＳに供給される。
【００９２】
なお、メモリセルＭＣの電荷格納層ＣＳに対する電荷の供給（または電荷の放出）は、電荷格納層ＣＳの層面（酸化物半導体膜４４の膜面）に対して平行な方向から実行される。電荷格納層ＣＳの層面は、Ｚ方向に対して実質的に平行な面である。
【００９３】
図８に示すように、ソース線ＳＬには、電圧Ｖｘが印加されている。電圧Ｖｘは、例えば、０Ｖ、または、書き込み電圧ＶＷＲより小さい正電圧である。
【００９４】
転送トランジスタＴＴのゲート電極（転送ゲート線ＴＧ）には、オン電圧Ｖｏｎが印加される。電圧Ｖｏｎは、対応するトランジスタをオン状態にする、すなわち、チャネルを発生させる電圧であり、トランジスタの特性に応じて異なる。これにより、転送トランジスタＴＴはオン状態とされ、転送トランジスタＴＴの酸化物半導体層４４内に、チャネルが形成される。メモリセルＭＣの電荷格納層ＣＳは、転送トランジスタＴＴの酸化物半導体層４４内のチャネル（並びにコンタクトプラグＣＨ及びＶ１）を介して、ソース線ＳＬに電気的に接続される。
【００９５】
電荷を電荷格納層ＣＳ内に格納（蓄積）する場合、すなわち、メモリユニットＭＵに”１”データを書き込む場合、メモリセルＭＣの制御ゲート電極（ワード線ＷＬ）に、例えば、書き込み電圧ＶＷＲが印加される。電圧ＶＷＲは、ソース線ＳＬに印加されている電圧Ｖｘよりも高い正の電圧である。これにより、電荷（ｅ−）は、ソース線ＳＬから、転送トランジスタＴＴを介して、メモリセルＭＣの電荷格納層ＣＳ内に格納される。
【００９６】
選択トランジスタＳＴのゲート電極（選択ゲート線ＳＧ）には、オフ電圧Ｖｏｆｆが印加される。オフ電圧Ｖｏｆｆは、対応するトランジスタをオフ状態にする、すなわちチャネルを発生させない電圧であり、トランジスタの特性に応じて異なる。例えば、トランジスタがノーマリオン型のトランジスタである場合、電圧Ｖｏｆｆは、負電圧に設定される。これにより、選択トランジスタＳＴは、オフ状態とされる。
【００９７】
ビット線ＢＬは、メモリセルＭＣと電気的に接続されていない。このため、ビット線ＢＬには、ソース線ＳＬと同じ電圧Ｖｘが印加されてもよく、フローティング状態とされてもよく、任意の電圧が印加されてもよい。
【００９８】
電荷格納層ＣＳに電荷が格納された後、ワード線ＷＬに電圧ＶＷＲが印加された状態で、転送ゲート線ＴＧに、オフ電圧Ｖｏｆｆが印加される。これにより、転送トランジスタＴＴはオフ状態とされる。電荷が蓄積された状態の電荷格納層ＣＳは、ソース線ＳＬから電気的に分離され、電荷格納層ＣＳからソース線ＳＬへの電荷の漏れが防止される。
【００９９】
電荷格納層ＣＳがソース線ＳＬから電気的に分離された後、ワード線ＷＬは、電気的にフローティングな状態に設定される。また、ソース線ＳＬ及びビット線ＢＬには、例えば電圧Ｖｏｆｆが印加される。これにより、メモリセルＭＣは、電子が電荷格納層ＣＳ内に格納（蓄積）された状態を維持する。電荷格納層ＣＳ内に電荷が格納されることによって、メモリセルＭＣは、ノーマリオフ型のトランジスタとなる。
【０１００】
次に、メモリセルＭＣの電荷格納層ＣＳを空乏状態に設定する場合について説明する。すなわち、メモリユニットＭＵに”０”データを書き込む場合、あるいは消去動作の場合について説明する。
【０１０１】
メモリユニットＭＵにおいて、転送トランジスタＴＴの酸化物半導体層４４内におけるチャネル発生時に、例えば電圧Ｖｏｆｆ（例えば、電圧ＶＳＳまたは０Ｖ）が、ワード線ＷＬに印加される。これにより、メモリセルＭＣの電荷格納層ＣＳ内に、電子が誘起されること無しに、電子が電荷格納層ＣＳから放出される。この結果として、メモリセルＭＣの電荷格納層ＣＳは、空乏状態に設定される。
【０１０２】
以上のように、メモリセルＭＣに対するデータの書き込み動作が実行される。このように、電荷格納層ＣＳ内に電荷が格納されている蓄積状態及び電荷格納層ＣＳ内に電荷が格納されていない空乏状態が得られることによって、メモリセルＭＣは、１ビットのデータを保持することができる。
【０１０３】
次に、メモリセルＭＣの“１”データ保持状態（蓄積状態）について、図９を用いて説明する。図９は、メモリセルＭＣの“１”データ保持状態におけるバンドギャップ状態を示す模式図である。図９において、メモリセルＭＣと転送トランジスタＴＴとの位置関係に基づいて電荷格納層ＣＳに用いられる酸化物半導体層４４の伝導帯下端のエネルギーＥｃと価電子帯上端のエネルギーＥｖのバンドエネルギーの状態が示される。
【０１０４】
図９に示すように、転送トランジスタＴＴ及びメモリセルＭＣが、連続した酸化物半導体層４４上に設けられている。電荷（ｅ−）が、電荷格納層ＣＳに蓄積されている場合、メモリセルＭＣにおける酸化物半導体層４４のエネルギーＥｃは、フェルミレベルＥｆより低下する。
【０１０５】
電荷格納層ＣＳに用いられた酸化物半導体層４４のバンドギャップ（エネルギーＥｃとエネルギーＥｖとの差）は、シリコンのバンドギャップの３倍程度の大きさを有する。例えば、ＩｎＧａＺｎＯのバンドギャップは、３．５ｅＶ程度である。このため、メモリセルの電荷格納層ＣＳ内に電荷（ｅ−）が格納されていたとしても、酸化物半導体層４４における伝導帯及び価電子帯との間におけるバンド間トンネルによる電子のリークは、無視できるほど小さい。それゆえ、転送トランジスタＴＴがオンされない限り、メモリセルＭＣの電荷格納層ＣＳ内の電荷は、酸化物半導体層４４内に保持され、ソース線ＳＬに放出されない。
【０１０６】
そのため、本実施形態の半導体記憶装置１において、メモリセルＭＣの電荷格納層ＣＳが、他の部材から孤立したフローティングゲート電極でなくとも、メモリセルＭＣは、実質的に不揮発にデータを保持できる。
【０１０７】
１．４  読み出し動作
次に、読み出し動作について、図１０を用いて説明する。
【０１０８】
図１０に示すように、ビット線ＢＬに正の電圧ＶＢＬが印加される。電圧ＶＢＬは、オフ電圧Ｖｏｆｆよりも高い電圧である。ソース線ＳＬには、例えば、電圧Ｖｏｆｆが印加される。なお、ソース線ＳＬは、フローティング状態にされてもよい。
【０１０９】
転送トランジスタＴＴのゲート電極（転送ゲート線ＴＧ）には、オフ電圧Ｖｏｆｆが印加される。これにより、転送トランジスタＴＴはオフ状態とされる。
【０１１０】
選択トランジスタＳＴのゲート電極（選択ゲート線ＳＧ）には、オン電圧Ｖｏｎが印加される。これにより、選択トランジスタＳＴはオン状態となり、選択トランジスタＳＴの半導体層４６内にチャネルが形成される。
【０１１１】
この状態において、メモリセルＭＣの制御ゲート電極（ワード線ＷＬ）に、読み出し電圧ＶＲＤが印加される。読み出し電圧ＶＲＤが印加されたメモリセルＭＣの動作に応じて、電流（読み出し電流）が、ソース線ＳＬとビット線ＢＬとの間の半導体層４６内に流れる。
【０１１２】
読み出し電流の大きさは、メモリセルＭＣの電荷格納層ＣＳ内の電荷量に応じて変わる。より具体的には、メモリセルＭＣが蓄積状態にある場合、すなわち、メモリセルＭＣの閾値電圧がＶａ２（＞ＶＲＤ）である場合、メモリセルＭＣがオフ状態にある。他方で、メモリセルＭＣが空乏状態にある場合、すなわち、メモリセルＭＣの閾値電圧がＶａ１（＜ＶＲＤ）である場合、メモリセルＭＣはオン状態にある。よって、蓄積状態にあるメモリセルＭＣに対応する読み出し電流は、空乏状態にあるメモリセルＭＣに対応する読み出し電流よりも小さくなる。なお、電荷格納層ＣＳ内の電荷量に応じた読み出し電流の電流値のマージンが確保されるように、読み出し電圧ＶＲＤが適宜設定される。
【０１１３】
書き込み／読み出し回路１４のセンスアンプは、読み出し電流（または、ソース線ＳＬの電位）をセンスし、ある参照値と比較する。または、センスアンプは、読み出し電流の有無をセンスする。これにより、選択セルＭＣ内のデータが、“１”データであるか“０”データであるか判別される。
【０１１４】
１．５  書き込み動作及び読み出し動作における各配線の電圧
次に、書き込み動作及び読み出し動作における各配線の電圧の一例について、図１１を用いて説明する。図１１の例は、書き込み動作、データ保持動作、及び読み出し動作における各配線の電圧を示している。以下において、動作の対象として選択されたメモリユニットＭＵ及びメモリセルＭＣは、選択ユニットＭＵ及び選択セルＭＣとそれぞれ表記する。これに対して、選択されていないメモリユニットＭＵ及びメモリセルＭＣは、非選択ユニットＭＵ及び非選択セルＭＣとそれぞれ表記する。また、選択ユニットＭＵに対応するソース線ＳＬ、転送ゲート線ＴＧ、ワード線ＷＬ、選択ゲート線ＳＧ、及びビット線ＢＬは、ソース線ＳＬ（選択）、転送ゲート線ＴＧ（選択）、ワード線ＷＬ（選択）、選択ゲート線ＳＧ（選択）、及びビット線ＢＬ（選択）とそれぞれ表記する。非選択ユニットＭＵに対応するソース線ＳＬ、転送ゲート線ＴＧ、ワード線ＷＬ、選択ゲート線ＳＧ、及びビット線ＢＬは、ソース線ＳＬ（非選択）、転送ゲート線ＴＧ（非選択）、ワード線ＷＬ（非選択）、選択ゲート線ＳＧ（非選択）、及びビット線ＢＬ（非選択）とそれぞれ表記する。
【０１１５】
まず、書き込み動作について説明する。
【０１１６】
図１１に示すように、時刻ｔ０において、ソース線ＳＬ（選択／非選択）、転送ゲート線ＴＧ（選択／非選択）、ワード線ＷＬ（選択／非選択）、選択ゲート線ＳＧ（選択／非選択）、及びビット線ＢＬ（選択／非選択）の各配線にオフ電圧Ｖｏｆｆが印加されている。
【０１１７】
次に、時刻ｔ１において、書き込み／読み出し回路１４は、ＳＬ選択回路１９を介して、選択ユニットＭＵに対応するソース線ＳＬ（選択）に電圧Ｖｘを印加する。また、書き込み／読み出し回路１４は、転送ゲート線ＴＧ（選択）に接続された非選択ユニットＭＵが蓄積状態（“１”データ保持状態）の場合、対応するソース線ＳＬ（非選択）に電圧Ｖｘを印加し、非選択ユニットＭＵが空乏状態（“０”データ保持）の場合、非選択ソース線ＳＬに電圧Ｖｏｆｆを印加する。これにより、非選択ユニットＭＵへの誤書込み防止を抑制する。
【０１１８】
この状態において、ロウ制御回路１２は、選択ユニットＭＵに対応する転送ゲート線ＴＧ（選択）に電圧Ｖｏｎを印加する。これにより、転送ゲート線ＴＧ（選択）に接続された転送トランジスタＴＴは、オン状態とされる。
【０１１９】
ロウ制御回路１２は、電荷格納層ＣＳに電荷を格納して蓄積状態とする場合（例えば、“１”データを書き込む場合）、ワード線ＷＬ（選択）に電圧ＶＷＲを印加する。また、ロウ制御回路１２は、電荷格納層ＣＳの電荷を放出して空乏状態とする場合（例えば、“０”データを書き込む場合、または、消去動作の場合）、ワード線ＷＬ（選択）に電圧Ｖｏｆｆを印加する。
【０１２０】
次に、時刻ｔ２において、ソース線ＳＬ（選択／非選択）、ワード線ＷＬ（選択）、及び転送ゲート線ＴＧ（選択）に電圧Ｖｏｆｆが印加される。これにより、選択セルＭＣの電荷格納層ＣＳは、ソース線ＳＬから電気的に分離され、選択セルＭＣの電荷格納層ＣＳの空乏状態または蓄積状態が保持される。
【０１２１】
例えば、シーケンサ１７は、選択セルＭＣに対する書き込み動作が終了すると、ホストデバイス２に動作が終了した旨を通知する。
【０１２２】
時刻ｔ２〜ｔ３の期間、メモリセルＭＣのデータは、保持される。より具体的には、ソース線ＳＬ（選択／非選択）、転送ゲート線ＴＧ（選択／非選択）、ワード線ＷＬ（選択／非選択）、選択ゲート線ＳＧ（選択／非選択）、及びビット線ＢＬ（選択／非選択）の各配線にオフ電圧Ｖｏｆｆが印加されている。これにより、選択セルＭＣ内の電荷格納層ＣＳはフローティング状態とされ、電荷の発散（リーク）または侵入が抑制される。よって、メモリセルＭＣのデータの保持状態が、継続される。
【０１２３】
次に、読み出し動作について説明する。
【０１２４】
時刻ｔ３において、書き込み／読み出し回路１４は、ソース線ＳＬ（選択／非選択）及びビット線ＢＬ（非選択）に電圧Ｖｏｆｆを印加し、ビット線ＢＬ（選択）に電圧ＶＢＬを印加する。
【０１２５】
この状態において、ロウ制御回路１２は、選択ユニットＭＵに対応する転送ゲート線ＴＧ（選択）に電圧Ｖｏｆｆを印加し、ワード線ＷＬ（選択）に電圧ＶＲＤを印加し、選択ゲート線ＳＧ（選択）に電圧Ｖｏｎを印加する。これにより、選択ユニットＭＵにおける転送トランジスタＴＴは、オフ状態とされ、選択トランジスタＳＴはオン状態とされる。そして、選択セルＭＣの閾値電圧（電荷格納層ＣＳの電荷量）に応じた読み出し電流が、ビット線ＢＬ（選択）からソース線ＳＬ（選択）に流れる。
【０１２６】
より具体的には、選択セルＭＣの閾値電圧が電圧ＶＲＤよりも低い場合、すなわち、選択セルＭＣが空乏状態の場合、選択セルＭＣはオン状態とされ、ビット線ＢＬ（選択）からソース線ＳＬ（選択）に比較的大きな読み出し電流が流れる。他方で、選択セルＭＣの閾値電圧が電圧ＶＲＤよりも高い場合、すなわち、選択セルＭＣが蓄積状態の場合、選択セルＭＣはオフ状態とされ、ビット線ＢＬ（選択）からソース線ＳＬ（選択）に比較的小さな読み出し電流が流れる。
【０１２７】
また、ロウ制御回路１２は、非選択ユニットＭＵに対応するワード線ＷＬ（非選択）に電圧Ｖｏｆｆを印加し、転送ゲート線ＴＧ（非選択）及び選択ゲート線ＳＧ（非選択）に負電圧Ｖｎｅｇを印加する。例えば、酸化物半導体層４４が、導電層４８（Ｖ０）の電位の影響を受ける、または閾値電圧の設定により、転送トランジスタＴＴにおける寄生的なチャネルになり、半導体層４６が選択トランジスタＳＴにおける寄生的なチャネルになる場合においても、非選択ユニットＭＵの転送トランジスタＴＴ及び選択トランジスタＳＴがオフ状態となるように、負電圧Ｖｎｅｇは、適宜設定される。なお、転送ゲート線ＴＧ（非選択）及び選択ゲート線ＳＧ（非選択）に印加される電圧は、負電圧Ｖｎｅｇに限定されない。転送トランジスタＴＴ及び選択トランジスタＳＴがオフ状態とされるのであれば、転送ゲート線ＴＧ（非選択）及び選択ゲート線ＳＧ（非選択）に印加される電圧は、０Ｖでもよい。これにより、非選択ユニットＭＵの非選択セルＭＣ、転送トランジスタＴＴ、及び選択トランジスタＳＴは、オフ状態とされる。
【０１２８】
書き込み／読み出し回路１４のセンスアンプは、読み出し電流（または、ソース線ＳＬ（選択）の電位）をセンスする。これにより、選択セルＭＣ内のデータが、“１”データであるか“０”データであるか判別される。
【０１２９】
時刻ｔ４において、転送ゲート線ＴＧ（非選択）、ワード線ＷＬ（選択）、選択ゲート線（選択／非選択）、及びビット線ＢＬ（選択）に電圧Ｖｏｆｆが印加される。
【０１３０】
時刻ｔ４〜ｔ５の期間、例えば、シーケンサ１７は、読み出したデータをホストデバイス２に転送して、読み出し動作が終了する。
【０１３１】
１．６  メモリセルアレイの製造方法
次に、メモリセルアレイの製造方法について、図１２乃至図２０を用いて説明する。
【０１３２】
図１２に示すように、まず、半導体基板１００上に絶縁層４０を形成する。次に、絶縁層４０上に配線層３０を形成する。なお、配線層３０は、配線層３０に用いられる導電材料をエッチングすることにより形成されてもよく、溝配線（ダマシン配線）として形成されてもよい。その後、配線層３０を被覆するように絶縁層４１を形成する。絶縁層４１上に、配線層３１〜３３を、配線層間に絶縁層４１を介在させて、順に積層する。更に、配線層３３上に、絶縁層４１を形成する。
【０１３３】
次に、底面が配線層３１に達するメモリホールＭＨを形成する。
【０１３４】
図１３に示すように、絶縁層４３、半導体層４４、及び絶縁層４５を順に積層する。その後、エッチバックにより、最上層の絶縁層４１の表面及びメモリホールＭＨの底面の半導体層４４及び絶縁層４５を除去する。なお、図１３の例では、最上層の絶縁層４１の表面において、絶縁層４３が除去されているが、絶縁層４３は残っていてもよい。
【０１３５】
図１４に示すように、メモリホールＭＨを貫通し、底面が配線層３０に達するホールＨＬを形成する。次に、絶縁層４５を形成し、最上層の絶縁層４１の表面並びにホールＨＬの側面及び底面を被覆する。
【０１３６】
図１５に示すように、エッチバックによりホールＨＬの底部の絶縁層４５を除去する。その後、半導体層４６を形成する。
【０１３７】
図１６に示すように、ホールＨＬの下部領域を絶縁層４７により埋め込む。このとき、絶縁層４７の上面は、配線層３２の上面よりも高く配線層３３の底面よりも低い位置とする。より具体的には、ホールＨＬ内を絶縁層４７で埋め込んだ後、絶縁層４７をエッチバックして、ホールＨＬ内における絶縁層４７の上面の高さ位置を調整する。
【０１３８】
図１７に示すように、絶縁層４５上の表面及びホールＨＬの上部領域の側面に露出している半導体層４６をエッチングにより除去する。このとき、残存する半導体層４６の上面は、配線層３２の上面よりも高く配線層３３の底面よりも低い位置とする。また、露出している半導体層４６をエッチングする際、半導体層４４の上面が露出するまで、絶縁層４５もエッチングする。
【０１３９】
図１８に示すように、ホールＨＬ内を導電層４８により埋め込む。導電層４８の底面は、半導体層４６及び絶縁層４７に接している。より具体的には、例えば、導電材料としてタングステンを用いた場合、まず、バリアメタルとしてチタン及び窒化チタンを形成後、タングステンを形成してホールＨＬ内を埋め込む。その後、ＣＭＰ（chemical mechanical polishing）により絶縁層４１上の余剰のチタン、窒化チタン、及びタングステンを除去する。
【０１４０】
図１９に示すように、絶縁層４１を形成後、コンタクトプラグＣＨに対応するコンタクトホールを形成する。その後、コンタクトホール内を導電層４９により埋め込む。導電層４９の底面の一部は、酸化物半導体層４４及び導電層４８に接している。なお、導電層４９は、導電層４８と同じ材料でもよく、異なっていてもよい。
【０１４１】
図２０に示すように、絶縁層４２を形成後、コンタクトプラグＶ１に対応するコンタクトホールを形成する。その後、コンタクトホール内を導電層３５により埋め込む。導電層３５の底部は、導電層４９に接している。なお、導電層３５は、導電層４８または４９と同じ材料でもよく、異なっていてもよい。
【０１４２】
その後、図５に示すように、導電層３５上に配線層３４が形成される。
【０１４３】
１．７  本実施形態に係る効果
本実施形態に係る構成であれば、消費電力を低減できる。本効果につき詳述する。
【０１４４】
例えば、キャパシタを用いたＤＲＡＭは、読み出し動作後及びデータ保持時において、データの信頼性を維持するためのリフレッシュ動作が実行される。ＤＲＡＭは、リフレッシュ動作に起因する消費電力の増大の問題を有する。
【０１４５】
また、ＤＲＡＭを用いたシステムにおいて、システムのスリープ時に、ＤＲＡＭ内から不揮発メモリへのデータの退避動作、動作の再開時におけるデータロード等のように、ＤＲＡＭが揮発性メモリであることに起因する余計な動作が発生する。これに伴って、システムのコストが増大する可能性がある。
【０１４６】
これに対し、本実施形態に係る半導体記憶装置１は、比較的大きいバンドギャップを有する酸化物半導体層４４内に電荷を蓄積することによって、データを記憶する。これによって、本実施形態に係る半導体記憶装置１は、メモリセルＭＣからの電荷のリークを抑制でき、メモリセルＭＣのデータリテンション特性を向上できる。それゆえ、本実施形態に係る半導体記憶装置１は、リフレッシュ動作の実行を削減できる。この結果として、本実施形態に係る半導体記憶装置１は、消費電力を低減できる。
【０１４７】
更に、本実施形態に係る半導体記憶装置１は、メモリセルＭＣの電荷格納層ＣＳに対する電荷の供給を、電荷格納層ＣＳの層面に対して平行な方向から実行できる。このため、高い電圧を用いずに、メモリセルＭＣの書き込み動作／読み出し動作を実現できるため、メモリセルＭＣの膜の劣化を抑制できる。
【０１４８】
更に、本実施形態に係る半導体記憶装置１は、メモリセルアレイ１０におけるセル密度を向上できる。
【０１４９】
より具体的には、例えば、転送ゲート線ＴＧ（配線層３３）がＹ方向に延伸し、ワード線ＷＬ（配線層３２）及び選択ゲート線ＳＧ（配線層３１）がＸ方向に延伸している場合、転送ゲート線ＴＧは、ピラーＰＬＲが貫通するため、Ｘ方向における配線幅をピラーＰＬＲの直径よりも広くする必要がある。また、複数の転送ゲート線ＴＧを配置する場合、Ｘ方向において配線間のスペースを確保する必要がある。このため、Ｘ方向におけるピラーＰＬＲの間隔は、転送ゲート線ＴＧの配線ピッチに依存する。
【０１５０】
これに対し、本実施形態に係る半導体記憶装置１は、Ｘ方向に延伸するワード線ＷＬ（配線層３２）、転送ゲート線ＴＧ（配線層３３）、及び選択ゲート線ＳＧ（配線層３１）と、Ｙ方向に延伸するビット線ＢＬ（配線層３０）及びソース線ＳＬ（配線層３４）と、ワード線ＷＬ、転送ゲート線ＴＧ、及び選択ゲート線ＳＧを貫通するピラーＰＬＲとを含む。本実施形態に係る半導体記憶装置１は、ワード線ＷＬ、転送ゲート線ＴＧ、及び選択ゲート線ＳＧを同じ方向に延伸できる。このため、Ｘ方向におけるピラーＰＬＲの間隔は、ピラーＰＬＲの直径とビット線ＢＬ及びソース線ＳＬの配線ピッチに基づいて設定できる。従って、本実施形態に係る半導体記憶装置１では、Ｘ方向におけるピラーＰＬＲの間隔を、ワード線ＷＬ、転送ゲート線ＴＧ、及び選択ゲート線ＳＧが同じ方向に延伸していない場合よりも狭く（密に）できる。よって、メモリセルアレイ１０におけるセル密度を向上できる。従って、本実施形態に係る半導体記憶装置１は、データの記憶に用いられる制御単位の面積を低減できる。
【０１５１】
更に、本実施形態に係る半導体記憶装置１は、メモリセルＭＣ内に保持されるデータを多値化できる。よって、本実施形態に係る半導体記憶装置１は、ビットコストを低減できる。
【０１５２】
更に、本実施形態に係る半導体記憶装置１において、選択ゲート線ＳＧとピラーＰＬＲの交差部には、酸化物半導体層４４が設けられていない。また、転送ゲート線ＴＧとピラーＰＬＲとの交差部には、半導体層４６が設けられていない。このため、酸化物半導体層４４は、選択トランジスタＳＴ及び転送トランジスタＴＴのフローティングゲートとして機能しない。よって、選択トランジスタＳＴ及び転送トランジスタＴＴの閾値電圧は、ほとんど変動しない。このため、例えば、読み出し動作において、選択トランジスタＳＴ及び転送トランジスタＴＴの閾値電圧の変動に起因する読み出し電流の変動を抑制できる。よって、誤読み出しを抑制し、半導体記憶装置１の信頼性を向上できる。
【０１５３】
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態は、第１実施形態とは異なるピラーＰＬＲのレイアウトについて説明する。以下、第１実施形態と異なる点を中心に説明する。
【０１５４】
２．１  メモリセルアレイの平面構成
メモリセルアレイの平面構成について、図２１を用いて説明する。図２１は、ＸＹ平面内における配線層３３（転送ゲート線ＴＧ）及び配線層３４（ソース線ＳＬ）の上面図を示している。なお、図２１において、絶縁層４１及び４２は、省略されている。
【０１５５】
図２１に示すように、Ｙ方向に延伸する複数の配線層３４の下方に、Ｘ方向に延伸する配線層３３が設けられている。配線層３３内には、配線層３３を貫通する複数のピラーＰＬＲ設けられている。
【０１５６】
図２１の例は、１つのピラーＰＬＲの上方に２本の配線層３４が配置されている場合を示している。この場合、複数のピラーＰＬＲは、Ｘ方向において二列の千鳥配列となるように配置される。Ｙ方向に沿って配列された２つのピラーＰＬＲは、導電層３５（コンタクトプラグＶ１）を介して、ピラーＰＬＲ上方に配置された異なる２本の配線層３４にそれぞれ接続されている。なお、図示せぬ配線層３０（ビット線ＢＬ）は、配線層３１〜３３の下方において、配線層３４と同じピッチで配置されている。すなわち、ピラーＰＬＲの下に２本の配線層３０が配置される。
【０１５７】
なお、図２１の例は、ピラーＰＬＲ上方に２本のソース線ＳＬが配置される場合を示しているが、これに限定されない。例えば、ピラーＰＬＲ上方に３本以上のソース線ＳＬが配置されてもよい。この場合、配線層３３（並びに配線層３１及び３２）内において、Ｙ方向に沿って、ソース線ＳＬの本数に応じた個数のピラーＰＬＲが配置される。
【０１５８】
２．２  本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果を得ることができる。
【０１５９】
３．第３実施形態
次に、第３実施形態について説明する。第３実施形態では、メモリユニットＭＵが三次元に配置されている場合について説明する。以下、第１及び第２実施形態と異なる点を中心に説明する。
【０１６０】
３．１  メモリセルアレイの断面構成
メモリセルアレイの断面構成の一例について、図２２を用いて説明する。
【０１６１】
図２２に示すように、半導体基板１００の上方に、第１のアレイ層２００と第２のアレイ層２０１とが設けられている。
【０１６２】
第１のアレイ層２００内において、複数のメモリユニットＭＵがＸＹ平面上に二次元に配置されている。第１のアレイ層２００と同様に、第２のアレイ層２０１内において、複数のメモリユニットＭＵがＸＹ平面上に二次元に配置されている。各メモリユニットＭＵの構成は、第１実施形態と同様である。
【０１６３】
なお、半導体基板１００の上方に積層されるアレイ層（メモリユニットＭＵ）の数は任意であり、２つ以上積層してもよい。更に、各アレイ層におけるメモリユニットＭＵの配置は、それぞれのアレイ層において、任意に設定できる。
【０１６４】
３．２  メモリセルアレイの回路構成
次に、メモリセルアレイ１０の回路構成について、図２３を用いて説明する。図２３の例では、説明を簡略にするために、第１のアレイ層２００に設けられた２つのメモリユニットＭＵ１及びＭＵ２と、第２のアレイ層２０１に設けられた２つのメモリユニットＭＵ３及びＭＵ４とを示す。
【０１６５】
図２３に示すように、第１のアレイ層２００に設けられたメモリユニットＭＵ１及びＭＵ２は、転送ゲート線ＴＧ１、ワード線ＷＬ１、及び選択ゲート線ＳＧ１に共通に接続されている。また、メモリユニットＭＵ１は、ビット線ＢＬ１及びソース線ＳＬ１に接続され、メモリユニットＭＵ２は、ビット線ＢＬ２及びソース線ＳＬ２に接続されている。
【０１６６】
第２のアレイ層２０１に設けられたメモリユニットＭＵ３及びＭＵ４は、転送ゲート線ＴＧ２、ワード線ＷＬ２、及び選択ゲート線ＳＧ２に共通に接続されている。また、メモリユニットＭＵ３は、ビット線ＢＬ１及びソース線ＳＬ１に接続され、メモリユニットＭＵ４は、ビット線ＢＬ２及びソース線ＳＬ２に接続されている。
【０１６７】
メモリユニットＭＵ１〜ＭＵ４の構成は、第１実施形態の図２と同様である。
【０１６８】
ビット線ＢＬ１及びＢＬ２は、それぞれトランジスタ６０＿１及び６０＿２を介してＢＬ選択回路１８に接続されている。なお、トランジスタ６０＿１及び６０＿２は、ＢＬ選択回路１８内に設けられてもよい。
【０１６９】
トランジスタ６０＿１及び６０＿２のゲートには、信号線ＳＢＬ１及びＳＢＬ２がそれぞれ接続されている。例えば、信号線ＳＢＬ１及びＳＢＬ２には、デコーダ１１からカラムアドレスのデコード結果に基づく制御信号が送信される。例えば、制御信号が“Ｈｉｇｈ”レベルの場合、トランジスタはオン状態とされ、制御信号が“Ｌｏｗ”レベルの場合、トランジスタはオフ状態とされる。
【０１７０】
ソース線ＳＬ１及びＳＬ２は、それぞれトランジスタ６１＿１及び６１＿２を介してＳＬ選択回路１９に接続されている。なお、トランジスタ６１＿１及び６１＿２は、ＳＬ選択回路１９内に設けられてもよい。
【０１７１】
トランジスタ６１＿１及び６１＿２のゲートには、信号線ＳＳＬ１及びＳＳＬ２がそれぞれ接続されている。例えば、信号線ＳＳＬ１及びＳＳＬ２には、デコーダ１１からカラムアドレスのデコード結果に基づく制御信号が送信される。
【０１７２】
転送ゲート線ＴＧ１及びＴＧ２は、それぞれトランジスタ６２＿１及び６２＿２を介してロウ制御回路１２に接続されている。なお、トランジスタ６２＿１及び６２＿２は、ロウ制御回路１２内に設けられてもよい。
【０１７３】
トランジスタ６２＿１及び６２＿２のゲートには、信号線ＳＴＧ１及びＳＴＧ２がそれぞれ接続されている。例えば、信号線ＳＴＧ１及びＳＴＧ２には、デコーダ１１からロウアドレスのデコード結果に基づく制御信号が送信される。
【０１７４】
ワード線ＷＬ１及びＷＬ２は、それぞれトランジスタ６３＿１及び６３＿２を介してロウ制御回路１２に接続されている。なお、トランジスタ６３＿１及び６３＿２は、ロウ制御回路１２内に設けられてもよい。
【０１７５】
トランジスタ６３＿１及び６３＿２のゲートには、信号線ＳＷＬ１及びＳＷＬ２がそれぞれ接続されている。例えば、信号線ＳＷＬ１及びＳＷＬ２には、デコーダ１１からロウアドレスのデコード結果に基づく制御信号が送信される。
【０１７６】
選択ゲート線ＳＧ１及びＳＧ２は、それぞれトランジスタ６４＿１及び６４＿２を介してロウ制御回路１２に接続されている。なお、トランジスタ６４＿１及び６４＿２は、ロウ制御回路１２内に設けられてもよい。
【０１７７】
トランジスタ６４＿１及び６４＿２のゲートには、信号線ＳＳＧ１及びＳＳＧ２がそれぞれ接続されている。例えば、信号線ＳＳＧ１及びＳＳＧ２には、デコーダ１１からロウアドレスのデコード結果に基づく制御信号が送信される。
【０１７８】
例えば、第１のアレイ層２００に設けられたメモリユニットＭＵ１及びＭＵ２が選択される場合、信号線ＳＴＧ１、ＳＷＬ１、及びＳＳＧ１に、“Ｈｉｇｈ”レベルの制御信号が送信され、トランジスタ６２＿１、６３＿１、及び６４＿１は、オン状態とされる。他方で、信号線ＳＴＧ２、ＳＷＬ２、及びＳＳＧ２に、“Ｌｏｗ”レベルの制御信号が送信され、トランジスタ６２＿２、６３＿２、及び６４＿２は、オフ状態とされる。
【０１７９】
更に、メモリユニットＭＵ１が選択される場合、信号線ＳＢＬ１及びＳＳＬ１に、“Ｈｉｇｈ”レベルの制御信号が送信され、トランジスタ６０＿１及び６１＿１は、オン状態とされる。他方で、信号線ＳＢＬ２及びＳＳＬ２に、“Ｌｏｗ”レベルの制御信号が送信され、トランジスタ６０＿２及び６１＿２は、オフ状態とされる。
【０１８０】
３．３  本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
【０１８１】
更に、本実施形態に係る構成であれば、メモリユニットＭＵを三次元に配置できる。よって、メモリセルアレイ１０の記憶密度を向上でき、チップ面積の増加を抑制できる。
【０１８２】
４．第４実施形態
次に、第４実施形態について説明する。第４実施形態は、第１実施形態と異なるメモリユニットＭＵの構成について説明する。以下、第１実施形態と異なる点を中心に説明する。
【０１８３】
４．１  メモリセルアレイの回路構成
まず、メモリセルアレイの回路構成について、図２４を用いて説明する。図２４の例では、説明を簡略にするために、メモリセルアレイ１０内のｍ×ｎ個のメモリユニットＭＵのうち、２×２（ｍ＝ｎ＝２）に配列されたメモリユニットＭＵを示す。
【０１８４】
図２４に示すように、第１実施形態の図２と同様に、メモリセルアレイ１０内において、複数（ここでは、４個）のメモリユニットＭＵは、ロウ方向及びカラム方向に沿って、配列されている。
【０１８５】
メモリセルＭＣの一端は、ビット線ＢＬに接続され、メモリセルＭＣの他端は、選択トランジスタＳＴの一端に接続されている。また、メモリセルＭＣのゲートはワード線ＷＬに接続され、電荷格納層ＣＳは、転送トランジスタＴＴの一端に接続される。
【０１８６】
転送トランジスタＴＴの他端は、ビット線ＢＬに接続され、ゲートは、転送ゲート線ＴＧに接続される。
【０１８７】
選択トランジスタの他端は、ソース線ＳＬに接続され、ゲートは、選択ゲート線ＳＧに接続される。
【０１８８】
４．２  メモリユニットＭＵの断面構成
次に、メモリユニットＭＵの断面構成について、図２５を用いて説明する。
【０１８９】
図２５に示すように、本実施形態のメモリユニットＭＵは、第１実施形態の図５のビット線ＢＬ（配線層３４）とソース線ＳＬ（配線層３０）とを入れ替えた構成となっている。このため、導電層４８は、酸化物半導体層４４と半導体層４６と配線層３０（ビット線ＢＬ）とを電気的に接続するためのコンタクトプラグＶ０として機能する。その他の構成は、図５と同様である。
【０１９０】
４．３  本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
【０１９１】
５．第５実施形態
次に、第５実施形態について説明する。第５実施形態では、メモリセルＭＣの電荷格納層ＣＳが空乏状態にある場合において、メモリセルＭＣがノーマリオフ型のトランジスタである場合について説明する。以下では、第１〜第４実施形態と異なる点を中心に説明する。
【０１９２】
５．１  メモリセルの特性
本実施形態にメモリセルＭＣの特性について、図２６を用いて説明する。図２６は、メモリセルＭＣのＶ−Ｉ特性を示すグラフである。
【０１９３】
図２６において、特性線（実線）Ｌ３は、メモリセルＭＣの電荷格納層ＣＳ内に電荷が格納されている状態（蓄積状態）におけるトランジスタのＶ−Ｉ特性を示している。特性線（破線）Ｌ４は、メモリセルＭＣの電荷格納層ＣＳ内に電荷が格納されていない状態（空乏状態）におけるトランジスタのＶ−Ｉ特性を示している。
【０１９４】
図２６に示すように、ノーマリオフ型のメモリセルＭＣは、０Ｖのゲート電圧の印加時において、オフ状態である。０Ｖより高い正電圧がゲート電極に印加されることによって、ノーマリオフ型のメモリセルＭＣは、オン状態になる。
【０１９５】
特性線Ｌ３及びＬ４に示されるように、ノーマリオフ型のトランジスタがメモリセルＭＣに用いられた場合においても、電荷格納層ＣＳにおける電子の有無（蓄積状態／空乏状態）に応じて、メモリセルＭＣの閾値電圧Ｖｂ１、Ｖｂ２及びドレイン電流の大きさは、変わる。
【０１９６】
この場合、読み出し電圧ＶＲＤを、Ｖｂ１＜ＶＲＤ＜Ｖｂ２となる正の電圧に設定することにより、ノーマリオン型のトランジスタと同様に、メモリセルＭＣ内のデータが、“１”データであるか“０”データであるかを判定できる。
【０１９７】
これによって、メモリセルＭＣは、１ビット以上のデータを保持できる。
【０１９８】
例えば、半導体層４６に、低濃度のｎ型半導体層（ｎ−型半導体層）、または、ｐ型半導体層を用いた場合、メモリセルＭＣは、ノーマリオフ型のトランジスタとして動作する。
【０１９９】
５．２  本実施形態に係る効果
本実施形態に係る構成を第１乃至第４実施形態に適用できる。
【０２００】
６．変形等
上記実施形態に係る半導体記憶装置は、第１配線（ＢＬ）と、第１方向（Ｚ方向）について第１配線の上方に設けられた第２配線（ＳＬ）と、第１方向について第１配線と第２配線との間の位置に設けられた第３配線（ＳＧ）と、第１方向について第２配線と第３配線との間の位置に設けられた第４配線（ＷＬ）と、第１方向について第２配線と第４配線との間の位置に設けられた第５配線（ＴＧ）と、第１方向に延伸し、第１方向について一端が第４配線と第５配線の間に位置し、他端が第１配線に接続された半導体層（４６）と、半導体層と第４配線との間に電圧を印加して情報を記憶するメモリセル（ＭＣ）と、第１方向に延伸し、第１方向について一端が第２配線に接続され、他端が半導体層に接続された導電層（４８、４９、３５）と、第１方向に延伸し、第３配線と半導体層との間、第４配線と半導体層の間、及び第５配線と導電層の間に延在するように設けられた第１絶縁層（４５）と、第１方向に延伸し、第４配線と第１絶縁層との間、及び第５配線と第１絶縁層との間に延在するように設けられた酸化物半導体層（４４）と、第１方向に延伸し、第４配線と酸化物半導体層との間、及び第５配線と酸化物半導体層との間に延在するように設けられた第２絶縁層（４３）と、を含む。
【０２０１】
上記実施形態を適用することにより、消費電力を低減できる半導体記憶装置を提供できる。
【０２０２】
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
【０２０３】
例えば、メモリセルＭＣは、２ビット以上のデータを記憶してもよい。この場合、メモリセルＭＣにおいて、各データに対応した閾値電圧レベルが設定される。例えば、書き込み動作において、各閾値電圧レベルに対応した書き込み電圧ＶＷＲが設定される。これにより、電荷格納層ＣＳに格納される電荷量（閾値電圧レベル）を制御することにより、メモリセルＭＣは、２ビット以上のデータを記憶できる。また、例えば、読み出し動作において、閾値電圧レベルに応じた読み出し電圧ＶＲＤがそれぞれ設定される。これにより、閾値電圧レベルに応じたデータを読み出すことができる。
【０２０４】
また、第１乃至第５実施形態は可能な限り組み合わせることができる。
【０２０５】
また、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
【０２０６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２０７】
１…半導体記憶装置、２…ホストデバイス、１０…メモリセルアレイ、１１…デコーダ、１２…ロウ制御回路、１３…カラム制御回路、１４…書き込み／読み出し回路、１５…入出力回路、１６…電圧発生回路、１７…シーケンサ、１８…ＢＬ選択回路、１９…ＳＬ選択回路、３０〜３４…配線層、３５、４８、４９…導電層、４０〜４３、４５、４７…絶縁層、４４…酸化物半導体層、４６…半導体層、６０＿１、６０＿２、６１＿１、６１＿２、６２＿１、６２＿２、６３＿１、６３＿２、６４＿１、６４＿２…トランジスタ、１００…半導体基板、２００、２０１…アレイ層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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