(57)【要約】【課題】レイアウトの自由度を向上できるようにした撮像装置を提供する。【解決手段】撮像装置は、光電変換を行うセンサ画素を有する第１基板部と、第１基板部の一方の面側に配置され、センサ画素から出力された電荷に基づく画素信号を出力する読み出し回路を有する第２基板部と、を備える。第２基板部は、読み出し回路に含まれる第１トランジスタが設けられた第１半導体基板と、第１半導体基板の一方の面側に配置され、読み出し回路に含まれる第２トランジスタが設けられた第２半導体基板と、を有する。【選択図】図３
2020182112.tif 000002
【特許請求の範囲】
【請求項１】
光電変換を行うセンサ画素を有する第１基板部と、
前記第１基板部の一方の面側に配置され、前記センサ画素から出力された電荷に基づく画素信号を出力する読み出し回路を有する第２基板部と、を備え、
前記第２基板部は、
前記読み出し回路に含まれる第１トランジスタが設けられた第１半導体基板と、
前記第１半導体基板の一方の面側に配置され、前記読み出し回路に含まれる第２トランジスタが設けられた第２半導体基板と、を有する撮像装置。
【請求項２】
光電変換を行うセンサ画素を有する第１基板部と、
前記第１基板部の一方の面側に配置され、前記センサ画素から出力された電荷に基づく画素信号を出力する読み出し回路を有する第２基板部と、を備え、
前記第２基板部は、
前記読み出し回路に含まれる第１トランジスタが設けられた第１半導体基板と、
前記第１半導体基板の一方の面側に配置され、前記読み出し回路に含まれる第２トランジスタが設けられた半導体膜と、を有する撮像装置。
【請求項３】
前記第２基板部の厚さ方向において、前記第１トランジスタと前記第２トランジスタは互いに重なる、請求項１に記載の撮像装置。
【請求項４】
前記センサ画素は、
光電変換素子と、
前記光電変換素子と電気的に接続された転送トランジスタと、
前記転送トランジスタを介して前記光電変換素子から出力された電荷を一時的に保持するフローティングディフュージョンと、を有し、
前記読み出し回路は、
前記フローティングディフュージョンの電位を所定の電位にリセットするリセットトランジスタと、
前記画素信号として、前記フローティングディフュージョンに保持された電荷のレベルに応じた電圧の信号を生成する増幅トランジスタと、
前記増幅トランジスタからの前記画素信号の出力タイミングを制御する選択トランジスタと、を有し、
前記第１トランジスタは、前記増幅トランジスタであり、
前記第２トランジスタは、前記リセットトランジスタ及び前記選択トランジスタである、請求項１に記載の撮像装置。
【請求項５】
複数の前記センサ画素に１つの前記読み出し回路が電気的に接続されて、１つの画素ユニットを構成しており、
前記第１基板部及び前記第２基板部を含む積層体の厚さ方向からの平面視で、前記画素ユニットの中心部に前記増幅トランジスタが位置する、請求項４に記載の撮像装置。
【請求項６】
前記積層体は、前記センサ画素に電気的に接続する配線群、を有し、
前記配線群の少なくとも一部は、前記積層体の厚さ方向からの平面視で、前記増幅トランジスタを挟んで左右対称に配置されている、請求項５に記載の撮像装置。
【請求項７】
前記第２基板部において前記第１基板部と向かい合う面の反対側に配置される第３基板部、をさらに備え、
前記第３基板部には、前記画素信号を処理するロジック回路が設けられている、請求項１に記載の撮像装置。
【請求項８】
前記第３基板部にシリサイドが設けられている、請求項７に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、撮像装置に関する。
【背景技術】
【０００２】
従来、２次元構造の撮像装置の１画素あたりの面積の微細化は、微細プロセスの導入と実装密度の向上によって実現されてきた。近年、撮像装置の小型化および画素の高密度化を実現するため、３次元構造の撮像装置が開発されている（例えば、特許文献１参照）。３次元構造の撮像装置は、複数のセンサ画素を有する第１半導体基板と、各センサ画素で得られた信号を読み出し処理する読み出し回路を有する第２半導体基板とを備え、第１半導体基板の一方の面側に第２半導体基板が積層されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２４５５０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
読み出し回路は、センサ画素を選択する選択トランジスタ、センサ画素で得られた信号を増幅する増幅トランジスタ、センサ画素で得られた信号をリセットするリセットトランジスタなどを含む。読み出し回路に含まれるトランジスタの配置や大きさ（以下、レイアウト）は撮像装置の性能に影響する。例えば、増幅トランジスタのゲート面積が小さくなると、撮像装置のノイズ特性が悪化する可能性がある。このため、レイアウトの自由度を向上させることが望まれている。
【０００５】
本開示はこのような事情に鑑みてなされたもので、レイアウトの自由度を向上できるようにした撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本開示の一態様に係る撮像装置は、光電変換を行うセンサ画素を有する第１基板部と、前記第１基板部の一方の面側に配置され、前記センサ画素から出力された電荷に基づく画素信号を出力する読み出し回路を有する第２基板部と、を備え、前記第２基板部は、前記読み出し回路に含まれる第１トランジスタが設けられた第１半導体基板と、前記第１半導体基板の一方の面側に配置され、前記読み出し回路に含まれる第２トランジスタが設けられた第２半導体基板と、を有する。
【０００７】
これによれば、読み出し回路に含まれる全てのトランジスタが１枚の半導体基板に配置される場合と比べて、トランジスタの配置領域の面積を増大することができるので、読み出し回路のレイアウトの自由度が向上する。例えば、第１半導体基板に増幅トランジスタを配置し、第２半導体基板に選択トランジスタとリセットトランジスタとを配置することができる。これにより、増幅トランジスタのゲート面積を最大化することができる。
【０００８】
本開示の別の態様に係る撮像装置は、光電変換を行うセンサ画素を有する第１基板部と、前記第１基板部の一方の面側に配置され、前記センサ画素から出力された電荷に基づく画素信号を出力する読み出し回路を有する第２基板部と、を備え、前記第２基板部は、前記読み出し回路に含まれる第１トランジスタが設けられた第１半導体基板と、前記第１半導体基板の一方の面側に配置され、前記読み出し回路に含まれる第２トランジスタが設けられた半導体膜と、を有する。
【０００９】
これによれば、読み出し回路に含まれる全てのトランジスタが基板表面のみに配置される場合と比べて、トランジスタの配置領域の面積を増大することができるので、読み出し回路のレイアウトの自由度が向上する。例えば、第１半導体基板に増幅トランジスタを配置し、第１半導体基板に積層された半導体膜に選択トランジスタとリセットトランジスタとを配置することができる。これにより、増幅トランジスタのゲート面積を最大化することができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、本開示の実施形態１に係る撮像装置の構成例を示す模式図である。
【図２】図２は、本開示の実施形態１に係る画素ユニットの構成例を示す回路図である。
【図３】図３は、本開示の実施形態１に係る撮像装置１の構成例を示す厚さ方向の断面図である。
【図４Ａ】図４Ａは、本開示の実施形態１に係る画素ユニットの構成例を示す水平方向の断面図である。
【図４Ｂ】図４Ｂは、本開示の実施形態１に係る画素ユニットの構成例を示す水平方向の断面図である。
【図４Ｃ】図４Ｃは、本開示の実施形態１に係る画素ユニットの構成例を示す水平方向の断面図である。
【図５】図５は、複数の画素ユニットのレイアウト例を示す水平方向の断面図である。
【図６】図６は、複数の画素ユニットのレイアウト例を示す水平方向の断面図である。
【図７】図７は、複数の画素ユニットのレイアウト例を示す水平方向の断面図である。
【図８】図８は、本開示の実施形態１に係る撮像装置の製造方法を示す断面図である。
【図９】図９は、本開示の実施形態１に係る撮像装置の製造方法を示す断面図である。
【図１０】図１０は、本開示の実施形態１に係る撮像装置の製造方法を示す断面図である。
【図１１】図１１は、本開示の実施形態１に係る撮像装置の製造方法を示す断面図である。
【図１２】図１２は、本開示の実施形態１に係る撮像装置の製造方法を示す断面図である。
【図１３】図１３は、本開示の実施形態１に係る撮像装置の製造方法を示す断面図である。
【図１４】図１４は、本開示の実施形態１に係る撮像装置の製造方法を示す断面図である。
【図１５】図１５は、本開示の実施形態２に係る撮像装置の製造方法を示す断面図である。
【図１６】図１６は、本開示の実施形態２に係る撮像装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１１】
以下において、図面を参照して本開示の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１２】
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
【００１３】
また、以下の説明では、Ｘ軸方向、Ｙ軸方向及びＺ軸方向の文言を用いて、方向を説明する場合がある。例えば、Ｚ軸方向は、後述する第１基板部１０及び第２基板部２０を含む積層体の厚さ方向である。Ｘ軸方向及びＹ軸方向は、Ｚ軸方向と直交する方向である。Ｘ軸方向、Ｙ軸方向及びＺ軸方向は、互いに直交する。以下の説明では、Ｘ軸方向とＹ軸方向とに平行な方向を水平方向ともいう。また、以下の説明において、平面視とは、Ｚ軸方向から見ることを意味する。
【００１４】
（実施形態１）
図１は、本開示の実施形態１に係る撮像装置１の構成例を示す模式図である。撮像装置１は、第１基板部１０と、第２基板部２０と、第３基板部３０とを備えている。撮像装置１は、第１基板部１０と、第２基板部２０と、第３基板部３０とを貼り合わせて構成された３次元構造の撮像装置である。第１基板部１０と、第２基板部２０と、第３基板部３０は、この順に積層されている。
【００１５】
第１基板部１０は、半導体基板１１に、光電変換を行う複数のセンサ画素１２を有している。複数のセンサ画素１２は、第１基板部１０における画素領域１３内に行列状に設けられている。第２基板部２０は、センサ画素１２から出力された電荷に基づく画素信号を出力する読み出し回路２２を４つのセンサ画素１２ごとに１つずつ有している。第２基板部２０は、行方向に延在する複数の画素駆動線２３と、列方向に延在する複数の垂直信号線２４とを有している。なお、第３基板部３０はボトム（Ｂｏｔｔｏｍ）基板と呼んでもよい。
【００１６】
後述するように、第２基板部２０は、２枚の基板を積層した構造であり、下側基板２１０と、上側基板２２０とを有する。下側基板２１０は第１半導体基板２１１（図３参照）を含み、上側基板２２０は第２半導体基板２２１（図３参照）を含む。第１半導体基板に２１１は、読み出し回路２２に含まれる第１トランジスタが設けられている。第２半導体基板２２１には、読み出し回路２２に含まれる第２トランジスが設けられている。なお、上側基板２２０はトップ（Ｔｏｐ）基板と呼んでもよい。下側基板２１０はミドル（Ｍｉｄｄｌｅ）基板と呼んでもよい。
【００１７】
第３基板部３０は、半導体基板３０１に、画素信号を処理するロジック回路３２を有している。ロジック回路３２は、例えば、垂直駆動回路３３、カラム信号処理回路３４、水平駆動回路３５およびシステム制御回路３６を有している。ロジック回路３２（具体的には水平駆動回路３５）は、センサ画素１２ごとの出力電圧Ｖｏｕｔを外部に出力する。ロジック回路３２では、例えば、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、ＣｏＳｉ２やＮｉＳｉなどのサリサイド（Ｓｅｌｆ  Ａｌｉｇｎｅｄ  Ｓｉｌｉｃｉｄｅ）プロセスを用いて形成されたシリサイドからなる低抵抗領域が形成されていてもよい。
【００１８】
垂直駆動回路３３は、例えば、複数のセンサ画素１２を行単位で順に選択する。カラム信号処理回路３４は、例えば、垂直駆動回路３３によって選択された行の各センサ画素１２から出力される画素信号に対して、相関二重サンプリング（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ：ＣＤＳ）処理を施す。カラム信号処理回路３４は、例えば、ＣＤＳ処理を施すことにより、画素信号の信号レベルを抽出し、各センサ画素１２の受光量に応じた画素データを保持する。水平駆動回路３５は、例えば、カラム信号処理回路３４に保持されている画素データを順次、外部に出力する。システム制御回路３６は、例えば、ロジック回路３２内の各ブロック（垂直駆動回路３３、カラム信号処理回路３４および水平駆動回路３５）の駆動を制御する。
【００１９】
図２は、本開示の実施形態１に係る画素ユニットＰＵの構成例を示す回路図である。図２に示すように、撮像装置１では、４つのセンサ画素１２が１つの読み出し回路２２に電気的に接続されて、１つの画素ユニットＰＵを構成している。４つのセンサ画素１２は、１つの読み出し回路２２を共有しており、４つのセンサ画素１２の各出力は共有する読み出し回路２２に入力される。
【００２０】
各センサ画素１２は、互いに共通の構成要素を有している。図２では、各センサ画素１２の構成要素を互いに区別するために、各センサ画素１２の構成要素の符号（例えば、後述のＰＤ、ＴＧ、ＦＤ）の末尾に識別番号（１，２，３，４）が付与されている。以下では、各センサ画素１２の構成要素を互いに区別する必要のある場合には、各センサ画素１２の構成要素の符号の末尾に識別番号を付与するが、各センサ画素１２の構成要素を互いに区別する必要のない場合には、各センサ画素１２の構成要素の符号の末尾の識別番号を省略するものとする。
【００２１】
各センサ画素１２は、例えば、フォトダイオードＰＤ（光電変換素子の一例）と、フォトダイオードＰＤと電気的に接続された転送トランジスタＴＲと、転送トランジスタＴＲを介してフォトダイオードＰＤから出力された電荷を一時的に保持するフローティングディフュージョンＦＤとを有している。フォトダイオードＰＤは、光電変換を行って受光量に応じた電荷を発生する。フォトダイオードＰＤのカソードが転送トランジスタＴＲのソースに電気的に接続されており、フォトダイオードＰＤのアノードが基準電位線（例えばグラウンド）に電気的に接続されている。転送トランジスタＴＲのドレインがフローティングディフュージョンＦＤに電気的に接続され、転送トランジスタＴＲのゲート電極は画素駆動線２３に電気的に接続されている。転送トランジスタＴＲは、例えば、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタである。
【００２２】
１つの読み出し回路２２を共有する各センサ画素１２のフローティングディフュージョンＦＤは、互いに電気的に接続されるとともに、共通の読み出し回路２２の入力端に電気的に接続されている。読み出し回路２２は、例えば、増幅トランジスタＡＭＰ（第１トランジスタの一例）と、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬ（第２トランジスタの一例）とを有している。なお、選択トランジスタＳＥＬは、必要に応じて省略してもよい。
【００２３】
リセットトランジスタＲＳＴのソース（読み出し回路２２の入力端）がフローティングディフュージョンＦＤに電気的に接続されており、リセットトランジスタＲＳＴのドレインが電源線ＶＤＤおよび増幅トランジスタＡＭＰのドレインに電気的に接続されている。リセットトランジスタＲＳＴのゲート電極は画素駆動線２３（図１参照）に電気的に接続されている。増幅トランジスタＡＭＰのソースが選択トランジスタＳＥＬのドレインに電気的に接続されており、増幅トランジスタＡＭＰのゲート電極がリセットトランジスタＲＳＴのソースに電気的に接続されている。選択トランジスタＳＥＬのソース（読み出し回路２２の出力端）が垂直信号線２４に電気的に接続されており、選択トランジスタＳＥＬのゲート電極が画素駆動線２３（図１参照）に電気的に接続されている。
【００２４】
転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、フォトダイオードＰＤの電荷をフローティングディフュージョンＦＤに転送する。転送トランジスタＴＲのゲート電極ＴＧは、例えば、後述の図３に示すように、半導体基板１１の表面からウェル層ＷＥを貫通してフォトダイオードＰＤに達する深さまで延在している。リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤの電位を所定の電位にリセットする。リセットトランジスタＲＳＴがオン状態となると、フローティングディフュージョンＦＤの電位を電源線ＶＤＤの電位にリセットする。選択トランジスタＳＥＬは、読み出し回路２２からの画素信号の出力タイミングを制御する。
【００２５】
増幅トランジスタＡＭＰは、画素信号として、フローティングディフュージョンＦＤに保持された電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、ソースフォロア型のアンプを構成しており、フォトダイオードＰＤで発生した電荷のレベルに応じた電圧の画素信号を出力するものである。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、フローティングディフュージョンＦＤの電位を増幅して、その電位に応じた電圧を、垂直信号線２４を介してカラム信号処理回路３４に出力する。リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬは、例えば、ＣＭＯＳトランジスタである。
【００２６】
図３は、本開示の実施形態１に係る撮像装置１の構成例を示す厚さ方向の断面図である。なお、図３に示す断面図は、あくまで模式図であり、実際の構造を厳密に正しく示すことを目的とした図ではない。図３に示す断面図は、撮像装置１の構成を紙面でわかり易く説明するために、位置ｓｅｃ１からｓｅｃ３で、トランジスタや不純物拡散層の水平方向における位置を意図的に変えて示している。具体的には、図３に示す画素ユニットＰＵの位置ｓｅｃ１における断面は、後述する図４ＡをＡ−Ａ’線で切断した断面である。図３に示す画素ユニットＰＵの位置ｓｅｃ２における断面は、後述する図４ＢをＢ−Ｂ’線で切断した断面である。図３に示す画素ユニットＰＵの位置ｓｅｃ３における断面は、後述する図４ＣをＣ−Ｃ’線で切断した断面である。図３よりも、図４Ａから図４Ｃの方が、撮像装置１の構造をより正確に示している。
【００２７】
図３に示すように、第１基板部（ボトム基板）１０のおもて面１０ａ（一方の面の一例）側に第２基板部２０が積層されている。第１基板部１０のおもて面１０ａ側に、フォトダイオードＰＤ、転送トランジスタＴＲ及びフローティングディフュージョンＦＤが設けられている。フォトダイオードＰＤ、転送トランジスタＴＲおよびフローティングディフュージョンＦＤは、それぞれ、センサ画素１２ごとに設けられている。
【００２８】
第１基板部１０の他方の面（例えば、裏面）は光入射面である。撮像装置１は、裏面照射型の撮像装置であり、裏面にカラーフィルタおよび受光レンズが設けられている。カラーフィルタおよび受光レンズは、それぞれ、センサ画素１２ごとに設けられている。
【００２９】
第１基板部１０が有する半導体基板１１は、例えばシリコン基板で構成されている。半導体基板１１のおもて面の一部およびその近傍には、第１導電型（例えば、ｐ型）のウェル層ＷＥが設けられており、ウェル層ＷＥよりも深い領域に第２導電型（例えば、ｎ型）のフォトダイオードＰＤが設けられている。また、ウェル層ＷＥ内には、ウェル層ＷＥよりもｐ型の濃度が高いウェルコンタクト層と、ｎ型のフローティングディフュージョンＦＤ（図２参照）とが設けられている。ウェルコンタクト層は、ウェル層ＷＥと配線との接触抵抗を低減するために設けられている。
【００３０】
半導体基板１１には、隣り合うセンサ画素１２同士を電気的に分離する素子分離層１６が設けられている。素子分離層１６は、例えばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造を有し、半導体基板１１の深さ方向に延在している。素子分離層１６は、例えば、酸化シリコンによって構成されている。また、半導体基板１１において、素子分離層１６とフォトダイオードＰＤとの間には、不純物拡散層１７が設けられている。例えば、不純物拡散層１７は、半導体基板１１の厚さ方向に延設されたｐ型層とｎ型層とを有する。素子分離層１６側にｐ型層が位置し、フォトダイオードＰＤ側にｎ型層が位置する。
【００３１】
半導体基板１１のおもて面１１ａ側には、絶縁膜１５が設けられている。絶縁膜１５は、例えば、シリコン酸化膜（ＳｉＯ）、シリコン窒化膜（ＳｉＮ）、シリコン酸窒化膜（ＳｉＯＮ）又はシリコン炭窒化膜（ＳｉＣＮ）のうちの１つ、又は、これらのうち２つ以上を積層した膜である。
【００３２】
図３に示すように、第２基板部２０は、下側基板（ミドル基板）２１０と上側基板（トップ基板）２２０とを有する。下側基板２１０は、第１半導体基板２１１を有する。第１半導体基板２１１は、例えば単結晶シリコンで構成されるシリコン基板である。第１半導体基板２１１の一方の面（例えば、おもて面２１１ａ）側に、増幅トランジスタＡＭＰと、増幅トランジスタＡＭＰの周囲を囲む素子分離層２１３とが設けられている。素子分離層２１３によって、隣り合う画素ユニットＰＵの一方の増幅トランジスタＡＭＰと他方の増幅トランジスタＡＭＰは電気的に分離されている。
【００３３】
下側基板２１０は、第１半導体基板２１１のおもて面２１１ａを覆う絶縁膜２１５を有する。絶縁膜２１５によって、増幅トランジスタＡＭＰ及び素子分離層２１３は覆われている。また、下側基板２１０は、第１半導体基板２１１の他方の面（例えば、裏面２１１ｂ）を覆う絶縁膜２１７を有する。絶縁膜２１５、２１７は、例えば、ＳｉＯ、ＳｉＮ、ＳｉＯＮ又はＳｉＣＮのうちの１つ、又は、これらのうち２つ以上を積層した膜である。第１基板部１０の絶縁膜１５と下側基板２１０の絶縁膜２１７は互いに接合されて、層間絶縁膜５１を構成している。
【００３４】
上側基板２２０は、第２半導体基板２２１を有する。第２半導体基板２２１は、例えば単結晶シリコンで構成されるシリコン基板である。第２半導体基板２２１の一方の面（例えば、おもて面２２１ａ）側に、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬと、素子分離層２２３とが設けられている。例えば、素子分離層２２３は、リセットトランジスタＲＳＴと選択トランジスタＳＥＬとの間、及び、選択トランジスタＳＥＬと第２半導体基板２２１のウェル層との間にそれぞれ設けられている。
【００３５】
上側基板２２０は、第２半導体基板２２１のおもて面２２１ａ、裏面２２１ｂ及び側面を覆う絶縁膜２２５を有する。絶縁膜２２５は、例えば、ＳｉＯ、ＳｉＮ、ＳｉＯＮ又はＳｉＣＮのうちの１つ、又は、これらのうち２つ以上を積層した膜である。下側基板２１０の絶縁膜２１５と上側基板２２０の絶縁膜２２５は互いに接合されて、層間絶縁膜５３を構成している。
【００３６】
撮像装置１は、層間絶縁膜５１、５３中に設けられて、第１基板部１０又は第２基板部２０の少なくとも一方に電気的に接続する複数の配線Ｌ１からＬ１０を備える。図２及び図３に示すように、配線Ｌ１は、増幅トランジスタＡＭＰのドレインと電源線ＶＤＤとを電気的に接続している。配線Ｌ２は、１つの画素ユニットＰＵに含まれる４つのフローティングディフュージョンＦＤと、増幅トランジスタＡＭＰのゲート電極ＡＧとを電気的に接続している。配線Ｌ３は、増幅トランジスタＡＭＰのソースと選択トランジスタＳＥＬのドレインとを電気的に接続している。配線Ｌ４は、選択トランジスタＳＥＬのゲート電極ＳＧと画素駆動線２３（図１参照）とを電気的に接続している。
【００３７】
配線Ｌ５は、選択トランジスタＳＥＬのソースと垂直信号線２４とを電気的に接続している。配線Ｌ６は、リセットトランジスタＲＳＴのドレインと電源線ＶＤＤとを電気的に接続している。配線Ｌ７は、リセットトランジスタＲＳＴのゲート電極ＲＧ（後述の図４Ａ参照）と画素駆動線２３とを電気的に接続している。配線Ｌ８は、リセットトランジスタＲＳＴのソースと配線Ｌ２とを電気的に接続している。配線Ｌ９（第１配線の一例）は、転送トランジスタＴＲのゲート電極ＴＧと画素駆動線２３（図１参照）とを電気的に接続している。配線Ｌ１０は、ウェルコンタクト層と、基準電位（例えば、接地電位：０Ｖ）を供給する基準電位線とを電気的に接続している。
【００３８】
配線Ｌ１からＬ１０において、積層体の厚さ方向に延設されている部分はタングステン（Ｗ）で構成されており、積層体の厚さ方向と直交する方向（例えば、水平方向）に延設されている部分は銅（Ｃｕ）又はＣｕを主成分とするＣｕ合金で構成されている。ただし、本開示の実施形態において、配線Ｌ１からＬ１０を構成する材料は、これらに限定されず、他の材料で構成されていてもよい。
【００３９】
第２基板部２０は、上記の配線Ｌ１からＬ１０のうちの任意の配線（例えば、配線Ｌ１、Ｌ４からＬ７、Ｌ９、Ｌ１０）に接続する複数のパッド電極２２７を有する。複数のパッド電極２２７は、例えばＣｕ又はＣｕ合金で構成されている。
【００４０】
第３基板部３０は、第２基板部２０において第１基板部１０と向かい合う面の反対側（例えば、おもて面側）に配置されている。第３基板部３０は、半導体基板３０１と、半導体基板３０１のおもて面３０１ａ側を覆う絶縁膜３０４と、半導体基板３０１のおもて面３０１ａ側に設けられた複数の配線Ｌ３０と、複数の配線Ｌ３０にそれぞれ接続するパッド電極３０５と、を備える。なお、第３基板部３０は、後述するように、第２基板部２０とおもて面同士が貼り合わされている。このため、図３において、半導体基板３０１のおもて面３０１ａは下側を向いている。
【００４１】
半導体基板３０１は、例えば単結晶シリコンで構成されるシリコン基板である。半導体基板３０１のおもて面３０１ａ側には、ロジック回路３２（図１参照）を構成する複数のトランジスタや不純物拡散層が設けられている。絶縁膜３０４は、ロジック回路３２を構成する複数のトランジスタや不純物拡散層を覆っている。絶縁膜３０４には、これらのトランジスタや不純物拡散層に接続するコンタクトホールが設けられている。
【００４２】
配線Ｌ３０は、コンタクトホール内に設けられている。配線Ｌ３０において、第３基板部３０の厚さ方向に延設されている部分はチタン（Ｔｉ）又はコバルト（Ｃｏ）で構成されており、第３基板部３０厚さ方向と直交する方向（例えば、水平方向）に延設されている部分はＣｕ又はＣｕを主成分とするＣｕ合金で構成されている。ただし、本開示の実施形態において、配線Ｌ３０を構成する材料は、これらに限定されず、他の材料で構成されていてもよい。
【００４３】
配線Ｌ３０と半導体基板３０１との接続部には、シリサイド３９（例えば、チタンシリサイド（ＴｉＳｉ）又はコバルトシリサイド（ＣｏＳｉ））が形成されている。シリサイド３９によって、配線Ｌ３０と半導体基板３０１との接続がよりオーミックコンタクトに近いものとなり、接触抵抗が低減されている。これにより、ロジック回路３２の演算速度の高速化が図られている。
【００４４】
なお、第１基板部１０及び第２基板部２０には、シリサイドは形成されていない。これにより、第１基板部１０と第２基板部２０とを形成する際に、シリサイドの耐熱温度を超える温度での熱処理等が可能となっている。但し、本開示の実施形態はこれに限定されるものではなく、第１基板部１０及び第２基板部２０の少なくとも一方にシリサイドが形成されていてもよい。
【００４５】
複数のパッド電極３０５は、例えばＣｕ又はＣｕ合金で構成されている。撮像装置１の厚さ方向において、第３基板部３０のパッド電極３０５は、第２基板部２０のパッド電極２２７と向かい合って電気的に接続している。例えば、パッド電極３０５、２２７は、互いに向かい合った状態でＣｕ−Ｃｕ接合されて一体化している。これにより、第２基板部２０と第３基板部３０とが電気的に接続されるとともに、第２基板部２０と第３基板部３０との貼り合わせの強度が高められている。
【００４６】
図４Ａから図４Ｃは、本開示の実施形態１に係る画素ユニットＰＵの構成例を示す水平方向の断面図である。詳しく説明すると、図４Ａは、画素ユニットＰＵを図３に示す位置ｓｅｃ１で水平方向に切断した断面図である。位置ｓｅｃ１は、選択トランジスタＳＥＬのゲート電極ＳＧの上面及びリセットトランジスタＲＳＴのゲート電極ＲＧの上面と同じ高さの位置である。図４Ｂは、画素ユニットＰＵを図３に示す位置ｓｅｃ２で水平方向に切断した断面図である。位置ｓｅｃ２は、増幅トランジスタＡＭＰのゲート電極ＡＧの上面と同じ高さの位置である。図４Ｃは、画素ユニットＰＵを図３に示す位置ｓｅｃ３で水平方向に切断した断面図である。位置ｓｅｃ１は、転送トランジスタＴＲのゲート電極ＴＧの上面と同じ高さの位置である。
【００４７】
図４Ａから図４Ｃは、それぞれ１つの画素ユニットＰＵを示しており、積層体の厚さ方向（例えば、Ｚ軸方向）で互いに重なる位置関係にある。図４Ａに示す選択トランジスタＳＥＬ及びリセットトランジスタＲＳＴと、図４Ｂに示す増幅トランジスタＡＭＰと、図４Ｃに示す４つのセンサ画素１２は、Ｚ軸方向で互いに重なる。図４Ａに示すように、選択トランジスタＳＥＬ及びリセットトランジスタＲＳＴからなるトランジスタ群は、平面視で、画素ユニットＰＵの中心部に位置する。このトランジスタ群の外側に、配線Ｌ２、Ｌ９、Ｌ１０を含む配線群が位置する。この配線群は、平面視で、選択トランジスタＳＥＬ及びリセットトランジスタＲＳＴからなるトランジスタ群を挟んで左右対称に配置されている。また、第２半導体基板２２１には、素子分離層２２３によってトランジスタ群のソース及びドレインから電気的に分離されたウェル層が設けられている。このウェル層は、配線Ｌ１０を介して基準電位（例えば、接地電位：０Ｖ）に接続されている。
【００４８】
図４Ｂに示すように、増幅トランジスタＡＭＰは、平面視で、画素ユニットＰＵの中心部に位置する。積層体の厚さ方向において、増幅トランジスタＡＭＰと、選択トランジスタＳＥＬと、リセットトランジスタＲＳＴは、互いに重なる位置関係にある。また、平面視で、増幅トランジスタＡＭＰの外側に、配線Ｌ２、Ｌ９、Ｌ１０を含む配線群が位置する。この配線群は、平面視で、増幅トランジスタＡＭＰを挟んで左右対称に配置されている。
【００４９】
図４Ｃに示すように、１つの画素ユニットＰＵに含まれる４つのセンサ画素１２は、素子分離層１６を介して互いに近接して配置されている。また、４つのセンサ画素１２の各々において、フローティングディフュージョンＦＤとウェル層ＷＥとの間には、平面視で、転送トランジスタＴＲのゲート電極ＴＧが介在している。ゲート電極ＴＧによって、フローティングディフュージョンＦＤとウェル層ＷＥとの間が仕切られている。図３に示したように、フローティングディフュージョンＦＤ、ウェル層ＷＥ及びゲート電極ＴＧの下側に、フォトダイオードＰＤが位置する。
【００５０】
図５から図７は、複数の画素ユニットＰＵのレイアウト例を示す水平方向の断面図である。詳しく説明すると、図５は、撮像装置１を図３に示した位置ｓｅｃ３で切断した断面図である。図６は、撮像装置１を図３に示した位置ｓｅｃ２で切断した断面図である。図７は、第１基板部１０を図３に示した位置ｓｅｃ１で切断した断面図である。図５から図７に示すように、撮像装置１において、複数の画素ユニットＰＵは、Ｘ軸方向とＹ軸方向とにそれぞれ一定の間隔で並んで配置されている。画素ユニットＰＵは、Ｘ軸方向とＹ軸方向とにそれぞれ繰り返し配置されている。
【００５１】
次に、撮像装置１の製造方法について説明する。なお、撮像装置１は、成膜装置（ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）装置、スパッタ装置を含む）、イオン注入装置、熱処理装置、エッチング装置、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）装置、貼り合わせ装置など、各種の装置を用いて製造される。以下、これらの装置を、製造装置と総称する。
【００５２】
図８から図１４は、本開示の実施形態１に係る撮像装置１の製造方法を示す断面図である。図８に示すように、製造装置は、ＣＭＯＳプロセスを用いて、半導体基板１１のおもて面１１ａ側に、ウェル層ＷＥ、素子分離層１６、不純物拡散層１７、フォトダイオードＰＤ、転送トランジスタＴＲのゲート電極ＴＧ、フローティングディフュージョンＦＤ（図４Ｃ参照）、ウェルコンタクト層をそれぞれ形成する。次に、製造装置は、半導体基板１１のおもて面１１ａ側に絶縁膜１５を形成し、その表面を平坦化する。例えば、絶縁膜１５の形成はＣＶＤ法で行う。絶縁膜１５の平坦化はＣＭＰで行う。これにより、第１基板部１０が完成する。
【００５３】
次に、図９に示すように、製造装置は、第１基板部１０のおもて面１０ａ側に、第１半導体基板２１１を貼り合わせる。例えば、第１半導体基板２１１の裏面２１１ｂはシリコン酸化膜（ＳｉＯ）等の絶縁膜２１７で覆われている。製造装置は、第１基板部１０を構成する半導体基板１１のおもて面１１ａと、第１半導体基板２１１の裏面２１１ｂとを互いに対向させる。そして、製造装置は、半導体基板１１のおもて面１１ａを覆う絶縁膜１５と、第１半導体基板２１１の裏面２１１ｂを覆う絶縁膜２１７とを互いに密着させて、熱処理を施す。これにより、図９に示すように、絶縁膜１５、２１７が互いに一体化して層間絶縁膜５１となり、半導体基板１１と第１半導体基板２１１は層間絶縁膜５１を介して互いに接合される。その後、製造装置は、第１半導体基板２１１のおもて面２１１ａ側を研削して、第１半導体基板２１１を薄肉化する（すなわち、厚みを小さくする）。第１半導体基板２１１の箔肉化は、ＣＭＰで行う。
【００５４】
次に、図１０に示すように、製造装置は、ＣＭＯＳプロセスを用いて、箔肉化された第１半導体基板２１１のおもて面２１１ａ側に、素子分離層２１３と増幅トランジスタＡＭＰとを形成する。例えば、製造装置は、素子分離層２１３を形成した後、第２半導体基板２２１のおもて面２２１ａ上に増幅トランジスタＡＭＰのゲート電極ＡＧを形成する。次に、製造装置は、ゲート電極ＡＧの両側に増幅トランジスタＡＭＰのソース及びドレインを形成する。その後、製造装置は、第２半導体基板２２１のおもて面２２１ａ側に絶縁膜２１５をＣＶＤ法で形成し、その表面をＣＭＰ法で平坦化する。
【００５５】
次に、図１１に示すように、製造装置は、第１半導体基板２１１のおもて面２１１ａ側に、第２半導体基板２２１を貼り合わせる。例えば、第２半導体基板２２１の裏面２１１ｂはシリコン酸化膜（ＳｉＯ）等の絶縁膜２２５Ａで覆われている。絶縁膜２２５Ａは、絶縁膜２２５（図３参照）の一部である。製造装置は、第１半導体基板２１１のおもて面２１１ａと、第２半導体基板２２１の裏面２２１ｂとを互いに対向させる。そして、製造装置は、第１半導体基板２１１のおもて面２１１ａを覆う絶縁膜２１５と、第２半導体基板２２１の裏面２２１ｂを覆う絶縁膜２２５Ａとを互いに密着させて、熱処理を施す。これにより、図１１に示すように、絶縁膜２１５、２２５Ａが互いに一体化して層間絶縁膜５３となり、第１半導体基板２１１と第２半導体基板２２１は層間絶縁膜５３を介して互いに接合される。その後、製造装置は、第２半導体基板２２１のおもて面２２１ａ側を研削して、第２半導体基板２２１を薄肉化する。第２半導体基板２２１の箔肉化は、ＣＭＰで行う。
【００５６】
次に、図１２に示すように、製造装置は、第２半導体基板２２１を部分的に除去して、第２半導体基板２２１を平面視で島状に形成する。第２半導体基板２２１の部分的除去は、例えばフォトリソグラフィ技術を用いてレジストパターンを形成し、レジストパターンをマスクに第２半導体基板２２１をドライエッチングすることにより行われる。このドライエッチングでは、第２半導体基板２２１下の絶縁膜２２５Ａがエッチングストッパーとして用いる。
【００５７】
また、第２半導体基板２２１を島状に形成する工程と前後して、または並行して、製造装置は、第２半導体基板２２１のおもて面２２１ａ側に、素子分離層２２３と選択トランジスタＳＥＬとリセットトランジスタＲＳＴとをＣＭＯＳプロセスを用いて形成する。例えば、製造装置は、素子分離層２１３を形成した後、第２半導体基板２２１のおもて面２２１ａ上に選択トランジスタＳＥＬのゲート電極ＳＧとリセットトランジスタＲＳＴのゲート電極ＲＧとを形成する。ゲート電極ＳＧ、ＲＧは、同一の工程で同時に形成してもよい。次に、製造装置は、ゲート電極ＳＧの両側に選択トランジスタＳＥＬのソース及びドレインを形成する。また、製造装置は、ゲート電極ＲＧの両側にリセットトランジスタＲＳＴのソース及びドレインを形成する。選択トランジスタＳＥＬのソース及びドレインと、リセットトランジスタＲＳＴのソース及びドレインは、同一の工程で同時に形成してもよい。
【００５８】
なお、第２半導体基板２２１を島状に形成する工程は、後述する素子分離層２２３、選択トランジスタＳＥＬ及びリセットトランジスタＲＳＴを形成する工程の前に行ってもよいし、後に行ってもよいし、並行して行ってもよい。
【００５９】
素子分離層２２３、選択トランジスタＳＥＬ及びリセットトランジスタＲＳＴを形成する工程と、第２半導体基板２２１を島状に形成する工程とが行われた後、製造装置は、第２半導体基板２２１のおもて面２２１ａ側に絶縁膜２２５ＢをＣＶＤ法で形成する。絶縁膜２２５Ｂは、絶縁膜２２５の一部である。次に、製造装置は、絶縁膜２２５Ｂの表面をＣＭＰ法で平坦化する。
【００６０】
次に、図１３に示すように、製造装置は、図３、図４Ａから４Ｃに示した配線Ｌ１からＬ１０と、複数のパッド電極２２７と、絶縁膜２２５Ｃとを形成する。絶縁膜２２５Ｃは、絶縁膜２２５の一部である。例えば、製造装置は、絶縁膜又は半導体基板に対するコンタクトホールの形成工程と、絶縁膜上及びコンタクトホール内への金属材料の形成工程と、金属材料のパターニング工程と、絶縁膜の形成工程と、絶縁膜の平坦化工程とを複数回繰り返し行う。上述したように、垂直方向に延びる配線はタングステン（Ｗ）で形成し、水平方向に延びる配線とパッド電極はＣｕ又はＣｕ合金で形成する。製造装置は、パッド電極２２７を覆うように絶縁膜２２５Ｃを形成した後、絶縁膜２２５Ｃの表面をＣＭＰ法で平坦化して、絶縁膜２２５Ｃ下からパッド電極２２７のおもて面２２７ａを露出させる。これにより、第２基板部２０が完成する。
【００６１】
第１基板部１０及び第２基板部２０の形成工程と前後して、又は並行して、製造装置は、図１４に示すように、第３基板部３０を作製する。例えば、製造装置は、ＣＭＯＳプロセスを用いて、半導体基板３０１のおもて面３０１ａ側にロジック回路３２（図１参照）を形成する。ロジック回路３２の形成工程では、半導体基板３０１と配線Ｌ３０との接続領域にシリサイド３９を形成する。シリサイド３９は、半導体基板３０１を構成する材料と配線Ｌ３０を構成する材料との化合物で構成される。例えば、ロジック回路３２の形成工程では、ＣｏＳｉ２やＮｉＳｉなどのサリサイド（Ｓｅｌｆ  Ａｌｉｇｎｅｄ  Ｓｉｌｉｃｉｄｅ）プロセスを用いて、半導体基板３０１の不純物拡散領域の表面にシリサイドを形成する。
【００６２】
ここで、センサ画素１２は第１基板部１０に形成され、読み出し回路２２は第２基板部２０に形成され、ロジック回路３２は、第３基板部３０に形成される。第１基板部１０のセンサ画素１２や、第２基板部２０の読み出し回路２２にはシリサイドは形成されない。このため、上述のセンサ画素１２や読み出し回路２２を形成する工程では、シリサイドの耐熱温度に制限されることなく、熱酸化などの高温プロセスを行うことができる。
【００６３】
第３基板部３０が形成された後、製造装置は、第３基板部３０を構成する半導体基板３０１のおもて面３０１ａと、第２基板部２０を構成する第２半導体基板２２１のおもて面２２１ａとを互いに対向させる。そして、製造装置は、半導体基板３０１のおもて面３０１ａ側に位置する絶縁膜３０４と、第２半導体基板２２１のおもて面２２１ａ側に位置する絶縁膜２２５とを互いに密着させて、熱処理を施す。これにより、図３に示したように、絶縁膜３０４、２２５は互いに一体化して層間絶縁膜となり、第２半導体基板２２１と半導体基板３０１は層間絶縁膜を介して互いに接合される。第１基板部１０の半導体基板１１と、第２基板部２０の第１半導体基板２１１及び第２半導体基板２２１と、第３基板部３０の半導体基板３０１は、絶縁膜を介してシーケンシャルに積層される。
【００６４】
また、この熱処理を施す工程では、第３基板部３０のパッド電極３０５と第２基板部２０のパッド電極２２７とがＣｕ−Ｃｕ接合されて一体化する。このＣｕ−Ｃｕ接合が、第２基板部２０と第３基板部３０との接合強度の向上に大きく寄与する。以上の工程を経て、撮像装置１が完成する。
【００６５】
以上説明したように、本開示の実施形態１に係る撮像装置１は、光電変換を行うセンサ画素１２が設けられた第１基板部１０と、第１基板部１０のおもて面１２ａ側に配置され、センサ画素１２から出力された電荷に基づく画素信号を出力する読み出し回路２２を有する第２基板部２０と、を備える。第２基板部２０は、読み出し回路２２に含まれる増幅トランジスタＡＭＰが設けられた第１半導体基板２１１と、第１半導体基板２１１のおもて面２１１ａ側に配置され、読み出し回路２２に含まれる選択トランジスタＳＥＬとリセットトランジスタＲＳＴとが設けられた第２半導体基板２２１と、を有する。
【００６６】
これによれば、読み出し回路２２に含まれる全てのトランジスタが１枚の半導体基板に配置される場合と比べて、トランジスタの配置領域の面積を増大することができるので、読み出し回路２２のレイアウトの自由度が向上する。これにより、各画素ユニットＰＵで、増幅トランジスタＡＭＰのゲート面積を最大化することができ、良好なノイズ特性を実現することができる。増幅トランジスタＡＭＰの面積を最大化することによって、撮像装置１で生じるランダムノイズを低減することが可能となる。
【００６７】
（実施形態２）
上記の実施形態１では、第２基板部２０の製造方法として、第１半導体基板２１１上に第２半導体基板２２１を積層することを説明した。しかしながら、本開示の実施形態において、第２基板部２０の製造方法はこれに限定されない。
【００６８】
図１５及び図１６は、本開示の実施形態２に係る撮像装置１Ａの製造方法を示す断面図である。図１５において、第２半導体基板２２１のおもて面２２１ａ側に絶縁膜２１５を形成し、その表面を平坦化される工程までは、実施形態１と同じである。絶縁膜２１５が平坦化された後、製造装置は、絶縁膜２１５上に半導体膜２２１Ａを形成する。例えば、半導体膜２２１Ａとして、ポリシリコン（Ｐｏｌｙ−Ｓｉ）、ポリゲルマニウム（Ｐｏｌｙ−Ｇｅ）、ＩＧＺＯ（ＩｎＧａＺｎＯ）などの酸化物半導体、２Ｄ材料（原子１個から数個分の厚みしかない事実上の２次元材料）、ＩＩＩ−Ｖ族半導体のいずれか１つ、または、これらのいずれか１つ以上を含む積層膜などが挙げられる。
【００６９】
次に、図１６に示すように、製造装置は、半導体膜２２１Ａを部分的に除去して、半導体膜２２１Ａを平面視で島状に形成する。半導体膜２２１Ａの部分的除去は、例えばフォトリソグラフィ技術を用いてレジストパターンを形成し、レジストパターンをマスクに半導体膜２２１Ａをドライエッチングすることにより行われる。このドライエッチングでは、絶縁膜２１５がエッチングストッパーとして用いる。
【００７０】
また、半導体膜２２１Ａを島状に形成する工程と前後して、または並行して、製造装置は、半導体膜２２１Ａのおもて面２２１Ａａ側に、素子分離層２２３と選択トランジスタＳＥＬとリセットトランジスタＲＳＴ（図４Ａ参照）とをＣＭＯＳプロセスを用いて形成する。例えば、製造装置は、素子分離層２１３を形成した後、半導体膜２２１Ａのおもて面２２１Ａａ上に選択トランジスタＳＥＬのゲート電極ＳＧとリセットトランジスタＲＳＴのゲート電極ＲＧとを形成する。ゲート電極ＳＧ、ＲＧは、同一の工程で同時に形成してもよい。次に、製造装置は、ゲート電極ＳＧの両側に選択トランジスタＳＥＬのソース及びドレインを形成する。また、製造装置は、ゲート電極ＲＧの両側にリセットトランジスタＲＳＴのソース及びドレインを形成する。選択トランジスタＳＥＬのソース及びドレインと、リセットトランジスタＲＳＴのソース及びドレインは、同一の工程で同時に形成してもよい。
【００７１】
なお、半導体膜２２１Ａを島状に形成する工程は、後述する素子分離層２２３、選択トランジスタＳＥＬ及びリセットトランジスタＲＳＴを形成する工程の前に行ってもよいし、後に行ってもよいし、並行して行ってもよい。
【００７２】
これ以降の工程は、実施形態１と同じである。製造装置は、半導体膜２２１Ａのおもて面２２１Ａａ側に絶縁膜２２５Ｂ（図１２参照）を形成し、その表面を平坦化する。次に、製造装置は、図３、図４Ａから図４Ｃに示した配線Ｌ１からＬ１０と、複数のパッド電極２２７（図１３参照）と、絶縁膜２２５Ｃ（図１３参照）とを形成する。そして、製造装置は、絶縁膜２２５Ｃ下からパッド電極２２７のおもて面２２７ａ（図１３参照）を露出させる。これにより、第２基板部２０が完成する。第２基板部２０の形成後、製造装置は、第２基板部２０に第３基板部３０を貼り合わせる。これにより、撮像装置１Ａが完成する。
【００７３】
本開示の実施形態２に係る撮像装置１Ａは、光電変換を行うセンサ画素を有する第１基板部１０と、第１基板部１０のおもて面１２ａ側に配置され、センサ画素１２から出力された電荷に基づく画素信号を出力する読み出し回路２２を有する第２基板部２０Ａと、を備える。第２基板部２０Ａは、読み出し回路２２に含まれる増幅トランジスタＡＭＰが設けられた第１半導体基板２１１と、第１半導体基板２１１のおもて面２１１ａ側に配置され、読み出し回路２２に含まれる選択トランジスタＳＥＬとリセットトランジスタＲＳＴとが設けられた半導体膜２２１Ａと、を有する。
【００７４】
これによれば、読み出し回路２２に含まれるトランジスタが基板表面のみに配置される場合と比べて、トランジスタの配置領域の面積を増大することができるので、読み出し回路２２のレイアウトの自由度が向上する。これにより、各画素ユニットＰＵで、増幅トランジスタＡＭＰのゲート面積を最大化することができ、良好なノイズ特性を実現することができる。増幅トランジスタＡＭＰの面積を最大化することによって、撮像装置１で生じるランダムノイズを低減することが可能となる。
【００７５】
増幅トランジスタに要求されるノイズ特性と比べて、選択トランジスタ及びリセットトランジスタに要求されるノイズ特性は厳しくない。このため、実施形態２のように、選択トランジスタＳＥＬ及びリセットトランジスタＲＳＴを、単結晶の半導体基板ではなくポリシリコン等の半導体膜２２１Ａに形成する場合でも、撮像装置１Ａは良好なノイズ特性を実現することができる。
【００７６】
（その他の実施形態）
上記のように、本開示は実施形態及び変形例によって記載したが、この開示の一部をなす論述及び図面は本開示を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００７７】
例えば、上記の実施形態１では、第１半導体基板２１１に増幅トランジスタＡＭＰが設けられ、第２半導体基板２２１に選択トランジスタＳＥＬとリセットトランジスタＲＳＴとが設けられることを説明した。しかしながら、本開示の実施形態はこれに限定されない。第１半導体基板２１１に選択トランジスタＳＥＬとリセットトランジスタＲＳＴとが設けられ、第２半導体基板２２１に増幅トランジスタＡＭＰが設けられてもよい。または、第１半導体基板２１１に選択トランジスタＳＥＬ及びリセットトランジスタＲＳＴの一方と、増幅トランジスタＡＭＰとが設けられ、第２半導体基板２２１に選択トランジスタＳＥＬ及びリセットトランジスタＲＳＴの他方が設けられてもよい。
【００７８】
上記の実施形態２では、第１半導体基板２１１に増幅トランジスタＡＭＰが設けられ、半導体膜２２１Ａに選択トランジスタＳＥＬとリセットトランジスタＲＳＴとが設けられることを説明した。しかしながら、本開示の実施形態はこれに限定されない。第１半導体基板２１１に選択トランジスタＳＥＬとリセットトランジスタＲＳＴとが設けられ、半導体膜２２１Ａに増幅トランジスタＡＭＰが設けられてもよい。または、第１半導体基板２１１に選択トランジスタＳＥＬ及びリセットトランジスタＲＳＴの一方と、増幅トランジスタＡＭＰとが設けられ、半導体膜２２１Ａに選択トランジスタＳＥＬ及びリセットトランジスタＲＳＴの他方が設けられてもよい。
【００７９】
このように、本技術はここでは記載していない様々な実施形態等を含むことは勿論である。上述した実施形態及び変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があってもよい。
【００８０】
なお、本開示は以下のような構成も取ることができる。
（１）光電変換を行うセンサ画素を有する第１基板部と、
前記第１基板部の一方の面側に配置され、前記センサ画素から出力された電荷に基づく画素信号を出力する読み出し回路を有する第２基板部と、を備え、
前記第２基板部は、
前記読み出し回路に含まれる第１トランジスタが設けられた第１半導体基板と、
前記第１半導体基板の一方の面側に配置され、前記読み出し回路に含まれる第２トランジスタが設けられた第２半導体基板と、を有する撮像装置。
（２）光電変換を行うセンサ画素を有する第１基板部と、
前記第１基板部の一方の面側に配置され、前記センサ画素から出力された電荷に基づく画素信号を出力する読み出し回路を有する第２基板部と、を備え、
前記第２基板部は、
前記読み出し回路に含まれる第１トランジスタが設けられた第１半導体基板と、
前記第１半導体基板の一方の面側に配置され、前記読み出し回路に含まれる第２トランジスタが設けられた半導体膜と、を有する撮像装置。
（３）前記第２基板部の厚さ方向において、前記第１トランジスタと前記第２トランジスタは互いに重なる、前記（１）又は（２）に記載の撮像装置。
（４）前記センサ画素は、
光電変換素子と、
前記光電変換素子と電気的に接続された転送トランジスタと、
前記転送トランジスタを介して前記光電変換素子から出力された電荷を一時的に保持するフローティングディフュージョンと、を有し、
前記読み出し回路は、
前記フローティングディフュージョンの電位を所定の電位にリセットするリセットトランジスタと、
前記画素信号として、前記フローティングディフュージョンに保持された電荷のレベルに応じた電圧の信号を生成する増幅トランジスタと、
前記増幅トランジスタからの前記画素信号の出力タイミングを制御する選択トランジスタと、を有し、
前記第１トランジスタは、前記増幅トランジスタであり、
前記第２トランジスタは、前記リセットトランジスタ及び前記選択トランジスタである、前記（１）から（３）のいずれか１項に記載の撮像装置。
（５）複数の前記センサ画素に１つの前記読み出し回路が電気的に接続されて、１つの画素ユニットを構成しており、
前記第１基板部及び前記第２基板部を含む積層体の厚さ方向からの平面視で、前記画素ユニットの中心部に前記増幅トランジスタが位置する、前記（４）に記載の撮像装置。
（６）前記積層体は、前記センサ画素に電気的に接続する配線群、を有し、
前記配線群の少なくとも一部は、前記積層体の厚さ方向からの平面視で、前記増幅トランジスタを挟んで左右対称に配置されている、前記（５）に記載の撮像装置。
（７）前記第２基板部において前記第１基板部と向かい合う面の反対側に配置される第３基板部、をさらに備え、
前記第３基板部には、前記画素信号を処理するロジック回路が設けられている、前記（１）から（６）のいずれか１項に記載の撮像装置。
（８）前記第３基板部にシリサイドが設けられている、前記（７）に記載の撮像装置。
【符号の説明】
【００８１】
１、１Ａ  撮像装置
３  カラム信号処理回路
１０  第１基板部（ボトム基板）
１０ａ、１１ａ、１２ａ、２２１ａ、２２１ａ、２２１Ａａ、２２７ａ、３０１ａ  おもて面
１１、３０１  半導体基板
１２  センサ画素
１３  画素領域
１５、２１５、２１７、２２５、２２５Ａ、２２５Ｂ、２２５Ｃ、３０４  絶縁膜
１６、２１３、２２３  素子分離層
１７  不純物拡散層
２０、２０Ａ  第２基板部
２２  読み出し回路
２３  画素駆動線
２４  垂直信号線
３０  第３基板部
３２  ロジック回路
３３  垂直駆動回路
３４  カラム信号処理回路
３５  水平駆動回路
３６  システム制御回路
３９  シリサイド
５１、５３  層間絶縁膜
２１０  下側基板（ミドル基板）
２１１  第１半導体基板
２１１ｂ、２２１ｂ  裏面
２２０  上側基板（トップ基板）
２２１  第２半導体基板
２２１Ａ  半導体膜
２２７、３０５  パッド電極
ＡＧ  ゲート電極
ＡＭＰ  増幅トランジスタ
ＦＤ  フローティングディフュージョン
Ｌ１からＬ１０、Ｌ３０  配線
ＰＤ  フォトダイオード
ＰＵ  画素ユニット
ＲＧ  ゲート電極
ＲＳＴ  リセットトランジスタ
ｓｅｃ１、ｓｅｃ２、ｓｅｃ３  位置
ＳＥＬ  選択トランジスタ
ＳＧ  ゲート電極
ＴＧ  ゲート電極
ＴＲ  転送トランジスタ
ＶＤＤ  電源線
Ｖｏｕｔ  出力電圧
ＷＥ  ウェル層
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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