(57)【要約】【課題】アナログ−デジタル変換時に動作させる比較器の数を削減する。【解決手段】第２の比較回路１４が、２K個の時間比較回路ＴＤＳ［ｍ］のうち対象概略電圧範囲Ａ［ｘ］と対応する対象時間比較回路ＴＤＳ［ｘ］で、対象概略電圧範囲Ａ［ｘ］の上下に隣接する２つの隣接概略電圧範囲Ａ［ｘ＋１］，Ａ［ｘ−１］に関する電圧比較結果に含まれる比較動作時間差ＴＤＤを、２L個の詳細電圧範囲Ｂに対応する２L個の基準時間ＴＲと比較し、得られた時間比較結果から保持電圧ＶOTHが含まれる対象詳細電圧範囲Ｂ［ｘ］を示すＬビットの対象バイナリコードを生成する。【選択図】  図１
2020072320.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力電圧ＶINを異なる複数の基準電圧と並列的に比較し、得られた比較結果をＮ（Ｎは２以上の整数）ビットのデジタル変換出力ＤOUTに変換して出力するアナログ−デジタル変換器であって、
前記アナログ入力電圧ＶINをサンプリングして保持し、得られた保持電圧ＶOTHを出力するトラックアンドホールド回路と、
２K（Ｋは１以上でＮより小さい整数）＋２個の電圧比較器ＶＣＭＰ［ｎ］（ｎは０〜２K＋１の整数）を有し、前記電圧比較器ＶＣＭＰ［ｎ］ごとに、当該電圧比較器ＶＣＭＰ［ｎ］に割り当てられている基準電圧ＶＲ［ｎ］と前記保持電圧ＶOTHとを比較することにより、２K＋２個の電圧比較結果を出力する第１の比較回路と、
前記電圧比較結果をそれぞれラッチすることにより、予め設定されている２K個の概略電圧範囲Ａのうちから前記保持電圧ＶOTHが含まれる対象概略電圧範囲Ａ［ｘ］（ｘは１〜２Kの整数）を示す温度計コードを生成するラッチ回路と、
前記概略電圧範囲Ａのそれぞれに対応する２K個の時間比較回路ＴＤＳ［ｍ］（ｍは１〜２Kの整数）を有し、これら時間比較回路ＴＤＳ［ｍ］のうち前記対象概略電圧範囲Ａ［ｘ］と対応する対象時間比較回路ＴＤＳ［ｘ］で、前記対象概略電圧範囲Ａ［ｘ］の上下に隣接する２つの隣接概略電圧範囲Ａ［ｘ＋１］，Ａ［ｘ−１］に関する前記電圧比較結果に含まれる比較動作時間差ＴＤＤを、２L（Ｌ＝Ｎ−Ｋ）個の詳細電圧範囲Ｂに対応する２L個の基準時間ＴＲとそれぞれ比較し、得られた２L個の時間比較結果から、前記対象概略電圧範囲Ａ［ｘ］内で前記保持電圧ＶOTHが含まれる対象詳細電圧範囲Ｂ［ｘ］を示すＬビットの対象バイナリコードを生成し、前記対象時間比較回路ＴＤＳ［ｘ］以外の２K−１個の前記時間比較回路ＴＤＳ［ｙ］のそれぞれから出力されたＬビットの非対象バイナリコードと前記対象バイナリコードとを合わせたＬ×２Kビットの全バイナリコードを出力する第２の比較回路と、
前記ラッチ回路から出力された前記温度計コードに基づいて前記デジタル変換出力ＤOUTの上位Ｋビットのバイナリデータを生成するとともに、前記第２の比較回路から出力された前記全バイナリコードに基づいて前記デジタル変換出力ＤOUTの下位Ｌビットのバイナリデータを生成する出力回路と
を備えることを特徴とするアナログ−デジタル変換器。
【請求項２】
請求項１に記載のアナログ−デジタル変換器において、
前記第１の比較回路は、前記電圧比較器ＶＣＭＰ［ｎ］ごとに、当該電圧比較器ＶＣＭＰ［ｎ］に割り当てられている前記基準電圧ＶＲ［ｎ］と前記保持電圧ＶOTHとを比較し、ＶOTH＞ＶＲ［ｎ］であることを示す正側出力ＯＰ［ｎ］と、ＶOTH＜ＶＲ［ｎ］であることを示す負側出力ＯＮ［ｎ］とを、前記電圧比較結果として出力することを特徴とするアナログ−デジタル変換器。
【請求項３】
請求項２に記載のアナログ−デジタル変換器において、
前記ラッチ回路は、２K＋２個のラッチＬ［ｎ］を有し、これらラッチＬ［ｎ］で前記正側出力ＯＰ［ｎ］と前記負側出力ＯＮ［ｎ］とに基づきラッチ動作し、得られたラッチ出力に基づいて２K＋２ビットの前記温度計コードを生成することを特徴とするアナログ−デジタル変換器。
【請求項４】
請求項２または請求項３に記載のアナログ−デジタル変換器において、
前記時間比較回路ＴＤＳ［ｍ］は、２L個の時間比較器ＴＣＭＰ［ｉ］（ｉは１〜２Lの整数）を有し、自己が前記対象時間比較回路ＴＤＳ［ｘ］である場合、前記時間比較器ＴＣＭＰ［ｉ］で、前記電圧比較器ＶＣＭＰ［ｍ＋１］の前記正側出力ＯＰ［ｍ＋１］と、前記電圧比較器ＶＣＭＰ［ｍ−１］の前記負側出力ＯＮ［ｍ−１］との時間差からなる前記比較動作時間差ＴＤＤと、当該時間比較器ＴＣＭＰ［ｉ］に割り当てられた前記基準時間ＴＲ［ｉ］とを比較することにより、前記Ｌビットの対象バイナリコードを生成することを特徴とするアナログ−デジタル変換器。
【請求項５】
請求項４に記載のアナログ−デジタル変換器において、
前記時間比較器ＴＣＭＰ［ｉ］は、入力された前記正側出力ＯＰ［ｍ＋１］および前記負側出力ＯＮ［ｍ−１］のいずれか一方を前記基準時間ＴＲ［ｉ］だけ遅延させる遅延回路と、前記遅延回路から出力された前記正側出力ＯＰ［ｍ＋１］および前記負側出力ＯＮ［ｍ−１］に基づいてラッチ動作することにより、前記比較動作時間差ＴＤＤと前記基準時間ＴＲ［ｉ］の時間比較結果を示す１ビットのバイナリデータＤT［ｉ］を出力するラッチ回路とを備えることを特徴とするアナログ−デジタル変換器。
【請求項６】
請求項４または請求項５に記載のアナログ−デジタル変換器において、
前記時間比較回路ＴＤＳ［ｍ］は、前記電圧比較器ＶＣＭＰ［ｍ＋１］の前記正側出力ＯＰ［ｍ＋１］に基づいて前記時間比較器ＴＣＭＰ［ｉ］に対する前記負側出力ＯＮ［ｍ−１］の入力を切替制御するとともに、前記電圧比較器ＶＣＭＰ［ｍ−１］の前記負側出力ＯＮ［ｍ−１］に基づいて前記時間比較器ＴＣＭＰ［ｉ］に対する前記正側出力ＯＰ［ｍ＋１］の入力を切替制御する切替回路を有することを特徴とするアナログ−デジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ入力電圧を異なる複数の基準電圧と並列的に比較し、得られた比較結果をデジタルデータに変換して出力するアナログ−デジタル変換技術に関する。
【背景技術】
【０００２】
入力電圧を高速でアナログ−デジタル変換（以下、ＡＤ：Analog-to-Digital変換という）するＡＤ変換器の１つとして、フラッシュ型（並列型）のＡＤ変換器（Analog-to-Digital Converter）があり、光学系の受信器において広く使用されている。
図１４は、従来のフラッシュＡＤ変換器の構成を示すブロック図である。図１５は、従来のフラッシュＡＤ変換器での比較動作を示す説明図である。図１６は、従来のフラッシュＡＤ変換器の変換規則を示す説明図である。
【０００３】
従来、Ｎビットのアナログ−デジタル変換器５０は、図１４に示すように、主な回路として、１個のトラックアンドホールド回路５１、２N−１個の電圧比較器ＶＣＭＰを有する比較回路５２、２N−１個のＳＲラッチを有するラッチ回路５３、および１個のエンコーダ５４を備えている（例えば、非特許文献１など参照）。
【０００４】
トラックアンドホールド回路（Ｔ／Ｈ）５１は、アナログ入力電圧ＶINをサンプリングした後、一定周波数のクロック信号ＣＫに応じて保持出力する。比較回路５２は、トラックアンドホールド回路５１から保持出力された保持電圧ＶOTHを、２N−１個の異なる基準電圧ＶＲと２N−１個の電圧比較器ＶＣＭＰで並列的に比較し、得られた電圧比較結果（ＯＰ，ＯＮ）を出力する。ラッチ回路５３は、比較回路５２から出力された２N−１個の電圧比較結果（ＯＰ，ＯＮ）を、２N−１個のＳＲラッチで並列的にラッチして、２N−１個のデジタルビットＤＶを生成する。エンコーダ５４は、ラッチ回路５３から出力された２N−１個のＤＶをエンコードしてＮビットのバイナリコードからなるデジタル変換出力ＤOUTを出力する。
【０００５】
電圧比較器ＶＣＭＰは、ＣＫとＶOTHとＶＲを受け取って電圧比較結果として正側出力ＯＰと負側出力ＯＮを生成する。図１５に示すように、ＣＫがレベル「０」を示す期間は、ＯＰとＯＮは両方ともレベル「０」となる。ＣＫがレベル「１」に遷移すると、ＯＰとＯＮのいずれか一方が遅れ時間ＴＤだけ遅延した後にレベル「１」に遷移し、他方はレベル「０」のままとなる。したがって、ＶOTHがＶＲよりも小さい場合（ＶOTH＜ＶＲ）、ＯＮはレベル「１」となり、それゆえＤＶはレベル「０」となる。一方、ＶOTHがＶＲよりも大きい場合（ＶOTH＞ＶＲ）、ＯＰはレベル「１」となり、それゆえＤＶはレベル「１」となる。
【０００６】
このようにして、ＶOTHは、２N−１個の電圧比較器ＶＣＭＰで２N−１個の異なるＶＲと並列的に比較され、２N個の電圧範囲に割り当てられる。各電圧範囲において、ＶOTHの電圧値は、図１６の変換規則にしたがってＮビットのバイナリコードからなる変換出力ＤOUTに変換される。これにより、ＣＫの１サイクル毎にＮビットのバイナリコードからなるデジタル変換出力ＤOUTが生成されるため、高速動作が可能となる。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】Behzad Razavi、「The Flash ADC」、A Circuit for All Seasons、IEEE SOLID-STATE CIRCUITS MAGAZINE、Summer 2017
【非特許文献２】Il-Min Yiほか、「A Time-Based Receiver With 2-Tap Decision Feedback Equalizer for Single-Ended Mobile DRAM Interface」、IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 53, NO. 1, JANUARY 2018
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、このような従来技術では、高精度でＡＤ変換するためには、図１６の変換規則において多くの電圧範囲を設定する必要がある。したがって、アナログ−デジタル変換時に、多くのＣＭＰを並列動作させる必要があるため、結果として、アナログ−デジタル変換器全体の消費電力が大きくなるという問題点があった。
【０００９】
本発明はこのような課題を解決するためのものであり、アナログ−デジタル変換時に動作させる比較器の数を削減できるＡＤ変換技術を提供することを目的としている。
【課題を解決するための手段】
【００１０】
このような目的を達成するために、本発明にかかるアナログ−デジタル変換器は、アナログ入力電圧ＶINを異なる複数の基準電圧と並列的に比較し、得られた比較結果をＮ（Ｎは２以上の整数）ビットのデジタル変換出力ＤOUTに変換して出力するアナログ−デジタル変換器であって、前記アナログ入力電圧ＶINをサンプリングして保持し、得られた保持電圧ＶOTHを出力するトラックアンドホールド回路と、２K（Ｋは１以上でＮより小さい整数）＋２個の電圧比較器ＶＣＭＰ［ｎ］（ｎは０〜２K＋１の整数）を有し、前記電圧比較器ＶＣＭＰ［ｎ］ごとに、当該電圧比較器ＶＣＭＰ［ｎ］に割り当てられている基準電圧ＶＲ［ｎ］と前記保持電圧ＶOTHとを比較することにより、２K＋２個の電圧比較結果を出力する第１の比較回路と、前記電圧比較結果をそれぞれラッチすることにより、予め設定されている２K個の概略電圧範囲Ａのうちから前記保持電圧ＶOTHが含まれる対象概略電圧範囲Ａ［ｘ］（ｘは１〜２Kの整数）を示す温度計コードを生成するラッチ回路と、前記概略電圧範囲Ａのそれぞれに対応する２K個の時間比較回路ＴＤＳ［ｍ］（ｍは１〜２Kの整数）を有し、これら時間比較回路ＴＤＳ［ｍ］のうち前記対象概略電圧範囲Ａ［ｘ］と対応する対象時間比較回路ＴＤＳ［ｘ］で、前記対象概略電圧範囲Ａ［ｘ］の上下に隣接する２つの隣接概略電圧範囲Ａ［ｘ＋１］，Ａ［ｘ−１］に関する前記電圧比較結果に含まれる比較動作時間差ＴＤＤを、２L（Ｌ＝Ｎ−Ｋ）個の詳細電圧範囲Ｂに対応する２L個の基準時間ＴＲとそれぞれ比較し、得られた２L個の時間比較結果から、前記対象概略電圧範囲Ａ［ｘ］内で前記保持電圧ＶOTHが含まれる対象詳細電圧範囲Ｂ［ｘ］を示すＬビットの対象バイナリコードを生成し、前記対象時間比較回路ＴＤＳ［ｘ］以外の２K−１個の前記時間比較回路ＴＤＳ［ｙ］のそれぞれから出力されたＬビットの非対象バイナリコードと前記対象バイナリコードとを合わせたＬ×２Kビットの全バイナリコードを出力する第２の比較回路と、前記ラッチ回路から出力された前記温度計コードに基づいて前記デジタル変換出力ＤOUTの上位Ｋビットのバイナリデータを生成するとともに、前記第２の比較回路から出力された前記全バイナリコードに基づいて前記デジタル変換出力ＤOUTの下位Ｌビットのバイナリデータを生成する出力回路とを備えている。
【００１１】
また、本発明にかかる上記アナログ−デジタル変換器の一構成例は、前記第１の比較回路が、前記電圧比較器ＶＣＭＰ［ｎ］ごとに、当該電圧比較器ＶＣＭＰ［ｎ］に割り当てられている前記基準電圧ＶＲ［ｎ］と前記保持電圧ＶOTHとを比較し、ＶOTH＞ＶＲ［ｎ］であることを示す正側出力ＯＰ［ｎ］と、ＶOTH＜ＶＲ［ｎ］であることを示す負側出力ＯＮ［ｎ］とを、前記電圧比較結果として出力するようにしたものである。
【００１２】
また、本発明にかかる上記アナログ−デジタル変換器の一構成例は、前記ラッチ回路が、２K＋２個のラッチＬ［ｎ］を有し、これらラッチＬ［ｎ］で前記正側出力ＯＰ［ｎ］と前記負側出力ＯＮ［ｎ］とに基づきラッチ動作し、得られたラッチ出力に基づいて２K＋２ビットの前記温度計コードを生成するようにしたものである。
【００１３】
また、本発明にかかる上記アナログ−デジタル変換器の一構成例は、前記時間比較回路ＴＤＳ［ｍ］が、２L個の時間比較器ＴＣＭＰ［ｉ］（ｉは１〜２Lの整数）を有し、自己が前記対象時間比較回路ＴＤＳ［ｘ］である場合、前記時間比較器ＴＣＭＰ［ｉ］で、前記電圧比較器ＶＣＭＰ［ｍ＋１］の前記正側出力ＯＰ［ｍ＋１］と、前記電圧比較器ＶＣＭＰ［ｍ−１］の前記負側出力ＯＮ［ｍ−１］との時間差からなる前記比較動作時間差ＴＤＤと、当該時間比較器ＴＣＭＰ［ｉ］に割り当てられた前記基準時間ＴＲ［ｉ］とを比較することにより、前記Ｌビットの対象バイナリコードを生成するようにしたものである。
【００１４】
また、本発明にかかる上記アナログ−デジタル変換器の一構成例は、前記時間比較器ＴＣＭＰ［ｉ］が、入力された前記正側出力ＯＰ［ｍ＋１］および前記負側出力ＯＮ［ｍ−１］のいずれか一方を前記基準時間ＴＲ［ｉ］だけ遅延させる遅延回路と、前記遅延回路から出力された前記正側出力ＯＰ［ｍ＋１］および前記負側出力ＯＮ［ｍ−１］に基づいてラッチ動作することにより、前記比較動作時間差ＴＤＤと前記基準時間ＴＲ［ｉ］の時間比較結果を示す１ビットのバイナリデータＤT［ｉ］を出力するラッチ回路とを備えるものである。
【００１５】
また、本発明にかかる上記アナログ−デジタル変換器の一構成例は、前記時間比較回路ＴＤＳ［ｍ］が、前記電圧比較器ＶＣＭＰ［ｍ＋１］の前記正側出力ＯＰ［ｍ＋１］に基づいて前記時間比較器ＴＣＭＰ［ｉ］に対する前記負側出力ＯＮ［ｍ−１］の入力を切替制御するとともに、前記電圧比較器ＶＣＭＰ［ｍ−１］の前記負側出力ＯＮ［ｍ−１］に基づいて前記時間比較器ＴＣＭＰ［ｉ］に対する前記正側出力ＯＰ［ｍ＋１］の入力を切替制御する切替回路を有するものである。
【発明の効果】
【００１６】
本発明によれば、２K＋２個の電圧比較器と２L個の時間比較器とを、アナログ−デジタル変換時に動作させるだけで、保持電圧を示すＮ（Ｎ＝Ｋ＋Ｌ）ビットのデジタル変換出力を得ることができる。したがって、２N−１個の電圧比較器を並列的に動作させる場合と比較して、アナログ−デジタル変換時に動作させる比較器の数を効果的に削減でき、結果として、アナログ−デジタル変換器全体の消費電力を大幅に削減することが可能となる。
【００１７】
また、保持電圧と基準電圧との入力電圧差を遅延時間に変換する際に用いる電圧−時間変換特性として、良好な線形性を得ることができる。したがって、電圧−時間変換特性の分解能さらには変換速度に対する制限を低減でき、概略電圧範囲内に設定可能な詳細電圧範囲の数である２Lを増やすことができ、電圧比較器の数である２Kをより効果的に削減することが可能となる。
【図面の簡単な説明】
【００１８】
【図１】アナログ−デジタル変換器の構成を示すブロック図である。
【図２】正負出力端子を有する一般的な電圧比較器を示す回路図である。
【図３】図２の電圧比較器の動作を示す説明図である。
【図４】電圧比較器（連続）の入力電圧差と遅延時間との関係を示すグラフである。
【図５】電圧比較器（１つ置き）の入力電圧差と遅延時間との関係を示すグラフである。
【図６】時間比較回路の構成例を示す回路図である。
【図７】切替回路の回路構成例である。
【図８】時間比較器の回路構成例である。
【図９】出力回路の構成例を示す回路図である。
【図１０】ビットマスク回路の動作例である。
【図１１】第１の比較回路における電圧比較動作を示す説明図である。
【図１２】第２の比較回路における時間比較動作を示す説明図である。
【図１３】アナログ−デジタル変換時に動作する比較器数を示す説明図である。
【図１４】従来のフラッシュＡＤ変換器の構成を示すブロック図である。
【図１５】従来のフラッシュＡＤ変換器での比較動作を示す説明図である。
【図１６】従来のフラッシュＡＤ変換器の変換規則を示す説明図である。
【発明を実施するための形態】
【００１９】
次に、本発明の一実施の形態について図面を参照して説明する。
［アナログ−デジタル変換器］
まず、図１を参照して、本実施の形態にかかるアナログ−デジタル変換器１０について説明する。図１は、アナログ−デジタル変換器の構成を示すブロック図である。
【００２０】
このアナログ−デジタル変換器１０は、アナログ入力電圧ＶINを異なる複数の基準電圧ＶＲと並列的に比較し、得られた比較結果をＮ（Ｎは２以上の整数）ビットのデジタル変換出力ＤOUTに変換して出力するＡＤ変換器である。
【００２１】
図１に示すように、アナログ−デジタル変換器１０は、主な回路部として、トラックアンドホールド回路１１、第１の比較回路１２、ラッチ回路１３、第２の比較回路１４、および出力回路１５を備えている。
アナログ入力電圧ＶINは、トラックアンドホールド回路１１で標本化された後、第１の比較回路１２、ラッチ回路１３、および第２の比較回路１４で量子化され、出力回路１５でデジタル変換出力ＤOUTに符号化されて出力される。
【００２２】
［本発明の概要］
次に、本発明の概要について説明する。一般に、Ｎビットのアナログ−デジタル変換器は、２N個の電圧範囲を予め設定し、アナログ入力電圧ＶINが含まれる電圧範囲を示すデジタルコードをデジタル変換出力ＤOUTとして出力する。
本発明にかかるアナログ−デジタル変換器１０は、２K（Ｋは１以上でＮより小さい整数）個の概略電圧範囲Ａ［ｍ］（ｍは１〜２Kの整数）を予め設けるとともに、これらＡ［ｍ］ごとに２L（Ｌ＝Ｎ−Ｋ）個の詳細電圧範囲Ｂ［ｉ］を設け、第１の比較回路１２で、アナログ入力電圧ＶINが含まれる概略電圧範囲Ａ［ｍ］、すなわち対象概略電圧範囲Ａ［ｘ］を特定した後、第２の比較回路１４で対象概略電圧範囲Ａ［ｘ］内から、アナログ入力電圧ＶINが含まれる詳細電圧範囲Ｂ［ｘ］を特定するようにしたものである。
【００２３】
また、本発明にかかるアナログ−デジタル変換器１０は、詳細電圧範囲Ｂ［ｘ］を特定する際、アナログ入力電圧ＶINと詳細電圧範囲Ｂ［ｉ］とを、電圧領域（電圧ドメイン）で比較するのではなく時間領域（時間ドメイン）で比較するようにしたものである。
この際、第１の比較回路１２の電圧比較器ＶＣＭＰにおける、アナログ入力電圧ＶINと基準電圧ＶＲとの入力電圧差ΔＶと、その比較動作時に生じる遅延時間ΔＴとの関係に基づいた、電圧−時間変換を利用して、時間領域で比較するようにしたものである。
【００２４】
これにより、アナログ入力電圧ＶINを処理する必要がなくなり、第１の比較回路１２で得られた電圧比較結果に基づいて第２の比較回路１４で、アナログ入力電圧ＶINが含まれる詳細電圧範囲Ｂを特定でき、回路構成を簡素化できる。これら電圧差と遅延時間との関係、および電圧−時間変換については、後述の本発明の原理で詳細に説明する。
【００２５】
［アナログ−デジタル変換器の回路構成］
次に、図１を参照して、アナログ−デジタル変換器１０を構成する各回路部について説明する。
トラックアンドホールド回路（Ｔ／Ｈ）１１は、アナログ入力電圧ＶINをサンプリングして保持し、得られた保持電圧ＶOTHを出力する。
【００２６】
第１の比較回路１２は、２K（Ｋは１以上でＮより小さい整数）＋２個の電圧比較器ＶＣＭＰ［０］〜ＶＣＭＰ［２K＋１］を有している。第１の比較回路１２は、これら電圧比較器ＶＣＭＰ［ｎ］（ｎは０〜２K＋１の整数）で、２K＋２個の基準電圧ＶＲ［０］〜ＶＲ［２K＋１］のそれぞれと、トラックアンドホールド回路１１から出力された保持電圧ＶOTHとを並列的に比較することにより、電圧比較結果である２K＋２個の正側出力ＯＰ［０］〜ＯＰ［２K＋１］と負側出力ＯＮ［０］〜ＯＮ［２K＋１］を出力する。
【００２７】
ラッチ回路１３は、２K＋２個のラッチＬ［０］〜Ｌ［２K＋１］を有している。ラッチ回路１３は、第１の比較回路１２から出力された正側出力ＯＰ［０］〜ＯＰ［２K＋１］と負側出力ＯＮ［０］〜ＯＮ［２K＋１］に基づいて、それぞれのラッチＬをラッチ動作させることにより、予め設定されている２K個の概略電圧範囲Ａ［１］〜［２K］のうちから、保持電圧ＶOTHが含まれる対象概略電圧範囲Ａ［ｘ］（ｘは１〜２Kの整数）を示す、２K＋２ビットの温度計コードＤAを生成する。
【００２８】
ラッチ回路１３のラッチＬとしては、例えば前述した図１４のラッチ回路５３と同様にＮＡＮＤゲート回路を用いたＳＲラッチを用いればよいが、ＳＲラッチ動作を行うものであれば他の回路構成のラッチでもよい。この際、後述する時間比較回路ＴＤＳと同様に、基準電圧ＶＲ［ｎ］に対応するラッチＬ［ｎ］は、当該基準電圧ＶＲ［ｎ］を挟んで１つ置きに位置する、すなわち当該基準電圧ＶＲ［ｎ］に隣接する、基準電圧ＶＲ［ｎ−１］と基準電圧ＶＲ［ｎ＋１］に関する電圧比較結果を用いてラッチ動作する。
【００２９】
具体的には、ＳＲラッチ［ｎ］は、Ｓ入力端子に入力された基準電圧ＶＲ［ｎ−１］に関する電圧比較結果である正側出力ＯＰ［ｎ−１］と、Ｒ入力端子に入力された基準電圧ＶＲ［ｎ＋１］に関する電圧比較結果である負側出力ＯＮ［ｎ＋１］とに基づいてラッチ動作することにより、保持電圧ＶOTHと基準電圧ＶＲ［ｎ］との電圧比較結果を示す１ビットのバイナリデータを出力する。
【００３０】
第２の比較回路１４は、概略電圧範囲Ａのそれぞれに対応する２K個の時間比較回路ＴＤＳ［１］〜ＴＤＳ［２K］を有している。第２の比較回路１４は、これら時間比較回路ＴＤＳのうち対象概略電圧範囲Ａ［ｘ］と対応する対象時間比較回路ＴＤＳ［ｘ］で、対象概略電圧範囲Ａ［ｘ］内に設定されている２L（Ｌ＝Ｎ−Ｋ）個の詳細電圧範囲Ｂ［１］〜［２L］のうちから、保持電圧ＶOTHが含まれる対象詳細電圧範囲Ｂ［ｘ］を示すＬビットの対象バイナリコードＤB［ｘ］を生成し、対象時間比較回路ＴＤＳ［ｘ］以外の２K−１個の時間比較回路ＴＤＳ［ｙ］のそれぞれで生成されたＬビットの非対象バイナリコードＤB［ｙ］とを合わせて、Ｌ×２Kビットの全バイナリコードＤBを出力する。
【００３１】
出力回路１５は、ラッチ回路１３から出力された２K＋２ビットの温度計コードＤAに基づいてデジタル変換出力ＤOUTの上位Ｋビットのバイナリデータを生成するとともに、第２の比較回路１４から出力されたＬ×２Kビットの全バイナリコードＤBに基づいてデジタル変換出力ＤOUTの下位Ｌビットを生成することにより、アナログ入力電圧ＶINを示すＮビットのデジタル変換出力ＤOUTを生成して出力する。
【００３２】
［本発明の原理］
次に、本発明の原理について説明する。図２は、正負出力端子を有する一般的な電圧比較器を示す回路図である。図３は、図２の電圧比較器の動作を示す説明図である。
第１の比較回路１２では、図２に示すような、正側出力ＯＰと負側出力ＯＮとを出力する一般的な電圧比較器ＶＣＭＰを用いて、保持電圧ＶOTHと基準電圧ＶＲとを比較する。この際、電圧比較器ＶＣＭＰは、保持電圧ＶOTHと基準電圧ＶＲとの入力電圧差ΔＶ（＝｜ＶOTH−ＶＲ｜）に応じた長さだけ、比較動作時に遅延時間ΔＴが生じるという遅延特性を有している（例えば、非特許文献２など参照）。
【００３３】
図３に示すように、例えばＶOTH＜ＶＲの場合、正側出力ＯＰがレベル「１」となり、負側出力ＯＮがレベル「０」となる。この際、正側出力ＯＰの立ち上がりがトラックアンドホールド回路１１でのサンプリングに用いるクロック信号ＣＫの立ち上がりから遅延時間ΔＴだけ遅れる。この遅延時間ΔＴは、前述した遅延特性により、保持電圧ＶOTHと基準電圧ＶＲとの入力電圧差ΔＶ（＝｜ＶOTH−ＶＲ｜）が大きくなるにつれて単調増加する。
【００３４】
一方、ＶOTH＜ＶＲの場合、正側出力ＯＰがレベル「０」となり、負側出力ＯＮがレベル「１」となる。この際、負側出力ＯＮの立ち上がりがクロック信号ＣＫの立ち上がりから遅延時間ΔＴだけ遅れる。この遅延時間ΔＴは、保持電圧ＶOTHと基準電圧ＶＲとの入力電圧差ΔＶ（＝｜ＶOTH−ＶＲ｜）が大きくなるにつれて単調増加する。
【００３５】
図４は、電圧比較器（連続）の入力電圧差と遅延時間との関係を示すグラフである。図４に示すように、例えば、電圧比較器ＶＣＭＰ［ｎ＋１］において保持電圧ＶOTHと基準電圧ＶＲ［ｎ＋１］とを比較する場合、ＶOTHがＶＲ［ｎ＋１］からＶＲ［ｎ］側に離れて電圧値が低くなればなるほど、電圧−時間変換特性ｐに基づいて遅延時間ΔＴ［ｎ＋１］が大きくなる。一方、電圧比較器ＶＣＭＰ［ｎ＋１］に連続する電圧比較器ＶＣＭＰ［ｎ］において、保持電圧ＶOTHと基準電圧ＶＲ［ｎ］とを比較する場合、ＶOTHがＶＲ［ｎ］からＶＲ［ｎ＋１］側に離れて高くなればなるほど、電圧−時間変換特性ｎに基づいて遅延時間ΔＴ［ｎ］が大きくなる。
【００３６】
したがって、遅延時間ΔＴ［ｎ＋１］と遅延時間ΔＴ［ｎ］との比較動作時間差ＴＤＤ＝ΔＴ［ｎ＋１］−ΔＴ［ｎ］に着目すれば、保持電圧ＶOTHがＶＲ［ｎ］からＶＲ［ｎ＋１］へ向けて上昇するにしたがって、ＴＤＤがマイナス値からプラス値へ徐々に上昇し、中間位置でＴＤＤ＝０となる。このため、ＶＲ［ｎ］とＶＲ［ｎ＋１］との間に詳細電圧範囲Ｂ［ｉ］を複数設定しておけば、比較動作時間差ＴＤＤに基づいて、保持電圧ＶOTHがＶＲ［ｎ］とＶＲ［ｎ＋１］との間のどの位置に存在するかを特定できる。結果として、アナログ入力電圧ＶINと詳細電圧範囲Ｂ［ｉ］とを時間領域（時間ドメイン）で比較することが可能となる。
【００３７】
図４には、デジタル変換出力ＤOUTの最下位ビット（ＬＳＢ）から２ビット分、すなわち２ＬＳＢ分を１つの概略電圧範囲Ａに割り当てた例が示されており、ＶＲ［ｎ］とＶＲ［ｎ＋１］の間に４つの詳細電圧範囲Ｂを設けたことになる。これら詳細電圧範囲Ｂの境界に相当する３つの詳細基準電圧と対応して基準時間ＴＲ［１］，ＴＲ［２］，ＴＲ［３］を予め設定しておき、実際のＶOTHから得られた比較動作時間差ＴＤＤと比較すれば、ＶOTHが含まれる詳細電圧範囲Ｂを特定できる。
【００３８】
しかしながら、図４に示すように電圧−時間変換特性ｐ，ｎは指数関数的に変化し、電圧−時間変換に用いる区間において非線形となる。このような非線形性は、電圧−時間変換特性の分解能を制限する。これは、遅延時間ΔＴの低減により電圧−時間変換特性の傾きは大きく変化するため、電圧比較器ＶＣＭＰの出力パルス幅を狭くし、結果として変換速度と分解能を制限するからである。したがって、概略電圧範囲Ａ内に設定可能な詳細電圧範囲Ｂの数である２Lを増やすことができず、電圧比較器ＶＣＭＰの数である２Kを効果的に削減できなくなる。
【００３９】
ここで、図４に示すように、電圧−時間変換特性の傾きは、遅延時間ΔＴの長さにより変化しており、遅延時間ΔＴが長くなれば電圧−時間変換特性の傾きも緩やかになり、線形性が得られることがわかる。一方、遅延時間ΔＴの長さは、保持電圧ＶOTHと基準電圧ＶＲ［ｎ］との入力電圧差ΔＶが大きくなるほど長くなる。例えば、保持電圧ＶOTHを基準電圧ＶＲ［ｎ−１］と比較した場合、基準電圧ＶＲ［ｎ］と比較した際に得られる遅延時間ΔＴ［ｎ］より長い遅延時間ΔＴ［ｎ−１］が得られ、電圧−時間変換特性の傾きも緩やかになる。
【００４０】
本発明は、このような電圧比較器ＶＣＭＰに関する電圧−時間変換特性、および、遅延時間と入力電圧差との関係に着目し、概略電圧範囲Ａ［ｎ］内で保持電圧ＶOTHが含まれる詳細電圧範囲Ｂを特定する際、基準電圧ＶＲ［ｎ］および基準電圧ＶＲ［ｎ＋１］と保持電圧ＶOTHとの比較時における遅延時間ΔＴ［ｎ］，ΔＴ［ｎ＋１］の比較動作時間差ＴＤＤ［ｎ，ｎ＋１］ではなく、基準電圧ＶＲ［ｎ−１］および基準電圧ＶＲ［ｎ＋１］と保持電圧ＶOTHとの比較時における遅延時間ΔＴ［ｎ−１］，ΔＴ［ｎ＋１］の比較動作時間差ＴＤＤ［ｎ−１，ｎ＋１］を用いるようにしたものである。
【００４１】
図５は、電圧比較器（１つ置き）の入力電圧差と遅延時間との関係を示すグラフである。ここでは、図４と比較して、基準電圧ＶＲ［ｎ］を挟んで１つ置きに位置する（両側に隣接する）２つの基準電圧ＶＲ［ｎ−１］および基準電圧ＶＲ［ｎ＋１］と保持電圧ＶOTHとを比較した場合における、電圧−時間変換特性ｐ，ｎが示されている。
この場合、基準電圧はＶＲ［ｎ−１］＜ＶＲ［ｎ］であるため、その遅延時間はΔＴ［ｎ−１］＞ΔＴ［ｎ］となり、比較動作時間差はＴＤＤ［ｎ−１，ｎ＋１］＞ＴＤＤ［ｎ，ｎ＋１］となる。これにより、図５に示すように、電圧−時間変換特性ｐ，ｎの傾きが緩やかになり、概略電圧範囲Ａ［ｎ］の電圧−時間変換に用いる区間において、良好な線形性が得られる。
【００４２】
図５には、デジタル変換出力ＤOUTの８ＬＳＢ分を１つの概略電圧範囲Ａを割り当てた例が示されており、ＶＲ［ｎ］を挟んで８つの詳細電圧範囲Ｂを設けたことになる。これら詳細電圧範囲Ｂの境界に相当する８つの詳細基準電圧と対応して基準時間ＴＲ［１］，ＴＲ［２］，ＴＲ［３］を予め設定しておき、実際のＶOTHから得られた比較動作時間差ＴＤＤと比較すれば、ＶOTHが含まれる詳細電圧範囲Ｂを特定できる。したがって、図４の例と比較して、概略電圧範囲Ａ内に設定可能な詳細電圧範囲Ｂの数である２Lを増やすことができ、電圧比較器ＶＣＭＰの数である２Kを効果的に削減することが可能となる。
【００４３】
［時間比較回路］
次に、図６を参照して、時間比較回路ＴＤＳについて詳細に説明する。図６は、時間比較回路の構成例を示す回路図である。
図６に示すように、時間比較回路ＴＤＳ［ｍ］のそれぞれは、切替回路ＳＷ、２L個の時間比較器ＴＣＭＰ［１］〜ＴＣＭＰ［２L］、およびエンコーダＥＮＣを有している。
【００４４】
切替回路ＳＷは、電圧比較器ＶＣＭＰ［ｍ＋１］の正側出力ＯＰ［ｍ＋１］に基づいて時間比較器ＴＣＭＰ［ｉ］に対する負側出力ＯＮ［ｍ−１］の入力を切替制御するとともに、電圧比較器ＶＣＭＰ［ｍ−１］の負側出力ＯＮ［ｍ−１］に基づいて時間比較器ＴＣＭＰ［ｉ］に対する正側出力ＯＰ［ｍ＋１］の入力を切替制御する。
【００４５】
切替回路ＳＷのうち、正側入力端子ｉｎｐには、電圧比較器ＶＣＭＰ［ｍ＋１］の負側出力ＯＮ［ｍ＋１］が入力されており、負側入力端子ｉｎｎには、電圧比較器ＶＣＭＰ［ｍ−１］の正側出力ＯＰ［ｍ−１］が入力されている。
また、切替回路ＳＷのうち、正側イネーブル端子ｅｎｐには、電圧比較器ＶＣＭＰ［ｍ−１］の負側出力ＯＮ［ｍ−１］が入力されており、負側イネーブル端子ｅｎｎには、電圧比較器ＶＣＭＰ［ｍ＋１］の正側出力ＯＰ［ｍ＋１］が入力されている。
【００４６】
図７は、切替回路の回路構成例である。この切替回路ＳＷは、バッファ２１Ｐ，２１Ｎと、インバータ２２Ｐ，２２Ｎ，２４Ｐ，２４Ｎと、ＮＡＮＤ２３Ｐ，２３Ｎとから構成されている。
バッファ２１Ｐの入力端子は正側入力端子ｉｎｐに接続されており、バッファ２１Ｐの出力端子はＮＡＮＤ２３Ｐの一方の入力端子に接続されている。インバータ２２Ｐの入力端子は正側イネーブル端子ｅｎｐに接続されており、インバータ２２Ｐの出力端子はＮＡＮＤ２３Ｐの他方の入力端子に接続されている。
【００４７】
バッファ２１Ｎの入力端子は負側入力端子ｉｎｎに接続されており、バッファ２１Ｎの出力端子はＮＡＮＤ２３Ｎの一方の入力端子に接続されている。インバータ２２Ｎの入力端子は負側イネーブル端子ｅｎｎに接続されており、インバータ２２Ｎの出力端子はＮＡＮＤ２３Ｎの他方の入力端子に接続されている。
ＮＡＮＤ２３Ｐの出力端子はインバータ２４Ｐの入力端子に接続されており、インバータ２４Ｐの出力端子が切替回路ＳＷの出力端子ｏｐに接続されている。
ＮＡＮＤ２３Ｎの出力端子はインバータ２４Ｎの入力端子に接続されており、インバータ２４Ｎの出力端子が切替回路ＳＷの出力端子ｏｎに接続されている。
【００４８】
正側イネーブル端子ｅｎｐがイネーブルされた場合、正側入力端子ｉｎｐに入力されている信号、すなわち、電圧比較器ＶＣＭＰ［ｍ−１］の負側出力ＯＮ［ｍ−１］が、電圧比較結果ＴＩＰとして各時間比較器ＴＣＭＰへ転送出力される。また、正側イネーブル端子ｅｎｐがディスイネーブルされた場合、正側入力端子ｉｎｐの入力値に関係なく、信号「０」が電圧比較結果ＴＩＰとして固定的に出力される。
また、負側イネーブル端子ｅｎｎがイネーブルされた場合、負側入力端子ｉｎｎに入力されている信号、すなわち、電圧比較器ＶＣＭＰ［ｍ−１］の正側出力ＯＰ［ｍ−１］が、電圧比較結果ＴＩＮとして各時間比較器ＴＣＭＰへ転送出力される。また、負側イネーブル端子ｅｎｎがディスイネーブルされた場合、負側入力端子ｉｎｎの入力値に関係なく、信号「０」が電圧比較結果ＴＩＮとして固定的に出力される。
【００４９】
これにより、正側イネーブル端子ｅｎｐと負側イネーブル端子ｅｎｎの両方がイネーブルされた場合、自己が対象時間比較回路ＴＤＳ［ｘ］であると判定されて、切替回路ＳＷから電圧比較結果ＴＩＰ，ＴＩＮが出力される。
【００５０】
時間比較器ＴＣＭＰ［ｉ］は、切替回路ＳＷから電圧比較結果ＴＩＰ，ＴＩＮが入力された場合、これら電圧比較結果ＴＩＰ，ＴＩＮに基づいて、電圧比較器ＶＣＭＰ［ｍ＋１］の正側出力ＯＰ［ｍ＋１］と、電圧比較器ＶＣＭＰ［ｍ−１］の負側出力ＯＮ［ｍ−１］との時間差からなる比較動作時間差ＴＤＤと、当該時間比較器ＴＣＭＰ［ｉ］に割り当てられた基準時間ＴＲ［ｉ］とを比較することにより、１ビットのバイナリデータＤT［ｉ］を出力し、電圧比較結果ＴＩＰ，ＴＩＮが入力されなかった場合、「０」を示す１ビットのバイナリデータＤT［ｉ］を出力する。
【００５１】
すなわち、時間比較器ＴＣＭＰは、切替回路ＳＷから電圧比較結果ＴＩＰ，ＴＩＮが出力された場合に時間比較動作を実行し、電圧比較結果ＴＩＰ，ＴＩＮが出力されない場合には時間比較動作を実行しない。これにより、対象時間比較回路ＴＤＳ［ｘ］でのみ時間比較動作が実行され、対象時間比較回路ＴＤＳ［ｘ］以外の時間比較回路ＴＤＳ［ｙ］では時間比較動作が実行されないことになる。このため、アナログ−デジタル変換時に動作させる比較器の数を削減でき、結果として、アナログ−デジタル変換器１０全体の消費電力を削減できる。
【００５２】
図８は、時間比較器の回路構成例である。この時間比較器ＴＣＭＰは、遅延回路３０と、ＳＲラッチ３３とから構成されている。
遅延回路３０には、可変遅延回路３１Ｐ，３１Ｎと、インバータ３２Ｐ，３２Ｎとが設けられている。
【００５３】
可変遅延回路３１Ｐは、入力された電圧比較結果ＴＩＰを、遅延指示ＤＰ［ｉ］で指定された基準時間ＴＲ［ｉ］だけ遅延させた遅延信号ＴＲＰを出力する。可変遅延回路３１Ｎは、入力された電圧比較結果ＴＩＮを、遅延指示ＤＮ［ｉ］で指定された基準時間ＴＲ［ｉ］だけ遅延させた遅延信号ＴＲＮを出力する。これら遅延指示ＤＰ［ｉ］，遅延指示ＤＮ［ｉ］は固定信号でよいが、制御回路を設けて変更制御するようにしてもよい。
インバータ３２Ｐ，３２Ｎは、入力された遅延信号ＴＲＰ，ＴＲＮを波形成形し、遅延信号ＴＯＰ，ＴＯＮとして出力する。
【００５４】
ＳＲラッチ３３は、インバータ３２Ｐを介してＳ入力端子に入力された可変遅延回路３１Ｐからの遅延信号ＴＯＰと、インバータ３２Ｎを介してＲ入力端子に入力された可変遅延回路３１Ｎからの遅延信号ＴＯＮとに基づいてラッチ動作することにより、１ビットのバイナリデータＤT［ｉ］を出力する。この際、ラッチ動作により、Ｓ入力端子の遅延信号ＴＯＰがＲ入力端子の遅延信号ＴＯＮより先に立ち上がった場合、出力端子Ｑから出力されるバイナリデータＤT［ｉ］はレベル「１」となる。一方、Ｓ入力端子の遅延信号ＴＯＰがＲ入力端子の遅延信号ＴＯＮより遅れて立ち上がった場合、出力端子Ｑから出力されるバイナリデータＤT［ｉ］はレベル「０」となる。
【００５５】
これにより、例えば、電圧比較結果ＴＩＮが電圧比較結果ＴＩＰより比較動作時間差ＴＤＤだけ遅れていて、時間比較器ＴＣＭＰ［ｉ］で電圧比較結果ＴＩＰを基準時間ＴＲ［ｉ］だけ遅らせて得られたバイナリデータＤT［ｉ］が「１」を示した場合、比較動作時間差ＴＤＤは基準時間ＴＲ［ｉ］より長いことがわかる。また、時間比較器ＴＣＭＰ［ｉ＋１］で電圧比較結果ＴＩＰを、基準時間ＴＲ［ｉ］より長い基準時間ＴＲ［ｉ＋１］だけ遅らせて得られたバイナリデータＤT［ｉ＋１］が「０」を示した場合、比較動作時間差ＴＤＤは基準時間ＴＲ［ｉ＋１］より短いことがわかる。したがって、この例では、比較動作時間差ＴＤＤは基準時間ＴＲ［ｉ］と基準時間ＴＲ［ｉ＋１］との間に位置することになる。
【００５６】
エンコーダＥＮＣは、時間比較器ＴＣＭＰ［１］〜ＴＣＭＰ［２L］から出力された全バイナリデータＤT［１］〜ＤT［２L］をエンコードして、ＬビットのバイナリコードＤB［ｍ］を出力し、得られたバイナリコードＤB［ｍ］の全ビットが「１」を示すか否かに応じて「１」または「０」を示す１ビットのキャリービットＣ［ｍ］を出力する。
【００５７】
［出力回路］
次に、図９を参照して、出力回路１５について詳細に説明する。図９は、出力回路の構成例を示す回路図である。
図９に示すように、この出力回路１５は、ビットマスク回路１５Ａ、上位エンコーダ１５Ｂ、および下位セレクタ１５Ｃから構成されている。
【００５８】
ビットマスク回路１５Ａは、ラッチ回路１３から出力された２K＋２ビットの温度計コードＤAを、第２の比較回路１４の各時間比較回路ＴＤＳから出力された２KビットのキャリービットＣでマスクし、２Kビットのマスク温度計コードＤＭを出力する。
上位エンコーダ１５Ｂは、ビットマスク回路１５Ａからのマスク温度計コードＤＭをエンコードすることにより、Ｎビットのデジタル変換出力ＤOUTのうち、Ｋビットの上位バイナリデータＤＵを生成して出力する。
【００５９】
下位セレクタ１５Ｃは、第２の比較回路１４の各時間比較回路ＴＤＳから出力された２K×Ｌビットの全バイナリコードＤBのうちから、Ｋビットの上位バイナリデータＤＵに基づいていずれかＬビットのバイナリコードを選択することにより、Ｎビットのデジタル変換出力ＤOUTのうち、Ｌビットの下位バイナリデータＤＬを生成して出力する。
【００６０】
図１０は、ビットマスク回路の動作を示す説明図である。前述した図２に示したように、電圧比較器ＶＣＭＰは、正側出力ＯＰと負側出力ＯＮとを出力する。このため、これらＯＰ，ＯＮをラッチ回路１３でラッチした場合、温度計コードＤAのうち、隣接する２つの基準電圧ＶＲ［ｎ］と基準電圧ＶＲ［ｎ＋１］に対応する２つのビットが同時に「１」となる。
【００６１】
例えば、保持電圧ＶOTHが基準電圧ＶＲ［ｎ］と基準電圧ＶＲ［ｎ＋１］との間に位置する場合、基準電圧ＶＲ［ｎ］以下の基準電圧ＶＲを用いる電圧比較器ＶＣＭＰ［ｎ］，ＶＣＭＰ［ｎ−１］，…，ＶＣＭＰ［０］の正側出力ＯＰはすべて「１」となる。また、基準電圧ＶＲ［ｎ＋１］以上の基準電圧ＶＲを用いる電圧比較器ＶＣＭＰ［ｎ＋１］，ＶＣＭＰ［ｎ＋２］，…，ＶＣＭＰ［２K＋１］の負側出力ＯＮはすべて「１」となる。
【００６２】
一方、ラッチ回路１３のうち基準電圧ＶＲ［ｎ］と対応するＳＲラッチ［ｎ］は、前述したように、基準電圧ＶＲ［ｎ］を挟んで１つ置きに位置する基準電圧ＶＲ［ｎ−１］と基準電圧ＶＲ［ｎ＋１］に関する電圧比較結果を用いてラッチ動作する。
すなわち、ＳＲラッチ［ｎ］は、電圧比較器ＶＣＭＰ［ｎ−１］の正側出力ＯＰ［ｎ−１］と電圧比較器ＶＣＭＰ［ｎ＋１］の負側出力ＯＮ［ｎ＋１］とに基づいてラッチ動作をする。また、ＳＲラッチ［ｎ＋１］は、電圧比較器ＶＣＭＰ［ｎ］の正側出力ＯＰ［ｎ］と電圧比較器ＶＣＭＰ［ｎ＋２］の負側出力ＯＮ［ｎ＋２］とに基づいてラッチ動作をする。
【００６３】
この際、前述したように、正側出力ＯＰ［ｎ−１］と負側出力ＯＮ［ｎ＋１］が「１」となるだけでなく、正側出力ＯＰ［ｎ］と負側出力ＯＮ［ｎ＋２］も「１」となる。このため、ＳＲラッチ［ｎ］とＳＲラッチ［ｎ＋１］の両方の出力、すなわち隣接する２つの基準電圧ＶＲ［ｎ］と基準電圧ＶＲ［ｎ＋１］に対応する２つのビットが同時に「１」となる。
【００６４】
このような状況は、時間比較回路ＴＤＳでも生じる。前述の図６に示したように、時間比較回路ＴＤＳ［ｍ］は、対応する電圧比較器ＶＣＭＰ［ｍ］に隣接する２つの電圧比較器ＶＣＭＰ［ｍ＋１］と電圧比較器ＶＣＭＰ［ｍ−１］の電圧比較結果に基づいて、時間比較動作を行う。このため、例えば、保持電圧ＶOTHが基準電圧ＶＲ［ｍ］と基準電圧ＶＲ［ｍ＋１］の間に位置している場合、時間比較回路ＴＤＳ［ｍ］だけでなく、時間比較回路ＴＤＳ［ｍ＋１］も時間比較動作を行うことになり、時間比較回路ＴＤＳ［ｍ］と時間比較回路ＴＤＳ［ｍ＋１］から、時間比較結果であるＬビットのバイナリコードＤB［ｍ］とバイナリコードＤB［ｍ＋１］とが出力されることになる。
【００６５】
ここで、前述の図５に示したように、ＶＲ［ｎ］と対応する電圧比較器ＶＣＭＰ［ｍ］では、保持電圧ＶOTHが概略電圧範囲Ａ［ｎ］内に存在する場合のみ有効なバイナリコードＤB［ｍ］を出力し、保持電圧ＶOTHが概略電圧範囲Ａ［ｎ＋１］内に存在する場合、バイナリコードＤB［ｍ］の各ビットはすべて「１」を示すことになる。このような状態を示すのが前述したキャリービットＣ［ｍ］である。
【００６６】
したがって、キャリービットＣ［ｍ］が「１」を示す概略電圧範囲Ａ［ｎ］に関するバイナリコードＤB［ｍ］は無効であり、２Kビットのマスク温度計コードＤＭのうち、概略電圧範囲Ａ［ｎ］に関するビットも無効とする必要がある。
出力回路１５は、このような理由により、ビットマスク回路１５Ａで、２KビットのキャリービットＣに基づいて、２K＋２ビットの温度計コードＤAをマスクする。
【００６７】
図１０は、ビットマスク回路の動作例である。図１０に示すように、ビットマスク回路１５Ａは、入力された２KビットのキャリービットＣに基づいて、概略電圧範囲Ａ［ｎ］に対応した２K＋２ビットの温度計コードＤAのうち、最上位ビット（ＭＳＢ）と最下位ビット（ＬＳＢ）を除く２Kビット分をビットマスクし、２Kビットのマスク温度計コードＤＭを出力する。なお、図１０において、「Ｘ」は不定（ｄｏｎ’ｔ  ｃａｒｅ）を示している。
【００６８】
例えば、保持電圧ＶOTHが概略電圧範囲Ａ［１］内に存在する場合、キャリービットＣとして「０ＸＸ……ＸＸＸＸＸ」が入力されるため、ビットマスク回路１５Ａで温度計コードＤA「１Ｘ０００……０００００」のうちＬＳＢから２K＋１ビット目のみが「０」でマスクされ、ＭＳＢとＬＳＢを除外した２Kビットのマスク温度計コードＤＭ「００００……００００」が出力される。このマスク温度計コードＤＭは上位エンコーダ１５Ｂでエンコードされて、Ｋビットの上位バイナリデータＤＵ「００…０００」に変換される。
【００６９】
また、保持電圧ＶOTHが概略電圧範囲Ａ［２K］内に存在する場合、キャリービットＣとして「ＸＸＸ……ＸＸＸ１０」が入力されるため、ビットマスク回路１５Ａで温度計コードＤA「１１１１１……１１１Ｘ０」のうちＬＳＢから３ビット目が「１」でマスクされるとともにＬＳＢから２ビット目が「１」でマスクされ、ＭＳＢとＬＳＢを除外した２Kビットのマスク温度計コードＤＭ「１１１１……１１１０」が出力される。このマスク温度計コードＤＭは上位エンコーダ１５Ｂでエンコードされて、Ｋビットの上位バイナリデータＤＵ「１１…１１０」に変換される。
【００７０】
［本実施の形態の動作］
次に、図１１を参照して、本実施の形態にかかるアナログ−デジタル変換器１０の電圧比較動作および時間比較動作について説明する。図１１は、第１の比較回路における電圧比較動作を示す説明図である。図１２は、第２の比較回路における時間比較動作を示す説明図である。
以下では、基準電圧ＶＲ［ｍ］と対応する第２の比較回路１４の時間比較回路ＴＤＳ［ｍ］に着目し、時間比較回路ＴＤＳ［ｍ］が時間比較の対象とする、第１の比較回路１２の電圧比較器ＶＣＭＰ［ｍ−１］と電圧比較器ＶＣＭＰ［ｍ−１］の電圧比較動作と、これらＶＣＭＰ［ｍ−１］とＶＣＭＰ［ｍ−１］の電圧比較結果に基づくＴＤＳ［ｍ］での時間比較動作について説明する。
【００７１】
［電圧比較動作］
まず、電圧比較器ＶＣＭＰでの電圧比較動作について説明する。
第１の比較回路１２は、一定周波数のクロック信号ＣＫに同期して、各電圧比較器ＶＣＭＰ［ｍ］で、対応する基準電圧ＶＲ［ｍ］のそれぞれとトラックアンドホールド回路１１から出力された保持電圧ＶOTHとを並列的に比較し、電圧比較結果として正側出力ＯＰ［ｍ］と負側出力ＯＮ［ｍ］を出力する。
この際、前述したように、電圧比較器ＶＣＭＰ［ｍ］から出力される正側出力ＯＰ［ｍ］と負側出力ＯＮ［ｍ］の、立ち上がりエッジでのクロック信号ＣＫに対する遅延時間ΔＴ［ｍ］は、基準電圧ＶＲ［ｍ］と保持電圧ＶOTHとの入力電圧差ΔＶに応じて変化する。
【００７２】
図１１に示すように、例えば保持電圧がＶOTH＜ＶＲ［ｍ−１］である場合、ＶOTHとＶＲ［ｍ−１］との入力電圧差ΔＶ［ｍ−１］に比較して、ＶOTHとＶＲ［ｍ＋１］との入力電圧差ΔＶ［ｍ＋１］のほうが大きくなる（ΔＶ［ｍ−１］＜ΔＶ［ｍ＋１］）。このため、ＯＮ［ｍ−１］の遅延時間ΔＴ［ｍ−１］に比較して、ＯＰ［ｍ＋１］の遅延時間ΔＴ［ｍ＋１］のほうが長くなる（ΔＴ［ｍ−１］＜ΔＴ［ｍ＋１］）。この場合、ＯＮ［ｍ−１］がレベル「１」となるため、時間比較回路ＴＤＳ［ｍ］では時間比較動作は行われない。
【００７３】
また、保持電圧がＶＲ［ｍ−１］＜ＶOTH＜ＶＲ［ｍ＋１］であり、ＶOTHとＶＲ［ｍ−１］との入力電圧差ΔＶ［ｍ−１］に比較して、ＶOTHとＶＲ［ｍ＋１］との入力電圧差ΔＶ［ｍ＋１］のほうが小さい場合（ΔＶ［ｍ−１］＞ΔＶ［ｍ＋１］）、ＯＮ［ｍ−１］の遅延時間ΔＴ［ｍ−１］に比較して、ＯＰ［ｍ＋１］の遅延時間ΔＴ［ｍ＋１］のほうが短くなる（ΔＴ［ｍ−１］＞ΔＴ［ｍ＋１］）。このため、ＯＰ［ｍ＋１］に比較して、ＯＮ［ｍ−１］のほうが遅れて立ち上がることになる。この場合、ＯＮ［ｍ−１］とＯＰ［ｍ＋１］の両方がレベル「０」に維持されるため、時間比較回路ＴＤＳ［ｍ］で時間比較動作が行わる。この時間比較動作では、ΔＴ［ｍ−１］とΔＴ［ｍ＋１］との比較動作時間差ＴＤＤ［ｍ］が２L個の基準時間［ｉ］と時間比較される。
【００７４】
一方、保持電圧がＶＲ［ｍ−１］＜ＶOTH＜ＶＲ［ｍ＋１］で、入力電圧差がΔＶ［ｍ−１］＜ΔＶ［ｍ＋１］である場合、遅延時間はΔＴ［ｍ−１］＜ΔＴ［ｍ＋１］となる。このため、ＯＰ［ｍ＋１］に比較してＯＮ［ｍ−１］のほうが先に立ち上がることになる。この場合も、ＯＮ［ｍ−１］とＯＰ［ｍ＋１］の両方がレベル「０」に維持されるため、時間比較回路ＴＤＳ［ｍ］で時間比較動作が行わる。この時間比較動作では、ΔＴ［ｍ−１］とΔＴ［ｍ＋１］との比較動作時間差ＴＤＤ［ｍ］が２L個の基準時間［ｉ］と時間比較される。
【００７５】
また、保持電圧がＶOTH＞ＶＲ［ｍ＋１］である場合、ＶOTHとＶＲ［ｍ＋１］との入力電圧差ΔＶ［ｍ＋１］に比較して、ＶOTHとＶＲ［ｍ−１］との入力電圧差ΔＶ［ｍ−１］のほうが大きくなる（ΔＶ［ｍ−１］＞ΔＶ［ｍ＋１］）。このため、ＯＮ［ｍ＋１］の遅延時間ΔＴ［ｍ＋１］に比較して、ＯＰ［ｍ−１］の遅延時間ΔＴ［ｍ−１］のほうが長くなる（ΔＴ［ｍ−１］＞ΔＴ［ｍ＋１］）。この場合、ＯＰ［ｍ＋１］がレベル「１」となるため、時間比較回路ＴＤＳ［ｍ］では時間比較動作は行われない。
【００７６】
［時間比較動作］
次に、時間比較回路ＴＤＳでの時間比較動作について説明する。
前述の図６に示したように、時間比較回路ＴＤＳ［ｍ］の切替回路ＳＷは、電圧比較器ＶＣＭＰ［ｍ−１］の負側出力ＯＮ［ｍ−１］と電圧比較器ＶＣＭＰ［ｍ＋１］の正側出力ＯＰ［ｍ＋１］の両方がレベル「０」である場合、電圧比較器ＶＣＭＰ［ｍ−１］の正側出力ＯＰ［ｍ−１］と電圧比較器ＶＣＭＰ［ｍ＋１］の負側出力ＯＮ［ｍ＋１］とを、電圧比較結果ＴＩＰ，ＴＩＮとして各時間比較器ＴＣＭＰ［ｉ］に出力する。
【００７７】
時間比較器ＴＣＭＰ［ｉ］は、前述の図８に示したように、電圧比較結果ＴＩＰ，ＴＩＮの入力に応じて時間比較動作を開始する。まず、遅延回路３０は、可変遅延回路３１Ｐで遅延指示ＤＰ［ｉ］で指定された基準時間ＴＲ［ｉ］だけ、電圧比較結果ＴＩＰを遅延させ、遅延信号ＴＲＰを出力するとともに、可変遅延回路３１Ｎで遅延指示ＤＮ［ｉ］で指定された基準時間ＴＲ［ｉ］だけ、電圧比較結果ＴＩＮを遅延させ、遅延信号ＴＲＮを出力する。
【００７８】
ＳＲラッチ３３は、インバータ３２Ｐを介してＳ入力端子に入力された可変遅延回路３１Ｐからの遅延信号ＴＯＰと、インバータ３２Ｎを介してＲ入力端子に入力された可変遅延回路３１Ｎからの遅延信号ＴＯＮとに基づいてラッチ動作することにより、１ビットのバイナリデータＤT［ｉ］を出力する。この際、ラッチ動作により、Ｓ入力端子の遅延信号ＴＯＰがＲ入力端子の遅延信号ＴＯＮより先に立ち上がった場合、出力端子Ｑから出力されるバイナリデータＤT［ｉ］はレベル「１」となる。一方、Ｓ入力端子の遅延信号ＴＯＰがＲ入力端子の遅延信号ＴＯＮより遅れて立ち上がった場合、出力端子Ｑから出力されるバイナリデータＤT［ｉ］はレベル「０」となる。
【００７９】
これにより、例えば、図１１で示したように、電圧比較結果ＴＩＮが電圧比較結果ＴＩＰより比較動作時間差ＴＤＤ［ｍ］だけ遅れていて、時間比較器ＴＣＭＰ［ｉ］で電圧比較結果ＴＩＰを基準時間ＴＲ［ｉ］だけ遅らせて得られたバイナリデータＤT［ｉ］が「１」を示した場合、比較動作時間差ＴＤＤは基準時間ＴＲ［ｉ］より長いことがわかる。また、時間比較器ＴＣＭＰ［ｉ＋１］で電圧比較結果ＴＩＰを、基準時間ＴＲ［ｉ］より長い基準時間ＴＲ［ｉ＋１］だけ遅らせて得られたバイナリデータＤT［ｉ＋１］が「０」を示した場合、比較動作時間差ＴＤＤは基準時間ＴＲ［ｉ＋１］より短いことがわかる。したがって、この例では、比較動作時間差ＴＤＤは基準時間ＴＲ［ｉ］と基準時間ＴＲ［ｉ＋１］との間に位置することになる。
【００８０】
このようにして、図１２に示すように、第１の比較回路１２において、２K＋２個の電圧比較器ＶＣＭＰ［０］〜ＶＣＭＰ［２K＋１］で、２K個の概略電圧範囲Ａ［１］〜［２K］のそれぞれに対応する基準電圧ＶＲ［１］〜［２K］と保持電圧ＶOTHとが電圧比較され、保持電圧ＶOTHが含まれる対象概略電圧範囲Ａ［ｘ］が特定されることになる。
【００８１】
この後、第２の比較回路１４において、２K個の時間比較回路ＴＤＳ［１］〜ＴＤＳ［２K］のうち、対象時間比較回路ＴＤＳ［ｘ］で、対象概略電圧範囲Ａ［ｘ］の上下に隣接する２つの隣接概略電圧範囲Ａ［ｘ＋１］，Ａ［ｘ−１］に関する電圧比較結果に含まれる比較動作時間差ＴＤＤ［ｘ］に基づいて、対象概略電圧範囲Ａ［ｘ］内の２L個の時間比較回路ＴＤＳ［１］〜ＴＤＳ［２L］のうちから、保持電圧ＶOTHが含まれる対象詳細電圧範囲Ｂ［ｘ］が特定されることになる。
【００８２】
このようにして得られた、対象概略電圧範囲Ａ［ｘ］を示すＫビットのバイナリデータＤＵが、デジタル変換出力ＤOUTのうちの上位Ｋビットのバイナリデータに相当することになる。また、対象詳細電圧範囲Ｂ［ｘ］を示すＬビットのバイナリデータＤＬが、デジタル変換出力ＤOUTのうちの下位Ｌビットのバイナリデータに相当することになる。
出力回路１５は、これらＫビットのバイナリデータＤＵとＬビットのバイナリデータＤＬとを合わせて、保持電圧ＶOTHの変換結果であるＮ（＝Ｋ＋Ｌ）ビットのデジタル変換出力ＤOUTとして出力する。
【００８３】
図１３は、アナログ−デジタル変換時に動作する比較器数を示す説明図である。図１３に示すように、例えば１０ビット（Ｎ＝１０）のアナログ−デジタル変換を行う場合、前述した図１４の従来技術の回路構成によれば、１０２３個の電圧比較器を並列的に動作させる必要がある。一方、本発明の回路構成によれば、Ｋ＝３ビットでＬ＝７ビットの場合、電圧比較器ＶＣＭＰと時間比較器ＴＣＭＰとを合わせて２６６個の比較器を並列的に動作させるだけでよい。このため、アナログ−デジタル変換時に動作させる比較器数は、従来技術と比較して２６．０％に低減されることになる。
【００８４】
［本実施の形態の効果］
このように、本実施の形態は、第２の比較回路１４が、２K個の時間比較回路ＴＤＳ［ｍ］のうち対象概略電圧範囲Ａ［ｘ］と対応する対象時間比較回路ＴＤＳ［ｘ］で、対象概略電圧範囲Ａ［ｘ］の上下に隣接する２つの隣接概略電圧範囲Ａ［ｘ＋１］，Ａ［ｘ−１］に関する電圧比較結果に含まれる比較動作時間差ＴＤＤを、２L個の詳細電圧範囲Ｂに対応する２L個の基準時間ＴＲと比較し、得られた時間比較結果から保持電圧ＶOTHが含まれる対象詳細電圧範囲Ｂ［ｘ］を示すＬビットの対象バイナリコードＤB［ｘ］を生成するようにしたものである。
【００８５】
そして、出力回路１５が、第１の比較回路１２からの電圧比較結果をラッチ回路１３でラッチして得られた、保持電圧ＶOTHが含まれる対象概略電圧範囲Ａ［ｘ］を示す２K＋２ビットの温度計コードＤAに基づいて、デジタル変換出力ＤOUTの上位Ｋビットのバイナリデータを生成し、第２の比較回路１４で得られたＬ×２Kビットの全バイナリコードＤBに基づいて、デジタル変換出力ＤOUTの下位ＬビットのバイナリデータＤＬを生成するようにしたものである。
【００８６】
これにより、第２の比較回路１４において、２K個の時間比較回路ＴＤＳ［１］〜ＴＤＳ［２K］のうち、対象時間比較回路ＴＤＳ［ｘ］で、対象概略電圧範囲Ａ［ｘ］の上下に隣接する２つの隣接概略電圧範囲Ａ［ｘ＋１］，Ａ［ｘ−１］に関する電圧比較結果に含まれる比較動作時間差ＴＤＤ［ｘ］に基づいて、対象概略電圧範囲Ａ［ｘ］内の２L個の時間比較回路ＴＤＳ［１］〜ＴＤＳ［２L］のうちから、保持電圧ＶOTHが含まれる対象詳細電圧範囲Ｂ［ｘ］が特定されることになる。
【００８７】
したがって、第１の比較回路１２に設けられた２K＋２個の電圧比較器ＶＣＭＰと、対象時間比較回路ＴＤＳ［ｘ］に設けられた２L個の時間比較器ＴＣＭＰとを、アナログ−デジタル変換時に動作させるだけで、保持電圧ＶOTHを示すＮ（Ｎ＝Ｋ＋Ｌ）ビットのデジタル変換出力ＤOUTを得ることができる。したがって、２N−１個の電圧比較器を並列的に動作させる場合と比較して、アナログ−デジタル変換時に動作させる比較器の数を効果的に削減でき、結果として、アナログ−デジタル変換器１０全体の消費電力を大幅に削減することが可能となる。
【００８８】
また、対象時間比較回路ＴＤＳ［ｘ］で基準時間ＴＲと比較する比較動作時間差ＴＤＤとして、対象概略電圧範囲Ａ［ｘ］の上下に隣接する２つの隣接概略電圧範囲Ａ［ｘ＋１］，Ａ［ｘ−１］に関する電圧比較結果に含まれる比較動作時間差ＴＤＤを用いるようにしたので、保持電圧ＶOTHとＶＲ［ｎ］との入力電圧差ΔＶを遅延時間ΔＴに変換する際に用いる電圧−時間変換特性として、良好な線形性を得ることができる。したがって、電圧−時間変換特性の分解能さらには変換速度に対する制限を低減でき、概略電圧範囲Ａ内に設定可能な詳細電圧範囲Ｂの数である２Lを増やすことができ、電圧比較器ＶＣＭＰの数である２Kをより効果的に削減することが可能となる。
【００８９】
また、本実施の形態において、第１の比較回路１２が、電圧比較器ＶＣＭＰ［ｎ］ごとに、当該電圧比較器ＶＣＭＰ［ｎ］に割り当てられている基準電圧ＶＲ［ｎ］と保持電圧ＶOTHとを比較し、ＶOTH＞ＶＲ［ｎ］であることを示す正側出力ＯＰ［ｎ］と、ＶOTH＜ＶＲ［ｎ］であることを示す負側出力ＯＮ［ｎ］とを、電圧比較結果として出力するようにしてもよい。
これにより、保持電圧ＶOTHとＶＲ［ｎ］との入力電圧差ΔＶを時間領域（時間ドメイン）に含む電圧比較結果を効率よく得ることができる。
【００９０】
また、本実施の形態において、ラッチ回路１３が、２K＋２個のラッチＬ［ｎ］を有し、これらラッチＬ［ｎ］で正側出力ＯＰ［ｎ］と負側出力ＯＮ［ｎ］とに基づきラッチ動作し、得られたラッチ出力に基づいて２K＋２ビットの温度計コードＤAを生成するようにしてもよい。
これにより、第１の比較回路１２で得られた電圧比較結果に基づいて、予め設定されている２K個の概略電圧範囲Ａのうちから保持電圧ＶOTHが含まれる対象概略電圧範囲Ａ［ｘ］を示す温度計コードＤAを効率よく生成することができる。
【００９１】
また、本実施の形態において、時間比較回路ＴＤＳ［ｍ］が、２L個の時間比較器ＴＣＭＰ［ｉ］を有し、自己が対象時間比較回路ＴＤＳ［ｘ］である場合、時間比較器ＴＣＭＰ［ｉ］で、電圧比較器ＶＣＭＰ［ｍ＋１］の正側出力ＯＰ［ｍ＋１］と、電圧比較器ＶＣＭＰ［ｍ−１］の負側出力ＯＮ［ｍ−１］との時間差からなる比較動作時間差ＴＤＤと、当該時間比較器ＴＣＭＰ［ｉ］に割り当てられた基準時間ＴＲ［ｉ］とを比較することにより、Ｌビットの対象バイナリコードＤB［ｘ］を生成するようにしてもよい。
これにより、回路間の接続を切り替えるだけで、新たな回路を追加することなく、保持電圧ＶOTHとＶＲ［ｎ］との入力電圧差ΔＶを遅延時間ΔＴに変換する際に用いる電圧−時間変換特性として、良好な線形性を得ることができる。
【００９２】
また、本実施の形態において、時間比較器ＴＣＭＰ［ｉ］の遅延回路３０で、入力された正側出力ＯＰ［ｍ＋１］および負側出力ＯＮ［ｍ−１］のいずれか一方を基準時間ＴＲ［ｉ］だけ遅延させ、ＳＲラッチ３３で、遅延回路３０から出力された正側出力ＯＰ［ｍ＋１］および負側出力ＯＮ［ｍ−１］に基づいてラッチ動作することにより、比較動作時間差ＴＤＤと基準時間ＴＲ［ｉ］の時間比較結果を示す１ビットのバイナリデータＤT［ｉ］を出力するようにしてもよい。
これにより、極めて簡素な回路構成で、入力された正側出力ＯＰ［ｍ＋１］と負側出力ＯＮ［ｍ−１］とに含まれる比較動作時間差ＴＤＤ［ｍ］を、基準時間ＴＲ［ｉ］と時間比較することができる。
【００９３】
また、本実施の形態において、時間比較回路ＴＤＳ［ｍ］の切替回路ＳＷで、電圧比較器ＶＣＭＰ［ｍ＋１］の正側出力ＯＰ［ｍ＋１］に基づいて時間比較器ＴＣＭＰ［ｉ］に対する負側出力ＯＮ［ｍ−１］の入力を切替制御するとともに、電圧比較器ＶＣＭＰ［ｍ−１］の負側出力ＯＮ［ｍ−１］に基づいて時間比較器ＴＣＭＰ［ｉ］に対する正側出力ＯＰ［ｍ＋１］の入力を切替制御するようにしてもよい。
これにより、極めて簡素な回路構成で、保持電圧ＶOTHが含まれる対象概略電圧範囲Ａ［ｘ］と対応する対象時間比較回路ＴＤＳ［ｘ］のみで、時間比較動作を実行させることができ、アナログ−デジタル変換時に動作させる比較器の数を効果的に削減することができる。
【００９４】
［実施の形態の拡張］
以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。
【符号の説明】
【００９５】
１０…アナログ−デジタル変換器、１１…トラックアンドホールド回路、１２…第１の比較回路、ＶＣＭＰ…電圧比較器、１３…ラッチ回路、１４…第２の比較回路、ＴＤＳ…時間比較回路、ＳＷ…切替回路、ＴＣＭＰ…時間比較器、ＥＮＣ…エンコーダ、１５…出力回路、１５Ａ…ビットマスク回路、１５Ｂ…上位エンコーダ、１５Ｃ…下位セレクタ、２１Ｐ，２１Ｎ…バッファ、２２Ｐ，２２Ｎ，２４Ｐ，２４Ｎ…インバータ、２３Ｐ，２３Ｎ…ＮＡＮＤ、３０…遅延回路、３１Ｐ，３１Ｎ…可変遅延回路、３２Ｐ，３２Ｎ…インバータ、３３…ＳＲラッチ、ＶIN…アナログ入力電圧、ＶOTH…保持電圧、ＶＲ…基準電圧、ＯＰ…正側出力、ＯＮ…負側出力、ＤA…温度計コード、ＤB…バイナリコード、Ｃ…キャリービット、ＤOUT…デジタル変換出力。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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