(57)【要約】【課題】外来ノイズによってＭＯＳトランジスターが破壊されるおそれを低減することが可能な半導体集積回路を提供すること。【解決手段】第１のＮ型領域及び第２のＮ型領域を有し、前記第１のＮ型領域に第１の電源電圧が供給されるＮＭＯＳトランジスターである第１のＭＯＳトランジスターと、第３のＮ型領域及び第４のＮ型領域を有し、前記第３のＮ型領域に前記第１の電源電圧よりも高い第２の電源電圧が供給されるＮＭＯＳトランジスターである第２のＭＯＳトランジスターと、Ｐ＋領域とを含み、前記Ｐ＋領域は、前記第１の電源電圧が供給され、半導体基板の平面視において、前記第１のＭＯＳトランジスターと前記第２のＭＯＳトランジスターとは、隣り合って配置され、前記Ｐ＋領域は、前記第１のＮ型領域と前記第３のＮ型領域との間に位置する、半導体集積回路。【選択図】図６
2020072171.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に設けられた第１のＭＯＳトランジスター、第２のＭＯＳトランジスター及びＰ＋領域と、を含み、
前記第１のＭＯＳトランジスターは、第１のＮ型領域及び第２のＮ型領域を有し、前記第１のＮ型領域に第１の電源電圧が供給されるＮＭＯＳトランジスターであり、
前記第２のＭＯＳトランジスターは、第３のＮ型領域及び第４のＮ型領域を有し、前記第３のＮ型領域に前記第１の電源電圧よりも高い第２の電源電圧が供給されるＮＭＯＳトランジスターであり、
前記Ｐ＋領域は、前記第１の電源電圧が供給され、
前記半導体基板の平面視において、
前記第１のＭＯＳトランジスターと前記第２のＭＯＳトランジスターとは、隣り合って配置され、
前記Ｐ＋領域は、前記第１のＮ型領域と前記第３のＮ型領域との間に位置する、半導体集積回路。
【請求項２】
前記半導体基板の平面視において、
前記第４のＮ型領域は、前記第１のＮ型領域と前記第３のＮ型領域との間に位置する、請求項１に記載の半導体集積回路。
【請求項３】
半導体基板と、
前記半導体基板に設けられた第１のＭＯＳトランジスター及び第２のＭＯＳトランジスターと、を含み、
前記第１のＭＯＳトランジスターは、第１のＮ型領域及び第２のＮ型領域を有し、前記第１のＮ型領域に第１の電源電圧が供給されるＮＭＯＳトランジスターであり、
前記第２のＭＯＳトランジスターは、第３のＮ型領域及び第４のＮ型領域を有し、前記第３のＮ型領域に前記第１の電源電圧よりも高い第２の電源電圧が供給されるＮＭＯＳトランジスターであり、
前記半導体基板の平面視において、
前記第１のＭＯＳトランジスターと前記第２のＭＯＳトランジスターとは、隣り合って配置され、
前記第４のＮ型領域は、前記第１のＮ型領域と前記第３のＮ型領域との間に位置する、半導体集積回路。
【請求項４】
前記半導体基板に設けられた第３のＭＯＳトランジスター及び第４のＭＯＳトランジスターを含み、
前記第３のＭＯＳトランジスターは、第５のＮ型領域及び第６のＮ型領域を有し、前記第５のＮ型領域に前記第１の電源電圧が供給されるＮＭＯＳトランジスターであり、
前記第４のＭＯＳトランジスターは、第７のＮ型領域及び第８のＮ型領域を有し、前記第７のＮ型領域に前記第１の電源電圧よりも高い第３の電源電圧が供給されるＮＭＯＳトランジスターであり、
前記半導体基板の平面視において、
前記第１のＭＯＳトランジスターと前記第３のＭＯＳトランジスターとは、隣り合って配置され、
前記第２のＭＯＳトランジスターと前記第４のＭＯＳトランジスターとは、隣り合って配置され、
前記第１のＮ型領域及び前記第３のＮ型領域は、前記第５のＮ型領域と前記第７のＮ型領域との間に位置する、請求項１乃至３のいずれか一項に記載の半導体集積回路。
【請求項５】
半導体基板と、
前記半導体基板に設けられた第１のＭＯＳトランジスター、第２のＭＯＳトランジスター及びＮ＋領域と、を含み、
前記第１のＭＯＳトランジスターは、第１のＰ型領域及び第２のＰ型領域を有し、前記第１のＰ型領域に第１の電源電圧が供給されるＰＭＯＳトランジスターであり、
前記第２のＭＯＳトランジスターは、第３のＰ型領域及び第４のＰ型領域を有し、前記第３のＰ型領域に前記第１の電源電圧よりも低い第２の電源電圧が供給されるＰＭＯＳトランジスターであり、
前記Ｎ＋領域は、前記第２の電源電圧が供給され、
前記半導体基板の平面視において、
前記第１のＭＯＳトランジスターと前記第２のＭＯＳトランジスターとは、隣り合って配置され、
前記Ｎ＋領域は、前記第１のＰ型領域と前記第３のＰ型領域との間に位置する、半導体集積回路。
【請求項６】
前記半導体基板の平面視において、
前記第４のＰ型領域は、前記第１のＰ型領域と前記第３のＰ型領域との間に位置する、請求項５に記載の半導体集積回路。
【請求項７】
半導体基板と、
前記半導体基板に設けられた第１のＭＯＳトランジスター及び第２のＭＯＳトランジスターと、を含み、
前記第１のＭＯＳトランジスターは、第１のＰ型領域及び第２のＰ型領域を有し、前記第１のＰ型領域に第１の電源電圧が供給されるＰＭＯＳトランジスターであり、
前記第２のＭＯＳトランジスターは、第３のＰ型領域及び第４のＰ型領域を有し、前記第３のＰ型領域に前記第１の電源電圧よりも低い第２の電源電圧が供給されるＰＭＯＳトランジスターであり、
前記半導体基板の平面視において、
前記第１のＭＯＳトランジスターと前記第２のＭＯＳトランジスターとは、隣り合って配置され、
前記第４のＰ型領域は、前記第１のＰ型領域と前記第３のＰ型領域との間に位置する、半導体集積回路。
【請求項８】
前記半導体基板に設けられた第３のＭＯＳトランジスター及び第４のＭＯＳトランジスターを含み、
前記第３のＭＯＳトランジスターは、第５のＰ型領域及び第６のＰ型領域を有し、前記第５のＰ型領域に前記第１の電源電圧が供給されるＰＭＯＳトランジスターであり、
前記第４のＭＯＳトランジスターは、第７のＰ型領域及び第８のＰ型領域を有し、前記第７のＰ型領域に前記第１の電源電圧よりも低い第３の電源電圧が供給されるＰＭＯＳトランジスターであり、
前記半導体基板の平面視において、
前記第１のＭＯＳトランジスターと前記第３のＭＯＳトランジスターとは、隣り合って配置され、
前記第２のＭＯＳトランジスターと前記第４のＭＯＳトランジスターとは、隣り合って配置され、
前記第１のＰ型領域及び前記第３のＰ型領域は、前記第５のＰ型領域と前記第７のＰ型領域との間に位置する、請求項５乃至７のいずれか一項に記載の半導体集積回路。
【請求項９】
第５のＭＯＳトランジスターと、
第６のＭＯＳトランジスターと、を含み、
前記第１のＭＯＳトランジスターと前記第５のＭＯＳトランジスターとによりインバーター回路が構成され、
前記第２のＭＯＳトランジスターと前記第６のＭＯＳトランジスターとによりアナログスイッチ回路が構成されている、請求項１乃至６のいずれか一項に記載の半導体集積回路。
【請求項１０】
請求項１乃至９のいずれか１項に記載の半導体集積回路を備えた、電子機器。
【請求項１１】
請求項１乃至９のいずれか１項に記載の半導体集積回路を備えた、移動体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、電子機器及び移動体に関する。
【背景技術】
【０００２】
特許文献１には、入力デジタル信号に応じたアナログ電圧を出力するＤ／Ａ変換器と、テストモードにおいて当該Ｄ／Ａ変換器が出力するアナログ電圧を出力端子から出力させるためのテストモード切替スイッチとを備える半導体集積回路が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−１６２２８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１では、テストモード切替スイッチが備えるアナログスイッチ回路と当該アナログスイッチ回路を制御する信号を出力するインバーター回路との配置に関する記載がなく、これらの配置によっては、アナログスイッチ回路の一部を構成するＭＯＳトランジスターとインバーター回路の一部を構成するＭＯＳトランジスターとの間で形成される寄生のＮＰＮトランジスターがオンすることにより外来ノイズの吸収経路が形成され、当該経路上の配線が溶断するおそれがある。
【課題を解決するための手段】
【０００５】
本発明に係る半導体集積回路の一態様は、
半導体基板と、
前記半導体基板に設けられた第１のＭＯＳトランジスター、第２のＭＯＳトランジスター及びＰ＋領域と、を含み、
前記第１のＭＯＳトランジスターは、第１のＮ型領域及び第２のＮ型領域を有し、前記第１のＮ型領域に第１の電源電圧が供給されるＮＭＯＳトランジスターであり、
前記第２のＭＯＳトランジスターは、第３のＮ型領域及び第４のＮ型領域を有し、前記第３のＮ型領域に前記第１の電源電圧よりも高い第２の電源電圧が供給されるＮＭＯＳトランジスターであり、
前記Ｐ＋領域は、前記第１の電源電圧が供給され、
前記半導体基板の平面視において、
前記第１のＭＯＳトランジスターと前記第２のＭＯＳトランジスターとは、隣り合って配置され、
前記Ｐ＋領域は、前記第１のＮ型領域と前記第３のＮ型領域との間に位置する。
【０００６】
前記半導体集積回路の一態様は、
前記半導体基板の平面視において、
前記第４のＮ型領域は、前記第１のＮ型領域と前記第３のＮ型領域との間に位置してもよい。
【０００７】
本発明に係る半導体集積回路の一態様は、
半導体基板と、
前記半導体基板に設けられた第１のＭＯＳトランジスター及び第２のＭＯＳトランジスターと、を含み、
前記第１のＭＯＳトランジスターは、第１のＮ型領域及び第２のＮ型領域を有し、前記第１のＮ型領域に第１の電源電圧が供給されるＮＭＯＳトランジスターであり、
前記第２のＭＯＳトランジスターは、第３のＮ型領域及び第４のＮ型領域を有し、前記第３のＮ型領域に前記第１の電源電圧よりも高い第２の電源電圧が供給されるＮＭＯＳトランジスターであり、
前記半導体基板の平面視において、
前記第１のＭＯＳトランジスターと前記第２のＭＯＳトランジスターとは、隣り合って配置され、
前記第４のＮ型領域は、前記第１のＮ型領域と前記第３のＮ型領域との間に位置する。
【０００８】
前記半導体集積回路の一態様は、
前記半導体基板に設けられた第３のＭＯＳトランジスター及び第４のＭＯＳトランジスターを含み、
前記第３のＭＯＳトランジスターは、第５のＮ型領域及び第６のＮ型領域を有し、前記第５のＮ型領域に前記第１の電源電圧が供給されるＮＭＯＳトランジスターであり、
前記第４のＭＯＳトランジスターは、第７のＮ型領域及び第８のＮ型領域を有し、前記第７のＮ型領域に前記第１の電源電圧よりも高い第３の電源電圧が供給されるＮＭＯＳトランジスターであり、
前記半導体基板の平面視において、
前記第１のＭＯＳトランジスターと前記第３のＭＯＳトランジスターとは、隣り合って配置され、
前記第２のＭＯＳトランジスターと前記第４のＭＯＳトランジスターとは、隣り合って配置され、
前記第１のＮ型領域及び前記第３のＮ型領域は、前記第５のＮ型領域と前記第７のＮ型領域との間に位置してもよい。
【０００９】
本発明に係る半導体集積回路の一態様は、
半導体基板と、
前記半導体基板に設けられた第１のＭＯＳトランジスター、第２のＭＯＳトランジスター及びＮ＋領域と、を含み、
前記第１のＭＯＳトランジスターは、第１のＰ型領域及び第２のＰ型領域を有し、前記第１のＰ型領域に第１の電源電圧が供給されるＰＭＯＳトランジスターであり、
前記第２のＭＯＳトランジスターは、第３のＰ型領域及び第４のＰ型領域を有し、前記第３のＰ型領域に前記第１の電源電圧よりも低い第２の電源電圧が供給されるＰＭＯＳトランジスターであり、
前記Ｎ＋領域は、前記第２の電源電圧が供給され、
前記半導体基板の平面視において、
前記第１のＭＯＳトランジスターと前記第２のＭＯＳトランジスターとは、隣り合って配置され、
前記Ｎ＋領域は、前記第１のＰ型領域と前記第３のＰ型領域との間に位置する。
【００１０】
前記半導体集積回路の一態様は、
前記半導体基板の平面視において、
前記第４のＰ型領域は、前記第１のＰ型領域と前記第３のＰ型領域との間に位置してもよい。
【００１１】
本発明に係る半導体集積回路の一態様は、
半導体基板と、
前記半導体基板に設けられた第１のＭＯＳトランジスター及び第２のＭＯＳトランジスターと、を含み、
前記第１のＭＯＳトランジスターは、第１のＰ型領域及び第２のＰ型領域を有し、前記第１のＰ型領域に第１の電源電圧が供給されるＰＭＯＳトランジスターであり、
前記第２のＭＯＳトランジスターは、第３のＰ型領域及び第４のＰ型領域を有し、前記第３のＰ型領域に前記第１の電源電圧よりも低い第２の電源電圧が供給されるＰＭＯＳトランジスターであり、
前記半導体基板の平面視において、
前記第１のＭＯＳトランジスターと前記第２のＭＯＳトランジスターとは、隣り合って配置され、
前記第４のＰ型領域は、前記第１のＰ型領域と前記第３のＰ型領域との間に位置する。
【００１２】
前記半導体集積回路の一態様は、
前記半導体基板に設けられた第３のＭＯＳトランジスター及び第４のＭＯＳトランジスターを含み、
前記第３のＭＯＳトランジスターは、第５のＰ型領域及び第６のＰ型領域を有し、前記第５のＰ型領域に前記第１の電源電圧が供給されるＰＭＯＳトランジスターであり、
前記第４のＭＯＳトランジスターは、第７のＰ型領域及び第８のＰ型領域を有し、前記第７のＰ型領域に前記第１の電源電圧よりも低い第３の電源電圧が供給されるＰＭＯＳトランジスターであり、
前記半導体基板の平面視において、
前記第１のＭＯＳトランジスターと前記第３のＭＯＳトランジスターとは、隣り合って配置され、
前記第２のＭＯＳトランジスターと前記第４のＭＯＳトランジスターとは、隣り合って配置され、
前記第１のＰ型領域及び前記第３のＰ型領域は、前記第５のＰ型領域と前記第７のＰ型領域との間に位置してもよい。
【００１３】
前記半導体集積回路の一態様は、
第５のＭＯＳトランジスターと、
第６のＭＯＳトランジスターと、を含み、
前記第１のＭＯＳトランジスターと前記第５のＭＯＳトランジスターとによりインバーター回路が構成され、
前記第２のＭＯＳトランジスターと前記第６のＭＯＳトランジスターとによりアナログスイッチ回路が構成されていてもよい。
【００１４】
本発明に係る電子機器の一態様は、
前記半導体集積回路の一態様を備えている。
【００１５】
本発明に係る移動体の一態様は、
前記半導体集積回路の一態様を備えている。
【図面の簡単な説明】
【００１６】
【図１】本実施形態の半導体集積回路の機能ブロックの一例を示す図。
【図２】セレクターの構成例を示す図。
【図３】セレクターを構成するＭＯＳトランジスターの配置の比較例を示す図。
【図４】図３のＮＭＯＳトランジスターの配置領域をＡ−Ａ線で切断した断面図。
【図５】図３のＰＭＯＳトランジスターの配置領域をＢ−Ｂ線で切断した断面図。
【図６】第１実施形態におけるセレクターを構成するＭＯＳトランジスターの配置例を示す図。
【図７】図６のＮＭＯＳトランジスターの配置領域をＡ−Ａ線で切断した断面図。
【図８】図６のＰＭＯＳトランジスターの配置領域をＢ−Ｂ線で切断した断面図。
【図９】第２実施形態におけるセレクターを構成するＭＯＳトランジスターの配置例を示す図。
【図１０】図９のＮＭＯＳトランジスターの配置領域をＡ−Ａ線で切断した断面図。
【図１１】図９のＰＭＯＳトランジスターの配置領域をＢ−Ｂ線で切断した断面図。
【図１２】第３実施形態におけるセレクターを構成するＭＯＳトランジスターの配置例を示す図。
【図１３】第４実施形態におけるセレクターを構成するＭＯＳトランジスターの配置例を示す図。
【図１４】第１変形例におけるセレクターを構成するＭＯＳトランジスターの配置例を示す図。
【図１５】第２変形例におけるセレクターを構成するＭＯＳトランジスターの配置例を示す図。
【図１６】本実施形態の電子機器の機能ブロック図。
【図１７】本実施形態の電子機器の外観の一例を示す図。
【図１８】本実施形態の移動体の一例を示す図。
【発明を実施するための形態】
【００１７】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００１８】
１．半導体集積回路
１−１．第１実施形態
図１は、本実施形態の半導体集積回路の機能ブロックの一例を示す図である。図１に示すように、本実施形態の半導体集積回路１は、例えば、電源回路２、発振回路３、温度センサー４、ロジック回路５、セレクター６及びＥＳＤ保護回路７を含む。
【００１９】
電源回路２は、半導体集積回路１の外部端子Ｔ２から供給される電源電圧ＶＳＳを基準に、半導体集積回路１の外部端子Ｔ１から供給される電源電圧ＶＤＤに基づいて、発振回路３の電源電圧ＶＤ１、温度センサー４の電源電圧ＶＤ２、ロジック回路５の電源電圧ＶＤ３等を生成する。電源電圧ＶＤＤは電源電圧ＶＳＳよりも高く、電源電圧ＶＳＳは例えば０Ｖのグラウンド電圧である。また、電源電圧ＶＤ１，ＶＤ２，ＶＤ３は、電源電圧ＶＳＳよりも高く、且つ、電源電圧ＶＤＤよりも低い電圧である。
【００２０】
発振回路３は、電源電圧ＶＤ１及び電源電圧ＶＳＳが供給されて動作し、発振信号を出力する回路である。例えば、発振回路３は、不図示の振動子の両端と電気的に接続され、振動子の出力信号を増幅して振動子にフィードバックすることで振動子を発振させる回路であってもよい。この振動子としては、例えば、水晶振動子、ＳＡＷ（Surface Acoustic Wave）共振素子、その他の圧電振動素子やＭＥＭＳ（Micro Electro Mechanical Systems）振動子などを用いることができる。また、例えば、発振回路は、ＬＣ発振回路やＣＲ発振回路であってもよい。
【００２１】
温度センサー４は、電源電圧ＶＤ２及び電源電圧ＶＳＳが供給されて動作し、半導体集積回路１の温度を検出し、温度に応じた電圧の温度信号を出力するものであり、例えば、バンドギャップリファレンス回路の温度特性を利用した温度センサー等で実現される。
【００２２】
ロジック回路５は、電源電圧ＶＤ３及び電源電圧ＶＳＳが供給されて動作し、セレクター６を制御するための制御信号ｃ１，ｃ２，ｃ３等を生成する。
【００２３】
セレクター６は、電源電圧ＶＤＤ及び電源電圧ＶＳＳが供給されて動作し、制御信号ｃ１，ｃ２，ｃ３の論理レベルに応じて、電源電圧ＶＤ１、電源電圧ＶＤ２及び電源電圧ＶＤ３のいずれか１つを選択し、電源電圧ＶＤＯとして出力する。本実施形態では、制御信号ｃ１，ｃ２，ｃ３は互いに排他的にハイレベルとなるものとする。そして、セレクター６は、制御信号ｃ１がハイレベルのときに電源電圧ＶＤ１を選択し、制御信号ｃ２がハイレベルのときに電源電圧ＶＤ２を選択し、制御信号ｃ３がハイレベルのときに電源電圧ＶＤ３を選択する。セレクター６が出力する電源電圧ＶＤＯは、半導体集積回路１の外部端子Ｔ３から半導体集積回路１の外部に出力される。なお、図１では図示を省略しているが、半導体集積回路１は、例えば、所定のテストモードにおいて、セレクター６が出力する電源電圧ＶＤＯを外部端子Ｔ３から出力してもよい。
【００２４】
ＥＳＤ保護回路７は、外部端子Ｔ３から入力される外来ノイズを、外部端子Ｔ１と電気的に接続される不図示の電源ライン又は外部端子Ｔ２と電気的に接続される不図示のグラウンドラインへと誘導し、電源回路２、発振回路３、温度センサー４、ロジック回路５及びセレクター６を外来ノイズから保護する回路である。ＥＳＤ保護回路７は、セレクター６よりも外部端子Ｔ３に近い位置に設けられるのが好ましい。
【００２５】
図２は、セレクター６の構成例を示す図である。図２に示すように、セレクター６は、ＮＭＯＳトランジスター１１，２１，３１，４１，５１，６１及びＰＭＯＳトランジスター１２，２２，３２，４２，５２，６２を含み、例えば、半導体集積回路１の外部から供給される電源電圧で動作する。
【００２６】
ＮＭＯＳトランジスター１１のソースには電源電圧ＶＳＳが供給され、ＰＭＯＳトランジスター１２のソースには電源電圧ＶＤＤが供給される。ＮＭＯＳトランジスター１１のゲート及びＰＭＯＳトランジスター１２のゲートには制御信号ｃ１が供給される。ＮＭＯＳトランジスター１１のドレイン及びＰＭＯＳトランジスター１２のドレインは、ＰＭＯＳトランジスター２２のゲートと電気的に接続されている。
【００２７】
ＮＭＯＳトランジスター３１のソースには電源電圧ＶＳＳが供給され、ＰＭＯＳトランジスター３２のソースには電源電圧ＶＤＤが供給される。ＮＭＯＳトランジスター３１のゲート及びＰＭＯＳトランジスター３２のゲートには制御信号ｃ２が供給される。ＮＭＯＳトランジスター３１のドレイン及びＰＭＯＳトランジスター３２のドレインは、ＰＭＯＳトランジスター４２のゲートと電気的に接続されている。
【００２８】
ＮＭＯＳトランジスター５１のソースには電源電圧ＶＳＳが供給され、ＰＭＯＳトランジスター５２のソースには電源電圧ＶＤＤが供給される。ＮＭＯＳトランジスター５１のゲート及びＰＭＯＳトランジスター５２のゲートには制御信号ｃ３が供給される。ＮＭＯＳトランジスター５１のドレイン及びＰＭＯＳトランジスター５２のドレインは、ＰＭＯＳトランジスター６２のゲートと電気的に接続されている。
【００２９】
ＮＭＯＳトランジスター２１のドレイン及びＰＭＯＳトランジスター２２のソースには、電源電圧ＶＤ１が供給される。ＮＭＯＳトランジスター４１のドレイン及びＰＭＯＳトランジスター４２のソースには、電源電圧ＶＤ２が供給される。ＮＭＯＳトランジスター６１のドレイン及びＰＭＯＳトランジスター６２のソースには、電源電圧ＶＤ３が供給される。ＮＭＯＳトランジスター２１，４１，６１の各ソース及びＰＭＯＳトランジスター２２，４２，６２の各ドレインは互いに電気的に接続されてノードＮ１となり、ノードＮ１から電源電圧ＶＤＯが出力される。ノードＮ１は図１の外部端子Ｔ３と電気的に接続されるノードである。
【００３０】
なお、ＮＭＯＳトランジスター１１とＰＭＯＳトランジスター１２とによりインバーター回路１０が構成されている。また、ＮＭＯＳトランジスター３１とＰＭＯＳトランジスター３２とによりインバーター回路３０が構成されている。また、ＮＭＯＳトランジスター５１とＰＭＯＳトランジスター５２とによりインバーター回路５０が構成されている。また、ＮＭＯＳトランジスター２１とＰＭＯＳトランジスター２２とによりアナログスイッチ回路２０が構成されている。また、ＮＭＯＳトランジスター４１とＰＭＯＳトランジスター４２とによりアナログスイッチ回路４０が構成されている。また、ＮＭＯＳトランジスター６１とＰＭＯＳトランジスター６２とによりアナログスイッチ回路６０が構成されている。
【００３１】
セレクター６において、制御信号ｃ１がハイレベルであり、且つ、制御信号ｃ２，ｃ３がともにローレベルであるとき、ＮＭＯＳトランジスター２１はオン状態であり、ＮＭＯＳトランジスター４１，６１はともにオフ状態である。また、インバーター回路１０の出力信号はローレベルであり、インバーター回路３０，５０の出力信号はともにハイレベルであるから、ＰＭＯＳトランジスター２２はオン状態であり、ＰＭＯＳトランジスター４２，６２はともにオフ状態である。その結果、電源電圧ＶＤ１はアナログスイッチ回路２０を通過するのに対して、電源電圧ＶＤ２，ＶＤ３はそれぞれアナログスイッチ回路４０，６０を通過できず、電源電圧ＶＤＯは電源電圧ＶＤ１となる。
【００３２】
また、制御信号ｃ２がハイレベルであり、且つ、制御信号ｃ１，ｃ３がともにローレベルであるとき、ＮＭＯＳトランジスター４１はオン状態であり、ＮＭＯＳトランジスター２１，６１はともにオフ状態である。また、インバーター回路３０の出力信号はローレベルであり、インバーター回路１０，５０の出力信号はともにハイレベルであるから、ＰＭＯＳトランジスター４２はオン状態であり、ＰＭＯＳトランジスター２２，６２はともにオフ状態である。その結果、電源電圧ＶＤ２はアナログスイッチ回路４０を通過するのに対して、電源電圧ＶＤ１，ＶＤ３はそれぞれアナログスイッチ回路２０，６０を通過できず、電源電圧ＶＤＯは電源電圧ＶＤ２となる。
【００３３】
また、制御信号ｃ３がハイレベルであり、且つ、制御信号ｃ１，ｃ２がともにローレベルであるとき、ＮＭＯＳトランジスター６１はオン状態であり、ＮＭＯＳトランジスター２１，４１はともにオフ状態である。また、インバーター回路５０の出力信号はローレベルであり、インバーター回路１０，３０の出力信号はともにハイレベルであるから、ＰＭＯＳトランジスター６２はオン状態であり、ＰＭＯＳトランジスター２２，４２はともにオフ状態である。その結果、電源電圧ＶＤ３はアナログスイッチ回路６０を通過するのに対して、電源電圧ＶＤ１，ＶＤ２はそれぞれアナログスイッチ回路２０，４０を通過できず、電源電圧ＶＤＯは電源電圧ＶＤ３となる。
【００３４】
このような構成のセレクター６を含む半導体集積回路１は、シリコン基板等の半導体基板上に形成される。半導体基板上のセレクター６を構成するＭＯＳトランジスターの配置によっては、外部端子Ｔ３から入力される大きな外来ノイズによって一部のＭＯＳトランジスターが破壊される現象が生じるおそれがある。この現象が生じ得るＭＯＳトランジスターの配置例を比較例として図３、図４及び図５に示す。図３は半導体基板１００を平面視したときのセレクター６を構成するＭＯＳトランジスターの配置を示す図である。図４は図３に示すＮＭＯＳトランジスターの配置領域をＡ−Ａ線で切断した断面図である。図５は図３に示すＰＭＯＳトランジスターの配置領域をＢ−Ｂ線で切断した断面図である。なお、図３では、ＭＯＳトランジスター間を接続する配線は線分で表され、コンタクトは×で表されている。また、図４及び図５では配線が省略されている。また、図３、図４及び図５では、各ＭＯＳトランジスターのゲート、ソース及びドレインにそれぞれＧ，Ｓ，Ｄの文字が付されている。なお、図３、図４及び図５は、以下の説明のための概念的な図であり、構成要素の付加や削除があってもよい。
【００３５】
図３、図４及び図５に示す比較例では、半導体基板１００には、リンやヒ素等の不純物が注入されたＮ型の層であるＮウェル１１０が形成され、Ｎウェル１１０の周縁部には、不純物の濃度が周囲よりも高いＮ型領域であるＮ＋領域１１２が形成されている。Ｎ＋領域１１２には電源電圧ＶＤＤが供給される。また、半導体基板１００には、Ｎウェル１１０の隣にボロンやホウ素等の不純物が注入されたＰ型の層であるＰウェル１２０が形成され、Ｐウェル１２０の周縁部には、不純物の濃度が周囲よりも高いＰ型領域であるＰ＋領域１２２が形成されている。Ｐ＋領域１２２には電源電圧ＶＳＳが供給される。
【００３６】
Ｐウェル１２０においてＰ＋領域１２２の内側にＮＭＯＳトランジスター１１，２１，３１，４１，５１，６１が形成され、Ｎウェル１１０においてＮ＋領域１１２の内側にＰＭＯＳトランジスター１２，２２，３２，４２，５２，６２が形成されている。ＮＭＯＳトランジスター１１，２１，３１，４１，５１，６１において、ゲートはポリシリコン等で形成された領域であり、ソース及びドレインはＮ型領域である。また、ＰＭＯＳトランジスター１２，２２，３２，４２，５２，６２において、ゲートはポリシリコン等で形成された領域であり、ソース及びドレインはＰ型領域である。
【００３７】
比較例では、図３に示すように、半導体基板１００の平面視において、ＮＭＯＳトランジスター１１とＮＭＯＳトランジスター２１とは、隣り合って配置されている。具体的には、ＮＭＯＳトランジスター１１のソースとＮＭＯＳトランジスター２１のドレインが隣り合って配置されている。そのため、図４に示すように、ＮＭＯＳトランジスター１１のソース、Ｐウェル１２０及びＮＭＯＳトランジスター２１のドレインをそれぞれエミッター、ベース及びコレクターとする寄生のＮＰＮトランジスターが形成されている。
【００３８】
同様に、半導体基板１００の平面視において、ＮＭＯＳトランジスター３１とＮＭＯＳトランジスター４１とは、隣り合って配置されている。具体的には、ＮＭＯＳトランジスター３１のソースとＮＭＯＳトランジスター４１のドレインが隣り合って配置されている。そのため、ＮＭＯＳトランジスター３１のソース、Ｐウェル１２０及びＮＭＯＳトランジスター４１のドレインをそれぞれエミッター、ベース及びコレクターとする寄生のＮＰＮトランジスターが形成されている。
【００３９】
同様に、半導体基板１００の平面視において、ＮＭＯＳトランジスター５１とＮＭＯＳトランジスター６１とは、隣り合って配置されている。具体的には、ＮＭＯＳトランジスター５１のソースとＮＭＯＳトランジスター６１のドレインが隣り合って配置されている。そのため、ＮＭＯＳトランジスター５１のソース、Ｐウェル１２０及びＮＭＯＳトランジスター６１のドレインをそれぞれエミッター、ベース及びコレクターとする寄生のＮＰＮトランジスターが形成されている。
【００４０】
前述の通り、ＮＭＯＳトランジスター１１，３１，５１の各ソースには電源電圧ＶＳＳが供給され、ＮＭＯＳトランジスター２１，４１，６１の各ドレインにはそれぞれ電源電圧ＶＳＳよりも高い電源電圧ＶＤ１，ＶＤ２，ＶＤ３が供給される。したがって、寄生の３つのＮＰＮトランジスターの各々は、コレクターの電位がエミッターの電位よりも高い状態となる。また、Ｐ＋領域１２２には電源電圧ＶＳＳが供給されるが、Ｐウェル１２０の抵抗成分により、各ＮＰＮトランジスターのベースの電位は電源電圧ＶＳＳよりも高くなる。そのため、各ＮＰＮトランジスターは、ベースの電位がエミッターの電位よりも高い状態となる。その結果、各ＮＰＮトランジスターがオン状態となってコレクターからエミッターへと電流が流れるおそれがある。したがって、外部端子Ｔ３に電源電圧ＶＤＤよりも高い電圧の静電気等の大きな外来ノイズが印加された場合、図１に示したＥＳＤ保護回路７よりも高い電流駆動能力を有する各ＮＰＮトランジスターと、ＰＭＯＳトランジスター２２，４２，６２とを介して、外部端子Ｔ３からグラウンドへと大電流が流れやすい。その結果、耐圧を超える大電流が流れてしまうと、各ＭＯＳトランジスターが破壊されてしまう。
【００４１】
また、比較例では、図３に示すように、半導体基板１００の平面視において、ＰＭＯＳトランジスター１２とＰＭＯＳトランジスター２２とは、隣り合って配置されている。具体的には、ＰＭＯＳトランジスター１２のソースとＰＭＯＳトランジスター２２のソースが隣り合って配置されている。そのため、図５に示すように、ＰＭＯＳトランジスター１２のソース、Ｎウェル１１０及びＰＭＯＳトランジスター２２のソースをそれぞれエミッター、ベース及びコレクターとする寄生のＰＮＰトランジスターが形成されている。
【００４２】
同様に、半導体基板１００の平面視において、ＰＭＯＳトランジスター３２とＰＭＯＳトランジスター４２とは、隣り合って配置されている。具体的には、ＰＭＯＳトランジスター３２のソースとＰＭＯＳトランジスター４２のソースが隣り合って配置されている。そのため、ＰＭＯＳトランジスター３２のソース、Ｎウェル１１０及びＰＭＯＳトランジスター４２のソースをそれぞれエミッター、ベース及びコレクターとする寄生のＰＮＰトランジスターが形成されている。
【００４３】
同様に、半導体基板１００の平面視において、ＰＭＯＳトランジスター５２とＰＭＯＳトランジスター６２とは、隣り合って配置されている。具体的には、ＰＭＯＳトランジスター５２のソースとＰＭＯＳトランジスター６２のソースが隣り合って配置されている。そのため、ＰＭＯＳトランジスター５２のソース、Ｎウェル１１０及びＰＭＯＳトランジスター６２のソースをそれぞれエミッター、ベース及びコレクターとする寄生のＰＮＰトランジスターが形成されている。
【００４４】
前述の通り、ＰＭＯＳトランジスター１２，３２，５２の各ソースには電源電圧ＶＤＤが供給され、ＰＭＯＳトランジスター２２，４２，６２の各ソースにはそれぞれ電源電圧ＶＤＤよりも低い電源電圧ＶＤ１，ＶＤ２，ＶＤ３が供給される。したがって、寄生の３つのＰＮＰトランジスターの各々は、エミッターの電位がコレクターの電位よりも高い状態となる。また、Ｎ＋領域１１２には電源電圧ＶＤＤが供給されるが、Ｎウェル１１０の抵抗成分により、各ＰＮＰトランジスターのベースの電位は電源電圧ＶＤＤよりも低くなる。そのため、各ＰＮＰトランジスターは、エミッターの電位がベースの電位よりも高い状態となる。その結果、各ＰＮＰトランジスターがオン状態となってエミッターからコレクターへと電流が流れるおそれがある。したがって、外部端子Ｔ３に電源電圧ＶＳＳよりも低い電圧の静電気等の大きな外来ノイズが印加された場合、ＥＳＤ保護回路７よりも高い電流駆動能力を有する各ＰＮＰトランジスターと、ＮＭＯＳトランジスター２１，４１，６１とを介して、電源から外部端子Ｔ３へと大電流が流れやすい。その結果、耐圧を超える大電流が流れてしまうと、各ＭＯＳトランジスターが破壊されてしまう。
【００４５】
そこで、本実施形態では、寄生の各ＮＰＮトランジスターや寄生の各ＰＮＰトランジスターがオン状態とならないようにセレクター６を構成するＭＯＳトランジスターの配置を工夫しており、その配置例を図６、図７及び図８に示す。図６は半導体基板１００を平面視したときのセレクター６を構成するＭＯＳトランジスターの配置を示す図である。図７は図６に示すＮＭＯＳトランジスターの配置領域をＡ−Ａ線で切断した断面図である。図８は図６に示すＰＭＯＳトランジスターの配置領域をＢ−Ｂ線で切断した断面図である。なお、図６では、ＭＯＳトランジスター間を接続する配線は線分で表され、コンタクトは×で表されている。また、図７及び図８では配線が省略されている。また、図６、図７及び図８では、各ＭＯＳトランジスターのゲート、ソース及びドレインにそれぞれＧ，Ｓ，Ｄの文字が付されている。なお、図６、図７及び図８は、以下の説明のための概念的な図であり、構成要素の付加や削除があってもよい。
【００４６】
本実施形態における配置例では、Ｐウェル１２０において、Ｐ＋領域１２２の内側に、電源電圧ＶＳＳが供給される３つのＰ＋領域１２４，１２６，１２８が設けられている。Ｐ＋領域１２４，１２６，１２８は、不純物の濃度が周囲よりも高いＰ型領域である。
【００４７】
本実施形態における配置例では、図６に示すように、半導体基板１００の平面視において、ＮＭＯＳトランジスター１１とＮＭＯＳトランジスター２１とは、隣り合って配置されている。具体的には、ＮＭＯＳトランジスター１１のソースとＮＭＯＳトランジスター２１のドレインが隣り合って配置されている。そして、半導体基板１００の平面視において、Ｐ＋領域１２４は、ＮＭＯＳトランジスター１１のソースとＮＭＯＳトランジスター２１のドレインとの間に位置する。そのため、図７に示すように、ＮＭＯＳトランジスター１１のソース、Ｐ＋領域１２４及びＮＭＯＳトランジスター２１のドレインをそれぞれエミッター、ベース及びコレクターとする寄生のＮＰＮトランジスターが形成されている。
【００４８】
同様に、半導体基板１００の平面視において、ＮＭＯＳトランジスター３１とＮＭＯＳトランジスター４１とは、隣り合って配置されている。具体的には、ＮＭＯＳトランジスター３１のソースとＮＭＯＳトランジスター４１のドレインが隣り合って配置されている。そして、半導体基板１００の平面視において、Ｐ＋領域１２６は、ＮＭＯＳトランジスター３１のソースとＮＭＯＳトランジスター４１のドレインとの間に位置する。そのため、ＮＭＯＳトランジスター３１のソース、Ｐ＋領域１２６及びＮＭＯＳトランジスター４１のドレインをそれぞれエミッター、ベース及びコレクターとする寄生のＮＰＮトランジスターが形成されている。
【００４９】
同様に、半導体基板１００の平面視において、ＮＭＯＳトランジスター５１とＮＭＯＳトランジスター６１とは、隣り合って配置されている。具体的には、ＮＭＯＳトランジスター５１のソースとＮＭＯＳトランジスター６１のドレインが隣り合って配置されている。そして、半導体基板１００の平面視において、Ｐ＋領域１２８は、ＮＭＯＳトランジスター５１のソースとＮＭＯＳトランジスター６１のドレインとの間に位置する。そのため、ＮＭＯＳトランジスター５１のソース、Ｐ＋領域１２８及びＮＭＯＳトランジスター６１のドレインをそれぞれエミッター、ベース及びコレクターとする寄生のＮＰＮトランジスターが形成されている。
【００５０】
前述の通り、ＮＭＯＳトランジスター１１，３１，５１の各ソースには電源電圧ＶＳＳが供給され、ＮＭＯＳトランジスター２１，４１，６１の各ドレインにはそれぞれ電源電圧ＶＳＳよりも高い電源電圧ＶＤ１，ＶＤ２，ＶＤ３が供給される。したがって、寄生の３つのＮＰＮトランジスターの各々は、コレクターの電位がエミッターの電位よりも高い状態となる。しかしながら、Ｐ＋領域１２４，１２６，１２８には電源電圧ＶＳＳが供給されるため、各ＮＰＮトランジスターのベースとエミッターとの電位差がゼロとなり、各ＮＰＮトランジスターのベースからＰウェル１２０の抵抗成分を介してＰ＋領域１２２へと電流が流れることもない。そのため、各ＮＰＮトランジスターがオフ状態となってコレクターからエミッターへと電流は流れない。したがって、外部端子Ｔ３に電源電圧ＶＤＤよりも高い電圧の静電気等の大きな外来ノイズが印加された場合、外部端子Ｔ３からＥＳＤ保護回路７を介してグラウンドへと大電流が流れる。すなわち、ＥＳＤ保護回路７によってセレクター６が保護され、セレクター６を構成する耐圧の低い各ＭＯＳトランジスターが破壊されるおそれが低減される。
【００５１】
また、本実施形態における配置例では、Ｎウェル１１０において、Ｎ＋領域１１２の内側に、電源電圧ＶＤＤが供給される３つのＮ＋領域１１４，１１６，１１８が設けられている。Ｎ＋領域１１４，１１６，１１８は、不純物の濃度が周囲よりも高いＮ型領域である。
【００５２】
本実施形態における配置例では、図６に示すように、半導体基板１００の平面視において、ＰＭＯＳトランジスター１２とＰＭＯＳトランジスター２２とは、隣り合って配置されている。具体的には、ＰＭＯＳトランジスター１２のソースとＰＭＯＳトランジスター２２のソースが隣り合って配置されている。そして、半導体基板１００の平面視において、Ｎ＋領域１１４は、ＰＭＯＳトランジスター１２のソースとＰＭＯＳトランジスター２２のソースとの間に位置する。そのため、図８に示すように、ＰＭＯＳトランジスター１２のソース、Ｎ＋領域１１４及びＰＭＯＳトランジスター２２のソースをそれぞれエミッター、ベース及びコレクターとする寄生のＰＮＰトランジスターが形成されている。
【００５３】
同様に、半導体基板１００の平面視において、ＰＭＯＳトランジスター３２とＰＭＯＳトランジスター４２とは、隣り合って配置されている。具体的には、ＰＭＯＳトランジスター３２のソースとＰＭＯＳトランジスター４２のソースが隣り合って配置されている。そして、Ｎ＋領域１１６は、ＰＭＯＳトランジスター３２のソースとＰＭＯＳトランジスター４２のソースとの間に位置する。そのため、ＰＭＯＳトランジスター３２のソース、Ｎ＋領域１１６及びＰＭＯＳトランジスター４２のソースをそれぞれエミッター、ベース及びコレクターとする寄生のＰＮＰトランジスターが形成されている。
【００５４】
同様に、半導体基板１００の平面視において、ＰＭＯＳトランジスター５２とＰＭＯＳトランジスター６２とは、隣り合って配置されている。具体的には、ＰＭＯＳトランジスター５２のソースとＰＭＯＳトランジスター６２のソースが隣り合って配置されている。そして、Ｎ＋領域１１８は、ＰＭＯＳトランジスター５２のソースとＰＭＯＳトランジスター６２のソースとの間に位置する。そのため、ＰＭＯＳトランジスター５２のソース、Ｎ＋領域１１８及びＰＭＯＳトランジスター６２のソースをそれぞれエミッター、ベース及びコレクターとする寄生のＰＮＰトランジスターが形成されている。
【００５５】
前述の通り、ＰＭＯＳトランジスター１２，３２，５２の各ソースには電源電圧ＶＤＤが供給され、ＰＭＯＳトランジスター２２，４２，６２の各ソースにはそれぞれ電源電圧ＶＤＤよりも低い電源電圧ＶＤ１，ＶＤ２，ＶＤ３が供給される。したがって、寄生の３つのＰＮＰトランジスターの各々は、エミッターの電位がコレクターの電位よりも高い状態となる。しかしながら、Ｎ＋領域１１４，１１６，１１８には電源電圧ＶＤＤが供給されるため、各ＰＮＰトランジスターのエミッターとベースとの電位差がゼロとなり、Ｎ＋領域１１２からＮウェル１１０の抵抗成分を介して各ＰＮＰトランジスターのベースへと電流が流れることもない。そのため、各ＰＮＰトランジスターがオフ状態となってエミッターからコレクターへと電流は流れない。したがって、外部端子Ｔ３に電源電圧ＶＳＳよりも低い電圧の静電気等の大きな外来ノイズが印加された場合、電源からＥＳＤ保護回路７を介して外部端子Ｔ３へと大電流が流れる。すなわち、ＥＳＤ保護回路７によってセレクター６が保護され、セレクター６を構成する耐圧の低い各ＭＯＳトランジスターが破壊されるおそれが低減される。
【００５６】
１−２．第２実施形態
第２実施形態の半導体集積回路１は、セレクター６を構成するＭＯＳトランジスターの配置を除いて、第１実施形態の半導体集積回路１と同様である。以下、第２実施形態の半導体集積回路１について、第１実施形態と同様の構成要素には同じ符号を付して、第１実施形態と異なる内容について説明し、重複する内容の説明を省略する。
【００５７】
図９、図１０及び図１１は、第２実施形態の半導体集積回路１においてセレクター６を構成するＭＯＳトランジスターの配置例を示す図である。図９は半導体基板１００を平面視したときの当該ＭＯＳトランジスターの配置を示す図である。図１０は図９に示すＮＭＯＳトランジスターの配置領域をＡ−Ａ線で切断した断面図である。図１１は図９に示すＰＭＯＳトランジスターの配置領域をＢ−Ｂ線で切断した断面図である。なお、図９では、ＭＯＳトランジスター間を接続する配線は線分で表され、コンタクトは×で表されている。また、図１０及び図１１では配線が省略されている。また、図９、図１０及び図１１では、各ＭＯＳトランジスターのゲート、ソース及びドレインにそれぞれＧ，Ｓ，Ｄの文字が付されている。なお、図９、図１０及び図１１は、以下の説明のための概念的な図であり、構成要素の付加や削除があってもよい。
【００５８】
第２実施形態における配置例では、図９に示すように、半導体基板１００の平面視において、ＮＭＯＳトランジスター１１とＮＭＯＳトランジスター２１とは、隣り合って配置されている。具体的には、ＮＭＯＳトランジスター１１のソースとＮＭＯＳトランジスター２１のソースが隣り合って配置されている。そのため、半導体基板１００の平面視において、ＮＭＯＳトランジスター２１のソースは、ＮＭＯＳトランジスター１１のソースとＮＭＯＳトランジスター２１のドレインとの間に位置する。
【００５９】
同様に、半導体基板１００の平面視において、ＮＭＯＳトランジスター３１とＮＭＯＳトランジスター４１とは、隣り合って配置されている。具体的には、ＮＭＯＳトランジスター３１のソースとＮＭＯＳトランジスター４１のソースが隣り合って配置されている。そのため、半導体基板１００の平面視において、ＮＭＯＳトランジスター４１のソースは、ＮＭＯＳトランジスター３１のソースとＮＭＯＳトランジスター４１のドレインとの間に位置する。
【００６０】
同様に、半導体基板１００の平面視において、ＮＭＯＳトランジスター５１とＮＭＯＳトランジスター６１とは、隣り合って配置されている。具体的には、ＮＭＯＳトランジスター５１のソースとＮＭＯＳトランジスター６１のソースが隣り合って配置されている。そのため、半導体基板１００の平面視において、ＮＭＯＳトランジスター６１のソースは、ＮＭＯＳトランジスター５１のソースとＮＭＯＳトランジスター６１のドレインとの間に位置する。
【００６１】
第２実施形態では、前述した比較例と同様、図１０に示すように、ＮＭＯＳトランジスター１１のソース、Ｐウェル１２０及びＮＭＯＳトランジスター２１のドレインをそれぞれエミッター、ベース及びコレクターとする寄生のＮＰＮトランジスターが形成されている。同様に、ＮＭＯＳトランジスター３１のソース、Ｐウェル１２０及びＮＭＯＳトランジスター４１のドレインをそれぞれエミッター、ベース及びコレクターとする寄生のＮＰＮトランジスターが形成されている。同様に、ＮＭＯＳトランジスター５１のソース、Ｐウェル１２０及びＮＭＯＳトランジスター６１のドレインをそれぞれエミッター、ベース及びコレクターとする寄生のＮＰＮトランジスターが形成されている。そして、ＮＭＯＳトランジスター１１，３１，５１の各ソースには電源電圧ＶＳＳが供給され、ＮＭＯＳトランジスター２１，４１，６１の各ドレインにはそれぞれ電源電圧ＶＳＳよりも高い電源電圧ＶＤ１，ＶＤ２，ＶＤ３が供給される。したがって、寄生の３つのＮＰＮトランジスターの各々は、コレクターの電位がエミッターの電位よりも高い状態となる。また、Ｐ＋領域１２２には電源電圧ＶＳＳが供給されるが、Ｐウェル１２０の抵抗成分により、各ＮＰＮトランジスターのベースの電位は電源電圧ＶＳＳよりも高くなる。そのため、各ＮＰＮトランジスターは、ベースの電位がエミッターの電位よりも高い状態となる。その結果、各ＮＰＮトランジスターがオン状態となり得る。
【００６２】
しかしながら、第２実施形態では、ＮＭＯＳトランジスター１１のソースとＮＭＯＳトランジスター２１のドレインとの間にＮＭＯＳトランジスター２１のソースが位置するため、ＮＭＯＳトランジスター１１のソースとＮＭＯＳトランジスター２１のドレインとの距離が比較例よりも長くなっている。同様に、ＮＭＯＳトランジスター３１のソースとＮＭＯＳトランジスター４１のドレインとの距離や、ＮＭＯＳトランジスター５１のソースとＮＭＯＳトランジスター６１のドレインとの距離が比較例よりも長くなっている。すなわち、各ＮＰＮトランジスターのエミッターとコレクターとの距離が長くなり、その結果、各ＮＰＮトランジスターのベース幅が大きくなる。そのため、各ＮＰＮトランジスターの電流駆動能力は、図１に示したＥＳＤ保護回路７よりも低くなっている。したがって、外部端子Ｔ３に電源電圧ＶＤＤよりも高い電圧の静電気等の大きな外来ノイズが印加された場合、外部端子Ｔ３からＥＳＤ保護回路７を介してグラウンドへと大電流が流れる。すなわち、ＥＳＤ保護回路７によってセレクター６が保護され、セレクター６を構成する耐圧の低い各ＭＯＳトランジスターが破壊されるおそれが低減される。
【００６３】
また、第２実施形態における配置例では、図９に示すように、半導体基板１００の平面視において、ＰＭＯＳトランジスター１２とＰＭＯＳトランジスター２２とは、隣り合って配置されている。具体的には、ＰＭＯＳトランジスター１２のソースとＰＭＯＳトランジスター２２のドレインが隣り合って配置されている。そのため、半導体基板１００の平面視において、ＰＭＯＳトランジスター２２のドレインは、ＰＭＯＳトランジスター１２のソースとＰＭＯＳトランジスター２２のソースとの間に位置する。
【００６４】
同様に、半導体基板１００の平面視において、ＰＭＯＳトランジスター３２とＰＭＯＳトランジスター４２とは、隣り合って配置されている。具体的には、ＰＭＯＳトランジスター３２のソースとＰＭＯＳトランジスター４２のドレインが隣り合って配置されている。そのため、半導体基板１００の平面視において、ＰＭＯＳトランジスター４２のドレインは、ＰＭＯＳトランジスター３２のソースとＰＭＯＳトランジスター４２のソースとの間に位置する。
【００６５】
同様に、半導体基板１００の平面視において、ＰＭＯＳトランジスター５２とＰＭＯＳトランジスター６２とは、隣り合って配置されている。具体的には、ＰＭＯＳトランジスター５２のソースとＰＭＯＳトランジスター６２のドレインが隣り合って配置されている。そのため、半導体基板１００の平面視において、ＰＭＯＳトランジスター６２のドレインは、ＰＭＯＳトランジスター５２のソースとＰＭＯＳトランジスター６２のソースとの間に位置する。
【００６６】
第２実施形態では、前述した比較例と同様、図１１に示すように、ＰＭＯＳトランジスター１２のソース、Ｎウェル１１０及びＰＭＯＳトランジスター２２のソースをそれぞれエミッター、ベース及びコレクターとする寄生のＰＮＰトランジスターが形成されている。同様に、ＰＭＯＳトランジスター３２のソース、Ｎウェル１１０及びＰＭＯＳトランジスター４２のソースをそれぞれエミッター、ベース及びコレクターとする寄生のＰＮＰトランジスターが形成されている。同様に、ＰＭＯＳトランジスター５２のソース、Ｎウェル１１０及びＰＭＯＳトランジスター６２のソースをそれぞれエミッター、ベース及びコレクターとする寄生のＰＮＰトランジスターが形成されている。そして、ＰＭＯＳトランジスター１２，３２，５２の各ソースには電源電圧ＶＤＤが供給され、ＰＭＯＳトランジスター２２，４２，６２の各ソースにはそれぞれ電源電圧ＶＤＤよりも低い電源電圧ＶＤ１，ＶＤ２，ＶＤ３が供給される。したがって、寄生の３つのＰＮＰトランジスターの各々は、エミッターの電位がコレクターの電位よりも高い状態となる。また、Ｎ＋領域１１２には電源電圧ＶＤＤが供給されるが、Ｎウェル１１０の抵抗成分により、各ＰＮＰトランジスターのベースの電位は電源電圧ＶＤＤよりも低くなる。そのため、各ＰＮＰトランジスターは、エミッターの電位がベースの電位よりも高い状態となる。その結果、各ＰＮＰトランジスターがオン状態となり得る。
【００６７】
しかしながら、第２実施形態では、ＰＭＯＳトランジスター１２のソースとＰＭＯＳトランジスター２２のソースとの間にＰＭＯＳトランジスター２２のドレインが位置するため、ＰＭＯＳトランジスター１２のソースとＰＭＯＳトランジスター２２のソースとの距離が比較例よりも長くなっている。同様に、ＰＭＯＳトランジスター３２のソースとＰＭＯＳトランジスター４２のソースとの距離や、ＰＭＯＳトランジスター５２のソースとＰＭＯＳトランジスター６２のソースとの距離が比較例よりも長くなっている。すなわち、各ＰＮＰトランジスターのコレクターとエミッターとの距離が長くなり、その結果、各ＰＮＰトランジスターのベース幅が大きくなる。そのため、各ＰＮＰトランジスターの電流駆動能力は、図１に示したＥＳＤ保護回路７よりも低くなっている。したがって、外部端子Ｔ３に電源電圧ＶＳＳよりも低い電圧の静電気等の大きな外来ノイズが印加された場合、電源からＥＳＤ保護回路７を介して外部端子Ｔ３へと大電流が流れる。すなわち、ＥＳＤ保護回路７によってセレクター６が保護され、セレクター６を構成する耐圧の低い各ＭＯＳトランジスターが破壊されるおそれが低減される。
【００６８】
なお、第１実施形態又は第２実施形態の半導体集積回路１において、ＮＭＯＳトランジスター１１及びＮＭＯＳトランジスター２１は、それぞれ「第１のＭＯＳトランジスター」及び「第２のＭＯＳトランジスター」の一例である。また、ＮＭＯＳトランジスター１１のソース及びドレインは、それぞれ「第１のＮ型領域」及び「第２のＮ型領域」の一例であり、ＮＭＯＳトランジスター２１のソース及びドレインは、それぞれ「第４のＮ型領域」及び「第３のＮ型領域」の一例である。また、ＮＭＯＳトランジスター１１のソースに供給される電源電圧ＶＳＳは「第１の電源電圧」の一例であり、ＮＭＯＳトランジスター２１のドレインに供給される電源電圧ＶＤ１は「第２の電源電圧」の一例である。また、ＰＭＯＳトランジスター１２及びＰＭＯＳトランジスター２２は、それぞれ「第５のＭＯＳトランジスター」及び「第６のＭＯＳトランジスター」の一例である。
【００６９】
あるいは、ＮＭＯＳトランジスター３１及びＮＭＯＳトランジスター４１は、それぞれ「第１のＭＯＳトランジスター」及び「第２のＭＯＳトランジスター」の一例である。また、ＮＭＯＳトランジスター３１のソース及びドレインは、それぞれ「第１のＮ型領域」及び「第２のＮ型領域」の一例であり、ＮＭＯＳトランジスター４１のソース及びドレインは、それぞれ「第４のＮ型領域」及び「第３のＮ型領域」の一例である。また、ＮＭＯＳトランジスター３１のソースに供給される電源電圧ＶＳＳは「第１の電源電圧」の一例であり、ＮＭＯＳトランジスター４１のドレインに供給される電源電圧ＶＤ２は「第２の電源電圧」の一例である。また、ＰＭＯＳトランジスター３２及びＰＭＯＳトランジスター４２は、それぞれ「第５のＭＯＳトランジスター」及び「第６のＭＯＳトランジスター」の一例である。
【００７０】
あるいは、ＮＭＯＳトランジスター５１及びＮＭＯＳトランジスター６１は、それぞれ「第１のＭＯＳトランジスター」及び「第２のＭＯＳトランジスター」の一例である。また、ＮＭＯＳトランジスター５１のソース及びドレインは、それぞれ「第１のＮ型領域」及び「第２のＮ型領域」の一例であり、ＮＭＯＳトランジスター６１のソース及びドレインは、それぞれ「第４のＮ型領域」及び「第３のＮ型領域」の一例である。また、ＮＭＯＳトランジスター５１のソースに供給される電源電圧ＶＳＳは「第１の電源電圧」の一例であり、ＮＭＯＳトランジスター６１のドレインに供給される電源電圧ＶＤ３は「第２の電源電圧」の一例である。また、ＰＭＯＳトランジスター５２及びＰＭＯＳトランジスター６２は、それぞれ「第５のＭＯＳトランジスター」及び「第６のＭＯＳトランジスター」の一例である。
【００７１】
あるいは、ＰＭＯＳトランジスター１２及びＰＭＯＳトランジスター２２は、それぞれ「第１のＭＯＳトランジスター」及び「第２のＭＯＳトランジスター」の一例である。また、ＰＭＯＳトランジスター１２のソース及びドレインは、それぞれ「第１のＰ型領域」及び「第２のＰ型領域」の一例であり、ＰＭＯＳトランジスター２２のソース及びドレインは、それぞれ「第３のＰ型領域」及び「第４のＰ型領域」の一例である。また、ＰＭＯＳトランジスター１２のソースに供給される電源電圧ＶＤＤは「第１の電源電圧」の一例であり、ＰＭＯＳトランジスター２２のソースに供給される電源電圧ＶＤ１は「第２の電源電圧」の一例である。また、ＮＭＯＳトランジスター１１及びＮＭＯＳトランジスター２１は、それぞれ「第５のＭＯＳトランジスター」及び「第６のＭＯＳトランジスター」の一例である。
【００７２】
あるいは、ＰＭＯＳトランジスター３２及びＰＭＯＳトランジスター４２は、それぞれ「第１のＭＯＳトランジスター」及び「第２のＭＯＳトランジスター」の一例である。また、ＰＭＯＳトランジスター３２のソース及びドレインは、それぞれ「第１のＰ型領域」及び「第２のＰ型領域」の一例であり、ＰＭＯＳトランジスター４２のソース及びドレインは、それぞれ「第３のＰ型領域」及び「第４のＰ型領域」の一例である。また、ＰＭＯＳトランジスター３２のソースに供給される電源電圧ＶＤＤは「第１の電源電圧」の一例であり、ＰＭＯＳトランジスター４２のソースに供給される電源電圧ＶＤ２は「第２の電源電圧」の一例である。また、ＮＭＯＳトランジスター３１及びＮＭＯＳトランジスター４１は、それぞれ「第５のＭＯＳトランジスター」及び「第６のＭＯＳトランジスター」の一例である。
【００７３】
あるいは、ＰＭＯＳトランジスター５２及びＰＭＯＳトランジスター６２は、それぞれ「第１のＭＯＳトランジスター」及び「第２のＭＯＳトランジスター」の一例である。また、ＰＭＯＳトランジスター５２のソース及びドレインは、それぞれ「第１のＰ型領域」及び「第２のＰ型領域」の一例であり、ＰＭＯＳトランジスター６２のソース及びドレインは、それぞれ「第３のＰ型領域」及び「第４のＰ型領域」の一例である。また、ＰＭＯＳトランジスター５２のソースに供給される電源電圧ＶＤＤは「第１の電源電圧」の一例であり、ＰＭＯＳトランジスター６２のソースに供給される電源電圧ＶＤ３は「第２の電源電圧」の一例である。また、ＮＭＯＳトランジスター５１及びＮＭＯＳトランジスター６１は、それぞれ「第５のＭＯＳトランジスター」及び「第６のＭＯＳトランジスター」の一例である。
【００７４】
１−３．第３実施形態
第３実施形態の半導体集積回路１は、セレクター６を構成するＭＯＳトランジスターの配置を除いて、第１実施形態の半導体集積回路１と同様である。以下、第３実施形態の半導体集積回路１について、第１実施形態と同様の構成要素には同じ符号を付して、第１実施形態と異なる内容について説明し、重複する内容の説明を省略する。
【００７５】
図１２は、第３実施形態の半導体集積回路１においてセレクター６を構成するＭＯＳトランジスターの配置例を示す図である。図１２は半導体基板１００を平面視したときの当該ＭＯＳトランジスターの配置を示す図である。なお、図１２では、ＭＯＳトランジスター間を接続する配線は線分で表され、コンタクトは×で表されている。また、図１２では、各ＭＯＳトランジスターのゲート、ソース及びドレインにそれぞれＧ，Ｓ，Ｄの文字が付されている。なお、図１２は、以下の説明のための概念的な図であり、構成要素の付加や削除があってもよい。
【００７６】
第３実施形態における配置例では、図１２に示すように、半導体基板１００の平面視において、ＮＭＯＳトランジスター１１とＮＭＯＳトランジスター３１とは、隣り合って配置されている。具体的には、ＮＭＯＳトランジスター１１のソースとＮＭＯＳトランジスター３１のドレインが隣り合って配置されている。同様に、ＮＭＯＳトランジスター３１とＮＭＯＳトランジスター５１とは、隣り合って配置されている。具体的には、ＮＭＯＳトランジスター３１のソースとＮＭＯＳトランジスター５１のドレインが隣り合って配置されている。また、半導体基板１００の平面視において、ＮＭＯＳトランジスター２１とＮＭＯＳトランジスター４１とは、隣り合って配置されている。具体的には、ＮＭＯＳトランジスター２１のドレインとＮＭＯＳトランジスター４１のソースが隣り合って配置されている。同様に、ＮＭＯＳトランジスター４１とＮＭＯＳトランジスター６１とは、隣り合って配置されている。具体的には、ＮＭＯＳトランジスター４１のドレインとＮＭＯＳトランジスター６１のソースが隣り合って配置されている。
【００７７】
さらに、ＮＭＯＳトランジスター１１のソース及びＮＭＯＳトランジスター６１のドレインは、ＮＭＯＳトランジスター３１のソースとＮＭＯＳトランジスター６１のドレインとの間に位置する。このように、第３実施形態における配置例では、Ｐウェル１２０において、インバーター回路１０，３０，５０の一部をそれぞれ構成するＮＭＯＳトランジスター１１，３１，５１の配置領域と、アナログスイッチ回路２０，４０，６０の一部をそれぞれ構成するＮＭＯＳトランジスター２１，４１，６１の配置領域とが分離されている。そして、半導体基板１００の平面視において、ＮＭＯＳトランジスター１１とＮＭＯＳトランジスター６１とは、隣り合って配置されている。具体的には、ＮＭＯＳトランジスター１１のドレインとＮＭＯＳトランジスター６１のドレインが隣り合って配置されている。
【００７８】
さらに、第３実施形態における配置例では、Ｐウェル１２０において、Ｐ＋領域１２２の内側に、電源電圧ＶＳＳが供給されるＰ＋領域１２９が設けられている。Ｐ＋領域１２９は、不純物の濃度が周囲よりも高いＰ型領域である。そして、Ｐ＋領域１２９は、ＮＭＯＳトランジスター１１のソースとＮＭＯＳトランジスター６１のドレインとの間に位置する。そのため、ＮＭＯＳトランジスター１１のソース、Ｐ＋領域１２９及びＮＭＯＳトランジスター６１のドレインをそれぞれエミッター、ベース及びコレクターとする寄生のＮＰＮトランジスターが形成されている。
【００７９】
ＮＭＯＳトランジスター１１のソースには電源電圧ＶＳＳが供給され、ＮＭＯＳトランジスター６１のドレインには電源電圧ＶＳＳよりも高い電源電圧ＶＤ３が供給される。したがって、寄生のＮＰＮトランジスターは、コレクターの電位がエミッターの電位よりも高い状態となる。しかしながら、Ｐ＋領域１２９には電源電圧ＶＳＳが供給されるため、ＮＰＮトランジスターのベースとエミッターとの電位差がゼロとなる。そのため、ＮＰＮトランジスターがオフ状態となってコレクターからエミッターへと電流は流れない。したがって、外部端子Ｔ３に電源電圧ＶＤＤよりも高い電圧の静電気等の大きな外来ノイズが印加された場合、外部端子Ｔ３からＥＳＤ保護回路７を介してグラウンドへと大電流が流れる。すなわち、ＥＳＤ保護回路７によってセレクター６が保護され、セレクター６を構成する耐圧の低い各ＭＯＳトランジスターが破壊されるおそれが低減される。
【００８０】
また、第３実施形態における配置例では、図１２に示すように、半導体基板１００の平面視において、ＰＭＯＳトランジスター１２とＰＭＯＳトランジスター３２とは、隣り合って配置されている。具体的には、ＰＭＯＳトランジスター１２のソースとＰＭＯＳトランジスター３２のドレインが隣り合って配置されている。同様に、ＰＭＯＳトランジスター３２とＰＭＯＳトランジスター５２とは、隣り合って配置されている。具体的には、ＰＭＯＳトランジスター３２のソースとＰＭＯＳトランジスター５２のドレインが隣り合って配置されている。また、半導体基板１００の平面視において、ＰＭＯＳトランジスター２２とＰＭＯＳトランジスター４２とは、隣り合って配置されている。具体的には、ＰＭＯＳトランジスター２２のソースとＰＭＯＳトランジスター４２のドレインが隣り合って配置されている。同様に、ＰＭＯＳトランジスター４２とＰＭＯＳトランジスター６２とは、隣り合って配置されている。具体的には、ＰＭＯＳトランジスター４２のソースとＰＭＯＳトランジスター６２のドレインが隣り合って配置されている。
【００８１】
さらに、ＰＭＯＳトランジスター１２のソース及びＰＭＯＳトランジスター６２のソースは、ＰＭＯＳトランジスター３２のソースとＰＭＯＳトランジスター６２のソースとの間に位置する。このように、第３実施形態における配置例では、Ｎウェル１１０において、インバーター回路１０，３０，５０の一部をそれぞれ構成するＰＭＯＳトランジスター１２，３２，５２の配置領域と、アナログスイッチ回路２０，４０，６０の一部をそれぞれ構成するＰＭＯＳトランジスター２２，４２，６２の配置領域とが分離されている。そして、半導体基板１００の平面視において、ＰＭＯＳトランジスター１２とＰＭＯＳトランジスター６２とは、隣り合って配置されている。具体的には、ＰＭＯＳトランジスター１２のドレインとＰＭＯＳトランジスター６２のソースが隣り合って配置されている。
【００８２】
さらに、第３実施形態における配置例では、Ｎウェル１１０において、Ｎ＋領域１１２の内側に、電源電圧ＶＤＤが供給されるＮ＋領域１１９が設けられている。Ｎ＋領域１１９は、不純物の濃度が周囲よりも高いＮ型領域である。そして、Ｎ＋領域１１９は、ＰＭＯＳトランジスター１２のソースとＰＭＯＳトランジスター６２のソースとの間に位置する。そのため、ＰＭＯＳトランジスター１２のソース、Ｎ＋領域１１９及びＰＭＯＳトランジスター６２のソースをそれぞれエミッター、ベース及びコレクターとする寄生のＰＮＰトランジスターが形成されている。
【００８３】
ＰＭＯＳトランジスター１２のソースには電源電圧ＶＤＤが供給され、ＰＭＯＳトランジスター６２のソースには電源電圧ＶＤＤよりも低い電源電圧ＶＤ３が供給される。したがって、寄生のＰＮＰトランジスターは、エミッターの電位がコレクターの電位よりも高い状態となる。しかしながら、Ｎ＋領域１１９には電源電圧ＶＤＤが供給されるため、ＰＮＰトランジスターのエミッターとベースとの電位差がゼロとなる。そのため、ＰＮＰトランジスターがオフ状態となってエミッターからコレクターへと電流は流れない。したがって、外部端子Ｔ３に電源電圧ＶＳＳよりも低い電圧の静電気等の大きな外来ノイズが印加された場合、電源からＥＳＤ保護回路７を介して外部端子Ｔ３へと大電流が流れる。すなわち、ＥＳＤ保護回路７によってセレクター６が保護され、セレクター６を構成する耐圧の低い各ＭＯＳトランジスターが破壊されるおそれが低減される。
【００８４】
１−４．第４実施形態
第４実施形態の半導体集積回路１は、セレクター６を構成するＭＯＳトランジスターの配置を除いて、第２実施形態の半導体集積回路１と同様である。以下、第４実施形態の半導体集積回路１について、第２実施形態と同様の構成要素には同じ符号を付して、第２実施形態と異なる内容について説明し、重複する内容の説明を省略する。
【００８５】
図１３は、第４実施形態の半導体集積回路１においてセレクター６を構成するＭＯＳトランジスターの配置例を示す図である。図１３は半導体基板１００を平面視したときの当該ＭＯＳトランジスターの配置を示す図である。なお、図１３では、ＭＯＳトランジスター間を接続する配線は線分で表され、コンタクトは×で表されている。また、図１３では、各ＭＯＳトランジスターのゲート、ソース及びドレインにそれぞれＧ，Ｓ，Ｄの文字が付されている。なお、図１３は、以下の説明のための概念的な図であり、構成要素の付加や削除があってもよい。
【００８６】
第４実施形態における配置例では、図１３に示すように、半導体基板１００の平面視において、ＮＭＯＳトランジスター１１とＮＭＯＳトランジスター３１とは、隣り合って配置されている。具体的には、ＮＭＯＳトランジスター１１のソースとＮＭＯＳトランジスター３１のドレインが隣り合って配置されている。同様に、ＮＭＯＳトランジスター３１とＮＭＯＳトランジスター５１とは、隣り合って配置されている。具体的には、ＮＭＯＳトランジスター３１のソースとＮＭＯＳトランジスター５１のドレインが隣り合って配置されている。また、半導体基板１００の平面視において、ＮＭＯＳトランジスター２１とＮＭＯＳトランジスター４１とは、隣り合って配置されている。具体的には、ＮＭＯＳトランジスター２１のソースとＮＭＯＳトランジスター４１のドレインが隣り合って配置されている。同様に、ＮＭＯＳトランジスター４１とＮＭＯＳトランジスター６１とは、隣り合って配置されている。具体的には、ＮＭＯＳトランジスター４１のソースとＮＭＯＳトランジスター６１のドレインが隣り合って配置されている。
【００８７】
さらに、ＮＭＯＳトランジスター１１のソース及びＮＭＯＳトランジスター６１のドレインは、ＮＭＯＳトランジスター３１のソースとＮＭＯＳトランジスター６１のドレインとの間に位置する。このように、第４実施形態における配置例では、Ｐウェル１２０において、インバーター回路１０，３０，５０の一部をそれぞれ構成するＮＭＯＳトランジスター１１，３１，５１の配置領域と、アナログスイッチ回路２０，４０，６０の一部をそれぞれ構成するＮＭＯＳトランジスター２１，４１，６１の配置領域とが分離されている。そして、半導体基板１００の平面視において、ＮＭＯＳトランジスター１１とＮＭＯＳトランジスター６１とは、隣り合って配置されている。具体的には、ＮＭＯＳトランジスター１１のドレインとＮＭＯＳトランジスター６１のソースが隣り合って配置されている。そのため、半導体基板１００の平面視において、ＮＭＯＳトランジスター１１のドレイン及びＮＭＯＳトランジスター６１のソースは、ＮＭＯＳトランジスター１１のソースとＮＭＯＳトランジスター６１のドレインとの間に位置する。
【００８８】
第４実施形態では、ＮＭＯＳトランジスター１１のソース、Ｐウェル１２０及びＮＭＯＳトランジスター６１のドレインをそれぞれエミッター、ベース及びコレクターとする寄生のＮＰＮトランジスターが形成されている。そして、ＮＭＯＳトランジスター１１のソースには電源電圧ＶＳＳが供給され、ＮＭＯＳトランジスター６１のドレインには電源電圧ＶＳＳよりも高い電源電圧ＶＤ３が供給される。したがって、寄生のＮＰＮトランジスターは、コレクターの電位がエミッターの電位よりも高い状態となる。また、Ｐ＋領域１２２には電源電圧ＶＳＳが供給されるが、Ｐウェル１２０の抵抗成分により、ＮＰＮトランジスターのベースの電位は電源電圧ＶＳＳよりも高くなる。そのため、ＮＰＮトランジスターは、ベースの電位がエミッターの電位よりも高い状態となる。その結果、ＮＰＮトランジスターがオン状態となり得る。
【００８９】
しかしながら、第４実施形態では、ＮＭＯＳトランジスター１１のソースとＮＭＯＳトランジスター６１のドレインとの間にＮＭＯＳトランジスター１１のドレイン及びＮＭＯＳトランジスター６１のソースが位置するため、ＮＭＯＳトランジスター１１のソースとＮＭＯＳトランジスター６１のドレインとの距離が長くなっている。すなわち、ＮＰＮトランジスターのエミッターとコレクターとの距離が長くなり、その結果、ＮＰＮトランジスターのベース幅が大きくなる。そのため、ＮＰＮトランジスターの電流駆動能力は、図１に示したＥＳＤ保護回路７よりも低くなっている。したがって、外部端子Ｔ３に電源電圧ＶＤＤよりも高い電圧の静電気等の大きな外来ノイズが印加された場合、外部端子Ｔ３からＥＳＤ保護回路７を介してグラウンドへと大電流が流れる。すなわち、ＥＳＤ保護回路７によってセレクター６が保護され、セレクター６を構成する耐圧の低い各ＭＯＳトランジスターが破壊されるおそれが低減される。
【００９０】
また、第４実施形態における配置例では、図１３に示すように、半導体基板１００の平面視において、ＰＭＯＳトランジスター１２とＰＭＯＳトランジスター３２とは、隣り合って配置されている。具体的には、ＰＭＯＳトランジスター１２のソースとＰＭＯＳトランジスター３２のドレインが隣り合って配置されている。同様に、ＰＭＯＳトランジスター３２とＰＭＯＳトランジスター５２とは、隣り合って配置されている。具体的には、ＰＭＯＳトランジスター３２のソースとＰＭＯＳトランジスター５２のドレインが隣り合って配置されている。また、半導体基板１００の平面視において、ＰＭＯＳトランジスター２２とＰＭＯＳトランジスター４２とは、隣り合って配置されている。具体的には、ＰＭＯＳトランジスター２２のドレインとＰＭＯＳトランジスター４２のソースが隣り合って配置されている。同様に、ＰＭＯＳトランジスター４２とＰＭＯＳトランジスター６２とは、隣り合って配置されている。具体的には、ＰＭＯＳトランジスター４２のドレインとＰＭＯＳトランジスター６２のソースが隣り合って配置されている。
【００９１】
さらに、ＰＭＯＳトランジスター１２のソース及びＰＭＯＳトランジスター６２のソースは、ＰＭＯＳトランジスター３２のソースとＰＭＯＳトランジスター６２のソースとの間に位置する。このように、第３実施形態における配置例では、Ｎウェル１１０において、インバーター回路１０，３０，５０の一部をそれぞれ構成するＰＭＯＳトランジスター１２，３２，５２の配置領域と、アナログスイッチ回路２０，４０，６０の一部をそれぞれ構成するＰＭＯＳトランジスター２２，４２，６２の配置領域とが分離されている。そして、半導体基板１００の平面視において、ＰＭＯＳトランジスター１２とＰＭＯＳトランジスター６２とは、隣り合って配置されている。具体的には、ＰＭＯＳトランジスター１２のドレインとＰＭＯＳトランジスター６２のドレインが隣り合って配置されている。そのため、半導体基板１００の平面視において、ＰＭＯＳトランジスター１２のドレイン及びＰＭＯＳトランジスター６２のドレインは、ＰＭＯＳトランジスター１２のソースとＰＭＯＳトランジスター６２のソースとの間に位置する。
【００９２】
第４実施形態では、ＰＭＯＳトランジスター１２のソース、Ｎウェル１１０及びＰＭＯＳトランジスター６２のソースをそれぞれエミッター、ベース及びコレクターとする寄生のＰＮＰトランジスターが形成されている。そして、ＰＭＯＳトランジスター１２のソースには電源電圧ＶＤＤが供給され、ＰＭＯＳトランジスター６２のソースには電源電圧ＶＤＤよりも低い電源電圧ＶＤ３が供給される。したがって、寄生のＰＮＰトランジスターは、エミッターの電位がコレクターの電位よりも高い状態となる。また、Ｎ＋領域１１２には電源電圧ＶＤＤが供給されるが、Ｎウェル１１０の抵抗成分により、ＰＮＰトランジスターのベースの電位は電源電圧ＶＤＤよりも低くなる。そのため、ＰＮＰトランジスターは、エミッターの電位がベースの電位よりも高い状態となる。その結果、ＰＮＰトランジスターがオン状態となり得る。
【００９３】
しかしながら、第４実施形態では、ＰＭＯＳトランジスター１２のソースとＰＭＯＳトランジスター６２のソースとの間にＰＭＯＳトランジスター１２のドレイン及びＰＭＯＳトランジスター６２のドレインが位置するため、ＰＭＯＳトランジスター１２のソースとＰＭＯＳトランジスター６２のソースとの距離が比較例よりも長くなっている。すなわち、ＰＮＰトランジスターのコレクターとエミッターとの距離が長くなり、その結果、ＰＮＰトランジスターのベース幅が大きくなる。そのため、ＰＮＰトランジスターの電流駆動能力は、図１に示したＥＳＤ保護回路７よりも低くなっている。したがって、外部端子Ｔ３に電源電圧ＶＳＳよりも低い電圧の静電気等の大きな外来ノイズが印加された場合、電源からＥＳＤ保護回路７を介して外部端子Ｔ３へと大電流が流れる。すなわち、ＥＳＤ保護回路７によってセレクター６が保護され、セレクター６を構成する耐圧の低い各ＭＯＳトランジスターが破壊されるおそれが低減される。
【００９４】
なお、第３実施形態又は第４実施形態の半導体集積回路１において、ＮＭＯＳトランジスター１１及びＮＭＯＳトランジスター６１は、それぞれ「第１のＭＯＳトランジスター」及び「第２のＭＯＳトランジスター」の一例である。また、ＮＭＯＳトランジスター１１のソース及びドレインは、それぞれ「第１のＮ型領域」及び「第２のＮ型領域」の一例であり、ＮＭＯＳトランジスター６１のソース及びドレインは、それぞれ「第４のＮ型領域」及び「第３のＮ型領域」の一例である。また、ＮＭＯＳトランジスター３１及びＮＭＯＳトランジスター４１は、それぞれ「第３のＭＯＳトランジスター」及び「第４のＭＯＳトランジスター」の一例である。また、ＮＭＯＳトランジスター３１のソース及びドレインは、それぞれ「第５のＮ型領域」及び「第６のＮ型領域」の一例であり、ＮＭＯＳトランジスター４１のソース及びドレインは、それぞれ「第８のＮ型領域」及び「第７のＮ型領域」の一例である。また、ＮＭＯＳトランジスター１１，３１の各ソースに供給される電源電圧ＶＳＳは「第１の電源電圧」の一例であり、ＮＭＯＳトランジスター６１のドレインに供給される電源電圧ＶＤ３は「第２の電源電圧」の一例であり、ＮＭＯＳトランジスター４１のドレインに供給される電源電圧ＶＤ２は「第３の電源電圧」の一例である。また、ＰＭＯＳトランジスター１２及びＰＭＯＳトランジスター６２は、それぞれ「第５のＭＯＳトランジスター」及び「第６のＭＯＳトランジスター」の一例である。
【００９５】
あるいは、ＰＭＯＳトランジスター１２及びＰＭＯＳトランジスター６２は、それぞれ「第１のＭＯＳトランジスター」及び「第２のＭＯＳトランジスター」の一例である。また、ＰＭＯＳトランジスター１２のソース及びドレインは、それぞれ「第１のＰ型領域」及び「第２のＰ型領域」の一例であり、ＰＭＯＳトランジスター６２のソース及びドレインは、それぞれ「第３のＰ型領域」及び「第４のＰ型領域」の一例である。また、ＰＭＯＳトランジスター３２及びＰＭＯＳトランジスター４２は、それぞれ「第３のＭＯＳトランジスター」及び「第４のＭＯＳトランジスター」の一例である。また、ＰＭＯＳトランジスター３２のソース及びドレインは、それぞれ「第５のＰ型領域」及び「第６のＰ型領域」の一例であり、ＰＭＯＳトランジスター４２のソース及びドレインは、それぞれ「第７のＰ型領域」及び「第８のＰ型領域」の一例である。また、ＰＭＯＳトランジスター１２，３２の各ソースに供給される電源電圧ＶＤＤは「第１の電源電圧」の一例であり、ＰＭＯＳトランジスター６２のソースに供給される電源電圧ＶＤ３は「第２の電源電圧」の一例であり、ＰＭＯＳトランジスター４２のソースに供給される電源電圧ＶＤ２は「第３の電源電圧」の一例である。また、ＮＭＯＳトランジスター１１及びＮＭＯＳトランジスター６１は、それぞれ「第５のＭＯＳトランジスター」及び「第６のＭＯＳトランジスター」の一例である。
【００９６】
１−５．変形例
［第１変形例］
図１４は、第１変形例の半導体集積回路１においてセレクター６を構成するＭＯＳトランジスターの配置例を示す図である。図１４は半導体基板１００を平面視したときの当該ＭＯＳトランジスターの配置を示す図である。なお、図１４では、ＭＯＳトランジスター間を接続する配線は線分で表され、コンタクトは×で表されている。また、図１４では、各ＭＯＳトランジスターのゲート、ソース及びドレインにそれぞれＧ，Ｓ，Ｄの文字が付されている。なお、図１４は、以下の説明のための概念的な図であり、構成要素の付加や削除があってもよい。
【００９７】
第１変形例における配置例では、図６に示した第１実施形態の半導体集積回路１における配置例と同様、Ｐウェル１２０において、Ｐ＋領域１２２の内側に、電源電圧ＶＳＳが供給される３つのＰ＋領域１２４，１２６，１２８が設けられている。そして、半導体基板１００の平面視において、Ｐ＋領域１２４は、ＮＭＯＳトランジスター１１のソースとＮＭＯＳトランジスター２１のドレインとの間に位置する。同様に、Ｐ＋領域１２６は、ＮＭＯＳトランジスター３１のソースとＮＭＯＳトランジスター４１のドレインとの間に位置する。同様に、Ｐ＋領域１２８は、ＮＭＯＳトランジスター５１のソースとＮＭＯＳトランジスター６１のドレインとの間に位置する。また、Ｎウェル１１０において、Ｎ＋領域１１２の内側に、電源電圧ＶＤＤが供給される３つのＮ＋領域１１４，１１６，１１８が設けられている。そして、半導体基板１００の平面視において、Ｎ＋領域１１４は、ＰＭＯＳトランジスター１２のソースとＰＭＯＳトランジスター２２のソースとの間に位置する。同様に、Ｎ＋領域１１６は、ＰＭＯＳトランジスター３２のソースとＰＭＯＳトランジスター４２のソースとの間に位置する。同様に、Ｎ＋領域１１８は、ＰＭＯＳトランジスター５２のソースとＰＭＯＳトランジスター６２のソースとの間に位置する。
【００９８】
また、第１変形例における配置例では、図９に示した第２実施形態の半導体集積回路１における配置例と同様、半導体基板１００の平面視において、ＮＭＯＳトランジスター１１のソースとＮＭＯＳトランジスター２１のソースが隣り合って配置されており、ＮＭＯＳトランジスター２１のソースは、ＮＭＯＳトランジスター１１のソースとＮＭＯＳトランジスター２１のドレインとの間に位置する。同様に、ＮＭＯＳトランジスター３１のソースとＮＭＯＳトランジスター４１のソースが隣り合って配置されており、ＮＭＯＳトランジスター４１のソースは、ＮＭＯＳトランジスター３１のソースとＮＭＯＳトランジスター４１のドレインとの間に位置する。同様に、ＮＭＯＳトランジスター５１のソースとＮＭＯＳトランジスター６１のソースが隣り合って配置されており、ＮＭＯＳトランジスター６１のソースは、ＮＭＯＳトランジスター５１のソースとＮＭＯＳトランジスター６１のドレインとの間に位置する。また、ＰＭＯＳトランジスター１２のソースとＰＭＯＳトランジスター２２のドレインが隣り合って配置されており、ＰＭＯＳトランジスター２２のドレインは、ＰＭＯＳトランジスター１２のソースとＰＭＯＳトランジスター２２のソースとの間に位置する。同様に、ＰＭＯＳトランジスター３２のソースとＰＭＯＳトランジスター４２のドレインが隣り合って配置されており、ＰＭＯＳトランジスター４２のドレインは、ＰＭＯＳトランジスター３２のソースとＰＭＯＳトランジスター４２のソースとの間に位置する。同様に、ＰＭＯＳトランジスター５２のソースとＰＭＯＳトランジスター６２のドレインが隣り合って配置されており、ＰＭＯＳトランジスター６２のドレインは、ＰＭＯＳトランジスター５２のソースとＰＭＯＳトランジスター６２のソースとの間に位置する。
【００９９】
したがって、第１変形例の半導体集積回路１によれば、第１実施形態及び第２実施形態よりも、寄生のＮＰＮトランジスター及びＰＮＰトランジスターに電流が流れにくいので、セレクター６を構成する耐圧の低い各ＭＯＳトランジスターが破壊されるおそれがさらに低減される。
【０１００】
［第２変形例］
図１５は、第２変形例の半導体集積回路１においてセレクター６を構成するＭＯＳトランジスターの配置例を示す図である。図１５は半導体基板１００を平面視したときの当該ＭＯＳトランジスターの配置を示す図である。なお、図１５では、ＭＯＳトランジスター間を接続する配線は線分で表され、コンタクトは×で表されている。また、図１５では、各ＭＯＳトランジスターのゲート、ソース及びドレインにそれぞれＧ，Ｓ，Ｄの文字が付されている。なお、図１５は、以下の説明のための概念的な図であり、構成要素の付加や削除があってもよい。
【０１０１】
第２変形例における配置例では、図１２に示した第３実施形態の半導体集積回路１における配置例と同様、Ｐウェル１２０において、インバーター回路１０，３０，５０の一部をそれぞれ構成するＮＭＯＳトランジスター１１，３１，５１の配置領域と、アナログスイッチ回路２０，４０，６０の一部をそれぞれ構成するＮＭＯＳトランジスター２１，４１，６１の配置領域とが分離されている。そして、Ｐウェル１２０において、Ｐ＋領域１２２の内側に、電源電圧ＶＳＳが供給されるＰ＋領域１２９が設けられており、半導体基板１００の平面視において、Ｐ＋領域１２９は、ＮＭＯＳトランジスター１１のソースとＮＭＯＳトランジスター６１のドレインとの間に位置する。また、Ｎウェル１１０において、インバーター回路１０，３０，５０の一部をそれぞれ構成するＰＭＯＳトランジスター１２，３２，５２の配置領域と、アナログスイッチ回路２０，４０，６０の一部をそれぞれ構成するＰＭＯＳトランジスター２２，４２，６２の配置領域とが分離されている。そして、Ｎウェル１１０において、Ｎ＋領域１１２の内側に、電源電圧ＶＤＤが供給されるＮ＋領域１１９が設けられており、半導体基板１００の平面視において、Ｎ＋領域１１９は、ＰＭＯＳトランジスター１２のソースとＰＭＯＳトランジスター６２のソースとの間に位置する。
【０１０２】
また、第２変形例における配置例では、図１３に示した第４実施形態の半導体集積回路１における配置例と同様、半導体基板１００の平面視において、ＮＭＯＳトランジスター１１のドレインとＮＭＯＳトランジスター６１のソースが隣り合って配置されており、ＮＭＯＳトランジスター１１のドレイン及びＮＭＯＳトランジスター６１のソースは、ＮＭＯＳトランジスター１１のソースとＮＭＯＳトランジスター６１のドレインとの間に位置する。また、半導体基板１００の平面視において、ＰＭＯＳトランジスター１２のドレインとＰＭＯＳトランジスター６２のドレインが隣り合って配置されており、ＰＭＯＳトランジスター１２のドレイン及びＰＭＯＳトランジスター６２のドレインは、ＰＭＯＳトランジスター１２のソースとＰＭＯＳトランジスター６２のソースとの間に位置する。
【０１０３】
したがって、第２変形例の半導体集積回路１によれば、第３実施形態及び第４実施形態よりも、寄生のＮＰＮトランジスター及びＰＮＰトランジスターに電流が流れにくいので、セレクター６を構成する耐圧の低い各ＭＯＳトランジスターが破壊されるおそれがさらに低減される。
【０１０４】
［第３変形例］
第１実施形態、第３実施形態又は第１変形例の半導体集積回路１では、ソースに第１の電源電圧が供給される第１のＰＭＯＳトランジスターと、ソースに第１の電源電圧よりも低い第２の電源電圧が供給される第２のＰＭＯＳトランジスターとが隣り合って配置されている。また、第１の電源電圧が供給されるＮ＋領域が設けられ、Ｎ＋領域は、第１のＰＭＯＳトランジスターのソースと第２のＰＭＯＳトランジスターのソースとの間に位置する。そして、第１のＰＭＯＳトランジスターのソース、Ｎ＋領域及び第２のＰＭＯＳトランジスターのソースをそれぞれエミッター、ベース及びコレクターとする寄生のＰＮＰトランジスターが形成されている。
【０１０５】
これに対して、第３変形例の半導体集積回路１では、ソースに第１の電源電圧が供給される第１のＰＭＯＳトランジスターと、ドレインに第１の電源電圧よりも低い第２の電源電圧が供給される第２のＰＭＯＳトランジスターとが隣り合って配置されている。また、第１の電源電圧が供給されるＮ＋領域が設けられ、Ｎ＋領域は、第１のＰＭＯＳトランジスターのソースと第２のＰＭＯＳトランジスターのドレインとの間に位置する。そして、第１のＰＭＯＳトランジスターのソース、Ｎ＋領域及び第２のＰＭＯＳトランジスターのドレインをそれぞれエミッター、ベース及びコレクターとする寄生のＰＮＰトランジスターが形成されている。
【０１０６】
第３変形例の半導体集積回路１でも、第１実施形態、第３実施形態又は第２変形例の半導体集積回路１と同様、寄生のＰＮＰトランジスターのエミッターとベースとの電位差がゼロとなるため、ＰＮＰトランジスターがオフ状態となってエミッターからコレクターへと電流は流れない。したがって、外部端子Ｔ３に外来ノイズが印加されても、ＥＳＤ保護回路７によってセレクター６が保護され、セレクター６を構成する耐圧の低い各ＭＯＳトランジスターが破壊されるおそれが低減される。
【０１０７】
［第４変形例］
第２実施形態、第４実施形態又は第２変形例の半導体集積回路１では、ソースに第１の電源電圧が供給される第１のＰＭＯＳトランジスターと、ソースに第１の電源電圧よりも低い第２の電源電圧が供給される第２のＰＭＯＳトランジスターとが隣り合って配置されており、第２のＰＭＯＳトランジスタードレインは、第１のＰＭＯＳトランジスターのソースと第２のＰＭＯＳトランジスターのソースとの間に位置する。そして、第１のＰＭＯＳトランジスターのソース、Ｎウェル及び第２のＰＭＯＳトランジスターのソースをそれぞれエミッター、ベース及びコレクターとする寄生のＰＮＰトランジスターが形成されている。
【０１０８】
これに対して、第４変形例の半導体集積回路１では、ソースに第１の電源電圧が供給される第１のＰＭＯＳトランジスターと、ドレインに第１の電源電圧よりも低い第２の電源電圧が供給される第２のＰＭＯＳトランジスターとが隣り合って配置されており、第２のＰＭＯＳトランジスターソースは、第１のＰＭＯＳトランジスターのソースと第２のＰＭＯＳトランジスターのドレインとの間に位置する。そして、第１のＰＭＯＳトランジスターのソース、Ｎウェル及び第２のＰＭＯＳトランジスターのドレインをそれぞれエミッター、ベース及びコレクターとする寄生のＰＮＰトランジスターが形成されている。
【０１０９】
第４変形例の半導体集積回路１でも、第２実施形態、第４実施形態又は第２変形例の半導体集積回路１と同様、寄生のＰＮＰトランジスターのベース幅が大きくなるため、ＰＮＰトランジスターの電流駆動能力が低くなる。したがって、外部端子Ｔ３に外来ノイズが印加されても、ＥＳＤ保護回路７によってセレクター６が保護され、セレクター６を構成する耐圧の低い各ＭＯＳトランジスターが破壊されるおそれが低減される。
【０１１０】
２．電子機器
図１６は、本実施形態の電子機器の構成の一例を示す機能ブロック図である。また、図１７は、本実施形態の電子機器の一例であるスマートフォンの外観の一例を示す図である。
【０１１１】
本実施形態の電子機器３００は、発振器３１０、ＣＰＵ（Central Processing Unit）３２０、操作部３３０、ＲＯＭ（Read Only Memory）３４０、ＲＡＭ（Random Access Memory）３５０、通信部３６０、表示部３７０を含んで構成されている。なお、本実施形態の電子機器は、図１６の構成要素の一部を省略又は変更し、あるいは、他の構成要素を付加した構成としてもよい。
【０１１２】
発振器３１０は、半導体集積回路３１２と振動子３１３とを備えている。半導体集積回路３１２は、振動子３１３を発振させて発振信号を発生させる。この発振信号は発振器３１０の外部端子からＣＰＵ３２０に出力される。
【０１１３】
ＣＰＵ３２０は、ＲＯＭ３４０等に記憶されているプログラムに従い、発振器３１０から入力される発振信号をクロック信号として各種の計算処理や制御処理を行う処理部である。具体的には、ＣＰＵ３２０は、操作部３３０からの操作信号に応じた各種の処理、外部装置とデータ通信を行うために通信部３６０を制御する処理、表示部３７０に各種の情報を表示させるための表示信号を送信する処理等を行う。
【０１１４】
操作部３３０は、操作キーやボタンスイッチ等により構成される入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ３２０に出力する。
【０１１５】
ＲＯＭ３４０は、ＣＰＵ３２０が各種の計算処理や制御処理を行うためのプログラムやデータ等を記憶する記憶部である。
【０１１６】
ＲＡＭ３５０は、ＣＰＵ３２０の作業領域として用いられ、ＲＯＭ３４０から読み出されたプログラムやデータ、操作部３３０から入力されたデータ、ＣＰＵ３２０が各種プログラムに従って実行した演算結果等を一時的に記憶する記憶部である。
【０１１７】
通信部３６０は、ＣＰＵ３２０と外部装置との間のデータ通信を成立させるための各種制御を行う。
【０１１８】
表示部３７０は、ＬＣＤ（Liquid Crystal Display）等により構成される表示装置であり、ＣＰＵ３２０から入力される表示信号に基づいて各種の情報を表示する。表示部３７０には操作部３３０として機能するタッチパネルが設けられていてもよい。
【０１１９】
半導体集積回路３１２として例えば上述した各実施形態の半導体集積回路１を適用することにより、外来ノイズによってＭＯＳトランジスターが破壊されるおそれを低減することが可能であるので、信頼性の高い電子機器を実現することができる。
【０１２０】
このような電子機器３００としては種々の電子機器が考えられ、例えば、モバイル型、ラップトップ型、タブレット型などのパーソナルコンピューター、スマートフォンや携帯電話機などの移動体端末、ディジタルカメラ、インクジェットプリンターなどのインクジェット式吐出装置、ルーターやスイッチなどのストレージエリアネットワーク機器、ローカルエリアネットワーク機器、移動体端末基地局用機器、テレビ、ビデオカメラ、ビデオレコーダー、カーナビゲーション装置、リアルタイムクロック装置、ページャー、電子手帳、電子辞書、電卓、電子ゲーム機器、ゲーム用コントローラー、ワードプロセッサー、ワークステーション、テレビ電話、防犯用テレビモニター、電子双眼鏡、ＰＯＳ端末、電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡等の医療機器、魚群探知機、各種測定機器、車両、航空機、船舶等の計器類、フライトシミュレーター、ヘッドマウントディスプレイ、モーショントレース、モーショントラッキング、モーションコントローラー、歩行者自立航法（ＰＤＲ：Pedestrian Dead Reckoning）装置等が挙げられる。
【０１２１】
本実施形態の電子機器３００の一例として、上述した発振器３１０を基準信号源として用いて、例えば、端末と有線または無線で通信を行う端末基地局用装置等として機能する伝送装置が挙げられる。半導体集積回路３１２として、例えば上述した各実施形態の半導体集積回路１を適用することにより、例えば通信基地局などに利用可能な、周波数精度の高い、高性能、高信頼性を所望される電子機器３００を実現することも可能である。
【０１２２】
また、本実施形態の電子機器３００の他の一例として、通信部３６０が外部クロック信号を受信し、ＣＰＵ３２０が、当該外部クロック信号と発振器３１０の出力信号とに基づいて、発振器３１０の周波数を制御する周波数制御部と、を含む、通信装置であってもよい。この通信装置は、例えば、ストレータム３などの基幹系ネットワーク機器やフェムトセルに使用される通信機器であってもよい。
【０１２３】
３．移動体
図１８は、本実施形態の移動体の一例を示す図である。図１８に示す移動体４００は、発振器４１０、エンジンシステム、ブレーキシステム、キーレスエントリーシステム等の各種の制御を行うコントローラー４２０，４３０，４４０、バッテリー４５０、バックアップ用バッテリー４６０を含んで構成されている。なお、本実施形態の移動体は、図１８の構成要素の一部を省略し、あるいは、他の構成要素を付加した構成としてもよい。
【０１２４】
発振器４１０は、不図示の半導体集積回路と振動子とを備えており、半導体集積回路は振動子を発振させて発振信号を発生させる。この発振信号は発振器４１０の外部端子からコントローラー４２０，４３０，４４０に出力され、例えばクロック信号として用いられる。
【０１２５】
バッテリー４５０は、発振器４１０及びコントローラー４２０，４３０，４４０に電力を供給する。バックアップ用バッテリー４６０は、バッテリー４５０の出力電圧が閾値よりも低下した時、発振器４１０及びコントローラー４２０，４３０，４４０に電力を供給する。
【０１２６】
発振器４１０が備える半導体集積回路として例えば上述した各実施形態の半導体集積回路１を適用することにより、外来ノイズによってＭＯＳトランジスターが破壊されるおそれを低減することが可能であるので、信頼性の高い移動体を実現することができる。
【０１２７】
このような移動体４００としては種々の移動体が考えられ、例えば、電気自動車等の自動車、ジェット機やヘリコプター等の航空機、船舶、ロケット、人工衛星等が挙げられる。
【０１２８】
本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１２９】
上述した実施形態および変形例は一例であって、これらに限定されるわけではない。例えば、各実施形態および各変形例を適宜組み合わせることも可能である。
【０１３０】
本発明は、実施の形態で説明した構成と実質的に同一の構成、例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【０１３１】
１…半導体集積回路、２…電源回路、３…発振回路、４…温度センサー、５…ロジック回路、６…セレクター、７…ＥＳＤ保護回路、１０…インバーター回路、１１…ＮＭＯＳトランジスター、１２…ＰＭＯＳトランジスター、２０…アナログスイッチ回路、２１…ＮＭＯＳトランジスター、２２…ＰＭＯＳトランジスター、３０…インバーター回路、３１…ＮＭＯＳトランジスター、３２…ＰＭＯＳトランジスター、４０…アナログスイッチ回路、４１…ＮＭＯＳトランジスター、４２…ＰＭＯＳトランジスター、５０…インバーター回路、５１…ＮＭＯＳトランジスター、５２…ＰＭＯＳトランジスター、６０…アナログスイッチ回路、６１…ＮＭＯＳトランジスター、６２…ＰＭＯＳトランジスター、１００…半導体基板、１１０…Ｎウェル、１１２…Ｎ＋領域、１１４…Ｎ＋領域、１１６…Ｎ＋領域、１１８…Ｎ＋領域、１１９…Ｎ＋領域、１２０…Ｐウェル、１２２…Ｐ＋領域、１２４…Ｐ＋領域、１２６…Ｐ＋領域、１２８…Ｐ＋領域、１２９…Ｐ＋領域、３００…電子機器、３１０…発振器、３１２…半導体集積回路、３１３…振動子、３２０…ＣＰＵ、３３０…操作部、３４０…ＲＯＭ、３５０…ＲＡＭ、３６０…通信部、３７０…表示部、４００…移動体、４１０…発振器、４２０，４３０，４４０…コントローラー、４５０…バッテリー、４６０…バックアップ用バッテリー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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