(57)【要約】      （修正有）【課題】消費電力を上げずに読出しノイズを下げるとともに分解能を向上させることが可能な時間領域Ａ／Ｄ変換器を提供する。【解決手段】時間領域Ａ／Ｄ変換器群を構成する個々のＡ／Ｄ変換器６０は、フルスケールの範囲で掃引する第１の参照信号および限定された電圧範囲を周期的に複数回掃引する第２の参照信号を発生する参照信号発生回路と接続し、参照信号発生回路の出力である第１または第２の参照信号を切り替える参照電圧選択回路６３と、参照電圧選択回路によって選択された第１または第２の参照信号と入力信号とを比較する比較器１２と、比較器からの比較出力信号を用いてＡ／Ｄ変換を行う内部Ａ／Ｄ変換器３０と、第２の参照信号が選択された場合、Ａ／Ｄ変換から得られるＡ／Ｄ変換値を平均化した信号を出力する累積加減算器６４と、を有する。【選択図】図１
2020182210.tif 000002
【特許請求の範囲】
【請求項１】
複数のＡ／Ｄ変換ブロックを含む時間領域Ａ／Ｄ変換器群であって、前記複数のＡ／Ｄ変換ブロックのそれぞれは、
集積回路全体にクロックを供給するマスタークロックを入力し、前記マスタークロックの周期を分割し、より高速で異なるタイミングの多相クロックを出力する遅延同期ループ回路と、
前記多相クロックからグレイコードに対応した複数のクロックを合成する論理回路と、
空間的に互いに隣接する複数のＡ／Ｄ変換器と、を含み、
前記複数のＡ／Ｄ変換器のそれぞれは、
入力信号と時間とともに単調に変化する参照電圧を比較して比較出力信号を生成する比較器と、
内部Ａ／Ｄ変換器と、を含み、
前記内部Ａ／Ｄ変換器は、
前記比較出力信号により与えられたタイミングで前記多相クロックの論理状態を保持する複数のラッチと、
前記複数のクロックにおける最大幅のクロックをカウントし、前記比較器の出力によりカウントを停止するカウンターと、を含み、
前記遅延同期ループ回路および前記論理回路は集積回路全体に分散して配置され、前記複数のクロックを同じＡ／Ｄ変換ブロックに属する前記複数のＡ／Ｄ変換器に供給することを特徴とする時間領域Ａ／Ｄ変換器群。
【請求項２】
集積回路全体にクロックを供給するマスタークロックを入力し、マスタークロックの周期を分割し、タイミングの異なった多相クロックを出力する遅延同期ループ回路と、
前記多相クロックからグレイコードに対応した複数のクロックを合成する論理回路と、
入力信号と参照電圧を比較する複数の比較器と、
前記複数の比較器からの比較出力信号からＡ／Ｄ変換値を得る複数の内部Ａ／Ｄ変換器と、
前記複数のクロックをゲーティング制御信号によりゲーティングするゲーティング回路と、を有し、
前記複数の内部Ａ／Ｄ変換器は、前記多相クロックを用いてＡ／Ｄ変換を行い、
前記ゲーティングは、前記入力信号のレベルの小さいときはＬＳＢに相当するクロックに対して行い、前記入力信号のレベルが大きくなるにしたがって順次対象ビットをＭＳＢ側に上げていくことを特徴とする時間領域Ａ／Ｄ変換器群。
【請求項３】
集積回路全体にクロックを供給するマスタークロックを入力し、マスタークロックの周期を分割し、タイミングの異なった多相クロックを出力する遅延同期ループ回路と、
前記多相クロックからグレイコードに対応した複数のクロックを合成する論理回路と、
入力信号と参照電圧を比較する複数の比較器と、
前記複数の比較器からの比較出力信号からＡ／Ｄ変換値を得る複数の内部Ａ／Ｄ変換器と、
前記複数のクロックをゲーティング制御信号によりゲーティングするゲーティング回路と、を有し、
前記複数の内部Ａ／Ｄ変換器は、前記多相クロックを用いてＡ／Ｄ変換を行い、
前記ゲーティング制御信号は、Ａ／Ｄ変換開始からのクロック数を計測して、所定の回数に達したら発生させることを特徴とする時間領域Ａ／Ｄ変換器群。
【請求項４】
集積回路全体にクロックを供給するマスタークロックを入力し、マスタークロックの周期を分割し、タイミングの異なった多相クロックを出力する遅延同期ループ回路と、
前記多相クロックからグレイコードに対応した複数のクロックを合成する論理回路と、
入力信号と参照電圧を比較する複数の比較器と、
前記複数の比較器からの比較出力信号からＡ／Ｄ変換値を得る複数の内部Ａ／Ｄ変換器と、
前記複数のクロックをゲーティング制御信号によりゲーティングするゲーティング回路と、を有し、
前記複数の内部Ａ／Ｄ変換器は、前記多相クロックを用いてＡ／Ｄ変換を行い、
前記ゲーティング制御信号は、参照電圧を発生するＤ／Ａ変換器の入力信号が所定の値に達したら発生させることを特徴とする時間領域Ａ／Ｄ変換器群。
【請求項５】
センサーからの電気信号を入力信号とする請求項１に記載の時間領域Ａ／Ｄ変換器群であって、前記センサーは自然界の信号を検知する信号源と、
基準信号を供給する基準信号源と、
これを保持容量に転送するトランジスタと、を有し、
前記自然界の信号にかかる電圧のＡ／Ｄ変換結果と、前記基準信号源にかかる電圧のＡ／Ｄ変換結果の差分をＡ／Ｄ変換出力とすることを特徴とする時間領域Ａ／Ｄ変換器群。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は時間領域Ａ／Ｄ変換器およびこれを用いたセンサー装置に関する。より詳細には、入力信号レベルの判定手段を有し、複数の参照信号発生回路のうち少なくとも１つの参照信号発生回路はフルスケールの入力信号が変換可能な参照信号を発生し、残りの参照電圧発生回路のうちの1つは限定された電圧範囲を周期的に複数回掃引する参照信号を発生し、平均化処理を行うこと、もしくは、マスタークロックからマスタークロックの周期を分割したタイミングの異なった多相クロックを出力とする遅延同期ループ回路を有し、多相クロックを用いてＡ／Ｄ変換を行うことを特徴とする時間領域Ａ／Ｄ変換器に関する。さらに、このように構成された時間領域Ａ／Ｄ変換器を有し、高精度、高速、かつ低消費電力を実現したセンサー装置に関する。
【背景技術】
【０００２】
（従来のセンサー装置）
図２１に従来のセンサー装置３００を示す。センサー装置３００は、自然界の信号（被センス信号）を検知してこれを電気信号に変換する単位センサー１１１が、行と列からなる行列状に配置されたセンサー領域１１０を有する。単位センサー１１１は行選択線１１２と列選択線１１３に接続されている。垂直（行）操作回路１３０は行選択線１１２の一つに所定電圧を供給することによってセンサー領域１１０の行を選択する。列選択線１１３はＡ／Ｄ変換部１２０に接続されている。Ａ／Ｄ変換部１２０は複数のＡ／Ｄ変換器が列状に配置されて構成されたＡ／Ｄ変換器列１２２を含む。さらに、任意的に減算増幅回路１２１が列選択線１１３とＡ／Ｄ変換器列１２２との間に挿入されてもよい。Ａ／Ｄ水平（列）操作回路１５０はＡ／Ｄ変換器列１２２の各列出力を順次選択してデータ出力端子１５１に転送して出力する。タイミング制御回路１４０は図示しないクロック供給回路からクロック入力端子１４１に供給されるクロック信号に同期して、垂直（行）操作回路１３０と水平（列）操作回路１５０をそれぞれ制御するパルス信号を生成する。
【０００３】
クロック入力に同期して、タイミング制御回路１４０で作成されたパルス信号に同期して、垂直（行）操作回路１３０で作られた行制御信号により、一つの行選択線１１２が活性化され、対象の行の単位センサー１１１の電気信号が列選択線１１３に取り出される。各列信号線はＡ／Ｄ変換部１２０においてＡ／Ｄ変換される。Ａ／Ｄ変換部１２０は減算増幅回路１２１と単位Ａ／Ｄ変換器が列状に並んだＡ／Ｄ変換器列１２２からなる構成を取るものがある。Ａ／Ｄ変換部１２０の出力信号は水平（列）操作回路１５０で作成された制御信号により、データ出力端子１５１から取り出される。
【０００４】
（汎用的なセンサー読出し回路）
センサーには読出し回路１６０が必要である。図２２に汎用的なセンサー読出し回路１６０を示す。センサーからの信号は電圧源もしくは電流源で表される。例えば圧力などによる抵抗の変化を用いた抵抗型圧力センサーは圧力変化を抵抗体に電流を流すことにより抵抗に生じる電圧の変化として検知できる。また圧力などによる容量の変化を用いた抵抗型圧力センサーは、圧力変化を容量による電荷量の変化として検知でき、電荷の変化は一定の容量を用いることで、電圧の変化として検知できる。
【０００５】
図２２の汎用的なセンサー読出し回路１６０は、電源電圧ＶDDとトランジスタＭ1の一端に接続されたセンサー１６１（電圧源で表されている）を有している。トランジスタＭ1のゲートには信号Ｓ／Ｈ（サンプル／ホールド）が供給される。トランジスタＭ1の他端には保持容量１６２が接続されている。電源電圧ＶDDと保持容量１６２との間にはトランジスタＭ4が接続されている。トランジスタＭ4のゲートには信号ＲＳＴが供給される。保持容量１６２はさらにトランジスタＭ2のゲートに接続されている。トランジスタＭ2の一端は電源電圧ＶDDに接続され、他端はトランジスタＭ3の一端に接続されている。トランジスタＭ3のゲートには信号ＳＥＬが供給され、他端は列電流源１６３に接続されている。Ｍ3の他端に読出し電圧ＶRが表れる。
【０００６】
図２２においてセンサー１６１の電圧ＶSはトランジスタＭ1のゲートを信号Ｓ／Ｈ（サンプル／ホールド）で制御することで、保持容量１６２に標本化されて保持される。この保持された電圧はソースフォロアを形成するトランジスタＭ2でバッファされて、スイッチを形成するトランジスタＭ3のゲートを行の制御信号ＳＥＬで制御することにより、列信号線に取り出すことができる。列電流源１６３はソースフォロアを形成するトランジスタＭ2の動作に必要なバイアス電流を与えるために設けている。図２１の回路のうち列電流源１６３以外の回路は単位センサー１１１に含まれ、行列状に配置されているのに対し、列電流源１６３は列ごとに列選択線１１３に接続されている。
【０００７】
このような読み出し回路１６０においてはソースフォロアを構成するトランジスタＭ2のしきい値電圧ＶTのバラツキなどによりトランジスタのゲートソース間電圧ＶGSがばらつくために信号源電圧ＶSの正確な読み取りができない。そこで通常は最初に図示しない基準電圧発生回路より基準電圧ＶREFを送り、次に信号を含む電圧ＶSを送り、この二つの電圧の差を取ることで信号源電圧ＶSの正確な読出しができる。このような相関二重サンプリング技術を用いてゲートソース間電圧ＶGSのばらつきをキャンセルすることができるとともに、トランジスタの１／ｆノイズの影響も抑圧することができる。もちろん最初に信号を含む電圧ＶSを送り、次に基準電圧ＶREFを送っても良いことは言うまでもない。
【０００８】
（スロープ型Ａ／Ｄ変換器）
読み出し回路１６０の出力はＡ／Ｄ変換部１２０においてアナログ信号からデジタル信号に変換される。図２３に、センサー装置の代表としてＣＭＯＳイメージセンサーによく用いられる時間領域型Ａ／Ｄ変換器の一つであるスロープ型Ａ／Ｄ変換器１７０を示す。図２４に入力信号と参照電圧との関係を示す。
【０００９】
スロープ型Ａ／Ｄ変換器１７０は、複数の単位Ａ／Ｄ変換器１７１と共通に設けられたランプ波発生器１７２とからなる。複数の単位Ａ／Ｄ変換器１７１は比較器１７３とカウンター１７４とから構成される。ランプ波信号線１７７とクロック信号線１７６は複数の単位Ａ／Ｄ変換器１７１に共通に設けられている。ランプ波発生器１７２の出力はランプ波信号線１７７に供給される。
【００１０】
ランプ波発生器１７２はＶRTからランプ波制御信号入力端子１７９に供給されるランプ波制御信号をトリガーとして、電圧が時間に比例して降下するランプ波１９０を発生する。単位Ａ／Ｄ変換器１７１を構成するカウンター１７４はクロック信号線１７６に供給されるクロックパルスのカウントを開始する。比較器１７３は入力端子１７８に供給される入力信号とランプ波発生器で発生されたランプ波１９０である参照信号とを比較し、参照信号が入力信号よりも低くなったとき（Ｔin）にフラッグを発生してカウンターを停止させる。その時のカウンターの値が入力信号電圧Ｖinを表すので、この値を変換出力端子１８０において変換出力として取り出し、リセット端子１８１に供給されるリセット信号でカウンター１７４をリセットする。
【００１１】
このスロープ型Ａ／Ｄ変換器は構成が簡単で、微分非直線性誤差が小さく、単調性が補償されてロバスト性が高い。したがって、ＣＭＯＳイメージセンサーに広く用いられている。
【００１２】
しかしながら、課題も多い。例えば、変換速度と分解能のトレードオフがある。変換に使用できる時間をＴFSとすると、分解能ＮビットのＡ／Ｄ変換器では、クロック周波数ｆclkは
ｆclk＝２N／ＴFS            （１）
で表される。フレーム数をＮF、垂直画素数をＮVとし、リセット読出しと信号読出しを行い、それぞれの周期の１／２をＡ／Ｄ変換に用いることができると仮定すると、
ＴFS＝１／（４ＮFＮV）      （２）
であるので、
ｆclk＝２N+2ＮFＮV          （３）
である。フレーム数を１００フレーム、垂直画素数を２０００とし、使用できるクロック周波数を最高２ＧＨｚ程度とすると、分解能は１１ビット程度である。ダイナミックレンジ換算で６８ｄＢ程度である。
【００１３】
Ａ／Ｄ変換器の精度を決めるものはクロック周波数にとどまらない。比較器もＡ／Ｄ変換器の精度を決める要素である。比較器のノイズ電圧は１００μＶ〜２００μＶ程度であり、ダイナミックレンジで７５ｄＢ程度である。したがって、スロープ型Ａ／Ｄ変換器のダイナミックレンジはせいぜい７０ｄＢである。
【００１４】
通常単位センサーが取り扱う電子数は数万個とされている。そこで電子数を３万個、保持容量を５ｆＦと仮定すると、最大出力電圧は１Ｖ程度となる。検出すべき信号の最小値は電子１個である。これは３０μＶとなる。したがって、必要なダイナミックレンジは約９０ｄＢである。スロープ型Ａ／Ｄ変換器では画素が本来有する高いダイナミックレンジの実現が困難である。このため、相関二重サンプリングを行うとともに、前述したようにＡ／Ｄ変換の前に０ｄＢから２０ｄＢ程度の利得を可変にした減算増幅器を設けることでより高いダイナミックレンジを得ようとするセンサー装置もある。しかしながら、ノイズを抑えるために１０ｐＦ〜２０ｐＦの大きな容量を用いることが多く、面積の増大だけでなく、消費電力の増大を招く結果となっている。
【００１５】
したがって現在センサー装置に用いられているＡ／Ｄ変換器は、センサーが必要とする高いダイナミックレンジを高速かつ低消費電力で実現できていない。
【先行技術文献】
【非特許文献】
【００１６】
【非特許文献１】Y. Oike, et.al., "8.3 M-Pixel 480-fps Global-Shutter CMOS Image Sensor with Gain-Adaptive Column ADCs and Chip-on-Chip Stacked Integration," IEEE Journal of Solid-State Circuits, Vol. 52, No. 4, pp. 985-993, April 2017.
【非特許文献２】N. Kawai and S. Kawahito, "Effectiveness of a correlated multiple sampling differential average for reducing 1/f noise,"IEICE Electronics Express, Vol. 2, No. 13, 379-383, 2005.
【特許文献】
【００１７】
【特許文献１】特開２０１１−２５４２４６号公報
【特許文献２】特開２００８−９２０９１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
本発明は、消費電力を上げずに読出しノイズを下げるとともに分解能を向上させることが可能な時間領域Ａ／Ｄ変換器、あるいは同一分解能において消費電力を低減するとともに高速変換を可能にした時間領域Ａ／Ｄ変換器およびそれを用いたセンサー装置を提供することにある。
【課題を解決するための手段】
【００１９】
本発明の一実施形態にかかる時間領域Ａ／Ｄ変換器群を構成する個々のＡ／Ｄ変換器は、フルスケールの範囲で掃引する第１の参照信号および限定された電圧範囲を周期的に複数回掃引する第２の参照信号を発生する参照信号発生回路と接続し、前記参照信号発生回路の出力である前記第１または前記第２の参照信号を切り替える参照電圧選択回路と、前記参照電圧選択回路によって選択された前記第１または前記第２の参照信号と入力信号とを比較する比較器と、前記比較器からの比較出力信号を用いてＡ／Ｄ変換を行う内部Ａ／Ｄ変換器と、前記第２の参照信号が選択された場合、前記Ａ／Ｄ変換から得られるＡ／Ｄ変換値を平均化した信号を出力する累積加減算器と、を有することを特徴とする。
【００２０】
本発明の一実施形態にかかる時間領域Ａ／Ｄ変換器群において、前記入力信号は、第１の期間におけるリセット信号と、第２の期間における本信号と、を含み、前記累積加減算器は、前記本信号から得られる信号と、前記リセット信号から得られる信号との差分を最終Ａ／Ｄ変換値をして出力することが望ましい。
【００２１】
本発明の一実施形態にかかる時間領域Ａ／Ｄ変換器群において、前記Ａ／Ｄ変換器は、本変換の前に、基準の信号レベルを前記比較器の参照電圧として用い、得られる比較出力信号の大小により、前記参照電圧選択回路は前記第１または前記第２の参照信号を選択することが望ましい。
【００２２】
本発明の一実施形態にかかる時間領域Ａ／Ｄ変換器群において、前記Ａ／Ｄ変換器は、信号レベルが小さい方から掃引してＡ／Ｄ変換を行うことでＡ／Ｄ変換値が基準値に達したか否かを判断し、前記Ａ／Ｄ変換値が前記基準値に達しない場合、前記参照電圧選択回路は前記第２の参照信号を選択し、前記Ａ／Ｄ変換値が前記基準値に達した場合、前記参照電圧選択回路は前記第１の参照信号を選択することが望ましい。
【００２３】
本発明の一実施形態にかかる時間領域Ａ／Ｄ変換器群において、前記Ａ／Ｄ変換器は、本変換の前に、前記第１の参照信号を用いて掃引し、前記本変換に必要な掃引時間よりも短い時間でフルスケールのＡ／Ｄ変換を行うことでＡ／Ｄ変換値が基準値に達したか否かを判断し、前記Ａ／Ｄ変換値が前記基準値に達しない場合、前記参照電圧選択回路は前記第２の参照信号を選択し、前記Ａ／Ｄ変換値が前記基準値に達した場合は、前記参照電圧選択回路は前記第１の参照信号を選択することが望ましい。
【００２４】
本発明の一実施形態にかかる時間領域Ａ／Ｄ変換器群において、前記Ａ／Ｄ変換器は、前記参照電圧選択回路が前記第２の参照信号を選択する場合、前記第２の参照信号のスルーレートを可変にする手段をさらに有することが望ましい。
【００２５】
本発明の一実施形態にかかる時間領域Ａ／Ｄ変換器群において、前記Ａ／Ｄ変換器は、前記入力信号のレベルが小さいときは参照電圧の掃引回数が多く、前記入力信号のレベルが大きいときは参照電圧の掃引回数が少なくなるよう前記内部Ａ／Ｄ変換器を制御する変換回数制御回路をさらに有することが望ましい。
【００２６】
本発明の一実施形態にかかる時間領域Ａ／Ｄ変換器群において、前記第１の期間において、前記参照電圧選択回路は前記第２の参照信号を選択することが望ましい。
【００２７】
本発明の一実施形態にかかる時間領域Ａ／Ｄ変換器群において、前記Ａ／Ｄ変換器は、前回の信号のＡ／Ｄ変換値が小さいとき は前記第１の期間における参照電圧の掃引回数 が多く、前回の信号のＡ／Ｄ変換値が大きいときは前記第１の期間における参照電圧の掃引回数が少なくする手段をさらに有することが望ましい。
【００２８】
本発明の一実施形態にかかる時間領域Ａ／Ｄ変換器群において、前記Ａ／Ｄ変換器は、前記比較器の動作電流源を制御する比較器制御回路をさらに有し、本変換の前に、前記本変換に必要な掃引時間よりも短い時間でＡ／Ｄ変換を行うことで前記入力信号のレベルを検知し、前記本変換において、前記入力信号が検知されたレベルの近傍では、前記比較器制御回路は前記比較器の動作電流を供給し、前記入力信号が検知されたレベルの近傍以外では、前記比較器制御回路は前記比較器の動作電流を減少させることが望ましい。
【００２９】
本発明の一実施形態にかかる時間領域Ａ／Ｄ変換器群において、前記入力信号のレベルが大きい場合、前記比較器において前記入力信号と、基準信号の再サンプリングを行うことが望ましい。
【００３０】
本発明の一実施形態にかかる時間領域Ａ／Ｄ変換器群は、入力信号と参照信号を比較する複数の比較器と、前記複数の比較器からの比較出力信号からＡ／Ｄ変換値を得る複数の内部Ａ／Ｄ変換器と、集積回路全体にクロックを供給するマスタークロックを入力し、マスタークロックの周期を分割し、タイミングの異なった多相クロックを出力する遅延同期ループ回路と、を有する。前記複数の内部Ａ／Ｄ変換器は、前記多相クロックを用いてＡ／Ｄ変換を行うことを特徴とする。
【００３１】
本発明の一実施形態にかかる時間領域Ａ／Ｄ変換器群において、前記複数の内部Ａ／Ｄ変換器は、前記比較出力信号により与えられたタイミングで前記多相クロックの論理状態を保持する複数のラッチを有することが望ましい。
【００３２】
本発明の一実施形態にかかる時間領域Ａ／Ｄ変換器群において、前記多相クロックからグレイコードに対応した複数のクロックを合成する論理回路をさらに有することが望ましい。
【００３３】
本発明の一実施形態にかかる時間領域Ａ／Ｄ変換器群において、前記複数のクロックのゲーティング回路をさらに有し、前記複数のクロックはゲーティング制御信号によりゲーティングされることが望ましい。
【００３４】
本発明の一実施形態にかかる時間領域Ａ／Ｄ変換器群において、前記ゲーティングは、前記入力信号のレベルの小さいときはＬＳＢに相当するクロックに対して行い、前記入力信号のレベルが大きくなるにしたがって順次対象ビットをＭＳＢ側に上げていくことが望ましい。
【００３５】
本発明の一実施形態にかかる時間領域Ａ／Ｄ変換器群において、前記ゲーティング制御信号は、Ａ／Ｄ変換開始からのクロック数を計測して、所定の回数に達したら発生させることが望ましい。
【００３６】
本発明の一実施形態にかかる時間領域Ａ／Ｄ変換器群において、前記ゲーティング制御信号は、参照電圧を発生するＤ／Ａ変換器の入力信号が所定の値に達したら発生させることが望ましい。
【００３７】
本発明の一実施形態にかかる時間領域Ａ／Ｄ変換器群は、センサーからの電気信号を入力信号とする。前記センサーは自然界の信号を検知する信号源と、基準信号を供給する基準信号源と、これを保持容量に転送するトランジスタと、を有し、前記自然界の信号にかかる電圧のＡ／Ｄ変換結果と、前記基準信号源にかかる電圧のＡ／Ｄ変換結果の差分をＡ／Ｄ変換出力とすることを特徴とする。
【発明の効果】
【００３８】
本発明の一実施形態にかかる時間領域Ａ／Ｄ変換器は、信号レベルの判定を行い、信号レベルが小さい場合は、限定された参照電圧範囲を周期的に複数回掃引して複数回Ａ／Ｄ変換を行い、平均化した信号を出力することにより、読み出しノイズが小さく、より分解能の高い時間領域Ａ／Ｄ変換器を実現することができる。
【００３９】
また、本変換の前に所定の変換時間よりも短い変換を行って、概略の信号レベルを検知して、検知された信号レベルの近傍のみで比較器の動作電流を供給することでより消費電力を下げることができるという効果がある。
【００４０】
さらに、本発明の一実施形態にかかる時間領域Ａ／Ｄ変換器は、集積回路全体にクロックを提供するマスタークロックから、分散配置されたコラムの一部を担当するＤＬＬにおいてタイミングの異なった多相クロックを形成し、これをＴＤＣに供給し、多相クロックを入力とするラッチもしくはフリップフロップを比較出力によりラッチすることで、マスタークロックのみを用いるよりもより高分解能の時間領域Ａ／Ｄ変換器を低消費電力で実現できる。
【００４１】
またＤＬＬから得られた多相クロックを用いて、グレイコードに対応した複数のクロックを合成することにより必要なラッチもしくはフリップフロップの数を分解能をＭとして、２M個ではなくＭ個に抑えることができることにより、より占有面積が小さくかつ消費電力を更に低減することができる。加えて、信号レベルに応じて、複数のクロックのＬＳＢ側からクロックを停止するゲーティング機能を持たせることにより実効的な分解能を下げることなく、更に消費電力を低減できる。
【００４２】
また、マスタークロックの周波数が低くても高分解能なＡ／Ｄ変換が可能なため、マスタークロックの周波数を高く維持して、所定の分解能を得る変換時間が短くて済むため、従来よりもより高速なＡ／Ｄ変換を実現できるという効果がある。
【００４３】
上記の効果がある時間領域Ａ／Ｄ変換器を用いることで、センサー装置の高ダイナミックレンジ化、高速化、低消費電力化を図ることができるという効果がある。
【図面の簡単な説明】
【００４４】
【図１】本発明の一実施形態に係るＡ／Ｄ変換器の回路構成図である。
【図２】本発明の一実施形態に係る参照電圧回路の回路構成図である。
【図３】本発明の一実施形態に係る参照電圧回路の制御方法の説明図である。
【図４】本発明の一実施形態に係る参照電圧回路の制御方法の説明図である。
【図５】本発明の一実施形態に係る画素の信号電圧とショットノイズの特性図である。
【図６】本発明の一実施形態に係る参照電圧回路の制御方法の説明図である。
【図７】本発明の一実施形態に係る参照電圧回路の制御方法の説明図である。
【図８】本発明の一実施形態に係る参照電圧回路の制御方法の説明図である。
【図９】本発明の一実施形態に係るＡ／Ｄ変換器の回路構成図である。
【図１０】本発明の一実施形態に係るＡ／Ｄ変換器の回路構成図である。
【図１１】本発明の一実施形態に係る比較器の動作電流制御方法の説明図である。
【図１２】本発明の一実施形態に係る比較器の回路構成図である。
【図１３Ａ】本発明の一実施形態に係る比較器の制御方法の説明図である。
【図１３Ｂ】本発明の一実施形態に係る比較器の制御方法の説明図である。
【図１４】本発明の一実施形態に係るＡ／Ｄ変換ブロックの回路構成図である。
【図１５】本発明の一実施形態に係るＡ／Ｄ変換器の回路構成図である。
【図１６】本発明の一実施形態に係るコラムＡ／Ｄ変換器の回路構成図である。
【図１７】本発明の一実施形態に係るＡ／Ｄ変換ブロックの回路構成図である。
【図１８Ａ】本発明の一実施形態に係るＴＤＣのクロック波形である。
【図１８Ｂ】本発明の一実施形態に係るＴＤＣのクロック波形である。
【図１８Ｃ】本発明の一実施形態に係るＴＤＣのクロック波形である。
【図１９Ａ】本発明の一実施形態に係るＴＤＣのラッチ数と分解能の関係を示す図である。
【図１９Ｂ】本発明の一実施形態に係るＴＤＣの消費電力と分解能の関係を示す図である。
【図２０】本発明の一実施形態に係るＴＤＣのクロックのゲーティング回路構成図である。
【図２１】従来のセンサー装置の回路構成図である。
【図２２】従来のセンサー装置の単位センサーの回路構成図である。
【図２３】従来のセンサー装置のスロープ型Ａ／Ｄ変換器の回路構成図である。
【図２４】従来のセンサー装置のスロープ型Ａ／Ｄ変換器の動作説明図である。
【図２５】従来のマルチサンプリング技術の説明図である。
【図２６】従来のＡ／Ｄ変換ブロックの回路構成図である。
【図２７】従来のＡ／Ｄ変換器の回路構成図である。
【発明を実施するための形態】
【００４５】
＜第１の実施形態に至る経緯＞
従来のセンサー装置に用いられているＡ／Ｄ変換器は、センサーが必要とする高いダイナミックレンジを実現できていない。例えば前述したように、フルスケール電圧を１Ｖとすると、電子１個の電圧に相当する３０μＶ以下の読出しノイズが望ましい。これに対し現状は非特許文献１に示されているように、１００μＶ程度であり、不十分である。
【００４６】
この原因はＡ／Ｄ変換器の量子化ノイズだけでなく、画素ノイズ、比較器ノイズ、参照信号ノイズなど多岐にわたると考えられる。
【００４７】
更なるノイズ低減に有効なのは非特許文献２に示されているように、１つの信号に対して多数回の変換を行い、平均化された信号をＡ／Ｄ変換出力とするものである。図２５にその様子を示す。入力信号Ｖinに対し、参照電圧ＶRT、ＶRB間でランプ波を用いて参照電圧間をスイープする。比較器は入力信号Ｖinが参照電圧よりも高くなった時にフラッグを立ててカウンタをストップさせ、カウント値を入力信号ＶinのＡ／Ｄ変換器値として出力する。このＡ／Ｄ変換動作をＭ回繰り返す。このＭ回の変換値を、平均化処理を行い最終変換出力とすると、ノイズ電圧はＭの平方根分の１に減少する。例えばＭを４とすればノイズ電圧は１/２に、Ｍを１６とすればノイズ電圧は１/４に減少させることができる。この方法はマルチサンプリングと呼ばれ、Ａ／Ｄ変換器の量子化ノイズだけでなく、画素ノイズ、比較器ノイズ、参照信号ノイズなど多岐にわたるノイズを減少させることができるので、ノイズ低減に対して極めて有効な方法である。
【００４８】
しかしながら、マルチサンプリング技術には大きな欠点があり、あまり使用されていない。それは、Ａ／Ｄ変換回数をＭ倍することは、変換周波数を１／Ｍに低下させ、同時に消費電力をＭ倍に増加させることを意味するためである。
【００４９】
本発明者は上述した事象を鋭意検討した結果、本願発明に至った。本発明は、変換周波数の低下や消費電力の増大を招かずにノイズを減少させ、ダイナミックレンジの広い時間領域Ａ／Ｄ変換器およびそれを用いたセンサー装置を提供することができる。
【００５０】
＜第１の実施形態＞
（２つの参照電圧信号を用いたＡ／Ｄ変換器）
図１に、本発明の第１の実施形態に係るＡ／Ｄ変換器６０を示す。第1の実施形態に係るＡ／Ｄ変換器６０は、比較器１２、内部Ａ／Ｄ変換器３０、参照電圧として２種類のスロープ信号を有し、参照電圧を切り替える参照電圧選択回路６３、および複数の変換値の累積加算もしくは累積減算を行う累積加減算器６４を有し、平均化出力をＡ／Ｄ変換値として出力する。
【００５１】
第１の実施形態に係るＡ／Ｄ変換器６０は、比較器１２が画素信号と参照電圧信号であるスロープ信号とを比較して、２つの信号がクロスしたタイミングで比較出力を発生させカウンターを制御してＡ／Ｄ変換値を得る。参照電圧である参照電圧Ａとして、画素のフルスケール信号に対応したフルスロープ信号と、参照電圧Ｂとして、フルスロープ信号中の一部の電圧範囲を繰り返し複数回掃引するローカルスロープ信号との２種類のスロープ信号を用いる。Ａ／Ｄ変換器６０は、内部Ａ／Ｄ変換器３０に接続する参照電圧選択回路６３を有する。参照電圧選択回路６３は、参照電圧を参照電圧Ａフルスロープ信号もしくは参照電圧Ｂローカルスロープ信号に切り替える。Ａ／Ｄ変換器６０は、さらに内部Ａ／Ｄ変換器３０に接続する累積加減算器６４を有する。累積加減算器６４は、内部Ａ／Ｄ変換器３０でＡ／Ｄ変換された複数のＡ／Ｄ変換値の累積加算もしくは累積減算を行い、平均化されたＡ／Ｄ変換出力１９を形成する。
【００５２】
図２に、参照電圧回路７０を示す。参照電圧である２種類のスロープ信号は、参照電圧回路７０によって形成される。参照電圧回路７０は、参照電圧制御回路７３と、参照電圧Ａ発生回路７１と、参照電圧Ｂ発生回路７２とを有する。参照電圧Ａ発生回路７１と参照電圧Ｂ発生回路７２は、それぞれ参照電圧制御回路７３を介してクロック入力端子１１に接続される。クロック入力端子１１に入力されるクロック信号に同期して参照電圧制御回路７３が参照電圧Ａ発生回路７１と参照電圧Ｂ発生回路７２を制御して、参照電圧Ａ、参照電圧Ｂを発生する。
【００５３】
（参照電圧の第一の制御方法）
図３に参照電圧の第一の制御方法を示す。第一の制御方法においては、全ての比較に参照電圧としてしきい値電圧ＶTHを与えて比較器だけでＡ／Ｄ変換を行う。信号がしきい値電圧ＶTHよりも小さいときは参照電圧として参照電圧Ｂ（Ｒｅｆｅｒｅｎｃｅ  ｖｏｌｔａｇｅ  Ｂ）を選択し、ローカルスロープ信号を用いて多数回のＡ／Ｄ変換を行い、累積加減算器６４を用いて平均値を出力する。信号がしきい値電圧ＶTHよりも大きいときは参照電圧として参照電圧Ａ（Ｒｅｆｅｒｅｎｃｅ  ｖｏｌｔａｇｅ  Ａ）を選択し、フルスロープ信号を用いてＡ／Ｄ変換を行う。このような制御方法により、本Ａ／Ｄ変換装置は、必要な信号電圧領域において実効的なＡ／Ｄ変換ノイズ電圧を下げることができる。
【００５４】
（参照電圧の第ニの制御方法）
図４に参照電圧の第二の制御方法を示す。第二の制御方法においては、リセット期間（Ｒｅｓｅｔ  ｐｅｒｉｏｄ）に画素から送られてきたリセット信号（もしくは基準信号）に対して参照電圧Ｂ（Ｒｅｆｅｒｅｎｃｅ  ｖｏｌｔａｇｅ  Ｂ）を選択し、ローカルスロープ信号を用いて多数回のＡ／Ｄ変換を行い、累積加減算器６４を用いてリセット信号（もしくは基準信号）の平均値を出力する。次に、シグナル期間（Ｓｉｇｎａｌ  ｐｅｒｉｏｄ）に画素から送られてきた本信号に対し、しきい値電圧ＶTHよりも小さいときは参照電圧として参照電圧Ｂ（Ｒｅｆｅｒｅｎｃｅ  ｖｏｌｔａｇｅ  Ｂ）を選択し、ローカルスロープ信号を用いて多数回のＡ／Ｄ変換を行い、累積加減算器６４を用いて平均値を出力する。本信号がしきい値電圧ＶTHよりも大きいときは参照電圧として参照電圧Ａ（Ｒｅｆｅｒｅｎｃｅ  ｖｏｌｔａｇｅ  Ａ）を選択し、フルスロープ信号を用いてＡ／Ｄ変換を行う。最後に累積加減算器６４によりリセット信号の平均値と本信号の差分をとることにより相関２重サンプリングを行い、ＤＣオフセットをキャンセルし、１/ｆノイズを低減させる。なお、リセット信号の変動電圧が参照電圧Ｂの掃引電圧よりも大きいときは、本信号と同様に、しきい値に応じて参照電圧Ａを選択してもよい。
【００５５】
以上のように本発明においては、従来のマルチサンプリング技術とは異なり、信号が微小な黒レベル（Ｂｌａｃｋ  ｌｅｖｅｌ）にある信号にのみマルチサンプリング技術を適用するものであり、参照電圧範囲のうち限られた電圧範囲を多数回掃引してＡ／Ｄ変換を行い、平均化処理によりノイズを減少させる。このため、従来のマルチサンプリング技術の大きな欠点であるＡ／Ｄ変換周波数の減少や、消費電力の増大を招かないという優れた特徴がある。
【００５６】
本実施形態においては、参照電圧として参照電圧Ａおよび参照電圧Ｂの２種類のスロープ信号を用いる形態を示した。しかしながらこれに限定されず、参照電圧回路７０は、２つ以上の参照電圧Ｂ発生回路７２を有することができる。このような構成を有することで、参照電圧として、フルスロープ信号と、フルスロープ信号中の一部であってそれぞれ異なる電圧範囲を繰り返し複数回掃引する２種類以上のローカルスロープ信号とを用いることもできる。これによって信号が微小な黒レベル近傍にある信号に多段階にマルチサンプリング技術を適用することができ、より効率的にノイズを減少させ、消費電力を抑制することができる。
【００５７】
図５を用いて、参照電圧範囲のうち限られた電圧範囲を多数回掃引してＡ／Ｄ変換を行い、平均化処理によりノイズを効果的に減少させ得ることについて詳細に説明する。図５は、光電子1個に対して３０μＶの変換利得Ｇeを有する画素信号の信号電圧Ｖs（Ｓｉｇｎａｌ  ｖｏｌｔａｇｅ）と、ショットノイズＶn_sh（Ｓｈｏｔ  ｎｏｉｓｅ）を示している。フルスケール電圧は１Ｖとする。電子数ｎに対して信号電圧Ｖs、ショットノイズ電圧Ｖn_shはそれぞれ、以下の式で示すことができる。
【数１】
2020182210.tif 000003
【数２】
2020182210.tif 000004
Ａ／Ｄ変換器の量子化ノイズ電圧などの読出しノイズは、このショットノイズ電圧Ｖn_sh以下であれば目立たなくなる。ただし、ランダムなノイズであるショットノイズに対し、Ａ／Ｄ変換器の量子化ノイズはノイズ分布の偏りがあるので人間の目には感度が高くなる。そこでＡ／Ｄ変換器の読出しノイズの基準をショットノイズ電圧Ｖn_shの１／４に設定し破線Ｖn_sh／４で示している。今、Ａ／Ｄ変換ノイズを１００μＶとすると、信号電圧Ｖsが４ｍＶ以下では、この基準が満たせなくなる。
【００５８】
一方、マルチサンプリング技術においては、Ｍ回Ａ／Ｄ変換を行い、平均化処理を行うことで、変換ノイズＶn_ADCは以下のように減衰する。
【数３】
2020182210.tif 000005
したがって、Ｍ＝４では変換ノイズは半分の５０μＶに、Ｍ＝１６では１／４の２５μＶになる。このようにマルチサンプルあるいはオーバーサンプルすることで、Ａ／Ｄ変換器の量子化ノイズだけでなく、スロープ信号のノイズ、画素のソースフォロアのノイズも低減することができる。
【００５９】
本発明においては、全ての比較に参照電圧としてしきい値電圧ＶTHを与えることによって、低ノイズが必要な小さな信号電圧においてのみマルチサンプルリング技術を適用することにより、変換周波数の低下や消費電圧の増加を招かずに効果的に読み出しノイズの低減を図ることができる。例えばしきい値電圧ＶTHを２０ｍＶに設定すれば、画素信号の電圧が２０ｍＶ以上において読出しノイズは画素信号に必然的に含まれるショットノイズの１／４になり、２０ｍＶ以下で４回変換すれば５０μＶと半減し、画素信号電圧が1ｍＶ以上ではショットノイズの１／４以下になり、また１６回変換すれば、２５μＶと１／４に減少し、電子1個の電圧よりも低い読出しノイズを実現できる。
【００６０】
フルスケール電圧ＶFSまでの変換時間を判断時間を無視してＴFS、ローカルスロープ信号振幅をＶLSとして、一周期の時間を設定時間を無視してＴLSとすると、次の関係がある。
【数４】
2020182210.tif 000006
今、ＶFS＝１Ｖ、ＶLS＝２０ｍＶとすると、ＴFS/ＴTH＝５０となる。したがって、ローカルスロープ信号は時間的なマージンを取っても３２回程度までは変換できることを示しており、実用上全く問題がない。
【００６１】
以上のように、本発明では参照電圧範囲のうち限られた電圧範囲を多数回掃引してＡ／Ｄ変換を行い、平均化処理によりノイズを効果的に減少させることができるが、変換時間の増加を招くことがない。また時間領域Ａ／Ｄ変換器の場合、消費電力はクロック周波数が同一のとき変換時間に比例するので、多数回掃引してＡ／Ｄ変換を行っても、変換時間の増加を招くことがない。このため、消費電力の増加もないという優れた特性を実現することができる。
【００６２】
変換回数の設定においては、変換回数が多いほど読出しノイズが少なくなり、高画質が得られるが、消費電力の増大を招くというトレードオフがある。また黒レベル（Ｂｌａｃｋ  ｌｅｖｅｌ）が少なく、白レベル（Ｗｈｉｔｅ  ｌｅｖｅｌ）が多い画面では、読出しノイズは気にならないが、黒レベルが多い画面では読出しノイズが気になるという性質があり、画面の状態と消費電力の状態から最適値を設定できるようにすべきである。
【００６３】
（参照電圧の第三の制御方法）
参照電圧の第三の制御方法を図６に示す。この方法においては、全ての比較器が参照電圧Ｂのローカルスロープ信号を選択し、黒レベルの、信号が微弱なレベルから参照電圧をスイープする。Ａ／Ｄ変換値が基準値に達せずに変換を終了したときは、引き続き参照電圧Ｂのローカルスロープ信号を選択して多数回のＡ／Ｄ変換を行い、累積加減算器６４を用いて平均値を出力する。変換途中の値が基準値を超えた時は参照電圧Ａのフルスロープ信号を選択し、Ａ／Ｄ変換を行う。このように参照電圧を制御することで、参照電圧の第三の制御方法において必要な参照電圧によるしきい値設定を必要としないため、変換時間を短縮することが可能である。
【００６４】
（参照電圧の第四の制御方法）
参照電圧の第四の制御方法を図７に示す。この方法においては、通常変換期間ＴADC（Ｎｏｒｍａｌ  Ｃｏｎｖｅｒｓｉｏｎ  Ｐｅｒｉｏｄ）の前にプレ変換期間ＴPRE（Ｐｒｅ−ｃｏｎｖｅｒｓｉｏｎ  ｐｅｒｉｏｄ）を設け、プレ変換期間を通常変換期間に対して十分短くしてＡ／Ｄ変換を行う。変換期間が短くなるとＡ／Ｄ変換の分解能が低下するが、おおよその信号レベルを検出できれば良いのであまり問題にならない。プレ変換において変換値が基準値を下回れば参照電圧Ｂのローカルスロープ信号を選択して再度多数回のＡ／Ｄ変換を行い、累積加減算器６４を用いて平均値を出力する。基準値を上回れば、参照電圧Ａのフルスロープ信号を選択してＡ／Ｄ変換を行う。
【００６５】
（ローカルスロープ信号のスルーレートの可変化）
以上の説明においては、参照電圧Ａのフルスロープ信号と参照電圧Ｂのローカルスロープ信号のスルーレートは同一であると想定していたが、参照電圧Ａのフルスロープ信号と参照電圧Ｂのローカルスロープ信号のスルーレートは異なっていてもよい。例えば図８に示したように参照電圧Ｂのローカルスロープ信号のスルーレートを低くすることが考えられる。時間領域Ａ／Ｄ変換器において同一のクロック周波数を用いて参照電圧のスルーレートを低くすることは量子化電圧を低減し、量子化ノイズを下げる効果がある。したがってスルーレートを低くすることで量子化ノイズを下げる効果がある場合は参照電圧Ｂのローカルスロープ信号のスルーレートを低くした方が良い。ただし、量子化ノイズよりも他のノイズが支配的な場合はスルーレートを余り下げないで、マルチサンプル数を上げた方が全体のノイズレベルが下がる。したがって最適なスルーレートが存在する。
【００６６】
（Ａ／Ｄ変換回数の制御）
また、図５に示したようにＡ／Ｄ変換器のノイズは、信号が小さいときにはノイズは低い必要があるが、信号が大きいときはノイズがそれほど低い必要はない。そこで図９に示すように、Ａ／Ｄ変換器８０に変換回数制御回路８１を設け、信号が小さいときには多数回変換し、信号が大きいときには変換回数を低減する構成にしてもよい。変換回数制御回路８１は、内部Ａ／Ｄ変換器３０、累積加減算器６４、参照電圧選択回路６３に接続する。変換回数制御回路８１は、内部Ａ／Ｄ変換器３０の変換値により変換回数を決定し、比較器や内部Ａ／Ｄ変換器３０のクロック、累積加減算器６４を制御する。例えば、図５において信号レベルが４ｍＶから1ｍＶでは４回変換し、１ｍＶから４００μＶでは１６回変換し、４００μＶ以下では３２回変換することで、Ａ／Ｄ変換ノイズをショットノイズ電圧の１/４程度にすることができる。
【００６７】
（リセットレベルのＡ／Ｄ変換回数の制御）
リセットレベル（もしくは基準信号）のＡ／Ｄ変換においては、変換する対象信号が回路のノイズやオフセット電圧であるので、変換信号レベルにより変換回数を決めることができない。重要なのはリセットレベルと信号レベルの差分であるので、信号レベルが小さければ低いノイズが、信号レベルが高ければ大きいノイズが許容される。そこで、リセットレベルのＡ／Ｄ変換の直近の信号レベルが小さい場合は、変換回数を多くすることでＡ／Ｄ変換ノイズを下げ、信号レベルが大きい場合は、変換回数を少なくすることである程度の大きさのＡ／Ｄ変換ノイズを許容するように変換回数を制御する手段を備える。この手段により、変換回数が多くなることによる消費電力の増大を抑えつつ、Ａ／Ｄ変換ノイズを下げることができるようになる。
【００６８】
（比較器の動作電流の制御）
時間領域Ａ／Ｄ変換器に用いられている比較器の動作電流は数μＡから数１０μＡであり、一般的には少ない電流で動作しているが、コラム型Ａ／Ｄ変換器内のＡ／Ｄ変換器の個数は数千個に及ぶため、センサー装置全体では無視できない電流を消費する。このため、できるだけ低消費電力化を図ることが求められる。そこで図１０に示すように、比較器制御回路９１を設け、比較器の動作電流源９２を制御してもよい。比較器制御回路９１は、内部Ａ／Ｄ変換器３０と参照電圧選択回路６３に接続される。制御方法はまず、図７に示したプレ変換期間において、短時間でおおよその信号レベルを求め、この信号レベルを記憶しておく。次に図１１に示した通常変換においてスロープ信号（Ｓｌｏｐｅ  ｓｉｇｎａｌ）が降下を開始する時間から内部Ａ／Ｄ変換器を構成するカウンターが時間をカウントするので、スロープ信号が記憶された信号レベル（Ｓｉｇｎａｌ  ｌｅｖｅｌ）に接近する直前に比較器の動作電流（Ｏｐｅｒａｔｉｎｇ  ｃｕｒｒｅｎｔ  ｏｆ  ｃｏｍｐａｒａｔｏｒ）を低バイアスから所定の動作電流まで増加させる。スロープ信号が信号レベルに達すると比較器出力（Ｃｏｍｐａｒａｔｏｒ  ｏｕｔｐｕｔ）がフラグを立てるので、内部Ａ／Ｄ変換器を構成するカウンターはカウントを停止し、このカウント値がＡ／Ｄ変換値となる。これで比較器の動作は不要になったので、比較器の動作電流を低バイアス状態に戻す。このように比較器の動作電流を制御することにより、時間領域Ａ／Ｄ変換器の消費電力を低減することができる。
【００６９】
（比較器の動作モードの制御）
比較器は入力信号と参照電圧を比較しその大小関係を比較出力とする重要な回路であるが、ノイズを発生させるほか、入力信号レベルによりオフセット電圧を発生する。図１２に本発明における比較器１００を示す。増幅器１０１と、入力スイッチＳia、 Ｓibの間には容量Ｃa、Ｃbが挿入され、増幅器１０１の差動入出力間にはスイッチＳfが挿入されている。
【００７０】
図１３Ａおよび図１３Ｂに動作モードが異なる比較の様子を示す。Ｖa、Ｖbは比較器１００の２つの入力端子の電圧を示している。ＶcomはスイッチＳfを閉じた時に入力端に発生するコモン電圧である。通常の動作を図１３Ａに示す。最初の期間Ｔs1において画素のリセット信号に対して、初めにスイッチＳiaは画素信号入力端子１７を選択し、スイッチＳibは参照信号Ｂを選択し、スイッチＳfを閉じる。このとき増幅器の入力電圧Ｖa、ＶbはともにＶcomとなる。次にスイッチＳfを開き参照電圧Ｂを一旦少し上昇させてから、スロープを付けて降下させる。電圧Ｖaと電圧Ｖbが交叉する点で比較出力１０３が出力されてリセット信号変換が完了する。次に画素信号が送られる。電圧Ｖaは画素信号レベルに応じて低下する。参照電圧Ｂは一旦上昇させてからスロープを付けて降下させる。電圧Ｖaと電圧Ｖbが交叉する点で比較出力１０３が出力されて画素信号変換が完了する。このような変換は現行行われている変換であるが、画素信号Ｖaと参照電圧Ｖbの交叉する電圧が、スイッチＳfを閉じた時に発生するコモン電圧Ｖcomと一致せず、かなりかけ離れた電圧であるので、オフセット電圧が発生し、直線性が劣化するという問題がある。
【００７１】
そこで、本発明においては図１３Ｂに示すように信号比較を行う。リセット信号に対する変換は同様である。リセット信号に対する変換が終了したらスイッチＳibを基準電圧に切り替える。次に画素信号が発生し、十分なセットリング状態に達したらスイッチＳfを閉じる、このとき電圧Ｖaと電圧Ｖbはコモン電圧Ｖcomになる。次にスイッチＳfを開き、スイッチＳiaは参照電圧Ａを選択する。参照電圧Ａは高い電圧からスロープを付けて降下させる。電圧Ｖbは一定であり、電圧Ｖaと交叉するタイミングが画素信号の変換値を与える。画素信号Ｖaと参照電圧Ｖbの交叉する電圧はコモン電圧Ｖcomであるので、オフセットは生じないため、直線性の良好な変換が可能である。ただし、このような動作を行うとスイッチを２回切り替えるので、容量Ｃa、Ｃbに発生するノイズ電力は２倍になりノイズが増加するという問題がある。そこで、ノイズの影響が大きい入力信号レベルが小さいときは図１３Ａに示したような通常の比較を行い、ノイズの影響が小さく、オフセット電圧の影響が大きくなる、入力信号レベルが大きい場合は図１３Ｂに示したような２回信号を標本化する方式を用いるようにすれば良い。
【００７２】
＜第２の実施形態に至る経緯＞
時間領域Ａ／Ｄ変換器では、変換速度を上げるだけでなく、量子化ノイズを下げてダイナミックレンジを上げるためにクロック周波数を上げる必要がある。しかしながらこのことは消費電力の増加を招くことになるため、変換速度およびダイナミックレンジと消費電力の間には深刻なトレードオフがあり、センサー装置の性能向上と低消費電力化を妨げている。
【００７３】
この問題に対し、特許文献１ではカウンターだけでなく、時間量子化器（Ｔｉｍｅ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ：ＴＤＣ）を用いて、クロック周波数を下げることや、消費電力を低減する、あるいは実効的な分解能を上げることが記載されている。
【００７４】
図２６は特許文献１に記載された時間量子化器２００の構成を示している。遅延同期ループ（Ｄｅｌａｙｅｄ  Ｌｏｃｋ  Ｌｏｏｐ：ＤＬＬ）回路２１０を有し、遅延回路２１１、位相比較器（ＰＤ）２１２、チャージポンプ（ＣＰ）と低域フィルタ（ＬＰＦ）２１３を用いて、遅延回路２１１で遅延したクロック信号が入力クロック２２０に対して1クロック遅れるように制御される。複数の画素信号２３０は比較器２４０にてランプ信号２５０と比較され、画素信号の電圧に応じたタイミングで比較器が比較出力を発生させ、この信号が時間量子化器（Ｔｉｍｅ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ：ＴＤＣ）２６０に入力される。各ＴＤＣ２６０は図２７に示す構成になっている。比較器２４０からの比較出力信号は、遅延制御信号２１４でその遅延時間が制御された、単位遅延回路が直列接続された遅延回路２６１に入力される。ＴＤＣ２６０には入力クロック２２０を共通入力とする複数のＤラッチもしくはＤフリップフロップ２６２が設けられ、遅延回路２６１で所定のタイミングだけ遅延した比較器２４０からの比較出力でクロックをフェッチする。各ＤラッチもしくはＤフリップフロップ２６２の出力をデコーダ２６３でデコードすることで、比較器２４０からの比較信号の遅延情報が得られる。ここで遅延制御信号２１４は各ＴＤＣ２６０に対し、共通に設けられたＤＬＬ回路２１０で発生され、各ＴＤＣ２６０に供給される。
【００７５】
このような構成により、クロック周波数よりも分解能が高い下位ビットを実現できる。また、従来のカウンターのみを用いてＡ／Ｄ変換を行う方式に比べ、クロック周波数をＴＤＣ２６０のビット数をＭビットとすると２M分の１にすることができる。このためクロック分配の消費電力を低減できることや、比較器２４０からのフラグ信号は１回しか出力されないためイベント駆動型であり、定常的な電流の消費が無く、追加したＴＤＣ２６０の消費電力の増加は極めて僅かであると記載されている。またＤＬＬ回路２１０はカラムの端部に配置され、制御電圧はカラム全体に供給される構成であるとしている。
【００７６】
しかしながら、この特許文献１に記載された方法には、実用上いくつかの課題がある。まず、ＴＤＣ２６０の内部に遅延回路２６１を配したことで、各ＴＤＣ２６０は遅延制御信号２１４が必要になったことである。遅延制御信号２１４はアナログ信号であるため、ノイズに敏感であり、遅延制御信号２１４にノイズが載ると、遅延時間がばらつき変換精度が劣化するという問題がある。
【００７７】
また、遅延制御信号２１４を発生させるＤＬＬ回路２１０はカラムの端部に配置され、遅延制御信号２１４はカラム全体に供給される構成であるが、このＴＤＣ２６０が使用されるＣＭＯＳイメージセンサーは水平画素数が数千に及ぶため、ＴＤＣ２６０も数千個となり、ＤＬＬ回路２１０から最も離れているＴＤＣ２６０までの距離は数ｍｍから数１０ｍｍにもなる。このため、ＤＬＬ回路２１０内のトランジスタと距離の離れたトランジスタではしきい値電圧の大局的ばらつきがあることが予想され、遅延時間の偏差が距離が離れるほど大きくなることが懸念される。
【００７８】
また、長い距離を引き回しているので接地線の電位や電源線の電位が距離の依存性を持ち、ＴＤＣ２６０の位置により遅延時間が大きく変化することが懸念される。また、遅延回路２６１をＴＤＣ２６０の内部に配していることから、ＤラッチもしくはＤフリップフロップのみを用いたものに比べ面積が増大することや、遅延回路２６１を構成するトランジスタのランダムなしきい値バラツキにより各ＴＤＣ２６０のタイミングがずれることが懸念される。このしきい値バラツキはトランジスタのゲート面積に対しその平方根分の１に比例するため、タイミングがずれを抑制するためにはゲート面積を増大させる必要があり、コラムＡ／Ｄ変換器として要求される画素ピッチに合せた微細なピッチの実現が困難になることが懸念される。
【００７９】
更に、特許文献１では、回路はイベント駆動型であり、定常的な電流の消費がないため、追加したＴＤＣの諸費電力の増加は極めて僅かであると記載されているが、複数のＤラッチもしくはＤフリップフロップはクロックで駆動されており、それなりの電力を消費するものと考えられる。また分解能Ｍに対し、２Mに比例して消費電力が増加するため高分解能のＴＤＣの実現は困難である。
【００８０】
この問題に対し、特許文献２に記載の方法はＴＤＣ内部に遅延回路を持たず、ＴＤＣ内にＤラッチもしくはＤフリップフロップのみを持ち、比較器からの比較器出力信号を、クロックを生成する位相同期ループ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ：ＰＬＬ）回路の複数段のリング発振器が発生する、位相が均等に分割された多相のクロックでフェッチすることでＴＤＣを実現している。この方法を用いることで、前述したようなＴＤＣ内部に遅延回路を持つことによる様々な問題は解消される。
【００８１】
しかしながらこの方法はマルチフェーズクロックを各ＴＤＣに供給する必要がある。このため、クロックを長い距離にわたり均等に供給する必要があり、グローバル配線やクロックバッファなどの容量が大きくなる他、そもそもクロックの本数が多くなる。したがって、カウンターのみを用いる方法に比べ、ＴＤＣを用いることで、同一のクロック周波数では分解能を上げることはできるが、消費電力が増大するという問題がある。またＴＤＣを用いることで分解能を同一にしてクロック周波数そのものは下げることができるが、クロック数は増大しているので、相殺しあい、消費電力の低減には殆ど効果が無い。
【００８２】
本発明者は、上述した事象を鋭意検討した結果、本願発明に至った。本発明は消費電力を上げずに分解能を向上させることが可能な時間領域Ａ／Ｄ変換器、あるいは同一分解能において消費電力を低減した時間領域Ａ／Ｄ変換器およびそれを用いたセンサー装置を提供することができる。
【００８３】
＜第２の実施形態＞
（ＤＬＬ回路により形成した多相クロックを用いた複数のＡ／Ｄ変換器を含む時間領域Ａ／Ｄ変換ブロック）
図１４に本発明の一実施形態にかかる複数のＡ／Ｄ変換器を含む時間領域Ａ／Ｄ変換ブロックを示す。Ａ／Ｄ変換ブロック１０は、ＤＬＬ（遅延ロックループ）回路２０、複数の比較器１２−１、１２−２、・・・１２−ｎ（ｎは自然数。以降、各比較器を区別しないときには比較器１２とする）、および複数の内部Ａ／Ｄ変換器３０−１、３０−２、・・・３０−ｎ（ｎは自然数。以降、各内部Ａ／Ｄ変換器を区別しないときには内部Ａ／Ｄ変換器３０とする）を含む複数のＡ／Ｄ変換器１４−１、１４−２、・・・１４−ｎ（ｎは自然数。以降、各Ａ／Ｄ変換器を区別しないときにはＡ／Ｄ変換器１４とする）から構成される。
【００８４】
ＤＬＬ回路２０は、複数の遅延回路２１−１、２１−２、２１−３、２１−４（以降、各遅延回路を区別しないときには遅延回路２１とする）、位相比較器（ＰＤ）２２、チャージポンプ（ＣＰ）と低域フィルタ（ＬＰＦ）２３から構成される。クロック入力端子１１から直列に配置される４段の遅延回路２１−１、２１−２、２１−３、２１−４は、クロック信号が直列入力され、タイミングの異なった多相クロック信号１５を並列出力する。遅延回路２１−１には、クロック入力端子１１からクロック信号が入力される。遅延回路２１−２には、遅延回路２１−１の出力が入力される。遅延回路２１−３には、遅延回路２１−２の出力が入力される。遅延回路２１−４には、遅延回路２１−３の出力が入力される。すなわち、前の段の出力変化が次の段の入力となるように位相がシフトする。このとき、入力信号が各遅延回路２１に伝達される過程で、信号伝達による遅延が問題となる。このため、位相比較器２２が遅延回路２１に直列に配置され、さらに位相比較器２２にはチャージポンプと低域フィルタ２３が接続される。位相比較器２２、チャージポンプと低域フィルタ２３は、クロック入力端子１１から入力されるクロック信号と各遅延回路２１の出力クロックの位相を一致させるように、各遅延回路２１を制御する。このようにして、４段の遅延回路２１−１、２１−２、２１−３、２１−４は、遅延時間がほぼ等しく、クロック信号に対してその位相が均等に分割された多相クロック信号１５を形成することができる。各遅延回路２１から出力される多相クロック信号１５は、バッファ１６−１、１６−２、１６−３、１６−４（以降、各バッファを区別しないときにはバッファ１６とする）を介して複数のＡ／Ｄ変換器１４に入力される。
【００８５】
Ａ／Ｄ変換器１４において、複数の内部Ａ／Ｄ変換器３０の前に、それぞれに対応する複数の比較器１２が配置される。複数の比較器１２には、それぞれに対応する複数の画素信号入力端子１７−１、１７−２、・・・１７−ｎ（ｎは自然数。以降、各比較器を区別しないときには画素信号入力端子１７とする）を介して画素信号がそれぞれ入力され、参照電圧１８と比較される。参照電圧１８は通常、単調に減少もしくは増加するランプ波が用いられる。したがって、各画素信号の電圧レベルに応じたタイミングで、各比較器１２から比較器出力が発生し、各内部Ａ／Ｄ変換器３０でＡ／Ｄ変換され、各Ａ／Ｄ変換出力１９−１、１９−２、・・・１９−ｎ（ｎは自然数。以降、各Ａ／Ｄ変換出力を区別しないときにはＡ／Ｄ変換出力１９とする）を得ることができる。
【００８６】
図１５に内部Ａ／Ｄ変換器３０の構成を示す。内部Ａ／Ｄ変換器３０は、ＴＤＣ部とカウンター部を含む。ＴＤＣ部は、ラッチもしくはフリップフロップ３１−１、３１−２、３１−３、３１−４（以降、各ラッチもしくはフリップフロップを区別しないときにはラッチもしくはフリップフロップ３１とする）を含む。各ラッチもしくはフリップフロップ３１の入力端子（Ｄ）には、各バッファ１６を介してそれぞれの遅延回路２１から多相クロック信号１５が入力される。各ラッチもしくはフリップフロップ３１のクロック端子（ＣＬＫ）には、内部Ａ／Ｄ変換器３０に対応する比較器１２から比較器出力３２が並列入力される。ラッチもしくはフリップフロップ３１は、比較器出力３２により与えられたタイミングで、多相クロック信号１５の論理状態をラッチする。各ラッチもしくはフリップフロップ３１は、デコーダ３３に接続される。ラッチされた多相クロック信号１５の論理状態は、デコーダ３３でデコードしてバイナリ出力がＡ／Ｄ変換出力１９の下位ビットとして出力される。また、カウンター部はリップルカウンター３４を含む。リップルカウンター３４には多相クロック信号１５および比較器出力３２が並列入力される。リップルカウンター３４は、カウンターを動作させ、比較器出力３２で停止することで、クロック数をカウントして、Ａ／Ｄ変換出力１９の上位ビットとして出力される。
【００８７】
（本実施形態の作用効果）
本発明の第２の実施形態に係る個々のＡ／Ｄ変換器１４には遅延回路２１およびそれを制御する遅延制御信号が存在せず、占有面積の縮小およびＡ／Ｄ変換精度劣化の抑制が可能である。またクロックの立ち上がりエッジにおいてラッチで消費される消費電力は同等である。
【００８８】
（時間領域コラムＡ／Ｄ変換器の分割と時間領域Ａ／Ｄ変換ブロックごとのＤＬＬ）
図１６に本発明の第２の実施形態におけるコラムＡ／Ｄ変換器を示す。コラムＡ／Ｄ変換器４０は数千チャネルの画素信号を一斉にＡ／Ｄ変換する必要がある。このような位置的に分散している多くのＡ／Ｄ変換器１４に、タイミングの揃った、波形劣化の少ない高速のクロックを供給することは容易ではない。通常はこのためにクロックをバッファを介してツリー状に駆動するが、配線およびバッファの容量により消費電力が増大するという問題がある。
【００８９】
本発明の第２の実施形態においては、多数のＡ／Ｄ変換器１４を複数のＡ／Ｄ変換ブロック１０（図１４）に分割する。クロック信号（ＣＬＫ）はバッファ４１を介して、各Ａ／Ｄ変換ブロック１０のクロック入力端子１１に並列入力される。分割されたＡ／Ｄ変換ブロック１０毎に、ＤＬＬ回路２０を用いてクロック入力端子１１に入力されるクロック信号（ＣＬＫ）から多相クロック信号１５を形成し、これを各Ａ／Ｄ変換ブロック１０内の複数のＡ／Ｄ変換器１４に供給する構成となっている。別言すると、複数のＡ／Ｄ変換器１４はＡ／Ｄ変換ブロック１０毎にまとめられる。まとめられたＡ／Ｄ変換ブロック１０毎に、ＤＬＬ回路２０を用いてクロック入力端子１１に入力されるクロック信号（ＣＬＫ）から多相クロック信号１５を形成し、これを各Ａ／Ｄ変換ブロック１０内の複数のＡ／Ｄ変換器１４に供給する構成となっている。このため、第２の実施形態に係るコラムＡ／Ｄ変換器４０は、各Ａ／Ｄ変換ブロック１０内においてそれぞれのＤＬＬ回路２０が低速のクロックから高速のクロックに変換していることになり、電力消費の大きい配線およびバッファを駆動するクロック周波数を下げることができるので、消費電力を低減することが可能になる。
【００９０】
（本実施形態の作用効果）
また、各Ａ／Ｄ変換ブロック１０内のクロック配線は配線の高密度化のために単位長さあたりの配線容量が少ないローカル配線を用いることができる。このため、Ａ／Ｄ変換ブロック１０内のクロックバッファも小さなもので十分であり、配線も短くなるので、配線容量が少なくなり、消費電力が低減できる。すなわち、従来のＣＭＯＳイメージセンサーのように、１か所において、クロックの周期に対して遅延時間が均等に分割された遅延クロック信号を形成し、各Ａ／Ｄ変換回路に供給するよりも、図１４から図１６に示す第２の実施形態に係るコラムＡ／Ｄ変換器４０のように、多相クロック信号１５を複数のＤＬＬ回路２０を用いて分散して形成し、その近傍のＡ／Ｄ変換器１４に供給することで、はるかに少ない消費電力にすることができる。また、この構成は、各Ａ／Ｄ変換ブロック１０に供給されるクロック信号からその周期に対して遅延時間が均等に分割された多相クロック信号１５を形成することができるので、カウンターに供給されるクロックと多相クロック信号間の位相の整合性が取れ、タイミング誤差が少ないため、微分非直線性が良好なＡ／Ｄ変換特性を得ることができる。
【００９１】
＜第３の実施形態＞
（多相クロック信号からグレイコードへの変換）
図１７に、本発明の第３の実施形態に係るＡ／Ｄ変換ブロックを示す。第３の実施形態に係るＡ／Ｄ変換ブロック９０は、ＤＬＬ回路２０と内部Ａ／Ｄ変換器３０の間にグレイコード変換器５０をさらに含むこと以外は第２の実施形態に係るＡ／Ｄ変換ブロック１０と同じである。第２の実施形態と同じである説明は省略し、ここでは第２の実施形態に係るＡ／Ｄ変換ブロック１０と相違する部分について説明する。
【００９２】
ＤＬＬ回路２０から入力される多相クロック信号１５は、グレイコード変換器５０にて、サーモメータコードからグレイコードに変換されてから、各内部Ａ／Ｄ変換器３０のＴＤＣ部を構成するラッチもしくはフリップフロップ３１に入力される。このように構成することで、ＴＤＣを構成するラッチ数を大幅に減少させることができる他、消費電力を半減することができる。
【００９３】
（多相クロック信号、バイナリーコード、グレイコードの比較）
図１８Ａに多相クロック信号、図１８Ｂにバイナリーコード、図１８Ｃにグレイコードを用いた場合の分解能３ビットのＴＤＣのクロックの様子を示す。図１８Ａに示すように、通常の多相クロックを用いた場合のラッチの数ｎtと消費電力ｐtは、分解能をＭビットとするときに以下の式で示すことができる。
【数５】
2020182210.tif 000007
ラッチ数ｎtは分解能Ｍに対し指数関数的に増大する。
【００９４】
図１８Ｂに示すように、多相クロックからバイナリーコード状のクロックを発生させた場合のラッチ数ｎbと消費電力ｐbは、分解能をＭビットとするときに以下の式で示すことができる。
【数６】
2020182210.tif 000008
ラッチ数ｎbは分解能Ｍの数である。
【００９５】
したがって、通常の多相クロックを用いた場合に比べバイナリーコード状のクロックを発生させた場合、ラッチ数を大幅に削減することができる。ラッチ数を削減することは、小さな占有面積を要求されるコラムＡ／Ｄ変換器においては大きな利点になる。しかしながら、バイナリーコードではハミング距離が大きいためクロックの遷移タイミングにおいて大きな誤差を発生することが知られており、ハミング距離が常に１のグレイコードが誤差が極めて少なく安定である。
【００９６】
図１８Ｃに示すように、多相クロックからグレイコード状のクロックを発生させた場合のラッチ数ｎgと消費電力ｐgは、分解能をＭビットとするときに以下の式で示すことができる。
【数７】
2020182210.tif 000009
ラッチ数ｎgはバイナリーコードと同等で、分解能の数であり、ラッチ数を大幅に削減することができる。
【００９７】
図１８Ａにおいて消費電力は、1周期のクロックの0から1への遷移数に比例するが、図１８Ｂのバイナリーコードで７であるのに対し、図１８Ｃのグレイコードでは４であり、半減している。
【００９８】
図１９Ａに分解能Ｍが２から５のときの多相クロック（Ｍｕｌｔｉ−ｐｈａｓｅ  ｃｌｏｃｋ）、バイナリーコード（Ｂｉｎａｒｙ  ｃｏｄｅ）、グレイコード（Ｇｒａｙ  ｃｏｄｅ）を用いた場合のラッチ数（Ｎｕｍｂｅｒ  ｏｆ  ｌａｔｃｈｅｓ）と分解能（Ｒｅｓｏｌｕｔｉｏｎ）の関係、図１９Ｂに消費電力（Ｐｏｗｅｒ  ｃｏｎｓｕｍｐｔｉｏｎ）と分解能（Ｒｅｓｏｌｕｔｉｏｎ）の関係を示す。図１９Ａに示すように、ラッチ数は多相クロックのみでは分解能が上がるにつれて急激に上昇するが、バイナリーコードまたは、グレイコードを用いたときは殆ど上昇しないことが分かる。図１９Ｂに示すように、消費電力は多相クロックとバイナリーコードでは殆ど差が無く、グレイコードを用いたときはこれらの約半分になっていることから、グレイコードを用いることでラッチ数の大幅な減少と消費電力の半減を図ることができるほか、グリッチなどのエラーが極めて少なく安定な変換を実現することができる。
【００９９】
以上に述べたようにグレイコードを用いることで従来に比べ消費電力を低減することができるが、センサー信号の性質を用いることで更に低消費電力化を図ることができる。時間領域Ａ／Ｄ変換器群をセンサー信号のＡ／Ｄ変換に用いるときは、参照電圧はセンサー信号が弱い方（イメージセンサーの場合は黒レベル）から強い方（イメージセンサーの場合は白レベル）に掃引する。第１の実施形態において図５を用いて詳述したように、センサー信号が弱い場合はＡ／Ｄ変換器は高分解能が必要であるが、センサー信号が強い場合はＡ／Ｄ変換器は高い分解能は不要である。例えば、センサー信号のレベルがフルスケールの０．０５までは１２ビット以上の分解能が必要であるが、それ以上では１０ビット程度の分解能で十分である。時間領域Ａ／Ｄ変換器群ではクロック数は分解能に指数的に比例する。したがって、分解能を１２ビットから１０ビットにした場合、１０ビットのＡ／Ｄ変換器のクロック数は１２ビットのＡ／Ｄ変換器のクロック数の１／４で済むので、消費電力も約１／４にすることができる。
【０１００】
そこで図２０に示すように、グレイコード変換器５０と内部Ａ／Ｄ変換器３０の間にゲーティング回路５１を更に設けてもよい。グレイコード変換器５０の出力はゲーティング回路５１に入力される。グレイコード変換器５０の出力をゲーティング制御信号５２で制御することで、消費電力を更に低減することができる。例えば、１２ビットのＡ／Ｄ変換器においてセンサー信号のレベルがフルスケールの０．０５まではゲーティングを行わず、０．０５以上ではＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）であるＧ４と２ビット目であるＧ３の２ビットをゲーティングしてもよい。信号レベルが大きくなるにしたがって、順次対象ビットをＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）側に上げていってもよい。このようにグレイコード変換器５０の出力を制御することで、実効的に１０ビットの分解能でＡ／Ｄ変換を行った時はそのまま１２ビットで変換する場合に比べ約１／３に消費電力を低減することができる。
【０１０１】
ゲーティング制御信号５２は、Ａ／Ｄ変換を開始してからのクロック数をカウンターで計測して、所定の回数に達したら発生させてもよい。この場合、カウンターはチップ全体において１個で良いので、カウンターによる消費電力の増加は殆ど無視できるレベルである。ゲーティング制御信号５２は、この他、参照電圧を発生するＤ／Ａ変換器の入力信号が所定の値に達したら発生させてもよい。
【０１０２】
なお、以上の説明においてはＣＭＯＳイメージセンサーなどの固体撮像装置を例に取って説明したが、本発明は固体撮像装置に有効なだけでなく、他の用途の２次元センサー装置、もしくは１次元センサー装置、あるいは単独のセンサー装置に対しても適用可能であり、有効である。センサーはイメージセンサーに限らず、温度センサー、位置センサー、トルクセンサー、速度センサー、加速度センサー、圧力センサーなどにも有効である。
【０１０３】
さらに、センサーとＡ／Ｄ変換回路が集積回路上にモノリシックに集積されているだけでなく、それぞれ独立に製作し、実装技術等で接合しても良い。
【０１０４】
本実施形態のＡ／Ｄ変換器は、センサーと結合されるだけではなく、受信したアナログ信号をデジタル信号に変換する各種のデバイスにも適用可能であることはいうまでもない。
【０１０５】
なお、本発明の実施形態として上述した実施形態は、相互に矛盾しない限りにおいて、適宜組み合わせて実施することができる。また、実施形態のＡ／Ｄ変換器を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
【産業上の利用可能性】
【０１０６】
本発明は、センサー装置の高感度化、高精度化、低電力化，高速化に利用可能であり、イメージセンサーに限らず、温度センサー、位置センサー、トルクセンサー、速度センサー、加速度センサー、圧力センサーに有効である。
【符号の説明】
【０１０７】
１０：Ａ／Ｄ変換ブロック
１１：クロック入力端子
１２：比較器
１４：Ａ／Ｄ変換器
１７：画素信号入力端子
１８：参照電圧
１９：Ａ／Ｄ変換出力
２０：ＤＬＬ（遅延ロックループ）回路
２１：遅延回路
２２：位相比較器（ＰＤ）
２３：チャージポンプと低域フィルタ（ＣＰ  ＬＰＦ）
【図１】
2020182210.tif 000010
【図２】
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【図３】
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【図４】
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【図５】
2020182210.tif 000014
【図６】
2020182210.tif 000015
【図７】
2020182210.tif 000016
【図８】
2020182210.tif 000017
【図９】
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【図１０】
2020182210.tif 000019
【図１１】
2020182210.tif 000020
【図１２】
2020182210.tif 000021
【図１３Ａ】
2020182210.tif 000022
【図１３Ｂ】
2020182210.tif 000023
【図１４】
2020182210.tif 000024
【図１５】
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【図１６】
2020182210.tif 000026
【図１７】
2020182210.tif 000027
【図１８Ａ】
2020182210.tif 000028
【図１８Ｂ】
2020182210.tif 000029
【図１８Ｃ】
2020182210.tif 000030
【図１９Ａ】
2020182210.tif 000031
【図１９Ｂ】
2020182210.tif 000032
【図２０】
2020182210.tif 000033
【図２１】
2020182210.tif 000034
【図２２】
2020182210.tif 000035
【図２３】
2020182210.tif 000036
【図２４】
2020182210.tif 000037
【図２５】
2020182210.tif 000038
【図２６】
2020182210.tif 000039
【図２７】
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