(57)【要約】      （修正有）【課題】電流検出を広範囲かつ高精度に行うことができ、大電流時でも電力消費が抑制でき、信頼性および安定性が高い、簡易な構成の電流検出回路を提供する。【解決手段】スイッチング電源において入力電圧Ｖｉが印加される第１の入力端１１と第２の入力端１２の間に流れる入力電流ｉ１を検出する電流検出回路１０は、入力電流ｉ１がドレインソース間を流れ、ドレインが第２の入力端１２に接続され、ソースが接地端に接続され、該ドレインの電位により入力電流ｉ１が検出される第１のＦＥＴＱ１と、第１のＦＥＴＱ１とゲート同士が接続された第２のＦＥＴＱ２と、一端が第１および第２のＦＥＴのゲート並びに第２のＦＥＴＱ２のドレインに接続されかつ他端が第１の入力端１１に接続された第１の抵抗Ｒ１と、一端が第２のＦＥＴＱ２のソースに接続されかつ他端が接地端Ｅに接続された第２の抵抗Ｒ２と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
スイッチング電源において入力電圧が印加される第１の入力端と第２の入力端の間に流れる入力電流を検出する電流検出回路であって、
前記入力電流がドレインソース間を流れ、ドレインが前記第２の入力端に接続され、ソースが接地端に接続され、該ドレインの電位により前記入力電流が検出される第１のＦＥＴと、
前記第１のＦＥＴとゲート同士が接続された第２のＦＥＴと、
一端が前記第１および第２のＦＥＴのゲート並びに前記第２のＦＥＴのドレインに接続されかつ他端が前記第１の入力端に接続された第１の抵抗と、
一端が前記第２のＦＥＴのソースに接続されかつ他端が前記接地端に接続された第２の抵抗とを有することを特徴とする電流検出回路。
【請求項２】
前記入力電圧が、正弦波の交流電圧を整流した電圧であることを特徴とする請求項１に記載の電流検出回路。
【請求項３】
請求項１または請求項２に記載の電流検出回路を有するスイッチング電源。
【請求項４】
前記第１のＦＥＴのドレイン電位の変化に応じて変化する電位と、基準電位とが入力される比較器と、前記比較器の出力に基づいて前記スイッチング電源のスイッチング用の制御信号を生成する制御信号生成部と、を有する請求項３に記載のスイッチング電源。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング電源において入力電流を検出するための電流検出回路、およびその電流検出回路を有するスイッチング電源に関する。
【背景技術】
【０００２】
スイッチング電源では、種々のパラメータを検出してスイッチング制御を行っている。例えばスイッチング電源の一つであるＰＦＣ回路では、入力電流が正弦波の入力電圧と同位相かつ正弦波となるようにスイッチング制御が行われる。そのためにＰＦＣ回路の制御部は、少なくとも入力電流を検出する必要がある。
【０００３】
周知の電流検出方法として、電流路にシャント抵抗を挿入し、その両端の電圧降下により電流を計測する方法がある（特許文献１、２、３）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】実開平４−１０６７６９号公報
【特許文献２】特開２０１７−４０５８０号公報
【特許文献３】特開２００７−３７２９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、シャント抵抗の電圧降下による電流検出方法は、検出電圧が小さく、抵抗発熱があることにより、精度が得られず、耐ノイズ性が悪いという問題がある。抵抗発熱は、電力損失となる。特許文献２では、シャント抵抗の両端電圧を増幅する増幅回路を設けているが、回路が複雑になるという問題がある。
【０００６】
本発明の目的は、電流検出を広範囲かつ高精度に行うことができ、大電流時でも電力消費が抑制でき、信頼性および安定性が高い、簡易な構成の電流検出回路を提供することである。
【課題を解決するための手段】
【０００７】
上記の目的を達成するべく、本発明は、以下の構成を提供する。
・  本発明の態様は、スイッチング電源において入力電圧が印加される第１の入力端と第２の入力端の間に流れる入力電流を検出する電流検出回路であって、
前記入力電流がドレインソース間を流れ、ドレインが前記第２の入力端に接続され、ソースが接地端に接続され、該ドレインの電位により前記入力電流が検出される第１のＦＥＴと、
前記第１のＦＥＴとゲート同士が接続された第２のＦＥＴと、
一端が前記第１および第２のＦＥＴのゲート並びに前記第２のＦＥＴのドレインに接続されかつ他端が前記第１の入力端に接続された第１の抵抗と、
一端が前記第２のＦＥＴのソースに接続されかつ他端が前記接地端に接続された第２の抵抗とを有することを特徴とする。
・  上記態様において、前記入力電圧が、正弦波の交流電圧を整流した電圧であることが好適である。
・  本発明の別の態様は、上記の電流検出回路を有するスイッチング電源である。さらに好適には、スイッチング電源が、前記第１のＦＥＴのドレイン電位の変化に応じて変化する電位と、基準電位とが入力される比較器と、前記比較器の出力に基づいて前記スイッチング電源のスイッチング用の制御信号を生成する制御信号生成部と、を有する。
【発明の効果】
【０００８】
本発明により、電流検出を広範囲かつ高精度に行うことができ、大電流時でも電力消費が抑制でき、信頼性および安定性が高い、簡易な構成の電流検出回路が実現される。
【図面の簡単な説明】
【０００９】
【図１】図１は、スイッチング電源の一部を概略的に示した回路図であり、その回路内に本発明の電流検出回路が組み込まれている。
【図２】図２（ａ）はＦＥＴＱ１の出力特性を示し、（ｂ）は、横軸が時間軸であり、入力電流の波形を模式的に示し、（ｃ）は制御信号を示している。
【図３】図３（ａ）はゲート電位の正弦波の波形を、（ｂ）は入力電流の波形（実線）とその平均値（点線）を、（ｃ）はドレイン電位の実際の変化の一例を、（ｄ）はドレイン電位に対応する所定の電位の変化の一例と、基準電位を示す。（ｅ）は制御部の出力する制御信号の一例を示す。
【図４】図４（ａ）は、従来のシャント抵抗を用いた電流検出回路であり、（ｂ）は電流検出波形の一例である。
【発明を実施するための形態】
【００１０】
以下、一例として示す図面を参照して本発明の実施形態を説明する。本発明による電流検出回路は、スイッチング電源における入力電流の検出に好適に適用される。例えばスイッチング電源の一種であるＰＦＣ回路では、入力電流が、正弦波の入力電圧と同位相かつ正弦波となるようにスイッチング制御が行われる。そのためにＰＦＣ回路の制御部は、少なくとも入力電流を検出する必要がある。
【００１１】
図１は、スイッチング電源の一部を概略的に示した回路図であり、その回路内に本発明の電流検出回路１０が組み込まれている。一例として絶縁型であるスイッチング電源は、トランスＴ、トランスＴの一次側回路、および二次側回路（図示せず）から構成される主回路と、本発明の電流検出回路１０と、制御部２０とから構成されている。
【００１２】
図１では、スイッチング電源のトランスＴの一次側回路のみを示している。正弦波の交流電圧ｖinがダイオードブリッジにより全波整流された後、入力電圧Ｖｉとして高電位側の第１の入力端１１と低電位側の第２の入力端１２の間に印加される（なお、以下の説明において、符号Ｖｉは、入力電圧を表す場合と、入力端１１の電位を表す場合がある）。入力端１１の電位Ｖｉは、全波整流された正弦波の波形で変化する。
【００１３】
入力電圧Ｖｉは、トランスＴの一次コイルに接続されたスイッチング素子Ｓによりスイッチングされる。スイッチング素子Ｓは、制御部２０から与えられる制御信号Ｖconによりオンオフ制御される。制御信号Ｖconは所定のパルス信号であり、スイッチング素子Ｓはパルス信号がハイレベルのときにオンとなり、ローレベルのときにオフとなる。
【００１４】
スイッチング素子Ｓがオンのとき、一次コイルに入力電圧Ｖｉが印加されることにより、入力電流ｉ１が入力端１１と入力端１２の間に流れる。スイッチング素子Ｓがオフのとき、電流ｉ１は遮断される。
【００１５】
スイッチング素子Ｓは、一例としてｎチャネルＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Ttransistor）であり、ドレインが一次コイルの終端に接続され、ソースが接地端Ｅに接続されている。接地端Ｅは、トランスＴの一次側の基準電位端である。
【００１６】
電流検出回路１０は、第１のＦＥＴ(Field-Effect Ttransistor)（符号Ｑ１で示す）と第２のＦＥＴ（符号Ｑ２で示す）を有する。ＦＥＴＱ１は、ドレインが第２の入力端１２に接続され、ソースが接地端Ｅに接続されている。入力電流ｉ１が流れるとき、入力電流ｉ１はＦＥＴＱ１のドレインソース間を流れ、この場合、ソースからドレインへと流れる。ＦＥＴＱ１のドレイン電位ＶＤが、入力電流ｉ１を検出するための電位となる。
【００１７】
電流検出回路１０において、ＦＥＴＱ１とＦＥＴＱ２とはゲート同士が接続されており、いわゆるカレントミラー回路を構成している。したがって、ＦＥＴＱ１とＦＥＴＱ２のゲート電位は常に同じである。
【００１８】
電流検出回路１０はさらに、第１の抵抗Ｒ１と第２の抵抗Ｒ２を有する。抵抗Ｒ１の一端は、ＦＥＴＱ１とＦＥＴＱ２の共通のゲートに接続されると共に、ＦＥＴＱ２のドレインにも接続されている。抵抗Ｒ１の他端は、入力端１１に接続されている。一方、抵抗Ｒ２の一端は、ＦＥＴＱ２のソースに接続され、他端は接地端Ｅに接続されている。
【００１９】
入力電位Ｖｉが印加されることにより、抵抗Ｒ１→ＦＥＴＱ２のドレインソース間→抵抗Ｒ２→接地端Ｅの電流路に電流ｉ２が流れる。入力端１１の電位Ｖｉは、全波整流された正弦波の波形で変化する。ＦＥＴＱ１およびＦＥＴＱ２のゲート電位ＶＧは、電位Ｖｉを分圧した分圧電位となる。分圧比は、この電流路の構成要素の回路定数により決定される。したがって、ゲート電位ＶＧは電位Ｖｉの変化にしたがって変化し、すなわち全波整流された正弦波の波形で変化する。
【００２０】
図１に示した制御部２０は、一例であり、極めて概略的に示している。制御部２０は、前段の比較部２１と後段の制御信号生成部２２とから構成される。比較部２１において、ＦＥＴＱ１のドレインに抵抗Ｒ３の一端が接続されている。抵抗Ｒ３の他端は、比較器Ａの非反転入力端（＋）に接続されている。抵抗Ｒ３の他端はまた、抵抗Ｒ４を介して所定の正電源Ｖｃｃに接続されている。ＦＥＴＱ１のドレイン電位ＶＤは、接地電位と所定の負電位の間で変化する。ドレイン電位ＶＤが接地電位のとき、抵抗Ｒ３の他端の電位ＶＤ１が所定の正電位となるように抵抗Ｒ３および抵抗Ｒ４が設定されている。電位ＶＤ１は、その所定の正電位を基点として、ドレイン電位ＶＤの変化量に比例した変化量で変化する。
【００２１】
一方、比較器Ａの反転入力端（−）には、所定の基準電位Ｖrefが入力される。一例としてここでは基準電位Ｖrefは、接地電位としている。電位ＶＤ１＞基準電位Ｖrefのときは比較器Ａの出力端がハイレベル（Ｈ）となり、電位ＶＤ１＜基準電位Ｖrefのときは比較器Ａの出力端がローレベル（Ｌ）となる。比較器Ａの構成は、この例に限られない。比較器Ａの出力は、制御信号生成部２２において制御信号Ｖconを生成するために用いられる。
【００２２】
例えば、比較器Ａの出力がＨのとき、制御信号ＶconがＨ（スイッチング素子Ｓがオン）である場合、制御信号生成部２２は、比較器Ａの出力がＨからＬとなったときに制御信号ＶconをＨからＬ（スイッチング素子Ｓがオフ）とする。それにより入力電流ｉ１が遮断される。
【００２３】
さらに例えば、制御信号生成部２２が所定の遅延回路またはタイマ回路を有することができる。その遅延回路等は、制御信号ＶconがＬとなった時点から所定の時間が経過したときに制御信号ＶconをＬからＨとする。それにより、スイッチング素子Ｓがオフからオンになると再び入力電位Ｖｉが印加され、入力電流ｉ１が流れ始める。
【００２４】
図２および図３を参照して図１の回路の動作をさらに詳細に説明する。図２（ａ）はＦＥＴＱ１の出力特性を示している。出力特性は、横軸をＦＥＴＱ１のドレインソース間電圧（ここではドレイン電位ＶＤの絶対値）とし、縦軸をドレイン電流（ここでは入力電流ｉ１）とし、ゲートソース間電圧（ここではゲート電位ＶＧ）をパラメータとして示している。ドレイン電位ＶＤは実際は負の値であるが、ここでは便宜上、絶対値で示している。
【００２５】
図２（ｂ）は、横軸が時間軸であり、ゲート電位ＶＧおよび入力電流ｉ１の一周期の波形を模式的に示している。図２（ｃ）は、入力電流ｉ１の波形に対応する制御信号Ｖconの波形を示している。上述した通り、ゲート電圧ＶＧは入力電位Ｖｉにしたがって変化する。図２（ａ）と（ｂ）の対応する箇所を点線で結んで示している。
【００２６】
入力電位Ｖｉの正弦波の一周期の動作について説明する。例えば入力電位Ｖｉが大きくなると、入力電流ｉ１（ここではオン期間の最大値または一周期の平均値の意味）およびゲート電位ＶＧはそれに伴って大きくなる。所定の入力電位Ｖｉにおいて所望する入力電流ｉ１が得られるように、ゲート電位ＶＧの範囲が適宜設定される。図示の例では、入力電位Ｖｉが最大値のとき、入力電流ｉ１が最大値の約１５Ａとなるように、ゲート電位ＶＧの最大値が約６．５Ｖに設定されている。ゲート電位ＶＧは、ＦＥＴＱ２の電流路の回路定数を適宜選択することにより設定される。
【００２７】
入力電位Ｖｉのスイッチングにおける各オン期間の動作について説明する。図２（ｂ）を参照すると、一例としてゲート電位ＶＧが４．５Ｖのときに、図２（ｃ）の制御信号ＶconがＨになりスイッチング素子Ｓがオンになると、図２（ｂ）に示すように入力電流ｉ１（４．５Ｖ）が零から流れ始め、直線的に増加していく。この直線の傾きは、その時点の入力電位Ｖｉと一次コイルＬのインダクタンスで決まる。
【００２８】
図２（ａ）に示すように、いずれのゲート電位ＶＧにおいても、入力電流ｉ１が増加するにつれてドレイン電位ＶＤが大きくなる（実際は負の方向）。図１の回路では、ドレイン電位ＶＤの変化にしたがって電位ＶＤ１が変化し、電位ＶＤ１が基準電位Ｖrefに達すると、制御部２０は制御信号ＶconをＬとし、スイッチング素子Ｓをオフとする。これにより図２（ｂ）に示すように、入力電流ｉ１は零となる。零になる直前の入力電流ｉ１が、ゲート電位ＶＧが４．５Ｖのときの入力電流ｉ１のオン期間の最大値である。
【００２９】
図２（ａ）に示すように、本発明は、ＦＥＴＱ１の出力特性においてドレイン電位ＶＤとドレイン電流（入力電流ｉ１）の関係が線形である領域を利用している。基準電位Ｖrefは、例えば、ＦＥＴＱ１の出力特性の線形領域における最大のドレイン電位ＶＤmaxに対応するように設定する。最大のドレイン電位ＶＤmaxは、例えば数Ｖ程度であるので高精度に検出可能である。
【００３０】
図２における別の例として、ゲート電位ＶＧが６．５Ｖのときは、ゲート電位ＶＧが４．５Ｖのときよりも入力電流ｉ１の増加する傾斜が大きく、入力電流ｉ１の最大値はさらに大きくなる。
【００３１】
図２（ｂ）に示すように、正弦波の波形でゲート電位ＶＧが変化（すなわち入力電位Ｖｉが変化）すると、スイッチング素子Ｓの各オン期間における各入力電流ｉ１の最大値の包絡線も正弦波となる。あるいは、各オン期間の入力電流ｉ１を正弦波の一周期で平均すると、図２（ｂ）に点線で示すｉaveのように正弦波となる。これは、図１の回路において力率改善制御が行われていることを意味する。
【００３２】
図３は、図２（ｂ）と同様の図であるが、横軸（時間軸）の一部を拡大した図である。図３（ａ）はゲート電位ＶＧの正弦波の波形を示し、図３（ｂ）は入力電流ｉ１の波形（実線）とその平均値ｉave（点線）を示す。
【００３３】
図３（ｃ）は、ドレイン電位ＶＤの実際の変化の一例を示す。ドレイン電位ＶＤは、各オン期間に接地電位から負の方向に絶対値が大きくなり、各オン期間の最大値ＶＤmax（絶対値）は常に同じである。図３（ｄ）は、ドレイン電位ＶＤに対応する電位ＶＤ１の変化の一例と、基準電位Ｖrefを示す。
【００３４】
図３（ｅ）は、制御部２０の出力する制御信号Ｖconの一例を示す。ハイレベル期間（オン期間）の終点はドレイン電位ＶＤの検出により決定される。一方、ローレベル期間（オフ期間）の長さｔｄは、例えば、適宜の遅延回路により決定される。遅延時間ｔｄの長さは、所望の出力電力等に応じて適宜設定される。あるいは、遅延時間ｔｄは、１つのオン期間と次のオン期間の間のデッドタイムとして回路動作上、必要とされる最小限の長さでもよい。
【００３５】
ここで図２（ａ）および図３（ｃ）に示すように、本発明では、ゲート電位ＶＧおよび入力電流ｉ１がどのように変化しても、ドレイン電位ＶＤは０〜ＶＤmaxの一定の範囲でのみ変化する（これは、ゲート電位ＶＧおよび入力電流ｉ１が大きくなると、ドレインソース間抵抗が小さくなることによる）。したがって、本発明の電流検出回路１０は、ドレイン電位ＶＤによって入力電流ｉ１の大きさ自体を計測しているのではなく、入力電流ｉ１の波形が力率的に良好となる（力率１になる）ような入力電流ｉ１の大きさを検出している。この点において、本発明の電流検出回路１０は、従来のシャント抵抗による電流検出回路とは電流検出の意味が異なる。
【００３６】
図４（ａ）は、参考のために一般的なシャント抵抗Ｒｓによる入力電流の検出回路と、制御回路１２０を概略的に示している。電流検出値ＶRsは、入力電流ｉ１によるシャント抵抗Ｒｓにおける電圧降下である。図４（ｂ）は、本発明の図３（ｃ）に相当する図である。図４（ｂ）に示すように、電流検出値ＶRsは、オン期間の入力電流ｉ１が大きくなるにしたがって最大値（絶対値）が大きくなる。シャント抵抗Ｒｓは、入力電流ｉ１の大きさ自体を計測している。これに対し、図３（ｃ）に示すように、本発明における電流検出値であるドレイン電位ＶＤは、入力電流ｉ１の大きさに依らず最大値（絶対値）が一定である。
【００３７】
また、シャント抵抗Ｒｓにより電流検出する場合は、入力電位Ｖｉの検出は別途行う必要があり、入力電流ｉ１と入力電位Ｖｉの双方の検出値を制御部１２０に入力し、制御部１２０内で双方の情報を組み合わせる処理を行う。これに対し本発明では、主回路のライン上で得られるドレイン電位ＶＤが、既に入力電流ｉ１と入力電位Ｖｉの双方の情報を組み込んだものとなっている。
【００３８】
以上に説明した本発明の電流検出回路およびそれを備えたスイッチング電源の構成は、図示の例に限られず、本発明の主旨に沿う範囲において多様な変形が可能である。例えば、入力される交流電圧の波形は、正弦波に限らず、正弦波以外の波形でも同様の作用効果が得られる。また、上記では絶縁型スイッチング電源を例として説明したが、非絶縁型のスイッチング電源にも同様に適用することができる。
【００３９】
本発明によれば、以下の効果が得られる。
・  電流検出範囲を広範囲に設定できる。これは、必要な入力電流ｉ１の範囲に応じて、ゲート電位ＶＧを適切な範囲となるように設定することにより実現される。
・  広範囲な電流領域に対して高精度に検出ができる。これは、ドレイン電位ＶＤ（の最大値）を比較的大きな値に設定できることによる。
・  大電流時でも抵抗発熱（電力損失）が抑えられる。これは入力電流ｉ１が大きい（入力電位Ｖｉおよびゲート電位ＶＧも大きい）領域においてドレインソース間抵抗が小さくなることによる。
・  上記のことから信頼性および安定性が高い電流検出回路および力率改善機能を有するスイッチング電源が得られる。
【符号の説明】
【００４０】
Ｑ１  第１のＦＥＴ
Ｑ２  第２のＦＥＴ
１０  電流検出回路
１１、１２  入力端
２０  制御部
２１  比較部
２２  制御信号生成部
ｖin  交流電圧
Ｖｉ  入力電位
ＶＤ  ドレイン電位
ＶＤ１  検出電位
Ｖref  基準電位
ＶＧ  ゲート電位
ｉ１  電流
ｉ２  電流
Ｒ１〜Ｒ５  抵抗
Ｓ  スイッチング素子
Ｔ  トランス
Ａ  比較器
【図１】
2020182335.tif 000003
【図２】
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【図３】
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【図４】
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