(57)【要約】【課題】受信側でのクロック，データ間のスキューをより小さくし、通信速度を向上させることができる通信装置を提供する。【解決手段】ＡＳＩＣ２の受信部８において、Ｄフリップフロップ７は、第２レシーバ４から出力される受信データ信号を、第１レシーバ３から出力されるクロック信号ＳＯＵＴに同期させる。第１及び第２レシーバ３及び４は、差動入力部２３より入力される信号のレベルをシフトして出力する差動出力部２４を有する全差動コンパレータと、コンパレータ２１から出力される相補信号ＶＮＮ，ＶＰＰのエッジに同期させて、相補信号よりシングルエンドの合成信号を生成するシングル化ロジック部２２とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
差動のクロック信号が入力される差動入力形式の第１レシーバ（３，４１，５２）と、
前記クロック信号に同期して送信された差動のデータ信号が入力される差動入力形式の第２レシーバ（４）と、
この第２レシーバから出力されるデータ信号を、前記第１レシーバから出力されるクロック信号に同期させる受信側同期回路（７）とを備え、
前記第１及び第２レシーバは、
差動入力部（２３，４３）と、この差動入力部より入力される信号のレベルをシフトして出力する差動出力部（２４，５６）とを有する全差動コンパレータ（２１，４２）と、
この全差動コンパレータから出力される相補信号のエッジに同期させて、前記相補信号よりシングルエンドの合成信号を生成する論理回路（２２，６１，７１）とを有している通信装置。
【請求項２】
前記論理回路は、前記相補信号のレベルが変化するのに応じて、出力する二値レベル信号をトグルさせるラッチ回路（３５，７５）と、
このラッチ回路からの出力信号に応じて、前記相補信号の何れか一方を選択して出力するセレクタ（３４）とで構成される請求項１記載の通信装置。
【請求項３】
前記論理回路（６１，７１）は、前記相補信号のうちレベルが早く変化する方のエッジに同期させて、前記相補信号を前記ラッチ回路の入力端子に出力する同期回路（６４，７４）を備える請求項２記載の通信装置。
【請求項４】
データ信号を出力するデータ出力部（６）と、
このデータ出力部より出力されるデータ信号を、クロック信号に同期させる送信側同期回路（９）と、
この送信側同期回路より入力されるデータ信号に応じて、差動のデータ信号を送信するドライバ（１０）とを備え、
前記クロック信号を、前記第１レシーバ（５２）を構成する全差動コンパレータの出力端子から前記送信側同期回路に入力する請求項１から３の何れか一項に記載の通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動のクロック信号と差動のデータ信号とが入力される通信装置に関する。
【背景技術】
【０００２】
例えばマイコンから周辺ＩＣにシリアル通信でデータを送信する場合、マイコンは、クロック信号とそのクロック信号に同期したデータ信号を送信する。近年、通信速度の高速化が要求されており、ノイズがある環境下でも高速で通信エラーのない安定した通信を行うためには、差動形式のクロック信号と差動形式のデータ信号を用いることが有効である。周辺ＩＣは、これらクロック信号とデータ信号を差動レシーバにより受信し、各差動レシーバから出力されるクロック信号とデータ信号を、それぞれ同期回路であるシフトレジスタのクロック端子とデータ端子に与えている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−１７８０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
差動レシーバは、その遅延特性が立ち上がりと立下りとで異なっているのが一般的である。そのため、公差条件においてクロック，データ間のセットアップ時間及びホールド時間を長めに設定する必要があり、通信速度を制約することに繋がってしまう。
【０００５】
本発明は上記事情に鑑みてなされたものであり、その目的は、受信側でのクロック，データ間のスキューをより小さくし、通信速度を向上させることができる通信装置を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１記載の通信装置によれば、受信側同期回路は、何れも差動入力形式である第２レシーバから出力される受信データ信号を、第１レシーバから出力されるクロック信号に同期させる。第１及び第２レシーバは、差動入力部より入力される信号のレベルをシフトして出力する差動出力部を有する全差動コンパレータと、全差動コンパレータから出力される相補信号のエッジに同期させて、相補信号よりシングルエンドの合成信号を生成する論理回路とを備える。
【０００７】
このように構成すれば、全差動コンパレータの立上り遅延時間と立下り遅延時間とが異なっていても、論理回路によって生成される合成信号における、相補信号のエッジからの立上り遅延時間と立下り遅延時間との差が縮小される。したがって、第１レシーバから出力されるクロック信号に対する、第２レシーバから出力される受信データ信号のセットアップ時間とホールド時間とは、余分なマージンを考慮することなく確保される。これにより、通信速度を向上させることができる。
【０００８】
また、全差動コンパレータの差動出力部は、差動入力部より入力される信号のレベルをシフトする機能を備えている。これにより、シングルエンドの合成信号が入力される回路の電源電圧が、差動入力部の電源電圧よりも低く設定されているため、信号のレベルシフトが必要とされる際に、レベルシフト回路をコンパレータの外部に別途設ける必要がなくなる。したがって、通信装置を小型に構成できる。
【０００９】
請求項２記載の通信装置によれば、論理回路を、相補信号のレベルが変化するのに応じて、出力する二値レベル信号をトグルさせるラッチ回路と、ラッチ回路からの出力信号に応じて、相補信号の何れか一方を選択して出力するセレクタとで構成する。すなわち、上記のようなラッチ回路は、正転信号と反転信号との双方のレベルが変化した時点で、出力する二値レベル信号が変化する。そして、ラッチ回路の出力信号により、セレクタを介して、相補信号の何れか一方を選択して出力すれば、相補信号のエッジに同期させて、シングルエンドの合成信号を生成できる。
【００１０】
請求項３記載の通信装置によれば、論理回路は、相補信号のうちレベルが早く変化する方のエッジに同期させて、相補信号をラッチ回路の入力端子に出力する同期回路を備える。請求項２の論理回路では、相補信号のエッジが発生するタイミングの組み合わせによっては、変化が遅い方のエッジに同期して合成信号が出力される場合がある。これに対して、請求項３の論理回路は同期回路を備えることで、エッジが発生するタイミングの組み合わせがどのようなケースであっても、変化が早い方のエッジに同期して合成信号を出力できる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態であり、第１レシーバの回路構成を示す図
【図２】差動入力部から入力される信号に応じた差動出力部の動作を示す図
【図３】シングル化ロジック部の真理値表を示す図
【図４】シングル化ロジック部の動作を示すタイミングチャート
【図５】マイコン及びＡＳＩＣの概略構成を示すブロック図（その１）
【図６】マイコン及びＡＳＩＣの概略構成を示すブロック図（その２）
【図７】第２実施形態であり、第１レシーバの回路構成を示す図
【図８】第３実施形態であり、ＡＳＩＣの概略構成を示すブロック図
【図９】第１レシーバの回路構成を示す図
【図１０】第４実施形態であり、差動出力部の回路構成を示す図
【図１１】第５実施形態であり、シングル化ロジック部の回路構成を示す図
【図１２】シングル化ロジック部の真理値表を示す図
【図１３】シングル化ロジック部の動作を示すタイミングチャート
【図１４】第６実施形態であり、シングル化ロジック部の回路構成を示す図
【発明を実施するための形態】
【００１２】
（第１実施形態）
図５に示すように、例えば車両のエンジンＥＣＵ（Electronic Control Unit）には、マイコン１の他にＡＳＩＣ（Application Specific IC）２などの周辺ＩＣが搭載されている。マイコン１とＡＳＩＣ２とは、互いにシリアル通信を行うための通信回路を備えている。ＡＳＩＣ２は通信装置に相当する。
【００１３】
マイコン１は、通信線ＣＬ１，ＣＬ２を介して差動のクロック信号ＣＬＫＰ，ＣＬＫＮを送信すると共に、通信線ＣＬ３，ＣＬ４を介してクロック信号に同期した差動のデータ信号ＲＸＤＰ，ＲＸＤＮを送信し、通信線ＣＬ５を介してクロック信号に同期したシングルエンドのチップセレクト信号ＣＳを送信する。
【００１４】
ＡＳＩＣ２は、クロック信号，データ信号を受信する差動入力形式の第１レシーバ３，第２レシーバ４と、ＣＳ信号を受信するシュミットトリガバッファ５を備えている。シュミットトリガバッファ５の出力端子は、ロジック部６の入力端子に接続されている。マイコン１がＣＳ信号をローレベルにしている期間に、マイコン１とＡＳＩＣ２との間で通信が行われる。
【００１５】
第２レシーバ４の出力端子は、受信側同期回路であるＤフリップフロップ７のデータ端子Ｄに接続されている。Ｄフリップフロップ７の出力端子Ｑは、ロジック部６の入力端子に接続されている。第１レシーバ３の出力端子は、ロジック部６の入力端子に接続されていると共に、Ｄフリップフロップ７の負論理クロック端子Ｃに接続されている。レシーバ３及び４並びにＤフリップフロップ７は、受信部８を構成している。
【００１６】
ロジック部６の出力端子は、送信側同期回路であるＤフリップフロップ９のデータ端子Ｄに接続されている。Ｄフリップフロップ９の出力端子Ｑは、差動出力構成のドライバ１０の入力端子に接続されている。これらは送信部１１を構成している。ＡＳＩＣ２は、送信部１１及び通信線ＣＬ６，ＣＬ７を介してクロック信号に同期した差動データ信号ＴＸＤＰ，ＴＸＤＮをマイコン１に送信する。尚、差動通信線間には、抵抗値１００Ωの終端抵抗が接続されている。尚、各信号の名称は、ＡＳＩＣ２の端子の名称としても使用することがある。
【００１７】
尚、ＡＳＩＣ２に替えて、本実施形態は、図６に示すＡＳＩＣ２Ａについても適用が可能である。ＡＳＩＣ２Ａでは、受信部８に替わる受信部８Ａにおいて、ＣＳ信号を受信するコンパレータ１２の出力信号についても、Ｄフリップフロップ１３によりクロック信号に同期させてロジック部６に入力する構成である。
【００１８】
図１は、第１レシーバ３の内部構成を示すが、第２レシーバ４の内部構成も第１レシーバ３と同じである。第１レシーバ３は、全差動コンパレータ２１及びシングル化ロジック部２２を備えている。全差動コンパレータ２１は、差動入力部２３及び差動出力部２４を有している。差動入力部２３は、ソースが５Ｖの第１電源に接続されるＰチャネルＭＯＳＦＥＴ２５Ｐ及び２５Ｍの差動対と、ソースがグランドに接続されるＮチャネルＭＯＳＦＥＴ２６Ｐ及び２６Ｍの差動対との直列回路を備えている。ＦＥＴ２６Ｐ，２６Ｍには、それぞれＮチャネルＭＯＳＦＥＴ２７Ｐ，２７Ｍが並列に接続されている。
【００１９】
ＦＥＴ２５Ｐ，２５Ｍのゲートは差動入力端子ＩＮＰ，ＩＮＭとなっている。ＦＥＴ２６Ｐ，２６Ｍのゲートは、それぞれＦＥＴ２６Ｍ，２６Ｐのドレインに接続されている。ＦＥＴ２７Ｐ，２７Ｍのゲートは、それぞれ自身のドレインに接続されている。
【００２０】
差動出力部２４は、ソースが１．８Ｖの第２電源に接続されるＰチャネルＭＯＳＦＥＴ２８Ｐ及び２８Ｎの差動対と、ソースがグランドに接続されるＮチャネルＭＯＳＦＥＴ３０Ｐ及び３０Ｎの差動対とを有している。ＦＥＴ２８Ｐ，２８ＮのドレインとＦＥＴ３０Ｐ，３０Ｎのドレインとの間には、それぞれＰチャネルＭＯＳＦＥＴ２９Ｐ，２９Ｎが挿入されている。ＦＥＴ２８Ｐ及び２８Ｎのゲートは、それぞれＦＥＴ３０Ｐ，３０Ｎのドレインに接続されている。ＦＥＴ２９Ｐ，３０Ｐのゲートは、ＦＥＴ２７Ｐのゲートに共通に接続されており、ＦＥＴ２９Ｎ，３０Ｎのゲートは、ＦＥＴ２７Ｍのゲートに共通に接続されている。すなわち、差動出力部２４が、ＦＥＴ２８Ｐ及び２８ＮとＦＥＴ２９Ｐ及び２９Ｎとを備えることで、５Ｖの入力信号を１．８Ｖの信号にレベルシフトして出力する機能を備えている。
【００２１】
シングル化ロジック部２２は、３つのＮＯＴゲート３１Ｐ，３１Ｎ及び３２と、ＮＡＮＤゲート３３Ｐ及び３３Ｎと、セレクタ３４とを備えている。ＮＯＴゲート３１Ｐ，３１Ｎの入力端子は、それぞれＦＥＴ３０Ｐ，３０Ｎのドレインに接続されている。ＮＯＴゲート３１Ｐの出力端子は、ＮＯＴゲート３２を介してセレクタ３４の入力端子Ａ１に接続されている。ＮＯＴゲート３１Ｎの出力端子は、セレクタ３４の入力端子Ａ０に接続されている。
【００２２】
ＮＡＮＤゲート３３Ｐ，３３Ｎの入力端子の一方は、それぞれＮＯＴゲート３１Ｐ，３１Ｎの出力端子に接続されている。ＮＡＮＤゲート３３Ｐ，３３Ｎの入力端子の他方は、それぞれＮＡＮＤゲート３３Ｎ，３３Ｐの出力端子に接続されており、これらはラッチ回路３５を構成している。ＮＡＮＤゲート３３Ｐの出力端子は、セレクタ３４の制御端子Ｓに接続されている。セレクタ３４の出力端子からは、全差動コンパレータ２１の差動出力信号を論理合成したシングルエンド形式の信号ＳＯＵＴが出力される。
【００２３】
差動入力部２３では、例えば差動入力端子ＩＮＰのレベルがローになると、ＦＥＴ２５Ｐがオンしてそのドレイン電位ＶＰがハイレベルになる。すると、ＦＥＴ２６Ｍがオンするので、そのドレイン電位ＶＭがローレベルになる。同様に、差動入力端子ＩＮＭのレベルがローになると、ＦＥＴ２６Ｐのドレイン電位ＶＰがローレベルになる。
【００２４】
尚、以下では、ドレイン電位ＶＰ，ＶＭを「ノードＶＰ，ＶＭの電位」と称することがある。また、ＦＥＴ３０Ｐ，３０Ｎのドレイン電位も同様に「ノードＶＰＰ，ＶＮＮの電位」と称することがある。また、図２中の表記は、図１に示されているように以下の対応関係にある。
ＭＮＰ    ＭＰＰ    ＭＮＮ    ＭＰＮ    ＬＰＰ    ＬＰＮ
ＦＥＴ：  ３０Ｐ    ２９Ｐ    ３０Ｎ    ２９Ｎ    ２８Ｐ    ２８Ｎ
【００２５】
ノードＶＰ，ＶＭの電位が排他的にローレベルになるのに応じて、ＦＥＴ２９Ｐ，２９Ｎがそれぞれオンする。またこの時、ＦＥＴ３０Ｐ，３０Ｎがそれぞれオフするので、ＦＥＴ２８Ｎ，２８Ｐがそれぞれオンする。これにより、ノードＶＮＮ，ＶＰＰの電位がそれぞれハイレベルになる。したがって、差動入力端子ＩＮＰ，ＩＮＭのレベルが同期して変化すれば、全差動コンパレータ２１の差動出力端子のレベルは、差動入力端子のレベルを反転させたものとなる。
【００２６】
また、図２に示すように、差動入力端子ＩＮＰ，ＩＮＭのレベルが共にローになると差動出力端子のレベルは変化せず「前値保持」となり、差動入力端子ＩＮＰ，ＩＮＭのレベルが共にハイになると差動出力端子のレベルは何れもローになる。
【００２７】
シングル化ロジック部２２において、セレクタ３４の入力端子Ａ０，Ａ１のレベルは、ノードＶＰＰのレベルに等しくなる。つまり、セレクタ３４の入力端子Ａ０，Ａ１のレベルは、差動入力端子ＩＮＰのレベルに等しくなる。
【００２８】
シングル化ロジック部２２において、セレクタ３４は、選択信号Ｓのレベルのハイ／ローに応じて入力端子Ａ１／Ａ０を選択する。ラッチ回路３５は、全差動コンパレータ２１の差動出力端子のレベルが同期して変化すれば、ＮＯＴゲート３１Ｎ，３１Ｐの出力端子のレベルＶＮＮＢのロー／ハイに応じて、選択信号Ｓのレベルをロー／ハイに切換える。また、図３に示すように、前記差動出力端子のレベルが共にローになると選択信号Ｓは変化せず「前値保持」となり、差動出力端子のレベルが共にハイになると選択信号Ｓはハイレベルになる。
【００２９】
次に、本実施形態の作用について説明する。図４に示すように、全差動コンパレータ２１の構成によっては、ノードＶＮＮ，ＶＰＰの立下りエッジが早い場合と、立上がりエッジが早い場合とがある。これに対して、シングル化ロジック部２２により合成される信号ＳＯＵＴは、立下りエッジが早い場合は立上り，立下りエッジが共に、早い方の立下りエッジに同期して変化する。
【００３０】
一方、立上がりエッジが早い場合、信号ＳＯＵＴの立上りエッジは、早い方の立上がりエッジに同期して変化するが、立下りエッジは遅い方の立上りエッジに同期して変化する。例えばクロック信号がこのように合成されても、エッジの変化に対応して確保すべき、例えばデータのセットップ時間やホールド時間等のマージン量を低減することができる。
【００３１】
以下に、マイコン１ＡＳＩＣ２間の動作概要を述べる。
（１）マイコン１がＣＳ信号をアクティブにすると、ＡＳＩＣ２が動作を開始する。
（２）送信部１１のドライバ１０の差動出力端子ＴＸＤＰ，ＴＸＤＮは、ハイインピーダンス状態から、ハイ，ロー何れかのレベルを出力する。
（３）マイコン１は、差動クロック信号ＣＬＫＰ，ＣＬＫＮの出力を開始すると共に、差動データ信号ＲＸＤＰ，ＲＸＤＮの出力を開始する。
（４）ＣＬＫレシーバである第１レシーバ３からは、クロック信号ＳＯＵＴが出力される。ＲＸレシーバである第２レシーバ４からも、クロック信号ＳＯＵＴと同様に合成されたシングルエンド形式のデータ信号が出力される。
【００３２】
その結果、クロック信号ＳＯＵＴの立下りエッジを基準とするデータ信号の立上りまでの時間であるセットアップ時間ｔｓｕと、データ信号の立下りまでの時間であるホールド時間ｔｈとは、十分に確保される。したがって、ＡＳＩＣ２の受信部８において、Ｄフリップフロップ７がクロック信号ＳＯＵＴの立下りエッジでデータ信号をトリガし、ロジック部６はデータ信号を確実にサンプリングできる。
【００３３】
以上のように本実施形態によれば、ＡＳＩＣ２の受信部８において、Ｄフリップフロップ７は、第２レシーバ４から出力される受信データ信号を、第１レシーバ３から出力されるクロック信号ＳＯＵＴに同期させる。第１及び第２レシーバ３及び４は、差動入力部２３より入力される信号のレベルをシフトして出力する差動出力部２４を有する全差動コンパレータ２１と、コンパレータ２１から出力される相補信号ＶＮＮ，ＶＰＰのエッジに同期させて、相補信号よりシングルエンドの合成信号を生成するシングル化ロジック部２２とを備える。
【００３４】
このように構成すれば、全差動コンパレータ２１の立上り遅延時間と立下り遅延時間とが異なっていても、シングル化ロジック部２２によって生成される合成信号における、相補信号のエッジからの立上り遅延時間と立下り遅延時間との差を縮小できる。したがって、第１レシーバ３から出力されるクロック信号に対する、第２レシーバ４から出力される受信データ信号のセットアップ時間とホールド時間とは、余分なマージンを考慮することなく確保される。これにより、通信速度を向上させることができる。
【００３５】
また、全差動コンパレータ２１の差動出力部２４は、差動入力部２３より入力される信号のレベルをシフトする機能を備えている。これにより、シングルエンドの合成信号が入力されるロジック部６の電源電圧が、差動入力部２４の電源電圧よりも低く設定されているため、信号のレベルシフトが必要とされる際に、レベルシフト回路をコンパレータ２１の外部に別途設ける必要がなくなる。したがって、ＡＳＩＣ２を小型に構成できる。
【００３６】
（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図７に示すように、第２実施形態の第１レシーバ４１は、全差動コンパレータ２１に替わる全差動コンパレータ４２を備えている。全差動コンパレータ４２は、全差動コンパレータ２１の差動入力部２３を差動入力部４３に置き換えたもので、差動入力信号を受けるＦＥＴがＮチャネルＭＯＳＦＥＴ４４Ｐ，４４Ｍの差動対で構成されている。それに伴い、第１電源とＦＥＴ４４Ｐ，４４Ｍのドレインとの間には、ＰチャネルＭＯＳＦＥＴ４５Ｐａ，４５Ｍａがそれぞれ接続されている。
【００３７】
ＦＥＴ４５ＰａはＦＥＴ４５Ｐｂと、ＦＥＴ４５ＭａはＦＥＴ４５Ｍｂとそれぞれミラー対を構成している。ＦＥＴ４５Ｐａ及び４５ＰｂのゲートはＦＥＴ４５Ｐａのドレインに接続され、ＦＥＴ４５Ｍａ及び４５ＭｂのゲートはＦＥＴ４５Ｍａのドレインに接続されている。そして、ＦＥＴ４５Ｐｂ，４５Ｍａのドレインは、それぞれノードＶＰ，ＶＭに接続されている。差動入力部４３が以上のように構成されていても、差動出力部２４及びシングル化ロジック部２２は第１実施形態と同様の構成で対応できる。
【００３８】
（第３実施形態）
図８に示すように、第３実施形態のＡＳＩＣ５１は、第１レシーバ５２を備えている。第３実施形態では、ＡＳＩＣ５１がデータ信号の受信に使用するクロック信号ＳＯＵＴと、データ信号の送信に使用するクロック信号ＣＬＫＯＵＴとを分離しており、クロック信号ＣＬＫＯＵＴは、第１レシーバ５２の内部より導出されている。具体的には、図９に示すように、クロック信号ＣＬＫＯＵＴは、ノードＶＰＰより、正転バッファ５３を介して外部に出力されている。
【００３９】
尚、受信部８の図示は省略している。また、送信部５４については、Ｄフリップフロップ９と送信ドライバ１０との間にレベルシフタ５５を配置しており、ロジック部６において１．８Ｖ電源で処理された信号は、５Ｖ電源でレベルシフトされて送信される。すなわち、ロジック部６が１．８Ｖ系であるため、Ｄフリップフロップ９も同じく１．８Ｖ系で構成される。したがって、上記のように配置することで、レベルシフタ５５を１つだけ用意すれば良くなる。
【００４０】
（第４実施形態）
図１０に示す第４実施形態は、差動出力部２４に替わる差動出力部５６を示す。差動出力部５６は、差動出力部２４よりＦＥＴ２９Ｎ及び２９Ｐを削除した構成である。これにより、差動出力部２４に比較して消費電流は増加するが、差動出力部５６をより少ない素子数で小型に構成できる。
【００４１】
（第５実施形態）
図１１に示すように、第５実施形態は、シングル化ロジック部２２に替わるシングル化ロジック部６１を示す。シングル化ロジック部６１は、シングル化ロジック部２２におけるＮＯＴゲート３１Ｎ，３１Ｐとセレクタ３４の入力端子Ａ０，Ａ１との間に、ＮＯＴゲート６２Ｎ，６２Ｐ及びＮＡＮＤゲート６３Ｎ，６３Ｐを追加した構成である。これらの追加した論理素子により、同期回路６４が構成されている。
【００４２】
同期回路６４を備えたことで、図１２に示すようにシングル化ロジック部６１では、ノードＶＮＮ，ＶＰＰの電位が共にハイレベルになった場合が、前記電位が共にローレベルになった場合と同様に、選択信号Ｓが「前値保持」となる。その結果、図１３に示すように、シングル化ロジック部２２とは異なり、信号ＳＯＵＴの立上りエッジ及び立下りエッジは、ノードＶＮＮ，ＶＰＰの立上がりエッジが早い場合についても、何れも早い方の立上がりエッジに同期して変化するようになる。
【００４３】
以上のように第５実施形態によれば、シングル化ロジック部６１に、相補信号のうちレベルが早く変化する方のエッジに同期させて、相補信号をラッチ回路３５の入力端子に出力する同期回路６４を備える。これにより、相補信号のエッジが発生するタイミングの組み合わせがどのようなケースであっても、変化が早い方のエッジに同期して合成信号を出力できる。
【００４４】
（第６実施形態）
図１４に示す第６実施形態のシングル化ロジック部７１は、シングル化ロジック部６１と同一の論理構成を異なる素子で実現したもので、ＮＡＮＤゲート６３Ｎ，６３Ｐに替えてＡＮＤゲート７２Ｎ，７２Ｐを配置し、ＮＡＮＤゲート３３Ｎ，３３Ｐに替えてＮＯＲゲート７３Ｎ，７３Ｐを配置している。セレクタ３４の選択信号Ｓは、ＮＯＲゲート７３Ｎの出力端子より与えられる。前者は同期回路７４を、後者はラッチ回路７５を構成している。また、セレクタ３４の出力信号は、ＮＯＴゲート７６により反転されて合成信号ＳＯＵＴになる。
【００４５】
（その他の実施形態）
レベルシフトは、５Ｖ−１．８Ｖ間に限ることはない。
論理回路は、シングル化ロジック部２２，６１以外のロジックを用いても良い。
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【符号の説明】
【００４６】
図面中、１はマイコン、２はＡＳＩＣ、３は第１レシーバ、４は第２レシーバ、６はロジック部、７及び９はＤフリップフロップ、１０はドライバ、２１は全差動コンパレータ、２２はシングル化ロジック部を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2020182060.tif 000009
【図８】
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【図９】
2020182060.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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