(57)【要約】【課題】小型かつ低損失で出力電流が大きく、動作周波数の範囲が広いゲート駆動回路を提供する。【解決手段】スイッチング信号の振幅電圧を広げる第１のレベルシフト回路、プリ増幅回路、電流増幅回路を備え、電流増幅回路は、直列に接続された第１および第２導電型の第１および第２のＭＯＳＦＥＴを有し、第１のＭＯＳＦＥＴのソース端子は、正の電源電圧の第１の電源端子に接続され、第２のＭＯＳＦＥＴのソース端子は、負の電源電圧の第２の電源端子に接続され、第１および第２のＭＯＳＦＥＴのドレイン端子は、トランジスタのゲート端子に接続され、第１のＭＯＳＦＥＴのゲート端子は、コンデンサを介してプリ増幅回路の出力ノードに接続され、抵抗を介して第１の電源端子に接続され、第２のＭＯＳＦＥＴのゲート端子は、プリ増幅回路の出力ノードに接続され、ゲート駆動回路の出力ノードは、バイパス回路を介して第１の電源端子に接続される。【選択図】図２
2020182321.tif 000002
【特許請求の範囲】
【請求項１】
制御回路から入力されるスイッチング信号に基づいて、トランジスタのゲートを駆動するゲート駆動回路であって、
前記スイッチング信号の振幅電圧を広げる第１のレベルシフト回路と、
前記第１のレベルシフト回路の出力電流を増幅するプリ増幅回路と、
前記プリ増幅回路の出力電流を増幅する電流増幅回路と、を備え、
前記電流増幅回路は、
直列に接続された第１導電型の第１のＭＯＳＦＥＴおよび第２導電型の第２のＭＯＳＦＥＴを有し、
前記第１のＭＯＳＦＥＴのソース端子は、正の電源電圧を与える第１の電源端子に接続され、
前記第２のＭＯＳＦＥＴのソース端子は、負の電源電圧を与える第２の電源端子に接続され、
前記第１のＭＯＳＦＥＴのドレイン端子および前記第２のＭＯＳＦＥＴのドレイン端子は、前記ゲート駆動回路の出力ノードとして前記トランジスタのゲート端子に接続され、
前記第１のＭＯＳＦＥＴのゲート端子は、
コンデンサを介して前記プリ増幅回路の出力ノードに接続されると共に、抵抗を介して前記第１の電源端子に接続され、
前記第２のＭＯＳＦＥＴのゲート端子は、
前記プリ増幅回路の前記出力ノードに接続され、
前記ゲート駆動回路の前記出力ノードは、
バイパス回路を介して前記第１の電源端子に接続される、ゲート駆動回路。
【請求項２】
前記第１のＭＯＳＦＥＴの前記ゲート端子は、
第１のダイオードが並列接続された第１のゲート抵抗を介して、前記コンデンサおよび前記抵抗に接続され、
前記第２のＭＯＳＦＥＴの前記ゲート端子は、
第２のダイオードが並列接続された第２のゲート抵抗を介して、前記プリ増幅回路の前記出力ノードに接続され、
前記第１のダイオードは、
カソードが前記第１のＭＯＳＦＥＴの前記ゲート端子に接続され、
前記第２のダイオードは、
アノードが前記第２のＭＯＳＦＥＴの前記ゲート端子に接続される、請求項１記載のゲート駆動回路。
【請求項３】
前記バイパス回路は、
前記ゲート駆動回路の前記出力ノードと前記第１の電源端子との間に接続されたバイパス抵抗を有する、請求項１または請求項２記載のゲート駆動回路。
【請求項４】
前記スイッチング信号の極性を反転させて前記振幅電圧を広げる第２のレベルシフト回路をさらに備え、
前記バイパス回路は、
前記ゲート駆動回路の前記出力ノードと前記第１の電源端子との間に接続されたバイパストランジスタを有し、
前記バイパストランジスタの制御端子は、
前記第２のレベルシフト回路の出力ノードに接続される、請求項１または請求項２記載のゲート駆動回路。
【請求項５】
前記正の電源電圧および前記負の電源電圧を供給するゲート電源をさらに備え、
前記ゲート電源は、
前記負の電源電圧が安定し、かつ前記第２のＭＯＳＦＥＴがオンした後に、前記正の電源電圧の供給を開始する、請求項１から請求項３の何れか１項に記載のゲート駆動回路。
【請求項６】
前記ゲート電源は、
前記正の電源電圧を供給する第１の電源と、
前記負の電源電圧を供給する第２の電源と、
前記第１の電源に並列に接続された複数の電圧検出抵抗と、
前記複数の電圧検出抵抗の何れかと並列に接続された時間規定コンデンサと、
前記時間規定コンデンサに接続され、前記時間規定コンデンサが充電されて両端電圧が規定電圧に達するとオンするスイッチと、を有し、
前記スイッチは、
前記第１の電源のプラス端子と前記第１の電源端子との間に直列に接続され、
前記正の電源電圧の供給の開始は、
前記時間規定コンデンサの前記両端電圧が前記規定電圧に達する時間で規定される、請求項５記載のゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はゲート駆動回路に関し、特に、電力変換機器に使用されるトランジスタのゲート駆動回路に関する。
【背景技術】
【０００２】
インバータなどの電力変換機器において、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）などのパワーデバイスを高速に駆動するゲート駆動回路では、特許文献１に記載されるように出力段にＮＰＮトランジスタ、ＰＮＰトランジスタを使ったエミッタフォロアのプッシュプル回路、または特許文献２に記載されるように出力段にＮチャネル型（Ｎｃｈ）、Ｐチャネル型（Ｐｃｈ）のＭＯＳＦＥＴを使ったプッシュプル回路で出力電流を増幅している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−１２６５９６号公報
【特許文献２】特開２０１３−１７９８２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載されるように出力段にＮＰＮトランジスタ、ＰＮＰトランジスタを使ったエミッタフォロアのプッシュプル回路においては、一般的に使われている素子単体のディスクリートトランジスタにおいて、数十〜数百ｋＨｚの高周波動作の製品では定格電流ピークが数アンペア程度と低い。そのため、定格の大きな半導体モジュールを駆動する場合には、例えば、特許文献１の図３で示されるように、ゲート駆動回路の出力段のプッシュプル回路を複数並列に接続して、１段あたりの電流ピークをトランジスタの定格内に抑える必要がある。
【０００５】
プッシュプル回路の並列数が多くなると、ベース電流も増えるため、前段回路の出力電流も増幅しなければならず、部品点数、回路規模、実装面積が大きくなり、コストが高くなるという問題があり、特許文献１で開示されるゲート駆動回路は大容量のトランジスタを駆動するのに適さない。
【０００６】
また、特許文献２で開示されるゲート駆動回路では、出力段の上段にＰｃｈＭＯＳＦＥＴ、下段にＮｃｈＭＯＳＦＥＴを使ったプッシュプル回路で出力電流を増幅しており、上下段のＭＯＳＦＥＴが同時にオンするアーム短絡が発生した際の短絡電流を、ＭＯＳＦＥＴの定格電流以下に抑えると共に、短絡電流による損失、発熱でＭＯＳＦＥＴが故障しないようにゲート抵抗を兼ねる電流制限抵抗を上下段のＭＯＳＦＥＴのドレイン端子と出力ノードとの間にそれぞれ接続している。
【０００７】
また、第１および第２の直流電源を用いてゲート駆動回路のゲート電源を生成しており、駆動されるＩＧＢＴのエミッタ端子は第１の直流電源のマイナス端子、第２の直流電源のプラス端子に接続されており、ＩＧＢＴの駆動電圧は第１の直流電源のマイナス端子、第２の直流電源のプラス端子の接続点の電位を基準に正負に変動する。また、制御回路は第２の直流電源のマイナス端子を基準にして、ゲート駆動回路の電流増幅部のＰｃｈＭＯＳＦＥＴおよびＮｃｈＭＯＳＦＥＴを駆動している。
【０００８】
例えば、１００ｋＨｚの高周波スイッチングでは、電流制限抵抗での損失が大きいのに加えて、電流制限抵抗はゲート抵抗を兼ねているため、大容量のトランジスタを高速駆動する際は、電流制限抵抗の抵抗値を大きくできない。そのため、ゲート駆動回路の出力段のＰｃｈＭＯＳＦＥＴおよびＮｃｈＭＯＳＦＥＴには、アーム短絡電流に耐える定格電流の大きなＭＯＳＦＥＴを選定する必要があり、実装面積が大きく、コストが高くなるという問題があった。
【０００９】
本発明は、上記のような問題点を解決するためになされたものであり、小型かつ低損失で出力電流が大きく、動作周波数の範囲が広いゲート駆動回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係るゲート駆動回路は、制御回路から入力されるスイッチング信号に基づいて、トランジスタのゲートを駆動するゲート駆動回路であって、前記スイッチング信号の振幅電圧を広げる第１のレベルシフト回路と、前記第１のレベルシフト回路の出力電流を増幅するプリ増幅回路と、前記プリ増幅回路の出力電流を増幅する電流増幅回路と、を備え、前記電流増幅回路は、直列に接続された第１導電型の第１のＭＯＳＦＥＴおよび第２導電型の第２のＭＯＳＦＥＴを有し、前記第１のＭＯＳＦＥＴのソース端子は、正の電源電圧を与える第１の電源端子に接続され、前記第２のＭＯＳＦＥＴのソース端子は、負の電源電圧を与える第２の電源端子に接続され、前記第１のＭＯＳＦＥＴのドレイン端子および前記第２のＭＯＳＦＥＴのドレイン端子は、前記ゲート駆動回路の出力ノードとして前記トランジスタのゲート端子に接続され、前記第１のＭＯＳＦＥＴのゲート端子は、コンデンサを介して前記プリ増幅回路の出力ノードに接続されると共に、抵抗を介して前記第１の電源端子に接続され、前記第２のＭＯＳＦＥＴのゲート端子は、前記プリ増幅回路の前記出力ノードに接続され、前記ゲート駆動回路の前記出力ノードは、バイパス回路を介して前記第１の電源端子に接続される。
【発明の効果】
【００１１】
本発明に係るゲート駆動回路によれば、正の電源電圧と負の電源電圧との範囲で変化するゲート電圧によりトランジスタを駆動でき、ノイズによるトランジスタの誤動作を防止できる。また、ゲート駆動回路の出力ノードと第１の電源端子との間にバイパス回路を設けることで、トランジスタの入力容量を充電できるので、低いスイッチング周波数でもトランジスタをオンし続けることができ、動作周波数の範囲が広くなる。
【図面の簡単な説明】
【００１２】
【図１】本発明に係る実施の形態１のゲート駆動回路によって駆動されるパワーデバイスで構成されたインバータ回路の構成を示す回路図である。
【図２】本発明に係る実施の形態１のゲート駆動回路の構成を示す回路図である。
【図３】実施の形態１のゲート駆動回路の各部の動作を説明するタイミングチャートである。
【図４】電流増幅回路の出力回路のＭＯＳＦＥＴのゲート電圧の変化を示すタイミングチャートである。
【図５】電流増幅回路の出力電流とバイパス回路のバイパス電流のタイミングチャートである。
【図６】本発明に係る実施の形態２のゲート駆動回路の構成を示す回路図である。
【図７】実施の形態２のゲート駆動回路の各部の動作を説明するタイミングチャートである。
【図８】本発明に係る実施の形態３のゲート駆動回路の構成を示す回路図である。
【図９】本発明に係る実施の形態３のゲート駆動回路のゲート電源の構成を示す回路図である。
【図１０】ゲート電源の各部の電圧の時間変化を示す図である。
【発明を実施するための形態】
【００１３】
＜実施の形態１＞
図１は、本発明に係る実施の形態１のゲート駆動回路によって駆動されるパワーデバイスで構成された電力変換装置として、直流電圧を単相の高周波交流電圧に変換するインバータ回路１０００の回路図である。
【００１４】
インバータ回路１０００は、ＭＯＳＦＥＴで構成される半導体モジュール７と、半導体モジュール７に直流電圧を供給する直流電源２と、直流電圧を安定化する平滑コンデンサ３と、各ＭＯＳＦＥＴを駆動する４つのゲート駆動回路４と、各ゲート駆動回路４のそれぞれに接続されたゲート電源５と、４つのゲート駆動回路４を制御する制御回路６と、を備えている。
【００１５】
半導体モジュール７を構成する４個のスイッチング素子は、定格電流の大きい大容量のＮｃｈ（第２導電型）のＭＯＳＦＥＴであり、フルブリッジインバータ回路を構成している。すなわち、直流電源２のプラス端子に接続された電力線Ｐ（上アーム）と、マイナス端子に接続された電力線Ｎ（下アーム）との間に直列にＭＯＳＦＥＴ１０１およびＭＯＳＦＥＴ１０２が接続されて１つの回路ブロックを構成し、２つの回路ブロックが並列に接続されることでフルブリッジインバータ回路を構成している。なお、それぞれの回路ブロックのＭＯＳＦＥＴ１０１と１０２の接続ノードが半導体モジュール７の出力ノードとなって高周波交流電圧が出力される。
【００１６】
ゲート電源５は、周囲の回路から絶縁された直流電源５１および５２を含み、直流電源５１のマイナス端子と直流電源５２のプラス端子の接続ノードが接地（ＧＮＤ）され、当該接続ノードを基準として正負に変化する電源である。なお、直流電源５１および５２はそれぞれ１つの直流電源としているが、それぞれ複数の直流電源で構成しても良い。
【００１７】
制御回路６は、周囲の回路から絶縁され、絶縁されたスイッチング信号Ｖｓにより４つのゲート駆動回路４を個々に制御する。
【００１８】
４つのゲート駆動回路４のうちの１つのゲート駆動回路４の構成を図２に示す。図２においては、ゲート駆動回路４で駆動されるＭＯＳＦＥＴをＭＯＳＦＥＴ１００として示している。
【００１９】
図２に示すように、ゲート駆動回路４は、レベルシフト回路４１（第１のレベルシフト回路）、プリ増幅回路４２および電流増幅回路４３で構成され、ゲート電源５から供給されるＧＮＤ（０Ｖ）を基準とした正の電源電圧＋Ｖｄｄ１および負の電源電圧−Ｖｄｄ２で動作する。なお、制御回路６は電源電圧−Ｖｄｄ２を基準に３．３Ｖまたは５．０Ｖの電源で動作する。
【００２０】
レベルシフト回路４１は、ＮｃｈのＭＯＳＦＥＴ８のドレイン端子とＧＮＤとの間に抵抗Ｒｐ１が接続された構成を有し、ＭＯＳＦＥＴ８のソース端子は、電源電圧−Ｖｄｄ２が供給される電源端子Ｔ２に接続される。ＭＯＳＦＥＴ８のゲート端子には制御回路６から、ゲート抵抗９を介して絶縁されたスイッチング信号Ｖｓが入力される。
【００２１】
プリ増幅回路４２は、エミッタ端子同士およびベース端子同士が接続されたＮＰＮトランジスタ１０およびＰＮＰトランジスタ１１で構成され、ＮＰＮトランジスタ１０およびＰＮＰトランジスタ１１の共通に接続されたエミッタ端子がプリ増幅回路４２の出力ノードとなる。なお、ＮＰＮトランジスタ１０のコレクタ端子はＧＮＤに接続され、ＰＮＰトランジスタ１１のコレクタ端子は電源端子Ｔ２に接続され、エミッタフォロアのプッシュプル回路を構成する。
【００２２】
ＮＰＮトランジスタ１０およびＰＮＰトランジスタ１１のベース端子にはレベルシフト回路４１のＭＯＳＦＥＴ８のドレイン端子が接続され、プリ増幅回路４２の出力電圧Ｖｐｒｅは電源電圧−Ｖｄｄ２〜ＧＮＤの範囲で変化する。
【００２３】
電流増幅回路４３は、ドレイン端子同士が接続されたＰｃｈ（第１導電型）のＭＯＳＦＥＴ１２（第１のＭＯＳＦＥＴ）およびＮｃｈのＭＯＳＦＥＴ１３（第２のＭＯＳＦＥＴ）を有している。ＭＯＳＦＥＴ１２のソース端子は、電源電圧＋Ｖｄｄ１が供給される電源端子Ｔ１（第１の電源端子）に接続され、ＭＯＳＦＥＴ１３のソース端子は、電源端子Ｔ２（第２の電源端子）に接続されている。
【００２４】
ＭＯＳＦＥＴ１２および１３のゲートには、ＭＯＳＦＥＴ１００と同様にゲート-ドレイン間容量Ｃｇｄとゲート-ソース間容量Ｃｇｓとを足し合わせた入力容量Ｃｉｓｓが存在するが、図示は省略する。
【００２５】
ＭＯＳＦＥＴ１３のゲート端子は、ダイオード１４（第２のダイオード）が並列に接続されたゲート抵抗１８（第２のゲート抵抗）を介してプリ増幅回路４２の出力ノードに接続されている。ダイオード１４のアノード端子はＭＯＳＦＥＴ１３のゲート端子に接続され、カソード端子はプリ増幅回路４２の出力ノードに接続されている。また、プリ増幅回路４２の出力ノードと、電源端子Ｔ１との間には、電源端子Ｔ１から順に抵抗ＲｃおよびコンデンサＣｃが直列に接続されている。
【００２６】
ＭＯＳＦＥＴ１２のゲート端子は、ダイオード１５（第１のダイオード）が並列に接続されたゲート抵抗１７（第１のゲート抵抗）を介して抵抗ＲｃとコンデンサＣｃとの接続ノードに接続されている。ダイオード１５のカソード端子はＭＯＳＦＥＴ１２のゲート端子に接続され、アノード端子は、抵抗ＲｃとコンデンサＣｃとの接続ノードに接続されている。
【００２７】
また、抵抗Ｒｃにはダイオード１６が並列接続され、ダイオード１６のカソード端子は、電源端子Ｔ１に接続され、ダイオード１６のアノード端子は、抵抗ＲｃとコンデンサＣｃとの接続ノードに接続されている。
【００２８】
ＭＯＳＦＥＴ１２およびＭＯＳＦＥＴ１３のドレイン端子は、ゲート駆動回路４の出力ノードとしてゲート抵抗Ｒｇを介してＭＯＳＦＥＴ１００のゲート端子に接続され、また、バイパス抵抗Ｒｂｙｐを介して電源端子Ｔ１に接続され、バイパス回路が形成されている。
【００２９】
ＭＯＳＦＥＴ１００のソース端子はＧＮＤに接続されており、ＭＯＳＦＥＴ１００に印加されるゲート電圧Ｖｇは、ＧＮＤを基準に−Ｖｄｄ２〜＋Ｖｄｄ１の範囲で変化する。
【００３０】
制御回路６からのスイッチング信号Ｖｓの振幅電圧は、制御回路６をＦＰＧＡ（Field-Programmable Gate Array）またはマイクロコンピュータで構成した場合は、３．３Ｖ〜５．０Ｖが一般的である。
【００３１】
大容量のＭＯＳＦＥＴ１００は、オン状態（ＯＮ）での損失を減らすため、ゲート閾値電圧Ｖｔｈよりも十分に高いゲート電圧Ｖｇでオーバードライブし、オン抵抗を下げる必要がある。一般的なＭＯＳＦＥＴでは１２Ｖから２０Ｖ未満のゲート電圧を印加する。
【００３２】
また、ＭＯＳＦＥＴ１００が大電流をスイッチングする際、ゲート電圧Ｖｇにノイズが重畳して、ＭＯＳＦＥＴ１００が誤動作し、オフ状態（ＯＦＦ）であるべきタイミングでオン（誤オン動作）する可能性がある。この対策としてＭＯＳＦＥＴ１００のソース端子を基準としてゲート電圧Ｖｇに負バイアスを印加することで、ゲート閾値電圧Ｖｔｈが見かけ上、負バイアス電圧Ｖｂｉａｓの分だけ高くなる。すなわち、ゲート電圧ＶｇがＶｔｈ＋Ｖｂｉａｓを超えないとＭＯＳＦＥＴ１００がオンしないため、ノイズによる誤オン動作を抑制できる。
【００３３】
なお、本実施の形態１ではゲート電源５の電圧は＋Ｖｄｄ１＝＋１５Ｖ、−Ｖｄｄ２＝−１５Ｖとし、ゲート電圧Ｖｇは−１５Ｖ〜＋１５Ｖの範囲で変化するものとする。
【００３４】
レベルシフト回路４１では、制御回路６からのスイッチング信号Ｖｓを、−Ｖｄｄ２の−１５Ｖを基準とした３．３Ｖまたは５Ｖの振幅電圧から、−Ｖｄｄ２（−１５Ｖ）〜ＧＮＤ（０Ｖ）で変化する１５Ｖの振幅電圧に広げている。
【００３５】
レベルシフト回路４１の出力電圧がＧＮＤ（０Ｖ）の場合、レベルシフト回路４１の出力電流は、レベルシフト回路４１のＭＯＳＦＥＴ８のドレイン端子とＧＮＤとの間の抵抗Ｒｐ１で制限されるため、プリ増幅回路４２で電流増幅している。
【００３６】
プリ増幅回路４２の出力電圧Ｖｐｒｅも、レベルシフト回路４１の出力と同様に−Ｖｄｄ２（−１５Ｖ）を基準に−Ｖｄｄ２（−１５Ｖ）〜ＧＮＤ（０Ｖ）の範囲で変化し、振幅は１５Ｖである。
【００３７】
プリ増幅回路４２の出力からコンデンサＣｃを通過した後の電流増幅回路４３のＭＯＳＦＥＴ１２のゲート電圧Ｖｇｏｐ−ｇは、電源電圧＋Ｖｄｄ１、すなわちＭＯＳＦＥＴ１２のソース端子の電位を基準に＋Ｖｄｄ１（＋１５Ｖ）〜ＧＮＤ（０Ｖ）の範囲で変化する。また、プリ増幅回路４２の出力からゲート抵抗１８を通過した後の電流増幅回路４３のＭＯＳＦＥＴ１３のゲート電圧Ｖｐｒｅ−ｇは、電源電圧−Ｖｄｄ２、すなわちＭＯＳＦＥＴ１３のドレイン端子の電位を基準に−Ｖｄｄ２（−１５Ｖ）〜ＧＮＤ（０Ｖ）の範囲で変化する。
【００３８】
そのため、実施の形態１に係るゲート駆動回路４においては、ゲート駆動回路４の出力電圧であるゲート電圧Ｖｇが正負に振れ、振幅が２０Ｖを超える場合でも、電流増幅回路４３のＭＯＳＦＥＴ１２を、ゲート耐圧以下のゲート電圧Ｖｇｏｐ−ｇで駆動することができ、また、ＭＯＳＦＥＴ１３を、ゲート耐圧以下のゲート電圧Ｖｐｒｅ−ｇで駆動することができる。
【００３９】
図３は、実施の形態１のゲート駆動回路４の各部の動作を説明するタイミングチャートである。図３においては、横軸を時間［ｓ］とし、縦軸を電圧［Ｖ］として、電流増幅回路４３のＭＯＳＦＥＴ１２のゲート電圧Ｖｇｏｐ−ｇ、プリ増幅回路４２の出力電圧Ｖｐｒｅ、電流増幅回路４３のコンデンサＣｃの両端の差動電圧Ｖｃおよびゲート駆動回路４からのゲート電圧Ｖｇの時間変化を示している。なお、ＭＯＳＦＥＴ１２のゲート閾値電圧を−Ｖｔｈｐとする。
【００４０】
初期状態として、図３の期間Ａでは制御回路６からのスイッチング信号Ｖｓは”Ｈｉｇｈ”であり、ゲート駆動回路４の出力電圧であるゲート電圧Ｖｇは＋１５Ｖとなっており、コンデンサＣｃの両端の差動電圧Ｖｃは１５Ｖとなっており充電されているものとする。
【００４１】
この期間Ａでは、プリ増幅回路４２のＮＰＮトランジスタ１０はオフしており、ＰＮＰトランジスタ１１はオンしており、プリ増幅回路４２の出力電圧Ｖｐｒｅは、電源電圧−Ｖｄｄ２（−１５Ｖ）となっている。このため、電流増幅回路４３のＭＯＳＦＥＴ１２がオンし、ＭＯＳＦＥＴ１３がオフしている。
【００４２】
電流増幅回路４３のコンデンサＣｃは、電源電圧＋Ｖｄｄ１（＋１５Ｖ）を供給する電源端子Ｔ１、抵抗Ｒｃ、コンデンサＣｃ、ＰＮＰトランジスタ１１および電源電圧−Ｖｄｄ２（−１５Ｖ）を供給する電源端子Ｔ２の経路で時定数τ＝Ｒｃ×Ｃｃで充電される。なお、この数式は抵抗Ｒｃの抵抗値をＲｃ、コンデンサＣｃの容量をＣｃとして表している。
【００４３】
期間Ａでは、コンデンサＣｃの両端の差動電圧ＶｃとＭＯＳＦＥＴ１２のゲート電圧Ｖｇｏｐ−ｇとは等しく、ＭＯＳＦＥＴ１２のゲート電圧Ｖｇｏｐ−ｇは、電源電圧−Ｖｄｄ２（−１５Ｖ）を基準電位とすると、ＧＮＤ（０Ｖ）から時定数τで電圧が上昇する。
【００４４】
ＭＯＳＦＥＴ１２のゲート電圧Ｖｇｏｐ−ｇが、電流増幅回路４３のＭＯＳＦＥＴ１２がオフする電源電圧＋Ｖｄｄ１（＋１５Ｖ）−Ｖｔｈｐを超える前に制御回路６からのスイッチング信号Ｖｓは”Ｌｏｗ”に変化し、期間Ｂに移行する。
【００４５】
次に、図３の期間Ｂでは、プリ増幅回路４２のＮＰＮトランジスタ１０がオンし、ＰＮＰトランジスタ１１はオフし、プリ増幅回路４２の出力電圧Ｖｐｒｅは電源電圧−Ｖｄｄ２（−１５Ｖ）からＧＮＤ（０Ｖ）に変化する。
【００４６】
プリ増幅回路４２の出力電圧Ｖｐｒｅが電源電圧−Ｖｄｄ２（−１５Ｖ）からＧＮＤ（０Ｖ）に変化するため、コンデンサＣｃは＋１５Ｖでバイアスされる。期間Ａで充電された差動電圧ΔＶｃ分だけ、電源電圧＋Ｖｄｄ１（＋１５Ｖ）を超えるためダイオード１６を介して放電され、差動電圧Ｖｃは＋１５Ｖとなる。
【００４７】
電流増幅回路４３のＭＯＳＦＥＴ１２のゲート電圧Ｖｇｏｐ−ｇは、ソース端子が接続された電源端子Ｔ１の電源電圧＋Ｖｄｄ１（＋１５Ｖ）を基準にすると０Ｖとなり、ＭＯＳＦＥＴ１２がオフする。また、プリ増幅回路４２の出力電圧Ｖｐｒｅは電源電圧−Ｖｄｄ２（−１５Ｖ）からＧＮＤ（０Ｖ）に変化するため、電流増幅回路４３のＭＯＳＦＥＴ１３のゲート端子には、ソース端子が接続された電源端子Ｔ２の電源電圧−Ｖｄｄ２（−１５Ｖ）を基準に１５Ｖが印加されてＭＯＳＦＥＴ１３がオンして、ゲート駆動回路４の出力電圧であるゲート電圧Ｖｇは＋１５Ｖから−１５Ｖに変化する。
【００４８】
次に、制御回路６からのスイッチング信号Ｖｓが”Ｈｉｇｈ”に変化し、再び期間Ａとなり、期間Ａ、期間Ｂを交互に繰り返すことで、ゲート駆動回路４の出力電圧であるゲート電圧Ｖｇが±１５Ｖの範囲で変化する。
【００４９】
図４は、電流増幅回路４３のＭＯＳＦＥＴ１２および１３のゲート電圧の変化を示すタイミングチャートである。図４においては、横軸を時間［ｓ］とし、縦軸を電圧［Ｖ］として、ＭＯＳＦＥＴ１２のゲート電圧Ｖｇｏｐ−ｇおよびＭＯＳＦＥＴ１２のゲート電圧Ｖｐｒｅ−ｇの変化と、ＭＯＳＦＥＴ１２のゲート閾値電圧ＶｔｈｐおよびＭＯＳＦＥＴ１３のゲート閾値電圧Ｖｔｈｎとの関係を詳細に示している。
【００５０】
図４に示すように、ゲート電圧Ｖｐｒｅ−ｇおよびゲート電圧Ｖｇｏｐ−ｇが、それぞれ立ち上がり時間ｔｒおよび立ち上がり時間ｔｆで変化した場合、ゲート電圧Ｖｐｒｅ−ｇの立ち上がり時にゲート閾値電圧Ｖｔｈｎと交差する時間をｔｎ−ｏｎ、ゲート電圧Ｖｐｒｅ−ｇの立ち下がり時にゲート閾値電圧Ｖｔｈｎと交差する時間をｔｎ−ｏｆｆとすると、ｔｎ−ｏｎ〜ｔｎ−ｏｆｆの期間に、ＭＯＳＦＥＴ１３がオンしている。
【００５１】
また、ゲート電圧Ｖｇｏｐ−ｇの立ち上がり時にゲート閾値電圧Ｖｔｈｐと交差する時間をｔｐ−ｏｆｆ、ゲート電圧Ｖｇｏｐ−ｇの立ち下がり時にゲート閾値電圧Ｖｔｈｐと交差する時間をｔｐ−ｏｎとすると、ｔｐ−ｏｎ〜ｔｐ−ｏｆｆの期間に、ＭＯＳＦＥＴ１２がオフしている。
【００５２】
図４に示すように、ゲート電圧Ｖｇｏｐ−ｇの立ち上がりは速く、立ち下がりは遅くなっている。この理由は、ゲート電圧Ｖｇｏｐ−ｇの立ち上がり時にはダイオード１５を介して電圧が印加されるためであり、立ち下がり時にはゲート抵抗１７を介して放電されるためである。
【００５３】
すなわち、電流増幅回路４３のＭＯＳＦＥＴ１２をオン、オフするには、ＭＯＳＦＥＴ１２の入力容量Ｃｉｓｓを充放電する必要があり、立ち上がり時はダイオード１５を介して入力容量Ｃｉｓｓを充電するので急速に充電でき、立ち上がりが速くなる。一方、立ち下り時には入力容量Ｃｉｓｓに蓄積された電荷は、ゲート抵抗１７を介して放電されるので立ち下がりが遅くなる。
【００５４】
また、図４に示すように、ゲート電圧Ｖｐｒｅ−ｇの立ち上がりは遅く、立ち下がりは速くなっている。この理由は、ゲート電圧Ｖｐｒｅ−ｇの立ち上がり時にはゲート抵抗１８を介して電圧が印加され、立ち下がり時にはダイオード１４を介して放電されるためである。
【００５５】
すなわち、電流増幅回路４３のＭＯＳＦＥＴ１３をオン、オフするには、ＭＯＳＦＥＴ１３の入力容量Ｃｉｓｓを充放電する必要があり、立ち上がり時はゲート抵抗１８を介して入力容量Ｃｉｓｓを充電するので立ち上がりが遅くなる。一方、立下り時には入力容量Ｃｉｓｓに蓄積された電荷は、ダイオード１４を介して放電されるので立ち下がりが速くなる。
【００５６】
このように、ゲート電圧Ｖｇｏｐ−ｇの立ち上がり、立ち下がりと、ゲート電圧Ｖｐｒｅ−ｇの立ち上がり、立ち下がりとで差が生じるため、ＭＯＳＦＥＴ１２およびＭＯＳＦＥＴ１３の両方がオフしている期間が生じ、これがデッドタイムとなる。図４において、ｔｐ−ｏｆｆとｔｐ−ｏｎとの間がデッドタイムｔｄｅａｄになり、ｔｎ−ｏｆｆとｔｐ−ｏｎとの間がデッドタイムｔｄｅａｄになる。デッドタイムを確保することで、ＭＯＳＦＥＴ１２およびＭＯＳＦＥＴ１３の両方が同時にオンして、アーム短絡が発生することを防止できる。なお、ゲート抵抗１７および１８のそれぞれの抵抗値ＲｇｐおよびＲｇｎを変えることで、デッドタイムｔｄｅａｄの長さを調整できる。
【００５７】
このように実施の形態１のゲート駆動回路４によれば、電流増幅回路４３の出力回路のＭＯＳＦＥＴ１２およびＭＯＳＦＥＴ１３のデッドタイムを確保できるので、アーム短絡を防止でき、アーム短絡時に発生する短絡電流を抑えるための電流制限抵抗を電力線Ｐ（上アーム）と電力線Ｎ（下アーム）との間に設ける必要がない。このため、大容量のＭＯＳＦＥＴ１００のゲート抵抗が高くならず、ＭＯＳＦＥＴ１００を高速に駆動できるという特長がある。
【００５８】
また、実施の形態１のゲート駆動回路４によれば、ＭＯＳＦＥＴ１００の入力容量Ｃｉｓｓを電流増幅回路４３のＭＯＳＦＥＴ１２およびＭＯＳＦＥＴ１３を用いて急速に充放電できるので、ＭＯＳＦＥＴ１００を数百ｋＨｚの高周波でスイッチングでき、かつ、低いスイッチング周波数でもＭＯＳＦＥＴ１００をオンし続けることができるという特長を有する。
【００５９】
以下、この特徴について図５を用いて説明する。図５は、ゲート駆動回路４の電流増幅回路４３の出力電流Ｉｃｈｒとバイパス回路のバイパス抵抗Ｒｂｙｐに流れる電流Ｉｂｙｐのタイミングチャートである。
【００６０】
図５において、ゲート駆動回路４の電流増幅回路４３からＭＯＳＦＥＴ１００の入力容量Ｃｉｓｓに流れ込む方向の電流値を＋Ｉｏｎとし、入力容量Ｃｉｓｓからゲート駆動回路４の電流増幅回路４３に引き込まれる方向の電流値を−Ｉｏｆｆとすると、ゲート駆動回路４の出力電圧であるゲート電圧Ｖｇの立ち上がり、立ち下りの短時間にだけ、＋Ｉｏｎ、−Ｉｏｆｆが流れて入力容量Ｃｉｓｓが急速に充放電される。バイパス抵抗ＲｂｙｐにはＭＯＳＦＥＴ１００がオンし続けるのに必要なだけバイパス電流Ｉｂｙｐが流れれば良いため、バイパス抵抗Ｒｂｙｐの抵抗値を大きくでき、損失を抑えることができる。
【００６１】
ここで、図３のタイミングチャートにおいて、電流増幅回路４３のＭＯＳＦＥＴ１２がオンしているＡ期間、すなわち、プリ増幅回路４２のＰＮＰトランジスタ１１がオンしている期間は、電源電圧＋Ｖｄｄ１（＋１５Ｖ）を供給する電源端子Ｔ１、抵抗Ｒｃ、コンデンサＣｃ、ＰＮＰトランジスタ１１および電源電圧−Ｖｄｄ２（−１５Ｖ）を供給する電源端子Ｔ２の経路で、コンデンサＣｃの両端はＧＮＤ（０Ｖ）から、時定数τ＝Ｒｃ×Ｃｃで充電される。
【００６２】
電流増幅回路４３のＭＯＳＦＥＴ１２のゲート閾値電圧を−Ｖｔｈｐとすると、コンデンサＣｃの両端電圧、すなわちＶｇｏｐ−ｇが電源電圧＋Ｖｄｄ１（＋１５Ｖ）−Ｖｔｈｐを超えるまでは、ＭＯＳＦＥＴ１２のゲート電圧Ｖｇｏｐ−ｇは、ソース端子の電源電圧＋Ｖｄｄ１（＋１５Ｖ）を基準にするとゲート閾値電圧−Ｖｔｈｐを下回るのでオンを維持できる。一方、ＭＯＳＦＥＴ１００のスイッチング周波数が時定数τ（Ｒｃ×Ｃｃ）を下回ると、すなわちスイッチング周波数が低くなると、コンデンサＣｃの両端電圧が＋Ｖｄｄ１（＋１５Ｖ）−Ｖｔｈｐを超えて、ＭＯＳＦＥＴ１２がオフする。
【００６３】
実施の形態１のゲート駆動回路４では、バイパス回路としてバイパス抵抗Ｒｂｙｐを備えることで、ＭＯＳＦＥＴ１００の入力容量Ｃｉｓｓが電流増幅回路４３のＭＯＳＦＥＴ１２で急速に充電された後も、バイパス抵抗Ｒｂｙｐを介してバイパス電流Ｉｂｙｐで、入力容量Ｃｉｓｓを充電し続けられるので、ＭＯＳＦＥＴ１００はオンを維持できる。
【００６４】
そして、時定数τ（Ｒｃ×Ｃｃ）は、ＭＯＳＦＥＴ１００のスイッチング周波数よりも大きく設定し、Ｒｂｙｐ×Ｃｉｓｓは、ＭＯＳＦＥＴ１００のスイッチング周波数および時定数τ（Ｒｃ×Ｃｃ）以下に設定し、Ｒｃ×Ｃｃ≧Ｒｂｙｐ×Ｃｉｓｓの条件を満たすようにバイパス抵抗Ｒｂｙｐを設定する。これにより、バイパス電流Ｉｂｙｐで入力容量Ｃｉｓｓを充電でき、抵抗ＲｃとコンデンサＣｃによる時定数τを下回る低いスイッチング周波数でもＭＯＳＦＥＴ１００をオンし続けることができる。
【００６５】
本実施の形態１においては、ゲート駆動回路４の駆動対象を半導体モジュール７に内蔵された大容量のＭＯＳＦＥＴとしたが、半導体モジュールに内蔵されているのではなく、ディスクリートトランジスタを駆動対象とした場合でも同様の効果が得られる。また、ＭＯＳＦＥＴだけでなく、ＩＧＢＴの駆動に本実施の形態１のゲート駆動回路４を適用しても同様の効果が得られることは言うまでもない。
【００６６】
＜実施の形態２＞
図６は本発明に係る実施の形態２のゲート駆動回路４０の構成を示す図であり、図２を用いて説明したゲート駆動回路４と同一の構成については同一の符号を付し、重複する説明は省略する。
【００６７】
図６に示すように、ゲート駆動回路４０は、レベルシフト回路４１１（第１のレベルシフト回路）、レベルシフト回路４１２（第２のレベルシフト回路）、プリ増幅回路４２、電流増幅回路４３およびバイパス回路４４で構成され、ゲート電源５から供給されるＧＮＤ（０Ｖ）を基準とした正負の電源電圧＋Ｖｄｄ１および電源電圧−Ｖｄｄ２で動作する。
【００６８】
レベルシフト回路４１１は、ＮｃｈのＭＯＳＦＥＴ８のドレイン端子とＧＮＤとの間に抵抗Ｒｐ１が接続された構成を有し、ＭＯＳＦＥＴ８のソース端子は、電源電圧−Ｖｄｄ２が供給される電源端子Ｔ２に接続される。ゲート端子には制御回路６から、ゲート抵抗９を介して絶縁されたスイッチング信号Ｖｓが入力される。
【００６９】
レベルシフト回路４１２は、電源電圧＋Ｖｄｄ１が供給される電源端子Ｔ１と、電源電圧−Ｖｄｄ２が供給される電源端子Ｔ２との間に直列に接続された抵抗Ｒｐ２、Ｒｐ３およびＮｃｈのＭＯＳＦＥＴ１９を有し、ＭＯＳＦＥＴ１９のソース端子は電源端子Ｔ２に接続され、ドレイン端子は抵抗Ｒｐ３に接続され、抵抗Ｒｐ２と抵抗Ｒｐ３との接続ノードは、レベルシフト回路４１２の出力ノードとしてバイパス回路４４のＰＮＰトランジスタＴｂｙｐのベース端子に接続されている。ＭＯＳＦＥＴ１９のゲート端子には制御回路６から、ゲート抵抗９１を介して絶縁されたスイッチング信号Ｖｓが入力される。
【００７０】
バイパス回路４４は、バイパストランジスタとして機能するＰＮＰトランジスタＴｂｙｐのエミッタ端子が電源端子Ｔ１に接続され、コレクタ端子はゲート駆動回路４０の出力に接続されている。ＰＮＰトランジスタＴｂｙｐのベース端子（制御端子）には、レベルシフト回路４１２から、制御回路６が出力するスイッチング信号Ｖｓとは極性が反転したバイパス信号が入力される。
【００７１】
図７は、実施の形態２のゲート駆動回路４０の各部の動作を説明するタイミングチャートである。図７においては、横軸を時間［ｓ］とし、縦軸を電圧［Ｖ］として制御回路６から出力されるスイッチング信号Ｖｓ、プリ増幅回路４２の出力電圧Ｖｐｒｅ、ゲート駆動回路４０の出力電圧であるゲート電圧ＶｇおよびＰＮＰトランジスタＴｂｙｐのオン、オフの時間変化を示している。
【００７２】
図７に示されるように、スイッチング信号Ｖｓに対して、レベルシフト回路４１１を通過した後のプリ増幅回路４２の出力電圧Ｖｐｒｅは極性が反転する。また、バイパス信号により制御されるバイパス回路４４のＰＮＰトランジスタＴｂｙｐは、ゲート電圧Ｖｇと同期してオン、オフする。
【００７３】
このように、実施の形態２のゲート駆動回路４０においては、バイパス回路４４のＰＮＰトランジスタＴｂｙｐがゲート電圧Ｖｇと同期してオン、オフするので、ゲート電圧Ｖｇがオフの場合、ＰＮＰトランジスタＴｂｙｐには電流が流れないため、バイパス回路としてバイパス抵抗Ｒｂｙｐを使用した実施の形態１のゲート駆動回路４と比較して、さらに低損失で高効率という特長がある。
【００７４】
その他、実施の形態１のゲート駆動回路４と同一の構成に関しては、実施の形態１のゲート駆動回路４と同様な効果が得られることは言うまでもない。
【００７５】
なお、以上説明した実施の形態２においては、バイパストランジスタとしてＰＮＰトランジスタＴｂｙｐを用いた構成を示したが、バイパストランジスタは、バイポーラトランジスタに限定されるものではなく、ＭＯＳＦＥＴで構成しても良い。
【００７６】
＜実施の形態３＞
図８は本発明に係る実施の形態３のゲート駆動回路４Ａの構成を示す図であり、図２を用いて説明したゲート駆動回路４と同一の構成については同一の符号を付し、重複する説明は省略する。
【００７７】
図１に示したインバータ回路１０００においては、ゲート電源５はゲート駆動回路４に接続される構成としたが、図８に示すゲート駆動回路４Ａは、ゲート電源５Ａを内蔵している。
【００７８】
図８に示すようにゲート駆動回路４Ａに内蔵されたゲート電源５Ａは、電源電圧＋Ｖｄｄ１（＋１５Ｖ）および電源電圧−Ｖｄｄ２（−１５Ｖ）をゲート駆動回路４Ａに供給し、制御回路６に電源電圧−Ｖｄｄ２（−１５Ｖ）を供給する。また、制御回路６に電源電圧−Ｖｃｃ（−１０Ｖ）を供給する。
【００７９】
図９はゲート電源５Ａの構成を示す回路図である。図９に示すようにゲート電源５Ａは、コネクタＣＮ１のピンＰ１とピンＰ２との間およびピンＰ２とピンＰ３との間に、それぞれ出力電圧１５Ｖの直流電源２０（第１の電源）および直流電源２１（第２の電源）が接続されている。そして直流電源２０および２１の電圧を安定化するため、ピンＰ１とピンＰ２との間およびピンＰ２とピンＰ３との間に、それぞれ平滑コンデンサＣ１およびＣ２が接続されている。直流電源２０および２１は周囲の回路から絶縁されている。
【００８０】
平滑コンデンサＣ１には、直列に接続された電圧検出抵抗２２および２３が並列に接続され、電圧検出抵抗２２および２３の接続ノードは、スイッチ２５の制御端子に接続されている。また、電圧検出抵抗２２および２３の接続ノードとコネクタＣＮ１のピンＰ２との間には、スイッチ２５がオンする時間を規定する時間規定コンデンサとして機能するコンデンサ２４が設けられている。
【００８１】
スイッチ２５は、電圧検出抵抗２２を介してコンデンサ２４が充電され、コンデンサ２４の両端電圧が電圧検出抵抗２２および２３で規定された規定電圧を超えたらオンし、平滑コンデンサＣ１の両端電圧＋Ｖｉｎを電源電圧＋Ｖｄｄ１（＋１５Ｖ）としてゲート駆動回路４Ａの電源端子Ｔ１に供給する。
【００８２】
また、平滑コンデンサＣ２の両端電圧は電源電圧−Ｖｄｄ２（−１５Ｖ）としてゲート駆動回路４Ａの電源端子Ｔ２に供給される。
【００８３】
コネクタＣＮ１のピンＰ３には３端子レギュレータ２６の入力端子が接続され、３端子レギュレータ２６において、電源電圧−Ｖｄｄ２（−１５Ｖ）を基準として電源電圧−Ｖｃｃ（−１０Ｖ）を生成し、制御回路６の電源端子Ｔ３に供給する。３端子レギュレータ２６の共通端子はコネクタＣＮ１のピンＰ２に接続され、ピンＰ２と３端子レギュレータ２６の出力端子との間には、平滑コンデンサ２７が接続されている。なお、電源電圧−Ｖｄｄ２（−１５Ｖ）と電源電圧−Ｖｃｃ（−１０Ｖ）との電圧差は＋５Ｖであり、制御回路６のトランジスタの電源として供給使用される。
【００８４】
図１０は、直流電源２０および２１をオンした際の、ゲート電源５Ａの各部の電圧の時間変化を示す図である。図１０に示すように、電源電圧＋Ｖｉｎおよび電源電圧−Ｖｄｄ２は、同じタイミング、同じ傾きでそれぞれ電圧が上昇および下降する。
【００８５】
３端子レギュレータ２６が出力する電源電圧−Ｖｃｃと電源電圧−Ｖｄｄ２も同じ傾きで電圧が下降し、電源電圧−Ｖｃｃは−１０Ｖに達すると一定になる。
【００８６】
コンデンサ２４は、電圧検出抵抗２２を介して充電され、充電開始からｔ１秒後に規定電圧に達することでスイッチ２５をオンして、電源電圧＋Ｖｄｄ１をゲート駆動回路４Ａに供給する。図１０では電源電圧＋Ｖｄｄ１を破線で示している。
【００８７】
このように、ゲート電源５Ａにおいては、コンデンサ２４が充電開始からｔ１秒後にスイッチ２５がオンするまでは、電源電圧＋Ｖｄｄ１がゲート駆動回路４Ａに供給されない。ここで、時間ｔ１秒は、ゲート駆動回路４Ａの電流増幅回路４３のＭＯＳＦＥＴ１３が確実にオンする時間に基づいて設定される。
【００８８】
実施の形態３のゲート駆動回路４Ａでは、ゲート電源５Ａの電源電圧−Ｖｄｄ２（−１５Ｖ）と、電源電圧−Ｖｃｃ（−１０Ｖ）の電圧が安定し、かつ、電流増幅回路４３のＭＯＳＦＥＴ１３がオンした後の、ｔ１秒後にスイッチ２５をオンして電源電圧＋Ｖｄｄ１（＋１５Ｖ）が供給される。このため、ゲート電源を供給し始めた際に、プリ増幅回路４２のＰＮＰトランジスタ１１の動作遅れで、Ｖｐｒｅ−ｇが過渡的に”Ｌｏｗ”となる期間、電源電圧＋Ｖｄｄ１がバイパス抵抗Ｒｂｙｐを通じてゲート電圧Ｖｇとして供給され、ＭＯＳＦＥＴ１００が誤オンしてアーム短絡するのを防止できる。
【００８９】
その他、実施の形態１のゲート駆動回路４と同一の構成に関しては、実施の形態１のゲート駆動回路４と同様な効果が得られることは言うまでもない。
【００９０】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００９１】
４，４Ａ，４０  ゲート駆動回路、５，５Ａ  ゲート電源、６  制御回路、７  半導体モジュール、４１，４１１，４１２  レベルシフト回路、４２  プリ増幅回路、４３  電流増幅回路。
【図１】
2020182321.tif 000003
【図２】
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【図３】
2020182321.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2020182321.tif 000009
【図８】
2020182321.tif 000010
【図９】
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【図１０】
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