(57)【要約】【課題】  半導体装置のオン抵抗を低減することができる技術を提供する。【解決手段】  半導体装置は、半導体基板と、トレンチと、ゲート絶縁膜と、ゲート電極を備える。半導体基板が、半導体基板の上面に露出しており、ゲート絶縁膜に接しているｎ型のソース領域と、ソース領域の下側でゲート絶縁膜に接しているｐ型のボディ領域と、ボディ領域の下側でゲート絶縁膜に接しており、ボディ領域によってソース領域から分離されているｎ型のドリフト領域と、トレンチの底面においてゲート絶縁膜に接しており、ドリフト領域によってボディ領域から分離されているｐ型の底部領域を有する。ドリフト領域が、ボディ領域と底部領域の間の範囲でゲート絶縁膜に接している高濃度領域と、底部領域に対して下側から接しており、高濃度領域に接しており、高濃度領域のｎ型不純物濃度よりも低いｎ型不純物濃度を有する低濃度領域を有する。【選択図】図２
2020072202.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上面に設けられたトレンチと、
前記トレンチの内面を覆っているゲート絶縁膜と、
前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極、
を備えており、
前記半導体基板が、
前記半導体基板の前記上面に露出しており、前記ゲート絶縁膜に接しているｎ型のソース領域と、
前記ソース領域の下側で前記ゲート絶縁膜に接しているｐ型のボディ領域と、
前記ボディ領域の下側で前記ゲート絶縁膜に接しており、前記ボディ領域によって前記ソース領域から分離されているｎ型のドリフト領域と、
前記トレンチの底面において前記ゲート絶縁膜に接しており、前記ドリフト領域によって前記ボディ領域から分離されているｐ型の底部領域、
を有しており、
前記ドリフト領域が、
前記ボディ領域と前記底部領域の間の範囲で前記ゲート絶縁膜に接している高濃度領域と、
前記底部領域に対して下側から接しており、前記高濃度領域に接しており、前記高濃度領域のｎ型不純物濃度よりも低いｎ型不純物濃度を有する低濃度領域、
を有している、
半導体装置。
【請求項２】
請求項１の半導体装置の製造方法であって、
前記低濃度領域と、前記低濃度領域上に配置された前記ボディ領域を有する半導体基板を準備する工程と、
前記ボディ領域の一部に、複数の前記ソース領域を形成する工程と、
前記半導体基板の上面から前記低濃度領域の一部にマスクを介してｎ型不純物を注入して、前記高濃度領域を形成する工程、
を有しており、
前記半導体基板の上面を平面視したときに、複数の前記ソース領域が、前記高濃度領域を形成する工程におけるｎ型不純物の注入範囲内に位置し、前記注入範囲の輪郭が前記ソース領域の輪郭と重複しない、
製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示の技術は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
特許文献１には、上面にトレンチが設けられている半導体基板を有する半導体装置が開示されている。この半導体装置では、トレンチ内に、トレンチの内面を覆うゲート絶縁膜と、ゲート絶縁膜によって半導体基板から絶縁されているゲート電極が配置されている。半導体基板は、ｎ型のソース領域と、ｐ型のボディ領域と、ｎ型のドリフト領域を有している。ソース領域は、ゲート絶縁膜に接している。ボディ領域は、ソース領域の下側でゲート絶縁膜に接している。ドリフト領域は、ボディ領域の下側でゲート絶縁膜に接している。また、半導体基板は、トレンチの底面においてゲート絶縁膜に接するｐ型の底部領域を有する。底部領域は、ドリフト領域に接している。
【０００３】
特許文献１のＭＯＳＦＥＴでは、ターンオフ時に、ボディ領域からドリフト領域に空乏層が伸びる。さらに、底部領域からドリフト領域にも空乏層が伸びる。これらの空乏層がゲート絶縁膜の周辺に伸びることによって、ゲート絶縁膜に印加される電界を緩和することができる。したがって、このＭＯＳＦＥＴは、耐圧が高い。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−１４２２４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１のＭＯＳＦＥＴでは、ターンオフ時に、ボディ領域からドリフト領域に伸びる空乏層と、底部領域からドリフト領域に伸びる空乏層とが接続されることで、ゲート絶縁膜の周辺のドリフト領域が空乏化される。このＭＯＳＦＥＴがターンオンするときには、ボディ領域からドリフト領域に伸びていた空乏層がボディ領域に向かって収縮し、底部領域からドリフト領域に伸びていた空乏層が底部領域に向かって収縮する。その結果、ボディ領域と底部領域の間のドリフト領域に非空乏化領域（空乏化していない領域）が生じる。また、このＭＯＳＦＥＴがターンオンするときに、チャネルによってソース領域とドリフト領域が接続される。このため、電子が、ソース領域からチャネルを通ってドリフト領域の非空乏化領域へ流れる。
【０００６】
特許文献１のＭＯＳＦＥＴでは、ボディ領域と底部領域の間のドリフト領域に空乏層が広がりやすいので、この部分のドリフト領域の抵抗が高い。このため、特許文献１のＭＯＳＦＥＴは、オン抵抗が高い。本明細書では、オン抵抗を低減することができる技術を提供する。
【課題を解決するための手段】
【０００７】
本明細書が開示する半導体装置は、半導体基板と、トレンチと、ゲート絶縁膜と、ゲート電極を備えている。前記トレンチは、前記半導体基板の上面に設けられている。前記ゲート絶縁膜は、前記トレンチの内面を覆っている。前記ゲート電極は、前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されている。前記半導体基板が、ソース領域と、ボディ領域と、ドリフト領域と、底部領域を有している。前記ソース領域は、前記半導体基板の前記上面に露出しており、前記ゲート絶縁膜に接しているｎ型領域である。前記ボディ領域は、前記ソース領域の下側で前記ゲート絶縁膜に接しているｐ型領域である。前記ドリフト領域は、前記ボディ領域の下側で前記ゲート絶縁膜に接しており、前記ボディ領域によって前記ソース領域から分離されているｎ型領域である。前記底部領域は、前記トレンチの底面において前記ゲート絶縁膜に接しており、前記ドリフト領域によって前記ボディ領域から分離されているｐ型領域である。前記ドリフト領域が、前記ボディ領域と前記底部領域の間の範囲で前記ゲート絶縁膜に接している高濃度領域と、前記底部領域に対して下側から接しており、前記高濃度領域に接しており、前記高濃度領域のｎ型不純物濃度よりも低いｎ型不純物濃度を有する低濃度領域を有している。
【０００８】
上記の半導体装置では、ボディ領域と底部領域の間のドリフト領域が、ｎ型不純物濃度が高い高濃度領域を有している。高濃度領域によって、ボディ領域と底部領域の間のドリフト領域の抵抗が低減される。したがって、この構造によれば、ＭＯＳＦＥＴのオン抵抗を低減することができる。
【０００９】
また、本明細書は上記の半導体装置の製造方法を開示する。製造方法は、前記低濃度領域と、前記低濃度領域上に配置された前記ボディ領域を有する半導体基板を準備する工程と、前記ボディ領域の一部に、複数の前記ソース領域を形成する工程と、前記半導体基板の上面から前記低濃度領域の一部にマスクを介してｎ型不純物を注入して、前記高濃度領域を形成する工程を有している。前記半導体基板の上面を平面視したときに、複数の前記ソース領域が、前記高濃度領域を形成する工程におけるｎ型不純物の注入範囲内に位置し、前記注入範囲の輪郭が前記ソース領域の輪郭と重複しない。
【００１０】
なお、ソース領域を形成する工程と高濃度領域を形成する工程は、いずれを先に実施してもよい。
【００１１】
高濃度領域を形成する工程では、マスクを介して低濃度領域の一部にｎ型不純物を注入する。このとき、マスクの端部において、高濃度領域の深さから半導体基板の上面側に向かって連続的に伸びるｎ型領域が形成される場合がある。上記の製造方法では、半導体基板の上面を平面視したときに、複数のソース領域が、高濃度領域を形成する工程におけるｎ型不純物の注入範囲内に位置し、注入範囲の輪郭がソース領域の輪郭と重複しない。このため、マスクの端部において高濃度領域の深さから半導体基板の上面側に向かって連続的に伸びるｎ型領域が形成されても、このｎ型領域がソース領域と繋がらない。したがって、この製造方法によれば、ソース領域と高濃度領域とが短絡することを抑制できる。
【図面の簡単な説明】
【００１２】
【図１】実施例１のＭＯＳＦＥＴ１０の平面図。
【図２】図１のＩＩ−ＩＩ線における縦断面図。
【図３】図１のＩＩＩ−ＩＩＩ線における縦断面図。
【図４】ＭＯＳＦＥＴ１０の製造工程を説明するための図。
【図５】ＭＯＳＦＥＴ１０の製造工程を説明するための図。
【図６】ＭＯＳＦＥＴ１０の製造工程を説明するための図。
【図７】ＭＯＳＦＥＴ１０の製造工程を説明するための図。
【図８】ＭＯＳＦＥＴ１０の製造工程を説明するための図。
【図９】ＭＯＳＦＥＴ１０の製造工程を説明するための図。
【図１０】ＭＯＳＦＥＴ１０の製造工程を説明するための図。
【図１１】ＭＯＳＦＥＴ１０の製造工程を説明するための図。
【図１２】ｎ型領域４０が形成される場合のＭＯＳＦＥＴ１０の縦断面図（図３に対応）。
【図１３】実施例２のＭＯＳＦＥＴ１０ａの平面図。
【発明を実施するための形態】
【実施例１】
【００１３】
図１〜３は、実施例１のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）１０を示している。ＭＯＳＦＥＴ１０は、半導体基板１２と、電極、絶縁層等を備えている。なお、図１では、図の見易さのため、半導体基板１２の上面１２ａ上の電極、絶縁層等の図示を省略している。以下では、半導体基板１２の上面１２ａと平行な一方向をｘ方向といい、上面１２ａに平行でｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。半導体基板１２は、例えば、ＳｉＣ（炭化シリコン）によって構成されている。
【００１４】
図１に示すように、半導体基板１２の上面１２ａには、複数のトレンチ２２が設けられている。図１に示すように、各トレンチ２２は、ｙ方向に直線状に長く伸びている。複数のトレンチ２２は、ｘ方向に間隔を開けて配列されている。図２に示すように、各トレンチ２２の内面は、ゲート絶縁膜２４によって覆われている。各トレンチ２２内には、ゲート電極２６が配置されている。各ゲート電極２６は、ゲート絶縁膜２４によって半導体基板１２から絶縁されている。図２に示すように、各ゲート電極２６の上面は、層間絶縁膜２８によって覆われている。
【００１５】
図２に示すように、半導体基板１２の上面１２ａには、上部電極７０が配置されている。上部電極７０は、層間絶縁膜２８が設けられていない部分で半導体基板１２の上面１２ａに接している。上部電極７０は、層間絶縁膜２８によってゲート電極２６から絶縁されている。半導体基板１２の下面１２ｂには、下部電極７２が配置されている。下部電極７２は、半導体基板１２の下面１２ｂに接している。
【００１６】
図２に示すように、半導体基板１２の内部には、複数のソース領域３０、ボディ領域３２、ドリフト領域３４、ドレイン領域３５及び複数の底部領域３６が設けられている。
【００１７】
各ソース領域３０は、ｎ型領域である。各ソース領域３０は、半導体基板１２の上面１２ａに露出する位置に配置されている。各ソース領域３０は、上部電極７０にオーミック接触している。また、各ソース領域３０は、トレンチ２２の側面において、ゲート絶縁膜２４に接している。各ソース領域３０は、トレンチ２２の上端部において、ゲート絶縁膜２４に接している。
【００１８】
ボディ領域３２は、ｐ型領域である。ボディ領域３２は、各ソース領域３０に接している。ボディ領域３２は、２つのソース領域３０に挟まれた範囲から各ソース領域３０の下側まで伸びている。ボディ領域３２は、コンタクト領域３２ａとメインボディ領域３２ｂを有している。コンタクト領域３２ａは、メインボディ領域３２ｂよりも高いｐ型不純物濃度を有している。コンタクト領域３２ａは、２つのソース領域３０に挟まれた範囲に配置されている。コンタクト領域３２ａは、上部電極７０にオーミック接触している。メインボディ領域３２ｂは、ソース領域３０及びコンタクト領域３２ａの下側に配置されている。メインボディ領域３２ｂは、トレンチ２２の側面において、ゲート絶縁膜２４に接している。すなわち、メインボディ領域３２ｂは、ソース領域３０の下側でゲート絶縁膜２４に接している。ボディ領域３２の下端（すなわち、メインボディ領域３２ｂの下端）は、ゲート電極２６の下端よりも上側に位置している。
【００１９】
各底部領域３６は、ｐ型領域である。各底部領域３６は、対応するトレンチ２２の底面に露出する範囲に配置されている。各底部領域３６は、対応するトレンチ２２の底面において、ゲート絶縁膜２４に接している。各底部領域３６の周囲は、後述するドリフト領域３４に囲まれている。各底部領域３６は、ドリフト領域３４によってボディ領域３２から分離されている。
【００２０】
ドリフト領域３４は、ｎ型領域である。ドリフト領域３４は、ボディ領域３２の下側に配置されており、ボディ領域３２によってソース領域３０から分離されている。ドリフト領域３４は、高濃度領域３４ａと低濃度領域３４ｂを有している。高濃度領域３４ａは、低濃度領域３４ｂよりも高いｎ型不純物濃度を有している。高濃度領域３４ａは、メインボディ領域３２ｂの下側に配置されている。高濃度領域３４ａは、トレンチ２２の側面において、ゲート絶縁膜２４に接している。すなわち、高濃度領域３４ａは、メインボディ領域３２ｂの下側でゲート絶縁膜２４に接している。低濃度領域３４ｂは、高濃度領域３４ａの下側に配置されている。低濃度領域３４ｂは、高濃度領域３４ａの下面に接する位置から各底部領域３６の下側まで分布している。低濃度領域３４ｂは、高濃度領域３４ａの下側でゲート絶縁膜２４に接している。低濃度領域３４ｂは、底部領域３６の周囲を覆っており、底部領域３６に対して側方及び下側から接している。図３に示すように、低濃度領域３４ｂは、高濃度領域３４ａが形成されていない範囲において、メインボディ領域３２ｂに接している。また、図１及び３に示すように、高濃度領域３４ａは、各ソース領域３０よりも半導体基板１２の外周側まで伸びている。すなわち、半導体基板１２の平面視において、全てのソース領域３０が、高濃度領域３４ａの形成範囲内に位置している。また、ソース領域３０の輪郭は、高濃度領域３４ａの輪郭と重複していない。半導体基板１２の平面視において、高濃度領域３４ａの輪郭からソース領域３０の輪郭までの最短距離は、例えば、１μｍ以上である。
【００２１】
ドレイン領域３５は、ｎ型領域である。ドレイン領域３５は、ドリフト領域３４よりも高いｎ型不純物濃度を有している。ドレイン領域３５は、ドリフト領域３４（すなわち、低濃度領域３４ｂ）の下側に配置されている。ドレイン領域３５は、半導体基板１２の下面１２ｂに露出している。ドレイン領域３５は、下部電極７２にオーミック接触している。
【００２２】
次に、ＭＯＳＦＥＴ１０の動作について説明する。ＭＯＳＦＥＴ１０の使用時には、ＭＯＳＦＥＴ１０と負荷（例えば、モータ）と電源が直列に接続される。ＭＯＳＦＥＴ１０と負荷の直列回路に対して、電源電圧（本実施例では、約８００Ｖ）が印加される。ＭＯＳＦＥＴ１０のドレイン側（下部電極７２）がソース側（上部電極７０）よりも高電位となる向きで、電源電圧が印加される。ゲート電極２６にゲートオン電位（ゲート閾値よりも高い電位）を印加すると、ゲート絶縁膜２４に接する範囲のメインボディ領域３２ｂにチャネル（反転層）が形成され、ＭＯＳＦＥＴ１０がオンする。ゲート電極２６にゲートオフ電位（ゲート閾値以下の電位）を印加すると、チャネルが消滅し、ＭＯＳＦＥＴ１０がオフする。以下に、ＭＯＳＦＥＴ１０のターンオフ時とターンオン時の動作について、詳細に説明する。
【００２３】
ＭＯＳＦＥＴ１０をターンオフさせる場合には、ゲート電極２６の電位をオン電位からオフ電位に引き下げる。すると、チャネルが消滅し、下部電極７２の電位が上昇する。下部電極７２の電位は、上部電極７０に対して電源電圧分（すなわち、約８００Ｖ）だけ高い電位まで上昇する。
【００２４】
下部電極７２の電位の上昇に伴って、ドレイン領域３５及びドリフト領域３４の電位も上昇する。すなわち、高濃度領域３４ａと低濃度領域３４ｂの電位が上昇する。高濃度領域３４ａの電位が上昇すると、メインボディ領域３２ｂと高濃度領域３４ａの界面のｐｎ接合に逆電圧が印加される。したがって、メインボディ領域３２ｂから高濃度領域３４ａに空乏層が広がる。また、低濃度領域３４ｂの電位が上昇すると、底部領域３６と低濃度領域３４ｂの界面のｐｎ接合に逆電圧が印加される。したがって、底部領域３６から低濃度領域３４ｂに空乏層が広がる。このようにメインボディ領域３２ｂと底部領域３６からドリフト領域３４内に空乏層が広がるので、トレンチの近傍における電界集中が抑制される。
【００２５】
ＭＯＳＦＥＴ１０をターンオンさせる場合には、ゲート電極２６の電位をオフ電位からオン電位に引き上げる。すると、トレンチ２２の側面においてゲート絶縁膜２４に接している範囲のメインボディ領域３２ｂに電子が引き寄せられる。これによって、この範囲のメインボディ領域３２ｂがｐ型からｎ型に反転し、チャネルが形成される。チャネルによって、ソース領域３０とドリフト領域３４が接続される。これによって、ドリフト領域３４、ドレイン領域３５及び下部電極７２の電位が低下する。ドリフト領域３４の電位が低下すると、メインボディ領域３２ｂと高濃度領域３４ａの界面のｐｎ接合に印加されていた逆電圧が低下する。このため、メインボディ領域３２ｂから高濃度領域３４ａに伸びていた空乏層が、メインボディ領域３２ｂに向かって収縮する。これにより、上部電極７０から、ソース領域３０、チャネル、ドリフト領域３４、ドレイン領域３５を経由して下部電極７２へ電子が流れるようになる。すなわち、ＭＯＳＦＥＴ１０がオンする。
【００２６】
また、ドリフト領域３４の電位が低下する過程において、底部領域３６から低濃度領域３４ｂに広がっていた空乏層が底部領域３６に向かって収縮する。このため、低濃度領域３４ｂの抵抗が低下し、上部電極７０から下部電極７２に向かって電子が流れ易くなる。
【００２７】
ＭＯＳＦＥＴ１０では、メインボディ領域３２ｂと底部領域３６の間に位置する範囲で、ドリフト領域３４が、メインボディ領域３２ｂから伸びる空乏層と底部領域３６から伸びる空乏層によって空乏化される。したがって、この範囲のドリフト領域３４の抵抗が高くなり易い。しかしながら、この範囲のドリフト領域３４にｎ型不純物濃度が高い高濃度領域３４ａが設けられていることで、この範囲のドリフト領域３４の抵抗が高くなることが抑制される。したがって、ＭＯＳＦＥＴ１０は、低いオン抵抗を有する。
【００２８】
次に、図４〜１２を参照して、ＭＯＳＦＥＴ１０の製造方法について説明する。なお、図４〜１２は、ＭＯＳＦＥＴ１０の製造過程における半導体基板の断面図である。また、図４以降において、２つの断面が描かれている図では、左側の断面がトレンチ２２の短手方向に沿った断面（図２に相当する断面）を示しており、右側の断面がトレンチ２２の長手方向に沿った断面（図３に相当する断面）を示している。
【００２９】
まず、図４に示すように、低濃度領域３４ｂと、低濃度領域３４ｂ上に配置されたｐ型のメインボディ領域３２ｂを有する半導体基板１２ｘを準備する。メインボディ領域３２ｂは、イオン注入やエピタキシャル成長等の従来公知の方法によって形成することができる。次に、図５に示すように、複数のソース領域３０及び複数のコンタクト領域３２ａをイオン注入やエピタキシャル成長等によって形成する。
【００３０】
次に、図６、７に示すように、半導体基板１２ｘの上面１２ａ上に酸化膜等によってマスク６０を形成する。マスク６０は、開口部６０ｂを有している。図７に示すように、半導体基板１２ｘの上面１２ａを平面視したときに、複数のソース領域３０が開口部６０ｂ内に位置するように、マスク６０が形成される。開口部６０ｂの輪郭は、複数のソース領域３０それぞれの輪郭と重複しない。半導体基板１２ｘの上面１２ａ上の全域を覆うようにマスク６０が形成され、その後、マスク６０をエッチングすることで開口部６０ｂが形成される。エッチングにより開口部６０ｂを形成するので、開口部６０ｂ近傍に、開口部６０ｂに向かうにしたがってマスク６０の厚みが薄くなる傾斜部６０ａが形成される。次に、図８に示すように、マスク６０を介してｎ型不純物を注入する。このとき、低濃度領域３４ｂの上端部分でｎ型不純物が停止するように、ｎ型不純物の照射エネルギーを調整する。マスク６０に覆われている範囲では、マスク６０によって遮られることで、半導体基板１２ｘにｎ型不純物が注入されない。半導体基板１２ｘの上面１２ａを平面視したときに、複数のソース領域３０が開口部６０ｂ内に位置しているので、複数のソース領域３０の下側の範囲にｎ型不純物が注入される。その後、半導体基板１２ｘを熱処理する。すると、図９に示すように、半導体基板１２ｘに注入されたｎ型不純物が活性化する。これによって、低濃度領域３４ｂよりも高いｎ型不純物濃度を有する高濃度領域３４ａが形成される。
【００３１】
次に、図１０に示すように、半導体基板１２ｘの上面１２ａを部分的にエッチングすることによって、ソース領域３０とメインボディ領域３２ｂと高濃度領域３４ａを貫通して低濃度領域３４ｂに達するトレンチ２２を形成する。次に、図１１に示すように、トレンチ２２の底部にｐ型不純物を注入する。そして、半導体基板１２ｘを熱処理することによってｐ型不純物を活性化させ、底部領域３６を形成する。
【００３２】
その後、従来公知の方法によって、ゲート絶縁膜２４、ゲート電極２６、層間絶縁膜２８、上部電極７０、ドレイン領域３５及び下部電極７２が形成される。これにより、図１〜図３に示すＭＯＳＦＥＴ１０が完成する。
【００３３】
上述したように、高濃度領域３４ａを形成する工程において、マスク６０をエッチングする際に、マスク６０に傾斜部６０ａが形成される。このため、図８に示すように、ｎ型不純物を注入するときに、マスク６０の傾斜部６０ａを貫通して半導体基板１２ｘに注入される。この範囲では、開口部６０ｂ内よりも浅い領域（図８の領域６１）にｎ型不純物が注入される。半導体基板１２ｘの上面１２ａを平面視したときに複数のソース領域３０が開口部６０ｂ内に位置しているので、領域６１はソース領域３０の外側に位置する。その後の熱処理によって、領域６１内に注入されたｎ型不純物が活性化して、図１２に示すように高濃度領域３４ａの輪郭付近から半導体基板１２ｘの上面側に向かって伸びるｎ型領域４０が形成される場合がある。このようにｎ型領域４０が形成されたとしても、図８に示すように領域６１がソース領域３０の外側に位置しているので、図１２に示すようにｎ型領域４０がソース領域３０の外側に形成される。したがって、ｎ型領域４０が形成された場合であっても、ｎ型領域４０がソース領域３０と繋がることを抑制できる。すなわち、高濃度領域３４ａがｎ型領域４０を介してソース領域３０と繋がることを抑制できる。したがって、この製造方法では、ソース領域３０と高濃度領域３４ａが短絡することを抑制できる。
【００３４】
なお、上述した製造方法において、ソース領域３０を形成する工程、コンタクト領域３２ａを形成する工程及び高濃度領域３４ａを形成する工程は、いずれを先に実施してもよい。また、トレンチ２２を形成した後に、上記の各工程を実施してもよい。
【実施例２】
【００３５】
実施例２のＭＯＳＦＥＴ１０ａでは、図１３に示すように、ｘ方向における最も外側に位置するトレンチ２２において、トレンチ２２の一方の側面（すなわち、半導体基板の中央側の側面）に接する位置のみにソース領域３０が配置されている。すなわち、本実施例のＭＯＳＦＥＴ１０ａは、ｘ方向における両端に形成されていたソース領域３０を有さない点が実施例１のＭＯＳＦＥＴ１０と異なっており、その他の構成は実施例１のＭＯＳＦＥＴ１０と同様である。
【００３６】
本実施例のＭＯＳＦＥＴ１０ａでは、ｘ方向において、最も外側に位置するソース領域３０の外側にトレンチ２２が形成されている。したがって、ＭＯＳＦＥＴ１０ａを製造する過程において、実施例１で述べたｎ型領域４０が形成された場合であっても、ｘ方向においてｎ型領域４０とソース領域３０とがトレンチ２２によって分離される。このため、ＭＯＳＦＥＴ１０ａでは、ソース領域３０と高濃度領域３４ａが短絡することをより抑制することができる。
【００３７】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００３８】
１０：ＭＯＳＦＥＴ、１２：半導体基板、１２ａ：上面、１２ｂ：下面、２２：トレンチ、２４：ゲート絶縁膜、２６：ゲート電極、２８：層間絶縁膜、３０：ソース領域、３２、ボディ領域、３２ａ：コンタクト領域、３２ｂ：メインボディ領域、３４：ドリフト領域、３４ａ：高濃度領域、３４ｂ：低濃度領域、３５：ドレイン領域、３６：底部領域、４０：ｎ型領域、７０：上部電極、７２：下部電極
【図１】
2020072202.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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