(57)【要約】      （修正有）【課題】発光素子の特性ばらつき、劣化に伴う電流値ばらつきを生じにくくする表示装置とその駆動方法を提供する。【解決手段】トランジスタと、容量素子１０６と、発光素子１０８と、ソース信号線１０１と、電流供給線１０７とを有し、前記発光素子は、前記トランジスタによって決定される電流値に応じた輝度で発光する表示装置の駆動方法であって、前記トランジスタのソースに第１の電位を入力する動作と、前記ソース信号線から、前記トランジスタのゲートに映像信号を入力する動作と、前記第１の電位と、前記映像信号とに応じて決定される電位差を、前記容量素子に保持し、前記トランジスタのソースの電位を第２の電位に変化させる動作とを含む。前記容量素子は、トランジスタのゲート・ソース間電圧を保持するため、トランジスタの第１の電極の電位が変化しても、ゲート・ソース間電圧を一定とすることにより電流値を一定とする。【選択図】図１
2020187364.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタと、
前記トランジスタと電気的に接続された発光素子と、
前記トランジスタと電気的に接続された容量素子と、を有し、
前記容量素子の第１の電極は、第１の方向に延在した領域を有する、発光装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタを有する半導体装置の構成に関する。本発明はまた、ガラス、
プラスチック等の絶縁体上に作製される薄膜トランジスタ(以後、ＴＦＴと表記する)を有
する半導体装置を含むアクティブマトリクス型の表示装置の構成に関する。また、このよ
うな表示装置を用いた電子機器に関する。
【背景技術】
【０００２】
近年、エレクトロルミネッセンス(Electro  Luminescence：ＥＬ)素子等を始めとした
発光素子を用いた表示装置の開発が活発化している。発光素子は、自らが発光するために
視認性が高く、液晶表示装置(ＬＣＤ)等において必要なバックライトを必要としないため
に薄型化に適しているとともに、視野角にほとんど制限が無い。
【０００３】
ここで、ＥＬ素子とは、電場を加えることで発生するルミネッセンスが得られる発光層
を有する素子を指す。この発光層においては、一重項励起状態から基底状態に戻る際の発
光(蛍光)と、三重項励起状態から基底状態に戻る際の発光(燐光)とがあるが、本発明にお
いて、発光装置とは、上述したいずれの発光形態であっても良い。
【０００４】
ＥＬ素子は、一対の電極(陽極と陰極)間に発光層が挟まれる形で構成され、通常、積層
構造をとっている。代表的には、イーストマン・コダック・カンパニーのＴａｎｇらが提
案した「陽極／正孔輸送層／発光層／電子輸送層／陰極」という積層構造が挙げられる。
この構造は非常に発光効率が高く、現在研究が進められているＥＬ素子の多くはこの構造
が採用されている。
【０００５】
また、これ以外にも、陽極と陰極との間に、「正孔注入層／正孔輸送層／発光層／電子
輸送層」または「正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層」の順に積
層する構造がある。本発明の発光装置に用いるＥＬ素子の構造としては、上述の構造のい
ずれを採用していても良い。また、発光層に対して蛍光性色素等をドーピングしても良い
。
【０００６】
本明細書においては、ＥＬ素子において、陽極と陰極との間に設けられる全ての層を総
称してＥＬ層と呼ぶ。よって、上述の正孔注入層、正孔輸送層、発光層、電子輸送層、電
子注入層は、全てＥＬ素子に含まれ、陽極、ＥＬ層、および陰極で構成される発光素子を
ＥＬ素子と呼ぶ。
【０００７】
図２(Ａ)(Ｂ)に、一般的な発光装置における画素の構成を示す。なお、代表的な発光装
置として、ＥＬ表示装置を例とする。図２(Ａ)(Ｂ)に示した画素は、ソース信号線２０１
、ゲート信号線２０２、スイッチング用ＴＦＴ２０３、駆動用ＴＦＴ２０４、容量素子（
容量手段）２０５、電流供給線２０６、ＥＬ素子２０７、電源線２０８を有している。図
２(Ａ)においては、駆動用ＴＦＴ２０４はＰチャネル型、図２(Ｂ)においては、駆動用Ｔ
ＦＴ２０４はＮチャネル型を用いている。スイッチング用ＴＦＴ２０３は、映像信号を画
素に入力する際のスイッチとして機能するＴＦＴであるので、ここではその極性は問わな
い。
【０００８】
各部の接続関係について説明する。ここで、ＴＦＴはゲート、ソース、ドレインの３端
子を有するが、ソース、ドレインに関しては、ＴＦＴの構造上、明確に区別が出来ない。
よって、素子間の接続について説明する際は、ソース、ドレインのうち一方を第１の電極
、他方を第２の電極と表記する。ＴＦＴのＯＮ、ＯＦＦについて、各端子の電位等(ある
ＴＦＴのゲート・ソース間電圧等)について説明が必要な際には、ソース、ドレイン等と
表記する。
【０００９】
また、本明細書において、ＴＦＴがＯＮしているとは、ＴＦＴのゲート・ソース間電圧
がそのしきい値を超え、ソース、ドレイン間に電流が流れる状態をいい、ＴＦＴがＯＦＦ
しているとは、ＴＦＴのゲート・ソース間電圧がそのしきい値を下回り、ソース、ドレイ
ン間に電流が流れていない状態をいう。
【００１０】
スイッチング用ＴＦＴ２０３のゲート電極は、ゲート信号線２０２に接続され、第１の
電極はソース信号線２０１に接続され、第２の電極は駆動用ＴＦＴ２０４のゲート電極に
接続されている。駆動用ＴＦＴ２０４の第１の電極は、電流供給線２０６に接続され、第
２の電極はＥＬ素子２０７の陽極(Ａｎｏｄｅ)に接続されている。ＥＬ素子２０７の陰極
(Ｃａｔｈｏｄｅ)は、電源線２０８に接続されている。電流供給線２０６と、電源線２０
８とは、互いに電位差を有している。また、駆動用ＴＦＴ２０４のゲート・ソース間電圧
を保持するために、駆動用ＴＦＴ２０４のゲート電極とある一定電位，例えば電流供給線
２０６との間に、容量素子２０５を設けても良い。
【００１１】
ゲート信号線２０２にパルスが入力されてスイッチング用ＴＦＴ２０３がＯＮすると、
ソース信号線２０１に出力されてきている映像信号は、駆動用ＴＦＴ２０４のゲート電極
へと入力される。入力された映像信号の電位に従って、駆動用ＴＦＴ２０４のゲート・ソ
ース間電圧が決定し、駆動用ＴＦＴ２０４のソース・ドレイン間を流れる電流(以下、ド
レイン電流と表記)が決定する。この電流はＥＬ素子２０７に供給されて発光する。
【００１２】
またＴＦＴ等を基板上に作り込み、画素部と周辺回路とを一体形成した表示装置は、小
型、軽量という利点を活かし、普及著しいモバイル機器に応用されている。反面、ＴＦＴ
の作製は、成膜、エッチングの繰り返しによる素子形成と、半導体に導電性を与えるため
の不純物元素の添加等、多くの工程を経てなされるため、工程削減による低コスト化が課
題となる。
【００１３】
そこで、画素部および周辺回路を、単一極性のＴＦＴによって構成すれば、不純物元素
の添加工程の一部を省略することが出来る。単一極性のＴＦＴを用いて構成した画素の例
としては、図８に示すものが提案されている（例えば、非特許文献１参照）。
【先行技術文献】
【非特許文献】
【００１４】
【非特許文献１】カニッキほか（J.Kanicki,J-H.Kim,J.Y.Nahm,Y.He,and R.Hattori）"アクティブＯＬＥＤにおけるアモルファスシリコン薄膜トランジスタ（Amorphous Silicon Thin-Film Transistors Based Active-Matrix Organic Light-Emitting Displays）"アジアディスプレイ/アイディーダブリュ(ASIA DISPLAY/IDW)2001 ｐ．３１５−３１８
【００１５】
図８に示した画素は、ソース信号線８０１、ゲート信号線８０２、スイッチング用ＴＦ
Ｔ８０３、駆動用ＴＦＴ８０４、アクティブ抵抗ＴＦＴ８０５、容量素子８０６、電流供
給線８０７、ＥＬ素子８０８、電源線８０９を有し、ＴＦＴ８０３〜８０５にはＮチャネ
ル型ＴＦＴを用いている。
【００１６】
スイッチング用ＴＦＴ８０３のゲート電極は、ゲート信号線８０２に接続され、第１の
電極は、ソース信号線８０１に接続され、第２の電極は、駆動用ＴＦＴ８０４のゲート電
極に接続されている。駆動用ＴＦＴ８０４の第１の電極は、ＥＬ素子８０８の陽極に接続
され、第２の電極は、アクティブ抵抗ＴＦＴ８０５の第１の電極に接続されている。アク
ティブ抵抗ＴＦＴ８０５のゲート電極および第２の電極は互いに接続され、電流供給線８
０７に接続されている。ＥＬ素子８０８の陰極は、電源線８０９に接続され、電流供給線
８０７とは互いに電位差を有する。容量素子８０６は、駆動用ＴＦＴ８０４のゲート電極
と電流供給線８０７との間に設けられ、駆動用ＴＦＴ８０４のゲート電極に印加される信
号の電位を保持する。
【発明の概要】
【発明が解決しようとする課題】
【００１７】
ここで図２(Ａ)、図８のように、駆動用ＴＦＴにＮチャネル型ＴＦＴを用いた場合の動
作について考える。図２(Ｃ)は、図２(Ａ)(Ｂ)に示した画素において、電流供給線２０６
−駆動用ＴＦＴ２０４−ＥＬ素子２０７−電源線２０８の構成部分のみを図示したもので
ある。駆動用ＴＦＴ２０４はＮチャネル型としているので、ＥＬ素子２０７の陽極に接続
されている側をソース、電流供給線に接続されている側をドレインとする。
【００１８】
今、電流供給線２０６の電位がＶDD、ＥＬ素子２０７の陽極の電位がＶA、同じく陰極
の電位がＶC、駆動用ＴＦＴ２０４のゲート電極の電位がＶSigであるとき、駆動用ＴＦＴ
２０４のゲート・ソース間電圧ＶGSは、ＶGS＝(ＶSig−ＶA)であり、ＥＬ素子２０７の陽
極・陰極間電圧ＶELは、ＶEL＝(ＶA−ＶC)である。
【００１９】
図２(Ｄ)は、駆動用ＴＦＴ２０４およびＥＬ素子２０７の電圧・電流特性を示したもの
である。駆動用ＴＦＴ２０４の電圧・電流曲線と、ＥＬ素子２０７の電圧・電流曲線との
交点が動作点であり、ＥＬ素子２０７を流れる電流値や、ＥＬ素子の陽極の電位ＶAが決
定する。今、ＥＬ素子２０７の電圧・電流曲線が２１１、ＴＦＴ２０４の電圧・電流曲線
が２１３で表されるとき、動作点は２１５にあたり、これによって電流値およびＶA＝ＶA
1が決定する。なお、このときの駆動用ＴＦＴ２０４のゲート・ソース間電圧ＶGSは、ＶG
S＝(ＶSig−ＶA1)で表される。
【００２０】
ＥＬ素子２０７が劣化した場合について考える。ＥＬ素子２０７が劣化すると、点灯開
始電圧が上昇して、曲線は右にシフトして２１２で示されるようになる。ここで、仮に駆
動用ＴＦＴ２０４が飽和領域で動作しており、かつＥＬ素子２０７の劣化によってゲート
・ソース間電圧が変化しないとすると、動作点は２１６に移る。つまり、ＶA＝ＶA2とな
る。この場合、駆動用ＴＦＴ２０４のソース・ドレイン間電圧が変化しても、電流値には
大きな変化はないため、それほど輝度も変わらない。ところが、今、駆動用ＴＦＴ２０４
にはＮチャネル型ＴＦＴを用いており、ＥＬ素子２０７の陽極に接続されている側がソー
スであるから、駆動用ＴＦＴ２０４のゲート・ソース間電圧ＶGSは、ＶGS＝(ＶSig−ＶA2
)と、小さくなってしまう。よってこのときの駆動用ＴＦＴ２０４の電圧・電流曲線は２
１４で示されるようになる。従って動作点は２１７となる。つまり、ＥＬ素子２０７の劣
化によって、駆動用ＴＦＴ２０４のソース電位が上昇し、ゲート・ソース間電圧が小さく
なってしまったため、電流値が大きく変化し、輝度低下につながる。
【００２１】
よって本発明においては、ＥＬ素子に電流を供給するための駆動用ＴＦＴにＮチャネル
型ＴＦＴを用いて構成し、かつ前述のようなＥＬ素子の劣化による不具合を解決すること
の出来る半導体装置を提供することを課題とする。
【課題を解決するための手段】
【００２２】
前述の課題の要点は、ＥＬ素子の劣化によって、ＥＬ素子の陽極の電位、すなわち駆動
用ＴＦＴのソース電位が上昇し、それに伴って駆動用ＴＦＴのゲート・ソース間電圧が小
さくなる点にあった。
【００２３】
ＥＬ素子が劣化した場合にも、電流値が変化しないようにするには、ＥＬ素子が劣化し
てＥＬ素子の陽極の電位が上昇したとしても、駆動用ＴＦＴのゲート・ソース間電圧に変
化が生じないようにする必要がある。
【００２４】
そこで本発明においては、ブートストラップ動作を応用した構成を画素に適用した。駆
動用ＴＦＴのゲート・ソース間に容量素子（電圧保持手段）を設け、ゲート電極に映像信
号が入力されている間は、ソースの電位をある値に固定する。
そして、映像信号の入力後、ゲート電極を浮遊状態とする。このとき、駆動用ＴＦＴのゲ
ート・ソース間電圧がしきい値を上回っていれば、駆動用ＴＦＴがＯＮし、容量素子は映
像信号の電位（ＶSig）と電源線の電位（ＶSS）との電位差を保持している。ここで、駆
動用ＴＦＴのソース電位の固定を解除してやると、ＥＬ素子（発光素子）に電流が流れて
、陽極の電位、すなわち駆動用ＴＦＴのソース電位が上昇する。すると、駆動用ＴＦＴの
ゲート・ソース間に配置された容量素子による結合によって、浮遊状態となっている駆動
用ＴＦＴのゲート電極の電位も同じだけ上昇することになる。よって、ＥＬ素子の劣化に
よって陽極の電位上昇の値が異なってくる場合にも、その上昇分をゲート電極の電位にそ
のまま上乗せし、駆動用ＴＦＴのゲート・ソース間電圧を一定とすることが出来る。
【００２５】
本発明の構成を以下に記す。
【００２６】
本発明の表示装置は、発光素子と、映像信号に基づく電圧を保持する電圧保持手段と、
少なくとも１つのスイッチング素子を介して前記発光素子及び前記電圧保持手段に接続さ
れる電源線と、を有する表示装置であって、前記電圧保持手段は前記発光素子に供給する
電流を制御する機能を有し、前記電流は前記映像信号の電位と前記電源線の電位との電位
差であることを特徴とする。
【００２７】
本発明の表示装置は、発光素子と、映像信号に基づく電圧を保持する電圧保持手段と、
前記電圧保持手段に接続されるスイッチング素子と、前記スイッチング素子に接続される
電源線と、前記発光素子及び前記電圧保持手段とに接続されるトランジスタと、前記トラ
ンジスタに接続される電流供給線と、を有する表示装置であって、前記電圧保持手段は前
記映像信号の電位と前記電源線の電位との電位差を保持し、且つ前記トランジスタのゲー
ト・ソース間電圧を制御し、前記トランジスタのゲート・ソース間電圧に基づく電流が前
記電流供給線から前記発光素子に供給されることを特徴とする。
【００２８】
本発明の表示装置は、発光素子と、映像信号に基づく電圧を保持する電圧保持手段と、
前記電圧保持手段と電源線との間に接続されるスイッチング素子と、前記スイッチング
素子に接続される電源線と、前記発光素子及び前記電圧保持手段とに接続されるトランジ
スタと、前記トランジスタに接続される電流供給線と、を有する表示装置であって、前記
電圧保持手段は前記映像信号の電位と前記電源線の電位との電位差を保持し、且つ前記ト
ランジスタのゲート・ソース間電圧を制御し、前記トランジスタのゲート・ソース間電圧
に基づく電流が前記電流供給線から前記発光素子に供給されることを特徴とする。
【００２９】
本発明の表示装置は、第１および第２のスイッチング素子と、トランジスタと、容量素
子と、発光素子とを有し、  前記第１のスイッチング素子の第１の電極はソース信号線と
、且つ第２の電極は前記トランジスタのゲート電極とそれぞれ電気的に接続され、前記ト
ランジスタの第１の電極は前記第２のスイッチング素子の第１の電極および、前記発光素
子の第１の電極と、且つ第２の電極は電流供給線とそれぞれ電気的に接続され、前記第２
のスイッチング素子の第２の電極は、第１の電源線と電気的に接続され、  前記発光素子
の第２の電極は、第２の電源線と電気的に接続され、前記容量素子は、前記トランジスタ
のゲート電極と第１の電極との間に設けられている画素を有することを特徴とする。
【００３０】
本発明の表示装置は、第１乃至第３のスイッチング素子と、トランジスタと、容量素子
と、発光素子とを有し、前記第１のスイッチング素子の第１の電極はソース信号線と、且
つ第２の電極は前記トランジスタのゲート電極とそれぞれ電気的に接続され、前記トラン
ジスタの第１の電極は前記第２のスイッチング素子の第１の電極および、前記発光素子の
第１の電極と、且つ第２の電極は電流供給線とそれぞれ電気的に接続され、前記第２のス
イッチング素子の第２の電極は、第１の電源線と電気的に接続され、  前記発光素子の第
２の電極は、第２の電源線と電気的に接続され、前記容量素子は、前記トランジスタのゲ
ート電極と第１の電極との間に設けられている画素を有することを特徴とする。
【００３１】
本発明の表示装置は、第１乃至第３のスイッチング素子と、トランジスタと、容量素子
と、発光素子とを有し、前記第１のスイッチング素子の第１の電極はソース信号線と、且
つ第２の電極は前記トランジスタのゲート電極とそれぞれ電気的に接続され、前記トラン
ジスタの第１の電極は前記第２のスイッチング素子の第１の電極および、前記発光素子の
第１の電極と、且つ第２の電極は電流供給線とそれぞれ電気的に接続され、前記第２のス
イッチング素子の第２の電極は、第１の電源線と電気的に接続され、前記発光素子の第２
の電極は、第２の電源線と電気的に接続され、前記容量素子は、前記トランジスタのゲー
ト電極と第１の電極との間に設けられ、前記第３のスイッチング素子の第１の電極は前記
トランジスタのゲート電極と、且つ第２の電極は前記トランジスタの第１の電極、前記第
２のスイッチング素子の第１の電極及び前記発光素子の第１の電極と、それぞれ電気的に
接続されている画素を有することを特徴とする。        
【００３２】
本発明の表示装置は、第１乃至第３のスイッチング素子と、トランジスタと、容量素子
と、発光素子とを有し、  前記第１のスイッチング素子の第１の電極はソース信号線と、
且つ第２の電極は前記トランジスタのゲート電極とそれぞれ電気的に接続され、前記トラ
ンジスタの第１の電極は前記第２のスイッチング素子の第１の電極および、前記発光素子
の第１の電極と、且つ第２の電極は電流供給線とそれぞれ電気的に接続され、前記第２の
スイッチング素子の第２の電極は、第１の電源線と電気的に接続され、前記発光素子の第
２の電極は、第２の電源線と電気的に接続され、前記容量素子は、前記トランジスタのゲ
ート電極と第１の電極との間に設けられ、前記第３のスイッチング素子の第１の電極は前
記発光素子の第１の電極と、且つ第２の電極は前記第１の電源線と電気的に接続されてい
る画素を有することを特徴とする。
【００３３】
本発明の表示装置は、前記トランジスタの導電型がＮチャネル型であるとき、前記電流
供給線Ｖ1、前記第１の電源線の電圧Ｖ2、前記第２の電源線電圧Ｖ3はＶ1＞Ｖ2、かつＶ1
＞Ｖ3であってもよい。更に、Ｖ2＜Ｖ3であっても良い。
【００３４】
また本発明の表示装置は、前記トランジスタの導電型がＰチャネル型であるとき、前記
電流供給線Ｖ1、前記第１の電源線の電位Ｖ2、前記第２の電源線の電位Ｖ3はＶ1＜Ｖ2、
かつＶ1＜Ｖ3であってもよい。更に、Ｖ2＞Ｖ3であっても良い。
【００３５】
本発明の表示装置は、ソース信号線と、ゲート信号線と、電流供給線と、第１乃至第３
のトランジスタと、容量素子と、発光素子とを有する画素がマトリクス状に設けられた表
示装置であって、前記第１のトランジスタのゲート電極は前記第１のゲート信号線と電気
的に接続され、第１の電極は前記第２のトランジスタの第１の電極及び前記発光素子の第
１の電極と電気的に接続され、第２の電極は第１の電源線、及び当該画素を含まない行に
設けられたゲート信号線のいずれかと電気的に接続され、前記第２のトランジスタのゲー
ト電極は、前記第３のトランジスタの第１の電極と電気的に接続され、第２の電極は、前
記電流供給線と電気的に接続され、前記第３のトランジスタのゲート電極は、前記第２の
ゲート信号線と電気的に接続され、第２の電極は、前記ソース信号線と電気的に接続され
、前記発光素子の第２の電極は第２の電源線と電気的に接続され、前記容量素子は前記第
２のトランジスタのゲート電極と第１の電極との間に設けられていることを特徴とする。
【００３６】
本発明の表示装置は、ソース信号線と、第１および第２のゲート信号線と、電流供給線
と、第１乃至第３のトランジスタと、容量素子と、発光素子とを有する画素がマトリクス
状に設けられた表示装置であって、前記第１のトランジスタのゲート電極は前記第１のゲ
ート信号線と電気的に接続され、第１の電極は前記第２のトランジスタの第１の電極及び
前記発光素子の第１の電極と電気的に接続され、第２の電極は第１の電源線、及び当該画
素を含まない行に設けられた第１のゲート信号線若しくは第２のゲート信号線のいずれか
と電気的に接続され、前記第２のトランジスタのゲート電極は、前記第３のトランジスタ
の第１の電極と電気的に接続され、第２の電極は、前記電流供給線と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、
第２の電極は、前記ソース信号線と電気的に接続され、前記発光素子の第２の電極は第２
の電源線と電気的に接続され、前記容量素子は前記第２のトランジスタのゲート電極と第
１の電極との間に設けられていることを特徴とする。
【００３７】
本発明の表示装置は、ソース信号線と、第１乃至第３のゲート信号線と、電流供給線と
、第１乃至第４のトランジスタと、容量素子と、発光素子とを有する画素がマトリクス状
に設けられた表示装置であって、前記第１のトランジスタのゲート電極は、前記第１のゲ
ート信号線と電気的に接続され、第１の電極は、前記第２のトランジスタの第１の電極お
よび、前記発光素子の第１の電極と電気的に接続され、第２の電極は、第１の電源線、当
該画素を含まない行に設けられた第１乃至第３のゲート信号線、及び当該画素を含む行に
設けられた第２のゲート信号線若しくは第３のゲート信号線のいずれかと電気的に接続さ
れ、前記第２のトランジスタのゲート電極は前記第３のトランジスタの第１の電極と電気
的に接続され、第２の電極は前記電流供給線と電気的に接続され、前記第３のトランジス
タのゲート電極は前記第２のゲート信号線と電気的に接続され、第２の電極は前記ソース
信号線と電気的に接続され、前記発光素子の第２の電極は第２の電源線と電気的に接続さ
れ、前記容量素子は、前記第２のトランジスタのゲート電極と第１の電極との間に設けら
れ、前記第４のトランジスタのゲート電極は前記第３のゲート信号線と電気的に接続され
、第１の電極は前記第２のトランジスタのゲート電極と電気的に接続され、第２の電極は
前記第２のトランジスタの第１の電極、前記第１の電源線及び前記第２の電源線のいずれ
かと電気的に接続されていることを特徴とする。
【００３８】
本発明の表示装置は、ソース信号線と、第１および第２のゲート信号線と、電流供給線
と、第１乃至第４のトランジスタと、容量素子と、発光素子とを有する画素がマトリクス
状に設けられた表示装置であって、前記第１のトランジスタのゲート電極は前記第１のゲ
ート信号線と電気的に接続され、第１の電極は前記第２のトランジスタの第１の電極及び
前記発光素子の第１の電極と電気的に接続され、第２の電極は第１の電源線、当該画素を
含まない行に設けられた第１のゲート信号線若しくは第２のゲート信号線、及び当該画素
を含む行に設けられた第２のゲート信号線のいずれかと電気的に接続され、前記第２のト
ランジスタのゲート電極は、前記第３のトランジスタの第１の電極と電気的に接続され、
第２の電極は前記電流供給線と電気的に接続され、前記第３のトランジスタのゲート電極
は、前記第１のゲート信号線と電気的に接続され、第２の電極は前記ソース信号線と電気
的に接続され、前記発光素子の第２の電極は、第２の電源線と電気的に接続され、前記容
量素子は、前記第２のトランジスタのゲート電極と第１の電極との間に設けられ、前記第
４のトランジスタのゲート電極は前記第２のゲート信号線と電気的に接続され、第１の電
極は前記第２のトランジスタのゲート電極と電気的に接続され、第２の電極は、前記第２
のトランジスタの第１の電極、前記第１の電源線、及び前記第２の電源線のいずれかと電
気的に接続されていることを特徴とする。
【００３９】
本発明の表示装置は、ソース信号線と、第１乃至第３のゲート信号線と、電流供給線と
、第１乃至第４のトランジスタと、容量素子と、発光素子とを有する画素がマトリクス状
に設けられた表示装置であって、前記第１のトランジスタのゲート電極は、前記第１のゲ
ート信号線と電気的に接続され、第１の電極は前記第２のトランジスタの第１の電極及び
前記発光素子の第１の電極と電気的に接続され、第２の電極は第１の電源線、当該画素を
含まない行に設けられた第１乃至第３のゲート信号線、及び当該画素を含む行に設けられ
た第２のゲート信号線若しくは第３のゲート信号線のいずれかと電気的に接続され、前記
第２のトランジスタのゲート電極は前記第３のトランジスタの第１の電極と電気的に接続
され、第２の電極は前記電流供給線と電気的に接続され、前記第３のトランジスタのゲー
ト電極は前記第２のゲート信号線と電気的に接続され、第２の電極は前記ソース信号線と
電気的に接続され、前記発光素子の第２の電極は第２の電源線と電気的に接続され、前記
容量素子は前記第２のトランジスタのゲート電極と第１の電極との間に設けられ、前記第
４のトランジスタのゲート電極は前記第３のゲート信号線と電気的に接続され、第１の電
極は前記発光素子の第１の電極と電気的に接続され、第２の電極は前記第１の電源線と電
気的に接続されていることを特徴とする。
【００４０】
本発明の表示装置は、ソース信号線と、第１および第２のゲート信号線と、電流供給線
と、第１乃至第４のトランジスタと、容量素子と、発光素子とを有する画素がマトリクス
状に設けられた表示装置であって、前記第１のトランジスタのゲート電極は前記第１のゲ
ート信号線と電気的に接続され、第１の電極は前記第２のトランジスタの第１の電極及び
前記発光素子の第１の電極と電気的に接続され、第２の電極は第１の電源線、当該画素を
含まない行に設けられた第１乃至第３のゲート信号線、及び当該画素を含む行に設けられ
た第２のゲート信号線若しくは第３のゲート信号線のいずれかと電気的に接続され、前記
第２のトランジスタのゲート電極は前記第３のトランジスタの第１の電極と電気的に接続
され、第２の電極は前記電流供給線と電気的に接続され、前記第３のトランジスタのゲー
ト電極は前記第１のゲート信号線と電気的に接続され、第２の電極は前記ソース信号線と
電気的に接続され、前記発光素子の第２の電極は前記電流供給線と互いに電位差を有する
第２の電源と電気的に接続され、前記容量素子は前記第２のトランジスタのゲート電極と
第１の電極との間に設けられ、前記第４のトランジスタのゲート電極は前記第２のゲート
信号線と電気的に接続され、第１の電極は前記発光素子の第１の電極と電気的に接続され
、第２の電極は前記第１の電源線と電気的に接続されていることを特徴とする。
【００４１】
本発明の表示装置は、ソース信号線と、第１乃至第３のゲート信号線と、電流供給線と
、第１乃至第４のトランジスタと、容量素子と、発光素子とを有する画素がマトリクス状
に設けられた表示装置であって、前記第１のトランジスタのゲート電極は前記第１のゲー
ト信号線と電気的に接続され、第１の電極は前記第２のトランジスタの第１の電極及び前
記発光素子の第１の電極と電気的に接続され、第２の電極は第１の電源線、当該画素を含
まない行に設けられた第１乃至第３のゲート信号線、及び当該画素を含む行に設けられた
第２のゲート信号線若しくは第３のゲート信号線のいずれかと電気的に接続され、前記第
２のトランジスタのゲート電極は前記第３のトランジスタの第１の電極と電気的に接続さ
れ、第２の電極は前記電流供給線と電気的に接続され、前記第３のトランジスタのゲート
電極は前記第２のゲート信号線と電気的に接続され、第２の電極は前記ソース信号線と電
気的に接続され、前記発光素子の第２の電極は第２の電源線と電気的に接続され、前記容
量素子は、前記第２のトランジスタのゲート電極と第１の電極との間に設けられ、前記第
２のトランジスタのゲート電極と第１の電極との間の電圧を保持し、前記第４のトランジ
スタは、前記第２のトランジスタの第２の電極と前記電流供給線との間、又は前記第２の
トランジスタの第１の電極と前記発光素子の第１の電極との間に配置され、当該第４のト
ランジスタのゲート電極は前記第３のゲート信号線と電気的に接続されていることを特徴
とする。
【００４２】
本発明の表示装置は、ソース信号線と、第１および第２のゲート信号線と、電流供給線
と、第１乃至第４のトランジスタと、容量素子と、発光素子とを有する画素がマトリクス
状に設けられた表示装置であって、前記第１のトランジスタのゲート電極は前記第１のゲ
ート信号線と電気的に接続され、第１の電極は前記第２のトランジスタの第１の電極及び
前記発光素子の第１の電極と電気的に接続され、第２の電極は第１の電源線、当該画素を
含まない行に設けられた第１のゲート信号線若しくは第２のゲート信号線、及び当該画素
を含む行に設けられた第２のゲート信号線のいずれかと電気的に接続され、前記第２のト
ランジスタのゲート電極は前記第３のトランジスタの第１の電極と電気的に接続され、第
２の電極は前記電流供給線と電気的に接続され、前記第３のトランジスタのゲート電極は
前記第１のゲート信号線と電気的に接続され、第２の電極は前記ソース信号線と電気的に
接続され、前記発光素子の第２の電極は第２の電源線と電気的に接続され、前記容量素子
は前記第２のトランジスタのゲート電極と第１の電極との間に設けられ、前記第２のトラ
ンジスタのゲート電極と第１の電極との間の電圧を保持し、前記第４のトランジスタは、
前記第２のトランジスタの第２の電極と前記電流供給線との間、又は前記第２のトランジ
スタの第１の電極と前記発光素子の第１の電極との間に配置され、当該第４のトランジス
タのゲート電極は前記第３のゲート信号線と電気的に接続されていることを特徴とする。
【００４３】
本発明の表示装置において、前記第１および第３のトランジスタは同一導電型であって
も良い。
【００４４】
本発明の表示装置において、前記画素に含まれるトランジスタは同一導電型であっても
良い。
【００４５】
本発明の表示装置において、前記第２のトランジスタの導電型がＮチャネル型であると
き、前記電流供給線の電位Ｖ1、前記第１の電源線の電位Ｖ2、前記第２の電源線の電位Ｖ
3は、Ｖ1＞Ｖ2、かつＶ1＞Ｖ3であっても良い。更に、Ｖ2＞Ｖ3であっても良い。
【００４６】
本発明の表示装置は、前記第２のトランジスタの導電型がＰチャネル型であるとき、前
記電流供給線の電位Ｖ1、前記第１の電源線の電位Ｖ2、前記第２の電源線の電位Ｖ3は、
Ｖ1＜Ｖ2、かつＶ1＜Ｖ3であっても良い。更に、Ｖ2＜Ｖ3であっても良い。
【００４７】
本発明の表示装置の駆動方法は、第１および第２のスイッチング素子と、トランジスタ
と、容量素子と、発光素子とを有し、前記第１のスイッチング素子の第１の電極はソース
信号線と電気的に接続され、第２の電極は前記トランジスタのゲート電極と電気的に接続
され、前記トランジスタの第１の電極は前記第２のスイッチング素子の第１の電極及び前
記発光素子の第１の電極と電気的に接続され、第２の電極は電流供給線と電気的に接続さ
れ、前記第２のスイッチング素子の第２の電極は第１の電源線と電気的に接続され、前記
発光素子の第２の電極は第２の電源線と電気的に接続され、前記容量素子は、前記トラン
ジスタのゲート電極と第１の電極との間に設けられている画素を有する表示装置の駆動方
法であって、前記第１および第２のスイッチング素子を導通し、前記ソース信号線から前
記トランジスタに映像信号を入力し、かつ前記トランジスタの第１の電極の電位を固定し
、前記第１および第２のスイッチング素子を非導通として、前記トランジスタのゲート電
極を浮遊状態とし、前記トランジスタのゲート電極に印加された電位に応じた電流を前記
発光素子に供給し、前記容量素子により、前記トランジスタのゲート・ソース間電圧を保
持し、前記トランジスタの第１の電極の電位変化量と、前記トランジスタのゲート電極の
電位変化量とを等しくすることを特徴とする。
【００４８】
本発明の表示装置の駆動方法は、第１乃至第３のスイッチング素子と、トランジスタと
、容量素子と、発光素子とを有し、前記第１のスイッチング素子の第１の電極はソース信
号線と電気的に接続され、第２の電極は前記トランジスタのゲート電極と電気的に接続さ
れ、前記トランジスタの第１の電極は前記第２のスイッチング素子の第１の電極及び前記
発光素子の第１の電極と電気的に接続され、第２の電極は電流供給線と電気的に接続され
、前記第２のスイッチング素子の第２の電極は第１の電源線と電気的に接続され、前記発
光素子の第２の電極は第２の電源線と電気的に接続され、前記容量素子は、前記トランジ
スタのゲート電極と第１の電極との間に設けられ、前記第３のスイッチング素子の第１の
電極は、前記トランジスタのゲート電極と電気的に接続され、第２の電極は前記トランジ
スタの第１の電極、前記第１の電源線及び前記第２の電源線のいずれかと電気的に接続さ
れている画素を有する表示装置の駆動方法であって、前記第１および第２のスイッチング
素子を導通し、前記ソース信号線から前記トランジスタに映像信号を入力し、かつ前記ト
ランジスタの第１の電極の電位を固定し、前記第１および第２のスイッチング素子を非導
通として、前記トランジスタのゲート電極を浮遊状態とし、前記トランジスタのゲート電
極に印加された電位に応じた電流を前記発光素子に供給し、前記容量素子により、前記ト
ランジスタのゲート・ソース間電圧を保持し、前記トランジスタの第１の電極の電位変化
量と、前記トランジスタのゲート電極の電位変化量とを等しくし、前記第３のスイッチン
グ素子を導通して、前記トランジスタのゲート・ソース間電圧をしきい値電圧の絶対値以
下とし、前記発光素子への電流の供給を停止することを特徴とする。
【００４９】
本発明の表示装置の駆動方法は、第１乃至第３のスイッチング素子と、トランジスタと
、容量素子と、発光素子とを有し、前記第１のスイッチング素子の第１の電極はソース信
号線と電気的に接続され、第２の電極は前記トランジスタのゲート電極と電気的に接続さ
れ、前記トランジスタの第１の電極は前記第２のスイッチング素子の第１の電極及び前記
発光素子の第１の電極と電気的に接続され、第２の電極は電流供給線と電気的に接続され
、前記第２のスイッチング素子の第２の電極は、第１の電源線と電気的に接続され、  前
記発光素子の第２の電極は、第２の電源線と電気的に接続され、前記容量素子は、前記ト
ランジスタのゲート電極と第１の電極との間に設けられ、前記第３のスイッチング素子の
第１の電極は、前記発光素子の第１の電極と電気的に接続され、第２の電極は前記第１の
電源線と電気的に接続されている画素を有する表示装置の駆動方法であって、前記第１お
よび第２のスイッチング素子を導通し、前記ソース信号線から前記トランジスタへ前記映
像信号を入力し、かつ前記トランジスタの第１の電極の電位を固定し、前記第１および第
２のスイッチング素子を非導通として、前記トランジスタのゲート電極を浮遊状態とし、
前記トランジスタのゲート電極に印加された電位に応じた電流を前記発光素子に供給し、
前記容量素子により、前記トランジスタのゲート・ソース間電圧を保持し、前記トランジ
スタの第１の電極の電位変化量と、前記トランジスタのゲート電極の電位変化量とを等し
くし、前記第３のスイッチング素子を導通して、前記トランジスタのゲート・ソース間電
圧をしきい値電圧の絶対値以下とし、前記発光素子への電流の供給を停止することを特徴
とする。
【００５０】
本発明の表示装置の駆動方法は、第１乃至第３のスイッチング素子と、トランジスタと
、容量素子と、発光素子とを有し、前記第１のスイッチング素子の第１の電極はソース信
号線と電気的に接続され、第２の電極は前記トランジスタのゲート電極と電気的に接続さ
れ、前記トランジスタの第１の電極は、前記第２のスイッチング素子の第１の電極及び前
記発光素子の第１の電極と電気的に接続され、第２の電極は前記第３のスイッチング素子
を介して電流供給線と電気的に接続され、前記第２のスイッチング素子の第２の電極は、
第１の電源線と電気的に接続され、前記発光素子の第２の電極は第２の電源線と電気的に
接続され、前記容量素子は、前記トランジスタのゲート電極と第１の電極との間に設けら
れている画素を有する表示装置の駆動方法であって、前記第１および第２のスイッチング
素子を導通し、前記ソース信号線から前記トランジスタに映像信号を入力し、かつ前記ト
ランジスタの第１の電極の電位を固定し、  前記第１および第２のスイッチング素子を非
導通として、前記トランジスタのゲート電極を浮遊状態とし、前記第３のスイッチング素
子を導通して、前記トランジスタのゲート電極に印加された電位に応じた電流を前記発光
素子に供給し、前記容量素子により、前記トランジスタのゲート・ソース間電圧を保持し
、前記トランジスタの第１の電極の電位変化量と、前記トランジスタのゲート電極の電位
変化量とを等しくし、前記第３のスイッチング素子を非導通として、前記発光素子への電
流の供給を停止することを特徴とする。
【００５１】
また本発明おいて、スイッチング素子はトランジスタを使用することができる。そして
本発明のトランジスタとしては、薄膜トランジスタ（ＴＦＴ）又はＳＯＩ技術を用いて形
成されたトランジスタとすることができる。そして、活性層に有機物を利用したトランジ
スタ、多結晶半導体を用いたものでも、非晶質半導体を用いたものでもよい。例えば、ポ
リシリコンを用いたＴＦＴや、アモルファスシリコンを用いたＴＦＴを用いることが可能
である。
【発明の効果】
【００５２】
本発明によって、単極性のＴＦＴ、特に素子としての電気的特性に優れるＮチャネル型
ＴＦＴを用いて構成した半導体装置において、ＥＬ素子の劣化による駆動用ＴＦＴのゲー
ト・ソース間電圧の変動を生じない構成とし、よってＥＬ素子が劣化した場合にも輝度の
低下を生じにくくすることが可能となった。また、本発明で提案した構成は、特に複雑な
構成とすることもなく、画素を構成する素子数を大きく増加させるものでもないため、開
口率の低下等のデメリットを負うことなく、適用出来るため、大変有用であるといえる。
【図面の簡単な説明】
【００５３】
【図１】本発明の一実施形態と、その動作を説明する図。
【図２】従来構成でＴＦＴを単極性化した場合の動作を説明する図。
【図３】図１の構成による回路の動作を説明する図。
【図４】本発明の一実施形態と、その動作を説明する図。
【図５】本発明の一実施形態と、その動作を説明する図。
【図６】本発明の一実施形態と、その動作を説明する図。
【図７】駆動用ＴＦＴのゲート電極およびソース領域周辺の電位の変化について、本発明と従来例とを比較する図。
【図８】単極性のＴＦＴによって構成された画素の一例を紹介する図。
【図９】本発明の一実施形態を示す図。
【図１０】時間階調方式について説明する図。
【図１１】時間階調方式について説明する図。
【図１２】本発明の一実施形態と、その動作を説明する図。
【図１３】半導体装置の作製工程について説明する図。
【図１４】半導体装置の作製工程について説明する図。
【図１５】半導体装置の上面図および断面図。
【図１６】アナログ映像信号を用いて表示を行う半導体装置の構成を示す図。
【図１７】図１６の装置におけるソース信号線駆動回路およびゲート信号線駆動回路の例を示す図。
【図１８】デジタル映像信号を用いて表示を行う半導体装置の構成を示す図。
【図１９】図１８の装置におけるソース信号線駆動回路の例を示す図。
【図２０】本発明が適用可能な電子機器の例を示す図。
【図２１】本発明の一実施形態と、その動作を説明する図。
【図２２】本発明の画素構成の上面図を示す図。
【発明を実施するための形態】
【００５４】
[実施の形態１]  図１(Ａ)に、本発明の実施の一形態を示す。本発明の画素は、ソース
信号線１０１、ゲート信号線１０２、第１乃至第３のＴＦＴ１０３〜１０５、容量素子１
０６、電流供給線１０７、ＥＬ素子１０８、電源線１０９、１１０（第１の電源線、第２
の電源線）とを有する。ＴＦＴ１０３のゲート電極は、ゲート信号線１０２に接続され、
第１の電極は、ソース信号線１０１に接続され、第２の電極は、ＴＦＴ１０４のゲート電
極に接続されている。ＴＦＴ１０４の第１の電極は、電流供給線１０７に接続され、第２
の電極は、ＴＦＴ１０５の第１の電極および、ＥＬ素子の第１の電極に接続されている。
ＴＦＴ１０５のゲート電極は、ゲート信号線１０２に接続され、第２の電極は、電源線１
１０に接続されている。ＥＬ素子１０８の第２の電極は、電源線１０９に接続されている
。容量素子１０６は、ＴＦＴ１０４のゲート電極と第２の電極との間に設けられ、ＴＦＴ
のゲート・ソース間電圧を保持する。
【００５５】
今、ＴＦＴ１０３〜１０５はいずれもＮチャネル型ＴＦＴであり、そのゲート・ソース
間電圧がしきい値を上回ったとき、ＯＮするものとする。また、ＥＬ素子１０８において
は、第１の電極を陽極、第２の電極を陰極とし、陽極の電位をＶA、陰極の電位、すなわ
ち電源線１０９の電位をＶCとする。さらに、電流供給線１０７の電位をＶDDとし、電源
線１１０の電位をＶSSとする。映像信号の電位はＶSigとする。
【００５６】
回路の動作について、図１および図３を用いて説明する。ここで、ＴＦＴ１０４のゲー
ト(Ｇ)、ソース(Ｓ)、ドレイン(Ｄ)を図３(Ａ)のように定義する。
【００５７】
ある行において、ゲート信号線１０２が選択されてＴＦＴ１０３、１０５がＯＮする。
ソース信号線１０１より、映像信号が図３(Ａ)に示すように、ＴＦＴ１０４のゲート電極
に入力されて、その電位がＶSigとなる。一方、ＴＦＴ１０５がＯＮしているので、ＶA＝
ＶSSとなる。このとき、ＶSS≦ＶCとしておくと、映像信号の書き込み時にはＥＬ素子１
０８に電流が流れない。ただし、ＶSS＞ＶCとなっており、ＥＬ素子１０８に電流が流れ
ても構わない。ここで重要となるのは、ＶAが一定電位に固定されていることである。こ
の動作により、容量素子１０６の両電極間の電圧は、(ＶSig−ＶSS)となる。やがて、ゲ
ート信号線１０２の選択期間が終了し、ＴＦＴ１０３、１０５がＯＦＦすると、容量素子
１０６に貯まった電荷の移動経路がなくなり、ＴＦＴ１０４のゲート・ソース間電圧(ＶS
ig−ＶSS)が保持される(図３(Ｂ))。
【００５８】
ここで、(ＶSig−ＶSS)がＴＦＴ１０４のしきい値を上回っているとき、ＴＦＴ１０４
がＯＮして電流供給線１０７からＥＬ素子に電流が流れ始めて発光が始まり(図３(Ｃ))、
ＴＦＴ１０４のソース電位が上昇する。このとき、ＴＦＴ１０４のゲート電極は浮遊状態
にあり、容量素子１０６によって、ＴＦＴ１０４のゲート・ソース間電圧が保持されてい
るので、ソース電位の上昇に伴って、ゲート電極の電位も上昇する。このとき、ＴＦＴ１
０４、１０５においては、そのゲート電極と半導体層(ソース領域あるいはドレイン領域)
との間には容量成分が存在するが、容量素子１０６の容量値を、当該容量成分に対して十
分に支配的としておくことにより、ＴＦＴ１０４のソース電位の上昇幅と、ＴＦＴ１０４
のゲート電位の上昇幅とをおおむね等しくすることが出来る。
【００５９】
これらの動作を踏まえ、図１(Ｂ)を用いてＥＬ素子の劣化の有無による動作について考
える。図１(Ｂ)において、１５１はゲート信号線１０２の電位、１５２、１５３はＴＦＴ
１０４のゲート電極の電位ＶG、１５４、１５５はＥＬ素子１０８の陽極ＶAすなわちＴＦ
Ｔ１０４のソース電位、１５６はＴＦＴ１０４のゲート・ソース間電圧ＶGSをそれぞれ模
式的に表したものである。
【００６０】
今、図１(Ｂ)に(ｉ)で示した区間において、ゲート信号線１０２が選択され、Ｈレベル
となる。よってこの区間では、映像信号の書き込みが行われてＴＦＴ１０４のゲート電位
ＶGが上昇する。また、ＴＦＴ１０５がＯＮしているので、ＥＬ素子１０８の陽極の電位
ＶA、つまりＴＦＴ１０４のソース電位は、ＶSSに等しくなる。よって、ＴＦＴ１０４の
ゲート・ソース間電圧ＶGSが大きくなる。またこの区間では、ＶA＝ＶSS＜ＶCとなってい
る場合には、映像信号ＶSigの値に関係なく、ＥＬ素子１０８は発光しない。
【００６１】
(ii)で示したタイミングにおいて、ゲート信号線１０２の選択が終了してＬレベルとな
り、ＴＦＴ１０３、１０５がＯＦＦする。このときのＶGS＝(ＶSig−ＶA)が、容量素子１
０６に保持される。
【００６２】
続いて、(iii)で示した区間に入り、発光が始まる。このとき、ＴＦＴ１０４のゲート
・ソース間電圧ＶGSがそのしきい値を上回っていれば、ＴＦＴ１０４がＯＮしてドレイン
電流が流れ、ＥＬ素子１０８が発光する。同時に、ＴＦＴ１０４のソース電位も上昇する
。ここで、前述のとおり、ＴＦＴ１０４のゲート電極は浮遊状態となっており、ＴＦＴ１
０４のソース電位の上昇と同様に上昇する。
【００６３】
ここで、ＥＬ素子１０８が劣化した場合を考える。ＥＬ素子が劣化すると、前述のとお
りある値の電流をＥＬ素子１０８に流そうとするとき、陽極・陰極間の電圧が大きくなる
ため、１５５で示すようにＶAが上昇する。しかし本発明の場合、ＶAの上昇分だけ、ＶG
も上昇するため、結果としてＶGSに変化がないことがわかる。
【００６４】
一方、図７に示すように、図２(Ｂ)に示したような従来の構成の場合、一旦映像信号が
入力されてその電位がＶSigとなると、その後ＴＦＴ２０４のゲート電位ＶGは変化しない
。よって、ＥＬ素子２０７が劣化してＶAが上昇すると、ＴＦＴ２０４のゲート・ソース
間電圧は劣化前よりも小さくなってしまう（図７（Ｇ）（Ｈ））。このような場合、ＴＦ
Ｔ２０４を飽和領域で動作させたとしても、動作点における電流値は変化してしまうこと
になる。よって、ＥＬ素子２０７が劣化し、電圧・電流特性が変化すると、ＥＬ素子２０
７に流れる電流が小さくなり、輝度が低下する。
【００６５】
以上のように、本発明においては、ＥＬ素子の劣化に対しても電流値に変化を与えない
ようにして、ＥＬ素子の劣化の影響を除去することが出来る。
【００６６】
また、電源線の電位ＶSS、ＶCはいずれも任意に設定出来るので、ＶSS＜ＶCとしておく
ことによって、ＥＬ素子に逆バイアスを印加することも容易である。
【００６７】
なお、ＴＦＴ１０３、１０５は、単なるスイッチング素子として機能すればよく、その
極性は問わない。すなわち、画素を構成するＴＦＴを全て単極性としても正常動作が可能
となる。図１においては、ＴＦＴ１０３、１０５を同極性とし、ゲート信号線１０２のみ
によって制御しているが、異なる第１、第２のゲート信号線を用いて、それぞれのＴＦＴ
を制御するようにしても良い。この場合はＴＦＴ１０３、１０５が互いに極性が異なって
いても構わない。ただし、画素の開口率等を考えると、配線数は可能な限り少ない本数と
するのが望ましい。
【００６８】
[実施の形態２]  図１に示した構成によると、画素部に引き回す配線は、ソース信号線
、ゲート信号線、電流供給線(ＶDD)、電源線(ＶC)、電源線(ＶSS)の５本を必要としてい
た。本実施形態においては、配線を共用することによって１画素あたりの配線の本数を減
らし、高開口率化を得られる構成について説明する。
【００６９】
図９に、本実施形態の構成を示す。実施形態１と異なる点は、ＴＦＴ９０６の第２の電
極が電源線(ＶSS)に接続されていたのに対し、本実施形態では、次行のゲート信号線に接
続されている点のみである。点線枠９００で示された画素がｉ行目であるとすると、ＴＦ
Ｔ９０６の第２の電極は、ｉ＋１行目のゲート信号線に接続されている。
【００７０】
ゲート信号線を選択するパルスの条件としては、Ｈレベルのときは、ＴＦＴ９０４のゲ
ート・ソース間電圧が十分にしきい値を上回ればよい。すなわち、映像信号ＶSigの最大
値に対し、さらにしきい値分以上高い電位であれば良い。これに対し、Ｌレベルのときは
、ＴＦＴ９０４が確実にＯＦＦする電位であれば良い。よって、ゲート信号線において、
Ｌレベルの電位をＶSSに等しくしておく。
【００７１】
ｉ行目のゲート信号線が選択されてＨレベルとなり、ＴＦＴ９０４、９０６がＯＮする
とき、ｉ＋１行目のゲート信号線はまだ選択されていない。すなわちＬレベルであり、そ
の電位はＶSSである。よって、ＴＦＴ９０６を介して、ＥＬ素子の陽極の電位ＶAは、実
施形態と同じくＶSSに等しくなる。よって、本実施形態に従って配線を共用した場合にも
、実施形態１と同様の動作を得ることが出来る。
【００７２】
なお、ｉ行目のゲート信号線が選択されてＨレベルとなり、ＴＦＴ９０６がＯＮしてい
る期間に、一定の電位ＶSSを与えることの出来る場所であれば、ＴＦＴ９０６の第２の電
極の接続先は、ｉ＋１行目のゲート信号線に限定されず、例えばｉ−１行目のゲート信号
線であっても良いし、それ以外であっても良い。隣接行の信号線を共用する場合には、当
該信号線のパルスが互いに重ならないようにするのが望ましい。
【００７３】
また、実施形態１に記載したように、ＴＦＴ９０４、９０６は単なるスイッチング素子
として機能すればよいので、その極性は問わず、図９のように、１本のゲート信号線９０
２によって制御されることに限定はしない。
【００７４】
[実施の形態３]  駆動用ＴＦＴのゲート・ソース間電圧を制御して、ＥＬ素子に流れる
電流値をアナログ量で制御して表示を行う方式をアナログ階調方式と呼ぶ。これに対し、
ＥＬ素子を輝度１００％、０％の２つの状態のみで駆動するデジタル階調方式が提案され
ている。この方式では、白、黒の２階調しか表現出来ないが、ＴＦＴの特性ばらつきの影
響を受けにくいというメリットがある。デジタル階調方式によって多階調化を図るには、
時間階調方式と組み合わせた駆動方法を用いる。時間階調方式とは、素子が発光している
時間の長短によって、階調を表現する方法である。
【００７５】
デジタル階調方式と時間階調方式とを組み合わせた場合、図１０(Ａ)に示すように、１
フレーム期間を複数のサブフレーム期間に分割する。各サブフレーム期間は、図１０(Ｂ)
に示すように、アドレス(書き込み)期間と、サステイン(発光)期間と、消去期間とを有す
る。表示ビット数に応じた数のサブフレーム期間を設け、各サブフレーム期間におけるサ
ステイン(発光)期間の長さを、２(n-1)：２(n-2)：・・・：２：１とし、各サステイン(
発光)期間でＥＬ素子の発光、もしくは非発光の選択をし、ＥＬ素子が発光している合計
期間の長さの差を利用して階調表現を行う。発光している期間が長ければ輝度が高く、短
ければ輝度が低くなる。なお、図１０においては４ビット階調の例を示しており、１フレ
ーム期間は４つのサブフレーム期間に分割され、サステイン(発光)期間の組み合わせによ
って、２4＝１６階調を表現出来る。なお、サステイン期間の長さの比は、特に２のべき
乗の比としなくても、階調表現は可能である。また、あるサブフレーム期間をさらに分割
していても良い。
【００７６】
時間階調方式を用いて多階調化を図る場合、下位ビットのサステイン(発光)期間の長さ
がより短くなるため、サステイン(発光)期間の終了後、直ちに次のアドレス期間を開始し
ようとすると、異なるサブフレーム期間のアドレス(書き込み)期間が重複する期間が生ず
る。その場合、ある画素に入力される映像信号が、同時に異なる画素にも入力されてしま
うため、正常な表示が出来なくなる。消去期間は、このような問題を解決するために設け
られており、図１０(Ｂ)に示すように、Ｔｓ３の後、およびＴｓ４の後で、異なる２つの
アドレス(書き込み)期間が重複しないように設けられる。よって、サステイン(発光)期間
が十分に長く、異なる２つのアドレス(書き込み)期間の重複が生ずる心配の無いＳＦ１、
ＳＦ２においては、消去期間は設けられていない。
【００７７】
このように、デジタル階調方式と時間階調方式とを組み合わせた方法によって駆動する
には、ＥＬ素子の発光を強制的に停止して消去期間を設ける動作を追加しなければならな
い場合がある。
【００７８】
図４(Ａ)は、実施形態１において示した構成の画素に、第２のゲート信号線４０３、消
去用ＴＦＴ４０７を追加し、デジタル階調方式と時間階調方式とを組み合わせた駆動方法
に対応したものの一例である。消去用ＴＦＴ４０７のゲート電極は、第２のゲート信号線
４０３に接続され、第１の電極は、ＴＦＴ４０５のゲート電極および容量素子４０８の第
１の電極に接続され、第２の電極は、ＴＦＴ４０５の第２の電極および、容量素子４０８
の第２の電極に接続されている。
【００７９】
第１のゲート信号線４０２が選択され、映像信号が入力される動作は、実施の形態１に
て示したものと同様であるのでここでは省略する。なお、映像信号の入力が行われている
期間においては、第２のゲート信号線はＬレベルであり、消去用ＴＦＴ４０７はＯＦＦし
ている。このとき、ＶSigは、ＴＦＴ４０５が確実にＯＮするだけの電位もしくは、ＴＦ
Ｔ４０５がＯＦＦする電位のいずれかの電位をとる。
【００８０】
ここで、サステイン(発光)期間から消去期間における動作について、図４および図１１
を用いて説明する。図１１(Ａ)は、図１０(Ａ)に示したものと同様であり、１フレーム期
間は、図１１(Ｂ)に示すように、４つのサブフレーム期間を有する。サステイン(発光)期
間が短いサブフレーム期間ＳＦ３、ＳＦ４においては、それぞれ消去期間Ｔｅ３、Ｔｅ４
を有している。ここでは、ＳＦ３での動作を例として説明する。
【００８１】
映像信号の入力が終了した後、図１０(Ｂ)に示すように、ＴＦＴ４０５のゲート・ソー
ス間電圧ＶGSに応じた電流がＥＬ素子４１０に流れて発光する。その後、当該サステイン
(発光)期間の終了するタイミングに達すると、第２のゲート信号線４０３にパルスが入力
されてＨレベルとなり、消去用ＴＦＴ４０７がＯＮし、図４(Ｃ)に示すように、ＴＦＴ９
０７のゲート・ソース間電圧ＶGSを０とする。よってＴＦＴ４０５がＯＦＦし、ＥＬ素子
４１０への電流が遮断され、強制的にＥＬ素子４１０は非発光となる。
【００８２】
これらの動作をタイミングチャートとして、図１１(Ｃ)に示した。サステイン(発光)期
間Ｔｓ３の後、第３のゲート信号線４０３にパルスが入力されてＥＬ素子４１０が非発光
となってから、再び第１のゲート信号線４０２にパルスが入力されて、次の映像信号が入
力され始めるまでの期間が消去期間Ｔｅ３となる。
【００８３】
また、図４(Ａ)に示した構成において、ＴＦＴ４０６の第２の電極は、電源線４１２に
接続されているが、この電源線４１２を、実施形態２に示したように、隣接行のゲート信
号線で代用することも出来る。また、本実施形態においては、消去用のＴＦＴ４０７を制
御するために、第２のゲート信号線４０３があるので、ＴＦＴ４０６の第２の電極は、第
２のゲート信号線４０３に接続されていても良い。
【００８４】
また、ＴＦＴ４０４、４０６は同一のゲート信号線４０２によって制御されているが、
一本ゲート信号線を追加し、異なるゲート信号線によってＴＦＴ４０４、４０６をそれぞ
れ制御しても構わない。
【００８５】
[実施の形態４]  図５(Ａ)に、実施形態３とは異なる位置に消去用ＴＦＴを設けた例を
示す。本実施形態においては、消去用ＴＦＴ５０７は、ＴＦＴ５０５のゲート電極および
容量素子５０８の第１の電極と、電源線５１２との間に設けられている。
【００８６】
駆動方法において、映像信号の入力〜発光に関しては、実施形態３と同様、デジタル階
調方式と時間階調方式とを組み合わせた方法によれば良いので、ここでは説明を省略し、
消去期間における動作について説明する。
【００８７】
サステイン(発光)期間の終了するタイミングに達すると、第２のゲート信号線５０３に
パルスが入力されてＨレベルとなり、消去用ＴＦＴ５０７がＯＮし、図５(Ｃ)に示すよう
に、ＴＦＴ５０５のゲート電極の電位がＶSSとなる。つまり、消去期間においては、ＴＦ
Ｔ５０５のゲート・ソース間電圧ＶGSが、しきい値を下回るようにしてやれば良い。
【００８８】
ＴＦＴ５０５のソース電位は、少なくともＶSSに等しいかそれ以上の電位にある。よっ
て、前述の消去用ＴＦＴ５０７の動作により、ＴＦＴ５０５のゲート・ソース間電圧ＶGS
は、ＶGS≦０となり、ＴＦＴ５０５がＯＦＦする。よってＥＬ素子５１０が非発光となり
、再び第１のゲート信号線５０２にパルスが入力されて、次の映像信号が入力され始める
までの期間が消去期間となる。
【００８９】
また、図５(Ａ)に示した構成において、ＴＦＴ５０６の第２の電極は、電源線５１２に
接続されているが、この電源線５１２を、実施形態２に示したように、隣接行のゲート信
号線で代用することも出来る。また、本実施形態においては、消去用のＴＦＴ５０７を制
御するために、第２のゲート信号線５０３があるので、ＴＦＴ５０６の第２の電極は、第
２のゲート信号線５０３に接続されていても良い。
【００９０】
[実施の形態５]  図６(Ａ)に、実施形態３、４とは異なる位置に消去用ＴＦＴを設けた
例を示す。本実施形態においては、消去用ＴＦＴ６０７は、ＴＦＴ６０５の第１の電極と
、電流供給線との間に設けられている。
【００９１】
回路の動作について説明する。第１のゲート信号線６０２が選択されてＨレベルとなり
、ＴＦＴ６０４がＯＮして、ソース信号線６０１より映像信号が画素に入力される。一方
、ＴＦＴ６０６もＯＮし、ＥＬ素子６１０の陽極の電位ＶAをＶSSに等しくする。このと
き、ＶSS≦ＶCとしておくと、映像信号の書き込み時にはＥＬ素子６１０に電流が流れな
いため、ＴＦＴ６０７はＯＮでもＯＦＦでも構わない。
【００９２】
映像信号の入力が完了し、第１のゲート信号線６０２が非選択となると、ＴＦＴ６０５
のゲート電極は浮遊状態となり、容量素子６０８においては、貯まった電荷の移動経路が
遮断されるため、ゲート・ソース間電圧ＶGSは容量素子６０８に保持される。
【００９３】
続いて、第２のゲート信号線６０３が選択されてＨレベルとなり、ＴＦＴ６０７がＯＮ
することによって図６(Ｄ)に示すように電流が流れ、ＥＬ素子６１０の陽極の電位ＶAが
上昇して陰極の電位ＶCと電位差を生じ、電流が流れて発光する。なお、映像信号の入力
を行っている段階からＴＦＴ６０７がＯＮしていても良い。この場合は、第１のゲート信
号線６０２が非選択となった瞬間、ＴＦＴ６０７、６０５を経てＥＬ素子６１０に電流が
供給され、ＥＬ素子６１０の陽極の電位ＶAが上昇して陰極の電位ＶCと電位差を生じ、電
流が流れて発光する。
【００９４】
サステイン(発光)期間の終了するタイミングに達すると、第２のゲート信号線６０３が
非選択となってＬレベルとなり、ＴＦＴ６０７がＯＦＦし、電流供給線６０９からＥＬ素
子６１０への電流経路を遮断する。これによりＥＬ素子６１０には電流が流れなくなって
非発光となる。その後、再び第１のゲート信号線６０２にパルスが入力されて、次の映像
信号が入力され始めるまでの期間が消去期間となる。
【００９５】
なお、ＴＦＴ６０７は、ＴＦＴ６０５の第１の電極と、ＥＬ素子６１０の陽極との間に
配置されていても良い。すなわち、電流供給線６０９からＥＬ素子６１０への電流経路の
間に配置し、消去期間においてＥＬ素子６１０への電流供給をカットできれば良い。
【００９６】
[実施の形態６]  実施形態３〜５においては、ＴＦＴを追加して消去期間を設ける例に
ついて説明してきたが、本実施形態においては、消去用ＴＦＴを追加することなく、同様
の動作を行う例について説明する。
【００９７】
図２１(Ａ)に、構成を示す。構成はおおむね実施形態１等に示したものと同様であるが
、ＴＦＴ２１０４、２１０６がそれぞれ別のゲート信号線２１０２、２１０３によって制
御される点が異なる。
【００９８】
サステイン(発光)期間においては、図２１(Ｂ)に示したように、容量素子２１０７によ
ってＴＦＴ２１０５のゲート・ソース間電圧が固定され、それに伴った電流がＥＬ素子２
１０９に流れて発光する。
【００９９】
続いて、消去期間に移ると、第２のゲート信号線２１０３にパルスが入力されてＴＦＴ
２１０６がＯＮする。このとき、ＴＦＴ２１０６の第２の電極が接続されている電源線２
１１１の電位を、ＥＬ素子２１０９の陰極の電位、すなわち電源線２１１０の電位よりも
低くしておくことによって、ＥＬ素子２１０９には電流が流れなくなる。よって、このと
きの電流は、図２１(Ｃ)に示したように流れる。
【０１００】
なお、電源線２１１１は、他の実施形態においても述べたように、隣接行のゲート信号
線を用いても良い。
【０１０１】
[実施の形態７]  ＥＬ素子に電流を供給するＴＦＴには、Ｎチャネル型ＴＦＴを用いて
きたが、本発明は、駆動用ＴＦＴにＰチャネル型ＴＦＴを用いての実施も可能である。図
１２(Ａ)に構成例を示す。
【０１０２】
回路構成は図１(Ａ)にて示したＮチャネル型ＴＦＴを用いたものと同様であるが、ＥＬ
素子１２０８の構成が逆となっており、ＴＦＴ１２０４の第２の電極に接続された側が陰
極となり、電源線１２０９に接続された側が陽極となっている点と、電流供給線１２０７
の電位がＶSS、電源線１２０９の電位がＶA、電源線１２１０の電位がＶDDである点が異
なる。ここで、ＶSS＜ＶDDかつＶA＜ＶDDである。
【０１０３】
回路の動作について、図１２(Ｂ)〜(Ｄ)を用いて説明する。なおここでは、ＴＦＴの極
性はＰチャネル型であり、ゲート電極にＬレベルが入力されてＯＮし、Ｈレベルが入力さ
れてＯＦＦするものとする。
【０１０４】
ある行において、ゲート信号線１２０２が選択されてＬレベルとなり、ＴＦＴ１２０３
、１２０５がＯＮする。ソース信号線１２０１より、映像信号が図１２(Ｂ)に示すように
、ＴＦＴ１２０４のゲート電極に入力されて、その電位がＶSigとなる。一方、ＴＦＴ１
２０５がＯＮしているので、ＥＬ素子１２０８の陰極の電位ＶCは、ＶC＝ＶDDとなる。こ
のとき、ＶA≦ＶDDとしておくと、映像信号の書き込み時にはＥＬ素子１２０８には電流
が流れない。この動作により、容量素子１２０６の両電極間の電圧、つまりＴＦＴ１２０
４のゲート・ソース間電圧は、(ＶSig−ＶDD)となる。やがて、ゲート信号線１２０２の
選択期間が終了してＨレベルとなり、ＴＦＴ１２０３、１２０５がＯＦＦすると、容量素
子１２０６に貯まった電荷の移動経路がなくなり、ＴＦＴ１２０４のゲート・ソース間電
圧(ＶSig−ＶDD)が保持される(図１２(Ｃ))。
【０１０５】
ここで、(ＶSig−ＶDD)がＴＦＴ１２０４のしきい値よりも低くなっているとき、ＴＦ
Ｔ１２０４がＯＮし、電源線１２０９〜ＥＬ素子１２０８〜電流供給線１２０７間を電流
が流れて発光が始まり(図１２(Ｄ))、ＴＦＴ１２０４のソース電位が下降する。このとき
、ＴＦＴ１２０４のゲート電極は浮遊状態にあり、容量素子１２０６によって、ＴＦＴ１
２０４のゲート・ソース間電圧が保持されているので、ソース電位の下降に伴って、ゲー
ト電極の電位も下降する。
【０１０６】
図１２(Ａ)では、画素を構成するＴＦＴには全てＰチャネル型ＴＦＴを用いているが、
ＴＦＴ１２０３、１２０５に関しては、他の実施形態でも述べたように、単なるスイッチ
ング素子として機能すれば良いので、その極性は問わない。また、ゲート信号線１２０２
のみによって、ＴＦＴ１２０３、１２０５が駆動される必要はなく、それぞれのＴＦＴを
別のゲート信号線によって制御する構成としていても構わない。
【０１０７】
以下に、本発明の実施例について記載する。
【実施例１】
【０１０８】
本実施例においては、映像信号にアナログ映像信号を用いて表示を行う発光装置の構成
について説明する。図１６(Ａ)に、発光装置の構成例を示す。基板１６０１上に、複数の
画素がマトリクス状に配置された画素部１６０２を有し、画素部周辺には、ソース信号線
駆動回路１６０３および、第１、第２のゲート信号線駆動回路１６０４、１６０５を有し
ている。図１６(Ａ)においては、２組のゲート信号線駆動回路を用いているが、図１に示
した画素のようにゲート信号線が１本である場合には、両側からゲート信号線を同時に制
御する。図４、図５に示した画素のように、２本のゲート信号線を有する場合は、それぞ
れのゲート信号線駆動回路が、それぞれのゲート信号線を制御する。
【０１０９】
ソース信号線駆動回路１６０３、第１、第２のゲート信号線駆動回路１６０４、１６０
５に入力される信号は、フレキシブルプリント基板(Flexible Print Circuit：ＦＰＣ)１
６０６を介して外部より供給される。
【０１１０】
図１６(Ｂ)に、ソース信号線駆動回路の構成例を示す。これは、映像信号にアナログ映
像信号を用いて表示を行うためのソース信号線駆動回路であり、シフトレジスタ１６１１
、バッファ１６１２、サンプリング回路１６１３を有している。特に図示していないが、
必要に応じてレベルシフタ等を追加しても良い。
【０１１１】
ソース信号線駆動回路の動作について説明する。図１７(Ａ)に、より詳細な構成を示し
たので、そちらを参照する。
【０１１２】
シフトレジスタ１７０１は、フリップフロップ回路(ＦＦ)１７０２等を複数段用いてな
り、クロック信号(Ｓ−ＣＬＫ)、クロック反転信号(Ｓ−ＣＬＫｂ)、スタートパルス(Ｓ
−ＳＰ)が入力される。これらの信号のタイミングに従って、順次サンプリングパルスが
出力される。
【０１１３】
シフトレジスタ１７０１より出力されたサンプリングパルスは、バッファ１７０３等を
通って増幅された後、サンプリング回路へと入力される。サンプリング回路１７０４は、
サンプリングスイッチ(ＳＷ)１７０５を複数段用いてなり、サンプリングパルスが入力さ
れるタイミングに従って、ある列で映像信号のサンプリングを行う。具体的には、サンプ
リングスイッチにサンプリングパルスが入力されると、サンプリングスイッチ１７０５が
ＯＮし、そのときに映像信号が有する電位が、サンプリングスイッチを介して各々のソー
ス信号線へと出力される。
【０１１４】
続いて、ゲート信号線駆動回路の動作について説明する。図１６(Ｃ)に示した、第１、
第２のゲート信号線駆動回路１６０４、１６０５についての詳細な構成の一例を図１７(
Ｂ)に示した。第１のゲート信号線駆動回路は、シフトレジスタ回路１７１１、バッファ
１７１２を有し、クロック信号(Ｇ−ＣＬＫ１)、クロック反転信号(Ｇ−ＣＬＫｂ１)、ス
タートパルス(Ｇ−ＳＰ１)に従って駆動される。第２のゲート信号線駆動回路１６０５も
構成は同様で良い。
【０１１５】
シフトレジスタ〜バッファの動作については、ソース信号線駆動回路の場合と同様であ
る。バッファによって増幅された選択パルスは、それぞれのゲート信号線を選択する。第
１のゲート信号線駆動回路によって、第１のゲート信号線Ｇ11、Ｇ21、・・・、Ｇm1が順
次選択され、第２のゲート信号線駆動回路によって、第２のゲート信号線Ｇ12、Ｇ22、・
・・、Ｇm2が順次選択される。図示していないが、第３のゲート信号線駆動回路について
も第１、第２のゲート信号線駆動回路と同様であり、第３のゲート信号線Ｇ13、Ｇ23、・
・・、Ｇm3が順次選択される。選択された行において、実施形態にて説明した手順により
、画素に映像信号が書き込まれて発光する。
【０１１６】
なお、ここではシフトレジスタの一例として、Ｄ−フリップフロップを複数段用いてな
るものを図示したが、デコーダ等によって、信号線を選択出来るような構成としていても
良い。
【実施例２】
【０１１７】
本実施例においては、映像信号にデジタル映像信号を用いて表示を行う発光装置の構成
について説明する。図１８(Ａ)に、発光装置の構成例を示す。基板１８０１上に、複数の
画素がマトリクス状に配置された画素部１８０２を有し、画素部周辺には、ソース信号線
駆動回路１８０３および、第１、第２のゲート信号線駆動回路１８０４、１８０５を有し
ている。図１８(Ａ)においては、２組のゲート信号線駆動回路を用いているが、図１に示
した画素のようにゲート信号線が１本である場合には、両側からゲート信号線を同時に制
御する。図４、図５に示した画素のように、２本のゲート信号線を有する場合は、それぞ
れのゲート信号線駆動回路が、それぞれのゲート信号線を制御する。
【０１１８】
ソース信号線駆動回路１８０３、第１、第４のゲート信号線駆動回路１８０４、１８０
５に入力される信号は、フレキシブルプリント基板(Flexible Print Circuit：ＦＰＣ)１
８０６を介して外部より供給される。
【０１１９】
図１８(Ｂ)に、ソース信号線駆動回路の構成例を示す。これは、映像信号にデジタル映
像信号を用いて表示を行うためのソース信号線駆動回路であり、シフトレジスタ１８１１
、第１のラッチ回路１８１２、第２のラッチ回路１８１３、Ｄ／Ａ変換回路１８１４を有
している。特に図示していないが、必要に応じてレベルシフタ等を追加しても良い。
【０１２０】
第１、第２のゲート信号線駆動回路１８０４、１８０５については、実施例１にて示し
たものと同様で良いので、ここでは図示および説明を省略する。
【０１２１】
ソース信号線駆動回路の動作について説明する。図１９(Ａ)に、より詳細な構成を示し
たので、そちらを参照する。
【０１２２】
シフトレジスタ１９０１は、フリップフロップ回路(ＦＦ)１９１０等を複数段用いてな
り、クロック信号(Ｓ−ＣＬＫ)、クロック反転信号(Ｓ−ＣＬＫｂ)、スタートパルス(Ｓ
−ＳＰ)が入力される。これらの信号のタイミングに従って、順次サンプリングパルスが
出力される。
【０１２３】
シフトレジスタ１９０１より出力されたサンプリングパルスは、第１のラッチ回路１９
０２に入力される。第１のラッチ回路１９０２には、デジタル映像信号が入力されており
、サンプリングパルスが入力されるタイミングに従って、各段でデジタル映像信号を保持
していく。ここでは、デジタル映像信号は３ビット入力されており、各ビットの映像信号
を、それぞれの第１のラッチ回路において保持する。１つのサンプリングパルスによって
、ここでは３つの第１のラッチ回路が並行して動作する。
【０１２４】
第１のラッチ回路１９０２において、最終段までデジタル映像信号の保持が完了すると
、水平帰線期間中に、第２のラッチ回路１９０３にラッチパルス(Ｌａｔｃｈ  Ｐｕｌｓ
ｅ)が入力され、第１のラッチ回路１９０２に保持されていたデジタル映像信号は、一斉
に第２のラッチ回路１９０３に転送される。その後、第２のラッチ回路１９０３に保持さ
れたデジタル映像信号は、１行分が同時に、Ｄ／Ａ変換回路１９０４へと入力される。
【０１２５】
第２のラッチ回路１９０３に保持されたデジタル映像信号がＤ／Ａ変換回路１９０４に
入力されている間、シフトレジスタ１９０１においては再びサンプリングパルスが出力さ
れる。以後、この動作を繰り返し、１フレーム分の映像信号の処理を行う。
【０１２６】
Ｄ／Ａ変換回路１９０４においては、入力されるデジタル映像信号をデジタル−アナロ
グ変換し、アナログ電圧を有する映像信号としてソース信号線に出力する。
【０１２７】
前記の動作が、１水平期間内に、全段にわたって同時に行われる。よって、全てのソー
ス信号線に映像信号が出力される。
【０１２８】
なお、実施例１においても述べたとおり、シフトレジスタの代わりにデコーダ等を用い
て、信号線を選択出来るような構成としていても良い。
【実施例３】
【０１２９】
実施例２においては、デジタル映像信号はＤ／Ａ変換回路によってデジタル−アナログ
変換を受け、画素に書き込まれるが、本発明の半導体装置は、時間階調方式によって階調
表現を行うことも出来る。この場合には、図１９(Ｂ)に示すように、Ｄ／Ａ変換回路を必
要とせず、階調表現は、ＥＬ素子の発光時間の長短によって制御されるので、各ビットの
映像信号を並列処理する必要がないため、第１および第２のラッチ回路も１ビット分で良
い。このとき、デジタル映像信号は、各ビットが直列に入力され、順次ラッチ回路に保持
され、画素に書き込まれる。勿論、必要ビット数分だけのラッチ回路を並列配置していて
も構わない。
【実施例４】
【０１３０】
本明細書では、駆動回路と、スイッチング用ＴＦＴ及び駆動用ＴＦＴを有する画素部と
が同一基板上に形成された基板を便宜上アクティブマトリクス基板と呼ぶ。そして本実施
例では前記アクティブマトリクス基板を、単極性のＴＦＴによって作製する工程について
、図１３、図１４を用いて説明する。
【０１３１】
基板５０００は、石英基板、シリコン基板、金属基板又はステンレス基板の表面に絶縁
膜を形成したものを用いる。また本作製工程の処理温度に耐えうる耐熱性を有するプラス
チック基板を用いても良い。本実施例ではバリウムホウケイ酸ガラス、アルミノホウケイ
酸ガラス等のガラスからなる基板５０００を用いた。
【０１３２】
次いで、基板５０００上に酸化珪素膜、窒化珪素膜又は酸化窒化珪素膜などの絶縁膜か
ら成る下地膜５００１を形成する。本実施例の下地膜５００１は２層構造で形成したが、
前記絶縁膜の単層構造又は前記絶縁膜を２層以上積層させた構造であっても良い。
【０１３３】
本実施例では、下地膜５００１の１層目として、プラズマＣＶＤ法を用いて、ＳｉＨ4
、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される窒化酸化珪素膜５００１ａを１０〜２０
０[nm](好ましくは５０〜１００[nm])の厚さに形成する。本実施例では、窒化酸化珪素膜
５００１ａを５０[nm]の厚さに形成した。次いで下地膜５００１の２層目として、プラズ
マＣＶＤ法を用いて、ＳｉＨ4及びＮ2Ｏを反応ガスとして成膜される酸化窒化珪素膜５０
０１ｂを５０〜２００[nm](好ましくは１００〜１５０[nm])の厚さに形成する。本実施例
では、酸化窒化珪素膜５００１ｂを１００[nm]の厚さに形成した。
【０１３４】
続いて、下地膜５００１上に半導体層５００２〜５００５を形成する。半導体層５００
２〜５００５は公知の手段(スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等)により２５
〜８０[nm](好ましくは３０〜６０[nm])の厚さで半導体膜を成膜する。次いで前記半導体
膜を公知の結晶化法(レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶
化法、結晶化を助長する金属元素を用いる熱結晶化法等)を用いて結晶化させる。そして
、得られた結晶質半導体膜を所望の形状にパターニングして半導体層５００２〜５００５
を形成する。なお前記半導体膜としては、非晶質半導体膜、微結晶半導体膜、結晶質半導
体膜、又は非晶質珪素ゲルマニウム膜などの非晶質構造を有する化合物半導体膜などを用
いても良い。
【０１３５】
本実施例では、プラズマＣＶＤ法を用いて、膜厚５５[nm]の非晶質珪素膜を成膜した。
そして、ニッケルを含む溶液を非晶質珪素膜上に保持させ、この非晶質珪素膜に脱水素化
(５００[℃]、１時間)を行った後、熱結晶化(５５０[℃]、４時間)を行って結晶質珪素膜
を形成した。その後、フォトリソグラフィ法を用いたパターニング処理によって半導体層
５００２〜５００５を形成した。
【０１３６】
なおレーザ結晶化法で結晶質半導体膜を作製する場合のレーザは、連続発振またはパル
ス発振の気体レーザ又は固体レーザを用いれば良い。前者の気体レーザとしては、エキシ
マレーザ、ＹＡＧレーザ、ＹＶＯ4レーザ、ＹＬＦレーザ、ＹＡｌＯ3レーザ、ガラスレー
ザ、ルビーレーザ、Ｔｉ：サファイアレーザ等を用いることができる。また後者の固体レ
ーザとしては、Ｃｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍがドーピングされた
ＹＡＧ、ＹＶＯ4、ＹＬＦ、ＹＡｌＯ3などの結晶を使ったレーザを用いることができる。
当該レーザの基本波はドーピングする材料によって異なり、１[μm]前後の基本波を有す
るレーザ光が得られる。基本波に対する高調波は、非線形光学素子を用いることで得るこ
とができる。なお非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発
振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波を適用するのが好ましい
。代表的には、Ｎｄ:ＹＶＯ4レーザー(基本波１０６４[nm])の第２高調波(５３２[nm])や
第３高調波(３５５[nm])を適用する。
【０１３７】
また出力１０[Ｗ]の連続発振のＹＶＯ4レーザから射出されたレーザ光は、非線形光学
素子により高調波に変換する。さらに、共振器の中にＹＶＯ4結晶と非線形光学素子を入
れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状
または楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度
は０．０１〜１００[MW／cm2]程度(好ましくは０．１〜１０[MW／cm2])が必要である。そ
して、１０〜２０００[cm／s]程度の速度でレーザ光に対して相対的に半導体膜を移動さ
せて照射する。
【０１３８】
また上記のレーザを用いる場合には、レーザ発振器から放射されたレーザビームを光学
系で線状に集光して、半導体膜に照射すると良い。結晶化の条件は適宜設定されるが、エ
キシマレーザを用いる場合はパルス発振周波数３００[Hz]とし、レーザーエネルギー密度
を１００〜７００[mJ/cm2](代表的には２００〜３００[mJ/cm2])とすると良い。またＹＡ
Ｇレーザを用いる場合には、その第２高調波を用いてパルス発振周波数１〜３００[Hz]と
し、レーザーエネルギー密度を３００〜１０００[mJ/cm2](代表的には３５０〜５００[mJ
/cm2])とすると良い。そして幅１００〜１０００[μm](好ましくは幅４００[μm])で線状
に集光したレーザ光を基板全面に渡って照射し、このときの線状ビームの重ね合わせ率(
オーバーラップ率)を５０〜９８[％]として行っても良い。
【０１３９】
しかしながら本実施例では、結晶化を助長する金属元素を用いて非晶質珪素膜の結晶化
を行ったため、前記金属元素が結晶質珪素膜中に残留している。そのため、前記結晶質珪
素膜上に５０〜１００[nm]の非晶質珪素膜を形成し、加熱処理(ＲＴＡ法やファーネスア
ニール炉を用いた熱アニール等)を行って、該非晶質珪素膜中に前記金属元素を拡散させ
、前記非晶質珪素膜は加熱処理後にエッチングを行って除去する。その結果、前記結晶質
珪素膜中の金属元素の含有量を低減または除去することができる。
【０１４０】
なお半導体層５００２〜５００５を形成した後、ＴＦＴのしきい値を制御するために微
量な不純物元素(ボロンまたはリン)のドーピングを行ってもよい。
【０１４１】
次いで、半導体層５００２〜５００５を覆うゲート絶縁膜５００６を形成する。ゲート
絶縁膜５００６はプラズマＣＶＤ法やスパッタ法を用いて、膜厚を４０〜１５０[nm]とし
て珪素を含む絶縁膜で形成する。本実施例では、ゲート絶縁膜５００６としてプラズマＣ
ＶＤ法により酸化窒化珪素膜を１１５[nm]の厚さに形成した。勿論、ゲート絶縁膜５００
６は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構
造として用いても良い。
【０１４２】
なおゲート絶縁膜５００６として酸化珪素膜を用いる場合には、プラズマＣＶＤ法でＴ
ＥＯＳ(Tetraethyl Orthosilicate)とＯ2とを混合し、反応圧力４０[Pa]、基板温度３０
０〜４００[℃]とし、高周波(１３．５６[MHz])電力密度０．５〜０．８[W/cm2]で放電さ
せて形成しても良い。上記の工程により作製される酸化珪素膜は、その後４００〜５００
[℃]の熱アニールによって、ゲート絶縁膜５００６として良好な特性を得ることができる
。
【０１４３】
次いで、ゲート絶縁膜５００６上に膜厚２０〜１００[nm]の第１の導電膜５００７と、
膜厚１００〜４００[n]mの第２の導電膜５００８とを積層形成する。本実施例では、膜厚
３０[nm]のＴａＮ膜からなる第１の導電膜５００７と、膜厚３７０[nm]のＷ膜からなる第
２の導電膜５００８を積層形成した。
【０１４４】
本実施例では、第１の導電膜５００７であるＴａＮ膜はスパッタ法で形成し、Ｔａのタ
ーゲットを用いて、窒素を含む雰囲気内でスパッタ法で形成した。また第２の導電膜５０
０８であるＷ膜は、Ｗのターゲットを用いたスパッタ法で形成した。その他に６フッ化タ
ングステン(ＷＦ6)を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート
電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[μΩcm]以
下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができ
るが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従
って、本実施例では、高純度のＷ(純度９９．９９９９[％])のターゲットを用いたスパッ
タ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成
することにより、抵抗率９〜２０[μΩcm]を実現することができた。
【０１４５】
なお本実施例では、第１の導電膜５００７をＴａＮ膜、第２の導電膜５００８をＷ膜と
したが、第１の導電膜５００７及び第２の導電膜５００８を構成する材料は特に限定され
ない。第１の導電膜５００７及び第２の導電膜５００８は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ
、Ｃｕ、Ｃｒ、Ｎｄから選択された元素、または前記元素を主成分とする合金材料若しく
は化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶珪素
膜に代表される半導体膜やＡｇＰｄＣｕ合金で形成してもよい。
【０１４６】
次いで、フォトリソグラフィ法を用いてレジストからなるマスク５００９を形成し、電
極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第
１及び第２のエッチング条件で行う。(図１３(Ｂ))      
【０１４７】
本実施例では第１のエッチング条件として、ＩＣＰ(Inductively Coupled Plasma：誘
導結合型プラズマ)エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い
、それぞれのガス流量比を２５：２５：１０[sccm]とし、１．０[Pa]の圧力でコイル型の
電極に５００[Ｗ]のＲＦ(１３．５６[MHz])電力を投入してプラズマを生成してエッチン
グを行った。基板側(試料ステージ)にも１５０[Ｗ]のＲＦ(１３．５６[MHz])電力を投入
し、実質的に負の自己バイアス電圧を印加した。そしてこの第１のエッチング条件により
Ｗ膜をエッチングして第１の導電層５００７の端部をテーパー形状とした。
【０１４８】
続いて、レジストからなるマスク５００９を除去せずに第２のエッチング条件に変更し
、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０：３０[sccm]
とし、１．０[Pa]の圧力でコイル型の電極に５００[Ｗ]のＲＦ(１３．５６[MHz])電力を
投入してプラズマを生成して１５秒程度のエッチングを行った。基板側(試料ステージ)に
も２０[Ｗ]のＲＦ(１３．５６[MHz])電力を投入し、実質的に負の自己バイアス電圧を印
加した。第２のエッチング条件では第１の導電層５００７及び第２の導電層５００８とも
同程度にエッチングを行った。なお、ゲート絶縁膜５００６上に残渣を残すことなくエッ
チングするためには、１０〜２０[％]程度の割合でエッチング時間を増加させると良い。
【０１４９】
上記の第１のエッチング処理では、レジストからなるマスクの形状を適したものとする
ことにより、基板側に印加するバイアス電圧の効果により第１の導電層５００７及び第２
の導電層５００８の端部がテーパー形状となる。こうして、第１のエッチング処理により
第１の導電層５００７と第２の導電層５００８から成る第１の形状の導電層５０１０〜５
０１４を形成した。ゲート絶縁膜５００６においては、第１の形状の導電層５０１０〜５
０１４で覆われない領域が２０〜５０nm程度エッチングされたため、膜厚が薄くなった領
域が形成された。
【０１５０】
次いで、レジストからなるマスク５００９を除去せずに第２のエッチング処理を行う。
(図１３(Ｃ))第２のエッチング処理では、エッチングガスにＳＦ6とＣｌ2とＯ2を用い、
それぞれのガス流量比を２４：１２：２４(ｓｃｃｍ)とし、１．３Ｐａの圧力でコイル側
の電力に７００ＷのＲＦ(13.56MHz)電力を投入してプラズマを生成して２５秒程度のエッ
チングを行った。基板側(試料ステージ)にも１０WのＲＦ(13.56MHz)電力を投入し、実質
的に負の自己バイアス電圧を印加した。こうして、Ｗ膜を選択的にエッチングして、第２
の形状の導電層５０１５〜５０１９を形成した。このとき、第１の導電層５０１５ａ〜５
０１８ａは、ほとんどエッチングされない。
【０１５１】
そして、レジストからなるマスク５００９を除去せずに第１のドーピング処理を行い、
半導体層５００２〜５００５にＮ型を付与する不純物元素を低濃度に添加する。第１のド
ーピング処理はイオンドープ法又はイオン注入法で行えば良い。イオンドープ法の条件は
ドーズ量を１×１０13〜５×１０14[atoms/cm2]とし、加速電圧を４０〜８０[keV]として
行う。本実施例ではドーズ量を５．０×１０13[atoms/cm2]とし、加速電圧を５０[keV]と
して行った。Ｎ型を付与する不純物元素としては、１５族に属する元素を用いれば良く、
代表的にはリン(Ｐ)又は砒素(Ａｓ)を用いられるが、本実施例ではリン(Ｐ)を用いた。こ
の場合、第２の形状の導電層５０１５〜５０１９がＮ型を付与する不純物元素に対するマ
スクとなって、自己整合的に第１の不純物領域(Ｎ--領域)５０２０〜５０２３を形成した
。そして第１の不純物領域５０２０〜５０２３には１×１０18〜１×１０20[atoms/cm3]
の濃度範囲でＮ型を付与する不純物元素が添加された。
【０１５２】
続いてレジストからなるマスク５００９を除去した後、新たにレジストからなるマスク
５０２４を形成して、第１のドーピング処理よりも高い加速電圧で第２のドーピング処理
を行う。イオンドープ法の条件はドーズ量を１×１０13〜３×１０15[atoms/cm2]とし、
加速電圧を６０〜１２０[keV]として行う。本実施例では、ドーズ量を３．０×１０15[at
oms/cm2]とし、加速電圧を６５[keV]として行った。第２のドーピング処理は第２の導電
層５０１５ｂ〜５０１８ｂを不純物元素に対するマスクとして用い、第１の導電層５０１
５ａ〜５０１８ａのテーパー部の下方の半導体層に不純物元素が添加されるようにドーピ
ングを行う。
【０１５３】
上記の第２のドーピング処理を行った結果、第１の導電層と重なる第２の不純物領域(
Ｎ−領域、Lov領域)５０２６、５０２９には１×１０18〜５×１０19[atoms/cm3]の濃度
範囲でN型を付与する不純物元素が添加された。また第３の不純物領域(Ｎ＋領域)５０２
５、５０２８、５０３１、５０３４には１×１０19〜５×１０21[atoms/cm3]の濃度範囲
でN型を付与する不純物元素が添加された。また、第１、第２のドーピング処理を行った
後、半導体層５００２〜５００５において、不純物元素が全く添加されない領域又は微量
の不純物元素が添加された領域が形成された。本実施例では、不純物元素が全く添加され
ない領域又は微量の不純物元素が添加された領域をチャネル領域５０２７、５０３０、５
０３３、５０３６とよぶ。また前記第１のドーピング処理により形成された第１の不純物
領域(Ｎ--領域)５０２０〜５０２３のうち、第２のドーピング処理においてレジスト５０
２４で覆われていた領域が存在するが、本実施例では、引き続き第１の不純物領域(Ｎ--
領域、LDD領域)５０３２、５０３５とよぶ。
【０１５４】
なお本実施例では、第２のドーピング処理のみにより、第２の不純物領域(Ｎ−領域)５
０２６、５０２９及び第３の不純物領域(Ｎ＋領域)５０２５、５０２８、５０３１、５０
３４を形成したが、これに限定されない。ドーピング処理を行う条件を適宜変えて、複数
回のドーピング処理で形成しても良い。
【０１５５】
次いで図１４(Ａ)に示すように、レジストからなるマスク５０２４を除去して第１の層
間絶縁膜５０３７を形成する。この第１の層間絶縁膜５０３７としては、プラズマＣＶＤ
法またはスパッタ法を用い、厚さを１００〜２００[nm]として珪素を含む絶縁膜で形成す
る。本実施例では、プラズマＣＶＤ法により膜厚１００[nm]の酸化窒化珪素膜を形成した
。勿論、第１の層間絶縁膜５０３７は酸化窒化珪素膜に限定されるものでなく、他の珪素
を含む絶縁膜を単層または積層構造として用いても良い。
【０１５６】
次いで、加熱処理(熱処理)を行って、半導体層の結晶性の回復、半導体層に添加された
不純物元素の活性化を行う。この加熱処理はファーネスアニール炉を用いる熱アニール法
で行う。熱アニール法としては、酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の
窒素雰囲気中で４００〜７００[℃]で行えばよく、本実施例では４１０[℃]、１時間の熱
処理で活性化処理を行った。なお、熱アニール法の他に、レーザアニール法、またはラピ
ッドサーマルアニール法(ＲＴＡ法)を適用することができる。
【０１５７】
また、第１の層間絶縁膜５０３７を形成する前に加熱処理を行っても良い。ただし、第
１の導電層５０１５ａ〜５０１９ａ及び、第２の導電層５０１５ｂ〜５０１９ｂを構成す
る材料が熱に弱い場合には、本実施例のように配線等を保護するため第１の層間絶縁膜５
０３７(珪素を主成分とする絶縁膜、例えば窒化珪素膜)を形成した後で熱処理を行うこと
が好ましい。
【０１５８】
上記の様に、第１の層間絶縁膜５０３７(珪素を主成分とする絶縁膜、例えば窒化珪素
膜)を形成した後に熱処理することにより、活性化処理と同時に、半導体層の水素化も行
うことができる。水素化の工程では、第１の層間絶縁膜５０３７に含まれる水素により半
導体層のダングリングボンドが終端される。
【０１５９】
なお、活性化処理のための加熱処理とは別に、水素化のための加熱処理を行っても良い
。
【０１６０】
ここで、第１の層間絶縁膜５０３７の存在に関係なく、半導体層を水素化することもで
きる。水素化の他の手段として、プラズマにより励起された水素を用いる手段(プラズマ
水素化)や、３〜１００[％]の水素を含む雰囲気中において、３００〜４５０[℃]で１〜
１２時間の加熱処理を行う手段でも良い。
【０１６１】
次いで、第１の層間絶縁膜５０３７上に、第２の層間絶縁膜５０３８を形成する。第２
の層間絶縁膜５０３８としては、無機絶縁膜を用いることができる。例えば、ＣＶＤ法に
よって形成された酸化珪素膜や、ＳＯＧ(Spin On Glass)法によって塗布された酸化珪素
膜等を用いることができる。また、第２の層間絶縁膜５０３８として、有機絶縁膜を用い
ることができる。例えば、ポリイミド、ポリアミド、ＢＣＢ(ベンゾシクロブテン)、アク
リル等の膜を用いることができる。
また、アクリル膜と酸化窒化珪素膜の積層構造を用いても良い。
【０１６２】
本実施例では、膜厚１.６[μm]のアクリル膜を形成した。第２の層間絶縁膜５０３８に
よって、基板上５０００に形成されたＴＦＴによる凹凸を緩和し、平坦化することができ
る。特に、第２の層間絶縁膜５０３８は平坦化の意味合いが強いので、平坦性に優れた膜
が好ましい。
【０１６３】
次いで、ドライエッチングまたはウエットエッチングを用い、第２の層間絶縁膜５０３
８、第１の層間絶縁膜５０３７、およびゲート絶縁膜５００６をエッチングし、不純物領
域５０２５、５０２８、５０３１、５０３４に達するコンタクトホールを形成する。
【０１６４】
次いで、透明導電膜からなる画素電極５０３９を形成する。透明導電膜としては、酸化
インジウムと酸化スズの化合物(Indium Tin Oxide：ＩＴＯ)、酸化インジウムと酸化亜鉛
の化合物、酸化亜鉛、酸化スズ、酸化インジウム等を用いることができる。また、前記透
明導電膜にガリウムを添加したものを用いてもよい。
画素電極がＥＬ素子の陽極に相当する。
【０１６５】
本実施例では、ＩＴＯを１１０[nm]厚さで成膜、その後パターニングし、画素電極５０
３９を形成した。
【０１６６】
次いで、各不純物領域とそれぞれ電気的に接続される配線５０４０〜５０４６を形成す
る。なお本実施例では、配線５０４０〜５０４６は、膜厚１００[nm]のＴｉ膜と、膜厚３
５０[nm]のＡｌ膜と、膜厚１００[nm]のＴｉ膜との積層膜をスパッタ法で連続形成し、所
望の形状にパターニングして形成する。
【０１６７】
もちろん、三層構造に限らず、単層構造あるいは二層構造でもよいし、四層以上の積層
構造にしてもよい。また配線の材料としては、ＡｌとＴｉに限らず、他の導電膜を用いて
も良い。例えば、ＴａＮ膜上にＡｌやＣｕを形成し、さらにＴｉ膜を形成した積層膜をパ
ターニングして配線を形成してもよい。
【０１６８】
ここで、画素電極５０３９上の一部と、配線５０４５の一部を重ねて形成することによ
って、配線５０４５と画素電極５０３９の電気的接続をとっている(図１４(Ｂ))。
【０１６９】
以上の工程により図１４(Ｂ)に示すように、Ｎチャネル型ＴＦＴを有する駆動回路部と
、スイッチング用ＴＦＴ、駆動用ＴＦＴとを有する画素部を同一基板上に形成することが
できる。
【０１７０】
駆動回路部のＮチャネル型ＴＦＴは、ゲート電極の一部を構成する第１の導電層５０１
５ａと重なる低濃度不純物領域５０２６(Ｌov領域)、ソース領域またはドレイン領域とし
て機能する高濃度不純物領域５０２５とを有している。
【０１７１】
画素部において、Ｎチャネル型のスイッチング用ＴＦＴは、ゲート電極の外側に形成さ
れる低濃度不純物領域５０３２(Ｌoff領域)、ソース領域またはドレイン領域として機能
する高濃度不純物領域５０３１とを有している。
【０１７２】
次いで、第３の層間絶縁膜５０４７を形成する。第３の層間絶縁膜５０４７としては、
無機絶縁膜や有機絶縁膜を用いることができる。無機絶縁膜としては、ＣＶＤ法によって
形成された酸化珪素膜や、ＳＯＧ(Spin On Glass)法によって塗布された酸化珪素膜、あ
るいは、スパッタ法によって形成された窒化酸化珪素膜等を用いることができる。また、
有機絶縁膜としては、アクリル樹脂膜等を用いることができる。
【０１７３】
第２の層間絶縁膜５０３８と第３の層間絶縁膜５０４７の組み合わせの例を以下に挙げ
る。
【０１７４】
第２の層間絶縁膜５０３８として、アクリルとスパッタ法によって形成された窒化酸化
珪素膜の積層膜を用い、第３の層間絶縁膜５０４７として、スパッタ法によって形成され
た窒化酸化珪素膜を用いる組み合わせがある。また、第２の層間絶縁膜５０３８として、
ＳＯＧ法によって形成した酸化珪素膜を用い、第３の層間絶縁膜５０４７としてもＳＯＧ
法によって形成した酸化珪素膜を用いる組み合わせがある。また、第２の層間絶縁膜５０
３８として、ＳＯＧ法によって形成した酸化珪素膜とプラズマＣＶＤ法によって形成した
酸化珪素膜の積層膜を用い、第３の層間絶縁膜５０４７としてプラズマＣＶＤ法によって
形成した酸化珪素膜を用いる組み合わせがある。また、第２の層間絶縁膜５０３８として
、アクリルを用い、第３の層間絶縁膜５０４７としてもアクリルを用いる組み合わせがあ
る。また、第２の層間絶縁膜５０３８として、アクリルとプラズマＣＶＤ法によって形成
した酸化珪素膜の積層膜を用い、第３の層間絶縁膜５０４７としてプラズマＣＶＤ法によ
って形成した酸化珪素膜を用いる組み合わせがある。また、第２の層間絶縁膜５０３８と
して、プラズマＣＶＤ法によって形成した酸化珪素膜を用い、第３の層間絶縁膜５０４７
としてアクリルを用いる組み合わせがある。
【０１７５】
第３の層間絶縁膜５０４７の画素電極５０３９に対応する位置に開口部を形成する。第
３の層間絶縁膜は、バンクとして機能する。開口部を形成する際、ウエットエッチング法
を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分にな
だらかでないと段差に起因するＥＬ層の劣化が顕著な問題となってしまうため、注意が必
要である。
【０１７６】
第３の層間絶縁膜５０４７中に、カーボン粒子や金属粒子を添加し、抵抗率を下げ、静
電気の発生を抑制してもよい。この際、抵抗率は、１×１０6〜１×１０12[Ωm](好まし
くは、１×１０8〜１×１０10[Ωm])となるように、カーボン粒子や金属粒子の添加量を
調節すればよい。
【０１７７】
次いで、第３の層間絶縁膜５０４７の開口部において露出している画素電極５０３９上
に、ＥＬ層５０４８を形成する。
【０１７８】
ＥＬ層５０４８としては、公知の有機発光材料や無機発光材料を用いることができる。
【０１７９】
有機発光材料としては、低分子系有機発光材料、高分子系有機発光材料、中分子系有機
材料を自由に用いることができる。なお、本明細書中においては、中分子系有機発光材料
とは、昇華性を有さず、かつ、分子数が２０以下または連鎖する分子の長さが１０[μm]
以下の有機発光材料を示すものとする。
【０１８０】
ＥＬ層５０４８は通常、積層構造である。代表的には、コダック・イーストマン・カン
パニーのTangらが提案した「正孔輸送層／発光層／電子輸送層」という積層構造が挙げら
れる。また他にも、陽極上に正孔注入層／正孔輸送層／発光層／電子輸送層、または正孔
注入層／正孔輸送層／発光層／電子輸送層／電子注入層の順に積層する構造でも良い。発
光層に対して蛍光性色素等をドーピングしても良い。
【０１８１】
本実施例では蒸着法により低分子系有機発光材料を用いてＥＬ層５０４８を形成してい
る。具体的には、正孔注入層として２０[nm]厚の銅フタロシアニン(ＣｕＰｃ)膜を設け、
その上に発光層として７０[nm]厚のトリス−８−キノリノラトアルミニウム錯体(Ａｌｑ3
)膜を設けた積層構造としている。Ａｌｑ3にキナクリドン、ペリレンもしくはＤＣＭ１と
いった蛍光色素を添加することで発光色を制御することができる。
【０１８２】
なお、図１４(Ｃ)では一画素しか図示していないが、複数の色、例えば、Ｒ(赤)、Ｇ(
緑)、Ｂ(青)の各色に対応したＥＬ層５０４８を作り分ける構成とすることができる。
【０１８３】
また、高分子系有機発光材料を用いる例として、正孔注入層として２０[nm]のポリチオ
フェン(ＰＥＤＯＴ)膜をスピン塗布法により設け、その上に発光層として１００[nm]程度
のパラフェニレンビニレン(ＰＰＶ)膜を設けた積層構造によってＥＬ層５０４８を構成し
ても良い。なお、ＰＰＶのπ共役系高分子を用いると、赤色から青色まで発光波長を選択
できる。また、電子輸送層や電子注入層として炭化珪素等の無機材料を用いることも可能
である。
【０１８４】
なお、ＥＬ層５０４８は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層
等が、明確に区別された積層構造を有するものに限定されない。つまり、ＥＬ層５０４８
は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等を構成する材料が、混
合した層を有する構造であってもよい。
【０１８５】
例えば、電子輸送層を構成する材料(以下、電子輸送材料と表記する)と、発光層を構成
する材料(以下、発光材料と表記する)とによって構成される混合層を、電子輸送層と発光
層との間に有する構造のＥＬ層５０４８であってもよい。
【０１８６】
次に、ＥＬ層５０４８の上には導電膜からなる画素電極５０４９が設けられる。本実施
例の場合、導電膜としてアルミニウムとリチウムとの合金膜を用いる。
勿論、公知のＭｇＡｇ膜(マグネシウムと銀との合金膜)を用いても良い。画素電極５０４
９がＥＬ素子の陰極に相当する。陰極材料としては、周期表の１族もしくは２族に属する
元素からなる導電膜もしくはそれらの元素を添加した導電膜を自由に用いることができる
。
【０１８７】
画素電極５０４９まで形成された時点でＥＬ素子が完成する。なお、ＥＬ素子とは、画
素電極(陽極)５０３９、ＥＬ層５０４８及び画素電極(陰極)５０４９で形成された素子を
指す。
【０１８８】
ＥＬ素子を完全に覆うようにしてパッシベーション膜５０５０を設けることは有効であ
る。パッシベーション膜５０５０としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜
を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いることができる
。
【０１８９】
カバレッジの良い膜をパッシベーション膜５０５０として用いることが好ましく、炭素
膜、特にＤＬＣ(ダイヤモンドライクカーボン)膜やＣＮ膜を用いることは有効である。Ｄ
ＬＣ膜は室温から１００[℃]以下の温度範囲で成膜可能であるため、耐熱性の低いＥＬ層
５０４７の上方にも容易に成膜することができる。また、ＤＬＣ膜は酸素に対するブロッ
キング効果が高く、ＥＬ層５０４８の酸化を抑制することが可能である。
【０１９０】
なお、第３の層間絶縁膜５０４７を形成した後、パッシベーション膜５０５０を形成す
るまでの工程をマルチチャンバー方式(またはインライン方式)の成膜装置を用いて、大気
解放せずに連続的に処理することは有効である。
【０１９１】
なお、実際には図１４(Ｃ)の状態まで完成したら、さらに外気に曝されないように、気
密性が高く、脱ガスの少ない保護フィルム(ラミネートフィルム、紫外線硬化樹脂フィル
ム等)や透光性のシーリング材でパッケージング(封入)することが好ましい。その際、シ
ーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料(例えば酸化バリウム)を配
置したりするとＥＬ素子の信頼性が向上する。
【０１９２】
また、パッケージング等の処理により気密性を高めたら、基板５０００上に形成された
素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ(フレキ
シブルプリントサーキット：ＦＰＣ)を取り付けて製品として完成する。
【０１９３】
また、本実施例で示す工程に従えば、発光装置の作製に必要なフォトマスクの数を抑え
ることが出来る。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与
することが出来る。
【実施例５】
【０１９４】
本実施例では、本発明を用いて発光装置を作製した例について、図１５を用いて説明す
る。
【０１９５】
図１５は、ＴＦＴが形成された素子基板をシーリング材によって封止することによって
形成された発光装置の上面図であり、図１５(Ｂ)は、図１５(Ａ)のＡ−Ａ’における断面
図、図１５(Ｃ)は図１５(Ａ)のＢ−Ｂ’における断面図である。
【０１９６】
基板４００１上に設けられた画素部４００２と、ソース信号線駆動回路４００３と、第
１及び第２のゲート信号線駆動回路４００４ａ、４００４ｂとを囲むようにして、シール
材４００９が設けられている。また画素部４００２と、ソース信号線駆動回路４００３と
、第１及び第２のゲート信号線駆動回路４００４ａ、４００４ｂとの上にシーリング材４
００８が設けられている。よって画素部４００２と、ソース信号線駆動回路４００３と、
第１及び第２のゲート信号線駆動回路４００４ａ、４００４ｂとは、基板４００１とシー
ル材４００９とシーリング材４００８とによって、充填材４２１０で密封されている。
【０１９７】
また基板４００１上に設けられた画素部４００２と、ソース信号線駆動回路４００３と
、第１及び第２のゲート信号線駆動回路４００４ａ、４００４ｂとは、複数のＴＦＴを有
している。図１５(Ｂ)では代表的に、下地膜４０１０上に形成された、ソース信号線駆動
回路４００３に含まれるＴＦＴ(但し、ここではＮチャネル型ＴＦＴとＰチャネル型ＴＦ
Ｔを図示する)４２０１及び画素部４００２に含まれるＴＦＴ４２０２を図示した。
【０１９８】
ＴＦＴ４２０１及び４２０２上には層間絶縁膜(平坦化膜)４３０１が形成され、その上
にＴＦＴ４２０２のドレインと電気的に接続する画素電極(陽極)４２０３が形成される。
画素電極４２０３としては仕事関数の大きい透明導電膜が用いられる。透明導電膜として
は、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化
亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガ
リウムを添加したものを用いても良い。
【０１９９】
そして、画素電極４２０３の上には絶縁膜４３０２が形成され、絶縁膜４３０２は画素
電極４２０３の上に開口部が形成されている。この開口部において、画素電極４２０３の
上には有機発光層４２０４が形成される。有機発光層４２０４は公知の有機発光材料また
は無機発光材料を用いることができる。また、有機発光材料には低分子系(モノマー系)材
料と高分子系(ポリマー系)材料があるがどちらを用いても良い。
【０２００】
有機発光層４２０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。
また、有機発光層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入
層を自由に組み合わせて積層構造または単層構造とすれば良い。
【０２０１】
有機発光層４２０４の上には遮光性を有する導電膜(代表的にはアルミニウム、銅もし
くは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜)からなる陰極４２０
５が形成される。また、陰極４２０５と有機発光層４２０４の界面に存在する水分や酸素
は極力排除しておくことが望ましい。従って、有機発光層４２０４を窒素または希ガス雰
囲気で形成し、酸素や水分に触れさせないまま陰極４２０５を形成するといった工夫が必
要である。本実施例ではマルチチャンバー方式(クラスターツール方式)の成膜装置を用い
ることで上述のような成膜を可能とする。そして陰極４２０５は所定の電圧が与えられて
いる。
【０２０２】
以上のようにして、画素電極(陽極)４２０３、有機発光層４２０４及び陰極４２０５か
らなる発光素子４３０３が形成される。そして発光素子４３０３を覆うように、絶縁膜４
３０２上に保護膜４３０３が形成されている。保護膜４３０３は、発光素子４３０３に酸
素や水分等が入り込むのを防ぐのに効果的である。
【０２０３】
４００５ａは電源線に接続された引き回し配線であり、ＴＦＴ４２０２の第１の電極に
接続されている。引き回し配線４００５ａはシール材４００９と基板４００１との間を通
り、異方導電性フィルム４３００を介してＦＰＣ４００６が有するＦＰＣ用配線４３０１
に電気的に接続される。
【０２０４】
シーリング材４００８としては、ガラス材、金属材(代表的にはステンレス材)、セラミ
ックス材、プラスチック材(プラスチックフィルムも含む)を用いることができる。プラス
チック材としては、ＦＲＰ(Fiberglass‐Reinforced‐Plastics)板、ＰＶＦ(ポリビニル
フルオライド)フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂
フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラー
フィルムで挟んだ構造のシートを用いることもできる。
【０２０５】
但し、発光素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でな
ければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまた
はアクリルフィルムのような透明物質を用いる。
【０２０６】
また、充填材４２１０としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化
樹脂または熱硬化樹脂を用いることができ、ＰＶＣ(ポリビニルクロライド)、アクリル、
ポリイミド、エポキシ樹脂、シリコン樹脂、ＰＶＢ(ポリビニルブチラル)またはＥＶＡ(
エチレンビニルアセテート)を用いることができる。
本実施例では充填材として窒素を用いた。
【０２０７】
また充填材４２１０を吸湿性物質(好ましくは酸化バリウム)もしくは酸素を吸着しうる
物質にさらしておくために、シーリング材４００８の基板４００１側の面に凹部４００７
を設けて吸湿性物質または酸素を吸着しうる物質４２０７を配置する。そして、吸湿性物
質または酸素を吸着しうる物質４２０７が飛び散らないように、凹部カバー材４２０８に
よって吸湿性物質または酸素を吸着しうる物質４２０７は凹部４００７に保持されている
。なお凹部カバー材４２０８は目の細かいメッシュ状になっており、空気や水分は通し、
吸湿性物質または酸素を吸着しうる物質４２０７は通さない構成になっている。吸湿性物
質または酸素を吸着しうる物質４２０７を設けることで、発光素子４３０３の劣化を抑制
できる。
【０２０８】
図１５(Ｃ)に示すように、画素電極４２０３が形成されると同時に、引き回し配線４０
０５ａ上に接するように導電性膜４２０３ａが形成される。
【０２０９】
また、異方導電性フィルム４３００は導電性フィラー４３００ａを有している。基板４
００１とＦＰＣ４００６とを熱圧着することで、基板４００１上の導電性膜４２０３ａと
ＦＰＣ４００６上のＦＰＣ用配線４３０１とが、導電性フィラー４３００ａによって電気
的に接続される。
【実施例６】
【０２１０】
本発明において、三重項励起子からの燐光を発光に利用できる有機発光材料を用いるこ
とで、外部発光量子効率を飛躍的に向上させることができる。これにより、発光素子の低
消費電力化、長寿命化、および軽量化が可能になる。
【０２１１】
ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。
(T.Tsutsui, C.Adachi, S.Saito, Photochemical Processes in Organized Molecular S
ystems, ed.K.Honda, (Elsevier Sci.Pub., Tokyo,1991) p.437.)      
【０２１２】
上記の論文により報告された有機発光材料(クマリン色素)の分子式を以下に示す。
【０２１３】
【化１】
2020187364.tif 000003
【０２１４】
(M.A.Baldo, D.F.O’Brien, Y.You, A.Shoustikov, S.Sibley, M.E.Thompson, S.R.For
rest, Nature 395 (1998) p.151.)      
【０２１５】
上記の論文により報告された有機発光材料(Ｐｔ錯体)の分子式を以下に示す。
【０２１６】
【化２】
2020187364.tif 000004
【０２１７】
(M.A.Baldo, S.Lamansky, P.E.Burrrows, M.E.Thompson, S.R.Forrest, Appl.Phys.Let
t.,75 (1999) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T.Watanabe, T.ts
uji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.)
【０２１８】
上記の論文により報告された有機発光材料(Ｉｒ錯体)の分子式を以下に示す。
【０２１９】
【化３】
2020187364.tif 000005
【０２２０】
以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子から
の蛍光発光を用いる場合より３〜４倍の高い外部発光量子効率の実現が可能となる。
【実施例７】
【０２２１】
発光素子を用いた発光装置は自発光型であるため、液晶ディスプレイに比べ、明るい場
所での視認性に優れ、視野角が広い。従って、様々な電子機器の表示部に用いることがで
きる。
【０２２２】
本発明の発光装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル
型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置
(カーオーディオ、オーディオコンポ等)、ノート型パーソナルコンピュータ、ゲーム機器
、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)、
記録媒体を備えた画像再生装置(具体的にはDigital Versatile Disc(ＤＶＤ)等の記録媒
体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。特に
、斜め方向から画面を見る機会が多い携帯情報端末は、視野角の広さが重要視されるため
、発光装置を用いることが望ましい。それら電子機器の具体例を図２０に示す。
【０２２３】
図２０(Ａ)は発光素子表示装置であり、筐体３００１、支持台３００２、表示部３００
３、スピーカー部３００４、ビデオ入力端子３００５等を含む。本発明の発光装置は表示
部３００３に用いることができる。発光装置は自発光型であるためバックライトが必要な
く、液晶ディスプレイよりも薄い表示部とすることができる。なお、発光素子表示装置は
、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる
。
【０２２４】
図２０(Ｂ)はデジタルスチルカメラであり、本体３１０１、表示部３１０２、受像部３
１０３、操作キー３１０４、外部接続ポート３１０５、シャッター３１０６等を含む。本
発明の発光装置は表示部３１０２に用いることができる。
【０２２５】
図２０(Ｃ)はノート型パーソナルコンピュータであり、本体３２０１、筐体３２０２、
表示部３２０３、キーボード３２０４、外部接続ポート３２０５、ポインティングマウス
３２０６等を含む。本発明の発光装置は表示部３２０３に用いることができる。
【０２２６】
図２０(Ｄ)はモバイルコンピュータであり、本体３３０１、表示部３３０２、スイッチ
３３０３、操作キー３３０４、赤外線ポート３３０５等を含む。本発明の発光装置は表示
部３３０２に用いることができる。
【０２２７】
図２０(Ｅ)は記録媒体を備えた携帯型の画像再生装置(具体的にはＤＶＤ再生装置)であ
り、本体３４０１、筐体３４０２、表示部Ａ３４０３、表示部Ｂ３４０４、記録媒体(Ｄ
ＶＤ等)読込部３４０５、操作キー３４０６、スピーカー部３４０７等を含む。表示部Ａ
３４０３は主として画像情報を表示し、表示部Ｂ３４０４は主として文字情報を表示する
が、本発明の発光装置はこれら表示部Ａ、Ｂ３４０３、３４０４に用いることができる。
なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０２２８】
図２０(Ｆ)はゴーグル型ディスプレイ(ヘッドマウントディスプレイ)であり、本体３５
０１、表示部３５０２、アーム部３５０３を含む。本発明の発光装置は表示部３５０２に
用いることができる。
【０２２９】
図２０(Ｇ)はビデオカメラであり、本体３６０１、表示部３６０２、筐体３６０３、外
部接続ポート３６０４、リモコン受信部３６０５、受像部３６０６、バッテリー３６０７
、音声入力部３６０８、操作キー３６０９等を含む。本発明の発光装置は表示部３６０２
に用いることができる。
【０２３０】
図２０(Ｈ)は携帯電話であり、本体３７０１、筐体３７０２、表示部３７０３、音声入
力部３７０４、音声出力部３７０５、操作キー３７０６、外部接続ポート３７０７、アン
テナ３７０８等を含む。本発明の発光装置は表示部３７０３に用いることができる。なお
、表示部３７０３は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑え
ることができる。
【０２３１】
なお、将来的に有機発光材料の発光輝度が高くなれば、出力した画像情報を含む光をレ
ンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能と
なる。
【０２３２】
また、上記電子機器はインターネットやＣＡＴＶ(ケーブルテレビ)などの電子通信回線
を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増し
てきている。有機発光材料の応答速度は非常に高いため、発光装置は動画表示に好ましい
。
【０２３３】
また、発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなる
ように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生
装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景
として文字情報を発光部分で形成するように駆動することが望ましい。
【０２３４】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが
可能である。また、本実施例の電子機器は実施例１〜６に示したいずれの構成の発光装置
を用いても良い。
【実施例８】
【０２３５】
本実施例では、図２１に示す画素構成の上面図を、図２２を用いて説明する。
【０２３６】
図２２には、ＴＦＴを形成する領域に同一層（同一レイヤ）をパターニングして複
数の活性層が設けられ、次に第１のゲート線２１０２、第２のゲート線２１０３、各トラ
ンジスタのゲート電極とが同一層（同一レイヤ）をパターニングして設けられ、その後ソ
ース信号線２１０１、電流供給線２１０８とが同一層（同一レイヤ）をパターニングして
設けられ、最後にＥＬ素子（発光素子）の第１の電極（ここでは陽極とする）が設けられ
ている。
【０２３７】
そして、第１のゲート線２１０２の一部がゲート電極となる選択用のＴＦＴ２１０４
が設けられている。ＴＦＴ２１０４は、一つの活性層にゲート電極が二つ設けられたダブ
ルゲート構造とすることで、一つの活性層に一つのゲート電極が設けられたシングルゲー
ト構造と比べて選択（スイッチング）を確実に行うことができる。また、ＴＦＴ２１０４
は一つの活性層にゲート電極が三つ以上設けられたマルチゲート構造とすることも可能で
ある。
【０２３８】
また、ＴＦＴのバラツキを低減するためにＴＦＴ２１０５のチャネル長（Ｌ）
が大きくなるよう設けている。更に、Ｌを大きくすることにより、ＴＦＴの飽和領域を平
らにすることができる。
【０２３９】
また、第２のゲート線２１０３にコンタクトを介して接続されるゲート電極を有するＴ
ＦＴ２１０６が設けられている。また、活性層と、走査線と同一の層とで形成された保持
容量２１０７が設けられている。
【０２４０】
このような各ＴＦＴの構成は、ゲート電極が半導体膜（チャネル形成領域）
の上にあるトップゲート型構造やその逆のボトムゲート型構造を用い、不純物領域（ソー
ス領域又はドレイン領域）にはオフセット構造やGOLD構造を用いればよい。
【図１】
2020187364.tif 000006
【図２】
2020187364.tif 000007
【図３】
2020187364.tif 000008
【図４】
2020187364.tif 000009
【図５】
2020187364.tif 000010
【図６】
2020187364.tif 000011
【図７】
2020187364.tif 000012
【図８】
2020187364.tif 000013
【図９】
2020187364.tif 000014
【図１０】
2020187364.tif 000015
【図１１】
2020187364.tif 000016
【図１２】
2020187364.tif 000017
【図１３】
2020187364.tif 000018
【図１４】
2020187364.tif 000019
【図１５】
2020187364.tif 000020
【図１６】
2020187364.tif 000021
【図１７】
2020187364.tif 000022
【図１８】
2020187364.tif 000023
【図１９】
2020187364.tif 000024
【図２０】
2020187364.tif 000025
【図２１】
2020187364.tif 000026
【図２２】
2020187364.tif 000027