(57)【要約】      （修正有）【課題】基板上での占有面積を小さくし、省面積化を実現するトランスインピーダンスアンプを提供する。【解決手段】トランスインピーダンスアンプ１０１は、ＭＯＳトランジスタと、ＭＯＳトランジスタのドレインにその一端が接続された抵抗（負帰還抵抗）と、抵抗の他端と電流信号の入力ラインとの間に接続された第１のインダクタ（Ｌｃ：負帰還インダクタ）と、ＭＯＳトランジスタのゲートと電流信号の入力ラインとの間に接続された第２のインダクタ（Ｌｂ：ゲートインダクタ）と、第１のインダクタおよび第２のインダクタが形成された基板１とを備える。基板１は、厚み方向に複数の配線層Ｓ１、Ｓ２を備える。第１のインダクタと第２のインダクタとは、複数の配線層のうち互いに異なる配線層に、平面視で少なくともその一部が重なるように形成されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタと、
前記ＭＯＳトランジスタのドレインにその一端が接続された抵抗と、
前記抵抗の他端と電流信号の入力ラインとの間に接続された第１のインダクタと、
前記ＭＯＳトランジスタのゲートと前記電流信号の入力ラインとの間に接続された第２のインダクタと、
前記第１のインダクタおよび前記第２のインダクタが形成された基板とを備え、
前記基板は、
厚み方向に複数の配線層を備え、
前記第１のインダクタと前記第２のインダクタとは、
前記複数の配線層のうち互いに異なる配線層に、平面視で少なくともその一部が重なるように形成されている
ことを特徴とするトランスインピーダンスアンプ。
【請求項２】
請求項１に記載されたトランスインピーダンスアンプにおいて、
前記第１のインダクタは、
前記第２のインダクタが形成されている配線層よりも厚みの薄い配線層に形成されている
ことを特徴とするトランスインピーダンスアンプ。
【請求項３】
請求項１又は２に記載されたトランスインピーダンスアンプにおいて、
前記第１のインダクタと前記第２のインダクタとは、
互いに強め合う磁界を発生するように設けられている
ことを特徴とするトランスインピーダンスアンプ。
【請求項４】
請求項１〜３の何れか１項に記載されたトランスインピーダンスアンプにおいて、
前記第１のインダクタおよび前記第２のインダクタは、それぞれ、
前記複数の配線層のうち複数の層にそれぞれ形成されて互いに接続された複数のインダクタからなる多層インダクタである
ことを特徴とするトランスインピーダンスアンプ。
【請求項５】
ソースが接地された第１のＭＯＳトランジスタと、
ソースが電源に接続された第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのドレインと前記第２のＭＯＳトランジスタのドレインとの接続点にその一端が接続された抵抗と、
前記抵抗の他端と電流信号の入力ラインとの間に接続された第１のインダクタと、
前記第１のＭＯＳトランジスタのゲートと前記電流信号の入力ラインとの間に接続された第２のインダクタと、
前記第２のＭＯＳトランジスタのゲートと前記電流信号の入力ラインとの間に接続された第３のインダクタと、
前記第１のインダクタ、前記第２のインダクタおよび前記第３のインダクタが形成された基板とを備え、
前記基板は、
厚み方向に複数の配線層を備え、
前記第１のインダクタと前記第２のインダクタおよび前記第３のインダクタとは、
前記複数の配線層のうち互いに異なる配線層に、平面視で少なくともその一部が重なるように形成されている
ことを特徴とするトランスインピーダンスアンプ。
【請求項６】
請求項５に記載されたトランスインピーダンスアンプにおいて、
前記第１のインダクタは、
前記第２のインダクタおよび前記第３のインダクタが形成されている配線層よりも厚みの薄い配線層に形成されている
ことを特徴とするトランスインピーダンスアンプ。
【請求項７】
請求項６に記載されたトランスインピーダンスアンプにおいて、
前記第２のインダクタと前記第３のインダクタとは、
同じ配線層に形成されている
ことを特徴とするトランスインピーダンスアンプ。
【請求項８】
請求項５〜７の何れか１項に記載されたトランスインピーダンスアンプにおいて、
前記第１のインダクタ、前記第２のインダクタおよび前記第３のインダクタは、それぞれ、
前記複数の配線層のうち複数の層にそれぞれ形成されて互いに接続された複数のインダクタからなる多層インダクタである
ことを特徴とするトランスインピーダンスアンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流信号の電流電圧変換および増幅に利用されるトランスインピーダンスアンプに関する。
【背景技術】
【０００２】
従来より、電流信号の電流電圧変換および増幅に利用されるトランスインピーダンスアンプ（ＴＩＡ）では、ソース接地型の増幅回路に負帰還抵抗を設けている。
【０００３】
図１７に、ソース接地型の増幅回路を用いたＴＩＡ２００の要部を示す。このＴＩＡ２００では、ソースが接地されたｎチャネルＭＯＳトランジスタＭｎのドレインに負帰還抵抗Ｒの一端を接続し、この負帰還抵抗Ｒの他端と電流信号の入力ラインＬｉｎとの間にインダクタＬｃ（以下、負帰還インダクタと呼ぶ。）を接続している。また、ｎチャネルＭＯＳトランジスタＭｎのゲートと電流信号の入力ラインＬｉｎとの間にインダクタＬｂ（以下、ゲートインダクタと呼ぶ。）を接続している。このＴＩＡ２００では、負帰還抵抗Ｒの前段に接続された負帰還インダクタＬｃやｎチャネルＭＯＳトランジスタＭｎのゲートの前段に接続されたゲートインダクタＬｂによって、インダクタピーキングが発生し、帯域が延伸されるものとなる。
【０００４】
なお、負帰還抵抗の前段に負帰還インダクタを接続することによってインダクタピーキングを発生させる方法については、例えば非特許文献１に示されている。また、ゲートの前段にゲートインダクタを接続することによってインダクタピーキングを発生させる方法については、非特許文献２に示されている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Ghasemi, Omidreza, Rabin Raut, and Glenn Cowan. "A low power Transimpedance Amplifier using inductive feedback approach in 90nm CMOS." Circuits and Systems, 2009. ISCAS 2009. IEEE International Symposium on. IEEE, 2009.
【非特許文献２】Chao, Shih-Fong, et al. "A DC-11.5 GHz low-power, wideband amplifier using splitting-load inductive peaking technique." IEEE Microwave and wireless components letters 18.7 (2008): 482-484.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来のＴＩＡ２００では、図１８（ａ）にその平面図を、図１８（ｂ）に図１８（ａ）におけるＩ−Ｉ線断面図を示すように、負帰還インダクタＬｃとゲートインダクタＬｂとを基板２上に隣接して形成している。
【０００７】
この場合、負帰還インダクタＬｃの側面とゲートインダクタＬｂの側面との間に発生する寄生容量を小さくする必要から、負帰還インダクタＬｃとゲートインダクタＬｂとの間を離す必要があり（寄生容量の値は導体の距離に反比例する）、基板２上での占有面積が大きくなり、省面積化を実現することが難しかった。
【０００８】
本発明は、このような課題を解決するためになされたもので、その目的とするところは、省面積化を実現することが可能なトランスインピーダンスアンプを提供することにある。
【課題を解決するための手段】
【０００９】
このような目的を達成するために本発明は、ＭＯＳトランジスタ（Ｍｎ）と、前記ＭＯＳトランジスタのドレインにその一端が接続された抵抗（Ｒ：負帰還抵抗）と、前記抵抗の他端と電流信号の入力ライン（Ｌｉｎ）との間に接続された第１のインダクタ（Ｌｃ：負帰還インダクタ）と、前記ＭＯＳトランジスタのゲートと前記電流信号の入力ライン（Ｌｉｎ）との間に接続された第２のインダクタ（Ｌｂ：ゲートインダクタ）と、前記第１のインダクタおよび前記第２のインダクタが形成された基板（１）とを備え、前記基板は、厚み方向に複数の配線層（Ｓ１，Ｓ２）を備え、前記第１のインダクタと前記第２のインダクタとは、前記複数の配線層のうち互いに異なる配線層に、平面視で少なくともその一部が重なるように形成されていることを特徴とする。
【００１０】
本発明の一構成例として、第１のインダクタ（負帰還インダクタ）を第２のインダクタ（ゲートインダクタ）が形成されている配線層よりも厚みの薄い配線層に形成したり、第１のインダクタと第２のインダクタとを互いに強め合う磁界が発生するように設けたり、第１のインダクタおよび第２のインダクタをそれぞれ多層インダクタとしたりすることが考えられる。
【００１１】
なお、上記説明では、一例として、発明の構成要素に対応する図面上の構成要素を、括弧を付した参照符号によって示している。
【発明の効果】
【００１２】
以上説明したように、本発明によれば、厚み方向に複数の配線層を備える基板の異なる配線層に、平面視で少なくともその一部が重なるように第１のインダクタ（負帰還インダクタ）と第２のインダクタ（ゲートインダクタ）とを形成するようにしたので、基板上での占有面積を小さくし、省面積化を実現することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】図１は、本発明の実施の形態１に係るＴＩＡの要部の回路を示す図である。
【図２】図２は、本発明の実施の形態１に係るＴＩＡにおける負帰還インダクタとゲートインダクタの形成例を示す図である。
【図３】図３は、本発明の実施の形態２に係るＴＩＡにおける負帰還インダクタとゲートインダクタの形成例を示す図である。
【図４】図４は、本発明の実施の形態３に係るＴＩＡにおける負帰還インダクタとゲートインダクタの形成例を示す図である。
【図５】図５は、本発明の実施の形態４に係るＴＩＡにおける負帰還インダクタとゲートインダクタの形成例を示す図である。
【図６】図６は、実施の形態４に係るＴＩＡにおいて、多層インダクタとされた負帰還インダクタとゲートインダクタの形成例を示す斜視図である。
【図７】図７は、本発明の実施の形態５に係るＴＩＡの要部の回路を示す図である。
【図８】図８は、本発明の実施の形態５に係るＴＩＡにおける負帰還インダクタとゲートインダクタの形成例を示す図である。
【図９】図９は、図７に示したＴＩＡからゲートインダクタを除いた回路を示す図である。
【図１０】図１０は、ｎチャネルＭＯＳトランジスタＭｎの等価回路図である。
【図１１】図１１は、図９に示した回路においてｐチャネルＭＯＳトランジスタＭｐ側の素子を省略した場合の等価回路図である。
【図１２】図１２は、図７に示したＴＩＡから負帰還インダクタを除いた回路を示す図である。
【図１３】図１３は、図１２に示した回路においてｐチャネルＭＯＳトランジスタ側の素子を省略した場合の等価回路図である。
【図１４】図１４は、本発明の実施の形態６に係るＴＩＡにおける負帰還インダクタとゲートインダクタの形成例を示す図である。
【図１５】図１５は、実施の形態６に係るＴＩＡにおいて、多層インダクタとされた負帰還インダクタとゲートインダクタの形成例を示す平面図である。
【図１６】図１６は、実施の形態６に係るＴＩＡにおいて、多層インダクタとされた負帰還インダクタとゲートインダクタの形成例を示す斜視図である。
【図１７】図１７は、ソース接地型の増幅回路を用いたＴＩＡの要部を示す図である。
【図１８】図１８は、従来の負帰還インダクタとゲートインダクタの形成例を示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１５】
〔実施の形態１〕
図１に、本発明の実施の形態１に係るＴＩＡ１０１の要部の回路図を示し、図２に本発明の実施の形態１に係るＴＩＡ１０１における負帰還インダクタＬｃとゲートインダクタＬｂの形成例を示す。なお、図１において、図１７を参照して説明した構成要素と同一の構成要素については同一の符号を付し、その説明は省略する。
【００１６】
このＴＩＡ１０１は、厚み方向に２つの配線層Ｓ１とＳ２を備えた基板１の下層の配線層Ｓ１に負帰還インダクタ（第１のインダクタ）Ｌｃを形成し、上層の配線層Ｓ２にゲートインダクタ（第２のインダクタ）Ｌｂを形成している。
【００１７】
この例において、配線層Ｓ１，Ｓ２の厚みは同じとされている。また、負帰還インダクタＬｃおよびゲートインダクタＬｂは、その平面形状が渦巻き状とされ、その全部が重なるように形成されている。すなわち、負帰還インダクタＬｃとゲートインダクタＬｂとは、基板１の異なる配線層Ｓ１，Ｓ２に、平面視でその全部が重なるように形成されている。
【００１８】
このＴＩＡ１０１では、負帰還インダクタＬｃとゲートインダクタＬｂとが異なる配線層Ｓ１，Ｓ２に形成され、平面視でその全部が重ねられているので、基板１上での占有面積を小さくし、省面積化が実現されている。また、負帰還インダクタＬｃとゲートインダクタＬｂとは、基板１の厚み方向に離されているので、寄生容量の発生も小さい。
【００１９】
なお、この実施の形態１のＴＩＡ１０１では、負帰還インダクタＬｃを下層の配線層Ｓ１に形成し、ゲートインダクタＬｂを上層の配線層Ｓ２に形成しているが、ゲートインダクタＬｂを下層の配線層Ｓ１に、負帰還インダクタＬｃを上層の配線層Ｓ２に形成するようにしてもよい。また、負帰還インダクタＬｃとゲートインダクタＬｂとは、必ずしもその全部を重ねなくてもよく、少なくともその一部が重ねられていればよい。
【００２０】
〔実施の形態２〕
図３に、本発明の実施の形態２に係るＴＩＡ１０２における負帰還インダクタＬｃとゲートインダクタＬｂの形成例を示す。同図において、図２を参照して説明した構成要素と同一の構成要素については同一の符号を付し、その説明は省略する。
【００２１】
このＴＩＡ１０２では、下層の配線層Ｓ１を上層の配線層Ｓ２よりも薄くし、厚さの薄い下層の配線層Ｓ１に負帰還インダクタＬｃを形成し、厚さの厚い上層の配線層Ｓ２にゲートインダクタＬｂを形成している。
【００２２】
このＴＩＡ１０２において、厚さの薄い下層の配線層Ｓ１では、電流の通る道が小さいために、寄生抵抗が大きくなる。厚さの厚い上層の配線層Ｓ２では、電流の通る道が大きいために、寄生抵抗が小さくなる。下層の配線層Ｓ１に形成されている負帰還インダクタＬｃには、後段に負帰還抵抗Ｒが接続されていることから（図１参照）、設計によって負帰還抵抗Ｒを低減することによって、下層の配線層Ｓ１での寄生抵抗の影響を小さくすことが可能である。
【００２３】
〔実施の形態３〕
図４に、本発明の実施の形態３に係るＴＩＡ１０３における負帰還インダクタＬｃとゲートインダクタＬｂの形成例を示す。同図において、図３を参照して説明した構成要素と同一の構成要素については同一の符号を付し、その説明は省略する。
【００２４】
このＴＩＡ１０３では、互いに強め合う磁界が発生するように、負帰還インダクタＬｃおよびゲートインダクタＬｂが設けられている。すなわち、負帰還インダクタＬｃおよびゲートインダクタＬｂの巻き方向を同じとしている。
【００２５】
これにより、近接して配置された負帰還インダクタＬｃとゲートインダクタＬｂとの間に相互誘導が発生し、面積当たりのインダクタンスが大きくなり、負帰還インダクタＬｃおよびゲートインダクタＬｂの直径や巻数を小さくするなどして、さらに省面積化を実現することが可能となる。
【００２６】
〔実施の形態４〕
図５に、本発明の実施の形態４に係るＴＩＡ１０４における負帰還インダクタＬｃとゲートインダクタＬｂの形成例を示す。なお、図５では、簡単のために、負帰還インダクタＬｃおよびゲートインダクタＬｂの平面形状を四角形に巻かれた形としている。
【００２７】
このＴＩＡ１０４では、負帰還インダクタＬｃおよびゲートインダクタＬｂを多層インダクタ（図６参照）としている。多層インダクタとは、多層配線の各層に小さなインダクタを形成し、この各層のインダクタをヴィアで層間接続したインダクタである。
【００２８】
この例では、下層の配線層Ｓ１を４層の層Ｓ１1〜Ｓ１4で構成し、この層Ｓ１1〜Ｓ１4にインダクタＬｃ1〜Ｌｃ4を形成し、このインダクタＬｃ1〜Ｌｃ4をヴィアで層間接続することによって、負帰還インダクタＬｃを多層インダクタとしている。また、上層の配線層Ｓ２を２層の層Ｓ２1，Ｓ２2で構成し、この層Ｓ２1，Ｓ２2にインダクタＬｂ1，Ｌｂ2を形成し、このインダクタＬｂ1，Ｌｂ2をヴィアで層間接続することによって、ゲートインダクタＬｂを多層インダクタとしている。
【００２９】
多層インダクタは、層間での自己誘導が起きるために、面積あたりのインダクタンスが単層のインダクタに比べて大きい。しかしながら、小さなインダクタをヴィアで層間接続するために、寄生抵抗が単層のインダクタに比べて大きい。図５に示したＴＩＡ１０４では、負帰還インダクタＬｃは４層の多層インダクタとされており、また、層Ｓ１1〜Ｓ１4の厚さは薄いために、配線層Ｓ１での寄生抵抗が大きく、この寄生抵抗により信号が劣化してしまう虞がある。しかし、負帰還インダクタＬｃには、後段に負帰還抵抗Ｒが接続されていることから（図１参照）、設計によって負帰還抵抗Ｒを低減することによって、配線層Ｓ１での寄生抵抗の影響を小さくすることが可能である。
【００３０】
また、このＴＩＡ１０４では、負帰還インダクタＬｃとゲートインダクタＬｂとを積層することで、インダクタ間の距離が近くなり、強い相互誘導が発生する。このインダクタ間の相互誘導により、面積当たりのインダクタンスが大きくなるため、負帰還インダクタＬｃやゲートインダクタＬｂ−ｎの直径や巻数を低減させることが可能となり、省面積化を実現できる。
【００３１】
〔実施の形態５〕
図７に、本発明の実施の形態５に係るＴＩＡ１０５の要部の回路図を示す。このＴＩＡ１０５では、ソースが接地されたｎチャネルＭＯＳトランジスタＭｎのドレインと、ソースが電源（正側電源）Ｖｄｄに接続されたｐチャネルＭＯＳトランジスタＭｐのドレインとの接続点に、負帰還抵抗Ｒの一端を接続し、この負帰還抵抗Ｒの他端と電流信号の入力ラインＬｉｎとの間に負帰還インダクタ（第１のインダクタ）Ｌｃを接続している。また、ｎチャネルＭＯＳトランジスタＭｎのゲートと電流信号の入力ラインＬｉｎとの間にゲートインダクタ（第２のインダクタ）Ｌｂ−ｎを接続し、ｐチャネルＭＯＳトランジスタＭｐのゲートと電流信号の入力ラインＬｉｎとの間にゲートインダクタ（第３のインダクタ）Ｌｂ−ｐを接続している。なお、図７では、入力ラインＬｉｎと接地ラインとの間の入力容量をＣｉｎ、出力ラインＬｏｕｔと接地ラインとの間の出力容量をＣｏｕｔとして示している。
【００３２】
図８に、このＴＩＡ１０５における負帰還インダクタＬｃとゲートインダクタＬｂ−ｎ，Ｌｂ−ｐの形成例を示す。このＴＩＡ１０５では、下層の配線層Ｓ１を４層の層Ｓ１1〜Ｓ１4で構成し、この層Ｓ１1〜Ｓ１4にインダクタＬｃ1〜Ｌｃ4を形成し、このインダクタＬｃ1〜Ｌｃ4をヴィアで層間接続することによって、負帰還インダクタＬｃを多層インダクタとしている。また、上層の配線層Ｓ２を２層の層Ｓ２1，Ｓ２2で構成し、この層Ｓ２1，Ｓ２2にインダクタＬｂ−ｎ1，Ｌｂ−ｎ2を形成し、このインダクタＬｂ−ｎ1，Ｌｂ−ｎ2をヴィアで層間接続することによって、ゲートインダクタＬｂ−ｎを多層インダクタとしている。また、配線層Ｓ２よりも上層の配線層Ｓ３を２層の層Ｓ３1，Ｓ３2で構成し、この層Ｓ３1，Ｓ３2にインダクタＬｂ−ｐ1，Ｌｂ−ｐ2を形成し、このインダクタＬｂ−ｐ1，Ｌｂ−ｐ2をヴィアで層間接続することによって、ゲートインダクタＬｂ−ｐを多層インダクタとしている。
【００３３】
〔負帰還インダクタについて〕
図９に、図７に示したＴＩＡ１０５からゲートインダクタＬｂ−ｎおよびＬｂ−ｐを除いた回路を示す。ここで、簡単のために、ｎチャネルＭＯＳトランジスタＭｎの等価回路を図１０とみなし、図９に示した回路においてｐチャネルＭＯＳトランジスタＭｐ側の素子を省略した場合の等価回路を図１１に示す。
【００３４】
なお、図１０に示したｎチャネルＭＯＳトランジスタＭｎの等価回路において、ｇｍＶｇｓは電流源、ｒは内部抵抗、Ｃｇｄはゲートとドレインとの間の容量、Ｃｇｓはゲートとソースとの間の容量、Ｃｄｓはドレインとソースとの間の容量を示す。
【００３５】
図１１に示した等価回路からも分かるように、負帰還インダクタＬｃと容量Ｃｇｄとは並列共振し、共振周波数においてインピーダンスが高くなるため、利得のピーキングが発生する。この負帰還インダクタＬｃを寄生抵抗は大きいが、省面積な多層インダクタとすることによって、省面積化と広帯域化を両立させることができる。また、負帰還インダクタＬｃを帰還パスに組み込み、利得のピーキングを発生させることによって、利得の遮断周波数を延伸させることができる。また、多層インダクタは寄生抵抗によりＱ値が小さいために滑らかにピーキングさせることができ、単層のインダクタ（高Ｑ値なインダクタ）でピーキングさせるよりも、帯域内の利得の平坦性を妨げずに帯域を延伸させることができる。また、多層インダクタを用いるために、省面積化が容易である。
【００３６】
〔ゲートインダクタについて〕
図１２に、図７に示したＴＩＡ１０５から負帰還インダクタＬｃを除いた回路を示す。ここで、簡単のために、ｎチャネルＭＯＳトランジスタＭｎの等価回路を図１０とみなし、ｐチャネルＭＯＳトランジスタＭｐ側の素子を省略した場合の等価回路を図１３に示す。
【００３７】
図１３に示した等価回路からも分かるように、ゲートインダクタＬｂ−ｎと容量Ｃｇｄとは直列共振し、共振周波数においてインピーダンスが低くなるため、利得のピーキングが発生する。ゲートインダクタＬｂ−ｐ側でも、同様にして、利得のピーキングが発生する。このゲートインダクタＬｂ−ｎおよびＬｂ−ｐを寄生抵抗は大きいが省面積な多層インダクタとすることによって、省面積化と広帯域化を両立させることができる。また、ゲートインダクタＬｂ−ｎおよびＬｂ−ｐを入力パスに組み込み、利得のピーキングを発生させることによって、利得の遮断周波数を延伸させることができる。また、多層インダクタを用いるために、省面積化が容易である。
【００３８】
〔実施の形態６〕  
図１４に、本発明の実施の形態６に係るＴＩＡ１０６における負帰還インダクタＬｃとゲートインダクタＬｂ−ｎ，Ｌｂ−ｐの形成例を示す。
【００３９】
このＴＩＡ１０６では、負帰還インダクタＬｃを下層の配線層Ｓ１に形成し、ゲートインダクタＬｂ−ｎとゲートインダクタＬｂ−ｐを上層の配線層Ｓ２に形成している。すなわち、ゲートインダクタＬｂ−ｎとゲートインダクタＬｂ−ｐとを同じ配線層Ｓ２に隣接して形成している。
【００４０】
また、このＴＩＡ１０６において、負帰還インダクタＬｃおよびゲートインダクタＬｂ−ｎ，Ｌｂ−ｐは多層インダクタとされている。参考として、その平面図を図１５に、そその斜視図を図１６に示す示す。
【００４１】
また、このＴＩＡ１０６では、負帰還インダクタＬｃとゲートインダクタＬｂ−ｐ，Ｌｐ−ｎとが互いに強めあう磁界を発生するように、負帰還インダクタＬｃの巻き方向と、ゲートインダクタＬｂ−ｐ，Ｌｐ−ｎの巻き方向とを逆としている。
【００４２】
また、このＴＩＡ１０６では、負帰還インダクタＬｃとゲートインダクタＬｂ−ｐ，Ｌｐ−ｎとの重ねた辺の配線同士の寄生容量が最小になるように、配線位置が直上にこないようにしたり、配線幅を小さくする、というような設計を行っている。
【００４３】
〔実施の形態の拡張〕
以上、実施の形態を参照して本発明を説明したが、本発明は上記の実施の形態に限定されるものではない。本発明の構成や詳細には、本発明の技術思想の範囲内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００４４】
１…基板、Ｓ１，Ｓ２，Ｓ３…配線層、Ｍｎ…ｎチャネルＭＯＳトランジスタ、Ｍｐ…ｐチャネルＭＯＳトランジスタ、Ｒ…負帰還抵抗、Ｌｃ…負帰還インダクタ、Ｌｂ，Ｌｂ−ｎ、Ｌｂ−ｐ…ゲートインダクタ、Ｌｉｎ…電流信号の入力ライン、１０１〜１０６…ＴＩＡ（トランスインピーダンスアンプ）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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