(57)【要約】【課題】本発明の課題は、小型化を達成し、かつノイズの吸収や遮蔽が可能なメタマテリアルを構成する素子構造を含む電子部材およびその製造方法を得ることである。【解決手段】本発明の電子部材１は、対向する第１の表面１１および第２の表面１２を有する基板１０と、基板１０に設けられた１以上の素子構造１００とを備えた電子部材である。素子構造１００は、第１の表面上に積層された第１の導電性層１１１と第１の誘電体層１３１と第２の導電性層１２１と、第２の表面１２上に積層された第３の導電性層１１２と第２の誘電体層１３２と第４の導電性層１２２とを備え、電子部材１は、第１の導電性層１１１と第３の導電性層１１２とをそれぞれの近い端部同士を接続することにより導通させる第１の手段１０１と、第２の導電性層１２１と第４の導電性層１２２とをそれぞれの互いに近い端部同士を接続することにより導通させる第２の手段１０２とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
対向する第１の表面および第２の表面を有する基板と、
前記基板に設けられた１以上の素子構造と
を備えた電子部材であって、
前記素子構造は、
前記第１の表面上に積層された第１の導電性層と第１の誘電体層と第２の導電性層と、
前記第２の表面上に積層された第３の導電性層と第２の誘電体層と第４の導電性層と
を備え、
前記電子部材は、
前記第１の導電性層の一方の端部とそれに近方の前記第３の導電性層の一方の端部を接続することにより導通させる第１の手段と、
前記第２の導電性層の他方の端部とそれに近方の前記第４の導電性層の他方の端部を接続することにより導通させる第２の手段と
を備え、
前記第１の導電性層の他方の端部とそれに近方の前記第３の導電性層の他方の端部とは導通されず、また前記第２の導電性層の一方の端部とそれに近方の前記第４の導電性層の一方の端部とは導通されない、電子部材。
【請求項２】
前記１以上の素子構造は、少なくとも隣接する２つの素子構造を含み、
前記２つの素子構造のうちの一方の素子構造に含まれる前記第１の導電性層の一方の端部と、それに近方であって、その他方の素子構造に含まれる前記第３の導電性層の一方の端部とが前記第１の手段により接続されることにより導通し、
導通した前記第１の導電性層と前記第３の導電性層とを含む平面が、前記基板の前記第１の表面または前記第２の表面に対して直角でない角度で傾斜し、
前記一方の素子構造に含まれる前記第２の導電性層の他方の端部と、それに近方にあって前記他方の素子構造に含まれる前記第４の導電性層の他方の端部とが、前記第２の手段により接続されることにより導通し、
導通した前記第２の導電性層と前記第４の導電性層とを含む平面が、前記基板の前記第１の表面または前記第２の表面に対して直角でない角度で傾斜している、請求項１に記載の電子部材。
【請求項３】
前記第１の手段は、前記基板を貫通するスルーホールを介して前記第１の導電性層の一方の端部と前記第３の導電性層の一方の端部とを接続する第１のスルーホール導電性層を含み、
前記第２の手段は、前記基板を貫通するスルーホールを介して前記第２の導電性層の他方の端部と前記第４の導電性層の他方の端部とを接続する第２のスルーホール導電性層を含む、請求項１または請求項２に記載の電子部材。
【請求項４】
前記第１の手段は、前記第１の導電性層の一方の端部に形成された第１の電極パッドと、前記第３の導電性層の一方の端部に形成された第３の電極パッドとを含み、
前記第２の手段は、前記第２の導電性層の他方の端部に形成された第２の電極パッドと、前記第４の導電性層の他方の端部に形成された第４の電極パッドとを含む、請求項１〜請求項３のいずれか一項に記載の電子部材。
【請求項５】
前記第１の手段は、前記第１の導電性層の一方の端部と前記第３の導電性層の一方の端部との間で高周波電流を導通させるように構成されており、
前記第２の手段は、前記第２の導電性層の他方の端部と前記第４の導電性層の他方の端部との間で高周波電流を導通させるように構成されている、請求項４に記載の電子部材。
【請求項６】
前記素子構造は、前記第１の導電性層から前記第４の導電性層により形成されるインダクタンスと、前記第１の誘電体層を前記第１の導電性層と前記第２の導電性層との間に配置された構造および前記第２の誘電体層を前記第３の導電性層と前記第４の導電性層との間に配置された構造により形成されるキャパシタンスとからなる回路を形成する、請求項１〜請求項５のいずれか一項に記載の電子部材。
【請求項７】
前記電子部材は、所定の周波数帯域のノイズを遮蔽あるいは吸収する機能を有する、請求項１〜請求項６のいずれか一項に記載の電子部材。
【請求項８】
前記素子構造は、ノイズが入射したとき、前記第２の導電性層から前記第１の導電性層、前記第３の導電性層、および前記第４の導電性層を経て前記第２の導電性層に戻る電流経路に高周波電流が流れることにより、前記電流経路により囲まれた領域を通る前記ノイズによる磁界が弱まるように構成されている、請求項１〜請求項７のいずれか一項に記載の電子部材。
【請求項９】
前記素子構造を複数備え、
前記複数の素子構造は、前記基板にマトリクス状に配列されている、請求項１〜請求項８のいずれか一項に記載の電子部材。
【請求項１０】
前記誘電体層の構成材料は誘電率が約３以上である、および／または、前記誘電体層の厚みが約１μｍ〜１００μｍである、請求項１〜請求項９のいずれか一項に記載の電子部材。
【請求項１１】
前記誘電体層の構成材料は、二酸化ケイ素あるいはチタン酸バリウムを含む、請求項１０に記載の電子部材。
【請求項１２】
電磁ノイズのフィルタであって、
請求項１〜請求項１１のいずれか一項に記載の電子部材を有し、
前記電子部材により電磁ノイズの特定帯域の周波数成分を減衰させる、フィルタ。
【請求項１３】
電子部材を製造する方法であって、
前記電子部品を構成する基板は、対向する第１の表面および第２の表面を有し、
前記方法は、
前記基板の第１の表面上に第１の導電性層、第１の誘電体層、および第２の導電性層を順次積層することと、
前記基板の第２の表面上に第３の導電性層、第２の誘電体層、および第４の導電性層を順次積層することと、
前記第１の導電性層の一方の端部とそれに近方の前記第３の導電性層の一方の端部とが導通し、かつ、前記第１の導電性層の他方の端部とそれに近方の前記第３の導電性層の他方の端部とが導通しないように、前記第１の導電性層と前記第３の導電性層とを電気的に接続することと、
前記第２の導電性層の一方の端部とそれに近方の前記第４の導電性層の一方の端部とが導通せず、かつ、前記第２の導電性層の他方の端部とそれに近方の前記第４の導電性層の他方の端部とが導通するように前記第２の導電性層と前記第４の導電性層とを接続することと
を含む、電子部材の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子部材およびその製造方法に関し、特に、メタマテリアルを構成する１以上の素子構造を備える電子部材およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、電子機器の充実に伴い、不要な電磁波の放射とそれによる誤動作の危険性は格段に高まっている。電子機器への不要な電磁波の放射を抑制したり、電子機器が不要な電磁波の放射を受けても誤動作の発生を防止可能とするために、不要な電磁波を吸収あるいは反射する種々の技術が開発されている。
【０００３】
例えば、特許文献１には、外部からのテラヘルツ電磁波を選択的に反射させるレンズを、スプリットリングを含むメタマテリアルで実現することが開示されている。ここで、スプリットリングは、環状導体の一部に切り欠きＣｐ（図１２（ａ）参照）を有するものである。
【０００４】
しかしながら、図１２（ａ）に示す大小２つのスプリットリングＳＬ１およびＳＬ２を入れ子状に組み合わせたスプリットリング組立体（素子構造）Ｅｓ（図１２（ｂ））の場合、電磁ノイズ試験で問題となりやすい約０．３ＧＨｚ〜２．５ＧＨｚ程度の周波数帯域を選択的に反射または吸収するためには、素子構造の寸法Ｌｅが数ｃｍオーダとなり、小型化が求められる電子機器の回路部に貼り付けたり取り付けたりするには不適切であった。
【０００５】
さらに、図１３（ａ）に示すように、基板Ｂなどのシート状部材の表面にスプリットリング組立体Ｅｓを配置した場合、進行方向ｋが基板Ｂに対して垂直な方向である電磁波ノイズ（以下、ノイズという）は、その磁界ＨがスプリットリングＳＬ１、ＳＬ２の円周面と平行となり、スプリットリングＳＬ１、ＳＬ２の中を通らないため、スプリットリングＳＬ１、ＳＬ２は不要なノイズを吸収したり遮蔽（反射）したりする機能を発揮できない。
【０００６】
そこで、図１３（ｂ）に示すようなスプリットリングＳＬ１、ＳＬ２の円周面がノイズの進行方向ｋに対して平行になるように配置すれば、スプリットリングＳＬ１、ＳＬ２は、ノイズを吸収したり遮蔽したりする機能を発揮することができる。
【０００７】
しかしながら、広範囲に効果を持たせるためには、ノイズの進行方向ｋに対して垂直な平面上に、この面に対してスプリットリングＳＬ１、ＳＬ２の円周面が垂直になるようにスプリットリングＳＬ１、ＳＬ２を配置する必要があり、図１３（ｃ）に示すように、基板Ｂから例えば１列毎にスプリットリング組立体を切り出した切出し片Ｂａを、基板の厚み方向に重ねて配置する必要があり、生産性が悪く製造コストが高く実用性に欠けるという問題があった。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１４−１６０９４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、小型化を達成し、かつノイズの吸収や遮蔽が可能なメタマテリアルを構成する素子構造を含む電子部材およびその製造方法を得ることを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、以下の項目を提供する。
（項目１）
対向する第１の表面および第２の表面を有する基板と、
前記基板に設けられた１以上の素子構造と
を備えた電子部材であって、
前記素子構造は、
前記第１の表面上に積層された第１の導電性層と第１の誘電体層と第２の導電性層と、
前記第２の表面上に積層された第３の導電性層と第２の誘電体層と第４の導電性層と
を備え、
前記電子部材は、
前記第１の導電性層の一方の端部とそれに近方の前記第３の導電性層の一方の端部を接続することにより導通させる第１の手段と、
前記第２の導電性層の他方の端部とそれに近方の前記第４の導電性層の他方の端部を接続することにより導通させる第２の手段と
を備え、
前記第１の導電性層の他方の端部とそれに近方の前記第３の導電性層の他方の端部とは導通されず、また前記第２の導電性層の一方の端部とそれに近方の前記第４の導電性層の一方の端部とは導通されない、電子部材。
（項目２）
前記１以上の素子構造は、少なくとも隣接する２つの素子構造を含み、
前記２つの素子構造のうちの一方の素子構造に含まれる前記第１の導電性層の一方の端部と、それに近方であって、その他方の素子構造に含まれる前記第３の導電性層の一方の端部とが前記第１の手段により接続されることにより導通し、
導通した前記第１の導電性層と前記第３の導電性層とを含む平面が、前記基板の前記第１の表面または前記第２の表面に対して直角でない角度で傾斜し、
前記一方の素子構造に含まれる前記第２の導電性層の他方の端部と、それに近方にあって前記他方の素子構造に含まれる前記第４の導電性層の他方の端部とが、前記第２の手段により接続されることにより導通し、
導通した前記第２の導電性層と前記第４の導電性層とを含む平面が、前記基板の前記第１の表面または前記第２の表面に対して直角でない角度で傾斜している、項目１に記載の電子部材。
（項目３）
前記第１の手段は、前記基板を貫通するスルーホールを介して前記第１の導電性層の一方の端部と前記第３の導電性層の一方の端部とを接続する第１のスルーホール導電性層を含み、
前記第２の手段は、前記基板を貫通するスルーホールを介して前記第２の導電性層の他方の端部と前記第４の導電性層の他方の端部とを接続する第２のスルーホール導電性層を含む、項目１または項目２に記載の電子部材。
（項目４）
前記第１の手段は、前記第１の導電性層の一方の端部に形成された第１の電極パッドと、前記第３の導電性層の一方の端部に形成された第３の電極パッドとを含み、
前記第２の手段は、前記第２の導電性層の他方の端部に形成された第２の電極パッドと、前記第４の導電性層の他方の端部に形成された第４の電極パッドとを含む、項目１〜項目３のいずれか一項に記載の電子部材。
（項目５）
前記第１の手段は、前記第１の導電性層の一方の端部と前記第３の導電性層の一方の端部との間で高周波電流を導通させるように構成されており、
前記第２の手段は、前記第２の導電性層の他方の端部と前記第４の導電性層の他方の端部との間で高周波電流を導通させるように構成されている、項目４に記載の電子部材。
（項目６）
前記素子構造は、前記第１の導電性層から前記第４の導電性層により形成されるインダクタンスと、前記第１の誘電体層を前記第１の導電性層と前記第２の導電性層との間に配置された構造および前記第２の誘電体層を前記第３の導電性層と前記第４の導電性層との間に配置された構造により形成されるキャパシタンスとからなる回路を形成する、項目１〜項目５のいずれか一項に記載の電子部材。
（項目７）
前記電子部材は、所定の周波数帯域のノイズを遮蔽あるいは吸収する機能を有する、項目１〜項目６のいずれか一項に記載の電子部材。
（項目８）
前記素子構造は、ノイズが入射したとき、前記第２の導電性層から前記第１の導電性層、前記第３の導電性層、および前記第４の導電性層を経て前記第２の導電性層に戻る電流経路に高周波電流が流れることにより、前記電流経路により囲まれた領域を通る前記ノイズによる磁界が弱まるように構成されている、項目１〜項目７のいずれか一項に記載の電子部材。
（項目９）
前記素子構造を複数備え、
前記複数の素子構造は、前記基板にマトリクス状に配列されている、項目１〜項目８のいずれか一項に記載の電子部材。
（項目１０）
前記誘電体層の構成材料は誘電率が約３以上である、および／または、前記誘電体層の厚みが約１μｍ〜１００μｍである、項目１〜項目９のいずれか一項に記載の電子部材。
（項目１１）
前記誘電体層の構成材料は、二酸化ケイ素あるいはチタン酸バリウムを含む、項目１０に記載の電子部材。
（項目１２）
電磁ノイズのフィルタであって、
項目１〜項目１１のいずれか一項に記載の電子部材を有し、
前記電子部材により電磁ノイズの特定帯域の周波数成分を減衰させる、フィルタ。
（項目１３）
電子部材を製造する方法であって、
前記電子部品を構成する基板は、対向する第１の表面および第２の表面を有し、
前記方法は、
前記基板の第１の表面上に第１の導電性層、第１の誘電体層、および第２の導電性層を順次積層することと、
前記基板の第２の表面上に第３の導電性層、第２の誘電体層、および第４の導電性層を順次積層することと、
前記第１の導電性層の一方の端部とそれに近方の前記第３の導電性層の一方の端部とが導通し、かつ、前記第１の導電性層の他方の端部とそれに近方の前記第３の導電性層の他方の端部とが導通しないように、前記第１の導電性層と前記第３の導電性層とを電気的に接続することと、
前記第２の導電性層の一方の端部とそれに近方の前記第４の導電性層の一方の端部とが導通せず、かつ、前記第２の導電性層の他方の端部とそれに近方の前記第４の導電性層の他方の端部とが導通するように前記第２の導電性層と前記第４の導電性層とを接続することと
を含む、電子部材の製造方法。
【発明の効果】
【００１１】
本発明によれば、小型化を達成し、かつノイズの吸収や遮蔽が可能なメタマテリアルを構成する素子構造を含む電子部材およびその製造方法を得ることができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、本発明の実施形態１による電子部材１を説明するための斜視図である。
【図２】図２は、図１の電子部材１であるメタマテリアルを構成する素子構造１００の配列を示す平面図であり、図１のＸ部分を示している。
【図３】図３は、図２における素子構造（メタマテリアルのＲ１部分）１００を具体的に説明するための図であり、図３（ａ）は、図２のＲ１部分の平面図、図３（ｂ）は、図３（ａ）のＹ１−Ｙ１線断面図である。
【図３Ａ】図３Ａは、図２のＲ２部分における導電性層の構造を示す斜視図である。
【図３Ｂ】図３Ｂは、図３に示す素子構造の変形例としてランド部を含むものを説明するための図であり、図３Ｂ（ａ）は、図２のＲ１部分に相当するＲ１ａ部分を示す平面図であり、図３Ｂ（ｂ）は、図３Ｂ（ａ）のＹ１ａ−Ｙ１ａ線断面図である。
【図４】図４は、図３に示す素子構造１００の動作を説明するための断面図である。
【図４Ａ】図４Ａは、誘電体層の材料として二酸化ケイ素（ＳｉＯ２）を用いた図３に示す素子構造１００を用いて電磁ノイズの透過特性を測定した結果を示す図である。
【図４Ｂ】図４Ｂは、誘電体層の材料としてチタン酸バリウム（ＢａＴｉＯ３）を用いた図３に示す素子構造１００を用いて電磁ノイズの透過特性を測定した結果を示す図である。
【図５】図５は、図１に示す電子部材１の製造方法を説明するための図であり、図５（ａ）〜図５（ｅ）は、基板材料に対する穴あけから無電解めっきまでの工程を段階別に示している。
【図６】図６は、図１に示す電子部材１の製造方法を説明するための図であり、図６（ａ）〜図６（ｄ）は、めっきマスクの形成から電解めっき後のめっきマスクの除去までの工程を段階別に示している。
【図６Ａ】図６Ａは、図１に示す電子部材１を製造する際にランド部を形成する場合の工程を説明するための図であり、図６Ａ（ａ）〜図６Ａ（ｄ）は、ランド部の形成工程およびその後の導電性層の形成工程を段階別に示している。
【図７】図７は、図１に示す電子部材１の製造方法を説明するための図であり、図７（ａ）〜図７（ｃ）は、めっきマスク除去後の後処理から誘電体層の印刷および金属ペーストの印刷までの工程を段階別に示している。
【図７Ａ】図７Ａは、図３に示すスプリット体１１０、１２０の変形例であるスプリット体１２１０、１２２０を説明するための図であり、図７Ａ（ａ）は、図２のＲ２部分に相当するＲ２ａ部分を示す平面図であり、図７Ａ（ｂ）および図７Ａ（ｃ）はそれぞれ、図７Ａ（ａ）のＺ１ａ−Ｚ１ａ線断面図およびＺ２ａ−Ｚ２ａ線断面図である。
【図７Ｂ】図７Ｂは、図７Ａに示すスプリット体１２１０、１２２０を立体的に示す斜視図である。
【図７Ｃ】図７Ｃは、図７Ｂに示すスプリット体１２１０、１２２０を説明するための図であり、図７Ｃ（ａ）は、スプリット体１２１０、１２２０の構造を示す斜視図であり、図７Ｃ（ｂ）は、スプリット体１２１０、１２２０の機能を説明するための図である。
【図８】図８は、本発明の実施形態２による電子部材２を説明するための斜視図である。
【図９】図９は、図８の電子部材２であるメタマテリアルを構成する素子構造２００の配列を示す平面図であり、図８のＸ２部分を示している。
【図１０】図１０は、図９における素子構造（メタマテリアルのＲ３部分）２００を具体的に説明するための図であり、図１０（ａ）は、図９のＲ３部分の平面図、図１０（ｂ）は、図１０（ａ）のＹ２−Ｙ２線断面図である。
【図１１】図１１は、図１０に示す素子構造２００の動作を説明するための断面図である。
【図１２】図１２は、従来のスプリットリングＳＬ１、ＳＬ２を用いたメタマテリアルを説明するための図であり、図１２（ａ）は大小２つのスプリットリングＳＬ１およびＳＬ２を示し、図１２（ｂ）はこれらのスプリットリングを入れ子状に組み合わせた組立体（素子構造）Ｅｓを示す。
【図１３】図１３は、電磁波ノイズの進行方向に対するスプリットリングの配置を説明するための図であり、ノイズの磁界Ｈがスプリットリング組立体Ｅｐを通過しない配置（図１３（ａ））と、通過する配置（図１３（ｂ））と、通過する配置での製造方法（図１３（ｃ））とを示している。
【発明を実施するための形態】
【００１３】
本明細書において、「約」とはその後に記載された数値に対する±１０％の範囲をいう。
【００１４】
本発明は、ノイズの吸収および遮蔽を効果的に行うことが可能なメタマテリアルとしての電子部材を製造することが困難であるという課題を解決したものである。
【００１５】
特に、本発明は、誘電体層を挟んで２つのスプリット体（例えば、図３（ｂ）に示すような切り欠きを有する略コの字型の部材）を対向させることでキャパシタンスを大きくした素子構造を含む電子部材を対象としており、複数配列される素子構造の小型化によりコストと設置場所の占有面積を抑えながら効果的にノイズの吸収または遮蔽性能を達成することができる。また、製造が簡単であることから高い実用性を期待できるものである。
【００１６】
本発明は、製造を簡単とするために、基板の表面（第１の表面）側と裏面（第２の表面）側とにそれぞれ誘電体層を導電性層の間に配置された積層構造を設け、基板の表面側の積層構造の２つの導電性層の１つ（第１の導電性層）の一方の端部と、基板の裏面側の積層構造における２つの導電性層の１つ（第３の導電性層）の基板の表面側の１つの導電性層（第１の導電性層）の一方の端部に近方である一方の端部とを電気的に接続し、基板の表面側の積層構造の２つの導電性層のもう１つ（第２の導電性層）の他方の端部と、基板の裏面側の積層構造における２つの導電性層のもう１つ（第４の導電性層）の基板の表面側のもう１つの導電性層（第２の導電性層）の他方の端部に近方である他方の端部とを電気的に接続するようにしている。
【００１７】
ここで、基板の表面側の積層構造の２つの導電性層の１つ（第１の導電性層）の他方の端部と、基板の裏面側の積層構造における２つの導電性層の１つ（第３の導電性層）の基板の表面側の１つの導電性層（第１の導電性層）の他方の端部に近方である他方の端部とを電気的に接続しないようにし、かつ、基板の表面側の積層構造の２つの導電性層のもう１つ（第２の導電性層）の一方の端部と、基板の裏面側の積層構造における２つの導電性層のもう１つ（第４の導電性層）の基板の表面側のもう１つの導電性層（第２の導電性層）の一方の端部に近方である一方の端部とを電気的に接続しないようにしている。
【００１８】
それにより、基板表面に対して垂直に起立または斜めに傾斜したスプリット体を形成し、これにより上記課題を解決したものである。
【００１９】
ここで、導電性層の端部とは、基板表面に対して垂直に起立した、または斜めに傾斜したスプリット体を構成する積層構造の長手方向（素子構造の長手方向）の先端の他、導電性層の中心側に先端からずれた部分も含まれる。先端からずれる位置は積層構造の長手方向（素子構造の長手方向）の中心部よりも先端部側である。
【００２０】
従って、本発明は、誘電体層を導電性層の間に配置された基板表面側の積層構造と、誘電体層を導電性層の間に配置された基板裏面側の積層構造とをそれぞれの導電性層の端部で電気的に接続することで、基板表面に対して垂直に起立させて、あるいは斜めに傾斜した２つのスプリット体を含む素子構造を有するものであればよい。
【００２１】
すなわち、本発明は、対向する第１の表面および第２の表面を有する基板と、基板に設けられた１以上の素子構造とを備えた電子部材であって、素子構造は、第１の表面上に積層された第１の導電性層と第１の誘電体層と第２の導電性層と、第２の表面上に積層された第３の導電性層と第２の誘電体層と第４の導電性層とを備え、電子部材は、第１の導電性層の一方の端部とそれに近方の第３の導電性層の端部を接続することにより導通させる第１の手段と、第２の導電性層の他方の端部とそれに近方の第４の導電性層の他方の端部を接続することにより導通させる第２の手段とを備え、第１の導電性層の他方の端部とそれに近方の第３の導電性層の他方の端部とは導通されず、また第２の導電性層の一方の端部とそれに近方の第４の導電性層の一方の端部とは導通されない構成を備えるものであり、本発明のその他の構成は限定されるものではない。
【００２２】
ここで、第１の導電性層と、第３の導電性層と、第１の導電性層の一方の端部と第３の導電性層の一方の端部とを導通させる第１の手段とにより１つのスプリット体を形成する。また、第２の導電性層と、第４の導電性層と、第２の導電性層の他方の端部と第４の導電性層の他方の端部とを導通させる第２の手段とにより１つのスプリット体を形成する。図１〜図４に示す実施形態において、第１の導電性層と第３の導電性層ならびに第１の導通手段（単に第１の手段ともいう。）とにより形成されるスプリット体と、第２の導電性層と第４の導電性層と第２の導通手段（単に第２の手段ともいう。）とにより形成されるスプリット体とは、両者の切り欠き部分が対向する配置であるが、本発明はこれに限定されない。両者の切り欠き部分が所定の角度となる位置であってもよい。
【００２３】
例えば、素子構造は、基板上で１つであってもよいし複数であってもよい。複数の素子構造を備える場合、基板上で分散されて配置されていてもよいし、行列状に配列されてもよい。
【００２４】
さらに、第１の手段および第２の手段は、１以上の素子構造に含まれていてもよい。
【００２５】
あるいは、１以上の素子構造は、少なくとも隣接する２つの素子構造を含み、２つの素子構造のうちの一方の素子構造に含まれる第１の導電性層の一方の端部と、それに近方であってその他方の素子構造に含まれる第３の導電性層の一方の端部とが、第１の手段により接続されることにより導通し、導通した第１の導電性層と第３の導電性層とを含む平面が誘電体基板の第１の表面または第２の表面に対して直角でない角度で傾斜し、一方の素子構造に含まれる第２の導電性層の他方の端部と、それに近方にあって他方の素子構造に含まれる第４の導電性層の他方の端部とが、第２の手段により接続されることにより導通し、導通した第２の導電性層と第４の導電性層とを含む平面が誘電体基板の第１の表面または第２の表面に対して直角でない角度で傾斜していてもよい。
【００２６】
第１の手段および第２の手段はいずれも、基板表面側の導電性層と基板裏面側の導電性層とをそれぞれの端部同士を接続することで導通可能とするものであれば任意の手段であり得る。例えば、１つの実施形態において、第１の手段は、基板を貫通するスルーホールを介して第１の導電性層の一方の端部と第３の導電性層の一方の端部とを接続する第１のスルーホール導電性層を含み、第２の手段は、基板を貫通するスルーホールを介して第２の導電性層の他方の端部と第４の導電性層の他方の端部とを接続する第２のスルーホール導電性層を含む。これにより、誘電体層を導電性層の間に配置された基板表面側の積層構造と、誘電体層を導電性層の間に配置された基板裏面側の積層構造とをスルーホールを介して接続することができる。
【００２７】
なお、第１の手段および第２の手段は、上述したようにスルーホールを用いて基板表面側の積層構造と基板裏面側の積層構造とを接続するものに限定されない。
【００２８】
たとえば、第１の手段は、第１の導電性層の一方の端部に形成された第１の電極パッドと、第１の導電性層の一方の端部に近方である第３の導電性層の一方の端部に形成された第３の電極パッドとを含み、第２の手段は、第２の導電性層の他方の端部に形成された第２の電極パッドと、第２の導電性層の他方の端部に対して近方である第４の導電性層の他方の端部に形成された第４の電極パッドとを含むものでもよい。この場合、第１の手段は、第１の電極パッドと第３の電極パッドとの容量結合により、第１の導電性層の一方の端部と第３の導電性層の一方の端部との間で高周波電流を導通させることができる。第２の手段は、第２の電極パッドと第４の電極パッドとの容量結合により第２の導電性層の他方の端部と第４の導電性層の他方の端部との間で高周波電流を導通させることができる。
【００２９】
素子構造は、主として第１の導電性層から第４の導電性層により形成されるインダクタンスと、主として第１の誘電体層を第１の導電性層と第２の導電性層との間に配置された構造および第２の誘電体層を第３の導電性層と第４の導電性層との間に配置された構造により形成されるキャパシタンスとからなる等価回路を形成するものでもよい。
【００３０】
電子部材は、所定の周波数帯域のノイズを遮蔽あるいは吸収する機能を有していてもよい。この場合、行列状の配列における素子構造の行方向（素子構造の幅方向）は、基板表面に対して垂直な方向から複数の素子構造に入射するノイズの磁界の方向であり、マトリクス状の配列における素子構造の列方向（素子構造の長手方向）は、ノイズの電界の方向であることが望ましい。これにより複数の素子構造ではノイズが入射したとき、ノイズの磁界により周回電流が発生することで、磁界の減衰を効果的に行うことが可能となる。
【００３１】
また、素子構造は、ノイズが入射したとき、第２の導電性層から第１の導電性層、第３の導電性層、および第４の導電性層を経て第２の導電性層に戻る電流経路に高周波電流が流れることにより、電流経路により囲まれた領域を通るノイズによる磁界が弱まるように構成されていてもよい。
【００３２】
さらに、誘電体層の構成材料は、誘電性を有する材料であれば任意の材料であり得る。誘電体の誘電率を制御することで吸収または遮蔽するノイズの周波数帯域を調整および制御することが可能である。好ましくは、高誘電率（例えば、誘電体層としての誘電率が約３以上）の材料であり得る。高誘電率の材料とすることで、吸収または遮蔽するノイズの周波数帯域を低くシフトすることが可能となる。誘電体の材料としては、例えば、二酸化チタンあるいはチタン酸バリウムであるが、これらの材料に限定されるものではない。一例を挙げると、二酸化チタン自体あるいはチタン酸バリウム自体の誘電率の数値は、数百程度であり、二酸化チタンあるいはチタン酸バリウムをバインダーと混合して誘電体層の構成材料を作製する際の混合比率や、混合される二酸化チタンあるいはチタン酸バリウムの粒子径の大きさなどにより、誘電体層の誘電率を調整することが可能である。
【００３３】
誘電体層の厚みは、任意の厚みであり得る。誘電体の厚みを制御することで吸収または遮蔽するノイズの周波数帯域を調整および制御することが可能である。例えば、厚みは約１μｍ〜約１００μｍであり得る。厚みは薄くなるほど、吸収または遮蔽するノイズの周波数帯域を低くシフトすることが可能となる。
【００３４】
導電性層の構成材料は、導電性を有する材料であれば任意の材料であり得る。例えば、銅あるいは銀であるが、これらの材料に限定されるものではない。
【００３５】
基板は、例えば、誘電体であるかぎり、基板の種類は限定されるものではない。誘電体基板は、例えば、樹脂で構成されており、その場合、樹脂の構成材料は、ポリエチレンテレフタラートあるいはポリプロピレンであるが、本発明はこれに限定されない。ガラスエポキシ（例えば、ＦＲ４）であってもよいし、あるいは、ポリイミド、ポリテトラフルオロエチレン、ベークライトなどであってもよい。誘電体基板は、ＦＰＣでもよい。ここで、誘電体基板は、誘電体が有する誘電率の虚部の数値が小さいものが望ましく、誘電体基板では、誘電率の虚部の数値が小さいほど、スプリット体が電磁ノイズを減衰させる際に誘電体基板が与える影響を小さくできる。
【００３６】
さらに、本発明の電子部材は、ノイズのフィルタを構成するものでもよい。その場合、電子部材は、ノイズの特定帯域の周波数成分を減衰させる機能を発揮する。ただし、本発明の電子部材はフィルタに限定されるものではなく、その他の素子に用いられてもよい。
【００３７】
ただし、以下の実施形態では、複数の素子構造が誘電体基板上でマトリクス状に配列されているものとし、実施形態１の電子部材としては、誘電体層を導電性層の間に配置された基板表面側の積層構造と、誘電体層を導電性層の間に配置された基板裏面側の積層構造とをスルーホールを介して電気的に接続した素子構造を有するものを挙げ、実施形態２の電子部材としては、基板表面側の積層構造と基板裏面側の積層構造とを電極パッドにより接続した素子構造を有するものを挙げて説明する。しかし、本発明はこれらに限定されるものではない。
【００３８】
以下、本発明の実施形態について図面を参照しながら説明する。
【００３９】
（実施形態１）
図１は、本発明の実施形態１による電子部材１を説明するための斜視図であり、図２は、図１の電子部材１であるメタマテリアルを構成する素子構造の配列を示す平面図であり、図１のＸ部分を示している。
【００４０】
図１に示す電子部材１は、対向する第１の表面１１および第２の表面１２を有する誘電体基板１（基板）１０と、誘電体基板１０に設けられた複数の素子構造１００とを備えている。ここでは、誘電体基板１０は、樹脂シートで構成され、樹脂シートの構成材料は、ポリエチレンテレフタラートあるいはポリプロピレンである。ただし、樹脂シートの構成材料は限定されない。また、誘電体基板１０には、樹脂シートに代えて、例えば、ガラスエポキシ基板を用いてもよい。
【００４１】
また、複数の素子構造１００は行列状（以下、マトリクス状ともいう。）に配列されており、誘電体基板１０の第１の表面１１に対して垂直に入射するノイズ、すなわち、進行方向ｋが第１の表面１１に対して垂直であるノイズの電界の方向Ｅが素子構造１００の長手方向に一致し、電磁ノイズの電界の方向Ｈが素子構造１００の幅方向（長手方向に垂直な方向）に一致している。
【００４２】
例えば、マトリクス状の配列の行方向（素子構造１００の幅方向）における素子構造１００の配列ピッチＰ１ａは、約１．５ｍｍであり、マトリクス状の配列の列方向（素子構造１００の長手方向）の配列ピッチＰ１ｂは、約５ｍｍである。ただし、素子構造１００の配列ピッチ（幅方向）Ｐ１ａは、約１ｍｍ〜１０ｍｍの範囲であり、素子構造１００の配列ピッチ（長手方向）Ｐ１ｂは、約３ｍｍ〜３０ｍｍの範囲であり得る。
【００４３】
また、素子構造１００の導電性層の幅Ｗｃは、任意であり得る。１つの実施形態において、幅Ｗｃは、約０．２ｍｍ〜１ｍｍである。
【００４４】
素子構造１００の導電性層の長さＬｃは、任意であり得る。１つの実施形態において、長さＬｃは、約１．０ｍｍ〜１２ｍｍである。
【００４５】
素子構造１００の長さＬは、任意であり得る。１つの実施形態において、長さＬは、約１．０ｍｍ〜１５ｍｍである。
【００４６】
誘電体層の誘電率は、１つの実施形態において約３以上、例えば、約８程度である。
【００４７】
ここでは、誘電体基板１０の厚さは、任意であり得る。１つの実施形態において、約０．１ｍｍ〜４ｍｍである。
【００４８】
第１、第２の誘電体層１３１、１３２の厚さは、導電性層１１１と導電性層１２１とで挟まれた部分で、任意の厚さであり得る。１つの実施形態において、約１μｍ〜１００μｍである。
【００４９】
図３は、図２における素子構造（メタマテリアルのＲ１部分の構造）を具体的に説明するための図であり、図３（ａ）は、図２のＲ１部分の平面図、図３（ｂ）は、図３（ａ）のＹ１−Ｙ１線断面図である。図３Ａは、図２のＲ２部分における導電性層の構造を示す斜視図である。
【００５０】
素子構造１００では、第１の表面１１上には第１の導電性層１１１、第１の誘電体層１３１、および第２の導電性層１２１が順次積層されており、第２の表面１２上には、第３の導電性層１１２、第２の誘電体層１３２、第４の導電性層１２２が積層されている。
【００５１】
ここで、第１の誘電体層１３１は、図３（ａ）に示すように、その上下に位置する第１の導電性層１１１および第２の導電性層１２１の横からはみ出るように、その幅を第１の導電性層１１１および第２の導電性層１２１の幅より広くしている。これにより、第１の誘電体層１３１の上下に位置する第１の導電性層１１１と第２の導電性層１２１とが確実に絶縁されるようにしている。また、第２の誘電体層１３２も、第１の誘電体層１３１と同様、その上下に位置する第３の導電性層１２１および第４の導電性層１２２の横からみ出るように、その幅を第３の導電性層１２１および第４の導電性層１２２の幅より広くしている。これにより、第３の導電性層１２１と第４の導電性層１２２とが確実に絶縁されるようにしている。
【００５２】
第１、第２の誘電体層１３１、１３２の構成材料は、例えば、二酸化ケイ素（ＳｉＯ２）、二酸化チタン（ＴｉＯ２）あるいはチタン酸バリウム（ＢａＴｉＯ３）であり得る。但し、第１、第２の誘電体層１３１、１３２の構成材料は、これらの材料に限定されるものではない。
【００５３】
また、第１の導電性層１１１および第３の導電性層１１２の構成材料は、例えば、銅であり、第２の導電性層１２１および第４の導電性層１２２の構成材料は銀であり得る。ただし、第１の導電性層１１１および第３の導電性層１１２の構成材料が銀であり、第２の導電性層１２１および第４の導電性層１２２の構成材料が銅であってもよく、これらの導電性層の構成材料は、これらの材料に限定されず、導電性層には任意の導電性材料を用いることができる。
【００５４】
誘電体基板１０の各素子構造１００が配置されている領域（図２のＲ１部分）には、第１のスルーホール１０ａおよび第２のスルーホール１０ｂが形成されている。
【００５５】
第１の導電性層１１１と第３の導電性層１１２とは、図３（ｂ）および図３Ａに示すように、第１のスルーホール１０ａ内に形成された第１のスルーホール導電性層１１３により接続されており、これらの導電性層１１１〜１１３は、素子構造１００に含まれるキャパシタ（容量素子）の第１の電極（１つのスプリット体）１１０となっている。ここで、第１のスルーホール１０ａと第１のスルーホール導電性層１１３とは、第１の導電性層１１１の一方の端部と導電性層１１１の一方の端部に対して近方である第３の導電性層１１２の一方の端部とを接続する第１の導通手段１０１を形成している。
【００５６】
この場合、第１の導通手段１０１は、第１の導電性層１１１と第３の導電性層１１２との接続を、両導電性層の端部で行っている。ただし、両導電性層の端部同士の接続は、両導電性層の端部に限らず、導電性層の長手方向（素子構造１００の長手方向）において、導電性層１１１、１１２の中心からずれた部分であってもよい。ずれる位置は、先端部と中心部との間であり得る。しかし、第１の導電性層１１１の他方の端部と、第１の導電性層１１１の他方の端部に対して近方である第３の導電性層１１２の他方の端部とは、図３（ｂ）、図３Ａに示すように、電気的に接続されていない状態である。それにより、切り欠きを有するスプリット体が形成される。
【００５７】
また、第１のスルーホール導電性層１１３の構成材料は、第１の導電性層１１１および第３の導電性層１１２の構成材料と同じ材料、すなわち、銅あるいは銀であり得る。ただし、第１のスルーホール導電性層１１３の構成材料は、第１の導電性層１１１および第３の導電性層１１２の構成材料と異なる材料でもよい。例えば、第１の導電性層１１１および第３の導電性層１１２の構成材料が銅である場合に、第１のスルーホール導電性層１１３の構成材料が銀であってもよいし、第１の導電性層１１１および第３の導電性層１１２の構成材料が銀である場合に、第１のスルーホール導電性層１１３の構成材料が銅であってもよい。また、全ての導電性層の構成材料は銅であってもよいし、または銀であってもよい。このように全ての導電性層の構成材料は同じであってもよいし、異なっていてもよく、さらには、導電性層の構成材料は、上述した銅あるいは銀に限定されず、任意の導電性材料であり得る。
【００５８】
また、第２の導電性層１２１と第４の導電性層１２２とは、図３（ｂ）および図３Ａに示すように、第２のスルーホール１０ｂ内に形成された第２のスルーホール導電性層１２３により接続されており、これらの導電性層１２１〜１２３は、素子構造１００に含まれるキャパシタの第２の電極（もう１つのスプリット体）１２０となっている。ここで、第２のスルーホール１０ｂと第２のスルーホール導電性層１２３とは、第２の導電性層１２１の他方の端部と、第２の導電性層１２１の他方の端部に対して近方である第４の導電性層１２２の他方の端部とを接続する第２の導通手段１０２を形成している。しかし、第２の導電性層１２１の一方の端部と、第２の導電性層１２１の一方の端部に対して近方である第４の導電性層１２２の一方の端部とは図３（ｂ）および図３Ａに示すように、電気的に接続されていない状態である。それにより、切り欠きを有するスプリット体が形成される。
【００５９】
この実施形態１の電子部材１では、第２の導通手段１０２は、基本的に第１の導電手段１０１と同じ構成である。ただし、本発明はこれに限定されない。異なる構成であってもよい。
【００６０】
なお、図３（図３Ａ）に示す素子構造１００では、スルーホール１０ａ、１０ｂ内に形成されたスルーホール導電性層１１３、１２３により、誘電体基板１０の表面側の導電性層１１１、１２１と裏面側の導電性層１１２、１２２とを接続しているが、誘電体基板１０の表面側の導電性層と裏面側の導電性層との接続には、スルーホールの周辺および内面に形成したランド部を利用してもよい。
【００６１】
図３Ｂは、図３に示す素子構造の変形例としてランド部を含むものを説明するための図であり、図３Ｂ（ａ）は、図２のＲ１部分に相当するＲ１ａ部分を示す平面図であり、図３Ｂ（ｂ）は、図３Ｂ（ａ）のＹ１ａ−Ｙ１ａ線断面図である。
【００６２】
例えば、図３Ｂに示す素子構造１００ａでは、誘電体基板１０に形成した第１のスルーホール１０ａを介して誘電体基板１０の表面１１から裏面１２に跨るようにランド部１５ａが形成され、同様に第２のスルーホール１０ｂの周辺領域および内面にランド部１５ｂが形成されている。
【００６３】
このような素子構造１００ａでは、キャパシタの第１の電極（スプリット体）１１０は、導電性層１１１〜１１３およびランド部１５ａにより形成され、キャパシタの第２の電極（スプリット体）１２０は、導電性層１２１〜１２３およびランド部１５ｂにより形成される。従って、第１の導電性層１１１の一方の端部と第３の導電性層１１２の一方の端部との接続にランド部１５ａが寄与し、第２の導電性層１２１の他方の端部と第４の導電性層１２２の他方の端部との接続にランド部１５ｂが寄与することで、誘電体基板１０の表面側の導電性層と裏面側の導電性層との接続をより確実に行うことが可能となる。
【００６４】
なお、この実施形態１の電子部材１は、ノイズフィルタに用いることができる。例えば、電子部材１は、ノイズの特定帯域の周波数成分を減衰させるフィルタとして機能することが可能である。また、電子部材１は、ノイズの特定帯域の周波数成分を通過させ、特定帯域の周波数成分以外の成分を減衰させるフィルタとして機能することも可能である。
【００６５】
次に実施形態１の電子部材１の動作を説明する。
【００６６】
図４は、図３に示す素子構造の動作を説明するための断面図である。
【００６７】
図１に示すように、進行方向ｋが電子部材１の誘電体基板１０の表面に対して垂直であるノイズが電子部材１に入射すると、素子構造１００では、図４に示すように、ノイズの磁界Ｈが、キャパシタの２つの電極（スプリット体）１１０、１２０で囲まれた領域を通過することとなる。これにより、電流経路Ｃｐ（第１の導電性層１１１から第１のスルーホール導電性層１１３、第３の導電性層１１２、第２の誘電体層１３２、第４の導電性層１２２、第２のスルーホール導電性層１２３、第２の導電性層１２１、第１の誘電体層１３１を経て第１の導電性層１１１に戻る経路）で高周波電流が流れることで、電流経路Ｃｐにより囲まれた領域を通るノイズによる磁界が弱まる。
【００６８】
このようなノイズの減衰は、誘電体基板１０に設けられているすべての素子構造１００で生ずることとなり、その結果、電子部材１を超えて伝搬するノイズは、電子部材１により大きく減衰されることとなる。
【００６９】
次に、実施形態１の素子構造１００を含む電子部材（メタマテリアル）１を試作してノイズの透過特性を測定した結果を説明する。
【００７０】
測定には、試作の電子部材１として、素子構造１００をベークライト基板に配列したものを用い、誘電体層の材料には二酸化ケイ素（ＳｉＯ２）を用いた場合と、チタン酸バリウム（ＢａＴｉＯ３）を用いた場合の２つの場合について透過特性を測定した。
【００７１】
図４Ａおよび図４Ｂはいずれも、図３に示す素子構造１００を用いてノイズの透過特性を測定した結果を示す。ただし、図４Ａは、誘電体層の材料として二酸化ケイ素（ＳｉＯ２）を用いた場合、図４Ｂは、誘電体層の材料としてチタン酸バリウム（ＢａＴｉＯ３）を用いた場合を示す。
【００７２】
誘電体層の材料には二酸化ケイ素（ＳｉＯ２）を用いた電子部材１では、図４Ａに示すように、電磁ノイズの磁界がキャパシタの２つの電極（スプリット体）１１０、１２０を貫くように電子部材１を配置した場合のみ、共振周波数約５．５ＧＨｚの前後で透過特性が変化し、メタマテリアル（電子部材１）がローパスフィルタとして機能していることが確認された。誘電体の材料の特性および／または厚みを調整することにより、共振周波数の帯域を調整可能であり、またローパスフィルタに限らず、バンドパスフィルタとすることも可能である。
【００７３】
また、素子構造１００は同じで誘電体層の構成材料を高誘電率のチタン酸バリウム（ＢａＴｉＯ３）に変更して透過係数を測定した場合、図４Ｂに示すように、約１．５ＧＨｚで共振することが確認された。
【００７４】
次に、本実施形態１の電子部材１を製造する方法を説明する。
【００７５】
まず、無電解めっきまでの工程を説明する。
【００７６】
図５は、図１に示す電子部材１の製造方法を説明するための図であり、図５（ａ）〜図５（ｄ）は、基板材料に対する穴あけから無電解めっきまでの工程を段階別に示している。
【００７７】
図５（ａ）に示す銅張り積層板（表面に銅箔が形成されているプリント基板材料）を誘電体基板１０として準備し、素子構造１００の第１のスルーホール１０ａおよび第２のスルーホール１０ｂを形成するための穴開け処理を行う（図５（ｂ））。穴開け処理にはドリルを使用してもよいし、あるいはレーザを使用してもよく、さらには、その他の加工手段を用いてもよい。また、誘電体基板１０には、表面に銅箔が形成されていない基板材料を用いてもよい。
【００７８】
なお、穴開け処理では、穴開けした際にスミアＳｍが第１のスルーホール１０ａおよび第２のスルーホール１０ｂの内面に形成される場合があり、スミアＳｍは、穴開け処理で穴開けした際に生ずる熱で、基板材料の樹脂が溶融して固着したものである。
【００７９】
次に、図５（ｃ）に示すように、誘電体基板１０の銅箔１１ａ、１２ａをエッチングで除去する。なお、このエッチング処理は、ウエットエッチング処理でもよいし、ドライエッチング処理でもよい。誘電体基板１０に、表面に銅箔が形成されていない基板材料を用いた場合は、このエッチング処理は不要である。また、表面に銅箔が形成されている基板材料を誘電体基板１０として用いた場合でも、このエッチング処理は省略してもよい。
【００８０】
次に、過マンガン酸カリウム溶液を用いてスミアＳｍを酸化分解除去する（図５（ｄ））。ただし、スミアＳｍを酸化分解除去する薬液は、過マンガン酸カリウム溶液に限定されない。
【００８１】
その後、誘電体基板１０の露出面に無電解Ｃｕめっきを行って無電解めっき層１３を形成することにより、誘電体基板１０の表面（第１の表面）と裏面（第２の表面）とを電気的に接続する（図５（ｅ））。
【００８２】
続いて、無電解めっきを施した誘電体基板１０に対して選択的な電解めっきを行う工程を説明する。
【００８３】
図６は、図１に示す電子部材１の製造方法を説明するための図であり、図６（ａ）〜図６（ｄ）は、めっきマスクの形成から電解めっき後のめっきマスクの除去までの工程を段階別に示している。
【００８４】
無電解めっきを施した誘電体基板１０の全面にレジスト膜Ｒｓを形成し、レジスト膜Ｒｓを選択的に露光する（図６（ａ））。ここでは、レジスト膜Ｒｓとしては、現像した時に、露光された部分Ｒｓ１は除去されず、露光されていない部分Ｒｓ０が除去されるものを用いている。ただし、レジスト膜Ｒｓとしては、露光された部分Ｒｓ１が現像により除去され、露光されていない部分Ｒｓ０が現像により除去されずに現像後に残るものでもよい。
【００８５】
図６（ｂ）に示すように、レジスト膜Ｒｓを現像した後、残ったレジスト膜Ｒｓ（露光された部分Ｒｓ１）をめっきマスクＭａとして銅の電解めっきを行うことにより、銅めっき層１４を形成する（図６（ｃ））。その後、レジスト膜Ｒｓを除去し（図６（ｄ））、誘電体層の印刷および金属ペーストの印刷を行う。
【００８６】
なお、誘電体基板１０の表面側の導電性層と裏面側の導電性層との接続に、スルーホールの周辺および内面に形成したランド部を利用する場合は、導電性層を形成する前にランド部の形成を行う。
【００８７】
図６Ａは、図１に示す電子部材１を製造する際にランド部を形成する場合の工程を説明するための図であり、図６Ａ（ａ）〜図６Ａ（ｄ）は、ランド部の形成工程およびその後の導電性層の形成工程を段階別に示している。
【００８８】
図５（ｅ）に示すように、誘電体基板１０の露出面に無電解めっき層１３を形成した後、無電解めっきを施した誘電体基板１０の全面に選択めっきのためのレジスト膜ＬＲｓを形成し、レジスト膜ＬＲｓをマスクとして電解めっきを行ってスルーホール１０ａ、１０ｂの内面および誘電体基板１０の表面および裏面のスルーホール周辺部分に跨るようにランド部１５ａ、１５ｂを形成する（図６Ａ（ｂ））。なお、レジスト膜ＬＲｓは、露光部分ＬＲｓ１が現像したときに残り、非露光部分ＬＲｓ０が現像したときに除去されるものであるが、露光部分ＬＲｓ１が現像したときに除去され、非露光部分ＬＲｓ０が現像したときに残るものでもよい。
【００８９】
その後は、図６Ａ（ｃ）、（ｄ）に示すように、めっきマスクＭａとしてレジスト膜Ｒｓを用いて銅の電解めっきを行うことにより、銅めっき層（導電性層）１４を形成する。その後、図６（ｄ）に示すようにレジスト膜Ｒｓを除去し、誘電体層の印刷および金属ペーストの印刷を行う。
【００９０】
図７は、図１に示す電子部材１の製造方法を説明するための図であり、図７（ａ）〜図７（ｃ）は、めっきマスク除去後の後処理から誘電体層の印刷および金属ペーストの印刷までの工程を段階別に示している。
【００９１】
図６（ｄ）に示すように、銅めっき層（導電性層）１４の形成後、めっきマスクＭａとしてのレジスト膜Ｒｓを除去した後、図７（ａ）に示すように、無電解めっき層１３の露出部分をエッチングで溶解除去する。なお、誘電体基板１０として、銅張り積層板（表面に銅箔が形成されているプリント基板材料）を用いた場合であって、誘電体基板１０の銅箔１１ａ、１２ａをエッチングで溶解除去する処理（図５（ｃ））を行わなかったときには、無電解めっき層１３の露出部分をエッチングする際に、誘電体基板１０の銅箔１１ａ、１２ａの露出部分も除去する。
【００９２】
その後、誘電体層１３１および１３２をスクリーン印刷により選択的に形成し（図７（ｂ）、さらに、Ａｇペースト１５の印刷により、第１の誘電体層１３１および第２の誘電体層１３２上にそれぞれ第２の導電性層１２１および第４の導電性層１２２を、第２のスルーホール導電性層１２３につながるように形成する（図７（ｃ））。この際、第２の導電性層１２１の開放端の位置（Ｐ２ａ）が第１の誘電体層１３１の段差位置（Ｐ１ａ）を超えて広がらないようにし、かつ第４の導電性層１２２の開放端の位置（Ｐ２ｂ）が第２の誘電体層１３２の段差位置（Ｐ１ｂ）を超えて広がらないようにすることで、不要な周回電流の経路が形成されるのを防止して、一対のスプリット体１１０および１２０によるノイズの減衰効果を保持することができる。
【００９３】
これにより実施形態１の電子部材１が完成する。
【００９４】
次に、実施形態１のメタマテリアルとしての電子部材１の持つ効果を説明する。
【００９５】
この電子部材１では、第１の導電性層１１１、第３の導電性層１１２、および第１のスルーホール導電性層１１３により１つの切り欠きを有するスプリット体１１０を形成し、第２の導電性層１２１、第４の導電性層１２２、および第２のスルーホール導電性層１２３によりもう１つの切り欠きを有するスプリット体１２０を形成している。これら２つのスプリット体１１０および１２０を、誘電体層１３０を介して対向するように配置しているので、素子構造１００として、キャパシタンスが大きく、小型化された構造を実現している。
【００９６】
また、この実施形態１の電子部材１では、２つのスプリット体１１０および１２０を構成する導電性層１１１〜１１３、１２１〜１２３、さらに誘電体層１３１および１３２は、誘電体基板１０の厚さ方向（誘電体基板１０の表面に対して垂直な方向）に配置されているので、電子部品１がメタマテリアルを構成する複数の素子構造１００を広い範囲にわたって配列させた構造を有するものであっても、めっきや印刷といった通常の成膜プロセスを用いてメタマテリアルとしての電子部材１を簡単に製造することができる。しかも、スプリット体１１０および１２０は、誘電体基板１０に対して垂直な方向から飛来するノイズの磁界成分がスプリット体を貫く配置となっているので、誘電体基板１０に対して垂直方向から入射するノイズの磁界が効果的に抑制されることとなる。
【００９７】
さらに、素子構造１００は、主に誘電体層に由来するキャパシタンスと、主に導電性層に由来するインダクタンスとからなる等価回路を形成しているので、素子構造１００は特定の周波数で共振することとなり、共振周波数の前後において入射した電磁波の透過、反射、吸収といった電磁波に対する応答を制御することが可能である。
【００９８】
また、素子構造に含まれるキャパシタ（容量素子）は、誘電体層とこれを挟む導電性層により形成されているので、誘電体層の厚さや比誘電率、また、誘電体層を挟む２つの導電性層が対向する面積を変えることで、共振周波数を制御することができる。
【００９９】
特に、誘電体層の比誘電率を上げる、あるいは誘電体層を薄くするという２つのアプローチでキャパシタンスを上げることが可能であり、同じ共振周波数なら素子構造１００を小型化することが可能である。素子構造１００の小型化は、電子機器内部でノイズが問題になりやすい約０．３ＧＨｚ〜２．５ＧＨｚでも素子構造１００のサイズは数ｍｍ、もしくはそれ以下のオーダーとなる。その結果、電子部材１が素子構造１００を複数配列した構造を有するものであっても、電子部材１を、これが適用される電子機器と干渉しないようなサイズの部材として実現することができる。
【０１００】
なお、実施形態１の電子部材１を構成する複数の素子構造１００の各々には、誘電体層を導電性層の間に配置された積層構造が、誘電体基板の表面側と裏面側とにそれぞれ対向するように設けられ、表面側の積層構造における外側の導電性層と、裏面側の積層構造における外側の導電性層とが、それぞれの導電性層の互いに近くに位置する一方の端部同士がつながるように接続され、かつ、表面側の積層構造における内側の導電性層と、裏面側の積層構造における内側の導電性層とが、それぞれの導電性層の互いに近くに位置する他方の端部同士がつながるように接続されており、それにより、誘電体基板の表面（あるいは裏面）に対して垂直に起立した一対のスプリット体（キャパシタの一対の電極）が形成されている。
【０１０１】
しかしながら、素子構造に含まれる一対のスプリット体は、誘電体基板の表面（あるいは裏面）に対して垂直に起立したものに限定されず、例えば、素子構造に含まれる一対のスプリット体は、誘電体基板の表面（あるいは裏面）に対して任意の角度で傾斜していてもよい。
【０１０２】
図７Ａは、図３に示すスプリット体１１０、１２０の変形例であるスプリット体１２１０、１２２０を説明するための図であり、図７Ａ（ａ）は、図２のＲ２部分に相当するＲ２ａ部分を示す平面図であり、図７Ａ（ｂ）および図７Ａ（ｃ）はそれぞれ、図７Ａ（ａ）のＺ１ａ−Ｚ１ａ線断面図およびＺ２ａ−Ｚ２ａ線断面図である。図７Ｂは、図７Ａに示すスプリット体１２１０、１２２０を立体的に示す斜視図である。
【０１０３】
この変形例の電子部材１ａは、実施形態１の電子部材１における素子構造１００に代わる素子構造１２００を備えている。
【０１０４】
素子構造１２００は、実施形態１の素子構造１００と同様に、図７Ａ、図７Ｂに示すように、誘電体基板１０の第１の表面１１上に積層された第１の導電性層１２１１と第１の誘電体層１３１と第２の導電性層１２２１と、誘電体基板１０の第２の表面１２上に積層された第３の導電性層１２１２と第２の誘電体層１３２と第４の導電性層１２２２とを備えている。なお、図７Ｂでは、誘電体基板１０、第１の誘電体層１３１および第２の誘電体層１３２は省略している。
【０１０５】
そして、この電子部材１ａでは、隣接する素子構造１２００では、そのうちの一方の素子構造１２００に含まれる第１の導電性層１２１１の一方の端部と、それに近方であって、その他方の素子構造１２００に含まれる第３の導電性層１２１２の一方の端部とが、第１の手段（スルーホール導電性層）１２１３により接続されることにより導通している。また、一方の素子構造に含まれる第２の導電性層１２２１の他方の端部と、それに近方にあって他方の素子構造に含まれる第４の導電性層１２２２の他方の端部とが、第２の手段（スルーホール導電性層）１２２３により接続されることにより導通している。
【０１０６】
図７Ｃは、図７Ｂに示すスプリット体１２１０、１２２０を説明するための図であり、図７Ｃ（ａ）は、スプリット体１２１０、１２２０の構造を示す斜視図であり、図７Ｃ（ｂ）は、スプリット体１２１０、１２２０の機能を説明するための図である。なお、図７Ｃ（ａ）では誘電体基板１０は省略している。
【０１０７】
スプリット体１２１０は、隣接する素子構造１２００のうちの一方に含まれる第１の導電性層１２１１と、隣接する素子構造１２００のうちの他方に含まれる第３の導電性層１２１２と、隣接する素子構造の間に形成されたスルーホール１０ａを貫通するスルーホール導電性層１２１３とで構成されている。
【０１０８】
ここで、第１の導電性層１２１１は、誘電体基板１０の表面１１に形成されており、素子構造１２００の長手方向に沿って延びる導電性層本体１２１１ａと、導電性層本体１２１１ａの一端から側方に、つまり、スルーホール１０ａに近づくように突出する突出部１２１１ｂとを有する。第３の導電性層１２１２は、誘電体基板１０の裏面１２に形成されており、素子構造１２００の長手方向に沿って延びる導電性層本体１２１２ａと、導電性層本体１２１２ａの一端から側方に、つまり、スルーホール１０ａに近づくように突出する突出部１２１２ｂとを有する。
【０１０９】
第１の導電性層１２１１の突出部１２１１ｂと第３の導電性層１２１２の突出部１２１１ｂとは誘電体基板１０を挟んで対向しており、スルーホール１０ａを貫通するスルーホール導電性層１２１３により接続されている。これによりスプリット体１２１０が形成されている。
【０１１０】
また、スプリット体１２２０は、隣接する素子構造１２００のうちの一方に含まれる第２の導電性層１２２１と、隣接する素子構造１２００のうちの他方に含まれる第４の導電性層１２２２と、隣接する素子構造の間に形成されたスルーホール１０ｂを貫通するスルーホール導電性層１２２３とで構成されている。
【０１１１】
ここで、第２の導電性層１２２１は、誘電体基板１０の表面１１に形成されており、素子構造１２００の長手方向に沿って延びる導電性層本体１２２１ａと、導電性層本体１２２１ａの他端から側方に、つまり、スルーホール１０ｂに近づくように突出する突出部１２２１ｂとを有する。第４の導電性層１２２２は、誘電体基板１０の裏面１２に形成されており、素子構造１２００の長手方向に沿って延びる導電性層本体１２２２ａと、導電性層本体１２２２ａの他端から側方に、つまり、スルーホール１０ｂに近づくように突出する突出部１２２２ｂとを有する。
【０１１２】
第２の導電性層１２２１の突出部１２２１ｂと第４の導電性層１２２２の突出部１２２２ｂとは誘電体基板１０を挟んで対向しており、スルーホール１０ｂを貫通するスルーホール導電性層１２２３により接続されている。これによりスプリット体１２２０が形成されている。
【０１１３】
このように変形例のスプリット体１２１０では、誘電体基板１０の裏面側の導電性層１２１２の本体１２１２ａは、誘電体基板１０の表面側の導電性層１２１１の本体１２１１ａの直下の位置からずれた位置に配置されているので（図７Ｃ（ａ）参照）、変形例のスプリット体１２１０の周面は、機能的には図７Ｃ（ｂ）に太い点線で示すように、誘電体基板１０の表面（裏面）に対して所定の角度で傾斜したものとなる。本明細書において、このようにスプリット体１２１０の周面が誘電体基板１０の表面（裏面）に対して傾斜しているものを、誘電体基板の表面（裏面）に対して斜めに傾斜したスプリット体という。ここで、スプリット体１２１０の周面は、平行に配置されている裏面側の導電性層１２１２の本体１２１２ａおよび表面側の導電性層１２１１の本体１２１１ａの延在方向により規定される平面であり、電流が流れる経路が形成する平面に相当する。
【０１１４】
同様に、変形例のスプリット体１２２０では、誘電体基板１０の裏面側の導電性層１２２２の本体１２２２ａは、誘電体基板１０の表面側の導電性層１２２１の本体１２２１ａの直下の位置からずれた位置に配置されているので（図７Ｃ（ａ）参照）、変形例のスプリット体１２２０の周面は、機能的には図７Ｃ（ｂ）に太い点線で示すように、誘電体基板１０の表面（裏面）に対して傾斜したものとなる。ここで、スプリット体１２１０の周面は、平行に配置されている裏面側の導電性層１２２２の本体１２２２ａおよび表面側の導電性層１２２１の本体１２２１ａの延在方向により規定される平面であり、電流が流れる経路が形成する平面に相当する。
【０１１５】
このため、これらの変形例のスプリット体１２１０および１２２０では、誘電体基板１０の表面に対して傾斜した方向であってスプリット体の周面に平行な方向ｋから入射してくるノイズの磁界Ｈの方向がスプリット体１２１０および１２２０の周面に垂直な方向となるため、このようなノイズを効率よく減衰させることができる。
【０１１６】
なお、図７Ｃに示す、実施形態１のスプリット体１１０、１２０の変形例であるスプリット体１２１０、１２２０では、誘電体基板の表面側の導電性層と裏面側の導電性層とを、隣接する素子構造の間で接続するのに、積層構造を形成する導電性層として、帯状の導電性層本体と、帯状の導電性層本体の端部から側方に突出する突出部とを有する導電性層を用い、スルーホール導電性層として、誘電体基板１０の表面に対して垂直方向に延びる導電性層を用いたが、スルーホールを誘電体基板１０に対して斜めに形成することにより、積層構造を形成する導電性層として、帯状の導電性層本体と突出部とを有する導電性層を用いなくても、誘電体基板の表面側の導電性層と裏面側の導電性層とを、隣接する素子構造の間で接続することが可能となる。
【０１１７】
例えば、誘電体基板１０に対して斜めに傾斜したスルーホール内にこれを貫通するスルーホール導電性層を形成することにより、実施形態１の電子部材１における隣接する素子構造１００の間に跨るように、誘電体基板の表面側の導電性層と裏面側の導電性層とを接続することが可能となる。
【０１１８】
また、図７Ａおよび図７Ｂで示した複数の素子構造を備えた電子部材１ａでは、隣接する素子構造に跨って形成される、誘電体基板１０の表面に対するスプリット体の周面の傾斜角度は、誘電体基板１０のどの場所に形成されているスプリット体でも同じ角度であるが、誘電体基板１０に形成される複数のスプリット体の周面の、誘電体基板１０の表面（あるいは裏面）に対する傾斜角は、異なっていてもよい。
【０１１９】
誘電体基板１０の表面に対するスプリット体の周面の傾斜角度は、表面側の導電性層の位置と裏面側の導電性層の位置を適宜変更することで任意の傾斜角度に変更し得る。
【０１２０】
複数のスプリット体の周面の誘電体基板１０の表面（あるいは裏面）に対する傾斜角をそれぞれ異ならせたものを備えることにより、メタマテリアルとしての電子部材は、誘電体基板１０の表面に対して様々な方向から入射するノイズに対して、ノイズ低減効果を発揮することが可能となる。
【０１２１】
なお、上述したとおり、実施形態１では、誘電体層を導電性層の間に配置された基板表面側の積層構造と、誘電体層を導電性層の間に配置された基板裏面側の積層構造とをスルーホールを介して電気的に接続したものを挙げたが、基板表面側の積層構造と基板裏面側の積層構造とを電気的に接続する方法は、スルーホールを用いるものに限定されない。以下の実施形態２では、基板表面側の積層構造と基板裏面側の積層構造とを容量結合により接続したものを説明する。
【０１２２】
（実施形態２）
図８は、本発明の実施形態２による電子部材２を説明するための斜視図であり、図９は、図８の電子部材２であるメタマテリアルを構成する素子構造の配列を示す平面図であり、図８のＸ２部分を示している。
【０１２３】
図８に示す実施形態２の電子部材２は、スルーホールが形成された実施形態１の電子部材１における誘電体基板１０に代えて、スルーホールが形成されていない誘電体基板２０を用い、さらに、誘電体層を導電性層の間に配置された基板表面側の積層構造と、誘電体層を導電性層の間に配置された基板裏面側の積層構造とをスルーホールを介して接続した実施形態１の素子構造１００に代えて、誘電体層を導電性層の間に配置された基板表面側の積層構造と、誘電体層を導電性層の間に配置された基板裏面側の積層構造とを容量結合により接続した素子構造２００を用いたものである。
【０１２４】
この実施形態２では、マトリクス状の配列の行方向における素子構造２００の配列ピッチＰ２ａ、その列方向における素子構造２００の配列ピッチＰ２ｂ、素子構造２００の導電性層の幅Ｗ２、素子構造２００の導電性層の長さＬ２ｂは、実施形態１の電子部材１におけるものと同じである。このように素子構造を構成する部分の形状・寸法などは実施形態１と同じなので、詳しい説明は省略している。
【０１２５】
ただし、この実施形態２の電子部材２では、素子構造２００の長さＬ２ａは、実施形態１の素子構造１００の長さＬより、２つの電極パッド２１１ａおよび２２１ａの直径分だけ長くなっている。
【０１２６】
電極パッドの直径は、例えば、任意であり得る。１つの実施形態において、直径は約１ｍｍ〜３ｍｍである。電極パッドの形状は任意であり得る。図に示す実施形態において、円形であるが本発明はこれに限定されない。
【０１２７】
素子構造のその余の形状・寸法、特性などは、実施形態１の素子構造と同様である。
【０１２８】
図１０は、図９における素子構造（メタマテリアルのＲ２部分）２００を具体的に説明するための図であり、図１０（ａ）は、図９のＲ３部分の平面図、図１０（ｂ）は、図１０（ａ）のＹ２−Ｙ２線断面図である。
【０１２９】
実施形態２の素子構造２００では、実施形態１の素子構造１００と同様に、誘電体基板２０の第１の表面２１上には第１の導電性層２１１、第１の誘電体層２３１、および第２の導電性層２２１が順次積層されており、誘電体基板２０の第２の表面２２上には、第３の導電性層２１２、第２の誘電体層２３２、第４の導電性層２２２が積層されている。ここで、誘電体層の構成材料および導電性層の構成材料は実施形態１におけるものと同一である。
【０１３０】
この実施形態２の素子構造２００では、第１の導電性層２１１、第２の導電性層２２１、第３の導電性層２１２、および第４の導電性層２２２はそれぞれ、その端部に形成された電極パッド２１１ａ、２２１ａ、２１２ａ、２２２ａを有している。
【０１３１】
そして、第１の導電性層２１１の一方の端部に形成された電極パッド２１１ａが、電極パッド２１１ａに対して近方である第３の導電性層２１２の一方の端部に形成された電極パッド２１２ａと誘電体基板２０を挟んで対向するように配置されている。ここで、電極パッド２１１ａと電極パッド２１２ａとは容量結合しており、第１の導電性層２１１と第３の導電性層２１２とを高周波電流に対する容量結合により電気的に接続する第１の容量結合手段２０１を形成している。
【０１３２】
また、第２の導電性層２２１の他方の端部に形成された電極パッド２２１ａが、電極パッド２２１ａに対して近方である第４の導電性層２２２の他方の端部に形成された電極パッド２２２ａと誘電体基板２０を挟んで対向するように配置されている。ここで、電極パッド２２１ａと電極パッド２２２ａとは容量結合しており、第２の導電性層２２１と第４の導電性層２２２とを高周波電流に対する容量結合により電気的に接続する第２の容量結合手段２０２を形成している。
【０１３３】
実施形態２の電子部材２におけるその他の構成は、実施形態１の電子部材１におけるものと同一である。
【０１３４】
従って、実施形態２の電子部材２では、第１の導電性層２１１と第３の導電性層２１２とは、電極パッド２１１ａと電極パッド２１２ａとの容量結合により接続されて、素子構造２００を構成するキャパシタの第１の電極（１つのスプリット体）２１０となっている。
【０１３５】
また、第２の導電性層２２１と第４の導電性層２２２とは、電極パッド２２１ａと電極パッド２２２ａとの容量結合により接続されて、素子構造２００を構成するキャパシタの第２の電極（もう１つのスプリット体）２２０となっている。
【０１３６】
さらに、第１の誘電体層２３１と第２の誘電体層２３２とは、素子構造２００を構成するキャパシタの誘電体層（２つのスプリット体の間に介在する誘電体層）２３０となっている。
【０１３７】
従って、素子構造２００は、主に第１の導電性層２１１、第３の導電性層２１２、第２の導電性層２２１、第４の導電性層２２２により形成されるインダクタンスと、主に第１の誘電体層２３１を第１の導電性層２１１と第２の導電性層２２１との間に配置された構造および第２の誘電体層２３２を第３の導電性層２１２と第４の導電性層２２２との間に配置された構造により形成されるキャパシタンスとからなる等価回路を形成している。
【０１３８】
次に実施形態２の電子部材２の動作を説明する。
【０１３９】
図１１は、図１０に示す素子構造２００の動作を説明するための断面図である。
【０１４０】
図８に示すように、進行方向ｋが電子部材２の誘電体基板２０の表面に対して垂直である電磁ノイズが電子部材２に入射すると、素子構造２００では、図１１に示すように、電磁ノイズの磁界Ｈが、キャパシタの２つの電極（スプリット体）２１０、２２０で囲まれた領域を通過することとなる。これにより、電流経路Ｃｐ（第１の導電性層２１１から、第１の容量結合手段２０１、第３の導電性層２１２、第２の誘電体層２３２、第４の導電性層２２２、第２の容量結合手段２０２、第２の導電性層２２１、第１の誘電体層２３１を経て第１の導電性層２１１に戻る経路）Ｃｐで高周波電流が流れることで、電流経路Ｃｐにより囲まれた領域を通るノイズによる磁界が弱まる。
【０１４１】
このような電磁ノイズの減衰は、誘電体基板２０に設けられているすべての素子構造２００で生ずることとなり、その結果、実施形態２の電子部材２においても、実施形態１と同様、電子部材２を超えて伝搬するノイズは、電子部材２により大きく減衰されることとなる。
【０１４２】
なお、本実施形態２の電子部材２の製造方法は、実施形態１の製造方法における誘電体基板１０にスルーホールを形成する工程を含まない代わりに、各導電性層を形成する処理では、導電性層の形成と同時に電極パッドが形成される点で、実施形態１の電子部材１の製造方法と異なる。
【０１４３】
また、この実施形態２の電子部材２においても、実施形態１の電子部材１の変形例と同様に、誘電体基板の表面側の導電性層と裏面側の導電性層とを、隣接する素子構造の間で電極パッドにより電気的に結合することにより、誘電体基板に対して斜めに起立したスプリット体を形成することが可能である。
【０１４４】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【０１４５】
本発明は、電子部材およびその製造方法の分野において、ノイズの吸収や遮蔽が可能なメタマテリアルを構成する素子構造を含む電子部材およびその製造方法を得ることができるものとして有用である。
【符号の説明】
【０１４６】
１、２  電子部材
１０、２０  基板
１１、２１  第１の表面
１２、２２  第２の表面
１００、２００  素子構造
１０１、２０１  第１の導通手段（第１の手段）
１０２、２０２  第２の導通手段（第２の手段）
１１１、２１１  第１の導電性層
１１２、２１２  第３の導電性層
１２１、２２２  第２の導電性層
１２２、２２２  第４の導電性層
１３１、２３１  第１の誘電体層
１３２、２３２  第２の誘電体層
【図１】
2020182107.tif 000003
【図２】
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【図３】
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【図３Ａ】
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【図３Ｂ】
2020182107.tif 000007
【図４】
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【図４Ａ】
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【図４Ｂ】
2020182107.tif 000010
【図５】
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【図６】
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【図６Ａ】
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【図７】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【手続補正書】
【提出日】令和2年8月4日(2020.8.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
対向する第１の表面および第２の表面をする基板と、
前記基板に設けられた１以上の素子構造と
を備えた電子部材であって、
前記素子構造は、
前記第１の表面上に積層された第１の導電性層と第１の誘電体層と第２の導電性層と、
前記第２の表面上に積層された第３の導電性層と第２の誘電体層と第４の導電性層と
を備え、
前記電子部材は、
前記第１の導電性層の一方の端部とそれに近方の前記第３の導電性層の一方の端部を接続することにより導通させる第１の手段と、
前記第２の導電性層の他方の端部とそれに近方の前記第４の導電性層の他方の端部を接続することにより導通させる第２の手段と
を備え、
前記第１の導電性層の他方の端部とそれに近方の前記第３の導電性層の他方の端部とは導通されず、また前記第２の導電性層の一方の端部とそれに近方の前記第４の導電性層の一方の端部とは導通されず、
前記第１の導電性層と前記第３の導電性層と前記第２の導電性層と前記第４の導電性とによってインダクタンスが形成され、前記第１の誘電性層と前記第１導電性層と前記第２の導電性層との配置および前記第２の誘電性層と前記第３導電性層と前記第４の導電性層との配置とによってキャパシタンスが形成され、前記インダクタンスと前記キャパシタンスとからなる等価回路が、前記基板の表面上に形成されている、電子部材。
【請求項２】
前記１以上の素子構造は、少なくとも隣接する２つの素子構造を含み、
前記２つの素子構造のうちの一方の素子構造に含まれる前記第１の導電性層の一方の端部と、それに近方であって、その他方の素子構造に含まれる前記第３の導電性層の一方の端部とが前記第１の手段により接続されることにより導通し、
導通した前記第１の導電性層と前記第３の導電性層とを含む平面が、前記基板の前記第１の表面または前記第２の表面に対して直角でない角度で傾斜し、
前記一方の素子構造に含まれる前記第２の導電性層の他方の端部と、それに近方にあって前記他方の素子構造に含まれる前記第４の導電性層の他方の端部とが、前記第２の手段により接続されることにより導通し、
導通した前記第２の導電性層と前記第４の導電性層とを含む平面が、前記基板の前記第１の表面または前記第２の表面に対して直角でない角度で傾斜している、請求項１に記載の電子部材。
【請求項３】
前記第１の手段は、前記基板を貫通するスルーホールを介して前記第１の導電性層の一方の端部と前記第３の導電性層の一方の端部とを接続する第１のスルーホール導電性層を含み、
前記第２の手段は、前記基板を貫通するスルーホールを介して前記第２の導電性層の他方の端部と前記第４の導電性層の他方の端部とを接続する第２のスルーホール導電性層を含む、請求項１または請求項２に記載の電子部材。
【請求項４】
前記第１の手段は、前記第１の導電性層の一方の端部に形成された第１の電極パッドと、前記第３の導電性層の一方の端部に形成された第３の電極パッドとを含み、
前記第２の手段は、前記第２の導電性層の他方の端部に形成された第２の電極パッドと、前記第４の導電性層の他方の端部に形成された第４の電極パッドとを含む、請求項１〜請求項３のいずれか一項に記載の電子部材。
【請求項５】
前記第１の手段は、前記第１の導電性層の一方の端部と前記第３の導電性層の一方の端部との間で高周波電流を導通させるように構成されており、
前記第２の手段は、前記第２の導電性層の他方の端部と前記第４の導電性層の他方の端部との間で高周波電流を導通させるように構成されている、請求項４に記載の電子部材。
【請求項６】
前記素子構造は、前記第１の導電性層から前記第４の導電性層により形成されるインダクタンスと、前記第１の誘電体層を前記第１の導電性層と前記第２の導電性層との間に配置された構造および前記第２の誘電体層を前記第３の導電性層と前記第４の導電性層との間に配置された構造により形成されるキャパシタンスとからなる回路を形成する、請求項１〜請求項５のいずれか一項に記載の電子部材。
【請求項７】
前記電子部材は、所定の周波数帯域のノイズを遮蔽あるいは吸収する機能を有する、請求項１〜請求項６のいずれか一項に記載の電子部材。
【請求項８】
前記素子構造は、ノイズが入射したとき、前記第２の導電性層から前記第１の導電性層、前記第３の導電性層、および前記第４の導電性層を経て前記第２の導電性層に戻る電流経路に高周波電流が流れることにより、前記電流経路により囲まれた領域を通る前記ノイズによる磁界が弱まるように構成されている、請求項１〜請求項７のいずれか一項に記載の電子部材。
【請求項９】
前記素子構造を複数備え、
前記複数の素子構造は、前記基板にマトリクス状に配列されている、請求項１〜請求項８のいずれか一項に記載の電子部材。
【請求項１０】
前記誘電体層の構成材料は誘電率が約３以上である、および／または、前記誘電体層の厚みが約１μｍ〜１００μｍである、請求項１〜請求項９のいずれか一項に記載の電子部材。
【請求項１１】
前記誘電体層の構成材料は、二酸化ケイ素あるいはチタン酸バリウムを含む、請求項１０に記載の電子部材。
【請求項１２】
電磁ノイズのフィルタであって、
請求項１〜請求項１１のいずれか一項に記載の電子部材を有し、
前記電子部材により電磁ノイズの特定帯域の周波数成分を減衰させる、フィルタ。
【請求項１３】
電子部材を製造する方法であって、
前記電子部材を構成する基板は、対向する第１の表面および第２の表面を有し、
前記方法は、
前記基板の第１の表面上に第１の導電性層、第１の誘電体層、および第２の導電性層を順次積層することと、
前記基板の第２の表面上に第３の導電性層、第２の誘電体層、および第４の導電性層を順次積層することと、
前記第１の導電性層の一方の端部とそれに近方の前記第３の導電性層の一方の端部とが導通し、かつ、前記第１の導電性層の他方の端部とそれに近方の前記第３の導電性層の他方の端部とが導通しないように、前記第１の導電性層と前記第３の導電性層とを電気的に接続することと、
前記第２の導電性層の一方の端部とそれに近方の前記第４の導電性層の一方の端部とが導通せず、かつ、前記第２の導電性層の他方の端部とそれに近方の前記第４の導電性層の他方の端部とが導通するように前記第２の導電性層と前記第４の導電性層とを接続することと
を含み、
前記第１の導電性層と前記第３の導電性層と前記第２の導電性層と前記第４の導電性とによってインダクタンスが形成され、前記第１の誘電性層と前記第１導電性層と前記第２の導電性層との配置および前記第２の誘電性層と前記第３導電性層と前記第４の導電性層との配置とによってキャパシタンスが形成され、前記インダクタンスと前記キャパシタンスとからなる等価回路が、前記基板の表面上に形成される、電子部材の製造方法。