(57)【要約】【課題】３レベル主回路をワイドバンドギャップ半導体で構成する場合に、素子のオフ状態での抵抗のバラツキにより印加電圧がアンバランスし、一部の素子に過電圧が印加される。【解決手段】第１〜第４の半導体スイッチング素子を直列に接続しれたスイッチング回路と、平滑コンデンサ対と、ダイオード対とを有し、第１の半導体スイッチング素子を正の電源線に、第４の半導体スイッチング素子を負の電源線に夫々接続し、第１と第２の半導体スイッチング素子を接続した第１の接続点をダイオード対の一方のカソードに接続し、第２と第３の半導体スイッチング素子を接続した第２の接続点を交流端子に接続し、第３と第４の半導体スイッチング素子を接続した第３の接続点をダイオード対の他方のアノードに接続し、ダイオード対の接続点と平滑コンデンサ対の接続点とを接続し、第１の接続点と第３の接続点との間に抵抗を接続する。【選択図】図１
2020072495.tif 000002
【特許請求の範囲】
【請求項１】
一対の主端子と制御端子とを有する第１〜第４の半導体スイッチング素子を直列に接続したスイッチング回路と、
２個の平滑コンデンサを直列に接続した平滑コンデンサ対と、
２個のダイオードを直列に接続したダイオード対と
を有し、
前記第１の半導体スイッチング素子の高電位側の前記主端子を直流電源の正の電源線に接続し、
前記第４の半導体スイッチング素子の低電位側の前記主端子を前記直流電源の負の電源線に接続し、
前記第１と第２の半導体スイッチング素子を接続した第１の接続点を前記ダイオード対の一方の前記ダイオードのカソードに接続し、
前記第２と第３の半導体スイッチング素子を接続した第２の接続点を交流端子に接続し、
前記第３と第４の半導体スイッチング素子を接続した第３の接続点を前記ダイオード対の他方の前記ダイオードのアノードに接続し、
前記ダイオード対の一方と他方の前記ダイオードの接続点と前記平滑コンデンサ対の一方と他方の前記平滑コンデンサの接続点とを接続し、
前記第１の接続点と前記第３の接続点との間に抵抗を接続した
ことを特徴とする電力変換装置。
【請求項２】
一対の主端子と制御端子とを有する第１〜第４の半導体スイッチング素子を直列に接続したスイッチング回路と、
２個の平滑コンデンサを直列に接続した平滑コンデンサ対と、
２個のダイオードを直列に接続したダイオード対と
を有し、
前記第１の半導体スイッチング素子の高電位側の前記主端子を直流電源の正の電源線に接続し、
前記第４の半導体スイッチング素子の低電位側の前記主端子を前記直流電源の負の電源線に接続し、
前記第１と第２の半導体スイッチング素子を接続した第１の接続点を前記ダイオード対の一方の前記ダイオードのカソードに接続し、
前記第２と第３の半導体スイッチング素子を接続した第２の接続点を交流端子に接続し、
前記第３と第４の半導体スイッチング素子を接続した第３の接続点を前記ダイオード対の他方の前記ダイオードのアノードに接続し、
前記ダイオード対の一方と他方の前記ダイオードの接続点と前記平滑コンデンサ対の一方と他方の前記平滑コンデンサの接続点とを接続し、
前記第１〜第４の半導体スイッチング素子各々に並列に抵抗を接続した
ことを特徴とする電力変換装置。
【請求項３】
前記抵抗の抵抗値は、前記半導体スイッチング素子のオフ状態の抵抗値以下である
ことを特徴とする請求項１または２に記載の電力変換装置。
【請求項４】
一対の主端子と制御端子とを有する第１〜第４の半導体スイッチング素子を直列に接続したスイッチング回路と、
２個の平滑コンデンサを直列に接続した平滑コンデンサ対と、
２個のダイオードを直列に接続したダイオード対と
を有し、
前記第１の半導体スイッチング素子の高電位側の前記主端子を直流電源の正の電源線に接続し、
前記第４の半導体スイッチング素子の低電位側の前記主端子を前記直流電源の負の電源線に接続し、
前記第１と第２の半導体スイッチング素子を接続した第１の接続点を前記ダイオード対の一方の前記ダイオードのカソードに接続し、
前記第２と第３の半導体スイッチング素子を接続した第２の接続点を交流端子に接続し、
前記第３と第４の半導体スイッチング素子を接続した第３の接続点を前記ダイオード対の他方の前記ダイオードのアノードに接続し、
前記ダイオード対の一方と他方の前記ダイオードの接続点と前記平滑コンデンサ対の一方と他方の前記平滑コンデンサの接続点とを接続し、
前記第２と第３の半導体スイッチング素子は、前記第１と第４の半導体スイッチング素子より漏れ電流の大きい素子である
ことを特徴とする電力変換装置。
【請求項５】
前記半導体スイッチング素子は、ワイドバンドギャップ半導体である
ことを特徴とする請求項１〜４のいずれか１項に記載の電力変換装置。
【請求項６】
前記ワイドバンドギャップ半導体は、ＳｉＣ−ＭＯＳＦＥＴである
ことを特徴とする請求項５に記載の電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチレベルの電力変換装置に関するもので、特にワイドバンドギャップ半導体を適用した回路構成を有し、鉄道車両や鉄鋼の圧延機のモータ駆動、風力発電機等に用いられる大電力の電力変換装置に好適である。
【背景技術】
【０００２】
送電線や電源等から供給される電力に対して、交流と直流相互間の変換や電圧または電流の増減などを行う電力変換装置は、変電所や鉄道用駆動装置等の大電力変換装置から自動車、家電機器等の小電力機器まで広く使われている。
【０００３】
この電力変換装置は、複数の半導体スイッチング素子から構成された主回路を備え、これらの半導体スイッチング素子をあらかじめ定められたタイミングで順次スイッチング動作させることで電力を変換する。この主回路には複数の回路方式があるが、主に使用されているのは、直列接続された２つの半導体スイッチング素子から構成される２レベル主回路である。
【０００４】
２レベル主回路は、一対の正と負の電源線の間に２つの半導体スイッチング素子を直列に接続配置して構成される。正側の半導体スイッチング素子をオンさせると正の電圧が、負側の半導体スイッチング素子をオンさせると負の電圧が出力される。この２レベル主回路は、家電品や自動車、一般産業用機器など低電力で低電圧の用途に広く使われている。
【０００５】
一方で、鉄鋼の圧延機や鉄道車両のモータ駆動用の電力変換装置等の主回路には、４つの半導体スイッチング素子を直列に接続して構成される３レベル主回路が広く使われている。
【０００６】
図３は、従来技術に係る３レベル主回路の回路構成を示す図である。
図において、２０１〜２０４はＩＧＢＴ、２０５〜２０８はフリーホイールダイオード、１０９〜１１２はゲートドライバ、１１３および１１４はクランプダイオード、１１６および１１７は平滑コンデンサ、１１８はプラス電源線、１１９はマイナス電源線、１２０は交流端子、１２１はコントローラおよび１２２はゲート線である。
【０００７】
３レベル主回路は、ゲートドライバ１０９〜１１２が、コントローラ１２１からの指令を受けて、対応するＩＧＢＴ２０１〜２０４をオン、オフさせることにより、電力を変換するものである。
【０００８】
また、３レベル主回路を直流から交流に電力を変換するインバータとして使用する場合には、プラス電源線１１８およびマイナス電源線１１９を、図示していない直流電源に接続し、交流端子１２０を交流の負荷に接続する。反対に、３レベル主回路を交流から直流に電力を変換するコンバータとして使用する場合には、プラス電源線１１８およびマイナス電源線１１９を図示していない直流負荷に接続し、交流端子１２０を交流電源に接続する。
【０００９】
そこで、インバータを例にして３レベル主回路の動作態様を説明する。
まず、電流が交流端子１２０から交流負荷に流れ出る場合について示す。ＩＧＢＴ２０１およびＩＧＢＴ２０２をオンさせると、プラス電源線１１８から交流端子１２０に電流が流れ、交流端子１２０にはプラスの電圧が出力される。ＩＧＢＴ２０１をオフすると電流はクランプダイオード１１３およびＩＧＢＴ２０２を流れ、交流端子１２０には接地電位が出力される。更に、ＩＧＢＴ２０２もオフすると、ＩＧＢＴ２０３およびＩＧＢＴ２０４のオン・オフ状態にかかわらず電流はフリーホイールダイオード２０７および２０８を流れ、交流端子１２０にはマイナス電圧が出力される。
【００１０】
次に、電流が交流端子１２０から流れ込む場合については、上述とは反対の動作態様となる。ＩＧＢＴ２０１および２０２のオン・オフの状態に拘らず電流はフリーホイールダイオード２０５および２０６を介して流れ込み、交流端子１２０はプラス電圧が出力される。ＩＧＢＴ２０３をオンすると、電流はＩＧＢＴ２０３とクランプダイオード１１４を介して接地に流れ交流端子１２０の電圧は接地電位となる。更に、ＩＧＢＴ２０４がオンすると、電流はＩＧＢＴ２０３および２０４を介してマイナス電源線１１９に流れ込み交流端子１２０にはマイナスの電圧が出力される。
【００１１】
以上のように、ＩＧＢＴのオン、オフの状態の組合せにより、交流端子１２０にはプラス、０、マイナスの３つの電位が出力されることから、３レベル主回路と呼ばれる。
この３レベル主回路は、部品点数の増加により装置が大きくなるなどのデメリットがある一方で、耐圧の低いスイッチング素子で高い電圧の回路に対応できるというメリットがある。
【００１２】
例えば、鉄道の高速車両用直流電源として、電圧が３６００Ｖに達するものがあるが、２レベル主回路方式で対応する場合には、一般に広く使われている３．３ｋＶ耐圧のＩＧＢＴは使用できず、４．５ｋＶのＩＧＢＴを使わざるを得ない。何故ならば、２レベル主回路は、直列に接続した２つの素子（ＩＧＢＴ）の一方がオンすると他方の素子（ＩＧＢＴ）に直流電源の全電圧が印加されることとなり、３６００Ｖの直流電圧が３．３ｋＶ耐圧のＩＧＢＴに印加されるためである。
【００１３】
これに対処するために、より耐圧の高い４．５ｋＶや６．５ｋＶ耐圧のＩＧＢＴを適用する方法もあるが、ＩＧＢＴなどの半導体スイッチング素子は耐圧が高くなるほど損失が大きくなることから、装置の効率が低下してしまい好ましくない。
【００１４】
一方、３レベル主回路では４つのＩＧＢＴを直列接続しているために、直流３６００Ｖの回路にも３．３ｋＶ耐圧のＩＧＢＴを使用できることになる。これにより、機器の効率低下を招くことなく主回路を構成できることから、高電圧の用途で広く普及している。
【００１５】
近年では、上述した主回路の効率向上を目的に、使用するスイッチング素子をＩＧＢＴからワイドバンドギャップ半導体、具体的にはＳｉＣを使ったＭＯＳＦＥＴへ置き換える事例が増えている。
ＳｉＣのＭＯＳＦＥＴ（以下、「ＳｉＣ−ＭＯＳ」と略す）は、素材としてＳｉＣとユニポーラデバイスであるＭＯＳＦＥＴとを組み合わせることにより、スイッチング損失を低減し、主回路の高効率化および低損失化による小型化を実現している。
また、特許文献１には、内蔵ダイオードを有するＭＯＳＦＥＴ素子で構成した３レベル主回路にあって、高電位端子側および低電位端子側のそれぞれのＭＯＳＦＥＴ素子には、ショットキーバリアダイオードを使ったフリーホイールダイオードを接続して、リカバリ損失を低減させ、スイッチング素子の損失低減化を図っている。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２０１７−１１２７４６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
３レベル主回路にＳｉＣ−ＭＯＳを適用するに当たっては、以下に述べる問題が有った。
３レベル主回路では、全ての素子がオフの状態、すなわち電力変換を停止している状態では、プラス電源線とマイナス電源線との間に印加されている電圧は直列に接続された４つの素子に印加される。
【００１８】
ところが、半導体スイッチング素子は、オフの状態でも完全な絶縁状態ではなく、僅かではあるが漏れ電流が流れるため、絶縁体ではなく抵抗と見なす必要がある。
この漏れ電流は、素子の製造ばらつきにより同様にばらつくことが知られており、また、温度変動も大きい。仮に製造ばらつきにより、例えばＩＧＢＴ２０２の漏れ電流が、ＩＧＢＴ２０１、２０３および２０４よりも小さい場合、ＩＧＢＴ２０２だけその抵抗分が高いこととなる。
【００１９】
この場合、インバータが停止している状態でプラス電源線とマイナス電源線との間の全電圧が４つの直列接続されたＩＧＢＴに印加されることになるが、ＩＧＢＴ２０２の抵抗分が残る３つのＩＧＢＴ２０１、２０３および２０４より大きいために、ＩＧＢＴ２０２に高い電圧が印加されることになる。但し、ＩＧＢＴはバイポーラデバイスであるために、印加電圧が高くなると素子の温度が上昇し、内蔵の寄生バイポーラトランジスタの動きにより漏れ電流が急激に増加して、印加電圧を抑制する働きが起こる。
【００２０】
また、ＩＧＢＴには並列にフリーホイールダイオードが接続されており、ＩＧＢＴとフリーホイールダイオードとの並列回路で電圧を分担するために、阻止の製造バラツキの影響を受けにくくなる。
このため、従来のＩＧＢＴの３レベル主回路では、バラツキの大きい素子を組み合わせても印加電圧はバランスして４つに均等にかかっていた。
【００２１】
それに引き換え、ＳｉＣ−ＭＯＳはユニポーラデバイスであるために、ＩＧＢＴのように漏れ電流の急激な増加は発生せず、むしろ抵抗が温度上昇により増加してより高抵抗となり、アンバランス状態を抑制する動作が発生しない。また、ＳｉＣ−ＭＯＳの中でも、ＭＯＳＦＥＴに並列にフリーホイールダイオードを接続せずに、ＭＯＳＦＥＴ素子内部の寄生ダイオードをフリーホイールダイオードとして使う、いわゆるダイオードレス型のＭＯＳＦＥＴの場合には、ＭＯＳＦＥＴの製造ばらつきだけで電圧分担が決まるため、素子の特性がばらついた場合の影響の度合いが大きく、一つの素子に電圧が印加され破壊に至るという問題を避けることができなかった。
【課題を解決するための手段】
【００２２】
上記課題解決のために、本発明に係る電力変換装置は、一対の主端子と制御端子とを有する第１〜第４の半導体スイッチング素子を直列に接続したスイッチング回路と、２個の平滑コンデンサを直列に接続した平滑コンデンサ対と、２個のダイオードを直列に接続したダイオード対とを有し、第１の半導体スイッチング素子の高電位側の主端子を直流電源の正の電源線に接続し、第４の半導体スイッチング素子の低電位側の主端子を直流電源の負の電源線に接続し、第１と第２の半導体スイッチング素子を接続した第１の接続点をダイオード対の一方のダイオードのカソードに接続し、第２と第３の半導体スイッチング素子を接続した第２の接続点を交流端子に接続し、第３と第４の半導体スイッチング素子を接続した第３の接続点をダイオード対の他方のダイオードのアノードが接続し、ダイオード対の一方と他方のダイオードの接続点と平滑コンデンサ対の一方と他方の平滑コンデンサの接続点とを接続し、第１の接続点と第３の接続点との間に抵抗を接続したことを特徴とする。
【発明の効果】
【００２３】
本発明によれば、ワイドバンドギャップ半導体を３レベル主回路に適用した場合に発生する素子の印加電圧のアンバランスを解消することができる。これにより、３レベル主回路へのワイドバンドギャップ半導体の適用が容易になり、システムの高効率化および高信頼化に効果を奏する。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施例１に係る３レベル主回路の回路構成を示す図である。
【図２】本発明の実施例２に係る３レベル主回路の回路構成を示す図である。
【図３】従来技術に係る３レベル主回路の回路構成を示す図である。
【発明を実施するための形態】
【００２５】
以下に、本発明を実施するための形態として、実施例１〜３について、図面を参照するなどして詳細に説明する。
【実施例１】
【００２６】
図１は、本発明の実施例１に係る３レベル主回路の回路構成を示す図で、半導体スイッチング素子としてＳｉＣのＭＯＳＦＥＴ（ＳｉＣ−ＭＯＳ）を用いたものである。
図において、図３に示す従来技術に係る回路構成と同じ構成要素には同一の符号を付してある。異なる構成要素としては、１０１〜１０４がＳｉＣ−ＭＯＳ、１０５〜１０８がＳｉＣ−ＭＯＳに内蔵されている寄生ダイオード（フリーホイールダイオードとして機能）、１１５がバランス抵抗である点である。
【００２７】
実施例１の特徴は、クランプダイオード１１３および１１４を短絡するよう形で、バランス抵抗１１５を接続した点である。このバランス抵抗１１５は、使用するＳｉＣ−ＭＯＳのオフ状態の抵抗値と同等以下の抵抗値に設定する。ここで、ＳｉＣ−ＭＯＳのスペックの一例を示すと、３．３ｋＶ耐圧の素子で漏れ電流値は１０μＡ程度、すなわち、オフ状態の抵抗値が３３０ＭΩ程度である。
【００２８】
実施例１の構成において、例えば、ＳｉＣ−ＭＯＳ１０２の漏れ電流が、ＳｉＣ−ＭＯＳ１０１、１０３および１０４より小さい、すなわちＳｉＣ−ＭＯＳ１０２にオフ状態の抵抗値が大きいＳｉＣ−ＭＯＳを接続した場合を考える。先に述べたとおり、装置の停止中にはオフ状態の抵抗が大きい素子（ＳｉＣ−ＭＯＳ）に高い電圧が印加される。ＳｉＣ−ＭＯＳ１０２が大きな抵抗値を有する素子の場合には、従来技術の回路構成では全電圧の大部分の電圧がＳｉＣ−ＭＯＳ１０２に印加されることになる。
【００２９】
ところが、本発明の実施例１で採用したバランス抵抗１１５が、ＳｉＣ−ＭＯＳ１０２および１０３の直列回路と並列に接続されていることにより、ＳｉＣ−ＭＯＳ１０２のオフ状態の抵抗値が大きい場合でも（ＳｉＣ−ＭＯＳ１０３のオフ状態の抵抗値が大きい場合も同様）、ＳｉＣ−ＭＯＳ１０２および１０３の直列回路の抵抗値は、ＳｉＣ−ＭＯＳ１個分の抵抗値以下に制限されることとなる。これにより、ＳｉＣ−ＭＯＳ１０１、ＳｉＣ−ＭＯＳ１０４およびバランス抵抗１１５の３つの素子でプラス電源線１１８とマイナス電源線１１９間の電圧を分担することから、ＳｉＣ−ＭＯＳ１０２の印加電圧の増加を抑制することができる。
【００３０】
なお、バランス抵抗１１５の抵抗値は、使用するＳｉＣ−ＭＯＳのオフ状態の抵抗値以下に設定すると述べたが、例えば、設計上の観点からバランス抵抗１１５の抵抗値を、使用するＳｉＣ−ＭＯＳのオフ状態の抵抗値の１／１０以下とすると、ＳｉＣ−ＭＯＳ１０１および１０４に等しく全電圧の半分の電圧を印加することができ、電圧アンバランスによるＳｉＣ−ＭＯＳ１０２または１０３への過電圧の印加を確実に抑制できる構成とすることも可能である。
【実施例２】
【００３１】
図２は、本発明の実施例２に係る３レベル主回路の回路構成を示す図である。
図において、図１に示す実施例１と同じ構成要素には同一の符号を付してある。実施例１の構成と異なる点は、バランス抵抗として、１１５に替えて、３０１〜３０４とした点である。
【００３２】
実施例２の特徴は、バランス抵抗３０１〜３０４を各ＳｉＣ−ＭＯＳ１０１〜１０４に並列に取り付けた点である。この構成によれば、装置の停止状態において各ＳｉＣ−ＭＯＳ１０１〜１０４に印加される電圧を等しくすることができる。
【００３３】
実施例１の場合には、ＳｉＣ−ＭＯＳ１０２および１０３とＳｉＣ−ＭＯＳ１０１および１０４との印加電圧は異なり、ＳｉＣ−ＭＯＳ１０１および１０４の方が高くなる。印加電圧が高い方が素子の寿命が短くなるために、寿命に余裕が無い場合には、実施例２のように全ての素子（ＳｉＣ−ＭＯＳ）の寿命が等しくなるように、バランス抵抗を結線する。この場合のバランス抵抗３０１〜３０４の抵抗値は、ＳｉＣ−ＭＯＳのオフ状態の抵抗値の１／１０以下にするのが望ましい。何故ならば、ＳｉＣ−ＭＯＳのオフ状態の抵抗値がばらついても常に同じ電圧が印加されるようにするためには、ＳｉＣ−ＭＯＳのオフ状態の抵抗値より十分に抵抗値を小さくする必要があり、発明者の検討によれば、設計上の観点も考慮して少なくとも上述のように１／１０以下にすれば影響がないことの知見を得たことによる。
【実施例３】
【００３４】
本発明の実施例３に係る３レベル主回路の回路構成については（直接の図示なし）、図１に示す実施例１の回路構成からバランス抵抗１１５を除いた一般的な構成であるが、実施例３の特徴は、ＳｉＣ−ＭＯＳ１０２および１０３として、ＳｉＣ−ＭＯＳ１０１および１０４より漏れ電流の大きい素子を選択して接続した点である。
【００３５】
このように構成することにより、ＳｉＣ−ＭＯＳ１０２および１０３の方がオフ状態での抵抗値が小さいために、ＳｉＣ−ＭＯＳ１０１および１０４に対する印加電圧の方が高くなる。ＳｉＣ−ＭＯＳ１０１および１０４は、クランプダイオード１１３および１１４の働きにより、印加電圧が最大でも全電圧の半分に制限されるため、確実に素子に過電圧が印加されるのを防止することができる。
【００３６】
以上においては、本発明の実施例としてＳｉＣのＭＯＳＦＥＴ（ＳｉＣ−ＭＯＳ）を例に説明してきたが、半導体スイッチング素子はこれに限定されるものではなく、ワイドバンドギャップ半導体を使ったユニポーラデバイス、例えばＧａＮやダイヤモンドのＭＯＳＦＥＴおよびＳｉＣのＪＦＥＴなどに対しても同様の効果を得られるものである。
【００３７】
また、３レベル主回路に限らず、５レベル、７レベルなどのマルチレベル主回路についても、同様の考え方で効果を得られるものである。
【符号の説明】
【００３８】
１０１〜１０４：ＳｉＣのＭＯＳＦＥＴ（ＳｉＣ−ＭＯＳ）
１０５〜１０８：寄生ダイオード
１０９〜１１２：ゲートドライバ
１１３、１１４：クランプダイオード
１１５、３０１〜３０４：バランス抵抗
１１６、１１７：平滑コンデンサ
１１８：プラス電源線
１１９：マイナス電源線
１２０：交流端子
１２１：コントローラ
１２２：ゲート線
２０１〜２０４：ＩＧＢＴ
２０５〜２０８：フリーホイールダイオード
【図１】
2020072495.tif 000003
【図２】
2020072495.tif 000004
【図３】
2020072495.tif 000005