(57)【要約】【課題】電界効果型トランジスタの非対称リセス構造を、より高い設計自由度で形成する。【解決手段】ソース電極１０７との距離よりドレイン電極１０８との距離の方が大きい状態でリセス形成領域１３１内に配置したゲート開口部１１０を絶縁層１０９に形成する（第４工程）。ゲート開口部１１０は、ゲート幅方向に延在するストライプ状の開口である。また、絶縁層１０９のリセス形成領域１３１内でゲート開口部１１０とドレイン電極１０８との間に、ゲート幅方向に一列に並べて複数の非対称リセス形成用開口部１１１を形成する（第５工程）。この行程では、ゲート長方向の開口寸法がゲート幅方向の開口寸法より大きい非対称リセス形成用開口部１１１を形成する。【選択図】  図１Ｅ
2020072168.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上に、バッファ層、チャネル層、障壁層、キャリア供給層、オーミックキャップ層が形成された状態とする第１工程と、
リセス形成領域を挟んで前記オーミックキャップ層の上にソース電極およびドレイン電極を形成する第２工程と、
前記ソース電極および前記ドレイン電極の間の前記オーミックキャップ層の上に絶縁層を形成する第３工程と、
前記ソース電極との距離より前記ドレイン電極との距離の方が大きい状態で前記リセス形成領域内に配置したゲート開口部を前記絶縁層に形成する第４工程と、
前記絶縁層の前記リセス形成領域内で前記ゲート開口部と前記ドレイン電極との間に、ゲート長方向の開口寸法がゲート幅方向の開口寸法より大きい非対称リセス形成用開口部をゲート幅方向に一列に並べて複数形成する第５工程と、
前記ゲート開口部および前記非対称リセス形成用開口部を形成した前記絶縁層をマスクとして前記オーミックキャップ層をエッチングし、前記ゲート開口部および前記非対称リセス形成用開口部の下の領域にリセス領域を形成する第６工程と、
前記絶縁層の上に配置されて一部が前記ゲート開口部より前記リセス領域に嵌入して前記障壁層にショットキー接合したゲート電極を形成する第７工程と
を備え、
前記第６工程では、複数の前記非対称リセス形成用開口部の各々のゲート長方向の開口寸法の大小により、前記ゲート開口部より前記ドレイン電極の側における前記オーミックキャップ層のエッチング量を制御する
ことを特徴とする電界効果型トランジスタの製造方法。
【請求項２】
請求項１記載の電界効果型トランジスタの製造方法において、
前記絶縁層の上に上部絶縁層を形成する第８工程と、
前記絶縁層に形成した前記ゲート開口部に連続する上部ゲート開口部を前記上部絶縁層に形成する第９工程と
を備え、
前記第７工程では、前記絶縁層の上に配置されて一部が前記上部ゲート開口部および前記ゲート開口部より前記リセス領域に嵌入して前記障壁層にショットキー接合したゲート電極を形成する
ことを特徴とする電界効果型トランジスタの製造方法。
【請求項３】
請求項１または２記載の電界効果型トランジスタの製造方法において、
前記第２工程では、各々異なる領域に配置された第１リセス形成領域および第２リセス形成領域の各々において、前記第１リセス形成領域を挟んで前記オーミックキャップ層の上に第１ソース電極および第１ドレイン電極を形成し、前記第２リセス形成領域を挟んで前記オーミックキャップ層の上に第２ソース電極および第２ドレイン電極を形成し、
前記第３工程では、前記第１ソース電極および前記第１ドレイン電極の間の前記オーミックキャップ層の上、および前記第２ソース電極および前記第２ドレイン電極の間の前記オーミックキャップ層の上の各々に前記絶縁層を形成し、
前記第４工程では、前記第１ソース電極との距離より前記第１ドレイン電極との距離の方が大きい状態で前記第１リセス形成領域内に配置した第１ゲート開口部と、前記第２ソース電極との距離より前記第２ドレイン電極との距離の方が大きい状態で前記第２リセス形成領域内に配置した第２ゲート開口部とを前記絶縁層に形成し、
前記第５工程では、前記絶縁層の前記第１リセス形成領域内で前記第１ゲート開口部と前記第１ドレイン電極との間に、ゲート長方向の開口寸法がゲート幅方向の開口寸法より大きい第１非対称リセス形成用開口部を複数形成し、前記絶縁層の前記第２リセス形成領域内で前記第２ゲート開口部と前記第２ドレイン電極との間に、ゲート長方向の開口寸法がゲート幅方向の開口寸法より大きい第２非対称リセス形成用開口部を複数形成し、
前記第６工程では、前記第１ゲート開口部および前記第１非対称リセス形成用開口部を形成した前記絶縁層をマスクとして前記オーミックキャップ層をエッチングし、前記第１ゲート開口部および前記第１非対称リセス形成用開口部の下の領域に第１リセス領域を形成し、前記第２ゲート開口部および前記第２非対称リセス形成用開口部を形成した前記絶縁層をマスクとして前記オーミックキャップ層をエッチングし、前記第２ゲート開口部および前記第２非対称リセス形成用開口部の下の領域に第２リセス領域を形成し、
前記第７工程では、前記絶縁層の上に配置されて一部が前記第１ゲート開口部より前記第１リセス領域に嵌入して前記障壁層にショットキー接合した第１ゲート電極を形成し、前記絶縁層の上に配置されて一部が前記第２ゲート開口部より前記第２リセス領域に嵌入して前記障壁層にショットキー接合した第２ゲート電極を形成し、
前記第５工程では、前記第１非対称リセス形成用開口部のゲート長方向の開口寸法と前記第２非対称リセス形成用開口部のゲート長方向の開口寸法とを異なる寸法に形成する
ことを特徴とする電界効果型トランジスタの製造方法。
【請求項４】
半導体基板の上に形成されたバッファ層、チャネル層、障壁層、キャリア供給層、オーミックキャップ層と、
前記オーミックキャップ層に形成されたリセス領域と、
前記リセス領域を挟んで前記オーミックキャップ層の上に形成されたソース電極およびドレイン電極と、
前記オーミックキャップ層の上に形成されて前記リセス領域の上に架設された絶縁層と、
前記ソース電極との距離より前記ドレイン電極との距離の方が大きい状態で前記リセス領域内に配置されて前記絶縁層に形成されたゲート開口部と、
前記絶縁層の前記リセス領域内に配置されて前記ゲート開口部と前記ドレイン電極との間に形成された複数の非対称リセス形成用開口部と、
前記絶縁層の上に形成されて一部が前記ゲート開口部より前記リセス領域に嵌入して前記障壁層にショットキー接合したゲート電極と
を備え、
前記複数の非対称リセス形成用開口部の各々は、ゲート長方向の開口寸法がゲート幅方向の開口寸法より大きく形成されている
ことを特徴とする電界効果型トランジスタ。
【請求項５】
請求項４記載の電界効果型トランジスタにおいて、
前記絶縁層の上に形成された上部絶縁層と、
前記絶縁層に形成した前記ゲート開口部に連続して前記上部絶縁層に形成された上部ゲート開口部と、
前記ゲート電極は、一部が前記上部ゲート開口部および前記ゲート開口部より前記リセス領域に嵌入して前記障壁層にショットキー接合している
ことを特徴とする電界効果型トランジスタ。
【請求項６】
請求項４または５記載の電界効果型トランジスタにおいて、
各々異なる領域に配置された第１リセス形成領域および第２リセス形成領域を備え、
前記第１リセス形成領域を挟んで前記オーミックキャップ層の上に第１ソース電極および第１ドレイン電極が形成され、
前記第２リセス形成領域を挟んで前記オーミックキャップ層の上に第２ソース電極および第２ドレイン電極が形成され、
前記第１ソース電極および前記第１ドレイン電極の間の前記オーミックキャップ層の上、および前記第２ソース電極および前記第２ドレイン電極の間の前記オーミックキャップ層の上の各々に前記絶縁層が形成され、
前記第１ソース電極との距離より前記第１ドレイン電極との距離の方が大きい状態で前記第１リセス形成領域内に配置した第１ゲート開口部と、前記第２ソース電極との距離より前記第２ドレイン電極との距離の方が大きい状態で前記第２リセス形成領域内に配置した第２ゲート開口部とが前記絶縁層に形成され、
前記絶縁層の前記第１リセス形成領域内で前記第１ゲート開口部と前記第１ドレイン電極との間に、ゲート長方向の開口寸法がゲート幅方向の開口寸法より大きい第１非対称リセス形成用開口部が複数形成され、
前記絶縁層の前記第２リセス形成領域内で前記第２ゲート開口部と前記第２ドレイン電極との間に、ゲート長方向の開口寸法がゲート幅方向の開口寸法より大きい第２非対称リセス形成用開口部が複数形成され、
前記第１ゲート開口部および前記第１非対称リセス形成用開口部の下の領域に第１リセス領域が形成され、
前記第２ゲート開口部および前記第２非対称リセス形成用開口部の下の領域に第２リセス領域が形成され、
前記絶縁層の上に配置されて一部が前記第１ゲート開口部より前記第１リセス領域に嵌入して前記障壁層にショットキー接合した第１ゲート電極が形成され、
前記絶縁層の上に配置されて一部が前記第２ゲート開口部より前記第２リセス領域に嵌入して前記障壁層にショットキー接合した第２ゲート電極が形成され、
前記第１非対称リセス形成用開口部のゲート長方向の開口寸法と、前記第２非対称リセス形成用開口部のゲート長方向の開口寸法とは、異なる寸法に形成されている
ことを特徴とする電界効果型トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果型トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
０．３〜３．０ＴＨｚの電磁波周波数帯であるテラヘルツ波の性質には、数１０Ｇｂ／ｓを超える高速無線通信や、３次元イメージングによる非破壊内部検査、電磁波吸収を利用した成分分析など、これまでにはない新たなアプリケーション創出の可能性が秘められている。
【０００３】
テラヘルツ波によるアプリケーションを実現する場合には、これを構成する電子デバイスにもより良好な高周波特性が必要とされる。一般的に、良好な高周波特性を有する電子デバイスとして、物性的に特に高い電子移動度を有する化合物半導体を材料とした電界効果型トランジスタが用いられる。
【０００４】
電界効果型トランジスタには、良好な高周波特性が要求される場合もあるが、低雑音性も要求される。例えば、衛星放送や電波観測の受信増幅部では、低雑音性がより大きく要求される。また、ミリ波送信部などの用途には、高周波信号を大きく増幅するための高出力性が要求される。つまり、電界効果型トランジスタは、用いられるアプリケーションや設計思想に応じて最適に設計されることが重要となる。また、電界効果型トランジスタに対する上述した要求は、様々な機能を１つの集積回路に一体化して高機能化を目指すモノリシック集積の場面において特に重要である。
【０００５】
今後、テラヘルツ波技術の更なる発展にむけては，より良好な高周波特性を有する電界効果型トランジスタの実現はもちろん、低ノイズ性や高出力性など、様々な要求に応じた電界効果型トランジスタを１つの集積回路に対して集積する技術が必要である。
【０００６】
上述した電界効果型トランジスタは、半導体基板と、半導体基板の上に形成される半導体積層構造と、半導体積層構造の表面に形成されるゲート電極、およびゲート電極の両脇に形成されるソース電極、ドレイン電極から構成される。特に、高周波特性に優れる高電子移動度トランジスタでは、半導体積層構造は、半導体基板の側から、バッファ層、チャネル層、障壁層、キャリア供給層、パッシベーション層、オーミックキャップ層が順次に積層されて構成されている。
【０００７】
この種の電界効果型トランジスタでは、ゲート電極に対して電位を印加すると、印加した電位の強度に応じ、キャリア供給層からチャネル層に対してキャリアが供給されて形成される２次元電子ガスの濃度が変調され、ソース電極、ドレイン電極間に形成された伝導チャネルを通じて電子が移動する。この電子（キャリア）が移動（走行）する伝導チャネルが形成されるチャネル層と電子供給層とは、空間的に分離され、電子供給層における不純物による散乱が抑制される。このため、上述した電界効果型トランジスタでは、電子移動度を向上させることができ、高周波動作を実現することができる。
【０００８】
電界効果型トランジスタの高周波特性を向上させるためには、ドレインコンダクタンス、およびソース抵抗を同時に低減することが重要となる。ドレインコンダクタンスを低減させるためには、短チャネル効果の抑制、あるいはドレイン領域の空乏化が有効である。この空乏化を実現するためには、リセス構造の採用が有効な手段である。リセス構造とは、ゲート電極形成部を含む、当該電極周辺のオーミックキャップ層を、ソース電極ならびにドレイン電極の両方向へ除去した構造をいう。
【０００９】
電界効果型トランジスタのドレインコンダクタンス低減には、特許文献１に記載されるような、非対称リセス構造と呼ばれる構造を採用するとよいことが知られている。非対称リセス構造とは、特許文献１に示されているように、リセス領域を形成する際に、ソース電極側に比較してドレイン電極側のリセス領域のゲート長方向の長さをより大きくし、ドレイン電極側の広い領域にわたってキャリアを空乏化させることでドレインコンダクタンスを低減する（図４参照）。この構成では、ソース電極側のリセス領域のゲート長方向の長さがより短いので、ソース電極側の空乏化が避けられ、ソース抵抗の低減が同時にはかれる。これらの２つの効果によって、電界効果型トランジスタの高周波特性を向上させることができる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特許第３７１５５５７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ところで、非対称リセス形成の際のエッチング量の制御には、エッチング時間の調整、ゲート開口部・非対称リセス形成用開口部によるリセス工程を別々に行う、非対称リセス形成用開口部面積の拡大、非対称リセス形成用開口部の数の増加などの方法が考えられる。しかしながら、各々の方法には、エッチング量の柔軟な設定の観点において課題が存在する。
【００１２】
まず、エッチング時間の調整では、ドレイン側リセス領域を選択的に大きくエッチングすることができず、エッチング量を減らしたいソース側リセス領域をドレイン側リセス領域より小さくすることができない。
【００１３】
また、ゲート開口部・非対称リセス形成用開口部のリセス工程を別々に行う方法では、工程数が増加するため、半導体作製プロリセスが煩雑化する。また、この方法では、リセス領域で露出する障壁層が、複数回のエッチング処理に曝されるために特性が劣化するという問題がある。
【００１４】
また、非対称リセス形成用開口部の面積の拡大では、リセス領域形成後に引き続き堆積されるゲート電極とする金属が、非対称リセス形成用開口部を通ってリセス領域の障壁層上にまで堆積される場合が発生する。寄生容量の低減や電界分布の歪みを抑止するために、リセス領域の障壁層上には、絶縁膜が堆積されるか、もしくは何も存在しない空洞が形成されることが重要となる。しかしながら、リセス領域の障壁層上に金属が堆積されると、寄生容量が増加し、実効ゲート長増大による動作速度の劣化が引き起こされる恐れが生じる。
【００１５】
一方、非対称リセス形成用開口部の数の増加では、特許文献１に記載されているように、非対称リセス形成用開口部を小さくしてリセス領域の障壁層上への不要な金属堆積を防止できる。しかしながら、特許文献１に記載されている技術では、非対称リセス幅が非対称リセス形成用開口部の列数によって決定されることになる。この場合，非対称エッチング量は、非対称リセス形成用開口部の列数の倍数により決定されることになる。各々の非対称リセス形成用開口部の面積はすでに十分に小さくされていることから、調整自由度がない。また、非対称リセス形成用開口部の列間隔も，レジストパタンニング時の電子線リソグラフィもしくはフォトリソグラフィの解像度制限によって一定以上に小さくすることはできない。
【００１６】
つまり、従来の技術では、非対称リセス構造の電界効果型トランジスタの設計自由度が小さいという問題があった。このため、例えば、異なる特性の電界効果型トランジスタを同一の基板上に集積することが、容易に実現できないなども問題が発生する。
【００１７】
本発明は、以上のような問題点を解消するためになされたものであり、電界効果型トランジスタの非対称リセス構造が、より高い設計自由度で形成できるようにすることを目的とする。
【課題を解決するための手段】
【００１８】
本発明に係る電界効果型トランジスタの製造方法は、半導体基板の上に、バッファ層、チャネル層、障壁層、キャリア供給層、オーミックキャップ層が形成された状態とする第１工程と、リセス形成領域を挟んでオーミックキャップ層の上にソース電極およびドレイン電極を形成する第２工程と、ソース電極およびドレイン電極の間のオーミックキャップ層の上に絶縁層を形成する第３工程と、ソース電極との距離よりドレイン電極との距離の方が大きい状態でリセス形成領域内に配置したゲート開口部を絶縁層に形成する第４工程と、絶縁層のリセス形成領域内でゲート開口部とドレイン電極との間に、ゲート長方向の開口寸法がゲート幅方向の開口寸法より大きい非対称リセス形成用開口部をゲート幅方向に一列に並べて複数形成する第５工程と、ゲート開口部および非対称リセス形成用開口部を形成した絶縁層をマスクとしてオーミックキャップ層をエッチングし、ゲート開口部および非対称リセス形成用開口部の下の領域にリセス領域を形成する第６工程と、絶縁層の上に配置されて一部がゲート開口部よりリセス領域に嵌入して障壁層にショットキー接合したゲート電極を形成する第７工程とを備え、第６工程では、複数の非対称リセス形成用開口部の各々のゲート長方向の開口寸法の大小により、ゲート開口部よりドレイン電極の側におけるオーミックキャップ層のエッチング量を制御する。
【００１９】
上記電界効果型トランジスタの製造方法の一構成例において、絶縁層の上に上部絶縁層を形成する第８工程と、絶縁層に形成したゲート開口部に連続する上部ゲート開口部を上部絶縁層に形成する第９工程とを備え、第７工程では、絶縁層の上に配置されて一部が上部ゲート開口部およびゲート開口部よりリセス領域に嵌入して障壁層にショットキー接合したゲート電極を形成する。
【００２０】
上記電界効果型トランジスタの製造方法の一構成例において、第２工程では、各々異なる領域に配置された第１リセス形成領域および第２リセス形成領域の各々において、第１リセス形成領域を挟んでオーミックキャップ層の上に第１ソース電極および第１ドレイン電極を形成し、第２リセス形成領域を挟んでオーミックキャップ層の上に第２ソース電極および第２ドレイン電極を形成し、第３工程では、第１ソース電極および第１ドレイン電極の間のオーミックキャップ層の上、および第２ソース電極および第２ドレイン電極の間のオーミックキャップ層の上の各々に絶縁層を形成し、第４工程では、第１ソース電極との距離より第１ドレイン電極との距離の方が大きい状態で第１リセス形成領域内に配置した第１ゲート開口部と、第２ソース電極との距離より第２ドレイン電極との距離の方が大きい状態で第２リセス形成領域内に配置した第２ゲート開口部とを絶縁層に形成し、第５工程では、絶縁層の第１リセス形成領域内で第１ゲート開口部と第１ドレイン電極との間に、ゲート長方向の開口寸法がゲート幅方向の開口寸法より大きい第１非対称リセス形成用開口部を複数形成し、絶縁層の第２リセス形成領域内で第２ゲート開口部と第２ドレイン電極との間に、ゲート長方向の開口寸法がゲート幅方向の開口寸法より大きい第２非対称リセス形成用開口部を複数形成し、第６工程では、第１ゲート開口部および第１非対称リセス形成用開口部を形成した絶縁層をマスクとしてオーミックキャップ層をエッチングし、第１ゲート開口部および第１非対称リセス形成用開口部の下の領域に第１リセス領域を形成し、第２ゲート開口部および第２非対称リセス形成用開口部を形成した絶縁層をマスクとしてオーミックキャップ層をエッチングし、第２ゲート開口部および第２非対称リセス形成用開口部の下の領域に第２リセス領域を形成し、第７工程では、絶縁層の上に配置されて一部が第１ゲート開口部より第１リセス領域に嵌入して障壁層にショットキー接合した第１ゲート電極を形成し、絶縁層の上に配置されて一部が第２ゲート開口部より第２リセス領域に嵌入して障壁層にショットキー接合した第２ゲート電極を形成し、第５工程では、第１非対称リセス形成用開口部のゲート長方向の開口寸法と第２非対称リセス形成用開口部のゲート長方向の開口寸法とを異なる寸法に形成する。
【００２１】
本発明に係る電界効果型トランジスタは、半導体基板の上に形成されたバッファ層、チャネル層、障壁層、キャリア供給層、オーミックキャップ層と、オーミックキャップ層に形成されたリセス領域と、リセス領域を挟んでオーミックキャップ層の上に形成されたソース電極およびドレイン電極と、オーミックキャップ層の上に形成されてリセス領域の上に架設された絶縁層と、ソース電極との距離よりドレイン電極との距離の方が大きい状態でリセス領域内に配置されて絶縁層に形成されたゲート開口部と、絶縁層のリセス領域内に配置されてゲート開口部とドレイン電極との間にゲート幅方向に一列に並べて形成された複数の非対称リセス形成用開口部と、絶縁層の上に形成されて一部がゲート開口部よりリセス領域に嵌入して障壁層にショットキー接合したゲート電極とを備え、複数の非対称リセス形成用開口部の各々は、ゲート長方向の開口寸法がゲート幅方向の開口寸法より大きく形成されている。
【００２２】
上記電界効果型トランジスタの一構成例において、絶縁層の上に形成された上部絶縁層と、絶縁層に形成したゲート開口部に連続して上部絶縁層に形成された上部ゲート開口部と、ゲート電極は、一部が上部ゲート開口部およびゲート開口部よりリセス領域に嵌入して障壁層にショットキー接合している。
【００２３】
上記電界効果型トランジスタ一構成例において、各々異なる領域に配置された第１リセス形成領域および第２リセス形成領域を備え、第１リセス形成領域を挟んでオーミックキャップ層の上に第１ソース電極および第１ドレイン電極が形成され、第２リセス形成領域を挟んでオーミックキャップ層の上に第２ソース電極および第２ドレイン電極が形成され、第１ソース電極および第１ドレイン電極の間のオーミックキャップ層の上、および第２ソース電極および第２ドレイン電極の間のオーミックキャップ層の上の各々に絶縁層が形成され、第１ソース電極との距離より第１ドレイン電極との距離の方が大きい状態で第１リセス形成領域内に配置した第１ゲート開口部と、第２ソース電極との距離より第２ドレイン電極との距離の方が大きい状態で第２リセス形成領域内に配置した第２ゲート開口部とが絶縁層に形成され、絶縁層の第１リセス形成領域内で第１ゲート開口部と第１ドレイン電極との間に、ゲート長方向の開口寸法がゲート幅方向の開口寸法より大きい第１非対称リセス形成用開口部が複数形成され、絶縁層の第２リセス形成領域内で第２ゲート開口部と第２ドレイン電極との間に、ゲート長方向の開口寸法がゲート幅方向の開口寸法より大きい第２非対称リセス形成用開口部が複数形成され、第１ゲート開口部および第１非対称リセス形成用開口部の下の領域に第１リセス領域が形成され、第２ゲート開口部および第２非対称リセス形成用開口部の下の領域に第２リセス領域が形成され、絶縁層の上に配置されて一部が第１ゲート開口部より第１リセス領域に嵌入して障壁層にショットキー接合した第１ゲート電極が形成され、絶縁層の上に配置されて一部が第２ゲート開口部より第２リセス領域に嵌入して障壁層にショットキー接合した第２ゲート電極が形成され、第１非対称リセス形成用開口部のゲート長方向の開口寸法と、第２非対称リセス形成用開口部のゲート長方向の開口寸法とは、異なる寸法に形成されている。
【発明の効果】
【００２４】
以上説明したように、本発明によれば、絶縁層のリセス形成領域内でゲート開口部とドレイン電極との間に、ゲート長方向の開口寸法がゲート幅方向の開口寸法より大きい非対称リセス形成用開口部をゲート幅方向に一列に並べて複数形成するので、電界効果型トランジスタの非対称リセス構造が、より高い設計自由度で形成できるという優れた効果が得られる。
【図面の簡単な説明】
【００２５】
【図１Ａ】図１Ａは、本発明の実施の形態に係る電界効果型トランジスタの製造における途中工程の状態を示す電界効果型トランジスタの断面図である。
【図１Ｂ】図１Ｂは、本発明の実施の形態に係る電界効果型トランジスタの製造における途中工程の状態を示す電界効果型トランジスタの断面図である。
【図１Ｃ】図１Ｃは、本発明の実施の形態に係る電界効果型トランジスタの製造における途中工程の状態を示す電界効果型トランジスタの断面図である。
【図１Ｄ】図１Ｄは、本発明の実施の形態に係る電界効果型トランジスタの製造における途中工程の状態を示す電界効果型トランジスタの断面図である。
【図１Ｅ】図１Ｅは、本発明の実施の形態に係る電界効果型トランジスタの製造における途中工程の状態を示す平面図である。
【図１Ｆ】図１Ｆは、本発明の実施の形態に係る電界効果型トランジスタの製造における途中工程の状態を示す電界効果型トランジスタの断面図である。
【図１Ｇ】図１Ｇは、本発明の実施の形態に係る電界効果型トランジスタの製造における途中工程の状態を示す電界効果型トランジスタの断面図である。
【図１Ｈ】図１Ｈは、本発明の実施の形態に係る電界効果型トランジスタの製造における途中工程の状態を示す電界効果型トランジスタの断面図である。
【図１Ｉ】図１Ｉは、本発明の実施の形態に係る電界効果型トランジスタの製造における途中工程の状態を示す電界効果型トランジスタの断面図である。
【図２】図２は、本発明の実施の形態に係る他の電界効果型トランジスタの構成を示す断面図である。
【図３】図３は、本発明の実施の形態に係る他の電界効果型トランジスタの構成を示す断面図である。
【図４】図４は、特許文献１に開示された電界効果型トランジスタの構成を示す断面図である。
【発明を実施するための形態】
【００２６】
以下、本発明の実施の形態に係る電界効果型トランジスタの製造方法について図１Ａ〜図１Ｉを参照して説明する。
【００２７】
まず、図１Ａに示すように、例えば半絶縁性のＩｎＰから構成された半導体基板１０１の上に、バッファ層１０２、チャネル層１０３、障壁層１０４、キャリア供給層１０５、オーミックキャップ層１０６を形成する（第１工程）。
【００２８】
例えば、半導体基板１０１の上に、ＩｎＡｌＡｓからなる層厚１００〜３００ｎｍのバッファ層１０２，ＩｎＧａＡｓからなる層厚５〜２０ｎｍのチャネル層１０３，ＩｎＡｌＡｓからなる層厚５〜２０ｎｍの障壁層１０４，Ｓｉが１×１０19〜２×１０19ｃｍ-3にドープされたＩｎＧａＡｓからなるオーミックキャップ層１０６を有機金属気相成長法や分子線エピタキシー法などにより結晶成長することで順次積層する。また、障壁層１０４には、よく知られたシートドープにより、不純物としてＳｉが１×１０19ｃｍ-3ドープされたキャリア供給層１０５を形成する。ここで、実施の形態では、キャリア供給層１０５とオーミックキャップ層１０６との間に、ＩｎＰからなる層厚２〜５ｎｍのパッシベーション層１２１を形成する。
【００２９】
次に、図１Ｂに示すように、リセス領域を形成するリセス形成領域１３１を挟んでオーミックキャップ層１０６の上にソース電極１０７およびドレイン電極１０８を形成する（第２工程）。例えば、オーミックキャップ層１０６上に、Ｔｉ／Ｐｔ／Ａｕを堆積して金属膜を形成し、この金属膜を公知のフォトリソグラフィ技術とエッチング技術とによりパターニングすることで、ソース電極１０７およびドレイン電極１０８を形成する。また、公知のリフトオフ法により、ソース電極１０７およびドレイン電極１０８を形成することも可能である。ソース電極１０７，ドレイン電極１０８は、オーミックキャップ層１０６にオーミック接合する。
【００３０】
次に、図１Ｃに示すように、ソース電極１０７およびドレイン電極１０８の間のオーミックキャップ層１０６の上に絶縁層１０９を形成する（第３工程）。例えば、よく知られたプラズマＣＶＤ法などにより、酸化シリコンまたは窒化シリコンを堆積することで、層厚２０〜２００ｎｍの絶縁層１０９を形成する。
【００３１】
次に、図１Ｄ，図１Ｅに示すように、ソース電極１０７との距離よりドレイン電極１０８との距離の方が大きい状態でリセス形成領域１３１内に配置したゲート開口部１１０を絶縁層１０９に形成する（第４工程）。ゲート開口部１１０は、ゲート幅方向（図１Ｄの紙面の法線方向）に延在するストライプ状の開口である。また、絶縁層１０９のリセス形成領域１３１内でゲート開口部１１０とドレイン電極１０８との間に、ゲート幅方向に一列に並べて複数の非対称リセス形成用開口部１１１を形成する（第５工程）。この工程では、ゲート長方向の開口寸法がゲート幅方向の開口寸法より大きい非対称リセス形成用開口部１１１を形成する。例えば、公知の電子線リソグラフィ技術とエッチング技術とにより、ゲート開口部１１０および非対称リセス形成用開口部１１１を形成する。
【００３２】
例えば、複数の非対称リセス形成用開口部１１１は、各々同一の形状とすることができる。また、例えば、複数の非対称リセス形成用開口部１１１は、ゲート幅方向に平行な状態で配列して形成することもできる。
【００３３】
次に、図１Ｆに示すように、ゲート開口部１１０および複数の非対称リセス形成用開口部１１１を形成した絶縁層１０９をマスクとしてオーミックキャップ層１０６をエッチングし、ゲート開口部１１０および複数の非対称リセス形成用開口部１１１の下の領域にパッシベーション層１２１もしくは障壁層１０４の表面が連続して露出したリセス領域１１２を形成する（第６工程）。
【００３４】
例えば、クエン酸などのエッチング液を用いたウエットエッチングにより、上述した開口の領域よりエッチング液を侵入させ、オーミックキャップ層１０６を等方的にエッチングする。このエッチングで、エッチング液は、各開口部よりオーミックキャップ層１０６を浸食し、エッチングの横方向の広がりによって１つのつながった空間であるリセス領域１１２を形成する。また、ＩｎＰからなるパッシベーション層１２１を形成しておけば、ＩｎＰはクエン酸系のエッチング液ではほとんどエッチングされないので、エッチングストッパーとなり、障壁層１０４がエッチングされることを防ぐことができる。
【００３５】
上述したリセス領域１１２の形成において、ゲート開口部１１０を中心にゲート長方向を見ると、非対称リセス形成用開口部１１１を形成しているため、ゲート開口部１１０からドレイン側に形成されている空間は、ゲート開口部１１０からソース側に形成されている空間より広く形成される。このように、複数の非対称リセス形成用開口部１１１を設けることで、新たな工程を追加することなく、ゲート開口部１１０を中心にした非対称なリセス領域が形成されることになる。
【００３６】
ここで、上述した工程（第６工程）では、複数の非対称リセス形成用開口部１１１の各々のゲート長方向の開口寸法の大小により、ゲート開口部１１０よりドレイン電極１０８の側におけるオーミックキャップ層１０６のエッチング量を制御する。これにより、非対称リセスの形状（ゲート開口部１１０からドレイン側に形成されている空間の広さ）を制御する。この点について、図１Ｅおよび図１Ｆを用いてより詳細に説明する。
【００３７】
なお、以下では、リセス領域１１２における、ゲート開口部１１０からソース・ドレインの各々側のゲート長方向の長さを、「リセス幅」と称する。例えば、「ソース側のリセス幅ｒgs」は、リセス領域１１２における、ゲート開口部１１０からソース側のゲート長方向の長さである。また、「ドレイン側のリセス幅ｒgd」は、リセス領域１１２における、ゲート開口部１１０からドレイン側のゲート長方向の長さである。
【００３８】
非対称リセス形成用開口部１１１は、ゲート開口部１１０とドレイン電極１０８との間に、ゲート馬場方向に複数並べて形成される。また、目的とするリセス幅ｒgsおよびリセス幅ｒgdを得るためのオーミックキャップ層１０６のエッチング量に応じ、非対称リセス形成用開口部１１１のゲート長方向の開口寸法ｌr、ゲート幅方向の開口寸法ｗr、および隣り合う非対称リセス形成用開口部１１１の間隔ｓrが決定される。
【００３９】
非対称リセス形成用開口部１１１は、絶縁層１０９の強度確保のために１列のみで形成され、特許文献１のように複数列は形成しない。基本的に，ソース抵抗は低ければ低いほど望ましく，リセスの形成によって空乏化によるソース抵抗の増加が懸念されるため、ソース電極側に非対称リセス形成用開口部は形成しない。なお、ｓgは、ゲート開口部１１０から非対称リセス形成用開口部１１１までの距離である。
【００４０】
上述した、ｒgd、ｒgs、ｓg、ｌrには、「ｒgd−ｒgs＝(ｓg＋ｌr)・・・（１）」の関係を成立させる。ただし、リセスエッチング残りを避けるために，「ｒgd≧ｓg・・・（２）」および「ｒgd≧０．５ｓr・・・（３）」の制約条件を満たすものとする。
【００４１】
上述した関係を成立させることで、非対称リセス形成に必要なウエットエッチングのエッチングレートやエッチング時間に対して依存することなく、非対称リセス構造が形成できる。上述した関係および制約条件を満たす目的とする非対称リセス構造を形成する場合のエッチングレートαとエッチング時間Ｔは、「ｒgs＝αＴ・・・（４）」により決定される。
【００４２】
ソース電極側リセス領域、およびドレイン電極側リセス領域のエッチング量は，寄生抵抗の増大効果と，寄生容量やドレインコンダクタンスの低減効果のバランスに基づいて設計され、例えば典型的なリセス幅は、ソース電極側で２０〜２００ｎｍ，ドレイン電極側で５０〜５００ｎｍである。この範囲でリセス領域を形成することによって，ソース抵抗を十分に低減させながら，かつドレインコンダクタンスをも十分に低減させることができ、高周波特性の向上に最適な非対称リセス構造が実現できる。
【００４３】
例えば、非対称リセス幅をソース電極側でｒgs＝５０ｎｍ，ドレイン電極側でｒgd＝２００ｎｍに設計する場合を考える。この条件では、式（１）の左辺は１５０ｎｍとなるため，例えばｓg＝２０ｎｍ，ｌr＝１３０ｎｍとして非対称リセス形成用開口部１１１を絶縁層１０９に形成する。非対称リセス形成に必要なウエットエッチング時間に関しては，例えばエッチングレートが５０ｎｍ／ｍｉｎ．の場合，式（３）を考慮して６０ｓｅｃ．のエッチング時間とする。
【００４４】
次に、図１Ｇに示すように、絶縁層１０９の上に上部絶縁層１１３を形成する（第８工程）。例えば、プラズマＣＶＤ法などにより、酸化シリコンまたは窒化シリコンを堆積することで、層厚２０〜２００ｎｍの上部絶縁層１１３を形成する。
【００４５】
次に、図１Ｈに示すように、絶縁層１０９に形成したゲート開口部１１０に連続する上部ゲート開口部１１３ａを上部絶縁層１１３に形成する（第９工程）。例えば、公知の電子線リソグラフィ技術とエッチング技術とにより、上部ゲート開口部１１３ａを形成する。上部ゲート開口部１１３ａは上部絶縁層１１３に形成するので、上部ゲート開口部１１３ａの形成では、上部ゲート開口部１１３ａを貫通させる程度のエッチングとする。このため、微細な上部ゲート開口部１１３ａが形成できる。
【００４６】
次に、図１Ｉに示すように、絶縁層１０９（上部絶縁層１１３）の上に配置されて一部がゲート開口部１１０よりリセス領域１１２に嵌入して障壁層１０４にショットキー接合したゲート電極１１４を形成する（第７工程）。
【００４７】
例えば、上部絶縁層１１３のゲート開口部１１０を含む所定領域が開口してこれ以外のソース電極１０７，ドレイン電極１０８を含む領域が被覆されたリフトオフマスクを形成する。次いで、このリフトオフマスクの上よりゲート金属材料を堆積して金属膜を形成した後、リフトオフマスクを除去（リフトオフ）する。このリフトオフ法により、ゲート電極１１４が形成できる。上述した金属膜の形成において、堆積されてゲート開口部１１０に入り込んだ金属は、極薄いパッシベーション層１２１を貫通し、ゲート開口部１１０より望める障壁層１０４にショットキー接合する。前述したように、微細な上部ゲート開口部１１３ａ（ゲート開口部１１０）が形成できるので、ショットキー接合のゲート長方向の寸法が微細なゲート電極１１４が実現でき、良好な高周波特性を実現することができる。
【００４８】
障壁層１０４とショットキー接合を形成しているゲート電極１１４に印加される電位によって、ショットキー接合の直下のチャネルを変調する機能を備えることになる。ゲート電極１１４のサイズ（ゲート長）や形状は、各々、ソース電極１０７、ドレイン電極１０８と寄生容量が発生せず、かつゲート電極１１４全体の抵抗が十分低くなるように設計する。
【００４９】
ゲート電極１１４は、Ｎｉ、Ｗ、ＷＳｉＮなど、半導体基板１０１に対する熱拡散が少なく、かつ仕事関数の大きな金属材料から構成する。また、これらの金属材料は、スパッタリング法や、真空蒸着法、無電解めっき法や電解めっき法などによって堆積することができる。ゲート電極１１４と障壁層１０４の接触面におけるゲート電極１１４の長さ（ゲート長）は、典型的には１０〜１００ｎｍである。
【００５０】
また、ゲート電極１１４と障壁層１０４の接触面におけるゲート電極１１４の端からソース電極１０７の端までの距離は、少なくともソース側のリセス幅と同等かそれ以上であり、ゲート電極１１４からドレイン電極１０８の端までの距離は少なくともドレイン側のリセス幅と同等かそれ以上である。特に、トランジスタの出力特性を、より良好なものとするためには、ゲート電極１１４からソース電極１０７の端までの距離に比べ、ゲート電極１１４からドレイン電極１０８の端までの距離を長く設定することも可能である。
【００５１】
ところで、上述では、非対称リセス形成用開口部１１１を絶縁層１０９に形成した後で、上部絶縁層１１３を形成するようにしたが、これに限るものではない。例えば、絶縁層１０９の形成に引き続いて上部絶縁層１１３を形成し、この後、ゲート開口部１１０および非対称リセス形成用開口部１１１を形成することも可能である。例えば、非対称リセス形成用開口部１１１は、上部絶縁層１１３および絶縁層１０９を貫通して形成し、この後で、リセス領域１１２を形成し、ゲート電極１１４を形成する。この場合、ゲート電極１１４の形成において、非対称リセス形成用開口部１１１に金属層が形成されるようになる。
【００５２】
また、絶縁層１０９を用いてリセス領域１１２を形成した後、上部絶縁層１１３を形成せずに、ゲート電極１１４を形成することも可能である（図２参照）。この場合においても、ゲート電極１１４の形成において、非対称リセス形成用開口部１１１に金属層が形成されるようになる。ここで、非対称リセス形成用開口部１１１の幅ｗrを、例えば５０ｎｍ以下で形成し、かつスパッタリング法によってゲート電極１１４を形成することにより、非対称リセス形成用開口部１１１を介した障壁層１０４やパッシベーション層１２１への金属の堆積が抑制できる。
【００５３】
また、上述した本発明の電界効果型トランジスタの製造方法によれば、図３に示すように、各々異なるソース抵抗とドレインコンダクタンスを有する第１電界効果型トランジスタ１００ａ、第２電界効果型トランジスタ１００ｂを、半導体基板１０１の上に集積できる。
【００５４】
まず、図１Ｂを用いて説明した第２工程では、各々異なる領域に配置された第１リセス形成領域１１２ａおよび第２リセス形成領域１１２ｂの各々において、第１リセス形成領域１１２ａを挟んでオーミックキャップ層１０６の上に第１ソース電極１０７ａおよび第１ドレイン電極１０８ａを形成する。また、第２リセス形成領域１１２ｂを挟んでオーミックキャップ層１０６の上に第２ソース電極１０７ｂおよび第２ドレイン電極１０８ｂを形成する。
【００５５】
次に、図１Ｃを用いて説明した第３工程では、第１ソース電極１０７ａおよび第１ドレイン電極１０８ａの間のオーミックキャップ層１０６の上、および第２ソース電極１０７ｂおよび第２ドレイン電極１０８ｂの間のオーミックキャップ層１０６の上の各々に絶縁層１０９を形成する。
【００５６】
次に、図１Ｄ，図１Ｅを用いて説明した第４工程では、第１ソース電極１０７ａとの距離より第１ドレイン電極１０８ａとの距離の方が大きい状態で第１リセス形成領域１１２ａ内に配置した第１ゲート開口部１１０ａと、第２ソース電極１０７ｂとの距離より第２ドレイン電極１０８ｂとの距離の方が大きい状態で第２リセス形成領域１１２ｂ内に配置した第２ゲート開口部１１０ｂとを絶縁層１０９に形成する。
【００５７】
次に、第５工程では、絶縁層１０９の第１リセス形成領域１１２ａ内で第１ゲート開口部１１０ａと第１ドレイン電極１０８ａとの間に、ゲート長方向の開口寸法がゲート幅方向の開口寸法より大きい第１非対称リセス形成用開口部１１１ａを複数形成する。また、絶縁層１０９の第２リセス形成領域１１２ｂ内で第２ゲート開口部１１０ｂと第２ドレイン電極１０８ｂとの間に、ゲート長方向の開口寸法がゲート幅方向の開口寸法より大きい第２非対称リセス形成用開口部１１１ｂを複数形成する。
【００５８】
第５工程では、第１非対称リセス形成用開口部１１１ａのゲート長方向の開口寸法と、第２非対称リセス形成用開口部１１１ｂのゲート長方向の開口寸法とを異なる寸法に形成する。例えば、第１非対称リセス形成用開口部１１１ａは、第１ゲート開口部１１０ａから第１非対称リセス形成用開口部１１１ａまでの距離ｓg1＝２０ｎｍ,ゲート長方向の開口寸法ｌr1＝１３０ｎｍとする。また、第２非対称リセス形成用開口部１１１ｂは、第２ゲート開口部１１０ｂから第２非対称リセス形成用開口部１１１ｂまでの距離ｓg2＝２０ｎｍ，ゲート長方向の開口寸法ｌr2＝３０ｎｍとする。この工程は、例えば、１つのフォトマスクを用いた１回のリソグラフィ工程・エッチング工程で実現可能である。
【００５９】
次に、図１Ｆを用いて説明した第６工程では、第１ゲート開口部１１０ａおよび第１非対称リセス形成用開口部１１１ａを形成した絶縁層１０９をマスクとしてオーミックキャップ層１０６をエッチングし、第１ゲート開口部１１０ａおよび第１非対称リセス形成用開口部１１１ａの下の領域に第１リセス領域を形成し、第２ゲート開口部１１０ｂおよび第２非対称リセス形成用開口部１１１ｂを形成した絶縁層１０９をマスクとしてオーミックキャップ層１０６をエッチングし、第２ゲート開口部１１０ｂおよび第２非対称リセス形成用開口部１１１ｂの下の領域に第２リセス領域を形成する。
【００６０】
上述したエッチング処理において、エッチングレートが５０ｎｍ／ｍｉｎ．の条件で６０ｓｅｃ．のエッチング時間とすれば、第１電界効果型トランジスタ１００ａでは、ソース側のリセス幅ｒgs1＝５０ｎｍ、ドレイン側のリセス幅ｒgd1＝２００ｎｍとなり、第２電界効果型トランジスタ１００ｂでは、ソース側のリセス幅ｒgs2＝５０ｎｍ，ドレイン側のリセス幅ｒgd2＝１００ｎｍとなる。
【００６１】
次に、図１Ｉを用いて説明した第７工程では、絶縁層１０９の上に配置されて一部が第１ゲート開口部１１０ａより第１リセス領域に嵌入して障壁層にショットキー接合した第１ゲート電極１１４ａを形成し、絶縁層１０９の上に配置されて一部が第２ゲート開口部１１０ｂより第２リセス領域に嵌入して障壁層にショットキー接合した第２ゲート電極１１４ｂを形成する。
【００６２】
上述したように、同一のウエットエッチング条件を適用可能な簡便な製造方法によって、ドレイン側リセス幅が異なる２つの電界効果型トランジスタを集積できるようになる。この結果、各々特性が異なる複数の電界効果型トランジスタを同一回路上に形成できるので、集積回路の設計に対する自由度を飛躍的に高めることができるようになる。
【００６３】
以上に説明したように、本発明によれば、絶縁層のリセス形成領域内でゲート開口部とドレイン電極との間に、ゲート長方向の開口寸法がゲート幅方向の開口寸法より大きい非対称リセス形成用開口部をゲート幅方向に一列に並べて複数形成するので、電界効果型トランジスタの非対称リセス構造が、より高い設計自由度で形成できるようになる。
【００６４】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、上述では、障壁層には、シートドープによりキャリア供給層を形成したが、これに限るものではなく、バッファ層にキャリア供給層を設けることも可能である。
【符号の説明】
【００６５】
１０１…半導体基板、１０２…バッファ層、１０３…チャネル層、１０４…障壁層、１０５…キャリア供給層、１０６…オーミックキャップ層、１０７…ソース電極、１０８…ドレイン電極、１０９…絶縁層、１１０…ゲート開口部、１１１…非対称リセス形成用開口部、１１２…リセス領域、１１３…上部絶縁層、１１３ａ…上部ゲート開口部、１１４…ゲート電極、１２１…パッシベーション層、１３１…リセス形成領域。
【図１Ａ】
2020072168.tif 000003
【図１Ｂ】
2020072168.tif 000004
【図１Ｃ】
2020072168.tif 000005
【図１Ｄ】
2020072168.tif 000006
【図１Ｅ】
2020072168.tif 000007
【図１Ｆ】
2020072168.tif 000008
【図１Ｇ】
2020072168.tif 000009
【図１Ｈ】
2020072168.tif 000010
【図１Ｉ】
2020072168.tif 000011
【図２】
2020072168.tif 000012
【図３】
2020072168.tif 000013
【図４】
2020072168.tif 000014