(57)【要約】【課題】窒化ガリウム系半導体装置においては、窒化ガリウム層の表面に発生する正電荷に起因して、ゲート絶縁膜の絶縁破壊が発生する場合があった。【解決手段】第１導電型の窒化ガリウム型半導体層と、窒化ガリウム型半導体層の上面から予め定められた深さまで設けられた第２導電型のベース領域と、上面視においてベース領域の少なくとも一部と重なって設けられ、窒化ガリウム型半導体層の上面から、ベース領域よりも浅い予め定められた深さまで設けられた第１導電型の第１領域と、ベース領域と接して設けられ、第１領域と離間して設けられた第１導電型の第２領域と、窒化ガリウム型半導体層の上方に設けられ、ベース領域の少なくとも一部の上方に設けられたゲート構造と、窒化ガリウム型半導体層において、第２領域の下方に設けられた第２導電型の埋め込み領域と、を備える半導体装置を提供する。【選択図】図２
2020072214.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の窒化ガリウム型半導体層と、
前記窒化ガリウム型半導体層の上面に露出して設けられ、前記窒化ガリウム型半導体層の上面から予め定められた深さまで設けられた第２導電型のベース領域と、
前記窒化ガリウム型半導体層の上面に露出して設けられ、上面視において前記ベース領域の少なくとも一部と重なって設けられ、前記窒化ガリウム型半導体層の上面から、前記ベース領域よりも浅い予め定められた深さまで設けられた第１導電型の第１領域と、
前記窒化ガリウム型半導体層の上面に露出して設けられ、前記ベース領域と接して設けられ、前記第１領域と離間して設けられた第１導電型の第２領域と、
前記窒化ガリウム型半導体層の上方に設けられ、前記ベース領域の少なくとも一部の上方に設けられたゲート構造と、
前記第２領域の下方に設けられた第２導電型の埋め込み領域と、
を備える窒化ガリウム系半導体装置。
【請求項２】
前記ベース領域は、前記第２領域を挟んで２つ設けられ、
前記埋め込み領域は、２つの前記ベース領域の間に設けられた、
請求項１に記載の窒化ガリウム系半導体装置。
【請求項３】
前記埋め込み領域は、前記ベース領域と接している、請求項１または２に記載の窒化ガリウム系半導体装置。
【請求項４】
前記埋め込み領域のドーピング濃度は、前記ベース領域のドーピング濃度よりも高い、請求項１から３のいずれか一項に記載の窒化ガリウム系半導体装置。
【請求項５】
前記窒化ガリウム型半導体層に設けられ、前記ベース領域および前記第２領域の下方に設けられた第１導電型のドリフト領域をさらに備え、
前記ドリフト領域のドーピング濃度と、前記第２領域のドーピング濃度とが異なる、
請求項１から４のいずれか一項に記載の窒化ガリウム系半導体装置。
【請求項６】
前記第２領域のドーピング濃度は、前記ドリフト領域のドーピング濃度よりも高い、請求項５に記載の窒化ガリウム系半導体装置。
【請求項７】
前記埋め込み領域は、上面視で、前記埋め込み領域と前記ベース領域とが対向する方向に直交する延伸方向に複数設けられ、
前記延伸方向に隣り合う２つの前記埋め込み領域の間に設けられ、前記窒化ガリウム型半導体層の上面から予め定められた深さまで設けられた第１導電型の第３領域をさらに備え、
前記第３領域のドーピング濃度は、前記第２領域のドーピング濃度よりも低く、且つ、前記ドリフト領域のドーピング濃度よりも高い、
請求項５または６に記載の窒化ガリウム系半導体装置。
【請求項８】
第１導電型の窒化ガリウム型半導体層と、
前記窒化ガリウム型半導体層の上面に露出して設けられ、前記窒化ガリウム型半導体層の上面から予め定められた深さまで設けられた第２導電型のベース領域と、
前記窒化ガリウム型半導体層の上面に露出して設けられ、上面視において前記ベース領域の少なくとも一部と重なって設けられ、前記窒化ガリウム型半導体層の上面から、前記ベース領域よりも浅い予め定められた深さまで設けられた第１導電型の第１領域と、
前記窒化ガリウム型半導体層の上面に露出して設けられ、前記ベース領域と接して設けられ、前記第１領域と離間して設けられた第１導電型の第２領域と、
前記窒化ガリウム型半導体層の上方に設けられ、前記ベース領域の少なくとも一部の上方に設けられたゲート構造と、
前記第２領域に設けられ、前記ベース領域と離間して設けられた第２導電型のフローティング領域と、
を備える窒化ガリウム系半導体装置。
【請求項９】
前記ベース領域は、前記第２領域を挟んで２つ設けられ、
前記フローティング領域は、２つの前記ベース領域の間に設けられた、
請求項８に記載の窒化ガリウム系半導体装置。
【請求項１０】
前記フローティング領域の上面が、前記窒化ガリウム型半導体層の上面に露出していない、請求項８または９に記載の窒化ガリウム系半導体装置。
【請求項１１】
前記フローティング領域の上面が、前記窒化ガリウム型半導体層の上面に露出している、請求項８または９に記載の窒化ガリウム系半導体装置。
【請求項１２】
前記フローティング領域のドーピング濃度は、前記ベース領域のドーピング濃度よりも高い、請求項８から１１のいずれか一項に記載の窒化ガリウム系半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化ガリウム系半導体装置に関する。
【背景技術】
【０００２】
従来、ゲート絶縁膜を備える半導体装置が知られている（例えば、特許文献１参照）。
特許文献１  特開２０１８−４９９２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
窒化ガリウム系半導体装置においては、窒化ガリウム層の表面に発生する正電荷に起因して、ゲート絶縁膜の絶縁破壊が発生する場合があった。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、窒化ガリウム系半導体装置を提供する。窒化ガリウム系半導体装置は、第１導電型の窒化ガリウム型半導体層と、窒化ガリウム型半導体層の上面に露出して設けられ、窒化ガリウム型半導体層の上面から予め定められた深さまで設けられた第２導電型のベース領域と、窒化ガリウム型半導体層の上面に露出して設けられ、上面視においてベース領域の少なくとも一部と重なって設けられ、窒化ガリウム型半導体層の上面から、ベース領域よりも浅い予め定められた深さまで設けられた第１導電型の第１領域と、窒化ガリウム型半導体層の上面に露出して設けられ、ベース領域と接して設けられ、第１領域と離間して設けられた第１導電型の第２領域と、窒化ガリウム型半導体層の上方に設けられ、ベース領域の少なくとも一部の上方に設けられたゲート構造と、第２領域の下方に設けられた第２導電型の埋め込み領域と、を備える。
【０００５】
ベース領域は、第２領域を挟んで２つ設けられてよい。埋め込み領域は、２つのベース領域の間に設けられてよい。
【０００６】
埋め込み領域は、ベース領域と接していてよい。
【０００７】
埋め込み領域のドーピング濃度は、ベース領域のドーピング濃度よりも高くてよい。
【０００８】
窒化ガリウム系半導体装置は、窒化ガリウム型半導体層に設けられ、ベース領域および第２領域の下方に設けられた第１導電型のドリフト領域をさらに備える。ドリフト領域のドーピング濃度と、前記第２領域のドーピング濃度とは異なっていてよい。
【０００９】
第２領域のドーピング濃度は、ドリフト領域のドーピング濃度よりも高くてよい。
【００１０】
埋め込み領域は、上面視で、埋め込み領域とベース領域とが対向する方向に直交する延伸方向に複数設けられてよい。窒化ガリウム系半導体装置は、延伸方向に隣り合う２つの埋め込み領域の間に設けられ、窒化ガリウム型半導体層の上面から予め定められた深さまで設けられた第１導電型の第３領域をさらに備えてよい。第３領域のドーピング濃度は、第２領域のドーピング濃度よりも低く、且つ、ドリフト領域のドーピング濃度よりも高くてよい。
【００１１】
本発明の第２の態様においては、窒化ガリウム系半導体装置を提供する。窒化ガリウム系半導体装置は、第１導電型の窒化ガリウム型半導体層と、窒化ガリウム型半導体層の上面に露出して設けられ、窒化ガリウム型半導体層の上面から予め定められた深さまで設けられた第２導電型のベース領域と、窒化ガリウム型半導体層の上面に露出して設けられ、上面視においてベース領域の少なくとも一部と重なって設けられ、窒化ガリウム型半導体層の上面から、ベース領域よりも浅い予め定められた深さまで設けられた第１導電型の第１領域と、窒化ガリウム型半導体層の上面に露出して設けられ、ベース領域と接して設けられ、第１領域と離間して設けられた第１導電型の第２領域と、窒化ガリウム型半導体層の上方に設けられ、ベース領域の少なくとも一部の上方に設けられたゲート構造と、第２領域に設けられ、ベース領域と離間して設けられた第２導電型のフローティング領域と、を備える。
【００１２】
ベース領域は、第２領域を挟んで２つ設けられてよい。フローティング領域は、２つのベース領域の間に設けられてよい。
【００１３】
フローティング領域の上面は、窒化ガリウム型半導体層の上面に露出していなくてよい。
【００１４】
フローティング領域の上面は、窒化ガリウム型半導体層の上面に露出していてもよい。
【００１５】
フローティング領域のドーピング濃度は、ベース領域のドーピング濃度よりも高くてよい。
【００１６】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一つの実施形態に係る窒化ガリウム（ＧａＮ）系半導体装置１００の上面の一例を部分的に示す図である。
【図２】図１におけるａ−ａ'断面の一例を示す図である。
【図３】図１におけるｂ−ｂ'断面の一例を示す図である。
【図４】図１におけるｃ−ｃ'断面の一例を示す図である。
【図５】本発明の一つの実施形態に係るＧａＮ系半導体装置１００の上面の他の一例を部分的に示す図である。
【図６】図５におけるｅ−ｅ'断面の一例を示す図である。
【図７】本発明の一つの実施形態に係るＧａＮ系半導体装置１００の上面の他の一例を示す図である。
【図８】図７におけるｆ−ｆ'断面の一例を示す図である。
【図９】本発明の一つの実施形態に係るＧａＮ系半導体装置１００の上面の他の一例を部分的に示す図である。
【図１０】図９におけるｇ−ｇ'断面の一例を示す図である。
【図１１】図９におけるｈ−ｈ'断面の一例を示す図である。
【図１２】本発明の一つの実施形態に係るＧａＮ系半導体装置１００の製造方法の各工程の一例を示す図である。
【図１３】本発明の一つの実施形態に係るＧａＮ系半導体装置１００の製造方法の各工程の一例を示す図である。
【図１４】比較例のＧａＮ系半導体装置１５０の上面を部分的に示す図である。
【図１５】図１４におけるｄ−ｄ'断面を示す図である。
【図１６】比較例のＧａＮ系半導体装置１５０のＣＶ特性を測定するためのデバイス１６０を模式的に示す図である。
【図１７】図１６のデバイス１６０のＣＶ特性を模式的に示す図である。
【発明を実施するための形態】
【００１８】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１９】
本明細書においては、半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は重力方向、または、半導体装置の実装時における基板等への取り付け方向に限定されない。
【００２０】
本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。本明細書では、半導体基板の上面と平行な面をＸＹ面とし、半導体基板の深さ方向をＺ軸とする。
【００２１】
各実施形態においては、第１導電型をＮ型、第２導電型をＰ型とした例を示しているが、第１導電型をＰ型、第２導電型をＮ型としてもよい。この場合、各実施形態における基板、層、領域等の導電型は、それぞれ逆の極性となる。本明細書において、Ｐ＋型（またはＮ＋型）と記載した場合、Ｐ型（またはＮ型）よりもドーピング濃度が高いことを意味する。また、本明細書において、Ｐ−型（またはＮ−型）と記載した場合、Ｐ型（またはＮ型）よりもドーピング濃度が低いことを意味する。
【００２２】
＜＜実施例１＞＞
図１は、本発明の一つの実施形態に係る窒化ガリウム（ＧａＮ）系半導体装置１００の上面の一例を部分的に示す図である。本例のＧａＮ系半導体装置１００は、プレーナー型のゲート構造を有するＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）である。当該ＭＯＳＦＥＴは、ＧａＮ系半導体層に設けられる。図１においては、当該ゲート構造を省略している。
【００２３】
本例において、ＧａＮ系半導体層の上面および下面は、ＸＹ平面に平行な面である。Ｘ軸方向とＹ軸方向は、互いに垂直な方向である。Ｚ軸方向はＸＹ平面に垂直な方向である。
【００２４】
図１に示す構造は、Ｙ軸方向に延在し、且つ、Ｘ軸方向に繰り返し設けられていてよい。ＧａＮ系半導体層において、図１に示す構造が設けられる領域は、活性領域と称される場合がある。当該活性領域の周囲には、当該活性領域における電界集中を防ぐ機能を有するエッジ終端構造が設けられてよい。当該エッジ終端構造は、ガードリング構造、フィールドプレート構造およびＪＴＥ（Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ）構造の一以上を含んでよい。
【００２５】
本例のＧａＮ系半導体装置１００は、第２導電型のベース領域１４、第１導電型の第１領域１２、第１導電型の第２領域１６および第２導電型の埋め込み領域２４を備える。本例において、ベース領域１４、第１領域１２および第２領域１６は、ＧａＮ系半導体層の上面に露出して設けられる。本例のベース領域１４はＰ型である。また、本例の第１領域１２および第２領域１６は、それぞれＮ＋型およびＮ−型である。また、本例の埋め込み領域２４は、Ｐ＋型である。
【００２６】
ベース領域１４は、ＧａＮ系半導体層の上面から予め定められた深さまで設けられる。第１領域１２は、ＧａＮ系半導体層の上面から、ベース領域１４よりも浅い予め定められた深さまで設けられる。第２領域１６は、Ｘ軸方向に第１領域１２と離間して設けられる。Ｘ軸方向において、第２領域１６はベース領域１４に挟まれて設けられてよい。第１領域１２および第２領域１６は、Ｙ軸方向に延伸して設けられてよい。
【００２７】
本例において、埋め込み領域２４はＧａＮ系半導体層の内部に設けられる。即ち、埋め込み領域２４の上面はＧａＮ系半導体層の上面よりも下方に配置され、当該上面に露出していない。埋め込み領域２４の上方には第２領域１６が設けられている。図１において、上面視で埋め込み領域２４が設けられる領域を、破線部で囲まれたハッチングにて示している。
【００２８】
埋め込み領域２４は、Ｘ軸方向において２つのベース領域１４に挟まれていてよい。当該２つのベース領域１４は、Ｙ軸方向に延伸していてよい。埋め込み領域２４は、当該２つのベース領域１４に挟まれる領域の一部に設けられる。言い換えると、埋め込み領域２４は、上面視で当該２つのベース領域１４に挟まれる領域の全面を覆うように設けられていない。埋め込み領域２４が、上面視で当該２つのベース領域１４に挟まれる領域の全面を覆うように設けられていると、ＭＯＳＦＥＴの動作時に、ＧａＮ系半導体層の上面側から下面側への電流が流れにくくなる。本例においては、埋め込み領域２４と第２領域１６は、埋め込み領域２４が設けられる深さ位置においてＹ軸方向に沿って交互に設けられている。
【００２９】
第１領域１２と第２領域１６とに挟まれたベース領域１４のＸ軸方向における幅を、幅Ｗｘ１とする。Ｘ軸方向において、第２領域１６および埋め込み領域２４の幅を、幅Ｗｘ２とする。Ｘ軸方向において、第１領域１２の幅を幅Ｗｘ３とする。なお、幅Ｗｘ１はＭＯＳＦＥＴのチャネル長に等しい。
【００３０】
幅Ｗｘ１は、幅Ｗｘ２よりも小さくてよい。幅Ｗｘ１は、幅Ｗｘ２の０．２倍以上０．８倍以下であってよい。幅Ｗｘ３は、幅Ｗｘ２よりも小さくてよい。幅Ｗｘ３は、幅Ｗｘ２の０．５倍以上０．９倍以下であってよい。幅Ｗｘ１は、０．１μｍ以上４μｍ以下であってよい。幅Ｗｘ２は、０．５μｍ以上５μｍ以下であってよい。幅Ｗｘ３は、０．２５μｍ以上０．４５μｍ以下であってよい。
【００３１】
Ｙ軸方向において、埋め込み領域２４の幅を幅Ｗｙ１とする。埋め込み領域２４の深さ位置において、第２領域１６のＹ軸方向における幅を幅Ｗｙ２とする。
【００３２】
幅Ｗｙ２は、幅Ｗｙ１と等しいかまたは大きくてよい。幅Ｗｙ２は、幅Ｗｙ１の１．０倍以上１．５倍以下であってよい。幅Ｗｙ１は、１．０μｍ以上２．０μｍ以下であってよい。幅Ｗｙ２は、１．０μｍ以上３．０μｍ以下であってよい。
【００３３】
なお、幅Ｗｙ２は幅Ｗｘ１よりも大きくてよく、小さくてもよい。幅Ｗｙ２は、幅Ｗｘ１と等しくてもよい。
【００３４】
図２は、図１におけるａ−ａ'断面の一例を示す図である。ａ−ａ'断面は、第１領域１２、第２領域１６、ベース領域１４および埋め込み領域２４を通るＸＺ断面である。本例のＧａＮ系半導体装置１００は、当該断面においてＧａＮ系半導体層１０、ゲート構造４４、ソース電極４６およびドレイン電極５０を有する。
【００３５】
ＧａＮ系半導体装置１００は、ＧａＮ系半導体層１０の上面２１に露出して設けられたベース領域１４を備える。ベース領域１４は、上面２１から予め定められた深さ（後述する深さＤｚ２と深さＤｚ３との和）まで設けられる。
【００３６】
ＧａＮ系半導体装置１００は、ＧａＮ系半導体層１０の上面２１に露出して設けられた第１領域１２を備える。第１領域１２は、上面視においてベース領域１４の少なくとも一部と重なって設けられる。第１領域１２は、上面２１から、ベース領域１４よりも浅い予め定められた深さ（後述する深さＤｚ１）まで設けられる。
【００３７】
ＧａＮ系半導体装置１００は、ＧａＮ系半導体層１０の上面２１に露出して設けられた第２領域１６を備える。第２領域１６は、Ｘ軸方向においてベース領域１４と接して設けられ、第１領域１２と離間して設けられる。
【００３８】
ａ−ａ'断面において、ベース領域１４は２つ設けられている。２つのベース領域１４は、Ｘ軸方向において第２領域１６を挟んで設けられていてよい。
【００３９】
埋め込み領域２４は、ＧａＮ系半導体層１０において第２領域１６の下方に設けられる。本例において埋め込み領域２４の上面は、上面２１よりも下方に配置され、上面２１に露出していない。埋め込み領域２４は、Ｘ軸方向において２つのベース領域１４の間に設けられてよい。埋め込み領域２４は、ベース領域１４と接していてよい。本例においては、埋め込み領域２４のＸ軸方向における両端が、それぞれ一方のベース領域１４および他方のベース領域１４に接して設けられている。
【００４０】
ゲート構造４４は、ＧａＮ系半導体層１０の上方に設けられる。ゲート構造４４は、ベース領域１４の少なくとも一部の上方に設けられる。ゲート構造４４は、ゲート電極４０およびゲート絶縁膜４２を有する。ゲート電極４０は、ゲート絶縁膜４２の上方に設けられる。
【００４１】
ゲート絶縁膜４２は、ＧａＮ系半導体層１０の上面２１に接して設けられる。ゲート絶縁膜４２は、Ｘ軸方向において一方の第１領域１２の一部の上方から他方の第１領域１２の一部の上方まで、ベース領域１４および第２領域１６の上方を通って連続的に設けられる。ゲート絶縁膜４２は、酸化シリコン（ＳｉＯ２）または酸化アルミニウム（Ａｌ２Ｏ３）により形成されてよい。ゲート絶縁膜４２の厚さ（Ｚ軸方向の幅）は、５０ｎｍ以上２００ｎｍ以下であってよい。
【００４２】
ソース電極４６は、上面２１に接して設けられる。本例のソース電極４６は、第１領域１２の少なくとも一部と、ベース領域１４の少なくとも一部と接して設けられる。ドレイン電極５０は、ＧａＮ系半導体層１０の下面２３に接して設けられる。
【００４３】
ＧａＮ系半導体装置１００は、ＧａＮ系半導体層１０に設けられた第１導電型のドリフト領域１８を備えてよい。本例のドリフト領域１８は、Ｎ−型である。ドリフト領域１８は、ベース領域１４および第２領域１６の下方に設けられてよい。
【００４４】
ドリフト領域１８の下方には、第１導電型のドレイン領域２０が設けられてよい。本例のドレイン領域２０は、Ｎ＋型である。ドレイン領域２０は、ドレイン電極５０に接して設けられている。
【００４５】
第１領域１２のドーピング濃度は、ドリフト領域１８および第２領域１６のドーピング濃度よりも高くてよい。第１領域１２のドーピング濃度は、ドリフト領域１８および第２領域１６のドーピング濃度の１０３倍以上１０６倍以下であってよい。第１領域１２のドーピング濃度は、１×１０１９ｃｍ−３以上２×１０２０ｃｍ−３以下であってよい。本例において、第１領域１２のドーピング濃度は１×１０２０ｃｍ−３である。
【００４６】
第２領域１６とドリフト領域１８のドーピング濃度は、異なっていてよい。第２領域１６のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高くてもよい。第２領域１６とドリフト領域１８のドーピング濃度は、等しくてもよい。ドリフト領域１８および第２領域１６のドーピング濃度は、１×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下であってよい。
【００４７】
埋め込み領域２４のドーピング濃度は、ベース領域１４のドーピング濃度よりも高くてよく、ベース領域１４のドーピング濃度と等しくてもよい。埋め込み領域２４のドーピング濃度は、ベース領域１４のドーピング濃度の１．０倍以上１０倍以下であってよい。ベース領域１４のドーピング濃度は、５×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下であってよい。埋め込み領域２４のドーピング濃度は、５×１０１６ｃｍ−３以上５×１０１８ｃｍ−３以下であってよい。
【００４８】
Ｚ軸方向において、上面２１の位置、第１領域１２の下面の位置、埋め込み領域２４の上面の位置、埋め込み領域２４の下面の位置、および、ドリフト領域１８の下面の位置を、それぞれ位置Ｐｚ１、位置Ｐｚ２、位置Ｐｚ３、位置Ｐｚ４および位置Ｐｚ５とする。なお、位置Ｐｚ３は、埋め込み領域２４の上面の位置、且つ、第２領域１６の下面の位置である。また、ベース領域１４の下面の位置は、位置Ｐｚ４と等しくてよい。
【００４９】
深さＤｚ１は、位置Ｐｚ１から位置Ｐｚ２までの深さ、即ち上面２１からの第１領域１２の深さである。深さＤｚ２は、位置Ｐｚ１から位置Ｐｚ３までの深さ、即ち上面２１からの第２領域１６の深さである。深さＤｚ３は、位置Ｐｚ３から位置Ｐｚ４までの深さ、即ち埋め込み領域２４のＺ軸方向における深さである。深さＤｚ４は、位置Ｐｚ４から位置Ｐｚ４までの深さ、即ち上面２１からのドリフト領域１８の下面までの深さである。
【００５０】
深さＤｚ２は、深さＤｚ１よりも大きくてよい。深さＤｚ２は、深さＤｚ１と等しくてもよいが、深さＤｚ２が深さＤｚ１と等しい場合、ＭＯＳＦＥＴの閾値が大きくなる場合がある。このため、深さＤｚ２は深さＤｚ１よりも大きいことが好ましい。
【００５１】
深さＤｚ３は、深さＤｚ１よりも大きくてよい。深さＤｚ２は、深さＤｚ３と等しくてよい。深さＤｚ２は、深さＤｚ３よりも大きくてもよく、小さくてもよい。深さＤｚ４は、第２領域１６のＹ軸方向における幅Ｗｙ２よりも大きくてよい。
【００５２】
深さＤｚ１は、０．１μｍ以上０．２μｍ以下であってよい。深さＤｚ２および深さＤｚ３は、０．３μｍ以上０．５μｍ以下であってよい。深さＤｚ４は、ＧａＮ系半導体層１０に設けられるＭＯＳＦＥＴの耐圧により決定されてよい。深さＤｚ４は、５．０μｍ以上２０μｍ以下であってよい。当該ＭＯＳＦＥＴを１２００Ｖの耐圧とする場合、深さＤｚ４は１０μｍであってよい。
【００５３】
ゲート電極４０に負のゲート電圧を印加すると、ＧａＮ系半導体層１０の上面２１側に正孔がトラップされ（ホールトラップ）、正電荷７２が発生する。正電荷７２は、負のゲート電圧の印加を停止しても、上面２１側に残留する。図２においては、この正電荷７２を「＋」の記号にて示している。正電荷７２が存在すると、ゲート電極４０の下方に空乏層７０が広がりにくくなる。本例のＧａＮ系半導体装置１００は、第２領域１６の下方に第２導電型の埋め込み領域２４を備えるので、空乏層７０がベース領域１４および埋め込み領域２４の双方から広がる。このため、上面２１側に正電荷７２が発生してもゲート電極４０の下方に空乏層７０が広がりやすくなる。図２において、空乏層７０の下端を粗い破線部にて示している。
【００５４】
図３は、図１におけるｂ−ｂ'断面の一例を示す図である。ｂ−ｂ'断面は、第１領域１２、第２領域１６、ベース領域１４を通るＸＺ断面である。ｂ−ｂ'断面には、埋め込み領域２４が設けられていない。ｂ−ｂ'断面においては、Ｘ軸方向に２つ設けられているベース領域１４のそれぞれから第２領域１６に向かって、空乏層７０が広がる。ｂ−ｂ'断面においては、正電荷７２により空乏層７０の広がりが抑制されている。
【００５５】
図４は、図１におけるｃ−ｃ'断面の一例を示す図である。ｃ−ｃ'断面は、第２領域１６および埋め込み領域２４を通るＹＺ断面である。本例のＧａＮ系半導体装置１００は、当該断面においてＧａＮ系半導体層１０、ゲート構造４４およびドレイン電極５０を有する。
【００５６】
本例において、埋め込み領域２４の上方および下方には、それぞれ第２領域１６およびドリフト領域１８が設けられている。Ｙ軸方向において、２つの埋め込み領域２４の間には第２領域１６が設けられてよい。図４において、第２領域１６とドリフト領域１８との境界を破線部で示している。当該境界は、ＸＹ平面に平行な平面である。当該境界を挟んで、第２領域１６とドリフト領域１８は、導電型およびドーピング濃度が共に等しい一体の領域として形成されていてよい。
【００５７】
本例のＧａＮ系半導体装置１００は埋め込み領域２４を備えるので、Ｙ軸方向に沿って配置される２つの埋め込み領域２４の間に、それぞれの埋め込み領域２４から空乏層７０が広がる。図４において、空乏層７０の境界を粗い一点鎖線部にて示している。また、当該２つの埋め込み領域２４の間には、図３に示した通りＸ軸方向において両側に配置されている２つのベース領域１４のそれぞれからも空乏層７０が広がる。即ち、当該２つの埋め込み領域２４の間には、Ｘ軸方向における両側およびＹ軸方向における両側から、共に挟まれるように空乏層７０が広がる。このため、上面２１側に正電荷７２が発生しても、ベース領域１４の下方まで空乏層７０が広がりやすくなる。このため、本例のＧａＮ系半導体装置１００は、ゲート絶縁膜４２に過大な電圧が印加されることによる絶縁破壊の発生を抑制できる。また、本例のＧａＮ系半導体装置１００は、ゲート絶縁膜４２の長期にわたる信頼性を確保できる。
【００５８】
また、本例のＧａＮ系半導体装置１００は、ＧａＮ系半導体層１０の上面２１側に正孔がトラップされるので、ゲート電極４０の直下に配置される上面２１の電位が、ソース電極４６の電位と等しくなる。このため、本例のＧａＮ系半導体装置１００は、ゲート電極４０とドレイン電極５０との間の容量Ｃｇｄを小さくできる。このため、本例のＧａＮ系半導体装置１００は、ＭＯＳＦＥＴの高速動作を確保しやすくなる。
【００５９】
＜＜実施例２＞＞
図５は、本発明の一つの実施形態に係るＧａＮ系半導体装置１００の上面の他の一例を部分的に示す図である。本例のＧａＮ系半導体装置１００は、図１のＧａＮ系半導体装置１００における埋め込み領域２４に代えて、第２導電型のフローティング領域２６が設けられている。本例のＧａＮ系半導体装置１００は、係る点において図１のＧａＮ系半導体装置１００と異なる。本例のフローティング領域２６は、Ｐ＋型である。図５において、上面視でフローティング領域２６が設けられる範囲を破線部で囲まれたハッチングにて示している。
【００６０】
フローティング領域２６は、電気的にフローティング状態の領域である。電気的にフローティング状態とは、当該領域がソース電極４６およびドレイン電極５０のいずれにも、電気的に接続されていない状態を指す。本例においては、フローティング領域２６と、ソース電極４６およびドレイン電極５０とは、Ｎ型の領域（例えば第２領域１６）で分離されている。
【００６１】
フローティング領域２６のドーピング濃度は、ベース領域１４のドーピング濃度よりも高くてよく、ベース領域１４のドーピング濃度と等しくてもよい。フローティング領域２６のドーピング濃度は、ベース領域１４のドーピング濃度の１．０倍以上１０倍以下であってよい。フローティング領域２６のドーピング濃度は、５×１０１６ｃｍ−３以上５×１０１８ｃｍ−３以下であってよい。
【００６２】
本例のフローティング領域２６は、Ｘ軸方向において２つのベース領域１４の間に設けられている。フローティング領域２６は、ベース領域１４と離間して設けられている。また、本例のフローティング領域２６は、ＧａＮ系半導体層１０の内部に設けられている。即ち、本例のフローティング領域２６の上面は、上面２１よりも下方に配置され、上面２１に露出していない。
【００６３】
本例において、ベース領域１４とフローティング領域２６は、Ｘ軸方向に第２領域１６を挟んで対向している。当該ベース領域１４と当該フローティング領域２６において、当該ベース領域と当該第２領域１６との境界位置と、当該フローティング領域２６と当該第２領域１６との境界位置との幅を、幅Ｗｘ４とする。幅Ｗｘ４は、幅Ｗｘ２の０．２倍以上０．８倍以下であってよい。幅Ｗｘ４は、１．０μｍ以上２．０μｍ以下であってよい。
【００６４】
図６は、図５におけるｅ−ｅ'断面の一例を示す図である。ｅ−ｅ'断面は、第１領域１２、第２領域１６、ベース領域１４およびフローティング領域２６を通るＸＺ断面である。本例において、フローティング領域２６は第２領域１６の下方に設けられる。
【００６５】
Ｘ軸方向において、２つのベース領域１４の間には第２領域１６が設けられている。Ｚ軸方向において、第２領域１６の下面の位置はベース領域１４の下面の位置（位置Ｐｚ４）と等しくてよい。第２領域１６の上面２１側には正孔がトラップされ、正電荷７２が発生している。
【００６６】
フローティング領域２６は、第２領域１６に設けられる。Ｚ軸方向において、フローティング領域２６の上面の位置（位置Ｐｚ３）は、第１領域１２の下面の位置（位置Ｐｚ２）よりも下方に配置されてよい。即ち、深さＤｚ２は、深さＤｚ１よりも大きくてよい。深さＤｚ２は、深さＤｚ１と等しくてもよいが、深さＤｚ２が深さＤｚ１と等しい場合、ＭＯＳＦＥＴの閾値が大きくなる場合がある。このため、深さＤｚ２は深さＤｚ１よりも大きいことが好ましい。
【００６７】
本例のＧａＮ系半導体装置１００において、ベース領域１４とフローティング領域２６は離間しているが、ベース領域１４から広がる空乏層７０がフローティング領域２６に達すると、フローティング領域２６の電位がベース領域１４の電位と等しくなる。このため、フローティング領域２６からも空乏層７０が広がる。このため、上面２１側に正電荷７２が発生しても、図１〜４のＧａＮ系半導体装置１００と同様にベース領域１４の下方まで空乏層７０が広がりやすくなる。このため、本例のＧａＮ系半導体装置１００は、ゲート絶縁膜４２の絶縁破壊の発生を抑制できる。また、本例のＧａＮ系半導体装置１００は、ゲート絶縁膜４２の長期信頼性を確保できる。また、本例のＧａＮ系半導体装置１００は、ゲート電極４０とドレイン電極５０との間の静電容量の増加を抑制できるので、ＭＯＳＦＥＴの高速動作を確保しやすくなる。また、本例のＧａＮ系半導体装置１００は、ベース領域１４とフローティング領域２６が離間しているので、ＭＯＳＦＥＴがオン状態の場合にオン電流が下面２３から上面２１に向けて流れやすくなる。
【００６８】
また、実施例１では、埋め込み領域２４がベース領域１４に接しているので、埋め込み領域２４においてＺ軸方向への電流経路が無い。このため、ＭＯＳＦＥＴのオン抵抗が上昇する場合がある。実施例２では、フローティング領域２６がベース領域１４と離間しているので、フローティング領域２６とベース領域１４との間をＺ軸方向に電流が流れることができる。このため、実施例１の場合よりもＭＯＳＦＥＴのオン抵抗の低減が期待できる。
【００６９】
＜＜実施例２の変形例＞＞
図７は、本発明の一つの実施形態に係るＧａＮ系半導体装置１００の上面の他の一例を示す図である。本例のＧａＮ系半導体装置１００は、Ｘ軸方向における第２領域１６の中央に、Ｙ軸方向に延伸したフローティング領域２６が設けられている。図７において、上面視でフローティング領域２６が設けられる領域をハッチングにて示している。
【００７０】
本例のフローティング領域２６は、Ｘ軸方向において２つのベース領域１４の間に設けられている。フローティング領域２６は、ベース領域１４と離間して設けられている。本例のフローティング領域２６の上面は、上面２１に露出している。
【００７１】
フローティング領域２６のＸ軸方向における幅を、幅Ｗｘ５とする。本例において、ベース領域１４とフローティング領域２６は、Ｘ軸方向に第２領域１６を挟んで対向する。当該ベース領域１４と当該フローティング領域２６において、当該ベース領域と当該第２領域１６との境界位置と、当該フローティング領域２６と当該第２領域１６との境界位置との幅を、幅Ｗｘ６とする。なお、幅Ｗｘ５と、幅Ｗｘ６の２倍との和は、幅Ｗｘ２に等しい。
【００７２】
幅Ｗｘ５は、幅Ｗｘ２の１／４倍以上３／４倍以下であってよい。幅Ｗｘ６は、幅Ｗｘ２の０．１倍以上０．４倍以下であってよい。
【００７３】
図８は、図７におけるｆ−ｆ'断面の一例を示す図である。ｆ−ｆ'断面は、第１領域１２、第２領域１６、ベース領域１４およびフローティング領域２６を通るＸＺ断面である。本例において、フローティング領域２６の上面のＺ軸方向における位置は、上面２１の位置Ｐｚ１に等しい。即ち、フローティング領域２６の上面は、上面２１に露出している。
【００７４】
Ｘ軸方向において、ベース領域１４とフローティング領域２６の間には第２領域１６が設けられている。Ｚ軸方向において、第２領域１６の下面の位置はベース領域１４の下面の位置（位置Ｐｚ４）と等しくてよい。第２領域１６の上面２１側には正孔がトラップされ、正電荷７２が発生している。
【００７５】
本例のＧａＮ系半導体装置１００も、図５の例と同様にベース領域１４とフローティング領域２６が離間している。本例においても、ベース領域１４から広がる空乏層７０がフローティング領域２６に達すると、フローティング領域２６の電位がベース領域１４の電位と等しくなる。このため、フローティング領域２６からも空乏層７０が広がるので、図５および図６のＧａＮ系半導体装置１００と同様に、ベース領域１４の下方まで空乏層７０が広がりやすくなる。このため、本例のＧａＮ系半導体装置１００も、ゲート絶縁膜４２の絶縁破壊の発生を抑制でき、ゲート絶縁膜４２の長期信頼性を確保できる。また、ゲート電極４０とドレイン電極５０との間の静電容量の増加を抑制できるので、ＭＯＳＦＥＴの高速動作を確保しやすくなる。
【００７６】
＜＜実施例３＞＞
図９は、本発明の一つの実施形態に係るＧａＮ系半導体装置１００の上面の他の一例を部分的に示す図である。本例のＧａＮ系半導体装置１００は、図１のＧａＮ系半導体装置１００における埋め込み領域２４の上方に、第２領域１６に代えて第１導電型の中間領域１３が設けられている。また、本例のＧａＮ系半導体装置１００は、延伸方向（Ｙ軸方向）に隣り合う２つの埋め込み領域２４の間に第３領域１７が設けられている。本例のＧａＮ系半導体装置１００は、これらの点において図１のＧａＮ系半導体装置１００と異なる。第３領域１７は、上面２１からＺ軸方向に予め定められた深さまで設けられている。
【００７７】
本例の中間領域１３は、Ｎ型である。また、本例の第３領域１７は、Ｎ型である。中間領域１３のドーピング濃度と第３領域１７のドーピング濃度は、異なっていてよい。本例において、第３領域１７のドーピング濃度は、中間領域１３のドーピング濃度よりも低い。
【００７８】
中間領域１３のＸ軸方向およびＹ軸方向の幅は、それぞれ幅Ｗｘ２および幅Ｗｙ１であってよい。上面視において、中間領域１３の外縁は、埋め込み領域２４の外縁と一致していてよい。第３領域１７のＸ軸方向およびＹ軸方向の幅は、それぞれ幅Ｗｘ２および幅Ｗｙ２であってよい。中間領域１３のＹ軸方向に平行な２つの辺は、ベース領域１４に接していてよい。第３領域１７のＹ軸方向に平行な２つの辺は、ベース領域１４に接してよい。中間領域１３と第３領域１７は、Ｙ軸方向に交互に設けられてよい。中間領域１３と第３領域１７は、接していてよい。中間領域１３と第３領域１７とが接する境界は、Ｘ軸方向と平行であってよい。
【００７９】
図１０は、図９におけるｇ−ｇ'断面の一例を示す図である。本例のＧａＮ系半導体装置１００は、図２のａ−ａ'断面における第２領域１６に代えて中間領域１３が設けられる。Ｚ軸方向において、中間領域１３の上面の位置は、上面２１の位置（位置Ｐｚ１）と等しくてよい。
【００８０】
本例において、中間領域１３のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。中間領域１３のドーピング濃度は、ドリフト領域１８のドーピング濃度の１０倍以上１０００倍以下であってよい。中間領域１３のドーピング濃度は、２×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下であってよい。
【００８１】
ＧａＮ系半導体装置１００の動作時において、中間領域１３は電子が伝導する領域を含む。本例のＧａＮ系半導体装置１００は、ドリフト領域１８よりもドーピング濃度の高い中間領域１３を備えるので、ＭＯＳＦＥＴのオン抵抗を低減できる。
【００８２】
図１１は、図９におけるｈ−ｈ'断面の一例を示す図である。本例のＧａＮ系半導体装置１００は、図４のｃ−ｃ'断面における埋め込み領域２４の上方の第２領域１６に代えて中間領域１３が設けられ、Ｙ軸方向に２つの埋め込み領域２４に挟まれた第２領域１６に代えて第３領域１７が設けられる。Ｚ軸方向において、中間領域１３および第３領域１７の上面の位置は、上面２１の位置（位置Ｐｚ１）と等しくてよい。Ｙ軸方向において、中間領域１３と第３領域１７との境界位置は、埋め込み領域２４と第３領域１７との境界位置と等しくてよい。
【００８３】
本例において、第３領域１７のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高く、且つ、中間領域１３のドーピング濃度よりも低い。第３領域１７のドーピング濃度は、ドリフト領域１８のドーピング濃度の１０倍以上１０００倍以下であってよい。第３領域１７のドーピング濃度は、２×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下であってよい。
【００８４】
本例のＧａＮ系半導体装置１００は、埋め込み領域２４の上方にドリフト領域１８よりもドーピング濃度の高い中間領域１３を備えるので、埋め込み領域２４の上方に第２領域１６が設けられる場合（図２の場合）と比較して、ベース領域１４からの空乏層の広がりが抑制されやすい。しかしながら、本例のＧａＮ系半導体装置１００は、Ｙ軸方向に隣り合う２つの埋め込み領域２４の間に中間領域１３よりもドーピング濃度の低い第３領域１７が設けられるので、ベース領域１４からの空乏層の広がりが促進される。即ち、本例のＧａＮ系半導体装置１００は、中間領域１３を備えることによる空乏層の広がりの抑制を第３領域１７により促進することで、ＭＯＳＦＥＴのオン抵抗を低減しつつ、ゲート絶縁膜４２の絶縁破壊の発生を抑制できる。
【００８５】
ＭＯＳＦＥＴのオン抵抗、耐圧および動作速度は、中間領域１３および第３領域１７の濃度を調整することにより、調整できる。中間領域１３および第３領域１７の濃度は、ＭＯＳＦＥＴのオン抵抗、耐圧および動作速度が所望の値となるように調整されてよい。
【００８６】
また、実施例３のＧａＮ系半導体装置１００は、ＭＯＳＦＥＴのオン抵抗の低減と耐圧の調整を可能にできる。中間領域１３の濃度を上げるとＭＯＳＦＥＴの耐圧は低下するが、ＭＯＳＦＥＴのオン抵抗を下げることができる。このため、ＭＯＳＦＥＴの設計の自由度を上げることができる。
【００８７】
＜＜実施例１の製造方法＞＞
図１２は、本発明の一つの実施形態に係るＧａＮ系半導体装置１００の製造方法の各工程の一例を示す図である。本例においては、図１〜４のＧａＮ系半導体装置１００に係る製造方法を説明する。図１２においては、ＧａＮ系半導体装置１００の製造方法の工程Ｓ１００〜Ｓ１３０を示している。
【００８８】
Ｓ１００は、ｃ面ｎ型ＧａＮ基板９０上にｎ型ＧａＮ層であるドリフト領域１８を形成する段階である。ｃ面ｎ型ＧａＮ基板９０は、Ｎ＋型であってよい。ドリフト領域１８は、ｃ面ｎ型ＧａＮ基板９０上にエピタキシャル成長により形成してよい。ドリフト領域１８の厚さは、５．０μｍ以上２０μｍ以下であってよい。ドリフト領域１８のドーピング濃度は、ｃ面ｎ型ＧａＮ基板９０のドーピング濃度よりも低くてよい。ドリフト領域１８のドーピング濃度は、１×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下であってよい。
【００８９】
Ｓ１１０は、ドリフト領域１８に上面２１からＰ型不純物をイオン注入し、ベース領域１４を形成する段階である。Ｓ１１０においては、ベース領域１４を形成しない領域にレジストマスク８０を配置してＰ型不純物をイオン注入する。Ｐ型不純物は、例えばＭｇ（マグネシウム）である。Ｓ１１０において、Ｐ型不純物のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高くてよく、ドリフト領域１８のドーピング濃度と等しくてもよい。Ｐ型不純物のドーピング濃度は、ドリフト領域１８のドーピング濃度の１．０倍以上１０４倍以下であってよい。Ｐ型不純物のドーピング濃度は５×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下であってよい。
【００９０】
Ｓ１２０は、ドリフト領域１８に上面２１からＰ型不純物をイオン注入し、ドリフト領域１８の内部に埋め込み領域２４を形成する段階である。Ｓ１２０においては、埋め込み領域２４を形成しない領域にレジストマスク８２を配置して、Ｐ型不純物を例えば加速電圧３００ｋｅＶ以上１ＭｅＶ以下でイオン注入する。Ｐ型不純物は、例えばＭｇ（マグネシウム）である。Ｓ１２０において、Ｐ型不純物のドーピング濃度は、ベース領域１４のドーピング濃度よりも高くてよく、ベース領域１４のドーピング濃度と等しくてもよい。Ｓ１２０において、Ｐ型不純物のドーピング濃度は、ベース領域１４のドーピング濃度の１．０倍以上１０倍以下であってよい。Ｐ型不純物のドーピング濃度は５×１０１６ｃｍ−３以上５×１０１８ｃｍ−３以下であってよい。
【００９１】
Ｓ１３０は、ドリフト領域１８に上面２１からＮ型不純物をイオン注入し、第２領域１６を形成する段階である。Ｓ１３０においては、レジストマスク８２の上方からＮ型不純物をイオン注入する。Ｎ型不純物は、例えばＳｉ（シリコン）である。Ｓ１３０において、Ｎ型不純物のドーピング濃度とドリフト領域１８のドーピング濃度は、異なっていてよい。Ｎ型不純物のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高くてもよい。Ｎ型不純物のドーピング濃度とドリフト領域１８のドーピング濃度は、等しくてもよい。Ｎ型不純物のドーピング濃度は、１×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下であってよい。
【００９２】
図１３は、本発明の一つの実施形態に係るＧａＮ系半導体装置１００の製造方法の各工程の一例を示す図である。図１３においては、ＧａＮ系半導体装置１００の製造方法の工程Ｓ１４０〜Ｓ１７０を示している。Ｓ１４０は、ドリフト領域１８に上面２１からＮ型不純物をイオン注入し、第１領域１２を形成する段階である。Ｓ１４０においては、第１領域１２を形成しない領域にレジストマスク８４を配置して、Ｎ型不純物をイオン注入する。Ｎ型不純物は、例えばＳｉ（シリコン）である。Ｓ１４０において、Ｎ型不純物のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高くてよい。Ｎ型不純物のドーピング濃度は、ドリフト領域１８のドーピング濃度の１０３倍以上１０６倍以下であってよい。Ｎ型不純物のドーピング濃度は、１×１０１９ｃｍ−３以上２×１０２０ｃｍ−３以下であってよい。
【００９３】
Ｓ１４０においてＮ型不純物をイオン注入した後、ｃ面ｎ型ＧａＮ基板９０をアニール温度１１００℃以上１４００℃以下でアニールし、当該Ｎ型不純物を活性化させる。アニール時間は、３０秒以上１５分以下であってよい。
【００９４】
Ｓ１５０は、上面２１にゲート絶縁膜４２を形成する工程である。Ｓ１５０において、上面２１に、ゲート絶縁膜４２として例えば酸化シリコン（ＳｉＯ２）または酸化アルミニウム（Ａｌ２Ｏ３）を形成する。酸化シリコン（ＳｉＯ２）または酸化アルミニウム（Ａｌ２Ｏ３）の厚さは、５０ｎｍ以上２００ｎｍ以下であってよい。
【００９５】
Ｓ１６０は、ゲート絶縁膜４２の上方にゲート電極４０を形成する工程である。Ｓ１６０において、ゲート絶縁膜４２の上方に、ゲート電極４０として例えばタングステン（Ｗ）またはポリシリコン（Ｓｉ）等の金属材料を形成する。
【００９６】
Ｓ１７０は、上面２１にソース電極４６、下面２３にドレイン電極５０をそれぞれ形成する段階である。Ｓ１７０において、ゲート電極４０の下方以外に設けられるゲート絶縁膜４２を除去した後、上面２１にソース電極４６として例えばチタン（Ｔｉ）およびアルミニウム（Ａｌ）の合金、またはニッケル（Ｎｉ）等の金属を形成する。また、下面２３にドレイン電極５０として、例えばチタン（Ｔｉ）およびアルミニウム（Ａｌ）の合金、またはニッケル（Ｎｉ）等の金属を形成する。これにより、本例のＧａＮ系半導体装置１００が完成する。
【００９７】
＜＜比較例＞＞
図１４は、比較例のＧａＮ系半導体装置１５０の上面を部分的に示す図である。比較例のＧａＮ系半導体装置１５０は、埋め込み領域２４を備えない点において図１のＧａＮ系半導体装置１００と異なる。
【００９８】
図１５は、図１４におけるｄ−ｄ'断面を示す図である。ｄ−ｄ'断面は、第１領域１２、第２領域１６、ベース領域１４を通るＸＺ断面である。比較例のＧａＮ系半導体装置１００は埋め込み領域２４を備えないので、Ｙ軸方向に空乏層７０が広がりにくい。このため、ゲート電圧の印加に伴い上面２１側に正電荷７２が発生すると、ゲート電極４０の下方においてベース領域１４の下方まで空乏層７０が広がりにくい。図１５において空乏層７０の境界を粗い破線部にて示している。このため、比較例のＧａＮ系半導体装置１５０は、ゲート絶縁膜４２に過大な電圧が印加されやすく、絶縁破壊が発生しやすい。また、比較例のＧａＮ系半導体装置１５０は、ゲート絶縁膜４２の長期わたる信頼性が低下しやすい。また、比較例のＧａＮ系半導体装置１５０は、ゲート電極４０とドレイン電極５０との間の静電容量が増加しやすいので、ＭＯＳＦＥＴの高速動作を確保しにくい。
【００９９】
図１６は、ＧａＮ系半導体層に設けられたＭＯＳ構造のＣＶ特性を測定するためのデバイス１６０を模式的に示す図である。デバイス１６０は、ｃ面ｎ型ＧａＮ基板６０の上面にアンドープ型のＧａＮ層（ｕ型ＧａＮ層）６２が形成され、ｕ型ＧａＮ層６２の上面にｐ型ＧａＮ層６４が形成されている。ｐ型ＧａＮ層６４の上方にはＳｉＯ２からなるゲート絶縁膜６５を介して電極６８および電極６６が形成されている。電極６８と電極６６の間には、電源６９により所定の電位差Ｖｇが与えられる。
【０１００】
図１７は、図１６のデバイス１６０のＣＶ特性を模式的に示す図である。図１７は、Ｖｇを掃引した場合のＭＯＳキャパシタの容量Ｃの変化を示している。Ｖｇが正の場合とは、電極６６よりも電極６８が高電位の場合であり、Ｖｇが負の場合とは、電極６６よりも電極６８が低電位の場合である。
【０１０１】
Ｖｇ＝＋Ｖ２（Ｖ）においては、ｐ型ＧａＮ層６４のゲート絶縁膜６５側の界面に空乏層が生じる。このため、Ｖｇ＝＋Ｖ２（Ｖ）におけるゲート容量Ｃは、ゲート絶縁膜６５の容量と、ｐ型ＧａＮ層６４のゲート絶縁膜６５側の界面に生じる空乏層による容量との和となる。この容量をＣ１（Ｆ）とする。Ｖｇ＝＋Ｖ２（Ｖ）からＶｇを負側に掃引し、Ｖｇ＝−Ｖ２（Ｖ）に達すると、当該界面に生じていた空乏層が消失し、ゲート容量Ｃはゲート絶縁膜６５の容量のみとなる。この容量をＣ２（Ｆ）とする。Ｖｇを−Ｖ２（Ｖ）から−Ｖ５（Ｖ）までさらに負側に掃引しても、空乏層は消失したままなので、ゲート容量Ｃは一定値Ｃ２（Ｆ）で推移する。
【０１０２】
ｐ型ＧａＮ層６４の上面側には固定電荷として機能するホールトラップが発生しているので、Ｖｇを−Ｖ５（Ｖ）から正側に掃引すると、ホールトラップの影響によりｐ型ＧａＮ層の６４の上面から空乏層が広がり始める。この状態におけるゲート容量Ｃは、ゲート絶縁膜６５の容量と、空乏層の容量との和となるので、Ｖｇの正側への掃引に伴い、ゲート容量Ｃが減少し始める。即ち、ｐ型ＧａＮ層６４の上面側に存在するホールトラップの影響により、デバイス１６０のＣＶ特性はヒステリシスを有する。このヒステリシスの影響により、図１４および図１５における比較例のＧａＮ系半導体装置１５０においては、ベース領域１４の下方まで空乏層７０が広がりにくくなる。
【０１０３】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【０１０４】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【０１０５】
１０・・・ＧａＮ系半導体層、１２・・・第１領域、１３・・・中間領域、１４・・・ベース領域、１６・・・第２領域、１７・・・第３領域、１８・・・ドリフト領域、２０・・・ドレイン領域、２１・・・上面、２３・・・下面、２４・・・埋め込み領域、２６・・・フローティング領域、４０・・・ゲート電極、４２・・・ゲート絶縁膜、４４・・・ゲート構造、４６・・・ソース電極、５０・・・ドレイン電極、６０・・・ｃ面ｎ型ＧａＮ基板、６２・・・ｕ型ＧａＮ層、６４・・・ｐ型ＧａＮ層、６５・・・ゲート絶縁膜、６６・・・電極、６８・・・電極、６９・・・電源、７０・・・空乏層、７２・・・正電荷、８０・・・レジストマスク、８２・・・レジストマスク、８４・・・レジストマスク、９０・・・ｃ面ｎ型ＧａＮ基板、１００・・・ＧａＮ系半導体装置、１５０・・・ＧａＮ系半導体装置、１６０・・・デバイス
【図１】
2020072214.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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