(57)【要約】【課題】フルブリッジ回路のスイッチング素子の破損を抑制しつつコストの低減を図ることができる電力変換装置を提供すること。【解決手段】電力変換装置１は、トランスＴに供給される電力を制御する一次側回路１０と、トランスＴを介して供給される電圧を変換して定格電圧Ｖｒを出力するフルブリッジ回路と、フルブリッジ回路の第３スイッチＱ２３及び第４スイッチＱ２４を含む部分回路に並列に接続され、フルブリッジ回路の第１スイッチＱ２１〜第４スイッチＱ２４のサージ電圧を低減する第１スナバ回路ＳＮＢ１及び第２スナバ回路ＳＮＢ２と、フルブリッジ回路、第１スナバ回路ＳＮＢ１、及び第２スナバ回路ＳＮＢ２を制御する制御部３０と、を備え、第１スナバ回路ＳＮＢ１及び第２スナバ回路ＳＮＢ２は、低圧側の端部が接地されている。【選択図】図２
2020182281.tif 000002
【特許請求の範囲】
【請求項１】
トランスに供給される電力を制御する一次側回路と、
前記トランスを介して供給される電圧を変換して所定の定格電圧を出力するフルブリッジ回路と、
前記フルブリッジ回路の低圧側スイッチを含む部分回路に並列に接続され、前記フルブリッジ回路の高圧側スイッチ及び前記低圧側スイッチのサージ電圧を低減する１又は２のアクティブスナバ回路と、
前記フルブリッジ回路及び前記アクティブスナバ回路を制御する制御部と、を備え、
全ての前記アクティブスナバ回路は、低圧側の端部が接地されている、電力変換装置。
【請求項２】
前記アクティブスナバ回路は、前記フルブリッジ回路の２つの前記低圧側スイッチにそれぞれ並列に接続される第１スナバ回路及び第２スナバ回路を含む、請求項１に記載の電力変換装置。
【請求項３】
前記アクティブスナバ回路は、前記フルブリッジ回路に並列に接続される第３スナバ回路からなる、請求項１に記載の電力変換装置。
【請求項４】
前記制御部は、前記高圧側スイッチ及び前記低圧側スイッチに対する制御信号を合成した合成信号に同期する駆動信号で前記第３スナバ回路を駆動する、請求項３に記載の電力変換装置。
【請求項５】
前記アクティブスナバ回路は、エミッタが接地されるＰＮＰ型のバイポーラトランジスタ、及び前記バイポーラトランジスタのコレクタに接続される抵抗素子を含む、請求項１乃至４のいずれかに記載の電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力変換装置に関する。
【背景技術】
【０００２】
ＤＣ−ＤＣコンバータなどのスイッチング電源に利用される同期整流回路は、一般的に２つの電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）を交互にＯＮ／ＯＦＦ制御するよう構成されることが多く、２つのＦＥＴの各ゲートに入力されるＰＷＭ信号によって所望の電圧を有する電力を安定的に出力することができる。
【０００３】
これに対し、例えば２０〜１００Ｖ程度の比較的高い電圧を高効率で出力する場合には、フルブリッジ回路による同期整流制御を行うことができ、このような構成のＤＣ−ＤＣコンバータが特許文献１に開示されている。より詳しくは、特許文献１に開示された従来技術は、絶縁型のＤＣ−ＤＣコンバータにおける二次側回路として４つのスイッチング素子を含むフルブリッジ回路が構成され、当該フルブリッジ回路に対するＰＷＭ信号のＤｕｔｙ比により出力電圧を調整している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１８−１７０８４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、上記のような同期整流回路は、それぞれのＦＥＴのスイッチング時に発生するサージ電圧により当該ＦＥＴが破損する場合があることから、当該サージ電圧を吸収してＦＥＴを保護するためのスナバ回路が設けられることが多い。
【０００６】
しかしながら、上記の従来技術のような絶縁型ＤＣ−ＤＣコンバータにスナバ回路を設ける場合には、フルブリッジ回路における４つのスイッチング素子のそれぞれに並列にスナバ回路を設けることになる。また、この場合、特にフルブリッジ回路においては、高圧側ＦＥＴのソース電圧が変動することから、当該高圧側ＦＥＴのそれぞれに並列に接続されるスナバ回路の動作を安定化させるためのレベルシフト回路が必要となる。このため、フルブリッジ回路を含む絶縁型ＤＣ−ＤＣコンバータにスナバ回路を設ける場合には、部品点数が増加することによりコストが上昇する虞が生じる。
【０００７】
本発明は、このような状況に鑑みてなされたものであり、その目的とするところは、フルブリッジ回路のスイッチング素子の破損を抑制しつつコストの低減を図ることができる電力変換装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明に係る電力変換装置は、トランスに供給される電力を制御する一次側回路と、前記トランスを介して供給される電圧を変換して所定の定格電圧を出力するフルブリッジ回路と、前記フルブリッジ回路の低圧側スイッチを含む部分回路に並列に接続され、前記フルブリッジ回路の高圧側スイッチ及び前記低圧側スイッチのサージ電圧を低減する１又は２のアクティブスナバ回路と、前記フルブリッジ回路及び前記アクティブスナバ回路を制御する制御部と、を備え、全ての前記アクティブスナバ回路は、低圧側の端部が接地されている。
【０００９】
電力変換装置は、一次側回路に入力される電力をトランスを介して二次側におけるフルブリッジ回路へ伝達し、フルブリッジ回路での同期整流制御により所定の定格電圧に変換して出力する。ここで、電力変換装置は、フルブリッジ回路の低圧側スイッチを含む部分回路に並列に接続される１又は２のアクティブスナバ回路を備えると共に、これらのアクティブスナバ回路の低圧側の端部が設置されるように設けられている。つまり、電力変換装置のフルブリッジ回路には、２つの低圧側スイッチのそれぞれに対して並列となるように２つのアクティブスナバ回路が接続され、又はフルブリッジ回路に対して並列となるように１つのアクティブスナバ回路が接続されている。
【００１０】
ここで、フルブリッジ回路においては、１つの低圧側スイッチは、これに直列に接続されない高圧側スイッチと同期して制御され、これらの低圧側スイッチ及び高圧側スイッチがトランスＴを介して互いに接続される関係にある。このため、当該低圧側スイッチに並列に接続されたアクティブスナバ回路は、当該高圧側スイッチに対するトランスＴのリーケージインダクタンスの影響を低減することができ、これにより当該高圧側スイッチのサージ電圧を抑制することができる。
【００１１】
つまり、２つの低圧側スイッチのそれぞれに並列にアクティブスナバ回路が接続されている場合には、当該２つのアクティブスナバ回路によりフルブリッジ回路を構成する４つのスイッチング素子におけるサージ電圧を低減することができる。
【００１２】
また、フルブリッジ回路に対して並列となるように１つのアクティブスナバ回路が接続されている場合、当該１つのアクティブスナバ回路によりフルブリッジ回路を構成する４つのスイッチング素子におけるサージ電圧を低減することができる。
【００１３】
そして、上記のいずれの場合の電力変換装置においても、フルブリッジ回路のスイッチング素子ごとにスナバ回路を設けるよりも部品点数を削減することができ、回路基板の省スペース化を図ることができる他、フルブリッジ回路の高圧側スイッチに並列に接続するアクティブスナバ回路を持たないため、このようなスナバ回路の動作を安定化させるためのレベルシフト回路も不要となる。従って、本発明に係る電力変換装置によれば、フルブリッジ回路のスイッチング素子の破損を抑制しつつコストの低減を図ることができる。
【発明の効果】
【００１４】
本発明によれば、フルブリッジ回路のスイッチング素子の破損を抑制しつつコストの低減を図ることができる電力変換装置を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１実施形態に係る電力変換装置の全体構成を示す回路図である。
【図２】本発明の第１実施形態に係る二次側回路の詳細構成を示す回路図である。
【図３】従来技術に係る電力変換装置のサージ電圧を示す波形である。
【図４】本発明の第１実施形態に係る電力変換装置のサージ電圧を示す波形である。
【図５】本発明の第２実施形態に係る二次側回路の詳細構成を示す回路図である。
【図６】本発明の第２実施形態に係る電力変換装置のサージ電圧を示す波形である。
【発明を実施するための形態】
【００１６】
以下、図面を参照し、本発明の実施の形態について詳細に説明する。なお、本発明は以下に説明する内容に限定されるものではなく、その要旨を変更しない範囲において任意に変更して実施することが可能である。また、実施の形態の説明に用いる図面は、いずれも構成部材を模式的に示すものであって、理解を深めるべく部分的な強調、拡大、縮小、または省略などを行っており、構成部材の縮尺や形状等を正確に表すものとはなっていない場合がある。
【００１７】
＜第１実施形態＞
図１は、本発明の第１実施形態に係る電力変換装置１の全体構成を示す回路図である。本実施形態における電力変換装置１は、いわゆる絶縁型ＤＣ‐ＤＣコンバータであり、一次側回路１０、トランスＴ、二次側回路２０、及び制御部３０を備える。そして本発明に係る電力変換装置１は、一次側回路１０に入力される入力電圧Ｖｉｎを変換して二次側回路２０から出力電圧Ｖｏｕｔとして出力することにより、安定化された所定の定格電圧Ｖｒを出力先の負荷装置（図示せず）に供給する。
【００１８】
一次側回路１０は、公知のフルブリッジインバータ回路であり、コンデンサＣ１、複数の電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）Ｑ１１〜Ｑ１４、及びコイルＬ１を含む。尚、本発明においては、一次側回路１０は、フルブリッジ方式に限定されるものではなく、例えばハーフブリッジ、フライバック、フォーワード等、他の方式のインバータ回路であってもよい。
【００１９】
コンデンサＣ１は、図示しない外部電源から入力される直流の入力電圧Ｖｉｎを平滑化する入力フィルタである。
【００２０】
電界効果トランジスタＱ１１は、ドレインがコンデンサＣ１のハイサイド出力端、及び電界効果トランジスタＱ１２のドレインに接続されると共に、ソースが電界効果トランジスタＱ１３のドレインに接続されている。また、電界効果トランジスタＱ１４は、ドレインが電界効果トランジスタＱ１３のソースに接続されると共に、ソースが電界効果トランジスタＱ１３のソース、及び上記のコンデンサＣ１のローサイド出力端、すなわち一次側グランドＧＮＤ１に接続されている。
【００２１】
コイルＬ１は、一端が電界効果トランジスタＱ１１と電界効果トランジスタＱ１３との接続点に、他端がトランスＴの一次巻線にそれぞれ接続される。コイルＬ１は、電界効果トランジスタＱ１１〜Ｑ１４とのＬＣ共振により電流と電圧とのクロス時間を減らし、スイッチング損失を低減することができる。
【００２２】
トランスＴは、一次側コイルＬ１１及び二次側コイルＬ２１を含み、一次側回路１０と二次側回路２０とを直流的に絶縁しつつ、一次側回路１０から供給される交流電力を二次側回路２０に伝達する。ここで、一次側コイルＬ１１は、巻き始め端が電界効果トランジスタＱ１２と電界効果トランジスタＱ１４との連結点に接続され、巻き終わり端がコイルＬ１を介して電界効果トランジスタＱ１１と電界効果トランジスタＱ１３との連結点に接続されている。
【００２３】
二次側回路２０は、第１スイッチＱ２１〜第４スイッチＱ２４、コイルＬ２、コンデンサＣ２、分圧抵抗Ｒ２１、Ｒ２２、及びを含む。第１スイッチＱ２１〜第４スイッチＱ２４のそれぞれは、例えばＮチャンネルＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。第１スイッチＱ２１は、ドレインがコイルＬ２の一端、及び第２スイッチＱ２２のドレインに接続され、ソースが第３スイッチＱ２３のドレイン、及び二次側コイルＬ２１の巻き始め端に接続されている。第４スイッチＱ２４は、ドレインが第２スイッチＱ２２のソース、及びトランスＴの二次側コイルＬ２１の巻き終り端に接続され、ソースが第３スイッチＱ２３のソース、及び二次側グランドＧＮＤ２に接続されている。すなわち、本実施形態においては、第１スイッチＱ２１及び第２スイッチＱ２２が「高圧側スイッチ」に相当し、第３スイッチＱ２３及び第４スイッチＱ２４が「低圧側スイッチ」に相当し、これらによって「フルブリッジ回路」が構成されている。
【００２４】
また、二次側回路２０は、上記したフルブリッジ回路の高圧側スイッチ及び低圧側スイッチのサージ電圧を低減するアクティブスナバ回路（図１では図示を省略）を含む。アクティブスナバ回路の構成及び動作については詳細を後述する。
【００２５】
コイルＬ２及びコンデンサＣ２は、第１スイッチＱ２１〜第４スイッチＱ２４からなるフルブリッジ回路から出力される電圧を平滑化して出力電圧Ｖｏｕｔとして出力する。
【００２６】
分圧抵抗Ｒ２１、Ｒ２２は、二次側グランドＧＮＤ２と出力電圧Ｖｏｕｔの出力端子との間に直列に設けられ、設定される抵抗値の比率により出力電圧Ｖｏｕｔを分圧することで後述する制御部３０が当該出力電圧Ｖｏｕｔを読み取ることができる。尚、分圧抵抗Ｒ２１、Ｒ２２の直列抵抗体に対して並列となるように、回路保護のための抵抗器が別途設けられてもよい。
【００２７】
制御部３０は、一次側ドライバ３１、二次側ドライバ３２、制御回路３３、及びアイソレータ３４を含み、一次側回路１０及び二次側回路２０を駆動することにより、出力電圧Ｖｏｕｔが所定の定格電圧Ｖｒとなるように電力変換制御を行う。
【００２８】
一次側ドライバ３１は、電界効果トランジスタＱ１１〜Ｑ１４のそれぞれのゲートを制御する駆動回路であり、電界効果トランジスタＱ１１及び電界効果トランジスタＱ１４に対して電界効果トランジスタＱ１２及び電界効果トランジスタＱ１３が逆位相となるようにＯＮ／ＯＦＦをＰＷＭ制御（Pulse Width Modulation）することで、トランスＴに供給する電力を制御する。
【００２９】
二次側ドライバ３２は、第１スイッチＱ２１〜第４スイッチＱ２４のそれぞれのゲートを制御する駆動回路であり、第１スイッチＱ２１及び第４スイッチＱ２４に対して第２スイッチＱ２２及び第３スイッチＱ２３が逆位相となるようにＰＷＭ制御で交互にＯＮ／ＯＦＦする同期整流制御を行う。
【００３０】
制御回路３３は、公知の制御ＩＣからなり、電力変換装置１の全体を統括制御する。より具体的には、制御回路３３は、互いに反転する２つのパルス信号からなるＰＷＭ信号を生成し、一次側ドライバ３１を介して一次側回路１０を制御すると共に、二次側ドライバ３２を介して二次側回路２０を制御する。ここで、制御回路３３が出力するＰＷＭ信号は、同時にＯＮになる状態が生じないように僅かなデッドタイムが形成されている。そして、制御回路３３は、二次側ドライバ３２を同期して制御することにより、第１スイッチＱ２１及び第４スイッチＱ２４に対して第２スイッチＱ２２及び第３スイッチＱ２３が逆位相となるようにＰＷＭ制御で交互にＯＮ／ＯＦＦすることで、所定の定格電圧Ｖｒを有する直流の出力電圧Ｖｏｕｔを生成する。
【００３１】
また、制御回路３３は、出力電圧Ｖｏｕｔが定格電圧Ｖｒとなるよう制御するために、分圧抵抗Ｒ２１、Ｒ２２を介して出力電圧Ｖｏｕｔを取得する。
【００３２】
ここで、制御回路３３から一次側ドライバ３１へはアイソレータ３４を介して制御が行われることで、一次側と二次側との接続を直流的に絶縁している。尚、本実施形態においては、制御回路３３が二次側に配置されているが、一次側と二次側とを上記のようにアイソレータを介して接続していれば制御回路３３を一次側に配置してもよい。
【００３３】
次に、二次側回路２０の構成について、より詳細に説明する。図２は、本発明の第１実施形態に係る二次側回路２０の詳細構成を示す回路図である。本実施形態における二次側回路２０は、第１スイッチＱ２１〜第４スイッチＱ２４のサージ電圧を低減するための第１スナバ回路ＳＮＢ１及び第２スナバ回路ＳＮＢ２を含むアクティブスナバ回路を備える。
【００３４】
より具体的には、本実施形態における二次側回路２０においては、フルブリッジ回路の「低圧側スイッチを含む部分回路」が第３スイッチＱ２３及び第４スイッチＱ２４そのものである場合として、第３スイッチＱ２３に対して第１スナバ回路ＳＮＢ１が並列に接続され、第４スイッチＱ２４に対して第２スナバ回路ＳＮＢ２が並列に接続されている。
【００３５】
第１スナバ回路ＳＮＢ１は、スナバコンデンサＣｓ、スナバ抵抗Ｒｓ、スナバスイッチＴＲｓ、及びスナバダイオードＤｓを含む。スナバコンデンサＣｓは、一端が第１スイッチＱ２１のドレインに接続されると共に、他端がスナバ抵抗Ｒｓの一端及びスナバダイオードＤｓのアノードにそれぞれ接続されている。スナバスイッチＴＲｓは、ＰＮＰ型のバイポーラトランジスタであり、コレクタがスナバ抵抗Ｒｓの他端に接続され、エミッタが第３スイッチＱ２３のソース及びスナバダイオードＤｓのカソードにそれぞれ接続されている。すなわち、第１スナバ回路ＳＮＢ１は、第３スイッチＱ２３のソースと同様に、二次側グランドＧＮＤ２に接続されていることで、低圧側の端部が接地されていることになる。
【００３６】
また、第２スナバ回路ＳＮＢ２は、上記の第１スナバ回路ＳＮＢ１と同様の構成を有し、第４スイッチＱ２４に並列に接続されているため、低圧側の端部が接地されていることになる。
【００３７】
そして、第１スナバ回路ＳＮＢ１及び第２スナバ回路ＳＮＢ２のそれぞれは、二次側ドライバ３２からスナバスイッチＴＲｓのベースへ駆動信号が入力されることにより、サージ電圧を吸収するためのＯＮ／ＯＦＦ動作が制御される。
【００３８】
より具体的には、第１スナバ回路ＳＮＢ１は、第３スイッチＱ２３のゲート制御電圧と同期した駆動信号が二次側ドライバ３２から入力されることにより、第３スイッチＱ２３がＯＦＦするタイミングでＯＮしてサージ電圧を吸収する。
【００３９】
ここで、二次側回路２０のフルブリッジ回路における各スイッチは、ＯＮからＯＦＦに切り替わるタイミングにおいて、トランスＴのリーケージインダクタンスの影響により発生する。そして、第２スイッチＱ２２は、ソースがトランスＴを介して第１スナバ回路ＳＮＢ１の高圧側の端部に接続されている。このため、第１スナバ回路ＳＮＢ１は、第３スイッチＱ２３のサージ電圧を吸収するタイミングにおいて、第３スイッチＱ２３と連動する第２スイッチＱ２２におけるリーケージインダクタンスの影響を低減し、これにより第３スイッチＱ２３のサージ電圧を抑制することができる。
【００４０】
同様に、第２スナバ回路ＳＮＢ２は、第４スイッチＱ２４のゲート制御電圧と同期した駆動信号が二次側ドライバ３２から入力されることにより、第４スイッチＱ２４がＯＦＦするタイミングでＯＮしてサージ電圧を吸収する。また、第２スナバ回路ＳＮＢ２は、第４スイッチＱ２４のサージ電圧を吸収するタイミングにおいて、トランスＴを介して接続される第１スイッチＱ２１におけるリーケージインダクタンスの影響を低減し、これにより第１スイッチＱ２１のサージ電圧を抑制することができる。
【００４１】
つまり、二次側回路２０のフルブリッジ回路においては、第１スナバ回路ＳＮＢ１及び第２スナバ回路ＳＮＢ２の２つのアクティブスナバ回路により、フルブリッジ回路を構成する第１スイッチＱ２１〜第４スイッチＱ２４の４つのスイッチング素子におけるサージ電圧を低減することができる。
【００４２】
ここで、本実施形態に係るアクティブスナバ回路は、エミッタが接地されるＰＮＰ型のバイポーラトランジスタとしてのスナバスイッチＴＲｓ、及び当該バイポーラトランジスタのコレクタに接続される抵抗素子としてのスナバ抵抗Ｒｓを含んでいる。これにより、サージ電圧の吸収時においてスナバスイッチＴＲｓに流れるピーク電流を抑制することができるため、スナバスイッチＴＲｓとしては小型のバイポーラトランジスタを採用することができ、小型化及び低コスト化に寄与することができる。
【００４３】
続いて、本発明の効果について、図３及び図４を参照しながら説明する。図３は、従来技術に係る電力変換装置のサージ電圧を示す波形である。また、図４は、本発明の第１実施形態に係る電力変換装置１のサージ電圧を示す波形である。ここで、従来技術に係る電力変換装置は、アクティブスナバ回路が設けられていない点を除き図１に図示した電力変換装置１と同じ構成である。
【００４４】
より具体的には、図３及び図４は、横軸を時間とし、縦軸を電圧とした場合に、図１に示す二次側回路２０のフルブリッジ回路における高圧側スイッチとしての第１スイッチＱ２１のドレイン−ソース間電圧Ｖｄｓ(Ｑ２１)、及び低圧側スイッチとしての第３スイッチＱ２３のドレイン−ソース間電圧Ｖｄｓ(Ｑ２３)の波形を表している。図３及び図４において、Ｖｄｓ(Ｑ２１)及びＶｄｓ(Ｑ２３)の波形は、電圧の立ち上がり時において、スパイク状のサージ電圧が発生していることがわかる。
【００４５】
このとき、従来技術の電力変換装置においては、アクティブスナバ回路が設けられていないために、図３に見られるように、Ｖｄｓ(Ｑ２１)及びＶｄｓ(Ｑ２３)の最大電圧Ｖｍａｘがそれぞれ１９０Ｖ、１９４Ｖに達している。これに対し、本発明の第１実施形態に係る電力変換装置１においては、第１スナバ回路ＳＮＢ１及び第２スナバ回路ＳＮＢ２が設けられていることにより、図４に見られるように、Ｖｄｓ(Ｑ２１)及びＶｄｓ(Ｑ２３)の最大電圧Ｖｍａｘがいずれも１６９Ｖに抑えられている。
【００４６】
このように、本発明の第１実施形態に係る電力変換装置１は、二次側回路２０のフルブリッジ回路において、２つの低圧側スイッチのそれぞれに並列に第１スナバ回路ＳＮＢ１及び第２スナバ回路ＳＮＢ２がそれぞれ接続されている。そして、第１スナバ回路ＳＮＢ１は、第３スイッチＱ２３に加えて第２スイッチＱ２２のサージ電圧を低減し、第２スナバ回路ＳＮＢ２は、第４スイッチＱ２４に加えて第１スイッチＱ２１のサージ電圧を低減する。
【００４７】
これにより、本発明の第１実施形態に係る電力変換装置１は、２つのアクティブスナバ回路により、フルブリッジ回路の４つのスイッチング素子におけるサージ電圧を低減することができる。また、本発明の第１実施形態に係る電力変換装置１は、フルブリッジ回路の高圧側スイッチに対して並列にアクティブスナバ回路を備えないことにより、当該アクティブスナバ回路の動作を安定化させるためのレベルシフト回路が不要となる。従って、本発明の第１実施形態に係る電力変換装置１によれば、フルブリッジ回路のスイッチング素子の破損を抑制しつつコストの低減を図ることができる。
【００４８】
また、本発明の第１実施形態に係る電力変換装置１は、第３スイッチＱ２３に対する駆動信号により第１スナバ回路ＳＮＢ１を制御することができ、第４スイッチＱ２４に対する駆動信号により第２スナバ回路ＳＮＢ２を制御することができる。このため、本発明の第１実施形態に係る電力変換装置１によれば、第１スナバ回路ＳＮＢ１及び第２スナバ回路ＳＮＢ２をそれぞれ制御するための特別な駆動信号を新たに生成する必要がない。
【００４９】
＜第２実施形態＞
続いて、本発明の第２実施形態について説明する。第２実施形態に係る電力変換装置１は、上記の第１実施形態における二次側回路２０の構成が第１実施形態とは異なる。以下、第１実施形態と異なる部分について説明することとし、第１実施形態と共通する構成要素については、同じ符号を付して詳細な説明を省略する。
【００５０】
図５は、本発明の第２実施形態に係る二次側回路４０の詳細構成を示す回路図である。本実施形態における二次側回路４０は、上記の第１実施形態における第１スナバ回路ＳＮＢ１及び第２スナバ回路ＳＮＢ２に替えて、第１スイッチＱ２１〜第４スイッチＱ２４のサージ電圧を低減するための第３スナバ回路ＳＮＢ３を備える。
【００５１】
より具体的には、本実施形態における二次側回路４０においては、「低圧側スイッチを含む部分回路」がフルブリッジ回路である場合として、当該フルブリッジ回路に対して第３スナバ回路ＳＮＢ３が並列に接続されている。
【００５２】
第３スナバ回路ＳＮＢ３は、上記した第１実施形態における第１スナバ回路ＳＮＢ１と同様の構成を有している一方、フルブリッジ回路に対して並列に接続されていることにより、高圧側の端部が第１スイッチＱ２１及び第２スイッチＱ２２のドレインに接続され、低圧側の端部が二次側グランドＧＮＤ２に接続されて接地されていることになる。
【００５３】
そして、第３スナバ回路ＳＮＢ３は、二次側ドライバ３２からスナバスイッチＴＲｓのベースへ駆動信号が入力されることにより、サージ電圧を吸収するためのＯＮ／ＯＦＦ動作が制御される。ここで、二次側ドライバ３２は、高圧側スイッチとしての第１スイッチＱ２１及び第２スイッチＱ２２、並びに低圧側スイッチとしての第３スイッチＱ２３及び第４スイッチＱ２４を制御する駆動信号の合成信号で第３スナバ回路ＳＮＢ３を駆動する。すなわち、二次側ドライバ３２は、第１スイッチＱ２１〜第４スイッチＱ２４のいずれかにサージ電圧が発生し得るタイミングにおいて第３スナバ回路ＳＮＢ３をＯＮに制御することにより、フルブリッジ回路の各スイッチに生じるサージ電圧を纏めて吸収することができる。
【００５４】
図６は、本発明の第２実施形態に係る電力変換装置１のサージ電圧を示す波形である。より具体的には、図６は、横軸を時間とし、縦軸を電圧とした場合に、図５に示す二次側回路４０のフルブリッジ回路における高圧側スイッチとしての第１スイッチＱ２１のドレイン−ソース間電圧Ｖｄｓ(Ｑ２１)、及び低圧側スイッチとしての第３スイッチＱ２３のドレイン−ソース間電圧Ｖｄｓ(Ｑ２３)の波形を表している。
【００５５】
本発明の第２実施形態に係る電力変換装置１においては、第３スナバ回路ＳＮＢ３が設けられていることにより、図６に見られるように、Ｖｄｓ(Ｑ２１)及びＶｄｓ(Ｑ２３)の最大電圧Ｖｍａｘがそれぞれ１７０Ｖ、１７１Ｖに抑えられている。
【００５６】
このように、本発明の第２実施形態に係る電力変換装置１は、二次側回路４０において、フルブリッジ回路に並列に第３スナバ回路ＳＮＢ３が接続されている。そして、第３スナバ回路ＳＮＢ３は、第１スイッチＱ２１〜第４スイッチＱ２４のサージ電圧を纏めて低減する。
【００５７】
これにより、本発明の第２実施形態に係る電力変換装置１は、１つのアクティブスナバ回路により、フルブリッジ回路の４つのスイッチング素子におけるサージ電圧を低減することができる。また、本発明の第２実施形態に係る電力変換装置１は、フルブリッジ回路の高圧側スイッチに対して並列にアクティブスナバ回路を備えないことにより、当該アクティブスナバ回路の動作を安定化させるためのレベルシフト回路が不要となる。更に、本発明の第２実施形態に係る電力変換装置１は、フルブリッジ回路の高圧側スイッチ及び低圧側スイッチに対する制御信号を合成した合成信号に同期する駆動信号で第３スナバ回路ＳＮＢ３を駆動するため、二次側ドライバ３２からの当該駆動信号を１つに纏めることができる。従って、本発明の第２実施形態に係る電力変換装置１によれば、フルブリッジ回路のスイッチング素子の破損を抑制しつつコストの低減を図ることができる。
【符号の説明】
【００５８】
１  電力変換装置
１０  一次側回路
２０、４０  二次側回路
３０  制御部
３１  一次側ドライバ
３２  二次側ドライバ
３３  制御回路
Ｔ  トランス
Ｑ２１〜Ｑ２４、  第１スイッチ〜第４スイッチ
ＳＮＢ１〜ＳＮＢ３  第１スナバ回路〜第３スナバ回路
【図１】
2020182281.tif 000003
【図２】
2020182281.tif 000004
【図３】
2020182281.tif 000005
【図４】
2020182281.tif 000006
【図５】
2020182281.tif 000007
【図６】
2020182281.tif 000008