(57)【要約】【課題】ＩＩＲフィルタを備えるデジタルフィルタ装置の高速化のための新たな手段を提供する。【解決手段】開示のデジタルフィルタ装置は、Ｎ入力と、Ｍ出力と、を有するＩＩＲフィルタ１００を備え、前記ＩＩＲフィルタ１００は、前記Ｍの並列数を有するように並列化されており、前記Ｎは、１以上の整数であり、前記Ｍよりも小さい。【選択図】図２
2020182188.tif 000002
【特許請求の範囲】
【請求項１】
Ｎ入力と、Ｍ出力と、を有するＩＩＲフィルタを備え、
前記ＩＩＲフィルタは、前記Ｍの並列数を有するように並列化されており、
前記Ｎは、１以上の整数であり、前記Ｍよりも小さい、
デジタルフィルタ装置。
【請求項２】
前記Ｍ出力から出力された並列出力信号を、前記Ｎ入力に入力された入力信号のサンプリングレートよりも高いサンプリングレートの直列出力信号に変換する変換器を更に備える
請求項１に記載のデジタルフィルタ装置。
【請求項３】
前記ＩＩＲフィルタは、並列化されたポリフェーズフィルタである
請求項１又は２に記載のデジタルフィルタ装置。
【請求項４】
前記ＩＩＲフィルタは、前記Ｎ入力に入力される入力信号のサンプリングレートと同じ動作レートで動作するよう構成されている
請求項１から３のいずれか１項に記載のデジタルフィルタ装置。
【請求項５】
前記Ｍは、前記Ｎのｎ倍であり、
前記ｎは、２以上の整数である
請求項１から４のいずれか１項に記載のデジタルフィルタ装置。
【請求項６】
前記Ｎは、１であり、
前記Ｍは、２以上の整数である
請求項１から５のいずれか１項に記載のデジタルフィルタ装置。
【請求項７】
前記Ｍは、２のべき乗である
請求項１から６のいずれか１項に記載のデジタルフィルタ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、デジタルフィルタ装置に関する。
【背景技術】
【０００２】
特許文献１は、バンドパスΔΣ変調を利用した無線通信を開示している。Δ変調では、デジタルフィルタが用いられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−８１１０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高速通信に対応したΔΣ変調を実現するには、デジタルフィルタの高速化が求められる。また、デジタルフィルタの高速化は、他の様々な分野において、求められる。
【０００５】
本開示は、ＩＩＲフィルタを備えるデジタルフィルタ装置の高速化のための新たな手段を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本開示のある側面は、デジタルフィルタ装置である。開示のデジタルフィルタ装置は、Ｎ入力と、Ｍ出力と、を有するＩＩＲフィルタを備え、前記ＩＩＲフィルタは、前記Ｍの並列数を有するように並列化されており、前記Ｎは、１以上の整数であり、前記Ｍよりも小さい。
【発明の効果】
【０００７】
本開示によれば、デジタルフィルタ装置を高速化できる。
【図面の簡単な説明】
【０００８】
【図１】図１は、デジタルフィルタ装置のブロック図である。
【図２】図２は、フィルタ回路のブロック図である。
【図３】図３は、並列化ＩＩＲフィルタのブロック図を含む説明図である。
【図４】図４は、並列化ＦＩＲフィルタのブロック図を含む説明図である。
【図５】図５は、ＩＩＲフィルタの並列化の説明図である。
【図６】図６は、Ｄ（ｚ）Ｐ（ｚ）からＱ（ｚ２）への変換の説明図である。
【図７】図７は、Ｎ（ｚ）Ｐ（ｚ）からＥ０（ｚ），Ｅ１（ｚ）を求める説明図である。
【図８】図８は、並列化ＩＩＲフィルタのブロック図を含む説明図である。
【図９】図９は、補助多項式の例の説明図である。
【図１０】図１０は、連接されたフィルタからなるフィルタ回路のブロック図である。
【図１１】図１１は、図１０のフィルタ回路の等価ブロック図である。
【図１２】図１２は、４並列の並列化ＩＩＲフィルタのブロック図である。
【図１３】図１３は、４並列の並列化ＩＩＲフィルタの伝達関数の説明図である。
【発明を実施するための形態】
【０００９】
［本開示の実施形態の説明］
【００１０】
（１）実施形態に係るデジタルフィルタ装置は、Ｎ入力と、Ｍ出力と、を有するＩＩＲフィルタを備える。前記ＩＩＲフィルタは、前記Ｍの並列数を有するように並列化されている。ＩＩＲフィルタが並列化されていることで、高速化が可能である。前記Ｎは、１以上の整数であり、前記Ｍよりも小さい。つまり、前記Ｍは、前記Ｎよりも大きい。出力の数であるＭが、入力の数であるＮよりも大きいことで、Ｍ並列の出力を直列にしたときに、直列の出力は、入力がアップサンプリングされたものになる。したがって、アップサンプリングによる高速化が可能となる。
【００１１】
（２）デジタルフィルタ装置は、前記Ｍ出力から出力された並列出力信号を、前記Ｎ入力に入力された入力信号のサンプリングレートよりも高いサンプリングレートの直列出力信号に変換する変換器を更に備えることができる。この場合、変換器から出力される直列出力信号は、入力信号をアップサンプリングしたものになる。
【００１２】
（３）前記ＩＩＲフィルタは、並列化されたポリフェーズフィルタである。ポリフェーズフィルタは、ポリフェーズ表現に従って構成されたポリフェーズ構成をもつ。並列化されたポリフェーズフィルタによって、並列化ＩＩＲフィルタが得られる。
【００１３】
（４）前記ＩＩＲフィルタは、前記Ｎ入力に入力される入力信号のサンプリングレートと同じ動作レートで動作するよう構成されているのが好ましい。この場合、フィルタが、アップサンプリングに対応しても、動作レートの上昇を回避できる。
【００１４】
（５）前記Ｍは、前記Ｎのｎ倍であり、前記ｎは、２以上の整数であるのが好ましい。この場合、ｎ倍のアップサンプリングが可能となる。
【００１５】
（６）前記Ｎは、１であり、前記Ｍは、２以上の整数であるのが好ましい。この場合、並列化フィルタを採用しつつも、入力は直列信号でよい。
【００１６】
（７）前記Ｍは、２のべき乗であるのが好ましい。この場合、並列化が確実となる。
【００１７】
［本開示の実施形態の詳細］
【００１８】
図１は、実施形態に係るデジタルフィルタ装置１０を示している。デジタルフィルタ装置１０は、デジタル信号処理により、入力信号に対してデジタルフィルタリング処理をするＤＳＰ（Digital Signal Processor）又はコンピュータである。デジタルフィルタ装置１０は、フィルタ回路１００と、パラレル／シリアル変換器１２０と、を備える。実施形態において、フィルタ回路１００は、ＩＩＲフィルタである。フィルタ回路１００は、例えば、ＦＰＧＡによって構成される。フィルタ回路１００（デジタルフィルタ装置１０）は、伝達関数Ｈ（ｚ）を持つ。
【００１９】
図１には、参考のため、デジタルフィルタ装置１０と機能的に等価な回路９００も描かれている。等価な回路９００は、アップサンプリング部９０１と、伝達関数Ｈ（ｚ）を有するデジタルフィルタ部９０２と、を含む。ブロック９００には、直列の離散入力信号Ａ１，Ａ３，Ａ５が与えられる。アップサンプリング部９０１により、入力信号Ａ１，Ａ３，Ａ５を、２倍アップサンプリングする。つまり、入力信号Ａ１，Ａ３，Ａ５それぞれの間に０が挿入され、２倍のサンプリングレートを有する信号Ａ１，Ａ２，Ａ３，Ａ４，Ａ５，Ａ６が生成される。信号Ａ１，Ａ２，Ａ３，Ａ４，Ａ５，Ａ６のうち、アップサンプリングのために挿入された信号Ａ２，Ａ４，Ａ６は、０である。
【００２０】
なお、ブロック９００に与えられた入力信号Ａ１，Ａ３，Ａ５のサンプリングレートをｆ［ｓ／ｓ］とすると、信号Ａ１，Ａ２，Ａ３，Ａ４，Ａ５，Ａ６のサンプリングレートは２ｆ［ｓ／ｓ］である。
【００２１】
デジタルフィルタ部９０２は、信号Ａ１，Ａ２，Ａ３，Ａ４，Ａ５，Ａ６を入力として受け付け、出力信号Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６を出力する。出力信号Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６は、直列の離散信号である。出力信号Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６のサンプリングレートも２ｆ［ｓ／ｓ］である。なお、各信号における添え字は、サンプリングの順番を示す。
【００２２】
等価な回路９００が、直列の信号Ａ１，Ａ２，Ａ３，Ａ４，Ａ５，Ａ６に対して、逐次的にデジタル信号処理を行う場合、デジタルフィルタ部９０２の動作レートは、２ｆ［ｓ／ｓ］が必要とされる。このため、デジタルフィルタ部９０２の高速化が必要とされる。しかし、高速化は容易でないことがある。例えば、アップサンプリング部９０１が、入力信号を、１２８倍にアップサンプリングし、入力信号のサンプリングレートが１００Ｍ［ｓ／ｓ］である場合、出力信号のサンプリングレートは１２．８Ｇ［ｓ／ｓ］となる。このように、逐次処理を行うデジタルフィルタ部９０２は、高速化への対応が容易ではない。
【００２３】
一方、実施形態に係るデジタルフィルタ装置１０が備えるフィルタ回路１００は、並列化されている。すなわち、フィルタ回路１００は、並列化ＩＩＲフィルタとして構成されている。フィルタ回路１００の並列化により高速化への対応が容易となる。また、実施形態に係るデジタルフィルタ装置１０は、フィルタ回路１００がアップサンプリング機能を有しているため、アップサンプリング部９０１を必要としない。このため、構成が簡素化される。
【００２４】
フィルタ回路１００は、Ｎ入力と、Ｍ出力とを、有する。ここで、Ｎは、１以上の整数であり、Ｍは、２以上の整数である。図１においては、Ｎ＝１であり、Ｍ＝２である。つまり、図１に示すフィルタ回路１００は、入力信号が与えられる一つの入力ポート１０２を備える。入力ポート１０２には、アップサンプリング前の直列入力信号Ａ１，Ａ３，Ａ５が与えられる。また、図１に示すフィルタ回路１００は、出力信号を出力する第１出力ポート１０３及び第２出力ポート１０４を備える。フィルタ回路１００は、２つの出力ポート１０３，１０４から、出力信号を並列に出力する。第１出力ポート１０３は、出力信号Ｂ２，Ｂ４，Ｂ６を出力し、第２出力ポート１０４は、出力信号Ｂ１，Ｂ３，Ｂ５を出力する。
【００２５】
フィルタ回路１００の動作レートは、入力信号Ａ１，Ａ３，Ａ５、出力信号Ｂ２，Ｂ４，Ｂ６、及び出力信号Ｂ１，Ｂ３，Ｂ５それぞれのサンプリングレートと同じでよい。つまり、入力信号Ａ１，Ａ３，Ａ５、出力信号Ｂ２，Ｂ４，Ｂ６、及び出力信号Ｂ１，Ｂ３，Ｂ５それぞれのサンプリングレートがｆ［ｓ／ｓ］であれば、フィルタ回路１００の動作レートは、ｆ［ｓ／ｓ］でよい。
【００２６】
パラレル／シリアル変換器１２０は、並列の信号を直列に変換する。パラレル／シリアル変換器１２０は、第１入力ポート１２１と、第２入力ポート１２２と、出力ポート１２３と、を備える。第１入力ポート１２１は、第１出力ポート１０３に接続されており、出力信号Ｂ２，Ｂ４，Ｂ６が与えられる。第２入力ポート１２２は、第２出力ポート１０４に接続されており、出力信号Ｂ１，Ｂ３，Ｂ５が与えられる。出力ポート１２３は、直列の出力信号Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６を出力する。
【００２７】
図２は、並列化ＩＩＲフィルタとして構成されたフィルタ回路１００のブロック図を示している。並列化ＩＩＲフィルタは、並列化されたポリフェーズフィルタを備えている。並列化されたポリフェーズフィルタは、ポリフェーズ表現に従った回路構成を有し、並列処理によるデジタル信号処理を行う。実施形態において、並列化ＩＩＲフィルタは、２次ＩＩＲフィルタを２並列化（ｎ＝２）して構成されている。また、実施形態の並列化ＩＩＲフィルタは、２倍（ｎ倍）のアップサンプリングに対応している。
【００２８】
図２に示すフィルタ回路１００は、図３に示すフィルタ回路１００と機能的に等価な並列化ＩＩＲフィルタであり、図３に示すフィルタ回路１００から不要な要素を除去することで得られる。図２に示すフィルタ回路１００を設計するには、図３に示すフィルタ回路１００を想定することが有益であるため、以下では、まず、図３に示すフィルタ回路１００を説明し、その後、図２に示すフィルタ回路１００を説明する。
【００２９】
図３に示すフィルタ回路１００は、図３中の式（Ｐ１７−２）に従った演算動作をするよう構成されている。図３中の式（Ｐ１７−２）は、ポリフェーズ表現により２並列化されたＩＩＲフィルタの伝達関数Ｈ（ｚ）を示している。式（Ｐ１７−２）の求め方については後述する。
【００３０】
図３に示すフィルタ回路１００は、図２に示すフィルタ回路１００とは異なり、並列化入力が与えられる第１入力ポート１０１及び第２入力ポート１０２を備える。つまり、図３に示すフィルタ回路１００は、２入力２出力である。２入力のフィルタ回路１００に入力信号を与えるため、シリアル／パラレル変換器１１０が用いられる。
【００３１】
シリアル／パラレル変換器１１０は、直列の信号を並列の信号に変換する。図３に示すシリアル／パラレル変換器１１０は、直列の入力信号Ａ１，Ａ２，Ａ３，Ａ４，Ａ５，Ａ６を、２並列（ｎ＝２）の入力信号に変換し、フィルタ回路１００に与える。例えば、第１入力ポート１０１には、入力信号Ａ２，Ａ４，Ａ６が与えられ、第２入力ポート１０２には、入力信号Ａ１，Ａ３，Ａ５が与えられる。
【００３２】
図３において、並列化されたポリフェーズフィルタは、第１分岐ブロック１５０及び第２分岐ブロック１６０を含む複数（ｎ個；ここではｎ＝２）の分岐ブロックを備える。入力ポート１０１，１０２に与えられた入力信号それぞれは、複数の分岐ブロック１５０，１６０に与えられる。つまり、第１入力ポート１０１に与えられた入力信号Ａ２，Ａ４，Ａ６は、複数の分岐ブロック１５０，１６０それぞれに与えられる。また、第２入力ポート１０２に与えられた入力信号Ａ１，Ａ３，Ａ５は、複数の分岐ブロック１５０，１６０それぞれに与えられる。
【００３３】
第１分岐ブロック１５０は、０次から（ｎ−１）次までの複数（ｎ個；ここではｎ＝２）の演算ブロック１５５，１５６を備える。図３においては、第１分岐ブロック１５０は、０次演算ブロック１５５と、１次（ｎ−１次）演算ブロック１５６と、を備える。
【００３４】
０次演算ブロック１５５は、第１入力ポート１０１に接続されており、入力信号Ａ２，Ａ４，Ａ６に対して、図３中の式（Ｐ１６−５）に示すＥ０（ｚ）に従った演算を行う。１次演算ブロック１５６は、第２入力ポート１０２に接続されており、入力信号Ａ１，Ａ３，Ａ５に対して、図３中の式（Ｐ１６−６）に示すＥ１（ｚ）に従った演算を行う。式（Ｐ１６−５）及び式（Ｐ１６−６）の求め方については後述する。
【００３５】
第１分岐ブロック１５０は、０次演算ブロック１５５及び１次演算ブロック１５６の出力を加算する加算器１５７を備える。実施形態において、第１分岐ブロック１５０は、加算器１５７の出力が与えられるよう加算器１５７に接続された補助演算ブロック１５８を備える。補助演算ブロック１５８は、加算器１５７の出力に対して、１／Ｑ（ｚ）の演算を行い、出力信号Ｂ２，Ｂ４，Ｂ６を出力する。Ｑ（ｚ）は、図３中の式（１５）に示すとおりである。式（１５）の求め方については後述する。
【００３６】
第２分岐ブロック１６０は、０次から（ｎ−１）次までの複数（ｎ個；ここではｎ＝２）の演算ブロック１６５，１６６を備える。図３においては、第２分岐ブロック１６０は、０次演算ブロック１６５と、１次（ｎ−１次）演算ブロック１６６と、を備える。
【００３７】
０次演算ブロック１６５は、第２入力ポート１０２に接続されており、入力信号Ａ１，Ａ３，Ａ５に対して、図３中の式（Ｐ１６−５）に示すＥ０（ｚ）に従った演算を行う。１次演算ブロック１６６は、遅延素子１６１を介して、第１入力ポート１０１に接続されている。１次演算ブロック１６６は、遅延した入力信号Ａ２，Ａ４，Ａ６に対して、図３中の式（Ｐ１６−６）に示すＥ１（ｚ）に従った演算を行う。
【００３８】
第２分岐ブロック１６０は、０次演算ブロック１６５及び１次演算ブロック１６６の出力を加算する加算器１６７を備える。実施形態において、第２分岐ブロック１６０は、加算器１６７の出力が与えられるよう加算器１６７に接続された補助演算ブロック１６８を備える。補助演算ブロック１６８は、加算器１６７の出力に対して、１／Ｑ（ｚ）の演算を行い、出力信号Ｂ１，Ｂ３，Ｂ５を出力する。
【００３９】
図３に示す２入力２出力のフィルタ回路２００に対して、シリアル／パラレル変換器１１０を介して、アップサンプリングされた入力信号Ａ１，Ａ２，Ａ３，Ａ４，Ａ５，Ａ６が与えられる場合、第１入力ポート１０１に与えられる入力信号Ａ２，Ａ４，Ａ６は、全て０である。したがって、第１入力ポート１０１は不要であり、第２入力ポート１０２に相当する入力ポート１０２（図１及び図２参照）があればよい。
【００４０】
第２入力ポート１０２に与えられる入力信号Ａ１，Ａ３，Ａ５は、アップサンプリング前の信号と同じであるから、アップサンプリング部９０１も不要である。つまり、図１及び図２に示すように、実施形態のフィルタ回路１００には、アップサンプリング前の入力信号Ａ１，Ａ３，Ａ５が与えられる。
【００４１】
実施形態のフィルタ回路１００は、アップサンプリング部９０１を持たないため、アップサンプリングされた直列信号を並列化するためのシリアル／パラレル変換器１１０も不要である。
【００４２】
また、図３の第１入力ポート１０１に与えられる入力信号Ａ２，Ａ４，Ａ６は、全て０であることから、図３において入力信号Ａ２，Ａ４，Ａ６を用いた演算を行うブロック１５５，１６６，１５７，１６１，１６７も不要である（図２参照）。
【００４３】
図２に示すフィルタ回路１００は、アップサンプリング前の低速の直列入力信号Ａ１，Ａ３，Ａ５を受け付け、２倍（ｎ倍）のアップサンプリングのために並列化された出力信号Ｂ２，Ｂ４，Ｂ６及び出力信号Ｂ１，Ｂ３，Ｂ５を出力できる。
【００４４】
また、図２に示すフィルタ回路１００は、アップサンプリングのために０信号が挿入されることを利用して、構成が簡素化されている。図２に示すフィルタ回路１００の構成は以下のとおりである。
【００４５】
図２に示すフィルタ回路１００は、第１分岐ブロック１５０及び第２分岐ブロック１６０を含む複数（ｎ個；ここではｎ＝２）の分岐ブロックを備える。入力ポート１０２に与えられた入力信号は、複数の分岐ブロック１５０，１６０それぞれに与えられる。
【００４６】
第１分岐ブロック１５０は、１次（ｎ−１次）演算ブロック１５６を備える。１次演算ブロック１５６は、入力ポート１０２に接続されており、入力信号Ａ１，Ａ３，Ａ５に対して、図３中の式（Ｐ１６−６）に示すＥ１（ｚ）に従った演算を行う。
【００４７】
第１分岐ブロック１５０は、１次演算ブロック１５６の出力が与えられるよう１次演算ブロック１５６に接続された補助演算ブロック１５８を備える。補助演算ブロック１５８は、１次演算ブロック１５６の出力に対して、１／Ｑ（ｚ）の演算を行い、出力信号Ｂ２，Ｂ４，Ｂ６を出力する。Ｑ（ｚ）は、図３中の式（１５）に示すとおりである。
【００４８】
第２分岐ブロック１６０は、０次演算ブロック１６５を備える。０次演算ブロック１６５は、入力ポート１０２に接続されており、入力信号Ａ１，Ａ３，Ａ５に対して、図３中の式（Ｐ１６−５）に示すＥ０（ｚ）に従った演算を行う。
【００４９】
第２分岐ブロック１６０は、０次演算ブロック１６５の出力が与えられるよう０次演算ブロック１６５に接続された補助演算ブロック１６８を備える。補助演算ブロック１６８は、０次演算ブロック１６５の出力に対して、１／Ｑ（ｚ）の演算を行い、出力信号Ｂ１，Ｂ３，Ｂ５を出力する。
【００５０】
さて、以下では、デジタルフィルタのポリフェーズ表現について説明する。ＩＩＲフィルタ１００のためのポリフェーズ表現の説明に先立ち、ＦＩＲフィルタ２００のためのポリフェーズ表現について説明する。図４は、ポリフェーズ表現による並列化ＦＩＲフィルタ２００を示している。
【００５１】
ＦＩＲフィルタは、図４中の式（Ｐ１−１）に示す多項式形式の伝達関数Ｈ（ｚ）を持つ。なお、式（Ｐ１−１）は、２次ＦＩＲフィルタの伝達関数を示す。式（Ｐ１−１）は、式（Ｐ１−２），式（Ｐ１−３）のように変形できる。式（Ｐ１−３）がポリフェーズ表現である。したがって、式（Ｐ１−１）に示すＦＩＲフィルタ伝達関数は、ポリフェーズ表現可能であることがわかる。
【００５２】
２次ＦＩＲフィルタを２並列化するため、式（Ｐ１−３）に示されるポリフェーズ表現の式の次数を、並列数で除した数にする。ここでは、式（Ｐ１−３）の次数は２であるから、この次数を、並列数２で除した数である１にする。具体的には、式（Ｐ１−３）におけるＥ０（ｚ２）の項（式（Ｐ２−１）参照）を、式（Ｐ２−２）に示すＥ０（ｚ）に変換する。また、式（Ｐ１−３）におけるＥ１（ｚ２）の項（式（Ｐ３−１）参照）を、式（Ｐ３−２）に示すＥ１（ｚ）に変換する。
【００５３】
図４中の式（Ｐ４−１）は、並列化２次ＦＩＲフィルタ２００の伝達関数Ｈ（ｚ）を示している。式（Ｐ４−１）は、式（Ｐ１−１）に示す多項式形式の伝達関数Ｈ（ｚ）を、ポリフェーズ表現による並列化のため、Ｅ０（ｚ）及びＥ１（ｚ）を用いた行列式形式に変換したものである。
【００５４】
図３中のブロック図は、式（Ｐ４−１）に従って構成された並列化ＦＩＲフィルタ（並列化ポリフェーズフィルタ）２００を示している。すなわち、並列化ＦＩＲフィルタ２００は、並列化されたポリフェーズフィルタからなる。
【００５５】
図３において、並列化ＦＩＲフィルタ２００は、第１分岐ブロック２５０及び第２分岐ブロック２６０を備える。第１分岐ブロック２５０は、０次演算ブロック２５５と、１次演算ブロック２５６と、を備える。
【００５６】
０次演算ブロック２５５は、入力信号Ａ２，Ａ４，Ａ６に対して、図３中の式（Ｐ２−２）に示すＥ０（ｚ）に従った演算を行う。１次演算ブロック１５６は、入力信号Ａ１，Ａ３，Ａ５に対して、図３中の式（Ｐ３−２）に示すＥ１（ｚ）に従った演算を行う。
【００５７】
第１分岐ブロック２５０は、０次演算ブロック２５５及び１次演算ブロック２５６の出力を加算する加算器２５７を備える。加算器２５７は、出力信号Ｂ２，Ｂ４，Ｂ６を出力する。
【００５８】
第２分岐ブロック２６０は、０次演算ブロック２６５と、１次演算ブロック２６６と、を備える。０次演算ブロック２６５は、入力信号Ａ１，Ａ３，Ａ５に対して、図３中の式（Ｐ２−２）に示すＥ０（ｚ）に従った演算を行う。１次演算ブロック１６６は、遅延素子２６１により遅延した入力信号Ａ２，Ａ４，Ａ６に対して、図３中の式（Ｐ３−２）に示すＥ１（ｚ）に従った演算を行う。
【００５９】
第２分岐ブロック２６０は、０次演算ブロック２６５及び１次演算ブロック２６６の出力を加算する加算器２６７を備える。加算器２６７は、出力信号Ｂ１，Ｂ３，Ｂ５を出力する。図３中の式（Ｐ４−２）は、入力信号Ａ１，Ａ２から出力信号Ｂ１，Ｂ２を演算する例を示している。
【００６０】
以上のように、ＦＩＲフィルタは、ポリフェーズ表現による並列化が可能である。しかし、ＩＩＲフィルタは、ＦＩＲフィルタと同じようにはポリフェーズ表現することはできない。すなわち、図５中の式（Ｐ１１−１）に示すように、ＩＩＲフィルタの伝達関数Ｈ（ｚ）は、分母多項式Ｄ（ｚ）及び分子多項式Ｎ（ｚ）を含む形式である。これは、ＩＩＲフィルタが、フィードバックループを有するためである。分母多項式Ｄ（ｚ）及び分子多項式Ｎ（ｚ）を含む伝達関数Ｈ（ｚ）は、そのままの形では、式（Ｐ１−３）に示すポリフェーズ表現に変換することができない。つまり、ＩＩＲフィルタの伝達関数Ｈ（ｚ）は、そのままの形では、ポリフェーズ表現不可である。
【００６１】
本実施形態では、ＩＩＲフィルタの伝達関数Ｈ（ｚ）を、ポリフェーズ表現に変換するため、補助多項式Ｐ（ｚ）を導入する。補助多項式Ｐ（ｚ）は、分母多項式Ｄ（ｚ）及び分子多項式Ｎ（ｚ）と同じ次数を持つ多項式である。
【００６２】
補助多項式Ｐ（ｚ）を導入すると、式（Ｐ１１−１）で示されるＩＩＲフィルタ伝達関数Ｈ（ｚ）は、式（Ｐ１２−１）及び式（Ｐ１２−２）に示すように変換される。式（Ｐ１２−１）及び式（Ｐ１２−２）の分母をＱ（ｚ２）で表すことができれば、式（Ｐ１２−２）は、式（Ｐ１２−３）の表現に変換可能である。そして、式（Ｐ１２−３）は、式（Ｐ１２−４）に変換できる。式（Ｐ１２−４）は、式（Ｐ１２−５）に示すポリフェーズ表現と等価である。
【００６３】
したがって、式（Ｐ１２−１）Ｄ（ｚ）Ｐ（ｚ）の分母をＱ（ｚ２）で表すことができれば、ＩＩＲフィルタ伝達関数Ｈ（ｚ）は、ポリフェーズ表現可能となる。ここで、Ｑ（ｚ２）は、ｚ２の多項式表現である。すなわち、Ｑ（ｚ２）に含まれる各項におけるｚの次数Ｎは、並列数である２の倍数（Ｎ＝０，−２，−４，・・）のみである。
【００６４】
つまり、Ｄ（ｚ）Ｐ（ｚ）の分母（図６の式Ｐ（１３−１）参照）を、Ｑ（ｚ２）で表すには、Ｄ（ｚ）Ｐ（ｚ）の分母が、ｚ０の項、ｚ−２の項、ｚ−４の項のみを備えていればよい。したがって、式Ｐ（１３−１）を展開した式（Ｐ１３−２）における複数の項Ｔ０，Ｔ１，Ｔ２，Ｔ３，Ｔ４のうち、ｚ−１の項である項Ｔ１及びｚ−３の項である項Ｔ３は、不要であり、ゼロになるべきである。式（Ｐ１４−１）及び式（Ｐ１４−２）は、項Ｔ１及び項Ｔ３が０になるための条件を示している。よって、項Ｔ１及び項Ｔ３がゼロになるためには、補助多項式Ｐ（ｚ）に含まれる係数ｐ１，ｐ２が、式（Ｐ１４−３）及び式（Ｐ１４−４）を満たせばよい。
【００６５】
なお、以上は、２並列化のために補助多項式Ｐ（ｚ）が満たすべき条件である。３並列化の場合には、Ｄ（ｚ）Ｐ（ｚ）を展開した多項式が、ｚの次数Ｎが３の倍数（０，−３，−６，・・・）である項のみとなるように補助多項式Ｐ（ｚ）が決定される。４並列化の場合には、Ｄ（ｚ）Ｐ（ｚ）を展開した多項式が、ｚの次数Ｎが４の倍数（０，−４，−８，・・・）である項のみとなるように補助多項式Ｐ（ｚ）が決定される。また、８並列化の場合には、Ｄ（ｚ）Ｐ（ｚ）を展開した多項式が、ｚの次数Ｎが８の倍数（０，−８，−１６，・・・）である項のみとなるように補助多項式Ｐ（ｚ）が決定される、
【００６６】
式（Ｐ１４−３）及び式（P１４−４）より、補助多項式Ｐ（ｚ）は、式（Ｐ１４−５）に示すように、分母多項式Ｄ（ｚ）における係数ａを用いて表される。ここで、並列数が２のべき乗（２，４，８，・・・）である場合には、補助多項式Ｐ（ｚ）は、分母多項式Ｄ（ｚ）における奇数次の係数ａ１の符号反転に相当する。したがって、２のべき乗の並列化のための補助多項式Ｐ（ｚ）は、分母多項式Ｄ（ｚ）に含まれる１又は複数の奇数次の係数ａ１，ａ３，・・・を符号反転することで容易に得られる。
【００６７】
式（Ｐ１４−５）に示すＰ（ｚ）より、式Ｐ（１２−１）の分母Ｄ（ｚ）Ｐ（ｚ）は、式（Ｐ１５）のように表される。式（Ｐ１５）は、ｚ２の多項式表現であるＱ（ｚ２）になっている。
【００６８】
図７は、並列化されたポリフェーズ表現のためのＥ０（ｚ２），Ｅ１（ｚ２），Ｅ０（ｚ），Ｅ１（ｚ）の導出を示している。式（Ｐ１４−３）及び式（Ｐ１４−４）を、式（Ｐ１２−１）の分子Ｎ（ｚ）Ｐ（ｚ）に代入すると、図７中の式（Ｐ１６−１）が得られる。式（Ｐ１６−１）を式（１６−２）に対応つけると、Ｅ０（ｚ２）は式（Ｐ１６−３）によって表され、Ｅ１（ｚ２）は式（Ｐ１６−４）によって表される。
【００６９】
並列化のため、Ｅ０（ｚ２）のＥ１（ｚ２）におけるｚの次数を１／２にすることで、式（Ｐ１６−５）に示すＥ０（ｚ）と、式（Ｐ１６−５）に示すＥ０（ｚ）と、が得られる。
【００７０】
したがって、式（Ｐ１２−４）に示すＩＩＲフィルタのポリフェーズ表現は、図８中の式（Ｐ１７−１）に示すような行列式形式に変換することで、並列化ポリフェーズフィルタになる。式（Ｐ１７−１）に示すＩＩＲフィルタ伝達関数Ｈ（ｚ）は、Ｑ（ｚ），Ｅ０（ｚ）及びＥ１（ｚ）によって表される。
【００７１】
式（Ｐ１７−１）を変形すると式（Ｐ１７−２）が得られる。図３及び図８に示す並列化ＩＩＲフィルタ１００のブロック図は、式（Ｐ１７−２）に従ったものである。式（Ｐ１７−２）によると、Ｅ０（ｚ）及びＥ１（ｚ）それぞれに対する１／Ｑ（ｚ）の演算を、補助演算ブロック１５８，１６８によりまとめて行えるため、演算負荷が小さくなる。なお、１／Ｑ（ｚ）の演算は、０次演算ブロック１５５，１６５及び１次演算ブロック１５６，１６６において行ってもよい。
【００７２】
図９は、補助多項式の例を示している。図９の式（Ｐ１８−１）は、２並列のための補助多項式Ｐ１（ｚ）を示し、式（Ｐ１８−２）は、４並列のための補助多項式Ｐ２（ｚ）を示し、式（Ｐ１８−３）は、８並列のための補助多項式Ｐ３（ｚ）を示している。
【００７３】
［フィルタ回路の変形例（フィルタの連接）］
【００７４】
図１０は、フィルタ回路１００の変形例を示している。図１０に示すフィルタ回路１００は、第１並列化フィルタ１００Ａと、第２並列化フィルタ４００とが、連接されている。第１並列化フィルタ１００Ａ及び第２並列化フィルタ４００それぞれは、２倍アップサンプリングに対応している。つまり、第１並列化フィルタ１００Ａは、２倍のアップサンプリングを行い、第２並列化フィルタ４００も、２倍のアップサンプリングを行う。図１０のフィルタ回路１００は、全体として、４倍のアップサンプリングに対応している。複数のフィルタ１００Ａ，４００の連接により、高速化が可能である。
【００７５】
ここで、図１に示すデジタルフィルタ装置１０が、２倍アップサンプリングをする場合、２つのデジタルフィルタ装置１０を連接することでも４倍のアップサンプリングが実現できる。つまり、１段目のデジタルフィルタ装置１０によって２倍のアップサンプリングをし、２段目のデジタルフィルタ装置１０によってさらに２倍にアップサンプリングすることで、合計で４倍のアップサンプリングが実現できる。
しかし、２つのデジタルフィルタ装置１０を連接する場合、２段目のデジタルフィルタ装置１０は、２倍にアップサンプリングされた直列信号を入力として受け付ける。このため、１段目のデジタルフィルタと２段目のデジタルフィルタとの間は、直列信号の受け渡しとなり、高速化への対応が必要となる。このように、複数のデジタルフィルタ装置１０の連接は、高速化への対応を困難にする。
【００７６】
図１１は、２つのデジタルフィルタ装置１０の連接を、デジタルフィルタ装置１０とそれぞれ等価である回路９００Ａ，９００Ｂの連接によって表現している。回路９００Ａは、アップサンプリング部９０１Ａ及びデジタルフィルタ部９０２Ａを備える。回路９００Ｂは、アップサンプリング部９０１Ｂ及びデジタルフィルタ部９０２Ｂを備える。図１１に示すように、回路９００Ａ，９００Ｂ間は、直列信号Ａ１，Ａ３，Ａ５，Ａ７，Ａ９，Ａ１１の受け渡しとなる。
【００７７】
これに対して、図１０に示すフィルタ回路１００は、フィルタ１００Ａ，４００の連接によって、並列数を多くしてアップサンプリングの倍率を大きくしつつ、連接される複数のフィルタ１００Ａ，４００同士の動作速度が一定に保たれる。
【００７８】
図１０に示すフィルタ回路１００は、第１並列化フィルタ１００Ａの並列出力を、並列信号のまま、第２並列化フィルタ４００の入力へ与える。複数のフィルタ１００Ａ，４００間の受け渡しが並列信号であるため、複数のフィルタ１００Ａ，４００の動作速度を同じにすることができる。また、図１０に示すフィルタ回路１００では、フィルタ１００Ａ，４００間に、パラレル／シリアル変換器１２０を設ける必要がない。
【００７９】
第１並列化フィルタ１００Ａは、１入力２出力（Ｎ＝１，Ｍ＝２）の並列化ＩＩＲフィルタである。第１並列化フィルタ１００Ａは、図２に示すフィルタ回路１００と同様の構成を有している。すなわち、第１並列化フィルタ１００Ａは、並列化されたポリフェーズフィルタを備える並列化ＩＩＲフィルタである。第１並列化フィルタ１００Ａは、２並列化して構成されている。第１並列化フィルタ１００Ａは、２倍のアップサンプリングに対応している。
【００８０】
図１０において、第１並列化フィルタ１００Ａの入力ポート１０２には、直列入力信号Ｃ１，Ｃ５，Ｃ９が与えられる。第１出力ポート１０３は、出力信号Ａ３，Ａ７，Ａ１１を出力し、第２出力ポート１０４は、出力信号Ａ１，Ａ５，Ａ９を出力する。
【００８１】
第２並列化フィルタ４００は、２入力４出力（Ｎ＝２，Ｍ＝４）の並列化ＩＩＲフィルタである。第２並列化フィルタは、２つの入力ポート４０２，４０４と、４つの出力ポート４０５，４０６，４０７，４０８と、を備える。
【００８２】
入力ポート４０２は、出力信号Ａ３，Ａ７，Ａ１１が与えられるように第１並列化フィルタ１００Ａの第１出力ポート１０３に接続されている。入力ポート４０３は、出力信号Ａ１，Ａ５，Ａ９が与えられるように第１並列化フィルタ１００Ａの第２出力ポート１０４に接続されている。したがって、第１並列化フィルタ１００Ａの出力は、並列信号のまま、第２並列化フィルタ４００に与えられる。
【００８３】
４つの出力ポート４０５，４０６，４０７，４０８とは、出力信号を並列に出力する。第１出力ポート４０５は、出力信号Ｂ４，Ｂ８，Ｂ１２を出力し、第２出力ポート４０６は、出力信号Ｂ３，Ｂ７，Ｂ１１を出力し、第３出力ポート４０７は、出力信号Ｂ２，Ｂ６，Ｂ１０を出力し、第４出力ポート４０８は、出力信号Ｂ１，Ｂ５，Ｂ９を出力する。
【００８４】
パラレル／シリアル変換器１２０（図１０では省略）は、第２並列化フィルタ４００の４並列の信号を直列に変換する。パラレル／シリアル変換器１２０は、直列の出力信号Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，Ｂ７，Ｂ８，Ｂ９，Ｂ１０，Ｂ１１を出力する。
【００８５】
第１並列化フィルタ１００Ａ及び第２並列化フィルタ４００の動作レートは、入力信号Ｃ１，Ｃ５，Ｃ９等のサンプリングレートと同じでよい。つまり、入力信号Ｃ１，Ｃ５，Ｃ９のサンプリングレートがｆ［ｓ／ｓ］であれば、第１並列化フィルタ１００Ａ及び第２並列化フィルタ４００の動作レートは、ｆ［ｓ／ｓ］でよい。直列の出力信号Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，Ｂ７，Ｂ８，Ｂ９，Ｂ１０，Ｂ１１のサンプリングレートは、４ｆ［ｓ／ｓ］になる。
【００８６】
図１０に示す第２並列化フィルタ４００は、並列化されたポリフェーズフィルタを備える並列化ＩＩＲフィルタである。第２並列化フィルタ４００は、４並列化して構成されている。第２並列化フィルタ４００は、２倍のアップサンプリングに対応している。
【００８７】
図１０に示す第２並列化フィルタ４００は、図１２に示す並列化フィルタ４００と機能的に等価な並列化ＩＩＲフィルタであり、図１２に示すフィルタ４００から不要な要素を除去することで得られる。図１０に示す第２並列化フィルタ４００を設計するには、図１２に示すフィルタ４００を想定することが有益であるため、以下では、まず、図１２に示すフィルタ４００を説明し、その後、図１０に示す第２並列化フィルタ４００を説明する。
【００８８】
図１２に示すフィルタ４００は、４並列（Ｍ並列）のＩＩＲフィルタである。ＩＩＲフィルタ４００は、４個（Ｍ個）の分岐ブロック４１０，４２０，４３０，４４０を有する。第１分岐ブロック４１０は、０次演算ブロック４１０Ａ，１次演算ブロック４１０Ｂ，２次演算ブロック４１０Ｃ及び３次演算ブロック４１０Ｄを有する。
【００８９】
フィルタ４００は、入力信号Ａ４，Ａ８，Ａ１２が入力される第１入力ポート４０１と、入力信号Ａ３，Ａ７，Ａ１１が入力される第２入力ポート４０２と、入力信号Ａ２，Ａ６，Ａ１０が入力される第３入力ポート４０３と、入力信号Ａ１，Ａ５，Ａ９が入力される第４入力ポート４０４と、を備える。
【００９０】
入力信号Ａ４，Ａ８，Ａ１２は、複数の分岐ブロック４１０，４２０，４３０，４４０それぞれに与えられる。入力信号Ａ３，Ａ７，Ａ１１も、複数の分岐ブロック４１０，４２０，４３０，４４０それぞれに与えられる。入力信号Ａ２，Ａ６，Ａ１０も複数の分岐ブロック４１０，４２０，４３０，４４０それぞれに与えられる。入力信号Ａ１，Ａ５，Ａ９も複数の分岐ブロック４１０，４２０，４３０，４４０それぞれに与えられる。
【００９１】
第１分岐ブロック４１０は、出力信号Ｂ４，Ｂ８，Ｂ１２が出力される第１出力ポート４０５を備える。第２分岐ブロック４２０は、出力信号Ｂ３，Ｂ７，Ｂ１１が出力される第２出力ポート４０６を備える。第３分岐ブロック４３０は、出力信号Ｂ２，Ｂ６，Ｂ１０が出力される第３出力ポート４０７を備える。第４分岐ブロック４４０は、出力信号Ｂ１，Ｂ５，Ｂ９が出力される第４出力ポート４０８を備える。
第１分岐ブロック４１０は、４個の演算ブロック４１０Ａ、４１０Ｂ，４１０Ｃ，４１０Ｄの出力を加算する加算器４１７と、補助演算ブロック４１８と、を備える。補助演算ブロック４１８は、加算器４１７の出力が与えられ、１／Ｑ（ｚ）を演算する。
【００９２】
第２、第３、及び第４分岐ブロック４２０，４３０，４４０も、第１分岐ブロック４１０と同様の構成を有する。他の分岐ブロック４２０，４３０，４４０へは、適宜、遅延素子４１１Ａ，４１１Ｂ，４１１Ｃを介して、入力信号が与えられる。
【００９３】
図１０において、実際に、第１並列化フィルタ１００Ａから第２並列化フィルタ４００に与えられる信号は、第２入力ポート４０２から入力される入力信号Ａ３，Ａ７，Ａ１１と、第４入力ポート４０４から入力される信号Ａ１，Ａ５，Ａ９であり、図１２に示す信号Ａ４，Ａ８，Ａ１２及び信号Ａ２，Ａ６，Ａ１０は、第２並列化フィルタ４００に与えられない。したがって、入力信号Ａ４，Ａ８，Ａ１２が入力される第１入力ポート４０１と、入力信号Ａ２，Ａ６，Ａ１０が入力される第３入力ポート４０３とは、不要であり、第２入力ポート４０２及び第４入力ポート４０４に相当する入力ポート４０２，４０４があればよい。
【００９４】
また、入力信号Ａ４，Ａ８，Ａ１２及び入力信号Ａ２，Ａ６，Ａ１０は、全て０であることから、図１２において、入力信号Ａ４，Ａ８，Ａ１２又は入力信号Ａ２，Ａ６，Ａ１０を用いた演算を行うブロック４１０Ａ，４１０Ｃ，４１１Ａ，４１１Ｃ，４１７等も不要である（図１０参照）。
【００９５】
図１３は、図１２のフィルタ４００から図１０のフィルタ４００を得るための式の変形を示している。図１３中の式（Ｐ２０−１）及び式（Ｐ２０−２）は、図１２に示すフィルタ４００の伝達関数Ｈ（ｚ）を示している。なお、図１３の式では、１／Ｑ（ｚ）の演算が省略されている。
【００９６】
２倍アップサンプリングの場合、式（Ｐ２０−１）及び式（Ｐ２０−２）から得られる式（Ｐ２１）において、Ａ２，Ａ４は、０になる。したがって、式（Ｐ２１）は、式（Ｐ２２）に示すようになる。このとき、伝達関数Ｈ（ｚ）を表す行列の１列目及び３列目は、０が乗じられるため、不要である。よって、式（Ｐ２２）を整理すると、式（Ｐ２３）が得られる。式（Ｐ２３）は、図１０に示す第２並列化フィルタ４００に対応している。
【００９７】
なお、図１０に示すフィルタ回路１００は、２倍アップサンプリング機能を有する第１並列化フィルタ１００Ａの後段に、２倍アップサンプリング機能を有する第２並列化フィルタ４００を連接したが、これに限られない。例えば、２倍アップサンプリング機能を有する第１並列化フィルタ１００Ａの後段に、８倍アップサンプリング機能を有する第２並列化フィルタ４００を連接してもよい。この場合、１６倍のアップサンプリングが実現できる。
【００９８】
８倍アップサンプリング機能を有する第２並列化フィルタ４００は、２入力８出力（Ｎ＝２，Ｍ＝８）の並列化ＩＩＲフィルタとして構成できる。２入力８出力の並列化ＩＩＲフィルタは、ポリフェーズ表現による８入力８出力の並列化ＩＩＲフィルタをベースに設計できる。
【００９９】
［付記］
【０１００】
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味、及び範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１０１】
１０      ：デジタルフィルタ装置
１００    ：フィルタ回路
１００Ａ  ：第１並列化フィルタ
１０１    ：第１入力ポート
１０２    ：第２入力ポート
１０３    ：第１出力ポート
１０４    ：第２出力ポート
１１０    ：パラレル変換器
１２０    ：シリアル変換器
１２１    ：第１入力ポート
１２２    ：第２入力ポート
１２３    ：出力ポート
１５０    ：第１分岐ブロック
１５５    ：０次演算ブロック
１５６    ：１次演算ブロック
１５７    ：加算器
１５８    ：補助演算ブロック
１６０    ：第２分岐ブロック
１６１    ：遅延素子
１６５    ：０次演算ブロック
１６６    ：１次演算ブロック
１６７    ：加算器
１６８    ：補助演算ブロック
２００    ：並列化ＦＩＲフィルタ
２５０    ：第１分岐ブロック
２５５    ：０次演算ブロック
２５６    ：１次演算ブロック
２５７    ：加算器
２６０    ：第２分岐ブロック
２６１    ：遅延素子
２６５    ：０次演算ブロック
２６６    ：１次演算ブロック
２６７    ：加算器
４００    ：第２並列化フィルタ
４０１    ：第１入力ポート
４０２    ：第２入力ポート
４０３    ：第３入力ポート
４０４    ：第４入力ポート
４０５    ：第１出力ポート
４０６    ：第２出力ポート
４０７    ：第３出力ポート
４０８    ：第４出力ポート
４１０    ：第１分岐ブロック
４１０Ａ  ：０次演算ブロック
４１０Ｂ  ：１次演算ブロック
４１０Ｃ  ：２次演算ブロック
４１０Ｄ  ：３次演算ブロック
４１１Ａ  ：遅延素子
４１１Ｂ  ：遅延素子
４１１Ｃ  ：遅延素子
４１７    ：加算器
４１８    ：補助演算ブロック
４２０    ：第２分岐ブロック
４３０    ：第３分岐ブロック
４４０    ：第４分岐ブロック
９００    ：回路
９００Ａ  ：回路
９００Ｂ  ：回路
９０１    ：アップサンプリング部
９０１Ａ  ：アップサンプリング部
９０１Ｂ  ：アップサンプリング部
９０２    ：デジタルフィルタ部
９０２Ａ  ：デジタルフィルタ部
９０２Ｂ  ：デジタルフィルタ部
Ｄ（ｚ）  ：分母多項式
Ｎ（ｚ）  ：分子多項式
Ｐ（ｚ）  ：補助多項式
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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