(57)【要約】【課題】画素開口率の低下を抑制し得るアクティブマトリクス基板を提供する。【解決手段】  アクティブマトリクス基板は、酸化物半導体層を含むＴＦＴと、ＴＦＴを覆う層間絶縁層の上に配置された複数の画素電極、複数の共通電極部分を含む共通電極および複数の第１配線とを備え、ＴＦＴのソースおよびドレイン電極は、酸化物半導体層上に上部絶縁層を介して配置され、ソースおよびドレイン電極は、それぞれ、上部絶縁層に形成された開口部内で酸化物半導体層と電気的に接続され、ドレイン電極と画素電極の１つとを接続する第１コンタクト部と、共通電極部分の１つと第１配線の１つとを接続する第２コンタクト部とをさらに備え、基板の主面の法線方向から見たとき、第１コンタクト部は、ドレイン側開口部と少なくとも部分的に重なり、第２コンタクト部は、いずれかの画素領域に配置されたＴＦＴのソース側開口部と少なくとも部分的に重なっている。【選択図】図２Ｂ
2020076950.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素領域を含むアクティブマトリクス基板であって、
主面を有する基板と、
前記基板の前記主面に支持され、かつ、前記複数の画素領域のそれぞれに配置されたＴＦＴと
前記ＴＦＴを覆う層間絶縁層と、
前記層間絶縁層の上に配置された複数の画素電極と、
前記複数の画素電極の上、または前記複数の画素電極と前記層間絶縁層との間に、前記複数の画素電極と誘電体層を介して配置され、かつ、それぞれがタッチセンサ用の第１電極として機能し得る複数の共通電極部分を含む、共通電極と、
前記層間絶縁層の上に配置された複数のタッチセンサ用の第１配線と、
複数のソースバスラインを含むソースメタル層、および、複数のゲートバスラインを含むゲートメタル層と
を備え、
前記ＴＦＴは、酸化物半導体層と、前記ゲートメタル層内に形成されたゲート電極と、前記ゲート電極と前記酸化物半導体層との間に位置するゲート絶縁層と、前記ソースメタル層内に形成されたソース電極およびドレイン電極とを有し、
前記ソース電極および前記ドレイン電極は、前記酸化物半導体層上に上部絶縁層を介して配置され、前記ソース電極は前記上部絶縁層に形成されたソース側開口部内で前記酸化物半導体層の一部と電気的に接続され、前記ドレイン電極は前記上部絶縁層に形成されたドレイン側開口部内で前記酸化物半導体層の他の一部と電気的に接続され、
前記ドレイン電極と前記複数の画素電極の１つとを接続する第１コンタクト部と、前記複数の共通電極部分の１つと前記複数の第１配線の１つとを接続する第２コンタクト部とをさらに備え、
前記基板の前記主面の法線方向から見たとき、前記第１コンタクト部は、前記ドレイン側開口部と少なくとも部分的に重なっており、前記第２コンタクト部は、前記複数の画素領域のいずれかに配置された前記ＴＦＴの前記ソース側開口部と少なくとも部分的に重なっている、アクティブマトリクス基板。
【請求項２】
前記層間絶縁層は有機絶縁層を含み、
前記第２コンタクト部と前記ソース電極との間には、前記有機絶縁層が介在している、請求項１に記載のアクティブマトリクス基板。
【請求項３】
前記第１コンタクト部では、前記層間絶縁層を含む絶縁体に形成された第１コンタクトホール内で、前記ドレイン電極と前記複数の画素電極の前記１つとが接続され、
前記第２コンタクト部では、前記共通電極と前記複数の第１配線との間に介在する絶縁体に形成された第２コンタクトホール内で、前記複数の共通電極部分の前記１つと前記複数の第１配線の前記１つとが接続され、
前記基板の前記主面の法線方向から見たとき、前記第１コンタクトホールの底面と前記ドレイン側開口部の底面とが少なくとも部分的に重なり、前記第２コンタクトホールの底面と前記ソース側開口部の底面とが少なくとも部分的に重なっている、請求項１または２に記載のアクティブマトリクス基板。
【請求項４】
前記基板の前記主面の法線方向から見たとき、前記第１コンタクトホール、前記第２コンタクトホール、前記ソース側開口部および前記ドレイン側開口部の底面は、いずれも、前記複数のゲートバスラインとも前記ゲート電極とも重なっていない、請求項３に記載のアクティブマトリクス基板。
【請求項５】
前記基板の前記主面の法線方向から見たとき、前記第２コンタクトホールの底面と前記ソース側開口部の底面とが重なっている領域の面積Ｓｒの、前記第２コンタクトホールの底面の面積および前記ソース側開口部の底面の面積のうち小さい方の面積に対する割合Ｒは、３０％以上１００％以下である、請求項３または４に記載のアクティブマトリクス基板。
【請求項６】
前記基板の前記主面の法線方向から見たとき、前記第２コンタクトホールは、前記ソース側開口部の内側に位置する、請求項３から５のいずれかに記載のアクティブマトリクス基板。
【請求項７】
前記基板の前記主面の法線方向から見たとき、前記ソース側開口部は、前記第２コンタクトホールの内側に位置する、請求項３から５のいずれかに記載のアクティブマトリクス基板。
【請求項８】
前記ソース電極は、前記複数のソースバスラインのうち対応する１つのソースバスラインと一体的に形成されており、
前記基板の前記主面の法線方向から見たとき、前記ソース側開口部は、前記対応する１つのソースバスラインおよび前記ソース電極を含むソース導電部の内側に、前記対応する１つのソースバスラインの幅を２分する中央線の片側のみに配置され、前記第２コンタクトホールは、前記ソース導電部の内側において、前記中央線と重なるように配置されている、請求項３から５のいずれかに記載のアクティブマトリクス基板。
【請求項９】
前記基板の前記主面の法線方向から見たとき、前記第２コンタクトホールの底面と、前記ソース側開口部の底面とは交差している、請求項３から５のいずれかに記載のアクティブマトリクス基板。
【請求項１０】
前記複数の画素電極は、前記共通電極と前記層間絶縁層との間に配置されている、請求項１から９のいずれかに記載のアクティブマトリクス基板。
【請求項１１】
前記複数の第１配線のそれぞれは、前記複数の画素電極と同じ透明導電膜から形成された下部配線部と、金属膜から形成され、かつ、前記下部配線部の上面と接するように配置された上部配線部とを含む積層構造を有し、
前記下部配線部と前記上部配線部との間には絶縁層が設けられていない、請求項１０に記載のアクティブマトリクス基板。
【請求項１２】
前記複数の第１配線を覆う他の誘電体層をさらに備え、
前記画素電極は、前記他の誘電体層上に配置されており、
前記第２コンタクト部では、前記複数の共通電極部分の前記１つと前記複数の第１配線の前記１つとは、前記誘電体層および前記他の誘電体層に形成された第２コンタクトホール内で接続されており、前記第２コンタクトホールの側壁において前記誘電体層および前記他の誘電体層の側面は整合している、請求項１０に記載のアクティブマトリクス基板。
【請求項１３】
前記共通電極は、前記複数の画素電極と前記層間絶縁層との間に配置されている、請求項１から９のいずれかに記載のアクティブマトリクス基板。
【請求項１４】
前記複数の画素電極を含む画素電極層と前記共通電極を含む共通電極層との間に形成されたタッチ配線層をさらに含み、
前記複数の第１配線は、前記タッチ配線層内に形成されており、
前記共通電極層と前記タッチ配線層との間には下部誘電体層が配置され、前記タッチ配線層と前記画素電極層との間には上部誘電体層が配置されており、
前記第１コンタクト部において、前記複数の画素電極の前記１つは、前記層間絶縁層、前記下部誘電体層および前記上部誘電体層に形成された第１コンタクトホール内で、前記ドレイン電極と接続されている、請求項１３に記載のアクティブマトリクス基板。
【請求項１５】
前記層間絶縁層は、無機絶縁層と、前記無機絶縁層上に形成された有機絶縁層との積層構造を有し、
前記第１コンタクトホールの側壁の少なくとも一部において、前記上部誘電体層の側面と、前記下部誘電体層および前記無機絶縁層の少なくとも一方の側面とは整合している、請求項１４に記載のアクティブマトリクス基板。
【請求項１６】
前記ゲートメタル層は、前記酸化物半導体層の前記基板側に位置する、請求項１から１５のいずれかに記載のアクティブマトリクス基板。
【請求項１７】
前記ゲートメタル層は、前記酸化物半導体層と前記層間絶縁層との間に位置する、請求項１から１５のいずれかに記載のアクティブマトリクス基板。
【請求項１８】
前記基板の前記主面の法線方向から見たとき、前記酸化物半導体層は、前記複数のゲートバスラインの対応する１つのゲートバスラインを横切って延びており、前記ソース側開口部および前記ドレイン側開口部は、前記対応する１つのゲートバスラインの両側にそれぞれ位置する、請求項１から１７のいずれかに記載のアクティブマトリクス基板。
【請求項１９】
前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む、請求項１から１８のいずれかに記載のアクティブマトリクス基板。
【請求項２０】
前記基板の前記主面の法線方向から見たとき、前記第２コンタクト部および前記ソース側開口部は、前記複数のソースバスラインの１つと重なっている、請求項１から１９のいずれかに記載のアクティブマトリクス基板。
【請求項２１】
前記基板の前記主面の法線方向から見たとき、前記複数の第１配線は、前記複数のソースバスラインのうちの１つのソースバスライン上を、前記１つのソースバスラインに沿って延びている、請求項１から２０のいずれかに記載のアクティブマトリクス基板。
【請求項２２】
前記下部配線部の側面と前記上部配線部の側面とは整合している、請求項１１に記載のアクティブマトリクス基板。
【請求項２３】
前記ゲートメタル層は、前記酸化物半導体層と前記上部絶縁層との間に位置し、
前記ゲート絶縁層は、前記酸化物半導体層の一部上に配置され、前記ゲート電極は前記ゲート絶縁層上に配置されている、請求項１７に記載のアクティブマトリクス基板。
【請求項２４】
前記酸化物半導体層のうち、前記基板の前記主面の法線方向から見たとき、前記ゲート電極と重ならない部分は、前記ゲート電極と重なる部分よりも比抵抗の小さい低抵抗領域である、請求項２３に記載のアクティブマトリクス基板。
【請求項２５】
前記ＴＦＴは、前記酸化物半導体層の前記基板側に配置された遮光層または他のゲート電極をさらに有する、請求項１７、２３および２４のいずれかに記載のアクティブマトリクス基板。
【請求項２６】
請求項１から２５のいずれかに記載のアクティブマトリクス基板と、
前記アクティブマトリクス基板に対向するように配置された対向基板と、
前記アクティブマトリクス基板と前記対向基板との間に設けられた液晶層と
をさらに備える、タッチセンサ付き液晶表示装置。
【請求項２７】
タッチセンサ用の複数の第２電極をさらに備え、前記複数の第１電極および前記複数の第２電極の一方は複数のレシーバ電極であり、他方は複数のトランスミッタ電極である、請求項２６に記載のタッチセンサ付き液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス基板およびアクティブマトリクス基板を用いたタッチセンサ付き液晶表示装置に関する。
【背景技術】
【０００２】
近年、タッチセンサを備えた表示装置（以下、「タッチパネル」という）は、スマートフォン、タブレット型携帯端末等に広く利用されている。タッチセンサには、抵抗膜式、静電容量式、光学式など、種々の方式のものが知られている。静電容量式のタッチセンサでは、物体（例えば指）の接触または接近による静電容量の変化を電気的に検出することで、タッチ状態か否かを判別する。
【０００３】
静電容量方式のタッチセンサには、タッチセンサ用の電極と物体（例えば指）との間に生じる静電容量の変化を検知する自己容量方式と、タッチセンサ用の一対の電極（トランスミッタ電極とレシーバ電極）を用いて電界を発生させ、電極間の電界変化を検出する相互容量方式とがある。
【０００４】
また、タッチパネルには、外付け型（観察者側に配置された偏光板のさらに観察者側にタッチセンサを配置したもの）と、内蔵型とがある。内蔵型タッチパネルには、オンセル型タッチパネルとインセル型タッチパネルとがある。ここで、セルは表示セル（以下では、「表示パネル」という。）を指し、例えば、液晶表示パネルは、液晶層を間に介して互いに対向するように配置されたアクティブマトリクス基板（ＴＦＴ基板）と対向基板とを含み、偏光板を含まない。「インセル型」は、表示パネル内にタッチパネル機能を担う層を有するものをいう。一方、「オンセル型」は、タッチパネル機能を担う層が、表示パネルと偏光板との間（例えば対向基板と偏光板との間）に配置されているものをいう。また、タッチパネル機能を担う層を、表示パネル内と、表示パネルと偏光板との間とのそれぞれに配置した「ハイブリッド型」もある。内蔵型タッチパネルは、外付け型タッチパネルよりも薄型化、軽量化などに有利であり、光の透過率の高められるという利点を有している。
【０００５】
特許文献１および２は、Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ（ＦＦＳ）モードなどの横電界モードの液晶表示パネルを用いた内蔵型タッチパネルにおいて、アクティブマトリクス基板に設けられた共通電極を、タッチセンサ用の電極として利用することを開示している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１６−１２６３２１号公報
【特許文献２】特開２００９−２４４９５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
タッチセンサ付きの横電界モードの液晶表示パネルでは、アクティブマトリクス基板の表示領域に、各画素に配置される薄膜トランジスタ（以下、「ＴＦＴ」）および画素電極に加えて、タッチセンサ用の電極（以下、「センサ電極」）を兼ねる共通電極、および、タッチセンサの駆動用および／または検出用の配線（以下、「タッチ配線」と総称する）も設けられる。本発明者が検討したところ、このようなアクティブマトリクス基板においては、表示領域に、画素電極とＴＦＴのドレイン電極とを接続する画素コンタクト部に加えて、センサ電極とタッチ配線とを接続するタッチ配線コンタクト部も形成されるため、画素開口率が低下するおそれがある。
【０００８】
本発明の実施形態は、上記事情を鑑みてなされたものであり、その目的は、画素開口率の低下を抑制し得るアクティブマトリクス基板、および、そのようなアクティブマトリクス基板を用いたタッチセンサ付き液晶表示装置を提供することにある。
【課題を解決するための手段】
【０００９】
本明細書は、以下の項目に記載のアクティブマトリクス基板および液晶表示装置を開示している。
【００１０】
［項目１］
複数の画素領域を含むアクティブマトリクス基板であって、
主面を有する基板と、
前記基板の前記主面に支持され、かつ、前記複数の画素領域のそれぞれに配置されたＴＦＴと
前記ＴＦＴを覆う層間絶縁層と、
前記層間絶縁層の上に配置された複数の画素電極と、
前記複数の画素電極の上、または前記複数の画素電極と前記層間絶縁層との間に、前記複数の画素電極と誘電体層を介して配置され、かつ、それぞれがタッチセンサ用の第１電極として機能し得る複数の共通電極部分を含む、共通電極と、
前記層間絶縁層の上に配置された複数のタッチセンサ用の第１配線と、
複数のソースバスラインを含むソースメタル層、および、複数のゲートバスラインを含むゲートメタル層と
を備え、
前記ＴＦＴは、酸化物半導体層と、前記ゲートメタル層内に形成されたゲート電極と、前記ゲート電極と前記酸化物半導体層との間に位置するゲート絶縁層と、前記ソースメタル層内に形成されたソース電極およびドレイン電極とを有し、
前記ソース電極および前記ドレイン電極は、前記酸化物半導体層上に上部絶縁層を介して配置され、前記ソース電極は前記上部絶縁層に形成されたソース側開口部内で前記酸化物半導体層の一部と電気的に接続され、前記ドレイン電極は前記上部絶縁層に形成されたドレイン側開口部内で前記酸化物半導体層の他の一部と電気的に接続され、
前記ドレイン電極と前記複数の画素電極の１つとを接続する第１コンタクト部と、前記複数の共通電極部分の１つと前記複数の第１配線の１つとを接続する第２コンタクト部とをさらに備え、
前記基板の前記主面の法線方向から見たとき、前記第１コンタクト部は、前記ドレイン側開口部と少なくとも部分的に重なっており、前記第２コンタクト部は、前記複数の画素領域のいずれかに配置された前記ＴＦＴの前記ソース側開口部と少なくとも部分的に重なっている、アクティブマトリクス基板。
【００１１】
［項目２］
前記層間絶縁層は有機絶縁層を含み、
前記第２コンタクト部と前記ソース電極との間には、前記有機絶縁層が介在している、項目１に記載のアクティブマトリクス基板。
【００１２】
［項目３］
前記第１コンタクト部では、前記層間絶縁層を含む絶縁体に形成された第１コンタクトホール内で、前記ドレイン電極と前記複数の画素電極の前記１つとが接続され、
前記第２コンタクト部では、前記共通電極と前記複数の第１配線との間に介在する絶縁体に形成された第２コンタクトホール内で、前記複数の共通電極部分の前記１つと前記複数の第１配線の前記１つとが接続され、
前記基板の前記主面の法線方向から見たとき、前記第１コンタクトホールの底面と前記ドレイン側開口部の底面とが少なくとも部分的に重なり、前記第２コンタクトホールの底面と前記ソース側開口部の底面とが少なくとも部分的に重なっている、項目１または２に記載のアクティブマトリクス基板。
【００１３】
［項目４］
前記基板の前記主面の法線方向から見たとき、前記第１コンタクトホール、前記第２コンタクトホール、前記ソース側開口部および前記ドレイン側開口部の底面は、いずれも、前記複数のゲートバスラインとも前記ゲート電極とも重なっていない、項目３に記載のアクティブマトリクス基板。
【００１４】
［項目５］
前記基板の前記主面の法線方向から見たとき、前記第２コンタクトホールの底面と前記ソース側開口部の底面とが重なっている領域の面積Ｓｒの、前記第２コンタクトホールの底面の面積および前記ソース側開口部の底面の面積のうち小さい方の面積に対する割合Ｒは、３０％以上１００％以下である、項目３または４に記載のアクティブマトリクス基板。
【００１５】
［項目６］
前記基板の前記主面の法線方向から見たとき、前記第２コンタクトホールは、前記ソース側開口部の内側に位置する、項目３から５のいずれかに記載のアクティブマトリクス基板。
【００１６】
［項目７］
前記基板の前記主面の法線方向から見たとき、前記ソース側開口部は、前記第２コンタクトホールの内側に位置する、項目３から５のいずれかに記載のアクティブマトリクス基板。
【００１７】
［項目８］
前記ソース電極は、前記複数のソースバスラインのうち対応する１つのソースバスラインと一体的に形成されており、
前記基板の前記主面の法線方向から見たとき、前記ソース側開口部は、前記対応する１つのソースバスラインおよび前記ソース電極を含むソース導電部の内側に、前記対応する１つのソースバスラインの幅を２分する中央線の片側のみに配置され、前記第２コンタクトホールは、前記ソース導電部の内側において、前記中央線と重なるように配置されている、項目３から５のいずれかに記載のアクティブマトリクス基板。
【００１８】
［項目９］
前記基板の前記主面の法線方向から見たとき、前記第２コンタクトホールの底面と、前記ソース側開口部の底面とは交差している、項目３から５のいずれかに記載のアクティブマトリクス基板。
【００１９】
［項目１０］
前記複数の画素電極は、前記共通電極と前記層間絶縁層との間に配置されている、項目１から９のいずれかに記載のアクティブマトリクス基板。
【００２０】
［項目１１］
前記複数の第１配線のそれぞれは、前記複数の画素電極と同じ透明導電膜から形成された下部配線部と、金属膜から形成され、かつ、前記下部配線部の上面と接するように配置された上部配線部とを含む積層構造を有し、
前記下部配線部と前記上部配線部との間には絶縁層が設けられていない、項目１０に記載のアクティブマトリクス基板。
【００２１】
［項目１２］
前記複数の第１配線を覆う他の誘電体層をさらに備え、
前記画素電極は、前記他の誘電体層上に配置されており、
前記第２コンタクト部では、前記複数の共通電極部分の前記１つと前記複数の第１配線の前記１つとは、前記誘電体層および前記他の誘電体層に形成された第２コンタクトホール内で接続されており、前記第２コンタクトホールの側壁において前記誘電体層および前記他の誘電体層の側面は整合している、項目１０に記載のアクティブマトリクス基板。
【００２２】
［項目１３］
前記共通電極は、前記複数の画素電極と前記層間絶縁層との間に配置されている、項目１から９のいずれかに記載のアクティブマトリクス基板。
【００２３】
［項目１４］
前記複数の画素電極を含む画素電極層と前記共通電極を含む共通電極層との間に形成されたタッチ配線層をさらに含み、
前記複数の第１配線は、前記タッチ配線層内に形成されており、
前記共通電極層と前記タッチ配線層との間には下部誘電体層が配置され、前記タッチ配線層と前記画素電極層との間には上部誘電体層が配置されており、
前記第１コンタクト部において、前記複数の画素電極の前記１つは、前記層間絶縁層、前記下部誘電体層および前記上部誘電体層に形成された第１コンタクトホール内で、前記ドレイン電極と接続されている、項目１３に記載のアクティブマトリクス基板。
【００２４】
［項目１５］
前記層間絶縁層は、無機絶縁層と、前記無機絶縁層上に形成された有機絶縁層との積層構造を有し、
前記第１コンタクトホールの側壁の少なくとも一部において、前記上部誘電体層の側面と、前記下部誘電体層および前記無機絶縁層の少なくとも一方の側面とは整合している、項目１４に記載のアクティブマトリクス基板。
【００２５】
［項目１６］
前記ゲートメタル層は、前記酸化物半導体層の前記基板側に位置する、項目１から１５のいずれかに記載のアクティブマトリクス基板。
【００２６】
［項目１７］
前記ゲートメタル層は、前記酸化物半導体層と前記層間絶縁層との間に位置する、項目１から１５のいずれかに記載のアクティブマトリクス基板。
【００２７】
［項目１８］
前記基板の前記主面の法線方向から見たとき、前記酸化物半導体層は、前記複数のゲートバスラインの対応する１つのゲートバスラインを横切って延びており、前記ソース側開口部および前記ドレイン側開口部は、前記対応する１つのゲートバスラインの両側にそれぞれ位置する、項目１から１７のいずれかに記載のアクティブマトリクス基板。
【００２８】
［項目１９］
前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む、項目１から１８のいずれかに記載のアクティブマトリクス基板。
【００２９】
［項目２０］
前記基板の前記主面の法線方向から見たとき、前記第２コンタクト部および前記ソース側開口部は、前記複数のソースバスラインの１つと重なっている、項目１から１９のいずれかに記載のアクティブマトリクス基板。
【００３０】
［項目２１］
前記基板の前記主面の法線方向から見たとき、前記複数の第１配線は、前記複数のソースバスラインのうちの１つのソースバスライン上を、前記１つのソースバスラインに沿って延びている、項目１から２０のいずれかに記載のアクティブマトリクス基板。
【００３１】
［項目２２］
前記下部配線部の側面と前記上部配線部の側面とは整合している、項目１１に記載のアクティブマトリクス基板。
【００３２】
［項目２３］
前記ゲートメタル層は、前記酸化物半導体層と前記上部絶縁層との間に位置し、
前記ゲート絶縁層は、前記酸化物半導体層の一部上に配置され、前記ゲート電極は前記ゲート絶縁層上に配置されている、項目１７に記載のアクティブマトリクス基板。
【００３３】
［項目２４］
前記酸化物半導体層のうち、前記基板の前記主面の法線方向から見たとき、前記ゲート電極と重ならない部分は、前記ゲート電極と重なる部分よりも比抵抗の小さい低抵抗領域である、項目２３に記載のアクティブマトリクス基板。
【００３４】
［項目２５］
前記ＴＦＴは、前記酸化物半導体層の前記基板側に配置された遮光層または他のゲート電極をさらに有する、項目１７、２３および２４のいずれかに記載のアクティブマトリクス基板。
【００３５】
［項目２６］
項目１から２５のいずれかに記載のアクティブマトリクス基板と、
前記アクティブマトリクス基板に対向するように配置された対向基板と、
前記アクティブマトリクス基板と前記対向基板との間に設けられた液晶層と
をさらに備える、タッチセンサ付き液晶表示装置。
【００３６】
［項目２７］
タッチセンサ用の複数の第２電極をさらに備え、前記複数の第１電極および前記複数の第２電極の一方は複数のレシーバ電極であり、他方は複数のトランスミッタ電極である、項目２６に記載のタッチセンサ付き液晶表示装置。
【発明の効果】
【００３７】
本発明の実施形態によると、画素開口率の低下を抑制し得るアクティブマトリクス基板、および、そのようなアクティブマトリクス基板を用いたタッチセンサ付き液晶表示装置が提供される。
【図面の簡単な説明】
【００３８】
【図１Ａ】第１の実施形態のタッチパネル１００１の上面図である。
【図１Ｂ】第１の実施形態のタッチパネル１００１の断面図である。
【図２Ａ】アクティブマトリクス基板１０１の表示領域の一部を示す平面図である。
【図２Ｂ】アクティブマトリクス基板１０１の画素領域の一部を示す断面図である。
【図３Ａ】参考例１のコンタクト部の配置を示す平面図である。
【図３Ｂ】参考例２のコンタクト部の配置を示す平面図である。
【図３Ｃ】実施例１のコンタクト部の配置を示す平面図である。
【図４】タッチ配線コンタクト部の第２コンタクトホールＣＨｔとソースコンタクト部のソース側開口部１１ｓとの重なり面積の割合Ｒを説明するための図である。
【図５Ａ】第２コンタクトホールＣＨｔとソース側開口部１１ｓとの配置関係を例示する平面図である。
【図５Ｂ】第２コンタクトホールＣＨｔとソース側開口部１１ｓとの他の配置関係を例示する平面図である。
【図５Ｃ】第２コンタクトホールＣＨｔとソース側開口部１１ｓとのさらに他の配置関係を例示する平面図である。
【図５Ｄ】第２コンタクトホールＣＨｔとソース側開口部１１ｓとのさらに他の配置関係を例示する平面図である。
【図６Ａ】アクティブマトリクス基板１０１の製造方法の一例を示す工程断面図である。
【図６Ｂ】アクティブマトリクス基板１０１の製造方法の一例を示す工程断面図である。
【図６Ｃ】アクティブマトリクス基板１０１の製造方法の一例を示す工程断面図である。
【図６Ｄ】アクティブマトリクス基板１０１の製造方法の一例を示す工程断面図である。
【図６Ｅ】アクティブマトリクス基板１０１の製造方法の一例を示す工程断面図である。
【図６Ｆ】アクティブマトリクス基板１０１の製造方法の一例を示す工程断面図である。
【図６Ｇ】アクティブマトリクス基板１０１の製造方法の一例を示す工程断面図である。
【図６Ｈ】アクティブマトリクス基板１０１の製造方法の一例を示す工程断面図である。
【図６Ｉ】アクティブマトリクス基板１０１の製造方法の一例を示す工程断面図である。
【図６Ｊ】アクティブマトリクス基板１０１の製造方法の一例を示す工程断面図である。
【図６Ｋ】アクティブマトリクス基板１０１の製造方法の一例を示す工程断面図である。
【図７】アクティブマトリクス基板１０１の製造方法の一例を示すフローチャートである。
【図８Ａ】第１の実施形態における他のアクティブマトリクス基板１０２を例示する断面図である。
【図８Ｂ】第１の実施形態における他のアクティブマトリクス基板１０３を例示する断面図である。
【図８Ｃ】第１の実施形態における他のアクティブマトリクス基板１０４を例示する断面図である。
【図９Ａ】アクティブマトリクス基板１０４の製造方法の一例を示す工程断面図である。
【図９Ｂ】アクティブマトリクス基板１０４の製造方法の一例を示す工程断面図である。
【図９Ｃ】アクティブマトリクス基板１０４の製造方法の一例を示す工程断面図である。
【図９Ｄ】アクティブマトリクス基板１０４の製造方法の一例を示す工程断面図である。
【図９Ｅ】アクティブマトリクス基板１０４の製造方法の一例を示す工程断面図である。
【図９Ｆ】アクティブマトリクス基板１０４の製造方法の一例を示す工程断面図である。
【図１０】アクティブマトリクス基板１０４の製造方法の一例を示すフローチャートである。
【図１１Ａ】第２の誘電体層１８の仮開口部１８ｐ’および開口部１８ｐと、第１の誘電体層１７の開口部１７ｐとの配置関係を例示する平面図である。
【図１１Ｂ】第２の誘電体層１８の仮開口部１８ｐ’および開口部１８ｐと、第１の誘電体層１７の開口部１７ｐとの配置関係を例示する平面図である。
【図１２Ａ】アクティブマトリクス基板１０５の表示領域の一部を示す平面図である。
【図１２Ｂ】アクティブマトリクス基板１０５の画素領域の一部を示す断面図である。
【図１３Ａ】アクティブマトリクス基板１０５の製造方法の一例を示す工程断面図である。
【図１３Ｂ】アクティブマトリクス基板１０５の製造方法の一例を示す工程断面図である。
【図１３Ｃ】アクティブマトリクス基板１０５の製造方法の一例を示す工程断面図である。
【図１３Ｄ】アクティブマトリクス基板１０５の製造方法の一例を示す工程断面図である。
【図１４】アクティブマトリクス基板１０５の製造方法の一例を示すフローチャートである。
【図１５】他のアクティブマトリクス基板１０６を示す断面図である。
【図１６Ａ】アクティブマトリクス基板１０５の他の製造方法を示す工程断面図である。
【図１６Ｂ】アクティブマトリクス基板１０５の他の製造方法を示す工程断面図である。
【図１６Ｃ】アクティブマトリクス基板１０５の他の製造方法を示す工程断面図である。
【図１６Ｄ】アクティブマトリクス基板１０５の他の製造方法を示す工程断面図である。
【図１７】アクティブマトリクス基板１０５の他の製造方法を示すフローチャートである。
【図１８】第２の実施形態におけるさらに他のアクティブマトリクス基板１０７を示す断面図である。
【図１９】変形例のアクティブマトリクス基板を示す平面図である。
【発明を実施するための形態】
【００３９】
以下、本発明の実施形態によるアクティブマトリクス基板、および、タッチセンサ付き表示装置（以下、「タッチパネル」）をより具体的に説明する。以下の図面において、実質的に同じ機能を有する構成要素は、共通の参照符号で示し、その説明を省略することがある。
【００４０】
（第１の実施形態）
＜タッチパネル１００１の全体構造＞
まず、図面を参照しながら、横電界モード（例えばＦＦＳモード）の液晶表示パネルを用いたインセル型タッチパネルを例に、タッチパネルの全体構造の概略を説明する。図示する例では、タッチパネルは相互容量方式のタッチセンサを有するが、自己容量方式のタッチセンサを有してもよい。
【００４１】
図１Ａおよび図１Ｂは、それぞれ、第１の実施形態のタッチパネル１００１の上面図および断面図である。図１Ｂは、図１ＡにおけるＩｂ−Ｉｂ’線に沿った断面を示す。
【００４２】
タッチパネル１００１は、表示領域ＤＲと、表示領域ＤＲの周辺に位置する周辺領域ＦＲとを有する。図示していないが、表示領域ＤＲは、ｘ方向（第１方向）に略平行に延設された複数のゲートバスラインと、ｙ方向（第２方向）に略平行に延設された複数のソースバスラインと、ｘ方向およびｙ方向に２次元に配列された複数の画素（不図示）とを含む。ｙ方向は、ｘ方向と交差する方向であり、ｘ方向と直交していてもよい。
【００４３】
表示領域ＤＲは、さらに、２次元に配列された複数のタッチ検出単位ＴＵを含む。図示する例では、タッチ検出単位ＴＵはｘ方向およびｙ方向に２次元に配列されている。各タッチ検出単位ＴＵは、例えば、２以上の画素（不図示）に対応して配置されていてもよい。
【００４４】
一方、周辺領域ＦＲには、駆動回路を含む周辺回路、端子部などが設けられる。周辺領域ＦＲに、一部または全部の駆動回路を含む半導体チップ１２０が搭載されていてもよい。図示していないが、駆動回路は、ゲートドライバ、ソースドライバ、スキャンドライバおよび検出ドライバを含む。これらの駆動回路は、例えばアクティブマトリクス基板１０１に設けられている（実装または一体的に形成されている）。
【００４５】
タッチパネル１００１は、アクティブマトリクス基板１０１と、アクティブマトリクス基板１０１に対向するように配置された対向基板２０１と、アクティブマトリクス基板１０１および対向基板２０１の間に設けられた液晶層ＣＬとを有する。液晶層ＣＬは、アクティブマトリクス基板１０１および対向基板２０１の間に、シール材１１０によって封入されている。
【００４６】
タッチパネル１００１は、液晶層ＣＬに電圧を印加するための一対の電極と、タッチセンサ用の一対の電極とを有する。この例では、液晶層ＣＬに電圧を印加するための電極として、アクティブマトリクス基板１０１に、複数の画素電極ＰＥおよび共通電極ＣＥが設けられている。タッチセンサ用の電極として、タッチセンサの送信側電極であるトランスミッタ電極ＴＸ（１）〜ＴＸ（Ｍ）（以下、「トランスミッタ電極ＴＸ」と略すことがある。）と、タッチセンサの受信側電極であるレシーバ電極ＲＸ（１）〜ＲＸ（Ｎ）（以下、「レシーバ電極ＲＸ」と略すことがある。）とが設けられている。典型的には、アクティブマトリクス基板１０１および対向基板２０１のうち観察者側に配置された基板にレシーバ電極ＲＸ、非観察者側に配置された基板にトランスミッタ電極ＴＸが配置される。タッチパネル１００１の法線方向から見たとき、トランスミッタ電極ＴＸとレシーバ電極ＲＸとが交差する部分が、それぞれ、タッチ検出単位ＴＵとなる。ここでは、アクティブマトリクス基板１０１における共通電極ＣＥをトランスミッタ電極ＴＸとしても機能させている。
【００４７】
アクティブマトリクス基板１０１は、基板（例えばガラス基板）１と、基板１の液晶層ＣＬ側に形成された共通電極ＣＥおよび複数の画素電極ＰＥとを有する。画素電極ＰＥと共通電極ＣＥとは誘電体層を介して配置されている。図１では、画素電極ＰＥは共通電極ＣＥの液晶層ＣＬ側に配置されているが、共通電極ＣＥの基板１側に配置されていてもよい。画素電極ＰＥは、画素ごとに電気的に独立である。共通電極ＣＥは、間隔ＣＥｇを空けて配列された複数の共通電極部分ＣＥａを含んでいる。共通電極部分ＣＥａは、複数の画素に対応して配置されてもよい。この例では、ｘ方向に延びる共通電極部分ＣＥａが、間隔ＣＥｇを空けてｙ方向に配列されている。各共通電極部分ＣＥａは、トランスミッタ電極ＴＸを兼ねている。各共通電極部分ＣＥａは、タッチセンサ駆動用配線ＴＸＬを介して、不図示のスキャンドライバに接続されている。スキャンドライバは、例えば半導体チップ１２０に配置されていてもよい。
【００４８】
対向基板２０１は、基板（例えばガラス基板）２１と、基板２１の液晶層ＣＬ側に形成された複数のレシーバ電極ＲＸとを有している。この例では、ｙ方向に延びるレシーバ電極ＲＸが、間隔を空けてｘ方向に配列されている。レシーバ電極ＲＸは、複数の画素に対応して配置されてもよい。各レシーバ電極ＲＸは、タッチセンサ検出用配線ＲＸＬを介して検出ドライバに接続されている。検出ドライバは、例えば半導体チップ１２０に配置されていてもよい。各レシーバ電極ＲＸは、周辺領域ＦＲにおいて、アクティブマトリクス基板１０１と対向基板２０１との間に配置されたコンタクト柱１３０を介して、アクティブマトリクス基板１０１側に電気的に接続されていてもよい。
【００４９】
図１に示す例では、共通電極部分ＣＥａ（トランスミッタ電極ＴＸ）のそれぞれはｘ方向に延び、レシーバ電極ＲＸのそれぞれは、ｙ方向に延びているが、各共通電極部分ＣＥａはｙ方向に延び、各レシーバ電極ＲＸはｘ方向に延びていてもよい。
【００５０】
図示した例では、タッチパネル１００１は、相互容量方式のタッチセンサを備えるが、代わりに、自己容量方式のタッチセンサを備えていてもよい。この場合、共通電極ＣＥにおける複数の共通電極部分ＣＥａは、それぞれ、対応するタッチ検出単位ＴＵに配置され、自己容量を検出する電極として機能する。各共通電極部分ＣＥａは、タッチセンサ用の配線を介してドライバに電気的に接続される。相互容量方式および自己容量方式のタッチセンサの具体的な構造、駆動方法などは、例えば特開２０１８−５４８４号公報などに記載されており、公知であるので、詳細な説明を省略する。参考のために、特開２０１８−５４８４号公報の開示内容の全てを本明細書に援用する。
【００５１】
なお、本明細書では、アクティブマトリクス基板１０１に形成されたタッチセンサ用の電極（トランスミッタ電極ＴＸ、自己容量を検出する電極など）を、単に「センサ電極」または「第１電極」と呼び、センサ電極に電気的に接続されたタッチセンサ用の配線を「タッチ配線」または「第１配線」と呼ぶ。
【００５２】
＜アクティブマトリクス基板１０１の画素領域ＰＩＸの構造＞
次いで、アクティブマトリクス基板１０１の画素領域ＰＩＸの構造を説明する。「画素領域ＰＩＸ」は、タッチパネル１００１の各画素に対応する領域であり、単に「画素」と呼ぶこともある。
【００５３】
図２Ａは、アクティブマトリクス基板１０１の表示領域ＤＲの一部を示す拡大平面図であり、図２Ｂは、図２Ａに示すＩＩｂ−ＩＩｂ’線に沿った断面図である。
【００５４】
アクティブマトリクス基板１０１の表示領域ＤＲは、ｘ方向に延びるゲートバスラインＧＬと、ｙ方向に延びるソースバスラインＳＬと、ｘ方向およびｙ方向にマトリクス状に配列された複数の画素領域ＰＩＸとを有している。画素領域ＰＩＸはタッチパネル１００１における画素に対応する領域である。この例では、各画素領域ＰＩＸは、ゲートバスラインＧＬおよびソースバスラインＳＬによって画定されている。
【００５５】
各画素領域ＰＩＸは、基板１に支持されたＴＦＴ３０と、画素電極ＰＥと、共通電極ＣＥとを備える。共通電極ＣＥは、画素ごとに少なくとも１つのスリットまたは切り欠き部を有している。
【００５６】
ＴＦＴ３０は、例えばトップゲート型のＴＦＴである。この例では、ＴＦＴ３０は、基板１の主面１Ｓ上に配置された酸化物半導体層７と、酸化物半導体層７の一部上にゲート絶縁層９を介して配置されたゲート電極１０と、ソース電極８ｓおよびドレイン電極８ｄとを備える。酸化物半導体層７は、基板１の法線方向から見たとき、ゲート電極１０と重なるチャネル領域７ｃと、チャネル領域７ｃの両側にそれぞれ配置された第１領域７ｓおよび第２領域７ｄとを含む。第１領域７ｓおよび第２領域７ｄは、チャネル領域７ｃよりも比抵抗の小さい低抵抗領域であってもよい。
【００５７】
酸化物半導体層７の基板１側に、下部絶縁層５を介して配置された遮光層３をさらに備えてもよい。遮光層３は、基板１の主面１Ｓの法線方向から見たとき、チャネル領域７ｃと少なくとも部分的に重なるように配置されており、バックライト側からチャネル領域７ｃに向かう光を遮る機能を有する。なお、遮光層３は固定電位に接続されていてもよい。
【００５８】
酸化物半導体層７、ゲート絶縁層９およびゲート電極１０の上には、上部絶縁層１１が配置されている。ソース電極８ｓは、上部絶縁層１１上および上部絶縁層１１に形成された開口部（ソース側開口部）１１ｓ内に配置され、ソース側開口部１１ｓ内で酸化物半導体層７の一部（この例では第１領域７ｓの一部）と電気的に接続されている。同様に、ドレイン電極８ｄは、上部絶縁層１１上および上部絶縁層１１に形成された開口部（ドレイン側開口部）１１ｄ内に配置され、ドレイン側開口部１１ｄ内で酸化物半導体層７の他の一部（この例では第２領域７ｄの一部）と電気的に接続されている。ソース電極８ｓ、ドレイン電極８ｄは、それぞれ、酸化物半導体層７と直接接していてもよい。本明細書では、ソース電極８ｓと第１領域７ｓとの接続部を「ソースコンタクト部」、ドレイン電極８ｄと第２領域７ｄとの接続部を「ドレインコンタクト部」と呼ぶ。
【００５９】
ゲート電極１０は、対応するゲートバスラインＧＬに電気的に接続され、ソース電極８ｓは対応するソースバスラインＳＬに電気的に接続されている。ゲート電極１０はゲートバスラインＧＬと同一の層（ゲートメタル層）内に形成され、ソース電極８ｓおよびドレイン電極８ｄはソースバスラインＳＬと同一の層（ソースメタル層）内に形成されていてもよい。ドレイン電極８ｄは画素電極ＰＥと電気的に接続されている。本明細書では、ドレイン電極８ｄと画素電極ＰＥとの接続部を「画素コンタクト部」または「第１コンタクト部」と呼ぶ。この例では、画素コンタクト部において、ドレイン電極８ｄと画素電極ＰＥとは、これらの間に位置する絶縁層に設けられた開口部（以下、「第１コンタクトホール」）ＣＨｐ内で接続されている。
【００６０】
ＴＦＴ３０は、層間絶縁層１６で覆われている。層間絶縁層１６は、有機絶縁層１３を含んでもよい。有機絶縁層１３は、平坦化膜として機能し得る厚さ（例えば１μｍ以上）を有していてもよい。層間絶縁層１６は、例えば、無機絶縁層１２と、無機絶縁層１２上に配置された有機絶縁層１３との積層構造を有していてもよい。
【００６１】
層間絶縁層１６上には、複数の画素電極ＰＥが配置されている。画素電極ＰＥ上には、誘電体層（「第１の誘電体層」ともいう。）１７を介して、共通電極ＣＥが配置されている。つまり、画素電極ＰＥは、共通電極ＣＥと層間絶縁層１６との間に位置している。
本明細書では、画素電極ＰＥと同じ透明導電膜から形成された層を画素電極層、共通電極ＣＥと同じ透明導電膜から形成された層を共通電極層と呼ぶことがある。また、これらの電極層のうち基板１側に位置する層を「第１の透明電極層」、第１の透明電極層上に位置する層を「第２の透明電極層」と呼ぶことがある。本実施形態では、第１の透明電極層は画素電極ＰＥを含む画素電極層であり、第２の透明電極層は共通電極ＣＥを含む共通電極層であるが、第１の透明電極層が共通電極ＣＥを含み、第２の透明電極層が画素電極ＰＥを含んでもよい。第２の透明電極層に形成される透明電極には、画素ごとにスリット１９ｓまたは切り欠き部を有する。
【００６２】
画素電極ＰＥは、画素毎に分離されている。画素電極ＰＥは、ＴＦＴ３０のドレイン電極８ｄと電気的に接続されている。この例では、画素電極ＰＥは、層間絶縁層１６および第１の誘電体層１７に形成された第１コンタクトホールＣＨｐ内でドレイン電極８ｄと接している。
【００６３】
共通電極ＣＥは、画素毎に分離されていなくても構わない。本実施形態では、共通電極ＣＥは、複数の共通電極部分ＣＥａに分割されており、各共通電極部分ＣＥａは、タッチセンサ用の第１電極（以下、「センサ電極」）として機能する。
【００６４】
表示領域ＤＲには、また、複数のタッチセンサ用の第１配線（以下、「タッチ配線」）ＴＬが配置されている。タッチ配線ＴＬは、各共通電極部分ＣＥａに対して少なくとも１つ設けられていればよく、全ての画素領域ＰＩＸに配置されていなくてもよい。本明細書では、タッチ配線ＴＬ（タッチ配線ＴＬが積層構造を有する場合にはその少なくとも１層）と同じ導電膜（典型的には金属膜）から形成された層を「タッチ配線層」と呼ぶ。
【００６５】
タッチ配線ＴＬは、対応する共通電極部分ＣＥａに電気的に接続されている。本明細書では、タッチ配線ＴＬと共通電極部分ＣＥａとの接続部を「タッチ配線コンタクト部」または「第２コンタクト部」と呼ぶ。この例では、タッチ配線コンタクト部において、タッチ配線ＴＬと共通電極部分ＣＥａとは、これらの間に位置する絶縁体に設けられた開口部（以下、「第２コンタクトホール」）ＣＨｔ内で接続されている。この例では、第２コンタクトホールＣＨｔは、誘電体層１７に形成された開口部１７ｔである。タッチ配線コンタクト部は、１つの共通電極部分ＣＥａに対して少なくとも１つ設けられていればよい。好ましくは、１つの共通電極部分ＣＥａに対して２以上のタッチ配線コンタクト部が設けられる。
【００６６】
タッチ配線ＴＬは、対応する共通電極部分ＣＥａまで、例えばｙ方向に延びていてもよい。この例では、アクティブマトリクス基板１０１の法線方向から見て、タッチ配線ＴＬは、複数のソースバスラインＳＬのうちの１つのソースバスラインＳＬの上を、そのソースバスラインＳＬに沿って延びている。
【００６７】
また、図示する例では、各タッチ配線ＴＬは、画素電極ＰＥと同じ透明導電膜から（ここでは第１の透明電極層内に）形成された下部配線部ｔ１と、下部配線部ｔ１の上面と接する上部配線部ｔ２とを含む積層構造を有している。上部配線部ｔ２は、金属膜から（タッチ配線層内に）形成されている。下部配線部ｔ１と上部配線部ｔ２との間には絶縁層は設けられていない。つまり、タッチ配線ＴＬの下部配線部ｔ１を含む第１の透明電極層が形成された後、絶縁層の形成工程を挟まずに、タッチ配線ＴＬの上部配線部ｔ２を含むタッチ配線層が形成されている。これにより、第２コンタクトホールＣＨｔが形成される絶縁膜の数を低減でき、タッチ配線ＴＬの抵抗を小さくすることができる。基板１の法線方向から見たとき、下部配線部ｔ１の側面と上部配線部ｔ２の側面とは整合していてもよい。また、下部配線部ｔ１および上部配線部ｔ２は、ソースバスラインＳＬと略同じ幅を有していてもよい。
【００６８】
本実施形態では、基板１の法線方向から見たとき、画素コンタクト部は、ドレインコンタクト部のドレイン側開口部１１ｄと少なくとも部分的に重なるように配置されている。つまり、画素コンタクト部における第１コンタクトホールＣＨｐの底面とドレイン側開口部１１ｄの底面とが少なくとも部分的に重なっている。また、タッチ配線コンタクト部は、ソースコンタクト部のソース側開口部と少なくとも部分的に重なるように配置されている。つまり、タッチ配線コンタクト部における第２コンタクトホールＣＨｔの底面とソース側開口部１１ｓの底面とが少なくとも部分的に重なっている。なお、本明細書において、コンタクトホールまたは開口部の「底面」とは、下地となる導電層の上面のうちコンタクトホールまたは開口部によって露出され、接続面となる部分を指す。
【００６９】
アクティブマトリクス基板１０１の表示領域ＤＲにおいて、ドレインコンタクト部、ソースコンタクト部、画素コンタクト部、およびタッチ配線コンタクト部が形成された領域は、バックライトからの光が遮られたり、液晶分子の配向が乱れる領域であるため、光の透過率に寄与しない領域である。このような光の透過率に寄与しない領域は、通常、対向基板に設けられたブラックマトリクス等で遮光される。従って、基板１の法線方向から見たとき、画素コンタクト部とドレインコンタクト部とを少なくとも部分的に重なるように配置し、かつ、タッチ配線コンタクト部とソースコンタクト部とが少なくとも部分的に重なるように配置して、光の透過率に寄与しない領域を重畳させることによって、コンタクト部に起因する画素開口率（画素における光の透過率に寄与する領域の面積割合）の低下を抑制できる。
【００７０】
ソースコンタクト部とタッチ配線コンタクト部との間に、比較的厚く、平坦化膜としても機能し得る有機絶縁層１３を介在させてもよい。これにより、ソースコンタクト部とタッチ配線コンタクト部とを重ねて配置しても、これらのコンタクト部は互いに干渉を受けにくい。また、ドレイン側開口部１１ｄによる段差が有機絶縁層１３により低減されているため、第２コンタクトホールＣＨｔをドレイン側開口部１１ｄ上に重ねても、ドレイン側開口部１１ｄの段差の影響による不良は生じにくい。従って、これらのコンタクト部の信頼性を高めることができる。さらに、タッチ配線ＴＬとソースバスラインＳＬとを、比較的厚い有機絶縁層１３を介して重ねて配置することで、容量の増加を抑えつつ、タッチ配線ＴＬに起因する画素開口率の低下を抑制できる。
【００７１】
図３Ａおよび図３Ｂは、それぞれ、参考例１および参考例２のアクティブマトリクス基板におけるコンタクト部の配置を示す平面図であり、図３Ｃは実施例１のアクティブマトリクス基板におけるコンタクト部の配置を示す平面図である。簡単のため、図２Ａおよび図２Ｂと同様の構成要素に同じ番号を付している。
【００７２】
参考例１のアクティブマトリクス基板では、平坦化膜１３の基板１側にタッチ配線ＴＬを形成している。参考例１では、タッチ配線コンタクト部において、比較的厚い平坦化膜１３に第２コンタクトホールＣＨｔを形成するため、タッチ配線コンタクト部のサイズが大きくなる。また、平坦化膜１３に第２コンタクトホールＣＨｔを形成する工程において位置ずれが生じると、タッチ配線ＴＬとソースバスラインとの間の絶縁層（無機絶縁層１２に相当）もエッチングされる可能性がある。このとき、ソースバスラインと共通電極ＣＥとがリークすることになる。このようなリークを抑制し得るように画素設計を行うと、タッチ配線コンタクト部をソースバスラインと重ねることは難しい。特に画素サイズの小さな高解像度パネルに使用される場合、タッチ配線コンタクト部、画素コンタクト部およびソースコンタクト部が、基板１の法線方向から見たとき、ｙ方向に並ぶように配置される。これらのコンタクト部を遮光する必要があることから、画素領域のうち遮光が必要な範囲（遮光範囲）Ｍが拡大し、画素開口率が低下してしまう。
【００７３】
参考例２のアクティブマトリクス基板では、層間絶縁層１６の上にタッチ配線ＴＬを形成している。参考例２では、参考例１と同様に、画素コンタクト部はドレインコンタクト部と重なるように配置されているが、タッチ配線コンタクト部はソースコンタクト部とは異なる位置に配置されている。ただし、タッチ配線ＴＬとソースメタル層との間に層間絶縁層１６が介在するので、タッチ配線コンタクト部を、ソースバスラインＳＬ上に配置することが可能になり、参考例１よりも画素開口率を改善できる。しかしながら、基板１の主面１Ｓの法線方向から見たとき、コンタクト部が３箇所に配置されているので、電極・配線間に十分な間隔を確保しようとすると、遮光範囲Ｍを十分に小さくできない可能性がある。
【００７４】
これに対し、実施例１では、タッチ配線コンタクト部とソースコンタクト部とが互いに重なるように配置されており、参考例１、２よりも遮光範囲Ｍの幅を小さくできるので、コンタクト部に起因する画素開口率の低下を抑制できる。
【００７５】
参考例１、参考例２および実施例１における画素開口率の一例を表１に示す。表１では、各画素のｘ方向の幅を２５μｍ、ｙ方向の幅を７５μｍとしたときの画素開口率（％）と、参考例１の画素開口率に対する比（開口率比）とを示している。
【００７６】
【表１】
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【００７７】
表１から、実施例１の画素開口率は、参考例１よりも略３０％高くなっていることが分かる。画素開口率によって可視光に対する透過率が決まるので、コンタクト部の配置を最適化することで、高解像度の液晶表示パネルの透過率を大幅に改善できることが確認される。
【００７８】
実施例１（図３Ｃ）および図２Ａに示したように、基板１の法線方向から見たとき、ソースコンタクト部（ソース側開口部１１ｓ）およびタッチ配線コンタクト部（第２コンタクトホールＣＨｔ）は、ソースバスラインＳＬの１つと重なっていてもよい。これにより、画素開口率をさらに高くできる。
【００７９】
また、画素コンタクト部、タッチ配線コンタクト部、ドレインコンタクト部およびソースコンタクト部（すなわち、第１コンタクトホールＣＨｐ、第２コンタクトホールＣＨｔ、ドレイン側開口部１１ｄおよびソース側開口部１１ｓの底面）は、いずれも、基板１の法線方向から見たとき、ゲートバスラインＧＬともゲート電極１０とも重なっていなくてもよい。これにより、ゲートメタル層とソースメタル層との間の容量を低減しつつ、画素開口率を改善できる。従来、上記の４つのコンタクト部をゲートバスラインＧＬと重ならないように配置すると、コンタクト部に起因して遮光範囲Ｍが大幅に増加する場合があったが、本実施形態のコンタクト部の配置を適用することで、画素開口率の低下をより効果的に抑制できる。
【００８０】
画素コンタクト部およびドレインコンタクト部は、当該画素、すなわち画素コンタクト部でＴＦＴ３０に接続される画素電極ＰＥが配置された画素ＰＩＸ（１）内に配置され、ソースコンタクト部およびタッチ配線コンタクト部は、その画素に隣接する他の画素（ここではｙ方向に隣接する画素）ＰＩＸ（２）内に配置されていてもよい。図示するように、基板１の法線方向から見たとき、画素コンタクト部およびドレインコンタクト部と、ソースコンタクト部およびタッチ配線コンタクト部とは、ゲートバスラインＧＬを挟んで両側に配置されていてもよい。これにより、遮光範囲Ｍの幅をより小さくできる。
【００８１】
本実施形態のコンタクト部の配置は、画素ＴＦＴとして、ソース側開口部およびドレイン側開口部を有するＴＦＴを用いたアクティブマトリクス基板に広く適用され得る。画素ＴＦＴは、トップゲート構造ＴＦＴでもよいし、エッチストップ型のボトムゲート構造ＴＦＴでもよい。特に、トップゲート構造ＴＦＴを用いたアクティブマトリクス基板に好適に適用され得る。
【００８２】
トップゲート構造ＴＦＴでは、図２Ｂに例示したように、ソース電極８ｓおよびドレイン電極８ｄが、絶縁体に形成されたソース側開口部１１ｓおよびドレイン側開口部１１ｄ内で酸化物半導体層７の上面と接続されており、かつ、基板１の法線方向から見たとき、ゲート電極１０はソース電極８ｓともドレイン電極８ｄとも重なっていないことが好ましい。これにより、ゲート電極１０とソース電極８ｓおよびドレイン電極８ｄとの間の寄生容量を小さくできる。なお、このような構造のＴＦＴを画素ＴＦＴとして用いた従来のアクティブマトリクス基板では、ソースコンタクト部とドレインコンタクト部とがゲートバスラインＧＬ（ゲート電極１０）から間隔を空けて配置され、さらに、これらのコンタクト部に加えて画素コンタクト部およびタッチ配線コンタクト部が配置されるので、コンタクト部に起因して遮光範囲Ｍが特に大きくなりやすかった。従って、上記構造のＴＦＴを有するアクティブマトリクス基板に、本実施形態によるコンタクト部の配置を適用することで、より顕著な効果が得られる。
【００８３】
一方、画素ＴＦＴとしてボトムゲート構造ＴＦＴを用いる場合には、ゲート電極を遮光膜としても使用し、かつ、画素開口率を抑えるためには、ゲートバスラインＧＬの幅を大きくしてボトムゲート構造ＴＦＴをゲートバスラインＧＬ上に配置する構成が望ましい。しかしながら、この構成では、ゲートバスラインＧＬとソースバスラインＳＬとの交差部の面積が大きくなるため容量が増加し、ソースバスラインＳＬの負荷が増大してしまう。これに対し、トップゲート構造ＴＦＴを用いると、ゲートバスラインＧＬとソースバスラインＳＬとの交差部には、遮光膜もコンタクト部も配置しなくてもよいので、交差部の面積を例えば１／５未満にできる。従って、バスラインの負荷を、ボトムゲート構造ＴＦＴを用いる場合より低減できる。
【００８４】
タッチ配線コンタクト部およびソースコンタクト部のそれぞれの面積が決まっている場合、これらのコンタクト部の重なり面積が大きいほど、遮光すべき領域を小さくできるので、より効果的に画素開口率を高くできる。ここでいう「重なり面積」は、基板１の法線方向から見たとき、タッチ配線コンタクト部の第２コンタクトホールＣＨｔの底面とソースコンタクト部のソース側開口部１１ｓの底面とが重なる領域の面積Ｓｒをいう。また、「遮光すべき領域」は、基板１の法線方向から見たとき、タッチ配線コンタクト部の第２コンタクトホールＣＨｔおよびソースコンタクト部のソース側開口部１１ｓの少なくともいずれかが存在している領域（以下、「コンタクト領域」）をいう。
【００８５】
ここで、ソース側開口部１１ｓおよび第２コンタクトホールＣＨｔのうち底面の大きい方を第１開口部Ｈ１、小さい方を第２開口部Ｈ２とし、第１開口部Ｈ１および第２開口部Ｈ２の底面の面積をそれぞれＳ（Ｈ１）、Ｓ（Ｈ２）とする。また、小さい方の第２開口部Ｈ２の面積Ｓ（Ｈ２）に対する、重なり面積Ｓｒの割合Ｒを、「重なり面積の割合」とする。図４に模式的に示すように、重なり面積の割合Ｒが大きいほど、コンタクト領域の面積Ｓｃを低減できる。具体的には、面積Ｓ（Ｈ１）、Ｓ（Ｈ２）が決まっている場合、基板１の主面１Ｓの法線方向から見たとき、第１開口部Ｈ１の内側に第２開口部Ｈ２が配置されると（重なり面積の割合Ｒ：１００％）、コンタクト領域の面積Ｓｃは最小値になり、第１開口部Ｈ１の面積Ｓ（Ｈ１）と等しくなる（Ｓｃ＝Ｓ（Ｈ１））。第１開口部Ｈ１に対して第２開口部Ｈ２の位置をずらして重なり面積Ｓｒを小さくする（すなわち重なり面積の割合Ｒを小さくする）と、コンタクト領域の面積Ｓｃは増加する。ただし、コンタクト領域の面積Ｓｃは、第１開口部Ｈ１および第２開口部Ｈ２の底面の面積の和未満である（Ｓｃ＜Ｓ（Ｈ１）＋Ｓ（Ｈ２））。
【００８６】
本実施形態では、重なり面積の割合Ｒは、例えば、３０％以上１００％以下であり、好ましくは５０％以上１００％以下であってもよい。３０％以上であれば、タッチ配線コンタクト部に起因する画素開口率の低下をより確実に抑制できる。
【００８７】
第２コンタクトホールＣＨｔおよびソース側開口部１１ｓの底面全体は、基板１の主面１Ｓの法線方向から見たとき、ソース電極８ｓ（または、ソース電極８ｓと、ソース電極８ｓと一体形成されたソースバスラインＳＬとを含むソース導電部）と重なっていてもよい。重なり面積Ｓｒを大きくすることで、ソース電極８ｓのサイズを増大させることなく、第２コンタクトホールＣＨｔとソース側開口部１１ｓとをソース電極８ｓ上に配置できる。
【００８８】
上記では、ソース側開口部１１ｓと第２コンタクトホールＣＨｔとの重なり面積の割合Ｒを説明したが、ドレイン側開口部１１ｄと第１コンタクトホールＣＨｐとの重なり面積の割合Ｒも、例えば、３０％以上１００％以下であり、好ましくは５０％以上１００％以下であってもよい。
【００８９】
次いで、図面を参照しながら、タッチ配線コンタクト部とソースコンタクト部との配置関係をより具体的に説明する。
【００９０】
図５Ａ〜図５Ｄは、それぞれ、タッチ配線コンタクト部の第２コンタクトホールＣＨｔと、ソースコンタクト部のソース側開口部１１ｓとの配置関係を例示する平面図である。これらの例では、いずれも、基板１の主面１Ｓの法線方向から見たとき、ソース側開口部１１ｓおよび第２コンタクトホールＣＨｔは、ソース電極８ｓと、ソース電極８ｓと一体的に形成された１つのソースバスラインとを含むソース導電部の内側に配置されている。
【００９１】
図５Ａに示すように、基板１の法線方向から見たとき、ソース側開口部１１ｓの内側に第２コンタクトホールＣＨｔが位置していてもよい。このときの第１コンタクト領域の面積Ｓｃは、ソース側開口部１１ｓの底面の面積と等しくなる。重なり面積の割合Ｒは１００％である。
【００９２】
ソース電極８ｓと酸化物半導体層７とのコンタクト不良が生じると、液晶表示パネルの不良となってしまうため、ソースコンタクト部には安定性が求められる。このため、ソース側開口部１１ｓのサイズは大きい方が好ましい。一方、タッチ配線コンタクト部は、通常、１つのセンサ電極（共通電極部分ＣＥａ）に２箇所以上設けられている。このような冗長構造のため、タッチ配線ＴＬとセンサ電極とのコンタクト不良が１箇所で生じても、タッチセンサの駆動に問題が生じないことが多い。また、設計上、第２コンタクトホールＣＨｔの幅は、タッチ配線ＴＬの幅と同等かそれ以下であることが好ましい場合がある。従って、図５Ａに示すように、第２コンタクトホールＣＨｔのサイズを、ソース側開口部１１ｓよりも小さくし、ソース側開口部１１ｓの内側に第２コンタクトホールＣＨｔを配置することで、ソースコンタクト部の安定性を確保しつつ、画素開口率をより高めることが可能である。
【００９３】
あるいは、図５Ｂに示すように、基板１の法線方向から見たとき、第２コンタクトホールＣＨｔの内側にソース側開口部１１ｓが位置していてもよい。このときの第１コンタクト領域の面積Ｓｃは、第２コンタクトホールＣＨｔの底面の面積と等しくなる。重なり面積の割合Ｒは１００％である。
【００９４】
ソースバスラインＳＬの一部をソース電極８ｓとして機能させる場合、ソースバスラインＳＬにソース側開口部１１ｓが設けられる。このとき、ソース側開口部１１ｓのテーパー不良が生じると、ソース電極８ｓと酸化物半導体層７との間のコンタクト抵抗が上昇したり、ソースバスラインＳＬの配線抵抗が増大する可能性がある。これに対し、図５Ｂに示すように、ソースバスラインＳＬのうちソース側開口部１１ｓを形成する領域の幅（ソース電極８ｓのｘ方向の幅）ｗｓに対して、ソース側開口部１１ｓの幅（ｘ方向の幅）ｗ１を十分に小さくすると、テーパー不良が生じても、矢印４１に示すような電流経路を確保できる。ソース側開口部１１ｓの幅ｗ１は、ソース電極８ｓの幅ｗｓの例えば１／３以下、または１／４以下であってもよい。また、ソース側開口部１１ｓの幅ｗ１を小さく抑える場合に、基板１の法線方向から見たとき、第２コンタクトホールＣＨｔの全体をソース導電部と重なるように配置し、なおかつ、第２コンタクトホールＣＨｔの内側にソース側開口部１１ｓを配置することで、画素開口率をより効果的に向上できる。
【００９５】
図５Ｃに示す例では、基板１の主面１Ｓの法線方向から見たとき、ソース側開口部１１ｓは、ソース導電部の内側において、ソースバスラインＳＬの中央線４３の片側（ここでは左側）のみに配置されている。中央線４３は、ソースバスラインの幅を（ｙ方向に）２分する線である。これにより、ソース側開口部１１ｓのテーパー不良が生じても、矢印４５に示すような電流経路を確保できる。ソース電極８ｓの幅ｗｓに対して、ソース側開口部１１ｓの幅ｗ１が十分に小さくてもよい。例えば、ソース側開口部１１ｓの幅ｗ１は、ソース電極８ｓ（またはソース導電部）の幅ｗｓの例えば１／３以下、または１／４以下であってもよい。一方、第２コンタクトホールＣＨｔは、ソース導電部の内側に、中央線４３と重なるように配置されてもよい。第２コンタクトホールＣＨｔの一方の端部（ここでは左側の端部）のみがソース側開口部１１ｓと重なる。重なり面積の割合Ｒは、例えば３０％以上１００％未満、好ましくは４０％以上８０％以下であってもよい。
【００９６】
ソース側開口部１１ｓは、例えば、第２コンタクトホールＣＨｔの一方の端部（図示する例では左側の端部）をｙ方向に横切って延びていてもよい。これにより、ソース側開口部１１ｓの面積を確保しつつ、ソースバスラインＳＬの抵抗の増大を抑制でき、さらに、画素開口率をより効果的に向上できる。
【００９７】
図５Ｄに示すように、基板１の法線方向から見たとき、ソース側開口部１１ｓおよび第２コンタクトホールＣＨｔは、いずれも、ソース導電部と重なるように配置され、かつ、互いに交差するように（互いに横切るように）配置されていてもよい。このときの重なり面積の割合Ｒは、例えば５０％以上９０％以下であってもよい。
【００９８】
例えば、第２コンタクトホールＣＨｔのｘ方向の幅ｗ２は、ソース側開口部１１ｓのｘ方向の幅ｗ１よりも大きくてもよい。図示するように、ソース側開口部１１ｓはｙ方向に長く、第２コンタクトホールＣＨｔはｘ方向に長い形状を有していてもよい。ソース側開口部１１ｓの幅ｗ１を小さくすることで、ソース側開口部１１ｓのテーパー不良が生じても、ｙ方向に電流経路を確保しやすい。第２コンタクトホールＣＨｔについては、タッチ配線ＴＬ（不図示）の接続対象が共通電極ＣＥ（共通電極部分ＣＥａ）であり、その接続部分はソース導電部より大面積であることが多く、また、タッチ配線コンタクト部は、１つの共通電極部分ＣＥａに２箇所以上設けられる冗長構造であるので、ソースコンタクト部のように、コンタクトホールの形状や配置によって電流経路を確保する必要がない。従って、第２コンタクトホールＣＨｔのｘ方向の幅ｗ２を大きくする（例えば幅ｗ２をタッチ配線ＴＬの幅（不図示）よりも大きくする）ことで、より安定なソース配線コンタクト部を形成できる。また、この構成によると、ソース側開口部１１ｓと第２コンタクトホールＣＨｔとの平面形状を異ならせることで、アクティブマトリクス基板に対する画像検査等で不良を検出しやすくなるというメリットがある。
【００９９】
＜アクティブマトリクス基板１０１の製造方法＞
以下、図６Ａ〜図６Ｋおよび図７を参照しながら、アクティブマトリクス基板１０１の製造方法を説明する。
【０１００】
図６Ａ〜図６Ｋは、それぞれ、アクティブマトリクス基板１０１の製造方法の一例を示す工程断面図である。図７は、アクティブマトリクス基板１０１の製造方法の一例を示すフローチャートである。
【０１０１】
・ＳＴＥＰ１−１〜ＳＴＥＰ１−３
図６Ａに示すように、基板１上に、遮光層３、下部絶縁層５および酸化物半導体層７を形成する。
【０１０２】
まず、基板１上に、遮光層用導電膜を形成し、公知のフォトリソグラフィにより、遮光層用導電膜のパターニングを行うことにより、遮光層３を得る（ＳＴＥＰ１−１）。
【０１０３】
基板１としては、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。
【０１０４】
遮光層用導電膜は、特に限定しないが、例えばアルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）あるいはタングステン（Ｗ）から選ばれた元素を含む金属膜、またはこれらの元素を成分とする合金膜などを用いることができる。また、これらのうち複数の膜を含む積層膜を用いてもよい。例えば、チタン膜−アルミニウム膜−チタン膜の３層構造あるいはモリブデン膜−アルミニウム膜−モリブデン膜の３層構造を有する積層膜を用いることができる。なお、遮光層用導電膜は３層構造に限られず、単層、または２層構造、あるいは４層以上の積層構造を有していてもよい。ここでは、遮光層用導電膜として、Ｔｉ膜（厚さ：１５〜７０ｎｍ）を下層、Ｃｕ膜（厚さ：２００〜４００ｎｍ）を上層とする積層膜を用いる。
【０１０５】
次いで、遮光層３を覆う下部絶縁層（厚さ：例えば２００ｎｍ以上６００ｎｍ以下）５を形成する（ＳＴＥＰ１−２）。
【０１０６】
下部絶縁層５としては、酸化珪素（ＳｉＯ２）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層、酸化アルミニウム層または酸化タンタル層等を適宜用いることができる。下部絶縁層５は、積層構造を有していてもよい。ここでは、下部絶縁層５として、例えば、ＣＶＤ法を用いて、窒化珪素（ＳｉＮｘ）層（厚さ：５０〜６００ｎｍ）を下層、酸化珪素（ＳｉＯ２）層（厚さ：５０〜６００ｎｍ）を上層とする積層膜を形成する。下部絶縁層５として（下部絶縁層５が積層構造を有する場合には、その最上層として）、酸化珪素膜などの酸化物膜を用いると、後で形成される酸化物半導体層のチャネル領域に生じた酸化欠損を酸化物膜によって低減できるので、チャネル領域の低抵抗化を抑制できる。
【０１０７】
続いて、下部絶縁層５上に、例えばスパッタリング法を用いて酸化物半導体膜（厚さ：例えば１５ｎｍ以上２００ｎｍ以下）を形成し、公知のフォトリソグラフィにより、酸化物半導体膜のパターニングを行うことで、酸化物半導体層７を形成する（ＳＴＥＰ１−３）。酸化物半導体膜は、特に限定しないが、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体膜であってもよい。
【０１０８】
・ＳＴＥＰ１−４
次に、図６Ｂに示すように、ゲート絶縁層９およびゲート電極１０を形成する。
【０１０９】
まず、酸化物半導体層７を覆うように、絶縁膜（厚さ：例えば８０ｎｍ以上２５０ｎｍ以下）およびゲート用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）をこの順で形成する。ゲート用導電膜は例えばスパッタリング法を用いて形成され、絶縁膜は例えばＣＶＤ法で形成され得る。
【０１１０】
絶縁膜として、下部絶縁層５と同様の絶縁膜（下部絶縁層５として例示した絶縁膜）を用いることができる。絶縁膜として、酸化珪素膜などの酸化物膜を用いると、酸化物半導体層７のチャネル領域に生じた酸化欠損を酸化物膜によって低減できるので、チャネル領域の低抵抗化を抑制できる。
【０１１１】
ゲート用導電膜として、例えばアルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）あるいはタングステン（Ｗ）から選ばれた元素を含む金属膜、またはこれらの元素を成分とする合金膜などを用いることができる。また、これらのうち複数の膜を含む積層膜を用いてもよい。例えば、チタン膜−アルミニウム膜−チタン膜の３層構造あるいはモリブデン膜−アルミニウム膜−モリブデン膜の３層構造を有する積層膜を用いることができる。なお、ゲート用導電膜は３層構造に限られず、単層、または２層構造、あるいは４層以上の積層構造を有していてもよい。ゲート用導電膜として、Ｔｉ膜（厚さ：１５〜７０ｎｍ）を下層、Ｃｕ膜（厚さ：２００〜４００ｎｍ）を上層とする積層膜を用いてもよい。
【０１１２】
ここでは、絶縁膜として、例えば酸化珪素（ＳｉＯ２）膜を用いる。ゲート用導電膜としては、例えばＴｉ膜（厚さ：１５〜７０ｎｍ）を下層、Ｃｕ膜（厚さ：２００〜４００ｎｍ）を上層とする積層膜を用いる。
【０１１３】
続いて、図示しない第１レジストマスクを用いて、ゲート用導電膜のパターニングを行い、ゲート電極１０を形成する。ゲート用導電膜のパターニングは、ウェットエッチングまたはドライエッチングで行うことができる。
【０１１４】
この後、上記第１レジストマスクを用いて、絶縁膜のパターニングを行う。あるいは、上記第１レジストマスクを除去した後、パターニングされたゲート電極１０をマスクとして絶縁膜のパターニングを行ってもよい。これにより、ゲート絶縁層９を得る。絶縁膜のパターニングは、例えばドライエッチングで行うことができる。
【０１１５】
絶縁膜のパターニング時に、下部絶縁層５のうち酸化物半導体層で覆われていない部分の表層部もエッチング（オーバーエッチング）されることがある。
【０１１６】
本工程では、同一のマスクを用いて絶縁膜およびゲート用導電膜のパターニングを行うので、ゲート絶縁層９の側面とゲート電極１０の側面とが厚さ方向に整合する。つまり、基板１の主面１Ｓの法線方向から見たとき、ゲート絶縁層９の周縁は、ゲート電極１０の周縁と整合する。
【０１１７】
なお、絶縁膜の形成およびパターニングを行ってゲート絶縁層９を形成し、続いて、ゲート用導電膜の形成およびパターニングを行ってゲート電極１０を形成してもよい。
【０１１８】
・ＳＴＥＰ１−５
続いて、ゲート電極１０をマスクとして、酸化物半導体層７の低抵抗化処理を行う。低抵抗化処理として、例えばプラズマ処理を行ってもよい。これにより、基板１の主面１Ｓの法線方向から見たとき、酸化物半導体層７のうちゲート電極１０およびゲート絶縁層９と重なっていない第１領域７ｓおよび第２領域７ｄは、ゲート電極１０およびゲート絶縁層９と重なっているチャネル領域７ｃよりも比抵抗の低い低抵抗領域となる。第１領域７ｓおよび第２領域７ｄは、導電体領域（例えばシート抵抗：２００Ω／□以下）であってもよい。
【０１１９】
低抵抗化処理（プラズマ処理）では、酸化物半導体層７のうちゲート電極１０で覆われていない部分を、還元性プラズマまたはドーピング元素を含むプラズマ（例えばアルゴンプラズマ）に晒してもよい。これにより、酸化物半導体層７のうち露出された部分７ｓ、７ｄの表面近傍で抵抗が低下し、低抵抗領域となる。酸化物半導体層７のうちゲート電極１０でマスクされた部分７ｃは、半導体領域として残る。なお、低抵抗化処理の方法および条件などは、例えば特開２００８−４０３４３号公報に記載されている。参考のために、特開２００８−４０３４３号公報の開示内容の全てを本明細書に援用する。
【０１２０】
・ＳＴＥＰ１−６
次いで、図６Ｃに示すように、ゲート電極１０および酸化物半導体層７を覆う上部絶縁層１１を形成する。上部絶縁層１１として、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜などの無機絶縁層を単層又は積層させて形成することができる。無機絶縁層の厚さは１００ｎｍ以上５００ｎｍ以下でもよい。上部絶縁層１１を窒化シリコン膜などの酸化物半導体を還元させる絶縁膜を用いて形成すると、酸化物半導体層７のうち上部絶縁層１１と接する領域（ここでは第１領域７ｓおよび第２領域７ｄ）の比抵抗を低く維持できるので好ましい。ここでは、上部絶縁層１１として、例えば、ＳｉＮｘ層（厚さ：３００ｎｍ）をＣＶＤ法で形成する。
【０１２１】
この後、例えばドライエッチングで、上部絶縁層１１に、酸化物半導体層７の第１領域７ｓおよび第２領域７ｄに達するソース側開口部１１ｓおよびドレイン側開口部１１ｄを形成する。
【０１２２】
・ＳＴＥＰ１−７
次いで、図６Ｄに示すように、上部絶縁層１１上に、ソース電極８ｓ、ドレイン電極８ｄおよびソースバスラインＳＬを含むソースメタル層を形成する。ここでは、上部絶縁層１１上および開口部１１ｓ、１１ｄ内に、ソース用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成し、公知のフォトリソグラフィにより、ソース用導電膜のパターニングを行うことで、ソースメタル層を得る。パターニングは、ドライエッチングまたはウェットエッチングで行うことができる。このようにして、ＴＦＴ３０を得る。
【０１２３】
ソース用導電膜として、例えば、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）あるいはタングステン（Ｗ）から選ばれた元素、またはこれらの元素を成分とする合金などを用いることができる。例えば、チタン膜−アルミニウム膜−チタン膜の３層構造、モリブデン膜−アルミニウム膜−モリブデン膜などの３層構造などを有していてもよい。なお、ソース用導電膜は３層構造に限られず、単層、または２層構造、あるいは４層以上の積層構造を有していてもよい。ここでは、Ｔｉ膜（厚さ：１５〜７０ｎｍ）を下層、Ｃｕ膜（厚さ：２００〜４００ｎｍ）を上層とする積層膜を用いる。
【０１２４】
・ＳＴＥＰ１−８
続いて、図６Ｅに示すように、ＴＦＴ３０およびソースバスラインＳＬを覆うように、層間絶縁層１６を形成する。層間絶縁層１６は、平坦化膜として機能し得る有機絶縁層１３を含む。層間絶縁層１６として、無機絶縁層（厚さ：例えば１００ｎｍ以上４００ｎｍ以下）１２と、有機絶縁層（厚さ：例えば１〜３μｍ、好ましくは２〜３μｍ）１３とをこの順で形成してもよい。無機絶縁層１２の材料は、上部絶縁層１１の材料として例示した材料と同じであってもよい。ここでは、無機絶縁層１２として、ＣＶＤ法でＳｉＮｘ層（厚さ：例えば２００ｎｍ）を形成する。有機絶縁層１３は、例えば、感光性樹脂材料を含む有機絶縁膜であってもよい。
【０１２５】
この後、図６Ｆに示すように、有機絶縁層１３のパターニングを行い、開口部１３ｐを形成する。次いで、図６Ｇに示すように、開口部１３ｐが形成された有機絶縁層１３をマスクとして利用して、無機絶縁層１２に開口部１２ｐを形成してもよい。これにより、開口部１２ｐ、１３ｐから構成される第１コンタクトホールＣＨｐが得られる。
【０１２６】
あるいは、有機絶縁層１３のパターニングを行った後、別途エッチングマスクを設けて、エッチングマスクを利用して無機絶縁層１２のパターニングを行い、ドレイン電極８ｄを露出する開口部１２ｐを形成してもよい。
【０１２７】
・ＳＴＥＰ１−９
続いて、図６Ｈに示すように、層間絶縁層１６上および第１コンタクトホールＣＨｐ内に、画素電極ＰＥを形成するための第１の透明導電膜（厚さ：２０〜３００ｎｍ）１５’を形成する。ここでは、例えば、スパッタリング法で、第１の透明導電膜１５’としてインジウム−亜鉛酸化物膜を形成する。第１の透明電極膜の材料としては、インジウム−錫酸化物（ＩＴＯ）、インジウム−亜鉛酸化物、ＺｎＯ等の金属酸化物を用いることができる。
【０１２８】
・ＳＴＥＰ１−１０
次いで、図６Ｉに示すように、第１の透明導電膜１５’上に、金属膜を用いてタッチ配線ＴＬの上部配線部ｔ２を形成する。
【０１２９】
具体的には、まず、第１の透明導電膜１５’上に、タッチ配線を形成するための金属膜（厚さ：５０〜５００ｎｍ）を形成する。金属膜として、ゲート用導電膜またはソース用導電膜と同様の導電膜を用いることができる。ここでは、例えばスパッタリング法で、ＣｕもしくはＡｌを主体とした、単層もしくは積層構造膜を形成する。この後、金属膜のパターニングを行い、タッチ配線ＴＬの上部配線部ｔ２を得る。
【０１３０】
・ＳＴＥＰ１−１１
続いて、図６Ｊに示すように、例えばウェットエッチングで、第１の透明導電膜１５’のパターニングを行うことにより、画素電極ＰＥおよびタッチ配線ＴＬの下部配線部ｔ１を含む第１の透明電極層を得る。
【０１３１】
画素電極ＰＥは画素毎に分離されている。各画素電極ＰＥは、第１コンタクトホールＣＨｐ内でＴＦＴ３０のドレイン電極８ｄに電気的に接続される。また、画素電極ＰＥと下部配線部ｔ１とは、離間して配置され、電気的に分離されている。パターニングでは、上部配線部ｔ２もマスクとして機能させてもよい。これにより、下部配線部ｔ１の側面と上部配線部ｔ２の側面とは整合する。
【０１３２】
・ＳＴＥＰ１−１２
次いで、図６Ｋに示すように、第１の透明電極層およびタッチ配線ＴＬ上に、誘電体層（厚さ：５０〜５００ｎｍ）１７を形成する。誘電体層１７の材料は、無機絶縁層１２の材料として例示した材料と同じであってもよい。ここでは、誘電体層１７として、例えばＣＶＤ法でＳｉＮ膜を形成する。
【０１３３】
この後、誘電体層１７のエッチングを行い、タッチ配線ＴＬの上部配線部ｔ２の一部を露出する開口部１７ｔ（第２コンタクトホールＣＨｔ）を形成する。
【０１３４】
・ＳＴＥＰ１−１３
次いで、図示しないが、誘電体層１７上および第２コンタクトホールＣＨｔ内に第２の透明導電膜（厚さ：２０〜３００ｎｍ）を形成する。この後、第２の透明導電膜のパターニングを行い、誘電体層１７上に、共通電極ＣＥを含む第２の透明電極層を形成する。共通電極ＣＥには、画素ごとに少なくとも１つの開口部（または切り欠き部）を設ける。また、共通電極ＣＥは、複数の共通電極部分ＣＥａに分離され、各共通電極部分ＣＥａは、第２コンタクトホールＣＨｔ内でタッチ配線ＴＬと電気的に接続される。
【０１３５】
第２の透明導電膜の材料は、第１の透明導電膜の材料として例示した材料と同じであってもよい。第２の透明導電膜は単層でもよいし、積層膜でもよい。ここでは、例えば、スパッタリング法で、インジウム−亜鉛酸化物膜を形成する。このようにして、図２Ａおよび図２Ｂに示すアクティブマトリクス基板１０１が製造される。
【０１３６】
上記方法では、第１の透明電極層とタッチ配線層との間に、絶縁層が介在しないので、コンタクトホールを形成すべき絶縁層の数を減らすことができる。上記の各コンタクト部等は、通常、アライメントずれ（例えば１μｍ）、各絶縁層に形成される開口部のサイズのばらつき（例えば±１μｍ）等を考慮して設計される。絶縁層の数を減らすことで、コンタクト部（第１コンタクトホールＣＨｐ、第２コンタクトホールＣＨｔ）のサイズを低減できるので、より効果的に、コンタクト部に起因する画素開口率の低下を抑制できる。
【０１３７】
＜変形例＞
図８Ａ〜図８Ｃは、それぞれ、本実施形態における他のアクティブマトリクス基板１０２、１０３、１０４を例示する断面図である。
【０１３８】
図８Ａに示すアクティブマトリクス基板１０２では、タッチ配線ＴＬは、金属膜から形成された層のみで構成されている。このような構成は、第１の透明導電膜１５’のパターニングを行って画素電極ＰＥを形成した後で、タッチ配線ＴＬを形成するための金属膜を形成し、パターニングすることで得られる。あるいは、層間絶縁層１６上にタッチ配線ＴＬを形成した後で、第１の透明導電膜１５’の形成およびパターニングによって画素電極ＰＥを形成してもよい。また、図８Ａに示す例において、画素電極ＰＥを含む第１の透明電極層と、タッチ配線ＴＬを含むタッチ配線層との間に、他の誘電体層が形成されていてもよい。
【０１３９】
図８Ｂに示すアクティブマトリクス基板１０３では、タッチ配線層は、共通電極ＣＥの上に第２の誘電体層１８を介して配置されている。タッチ配線ＴＬは、第２の誘電体層１８に設けられた開口部１８ｔ（第２コンタクトホールＣＨｔ）内で共通電極ＣＥに接続されている。
【０１４０】
図８Ｃに示すアクティブマトリクス基板１０４では、タッチ配線層は、画素電極ＰＥを含む第１の透明電極層の基板１側に配置されている。ここでは、層間絶縁層１６上に、タッチ配線層、第２の誘電体層１８、画素電極ＰＥを含む第１の透明電極層、第１の誘電体層１７および共通電極ＣＥを含む第２の透明電極層がこの順で形成されている。第２コンタクトホールＣＨｔは、誘電体層１７に形成された開口部１７ｔおよび第２の誘電体層１８に形成された開口部１８ｔから構成されている。第１コンタクトホールＣＨｐは、無機絶縁層１２、有機絶縁層１３、第２の誘電体層１８にそれぞれ形成された開口部１２ｐ、１３ｐ、１８ｐから構成されている。
【０１４１】
＜アクティブマトリクス基板１０４の製造方法＞
図８Ｃに示したアクティブマトリクス基板１０４を例に、本実施形態の他の製造方法を説明する。図９Ａ〜図９Ｆは、それぞれ、アクティブマトリクス基板１０４の製造方法の一例を説明するための工程断面図である。図１０は、アクティブマトリクス基板１０４の製造方法の一例を示すフローチャートである。以下の説明では、各層の形成方法、材料、厚さなどについて、アクティブマトリクス基板１０１と同様の場合には適宜説明を省略する。
【０１４２】
・ＳＴＥＰ２−１〜２−７において、ＳＴＥＰ１−１〜１−７と同様の方法で、ＴＦＴ３０を形成する。
【０１４３】
・ＳＴＥＰ２−８
続いて、ＴＦＴ３０およびソースバスラインＳＬを覆うように、層間絶縁層１６を形成する。ここでは、層間絶縁層１６として、無機絶縁層１２と、有機絶縁層１３とをこの順で形成する。この後、図９Ａに示すように、有機絶縁層１３のパターニングを行い、無機絶縁層１２の一部を露出する開口部１３ｐを形成する。
【０１４４】
・ＳＴＥＰ２−９
次いで、図９Ｂに示すように、層間絶縁層１６上に、タッチ配線を形成するための金属膜を形成し、金属膜のパターニングを行うことにより、タッチ配線ＴＬを得る。
【０１４５】
・ＳＴＥＰ２−１０
次いで、図９Ｃに示すように、層間絶縁層１６およびタッチ配線ＴＬ上に、誘電体層（厚さ：５０〜５００ｎｍ）１８を形成する。第２の誘電体層１８の材料は、無機絶縁層１２の材料として例示した材料と同じであってもよい。
【０１４６】
・ＳＴＥＰ２−１１
続いて、図９Ｄに示すように、同じレジストマスク（第１のマスクともいう。）を用いて、第２の誘電体層１８および無機絶縁層１２のパターニングを行う（ウェットエッチングまたはドライエッチング）。これにより、第２の誘電体層１８に、タッチ配線ＴＬの一部を露出する仮開口部１８ｔ’と、開口部１３ｐと少なくとも部分的に重なる開口部１８ｐを形成するとともに、無機絶縁層１２のうち開口部１３ｐで露出された部分の一部または全部を除去して、ドレイン電極８ｄの一部を露出する開口部１２ｐを形成する。開口部１２ｐの側面の少なくとも一部は開口部１８ｐと整合する。開口部１８ｐと開口部１３ｐとの位置関係によって、開口部１２ｐの側面の他の一部は開口部１３ｐとも整合する。これにより、開口部１８ｐ、１２ｐ、１３ｐから構成される第１コンタクトホールＣＨｐが得られる。
【０１４７】
・ＳＴＥＰ２−１２
続いて、図９Ｅに示すように、画素電極ＰＥを含む第１の透明電極層を形成する。
【０１４８】
まず、第２の誘電体層１８上、第２の誘電体層１８の仮開口部１８ｔ’内、および第１コンタクトホールＣＨｐ内に第１の透明導電膜を形成する。続いて、例えばウェットエッチングで、第１の透明導電膜のパターニングを行うことにより、画素電極ＰＥを含む第１の透明電極層を得る。第１の透明導電膜のうち第２の誘電体層１８の仮開口部１８ｔ’内に位置する部分は除去される。
【０１４９】
・ＳＴＥＰ２−１３
次いで、図９Ｆに示すように、第１の透明電極層上、第２の誘電体層１８上および仮開口部１８ｔ’内に、第１の誘電体層１７を形成する。
【０１５０】
・ＳＴＥＰ２−１４
次いで、図９Ｆに示すように、レジストマスク（第２のマスクともいう。）を用いて、第１の誘電体層１７のパターニングを行い、仮開口部１８ｔ’と少なくとも部分的に重なるように開口部１７ｔを形成する。パターニングでは、ドライエッチングを用いてもよいし、ウェットエッチングを用いてもよい。このとき、上記レジストマスクを用いて、第２の誘電体層１８も同時にパターニングされてもよい。これにより、仮開口部１８ｔ’よりも大きい開口部１８ｔが形成される。このようにして、開口部１７ｔおよび開口部１８ｔから構成され、タッチ配線ＴＬの一部を露出する第２コンタクトホールＣＨｔを得る。
【０１５１】
なお、ＳＴＥＰ２−１２で、第２の誘電体層１８に仮開口部１８ｔ’を設けなくてもよい。その場合には、本工程で、同一のマスクを用いて、第１の誘電体層１７および第２の誘電体層１８のパターニングを同時に行ってもよい。
【０１５２】
・ＳＴＥＰ２−１５
次いで、第１の誘電体層１７上および第２コンタクトホールＣＨｔ内に第２の透明導電膜を形成する。この後、第２の透明導電膜のパターニングを行い、第１の誘電体層１７上に、共通電極ＣＥを含む第２の透明電極層を形成する。共通電極ＣＥは、複数の共通電極部分ＣＥａに分離され、各共通電極部分ＣＥａは、第２コンタクトホールＣＨｔ内でタッチ配線ＴＬと電気的に接続される。このようにして、アクティブマトリクス基板１０４（図８Ｃ）が製造される。
【０１５３】
上記方法では、ＳＴＥＰ２−１１において、無機絶縁層１２および第２の誘電体層１８のパターニングを同時に（つまり同一のマスクを用いて）行う。また、ＳＴＥＰ２−１４において、第２の誘電体層１８および第１の誘電体層１７のパターニングを同時に行う。これにより、製造プロセスで使用するフォトマスクの枚数を減らすことができるので、製造コストを低減できる。
【０１５４】
また、２以上の絶縁層を同一のマスクでエッチングすることで、アライメントずれ、各絶縁層に形成される開口部のサイズのばらつき等を低減できる。この結果、コンタクト部（第１コンタクトホールＣＨｐ、第２コンタクトホールＣＨｔ）のサイズを低減できるので、より効果的に画素開口率の低下を抑制できる。
【０１５５】
第２の誘電体層１８は、無機絶縁層１２および第１の誘電体層１７のそれぞれと同時に（２段階で）エッチングされるので、第１コンタクトホールＣＨｐにおいて無機絶縁層１２の側面と少なくとも部分的に整合する側面を有し、かつ、第２コンタクトホールＣＨｔにおいて第１の誘電体層１７の側面と少なくとも部分的に整合する側面を有し得る。このように、第２の誘電体層１８のエッチングを２段階で行うことによって開口部１８ｔを形成すると、第２コンタクトホールＣＨｔの形成不良をより効果的に抑制でき、信頼性の高いタッチ配線コンタクト部が形成される。
【０１５６】
図１１Ａに例示するように、基板１の法線方向から見たとき、１回目のエッチングで、第２の誘電体層１８に仮開口部１８ｔ’を形成した後、２回目のエッチングで、第１の誘電体層１７に仮開口部１８ｔ’と交差する開口部１７ｔを形成するとともに、第２の誘電体層１８のうち開口部１７ｔと重なる部分を除去して、開口部１８ｔを形成してもよい。
【０１５７】
または、図１１Ｂに例示するように、ＳＴＥＰ２−１１のエッチング工程において、第２の誘電体層１８に、比較的大きいサイズの開口部１８ｔを形成した後、第１の誘電体層１７を形成し、第１の誘電体層１７に、基板１の法線方向から見たとき開口部１８ｔの内側に位置するように開口部１７ｔを形成してもよい。これにより、第２の誘電体層１８および第１の誘電体層１７によって階段状の側面を有する第２コンタクトホールＣＨｔが形成されるので、第２コンタクトホールＣＨｔ上に形成されるタッチ配線ＴＬのカバレッジが改善され得る。
【０１５８】
（第２の実施形態）
第２の実施形態のアクティブマトリクス基板は、画素電極の基板側に共通電極が配置されている点で、前述の実施形態と異なる。
【０１５９】
図１２Ａは、アクティブマトリクス基板１０５の表示領域ＤＲの一部を示す拡大平面図であり、図１２Ｂは、図１２Ａに示すＸＩＩｂ−ＸＩＩｂ’線に沿った断面図である。これらの図では、図２Ａおよび図２Ｂと同様の構成要素には同じ参照符号を付し、説明を省略する。また、以下では、図２Ａおよび図２Ｂと異なる点を主に説明し、同様の構成については説明を省略する。
【０１６０】
アクティブマトリクス基板１０５では、層間絶縁層１６上に、共通電極ＣＥを含む第１の透明電極層、下部誘電体層１７Ａ、タッチ配線ＴＬを含むタッチ配線層、上部誘電体層１７Ｂ、および、画素電極ＰＥを含む第２の透明電極層がこの順で形成されている。
【０１６１】
画素電極ＰＥは、画素ごとにスリットまたは切り欠き部を有する。共通電極ＣＥは、複数の共通電極部分ＣＥａに分割されており、各共通電極部分ＣＥａは、タッチセンサ用の電極（センサ電極）として機能する。また、共通電極ＣＥは、ドレインコンタクト部上に開口部１５ｐを有している。画素電極ＰＥと共通電極ＣＥとは、下部誘電体層１７Ａおよび上部誘電体層１７Ｂを含む第１の誘電体層１７を介して重なっている。
【０１６２】
タッチ配線コンタクト部では、タッチ配線ＴＬは、下部誘電体層１７Ａに形成された開口部１７Ａｔ（第２コンタクトホールＣＨｔ）内で、共通電極ＣＥにおける対応する１つの共通電極部分ＣＥａに電気的に接続されている。タッチ配線ＴＬと共通電極ＣＥとは直接接していてもよい。この例では、タッチ配線ＴＬは、金属膜から形成され、透明導電膜を含んでいない。
【０１６３】
画素コンタクト部では、画素電極ＰＥは、下部誘電体層１７Ａ、上部誘電体層１７Ｂ、有機絶縁層１３および無機絶縁層１２の開口部１７Ａｐ、１７Ｂｐ、１３ｐ、１２ｐから構成された第１コンタクトホールＣＨｐ内で対応する１つのＴＦＴ３０のドレイン電極８ｄに電気的に接続されている。画素電極ＰＥとドレイン電極８ｄとは直接接していてもよい。共通電極ＣＥは、画素コンタクト部には形成されていない。つまり、第１コンタクトホールＣＨｐは、共通電極ＣＥの開口部１５ｐ内に配置されている。
【０１６４】
第１コンタクトホールＣＨｐにおいて、開口部１２ｐの側面と開口部１３ｐの側面とは整合していてもよい。また、開口部１７Ａｐの側面と開口部１７Ｂｐの側面とが整合していてもよい。なお、製造プロセスによっては、開口部１２ｐの側面の一部が開口部１３ｐの側面と整合し、他の一部が上部誘電体層１７Ｂの側面と整合していてもよい。
【０１６５】
ＴＦＴ３０、ソースコンタクト部およびドレインコンタクト部の構成は、アクティブマトリクス基板１０１と同様であってもよい。
【０１６６】
本実施形態でも、基板１の法線方向から見たとき、タッチ配線コンタクト部の第２コンタクトホールＣＨｔと、ソースコンタクト部のソース側開口部１１ｓとを、少なくとも部分的に重なるように配置する。また、画素コンタクト部の第１コンタクトホールＣＨｐと、ドレインコンタクト部のドレイン側開口部１１ｄとを、少なくとも部分的に重なるように配置する。これにより、コンタクト部に起因する画素開口率の低下を抑制できる。
【０１６７】
さらに、タッチ配線コンタクト部とソースコンタクト部（またはソース電極８ｓ）との間に、平坦化膜としても機能し得る有機絶縁層１３を介在させることで、これらのコンタクト部が互いに干渉を受けにくい。
【０１６８】
本実施形態でも、ドレインコンタクト部におけるドレイン側開口部１１ｄと、タッチ配線コンタクト部における第２コンタクトホールＣＨｔとは、図５Ａ〜図５Ｄを参照しながら前述したように配置され得る。
【０１６９】
＜アクティブマトリクス基板１０５の製造方法＞
以下、図１３Ａ〜図１３Ｄおよび図１４を参照しながら、アクティブマトリクス基板１０５の製造方法を説明する。図１３Ａ〜図１３Ｄは、それぞれ、アクティブマトリクス基板１０５の製造方法の一例を示す工程断面図である。図１４は、アクティブマトリクス基板１０５の製造方法の一例を示すフローチャートである。以下の説明では、各層の形成方法、材料、厚さなどについて、前述の実施形態（アクティブマトリクス基板１０１など）と同様の場合には適宜説明を省略する。
【０１７０】
・ＳＴＥＰ３−１〜３−７において、ＳＴＥＰ１−１〜１−７と同様の方法で、ＴＦＴ３０を形成する。
【０１７１】
・ＳＴＥＰ３−８
続いて、ＴＦＴ３０およびソースバスラインＳＬを覆うように、層間絶縁層１６を形成する。ここでは、層間絶縁層１６として、無機絶縁層１２と、有機絶縁層１３とをこの順で形成する。この後、有機絶縁層１３のパターニングを行い、無機絶縁層１２の一部を露出する開口部１３ｐを形成する。次いで、開口部１３ｐが形成された有機絶縁層１３をマスクとして利用して、無機絶縁層１２に開口部１２ｐを形成する。
【０１７２】
・ＳＴＥＰ３−９
続いて、図１３Ａに示すように、層間絶縁層１６上、および、開口部１３ｐおよび開口部１２ｐ内に、第１の透明導電膜を形成し、パターニングを行うことにより、共通電極ＣＥを含む第１透明電極層を形成する。第１の透明導電膜のうち、開口部１３ｐおよび開口部１２ｐ内に位置する部分は除去される。
【０１７３】
・ＳＴＥＰ３−１０
次いで、図１３Ｂに示すように、共通電極ＣＥを覆うように、下部誘電体層（厚さ：５０〜５００ｎｍ）１７Ａを形成する。下部誘電体層１７Ａの材料は、無機絶縁層１２の材料として例示した材料と同じであってもよい。この後、下部誘電体層１７Ａのパターニングを行い、共通電極ＣＥ（共通電極部分ＣＥａ）の一部を露出する開口部１７Ａｔ（第２コンタクトホールＣＨｔ）と、ドレイン電極８ｄの一部を露出する仮開口部１７Ａｐ’とを形成する。仮開口部１７Ａｐ’は、開口部１３ｐと少なくとも部分的に重なるように配置される。
【０１７４】
・ＳＴＥＰ３−１１
次いで、図１３Ｃに示すように、下部誘電体層１７Ａ上および第２コンタクトホールＣＨｔ内に、タッチ配線を形成するための金属膜を形成し、金属膜のパターニングを行うことにより、タッチ配線ＴＬを得る。タッチ配線ＴＬは、第２コンタクトホールＣＨｔ内で共通電極ＣＥ（共通電極部分ＣＥａ）と電気的に接続される。
【０１７５】
・ＳＴＥＰ３−１２
続いて、図１３Ｄに示すように、タッチ配線ＴＬおよび下部誘電体層１７Ａ上に、上部誘電体層（厚さ：５０〜５００ｎｍ）１７Ｂを形成する。上部誘電体層１７Ｂの材料は下部誘電体層１７Ａと同じであってもよい。この後、レジストマスクを用いて、上部誘電体層１７Ｂのパターニングを行い、ドレイン電極８ｄの一部を露出する開口部１７Ｂｐを形成する。このとき、上記レジストマスクを用いて、下部誘電体層１７Ａのうち開口部１７Ｂｐと重なる部分も同時にエッチングされ、下部誘電体層１７Ａに開口部１７Ａｐが形成される。なお、無機絶縁層１２にエッチング不良等があった場合に、本エッチング工程で無機絶縁層１２のうち開口部１７Ａｐと重なる部分も除去され得る。エッチング方法は、ドライエッチングでもウェットエッチングでもよい。このようにして、開口部１２ｐ、１３ｐ、１７Ａｐおよび１７Ｂｐから構成される第１コンタクトホールＣＨｐが得られる。第１コンタクトホールＣＨｐにおいて、開口部１２ｐの側面と開口部１３ｐの側面とが整合し、開口部１７Ａｐの側面と開口部１７Ｂｐの側面とが整合してもよい。
【０１７６】
開口部１７Ｂｐと下部誘電体層１７Ａの仮開口部１７Ａｐ’との配置関係は特に限定しない。例えば、仮開口部１７Ａｐ’は、基板１の法線方向から見たとき、開口部１７Ｂｐの内側に位置し、本エッチング工程で、開口部１７Ｂｐと整合する開口部１７Ａｐが形成されてもよい。あるいは、基板１の法線方向から見たとき、仮開口部１７Ａｐ’と交差するように開口部１７Ｂｐを形成してもよい。または、仮開口部１７Ａｐ’の内側に位置するように、開口部１７Ｂｐを形成してもよい。この場合には、仮開口部１７Ａｐ’はそのまま開口部１７Ａｐとなる。
【０１７７】
・ＳＴＥＰ３−１３
続いて、上部誘電体層１７Ｂ上および第１コンタクトホールＣＨｐ内に第２の透明導電膜を形成する。この後、例えばウェットエッチングで、第２の透明導電膜のパターニングを行うことにより、画素電極ＰＥを含む第２の透明電極層を得る。このようにして、図１２Ａおよび図１２Ｂに示すアクティブマトリクス基板１０５を得る。
【０１７８】
上記方法では、上部誘電体層１７Ｂのパターニングの際に、下部誘電体層１７Ａおよび無機絶縁層１２も同時にエッチングされ得る。このため、下部誘電体層１７Ａの仮開口部１７Ａｐ’および／または無機絶縁層１２の開口部１２ｐに形成不良、位置合わせズレ等が生じた場合でも、上部誘電体層１７Ｂのパターニングのためのレジストマスクを用いて、下部誘電体層１７Ａおよび／または無機絶縁層１２を再度エッチングできる。この結果、第１コンタクトホールＣＨｐ内において、ドレイン電極８ｄと画素電極ＰＥとの接触面積をより確実に確保でき、信頼性の高い画素コンタクト部が形成される。
【０１７９】
なお、ＳＴＥＰ３−１２において、基板１の主面１Ｓの法線方向から見たとき、開口部１３ｐは、開口部１７Ｂｐの内側に位置していてもよいし、開口部１７Ｂｐが開口部１３ｐの内側に位置していてもよい（図１５参照）。または、基板１の主面１Ｓの法線方向から見たとき、開口部１７Ｂｐと開口部１３ｐとは交差するように配置されていてもよい。
【０１８０】
＜アクティブマトリクス基板１０５の他の製造方法＞
次に、図１６Ａ〜図１６Ｄおよび図１７を参照しながら、アクティブマトリクス基板１０５の製造方法の他の例を説明する。図１６Ａ〜図１６Ｄは、それぞれ、アクティブマトリクス基板１０５の他の製造方法を示す工程断面図である。図１７は、アクティブマトリクス基板１０５の他の製造方法を示すフローチャートである。
【０１８１】
・ＳＴＥＰ４−１〜４−７において、ＳＴＥＰ１−１〜１−７と同様の方法で、ＴＦＴ３０を形成する。
【０１８２】
・ＳＴＥＰ４−８
続いて、ＴＦＴ３０およびソースバスラインＳＬを覆うように、層間絶縁層１６を形成する。ここでは、層間絶縁層１６として、無機絶縁層１２と、有機絶縁層１３とをこの順で形成する。この後、有機絶縁層１３のパターニングを行い、無機絶縁層１２の一部を露出する開口部１３ｐを形成する。
【０１８３】
・ＳＴＥＰ４−９
続いて、図１６Ａに示すように、層間絶縁層１６上および開口部１３ｐ内に第１の透明導電膜を形成し、第１の透明導電膜のパターニングを行うことにより、共通電極ＣＥを含む第１の透明電極層を得る。第１の透明導電膜のうち開口部１３ｐ内に位置する部分は除去される。
【０１８４】
・ＳＴＥＰ４−１０
次いで、図１６Ｂに示すように、層間絶縁層１６上および共通電極ＣＥ上に、下部誘電体層１７Ａを形成し、下部誘電体層１７Ａのパターニングを行う。これにより、下部誘電体層１７Ａに、タッチ配線ＴＬの一部を露出する開口部１７Ａｔ（第２コンタクトホールＣＨｔ）を形成するとともに、開口部１３ｐと少なくとも部分的に重なるように配置された仮開口部１７Ａｐ’を形成する。
【０１８５】
・ＳＴＥＰ４−１１
次いで、図１６Ｃに示すように、下部誘電体層１７Ａ上、第２コンタクトホールＣＨｔ内および開口部１３ｐ内に、タッチ配線を形成するための金属膜を形成し、金属膜のパターニングを行うことにより、タッチ配線ＴＬを得る。
【０１８６】
・ＳＴＥＰ４−１２
次いで、図１６Ｄに示すように、タッチ配線ＴＬ上および下部誘電体層１７Ａ上に、上部誘電体層１７Ｂを形成する。この後、上部誘電体層１７Ｂおよび無機絶縁層１２を、同じレジストマスクを用いてパターニングする。これにより、上部誘電体層１７Ｂに、ドレイン電極８ｄの一部を露出する開口部１７Ｂｐを形成するとともに、無機絶縁層１２の露出部分（開口部１３ｐで露出された部分）のうち開口部１７Ｂｐと重なる部分が除去されて開口部１２ｐが形成される。つまり、開口部１２ｐは、基板１の法線方向から見たとき、開口部１３ｐおよび開口部１７Ｂｐの両方と重なる部分に形成される。なお、開口部１７Ａｐの形成不良があった場合、下部誘電体層１７Ａのうち開口部１７Ｂｐと重なる部分も本工程でエッチングされ得る。このようにして、開口部１２ｐ、１３ｐ、１７Ａｐおよび１７Ｂｐから構成される第１コンタクトホールＣＨｐが得られる。基板１の主面１Ｓの法線方向から見たとき、開口部１３ｐと開口部１７Ｂｐとが交差するように配置された場合には、第１コンタクトホールＣＨｐにおいて、開口部１２ｐの側面の一部は開口部１３ｐの側面と整合し、他の一部は開口部１７Ｂｐと整合してもよい。
【０１８７】
・ＳＴＥＰ４−１３
続いて、上部誘電体層１７Ｂ上および第１コンタクトホールＣＨｐ内に第２の透明導電膜を形成し、第２の透明導電膜のパターニングを行うことにより、画素電極ＰＥを含む第２の透明電極層を得る。このようにして、アクティブマトリクス基板１０５（図１２Ａ、１２Ｂ）を得る。
【０１８８】
上記方法では、上部誘電体層１７Ｂと無機絶縁層１２とを同時にエッチングするので、無機絶縁層１２と上部誘電体層１７Ｂとの位置合わせが不要になる。また、上部誘電体層１７Ｂのパターニングの際に、下部誘電体層１７Ａも同時にエッチングされ得るので、下部誘電体層１７Ａの形成不良、位置合わせズレ等が生じた場合でも、上部誘電体層１７Ｂのパターニングのためのレジストマスクを用いて、下部誘電体層１７Ａを再度エッチングできる。この結果、第１コンタクトホールＣＨｐ内において、ドレイン電極８ｄと画素電極ＰＥとの接触面積をより確実に確保できるので、信頼性の高い画素コンタクト部が形成される。
【０１８９】
図示しないが、タッチ配線ＴＬを含むタッチ配線層を、共通電極ＣＥを含む第１の透明電極層の基板１側に設けてもよい。例えば、層間絶縁層１６上に、タッチ配線層、第２の誘電体層１８、共通電極ＣＥを含む第１の透明電極層、第１の誘電体層１７および画素電極ＰＥを含む第２の透明電極層をこの順で形成してもよい。
【０１９０】
＜変形例＞
図１８は、変形例のアクティブマトリクス基板１０７における画素コンタクト部を例示する断面図である。
【０１９１】
変形例では、第１コンタクトホールＣＨｐ内において、ドレイン電極８ｄと画素電極ＰＥとの間に、島状金属層２０が配置されている。ドレイン電極８ｄと画素電極ＰＥとは、島状金属層２０を介して電気的に接続されている。島状金属層２０は、例えばタッチ配線ＴＬと同じ金属膜を用いて（タッチ配線層内に）形成されている。例えば、図１３Ａ〜図１３Ｄおよび図１４を参照して前述した方法において、下部誘電体層１７Ａに開口部１７Ａｐの形成工程（ＳＴＥＰ３−１０）の後、タッチ配線ＴＬ用の金属膜を形成し、金属膜をパターニングすことにより、タッチ配線ＴＬおよび島状金属層２０を形成してもよい（ＳＴＥＰ３−１１）。島状金属層２０は、開口部１７Ａｐ、開口部１３ｐおよび開口部１２ｐから構成されるコンタクトホール内でドレイン電極８ｄと直接接するように配置されてもよい。この後、上部誘電体層１７Ｂを形成し、上部誘電体層１７Ｂに島状金属層２０の一部または全部を露出する開口部１７Ｂｐを設けてもよい。共通電極ＣＥは、開口部１７Ｂｐ内で島状金属層２０と接するように配置される。この構成によると、画素電極ＰＥのカバレッジが改善され、より信頼性の高い画素コンタクト部が得られる。
【０１９２】
本発明による実施形態のアクティブマトリクス基板の構造は、図１〜図１８を参照しながら説明した構造に限定されない。
【０１９３】
上述した例では、ＴＦＴ３０は、チャネル領域のチャネル長方向がｙ方向となるように配置されているが（ＴＦＴ縦置き構造）、画素ＴＦＴは、チャネル長方向がｘ方向となるように配置されていてもよい（ＴＦＴ横置き構造）。
【０１９４】
図１９は、本実施形態のコンタクト部の配置関係を、ＴＦＴ横置き構造のアクティブマトリクス基板に適用した例を示す平面図である。
【０１９５】
画素ＴＦＴであるＴＦＴ３１は、チャネル長方向がｘ方向となるように配置されている。この例でも、基板１の法線方向から見たとき、タッチ配線コンタクト部の第２コンタクトホールＣＨｔとソースコンタクト部のソース側開口部１１ｓとは少なくとも部分的に重なり、画素コンタクト部の第１コンタクトホールＣＨｐとドレインコンタクト部のドレイン側開口部１１ｄとは少なくとも部分的に重なるように配置されている。これにより、これらのコンタクト部に起因する画素開口率の低下を抑制できる。
【０１９６】
ＴＦＴ横置き構造では、第２コンタクトホールＣＨｔと第１コンタクトホールＣＨｐとをｘ方向に並べて配置することが可能になるため、遮光領域の幅（遮光範囲）Ｍをより小さくできる。ただし、このような配置は、画素サイズ（特に各画素のｘ方向の幅）が小さくなると困難である。これに対し、ＴＦＴ縦置き構造は、画素サイズの小さい（例えば３０μｍ以下）アクティブマトリクス基板に好適に用いられ得る。ＴＦＴ縦置き構造に、本実施形態のコンタクト部の配置を適用することで、高精細であり、かつ、画素開口率の高いアクティブマトリクス基板を実現できる。
【０１９７】
なお、図１９では、画素電極ＰＥの基板１側に共通電極ＣＥが配置された例を示したが、共通電極ＣＥの基板１側に画素電極ＰＥが配置されてもよい。
【０１９８】
さらに、タッチ配線層、共通電極ＣＥを含む透明電極層、および画素電極ＰＥを含む透明電極層は、いずれも、層間絶縁層１６の上に形成されていればよく、その順序は、図２〜図１８に例示した順序に限定されない。いずれの場合でも、共通電極ＣＥとタッチ配線ＴＬとの間の絶縁体に第２コンタクトホールＣＨｔが形成され、画素電極ＰＥとドレイン電極８ｄとの間の絶縁体（層間絶縁層１６を含む）に第１コンタクトホールＣＨｐが形成される。
【０１９９】
画素ＴＦＴの構造も、特に限定されない。上記の第１および第２の実施形態では、画素ＴＦＴであるＴＦＴ３０、３１はいずれもトップゲート構造ＴＦＴであるが、酸化物半導体層７の基板１側にさらに他のゲート電極（下部ゲート電極と呼ぶ）を備えたダブルゲート構造ＴＦＴであってもよい。例えば、図２Ｂに示す遮光層３にゲート信号を入力し、下部ゲート電極として機能させてもよい。この場合、ゲートバスラインＧＬは、ゲート電極１０と同じ導電膜から形成されていてもよいし、下部ゲート電極と同じ導電膜から形成されていてもよい。
【０２００】
あるいは、画素ＴＦＴは、ゲート電極が酸化物半導体層の基板側に配置されたボトムゲート構造ＴＦＴであってもよい。ボトムゲート構造ＴＦＴとして、例えば、ソース／ドレイン電極と酸化物半導体層との間にチャネル保護層（エッチストップ層）を有するエッチストップ型のＴＦＴを用いてもよい。エッチストップ層には、酸化物半導体層を露出するソース側開口部とドレイン側開口部とが設けられる。基板１の法線方向から見たとき、エッチストップ層のソース側開口部とタッチ配線コンタクト部とを互いに重なるように配置し、ドレイン側開口部と画素コンタクト部とを互いに重なるように配置してもよい。
【０２０１】
（酸化物半導体について）
酸化物半導体層７に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
【０２０２】
酸化物半導体層７は、２層以上の積層構造を有していてもよい。酸化物半導体層７が積層構造を有する場合には、酸化物半導体層７は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層７が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
【０２０３】
非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４−００７３９９号公報に記載されている。参考のために、特開２０１４−００７３９９号公報の開示内容の全てを本明細書に援用する。
【０２０４】
酸化物半導体層７は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層７は、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層７は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
【０２０５】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体が好ましい。
【０２０６】
なお、結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４−００７３９９号公報、特開２０１２−１３４４７５号公報、特開２０１４−２０９７２７号公報などに開示されている。参考のために、特開２０１２−１３４４７５号公報および特開２０１４−２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ−ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ−ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
【０２０７】
酸化物半導体層７は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ−Ｓｎ−Ｚｎ−Ｏ系半導体（例えばＩｎ２Ｏ３−ＳｎＯ２−ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層７は、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ａｌ−Ｓｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｏ系半導体、Ｉｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｔｉ−Ｏ系半導体、Ｃｄ−Ｇｅ−Ｏ系半導体、Ｃｄ−Ｐｂ−Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｓｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｏ系半導体、Ｚｒ−Ｉｎ−Ｚｎ−Ｏ系半導体、Ｈｆ−Ｉｎ−Ｚｎ−Ｏ系半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系半導体、Ｇａ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系半導体などを含んでいてもよい。
【産業上の利用可能性】
【０２０８】
本発明の実施形態は、酸化物半導体ＴＦＴを有する種々の半導体装置に広く適用され、特に、高精細なタッチセンサ付き液晶表示装置に好適に適用される。
【符号の説明】
【０２０９】
１                    ：基板
３                    ：遮光層
５                    ：下部絶縁層
７                    ：酸化物半導体層
７ｃ                  ：チャネル領域
７ｄ                  ：第２領域
７ｓ                  ：第１領域
８ｄ                  ：ドレイン電極
８ｓ                  ：ソース電極
９                    ：ゲート絶縁層
１０                  ：ゲート電極
１１                  ：上部絶縁層
１１ｄ                ：ドレイン側開口部
１１ｓ                ：ソース側開口部
１２                  ：無機絶縁層
１２ｐ                ：開口部
１３                  ：有機絶縁層
１３ｐ                ：開口部
１５’                ：第１の透明導電膜
１５ｐ                ：開口部
１６                  ：層間絶縁層
１７                  ：誘電体層
１７Ａ                ：下部誘電体層
１７Ａｐ              ：開口部
１７Ａｐ’            ：仮開口部
１７Ａｔ              ：開口部
１７Ｂ                ：上部誘電体層
１７Ｂｐ              ：開口部
１７ｐ                ：開口部
１７ｔ                ：開口部
１８                  ：第２の誘電体層
１８ｐ                ：開口部
１８ｐ’              ：仮開口部
１８ｔ                ：開口部
１８ｔ’              ：仮開口部
２０                  ：島状金属層
２１                  ：基板
４３                  ：中央線
１０１〜１０７        ：アクティブマトリクス基板
１１０                ：シール材
１２０                ：半導体チップ
１３０                ：コンタクト柱
２０１                ：対向基板
１００１              ：タッチパネル
ＰＩＸ                ：画素領域
ＧＬ                  ：ゲートバスライン
ＳＬ                  ：ソースバスライン
ＴＬ                  ：タッチ配線
ｔ１                  ：下部配線部
ｔ２                  ：上部配線部
ＰＥ                  ：画素電極
ＣＥ                  ：共通電極
ＣＥａ                ：共通電極部分
ＣＨｐ                ：第１コンタクトホール
ＣＨｔ                ：第２コンタクトホール
ＣＬ                  ：液晶層
ＤＲ                  ：表示領域
ＦＲ                  ：周辺領域
Ｈ１                  ：第１開口部
Ｈ２                  ：第２開口部
Ｍ                    ：遮光範囲
ＲＸ                  ：レシーバ電極
ＴＸ                  ：トランスミッタ電極
ＲＸＬ                ：タッチセンサ検出用配線
ＴＸＬ                ：タッチセンサ駆動用配線
ＴＵ                  ：タッチ検出単位
【図１Ａ】
2020076950.tif 000004
【図１Ｂ】
2020076950.tif 000005
【図２Ａ】
2020076950.tif 000006
【図２Ｂ】
2020076950.tif 000007
【図３Ａ】
2020076950.tif 000008
【図３Ｂ】
2020076950.tif 000009
【図３Ｃ】
2020076950.tif 000010
【図４】
2020076950.tif 000011
【図５Ａ】
2020076950.tif 000012
【図５Ｂ】
2020076950.tif 000013
【図５Ｃ】
2020076950.tif 000014
【図５Ｄ】
2020076950.tif 000015
【図６Ａ】
2020076950.tif 000016
【図６Ｂ】
2020076950.tif 000017
【図６Ｃ】
2020076950.tif 000018
【図６Ｄ】
2020076950.tif 000019
【図６Ｅ】
2020076950.tif 000020
【図６Ｆ】
2020076950.tif 000021
【図６Ｇ】
2020076950.tif 000022
【図６Ｈ】
2020076950.tif 000023
【図６Ｉ】
2020076950.tif 000024
【図６Ｊ】
2020076950.tif 000025
【図６Ｋ】
2020076950.tif 000026
【図７】
2020076950.tif 000027
【図８Ａ】
2020076950.tif 000028
【図８Ｂ】
2020076950.tif 000029
【図８Ｃ】
2020076950.tif 000030
【図９Ａ】
2020076950.tif 000031
【図９Ｂ】
2020076950.tif 000032
【図９Ｃ】
2020076950.tif 000033
【図９Ｄ】
2020076950.tif 000034
【図９Ｅ】
2020076950.tif 000035
【図９Ｆ】
2020076950.tif 000036
【図１０】
2020076950.tif 000037
【図１１Ａ】
2020076950.tif 000038
【図１１Ｂ】
2020076950.tif 000039
【図１２Ａ】
2020076950.tif 000040
【図１２Ｂ】
2020076950.tif 000041
【図１３Ａ】
2020076950.tif 000042
【図１３Ｂ】
2020076950.tif 000043
【図１３Ｃ】
2020076950.tif 000044
【図１３Ｄ】
2020076950.tif 000045
【図１４】
2020076950.tif 000046
【図１５】
2020076950.tif 000047
【図１６Ａ】
2020076950.tif 000048
【図１６Ｂ】
2020076950.tif 000049
【図１６Ｃ】
2020076950.tif 000050
【図１６Ｄ】
2020076950.tif 000051
【図１７】
2020076950.tif 000052
【図１８】
2020076950.tif 000053
【図１９】
2020076950.tif 000054