(57)【要約】【課題】インバータ用デバイスとして用いるＭＯＳＦＥＴであって、半導体基板の内部での結晶欠陥の発生を抑制することができる半導体装置および半導体回路装置を提供すること。【解決手段】活性領域１は、半導体基板１０の中央部からエッジ終端領域２までを２つ以上に区分している（ここでは区分１ａ〜１ｄ）。各区分１ａ〜１ｃは、それぞれ内側に隣り合う区分１ｂ〜１ｄの周囲を囲む。これら各区分１ａ〜１ｄそれぞれにｎ+型ソース領域１５およびｐ+型コンタクト領域１６をそれぞれ異なる表面積で配置している。ｎ+型ソース領域１５は、外側の第２〜４区分１ｂ〜１ｄに配置されるほど表面積が大きい。ｐ+型コンタクト領域１６は、外側の第２〜４区分１ｂ〜１ｄに配置されるほど表面積が小さい。半導体基板１０の表面積に対するｎ+型ソース領域１５の表面積の比率は、半導体基板１０の表面積に対するｐ+型コンタクト領域１６の表面積の比率よりも大きい。【選択図】図２
2020021916.tif 000002
【特許請求の範囲】
【請求項１】
第１主面と第２主面との間に第１導電型の第１半導体層を有する、シリコンよりもバンドギャップの広い半導体からなる第１半導体基板と、
前記第１半導体基板の前記第１主面から前記第１半導体層よりも浅い位置に、前記第１半導体層に接して設けられ、前記第１主面に露出された第２導電型の第２半導体層と、
前記第２半導体層の内部に選択的に設けられた第１導電型の第１半導体領域と、
前記第２半導体層の内部に選択的に設けられ、前記第１半導体領域に接する、前記第２半導体層よりも不純物濃度の高い第２導電型の第２半導体領域と、
前記第２半導体層の、前記第１半導体領域および前記第２半導体領域を除く部分である第２導電型の第３半導体領域と、
前記第１半導体領域および前記第３半導体領域を貫通して前記第１半導体層に達するトレンチと、
前記トレンチの内部に、ゲート絶縁膜を介して設けられたゲート電極と、
前記第１半導体基板の前記第１主面の上に設けられ、前記第１半導体領域および前記第２半導体領域に接する第１電極と、
前記第１半導体基板の前記第２主面の上に設けられ、前記第１半導体層に接する第２電極と、
を備え、
前記第２半導体領域は、前記第２半導体層の内部に複数配置され、前記第１半導体基板の中央部から離れた位置側ほど表面積が小さいことを特徴とする半導体装置。
【請求項２】
前記第１半導体基板の表面積に対する前記第１半導体領域の表面積の比率は、前記第１半導体基板の表面積に対する前記第２半導体領域の表面積の比率よりも大きいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
各々の前記第２半導体領域は、前記第１半導体基板の中央部から離れた位置側ほど表面積が小さいことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１半導体領域は、前記第２半導体層の内部に複数配置され、前記第１半導体基板の中央部から離れた位置側ほど表面積が大きいことを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
前記第１半導体領域の、隣り合う前記第２半導体領域の間に挟まれた部分は、前記第１半導体基板の中央部から離れた位置側ほど表面積が小さいことを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第１半導体基板の中央部に設けられ、前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、前記トレンチ、前記ゲート絶縁膜および前記ゲート電極を有する活性領域と、
前記活性領域の周囲を囲むエッジ終端領域と、
を備え、
前記活性領域は、前記第１半導体基板の中央部から前記エッジ終端領域までを２つ以上に区分され、
前記区分は、前記第１半導体基板の中央部側に隣接する他の前記区分の周囲を囲み、
前記第１半導体領域は、前記第１半導体基板の中央部から離れた前記区分に配置されるほど表面積が大きく、
前記第２半導体領域は、前記第１半導体基板の中央部から離れた前記区分に配置されるほど表面積が小さいことを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【請求項７】
前記トレンチは、前記第１半導体基板の前記第１主面に平行な第１方向に延びるストライプ状に配置され、
前記第１半導体領域と前記第２半導体領域とは、前記第１方向に交互に繰り返し配置され、
前記第１半導体領域は、前記第１半導体基板の中央部から離れた位置に配置されるほど前記第１方向の幅が広く、
前記第２半導体領域は、前記第１半導体基板の中央部から離れた位置に配置されるほど前記第１方向の幅が狭いことを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
【請求項８】
前記第１半導体領域の不純物濃度は、１．０×１０19／ｃｍ3以上７．０×１０19／ｃｍ3以下であることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
【請求項９】
前記第２半導体領域の不純物濃度は、１．０×１０20／ｃｍ3以上７．０×１０20／ｃｍ3以下であることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置。
【請求項１０】
請求項１〜９のいずれか一つに記載の半導体装置と、
第３主面および第４主面を有する、シリコンよりもバンドギャップの広い半導体からなる第１導電型の第２半導体基板と、
前記第２半導体基板の内部に選択的に設けられ、前記第３主面に露出する第２導電型の第７半導体領域と、
前記第２半導体基板の前記第３主面の上に設けられ、前記第７半導体領域に接し、かつ前記第１電極に電気的に接続された第３電極と、
前記第２半導体基板の前記第４主面の上に設けられ、前記第２電極に電気的に接続された第４電極と、
をさらに備えることを特徴とする半導体回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置および半導体回路装置に関する。
【背景技術】
【０００２】
従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：金属−酸化膜−半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。
【０００３】
例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。また、ＭＯＳＦＥＴは、構造上、ｐ型ベース領域とｎ-型ドリフト領域とのｐｎ接合で形成される寄生ダイオードを内蔵する。この寄生ダイオードは、ＭＯＳＦＥＴをインバータ用デバイスとして用いた場合に、当該ＭＯＳＦＥＴを保護する還流ダイオードとして使用可能である。
【０００４】
また、市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。このため、パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。また、ＭＯＳＦＥＴは、上述したように内蔵の寄生ダイオードを還流ダイオードとして使用可能であるため、外付けの還流ダイオードを追加して接続することなく、経済性の面でも注目されている。
【０００５】
また、炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、他のシリコンよりもバンドギャップの広い半導体（以下、ワイドバンドギャップ半導体とする）も有する。また、ワイドバンドギャップ半導体は、シリコンと同様に、金属との間で整流特性を示すショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｄｉｏｄｅ）を作製（製造）可能である。これらの理由から、ワイドバンドギャップ半導体を基板材料とした高耐圧で低オン抵抗なＳＢＤが実現可能である。
【０００６】
次に、炭化珪素を用いたＭＯＳＦＥＴ（以下、ＳｉＣ−ＭＯＳＦＥＴとする）に、炭化珪素を用いたＳＢＤ（以下、ＳｉＣ−ＳＢＤとする）を逆並列に接続し、ＳｉＣ−ＭＯＳＦＥＴのオン・オフ（ＯＮ・ＯＦＦ）により誘導性負荷に電流を流してインバータ動作を行う半導体回路装置について説明する。図１８は、一般的な半導体回路装置の回路構成を示す回路図である。図１８には、３相インバータの回路構成の２相分を図示省略する。図１８に示す半導体回路装置は、４つのＭＯＳＦＥＴ１０１〜１０４のオン・オフ動作で直流電圧を交流電圧に変換するフルブリッジ回路構成のインバータである。
【０００７】
ハイサイド（電源ライン側）のＭＯＳＦＥＴ１０１，１０３のドレインは、直流電源１０５の正極側に接続されている。ハイサイドのＭＯＳＦＥＴ１０１，１０３のソースは、それぞれローサイド（接地側）のＭＯＳＦＥＴ１０２，１０４のドレインに接続されている。ローサイドのＭＯＳＦＥＴ１０２，１０４のソースおよび直流電源１０５の負極側は接地されている。ＭＯＳＦＥＴ１０１のソースおよびＭＯＳＦＥＴ１０２のドレインと、ＭＯＳＦＥＴ１０３のソースおよびＭＯＳＦＥＴ１０４のドレインと、の間にインダクタンス成分をもつ誘導性負荷Ｌが接続されている。
【０００８】
各ＭＯＳＦＥＴ１０１〜１０４には、それぞれｐ型ベース領域とｎ-型ドリフト領域とのｐｎ接合で形成される寄生ダイオード１１１〜１１４が内蔵されている。また、各ＭＯＳＦＥＴ１０１〜１０４には、それぞれＭＯＳＦＥＴ１０１〜１０４と異なる半導体基板に作製された外付けのＳＢＤ１２１〜１２４が逆並列に接続されている。ＭＯＳＦＥＴ１０１〜１０４は、ＳｉＣ−ＭＯＳＦＥＴである。ＳＢＤ１２１〜１２４は、ＳｉＣ−ＳＢＤである。ＭＯＳＦＥＴ１０１〜１０４の各ゲートには、それぞれＭＯＳＦＥＴ１０１〜１０４にゲート電圧を入力する入力回路１３１〜１３４が接続されている。
【０００９】
この図１８に示すインバータでは、対角に配置されたＭＯＳＦＥＴ１０１およびＭＯＳＦＥＴ１０４と、ＭＯＳＦＥＴ１０２およびＭＯＳＦＥＴ１０３と、を交互に通電させることでパルス幅（パルスのオン時間）を可変して出力電圧が制御される。ＭＯＳＦＥＴ１０１およびＭＯＳＦＥＴ１０４の通電時には、実線矢印で示すように、直流電源１０５の正極側からＭＯＳＦＥＴ１０１、誘導性負荷ＬおよびＭＯＳＦＥＴ１０４を通ってローサイドへ向かう経路１４１で誘導性負荷Ｌに電流Ｉ１０１が流れる。
【００１０】
この経路１４１で電流Ｉ１０１が誘導性負荷Ｌに流れているときに、ＭＯＳＦＥＴ１０１，１０４をオフすると、誘導性負荷Ｌの電流を連続的に流すために、ＭＯＳＦＥＴ１０２，１０３の還流ダイオードを順方向に通電し、誘導性負荷Ｌを流れる電流を転流させる。このとき、還流ダイオードとして、ＭＯＳＦＥＴ１０２，１０３の寄生ダイオード１１２，１１３が順方向に通電すると、ＭＯＳＦＥＴ１０２，１０３のｐ型ベース領域からｎ-型ドリフト領域へ注入される少数キャリア（正孔）の再結合によりＭＯＳＦＥＴ１０２，１０３の半導体基板内部に結晶欠陥が発生してしまう。
【００１１】
半導体基板内部での結晶欠陥の発生を防止するために、ＭＯＳＦＥＴ１０２，１０３に、還流ダイオードとしてＳＢＤ１２２，１２３が逆並列に接続される。このため、誘導性負荷Ｌに流れる電流は、破線矢印で示すように、オフ状態のＭＯＳＦＥＴ１０２に接続されたＳＢＤ１２２、誘導性負荷Ｌ、およびオフ状態のＭＯＳＦＥＴ１０３に接続されたＳＢＤ１２３を通って直流電源１０５の正極側へ向かう経路１４２でＳＢＤ１２２，１２３を流れる電流Ｉ１０２となる。これにより、誘導性負荷Ｌのエネルギーが回生される。
【００１２】
図示省略するが、ＭＯＳＦＥＴ１０２およびＭＯＳＦＥＴ１０３の通電時には、直流電源１０５の正極側からＭＯＳＦＥＴ１０３、誘導性負荷ＬおよびＭＯＳＦＥＴ１０２を通ってローサイドへ向かって誘導性負荷Ｌに電流が流れる。この誘導性負荷Ｌに流れる電流は、オフ状態のＭＯＳＦＥＴ１０４に接続されたＳＢＤ１２４、誘導性負荷Ｌ、およびオフ状態のＭＯＳＦＥＴ１０１に接続されたＳＢＤ１２１を通って直流電源１０５の正極側へ向かって流れ、誘導性負荷Ｌのエネルギーが回生される。
【００１３】
このＭＯＳＦＥＴ１０１〜１０４として用いられる従来のＭＯＳＦＥＴの構造について、図１９〜２１を参照しながら説明する。図１９は、従来の半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１９の矩形枠ＡＡ，ＢＢは、半導体基板２１０の中央部付近からそれぞれ後述する第２，１方向Ｙ，Ｘに平行に活性領域２０１とエッジ終端領域２０２との境界付近までを含む。図２０，２１は、図１９の活性領域の一部を拡大して示す平面図である。図２０，２１には、ｎ+型ソース領域２１５、ｐ+型コンタクト領域２１６、トレンチ２１７およびゲート電極２１９のレイアウトを示し、ゲート絶縁膜を図示省略する。
【００１４】
図２０には、図１９の活性領域２０１のうちの、頂点ＡＡ１，ＡＡ３および頂点ＡＡ２，ＡＡ４を２組の対頂点とする矩形枠ＡＡで囲んだ部分を示す。この矩形枠ＡＡの頂点ＡＡ１，ＡＡ２は内側（半導体基板２１０の中央部側）に位置し、頂点ＡＡ３，ＡＡ４は外側（エッジ終端領域２０２側）に位置する。図２１には、図１９の活性領域２０１のうちの、頂点ＢＢ１，ＢＢ３および頂点ＢＢ２，ＢＢ４を２組の対頂点とする矩形枠ＢＢで囲んだ部分を示す。この矩形枠ＢＢの頂点ＢＢ１，ＢＢ２は内側に位置し、頂点ＢＢ３，ＢＢ４は外側に位置する。
【００１５】
図１９〜２１に示す従来の半導体装置は、活性領域２０１において、半導体基板２１０のおもて面側にトレンチゲート構造のＭＯＳゲートを備えた縦型ＳｉＣ−ＭＯＳＦＥＴである。トレンチ２１７は、活性領域２０１において、半導体基板２１０のおもて面に平行な方向（以下、第１方向とする）Ｘに延びるストライプ状に配置されている。図２０，２１には、半導体基板２１０のおもて面に平行な方向で、かつ第１方向Ｘと直交する方向（以下、第２方向とする）Ｙに並ぶ複数のトレンチ２１７のうちの一部を省略して「…」で示す。
【００１６】
隣り合うトレンチ２１７間（メサ領域）には、ｎ+型ソース領域２１５およびｐ+型コンタクト領域２１６がそれぞれ選択的に設けられている。ｎ+型ソース領域２１５とｐ+型コンタクト領域２１６とは、互いに接して、第１方向Ｘに交互に繰り返し配置されている。図２１には、第１方向Ｘに隣り合うｎ+型ソース領域２１５とｐ+型コンタクト領域２１６との組を部分的に省略して「…」で示す。図２０，２１には、ゲート電極２１９をハッチングで示す。
【００１７】
ｎ+型ソース領域２１５およびｐ+型コンタクト領域２１６はともに、自身が設けられたメサ領域を挟んで対向する両トレンチ２１７の対向する側壁にまで達する。ｎ+型ソース領域２１５とｐ+型コンタクト領域２１６とは、活性領域２０１の全体にわたって、第１方向Ｘに同じ幅ｗ２０１，ｗ２０２および同じピッチで配置されている。すなわち、ｎ+型ソース領域２１５およびｐ+型コンタクト領域２１６はともに、活性領域２０１の全体にわたって同じ表面積で配置されている。
【００１８】
通電劣化を防止したＳｉＣ−ＭＯＳＦＥＴとして、逆並列に接続されたＳｉＣ−ＳＢＤを備えたＳｉＣ−ＭＯＳＦＥＴであって、当該ＳｉＣ−ＭＯＳＦＥＴをオフする際にゲート電極に印加されるソース電極の電位に対して負バイアスとなるゲート電圧を−１０Ｖから−５Ｖの範囲とし、かつＳｉＣ−ＭＯＳＦＥＴに内蔵された寄生ダイオードの順方向電圧を高くすることで、当該寄生ダイオードに流れる順方向電流を半導体装置の定格電流の１／１０以上かつ１／３以下にした装置が提案されている（例えば、下記特許文献１（第００４１〜００５２段落、第７図）参照。）。
【００１９】
積層欠陥の発生を抑制したＳｉＣ−ＭＯＳＦＥＴとして、次の装置が提案されている。内周セルは、ＭＯＳゲート構造を備え、正六角形状の平面形状を有し、活性領域においてハニカム状に配置されている。最外周セルは、正六角形状の平面形状を有し、活性領域の外周に沿って活性領域の周囲を囲む。最外周セルは、ＭＯＳゲート構造のうち、ｐ型ベース領域およびｐ+型コンタクト領域を備え、ｎ+型ソース領域を備えていない。１つの最外周セルのｐ+型コンタクト領域の表面積を内周セルのｐ+型コンタクト領域の表面積よりも小さい（例えば、下記特許文献２（第００５０段落、第２図）参照。）。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】特開２０１５−１９８２２８号公報
【特許文献２】特開２０１８−０４６１６２号公報
【発明の概要】
【発明が解決しようとする課題】
【００２１】
しかしながら、図１９〜２１のＳｉＣ−ＭＯＳＦＥＴおよび上記特許文献１，２のＳｉＣ−ＭＯＳＦＥＴを図１８のＭＯＳＦＥＴ１０１〜１０４として用いてインバータを転流動作させる場合、ＭＯＳＦＥＴ１０１，１０４をオン（ＯＮ）からオフ（ＯＦＦ）にスイッチングさせる過渡時に（図１８参照）、ＳＢＤ１２１，１２３のみに過渡電流を流すことができず、当該過渡電流の一部がＭＯＳＦＥＴ１０２，１０３の寄生ダイオード１１２，１１３に流れてしまうことが判明した。図２２は、インバータを転流動作させたときに還流電流が流れるＳＢＤおよび当該ＳＢＤが逆接続されたＭＯＳＦＥＴの寄生ダイオードにそれぞれ流れる過渡電流の電流波形を示す特性図である。
【００２２】
図２２の符号１５１〜１５４は、それぞれ、ＭＯＳＦＥＴ１０１，１０４をオンからオフにスイッチングさせて誘導性負荷Ｌを流れる電流を転流させたときの電流波形である。符号１５１は、オン状態からオフ時の定常状態に達するＭＯＳＦＥＴ１０１，１０４に流れる電流の電流波形である。符号１５２は、ＭＯＳＦＥＴ１０２，１０３の寄生ダイオード１１２，１１３に流れてしまう過渡電流の電流波形である。符号１５３は、ＳＢＤ１２２，１２３に流れる還流電流の電流波形である。符号１５４は、ＳＢＤ１２２，１２３に流れる過渡電流の電流波形である。
【００２３】
ＭＯＳＦＥＴ１０２，１０３をオンからオフにスイッチングさせたときには、ＭＯＳＦＥＴ１０１，１０４の寄生ダイオード１１１，１１４に過渡電流１５２が流れてしまう。過渡電流１５２，１５４とは、ＭＯＳＦＥＴ１０１〜１０４がオンからオフになった瞬間に過渡的に流れる電流である。このように、ＭＯＳＦＥＴ１０１〜１０４にそれぞれ逆並列に接続したＳＢＤ１２１〜１２４を還流ダイオードとしたとしても、ＭＯＳＦＥＴ１０１〜１０４の寄生ダイオード１１１〜１１４に順方向に過渡電流１５２が流れてしまう。このため、上述したように少数キャリアの再結合によりＭＯＳＦＥＴ１０１〜１０４の半導体基板内部に結晶欠陥が発生してしまう。
【００２４】
この発明は、上述した従来技術による問題点を解消するため、半導体基板の内部での結晶欠陥の発生を抑制することができる半導体装置および半導体回路装置を提供することを目的とする。
【課題を解決するための手段】
【００２５】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１半導体基板は、第１主面と第２主面との間に第１導電型の第１半導体層を有する。前記第１半導体基板は、シリコンよりもバンドギャップの広い半導体からなる。前記第１半導体基板の前記第１主面から前記第１半導体層よりも浅い位置に、前記第１半導体層に接して、第２導電型の第２半導体層が設けられている。前記第２半導体層は、前記第１主面に露出されている。前記第２半導体層の内部に、第１導電型の第１半導体領域が選択的に設けられている。前記第２半導体層の内部に、第２導電型の第２半導体領域が選択的に設けられている。前記第２半導体領域は、前記第１半導体領域に接する。前記第２半導体領域は、前記第２半導体層よりも不純物濃度が高い。
【００２６】
第２導電型の第３半導体領域は、前記第２半導体層の、前記第１半導体領域および前記第２半導体領域を除く部分である。トレンチは、前記第１半導体領域および前記第３半導体領域を貫通して前記第１半導体層に達する。前記トレンチの内部に、ゲート絶縁膜を介してゲート電極が設けられている。前記第１半導体基板の前記第１主面の上に、第１電極が設けられている。前記第１電極は、前記第１半導体領域および前記第２半導体領域に接する。前記第１半導体基板の前記第２主面の上に、第２電極が設けられている。前記第２電極は、前記第１半導体層に接する。前記第２半導体領域は、前記第２半導体層の内部に複数配置され、前記第１半導体基板の中央部から離れた位置側ほど表面積が小さい。
【００２７】
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体基板の表面積に対する前記第１半導体領域の表面積の比率は、前記第１半導体基板の表面積に対する前記第２半導体領域の表面積の比率よりも大きい。
【００２８】
また、この発明にかかる半導体装置は、上述した発明において、各々の前記第２半導体領域は、前記第１半導体基板の中央部から離れた位置側ほど表面積が小さいことを特徴とする。
【００２９】
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域は、前記第２半導体層の内部に複数配置され、前記第１半導体基板の中央部から離れた位置側ほど表面積が大きいことを特徴とする。
【００３０】
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域の、隣り合う前記第２半導体領域の間に挟まれた部分は、前記第１半導体基板の中央部から離れた位置側ほど表面積が小さいことを特徴とする。
【００３１】
また、この発明にかかる半導体装置は、上述した発明において、活性領域およびエッジ終端領域を備える。前記活性領域は、前記第１半導体基板の中央部に設けられ、前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、前記トレンチ、前記ゲート絶縁膜および前記ゲート電極を有する。前記エッジ終端領域は、前記活性領域の周囲を囲む。前記活性領域は、前記第１半導体基板の中央部から前記エッジ終端領域までを２つ以上に区分されている。前記区分は、前記第１半導体基板の中央部側に隣接する他の前記区分の周囲を囲む。前記第１半導体領域は、前記第１半導体基板の中央部から離れた前記区分に配置されるほど表面積が大きい。前記第２半導体領域は、前記第１半導体基板の中央部から離れた前記区分に配置されるほど表面積が小さいことを特徴とする。
【００３２】
また、この発明にかかる半導体装置は、上述した発明において、前記トレンチは、前記第１半導体基板の前記第１主面に平行な第１方向に延びるストライプ状に配置されている。前記第１半導体領域と前記第２半導体領域とは、前記第１方向に交互に繰り返し配置されている。前記第１半導体領域は、前記第１半導体基板の中央部から離れた位置に配置されるほど前記第１方向の幅が広い。前記第２半導体領域は、前記第１半導体基板の中央部から離れた位置に配置されるほど前記第１方向の幅が狭いことを特徴とする。
【００３３】
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域の不純物濃度は、１．０×１０19／ｃｍ3以上７．０×１０19／ｃｍ3以下であることを特徴とする。
【００３４】
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域の不純物濃度は、１．０×１０20／ｃｍ3以上７．０×１０20／ｃｍ3以下であることを特徴とする。
【００３５】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体回路装置は、上述した発明にかかる半導体装置、第１導電型の第２半導体基板、第２導電型の第７半導体領域および第３，４電極を備える。前記第２半導体基板は、第３主面および第４主面を有する。前記第２半導体基板は、シリコンよりもバンドギャップの広い半導体からなる。前記第７半導体領域は、前記第２半導体基板の内部に選択的に設けられ、前記第３主面に露出する。前記第３電極は、前記第２半導体基板の前記第３主面の上に設けられ、前記第７半導体領域に接し、かつ前記第１電極に電気的に接続されている。前記第４電極は、前記第２半導体基板の前記第４主面の上に設けられ、前記第２電極に電気的に接続されていることを特徴とする。
【００３６】
上述した発明によれば、第１半導体基板に作製されたＭＯＳＦＥＴの第３半導体領域と第１半導体層との間のｐｎ接合で形成される寄生ダイオードの表面積を第１半導体基板の表面積に対して小さくすることができる。このため、当該ＭＯＳＦＥＴの寄生ダイオードの順方向電圧を高くすることができる。したがって、第１半導体基板に作製されたＭＯＳＦＥＴをインバータ用デバイスとして用いた場合に、第１半導体基板と異なる第２半導体基板に作製され、当該ＭＯＳＦＥＴに逆並列に接続された外付けのＳＢＤのみに過渡電流が流れ、当該ＭＯＳＦＥＴの寄生ダイオードには流れない。
【発明の効果】
【００３７】
本発明にかかる半導体装置および半導体回路装置によれば、インバータ用デバイスとして用いるＭＯＳＦＥＴであって、半導体基板の内部での結晶欠陥の発生を抑制することができるという効果を奏する。
【図面の簡単な説明】
【００３８】
【図１】実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。
【図２】図１の活性領域の一部を拡大して示す平面図である。
【図３】図１の活性領域の一部を拡大して示す平面図である。
【図４】図２の切断線Ｃ−Ｃ’における断面構造を示す断面図である。
【図５】図２の切断線Ｄ−Ｄ’における断面構造を示す断面図である。
【図６】図１８のインバータに用いる一般的なＳＢＤの構造を示す断面図である。
【図７】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図８】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図９】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図１０】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図１１】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図１２】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図１３】実施の形態２にかかる半導体装置を半導体基板のおもて面側から見たレイアウトの一部を示す平面図である。
【図１４】実施の形態２にかかる半導体装置を半導体基板のおもて面側から見たレイアウトの一部を示す平面図である。
【図１５】図１３の切断線Ｅ−Ｅ’における断面構造を示す断面図である。
【図１６】実施例にかかる半導体装置の電圧−電流特性を示す特性図である。
【図１７】従来の半導体装置の電圧−電流特性を示す特性図である。
【図１８】一般的な半導体回路装置の回路構成を示す回路図である。
【図１９】従来の半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。
【図２０】図１９の活性領域の一部を拡大して示す平面図である。
【図２１】図１９の活性領域の一部を拡大して示す平面図である。
【図２２】インバータを転流動作させたときに転流電流が流れるＳＢＤおよび当該ＳＢＤが逆接続されたＭＯＳＦＥＴの寄生ダイオードにそれぞれ流れる過渡電流の電流波形を示す特性図である。
【発明を実施するための形態】
【００３９】
以下に添付図面を参照して、この発明にかかる半導体装置および半導体回路装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。
【００４０】
（実施の形態１）
実施の形態１にかかる半導体装置は、シリコン（Ｓｉ）よりもバンドギャップが広い半導体（ワイドバンドギャップ半導体とする）を用いて構成される。この実施の形態１にかかる半導体装置の構造について、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた場合を例に、図１〜６，１８を参照しながら説明する。図１は、実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１には、図１８のインバータを構成するＭＯＳＦＥＴ１０１〜１０４として用いられるＭＯＳＦＥＴを設けた半導体基板（第１半導体基板（半導体チップ））１０のレイアウトを示す。
【００４１】
図２，３は、図１の活性領域の一部を拡大して示す平面図である。図２，３には、ｎ+型ソース領域（第１半導体領域）１５、ｐ+型コンタクト領域（第２半導体領域）１６、トレンチ１７およびゲート電極１９のレイアウトを示し、ゲート絶縁膜１８（図４，５）を図示省略する。図２には、図１の活性領域１のうちの、頂点Ａ１，Ａ３および頂点Ａ２，Ａ４を２組の対頂点とする矩形枠Ａで囲んだ部分を示す。この矩形枠Ａの頂点Ａ１，Ａ２は内側（半導体基板１０の中央部側）に位置し、頂点Ａ３，Ａ４は外側（エッジ終端領域２側）に位置する。
【００４２】
図３には、図１の活性領域１のうちの、頂点Ｂ１，Ｂ３および頂点Ｂ２，Ｂ４を２組の対頂点とする矩形枠Ｂで囲んだ部分を示す。この矩形枠Ｂの頂点Ｂ１，Ｂ２は内側に位置し、頂点Ｂ３，Ｂ４は外側に位置する。具体的には、図１の矩形枠Ａは、活性領域１のうち、半導体基板１０の中央部から後述する第２方向Ｙに平行に順に第１〜４区分１ａ〜１ｄを含む。図１の矩形枠Ｂは、活性領域１のうち、半導体基板１０の中央部から後述する第１方向Ｘに平行に順に第１〜４区分１ａ〜１ｄを含む。
【００４３】
図１〜３に示す実施の形態１にかかる半導体装置は、炭化珪素からなる半導体基板１０のおもて面（第１主面）側にトレンチゲート構造のＭＯＳゲートを備えた縦型ＳｉＣ−ＭＯＳＦＥＴであり、図１８のインバータを構成するＭＯＳＦＥＴ１０１〜１０４として用いられる。図１８のインバータの構成は従来と同じであるため、説明を省略する。ＭＯＳゲートは、活性領域１に１つ以上設けられている。１つのＭＯＳゲートでＭＯＳＦＥＴの１つの単位セル（素子の構成単位）が構成される。ＭＯＳゲートは、ｐ型ベース領域（第３半導体領域）１４、ｎ+型ソース領域１５、ｐ+型コンタクト領域１６、トレンチ１７、ゲート絶縁膜１８およびゲート電極１９からなる。
【００４４】
活性領域１は、略矩形状の平面形状を有し、半導体基板１０の中央部を含む領域に配置されている。活性領域１は、その周囲をエッジ終端領域２に囲まれており、エッジ終端領域２よりも半導体基板１０の表面積を大きく占める。活性領域１は、素子がオン状態のときに主電流が流れる領域である。また、活性領域１は、半導体基板１０の中央部からエッジ終端領域２までを２つ以上に区分し、各区分にそれぞれｎ+型ソース領域１５およびｐ+型コンタクト領域１６をそれぞれ異なる表面積で配置した構成となっている。
【００４５】
半導体基板１０の中央部とは、例えば略矩形状の平面形状を有する半導体基板１０の２つの対角線の交点を含む領域である。以降、活性領域１を４つに区分し、当該４つの区分（以下、第１〜４区分とする）に内側（半導体基板１０の中央部側）から外側へ向かって順に符号１ａ〜１ｄを付した場合を例に説明する。第１区分１ａは、略矩形状の平面形状を有し、半導体基板１０の中央部を含む領域に配置されている。第２〜４区分１ｂ〜１ｄは、それぞれ内側に隣接する第１〜３区分１ａ〜１ｃの周囲を略矩形状に囲む。第４区分１ｄの周囲は、エッジ終端領域２に囲まれている。
【００４６】
トレンチ１７は、略矩形状の平面形状を有する活性領域１を、半導体基板１０のおもて面に平行な方向（以下、第１方向とする）Ｘに延びるストライプ状に設けられている（図２，３）。すなわち、トレンチ１７は、活性領域１を、活性領域１とエッジ終端領域２との境界である１組の対辺の一方の辺から他方の辺まで延在し、かつ半導体基板１０のおもて面に平行でかつ第１方向Ｘと直交する方向（以下、第２方向とする）Ｙに並んで複数配置される。図２，３には、第２方向Ｙに並ぶ複数のトレンチ１７のうちの一部を省略して「…」で示す（図１３，１４においても同様）。
【００４７】
第１〜４区分１ａ〜１ｄに、それぞれ１つ以上の隣り合うトレンチ１７間（メサ領域）が配置される。半導体基板１０の中央部を通るトレンチ１７は、第１方向Ｘにすべての第１〜４区分１ａ〜１ｄを通る。そして、トレンチ１７は、第２方向Ｙに外側へ配置されるほど、内側の第１〜３区分１ａ〜１ｃに位置する部分の割合が低くなり、かつ外側の第２〜４区分１ｂ〜１ｄに位置する部分の割合が高くなる。少なくとも第２方向Ｙに最も外側に配置されたトレンチ１７は、例えばその全体が第４区分１ｄに位置する。
【００４８】
すべてのメサ領域に、ｎ+型ソース領域１５およびｐ+型コンタクト領域１６がそれぞれ選択的に設けられている。ｎ+型ソース領域１５とｐ+型コンタクト領域１６とは、第１方向Ｘに交互に繰り返し配置されている。図３には、第１方向Ｘに隣り合うｎ+型ソース領域１５とｐ+型コンタクト領域１６との組を部分的に省略して「…」で示す。また、図２，３には、ゲート電極１９をハッチングで示す（図１３，１４においても同様）。ｎ+型ソース領域１５およびｐ+型コンタクト領域１６は互いに接する。ｎ+型ソース領域１５の不純物濃度は、例えば、１．０×１０19／ｃｍ3以上７．０×１０19／ｃｍ3以下であってもよい。ｐ+型コンタクト領域１６の不純物濃度は、例えば、１．０×１０20／ｃｍ3以上７．０×１０20／ｃｍ3以下であってもよい。
【００４９】
半導体基板１０の表面積に対するｎ+型ソース領域１５の表面積の比率は、半導体基板１０の表面積に対するｐ+型コンタクト領域１６の表面積の比率よりも大きい。すなわち、ｎ+型ソース領域１５の総表面積は、ｐ+型コンタクト領域１６の総表面積よりも大きい。例えば、ｎ+型ソース領域１５は、半導体基板１０の中央部から離れた位置に配置されるほど表面積が大きくなっている。ｐ+型コンタクト領域１６は、半導体基板１０の中央部から離れた位置に配置されるほど、表面積が小さくなっている。
【００５０】
具体的には、ｎ+型ソース領域１５は、外側の第２〜４区分１ｂ〜１ｄに配置されるほど表面積が大きくなっている。ｐ+型コンタクト領域１６は、外側の第２〜４区分１ｂ〜１ｄに配置されるほど表面積が小さくなっている。隣り合う１組のｎ+型ソース領域１５およびｐ+型コンタクト領域１６の総面積は、すべての隣り合うｎ+型ソース領域１５およびｐ+型コンタクト領域１６の組で等しい。ｎ+型ソース領域１５およびｐ+型コンタクト領域１６の第２方向Ｙの幅は、メサ領域の第２方向Ｙの幅ｗ２１と等しい。メサ領域の第２方向Ｙの幅ｗ２１は、すべてのメサ領域で等しい。
【００５１】
このようにすべてのメサ領域でｎ+型ソース領域１５およびｐ+型コンタクト領域１６の第２方向Ｙの幅を同じにする。これによって、半導体基板１０の表面積に対するｎ+型ソース領域１５およびｐ+型コンタクト領域１６の表面積の比率は、ｎ+型ソース領域１５およびｐ+型コンタクト領域１６の第１方向の幅ｗ１，ｗ２で調整可能である。具体的には、ｎ+型ソース領域１５は、外側の第２〜４区分１ｂ〜１ｄに配置されるほど、第１方向の幅ｗ１が広くなっている。ｐ+型コンタクト領域１６は、外側の第２〜４区分１ｂ〜１ｄに配置されるほど、第１方向の幅ｗ２が狭くなっている。
【００５２】
より具体的には、第２区分１ｂのｎ+型ソース領域１５ｂ（１５）の第１方向Ｘの幅ｗ１ｂは、第１区分１ａのｎ+型ソース領域１５ａ（１５）の第１方向Ｘの幅ｗ１ａよりも広い。第３区分１ｃのｎ+型ソース領域１５ｃ（１５）の第１方向Ｘの幅ｗ１ｃは、第２区分１ｂのｎ+型ソース領域１５ｂの第１方向Ｘの幅ｗ１ｂよりも広い。第４区分１ｄのｎ+型ソース領域１５ｄ（１５）の第１方向Ｘの幅ｗ１ｄは、第３区分１ｃのｎ+型ソース領域１５ｃの第１方向Ｘの幅ｗ１ｃよりも広い（ｗ１ａ＜ｗ１ｂ＜ｗ１ｃ＜ｗ１ｄ）。
【００５３】
かつ、第２区分１ｂのｐ+型コンタクト領域１６ｂ（１６）の第１方向Ｘの幅ｗ２ｂは、第１区分１ａのｐ+型コンタクト領域１６ａ（１６）の第１方向Ｘの幅ｗ２ａよりも狭い。第３区分１ｃのｐ+型コンタクト領域１６ｃ（１６）の第１方向Ｘの幅ｗ２ｃは、第２区分１ｂのｐ+型コンタクト領域１６ｂの第１方向Ｘの幅ｗ２ｂよりも狭い。第４区分１ｄのｐ+型コンタクト領域１６ｄ（１６）の第１方向Ｘの幅ｗ２ｄは、第３区分１ｃのｐ+型コンタクト領域１６ｃの第１方向Ｘの幅ｗ２ｃよりも狭い（ｗ２ａ＞ｗ２ｂ＞ｗ２ｃ＞ｗ２ｄ）。
【００５４】
活性領域１の区分が４つを超える場合には、第４区分１ｄよりも外側の区分において、ｎ+型ソース領域１５は、外側の区分に配置されるほど第１方向Ｘの幅ｗ１が広くなっている。かつ、ｐ+型コンタクト領域１６は、外側の区分に配置されるほど第１方向Ｘの幅ｗ２が狭くなっていればよい。また、活性領域１の最も内側の第１区分１ａ（すなわち半導体基板１０中央部を含む区分）においては、ｎ+型ソース領域１５の表面積とｐ+型コンタクト領域１６の表面積とが等しくてもよいし、ｎ+型ソース領域１５およびｐ+型コンタクト領域１６の一方の表面積が他方の表面積よりも大きくてもよい。
【００５５】
エッジ終端領域２は、活性領域１と半導体基板１０の端部（側面）との間の領域であり、後述するｎ-型ドリフト領域１２（図４，５）の、半導体基板１０のおもて面側の電界を緩和し耐圧（耐電圧）を保持する機能を有する。エッジ終端領域２には、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ  Ｌｉｍｉｔｉｎｇ  Ｒｉｎｇ）、メサ構造、接合終端拡張（ＪＴＥ：Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ）構造、フィールドプレートなどの耐圧構造（不図示）が配置される。耐圧とは、リーク電流が過度に増大せず、素子が誤動作や破壊を起こさない限界の電圧である。
【００５６】
次に、実施の形態１にかかる半導体装置の断面構造について説明する。図４，５は、それぞれ図２の切断線Ｃ−Ｃ’および切断線Ｄ−Ｄ’における断面構造を示す断面図である。図２の切断線Ｃ−Ｃ’および切断線Ｄ−Ｄ’は、トレンチ１７の内部に設けられたゲート絶縁膜１８およびゲート電極１９を通る第２方向Ｙに平行な切断線である。かつ、図２の切断線Ｃ−Ｃ’は、ｎ+型ソース領域１５を通り、ｐ+型コンタクト領域１６を通らない切断線である。図２の切断線Ｄ−Ｄ’は、ｐ+型コンタクト領域１６を通り、ｎ+型ソース領域１５を通らない切断線である。
【００５７】
図４，５に示すように、半導体基板１０は、炭化珪素からなるｎ+型出発基板１１のおもて面上にｎ-型ドリフト領域１２およびｐ型ベース領域１４となる各炭化珪素層（第１，２半導体層）５１，５２を順にエピタキシャル成長させてなる炭化珪素エピタキシャル基板（半導体チップ）である。半導体基板１０は、ｐ型炭化珪素層５２側の主面（ｐ型炭化珪素層５２の表面）をおもて面（第１主面）とし、ｎ+型出発基板１１側の主面（ｎ+型出発基板１１の裏面）を裏面（第２主面）とする。上述したように、活性領域１において半導体基板１０のおもて面側に、トレンチゲート構造のＭＯＳゲートが設けられている。
【００５８】
ＭＯＳゲートを構成するトレンチ１７は、半導体基板１０のおもて面から深さ方向Ｚにｐ型炭化珪素層５２（ｐ型ベース領域１４）を貫通してｎ-型炭化珪素層５１の内部に達する。上述したように、トレンチ１７は、半導体基板１０のおもて側から見て、例えば、第１方向Ｘに延在するストライプ状に配置されていてもよい。トレンチ１７の内部には、ゲート絶縁膜１８を介してゲート電極１９が設けられている。１つのトレンチ１７内のゲート電極１９と、当該ゲート電極１９を挟んで隣り合うメサ領域（隣り合うトレンチ１７間）と、で１つの単位セルが構成される。
【００５９】
ｎ-型炭化珪素層５１のソース側（ｎ+型ソース領域１５側）の表面層に、ｐ型炭化珪素層５２に接するｎ型領域１３が設けられている。このｎ型領域１３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ  Ｓｐｒｅａｄｉｎｇ  Ｌａｙｅｒ：ＣＳＬ）である。このｎ型領域（以下、ｎ型電流拡散領域とする）１３は、メサ領域を挟んで隣り合うトレンチ１７の両側壁に達するように、半導体基板１０のおもて面に平行な方向に一様な厚さで設けられている。ｎ型電流拡散領域１３は、ｐ型ベース領域１４との界面から、トレンチ１７の底面よりもドレイン側（ｎ+型出発基板１１側）に深い位置に達する。
【００６０】
ｎ-型炭化珪素層５１の、ｎ型電流拡散領域１３以外の部分がｎ-型ドリフト領域１２である。ｎ型電流拡散領域１３の内部には、第１，２ｐ+型領域４１，４２がそれぞれ選択的に設けられている。第１ｐ+型領域４１は、ｐ型ベース領域１４とｎ型電流拡散領域１３との界面よりもドレイン側に深い位置に、ｐ型ベース領域１４と離して配置されている。かつ、第１ｐ+型領域４１は、トレンチ１７の底面に深さ方向Ｚに対向する。第１ｐ+型領域４１は、トレンチ１７の底面および底面コーナー部に露出されていてもよい。トレンチ１７の底面コーナー部とは、トレンチ１７の底面と側壁との境界である。
【００６１】
第２ｐ+型領域４２は、隣り合うトレンチ１７間に、第１ｐ+型領域４１およびトレンチ１７と離して設けられ、かつメサ領域の例えば中央部に接する。第１，２ｐ+型領域４１，４２とｎ型電流拡散領域１３（またはｎ-型ドリフト領域１２）とのｐｎ接合は、トレンチ１７の底面よりもドレイン側に深い位置に形成されている。これにより、トレンチ１７の底面に沿った部分でゲート絶縁膜１８に高電界が印加されることを防止することができる。ｎ型電流拡散領域１３を設けずに、第１，２ｐ+型領域４１，４２がｎ-型ドリフト領域１２の内部に設けられていてもよい。
【００６２】
第１，２ｐ+型領域４１，４２は、第１，２ｐ+型領域４１，４２とｎ型電流拡散領域１３（またはｎ-型ドリフト領域１２）とのｐｎ接合がトレンチ１７の底面よりもドレイン側に深い位置に形成されるように配置されればよく、第１，２ｐ+型領域４１，４２のドレイン側への深さは設計条件に合わせて種々変更可能である。例えば、第１，２ｐ+型領域４１，４２は、トレンチ１７の底面よりもドレイン側においてｎ型電流拡散領域１３の内部やｎ-型ドリフト領域１２の内部で終端していてもよいし、ｎ型電流拡散領域１３とｎ-型ドリフト領域１２との界面で終端していてもよい。
【００６３】
ｐ型炭化珪素層５２の内部には、ｎ+型ソース領域１５およびｐ+型コンタクト領域１６がそれぞれ選択的に設けられている。ｎ+型ソース領域１５とｐ+型コンタクト領域１６とは、上述したようにメサ領域において第１方向Ｘに交互に繰り返し配置されている。このため、メサ領域に、図２の切断線Ｃ−Ｃ’における断面構造と、切断線Ｄ−Ｄ’における断面構造と、が第１方向Ｘに交互に繰り返し配置される。ｎ+型ソース領域１５およびｐ+型コンタクト領域１６はともに、自身が設けられたメサ領域を挟んで対向する両トレンチ１７の対向する側壁にまで達する。
【００６４】
ｐ型炭化珪素層５２の、ｎ+型ソース領域１５およびｐ+型コンタクト領域１６以外の部分がｐ型ベース領域１４である。層間絶縁膜２０は、半導体基板１０のおもて面の全面に設けられ、ゲート電極１９を覆う。ソース電極（第１電極）２１は、層間絶縁膜２０のコンタクトホール２０ａ内においてｎ+型ソース領域１５およびｐ+型コンタクト領域１６に接続され、ｎ+型ソース領域１５およびｐ+型コンタクト領域１６を介してｐ型ベース領域１４に電気的に接続されている。ソース電極２１は、異なる金属膜を積層してなる積層構造を有していてもよい。ソース電極２１は、ソースパッドを兼ねる。
【００６５】
例えば、ソース電極２１は、第１窒化チタン（ＴｉＮ）膜３１およびニッケルシリサイド（ＮｉＳｉ）膜３２上に、チタン（Ｔｉ）膜３３、第２ＴｉＮ膜３４およびアルミニウム（Ａｌ）合金膜３５を順に積層した積層構造を有する。第１ＴｉＮ膜３１は、層間絶縁膜２０の表面のみを覆う。ＮｉＳｉ膜３２は、コンタクトホール２０ａに露出する半導体基板１０のおもて面のみに設けられ、半導体基板１０にオーミック接触する。Ｔｉ膜３３は、第１ＴｉＮ膜３１およびＮｉＳｉ膜３２を覆う。第２ＴｉＮ膜３４は、Ｔｉ膜３３上に設けられている。
【００６６】
Ａｌ合金膜３５は、コンタクトホール２０ａを埋め込むように、第２ＴｉＮ膜３４上に設けられている。第１ＴｉＮ膜３１、Ｔｉ膜３３および第２ＴｉＮ膜３４は、Ａｌ合金膜３５と半導体基板１０との間での相互反応を防止するバリアメタルである。Ａｌ合金膜３５は、アルミニウムを主成分とする金属膜であり、例えば、アルミニウム−シリコン（Ａｌ−Ｓｉ）膜、アルミニウム−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）膜またはアルミニウム−銅（Ａｌ−Ｃｕ）膜であってもよい。Ａｌ合金膜３５に代えて、アルミニウム膜を設けてもよい。
【００６７】
端子ピン３７の一方の端部は、半導体基板１０のおもて面に対して略垂直に立てた状態ではんだ層４０を介してめっき膜３６にはんだ接合されている。端子ピン３７の他方の端部は、半導体基板１０のおもて面に対向して配置された金属バー（不図示）に接合され、当該半導体基板１０を実装したケース（不図示）の外側に露出して外部装置（不図示）と電気的に接続されている。端子ピン３７は、例えばソース電極２１の電位を外部に取り出す外部接続用端子となる。端子ピン３７は、所定直径を有する丸棒状（円柱状）の配線部材である。
【００６８】
第１保護膜３８は、ソース電極２１の表面のめっき膜３６以外の部分を覆うパッシベーション膜である。第２保護膜３９は、めっき膜３６と第１保護膜３８との境界を覆うパッシベーション膜である。ドレイン電極（第２電極）２２は、半導体基板１０の裏面（ｎ+型ドレイン領域であるｎ+型出発基板１１の裏面）にオーミック接触している。ドレイン電極２２は、金属ベース板（不図示）にはんだ接合され、当該金属ベース板を介して冷却フィン（不図示）のベース部に少なくとも一部が接触している。
【００６９】
半導体基板１０で発生した熱は、半導体基板１０の裏面に金属ベース板を介して接触させた冷却フィンのフィン部から放熱され、かつ半導体基板１０のおもて面の端子ピン３７を接合した金属バーから放熱される。このように、実施の形態１にかかる半導体装置において、ソース電極２１に、めっき膜３６、はんだ層４０、端子ピン３７および第１，２保護膜３８，３９からなるピン構造が形成されている。かつ、半導体基板１０で発生した熱が半導体基板１０の両面からそれぞれ放熱される両面冷却構造が構成されている。
【００７０】
次に、図１８のインバータを構成するＳＢＤ１２１〜１２４として用いられる一般的なＳＢＤの構造について、図６を参照して説明する。図６は、図１８のインバータに用いる一般的なＳＢＤの構造を示す断面図である。図６には、図１８のインバータを構成するＳＢＤ１２１〜１２４として用いられるＳｉＣ−ＳＢＤの構造の一例を示す。図６に示す半導体装置は、図１に示すＳｉＣ−ＭＯＳＦＥＴを形成した半導体基板１０と異なる半導体基板（第２半導体基板（半導体チップ））６０に形成され、図１に示すＳｉＣ−ＭＯＳＦＥＴに逆並列に接続されたＳｉＣ−ＳＢＤである。
【００７１】
半導体基板６０は、炭化珪素からなるｎ+型出発基板６１のおもて面上にｎ-型ドリフト領域６２となるｎ-型炭化珪素層をエピタキシャル成長させてなる炭化珪素エピタキシャル基板である。半導体基板６０は、ｎ-型ドリフト領域６２側の主面（ｎ-型ドリフト領域６２の表面）をおもて面（第３主面）とし、ｎ+型出発基板６１側の主面（ｎ+型出発基板６１の裏面）を裏面（第４主面）とする。半導体基板６０のおもて面は、（０００１）面、いわゆるＳｉ面であってもよいし、（０００−１）面、いわゆるＣ面であってもよい。
【００７２】
活性領域８１において、半導体基板６０のおもて面の表面層には、ＪＢＳ（Ｊｕｎｃｔｉｏｎ  Ｂａｒｒｉｅｒ  Ｓｃｈｏｔｔｋｙ）構造用の複数のｐ型領域６３が互いに離して選択的に設けられている。ＪＢＳ用の複数のｐ型領域６３は、同心円状に配置されている。図６には、ｎ-型ドリフト領域６２の、隣り合うｐ型領域６３に挟まれた部分の幅ｗ１１がＪＢＳ用のｐ型領域６３の幅ｗ１２よりも狭い場合を示すが、ｎ-型ドリフト領域６２の、隣り合うｐ型領域６３に挟まれた部分の幅ｗ１１は例えば最長で３μｍ程度である。ＪＢＳ用のｐ型領域６３の幅ｗ１２は、例えば２μｍ程度である。
【００７３】
活性領域８１と、当該活性領域８１の周囲を囲むエッジ終端領域８２と、の境界付近において、半導体基板６０のおもて面の表面層には、接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ）構造用のｐ型領域６４が選択的に設けられている。ＪＴＥ用のｐ型領域６４は、ＪＢＳ用のｐ型領域６３と離して配置され、活性領域８１の周囲を囲む。ＪＴＥ用のｐ型領域６４の不純物濃度は、ＪＢＳ用のｐ型領域６３の不純物濃度よりも低い。
【００７４】
エッジ終端領域８２において、半導体基板６０のおもて面の表面層には、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ  Ｌｉｍｉｔｉｎｇ  Ｒｉｎｇ）用のフローティング電位の複数のｐ型領域６５が互いに離して選択的に設けられている。ＦＬＲ用の複数のｐ型領域６５は、ＪＴＥ用のｐ型領域６４よりも外側（半導体基板６０の端部側）に、ＪＴＥ用のｐ型領域６４と離して配置されている。ＦＬＲ用の複数のｐ型領域６５は、ＪＴＥ用のｐ型領域６４の周囲を囲む同心円状に配置されている。ＪＴＥ用のｐ型領域６４およびＦＬＲ用の複数のｐ型領域６５は、後述するショットキー電極（第３電極）６８の角部付近における半導体基板６０の内部での電界分布が等間隔になるように配置されている。
【００７５】
また、エッジ終端領域８２において、半導体基板６０のおもて面の表面層には、ｎ型チャネルストッパー領域６６が選択的に設けられている。ｎ型チャネルストッパー領域６６は、ＦＬＲ用のｐ型領域６５よりも外側に、ＦＬＲ用のｐ型領域６５と離して配置され、ＦＬＲ用のｐ型領域６５の周囲を囲む。半導体基板６０を構成するｎ-型炭化珪素層の、ｐ型領域６３〜６６を除く部分がｎ-型ドリフト領域６２である。層間絶縁膜６７は、半導体基板６０のおもて面全面を覆う。層間絶縁膜６７には、層間絶縁膜６７を深さ方向Ｚに貫通するコンタクトホール６０ａが設けられている。
【００７６】
コンタクトホール６０ａには、活性領域８１における半導体基板６０のおもて面全面と、ＪＴＥ用のｐ型領域６４の内側（半導体基板６０の中央部側）の端部と、が露出されている。コンタクトホール６０ａの内部における半導体基板６０のおもて面の全面に、ＪＢＳ用のｐ型領域６３とショットキー接触するショットキー電極６８が設けられている。ショットキー電極６８は、コンタクトホール６０ａの内部において、ＪＴＥ用のｐ型領域６４の端部にも接する。
【００７７】
ショットキー電極６８は、例えば１５０μｍの曲率で頂点を丸めた略正方形状の平面形状を有する。これによって、ショットキー電極６８の、略正方形状の平面形状の頂点に相当する角部の電界集中を緩和することができる。ショットキー電極６８は、ＪＴＥ用のｐ型領域６４の端部と例えば４μｍ程度の幅で重なる。ショットキー電極６８の材料は、例えばチタン（Ｔｉ）であってもよいし、半導体基板６０とショットキー接触する他の材料であってもよい。
【００７８】
このようにＪＢＳ用のｐ型領域６３、ＪＴＥ用のｐ型領域６４、ＦＬＲ用の複数のｐ型領域６５、ｎ型チャネルストッパー領域６６およびショットキー電極６８を配置することで、リーク電流およびオン抵抗が抑制される。ショットキー電極６８上には、ショットキー電極パッド６９が設けられている。ショットキー電極パッド６９は、層間絶縁膜６７上に延在していてもよい。
【００７９】
ショットキー電極パッド６９には、めっき膜７０を介して端子ピン７１の一方の端部がはんだ層７５により接続されている。端子ピン７１の他方の端部は、半導体基板６０のおもて面に対向して配置された金属バー（不図示）に接合され、当該半導体基板６０を実装したケース（不図示）の外側に露出して外部装置（不図示）と電気的に接続されている。端子ピン７１は、例えばショットキー電極６８の電位を外部に取り出す外部接続用端子となる。端子ピン７１は、所定直径を有する丸棒状（円柱状）の配線部材である。
【００８０】
第１保護膜７２は、ショットキー電極パッド６９の表面のめっき膜７０以外の部分を覆うパッシベーション膜である。第２保護膜７３は、めっき膜７０と第１保護膜７２との境界を覆うパッシベーション膜である。すなわち、図６に示すＳｉＣ−ＳＢＤは、半導体基板１０のＭＯＳＦＥＴと同じピン構造を備える。半導体基板６０の裏面（ｎ+型カソード領域であるｎ+型出発基板６１の裏面）には、半導体基板６０にオーミック接触するオーミック電極（第４電極）７４が設けられている。
【００８１】
この図６に示すＳｉＣ−ＳＢＤは、図１〜５に示すＳｉＣ−ＭＯＳＦＥＴに逆並列に接続される。すなわち、ＳｉＣ−ＳＢＤのショットキー電極６８は、ショットキー電極パッド６９、めっき膜７０、はんだ層７５、および端子ピン７１を介してＳｉＣ−ＭＯＳＦＥＴのソース電極２１に電気的に接続される。ＳｉＣ−ＳＢＤのオーミック電極７４は、ＳｉＣ−ＭＯＳＦＥＴのドレイン電極２２に電気的に接続される。
【００８２】
次に、図１〜５に示す実施の形態１にかかる半導体装置の動作について説明する。ドレイン電極２２にソース電極２１に対して正の電圧（ソース−ドレイン電圧）が印加された状態で、ゲート電極１９にゲートしきい値電圧Ｖｔｈ未満のゲート電圧Ｖｇが印加される。この場合には、ｐ型ベース領域１４とｎ-型ドリフト領域１２との間のｐｎ接合、または、第１，２ｐ+型領域４１，４２、ｐ型ベース領域１４およびｐ+型コンタクト領域１６とｎ-型ドリフト領域１２との間のｐｎ接合が逆バイアスされた状態であるため、活性領域１の逆方向耐圧が確保され、電流は流れない。すなわち、ＭＯＳＦＥＴはオフ状態を維持する。
【００８３】
一方、ソース−ドレイン電圧が印加された状態で、ゲート電極１９にゲートしきい値電圧Ｖｔｈ以上のゲート電圧Ｖｇが印加されると、ｐ型ベース領域１４の、ｎ+型ソース領域１５とｎ-型ドリフト領域１２とに挟まれた、トレンチ１７に沿った部分にｎ型の反転層（チャネル）が形成される。これによって、ｎ+型出発基板１１、ｎ-型ドリフト領域１２、ｎ型電流拡散領域１３、ｐ型ベース領域１４の表面反転層およびｎ+型ソース領域１５の経路で電流が流れ、ＭＯＳＦＥＴがオン状態となる。このように、ＭＯＳＦＥＴのゲート電極１９に印加するゲート電圧Ｖｇを制御することで、ＭＯＳＦＥＴのスイッチング動作を行うことができる。
【００８４】
また、ＭＯＳＦＥＴがオフしている際に、ソース電極２１に正の電圧を印加し、ドレイン電極２２に負の電圧を印加することで、ＭＯＳＦＥＴの第１，２ｐ+型領域４１，４２、ｐ型ベース領域１４およびｐ+型コンタクト領域１６と、ｎ-型ドリフト領域１２およびｎ+型出発基板１１と、の間のｐｎ接合で形成される寄生ダイオード４３が順バイアスされるが、本発明においては、従来構造と比べて、当該寄生ダイオード４３が導通されにくい。その理由は、半導体基板１０の表面積に対するｎ+型ソース領域１５の表面積の比率をｐ+型コンタクト領域１６の表面積の比率よりも大きくすることで、従来構造と比べて、ＭＯＳＦＥＴの寄生ダイオード４３の順方向電圧が高くなっているからである。
【００８５】
また、図１〜５に示すＭＯＳＦＥＴを図１８のＭＯＳＦＥＴ１０１〜１０４として用いてインバータを転流動作させる場合に、ＭＯＳＦＥＴ１０１〜１０４をオンからオフにスイッチングさせる過渡時においても、ＭＯＳＦＥＴ１０１〜１０４の各寄生ダイオード１１１〜１１４が導通しない。これにより、過渡電流は、ＭＯＳＦＥＴ１０１〜１０４にそれぞれ逆並列に接続された外付けのＳＢＤ１２１〜１２４に流れ、ＭＯＳＦＥＴ１０１〜１０４の寄生ダイオード（図４の寄生ダイオード４３）には流れない。ＭＯＳＦＥＴ１０１〜１０４の寄生ダイオードに過渡電流が流れないことで、ｐ型ベース領域１４からｎ-型ドリフト領域１２へ少数キャリア（正孔）が注入されないため、半導体基板１０の内部に少数キャリアの再結合による結晶欠陥が生じることを防止することができる。
【００８６】
次に、図１〜５に示す実施の形態１にかかる半導体装置の製造方法について、図１〜５，７〜１２を参照して説明する。図７〜１２は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。まず、図７に示すように、炭化珪素からなるｎ+型出発基板（半導体ウエハ）１１を用意する。ｎ+型出発基板１１は、例えば窒素（Ｎ）ドープの炭化珪素単結晶基板であってもよい。
【００８７】
次に、ｎ+型出発基板１１のおもて面に、ｎ+型出発基板１１よりも低濃度に窒素（Ｎ）がドープされたｎ-型炭化珪素層５１をエピタキシャル成長させる。ｎ-型炭化珪素層５１をエピタキシャル成長させるｎ+型出発基板１１のおもて面は、例えば（０００１）面、いわゆるＳｉ面であってもよい。ｎ-型炭化珪素層５１の厚さｔ１は、例えば３０μｍ程度であってもよい。
【００８８】
次に、図８に示すように、フォトリソグラフィおよび例えばアルミニウム等のｐ型不純物のイオン注入により、ｎ-型炭化珪素層５１の表面層に、第１ｐ+型領域４１およびｐ+型領域（以下、ｐ+型部分領域とする）４２ａをそれぞれ選択的に形成する。このｐ+型部分領域４２ａは、第２ｐ+型領域４２の一部である。第１ｐ+型領域４１およびｐ+型部分領域４２ａは、ｎ+型出発基板１１のおもて面に平行な方向（図１の第２方向Ｙ）に交互に繰り返し配置される。
【００８９】
第１ｐ+型領域４１およびｐ+型部分領域４２ａの深さｄ１および不純物濃度は、例えばそれぞれ０．５μｍ程度および５．０×１０18／ｃｍ3程度であってもよい。隣り合う第１ｐ+型領域４１とｐ+型部分領域４２ａとの間の距離ｄ２は、例えば１．５μｍ程度であってもよい。そして、第１ｐ+型領域４１およびｐ+型部分領域４２ａの形成に用いたイオン注入用マスクを除去する。
【００９０】
次に、フォトリソグラフィおよび例えば窒素等のｎ型不純物のイオン注入により、例えば活性領域１の全域にわたって、ｎ-型炭化珪素層５１の表面層にｎ型領域（以下、ｎ型部分領域とする）１３ａを形成する。このｎ型部分領域１３ａは、ｎ型電流拡散領域１３の一部である。ｎ型部分領域１３ａの不純物濃度は、例えば１．０×１０17／ｃｍ3程度であってもよい。そして、ｎ型部分領域１３ａの形成に用いたイオン注入用マスクを除去する。
【００９１】
ｎ型部分領域１３ａと、第１ｐ+型領域４１およびｐ+型部分領域４２ａと、の形成順序を入れ替えてもよい。ｎ-型炭化珪素層５１の、ｎ型部分領域１３ａよりもドレイン側の部分がｎ-型ドリフト領域１２となる。このとき、ｎ型部分領域１３ａの深さｄ３を種々変更することで、半導体基板１０のおもて面からの、ｎ型電流拡散領域１３に対する第１，２ｐ+型領域４１，４２の深さが決まる。
【００９２】
例えば、ｎ型部分領域１３ａの深さｄ３を第１ｐ+型領域４１およびｐ+型部分領域４２ａの深さｄ１よりも浅くする場合、ｎ型部分領域１３ａの深さは、例えば０．４μｍ程度であってもよい。また、図示省略するが、ｎ型部分領域１３ａの深さｄ３を第１ｐ+型領域４１およびｐ+型部分領域４２ａの深さｄ１よりも深くする場合、第１ｐ+型領域４１およびｐ+型部分領域４２ａ全体をｎ型部分領域１３ａで覆えばよい。
【００９３】
次に、図９に示すように、ｎ-型炭化珪素層５１上にさらに例えば窒素等のｎ型不純物をドープしたｎ-型炭化珪素層を例えば０．５μｍの厚さｔ２でエピタキシャル成長させて、ｎ-型炭化珪素層５１の厚さを厚くする。ｎ-型炭化珪素層５１の不純物濃度は、厚さを増した部分（ｎ-型炭化珪素層５１の表面層）５１ａからｎ+型出発基板１１との境界に至るまで深さ方向に一様に例えば３．０×１０15／ｃｍ3程度であってもよい。
【００９４】
次に、フォトリソグラフィおよびアルミニウム等のｐ型不純物のイオン注入により、ｎ-型炭化珪素層５１の厚さを増した部分５１ａの、深さ方向にｐ+型部分領域４２ａに対向する部分に、ｐ+型部分領域４２ａに達する深さでｐ+型部分領域４２ｂを選択的に形成する。ｐ+型部分領域４２ｂの幅および不純物濃度は、例えばｐ+型部分領域４２ａと略同じである。ｐ+型部分領域４２ａ，４２ｂが深さ方向Ｚに連結されることで、第２ｐ+型領域４２が形成される。そして、ｐ+型部分領域４２ｂの形成に用いたイオン注入用マスクを除去する。
【００９５】
次に、フォトリソグラフィおよび例えば窒素などのｎ型不純物のイオン注入により、例えば活性領域１の全域にわたって、ｎ-型炭化珪素層５１の厚さを増した部分５１ａに、ｎ型部分領域１３ａに達する深さでｎ型部分領域１３ｂを形成する。ｎ型部分領域１３ｂの不純物濃度は、ｎ型部分領域１３ａと略同じである。ｎ型部分領域１３ａ，１３ｂが深さ方向Ｚに連結されることで、ｎ型電流拡散領域１３が形成される。そして、ｎ型部分領域１３ｂの形成に用いたイオン注入用マスクを除去する。ｐ+型部分領域４２ｂとｎ型部分領域１３ｂとの形成順序を入れ替えてもよい。
【００９６】
次に、図１０に示すように、ｎ-型炭化珪素層５１上に、例えばアルミニウム等のｐ型不純物をドープしたｐ型炭化珪素層５２をエピタキシャル成長させる。ｐ型炭化珪素層５２の厚さｔ３および不純物濃度は、例えば、それぞれ１．３μｍ程度および４．０×１０17／ｃｍ3程度であってもよい。これにより、ｎ+型出発基板１１上にｎ-型炭化珪素層５１およびｐ型炭化珪素層５２を順に堆積した半導体基板（半導体ウエハ）１０が形成される。
【００９７】
次に、フォトリソグラフィおよび例えばリン（Ｐ）等のｎ型不純物のイオン注入により、ｐ型炭化珪素層５２の表面層にｎ+型ソース領域１５を選択的に形成する。そして、ｎ+型ソース領域１５の形成に用いたイオン注入用マスクを除去する。図１０には、図２の切断線Ｃ−Ｃ’における断面構造を示すが、図２の切断線Ｄ−Ｄ’における断面構造は図１０のｎ+型ソース領域１５をｐ+型コンタクト領域１６に代えたものと同様である（図１１，１２においても同様）。
【００９８】
次に、フォトリソグラフィおよびアルミニウム等のｐ型不純物のイオン注入により、ｐ型炭化珪素層５２の表面層に、ｐ+型コンタクト領域１６を選択的に形成する。そして、ｐ+型コンタクト領域１６の形成に用いたイオン注入用マスクを除去する。これらｎ+型ソース領域１５およびｐ+型コンタクト領域１６の形成時、上述したように活性領域１の外側の第２〜４区分１ｂ〜１ｄに配置されるほど、ｎ+型ソース領域１５の表面積を大きくし、かつｐ+型コンタクト領域１６の表面積を小さくする（図２，３参照）。
【００９９】
ｎ+型ソース領域１５とｐ+型コンタクト領域１６との形成順序を入れ替えてもよい。ｐ型炭化珪素層５２の、ｎ+型ソース領域１５およびｐ+型コンタクト領域１６以外の部分がｐ型ベース領域１４となる。上述した各イオン注入においては、イオン注入用マスクとしてレジスト膜を用いた場合を例に説明しているが、レジスト膜に代えて、当該レジスト膜をマスクとして部分的に除去された酸化膜を用いてもよい。
【０１００】
次に、イオン注入で形成したすべての拡散領域（第１，２ｐ+型領域４１，４２、ｎ型電流拡散領域１３、ｎ+型ソース領域１５およびｐ+型コンタクト領域１６）について、不純物を活性化させるための例えば１７００℃程度の温度で２分間程度の熱処理（活性化アニール）を行う。活性化アニールは、すべての拡散領域を形成した後にまとめて１回行ってもよいし、イオン注入により拡散領域を形成するごとに行ってもよい。
【０１０１】
次に、図１１に示すように、フォトリソグラフィおよびエッチングにより、ｎ+型ソース領域１５、ｐ+型コンタクト領域１６およびｐ型ベース領域１４を貫通して、ｎ型電流拡散領域１３の内部の第１ｐ+型領域４１に達するトレンチ１７を形成する。トレンチ１７を形成するためのエッチング用マスクには、例えばレジスト膜や酸化膜を用いてもよい。そして、トレンチ１７の形成に用いたエッチング用マスクを除去する。
【０１０２】
次に、図１２に示すように、半導体基板１０の表面およびトレンチ１７の内壁に沿ってゲート絶縁膜１８となる酸化膜を形成する。ゲート絶縁膜１８は、例えば、酸素（Ｏ2）雰囲気中において１０００℃程度の温度の熱処理により半導体基板１０の表面およびトレンチ１７の内壁を熱酸化することにより形成してもよい。また、ゲート絶縁膜１８は、高温酸化（ＨＴＯ：Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）の化学反応による堆積膜であってもよい。
【０１０３】
次に、トレンチ１７に埋め込むように、ゲート絶縁膜１８上に例えばリンドープのポリシリコン（ｐｏｌｙ−Ｓｉ）層を堆積する。そして、当該ポリシリコン層をパターニングしてゲート電極１９となる部分をトレンチ１７の内部に残す。このとき、半導体基板１０のおもて面から外側に突出するようにポリシリコン層を残してもよいし、エッチバックによりポリシリコン層を基板おもて面より内側に残すようにエッチングしてもよい。
【０１０４】
次に、ゲート絶縁膜１８およびゲート電極１９を覆うように、半導体基板１０のおもて面全面に例えば１μｍ程度の厚さで層間絶縁膜２０を形成する。次に、層間絶縁膜２０およびゲート絶縁膜１８をパターニングしてコンタクトホール２０ａを形成し、ｎ+型ソース領域１５およびｐ+型コンタクト領域１６を露出させる。次に、熱処理（リフロー）により層間絶縁膜２０を平坦化する。
【０１０５】
次に、層間絶縁膜２０を覆う第１ＴｉＮ膜３１を形成した後、フォトリソグラフィおよびエッチングにより第１ＴｉＮ膜３１を部分的に除去して層間絶縁膜２０の表面に残す。次に、例えば９７０℃程度の温度の熱処理により、コンタクトホール２０ａ内に露出する半導体基板１０のおもて面にオーミック接触するＮｉＳｉ膜３２を形成するとともに、半導体基板１０の裏面全面にオーミック接触する、ドレイン電極２２となるＮｉＳｉ膜を形成する。
【０１０６】
次に、例えばスパッタリングにより、第１ＴｉＮ膜３１およびＮｉＳｉ膜３２を覆うように、半導体基板１０のおもて面に沿ってＴｉ膜３３を形成する。次に、例えばスパッタリングにより、半導体基板１０のおもて面に沿って、Ｔｉ膜３３上に第２ＴｉＮ膜３４を形成する。次に、例えばスパッタリングにより、コンタクトホール２０ａの内部に埋め込むように、第２ＴｉＮ膜３４上に、例えば５μｍ程度の厚さのＡｌ合金膜３５を形成する。
【０１０７】
次に、フォトリソグラフィおよびエッチングにより、Ｔｉ膜３３、第２ＴｉＮ膜３４およびＡｌ合金膜３５をパターニングして、ソース電極２１となる部分を残す。これにより、第１ＴｉＮ膜３１、ＮｉＳｉ膜３２、Ｔｉ膜３３、第２ＴｉＮ膜３４およびＡｌ合金膜３５からなるソース電極２１が形成される。半導体基板１０のおもて面に、ソース電極２１とともに、ソース電極２１と同じ積層構造のゲートパッドを形成してもよい。
【０１０８】
次に、例えばスパッタリングにより、半導体基板１０の裏面のＮｉＳｉ膜上に、ドレイン電極２２として、例えばＴｉ膜、Ｎｉ膜および金（Ａｕ）膜を順に積層する。次に、ソース電極２１を覆うように、第１保護膜３８を形成する。フォトリソグラフィおよびエッチングにより第１保護膜３８を選択的に除去して、端子ピン３７の接合領域に対応する部分を開口する。そして、第１保護膜３８の形成に用いたエッチング用マスクを除去する。
【０１０９】
次に、一般的なめっき処理により、ソース電極２１の、第１保護膜３８の開口部に露出する部分にめっき膜３６を形成する。このとき、第１保護膜３８は、めっき膜３６の濡れ広がりを抑制するマスクとして機能する。めっき膜３６の厚さは、例えば５μｍ程度であってもよい。次に、めっき膜３６と第１保護膜３８との境界を覆う第２保護膜３９を形成する。
【０１１０】
次に、めっき膜３６上に、はんだ層４０により端子ピン３７をはんだ接合する。このとき、第２保護膜３９は、はんだ層４０の濡れ広がりを抑制するマスクとして機能する。次に、ドレイン電極２２となるＮｉＳｉ膜上にチタン膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜を順に形成してドレイン電極２２を形成する。その後、半導体基板１０をダイシング（切断）して個々のチップ状に個片化することで、図１〜５に示すＭＯＳＦＥＴが完成する。
【０１１１】
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図１３，１４は、実施の形態２にかかる半導体装置を半導体基板のおもて面側から見たレイアウトの一部を示す平面図である。半導体基板１０のおもて面側から見たレイアウトは実施の形態１にかかる半導体装置（図１参照）と同様であり、図１３，１４は図１の活性領域の一部を拡大して示す平面図である。具体的には、図１３，１４には、それぞれ図１の矩形枠Ａ，Ｂで囲んだ部分を示す。図１５は、図１３の切断線Ｅ−Ｅ’における断面構造を示す断面図である。図１３の切断線Ｃ−Ｃ’における断面構造は、実施の形態１にかかる半導体装置（図４参照）と同様である。
【０１１２】
実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ｐ+型コンタクト領域１６’の第２方向Ｙの幅ｗ２２をメサ領域の第２方向Ｙの幅ｗ２１よりも狭くした点である。すなわち、ｐ+型コンタクト領域１６’は、自身が設けられたメサ領域を挟んで対向する両トレンチ１７の対向する両側壁にまで達していない。ｐ+型コンタクト領域１６’は、第１方向Ｘに複数点在している。ｐ+型コンタクト領域１６’の周囲は、ｎ+型ソース領域１５’に囲まれている。図１４には、第１方向Ｘに隣り合うｐ+型コンタクト領域１６’の一部を省略して「…」で示す。
【０１１３】
また、ｐ+型コンタクト領域１６’は、実施の形態１と同様に、外側の第２〜４区分１ｂ〜１ｄに配置されるほど表面積が小さくなっている。すなわち、第２〜４区分１ｂ〜１ｄのｐ+型コンタクト領域１６ｂ’〜１６ｄ’（１６’）の第１方向Ｘの幅ｗ２ｂ’〜ｗ２ｄ’（ｗ２’）は、実施の形態１と同様に、それぞれ内側に隣接する第１〜３区分１ａ〜１ｃのｐ+型コンタクト領域１６ａ’〜１６ｃ’（１６’）の第１方向Ｘの幅ｗ２ａ’〜ｗ２ｃ’（ｗ２’）よりも狭い（ｗ２ａ’＞ｗ２ｂ’＞ｗ２ｃ’＞ｗ２ｄ’）。
【０１１４】
ｎ+型ソース領域１５’の、隣り合うｐ+型コンタクト領域１６’間に挟まれた部分１５ａ’〜１５ｄ’は、実施の形態１のｎ+型ソース領域１５’の第１方向Ｘの幅ｗ１と同様に、外側の区分ほど第１方向Ｘの幅ｗ１ａ’〜ｗ１ｄ’が広くなっている。具体的には、第２区分１ｂにおけるｎ+型ソース領域１５’の、隣り合うｐ+型コンタクト領域１６’間に挟まれた部分１５ｂ’の第１方向Ｘの幅ｗ１ｂ’は、第１区分１ａにおけるｎ+型ソース領域１５’の、隣り合うｐ+型コンタクト領域１６’間に挟まれた部分１５ａ’の第１方向Ｘの幅ｗ１ａ’よりも広い。
【０１１５】
第３区分１ｃにおけるｎ+型ソース領域１５’の、隣り合うｐ+型コンタクト領域１６’間に挟まれた部分１５ｃ’の第１方向Ｘの幅ｗ１ｃ’は、第２区分１ｂにおけるｎ+型ソース領域１５’の、隣り合うｐ+型コンタクト領域１６’間に挟まれた部分１５ｂ’の第１方向Ｘの幅ｗ１ｂ’よりも広い。第４区分１ｄにおけるｎ+型ソース領域１５’の、隣り合うｐ+型コンタクト領域１６’間に挟まれた部分１５ｄ’の第１方向Ｘの幅ｗ１ｄ’は、第３区分１ｃにおけるｎ+型ソース領域１５’の、隣り合うｐ+型コンタクト領域１６’間に挟まれた部分１５ｃ’の第１方向Ｘの幅ｗ１ｃ’よりも広い（ｗ１ａ’＜ｗ１ｂ’＜ｗ１ｃ’＜ｗ１ｄ’）。
【０１１６】
（実施例）
次に、実施の形態１にかかる半導体装置の寄生ダイオード４３の順方向電圧について検証した。図１６は、実施例にかかる半導体装置の電圧−電流特性を示す特性図である。図１７は、従来の半導体装置の電圧−電流特性を示す特性図である。まず、上述した実施の形態１にかかる半導体装置（図１〜５参照）の構造を有するＭＯＳＦＥＴを作製した（以下、実施例とする）。比較として、従来の半導体装置（図１９〜２１参照）の構造を有するＭＯＳＦＥＴを作製した（以下、比較例とする）。
【０１１７】
実施例について、アノード電極となるソース電極２１に正の電圧を印加し、カソード電極となるドレイン電極２２に負の電圧を印加することで導通させた、ＭＯＳＦＥＴの寄生ダイオード４３の順方向電圧と順方向電流との関係を図１６に示す。また、比較例について、アノード電極となるソース電極（不図示）に正の電圧を印加し、カソード電極となるドレイン電極（不図示）に負の電圧を印加することで導通させた、ＭＯＳＦＥＴの寄生ダイオードの順方向電圧と順方向電流との関係を図１７に示す。
【０１１８】
図１６，１７に示す結果から、実施例は、比較例と比べて、ＭＯＳＦＥＴの寄生ダイオード４３の順方向電圧の増加に対する順方向電流の増加率が小さいことが確認された。その理由は、次の通りである。比較例においても、実施例と同様に、第１，２ｐ+型領域４１，４２、ｐ型ベース領域１４およびｐ+型コンタクト領域１６と、ｎ-型ドリフト領域１２およびｎ+型出発基板１１と、の間のｐｎ接合で寄生ダイオードが形成される。比較例では、活性領域２０１の全体にわたって、同じピッチおよび同じ表面積でｐ+型コンタクト領域２１６が配置されているため、ＭＯＳＦＥＴの寄生ダイオードの順方向電流は、活性領域２０１の全体にわたって略等しい。
【０１１９】
一方、実施例においては、上述したように活性領域１の外側の第２〜４区分１ｂ〜１ｄに配置されるほど、ｎ+型ソース領域１５の表面積が大きく、かつｐ+型コンタクト領域１６の表面積が小さくなっている。これにより、比較例と比べて、半導体基板１０の全体においてＭＯＳＦＥＴの寄生ダイオード４３の総表面積を小さくすることができ、ＭＯＳＦＥＴの寄生ダイオード４３の順方向電流を高くすることができるからである。すなわち、実施例は、ＭＯＳＦＥＴのオフ時に、ソース電極２１に正の電圧を印加し、ドレイン電極２２に負の電圧を印加した際に、ＭＯＳＦＥＴの寄生ダイオード４３が導通されにくい構造となっている。
【０１２０】
また、実施例においては、活性領域１の外側の第２〜４区分１ｂ〜１ｄに配置されるほど、ｎ+型ソース領域１５の表面積を大きく、かつｐ+型コンタクト領域１６の表面積を小さくすることで、活性領域１の外側の第２〜４区分１ｂ〜１ｄほど、ＭＯＳＦＥＴの寄生ダイオード４３の表面積を小さくすることができる。このため、ＭＯＳＦＥＴの寄生ダイオード４３が導通したときにｐ+型コンタクト領域１６を介してｎ-型ドリフト領域１２に注入される正孔（ホール）の注入量が、活性領域１の外側の第２〜４区分１ｂ〜１ｄほど低減される。これにより、ＭＯＳＦＥＴの寄生ダイオード４３の順方向電流がエッジ終端領域２に流れ込むことを抑制させることができるため、エッジ終端領域２での伝導度変調を抑制することができる。
【０１２１】
実施の形態２にかかる半導体装置についても実施例と同様の効果を得ることができる。
【０１２２】
図１８のインバータを構成するＭＯＳＦＥＴ１０１〜１０４として実施例を用いた場合、ＭＯＳＦＥＴ１０１〜１０４の寄生ダイオード１１１〜１１４は、実施例の寄生ダイオード４３に相当する。このため、ＭＯＳＦＥＴ１０１〜１０４の寄生ダイオード１１１〜１１４の順方向電圧を高くすることができる。これによって、ＭＯＳＦＥＴ１０１〜１０４の各寄生ダイオード１１１〜１１４に並列接続された外付けのＳＢＤ１２１〜１２４に過渡電流が分配される率を高くすることができるため、ＭＯＳＦＥＴ１０１〜１０４の寄生ダイオード１１１〜１１４が導通しない構成とすることができる。
【０１２３】
以上、説明したように、各実施の形態によれば、半導体基板の表面積に対するｎ+型ソース領域の表面積の比率をｐ+型コンタクト領域の表面積の比率よりも大きくする。これにより、従来構造（図１９〜２１）と比べて、半導体基板の表面積に対する寄生ダイオードの表面積を小さくすることができるため、ＭＯＳＦＥＴの寄生ダイオードの順方向電圧を高くすることができる。これによって、当該ＭＯＳＦＥＴをインバータ用デバイスとして用いた場合に、当該ＭＯＳＦＥＴに逆並列に接続された外付けのＳＢＤのみに過渡電流が流れ、当該ＭＯＳＦＥＴの寄生ダイオードには流れない。これにより、ＭＯＳＦＥＴ用の半導体基板の内部に結晶欠陥が発生することを抑制することができ、高品質なＭＯＳＦＥＴを提供することができる。
【０１２４】
また、各実施の形態によれば、活性領域の外側の区分に配置されるほど、ｎ+型ソース領域の表面積を大きく、かつｐ+型コンタクト領域の表面積を小さくする。これにより、活性領域の外側の区分ほど、寄生ダイオードの表面積を小さくすることができる。これによって、ＭＯＳＦＥＴの寄生ダイオードの順方向電流がエッジ終端領域に流れ込むことを抑制させることができるため、エッジ終端領域での伝導度変調を抑制することができる。このため、ＭＯＳＦＥＴのオン抵抗に悪影響が及ぶことを抑制することができる。
【０１２５】
また、例えば活性領域の最も外側の区分にｐ+型コンタクト領域を配置しない場合、活性領域とエッジ終端領域との境界付近で破壊しやすくなるが、各実施の形態によれば、活性領域の最も外側の区分にもｐ+型コンタクト領域が配置されるため、活性領域とエッジ終端領域との境界付近に寄生ダイオードの順方向電流が集中することを抑制することができる。これにより、活性領域とエッジ終端領域との境界付近で破壊に至ることを抑制することができ、ＭＯＳＦＥＴの全体の耐圧低下を抑制することができる。
【０１２６】
以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。また、本発明は、例えばガリウム（ＧａＮ）など、炭化珪素以外のワイドバンドギャップ半導体にも適用可能である。
【産業上の利用可能性】
【０１２７】
以上のように、本発明にかかる半導体装置および半導体回路装置は、インバータなどの電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。
【符号の説明】
【０１２８】
１，８１  活性領域
１ａ〜１ｄ  活性領域の区分
２，８２  エッジ終端領域
１０，６０  半導体基板
１１，６１  ｎ+型出発基板
１２，６２  ｎ-型ドリフト領域
１３  ｎ型電流拡散領域
１３ａ，１３ｂ  ｎ型部分領域
１４  ｐ型ベース領域
１５，１５’，１５ａ〜１５ｄ  ｎ+型ソース領域
１５ａ’〜１５ｄ’  ｎ+型ソース領域の、隣り合うｐ+型コンタクト領域間に挟まれた部分
１６，１６’，１６ａ〜１６ｄ，１６ａ’〜１６ｄ’  ｐ+型コンタクト領域
１７  トレンチ
１８  ゲート絶縁膜
１９  ゲート電極
２０，６７  層間絶縁膜
２０ａ，６０ａ  コンタクトホール
２１  ソース電極
２２  ドレイン電極
３１  第１ＴｉＮ膜
３２  ＮｉＳｉ膜
３３  Ｔｉ膜
３４  第２ＴｉＮ膜
３５  Ａｌ合金膜
３６，７０  めっき膜
３７，７１  端子ピン
３８，７２  第１保護膜
３９，７３  第２保護膜
４０，７５  はんだ層
４１  第１ｐ+型領域
４２  第２ｐ+型領域
４２ａ，４２ｂ  ｐ+型部分領域
４３  寄生ダイオード
５１  ｎ-型炭化珪素層
５１ａ  ｎ-型炭化珪素層の厚さを増した部分
５２  ｐ型炭化珪素層
６３  ＪＢＳ用のｐ型領域
６４  ＪＴＥ用のｐ型領域
６５  ＦＬＲ用のｐ型領域
６６  ｎ型チャネルストッパー領域
６８  ショットキー電極
６９  ショットキー電極パッド
７４  オーミック電極
１０１〜１０４  インバータ用のＳｉＣ−ＭＯＳＦＥＴ
１１１〜１１４  インバータ用のＳｉＣ−ＭＯＳＦＥＴの寄生ダイオード
１２１〜１２４  インバータ用のＳｉＣ−ＭＯＳＦＥＴに逆並列に接続されたＳｉＣ−ＳＢＤ
Ｌ  インバータの誘導性負荷
Ｘ  半導体基板のおもて面に平行な方向（第１方向）
Ｙ  半導体基板のおもて面に平行で、第１方向と直交する方向（第２方向）
Ｚ  深さ方向
ｄ１  ｐ+型部分領域の深さ
ｄ２  隣り合う第１ｐ+型領域とｐ+型部分領域との間の距離
ｄ３  ｎ型部分領域の深さ
ｔ１  ｎ-型炭化珪素層の厚さ
ｔ２  ｎ-型炭化珪素層を増した部分の厚さ
ｔ３  ｐ型炭化珪素層の厚さ
ｗ１，ｗ１ａ〜ｗ１ｄ  ｎ+型ソース領域の第１方向の幅
ｗ１ａ’〜ｗ１ｄ’  ｎ+型ソース領域の、隣り合うｐ+型コンタクト領域間に挟まれた部分の第１方向の幅
ｗ２，ｗ２ａ〜ｗ２ｄ，ｗ２ａ’〜ｗ２ｄ’  ｐ+型コンタクト領域の第１方向の幅
ｗ１１  ｎ-型ドリフト領域の、隣り合うｐ型領域に挟まれた部分の幅
ｗ１２  ＪＢＳ用のｐ型領域の幅
ｗ２１  メサ領域の第２方向の幅
ｗ２２  ｐ+型コンタクト領域の第２方向の幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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