(57)【要約】      （修正有）【課題】酸化物半導体ＴＦＴを備えた表示装置において、ＴＦＴ特性を向上させるための配線（例えばＴＦＴのチャネル領域を遮光する部分を含む遮光性配線）に起因する輝度むらの発生を抑制する。【解決手段】表示装置のアクティブマトリクス基板１０は、基板と、基板の主面側に支持された画素ＴＦＴ１１は、チャネル領域を含む酸化物半導体層１１ｏと、ゲート配線ＧＬに電気的に接続され、酸化物半導体層上にゲート絶縁層を介して配置されたゲート電極１１ｇとを有するトップゲート構造ＴＦＴである。アクティブマトリクス基板は、基板と酸化物半導体層との間に設けられ所定の電位を与えられる遮光性配線ＬｓＬをさらに有する。遮光性配線は、酸化物半導体層のチャネル領域を遮光するチャネル遮光部ＬＰ１と、第１方向Ｄ１に延びる部分を含み、且つ、ゲート配線に重ならない非重畳部とを含む。【選択図】図４
2020076951.tif 000002
【特許請求の範囲】
【請求項１】
アクティブマトリクス基板を備え、複数の画素領域を有する表示装置であって、
前記アクティブマトリクス基板は、
主面を有する基板と、
前記基板の主面側に支持され、前記複数の画素領域のそれぞれに対応して設けられた画素ＴＦＴと、
第１方向に延び、前記画素ＴＦＴにゲート信号を供給するゲート配線と、
前記第１方向に交差する第２方向に延び、前記画素ＴＦＴにソース信号を供給するソース配線と、を有し、
前記画素ＴＦＴは、チャネル領域を含む酸化物半導体層と、前記ゲート配線に電気的に接続され、前記酸化物半導体層上にゲート絶縁層を介して配置されたゲート電極とを有するトップゲート構造ＴＦＴであり、
前記アクティブマトリクス基板は、前記基板と前記酸化物半導体層との間に設けられ、遮光性を有する導電材料から形成された遮光性配線であって、所定の電位を与えられる遮光性配線をさらに有し、
前記遮光性配線は、前記酸化物半導体層の前記チャネル領域を遮光するチャネル遮光部と、前記第１方向に延びる部分を含み、且つ、前記基板の前記主面の法線方向から見たときに前記ゲート配線に重ならない非重畳部とを含む、表示装置。
【請求項２】
前記遮光性配線に与えられる前記所定の電位は、固定電位である請求項１に記載の表示装置。
【請求項３】
前記複数の画素領域のうちのある画素領域に対応する前記画素ＴＦＴの前記チャネル領域を遮光する前記チャネル遮光部が含まれる前記遮光性配線の前記非重畳部は、前記ある画素領域外に位置している請求項１または２に記載の表示装置。
【請求項４】
ブラックマトリクスをさらに備え、
前記基板の前記主面の法線方向から見たとき、前記遮光性配線の略全体が前記ブラックマトリクスに重なっている請求項１から３のいずれかに記載の表示装置。
【請求項５】
前記画素ＴＦＴは、前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極をさらに有し、
前記ソース電極は、前記ソース配線に接続されており、
前記基板の前記主面の法線方向から見たとき、前記遮光性配線の前記非重畳部は、前記ゲート配線に対して前記ドレイン電極側に位置している請求項１から４のいずれかに記載の表示装置。
【請求項６】
前記基板の前記主面の法線方向から見たとき、前記遮光性配線の前記非重畳部は、前記ゲート配線と前記ドレイン電極との間に位置している請求項５に記載の表示装置。
【請求項７】
前記酸化物半導体層は、前記チャネル領域の前記ソース電極側に位置し、前記チャネル領域よりも比抵抗の低い第１低抵抗領域と、前記チャネル領域の前記ドレイン電極側に位置し、前記チャネル領域よりも比抵抗の低い第２低抵抗領域とをさらに含み、
前記基板の前記主面の法線方向から見たとき、前記遮光性配線は、前記酸化物半導体層の前記第２低抵抗領域の一部に重なる部分を含む請求項６に記載の表示装置。
【請求項８】
前記酸化物半導体層は、前記チャネル領域の前記ソース電極側に位置し、前記チャネル領域よりも比抵抗の低い第１低抵抗領域と、前記チャネル領域の前記ドレイン電極側に位置し、前記チャネル領域よりも比抵抗の低い第２低抵抗領域とをさらに含み、
前記基板の前記主面の法線方向から見たとき、前記遮光性配線は、前記酸化物半導体層の前記第２低抵抗領域の一部および前記ドレイン電極の一部に重なる部分を含む請求項５に記載の表示装置。
【請求項９】
前記酸化物半導体層は、前記チャネル領域の前記ソース電極側に位置し、前記チャネル領域よりも比抵抗の低い第１低抵抗領域と、前記チャネル領域の前記ドレイン電極側に位置し、前記チャネル領域よりも比抵抗の低い第２低抵抗領域とをさらに含み、
前記基板の前記主面の法線方向から見たとき、前記遮光性配線は、前記酸化物半導体層の前記第２低抵抗領域の略全体および前記ドレイン電極の略全体に重なる部分を含む請求項５に記載の表示装置。
【請求項１０】
前記遮光性配線は、前記ゲート配線と前記ソース配線とが交差している領域に重ならない請求項１から９のいずれかに記載の表示装置。
【請求項１１】
アクティブマトリクス基板を備え、複数の画素領域を有する表示装置であって、
前記アクティブマトリクス基板は、
主面を有する基板と、
前記基板の主面側に支持され、前記複数の画素領域のそれぞれに対応して設けられた画素ＴＦＴと、
第１方向に延び、前記画素ＴＦＴにゲート信号を供給するゲート配線と、
前記第１方向に交差する第２方向に延び、前記画素ＴＦＴにソース信号を供給するソース配線と、を有し、
前記画素ＴＦＴは、チャネル領域を含む酸化物半導体層と、前記ゲート配線に電気的に接続され、前記酸化物半導体層の下にゲート絶縁層を介して配置されたゲート電極とを有するボトムゲート構造ＴＦＴであり、
前記アクティブマトリクス基板は、前記酸化物半導体層の上方に設けられた上部配線であって、所定の電位を与えられる上部配線をさらに有し、
前記上部配線は、前記基板の前記主面の法線方向から見たときに前記酸化物半導体層の前記チャネル領域に重なるチャネル重畳部と、前記第１方向に延びる部分を含み、且つ、前記基板の前記主面の法線方向から見たときに前記ゲート配線に重ならない非重畳部とを含む、表示装置。
【請求項１２】
前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む請求項１から１１のいずれかに記載の表示装置。
【請求項１３】
前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は結晶質部分を含む請求項１２に記載の表示装置。
【請求項１４】
前記アクティブマトリクス基板に対向するように配置された対向基板と、
前記アクティブマトリクス基板と前記対向基板との間に設けられた液晶層と、
をさらに備える請求項１から１３のいずれかに記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関し、特に、アクティブマトリクス基板のスイッチング素子として酸化物半導体ＴＦＴが設けられた表示装置に関する。
【背景技術】
【０００２】
現在、画素ごとにスイッチング素子が設けられたアクティブマトリクス基板を備える表示装置が広く用いられている。スイッチング素子として薄膜トランジスタ（Thin Film Transistor：以下では「ＴＦＴ」と呼ぶ）を備えるアクティブマトリクス基板は、ＴＦＴ基板と呼ばれる。なお、本明細書においては、表示装置の画素に対応するＴＦＴ基板の領域も画素と呼ぶことがある。また、アクティブマトリクス基板の各画素にスイッチング素子として設けられたＴＦＴを「画素ＴＦＴ」と呼ぶことがある。
【０００３】
近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。酸化物半導体膜を活性層として有するＴＦＴを、「酸化物半導体ＴＦＴ」と称する。特許文献１には、Ｉｎ―Ｇａ―Ｚｎ−Ｏ系の半導体膜をＴＦＴの活性層に用いたアクティブマトリクス基板が開示されている。
【０００４】
酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。
【０００５】
ＴＦＴの構造は、ボトムゲート構造と、トップゲート構造とに大別される。現在、酸化物半導体ＴＦＴには、ボトムゲート構造が採用されることが多いが、トップゲート構造を用いることも提案されている（例えば特許文献２）。トップゲート構造では、ゲート絶縁層を薄くできるので、高い電流供給性能が得られる。
【０００６】
液晶表示装置において、液晶パネルの狭額縁化やドライバＩＣの搭載点数の削減などを目的として、ゲートドライバやＳＳＤ（Source Shared driving）回路がアクティブマトリクス基板に一体的に（モノリシックに）形成されることがある。アクティブマトリクス基板にモノリシックに形成されたゲートドライバは、ＧＤＭ回路と呼ばれることもある。ＧＤＭ回路やＳＳＤ回路がモノリシックに形成されたアクティブマトリクス基板では、ＴＦＴは大きな容量（バスライン容量）を充電する必要があるので、ＴＦＴはトップゲート構造であることが好ましいといえる。また、狭額縁化のために省スペース化が可能な点からも、トップゲート構造が好ましいといえる。
【０００７】
トップゲート構造のＴＦＴにおいて、半導体層への光の照射によるリーク電流の発生を防止するために、半導体層のチャネル領域の下方に遮光層を設ける構成が知られている。特許文献３には、このような遮光層の電位を制御し得る（つまり遮光層に外部から信号を入力し得る）構成を備えた液晶表示装置が開示されている。遮光層の電位を適切に制御することにより、オフリーク電流の低減等、ＴＦＴ特性の向上を図ることができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１２−１３４４７５号公報
【特許文献２】特開２０１２−２０４０７７号公報
【特許文献３】特開２００８−１９７３５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献３の液晶表示装置では、遮光層は、遮光層と一体に形成された制御線から信号を供給される。しかしながら、制御線は、走査線と同じ方向に走査線に重なるように延びているので、走査線の負荷（容量性負荷）が増大して走査信号の鈍りが大きくなる。その結果、輝度むらが生じやすくなる。
【００１０】
本発明は、上記問題に鑑みてなされたものであり、その目的は、酸化物半導体ＴＦＴを備えた表示装置において、ＴＦＴ特性を向上させるための配線（例えばＴＦＴのチャネル領域を遮光する部分を含む遮光性配線）に起因する輝度むらの発生を抑制することにある。
【課題を解決するための手段】
【００１１】
本明細書は、以下の項目に記載の表示装置を開示している。
【００１２】
［項目１］
アクティブマトリクス基板を備え、複数の画素領域を有する表示装置であって、
前記アクティブマトリクス基板は、
主面を有する基板と、
前記基板の主面側に支持され、前記複数の画素領域のそれぞれに対応して設けられた画素ＴＦＴと、
第１方向に延び、前記画素ＴＦＴにゲート信号を供給するゲート配線と、
前記第１方向に交差する第２方向に延び、前記画素ＴＦＴにソース信号を供給するソース配線と、を有し、
前記画素ＴＦＴは、チャネル領域を含む酸化物半導体層と、前記ゲート配線に電気的に接続され、前記酸化物半導体層上にゲート絶縁層を介して配置されたゲート電極とを有するトップゲート構造ＴＦＴであり、
前記アクティブマトリクス基板は、前記基板と前記酸化物半導体層との間に設けられ、遮光性を有する導電材料から形成された遮光性配線であって、所定の電位を与えられる遮光性配線をさらに有し、
前記遮光性配線は、前記酸化物半導体層の前記チャネル領域を遮光するチャネル遮光部と、前記第１方向に延びる部分を含み、且つ、前記基板の前記主面の法線方向から見たときに前記ゲート配線に重ならない非重畳部とを含む、表示装置。
【００１３】
［項目２］
前記遮光性配線に与えられる前記所定の電位は、固定電位である項目１に記載の表示装置。
【００１４】
［項目３］
前記複数の画素領域のうちのある画素領域に対応する前記画素ＴＦＴの前記チャネル領域を遮光する前記チャネル遮光部が含まれる前記遮光性配線の前記非重畳部は、前記ある画素領域外に位置している項目１または２に記載の表示装置。
【００１５】
［項目４］
ブラックマトリクスをさらに備え、
前記基板の前記主面の法線方向から見たとき、前記遮光性配線の略全体が前記ブラックマトリクスに重なっている項目１から３のいずれかに記載の表示装置。
【００１６】
［項目５］
前記画素ＴＦＴは、前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極をさらに有し、
前記ソース電極は、前記ソース配線に接続されており、
前記基板の前記主面の法線方向から見たとき、前記遮光性配線の前記非重畳部は、前記ゲート配線に対して前記ドレイン電極側に位置している項目１から４のいずれかに記載の表示装置。
【００１７】
［項目６］
前記基板の前記主面の法線方向から見たとき、前記遮光性配線の前記非重畳部は、前記ゲート配線と前記ドレイン電極との間に位置している項目５に記載の表示装置。
【００１８】
［項目７］
前記酸化物半導体層は、前記チャネル領域の前記ソース電極側に位置し、前記チャネル領域よりも比抵抗の低い第１低抵抗領域と、前記チャネル領域の前記ドレイン電極側に位置し、前記チャネル領域よりも比抵抗の低い第２低抵抗領域とをさらに含み、
前記基板の前記主面の法線方向から見たとき、前記遮光性配線は、前記酸化物半導体層の前記第２低抵抗領域の一部に重なる部分を含む項目６に記載の表示装置。
【００１９】
［項目８］
前記酸化物半導体層は、前記チャネル領域の前記ソース電極側に位置し、前記チャネル領域よりも比抵抗の低い第１低抵抗領域と、前記チャネル領域の前記ドレイン電極側に位置し、前記チャネル領域よりも比抵抗の低い第２低抵抗領域とをさらに含み、
前記基板の前記主面の法線方向から見たとき、前記遮光性配線は、前記酸化物半導体層の前記第２低抵抗領域の一部および前記ドレイン電極の一部に重なる部分を含む項目５に記載の表示装置。
【００２０】
［項目９］
前記酸化物半導体層は、前記チャネル領域の前記ソース電極側に位置し、前記チャネル領域よりも比抵抗の低い第１低抵抗領域と、前記チャネル領域の前記ドレイン電極側に位置し、前記チャネル領域よりも比抵抗の低い第２低抵抗領域とをさらに含み、
前記基板の前記主面の法線方向から見たとき、前記遮光性配線は、前記酸化物半導体層の前記第２低抵抗領域の略全体および前記ドレイン電極の略全体に重なる部分を含む項目５に記載の表示装置。
【００２１】
［項目１０］
前記遮光性配線は、前記ゲート配線と前記ソース配線とが交差している領域に重ならない項目１から９のいずれかに記載の表示装置。
【００２２】
［項目１１］
アクティブマトリクス基板を備え、複数の画素領域を有する表示装置であって、
前記アクティブマトリクス基板は、
主面を有する基板と、
前記基板の主面側に支持され、前記複数の画素領域のそれぞれに対応して設けられた画素ＴＦＴと、
第１方向に延び、前記画素ＴＦＴにゲート信号を供給するゲート配線と、
前記第１方向に交差する第２方向に延び、前記画素ＴＦＴにソース信号を供給するソース配線と、を有し、
前記画素ＴＦＴは、チャネル領域を含む酸化物半導体層と、前記ゲート配線に電気的に接続され、前記酸化物半導体層の下にゲート絶縁層を介して配置されたゲート電極とを有するボトムゲート構造ＴＦＴであり、
前記アクティブマトリクス基板は、前記酸化物半導体層の上方に設けられた上部配線であって、所定の電位を与えられる上部配線をさらに有し、
前記上部配線は、前記基板の前記主面の法線方向から見たときに前記酸化物半導体層の前記チャネル領域に重なるチャネル重畳部と、前記第１方向に延びる部分を含み、且つ、前記基板の前記主面の法線方向から見たときに前記ゲート配線に重ならない非重畳部とを含む、表示装置。
【００２３】
［項目１２］
前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む項目１から１１のいずれかに記載の表示装置。
【００２４】
［項目１３］
前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は結晶質部分を含む項目１２に記載の表示装置。
【００２５】
［項目１４］
前記アクティブマトリクス基板に対向するように配置された対向基板と、
前記アクティブマトリクス基板と前記対向基板との間に設けられた液晶層と、
をさらに備える項目１から１３のいずれかに記載の表示装置。
【発明の効果】
【００２６】
本発明の実施形態によると、酸化物半導体ＴＦＴを備えた表示装置において、ＴＦＴ特性を向上させるための配線（例えばＴＦＴのチャネル領域を遮光する部分を含む遮光性配線）に起因する輝度むらの発生を抑制することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施形態による液晶表示装置１００を模式的に示す断面図である。
【図２】液晶表示装置１００が備えるアクティブマトリクス基板１０の平面構造の一例を示す概略図である。
【図３】アクティブマトリクス基板１０の画素領域ＰＩＸの等価回路図である。
【図４】アクティブマトリクス基板１０の画素領域ＰＩＸを例示する平面図である。
【図５】図４中のＶ−Ｖ’線に沿った断面図である。
【図６】図４中のＶＩ−ＶＩ’線に沿った断面図である。
【図７】液晶表示装置１００が備えるカラーフィルタ基板２０の構成の例を示す模式的な断面図である。
【図８】参考例のアクティブマトリクス基板９１０の画素領域ＰＩＸを示す平面図である。
【図９】図８中のＩＸ−ＩＸ’線に沿った断面図である。
【図１０】アクティブマトリクス基板１０の製造方法の一例を示すフローチャートである。
【図１１】本発明の実施形態による液晶表示装置が備える他のアクティブマトリクス基板１０Ａの平面構造の一例を示す概略図である。
【図１２】図１１中のＸＩＩ−ＸＩＩ’線に沿った断面図である。
【図１３】本発明の実施形態による液晶表示装置が備えるさらに他のアクティブマトリクス基板１０Ｂの平面構造の一例を示す概略図である。
【図１４】図１３中のＸＩＶ−ＸＩＶ’線に沿った断面図である。
【図１５】遮光性配線ＬｓＬによって付加的な補助容量が形成される領域ｓｃ１およびｓｃ２を示す図である。
【図１６】本発明の実施形態による液晶表示装置が備えるさらに他のアクティブマトリクス基板１０Ｃの平面構造の一例を示す概略図である。
【図１７】図１６中のＸＶＩＩ−ＸＶＩＩ’線に沿った断面図である。
【図１８】遮光性配線ＬｓＬによって付加的な補助容量が形成される領域ｓｃ１およびｓｃ２を示す図である。
【図１９】本発明の実施形態による液晶表示装置が備えるさらに他のアクティブマトリクス基板１０Ｄの平面構造の一例を示す概略図である。
【図２０】本発明の実施形態による液晶表示装置が備えるさらに他のアクティブマトリクス基板１０Ｅの平面構造の一例を示す概略図である。
【図２１】図２０中のＸＸＩ−ＸＸＩ’線に沿った断面図である。
【発明を実施するための形態】
【００２８】
以下、図面を参照しながら本発明の実施形態を説明する。以下では、本発明の実施形態による表示装置として液晶表示装置を例示するが、本発明は以下の実施形態に限定されるものではない。
【００２９】
（実施形態１）
図１を参照しながら、本実施形態の液晶表示装置１００を説明する。図１は、液晶表示装置１００を模式的に示す断面図である。
【００３０】
液晶表示装置１００は、図１に示すように、アクティブマトリクス基板１０と、アクティブマトリクス基板１０に対向するように配置された対向基板２０と、アクティブマトリクス基板１０と対向基板２０との間に設けられた液晶層３０とを備える。液晶表示装置１００は、さらに、アクティブマトリクス基板１０の背面側（観察者側とは反対側）に配置されたバックライト（照明装置）４０を備える。
【００３１】
図２および図３を参照しながら、アクティブマトリクス基板１０の構成を説明する。以下では、ゲートドライバおよびソース切替（Source Shared driving：ＳＳＤ）回路がモノリシックに形成された構成を例示する。
【００３２】
図２は、アクティブマトリクス基板１０の平面構造の一例を示す概略図である。図２に示すように、アクティブマトリクス基板１０は、表示領域ＤＲと、表示領域ＤＲ以外の領域（「非表示領域」または「額縁領域」と呼ばれる）ＦＲとを有している。表示領域ＤＲは、マトリクス状に配列された複数の画素領域によって規定される。各画素領域（単に「画素」と呼ぶこともある）は、液晶表示装置１００の１画素に対応する領域である。非表示領域ＦＲは、表示領域ＤＲの周辺に位置し、表示に寄与しない領域である。
【００３３】
表示領域ＤＲには、第１方向（行方向）Ｄ１に延びる複数のゲート配線ＧＬ（１）〜ＧＬ（ｊ）（ｊは２以上の整数：以下では「ゲート配線ＧＬ」と総称する）と、第１方向Ｄ１に交差（典型的には直交）する第２方向（列方向）Ｄ２に延びる複数のソース配線ＳＬ（１）〜ＳＬ（ｋ）（ｋは２以上の整数：以下では「ソース配線ＳＬ」と総称する）とが形成されている。
【００３４】
図３は、１つの画素領域ＰＩＸの等価回路を示す図である。
【００３５】
各画素領域ＰＩＸは、図３に示すように、薄膜トランジスタ（画素ＴＦＴ）１１と、画素電極ＰＥとを有している。画素ＴＦＴ１１のゲート電極は、対応するゲート配線ＧＬに電気的に接続されている。画素ＴＦＴ１１のソース電極は、対応するソース配線ＳＬに電気的に接続されている。画素ＴＦＴ１１のドレイン電極は、画素電極ＰＥに電気的に接続されている。表示モードがＦＦＳ（Fringe Field Switching）モードなどの横電界モードである場合には、アクティブマトリクス基板１０に、複数の画素に対して共通の電極（共通電極）ＣＥが設けられる。また、表示モードが縦電界モードである場合には、共通電極ＣＥは対向基板２０に設けられる。
【００３６】
図２に示した例では、非表示領域ＦＲには、ゲート配線ＧＬを駆動するゲートドライバＧＤが一体的（モノリシック）に設けられている。ゲート配線ＧＬは、それぞれ、ゲートドライバＧＤの各端子に接続されている。また、非表示領域ＦＲには、ソースバスラインＳＬを時分割で駆動するＳＳＤ回路Ｓｃが一体的に設けられている。ソース配線ＳＬは、それぞれ、ＳＳＤ回路Ｓｃの各端子に接続されている。
【００３７】
この例では、アクティブマトリクス基板１０に、ソースドライバおよびタイミングコントローラ等を含むドライバＩＣ１１０が実装されている。ゲートドライバ（ＧＤＭ回路）ＧＤおよびＳＳＤ回路Ｓｃには、それぞれ、ドライバＩＣ１１０から信号が供給される。ドライバＩＣ１１０には、フレキシブルプリント基板（ＦＰＣ）１２０から信号が供給される。
【００３８】
ＳＳＤ回路Ｓｃは、ソースドライバの各端子に接続されたビデオ信号線１本から、複数本のソース配線へビデオデータを振り分ける回路である。ＳＳＤ回路Ｓｃの搭載により、非表示領域ＦＲにおける端子部が配置される領域（端子部形成領域）をさらに狭くできる。また、ソースドライバからの出力数が減り、回路規模を小さくできるので、ドライバＩＣ１１０のコストを低減できる。
【００３９】
本実施形態では、表示領域ＤＲには、図２に示すように、第１方向Ｄ１に延びる複数の遮光性配線ＬｓＬ（１）〜ＬｓＬ（ｊ）（以下では「遮光性配線ＬｓＬ」と総称する）が形成されている。遮光性配線ＬｓＬは、遮光性を有する導電材料から形成されており、所定の電位を与えられる（つまり外部から信号を供給される）。図２に示す例では、遮光性配線ＬｓＬには、ＦＰＣ１２０から信号が供給される。
【００４０】
続いて、ＦＦＳモードの液晶表示装置用のアクティブマトリクス基板を例として、画素領域ＰＩＸの構造を具体的に説明する。
【００４１】
図４は、アクティブマトリクス基板１０の画素領域ＰＩＸを例示する平面図である。図５および図６は、それぞれ図４中のＶ−Ｖ’線、ＶＩ−ＶＩ’線に沿った断面図である。
【００４２】
図示している例では、画素領域ＰＩＸは、互いに隣接する２本のソース配線ＳＬと、互いに隣接する２本のゲート配線ＧＬとで包囲された領域である。
【００４３】
図４、図５および図６に示すように、アクティブマトリクス基板１０は、主面１Ｓを有する基板１と、基板１の主面１Ｓ側に支持された画素ＴＦＴ１１と、画素ＴＦＴ１１にゲート信号を供給するゲート配線ＧＬと、画素ＴＦＴ１１にソース信号を供給するソース配線ＳＬとを有する。また、アクティブマトリクス基板１０は、上部透明電極１２（ここでは画素電極ＰＥ）と、下部透明電極１３（ここでは共通電極ＣＥ）とを有する。アクティブマトリクス基板１０は、さらに、遮光性配線ＬｓＬを有する。
【００４４】
画素ＴＦＴ１１は、複数の画素領域ＰＩＸのそれぞれに対応して設けられている。本実施形態では、画素ＴＦＴ１１は、トップゲート構造のＴＦＴである。
【００４５】
画素ＴＦＴ１１は、チャネル領域ＣＲを含む酸化物半導体層１１ｏと、酸化物半導体層１１ｏ上にゲート絶縁層１４を介して配置されたゲート電極１１ｇとを有する。画素ＴＦＴ１１は、さらに、酸化物半導体層１１ｏに電気的に接続されたソース電極１１ｓおよびドレイン電極１１ｄを有する。
【００４６】
ゲート電極１１ｇは、ゲート配線ＧＬに電気的に接続されている。この例では、ゲート配線ＧＬの一部、より具体的には、ゲート配線ＧＬのうち、基板１の主面１Ｓの法線方向（以下では「基板法線方向」と呼ぶ）から見たときに酸化物半導体層１１ｏに重なる領域が、ゲート電極１１ｇとして機能する。なお、ゲート配線ＧＬから延設された部分（例えば第２方向Ｄ２に沿って延びる部分）を形成し、その部分をゲート電極１１ｇとして機能させてもよい。
【００４７】
ソース電極１１ｓは、ソース配線ＳＬに電気的に接続されている。この例では、ソース配線ＳＬの一部、より具体的には、ソース配線ＳＬのうち、基板法線方向から見たときに酸化物半導体層１１ｏに重なる領域が、ソース電極１１ｓとして機能する。なお、ソース配線ＳＬから延設された部分（例えば第１方向Ｄ１に沿って延びる部分）を形成し、その部分をソース電極１１ｓとして機能させてもよい。
【００４８】
ドレイン電極１１ｄは、画素電極１２に電気的に接続されている。図示している例では、ドレイン電極１１ｄは、ソース配線ＳＬおよびソース電極１１ｓと同じ導電膜（ソースメタル膜）から形成されている。
【００４９】
酸化物半導体層１１ｏ上には、ゲート絶縁層１１ｇが、基板法線方向から見たときに酸化物半導体層１１ｏの一部に重なるように形成されている。
【００５０】
酸化物半導体層１１ｏのうち、基板法線方向から見たときにゲート絶縁層１４（およびゲート電極１１ｇ）に重ならない部分１１ｏｂは、ゲート絶縁層１４（およびゲート電極１１ｇ）に重なる部分１１ｏａよりも比抵抗の小さい低抵抗領域である。低抵抗領域１１ｏｂは、例えば、ゲート電極１１ｇおよびゲート絶縁層１４をマスクとして酸化物半導体層１１ｏに低抵抗化処理を行うことにより形成され得る。ゲート電極１１ｇおよびゲート絶縁層１４でマスクされ、低抵抗化されなかった部分１１ｏａを「第１半導体領域」と呼ぶ。この例では、第１半導体領域１１ｏａは、その全体が画素ＴＦＴ１１のチャネルが形成されるチャネル領域ＣＲとなる。低抵抗領域１１ｏｂは、チャネル領域ＣＲのソース電極１１ｓ側に位置する第１低抵抗領域Ｒ１と、チャネル領域ＣＲのドレイン電極１１ｄ側に位置する第２低抵抗領域Ｒ２とを含む。
【００５１】
酸化物半導体層１１ｏ、ゲート絶縁層１４およびゲート電極１１ｇ上に、上部絶縁層１５が配置されている。ソース電極１１ｓは、上部絶縁層１５上および上部絶縁層１５に形成された開口部（ソース側開口部）１５ａ内に配置されており、ソース側開口部１５ａ内で酸化物半導体層１１ｏの一部（ここでは第１低抵抗領域Ｒ１の一部）に接続されている。同様に、ドレイン電極１１ｄは、上部絶縁層１５上および上部絶縁層１５に形成された開口部（ドレイン側開口部）１５ｂ内に配置されており、ドレイン側開口部１５ｂ内で酸化物半導体層１１ｏの他の一部（ここでは第２低抵抗領域Ｒ２の一部）に接続されている。
【００５２】
画素ＴＦＴ１１は、層間絶縁層ＩＬで覆われている。この例では、層間絶縁層ＩＬは、無機絶縁層１６と、無機絶縁層１６上に配置された有機絶縁層１７とを含む積層構造を有している。
【００５３】
層間絶縁層ＩＬ上に、下部透明電極１３が配置されている。下部透明電極１３上には、誘電体層１８を介して上部透明電極１２が配置されている。下部透明電極１３および上部透明電極１２の一方（ここでは上部透明電極１２）は画素電極ＰＥとして機能し、他方（ここでは下部透明電極１３）は共通電極ＣＥとして機能する。画素電極ＰＥは、画素ごとに分離されている。共通電極ＣＥは、画素ごとに分離されていなくてもよい。
【００５４】
画素電極ＰＥは、画素ＴＦＴ１１のドレイン電極１１ｄに電気的に接続されている。ここでは、画素電極ＰＥは、層間絶縁層ＩＬおよび誘電体層１８に形成された画素コンタクトホール内でドレイン電極１１ｄに接続されている。図示している例では、画素コンタクトホールは、有機絶縁層１７に形成された開口部１７ａと、誘電体層１８および無機絶縁層１６に形成された開口部１８ａとによって構成されている。画素コンタクトホールは、ドレイン側開口部１５ｂと部分的または全体的に重なっていてもよい。
【００５５】
画素電極ＰＥは、少なくとも１つのスリット（または切り欠き部）１２ａを有する。この例では、画素電極ＰＥは２つのスリット１２ａを有しているが、スリット１２ａの個数は２に限定されない。
【００５６】
共通電極ＣＥは、画素ＴＦＴ１１の画素コンタクトホールが形成されている領域上に開口部１３ａを有し、この領域を除く画素領域ＰＩＸ全体に亘って形成されている。
【００５７】
図４に示す例では、画素ＴＦＴ１１は、チャネル長方向が第２方向Ｄ２（ソース配線ＳＬの延びる方向）となるように配置されている（ＴＦＴ縦置き構造）が、後述するように、画素ＴＦＴ１１は、チャネル長方向が第１方向Ｄ１（ゲート配線ＧＬの延びる方向）となるように配置されてもよい（ＴＦＴ横置き構造）。本明細書では、チャネル長方向は、基板１の主面１Ｓに平行な面内において、チャネル領域を電流が流れる方向を指し、チャネル幅方向は、チャネル長方向に直交する方向を指す。
【００５８】
また、図４に示す例では、基板法線方向から見たとき、ある画素領域ＰＩＸ（１）の画素ＴＦＴ１１の酸化物半導体層１１ｏは、第２方向Ｄ２に沿って隣接する他の画素領域ＰＩＸ（２）から、ゲート配線ＧＬを横切って当該画素領域ＰＩＸ（１）まで延びている。酸化物半導体層１１ｏのうちゲート配線ＧＬと重なる部分にチャネル領域ＣＲが形成されている。つまり、ゲート配線ＧＬのうち酸化物半導体層１１ｏと重なる部分がゲート電極１１ｇとして機能する。酸化物半導体層１１ｏの第１低抵抗領域Ｒ１は、他の画素領域ＰＩＸ（２）においてソース配線ＳＬの一部と重なっており、重なっている部分に配置されたソース側開口部１５ａ内でソース配線ＳＬに接続されている。つまり、ソース配線ＳＬのうち酸化物半導体層１１ｏに重なる部分がソース電極１１ｓとして機能する。一方、第２低抵抗領域Ｒ２は、画素領域ＰＩＸ（１）内においてドレイン電極１１ｄに接続されている。
【００５９】
なお、画素ＴＦＴ１１は、ソースメタルから形成されたドレイン電極１１ｄを有していなくてもよい。その場合、画素電極ＰＥを、画素コンタクトホール内で酸化物半導体層１１ｏの第２低抵抗領域Ｒ２に直接接触させることで、酸化物半導体層１１ｏに電気的に接続してもよい。あるいは、酸化物半導体層１１ｏの第２低抵抗領域Ｒ２を画素電極ＰＥとして利用することも可能である。
【００６０】
遮光性配線ＬｓＬは、図５および図６に示すように、基板１と酸化物半導体層１１ｏとの間に設けられている。図示している例では、遮光性配線ＬｓＬは、基板１の主面１Ｓ上に形成されており、遮光性配線ＬｓＬを覆うように下部絶縁層１９が配置されている。下部絶縁層１９上に、画素ＴＦＴ１１が設けられている。
【００６１】
遮光性配線ＬｓＬは、酸化物半導体層１１ｏのチャネル領域ＣＲを遮光するチャネル遮光部ＬＰ１を含んでいる。チャネル遮光部ＬＰ１は、基板法線方向から見たときに、チャネル領域ＣＲの略全体に重なっており、バックライト４０からの光がチャネル領域ＣＲに照射されることを防止する。
【００６２】
また、遮光性配線ＬｓＬは、基板法線方向から見たときにゲート配線ＧＬに重ならない非重畳部ＬＰ２を含む。図示している例では、非重畳部ＬＰ２は、第１方向Ｄ１に延びる部分（幹部）ＬＰ２ａと、幹部ＬＰ２ａから第２方向Ｄ２に延びて幹部ＬＰ２ａとチャネル遮光部ＬＰ１とを接続する部分（枝部）ＬＰ２ｂとを含む。このように、遮光性配線ＬｓＬは、チャネル領域ＣＲおよびその近傍以外では、ゲート配線ＧＬに重なっていない。また、遮光性配線ＬｓＬは、ゲート配線ＧＬとソース配線ＳＬとが交差している領域に重ならない。
【００６３】
図４に示すように、ある画素領域ＰＩＸ（例えば図４中の画素領域ＰＩＸ（１））に対応する画素ＴＦＴ１１のチャネル領域ＣＲを遮光するチャネル遮光部ＬＰ１が含まれる遮光性配線ＬｓＬの非重畳部ＬＰ２は、その画素領域ＰＩＸ外、より具体的には、その画素領域ＰＩＸに第２方向Ｄ２に沿って隣接する画素領域ＰＩＸ（例えば図４中の画素領域ＰＩＸ（２））に位置している。
【００６４】
図７は、カラーフィルタ基板２０の構成の例を示す模式的な断面図である。カラーフィルタ基板２０は、図７に示すように、主面２Ｓを有する基板２と、基板２の主面２Ｓ側に支持されたブラックマトリクス２１およびカラーフィルタ層２２とを有する。
【００６５】
ブラックマトリクス２１は、各画素領域ＰＩＸに対応する位置に開口部２１ａを有する。つまり、ブラックマトリクス２１は、格子状に形成されている。なお、図４は、アクティブマトリクス基板１０を示す図であるが、参考のため、図中にブラックマトリクス２１の開口部２１ａが点線で示されている。
【００６６】
カラーフィルタ層２２は、少なくともブラックマトリクス２１の開口部２１ａに配置されている。カラーフィルタ層２２は、典型的には、赤カラーフィルタ、緑カラーフィルタおよび青カラーフィルタを含む。図示している例では、ブラックマトリクス２１およびカラーフィルタ層２２を覆うようにオーバーコート層（平坦化層）２６が設けられている。
【００６７】
上述したように、本実施形態の液晶表示装置１００では、アクティブマトリクス基板１０が、チャネル遮光部ＬＰ１を含む遮光性配線ＬｓＬを有しているので、遮光性配線ＬｓＬのチャネル遮光部ＬＰ１により、画素ＴＦＴ１１のチャネル領域ＣＲを遮光することができる。遮光性配線ＬｓＬには、所定の電位が与えられる（つまり外部から信号が供給される）ので、画素ＴＦＴ１１の非制御側の信号電位（言い換えると酸化物半導体層１１ｏに対してゲート電極１１ｇとは反対側の電界環境）を制御してＴＦＴ特性を安定化させることができる。例えば、画素電位（画素電極ＰＥに印加された表示信号電圧）を保持する際のオフ状態をより安定にする（オフリーク電流を低減する）ことができる。
【００６８】
また、遮光性配線ＬｓＬの、チャネル遮光部ＬＰ１以外の部分である非重畳部ＬＰ２は、ゲート配線ＧＬには重なっていないので、ゲート配線ＧＬの負荷の増大に起因する走査信号の鈍りや輝度むらの発生が防止される。以下、この点を、図８および図９に示す参考例のアクティブマトリクス基板９１０と比較して説明する。
【００６９】
図８は、参考例のアクティブマトリクス基板９１０の画素領域ＰＩＸを示す平面図である。図９は、図８中のＩＸ−ＩＸ’線に沿った断面図である。参考例のアクティブマトリクス基板９１０は、図４などに示したアクティブマトリクス基板１０の遮光性配線ＬｓＬとは異なる構成の遮光性配線ＬｓＬ’を有する。
【００７０】
参考例のアクティブマトリクス基板９１０の遮光性配線ＬｓＬ’は、図８および図９に示すように、酸化物半導体層１１ｏのチャネル領域ＣＲを遮光するチャネル遮光部ＬＰ１と、第１方向Ｄ１に延び、基板法線方向から見たときにゲート配線ＧＬに重なる重畳部ＬＰ３とを含む。
【００７１】
このように、参考例のアクティブマトリクス基板９１０では、遮光性配線ＬｓＬ’のチャネル遮光部ＬＰ１以外の部分（重畳部ＬＰ３）がゲート配線ＧＬに重なっているので、遮光性配線ＬｓＬ’とゲート配線ＧＬとの重なり面積が大幅に増加し（図９中の点線で囲まれた領域に着目されたい）、遮光性配線ＬｓＬ’とゲート配線ＧＬとの間で大きな容量が形成されてしまう。そのため、ゲート配線ＧＬの負荷が大きくなり、ゲート信号の鈍りによる画素充電不良などが生じるおそれがある。また、遮光性配線ＬｓＬ’の負荷も大きくなるので、遮光性配線ＬｓＬ’への外部信号の入力による電位の安定化が困難になってしまい、ＴＦＴ特性を安定化させることが難しくなる。
【００７２】
これに対し、本実施形態の液晶表示装置１００のアクティブマトリクス基板１０では、ゲート配線ＧＬと遮光性配線ＬｓＬとの重なり面積を、チャネル領域ＣＲの遮光に必要十分な量だけにする（例えば最小化する）ことができるので、ゲート信号をその波形が鈍ることなく（あるいは大きく鈍ることなく）供給することができる。また、遮光性配線ＬｓＬへの信号供給も安定に行うことができるので、ＴＦＴ特性の安定化も好適に行うことができる。
【００７３】
図８および図９に示した参考例について、ゲート配線ＧＬ（ゲート電極１１ｇを含む）と遮光性配線ＬｓＬ’との重なり面積を試算したところ、１画素あたり７４μｍ2であった。これに対し、図４、図５および図６に示した例について、ゲート配線ＧＬ（ゲート電極１１ｇを含む）と遮光性配線ＬｓＬとの重なり面積を試算すると、１画素あたり２０μｍ2であった。つまり、遮光性配線ＬｓＬとゲート配線ＧＬとの間に形成される容量を７０％以上削減することができた。
【００７４】
なお、遮光性配線ＬｓＬの負荷を小さくする観点からは、遮光性配線ＬｓＬは、ゲート配線ＧＬ以外の配線や電極ともなるべく重ならないことが好ましく、例えば、図４に示しているように、酸化物半導体層１１ｏの第１低抵抗領域（ソース電極１１ｓ側の低抵抗領域）Ｒ１にも重ならないことが好ましい。
【００７５】
［遮光性配線に入力される信号］
遮光性配線ＬｓＬに与えられる電位に特に制限はないが、ＴＦＴ特性の安定化の観点からは、遮光性配線ＬｓＬに与えられる電位は、固定電位であることが好ましい。固定電位としては、具体的には、例えば、ゲート信号のローレベル電位、ＧＮＤ（接地電位）およびこれらの間の電位を用いることができる。
【００７６】
［改変例］
上記の説明では、表示モードとしてＦＦＳモードを例示した。ＦＦＳモードは、一方の基板に一対の電極を設けて、液晶分子に、基板面に平行な方向（横方向）に電界を印加する横方向電界方式のモードである。この例では、画素電極ＰＥから出て液晶層（図示せず）を通り、さらに画素電極ＰＥのスリット状の開口を通って共通電極ＣＥに出る電気力線で表される電界が生成される。この電界は、液晶層に対して横方向の成分を有している。その結果、横方向の電界を液晶層に印加することができる。横方向電界方式では、基板から液晶分子が立ち上がらないため、縦方向電界方式よりも広視野角を実現できるという利点がある。
【００７７】
共通電極ＣＥ上に誘電体層１８を介して画素電極ＰＥが配置される電極構造は、例えば国際公開第２０１２／０８６５１３号に記載されている。なお、画素電極ＰＥ上に誘電体層１８を介して共通電極ＣＥが配置されていてもよい。すなわち、下部透明電極１３が画素電極ＰＥであり、上部透明電極１２が共通電極ＣＥであってもよい。このような電極構造は、例えば特開２００８−０３２８９９号公報、特開２０１０−００８７５８号公報に記載されている。参考のため、国際公開第２０１２／０８６５１３号、特開２００８−０３２８９９号公報および特開２０１０−００８７５８号公報の開示内容の全てを本明細書に援用する。
【００７８】
横方向電界方式のモードとして、ＦＦＳモード以外にＩＰＳモードも知られている。本発明の実施形態による液晶表示装置は、ＩＰＳモードで表示を行ってもよい。また、本発明の実施形態による液晶表示装置のアクティブマトリクス基板は、共通電極ＣＥを有していなくてもよい。このようなアクティブマトリクス基板は、ＴＮ（Twisted Nematic）モード、ＶＡ（Vertical Alignment）モードなどの液晶表示装置に用いられ得る。ＶＡモード、ＴＮモードは、液晶層を挟んで配置される一対の電極により、液晶分子に電界を印加する縦方向電界方式のモードである。
【００７９】
また、本発明の実施形態は、液晶表示装置に限定されず、他の表示装置であってもよい。
【００８０】
［アクティブマトリクス基板１０の製造方法］
以下、図４〜図６および図１０を参照しながら、アクティブマトリクス基板１０の製造方法の一例を説明する。図１０は、アクティブマトリクス基板１０の製造方法の一例を示すフローチャートである。
【００８１】
・ＳＴＥＰ１−１
まず、基板１上に、チャネル遮光部ＬＰ１および非重畳部ＬＰ２を含む遮光性配線ＬｓＬを形成する。
【００８２】
基板１としては、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。
【００８３】
遮光性配線ＬｓＬは、例えばスパッタ法などによって、遮光性配線用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成し、遮光性配線用導電膜のパターニングを行うことによって得られる。
【００８４】
遮光性配線用導電膜として、例えばアルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）あるいはタングステン（Ｗ）から選ばれた元素を含む金属膜、またはこれらの元素を成分とする合金膜などを用いることができる。また、これらのうち複数の膜を含む積層膜を用いてもよい。例えば、チタン膜−アルミニウム膜−チタン膜の３層構造あるいはモリブデン膜−アルミニウム膜−モリブデン膜の３層構造を有する積層膜を用いることができる。なお、遮光性配線用導電膜は３層構造に限られず、単層、または２層構造、あるいは４層以上の積層構造を有していてもよい。ここでは、遮光性配線用導電膜として、Ｔｉ膜（厚さ：１５〜７０ｎｍ）を下層、Ｃｕ膜（厚さ：２００〜４００ｎｍ）を上層とする積層膜を用いる。
【００８５】
・ＳＴＥＰ１−２
次に、遮光性配線ＬｓＬを覆う下部絶縁層（厚さ：例えば２００ｎｍ以上６００ｎｍ以下）１９を形成する。
【００８６】
下部絶縁層１９としては、酸化珪素（ＳｉＯ2）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層、酸化アルミニウム層または酸化タンタル層等を適宜用いることができる。下部絶縁層１９は、積層構造を有していてもよい。ここでは、下部絶縁層１９として、例えば、ＣＶＤ法を用いて、窒化珪素（ＳｉＮｘ）層（厚さ：５０〜６００ｎｍ）を下層、酸化珪素（ＳｉＯ2）層（厚さ：５０〜６００ｎｍ）を上層とする積層膜を形成する。下部絶縁層１９として（下部絶縁層１９が積層構造を有する場合には、その最上層として）、酸化珪素膜などの酸化物膜を用いると、後で形成される酸化物半導体層１１ｏのチャネル領域ＣＲに生じた酸化欠損を酸化物膜によって低減できるので、チャネル領域ＣＲの低抵抗化を抑制できる。
【００８７】
・ＳＴＥＰ１−３
続いて、下部絶縁層１９上に、例えばスパッタリング法を用いて酸化物半導体膜（厚さ：例えば１５ｎｍ以上２００ｎｍ以下）を形成し、酸化物半導体膜のパターニングを行うことで、酸化物半導体層１１ｏを形成する。酸化物半導体膜は、特に限定しないが、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体膜である。
【００８８】
・ＳＴＥＰ１−４
次に、酸化物半導体層１１ｏを覆うように、絶縁膜（厚さ：例えば８０ｎｍ以上２５０ｎｍ以下）およびゲート用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）をこの順で形成する。ゲート用導電膜は例えばスパッタリング法を用いて形成され、絶縁膜は例えばＣＶＤ法で形成され得る。
【００８９】
絶縁膜として、下部絶縁層１９と同様の絶縁膜（下部絶縁層１９として例示した絶縁膜）を用いることができる。絶縁膜として、酸化珪素膜などの酸化物膜を用いると、酸化物半導体層１１ｏのチャネル領域ＣＲに生じた酸化欠損を酸化物膜によって低減できるので、チャネル領域ＣＲの低抵抗化を抑制できる。ゲート用導電膜として、遮光性配線用導電膜と同様の導電膜を用いることができる。ここでは、絶縁膜として、例えば酸化珪素（ＳｉＯ2）膜を用いる。ゲート用導電膜としては、例えばＴｉ膜（厚さ：１５〜７０ｎｍ）を下層、Ｃｕ膜（厚さ：２００〜４００ｎｍ）を上層とする積層膜を用いる。
【００９０】
続いて、図示しないレジストマスクを用いて、ゲート用導電膜のパターニングを行い、ゲート電極１１ｇおよびゲート配線ＧＬを形成する。ゲート用導電膜のパターニングは、ウェットエッチングまたはドライエッチングで行うことができる。
【００９１】
この後、上記レジストマスクを用いて、絶縁膜のパターニングを行う。あるいは、上記レジストマスクを除去した後、パターニングされたゲート電極１１ｇをマスクとして絶縁膜のパターニングを行ってもよい。これにより、ゲート絶縁層１４を得る。絶縁膜のパターニングは、例えばドライエッチングで行うことができる。
【００９２】
なお、絶縁膜のパターニング時に、下部絶縁層１９のうち酸化物半導体層１１ｏで覆われていない部分の表層部もエッチング（オーバーエッチング）されることがある。
【００９３】
本工程では、同一のマスクを用いて絶縁膜およびゲート用導電膜のパターニングを行うので、ゲート絶縁層１４の側面とゲート電極１１ｇの側面とが厚さ方向に整合する。つまり、基板法線方向から見たとき、ゲート絶縁層１４の周縁は、ゲート電極１１ｇの周縁と整合する。
【００９４】
・ＳＴＥＰ１−５
続いて、酸化物半導体層１１ｏの低抵抗化処理を行う。低抵抗化処理として、例えばプラズマ処理を行ってもよい。これにより、基板法線方向から見たとき、酸化物半導体層１１ｏのうちゲート電極１１ｇおよびゲート絶縁層１４と重なっていない領域１１ｏｂは、ゲート電極１１ｇおよびゲート絶縁層１４と重なっている領域１１ｏａよりも比抵抗の低い低抵抗領域となる。低抵抗領域１１ｏｂは、導電体領域（例えばシート抵抗：２００Ω／□以下）であってもよい。
【００９５】
低抵抗化処理（プラズマ処理）では、酸化物半導体層１１ｏのうちゲート電極１１ｇで覆われていない部分を、還元性プラズマまたはドーピング元素を含むプラズマ（例えばアルゴンプラズマ）に晒してもよい。これにより、酸化物半導体層１１ｏのうち露出された部分の表面近傍で抵抗が低下し、低抵抗領域１１ｏｂとなる。
【００９６】
酸化物半導体層１１ｏのうちゲート電極１１ｇでマスクされた部分１１ｏａは、第１半導体領域として残る。なお、低抵抗化処理の方法および条件などは、例えば特開２００８−４０３４３号公報に記載されている。参考のために、特開２００８−４０３４３号公報の開示内容の全てを本明細書に援用する。
【００９７】
・ＳＴＥＰ１−６
次に、ゲート電極１１ｇおよび酸化物半導体層１１ｏを覆う上部絶縁層１５を形成する。上部絶縁層１５として、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜などの無機絶縁層を単層又は積層させて形成することができる。無機絶縁層の厚さは１００ｎｍ以上５００ｎｍ以下でもよい。上部絶縁層１１を窒化シリコン膜などの酸化物半導体を還元させる絶縁膜を用いて形成すると、酸化物半導体層１１ｏのうち上部絶縁層１５と接する領域（ここでは低抵抗領域１１ｏｂ）の比抵抗を低く維持できるので好ましい。ここでは、上部絶縁層１５として、例えば、ＳｉＮｘ層（厚さ：３００ｎｍ）をＣＶＤ法で形成する。
【００９８】
この後、例えばドライエッチングで、上部絶縁層１５に、酸化物半導体層１１ｏに達する開口部１５ａ、１５ｂを形成する。
【００９９】
・ＳＴＥＰ１−７
続いて、上部絶縁層１５上に、ソース電極１１ｓ、ドレイン電極１１ｄおよびソース配線ＳＬを形成する。ここでは、上部絶縁層１５上および開口部１５ａ、１５ｂ内に、ソース用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成し、ソース用導電膜のパターニングを行うことで、ソース電極１１ｓ、ドレイン電極１１ｄおよびソース配線ＳＬを得る。パターニングは、ドライエッチングまたはウェットエッチングで行うことができる。このようにして、画素ＴＦＴ１１を得ることができる。
【０１００】
ソース用導電膜として、例えば、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）あるいはタングステン（Ｗ）から選ばれた元素、またはこれらの元素を成分とする合金などを用いることができる。例えば、チタン膜−アルミニウム膜−チタン膜の３層構造、モリブデン膜−アルミニウム膜−モリブデン膜などの３層構造などを有していてもよい。なお、ソース用導電膜は３層構造に限られず、単層、または２層構造、あるいは４層以上の積層構造を有していてもよい。ここでは、Ｔｉ膜（厚さ：１５〜７０ｎｍ）を下層、Ｃｕ膜（厚さ：２００〜４００ｎｍ）を上層とする積層膜を用いる。
【０１０１】
・ＳＴＥＰ１−８
続いて、画素ＴＦＴ１１およびソース配線ＳＬを覆うように、層間絶縁層ＩＬを形成する。ここでは、層間絶縁層ＩＬとして、無機絶縁層（厚さ：例えば１００ｎｍ以上４００ｎｍ以下）１６と、有機絶縁層（厚さ：例えば１〜３μｍ、好ましくは２〜３μｍ）１７とをこの順で形成する。無機絶縁層１６の材料は、上部絶縁層１５の材料として例示した材料と同じであってもよい。ここでは、無機絶縁層１６として、ＣＶＤ法でＳｉＮｘ層（厚さ：例えば２００ｎｍ）を形成する。有機絶縁層１７は、例えば、感光性樹脂材料を含む有機絶縁膜であってもよい。この後、有機絶縁層１７のパターニングを行い、開口部１７ａを形成する。
【０１０２】
・ＳＴＥＰ１−９
続いて、共通電極ＣＥとなる下部透明電極１３を形成する。
【０１０３】
まず、層間絶縁層１６上および開口部１７ａ内に第１の透明導電膜（厚さ：２０〜３００ｎｍ）を形成する。ここでは、例えば、スパッタリング法で、第１の透明導電膜としてインジウム−亜鉛酸化物膜を形成する。第１の透明電極膜の材料としては、インジウム−錫酸化物（ＩＴＯ）、インジウム−亜鉛酸化物、ＺｎＯ等の金属酸化物を用いることができる。この後、例えばウェットエッチングにより第１の透明導電膜のパターニングを行う。これにより、下部透明電極１３を得る。この例では、下部透明電極１３は、表示領域の略全体に亘って配置されている。ただし、下部透明電極１３は、画素コンタクトホールが形成される領域に開口部１３ａを有する。この例では、第１の透明導電膜のうち開口部１３ａ内に位置する部分は除去される。なお、第１の透明導電膜を用いて、周辺回路の一部または全体を覆うシールド層を形成してもよい。
【０１０４】
・ＳＴＥＰ１−１０
次いで、層間絶縁層ＩＬおよび下部透明電極１３上、および、開口部１７ａ内に、誘電体層（厚さ：５０〜５００ｎｍ）１８を形成する。誘電体層１８の材料は、無機絶縁層１６の材料として例示した材料と同じであってもよい。ここでは、誘電体層１８として、例えばＣＶＤ法でＳｉＮ膜を形成する。
【０１０５】
この後、誘電体層１８および無機絶縁層１６（無機絶縁層１６のうち開口部１７ａ内に位置する部分）のエッチングを行い、酸化物半導体層１１ｏの第２低抵抗領域Ｒ２の一部に達する開口部１８ａを形成する。基板法線方向から見たとき、開口部１８ａは、少なくとも部分的に開口部１７ａと重なるように配置されてもよい。これにより、有機絶縁層１７の開口部１７ａおよび誘電体層１８の開口部１８ａで構成された画素コンタクトホールが得られる。
【０１０６】
・ＳＴＥＰ１−１１
次いで、誘電体層１８上および画素コンタクトホール内に第２の透明導電膜（厚さ：２０〜３００ｎｍ）を形成する。この後、第２の透明導電膜のパターニングを行い、誘電体層１８上に、画素電極ＰＥとして機能する上部透明電極１２を形成する。上部透明電極１２には、画素ごとに少なくとも１つのスリット（または切り欠き部）１２ａを形成する。
【０１０７】
第２の透明導電膜の材料は、第１の透明導電膜の材料として例示した材料と同じであってもよい。第２の透明導電膜は単層でもよいし、積層膜でもよい。ここでは、例えば、スパッタリング法で、インジウム−亜鉛酸化物膜を形成する。上部透明電極１２の一部を、誘電体層１８を介して下部透明電極１３と重なるように配置して、補助容量を構成してもよい。その後、画素電極ＰＥおよび誘電体層１８を覆うように、配向膜が形成される。このようにして、アクティブマトリクス基板１０が製造される。
【０１０８】
（実施形態２）
図１１および図１２を参照しながら、本実施形態の液晶表示装置が備えるアクティブマトリクス基板１０Ａを説明する。図１１は、アクティブマトリクス基板１０Ａの画素領域ＰＩＸを例示する平面図である。図１２は、図１１中のＸＩＩ−ＸＩＩ’線に沿った断面図である。以下では、アクティブマトリクス基板１０Ａが、実施形態１におけるアクティブマトリクス基板１０と異なる点を中心に説明を行う。
【０１０９】
図１１に示すように、本実施形態では、基板法線方向から見たとき、遮光性配線ＬｓＬの非重畳部ＬＰ２は、ゲート配線ＧＬに対してソース電極１１ｓ側ではなくドレイン電極１１ｄ側に位置している。より具体的には、非重畳部ＬＰ２は、ゲート配線ＧＬとドレイン電極１１ｄとの間に位置している。
【０１１０】
また、図１１および図１２に示すように、遮光性配線ＬｓＬは、基板法線方向から見たとき、酸化物半導体層１１ｏの第２低抵抗領域Ｒ２の一部に重なる部分を含む。さらに、本実施形態では、基板法線方向から見たとき、遮光性配線ＬｓＬは、ブラックマトリクス２１の開口部２１ａに重なっていない。つまり、遮光性配線ＬｓＬの全体がブラックマトリクス２１に重なっている。
【０１１１】
実施形態１のアクティブマトリクス基板１０では、ブラックマトリクス２１の開口部２１ａ内に遮光性配線ＬｓＬのエッジが露出しているので、エッジのテーパ部における反射や散乱などに起因する迷光により表示品位が低下する可能性がある。また、開口部２１ａ内に遮光性配線ＬｓＬの一部が位置しているので、開口率が低下するおそれがある。
【０１１２】
これに対し、本実施形態のアクティブマトリクス基板１０Ａでは、基板法線方向から見たとき、遮光性配線ＬｓＬの全体がブラックマトリクス２１に重なっている。そのため、遮光性配線ＬｓＬのエッジ（テーパ部）がブラックマトリクス２１により遮光されるので、テーパ部での反射や散乱などに起因する迷光による表示品位の低下を防止することができる。なお、図１１には、遮光性配線ＬｓＬの全体がブラックマトリクス２１に重なる構成を例示しているが、遮光性配線ＬｓＬの「略全体」がブラックマトリクス２１に重なっていれば、ほぼ同様の効果を得ることができる。本願明細書において、「遮光性配線ＬｓＬの略全体がブラックマトリクス２１に重なる」とは、具体的には、基板法線方向から見たときに、遮光性配線ＬｓＬのブラックマトリクス２１に重なっている領域の面積の、遮光性配線ＬｓＬ全体の面積に対する割合が９０％以上であることを意味している。
【０１１３】
また、本実施形態のアクティブマトリクス基板１０Ａでは、遮光性配線ＬｓＬが、酸化物半導体層１１ｏの第２低抵抗領域Ｒ２の一部に重なる部分を含んでいるので、遮光性配線ＬｓＬと第２低抵抗領域Ｒ２とが重なる領域（図１１および図１２中の二点鎖線で囲まれた領域ｓｃ１）に容量が形成され、その容量を画素の補助容量として機能させることができる。つまり、画素の補助容量の容量値を大きくすることができる。そのため、画素の寄生容量に起因するノイズ等の影響を小さくでき、シャドーイング等の表示不良の発生を抑制して表示品位を向上させることができる。
【０１１４】
（実施形態３）
図１３および図１４を参照しながら、本実施形態の液晶表示装置が備えるアクティブマトリクス基板１０Ｂを説明する。図１３は、アクティブマトリクス基板１０Ｂの画素領域ＰＩＸを例示する平面図である。図１４は、図１３中のＸＩＶ−ＸＩＶ’線に沿った断面図である。
【０１１５】
図１３に示すように、本実施形態におけるアクティブマトリクス基板１０Ｂが有する遮光性配線ＬｓＬの非重畳部ＬＰ２は、実施形態２における非重畳部ＬＰ２と同様、基板法線方向から見たとき、ゲート配線ＧＬに対してソース電極１１ｓ側ではなくドレイン電極１１ｄ側に位置している。さらに、基板法線方向から見たとき、遮光性配線ＬｓＬは、ブラックマトリクス２１の開口部２１ａに重なっておらず、遮光性配線ＬｓＬの全体がブラックマトリクス２１に重なっている。
【０１１６】
また、図１３および図１４に示すように、アクティブマトリクス基板１０Ｂの遮光性配線ＬｓＬは、基板法線方向から見たとき、酸化物半導体層１１ｏの第２低抵抗領域Ｒ２の一部およびドレイン電極１１ｄの一部に重なる部分を含む。
【０１１７】
上述したように、本実施形態のアクティブマトリクス基板１０Ｂでは、基板法線方向から見たとき、遮光性配線ＬｓＬの全体がブラックマトリクス２１に重なっている。そのため、遮光性配線ＬｓＬのエッジ（テーパ部）がブラックマトリクス２１により遮光されるので、テーパ部での反射や散乱などに起因する迷光による表示品位の低下を防止することができる。なお、図１３には、遮光性配線ＬｓＬの全体がブラックマトリクス２１に重なる構成を例示しているが、遮光性配線ＬｓＬの略全体（具体的には遮光性配線ＬｓＬの９０％以上）がブラックマトリクス２１に重なっていれば、ほぼ同様の効果を得ることができる。
【０１１８】
また、本実施形態のアクティブマトリクス基板１０Ｂでは、遮光性配線ＬｓＬが、酸化物半導体層１１ｏの第２低抵抗領域Ｒ２およびドレイン電極１１ｄに重なる部分を含んでいるので、遮光性配線ＬｓＬと第２低抵抗領域Ｒ２とが重なる領域や、遮光性配線ＬｓＬとドレイン電極１１ｄとが重なる領域に容量が形成される。図１５に、遮光性配線ＬｓＬと第２低抵抗領域Ｒ２とが重なる領域ｓｃ１と、遮光性配線ＬｓＬとドレイン電極１１ｄとが重なる領域ｓｃ２とを示す。図１５では、わかりやすさのために、前者の領域ｓｃ１に右下がりのハッチングを付し、後者の領域ｓｃ２に左下がりのハッチングを付すとともに、他の領域のハッチングを省略している。これらの領域ｓｃ１およびｓｃ２に形成される容量を画素の補助容量として機能させることができるので、画素の補助容量の容量値を大きくすることができる。そのため、画素の寄生容量に起因するノイズ等の影響を小さくでき、表示品位を向上させることができる。本実施形態では、遮光性配線ＬｓＬが第２低抵抗領域Ｒ２だけでなくドレイン電極１１ｄにも重なる（領域ｓｃ１だけでなく領域ｓｃ２が存在する）ので、実施形態２よりもさらに補助容量値を大きくすることができる。
【０１１９】
（実施形態４）
図１６および図１７を参照しながら、本実施形態の液晶表示装置が備えるアクティブマトリクス基板１０Ｃを説明する。図１６は、アクティブマトリクス基板１０Ｃの画素領域ＰＩＸを例示する平面図である。図１７は、図１６中のＸＶＩＩ−ＸＶＩＩ’線に沿った断面図である。
【０１２０】
図１６に示すように、本実施形態におけるアクティブマトリクス基板１０Ｃが有する遮光性配線ＬｓＬの非重畳部ＬＰ２は、実施形態２における非重畳部ＬＰ２と同様、基板法線方向から見たとき、ゲート配線ＧＬに対してソース電極１１ｓ側ではなくドレイン電極１１ｄ側に位置している。さらに、基板法線方向から見たとき、遮光性配線ＬｓＬは、ブラックマトリクス２１の開口部２１ａに重なっておらず、遮光性配線ＬｓＬの全体がブラックマトリクス２１に重なっている。
【０１２１】
また、図１６および図１７に示すように、アクティブマトリクス基板１０Ｃの遮光性配線ＬｓＬは、基板法線方向から見たとき、酸化物半導体層１１ｏの第２低抵抗領域Ｒ２の全体およびドレイン電極１１ｄの全体に重なる部分を含む。
【０１２２】
上述したように、本実施形態のアクティブマトリクス基板１０Ｃでは、基板法線方向から見たとき、遮光性配線ＬｓＬの全体がブラックマトリクス２１に重なっている。そのため、遮光性配線ＬｓＬのエッジ（テーパ部）がブラックマトリクス２１により遮光されるので、テーパ部での反射や散乱などに起因する迷光による表示品位の低下を防止することができる。なお、図１６には、遮光性配線ＬｓＬの全体がブラックマトリクス２１に重なる構成を例示しているが、遮光性配線ＬｓＬの略全体（具体的には遮光性配線ＬｓＬの９０％以上）がブラックマトリクス２１に重なっていれば、ほぼ同様の効果を得ることができる。
【０１２３】
また、本実施形態のアクティブマトリクス基板１０Ｃでは、遮光性配線ＬｓＬが、酸化物半導体層１１ｏの第２低抵抗領域Ｒ２およびドレイン電極１１ｄに重なる部分を含んでいるので、遮光性配線ＬｓＬと第２低抵抗領域Ｒ２とが重なる領域や、遮光性配線ＬｓＬとドレイン電極１１ｄとが重なる領域に容量が形成される。図１８に、遮光性配線ＬｓＬと第２低抵抗領域Ｒ２とが重なる領域ｓｃ１と、遮光性配線ＬｓＬとドレイン電極１１ｄとが重なる領域ｓｃ２とを示す。図１８では、わかりやすさのために、前者の領域ｓｃ１に右下がりのハッチングを付し、後者の領域ｓｃ２に左下がりのハッチングを付すとともに、他の領域のハッチングを省略している。これらの領域ｓｃ１およびｓｃ２に形成される容量を画素の補助容量として機能させることができるので、画素の補助容量の容量値を大きくすることができる。そのため、画素の寄生容量に起因するノイズ等の影響を小さくでき、表示品位を向上させることができる。本実施形態では、遮光性配線ＬｓＬが第２低抵抗領域Ｒ２の全体およびドレイン電極１１ｄの全体に重なるので、実施形態３よりもさらに補助容量値を大きくすることができる。
【０１２４】
なお、図１６には、遮光性配線ＬｓＬが第２低抵抗領域Ｒ２の全体およびドレイン電極１１ｄの全体に重なる構成を例示しているが、遮光性配線ＬｓＬが第２低抵抗領域Ｒ２の「略全体」およびドレイン電極１１ｄの「略全体」に重なっていれば、ほぼ同様の効果を得ることができる。本願明細書において、「遮光性配線ＬｓＬが第２低抵抗領域Ｒ２の略全体に重なる」とは、具体的には、基板法線方向から見たときに、第２低抵抗領域Ｒ２の遮光性配線ＬｓＬに重なっている領域の面積の、第２低抵抗領域Ｒ２全体の面積に対する割合が９０％以上であることを意味している。また、「遮光性配線ＬｓＬがドレイン電極１１ｄの略全体に重なる」とは、具体的には、基板法線方向から見たときに、ドレイン電極１１ｄの遮光性配線ＬｓＬに重なっている領域の面積の、ドレイン電極１１ｄ全体の面積に対する割合が９０％以上であることを意味している。
【０１２５】
［遮光性配線によって形成される容量］
画素の寄生容量に起因するノイズ等の影響を小さくする観点からは、遮光性配線ＬｓＬと、酸化物半導体層１１ｏの第２低抵抗領域Ｒ２および／またはドレイン電極１１ｄとが重なる領域に形成される容量（つまり付加的な補助容量）の容量値は、画素領域ＰＩＸがもともと備える補助容量（画素電極ＰＥと共通電極ＣＥとが重なる領域に形成される容量）の容量値の５％以上であることが好ましく、１５％以上であることがより好ましい。実施形態４で図示した例について試算を行ったところ、付加的な補助容量の容量値は、もともとの補助容量の容量値の１９％であった。
【０１２６】
［遮光性配線において非重畳部が占める割合］
遮光性配線ＬｓＬにおいて非重畳部ＬＰ２が占める割合（基板法線方向から見たときの、遮光性配線ＬｓＬ全体の面積に対する非重畳部ＬＰ２の割合）は、特に制限されないが、典型的には、５０％以上である。実施形態２で図示した例について試算を行ったところ、遮光性配線ＬｓＬにおいて非重畳部ＬＰ２が占める割合は、約７２％であった。
【０１２７】
（実施形態５）
図１９を参照しながら、本実施形態の液晶表示装置が備えるアクティブマトリクス基板１０Ｄを説明する。図１９は、アクティブマトリクス基板１０Ｄの画素領域ＰＩＸを例示する平面図である。
【０１２８】
図１９に示すように、アクティブマトリクス基板１０Ｄの画素ＴＦＴ１１Ａは、対応する画素領域ＰＩＸ内において、チャネル長方向が第１方向Ｄ１となるように配置されていている（ＴＦＴ横置き構造）。ここでは、ソース配線ＳＬの一部が、ソース電極１１ｓとして機能している。ゲート配線ＧＬは、基板法線方向から見たとき、第１方向Ｄ１に延びる主部と、主部から第２方向Ｄ２に突き出た突出部とを有しており、突出部がゲート電極１１ｇとして機能している。酸化物半導体層１１ｏは、ソース配線ＳＬ上から、ゲート配線ＧＬの突出部を横切って延びている。
【０１２９】
本実施形態においても、アクティブマトリクス基板１０Ｄが、チャネル遮光部ＬＰ１と非重畳部ＬＰ２とを含む遮光性配線ＬｓＬを有することにより、少なくとも実施形態１と同様の効果を得ることができる。また、遮光性配線ＬｓＬの略全体がブラックマトリクス２１に重なっている（つまり遮光性配線ＬｓＬがブラックマトリクス２１の開口部２１ａにほとんど重なっていない）ので、実施形態２と同様に、遮光性配線ＬｓＬのエッジ（テーパ部）での反射や散乱などに起因する迷光による表示品位の低下を防止することができる。
【０１３０】
（実施形態６）
図２０および図２１を参照しながら、本実施形態の液晶表示装置が備えるアクティブマトリクス基板１０Ｅを説明する。図２０は、アクティブマトリクス基板１０Ｅの画素領域ＰＩＸを例示する平面図である。図２１は、図２０中のＸＸＩ−ＸＸＩ’線に沿った断面図である。
【０１３１】
図２０および図２１に示すように、本実施形態では、アクティブマトリクス基板１０Ｅが有する画素ＴＦＴ１１Ｂは、ボトムゲート構造を有する。ＴＦＴ１１Ｂのゲート電極１１ｇは、酸化物半導体層１１ｏの下にゲート絶縁層１４を介して配置されている。
【０１３２】
また、アクティブマトリクス基板１０Ｅは、実施形態１〜５における遮光性配線ＬｓＬに代えて、酸化物半導体層１１ｏの上方に設けられた上部配線ＵＬを有する。上部配線ＵＬは、所定の電位を与えられる。
【０１３３】
上部配線ＵＬは、基板法線方向から見たときに酸化物半導体層１１ｏのチャネル領域ＣＲに重なるチャネル重畳部ＵＰ１を含んでいる。チャネル重畳部ＵＰ１は、酸化物半導体層１１ｏの一部上に設けられた下部絶縁層１９を介してチャネル領域ＣＲに重なっている。また、上部配線ＵＬは、第１方向Ｄ１に延びる部分を含み、且つ、基板法線方向から見たときにゲート配線ＧＬに重ならない非重畳部ＵＰ２とを含んでいる。このように、上部配線ＵＬは、チャネル領域ＣＲおよびその近傍以外では、ゲート配線ＧＬに重なっていない。また、上部配線ＵＬは、ゲート配線ＧＬとソース配線ＳＬとが交差している領域に重ならない。
【０１３４】
さらに、基板法線方向から見たとき、上部配線ＵＬは、ブラックマトリクス２１の開口部２１ａに重なっていない。つまり、上部配線ＵＬの全体がブラックマトリクス２１に重なっている。
【０１３５】
上部配線ＵＬは、遮光性を有する導電材料から形成されていてもよいし、透明な導電材料から形成されていてもよい。
【０１３６】
上述したように、本実施形態では、アクティブマトリクス基板１０Ｅが、チャネル重畳部ＵＰ１を含む上部配線ＵＬを有しており、上部配線ＵＬには、所定の電位が与えられる（つまり外部から信号が供給される）ので、画素ＴＦＴ１１Ｂの非制御側の信号電位（言い換えると酸化物半導体層１１ｏに対してゲート電極１１ｇとは反対側の電界環境）を制御してＴＦＴ特性を安定化させることができる。例えば、画素電位（画素電極ＰＥに印加された表示信号電圧）を保持する際のオフ状態をより安定にする（オフリーク電流を低減する）ことができる。
【０１３７】
また、上部配線ＵＬの、チャネル重畳部ＵＰ１以外の部分である非重畳部ＵＰ２は、ゲート配線ＧＬには重なっていないので、ゲート配線ＧＬの負荷の増大に起因する走査信号の鈍りや輝度むらの発生が防止される。
【０１３８】
また、本実施形態では、基板法線方向から見たとき、上部配線ＵＬの全体がブラックマトリクス２１に重なっている。そのため、上部配線ＵＬのエッジ（テーパ部）がブラックマトリクス２１により遮光されるので、テーパ部での反射や散乱などに起因する迷光による表示品位の低下を防止することができる。なお、図２０には、上部配線ＵＬの全体がブラックマトリクス２１に重なる構成を例示しているが、上部配線ＵＬの「略全体」がブラックマトリクス２１に重なっていれば、ほぼ同様の効果を得ることができる。本願明細書において、「上部配線ＵＬの略全体がブラックマトリクス２１に重なる」とは、具体的には、基板法線方向から見たときに、上部配線ＵＬのブラックマトリクス２１に重なっている領域の面積の、上部配線ＵＬ全体の面積に対する割合が９０％以上であることを意味している。
【０１３９】
［上部配線に入力される信号］
上部配線ＵＬに与えられる電位に特に制限はないが、ＴＦＴ特性の安定化の観点からは、上部配線ＵＬに与えられる電位は、固定電位であることが好ましい。固定電位としては、具体的には、例えば、ゲート信号のローレベル電位、ＧＮＤ（接地電位）およびこれらの間の電位を用いることができる。
【０１４０】
（酸化物半導体について）
酸化物半導体層１１ｏに含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
【０１４１】
酸化物半導体層１１ｏは、２層以上の積層構造を有していてもよい。酸化物半導体層１１ｏが積層構造を有する場合には、酸化物半導体層１１ｏは、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。
【０１４２】
非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４−００７３９９号公報に記載されている。参考のために、特開２０１４−００７３９９号公報の開示内容の全てを本明細書に援用する。
【０１４３】
酸化物半導体層１１ｏは、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層１１ｏは、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層１１ｏは、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
【０１４４】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体が好ましい。
【０１４５】
なお、結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４−００７３９９号公報、特開２０１２−１３４４７５号公報、特開２０１４−２０９７２７号公報などに開示されている。参考のために、特開２０１２−１３４４７５号公報および特開２０１４−２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ−ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ−ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
【０１４６】
酸化物半導体層１１ｏは、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ−Ｓｎ−Ｚｎ−Ｏ系半導体（例えばＩｎ2Ｏ3−ＳｎＯ2−ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層１１ｏは、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ａｌ−Ｓｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｏ系半導体、Ｉｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｔｉ−Ｏ系半導体、Ｃｄ−Ｇｅ−Ｏ系半導体、Ｃｄ−Ｐｂ−Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｓｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｏ系半導体、Ｚｒ−Ｉｎ−Ｚｎ−Ｏ系半導体、Ｈｆ−Ｉｎ−Ｚｎ−Ｏ系半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系半導体、Ｇａ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系半導体などを含んでいてもよい。
【産業上の利用可能性】
【０１４７】
本発明の実施形態によると、酸化物半導体ＴＦＴを備えた表示装置において、ＴＦＴ特性を向上させるための配線（例えばＴＦＴのチャネル領域を遮光する部分を含む遮光性配線）に起因する輝度むらの発生を抑制することができる。本発明の実施形態は、例えば液晶表示装置に好適に用いられる。
【符号の説明】
【０１４８】
１、２    基板
１０、１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ    アクティブマトリクス基板
１１、１１Ａ、１１Ｂ    薄膜トランジスタ（画素ＴＦＴ）
１１ｏ    酸化物半導体層
１１ｏａ    第１半導体領域
１１ｏｂ    低抵抗領域
１１ｇ    ゲート電極
１１ｓ    ソース電極
１１ｄ    ドレイン電極
１２    上部透明電極
１２ａ    スリット
１３    下部透明電極
１３ａ    開口部
１４    ゲート絶縁層
１５    上部絶縁層
１５ａ    ソース側開口部
１５ｂ    ドレイン側開口部
１６    無機絶縁層
１７    有機絶縁層
１７ａ    開口部
１８    誘電体層
１８ａ    開口部
１９    下部絶縁層
２０    対向基板
２１    ブラックマトリクス
２１ａ    開口部
２２    カラーフィルタ層
２６    オーバーコート層（平坦化層）
３０    液晶層
４０    バックライト（照明装置）
１００    液晶表示装置
１１０    ドライバＩＣ
１２０    フレキシブルプリント基板（ＦＰＣ）
ＤＲ    表示領域
ＦＲ    非表示領域（額縁領域）
ＧＬ    ゲート配線
ＳＬ    ソース配線
ＰＩＸ    画素領域
ＰＥ    画素電極
ＣＥ    共通電極
ＧＤ    ゲートドライバ
Ｓｃ    ＳＳＤ回路
ＬｓＬ    遮光性配線
ＬＰ１    チャネル遮光部
ＬＰ２    非重畳部
ＬＰ２ａ    幹部
ＬＰ２ｂ    枝部
ＵＬ    上部配線
ＵＰ１    チャネル重畳部
ＵＰ２    非重畳部
ＣＲ    チャネル領域
Ｒ１    第１低抵抗領域
Ｒ２    第２低抵抗領域
ＩＬ    層間絶縁層
ｓｃ１    遮光性配線と第２低抵抗領域とが重なる領域
ｓｃ２    遮光性配線とドレイン電極とが重なる領域
【図１】
2020076951.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2020076951.tif 000009
【図８】
2020076951.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2020076951.tif 000021
【図２０】
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【図２１】
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