(57)【要約】 【課題】スペーサチップを用いること無く、一方の半導体チップを他方の半導体チップ上方に配置してパッケージサイズを小さくすることができる半導体装置およびその製造方法を提供する。【解決手段】本実施形態による半導体装置は、基板と、第１半導体チップと、第２半導体チップと、接着層と、樹脂層とを備えている。第１半導体チップは、基板の表面上に設けられている。第２半導体チップは、裏面の第１領域において突出している突出部を有する。突出部を基板の表面に接着させたときに、第１領域以外の裏面の第２領域が第１半導体チップまたは該第１半導体チップと基板との間を接続するワイヤの少なくとも一部分の上方に第１半導体チップに接することなく配置される。接着層は、第１領域と基板との間および第２領域と基板との間に設けられている。樹脂層は、基板上に設けられ、第１および第２半導体チップを被覆する。【選択図】図１
2020021908.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の表面上に設けられた第１半導体チップと、
裏面の第１領域において突出している突出部を有する第２半導体チップであって、前記突出部を前記基板の表面に接着させたときに、前記第１領域以外の前記裏面の第２領域が前記第１半導体チップまたは該第１半導体チップと前記基板との間を接続するワイヤの少なくとも一部分の上方に該第１半導体チップに接することなく配置される第２半導体チップと、
前記第１領域と前記基板との間および前記第２領域と前記基板との間に設けられた接着層と、
前記基板上に設けられ、前記第１および第２半導体チップを被覆する樹脂層とを備えた半導体装置。
【請求項２】
前記接着層は、前記第１半導体チップまたは前記ワイヤの少なくとも一部に接触している、請求項１に記載の半導体装置。
【請求項３】
前記第１および第２半導体チップの配列方向に切断した断面において、前記第２領域は、前記第２半導体チップから前記第１半導体チップへ向かう第１方向と該第１方向に対して逆側の第２方向との両方へ延伸しており、
前記接着層は、前記第２半導体チップから前記第１方向へ延伸する前記第２領域と前記基板との間、並びに、前記第２半導体チップから前記第２方向へ延伸する前記第２領域と前記基板との間に設けられている、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第２領域は、前記第２半導体チップの前記第１領域の外周全体に設けられている、請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記第２領域と前記第１領域との厚みの差は、前記第１半導体チップの厚みよりも大きい、請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項６】
複数の前記第２半導体チップが前記第１半導体チップの両側に分離して設けられており、
複数の前記第２半導体チップ間には、前記樹脂層が設けられている、請求項１から請求項５のいずれか一項に記載の半導体装置。
【請求項７】
前記第２半導体チップは、複数の前記第１領域を有し、前記第１半導体チップの上方に亘って設けられており、
前記第１半導体チップは、前記複数の第１領域間に配置されている、請求項１から請求項５のいずれか一項に記載の半導体装置。
【請求項８】
半導体ウェハの裏面の一部を切削して、該裏面の第１領域において突出している突出部と、前記第１領域以外の前記裏面の第２領域において窪んでいる凹部とを形成し、
前記半導体ウェハの凹部を埋め込むように該裏面に接着層を設け、
前記半導体ウェハから個片化された第２半導体チップの前記突出部を基板の表面に前記接着層で接着するとともに、前記第２半導体チップの前記凹部を、該第２半導体チップの下に設けられた第１半導体チップまたは該第１半導体チップと前記基板との間を接続するワイヤの上方に配置し、
前記基板上の前記第１および第２半導体チップを樹脂層で被覆すること、を具備した半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
メモリチップおよびそのコントローラチップのように、複数の半導体チップを１つのパッケージ内に封止する場合がある。この場合、例えば、メモリチップをスペーサチップで嵩上げして、コントローラチップ上方に重複させて配置するパッケージ構造がある。このようなパッケージ構造は、複数の半導体チップを単純に横並びに配置した構造よりもパッケージ全体のサイズを小さくすることができる。
【０００３】
しかし、メモリチップを嵩上げするために、スペーサチップが必要となるので、コスト高となる。
【０００４】
また、スペーサチップの代わりに厚いＤＡＦ（Die Attachment Film）を用いた場合、メモリチップは傾斜し易くなる。あるいは、メモリチップ自体の形状が歪んでしまうおそれもある。メモリチップが傾斜しあるいは歪むと、メモリチップ上にさらに他のメモリチップを積層する場合に、積層したメモリチップが剥がれやすくなり、ボンディングワイヤを接続し難くなる。また、ＤＡＦがつぶれると、メモリチップがその下のコントローラチップと接触するおそれがある。さらに、ＤＡＦがつぶれると、ＤＡＦがメモリチップの下からボンディングパッドへとはみ出し、その後、金属ワイヤをボンディングパッドへボンディングすることが困難になることもある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−０２６８４３号公報
【特許文献２】米国特許公開第２００３／１１１７２０号公報
【特許文献３】特開２００４−０３１７５４号公報（米国特許第７１７９６８５号）
【特許文献４】特開２００６−２２２４７０号公報（米国特許第７１４８０８１号）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
スペーサチップを用いること無く、一方の半導体チップを他方の半導体チップ上方に配置してパッケージサイズを小さくすることができる半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本実施形態による半導体装置は、基板と、第１半導体チップと、第２半導体チップと、接着層と、樹脂層とを備えている。第１半導体チップは、基板の表面上に設けられている。第２半導体チップは、裏面の第１領域において突出している突出部を有する。突出部を基板の表面に接着させたときに、第１領域以外の裏面の第２領域が第１半導体チップまたは該第１半導体チップと基板との間を接続するワイヤの少なくとも一部分の上方に第１半導体チップに接することなく配置される。接着層は、第１領域と基板との間および第２領域と基板との間に設けられている。樹脂層は、基板上に設けられ、第１および第２半導体チップを被覆する。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態による半導体装置の構成例を示す断面図および平面図。
【図２】第１実施形態による半導体装置の製造方法の一例を示す図。
【図３】図２に続く、半導体装置の製造方法を示す図。
【図４】図３に続く、半導体装置の製造方法を示す図。
【図５】図４に続く、半導体装置の製造方法を示す図。
【図６】図５に続く、半導体装置の製造方法を示す図。
【図７】第１実施形態の変形例１による半導体装置の製造方法を示す図。
【図８】第１実施形態の変形例２に従った半導体装置の製造方法を示す断面図。
【図９】図８に続く、半導体装置の製造方法を示す図。
【図１０】第２実施形態による半導体装置の構成例を示す断面図。
【図１１】第３実施形態による半導体装置の構成例を示す断面図。
【図１２】第４実施形態による半導体装置の構成例を示す断面図。
【図１３】第５実施形態による半導体装置の構成例を示す断面図および平面図。
【図１４】第５実施形態による半導体装置の製造方法を示す断面図。
【図１５】第６実施形態による半導体装置の構成例を示す断面図。
【図１６】第７実施形態による半導体装置の構成例を示す断面図。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、上下方向は、半導体チップを基板に実装する面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１０】
（第１実施形態）
図１（Ａ）および図１（Ｂ）は、第１実施形態による半導体装置１の構成例を示す断面図および平面図である。半導体装置１は、樹脂基板１０と、コントローラチップ２０と、メモリチップ３０と、接着層４０、５０と、金属ワイヤ６０、７０と、モールド樹脂８０とを備えている。本実施形態の半導体装置１は、面実装型の半導体パッケージであり、例えば、ＢＧＡ（Ball Grid Array package）、ＬＧＡ（Land Grid Array Package）等でよい。半導体装置１は、例えば、ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置でもよい。
【００１１】
基板としての樹脂基板１０は、例えば、複数の絶縁層と複数の配線層（いずれも図示せず）とを積層して一体化した多層配線基板でよい。絶縁層には、例えば、ガラスエポキシ樹脂、有機高分子材料またはセラミックス材料（例えば、酸化アルミニウム（Ａｌ２Ｏ３））等の樹脂材料を用いる。配線層は、樹脂基板１０内に設けられ、ボンディングパッドに電気的に接続されている。配線層には、例えば、銅などの低抵抗の導電性材料を用いている。樹脂基板１０の平面形状は、特に限定しないが、図１（Ｂ）に示すように、略長方形あるいは略正方形でよい。
【００１２】
樹脂基板１０の表面上には、ボンディングパッド１２、１４が設けられている。ボンディングパッド１２、１４には、金属ワイヤ６０、７０がボンディングされている。金属ワイヤ６０、７０には、例えば、金が用いられている。
【００１３】
第１半導体チップとしてのコントローラチップ２０は、樹脂基板１０の表面上に接着層（ＤＡＦ（Die Attachment Film））４０で接着され固定されている。コントローラチップ２０は、メモリチップ３０を制御する半導体チップであり、半導体基板の表面に制御回路を構成する半導体素子（例えば、トランジスタ等）が設けられている。また、コントローラチップ２０は、内部の制御回路に接続されたボンディングパッド２２を有し、ボンディングパッド２２は、金属ワイヤ６０によって樹脂基板１０のボンディングパッド１２と電気的に接続されている。
【００１４】
第２半導体チップとしてのメモリチップ３０は、樹脂基板１０の表面上に接着層（ＤＡＦ）５０で接着され固定されている。メモリチップ３０は、例えば、ＮＡＮＤ型フラッシュメモリを有する半導体チップであり、半導体基板の表面上に平面型または立体型のメモリセルアレイが設けられている。また、メモリチップ３０は、内部回路に接続されたボンディングパッド２４を有し、ボンディングパッド２４は、金属ワイヤ７０によって樹脂基板１０のボンディングパッド１４と電気的に接続されている。これにより、メモリチップ３０は、金属ワイヤ６０、７０および樹脂基板１０の内部配線を介してコントローラチップ２０と電気的に接続され、コントローラチップ２０の制御を受けて動作することができる。
【００１５】
図１（Ａ）に示すように、メモリチップ３０の裏面は、第１領域Ｒ１において突出している突出部３１を有する。また、メモリチップ３０の裏面は、第１領域Ｒ１以外の裏面の第２領域Ｒ２において窪んでいる凹部を有する。突出部３１を樹脂基板１０の表面に接着させたときに、第２領域Ｒ２の凹部３２は、コントローラチップ２０と樹脂基板１０との間を接続する金属ワイヤ６０の少なくとも一部分の上方に重複するように位置する。このとき、凹部３２は、コントローラチップ２０および金属ワイヤ６０には接触していない。
【００１６】
接着層５０は、第１領域Ｒ１と樹脂基板１０との間に設けられており、突出部３１を樹脂基板１０上に接着する。それとともに、接着層５０は、第２領域Ｒ２と樹脂基板１０との間にも設けられており、凹部３２を樹脂基板１０に接着している。また、第２領域Ｒ２と樹脂基板１０との間にある接着層５０は、金属ワイヤ６０の一部およびボンディングパッド１２に接触しており、これらを被覆している。即ち、樹脂基板１０の表面上方から見たときに、メモリチップ３０の第２領域Ｒ２は、金属ワイヤ６０の少なくとも一部と重複している。
【００１７】
このように、メモリチップ３０の裏面に突出部３１および凹部３２を設けることによって、メモリチップ３０をコントローラチップ２０および金属ワイヤ６０に接触させることなく、メモリチップ３０の第２領域Ｒ２をコントローラチップ２０側へせり出すことができる。これにより、メモリチップ３０をコントローラチップ２０または金属ワイヤ６０の上方に重複させることができ、半導体装置１の全体のサイズを小さくすることができる。
【００１８】
第２領域Ｒ２をコントローラチップ２０側へせり出しても、メモリチップ３０がコントローラチップ２０に接触しないように、第２領域Ｒ２と第１領域Ｒ１とにおけるメモリチップ３０の厚みの差は、コントローラチップ２０の厚みよりも大きいことが好ましい。また、第２領域Ｒ２をコントローラチップ２０側へせり出しても、金属ワイヤ６０がコントローラチップ２０に接触しないように、第２領域Ｒ２と第１領域Ｒ１とにおけるメモリチップ３０の厚みの差は、金属ワイヤ６０の高さよりも大きいことが好ましい。
【００１９】
モールド樹脂８０は、樹脂基板１０上に設けられ、コントローラチップ２０、メモリチップ３０、金属ワイヤ６０、７０を被覆する。モールド樹脂８０は、コントローラチップ２０、メモリチップ３０、金属ワイヤ６０、７０を半導体装置１の外部から保護している。
【００２０】
図１（Ｂ）に示すように、第１領域Ｒ１は、第２領域Ｒ２の内側にあり第２領域Ｒ２の外側にははみ出していない。また、図１（Ａ）に示すようにコントローラチップ２０およびメモリチップ３０の配列方向に切断した断面において、第２領域Ｒ２は、メモリチップ３０からコントローラチップ２０へ向かう第１方向Ｄ１と第１方向Ｄ１とは逆の第２方向Ｄ２との両方へ延伸している。この場合、接着層５０が第１領域Ｒ１からはみ出したときに、第２領域Ｒ２は、はみ出した接着層５０を受容して、接着層５０が横方向へ広がることを抑制することができる。即ち、第２領域Ｒ２がメモリチップ３０の両側からＤ１およびＤ２方向へ延伸している場合、接着層５０は、端部Ｅ１における第２領域Ｒ２と樹脂基板１０との間、並びに、端部Ｅ２における第２領域Ｒ２と樹脂基板１０との間に受容される。
【００２１】
コントローラチップ２０に近い端部Ｅ１において第２領域Ｒ２が設けられていれている必要はあるが、コントローラチップ２０から離れた端部Ｅ２において第２領域Ｒ２は必ずしも設けられていなくてもよい。即ち、第２領域Ｒ２は、第２方向Ｄ２へ延伸している必要は必ずしも無い。この場合でも、メモリチップ３０を金属ワイヤ６０の上方に重複させることができる。また、第１領域Ｒ１の端部Ｅ１からＤ１方向へはみ出した接着層５０は、第２領域Ｒ２に受容され、金属ワイヤ６０の一部を被覆することができる。
【００２２】
尚、金属ワイヤ６０はメモリチップ３０の接着前に接合されているので、接着層５０はボンディングパッド１２および金属ワイヤ６０に接触しても構わない。寧ろ、接着層５０がボンディングパッド１２および金属ワイヤ６０を被覆することによって、接着層５０は、ボンディングパッド１２および金属ワイヤ６０を保護することができる。
【００２３】
一方、端部Ｅ２に第２領域Ｒ２が設けられていない場合、第１領域Ｒ１の端部Ｅ２からＤ２方向へはみ出した接着層５０は、受容されずに、横方向へ広がる場合がある。金属ワイヤ７０はメモリチップ３０の接着後に接合されるので、メモリチップ３０の搭載時に接着層５０がボンディングパッド１４まではみ出すと、金属ワイヤ７０をボンディングパッド１４に接合させることができないおそれがある。従って、第２領域Ｒ２は、端部Ｅ２にも設けられていることが好ましい。しかし、接着層５０が横方向へ広がったとしても、ボンディングパッド１４や金属ワイヤ７０に影響を与えなければ、第２領域Ｒ２は、端部Ｅ２に設けられていなくてもよい。
【００２４】
また、図１（Ｂ）に示すように、樹脂基板１０の上方から見た平面視において、第２領域Ｒ２は、第１領域Ｒ１を取り囲むように、第１領域Ｒ１の外周全体に設けられていてもよい。この場合、Ｄ１、Ｄ２方向へはみ出した接着層５０だけでなく、裏面Ｆ２面内においてＤ１、Ｄ２方向に対して略直行方向へはみ出した接着層５０も第２領域Ｒ２と樹脂基板１０との間で受容することができる。その結果、接着層５０が過剰に広がることを抑制することができる。
【００２５】
本実施形態では、複数のメモリチップ３０がコントローラチップ２０の両側に分離して設けられている。この場合、コントローラチップ２０の直上には、メモリチップ３０は設けられていないので、複数のメモリチップ３０間には、モールド樹脂８０が設けられている。これにより、メモリチップ３０、コントローラチップ２０および金属ワイヤ６０、７０は、モールド樹脂８０で保護される。金属ワイヤ６０の一部とボンディングパッド１２は、接着層５０で保護される。
【００２６】
本実施形態によれば、メモリチップ３０の裏面の第１領域Ｒ１には突出部３１を有する。突出部３１を樹脂基板１０の表面に接着させたとき、メモリチップ３０の第２領域Ｒ２が金属ワイヤ６０の少なくとも一部分の上方に、コントローラチップ２０に接触することなく配置される。樹脂基板１０の表面上方から見た平面視では、第２領域Ｒ２は、金属ワイヤ６０の少なくとも一部と重複している。これにより、コントローラチップ２０およびメモリチップ３０を単に横並びに並列させたパッケージ構造よりも、本実施形態に従ったパッケージ構造のサイズは小さくなる。
【００２７】
さらに、メモリチップ３０の端部Ｅ１側の第２領域Ｒ２の下には、接着層５０が設けられている。これにより、接着層５０が金属ワイヤ６０の一部およびボンディングパッド１２を被覆してこれらを保護することができる。
【００２８】
また、端部Ｅ２側の第２領域Ｒ２の下には、接着層５０が受容され得る。これにより、メモリチップ３０の搭載時に、接着層５０がメモリチップ３０からボンディングパッド１４まではみ出さず、ボンディングパッド１４の汚染等を抑制することができる。
【００２９】
さらに、第２領域Ｒ２が第１領域Ｒ１の外周全体に設けられていることによって、接着層５０がメモリチップ３０からはみ出すことをさらに効果的に抑制することができる。
【００３０】
次に、本実施形態による半導体装置１の製造方法について説明する。
【００３１】
図２（Ａ）〜図６（Ｂ）は、第１実施形態による半導体装置１の製造方法の一例を示す図である。尚、以下の半導体チップの製造方法は、コントローラチップ２０およびメモリチップ３０のいずれにも適用可能である。
【００３２】
まず、図２（Ａ）および図２（Ｂ）に示すように、半導体ウェハ１００の表面Ｆ１上に、半導体素子１５を形成する。各半導体チップ間には、ダイシングラインＤＬが設けられている。尚、図２（Ｂ）は、図２（Ａ）の一部の断面図である。
次に、図３（Ａ）に示すように、半導体ウェハ１００の表面Ｆ１に保護テープ１１０が貼付され、図３（Ｂ）に示すように、半導体ウェハ１００の裏面Ｆ２をＣＭＰ（Chemical Mechanical Polishing）法により研磨する。
【００３３】
次に、図４（Ａ）に示すように、半導体ウェハ１００の裏面Ｆ２の第２領域Ｒ２をトリムブレードＴＢで切削する。これにより、裏面Ｆ２の第１領域Ｒ１において突出している突出部３１と、それ以外の裏面Ｆ２の第２領域Ｒ２において窪んでいる凹部３２とを形成する。
【００３４】
次に、図４（Ｂ）に示すように、接着層５０を有するダイシングテープ１２０上に、裏面Ｆ２を接着層５０へ向けて半導体ウェハ１００を搭載する。さらに、図５（Ａ）に示すように、半導体ウェハ１００をダイシングテープ１２０へ加圧することによって、半導体ウェハ１００の凹部３２内に接着層５０を埋め込む。
【００３５】
次に、図５（Ｂ）に示すように、レーザ発振器１３０を用いて、半導体ウェハ１００の裏面Ｆ２のダイシングラインＤＬに対応する部分にレーザ光を照射する。これにより、半導体ウェハ１００の内部に改質層ＬＭを形成する。
【００３６】
次に、図６（Ａ）に示すように、ダイシングテープ１２０を下方から押上部材１４０で押し上げることによって、ダイシングテープ１２０を引っ張る（エキスパンドさせる）。これにより、ダイシングテープ１２０とともに半導体ウェハ１００が外方向へ引っ張られる。このとき、図６（Ｂ）に示すように、半導体ウェハ１００および接着層５０が改質層ＬＭに沿って（即ち、ダイシングラインに沿って）劈開され、複数の半導体チップに個片化される。
【００３７】
その後、半導体チップ（コントローラチップ２０および／またはメモリチップ３０）は、それぞれピックアップされて樹脂基板１０上に実装される。
【００３８】
例えば、コントローラチップ２０を樹脂基板１０上に実装する。このとき、図１に示すように、接着層４０がコントローラチップ２０を樹脂基板１０上に接着する。このとき、接着層４０を加熱して、コントローラチップ２０を樹脂基板１０上に接着してもよい。
【００３９】
次に、金属ワイヤ６０でコントローラチップ２０と樹脂基板１０のボンディングパッド１２とを接合する。
【００４０】
次に、メモリチップ３０を樹脂基板１０上に実装する。このとき、図１に示すように、接着層５０がメモリチップ３０を樹脂基板１０上に接着する。接着層５０を加熱して、メモリチップ３０を樹脂基板１０上に接着してもよい。このとき、メモリチップ３０の突出部３１を樹脂基板１０の表面に接着層５０で接着するとともに、凹部３２を金属ワイヤ６０の上方に配置する。
【００４１】
メモリチップ３０は、その端部Ｅ１が金属ワイヤ６０の上方にせり出すように配置され、金属ワイヤ６０の一部と重複している。これにより、半導体装置１のサイズを小さくすることができる。それとともに、メモリチップ３０の端部Ｅ１側の接着層５０は、金属ワイヤ６０の一部やボンディングパッド１２を埋め込み、これらを保護することができる。
【００４２】
本実施形態では、２つのメモリチップ３０がコントローラチップ２０の両側に配置され、コントローラチップ２０の両側で接着層５０が金属ワイヤ６０やボンディングパッド１２を保護している。
【００４３】
次に、コントローラチップ２０およびメモリチップ３０がモールド樹脂８０によって封止される。これにより、図１に示す半導体装置１のパッケージが完成する。
【００４４】
本実施形態によれば、メモリチップ３０の突出部３１を樹脂基板１０の表面に接着させたとき、メモリチップ３０の凹部３２を金属ワイヤ６０に接触させることなくその上方に配置することができる。これにより、スペーサチップ等を用いること無く、メモリチップ３０の一部をコントローラチップ２０の上方に重複させ、パッケージ構造のサイズを小さくすることができる。
【００４５】
さらに、メモリチップ３０の端部Ｅ１側の第２領域Ｒ２の下には、接着層５０が設けられている。これにより、接着層５０が金属ワイヤ６０の一部およびボンディングパッド１２を被覆してこれらを保護することができる。
【００４６】
また、端部Ｅ２側の第２領域Ｒ２の下には、接着層５０が受容され得る。これにより、メモリチップ３０の搭載時に、接着層５０がボンディングパッド１４まではみ出さず、ボンディングパッド１４の汚染等を抑制することができる。
【００４７】
（変形例１）
図７は、第１実施形態の変形例１による半導体装置１の製造方法を示す図である。第１実施形態による製造方法では、図５（Ａ）に示すように、接着層５０で凹部３２を充填した後、レーザダイシングおよびエキスパンドによって半導体チップを個片化している。
【００４８】
しかし、変形例１では、レーザダイシングおよびエキスパンドに代えて、ブレードダイシングを行う。ブレードダイシングでは、図７のダイシングブレードＤＢを用いて、ダイシングラインＤＬをカットする。
【００４９】
トリムブレードの幅（回転面に対して垂直方向の幅）は、ダイシングブレードのそれよりも広い。従って、凹部３２の幅は、ダイシングラインＤＬよりも広く、ダイシングブレードでカットされた領域の幅よりも広い。これにより、個片化後においても、メモリチップ３０の裏面Ｆ２には、突出部３１および凹部３２が残る。
【００５０】
（変形例２）
図８（Ａ）〜図９（Ｂ）は、第１実施形態の変形例２に従った半導体装置１の製造方法を示す断面図である。
【００５１】
第１実施形態では、トリム処理を行った後に、半導体チップの個片化を行っている。これに対し、変形例２では、半導体チップの個片化を行った後に、トリム処理を行っている。
【００５２】
まず、図２（Ａ）および図２（Ｂ）を参照して説明した工程を経て、図８（Ａ）に示すように、ダイシングブレードＤＢでダイシングラインＤＬに沿って半導体ウェハ１００の途中までカットする（ハーフカット）。
【００５３】
次に、図８（Ｂ）に示すように、半導体ウェハ１００の表面Ｆ１に保護テープ１１０が貼付され、図９（Ａ）に示すように、半導体ウェハ１００の裏面Ｆ２をＣＭＰ法により研磨する。この裏面Ｆ２の研磨によって、半導体ウェハ１００は、半導体チップに個片化される。
【００５４】
その後、図９（Ｂ）に示すように、半導体ウェハ１００の裏面Ｆ２の第２領域Ｒ２をトリムブレードＴＢで切削する。これにより、裏面Ｆ２の第１領域Ｒ１において突出している突出部３１と、それ以外の裏面Ｆ２の第２領域Ｒ２において窪んでいる凹部３２とを形成する。さらに、図４（Ｂ）〜図５（Ａ）を参照して説明した工程を経て、半導体チップが形成される。変形例２では、図５（Ｂ）および図６（Ａ）に示すレーザダイシングおよびエキスパンドの工程は不要である。
【００５５】
その後、第１実施形態と同様の工程を経て、第１実施形態と同様の半導体装置１が完成する。このように、半導体チップの個片化を行った後に、トリム処理を行っても、第１実施形態と同様の半導体装置１を形成することができる。
【００５６】
（第２実施形態）
図１０は、第２実施形態による半導体装置２の構成例を示す断面図である。第２実施形態では、コントローラチップ２０がワイヤボンディングを必要としないフリップチップである。コントローラチップ２０がフリップチップの場合、半導体素子を有する表面を樹脂基板１０に向けて接合される。一方、メモリチップ３０の凹部３２には、コントローラチップ２０の裏面が対向している。従って、接着層５０がコントローラチップ２０を被覆しても、接着層５０の応力は、コントローラチップ２０の半導体素子には印加されにくい。
【００５７】
よって、第２実施形態では、メモリチップ３０の端部Ｅ１側において、Ｄ１方向へせり出している第２領域Ｒ２が第１実施形態のそれよりも大きい。メモリチップ３０の凹部３２は、コントローラチップ２０の上方に配置されている。それに伴い、接着層５０は、コントローラチップ２０上に設けられている。これにより、接着層５０は、コントローラチップ２０の一部を保護することができる。
【００５８】
第２実施形態のその他の構成は、第１実施形態の構成と同様でよい。また、第２実施形態の製造方法も第１実施形態のそれと同様でよい。従って、第２実施形態は、第１実施形態と同様の効果を得ることができる。
【００５９】
（第３実施形態）
図１１は、第３実施形態による半導体装置３の構成例を示す断面図である。第３実施形態では、メモリチップ３０の端部Ｅ１、Ｅ２において、突出部３１と凹部３２との間に段差部３３が第３領域Ｒ３に設けられている。即ち、第３実施形態のメモリチップ３０の裏面Ｆ２は、突出部３１、段差部３３、および、凹部３２の３つの段を有する。段差部３３および凹部３２は、金属ワイヤ６０および／またはコントローラチップ２０の上方に配置されている。
【００６０】
また、図１１では、接着層５０は、段差部３３まで設けられているが、凹部３２まで設けられていてもよい。接着層５０が段差部３３まで設けられている場合、接着層５０は金属ワイヤ６０を被覆する。図示しないが、接着層５０が凹部３２まで設けられている場合、接着層５０は金属ワイヤ６０およびコントローラチップ２０の一部を被覆する。この場合、接着層５０は、金属ワイヤ６０の全体、金属ワイヤ６０とボンディングパッド１２との接合部、および、金属ワイヤ６０とコントローラチップ２０との接合部を保護することができる。
【００６１】
第３実施形態のように、段差部３３を設けても、本実施形態の効果は失われない。また、段差部３３を設けることによって、凹部３２をＤ１方向へ長くしても、メモリチップ３０の機械的強度を維持することができる。尚、突出部３１と凹部３２との間に設ける段差部３３の数は特に限定しない。従って、複数の段差部３３を突出部３１と凹部３２との間に設けて、階段状にしてもよい。
【００６２】
（第４実施形態）
図１２は、第４実施形態による半導体装置４の構成例を示す断面図である。第４実施形態では、メモリチップ３０上にさらに他のメモリチップ（第３半導体チップ）３５が積層されている。第４実施形態のその他の構成は、第１実施形態と同様でよい。
【００６３】
このように、メモリチップ３０上にメモリチップ３５を積層しても構わない。ただし、メモリチップ３５の裏面は、突出部３１および凹部３２を有さず、平坦である。また、メモリチップ３０上に積層するメモリチップ３５の数は、特に限定しない。第４実施形態のように、メモリチップ３０上に他のメモリチップ３５を積層しても、本実施形態の効果は失われない。
【００６４】
（第５実施形態）
図１３（Ａ）および図１３（Ｂ）は、第５実施形態による半導体装置５の構成例を示す断面図および平面図である。尚、図１３（Ｂ）の平面図において、コントローラチップ２０はその概略的な位置のみ示しており、金属ワイヤ６０等についての図示は省略している。
【００６５】
第５実施形態では、メモリチップ３０は、その裏面Ｆ２に複数の第１領域Ｒ１を有し、第１領域Ｒ１のそれぞれに突出部３１が設けられている。これにより、図１（Ａ）に示すように、メモリチップ３０の裏面Ｆ２は、樹脂基板１０の表面に対する垂直断面において、略Ｕ形状に成形されている。メモリチップ３０は、コントローラチップ２０の上方を亘って跨ぐように設けられており、コントローラチップ２０の両側において突出部３１が樹脂基板１０に接着層５０で接着される。コントローラチップ２０は、２つの突出部３１間に配置され、その上方には、凹部３２が配置される。凹部３２は、コントローラチップ２０の表面上方を被覆している。このように、メモリチップ３０は、左右に分離されておらず、一体型のチップであってもよい。メモリチップ３０が一体型の場合、メモリチップ３０の機械的強度および安定性が向上する。よって、メモリチップ３０の湾曲が抑制され、メモリチップ３５の積層数を増大させることができる。
【００６６】
半導体装置５は、半導体ウェハ１００のトリム処理の位置を変更すれば、第１実施形態の半導体装置１と同様に形成することができる。例えば、第１実施形態の図４（Ａ）において、第２領域Ｒ２の凹部３２は、隣接するダイシングラインＤＬ間に形成すればよい。尚、トリムブレードＴＢの幅は、各メモリチップ３０の幅よりも小さいものとする。これにより、半導体チップの中心部に凹部３２が形成され、凹部３２の両側に２つの突出部３１が形成される。ダイシングラインＤＬは、突出部３１の中間位置に対応する。従って、ダイシング後、各半導体チップは、その中心部に凹部３２を有し、凹部３２の両側に２つの突出部３１を有する略Ｕ形状に形成される。上記変形例１についても、同様に、半導体ウェハ１００のトリム処理の位置を変更すれば、半導体装置５を製造することができる。
【００６７】
半導体装置５の製造方法として、以下のような製造方法もある。
【００６８】
図１４（Ａ）および図１４（Ｂ）は、第５実施形態による半導体装置５の製造方法を示す断面図である。例えば、図２（Ａ）〜図３（Ａ）を参照して説明した工程を経た後、トリムブレードを用いて、図１４（Ａ）に示すように、ダイシングラインＤＬ間の半導体チップの中心部に凹部３２を形成する。
【００６９】
次に、ＣＭＰ法を用いて、半導体ウェハ１００の裏面Ｆ２を研磨する。このとき、半導体ウェハ１００の裏面Ｆ２の突出部３１が所望の高さになるまで裏面Ｆ２を研磨する。これにより、図１４（Ｂ）に示すように、凹部３２の両側に２つの突出部３１が形成される。
【００７０】
その後、図４（Ｂ）〜図７を参照して説明した工程を経て、半導体ウェハ１００をダイシングする。これにより、図１３（Ａ）に示すようなメモリチップ３０が形成される。このように、凹部３２を形成してから裏面Ｆ２を研磨してもよい。
【００７１】
（第６実施形態）
図１５は、第６実施形態による半導体装置６の構成例を示す断面図である。第６実施形態では、メモリチップ３０上にさらに他のメモリチップ（第３半導体チップ）３５が積層されている。第６実施形態のその他の構成は、第５実施形態と同様でよい。
【００７２】
このように、メモリチップ３０上に他のメモリチップ３５を積層しても構わない。ただし、メモリチップ３５の裏面は、突出部３１および凹部３２を有さず、平坦である。また、メモリチップ３０上に積層するメモリチップ３５の数は、特に限定しない。第６実施形態のように、メモリチップ３０上に他のメモリチップ３５を積層しても、本実施形態の効果は失われない。
【００７３】
（第７実施形態）
図１６は、第７実施形態による半導体装置７の構成例を示す断面図である。第７実施形態では、メモリチップ３０の裏面Ｆ２と樹脂基板１０との間の全体に接着層５０が設けられている。即ち、接着層５０は、突出部３１と樹脂基板１０との間だけでなく、凹部３２とコントローラチップ２０または樹脂基板１０との間にも設けられている。第７実施形態のその他の構成は、第５実施形態と同様でよい。
【００７４】
このように、接着層５０がメモリチップ３０の下に満たされていれば、接着層５０がコントローラチップ２０の全体を被覆するので、コントローラチップ２０には、略均一な応力が印加される。従って、第７実施形態は、コントローラチップ２０がフリップチップ型ではない場合であっても適用することができる。
【００７５】
第７実施形態は、第６実施形態と組み合わせてもよい。
【００７６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００７７】
１〜７  半導体装置、１０  樹脂基板、２０  コントローラチップ、３０  メモリチップ、３１  突出部、３２  凹部、４０、５０接着層、６０、７０  金属ワイヤ、８０モールド樹脂
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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