(57)【要約】【課題】単相インバータのスイッチング素子の直列数をＭ、並列数をＮとした時分割運転におけるｋ次高調波スイッチングパターンを生成する。【解決手段】出力電流周波数の半サイクルをトリガとし、半サイクル毎にｋ個（ｋは３以上の奇数の高調波次数）のクロックを出力し、三角波生成部１１９で生成した三角波信号を（インバータの出力電流の周期Ｔ×ｋ）／２ずつ順次遅延させる遅延部（１２０-1〜１２０-11）と、ゲート指令のＯＮ信号とＯＦＦ信号のクロック数の差から求めたＰＷＭ指令信号と、前記三角波信号および各々遅延された三角波信号とを比較する比較器（１２１-1〜１２１-12）とを備え、２＊Ｎ＊Ｍ＊ｋクロックを１周期とし、２＊Ｎ＊（Ｍ−１）＊ｋ＋１クロックの期間ＯＮ信号を出力し、（２＊Ｎ＊Ｍ＊ｋ）−{２＊Ｎ＊（Ｍ−１）＊ｋ＋１}クロックの期間ＯＦＦ信号を出力するスイッチング素子用ゲート指令信号を各々生成する。【選択図】  図２
2020124070.tif 000002
【特許請求の範囲】
【請求項１】
直流入力側が直流電圧源に、出力側が共振負荷に各々接続され、共振周波数で矩形波電圧を出力する単相インバータを備えた共振負荷用電力変換装置であって、
前記単相インバータの一方の相の上、下アームおよび他方の相の上、下アームに各々接続され、ｍ個（ｍは２以上の整数）のスイッチング素子の直列体をｎ個（ｎは２以上の整数）並列にそれぞれの直列体間を主回路導体で接続して構成されたスイッチ群回路と、
前記単相インバータの前記スイッチ群回路の各スイッチング素子を１／（ｍ×ｎ）に時分割でスイッチング制御する制御部とを備え、
前記単相インバータの一方の相の上アームのスイッチ群回路は、Ｕ１１〜Ｕ１ｍのｍ個のスイッチング素子が直列接続された第１の直列体と、…Ｕｎ１〜Ｕｎｍのｍ個のスイッチング素子が直列接続された第ｎの直列体とを有し、前記第１の直列体から第ｎの直列体までのｎ個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記単相インバータの一方の相の下アームのスイッチ群回路は、Ｘ１１〜Ｘ１ｍのｍ個のスイッチング素子が直列接続された第１の直列体と、…Ｘｎ１〜Ｘｎｍのｍ個のスイッチング素子が直列接続された第ｎの直列体とを有し、前記第１の直列体から第ｎの直列体までのｎ個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記単相インバータの他方の相の上アームのスイッチ群回路は、Ｖ１１〜Ｖ１ｍのｍ個のスイッチング素子が直列接続された第１の直列体と、…Ｖｎ１〜Ｖｎｍのｍ個のスイッチング素子が直列接続された第ｎの直列体とを有し、前記第１の直列体から第ｎの直列体までのｎ個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記単相インバータの他方の相の下アームのスイッチ群回路は、Ｙ１１〜Ｙ１ｍのｍ個のスイッチング素子が直列接続された第１の直列体と、…Ｙｎ１〜Ｙｎｍのｍ個のスイッチング素子が直列接続された第ｎの直列体とを有し、前記第１の直列体から第ｎの直列体までのｎ個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記制御部は、
前記単相インバータの出力電流周波数の半サイクルをトリガとし、半サイクル毎にｋ個（ｋは３以上の奇数の高調波次数）出力するクロックと、
２×直列数Ｍ×並列数Ｎ×ｋクロック（Ｍ、Ｎは２以上の整数）を１周期とし、２×並列数Ｎ×（直列数Ｍ−１）×ｋ＋１クロックの期間ＯＮ信号を出力し、{２×直列数Ｍ×並列数Ｎ×ｋ}−{２×並列数Ｎ×（直列数Ｍ−１）×ｋ＋１}クロックの期間ＯＦＦ信号を出力するスイッチング素子Ｕ１１、Ｙ１１用ゲート指令信号Ｕ１１_gate／Ｙ１１_gateと、
前記ゲート指令信号Ｕ１１_gate／Ｙ１１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１１，Ｖ１１用ゲート指令信号Ｘ１１_gate／Ｖ１１_gateと、
前記ゲート指令信号Ｘ１１_gate／Ｖ１１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２１，Ｙ２１用ゲート指令信号Ｕ２１_gate／Ｙ２１_gateと、
前記ゲート指令信号Ｕ２１_gate／Ｙ２１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２１，Ｖ２１用ゲート指令信号Ｘ２１_gate／Ｖ２１_gateと、
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スイッチング素子Ｘ（ｎ−１）１，Ｖ（ｎ−１）１用ゲート指令信号Ｘ（ｎ−１）１_gate／Ｖ（ｎ−１）１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕｎ１，Ｙｎ１用ゲート指令信号Ｕｎ１_gate／Ｙｎ１_gateと、
前記ゲート指令信号Ｕｎ１_gate／Ｙｎ１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘｎ１，Ｖｎ１用ゲート指令信号Ｘｎ１_gate／Ｖｎ１_gateと、
前記ゲート指令信号Ｘｎ１_gate／Ｖｎ１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ１２，Ｙ１２用ゲート指令信号Ｕ１２_gate／Ｙ１２_gateと、
前記ゲート指令信号Ｕ１２_gate／Ｙ１２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１２，Ｖ１２用ゲート指令信号Ｘ１２_gate／Ｖ１２_gateと、
前記ゲート指令信号Ｘ１２_gate／Ｖ１２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２２，Ｙ２２用ゲート指令信号Ｕ２２_gate／Ｙ２２_gateと、
前記ゲート指令信号Ｕ２２_gate／Ｙ２２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２２，Ｖ２２用ゲート指令信号Ｘ２２_gate／Ｖ２２_gateと、
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スイッチング素子Ｘ（ｎ−１）２，Ｖ（ｎ−１）２用ゲート指令信号Ｘ（ｎ−１）２_gate／Ｖ（ｎ−１）２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕｎ２，Ｙｎ２用ゲート指令信号Ｕｎ２_gate／Ｙｎ２_gateと、
前記ゲート指令信号Ｕｎ２_gate／Ｙｎ２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘｎ２，Ｖｎ２用ゲート指令信号Ｘｎ２_gate／Ｖｎ２_gateと、
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スイッチング素子Ｘ１（ｍ−１），Ｖ１（ｍ−１）用ゲート指令信号Ｘ１（ｍ−１）_gate／Ｖ１（ｍ−１）_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ１ｍ，Ｙ１ｍ用ゲート指令信号Ｕ１ｍ_gate／Ｙ１ｍ_gateと、
前記ゲート指令信号Ｕ１ｍ_gate／Ｙ１ｍ_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１ｍ，Ｖ１ｍ用ゲート指令信号Ｘ１ｍ_gate／Ｖ１ｍ_gateと、
前記ゲート指令信号Ｘ１ｍ_gate／Ｖ１ｍ_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２ｍ，Ｙ２ｍ用ゲート指令信号Ｕ２ｍ_gate／Ｙ２ｍ_gateと、
前記ゲート指令信号Ｕ２ｍ_gate／Ｙ２ｍ_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２ｍ，Ｖ２ｍ用ゲート指令信号Ｘ２ｍ_gate／Ｖ２ｍ_gateと、
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スイッチング素子Ｘ（ｎ−１）ｍ，Ｖ（ｎ−１）ｍ用ゲート指令信号Ｘ（ｎ−１）ｍ_gate／Ｖ（ｎ−１）ｍ_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕｎｍ，Ｙｎｍ用ゲート指令信号Ｕｎｍ_gate／Ｙｎｍ_gateと、
前記ゲート指令信号Ｕｎｍ_gate／Ｙｎｍ_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘｎｍ，Ｖｎｍ用ゲート指令信号Ｘｎｍ_gate／Ｖｎｍ_gateと、
を作成するゲート指令作成部を備え、
前記作成された各ゲート指令信号によって前記各スイッチング素子をＯＮ、ＯＦＦ制御する共振負荷用電力変換装置。
【請求項２】
前記ゲート指令作成部は、
可変の高調波指令を前記スイッチング素子Ｕ１１，Ｙ１１用ゲート指令信号Ｕ１１_gate／Ｙ１１_gateの立上りクロックでサンプルホールドして高調波指令ｋを演算する高調波指令演算部と、
２×直列数Ｍ×並列数Ｎ×ｋを演算することにより、前記各ゲート指令信号の１周期のクロック数およびキャリア上限値を求めるキャリア上限演算部と、
前記キャリア上限演算部で求められた前記各ゲート指令信号の１周期のクロック数から、１周期中のＯＮ信号期間のクロック数（２×（Ｍ−１）×Ｎ×ｋ＋１）を減算して１周期中のＯＦＦ信号期間のクロック数（２×Ｍ×Ｎ×ｋ）−{（２×（Ｍ−１）×Ｎ×ｋ＋１）}を求め、前記１周期中のＯＮ信号期間のクロック数から前記１周期中のＯＦＦ信号期間のクロック数を減算してＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｅ  Ｍｏｄｕｌａｔｉｏｎ））指令信号を生成するＰＷＭ指令生成部と、
前記単相インバータの出力電流のゼロクロスタイミングから出力電流の周期Ｔを演算する周期演算部と、
前記周期演算部で演算された周期Ｔを２で除算して得たキャリア傾きと、前記キャリア上限演算部で求められたキャリア上限値と、前記キャリア上限値に−１を乗算して得たキャリア下限値とに基いて三角波信号を生成する三角波生成部と、
前記三角波生成部で生成された三角波信号を（Ｔ×Ｋ）／２クロックずつ順次遅延させる２×Ｎ×Ｍ−１個の遅延部と、
前記ＰＷＭ指令生成部で生成されたＰＷＭ指令信号と、前記三角波生成部で生成された三角波信号および前記２×Ｎ×Ｍ−１個の遅延部により遅延された三角波信号とを各々比較し、前記三角波信号がＰＷＭ指令信号よりも小のときゲートＯＮ信号を、三角波信号がＰＷＭ指令信号よりも大のときゲートＯＦＦ信号を各々出力する２×Ｎ×Ｍ個の比較器と、
を備えたことを特徴とする請求項１に記載の共振負荷用電力変換装置。
【請求項３】
前記単相インバータの各アームのスイッチ群回路を構成するスイッチング素子の直列数Ｍは２、並列数Ｎは３であり、
前記単相インバータの一方の相の上アームのスイッチ群回路は、Ｕ１１およびＵ１２の２個のスイッチング素子が直列接続された第１の直列体とＵ２１およびＵ２２の２個のスイッチング素子が直列接続された第２の直列体とＵ３１およびＵ３２の２個のスイッチング素子が直列接続された第３の直列体とを有し、前記第１の直列体から第３の直列体までの３個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記単相インバータの一方の相の下アームのスイッチ群回路は、Ｘ１１およびＸ１２の２個のスイッチング素子が直列接続された第１の直列体とＸ２１およびＸ２２の２個のスイッチング素子が直列接続された第２の直列体とＸ３１およびＸ３２の２個のスイッチング素子が直列接続された第３の直列体とを有し、前記第１の直列体から第３の直列体までの３個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記単相インバータの他方の相の上アームのスイッチ群回路は、Ｖ１１およびＶ１２の２個のスイッチング素子が直列接続された第１の直列体とＶ２１およびＶ２２の２個のスイッチング素子が直列接続された第２の直列体とＶ３１およびＶ３２の２個のスイッチング素子が直列接続された第３の直列体とを有し、前記第１の直列体から第３の直列体までの３個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記単相インバータの他方の相の下アームのスイッチ群回路は、Ｙ１１およびＹ１２の２個のスイッチング素子が直列接続された第１の直列体とＹ２１およびＹ２２の２個のスイッチング素子が直列接続された第２の直列体とＹ３１およびＹ３２の２個のスイッチング素子が直列接続された第３の直列体とを有し、前記第１の直列体から第３の直列体までの３個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記２×Ｎ×Ｍ−１個の遅延部は１１個の遅延部で構成され、
前記２×Ｎ×Ｍ個の比較器は１２個の比較器で構成され、
前記ゲート指令作成部は、
前記単相インバータの出力電流周波数の半サイクルをトリガとし、半サイクル毎にｋ個（ｋは３以上の奇数の高調波次数）出力するクロックと、
２×２（＝直列数Ｍ）×３（＝並列数Ｎ）×ｋクロックを１周期とし、２×３（＝並列数Ｎ）×１（＝直列数Ｍ−１）×ｋ＋１クロックの期間ＯＮ信号を出力し、{２×２（＝直列数Ｍ）×３（＝並列数Ｎ）×ｋ}−{２×３（＝並列数Ｎ）×１（＝直列数Ｍ−１）×ｋ＋１}クロックの期間ＯＦＦ信号を出力するスイッチング素子Ｕ１１，Ｙ１１用ゲート指令信号Ｕ１１_gate／Ｙ１１_gateと、
前記ゲート指令信号Ｕ１１_gate／Ｙ１１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１１，Ｖ１１用ゲート指令信号Ｘ１１_gate／Ｖ１１_gateと、
前記ゲート指令信号Ｘ１１_gate／Ｖ１１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２１，Ｙ２１用ゲート指令信号Ｕ２１_gate／Ｙ２１_gateと、
前記ゲート指令信号Ｕ２１_gate／Ｙ２１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２１，Ｖ２１用ゲート指令信号Ｘ２１_gate／Ｖ２１_gateと、
前記ゲート指令信号Ｘ２１_gate／Ｖ２１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ３１，Ｙ３１用ゲート指令信号Ｕ３１_gate／Ｙ３１_gateと、
前記ゲート指令信号Ｕ３１_gate／Ｙ３１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ３１，Ｖ３１用ゲート指令信号Ｘ３１_gate／Ｖ３１_gateと、
前記ゲート指令信号Ｘ３１_gate／Ｖ３１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ１２，Ｙ１２用ゲート指令信号Ｕ１２_gate／Ｙ１２_gateと、
前記ゲート指令信号Ｕ１２_gate／Ｙ１２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１２，Ｖ１２用ゲート指令信号Ｘ１２_gate／Ｖ１２_gateと、
前記ゲート指令信号Ｘ１２_gate／Ｖ１２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２２，Ｙ２２用ゲート指令信号Ｕ２２_gate／Ｙ２２_gateと、
前記ゲート指令信号Ｕ２２_gate／Ｙ２２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２２，Ｖ２２用ゲート指令信号Ｘ２２_gate／Ｖ２２_gateと、
前記ゲート指令信号Ｘ２２_gate／Ｖ２２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ３２，Ｙ３２用ゲート指令信号Ｕ３２_gate／Ｙ３２_gateと、
前記ゲート指令信号Ｕ３２_gate／Ｙ３２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ３２，Ｖ３２用ゲート指令信号Ｘ３２_gate／Ｖ３２_gateと、
を作成することを特徴とする請求項２に記載の共振負荷用電力変換装置。
【請求項４】
前記単相インバータの各アームのスイッチ群回路を構成するスイッチング素子の直列数Ｍは２であり、
前記単相インバータの一方の相の上アームのスイッチ群回路は、Ｕ１１およびＵ１２の２個のスイッチング素子が直列接続された第１の直列体と、…Ｕｎ１およびＵｎ２の２個のスイッチング素子が直列接続された第ｎの直列体とを有し、前記第１の直列体から第ｎの直列体までのｎ個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記単相インバータの一方の相の下アームのスイッチ群回路は、Ｘ１１および１２の２個のスイッチング素子が直列接続された第１の直列体と、…Ｘｎ１およびＸｎ２の２個のスイッチング素子が直列接続された第ｎの直列体とを有し、前記第１の直列体から第ｎの直列体までのｎ個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記単相インバータの他方の相の上アームのスイッチ群回路は、Ｖ１１およびＶ１２の２個のスイッチング素子が直列接続された第１の直列体と、…Ｖｎ１およびＶｎ２の２個のスイッチング素子が直列接続された第ｎの直列体とを有し、前記第１の直列体から第ｎの直列体までのｎ個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記単相インバータの他方の相の下アームのスイッチ群回路は、Ｙ１１およびＹ１２の２個のスイッチング素子が直列接続された第１の直列体と、…Ｙｎ１およびＹｎ２の２個のスイッチング素子が直列接続された第ｎの直列体とを有し、前記第１の直列体から第ｎの直列体までのｎ個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記ゲート指令作成部は、
前記単相インバータの出力電流周波数の半サイクルをトリガとし、半サイクル毎にｋ個（ｋは３以上の奇数の高調波次数）出力するクロックと、
２×２（＝直列数Ｍ）×並列数Ｎ×ｋクロック（Ｎは２以上の整数）を１周期とし、２×並列数Ｎ×１（＝直列数Ｍ−１）×ｋ＋１クロックの期間ＯＮ信号を出力し、{２×２（＝直列数Ｍ）×並列数Ｎ×ｋ}−{２×並列数Ｎ×１（＝直列数Ｍ−１）×ｋ＋１}クロックの期間ＯＦＦ信号を出力するスイッチング素子Ｕ１１、Ｙ１１用ゲート指令信号Ｕ１１_gate／Ｙ１１_gateと、
前記ゲート指令信号Ｕ１１_gate／Ｙ１１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１１，Ｖ１１用ゲート指令信号Ｘ１１_gate／Ｖ１１_gateと、
前記ゲート指令信号Ｘ１１_gate／Ｖ１１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２１，Ｙ２１用ゲート指令信号Ｕ２１_gate／Ｙ２１_gateと、
前記ゲート指令信号Ｕ２１_gate／Ｙ２１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２１，Ｖ２１用ゲート指令信号Ｘ２１_gate／Ｖ２１_gateと、
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スイッチング素子Ｘ（ｎ−１）１，Ｖ（ｎ−１）１用ゲート指令信号Ｘ（ｎ−１）１_gate／Ｖ（ｎ−１）１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕｎ１，Ｙｎ１用ゲート指令信号Ｕｎ１_gate／Ｙｎ１_gateと、
前記ゲート指令信号Ｕｎ１_gate／Ｙｎ１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘｎ１，Ｖｎ１用ゲート指令信号Ｘｎ１_gate／Ｖｎ１_gateと、
前記ゲート指令信号Ｘｎ１_gate／Ｖｎ１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ１２，Ｙ１２用ゲート指令信号Ｕ１２_gate／Ｙ１２_gateと、
前記ゲート指令信号Ｕ１２_gate／Ｙ１２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１２，Ｖ１２用ゲート指令信号Ｘ１２_gate／Ｖ１２_gateと、
前記ゲート指令信号Ｘ１２_gate／Ｖ１２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２２，Ｙ２２用ゲート指令信号Ｕ２２_gate／Ｙ２２_gateと、
前記ゲート指令信号Ｕ２２_gate／Ｙ２２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２２，Ｖ２２用ゲート指令信号Ｘ２２_gate／Ｖ２２_gateと、
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スイッチング素子Ｘ（ｎ−１）２，Ｖ（ｎ−１）２用ゲート指令信号Ｘ（ｎ−１）２_gate／Ｖ（ｎ−１）２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕｎ２，Ｙｎ２用ゲート指令信号Ｕｎ２_gate／Ｙｎ２_gateと、
前記ゲート指令信号Ｕｎ２_gate／Ｙｎ２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘｎ２，Ｖｎ２用ゲート指令信号Ｘｎ２_gate／Ｖｎ２_gateと、
を作成することを特徴とする請求項２に記載の共振負荷用電力変換装置。
【請求項５】
前記高調波指令演算部を除去し、固定の高調波指令ｋを設定する高調波指令設定部を設けたことを特徴とする請求項２に記載の共振負荷用電力変換装置。
【請求項６】
直流入力側が直流電圧源に、出力側が共振負荷に各々接続され、共振周波数で矩形波電圧を出力する単相インバータを備え、前記単相インバータの一方の相の上、下アームおよび他方の相の上、下アームに各々接続され、ｍ個（ｍは２以上の整数）のスイッチング素子の直列体をｎ個（ｎは２以上の整数）並列にそれぞれの直列体間を主回路導体で接続して構成されたスイッチ群回路を備えた共振負荷用電力変換装置の時分割運転方法であって、
制御部が、前記単相インバータの前記スイッチ群回路の各スイッチング素子を１／（ｍ×ｎ）に時分割でスイッチング制御する制御ステップを備え
前記単相インバータの一方の相の上アームのスイッチ群回路は、Ｕ１１〜Ｕ１ｍのｍ個のスイッチング素子が直列接続された第１の直列体と、…Ｕｎ１〜Ｕｎｍのｍ個のスイッチング素子が直列接続された第ｎの直列体とを有し、前記第１の直列体から第ｎの直列体までのｎ個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記単相インバータの一方の相の下アームのスイッチ群回路は、Ｘ１１〜Ｘ１ｍのｍ個のスイッチング素子が直列接続された第１の直列体と、…Ｘｎ１〜Ｘｎｍのｍ個のスイッチング素子が直列接続された第ｎの直列体とを有し、前記第１の直列体から第ｎの直列体までのｎ個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記単相インバータの他方の相の上アームのスイッチ群回路は、Ｖ１１〜Ｖ１ｍのｍ個のスイッチング素子が直列接続された第１の直列体と、…Ｖｎ１〜Ｖｎｍのｍ個のスイッチング素子が直列接続された第ｎの直列体とを有し、前記第１の直列体から第ｎの直列体までのｎ個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記単相インバータの他方の相の下アームのスイッチ群回路は、Ｙ１１〜Ｙ１ｍのｍ個のスイッチング素子が直列接続された第１の直列体と、…Ｙｎ１〜Ｙｎｍのｍ個のスイッチング素子が直列接続された第ｎの直列体とを有し、前記第１の直列体から第ｎの直列体までのｎ個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記制御ステップは、
ゲート指令作成部が、前記単相インバータの出力電流周波数の半サイクルをトリガとし、半サイクル毎にｋ個（ｋは３以上の奇数の高調波次数）出力するクロックと、
２×直列数Ｍ×並列数Ｎ×ｋクロック（Ｍ、Ｎは２以上の整数）を１周期とし、２×並列数Ｎ×（直列数Ｍ−１）×ｋ＋１クロックの期間ＯＮ信号を出力し、{２×直列数Ｍ×並列数Ｎ×ｋ}−{２×並列数Ｎ×（直列数Ｍ−１）×ｋ＋１}クロックの期間ＯＦＦ信号を出力するスイッチング素子Ｕ１１、Ｙ１１用ゲート指令信号Ｕ１１_gate／Ｙ１１_gateと、
前記ゲート指令信号Ｕ１１_gate／Ｙ１１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１１，Ｖ１１用ゲート指令信号Ｘ１１_gate／Ｖ１１_gateと、
前記ゲート指令信号Ｘ１１_gate／Ｖ１１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２１，Ｙ２１用ゲート指令信号Ｕ２１_gate／Ｙ２１_gateと、
前記ゲート指令信号Ｕ２１_gate／Ｙ２１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２１，Ｖ２１用ゲート指令信号Ｘ２１_gate／Ｖ２１_gateと、
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スイッチング素子Ｘ（ｎ−１）１，Ｖ（ｎ−１）１用ゲート指令信号Ｘ（ｎ−１）１_gate／Ｖ（ｎ−１）１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕｎ１，Ｙｎ１用ゲート指令信号Ｕｎ１_gate／Ｙｎ１_gateと、
前記ゲート指令信号Ｕｎ１_gate／Ｙｎ１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘｎ１，Ｖｎ１用ゲート指令信号Ｘｎ１_gate／Ｖｎ１_gateと、
前記ゲート指令信号Ｘｎ１_gate／Ｖｎ１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ１２，Ｙ１２用ゲート指令信号Ｕ１２_gate／Ｙ１２_gateと、
前記ゲート指令信号Ｕ１２_gate／Ｙ１２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１２，Ｖ１２用ゲート指令信号Ｘ１２_gate／Ｖ１２_gateと、
前記ゲート指令信号Ｘ１２_gate／Ｖ１２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２２，Ｙ２２用ゲート指令信号Ｕ２２_gate／Ｙ２２_gateと、
前記ゲート指令信号Ｕ２２_gate／Ｙ２２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２２，Ｖ２２用ゲート指令信号Ｘ２２_gate／Ｖ２２_gateと、
・
・
・
スイッチング素子Ｘ（ｎ−１）２，Ｖ（ｎ−１）２用ゲート指令信号Ｘ（ｎ−１）２_gate／Ｖ（ｎ−１）２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕｎ２，Ｙｎ２用ゲート指令信号Ｕｎ２_gate／Ｙｎ２_gateと、
前記ゲート指令信号Ｕｎ２_gate／Ｙｎ２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘｎ２，Ｖｎ２用ゲート指令信号Ｘｎ２_gate／Ｖｎ２_gateと、
・
・
・
スイッチング素子Ｘ１（ｍ−１），Ｖ１（ｍ−１）用ゲート指令信号Ｘ１（ｍ−１）_gate／Ｖ１（ｍ−１）_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ１ｍ，Ｙ１ｍ用ゲート指令信号Ｕ１ｍ_gate／Ｙ１ｍ_gateと、
前記ゲート指令信号Ｕ１ｍ_gate／Ｙ１ｍ_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１ｍ，Ｖ１ｍ用ゲート指令信号Ｘ１ｍ_gate／Ｖ１ｍ_gateと、
前記ゲート指令信号Ｘ１ｍ_gate／Ｖ１ｍ_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２ｍ，Ｙ２ｍ用ゲート指令信号Ｕ２ｍ_gate／Ｙ２ｍ_gateと、
前記ゲート指令信号Ｕ２ｍ_gate／Ｙ２ｍ_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２ｍ，Ｖ２ｍ用ゲート指令信号Ｘ２ｍ_gate／Ｖ２ｍ_gateと、
・
・
・
スイッチング素子Ｘ（ｎ−１）ｍ，Ｖ（ｎ−１）ｍ用ゲート指令信号Ｘ（ｎ−１）ｍ_gate／Ｖ（ｎ−１）ｍ_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕｎｍ，Ｙｎｍ用ゲート指令信号Ｕｎｍ_gate／Ｙｎｍ_gateと、
前記ゲート指令信号Ｕｎｍ_gate／Ｙｎｍ_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘｎｍ，Ｖｎｍ用ゲート指令信号Ｘｎｍ_gate／Ｖｎｍ_gateと、
を作成するゲート指令作成ステップを備え、
前記作成された各ゲート指令信号によって前記各スイッチング素子をＯＮ、ＯＦＦ制御する共振負荷用電力変換装置の時分割運転方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば誘導加熱回路などの共振負荷に矩形波電圧を供給する負荷共振電力変換装置における、スイッチング素子のソフトスイッチングに関する。
【背景技術】
【０００２】
図９は、共振負荷に接続された負荷共振電力変換装置（交直変換装置）の回路構成を示している。図９において、交直変換装置１０は、入力側が直流電圧源１１に接続され、出力側が誘導加熱回路などの共振負荷１２に接続された単相インバータを備えている。この単相インバータの各スイッチング素子をＯＮ，ＯＦＦ制御することにより、共振周波数で矩形波電圧を共振負荷１２に出力する。
【０００３】
この交直変換装置１０は、共振負荷１２が誘導加熱回路である場合は、誘導加熱用負荷共振交直変換装置（誘導加熱用共振型インバータ）として構成される。
【０００４】
この誘導加熱用負荷共振交直変換装置は、単相インバータの各スイッチング素子をＯＮ、ＯＦＦ制御して生成した交流を、コイルとキャパシタによるＬＣ共振回路に流し、それによって生成される交番磁界を被加熱体（電気伝導体）に与えて渦電流を流し、これによって発生するジュール熱によって内部から加熱させる方式となっている。
【０００５】
負荷共振電力変換装置（例えば図９の交直変換装置１０）の出力側に接続される共振負荷としての誘導加熱回路は、周波数が高いほど、電流浸透深さが減少する性質が従来から知られている。
【０００６】
電縫管接合（継目を電気抵抗溶接で接合し、管を形成する）においては、表面焼き入れによって行われるため、誘導加熱に用いる負荷共振交直変換装置には、周波数が高い電圧を出力できることが要求される。
【０００７】
一方で、誘導加熱に用いる負荷共振交直変換装置のスイッチング素子には、駆動周波数に上限があるため、スイッチング素子の駆動周波数よりも高い電圧周波数に対応ができないことが問題となる。
【０００８】
この問題を解決するため、本願の発明者は、特許文献１に記載の時分割運転方法を提案している。また従来、高出力高周波数共振負荷インバータとして、特許文献２に記載のものが提案されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特許第６０７９８６１号公報
【特許文献２】特許第４７６１６９６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかし、特許文献１の時分割運転手法によると、負荷共振交直変換装置のスイッチング素子のバラツキから、各スイッチング素子のＯＮ，ＯＦＦタイミングと負荷電流の関係を示す図１０のように、上下アームのスイッチング切り換え時にデッドタイムを設けなければならない。電流ゼロクロス近辺でのソフト遮断が実現できず、遮断電流が生じる。
【００１１】
これに伴い、スイッチング損の発生による素子の過熱、遮断サージによる素子の過電圧となることが問題である。この問題に関連して、スイッチング損は入力電圧と比例関係に近い特性であるので高圧化が難しいこと、出力周波数に比例してスイッチング損が増えるため過熱による制限が周波数によって生じることも問題になる。
【００１２】
本発明は上記課題を解決するものであり、その目的は、単相インバータのスイッチング素子の直列数をＭ、並列数をＮとした時分割運転におけるｋ次高調波スイッチングパターンを生成し、電流ゼロクロス近辺でのソフト遮断を実現することができる共振負荷用電力変換装置およびその時分割運転方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記課題を解決するための請求項１に記載の共振負荷用電力変換装置は、
直流入力側が直流電圧源に、出力側が共振負荷に各々接続され、共振周波数で矩形波電圧を出力する単相インバータを備えた共振負荷用電力変換装置であって、
前記単相インバータの一方の相の上、下アームおよび他方の相の上、下アームに各々接続され、ｍ個（ｍは２以上の整数）のスイッチング素子の直列体をｎ個（ｎは２以上の整数）並列にそれぞれの直列体間を主回路導体で接続して構成されたスイッチ群回路と、
前記単相インバータの前記スイッチ群回路の各スイッチング素子を１／（ｍ×ｎ）に時分割でスイッチング制御する制御部とを備え、
前記単相インバータの一方の相の上アームのスイッチ群回路は、Ｕ１１〜Ｕ１ｍのｍ個のスイッチング素子が直列接続された第１の直列体と、…Ｕｎ１〜Ｕｎｍのｍ個のスイッチング素子が直列接続された第ｎの直列体とを有し、前記第１の直列体から第ｎの直列体までのｎ個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記単相インバータの一方の相の下アームのスイッチ群回路は、Ｘ１１〜Ｘ１ｍのｍ個のスイッチング素子が直列接続された第１の直列体と、…Ｘｎ１〜Ｘｎｍのｍ個のスイッチング素子が直列接続された第ｎの直列体とを有し、前記第１の直列体から第ｎの直列体までのｎ個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記単相インバータの他方の相の上アームのスイッチ群回路は、Ｖ１１〜Ｖ１ｍのｍ個のスイッチング素子が直列接続された第１の直列体と、…Ｖｎ１〜Ｖｎｍのｍ個のスイッチング素子が直列接続された第ｎの直列体とを有し、前記第１の直列体から第ｎの直列体までのｎ個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記単相インバータの他方の相の下アームのスイッチ群回路は、Ｙ１１〜Ｙ１ｍのｍ個のスイッチング素子が直列接続された第１の直列体と、…Ｙｎ１〜Ｙｎｍのｍ個のスイッチング素子が直列接続された第ｎの直列体とを有し、前記第１の直列体から第ｎの直列体までのｎ個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記制御部は、
前記単相インバータの出力電流周波数の半サイクルをトリガとし、半サイクル毎にｋ個（ｋは３以上の奇数の高調波次数）出力するクロックと、
２×直列数Ｍ×並列数Ｎ×ｋクロック（Ｍ、Ｎは２以上の整数）を１周期とし、２×並列数Ｎ×（直列数Ｍ−１）×ｋ＋１クロックの期間ＯＮ信号を出力し、{２×直列数Ｍ×並列数Ｎ×ｋ}−{２×並列数Ｎ×（直列数Ｍ−１）×ｋ＋１}クロックの期間ＯＦＦ信号を出力するスイッチング素子Ｕ１１、Ｙ１１用ゲート指令信号Ｕ１１_gate／Ｙ１１_gateと、
前記ゲート指令信号Ｕ１１_gate／Ｙ１１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１１，Ｖ１１用ゲート指令信号Ｘ１１_gate／Ｖ１１_gateと、
前記ゲート指令信号Ｘ１１_gate／Ｖ１１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２１，Ｙ２１用ゲート指令信号Ｕ２１_gate／Ｙ２１_gateと、
前記ゲート指令信号Ｕ２１_gate／Ｙ２１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２１，Ｖ２１用ゲート指令信号Ｘ２１_gate／Ｖ２１_gateと、
・
・
・
スイッチング素子Ｘ（ｎ−１）１，Ｖ（ｎ−１）１用ゲート指令信号Ｘ（ｎ−１）１_gate／Ｖ（ｎ−１）１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕｎ１，Ｙｎ１用ゲート指令信号Ｕｎ１_gate／Ｙｎ１_gateと、
前記ゲート指令信号Ｕｎ１_gate／Ｙｎ１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘｎ１，Ｖｎ１用ゲート指令信号Ｘｎ１_gate／Ｖｎ１_gateと、
前記ゲート指令信号Ｘｎ１_gate／Ｖｎ１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ１２，Ｙ１２用ゲート指令信号Ｕ１２_gate／Ｙ１２_gateと、
前記ゲート指令信号Ｕ１２_gate／Ｙ１２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１２，Ｖ１２用ゲート指令信号Ｘ１２_gate／Ｖ１２_gateと、
前記ゲート指令信号Ｘ１２_gate／Ｖ１２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２２，Ｙ２２用ゲート指令信号Ｕ２２_gate／Ｙ２２_gateと、
前記ゲート指令信号Ｕ２２_gate／Ｙ２２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２２，Ｖ２２用ゲート指令信号Ｘ２２_gate／Ｖ２２_gateと、
・
・
・
スイッチング素子Ｘ（ｎ−１）２，Ｖ（ｎ−１）２用ゲート指令信号Ｘ（ｎ−１）２_gate／Ｖ（ｎ−１）２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕｎ２，Ｙｎ２用ゲート指令信号Ｕｎ２_gate／Ｙｎ２_gateと、
前記ゲート指令信号Ｕｎ２_gate／Ｙｎ２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘｎ２，Ｖｎ２用ゲート指令信号Ｘｎ２_gate／Ｖｎ２_gateと、
・
・
・
スイッチング素子Ｘ１（ｍ−１），Ｖ１（ｍ−１）用ゲート指令信号Ｘ１（ｍ−１）_gate／Ｖ１（ｍ−１）_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ１ｍ，Ｙ１ｍ用ゲート指令信号Ｕ１ｍ_gate／Ｙ１ｍ_gateと、
前記ゲート指令信号Ｕ１ｍ_gate／Ｙ１ｍ_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１ｍ，Ｖ１ｍ用ゲート指令信号Ｘ１ｍ_gate／Ｖ１ｍ_gateと、
前記ゲート指令信号Ｘ１ｍ_gate／Ｖ１ｍ_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２ｍ，Ｙ２ｍ用ゲート指令信号Ｕ２ｍ_gate／Ｙ２ｍ_gateと、
前記ゲート指令信号Ｕ２ｍ_gate／Ｙ２ｍ_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２ｍ，Ｖ２ｍ用ゲート指令信号Ｘ２ｍ_gate／Ｖ２ｍ_gateと、
・
・
・
スイッチング素子Ｘ（ｎ−１）ｍ，Ｖ（ｎ−１）ｍ用ゲート指令信号Ｘ（ｎ−１）ｍ_gate／Ｖ（ｎ−１）ｍ_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕｎｍ，Ｙｎｍ用ゲート指令信号Ｕｎｍ_gate／Ｙｎｍ_gateと、
前記ゲート指令信号Ｕｎｍ_gate／Ｙｎｍ_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘｎｍ，Ｖｎｍ用ゲート指令信号Ｘｎｍ_gate／Ｖｎｍ_gateと、
を作成するゲート指令作成部を備え、
前記作成された各ゲート指令信号によって前記各スイッチング素子をＯＮ、ＯＦＦ制御することを特徴としている。
【００１４】
請求項２に記載の共振負荷用電力変換装置は、請求項１において、
前記ゲート指令作成部は、
可変の高調波指令を前記スイッチング素子Ｕ１１，Ｙ１１用ゲート指令信号Ｕ１１_gate／Ｙ１１_gateの立上りクロックでサンプルホールドして高調波指令ｋを演算する高調波指令演算部と、
２×直列数Ｍ×並列数Ｎ×ｋを演算することにより、前記各ゲート指令信号の１周期のクロック数およびキャリア上限値を求めるキャリア上限演算部と、
前記キャリア上限演算部で求められた前記各ゲート指令信号の１周期のクロック数から、１周期中のＯＮ信号期間のクロック数（２×（Ｍ−１）×Ｎ×ｋ＋１）を減算して１周期中のＯＦＦ信号期間のクロック数（２×Ｍ×Ｎ×ｋ）−{（２×（Ｍ−１）×Ｎ×ｋ＋１）}を求め、前記１周期中のＯＮ信号期間のクロック数から前記１周期中のＯＦＦ信号期間のクロック数を減算してＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｅ  Ｍｏｄｕｌａｔｉｏｎ））指令信号を生成するＰＷＭ指令生成部と、
前記単相インバータの出力電流のゼロクロスタイミングから出力電流の周期Ｔを演算する周期演算部と、
前記周期演算部で演算された周期Ｔを２で除算して得たキャリア傾きと、前記キャリア上限演算部で求められたキャリア上限値と、前記キャリア上限値に−１を乗算して得たキャリア下限値とに基いて三角波信号を生成する三角波生成部と、
前記三角波生成部で生成された三角波信号を（Ｔ×Ｋ）／２クロックずつ順次遅延させる２×Ｎ×Ｍ−１個の遅延部と、
前記ＰＷＭ指令生成部で生成されたＰＷＭ指令信号と、前記三角波生成部で生成された三角波信号および前記２×Ｎ×Ｍ−１個の遅延部により遅延された三角波信号とを各々比較し、前記三角波信号がＰＷＭ指令信号よりも小のときゲートＯＮ信号を、三角波信号がＰＷＭ指令信号よりも大のときゲートＯＦＦ信号を各々出力する２×Ｎ×Ｍ個の比較器と、
を備えたことを特徴としている。
【００１５】
請求項３に記載の共振負荷用電力変換装置は、請求項２において、
前記単相インバータの各アームのスイッチ群回路を構成するスイッチング素子の直列数Ｍは２、並列数Ｎは３であり、
前記単相インバータの一方の相の上アームのスイッチ群回路は、Ｕ１１およびＵ１２の２個のスイッチング素子が直列接続された第１の直列体とＵ２１およびＵ２２の２個のスイッチング素子が直列接続された第２の直列体とＵ３１およびＵ３２の２個のスイッチング素子が直列接続された第３の直列体とを有し、前記第１の直列体から第３の直列体までの３個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記単相インバータの一方の相の下アームのスイッチ群回路は、Ｘ１１およびＸ１２の２個のスイッチング素子が直列接続された第１の直列体とＸ２１およびＸ２２の２個のスイッチング素子が直列接続された第２の直列体とＸ３１およびＸ３２の２個のスイッチング素子が直列接続された第３の直列体とを有し、前記第１の直列体から第３の直列体までの３個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記単相インバータの他方の相の上アームのスイッチ群回路は、Ｖ１１およびＶ１２の２個のスイッチング素子が直列接続された第１の直列体とＶ２１およびＶ２２の２個のスイッチング素子が直列接続された第２の直列体とＶ３１およびＶ３２の２個のスイッチング素子が直列接続された第３の直列体とを有し、前記第１の直列体から第３の直列体までの３個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記単相インバータの他方の相の下アームのスイッチ群回路は、Ｙ１１およびＹ１２の２個のスイッチング素子が直列接続された第１の直列体とＹ２１およびＹ２２の２個のスイッチング素子が直列接続された第２の直列体とＹ３１およびＹ３２の２個のスイッチング素子が直列接続された第３の直列体とを有し、前記第１の直列体から第３の直列体までの３個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記２×Ｎ×Ｍ−１個の遅延部は１１個の遅延部で構成され、
前記２×Ｎ×Ｍ個の比較器は１２個の比較器で構成され、
前記ゲート指令作成部は、
前記単相インバータの出力電流周波数の半サイクルをトリガとし、半サイクル毎にｋ個（ｋは３以上の奇数の高調波次数）出力するクロックと、
２×２（＝直列数Ｍ）×３（＝並列数Ｎ）×ｋクロックを１周期とし、２×３（＝並列数Ｎ）×１（＝直列数Ｍ−１）×ｋ＋１クロックの期間ＯＮ信号を出力し、{２×２（＝直列数Ｍ）×３（＝並列数Ｎ）×ｋ}−{２×３（＝並列数Ｎ）×１（＝直列数Ｍ−１）×ｋ＋１}クロックの期間ＯＦＦ信号を出力するスイッチング素子Ｕ１１，Ｙ１１用ゲート指令信号Ｕ１１_gate／Ｙ１１_gateと、
前記ゲート指令信号Ｕ１１_gate／Ｙ１１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１１，Ｖ１１用ゲート指令信号Ｘ１１_gate／Ｖ１１_gateと、
前記ゲート指令信号Ｘ１１_gate／Ｖ１１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２１，Ｙ２１用ゲート指令信号Ｕ２１_gate／Ｙ２１_gateと、
前記ゲート指令信号Ｕ２１_gate／Ｙ２１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２１，Ｖ２１用ゲート指令信号Ｘ２１_gate／Ｖ２１_gateと、
前記ゲート指令信号Ｘ２１_gate／Ｖ２１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ３１，Ｙ３１用ゲート指令信号Ｕ３１_gate／Ｙ３１_gateと、
前記ゲート指令信号Ｕ３１_gate／Ｙ３１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ３１，Ｖ３１用ゲート指令信号Ｘ３１_gate／Ｖ３１_gateと、
前記ゲート指令信号Ｘ３１_gate／Ｖ３１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ１２，Ｙ１２用ゲート指令信号Ｕ１２_gate／Ｙ１２_gateと、
前記ゲート指令信号Ｕ１２_gate／Ｙ１２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１２，Ｖ１２用ゲート指令信号Ｘ１２_gate／Ｖ１２_gateと、
前記ゲート指令信号Ｘ１２_gate／Ｖ１２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２２，Ｙ２２用ゲート指令信号Ｕ２２_gate／Ｙ２２_gateと、
前記ゲート指令信号Ｕ２２_gate／Ｙ２２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２２，Ｖ２２用ゲート指令信号Ｘ２２_gate／Ｖ２２_gateと、
前記ゲート指令信号Ｘ２２_gate／Ｖ２２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ３２，Ｙ３２用ゲート指令信号Ｕ３２_gate／Ｙ３２_gateと、
前記ゲート指令信号Ｕ３２_gate／Ｙ３２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ３２，Ｖ３２用ゲート指令信号Ｘ３２_gate／Ｖ３２_gateと、
を作成することを特徴としている。
【００１６】
請求項４に記載の共振負荷用電力変換装置は、請求項２において、
前記単相インバータの各アームのスイッチ群回路を構成するスイッチング素子の直列数Ｍは２であり、
前記単相インバータの一方の相の上アームのスイッチ群回路は、Ｕ１１およびＵ１２の２個のスイッチング素子が直列接続された第１の直列体と、…Ｕｎ１およびＵｎ２の２個のスイッチング素子が直列接続された第ｎの直列体とを有し、前記第１の直列体から第ｎの直列体までのｎ個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記単相インバータの一方の相の下アームのスイッチ群回路は、Ｘ１１および１２の２個のスイッチング素子が直列接続された第１の直列体と、…Ｘｎ１およびＸｎ２の２個のスイッチング素子が直列接続された第ｎの直列体とを有し、前記第１の直列体から第ｎの直列体までのｎ個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記単相インバータの他方の相の上アームのスイッチ群回路は、Ｖ１１およびＶ１２の２個のスイッチング素子が直列接続された第１の直列体と、…Ｖｎ１およびＶｎ２の２個のスイッチング素子が直列接続された第ｎの直列体とを有し、前記第１の直列体から第ｎの直列体までのｎ個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記単相インバータの他方の相の下アームのスイッチ群回路は、Ｙ１１およびＹ１２の２個のスイッチング素子が直列接続された第１の直列体と、…Ｙｎ１およびＹｎ２の２個のスイッチング素子が直列接続された第ｎの直列体とを有し、前記第１の直列体から第ｎの直列体までのｎ個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記ゲート指令作成部は、
前記単相インバータの出力電流周波数の半サイクルをトリガとし、半サイクル毎にｋ個（ｋは３以上の奇数の高調波次数）出力するクロックと、
２×２（＝直列数Ｍ）×並列数Ｎ×ｋクロック（Ｎは２以上の整数）を１周期とし、２×並列数Ｎ×１（＝直列数Ｍ−１）×ｋ＋１クロックの期間ＯＮ信号を出力し、{２×２（＝直列数Ｍ）×並列数Ｎ×ｋ}−{２×並列数Ｎ×１（＝直列数Ｍ−１）×ｋ＋１}クロックの期間ＯＦＦ信号を出力するスイッチング素子Ｕ１１、Ｙ１１用ゲート指令信号Ｕ１１_gate／Ｙ１１_gateと、
前記ゲート指令信号Ｕ１１_gate／Ｙ１１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１１，Ｖ１１用ゲート指令信号Ｘ１１_gate／Ｖ１１_gateと、
前記ゲート指令信号Ｘ１１_gate／Ｖ１１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２１，Ｙ２１用ゲート指令信号Ｕ２１_gate／Ｙ２１_gateと、
前記ゲート指令信号Ｕ２１_gate／Ｙ２１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２１，Ｖ２１用ゲート指令信号Ｘ２１_gate／Ｖ２１_gateと、
・
・
・
スイッチング素子Ｘ（ｎ−１）１，Ｖ（ｎ−１）１用ゲート指令信号Ｘ（ｎ−１）１_gate／Ｖ（ｎ−１）１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕｎ１，Ｙｎ１用ゲート指令信号Ｕｎ１_gate／Ｙｎ１_gateと、
前記ゲート指令信号Ｕｎ１_gate／Ｙｎ１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘｎ１，Ｖｎ１用ゲート指令信号Ｘｎ１_gate／Ｖｎ１_gateと、
前記ゲート指令信号Ｘｎ１_gate／Ｖｎ１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ１２，Ｙ１２用ゲート指令信号Ｕ１２_gate／Ｙ１２_gateと、
前記ゲート指令信号Ｕ１２_gate／Ｙ１２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１２，Ｖ１２用ゲート指令信号Ｘ１２_gate／Ｖ１２_gateと、
前記ゲート指令信号Ｘ１２_gate／Ｖ１２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２２，Ｙ２２用ゲート指令信号Ｕ２２_gate／Ｙ２２_gateと、
前記ゲート指令信号Ｕ２２_gate／Ｙ２２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２２，Ｖ２２用ゲート指令信号Ｘ２２_gate／Ｖ２２_gateと、
・
・
・
スイッチング素子Ｘ（ｎ−１）２，Ｖ（ｎ−１）２用ゲート指令信号Ｘ（ｎ−１）２_gate／Ｖ（ｎ−１）２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕｎ２，Ｙｎ２用ゲート指令信号Ｕｎ２_gate／Ｙｎ２_gateと、
前記ゲート指令信号Ｕｎ２_gate／Ｙｎ２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘｎ２，Ｖｎ２用ゲート指令信号Ｘｎ２_gate／Ｖｎ２_gateと、
を作成することを特徴としている。
【００１７】
請求項５に記載の共振負荷用電力変換装置は、請求項２において、
前記高調波指令演算部を除去し、固定の高調波指令ｋを設定する高調波指令設定部を設けたことを特徴としている。
【００１８】
請求項６に記載の共振負荷用電力変換装置の時分割運転方法は、
直流入力側が直流電圧源に、出力側が共振負荷に各々接続され、共振周波数で矩形波電圧を出力する単相インバータを備え、前記単相インバータの一方の相の上、下アームおよび他方の相の上、下アームに各々接続され、ｍ個（ｍは２以上の整数）のスイッチング素子の直列体をｎ個（ｎは２以上の整数）並列にそれぞれの直列体間を主回路導体で接続して構成されたスイッチ群回路を備えた共振負荷用電力変換装置の時分割運転方法であって、
制御部が、前記単相インバータの前記スイッチ群回路の各スイッチング素子を１／（ｍ×ｎ）に時分割でスイッチング制御する制御ステップを備え
前記単相インバータの一方の相の上アームのスイッチ群回路は、Ｕ１１〜Ｕ１ｍのｍ個のスイッチング素子が直列接続された第１の直列体と、…Ｕｎ１〜Ｕｎｍのｍ個のスイッチング素子が直列接続された第ｎの直列体とを有し、前記第１の直列体から第ｎの直列体までのｎ個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記単相インバータの一方の相の下アームのスイッチ群回路は、Ｘ１１〜Ｘ１ｍのｍ個のスイッチング素子が直列接続された第１の直列体と、…Ｘｎ１〜Ｘｎｍのｍ個のスイッチング素子が直列接続された第ｎの直列体とを有し、前記第１の直列体から第ｎの直列体までのｎ個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記単相インバータの他方の相の上アームのスイッチ群回路は、Ｖ１１〜Ｖ１ｍのｍ個のスイッチング素子が直列接続された第１の直列体と、…Ｖｎ１〜Ｖｎｍのｍ個のスイッチング素子が直列接続された第ｎの直列体とを有し、前記第１の直列体から第ｎの直列体までのｎ個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記単相インバータの他方の相の下アームのスイッチ群回路は、Ｙ１１〜Ｙ１ｍのｍ個のスイッチング素子が直列接続された第１の直列体と、…Ｙｎ１〜Ｙｎｍのｍ個のスイッチング素子が直列接続された第ｎの直列体とを有し、前記第１の直列体から第ｎの直列体までのｎ個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記制御ステップは、
ゲート指令作成部が、前記単相インバータの出力電流周波数の半サイクルをトリガとし、半サイクル毎にｋ個（ｋは３以上の奇数の高調波次数）出力するクロックと、
２×直列数Ｍ×並列数Ｎ×ｋクロック（Ｍ、Ｎは２以上の整数）を１周期とし、２×並列数Ｎ×（直列数Ｍ−１）×ｋ＋１クロックの期間ＯＮ信号を出力し、{２×直列数Ｍ×並列数Ｎ×ｋ}−{２×並列数Ｎ×（直列数Ｍ−１）×ｋ＋１}クロックの期間ＯＦＦ信号を出力するスイッチング素子Ｕ１１、Ｙ１１用ゲート指令信号Ｕ１１_gate／Ｙ１１_gateと、
前記ゲート指令信号Ｕ１１_gate／Ｙ１１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１１，Ｖ１１用ゲート指令信号Ｘ１１_gate／Ｖ１１_gateと、
前記ゲート指令信号Ｘ１１_gate／Ｖ１１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２１，Ｙ２１用ゲート指令信号Ｕ２１_gate／Ｙ２１_gateと、
前記ゲート指令信号Ｕ２１_gate／Ｙ２１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２１，Ｖ２１用ゲート指令信号Ｘ２１_gate／Ｖ２１_gateと、
・
・
・
スイッチング素子Ｘ（ｎ−１）１，Ｖ（ｎ−１）１用ゲート指令信号Ｘ（ｎ−１）１_gate／Ｖ（ｎ−１）１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕｎ１，Ｙｎ１用ゲート指令信号Ｕｎ１_gate／Ｙｎ１_gateと、
前記ゲート指令信号Ｕｎ１_gate／Ｙｎ１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘｎ１，Ｖｎ１用ゲート指令信号Ｘｎ１_gate／Ｖｎ１_gateと、
前記ゲート指令信号Ｘｎ１_gate／Ｖｎ１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ１２，Ｙ１２用ゲート指令信号Ｕ１２_gate／Ｙ１２_gateと、
前記ゲート指令信号Ｕ１２_gate／Ｙ１２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１２，Ｖ１２用ゲート指令信号Ｘ１２_gate／Ｖ１２_gateと、
前記ゲート指令信号Ｘ１２_gate／Ｖ１２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２２，Ｙ２２用ゲート指令信号Ｕ２２_gate／Ｙ２２_gateと、
前記ゲート指令信号Ｕ２２_gate／Ｙ２２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２２，Ｖ２２用ゲート指令信号Ｘ２２_gate／Ｖ２２_gateと、
・
・
・
スイッチング素子Ｘ（ｎ−１）２，Ｖ（ｎ−１）２用ゲート指令信号Ｘ（ｎ−１）２_gate／Ｖ（ｎ−１）２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕｎ２，Ｙｎ２用ゲート指令信号Ｕｎ２_gate／Ｙｎ２_gateと、
前記ゲート指令信号Ｕｎ２_gate／Ｙｎ２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘｎ２，Ｖｎ２用ゲート指令信号Ｘｎ２_gate／Ｖｎ２_gateと、
・
・
・
スイッチング素子Ｘ１（ｍ−１），Ｖ１（ｍ−１）用ゲート指令信号Ｘ１（ｍ−１）_gate／Ｖ１（ｍ−１）_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ１ｍ，Ｙ１ｍ用ゲート指令信号Ｕ１ｍ_gate／Ｙ１ｍ_gateと、
前記ゲート指令信号Ｕ１ｍ_gate／Ｙ１ｍ_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１ｍ，Ｖ１ｍ用ゲート指令信号Ｘ１ｍ_gate／Ｖ１ｍ_gateと、
前記ゲート指令信号Ｘ１ｍ_gate／Ｖ１ｍ_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２ｍ，Ｙ２ｍ用ゲート指令信号Ｕ２ｍ_gate／Ｙ２ｍ_gateと、
前記ゲート指令信号Ｕ２ｍ_gate／Ｙ２ｍ_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２ｍ，Ｖ２ｍ用ゲート指令信号Ｘ２ｍ_gate／Ｖ２ｍ_gateと、
・
・
・
スイッチング素子Ｘ（ｎ−１）ｍ，Ｖ（ｎ−１）ｍ用ゲート指令信号Ｘ（ｎ−１）ｍ_gate／Ｖ（ｎ−１）ｍ_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕｎｍ，Ｙｎｍ用ゲート指令信号Ｕｎｍ_gate／Ｙｎｍ_gateと、
前記ゲート指令信号Ｕｎｍ_gate／Ｙｎｍ_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘｎｍ，Ｖｎｍ用ゲート指令信号Ｘｎｍ_gate／Ｖｎｍ_gateと、
を作成するゲート指令作成ステップを備え、
前記作成された各ゲート指令信号によって前記各スイッチング素子をＯＮ、ＯＦＦ制御することを特徴としている。
【発明の効果】
【００１９】
（１）請求項１〜６に記載の発明によれば、ｋに奇数の値を入力することで、単相インバータのスイッチング素子の直列数をＭ、並列数をＮとした時分割運転におけるｋ次高調波スイッチングパターンを生成することができる。
【００２０】
このｋ次高調波スイッチングパターンにより制御することによって、電流ゼロクロス近辺でのソフト遮断が実現され、電流遮断は生じない。このため出力電圧を上げても損失は増えず、また出力周波数に依存した出力の制約は生じない。またデッドタイムを長くとることができるので、スイッチング素子の特性のバラツキを広く許容できる。
（２）請求項２〜４に記載の発明によれば、高調波指令演算部を設けているので、単相インバータにおけるスイッチング素子の直列数Ｍが２であれば、連続的に高調波指令ｋを変更することができ、装置出力インピーダンスをオートマッチングさせることができる。例えば高調波次数ｋが大きくなるほど１サイクルにおけるスイッチング素子のＯＮ期間は小さくなり、出力電力が下るので、等価的に共振負荷回路のインピーダンスを調整することができる。
（３）請求項５に記載の発明によれば、単相インバータにおけるスイッチング素子の直列数Ｍが２以上、並列数Ｎが２以上であるときに、高調波指令設定部で設定された高調波指令ｋに応じた制御モデルを生成することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施例１による単相インバータの構成図。
【図２】本発明の実施例１による制御ブロックの構成図。
【図３】本発明の実施例２による単相インバータの構成図。
【図４】本発明の実施例２による制御ブロックの構成図。
【図５】本発明の実施例３による単相インバータの構成図。
【図６】本発明の実施例３による制御ブロックの構成図。
【図７】本発明の実施例３によるゲート指令信号生成パターンの一例を示す信号波形図。
【図８】本発明による、各スイッチング素子のＯＮ，ＯＦＦタイミングと出力電流波形を表す説明図。
【図９】本発明が適用される共振負荷用電力変換装置の構成図。
【図１０】共振負荷に接続された交直変換装置のデッドタイムと遮断電流の関係を示す説明図。
【発明を実施するための形態】
【００２２】
以下、図面を参照しながら本発明の実施の形態を説明するが、本発明は下記の実施形態例に限定されるものではない。
【実施例１】
【００２３】
図１は本実施例１による単相インバータ部の構成を表し、例えば図９の交直変換装置１０（共振負荷用電力変換装置）に適用される単相インバータを示している。
【００２４】
図１の単相インバータの直流入力部は直流リンク電圧入力部Ｖｄｃに接続され、各アームはＭ直列Ｎ並列（Ｍ＝２以上の整数、Ｎ＝２以上の整数；図１の例では２直列３並列）のスイッチング素子（例えばＩＧＢＴ）を備えたスイッチ群回路１００Ｕ，１００Ｖ，１００Ｘ，１００Ｙが各々接続され、スイッチ群回路１００Ｕおよび１００Ｘの共通接続点とスイッチ群回路１００Ｖおよび１００Ｙの共通接続点の間には、矩形波の出力電圧Ｖｏｕｔが出力されるように構成されている。
【００２５】
単相インバータの一方の相の上アームのスイッチ群回路１００Ｕは、Ｕ１１およびＵ１２の２個のスイッチング素子が直列接続された第１の直列体とＵ２１およびＵ２２の２個のスイッチング素子が直列接続された第２の直列体とＵ３１およびＵ３２の２個のスイッチング素子が直列接続された第３の直列体とを有し、前記第１の直列体から第３の直列体までの３個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成されている。
【００２６】
前記単相インバータの一方の相の下アームのスイッチ群回路１００Ｘは、Ｘ１１およびＸ１２の２個のスイッチング素子が直列接続された第１の直列体とＸ２１およびＸ２２の２個のスイッチング素子が直列接続された第２の直列体とＸ３１およびＸ３２の２個のスイッチング素子が直列接続された第３の直列体とを有し、前記第１の直列体から第３の直列体までの３個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成されている。
【００２７】
前記単相インバータの他方の相の上アームのスイッチ群回路１００Ｖは、Ｖ１１およびＶ１２の２個のスイッチング素子が直列接続された第１の直列体とＶ２１およびＶ２２の２個のスイッチング素子が直列接続された第２の直列体とＶ３１およびＶ３２の２個のスイッチング素子が直列接続された第３の直列体とを有し、前記第１の直列体から第３の直列体までの３個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成されている。
【００２８】
前記単相インバータの他方の相の下アームのスイッチ群回路１００Ｙは、Ｙ１１およびＹ１２の２個のスイッチング素子が直列接続された第１の直列体とＹ２１およびＹ２２の２個のスイッチング素子が直列接続された第２の直列体とＹ３１およびＹ３２の２個のスイッチング素子が直列接続された第３の直列体とを有し、前記第１の直列体から第３の直列体までの３個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成されている。
【００２９】
前記の各直列体は例えば２ｉｎ１構造のモジュールで構成され、各直列体の２つのスイッチング素子同士はモジュール内部で接続されている。
【００３０】
上記のように図１の単相インバータによれば、スイッチ群回路のスイッチング素子が直並列接続であるため、直流リンク電圧入力部Ｖｄｃと上、下アームそれぞれのスイッチング素子の直流入力側端子との間、および矩形波電圧出力部Ｖｏｕｔと上、下アームそれぞれのスイッチング素子の出力側端子との間に接続される主回路導体数をスイッチング素子数（Ｍ×Ｎ）よりも少なくすることができる。そして、スイッチング素子が直並列接続であるため、スイッチング素子数（Ｍ×Ｎ）に比例して主回路導体の配設スペースが拡大されることはなく、主回路導体の経路長のばらつきに基づくインピーダンスのばらつきを低減できる。
【００３１】
図１の単相インバータを制御する制御部は、時分割運転によりｋ次高調波スイッチングを行う図２に示す制御ブロックを有している。図２の制御ブロックは、図１に示す直列数Ｍ＝２、並列数Ｎ＝３の場合に、前記単相インバータの出力電流周波数の半サイクルをトリガとし、半サイクル毎にｋ個（ｋは３以上の奇数の高調波次数）出力するクロックを用い、２＊Ｎ＊Ｍ＊ｋ＝１２ｋクロックで１周期とし、ＯＮ信号を２＊Ｎ＊（Ｍ−１）＊ｋ＋１＝７ｋクロック、ＯＦＦ信号を（２＊Ｎ＊Ｍ＊ｋ）−{２＊Ｎ＊（Ｍ−１＊ｋ）＋１}＝５ｋクロックとした、各スイッチング素子のゲート指令信号を生成する。
【００３２】
図２において、１１１は、入力される高調波指令を、後述の比較器１２１-1から出力されるスイッチング素子Ｕ１１，Ｙ１１用ゲート指令信号の立ち上がりクロックでサンプルホールドして高調波指令ｋを演算する高調波指令演算部である。
【００３３】
１１２は、２×直列数Ｍ×並列数Ｎ×高調波次数ｋを演算することにより、各ゲート指令信号の１周期のクロック数およびキャリア上限値を求めるキャリア上限演算部である。
【００３４】
１１３は、（２×（Ｍ−１）×Ｎ×ｋ＋１）を演算して１周期中のＯＮ信号期間のクロック数を求めるＯＮ信号クロック数演算部である。
【００３５】
１１４は、前記キャリア上限演算部１１２で求められた１周期のクロック数から、ＯＮ信号クロック数演算部１１３で求められた１周期中のＯＮ信号期間のクロック数を減算して、１周期中のＯＦＦ信号期間のクロック数（２×Ｍ×Ｎ×ｋ）−{（２×（Ｍ−１）×Ｎ×ｋ＋１）}を出力する減算器である。
【００３６】
１１５は、前記ＯＮ信号クロック数演算部１１３の出力（２×（Ｍ−１）×Ｎ×ｋ＋１）から、減算器１１４の出力（ＯＦＦ信号クロック数（２×Ｍ×Ｎ×ｋ）−（２×（Ｍ−１）×Ｎ×ｋ＋１））を減算してＰＷＭ指令信号を出力する減算器である。
【００３７】
前記ＯＮ信号クロック数演算部１１３、減算器１１４、１１５によって本発明のＰＷＭ指令生成部を構成している。
【００３８】
１１６は、図１の単相インバータの出力電流のゼロクロスタイミングから出力電流の周期Ｔを演算する周期演算部である。
【００３９】
１１７は、前記周期演算部１１６で演算された周期Ｔを２で除算してキャリア傾きを演算する除算器であり、１１８は、前記キャリア上限演算部１１２で求められたキャリア上限値に−１を乗算してキャリア下限値を出力する乗算器である。
【００４０】
１１９は、前記キャリア上限演算部１１２で求められたキャリア上限値と、乗算器１１８の出力であるキャリア下限値と、除算器１１７の出力であるキャリア傾きとに基いて三角波信号を生成する三角波生成部である。
【００４１】
１２０-1〜１２０-11は、前記三角波生成部１１９で生成された三角波信号を（Ｔ×Ｋ）／２クロックずつ順次遅延させる２×Ｎ×Ｍ−１個（この実施例１では１１個）の遅延部である。
【００４２】
１２１-1〜１２１-12は、前記減算器１１５から出力されるＰＷＭ指令信号と、前記三角波生成部１１９で生成された三角波信号および遅延部１２０-1〜１２０-11により各々遅延された三角波信号とを各々比較し、前記三角波信号がＰＷＭ指令信号よりも小のときゲートＯＮ信号を、三角波信号がＰＷＭ指令信号よりも大のときゲートＯＦＦ信号を各々出力する２×Ｎ×Ｍ個（この実施例１では１２個）の比較器である。
【００４３】
上記構成において、単相インバータの出力電流周波数の半サイクルをトリガとし、半サイクル毎にｋ個（ｋは３以上の奇数の高調波次数）出力するクロックを用い、比較器１２１-1〜１２１-12においては、三角波生成部１１９から出力される三角波信号を遅延部１２０-1〜１２０-11で順次（Ｔ×ｋ）／２クロックずつ遅延させた信号と、減算器１１５から出力されるＰＷＭ指令信号とを各々比較しているので、比較器１２１-1〜１２１-12から出力されるゲート指令信号は順次ｋクロックずつ遅延する。
【００４４】
すなわち、各比較器１２１-1〜１２１-12から出力されるゲート指令信号は次のとおりである。
【００４５】
まず比較器１２１-1からは、２×２（＝直列数Ｍ）×３（＝並列数Ｎ）×ｋクロックを１周期とし、２×３（＝並列数Ｎ）×１（＝直列数Ｍ−１）×ｋ＋１クロックの期間ＯＮ信号を出力し、{２×２（＝直列数Ｍ）×３（＝並列数Ｎ）×ｋ}−{２×３（＝並列数Ｎ）×１（＝直列数Ｍ−１）×ｋ＋１}クロックの期間ＯＦＦ信号を出力するスイッチング素子Ｕ１１，Ｙ１１用ゲート指令信号Ｕ１１_gate／Ｙ１１_gateが出力される。
【００４６】
尚、図２ではゲート指令信号Ｕ１１_gate／Ｙ１１_gateを単に「Ｕ１１／Ｙ１１」と表記しており、他のゲート指令信号についても同様に表記している。
【００４７】
比較器１２１-2からは、前記ゲート指令信号Ｕ１１_gate／Ｙ１１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１１，Ｖ１１用ゲート指令信号Ｘ１１_gate／Ｖ１１_gateが出力される。
【００４８】
比較器１２１-3からは、前記ゲート指令信号Ｘ１１_gate／Ｖ１１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２１，Ｙ２１用ゲート指令信号Ｕ２１_gate／Ｙ２１_gateが出力される。
【００４９】
比較器１２１-4からは、前記ゲート指令信号Ｕ２１_gate／Ｙ２１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２１，Ｖ２１用ゲート指令信号Ｘ２１_gate／Ｖ２１_gateが出力される。
【００５０】
比較器１２１-5からは、前記ゲート指令信号Ｘ２１_gate／Ｖ２１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ３１，Ｙ３１用ゲート指令信号Ｕ３１_gate／Ｙ３１_gateが出力される。
【００５１】
比較器１２１-6からは、前記ゲート指令信号Ｕ３１_gate／Ｙ３１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ３１，Ｖ３１用ゲート指令信号Ｘ３１_gate／Ｖ３１_gateが出力される。
【００５２】
比較器１２１-7からは、前記ゲート指令信号Ｘ３１_gate／Ｖ３１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ１２，Ｙ１２用ゲート指令信号Ｕ１２_gate／Ｙ１２_gateが出力される。
【００５３】
比較器１２１-8からは、前記ゲート指令信号Ｕ１２_gate／Ｙ１２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１２，Ｖ１２用ゲート指令信号Ｘ１２_gate／Ｖ１２_gateが出力される。
【００５４】
比較器１２１-9からは、前記ゲート指令信号Ｘ１２_gate／Ｖ１２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２２，Ｙ２２用ゲート指令信号Ｕ２２_gate／Ｙ２２_gateが出力される。
【００５５】
比較器１２１-10からは、前記ゲート指令信号Ｕ２２_gate／Ｙ２２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２２，Ｖ２２用ゲート指令信号Ｘ２２_gate／Ｖ２２_gateが出力される。
【００５６】
比較器１２１-11からは、前記ゲート指令信号Ｘ２２_gate／Ｖ２２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ３２，Ｙ３２用ゲート指令信号Ｕ３２_gate／Ｙ３２_gateが出力される。
【００５７】
比較器１２１-12からは、前記ゲート指令信号Ｕ３２_gate／Ｙ３２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ３２，Ｖ３２用ゲート指令信号Ｘ３２_gate／Ｖ３２_gateが出力される。
【００５８】
図１の単相インバータにおける各アームのスイッチ群回路の直列数Ｍを２、並列数Ｎを３とした場合の各スイッチング素子は、前記作成された図２の各ゲート指令信号Ｕ１１_gate／Ｙ１１_gate…Ｘ３２_gate／Ｖ３２_gateによって、１周期（２＊Ｍ＊Ｎ＊ｋクロック）内のパターンの繰り返しによりＯＮ，ＯＦＦ制御される。
【００５９】
以上のように図２の制御ブロックによれば、ｋに奇数の値を入力することで、単相インバータのスイッチング素子の直列数Ｍを２、並列数Ｎを３とした時分割運転におけるｋ次高調波スイッチングパターンを生成することができる。
【００６０】
このｋ次高調波スイッチングパターンにより制御することによって、電流ゼロクロス近辺でのソフト遮断が実現され、電流遮断は生じない。
【００６１】
すなわち、図１の単相インバータの正相、負相の各スイッチング素子のＯＮ，ＯＦＦタイミングと負荷電流の関係を示す図８において、正相出力区間を１、その前後を１ａ，１ｂとすると、１ｂは負相出力素子のダイオード導通区間であり、正相出力素子がＯＦＦ動作しても電流遮断とならない。図８の負相出力区間を２、その前後を２ａ，２ｂとすると、１ｂから２ａの間に正相出力素子をＯＦＦ、負相出力素子をＯＮとすれば良いので、デッドタイムを長くとることができ、素子の特性バラツキを広く許容できる。
【００６２】
電流遮断が生じないので、出力電圧を上げても損失が増えず、また出力周波数に依存した出力の制約は生じない。
【００６３】
また高調波演算部１１１を設けているので、連続的に高調波指令ｋを変更することができ、装置出力インピーダンスをオートマッチングさせることができる。例えば高調波次数ｋが大きくなるほど１サイクルにおけるスイッチング素子のＯＮ期間は小さくなり、出力電力が下るので、等価的に共振負荷回路のインピーダンスを調整することができる。
【実施例２】
【００６４】
図３は本実施例２による単相インバータ部の構成を表し、例えば図９の交直変換装置１０（共振負荷用電力変換装置）に適用される単相インバータを示している。
【００６５】
図３の単相インバータの直流入力部は直流リンク電圧入力部Ｖｄｃに接続され、各アームは直列数Ｍが２、並列数Ｎが２以上のスイッチング素子（例えばＩＧＢＴ）を備えたスイッチ群回路２００Ｕ，２００Ｖ，２００Ｘ，２００Ｙが各々接続され、スイッチ群回路２００Ｕおよび２００Ｘの共通接続点とスイッチ群回路２００Ｖおよび２００Ｙの共通接続点の間には、矩形波の出力電圧Ｖｏｕｔが出力されるように構成されている。
【００６６】
単相インバータの一方の相の上アームのスイッチ群回路２００Ｕは、Ｕ１１およびＵ１２の２個のスイッチング素子が直列接続された第１の直列体と、Ｕ２１およびＵ２２の２個のスイッチング素子が直列接続された第２の直列体と、Ｕｎ１およびＵｎ２の２個のスイッチング素子が直列接続された第ｎの直列体とを有し、前記第１の直列体から第ｎの直列体までのｎ個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成されている。
【００６７】
前記単相インバータの一方の相の下アームのスイッチ群回路２００Ｘは、Ｘ１１およびＸ１２の２個のスイッチング素子が直列接続された第１の直列体と、Ｘ２１およびＸ２２の２個のスイッチング素子が直列接続された第２の直列体と、Ｘｎ１およびＸｎ２の２個のスイッチング素子が直列接続された第ｎの直列体とを有し、前記第１の直列体から第ｎの直列体までのｎ個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成されている。
【００６８】
前記単相インバータの他方の相の上アームのスイッチ群回路２００Ｖは、Ｖ１１およびＶ１２の２個のスイッチング素子が直列接続された第１の直列体と、Ｖ２１およびＶ２２の２個のスイッチング素子が直列接続された第２の直列体と、Ｖｎ１およびＶｎ２の２個のスイッチング素子が直列接続された第ｎの直列体とを有し、前記第１の直列体から第ｎの直列体までのｎ個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成されている。
【００６９】
前記単相インバータの他方の相の下アームのスイッチ群回路２００Ｙは、Ｙ１１およびＹ１２の２個のスイッチング素子が直列接続された第１の直列体と、Ｙ２１およびＹ２２の２個のスイッチング素子が直列接続された第２の直列体と、Ｙｎ１およびＹｎ２の２個のスイッチング素子が直列接続された第ｎの直列体とを有し、前記第１の直列体から第ｎの直列体までのｎ個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成されている。
【００７０】
前記の各直列体は、２個のスイッチング素子の直列体を１つのモジュールで構成したものであり、直列体の２個のスイッチング素子同士はモジュール内部で接続されている。
【００７１】
上記のように図３の単相インバータによれば、スイッチ群回路のスイッチング素子が直並列接続であるため、直流リンク電圧入力部Ｖｄｃと上、下アームそれぞれのスイッチング素子の直流入力側端子との間、および矩形波電圧出力部Ｖｏｕｔと上、下アームそれぞれのスイッチング素子の出力側端子との間に接続される主回路導体数をスイッチング素子数（Ｍ×Ｎ）よりも少なくすることができる。そして、スイッチング素子が直並列接続であるため、スイッチング素子数（Ｍ×Ｎ）に比例して主回路導体の配設スペースが拡大されることはなく、主回路導体の経路長のばらつきに基づくインピーダンスのばらつきを低減できる。
【００７２】
図３の単相インバータを制御する制御部は、時分割運転によりｋ次高調波スイッチングを行う図４に示す制御ブロックを有している。図４の制御ブロックは、図３に示す直列数Ｍ＝２、並列数Ｎ＝２以上の場合に、前記単相インバータの出力電流周波数の半サイクルをトリガとし、半サイクル毎にｋ個（ｋは３以上の奇数の高調波次数）出力するクロックを用い、２＊Ｎ＊Ｍ＊ｋ＝４Ｎｋクロックで１周期とし、ＯＮ信号を２＊Ｎ＊（Ｍ−１）＊ｋ＋１＝２Ｎｋ＋１クロック、ＯＦＦ信号を（２＊Ｎ＊Ｍ＊ｋ）−{２＊Ｎ＊（Ｍ−１）＊ｋ）＋１}＝２Ｎｋ−１クロックとした、各スイッチング素子のゲート指令信号を生成する。
【００７３】
図４において図２と同一部分は同一符号をもって示している。図４において図２と異なる点は、三角波生成部１１９で生成された三角波信号を（Ｔ×ｋ）／２クロックずつ順次遅延させる遅延部１２０の設置個数を４Ｎ−１個とし、比較器１２１の設置個数を４Ｎ個とした点にあり、その他の部分は図２と同一に構成されている。図４の各比較器１２１…から出力されるゲート指令信号は次のとおりである。
【００７４】
すなわち、４Ｎｋクロックを１周期とし、２Ｎｋ＋１クロックの期間ＯＮ信号を出力し、２Ｎｋ−１クロックの期間ＯＦＦ信号を出力するスイッチング素子Ｕ１１，Ｙ１１用ゲート指令信号Ｕ１１_gate／Ｙ１１_gateと（尚、図４ではゲート指令信号Ｕ１１_gate／Ｙ１１_gateを単に「Ｕ１１／Ｙ１１」と表記しており、他のゲート指令信号についても同様に表記している）、
前記ゲート指令信号Ｕ１１_gate／Ｙ１１_gateよりもｋクロック遅延し、当該指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１１，Ｖ１１用ゲート指令信号Ｘ１１_gate／Ｖ１１_gateと、
前記ゲート指令信号Ｘ１１_gate／Ｖ１１_gateよりもｋクロック遅延し、当該指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２１，Ｙ２１用ゲート指令信号Ｕ２１_gate／Ｙ２１_gateと、
前記ゲート指令信号Ｕ２１_gate／Ｙ２１_gateよりもｋクロック遅延し、当該指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２１，Ｖ２１用ゲート指令信号Ｘ２１_gate／Ｖ２１_gateと、
・
・
・
ゲート指令信号Ｘ（ｎ−１）１_gate／Ｖ（ｎ−１）１_gateよりもｋクロック遅延し、当該指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕｎ１，Ｙｎ１用ゲート指令信号Ｕｎ１_gate／Ｙｎ１_gateと、
前記ゲート指令信号Ｕｎ１_gate／Ｙｎ１_gateよりもｋクロック遅延し、当該指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘｎ１，Ｖｎ１用ゲート指令信号Ｘｎ１_gate／Ｖｎ１_gateと、
前記ゲート指令信号Ｘｎ１_gate／Ｖｎ１_gateよりもｋクロック遅延し、当該指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ１２，Ｙ１２用ゲート指令信号Ｕ１２_gate／Ｙ１２_gateと、
前記ゲート指令信号Ｕ１２_gate／Ｙ１２_gateよりもｋクロック遅延し、当該指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１２，Ｖ１２用ゲート指令信号Ｘ１２_gate／Ｖ１２_gateと、
前記ゲート指令信号Ｘ１２_gate／Ｖ１２_gateよりもｋクロック遅延し、当該指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２２，Ｙ２２用ゲート指令信号Ｕ２２_gate／Ｙ２２_gateと、
前記ゲート指令信号Ｕ２２_gate／Ｙ２２_gateよりもｋクロック遅延し、当該指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２２，Ｖ２２用ゲート指令信号Ｘ２２_gate／Ｖ２２_gateと、
・
・
・
ゲート指令信号Ｘ（ｎ−１）２_gate／Ｖ（ｎ−１）２_gateよりもｋクロック遅延し、当該指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕｎ２，Ｙｎ２用ゲート指令信号Ｕｎ２_gate／Ｙｎ２_gateと、
前記ゲート指令信号Ｕｎ２_gate／Ｙｎ２_gateよりもｋクロック遅延し、当該指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘｎ２，Ｖｎ２用ゲート指令信号Ｘｎ２_gate／Ｖｎ２_gateと、を各々出力する。
【００７５】
図３の単相インバータにおける各アームのスイッチ群回路の直列数Ｍを２、並列数をＮとした場合の各スイッチング素子は、前記作成された図４の各ゲート指令信号Ｕ１１_gate／Ｙ１１_gate…Ｘｎ２_gate／Ｖｎ２_gateによって、１周期（２＊Ｍ＊Ｎ＊ｋクロック）内のパターンの繰り返しによりＯＮ，ＯＦＦ制御される。
【００７６】
以上のように図４の制御ブロックによれば、ｋに奇数の値を入力することで、単相インバータのスイッチング素子の直列数Ｍ＝２、並列数Ｎ（＝２以上）とした時分割運転におけるｋ次高調波スイッチングパターンを生成することができる。
【００７７】
このｋ次高調波スイッチングパターンにより制御することによって、実施例１の場合と同様に電流ゼロクロス近辺でのソフト遮断が実現され、電流遮断は生じない。
【００７８】
また、スイッチング素子の直列数がＭ、並列数がＮ（２以上）、高調波指令をｋとするとＰＷＭ指令の関係式は次の（１）式となる。
【００７９】
ＰＷＭ指令＝２（Ｍ−１）・Ｎｋ＋１−{２ＭＮＫ−（２（Ｍ−１）・ＮＫ＋１）}＝２（Ｍ−１）・Ｎｋ＋２（Ｍ−１）・Ｎｋ−２ＭＮＫ＋２＝４（Ｍ−１）Ｎｋ−２ＭＮｋ＋２…（１）
上記（１）式のＭが２であればＰＷＭ指令値は必ず２となり、連続的な高調波指令（ｋ）の切り替えが可能な制御モデルを生成できる。
【００８０】
このため、実施例１の場合と同様に、連続的に高調波指令ｋを変更することができ、装置出力インピーダンスをオートマッチングさせることができる。例えば高調波次数ｋが大きくなるほど１サイクルにおけるスイッチング素子のＯＮ期間は小さくなり、出力電力が下るので、等価的に共振負荷回路のインピーダンスを調整することができる。
【実施例３】
【００８１】
図５は本実施例３による単相インバータ部の構成を表し、例えば図９の交直変換装置１０（共振負荷用電力変換装置）に適用される単相インバータを示している。
【００８２】
図５の単相インバータの直流入力部は直流リンク電圧入力部Ｖｄｃに接続され、各アームは直列数Ｍが２、並列数Ｎが２以上のスイッチング素子（例えばＩＧＢＴ）を備えたスイッチ群回路３００Ｕ，３００Ｖ，３００Ｘ，３００Ｙが各々接続され、スイッチ群回路３００Ｕおよび３００Ｘの共通接続点とスイッチ群回路３００Ｖおよび３００Ｙの共通接続点の間には、矩形波の出力電圧Ｖｏｕｔが出力されるように構成されている。
【００８３】
単相インバータの一方の相の上アームのスイッチ群回路３００Ｕは、Ｕ１１、Ｕ１２…Ｕ１ｍのｍ個のスイッチング素子が直列接続された第１の直列体と、Ｕ２１、Ｕ２２…Ｕ２ｍのｍ個のスイッチング素子が直列接続された第２の直列体と、Ｕｎ１、Ｕｎ２…Ｕｎｍのｍ個のスイッチング素子が直列接続された第ｎの直列体とを有し、前記第１の直列体から第ｎの直列体までのｎ個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成されている。
【００８４】
前記単相インバータの一方の相の下アームのスイッチ群回路３００Ｘは、Ｘ１１、Ｘ１２…Ｘ１ｍのｍ個のスイッチング素子が直列接続された第１の直列体と、Ｘ２１、Ｘ２２…Ｘ２ｍのｍ個のスイッチング素子が直列接続された第２の直列体と、Ｘｎ１、Ｘｎ２…Ｘｎｍのｍ個のスイッチング素子が直列接続された第ｎの直列体とを有し、前記第１の直列体から第ｎの直列体までのｎ個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成されている。
【００８５】
前記単相インバータの他方の相の上アームのスイッチ群回路３００Ｖは、Ｖ１１、Ｖ１２…Ｖ１ｍのｍ個のスイッチング素子が直列接続された第１の直列体と、Ｖ２１、Ｖ２２…Ｖ２ｍのｍ個のスイッチング素子が直列接続された第２の直列体と、Ｖｎ１、Ｖｎ２…Ｖｎｍのｍ個のスイッチング素子が直列接続された第ｎの直列体とを有し、前記第１の直列体から第ｎの直列体までのｎ個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成されている。
【００８６】
前記単相インバータの他方の相の下アームのスイッチ群回路３００Ｙは、Ｙ１１、Ｙ１２…Ｙ１ｍのｍ個のスイッチング素子が直列接続された第１の直列体と、Ｙ２１、Ｙ２２…Ｙ２ｍのｍ個のスイッチング素子が直列接続された第２の直列体と、Ｙｎ１、Ｙｎ２…Ｙｎｍのｍ個のスイッチング素子が直列接続された第ｎの直列体とを有し、前記第１の直列体から第ｎの直列体までのｎ個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成されている。
【００８７】
前記の各直列体は、ｍ個のスイッチング素子の直列体を１つのモジュールで構成したものであり、直列体のｍ個のスイッチング素子同士はモジュール内部で接続されている。
【００８８】
上記のように図５の単相インバータによれば、スイッチ群回路のスイッチング素子が直並列接続であるため、直流リンク電圧入力部Ｖｄｃと上、下アームそれぞれのスイッチング素子の直流入力側端子との間、および矩形波電圧出力部Ｖｏｕｔと上、下アームそれぞれのスイッチング素子の出力側端子との間に接続される主回路導体数をスイッチング素子数（Ｍ×Ｎ）よりも少なくすることができる。そして、スイッチング素子が直並列接続であるため、スイッチング素子数（Ｍ×Ｎ）に比例して主回路導体の配設スペースが拡大されることはなく、主回路導体の経路長のばらつきに基づくインピーダンスのばらつきを低減できる。
【００８９】
図５の単相インバータを制御する制御部は、時分割運転によりｋ次高調波スイッチングを行う図６に示す制御ブロックを有している。図６の制御ブロックは、図５に示す直列数Ｍ＝３以上、並列数Ｎ＝２以上の場合に、前記単相インバータの出力電流周波数の半サイクルをトリガとし、半サイクル毎にｋ個（ｋは３以上の奇数の高調波次数）出力するクロックを用い、２＊Ｍ＊Ｎ＊ｋクロックで１周期とし、ＯＮ信号を２＊（Ｍ−１）＊Ｎ＊ｋ＋１クロックとし、ＯＦＦ信号を（２＊Ｍ＊Ｎ＊ｋ）−{２＊（Ｍ−１）＊Ｎ＊ｋ＋１}クロックとした、各スイッチング素子のゲート指令信号を生成する。
【００９０】
図６において図４と同一部分は同一符号をもって示している。図６において図４と異なる点は、三角波生成部１１９で生成された三角波信号を（Ｔ×ｋ）／２クロックずつ順次遅延させる遅延部１２０の設置個数を２×Ｎ×Ｍ−１個とし、比較器１２１の設置個数を２×Ｎ×Ｍ個とし、前記高調波指令演算部１１１を除去し、これに代えて固定の高調波指令ｋを設定する設定部（図示省略）を設けた点にあり、その他の部分は図４と同一に構成されている。
【００９１】
図６の制御ブロックにより生成される信号生成パターンの一例を図７に示す。図７は、３直列（Ｍ＝３）、６並列（Ｎ＝６）、３次高調波スイッチング（ｋ＝３）の場合を想定して、１周期を２＊Ｍ＊Ｎ＊ｋ＝１０８クロック、ＯＮ信号を２＊（Ｍ−１）＊Ｎ＊ｋ＋１＝７３クロック、ＯＦＦ信号を（２＊Ｍ＊Ｎ＊ｋ）−{２＊（Ｍ−１）＊Ｎ＊ｋ＋１}＝３５クロックの信号生成パターンを示す。
【００９２】
図６の各比較器１２１…から出力されるゲート指令信号は次のとおりである。
【００９３】
すなわち、２＊Ｍ＊Ｎ＊ｋクロックを１周期とし、２＊（Ｍ−１）＊Ｎ＊ｋ＋１クロックの期間ＯＮ信号を出力し、（２＊Ｍ＊Ｎ＊ｋ）−{２＊（Ｍ−１）＊Ｎ＊ｋ＋１}クロックの期間ＯＦＦ信号を出力するスイッチング素子Ｕ１１，Ｙ１１用ゲート指令信号Ｕ１１_gate／Ｙ１１_gateと（尚、図６、図７ではゲート指令信号Ｕ１１_gate／Ｙ１１_gateを単に「Ｕ１１／Ｙ１１」と表記しており、他のゲート指令信号についても同様に表記している）、
前記ゲート指令信号Ｕ１１_gate／Ｙ１１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１１，Ｖ１１用ゲート指令信号Ｘ１１_gate／Ｖ１１_gateと、
前記ゲート指令信号Ｘ１１_gate／Ｖ１１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２１，Ｙ２１用ゲート指令信号Ｕ２１_gate／Ｙ２１_gateと、
前記ゲート指令信号Ｕ２１_gate／Ｙ２１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２１，Ｖ２１用ゲート指令信号Ｘ２１_gate／Ｖ２１_gateと、
・
・
・
スイッチング素子Ｘ（ｎ−１）１，Ｖ（ｎ−１）１用ゲート指令信号Ｘ（ｎ−１）１_gate／Ｖ（ｎ−１）１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕｎ１，Ｙｎ１用ゲート指令信号Ｕｎ１_gate／Ｙｎ１_gateと、
前記ゲート指令信号Ｕｎ１_gate／Ｙｎ１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘｎ１，Ｖｎ１用ゲート指令信号Ｘｎ１_gate／Ｖｎ１_gateと、
前記ゲート指令信号Ｘｎ１_gate／Ｖｎ１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ１２，Ｙ１２用ゲート指令信号Ｕ１２_gate／Ｙ１２_gateと、
前記ゲート指令信号Ｕ１２_gate／Ｙ１２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１２，Ｖ１２用ゲート指令信号Ｘ１２_gate／Ｖ１２_gateと、
前記ゲート指令信号Ｘ１２_gate／Ｖ１２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２２，Ｙ２２用ゲート指令信号Ｕ２２_gate／Ｙ２２_gateと、
前記ゲート指令信号Ｕ２２_gate／Ｙ２２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２２，Ｖ２２用ゲート指令信号Ｘ２２_gate／Ｖ２２_gateと、
・
・
・
スイッチング素子Ｘ（ｎ−１）２，Ｖ（ｎ−１）２用ゲート指令信号Ｘ（ｎ−１）２_gate／Ｖ（ｎ−１）２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕｎ２，Ｙｎ２用ゲート指令信号Ｕｎ２_gate／Ｙｎ２_gateと、
前記ゲート指令信号Ｕｎ２_gate／Ｙｎ２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘｎ２，Ｖｎ２用ゲート指令信号Ｘｎ２_gate／Ｖｎ２_gateと、
・
・
・
スイッチング素子Ｘ１（ｍ−１），Ｖ１（ｍ−１）用ゲート指令信号Ｘ１（ｍ−１）_gate／Ｖ１（ｍ−１）_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ１ｍ，Ｙ１ｍ用ゲート指令信号Ｕ１ｍ_gate／Ｙ１ｍ_gateと、
前記ゲート指令信号Ｕ１ｍ_gate／Ｙ１ｍ_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１ｍ，Ｖ１ｍ用ゲート指令信号Ｘ１ｍ_gate／Ｖ１ｍ_gateと、
前記ゲート指令信号Ｘ１ｍ_gate／Ｖ１ｍ_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２ｍ，Ｙ２ｍ用ゲート指令信号Ｕ２ｍ_gate／Ｙ２ｍ_gateと、
前記ゲート指令信号Ｕ２ｍ_gate／Ｙ２ｍ_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２ｍ，Ｖ２ｍ用ゲート指令信号Ｘ２ｍ_gate／Ｖ２ｍ_gateと、
・
・
・
スイッチング素子Ｘ（ｎ−１）ｍ，Ｖ（ｎ−１）ｍ用ゲート指令信号Ｘ（ｎ−１）ｍ_gate／Ｖ（ｎ−１）ｍ_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕｎｍ，Ｙｎｍ用ゲート指令信号Ｕｎｍ_gate／Ｙｎｍ_gateと、
前記ゲート指令信号Ｕｎｍ_gate／Ｙｎｍ_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘｎｍ，Ｖｎｍ用ゲート指令信号Ｘｎｍ_gate／Ｖｎｍ_gateと、を各々出力する。
【００９４】
図５の単相インバータにおける各アームのスイッチ群回路の直列数Ｍを３、並列数Ｎを６、高調波次数ｋを３とした場合の各スイッチング素子は、前記作成された図６の各ゲート指令信号Ｕ１１_gate／Ｙ１１_gate…Ｘｎｍ_gate／Ｖｎｍ_gateによって、１周期（２＊Ｍ＊Ｎ＊ｋクロック）内のパターンの繰り返しによりＯＮ，ＯＦＦ制御される。
【００９５】
以上のように図６の制御ブロックによれば、ｋに奇数の値を入力することで、単相インバータのスイッチング素子の直列数をＭ、並列数をＮとした時分割運転におけるｋ次高調波スイッチングパターンを生成することができる。
【００９６】
このｋ次高調波スイッチングパターンにより制御することによって、実施例１、実施例２の場合と同様に電流ゼロクロス近辺でのソフト遮断が実現され、電流遮断は生じない。
【００９７】
また、実施例２で述べたＰＷＭ指令の関係式（１）から、Ｍが２でないと高調波指令の切り替えはできないが、本実施例３によれば、単相インバータのスイッチング素子の直列数Ｍが３以上、並列数Ｎが２以上であるときに、固定の高調波指令ｋに応じた制御モデルを生成することができる。
【符号の説明】
【００９８】
１０…交直変換装置
１１…直流電圧源
１２…共振負荷
１００Ｕ，１００Ｖ，１００Ｘ，１００Ｙ，２００Ｕ，２００Ｖ，２００Ｘ，２００Ｙ，３００Ｕ，３００Ｖ，３００Ｘ，３００Ｙ…スイッチ群回路
１１１…高調波指令演算部
１１２…キャリア上限演算部
１１３…ＯＮ信号クロック数演算部
１１４，１１５…減算器
１１６…周期演算部
１１７…除算器
１１８…乗算器
１１９…三角波生成部
１２０、１２０-1〜１２０-11…遅延部
１２１、１２１-1〜１２１-12…比較器
Ｕ１１〜Ｕ１ｍ，Ｕ２１〜Ｕ２ｍ，…Ｕｎ１〜Ｕｎｍ，Ｖ１１〜Ｖ１ｍ，Ｖ２１〜Ｖ２ｍ，…Ｖｎ１〜Ｖｎｍ，Ｘ１１〜Ｘ１ｍ，Ｘ２１〜Ｘ２ｍ，…Ｘｎ１〜Ｘｎｍ，Ｙ１１〜Ｙ１ｍ，Ｙ２１〜Ｙ２ｍ，…Ｙｎ１〜Ｙｎｍ…スイッチング素子
【図１】
2020124070.tif 000003
【図２】
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【図３】
2020124070.tif 000005
【図４】
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【図５】
2020124070.tif 000007
【図６】
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【図７】
2020124070.tif 000009
【図８】
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【図９】
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【図１０】
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