(57)【要約】【課題】入出力バッファの制御信号に関する配線使用量を減少させて半導体装置内の配線が可能になること。【解決手段】制御回路と、複数の入出力バッファと、入出力バッファ制御信号と、複数の入出力バッファ制御信号保持回路と、複数の入出力バッファ制御信号選択回路と、複数の入出力バッファ制御信号保持回路と、入出力バッファ制御信号伝送回路と、を有する半導体装置であって、複数の入出力バッファ制御信号保持回路と複数の入出力バッファ制御信号選択回路を入出力バッファに近接配置し、入出力バッファ制御信号伝送回路は、複数の入出力バッファ制御信号保持回路に沿って配置し、かつ、制御回路から発行されたアドレス信号と入出力バッファ制御信号を入出力バッファ制御信号選択回路へ伝送し、入出力バッファ制御信号選択回路は、アドレス信号に基づいて入出力バッファ制御信号を入出力バッファ制御信号保持回路へ書き込むことを特徴とする。【選択図】図１
2020087056.tif 000002
【特許請求の範囲】
【請求項１】
制御回路と、
複数の入出力バッファと、
前記複数の入出力バッファを制御する入出力バッファ制御信号と、
前記複数の入出力バッファ制御信号を保持する複数の入出力バッファ制御信号保持回路と
複数の入出力バッファ制御信号選択回路と、
前記複数の入出力バッファ制御信号保持回路と前記入出力バッファ制御信号選択回路を介し接続される入出力バッファ制御信号伝送回路と、
を有する半導体装置であって、
前記複数の入出力バッファを物理配置し、
前記複数の入出力バッファを制御する前記複数の入出力バッファ制御信号保持回路と前記複数の入出力バッファ制御信号選択回路を入出力バッファに近接配置し、
前記入出力バッファ制御信号伝送回路は、前記複数の入出力バッファ制御信号保持回路に沿って配置し、
前記入出力バッファ制御信号伝送回路は、前記制御回路から発行されたアドレス信号と前記入出力バッファ制御信号を前記入出力バッファ制御信号選択回路へ伝送し、前記入出力バッファ制御信号選択回路は、アドレス信号に基づいて前記入出力バッファ制御信号を前記入出力バッファ制御信号保持回路へ書き込むことを特徴とする入出力バッファ制御回路。
【請求項２】
前記入出力バッファ制御信号伝送回路は、複数のフリップフロップを多段接続したシフトレジスタで構成され、シフトレジスタの初段は前記制御回路に接続されることを特徴とする請求項１に記載の入出力バッファ制御回路。
【請求項３】
前記入出力バッファ制御信号伝送回路は、伝送する周波数に応じたシフトレジスタの段数構成とすることを特徴とする請求項１又は２に記載の入出力バッファ制御回路。
【請求項４】
前記入出力バッファ制御信号選択回路は、伝送されたアドレス信号が入出力バッファ制御信号選択回路に割り当てられたアドレスと一致しているか否かを判別するアドレス判定部と、アドレスが一致していた場合、入出力バッファ制御信号保持回路へ前記入出力バッファ制御信号の書き込みを許可するデータセレクト回路から構成されることを特徴とする請求項１乃至３の何れか一項に記載の入出力バッファ制御回路。
【請求項５】
前記アドレス判定回路部は前記入出力バッファ制御信号伝送回路を構成するシフトレジスタの段数と同数存在することを特徴とする請求項４に記載の入出力バッファ制御回路。
【請求項６】
前記制御回路と前記入出力バッファ制御信号伝送回路との間にアドレス信号と前記入出力バッファ制御信号をシリアル変換するシリアル変換回路を備えることを特徴とする請求項１乃至５の何れか一項に記載の入出力バッファ制御回路。
【請求項７】
前記入出力バッファ制御信号伝送回路を構成するシフトレジスタの終段は前記制御回路に接続されることを特徴とする請求項１乃至６の何れか一項に記載の入出力バッファ制御回路。
【請求項８】
前記制御回路は、書き込み制御か読み出し制御かを区別する読み書き方向信号をも発行し、前記入出力バッファ制御信号選択回路は、読み出し制御の場合は、アドレス信号に基づいて前記入出力バッファ制御信号保持回路に書き込まれた前記入出力バッファ制御信号を読みだすことを特徴とする請求項７記載の入出力バッファ制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入出力バッファ制御回路に関して、特に配線使用量を削減するものに関する。
【背景技術】
【０００２】
従来、ＩＯバッファとも呼ばれる入出力バッファは、半導体装置の入力および出力の端子に対して実装される。入出力バッファは半導体装置内外の電圧差分に対応するレベルシフタ機能を有する以外に、出力信号の駆動能力を可変に出来るといったような種々の機能を有する。１つの半導体装置には数百の端子が存在し、端子それぞれに入出力バッファが実装される。入出力バッファには、入出力バッファを通過して半導体装置内外とデータ信号をやり取りする信号以外に、各種機能を制御するための入出力バッファ制御信号が接続される。
【０００３】
図８を用いて、半導体装置と入出力バッファと入出力バッファの制御信号について説明する。半導体装置０００の外周に入出力バッファ００１が配置される。入出力バッファ００１には入出力バッファ制御信号００３がＮｂｉｔの幅を持って接続され、入出力バッファ制御信号００３の値に応じて入出力バッファ００１の各種機能が制御される。制御される機能としては、例えば、出力信号の駆動能力変更や入出力バッファの入力もしくは出力の方向切換などがある。
【０００４】
入出力バッファ制御信号００３は、入出力バッファ制御信号保持部００２から出力される。入出力バッファ制御信号保持部００２には、制御部００４からの制御によって、制御バス００５を介して、書き込み制御が行われる。
【０００５】
図８では、１つの入出力バッファ００１に対する入出力バッファ制御信号００３を図示したが、実際には全ての入出力バッファ００１に対する入出力バッファ制御信号００３が必要となる。入出力バッファ００１が半導体装置０００の外周に位置するため、入出力バッファ００１との接続性を考慮すると、入出力バッファ制御信号保持部００２は半導体装置０００の中央部に配置することが好ましい。
【０００６】
しかしながら、入出力バッファ制御信号保持部００２が半導体装置０００の中央部に配置されることで、入出力バッファ制御信号００３が半導体装置０００の中央部から半導体装置０００の外周へと放射状に配線することになり、配線使用量を著しく消費することになる。配線使用量によっては半導体装置０００で配線することが出来なくなることがある。
【０００７】
ＩＯ制御に関する提案としては、低電力でかつ回路面積を抑えた提案が、特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−５４５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献１には、入出力バッファを通過するデータ信号自体に関する記載しかなく、入出力バッファの機能を制御する制御信号の配線使用量削減に関する記載がない。
【００１０】
そこで本発明では、入出力バッファの制御信号に関する配線使用量を減少させて半導体装置内の配線が可能になることを目的とする。
【課題を解決するための手段】
【００１１】
上記の目的を達成するために、本発明に係る入出力バッファ制御回路は、
制御回路と、複数の入出力バッファと、前記複数の入出力バッファを制御する入出力バッファ制御信号と、前記複数の入出力バッファ制御信号を保持する複数の入出力バッファ制御信号保持回路と、複数の入出力バッファ制御信号選択回路と、前記複数の入出力バッファ制御信号保持回路と、前記入出力バッファ制御信号選択回路を介し接続される入出力バッファ制御信号伝送回路と、を有する半導体装置であって、前記複数の入出力バッファを物理配置し、前記複数の入出力バッファを制御する前記複数の入出力バッファ制御信号保持回路と前記複数の入出力バッファ制御信号選択回路を入出力バッファに近接配置し、前記入出力バッファ制御信号伝送回路は、前記複数の入出力バッファ制御信号保持回路に沿って配置し、前記入出力バッファ制御信号伝送回路は、前記制御回路から発行されたアドレス信号と前記入出力バッファ制御信号を前記入出力バッファ制御信号選択回路へ伝送し、前記入出力バッファ制御信号選択回路は、アドレス信号に基づいて前記入出力バッファ制御信号を前記入出力バッファ制御信号保持回路へ書き込むことを特徴とする。
【発明の効果】
【００１２】
本発明に係る入出力バッファ制御回路によれば、入出力バッファの制御信号に関する配線使用量を減少させて半導体装置内の配線が可能になる。
【図面の簡単な説明】
【００１３】
【図１】実施例１における構成図である。
【図２】実施例１における回路図である。
【図３】実施例１におけるタイムチャートである。
【図４】実施例２における構成図である。
【図５】実施例２における回路図である。
【図６】実施例２における書き込み制御時のタイムチャートである。
【図７】実施例２における読み出し制御時のタイムチャートである。
【図８】本発明の背景を説明する図である。
【発明を実施するための形態】
【００１４】
以下に、本発明の実施例について図面を参照しながら説明する。
【００１５】
＜実施例１＞
以下に、本発明の実施例１の構成を示す。図１を用いて入出力バッファ制御回路の構成を説明する。
【００１６】
１０４は制御部であり、後述するライトアドレス信号（ＷｒＡｄｄｒ）、ライトデータ信号（ＷｒＤａｔａ）、チップセレクト信号（ＣＳ）を発行する。１０２は入出力バッファ制御信号中継部１０２であり、制御部１０４と制御バス１０５を介して接続され、制御部１０４から発行された各種信号のプロトコルの変換を行う。１０６は入出力バッファ制御信号伝送部であり複数のフリップフロップを多段接続したシフトレジスタで構成され、シフトレジスタの初段は入出力バッファ制御信号中継部１０２と接続される。
【００１７】
１０７は入出力バッファ制御信号保持部であり、入出力バッファ制御信号伝送部１０６内のＷｒＤａｔａを保持するフリップフロップと同数のフリップフロップから成り、各フリップフロップは入出力バッファ制御信号選択部１０８を介して入出力伝送部１０６の各フリップフロップと接続される。１０１は入出力バッファであり、半導体装置１００の外周に配置され、入出力バッファ制御信号１０３を介して入出力バッファ制御信号保持部１０７と接続される。本実施例では、ＷｒＡｄｄｒはＭｂｉｔ、ＷｒＤａｔａはＮｂｉｔの信号幅を持つとする。
【００１８】
また、本実施例では、入出力バッファ１０１は、１０１−０から１０１−Ｆまでの計１６個配置されるとする。１つの入出力バッファ１０１に対して、Ｎｂｉｔの入出力バッファ制御信号１０３が接続され、入出力バッファ１０１−０に接続される入出力バッファ制御信号を１０３−０とする。入出力バッファ制御信号１０３−０を保持している入出力バッファ制御信号保持部を１０７−０とする。
【００１９】
入出力バッファ制御信号保持部１０７−０へ入出力バッファ制御信号を伝送するか否かを判定する入出力バッファ制御信号選択部を１０８−０とする。入出力バッファ制御信号を伝送する入出力バッファ制御信号伝送部を１０６−０とする。
【００２０】
入出力バッファ制御信号伝送部１０６は、１０６−０から１０６−１と多段接続され、入出力バッファ１０１−Ｆに対応する１０６−Ｆまで計１６段のフリップフロップのシフトレジスタで構成される。入出力バッファ制御信号伝送部１０６−０から１０６−Ｆまでの計１６段のフリップフロップは、入出力バッファ１０１−０から１０１−Ｆおよび入出力バッファ制御信号保持部１０７−０から入出力バッファ制御信号保持部１０７−Ｆを沿うように、内周に配置される。
【００２１】
次に図２を用いてより具体的な回路構成について説明する。
【００２２】
制御部１０４の制御により、制御バス１０５を介して、入出力バッファ制御信号中継部１０２に対して書き込み制御命令の発行を行い、入出力バッファ制御信号中継部１０２に書き込み制御に必要な信号が格納される。制御バス１０５を構成している信号は、入出力バッファ制御信号選択部１０９での制御に用いられるＷｒＡｄｄｒ、入出力バッファ１０１の制御信号であるＷｒＤａｔａ、及び入出力バッファ制御信号中継部１０２への書き込み制御であることを示すＣＳである。
【００２３】
入出力バッファ制御信号中継部１０２は、入出力バッファ制御信号中継部プロトコル変換回路１０９と、入出力バッファ制御信号中継部信号保持回路１１０を具備する。
【００２４】
入出力バッファ制御信号中継部プロトコル変換回路１０９は、制御部１０４から発行されたＣＳに基づき入出力バッファ制御信号中継部信号保持回路１１０へＷｒＡｄｄｒとＷｒＤａｔａの書き込みを行う。また、入出力バッファ制御信号中継部プロトコル変換回路１０９は、不図示のＣＳの格納用のフリップフロップを備える。入出力バッファ制御信号中継部信号保持回路１１０は、ＷｒＡｄｄｒ保持用とＷｒＤａｔａ保持用が存在し各々ＭｂｉｔとＮｂｉｔのフリップフロップで構成される。
【００２５】
入出力バッファ制御信号中継部信号保持回路１１０で保持されたＷｒＡｄｄｒとＷｒＤａｔａは、入出力バッファ制御信号伝送部１０６に送られる。入出力バッファ制御信号伝送部１０６は、１０６−０から１０６−Ｆまで（Ｍ＋Ｎ）ｂｉｔの１６段のフリップフロップが多段接続される。入出力バッファ制御信号伝送部１０６の出力は後段の入出力バッファ制御信号伝送部１０６と入出力バッファ制御信号選択部１０８へ接続される。具体的には、入出力バッファ制御信号伝送部１０６−０の出力は、入出力バッファ制御信号伝送部１０６−１と入出力バッファ制御信号選択部１０８−１へ接続される。
【００２６】
入出力バッファ制御信号選択部１０８は入出力バッファ制御信号伝送部１０６から伝送されたＷｒＡｄｄｒに応じて、同じく入出力バッファ制御信号伝送部１０６から伝送されたＷｒＤａｔａを、入出力バッファ制御信号保持部１０７に格納する。
【００２７】
入出力バッファ制御信号保持部１０７に格納されたＷｒａＤａｔａは、入出力信号１０３として、入出力バッファ１０１へ接続される。本例では入出力バッファ１０１に対して、Ｎｂｉｔの入出力バッファ制御信号１０３が接続される。入出力バッファ１０１−０に対しては、入出力バッファ制御信号保持部１０７−０で保持された入出力バッファ制御信号１０３−０が接続される。
【００２８】
次に図３を用いて実施例１のタイムチャートについて説明する。
【００２９】
入出力バッファ制御信号中継部信号保持回路１１０および入出力バッファ制御信号伝送部１０６、入出力バッファ制御信号保持部１０７はフリップフロップで構成され、フリップフロップを駆動するクロック信号の立ち上がりエッジのタイミングをＴ０、Ｔ１、Ｔ２、・・・・Ｔ２１、Ｔ２２と定義して説明する。
【００３０】
タイミングＴ０は制御部１０４から入出力バッファ制御信号中継部１０２への制御が発行されていない状態である。タイミングＴ１では、制御部１０４から発行される入出力バッファ制御信号中継部１０２へのＣＳがアクティブ（ｈｉｇｈ）状態となり、制御バス１０５を介し入出力バッファ制御信号中継部１０２へＣＳ、ＷｒＡｄｄｒ−ｘ及びＷｒＤａｔａ−ｘが発行される。
【００３１】
タイミングＴ２では、入出力バッファ制御信号中継部プロトコル変換回路１０９がアクティブ状態のＣＳを受信し、内部に備える１ｂｉｔのフリップフロップへ格納する。タイミングＴ３では、入出力バッファ制御信号中継部プロトコル変換回路１０９は格納されたＣＳの状態を見て、肯定応答信号（ＡＣＫ）をアクティブ（ｈｉｇｈ）状態とし、制御バス１０５を介し制御部１０４へ送信する。また、同タイミングで入出力バッファ制御信号中継部信号保持回路１１０は、入出力バッファ制御信号中継部プロトコル変換回路１０９が格納したＣＳの状態を見て、ＷｒａＡｄｄｒ−ｘ、ＷｒＤａｔａ−ｘを保持する。
【００３２】
タイミングＴ４では、制御部１０４は入出力バッファ制御信号中継部プロトコル変換回路１０９から送信されたＡＣＫを見て、入出力バッファ制御信号中継部プロトコル変換回路１０９に対するＣＳをインアクティブ（ｌｏｗ）状態とし入出力バッファ制御信号中継部１０２へ発行する。また、それとともに、入出力バッファ制御信号中継部１０２へのＷｒＡｄｄｒ−ｘ、ＷｒＤａｔａ−ｘの発行は停止する。また、同じタイミングで、入出力バッファ制御信号中継部信号保持回路１１０で保持されているＷｒＡｄｄｒ−ｘとＷｒＤａｔａ−ｘが入出力バッファ制御信号伝送部１０６−０に格納される。
【００３３】
タイミングＴ５では、出力制御部プロトコル変換回路１０９がインアクティブ状態のＣＳを受信し、内部に備えるフリップフロップへ格納する。また、同じタイミングで、入出力バッファ制御信号選択部１０８−０は、入出力バッファ制御信号伝送部１０６−０に保持されているＷｒＡｄｄｒ−ｘに基づいて、同じく入出力バッファ制御信号伝送部１０６−０に保持されているＷｒＤａｔａ−ｘを入出力バッファ制御信号保持部１０７−０に格納するか否かを判定する。
【００３４】
なお、格納するか否かの判定は各入出力バッファ制御信号選択部１０８に割り当てられたアドレスとＷｒＡｄｄｒ−ｘに記載されたアドレスが一致するか否かによって行われる。図中のＷｒＡｄｄｒＤｅｃは判定結果を表し、一致する場合は、格納すると判定されＷｒＡｄｄｒＤｅｃはアクティブ（ｈｉｇｈ）となり、一致しない場合は格納しないと判定され、インアクティブ（ｌｏｗ）となる。
【００３５】
図３の例では、ＷｒＡｄｄｒ−ｘに記載されたアドレスは入出力バッファ制御信号選択部１０８−ｘに割り当てられたアドレスが記載されているとするため、入出力バッファ制御信号選択部１０８−０のＷｒＡｄｄｒＤＥｃはｌｏｗのままとなっている。
【００３６】
また、それとともに、入出力バッファ制御信号伝送部１０６−０に格納されていたＷｒＡｄｄｒとＷｒＤａｔａ−ｘが、次段の入出力バッファ制御信号伝送部１０６−１に入力される。
【００３７】
タイミングＴ６では、入出力バッファ制御信号中継部プロトコル変換回路１０９は格納されたＣＳの状態を見て、ＡＣＫをインアクティブ（ｌｏｗ）状態とする。また、同タイミングで入出力バッファ制御信号中継部信号保持回路１１０は、入出力バッファ制御信号中継部プロトコル変換回路１０９が格納したＣＳの状態を見て、ＷｒＡｄｄｒ−ｘ、ＷｒＤａｔａ−ｘの保持をやめる。
【００３８】
また、それとともに、入出力バッファ制御信号伝送部１０６−１に格納されていたＷｒＡｄｄｒ−ｘとＷｒＤａｔａ−ｘが、図３では不図示の次段の入出力バッファ制御信号伝送部１０６−２に入力される。
【００３９】
なお、本実施例では入出力バッファ制御信号中継部プロトコル変換回路１０９が格納したＣＳの状態を見てＷｒＡｄｄｒ−ｘとＷｒＤａｔａ−ｘの保持をやめる使用しているが、これに限らず、保持したままでもよい。
【００４０】
タイミングＴｘ（ｘは１６進数で４からＥまでの間のいずれかとする）＋３では、前段の入出力バッファ制御信号伝送部１０６−（ｘ−１）に格納されていたＷｒＡｄｄｒ−ｘとＷｒＤａｔａ−ｘが入出力バッファ制御信号伝送部１０６−ｘに入力される。
【００４１】
タイミングＴｘ＋４では、入出力バッファ制御信号選択部１０８―ｘに割り当てられたアドレスと入出力バッファ制御信号伝送部１０６−ｘが保持するＷｒＡｄｄｒ−ｘに記載されたアドレスが一致するか否かを判定しその結果をＷｒＡｄｄｒＤｅｃとして出力する。前述したように、ＷｒＡｄｄｒ−ｘは入出力バッファ制御信号選択部１０８−ｘに割り当てられたアドレスが記載されているため、入出力バッファ制御信号選択部１０８−ｘのＷｒＡｄｄｒＤｅｃはｈｉｇｈを出力する。
【００４２】
タイミングＴｘ＋５では、入出力バッファ制御信号選択部１０８−ｘのＷｒＡｄｄｒＤｅｃがｈｉｇｈであるのを見て、入出力バッファ制御信号保持部１０７−ｘは入出力伝送部１０６−ｘに格納されたＷｒＤａｔａ−ｘを保持する。また同じタイミングで入出力バッファ制御信号１０３−ｘを介して、入出力バッファ１０１−ｘへ入出力バッファ１０１―ｘの制御信号であるＷｒＤａｔａ−ｘを発行する。
【００４３】
タイミングＴｘ＋７では、入出力伝送部１０６―ｘは入出力バッファ制御信号選択部１０８―ｘに割り当てられたアドレスと一致するＷｒＡｄｄｒ−ｘは保持しなくなるため、入出力バッファ制御信号選択部１０８―ｘはＷｒＡｄｄｒＤｅｃ０をｌｏｗにする。
【００４４】
このような信号伝送をＷｒＡｄｄｒ−ｘ、ＷｒＤａｔａ−ｘが入出力バッファ制御信号伝送部１０６−Ｆに伝わり、その後、データの保持を終了するタイミングＴ２２まで繰り返し実施される。
【００４５】
このような構成にすることで、入出力バッファの制御信号に関する配線使用量を減少させて半導体装置内の配線が可能になる。
【００４６】
なお、本実施例では、入出力バッファ制御信号伝送部１０６を構成するシフトレジスタの段数と入出力バッファ１０１の数は同数から成るとした。しかしながら、必ずしもこれに限るものではない。
【００４７】
入出力バッファ制御信号伝送部１０６を構成するシフトレジスタの段数は、入出力バッファ制御信号伝送部１０６のフリップフロップを駆動するクロック周波数と各フリップフロップの物理配置距離間隔に応じて決めることが出来る。
【００４８】
例えば、フリップフロップ間の距離が２．５ｍｍの場合に伝送遅延が５ｎｓとなる１辺１０ｍｍの半導体装置があるとする。この場合は、１周期５ｎｓの２００ＭＨｚのクロック周波数でフリップフロップを駆動すると、本例のように１辺あたり４段で計１６段のシフトレジスタ構成にする必要がある。これが、１周期１０ｎｓの１００ＭＨｚのクロック周波数で駆動することで、フリップフロップ間の距離を２倍の５ｍｍで伝送出来るため、シフトレジスタの段数が半分の８段で実現可能である。
【００４９】
また、入出力バッファ制御信号選択部１０８の数と入出力バッファ１０１の数も同数から成るとしたが、これに限るものではない。入出力バッファ制御信号選択部１０８は、各入出力バッファ制御信号選択部１０８に割り当てられたアドレスとＷｒＡｄｄｒに記載されたアドレスが一致するか否かを判定するアドレス判定部と、一致していた場合、入出力バッファ制御信号保持部１０７へのＷｒＤａｔａの書き込みを許可するデータセレクト部から構成される。
【００５０】
前述したように、ＷｒＡｄｄｒは入出力バッファ制御信号伝送部１０６によって伝送される。したがって、アドレス判定部に関しては入出力バッファ制御信号伝送部１０６のシフトレジスタの段数と同数存在することが必要条件であり、入出力バッファ１０１の数に必ずしも依存するものではない。
【００５１】
また、入出力バッファ制御信号伝送部１０６を構成するシフトレジスタの幅はＷｒＡｄｄｒ、ＷｒＤａｔａの幅を足した幅とした。しかしながら、入出力バッファ制御信号伝送部１０６にＷｒＡｄｄｒ，ＱＷｒＤａｔａを送信する前にシリアル変換回路を備える構成とすることにより、シフトレジスタの幅を１ｂｉｔとすることが可能となる。
【００５２】
＜実施例２＞
以下に、本発明の実施例２の構成を示す。図４を用いて入出力バッファ制御回路の構成を説明する。実施例１で説明した図１と同一の構成については同一の番号を付し、説明を省略する。
【００５３】
２０４は第２の制御部であり、アドレス信号（Ａｄｄｒ）、データ信号（Ｄａｔａ）、チップセレクト信号（ＣＳ）、読み書き方向信号（ＲｄＮｏｔＷｒ）を発行する。２０２は第２の入出力バッファ制御信号中継部２０２であり、第２の制御部２０４と第２の制御バス２０５を介して接続され、第２の制御部２０２から発行された各種信号のプロトコル変換を行う。２０６は第２の入出力バッファ制御信号伝送部であり複数のフリップフロップを多段接続したシフトレジスタで構成され、シフトレジスタの初段は第２の入出力バッファ制御信号中継部２０２と接続され、最終段も第２の２０２と接続される。
【００５４】
２０７は第２の入出力バッファ制御信号保持部であり、第２の入出力信号伝送２０６を構成するシフトレジスタのフリップフロップと同数のフリップフロップから成り、各フリップフロップは第２の入出力バッファ制御信号選択部２０８を介して第２の入出力バッファ制御信号伝送部２０６の各フリップフロップと接続される。本実施例では、ＡｄｄｒはＭｂｉｔ、ＤａｔａはＮｂｉｔの信号幅を持つとする。
【００５５】
また、本実施例では、入出力バッファ１０１は、１０１−０から１０１−Ｆまでの計１６個配置されるとする。１つの入出力バッファ１０１に対して、Ｎｂｉｔの入出力バッファ制御信号１０３が接続され、入出力バッファ１０１−０に接続される入出力バッファ制御信号をそれぞれ１０３−０とする。同様に入出力バッファ制御信号１０３−０を保持している第２の入出力バッファ制御信号保持部を２０７−０とし、第２の入出力バッファ制御信号保持部２０７−０へ制御信号を伝送する第２の入出力バッファ制御信号伝送部を２０６−０とする。
【００５６】
第２の入出力バッファ制御信号伝送部２０６は、２０６−０から２０６−１、２０６−２と多段接続され、入出力バッファ１０１−Ｆに対応する２０６−Ｆまで計１６段のフリップフロップのシフトレジスタで構成される。第２の入出力バッファ制御信号伝送部２０６−０から２０６−Ｆまでの計１６段のフリップフロップは、入出力バッファ１０１−０から１０１−Ｆおよび第２の入出力バッファ制御信号保持部２０７−０から第２の入出力バッファ制御信号保持部２０７−Ｆを沿うように、内周に配置される。
【００５７】
次に図５を用いてより具体的な回路構成について説明する。
【００５８】
第２の制御部２０４の制御により、第２の制御バス２０５を介して、第２の入出力バッファ制御信号中継部２０２に対して書き込み乃至読み出し制御命令の発行を行い、第２の入出力バッファ制御信号中継部２０２の制御に必要な信号が格納される。
【００５９】
第２の制御バス２０５を構成している信号は、書き込み命令制御の場合は、第２の入出力バッファ制御信号選択部２０９での制御に用いられるＡｄｄｒとＲｄＮｏｔＷｒ、第２の入出力バッファ制御信号保持部２０７へ書き込む制御信号であるＤａｔａ、及び第２の入出力バッファ制御信号中継部２０２への制御であることを示すＣＳである。
【００６０】
読み出し命令制御の場合は、第２の入出力バッファ制御信号選択部２０９での制御に用いられるＡｄｄｒとＮｏｔＷｒ、第２の入出力バッファ制御信号保持部２０７から読みだした制御信号であるＤａｔａ、及び第２の入出力バッファ制御信号中継部２０２への制御であることを示すＣＳである。
【００６１】
なお、ＲｄＮｏｔＷｒ信号は書き込み制御か、読み出し制御かを示す信号であり、本実施例では、書き込み制御時ＲｄＮｏｔＷｒはｌｏｗとなり読み出し制御時はｈｉｇｈとなるものとする。
【００６２】
第２の入出力バッファ制御信号中継部２０２は、第２の入出力バッファ制御信号中継部プロトコル変換回路２０９と、第２の入出力バッファ制御信号中継部信号保持回路２１０と第３の入出力バッファ制御信号中継部信号保持回路２１１を具備する。
【００６３】
第２の入出力バッファ制御信号中継部プロトコル変換回路２０９は、第２の制御部２０４から発行されたＣＳとＲｄＮｏｔＷｒに基づき第２の入出力バッファ制御信号中継部信号保持回路２１０へＡｄｄｒとＤａｔａとＲｄＮｏｔＷｒの書き込みを行う。また、不図示のＣＳの格納用のフリップフロップを備える。第２の入出力バッファ制御信号中継部信号保持回路２１０は、Ａｄｄｒ及びＲｄＮｏｔＷｒ保持用とＤａｔａ保持用が存在し各々（Ｍ＋１）ｂｉｔとＮｂｉｔのフリップフロップで構成される。
【００６４】
第２の入出力バッファ制御信号中継部信号保持回路２１０で保持されたＡｄｄｒ、Ｄａｔａ及びＲｄＮｏｔＷｒは、第２の入出力バッファ制御信号伝送部２０６に送られる。第２の入出力バッファ制御信号伝送部２０６は、２０６−０から２０６−Ｆまで（Ｍ＋Ｎ＋１）ｂｉｔの１６段のフリップフロップが多段接続される。
【００６５】
第２の入出力バッファ制御信号伝送部２０６の出力は後段の第２の入出力バッファ制御信号伝送部２０６と第２の入出力バッファ制御信号選択部２０８へ接続される。具体的には、第２の入出力バッファ制御信号伝送部２０６−０の出力は、第２の入出力バッファ制御信号伝送部２０６−１と第２の入出力バッファ制御信号選択部２０８−０、２０８−１へ接続される。
【００６６】
第２の入出力バッファ制御信号選択部２０８は第２の入出力バッファ制御信号伝送部２０６から伝送されたＲｄＮｏｔＷｒがｌｏｗの時、すなわち書き込み制御の場合は、Ａｄｄｒに応じて、同じく第２の入出力バッファ制御信号伝送部２０６から伝送されたＤａｔａを、第２の入出力バッファ制御信号保持部２０７に格納する。第２の入出力バッファ制御信号保持部２０７に格納されたＤａｔａは、入出力バッファ制御信号１０３として、入出力バッファ１０１へ接続さる。
【００６７】
本例では入出力バッファ１０１に対して、Ｎｂｉｔの入出力バッファ制御信号１０３が接続される。入出力バッファ１０１−０に対しては、第２の入出力バッファ制御信号保持部２０７−０で保持された入出力バッファ制御信号１０３−０が接続される。
【００６８】
また、ＲｄＮｏｔＷｒがｈｉｇｈの時、すなわち読み出し制御の場合は、Ａｄｄｒに応じて、第２の入出力バッファ制御信号保持部２０７に保持された信号をＤａｔａとして、第２の入出力バッファ制御信号伝送部２０６へ格納する。
【００６９】
第２の入出力バッファ制御信号伝送部２０６に格納されたＤａｔａは、第２の入出力バッファ制御信号伝送部２０６を構成するシフトレジスタの最終段まで伝送され、第３の入出力バッファ制御信号中継部信号保持回路２１１に格納される。第３の入出力バッファ制御信号中継部信号保持回路２１１に格納されたＤａｔａは第２の入出力バッファ制御信号中継部プロトコル変換回路２０９、第２の制御バス２０５を介して第２の制御部２０４に送信される。
【００７０】
次に図６を用いて実施例２の書き込み制御時のタイムチャートについて説明する。
【００７１】
第２の入出力バッファ制御信号中継部信号保持回路２１０、第３の入出力バッファ制御信号中継部保持回路２１１および第２の入出力バッファ制御信号伝送部２０６、第２の入出力バッファ制御信号保持部２０７はフリップフロップで構成され、フリップフロップを駆動するクロック信号の立ち上がりエッジのタイミングをＴ０、Ｔ１、Ｔ２、・・・・Ｔ２４、Ｔ２５と定義して説明する。
【００７２】
タイミングＴ０は第２の制御部２０４から第２の入出力バッファ制御信号中継部２０２への書き込み制御が発行されていない状態である。タイミングＴ１では、第２の制御部２０４から発行される第２の入出力バッファ制御信号中継部２０２に対するＣＳがアクティブ（ｈｉｇｈ）状態、ＲｄＮｏｔＷｒが書き込み制御（ｌｏｗ）状態となり、第２の制御バス２０５を介し第２の入出力バッファ制御信号中継部２０２へＣＳ、Ａｄｄｒ−ｘ、Ｄａｔａ−ｘ及び、ＲｄＮｏｔＷｒが発行される。
【００７３】
タイミングＴ２では、第２の入出力バッファ制御信号中継部プロトコル変換回路２０９がアクティブ状態のＣＳを受信し、内部に備える１ｂｉｔのフリップフロップへ格納する。
【００７４】
タイミングＴ３では、第２の入出力バッファ制御信号中継部プロトコル変換回路２０９は格納されたＣＳの状態及びＲｄＮｏｔＷｒを見て、ＣＳがｈｉｇｈかつＲｄＮｏｔＷｒがｌｏｗであれば、ＡＣＫをアクティブ（ｈｉｇｈ）状態とし、第２の制御バス２０５を介し第２の制御部２０４へ送信する。また、同タイミングで第２の入出力バッファ制御信号中継部信号保持回路２１０は、第２の入出力バッファ制御信号中継部プロトコル変換回路２０９が格納したＣＳの状態を見て、Ｄａｔａ−ｘ及びＲｄＮｏｔＷｒを保持し、また、ＲｄＮｏｔＷｒがｌｏｗであれば、Ａｄｄｒ−ｘも保持する。
【００７５】
タイミングＴ４では、第２の制御部２０４は第２の入出力バッファ制御信号中継部プロトコル変換回路２０９から送信されたＡＣＫを見て、第２の入出力バッファ制御信号中継部プロトコル変換回路２０９に対するＣＳをインアクティブ（ｌｏｗ）状態、ＲｄＮｏｔＷｒをｈｉｇｈ状態とし、第２の入出力バッファ制御信号中継部２０２へ発行する。
【００７６】
また、それとともに、第２の入出力バッファ制御信号中継部２０２へのＡｄｄｒ−ｘ、Ｄａｔａ−ｘの発行は停止する。また、同じタイミングで、第２の入出力バッファ制御信号中継部信号保持回路２１０で保持されているＡｄｄｒ−ｘ、Ｄａｔａ−ｘ及びＲｄＮｏｔＷｒが入出力バッファ制御信号伝送部１０６−０に格納される。
【００７７】
タイミングＴ５では、第２の入出力バッファ制御信号中継部プロトコル変換回路２０９がインアクティブ状態のＣＳを受信し、内部に備えるフリップフロップへ格納する。また、同じタイミングで、第２の入出力バッファ制御信号選択部２０８−０は、まず第２の入出力バッファ制御信号伝送部２０６−０に格納されているＲｄＮｏｔＷｒの状態を見る。ＲｄＮｏｔＷｒがｌｏｗであるときは、第２の入出力バッファ制御信号伝送部２０６−０に保持されているＡｄｄｒ−ｘに基づいて、同じく第２の入出力バッファ制御信号伝送部２０６−０に保持されているＤａｔａ−ｘを第２の入出力バッファ制御信号保持部２０７−０に格納するか否かを判定しその結果（ＡｄｄｒＤｅｃ）を出力する。
【００７８】
なお、格納するか否かの判定は各第２の入出力バッファ制御信号選択部２０８に割り当てられたアドレスとＡｄｄｒ−ｘに記載されたアドレスが一致するか否かによって行われる。一致する場合は、格納すると判定されＡｄｄｒＤｅｃはアクティブ（ｈｉｇｈ）となり、一致しない場合は格納しないと判定され、インアクティブ（ｌｏｗ）となる。
【００７９】
図６の例では、Ａｄｄｒ−ｘに記載されたアドレスは第２の入出力バッファ制御信号選択部２０８−ｘに割り当てられたアドレスが記載されているとするため、第２の入出力バッファ制御信号選択部２０８−０のＡｄｄｒＤＥｃはｌｏｗのままとなっている。
【００８０】
ＲｄＮｏｔＷｒがｈｉｇｈの場合の動作は、後述する図７を用いた読み出し制御時のタイムチャートの中で説明する。タイミングＴ６では、第２の入出力バッファ制御信号中継部プロトコル変換回路２０９は格納されたＣＳの状態を見て、ＡＣＫをインアクティブ（ｌｏｗ）状態とする。また、同タイミングで第２の入出力バッファ制御信号中継部信号保持回路２１０は、第２の入出力バッファ制御信号中継部プロトコル変換回路２０９が格納したＣＳの状態を見て、Ａｄｄｒ−ｘ、Ｄａｔａ−ｘの保持をやめる。
【００８１】
また、それとともに、第２の入出力バッファ制御信号伝送部２０６−１に格納されていたＡｄｄｒ−ｘ、Ｄａｔａ−ｘ及びＲｄＮｏｔＷｒが、図６では不図示の次段の第２の入出力バッファ制御信号伝送部２０６−２に入力される。
【００８２】
なお、本実施例においては、第２の入出力バッファ制御信号中継部プロトコル変換回路２０９が格納したＣＳの状態を見てＡｄｄｒ−ｘとＤａｔａ−ｘの保持をやめる使用しているが、これに限らず、保持したままでもよい。
【００８３】
タイミングＴｘ（ｘは１６進数で４からＥまでの間のいずれかとする）＋３では、前段の第２の入出力バッファ制御信号伝送部２０６−（ｘ−１）に格納されていたＡｄｄｒ−ｘ、Ｄａｔａ−ｘ、ＲｄＮｏｔＷｒが第２の入出力バッファ制御信号伝送部２０６−ｘに入力される。
【００８４】
タイミングＴｘ＋４では、第２の入出力バッファ制御信号選択部２０８―ｘに割り当てられたアドレスと第２の入出力バッファ制御信号伝送部２０６−ｘが保持するＡｄｄｒ−ｘに記載されたアドレスが一致するか否かを判定しその結果をＡｄｄｒＤｅｃとして出力する。前述したように、Ａｄｄｒ−ｘは第２の入出力バッファ制御信号選択部２０８−ｘに割り当てられたアドレスが記載されているため、第２の入出力バッファ制御信号選択部２０８−ｘのＡｄｄｒＤｅｃはｈｉｇｈを出力する。
【００８５】
タイミングＴｘ＋５では、ＲｄＮｏｔＷｒがｌｏｗであり、かつ、第２の入出力バッファ制御信号選択部２０８−ｘのＡｄｄｒＤｅｃがｈｉｇｈであるのを見て、第２の入出力バッファ制御信号保持部２０７−ｘは第２の入出力バッファ制御信号伝送部２０６−ｘに格納されたＤａｔａ−ｘを保持する。また同じタイミングで入出力バッファ制御信号１０３−ｘを介して、入出力バッファ１０１−ｘへ入出力バッファ１０１―ｘの制御信号であるＤａｔａ−ｘを発行する。
【００８６】
タイミングＴｘ＋７では、第２の入出力バッファ制御信号伝送部２０６―ｘは第２の入出力バッファ制御信号選択部２０８―ｘに割り当てられたアドレスと一致するＡｄｄｒ−ｘは保持しなくなるため、第２の入出力バッファ制御信号選択部２０８―ｘはＡｄｄｒＤｅｃ０をｌｏｗにする。このような信号伝送をＡｄｄｒ−ｘ、Ｄａｔａ−ｘが第２の入出力バッファ制御信号伝送部２０６−Ｆに伝わり、その後、データの保持を終了するタイミングＴ２２まで繰り返し実施される。
【００８７】
次に図７を用いて実施例２の読み出し制御時のタイムチャートについて説明する。
【００８８】
タイミングＴ０は制御部１０４から第２の入出力バッファ制御信号中継部２０２への読み出し制御が発行されていない状態である。タイミングＴ１では、第２の制御部２０４から発行される第２の入出力バッファ制御信号中継部２０２に対するＣＳがアクティブ（ｈｉｇｈ）状態、ＲｄＮｏｔＷｒが読み出し制御（ｈｉｇｈ）状態となり、第２の制御バス２０５を介し第２の入出力バッファ制御信号中継部２０２へＣＳ、Ａｄｄｒ−ｘ及び、ＲｄＮｏｔＷｒが発行される。
【００８９】
タイミングＴ２では、第２の入出力バッファ制御信号中継部プロトコル変換回路２０９がアクティブ状態のＣＳを受信し、内部に備える１ｂｉｔのフリップフロップへ格納する。タイミングＴ３では、第２の入出力バッファ制御信号中継部プロトコル変換回路２０９は格納されたＣＳの状態及び第２の制御バス２０５を介して第２の入出力バッファ制御信号中継部２０２へ発行されるＲｄＮｏｔＷｒの状態を見る。ＣＳがｈｉｇｈかつＲｄＮｏｔＷｒがｌｏｗであれば、ＡＣＫをアクティブ（ｈｉｇｈ）状態とし、第２の制御バス２０５を介し第２の制御部２０４へ送信する。
【００９０】
本タイムチャートのタイミングＴ３ではＲｄＮｏｔＷｒがｈｉｇｈであるため、ＡＣＫはインアクティブ（ｌｏｗ）状態のままである。
【００９１】
また、同タイミングで第２の入出力バッファ制御信号中継部信号保持回路２１０は、第２の入出力バッファ制御信号中継部プロトコル変換回路２０９が格納したＣＳの状態を見て、Ａｄｄｒ−ｘ及びＲｄＮｏｔＷｒを保持する。この際、ＲｄＮｏｔＷｒはｈｉｇｈであるため、Ｄａｔａ−ｘは保持されない。
【００９２】
タイミングＴ４では、第２の入出力バッファ制御信号中継部２０２へのＡｄｄｒ−ｘの発行は停止する。また、同じタイミングで、第２の入出力バッファ制御信号中継部信号保持回路１１０で保持されているＡｄｄｒ−ｘ及びＲｄＮｏｔＷｒが第２の入出力バッファ制御信号伝送部２０６−０に格納される。
【００９３】
タイミングＴ５では、第２の入出力バッファ制御信号選択部２０８−０は、まずＲｄＮｏｔＷｒの状態を見る。ＲｄＮｏｔＷｒがｈｉｇｈであるときは、第２の入出力バッファ制御信号伝送部２０６−０に保持されているＡｄｄｒ−ｘに基づいて、第２の入出力バッファ制御信号保持部２０７−０に保持されている信号を第２の入出力バッファ制御信号伝送部２０６−０に格納するか否かを判定しその結果（ＡｄｄｒＤｅｃ）を出力する。
【００９４】
なお、格納するか否かの判定は各第２の入出力バッファ制御信号選択部２０８に割り当てられたアドレスとＡｄｄｒ−ｘに記載されたアドレスが一致するか否かによって行われる。一致する場合は、格納すると判定されＡｄｄｒＤｅｃはアクティブ（ｈｉｇｈ）となり、一致しない場合は格納しないと判定され、インアクティブ（ｌｏｗ）となる。
【００９５】
図６の例では、Ａｄｄｒ−ｘに記載されたアドレスは第２の入出力バッファ制御信号選択部２０８−ｘに割り当てられたアドレスが記載されているとするため、第２の入出力バッファ制御信号選択部２０８−０のＡｄｄｒＤＥｃはｌｏｗのままとなっている。
【００９６】
タイミングＴ６では、第２の入出力バッファ制御信号伝送部２０６−１に格納されていたＡｄｄｒ−ｘ、及びＲｄＮｏｔＷｒが、図６では不図示の次段の第２の入出力バッファ制御信号伝送部２０６−２に入力される。
【００９７】
タイミングＴｘ（ｘは１６進数で４からＥまでの間のいずれかとする）＋３では、前段の第２の入力バッファ制御信号伝送部２０６−（ｘ−１）に格納されていたＡｄｄｒ−ｘ、ＲｄＮｏｔＷｒが第２の入出力バッファ制御信号伝送部２０６−ｘに入力される。
【００９８】
タイミングＴｘ＋４では、第２の入出力バッファ制御信号選択部２０８―ｘに割り当てられたアドレスと第２の入出力バッファ制御信号伝送部２０６−ｘが保持するＡｄｄｒ−ｘに記載されたアドレスが一致するか否かを判定しその結果をＡｄｄｒＤｅｃとして出力する。前述したように、Ａｄｄｒ−ｘは第２の入出力バッファ制御信号選択部２０８−ｘに割り当てられたアドレスが記載されているため、第２の入出力バッファ制御信号選択部２０８−ｘのＡｄｄｒＤｅｃはｈｉｇｈを出力する。
【００９９】
タイミングＴｘ＋５では、ＲｄＮｏｔＷｒがｈｉｇｈであり、かつ、第２の入出力バッファ制御信号選択部２０８−ｘのＡｄｄｒＤｅｃがｈｉｇｈであるのを見て、第２の入出力バッファ制御信号伝送部２０６−ｘは第２の入出力バッファ制御信号保持部２０７−ｘに格納されたＤａｔａ−ｘを保持する。
【０１００】
タイミングＴｘ＋７では、第２の入出力バッファ制御信号伝送部２０６―ｘは第２の入出力バッファ制御信号選択部２０８―ｘに割り当てられたアドレスと一致するＡｄｄｒ−ｘは保持しなくなるため、第２の入出力バッファ制御信号選択部２０８―ｘはＡｄｄｒＤｅｃ０をｌｏｗにする。
【０１０１】
タイミングＴ２２では、第２の入出力バッファ制御信号伝送部２０６−Ｆから伝送されたＤａｔａが第３の入出力バッファ制御信号中継部信号保持回路２１１に格納される。また、それとともに、第２の入出力バッファ制御信号中継部プロトコル変換回路２０９はＡＣＫをアクティブ（ｈｉｇｈ）状態とし、第２の制御バス２０５を介し第２の制御部２０４へ送信する。
【０１０２】
第２の入出力バッファ制御信号中継部プロトコル変換回路２０９が、内部のフリップフロップに格納されたＣＳの状態がｈｉｇｈになってから、ＡＣＫをアクティブにするタイミングは、第２の入出力バッファ制御信号伝送部２０６の段数に応じて、あらかじめ決められているものとする。
【０１０３】
タイミングＴ２３では、第２の制御部２０４は第２の入出力バッファ制御信号中継部プロトコル変改回路２０９から送信されたＡＣＫを見て、第２の入出力バッファ制御信号中継部プロトコル変換回路２０９に対するＣＳをインアクティブ（ｌｏｗ）状態、ＲｄＮｏｔＷｒをｌｏｗ状態とし、第２の入出力バッファ制御信号中継部２０２へ発行する。また、それとともに、第３の入出力バッファ制御信号中継部信号保持回路２１１に格納されたＤａｔａが第２の制御部２０４へ第２のバス制御バス２０５を介して送信される。
【０１０４】
タイミングＴ２４では、第２の入出力バッファ制御信号中継部プロトコル変換回路２０９がインアクティブ状態のＣＳを受信し、内部に備えるフリップフロップへ格納する。タイミングＴ２５では、第２の入出力バッファ制御信号中継部プロトコル変換回路２０９は格納されたＣＳの状態を見て、ＡＣＫをインアクティブ（ｌｏｗ）状態とする。
【０１０５】
このような構成にすることで、各入出力バッファへの入出力バッファ制御信号の設定だけではなく、設定された制御信号の読み出しも可能となる。
【符号の説明】
【０１０６】
１００  半導体装置、１０１  入出力バッファ、
１０２  入出力バッファ制御信号中継部、１０３  入出力バッファ制御信号、
１０４  制御部、１０５  制御バス、１０６  入出力バッファ制御信号伝送部、
１０７  入出力バッファ制御信号保持部、１０８  入出力バッファ制御信号選択部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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