(57)【要約】【課題】酸化物半導体を用いたトランジスタの電気特性は、熱、バイアスなどのストレス、または光の照射などによって変動が起こる場合がある。そこで、トランジスタの電気特性の変動をできるだけ抑え、半導体装置の信頼性を向上させる。【解決手段】酸化物半導体を用いたトランジスタにおいて、電気特性の変動を与える原因として、酸化物半導体中の水素濃度や、酸化物半導体中の酸素欠損の密度などが挙げられる。ソース電極、ドレイン電極には、酸素と結合しやすい導電材料を用い、トランジスタのチャネル形成領域は、酸素を含む雰囲気下のスパッタリング法などによって酸化物層を形成すると、積層体中の水素濃度、特にチャネル形成領域の水素濃度を低減することができる。【選択図】図１
2020021949.tif 000002
【特許請求の範囲】
【請求項１】
酸化物半導体層と、第１のソース電極層と、第１のドレイン電極層と、第２のソース電極層と、第２のドレイン電極層と、ゲート絶縁層と、ゲート電極層と、を有し、
前記第１のソース電極層及び前記第１のドレイン電極層は、前記酸化物半導体層の上面に接し、
前記第２のソース電極層は、前記第１のソース電極層の上面及び側面に接し、
前記第２のドレイン電極層は、前記第１のドレイン電極層の上面及び側面に接し、
前記ゲート絶縁層は、前記第２のソース電極層の上面及び前記第２のドレイン電極層の上面に接し、
前記ゲート電極層は、前記ゲート絶縁層の上面に接し、
前記酸化物半導体層は、前記ゲート電極層と重なるチャネル領域と、前記第１のソース電極層または前記第２のソース電極層と重なる第１の領域と、前記第１のドレイン電極層または前記第２のドレイン電極層と重なる第２の領域と、を有し、
前記第２のソース電極層及び前記第２のドレイン電極層は、前記ゲート電極層と重畳し、
前記第１のソース電極層及び前記第１のドレイン電極層は、前記ゲート電極層と重畳しない、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物（プロダクト。機械（マシン）、製品（マニュファクチャ）、組成物（コン
ポジション・オブ・マター）を含む。）、及び方法（プロセス。単純方法及び生産方法を
含む。）に関する。特に、本発明の一形態は、半導体装置、表示装置、発光装置、蓄電装
置、それらの駆動方法、又はそれらの製造方法に関する。特に、本発明の一形態は、酸化
物半導体を有する半導体装置、表示装置、又は発光装置に関する。
【背景技術】
【０００２】
近年、次世代の薄膜トランジスタ用の材料として、酸化物半導体が注目を集めている。酸
化物半導体としては、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛な
どがあり、このような酸化物半導体をチャネル形成領域に用いた薄膜トランジスタが既に
知られている。
【０００３】
ところで、酸化物半導体には、一つの元素の酸化物のみでなく複数の元素の酸化物も知ら
れている。中でもＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物材料（以下、ＩＧＺＯとも呼ぶ）に関
する研究が盛んに行われている。
【０００４】
特許文献１には、水分、ヒドロキシ基、または水素などを吸蔵或いは吸着することができ
る金属、金属化合物、または合金を用いた導電膜を、絶縁膜を間に挟んで酸化物半導体膜
と重なるように形成することが記載されている。
【０００５】
また、特許文献２には、酸化物半導体を用いたトランジスタにおいて、膜中及び膜と膜と
の界面の水素を排除することが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−９７０３２
【特許文献２】特開２０１２−１４６９４６
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の一態様は、新規な半導体装置などを提供することを課題とする。
【０００８】
酸化物半導体を用いたトランジスタの電気特性は、熱、バイアスなどのストレス、または
光の照射などによって変動が起こる場合がある。トランジスタの電気特性の変動が大きい
場合、そのトランジスタを有する半導体装置に不具合が生じる恐れがある。また、酸化物
半導体を用いたトランジスタの電気特性にばらつきがある場合、製造時の歩留まりが低下
する恐れがある。
【０００９】
そこで、トランジスタの電気特性の変動をできるだけ抑え、半導体装置などの信頼性を向
上させることを目的とする。
【００１０】
また、酸化物半導体を用いたトランジスタなどの電気特性のばらつきも低減することも目
的とする。
【００１１】
また、望ましくは、酸化物半導体を用いたトランジスタなどの電気特性を優れた値とする
ことも目的とする。
【００１２】
本発明の一態様は、オフ電流の低い半導体装置などを提供することを課題とする。または
、本発明の一態様は、消費電力の低い半導体装置などを提供することを課題とする。また
は、本発明の一態様は、目に優しい表示装置などを提供することを課題とする。または、
本発明の一態様は、透明な半導体層を用いた半導体装置などを提供することを課題とする
。
【００１３】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１４】
酸化物半導体を用いたトランジスタにおいて、電気特性の変動を与える原因として、酸化
物半導体中の水素濃度や、酸化物半導体中の酸素欠損の密度などが挙げられる。
【００１５】
特に酸化物半導体を薄膜として用いる場合、酸化物半導体層における水素濃度や単位体積
あたりの酸素欠損の数を制御することが重要である。
【００１６】
チャネル形成領域を含む酸化物半導体層と、酸化物半導体層上に接するソース電極または
ドレイン電極と、酸化物半導体層上に絶縁層と、絶縁層上に前記チャネル形成領域の水素
濃度を低減させるゲート電極とを有し、酸化物半導体層のうち、ソース電極またはドレイ
ン電極と接する領域は、チャネル形成領域よりも低抵抗の領域であり、ソース電極及びド
レイン電極は積層であり、その内の一層は、チャネル形成領域中の水素濃度を低減させる
材料層（水素吸蔵合金を含む層）である半導体装置とする。このような構成とすることで
、酸化物半導体層において、ソース電極やドレイン電極と重なっている領域よりもチャネ
ル形成領域の水素濃度を低減する。
【００１７】
また、酸化物半導体層において、ソース電極やドレイン電極と重なっている領域よりもチ
ャネル形成領域の酸素欠損を低減する。
【００１８】
また、酸化物半導体層と、酸化物半導体層と隣接する材料層との界面の状態も電気特性の
変動を与える原因の一つである。経時変化による電気特性の変動を低減するためには、酸
化物半導体層の外側から拡散する恐れのある水素などをブロックするための絶縁層を酸化
物半導体層の周囲に設けることが好ましい。また、酸化物半導体層中の酸素が抜けて酸素
欠損の数を増やさないように酸化物半導体層からの酸素の放出をブロックするための絶縁
層を酸化物半導体層の周囲に設けることが好ましい。
【００１９】
本明細書で開示する発明の構成の一つは、酸化物半導体層と、酸化物半導体層上に接する
ソース電極またはドレイン電極と、酸化物半導体層上に絶縁層と、絶縁層上にゲート電極
とを有し、酸化物半導体層は、ゲート電極と重なる第１の領域と、ソース電極と重なる第
２の領域と、ドレイン電極と重なる第３の領域とを有し、第２の領域及び第３の領域は、
第１の領域の一部よりも酸素欠損が多く存在する一部を有する半導体装置である。
【００２０】
上記構成において、第１の領域は、第２の領域の一部及び第３の領域の一部よりも水素濃
度が低い一部を有することを特徴の一つとしている。
【００２１】
また、他の発明の構成の一つは、酸化物半導体層と、酸化物半導体層上に接するソース電
極またはドレイン電極と、酸化物半導体層上に絶縁層と、絶縁層上にゲート電極とを有し
、酸化物半導体層は、ゲート電極と重なる第１の領域と、ソース電極と重なる第２の領域
と、ドレイン電極と重なる第３の領域とを有し、第１の領域は、第２の領域の一部及び第
３の領域の一部よりも水素濃度が低い一部を有することを特徴とする半導体装置である。
【００２２】
上記構成において、第１の領域は、チャネル形成領域を含むことを特徴の一つとしている
。
【００２３】
また、他の発明の構成の一つは、酸化物半導体層と、酸化物半導体層上に接するソース電
極またはドレイン電極と、酸化物半導体層上に絶縁層と、絶縁層上にゲート電極とを有し
、酸化物半導体層は、ゲート電極と重なる第１の領域と、ソース電極と重なる第２の領域
と、ドレイン電極と重なる第３の領域とを有し、第１の領域の水素濃度は５×１０１７ａ
ｔｏｍｓ／ｃｍ３未満であり、第２の領域の一部及び第３の領域の一部は、第１の領域の
水素濃度より高い一部を有することを特徴とする半導体装置である。
【００２４】
また、上記各構成において、ゲート電極は積層であり、その内の一層は、チタンとインジ
ウムの合金、チタンとガリウムの合金、チタンと亜鉛の合金、チタンとコバルトの合金か
ら選ばれる一種または複数種を含むことを特徴の一つとしている。
【００２５】
また、上記各構成において、ソース電極及び前記ドレイン電極は積層であり、その内の一
層は、チタンとインジウムの合金、チタンとガリウムの合金、チタンと亜鉛の合金、チタ
ンとコバルトの合金から選ばれる一種または複数種を含むことを特徴の一つとしている。
【００２６】
酸化物半導体層に適用できる酸化物半導体は、少なくともインジウム（Ｉｎ）、亜鉛（Ｚ
ｎ）及びＭ（Ａｌ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含
むＩｎ−Ｍ−Ｚｎ酸化物で表記される層を含むことが好ましい。または、ＩｎとＺｎの双
方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばら
つきを減らすため、それらと共に、スタビライザーを含むことが好ましい。
【００２７】
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アル
ミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーと
しては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐ
ｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（
Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウ
ム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある
。
【００２８】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物
、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−
Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉ
ｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ
−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸
化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉ
ｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ
−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸
化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化
物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ
−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いる
ことができる。なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎ
を主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。ま
た、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。また、本明細書等においては
、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した膜をＩＧＺＯ膜とも呼ぶ。
【００２９】
また、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を
用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一つの金属元素また
は複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数
）で表記される材料を用いてもよい。以下では、酸化物半導体膜の構造について説明する
。
【００３０】
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓ
ｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜
、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
【００３１】
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
【００３２】
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
【００３３】
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔ
ｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結
晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡ
ＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【００３４】
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸
を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【００３５】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
【００３６】
なお、ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が観
測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電
子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測され
る。
【００３７】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有して
いることがわかる。
【００３８】
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体
内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎ
ｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただ
し、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域
を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２
以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
【００３９】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
【００４０】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【００４１】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。
【００４２】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形
状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面
または上面の法線ベクトルと平行にならないこともある。
【００４３】
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。
例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によ
って形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部
の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物が
添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成される
こともある。
【００４４】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【００４５】
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。
【００４６】
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物
半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。
【００４７】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該
酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノー
マリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真
性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜
を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時
間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く
、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる
場合がある。
【００４８】
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性
の変動が小さい。
【００４９】
酸化物半導体は、例えば、単結晶を有してもよい。なお、単結晶を有する酸化物半導体を
、単結晶酸化物半導体と呼ぶ。単結晶酸化物半導体は、例えば、不純物濃度が低く、欠陥
準位密度の低い（酸素欠損の少ない）ため、キャリア密度を低くすることができる。従っ
て、単結晶酸化物半導体をチャネル形成領域に用いたトランジスタは、ノーマリーオンの
電気特性になることが少ない場合がある。また、単結晶酸化物半導体は、欠陥準位密度が
低いため、トラップ準位密度も低くなる場合がある。従って、単結晶酸化物半導体をチャ
ネル形成領域に用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジ
スタとなる場合がある。
【発明の効果】
【００５０】
酸化物半導体層の一部における水素濃度や単位体積あたりの酸素欠損の数を制御すること
によって、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００５１】
【図１】本発明の一態様を示す半導体装置の上面図及び断面図である。
【図２】トランジスタのバンド構造を説明する図である。
【図３】（Ａ）は、本発明の一態様を示す半導体装置の上面図、（Ｂ）は断面図、（Ｃ）はゲート電極形成前の測長ＳＥＭを用いた写真である。
【図４】本発明の一態様を示す半導体装置のＶｇ−Ｉｄ特性データである。
【図５】（Ａ）は、本発明の一態様を示す半導体装置の断面ＴＥＭ写真、（Ｂ）はその模式図である。
【図６】図５（Ａ）の一部拡大図である。
【図７】試料１における１８Ｏの濃度分布を説明する図。
【図８】試料１、２、３における１８Ｏの濃度分布を説明する図。
【図９】試料４、５、６、７における酸化物半導体膜のエッチング深さとシート抵抗の関係を説明する図。
【図１０】試料８、９、１０、１１、１２、１３における酸化物半導体膜のエッチング深さとシート抵抗の関係を説明する図。
【図１１】試料１４、１５、１６における酸化物半導体膜のエッチング深さとシート抵抗の関係を説明する図。
【図１２】試料１７における酸化物半導体膜表面の不純物濃度について説明する図。
【図１３】試料１８、１９、２０、２１の酸化物半導体膜の欠陥密度をＥＳＲで測定した結果を説明する図。
【図１４】酸化物半導体膜のＣＰＭ測定結果を示す図である。
【図１５】ＣＡＡＣ−ＯＳ膜の断面ＴＥＭ像。
【図１６】ＣＡＡＣ−ＯＳ膜の電子線回折パターン。
【図１７】ＣＡＡＣ−ＯＳ膜の断面ＴＥＭ像およびＸ線回折スペクトル。
【図１８】ＣＡＡＣ−ＯＳ膜の電子線回折パターン。
【図１９】ＣＡＡＣ−ＯＳ膜の断面ＴＥＭ像およびＸ線回折スペクトル。
【図２０】ＣＡＡＣ−ＯＳ膜の電子線回折パターン。
【図２１】ＣＡＡＣ−ＯＳ膜の断面ＴＥＭ像およびＸ線回折スペクトル。
【図２２】ＣＡＡＣ−ＯＳ膜の電子線回折パターン。
【図２３】スパッタリング用ターゲットの作製方法を説明する図である。
【図２４】本発明の一態様を示す半導体装置の断面図である。
【図２５】酸化物半導体膜のＣＰＭ測定結果を示す図である。
【図２６】微結晶酸化物半導体膜の断面ＴＥＭ像及び極微電子線回折パターン。
【図２７】微結晶酸化物半導体膜の平面ＴＥＭ像及び制限視野電子線回折パターン。
【図２８】石英ガラス基板の極微電子線回折パターン。
【図２９】ナノ結晶酸化物半導体膜の断面ＴＥＭ像。
【図３０】ナノ結晶酸化物半導体膜の断面ＴＥＭ像。
【図３１】ナノ結晶酸化物半導体膜のＸＲＤスペクトル。
【図３２】電子線回折強度分布の概念図。
【図３３】本発明の一態様を示す半導体装置の断面図である。
【図３４】蓄電装置を充放電するシステムについて説明する図。
【図３５】制御回路を説明する図。
【図３６】制御回路を説明する図。
【図３７】メモリを説明する図。
【図３８】メモリを説明する図。
【図３９】メモリを説明する図。
【図４０】半導体装置を説明する図。
【図４１】トランジスタの構造例を説明する図。
【図４２】トランジスタの構造例を説明する図。
【図４３】半導体装置の構造例を説明する図。
【図４４】電気機器を説明する図。
【図４５】電気機器を説明する図。
【発明を実施するための形態】
【００５２】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれ
ば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈さ
れるものではない。
【００５３】
また、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必
ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。例えば、実際の製
造工程において、エッチングなどの処理によりレジストマスクなどが意図せずに目減りす
ることがあるが、理解を容易にするため省略して示すことがある。
【００５４】
第１、第２として付される序数詞は、構成要素の混同を避けるため便宜上用いるものであ
り、工程順または積層順など、なんらかの順番や順位を示すものではない。
【００５５】
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）
との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である
。
【００５６】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
よって、「電気的に接続する」と表現される場合であっても、現実の回路においては、物
理的な接続部分がなく、配線が延在しているだけの場合もある。
【００５７】
また、ソースおよびドレインの機能は、異なる極性のトランジスタを採用する場合や、回
路動作において電流の方向が変化する場合など、動作条件などによって互いに入れ替わる
ため、いずれがソースまたはドレインであるかを限定することが困難である。このため、
本明細書においては、ソースおよびドレインの用語は、入れ替えて用いることができるも
のとする。
【００５８】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。
【００５９】
（実施の形態１）
本実施の形態では、半導体装置の一形態として、トランジスタ１７０を例示して説明する
。
【００６０】
図１に、半導体装置の一形態であるトランジスタ１７０を示す。トランジスタ１７０は、
トップゲート型のトランジスタの１つである。図１（Ａ）はトランジスタ１７０の上面図
である。また、図１（Ｂ）は、図１（Ａ）中の一点鎖線Ａ１−Ａ２で示す部位の断面図で
あり、図１（Ｃ）は、図１（Ａ）中の一点鎖線Ｂ１−Ｂ２で示す部位の断面図である。な
お、図１（Ａ）では、一部の構成要素の記載を省略している。
【００６１】
トランジスタ１７０は、絶縁層１０２上に形成されている。また、絶縁層１０２は、基板
１０１上に形成されている。トランジスタ１７０は、絶縁層１０２上に形成された積層体
１０３を有し、積層体１０３上に形成されたソース電極１０４ａ及びドレイン電極１０４
ｂを有する。ソース電極１０４ａ上にソース電極１６４ａが形成され、ドレイン電極１０
４ｂ上にドレイン電極１６４ｂが形成されている。
【００６２】
また、ソース電極１０４ａ、ドレイン電極１０４ｂ、ソース電極１６４ａ、ドレイン電極
１６４ｂ、及び積層体１０３上に、酸化物層１０５がスパッタリング法により形成され、
酸化物層１０５上に絶縁層１０６が形成されている。
【００６３】
酸化物層１０５としては、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のＩｎ−Ｇａ−Ｚ
ｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ
：Ｇａ：Ｚｎ＝１：６：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝
１：６：４［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：６：１０［
原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：９：６［原子数比］のＩ
ｎ−Ｇａ−Ｚｎ酸化物、又はその近傍の組成を有する酸化物を用いることができる。積層
体１０３中の水素濃度、特にチャネル形成領域の水素濃度を低減するため、酸素を含む雰
囲気下のスパッタリング法などによって酸化物層１０５を形成することが好ましい。
【００６４】
絶縁層１０６には、酸化シリコン、酸化ガリウム、酸化アルミニウム、窒化シリコン、酸
化窒化シリコン、窒化酸化シリコン、酸化ハフニウム、または酸化タンタルなどを用いる
ことができる。作成方法は特に限定されずＰＣＶＤ法やスパッタリング法を用いる。なお
、酸化ハフニウムは、ＭＯＣＶＤ装置を用いて形成する。また、スパッタリング法を用い
る酸化シリコン膜は、酸素を多く含むため好ましい。また、これらの膜の積層としてもよ
い。
【００６５】
また、絶縁層１０６上にゲート電極１０７ａ、１０７ｂが形成されている。ゲート電極１
０７ａ、１０７ｂは、絶縁層１０６及び酸化物層１０５を介して積層体１０３と重畳して
いる。
【００６６】
ゲート電極１０７ａには、積層体１０３の組成の一つである金属元素を含む合金、例えば
インジウムとチタンの合金、亜鉛とチタンの合金、ガリウムとチタンの合金を用いること
ができる。また、ゲート電極１０７ａには、積層体１０３から水素を引き抜く導電材料（
水素吸蔵合金など）を用いることができる。例えば、チタンや、窒化チタンや、コバルト
とチタンの合金、マンガンとチタンの合金、鉄とチタンの合金などを用いる。ゲート電極
１０７ａに積層体１０３から水素を引き抜く導電材料を用いると、重畳している積層体１
０３の領域、即ちチャネル形成領域の水素濃度を低減することができる。
【００６７】
ゲート電極１０７ｂとしては、ゲート電極１０７ａと異なる導電材料を用いる。また、本
実施の形態ではゲート電極１０７ａとゲート電極１０７ｂの積層の例を示したが特に限定
されず、単層でもよいし、３層以上の積層としてもよい。
【００６８】
また、ゲート電極１０７ａ、１０７ｂ上に絶縁層１０８が形成されている。絶縁層１０８
としては、窒化シリコン、酸化窒化シリコン、窒化酸化シリコンなどの絶縁層を用いるこ
とができる。特にスパッタリング法を用いる窒化シリコン膜やスパッタリング法を用いる
酸化アルミニウム膜は、外部からの不純物、例えば、水、アルカリ金属、アルカリ土類金
属等が、積層体１０３へ拡散するのを防ぐ材料で形成される膜であるため好ましい。また
、絶縁層１０８には、酸化シリコン、酸化ガリウム、酸化アルミニウム、酸化窒化シリコ
ン、窒化酸化シリコン、酸化ハフニウム、または酸化タンタルなどを用いることができる
。また、これらの膜の積層としてもよい。絶縁層１０８は、ゲート電極１０７ａ、１０７
ｂ、絶縁層１０６、酸化物層１０５、ソース電極１０４ａ、ドレイン電極１０４ｂ、ソー
ス電極１６４ａ、ドレイン電極１６４ｂ、及び積層体１０３を覆って形成される。
【００６９】
ソース電極１０４ａ、ドレイン電極１０４ｂには、酸素と結合しやすい導電材料を用いる
ことができる。例えば、タングステン、チタン、アルミニウム、銅、モリブデン、クロム
、またはタンタル単体若しくは合金等を用いることができる。このような導電材料と積層
体１０３を接触させると、積層体１０３において、部分的に酸素濃度が低減し、ｎ型化し
た領域（低抵抗領域）が形成される。したがって、ｎ型化した領域はトランジスタ１７０
のソースまたはドレインとして作用させることができる。また、部分的に酸素濃度が低減
し、ｎ型化した領域は水素と結合しやすい状態となり、他の領域（チャネル形成領域など
）の水素が引き寄せられるように移動すると、他の領域（チャネル形成領域など）に比べ
て水素濃度が増加する。即ち、積層体１０３において水素濃度の勾配を有する領域が形成
され、結果として他の領域（チャネル形成領域など）の水素濃度を低減させる。
【００７０】
ソース電極１６４ａ、ドレイン電極１６４ｂには、酸素との結合のしやすさの異なる材料
を用いる。例えば、ソース電極１０４ａ、ドレイン電極１０４ｂとしてタングステン膜を
用い、ソース電極１６４ａ、ドレイン電極１６４ｂとしてチタン膜を用いることにより、
それぞれの電極の接する領域におけるｎ型化した領域の深さを異ならせることができる。
また、ソース電極１６４ａ、ドレイン電極１６４ｂとして、積層体１０３の組成の一つで
ある金属元素を含む合金、例えばインジウムとチタンの合金、亜鉛とチタンの合金、ガリ
ウムとチタンの合金を用いることができる。また、ソース電極１６４ａ、ドレイン電極１
６４ｂには、積層体１０３から水素を引き抜く導電材料を用いることができる。例えば、
チタンや、窒化チタンや、コバルトとチタンの合金、マンガンとチタンの合金、鉄とチタ
ンの合金などを用いる。
【００７１】
なお、トランジスタ１７０がスイッチング素子として機能するのであれば、積層体１０３
における水素濃度や酸素欠損の数が一定または増加してもよく、トランジスタの経時変化
による電気特性の変動を低減できるのであれば、酸化物半導体層における水素濃度や酸素
欠損の数が一定または増加してもよい。
【００７２】
上述の金属膜、半導体膜、無機絶縁膜など様々な膜はスパッタ法やプラズマＣＶＤ（Ｃｈ
ｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成することができるが、
他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ
（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ
）法やＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。
【００７３】
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成
されることが無いという利点を有する。
【００７４】
熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧ま
たは減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行
ってもよい。
【００７５】
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順
次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。
例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上
の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原
料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第
２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキ
ャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよ
い。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後
、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層を
成膜し、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層され
て薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返
すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順
序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微
細なＦＥＴを作製する場合に適している。
【００７６】
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された
金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ
−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジ
メチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である
。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛
の化学式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメ
チルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることも
でき、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることも
できる。
【００７７】
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒と
ハフニウム前駆体化合物を含む液体（ハフニウムアルコキシド溶液、代表的にはテトラキ
スジメチルアミドハフニウム（ＴＤＭＡＨ））を気化させた原料ガスと、酸化剤としてオ
ゾン（Ｏ３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハフニウムの化
学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テトラキス（エチ
ルメチルアミド）ハフニウムなどがある。
【００７８】
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒
とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ）など）を気
化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。なお、トリメチルア
ルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（ジ
メチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，
２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
【００７９】
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサク
ロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ２
、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
【００８０】
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガ
スとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６
ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代え
てＳｉＨ４ガスを用いてもよい。
【００８１】
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ
膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ−
Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａＯ層を形
成し、更にその後Ｚｎ（ＣＨ３）２とＯ３ガスを同時に導入してＺｎＯ層を形成する。な
お、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎ−Ｇａ−Ｏ
層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、
Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたたＨ２Ｏガスを用いても
良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにか
えて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、
Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（
Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
【００８２】
ここで酸化物半導体膜に金属膜が接する試料１において、加熱によって酸化物半導体膜に
含まれる酸素が金属膜に移動する様子について実験を行った結果を以下に示す。
【００８３】
はじめに、試料１の構造及びその作製方法について以下に説明する。
【００８４】
試料１の構造としては、シリコンウェハ基板上に厚さ１００ｎｍの塩素を含む酸化シリコ
ン膜が設けられ、該酸化シリコン膜上に酸化物半導体膜として厚さ１００ｎｍのＩｎ−Ｇ
ａ−Ｚｎ系酸化物膜が設けられ、酸化物半導体膜上に金属膜として厚さ１００ｎｍのタン
グステン膜が設けられる。
【００８５】
次に、試料１の作製方法を説明する。
【００８６】
塩化水素を含む酸素雰囲気において、シリコンウェハ基板を９５０℃で加熱して、基板表
面に、厚さ１００ｎｍの塩素を含む酸化シリコン膜を形成した。
【００８７】
次に、スパッタリング法により、酸化物半導体膜としてＩｎ−Ｇａ−Ｚｎ系酸化物膜を形
成した。ここでは、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）のスパッタリングターゲ
ットを用い、スパッタガスとして流量１５ｓｃｃｍの１８Ｏ２ガス及び流量３０ｓｃｃｍ
のアルゴンを圧力０．４Ｐａのチャンバーに導入し、基板温度を３００℃とし、供給電力
を０．５ｋＷとして、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜（Ｉｎ−Ｇａ−Ｚｎ−Ｏ（１１１）と
示す。）を形成した。
【００８８】
次に、スパッタリング法により、金属膜としてタングステン膜を形成した。ここでは、タ
ングステンターゲットを用い、スパッタガスとして流量８０ｓｃｃｍのアルゴンを圧力０
．８Ｐａのチャンバーに導入し、基板温度を１３０℃とし、供給電力を１ｋＷとして、タ
ングステン膜を形成した。
【００８９】
次に、窒素雰囲気で１時間加熱処理を行った。加熱温度を試料ごとに３００℃、３５０℃
、４００℃、４５０℃とした。以上の工程により試料１を作製した。
【００９０】
次に、試料１のＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅ
ｔｒｙ）分析を行い、タングステン膜における１８Ｏの濃度分布を測定した。なお、ＳＩ
ＭＳ分析はタングステン膜表面からＩｎ−Ｇａ−Ｚｎ系酸化物膜へ向けて行った。加熱温
度を３００℃、３５０℃、４００℃、または４５０℃とした試料１の１８Ｏの濃度分布を
図７に示す。なお、比較例として、加熱処理をしていない試料（ａｓ−ｄｅｐｏと示す。
）の１８Ｏの濃度分布も図７に示す。横軸は試料１の表面からの深さであり、縦軸は１８
Ｏの濃度である。
【００９１】
図７に示すように、試料１において、加熱温度を４００℃以上とすると、金属膜に１８Ｏ
が移動していることが分かる。
【００９２】
次に、試料１の酸化物半導体膜に含まれる金属元素の組成を変えて試料２、試料３を作製
した。試料１、試料２、及び試料３の１８Ｏの濃度分布について、図８に示す。
【００９３】
酸化物半導体膜として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ（１１１）の代わりに、Ｉｎ：Ｇａ：Ｚｎ
＝１：３：２（原子数比）のスパッタリングターゲットを用いて、Ｉｎ−Ｇａ−Ｚｎ系酸
化物膜（Ｉｎ−Ｇａ−Ｚｎ−Ｏ（１３２）と示す。）を形成した試料２を用意した。また
、Ｉｎ−Ｇａ−Ｚｎ−Ｏ（１１１）の代わりに、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２（原子数
比）のスパッタリングターゲットを用いて、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜（Ｉｎ−Ｇａ−
Ｚｎ−Ｏ（３１２）と示す。）を形成した試料３を用意した。各試料において、成膜温度
を２００℃とした。
【００９４】
各試料それぞれにおいて、試料１と同様に窒素雰囲気で４５０℃加熱した後、ＳＩＭＳ分
析を行い、タングステン膜における１８Ｏの濃度分布を測定した。各試料の１８Ｏの濃度
分布を図８に示す。
【００９５】
図８に示すように、Ｉｎ−Ｇａ−Ｚｎ−Ｏ（１１１）、Ｉｎ−Ｇａ−Ｚｎ−Ｏ（１３２）
と比較して、Ｉｎ−Ｇａ−Ｚｎ−Ｏ（３１２）の方が、より多くの１８Ｏがタングステン
膜に移動している。このことから、Ｉｎの濃度が高いほど、酸化物半導体膜に含まれる酸
素がタングステン膜に移動しやすいことがわかる。
【００９６】
また、酸化物半導体膜上に金属膜を設け、加熱処理を行った後金属膜を除去し、酸化物半
導体膜の表面からのエッチング深さと酸化物半導体膜のシート抵抗を測定する実験を行っ
た。以下に実験及びその結果について説明する。
【００９７】
まず、試料４、５の作製方法を説明する。
【００９８】
試料４、５の構造としては、ガラス基板上に酸化物半導体膜として厚さ５０ｎｍのＩｎ−
Ｇａ−Ｚｎ系酸化物膜を形成し、該Ｉｎ−Ｇａ−Ｚｎ系酸化物膜上に厚さ１００ｎｍの金
属膜を形成した。
【００９９】
ここでは、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）のスパッタリングターゲットを用
い、スパッタガスとして流量１５ｓｃｃｍの酸素ガス及び流量３０ｓｃｃｍのアルゴンを
圧力０．４Ｐａのチャンバーに導入し、基板温度を３００℃とし、供給電力を０．５ｋＷ
として、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜（Ｉｎ−Ｇａ−Ｚｎ−Ｏ（１１１）と示す。）を形
成した。次に、４５０℃の窒素雰囲気で１時間加熱処理した後、４５０℃の酸素雰囲気で
１時間加熱処理した。
【０１００】
金属膜としては、タングステン膜（試料４）を形成する。或いは、金属膜として窒化チタ
ン膜（試料５）を形成する。
【０１０１】
ここでは、金属膜としてタングステン膜を形成した試料４においては、タングステンター
ゲットを用い、スパッタガスとして流量８０ｓｃｃｍのアルゴン、及び流量１０ｓｃｃｍ
の加熱されたアルゴンを圧力０．８Ｐａのチャンバーに導入し、基板温度を１３０℃とし
、供給電力を１ｋＷとして、タングステン膜を形成した。
【０１０２】
また、金属膜として窒化チタン膜を形成した試料５においては、チタンターゲットを用い
、スパッタガスとして流量５０ｓｃｃｍの窒素を圧力０．２Ｐａのチャンバーに導入し、
基板温度を２５℃とし、供給電力を１２ｋＷとして、窒化チタン膜を形成した。
【０１０３】
なお、比較例として、酸化物半導体膜上に金属膜を設けない試料（ｎｏｎｅ）を形成した
。
【０１０４】
次に、各試料を４００℃の窒素雰囲気で１時間加熱処理を行った。以上の工程により試料
４、５を作製した。
【０１０５】
次に、酸化物半導体膜上に金属膜が形成されている試料４、５は、ドライエッチング法に
より金属膜を除去し、酸化物半導体膜の膜厚及びシート抵抗を測定した。なお、膜厚は分
光エリプソメトリーにより測定を行った。また、シート抵抗は、４探針法により測定を行
った。
【０１０６】
次に、酸化物半導体膜の表面から所定の深さの酸化物半導体膜をウエットエッチング法に
より除去し、酸化物半導体膜の膜厚及びシート抵抗を測定した。また、当該エッチング工
程、膜厚測定及びシート抵抗測定を繰り返した。
【０１０７】
一方、試料４、５において、ガラス基板と酸化物半導体膜との間に、厚さ３００ｎｍの酸
化シリコン膜を形成した試料を試料６、７とする。
【０１０８】
試料６、７において、酸化シリコンターゲットを用い、スパッタガスとして流量５０ｓｃ
ｃｍの酸素を圧力０．４Ｐａのチャンバーに導入し、基板温度を１００℃とし、供給電力
を１．５ｋＷとして、酸化シリコン膜を形成した。
【０１０９】
また、酸化物半導体膜上に金属膜が形成されている試料６、７は、ドライエッチング法に
より金属膜を除去し、酸化物半導体膜の膜厚及びシート抵抗を測定した。
【０１１０】
次に、酸化物半導体膜の表面から所定の深さの酸化物半導体膜をウエットエッチング法に
より除去し、酸化物半導体膜の膜厚及びシート抵抗を測定した。また、当該エッチング工
程、膜厚測定及びシート抵抗測定を繰り返した。
【０１１１】
試料４、５における酸化物半導体膜のエッチング深さとシート抵抗の関係を図９（Ａ）に
示し、試料６、７における同様の関係を図９（Ｂ）に示す。
【０１１２】
試料４、５において、酸化物半導体膜上に金属膜を形成し、加熱処理することにより、酸
化物半導体膜のシート抵抗が低減していることがわかる。また、金属膜として窒化チタン
膜を形成するより、タングステン膜を形成することで、酸化物半導体膜のシート抵抗をさ
らに低減できることがわかる。
【０１１３】
金属膜が形成されず、且つ、酸化シリコン膜が形成されている試料においては、加熱処理
をしてもシート抵抗が測定不能（６ＭΩ／ｓ．ｑ．以上）であったが、酸化物半導体膜に
金属膜を形成し、加熱処理をした試料６、７は、シート抵抗が低減することが分かる。ま
た、試料４、５と比較して、試料６、７の方が、表面からの深さ方向においてシート抵抗
が低い領域が少ない。これは、加熱処理において、酸化物半導体膜に接する酸化シリコン
膜から、酸化物半導体膜へ酸素が移動し、酸化物半導体膜に含まれる酸素欠損が低減して
いるからと考えられる。
【０１１４】
次に、試料４及び試料６の酸化物半導体膜に含まれる金属元素の組成を変えた試料８、９
、１０、１１、１２、１３の、酸化物半導体膜の表面からのエッチング深さと酸化物半導
体膜のシート抵抗を測定した結果を、図１０に示す。
【０１１５】
試料４に用いたＩｎ−Ｇａ−Ｚｎ系酸化物膜の代わりに、Ｉｎ−Ｇａ−Ｚｎ−Ｏ（１３２
）を形成した試料８を用意した。また、試料４に用いたＩｎ−Ｇａ−Ｚｎ−Ｏ（１１１）
の代わりに、Ｉｎ−Ｇａ−Ｚｎ−Ｏ（１６４）を形成した試料９を用意した。また、試料
４に用いたＩｎ−Ｇａ−Ｚｎ−Ｏ（１１１）の代わりに、Ｉｎ−Ｇａ−Ｚｎ−Ｏ（１９６
）を形成した試料１０を用意した。各試料８、９、１０において、成膜温度を２００℃と
した。
【０１１６】
また、試料６に用いたＩｎ−Ｇａ−Ｚｎ系酸化物膜の代わりに、Ｉｎ−Ｇａ−Ｚｎ−Ｏ（
１３２）を形成した試料１１を用意した。また、試料６に用いたＩｎ−Ｇａ−Ｚｎ−Ｏ（
１１１）の代わりに、Ｉｎ−Ｇａ−Ｚｎ−Ｏ（１６４）を形成した試料１２を用意した。
また、試料６に用いたＩｎ−Ｇａ−Ｚｎ−Ｏ（１１１）の代わりに、Ｉｎ−Ｇａ−Ｚｎ−
Ｏ（１９６）を形成した試料１３を用意した。各試料１１、１２、１３において、成膜温
度を２００℃とした。
【０１１７】
次に、試料８、９、１０及び試料１１、１２、１３において、酸化物半導体膜上に金属膜
が形成されている試料は、ドライエッチング法により金属膜を除去し、酸化物半導体膜の
膜厚及びシート抵抗を測定した。
【０１１８】
次に、酸化物半導体膜の表面から所定の深さの酸化物半導体膜をウエットエッチング法に
より除去し、酸化物半導体膜の膜厚及びシート抵抗を測定した。また、当該エッチング工
程、膜厚測定及びシート抵抗測定を繰り返した。
【０１１９】
試料８、９、１０における酸化物半導体膜のエッチング深さとシート抵抗の関係を図１０
（Ａ）に示し、試料１１、１２、１３における同様の関係を図１０（Ｂ）に示す。図１０
（Ａ）、図１０（Ｂ）には比較例としてＩｎ−Ｇａ−Ｚｎ−Ｏ（１１１）も示している。
【０１２０】
酸化物半導体膜において、Ｉｎに対するＧａ及びＺｎの量が増加するに従い、シート抵抗
が上昇することがわかる。また、酸化物半導体膜として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ（１９６
）を形成すると、加熱処理をしてもシート抵抗が測定不能（６ＭΩ／ｓ．ｑ．以上）であ
ることがわかる。
【０１２１】
また、試料８、９、１０と比較して、試料１１、１２、１３の方が、酸化物半導体膜の表
面からの深さ方向においてシート抵抗が低い領域が少ないことがわかる。
【０１２２】
以上のことから、酸化物半導体膜上に金属膜を形成した後、加熱処理することで、酸化物
半導体膜のシート抵抗が低減することがわかる。また、酸化物半導体膜において、Ｉｎに
対するＧａ及びＺｎの量が増加するに従い、シート抵抗が上昇することがわかる。
【０１２３】
また、以下に示す他の実験を行った。
【０１２４】
上記試料４において、ドライエッチング法により金属膜を除去した後、酸化物半導体膜を
酸化処理した。次に、酸化物半導体膜の表面からのエッチング深さと酸化物半導体膜のシ
ート抵抗を測定した結果について、図１１を用いて説明する。
【０１２５】
上記試料４において、酸化物半導体膜上の金属膜をドライエッチング法により除去した試
料を試料１４とする。
【０１２６】
次に、試料１４を酸素雰囲気で加熱処理した試料を試料１５とする。ここでは、４００℃
の酸素雰囲気で１時間加熱処理した。
【０１２７】
また、試料１４に含まれる酸化物半導体膜を酸素プラズマに曝した試料を試料１６とする
。ここでは、流量９００ｓｃｃｍの一酸化二窒素が導入された、圧力が２００Ｐａの処理
室において、上部電極に６０ＭＨｚの高周波電源を用いて１５０Ｗの高周波電力を供給し
て発生させた酸素プラズマに酸化物半導体膜を曝した。なお、基板温度を３５０℃とした
。
【０１２８】
次に、酸化物半導体膜の表面から所定の深さの酸化物半導体膜をウエットエッチング法に
より除去し、酸化物半導体膜の膜厚及びシート抵抗を測定した。また、当該エッチング工
程、膜厚測定及びシート抵抗測定を繰り返した。
【０１２９】
試料１４乃至試料１６における酸化物半導体膜のエッチング深さとシート抵抗の関係を図
１１（Ａ）乃至図１１（Ｃ）にそれぞれ示す。
【０１３０】
試料１４においては、図１１（Ａ）に示すようにシート抵抗が低いが、試料１５及び試料
１６は、図１１（Ｂ）、及び図１１（Ｃ）に示すようにシート抵抗が測定不能（６ＭΩ／
ｓ．ｑ．以上）である。このことから、酸素雰囲気による加熱処理、及び酸素プラズマに
よる酸化処理により、酸化物半導体膜が酸化され、高抵抗化することがわかる。
【０１３１】
ここで、酸素プラズマに曝された酸化物半導体膜表面の不純物濃度について、図１２を用
いて説明する。
【０１３２】
はじめに、試料１７の作製方法を説明する。
【０１３３】
シリコンウェハ上にスパッタリング法により、酸化物半導体膜として厚さ１００ｎｍのＩ
ｎ−Ｇａ−Ｚｎ系酸化物膜を形成した。ここでは、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子
数比）のスパッタリングターゲットを用い、スパッタガスとして流量１５ｓｃｃｍの酸素
及び流量３０ｓｃｃｍのアルゴンを圧力０．４Ｐａのチャンバーに導入し、基板温度を３
００℃とし、供給電力を０．５ｋＷとして、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜（Ｉｎ−Ｇａ−
Ｚｎ−Ｏ（１１１）と示す。）を形成した。
【０１３４】
次に、スパッタリング法により、金属膜として厚さ１００ｎｍのタングステン膜を形成し
た。ここでは、タングステンターゲットを用い、スパッタガスとして流量８０ｓｃｃｍの
アルゴンを圧力０．８Ｐａのチャンバーに導入し、基板温度を１３０℃とし、供給電力を
１ｋＷとして、タングステン膜を形成した。この後、ドライエッチング法によりタングス
テン膜を除去した。
【０１３５】
次に、酸化物半導体膜を酸素プラズマに曝した。ここでは、流量９００ｓｃｃｍの一酸化
二窒素が導入された、圧力が２００Ｐａの処理室において、上部電極に６０ＭＨｚの高周
波電源を用いて１５０Ｗの高周波電力を供給して発生させた酸素プラズマにＩｎ−Ｇａ−
Ｚｎ系酸化物膜を曝した。なお、基板温度を３５０℃とした。
【０１３６】
次に、酸化物半導体膜上に、ＣＶＤ法により厚さ１００ｎｍの酸化窒化シリコン膜を形成
した。ここでは、流量１ｓｃｃｍのシラン及び流量８００ｓｃｃｍの一酸化二窒素を原料
ガスとし、処理室の圧力を２００Ｐａ、基板温度を３５０℃とし、６０ＭＨｚの高周波電
源を用いて１５０Ｗの高周波電力を平行平板電極に供給して、酸化窒化シリコン膜を形成
した。
【０１３７】
以上の工程により試料１７を作製した。
【０１３８】
次に、試料１７をＳＩＭＳ測定で評価した。図１２に試料１７をＳＩＭＳ測定で評価した
結果を示す。なお、図１２において、横軸は、試料１７の表面からの深さを示し、縦軸は
ホウ素、炭素、塩素、または水素の濃度を示す。また、図１２において、酸化物半導体膜
を１１１と示し、酸化窒化シリコン膜をＳｉＯＮと示す。また、破線は酸素プラズマ処理
をする前の試料１７における元素濃度を示し、実線はプラズマ処理後の試料１７における
元素濃度を示す。
【０１３９】
図１２（Ａ）は、ホウ素の濃度を示し、図１２（Ｂ）は炭素の濃度を示し、図１２（Ｃ）
は塩素の濃度を示し、図１２（Ｄ）は水素の濃度を示す。
【０１４０】
図１２（Ｂ）及び図１２（Ｃ）から、プラズマ処理により、酸化物半導体膜１１１と、酸
化窒化シリコン膜（ＳｉＯＮ）との間における炭素及び塩素濃度が低減していることがわ
かる。
【０１４１】
図１２（Ｄ）から、酸素プラズマ処理により、酸化物半導体膜１１１における水素濃度が
低減していることがわかる。図１２（Ｄ）において、酸素プラズマ処理後の酸化物半導体
膜１１１における水素濃度の範囲は、約６．５×１０１９ａｔｏｍｓ／ｃｍ３以上３×１
０２２ａｔｏｍｓ／ｃｍ３以下となっている。このことから、酸素を含む雰囲気でスパッ
タリング法の成膜を酸化物半導体膜１１１上に行えば、酸素プラズマ処理がなされるとみ
なすことができる。従って、図１に示すトランジスタ１７０のチャネル形成領域は、酸素
を含む雰囲気下のスパッタリング法などによって酸化物層１０５を形成すると、積層体１
０３中の水素濃度、特にチャネル形成領域の水素濃度を低減することができる。本実験の
試料１７では、図１２（Ｄ）に示す水素濃度を示しているが、特に限定されず、トランジ
スタを作製する工程によっては、チャネル形成領域の水素濃度を５×１０１７ａｔｏｍｓ
／ｃｍ３未満とすることが望ましい。
【０１４２】
このように、酸化物半導体膜の表面を酸素プラズマに曝すことにより、不純物濃度を低減
することが可能である。
【０１４３】
また、以下に示す他の実験を行った。
【０１４４】
酸化物半導体膜の欠陥密度をＥＳＲで測定した結果について、図１３を用いて説明する。
【０１４５】
はじめに、試料１８、１９、２０、２１の作製方法を説明する。
【０１４６】
石英基板上にスパッタリング法に厚さ３００ｎｍの酸化物絶縁膜を成膜した（工程１）。
【０１４７】
ここでは、酸化シリコンターゲットを用い、スパッタガスとして流量５０ｓｃｃｍの酸素
を圧力０．４Ｐａのチャンバーに導入し、基板温度を１００℃とし、供給電力を１．５ｋ
Ｗとして、酸化物膜として酸化シリコン膜を成膜した。
【０１４８】
次に、酸化物絶縁膜上に厚さ１００ｎｍの酸化物半導体膜を形成した（工程２）。
【０１４９】
ここでは、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）のスパッタリングターゲットを用
い、スパッタガスとして流量１５ｓｃｃｍの酸素及び流量３０ｓｃｃｍのアルゴンを圧力
０．４Ｐａのチャンバーに導入し、基板温度を３００℃とし、供給電力を０．５ｋＷとし
て、酸化物半導体膜として、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜（Ｉｎ−Ｇａ−Ｚｎ−Ｏ（１１
１）と示す。）を形成した。
【０１５０】
次に、該酸化物半導体膜上に厚さ１００ｎｍの金属膜を形成した（工程３）。
【０１５１】
ここでは、タングステンターゲットを用い、スパッタガスとして流量８０ｓｃｃｍのアル
ゴン、及び流量１０ｓｃｃｍの加熱されたアルゴンを圧力０．８Ｐａのチャンバーに導入
し、基板温度を１３０℃とし、供給電力を１ｋＷとして、金属膜としてタングステン膜を
形成した。
【０１５２】
次に、ドライエッチング法により金属膜を除去した（工程４）。
【０１５３】
次に、酸素プラズマ処理を行い、酸化物半導体膜を酸素プラズマに曝した（工程５）。
【０１５４】
ここでは、流量９００ｓｃｃｍの一酸化二窒素が導入された、圧力が２００Ｐａの処理室
において、上部電極に６０ＭＨｚの高周波電源を用いて１５０Ｗの高周波電力を供給して
発生させた酸素プラズマに酸化物半導体膜を曝した。なお、基板温度を３５０℃とした。
【０１５５】
以上の工程１乃至工程５の２工程以上を組み合わせて、試料１８乃至試料２１を作製した
。
【０１５６】
試料１８は、工程１及び工程２を行った。
【０１５７】
試料１９は、工程１、工程２、及び工程３を行った。
【０１５８】
試料２０は、工程１、工程２、工程３、及び工程４を行った。
【０１５９】
試料２１は、工程１乃至工程５の全てを行った。
【０１６０】
次に、試料１８乃至試料２１についてＥＳＲ測定を行った。ＥＳＲ測定は、所定の温度で
、マイクロ波の吸収の起こる磁場の値（Ｈ０）から、式ｇ＝ｈｖ／βＨ０、を用いてｇ値
というパラメータが得られる。なお、ｖはマイクロ波の周波数である。ｈはプランク定数
であり、βはボーア磁子であり、どちらも定数である。
【０１６１】
ここでは、下記の条件でＥＳＲ測定を行った。測定温度を室温（２５℃）とし、９．５Ｇ
Ｈｚの高周波電力（マイクロ波パワー）を２０ｍＷとし、磁場の向きは作製した試料の膜
表面と平行とした。
【０１６２】
ＥＳＲ測定して得られた１次微分曲線を図１３（Ａ）に示し、ｇ（ｇ値）＝１．９３に現
れる信号のスピン密度を図１３（Ｂ）に示す。
【０１６３】
試料１８及び試料１９と、試料２０とを比較すると、試料２０では、ｇ値が１．９３にお
いて、酸化物半導体膜中の欠陥、代表的には酸素欠損に起因する対称性を有する信号が検
出されている。このことから、金属膜であるタングステン膜を酸化物半導体膜上に成膜す
ることで、酸化物半導体膜に欠陥が生じていることがわかる。
【０１６４】
また、試料２０と試料２１とを比較すると、試料２１では、ｇ値が１．９３において、酸
化物半導体膜中の欠陥、代表的には酸素欠損に起因する対称性を有する信号が検出されて
いない。このことから、酸化物半導体膜を酸素プラズマに曝すことで、酸化物半導体膜に
含まれる欠陥が低減していることがわかる。
【０１６５】
また、図１において、積層体１０３は第１の酸化物層１０３ａ、第２の酸化物層１０３ｂ
の積層の例を示している。
【０１６６】
積層体１０３近傍のバンド構造について、図２を用いて説明する。
【０１６７】
図２に示すバンド構造において、例えば、第１の酸化物層１０３ａ、第２の酸化物層１０
３ｂ、及び酸化物層１０５としてそれぞれ、エネルギーギャップが、３．５ｅＶ、３．２
ｅＶ、及び３．８ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物を用いる。なお、エネルギーギャッ
プは、分光エリプソメータを用いて測定できる。
【０１６８】
第１の酸化物層１０３ａ、第２の酸化物層１０３ｂ、及び酸化物層１０５の真空準位と価
電子帯上端のエネルギー差（イオン化ポテンシャルともいう。）は、それぞれ８．０ｅＶ
、７．９ｅＶ、及び８．０ｅＶである。なお、真空準位と価電子帯上端のエネルギー差は
、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ  Ｐｈｏｔｏｅｌｅｃｔｒｏ
ｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社  ＶｅｒｓａＰｒｏｂｅ）を用いて測定
できる。
【０１６９】
また、第１の酸化物層１０３ａの伝導帯下端をＥｃ＿１０３ａとし、第２の酸化物層１０
３ｂの伝導帯下端をＥｃ＿１０３ｂとし、酸化物層１０５の伝導帯下端をＥｃ＿１０５と
する。また、絶縁層１０２の伝導帯下端をＥｃ＿１０２とし、絶縁層１０６の伝導帯下端
をＥｃ＿１０６とする。
【０１７０】
第１の酸化物層１０３ａ、第２の酸化物層１０３ｂ、及び酸化物層１０５の真空準位と伝
導帯下端のエネルギー差（電子親和力ともいう。）は、それぞれ４．５ｅＶ、４．７ｅＶ
、及び４．２ｅＶである。なお、真空準位と伝導帯下端のエネルギーとの差（電子親和力
ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルと
もいう。）からエネルギーギャップを引いた値となる。
【０１７１】
図２に示すように、積層体１０３において、第１の酸化物層１０３ａと第２の酸化物層１
０３ｂとの界面近傍、及び第２の酸化物層１０３ｂと酸化物層１０５との界面近傍の伝導
帯下端が連続的に変化している。即ち、第１の酸化物層１０３ａと第２の酸化物層１０３
ｂとの界面近傍、第２の酸化物層１０３ｂと酸化物層１０５との界面近傍における障壁が
無くなだらかに変化している。このような伝導帯下端を有する構造を、Ｕ字型の井戸（Ｕ
Ｓｈａｐｅ  Ｗｅｌｌ）構造とも呼べる。第１の酸化物層１０３ａ、第２の酸化物層１
０３ｂ、及び酸化物層１０５の間で酸素が相互的に移動することでこのような形状となる
。また、積層体１０３において、第２の酸化物層１０３ｂにおける伝導帯下端のエネルギ
ーが最も低く、当該領域がチャネル領域となる。
【０１７２】
第１の酸化物層１０３ａは、第２の酸化物層１０３ｂを構成する金属元素を一種以上含む
酸化物膜であるから、積層体１０３は主成分を共通して積層された多層膜ともいえる。主
成分を共通として積層された多層膜は、各層を単に積層するのではなく連続接合（ここで
は、特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造）が形
成されるように作製する。なぜなら、各層の界面にトラップ中心や再結合中心のような欠
陥準位を形成するような不純物が混在していると、エネルギーバンドの連続性が失われ、
界面でキャリアがトラップあるいは再結合により消滅してしまうためである。
【０１７３】
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置
（例えばスパッタリング装置）を用いて各層を大気に触れさせることなく連続して積層す
ることが好ましい。
【０１７４】
また、絶縁層１０２と第１の酸化物層１０３ａとの界面近傍においては、不純物及び欠陥
によりトラップ準位１２４が形成される。また、酸化物層１０５と絶縁層１０６との界面
近傍においては、不純物及び欠陥によりトラップ準位１２６が形成される。本実施の形態
に示す積層体１０３においては、第２の酸化物層１０３ｂと絶縁層１０２の間に第１の酸
化物層１０３ａが設けられているため、第２の酸化物層１０３ｂとトラップ準位１２４と
の間に隔たりがある。また、第２の酸化物層１０３ｂと絶縁層１０６の間に酸化物層１０
５が設けられているため、第２の酸化物層１０３ｂとトラップ準位１２６との間に隔たり
がある。この結果、第２の酸化物層１０３ｂを流れる電子がトラップ準位１２４、１２６
に捕獲されにくくなり、トランジスタのオン電流を増大させることが可能であると共に、
電界効果移動度を高めることができる。また、トラップ準位１２４、１２６に電子が捕獲
されると、該電子がマイナスの固定電荷となってしまう。この結果、トランジスタのしき
い値電圧が変動してしまう。しかしながら、第２の酸化物層１０３ｂとトラップ準位１２
４、１２６との間に隔たりがあるため、トラップ準位１２４、１２６における電子の捕獲
を低減することが可能であり、しきい値電圧の変動が低減する。
【０１７５】
なお、図１（Ｂ）に示すＬ１は、積層体１０３と接して向かい合うソース電極１０４ａの
端部からドレイン電極１０４ｂの端部までの最短距離と言う事ができる。
【０１７６】
ソース電極１６４ａは、積層体１０３と接するソース電極１０４ａの端部を越えてＬ１の
方向に延伸し、ドレイン電極１６４ｂは、積層体１０３と接するドレイン電極１０４ｂの
端部を越えてＬ１の方向に延伸する。
【０１７７】
ソース電極１６４ａの上記延伸部分と、ドレイン電極１６４ｂの上記延伸部分は積層体１
０３と接している。また、図１に示すトランジスタ１７０において、ソース電極１６４ａ
の上記延伸部分の積層体１０３と接する先端部分から、ドレイン電極１６４ｂの上記延伸
部分の積層体１０３と接する先端部分までの間隔がチャネル長であり、図１（Ｂ）にＬ２
として示す。
【０１７８】
Ｌ２を５０ｎｍ未満、例えば３０ｎｍ程度とする場合には、電子ビーム露光装置や、Ａｒ
Ｆエキシマレーザを光源とする液浸露光装置や、ＥＵＶ（Ｅｘｔｒｅｍｅ  Ｕｌｔｒａｖ
ｉｏｌｅｔ）露光装置などを用いてレジストを露光し、現像したマスクを導電膜のエッチ
ングマスクとして用いることが好ましい。電子ビームは、加速電圧が高いほど微細パター
ンを得ることができる。また、電子ビームは、マルチビームとして基板一枚あたりの処理
時間を短縮することもできる。電子ビームの照射が可能な電子ビーム描画装置において、
例えば、加速電圧は５ｋＶ以上５０ｋＶ以下であることが好ましい。また、電流強度は、
５×１０−１２以上１×１０−１１Ａ以下であることが好ましい。また、最小ビーム径は
、２ｎｍ以下であることが好ましい。また、作製可能なパターンの最小線幅が８ｎｍ以下
であることが好ましい。上記条件により、例えばパターンの幅を３０ｎｍ以下、好ましく
は２０ｎｍ以下さらに好ましくは８ｎｍ以下にすることができる。
【０１７９】
ここで電子ビームを用いてＬ２を３０ｎｍ程度として作製したトランジスタの断面写真を
図５（Ａ）に示し、その模式図を図５（Ｂ）に示す。
【０１８０】
なお、作製したトランジスタは、積層体１０３ではなく、酸化物半導体材料の単層を用い
た例である。
【０１８１】
基板１０１上に絶縁層１０２を形成し、絶縁層１０２の表面凹凸を軽減するため、絶縁層
１０２の表面に平坦化処理を行う。平坦化処理としては、化学的機械研磨（ＣＭＰ：Ｃｈ
ｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ、以下ＣＭＰ処理という）な
どの研磨処理の他に、エッチング処理などを適用することも可能である。また、ＣＭＰ処
理とエッチング処理を組み合わせて行ってもよい。なお、基板１０１として単結晶シリコ
ン基板を用いた。また、絶縁層１０２は、基板１０１を塩酸を用いた９５０℃の熱処理に
よって熱酸化させて膜厚１００ｎｍの熱酸化膜を形成した後、プラズマＣＶＤ法により膜
厚３００ｎｍの酸化窒化シリコン膜を形成する。なお、本明細書中において、窒化酸化と
は、その組成として、酸素よりも窒素の含有量が多いものであって、酸化窒化とは、その
組成として、窒素よりも酸素の含有量が多いものを示す。なお、各元素の含有量は、例え
ば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒ
ｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定することができる。
【０１８２】
ＣＭＰ処理を行った後、絶縁層１０２中の水分又は水素などの不純物をさらに低減（脱水
化または脱水素化）し、絶縁層１０２を高純度化する処理を行う。例えば、減圧雰囲気下
、窒素や希ガスなどの不活性雰囲気下、酸化性雰囲気下、又は超乾燥エア（ＣＲＤＳ（キ
ャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２
０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ
以下の空気）雰囲気下で、絶縁層１０２に加熱処理を施す。なお、酸化性雰囲気とは、酸
素、オゾンまたは窒化酸素などの酸化性ガスを１０ｐｐｍ以上含有する雰囲気をいう。ま
た、不活性雰囲気とは、前述の酸化性ガスが１０ｐｐｍ未満であり、その他、窒素または
希ガスで充填された雰囲気をいう。
【０１８３】
加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えば
よい。処理時間は３分以上２４時間以下とする。２４時間を超える加熱処理は生産性の低
下を招くため好ましくない。本実施の形態では減圧雰囲気下、４５０℃、１時間の加熱処
理を行う。
【０１８４】
そして、絶縁層１０２に、イオン注入法、イオンドーピング法、プラズマイマージョンイ
オンインプランテーション法などを用いて酸素を注入する。酸素の注入工程は、加速電圧
、ドーズ量などの注入条件、また通過させる膜の膜厚を適宜設定して制御すればよい。な
お、酸素のドーズ量は２×１０１６ｉｏｎｓ／ｃｍ２とする。
【０１８５】
次いで、絶縁層１０２上に酸化物半導体膜を形成する。
【０１８６】
多結晶ターゲットを用いたスパッタリング法を用い、膜厚１５ｎｍのＩｎ−Ｇａ−Ｚｎ系
酸化物膜（ＩＧＺＯ膜）を成膜する。本実施の形態において、Ｉｎ：Ｇａ：Ｚｎ＝１：１
：１（＝１／３：１／３：１／３）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットを用
いる。なお、成膜条件は、酸素及びアルゴン雰囲気下（酸素流量比率３３．３％）、圧力
０．４Ｐａ、電源電力０．５ｋＷ、基板温度３００℃とする。
【０１８７】
本実施の形態では、島状の酸化物半導体膜に加工する前に、加熱処理装置の一つである電
気炉に基板を導入し、酸化物半導体膜に対して窒素雰囲気下４５０℃において１時間、さ
らに酸素雰囲気下４５０℃において１時間の加熱処理を行う。
【０１８８】
次いで、電子ビーム露光により作製した第１のレジストマスクを用いて、島状の酸化物半
導体層１０３ｃに加工する。そして、スパッタリング法を用いて膜厚２０ｎｍのタングス
テン膜を成膜し、電子ビーム露光により作製した第２のレジストマスクを用いて、選択的
にエッチングして酸化物半導体層１０３ｃに接するドレイン電極１０４ｂ、及びソース電
極１０４ａを形成する。
【０１８９】
次いで、スパッタリング法を用いて膜厚１０ｎｍの窒化チタン膜を成膜し、電子ビーム露
光により作製した第３のレジストマスクを用いて、窒化チタン膜を選択的に除去してドレ
イン電極１６４ｂ、及びソース電極１６４ａを形成する。このように、ドレイン電極１６
４ｂとソース電極１６４ａの最短間隔によってチャネル長Ｌが決定され、ドレイン電極１
６４ｂとソース電極１６４ａの最短間隔は電子ビームを用いた露光によって得られるレジ
ストをマスクとしてエッチングすることにより決定される。
【０１９０】
ここまでの段階で測長ＳＥＭ（Ｃｒｉｔｉｃａｌ  ｄｉｍｅｎｓｉｏｎ  ＳＥＭ）と呼ば
れる装置を用いて撮影した写真が図３（Ｃ）であり、その実測値、即ちドレイン電極１６
４ｂとソース電極１６４ａの最短間隔は、３５．５９ｎｍであった。
【０１９１】
電子ビームを用いることによって精密に露光、現像を行うことで精細なパターンを実現し
、チャネル長Ｌが５０ｎｍ未満の微細なトランジスタを作製することができる。
【０１９２】
次いで、絶縁層１０６として、プラズマＣＶＤ法によりシランガスとＮ２Ｏガスの混合ガ
スを材料ガスとし、基板温度を３５０℃として膜厚１０ｎｍの酸化窒化シリコン膜を形成
する。
【０１９３】
次いで、スパッタリング法を用いて膜厚１０ｎｍの窒化タンタル膜を成膜し、その上に１
０ｎｍのタングステン膜を成膜する。そして、電子ビーム露光により作製した第４のレジ
ストマスクを用いて、選択的にエッチングを行って窒化タンタル膜からなるゲート電極１
０７ａと、タングステン膜からなるゲート電極１０７ｂを形成する。
【０１９４】
次いで、絶縁層１０８ａとして、プラズマＣＶＤ法により膜厚２０ｎｍの酸化窒化シリコ
ン膜を形成し、その上に絶縁層１０８ｂとして、プラズマＣＶＤ法により膜厚５０ｎｍの
窒化シリコン膜を積層形成する。そして、その上に絶縁層１０８ｃとして、プラズマＣＶ
Ｄ法により膜厚１５０ｎｍの酸化窒化シリコン膜を形成する。
【０１９５】
次いで、第１のフォトマスクを用いてレジストマスクを形成し、絶縁層１０８ａ、１０８
ｂ、１０８ｃを選択的にエッチングしてゲート電極１０７ｂ、ドレイン電極１６４ｂ、ま
たはソース電極１６４ａにそれぞれ達するコンタクトホールを形成し、導電膜を形成する
。そして、第２のフォトマスクを用いてレジストマスクを形成し、導電膜を選択的にエッ
チングして配線を形成する。なお、配線は膜厚５０ｎｍのチタン膜と、膜厚２００ｎｍの
アルミニウム膜と、膜厚５０ｎｍのチタン膜との積層構造とする。
【０１９６】
そして、保護膜として膜厚１．５μｍのポリイミド樹脂膜を形成し、最後に大気雰囲気下
で３００℃、１時間の加熱処理を行った。
【０１９７】
こうして得られるトランジスタ１００の上面図が図３（Ａ）に相当し、図３（Ａ）中の鎖
線Ａ５−Ａ６で切断した断面図が図３（Ｂ）に相当する。なお、図３（Ａ）において、鎖
線Ｃで囲んだ領域が、ゲート電極を形成する前に測長ＳＥＭで撮影された範囲に相当する
。
【０１９８】
また、トランジスタ１００の初期特性であるＶｇ−Ｉｄ特性データを図４に示す。図４中
の上側のＶｇ−Ｉｄ特性がＶｄｓ＝１Ｖの時の値であり、図４中の下側のＶｇ−Ｉｄ特性
がＶｄｓ＝０．１Ｖの時の値である。なお、チャネル長Ｌ２は、３５．５９ｎｍとし、チ
ャネル幅Ｗは３００ｎｍとしている。また、Ｌ１は、約３３０ｎｍである。なお、ドレイ
ン電極１６４ｂとゲート電極１０７ａとが重なっている領域のチャネル長方向の幅Ｌｏｖ
は、約５０ｎｍである。また、図３（Ｂ）中の長さＬ３は約１００ｎｍである。
【０１９９】
なお、図５（Ｂ）において点線Ｔで囲まれた領域が図５（Ａ）の撮影範囲に相当する。ま
た、図５（Ｂ）の点線Ｒで囲まれた領域を拡大した写真図が図６である。
【０２００】
図６では、酸化物半導体層１０３ｃが結晶化している様子が確認できる。酸化物半導体層
１０３ｃは、複数の結晶部を有し、ＣＡＡＣ−ＯＳ膜である。図６の断面ＴＥＭ写真では
、酸化物半導体層１０３ｃにおいて、ドレイン電極１６４ｂ、またはソース電極１６４ａ
と接している領域と、ドレイン電極１６４ｂ及びソース電極１６４ａと重なっていない領
域（チャネル形成領域）とで、同様の結晶構造が確認できる。ゲート絶縁膜として機能す
る絶縁層１０６である酸化窒化シリコン膜との界面までＣＡＡＯ−ＯＳ膜の配向性を示す
明瞭な格子像を確認することができる。また、ソース電極１６４ａまたはドレイン電極１
６４ｂである窒化チタン膜との界面までＣＡＡＯ−ＯＳ膜の配向性を示す明瞭な格子像を
確認することができる。
【０２０１】
＜ＣＡＡＣ−ＯＳ膜の局在準位＞
ここで、酸化物半導体層１０３ｃとしてＣＡＡＣ−ＯＳ膜の局在準位について説明する。
ここでは、ＣＡＡＣ−ＯＳ膜をＣＰＭ（Ｃｏｎｓｔａｎｔ  ｐｈｏｔｏｃｕｒｒｅｎｔ  
ｍｅｔｈｏｄ）測定で評価した結果について説明する。
【０２０２】
まず、ＣＰＭ測定した試料の構造について説明する。
【０２０３】
測定試料は、ガラス基板上に設けられたＣＡＡＣ−ＯＳ膜と、該ＣＡＡＣ−ＯＳ膜に接す
る一対の電極と、ＣＡＡＣ−ＯＳ膜及び一対の電極を覆う絶縁膜と、を有する。
【０２０４】
次に、測定試料に含まれるＣＡＡＣ−ＯＳ膜の形成方法について説明する。
【０２０５】
Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）であるターゲッ
トを用い、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、
圧力を０．４Ｐａとし、基板温度を４００℃とし、ＤＣ電力を０．５ｋＷ印加する条件を
用いたスパッタリング法により、ＣＡＡＣ−ＯＳ膜を形成した。次に、４５０℃の窒素雰
囲気で１時間加熱した後、４５０℃の酸素雰囲気で１時間加熱して、ＣＡＡＣ−ＯＳ膜に
含まれる水素を脱離させる処理及びＣＡＡＣ−ＯＳ膜に酸素を供給する処理を行った。
【０２０６】
次に、ＣＡＡＣ−ＯＳ膜を有する測定試料についてＣＰＭ測定を行った。具体的には、Ｃ
ＡＡＣ−ＯＳ膜に接して設けた第１の電極および第２の電極間に電圧を印加した状態で光
電流値が一定となるように端子間の試料面に照射する光量を調整し、所望の波長の範囲に
おいて照射光量から吸光係数を導出した。
【０２０７】
測定試料をＣＰＭ測定して得られた吸収係数からバンドテイル起因の吸収係数を除いた吸
収係数、即ち欠陥に起因する吸収係数を図１４に示す。図１４において、横軸は吸収係数
を表し、縦軸は光エネルギーを表す。なお、図１４の縦軸において、ＣＡＡＣ−ＯＳ膜の
伝導帯の下端を０ｅＶとし、価電子帯の上端を３．１５ｅＶとする。また、図１４におい
て、各曲線は吸収係数と光エネルギーの関係を示す曲線であり、欠陥準位に相当する。
【０２０８】
図１４に示す曲線において、欠陥準位による吸収係数は、５．８６×１０−４ｃｍ−１で
あった。即ち、ＣＡＡＣ−ＯＳ膜は、欠陥準位による吸収係数が１×１０−３／ｃｍ未満
、好ましくは１×１０−４／ｃｍ未満であり、欠陥準位密度の低い膜である。
【０２０９】
なお、ＣＡＡＣ−ＯＳ膜に関し、Ｘ線反射率法（ＸＲＲ）を用いた膜密度の測定を行った
。ＣＡＡＣ−ＯＳ膜の膜密度は、６．３ｇ／ｃｍ３であった。即ち、ＣＡＡＣ−ＯＳ膜は
、膜密度の高い膜である。
【０２１０】
＜ＣＡＡＣ−ＯＳ膜の電子線回折パターンの観察結果＞
次に、ＣＡＡＣ−ＯＳ膜の電子線回折パターンの観察結果を説明する。
【０２１１】
本実施の形態に用いるＣＡＡＣ−ＯＳ膜は、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ
＝１：１：１［原子数比］）であるターゲット、および酸素を含む成膜ガスを用いたスパ
ッタリング法で形成したＩｎ−Ｇａ−Ｚｎ系酸化物膜である。
【０２１２】
図１７（Ａ）は、ＣＡＡＣ−ＯＳ膜の断面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃ
ｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｙ（透過型電子顕微鏡））像であり、図１７（Ｂ）はＸ線
回折スペクトルである。
【０２１３】
ＣＡＡＣ−ＯＳ膜は様々な形態があり、図１７（Ｂ）に示すような２θ３１°近傍に結晶
成分を示すピークＡが現れる。なお、当該ピークは明瞭に現れない場合もある。
【０２１４】
図１７（Ａ）に示す断面ＴＥＭ画像は、透過型電子顕微鏡（日立ハイテクノロジーズ製「
Ｈ−９０００ＮＡＲ」）を用い、加速電圧を３００ｋＶ、倍率２００万倍で撮影した画像
である。
【０２１５】
また、図１７（Ａ）のＣＡＡＣ−ＯＳ膜に同心円で示す領域において、電子線のビーム径
をそれぞれ変えて、電子線回折を行った結果を図１８（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に
示す。図１８（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、透過型電子顕微鏡（日立ハイテクノロ
ジーズ製「ＨＦ−２０００」）を用い、加速電圧を２００ｋＶ、ビーム径を１ｎｍφ、２
０ｎｍφ、５０ｎｍφ、７０ｎｍφとした電子線回折パターンである。なお、ビーム径が
１０ｎｍφ以下とした電子線回折を、特に極微電子線回折と呼ぶことがある。また、ビー
ム径を約１ｎｍφとした場合の電子線回折での測定範囲は、５ｎｍφ以上１０ｎｍφ以下
である。
【０２１６】
電子線のビーム径が１ｎｍφにおいては、明瞭なスポット（輝点）によるパターンの形成
を確認することができる。電子線のビーム径を大きくしていくとスポット（輝点）がやや
不明瞭になるが、回折パターンは確認することができ、膜全体としてはＣＡＡＣ−ＯＳ膜
である、またはＣＡＡＣ−ＯＳ膜を含む膜であるということができる。
【０２１７】
図１９（Ａ）、（Ｂ）は、図１７（Ａ）の断面ＴＥＭ観察に用いたＣＡＡＣ−ＯＳ膜を４
５０℃で加熱処理した後の断面ＴＥＭ写真とＸ線回折スペクトルである。
【０２１８】
図１９（Ａ）のＣＡＡＣ−ＯＳ膜に同心円で示す領域において、電子線のビーム径を１ｎ
ｍφ、２０ｎｍφ、５０ｎｍφ、７０ｎｍφとして、電子線回折を行った結果を図２０（
Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示す。図１８に示した結果と同様に、電子線のビーム径
が１ｎｍφにおいては、明瞭なスポット（輝点）によるパターンの形成を確認することが
できる。また、電子線のビーム径を大きくしていくとスポット（輝点）がやや不明瞭にな
るが、回折パターンは確認することができ、膜全体としてはＣＡＡＣ−ＯＳ膜である、ま
たはＣＡＡＣ−ＯＳ膜を含む膜であるということができる。
【０２１９】
図２１（Ａ）、（Ｂ）は、図１７（Ａ）の断面ＴＥＭ観察に用いたＣＡＡＣ−ＯＳ膜とは
異なるＣＡＡＣ−ＯＳ膜の断面ＴＥＭ写真とＸ線回折スペクトルである。ＣＡＡＣ−ＯＳ
膜は様々な形態があり、図２１（Ｂ）に示すように２θ３１°近傍に結晶成分を示すピー
クＡが現れるとともに、スピネル結晶構造に由来するピークＢが現れる場合もある。
【０２２０】
図２１（Ａ）のＣＡＡＣ−ＯＳ膜に同心円で示す領域において、電子線のビーム径を１ｎ
ｍφ、２０ｎｍφ、５０ｎｍφ、９０ｎｍφとして、電子線回折を行った結果を図２２（
Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示す。電子線のビーム径が１ｎｍφにおいては、明瞭な
スポット（輝点）によるパターンの形成を確認することができる。また、電子線のビーム
径を大きくしていくとスポット（輝点）がやや不明瞭になるが、回折パターンは確認する
ことができる。また、ビーム径９０ｎｍφでは、より明瞭なスポット（輝点）を確認する
ことができる。したがって、膜全体としてはＣＡＡＣ−ＯＳ膜である、またはＣＡＡＣ−
ＯＳ膜を含む膜であるということができる。
【０２２１】
図１５は、図１７（Ａ）の断面ＴＥＭ観察に用いたＣＡＡＣ−ＯＳ膜とは異なるＣＡＡＣ
−ＯＳ膜の断面ＴＥＭ写真である。また、図１６に図１５のポイント１乃至ポイント４に
おいて電子線回折を用いて測定した電子線回折パターンを示す。
【０２２２】
また、図１６に示す電子線回折パターンは、透過型電子顕微鏡を用い、加速電圧を２００
ｋＶ、ビーム径を約１ｎｍφまたは約５０ｎｍφとした電子線回折パターンである。
【０２２３】
図１５に示すポイント１（膜表面側）、ポイント２（膜中央）、ポイント３（膜下地側）
における電子線回折パターンが図１６（Ａ）、（Ｂ）、（Ｃ）にそれぞれ対応しており、
電子ビーム径を約１ｎｍφとした電子線回折パターンである。また、図１５に示すポイン
ト４（膜全体）における電子線回折パターンが図１６（Ｄ）であり、電子ビーム径を約５
０ｎｍφとした電子線回折パターンである。
【０２２４】
ポイント１（膜表面側）およびポイント２（膜中央）の電子線回折パターンは、スポット
（輝点）によるパターンの形成が確認できるが、ポイント３（膜下地側）では、ややパタ
ーンが崩れている。これは、ＣＡＡＣ−ＯＳ膜の膜厚方向において、結晶状態が異なるこ
とを示唆している。なお、ポイント４（膜全体）においては、スポット（輝点）によるパ
ターンの形成が確認できることから、膜全体としてはＣＡＡＣ−ＯＳ膜である、または、
ＣＡＡＣ−ＯＳ膜を含む膜であるということができる。
【０２２５】
＜ＣＡＡＣ−ＯＳ膜の作製方法＞
ＣＡＡＣ−ＯＳに含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトル
または表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面
の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお
、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトル
または表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または
成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【０２２６】
ＣＡＡＣ−ＯＳ膜の形成方法としては、三つ挙げられる。
【０２２７】
第１の方法は、成膜温度を１００℃以上４５０℃以下として酸化物半導体膜を成膜するこ
とで、酸化物半導体膜に含まれる結晶部のｃ軸が、被形成面の法線ベクトルまたは表面の
法線ベクトルに平行な方向に揃った結晶部を形成する方法である。
【０２２８】
第２の方法は、酸化物半導体膜を薄い厚さで成膜した後、２００℃以上７００℃以下の加
熱処理を行うことで、酸化物半導体膜に含まれる結晶部のｃ軸が、被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。
【０２２９】
第３の方法は、一層目の酸化物半導体膜を薄い厚さで成膜した後、２００℃以上７００℃
以下の加熱処理を行い、さらに二層目の酸化物半導体膜の成膜を行うことで、酸化物半導
体膜に含まれる結晶部のｃ軸が、被形成面の法線ベクトルまたは表面の法線ベクトルに平
行な方向に揃った結晶部を形成する方法である。
【０２３０】
＜ターゲット、及びターゲットの作製方法＞
まず、図２３を用いて、スパッタリング用ターゲットの作製方法を示す。
【０２３１】
図２３（Ａ）では、スパッタリング用ターゲットとなる複数の金属元素を含む酸化物粉末
を作製する。まずは、工程Ｓ１０１にて酸化物粉末を秤量する。
【０２３２】
ここでは、複数の金属元素を含む酸化物粉末として、Ｉｎ、ＭおよびＺｎを含む酸化物粉
末（Ｉｎ−Ｍ−Ｚｎ酸化物粉末ともいう。）を作製する場合について説明する。具体的に
は、原料としてＩｎＯＸ酸化物粉末、ＭＯＹ酸化物粉末およびＺｎＯＺ酸化物粉末を用意
する。なお、Ｘ、ＹおよびＺは任意の正数であり、例えばＸは１．５、Ｙは１．５、Ｚは
１とすればよい。もちろん、上記の酸化物粉末は一例であり、所望の組成とするために適
宜酸化物粉末を選択すればよい。なお、Ｍは、Ｇａ、Ｓｎ、Ｈｆ、Ａｌ、Ｌａ、Ｃｅ、Ｐ
ｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、ＹｂまたはＬｕである。
本実施の形態では三種の酸化物粉末を用いた例を示すが、これに限定されない。例えば、
本実施の形態を四種以上の酸化物粉末を用いた場合に適用しても構わないし、一種または
二種の酸化物粉末を用いた場合に適用しても構わない。
【０２３３】
次に、ＩｎＯＸ酸化物粉末、ＭＯＹ酸化物粉末およびＺｎＯＺ酸化物粉末を所定のｍｏｌ
数比で混合する。
【０２３４】
所定のｍｏｌ数比としては、例えば、ＩｎＯＸ酸化物粉末、ＭＯＹ酸化物粉末およびＺｎ
ＯＺ酸化物粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３、１
：１：２、３：１：４、１：３：２、１：３：４、１：３：６、１：３：８、１：３：１
０、１：３：１２、１：６：４、１：６：６、１：６：８、１：６：１０、１：６：１２
、１：６：１４、１：６：１６、１：６：２０または３：１：２とする。このようなｍｏ
ｌ数比とすることで、後に結晶性の高い多結晶酸化物を含むスパッタリング用ターゲット
を得やすくなる。
【０２３５】
次に、工程Ｓ１０２にて、所定のｍｏｌ数比で混合したＩｎＯＸ酸化物粉末、ＭＯＹ酸化
物粉末およびＺｎＯＺ酸化物粉末に対し第１の焼成を行うことでＩｎ−Ｍ−Ｚｎ酸化物を
得る。
【０２３６】
なお、第１の焼成は、不活性雰囲気、酸化性雰囲気または減圧雰囲気で行い、温度は４０
０℃以上１７００℃以下、好ましくは９００℃以上１５００℃以下とする。第１の焼成の
時間は、例えば３分以上２４時間以下、好ましくは３０分以上１７時間以下、さらに好ま
しくは３０分以上５時間以下で行えばよい。第１の焼成を前述の条件で行うことで、主た
る反応以外の余分な反応を抑制でき、Ｉｎ−Ｍ−Ｚｎ酸化物粉末中に含まれる不純物濃度
を低減することができる。そのため、Ｉｎ−Ｍ−Ｚｎ酸化物粉末の結晶性を高めることが
できる。
【０２３７】
また、第１の焼成は、温度または／および雰囲気を変えて、複数回行ってもよい。例えば
、第１の雰囲気にて第１の温度でＩｎ−Ｍ−Ｚｎ酸化物粉末を保持した後、第２の雰囲気
にて第２の温度で保持しても構わない。具体的には、第１の雰囲気を不活性雰囲気または
減圧雰囲気として、第２の雰囲気を酸化性雰囲気とすると好ましい。これは、第１の雰囲
気にてＩｎ−Ｍ−Ｚｎ酸化物粉末に含まれる不純物を低減する際にＩｎ−Ｍ−Ｚｎ酸化物
中に酸素欠損が生じることがあるためである。そのため、第２の雰囲気にて得られるＩｎ
−Ｍ−Ｚｎ酸化物中の酸素欠損を低減することが好ましい。Ｉｎ−Ｍ−Ｚｎ酸化物中の不
純物濃度を低減し、かつ酸素欠損を低減することにより、Ｉｎ−Ｍ−Ｚｎ酸化物粉末の結
晶性を高めることができる。
【０２３８】
次に、工程Ｓ１０３にて、Ｉｎ−Ｍ−Ｚｎ酸化物を粉砕することでＩｎ−Ｍ−Ｚｎ酸化物
粉末を得る。
【０２３９】
Ｉｎ−Ｍ−Ｚｎ酸化物は、ａ−ｂ面に平行な面の表面構造を多く含む。そのため、得られ
るＩｎ−Ｍ−Ｚｎ酸化物粉末は、ａ−ｂ面に平行な上面および下面を有する平板状の結晶
粒を多く含むことになる。また、Ｉｎ−Ｍ−Ｚｎ酸化物の結晶は六方晶となることが多い
ため、前述の平板状の結晶粒は内角が１２０°である概略正六角形の面を有する六角柱状
であることが多い。
【０２４０】
次に、得られたＩｎ−Ｍ−Ｚｎ酸化物粉末の粒径を工程Ｓ１０４にて確認する。ここでは
、Ｉｎ−Ｍ−Ｚｎ酸化物粉末の平均粒径が３μｍ以下、好ましくは２．５μｍ以下、さら
に好ましくは２μｍ以下となっていることを確認する。なお、工程Ｓ１０４を省略し、粒
径フィルターを用いて、粒径が３μｍ以下、好ましくは２．５μｍ以下、さらに好ましく
は２μｍ以下であるＩｎ−Ｍ−Ｚｎ酸化物粉末のみを選り分けてもよい。Ｉｎ−Ｍ−Ｚｎ
酸化物粉末を、粒径が３μｍ以下、好ましくは２．５μｍ以下、さらに好ましくは２μｍ
以下に選り分けることで、確実にＩｎ−Ｍ−Ｚｎ酸化物粉末の平均粒径を３μｍ以下、好
ましくは２．５μｍ以下、さらに好ましくは２μｍ以下とすることができる。
【０２４１】
次に、工程Ｓ１０４にて、Ｉｎ−Ｍ−Ｚｎ酸化物粉末の平均粒径が所定の値を超えた場合
、工程Ｓ１０３に戻り、再びＩｎ−Ｍ−Ｚｎ酸化物粉末を粉砕する。
【０２４２】
以上のようにして、平均粒径が３μｍ以下、好ましくは２．５μｍ以下、さらに好ましく
は２μｍ以下であるＩｎ−Ｍ−Ｚｎ酸化物粉末を得ることができる。なお、平均粒径が３
μｍ以下、好ましくは２．５μｍ以下、さらに好ましくは２μｍ以下であるＩｎ−Ｍ−Ｚ
ｎ酸化物粉末を得ることで、後に作製するスパッタリング用ターゲットに含まれる結晶粒
の粒径を小さくすることができる。
【０２４３】
次に、図２３（Ｂ）では、図２３（Ａ）に示すフローチャートで得られたＩｎ−Ｍ−Ｚｎ
酸化物粉末を用いてスパッタリング用ターゲットを作製する。
【０２４４】
工程Ｓ１１１にて、Ｉｎ−Ｍ−Ｚｎ酸化物粉末を型に敷き詰めて成形する。ここで、成形
とは、型に均一な厚さで敷き詰めることをいう。具体的には、型にＩｎ−Ｍ−Ｚｎ酸化物
粉末を導入し、外部から振動を与えることで成形すればよい。または、型にＩｎ−Ｍ−Ｚ
ｎ酸化物粉末を導入し、ローラーなどを用いて均一な厚さに成形すればよい。なお、工程
Ｓ１１１では、Ｉｎ−Ｍ−Ｚｎ酸化物粉末に水と、分散剤と、バインダとを混合したスラ
リーを成形してもよい。その場合、型にスラリーを流し込んだ後で、型の底面から吸引す
ることで成形すればよい。その後、吸引後の成形体に対し、乾燥処理を行う。乾燥処理は
自然乾燥により行うと成形体にひびが入りにくいため好ましい。その後、３００℃以上７
００℃以下の温度で加熱処理することで、自然乾燥では取りきれなかった残留水分などを
除去する。
【０２４５】
ａ−ｂ面に平行な上面および下面を有する平板状の結晶粒を多く含むＩｎ−Ｍ−Ｚｎ酸化
物粉末を型に敷き詰めて成形することで、結晶粒のａ−ｂ面と平行な面が上を向いて並べ
られる。従って、得られたＩｎ−Ｍ−Ｚｎ酸化物粉末を敷き詰めて成形することで、ａ−
ｂ面に平行な面の表面構造の割合を増加させることができる。なお、型は、金属製または
酸化物製とすればよく、矩形または丸形の上面形状を有する。
【０２４６】
次に、工程Ｓ１１２にて、Ｉｎ−Ｍ−Ｚｎ酸化物粉末に対し第１の加圧処理を行う。その
後、工程Ｓ１１３にて、第２の焼成を行い、板状Ｉｎ−Ｍ−Ｚｎ酸化物を得る。第２の焼
成は第１の焼成と同様の条件および方法で行えばよい。第２の焼成を行うことで、Ｉｎ−
Ｍ−Ｚｎ酸化物の結晶性を高めることができる。
【０２４７】
なお、第１の加圧処理は、Ｉｎ−Ｍ−Ｚｎ酸化物粉末を押し固めることができればよく、
例えば、型と同種で設けられたおもりなどを用いて行えばよい。または、圧縮空気などを
用いて高圧で押し固めてもよい。そのほか、様々な技術を用いて第１の加圧処理を行うこ
とができる。なお、第１の加圧処理は、第２の焼成と同時に行っても構わない。
【０２４８】
第１の加圧処理の後に平坦化処理を行ってもよい。平坦化処理は、ＣＭＰ処理などを用い
ればよい。
【０２４９】
こうして得られた板状Ｉｎ−Ｍ−Ｚｎ酸化物は、結晶性の高い多結晶酸化物となる。
【０２５０】
次に、工程Ｓ１１４にて、得られた板状Ｉｎ−Ｍ−Ｚｎ酸化物の厚さを確認する。板状Ｉ
ｎ−Ｍ−Ｚｎ酸化物が所望の厚さより薄い場合は、工程Ｓ１１１に戻り、板状Ｉｎ−Ｍ−
Ｚｎ酸化物上にＩｎ−Ｍ−Ｚｎ酸化物粉末を敷き詰め、成形する。板状Ｉｎ−Ｍ−Ｚｎ酸
化物が所望の厚さである場合は、当該板状Ｉｎ−Ｍ−Ｚｎ酸化物を以て、スパッタリング
用ターゲットとする。以下は、板状Ｉｎ−Ｍ−Ｚｎ酸化物が所望の厚さより薄かった場合
について説明する。
【０２５１】
次に、工程Ｓ１１２にて、板状Ｉｎ−Ｍ−Ｚｎ酸化物、および板状Ｉｎ−Ｍ−Ｚｎ酸化物
上のＩｎ−Ｍ−Ｚｎ酸化物粉末に対し第２の加圧処理を行う。その後、工程Ｓ１１３にて
、第３の焼成を行い、Ｉｎ−Ｍ−Ｚｎ酸化物粉末の分だけ厚さの増した板状Ｉｎ−Ｍ−Ｚ
ｎ酸化物を得る。厚さの増した板状Ｉｎ−Ｍ−Ｚｎ酸化物は、板状Ｉｎ−Ｍ−Ｚｎ酸化物
を種結晶として結晶成長させて得られるため、結晶性の高い多結晶酸化物となる。
【０２５２】
なお、第３の焼成は第２の焼成と同様の条件および方法で行えばよい。また、第２の加圧
処理は第１の加圧処理と同様の条件および方法で行えばよい。第２の加圧処理は、第３の
焼成と同時に行っても構わない。
【０２５３】
再び、工程Ｓ１１４にて、得られた板状Ｉｎ−Ｍ−Ｚｎ酸化物の厚さを確認する。
【０２５４】
以上の工程によって、結晶の配向性を高めつつ徐々に板状Ｉｎ−Ｍ−Ｚｎ酸化物を厚くす
ることができる。
【０２５５】
この板状Ｉｎ−Ｍ−Ｚｎ酸化物を厚くする工程をｎ回（ｎは自然数）繰り返すことで、所
望の厚さ（ｔ）、例えば２ｍｍ以上２０ｍｍ以下、好ましくは３ｍｍ以上２０ｍｍ以下の
板状Ｉｎ−Ｍ−Ｚｎ酸化物を得ることができる。当該板状Ｉｎ−Ｍ−Ｚｎ酸化物を以て、
スパッタリング用ターゲットとする。
【０２５６】
その後、平坦化処理を行ってもよい。
【０２５７】
なお、得られたスパッタリング用ターゲットに対し、第４の焼成を行っても構わない。第
４の焼成は第１の焼成と同様の条件および方法で行えばよい。第４の焼成を行うことで、
さらに結晶性の高い多結晶酸化物を含むスパッタリング用ターゲットを得ることができる
。
【０２５８】
なお、このようにして作製したスパッタリング用ターゲットは高密度にすることができる
。スパッタリング用ターゲットの密度が高いことで、成膜される膜密度も高くできる。
【０２５９】
具体的には、スパッタリング用ターゲットの相対密度が９０％以上、９５％以上、または
９９％以上とできる。なお、スパッタリング用ターゲットの相対密度とは、スパッタリン
グ用ターゲットと同一組成の物質の気孔のない状態における密度との比をいう。
【０２６０】
なお、本実施の形態に示す構成などは、他の実施の形態に示す構成と適宜組み合わせて用
いることができる。
【０２６１】
（実施の形態２）
本実施の形態では、積層体の一層として微結晶構造の酸化物半導体膜を用いる例を示す。
ここでは、微結晶構造の酸化物半導体膜を微結晶酸化物半導体膜（ｎｃ−ＯＳ、或いはｎ
ａｎｏ−ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒとも呼ぶ）
という。
【０２６２】
また、実施の形態１とは異なるトランジスタの構造を図２４を用いて以下に説明する。た
だし、図２４に示すトランジスタ１２０は図３と構造が一部異なるだけであるので、図３
と同じ部分には同じ符号を用いて説明する。
【０２６３】
図３の酸化物半導体層１０３ｃは単層構造であるが、図２４は第１の酸化物層１０３ａ上
に第２の酸化物層１０３ｂを形成した積層構造の例である。
【０２６４】
第１の酸化物層１０３ａとしては、基板温度を−５０℃以上５０℃以下、好ましくは−１
０℃以上１０℃以下とし、露点が−８０℃以下、好ましくは−１００℃以下、さらに好ま
しくは−１２０℃以下である成膜ガスを用いて、多結晶ターゲットを用いたスパッタリン
グ法を用いる。第１の酸化物層１０３ａの材料としては、例えば、インジウム、亜鉛及び
ガリウムを含んだ酸化物半導体を用いることができる。具体的には、第１の酸化物層１０
３ａとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、
Ｉｎ：Ｇａ：Ｚｎ＝１：６：４［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚ
ｎ＝１：９：６［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、又はその近傍の組成を有する酸
化物を用いることができる。本実施の形態では、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２の原子比
のＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットを用い、酸素を含む雰囲気下で成膜する。このよ
うな成膜条件で得られる第１の酸化物層１０３ａは、微結晶酸化物半導体膜である。
【０２６５】
また、第２の酸化物層１０３ｂとしては、基板温度を１５０℃以上４５０℃以下とし、露
点が−８０℃以下、好ましくは−１００℃以下、さらに好ましくは−１２０℃以下である
成膜ガスを用いて、多結晶ターゲットを用いたスパッタリング法を用いる。第２の酸化物
層１０３ｂの材料としては、例えば、インジウム、亜鉛及びガリウムを含んだ酸化物半導
体を用いることができる。具体的には、第２の酸化物層１０３ｂとしては、Ｉｎ：Ｇａ：
Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝３：１：
２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、又はその近傍の組成を有する酸化物を用いる
ことができる。本実施の形態では、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の原子比のＩｎ−Ｇａ
−Ｚｎ系酸化物ターゲットを用い、酸素を含む雰囲気下で成膜する。このような成膜条件
で得られる第２の酸化物層１０３ｂは、ＣＡＡＣ−ＯＳ膜である。なお、第２の酸化物層
１０３ｂは、第１の酸化物層１０３ａよりも膜厚を厚くすることが好ましい。
【０２６６】
なお、本実施の形態では異なるターゲットを用いて結晶状態の異なる積層構造を形成する
例を示したが、特に限定されず。同じターゲットを用いて成膜温度を変えて結晶状態の異
なる積層を形成してもよい。また、ＣＡＡＣ−ＯＳ膜を形成する成膜条件を用いて絶縁層
１０２上に接して成膜を行うと、絶縁層１０２の材料や表面状態によっては、絶縁層１０
２と接する領域を微結晶酸化物半導体膜とし、その上にＣＡＡＣ−ＯＳ膜を形成すること
もできる。
【０２６７】
また、ソース電極１０４ａ、ドレイン電極１０４ｂには、酸素と結合しやすい導電材料を
用いる。そして、ソース電極１６４ａ、ドレイン電極１６４ｂにソース電極１０４ａ、ド
レイン電極１０４ｂの材料に比べて酸素と結合しにくい導電材料を用いる。具体的には、
ソース電極１０４ａ、ドレイン電極１０４ｂには、タングステン膜を用い、ソース電極１
６４ａ、ドレイン電極１６４ｂに窒化タングステン膜を用いる。図２４中の点線で示した
ように、ｎ型化した領域の深さを異ならせることができる。また、チャネル形成領域をｉ
型化とするため、絶縁層１０６を形成した後、第１の酸化物層１０３ａ及び第２の酸化物
層１０３ｂに酸素をイオン注入して酸素を供給してもよい。
【０２６８】
第１の酸化物層１０３ａとして用いる微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０
ｎｍ未満のサイズの微結晶を膜中に含む。
【０２６９】
微結晶酸化物半導体膜は、巨視的には無秩序な原子配列を有する膜と同等である。このた
め、測定範囲の広い（例えば、スパッタリング粒子よりも大きいビーム径を有する）Ｘ線
回折による分析では配向を示すピークが検出されない場合がある。また、スパッタリング
粒子よりも大きいビーム径を有する電子線によって得られる電子線回折パターンでは、ハ
ローパターンが観測される場合がある。この場合、例えば、電子線のビーム径をスパッタ
リング粒子より十分に小さい径としてナノ結晶酸化物膜を測定することで、得られる極微
電子線回折パターンではスポット（輝点）を観測することができる。
【０２７０】
＜ナノ結晶酸化物半導体膜の局在準位＞
ここで、ナノ結晶酸化物半導体膜の局在準位について説明する。ここでは、ナノ結晶酸化
物半導体膜をＣＰＭ測定で評価した結果について説明する。
【０２７１】
まず、測定試料の構造について説明する。
【０２７２】
測定試料は、ガラス基板上に設けられたナノ結晶酸化物半導体膜と、該ナノ結晶酸化物半
導体膜に接する一対の電極と、ナノ結晶酸化物半導体膜及び一対の電極を覆う絶縁膜と、
を有する。
【０２７３】
次に、測定試料に含まれるナノ結晶酸化物半導体膜の形成方法について説明する。
【０２７４】
Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）であるターゲッ
トを用い、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、
圧力を０．４Ｐａとし、基板温度を室温とし、ＤＣ電力を０．５ｋＷ印加する条件を用い
たスパッタリング法により、第１のナノ結晶酸化物半導体膜を形成した。
【０２７５】
また、第１のナノ結晶酸化物半導体膜を、４５０℃の窒素雰囲気で１時間加熱した後、４
５０℃の酸素雰囲気で１時間加熱することで、ナノ結晶酸化物半導体膜に含まれる水素を
脱離させる処理及びナノ結晶酸化物半導体膜に酸素を供給する処理を行い、第２のナノ結
晶酸化物半導体膜を形成した。
【０２７６】
次に、第１のナノ結晶酸化物半導体膜を有する測定試料、及び第２のナノ結晶酸化物半導
体膜を有する測定試料についてＣＰＭ測定を行った。具体的には、ナノ結晶酸化物半導体
膜に接して設けた第１の電極および第２の電極間に電圧を印加した状態で光電流値が一定
となるように端子間の測定試料面に照射する光量を調整し、所望の波長の範囲において照
射光量から吸光係数を導出した。
【０２７７】
各測定試料をＣＰＭ測定して得られた吸収係数からバンドテイル起因の吸収係数を除いた
吸収係数、即ち欠陥に起因する吸収係数を図２５に示す。図２５において、横軸は吸収係
数を表し、縦軸は光エネルギーを表す。なお、図２５の縦軸において、ナノ結晶酸化物半
導体膜の伝導帯の下端を０ｅＶとし、価電子帯の上端を３．１５ｅＶとする。また、図２
５において、各曲線は吸収係数と光エネルギーの関係を示す曲線であり、欠陥準位に相当
する。
【０２７８】
図２５（Ａ）は、第１のナノ結晶酸化物半導体膜を有する測定試料の測定結果であり、欠
陥準位による吸収係数は、５．２８×１０−１ｃｍ−１であった。図２５（Ｂ）は、第２
のナノ結晶酸化物半導体膜を有する測定試料の測定結果であり、欠陥準位による吸収係数
は、１．７５×１０−２ｃｍ−１であった。
【０２７９】
従って、加熱処理により、ナノ結晶酸化物半導体膜に含まれる欠陥を低減することができ
る。
【０２８０】
なお、第１のナノ結晶酸化物半導体膜及び第２のナノ結晶酸化物半導体膜に関し、Ｘ線反
射率法（ＸＲＲ（Ｘ−ｒａｙ  Ｒｅｆｌｅｃｔｏｍｅｔｒｙ））を用いた膜密度の測定を
行った。第１のナノ結晶酸化物半導体膜の膜密度は、５．９ｇ／ｃｍ３であり、第２のナ
ノ結晶酸化物半導体膜の膜密度は６．１ｇ／ｃｍ３であった。
【０２８１】
従って、加熱処理により、ナノ結晶酸化物半導体膜の膜密度を高めることができる。
【０２８２】
即ち、ナノ結晶酸化物半導体膜において、膜密度が高い程、膜中に含まれる欠陥が少ない
ことがわかる。
【０２８３】
ここで、ナノ結晶酸化物半導体膜の電子線回折パターンについて、図２６乃至図３２を用
いて、以下説明を行う。
【０２８４】
ナノ結晶酸化物半導体膜は、ビーム径が１０ｎｍφ以下とした電子線回折（極微電子線回
折）を用いた電子線回折パターンにおいて、非晶質状態を示すハローパターンとも、特定
の面に配向した結晶状態を示す規則性を有するスポットとも異なり、方向性を持たないス
ポットが観察される酸化物半導体膜である。
【０２８５】
図２６（Ａ）にナノ結晶酸化物半導体膜の断面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌ
ｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｙ（透過型電子顕微鏡））像を示す。また、図２６（
Ｂ）に図２６（Ａ）のポイント１において極微電子線回折を用いて測定した電子線回折パ
ターンを、図２６（Ｃ）に図２６（Ａ）のポイント２において極微電子線回折を用いて測
定した電子線回折パターンを、図２６（Ｄ）に図２６（Ａ）のポイント３において極微電
子線回折を用いて測定した電子線回折パターンをそれぞれ示す。
【０２８６】
図２６では、ナノ結晶酸化物半導体膜の一例として、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜を石英
ガラス基板上に膜厚５０ｎｍで成膜した試料を用いる。図２６に示すナノ結晶酸化物半導
体膜の成膜条件は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）である酸化物ターゲット
を用いて、酸素雰囲気下（流量４５ｓｃｃｍ）、圧力０．４Ｐａ、直流（ＤＣ）電源０．
５ｋＷ、基板温度を室温とした。そして、成膜したナノ結晶酸化物半導体膜を１００ｎｍ
以下（例えば、４０ｎｍ±１０ｎｍ）の幅に薄片化し、断面ＴＥＭ像及び極微電子線回折
による電子線回折パターンを得た。
【０２８７】
図２６（Ａ）では、透過型電子顕微鏡（日立ハイテクノロジーズ製「Ｈ−９０００ＮＡＲ
」）を用い、加速電圧を３００ｋＶ、倍率２００万倍として撮影したナノ結晶酸化物半導
体膜の断面ＴＥＭ像である。また、図２６（Ｂ）乃至図２６（Ｄ）では、透過型電子顕微
鏡（日立ハイテクノロジーズ製「ＨＦ−２０００」）を用い、加速電圧を２００ｋＶ、ビ
ーム径を約１ｎｍφとして極微電子線回折によって得られた電子線回折パターンである。
なお、ビーム径を約１ｎｍφとした場合の極微電子線回折での測定範囲は、５ｎｍφ以上
１０ｎｍφ以下である。
【０２８８】
図２６（Ｂ）に示すように、ナノ結晶酸化物半導体膜は、極微電子線回折を用いた電子線
回折パターンにおいて、円周状に配置された複数のスポット（輝点）が観察される。換言
すると、ナノ結晶酸化物半導体膜では、円周状（同心円状）に分布した複数のスポットが
観察されるともいえる。または、円周状に分布した複数のスポットが複数の同心円を形成
するともいえる。
【０２８９】
また、石英ガラス基板との界面近傍である図２６（Ｄ）及び、ナノ結晶酸化物半導体膜の
膜厚方向中央部の図２６（Ｃ）においても図２６（Ｂ）と同様に円周状に分布した複数の
スポットが観察される。図２６（Ｃ）において、第１の円周の半径（メインスポットから
の距離）は、３．８８／ｎｍから４．９３／ｎｍであった。面間隔に換算すると、０．２
０３ｎｍから０．２５７ｎｍである。
【０２９０】
図２６の極微電子線回折パターンより、ナノ結晶酸化物半導体膜は、面方位が不規則であ
って且つ大きさの異なる結晶部が複数混在する膜であることがわかる。
【０２９１】
次いで、図２７（Ａ）にナノ結晶酸化物半導体膜の平面ＴＥＭ像を示す。また、図２７（
Ｂ）に図２７（Ａ）において円で囲んだ領域を、制限視野電子線回折を用いて測定した電
子線回折パターンを示す。
【０２９２】
図２７では、ナノ結晶酸化物半導体膜の一例として、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜を石英
ガラス基板上に膜厚３０ｎｍで成膜した試料を用いる。図２７に示すナノ結晶酸化物半導
体膜の成膜条件は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）である酸化物ターゲット
を用いて、酸素雰囲気下（流量４５ｓｃｃｍ）、圧力０．４Ｐａ、直流（ＤＣ）電源０．
５ｋＷ、基板温度を室温とした。そして、試料を薄片化し、ナノ結晶酸化物半導体膜の平
面ＴＥＭ像及び電子線回折による電子線回折パターンを得た。
【０２９３】
図２７（Ａ）では、透過型電子顕微鏡（日立ハイテクノロジーズ製「Ｈ−９０００ＮＡＲ
」）を用い、加速電圧を３００ｋＶ倍率５０万倍として撮影したナノ結晶酸化物半導体膜
の平面ＴＥＭ写真である。また、図２７（Ｂ）では、制限視野を３００ｎｍφとして電子
線回折によって得られた電子線回折パターンである。なお、電子線の広がりを考慮すると
、測定範囲は、３００ｎｍφ以上である。
【０２９４】
図２７（Ｂ）に示すように、ナノ結晶酸化物半導体膜では、極微電子線回折よりも測定範
囲の広い制限視野電子線回折を用いた電子線回折パターンでは、極微電子線回折によって
観察された複数のスポットがみられず、ハローパターンが観察される。
【０２９５】
次に、図３２に、図２６及び図２７の電子線回折パターンにおける回折強度の分布を概念
的に示す。図３２（Ａ）は、図２６（Ｂ）乃至図２６（Ｄ）に示す極微電子線回折パター
ンにおける回折強度の分布の概念図である。また、図３２（Ｂ）は、図２７（Ｂ）に示す
制限視野電子線回折パターンにおける回折強度の分布の概念図である。また、図３２（Ｃ
）は単結晶構造または多結晶構造の電子線回折パターンにおける回折強度の分布の概念図
である。
【０２９６】
図３２において、縦軸はスポットなどの分布を表す電子線回折強度（任意単位）、横軸は
メインスポットからの距離を示す。
【０２９７】
図３２では、面間隔（ｄ値）に応じた、メインスポットからの特定の距離にスポットがみ
られる。
【０２９８】
一方、図２６に示すようにナノ結晶酸化物半導体膜の極微電子線回折パターンで観察され
る複数のスポットによって形成された円周状領域は、比較的大きい幅を有する。よって、
図３２（Ａ）は離散的な分布を示す。また、極微電子線回折パターンにおいて、同心円状
の領域間に明確なスポットとならないものの輝度の高い領域が存在することがわかる。
【０２９９】
また、図３２（Ｂ）に示すように、ナノ結晶酸化物半導体膜の制限視野電子線回折パター
ンにおける電子線回折強度分布は、連続的な強度分布を示す。図３２（Ｂ）は、図３２（
Ａ）に示す電子線回折強度分布を広範囲で観察した結果と近似可能であるため、図３２（
Ａ）に示す複数のスポットが重なってつながり、連続的な強度分布が得られたものと考察
できる。
【０３００】
図３２（Ａ）乃至図３２（Ｃ）に示すように、ナノ結晶酸化物半導体膜は、面方位が不規
則であって且つ大きさの異なる結晶部が複数混在する膜であり、且つ、その結晶部は、制
限視野電子線回折パターンにおいてはスポットが観察されない程度に、極微細であること
が示唆される。
【０３０１】
複数のスポットが観察された図２６において、ナノ結晶酸化物半導体膜は５０ｎｍ以下に
薄片化されている。また電子線のビーム径は１ｎｍφに収束されているため、その測定範
囲は５ｎｍ以上１０ｎｍ以下である。よって、ナノ結晶酸化物半導体膜に含まれる結晶部
は、少なくとも５０ｎｍ以下であり、例えば、１０ｎｍ以下、または５ｎｍ以下であるこ
とが推測される。
【０３０２】
ここで、図２８に、石英ガラス基板における極微電子線回折パターンを示す。測定条件は
、図２６（Ｂ）乃至図２６（Ｄ）に示す電子線回折パターンと同様とした。
【０３０３】
図２８に示すように、非晶質構造を有する石英ガラス基板では、特定のスポットに回折さ
れずメインスポットから輝度が連続的に変化するハローパターンが観測される。このよう
に、非晶質構造を有する膜においては、極微小な領域の電子線回折を行ったとしても、ナ
ノ結晶酸化物半導体膜で観察されるような円周状に分布した複数のスポットが観察されな
い。従って、図２６（Ｂ）乃至図２６（Ｄ）で観察される円周状に分布した複数のスポッ
トは、ナノ結晶酸化物半導体膜に特有のものであることが確認される。
【０３０４】
また、図２９に、図２６（Ａ）に示すポイント２にビーム径を約１ｎｍφに収束した電子
線を１分間照射した後に、測定を行った電子線回折パターンを示す。
【０３０５】
図２９に示す電子線回折パターンは、図２６（Ｃ）に示す電子線回折パターンと同様に、
円周状に分布した複数のスポットが観察され、両者の測定結果に特段の相違点は確認され
ない。このことは、図２６（Ｃ）の電子線回折パターンで確認された結晶部は酸化物半導
体膜の成膜時から存在していることを意味しており、収束電子線を照射したことで結晶部
が形成されたものではないことを意味する。
【０３０６】
次に、図３０に、図２６（Ａ）に示す断面ＴＥＭ像の部分拡大図を示す。図３０（Ａ）は
、図２６（Ａ）のポイント１近傍（ナノ結晶酸化物半導体膜表面）を、倍率８００万倍で
観察した断面ＴＥＭ像である。また、図３０（Ｂ）は、図２６（Ａ）のポイント２近傍（
ナノ結晶酸化物半導体膜の膜厚方向中央部）を、倍率８００万倍で観察した断面ＴＥＭ像
である。
【０３０７】
図３０に示す断面ＴＥＭ像からは、ナノ結晶酸化物半導体膜において結晶構造が明確には
確認できない。
【０３０８】
また、図２６及び図２７の観察に用いた、石英ガラス基板上に本実施の形態のナノ結晶酸
化物半導体膜が成膜された試料をＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏ
ｎ）を用いて分析した。図３１にｏｕｔ−ｏｆ−ｐｌａｎｅ法を用いてＸＲＤスペクトル
を測定した結果を示す。
【０３０９】
図３１において、縦軸はＸ線回折強度（任意単位）であり、横軸は回折角２θ（ｄｅｇ．
）である。なお、ＸＲＤスペクトルの測定は、Ｂｒｕｋｅｒ  ＡＸＳ社製Ｘ線回折装置Ｄ
−８  ＡＤＶＡＮＣＥを用いた。
【０３１０】
図３１に示すように、２θ＝２０°以上２３°以下近傍の範囲において、石英に起因する
ピークが観察されるものの、ナノ結晶酸化物半導体膜に含まれる結晶部に起因するピーク
は確認できない。
【０３１１】
図３０及び図３１の結果からも、ナノ結晶酸化物半導体膜に含まれる結晶部は、極微細な
結晶部であることが示唆される。
【０３１２】
以上示したように、本実施の形態のナノ結晶酸化物半導体膜では、測定範囲の広いＸ線回
折（ＸＲＤ：Ｘ−ｒａｙ  ｄｉｆｆｒａｃｔｉｏｎ）による分析では配向を示すピークが
検出されず、また、測定範囲の広い制限視野電子線回折によって得られる電子線回折パタ
ーンでは、ハローパターンが観測される。よって、本実施の形態のナノ結晶酸化物半導体
膜は、巨視的には無秩序な原子配列を有する膜と同等であるといえる。しかしながら、電
子線のビーム径が十分に小さい径（例えば、１０ｎｍφ以下）の極微電子線回折によって
ナノ結晶酸化物半導体膜を測定することで、得られる極微電子線回折パターンではスポッ
ト（輝点）を観測することができる。よって、本実施の形態のナノ結晶酸化物半導体膜は
、面方位の不規則な極微な結晶部（例えば、粒径が１０ｎｍ以下、または５ｎｍ以下、ま
たは３ｎｍ以下の結晶部）が凝集して形成された膜と推測できる。また、極微細な結晶部
を含有するナノ結晶領域は、ナノ結晶酸化物半導体膜の膜厚方向の全領域において含まれ
る。
【０３１３】
＜微結晶酸化物半導体膜の作製方法＞
次に、微結晶酸化物半導体膜の成膜方法について以下に説明する。微結晶酸化物半導体膜
は、室温以上７５℃以下、好ましくは室温以上５０℃以下であって、酸素を含む雰囲気下
にて、スパッタリング法によって成膜される。成膜雰囲気を酸素を含む雰囲気とすること
で、微結晶酸化物半導体膜中における酸素欠損を低減し、微結晶領域を含む膜とすること
ができる。
【０３１４】
微結晶酸化物半導体膜において、酸素欠損を低減することで、物性の安定した膜とするこ
とができる。特に、微結晶酸化物半導体膜を適用して半導体装置を作製する場合、微結晶
酸化物半導体膜における酸素欠損は水素と結合しやすく、半導体装置の電気的特性の変動
要因となる。よって、酸素欠損の低減された微結晶酸化物半導体膜を用いて半導体装置を
作製することで、信頼性の高い半導体装置とすることができる。
【０３１５】
なお、微結晶酸化物半導体膜において、成膜雰囲気の酸素分圧を高めると、酸素欠損がよ
り低減されうるため好ましい。より具体的には、成膜雰囲気における酸素分圧を３３％以
上とすることが好ましい。
【０３１６】
なお、スパッタリング法により微結晶酸化物半導体膜を形成する際に用いるターゲットは
、ＣＡＡＣ−ＯＳと同様のターゲット及びその作製方法を用いることができる。
【０３１７】
結晶状態における酸化物半導体（ＯＳと示す。）およびシリコン（Ｓｉと示す。）の対
比を表１に示す。
【０３１８】
【表１】
2020021949.tif 000003
【０３１９】
酸化物半導体の結晶状態には、例えば、表１に示すように、非晶質酸化物半導体（ａ−Ｏ
Ｓ、ａ−ＯＳ：Ｈ）、微結晶酸化物半導体（ｎｃ−ＯＳ、μｃ−ＯＳ）、多結晶酸化物半
導体（多結晶ＯＳ）、連続結晶酸化物半導体（ＣＡＡＣ−ＯＳ）、単結晶酸化物半導体（
単結晶ＯＳ）などがある。なお、シリコンの結晶状態には、例えば、表１に示すように、
非晶質シリコン（ａ−Ｓｉやａ−Ｓｉ：Ｈ）、微結晶シリコン（ｎｃ−Ｓｉ、μｃ−Ｓｉ
）、多結晶シリコン（多結晶Ｓｉ）、連続結晶シリコン（ＣＧ（Ｃｏｎｔｉｎｕｏｕｓ  
Ｇｒａｉｎ）シリコン）、単結晶シリコン（単結晶Ｓｉ）などがある。
【０３２０】
各結晶状態における酸化物半導体に対し、ビーム径を１０ｎｍφ以下に収束させた電子線
を用いる電子線回折（極微電子線回折）を行うと、以下のような電子線回折パターン（極
微電子線回折パターン）が観測される。非晶質酸化物半導体では、ハローパターン（ハロ
ーリングまたはハローとも言われる。）が観測される。微結晶酸化物半導体では、スポッ
トまたは／およびリングパターンが観測される。多結晶酸化物半導体では、スポットが観
測される。連続結晶酸化物半導体では、スポットが観測される。単結晶酸化物半導体では
、スポットが観測される。なお、極微電子線回折パターンより、微結晶酸化物半導体は、
結晶部がナノメートル（ｎｍ）からマイクロメートル（μｍ）の径であることがわかる。
多結晶酸化物半導体は、結晶部と結晶部との間に粒界を有し、境界が不連続であることが
わかる。連続結晶酸化物半導体は、結晶部と結晶部との間に境界が観測されず、連続的に
繋がることがわかる。
【０３２１】
各結晶状態における酸化物半導体の密度について説明する。非晶質酸化物半導体の密度は
低い。微結晶酸化物半導体の密度は中程度である。連続結晶酸化物半導体の密度は高い。
即ち、連続結晶酸化物半導体の密度は微結晶酸化物半導体の密度より高く、微結晶酸化物
半導体の密度は非晶質酸化物半導体の密度より高い。
【０３２２】
各結晶状態における酸化物半導体に存在するＤＯＳの特徴を説明する。非晶質酸化物半導
体はＤＯＳが高い。微結晶酸化物半導体はＤＯＳがやや低い。連続結晶酸化物半導体はＤ
ＯＳが低い。単結晶酸化物半導体はＤＯＳが極めて低い。即ち、単結晶酸化物半導体は連
続結晶酸化物半導体よりＤＯＳが低く、連続結晶酸化物半導体は微結晶酸化物半導体より
ＤＯＳが低く、微結晶酸化物半導体は非晶質酸化物半導体よりＤＯＳが低い。
【０３２３】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
【０３２４】
（実施の形態３）
実施の形態１、及び実施の形態２ではトップゲート型のトランジスタの例を示したが、本
実施の形態ではボトムゲート型のトランジスタの例を示す。
【０３２５】
図３３（Ａ）に示すトランジスタは、基板２０２上に形成された導電層２０４ｃと、基
板２０２及び導電層２０４ｃ上に形成された絶縁層２０６、２０８と、絶縁層２０８上に
形成された多層膜２１１と、絶縁層２０８及び多層膜２１１上に形成された導電層２１２
ｄ、２１２ｅと、を有する。また、図３３（Ａ）に示すトランジスタは、該トランジスタ
上、より詳しくは、絶縁層２０８、多層膜２１１、及び導電層２１２ｄ、２１２ｅ上に形
成された絶縁層２１４、２１６、２１８を含む構成としても良い。
【０３２６】
なお、導電層２１２ｄ、２１２ｅに用いる導電膜の種類によっては、多層膜２１１の一
部から酸素を奪い、多層膜２１１中にｎ型領域２０９を形成することがある。図３３（Ａ
）において、ｎ型領域２０９は、多層膜２１１中の導電層２１２ｄ、２１２ｅと接する界
面近傍の領域に形成されうる。なお、ｎ型領域２０９は、ソース領域及びドレイン領域と
して機能することができる。
【０３２７】
また、図３３（Ａ）に示すトランジスタは、導電層２０４ｃがゲート電極として機能し
、導電層２１２ｄがソース電極またはドレイン電極として機能し、導電層２１２ｅがソー
ス電極またはドレイン電極として機能する。
【０３２８】
また、図３３（Ａ）に示すトランジスタは、導電層２０４ｃと重畳する領域の多層膜２
１１の導電層２１２ｄと導電層２１２ｅとの間隔をチャネル長という。また、チャネル形
成領域とは、多層膜２１１において、導電層２０４ｃと重畳し、且つ導電層２１２ｄと導
電層２１２ｅに挟まれる領域をいう。また、チャネルとは、チャネル形成領域において、
電流が主として流れる領域をいう。
【０３２９】
ここで、多層膜２１１の詳細について、図３３（Ｂ）を用いて詳細に説明を行う。
【０３３０】
図３３（Ｂ）は、図３３（Ａ）に示す多層膜２１１の破線で囲まれた領域の拡大図であ
る。多層膜２１１は、酸化物半導体層２１１ａと、酸化物層２１１ｂと、を有する。
【０３３１】
酸化物半導体層２１１ａは、少なくともインジウム（Ｉｎ）、亜鉛（Ｚｎ）及びＭ（Ａ
ｌ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚ
ｎ酸化物で表記される層を含むことが好ましい。なお、酸化物半導体層２１１ａは、実施
の形態１に示す積層体１０３、酸化物層１０５に用いることのできる酸化物半導体材料、
または形成方法等を適宜援用することができる。
【０３３２】
酸化物層２１１ｂは、酸化物半導体層２１１ａを構成する元素の一種以上から構成され
、伝導帯下端のエネルギーが酸化物半導体層２１１ａよりも０．０５ｅＶ以上、０．０７
ｅＶ以上、０．１ｅＶ以上又は０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５
ｅＶ以下又は０．４ｅＶ以下真空準位に近い酸化物膜である。このとき、ゲート電極とし
て機能する導電層２０４ｃに電界を印加すると、多層膜２１１のうち、伝導帯下端のエネ
ルギーが小さい酸化物半導体層２１１ａにチャネルが形成される。すなわち、酸化物半導
体層２１１ａと絶縁層２１４との間に酸化物層２１１ｂを有することによって、トランジ
スタのチャネルを絶縁層２１４と接しない酸化物半導体層２１１ａに形成することができ
る。また、酸化物半導体層２１１ａを構成する元素の一種以上から酸化物層２１１ｂが構
成されるため、酸化物半導体層２１１ａと酸化物層２１１ｂとの間において、界面散乱が
起こりにくい。したがって、酸化物半導体層２１１ａと酸化物層２１１ｂとの間において
、キャリアの動きが阻害されないため、トランジスタの電界効果移動度が高くなる。また
、酸化物半導体層２１１ａと酸化物層２１１ｂとの間に界面準位を形成しにくい。酸化物
半導体層２１１ａと酸化物層２１１ｂとの間に界面準位があると、該界面をチャネルとし
たしきい値電圧の異なる第２のトランジスタが形成され、トランジスタの見かけ上のしき
い値電圧が変動することがある。したがって、酸化物層２１１ｂを設けることにより、ト
ランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。
【０３３３】
酸化物層２１１ｂとしてはＩｎ−Ｍ−Ｚｎ酸化物（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ
、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）で表記され、酸化物半導体層２１１ａよりもＭ
の原子数比が高い酸化物層を含む。具体的には、酸化物層２１１ｂとして、酸化物半導体
層２１１ａよりも前述の元素を１．５倍以上、好ましくは２倍以上、さらに好ましくは３
倍以上高い原子数比で含む酸化物層を用いる。前述の元素はインジウムよりも酸素と強く
結合するため、酸素欠損が酸化物層に生じることを抑制する機能を有する。即ち、酸化物
層２１１ｂは酸化物半導体層２１１ａよりもよりも酸素欠損が生じにくい酸化物層である
。
【０３３４】
つまり、酸化物半導体層２１１ａ、酸化物層２１１ｂが、少なくともインジウム、亜鉛
及びＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を
含むＩｎ−Ｍ−Ｚｎ酸化物であるとき酸化物層２１１ｂをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：
ｚ１［原子数比］、酸化物半導体層２１１ａをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子
数比］、とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ
１はｙ２／ｘ２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上と
する。このとき、酸化物半導体層２１１ａにおいて、ｙ２がｘ２以上であるとトランジス
タの電気特性を安定させることができる。ただし、ｙ２がｘ２の３倍以上になると、トラ
ンジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であることが好
ましい。
【０３３５】
なお、酸化物半導体層２１１ａがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎとＭの和を１
００ａｔｏｍｉｃ％とした場合、ＩｎとＭの原子数比率は好ましくはＩｎが２５ａｔｏｍ
ｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％
以上、Ｍが６６ａｔｏｍｉｃ％未満とする。また、酸化物層２１１ｂがＩｎ−Ｍ−Ｚｎ酸
化物であるとき、ＩｎとＭの和を１００ａｔｏｍｉｃ％とした場合、ＩｎとＭの原子数比
率は好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好
ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。
【０３３６】
酸化物半導体層２１１ａ、及び酸化物層２１１ｂには、例えば、インジウム、亜鉛及び
ガリウムを含んだ酸化物半導体を用いることができる。具体的には、酸化物半導体層２１
１ａとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、
Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、又はその近傍の
組成を有する酸化物を用いることができ、酸化物層２１１ｂとしては、Ｉｎ：Ｇａ：Ｚｎ
＝１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４［
原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：９：６［原子数比］のＩ
ｎ−Ｇａ−Ｚｎ酸化物、又はその近傍の組成を有する酸化物を用いることができる。
【０３３７】
また、酸化物半導体層２１１ａの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎ
ｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物
層２１１ｂの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下と
する。
【０３３８】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
【０３３９】
（実施の形態４）
蓄電装置を充放電するシステムの一例を、図３４を用いて説明する。
【０３４０】
図３４に示す蓄電装置を充放電するシステムでは、蓄電装置３０１と、コンバータ３０２
と、回路２０３と、負荷３０４と、電源３０５と、スイッチ３０６と、スイッチ３０７と
、スイッチ３０８と、スイッチ３０９とを少なくとも用いる。なお、各構成要素を同一の
装置に設けることにより、接続点数などを減らすこともできる。例えば、蓄電装置３０１
と回路２０３とを同一の装置に設けてもよい。あるいは、蓄電装置３０１とコンバータ３
０２と回路２０３とを同一の装置に設けてもよい。
【０３４１】
コンバータ３０２は、蓄電装置３０１及び回路２０３に接続される。
【０３４２】
コンバータ３０２は、例えば電源３０５から供給される電圧を変換することにより、蓄電
装置３０１の充放電の際の電流値を制御することができる機能を有する。
【０３４３】
コンバータ３０２としては、例えば昇降圧型コンバータを用いることができる。昇降圧型
コンバータは、例えばスイッチングレギュレータ及び制御回路を有する。スイッチングレ
ギュレータは、例えばインダクタ、スイッチを有する。昇降圧型コンバータは、例えば制
御回路によりスイッチを制御することにより、入力電圧の昇圧又は降圧を切り換えること
ができ、昇圧又は降圧された電圧の値を制御することができるとともに、インダクタに流
れる電流の向きを切り換えて入力と出力を入れ替えることができるため、蓄電装置３０１
の充放電を切り換えることができる。なお、これに限定されず、制御回路の代わりに回路
２０３によりスイッチングレギュレータのスイッチを制御してもよい。昇降圧型コンバー
タとしては、例えばＳＥＰＩＣ（Ｓｉｎｇｌｅ  Ｅｎｄｅｄ  Ｐｒｉｍａｒｙ  Ｉｎｄｕ
ｃｔｏｒ  Ｃｏｎｖｅｒｔｅｒ）型コンバータ又はＺｅｔａ型コンバータ等を用いること
ができる。
【０３４４】
回路２０３は、蓄電装置３０１に接続される。回路２０３には、蓄電装置３０１又は電源
３０５から電力が供給される。
【０３４５】
回路２０３は、コンバータ３０２の状態を指示する命令信号を生成して出力することによ
り、コンバータ３０２の出力電圧の値を制御することができる機能を有し、コンバータ３
０２のインダクタに流れる電流の向きを制御することができる機能を有する。また、後述
するスイッチ３０６及びスイッチ３０７の切り換えを制御することができる機能を有する
。なお、回路２０３を制御回路としてもよい。または、回路２０３をマイクロコンピュー
タ、マイクロプロセッサ（ＭＰＵともいう）、マイクロコントロールユニット（ＭＣＵと
もいう）、フィールド  プログラマブル  ゲート  アレイ（ＦＰＧＡともいう）、中央演
算装置（ＣＰＵともいう）、若しくはバッテリマネジメントユニット（ＢＭＵともいう）
としてもよい。
【０３４６】
負荷３０４は、蓄電装置３０１、コンバータ３０２、回路２０３に接続される。負荷３０
４には、蓄電装置３０１又は電源３０５から電力が供給される。なお、回路２０３には、
負荷３０４から制御信号が入力されてもよい。負荷３０４にパワーゲートを設け、パワー
ゲートにより負荷３０４を構成する回路に対する電力の供給を制御してもよい。なお、回
路２０３は、必ずしも負荷３０４に接続されていなくてもよい。
【０３４７】
電源３０５としては、例えば系統電源を用いた電源回路などを用いることができる。また
、これに限定されず、例えば給電装置などを用いて非接触で電力を供給することができる
装置を用いてもよい。
【０３４８】
スイッチ３０６は、例えば蓄電装置３０１の正極に接続され、蓄電装置３０１とコンバー
タ３０２との導通を制御することができる機能を有する。スイッチ３０６は、コンバータ
３０２の制御回路又は回路２０３により制御してもよい。
【０３４９】
スイッチ３０７は、例えば蓄電装置３０１の電極に接続され、蓄電装置３０１とコンバー
タ３０２との導通を制御することができる機能を有する。スイッチ３０７は、コンバータ
３０２の制御回路又は回路２０３により制御してもよい。
【０３５０】
スイッチ３０８は、電源３０５とコンバータ３０２との導通を制御することができる機能
を有する。スイッチ３０８は、コンバータ３０２の制御回路又は回路２０３により制御し
てもよい。
【０３５１】
スイッチ３０９は、蓄電装置３０１と負荷３０４との導通を制御することができる機能を
有する。スイッチ３０９は、コンバータ３０２の制御回路又は回路２０３により制御して
もよい。
【０３５２】
スイッチ３０７乃至スイッチ３０９としては、例えばトランジスタ、ダイオードなどを用
いることができる。
【０３５３】
以下に、回路２０３の例について図３５を用いて説明する。
【０３５４】
回路２０３は、プロセッサ７１０、バスブリッジ７１１、メモリ７１２、メモリインター
フェース７１３、コントローラ７２０、割り込みコントローラ７２１、Ｉ／Ｏインターフ
ェース（入出力インターフェース）７２２、及びパワーゲートユニット７３０を有する。
【０３５５】
さらに、回路２０３は、水晶発振回路７４１、タイマー回路７４５、Ｉ／Ｏインターフェ
ース７４６、Ｉ／Ｏポート７５０、コンパレータ７５１、Ｉ／Ｏインターフェース７５２
、バスライン７６１、バスライン７６２、バスライン７６３、及びデータバスライン７６
４を有する。さらに、回路２０３は、外部装置との接続部として少なくとも接続端子７７
０乃至接続端子７７６を有する。なお、各接続端子７７０乃至接続端子７７６は、１つの
端子又は複数の端子でなる端子群を表す。また、水晶振動子７４３を有する発振子７４２
が、接続端子７７２、及び接続端子７７３を介して回路２０３に接続されている。
【０３５６】
プロセッサ７１０はレジスタ７８５を有し、バスブリッジ７１１を介してバスライン７６
１乃至バスライン７６３、及びデータバスライン７６４に接続されている。
【０３５７】
メモリ７１２は、プロセッサ７１０のメインメモリとして機能することができる記憶装置
であり、例えばランダムアクセスメモリ（ＲＡＭ）が用いられる。メモリ７１２は、プロ
セッサ７１０が実行する命令、命令の実行に必要なデータ、及びプロセッサ７１０の処理
によるデータを記憶する装置である。プロセッサ７１０の命令により、メモリ７１２への
データの書き込み、読み出しが行われる。
【０３５８】
回路２０３では、低消費電力モードのときにメモリ７１２に対する電力供給が遮断される
。そのため、メモリ７１２は電源が供給されていない状態でもデータを保持することがで
きるメモリで構成することが好ましい。
【０３５９】
メモリインターフェース７１３は、外部記憶装置との入出力インターフェースである。プ
ロセッサ７１０の命令により、メモリインターフェース７１３を介して、接続端子７７６
に接続される外部記憶装置へのデータの書き込み及び読み出しが行われる。
【０３６０】
クロック生成回路７１５は、プロセッサ７１０で使用されるクロック信号ＭＣＬＫ（以下
、単に「ＭＣＬＫ」ともよぶ。）を生成する回路であり、ＲＣ発振器などを有する。ＭＣ
ＬＫはコントローラ７２０及び割り込みコントローラ７２１にも出力される。
【０３６１】
コントローラ７２０は回路２０３全体の制御処理を行う回路であり、例えば、バス及びメ
モリマップなどの制御、回路２０３の電源制御、クロック生成回路７１５、水晶発振回路
７４１の制御などを行うことができる。
【０３６２】
接続端子７７０は、外部の割り込み信号入力用の端子であり、接続端子７７０を介してマ
スク不可能な割り込み信号ＮＭＩがコントローラ７２０に入力される。コントローラ７２
０にマスク不可能な割り込み信号ＮＭＩが入力されると、コントローラ７２０は直ちにプ
ロセッサ７１０にマスク不可能な割り込み信号ＮＭＩを出力し、プロセッサ７１０に割り
込み処理を実行させる。
【０３６３】
また、割り込み信号ＩＮＴが、接続端子７７０を介して割り込みコントローラ７２１に入
力される。割り込みコントローラ７２１には、周辺回路からの割り込み信号（Ｔ０ＩＲＱ
、Ｐ０ＩＲＱ、Ｃ０ＩＲＱ）も、バス（７６１乃至７６４）を経由せずに入力される。
【０３６４】
割り込みコントローラ７２１は割り込み要求の優先順位を割り当てる機能を有する。割り
込みコントローラ７２１は割り込み信号を検出すると、その割り込み要求が有効であるか
否かを判定する。有効な割り込み要求であれば、コントローラ７２０に割り込み信号ＩＮ
Ｔを出力する。
【０３６５】
また、割り込みコントローラ７２１はＩ／Ｏインターフェース７２２を介して、バスライ
ン７６１及びデータバスライン７６４に接続されている。
【０３６６】
コントローラ７２０は、割り込み信号ＩＮＴが入力されると、プロセッサ７１０に割り込
み信号ＩＮＴを出力し、プロセッサ７１０に割り込み処理を実行させる。
【０３６７】
また、割り込み信号Ｔ０ＩＲＱが割り込みコントローラ７２１を介さず直接的にコントロ
ーラ７２０に入力される場合がある。コントローラ７２０は、割り込み信号Ｔ０ＩＲＱが
入力されると、プロセッサ７１０にマスク不可能な割り込み信号ＮＭＩを出力し、プロセ
ッサ７１０に割り込み処理を実行させる。
【０３６８】
コントローラ７２０のレジスタ７８０は、コントローラ７２０内に設けられ、割り込みコ
ントローラ７２１のレジスタ７８６は、Ｉ／Ｏインターフェース７２２に設けられている
。
【０３６９】
続いて、回路２０３が有する周辺回路を説明する。回路２０３は、周辺回路として、タイ
マー回路７４５、Ｉ／Ｏポート７５０及びコンパレータ７５１を有する。これらの周辺回
路は一例であり、回路２０３が使用される電気機器に応じて、必要な回路を設けることが
できる。
【０３７０】
タイマー回路７４５は、クロック生成回路７４０から出力されるクロック信号ＴＣＬＫ（
以下、単に「ＴＣＬＫ」ともよぶ。）を用いて、時間を計測することができる機能を有す
る。また、タイマー回路７４５は、決められた時間間隔で、割り込み信号Ｔ０ＩＲＱを、
コントローラ７２０及び割り込みコントローラ７２１に出力する。タイマー回路７４５は
、Ｉ／Ｏインターフェース７４６を介して、バスライン７６１及びデータバスライン７６
４に接続されている。
【０３７１】
ＴＣＬＫはＭＣＬＫよりも低い周波数のクロック信号である。例えば、ＭＣＬＫの周波数
を数ＭＨｚ程度（例えば、８ＭＨｚ）とし、ＴＣＬＫは、数十ｋＨｚ程度（例えば、３２
ｋＨｚ）とする。クロック生成回路７４０は、回路２０３に内蔵された水晶発振回路７４
１と、接続端子７７２及び接続端子７７３に接続された発振子７４２を有する。発振子７
４２の振動子として、水晶振動子７４３が用いられている。なお、ＣＲ発振器などでクロ
ック生成回路７４０を構成することで、クロック生成回路７４０の全てのモジュールを回
路２０３に内蔵することが可能である。
【０３７２】
Ｉ／Ｏポート７５０は、接続端子７７４を介して接続された外部機器と情報の入出力を行
うためのインターフェースであり、デジタル信号の入出力インターフェースである。例え
ば、Ｉ／Ｏポート７５０は、入力されたデジタル信号に応じて、割り込み信号Ｐ０ＩＲＱ
を割り込みコントローラ７２１に出力する。なお、接続端子７７４を複数設けてもよい。
【０３７３】
コンパレータ７５１は、例えば接続端子７７５から入力されるアナログ信号の電位（又は
電流）と基準信号の電位（又は電流）との大小を比較でき、値が０又は１のデジタル信号
を生成することができる。さらに、コンパレータ７５１は、このデジタル信号の値が１の
とき、割り込み信号Ｃ０ＩＲＱを生成することができる。割り込み信号Ｃ０ＩＲＱは、割
り込みコントローラ７２１に出力される。
【０３７４】
Ｉ／Ｏポート７５０及びコンパレータ７５１は共通のＩ／Ｏインターフェース７５２を介
してバスライン７６１及びデータバスライン７６４に接続されている。ここでは、Ｉ／Ｏ
ポート７５０、コンパレータ７５１各々のＩ／Ｏインターフェースに共有することができ
る回路があるため、１つのＩ／Ｏインターフェース７５２で構成しているが、Ｉ／Ｏポー
ト７５０、コンパレータ７５１のＩ／Ｏインターフェースを別々に設けることもできる。
【０３７５】
また、周辺回路のレジスタは、対応する入出力インターフェースに設けられている。タイ
マー回路７４５のレジスタ７８７はＩ／Ｏインターフェース７４６に設けられ、Ｉ／Ｏポ
ート７５０のレジスタ７８３及びコンパレータ７５１のレジスタ７８４は、それぞれ、Ｉ
／Ｏインターフェース７５２に設けられている。
【０３７６】
回路２０３は内部回路への電力供給を遮断するためのパワーゲートユニット７３０を有す
る。パワーゲートユニット７３０により、動作に必要な回路のみに電力供給を行うことで
、回路２０３全体の消費電力を低くすることができる。
【０３７７】
図３５に示すように、回路２０３内の破線で囲んだユニット７０１、ユニット７０２、ユ
ニット７０３、ユニット７０４の回路は、パワーゲートユニット７３０を介して、接続端
子７７１に接続されている。接続端子７７１は、例えば蓄電装置３０１に接続される。な
お、接続端子７７１と蓄電装置３０１の間にコンバータを設けてもよい。
【０３７８】
本実施の形態では、ユニット７０１は、タイマー回路７４５、及びＩ／Ｏインターフェー
ス７４６を含み、ユニット７０２は、Ｉ／Ｏポート７５０、コンパレータ７５１、及びＩ
／Ｏインターフェース７５２を含み、ユニット７０３は、割り込みコントローラ７２１、
及びＩ／Ｏインターフェース７２２を含み、ユニット７０４は、プロセッサ７１０、メモ
リ７１２、バスブリッジ７１１、及びメモリインターフェース７１３を含む。
【０３７９】
パワーゲートユニット７３０は、コントローラ７２０により制御される。パワーゲートユ
ニット７３０は、ユニット７０１乃至７０４への電源電圧の供給を遮断するためのスイッ
チ７３１及びスイッチ７３２を有する。
【０３８０】
スイッチ７３１、スイッチ７３２のオン／オフはコントローラ７２０により制御される。
具体的には、コントローラ７２０は、プロセッサ７１０の要求によりパワーゲートユニッ
ト７３０が有するスイッチの一部又は全部をオフ状態とする信号を出力する（電力供給の
停止）。また、コントローラ７２０は、マスク不可能な割り込み信号ＮＭＩ、又はタイマ
ー回路７４５からの割り込み信号Ｔ０ＩＲＱをトリガーにして、パワーゲートユニット７
３０が有するスイッチをオン状態とする信号を出力する（電力供給の開始）。
【０３８１】
なお、図３５では、パワーゲートユニット７３０に、２つのスイッチ（スイッチ７３１、
スイッチ７３２）を設ける構成を示しているが、これに限定されず、電源遮断に必要な数
のスイッチを設ければよい。
【０３８２】
また、本実施の形態では、ユニット７０１に対する電力供給を独立して制御することがで
きるようにスイッチ７３１を設け、ユニット７０２乃至７０４に対する電力供給を独立し
て制御することができるようにスイッチ７３２を設けているが、このような電力供給経路
に限定されるものではない。例えば、スイッチ７３２とは別のスイッチを設けて、メモリ
７１２の電力供給を独立して制御することができるようにしてもよい。また、１つの回路
に対して、複数のスイッチを設けてもよい。
【０３８３】
また、コントローラ７２０には、パワーゲートユニット７３０を介さず、常時、接続端子
７７１から電源電圧が供給される。また、ノイズの影響を少なくするため、クロック生成
回路７１５の発振回路、水晶発振回路７４１には、それぞれ、電源電圧の電源回路と異な
る外部の電源回路から電源電位が供給される。
【０３８４】
コントローラ７２０及びパワーゲートユニット７３０などを備えることにより、回路２０
３を３種類の動作モードで動作させることが可能である。第１の動作モードは、通常動作
モードであり、回路２０３の全ての回路がアクティブな状態である。ここでは、第１の動
作モードを「Ａｃｔｉｖｅモード」とよぶ。
【０３８５】
第２、及び第３の動作モードは低消費電力モードであり、一部の回路をアクティブにする
モードである。第２の動作モードでは、コントローラ７２０、並びにタイマー回路７４５
とその関連回路（水晶発振回路７４１、Ｉ／Ｏインターフェース７４６）がアクティブで
ある。第３の動作モードでは、コントローラ７２０のみがアクティブである。ここでは、
第２の動作モードを「Ｎｏｆｆ１モード」と呼び、第３の動作モードを「Ｎｏｆｆ２モー
ド」とよぶことにする。Ｎｏｆｆ１モードでは、コントローラ７２０と周辺回路の一部（
タイマー動作に必要な回路）が動作し、Ｎｏｆｆ２モードでは、コントローラ７２０のみ
が動作している。
【０３８６】
なお、クロック生成回路７１５の発振器、及び水晶発振回路７４１は、動作モードに関わ
らず、電源が常時供給される。クロック生成回路７１５及び水晶発振回路７４１を非アク
ティブにするには、コントローラ７２０から又は外部からイネーブル信号を入力し、クロ
ック生成回路７１５及び水晶発振回路７４１の発振を停止させることにより行われる。
【０３８７】
また、Ｎｏｆｆ１、Ｎｏｆｆ２モードでは、パワーゲートユニット７３０により電力供給
が遮断されるため、Ｉ／Ｏポート７５０、Ｉ／Ｏインターフェース７５２は非Ａｃｔｉｖ
ｅになるが、接続端子７７４に接続されている外部機器を正常に動作させるために、Ｉ／
Ｏポート７５０、Ｉ／Ｏインターフェース７５２の一部には電力が供給される。具体的に
は、Ｉ／Ｏポート７５０の出力バッファ、Ｉ／Ｏポート７５０用のレジスタ７８３である
。Ｎｏｆｆ１、Ｎｏｆｆ２モードでは、Ｉ／Ｏポート７５０での実質的な機能である、Ｉ
／Ｏインターフェース７５２及び外部機器とのデータの伝送機能、割り込み信号生成機能
は停止している。また、Ｉ／Ｏインターフェース７５２も同様に、通信機能は停止してい
る。
【０３８８】
なお、本明細書では、回路が非アクティブとは、電力の供給が遮断されて回路が停止して
いる状態の他、Ａｃｔｉｖｅモード（通常動作モード）での主要な機能が停止している状
態や、Ａｃｔｉｖｅモードよりも省電力で動作している状態を含む。
【０３８９】
上記構成にすることにより、例えばユーザーが蓄電装置の充電動作を強制的に終了させた
場合に、プロセッサ７１０の要求によりパワーゲートユニット７３０が有するスイッチの
一部又は全部をオフ状態とする信号を出力し、Ｎｏｆｆ１、Ｎｏｆｆ２モードに切り換え
、不要な回路ブロックに対する電力の供給を停止させることもできる。
【０３９０】
さらに、各回路ブロックに適用可能なレジスタの構成例について図３６を参照して説明す
る。
【０３９１】
図３６（Ａ）に示すレジスタは、記憶回路６５１と、記憶回路６５２と、セレクタ６５３
と、を有する。
【０３９２】
記憶回路６５１には、リセット信号ＲＳＴ、クロック信号ＣＬＫ、及びデータ信号Ｄが入
力される。記憶回路６５１は、入力されるデータ信号Ｄのデータをクロック信号ＣＬＫに
従って保持し、データ信号Ｑとして出力することができる機能を有する。記憶回路６５１
としては、例えばバッファレジスタや、汎用レジスタなどのレジスタを構成することがで
きる。又は、記憶回路６５１としては、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃ
ｅｓｓ  Ｍｅｍｏｒｙ）などからなるキャッシュメモリを設けることもできる。これらの
レジスタやキャッシュメモリは記憶回路６５２にデータを退避させることができる。
【０３９３】
記憶回路６５２には、書き込み制御信号ＷＥ、読み出し制御信号ＲＤ、及びデータ信号が
入力される。
【０３９４】
記憶回路６５２は、書き込み制御信号ＷＥに従って、入力されるデータ信号のデータを記
憶し、読み出し制御信号ＲＤに従って、記憶されたデータをデータ信号として出力するこ
とができる機能を有する。
【０３９５】
セレクタ６５３は、読み出し制御信号ＲＤに従って、データ信号Ｄ又は記憶回路６５２か
ら出力されるデータ信号を選択して、記憶回路６５１に入力する。
【０３９６】
記憶回路６５２には、トランジスタ６３１及び容量素子６３２が設けられている。
【０３９７】
トランジスタ６３１は、ｎチャネル型トランジスタであり、選択トランジスタとしての機
能を有する。トランジスタ６３１のソース及びドレインの一方は、記憶回路６５１の出力
端子に接続されている。さらに、トランジスタ６３１のバックゲートには、電源電位が供
給される。トランジスタ６３１は、書き込み制御信号ＷＥに従って記憶回路６５１から出
力されるデータ信号の保持を制御することができる機能を有する。
【０３９８】
トランジスタ６３１としては、例えばオフ電流の低いトランジスタを適用してもよい。オ
フ電流の低いトランジスタとしては、例えばシリコンよりもバンドギャップの広い酸化物
半導体を含むチャネル形成領域を有し、該チャネル形成領域が実質的にｉ型であるトラン
ジスタを適用することができる。
【０３９９】
例えば、水素又は水などの不純物を可能な限り除去し、酸素を供給して酸素欠損を可能な
限り減らすことにより、上記酸化物半導体を含むトランジスタを作製することができる。
【０４００】
なお、トランジスタ６３１として実施の形態１乃至３に示したトランジスタを用いること
もできる。トランジスタのチャネル形成領域において、二次イオン質量分析法（ＳＩＭＳ
）の測定値でドナー不純物といわれる水素の量を１×１０１９／ｃｍ３以下、好ましくは
１×１０１８／ｃｍ３以下に低減することが好ましい。トランジスタ６３１のオフ電流は
、２５℃でチャネル幅１μｍあたり１×１０−１９Ａ（１００ｚＡ）以下である。より好
ましくは１×１０−２２Ａ（１００ｙＡ）以下である。トランジスタのオフ電流は、低け
れば低いほどよいが、トランジスタのオフ電流の下限値は、約１×１０−３０Ａ／μｍで
あると見積もられる。
【０４０１】
容量素子６３２の一対の電極の一方はトランジスタ６３１のソース及びドレインの他方に
接続され、他方には低電源電位ＶＳＳが供給される。容量素子６３２は、記憶するデータ
信号のデータに基づく電荷を保持することができる機能を有する。トランジスタ６３１の
オフ電流が非常に低いため、電源電圧の供給が停止しても容量素子６３２の電荷は保持さ
れ、データが保持される。
【０４０２】
トランジスタ６３３は、ｐチャネル型トランジスタである。トランジスタ６３３のソース
及びドレインの一方には高電源電位ＶＤＤが供給され、ゲートには、読み出し制御信号Ｒ
Ｄが入力される。
【０４０３】
トランジスタ６３４は、ｎチャネル型トランジスタである。トランジスタ６３４のソース
及びドレインの一方は、トランジスタ６３３のソース及びドレインの他方に接続されてお
り、ゲートには、読み出し制御信号ＲＤが入力される。
【０４０４】
トランジスタ６３５は、ｎチャネル型トランジスタである。トランジスタ６３５のソース
及びドレインの一方は、トランジスタ６３４のソース及びドレインの他方に接続されてお
り、ソース及びドレインの他方には、低電源電位ＶＳＳが供給される。
【０４０５】
インバータ６３６の入力端子は、トランジスタ６３３のソース及びドレインの他方に接続
されている。また、インバータ６３６の出力端子は、セレクタ６５３の入力端子に接続さ
れる。
【０４０６】
容量素子６３７の一対の電極の一方はインバータ６３６の入力端子に接続され、他方には
低電源電位ＶＳＳが供給される。容量素子６３７は、インバータ６３６に入力されるデー
タ信号のデータに基づく電荷を保持することができる機能を有する。
【０４０７】
なお、上記に限定されず、例えば相変化型メモリ（ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ
ＲＡＭ）又はＰＣＭ（Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｍｅｍｏｒｙ）ともいう）、抵抗変
化型メモリ（ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  ＲＡＭ）ともいう）、磁気抵抗型メモ
リ（ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  ＲＡＭ）ともいう）などを用いて記
憶回路６５２を構成してもよい。例えば、ＭＲＡＭとしては磁気トンネル接合素子（ＭＴ
Ｊ（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ）素子ともいう）を用いたＭＲ
ＡＭを適用することができる。
【０４０８】
次に、図３６（Ａ）に示すレジスタの駆動方法例について説明する。
【０４０９】
まず、通常動作期間において、電力となる電源電圧、リセット信号ＲＳＴ、クロック信号
ＣＬＫは、レジスタに供給された状態である。このとき、セレクタ６５３は、データ信号
Ｄのデータを記憶回路６５１に出力する。記憶回路６５１は、入力されたデータ信号Ｄの
データをクロック信号ＣＬＫに従って保持する。このとき、読み出し制御信号ＲＤにより
トランジスタ６３３がオン状態になり、トランジスタ６３４がオフ状態になる。
【０４１０】
次に、電源電圧を停止する直前のバックアップ期間において、書き込み制御信号ＷＥのパ
ルスに従って、トランジスタ６３１がオン状態になり、記憶回路６５２にデータ信号Ｄの
データが記憶され、トランジスタ６３１がオフ状態になる。その後レジスタに対するクロ
ック信号ＣＬＫの供給を停止させ、さらにその後レジスタに対するリセット信号ＲＳＴの
供給を停止させる。なお、トランジスタ６３１がオン状態のとき、トランジスタ６３１の
バックゲートに正電源電位を供給してもよい。このとき、読み出し制御信号ＲＤによりト
ランジスタ６３３がオン状態になり、トランジスタ６３４がオフ状態になる。
【０４１１】
次に、電源停止期間において、レジスタに対する電源電圧の供給を停止させる。このとき
、記憶回路６５２のトランジスタ６３１のオフ電流が低いため、記憶されたデータが保持
される。なお、高電源電位ＶＤＤの代わりに接地電位ＧＮＤを供給することにより、電源
電圧の供給を停止するとみなすこともできる。なお、トランジスタ６３１がオフ状態のと
き、トランジスタ６３１のバックゲートに負電源電位を供給してトランジスタ６３１のオ
フ状態を維持してもよい。
【０４１２】
次に、通常動作期間に戻る直前のリカバリー期間において、レジスタに対する電源電圧の
供給を再開させ、その後クロック信号ＣＬＫの供給を再開させ、さらにその後リセット信
号ＲＳＴの供給を再開させる。このとき、クロック信号ＣＬＫが供給される配線を高電源
電位ＶＤＤにしておき、その後クロック信号ＣＬＫの供給を再開させる。さらに、読み出
し制御信号ＲＤのパルスに従ってトランジスタ６３３がオフ状態になり、トランジスタ６
３４がオン状態になり、記憶回路６５２に記憶された値のデータ信号がセレクタ６５３に
出力される。セレクタ６５３は、読み出し制御信号ＲＤのパルスに従って上記データ信号
を記憶回路６５１に出力する。これにより、電源停止期間の直前の状態に記憶回路６５１
を復帰させることができる。
【０４１３】
その後、通常動作期間において、再び記憶回路６５１の通常動作を行う。
【０４１４】
以上が図３６（Ａ）に示すレジスタの駆動方法例である。
【０４１５】
なお、レジスタは、図３６（Ａ）に示す構成に限定されない。
【０４１６】
例えば、図３６（Ｂ）に示すレジスタは、図３６（Ａ）に示すレジスタの構成と比較して
トランジスタ６３３、トランジスタ６３４、インバータ６３６、容量素子６３７が無く、
セレクタ６５４を有する構成である。図３６（Ａ）に示すレジスタと同じ部分については
、図３６（Ａ）に示すレジスタの説明を適宜援用する。
【０４１７】
このとき、トランジスタ６３５のソース及びドレインの一方は、セレクタ６５３の入力端
子に接続される。
【０４１８】
また、セレクタ６５４は、書き込み制御信号ＷＥ２に従って、データとなる低電源電位Ｖ
ＳＳ又は記憶回路６５１から出力されるデータ信号を選択して、記憶回路６５２に入力す
る。
【０４１９】
次に、図３６（Ｂ）に示すレジスタの駆動方法例について説明する。
【０４２０】
まず、通常動作期間において、電源電圧、リセット信号ＲＳＴ、クロック信号ＣＬＫは、
レジスタに供給された状態である。このとき、セレクタ６５３は、データ信号Ｄのデータ
を記憶回路６５１に出力する。記憶回路６５１は、入力されたデータ信号Ｄのデータをク
ロック信号ＣＬＫに従って保持する。また、書き込み制御信号ＷＥ２に従いセレクタ６５
４は、低電源電位ＶＳＳを記憶回路６５２に出力する。記憶回路６５２では、書き込み制
御信号ＷＥのパルスに従いトランジスタ６３１がオン状態になり、記憶回路６５２に低電
源電位ＶＳＳがデータとして記憶される。
【０４２１】
次に、電源電圧を停止する直前のバックアップ期間において、書き込み制御信号ＷＥ２に
従いセレクタ６５４により、低電源電位ＶＳＳの供給の代わりに記憶回路６５１の出力端
子とトランジスタ６３１のソース及びドレインの一方が導通状態になる。さらに、書き込
み制御信号ＷＥのパルスに従いトランジスタ６３１がオン状態になり、記憶回路６５２に
データ信号Ｄのデータが記憶され、トランジスタ６３１がオフ状態になる。このとき、デ
ータ信号Ｄの電位が高電源電位ＶＤＤと同じ値のときのみ、記憶回路６５２のデータが書
き換わる。さらに、レジスタに対するクロック信号ＣＬＫの供給を停止させ、レジスタに
対するリセット信号ＲＳＴの供給を停止させる。なお、トランジスタ６３１がオン状態の
とき、トランジスタ６３１のバックゲートに正電源電位を供給してもよい。
【０４２２】
次に、電源停止期間において、レジスタに対する電源電圧の供給を停止させる。このとき
、記憶回路６５２において、トランジスタ６３１のオフ電流が低いため、データの値が保
持される。なお、高電源電位ＶＤＤの代わりに接地電位ＧＮＤを供給することにより、電
源電圧の供給を停止させるとみなすこともできる。なお、マルチプレクサにより、トラン
ジスタ６３１がオフ状態のとき、トランジスタ６３１のバックゲートに負電源電位を供給
してトランジスタのオフ状態を維持してもよい。
【０４２３】
次に、通常動作期間に戻る直前のリカバリー期間において、レジスタに対する電源電圧の
供給を再開し、その後クロック信号ＣＬＫの供給を再開させ、さらにその後リセット信号
ＲＳＴの供給を再開させる。このとき、クロック信号ＣＬＫが供給される配線を高電源電
位ＶＤＤにしておき、その後クロック信号ＣＬＫの供給を再開させ。セレクタ６５３は、
読み出し制御信号ＲＤのパルスに従って記憶回路６５２の記憶されたデータに応じた値の
データ信号を記憶回路６５１に出力する。これにより、電源停止期間の直前の状態に記憶
回路６５１を復帰させることができる。
【０４２４】
その後、通常動作期間において、再び記憶回路６５１の通常動作を行う。
【０４２５】
以上が図３６（Ｂ）に示すレジスタの駆動方法例である。
【０４２６】
図３６（Ｂ）に示す構成にすることにより、バックアップ期間における低電源電位ＶＳＳ
であるデータの書き込みを無くすことができるため、動作を速くすることができる。
【０４２７】
上記レジスタをレジスタ７８４乃至７８７に用いた場合、ＡｃｔｉｖｅモードからＮｏｆ
ｆ１、Ｎｏｆｆ２モードへ移行する際は、電源遮断に先立って、レジスタ７８４乃至７８
７の記憶回路６５１のデータは記憶回路６５２に書き込まれ、記憶回路６５１のデータを
初期値にリセットし、電源が遮断される。
【０４２８】
また、Ｎｏｆｆ１、又はＮｏｆｆ２モードからＡｃｔｉｖｅへ復帰する場合、レジスタ７
８４乃至７８７に電力供給が再開されると、まず記憶回路６５１のデータが初期値にリセ
ットされる。そして、記憶回路６５２のデータが記憶回路６５１に書き込まれる。
【０４２９】
従って、低消費電力モードでも、回路２０３の処理に必要なデータがレジスタ７８４乃至
７８７で保持されているため、回路２０３を低消費電力モードからＡｃｔｉｖｅモードへ
直ちに復帰させることが可能になる。よって、回路２０３の消費電力を低減させることが
できる。なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせること
ができる。
【０４３０】
（実施の形態５）
本実施の形態では、酸化物半導体膜を用いたメモリの例について説明する。該メモリは、
例えば図３５に示すメモリ７１２に適用することもできる。
【０４３１】
ここでは、インバータの回路を応用したフリップフロップで構成するメモリである、ＳＲ
ＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）について説明する。
【０４３２】
ＳＲＡＭはフリップフロップを用いてデータを保持するため、ＤＲＡＭ（Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）とは異なり、リフレッシュ動作が不要で
ある。そのため、データの保持時の消費電力を抑えることができる。また、容量素子を用
いないため、高速動作の求められる用途に好適である。
【０４３３】
図３７は、酸化物半導体膜を用いたＳＲＡＭのメモリセルに対応する回路図である。なお
、図３７には一つのメモリセルのみを示すが、当該メモリセルを複数配置したメモリセル
アレイに適用しても構わない。
【０４３４】
図３７に示すメモリセルは、トランジスタＴｒ１ｅと、トランジスタＴｒ２ｅと、トラン
ジスタＴｒ３ｅと、トランジスタＴｒ４ｅと、トランジスタＴｒ５ｅと、トランジスタＴ
ｒ６ｅと、を有する。トランジスタＴｒ１ｅ及びトランジスタＴｒ２ｅはｐチャネル型ト
ランジスタであり、トランジスタＴｒ３ｅ及びトランジスタＴｒ４ｅはｎチャネル型トラ
ンジスタである。トランジスタＴｒ１ｅのゲートは、トランジスタＴｒ２ｅのドレイン、
トランジスタＴｒ３ｅのゲート、トランジスタＴｒ４ｅのドレイン、並びにトランジスタ
Ｔｒ６ｅのソース及びドレインの一方と電気的に接続される。トランジスタＴｒ１ｅのソ
ースには高電源電位ＶＤＤが与えられる。トランジスタＴｒ１ｅのドレインは、トランジ
スタＴｒ２ｅのゲート、トランジスタＴｒ３ｅのドレイン及びトランジスタＴｒ５ｅのソ
ース及びドレインの一方と電気的に接続される。トランジスタＴｒ２ｅのソースには高電
源電位ＶＤＤが与えられる。トランジスタＴｒ３ｅのソースには接地電位ＧＮＤが与えら
れる。トランジスタＴｒ３ｅのバックゲートはバックゲート線ＢＧＬに電気的に接続され
る。トランジスタＴｒ４ｅのソースには接地電位ＧＮＤが与えられる。トランジスタＴｒ
４ｅのバックゲートはバックゲート線ＢＧＬに電気的に接続される。トランジスタＴｒ５
ｅのゲートはワード線ＷＬに電気的に接続される。トランジスタＴｒ５ｅのソース及びド
レインの他方はビット線ＢＬＢに電気的に接続される。トランジスタＴｒ６ｅのゲートは
ワード線ＷＬに電気的に接続される。トランジスタＴｒ６ｅのソース及びドレインの他方
はビット線ＢＬに電気的に接続される。
【０４３５】
なお、本実施の形態では、トランジスタＴｒ５ｅ及びトランジスタＴｒ６ｅとしてｎチャ
ネル型トランジスタを適用した例を示す。ただし、トランジスタＴｒ５ｅ及びトランジス
タＴｒ６ｅは、ｎチャネル型トランジスタに限定されず、ｐチャネル型トランジスタを適
用することもできる。その場合、後に示す書き込み、保持及び読み出しの方法も適宜変更
すればよい。
【０４３６】
このように、トランジスタＴｒ１ｅ及びトランジスタＴｒ３ｅを有するインバータと、ト
ランジスタＴｒ２ｅ及びトランジスタＴｒ４ｅを有するインバータとをリング接続するこ
とで、フリップフロップが構成される。
【０４３７】
ｐチャネル型トランジスタとしては、例えばシリコンを用いたトランジスタを適用すれば
よい。ただし、ｐチャネル型トランジスタは、シリコンを用いたトランジスタに限定され
ない。また、ｎチャネル型トランジスタとしては、実施の形態１乃至３に示した酸化物半
導体膜を用いたトランジスタを用いればよい。
【０４３８】
ここでは、トランジスタＴｒ３ｅ及びトランジスタＴｒ４ｅとして、酸化物半導体膜を用
いたトランジスタを適用する。当該トランジスタは、オフ電流が極めて小さいため、貫通
電流も極めて小さくなる。
【０４３９】
なお、トランジスタＴｒ１ｅ及びトランジスタＴｒ２ｅとして、ｐチャネル型トランジス
タに代えて、ｎチャネル型トランジスタを適用することもできる。トランジスタＴｒ１ｅ
及びトランジスタＴｒ２ｅとしてｎチャネル型トランジスタを用いる場合、デプレッショ
ン型トランジスタを適用すればよい。
【０４４０】
図３７に示したメモリセルの書き込み、保持及び読み出しについて以下に説明する。
【０４４１】
書き込み時は、まずビット線ＢＬ及びビット線ＢＬＢにデータ０又はデータ１に対応する
電位を印加する。
【０４４２】
例えば、データ１を書き込みたい場合、ビット線ＢＬを高電源電位ＶＤＤ、ビット線ＢＬ
Ｂを接地電位ＧＮＤとする。次に、ワード線ＷＬにトランジスタＴｒ５ｅ、トランジスタ
Ｔｒ６ｅのしきい値電圧に高電源電位ＶＤＤを加えた電位以上の電位（ＶＨ）を印加する
。
【０４４３】
次に、ワード線ＷＬの電位をトランジスタＴｒ５ｅ、トランジスタＴｒ６ｅのしきい値電
圧未満とすることで、フリップフロップに書き込んだデータ１が保持される。ＳＲＡＭの
場合、データの保持で流れる電流はトランジスタのリーク電流のみとなる。ここで、ＳＲ
ＡＭを構成するトランジスタの一部に上記オフ電流の低いトランジスタを適用することに
より、データ保持のための待機電力を小さくすることができる。
【０４４４】
読み出し時は、あらかじめビット線ＢＬ及びビット線ＢＬＢを高電源電位ＶＤＤとする。
次に、ワード線ＷＬにＶＨを印加することで、ビット線ＢＬは高電源電位ＶＤＤのまま変
化しないが、ビット線ＢＬＢはトランジスタＴｒ５ｅ及びトランジスタＴｒ３ｅを介して
放電し、接地電位ＧＮＤとなる。このビット線ＢＬとビット線ＢＬＢとの電位差をセンス
アンプ（図示せず）にて増幅することにより保持されたデータ１を読み出すことができる
。
【０４４５】
なお、データ０を書き込みたい場合は、ビット線ＢＬを接地電位ＧＮＤ、ビット線ＢＬＢ
を高電源電位ＶＤＤとし、その後にワード線ＷＬにＶＨを印加すればよい。次に、ワード
線ＷＬの電位をトランジスタＴｒ５ｅ、トランジスタＴｒ６ｅのしきい値電圧未満とする
ことで、フリップフロップに書き込んだデータ０が保持される。読み出し時は、あらかじ
めビット線ＢＬ及びビット線ＢＬＢを高電源電位ＶＤＤとし、ワード線ＷＬにＶＨを印加
することで、ビット線ＢＬＢは高電源電位ＶＤＤのまま変化しないが、ビット線ＢＬはト
ランジスタＴｒ６ｅ及びトランジスタＴｒ４ｅを介して放電し、接地電位ＧＮＤとなる。
このビット線ＢＬとビット線ＢＬＢとの電位差をセンスアンプにて増幅することにより保
持されたデータ０を読み出すことができる。
【０４４６】
以上の態様により、待機電力の小さいＳＲＡＭを提供することができる。
【０４４７】
本発明の一態様に係る酸化物半導体膜を用いたトランジスタは、オフ電流を極めて小さく
することができる。すなわち、当該トランジスタを介した電荷のリークが起こりにくい電
気特性を有する。以下では、このような電気特性を有するトランジスタを適用した、既知
の記憶素子を有すると比べ、機能的に優れた記憶素子を有するメモリとして、ＤＯＳＲＡ
Ｍ（Ｄｙｎａｍｉｃ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｒａｎｄｏｍ  Ａｃｃ
ｅｓｓ  Ｍｅｍｏｒｙ）について説明する。ＤＯＳＲＡＭとは、上記オフ電流の低いトラ
ンジスタを、メモリセルの選択トランジスタ（スイッチング素子としてのトランジスタ）
に用いたメモリを指す。
【０４４８】
まず、メモリについて、図３８を参照して説明する。ここで、図３８（Ａ）はメモリのメ
モリセルアレイを示す回路図である。図３８（Ｂ）はメモリセルの回路図である。
【０４４９】
図３８（Ａ）に示すメモリセルアレイは、メモリセル１０５０と、ビット線１０５１と、
ワード線１０５２と、容量線１０５３と、センスアンプ１０５４と、をそれぞれ複数有す
る。
【０４５０】
なお、ビット線１０５１及びワード線１０５２がグリッド状に設けられ、各メモリセル１
０５０はビット線１０５１及びワード線１０５２の交点に付き一つずつ配置される。ビッ
ト線１０５１はセンスアンプ１０５４と接続され、ビット線１０５１の電位をデータとし
て読み出す機能を有する。
【０４５１】
図３８（Ｂ）より、メモリセル１０５０は、トランジスタ１０５５と、キャパシタ１０５
６と、を有する。また、トランジスタ１０５５のゲートはワード線１０５２と電気的に接
続される。トランジスタ１０５５のソースはビット線１０５１と電気的に接続される。ト
ランジスタ１０５５のドレインはキャパシタ１０５６の一端と電気的に接続される。キャ
パシタ１０５６の他端は容量線１０５３に電気的に接続される。
【０４５２】
図３９は、メモリの斜視図である。図３９に示すメモリは上部に記憶回路としてメモリセ
ルを複数含む、メモリセルアレイ（メモリセルアレイ３４００ａ乃至メモリセルアレイ３
４００ｎ（ｎは２以上の整数））を複数層有し、下部にメモリセルアレイ３４００ａ乃至
メモリセルアレイ３４００ｎを動作させるために必要な論理回路３００４を有する。
【０４５３】
キャパシタ１０５６に保持された電圧は、トランジスタ１０５５のリークによって時間が
経つと徐々に低減していく。当初Ｖ０からＶ１まで充電された電圧は、時間が経過すると
ｄａｔａ１を読み出す限界点であるＶＡまで低減する。この期間を保持期間Ｔ＿１とする
。すなわち、２値メモリセルの場合、保持期間Ｔ＿１の間にリフレッシュをする必要があ
る。
【０４５４】
例えば、トランジスタ１０５５のオフ電流が十分小さくない場合、キャパシタ１０５６に
保持された電圧の時間変化が大きいため、保持期間Ｔ＿１が短くなる。従って、頻繁にリ
フレッシュをする必要がある。リフレッシュの頻度が高まると、メモリの消費電力が高ま
ってしまう。
【０４５５】
ここでは、トランジスタ１０５５のオフ電流が極めて小さいため、保持期間Ｔ＿１を極め
て長くすることができる。すなわち、リフレッシュの頻度を少なくすることが可能となる
ため、消費電力を低減することができる。例えば、オフ電流が１×１０−２１Ａから１×
１０−２５Ａであるトランジスタ１０５５でメモリセルを構成すると、電力を供給せずに
数日間から数十年間に渡ってデータを保持することが可能となる。
【０４５６】
以上のように、本発明の一態様によって、集積度が高く、消費電力の小さいメモリを得る
ことができる。
【０４５７】
次に、図３７及び図３９に示すメモリとは異なるメモリとして、ＮＯＳＲＡＭ（Ｎｏｎ−
ｖｏｌａｔｉｌｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｒａｎｄｏｍ  Ａｃｃｅ
ｓｓ  Ｍｅｍｏｒｙ）について説明する。ＮＯＳＲＡＭとは、上記オフ電流の低いトラン
ジスタを、メモリセルの選択トランジスタ（スイッチング素子としてのトランジスタ）に
用い、シリコン材料などを用いたトランジスタをメモリセルの出力トランジスタに用いた
メモリを指す。
【０４５８】
図４０（Ａ）はメモリを構成するメモリセル及び配線を含む回路図である。また、図４０
（Ｂ）は図４０（Ａ）に示すメモリセルの電気特性を示す図である。
【０４５９】
図４０（Ａ）より、メモリセルは、トランジスタ１０７１と、トランジスタ１０７２と、
キャパシタ１０７３とを有する。ここで、トランジスタ１０７１のゲートはワード線１０
７６と電気的に接続される。トランジスタ１０７１のソースはソース線１０７４と電気的
に接続される。トランジスタ１０７１のドレインはトランジスタ１０７２のゲート及びキ
ャパシタ１０７３の一端と電気的に接続され、この部分をノード１０７９とする。トラン
ジスタ１０７２のソースはソース線１０７５と電気的に接続される。トランジスタ１０７
２のドレインはドレイン線１０７７と電気的に接続される。キャパシタ１０７３の他端は
容量線１０７８と電気的に接続される。
【０４６０】
なお、図４０に示す半導体装置は、ノード１０７９の電位に応じて、トランジスタ１０７
２の見かけ上のしきい値電圧が変動することを利用したものである。例えば、図４０（Ｂ
）は容量線１０７８の電圧ＶＣＬと、トランジスタ１０７２を流れるドレイン電流Ｉｄ＿
２との関係を説明する図である。
【０４６１】
なお、トランジスタ１０７１を介してノード１０７９の電位を調整することができる。例
えば、ソース線１０７４の電位を高電源電位ＶＤＤとする。このとき、ワード線１０７６
の電位をトランジスタ１０７１のしきい値電圧Ｖｔｈに高電源電位ＶＤＤを加えた電位以
上とすることで、ノード１０７９の電位をＨＩＧＨにすることができる。また、ワード線
１０７６の電位をトランジスタ１０７１のしきい値電圧Ｖｔｈ以下とすることで、ノード
１０７９の電位をＬＯＷにすることができる。
【０４６２】
そのため、トランジスタ１０７２は、ＬＯＷで示したＶＣＬ−Ｉｄ＿２カーブと、ＨＩＧ
Ｈで示したＶＣＬ−Ｉｄ＿２カーブのいずれかの電気特性となる。すなわち、ＬＯＷでは
、ＶＣＬ＝０ＶにてＩｄ＿２が小さいため、データ０となる。また、ＨＩＧＨでは、ＶＣ
Ｌ＝０ＶにてＩｄ＿２が大きいため、データ１となる。このようにして、データを記憶す
ることができる。
【０４６３】
トランジスタ１０７１としてオフ電流の低いトランジスタを用いることにより、データの
保持時間を長くすることができる。トランジスタ１０７２を用いることにより、データを
読み出す際にデータが失われないため、繰り返しデータを読み出すことができる。
【０４６４】
上記制御回路やメモリなどの半導体装置の構造例について説明する。
【０４６５】
まず、半導体装置に適用可能なトランジスタの構造例について説明する。
【０４６６】
トランジスタの構造は、特に限定されず任意の構造とすることができる。トランジスタの
構造として、例えば、ボトムゲート構造のスタガ型やプレーナ型などを用いることができ
る。また、トランジスタはチャネル形成領域が１つ形成されるシングルゲート構造でも、
２つ形成されるダブルゲート構造若しくは３つ形成されるトリプルゲート構造などのマル
チゲート構造であってもよい。また、チャネル形成領域の上下にゲート絶縁膜を介して配
置された２つのゲート電極を有する構造（本明細書においては、これをデュアルゲート構
造という）でもよい。
【０４６７】
図４１に、ボトムゲート型トランジスタの一種であるボトムゲートトップコンタクト構造
のトランジスタ４２１の構成例を示す。図４１（Ａ）は、トランジスタ４２１の平面図で
あり、図４１（Ｂ）は、図４１（Ａ）中の一点鎖線Ａ１−Ａ２における断面図であり、図
４１（Ｃ）は、図４１（Ａ）中の一点鎖線Ｂ１−Ｂ２における断面図である。
【０４６８】
トランジスタ４２１は、絶縁表面を有する基板４００上に設けられたゲート電極４０１と
、ゲート電極４０１上に設けられたゲート絶縁膜４０２と、ゲート絶縁膜４０２を介して
ゲート電極４０１と重畳する酸化物半導体膜４０４と、酸化物半導体膜４０４と接して設
けられたソース電極４０５ａ及びドレイン電極４０５ｂと、を有する。また、ソース電極
４０５ａ及びドレイン電極４０５ｂを覆い、酸化物半導体膜４０４と接するように絶縁膜
４０６が設けられている。なお、基板４００は、ガラス基板や、プラスチック基板や、表
面に絶縁膜を有する半導体基板や、表面に絶縁膜を有する金属基板などを用いることがで
きる。また、基板４００は、他の素子が形成された被素子形成基板であってもよい。ゲー
ト電極４０１には、酸化物半導体膜４０４から水素を引き抜く導電材料を用いることがで
きる。例えば、チタンや、窒化チタンや、コバルトとチタンの合金、マンガンとチタンの
合金、鉄とチタンの合金などを用いることが好ましい。
【０４６９】
なお、酸化物半導体膜４０４のうち、ソース電極４０５ａ及びドレイン電極４０５ｂに接
する領域にｎ型化領域４０３を有していてもよい。ソース電極４０５ａ及びドレイン電極
４０５ｂには、酸素と結合しやすい導電材料を用いることでｎ型化領域４０３が形成され
やすくなる。例えば、タングステン、チタン、アルミニウム、銅、モリブデン、クロム、
またはタンタル単体若しくは合金等を用いることが好ましい。また、ソース電極４０５ａ
及びドレイン電極４０５ｂを形成し、酸化物半導体膜４０４を露出させた後、酸化物半導
体膜４０４の水素濃度、特にチャネル形成領域の水素濃度を低減する処理を行うことが好
ましい。そのような処理としては、酸素を含む雰囲気でスパッタリング法の成膜を行うな
どの、酸素を含む雰囲気でのプラズマ処理である。
【０４７０】
図４２（Ａ）に、トップゲート構造のトランジスタ４２２を示す。
【０４７１】
トランジスタ４２２は、絶縁表面を有する基板４００上に設けられた絶縁膜４０８と、絶
縁膜４０８上に設けられた酸化物半導体膜４０４と、酸化物半導体膜４０４に接して設け
られたソース電極４０５ａ及びドレイン電極４０５ｂと、酸化物半導体膜４０４、ソース
電極４０５ａ及びドレイン電極４０５ｂ上に設けられたゲート絶縁膜４０９と、ゲート絶
縁膜４０９を介して酸化物半導体膜４０４と重畳するゲート電極４１０と、を有する。ゲ
ート電極４１０には、酸化物半導体膜４０４から水素を引き抜く導電材料を用いることが
できる。例えば、チタンや、窒化チタンや、コバルトとチタンの合金、マンガンとチタン
の合金、鉄とチタンの合金などを用いることが好ましい。
【０４７２】
なお、酸化物半導体膜４０４のうち、ソース電極４０５ａ及びドレイン電極４０５ｂに接
する領域にｎ型化領域４０３を有していてもよい。ソース電極４０５ａ及びドレイン電極
４０５ｂには、酸素と結合しやすい導電材料を用いることでｎ型化領域４０３が形成され
やすくなる。例えば、タングステン、チタン、アルミニウム、銅、モリブデン、クロム、
またはタンタル単体若しくは合金等を用いることが好ましい。また、ソース電極４０５ａ
及びドレイン電極４０５ｂを形成し、酸化物半導体膜４０４を露出させた後、酸化物半導
体膜４０４の水素濃度、特にチャネル形成領域の水素濃度を低減する処理を行うことが好
ましい。そのような処理としては、酸素を含む雰囲気でスパッタリング法の成膜を行うな
どの、酸素を含む雰囲気でのプラズマ処理である。
【０４７３】
図４２（Ｂ）に、チャネル形成領域の上下にゲート絶縁膜を介して配置された２つのゲー
ト電極を有する、デュアルゲート構造のトランジスタ４２３を示す。
【０４７４】
トランジスタ４２３は、絶縁表面を有する基板４００上に設けられたゲート電極４０１と
、ゲート電極４０１上に設けられたゲート絶縁膜４０２と、ゲート絶縁膜４０２を介して
ゲート電極４０１と重畳する酸化物半導体膜４０４と、酸化物半導体膜４０４と接して設
けられたソース電極４０５ａ及びドレイン電極４０５ｂと、ソース電極４０５ａ及びドレ
イン電極４０５ｂを覆い、酸化物半導体膜４０４と接するゲート絶縁膜４０９と、ゲート
絶縁膜４０９を介して酸化物半導体膜４０４と重畳するゲート電極４１０と、を有する。
【０４７５】
なお、酸化物半導体膜４０４のうち、ソース電極４０５ａ及びドレイン電極４０５ｂに接
する領域にｎ型化領域４０３を有していてもよい。ソース電極４０５ａ及びドレイン電極
４０５ｂには、酸素と結合しやすい導電材料を用いることでｎ型化領域４０３が形成され
やすくなる。例えば、タングステン、チタン、アルミニウム、銅、モリブデン、クロム、
またはタンタル単体若しくは合金等を用いることが好ましい。なお、本実施の形態は、本
明細書で示す他の実施の形態と適宜組み合わせることができる。
【０４７６】
（実施の形態６）
実施の形態５に示すトランジスタを用いた場合の半導体装置の構造例について説明する。
なお、実施の形態５に示すトランジスタに代えて実施の形態１乃至３に示したトランジス
タを適宜用いることができることは言うまでもない。
【０４７７】
図４３は、半導体装置の断面構造の一例である。図４３に示す半導体装置は、トランジス
タ１１７２と、絶縁膜を介してトランジスタ１１７２上に設けられたトランジスタ１１７
１と、キャパシタ１１７８と、を有する。
【０４７８】
本実施形態では、下部のトランジスタ１１７２には半導体材料を用い、上部のトランジス
タ１１７１には酸化物半導体膜を用いた構造の半導体装置を示す。
【０４７９】
図４３は、下部に半導体材料を用いたトランジスタを有し、上部に実施の形態５に示す酸
化物半導体膜を用いたトランジスタを有する半導体装置の断面構成を示す一例である。こ
こで、半導体材料と酸化物半導体膜とは異なる材料を用いる。例えば、酸化物半導体膜と
は異なる半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム
、炭化シリコン、又はガリウムヒ素等を用いることができ、単結晶半導体を用いることが
好ましい。単結晶半導体を用いたトランジスタは、高速動作が容易である。一方で、酸化
物半導体膜を用いたトランジスタは、オフ電流が数ｙＡ／μｍ、或いは数ｚＡ／μｍ程度
と十分低い特性を利用した回路に用いることができる。これらのことから、図４３に示す
半導体装置を用いて、例えば低消費電力の論理回路を構成することもできる。
【０４８０】
また、図示しないが、上述した半導体基板の替わりに、ＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いてもよい。
【０４８１】
ＳＯＩ基板（ＳＯＩウェハともいう）は、半導体基板と、半導体基板上の埋め込み酸化膜
（ＢＯＸ（Ｂｕｒｉｅｄ  Ｏｘｉｄｅ）層ともいう）と、埋め込み酸化膜上の半導体膜（
以下ＳＯＩ層という）とからなる。該ＳＯＩ基板は、シリコン基板の所定の深さに酸素イ
オンを注入して高温処理によってＢＯＸ層とＳＯＩ層を形成したＳＩＭＯＸ（Ｓｅｐａｒ
ａｔｉｏｎ  ｂｙ  ＩＭｐｌａｎｔｅｄ  ＯＸｇｅｎ：ＳＵＭＣＯ  ＴＥＣＨＸＩＶ株式
会社の登録商標）基板や、陽極化成による多孔質シリコン層を用いたＥＬＴＲＡＮ（Ｅｐ
ｉｔａｘｉａｌ  Ｌａｙｅｒ  ＴＲＡＮｓｆｅｒ：キヤノン株式会社の登録商標）基板、
熱酸化膜を形成した基板（デバイスウェハ）に水素イオンを注入して脆弱層を形成し、他
のシリコン基板（ハンドルウェハ）と貼り合わせ後に熱処理により脆弱層からハンドルウ
ェハを剥離してＳＯＩ層を形成したＵＮＩＢＯＮＤ（ＳＯＩＴＥＣ社の登録商標）基板等
を適宜用いることができる。
【０４８２】
なお、一般的にはＳＯＩ基板はシリコン基板上にＢＯＸ層を介してシリコン薄膜からなる
ＳＯＩ層が設けられたものを指すが、シリコンに限られず、他の単結晶半導体材料を用い
てもよい。また、ＳＯＩ基板にはガラス基板等の絶縁基板上に絶縁層を介して半導体層が
設けられた構成のものが含まれるものとする。
【０４８３】
半導体基板の替わりに、ＳＯＩ基板を用いた場合には、下部のトランジスタのチャネル領
域に上記のＳＯＩ層を用いる。ＳＯＩ基板を用いたトランジスタを用いることで、バルク
シリコン基板を用いた場合と比較して、ＢＯＸ層の存在により寄生容量が小さい、α線等
の入射によるソフトエラーの確率が低い、寄生トランジスタの形成によるラッチアップが
生じない、素子が容易に絶縁分離することができる等の多くの利点を有する。
【０４８４】
また、ＳＯＩ層は単結晶シリコン等の単結晶半導体からなる。従って、下部のトランジス
タにＳＯＩ層を用いることで、半導体装置の動作を高速化することができる。
【０４８５】
図４３において、トランジスタ１１７２は、例えば図３６に示すトランジスタ６３５、図
３７に示すトランジスタＴｒ１ｅ、トランジスタＴｒ２ｅ、図４０（Ａ）に示すトランジ
スタ１０７２に相当する。トランジスタ１１７２は、ｎチャネル型トランジスタ（ＮＭＯ
ＳＦＥＴ）、ｐチャネル型トランジスタ（ＰＭＯＳＦＥＴ）のいずれも用いることができ
る。図４３に示す例においては、トランジスタ１１７２は、ＳＴＩ１０８５（Ｓｈａｌｌ
ｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）によって共通の島として他の素子と絶縁分離
されている。ＳＴＩ１０８５を用いることにより、ＬＯＣＯＳによる素子分離法で発生し
た素子分離部のバーズビークを抑制することができ、素子分離部の縮小等が可能となる。
一方で、構造の微細化小型化が要求されない半導体装置においてはＳＴＩ１０８５の形成
は必ずしも必要ではなく、ＬＯＣＯＳ等の素子分離手段を用いることもできる。なお、ト
ランジスタ１１７２のしきい値を制御するため、ＳＴＩ１０８５間にはウェル１０８１が
形成される。
【０４８６】
図４３におけるトランジスタ１１７２は、基板１０８０中に設けられたチャネル形成領域
と、チャネル形成領域を挟むように設けられた不純物領域１１１２（ソース領域及びドレ
イン領域ともいう）と、チャネル形成領域上に設けられたゲート絶縁膜１１１３、１１１
４と、ゲート絶縁膜１１１３、１１１４上にチャネル形成領域と重畳するように設けられ
たゲート電極１１１６、１１１８とを有する。ゲート電極は加工精度を高めるための第１
の材料からなるゲート電極１１１６と、配線として低抵抗化を目的とした第２の材料から
なるゲート電極１１１８を積層した構造とすることができるが、この構造に限らず、適宜
要求される仕様に応じて材料、積層数、形状等を調整することができる。なお、図におい
て、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上このような状
態を含めてトランジスタとよぶ場合がある。
【０４８７】
また、基板１０８０中に設けられた不純物領域１１１２には、図示しないが、コンタクト
プラグが接続されている。ここでコンタクトプラグは、トランジスタ１１７２等のソース
電極やドレイン電極としても機能する。また、不純物領域１１１２とチャネル形成領域と
の間には、不純物領域１１１２と異なる不純物領域１１１１が設けられている。不純物領
域１１１１は、導入された不純物の濃度によって、ＬＤＤ領域やエクステンション領域と
してチャネル形成領域近傍の電界分布を制御することができる機能を果たす。ゲート電極
１１１６、１１１８の側壁には絶縁膜１１１７を介してサイドウォール絶縁膜１１１５を
有する。絶縁膜１１１７やサイドウォール絶縁膜１１１５を用いることで、ＬＤＤ領域や
エクステンション領域を形成することができる。
【０４８８】
また、トランジスタ１１７２は、層間絶縁膜１０８８により被覆されている。層間絶縁膜
１０８８には保護膜としての機能を持たせることができ、外部からチャネル形成領域への
不純物の侵入を防止することができる。また、層間絶縁膜１０８８をＣＶＤ法による窒化
シリコン等の材料とすることで、チャネル形成領域に単結晶シリコンを用いた場合には加
熱処理によって水素化を行うことができる。また、層間絶縁膜１０８８に引張応力又は圧
縮応力を有する絶縁膜を用いることで、チャネル形成領域を構成する半導体材料に歪みを
与えることができる。ｎチャネル型のトランジスタの場合にはチャネル形成領域となるシ
リコン材料に引張応力を、ｐチャネル型のトランジスタの場合にはチャネル形成領域とな
るシリコン材料に圧縮応力を付加することで、各トランジスタの移動度を向上させること
ができる。
【０４８９】
なお、図４３に示すトランジスタ１１７２を、フィン型構造（トライゲート構造、Ωゲー
ト構造ともいう）のトランジスタとしてもよい。フィン型構造とは、半導体基板の一部を
板状の突起形状に加工し、突起形状の長尺方向を交差するようにゲート電極を設けた構造
である。ゲート電極は、ゲート絶縁膜を介して突起構造の上面及び側面を覆う。トランジ
スタ１１７２をフィン型構造のトランジスタとすることで、チャネル幅を縮小してトラン
ジスタの集積化を図ることができる。また、電流を多く流すことができ、加えて制御効率
を向上させることができるため、トランジスタのオフ時の電流及び閾値電圧を低減するこ
とができる。
【０４９０】
キャパシタ１１７８は、間に誘電体膜として機能する絶縁膜１０８３を介して、基板１０
８０中に設けられた不純物領域１０８２と、電極１０８４及び電極１０８７との積層によ
り構成される。ここで、絶縁膜１０８３は、トランジスタ１１７２のゲート絶縁膜１１１
３、１１１４と同一の材料で形成され、電極１０８４及び電極１０８７は、トランジスタ
１１７２のゲート電極１１１６、１１１８と同一の材料で形成される。また、不純物領域
１０８２は、トランジスタ１１７２が有する不純物領域１１１２と同一のタイミングで形
成することができる。
【０４９１】
図４３におけるトランジスタ１１７１は、例えば図３６に示すトランジスタ６３１、図３
７に示すトランジスタＴｒ３ｅ、トランジスタＴｒ４ｅ、図４０に示すトランジスタ１０
７１に相当する。トランジスタ１１７１は、下地絶縁膜１１０１上に設けられた酸化物半
導体膜１１７３と、酸化物半導体膜１１７３に接する一対の導電層１１７４と、導電層１
１７４の上面及び側面に接して設けられた導電層１１７５と、絶縁膜１１７６を挟んで酸
化物半導体膜１１７３に重畳する導電層１１７７と、を有する。
【０４９２】
トランジスタ１１７１は、必要な回路構成に応じて下層のトランジスタ１１７２等の半導
体材料を用いたトランジスタと電気的に接続する。図４３においては、一例としてトラン
ジスタ１１７１のソース又はドレインがトランジスタ１１７２のゲートと電気的に接続し
ている構成を示している。
【０４９３】
導電層１１７４は、トランジスタ１１７１のソース電極又はドレイン電極としての機能を
有していてもよい。一対の導電層１１７４としては、酸素と結合し易い導電材料を用いる
ことができる。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどを用いることがで
きる。後のプロセス温度が比較的高くすることができることなどから、融点の高いＷを用
いることが特に好ましい。なお、酸素と結合し易い導電材料には、酸素が拡散又は移動し
易い材料も含まれる。
【０４９４】
酸素と結合し易い導電材料と酸化物層を接触させると、酸化物層中の酸素が、酸素と結合
し易い導電材料側に拡散又は移動する現象が起こる。トランジスタの作製工程には、いく
つかの加熱工程があることから、上記現象により、酸化物層のソース電極層及びドレイン
電極層と接触した近傍の領域に酸素欠損が発生し、当該領域はｎ型化する。したがって、
ｎ型化した当該領域はトランジスタのソース又はドレインとして作用させることができる
。
【０４９５】
本実施の形態に示すようにソース電極層及びドレイン電極層を積層とし、チャネル長を定
める一対の導電層１１７５には、酸素と結合しにくい導電材料を用いる。当該導電材料と
しては、例えば、窒化タンタル、窒化チタンなどの導電性窒化物、又はルテニウムなどを
用いることが好ましい。なお、酸素と結合しにくい導電材料には、酸素が拡散又は移動し
にくい材料も含まれる。
【０４９６】
上記酸素と結合しにくい導電材料を一対の導電層１１７５に用いることによって、酸化物
半導体膜１１７３に形成されるチャネル形成領域に酸素欠損が形成されることを抑制する
ことができ、チャネルのｎ型化を抑えることができる。したがって、チャネル長が短いト
ランジスタであっても良好な電気特性を得ることができる。
【０４９７】
なお、上記酸素と結合しにくい導電材料のみでソース電極層及びドレイン電極層を形成す
ると、酸化物半導体膜１１７３とのコンタクト抵抗が高くなりすぎることから、一対の導
電層１１７４を、酸化物半導体膜１１７３上に形成し、導電層１１７４を覆うように導電
層１１７５を形成することが好ましい。
【０４９８】
絶縁膜１１７６は、ゲート絶縁膜としての機能を有していてもよい。絶縁膜１１７６して
は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化
シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジ
ルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルを一種以上
含む絶縁膜を用いることができる。また、絶縁膜１１７６は上記材料の積層であってもよ
い。
【０４９９】
導電層１１７７は、ゲート電極としての機能を有していてもよい。導電層１１７７は、Ａ
ｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｔａ及びＷなどの導
電膜を用いることができる。また、導電層１１７７は、上記材料の積層であってもよい。
【０５００】
絶縁膜１１０２には、酸素の拡散又は移動が少ない材料を用いると良い。また、絶縁膜１
１０２は、膜中に水素の含有量が少ない材料を用いると良い。絶縁膜１１０２中の水素の
含有量としては、好ましくは５×１０１９／ｃｍ３未満、さらに好ましくは５×１０１８
／ｃｍ３未満とする。絶縁膜１１０２中の水素の含有量を上記数値とすることによって、
トランジスタのオフ電流を低くすることができる。例えば、絶縁膜１１０２としては、窒
化シリコン膜、窒化酸化シリコン膜を用いるとよい。
【０５０１】
また、トランジスタ１１７１においてチャネル長は短く、５ｎｍ以上６０ｎｍ未満、好ま
しくは１０ｎｍ以上４０ｎｍ以下とする。トランジスタ１１７１は、酸化物半導体膜をチ
ャネル領域に用いているため、短チャネル効果を有さない、又は極めて少なく、かつスイ
ッチング素子としての良好な電気特性を示すトランジスタである。
【０５０２】
トランジスタ１１７１は、オフ電流が小さいため、当該トランジスタを用いることにより
、長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要
としない、あるいは、リフレッシュ動作の頻度が極めて少ない記憶装置とすることが可能
となるため、消費電力を十分に低減することができる。
【０５０３】
トランジスタ１１７１のソース又はドレインの一方は、トランジスタ１１７１上に設けら
れた絶縁膜１１０２、層間絶縁膜１１０４、層間絶縁膜１１０５を貫通するコンタクトプ
ラグ１１０３ｂを介して、トランジスタ１１７１よりも上方に形成された配線１１０７ａ
と接続する。
【０５０４】
ここで、コンタクトプラグ（接続用導体部、埋め込みプラグ、あるいは単にプラグともい
う）１０８６ａ、１０８６ｂ、１１０３ａ、１１０３ｂ、１１０３ｃ等は、それぞれ柱状
又は壁状の形状を有している。コンタクトプラグは層間絶縁膜に設けられた開口（ビア）
内に導電材料を埋め込むことで形成される。導電材料として、タングステン、ポリシリコ
ン等の埋め込み性の高い導電性材料で形成することができる。また、図示しないが、当該
材料の側面及び底面を、チタン膜、窒化チタン膜又はこれらの積層膜等からなるバリア膜
（拡散防止膜）で覆うことができる。この場合、バリア膜も含めてコンタクトプラグとい
う。
【０５０５】
コンタクトプラグの底部は、例えばコンタクトプラグ１１０３ｂ、１１０３ｃにおいては
導電層１１７４の上面と接続している。しかし、コンタクトプラグ１１０３ｂ、１１０３
ｃと導電層１１７４との接続はこの接続構造に限らない。例えば、コンタクトプラグ１１
０３ｂ、１１０３ｃが導電層１１７４を貫通して、コンタクトプラグ１１０３ｂ、１１０
３ｃの底面が下地絶縁膜１１０１の上面と接していてもよい。この場合、コンタクトプラ
グ１１０３ｂ、１１０３ｃと導電層１１７４とは、コンタクトプラグ１１０３ｂ、１１０
３ｃの側面で接続する。これにより、導電層１１７４とコンタクトプラグ１１０３ｂ、１
１０３ｃとの電気的な接触性が向上する。また、コンタクトプラグ１１０３ｂ、１１０３
ｃはさらに下地絶縁膜１１０１の内部まで設けられていてもよい。
【０５０６】
なお、図４３においては、導電層１１７４と配線１１０７ａ、１１０７ｂとの電気的な接
続に、一つのコンタクトプラグを用いている。しかし、コンタクトプラグと導電層１１７
４又は配線との接触抵抗の低減を図る場合には、複数のコンタクトプラグを並べて用いて
も良く、又は径の大きいコンタクトプラグを用いても良い。
【０５０７】
コンタクトプラグは、マスクを用いて形成するため任意の位置に自由に形成することが可
能である。
【０５０８】
配線１０９４、１０９８、１１０７ａ、１１０７ｂは、それぞれ層間絶縁膜１０９１、１
０９６、１１０８中に埋め込まれている。配線１０９４、１０９８、１１０７ａ、１１０
７ｂは、例えば銅、アルミニウム等の低抵抗な導電性材料を用いることが好ましい。低抵
抗な導電性材料を用いることで、配線１０９４、１０９８、１１０７ａ、１１０７ｂを伝
播する信号のＲＣ遅延を低減することができる。配線１０９４、１０９８、１１０７ａ、
１１０７ｂに銅を用いる場合には、銅のチャネル形成領域への拡散を防止するため、バリ
ア膜１０９３、１０９７、１１０６を形成する。バリア膜として、例えば窒化タンタル、
窒化タンタルとタンタルとの積層、窒化チタン、窒化チタンとチタンとの積層等による膜
を用いることができるが、配線材料の拡散防止機能、及び配線材料や下地膜等との密着性
が確保される程度においてこれらの材料からなる膜に限られない。バリア膜１０９３、１
０９７、１１０６は配線１０９４、１０９８、１１０７ａ、１１０７ｂとは別個の層とし
て形成しても良く、バリア膜となる材料を配線材料中に含有させ、加熱処理によって層間
絶縁膜１０９１、１０９６、１１０８に設けられた開口の内壁に析出させて形成しても良
い。
【０５０９】
層間絶縁膜１０９１、１０９６、１１０８には、酸化シリコン、酸化窒化シリコン、窒化
酸化シリコン、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌ
ａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、炭素を添
加した酸化シリコン（ＳｉＯＣ）、フッ素を添加した酸化シリコン（ＳｉＯＦ）、Ｓｉ（
ＯＣ２Ｈ５）４を原料とした酸化シリコンであるＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ  ｏｒ
ｔｈｏｓｉｌｉｃａｔｅ）、ＨＳＱ（Ｈｙｄｒｏｇｅｎ  Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ
）、ＭＳＱ（Ｍｅｔｈｙｌ  Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、ＯＳＧ（Ｏｒｇａｎｏ  
Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、有機ポリマー系の材料等の絶縁体を用いることができ
る。特に半導体装置の微細化を進める場合には、配線間の寄生容量が顕著になり信号遅延
が増大するため酸化シリコンの比誘電率（ｋ＝４．０以上４．５以下）では高く、ｋが３
．０以下の材料を用いることが好ましい。また該層間絶縁膜に配線を埋め込んだ後にＣＭ
Ｐ処理を行うため、層間絶縁膜には機械的強度が要求される。この機械的強度を確保する
ことができる限りにおいて、これらを多孔質（ポーラス）化させて低誘電率化することが
できる。層間絶縁膜１０９１、１０９６、１１０８は、スパッタリング法、ＣＶＤ法、ス
ピンコート法（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ：ＳＯＧともいう）を含む塗布法等により形
成する。
【０５１０】
層間絶縁膜１０９１、１０９６、１１０８上には、層間絶縁膜１０９２、１１００、１１
０９を設けても良い。層間絶縁膜１０９２、１１００、１１０９は、配線材料を層間絶縁
膜１０９１、１０９６、１１０８中に埋め込んだ後、ＣＭＰ等による平坦化処理を行う際
のエッチングストッパとして機能する。
【０５１１】
配線１０９４、１０９８、１１０７ａ、１１０７ｂ上には、バリア膜１０９５、１０９９
、１１１０が設けられている。銅等の配線材料の拡散を防止することを目的とした膜であ
る。バリア膜１０９５、１０９９、１１１０は、配線１０９４、１０９８、１１０７ａ、
１１０７ｂの上面のみに限らず、層間絶縁膜１０９１、１０９６、１１０８上に形成して
もよい。バリア膜１０９５、１０９９、１１１０は、窒化シリコンやＳｉＣ、ＳｉＢＯＮ
等の絶縁性材料で形成することができる。ただし、バリア膜１０９５、１０９９、１１１
０の膜厚が厚い場合には配線間容量を増加させる要因となるため、バリア性を有し、かつ
低誘電率の材料を選択することが好ましい。
【０５１２】
配線１０９８は上部の配線部分と、下部のビアホール部分から構成される。下部のビアホ
ール部分は下層の配線１０９４と接続する。該構造の配線１０９８はいわゆるデュアルダ
マシン法等により形成することができる。また、上下層の配線間の接続はデュアルダマシ
ン法によらず、コンタクトプラグを用いて接続してもよい。
【０５１３】
トランジスタ１１７２及びキャパシタ１１７８の上方には、配線１０９４が設けられてい
る。容量素子の上部電極にあたる電極１０８４、１０８７は、層間絶縁膜１０８８、１０
８９、１０９０を貫くコンタクトプラグ１０８６ａを介して配線１０９４と電気的に接続
する。また、トランジスタ１１７２のゲート電極は、層間絶縁膜１０８８、１０８９、１
０９０を貫くコンタクトプラグ１０８６ｂを介して配線１０９４と電気的に接続する。他
方、酸化物半導体膜をチャネルに用いたトランジスタ１１７１のソース又はドレインの一
方は、絶縁膜、層間絶縁膜を貫くコンタクトプラグ１１０３ｂを介して一旦上層の配線１
１０７ａと電気的に接続され、該配線１１０７ａは、絶縁膜、層間絶縁膜及び下地絶縁膜
１１０１を貫くコンタクトプラグ１１０３ａを介して配線１０９８と電気的に接続する。
さらに配線１０９８は、下層の配線１０９４と電気的に接続する。これにより、トランジ
スタ１１７１のソース又はドレインの一方は、キャパシタ１１７８の上部電極及びトラン
ジスタ１１７２のゲート電極と電気的に接続する。
【０５１４】
なお、コンタクトプラグを用いた配線どうしの電気的接続は、図４３に示す配線１０９８
と配線１１０７ａとの接続のように複数本のコンタクトプラグを用いた接続でも良く、ま
た、電極１０８４、１０８７と配線１０９４との接続のように壁状のコンタクトプラグを
用いて接続しても良い。
【０５１５】
上記の電気的接続の態様は一例であって、上記した配線とは異なる配線を用いて各素子の
接続を行っても良い。例えば図４３で示す態様においては、トランジスタ１１７１とトラ
ンジスタ１１７２及びキャパシタ１１７８との間には、配線を二層設けているが、一層で
も良いし、三層以上設けてもよい。あるいは、配線を介さずに複数のプラグを上下に接続
して、直接素子どうしを電気的に接続してもよい。また、図４３で示す態様においては、
配線１０９４、配線１０９８はダマシン法で形成しているが（配線１０９８は、いわゆる
デュアルダマシン法による。）、他の手法により形成した配線であってもよい。
【０５１６】
なお、容量が不要の場合には、キャパシタ１１７８を設けない構成とすることもできる。
また、キャパシタ１１７８は、別途、トランジスタ１１７２の上方やトランジスタ１１７
１の上方に設けてもよい。
【０５１７】
また、図示しないが、配線１０９８の不純物拡散防止膜として機能するバリア膜１０９９
と、下地絶縁膜１１０１との間に、酸素、水素、水等のブロッキング効果を有する酸化ア
ルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウ
ム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化膜を設け
ることが好ましい。
【０５１８】
図４３において、トランジスタ１１７１と、トランジスタ１１７２とは、少なくとも一部
が重畳するように設けられており、トランジスタ１１７１のソース領域又はドレイン領域
と酸化物半導体膜の一部が重畳するように設けられているのが好ましい。また、トランジ
スタ１１７１が、キャパシタ１１７８と重畳するように設けられていてもよい。このよう
な平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができ
るため、高集積化を図ることができる。
【０５１９】
なお、図４３では、トランジスタ１１７１とキャパシタ１１７８とが、異なる層に設けら
れた例を示すが、これに限定されない。例えば、トランジスタ１１７１及びキャパシタ１
１７８を同一平面に設けても構わない。このような構造とすることで、データ保持部の上
に同様の構成のデータ保持部を重畳させることができる。よって、半導体装置の集積度を
高めることができる。
【０５２０】
以上のように、半導体装置の下部に設けられた半導体材料を用いたトランジスタ１１７２
は、複数のコンタクトプラグ及び複数の配線を介して、上部に設けられた本発明の一態様
に係る酸化物半導体膜を用いたトランジスタ１１７１と電気的に接続する。半導体装置を
以上のような構成とすることで、高速動作性能を有する半導体材料を用いたトランジスタ
と、オフ電流が極めて小さい本発明の一態様に係る酸化物半導体膜を用いたトランジスタ
とを組み合わせ、低消費電力化が可能な高速動作の論理回路を有する半導体装置を作製す
ることができる。
【０５２１】
また、長期間に渡ってデータを保持することができ、さらにフラッシュメモリと比較して
書き込み時に高い電圧が不要であるため、消費電力が小さく、動作速度が速い記憶回路を
有する半導体装置を作製することができる。
【０５２２】
このような半導体装置は、上記の構成に限らず、発明の趣旨を逸脱しない範囲において、
任意に変更が可能である。例えば、説明においては半導体材料を用いたトランジスタと、
本発明の一態様に係る酸化物半導体膜を用いたトランジスタの間の配線層は２層として説
明したが、これを１層あるいは３層以上とすることもでき、また配線を用いることなく、
コンタクトプラグによって２つのトランジスタを直接接続することもできる。この場合、
例えばシリコン貫通電極（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ：ＴＳＶ）技術を用
いることもできる。また、配線は銅等の材料を層間絶縁膜中に埋め込むことで形成する場
合について説明したが、例えばバリア膜＼配線材料層＼バリア膜の三層構造としてフォト
リソグラフィ工程により配線パターンに加工したものを用いてもよい。
【０５２３】
特に、半導体材料を用いたトランジスタ１１７２と本発明の一態様に係る酸化物半導体膜
を用いたトランジスタ１１７１との間の階層に銅配線を形成する場合には、本発明の一態
様に係る酸化物半導体膜を用いたトランジスタ１１７１の製造工程において付加する熱処
理の影響を十分考慮する必要がある。換言すれば、本発明の一態様に係る酸化物半導体膜
を用いたトランジスタ１１７１の製造工程において付加する熱処理の温度を配線材料の性
質に適合するように留意する必要がある。例えば、トランジスタ１１７１の構成部材に対
して高温で熱処理を行った場合、銅配線では熱応力が発生し、これに起因したストレスマ
イグレーションなどの不都合が生じるためである。
【０５２４】
例えば、図４３に示す構造のメモリを作製し、トランジスタ１１７１として、実施の形態
５で示した酸化物半導体膜を用いたトランジスタを適用すると、当該トランジスタはオフ
電流を極めて小さいため、ノード１０７９に蓄積された電荷がトランジスタ１１７１を介
してリークすることを抑制することができる。そのため、長期間に渡ってデータを保持す
ることができる。また、フラッシュメモリと比較して、書き込み時に高い電圧が不要であ
るため、消費電力を小さく、動作速度を速くすることができる。
【０５２５】
以上のように、本発明の一態様によって、集積度が高く、消費電力の小さいメモリを得る
ことができる。
【０５２６】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
【０５２７】
（実施の形態７）
電気機器の一例として携帯情報端末の例について、図４４を用いて説明する。
【０５２８】
図４４（Ａ）は、携帯情報端末８０４０の正面及び側面を示した斜視図である。携帯情報
端末８０４０は、一例として、移動電話、電子メール、文章閲覧及び作成、音楽再生、イ
ンターネット通信、コンピュータゲーム等の種々のアプリケーションの実行が可能である
。携帯情報端末８０４０は、筐体８０４１の正面に表示部８０４２、カメラ８０４５、マ
イクロフォン８０４６、スピーカ８０４７を有し、筐体８０４１の左側面には操作用のボ
タン８０４３、底面には接続端子８０４８を有する。
【０５２９】
表示部８０４２には、表示モジュール又は表示パネルが用いられる。表示モジュール又は
表示パネルとして、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発
光装置、液晶表示装置、電気泳動方式や電子粉流体方式等により表示を行う電子ペーパ、
ＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓ
ｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓ
ｐｌａｙ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、ＳＥＤ（Ｓｕｒｆ
ａｃｅ  Ｃｏｎｄｕｃｔｉｏｎ  Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ  Ｄｉｓｐｌａｙ）
、ＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）ディスプレイ、カーボンナノチ
ューブディスプレイ、ナノ結晶ディスプレイ、量子ドットディスプレイ等が用いることが
できる。表示部８０４２の画素にスイッチング素子を用いる場合、そのスイッチング素子
として、実施の形態１乃至３、または実施の形態５に示したトランジスタを用いることが
できる。実施の形態１乃至３、または実施の形態５に示したトランジスタは酸化物半導体
膜を用いており、開口率の高い表示部を実現できる。また、酸化物半導体膜を用いたトラ
ンジスタは、オフ電流が小さいため、携帯情報端末の消費電力低減に寄与させることがで
きる。
【０５３０】
図４４（Ａ）に示す携帯情報端末８０４０は、筐体８０４１に表示部８０４２を一つ設け
た例であるが、これに限らず、表示部８０４２を携帯情報端末８０４０の背面に設けても
よいし、折り畳み型の携帯情報端末として、二以上の表示部を設けてもよい。
【０５３１】
また、表示部８０４２には、指やスタイラス等の指示手段により情報の入力が可能なタッ
チパネルが入力手段として設けられている。これにより、表示部８０４２に表示されたア
イコン８０４４を指示手段により簡単に操作することができる。また、タッチパネルの配
置により携帯情報端末８０４０にキーボードを配置する領域が不要となるため、広い領域
に表示部を配置することができる。また、指やスタイラスで情報の入力が可能となること
から、ユーザフレンドリなインターフェースを実現することができる。タッチパネルとし
ては、抵抗膜方式、静電容量方式、赤外線方式、電磁誘導方式、表面弾性波方式等、種々
の方式を採用することができるが、本発明の一態様に係る表示部８０４２は、特に抵抗膜
方式、静電容量方式を用いることが好ましい。また、このようなタッチパネルは、上述の
表示モジュール又は表示パネルと一体として組み合わされた、いわゆるインセル方式のも
のであってもよい。
【０５３２】
また、タッチパネルは、イメージセンサとして機能させることができるものであってもよ
い。この場合、例えば、表示部８０４２に掌や指で触れ、掌紋、指紋等を撮像することで
、本人認証を行うことができる。また、表示部８０４２に近赤外光を発光するバックライ
ト又は近赤外光を発光するセンシング用光源を用いれば、指静脈、掌静脈などを撮像する
こともできる。
【０５３３】
また、表示部８０４２にタッチパネルを設けずにキーボードを設けてもよく、さらにタッ
チパネルとキーボードの双方を設けてもよい。
【０５３４】
操作用のボタン８０４３には、用途に応じて様々な機能を持たせることができる。例えば
、ボタン８０４３をホームボタンとし、ボタン８０４３を押すことで表示部８０４２にホ
ーム画面を表示する構成としてもよい。また、ボタン８０４３を所定の時間押し続けるこ
とで、携帯情報端末８０４０の主電源をオフするようにしてもよい。また、スリープモー
ドの状態に移行している場合、ボタン８０４３を押すことで、スリープモード状態から復
帰させるようにしてもよい。その他、押し続ける期間や、他のボタンと同時に押す等によ
り、種々の機能を起動させるスイッチとして用いることができる。
【０５３５】
また、ボタン８０４３を音量調整ボタンやミュートボタンとし、音出力のためのスピーカ
８０４７の音量の調整等を行う機能を持たせてもよい。スピーカ８０４７からは、オペレ
ーティングシステム（ＯＳ）の起動音等特定の処理時に設定した音、音楽再生アプリケー
ションソフトからの音楽等各種アプリケーションにおいて実行される音ファイルによる音
、電子メールの着信音等様々な音を出力する。なお、図示しないが、音出力をスピーカ８
０４７とともに、あるいはスピーカ８０４７に替えてヘッドフォン、イヤフォン、ヘッド
セット等の装置に音を出力するためのコネクタを設けてもよい。
【０５３６】
このようにボタン８０４３には、種々の機能を与えることができる。図４４（Ａ）では、
左側面にボタン８０４３を２つ設けた携帯情報端末８０４０を図示しているが、勿論、ボ
タン８０４３の数や配置位置等はこれに限定されず、適宜設計することができる。
【０５３７】
マイクロフォン８０４６は、音声入力や録音に用いることができる。また、カメラ８０４
５により取得した画像を表示部８０４２に表示させることができる。
【０５３８】
携帯情報端末８０４０の操作には、上述した表示部８０４２に設けられたタッチパネルや
ボタン８０４３の他、カメラ８０４５や携帯情報端末８０４０に内蔵されたセンサ等を用
いて使用者の動作（ジェスチャー）を認識させて操作を行うこともできる（ジェスチャー
入力という）。あるいは、マイクロフォン８０４６を用いて、使用者の音声を認識させて
操作を行うこともできる（音声入力という）。このように、人間の自然な振る舞いにより
電気機器に入力を行うＮＵＩ（Ｎａｔｕｒａｌ  Ｕｓｅｒ  Ｉｎｔｅｒｆａｃｅ）技術を
実装することで、携帯情報端末８０４０の操作性をさらに向上させることができる。
【０５３９】
接続端子８０４８は、外部機器との通信や電力供給のための信号又は電力の入力端子であ
る。例えば、携帯情報端末８０４０に外部メモリドライブするために、接続端子８０４８
を用いることができる。外部メモリドライブとして、例えば外付けＨＤＤ（ハードディス
クドライブ）やフラッシュメモリドライブ、ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌ
ｅ  Ｄｉｓｋ）やＤＶＤ−Ｒ（ＤＶＤ−Ｒｅｃｏｒｄａｂｌｅ）、ＤＶＤ−ＲＷ（ＤＶＤ
−ＲｅＷｒｉｔａｂｌｅ）、ＣＤ（Ｃｏｍｐａｃｔ  Ｄｉｓｃ）、ＣＤ−Ｒ（Ｃｏｍｐａ
ｃｔ  Ｄｉｓｃ  Ｒｅｃｏｒｄａｂｌｅ）、ＣＤ−ＲＷ（Ｃｏｍｐａｃｔ  Ｄｉｓｃ  Ｒ
ｅＷｒｉｔａｂｌｅ）、ＭＯ（Ｍａｇｎｅｔ  Ｏｐｔｉｃａｌ  Ｄｉｓｃ）、ＦＤＤ（Ｆ
ｌｏｐｐｙ  Ｄｉｓｋ  Ｄｒｉｖｅ）、又は他の不揮発性のソリッドステートドライブ（
Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ：ＳＳＤ）デバイスなどの記録メディアドライブが
挙げられる。また、携帯情報端末８０４０は表示部８０４２上にタッチパネルを有してい
るが、これに替えて筐体８０４１上にキーボードを設けてもよく、またキーボードを外付
けしてもよい。
【０５４０】
図４４（Ａ）では、底面に接続端子８０４８を１つ設けた携帯情報端末８０４０を図示し
ているが、接続端子８０４８の数や配置位置等はこれに限定されず、適宜設計することが
できる。
【０５４１】
図４４（Ｂ）は、携帯情報端末８０４０の背面及び側面を示した斜視図である。携帯情報
端末８０４０は、筐体８０４１の表面に太陽電池８０４９とカメラ８０５０を有し、また
、充放電制御回路８０５１、蓄電装置８０５２、ＤＣＤＣコンバータ８０５３等を有する
。なお、図４４（Ｂ）では充放電制御回路８０５１の一例として蓄電装置８０５２、ＤＣ
ＤＣコンバータ８０５３を有する構成について示している。
【０５４２】
携帯情報端末８０４０の背面に装着された太陽電池８０４９によって、電力を表示部、タ
ッチパネル、又は映像信号処理部等に供給することができる。なお、太陽電池８０４９は
、筐体８０４１の片面又は両面に設けることができる。携帯情報端末８０４０に太陽電池
８０４９を搭載させることで、屋外などの電力の供給手段がない場所においても、携帯情
報端末８０４０の蓄電装置８０５２の充電を行うことができる。
【０５４３】
また、太陽電池８０４９としては、単結晶シリコン、多結晶シリコン、微結晶シリコン、
非晶質シリコン又はこれらの積層からなるシリコン系の太陽電池や、ＩｎＧａＡｓ系、Ｇ
ａＡｓ系、ＣＩＳ系、Ｃｕ２ＺｎＳｎＳ４、ＣｄＴｅ−ＣｄＳ系の太陽電池、有機色素を
用いた色素増感太陽電池、導電性ポリマーやフラーレン等を用いた有機薄膜太陽電池、ｐ
ｉｎ構造におけるｉ層中にシリコン等による量子ドット構造を形成した量子ドット型太陽
電池等を用いることができる。
【０５４４】
ここで、図４４（Ｂ）に示す充放電制御回路８０５１の構成、及び動作についての一例を
、図４４（Ｃ）に示すブロック図を用いて説明する。
【０５４５】
図４４（Ｃ）には、太陽電池８０４９、蓄電装置８０５２、ＤＣＤＣコンバータ８０５３
、コンバータ８０５７、スイッチ８０５４、スイッチ８０５５、スイッチ８０５６、表示
部８０４２について示しており、蓄電装置８０５２、ＤＣＤＣコンバータ８０５３、コン
バータ８０５７、スイッチ８０５４、スイッチ８０５５、スイッチ８０５６が、図４４（
Ｂ）に示す充放電制御回路８０５１に対応する箇所となる。
【０５４６】
外光により太陽電池８０４９で発電した電力は、蓄電装置８０５２を充電するために必要
な電圧とするために、ＤＣＤＣコンバータ８０５３で昇圧又は降圧される。そして、表示
部８０４２の動作に太陽電池８０４９からの電力が用いられる際には、スイッチ８０５４
をオンにし、コンバータ８０５７で表示部８０４２に必要な電圧に昇圧又は降圧する。ま
た、表示部８０４２での表示を行わない際には、スイッチ８０５４をオフにし、スイッチ
８０５５をオンにして蓄電装置８０５２の充電を行う。
【０５４７】
なお、発電手段の一例として太陽電池８０４９を示したが、これに限定されず、圧電素子
（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段を用いて蓄電装置
８０５２の充電を行ってもよい。また、携帯情報端末８０４０の蓄電装置８０５２への充
電方法はこれに限られず、例えば上述した接続端子８０４８と電源とを接続して充電を行
ってもよい。また、無線で電力を送受信して充電する非接触電力伝送モジュールを用いて
もよく、上述した充電方法を複数組み合わせてもよい。
【０５４８】
ここで、蓄電装置８０５２の充電状態（ＳＯＣ：Ｓｔａｔｅ  Ｏｆ  Ｃｈａｒｇｅ）が、
表示部８０４２の左上（破線枠内）に表示される。これにより、使用者は、蓄電装置８０
５２の充電状態を把握することができ、これに応じて携帯情報端末８０４０を節電モード
と選択することもできる。使用者が省電力モードを選択する場合には、例えば上述したボ
タン８０４３やアイコン８０４４を操作し、携帯情報端末８０４０に搭載される表示モジ
ュール又は表示パネルや、ＣＰＵ等の演算装置、メモリ等の構成部品を省電力モードに切
り換えることができる。具体的には、これらの構成部品のそれぞれにおいて、任意の機能
の使用頻度を低減し、停止させる。省電力モードでは、また、充電状態に応じて設定によ
って自動的に省電力モードに切り替わる構成とすることもできる。また、携帯情報端末８
０４０に光センサ等の検出手段を設け、携帯情報端末８０４０の使用時における外光の光
量を検出して表示輝度を最適化することで、蓄電装置８０５２の電力の消費を抑えること
ができる。
【０５４９】
また、太陽電池８０４９等による充電時には、図４４（Ａ）に示すように、表示部８０４
２の左上（破線枠内）にそれを示す画像等の表示を行ってもよい。
【０５５０】
また、本発明の一態様に係る半導体装置を具備していれば、図４４に示した電気機器に限
定されないことは言うまでもない。なお、本実施の形態は、本明細書で示す他の実施の形
態と適宜組み合わせることができる。
【０５５１】
（実施の形態８）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用すること
ができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型
或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ
Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）などの記録媒体に記憶された静止画又は動画を再生す
る画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレ
オ、ステレオ、コードレス電話子機、トランシーバ、携帯電話、自動車電話、携帯型ゲー
ム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカ
メラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯
器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い器、食器
乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保
存用冷凍庫、煙感知器、放射線測定器、透析装置等の医療機器、などが挙げられる。さら
に、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電
力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや、非水系二次
電池からの電力を用いて電動機により推進する移動体なども、電気機器の範疇に含まれる
ものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ
持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタ
イヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動
二輪車、電動車椅子、ゴルフ用カート、小型又は大型船舶、潜水艦、ヘリコプター、航空
機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子
機器の具体例を図４５に示す。
【０５５２】
図４５（Ａ）において、テレビジョン装置８０００は、筐体８００１に表示部８００２が
組み込まれており、表示部８００２により映像を表示し、スピーカ部８００３から音声を
出力することが可能である。
【０５５３】
また、表示部８００２は、実施の形態１乃至３、または実施の形態５に示したトランジス
タを画素のスイッチング素子に用いて表示装置を作製することができ、用いた場合、開口
率の高い表示部を実現できる。また、酸化物半導体膜を用いたトランジスタは、オフ電流
が小さいため、携帯情報端末の消費電力低減に寄与させることができる。
【０５５４】
テレビジョン装置８０００は、受信機やモデムなどを備えていてもよい。テレビジョン装
置８０００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを
介して有線又は無線による通信ネットワークに接続することにより、一方向（送信者から
受信者）又は双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行う
ことも可能である。
【０５５５】
また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵや、メモリを備えてい
てもよい。テレビジョン装置８０００は、実施の形態５に示したメモリを用いることが可
能である。
【０５５６】
図４５（Ａ）において、室内機８２００及び室外機８２０４を有するエアコンディショナ
ーは、実施の形態５のメモリを内蔵したＣＰＵを用いた電気機器の一例である。具体的に
、室内機８２００は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図４
５（Ａ）において、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示して
いるが、ＣＰＵ８２０３は室外機８２０４に設けられていてもよい。或いは、室内機８２
００と室外機８２０４の両方に、ＣＰＵ８２０３が設けられていてもよい。実施の形態４
に示した回路２０３をエアコンディショナーのＣＰＵに用いることによって省電力化が図
れる。
【０５５７】
図４５（Ａ）において、電気冷凍冷蔵庫８３００は、実施の形態５のメモリを内蔵したＣ
ＰＵを備える電気機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０
１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図４５（Ａ
）では、ＣＰＵ８３０４が、筐体８３０１の内部に設けられている。実施の形態５のメモ
リを内蔵したＣＰＵを電気冷凍冷蔵庫８３００のＣＰＵ８３０４に用いることによって省
電力化が図れる。
【０５５８】
図４５（Ｂ）において、電気機器の一例である電気自動車の例を示す。電気自動車９７０
０には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、制御回路９７
０２により出力が調整されて、駆動装置９７０３に供給される。制御回路９７０２は、図
示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。実施
の形態４に示した回路２０３を電気自動車９７００の蓄電装置を充放電するシステムに用
いることによって省電力化が図れる。
【０５５９】
駆動装置９７０３は、直流電動機若しくは交流電動機単体、又は電動機と内燃機関と、を
組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報
（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負
荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路９
７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エ
ネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合
は、図示していないが、直流を交流に変換するインバータも内蔵される。
【０５６０】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【符号の説明】
【０５６１】
１００    トランジスタ
１０１    基板
１０２    絶縁層
１０３    積層体
１０３ａ    酸化物層
１０３ｂ    酸化物層
１０３ｃ    酸化物半導体層
１０４ａ    ソース電極
１０４ｂ    ドレイン電極
１０５    酸化物層
１０６    絶縁層
１０７ａ    ゲート電極
１０７ｂ    ゲート電極
１０８    絶縁層
１０８ａ    絶縁層
１０８ｂ    絶縁層
１０８ｃ    絶縁層
１１１    酸化物半導体膜
１１５    酸化物半導体膜
１２０    トランジスタ
１２４    トラップ準位
１２５    酸化物膜
１２６    トラップ準位
１６４ａ    ソース電極
１６４ｂ    ドレイン電極
１７０    トランジスタ
２０２    基板
２０４ｃ    導電層
２０６    絶縁層
２０８    絶縁層
２０９    ｎ型領域
２１１    多層膜
２１１ａ    酸化物半導体層
２１１ｂ    酸化物層
２１２ｄ    導電層
２１２ｅ    導電層
２１４    絶縁層
２１６    絶縁層
２１８    絶縁層
３０１    蓄電装置
３０２    コンバータ
２０３    回路
３０４    負荷
３０５    電源
３０６    スイッチ
３０７    スイッチ
３０８    スイッチ
３０９    スイッチ
４００    基板
４０１    ゲート電極
４０２    ゲート絶縁膜
４０３    ｎ型化領域
４０４    酸化物半導体膜
４０５ａ    ソース電極
４０５ｂ    ドレイン電極
４０６    絶縁膜
４０８    絶縁膜
４０９    ゲート絶縁膜
４１０    ゲート電極
４２１    トランジスタ
４２２    トランジスタ
４２３    トランジスタ
６３１    トランジスタ
６３２    容量素子
６３３    トランジスタ
６３４    トランジスタ
６３５    トランジスタ
６３６    インバータ
６３７    容量素子
６５１    記憶回路
６５２    記憶回路
６５３    セレクタ
６５４    セレクタ
７０１    ユニット
７０２    ユニット
７０３    ユニット
７０４    ユニット
７１０    プロセッサ
７１１    バスブリッジ
７１２    メモリ
７１３    メモリインターフェース
７１５    クロック生成回路
７２０    コントローラ
７２１    コントローラ
７２２    Ｉ／Ｏインターフェース
７３０    パワーゲートユニット
７３１    スイッチ
７３２    スイッチ
７４０    クロック生成回路
７４１    水晶発振回路
７４２    発振子
７４３    水晶振動子
７４５    タイマー回路
７４６    Ｉ／Ｏインターフェース
７５０    Ｉ／Ｏポート
７５１    コンパレータ
７５２    Ｉ／Ｏインターフェース
７６１    バスライン
７６２    バスライン
７６３    バスライン
７６４    データバスライン
７７０    接続端子
７７１    接続端子
７７２    接続端子
７７３    接続端子
７７４    接続端子
７７５    接続端子
７７６    接続端子
７８０    レジスタ
７８３    レジスタ
７８４    レジスタ
７８５    レジスタ
７８６    レジスタ
７８７    レジスタ
１０５０    メモリセル
１０５１    ビット線
１０５２    ワード線
１０５３    容量線
１０５４    センスアンプ
１０５５    トランジスタ
１０５６    キャパシタ
１０７１    トランジスタ
１０７２    トランジスタ
１０７３    キャパシタ
１０７４    ソース線
１０７５    ソース線
１０７６    ワード線
１０７７    ドレイン線
１０７８    容量線
１０７９    ノード
１０８０    基板
１０８１    ウェル
１０８２    不純物領域
１０８３    絶縁膜
１０８４    電極
１０８５    ＳＴＩ
１０８６ａ    コンタクトプラグ
１０８６ｂ    コンタクトプラグ
１０８７    電極
１０８８    層間絶縁膜
１０８９    層間絶縁膜
１０９０    層間絶縁膜
１０９１    層間絶縁膜
１０９２    層間絶縁膜
１０９３    バリア膜
１０９４    配線
１０９５    バリア膜
１０９６    層間絶縁膜
１０９７    バリア膜
１０９８    配線
１０９９    バリア膜
１１００    層間絶縁膜
１１０１    下地絶縁膜
１１０２    絶縁膜
１１０３ａ    コンタクトプラグ
１１０３ｂ    コンタクトプラグ
１１０３ｃ    コンタクトプラグ
１１０４    層間絶縁膜
１１０５    層間絶縁膜
１１０６    バリア膜
１１０７ａ    配線
１１０７ｂ    配線
１１０８    層間絶縁膜
１１０９    層間絶縁膜
１１１０    バリア膜
１１１１    不純物領域
１１１２    不純物領域
１１１３    ゲート絶縁膜
１１１４    ゲート絶縁膜
１１１５    サイドウォール絶縁膜
１１１６    ゲート電極
１１１７    絶縁膜
１１１８    ゲート電極
１１７１    トランジスタ
１１７２    トランジスタ
１１７３    酸化物半導体膜
１１７４    導電層
１１７５    導電層
１１７６    絶縁膜
１１７７    導電層
１１７８    キャパシタ
３００４    論理回路
３４００ａ    メモリセルアレイ
３４００ｎ    メモリセルアレイ
８０００    テレビジョン装置
８００１    筐体
８００２    表示部
８００３    スピーカ部
８０４０    携帯情報端末
８０４１    筐体
８０４２    表示部
８０４３    ボタン
８０４４    アイコン
８０４５    カメラ
８０４６    マイクロフォン
８０４７    スピーカ
８０４８    接続端子
８０４９    太陽電池
８０５０    カメラ
８０５１    充放電制御回路
８０５２    蓄電装置
８０５３    ＤＣＤＣコンバータ
８０５４    スイッチ
８０５５    スイッチ
８０５６    スイッチ
８０５７    コンバータ
８２００    室内機
８２０１    筐体
８２０２    送風口
８２０３    ＣＰＵ
８２０４    室外機
８３００    電気冷凍冷蔵庫
８３０１    筐体
８３０２    冷蔵室用扉
８３０３    冷凍室用扉
８３０４    ＣＰＵ
９７００    電気自動車
９７０１    二次電池
９７０２    制御回路
９７０３    駆動装置
９７０４    処理装置
【図１】
2020021949.tif 000004
【図２】
2020021949.tif 000005
【図３】
2020021949.tif 000006
【図４】
2020021949.tif 000007
【図５】
2020021949.tif 000008
【図６】
2020021949.tif 000009
【図７】
2020021949.tif 000010
【図８】
2020021949.tif 000011
【図９】
2020021949.tif 000012
【図１０】
2020021949.tif 000013
【図１１】
2020021949.tif 000014
【図１２】
2020021949.tif 000015
【図１３】
2020021949.tif 000016
【図１４】
2020021949.tif 000017
【図１５】
2020021949.tif 000018
【図１６】
2020021949.tif 000019
【図１７】
2020021949.tif 000020
【図１８】
2020021949.tif 000021
【図１９】
2020021949.tif 000022
【図２０】
2020021949.tif 000023
【図２１】
2020021949.tif 000024
【図２２】
2020021949.tif 000025
【図２３】
2020021949.tif 000026
【図２４】
2020021949.tif 000027
【図２５】
2020021949.tif 000028
【図２６】
2020021949.tif 000029
【図２７】
2020021949.tif 000030
【図２８】
2020021949.tif 000031
【図２９】
2020021949.tif 000032
【図３０】
2020021949.tif 000033
【図３１】
2020021949.tif 000034
【図３２】
2020021949.tif 000035
【図３３】
2020021949.tif 000036
【図３４】
2020021949.tif 000037
【図３５】
2020021949.tif 000038
【図３６】
2020021949.tif 000039
【図３７】
2020021949.tif 000040
【図３８】
2020021949.tif 000041
【図３９】
2020021949.tif 000042
【図４０】
2020021949.tif 000043
【図４１】
2020021949.tif 000044
【図４２】
2020021949.tif 000045
【図４３】
2020021949.tif 000046
【図４４】
2020021949.tif 000047
【図４５】
2020021949.tif 000048