(57)【要約】【課題】  メモリ装置の内部プロセッシング動作方法を提供する。【解決手段】  ホスト装置とメモリ装置とを含むシステムにおける、該メモリ装置の内部プロセッシング動作方法が開示され、該メモリ装置は、メモリセルアレイ、及び内部プロセッシング動作を遂行するプロセッサ・イン・メモリ（ＰＩＭ）を含み、該メモリ装置は、内部プロセッシングモードで、ＰＩＭによって、メモリセルアレイに保存された内部プロセッシング情報を基に、内部プロセッシング動作を遂行する。該メモリ装置は、内部プロセッシング情報が、内部プロセッシング動作のタイプを示す内部プロセッシング動作コマンドである場合、内部プロセッシング読み取りコマンド及び内部プロセッシング書き込みコマンドで構成される内部プロセッシング動作コマンドをホスト装置に出力する。該ホスト装置は、データトランザクションコマンドと、内部プロセッシング動作コマンドとを仲裁し、優先されるコマンドをメモリ装置に発行する。【選択図】      図１
2020021463.tif 000002
【特許請求の範囲】
【請求項１】
内部プロセッシング情報を保存するメモリセルアレイと、
内部プロセッシングモードで、前記内部プロセッシング情報を基に、内部プロセッシング動作を遂行するプロセッサ・イン・メモリ（ＰＩＭ）と、を含み、
前記ＰＩＭは、前記内部プロセッシング情報が前記内部プロセッシング動作のタイプを示す内部プロセッシング動作コマンドと判断されることに応答し、前記内部プロセッシング動作コマンドを外部装置に出力する、メモリ装置。
【請求項２】
前記内部プロセッシング動作コマンドは、前記内部プロセッシング動作と関連する内部プロセッシング読み取りコマンド及び内部プロセッシング書き込みコマンドで構成されることを特徴とする請求項１に記載のメモリ装置。
【請求項３】
前記メモリ装置は、
前記外部装置から発行されるコマンドを受信するコマンド／アドレスバッファをさらに具備し、
前記ＰＩＭは、前記受信されたコマンドが前記内部プロセッシング動作コマンドであるか否かを判断するコマンド検出部をさらに含むことを特徴とする請求項１に記載のメモリ装置。
【請求項４】
前記ＰＩＭは、前記受信されたコマンドが前記内部プロセッシング動作コマンドであると判断されることに応答し、前記内部プロセッシング動作コマンドに従って、前記メモリセルアレイと前記ＰＩＭとの間で、データ交換動作を遂行することを特徴とする請求項３に記載のメモリ装置。
【請求項５】
前記内部プロセッシング動作コマンドは、前記内部プロセッシング情報に基づいて前記ＰＩＭによって遂行された前記内部プロセッシング動作中に発生し、前記内部プロセッシング動作と関連する内部プロセッシング読み取りコマンド及び内部プロセッシング書き込みコマンドで構成され、
前記ＰＩＭは、前記内部プロセッシング読み取りコマンドと前記内部プロセッシング書き込みコマンドとの少なくとも一つを、前記外部装置に出力するコマンドキューをさらに含むことを特徴とする請求項１に記載のメモリ装置。
【請求項６】
前記ＰＩＭは、前記外部装置から、前記内部プロセッシングモードへの進入を指示する内部プロセッシングモード信号を受信することを特徴とする請求項１に記載のメモリ装置。
【請求項７】
前記ＰＩＭは、前記外部装置と前記メモリ装置との間で既定のプロトコルを遂行する第１チャネルの信号ラインを介して、前記内部プロセッシングモード信号を受信することを特徴とする請求項６に記載のメモリ装置。
【請求項８】
前記ＰＩＭは、前記外部装置と前記メモリ装置との間の第２チャネルの専用信号ラインを介して、前記内部プロセッシングモード信号を受信することを特徴とする請求項６に記載のメモリ装置。
【請求項９】
前記ＰＩＭは、前記外部装置と前記メモリ装置との間の第２チャネルの専用信号ラインを介して、前記内部プロセッシング動作コマンドを前記外部装置に出力することを特徴とする請求項１に記載のメモリ装置。
【請求項１０】
前記ＰＩＭは、前記内部プロセッシング情報を基に遂行された前記内部プロセッシング動作の完了を示す完了信号を生成し、前記完了信号を前記外部装置に送信し、前記内部プロセッシングモードを終了することを特徴とする請求項１に記載のメモリ装置。
【請求項１１】
前記内部プロセッシング動作は、基準データ、ソースデータ、対象データ及び目標データの少なくとも一つで構成される内部プロセッシングデータを読み取る動作と、前記内部プロセッシング動作の処理結果を前記メモリセルアレイに書き込む動作と、から構成されることを特徴とする請求項１０に記載のメモリ装置。
【請求項１２】
前記内部プロセッシング動作は、前記外部装置から受信された前記内部プロセッシング動作コマンドに従った、前記メモリセルアレイに対する、データ検索、データ移動、データ追加及びデータスワップの少なくとも一つで構成されることを特徴とする請求項１０に記載のメモリ装置。
【請求項１３】
前記メモリ装置は、
ノーマルモードで、前記外部装置と前記メモリ装置との間で既定のプロトコルを遂行する第１チャネルの信号ラインを介して、前記外部装置からデータトランザクションコマンドを受信し、前記受信されたデータトランザクションコマンドに従って、前記外部装置と前記メモリセルアレイとの間で、データ交換動作を遂行することを特徴とする請求項１に記載のメモリ装置。
【請求項１４】
メモリセルアレイ、及び内部プロセッシング動作を遂行するプロセッサ・イン・メモリ（ＰＩＭ）を含むメモリ装置の動作方法において、
外部装置の制御により、内部プロセッシングモードに入る段階と、
前記内部プロセッシングモードで、前記ＰＩＭによって、前記メモリセルアレイに保存された内部プロセッシング情報を基に、前記内部プロセッシング動作を遂行する段階と、
前記内部プロセッシング情報が、前記内部プロセッシング動作のタイプを示す内部プロセッシング動作コマンドであると判断することに応答し、前記内部プロセッシング動作コマンドを前記外部装置に出力する段階と、を含むメモリ装置の動作方法。
【請求項１５】
前記内部プロセッシング動作コマンドは、前記内部プロセッシング動作と関連する内部プロセッシング読み取りコマンド及び内部プロセッシング書き込みコマンドで構成されることを特徴とする請求項１４に記載のメモリ装置の動作方法。
【請求項１６】
前記メモリ装置の動作方法は、
前記外部装置からコマンドを受信する段階と、
前記受信されたコマンドが、前記内部プロセッシング動作コマンドであるか否かを検出する段階と、
前記受信されたコマンドが前記内部プロセッシング動作コマンドであると検出することに応答し、前記内部プロセッシング動作コマンドに従って、前記メモリセルアレイと前記ＰＩＭとの間で、前記内部プロセッシング動作によるデータ交換動作を遂行する段階と、をさらに含むことを特徴とする請求項１４に記載のメモリ装置の動作方法。
【請求項１７】
前記外部装置の制御により、内部プロセッシングモードに入る段階は、
前記外部装置から、前記内部プロセッシングモードへの進入を指示する内部プロセッシングモード信号を受信する段階を含むことを特徴とする請求項１４に記載のメモリ装置の動作方法。
【請求項１８】
前記内部プロセッシングモード信号は、前記外部装置と前記メモリ装置との間で既定のプロトコルを遂行する第１チャネルの信号ラインを介して受信されることを特徴とする請求項１７に記載のメモリ装置の動作方法。
【請求項１９】
前記内部プロセッシングモード信号は、前記外部装置と前記メモリ装置との間の第２チャネルの専用信号ラインを介して受信されることを特徴とする請求項１７に記載のメモリ装置の動作方法。
【請求項２０】
前記メモリ装置の動作方法は、
前記内部プロセッシング情報を基に遂行された前記内部プロセッシング動作の完了を示す完了信号を生成する段階と、
前記完了信号を、前記外部装置と前記メモリ装置との間の第２チャネルの専用信号ラインを介して、前記外部装置に送信する段階と、をさらに含むことを特徴とする請求項１４に記載のメモリ装置の動作方法。
【請求項２１】
コンピュータ動作を遂行するホスト装置と、
前記ホスト装置の制御により、前記コンピュータ動作によるメモリリクエスト動作と、メモリセルアレイに保存された内部プロセッシング情報とを基に、内部プロセッシング動作を遂行するメモリ装置と、を含み、
前記内部プロセッシング情報は、前記メモリ装置が前記ホスト装置に送信する内部プロセッシング動作コマンドを含み、前記内部プロセッシング動作コマンドにより、前記ホスト装置は、前記メモリ装置が前記内部プロセッシング動作を遂行するように前記メモリ装置を制御するシステム。
【請求項２２】
前記内部プロセッシング動作コマンドは、前記内部プロセッシング動作と関連する内部プロセッシング読み取りコマンド及び内部プロセッシング書き込みコマンドで構成されることを特徴とする請求項２１に記載のシステム。
【請求項２３】
前記ホスト装置は、
前記メモリリクエスト動作のためのデータトランザクションコマンドを、前記メモリ装置に発行し、
前記データトランザクションコマンドと、前記内部プロセッシング動作コマンドとの間で決まった優先されるコマンドを前記メモリ装置に発行することを特徴とする請求項２１に記載のシステム。
【請求項２４】
前記ホスト装置は、
前記優先されるコマンドを前記メモリ装置に発行するとき、前記優先されるコマンドと関連する仮想メモリアドレス変換を含む仮想メモリ管理機能を遂行することを特徴とする請求項２３に記載のシステム。
【請求項２５】
前記メモリ装置は、
前記内部プロセッシング情報を基に遂行された前記内部プロセッシング動作の完了を示す完了信号を生成し、前記完了信号を、前記ホスト装置に送信することを特徴とする請求項２１に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、さらに詳細には、内部プロセッシング動作を遂行するメモリ装置、その動作方法、及びそれを含むメモリシステムに関する。
【背景技術】
【０００２】
高性能及び低電力が要求されるコンピュータグラフィックス、サーバ、スーパーコンピュータ、ネットワークのような多様なシステムが開発されている。該システムは、システム内ホストによって使用されるデータやインストラクションを保存するために、かつ／またはコンピュータ動作（computational  operation）を遂行するためにメモリ装置を含む。
【０００３】
ＤＲＡＭ（dynamic  random  access  memory）は、迅速な応答速度特性、及び迅速な動作速度特性を有するメモリ装置である。該システムは、システムの動作メモリまたはメインメモリとしてＤＲＡＭを汎用する。一般的なＤＲＡＭは、ホスト制御によってデータを書き込んだり、書き込まれたデータを読み取ったりする。コンピュータ動作を遂行するとき、該ホストは、ＤＲＡＭからインストラクション及び／またはデータを検索し（retrieve）、データを使用して、インストラクションを実行し、かつ／またはコンピュータ動作を遂行する。コンピュータ動作の結果が存在する場合、該ホストは、コンピュータ動作の結果をＤＲＡＭにライトバック（write  back）する。
【０００４】
該ホストで遂行されるコンピュータ動作は、相当迅速であるのに反し、ＤＲＡＭから、インストラクション及び／またはデータを検索し、ＤＲＡＭにライトバックする動作は、相対的に遅いために、システム性能が鈍化してしまう。また、データ集約的な（intensive）システムの場合、ＤＲＡＭのメモリ帯域幅制限により、システム性能が低下してしまう。
【０００５】
該システム性能改善のために、ホストの演算動作（computation  operation）のうち一部を内部プロセッシングで遂行するように、内部プロセッサが含まれたメモリ装置が開発されている。該メモリ装置の内部プロセッシングを介して、ホストのコンピュータ動作負担が低減される。
【０００６】
ところで、メモリ装置は、内部プロセッシングと、ホストによるプロセッシングとの衝突を防止するために、優先順位を決定しなければならない仲裁部（arbiter）機能を遂行する必要がある。また、該メモリ装置は、内部プロセッシングにより、メモリ装置内部において、読み取ったり書き込んだりする処理が遂行されるが、そのとき、ホストのキャッシュが有しているデータがメモリ装置で変更される場合、キャッシュの値が最新のものではなく、キャッシュデータの一貫性（coherence）に問題が起こる。それにより、メモリ装置は、ホストとメモリ装置とにわたって、仮想メモリアドレス変換のような仮想メモリ管理機能を遂行する必要がある。
【０００７】
内部プロセッシングを遂行するメモリ装置において、仲裁部機能と仮想メモリ管理機能とを遂行しなければならないことは、メモリ装置のハードウェア構成（configurations）及び／または具現（implementations）を複雑であって困難にするという問題点がある。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明が解決しようとする課題は、仲裁部機能と仮想メモリ管理機能とをホストに任せ（entrust）、内部プロセッシング動作を遂行するメモリ装置、その動作方法、及びそれを含むシステムを提供するところにある。
【課題を解決するための手段】
【０００９】
本発明の実施形態によるメモリ装置は、内部プロセッシング情報を保存するメモリセルアレイ、そして内部プロセッシングモードで、内部プロセッシング情報を基に、内部プロセッシング動作を遂行するプロセッサ・イン・メモリ（ＰＩＭ）を含む。該ＰＩＭは、内部プロセッシング情報が、内部プロセッシング動作のタイプを示す内部プロセッシング動作コマンドである場合、該内部プロセッシング動作コマンドを外部装置に出力する。
【００１０】
本発明の実施形態によるメモリセルアレイ、及び内部プロセッシング動作を遂行するプロセッサ・イン・メモリ（ＰＩＭ）を含むメモリ装置の動作方法は、外部装置の制御により、内部プロセッシングモードに入る段階、内部プロセッシングモードで、該ＰＩＭにより、メモリセルアレイに保存された内部プロセッシング情報を基に、内部プロセッシング動作を遂行する段階、そして内部プロセッシング情報が、内部プロセッシング動作のタイプを示す内部プロセッシング動作コマンドである場合、内部プロセッシング動作コマンドを外部装置に出力する段階を含む。
【００１１】
本発明の実施形態によるホスト装置は、コンピュータ動作を遂行し、該コンピュータ動作によるメモリリクエストコマンドを発行するホストプロセッサ、そして該メモリリクエストコマンドを受信し、該メモリリクエストコマンドに従って、メモリ装置にアクセスするデータトランザクションコマンドを発行し、メモリ装置の内部プロセッシングモードを制御するメモリコントローラを含む。該メモリコントローラは、メモリ装置から、内部プロセッシングモードの内部プロセッシング動作中に生じる内部プロセッシング動作コマンドを受信し、データトランザクションコマンドと、内部プロセッシング動作コマンドとを仲裁し、優先されるコマンドをメモリ装置に発行する。
【００１２】
本発明の実施形態によるホストプロセッサとメモリコントローラとを含むホスト装置の動作方法は、ホストプロセッサにより、コンピュータ動作によるメモリリクエストコマンドを発行する段階、該メモリコントローラにより、メモリリクエストコマンドに従って、メモリ装置にアクセスするためのデータトランザクションコマンドを発行する段階、メモリコントローラにより、メモリ装置に、内部プロセッシングモードへの進入を指示する段階、メモリコントローラにより、メモリ装置から、内部プロセッシングモードの内部プロセッシング動作中に生じる内部プロセッシング動作コマンドを受信する段階、そしてメモリコントローラにより、データトランザクションコマンドと、内部プロセッシング動作コマンドとを仲裁し、優先されるコマンドをメモリ装置に発行する段階を含む。
【００１３】
本発明の実施形態によるシステムは、コンピュータ動作を遂行するホスト装置、そしてホスト装置の制御により、コンピュータ動作によるメモリリクエスト動作と、メモリセルアレイに保存された内部プロセッシング情報とを基に、内部プロセッシング動作を遂行するメモリ装置を含む。該メモリ装置は、内部プロセッシング情報が、内部プロセッシング動作のタイプを示す内部プロセッシング動作コマンドである場合、内部プロセッシング動作コマンドをホスト装置に送信する。
【発明の効果】
【００１４】
本発明によるメモリ装置、その動作方法、及びそれを含むシステムによれば、仲裁部機能と仮想メモリ管理機能とをホスト装置に任せることにより、該メモリ装置は、複雑なハードウェアの構成及び／または具現なしに、単純であって容易に内部プロセッシング動作を遂行することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態による内部プロセッシング動作を遂行するメモリ装置を含むシステムを示すブロック図である。
【図２】図１のシステムの動作について説明する図面である。
【図３】本発明の実施形態によるメモリ装置について説明するブロックダイヤグラムである。
【図４】本発明の実施形態によるメモリ装置の動作方法について説明するフローチャートである。
【図５】本発明の実施形態によるホスト装置の動作方法について説明するフローチャートである。
【図６】本発明の他の実施形態による内部プロセッシング動作を遂行するメモリ装置を含むシステムを示すブロック図である。
【図７】本発明の実施形態による内部プロセッシング動作を遂行するメモリ装置が含まれたシステムを適用することができるサーバシステムを示すブロック図である。
【図８】本発明の実施形態による内部プロセッシング動作を遂行するメモリ装置が含まれたシステムを適用することができるデータセンターを示すブロック図である。
【発明を実施するための形態】
【００１６】
図１は、本発明の実施形態による内部プロセッシング動作を遂行するメモリ装置を含むシステムを示すブロック図である。図１を参照すれば、システム１００は、ホスト装置１１０及びメモリ装置１２０を含み得る。ホスト装置１１０は、チャネルＣＨ１，ＣＨ２を介して、メモリ装置１２０と相互連結される（communicatively  connected）。メモリ装置１２０は、データトランザクション動作を遂行するノーマルモードと、内部プロセッシング動作を遂行する内部プロセッシングモードとのうちいずれか１つの動作モードで動作することができる。メモリ装置１２０のデータトランザクション動作は、メモリセルアレイ１２２へ／からの書き込み動作及び／または読み取り動作を含み得る。メモリ装置１２０は、内部プロセッシング動作を遂行するプロセッサ・イン・メモリ（ＰＩＭ：processor  in  memory）１２４を含むＰＩＭタイプのメモリ装置とし得る。
【００１７】
ホスト装置１１０は、例示的には、コンピュータ、ノート型パソコン、サーバ、ワークステーション、携帯用通信端末機、ＰＤＡ（personal  digital  assistant）、ＰＭＰ（portable  multimedia  player）、スマートフォン、ウェアラブル（wearable）装置のようなコンピュータシステムとし得る。または、ホスト装置１１０は、グラフィックスカードのようなコンピュータシステムに含まれたコンポーネントのうち一部であってもよい。
【００１８】
ホスト装置１１０は、ホストプロセッサ１１２、メモリコントローラ１１４及びＰＩＭエージェント部１１６を含み得る。ホストプロセッサ１１２、メモリコントローラ１１４及びＰＩＭエージェント部１１６は、少なくとも１本以上の信号ラインを含むバス１１８を介して相互連結され得る。
【００１９】
ホストプロセッサ１１２は、システム１００内において、一般的なコンピュータ動作を遂行する機能ブロック（functional  block）であり、中央処理ユニット（ＣＰＵ：central  processing  unit）、グラフィック処理ユニット（ＧＰＵ：graphics  processing  unit）、またはアプリケーションプロセッサ（ＡＰ：application  processor）にも該当する。ホストプロセッサ１１２は、コンピュータ動作のメモリリクエストと関連するメモリリクエストコマンドＭＥＭＲＥＱ  ＣＭＤを発行することができる。ホストプロセッサ１１２は、メモリ管理ユニット（ＭＭＵ：memory  management  unit）を含み得る。該ＭＭＵは、メモリリクエストコマンドＭＥＭＲＥＱ  ＣＭＤをメモリ装置１２０に発行するとき、仮想メモリアドレス変換のような仮想メモリ管理機能を遂行することができる。
【００２０】
メモリコントローラ１１４は、ホストプロセッサ１１２のメモリリクエストコマンドＭＥＭＲＥＱ  ＣＭＤにより、メモリ装置１２０にアクセスすることができる。メモリコントローラ１１４は、メモリリクエストコマンドＭＥＭＲＥＱ  ＣＭＤについて優先順位を決定し、メモリ装置１２０に発行することができる。すなわち、メモリコントローラ１１４は、仲裁部機能を遂行することができる。
【００２１】
メモリコントローラ１１４は、メモリ装置１２０にデータを書き込むように、またはメモリ装置１２０に書き込まれたデータを読み取るように、メモリ装置１２０を制御することができる。メモリコントローラ１１４は、メモリ装置１２０に、コマンドＣＭＤとアドレスＡＤＤＲとを提供することにより、メモリ装置１２０に対する書き込み動作または読み取り動作を制御することができる。また、書き込み動作のためのデータＤＱと、読み取られたデータＤＱとが、メモリコントローラ１１４とメモリ装置１２０との間で送受信される。そのようなデータトランザクション動作は、ホスト装置１１０とメモリ装置１２０との間の既定のプロトコル（例：ＤＤＲプロトコル）を遂行する第１チャネルＣＨ１を介して遂行され得る。第１チャネルＣＨ１は、コマンドＣＭＤ、アドレスＡＤＤＲ及びデータＤＱを伝送するバスまたは信号ラインによって構成され得る。
【００２２】
ＰＩＭエージェント部１１６は、メモリ装置１２０を、内部プロセッシングモードで動作するように制御することができる。ＰＩＭエージェント部１１６は、内部プロセッシングモード信号ＩＰＭを生成し、メモリ装置１２０に送信することができる。メモリ装置１２０は、内部プロセッシングモード信号ＩＰＭに応答し、内部プロセッシング動作を遂行することができる。内部プロセッシングモード信号ＩＰＭは、１つの特定の専用信号であるとし得る。その場合、内部プロセッシングモード信号ＩＰＭは、ホスト装置１１０とメモリ装置１２０との間で、第２チャネルＣＨ２のバス及び／または信号ラインを介して、メモリ装置１２０に伝送され得る。
【００２３】
一実施形態により、ＰＩＭエージェント部１１６は、内部プロセッシングモード信号ＩＰＭを活性化させ、メモリ装置１２０に送信することができる。内部プロセッシングモード信号ＩＰＭは、コマンド組み合わせ、モードレジスタセット（ＭＲＳ）、アドレス組み合わせのように、さまざまな信号の組み合わせでもって、メモリ装置１２０に送信され得る。その場合、内部プロセッシングモード信号ＩＰＭは、ホスト装置１１０とメモリ装置１２０との間で、第１チャネルＣＨ１のバス及び／または信号ラインを介して、メモリ装置１２０に伝送されてもよい。
【００２４】
内部プロセッシングモード信号ＩＰＭにより、メモリ装置１２０が、内部プロセッシングモードで動作することができる。内部プロセッシングモードで、内部プロセッシング動作は、メモリセルアレイ１２２にアクセスし、メモリセルアレイ１２２に保存されたデータに対する処理動作を遂行することを含む場合がある。
【００２５】
例えば、内部プロセッシング動作は、データ反転（invert）、データシフト（shift）、データスワップ（swap）、データ比較（compare）、論理演算（logical  operationsと、ＡＮＤ、ＸＯＲなど）、数値演算（mathematical  operations；加算、減算など）のように、メモリセルアレイ１２２に保存されたデータに対する処理動作であることがある。メモリ装置１２０は、そのような内部プロセッシング動作のタイプを示す内部プロセッシング動作コマンドＩＰＣＭＤを、ホスト装置１１０に送信することができる。そのとき、内部プロセッシング動作コマンドＩＰＣＭＤは、ホスト装置１１０とメモリ装置１２０との間で、第２チャネルＣＨ２のバス及び／または信号ラインを介して、ＰＩＭエージェント部１１６に伝送され得る。内部プロセッシング動作コマンドＩＰＣＭＤは、内部プロセッシング読み取りコマンドＰＩＭ＿ＲＥＡＤ及び／または内部プロセッシング書き込みコマンドＰＩＭ＿ＷＲＩＴＥによって構成され得る。
【００２６】
ＰＩＭエージェント部１１６は、メモリ装置１２０が内部プロセッシングモードで動作しているときに生じる内部プロセッシング動作コマンドＩＰＣＭＤを、メモリ装置１２０から受信することができる。ＰＩＭエージェント部１１６は、受信された内部プロセッシング動作コマンドＩＰＣＭＤを、バス１１８を介して、メモリコントローラ１１４に伝達することができる。メモリコントローラ１１４は、内部プロセッシング動作コマンドＩＰＣＭＤを受信し、受信された内部プロセッシング動作コマンドＩＰＣＭＤを、コマンドＣＭＤとして、メモリ装置１２０に送信することができる。メモリコントローラ１１４は、内部プロセッシング動作コマンドＩＰＣＭＤを構成する内部プロセッシング読み取りコマンドＰＩＭ＿ＲＥＡＤ及び／または内部プロセッシング書き込みコマンドＰＩＭ＿ＷＲＩＴＥを、コマンドＣＭＤとして、メモリ装置１２０に送信することができる。そのとき、内部プロセッシング動作コマンドＩＰＣＭＤは、ホスト装置１１０とメモリ装置１２０との間で、第１チャネルＣＨ１のコマンドＣＭＤバス及び／または信号ラインを介して、メモリ装置１２０に伝送され得る。
【００２７】
メモリ装置１２０において、メモリセルアレイ１２２に保存された内部プロセッシング情報（ＩＰＩ：internal  processing  information）による内部プロセッシング動作が完了すると、メモリ装置１２０は、内部プロセッシング動作が完了したことを示す完了信号ＤＯＮＥを、ホスト装置１１０に送信することができる。ホスト装置１１０のＰＩＭエージェント部１１６が、完了信号ＤＯＮＥを受信するとき、メモリ装置１２０の内部プロセッシングモードが終了する。そのとき、完了信号ＤＯＮＥは、ホスト装置１１０とメモリ装置１２０との間で、第２チャネルＣＨ２のバス及び／または信号ラインを介して、ＰＩＭエージェント部１１６に伝送され得る。
【００２８】
メモリコントローラ１１４は、ホストプロセッサ１１２のメモリリクエストコマンドＭＥＭＲＥＱ  ＣＭＤを受信し、メモリリクエストコマンドＭＥＭＲＥＱ  ＣＭＤによるデータトランザクション動作を遂行するために、データトランザクションコマンドを生成することができる。メモリコントローラ１１４は、データトランザクション動作によるデータトランザクションコマンドをメモリ装置１２０に発行し、メモリ装置１２０は、データトランザクションコマンドにより、ノーマルモードで動作することができる。メモリコントローラ１１４は、内部プロセッシング動作コマンドＩＰＣＭＤをメモリ装置１２０に発行し、メモリ装置１２０は、内部プロセッシングモードで動作することができる。
【００２９】
メモリコントローラ１１４は、データトランザクションコマンドと、内部プロセッシング動作コマンドＩＰＣＭＤとをメモリ装置１２０に発行するとき、それらコマンド間において優先順位を決定し、メモリ装置１２０に発行することができる。メモリコントローラ１１４は、仲裁部機能を遂行し、データトランザクションコマンドと、内部プロセッシング動作コマンドＩＰＣＭＤとの間で、まず処理するコマンドを決定し、まず処理するコマンドを、メモリ装置１２０に発行することができる。メモリコントローラ１１４は、まず処理するコマンドを、ホスト装置１１０とメモリ装置１２０との間で、第１チャネルＣＨ１のコマンドＣＭＤバス及び／またはコマンドＣＭＤ信号ラインを介して、メモリ装置１２０に発行することができる。
【００３０】
メモリ装置１２０は、メモリコントローラ１１４の制御により、データを書き込んだりデータを読み取ったりすることができる。例示的には、メモリ装置１２０は、ＤＲＡＭ（dynamic  random  access  memory）装置とし得る。しかし、本発明の範囲は、それに限定されるものではなく、メモリ装置１２０は、ＳＲＡＭ（static  random  access  memory）、ＤＲＡＭ、ＳＤＲＡＭ（synchronous  dynamic  random  access  memory）、ＤＤＲ（double  data  rate）  ＳＤＲＡＭ、ＬＰＤＤＲ（low  power  double  data  rate）  ＳＤＲＡＭ、wide  Ｉ／Ｏ  ＤＲＡＭ、ＨＢＭ（high  bandwidth  memory）、ＨＭＣ（hybrid  memory  cube）のような揮発性メモリ装置のうちいずれか一つであってもよい。一実施形態により、メモリ装置１２０は、フラッシュメモリ装置、ＰＲＡＭ（phase-change  random  access  memory）、ＭＲＡＭ（magnetic  random  access  memory）、ＲＲＡＭ（登録商標（resistive  random  access  memory））、ＦＲＡＭ（登録商標（ferroelectric  random  access  memory））のような不揮発性メモリ装置のうちいずれか一つであってもよい。
【００３１】
メモリ装置１２０は、メモリセルアレイ１２２及びＰＩＭ１２４を含み得る。メモリセルアレイ１２２とＰＩＭ１２４は、少なくとも１本以上の信号ライン１２６を介して相互連結され得る。
【００３２】
メモリセルアレイ１２２は、複数のメモリセルを含んでもよい。複数のメモリセルそれぞれは、複数のワードライン、及び複数のビットラインとそれぞれ連結される。メモリセルアレイ１２２は、ホスト装置１１０の制御により、内部プロセッシング情報（ＩＰＩ）を保存することができる。内部プロセッシング情報（ＩＰＩ）は、ＰＩＭ１２４によって遂行される内部プロセッシング動作のための情報であり、内部プロセッシング動作コマンド、内部プロセッシングデータのような情報を含み得る。内部プロセッシングデータには、データスワップのような内部プロセッシング動作コマンドにより、特定アドレス情報を含んでもよい。
【００３３】
ＰＩＭ１２４は、ホスト装置１１０の制御により、内部プロセッシング動作を遂行することができる。ＰＩＭ１２４は、ホスト装置１１０から、内部プロセッシングモード信号ＩＰＭを受信し、受信された内部プロセッシングモード信号ＩＰＭに応答し、内部プロセッシングモードに入ることができる。ＰＩＭ１２４は、内部プロセッシングモードで、メモリセルアレイ１２２に保存された内部プロセッシング情報（ＩＰＩ）を基に、内部プロセッシング動作を遂行することができる。例示的には、内部プロセッシング動作は、データ反転、データシフト、データスワップ、データ比較、論理演算、数値演算のように、メモリセルアレイ１２２に保存されたデータに対する処理動作を示すことができる。
【００３４】
ＰＩＭ１２４は、メモリセルアレイ１２２に保存された内部プロセッシング情報（ＩＰＩ）による内部プロセッシング動作を完了した後、完了信号ＤＯＮＥを生成し、ホスト装置１１０に送信することができる。完了信号ＤＯＮＥは、ホスト装置１１０とメモリ装置１２０との間で、第２チャネルＣＨ２のバス及び／または信号ラインを介して、ＰＩＭエージェント部１１６に伝送され得る。
【００３５】
メモリ装置１２０に含まれたＰＩＭ１２４は、ホストプロセッサ１１２に類似して、プロセッシング機能を有するハードウェアである。ＰＩＭ１２４を内部プロセッサとするとき、「内部」の用語は、メモリ装置１２０内に存在するということを意味する。従って、メモリ装置１２０の「外部」に存在するプロセッサは、例えば、ホストプロセッサ１１２を指す。
【００３６】
メモリ装置１２０は、ホスト装置１１０の制御により、データトランザクション動作を遂行するノーマルモードで動作するか、あるいは内部プロセッシング動作を遂行する内部プロセッシングモードで動作することができる。
【００３７】
ノーマルモードで、メモリ装置１２０は、ホスト装置１１０の制御により、第１チャネルＣＨ１を介して、データトランザクション動作を遂行することができる。該データトランザクション動作は、ＤＤＲプロトコルのように、既定のＪＥＤＥＣ（Joint  Electron  Device  Engineering  Council）タイミング規定（specification）により、書き込み動作及び／または読み取り動作を遂行することを示す。ノーマルモードで、ホスト装置１１０のメモリコントローラ１１４により、メモリ装置１２０の書き込み動作及び／または読み取り動作が遂行される。該ノーマルモードで、メモリ装置１２０の書き込み動作及び／または読み取り動作のためのコマンドＣＭＤ、アドレスＡＤＤＲ及び／またはデータＤＱは、ホスト装置１１０とメモリ装置１２０との間で、第１チャネルＣＨ１のバス及び／または信号ラインを介して、メモリ装置１２０に伝送され得る。
【００３８】
内部プロセッシングモードで、メモリ装置１２０は、ホスト装置１１０の制御により、第１チャネルＣＨ１または第２チャネルＣＨ２を介して、内部プロセッシング動作を遂行することができる。ホスト装置１１０は、メモリ装置１２０が内部プロセッシングモードに入るように、内部プロセッシングモード信号ＩＰＭを活性化させ、メモリ装置１２０に送信することができる。内部プロセッシングモード信号ＩＰＭは、ホスト装置１１０とメモリ装置１２０との間で、第１チャネルＣＨ１または第２チャネルＣＨ２のバス及び／または信号ラインを介して伝送され得る。
【００３９】
メモリ装置１２０は、内部プロセッシングモード信号ＩＰＭに応答し、内部プロセッシングモードに入ることができる。内部プロセッシングモードに入ると、ホスト装置１１０の制御により、内部プロセッシング情報（ＩＰＩ）がメモリセルアレイ１２２に書き込まれたりアップロードされたりする。内部プロセッシング情報（ＩＰＩ）に対する書き込み動作は、メモリ装置１２０の書き込みコマンドＣＭＤによって遂行され得る。内部プロセッシング情報（ＩＰＩ）は、ホスト装置１１０とメモリ装置１２０との間で、第１チャネルＣＨ１のバス及び／または信号ラインを介して伝送され得る。
【００４０】
内部プロセッシングモードで、内部プロセッシング情報（ＩＰＩ）がメモリセルアレイ１２２にあらかじめ書き込まれているか、あるいはアップロードされている場合、内部プロセッシング情報（ＩＰＩ）に対する書き込み動作が省略される。例示的には、システム１００のパワーオン時、システム１００に含まれた別途のストレージ媒体（例：ＳＳＤ（solid  state  drive））に保存された情報が、メモリセルアレイ１２２にあらかじめロードされて（pre-load）保存される。該内部プロセッシングモードで、メモリ装置１２０は、メモリセルアレイ１２２に書き込まれた内部プロセッシング情報（ＩＰＩ）を読み取ることができる。ＰＩＭ１２４は、内部プロセッシング情報（ＩＰＩ）を読み取ることができる。読み取られた内部プロセッシング情報（ＩＰＩ）が、内部プロセッシング動作のタイプ（例：データ反転、データシフト、データスワップ、データ比較、論理演算、数値演算）を示す内部プロセッシング動作コマンドＩＰＣＭＤである場合、ＰＩＭ１２４は、内部プロセッシング動作コマンドＩＰＣＭＤを構成する内部プロセッシング読み取りコマンドＰＩＭ＿ＲＥＡＤ及び／または内部プロセッシング書き込みコマンドＰＩＭ＿ＷＲＩＴＥを、ホスト装置１１０に送信することができる。内部プロセッシング動作コマンドＩＰＣＭＤは、ホスト装置１１０とメモリ装置１２０との間で、第２チャネルＣＨ２のバス及び／または信号ラインを介して、ＰＩＭエージェント部１１６に伝送され得る。
【００４１】
前述のように、ホスト装置１１０のメモリコントローラ１１４は、仲裁部機能を遂行し、データトランザクションコマンドと内部プロセッシング動作コマンドＩＰＣＭＤとの優先順位を決定し、メモリ装置１２０に発行することができる。それにより、メモリ装置１２０は、別途の（additional）仲裁部機能を遂行する必要がない。また、メモリコントローラ１１４が、内部プロセッシング動作コマンドＩＰＣＭＤを、メモリ装置１２０に発行する場合、ホストプロセッサ１１２のＭＭＵは、内部プロセッシング動作コマンドＩＰＣＭＤによる仮想メモリアドレス変換のような仮想メモリ管理機能を遂行することができる。それにより、メモリ装置１２０は、内部プロセッシング動作と関連する仮想メモリ管理機能を遂行する必要がない。すなわち、ホスト装置に、仲裁部機能と仮想メモリ管理機能とを一任するので、メモリ装置１２０は、複雑なハードウェアの構成及び／または具現なしに、単純であって容易に内部プロセッシング動作を遂行することができる。
【００４２】
図２は、図１のシステムの動作について説明する図面である。
【００４３】
図１と連繋させて図２を参照すれば、Ｓ２１０段階において、ホスト装置１１０は、メモリ装置１２０に、内部プロセッシングモード進入を指示することができる。ホスト装置１１０のＰＩＭエージェント部１１６は、専用信号またはコマンド組み合わせ、モードレジスタセット（ＭＲＳ）、アドレス組み合わせのように、さまざまな信号の組み合わせによって構成される内部プロセッシングモード信号ＩＰＭを活性化させ、メモリ装置１２０に送信することができる。内部プロセッシングモード信号ＩＰＭは、ホスト装置１１０とメモリ装置１２０との間で、第１チャネルＣＨ１または第２チャネルＣＨ２のバス及び／または信号ラインを介して伝送され得る。
【００４４】
Ｓ２２０段階において、メモリ装置１２０は、ＰＩＭ１２４において、メモリセルアレイ１２２に保存された内部プロセッシング情報が、内部プロセッシング動作コマンドＩＰＣＭＤを含むか否かということを検出する動作を遂行することができる。
【００４５】
メモリ装置１２０が内部プロセッシングモードに入ると、ホスト装置１１０は、ＰＩＭ１２４によって遂行される内部プロセッシング動作のための内部プロセッシング情報（ＩＰＩ）が、メモリセルアレイ１２２に書き込まれたりアップロードされたりするように制御することができる。内部プロセッシング情報（ＩＰＩ）に対する書き込み動作は、ホスト装置１１０とメモリ装置１２０との間で、第１チャネルＣＨ１のバス及び／または信号ラインを介して遂行され得る。
【００４６】
Ｓ２３０段階において、メモリ装置１２０は、内部プロセッシングモードで動作しているときに生じる内部プロセッシング動作コマンドＩＰＣＭＤを、ホスト装置１１０に送信することができる。
【００４７】
内部プロセッシングモードで、メモリ装置１２０のＰＩＭ１２４は、メモリセルアレイ１２２に保存された内部プロセッシング情報（ＩＰＩ）を基に、内部プロセッシング動作を遂行することができる。ＰＩＭ１２４は、メモリセルアレイ１２２に保存された内部プロセッシング情報（ＩＰＩ）を読み取ることができる。ＰＩＭ１２４は、読み取られた内部プロセッシング情報（ＩＰＩ）が、内部プロセッシング動作のタイプ（例：データ反転、データシフト、データスワップ、データ比較、論理演算、数値演算）を示す内部プロセッシング動作コマンドＩＰＣＭＤである場合、当該内部プロセッシング動作コマンドＩＰＣＭＤを構成する内部プロセッシング読み取りコマンドＰＩＭ＿ＲＥＡＤ及び／または内部プロセッシング書き込みコマンドＰＩＭ＿ＷＲＩＴＥを、ホスト装置１１０に送信することができる。内部プロセッシング読み取りコマンドＰＩＭ＿ＲＥＡＤ及び／または内部プロセッシング書き込みコマンドＰＩＭ＿ＷＲＩＴＥで構成された内部プロセッシング動作コマンドＩＰＣＭＤは、ホスト装置１１０とメモリ装置１２０との間で、第２チャネルＣＨ２のバス及び／または信号ラインを介して、ＰＩＭエージェント部１１６に伝送され得る。
【００４８】
Ｓ２４０段階において、ホスト装置１１０は、メモリ装置１２０から受信された内部プロセッシング動作コマンドＩＰＣＭＤを、メモリ装置１２０に発行することができる。
【００４９】
ホスト装置１１０のＰＩＭエージェント部１１６は、ＰＩＭ１２４から、内部プロセッシング読み取りコマンドＰＩＭ＿ＲＥＡＤ及び／または内部プロセッシング書き込みコマンドＰＩＭ＿ＷＲＩＴＥで構成された内部プロセッシング動作コマンドＩＰＣＭＤを受信し、受信された内部プロセッシング動作コマンドＩＰＣＭＤを、バス１１８を介して、メモリコントローラ１１４に伝達することができる。メモリコントローラ１１４は、伝達された内部プロセッシング動作コマンドＩＰＣＭＤと、メモリ装置１２０に発行されるデータトランザクションコマンドとの間で、まず処理するコマンドを決定することができる。
【００５０】
本実施形態において、まず処理するコマンドが、内部プロセッシング動作コマンドＩＰＣＭＤである場合、メモリコントローラ１１４は、内部プロセッシング動作コマンドＩＰＣＭＤを、メモリ装置１２０に発行することができる。メモリコントローラ１１４は、内部プロセッシング動作コマンドＩＰＣＭＤを、ホスト装置１１０とメモリ装置１２０との間で、第１チャネルＣＨ１のコマンドＣＭＤバス及び／または信号ラインを介して、メモリ装置１２０に発行することができる。他の実施形態において、まず処理するコマンドが、データトランザクションコマンドである場合、メモリコントローラ１１４は、データトランザクションコマンドを、ホスト装置１１０とメモリ装置１２０との間で、第１チャネルＣＨ１のコマンドＣＭＤバス及び／または信号ラインを介して、メモリ装置１２０に発行することができる。
【００５１】
Ｓ２５０段階において、メモリ装置１２０は、メモリコントローラ１１４から発行された内部プロセッシング読み取りコマンドＰＩＭ＿ＲＥＡＤ及び／または内部プロセッシング書き込みコマンドＰＩＭ＿ＷＲＩＴＥで構成された内部プロセッシング動作コマンドＩＰＣＭＤに従って、ＰＩＭ１２４とメモリセルアレイ１２２との間で、信号ライン１２６を介して、内部プロセッシング動作を遂行することができる。
【００５２】
内部プロセッシング動作は、内部プロセッシング動作コマンドＩＰＣＭＤによって遂行されるデータ交換動作が、一部分または大部分を占める。該データ交換動作は、内部プロセッシング動作に使用される基準データ（reference  data）、ソースデータ（source  data）、対象データ（destination  data）または目標データ（target  data）のような内部プロセッシングデータをメモリセルアレイ１２２から読み取る動作、及び／または内部プロセッシング動作の処理結果をメモリセルアレイ１２２に書き込む動作を含んでもよい。例示的には、ＰＩＭ１２４が、内部プロセッシング読み取りコマンドＰＩＭ＿ＲＥＡＤ及び／または内部プロセッシング書き込みコマンドＰＩＭ＿ＷＲＩＴＥで構成された内部プロセッシング動作コマンドＩＰＣＭＤに従って、データ検索（search）、データ移動、データ追加（add）、データスワップのような内部プロセッシング動作を遂行すると仮定する。
【００５３】
内部プロセッシング読み取りコマンドＰＩＭ＿ＲＥＡＤ及び／または内部プロセッシング書き込みコマンドＰＩＭ＿ＷＲＩＴＥで構成された内部プロセッシング動作コマンドＩＰＣＭＤが、データ検索のためのコマンドである場合、ＰＩＭ１２４は、内部プロセッシング読み取りコマンドＰＩＭ＿ＲＥＡＤにより、内部プロセッシングデータがメモリセルアレイ１２２に保存されているか否かということを検索することができる。ＰＩＭ１２４は、データ検索動作の処理結果として、ヒット／ミスまたはアドレス情報を出力することができる。ＰＩＭ１２４は、内部プロセッシング書き込みコマンドＰＩＭ＿ＷＲＩＴＥにより、データ検索動作によるヒット／ミスまたはアドレス情報を、メモリセルアレイ１２２に書き込むことができる。
【００５４】
内部プロセッシング読み取りコマンドＰＩＭ＿ＲＥＡＤ及び／または内部プロセッシング書き込みコマンドＰＩＭ＿ＷＲＩＴＥで構成された内部プロセッシング動作コマンドＩＰＣＭＤが、データ移動のためのコマンドである場合、ＰＩＭ１２４は、内部プロセッシング読み取りコマンドＰＩＭ＿ＲＥＡＤ及び内部プロセッシング書き込みコマンドＰＩＭ＿ＷＲＩＴＥにより、基準アドレス情報に対応するデータを、対象領域に移動させることができる。ＰＩＭ１２４は、データ移動動作の処理結果として、移動された領域のアドレス情報を出力することができる。ＰＩＭ１２４によるデータ移動動作、及び移動された領域のアドレス情報を書き込む動作が、メモリセルアレイ１２２で遂行される。
【００５５】
内部プロセッシング読み取りコマンドＰＩＭ＿ＲＥＡＤ及び／または内部プロセッシング書き込みコマンドＰＩＭ＿ＷＲＩＴＥで構成された内部プロセッシング動作コマンドＩＰＣＭＤが、データ追加のためのコマンドである場合、ＰＩＭ１２４は、内部プロセッシング読み取りコマンドＰＩＭ＿ＲＥＡＤにより、基準アドレス情報に対応するデータをメモリセルアレイ１２２から読み取り、内部プロセッシング書き込みコマンドＰＩＭ＿ＷＲＩＴＥにより、読み取られたデータに内部プロセッシングデータを追加してメモリセルアレイ１２２に保存することができる。ＰＩＭ１２４は、データ追加動作の処理結果として追加されたデータが保存された領域のアドレス情報を出力することができる。ＰＩＭ１２４によるデータ追加動作、及び追加されたデータが保存された領域のアドレス情報を書き込む動作がメモリセルアレイ１２２で遂行される。
【００５６】
内部プロセッシング読み取りコマンドＰＩＭ＿ＲＥＡＤ及び／または内部プロセッシング書き込みコマンドＰＩＭ＿ＷＲＩＴＥで構成された内部プロセッシング動作コマンドＩＰＣＭＤが、データスワップのためのコマンドである場合、ＰＩＭ１２４は、内部プロセッシング読み取りコマンドＰＩＭ＿ＲＥＡＤにより、第１基準アドレス情報及び第２基準アドレス情報にそれぞれ対応する第１データ及び第２データをメモリセルアレイ１２２から読み取り、読み取られた第１データ及び第２データを互いにスワップし、内部プロセッシング書き込みコマンドＰＩＭ＿ＷＲＩＴＥにより、スワップされた第１データ及び第２データそれぞれを、メモリセルアレイ１２２の第１基準アドレス情報及び第２基準アドレス情報に対応するメモリセルに保存することができる。ＰＩＭ１２４によるデータスワップ動作が、メモリセルアレイ１２２で遂行される。
【００５７】
前述のＳ２２０段階ないしＳ２５０段階は、ＰＩＭ１２４が、メモリセルアレイ１２２に保存された内部プロセッシング情報（ＩＰＩ）をいずれも処理するまで反復的に遂行され得る。
【００５８】
Ｓ２６０段階において、メモリ装置１２０は、内部プロセッシング情報（ＩＰＩ）による内部プロセッシング動作を完了し、内部プロセッシングモードを終了することができる。
【００５９】
ＰＩＭ１２４は、メモリセルアレイ１２２に保存された内部プロセッシング情報（ＩＰＩ）による内部プロセッシング動作を完了した後、完了信号ＤＯＮＥを、ホスト装置１１０に送信することができる。完了信号ＤＯＮＥは、ホスト装置１１０とメモリ装置１２０との間で、第２チャネルＣＨ２のバス及び／または信号ラインを介して、ＰＩＭエージェント部１１６に伝送され得る。
【００６０】
図３は、本発明の実施形態によるメモリ装置について説明するブロックダイヤグラムである。本実施形態において、メモリ装置１２０は、ＤＲＡＭであると仮定するが、本発明の範囲は、それに限定されるものではない。
【００６１】
図１及び図３を参照すれば、メモリ装置１２０は、メモリセルアレイ１２２、ＰＩＭ１２４、コマンド／アドレスバッファ３１０、ロウ／カラムデコーダ３１２、感知増幅器／書き込みドライバ３１４、スイッチ回路３１６及びデータ入出力バッファ３１８を含む。
【００６２】
メモリセルアレイ１２２は、行及び列に配列されるマトリックス状に提供される複数のメモリセルを含む。メモリセルアレイ１２２は、メモリセルと連結される複数本のワードラインと、複数本のビットラインと、を含む。複数本のワードラインは、メモリセルの行とも連結され、複数本のビットラインは、メモリセルの列とも連結される。
【００６３】
コマンド／アドレスバッファ３１０は、第１チャネルＣＨ１を介して、メモリコントローラ１１４から、コマンドＣＭＤに相応する制御信号を受信することができる。該制御信号は、書き込みイネーブル信号／ＷＥ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、チップ選択信号／ＣＳなどを含み、コマンドＣＭＤには、アクティブコマンド、読み取りコマンド、書き込みコマンド、プリチャージコマンドなどを含み得る。
【００６４】
コマンド／アドレスバッファ３１０は、第１チャネルＣＨ１を介して、メモリコントローラ１１４からアドレスＡＤＤＲを受信することができる。アドレスＡＤＤＲは、メモリセルアレイ１２２の行をアドレッシングするロウアドレスと、メモリセルアレイ１２２の列をアドレッシングするカラムアドレスと、を含み得る。コマンド／アドレスバッファ３１０は、ロウアドレスとカラムアドレスとをロウ／カラムデコーダ３１２に伝送することができる。
【００６５】
ロウ／カラムデコーダ３１２は、メモリセルアレイ１２２と連結された複数本のワードラインのうちいずれか１本を選択することができる。ロウ／カラムデコーダ３１２は、コマンド／アドレスバッファ３１０から受信されたロウアドレスをデコーディングし、ロウアドレスに相応するいずれか１本のワードラインを選択し、選択されたワードラインを活性化させることができる。
【００６６】
ロウ／カラムデコーダ３１２は、メモリセルアレイ１２２の複数本のビットラインＢＬのうち所定ビットラインを選択することができる。ロウ／カラムデコーダ３１２は、コマンド／アドレスバッファ３１０から受信されたカラムアドレスをデコーディングし、カラムアドレスに相応する所定ビットラインを選択することができる。
【００６７】
感知増幅器／書き込みドライバ３１４は、ロウ／カラムデコーダ３１２によって選択されたビットラインの電圧変化を感知し、感知増幅された電圧を基に出力されるデータを、スイッチ回路３１６に提供することができる。また、感知増幅器／書き込みドライバ３１４は、スイッチ回路３１６からデータを受信し、受信されたデータを、ロウ／カラムデコーダ３１２によって選択されたビットラインと連結されるメモリセルに書き込むことができる。
【００６８】
データ入出力バッファ３１８は、第１チャネルＣＨ１を介して、メモリコントローラ１１４からデータを受信し、受信されたデータをスイッチ回路３１６に提供することができる。また、データ入出力バッファ３１８は、スイッチ回路３１６からデータを受信し、受信されたデータを、第１チャネルＣＨ１のデータＤＱバス及び／または信号ラインを介して、メモリコントローラ１１４に提供することができる。
【００６９】
スイッチ回路３１６は、メモリ装置１２０のノーマルモードにより、メモリ装置１２０がデータトランザクション動作を遂行し、メモリ装置１２０の内部プロセッシングモードにより、メモリ装置１２０が内部プロセッシング動作を遂行するようにも選択的に制御される。
【００７０】
該ノーマルモードの読み取り動作において、スイッチ回路３１６は、メモリセルアレイ１２２及び感知増幅器／書き込みドライバ３１４から受信されたデータを、データ入出力バッファ３１８に伝達することができる。データ入出力バッファ３１８は、スイッチ回路３１６から受信されたデータを、第１チャネルＣＨ１を介して、メモリコントローラ１１４に提供することができる。
【００７１】
ノーマルモードの書き込み動作において、スイッチ回路３１６は、データ入出力バッファ３１８から受信されたデータを、感知増幅器／書き込みドライバ３１４に伝達することができる。感知増幅器／書き込みドライバ３１４は、スイッチ回路３１６から受信されたデータを、ロウ／カラムデコーダ３１２によって選択されたワードライン及びビットラインと連結されるメモリセルに書き込むことができる。
【００７２】
内部プロセッシングモードで、スイッチ回路３１６は、データ入出力バッファ３１８から、内部プロセッシング情報（ＩＰＩ）を受信し、受信された内部プロセッシング情報（ＩＰＩ）を、感知増幅器／書き込みドライバ３１４を介して、メモリセルアレイ１２２に書き込んだりアップロードしたりすることができる。その後、メモリセルアレイ１２２に書き込まれた内部プロセッシング情報（ＩＰＩ）は、ＰＩＭ１２４により、アクセスされたり読み取られたりする。
【００７３】
内部プロセッシングモードで、スイッチ回路３１６は、メモリセルアレイ１２２から読み取られた内部プロセッシング情報（ＩＰＩ）を、感知増幅器／書き込みドライバ３１４を介して受信し、受信された内部プロセッシング情報（ＩＰＩ）を、ＰＩＭ１２４に伝達することができる。
【００７４】
ＰＩＭ１２４は、演算集約的なコア、ＧＰＵアクセラレータまたはＦＰＧＡ（field  programmable  gate  array）によって具現され得る。または、ＰＩＭ１２４は、並列コンピューティング、データ再使用、データ値の局地性（locality）またはディープニューラルネットワークを遂行するＮＰＵ（neural  processing  unit）によって具現されてもよい。ＰＩＭ１２４は、内部プロセッサ３２０、制御回路部３２２、コマンドキュー３２４及びコマンド検出部３２６を含み得る。
【００７５】
内部プロセッサ３２０は、内部プロセッシング情報（ＩＰＩ）を基に、内部プロセッシング動作を遂行することができる。内部プロセッサ３２０は、ホスト装置１１０から、内部プロセッシングモード信号ＩＰＭを受信し、内部プロセッシングモード信号ＩＰＭに応答し、内部プロセッシングモードに入ることができる。内部プロセッサ３２０は、内部プロセッシングモードの間、メモリセルアレイ１２２から読み取られた内部プロセッシング情報（ＩＰＩ）を読み取り、読み取られた内部プロセッシング情報（ＩＰＩ）を基に、内部プロセッシング動作を遂行することができる。内部プロセッサ３２０は、内部プロセッシング情報（ＩＰＩ）による内部プロセッシング動作を完了した後、完了信号ＤＯＮＥを発生させ、ＰＩＭエージェント部１１６に送信することができる。
【００７６】
制御回路部３２２は、メモリ装置１２０のノーマルモードまたは内部プロセッシングモードに従ってスイッチ回路３１６を制御し、データ経路を構成することができる。
【００７７】
ノーマルモードで、制御回路部３２２は、スイッチ回路３１６を制御し、第１チャネルＣＨ１、データ入出力バッファ３１８、スイッチ回路３１６、感知増幅器／書き込みドライバ３１４及びメモリセルアレイ１２２に連結されるノーマルデータ経路を構成することができる。該ノーマルデータ経路を介して、データトランザクション動作が遂行される。
【００７８】
内部プロセッシングモードで、制御回路部３２２は、内部プロセッシング情報（ＩＰＩ）をメモリセルアレイ１２２に書き込んだりアップロードしたりするために、スイッチ回路３１６を制御することができる。そのとき、制御回路部３２２は、第１チャネルＣＨ１、データ入出力バッファ３１８、スイッチ回路３１６、感知増幅器／書き込みドライバ３１４及びメモリセルアレイ１２２に連結されるノーマルデータ経路を構成し、ノーマルデータ経路を介して、伝送される内部プロセッシング情報（ＩＰＩ）がメモリセルアレイ１２２に書き込まれる。
【００７９】
内部プロセッシングモードで、制御回路部３２２は、スイッチ回路３１６を制御し、ＰＩＭ１２４、スイッチ回路３１６、感知増幅器／書き込みドライバ３１４及びメモリセルアレイ１２２に連結される内部動作データ経路を構成することができる。該内部動作データ経路を介して、メモリセルアレイ１２２から読み取られた内部プロセッシング情報（ＩＰＩ）が、ＰＩＭ１２４の内部プロセッサ３２０に伝達され得る。また、該内部動作データ経路を介して、内部プロセッサ３２０において、内部プロセッシング情報（ＩＰＩ）によって遂行された内部プロセッシング動作の処理結果が、メモリセルアレイ１２２にライトバックされる。
【００８０】
内部プロセッサ３２０は、メモリセルアレイ１２２から読み取られた内部プロセッシング情報（ＩＰＩ）が、内部プロセッシング動作のタイプを示す内部プロセッシング動作コマンドＩＰＣＭＤである場合、当該内部プロセッシング動作コマンドＩＰＣＭＤを構成する内部プロセッシング読み取りコマンドＰＩＭ＿ＲＥＡＤ及び／または内部プロセッシング書き込みコマンドＰＩＭ＿ＷＲＩＴＥを、コマンドキュー３２４に保存することができる。コマンドキュー３２４は、少なくとも１以上の内部プロセッシング読み取りコマンドＰＩＭ＿ＲＥＡＤ及び／または内部プロセッシング書き込みコマンドＰＩＭ＿ＷＲＩＴＥで構成された内部プロセッシング動作コマンドＩＰＣＭＤを保存することができる。
【００８１】
コマンドキュー３２４の内部プロセッシング動作コマンドＩＰＣＭＤは、第２チャネルＣＨ２を介して、ＰＩＭエージェント部１１６に伝送され、ＰＩＭエージェント部１１６は、コマンドキュー３２４から受信された内部プロセッシング動作コマンドＩＰＣＭＤを、ホスト装置１１０内部のバス１１８を介して、メモリコントローラ１１４に伝達することができる。メモリコントローラ１１４は、受信された内部プロセッシング読み取りコマンドＰＩＭ＿ＲＥＡＤ及び／または内部プロセッシング書き込みコマンドＰＩＭ＿ＷＲＩＴＥで構成された内部プロセッシング動作コマンドＩＰＣＭＤを、コマンドＣＭＤとして、第１チャネルＣＨ１を介して、メモリ装置１２０のコマンド／アドレスバッファ３１０に伝送することができる。
【００８２】
コマンド検出部３２６は、コマンド／アドレスバッファ３１０に受信されたコマンドＣＭＤが、内部プロセッシング動作コマンドＩＰＣＭＤであるか否かということを判断することができる。内部プロセッシング動作コマンドＩＰＣＭＤと判断されれば、コマンド検出部３２６は、内部プロセッシング動作コマンドＩＰＣＭＤを、内部プロセッサ３２０に伝達することができる。内部プロセッサ３２０は、内部プロセッシング読み取りコマンドＰＩＭ＿ＲＥＡＤ及び／または内部プロセッシング書き込みコマンドＰＩＭ＿ＷＲＩＴＥで構成された内部プロセッシング動作コマンドＩＰＣＭＤにより、内部プロセッシング動作を遂行することができる。
【００８３】
図４は、本発明の実施形態によるメモリ装置の動作方法について説明するフローチャートである。
【００８４】
図３及び図４を参照すれば、Ｓ４１０段階において、ＰＩＭ１２４は、内部プロセッシングモード信号ＩＰＭを受信し、内部プロセッシングモード信号ＩＰＭに応答し、内部プロセッシングモードに入ることができる。
【００８５】
Ｓ４１２段階において、ＰＩＭ１２４は、メモリセルアレイ１２２に保存された内部プロセッシング情報（ＩＰＩ）を基に、内部プロセッシング動作を遂行することができる。
【００８６】
Ｓ４１４段階において、ＰＩＭ１２４は、内部プロセッシングモードで動作しているときに生じる内部プロセッシング動作コマンドＩＰＣＭＤを、ホスト装置１１０のＰＩＭエージェント部１１６に送信することができる。ＰＩＭ１２４は、メモリセルアレイ１２２から、内部プロセッシング情報（ＩＰＩ）を読み取り、読み取られた内部プロセッシング情報（ＩＰＩ）が、内部プロセッシング動作コマンドＩＰＣＭＤである場合、当該内部プロセッシング動作コマンドＩＰＣＭＤを構成する内部プロセッシング読み取りコマンドＰＩＭ＿ＲＥＡＤ及び／または内部プロセッシング書き込みコマンドＰＩＭ＿ＷＲＩＴＥを、ＰＩＭエージェント部１１６に送信することができる。
【００８７】
Ｓ４１６段階において、コマンド／アドレスバッファ３１０は、ホスト装置１１０のメモリコントローラ１１４から、コマンドＣＭＤを受信することができる。
【００８８】
Ｓ４２０段階において、コマンド検出部３２６は、メモリコントローラ１１４から受信されたコマンドＣＭＤが、内部プロセッシング動作コマンドＩＰＣＭＤであるか否かということを判断することができる。判断の結果、メモリコントローラ１１４から受信されたコマンドＣＭＤが、内部プロセッシング動作コマンドＩＰＣＭＤであるならば、Ｓ４２２段階に移動し、内部プロセッシング動作コマンドＩＰＣＭＤではなければ、Ｓ４３０段階に移動する。
【００８９】
Ｓ４２２段階において、ＰＩＭ１２４は、内部プロセッシング動作コマンドＩＰＣＭＤにより、メモリセルアレイ１２２との内部プロセッシング動作を遂行することができる。すなわち、内部プロセッシング動作コマンドＩＰＣＭＤによる内部プロセッシング動作で使用される内部プロセッシングデータを、メモリセルアレイ１２２から読み取ったり、内部プロセッシング動作の処理結果をメモリセルアレイ１２２に書き込んだりする。
【００９０】
Ｓ４２４段階において、ＰＩＭ１２４は、メモリセルアレイ１２２に保存された内部プロセッシング情報（ＩＰＩ）を基に、内部プロセッシング動作が完了したか否かということを判断することができる。判断の結果、内部プロセッシング情報（ＩＰＩ）を基に、内部プロセッシング動作が完了したならば、Ｓ４２６段階に移動することができる。内部プロセッシング情報（ＩＰＩ）を基に、遂行しなければならない内部プロセッシング動作が残っていれば、Ｓ４１２段階に移動し、残っている内部プロセッシング情報（ＩＰＩ）を基に、内部プロセッシング動作を遂行することができる。
【００９１】
Ｓ４２６段階において、ＰＩＭ１２４は、内部プロセッシング動作の完了信号ＤＯＮＥを、ホスト装置１１０のＰＩＭエージェント部１１６に送信し、内部プロセッシング動作モードを終了することができる。
【００９２】
Ｓ４２０段階の判断の結果、メモリコントローラ１１４から受信されたコマンドＣＭＤが、内部プロセッシング動作コマンドＩＰＣＭＤでなければ、すなわち、コマンドＣＭＤが、データトランザクションコマンドであるならば、該データトランザクションコマンドにより、メモリコントローラ１１４とメモリセルアレイ１２２との間で、データ交換動作のようなデータトランザクション動作が遂行される（Ｓ４３０）。
【００９３】
図５は、本発明の実施形態によるホスト装置の動作方法について説明するフローチャートである。
【００９４】
図１及び図５を参照すれば、Ｓ５１０段階において、ホストプロセッサ１１２は、コンピュータ動作のメモリリクエストコマンドＭＥＭＲＥＱ  ＣＭＤをメモリコントローラ１１４に発行することができる。
【００９５】
Ｓ５１２段階において、ＰＩＭエージェント部１１６は、内部プロセッシングモード信号ＩＰＭを、メモリ装置１２０のＰＩＭ１２４に送信することができる。ＰＩＭ１２４は、内部プロセッシングモード信号ＩＰＭに応答し、内部プロセッシングモードに入り、内部プロセッシング動作を遂行する。
【００９６】
Ｓ５１４段階において、ＰＩＭエージェント部１１６は、ＰＩＭ１２４の内部プロセッシング動作中に生じる内部プロセッシング読み取りコマンドＰＩＭ＿ＲＥＡＤ及び／または内部プロセッシング書き込みコマンドＰＩＭ＿ＷＲＩＴＥで構成された内部プロセッシング動作コマンドＩＰＣＭＤを受信することができる。ＰＩＭエージェント部１１６は、受信された内部プロセッシング動作コマンドＩＰＣＭＤを、メモリコントローラ１１４に伝達することができる。
【００９７】
Ｓ５１６段階において、メモリコントローラ１１４は、メモリリクエストコマンドＭＥＭＲＥＱ  ＣＭＤと、内部プロセッシング動作コマンドＩＰＣＭＤとの間で、仲裁部機能を遂行し、優先順位を決定することができる。決定の結果、優先順位のコマンドが、内部プロセッシング動作コマンドＩＰＣＭＤであるならば、Ｓ５２０段階に移動し、コンピュータ動作のメモリリクエストコマンドＭＥＭＲＥＱ  ＣＭＤであるならば、Ｓ５３０段階に移動する。
【００９８】
Ｓ５２０段階において、メモリコントローラ１１４は、内部プロセッシング動作コマンドＩＰＣＭＤを、第１チャネルＣＨ１のコマンドＣＭＤバス及び信号ラインを介して、メモリ装置１２０に発行することができる。そのとき、メモリコントローラ１１４は、内部プロセッシング動作コマンドＩＰＣＭＤと関連する仮想メモリアドレス変換のような仮想メモリ管理機能を遂行し、内部プロセッシング動作コマンドＩＰＣＭＤを、メモリ装置１２０に発行することができる。
【００９９】
Ｓ５２２段階において、ＰＩＭ１２４は、内部プロセッシング動作コマンドＩＰＣＭＤにより、メモリセルアレイ１２２とデータ交換動作のような内部プロセッシング動作を遂行する。
【０１００】
Ｓ５２４段階において、ＰＩＭエージェント部１１６は、ＰＩＭ１２４が、内部プロセッシング情報（ＩＰＩ）による内部プロセッシング動作を完了したとき、ＰＩＭ１２４から、内部プロセッシング動作の完了信号ＤＯＮＥを受信することができる。
【０１０１】
Ｓ５３０段階において、メモリコントローラ１１４は、コンピュータ動作のメモリリクエストコマンドＭＥＭＲＥＱ  ＣＭＤを、第１チャネルＣＨ１のコマンドＣＭＤバス及び信号ラインを介して、メモリ装置１２０に発行することができる。そのとき、メモリコントローラ１１４は、メモリリクエストコマンドＭＥＭＲＥＱ  ＣＭＤと関連する仮想メモリアドレス変換のような仮想メモリ管理機能を遂行し、メモリリクエストコマンドＭＥＭＲＥＱ  ＣＭＤを、メモリ装置１２０に発行することができる。
【０１０２】
Ｓ５３２段階において、メモリコントローラ１１４は、メモリリクエストと関連するコマンドＭＥＭＲＥＱ  ＣＭＤにより、メモリセルアレイ１２２とデータ交換動作を遂行することができる。
【０１０３】
図６は、本発明の他の実施形態による内部プロセッシング動作を遂行するメモリ装置を含むシステムを示すブロック図である。図６のシステム６００は、ホスト装置１１０ａとメモリ装置１２０とを含み得る。図１で説明されたシステム１００のホスト装置１１０と異なり、ホスト装置１１０ａは、ホストプロセッサ１１２とメモリコントローラ１１４ａとを含み、ＰＩＭエージェント部１１６を含まないという点で違いがあり、残りの構成要素は、ほぼ同一である。以下、図１との差異を中心に説明する。
【０１０４】
図６を参照すれば、メモリコントローラ１１４ａは、図１で説明されたＰＩＭエージェント部１１６の機能が含まれるように構成され得る。メモリコントローラ１１４ａは、メモリ装置１２０を、内部プロセッシングモードで動作するように制御することができる。メモリコントローラ１１４ａは、内部プロセッシングモード信号ＩＰＭを活性化させ、第１チャネルＣＨ１または第２チャネルＣＨ２を介して、メモリ装置１２０に伝送することができる。メモリコントローラ１１４ａは、メモリ装置１２０が内部プロセッシングモードで動作しているときに生じる内部プロセッシング読み取りコマンドＰＩＭ＿ＲＥＡＤ及び／または内部プロセッシング書き込みコマンドＰＩＭ＿ＷＲＩＴＥで構成された内部プロセッシング動作コマンドＩＰＣＭＤを、第２チャネルＣＨ２を介して、メモリ装置１２０から受信することができる。メモリコントローラ１１４ａは、メモリ装置１２０から、内部プロセッシング動作が完了したことを示す完了信号ＤＯＮＥを、第２チャネルＣＨ２を介して受信することができる。
【０１０５】
システム６００は、コンピュータ動作を遂行するホスト装置１１０ａと、メモリ装置１２０とを含んでもよい。ホスト装置１１０ａの制御により、メモリ装置１２０は、コンピュータ動作によるメモリリクエスト動作と、メモリセルアレイ１２２に保存された内部プロセッシング情報（ＩＰＩ）とを基に、内部プロセッシング動作を遂行することができる。メモリ装置１２０は、内部プロセッシング情報（ＩＰＩ）が、内部プロセッシング動作のタイプを示す内部プロセッシング動作コマンドＩＰＣＭＤである場合、内部プロセッシング動作コマンドを、ホスト装置１１０ａに送信することができる。ホスト装置１１０ａは、メモリリクエスト動作のためのデータトランザクションコマンドを、メモリ装置１２０に発行することができる。ホスト装置１１０ａは、データトランザクションコマンドと、メモリ装置１２０から受信された内部プロセッシング動作コマンドＩＰＣＭＤとを仲裁し、優先されるコマンドを、メモリ装置１２０に発行することができる。ホスト装置１１０ａは、優先されるコマンドを、メモリ装置１２０に発行するとき、優先されるコマンドと関連する仮想メモリアドレス変換を含む仮想メモリ管理機能を遂行することができる。メモリ装置１２０は、内部プロセッシング情報（ＩＰＩ）を基に遂行された内部プロセッシング動作の完了を示す完了信号を生成し、完了信号をホスト装置１１０ａに送信することができる。
【０１０６】
図７は、本発明の実施形態による内部プロセッシング動作を遂行するメモリ装置が含まれたシステムを適用することができるサーバシステムを示すブロック図である。
【０１０７】
図７を参照すれば、サーバシステム７００は、複数のサーバ１００＿１，１００＿２，…，１００＿Ｎを含んでもよい。複数のサーバ１００＿１，１００＿２，…，１００＿Ｎは、ＰＣＩｅバスに連結されるストレージデバイスを含んでもよい。ＰＣＩｅ（Peripheral  Component  Interconnect  Express）は、ＰＣＩ、ＰＣＩ−Ｘ及びＡＧＰ（Accelerated  Graphics  Port）バス標準を代替するように設計された高速直列コンピュータ拡張バス標準である。ＰＣＩｅは、さらに高い最大システムバススループット、さらに低いＩ／Ｏピンカウント、及びさらに小さい物理的フットプリント、バスデバイスに対する良好な性能・スケーリング、ならびにさらに詳細なエラー検出及びエラー報告のメカニズムを含む。複数のサーバ１００＿１，１００＿２，…，１００＿Ｎは、管理者７１０と連結され得る。複数のサーバ１００＿１，１００＿２，…，１００＿Ｎは、図１ないし図６で説明したシステム１００を含んでもよく、あるいはそれと同一であったり類似していたりしてもよい。
【０１０８】
複数のサーバ１００＿１，１００＿２，…，１００＿Ｎそれぞれは、コンピュータ動作を遂行するホスト装置とメモリ装置とを含んでもよい。該ホスト装置の制御により、メモリ装置は、コンピュータ動作によるメモリリクエスト動作と、メモリセルアレイに保存された内部プロセッシング情報とを基に、内部プロセッシング動作を遂行することができる。該メモリ装置は、内部プロセッシング情報が、内部プロセッシング動作のタイプを示す内部プロセッシング動作コマンドである場合、内部プロセッシング読み取りコマンドＰＩＭ＿ＲＥＡＤ及び／または内部プロセッシング書き込みコマンドＰＩＭ＿ＷＲＩＴＥで構成された内部プロセッシング動作コマンドを、ホスト装置に送信することができる。該ホスト装置は、メモリリクエスト動作のためのデータトランザクションコマンドを、メモリ装置に発行することができる。該ホスト装置は、データトランザクションコマンドと、メモリ装置から受信された内部プロセッシング動作コマンドとを仲裁し、優先されるコマンドをメモリ装置に発行することができる。該ホスト装置は、優先されるコマンドを、メモリ装置に発行するとき、優先されるコマンドと関連する仮想メモリアドレス変換を含む仮想メモリ管理機能を遂行することができる。該メモリ装置は、内部プロセッシング情報を基に遂行された内部プロセッシング動作の完了を示す完了信号を生成し、完了信号をホスト装置に送信することができる。
【０１０９】
図８は、本発明の実施形態による内部プロセッシング動作を遂行するメモリ装置が含まれたシステムを適用することができるデータセンターを示すブロック図である。
【０１１０】
図８を参照すれば、データセンター８００は、複数のサーバシステム７００＿１，７００＿２，…，７００＿Ｎを含んでもよい。複数のサーバシステム７００＿１，７００＿２，…，７００＿Ｎそれぞれは、図７に図示されたサーバシステム７００と類似していても同一であってもよい。複数のサーバシステム７００＿１，７００＿２，…，７００＿Ｎは、インターネットのようなネットワーク８３０を介して、多様なノード８１０＿１，８１０＿２，…８１０＿Ｍと通信することができる。ネットワーク８３０は、個別的な単一ネットワークとして図示されるが、当業者によって一般的に理解されるいかなる類型のネットワークでもよい。ネットワーク８３０は、個人用または共用、有線または無線、全体的または部分的なネットワークであるとし得る。一実施形態により、ネットワーク８３０は、インターネットやワールドワイドウェブ（ウェブ）のようなグローバルネットワーク、ＷＡＮ（wide  area  network）、またはＬＡＮ（local  area  network）であるとし得る。ノード８１０＿１，８１０＿２，…８１０＿Ｍは、クライアントコンピュータ、他のサーバ、遠隔データセンター、ストレージシステムのうちいずれか一つであるとし得る。
【０１１１】
複数のサーバシステム７００＿１，７００＿２，…，７００＿Ｎ及び／またはノード８１０＿１，８１０＿２，…８１０＿Ｍそれぞれは、コンピュータ動作を遂行するホスト装置とメモリ装置とを含んでもよい。該ホスト装置の制御により、該メモリ装置は、コンピュータ動作によるメモリリクエスト動作と、メモリセルアレイに保存された内部プロセッシング情報とを基に、内部プロセッシング動作を遂行することができる。該メモリ装置は、内部プロセッシング情報が、内部プロセッシング動作のタイプを示す内部プロセッシング動作コマンドである場合、内部プロセッシング読み取りコマンドＰＩＭ＿ＲＥＡＤ及び／または内部プロセッシング書き込みコマンドＰＩＭ＿ＷＲＩＴＥで構成された内部プロセッシング動作コマンドを、ホスト装置に送信することができる。該ホスト装置は、メモリリクエスト動作のためのデータトランザクションコマンドを、メモリ装置に発行することができる。該ホスト装置は、データトランザクションコマンドと、メモリ装置から受信された内部プロセッシング動作コマンドとを仲裁し、優先されるコマンドをメモリ装置に発行することができる。該ホスト装置は、優先されるコマンドをメモリ装置に発行するとき、優先されるコマンドと関連する仮想メモリアドレス変換を含む仮想メモリ管理機能を遂行することができる。該メモリ装置は、内部プロセッシング情報を基に遂行された内部プロセッシング動作の完了を示す完了信号を生成し、該完了信号をホスト装置に送信することができる。
【０１１２】
本開示は、図面に図示された実施形態を参照して説明したが、それらは、例示的なものに過ぎず、本技術分野の当業者であるならば、それらから多様な変形、及び均等な他の実施形態が可能であるという点を理解するであろう。従って、本開示の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決められるものである。
【産業上の利用可能性】
【０１１３】
本発明のメモリ装置の内部プロセッシング動作方法は、例えば、システム性能改善関連の技術分野に効果的に適用可能である。
【符号の説明】
【０１１４】
１００  システム
１１０  ホスト装置
１１２  ホストプロセッサ
１１４  メモリコントローラ
１１６  ＰＩＭエージェント部
１１８  バス
１２０  メモリ装置
１２２  メモリセルアレイ
１２４  ＰＩＭ
１２６  信号ライン
３１０  コマンド／アドレスバッファ
３１２  ロウ／カラムデコーダ
３１４  増幅器／書き込みドライバ
３１６  スイッチ回路
３１８  データ入出力バッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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