(57)【要約】【課題】動作速度の低減を抑えつつ、低消費電力化を実現できる記憶装置の提供。【解決手段】第１トランジスタと、第１トランジスタが有するゲートへの、第１信号の供給を制御する第２トランジスタと、入力される第２信号が、第１電位から第１電位よりも低い第２電位に変化すると、第１トランジスタのソース及びドレインの一方を、第２電位から第２電位よりも低い第３電位に変化させた後、第３電位から第１電位に変化させる論理素子と、第１トランジスタのソース及びドレインの他方を浮遊状態にする機能を有する半導体素子と、を有し、第１トランジスタは、酸化物半導体膜にチャネル形成領域を有する記憶装置。【選択図】図１
2020021530.tif 000002
【特許請求の範囲】
【請求項１】
第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第１の信号が入力される論理素子と、を有し、
前記第２のトランジスタのソース又はドレインの一方には第２の信号が供給され、
前記第２のトランジスタのソース又はドレインの他方は前記第１のトランジスタのゲートに電気的に接続され、
前記論理素子は、前記第１の信号が第１の電位から第２の電位に変化すると、前記第１のトランジスタのソース又はドレインの一方を前記第２の電位から第３の電位に変化させた後、前記第１のトランジスタのソース又はドレインの一方を前記第３の電位から前記第１の電位に変化させる機能を有し、
前記第１のトランジスタのソースまたはドレインの他方は、前記第３のトランジスタのゲートに電気的に接続され、
前記第１のトランジスタが非導通状態であるとき、前記第１のトランジスタのソース又はドレインの他方は浮遊状態にあり、
前記第２の電位は、前記第１の電位よりも低く、
前記第３の電位は、前記第２の電位よりも低い記憶装置。
【請求項２】
第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第１のインバータと、第２のインバータと、を有し、
前記第２のトランジスタのソース又はドレインの一方には第１の信号が供給され、
前記第２のトランジスタのソース又はドレインの他方は前記第１のトランジスタのゲートに電気的に接続され、
前記第１のインバータは、前記第１の信号が入力されると第２の信号を生成する機能を有し、
前記第２のインバータは、前記第２の信号の電位が入力されると第３の信号を生成する機能を有し、
前記第３の信号の電位は、前記第１のトランジスタのソース又はドレインの一方に供給され、
前記第１のトランジスタのソースまたはドレインの他方は、前記第３のトランジスタのゲートに電気的に接続され、
前記第１のトランジスタが非導通状態であるとき、前記第１のトランジスタのソース又はドレインの他方は浮遊状態にあり、
前記第１のインバータは、ｎチャネル型である第４のトランジスタを有し、
前記第２のインバータは、ｎチャネル型である第５のトランジスタを有し、
前記第５のトランジスタのチャネル長は、前記第４のトランジスタのチャネル長の２倍より大きい記憶装置。
【請求項３】
請求項１又は請求項２において、
前記第１のトランジスタは、酸化物半導体膜にチャネル形成領域を有する記憶装置。
【請求項４】
請求項３において、
前記酸化物半導体膜は、Ｉｎ、Ｇａ、及びＺｎを含む記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は半導体装置に関する。例えば本発明の一態様は、記憶装置と、当該記憶
装置を用いた半導体装置に関する。
【背景技術】
【０００２】
新たな半導体として、酸化物半導体と呼ばれる、半導体特性を示す金属酸化物に注目が集
まっている。酸化物半導体を用いたトランジスタの開発は日々進められおり、例えば、下
記の特許文献１では、当該トランジスタを非導通状態とすることで浮遊状態となるノード
に、データを保持する記憶素子の構成について開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１７１７０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、低消費電力であることと、高速動作が可能であることとは、記憶装置などの半
導体装置の性能を評価する上で共に重要なポイントである。しかし、記憶装置の低消費電
力化を図るために電源電圧を小さくすると、トランジスタのオン電流が小さくなるので、
記憶装置の動作速度も低くなってしまう。すなわち、消費電力の低減と動作速度の向上と
はトレードオフの関係にあり、動作速度を考慮すると、低消費電力化のためだけに、単純
に電源電圧を小さくすることはできない。
【０００５】
また、ｎチャネル型のトランジスタを介して記憶装置のメモリセル内部のノードに与えら
れるハイレベルの電位は、当該トランジスタの閾値電圧分降下する。よって、消費電力を
低減するために記憶装置の電源電圧を小さくすると、メモリセル内部のノードにおける電
位が低くなりすぎて、メモリセルから出力される信号の論理レベルが変化するため、デー
タの信頼性が低下しやすい。
【０００６】
上述したような技術的背景のもと、本発明の一態様は、動作速度の低減を抑えつつ、低消
費電力化を実現できる記憶装置の提供を、課題の一つとする。或いは、本発明の一態様は
、記憶装置の正常な動作を確保しつつ、低消費電力化を実現できる記憶装置の提供を、課
題の一つとする。また、本発明の一態様は、動作速度の低減を抑えつつ、低消費電力化を
実現できる半導体装置の提供を、課題の一つとする。或いは、本発明の一態様は、半導体
装置の正常な動作を確保しつつ、低消費電力化を実現できる半導体装置の提供を、課題の
一つとする。
【課題を解決するための手段】
【０００７】
本発明の一態様では、第１トランジスタを介してノードに電荷を蓄積させることで、記憶
装置へのデータの書き込みを行う。また、第２トランジスタにより、第１トランジスタが
有するゲートへの、第１信号の供給が制御される。第１信号の電位により、第１トランジ
スタにおける導通状態または非導通状態が選択される。
【０００８】
また、本発明の一態様では、記憶装置へのデータの書き込みを行う際に、電流供給能力の
低い論理素子に、データを含む第２信号の電位を入力し、当該論理素子から出力される電
位を第１トランジスタのソース及びドレインの一方に供給するものとする。上記構成によ
り、データを含む第２信号が、第１電位から上記第１電位よりも低い第２電位に変化した
ときに、第１トランジスタのソース及びドレインの一方を、第２電位から、第２電位より
も低い第３電位に変化させた後、第３電位から第１電位に変化させることができる。
【０００９】
そして、記憶装置へのデータの書き込みを行う際に、第２電位に、第２トランジスタの閾
値電圧を加算した値よりも高い電位を、第２トランジスタのゲートに供給した状態とする
。第２トランジスタのゲートに上記電位が供給された上記状態において、第１トランジス
タのソース及びドレインの一方が、第２電位から第３電位に下降するとき、第２トランジ
スタは導通状態であるので、第２トランジスタを介して第１トランジスタのゲートに第１
信号の電位が供給される。また、第２トランジスタのゲートに上記電位が供給された上記
状態において、第１トランジスタのソース及びドレインの一方が、第３電位から第１電位
に上昇するとき、第２トランジスタは導通状態から非導通状態となるため、第１トランジ
スタのゲートは浮遊状態となる。そして、第１トランジスタのソースとゲートの間に形成
される容量Ｃｓにより、第１トランジスタのソース及びドレインの一方が第３電位から第
１電位に上昇するのに伴い、第１トランジスタのゲートの電位も上昇する。
【００１０】
よって、第１信号の電位がハイレベルである場合において、当該電位に対し、第２トラン
ジスタの閾値電圧分、第１トランジスタのゲートの電位が降下していたとしても、上記動
作により第１トランジスタのゲートの電位を上昇させることができるので、第１トランジ
スタの導通状態を確保することができる。したがって、本発明の一態様に係る記憶装置で
は、記憶装置に供給する電源電圧が小さくなったとしても、上記ノードへのデータの書き
込みを高速に行うことができ、データの書き込みの際に上記ノードに供給される電位が、
第１トランジスタの閾値電圧によって降下するのを防ぐことができる。
【００１１】
具体的に、本発明の一態様に係る記憶装置は、第１トランジスタと、上記第１トランジス
タが有するゲートへの、第１信号の供給を制御する第２トランジスタと、入力される第２
信号が、第１電位から上記第１電位よりも低い第２電位に変化すると、上記第１トランジ
スタのソース及びドレインの一方を、第２電位から上記第２電位よりも低い第３電位に変
化させた後、第３電位から第１電位に変化させる論理素子と、上記第１トランジスタのソ
ース及びドレインの他方を浮遊状態にする機能を有する半導体素子と、を有する。
【００１２】
上記第１トランジスタは、チャネル形成領域をシリコン膜またはシリコン基板に有するト
ランジスタに比べて、オフ電流が小さいものとする。シリコンよりもバンドギャップが広
く、真性キャリア密度がシリコンよりも低い半導体膜に、チャネル形成領域を有するトラ
ンジスタは、通常のシリコンやゲルマニウムなどの半導体にチャネル形成領域を有するト
ランジスタに比べて、オフ電流を極めて小さくすることができるので、第１トランジスタ
に用いるのに適している。シリコンよりもバンドギャップが広く、真性キャリア密度をシ
リコンよりも低くできる半導体としては、例えば、シリコンの２倍以上の大きなバンドギ
ャップを有する、酸化物半導体、炭化シリコン、窒化ガリウムなどが挙げられる。
【００１３】
上記構成により、第１トランジスタが非導通状態のとき、上記ノードは他の電極や配線と
の間における絶縁性が極めて高い浮遊状態になる。そのため、データを含む信号の電位が
上記ノードにおいて保持される。
【発明の効果】
【００１４】
本発明の一態様により、動作速度の低減を抑えつつ、低消費電力化を実現できる記憶装置
を提供することができる。或いは、本発明の一態様により、記憶装置の正常な動作を確保
しつつ、低消費電力化を実現できる記憶装置を提供することができる。また、本発明の一
態様により、動作速度の低減を抑えつつ、低消費電力化を実現できる半導体装置を提供す
ることができる。或いは、本発明の一態様により、半導体装置の正常な動作を確保しつつ
、低消費電力化を実現できる半導体装置を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】記憶装置の構成を示す図。
【図２】記憶装置の動作を示す図。
【図３】記憶装置のタイミングチャート。
【図４】記憶装置の構成を示す図。
【図５】セルアレイの構成を示す図。
【図６】セルアレイのタイミングチャート。
【図７】ＰＬＤの構成を示す図。
【図８】論理ブロックの構成を示す図。
【図９】ＰＬＤの構造の一部を示す図と、スイッチ回路の構成を示す図。
【図１０】ＰＬＤ全体の構成を示す図。
【図１１】セルの断面図。
【図１２】電子機器の図。
【図１３】計算により得られた電位の波形を示す図。
【発明を実施するための形態】
【００１６】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び
詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明
は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１７】
なお、本発明の一態様の半導体装置は、マイクロプロセッサ、画像処理回路、半導体表示
装置用のコントローラ、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）
、マイクロコントローラ、２次電池などのバッテリーの制御回路または保護回路などの、
半導体素子を用いた各種半導体集積回路をその範疇に含む。また、本発明の一態様の半導
体装置は、上記半導体集積回路を用いたＲＦタグ、半導体表示装置などの各種装置を、そ
の範疇に含む。半導体表示装置には、液晶表示装置、有機発光素子に代表される発光素子
を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒ
ｒｏｒ  Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、ＦＥ
Ｄ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）等や、半導体素子を駆動回路に有
しているその他の半導体表示装置が、その範疇に含まれる。
【００１８】
〈記憶装置の構成例１〉
まず、本発明の一態様に係る記憶装置の構成例について説明する。図１に、本発明の一態
様に係る記憶装置１０の構成を例示する。
【００１９】
本発明の一態様に係る記憶装置１０は、トランジスタ１１と、トランジスタ１２と、論理
素子１３とを少なくとも有する組を、単数または複数有する。図１では、上記組をメモリ
セル１４とし、単数のメモリセル１４を有する記憶装置１０の構成例を図示している。
【００２０】
また、図１に示す記憶装置１０は、メモリセル１４から出力される電位が供給される半導
体素子１６を有する。半導体素子１６から出力された電位は、配線１７に与えられる。な
お、図１では、半導体素子１６がメモリセル１４に含まれないものとして、記憶装置１０
の構成を例示しているが、半導体素子１６はメモリセル１４に含まれていても良い。
【００２１】
トランジスタ１１は、メモリセル１４内のノードＮＤ１とノードＮＤ３との電気的な接続
を、ノードＮＤ２の電位に従って制御する機能を有する。具体的に、トランジスタ１１は
、ソース及びドレインの一方がノードＮＤ１に相当し、ソース及びドレインの他方がノー
ドＮＤ３に相当し、ゲートがノードＮＤ２に相当する。ノードＮＤ１には、論理素子１３
から出力される、データを含む信号の電位が供給される。当該電位がトランジスタ１１を
介してノードＮＤ３に供給されることで、当該電位に対応する電荷がノードＮＤ３に蓄積
され、メモリセル１４へのデータの書き込みが行われる。
【００２２】
図１では、メモリセル１４が、ノードＮＤ３に接続された容量素子１５を有する場合を例
示しており、容量素子１５によりノードＮＤ３の電位が保持される。
【００２３】
なお、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が
、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接
続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或い
は伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介し
て電気的に接続している状態も、その範疇に含む。
【００２４】
また、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領
域、或いは上記半導体膜に電気的に接続されたソース電極を意味する。同様に、トランジ
スタのドレインとは、活性層として機能する半導体膜の一部であるドレイン領域、或いは
上記半導体膜に電気的に接続されたドレイン電極を意味する。また、ゲートはゲート電極
を意味する。
【００２５】
トランジスタが有するソースとドレインは、トランジスタの導電型及び各端子に与えられ
る電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタ
では、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレイ
ンと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレ
インと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、
ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明す
る場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わ
る。
【００２６】
そして、本発明の一態様では、トランジスタ１１のオフ電流は著しく小さいものとする。
シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜
に、チャネル形成領域が形成されるトランジスタは、通常のシリコンやゲルマニウムなど
の半導体にチャネル形成領域を有するトランジスタに比べて、オフ電流を著しく小さくす
ることが可能である。よって、上記トランジスタはトランジスタ１１として用いるのに好
適である。このような半導体としては、例えば、シリコンの２倍以上の大きなバンドギャ
ップを有する、酸化物半導体、窒化ガリウムなどが挙げられる。
【００２７】
トランジスタ１１のオフ電流が著しく小さいことにより、トランジスタ１１が非導通状態
のとき、トランジスタ１１のソース及びドレインの他方は他の電極や配線との間における
絶縁性が極めて高い浮遊状態になる。そのため、ノードＮＤ３に保持されている電荷がリ
ークするのを防ぐことができ、データを含む信号の電位がノードＮＤ３において保持され
る。
【００２８】
なお、特に断りがない限り、本明細書でオフ電流とは、遮断領域においてトランジスタの
ソースとドレイン間に流れる電流を意味する。
【００２９】
トランジスタ１２は、トランジスタ１１が有するゲート、すなわちノードＮＤ２への、配
線ＷＬからの信号の供給を制御する機能を有する。よって、上記信号の電位により、トラ
ンジスタ１１における導通状態または非導通状態が選択される。具体的に、トランジスタ
１２は、ソース及びドレインの一方が、上記信号が供給される配線ＷＬに接続されており
、ソース及びドレインの他方が、トランジスタ１１のゲートに接続されており、ゲートが
配線ＶＬに接続されている。
【００３０】
半導体素子１６は、トランジスタ１１のソース及びドレインの他方、すなわちノードＮＤ
３を、浮遊状態にする機能を有する。具体的に、半導体素子１６として、トランジスタ、
容量素子などを用いることができる。例えば、半導体素子１６としてトランジスタが用い
られる場合、当該トランジスタのゲートが、ノードＮＤ３に接続される。例えば、半導体
素子１６として容量素子が用いられる場合、当該容量素子が有する一対の電極のうち、一
方の電極がノードＮＤ３に接続される。
【００３１】
論理素子１３は、データを含む信号が入力されると、当該信号の電位の極性を反転させて
、トランジスタ１１のソース及びドレインの一方、すなわちノードＮＤ１に供給する機能
を有する。例えば、論理素子１３としてインバータなどを用いることができる。そして、
論理素子１３は電流供給能力が低いものが望ましい。具体的には、論理素子１３に入力さ
れる信号が、第１電位から上記第１電位よりも低い第２電位に変化したときに、ノードＮ
Ｄ１を第２電位から、第２電位よりも低い第３電位に変化させた後、第３電位から第１電
位に変化させる程度に、電流供給能力が低いことが望ましい。
【００３２】
具体的に、論理素子１３の入力端子は配線ＤＬに接続されており、論理素子１３の出力端
子は、トランジスタ１１のソース及びドレインの一方、すなわちノードＮＤ１に接続され
ている。
【００３３】
〈記憶装置の動作例〉
次いで、図１に示した記憶装置１０の、動作の一例について説明する。図２に、図１に示
した記憶装置１０の動作の一例を、模式的に示す。ただし、図２では、半導体素子１６と
してｎチャネル型のトランジスタ１６ｔを用い、トランジスタ１６ｔのゲートにノードＮ
Ｄ３が接続されている場合を例示している。そして、図２では、トランジスタ１６ｔのソ
ース及びドレインは、一方が、配線１７の一例である配線１７ａに、他方が配線１７の一
例である配線１７ｂに、接続されている場合を例示している。また、図３に、配線ＷＬ、
配線ＤＬ、ノードＮＤ１、ノードＮＤ２、及びノードＮＤ３における電位のタイミングチ
ャートを一例として示す。
【００３４】
まず、図２（Ａ）に示すように、期間ｔ１において、配線ＷＬにハイレベルの電位（ＶＤ
Ｄ）が供給される。また、配線ＶＬには、ローレベルの電位（例えば接地電位であるＧＮ
Ｄ）にトランジスタ１２の閾値電圧を加算した値よりも高いハイレベルの電位（例えばＶ
ＤＤ）が供給される。よって、トランジスタ１２は導通状態にあるので、トランジスタ１
１のゲート、すなわちノードＮＤ２には、ハイレベルの電位（ＶＤＤ）から、トランジス
タ１２の閾値電圧Ｖｔｈを差し引いた電位（ＶＤＤ−Ｖｔｈ）が、トランジスタ１２を介
して供給される。
【００３５】
そして、配線ＤＬにはハイレベルの電位（ＶＤＤ）が供給されるため、トランジスタ１１
のソース及びドレインの一方、すなわちノードＮＤ１には、論理素子１３によりローレベ
ルの電位（ＧＮＤ）が供給される。そのため、ノードＮＤ３には、ローレベルの電位（Ｇ
ＮＤ）がトランジスタ１１を介して与えられる。よって、期間ｔ１では、トランジスタ１
６ｔを非導通状態にし、配線１７ａと配線１７ｂとを電気的に分離した状態にできる。
【００３６】
次いで、図２（Ｂ）に示すように、期間ｔ２の始めにおいて、配線ＤＬに供給される電位
は、ハイレベルの電位（ＶＤＤ）からローレベルの電位（ＧＮＤ）まで低下する。論理素
子１３は電流供給能力が低いので、配線ＤＬに供給される電位が低下するのに伴い、論理
素子１３の入力端子と出力端子の間に存在する容量によって、ノードＮＤ１の電位も低下
する。図２（Ｂ）及び図３では、ノードＮＤ１の電位が、ローレベルの電位（ＧＮＤ）か
ら、さらに低いローレベルの電位（−ＶＤＤ）まで低下する場合を例示している。
【００３７】
また、期間ｔ２では、配線ＷＬにハイレベルの電位（ＶＤＤ）が供給され、配線ＶＬにハ
イレベルの電位（ＶＤＤ）が供給された状態が維持される。よって、期間ｔ２の始めにお
いて、トランジスタ１２は導通状態にあるため、トランジスタ１１のゲート、すなわちノ
ードＮＤ２には、電位（ＶＤＤ−Ｖｔｈ）が供給された状態が維持される。
【００３８】
次いで、期間ｔ２では、図２（Ｂ）に示すように、論理素子１３により、ノードＮＤ１の
電位が、ローレベルの電位（−ＶＤＤ）からハイレベルの電位（ＶＤＤ）まで上昇する。
そして、トランジスタ１１のソースとゲートの間に形成される容量Ｃｓにより、ノードＮ
Ｄ１の電位の上昇に伴い、トランジスタ１１のゲート、すなわちノードＮＤ２の電位も上
昇を開始する。そのため、ノードＮＤ２に接続された、トランジスタ１２のソース及びド
レインの他方が、電位（ＶＤＤ−Ｖｔｈ）よりも高くなり、トランジスタ１２は非導通状
態となる。よって、トランジスタ１１のゲート、すなわちノードＮＤ２は、浮遊状態とな
る。
【００３９】
そして、ノードＮＤ２が浮遊状態となった後も、ノードＮＤ２の電位は上昇を続ける。理
想的にノードＮＤ２の電位は、電位（ＶＤＤ−Ｖｔｈ）に、ローレベルの電位（−ＶＤＤ
）とハイレベルの電位（ＶＤＤ）の差分に相当する電圧が加算されることで得られる電位
（３ＶＤＤ−Ｖｔｈ）にまで、上昇する。すなわち、本発明の一態様では、期間ｔ１の終
了時には、トランジスタ１１のゲートの電位がハイレベルの電位（ＶＤＤ）からトランジ
スタ１２の閾値電圧Ｖｔｈだけ降下していたとしても、期間ｔ２では、トランジスタ１１
のゲートの電位を上記動作により上昇させることができる。よって、本発明の一態様に係
る記憶装置１０では、記憶装置１０に供給する電源電圧が小さくなり、電位（ＶＤＤ）と
電位（ＧＮＤ）との電位差が小さくなったとしても、データの書き込みの際に上記ノード
ＮＤ１に供給される電位（ＶＤＤ）が、トランジスタ１１の閾値電圧によって降下するの
を防ぎつつ、ノードＮＤ３に電位（ＶＤＤ）を供給することができ、なおかつ、上記ノー
ドＮＤ３へのデータの書き込みを高速に行うことができる。
【００４０】
そして、期間ｔ２では、ノードＮＤ３にハイレベルの電位（ＶＤＤ）が供給されるので、
トランジスタ１６ｔは導通状態となり、配線１７ａと配線１７ｂとは電気的に接続される
。
【００４１】
なお、図２（Ｂ）及び図３では、期間ｔ２において、配線ＤＬに供給される電位を、ハイ
レベルの電位（ＶＤＤ）からローレベルの電位（ＧＮＤ）まで低下させ、ノードＮＤ３に
論理値”１”に対応するハイレベルの電位（ＶＤＤ）を供給する場合を例示している。し
かし、本発明の一態様では、期間ｔ２において、配線ＤＬに供給される電位を、ハイレベ
ルの電位（ＶＤＤ）のままとし、ノードＮＤ３に論理値”０”に対応するローレベルの電
位（ＧＮＤ）を供給させることも可能である。
【００４２】
次いで、期間ｔ３において、配線ＷＬにローレベルの電位（ＧＮＤ）が供給される。また
、配線ＶＬには、ハイレベルの電位（例えばＶＤＤ）が供給される。よって、トランジス
タ１２は導通状態にあるので、トランジスタ１２を介してトランジスタ１１のゲート、す
なわちノードＮＤ２には、ローレベルの電位（ＧＮＤ）が供給される。そのため、トラン
ジスタ１１は非導通状態となり、ノードＮＤ３では期間ｔ２において供給された電位（Ｖ
ＤＤ）が保持される。よって、トランジスタ１６ｔは導通状態を維持し、配線１７ａと配
線１７ｂとは電気的に接続された状態が維持される。
【００４３】
また、期間ｔ３では、配線ＤＬにハイレベルの電位（ＶＤＤ）が供給される場合を例示し
ているので、ノードＮＤ１は電位（ＧＮＤ）となる。
【００４４】
〈論理素子の構成例〉
次いで、論理素子１３としてインバータを用いた記憶装置１０の構成を、図４（Ａ）に例
示する。
【００４５】
図４（Ａ）に示す記憶装置１０が有する論理素子１３は、ｐチャネル型のトランジスタ１
８と、ｎチャネル型のトランジスタ１９とを有する。トランジスタ１８とトランジスタ１
９のゲートは共に配線ＤＬに接続されている。トランジスタ１８のソース及びドレインの
一方は、ハイレベルの電位が供給される配線２０に接続されており、トランジスタ１９の
ソース及びドレインの一方は、ローレベルの電位が供給される配線２１に接続されている
。トランジスタ１８のソース及びドレインの他方と、トランジスタ１９のソース及びドレ
インの他方とは、トランジスタ１１のソース及びドレインの一方、すなわちノードＮＤ１
に接続されている。
【００４６】
また、論理素子１３としてインバータを用いた記憶装置１０の、別の構成例を、図４（Ｂ
）に示す。図４（Ｂ）に示す記憶装置１０は、図４（Ａ）に示した記憶装置１０にインバ
ータ２２が追加された構成を有する。具体的に、図４（Ｂ）に示す記憶装置１０では、配
線ＷＬが配線ＤＬに接続されており、配線ＤＬがインバータ２２の入力端子と、トランジ
スタ１２のソース及びドレインの一方とに接続されている。なお、図４（Ｂ）では、配線
ＷＬの図示を省略し、配線ＤＬのみ図示している。そして、インバータ２２の出力端子は
、論理素子１３の入力端子（ノードＮＤ４として図示する）に接続されている。
【００４７】
なお、図４（Ａ）及び図４（Ｂ）において、データの保持期間が長くなると、半導体素子
１６に、ハイレベルの電位とローレベルの電位の間の電位が、長期間与えられる場合も生
じ得る。よって、例えば、半導体素子１６としてインバータを用いる場合、当該インバー
タを構成するトランジスタのチャネル長を大きくし、上記インバータにより消費される電
力を下げることが望ましい。
【００４８】
なお、本発明の一態様に係る記憶装置１０では、論理素子１３に入力される信号が、第１
電位から上記第１電位よりも低い第２電位に変化したときに、ノードＮＤ１を第２電位か
ら、第２電位よりも低い第３電位に変化させた後、第３電位から第１電位に変化させる程
度に、論理素子１３の電流供給能力が低いことが望ましい。具体的に、図４（Ａ）及び図
４（Ｂ）の場合、トランジスタ１８及びトランジスタ１９は、そのチャネル長が長いこと
が望ましい。具体的なチャネル長の長さについて、以下に説明する。ただし、以下の説明
では、説明を分かりやすくするために、トランジスタ１８のソースが配線２０に接続され
、トランジスタ１９のソースが配線２１に接続され、トランジスタ１８のドレイン及びト
ランジスタ１９のドレインが、ノードＮＤ１に接続されているものと仮定する。
【００４９】
図４（Ｂ）に示す記憶装置１０において、論理素子１３の入力端子、すなわちノードＮＤ
４の電位が、ハイレベルの電位（ＶＤＤ）からローレベルの電位（例えば接地電位である
ＧＮＤ）に低下する過渡期において、論理素子１３が有するトランジスタ１８とトランジ
スタ１９とには、共にチャネル形成領域が形成される。なお、チャネル形成領域とは、ト
ランジスタに含まれる半導体膜または半導体基板のうち、ゲート電極と重なる領域であり
、なおかつ、ソース電極またはソース領域と、ドレイン領域またはドレイン電極とに挟ま
れる領域を意味する。そして、ゲート電極とチャネル形成領域の間の容量のうち、半分を
ゲート電極とソース領域の間の容量Ｃｓ、残りの半分をゲート電極とドレイン領域の容量
Ｃｄと仮定すると、容量Ｃｓ及び容量Ｃｄは以下の式１で表される。ただし、トランジス
タ１９のチャネル長とチャネル幅をそれぞれＬｉとＷｎとし、トランジスタ１８のチャネ
ル長とチャネル幅をそれぞれＬｉとＷｐとし、比例定数をａとする。
【００５０】
【数１】
2020021530.tif 000003
【００５１】
トランジスタ１８のソースに接続されている配線２０と、トランジスタ１９のソースに接
続されている配線２１には、共に固定の電位が与えられている。そして、トランジスタ１
１のチャネル形成領域の抵抗が大きいこと、さらに、論理素子１３の入力端子の電位が、
ハイレベルの電位（ＶＤＤ）からローレベルの電位（ＧＮＤ）に低下する際にトランジス
タ１２が非導通状態であることから、トランジスタ１８のドレイン及びトランジスタ１９
のドレインはフローティングの状態にあるとみなすことができる。
【００５２】
インバータ２２の出力端子から論理素子１３の入力端子に供給されるシンク電流をＩｓと
すると、論理素子１３の容量Ｃｓはシンク電流Ｉｓにより充電されることから、論理素子
１３の入力端子における電位の立ち下がりの時定数τｉは、以下の式２で表される。
【００５３】
【数２】
2020021530.tif 000004
【００５４】
インバータ２２が有する各トランジスタのチャネル長とチャネル幅を、それぞれＬとＷと
する。通常、上記チャネル長Ｌとチャネル幅Ｗは、プロセスで規定される最小のサイズが
採用される。また、論理素子１３のトランジスタ１９のチャネル幅Ｗｎは、上記チャネル
幅Ｗと等しいと仮定する。トランジスタ１８のチャネル幅Ｗｐは、ｎチャネル型であるト
ランジスタ１９とｐチャネル型であるトランジスタ１８の移動度の差を考慮し、トランジ
スタ１９と同じドレイン電流が流れるように調整されているものとする。
【００５５】
そして、論理素子１３の入力端子が、ハイレベルの電位（ＶＤＤ）からローレベルの電位
（ＧＮＤ）に低下する際に、ノードＮＤ１が電位（−ＶＤＤ）まで低下すると仮定すると
、論理素子１３では、トランジスタ１８及びトランジスタ１９に共に電流Ｉｉが流れる。
上記電流Ｉｉは、以下の式３で表すことができる。
【００５６】
【数３】
2020021530.tif 000005
【００５７】
そして、論理素子１３のトランジスタ１８及びトランジスタ１９に共に流れる電流Ｉｉに
より、論理素子１３の容量Ｃｄが充電されるので、ノードＮＤ１における電位の立ち上が
りの時定数τｏは、以下の式４で表される。
【００５８】
【数４】
2020021530.tif 000006
【００５９】
本発明の一態様において、論理素子１３の電流供給能力は低いことが望ましく、そのため
には、時定数τｏが時定数τｉより大きいという条件を満たすことが望ましい。すなわち
、上記条件を満たすためには、式２と式４から、以下の式５を満たす必要がある。
【００６０】
【数５】
2020021530.tif 000007
【００６１】
式５から、以下の式６が導き出される。
【００６２】
【数６】
2020021530.tif 000008
【００６３】
従って、本発明の一態様では、論理素子１３が有するトランジスタのチャネル長Ｌｉが、
インバータ２２が有するトランジスタのチャネル長Ｌの２倍より大きいことが望ましい。
【００６４】
また、図４（Ａ）の場合、配線ＤＬの寄生抵抗をＲｐ、寄生容量をＣｐとすると、論理素
子１３の入力端子における電位の立ち下がりの時定数τｉは、以下の式７で表される。
【００６５】
【数７】
2020021530.tif 000009
【００６６】
そして、図４（Ａ）の場合、ノードＮＤ１における電位の立ち上がりの時定数τｏは、図
４（Ｂ）の場合と同様に、式４で表される。そして、時定数τｏが時定数τｉより大きい
という条件を満たすためには、以下の式８を満たす必要がある。
【００６７】
【数８】
2020021530.tif 000010
【００６８】
式８から、以下の式９が導き出される。
【００６９】
【数９】
2020021530.tif 000011
【００７０】
したがって、図４（Ａ）の場合、論理素子１３が有するトランジスタのチャネル長Ｌは、
他のトランジスタのチャネル長Ｌに比べて、式９を満たす程度に十分に大きくすることが
望ましい。
【００７１】
次いで、図４（Ｂ）に示した記憶装置１０の、計算により得られた各配線及びノードの電
位の波形を、図１３に示す。計算は、ローレベルの電位を０Ｖ、ハイレベルの電位を１Ｖ
として行った。
【００７２】
配線ＤＬの電位が０Ｖから１Ｖに上昇すると、インバータである論理素子１３の入力端子
、すなわちノードＮＤ４の電位は、１Ｖから０Ｖに低下した。電流供給能力が十分に高い
インバータの場合は、入力端子に０Ｖが供給されると、出力端子から１Ｖを出力するが、
論理素子１３は電流供給能力が低い。そのため、ノードＮＤ４の電位が下がると、論理素
子１３の入力端子と出力端子の間に存在する容量により、ノードＮＤ１の電位は、０Ｖか
ら−１Ｖ近くまで一旦低下した後、時間をかけて１Ｖまで上昇した。
【００７３】
また、配線ＤＬの電位が０Ｖから１Ｖに上昇するのに伴い、ノードＮＤ２の電位も上昇を
開始した。そして、トランジスタ１２のゲート電圧が閾値電圧に近づくと、トランジスタ
１２のドレイン電流が小さくなり、ノードＮＤ２の電位は１Ｖに達することなく、０．６
Ｖ乃至０．７Ｖ程度となると上昇を停止した。そして、ノードＮＤ２の電位が上記電位に
達した後、ノードＮＤ１の電位が０Ｖから−１Ｖ近くにまで低下する際に、ノードＮＤ２
の電位はトランジスタ１１の容量Ｃｓにより低下しそうになるが、ノードＮＤ２にはトラ
ンジスタ１２を介して配線ＤＬから１Ｖが供給されるので、ノードＮＤ２の電位はほとん
ど低下しなかった。
【００７４】
次いで、ノードＮＤ１の電位が−１Ｖ近くから１Ｖに上昇する際、トランジスタ１２は非
導通状態となるため、ノードＮＤ２の電位は、トランジスタ１１の容量Ｃｓにより２Ｖを
超える程度にまで上昇した。そして、ノードＮＤ２の電位が十分高くなったので、トラン
ジスタ１１の閾値電圧分だけノードＮＤ３の電位が低下するということなく、ノードＮＤ
３に所望の電位１Ｖを書き込めたことが確認された。
【００７５】
もし、論理素子１３の電流供給能力が十分に高く、ノードＮＤ１の電位が０Ｖから一旦低
下することなく１Ｖに上昇するのであれば、ノードＮＤ２の電位は、トランジスタ１１の
容量Ｃｓによって１Ｖを超える程度まで上昇することはあっても２Ｖを超える高さまでは
上昇しない。一方、本発明の一態様では、論理素子１３の出力端子における電位が一旦低
下してから上昇するために、ノードＮＤ２の電位、すなわちトランジスタ１１のゲートの
電位を、論理素子１３の電流供給能力が十分に大きい場合よりも高くすることができる。
従って、電源電位の数を増加させることなく、メモリセル１４のノードＮＤ３に所望の電
位を書き込むことが可能となる。
【００７６】
〈記憶装置の構成例２〉
次いで、複数のメモリセルを有する記憶装置の構成と、その駆動方法の一例について説明
する。
【００７７】
図５は、メモリセル１４を複数有するセルアレイ３０の、回路図の一例である。ただし、
図５では、図１とは異なり、半導体素子１６がメモリセル１４に含まれる場合を例示して
おり、なおかつ、半導体素子１６としてトランジスタ１６ｔを用いる場合を例示している
。
【００７８】
図５に示すセルアレイ３０では、複数の配線ＷＬ、複数の配線ＤＬ、複数の配線ＶＬ、複
数の配線ＣＬ、複数の配線ＳＬなどの各種配線が設けられており、駆動回路からの信号又
は電位が、これら配線を介して各メモリセル１４に供給される。
【００７９】
なお、上記配線の数は、メモリセル１４の数及び配置によって決めることができる。具体
的に、図５に示すセルアレイ３０の場合、ｙ行×ｘ列（ｘ、ｙは２以上の自然数）のメモ
リセル１４がマトリクス状に接続されており、複数の配線ＷＬに相当する配線ＷＬ１乃至
配線ＷＬｙと、複数の配線ＤＬに相当する配線ＤＬ１乃至配線ＤＬｘと、複数の配線ＶＬ
に相当する配線ＶＬ１乃至配線ＶＬｙと、複数の配線ＣＬに相当する配線ＣＬ１乃至配線
ＣＬｙと、複数の配線ＳＬに相当する配線ＳＬ１乃至配線ＳＬｙとが、セルアレイ３０内
に配置されている場合を例示している。
【００８０】
そして、各メモリセル１４では、論理素子１３の入力端子が配線ＤＬの一つに接続され、
論理素子１３の出力端子がトランジスタ１１のソース及びドレインの一方に接続されてい
る。トランジスタ１２は、ゲートが配線ＶＬの一つに接続され、ソース及びドレインの一
方が配線ＷＬに接続され、ソース及びドレインの他方がトランジスタ１１のゲートに接続
されている。トランジスタ１１のソース及びドレインの他方は、トランジスタ１６ｔのゲ
ートと、容量素子１５が有する一方の電極とに、接続されている。容量素子１５が有する
他方の電極は、配線ＣＬの一つに接続されている。トランジスタ１６ｔは、ソース及びド
レインの一方が配線ＤＬの一つに接続されており、ソース及びドレインの他方が配線ＳＬ
の一つに接続されている。
【００８１】
図５では、トランジスタ１１及びトランジスタ１２がｎチャネル型であり、トランジスタ
１６ｔがｐチャネル型である場合を例示している。また、配線ＤＬと配線ＳＬとは、一方
が、図１に示す配線１７の一例である配線１７ａに相当し、他方が、図１に示す配線１７
の一例である配線１７ｂに相当する。
【００８２】
次いで、図５に示すセルアレイ３０の動作について、図６のタイミングチャートを用いて
説明する。なお、図６では、１行１列目のメモリセル１４と、１行ｘ列目のメモリセル１
４と、ｙ行１列目のメモリセル１４と、ｙ行ｘ列目のメモリセル１４とにおいて、データ
の書き込み、保持、読み出しを行う場合を例に挙げている。
【００８３】
また、図６では、ローレベルの電位として接地電位（ＧＮＤ）を用いる場合を例示してい
る。
【００８４】
まず、期間Ｔ１において、１行目のメモリセル１４が有する、配線ＷＬ１及び配線ＣＬ１
の選択を行う。具体的に図６では、配線ＷＬ１にハイレベルの電位（ＶＤＤ）が供給され
、それ以外の配線ＷＬ２乃至配線ＷＬｙには、ローレベルの電位（ＧＮＤ）が供給される
。また、配線ＳＬ及び配線ＶＬには、電位（ＶＤＤ）が供給されている。よって、１行目
のメモリセル１４が有するトランジスタ１１が、選択的に導通状態になる。また、配線Ｃ
Ｌ１には電位（ＧＮＤ）が供給され、他の配線ＣＬ２乃至配線ＣＬｙには電位（ＶＤＤ）
が供給される。
【００８５】
そして、配線ＷＬ１及び配線ＣＬ１が選択されている期間において、配線ＤＬ１及び配線
ＤＬｘに、データを含む信号の電位が供給される。配線ＤＬ１及び配線ＤＬｘに供給され
る電位のレベルは、データの内容によって当然異なる。図６では、配線ＤＬ１に電位（Ｇ
ＮＤ）が供給され、配線ＤＬｘに電位（ＶＤＤ）が供給されている場合を例示する。配線
ＤＬ１及び配線ＤＬｘに供給される電位は、論理素子１３によってその極性が反転させら
れた後、導通状態のトランジスタ１１を介して、トランジスタ１６ｔのゲート、すなわち
ノードＮＤ３に供給される。そして、供給される電位に従って、ノードＮＤ３に蓄積され
る電荷量が制御されることで、１行１列目のメモリセル１４と、１行ｘ列目のメモリセル
１４へのデータの書き込みが行われる。
【００８６】
なお、論理素子１３は電流供給能力が低いので、期間Ｔ１において配線ＤＬ１に供給され
る電位が低下するのに伴い、論理素子１３が有する容量によって、配線ＤＬ１及び配線Ｗ
Ｌ１に接続されたメモリセル１４の、ノードＮＤ１の電位も低下する。そして、トランジ
スタ１１のソースとゲートの間に形成される容量Ｃｓにより、ノードＮＤ１の電位の上昇
に伴い、トランジスタ１１のゲート、すなわちノードＮＤ２の電位も上昇を開始する。そ
のため、ノードＮＤ２に接続された、トランジスタ１２のソース及びドレインの他方が、
電位（ＶＤＤ−Ｖｔｈ）よりも高くなり、トランジスタ１２は非導通状態となる。よって
、トランジスタ１１のゲート、すなわちノードＮＤ２は、浮遊状態となる。そして、ノー
ドＮＤ２が浮遊状態となった後も、ノードＮＤ２の電位は上昇を続け、理想的には、電位
（ＶＤＤ−Ｖｔｈ）に、ローレベルの電位（−ＶＤＤ）とハイレベルの電位（ＶＤＤ）の
差分に相当する電圧が加算されることで得られる電位（３ＶＤＤ−Ｖｔｈ）にまで、上昇
させることができる。よって、データの書き込みの際に上記ノードＮＤ１に供給される電
位（ＶＤＤ）が、トランジスタ１１の閾値電圧によって降下するのを防ぎつつ、ノードＮ
Ｄ３に電位（ＶＤＤ）を供給することができ、なおかつ、上記ノードＮＤ３へのデータの
書き込みを高速に行うことができる。
【００８７】
次いで、配線ＷＬ１に電位（ＧＮＤ）が供給され、１行目のメモリセル１４が有するトラ
ンジスタ１１が、非導通状態になる。また、配線ＣＬ１に電位（ＶＤＤ）が供給され、そ
れに伴いノードＮＤ３の電位が上昇することで、ノードＮＤ３に書き込まれたデータに関
わらず、トランジスタ１６ｔは非導通状態となる。
【００８８】
次いで、期間Ｔ２において、ｙ行目のメモリセル１４が有する、配線ＷＬｙ及び配線ＣＬ
ｙの選択を行う。具体的に図６では、配線ＷＬｙに電位（ＶＤＤ）が供給され、それ以外
の配線ＷＬ１乃至配線ＷＬ（ｙ−１）には、電位（ＧＮＤ）が供給される。また、配線Ｓ
Ｌ及び配線ＶＬには、電位（ＶＤＤ）が供給されている。よって、ｙ行目のメモリセル１
４が有するトランジスタ１１が、選択的に導通状態になる。また、配線ＣＬｙには電位（
ＧＮＤ）が供給され、他の配線ＣＬ１乃至配線ＣＬ（ｙ−１）には電位（ＶＤＤ）が供給
される。
【００８９】
そして、配線ＷＬｙ及び配線ＣＬｙが選択されている期間において、配線ＤＬ１及び配線
ＤＬｘに、データを含む信号の電位が供給される。図６では、配線ＤＬ１に電位（ＶＤＤ
）が供給され、配線ＤＬｘに電位（ＧＮＤ）が供給されている場合を例示する。配線ＤＬ
１及び配線ＤＬｘに供給される電位は、論理素子１３によってその極性が反転させられた
後、導通状態のトランジスタ１１を介して、トランジスタ１６ｔのゲート、すなわちノー
ドＮＤ３に供給される。そして、供給される電位に従って、ノードＮＤ３に蓄積される電
荷量が制御されることで、ｙ行１列目のメモリセル１４と、ｙ行ｘ列目のメモリセル１４
へのデータの書き込みが行われる。
【００９０】
なお、期間Ｔ１における配線ＤＬ１及び配線ＷＬ１に接続されたメモリセル１４の場合と
同様に、期間Ｔ２では、配線ＤＬｘ及び配線ＷＬｙに接続されたメモリセル１４において
、トランジスタ１１のゲート、すなわちノードＮＤ２を、理想的には電位（３ＶＤＤ−Ｖ
ｔｈ）にまで、上昇させることができる。よって、データの書き込みの際に上記ノードＮ
Ｄ１に供給される電位（ＶＤＤ）が、トランジスタ１１の閾値電圧によって降下するのを
防ぎつつ、ノードＮＤ３に電位（ＶＤＤ）を供給することができ、なおかつ、上記ノード
ＮＤ３へのデータの書き込みを高速に行うことができる。
【００９１】
また、メモリセル１４に誤ったデータが書き込まれるのを防ぐために、配線ＷＬ及び配線
ＣＬの選択期間が終了した後に、配線ＤＬへのデータを含む信号の供給を、終了させるこ
とが望ましい。
【００９２】
次いで、配線ＷＬｙに電位（ＧＮＤ）が供給され、ｙ行目のメモリセル１４が有するトラ
ンジスタ１１が、非導通状態になる。また、配線ＣＬｙに電位（ＶＤＤ）が供給され、そ
れに伴いノードＮＤ３の電位が上昇することで、ノードＮＤ３に書き込まれたデータに関
わらず、トランジスタ１６ｔは非導通状態となる。
【００９３】
本発明の一態様では、上述したように、トランジスタ１１のオフ電流が著しく小さい。ト
ランジスタ１１のオフ電流が小さいと、ノードＮＤ３に蓄積された電荷はリークしづらく
なるため、長い期間に渡ってデータの保持を行うことができる。
【００９４】
次いで、期間Ｔ３に示すように、１行目のメモリセル１４が有する、配線ＣＬ１の選択を
行う。具体的に図６では、配線ＣＬ１に電位（ＧＮＤ）が供給され、他の配線ＣＬ２乃至
配線ＣＬｙにハイレベルの電位（ＶＤＤ）が供給される。また、期間Ｔ３では、全ての配
線ＷＬは、電位（ＧＮＤ）が供給されることで非選択の状態になっている。そして、配線
ＣＬ１の選択が行われている期間において、配線ＳＬ及び配線ＶＬには、電位（ＶＤＤ）
が供給されている。
【００９５】
トランジスタ１６ｔのソースとドレイン間の抵抗は、ノードＮＤ３に蓄積された電荷量に
依存する。よって、配線ＤＬ１及び配線ＤＬｘには、ノードＮＤ３に蓄積された電荷量に
応じた電位が供給される。そして、上記電位から電荷量の違いを読み取ることにより、１
行１列目のメモリセル１４と、１行ｘ列目のメモリセル１４から、データを読み出すこと
ができる。
【００９６】
次いで、期間Ｔ４に示すように、ｙ行目のメモリセル１４が有する、配線ＣＬｙの選択を
行う。具体的に図６では、配線ＣＬｙに電位（ＧＮＤ）が供給され、他の配線ＣＬ１乃至
配線ＣＬ（ｙ−１）にハイレベルの電位（ＶＤＤ）が供給される。また、期間Ｔ４では、
全ての配線ＷＬは、電位（ＧＮＤ）が供給されることで非選択の状態になっている。そし
て、配線ＣＬｙの選択が行われている期間において、配線ＳＬ及び配線ＶＬには、電位（
ＶＤＤ）が供給されている。
【００９７】
トランジスタ１６ｔのソースとドレイン間の抵抗は、ノードＮＤ３に蓄積された電荷量に
依存する。よって、配線ＤＬ１及び配線ＤＬｘには、ノードＮＤ３に蓄積された電荷量に
応じた電位が供給される。そして、上記電位から電荷量の違いを読み取ることにより、ｙ
行１列目のメモリセル１４と、ｙ行ｘ列目のメモリセル１４から、データを読み出すこと
ができる。
【００９８】
なお、各配線ＤＬの先には読み出し回路が接続されており、読み出し回路の出力信号が、
セルアレイ３０から実際に読み出されたデータを含んでいる。
【００９９】
〈半導体装置の構成例〉
半導体装置の一つであるプログラマブルロジックデバイス（ＰＬＤ：Ｐｒｏｇｒａｍｍａ
ｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）は、適当な規模の論理ブロック（プログラマブルロ
ジックエレメント）で論理回路が構成されており、各論理ブロックの機能や、論理ブロッ
ク間の接続構造を、製造後において変更（コンフィギュレーション）できることを特徴と
する。具体的に、上記ＰＬＤは、複数の論理ブロックと、論理ブロック間の接続を制御す
る配線リソースとを有する。各論理ブロックの機能と、配線リソースにより構成される論
理ブロック間の接続構造とは、コンフィギュレーションデータにより定義され、上記コン
フィギュレーションデータは、各論理ブロックが有する記憶装置、または配線リソースが
有する記憶装置に格納される。
【０１００】
図１に示した記憶装置１０が有する半導体素子１６としてスイッチを用い、半導体素子１
６により複数の論理ブロック４１間の電気的な接続が制御される、ＰＬＤの構成例を図７
に示す。
【０１０１】
図７では、記憶装置１０に保持されているデータに従って、導通状態または非導通状態が
選択されるスイッチとしての機能を有するトランジスタなどの半導体素子１６と、半導体
素子１６により互いの電気的な接続が制御される論理ブロック４１−１及び論理ブロック
４１−２が図示されている。論理ブロック４１−１及び論理ブロック４１−２は、複数の
論理ブロック（ＬＢ）４１の一例に相当する。
【０１０２】
具体的に、半導体素子１６がデータに従って導通状態になると、論理ブロック４１−１と
論理ブロック４１−２とは電気的に接続され、半導体素子１６がデータに従って非導通状
態になると、論理ブロック４１−１と論理ブロック４１−２とは電気的に分離される。
【０１０３】
よって、記憶装置１０に保持されているコンフィギュレーションデータに従って、論理ブ
ロック４１−１と論理ブロック４１−２の電気的な接続を制御することができる。
【０１０４】
なお、記憶装置１０におけるコンフィギュレーションデータの消失を事前に検出するため
に、検出用の記憶装置１０をＰＬＤに設けるようにしても良い。検出用の記憶装置１０は
、例えば、図４（Ｂ）に示す記憶装置１０において、半導体素子１６にインバータを用い
た構成とすることができる。ノードＮＤ３に接続された容量素子１５やその他の寄生容量
を含めた容量値は、検出用の記憶装置１０の方が、コンフィギュレーションメモリとして
用いる記憶装置１０よりも、小さくなるように設定しておくことが望ましい。そして、コ
ンフィギュレーションが終了した後、検出用の記憶装置１０において、配線ＤＬの電位を
ハイレベルにして、ノードＮＤ３にハイレベルの電位を書き込む。そして、ノードＮＤ３
の電位が、インバータである半導体素子１６のしきい値電位よりも下がれば、半導体素子
１６から出力される電位はローレベルからハイレベルに変化するため、当該電位の変化を
検出することで、コンフィギュレーションデータが消失するタイミングを見定めることが
できる。上記構成により、コンフィギュレーションデータが消失する前に、ＰＬＤにて使
用中のデータを退避させた上でクロック信号及び電源電圧の供給を停止する、或いは、外
部メモリにコンフィギュレーションデータの再書き込みを要求することができる。また、
ＰＬＤの電源をオフにした後、再び電源をオンにする際に、インバータである半導体素子
１６から出力される電位がハイレベルであれば、ＰＬＤは外部メモリにコンフィギュレー
ションデータの再書き込みを要求することができる。
【０１０５】
次いで、図８（Ａ）に、論理ブロック（ＬＢ）４１の一形態を例示する。図８（Ａ）に示
す論理ブロック４１は、ＬＵＴ（ルックアップテーブル）４２と、フリップフロップ４３
と、記憶装置１０と、を有する。ＬＵＴ４２は、記憶装置１０が有するコンフィギュレー
ションデータに従って、行われる論理演算が定義される。具体的にＬＵＴ４２は、入力端
子４４に与えられた複数の入力信号の入力値に対する、一の出力値が定まる。そして、Ｌ
ＵＴ４２からは、上記出力値を含む信号が出力される。フリップフロップ４３は、ＬＵＴ
４２から出力される信号を保持し、クロック信号ＣＬＫに同期して当該信号に対応した出
力信号を、第１出力端子４５及び第２出力端子４６から出力する。
【０１０６】
なお、論理ブロック４１がさらにマルチプレクサ回路を有し、当該マルチプレクサ回路に
よって、ＬＵＴ４２からの出力信号がフリップフロップ４３を経由するか否かを選択でき
るようにしても良い。
【０１０７】
また、コンフィギュレーションデータによって、フリップフロップ４３の種類を定義でき
る構成にしても良い。具体的には、コンフィギュレーションデータによって、フリップフ
ロップ４３がＤ型フリップフロップ、Ｔ型フリップフロップ、ＪＫ型フリップフロップ、
またはＲＳ型フリップフロップのいずれかの機能を有するようにしても良い。
【０１０８】
また、図８（Ｂ）に、論理ブロック４１の別の一形態を例示する。図８（Ｂ）に示す論理
ブロック４１は、図８（Ａ）に示した論理ブロック４１に、ＡＮＤ回路４７が追加された
構成を有している。ＡＮＤ回路４７には、フリップフロップ４３からの信号が、正論理の
入力として与えられ、信号ＩＮＩＴが負論理の入力として与えられている。上記構成によ
り、論理ブロック４１からの出力信号が供給される配線の電位を初期化することができる
。よって、論理ブロック４１間で大量の電流が流れることを未然に防ぎ、ＰＬＤの破損が
引き起こされるのを防ぐことができる。
【０１０９】
また、図８（Ｃ）に、論理ブロック４１の別の一形態を例示する。図８（Ｃ）に示す論理
ブロック４１は、図８（Ａ）に示した論理ブロック４１に、マルチプレクサ４８が追加さ
れた構成を有している。また、図８（Ｃ）に示す論理ブロック４１は、記憶装置１０ａ及
び記憶装置１０ｂで示される二つの記憶装置１０を有する。ＬＵＴ４２は、記憶装置１０
ａが有するコンフィギュレーションデータに従って、行われる論理演算が定義される。ま
た、マルチプレクサ４８は、ＬＵＴ４２からの出力信号と、フリップフロップ４３からの
出力信号とが入力されている。そして、マルチプレクサ４８は、記憶装置１０ｂに格納さ
れているコンフィギュレーションデータに従って、上記２つの出力信号のいずれか一方を
選択し、出力する機能を有する。マルチプレクサ４８からの出力信号は、第１出力端子４
５及び第２出力端子４６から出力される。
【０１１０】
図９（Ａ）にＰＬＤ４０の構造の一部を、一例として模式的に示す。図９（Ａ）に示すＰ
ＬＤ４０は、複数の論理ブロック（ＬＢ）４１と、複数の論理ブロック４１のいずれかに
接続された配線群１２１と、配線群１２１を構成する配線どうしの接続を制御するスイッ
チ回路１２２とを有する。配線群１２１及びスイッチ回路１２２が、配線リソース１２３
に相当する。スイッチ回路１２２によって制御される配線どうしの接続構造は、記憶装置
１０が有するコンフィギュレーションデータによって定められる。
【０１１１】
図９（Ｂ）に、スイッチ回路１２２の構成例を示す。図９（Ｂ）に示すスイッチ回路１２
２は、配線群１２１に含まれる配線１２５と配線１２６の接続構造を制御する機能を有す
る。具体的に、スイッチ回路１２２は、トランジスタ１２７乃至トランジスタ１３２を有
する。トランジスタ１２７乃至トランジスタ１３２は、記憶装置１０が有する半導体素子
１６に相当する。よって、スイッチ回路１２２と記憶装置１０は、トランジスタ１２７乃
至トランジスタ１３２を共有していると言える。トランジスタ１２７乃至トランジスタ１
３２は、複数の記憶装置１０のノードＮＤ３に、それぞれ接続されている。そして、トラ
ンジスタ１２７乃至トランジスタ１３２の導通状態または非導通状態の選択（スイッチン
グ）は、記憶装置１０のノードＮＤ３に保持されているデータにより定まる。
【０１１２】
トランジスタ１２７は、配線１２５におけるＰｏｉｎｔＡと、配線１２６におけるＰｏｉ
ｎｔＣの電気的な接続を制御する機能を有する。トランジスタ１２８は、配線１２５にお
けるＰｏｉｎｔＢと、配線１２６におけるＰｏｉｎｔＣの電気的な接続を制御する機能を
有する。トランジスタ１２９は、配線１２５におけるＰｏｉｎｔＡと、配線１２６におけ
るＰｏｉｎｔＤの電気的な接続を制御する機能を有する。トランジスタ１３０は、配線１
２５におけるＰｏｉｎｔＢと、配線１２６におけるＰｏｉｎｔＤの電気的な接続を制御す
る機能を有する。トランジスタ１３１は、配線１２５におけるＰｏｉｎｔＡとＰｏｉｎｔ
Ｂの電気的な接続を制御する機能を有する。トランジスタ１３２は、配線１２６における
ＰｏｉｎｔＣとＰｏｉｎｔＤの電気的な接続を制御する機能を有する。
【０１１３】
また、スイッチ回路１２２は、配線群１２１と、ＰＬＤ４０の出力端子１２４の、電気的
な接続を制御する機能を有する。
【０１１４】
図１０に、ＰＬＤ４０全体の構成を一例として示す。図１０では、ＰＬＤ４０に、Ｉ／Ｏ
エレメント１４０、ＰＬＬ（ｐｈａｓｅ  ｌｏｃｋ  ｌｏｏｐ）１４１、ＲＡＭ１４２、
乗算器１４３が設けられている。Ｉ／Ｏエレメント１４０は、ＰＬＤ４０の外部回路から
の信号の入力、または外部回路への信号の出力を制御する、インターフェースとしての機
能を有する。ＰＬＬ１４１は、信号ＣＫを生成する機能を有する。ＲＡＭ１４２は、論理
演算に用いられるデータを格納する機能を有する。乗算器１４３は、乗算専用の論理回路
に相当する。ＰＬＤ４０に乗算を行う機能が含まれていれば、乗算器１４３は必ずしも設
ける必要はない。
【０１１５】
〈セルの断面構造の例〉
図１１に、図４（Ａ）に示した記憶装置１０が有する、トランジスタ１１、トランジスタ
１２、トランジスタ１８、トランジスタ１９、及び容量素子１５の断面構造を、一例とし
て示す。
【０１１６】
図１１では、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板に、ｐチャネル
型のトランジスタ１８、ｎチャネル型のトランジスタ１９、ｎチャネル型のトランジスタ
１２が形成され、酸化物半導体膜を用いたトランジスタ１１が、トランジスタ１８、トラ
ンジスタ１９、及びトランジスタ１２上に形成されている場合を例示している。トランジ
スタ１８、トランジスタ１９、及びトランジスタ１２は、非晶質、微結晶、多結晶または
単結晶である、シリコン又はゲルマニウムなどの薄膜の半導体膜を用いていても良い。或
いは、トランジスタ１８、トランジスタ１９、及びトランジスタ１２は、酸化物半導体膜
を用いていても良い。全てのトランジスタが酸化物半導体膜を用いている場合、トランジ
スタ１８、トランジスタ１９、及びトランジスタ１２上にトランジスタ１１が積層されて
いなくとも良く、同一の絶縁表面上に全てのトランジスタが形成されていても良い。また
、トランジスタ１８、トランジスタ１９、及びトランジスタ１２は、単結晶のシリコン基
板に形成されていても良い。ただし、ノードＮＤ１に負の極性を有する電位が供給された
ときにラッチアップが生じるのを防ぐために、本発明の一態様では、絶縁表面上に設けら
れた薄膜の半導体膜を用いて、トランジスタ１８、トランジスタ１９、及びトランジスタ
１２を形成することが望ましい。
【０１１７】
なお、薄膜のシリコンを用いてトランジスタ１８、トランジスタ１９、及びトランジスタ
１２を形成する場合、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作
製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化さ
せた多結晶シリコンなどを用いても良い。
【０１１８】
図１１では、絶縁膜４０１が形成された基板４００上に、トランジスタ１８、トランジス
タ１９、及びトランジスタ１２が形成されている。
【０１１９】
基板４００として使用することができる素材に大きな制限はないが、少なくとも、後の加
熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板４００には
、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミ
ック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合
には、歪み点が７３０℃以上のものを用いると良い。
【０１２０】
本実施の形態では、単結晶シリコンの半導体基板を基板４００として用いることが望まし
い。単結晶の半導体基板はガラス基板よりも表面の平坦性が高い。よって、基板のうねり
に起因して絶縁膜や導電膜などの膜厚がばらつくのを防ぐことができるため、トランジス
タなどの半導体素子を微細化しても半導体素子の電気的特性を均一にすることができる。
【０１２１】
具体的に、トランジスタ１８は、絶縁膜４０１上に、結晶性を有する半導体膜４０２と、
半導体膜４０２上のゲート絶縁膜４０３と、ゲート絶縁膜４０３を間に挟んで半導体膜４
０２と重なる位置に設けられたゲート電極４０４とを有する。そして、半導体膜４０２は
、チャネル形成領域として機能する第１の領域４０５と、ｐ型の導電型を有し、ソースま
たはドレインとして機能する、第２の領域４０６及び第２の領域４０７とを有する。第２
の領域４０６及び第２の領域４０７は、第１の領域４０５を間に挟んでいる。
【０１２２】
具体的に、トランジスタ１９は、絶縁膜４０１上に、結晶性を有する半導体膜４０８と、
半導体膜４０８上のゲート絶縁膜４０９と、ゲート絶縁膜４０９を間に挟んで半導体膜４
０８と重なる位置に設けられたゲート電極４１０とを有する。そして、半導体膜４０８は
、チャネル形成領域として機能する第１の領域４１１と、ｎ型の導電型を有し、ソースま
たはドレインとして機能する、第２の領域４１２及び第２の領域４１３とを有する。第２
の領域４１２及び第２の領域４１３は、第１の領域４１１を間に挟んでいる。
【０１２３】
具体的に、トランジスタ１２は、絶縁膜４０１上に、結晶性を有する半導体膜４１４と、
半導体膜４１４上のゲート絶縁膜４１５と、ゲート絶縁膜４１５を間に挟んで半導体膜４
１４と重なる位置に設けられたゲート電極４１６とを有する。そして、半導体膜４１４は
、チャネル形成領域として機能する第１の領域４１７と、ｎ型の導電型を有し、ソースま
たはドレインとして機能する、第２の領域４１８及び第２の領域４１９とを有する。第２
の領域４１８及び第２の領域４１９は、第１の領域４１７を間に挟んでいる。
【０１２４】
トランジスタ１８、トランジスタ１９、及びトランジスタ１２上には、絶縁膜４２０が設
けられている。絶縁膜４２０には開口部が形成されており、上記開口部において、第２の
領域４０６に接続された配線４２３と、第２の領域４０７及び第２の領域４１２に接続さ
れた配線４２４と、第２の領域４１３に接続された配線４２５と、第２の領域４１８に接
続された配線４２６と、第２の領域４１９に接続された配線４２７とが、絶縁膜４２０上
に形成されている。
【０１２５】
配線４２３乃至配線４２７上には、絶縁膜４３０が形成されている。そして、絶縁膜４３
０上には、トランジスタ１１と、容量素子１５と、配線４４５が形成されている。
【０１２６】
トランジスタ１１は、絶縁膜４３０上に、酸化物半導体を含む半導体膜４３１と、半導体
膜４３１上の、ソース電極またはドレイン電極として機能する導電膜４３２及び導電膜４
３３と、半導体膜４３１、導電膜４３２及び導電膜４３３上のゲート絶縁膜４３４と、導
電膜４３２と導電膜４３３の間において、ゲート絶縁膜４３４を間に挟んで半導体膜４３
１と重なっているゲート電極４３５と、を有する。
【０１２７】
そして、導電膜４３２は、絶縁膜４３０に設けられた開口部において、配線４２４に接続
されている。また、配線４４５は、絶縁膜４３０に設けられた開口部において、配線４２
６に接続されている。
【０１２８】
また、ゲート絶縁膜４３４上において導電膜４３３と重なる位置に、導電膜４３６が設け
られている。ゲート絶縁膜４３４を間に挟んで導電膜４３３及び導電膜４３６が重なって
いる部分が、容量素子１５として機能する。
【０１２９】
なお、図１１では、容量素子１５がトランジスタ１１と共に絶縁膜４３０上に設けられて
いる場合を例示しているが、容量素子１５は、トランジスタ１８、トランジスタ１９、及
びトランジスタ１２と共に、絶縁膜４３０の下に設けられていても良い。
【０１３０】
トランジスタ１１及び容量素子１５上には、絶縁膜４４１及び絶縁膜４４２が、順に積層
するように設けられている。絶縁膜４４１は、絶縁膜４４２から放出された水素が半導体
膜４３１に侵入するのを防ぐ機能を有する、窒化珪素などを用いた絶縁膜であることが望
ましい。
【０１３１】
絶縁膜４４１、絶縁膜４４２、及びゲート絶縁膜４３４には開口部が設けられており、上
記開口部においてゲート電極４３５及び配線４４５に接続される導電膜４４３が、絶縁膜
４４２上に設けられている。
【０１３２】
なお、図１１において、トランジスタ１１は、ゲート電極４３５を半導体膜４３１の片側
において少なくとも有していれば良いが、半導体膜４３１を間に挟んで存在する一対のゲ
ート電極を有していても良い。
【０１３３】
トランジスタ１１が、半導体膜４３１を間に挟んで存在する一対のゲート電極を有してい
る場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えら
れ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、
一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にの
み接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の
高さを制御することで、トランジスタの閾値電圧を制御することができる。
【０１３４】
また、図１１では、トランジスタ１１が、一のゲート電極４３５に対応した一のチャネル
形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジス
タ１１は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル
形成領域を複数有する、マルチゲート構造であっても良い。
【０１３５】
〈半導体膜について〉
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸
素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ  Ｏｘｉ
ｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。
そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、
オフ電流が著しく小さく、信頼性が高い。
【０１３６】
具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオ
フ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１
０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧
（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナ
ライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。
この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下で
あることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または
容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定
を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル
形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ
電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの
場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従っ
て、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電
流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
【０１３７】
なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくとも
インジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体
を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、そ
れらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてス
ズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を
有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有すること
が好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。
【０１３８】
酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物などは、炭
化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法
により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れると
いった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり
、上記Ｉｎ−Ｇａ−Ｚｎ系酸化物は、ガラス基板上に、電気的特性の優れたトランジスタ
を作製することが可能である。また、基板の大型化にも対応が可能である。
【０１３９】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
【０１４０】
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉ
ｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓ
ｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化
物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、
Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉ
ｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ
−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−
Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄ
ｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ
−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−
Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化
物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−
Ａｌ−Ｚｎ系酸化物を用いることができる。
【０１４１】
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意
味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素
を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電
流を十分に小さくすることが可能であり、また、移動度も高い。
【０１４２】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇ
ａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化
物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：
１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／
６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原
子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１４３】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしなが
ら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上
げることができる。
【０１４４】
以下では、酸化物半導体膜の構造について説明する。
【０１４５】
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化
物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ
Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
【０１４６】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸
化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の
酸化物半導体膜が典型である。
【０１４７】
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶
ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原
子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜より
も欠陥準位密度が低いという特徴がある。
【０１４８】
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結
晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−Ｏ
Ｓ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内
に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠
陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う
。
【０１４９】
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔ
ｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結
晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡ
ＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１５０】
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸
を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０１５１】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置さ
れている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」と
は、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、
８５°以上９５°以下の場合も含まれる。
【０１５２】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
【０１５３】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有して
いることがわかる。
【０１５４】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
【０１５５】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０１５６】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０１５７】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形
状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面
または上面の法線ベクトルと平行にならないこともある。
【０１５８】
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜
の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡ
Ｃ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。
【０１５９】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１６０】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変
動が小さい。よって、当該トランジスタは、信頼性が高い。
【０１６１】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡ
ＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０１６２】
〈電子機器の例〉
本発明の一態様に係る記憶装置または半導体装置は、表示機器、パーソナルコンピュータ
、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉ
ｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置
）に用いることができる。その他に、本発明の一態様に係る記憶装置または半導体装置を
用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、
電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（
ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディ
オ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンタ
ー複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電
子機器の具体例を図１２に示す。
【０１６３】
図１２（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、
表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタ
イラス５００８等を有する。なお、図１２（Ａ）に示した携帯型ゲーム機は、２つの表示
部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、
これに限定されない。
【０１６４】
図１２（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部
５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表
示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６
０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６
０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部
５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５
における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成と
しても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位
置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入
力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。
或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装
置の画素部に設けることでも、付加することができる。
【０１６５】
図１２（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２
、キーボード５４０３、ポインティングデバイス５４０４等を有する。
【０１６６】
図１２（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉
５３０３等を有する。
【０１６７】
図１２（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８
０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０
４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体
５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部
５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接
続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６
における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成とし
ても良い。
【０１６８】
図１２（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０
３、ライト５１０４等を有する。
【符号の説明】
【０１６９】
１０    記憶装置
１０ａ    記憶装置
１０ｂ    記憶装置
１１    トランジスタ
１２    トランジスタ
１３    論理素子
１４    メモリセル
１５    容量素子
１６    半導体素子
１６ｔ    トランジスタ
１７    配線
１７ａ    配線
１７ｂ    配線
１８    トランジスタ
１９    トランジスタ
２０    配線
２１    配線
２２    インバータ
３０    セルアレイ
４０    ＰＬＤ
４１    論理ブロック
４１−１    論理ブロック
４１−２    論理ブロック
４２    ＬＵＴ
４３    フリップフロップ
４４    入力端子
４５    出力端子
４６    出力端子
４７    ＡＮＤ回路
４８    マルチプレクサ
１２１    配線群
１２２    スイッチ回路
１２３    配線リソース
１２４    出力端子
１２５    配線
１２６    配線
１２７    トランジスタ
１２８    トランジスタ
１２９    トランジスタ
１３０    トランジスタ
１３１    トランジスタ
１３２    トランジスタ
１４０    Ｉ／Ｏエレメント
１４１    ＰＬＬ
１４２    ＲＡＭ
１４３    乗算器
４００    基板
４０１    絶縁膜
４０２    半導体膜
４０３    ゲート絶縁膜
４０４    ゲート電極
４０５    第１の領域
４０６    第２の領域
４０７    第２の領域
４０８    半導体膜
４０９    ゲート絶縁膜
４１０    ゲート電極
４１１    第１の領域
４１２    第２の領域
４１３    第２の領域
４１４    半導体膜
４１５    ゲート絶縁膜
４１６    ゲート電極
４１７    第１の領域
４１８    第２の領域
４１９    第２の領域
４２０    絶縁膜
４２３    配線
４２４    配線
４２５    配線
４２６    配線
４２７    配線
４３０    絶縁膜
４３１    半導体膜
４３２    導電膜
４３３    導電膜
４３４    ゲート絶縁膜
４３５    ゲート電極
４３６    導電膜
４４１    絶縁膜
４４２    絶縁膜
４４３    導電膜
４４５    配線
５００１    筐体
５００２    筐体
５００３    表示部
５００４    表示部
５００５    マイクロホン
５００６    スピーカー
５００７    操作キー
５００８    スタイラス
５１０１    車体
５１０２    車輪
５１０３    ダッシュボード
５１０４    ライト
５３０１    筐体
５３０２    冷蔵室用扉
５３０３    冷凍室用扉
５４０１    筐体
５４０２    表示部
５４０３    キーボード
５４０４    ポインティングデバイス
５６０１    筐体
５６０２    筐体
５６０３    表示部
５６０４    表示部
５６０５    接続部
５６０６    操作キー
５８０１    筐体
５８０２    筐体
５８０３    表示部
５８０４    操作キー
５８０５    レンズ
５８０６    接続部
【図１】
2020021530.tif 000012
【図２】
2020021530.tif 000013
【図３】
2020021530.tif 000014
【図４】
2020021530.tif 000015
【図５】
2020021530.tif 000016
【図６】
2020021530.tif 000017
【図７】
2020021530.tif 000018
【図８】
2020021530.tif 000019
【図９】
2020021530.tif 000020
【図１０】
2020021530.tif 000021
【図１１】
2020021530.tif 000022
【図１２】
2020021530.tif 000023
【図１３】
2020021530.tif 000024