(57)【要約】【課題】第１保持部によって保持されたデータが第２保持部によって取り込まれる際の最大過渡電流を低減する。【解決手段】表示装置は、複数の行および複数の列を構成するように配置された複数の画素と、前記複数の行における行を選択する行選択回路と、前記複数の画素のうち前記行選択回路によって選択された行の画素に信号を供給する信号供給回路とを備える。前記信号供給回路は、複数の第１データ保持部を有する第１保持部と、前記複数の第１データ保持部を順に選択し、選択された第１データ保持部にデータを取り込ませる走査回路と、各ブロックが複数の第２データ保持部を有する複数のブロックを有し、前記第１保持部によって保持された複数のデータを時分割で取り込んで保持する第２保持部と、前記第２保持部によって保持された複数のデータに応じた複数のアナログ信号を前記複数の画素のうち前記行選択回路によって選択された行の画素に供給するＤＡ変換部とを含む。【選択図】図３
2020076926.tif 000002
【特許請求の範囲】
【請求項１】
複数の行および複数の列を構成するように配置された複数の画素と、前記複数の行における行を選択する行選択回路と、前記複数の画素のうち前記行選択回路によって選択された行の画素に信号を供給する信号供給回路と、を備える表示装置であって、前記信号供給回路は、
複数の第１データ保持部を有する第１保持部と、
前記複数の第１データ保持部を順に選択し、選択された第１データ保持部にデータを取り込ませる走査回路と、
各ブロックが複数の第２データ保持部を有する複数のブロックを有し、前記第１保持部によって保持された複数のデータを時分割で取り込んで保持する第２保持部と、
前記第２保持部によって保持された複数のデータに応じた複数のアナログ信号を前記複数の画素のうち前記行選択回路によって選択された行の画素に供給するＤＡ変換部と、を含む、
ことを特徴とする表示装置。
【請求項２】
前記複数のブロックの各々は、前記第１保持部によって保持された複数のデータのうち対応するデータを時分割で取り込んで保持する、
ことを特徴とする請求項１に記載の表示装置。
【請求項３】
前記複数のブロックのうち１つのブロックが前記第１保持部によって保持された複数のデータのうち対応するデータを取り込むことに並行して、前記複数のブロックのうち他のブロックが前記第１保持部によって保持された複数のデータのうち対応するデータを取り込む、
ことを特徴とする請求項２に記載の表示装置。
【請求項４】
前記複数のブロックのそれぞれに含まれる前記第２データ保持部の個数が前記複数のブロックにおいて同一である、
ことを特徴とする請求項１乃至３のいずれか１項に記載の表示装置。
【請求項５】
前記複数のブロックにそれぞれデータを取り込ませるための複数のパルスを発生するパルス発生回路を更に備え、
前記パルス発生回路は、前記複数のパルスのそれぞれのアクティブ期間が互いに重複しないように前記複数のパルスを発生する、
ことを特徴とする請求項１乃至４のいずれか１項に記載の表示装置。
【請求項６】
前記複数のパルスのそれぞれの前記アクティブ期間の長さが互いに等しい、
ことを特徴とする請求項５に記載の表示装置。
【請求項７】
前記複数のブロックにそれぞれデータを取り込ませるための複数のパルスを発生するパルス発生回路を更に備え、
前記パルス発生回路は、前記複数のパルスにおける互いに連続するパルス同士が互いに部分的に重複するアクティブ期間を有するように前記複数のパルスを発生する、
ことを特徴とする請求項１乃至６のいずれか１項に記載の表示装置。
【請求項８】
前記複数のパルスのそれぞれの前記アクティブ期間の長さが互いに等しい、
ことを特徴とする請求項７に記載の表示装置。
【請求項９】
各パルスのアクティブ期間が他のパルスのアクティブ期間と重複している期間の長さが、前記複数のパルスにおいて互いに等しい、
ことを特徴とする請求項７又は８に記載の表示装置。
【請求項１０】
前記パルス発生回路が発生する前記複数のパルスの各々のアクティブ期間は、前記走査回路が前記第１保持部にデータを取り込ませるためのパルスのアクティブ期間より長い、
ことを特徴とする請求項５乃至９のいずれか１項に記載の表示装置。
【請求項１１】
前記走査回路が前記複数の第１データ保持部の全てにデータを取り込ませる動作を行う期間の終了後に、前記第１保持部によって取り込まれたデータを前記第２保持部が取り込む動作が実行される、
ことを特徴とする請求項１乃至１０のいずれか１項に記載の表示装置。
【請求項１２】
前記走査回路が前記複数の第１データ保持部の全てにデータを取り込ませる動作を行う期間の終了前に、前記期間において前記第１保持部によって既に取り込まれたデータを前記第２保持部が取り込む動作が開始される、
ことを特徴とする請求項１乃至１０のいずれか１項に記載の表示装置。
【請求項１３】
前記第２保持部の前記複数のブロックのうちの１つのブロックに供給するべき一群のデータが前記第１保持部によって取り込まれる度に、前記一群のデータが前記第２保持部によって取り込まれる、
ことを特徴とする請求項１２に記載の表示装置。
【請求項１４】
撮像部と、
前記撮像部によって撮像された画像を処理する処理部と、
前記処理部によって処理された画像を表示する表示部として構成された請求項１乃至１３のいずれか１項に記載の表示装置と、
を備えることを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置および撮像装置に関する。
【背景技術】
【０００２】
特許文献１には、複数の画素がマトリクス状に配置された有効表示部と、水平駆動回路と、垂直駆動回路とを有する表示装置が記載されている。垂直駆動回路は、シフトレジスタと、サンプリング回路群と、第２ラッチ回路群とを有する。シフトレジスタは、列を選択するサンプリングパルスを順次に発生する。サンプリング回路群は、シフトレジスタからのサンプリングパルスに応じてデジタル画像データを順次にサンプリングする。第２ラッチ回路群は、サンプリング回路群によってサンプリングされたデータ群を一括してラッチすることによって該データ群を線順次化する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−１７１０３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載された表示装置では、サンプリング回路群によってサンプリングされたデータ群を第２ラッチ回路群が同時にラッチするので、最大過渡電流が大きくなりうる。最大過渡電流が大きいと、電源線の寄生抵抗による電圧降下が無視できなくなり、回路が誤動作する可能性がある。
【０００５】
本発明は、第１保持部によって保持されたデータが第２保持部によって取り込まれる際の最大過渡電流を低減するために有利な技術を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の１つの側面によれば、複数の行および複数の列を構成するように配置された複数の画素と、前記複数の行における行を選択する行選択回路と、前記複数の画素のうち前記行選択回路によって選択された行の画素に信号を供給する信号供給回路と、を備える表示装置であって、前記信号供給回路は、複数の第１データ保持部を有する第１保持部と、前記複数の第１データ保持部を順に選択し、選択された第１データ保持部にデータを取り込ませる走査回路と、各ブロックが複数の第２データ保持部を有する複数のブロックを有し、前記第１保持部によって保持された複数のデータを時分割で取り込んで保持する第２保持部と、前記第２保持部によって保持された複数のデータに応じた複数のアナログ信号を前記複数の画素のうち前記行選択回路によって選択された行の画素に供給するＤＡ変換部と、を含む。
【発明の効果】
【０００７】
本発明によれば、第１保持部によって保持されたデータが第２保持部によって取り込まれる際の最大過渡電流を低減するために有利な技術が提供される。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施形態の表示装置の構成を示す図。
【図２】信号供給回路の構成例を示す図。
【図３】第１実施形態の信号出力回路の動作を例示する図。
【図４】第２実施形態の信号出力回路の動作を例示する図。
【図５】表示装置が組み込まれた撮像装置の構成例を示す図。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら本発明をその例示的な実施形態を通して説明する。
【００１０】
図１には、本発明の一実施形態の表示装置１の構成が示されている。表示装置１は、画素アレイ１０、垂直走査回路（行選択回路）２０、信号供給回路３０および制御回路４０を備えうる。画素アレイ１０は、複数の行および複数の列を構成するように配置された複数の画素１１を有する。各画素１１は、複数のサブ画素（例えば、Ｒ（赤）サブ画素、Ｇ（緑）サブ画素、Ｂ（青）サブ画素）を含みうる。垂直走査回路（行選択回路）２０は、画素アレイ１０の複数の行における行を選択する。行の選択は、垂直走査回路２０が走査線２１を介して、選択すべき行を構成する１行分の画素１１（１行分のサブ画素）に制御信号を供給することによってなされる。信号供給回路３０は、垂直走査回路２０によって選択された行の１行分の画素１１に信号線３１を介して信号（輝度信号）を供給する。垂直走査回路２０および信号供給回路３０は、制御回路４０によって制御されうる。
【００１１】
１つの信号線３１０は、１つの画素１１を構成する複数のサブ画素（Ｒサブ画素、Ｇサブ画素、Ｂサブ画素）に対応する個数のサブ信号線を含みうる。以下では、説明の簡単化のために、画素アレイ１０が６列（信号線３１０の数が６）で構成され、１つの信号線３１０が３つのサブ信号線（Ｒサブ画素用、Ｇサブ画素用、Ｂサブ画素用）で構成されるものとして説明する。しかし、実際には、画素アレイ１０は、より多くの列を有しうる。また、１つの画素１１を構成するサブ画素の個数は、３個に限定されない。
【００１２】
図２には、信号供給回路３０の構成例が示されている。信号供給回路３０は、走査回路２０１（シフトレジスタ）と、第１保持部２０２と、第２保持部２０３と、ＤＡ変換部（デジタル−アナログ変換部）２０４とを含みる。第１保持部２０２は、複数の第１データ保持部ＤＨ１−１、ＤＨ１−２、ＤＨ１−３、ＤＨ１−４、ＤＨ１−５、ＤＨ１−６を有する。ここで、文字列（例えば、ＤＨ１）に付される添え字”−ｘ”（この例では、ｘ＝１〜６）は、画素アレイ１０の列に対応する。例えば、ＤＨ１−１は、画素アレイ１０の第１列に対応する第１データ保持部、即ち、画素アレイ１０の第１列に信号を供給するための第１データ保持部である。以下では、列を特定する必要がない場合には、第１データ保持部ＤＨ１と記載する。各第１保持部ＤＨ１は、Ｒサブ画素、Ｇサブ画素、Ｂサブ画素に信号を供給するために、Ｒサブ画素用のラッチＲＬ１、Ｇサブ画素用のラッチＧＬ１、Ｂサブ画素用のラッチＧＬ１を含みうる。
【００１３】
第２保持部２０３は、複数のブロックＢＬＫ１、ＢＬＫ２を含み、各ブロックは、複数の第２データ保持部ＤＨ２を有する。例えば、第１ブロックＢＬＫ１は、複数の第２データ保持部ＤＨ２として、第２データ保持部ＤＨ２−１、ＤＨ２−２、ＤＨ２−３を有する。また、第２ブロックＢＬＫ２は、複数の第２データ保持部ＤＨ２として、第２データ保持部ＤＨ２−４、ＤＨ−５、ＤＨ−６を有する。第２保持部２０３は、第１保持部２０２によって保持された複数のデータを時分割で取り込んで保持する。別の観点において、複数のブロックＢＬＫ１、ＢＬＫ２の各々は、第１保持部２０２によって保持された複数のデータを時分割で取り込んで保持する。各第２データ保持部ＤＨ２は、Ｒサブ画素、Ｇサブ画素、Ｂサブ画素に信号を供給するために、Ｒサブ画素用のラッチＲＬ２、Ｇサブ画素用のラッチＧＬ２、Ｂサブ画素用のラッチＧＬ２を含みうる。
【００１４】
第１保持部２０２および第２保持部２０３によって２段の保持部が構成される。制御回路４０から供給される輝度データ（この例では、ＲデータＲＤ０、ＧデータＧＤ０、ＢデータＢＤ０で構成される。）の取り込みおよび保持を第１保持部２０２が担い、ＤＡ変換部２０４への輝度データ（この例では、ＲデータＲＤ２、ＧデータＧＤ２、ＢデータＢＤ２で構成される。）の供給を第２保持部２０３が担う。このような構成では、輝度データの取り込み動作と供給動作とを並行して行うことができるので、高速化に有利である。
【００１５】
走査回路２０１は、第１保持部２０２の複数の第１データ保持部ＤＨ１を順に選択し、選択された第１データ保持部ＤＨ１にデータを取り込ませる。走査回路２０１は、シフトレジスタで構成されうる。該シフトレジスタは、制御回路４０から供給されるスタートパルスＰ＿ＳＴを受けてパルスを順次に後段に転送するように直列接続された６個（６段）のフリップフロップＦＦで構成されうる。該シフトレジスタは、複数のフリップフロップＦＦがクロック信号ＣＬＫに同期してパルスを順次に転送するように構成されうる。各フリップフロップＦＦは、制御回路４０から供給されるリセット信号ＲＥＳＢによってリセットされうる。クロック信号ＣＬＫは、例えば、外部装置または表示装置１において生成される基準クロック信号に基づいて制御回路４０によって生成されうる。走査回路２０１は、６個のフリップフロップＦＦのそれぞれからの出力信号を書き込みパルスＨＳＲ１〜ＨＳＲ６として出力しうる。ＤＡ変換部２０４は、第２保持部２０３によって保持された複数のデータに応じた複数のアナログ信号を複数の画素１１のうち垂直走査回路（行選択回路）２０によって選択された行の画素１１に供給しうる。
【００１６】
制御回路４０は、輝度データとして、ＲデータＲＤ０、ＧデータＧＤ０、ＢデータＢＤ０を信号供給回路３０の第１保持部２０２に供給しうる。第１保持部２０２は、書き込みパルスＨＳＲ１〜ＨＳＲ６に応じて、ＲデータＲＤ０、ＧデータＧＤ０、ＢデータＢＤ０を取り込んで保持する。ここで、第１保持部２０２において、第１データ保持部ＤＨ１−ｘは、書き込みパルスＨＳＲｘ（ｘ＝１〜６）に応じてＲデータＲＤ０、ＧデータＧＤ０、ＢデータＢＤ０を取り込んで保持し、ＲデータＲＤ１、ＧデータＧＤ１、ＢデータＢＤ１として出力する。第２保持部２０３において、第２データ保持部ＤＨ２は、書き込みパルスＰＬＡＴ１〜ＰＬＡＴ３に応じて、ＲデータＲＤ１、ＧデータＧＤ１、ＢデータＢＤ１を取り込んで保持し、ＲデータＲＤ２、ＧデータＧＤ２、ＢデータＢＤ２として出力する。制御回路４０は、書き込みパルスＰＬＡＴ１〜ＰＬＡＴ３を発生するパルス発生回路４１を含みうる。パルス発生回路４１は、信号供給回路３０に備えられてもよい。
【００１７】
図３には、第１実施形態に信号供給回路３０の動作が例示されている。時刻ｔ０において、リセット信号ＲＥＢがアクティブレベル（ローレベル）に遷移し、これにより、走査回路２０１のシフトレジスタを構成する６段のフリップフロップＦＦの出力である書き込みパルスＨＳＲ１〜ＨＳＲ６がリセットされる。その後、リセット信号ＲＥＢがインアクティブレベル（ハイレベル）に遷移した後、時刻ｔ１からクロック信号ＣＬＫの供給が開始される。制御回路４０は、時刻ｔ１を含む期間においてアクティブレベルになるスタートパルスＰ＿ＳＴを走査回路２０１に供給する。走査回路２０１は、クロック信号ＣＬＫに同期してパルス信号を順次に後段に転送することによって、互いに重複しない書き込みパルスＨＳＲ１〜ＨＳＲ６を発生する。
【００１８】
時刻ｔ１から時刻ｔ２において書き込みパルスＨＳＲ１がアクティブレベルとなり、第１保持部２０２の第１データ保持部ＤＨ１−１（ＲＬ１−１、ＧＬ１−１、ＢＬ１−１）によって、ＲデータＲＤ０、ＧデータＲＤ０、ＢデータＢＤ０が取り込まれ保持される。時刻ｔ２から時刻ｔ３において書き込みパルスＨＳＲ２がアクティブレベルとなり、第１保持部２０２の第１データ保持部ＤＨ１−２（ＲＬ１−２、ＧＬ１−２、ＢＬ１−２）によって、ＲデータＲＤ０、ＧデータＲＤ０、ＢデータＢＤ０が取り込まれ保持される。
【００１９】
時刻ｔ３から時刻ｔ４において書き込みパルスＨＳＲ３がアクティブレベルとなり、第１保持部２０２の第１データ保持部ＤＨ１−３（ＲＬ１−３、ＧＬ１−３、ＢＬ１−３）によって、ＲデータＲＤ０、ＧデータＲＤ０、ＢデータＢＤ０が取り込まれ保持される。時刻ｔ４から時刻ｔ５において書き込みパルスＨＳＲ４がアクティブレベルとなり、第１保持部２０２の第１データ保持部ＤＨ１−４（ＲＬ１−４、ＧＬ１−４、ＢＬ１−４）によって、ＲデータＲＤ０、ＧデータＲＤ０、ＢデータＢＤ０が取り込まれ保持される。
【００２０】
時刻ｔ５から時刻ｔ６において書き込みパルスＨＳＲ１がアクティブレベルとなり、第１保持部２０２の第１データ保持部ＤＨ１−５（ＲＬ１−５、ＧＬ１−５、ＢＬ１−５）によって、ＲデータＲＤ０、ＧデータＲＤ０、ＢデータＢＤ０が取り込まれ保持される。時刻ｔ６から時刻ｔ７において書き込みパルスＨＳＲ２がアクティブレベルとなり、第１保持部２０２の第１データ保持部ＤＨ１−６（ＲＬ１−６、ＧＬ１−６、ＢＬ１−６）によって、ＲデータＲＤ０、ＧデータＲＤ０、ＢデータＢＤ０が取り込まれ保持される。
【００２１】
その後、パルス発生回路４１は、時刻ｔ８〜ｔ１０において書き込みパルスＰＬＡＴ１をアクティブレベルとする。したがって、時刻ｔ８〜ｔ１０において、第２保持部２０３の第１ブロックＢＬＫ１における第２データ保持部ＤＨ２−１によって、それに対応するＲデータＲＤ１−１、ＧデータＲＤ１−１、ＢデータＢＤ１−１が取り込まれ保持される。また、時刻ｔ８〜ｔ１０において、第２保持部２０３の第２ブロックＢＬＫ２における第２データ保持部ＤＨ２−４によって、それに対応するＲデータＲＤ１−４、ＧデータＲＤ１−４、ＢデータＢＤ１−４が取り込まれ保持される。このように、第１ブロックＢＬＫ１における第２データ保持部ＤＨ２−１および第２ブロックＢＬＫ２における第２データ保持部ＤＨ２−４によるデータの取り込み動作が書き込みパルスＰＬＡＴ１に従って同時になされうる。パルス発生回路４１は、例えば、書き込み信号ＨＳＲ６に応答して生成されるタイミング信号ＰＬＡＴに応じて書き込みパルスＰＬＡＴ１を発生しうる。あるいは、パルス発生回路４１は、例えば、書き込み信号ＨＳＲ６に応答して書き込みパルスＰＬＡＴ１、ＰＬＡＴ２、ＰＬＡＴ３を発生しうる。
【００２２】
パルス発生回路４１は、時刻ｔ１１〜ｔ１３において書き込みパルスＰＬＡＴ２をアクティブレベルとする。したがって、時刻ｔ１１〜ｔ１３において、第２保持部２０３の第１ブロックＢＬＫ１における第２データ保持部ＤＨ２−２によって、それに対応するＲデータＲＤ１−２、ＧデータＲＤ１−２、ＢデータＢＤ１−２が取り込まれ保持される。また、時刻ｔ１１〜ｔ１３において、第２保持部２０３の第２ブロックＢＬＫ２における第２データ保持部ＤＨ２−５によって、それに対応するＲデータＲＤ１−５、ＧデータＲＤ１−５、ＢデータＢＤ１−５が取り込まれ保持される。このように、第１ブロックＢＬＫ１における第２データ保持部ＤＨ２−２および第２ブロックＢＬＫ２における第２データ保持部ＤＨ２−５によるデータの取り込み動作が書き込みパルスＰＬＡＴ２に従って同時になされうる。
【００２３】
パルス発生回路４１は、時刻ｔ１４〜ｔ１６において書き込みパルスＰＬＡＴ３をアクティブレベルとする。したがって、時刻ｔ１４〜ｔ１６において、第２保持部２０３の第１ブロックＢＬＫ１における第２データ保持部ＤＨ２−３によって、それに対応するＲデータＲＤ１−３、ＧデータＲＤ１−３、ＢデータＢＤ１−３が取り込まれ保持される。また、時刻ｔ１４〜ｔ１６において、第２保持部２０３の第２ブロックＢＬＫ２における第２データ保持部ＤＨ２−６によって、それに対応するＲデータＲＤ１−６、ＧデータＲＤ１−６、ＢデータＢＤ１−６が取り込まれ保持される。このように、第１ブロックＢＬＫ１における第２データ保持部ＤＨ２−３および第３ブロックＢＬＫ２における第２データ保持部ＤＨ２−６によるデータの取り込み動作が書き込みパルスＰＬＡＴ３に従って同時になされうる。
【００２４】
以上のように、パルス発生回路４１は、第１保持部２０２によって保持された複数のデータが第２保持部２０３によって時分割で取り込まれるように書き込みパルスＰＬＡＴ１〜ＰＬＡＴ３を発生する。ここで、複数のブロックのうち１つのブロックが第１保持部によって保持された複数のデータのうち対応するデータを取り込むことに並行して複数のブロックのうち他のブロックが第１保持部によって保持された複数のデータのうち対応するデータを取り込む。その後、ＤＡ変換部２０４は、第２保持部２０３によって保持されたデータＲＤ２、ＧＤ２、ＢＤ２に応じたアナログ信号を複数の画素１１のうち垂直走査回路（行選択回路）２０によって選択された行の画素１１に供給する。これにより、垂直走査回路２０によって選択された行の画素１１にアナログ信号が書き込まれる。
【００２５】
以上のように、パルス発生回路４１は、複数の書き込みパルスＰＬＡＴ１、ＰＬＡＴ２、ＰＬＡＴ３のそれぞれのアクティブ期間が互いに重複しないように複数のパルスＰＬＡＴ１、ＰＬＡＴ２、ＰＬＡＴ３を発生する。換言すると、パルス発生回路４１は、複数の書き込みパルスＰＬＡＴ１、ＰＬＡＴ２、ＰＬＡＴ３の遷移タイミングが同一タイミングにならないように複数のパルスＰＬＡＴ１、ＰＬＡＴ２、ＰＬＡＴ３を発生する。これにより、複数の書き込みパルスＰＬＡＴ１、ＰＬＡＴ２、ＰＬＡＴ３の遷移時に大きな過渡電流が流れることを防止し、信号供給回路３０の電源線と接地線との間に流れる最大過渡電流を抑えることができる。
【００２６】
複数のブロックＢＬＫ１、ＢＬＫ２のそれぞれに含まれる第２データ保持部ＤＨ２の個数は、複数のブロックブロックＢＬＫ１、ＢＬＫ２において同一にされうる。これにより、前述の過渡電流を均一化することができる。パルス発生回路４１は、複数の書き込みパルスＰＬＡＴ１〜ＰＬＡＴ３のそれぞれのアクティブ期間の長さが互いに等しいように複数の書き込みパルスＰＬＡＴ１〜ＰＬＡＴ３を発生しうる。パルス発生回路４１は、複数の書き込みパルスＰＬＡＴ１〜ＰＬＡＴ３の各々のアクティブ期間が書き込みパルスＨＳＲ１〜ＨＳＲ６のアクティブ期間より長いように、複数の書き込みパルスＰＬＡＴ１〜ＰＬＡＴ３を発生しうる。複数の書き込みパルスＰＬＡＴ１〜ＰＬＡＴ３の個数は、例えば、複数のブロックＢＬＫ１、ＢＬＫ２の各々を構成する第２データ保持部ＤＨ２の個数（列数）と等しく設定されうる。
【００２７】
上記の実施形態では、走査回路２０１が第１保持部２０２の複数の第１データ保持部ＤＨ１の全てにデータを取り込ませる動作を行う期間（ｔ０〜ｔ７）の終了後に、第１保持部２０２によって取り込まれたデータを第２保持部２０２が取り込む動作が実行される。しかし、走査回路２０１が第１保持部２０２の複数の第１データ保持部ＤＨ１の全てにデータを取り込ませる動作を行う期間の終了前に、当該期間において第１保持部２０２によって既に取り込まれたデータを第２保持部２０３が取り込む動作が開始されてもよい。例えば、第２保持部２０３の複数のブロックＢＬＫ１、ＢＬＫ２のうちの１つのブロックに供給するべき一群のデータが第１保持部２０２によって取り込まれる度に、該一群のデータが第２保持部２０３によって取り込まれうる。より具体的には、例えば、時刻ｔ５の後に書き込みパルスＰＬＡＴ１がアクティブレベルにされ、時刻ｔ５の後に書き込みパルスＰＬＡＴ２がアクティブレベルにされうる。ただし、複数の書き込みパルスＰＬＡＴ１、ＰＬＡＴ２、ＰＬＡＴ３のそれぞれのアクティブ期間は、互いに重複しないように複数の書き込みパルスＰＬＡＴ１、ＰＬＡＴ２、ＰＬＡＴ３が生成される。
【００２８】
図４には、第２実施形態における信号供給回路３０の動作が例示されている。図４に示された例では、パルス発生回路４１は、複数の書き込みパルスＰＬＡＴ１〜ＰＬＡＴ３における互いに連続する書き込みパルス同士が互いに部分的に重複するアクティブ期間を有するように複数のパルスＰＬＡＴ１〜ＰＬＡＴ３を発生する。アクティブ期間が部分的に互いに重複するとは、１つのアクティブ期間の一部と他のアクティブ期間の一部とが重複することを意味する。
【００２９】
図４に示された第２実施形態における時刻ｔ０〜ｔ８の動作は、図３に示された第１実施形態における時刻ｔ０〜ｔ８の動作と同一である。パルス発生回路４１は、時刻ｔ８〜ｔ１１において書き込みパルスＰＬＡＴ１をアクティブレベルとする。したがって、時刻ｔ８〜ｔ１１において、第２保持部２０３の第１ブロックＢＬＫ１における第２データ保持部ＤＨ２−１によって、それに対応するＲデータＲＤ１−１、ＧデータＲＤ１−１、ＢデータＢＤ１−１が取り込まれ保持される。また、時刻ｔ８〜ｔ１１において、第２保持部２０３の第２ブロックＢＬＫ２における第２データ保持部ＤＨ２−４によって、それに対応するＲデータＲＤ１−４、ＧデータＲＤ１−４、ＢデータＢＤ１−４が取り込まれ保持される。このように、第１ブロックＢＬＫ１における第２データ保持部ＤＨ２−１および第２ブロックＢＬＫ２における第２データ保持部ＤＨ２−４によるデータの取り込み動作が書き込みパルスＰＬＡＴ１に従って同時になされうる。
【００３０】
パルス発生回路４１は、書き込みパルスＰＬＡＴ２のアクティブ期間の一部が書き込みパルスＰＫＡＴ１のアクティブ期間の一部と重複するように、時刻ｔ９〜ｔ１１において書き込みパルスＰＬＡＴ２をアクティブレベルとする。したがって、時刻ｔ９〜ｔ１１において、第２保持部２０３の第１ブロックＢＬＫ１における第２データ保持部ＤＨ２−２によって、それに対応するＲデータＲＤ１−２、ＧデータＲＤ１−２、ＢデータＢＤ１−２が取り込まれ保持される。また、時刻ｔ９〜ｔ１１において、第２保持部２０３の第２ブロックＢＬＫ２における第２データ保持部ＤＨ２−５によって、それに対応するＲデータＲＤ１−５、ＧデータＲＤ１−５、ＢデータＢＤ１−５が取り込まれ保持される。このように、第１ブロックＢＬＫ１における第２データ保持部ＤＨ２−２および第２ブロックＢＬＫ２における第２データ保持部ＤＨ２−５によるデータの取り込み動作が書き込みパルスＰＬＡＴ２に従って同時に、あるいは並行してなされうる。
【００３１】
パルス発生回路４１は、書き込みパルスＰＬＡＴ３のアクティブ期間の一部が書き込みパルスＰＫＡＴ２のアクティブ期間の一部と重複するように、時刻ｔ１０〜ｔ１３において書き込みパルスＰＬＡＴ３をアクティブレベルとする。したがって、時刻ｔ１０〜ｔ１３において、第２保持部２０３の第１ブロックＢＬＫ１における第２データ保持部ＤＨ２−３によって、それに対応するＲデータＲＤ１−３、ＧデータＲＤ１−３、ＢデータＢＤ１−３が取り込まれ保持される。また、時刻ｔ１０〜ｔ１３において、第２保持部２０３の第２ブロックＢＬＫ２における第２データ保持部ＤＨ２−６によって、それに対応するＲデータＲＤ１−６、ＧデータＲＤ１−６、ＢデータＢＤ１−６が取り込まれ保持される。このように、第１ブロックＢＬＫ１における第２データ保持部ＤＨ２−３および第２ブロックＢＬＫ２における第２データ保持部ＤＨ２−６によるデータの取り込み動作が書き込みパルスＰＬＡＴ３に従って同時になされうる。パルス発生回路４１は、３以上の書き込みパルスＰＬＡＴ１〜ＰＬＡＴ３のそれぞれのアクティブ期間の一部が重複するように書き込みパルスＰＬＡＴ１〜ＰＬＡＴ３を発生してもよい。
【００３２】
以上のように、パルス発生回路４１は、第１保持部２０２によって保持された複数のデータが第２保持部２０３によって時分割で取り込まれるように書き込みパルスＰＬＡＴ１〜ＰＬＡＴ３を発生する。ここで、複数のブロックのうち１つのブロックが第１保持部によって保持された複数のデータのうち対応するデータを取り込むことに並行して複数のブロックのうち他のブロックが第１保持部によって保持された複数のデータのうち対応するデータを取り込む。その後、ＤＡ変換部２０４は、第２保持部２０３によって保持されたデータＲＤ２、ＧＤ２、ＢＤ２に応じたアナログ信号を複数の画素１１のうち垂直走査回路（行選択回路）２０によって選択された行の画素１１に供給する。これにより、垂直走査回路２０によって選択された行の画素１１にアナログ信号が書き込まれる。第２実施形態は、最大過渡電流の抑制の他、１水平走査期間を短くするために有利である。
【００３３】
第２実施形態においても、パルス発生回路４１は、複数の書き込みパルスＰＬＡＴ１〜ＰＬＡＴ３のそれぞれのアクティブ期間の長さが互いに等しいように複数の書き込みパルスＰＬＡＴ１〜ＰＬＡＴ３を発生しうる。また、パルス発生回路４１は、複数の書き込みパルスＰＬＡＴ１〜ＰＬＡＴ３の各々のアクティブ期間が書き込みパルスＨＳＲ１〜ＨＳＲ６のアクティブ期間より長いように、複数の書き込みパルスＰＬＡＴ１〜ＰＬＡＴ３を発生しうる。また、パルス発生回路４１は、各書き込みパルスが他の書き込みパルスのアクティブ期間と重複している期間の長さが複数の書き込みパルスＰＬＡＴ１〜ＰＬＡＴ３互いに等しいように複数の書き込みパルスＰＬＡＴ１〜ＰＬＡＴ３を発生しうる。
【００３４】
走査回路２０１が第１保持部２０２の複数の第１データ保持部ＤＨ１の全てにデータを取り込ませる動作を行う期間の終了前に、当該期間において第１保持部２０２によって既に取り込まれたデータを第２保持部２０３が取り込む動作が開始されてもよい。例えば、第２保持部２０３の複数のブロックＢＬＫ１、ＢＬＫ２のうちの１つのブロックに供給するべき一群のデータが第１保持部２０２によって取り込まれる度に、該一群のデータが第２保持部２０３によって取り込まれうる。より具体的には、例えば、時刻ｔ５の後に書き込みパルスＰＬＡＴ１がアクティブレベルにされ、時刻ｔ６の後に書き込みパルスＰＬＡＴ２がアクティブレベルにされうる。ただし、複数の書き込みパルスＰＬＡＴ１〜ＰＬＡＴ３における互いに連続する書き込みパルス同士が互いに部分的に重複するアクティブ期間を有するように複数の書き込みパルスＰＬＡＴ１、ＰＬＡＴ２、ＰＬＡＴ３が生成される。
【００３５】
図５には、上記の実施形態の表示装置１に代表される表示部１００３が組み込まれた撮像装置１０００の構成が例示されている。撮像装置１０００は、撮像部(イメージセンサ）１００１と、撮像部１００１によって撮像された画像を処理する処理部１００２と、処理部１００２によって処理された画像を表示する表示部１００３とを備えうる。表示部１００３は、例えば、撮像部１００１によって撮像され処理部１００２によって処理された画像の他、撮像装置１０００の操作のための情報が表示されうる。撮像装置の概念には、撮像機能を有するあらゆる装置が含まれうる。表示部１００３は、例えば、デジタルスチルカメラに代表される撮像装置の背面表示部であってもよいし、ビューファインダーであってよいし、その他の部分に設けられた表示部であってもよい。ビューファインダーは、撮像装置のファインダの中に配置されている表示装置である。
【符号の説明】
【００３６】
１：表示装置、１０：画素アレイ、１１：画素、２０：垂直走査回路（行選択回路）、３０：信号供給回路、２０１：走査回路、２０２：第１保持部、２０３：第２保持部、２０４：ＤＡ変換部、ＤＨ１：第１データ保持部、ＤＨ２：第２データ保持部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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