(57)【要約】【課題】キャパシターを用いた電荷再分配において寄生容量を低減することで正確な電荷再分配を実現できる回路装置、電気光学装置及び電子機器等を提供すること。【解決手段】回路装置は、駆動回路と出力キャパシターとを含む。出力キャパシターは、第１の金属層ＡＬＡと、第１の金属層ＡＬＡの上層の第２の金属層ＭＬＡと、第１の絶縁層ＩＮＳＡとにより構成される第１のＭＩＭキャパシター素子ＣＡと、第２の金属層ＭＬＡの上層の第３の金属層ＡＬＢと、第３の金属層ＡＬＢの上層の第４の金属層ＭＬＢと、第２の絶縁層ＩＮＳＢとにより構成される第２のＭＩＭキャパシター素子ＣＢと、を含む。第１の金属層ＡＬＡ及び第４の金属層ＭＬＢは、キャパシター駆動用ノードに電気的に接続される。第２の金属層ＭＬＡ及び第３の金属層ＡＬＢは、電圧出力ノードに電気的に接続される。【選択図】      図２
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【特許請求の範囲】
【請求項１】
キャパシター駆動電圧をキャパシター駆動用ノードに出力する駆動回路と、
前記キャパシター駆動用ノードと電圧出力ノードとの間に設けられる出力キャパシターと、
を含み、
前記出力キャパシターは、
第１の金属層と、前記第１の金属層の上層の第２の金属層と、前記第１の金属層と前記第２の金属層の間に設けられる第１の絶縁層とにより構成される第１のＭＩＭキャパシター素子と、
前記第２の金属層の上層の第３の金属層と、前記第３の金属層の上層の第４の金属層と、前記第３の金属層と前記第４の金属層の間に設けられる第２の絶縁層とにより構成される第２のＭＩＭキャパシター素子と、
を有し、
前記第１の金属層及び前記第４の金属層は、前記キャパシター駆動用ノードに電気的に接続され、
前記第２の金属層及び前記第３の金属層は、前記電圧出力ノードに電気的に接続されることを特徴とする回路装置。
【請求項２】
請求項１に記載された回路装置において、
前記出力キャパシターは、
前記第４の金属層の上層の第５の金属層と、前記第５の金属層の上層の第６の金属層と、前記第５の金属層と前記第６の金属層の間に設けられる第３の絶縁層により構成される第３のＭＩＭキャパシター素子と、
前記第６の金属層の上層の第７の金属層と、前記第７の金属層の上層の第８の金属層と、前記第７の金属層と前記第８の金属層の間に設けられる第４の絶縁層により構成される第４のＭＩＭキャパシター素子と、
を有し、
前記第５の金属層及び前記第８の金属層は、前記キャパシター駆動用ノードに電気的に接続され、
前記第６の金属層及び前記第７の金属層は、前記電圧出力ノードに電気的に接続されることを特徴とする回路装置。
【請求項３】
請求項１又は２に記載された回路装置において、
前記キャパシター駆動電圧は、階調データに基づく電圧であることを特徴とする回路装置。
【請求項４】
請求項１乃至３のいずれか一項に記載された回路装置において、
前記回路装置の基板の厚さ方向における平面視において、前記第１のＭＩＭキャパシター素子と前記第２のＭＩＭキャパシター素子は、重なって配置されることを特徴とする回路装置。
【請求項５】
請求項１乃至４のいずれか一項に記載された回路装置において、
各キャパシターが前記出力キャパシターである複数のキャパシターを含み、
前記複数のキャパシターの一端が、前記電圧出力ノードに共通接続されることを特徴とする回路装置。
【請求項６】
請求項５に記載された回路装置において、
前記複数のキャパシターと電気光学パネル側容量との間の電荷再分配により電気光学パネルを駆動することを特徴とする回路装置。
【請求項７】
請求項５に記載された回路装置において、
前記電圧出力ノードに階調電圧を出力するＤ／Ａ変換回路と、
前記電圧出力ノードに接続され、電気光学パネルを駆動するアンプ回路と、
を含むことを特徴とする回路装置。
【請求項８】
キャパシター駆動電圧をキャパシター駆動用ノードに出力するキャパシター駆動回路と、
前記キャパシター駆動用ノードと電圧出力ノードとの間に設けられる出力キャパシターと、
を含み、
前記出力キャパシターは、
第１の金属層と、前記第１の金属層の上層の第２の金属層と、前記第１の金属層と前記第２の金属層の間に設けられる第１の絶縁層により構成される第１のキャパシター素子と、
前記第２の金属層と、前記第２の金属層の上層の第３の金属層と、前記第２の金属層と前記第３の金属層の間に設けられる第２の絶縁層により構成される第２のキャパシター素子と、
を有し、
前記第１の金属層及び前記第３の金属層は、前記キャパシター駆動用ノードに電気的に接続され、
前記第２の金属層は、前記電圧出力ノードに電気的に接続されることを特徴とする回路装置。
【請求項９】
請求項１乃至８のいずれか一項に記載された回路装置と、
前記回路装置に駆動される電気光学パネルと、
を含むことを特徴とする電気光学装置。
【請求項１０】
請求項１乃至８のいずれか一項に記載された回路装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路装置、電気光学装置及び電子機器等に関する。
【背景技術】
【０００２】
表示装置において高精細化が進んでおり、それに伴ってドライバーが１つの画素を駆動する時間が短くなっている。画素の駆動を高速化する手法として、キャパシターの電荷再分配により電気光学パネルを駆動する手法がある。例えば特許文献１には、キャパシター駆動回路とキャパシター回路とを含む表示ドライバーが開示されている。キャパシター駆動回路が、階調データに基づく電圧をキャパシター回路へ出力することで、キャパシター回路と電気光学パネル側容量との間で電荷再分配が生じる。この電荷再分配によって画素にデータ電圧が書き込まれる。また特許文献２には、Ｄ／Ａ変換回路とアンプ回路と補助用キャパシター駆動回路と補助用キャパシター回路とを含む表示ドライバーが開示されている。アンプ回路は、Ｄ／Ａ変換回路の出力電圧に基づいて電気光学パネルを駆動する。このとき、補助用キャパシター駆動回路が、階調データに基づく電圧を補助用キャパシター回路へ出力することで、補助用キャパシター回路とＤ／Ａ変換回路の出力ノードの寄生容量との間で電荷再分配が生じる。この電荷再分配によってＤ／Ａ変換回路の出力電圧を高速に変化する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−８０８０５号公報
【特許文献２】特開２０１６−９０８８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記のようにキャパシターの電荷再分配を用いて電圧を出力する場合、その電圧が出力されるノードの寄生容量が、キャパシターの容量誤差となる。キャパシターの容量誤差は、電荷再分配における分配比の誤差となるため、電荷再分配により出力される電圧に誤差が発生する。集積回路において上記キャパシターを実現する際、従来は単層キャパシターが用いられていた。例えば、単層キャパシターの下層をキャパシター駆動回路に接続し、単層キャパシターの上層を出力ノードとしていた。しかし、単層キャパシターの上層は他の金属層等との間に寄生容量が生じるおそれがある。例えば、単層キャパシターの上層は最上層とは限らないため、より上層の配線層との間に寄生容量が発生するおそれがあった。
【課題を解決するための手段】
【０００５】
本発明の一態様は、キャパシター駆動電圧をキャパシター駆動用ノードに出力する駆動回路と、前記キャパシター駆動用ノードと電圧出力ノードとの間に設けられる出力キャパシターと、を含み、前記出力キャパシターは、第１の金属層と、前記第１の金属層の上層の第２の金属層と、前記第１の金属層と前記第２の金属層の間に設けられる第１の絶縁層とにより構成される第１のＭＩＭキャパシター素子と、前記第２の金属層の上層の第３の金属層と、前記第３の金属層の上層の第４の金属層と、前記第３の金属層と前記第４の金属層の間に設けられる第２の絶縁層とにより構成される第２のＭＩＭキャパシター素子と、を有し、前記第１の金属層及び前記第４の金属層は、前記キャパシター駆動用ノードに電気的に接続され、前記第２の金属層及び前記第３の金属層は、前記電圧出力ノードに電気的に接続される回路装置に関係する。
【図面の簡単な説明】
【０００６】
【図１】回路装置の第１構成例を示すブロック図。
【図２】第１構成例におけるキャパシターの構造を示す断面図。
【図３】回路装置の第２構成例を示すブロック図。
【図４】第２構成例におけるキャパシターの構造を示す断面図。
【図５】回路装置の第３構成例を示すブロック図。
【図６】第３構成例におけるキャパシターの構造を示す断面図。
【図７】回路装置の第４構成例を示すブロック図。
【図８】表示ドライバーである回路装置の第１構成例。
【図９】表示ドライバーである回路装置の第２構成例。
【図１０】キャパシターのレイアウト構成例。
【図１１】キャパシターのレイアウト構成例。
【図１２】キャパシターのレイアウト構成例。
【図１３】キャパシターのレイアウト構成例。
【図１４】キャパシターのレイアウト構成例。
【図１５】電子機器の構成例。
【発明を実施するための形態】
【０００７】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【０００８】
１．第１構成例
【０００９】
図１は、回路装置５００の第１構成例を示すブロック図である。また図２は、第１構成例におけるキャパシターの構造を示す断面図である。回路装置５００は例えば集積回路装置である。以下では、図２において、基板ＫＢの厚み方向であり且つ基板ＫＢから離れる方向を「上」と呼ぶ。
【００１０】
図１に示すように、回路装置５００は、キャパシター駆動電圧ＶＤをキャパシター駆動用ノードＮＤに出力する駆動回路５１０と、キャパシター駆動用ノードＮＤと電圧出力ノードＮＶとの間に設けられる出力キャパシター５５０と、を含む。
【００１１】
駆動回路５１０は、離散的な複数の電圧のいずれかをキャパシター駆動電圧ＶＤとして出力する。或いは、駆動回路５１０は、連続的に変化する電圧をキャパシター駆動電圧ＶＤとして出力してもよい。駆動回路５１０は、例えばバッファー回路又はアンプ回路等である。駆動回路５１０には、キャパシター駆動電圧ＶＤを設定するためのデータが入力され、駆動回路５１０は、そのデータに対応したキャパシター駆動電圧ＶＤを出力する。例えば回路装置５００が表示ドライバーである場合、駆動回路５１０には階調データが入力される。
【００１２】
出力キャパシター５５０は、第１のＭＩＭ（Metal Insulator Metal）キャパシター素子ＣＡと第２のＭＩＭキャパシター素子ＣＢとを含む。これらのＭＩＭキャパシター素子は、並列に接続される。即ち、第１のＭＩＭキャパシター素子ＣＡの一端及び第２のＭＩＭキャパシター素子ＣＢの一端がキャパシター駆動用ノードＮＤに接続され、第１のＭＩＭキャパシター素子ＣＡの他端及び第２のＭＩＭキャパシター素子ＣＢの他端が電圧出力ノードＮＶに接続される。
【００１３】
図２に示すように、第１のＭＩＭキャパシター素子ＣＡは、第１の金属層ＡＬＡと第２の金属層ＭＬＡと第１の絶縁層ＩＮＳＡとにより構成される。第２の金属層ＭＬＡは、第１の金属層ＡＬＡよりも上層である。第１の絶縁層ＩＮＳＡは、第１の金属層ＡＬＡと第２の金属層ＭＬＡとの間に設けられる。第２のＭＩＭキャパシター素子ＣＢは、第３の金属層ＡＬＢと第４の金属層ＭＬＢと第２の絶縁層ＩＮＳＢとにより構成される。第４の金属層ＭＬＢは、第３の金属層ＡＬＢよりも上層である。第２の絶縁層ＩＮＳＢは、第３の金属層ＡＬＢと第４の金属層ＭＬＢとの間に設けられる。
【００１４】
金属層ＡＬＡ、ＡＬＢは、回路素子間の配線を形成するための金属配線層であり、例えばアルミ層である。金属層ＭＬＡ、ＭＬＢは、ＭＩＭキャパシターの上層側電極を形成するための金属層であり、例えばアルミ層である。絶縁層ＩＮＳＡ、ＩＮＳＢは、金属層の間を絶縁するための層であり、例えば酸化シリコン層である。金属層ＡＬＡ、ＡＬＢ、ＭＬＡ、ＭＬＢ及び絶縁層ＩＮＳＡ、ＩＮＳＢは、半導体プロセスによって基板ＫＢ上に積層される。なお、金属層ＡＬＡは、最下層の配線層に限定されず、金属層ＡＬＡの下層に更に配線層が形成されていてもよい。
【００１５】
第１の金属層ＡＬＡ及び第４の金属層ＭＬＢは、キャパシター駆動用ノードＮＤに電気的に接続される。また第２の金属層ＭＬＡ及び第３の金属層ＡＬＢは、電圧出力ノードＮＶに電気的に接続される。具体的には、第４の金属層ＭＬＢの上層に第５の金属層ＡＬＣが設けられており、第５の金属層ＡＬＣがキャパシター駆動用ノードＮＤに接続される。そして、第５の金属層ＡＬＣと第４の金属層ＭＬＢがコンタクトにより接続される。第５の金属層ＡＬＣは、回路素子間の配線を形成するための金属配線層である。また、第３の金属層ＡＬＢが電圧出力ノードＮＶに接続され、第２の金属層ＭＬＡと第３の金属層ＡＬＢがコンタクトにより接続される。コンタクトは、金属層と金属層を導通させるものであり、絶縁層に設けられた穴を金属で充填することで形成される。コンタクトは、例えばタングステンコンタクトである。
【００１６】
回路装置５００は、以下のようにして電圧出力ノードＮＶに出力電圧ＶＶを出力する。即ち、電圧出力ノードＮＶには、回路素子としてのキャパシター、或いは、回路素子が等価的に有する容量等が接続されている。例えば回路装置５００が表示ドライバーである場合、電圧出力ノードＮＶには画素容量等が接続される。この電圧出力ノードＮＶに接続される容量をＣＮＶとする。駆動回路５１０がキャパシター駆動電圧ＶＤを変化させると、出力キャパシター５５０と容量ＣＮＶとの間で電荷が再分配されるので、出力電圧ＶＶが変化する。出力電圧ＶＶは電圧出力ノードＮＶの電圧である。
【００１７】
このとき、容量ＣＮＶの容量値に誤差があると、回路装置５００が正確な出力電圧ＶＶを出力することができない。例えば、出力キャパシター５５０が、図２のような２層のＭＩＭキャパシター素子ではなく、１層のＭＩＭキャパシター素子で構成されていたとする。１層のＭＩＭキャパシター素子を構成する２層の金属層のうち上層の金属層に電圧出力ノードＮＶに接続されていたとすると、その金属層と、より上層の金属層との間がカップリングすることで、電圧出力ノードＮＶに寄生容量が発生する。この寄生容量は、容量ＣＮＶの容量値の誤差となる。
【００１８】
この点、本実施形態によれば、電圧出力ノードＮＶに接続される第２の金属層ＭＬＡと、その下層に設けられる第１の金属層ＡＬＡとにより第１のＭＩＭキャパシター素子ＣＡが構成される。また電圧出力ノードＮＶに接続される第３の金属層ＡＬＢと、その上層に設けられる第４の金属層ＭＬＢとにより第２のＭＩＭキャパシター素子ＣＢが構成される。即ち、電圧出力ノードＮＶに接続される金属層ＭＬＡ、ＡＬＢが、金属層ＡＬＡ、ＭＬＢによってシールドされた構成となっている。これにより、電圧出力ノードＮＶに接続される金属層ＭＬＡ、ＡＬＢに対して容量カップリングが発生しにくくなり、電圧出力ノードＮＶの寄生容量が低減される。従って、出力キャパシター５５０と容量ＣＮＶとの間の電荷再分配が正確になるので、回路装置５００が正確な出力電圧ＶＶを電圧出力ノードＮＶに出力できる。
【００１９】
また、本実施形態によれば、第１のＭＩＭキャパシター素子ＣＡの上に第２のＭＩＭキャパシター素子ＣＢが積み重ねられる。第１のＭＩＭキャパシター素子ＣＡと第２のＭＩＭキャパシター素子ＣＢは並列に接続されるので、出力キャパシター５５０の容量値は、２つのＭＩＭキャパシター素子ＣＡ、ＣＢの容量値を合わせたものとなる。これにより、基板ＫＢの厚さ方向における平面視において、出力キャパシター５５０の面積を削減できる。
【００２０】
また、本実施形態によれば、ＭＩＭキャパシターを採用したことで、出力キャパシター５５０のレイアウト面積を低減すると共に、正確な容量値の出力キャパシター５５０を実現できる。ＭＩＭキャパシターは絶縁層の膜厚が薄いため、配線層間のキャパシター等を利用した場合に比べて、単位面積あたりの容量値を大きくできる。このため、ＭＩＭキャパシターを用いることでレイアウト面積が低減される。また、配線層間のキャパシターに比べて、ＭＩＭキャパシターでは絶縁層の膜厚をコントロールしやすい。このため、正確な容量値の出力キャパシター５５０を実現できる。
【００２１】
本実施形態では、基板ＫＢの厚さ方向における平面視において、第１のＭＩＭキャパシター素子ＣＡと第２のＭＩＭキャパシター素子ＣＢが、重なって配置される。平面視において、第２の金属層ＭＬＡと第４の金属層ＭＬＢの面積が同じであり、第２の金属層ＭＬＡと第４の金属層ＭＬＢの全体が重なって配置されている。
【００２２】
これにより、第１のＭＩＭキャパシター素子ＣＡと第２のＭＩＭキャパシター素子ＣＢの容量値が等しくなるので、出力キャパシター５５０の容量値は、１層のＭＩＭキャパシター素子の２倍となる。即ち、１層のＭＩＭキャパシター素子に比べて、同一の容量値が半分の面積で実現される。例えば、出力電圧ＶＶによって駆動される容量ＣＮＶの容量値が大きい場合、出力キャパシター５５０の容量値を大きくする必要がある。本実施形態によれば、１層のＭＩＭキャパシター素子に比べて出力キャパシター５５０の面積を半分にできるので、大きな容量値が必要な場合であってもレイアウト面積を低減できる。
【００２３】
２．第２構成例
【００２４】
図３は、回路装置５００の第２構成例を示すブロック図である。また図４は、第２構成例におけるキャパシターの構造を示す断面図である。以下では、図４において、基板ＫＢの厚み方向であり且つ基板ＫＢから離れる方向を「上」と呼ぶ。なお、図１、図２で説明した構成要素には同一の符号を付し、その構成要素の説明を適宜に省略する。
【００２５】
図３に示すように、出力キャパシター５５０は、第１〜第４のＭＩＭキャパシター素子ＣＡ〜ＣＤを含む。第３のＭＩＭキャパシター素子ＣＣと第４のＭＩＭキャパシター素子ＣＤは、並列に接続される。即ち、第３のＭＩＭキャパシター素子ＣＣの一端及び第４のＭＩＭキャパシター素子ＣＤの一端がキャパシター駆動用ノードＮＤに接続され、第３のＭＩＭキャパシター素子ＣＣの他端及び第４のＭＩＭキャパシター素子ＣＤの他端が電圧出力ノードＮＶに接続される。
【００２６】
図４に示すように、第３のＭＩＭキャパシター素子ＣＣは、第５の金属層ＡＬＣと第６の金属層ＭＬＣと第３の絶縁層ＩＮＳＣとにより構成される。第６の金属層ＭＬＣは、第５の金属層ＡＬＣよりも上層である。第３の絶縁層ＩＮＳＣは、第５の金属層ＡＬＣと第６の金属層ＭＬＣとの間に設けられる。第４のＭＩＭキャパシター素子ＣＤは、第７の金属層ＡＬＤと第８の金属層ＭＬＤと第４の絶縁層ＩＮＳＤとにより構成される。第８の金属層ＭＬＤは、第７の金属層ＡＬＤよりも上層である。第４の絶縁層ＩＮＳＤは、第７の金属層ＡＬＤと第８の金属層ＭＬＤとの間に設けられる。
【００２７】
金属層ＡＬＣ、ＡＬＤは、回路素子間の配線を形成するための金属配線層であり、例えばアルミ層である。金属層ＭＬＣ、ＭＬＤは、ＭＩＭキャパシターの上層側電極を形成するための金属層であり、例えばアルミ層である。絶縁層ＩＮＳＣ、ＩＮＳＤは、金属層の間を絶縁するための層であり、例えば酸化シリコン層である。金属層ＡＬＣ、ＡＬＤ、ＭＬＣ、ＭＬＤ及び絶縁層ＩＮＳＣ、ＩＮＳＤは、半導体プロセスによって基板ＫＢ上に積層される。
【００２８】
第５の金属層ＡＬＣ及び第８の金属層ＭＬＤは、キャパシター駆動用ノードＮＤに電気的に接続される。また第６の金属層ＭＬＣ及び第７の金属層ＡＬＤは、電圧出力ノードＮＶに電気的に接続される。具体的には、第８の金属層ＭＬＤの上層に第９の金属層ＡＬＥが設けられており、第９の金属層ＡＬＥがキャパシター駆動用ノードＮＤに接続される。そして、第９の金属層ＡＬＥと第８の金属層ＭＬＤがコンタクトにより接続される。第９の金属層ＡＬＥは、回路素子間の配線を形成するための金属配線層である。また、第７の金属層ＡＬＤが電圧出力ノードＮＶに接続され、第６の金属層ＭＬＣと第７の金属層ＡＬＤがコンタクトにより接続される。
【００２９】
本実施形態によれば、電圧出力ノードＮＶに接続される金属層ＭＬＣ、ＡＬＤが、金属層ＡＬＣ、ＭＬＤによってシールドされた構成となっている。また第１構成例と同様に、電圧出力ノードＮＶに接続される金属層ＭＬＡ、ＡＬＢが、金属層ＡＬＡ、ＭＬＢによってシールドされた構成となっている。これにより、電圧出力ノードＮＶに接続される金属層ＭＬＣ、ＡＬＤ、ＭＬＡ、ＡＬＢに対して容量カップリングが発生しにくくなり、電圧出力ノードＮＶの寄生容量が低減される。従って、出力キャパシター５５０と容量ＣＮＶとの間の電荷再分配が正確になるので、回路装置５００が正確な出力電圧ＶＶを電圧出力ノードＮＶに出力できる。
【００３０】
また、本実施形態によれば、基板ＫＢの厚さ方向における平面視において、第１〜第４のＭＩＭキャパシター素子ＣＡ〜ＣＤが、重なって配置される。第１〜第４のＭＩＭキャパシター素子ＣＡ〜ＣＤは並列に接続されるので、出力キャパシター５５０の容量値は、４つのＭＩＭキャパシター素子ＣＡ〜ＣＤの容量値を合わせたものとなる。これにより、基板ＫＢの厚さ方向における平面視において、出力キャパシター５５０の面積を削減できる。即ち、出力キャパシター５５０を１層のＭＩＭキャパシター素子で構成した場合に比べて、出力キャパシター５５０の面積を１／４にできる。
【００３１】
３．第３構成例
【００３２】
図５は、回路装置５００の第３構成例を示すブロック図である。また図６は、第３構成例におけるキャパシターの構造を示す断面図である。以下では、図６において、基板ＫＢの厚み方向であり且つ基板ＫＢから離れる方向を「上」と呼ぶ。
【００３３】
出力キャパシター５５０は、第１のキャパシター素子ＣＦと第２のキャパシター素子ＣＧとを含む。これらのキャパシター素子は、並列に接続される。即ち、第１のキャパシター素子ＣＦの一端及び第２のキャパシター素子ＣＧの一端がキャパシター駆動用ノードＮＤに接続され、第１のキャパシター素子ＣＦの他端及び第２のキャパシター素子ＣＧの他端が電圧出力ノードＮＶに接続される。
【００３４】
図６に示すように、第１のキャパシター素子ＣＦは、第１の金属層ＡＬＦと第２の金属層ＡＬＧと第１の絶縁層ＩＮＳＦとにより構成される。第２の金属層ＡＬＧは、第１の金属層ＡＬＧよりも上層である。第１の絶縁層ＩＮＳＦは、第１の金属層ＡＬＦと第２の金属層ＡＬＧとの間に設けられる。第２のキャパシター素子ＣＧは、第２の金属層ＡＬＧと第３の金属層ＡＬＨと第２の絶縁層ＩＮＳＧとにより構成される。第３の金属層ＡＬＨは、第２の金属層ＡＬＧよりも上層である。第２の絶縁層ＩＮＳＧは、第２の金属層ＡＬＧと第３の金属層ＡＬＨとの間に設けられる。
【００３５】
金属層ＡＬＦ〜ＡＬＨは、回路素子間の配線を形成するための金属配線層であり、例えばアルミ層である。絶縁層ＩＮＳＦ、ＩＮＳＧは、金属層の間を絶縁するための層であり、例えば酸化シリコン層である。金属層ＡＬＦ〜ＡＬＨ及び絶縁層ＩＮＳＦ、ＩＮＳＧは、半導体プロセスによって基板ＫＢ上に積層される。なお、金属層ＡＬＦは、最下層の配線層に限定されず、金属層ＡＬＦの下層に更に配線層が形成されていてもよい。
【００３６】
第１の金属層ＡＬＦ及び第３の金属層ＡＬＨは、キャパシター駆動用ノードＮＤに電気的に接続される。また第２の金属層ＡＬＧは、電圧出力ノードＮＶに電気的に接続される。
【００３７】
基板ＫＢの厚さ方向における平面視において、第１のキャパシター素子ＣＦと第２のキャパシター素子ＣＧが、重なって配置される。平面視において、第１の金属層ＡＬＦと第３の金属層ＡＬＨの面積が同じであり、第１の金属層ＡＬＦと第３の金属層ＡＬＨの全体が重なって配置されている。
【００３８】
本実施形態によれば、電圧出力ノードＮＶに接続される金属層ＡＬＧが、金属層ＡＬＦ、ＡＬＨによってシールドされた構成となっている。これにより、電圧出力ノードＮＶに接続される金属層ＡＬＦに対して容量カップリングが発生しにくくなり、電圧出力ノードＮＶの寄生容量が低減される。従って、出力キャパシター５５０と、電圧出力ノードＮＶの容量ＣＮＶとの間の電荷再分配が正確になるので、回路装置５００が正確な出力電圧ＶＶを電圧出力ノードＮＶに出力できる。
【００３９】
また、本実施形態によれば、基板ＫＢの厚さ方向における平面視において、第１のキャパシター素子ＣＦと第２のキャパシター素子ＣＧが、重なって配置される。第１のキャパシター素子ＣＦと第２のキャパシター素子ＣＧは並列に接続されるので、出力キャパシター５５０の容量値は、２つのキャパシター素子ＣＦ、ＣＧの容量値を合わせたものとなる。これにより、基板ＫＢの厚さ方向における平面視において、出力キャパシター５５０の面積を削減できる。
【００４０】
４．第４構成例
【００４１】
図７は、回路装置５００の第４構成例を示すブロック図である。第４構成例においては、回路装置５００が電圧出力回路５２０を含む。なお、図１で説明した構成要素には同一の符号を付し、その構成要素の説明を適宜に省略する。
【００４２】
電圧出力回路５２０は、出力電圧ＶＶを電圧出力ノードＮＶに出力する。即ち、出力キャパシター５５０と電圧出力ノードＮＶの容量ＣＮＶとの間の電荷再分配によって電圧出力ノードＮＶが駆動されると共に、電圧出力回路５２０によっても電圧出力ノードＮＶが駆動される。具体的には、駆動回路５１０がキャパシター駆動電圧ＶＤを変化させることで出力キャパシター５５０と容量ＣＮＶとの間の電荷再分配が発生する。これにより、電圧出力ノードＮＶの電圧が目標電圧にほぼ到達した状態となる。そして、電圧出力回路５２０が、より精度の高い出力電圧ＶＶを出力することで、電圧出力ノードＮＶの電圧が正確に出力電圧ＶＶとなる。電圧出力回路５２０は、例えばアンプ回路或いはバッファー回路等である。
【００４３】
アンプ回路等によって電圧出力ノードＮＶの電圧を高速に変化させたい場合、アンプ回路等が容量ＣＮＶを高速に充電できる必要がある。このため、例えばアンプ回路のスルーレートを上げること等が必要となり、アンプ回路の消費電力或いはレイアウト面積が増加する。本実施形態によれば、電荷再分配によって容量ＣＮＶを充電することで、電圧出力ノードＮＶの電圧を高速に変化させることができる。電圧出力回路５２０は、おおよそ目標電圧付近まで充電された容量ＣＮＶを駆動できればよいので、スルーレートは高速でなくてもよい。
【００４４】
なお、図７における出力キャパシター５５０の構造は、図２に示す構造である。また、図７における出力キャパシター５５０の構造は、図４又は図６に示す構造であってもよい。
【００４５】
５．表示ドライバー
【００４６】
本実施形態の回路装置として、例えば電気光学パネルを駆動する表示ドライバーが想定される。
【００４７】
図８は、表示ドライバーである回路装置１００の第１構成例と、回路装置１００を含む電気光学装置４００の構成例である。電気光学装置４００は、回路装置１００と電気光学パネル２００とを含む。回路装置１００は、キャパシター回路１０、キャパシター駆動回路２０、データ電圧出力端子ＴＶＱを含む。なお以下では、キャパシターの容量値を表す符号として、そのキャパシターの符号と同一の符号を用いる。
【００４８】
回路装置１００は、例えば集積回路装置である。データ電圧出力端子ＴＶＱは、半導体基板に設けられたパッド、或は集積回路装置のパッケージに設けられた端子である。電気光学パネル２００は、例えば液晶表示パネル或いはＥＬ（Electro Luminescence）パネルである。
【００４９】
キャパシター回路１０は、第１〜第ｎのキャパシターＣ１〜Ｃｎ（ｎは２以上の自然数）を含む。またキャパシター駆動回路２０は、第１〜第ｎの駆動回路ＤＲ１〜ＤＲｎを含む。なお以下では、ｎ＝１０の場合を例にとって説明するが、ｎは２以上の自然数であればよい。例えばｎは、階調データのビット数と同数に設定すればよい。階調データは表示データである。以下では、１画素の階調データをＧＤ［１０：１］と記載する。
【００５０】
キャパシターＣ１〜Ｃ１０の第ｉのキャパシターの一端は、キャパシター駆動用ノードＮＤＲｉに接続され、第ｉのキャパシターの他端は、データ電圧出力ノードＮＶＱに接続される。ｉはｎ＝１０以下の自然数である。データ電圧出力ノードＮＶＱはデータ電圧出力端子ＴＶＱに接続されるノードである。キャパシターＣ１〜Ｃ１０は、２の累乗で重み付けされた容量値を有している。具体的には第ｉのキャパシターＣｉの容量値は２（ｉ−１）×Ｃ１である。
【００５１】
第１〜第１０の駆動回路ＤＲ１〜ＤＲ１０の第ｉの駆動回路ＤＲｉの入力ノードには、階調データＧＤ［１０：１］の第ｉのビットＧＤｉが入力される。第ｉの駆動回路ＤＲｉの出力ノードは、第ｉのキャパシター駆動用ノードＮＤＲｉである。階調データＧＤ［１０：１］は第１〜第１０のビットＧＤ１〜ＧＤ１０で構成され、ビットＧＤ１がＬＳＢに対応し、ビットＧＤ１０がＭＳＢに対応する。
【００５２】
第ｉの駆動回路ＤＲｉは、ビットＧＤｉが第１論理レベルの場合に第１電圧レベルを出力し、ビットＧＤｉが第２論理レベルの場合に第２電圧レベルを出力する。例えば、第１論理レベルはローレベルであり、第２論理レベルはハイレベルであり、第１電圧レベルは低電位側電源ＶＳＳの電圧、第２電圧レベルは高電位側電源ＶＤＤの電圧である。例えば、第ｉの駆動回路ＤＲｉは、入力された論理レベルを駆動回路ＤＲｉの出力電圧レベルにレベルシフトするレベルシフターと、そのレベルシフターの出力をバッファリングするバッファー回路とで構成される。
【００５３】
以上のように、キャパシターＣ１〜Ｃ１０の容量値は、階調データＧＤ［１０：１］のビットＧＤ１〜ＧＤ１０の桁に応じた２の累乗で重み付けされている。そして、駆動回路ＤＲ１〜ＤＲ１０が、ビットＧＤ１〜ＧＤ１０に応じてＶＳＳ又はＶＤＤを出力することで、その電圧によりキャパシターＣ１〜Ｃ１０が駆動される。この駆動によってキャパシターＣ１〜Ｃ１０と電気光学パネル側容量ＣＰとの間で電荷再分配が生じ、その結果としてデータ電圧出力端子ＴＶＱにデータ電圧が出力される。
【００５４】
電気光学パネル側容量ＣＰは、データ電圧出力端子ＴＶＱから見える容量の合計である。例えば、電気光学パネル側容量ＣＰは、プリント基板の寄生容量である基板容量ＣＰ１と、電気光学パネル２００内の寄生容量及び画素容量であるパネル容量ＣＰ２と、を加算したものである。
【００５５】
具体的には、回路装置１００は集積回路装置としてリジッド基板に実装され、そのリジッド基板にフレキシブル基板が接続され、そのフレキシブル基板に電気光学パネル２００が接続される。このリジッド基板及びフレキシブル基板には、回路装置１００のデータ電圧出力端子ＴＶＱと電気光学パネル２００のデータ電圧入力端子ＴＰＮとを接続する配線が設けられている。この配線の寄生容量が基板容量ＣＰ１である。電気光学パネル２００には、データ電圧入力端子ＴＰＮに接続されたデータ線と、ソース線と、データ線をソース線に接続するスイッチ素子と、ソース線に接続される画素回路と、が設けられる。スイッチ素子は例えばＴＦＴ（Thin Film Transistor）で構成され、ソース−ゲート間に寄生容量がある。データ線には多数のスイッチ素子が接続されるため、データ線には多数のスイッチ素子の寄生容量が付く。また、データ線又はソース線とパネル基板との間に寄生容量が存在する。また、液晶表示パネルでは液晶の画素に容量がある。これらを加算したものがパネル容量ＣＰ２である。
【００５６】
電気光学パネル側容量ＣＰの容量値は、例えば５０ｐＦ〜１２０ｐＦである。後述するように、キャパシター回路１０の容量ＣＯと電気光学パネル側容量ＣＰの容量値比を１：２にするため、容量ＣＯの容量値は、２５ｐＦ〜６０ｐＦとなる。なお、ＣＯは、キャパシターＣ１〜Ｃ１０の容量の合計を表す。
【００５７】
本実施形態によれば、キャパシター回路１０の容量ＣＯと電気光学パネル側容量ＣＰとの間で電荷再分配させ、容量駆動を行うことで、階調データＧＤ［１０：１］に対応するデータ電圧を出力できる。電荷再分配により駆動を行うことで、フィードバック制御により電圧をセトリングさせるアンプ駆動に比べて、高速なセトリングが可能となる。
【００５８】
キャパシターＣ１〜Ｃ１０のうち１又は複数のキャパシターが、図１等で説明した出力キャパシター５５０と同様の構成を有する。キャパシターＣ１〜Ｃ１０の全てが出力キャパシター５５０と同様の構成であってもよいし、キャパシターＣ１〜Ｃ１０の一部のみが出力キャパシター５５０と同様の構成であってもよい。例えば、キャパシターＣ１〜Ｃ１０のうち容量値が大きい上位数ビット分のキャパシターのみが、出力キャパシター５５０と同様の構成であってもよい。キャパシターＣｉが出力キャパシター５５０と同様の構成である場合、駆動回路ＤＲｉが図１等の駆動回路５１０に対応する。このとき、キャパシター駆動用ノードＮＤＲｉが図１等のキャパシター駆動用ノードＮＤに対応し、データ電圧出力ノードＮＶＱが図１等の電圧出力ノードＮＶに対応する。
【００５９】
図９は、表示ドライバーである回路装置１００の第２構成例である。回路装置１００は、キャパシター回路１０、キャパシター駆動回路２０、基準電圧生成回路６０、Ｄ／Ａ変換回路７０、アンプ回路８０、補助用電圧設定回路８５、データ電圧出力端子ＴＶＱを含む。なお、キャパシター回路１０及びキャパシター駆動回路２０は図８で説明した通りである。
【００６０】
補助用電圧設定回路８５は、データ電圧に対応する電圧をアンプ回路８０の入力ノードＮＡＭＩに設定する回路である。データ電圧は、データ電圧出力端子ＴＶＱの電圧である。具体的には、補助用電圧設定回路８５は、補助用キャパシター回路８２と、補助用キャパシター駆動回路８４と、バランス用キャパシターＣＳＢと、を含む。
【００６１】
補助用キャパシター回路８２は、第１〜第ｎのキャパシターＣＳ１〜ＣＳｎと、スイッチ回路ＳＷＳと、第１〜第ｎの駆動回路ＤＳ１〜ＤＳｎと、を含む。なお、以下ではｎ＝１０の場合を例に説明する。
【００６２】
キャパシターＣＳ１〜ＣＳ１０の第ｉのキャパシターＣＳｉの一端は、補助用キャパシター駆動用ノードＮＤＳｉに接続され、第ｉのキャパシターＣＳｉの他端はノードＮＳＱに接続される。キャパシターＣＳ１〜ＣＳ１０は、２の累乗で重み付けされた容量値を有している。具体的には第ｉのキャパシターＣＳｉの容量値は２（ｉ−１）×ＣＳ１である。
【００６３】
第ｉの駆動回路ＤＳｉの入力ノードには、階調データＧＤ［１０：１］の第ｉのビットＧＤｉが入力される。第ｉの駆動回路ＤＳｉの出力ノードは、第ｉの補助用キャパシター駆動用ノードＮＤＳｉである。
【００６４】
第ｉの駆動回路ＤＳｉは、ビットＧＤｉが第１論理レベルの場合に第１電圧レベルを出力し、ビットＧＤｉが第２論理レベルの場合に第２電圧レベルを出力する。例えば、第１論理レベルはローレベルであり、第２論理レベルはハイレベルであり、第１電圧レベルは低電位側電源ＶＳＳの電圧、第２電圧レベルは高電位側電源ＶＤＤの電圧である。第ｉの駆動回路ＤＳｉは、入力された論理レベルを駆動回路ＤＳｉの出力電圧レベルにレベルシフトするレベルシフターと、そのレベルシフターの出力をバッファリングするバッファー回路とで構成される。
【００６５】
スイッチ回路ＳＷＳは、キャパシターＣＳ１〜ＣＳ１０が接続されるノードＮＳＱとアンプ回路８０の入力ノードＮＡＭＩとの間に設けられる。スイッチ回路ＳＷＳがオンした場合にはノードＮＳＱとノードＮＡＭＩが接続される。スイッチ回路ＳＷＳのオンオフ制御信号は、例えば不図示の制御回路から供給される。スイッチ回路ＳＷＡＭは、例えば１つのスイッチ素子で構成されてもよいし、或いは複数のスイッチ素子を含む回路で構成されてもよい。或いは、キャパシターＣＳ１〜ＣＳ１０がノードＮＳＱに共通接続されるのではなく、キャパシターＣＳ１〜ＣＳ１０の各キャパシターとノードＮＡＭＩとの間にそれぞれスイッチ素子が設けられてもよい。スイッチ素子はトランジスターである。
【００６６】
バランス用キャパシターＣＳＢは、その一端がノードＮＳＱに接続され、他端が低電位側電源ＶＳＳのノードに接続される。バランス用キャパシターＣＳＢの容量とアンプ回路８０の入力ノードＮＡＭＩの寄生容量との加算値をＣＳＢ’とする場合、例えばＣＳＢ’＝２ＣＳＯ（ＣＳＯ＝ＣＳ１＋ＣＳ２＋・・・＋ＣＳ１０）となるように、バランス用キャパシターＣＳＢの容量が設定される。これにより、図８で説明した容量駆動と同じ原理で階調データＧＤ［１０：１］に対応する電圧がノードＮＡＭＩに出力される。ノードＮＡＭＩの寄生容量は、例えばプロセスパラメーター又はレイアウト等から見積もればよい。或いは、シミュレーション結果に基づいて見積もればよい。
【００６７】
なお、最終的にはＤ／Ａ変換回路７０がアンプ回路８０の入力電圧ＡＭＩを決めるので、補助用電圧設定回路８５の出力とＤ／Ａ変換回路７０の出力は厳密に一致している必要はない。そのため、ＣＳＢ’＝２ＣＳＯの関係も、おおよそ成り立っていればよい。
【００６８】
基準電圧生成回路６０は、階調データの各値に対応する基準電圧を生成する回路である。例えば、１０ビットの階調データＧＤ［１０：１］に対応して１０２４階調の基準電圧ＶＲ１〜ＶＲ１０２４を生成する。
【００６９】
具体的には、基準電圧生成回路６０は、高電位側電源とコモン電圧ＶＣのノードとの間に直列接続された第１〜第１０２４の抵抗素子ＲＤ１〜ＲＦ１０２４を含む。そして、抵抗素子ＲＤ１〜ＲＦ１０２４のタップから、電圧分割により得られた第１〜第１０２４の基準電圧ＶＲ１〜ＶＲ１０２４を出力する。
【００７０】
Ｄ／Ａ変換回路７０は、基準電圧生成回路６０からの複数の基準電圧の中から、階調データＧＤ［１０：１］に対応する基準電圧を選択する回路である。選択された基準電圧はアンプ回路８０の入力ノードＮＡＭＩに入力電圧ＡＭＩとして出力される。
【００７１】
具体的には、Ｄ／Ａ変換回路７０は、基準電圧ＶＲ１〜ＶＲ１０２４が一端に供給される第１〜第１０２４のスイッチ素子ＳＷＤ１〜ＳＷＤ１０２４を含む。スイッチ素子ＳＷＤ１〜ＳＷＤ１０２４の他端は共通接続されている。スイッチ素子ＳＷＤ１〜ＳＷＤ１０２４のうち、いずれか１つが階調データＧＤ［１０：１］に対応してオンになり、そのスイッチ素子に供給される基準電圧が電圧ＡＭＩとして出力される。スイッチ素子ＳＷＤ１〜ＳＷＤ１０２４のオンオフ制御信号は、例えば不図示の制御回路から供給される。或いは、Ｄ／Ａ変換回路７０が階調データＧＤ［１０：１］をデコードするデコーダーを有し、不図示の制御回路からデコーダーに階調データＧＤ［１０：１］が入力されてもよい。
【００７２】
アンプ回路８０は、Ｄ／Ａ変換回路７０からの電圧ＡＭＩを増幅し、その増幅した電圧をデータ電圧出力端子ＴＶＱへ出力する（電圧駆動）。アンプ回路８０は、演算増幅器ＡＭＶＤ、電圧駆動用スイッチ回路ＳＷＡＭを含む。
【００７３】
演算増幅器ＡＭＶＤは演算増幅回路を有し、その演算増幅回路は例えばボルテージフォロアに構成される。そのボルテージフォロアの入力には、Ｄ／Ａ変換回路７０からの電圧ＡＭＩが入力される。
【００７４】
電圧駆動用スイッチ回路ＳＷＡＭは、演算増幅器ＡＭＶＤの出力とデータ電圧出力ノードＮＶＱを接続又は遮断する。電圧駆動用スイッチ回路ＳＷＡＭは、例えば１つのスイッチ素子で構成されてもよいし、或いは複数のスイッチ素子を含む回路で構成されてもよい。電圧駆動用スイッチ回路ＳＷＡＭのオンオフ制御信号は、例えば不図示の制御回路から供給される。
【００７５】
まず第１期間においてスイッチ回路ＳＷＳがオンであり、スイッチ回路ＳＷＡＭがオフであり、Ｄ／Ａ変換回路７０のスイッチ素子ＳＷＤ１〜ＳＷＤ１０２４がオフである。補助用電圧設定回路８５が動作することで、ノードＮＡＭＩの電圧が、階調データＧＤ［１０：１］に対応する電圧に近づく。第１期間の次の第２期間において、スイッチ回路ＳＷＳがオフであり、スイッチ回路ＳＷＡＭがオンであり、Ｄ／Ａ変換回路７０のスイッチ素子ＳＷＤ１〜ＳＷＤ１０２４のいずれかが階調データＧＤ［１０：１］に基づいてオンになる。これにより、Ｄ／Ａ変換回路７０が、階調データＧＤ［１０：１］に対応する電圧をノードＮＡＭＩに出力し、アンプ回路８０が、その電圧をバッファリングしてデータ電圧出力ノードＮＶＱに出力する。
【００７６】
キャパシター回路１０のキャパシターＣ１〜Ｃ１０のうち１又は複数のキャパシターが、図７で説明した出力キャパシター５５０と同様の構成を有する。或いは、補助用キャパシター回路８２のキャパシターＣＳ１〜ＣＳ１０のうち１又は複数のキャパシターが、図７で説明した出力キャパシター５５０と同様の構成を有する。
【００７７】
キャパシター回路１０のキャパシターＣｉが出力キャパシター５５０に対応する場合、駆動回路５１０は駆動回路ＤＲｉに対応し、電圧出力回路５２０はアンプ回路８０に対応し、キャパシター駆動用ノードＮＤはキャパシター駆動用ノードＮＤＲｉに対応し、電圧出力ノードＮＶはデータ電圧出力ノードＮＶＱに対応する。キャパシターＣ１〜Ｃ１０の全てが出力キャパシター５５０と同様の構成であってもよいし、キャパシターＣ１〜Ｃ１０の一部のみが出力キャパシター５５０と同様の構成であってもよい。補助用キャパシター回路８２のキャパシターＣＳｉが出力キャパシター５５０に対応する場合、駆動回路５１０は駆動回路ＤＳｉに対応し、電圧出力回路５２０はＤ／Ａ変換回路７０に対応し、キャパシター駆動用ノードＮＤは補助用キャパシター駆動用ノードＮＤＳｉに対応し、電圧出力ノードＮＶはノードＮＳＱに対応する。キャパシターＣＳ１〜ＣＳ１０の全てが出力キャパシター５５０と同様の構成であってもよいし、キャパシターＣＳ１〜ＣＳ１０の一部のみが出力キャパシター５５０と同様の構成であってもよい。
【００７８】
６．レイアウト構成例
【００７９】
図１０〜図１４を用いて、本実施形態におけるキャパシターのレイアウト構成例について説明する。
【００８０】
図１０には、図８のキャパシター回路１０のレイアウト構成例を示す。図１０においてｎ＝４であり、Ｃ２〜Ｃ４が２層のＭＩＭキャパシターで構成され、Ｃ１が１層のＭＩＭキャパシターで構成される。図１０には、基板の厚さ方向において平面視したときのレイアウト構成例を示す。Ｄ１は、基板の厚さ方向であり、且つ基板から離れる方向である。方向Ｄ１を上とも呼ぶ。Ｄ２、Ｄ３は、基板平面に平行な方向であり、且つ方向Ｄ１に直交する方向である。方向Ｄ２と方向Ｄ３は互いに直交する。
【００８１】
図１０に示すように、平面視において２行４列のユニットキャパシターが配置される。即ち、方向Ｄ２に沿って４つのユニットキャパシターＣＵが配置され、その方向Ｄ３側に３つのユニットキャパシターＣＵ及び１つのユニットキャパシターＣＵＨが配置される。ユニットキャパシターＣＵは、２層のＭＩＭキャパシターであり、ユニットキャパシターＣＵＨは、１層のＭＩＭキャパシターである。
【００８２】
２行２列のユニットキャパシターＣＵによりキャパシターＣ４が構成され、２行１列のユニットキャパシターＣＵによりキャパシターＣ３が構成され、１つのユニットキャパシターＣＵによりキャパシターＣ２が構成され、１つのユニットキャパシターＣＵＨによりキャパシターＣ１が構成される。これにより、容量値がバイナリーに重み付けされたキャパシターＣ１〜Ｃ４が実現される。各ユニットキャパシターの電圧出力ノードに対応した金属層は、１つの配線に共通接続される。その配線が、図８のデータ電圧出力ノードＮＶＱに対応する。
【００８３】
図１１、図１２は、ユニットキャパシターＣＵのレイアウト構成例である。図１１には、基板の厚さ方向における平面視図を示す。図１２には、方向Ｄ２における断面図を示す。
【００８４】
金属層ＡＬＡ１、ＡＬＡ２は、同じ階層の金属配線層である。金属層ＡＬＡ２は金属層ＡＬＡ１の方向Ｄ２側に設けられる。金属層ＭＬＡ１〜ＭＬＡ３は、同じ階層であり、ＭＩＭキャパシターの電極を形成するための金属層であり、金属層ＡＬＡ１、ＡＬＡ２よりも上層である。金属層ＭＬＡ１〜ＭＬＡ３は、方向Ｄ２に沿って設けられる。金属層ＡＬＢ１、ＡＬＢ２は、同じ階層の金属配線層であり、金属層ＭＬＡ１〜ＭＬＡ３より上層である。金属層ＡＬＢ２は金属層ＡＬＢ１の方向Ｄ２側に設けられる。金属層ＭＬＢ１〜ＭＬＢ３は、同じ階層であり、ＭＩＭキャパシターの電極を形成するための金属層であり、金属層ＡＬＢ１、ＡＬＢ２よりも上層である。金属層ＭＬＢ１〜ＭＬＢ３は、方向Ｄ２に沿って設けられる。金属層ＡＬＣ１、ＡＬＢＣは、同じ階層の金属配線層であり、金属層ＭＬＢ１〜ＭＬＢ３より上層である。金属層ＡＬＣ２は金属層ＡＬＣ１の方向Ｄ２側に設けられる。
【００８５】
平面視において、金属層ＡＬＡ１及び金属層ＡＬＣ１は重なっており、金属層ＡＬＡ２及び金属層ＡＬＣ２は重なっている。金属層ＡＬＢ２は、金属層ＡＬＡ１と金属層ＡＬＣ１との間に設けられる。金属層ＡＬＢ２のおおよそ半分は、金属層ＡＬＡ１と金属層ＡＬＣ１との間に設けられ、金属層ＡＬＢ２のおおよそ残りの半分は、金属層ＡＬＡ２と金属層ＡＬＣ２との間に設けられる。
【００８６】
金属層ＭＬＡ１は、金属層ＡＬＡ１と金属層ＡＬＢ１の間に設けられ、コンタクト群ＣＮＴＡ１により金属層ＡＬＢ１に接続される。金属層ＭＬＡ１と金属層ＡＬＡ１との間には絶縁層ＩＮＳＡ１が設けられる。金属層ＭＬＡ２は、金属層ＡＬＡ１と金属層ＡＬＢ２の間に設けられ、コンタクト群ＣＮＴＡ２により金属層ＡＬＢ２に接続される。金属層ＭＬＡ２と金属層ＡＬＡ１との間には絶縁層ＩＮＳＡ２が設けられる。金属層ＭＬＡ３は、金属層ＡＬＡ２と金属層ＡＬＢ２の間に設けられ、コンタクト群ＣＮＴＡ３により金属層ＡＬＢ２に接続される。金属層ＭＬＡ３と金属層ＡＬＡ２との間には絶縁層ＩＮＳＡ３が設けられる。
【００８７】
金属層ＭＬＢ１は、金属層ＡＬＢ１と金属層ＡＬＣ１の間に設けられ、コンタクト群ＣＮＴＢ１により金属層ＡＬＣ１に接続される。金属層ＭＬＢ１と金属層ＡＬＢ１との間には絶縁層ＩＮＳＢ１が設けられる。金属層ＭＬＢ２は、金属層ＡＬＢ２と金属層ＡＬＣ１の間に設けられ、コンタクト群ＣＮＴＢ２により金属層ＡＬＣ１に接続される。金属層ＭＬＢ２と金属層ＡＬＢ２との間には絶縁層ＩＮＳＢ２が設けられる。金属層ＭＬＢ３は、金属層ＡＬＢ２と金属層ＡＬＣ２の間に設けられ、コンタクト群ＣＮＴＢ３により金属層ＡＬＣ２に接続される。金属層ＭＬＢ３と金属層ＡＬＢ２との間には絶縁層ＩＮＳＢ３が設けられる。
【００８８】
図１１、図１２のユニットキャパシターＣＵが、図８のキャパシターＣｉを構成する場合、金属層ＡＬＡ１、ＡＬＡ２、ＡＬＣ１、ＡＬＣ２は、図８のキャパシター駆動用ノードＮＤＲｉに接続される。また、金属層ＡＬＢ１、ＡＬＢ２は、図８のデータ電圧出力ノードＮＶＱに接続される。
【００８９】
図１３、図１４は、ユニットキャパシターＣＵＨのレイアウト構成例である。図１３には、基板の厚さ方向における平面視図を示す。図１４には、方向Ｄ２における断面図を示す。
【００９０】
ユニットキャパシターＣＵＨは、２層のＭＩＭキャパシターであるユニットキャパシターＣＵを１層のＭＩＭキャパシターにしたものである。具体的には、図１１、図１２のユニットキャパシターＣＵから、金属層ＡＬＡ１、ＭＬＡ１、ＭＬＡ２、ＡＬＣ２、ＭＬＢ３及びコンタクト群ＣＮＴＡ１、ＣＮＴＡ２、ＣＮＴＢ３、絶縁層ＩＮＳＡ１、ＩＮＳＡ２、ＩＮＳＢ３を除いたものとなっている。これにより、ユニットキャパシターＣＵＨの容量値は、ユニットキャパシターＣＵの容量値の半分となる。
【００９１】
図１３、図１４のユニットキャパシターＣＵが、図８のキャパシターＣｉを構成する場合、金属層ＡＬＡ２、ＡＬＣ１は、図８のキャパシター駆動用ノードＮＤＲｉに接続される。また、金属層ＡＬＢ１、ＡＬＢ２は、図８のデータ電圧出力ノードＮＶＱに接続される。
【００９２】
７．電子機器
【００９３】
図１５に、回路装置１００を適用できる電子機器の構成例を示す。本実施形態の電子機器として、表示装置を搭載する種々の電子機器を想定できる。電子機器として、例えばプロジェクター又は、テレビション装置、情報処理装置、携帯型情報端末、カーナビゲーションシステム、携帯型ゲーム端末等を想定できる。
【００９４】
図１５に示す電子機器は、回路装置１００、電気光学パネル２００、表示コントローラー３００、処理装置３１０、記憶部３２０、ユーザーインターフェース３３０、データインターフェース３４０を含む。
【００９５】
電気光学パネル２００は例えばマトリックス型の液晶表示パネルである。或は、電気光学パネル２００は自発光素子を用いたＥＬ（Electro Luminescence）表示パネルであってもよい。ユーザーインターフェース３３０は、ユーザーからの種々の操作を受け付けるインターフェース部である。例えば、ボタン又はマウス、キーボード、電気光学パネル２００に装着されたタッチパネル等で構成される。データインターフェース３４０は、画像データ及び制御データの入出力を行うインターフェース部である。例えばＵＳＢ等の有線通信インターフェース、或は無線ＬＡＮ等の無線通信インターフェースである。記憶部３２０は、データインターフェース３４０から入力された画像データを記憶する。或は、記憶部３２０は、処理装置３１０又は表示コントローラー３００のワーキングメモリーとして機能する。処理装置３１０は、電子機器の各部の制御処理及び種々のデータ処理を行う。処理装置３１０は、ＣＰＵ（Central Processing Unit）等のプロセッサーである。表示コントローラー３００は回路装置１００の制御処理を行う。例えば、表示コントローラー３００は、データインターフェース３４０又は記憶部３２０から転送された画像データを、回路装置１００が受け付け可能な形式に変換し、その変換された画像データを回路装置１００へ出力する。回路装置１００は、表示コントローラー３００から転送された画像データに基づいて電気光学パネル２００を駆動する。
【００９６】
以上の実施形態によれば、回路装置は、キャパシター駆動電圧をキャパシター駆動用ノードに出力する駆動回路と、キャパシター駆動用ノードと電圧出力ノードとの間に設けられる出力キャパシターと、を含む。出力キャパシターは、第１のＭＩＭキャパシター素子と第２のＭＩＭキャパシター素子とを含む。第１のＭＩＭキャパシター素子は、第１の金属層と、第１の金属層の上層の第２の金属層と、第１の金属層と第２の金属層の間に設けられる第１の絶縁層とにより構成される。第２のＭＩＭキャパシター素子は、第２の金属層の上層の第３の金属層と、第３の金属層の上層の第４の金属層と、第３の金属層と第４の金属層の間に設けられる第２の絶縁層とにより構成される。第１の金属層及び第４の金属層は、キャパシター駆動用ノードに電気的に接続される。第２の金属層及び第３の金属層は、電圧出力ノードに電気的に接続される。
【００９７】
本実施形態によれば、電圧出力ノードに接続される第２の金属層と、その下層に設けられる第１の金属層とにより第１のＭＩＭキャパシター素子が構成される。また電圧出力ノードに接続される第３の金属層と、その上層に設けられる第４の金属層とにより第２のＭＩＭキャパシター素子が構成される。即ち、電圧出力ノードに接続される第２の金属層及び第３の金属層が、第１の金属層及び第４の金属層によってシールドされた構成となっている。これにより、電圧出力ノードに接続される第２の金属層及び第３の金属層に対して容量カップリングが発生しにくくなり、電圧出力ノードの寄生容量が低減される。従って、出力キャパシターと、電圧出力ノードに接続される容量との間の電荷再分配が正確になるので、回路装置が正確な出力電圧を電圧出力ノードに出力できる。
【００９８】
また本実施形態では、出力キャパシターは、第３のＭＩＭキャパシター素子と第４のＭＩＭキャパシター素子とを含んでもよい。第３のＭＩＭキャパシター素子は、第４の金属層の上層の第５の金属層と、第５の金属層の上層の第６の金属層と、第５の金属層と第６の金属層の間に設けられる第３の絶縁層により構成されてもよい。第４のＭＩＭキャパシター素子は、第６の金属層の上層の第７の金属層と、第７の金属層の上層の第８の金属層と、第７の金属層と第８の金属層の間に設けられる第４の絶縁層により構成されてもよい。第５の金属層及び第８の金属層は、キャパシター駆動用ノードに電気的に接続されてもよい。第６の金属層及び第７の金属層は、電圧出力ノードに電気的に接続されてもよい。
【００９９】
本実施形態によれば、電圧出力ノードに接続される第６の金属層及び第７の金属層が、第５の金属層及び第８の金属層によってシールドされた構成となっている。これにより、電圧出力ノードに接続される第６の金属層及び第７の金属層に対して容量カップリングが発生しにくくなり、電圧出力ノードの寄生容量が低減される。
【０１００】
また本実施形態では、キャパシター駆動電圧は、階調データに基づく電圧であってもよい。
【０１０１】
本実施形態によれば、駆動回路が階調電圧に基づくキャパシター駆動電圧を出力することで、階調データに対応した電圧が電圧出力ノードに出力される。本実施形態では、出力キャパシターの一端が電圧出力ノードに接続されており、その出力キャパシターの一端に発生する寄生容量が低減される。これにより、電荷再分配における容量比の誤差が低減され、階調データに対応した電圧が正確に出力されるようになる。
【０１０２】
また本実施形態では、回路装置の基板の厚さ方向における平面視において、第１のＭＩＭキャパシター素子と第２のＭＩＭキャパシター素子は、重なって配置されてもよい。
【０１０３】
第１のＭＩＭキャパシター素子と第２のＭＩＭキャパシター素子は並列に接続されるので、出力キャパシターの容量値は、２つのＭＩＭキャパシター素子の容量値を合わせたものとなる。即ち、本実施形態によれば、基板の厚さ方向における平面視において、面積当たりの容量値が２倍になる。これにより、出力キャパシターのレイアウト面積を削減できる。
【０１０４】
また本実施形態では、回路装置は複数のキャパシターを含んでもよい。各キャパシターは、上述した出力キャパシターであってもよい。複数のキャパシターの一端は、電圧出力ノードに共通接続されてもよい。
【０１０５】
本実施形態によれば、回路装置が複数のキャパシターを含む場合において、その複数のキャパシターのレイアウト面積を低減できる。また、その複数のキャパシターの一端が共通接続される電圧出力ノードの寄生容量を低減できるので、正確な電圧が電圧出力ノードに出力されるようになる。
【０１０６】
また本実施形態では、複数のキャパシターと電気光学パネル側容量との間の電荷再分配により電気光学パネルを駆動してもよい。
【０１０７】
本実施形態によれば、複数のキャパシターの一端が共通接続される電圧出力ノードの寄生容量を低減できるので、複数のキャパシターと電気光学パネル側容量との間の容量比が正確になる。これにより、複数のキャパシターと電気光学パネル側容量との間で正確な電荷再分配が可能となり、正確な電圧で電気光学パネルを駆動できる。
【０１０８】
また本実施形態では、回路装置は、電圧出力ノードに階調電圧を出力するＤ／Ａ変換回路と、電圧出力ノードに接続され、電気光学パネルを駆動するアンプ回路と、を含んでもよい。
【０１０９】
本実施形態によれば、電荷再分配による駆動とアンプ回路による駆動を組み合わせることができる。例えば、電荷再分配による駆動を行った後にアンプ回路による駆動を行うことができる。電荷再分配によって画素容量に電荷が供給されるため、アンプ回路によって供給されるべき電荷量が低減される。これにより、画素への書き込みを高速化すると共に、アンプ回路を低消費電力化できる。
【０１１０】
また本実施形態では、回路装置は、キャパシター駆動電圧をキャパシター駆動用ノードに出力するキャパシター駆動回路と、キャパシター駆動用ノードと電圧出力ノードとの間に設けられる出力キャパシターと、を含む。出力キャパシターは、第１のキャパシター素子と第２のキャパシター素子とを含む。第１のキャパシター素子は、第１の金属層と、第１の金属層の上層の第２の金属層と、第１の金属層と第２の金属層の間に設けられる第１の絶縁層により構成される。第２のキャパシター素子は、第２の金属層と、第２の金属層の上層の第３の金属層と、第２の金属層と第３の金属層の間に設けられる第２の絶縁層により構成される。第１の金属層及び第３の金属層は、キャパシター駆動用ノードに電気的に接続される。第２の金属層は、電圧出力ノードに電気的に接続される。
【０１１１】
本実施形態によれば、電圧出力ノードに接続される第２の金属層と、その下層に設けられる第１の金属層とにより第１のキャパシター素子が構成される。また電圧出力ノードに接続される第２の金属層と、その上層に設けられる第３の金属層とにより第２のキャパシター素子が構成される。即ち、電圧出力ノードに接続される第２の金属層が、第１の金属層及び第３の金属層によってシールドされた構成となっている。これにより、電圧出力ノードに接続される第２の金属層に対して容量カップリングが発生しにくくなり、電圧出力ノードの寄生容量が低減される。従って、出力キャパシターと、電圧出力ノードに接続される容量との間の電荷再分配が正確になるので、回路装置が正確な出力電圧を電圧出力ノードに出力できる。
【０１１２】
また本実施形態では、電気光学装置は、上記のいずれかに記載された回路装置と、回路装置に駆動される電気光学パネルと、を含んでもよい。
【０１１３】
また本実施形態では、電子機器は、上記のいずれか一項に記載された回路装置を含んでもよい。
【０１１４】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また回路装置、電気光学装置及び電子機器等の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【０１１５】
１０…キャパシター回路、２０…キャパシター駆動回路、６０…基準電圧生成回路、７０…Ｄ／Ａ変換回路、８０…アンプ回路、８２…補助用キャパシター回路、８４…補助用キャパシター駆動回路、８５…補助用電圧設定回路、１００…回路装置、２００…電気光学パネル、３００…表示コントローラー、３１０…処理装置、３２０…記憶部、３３０…ユーザーインターフェース、３４０…データインターフェース、４００…電気光学装置、５００…回路装置、５１０…駆動回路、５２０…電圧出力回路、５５０…出力キャパシター、ＡＬＡ…第１の金属層、ＡＬＢ…第３の金属層、ＡＬＣ…第５の金属層、ＡＬＤ…第７の金属層、ＡＬＥ…第９の金属層、Ｃ１〜Ｃ１０…キャパシター、ＣＡ…第１のＭＩＭキャパシター素子、ＣＢ…第２のＭＩＭキャパシター素子、ＣＣ…第３のＭＩＭキャパシター素子、ＣＤ…第４のＭＩＭキャパシター素子、ＣＦ…第１のキャパシター素子、ＣＧ…第２のキャパシター素子、ＣＳ１〜ＣＳ１０…キャパシター、ＤＲ１〜ＤＲ１０…駆動回路、ＤＳ１〜ＤＳ１０…駆動回路、ＩＮＳＡ…第１の絶縁層、ＩＮＳＢ…第２の絶縁層、ＩＮＳＣ…第３の絶縁層、ＩＮＳＤ…第４の絶縁層、ＫＢ…基板、ＭＬＡ…第２の金属層、ＭＬＢ…第４の金属層、ＭＬＣ…第６の金属層、ＭＬＤ…第８の金属層、ＮＤ…キャパシター駆動用ノード、ＮＶ…電圧出力ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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