(57)【要約】【課題】飽和信号電荷量を低下させずにグローバルシャッタ方式で撮影できるようにする。【解決手段】受光した光を電荷に変換する光電変換部と、光電変換部から転送されてきた電荷を保持する保持部とを含む画素と、複数の画素で共有され、保持部から転送されてきた電荷を保持するフローティングディフュージョンと、フローティングディフュージョンを昇圧する昇圧線とを備える。本技術は、例えば、グローバルシャッタ方式で撮影を行う撮影装置に適用できる。【選択図】図３
2020021987.tif 000002
【特許請求の範囲】
【請求項１】
受光した光を電荷に変換する光電変換部と、
前記光電変換部から転送されてきた電荷を保持する保持部と
を含む画素と、
複数の前記画素で共有され、前記保持部から転送されてきた電荷を保持するフローティングディフュージョンと、
前記フローティングディフュージョンを昇圧する昇圧線と
を備える撮像装置。
【請求項２】
グローバルシャッタ方式で撮影を行う
請求項１に記載の撮像装置。
【請求項３】
前記昇圧線は、複数の前記フローティングディフュージョンを接続する接続配線の近傍に、少なくとも一部が平行となる形状で形成されている
請求項１に記載の撮像装置。
【請求項４】
前記昇圧線と前記接続配線は、同層に形成されている
請求項３に記載の撮像装置。
【請求項５】
前記昇圧線と前記接続配線は、異層に形成されている
請求項３に記載の撮像装置。
【請求項６】
前記昇圧線は、前記フローティングディフュージョンの電位に応じた電圧信号を出力する増幅トランジスタのゲートに接続されている
請求項１に記載の撮像装置。
【請求項７】
前記フローティングディフュージョンの容量を切り替える切替部をさらに備える
請求項１に記載の撮像装置。
【請求項８】
前記保持部から電荷を読み出す読み出しゲートをさらに備え、
前記読み出しゲートは、前記光電変換部に対して垂直方向と水平方向に形成されている
請求項１に記載の撮像装置。
【請求項９】
前記光電変換部からの電荷の読み出しは、ＣＣＤ方式で行われる
請求項１に記載の撮像装置。
【請求項１０】
前記昇圧線に所定の電圧の印加を制御する制御線と、前記接続配線は、直交している
請求項３に記載の撮像装置。
【請求項１１】
前記昇圧線に所定の電圧の印加を制御する制御線と、前記接続配線は、平行している
請求項３に記載の撮像装置。
【請求項１２】
受光した光を電荷に変換する光電変換部と、
前記光電変換部から転送されてきた電荷を保持する保持部と
を含む画素と、
複数の前記画素で共有され、前記保持部から転送されてきた電荷を保持するフローティングディフュージョンと、
前記フローティングディフュージョンを昇圧する昇圧線と
を備える撮像装置と、
前記撮像装置からの信号を処理する処理部と
を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は撮像装置、電子機器に関し、例えば、グローバルシャッタ方式で撮影する際に適用して好適な撮像装置、電子機器に関する。
【背景技術】
【０００２】
CMOS（Complementary Metal Oxide Semiconductor）イメージセンサやＣＣＤ（Charge Coupled Device）などの撮像素子は、デジタルスチルカメラやデジタルビデオカメラなどに広く用いられている。
【０００３】
例えば、CMOSイメージセンサに入射した光は、画素が有するＰＤ（Photodiode：フォトダイオード）において光電変換される。そして、ＰＤで発生した電荷が、転送トランジスタを介してＦＤ（Floating Diffusion：フローティングディフュージョン）に転送され、受光量に応じたレベルの画素信号に変換される。
【０００４】
ところで、従来のCMOSイメージセンサでは、一般的に各画素から画素信号を行毎に順次読み出す方式、いわゆるローリングシャッタ方式が採用されているため、露光タイミングの違いによって画像に歪みが発生することがあった。
【０００５】
そこで、例えば、特許文献１には、画素内に電荷保持部を設けることによって、全ての画素から画素信号を同時に読み出す方式、いわゆるグローバルシャッタ方式を採用し、全画素同時電子シャッタ機能を備えたCMOSイメージセンサが開示されている。グローバルシャッタ方式を採用することにより、露光タイミングが全ての画素で同一になり、画像に歪みが発生することを回避することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１０３６４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで近年、固体撮像装置の微細化が求められ、個々の画素サイズが縮小される傾向にある。またグローバルシャッタ方式を採用することで、画素内に電荷保持部を設けた構成の場合、フォトダイオードのサイズが縮小され飽和電荷量（Ｑｓ）が低下してしまう可能性があった。
【０００８】
本技術は、このような状況に鑑みてなされたものであり、飽和信号電荷量を低下させずにグローバルシャッタ方式で撮影できるようにするものである。
【課題を解決するための手段】
【０００９】
本技術の一側面の撮像装置は、受光した光を電荷に変換する光電変換部と、前記光電変換部から転送されてきた電荷を保持する保持部とを含む画素と、複数の前記画素で共有され、前記保持部から転送されてきた電荷を保持するフローティングディフュージョンと、前記フローティングディフュージョンを昇圧する昇圧線とを備える。
【００１０】
本技術の一側面の電子機器は、受光した光を電荷に変換する光電変換部と、前記光電変換部から転送されてきた電荷を保持する保持部とを含む画素と、複数の前記画素で共有され、前記保持部から転送されてきた電荷を保持するフローティングディフュージョンと、前記フローティングディフュージョンを昇圧する昇圧線とを備える撮像装置と、前記撮像装置からの信号を処理する処理部とを備える。
【００１１】
本技術の一側面の撮像装置においては、受光した光を電荷に変換する光電変換部と、光電変換部から転送されてきた電荷を保持する保持部とを含む画素と、複数の画素で共有され、保持部から転送されてきた電荷を保持するフローティングディフュージョンと、フローティングディフュージョンを昇圧する昇圧線とが備えられる。
【００１２】
本技術の一側面の電子機器においては、前記撮像装置が含まれる構成とされている。
【００１３】
なお、撮像装置、電子機器は、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。
【発明の効果】
【００１４】
本技術の一側面によれば、飽和信号電荷量を低下させずにグローバルシャッタ方式で撮影できる。
【００１５】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００１６】
【図１】イメージセンサの構成を示す図である。
【図２】画素の構成を示す断面図である。
【図３】画素の構成を示す平面図である。
【図４】画素の他の構成を示す平面図である。
【図５】画素の他の構成を示す平面図である。
【図６】画素の他の構成を示す平面図である。
【図７】画素の他の構成を示す平面図である。
【図８】画素の他の構成を示す平面図である。
【図９】ＦＤ昇圧配線について説明するための図である。
【図１０】ＦＤ昇圧配線について説明するための図である。
【図１１】ＦＤ昇圧配線について説明するための図である。
【図１２】ＦＤ昇圧配線について説明するための図である。
【図１３】画素の構成を示す回路図である。
【図１４】画素の動作を説明するための図である。
【図１５】画素の構成を示す断面図である。
【図１６】画素のポテンシャルの遷移について説明するための図である。
【図１７】画素のポテンシャルの遷移について説明するための図である。
【図１８】画素の動作を説明するための図である。
【図１９】画素の配線の位置や形状について説明するための図である。
【図２０】画素の構成を示す回路図である。
【図２１】画素の配線の位置や形状について説明するための図である。
【図２２】画素の配線の位置や形状について説明するための図である。
【図２３】画素の配線の位置や形状について説明するための図である。
【図２４】画素の配線の位置や形状について説明するための図である。
【図２５】画素の構成を示す平面図である。
【図２６】画素の構成を示す断面図である。
【図２７】画素の他の構成を示す平面図である。
【図２８】ＦＤ変換用配線について説明するための図である。
【図２９】画素の配線の位置や形状について説明するための図である。
【図３０】画素の構成を示す回路図である。
【図３１】画素の構成を示す回路図である。
【図３２】画素の配線の位置や形状について説明するための図である。
【図３３】画素の配線の位置や形状について説明するための図である。
【図３４】画素の配線の位置や形状について説明するための図である。
【図３５】画素の配線の位置や形状について説明するための図である。
【図３６】電子機器の構成について説明するための図である。
【図３７】内視鏡手術システムの概略的な構成の一例を示す図である。
【図３８】カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。
【図３９】車両制御システムの概略的な構成の一例を示すブロック図である。
【図４０】車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
【発明を実施するための形態】
【００１７】
以下に、本技術を実施するための形態（以下、実施の形態という）について説明する。
【００１８】
＜撮像素子の構成＞
図１は、本発明が適用される撮像素子としてのCMOS（Complementary Metal Oxide Semiconductor）イメージセンサの構成例を示すブロック図である。
【００１９】
CMOSイメージセンサ３０は、画素アレイ部４１、垂直駆動部４２、カラム処理部４３、水平駆動部４４、およびシステム制御部４５を含んで構成される。画素アレイ部４１、垂直駆動部４２、カラム処理部４３、水平駆動部４４、およびシステム制御部４５は、図示しない半導体基板（チップ）上に形成されている。
【００２０】
画素アレイ部４１には、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子を有する単位画素（図２の画素５０）が行列状に２次元配置されている。なお、以下では、入射光量に応じた電荷量の光電荷を、単に「電荷」と記述し、単位画素を、単に「画素」と記述する場合もある。
【００２１】
画素アレイ部４１にはさらに、行列状の画素配列に対して行毎に画素駆動線４６が図の左右方向（画素行の画素の配列方向）に沿って形成され、列毎に垂直信号線４７が図の上下方向（画素列の画素の配列方向）に沿って形成されている。画素駆動線４６の一端は、垂直駆動部４２の各行に対応した出力端に接続されている。
【００２２】
CMOSイメージセンサ３０はさらに、信号処理部４８およびデータ格納部４９を備えている。信号処理部４８およびデータ格納部４９については、CMOSイメージセンサ３０とは別の基板に設けられる外部信号処理部、例えばDSP（Digital Signal Processor）やソフトウェアによる処理でも良いし、CMOSイメージセンサ３０と同じ基板上に搭載しても良い。
【００２３】
垂直駆動部４２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部４１の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この垂直駆動部４２は、その具体的な構成については図示を省略するが、読み出し走査系と、掃き出し走査系あるいは、一括掃き出し、一括転送を有する構成となっている。
【００２４】
読み出し走査系は、単位画素から信号を読み出すために、画素アレイ部４１の単位画素を行単位で順に選択走査する。行駆動（ローリングシャッタ動作）の場合、掃き出しについては、読み出し走査系によって読み出し走査が行われる読み出し行に対して、その読み出し走査よりもシャッタスピードの時間分だけ先行して掃き出し走査が行われる。また、グローバル露光（グローバルシャッタ動作）の場合は、一括転送よりもシャッタスピードの時間分先行して一括掃き出しが行われる。
【００２５】
この掃き出しにより、読み出し行の単位画素の光電変換素子から不要な電荷が掃き出される（リセットされる）。そして、不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
【００２６】
読み出し走査系による読み出し動作によって読み出される信号は、その直前の読み出し動作または電子シャッタ動作以降に入射した光量に対応するものである。行駆動の場合は、直前の読み出し動作による読み出しタイミングまたは電子シャッタ動作による掃き出しタイミングから、今回の読み出し動作による読み出しタイミングまでの期間が、単位画素における光電荷の蓄積期間（露光期間）となる。グローバル露光の場合は、一括掃き出しから一括転送までの期間が蓄積期間（露光期間）となる。
【００２７】
垂直駆動部４２によって選択走査された画素行の各単位画素から出力される画素信号は、垂直信号線４７の各々を通してカラム処理部４３に供給される。カラム処理部４３は、画素アレイ部４１の画素列毎に、選択行の各単位画素から垂直信号線４７を通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
【００２８】
具体的には、カラム処理部４３は、信号処理として少なくとも、ノイズ除去処理、例えばCDS（Correlated Double Sampling;相関二重サンプリング）処理を行う。このカラム処理部４３による相関二重サンプリングにより、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。なお、カラム処理部４３にノイズ除去処理以外に、例えば、AD（アナログ−デジタル）変換機能を持たせ、信号レベルをデジタル信号で出力することも可能である。
【００２９】
水平駆動部４４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部４３の画素列に対応する単位回路を順番に選択する。この水平駆動部４４による選択走査により、カラム処理部４３で信号処理された画素信号が順番に信号処理部４８に出力される。
【００３０】
システム制御部４５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部４２、カラム処理部４３、および水平駆動部４４などの駆動制御を行う。
【００３１】
信号処理部４８は、少なくとも加算処理機能を有し、カラム処理部４３から出力される画素信号に対して加算処理等の種々の信号処理を行う。データ格納部４９は、信号処理部４８での信号処理に当たって、その処理に必要なデータを一時的に格納する。
【００３２】
＜単位画素の構造＞
次に、図１の画素アレイ部４１に行列状に配置されている単位画素５０の具体的な構造について説明する。図２は、画素５０の断面的な構成例を示す図である。
【００３３】
図２を示した画素５０ａは、グローバルシャッタを実現するために、電荷保持部を備える。図２に示すように、画素５０ａは、図２の下側から順に、配線層６１、酸化膜６２、半導体基板６３、遮光層６４、カラーフィルタ層６５、およびオンチップレンズ６６が積層されて構成されている。また、画素５０ａにおいて、半導体基板６３にＰＤ５１が形成されている領域がＰＤ領域６７とされ、半導体基板６３に電荷保持部５４が形成されている領域が電荷保持領域６８とされる。
【００３４】
なお、イメージセンサ３０は、半導体基板６３に対して配線層６１が設けられる半導体基板６３の表面に対して反対側となる裏面（図２の上側を向く面）に対して入射光が照射される、いわゆる裏面照射型CMOSイメージセンサである。ここでは、裏面照射型CMOSイメージセンサを例に挙げて説明を続けるが、表面照射型のイメージセンサに対しても、本技術を適用することはできる。
【００３５】
配線層６１は、例えば、その下側に配置されている基板支持材（図示せず）により支持されており、半導体基板６３に形成されているＰＤ５１の電荷の読み出しなどを行う複数の配線７１が層間絶縁膜７２に埋め込まれて構成されている。
【００３６】
また、配線層６１には、ＰＤ５１および電荷保持部５４の間の領域に、半導体基板６３に対して酸化膜６２を介して、転送トランジスタを構成するＴＲＸゲート７３が配置されている。ＴＲＸゲート７３に所定の電圧が印加されることにより、ＰＤ５１に蓄積されている電荷が電荷保持部５４に転送される。
【００３７】
配線層６１は、図２に示した例では、配線層６１−１乃至６１−４の４層構造とされている。配線層６１−１は、半導体基板６３に積層され、配線層６１−２は、配線層６１−１に積層され、配線層６１−３は、配線層６１−２に積層され、配線層６１−４は、配線層６１−３に積層されている。各配線層６１−１乃至６１−４の配線パターンなどについては、後述する。
【００３８】
酸化膜６２は、絶縁性を備えており、半導体基板６３の表面側を絶縁する。半導体基板６３には、ＰＤ５１を構成するＮ型領域と、電荷保持部５４を構成するＮ型領域とが形成されている。
【００３９】
また、ＰＤ５１および電荷保持部５４の裏面側には表面ピニング層７４−１が形成され、ＰＤ５１および電荷保持部５４の表面側には表面ピニング層７４−２が形成されている。さらに、半導体基板６３には、画素５０ａと、隣接する他の画素５０ａとを分離するための画素間分離領域７５が、画素５０ａの外周を囲うように形成されている。
【００４０】
遮光層６４は、遮光性を有する材料により形成される遮光部７６が、高誘電率材料膜７７に埋め込まれて形成されている。例えば、遮光部７６は、タングステン（Ｗ）や、アルミ（Ａｌ）、銅（Ｃｕ）などの材料により形成され、図示しないＧＮＤに接続されている。高誘電率材料膜７７は、二酸化ケイ素（SiO2）や、酸化ハフニウム（HfO2）、五酸化タンタル（Ta2O5）、二酸化ジルコニウム（ZrO2）などの材料により形成される。
【００４１】
また、遮光部７６は、半導体基板６３を覆うように配置される蓋部７６Ａと、ＰＤ５１および電荷保持部５４の周囲を囲うように半導体基板６３に形成される縦溝に埋め込まれるように配置される埋め込み部７６Ｂとを有して形成される。即ち、蓋部７６Ａは、画素５０ａを構成する各層に対して略平行に形成され、埋め込み部７６Ｂは、蓋部７６Ａに対して略直交する方向に延在するように所定の深さまで形成されている。
【００４２】
ここで、遮光部７６の埋め込み部７６Ｂは、ＰＤ５１および電荷保持部５４の周囲を囲うように画素間分離領域７５に形成されるような構成とする他、例えば、電荷保持部５４の周囲を形成するような構成や、ＰＤ５１および電荷保持部５４の間に形成するような構成としてもよい。即ち、少なくともＰＤ５１および電荷保持部５４の間に埋め込み部７６Ｂが形成され、ＰＤ５１および電荷保持部５４が埋め込み部７６Ｂにより分離されていればよい。
【００４３】
また、遮光部７６には、ＰＤ５１に光を入射するための開口部７６Ｃが形成されている。すなわち開口部７６Ｃは、ＰＤ５１に対応した領域に形成されており、それ以外の領域は、例えば、電荷保持部５４やＦＤ５５などが形成されている領域は、遮光部７６により遮光されている。
【００４４】
また、図２に示した例では、埋め込み部７６Ｂの一部が半導体基板６３を貫通するように遮光部７６が形成されている。すなわち、遮光部７６は、ＰＤ５１および電荷保持部５４の間の領域以外、即ち、ＰＤ５１から電荷保持部５４へ電荷を転送する転送経路となる領域以外における埋め込み部７６Ｂが、半導体基板６３を貫通するように形成されている。
【００４５】
すなわち、ＰＤ５１および電荷保持部５４の間の領域は、電荷の転送に使用されるために遮光部を形成することはできないが、その領域以外において埋め込み部７６Ｂを形成することにより、同一の画素５０ａのＰＤ５１以外から電荷保持部５４に光が漏れ込むことを効果的に抑制することができる。
【００４６】
カラーフィルタ層６５では、画素５０ａ毎に、それぞれ対応する色の光を透過するフィルタが配置されており、例えば、緑色、青色、および赤色の光を透過するフィルタが、いわゆるベイヤー配列で画素５０ａ毎配置される。オンチップレンズ６６は、画素５０ａに入射する入射光をＰＤ５１に集光するための小型のレンズである。
【００４７】
＜半導体基板におけるレイアウト＞
図３は、図２に示した画素５０を下部（図２中での下側）から見たときの平面図である。本技術は、特に複数の画素で所定のトランジスタを共有する構成のときに効果を得られるため、まず２×２の４画素で所定のトランジスタ等を共有した場合の平面図を図３に示す。なお、図３以降に示す平面図においては、遮光部７６の図示は省略するが、貫通して遮光部７６と非貫通の遮光部７６が、ＰＤ５６や電荷保持部５４の周りに形成されている。
【００４８】
図３は、画素アレイ部４１に配置されている画素５０ａ−１乃至５０ａ−４の４画素を図示している。図中左上に、画素５０ａ−１が配置され、図中左下に、画素５０ａ−２が配置され、図中右上に、画素５０ａ−３が配置され、図中右下に、画素５０ａ−４が配置されている。各画素５０ａは、基本的に同一の構成を有しているため、図中左上に配置されている画素５０ａ−１を例に挙げて説明を続ける。
【００４９】
画素５０ａ−１の左下側にＯＦＤ１２１が配置されている。ＯＦＤ１２１は、ＰＤ５１のリセットゲートに接続しているドレインを表す。ＯＦＤ１２１は、ＯＦＧゲート１２２を介して、ＰＤ５１と接続されている。
【００５０】
ＰＤ５１の上側には、電荷保持部５４が配置されている。画素５０ａを下部（配線層６１側）から見たとき、電荷保持部５４が配置されている領域内には、ＴＲＸゲート７３が配置されている。ＴＲＸゲート７３は、ＰＤ５１から電荷保持部５４への電荷の転送を制御するために設けられている。
【００５１】
電荷保持領域６８の図中右側には、ＴＲＸゲート７３を介して、浮遊拡散領域１２５（ＦＤ１２５）が配置されている。ＴＲＧゲート１２４は、電荷保持部５４からＦＤ１２５に電荷を転送させるために設けられている。
【００５２】
ＦＤ１２５−１は、画素５０ａ−１と画素５０ａ−３の間に配置され、ＦＤ１２５−２は、画素５０ａ−２と画素５０ａ−４の間に配置されている。また、ＦＤ１２５−１とＦＤ１２５−２は、ＦＤ配線１２６で接続されている。ＦＤ１２５−１とＦＤ１２５−２が、ＦＤ配線１２６で接続されることで、１つのＦＤとして機能する。また、この１つのＦＤとして機能するＦＤ１２５−１とＦＤ１２５−２は、画素５０ａ−１乃至５０ａ−４で共有される。
【００５３】
画素５０ａ−１と画素５０ａ−３の間には、リセットトランジスタ１３１（図中、ＲＳＴと記述）と増幅トランジスタ１３２が配置されている。また、画素５０ａ−２と画素５０ａ−４の間には、選択トランジスタ１３３（図中、ＳＥＬと記述）が配置されている。図３では図示していないが、変換効率切替トランジスタを、画素５０ａ−２と画素５０ａ−４の間に配置する構成とすることもできる。変換効率切替トランジスタを有する構成については、後述する。また、図３に示したように、変換効率切替トランジスタを設けない構成とした場合、対象性を確保するためにダミーを配置しても良い。
【００５４】
図３に示した例では、４個の画素５０ａで、リセットトランジスタ１３１、増幅トランジスタ１３２、および選択トランジスタ１３３を共有する構成とされている。
【００５５】
このように、複数の画素で、トランジスタを共有する構成とすることで、１つのトランジスタに割り当てる領域を大きくすることができる。１つのトランジスタに割り当てる領域を広くできることで、トランジスタのソースとドレインの距離を広げた構成とすることもでき、リークを防止する構成とすることもできる。
【００５６】
また、複数の画素で、トランジスタを共有する構成とすることで、小型化することもできる。
【００５７】
図３に示した共有画素の構成は、図中、縦方向にリセットトランジスタ１３１、増幅トランジスタ１３２、選択トランジスタ１３３が配置され、ＦＤ配線１２６を対称軸としたとき、ＰＤ５１、電荷保持部５４、ＯＦＤ１２１などは、左右対称となるように配置されている。
【００５８】
本技術は、図３に示した左右対称の構造に適用できるし、図４に示した上下対称の構造にも適用できる。図４は、画素５０の他の配置例を示す平面図である。図４中左上に、画素５０ｂ−１が配置され、図中左下に、画素５０ｂ−２が配置され、図中右上に、画素５０ｂ−３が配置され、図中右下に、画素５０ｂ−４が配置されている。
【００５９】
画素５０ｂ−３と画素５０ｂ−４の間にＦＤ１２５−１が配置され、画素５０ｂ−１と画素５０ｂ−２の間にＦＤ１２５−２が配置され、ＦＤ１２５−１とＦＤ１２５−２は、ＦＤ配線１２６で接続されている。このＦＤ配線１２６を対称軸として、上下対称に、ＰＤ５１、電荷保持部５４、ＯＦＤ１２１などが配置されている。
【００６０】
また画素５０ｂ−３と画素５０ｂ−４の間には、リセットトランジスタ１３１と増幅トランジスタ１３２が配置され、画素５０ｂ−１と画素５０ｂ−２の間には、選択トランジスタ１３３が配置されている。図４に示した共有画素の構成においては、図中、横方向にリセットトランジスタ１３１、増幅トランジスタ１３２、選択トランジスタ１３３が配置されている。
【００６１】
図４に示したように、本技術は、画素同士が上下対称に配置されている場合にも適用できる。
【００６２】
図３、図４に示した構成は、２×２の４画素で所定のトランジスタなどを共有する場合を示したが、２画素で所定のトランジスタなどを共有する場合にも適用できる。
【００６３】
図５は、２画素共有のときの画素５０ｃの配置例を示す平面図である。図５中左側に、画素５０ｃ−１が配置され、図中右側に、画素５０ｃ−２が配置されている。
【００６４】
図中横方向に配置されている画素５０ｃ−１と画素５０ｃ−２の間にＦＤ１２５、リセットトランジスタ１３１、増幅トランジスタ１３２、および選択トランジスタ１３３が配置されている。ＦＤ１２５と増幅トランジスタ１３２は、ＦＤ配線１２６により接続されている。
【００６５】
このＦＤ配線１２６を対称軸として、左右対称に、ＰＤ５１、電荷保持部５４、ＯＦＤ１２１などが配置されている。本技術は、図５に示した２画素共有であり、左右対称の構造に適用できるし、図６に示すように、２画素共有であり上下対称の構造にも適用できる。
【００６６】
図６は、画素５０の他の配置例を示す平面図である。図６中上側に、画素５０ｄ−１が配置され、図中下側に、画素５０ｄ−２が配置されている。図中縦方向に配置されている画素５０ｄ−１と画素５０ｄ−２の間にＦＤ１２５、リセットトランジスタ１３１、増幅トランジスタ１３２、および選択トランジスタ１３３が配置されている。ＦＤ１２５と増幅トランジスタ１３２は、ＦＤ配線１２６により接続されている。
【００６７】
このＦＤ配線１２６を対称軸として、上下対称に、ＰＤ５１、電荷保持部５４、ＯＦＤ１２１などが配置されている。本技術は、図５に示した２画素共有であり、左右対称の構造に適用できるし、図６に示したように、２画素共有であり上下対称の構造にも適用できる。
【００６８】
さらに、縦方向に配置されている２画素で所定のトランジスタなどを共有する２画素共有において、ＰＤ５１に対して、電荷保持部５４を半ピッチずらした位置に配置した構成とすることもできる。
【００６９】
図７は、画素５０の他の配置例を示す平面図である。図７中上側に、画素５０ｅ−１が配置され、図中下側に、画素５０ｅ−２が配置されている。図７に示した配置例では、画素５０ｅ−１の右下側にＯＦＤ１２１とＯＦＧゲート１２２が配置されている。
【００７０】
ＰＤ５１の左上側であり、ＰＤ５１と半ピッチずれた位置には、電荷保持部５４が配置されている。画素５０ｅを下部（配線層６１側）から見たとき、電荷保持部５４が配置されている領域内には、ＴＲＸゲート７３が配置されている。ＴＲＸゲート７３の図中中央上部側には、ＴＲＧゲート１２４が配置されている。さらに、ＴＲＧゲート１２４の図中中央上部側には、ＦＤ１２５が形成されている。
【００７１】
画素５０ｅ−２も、画素５０ｅ−１と同様の構成を有している。画素５０ｅ−１には、ＦＤ１２５−１が配置され、画素５０ｅ−２には、ＦＤ１２５−２が配置されている。ＦＤ１２５−１とＦＤ１２５−２は、ＦＤ配線１２６により接続されている。
【００７２】
画素５０ｅ−１と画素５０ｅ−２の間には、リセットトランジスタ１３１と増幅トランジスタ１３２が配置され、画素５０ｅ−１の図中上部には、選択トランジスタ１３３が配置されている。図７に示した例では、２個の画素５０ｅで、リセットトランジスタ１３１、増幅トランジスタ１３２、および選択トランジスタ１３３を共有する構成とされている。
【００７３】
画素５０ｅ−１に注目した場合、画素５０ｅ−１に含まれるＰＤ５１に蓄積された電荷が転送される先は、画素５０ｅ−１の図中左上部側に配置されているＴＲＸゲート７３の下に形成されている電荷保持部５４である。同じく、画素５０ｅ−２に注目した場合、画素５０ｅ−２に含まれるＰＤ５１に蓄積された電荷が転送される先は、画素５０ｅ−２の図中左上部側に配置されているＴＲＸゲート７３の下に形成されている電荷保持部５４である。
【００７４】
ＰＤ５１と電荷保持部５４は、半ピッチずれた位置に配置されている関係にある。ＰＤ５１に対して電荷保持部５４を、半ピッチずれた位置に配置することで、電荷保持部５４（ＴＲＸゲート７３）の中央部分にＴＲＧゲート１２４を配置することができる。電荷保持部５４の中央部分にＴＲＧゲート１２４が位置することで、電荷保持部５４内での転送長を短くすることが可能となり、転送効率を向上させることが可能となる。
【００７５】
図７は、ＰＤ５１の長辺が横方向に配置され、電荷保持部５４がＰＤ５１の長辺側に配置され、半ピッチずれた位置に配置されている例を示したが、図８に示すように、ＰＤ５１の長辺が縦方向に配置され、電荷保持部５４がＰＤ５１の長辺側に配置され、半ピッチずれた位置に配置されている場合にも本技術を適用できる。
【００７６】
図８は、画素５０の他の配置例を示す平面図である。図７に示した配置例と同じく、画素５０ｆ−１と画素５０ｆ−２は縦方向に配置されている。図８に示した配置例では、画素５０ｆの下側にＯＦＤ１２１とＯＦＧゲート１２２が配置されている。
【００７７】
ＰＤ５１の図中右側であり、ＰＤ５１と半ピッチずれた上側の位置には、電荷保持部５４（ＴＲＸゲート７３）が配置されている。ＴＲＸゲート７３の図中中央右側には、ＴＲＧゲート１２４が配置されている。さらに、ＴＲＧゲート１２４の図中中央右側には、ＦＤ１２５が形成されている。
【００７８】
画素５０ｆ−２も、画素５０ｆ−１と同様の構成を有している。画素５０ｆ−１には、ＦＤ１２５−１が配置され、画素５０ｆ−２には、ＦＤ１２５−２が配置されている。ＦＤ１２５−１とＦＤ１２５−２は、ＦＤ配線１２６により接続されている。
【００７９】
図３乃至図８に示した構成に対して、以下に説明するＦＤを昇圧する構成を適用できる。また、図３乃至図８には図示していないが、例えば、８画素でＦＤ１２５やリセットトランジスタ１３１などを共有する構成に対しても適用でき、本技術の適用は、図３乃至図８に示した構成に限定される記載ではない。
【００８０】
＜ＦＤを昇圧する構成＞
上記したような画素５０は、ＰＤ５１で蓄積された電荷を電荷保持部５４で一旦蓄積するグローバルシャッタ構造を有している。電荷保持部５４を備える画素は、電荷保持部５４を備えない構造の画素と比較して、飽和電荷量（Ｑｓ）確保に寄与できる面積が小さくなってしまう傾向にある。電荷保持部５４を備える画素において、飽和電荷量を確保できるようにポテンシャルを深化させると、ＦＤ１２５のダイナミックレンジの確保とくみ上げ特性が悪化してしまう可能性がある。
【００８１】
以下に説明するように、ＦＤ配線１２６の近傍にＦＤ１２５を昇圧するための配線を配置し、ＦＤ１２５を昇圧することで、ＦＤ１２４のダイナミックレンジを確保し、くみ上げ特性の悪化を抑制する。
【００８２】
以下の説明においては、図３乃至図８に示した画素５０の構成のうち、図３に示した構成を例に挙げてＦＤ１２５を昇圧する構成について説明を続ける。
【００８３】
図９は、ＦＤ１２５を昇圧する構成を有する４画素共有の画素構造を示す図である。図９では、説明のためＰＤ５１、ＦＤ１２５、ＦＤ配線１２６を示すが、図３に示したように、ＴＲＸゲート７３なども配置されている。
【００８４】
図９に示した画素５０を構成するＰＤ５１とＦＤ１２５は、半導体基板６３（図２）内に形成されている。ＦＤ１２５−１とＦＤ１２５−２を接続するＦＤ配線１２６は、配線層６１に形成されている。ここでは、配線層６１を構成する配線層６１−１に、ＦＤ配線１２６が形成されている場合を一例としてあげ、説明を続ける。
【００８５】
画素５０−１乃至５０−４の４画素を１共有単位としたとき、１共有単位に２つのＦＤ１２５（２つのＦＤ領域）が半導体基板６３内に形成され、その２つのＦＤ領域が、下部に積層されている配線層６１−１内に形成されているＦＤ配線１２６により接続されている構成とされている。ＦＤ１２５とＦＤ配線１２６は、縦方向（半導体基板６３から配線層６１−１側）に形成されているビアにより接続されている。
【００８６】
図９に示したように、ＦＤ配線１２６と平行にＦＤ昇圧配線３０１が形成されている。ＦＤ昇圧配線３０１は、ＦＤ配線１２６と同層、すなわちこの場合、配線層６１−１内に形成されている。また、ＦＤ昇圧配線３０１は、ＦＤ配線１２６と少なくとも一部が平行となる部分があるように形成されている。
【００８７】
ＦＤ配線１２６やＦＤ昇圧配線３０１は、図９などでは説明のため直線形状で示したが、トランジスタの配置位置や形状、他の層と配線に接続するためのビアの位置などの関係により、所定の角度を有する直線の組み合わせの形状（折れ線形状）で形成されていたり、直線以外の形状、例えば円弧状を含む形状で形成されていたりしても良い。具体的なレイアウトについては一例を示し後述する。
【００８８】
図９に示したように、少なくとも一部は、ＦＤ配線１２６とＦＤ昇圧配線３０１が平行な状態の直線形状で形成されている。その平行とされ、直線形状とされているＦＤ昇圧配線３０１の部分は、ＦＤ配線１２６の長さと同等の長さであっても良いし、短く形成されていても良いし、長く形成されていても良い。
【００８９】
またＦＤ昇圧配線３０１の太さは、ＦＤ配線１２６と同等の太さであっても良いし、細いまたは太く形成されていても良い。ＦＤ昇圧配線３０１の長さ、太さ、形状などは、上記したように、ＦＤ配線１２６の長さ、太さ、形状に合わせて、適宜設計される。
【００９０】
また、図９に示すようにＦＤ昇圧配線３０１は、ＦＤ配線１２６右側に１本形成されている構成とすることができる。また、図１０に示すように、ＦＤ昇圧配線３０１は、ＦＤ配線１２６の右側に１本（ＦＤ昇圧配線３０１−１とする）、左側に１本（ＦＤ昇圧配線３０１−２とする）形成されている構成とすることができる。以下、ＦＤ昇圧配線３０１−１とＦＤ昇圧配線３０１−２を個々に区別する必要が無い場合、単にＦＤ昇圧配線３０１と記述する。
【００９１】
図１０に示したように、ＦＤ昇圧配線３０１−１とＦＤ昇圧配線３０１−２をＦＤ配線１２６の左右にそれぞれ形成する場合、ＦＤ昇圧配線３０１−１とＦＤ昇圧配線３０１−２は、ＦＤ配線１２６を対称軸として、対象に形成されている。また、非対称に形成されているようにすることも可能である。例えば、ＦＤ配線１２６の上部側の右側に、ＦＤ昇圧配線３０１−１を形成し、ＦＤ配線１２６の下部の左側に、ＦＤ昇圧配線３０１−２を形成するといった非対称な構成であっても良い。
【００９２】
ＦＤ昇圧配線３０１−１，３０１−２は、図９、図１０では、ＦＤ１２５やＰＤ５１を避けた位置に配置されているように図示したが、重なるような位置に配置されていても良い。ただし、ＦＤ配線１２６とＦＤ昇圧配線３０１の間隔は、１００乃至４２０ｎｍの範囲内に収まるのが良い。間隔が、１００ｎｍ以下で構成する場合、ＦＤ配線１２６とＦＤ昇圧配線３０１を形成するときに高精度が要求され、形成するのが難しい。
【００９３】
一方で、間隔が４２０ｎｍ以上であると、ＦＤ昇圧配線３０１を形成したとしても、ＦＤ１２５を適切に昇圧することが難しくなったり、ＦＤ配線１２６とＦＤ昇圧配線３０１との間に、他の配線を形成することができ、他の配線が間に形成されることでＦＤ１２５を適切に昇圧することが難しくなったりする可能性がある。
【００９４】
また、ＦＤ配線１２６とＦＤ昇圧配線３０１との間を、４２０ｎｍ以上あけ、その間に他の配線を形成しなければ、画素の小型化が妨げられることになる。
【００９５】
よって、ＦＤ配線１２６とＦＤ昇圧配線３０１の間隔は、１００乃至４２０ｎｍの範囲内で形成される。なお、このような数値は、一例であり、限定を示す記載ではない。
【００９６】
図９と図１０に示したＦＤ配線１２６とＦＤ昇圧配線３０１は、それぞれ、配線層６１−１に形成されている。換言すれば、ＦＤ配線１２６とＦＤ昇圧配線３０１は同層に形成されている。図１１に示すように、ＦＤ配線１２６とＦＤ昇圧配線３０１を異なる層に形成することもできる。
【００９７】
図１１の上図は、４画素共有の１共有単位内のＦＤ配線１２６の部分を拡大した平面図であり、図１１の下図は、平面図における線分Ａ−Ａ’の部分での断面図である。上述してきた場合と同じくＦＤ１２５−１とＦＤ１２５−２は、ＦＤ配線１２６により接続されている。このＦＤ配線１２６は、下図に示すように、配線層６１−１に形成されている。
【００９８】
配線層６１−１にＦＤ配線１２６が形成され、配線層６１−１の直下に積層されている配線層６１−２に、ＦＤ昇圧配線３０１−３が形成されている。ＦＤ配線１２６とＦＤ昇圧配線３０１−３との関係は、上記したＦＤ配線１２６とＦＤ昇圧配線３０１−１（またはＦＤ昇圧配線３０１−２）との関係と同じである。すなわち、少なくとも一部は、ＦＤ配線１２６とＦＤ昇圧配線３０１−３が平行な状態の直線形状で形成されている。
【００９９】
その平行とされ、直線形状とされているＦＤ昇圧配線３０１−３の部分は、ＦＤ配線１２６の長さと同等の長さであっても良いし、短く形成されていても良いし、長く形成されていても良い。またＦＤ昇圧配線３０１−３の太さは、ＦＤ配線１２６と同等の太さであっても良いし、細いまたは太く形成されていても良い。ＦＤ昇圧配線３０１の長さ、太さ、形状などは、上記したように、ＦＤ配線１２６の長さ、太さ、形状に合わせて、適宜設計される。
【０１００】
図１１に示したように、ＦＤ配線１２６とＦＤ昇圧配線３０１−３を別の層に形成することで、ＦＤ昇圧配線３０１−３をＦＤ配線１２６へのシールドを兼ねた構造とすることができる。
【０１０１】
図９乃至図１１に示したように、ＦＤ配線１２６の同層、または異層に、またＦＤ配線１２６の近傍に、ＦＤ１２５を昇圧させるためのＦＤ昇圧配線３０１が形成されている。
【０１０２】
なお、ここでは、ＦＤ配線１２６との記載をし、ＦＤ配線１２６は配線であるとして説明を行っているが、ＦＤ配線１２６自体も、ＰＤ５１から転送されてきた電荷を蓄積する機能を有し、ＦＤ１２５として機能する。よって、ＦＤ配線１２６との記載をしているが、ＦＤ配線１２６は、単なる配線ではなく、ＦＤ配線１２６も、ＦＤ１２５の一部を構成する。
【０１０３】
すなわち、本技術は、ＦＤ１２５の近傍に、ＦＤ１２５を昇圧するためのＦＤ昇圧配線３０１が、ＦＤ１２５の近傍に形成されている。ここでは、画素間でＦＤ１２５を共有する場合、半導体基板６３の異なる領域にＦＤ領域を形成し、配線により接続されるため、その配線（ＦＤ配線１２６）の近傍にＦＤ昇圧配線１２６が形成される例を示した。
【０１０４】
さらに、図１２に示すように、ＦＤ１２５が接続される増幅トランジスタ１３２の一部に、ＦＤ昇圧配線１２６が接続されている構成とすることができる。図１２に示した１共有単位の画素を参照するに、画素５０−１乃至５０−４で共有される増幅トランジスタ１３２に接続するようにＦＤ昇圧配線３０１−４が形成されている。
【０１０５】
増幅トランジスタ１３２の一部である増幅トランジスタゲートは、配線層６１−１に形成されている。この増幅トランジスタゲートに接続するようにＦＤ昇圧配線３０１−４が形成されている。ＦＤ昇圧配線３０１−４は、線の形状を有していても良い。または、増幅トランジスタゲートに点、例えばビアで接し、他の層に設けられているＦＤ昇圧用の電源に接続されている配線と接続されているように形成し、増幅トランジスタゲートに点で接している部分をＦＤ昇圧配線３０１−４としても良い。
【０１０６】
ここで、図１３に１画素５０における回路図を示し、増幅トランジスタゲートにＦＤ昇圧配線３０１−４が接するように構成することで、ＦＤ１２５を昇圧できることについて説明を加える。
【０１０７】
画素５０は、ＰＤ５１、第１の転送トランジスタ７３（ＴＲＸゲート７３を含む転送トランジスタ）、電荷保持部５４、第２の転送トランジスタ１２４（ＴＲＧゲート１２４を含む転送トランジスタ）、ＦＤ１２５、増幅トランジスタ１３２、選択トランジスタ１３３、リセットトランジスタ１３１、並びに、排出トランジスタ１２１（ＯＦＧ１２１）を備えて構成される。
【０１０８】
ＰＤ５１は、入射した光を光電変換により電荷に変換して蓄積する光電変換部であり、アノード端子が接地されているとともに、カソード端子が第１の転送トランジスタ７３および排出トランジスタ１２１に接続されている。
【０１０９】
第１の転送トランジスタ７３は、垂直駆動回路１３から供給される転送信号ＴＲＸに従って駆動し、第１の転送トランジスタ７３がオンになると、ＰＤ５１に蓄積されている電荷が電荷保持部５４に転送される。
【０１１０】
電荷保持部５４は、第１の転送トランジスタ７３を介してＰＤ５１から転送される電荷を一時的に保持する。
【０１１１】
第２の転送トランジスタ１２４は、垂直駆動回路１３から供給される転送信号ＴＲＧに従って駆動し、第２の転送トランジスタ１２４がオンになると、電荷保持部５４に蓄積されている電荷がＦＤ１２５に転送される。
【０１１２】
ＦＤ１２５は、増幅トランジスタ１３２のゲート電極に接続された所定の蓄積容量を有する浮遊拡散領域であり、電荷保持部５４から転送される電荷を蓄積する。
【０１１３】
増幅トランジスタ１３２は、ＦＤ１２５に蓄積されている電荷に応じたレベル（即ち、ＦＤ１２５の電位）の画素信号を、選択トランジスタ１３３を介して垂直信号線４７に出力する。すなわち、ＦＤ１２５が増幅トランジスタ１３２のゲート電極に接続される構成により、ＦＤ１２５および増幅トランジスタ１３２は、ＰＤ５１において発生した電荷を、その電荷に応じたレベルの画素信号に変換する変換部として機能する。
【０１１４】
選択トランジスタ１３３は、垂直駆動部４２（図１）から供給される選択信号ＳＥＬに従って駆動し、選択トランジスタ１３３がオンになると、増幅トランジスタ１３２から出力される画素信号が垂直信号線４７に出力可能な状態となる。
【０１１５】
リセットトランジスタ１３１は、垂直駆動部４２から供給されるリセット信号ＲＳＴに従って駆動し、リセットトランジスタ１３１がオンになると、ＦＤ１２５に蓄積されている電荷がリセット電源Ｖｒｓｔに排出されて、ＦＤ１２５がリセットされる。
【０１１６】
排出トランジスタ１２１は、ＰＤ５１とオーバーフロードレインＯＦＤ（排出部）との間に直列的に配置される。また、排出トランジスタ１２１は、垂直駆動部４２から供給される排出信号ＯＦＧに従って駆動する。
【０１１７】
上記したように、ＦＤ１２５は、増幅トランジスタ１３２のゲート電極に接続されている。よって、増幅トランジスタ１３２のゲート電極に接続されている部分や、ＦＤ１２５と増幅トランジスタ１３２のゲート電極を接続している配線の一部にＦＤ昇圧配線３０１−４を接続することで、ＦＤ１２５を昇圧することができる。
【０１１８】
図９乃至図１３に示したＦＤ昇圧配線３０１−１乃至３０１−４のうちのいずれかが形成されていれば、ＦＤ１２５を昇圧する構成とすることができる。また、ＦＤ昇圧配線３０１−１乃至３０１−４の複数が形成されていても良い。例えば、図１０に示したように、ＦＤ昇圧配線３０１−１とＦＤ昇圧配線３０１−２が形成されている画素とすることもできるし、さらにＦＤ３０１−３が形成されている画素とすることもできる。
【０１１９】
また、ＦＤ昇圧配線３０１−１乃至３０１−３のいずれかまたは複数の配線と、増幅トランジスタ１３２のゲート電極に接続されるＦＤ昇圧配線３０１−４を備える構成とすることもできる。
【０１２０】
複数のＦＤ昇圧配線３０１を備えることで、より効率良くＦＤ１２５を昇圧することができる構成とすることができる。
【０１２１】
ＦＤ昇圧配線３０１は、他の層（図２のような構成の場合、配線層６１−２乃至６１−４のいずれかの層）に形成され、所定の電圧を供給する電圧源と接続されている配線と接続されている。ＦＤ昇圧配線３０１に電圧がかけられるタイミングについて、図１４のタイミングチャートを参照して説明する。
【０１２２】
図１４では、ＦＤ昇圧配線３０１に電圧を印加する時にオン（High）にされる制御信号を信号ＦＤＢと表し、第２の転送トランジスタ１２４が電荷を転送する時にオン（High）にされる制御信号を信号ＴＲＧと表し、リセットトランジスタ１３１がリセット動作を行う時にオン（High）にされる制御信号を信号ＲＳＴと表し、選択トランジスタ１３３が選択されたときにオン（High）にされる制御信号を信号ＳＥＬと表す。
【０１２３】
画素５０に対する読み出し動作としては、読み出し行の単位画素の光電変換素子から不要な電荷が掃き出される（リセットされる）。このリセット動作時には、信号ＳＥＬはHighの状態とされ、信号ＲＳＴは、所定の時間だけHighの状態とされる。リセット動作により、ノイズ信号が取得される。
【０１２４】
ノイズ信号が取得されたあと、露光が開始され、ＰＤ５１に電荷が蓄積される。図１４では図示していないが、露光終了後、ＰＤ５１から電荷保持部５４への電荷の転送が行われ、電荷保持部５４に電荷が蓄積される。このＰＤ５１から電荷保持部５４への電荷の転送は、全画素同時に行われることで、グローバルシャッタが実現される。
【０１２５】
電荷保持部５４に蓄積された電荷をＦＤ１２５に転送するとき、第２の転送トランジスタ１２４を制御する信号ＴＲＧがHighにされ、ＦＤ昇圧配線３０１への電圧を制御する信号ＦＯＢがHighにされる。第２の転送トランジスタ１２４の動作により、電荷保持部５４からＦＤ１２５に電荷が転送されるとき、ＦＤ昇圧配線３０１に電圧がかけられることで、ＦＤ１２５が昇圧される。
【０１２６】
信号ＴＲＧがLowの状態に戻された少し後の時点で、信号ＦＯＢがLowの状態に戻される。ＦＤ１２５に転送された電荷は、データ信号として、垂直信号線４７を介してカラム処理部４３（図１）に供給される。カラム処理部４３にて、データ信号からノイズ信号が除去される等の処理が実行されることで、画素５０の画素値が算出される。
【０１２７】
このように、ＦＤ１２５に電荷が転送されるとき、ＦＤ昇圧配線３０１に電圧がかけられ、ＦＤ１２５が昇圧される。よって、本技術によれば、昇圧量を確保し、変換効率を上げることが可能となる。またダイナミックレンジを確保し、ノイズを低減させることに対しても効果がある。
【０１２８】
＜縦型トランジスタに適用した場合＞
上記したＦＤ昇圧配線３０１を備える画素５０において、読み出しを行うトランジスタを縦型トランジスタとして構成することができる。図１５に、電荷保持部５４からの電荷の読み出しを行う第２の転送トランジスタ１２４を、縦型トランジスタで構成した場合の画素５０の断面図を示す。
【０１２９】
図１５に示した画素５０は、図２に示した画素５０に、縦型トランジスタを追加した構成とされている点が異なり、他の部分は同様であるため、その説明は省略する。第２の転送トランジスタ１２４を構成する読み出しゲート３３１は、電荷保持部５４の内部にまで達する位置まで形成されている。すなわち、電荷保持部５４から電荷を読み出す読み出しゲート３３１は、電荷保持部５４に対して垂直方向と水平方向に形成され、垂直方向に形成されている読み出しゲート３３１は、電荷保持部５４に接するように形成されている。
【０１３０】
このような縦型トランジスタを用いることで、変調力を向上させることができ、ポテンシャルを深化させることができる。一方で、ＦＤ昇圧配線３０１が形成されていない構成であり、ＦＤ１２５が昇圧されない場合、ＦＤ１２５からのくみ上げが弱くなってしまう可能性がある。このことにつて、図１６を参照して説明する。
【０１３１】
図１６において、ＦＤはＦＤ１２５を表し、ＴＲＧは第２の転送トランジスタ１２４を表し、ＭＥＭは電荷保持部５４を表し、ＰＤはＰＤ５１を表す。図１６のＡは、第２の転送トランジスタ１２４が縦型トランジスタでは無い場合のポテンシャルの変化を表し、図１６のＢは、第２の転送トランジスタ１２４が縦型トランジスタの場合のポテンシャルの変化を表し、図１６のＣは、第２の転送トランジスタ１２４が縦型トランジスタであり、ＦＤ昇圧配線３０１による昇圧が行われるときのポテンシャルの変化を表す。
【０１３２】
図１６のＡを参照するに、時刻Ｔ１において、第２の転送トランジスタ１２４と電荷保持部５４が、Lowの状態である。時刻Ｔ２において、第２の転送トランジスタ１２４がHighの状態にされると、第２の転送トランジスタ１２４のゲート下はポテンシャルは浅くなるが、バリアが発生してしまい、電荷保持部５４からＦＤ１２５への転送が妨げられる可能性がある。
【０１３３】
図１６のＢを参照するに、図１６のＡの時刻Ｔ１と同じく、第２の転送トランジスタ１２４と電荷保持部５４が、Lowの状態である。時刻Ｔ２において、第２の転送トランジスタ１２４がHighの状態にされると、縦型トランジスタのため、変調力が向上し、バリアがない状態とすることができる。しかしながら、ゲート下が深くなり、ゲート下に電荷が残ってしまう可能性がある。
【０１３４】
図１６のＣを参照するに、図１６のＡの時刻Ｔ１と同じく、第２の転送トランジスタ１２４と電荷保持部５４が、Lowの状態であるとき、ＦＤ１２５には、所定の電荷が蓄積されている状態のときに、時刻Ｔ２において、第２の転送トランジスタ１２４がHighの状態にされ、かつＦＤ昇圧配線３０１に電圧がかけられることで、ＦＤ１２５が昇圧される。ＦＤ１２５が昇圧されることで、ＦＤ１２５のポテンシャルが深くなる。よって、図１６のＢの時刻Ｔ２のときと同じく、ゲート下が深くなっても、さらに、ＦＤ１２５を深い状態にできるため、ゲート下に電荷が残ってしまうような状況が発生することを防ぐことができる。
【０１３５】
このように、縦型トランジスタを用いた場合も、ＦＤ昇圧配線３０１を形成し、ＦＤ１２５を昇圧させることで、昇圧量を確保し、変換効率を上げることが可能となり、ダイナミックレンジを確保し、ノイズを低減させることができる。
【０１３６】
＜ＣＣＤ方式による読み出しに適用した場合＞
上記したＦＤ昇圧配線３０１を備える画素５０をＣＣＤ方式で読み出しを行うイメージセンサに適用することができる。ＣＣＤ方式での読み出しとは、隣り合った素子間の電気的な結合を利用し、電荷を次々に移動させることによりＰＤ５１に蓄積された電荷（信号）を読み出す方式である。
【０１３７】
図１７は、ＣＣＤ方式による読み出し時のポテンシャルの変化を説明するための図である。図１７に示した例では、電荷保持部５４（図中ＭＥＭと表記）が２つ形成され、ＰＤ５１、第１の電荷保持部５４、第２の電荷保持部５４、ＦＤ１２５の順で、電荷が移動する場合を示している。時刻Ｔ１において、第１の電荷保持部５４、第２の電荷保持部５４、および第２の転送トランジスタ１２４が、Lowの状態であるとき、ＦＤ１２５には、所定の電荷が蓄積されている。
【０１３８】
このような状態のときに、時刻Ｔ２において、第２の電荷保持部５４と第２の転送トランジスタ１２４がHighの状態にされると、ＦＤ１２５よりも、第２の電荷保持部５４のポテンシャルが深くなる。このような状態が発生すると、ＦＤ１２５から第２の電荷保持部５４に電荷が逆流してしまう可能性がある。
【０１３９】
時刻Ｔ２の後の時点の時刻Ｔ３において、第２の電荷保持部５４がLowの状態に戻され、第２の転送トランジスタ１２４はHighの状態のまま維持される。このとき、ＦＤ昇圧配線３０１に電圧がかけられることで、ＦＤ１２５が昇圧されることで、ＦＤ１２５のポテンシャルを電荷保持部５４のポテンシャルよりも深くすることが可能となる。
【０１４０】
電荷が逆流することを防ぐためには、ＦＤ１２５を昇圧し、電荷保持部５４よりも深いポテンシャルとなるようにする。このＦＤ１２５の昇圧に対しても、上記したＦＤ昇圧配線３０１が形成された構造とすることで、対応することができる。
【０１４１】
よって、ＣＣＤ方式での読み出しに対しても本技術を適用することで、昇圧量を確保し、変換効率を上げることが可能となり、ダイナミックレンジを確保し、ノイズを低減させることができる。
【０１４２】
縦型トランジスタとＣＣＤ方式が適用された画素５０における動作について、図１８を参照して説明する。
【０１４３】
図１８のＡは、ＰＤ５１からの電荷を電荷保持部５４に転送するときの各制御信号のHighとLowの状態のタイミングを表し、図１８のＢは、電荷保持部５４からの電荷をＦＤ１２５に転送するときの各制御信号のHighとLowの状態のタイミングを表す。図１８中、ＦＯＢ、ＴＲＧ、ＲＳＴ、およびＳＥＬは、図１４と同じである。図１８中、ＴＲＸは、第１の転送トランジスタ７３を制御する制御信号であり、ＰＤ５１から電荷保持部５４に電荷を転送させるときオン（High）にされる制御信号を表す。
【０１４４】
図１８のＡを参照するに、信号ＴＲＧと信号ＲＳＴがHighの状態にされることで、ＦＤ１２５がリセットされる。リセット後、信号ＦＯＢ、信号ＴＲＸ、および信号ＴＲＧがHighの状態にされることで、ＦＤ昇圧配線３０１に所定の電圧がかけられ、ＦＤ１２５が昇圧された状態で、ＰＤ５１から電荷保持部５４への電荷の転送が行われ、電荷保持部５４からＦＢ１２５への電荷の転送が行われる。
【０１４５】
ＰＤ５１から電荷保持部５４への電荷の読み出しは、全画素一斉に行われるため、信号ＳＥＬは、Lowの状態のままである。図１８のＢを参照するに、電荷保持部５４に蓄積された電荷を転送するときは、画素毎に順次行われるため、読み出し対象とされた画素の選択トランジスタ１３３に対する信号ＳＥＬは、Highの状態にされる。信号ＳＥＬがHighの状態にされたとき、信号ＲＳＴもHighの状態にされ、一定の期間だけ、リセットトランジスタ１３１がオンの状態にされる。
【０１４６】
電荷保持部５４からＦＤ１２５に電荷が転送されるとき、信号ＦＯＢ、信号ＴＲＸ、および信号ＴＲＧがHighの状態にされる。よって、ＦＤ昇圧配線３０１に所定の電圧がかけられ、ＦＤ１２５が昇圧された状態で、ＰＤ５１から電荷保持部５４への電荷の転送が行われ、電荷保持部５４からＦＢ１２５への電荷の転送が行われる。
【０１４７】
このような動作が順次繰り返されることで、ＰＤ５１で蓄積された電荷が、順次電荷保持部５４やＦＤ１２５に転送される。また、電荷が転送されるとき、ＦＤ１２５が昇圧されるため、昇圧量を確保し、変換効率を上げることが可能となり、ダイナミックレンジを確保し、ノイズを低減させることができる。
【０１４８】
なお、リセット時のくみ上げを抑制したいときには、一度フローティング状態を作ってからリセット動作が行われるようにしても良い。また、縦型トランジスタでＣＣＤ方式を適用した場合、電荷保持部５４を完全にリセットするために、一度ＦＤ１２５がフローティングとなるタイミングでＦＤ昇圧配線３０１に電圧をかけ、ＦＤ１２５を昇圧するようにしても良い。
【０１４９】
＜具体的な配線形状＞
以下に、ＦＤ配線１２６やＦＤ昇圧配線３０１の具体的な形状の一例を示す。上記したように、ＦＤ昇圧配線３０１の形状や配置位置は、ＰＤ５１や電荷保持部５４の配置や、他の配線との関わりにより設定される。そこで、以下に、ＰＤ５１、電荷保持部５４、他の配線などの配置や形状の具体的な一例を示し、ＦＤ昇圧配線３０１の形状や配置位置について説明を加える。
【０１５０】
図１９は、半導体基板６３の平面図であり、ＰＤ５１などの配置位置や形状の具体的な一例を示す図である。図２０は、図１９に示した構成に対応する回路図である。図１９は、２×２に配置された４画素を１共有単位としたときの図である。左下に画素５０−０が配置され、右下に画素５０−１が配置され、左上に画素５０−２が配置され、右上に画素５０−３が配置されている。
【０１５１】
画素５０−１にはＰＤ２が含まれている。図１９乃至図２４では共通の符号を用い、各層の配線などの接続関係がわかりやすくなるように、上述した説明に用いた符号とは異なる符号を付す。画素５０−０に含まれるＰＤ０は、上記した説明においてはＰＤ５１に該当する。他の部分も同様に、符号以外の部分は、上記した説明と同様であり、その説明は適宜省略する。
【０１５２】
画素５０−０のＰＤ０の左側には、ＯＦＧとＯＦＧが形成され、上部には、ＴＲＹ０、ＴＲＸ０、およびＴＲＧ０が形成されている。図１９では図示していないが、ＴＲＹ０とＴＲＸ０が形成されている領域には、ＭＥＭ０（電荷保持部５４に該当）が形成されている。
【０１５３】
画素５０−０に形成されているＰＤ０、ＯＦＤ、ＯＦＧ、ＰＤ０、ＴＲＹ０、ＴＲＸ０、ＴＲＧ０、ＭＥＭ０は、図２０に示した回路図のように接続されている。１画素における回路構成については、図１３を参照して説明したので、ここでは説明を省略する。
【０１５４】
図１９、図２０に示した構成においては、ＴＲＹ０が追加された構成とされている。ＴＲＹ０は、電荷保持部５４からＰＤ５１（図１９，図２０に示した画素５０−０においては、ＭＥＭ０からＰＤ０）に電荷が逆流するのを防止するゲートとして機能し、図１９、図２０に示したように、ＰＤ０とＴＲＸ０との間に設けられる。
【０１５５】
ＴＲＹ０（第３の転送トランジスタと適宜記述する）を設け、ＴＲＹ０をＰＤ０からＭＥＭ０へ電荷を転送するときにオンにし、その後、ＰＤ０に電荷が逆流しないように、オフにすることで、ＰＤ０への電荷の逆流を防ぐことができる。
【０１５６】
また、ＴＲＹ０は、電荷を蓄積するメモリ機能を有するように構成することができる。図２０の回路図に示したように、ＭＥＭ０は、ＴＲＹ０とＴＲＸ０の間と、ＴＲＸ０とＴＲＧ０の間に形成されている。電荷保持部５４は、２つの電荷保持部５４で形成され、そのうちの１つは、ＴＲＹ０とＴＲＸ０の間に形成され、ＴＲＹ０が有するメモリ機能とすることができる。
【０１５７】
画素５０−０と同様に、画素５０−１には、ＰＤ１、ＯＦＤ、ＯＦＧ、ＴＲＹ０、ＴＲＸ１、ＴＲＧ１、ＭＥＭ１が形成されている。画素５０−２には、ＰＤ２、ＯＦＤ、ＯＦＧ、ＴＲＹ１、ＴＲＸ２、ＴＲＧ２、ＭＥＭ２が形成されている。画素５０−３には、ＰＤ３、ＯＦＤ、ＯＦＧ、ＴＲＹ１、ＴＲＸ３、ＴＲＧ３、ＭＥＭ３が形成されている。
【０１５８】
図３等を参照して説明した場合を同じく、図１９に示したＰＤなどの配置は、左右に配置された画素同士、例えば、画素５０−０と画素５０−１は、左右対称となる配置とされ、上下に配置された画素同士、例えば、画素５０−０と画素５０−２は、周期的な対象性を有する配置とされている。
【０１５９】
周期的な対象性とは、例えば、画素５０−０においてはＰＤ０の上部にＴＲＸ０が配置され、同様に、画素５０−２においてはＰＤ２の上部にＴＲＸ２が配置されているといったように、１画素内で見たときに、同一の位置に同一のものが配置されていることを意味する。
【０１６０】
さらに、図１９に示したように、画素５０−０と画素５０−１の間には、ＳＥＬ（選択トランジスタ１３３に該当）とＦＤ（ＦＤ１２５に該当）が形成されている。また、画素５０−２と画素５０−３との間には、ＡＭＰ（増幅トランジスタ１３２に該当）、ＲＳＴ（リセットトランジスタ１３１に該当）、およびＦＤが形成されている。
【０１６１】
ＳＥＬ、ＦＤ、ＡＭＰ、およびＲＳＴは、画素５０−０乃至５０−３で共有されるため、図２０に示したように、ＴＲＧ０、ＴＲＧ１、ＴＲＧ２、およびＴＲＧ３は、ＦＤとＡＭＰに接続されている。図２０に示した回路図は、ＶＳＬ（垂直信号線４７に該当）８本を同時読み出し時の構成を示している。すなわち、図２０に示したように、ＶＳＬは、８本形成され、そのうちの１本に、ＳＥＬが接続された構成とされている。
【０１６２】
ここで例えば、ＴＲＹ０は、画素５０−０と画素５０−１にそれぞれ形成されているが、画素５０−０のＴＲＹ０と画素５０−１のＴＲＹ０は、後述するＴＲＹ０配線（図２３）に接続されている。すなわち、同一の配線に接続されているＴＲＹには、同一の符号（ＴＲＹ０の場合、０が符号に該当）を付してある。他の部分も同様である。
【０１６３】
図２１は、図１９に示した半導体基板６３に積層されている配線層６１−１に配線されている配線などの配置や形状を表す図である。配線層６１−１には、半導体基板６３に形成されているＰＤの位置に、例えば金属で形成された遮光膜が形成されている。
【０１６４】
また、例えば、図１９に示した半導体基板６３の画素５０−０のＴＲＹ０が形成されている部分には、そのＴＲＹ０のゲートが、配線層６１−１に形成されている。同じく、配線層６１−１には、図１９に示した半導体基板６３の画素５０−０のＴＲＸ０が形成されている部分に、そのＴＲＸ０のゲートが形成されている。また配線層６１−１には、図１９に示した半導体基板６３の画素５０−０のＴＲＧ０が形成されている部分に、そのＴＲＧ０のゲートが形成されている。
【０１６５】
配線層６１−１には、他の画素５０−１乃至５０−３にそれぞれ形成されているＴＲＹ、ＴＲＸ、ＴＲＧに対するゲートも、対応する位置に形成されている。また、選択トランジスタ（ＳＥＬ）、増幅トランジスタ（ＡＭＰ）、リセットトランジスタ（ＲＳＴ）のゲートも、それぞれ配線層６１−１に形成されている。
【０１６６】
また配線層６１−１には、半導体基板６３に形成されているＦＤを接続するＦＤ配線１２６も形成されている。ＦＤ配線１２６（図中、ＦＤと記述してある線）は、例えば、図３に示した例では、直線形状で形成されている例を示したが、図２１では、直線を組み合わせた折れ線で形成され、図中上部に形成されているＦＤと下部に形成されているＦＤを接続するように形成されている。
【０１６７】
図２１に示したＦＤ配線１２６は、ＡＭＰに接続されるＶＤＤ配線を避けるように形成するパターンとされている。ＶＤＤ配線は、図１９のＡＭＰの上側に形成されているＶＤＤという記載したビアと接続されている。このように、図１９、図２１に示したＰＤや配線などのパターンにおいては、ＦＤ配線１２６は、他の配線との関係で、一部、他の配線を迂回する形状で形成されている。
【０１６８】
ＦＤ昇圧配線３０１（図中、ＦＤＢと記述してある線）は、ＦＤ配線１２６の近傍に、平行して形成されている。ＦＤ昇圧配線３０１は、ＦＤ配線１２６と少なくとも一部が平行した部分を有するように形成されている。
【０１６９】
図２２は、図２１に示した配線層６１−１に積層されている配線層６１−２に配線されている配線などの配置や形状を表す図である。配線層６１−２には、配線層６１−１に形成されている配線と配線層６１−３や配線層６１−４の配線とを接続するための配線が形成されている。
【０１７０】
図２２に示した例は、図１１を参照して説明した他の層にＦＤ昇圧配線３０１−３を形成した場合を示しているため、配線層６１−２にも、ＦＤ昇圧配線３０１（図中、ＦＤＢと記述してある線）が形成されている。すなわち、図２１、図２２に示した例は、図９を参照して説明したＦＤ昇圧配線３０１−１と図１１を参照して説明したＦＤ昇圧配線３０１−３を備える構成とされている場合を示している。
【０１７１】
図１１を参照して説明したように、ＦＤ配線１２６が形成されている配線層６１−１とは異なる配線層６１−２に形成されているＦＤ昇圧配線３０１は、ＦＤ配線１２６と略同位置に、略同一の形状で形成されている。
【０１７２】
図２３は、図２２に示した配線層６１−２に積層されている配線層６１−３に配線されている配線などの配置や形状を表す図である。配線層６１−３には、制御信号を流す信号線が形成されている。
【０１７３】
図２３に示した配線層６１−３には、図中横方向に制御信号線が直線形状で形成されている。図中上部には、半導体基板６３（図１９）、配線層６１−１（図２１）、および配線層６１−２（図２２）にそれぞれ形成されているＯＦＤ領域と、縦型のビアで接続される信号線ＯＦＤが形成されている。
【０１７４】
ＯＦＤ信号線の図中下側には、半導体基板６３（図１９）、配線層６１−１（図２１）、および配線層６１−２（図２２）にそれぞれ形成されているＴＲＧ３領域（ゲート）と、縦型のビアで接続される信号線ＴＲＧ３が形成されている。信号線ＴＲＧ３は、画素５０−３（図１９）の第２の転送トランジスタ（ＴＲＧ３）を制御する信号を流す信号線である。
【０１７５】
信号線ＴＲＧ３の図中下側には、半導体基板６３（図１９）、配線層６１−１（図２１）、および配線層６１−２（図２２）にそれぞれ形成されているＴＲＧ２領域（ゲート）と、縦型のビアで接続される信号線ＴＲＧ２が形成されている。信号線ＴＲＧ２は、画素５０−２（図１９）の第２の転送トランジスタ（ＴＲＧ２）を制御する信号を流す信号線である。
【０１７６】
信号線ＴＲＧ２の図中下側には、半導体基板６３（図１９）、配線層６１−１（図２１）、および配線層６１−２（図２２）にそれぞれ形成されているＴＲＸ３領域（ゲート）と、縦型のビアで接続される信号線ＴＲＸ３が形成されている。信号線ＴＲＸ３は、画素５０−３（図１９）の第１の転送トランジスタ（ＴＲＸ３）を制御する信号を流す信号線である。
【０１７７】
信号線ＴＲＸ３の図中下側には、半導体基板６３（図１９）、配線層６１−１（図２１）、および配線層６１−２（図２２）にそれぞれ形成されているＴＲＸ２領域（ゲート）と、縦型のビアで接続される信号線ＴＲＸ２が形成されている。信号線ＴＲＸ２は、画素５０−２（図１９）の第１の転送トランジスタ（ＴＲＸ２）を制御する信号を流す信号線である。
【０１７８】
信号線ＴＲＸ２の図中下側には、半導体基板６３（図１９）、配線層６１−１（図２１）、および配線層６１−２（図２２）にそれぞれ形成されているＴＲＹ１領域（ゲート）と、縦型のビアで接続される信号線ＴＲＹ１が形成されている。信号線ＴＲＹ１は、画素５０−３と画素５０−２（図１９）の第３の転送トランジスタ（ＴＲＹ１）を制御する信号を流す信号線である。
【０１７９】
信号線ＴＲＹ１の図中下側には、半導体基板６３（図１９）、配線層６１−１（図２１）、および配線層６１−２（図２２）にそれぞれ形成されているＲＳＴ領域（ゲート）と、縦型のビアで接続される信号線ＲＳＴが形成されている。信号線ＲＳＴは、画素５０−０乃至５０−４（図１９）で共有されるリセットトランジスタ（ＲＳＴ）を制御する信号を流す信号線である。
【０１８０】
信号線ＲＳＴの図中下側には、半導体基板６３（図１９）、配線層６１−１（図２１）、および配線層６１−２（図２２）にそれぞれ形成されているＶＤＤ領域（配線）と、縦型のビアで接続される信号線ＶＤＤが形成されている。信号線ＶＤＤは、画素５０−０乃至５０−４（図１９）の所定の箇所に所定の電圧ＶＤＤを供給する信号線である。
【０１８１】
信号線ＶＤＤの図中下側には、半導体基板６３（図１９）、配線層６１−１（図２１）、および配線層６１−２（図２２）にそれぞれ形成されているＦＤＢ領域（配線）と、縦型のビアで接続される信号線ＦＤＢが形成されている。信号線ＦＤＢは、ＦＤ昇圧配線３０１（ＦＤＢ）に、所定の電圧を供給する信号線である。
【０１８２】
ここまでの配線（図中上半分にある配線）は、主に、２×２の４画素のうち、上部に配置されている画素５０−２と画素５０−３に係わる信号線であり、また画素５０−２と画素５０−３の間に配置されているトランジスタに係わる信号線である。
【０１８３】
信号線ＦＤＢの図中下側には、半導体基板６３（図１９）、配線層６１−１（図２１）、および配線層６１−２（図２２）にそれぞれ形成されているＶＳＳ領域（比あせん）と、縦型のビアで接続される信号線ＶＳＳが形成されている。信号線ＶＳＳは、画素５０−０乃至５０−４（図１９）の所定の箇所に所定の電圧ＶＳＳを供給する信号線である。なお、電圧ＶＤＤは正電圧であり、電圧ＶＳＳは負電圧を示す。
【０１８４】
信号線ＶＳＳの図中下側には、半導体基板６３（図１９）、配線層６１−１（図２１）、および配線層６１−２（図２２）にそれぞれ形成されているＴＲＧ１領域（ゲート）と、縦型のビアで接続される信号線ＴＲＧ１が形成されている。信号線ＴＲＧ１は、画素５０−１（図１９）の第２の転送トランジスタ（ＴＲＧ１）を制御する信号を流す信号線である。
【０１８５】
信号線ＴＲＧ１の図中下側には、半導体基板６３（図１９）、配線層６１−１（図２１）、および配線層６１−２（図２２）にそれぞれ形成されているＴＲＧ０領域（ゲート）と、縦型のビアで接続される信号線ＴＲＧ０が形成されている。信号線ＴＲＧ０は、画素５０−０（図１９）の第２の転送トランジスタ（ＴＲＧ０）を制御する信号を流す信号線である。
【０１８６】
信号線ＴＲＧ０の図中下側には、半導体基板６３（図１９）、配線層６１−１（図２１）、および配線層６１−２（図２２）にそれぞれ形成されているＴＲＸ１領域（ゲート）と、縦型のビアで接続される信号線ＴＲＸ１が形成されている。信号線ＴＲＸ１は、画素５０−１（図１９）の第１の転送トランジスタ（ＴＲＸ１）を制御する信号を流す信号線である。
【０１８７】
信号線ＴＲＸ１の図中下側には、半導体基板６３（図１９）、配線層６１−１（図２１）、および配線層６１−２（図２２）にそれぞれ形成されているＴＲＸ０領域（ゲート）と、縦型のビアで接続される信号線ＴＲＸ０が形成されている。信号線ＴＲＸ０は、画素５０−０（図１９）の第１の転送トランジスタ（ＴＲＸ０）を制御する信号を流す信号線である。
【０１８８】
信号線ＴＲＸ０の図中下側には、半導体基板６３（図１９）、配線層６１−１（図２１）、および配線層６１−２（図２２）にそれぞれ形成されているＴＲＹ０領域（ゲート）と、縦型のビアで接続される信号線ＴＲＹ０が形成されている。信号線ＴＲＹ０は、画素５０−１と画素５０−０（図１９）の第３の転送トランジスタ（ＴＲＹ０）を制御する信号を流す信号線である。
【０１８９】
信号線ＴＲＹ０の図中下側には、半導体基板６３（図１９）、配線層６１−１（図２１）、および配線層６１−２（図２２）にそれぞれ形成されているＯＦＧ領域と、縦型のビアで接続される信号線ＯＦＧが形成されている。
【０１９０】
信号線ＯＦＧの図中下側には、半導体基板６３（図１９）、配線層６１−１（図２１）、および配線層６１−２（図２２）にそれぞれ形成されているＳＥＬ領域（ゲート）と、縦型のビアで接続される信号線ＳＥＬが形成されている。信号線ＳＥＬは、画素５０−０乃至５０−４（図１９）で共有される選択トランジスタ（ＳＥＬ）を制御する信号を流す信号線である。
【０１９１】
図中下半分にある配線は、主に、２×２の４画素のうち、下部に配置されている画素５０−１と画素５０−０に係わる信号線であり、また画素５０−１と画素５０−０の間に配置されているトランジスタに係わる信号線である。
【０１９２】
このように配線層６１−３には、信号線が形成されている。
【０１９３】
ここで図２３に示した配線層６１−３に配線されている信号線ＦＤＢと、ＦＤ配線１２６（ＦＤ昇圧配線３０１）に注目した場合、信号線ＦＤＢとＦＤ配線１２６が直交する構造である場合と平行する構造である場合とがある。
【０１９４】
図３、図５、図７、図８に示したＦＤ配線１２６は、図中縦方向に形成されているため、これらの構造が採用された画素においては、図２３中横方向に形成されている信号線ＦＤＢとは直交する構造となる。この場合、ＦＤ昇圧配線３０１も、ＦＤ配線１２６と同方向に形成されるため、ＦＤ昇圧配線３０１と信号線ＦＤＢも、直交する構造となる。
【０１９５】
一方で、図４、図６に示したＦＤ配線１２６は、図中横方向に形成されているため、これらの構造が採用された画素においては、図２３中横方向に形成されている信号線ＦＤＢとは平行する構造となる。この場合、ＦＤ昇圧配線３０１も、ＦＤ配線１２６と同方向に形成されるため、ＦＤ昇圧配線３０１と信号線ＦＤＢも、平行する構造となる。
【０１９６】
図２４は、図２３に示した配線層６１−３に積層されている配線層６１−４に配線されている配線などの配置や形状を表す図である。配線層６１−４には、垂直信号線が形成されている。
【０１９７】
図２０の回路図を参照して説明したように、垂直信号線が８本形成されている場合、配線層６１−４には、垂直信号線ＶＳＬ０乃至７が、図中縦方向に形成される。図１９を再度参照するに、選択トランジスタ（ＳＥＬ）の下側に選択トランジスタからの出力を垂直信号線に出力するビアＶＳＬｏｕｔが形成されており、このビアＶＳＬｏｕｔは、配線層６１−２（図２２）のＶＳＬと記載されている配線を介して、配線層６１−３（図２３）の信号線ＶＳＬに接続されている。
【０１９８】
配線層６１−３の信号線ＶＳＬは、信号線ＳＥＬの下部に形成され、他の信号線と同じく、横方向に直線形状で形成されている。この信号線ＶＬＳは、配線層６１−４の垂直信号線ＶＳＬ０乃至７のうちのいずれか１本の垂直信号線ＶＳＬと、ビアにより接続されている。
【０１９９】
上記した配線の位置や形状などは、一例であり、限定を示す記載ではない。
【０２００】
図１９乃至図２３に示した例では、第３の転送トランジスタであるＴＲＹは、画素５０−０と画素５０−１にそれぞれＴＲＹ０が形成され、このＴＲＹ０は、１本の信号線ＴＲＹ０に接続されている。また画素５０−２と画素５０−３にそれぞれＴＲＹ１が形成され、このＴＲＹ１は、１本の信号線ＴＲＹ１に接続されている。
【０２０１】
第３の転送トランジスタ（ＴＲＹ）は、ＰＤ５１（ＰＤ０乃至３）から電荷保持部５４（ＭＥＭ０乃至３）に、電荷を転送するときに用いられるトランジスタである。グローバルシャッタ方式である場合、ＰＤ５１から電荷保持部５４は、全画素同時に行われる。よって、第３の転送トランジスタ（ＴＲＹ）の制御は、全画素同一の制御で行うことも可能である。仮に、全画素同一の制御とした場合、全画素で共有される信号線ＴＲＹが形成された構成とすることも可能である。
【０２０２】
上記したように、水平方向に配置されている画素、例えば、図１９に示した例では、画素５０−０と画素５０−１で信号線ＴＲＹ０を共有し、画素５０−２と画素５０−３で信号線ＴＲＹ１を共有する構成とすることで、水平方向に配置された画素５０に対しては、同一の制御が行え、垂直方向に配置された画素５０に対して、異なる制御を行うことが可能となる。
【０２０３】
このようなことが可能となることで、行毎に読み出し制御を行うことが可能となる。行毎に露光時間を変えるといった制御を行うことも可能となる。なお、上記したように、全画素で共有される信号線ＴＲＹが形成された構成とすることも可能であり、全画素で共有される信号線ＴＲＹとすることで、信号線の数を減らすことができる。よって小スペース化したいときなどには、信号線ＴＲＹを、水平方向と垂直方向の両方向で共通化された構成としても良い。
【０２０４】
＜縦型トランジスタを適用した場合＞
図１５、図１６を参照して説明したように、電荷保持部５４からの電荷の読み出しを行うトランジスタを、シリコン基板内まで到達しているゲートを備える縦型トランジスタで読み出すことで、変調力を向上させ、ポテンシャルを深化させた状態で読み出しが行える。
【０２０５】
このような縦型トランジスタを、フォトダイオード（ＰＤ）からの読み出しに適用することもでき、ＰＤからの読み出しに適用することで、その読み出しに対しても、変調力を向上させ、ポテンシャルを深化させた状態で読み出しが行えるようになる。
【０２０６】
図２５、図２６を参照し、ＰＤからの読み出しにも縦型トランジスタを適用した場合の画素５０の構造について説明する。図２５は、図１９に示した半導体基板６３の平面図と同図であるが、線分Ａ−Ｂ−Ｃを画素５０−３の部分に追加してある。この線分Ａ−Ｂ−Ｃにおける断面図を、図２６に示す。
【０２０７】
図２５、図２６を参照するに、線分Ａ−Ｂ−Ｃの部分には、点Ａ側から順に、ＦＤ、ＴＲＧ３、ＴＲＸ３、ＴＲＹ１、ＰＤ３が配置されている。なお、ＦＤ、ＴＲＧ３、ＴＲＸ３、ＴＲＹ１、ＰＤ３は、図１９乃至２４に示した場合と同じ符号を用いている。
【０２０８】
ＦＤとＭＥＭ３との間には、ＴＲＧ３が形成されており、このＴＲＧ３は、縦型トランジスタで形成されている。図１５を参照して説明したように、縦型トランジスタは、ＭＥＭ３に対して垂直方向と水平方向に形成され、垂直方向に形成されている部分は、シリコン内まで掘り込まれて形成されている。
【０２０９】
同様に、ＰＤ３とＭＥＭ３との間には、ＴＲＹ１が形成されており、このＴＲＹ１は、縦型トランジスタで形成され、ＭＥＭ３に対して垂直方向と水平方向に形成され、垂直方向に形成されている部分は、シリコン内まで掘り込まれて形成されている。
【０２１０】
ＴＲＹ１は、ＰＤ３からＭＥＭ３に、電荷を転送するときに用いられるトランジスタである。ＴＲＹ１を縦型トランジスタで構成することで、ＰＤ３からの電荷の読み出しを、変調力を向上させ、ポテンシャルを深化させた状態で行うことができる。
【０２１１】
このように、ＰＤ３（フォトダイオード５１）からの読み出しを行うトランジスタ（ＴＲＹ）と、ＭＥＭ３（電荷保持部５４）からの読み出しを行うトランジスタ（ＴＲＧ）を、それぞれ縦型トランジスタで構成することで、フォトダイオード５１からの読み出しと、電荷保持部５４からの読み出しを、変調力を向上させ、ポテンシャルを深化させた状態で行うことができる。
【０２１２】
よって、フォトダイオード５１と電荷保持部５４の飽和（ダイナミックレンジ）を向上させることができる。
【０２１３】
フォトダイオード５１からの読み出しを行うトランジスタを、縦型トランジスタで形成するのは、上記した実施の形態、および以下に説明する実施の形態に対して適用可能である。
【０２１４】
＜変換効率切替トランジスタを有する構成＞
次に、変化効率切替トランジスタを有する画素（共有単位の画素群）について説明する。図２７は、変換効率切替トランジスタ４０１を備える１共有単位の画素群の構成を示す図である。
【０２１５】
図２７に示した１共有単位の画素群の構成は、図３に示した１共有単位の画素群の構成に、変換効率切替トランジスタ４０１を追加した点以外は、基本的に同様であるため、その説明は省略する。
【０２１６】
変換効率切替トランジスタ４０１はオンにされると、ＦＤ１２５の浮遊拡散領域が拡大し、ＦＤ１２５の容量が増え、変換効率が下げられるように構成されている。
【０２１７】
図２８は、図１０と同じく、ＦＤ１２５を昇圧する構成を有する４画素共有の画素構造を示す図である。図２８では説明のためＰＤ５１、ＦＤ１２５、ＦＤ配線１２６を示したが、図２７に示したように、ＴＲＸゲート７３なども配置されている。
【０２１８】
ＦＤ１２５−１とＦＤ１２５−２は、ＦＤ配線１２６で接続されている。ＦＤ配線１２６の右側には、ＦＤ昇圧配線３０１−１が形成され、左側には、ＦＤ昇圧配線３０１−２が形成されている。このような構成は、図１０に示した構成と同様である。
【０２１９】
さらに、図２８に示した構成においては、ＦＤ昇圧配線３０１の外側に、ＦＤ変換用配線４１１が形成されている。また、ＦＤ１２５−２の下側には、変換効率切替トランジスタ４０１（図中、ＦＤＧと記載）が形成されている。
【０２２０】
変換効率切替トランジスタ４０１がオフの状態のときは、ＦＤ配線１２６とＦＤ変換用配線４１１は、非接続の状態であり、ＦＤ１２５の容量としては、ＦＤ１２５−１、ＦＤ１２５−２、およびＦＤ配線１２６を合わせた容量の状態である。
【０２２１】
変換効率切替トランジスタ４０１がオンにされると、ＦＤ配線１２６とＦＤ変換用配線４１１は、接続された状態となり、ＦＤ１２５の容量としては、ＦＤ１２５−１、ＦＤ１２５−２、ＦＤ配線１２６、およびＦＤ変換用配線４１１を合わせた容量の状態となる。
【０２２２】
変換効率切替トランジスタ４０１がオンの状態のときは、ＦＤ変換用配線４１１の分だけ、ＦＤ１２５の浮遊拡散領域が拡大し、変換効率が下がった状態となる。
【０２２３】
変換効率切替トランジスタ４０１と、ＦＤ変換用配線４１１を備える画素においては、変換効率切替トランジスタ４０１がオフの状態のときに、ＦＤ昇圧配線３０１によるＦＤ１２５の昇圧が行われるようにしても良い。また変換効率切替トランジスタ４０１がオンの状態のときに、ＦＤ昇圧配線３０１によるＦＤ１２５の昇圧が行われるようにしても良い。また変換効率切替トランジスタ４０１のオン、オフに係わらず、ＦＤ昇圧配線３０１によるＦＤ１２５の昇圧が行われるようにしても良い。
【０２２４】
変換効率切替トランジスタ４０１がオンの状態のときは、ＦＤ１２５の浮遊拡散領域が拡大し、変換効率が下がった状態となるため、ＦＤ昇圧配線３０１によるＦＤ１２５の昇圧が行われるようにすることで、変換効率が下がるようなことを防ぐことができる。
【０２２５】
変換効率切替トランジスタ４０１のオン、オフに係わらず、ＦＤ昇圧配線３０１によるＦＤ１２５の昇圧が行われるようにした場合、変換効率切替トランジスタ４０１がオンのときにＦＤ１２５を昇圧させるためのＦＤ昇圧配線３０１と、変換効率切替トランジスタ４０１がオフのときにＦＤ１２５を昇圧させるためのＦＤ昇圧配線３０１とは異なる配線として別々に設けても良い。
【０２２６】
例えば、図２７に示したようにＦＤ昇圧配線３０１−１とＦＤ昇圧配線３０１−２が形成されている場合、変換効率切替トランジスタ４０１がオフのときには、ＦＤ昇圧配線３０１−１によるＦＤ１２５の昇圧が行われ、変換効率切替トランジスタ４０１がオンのときには、ＦＤ昇圧配線３０１−１とＦＤ昇圧配線３０１−２によるＦＤ１２５の昇圧が行われるようにしても良い。
【０２２７】
また、変換効率切替トランジスタ４０１がオンのときとオフのときとでは、ＦＤ昇圧配線３０１にかけられる電圧が異なるように制御されるようにしても良い。
【０２２８】
＜具体的な配線形状＞
次に、変換効率切替トランジスタ４０１を有する画素におけるＦＤ配線１２６やＦＤ昇圧配線３０１の具体的な形状の一例について説明を加える。図２９は、半導体基板６３の平面図であり、ＰＤ５１などの配置位置や形状の具体的な一例を示す図である。図３０、図３１は、図２９に示した構成に対応する回路図である。
【０２２９】
図２９は、２×２に配置された４画素を１共有単位としたときの図である。左下に画素５０−０が配置され、右下に画素５０−１が配置され、左上に画素５０−２が配置され、右上に画素５０−３が配置されている。基本的な配置や形状は、図１９に示した画素と同様であり、図１９に示した画素に、変換効率切替トランジスタ４０１を追加した構成とされている点が異なる。
【０２３０】
変換効率切替トランジスタ４０１（図２９中ではＦＤＧと記載）は、画素５０−０と画素５０−１との間に形成されている。画素５０−２と画素５０−３との間には、ＳＥＬ（選択トランジスタ１３３に該当）、ＡＭＰ（増幅トランジスタ１３２に該当）、ＲＳＴ（リセットトランジスタ１３１に該当）、およびＦＤ（ＦＤ１２５に該当）が形成されている。
【０２３１】
各画素５０には、ＰＤ、ＯＦＤ、ＯＦＧ、ＴＲＹ、ＴＲＸ、およびＴＲＧが形成されている。また、ＴＲＹとＴＲＸが形成されている領域には、ＭＥＭ（電荷保持部５４に該当）が形成されている。
【０２３２】
画素５０に形成されているＰＤ、ＯＦＤ、ＯＦＧ、ＴＲＹ、ＴＲＹ、ＴＲＧ、ＭＥＭは、図３０、図３１に示した回路図のように接続されている。１画素における回路構成については、図１３を参照して説明したので、ここでは説明を省略する。ただし、図２９以降に示した画素の構成においては、ＴＲＹは、画素毎に形成され、画素毎に制御されるように構成されている場合を例示してある。
【０２３３】
図３０、図３１に示した回路図において、ＦＤ１は、ＦＤ１２５に該当する部分を表し、ＦＤ２は、ＦＤ変換用配線４１１を表す。変換効率切替トランジスタ４０１がオンの状態になると、ＦＤ１とＦＤ２が１つのＦＤとして機能するように構成されている。
【０２３４】
図３２は、図２９に示した半導体基板６３に積層されている配線層６１−１に配線されている配線などの配置や形状を表す図である。配線層６１−１には、半導体基板６３に形成されているＰＤの位置に、例えば金属で形成された遮光膜が形成されている。
【０２３５】
また配線層６１−１には、図２９に示した半導体基板６３の画素５０のＴＲＹが形成されている部分には、ＴＲＹのゲートが形成されている。同じく、配線層６１−１には、ＴＲＸのゲート、ＴＲＧのゲートが形成されている。また、配線層６１−１には、変換効率切替トランジスタ４０１（ＦＤＧ）のゲートも形成されている。
【０２３６】
また配線層６１−１には、半導体基板６３内に形成されているＦＤ領域を配線層６１−２に形成されたＦＤ配線１２６と接続されるビアが形成されている。また、配線層６１−１には、ＦＤ変換用配線４１１（図３２中、ＦＤ２と記載してある配線）が形成されている。
【０２３７】
図３３は、図３２に示した配線層６１−１に積層されている配線層６１−２に配線されている配線などの配置や形状を表す図である。配線層６１−２には、半導体基板６３に形成されているＦＤ１２５の領域を接続するＦＤ配線１２６（図中、ＦＤ１と記載してある配線）が形成されている。このＦＤ配線１２６に近接し、平行する形状で、ＦＤ昇圧配線３０１（図３３中、ＦＯＢと記載されている配線）が形成されている。図３３に示した例は、ＦＤ配線１２６を中心として、左右にＦＤ昇圧配線３０１が形成されている例を示している。
【０２３８】
図３４は、図３３に示した配線層６１−２に積層されている配線層６１−３に配線されている配線などの配置や形状を表す図である。配線層６１−３には、制御信号線が図中横方向（水平方向）に形成されている。図２３に示した変換効率切替トランジスタ４０１が無い場合の画素の配線層６１−３と同じく、制御信号線として、信号線ＯＦＤ、信号線ＯＦＧ、信号線ＴＲＹ、信号線ＴＲＸ、信号線ＲＳＴ、信号線ＶＤＤ、信号線ＶＳＳ、信号線ＳＥＬが形成されている。また、変換効率切替トランジスタ４０１を制御する信号を供給する信号線ＦＤＧも形成されている。また、画素毎に、ＴＲＹが設けられているため、ＴＲＹ０乃至ＴＲＹ３も形成されている。
【０２３９】
図３５は、図３４に示した配線層６１−３に積層されている配線層６１−４に配線されている配線などの配置や形状を表す図である。配線層６１−４には、垂直信号線が形成されている。配線層６１−４には、垂直信号線ＶＳＬ０乃至３が、図中縦方向（垂直方向）に形成されている。
【０２４０】
上記した配線の位置や形状などは、一例であり、限定を示す記載ではない。
【０２４１】
本技術によれば、ＰＤからの電荷を一旦蓄積する電荷保持部を有し、グローバルシャッタ方式で撮影を行うときに、ＦＤの昇圧量を確保し、変換効率を向上させることができる。また本技術によれば、複数の画素で、ＦＤを共有する構成のときに、共有するＦＤを接続する配線の近傍にＦＤを昇圧させるための配線を形成することで、ＦＤの昇圧量を確保する構成とすることができる。
【０２４２】
本技術によれば、ダイナミックレンジを確保し、ノイズを低減させることができる。
【０２４３】
＜電子機器＞
本技術は、撮像装置への適用に限られるものではなく、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に撮像装置を用いる複写機など、画像取込部（光電変換部）に撮像装置を用いる電子機器全般に対して適用可能である。なお、電子機器に搭載されるモジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。
【０２４４】
図３６は、本開示の電子機器の一例である撮像装置の構成例を示すブロック図である。図３６に示すように、本開示の撮像装置６００は、レンズ群６０１等を含む光学系、撮像素子６０２、カメラ信号処理部であるＤＳＰ回路６０３、フレームメモリ６０４、表示装置６０５、記録装置６０６、操作系６０７、及び、電源系６０８等を有している。
【０２４５】
そして、ＤＳＰ回路６０３、フレームメモリ６０４、表示装置６０５、記録装置６０６、操作系６０７、及び、電源系６０８がバスライン６０９を介して相互に接続された構成となっている。ＣＰＵ６１０は、撮像装置６００内の各部を制御する。
【０２４６】
レンズ群６０１は、被写体からの入射光（像光）を取り込んで撮像素子６０２の撮像面上に結像する。撮像素子６０２は、レンズ群６０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この撮像素子６０２として、先述した実施の形態に係る撮像素子（イメージセンサ）を用いることができる。
【０２４７】
表示装置６０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置からなり、撮像素子６０２で撮像された動画または静止画を表示する。記録装置６０６は、撮像素子６０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
【０２４８】
操作系６０７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系６０８は、ＤＳＰ回路６０３、フレームメモリ６０４、表示装置６０５、記録装置６０６、及び、操作系６０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０２４９】
このような撮像装置６００は、ビデオカメラやデジタルスチルカメラ、さらには、携帯電話機等のモバイル機器向けカメラモジュールに適用される。そして、この撮像装置６００において、撮像素子６０２として先述した実施形態に係る撮像素子を用いることができる。
【０２５０】
＜内視鏡手術システムへの応用例＞
本開示に係る技術は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
【０２５１】
図３７は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
【０２５２】
図３７では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
【０２５３】
内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
【０２５４】
鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
【０２５５】
カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ：  Ｃａｍｅｒａ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）１１２０１に送信される。
【０２５６】
ＣＣＵ１１２０１は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
【０２５７】
表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
【０２５８】
光源装置１１２０３は、例えばＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
【０２５９】
入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
【０２６０】
処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
【０２６１】
なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
【０２６２】
また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
【０２６３】
また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ  Ｂａｎｄ  Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
【０２６４】
図３８は、図３７に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
【０２６５】
カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
【０２６６】
レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
【０２６７】
撮像部１１４０２は、撮像素子で構成される。撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（Ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
【０２６８】
また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
【０２６９】
駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
【０２７０】
通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
【０２７１】
また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
【０２７２】
なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ  Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ  Ｆｏｃｕｓ）機能及びＡＷＢ（Ａｕｔｏ  Ｗｈｉｔｅ  Ｂａｌａｎｃｅ）機能が内視鏡１１１００に搭載されていることになる。
【０２７３】
カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
【０２７４】
通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
【０２７５】
また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
【０２７６】
画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
【０２７７】
制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
【０２７８】
また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
【０２７９】
カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
【０２８０】
ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
【０２８１】
なお、ここでは、一例として内視鏡手術システムについて説明したが、本開示に係る技術は、その他、例えば、顕微鏡手術システム等に適用されてもよい。
【０２８２】
＜移動体への応用例＞
本開示に係る技術は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
【０２８３】
図３９は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
【０２８４】
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図３９に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
【０２８５】
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
【０２８６】
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
【０２８７】
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
【０２８８】
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
【０２８９】
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
【０２９０】
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ  Ｄｒｉｖｅｒ  Ａｓｓｉｓｔａｎｃｅ  Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
【０２９１】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【０２９２】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
【０２９３】
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図３９の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
【０２９４】
図４０は、撮像部１２０３１の設置位置の例を示す図である。
【０２９５】
図４０では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
【０２９６】
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
【０２９７】
なお、図４０には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
【０２９８】
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
【０２９９】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【０３００】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
【０３０１】
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
【０３０２】
本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。
【０３０３】
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【０３０４】
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０３０５】
なお、本技術は以下のような構成も取ることができる。
（１）
受光した光を電荷に変換する光電変換部と、
前記光電変換部から転送されてきた電荷を保持する保持部と
を含む画素と、
複数の前記画素で共有され、前記保持部から転送されてきた電荷を保持するフローティングディフュージョンと、
前記フローティングディフュージョンを昇圧する昇圧線と
を備える撮像装置。
（２）
グローバルシャッタ方式で撮影を行う
前記（１）に記載の撮像装置。
（３）
前記昇圧線は、複数の前記フローティングディフュージョンを接続する接続配線の近傍に、少なくとも一部が平行となる形状で形成されている
前記（１）または（２）に記載の撮像装置。
（４）
前記昇圧線と前記接続配線は、同層に形成されている
前記（３）に記載の撮像装置。
（５）
前記昇圧線と前記接続配線は、異層に形成されている
前記（３）に記載の撮像装置。
（６）
前記昇圧線は、前記フローティングディフュージョンの電位に応じた電圧信号を出力する増幅トランジスタのゲートに接続されている
前記（１）乃至（５）のいずれかに記載の撮像装置。
（７）
前記フローティングディフュージョンの容量を切り替える切替部をさらに備える
前記（１）乃至（６）のいずれかに記載の撮像装置。
（８）
前記保持部から電荷を読み出す読み出しゲートをさらに備え、
前記読み出しゲートは、前記光電変換部に対して垂直方向と水平方向に形成されている
前記（１）乃至（７）のいずれかに記載の撮像装置。
（９）
前記光電変換部からの電荷の読み出しは、ＣＣＤ方式で行われる
前記（１）乃至（８）のいずれかに記載の撮像装置。
（１０）
前記昇圧線に所定の電圧の印加を制御する制御線と、前記接続配線は、直交している
前記（３）乃至（９）のいずれかに記載の撮像装置。
（１１）
前記昇圧線に所定の電圧の印加を制御する制御線と、前記接続配線は、平行している
前記（３）乃至（９）のいずれかに記載の撮像装置。
（１２）
受光した光を電荷に変換する光電変換部と、
前記光電変換部から転送されてきた電荷を保持する保持部と
を含む画素と、
複数の前記画素で共有され、前記保持部から転送されてきた電荷を保持するフローティングディフュージョンと、
前記フローティングディフュージョンを昇圧する昇圧線と
を備える撮像装置と
前記撮像装置からの信号を処理する処理部と
を備える電子機器。
【符号の説明】
【０３０６】
３０  イメージセンサ，  ４１  画素アレイ部，  ４２  垂直駆動部，  ４３  カラム処理部，  ４４  水平駆動部，  ４５  システム制御部，  ４６  画素駆動線，  ４７  垂直信号線，  ４８  信号処理部，  ４９  データ格納部，  ５０  画素，  ５４  電荷保持部，  ６１  配線層，  ６２  酸化膜，  ６３  半導体基板，  ６４  遮光層，  ６５  カラーフィルタ層，  ６６  オンチップレンズ，  ６７  ＰＤ領域，  ６８  電荷保持領域，  ７１  配線，  ７２  層間絶縁膜，  ７３  ＴＲＸゲート，  ７４  表面ピニング層，  ７５  画素間分離領域，  ７６  遮光部，  ７７  高誘電率材料膜，  １２１  排出トランジスタ，  １２２  ＯＦＧゲート，  １２４  第２の転送トランジスタ，  １２５  浮遊拡散領域，  １２６  ＦＤ昇圧配線，  １３１  リセットトランジスタ，  １３２  増幅トランジスタ，  １３３  選択トランジスタ，  ３０１  ＦＤ昇圧配線，  ３３１  読み出しゲート，  ４０１  変換効率切替トランジスタ，  ４１１  ＦＤ変換用配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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