(57)【要約】【課題】多値を保持可能な電子デバイス、及び、集積回路を提供する。【解決手段】電子デバイスは、第１導電型の半導体層と、前記半導体層の表面側に設けられる第２導電型のソース領域と、前記半導体層の表面側に設けられる第２導電型のドレイン領域と、前記ソース領域と前記ドレイン領域との間において、前記半導体層の表面に設けられるゲート絶縁層と、前記ゲート絶縁層に重ねて設けられる、ゲート電極としてのグラフェン層と、前記グラフェン層に重ねて設けられ、イオンを拡散可能な固体薄膜材料製の薄膜とを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体層と、
前記半導体層の表面側に設けられる第２導電型のソース領域と、
前記半導体層の表面側に設けられる第２導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域との間において、前記半導体層の表面に設けられるゲート絶縁層と、
前記ゲート絶縁層に重ねて設けられる、ゲート電極としてのグラフェン層と、
前記グラフェン層に重ねて設けられ、イオンを拡散可能な固体薄膜材料製の薄膜と
を含む、電子デバイス。
【請求項２】
前記薄膜に接続される電極をさらに含む、請求項１記載の電子デバイス。
【請求項３】
前記電極は、基準電位に保持される基準電位電極である、請求項１記載の電子デバイス。
【請求項４】
前記半導体層の前記ソース領域と前記ドレイン領域との間の領域にチャネルが形成される動作領域において、前記グラフェン層に複数レベルの電圧が選択的に印加される、請求項１乃至３のいずれか一項記載の電子デバイス。
【請求項５】
前記固体薄膜材料は、イオンを含有する液体と、前記液体を保持する母材とを有するイオンゲルである、請求項１乃至４のいずれか一項記載の電子デバイス。
【請求項６】
前記液体は、疎水性である、請求項５記載の電子デバイス。
【請求項７】
前記固体薄膜材料は、イオンを可逆的に出し入れ可能な材料である、請求項１乃至４のいずれか一項記載の電子デバイス。
【請求項８】
前記固体薄膜材料は、酸化物である、請求項１乃至４のいずれか一項記載の電子デバイス。
【請求項９】
前記固体薄膜材料は、リチウムイオン、銅イオン、銀イオン、マグネシウムイオン、又はアルミニウムイオンを含む、請求項１乃至８のいずれか一項記載の電子デバイス。
【請求項１０】
複数の電子デバイスと、
前記複数の電子デバイスを接続する信号線と
を含む集積回路であって、
前記複数の電子デバイスの各々は、
第１導電型の半導体層と、
前記半導体層の表面側に設けられる第２導電型のソース領域と、
前記半導体層の表面側に設けられる第２導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域との間において、前記半導体層の表面に設けられるゲート絶縁層と、
前記ゲート絶縁層に重ねて設けられる、ゲート電極としてのグラフェン層と、
前記グラフェン層に重ねて設けられ、イオンを拡散可能な固体薄膜材料製の薄膜と
を有する、集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子デバイス、及び、集積回路に関する。
【背景技術】
【０００２】
現在、人工知能が注目を集めている。特に、ニューラルネットワークの一種であるディープラーニング（深層学習）の手法は、画像認識などの分野において、極めて優れた成果を上げて来ている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特願２０１５−１３１２２９号公報
【非特許文献１】Prezioso，et  al．，Nature  521，61（2015）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記の深層学習は極めて大きな成功は収めているものの、学習、推論とも極めて膨大な計算量が必要となり、消費電力の点で大きな問題になっている。特に、ニューロン同士を結合するシナプスに関係する部分の演算、すなわち積和演算の計算量が大きな比重を占める。このような積和演算は、現状の計算のアーキテクチャでは、メモリとの頻繁なデータのやり取りの必要性から、消費電力の大きな原因となっている。
【０００５】
上述のようなことに鑑み、現在新たなアーキテクチャが模索されているが、その１つにシナプスに相当する部分に不揮発性の多値メモリを使い、積和演算をアナログ回路を用いて一気に行う、というものがある。このような目的の多値メモリは、良好な制御性や安定性が必要となる。現状では抵抗変化型メモリなどの使用が提案されているが、制御性や安定性の面で十分とは言えない。本発明はそのような状況を鑑みてなされた。
【課題を解決するための手段】
【０００６】
本発明の実施の形態の電子デバイスは、第１導電型の半導体層と、前記半導体層の表面側に設けられる第２導電型のソース領域と、前記半導体層の表面側に設けられる第２導電型のドレイン領域と、前記ソース領域と前記ドレイン領域との間において、前記半導体層の表面に設けられるゲート絶縁層と、前記ゲート絶縁層に重ねて設けられる、ゲート電極としてのグラフェン層と、前記グラフェン層に重ねて設けられ、イオンを拡散可能な固体薄膜材料製の薄膜とを含む。
【発明の効果】
【０００７】
多値を保持可能な電子デバイス、及び、集積回路を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】実施の形態の電子デバイス１００を示す断面図である。
【図２】実施の形態の電子デバイス１００を示す平面図である。
【図３】ゲートコンタクト用電極１６０に印加するパルス数と、ｐ型シリコン層１２０、ソース１２１、及びドレイン１２２を含む電界効果型トランジスタのチャネル抵抗との関係を示す図である。
【図４】電子デバイス１００の製造工程における断面構造を示す図である。
【図５】電子デバイス１００の製造工程における断面構造を示す図である。
【図６】グラフェンゲート１４０に印加するゲート電圧Ｖｇに対するドレイン電流の特性を示す図である。
【図７】実施の形態における電子デバイス１００を行列状に複数配した集積回路５００の構成例を示す図である。
【図８】４入力４出力の全結合型ニューラルネットワークを示す図である。
【図９】電子デバイス１００を適用したニューラルネットワークの演算回路の構成例を示す図である。
【図１０】実施の形態における電子デバイス１００を適用した半導体記憶装置の構成例を示す図である。
【発明を実施するための形態】
【０００９】
以下、本発明の電子デバイス、及び、集積回路を適用した実施の形態について説明する。
【００１０】
＜実施の形態＞
図１は、実施の形態の電子デバイス１００を示す断面図である。図２は、実施の形態の電子デバイス１００を示す平面図である。図１に示す断面は、図２におけるＡ−Ａ矢視断面である。なお、以下では、図中における上下関係を用いて説明するが、普遍的な上下関係を表すものではない。
【００１１】
電子デバイス１００は、基板１１０、絶縁層１１１、ｐ型シリコン層１２０、ソース１２１、ドレイン１２２、絶縁層１３０、ソースコンタクト用電極１３１、ドレインコンタクト用電極１３２、グラフェンゲート１４０、イオン伝導層１５０、ゲートコンタクト用電極１６０、及び電極１７０を含む。
【００１２】
基板１１０は、一例としてシリコン基板のうちの下面側の部分（層）である。基板１１０は、シリコンウェハの上面側に絶縁層１１１、ｐ型シリコン層１２０、ソース１２１、ドレイン１２２を順次形成した場合に、下面側に残存する部分である。
【００１３】
絶縁層１１１は、基板１１０の上面に設けられる酸化シリコン（ＳｉＯ２）層である。
【００１４】
ｐ型シリコン層１２０は、絶縁層１１１の上面に設けられ、ｐ型不純物（例えば、ホウ素）が注入された層である。ｐ型シリコン層１２０、ソース１２１、ドレイン１２２、及びグラフェンゲート１４０は、電界効果型トランジスタを構築する。ｐ型は第１導電型の一例である。
【００１５】
ソース１２１は、ｐ型シリコン層１２０の内部に設けられ、ｎ型不純物（例えば、リン）が注入された層である。ソース１２１は、平面視でグラフェンゲート１４０に対してドレイン１２２とは反対側に設けられる。ソース１２１は、ソース領域の一例である。また、ｎ型は第２導電型の一例である。
【００１６】
ドレイン１２２は、ｐ型シリコン層１２０の内部に設けられ、ｎ型不純物（例えば、リン）が注入された層である。ドレイン１２２は、平面視でグラフェンゲート１４０に対してソース１２１とは反対側に設けられる。ドレイン１２２は、ドレイン領域の一例である。
【００１７】
絶縁層１３０は、ｐ型シリコン層１２０、ソース１２１、及びドレイン１２２の上面の全体に設けられる酸化シリコン（ＳｉＯ２）層であり、ソース１２１及びドレイン１２２の上面には開口部１３０Ａ、１３０Ｂを有する。絶縁層１３０は、ゲート絶縁層の一例である。
【００１８】
ソースコンタクト用電極１３１は、絶縁層１３０の上面に設けられ、開口部１３０Ａを介してソース１２１に接続されている。ソースコンタクト用電極１３１は、例えば、タングステンのような金属で作製され、ソース１２１に電気的に接続される。
【００１９】
ドレインコンタクト用電極１３２は、絶縁層１３０の上面に設けられ、開口部１３０Ｂを介してドレイン１２２に接続されている。ドレインコンタクト用電極１３２は、例えば、タングステンのような金属で作製され、ドレイン１２２に電気的に接続される。
【００２０】
グラフェンゲート１４０は、平面視でソース１２１及びドレイン１２２の間の領域において、絶縁層１３０の上に設けられる。グラフェンゲート１４０は、ソース１２１とドレイン１２２の間のチャネル領域に、ゲート電圧（直流電圧＋パルス電圧）を印加するために設けられている。グラフェンゲート１４０は、グラフェン層の一例である。
【００２１】
グラフェンゲート１４０には、炭素原子がsp2結合でシート状に配列したグラフェンが用いられる。グラフェンは、複数層のシートを重ねた構成であってもよい。グラフェンゲート１４０には、配線１６０Ａを介してゲートコンタクト用電極１６０が電気的に接続されており、ゲートコンタクト用電極１６０を介して、ゲート電圧（直流電圧＋パルス電圧）が印加される。
【００２２】
イオン伝導層１５０は、グラフェンゲート１４０の上に重ねて設けられる。イオン伝導層１５０は、イオンを拡散可能な固体薄膜材料製の薄膜の一例であり、イオンゲルなどで実現される固体イオン伝導層である。イオン伝導層１５０は、グラフェンゲート１４０から正電界が印加されると、内部の負イオンがグラフェンゲート１４０側に引き付けられて付着する。この後、グラフェンゲート１４０と電圧源との接触を切ると、イオン種にもよるが、負イオンがグラフェンゲート１４０に付着した状態に保たれる。
【００２３】
イオン伝導層１５０としては、グラフェンゲート１４０から正電界が印加されなくなった状態でも、負イオンがグラフェンゲート１４０に付着した状態に保持される固体イオン伝導層を用いる。この際、電界が印加されなくても付着した状態になるメカニズムとしては、以下の２つが考えられる。１つは、グラフェンゲート１４０とイオンとの間のファンデルワールス力によって付着された状態が保持されることである。もう１つは、負イオンに引き付けられたグラフェンゲート１４０中の電荷との引力によって付着された状態が保持されることである。このような引力は分子によって異なり、結果として保持の安定性も分子によって異なる。
【００２４】
より具体的には、例えば、イオン液体としてＮ−ジエチル−Ｎ−メチル−Ｎ−(２−メトキシエチル)ビス（トリフルオロメタンスルホニル）イミド(DEME-TFSI)を含有するイオンゲルで実現される固体イオン伝導層をイオン伝導層１５０として用いることができる。
【００２５】
ゲートコンタクト用電極１６０は、配線１６０Ａを介してグラフェンゲート１４０に接続されている。ゲートコンタクト用電極１６０は、配線１６０Ａを介してグラフェンゲート１４０に接続されており、平面視でチャネル領域に重ならない位置に配置されている。
【００２６】
また、ゲートコンタクト用電極１６０は、図示しない直流電源及びパルス電圧源に接続されている。ゲートコンタクト用電極１６０は、直流電源から入力される直流電圧と、パルス電圧源から入力されるパルス電圧とをグラフェンゲート１４０に出力する。
【００２７】
電極１７０は、配線１７０Ａを介してイオン伝導層１５０に接続されている。電極１７０は接地されており、イオン伝導層１５０をグランド電位に保持する。電極１７０は、ゲートコンタクト用電極１６０と同様に、配線１７０Ａを介してイオン伝導層１５０に接続されており、平面視でチャネル領域に重ならない位置に配置されている。
【００２８】
電極１７０は、グラフェンゲート１４０から電圧が印加されるイオン伝導層１５０を基準電位に保持するために接地されている。
【００２９】
このような構成の電子デバイス１００において、ソースコンタクト用電極１３１を接地し、ドレインコンタクト用電極１３２に所定の電圧を印加した状態で、ゲートコンタクト用電極１６０に直流電源から入力される正のパルス電圧を印加すると、イオン伝導層１５０の負イオンがグラフェンゲート１４０側に引き付けられてグラフェンゲート１４０に付着する。
【００３０】
この結果、グラフェンゲート１４０内にホールが誘起され、グラフェンゲート１４０の仕事関数が変化し、ｐ型シリコン層１２０、ソース１２１、及びドレイン１２２を含む電界効果型トランジスタの閾値が変化する。
【００３１】
したがって、ゲートコンタクト用電極１６０に所定の正のパルス電圧を印加する回数を増大させると、グラフェンゲート１４０に誘起される電荷量が変化し、トランジスタのオン電流が段階的に変化する。換言すれば、ゲートコンタクト用電極１６０に所定の正のパルス電圧を印加する回数を増大させることにより、トランジスタの抵抗が段階的に変化する。
【００３２】
図３は、ゲートコンタクト用電極１６０に印加するパルス数と、ｐ型シリコン層１２０、ソース１２１、及びドレイン１２２を含む電界効果型トランジスタのチャネル抵抗との関係を示す図である。図３において、横軸は時間軸であり、縦軸はチャネル抵抗を表す。
【００３３】
ここでは、ゲートコンタクト用電極１６０に、所定の時間間隔でパルス電圧を繰り返し印加する。パルス電圧は、所定の正のパルス電圧であり、図３には、１発目から４発目のパルス電圧を印加するタイミングを矢印で示す。また、１発目のパルス電圧を印加する前のチャネル抵抗をＲ０とする。
【００３４】
図３に示すように、１発目のパルス電圧を印加すると、チャネル抵抗はＲ０からＲ１に低下し、２発目から４発目のパルス電圧を順番に印加すると、チャネル抵抗はＲ２、Ｒ３、Ｒ４に段階的に低下する。
【００３５】
このように、パルス電圧の印加数に応じてチャネル抵抗が低下する。すなわち、パルス電圧を印加した後もイオンがグラフェンゲート１４０に付着し続けるイオンを含むようにイオン伝導層１５０の種類を選択すれば、電子デバイス１００を多値メモリとして利用することができる。
【００３６】
なお、グラフェンゲート１４０に付着したイオンの量を減らすためには、逆極性の電圧のパルス電圧をグラフェンゲート１４０に印加すればよい。
【００３７】
次に、図４乃至図５を用いて、電子デバイス１００の製造方法について説明する。図４乃至図５は、電子デバイス１００の製造工程における断面構造を示す図である。
【００３８】
まず、図４（Ａ）に示すように、絶縁層１１１及びｐ型シリコン層１２０を有する基板１１０のｐ型シリコン層１２０にｎ型不純物（例えば、リン）を注入し、ソース１２１及びドレイン１２２を形成するとともに、ｐ型シリコン層１２０、ソース１２１、及びドレイン１２２の上に絶縁層１３０を形成する。
【００３９】
なお、ｐ型シリコン層１２０は、基板１１０の上面側に、イオン注入によってｐ型不純物（例えば、ホウ素）を注入することによって作製することができ、ソース１２１及びドレイン１２２は、ｐ型シリコン層１２０の上面側に、マスク等を利用してイオン注入によってｎ型不純物（例えば、リン）を注入することによって作製することができる。
【００４０】
また、絶縁層１３０としての酸化シリコン（ＳｉＯ２）層は、ｐ型シリコン層１２０、ソース１２１、及びドレイン１２２の上面に熱酸化処理を行うことによって作製することができる。なお、絶縁層１３０は、原子層体積法（Atomic  Layer  Deposition:ＡＬＤ）によって作製される酸化ハフニウム又は酸化アルミニウム等の高誘電率膜であってもよい。
【００４１】
次に、図４（Ｂ）に示すように、絶縁層１３０の上面にグラフェン膜１４０Ａを転写する。より具体的には、次のようにしてグラフェン膜を作製し、絶縁層１３０の上面に転写する。
【００４２】
例えば、酸化膜付シリコン基板上に１０００ｎｍ程度の厚さに銅薄膜が形成された基体をＣＶＤ(Chemical  Vapor  Deposition)装置内に設置し、ＣＶＤ装置内に原料ガスを導入する。原料ガスとしては、例えばメタン（ＣＨ４）、水素（Ｈ２）、及びアルゴン（Ａｒ）の混合ガスを用いる。ＣＨ４ガスの流量を０．７５ｓｃｃｍ程度、Ｈ２ガスの流量を１００ｓｃｃｍ程度、Ａｒガスの流量を１０００ｓｃｃｍ程度とする。
【００４３】
この成長条件で、例えば６０分間程度、グラフェンを堆積する。グラフェンは、グレインサイズが十分大きく、単結晶かつ単層（単原子層）として形成される。ここで、例えば成長時間を長く設定する等のように成長条件を適宜制御することにより、２層又は３層、あるいは４層以上の層数に形成することもできる。
【００４４】
次に、基体上に形成されたグラフェン膜を、ポリマーなどの保護膜を用いて絶縁層１３０の上面に転写する。これにより、図４（Ｂ）に示すように、絶縁層１３０の上面に設けられたグラフェン膜１４０Ａが得られる。
【００４５】
次に、グラフェン膜１４０Ａをパターニングすることによって、図４（Ｃ）に示すようにグラフェンゲート１４０を作製する。グラフェン膜１４０Ａのパターニングは、例えばフォトリソグラフィ技術及びエッチング技術を用いればよい。エッチング技術としては、例えば酸素プラズマを用いたリアクティブイオンエッチング（Reactive  Ion  Etching：ＲＩＥ）法が挙げられる。
【００４６】
次に、絶縁膜１３０をパターニングし、図５（Ａ）に示すように開口部１３０Ａ、１３０Ｂを形成する。絶縁膜１３０のパターニングは、例えばフォトリソグラフィ技術及びエッチング技術を用いればよい。
【００４７】
次に、図５（Ｂ）に示すように、絶縁膜１３０のうちソース１２１及びドレイン１２２の上の部分にソースコンタクト用電極１３１及びドレインコンタクト用電極１３２をそれぞれ作製するとともに、平面視でチャネル領域に重ならない部分に、ゲートコンタクト用電極１６０、配線１６０Ａ（図２参照）、電極１７０、及び配線１７０Ａ（図２参照）を作製する。
【００４８】
より具体的には、例えば、ソースコンタクト用電極１３１、ドレインコンタクト用電極１３２、ゲートコンタクト用電極１６０、配線１６０Ａ、電極１７０、及び配線１７０Ａを形成する領域を露出するマスクを形成し、真空蒸着法により金属膜を形成し、マスク及びマスクの上の金属膜を除去する。すなわち、リフトオフ法により作製することができる。
【００４９】
金属膜の形成では、例えば、厚さが５ｎｍのチタン（Ｔｉ）膜を形成し、Ｔｉ膜の上に厚さが２００ｎｍの金（Ａｕ）膜を形成する。なお、配線１６０Ａ及び配線１７０Ａについては、Ａｕ膜を配線１６０Ａ及び配線１７０Ａ用の厚さだけ形成した時点で、マスク等を形成して保護し、厚さが２００ｎｍのＡｕ膜を形成してからマスク等を除去すればよい。
【００５０】
次に、図５（Ｃ）に示すように、イオン伝導層１５０を形成する。ここでは、イオン液体、高分子材料、及び架橋材料の混合物を絶縁層１３０及びグラフェンゲート１４０の上にスピンコートする。
【００５１】
例えば、イオン液体としてＮ−ジエチル−Ｎ−メチル−Ｎ−(２−メトキシエチル)ビス（トリフルオロメタンスルホニル）イミド(DEME-TFSI)、高分子材料としてpoly（ethyleneglycol）diacrylate（PEG-DA）、架橋材料として2-hydroxy-2-methylpropiophenone（HOMPP）を用いる場合には、例えば８８：８：４の割合で混ぜ合わせた混合物で実現されるイオンゲルにすればよい。
【００５２】
次に、紫外線（３６５ｎｍ）を使ってフォトリソグラフィにより混合物をパターニングする。パターニングの際に露光された部分が架橋するため、グラフェンゲート１４０の上の領域に露光し、絶縁層１３０の上の領域を露光せずに、例えばクロロホルムに浸すことで絶縁層１３０の上の部分を除去する。このような工程でイオンゲルで実現されるイオン伝導層１５０をグラフェンゲート１４０の上に形成することができる。
【００５３】
なお、ここでは、イオン液体としてDEME-TFSIを用いる形態について説明したが、1-エチル-3-メチルイミダゾリウムビス(トリフルオロメタンスルホニル)イミド(EMIM-TFSI)、1-ブチル-3-メチルイミダゾリウムビス(トリフルオロメタンスルホニル)アミド(BMIm  TFSA）、1-エチル-3-メチルイミダゾリウムビス(トリフルオロメタンスルホニル)アミド(EMIm  TFSA）を用いてもよい。また、Ｎ−メチル−Ｎ−プロピルピロリジニウムビストリフルオロメチルスルフォニルアミド(P13TFSA)、Ｎ−メチル−Ｎ−プロピルピペリジニウムビス（トリフルオロメタンスルホニル）アミド（PP13TFSA）、又は1-ブチル-3-メチルイミダゾリウムトリフルオロメタンスルホナート(BMIｍOTf)等を用いてもよい。これらのような疎水性のイオン液体を用いることができる。
【００５４】
図６は、グラフェンゲート１４０に印加するゲート電圧Ｖｇに対するドレイン電流Ｉｄの特性を示す図である。
【００５５】
上述のような電子デバイス１００のグラフェンゲート１４０に、正のパルス電圧（例えば、振幅３Ｖ、パルス幅１μｓ）を印加すると、負イオンがグラフェンゲート１４０に引き付けられ、グラフェンゲート１４０に吸着する。
【００５６】
この結果、グラフェンゲート１４０内にホールが誘起され、電界効果型トランジスタの閾値が変化し、図６に示すようにドレイン電流Ｉｄの特性が実線の特性から破線又は一点鎖線の特性にシフトする。その結果、例えば、ゲート電圧Ｖｇとして０．６Ｖのパルス電圧を印加した後にグラフェンゲート１４０をオープン（ゲート電圧Ｖｇを印加していない状態）にしたときのドレイン電流Ｉｄが、パルス電圧の印加数に応じて段階的に変化する。すなわち、チャネル抵抗がパルス電圧の印加数に応じて段階的に変化する。なお、グラフェンゲート１４０がオープンになることは、グラフェンゲート１４０が非導通状態になることである。
【００５７】
このような構成により、電子デバイス１００は、グラフェンゲート１４０から正電界が印加されずにオープンになった状態でも、負イオンがグラフェンゲート１４０に付着した状態に保持される。このため、複数レベルのチャネル抵抗値を保持でき、多値メモリとして使用できることとなる。なお、チャネル抵抗を逆方向に変化させるときは、負の電圧パルスをかければよい。
【００５８】
したがって、実施の形態によれば、多値を保持可能な電子デバイス１００を提供することができる。
【００５９】
なお、以上では、イオン伝導層１５０としてイオンゲルを用いる形態について説明した。しかしながら、イオン伝導層１５０として、二次電池の正極材料に利用可能な材料を用いてもよい。二次電池の正極材料に利用可能な材料としては、例えば、コバルト酸リチウム(LiCoO2)、マンガン酸リチウム(LiMn2O4)、Li(Ni1/3Co1/3MN1/3)O2、リン酸鉄リチウム(LiFePO4)、Li(Ni0.8Co0.15Al0.05)O2、ピロリン酸コバルトリチウム(Li2CoP2O7)、ピロリン酸鉄リチウム(Li5.33Fe5.33(P2O7)4)、ピロリン酸鉄リチウム(Li2FeP2O7)、ピロリン酸鉄リチウム(LiFe1.5P2O7)、Li3Fe2(PO4)3、LiFeP2O7等が挙げられる。これらの材料では、Liイオンが電圧パルスによって移動することになる。
【００６０】
また、イオン伝導層１５０として、チタン酸銅(Cu3TiO4)、CuMoO4、Cu(WO4)等の銅（Cu）イオンが移動する材料を用いてもよい。また、イオン伝導層１５０として銀（Ag）イオンが移動する材料等を用いてもよい。これらの材料は、スパッタ法又は真空蒸着法により、グラフェンゲート１４０の上に作製することができる。
【００６１】
また、以上では、シリコン製の基板１１０に作製されるシリコントランジスタを用いる形態について説明したが、薄膜トランジスタ（ＴＦＴ:Thin  Film  Transistor）を用いてもよい。具体的には、アモルファスシリコンのトランジスタ、ポリシリコンのトランジスタ、遷移金属ダイカルゴゲナイド（MoS2，WSe2）のトランジスタ、カーボンナノチューブのトランジスタ、グラフェンナノリボントランジスタ等が挙げられる。
【００６２】
また、以上では、グラフェンゲート１４０から電圧が印加されるイオン伝導層１５０を基準電位に保持するために電極１７０を接地する形態について説明したが、この電圧としては任意の値を取っても構わない。また、電極１７０は無くても構わない。
【００６３】
次に、実施の形態における電子デバイス１００を用いた集積回路５００について説明する。図７（Ａ）は、実施の形態における電子デバイス１００を行列状に複数配した集積回路５００の構成例を示す図である。このような集積回路５００は、半導体装置である。
【００６４】
図７（Ａ）には、実施の形態における電子デバイス１００を４行４列の行列状（マトリクス状）に配した構成を一例として示したが、これに限定されるものではなく、電子デバイス１００の数（行数及び列数）は任意である。
【００６５】
図７（Ａ）において、３０２は電子デバイス１００にのゲートコンタクト用電極１６０につながる電極線であり、３０４は入力線であり、３０５は出力線である。図７（Ａ）に示す例では、入力線３０４と出力線３０５とが交差するように設けられている。入力線３０４と出力線３０５との交差部に２つの読み出し電極１８が配置されるように電子デバイス１００が配されている。電極１２、電極１６、及び読み出し電極１８は、それぞれ、ソースコンタクト用電極１３１、ゲートコンタクト用電極１６０、及びドレインコンタクト用電極１３２に対応する。
【００６６】
図７（Ｂ）に示すように、第ｉ列第ｊ行（ｉ及びｊは自然数であり、この例ではｉ及びｊは、それぞれ１〜４）の電子デバイス１００−ｉｊの電極１６が電極線３０２−ｉに接続される。また、電子デバイス１００−ｉｊが有する２つの読み出し電極１８の内の一方の読み出し電極１８が入力線３０４−ｉに接続され、他方の読み出し電極１８が出力線３０５−ｊに接続される。
【００６７】
次に、実施の形態における電子デバイス１００を用いた集積回路５００の一例として、図７（Ａ）に示したような集積回路を適用した全結合型ニューラルネットワークの演算回路について説明する。ニューラルネットワークにおいて、シナプスは、ニューロン間に存在し、ニューロン間の信号のやり取りの量に依存して、その結合の強さを変えている。人工ニューラルネットワークにおいて、実施の形態における電子デバイス１００を人工のシナプスとして適用した場合、ニューロン間の結合の強さを電子デバイス１００の電気抵抗値で表現することが可能である。
【００６８】
入力がＸ1、Ｘ2、Ｘ3、Ｘ4であり、出力がＹ1、Ｙ2、Ｙ3、Ｙ4である４入力４出力の全結合型ニューラルネットワークでは、図８（Ａ）に示すように、入力Ｘ1、Ｘ2、Ｘ3、Ｘ4に重み付けして演算（積和演算）を行って出力Ｙ1、Ｙ2、Ｙ3、Ｙ4を取得する。出力Ｙｊは、Ｙj＝Σ（Ｘi・Ｗij）で得られ、例えばＹ1＝（Ｘ1・Ｗ11＋Ｘ2・Ｗ21＋Ｘ3・Ｗ31＋Ｘ4・Ｗ41）である。
【００６９】
図８（Ａ）に示した４入力４出力の全結合型ニューラルネットワークでの演算は、例えば図８（Ｂ）に示す回路により実行することができる。図８（Ｂ）に示した回路は、１６個の抵抗Ｒ１１〜Ｒ１４、Ｒ２１〜Ｒ２４、Ｒ３１〜Ｒ３４、Ｒ４１〜Ｒ４４、信号線（入力線）４０１−１〜４０１−４、及び信号線（出力線）４０２−１〜４０２−４を有する。抵抗Ｒｉｊ（ｉ、ｊは添え字であり、それぞれ１〜４の整数）は、重みＷijに対応した電気抵抗値を有しており、一端が信号線（入力線）４０１−ｉに接続され、他端が信号線（出力線）４０２−ｊに接続される。
【００７０】
図８（Ｂ）に示した回路において、信号線（入力線）４０１−ｉのそれぞれに入力Ｘｉの値に応じた電圧ＶＸiを入力すると、電圧ＶＸi及び抵抗Ｒｉｊの抵抗値に応じた電流、すなわち入力Ｘｉ及び重みＷijに対応した電流が信号線（出力線）４０２−ｊへ流れる。したがって、他端が信号線（出力線）４０２−ｊに接続された抵抗Ｒ１ｊ、Ｒ２ｊ、Ｒ３ｊ、Ｒ４ｊを流れる電流を合わせた（加算した）電流ＩＹjが信号線（出力線）４０２−ｊを流れることになり、この電流ＩＹjは出力Ｙjの値に応じた電流となる。つまり、信号線（入力線）４０１−ｉに入力Ｘｉの値に応じた電圧ＶＸiを入力し、信号線（出力線）４０２−ｊを流れる電流ＩＹjを検出することで、図８（Ａ）に示した演算が実現される。
【００７１】
この図８（Ｂ）に示した回路は、図７（Ａ）に示した集積回路を用い、以下のように制御することにより実現可能である。電極線３０２−１〜３０２−４を選択し、電子デバイス１００の電気抵抗値が重みＷに対応した所望の値となるように、選択した電極線に電圧パルスを印加する。このようにして、第ｉ列第ｊ行の電子デバイス１００−ｉｊの電気抵抗値を重みＷijに対応する電気抵抗値にそれぞれ設定し、すべての電子デバイス１００に対して設定を行う。
【００７２】
ニューロン動作時、すなわち全結合型ニューラルネットワークに係る演算の実行時には、入力線３０４−１〜３０４−４に入力Ｘ1〜Ｘ4の値に応じた電圧ＶＸ1〜ＶＸ4を入力する。そして、出力線３０５−１〜３０５−４を流れる電流ＩＹ1〜ＩＹ4を検出することで出力Ｙ1〜Ｙ4の値を取得する。
【００７３】
次に、実施の形態における電子デバイス１００を用いた集積回路５００の一例として、図７（Ａ）に示したような集積回路を適用した半導体記憶装置（メモリ装置）について説明する。図１０は、実施の形態における電子デバイス１００を適用した半導体記憶装置の構成例を示す図である。半導体記憶装置は、周辺回路の一例である、制御回路６０１、ローデコーダ回路６０２、コラムデコーダ・センスアンプ回路６０３、データ入出力回路６０４、及びアレイ部６０５を有する。
【００７４】
制御回路６０１は、半導体記憶装置の各機能部を制御する。制御回路６０１は、例えば入力される制御信号及びアドレス信号に基づいて信号を出力し、ローデコーダ回路６０２やコラムデコーダ・センスアンプ回路６０３をそれぞれ制御する。ローデコーダ回路６０２は、制御回路６０１から供給される信号に基づいて、データ（情報）の書き込み時には電極線３０２を駆動し、データ（情報）の読み出し時には入力線３０４にパルス電圧又は直流電圧を印加する。
【００７５】
コラムデコーダ・センスアンプ回路６０３は、制御回路６０１から供給される信号に基づいて、データの書き込み時には電極線３０２を駆動し、データの読み出し時には出力線３０５に流れる電流を検出することで電子デバイス１００の電気抵抗値から記憶されている情報（データ）を取得する。データ入出力回路６０４は、半導体記憶装置の外部とのデータの入出力を行う。アレイ部６０５は、不揮発性の情報記憶素子として実施の形態における電子デバイス１００を複数有する集積回路であり、それらの電子デバイス１００が例えば図７（Ａ）に示したように行列状に配されている。
【００７６】
図１０に示した半導体記憶装置は、データの書き込み時には、入力されるアドレス信号等に基づいてローデコーダ回路６０２及びコラムデコーダ・センスアンプ回路６０３により、電極線３０２を選択する。そして、選択した電極線及び電極線に電圧パルスを印加して、アドレス指定された電子デバイス１００の電気抵抗値を入力データに応じた抵抗値に設定する。また、データの読み出し時には、入力されるアドレス信号等に基づいて、ローデコーダ回路６０２が入力線３０４にパルス電圧又は直流電圧を印加し、コラムデコーダ・センスアンプ回路６０３が出力線３０５に流れる電流を検出することで、記憶されているデータを読み出す。
【００７７】
したがって、実施の形態によれば、多値を保持可能な電子デバイス１００及び集積回路５００を提供することができる。
【００７８】
以上、本発明の例示的な実施の形態の電子デバイス、及び、集積回路について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
【００７９】
以上の実施の形態に関し、さらに以下の付記を開示する。
（付記１）
第１導電型の半導体層と、
前記半導体層の表面側に設けられる第２導電型のソース領域と、
前記半導体層の表面側に設けられる第２導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域との間において、前記半導体層の表面に設けられるゲート絶縁層と、
前記ゲート絶縁層に重ねて設けられる、ゲート電極としてのグラフェン層と、
前記グラフェン層に重ねて設けられ、イオンを拡散可能な固体薄膜材料製の薄膜と
を含む、電子デバイス。
（付記２）
前記薄膜に接続される電極をさらに含む、付記１記載の電子デバイス。
（付記３）
前記電極は、基準電位に保持される基準電位電極である、付記１記載の電子デバイス。
（付記４）
前記半導体層の前記ソース領域と前記ドレイン領域との間の領域にチャネルが形成される動作領域において、前記グラフェン層に複数レベルの電圧が選択的に印加される、付記１乃至３のいずれか一項記載の電子デバイス。
（付記５）
前記固体薄膜材料は、イオンを含有する液体と、前記液体を保持する母材とを有するイオンゲルである、付記１乃至４のいずれか一項記載の電子デバイス。
（付記６）
前記液体は、疎水性である、付記５記載の電子デバイス。
（付記７）
前記固体薄膜材料は、イオンを可逆的に出し入れ可能な材料である、付記１乃至４のいずれか一項記載の電子デバイス。
（付記８）
前記固体薄膜材料は、酸化物である、付記１乃至４のいずれか一項記載の電子デバイス。
（付記９）
前記固体薄膜材料は、リチウムイオン、銅イオン、銀イオン、マグネシウムイオン、又はアルミニウムイオンを含む、付記１乃至８のいずれか一項記載の電子デバイス。
（付記１０）
複数の電子デバイスと、
前記複数の電子デバイスを接続する信号線と
を含む集積回路であって、
前記複数の電子デバイスの各々は、
第１導電型の半導体層と、
前記半導体層の表面側に設けられる第２導電型のソース領域と、
前記半導体層の表面側に設けられる第２導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域との間において、前記半導体層の表面に設けられるゲート絶縁層と、
前記ゲート絶縁層に重ねて設けられる、ゲート電極としてのグラフェン層と、
前記グラフェン層に重ねて設けられ、イオンを拡散可能な固体薄膜材料製の薄膜と
を有する、集積回路。
【符号の説明】
【００８０】
１００  電子デバイス
１１０  基板
１１１  絶縁層
１２０  ｐ型シリコン層
１２１  ソース
１２２  ドレイン
１３０  絶縁層
１３１  ソースコンタクト用電極
１３２  ドレインコンタクト用電極
１４０  グラフェンゲート
１５０  イオン伝導層
１６０  ゲートコンタクト用電極
１７０  電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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