(57)【要約】【課題】集積度が高く、かつ、省電力化を図った半導体装置を提供する。【解決手段】半導体装置は、入力電圧を印加する入力部１と、入力部１から印加された入力電圧に応じて、ハイレベル電圧とローレベル電圧との間で遷移する出力電圧の遷移確率が非線形に変化する双安定回路部３と、出力電圧の遷移確率に応じた出力電流を出力する出力回路部４と、を備える。【選択図】図４
2020021356.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧を印加する入力手段と、
前記入力電圧に応じて、ハイレベル電圧とローレベル電圧との間で遷移する出力電圧の遷移確率が非線形に変化する双安定回路と、
前記出力電圧の遷移確率に応じた出力電流を出力する出力手段と、
を備える半導体装置。
【請求項２】
前記双安定回路は、前記ハイレベル電圧又は前記ローレベル電圧において安定する内部構成を持ち、
前記半導体装置は、ノイズ印加により、前記ハイレベル電圧と前記ローレベル電圧との間を遷移させることができるノイズ印加手段を更に備え、
前記入力手段は、前記遷移確率を前記入力電圧によって非線形に変化させる、
請求項１に記載の半導体装置。
【請求項３】
前記双安定回路は、第１のインバータと第２のインバータとを備え、前記第１のインバータの出力と前記第２のインバータの入力とが接続され、かつ前記第２のインバータの出力と前記第１のインバータの入力とが接続された回路から成り、
前記入力手段に印加される前記入力電圧は、前記第１のインバータのバイアス電圧として印加され、
前記ハイレベル電圧又は前記ローレベル電圧は、前記第１のインバータの出力と前記第２のインバータの入力との接続ラインから出力され、
前記ハイレベル電圧又は前記ローレベル電圧が出力される前記遷移確率は、前記第１のインバータのバイアス電圧の増減に応じて、シグモイド関数にしたがって変化する、
請求項２に記載の半導体装置。
【請求項４】
前記双安定回路は、前記第１のインバータの出力と前記第２のインバータの入力の接続ラインと、前記第１のインバータの入力と前記第２のインバータの出力の接続ラインとの間に接続されたリーク素子を備え、
前記双安定回路は、前記入力手段による前記入力電圧により、前記リーク素子によるリークの大きさを調整可能に構成されている、請求項３に記載の半導体装置。
【請求項５】
前記出力手段は、スイッチドキャパシタで構成され、
前記双安定回路の出力電圧が前記スイッチドキャパシタへ印加される請求項１に記載の半導体装置。
【請求項６】
前記双安定回路は、ＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）で構成される、請求項１から５の何れか１項に記載の半導体装置。
【請求項７】
前記出力手段は、ＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）で構成される、請求項１から５の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に神経形態学的アナログ回路（neuromorphic analog circuit）の構成要素として使用できる半導体装置に関する。
【背景技術】
【０００２】
神経形態学的システム（neuromorphic system）とは、脳神経系の情報処理からヒントを得て、又は脳神経系の情報処理を模倣することにより構築された、情報処理システムのことをいう。神経形態学的システムを用いることにより、既存のデジタルコンピュータでは難しい情報処理が、効率的に実行されることが期待されている。
【０００３】
神経形態学的システムの一つであるシリコン神経ネットワーク（silicon neuronal network）は、神経ネットワークの電気生理学的活動を再現する回路である。シリコン神経ネットワークは、多数のシリコンニューロン回路（silicon neuron circuits）がシリコンシナプス回路（silicon synapse circuits）を介して結合したものである。電子回路版神経ネットワークを築くことにより、シリコン神経ネットワークは、神経ネットワークと同等の電気活動をリアルタイム又はそれ以上の速度で再現することが可能である。
【０００４】
しかしながら、シリコン神経ネットワークを用いて認知機能などの高次機能を実現するためには、多数のニューロンを１チップ又はマルチチップ内に集積する必要がある。ここで、ニューロンとは、神経系を構成する細胞のことをいう。ニューロンの機能は、情報処理と情報伝達とに特化した機能であって、動物に特有のものである。
【０００５】
多数のニューロンを１チップ又はマルチチップ内に集積するためには、実用化へ向けた集積度の向上、消費電力の低減、及び製造バラつきに対するロバスト性などが要求される。ここで、ロバスト性とは、応力や環境の変化といった外乱の影響によって、特性が変化することを阻止する内的な仕組みの向上のことをいう。
【０００６】
神経細胞は、多くの場合、膜電位などに対して非線形な電気的特性を持つことが知られている。また、シリコン神経ネットワーク回路において、非線形な入出力特性を持つ回路は基盤的な役割を担っている。
【０００７】
ここで非線形な特性、また非線形関数とは、
【数１】
2020021356.tif 000003
で表わされる線形な入出力特性を持つ関数以外のものを一般に示す。
【０００８】
例えば、二次関数、指数関数、も非線形関数であり、
【数２】
2020021356.tif 000004
で表されるような関数(シグモイド関数)も非線形関数である。
【０００９】
非特許文献１では、入出力に非関数的な特性をもつ素子を用いた技術であって、図１に示すような、シリコンニューロン回路１０を実現する技術を開示している。
【００１０】
図１に示されたシリコンニューロン回路１０は、複数の非線形回路を組み合わせた回路である。非線形回路は、例えば、図２に示す差動対増幅器２０や、図３に示すカスコード回路３０で実現される。
【００１１】
図１において、ｆｖ回路１１およびｇｖ回路１２の各々は、非線形な入出力特性をもつ回路である。図１におけるｆｖ回路１１は、図２に示す差動対増幅器２０で実装されており、ｇｖ回路１２は、図３に示すカスコード回路３０で実装されている。
【００１２】
図１において、Ｉａｖは定電流源である。また、Ｃはキャパシタであり膜電位Ｖを保持している。さらに、このシリコンニューロン回路１０は、例えば、他のニューロンなどから刺激電流Ｉｓｔｉｍを受け取ることができる。図１のシリコンニューロン回路１０は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）をサブスレショルド領域で用いることによって電流量を抑え、低消費電力化を実現している。
【００１３】
また、非特許文献２は、ノイズを用いた回路技術として、ストカスティックレゾナンス（stochastic resonance (SR)）という現象を利用した論理ゲートを報告している。さらに、特許文献１は、ＳＲＡＭ（Static Random Access Memory）に対してビットエラーを恣意的に起こすことで、アニーリング計算を実現する技術を開示している。
【００１４】
また、非特許文献３は、スイッチドキャパシタ回路（switched capacitor circuits）技術を利用した神経形態学的システムを報告している。非特許文献３は、デジタル制御されたスイッチイングパルス信号を用いてスイッチドキャパシタのスイッチを駆動することで、神経形態学的システムを構築する技術を開示している。
【００１５】
特許文献２は、複数の非線形応答部を備えた微小信号検出システムを開示している。各非線形応答部は、入力信号の電圧あるいは電流の大きさに応じて非線形に応答した信号を出力する双安定回路を含む。双安定回路は、入力信号の電圧あるいは電流の大きさと双安定回路の出力電圧あるいは電流の大きさに応じてヒステリシスに出力信号が変化するとともに、出力信号において２つの値を取り得る確率が他の値を取り得る確率よりも高くなるように構成される。各構成等は、それらの一部又は全部を、例えば集積回路で設計する等によりハードウェアで実現される。
【００１６】
特許文献３は、クロック信号の周波数を測定する周波数測定装置を開示している。特許文献３では、スイッチドキャパシタを含んで構成された等価抵抗回路を含む充放電回路を開示している。等価抵抗回路は、２端子回路の両端に２つの制御スイッチを直列接続すると共に、当該制御スイッチの共通接続ノードとグランドとの間にコンデンサを接続し、ＰＬＬ（phase-locked loop）回路の出力クロック信号が制御スイッチの制御端子に相補的に与えられるように接続されている。等価抵抗回路の等価抵抗値は周波数に応じて変化し、充放電回路はＰＬＬ回路の出力クロック信号の周波数に応じて充電速度が変化する。周波数測定装置は、半導体集積回路装置に備えられる。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２０１６−０５１４９１号公報
【特許文献２】国際公開第２０１５／１８９９２０号
【特許文献３】特開２０１３−８８２８１号公報
【非特許文献】
【００１８】
【非特許文献１】T. Kohno, et al., “Qualitative-Modeling-Based Silicon Neurons and Their Networks”, Front. Neurosci. 10, 273 (2016)
【非特許文献２】K. Murali, et al., “Reliable logic circuit elements that exploit nonlinearity in the Presence of a Noise Floor” , Phys. Rev. Lett. 102, 104101 (2009).
【非特許文献３】C. Mayr, et al., “A Biological-Real time Neuromorphic System in 28 nm CMOS Using Low-Leakage Switched Capacitor Circuits”, IEEE, Transactions on Biomedical Circuits and Systems, 10, 243 (2016).
【発明の概要】
【発明が解決しようとする課題】
【００１９】
非特許文献１に開示されているような、シリコンニューロン回路１０は、回路規模や消費電力が小さいアナログ回路での実装が期待されている。そして、集積度の向上や、電力効率のさらなる向上が求められている。しかしながら、一般的に、アナログ回路は、デジタル回路と比較して回路の精度がより求められる。したがって、アナログ回路は、回路を構成する各要素の製造誤差許容度が、デジタル回路と比較して低い。その結果、アナログ回路は、デジタル回路で用いられるような高集積プロセスを用いて製造することが困難であるという問題がある。
【００２０】
非特許文献２は、単に、ストカスティックレゾナンスという現象を利用した、ノイズを伴う非線形システム（noisy nonlinear system）を開示しているに過ぎない。
【００２１】
特許文献１も、単に、ＳＲＡＭのビットエラーを恣意的に起こすことでアニーリング計算を実現する技術を開示しているに過ぎない。
【００２２】
また、非特許文献３で報告されたアナログ回路の微細化の問題を軽減するスイッチドキャパシタ回路技術は、神経形態学的システム設計に重要な、入出力特性に非線形が乏しいため、様々なニューロンの発火特性を再現することが難しい、という課題がある。
【００２３】
特許文献２は、単に、出力信号において２つの値を取り得る確率が他の値を取り得る確率よりも高くなるように構成された、双安定回路を開示しているに過ぎない。
【００２４】
特許文献３は、単に、出力クロック信号の周波数に応じて充電速度が変化する充放電回路を開示しているに過ぎない。
【００２５】
本発明の目的は、上記課題に鑑み、集積度が高く、かつ、省電力化を図った神経形態学的システムを実現する半導体装置を提供することにある。
【課題を解決するための手段】
【００２６】
本発明の一態様として、半導体装置は、出力電圧としてハイレベル電圧又はローレベル電圧を確率的に出力する双安定回路と、前記双安定回路に入力電圧を印加して、前記出力電圧が前記ハイレベル電圧と前記ローレベル電圧との間を遷移する遷移確率を変化させる入力手段と、前記出力電圧の遷移確率に応じた出力電流を出力する出力手段と、を備える。
【発明の効果】
【００２７】
本発明によれば、集積度が高く、かつ、省電力化を図った半導体装置を提供できる。
【図面の簡単な説明】
【００２８】
【図１】非特許文献１に開示されている、シリコンニューロン回路を実現する技術の一例を示す図である。
【図２】図１に示したシリコンニューロン回路を実現する技術である非線形回路（差動増幅器）を示す図である。
【図３】図１に示したシリコンニューロン回路を実現する技術である非線形回路（カスコード回路）を示す図である。
【図４】本発明の実施形態に係る半導体装置の非線形回路の一例を示すブロック図である。
【図５】本発明の実施形態による半導体装置の非線形回路の概略構成の一例を示す図である。
【図６】図５に示した半導体装置の非線形回路において、入力電圧が一定のときの出力電流の例を示す図である。
【図７】本発明の第１実施例による半導体装置の非線形回路を構成するストカスティック回路の構成の一例を示す図である。
【図８】図７の双安定回路の入力電圧に応じて出力される出力電圧の例を示す図である。
【図９】異なる二つの安定状態を有する動力学系ポテンシャルの一例を示す図である。
【図１０】異なる二つの安定状態を有する動力学系ポテンシャルの他の例を示す図である。
【図１１】本発明の第２実施例による半導体装置のストカスティック回路に用いられる双安定回路の構成の一例を示す図である。
【図１２】図１１の双安定回路のインバータの入出力特性を示す図である。
【図１３】図１１の双安定回路を２次元の動力学系で示した図である。
【図１４】図１１の双安定回路の動力学系が変化することを説明する図である。
【図１５】本発明の第３実施例による半導体装置のストカスティック回路に用いられる双安定回路の構成の一例を示す図である。
【図１６】図１５の双安定回路の入力電圧を変化させたときの双安定回路の出力電圧のシミュレーション結果を示す図である。
【図１７】図１５の双安定回路の入力電圧を変化させたときの双安定回路の出力電圧の平均値、および遷移確率を示す図である。
【図１８】本発明の第４実施例による半導体装置のストカスティック回路に用いられる双安定回路の構成の一例を示す図である。
【図１９】本発明の第５実施例による半導体装置のストカスティック回路に用いられる双安定回路の構成の一例を示す図である。
【図２０】図１９の双安定回路の入力電圧を変化させたときの双安定回路の出力電圧のシミュレーション結果を示す図である。
【図２１】図１９の双安定回路の入力電圧を変化させたときの双安定回路の出力電圧の遷移確率を示す図である。
【図２２】本発明の第６実施例による半導体装置のストカスティック回路に用いられる出力回路の構成の一例を示す図である。
【図２３】本発明の第７実施例による半導体装置のストカスティック回路に用いられる出力回路の構成の一例を示す図である。
【図２４】本発明の第７実施例の入力電圧を変化させたときの出力電圧の遷移確率と、電流出力の平均値のシミュレーション結果を示す図である。
【発明を実施するための形態】
【００２９】
以下、本発明の実施形態について図面を参照して説明する。
【００３０】
図４は、本発明の実施形態に係る半導体装置の非線形な入出力特性を有する回路の一例を示すブロック図である。
【００３１】
図４に示された半導体装置は、入力部１と、ノイズ入力部２と、双安定回路部３と、出力回路部４と備える。入力部１は、入力電圧Ｖｉｎを双安定回路部３に印加する。ノイズ入力部２は、双安定回路部３へノイズを印加する。双安定回路部３は、入力部１から印加された入力電圧Ｖｉｎに応じて、ハイレベル電圧ＶＨとローレベル電圧ＶＬとの間で遷移する、出力電圧Ｖｏｕｔの遷移確率が非線形に変化する回路である。遷移確率は、入力電圧によって制御される。出力回路部４は、出力電圧Ｖｏｕｔの遷移確率に応じた、平均電流（出力電流）を出力する。
【００３２】
このような構成の半導体装置は、集積度が高く、かつ、省電力化を図った神経形態学的システムを実現することが可能となる。
【００３３】
本発明の具体的な実施例を説明する前に、図５及び図６を参照して、本実施形態の基本的な構成について説明する。図５は、本発明の実施形態による半導体装置の非線形な入出力特性を有する回路（以下、「非線形回路」という。）５０の概略構成の一例を示す図である。
【００３４】
図５に示すように、本実施形態による非線形回路５０は、入力電圧Ｖｉｎに対して、一つ以上のストカスティック回路５２が並列に接続された構成をしている。ここで、ストカスティックとは、確率的であることを意味する。
【００３５】
各ストカスティック回路５２は、入力電圧ｖｉｎに応じて、出力電流ｉｏｕｔを発生する。各ストカスティック回路５２の時刻ｔに対する出力電流ｉｏｕｔの値は、確定できない確率的なものである。例えば、出力電流ｉｏｕｔの値は、図６に示すように、ｉＨをピーク電流とし、ｉＬに向かって減少していく波形が連なったものとなっている。各ストカスティック回路５２は、出力電流ｉｏｕｔの時間平均が、入力電圧ｖｉｎに対して、非線形に変化する回路として定義される。
【００３６】
入力電圧ｖｉｎに対して並列に接続されたストカスティック回路５２は、それぞれ独立に動作する。ストカスティック回路５２の出力インピーダンスが有限な構成のときには、ストカスティック回路５２は抵抗器としての役割も担うことができる。各ストカスティック回路５２の出力電流ｉｏｕｔは加算され、非線形回路５０は、総出力電流Ｉ＝ｉｏｕｔ＋ｉｏｕｔ＋ｉｏｕｔ＋・・・＋ｉｏｕｔを出力する構成となっている。非線形回路５０は、各ストカスティック回路５２の出力電流ｉｏｕｔを加算することにより、確率的な動作に起因するノイズを低減することとしている。また、非線形回路５０は、各ストカスティック回路５２の出力電流ｉｏｕｔを加算することにより、アナログ出力の回路精度の要求を下げることができる。さらに、ストカスティック回路５２はＣＭＯＳ（Complementary MOS）で構成される。これにより、非線形回路５０は、出力電流ｉｏｕｔが変化するとき以外の電力消費を抑えることができる構成となっている。
【実施例１】
【００３７】
（構成）
次に、本発明の第１実施例による半導体装置を構成するストカスティック回路７０の構成について説明する。
【００３８】
図７は、第１実施例の半導体装置の非線形回路を構成するストカスティック回路７０の構成の一例を示す図である。図示のストカスティック回路７０は、図５に示したストカスティック回路５２を、図７に示すような構成としたものである。
【００３９】
ストカスティック回路７０は、双安定回路７２と、ノイズ印加回路７４と、出力回路７６とから成る。
【００４０】
双安定回路７２は、後述するように、出力電圧Ｖｏｕｔとしてハイレベル電圧ＶＨ又はローレベル電圧ＶＬを出力する安定状態を有している。また、双安定回路７２は、ノイズ印加回路７４から印加されるノイズ（ｎｏｉｓｅ）によって、出力電圧Ｖｏｕｔをハイレベル電圧ＶＨ又はローレベル電圧ＶＬの状態間を遷移させる構成となっている。さらに、双安定回路７２は、出力電圧Ｖｏｕｔがハイレベル電圧ＶＨとローレベル電圧ＶＬとの間を遷移する遷移確率が、外部電圧（入力電圧）Ｖｉｎを用いて制御可能な構成となっている。また、出力回路７６は、出力電圧Ｖｏｕｔの遷移確率に応じた平均電流（出力電流）を出力する回路である。
【００４１】
（動作）
図８に示すように、双安定回路７２は、時刻ｔに対する出力電圧Ｖｏｕｔとして、入力電圧Ｖｉｎに応じて、ハイレベル電圧ＶＨ又はローレベル電圧ＶＬのどちらかの電圧を確率的に出力する。出力回路７６は、双安定回路７２の出力電圧Ｖｏｕｔが変化（ＶＬ→ＶＨ、またはＶＨ→ＶＬ）、または１サイクル分変化(ＶＬ→ＶＨ→ＶＬ、またはＶＨ→ＶＬ→ＶＨ)するごとに、電流を出力する。
【００４２】
図９は、双安定回路７２の挙動をポテンシャル上での動力学系で表した図である。その動力学系は、一方の極小値α又はもう一方の極小値βにおいて安定的に存在することができる。本例では、双安定回路７２は、出力電圧Ｖｏｕｔとして、α状態ではハイレベル電圧ＶＨを出力し、β状態ではローレベル電圧ＶＬを出力するものとする。この状態でノイズ（ｎｏｉｓｅ）が印加されると、双安定回路７２は、一定確率でα状態からβ状態へ、又は、β状態からα状態へと状態が遷移する。
【００４３】
ここで、双安定回路７２に外部電圧（入力電圧）Ｖｉｎが加わることにより、例えば、図９の破線で示すように、α状態のポテンシャルがβ状態のポテンシャルに比べて相対的に大きくなったとする。この場合には、状態遷移確率は、β状態での存在確率が大きくなるとともに、β状態からα状態への状態遷移確率も小さくなる。その結果、一定時間に状態が１サイクルする確率が小さくなる。双安定回路７２は、このような非線形現象を動作原理とすることで、入力電圧Ｖｉｎに対して状態が遷移する遷移確率を、非線形に変化させることが可能になる。
【００４４】
また、図１０に示すように実線から破線へとポテンシャルの障壁のみを変化させることで、α状態、β状態の相対的な安定性を一定にしたまま、遷移確率のみを非線形に変化させることも可能である。
【００４５】
（効果）
本第１実施例によれば、出力電圧Ｖｏｕｔが一定時間に安定状態間を遷移する遷移確率が、入力電圧Ｖｉｎに対して非線形に変化する特性を得ることができる。
【実施例２】
【００４６】
（構成）
次に、本発明の第２実施例による半導体装置を構成するストカスティック回路の構成について説明する。
【００４７】
図１１は、第２実施例による半導体装置のストカスティック回路に用いられる双安定回路１１０の構成の一例を示す図である。図示の双安定回路１１０は、図７に示した双安定回路７２を、第１および第２のインバータ１１１および１１２を連結した双安定回路として構成した回路である。
【００４８】
双安定回路１１０で使用する第１のインバータ１１１、又は第１のインバータ１１１と第２のインバータ１１２とに対して、バイアス電圧（入力電圧）Ｖｉｎを印加することにより、図１２に示すように、インバータの入出力特性が変化する。図１２は、図１１の双安定回路１１０を構成するインバータ入出力特性を示す図である。
【００４９】
（動作）
図１１の双安定回路１１０の動作は、出力電圧Ｖｏｕｔと反転出力電圧／Ｖｏｕｔとを変数とした２次元の動力学系を示したバタフライカーブを参照することで理解することができる。図１３は、図１１の双安定回路１１０を２次元の動力学系で示した図である。
【００５０】
図１３における二本の実線は、それぞれ、第１のインバータ１１１と第２のインバータ１１２の入出力特性となっている。二本の実線の交点γとδとは、それぞれ、第１および第２の安定点であり、第３の交点Ｓは鞍点である。ここで、鞍点とは、ある方向から見れば極大値であるが、別の方向から見れば極小値となる点をいう。第１の安定点γの出力電圧Ｖｏｕｔは、グラウンド電圧Ｇｎｄである。第２の安定点δの出力電圧Ｖｏｕｔは、Ｖｄｄ（インバータの電源電圧）となる。
【００５１】
それぞれの安定点（γ、δ）付近の状態は、その安定点へ向かうものとなる。その領域が大きければ大きいほど、その安定点（γ、δ）における安定性が高い。安定性は、例えば、鞍点（第３の交点Ｓ）の位置で判断することができる。鞍点（第３の交点Ｓ）が近ければ近いほど、安定性が低くなる。インバータのバイアス電圧（入力電圧）Ｖｉｎを変化させることによって、鞍点（第３の交点Ｓ）の位置を変えることができる。すなわち、入力電圧Ｖｉｎを変化させることによって、第１の安定点γと第２の安定点δとの安定性を変化させることができる。それぞれの安定点の安定性が変化することにより、安定点間を遷移する遷移確率が変化する。
【００５２】
図１４に示すように、入力電圧Ｖｉｎを増加させることにより、第１のインバータ１１１の入出力特性が実線から破線のように変化する。その結果、二つのインバータ１１１、１１２の入出力特性の鞍点（第３の交点Ｓ）がＳ´に変化する。これにより、第１の安定点γは、第３の交点（鞍点）Ｓ´が近くなるため安定性が低くなる。第２の安定点δは、第３の交点（鞍点）Ｓ´から遠くなるため安定性が高くなる。結果的に、入力電圧Ｖｉｎが増加するほど、双安定回路１１０は、出力電圧Ｖｏｕｔとして、Ｖｄｄ（インバータの電源電圧）を出力するようになる。また、入力電圧Ｖｉｎに対して出力電圧Ｖｏｕｔが電源電圧ＶｄｄとＧｎｄ電圧との間を遷移する遷移確率は、第２の安定点δの存在確率が高くなり、第２の安定点δから第１の安定点γへの遷移確率が小さくなるため、小さくなる。
【００５３】
（効果）
本第２実施例によれば、出力電圧Ｖｏｕｔが電源電圧Ｖｄｄとグラウンド電圧Ｇｎｄとの間を遷移する遷移確率が、入力電圧Ｖｉｎに対して非線形に変化する特性（非線形特性）を得ることができる。
【実施例３】
【００５４】
（構成）
次に、本発明の第３実施例による半導体装置を構成するストカスティック回路の構成について説明する。
【００５５】
図１５は、第３実施例による半導体装置のストカスティック回路に用いられる双安定回路１５０の構成の一例を示す図である。図示の双安定回路１５０は、図７に示した双安定回路７２を、制御用Ｐ型ＭＯＳＦＥＴ１５５用の第１の定電圧源Ｖｐｃａｓと、制御用Ｎ型ＭＯＳＦＥＴ１５６用の第２の定電圧源Ｖｎｃａｓとを用いて構成した回路である。
【００５６】
図示の双安定回路１５０は、第１のＣＭＯＳインバータ１５１と、第２のＣＭＯＳインバータ１５２と、バイアス用Ｐ型ＭＯＳＦＥＴ１５３と、バイアス用Ｎ型ＭＯＳＦＥＴ１５４と、上記制御用Ｐ型ＭＯＳＦＥＴ１５５と、上記制御用Ｎ型ＭＯＳＦＥＴ１５６とを備える。
【００５７】
第１のＣＭＯＳインバータ１５１は、第１のＰ型ＭＯＳＦＥＴ１６１と第１のＮ型ＭＯＳＦＥＴ１７１とから成る。第１のＰ型ＭＯＳＦＥＴ１６１および第１のＮ型ＭＯＳＦＥＴ１７１は、ゲート端子どうしが互いに接続され、またドレイン端子どうしも互いに接続されている。第１のＰ型ＭＯＳＦＥＴ１６１のソース端子には、バイアス用Ｐ型ＭＯＳＦＥＴ１５３を介して電源電圧Ｖｄｄが供給される。第１のＮ型ＭＯＳＦＥＴ１７１のソース端子には、バイアス用Ｎ型ＭＯＳＦＥＴ１５４を介してグラウンド電圧Ｇｎｄが供給される。バイアス用Ｐ型ＭＯＳＦＥＴ１５３およびバイアス用Ｎ型ＭＯＳＦＥＴ１５４は、ゲート端子どうしが互いに接続されて、入力電圧Ｖｉｎが印加される。
【００５８】
同様に、第２のＣＭＯＳインバータ１５２は、第２のＰ型ＭＯＳＦＥＴ１６２と第２のＮ型ＭＯＳＦＥＴ１７２とから成る。第２のＰ型ＭＯＳＦＥＴ１６２および第２のＮ型ＭＯＳＦＥＴ１７２は、ゲート端子どうしが互いに接続され、またドレイン端子どうしも互いに接続されている。第２のＰ型ＭＯＳＦＥＴ１６２のソース端子には、制御用Ｐ型ＭＯＳＦＥＴ１５５を介して電源電圧Ｖｄｄが供給される。第２のＮ型ＭＯＳＦＥＴ１７２のソース端子には、制御用Ｎ型ＭＯＳＦＥＴ１５６を介してグラウンド電圧Ｇｎｄが供給される。制御用Ｐ型ＭＯＳＦＥＴ１５５のゲート端子には、上記第１の定電圧源Ｖｐｃａｓが接続され、制御用Ｎ型ＭＯＳＦＥＴ１５６のゲート端子には、上記第２の定電圧源Ｖｎｃａｓが接続される。
【００５９】
第２のＣＭＯＳインバータ１５２を構成するＦＥＴ１６２および１７２のゲート端子を第１のＣＭＯＳインバータ１５１を構成するＦＥＴ１６１および１７１のドレイン端子（第１のノードＳ１）に接続し、第１のＣＭＯＳインバータ１５１を構成するＦＥＴ１６１および１７１のゲート端子を第２のＣＭＯＳインバータ１５２を構成するＦＥＴ１６２および１７２のドレイン端子（第２のノードＳ２）に接続することにより、交差結合が行われる。
【００６０】
第１のＣＭＯＳインバータ１５１を構成するＦＥＴ１６１および１７１のゲート端子から出力電圧Ｖｏｕｔが出力され、第２のＣＭＯＳインバータ１５２を構成するＦＥＴ１６２および１７２のゲート端子から反転出力電圧／Ｖｏｕｔが出力される。したがって、第１のＣＭＯＳインバータ１５１を構成するＦＥＴ１６１および１７１のゲート端子は、Vout端子とも呼ばれ、第２のＣＭＯＳインバータ１５２を構成するＦＥＴ１６２および１７２のゲート端子は、Vout(NOT)端子とも呼ばれる。
【００６１】
（動作）
電源電圧をＶｄｄとすると、出力電圧Ｖｏｕｔは、グラウンド電圧Ｇｎｄ又は電源電圧Ｖｄｄで安定となる。そして、出力電圧Ｖｏｕｔとして、ノイズによってグラウンド電圧Ｇｎｄと電源電圧Ｖｄｄとが確率的に出力される。入力電圧Ｖｉｎは、第１のＣＭＯＳインバータ１５１のバイアス入力に直接供給される。また、このとき出力電圧Ｖｏｕｔが電源電圧Ｖｄｄとグラウンド電圧Ｇｎｄとの間を遷移する遷移確率は、入力電圧Ｖｉｎに応じて非線形に変化する。
【００６２】
（効果）
本第３実施例によれば、出力電圧Ｖｏｕｔが電源電圧Ｖｄｄとグラウンド電圧Ｇｎｄとの間を遷移する遷移確率が、入力電圧Ｖｉｎに対して非線形に変化する特性（非線形特性）を得ることができる。
【００６３】
（シミュレーション例）
図１６は、図１５の双安定回路１５０の入力電圧Ｖｉｎを変化させた場合における、双安定回路１５０の出力電圧Ｖｏｕｔの時間波形のシミュレーション結果を示す図である。シミュレーションの条件は、電源電圧Ｖｄｄ＝０．４Ｖであり、振幅５００ｐＡのガウシアン電流ノイズをそれぞれ独立にVout端子、Vout(NOT)端子に加えて、入力電圧Ｖｉｎを次のように設定したときの出力電圧Ｖｏｕｔを、Cadence社製回路シミュレータspectreを用いてシミュレーションした。
【００６４】
図１６の下段は、入力電圧Ｖｉｎが０．１８Ｖのときのシミュレーション結果を示し、図１６の中段は、入力電圧Ｖｉｎが０．２Ｖのときのシミュレーション結果を示し、図１６の上段は、入力電圧Ｖｉｎが０．２２Ｖのときのシミュレーション結果を示す。
【００６５】
図１６から、入力電圧Ｖｉｎが０．１８Ｖ、０．２Ｖ、０．２２Ｖと増加していくと、電源電圧Ｖｄｄに滞在する時間が減少していくことわかる。このことから、電源電圧Ｖｄｄにおける安定性がグラウンド電圧Ｇｎｄに対して減少していくことが理解できる。また、入力電圧Ｖｉｎが０．１８Ｖ、０．２２Ｖのときにくらべて、入力電圧Ｖｉｎが０．２Ｖのときは、電源電圧Ｖｄｄとグラウンド電圧Ｇｎｄとの間を遷移する回数が、多いことが見てとれる。
【００６６】
さらに、図１７は、同じシミュレーション条件において、入力電圧Ｖｉｎを変化させたときの双安定回路１５０の出力電圧Ｖｏｕｔの平均値、および遷移確率を示す図である。図１７の上段は、入力電圧Ｖｉｎを０Ｖから４００ｍＶの範囲で変化させた場合における、出力電圧Ｖｏｕｔの時間平均のシミュレーション結果を示す。図１７の下段は、１０ミリ秒の間に、出力電圧Ｖｏｕｔがグラウンド電圧Ｇｎｄから電源電圧Ｖｄｄへと変化した回数をシミュレーションした結果を示す。
【００６７】
図１７下段に示す結果から、出力電圧Ｖｏｕｔの遷移確率が入力電圧Ｖｉｎによって非線形に変化することを確認できる。
【実施例４】
【００６８】
（構成）
次に、本発明の第４実施例による半導体装置を構成するストカスティック回路の構成について説明する。
【００６９】
図１８は、本発明の第４実施例による半導体装置のストカスティック回路に用いられる双安定回路１８０の構成を示す図である。
【００７０】
図１８に示すように、図示の双安定回路１８０は、第１及び第２のインバータ１８１、１８２を連結した双安定回路にリーク素子（ｌｅａｋ）１８３を接続した構成をしている。リーク素子１８３は、出力電圧Ｖｏｕｔと反転出力電圧／Ｖｏｕｔとを繋ぐように接続されている。また、リーク素子１８３は入力電圧Ｖｉｎによって、そのリークの大きさを調整できる構成とする。
【００７１】
（動作）
リーク素子１８３によるリークが発生すると双安定回路１８０の安定性が低下する。このため、ノイズによって出力電圧Ｖｏｕｔが電源電圧Ｖｄｄとグラウンド電圧Ｇｎｄとの間を遷移する遷移確率が変化する。
【００７２】
（効果）
本第４実施例によれば、入力電圧Ｖｉｎによって出力電圧Ｖｏｕｔの電源電圧Ｖｄｄとグラウンド電圧Ｇｎｄとの間の遷移確率を非線形に変化させることができる。
【実施例５】
【００７３】
（構成）
次に、本発明の第５実施例による半導体装置を構成するストカスティック回路の構成について説明する。
【００７４】
図１９は、本発明の第４実施例による半導体装置のストカスティック回路に用いられる双安定回路１９０の構成を示す図である。
【００７５】
図示の双安定回路１９０は、上記第４実施例の構成で用いたインバータ１８１、１８２をＣＭＯＳ構成で実装し、リーク素子１８３をＰ型ＭＯＳＦＥＴ１９３によって実装した構成をしている。
【００７６】
詳述すると、図示の双安定回路１９０は、第１のＣＭＯＳインバータ１９１と、第２のＣＭＯＳインバータ１９２と、上記Ｐ型ＭＯＳＦＥＴ１９３とを備える。
【００７７】
第１のＣＭＯＳインバータ１９１は、第１のＰ型ＭＯＳＦＥＴ２０１と第１のＮ型ＭＯＳＦＥＴ２１１とから成る。第１のＰ型ＭＯＳＦＥＴ２０１および第１のＮ型ＭＯＳＦＥＴ２１１は、ゲート端子どうしが互いに接続されている。また、第１のＰ型ＭＯＳＦＥＴ２０１および第１のＮ型ＭＯＳＦＥＴ２１１は、ドレイン端子どうしも互いに接続されている。第１のＰ型ＭＯＳＦＥＴ２０１のソース端子には、電源電圧Ｖｄｄが供給される。第１のＮ型ＭＯＳＦＥＴ２１１のソース端子には、グラウンド電圧Ｇｎｄが供給される。
【００７８】
同様に、第２のＣＭＯＳインバータ１９２は、第２のＰ型ＭＯＳＦＥＴ２０２と第２のＮ型ＭＯＳＦＥＴ２１２とから成る。第２のＰ型ＭＯＳＦＥＴ２０２および第２のＮ型ＭＯＳＦＥＴ２１２は、ゲート端子どうしが互いに接続されている。また、第２のＰ型ＭＯＳＦＥＴ２０２および第２のＮ型ＭＯＳＦＥＴ２１２は、ドレイン端子どうしも互いに接続されている。第２のＰ型ＭＯＳＦＥＴ２０２のソース端子には、電源電圧Ｖｄｄが供給される。第２のＮ型ＭＯＳＦＥＴ２１２のソース端子には、グラウンド電圧Ｇｎｄが供給される。
【００７９】
第２のＣＭＯＳインバータ１９２を構成するＦＥＴ２０２および２１２のゲート端子を第１のＣＭＯＳインバータ１９１を構成するＦＥＴ２０１および２１１のドレイン端子（第１のノードＳ１）に接続し、第１のＣＭＯＳインバータ１９１を構成するＦＥＴ２０１および２１１のゲート端子を第２のＣＭＯＳインバータ１９２を構成するＦＥＴ２０２および２１２のドレイン端子（第２のノードＳ２）に接続することにより、交差結合が行われる。
【００８０】
第１のＣＭＯＳインバータ１９１を構成するＦＥＴ２０１および２１１のゲート端子から出力電圧Ｖｏｕｔが出力される。第２のＣＭＯＳインバータ１９２を構成するＦＥＴ２０２および２１２のゲート端子から反転出力電圧／Ｖｏｕｔが出力される。したがって、第１のＣＭＯＳインバータ１９１を構成するＦＥＴ２０１および２１１のゲート端子は、Vout端子とも呼ばれる。第２のＣＭＯＳインバータ１９２を構成するＦＥＴ２０２および２１２のゲート端子は、Vout(NOT)端子とも呼ばれる。
【００８１】
Ｐ型ＭＯＳＦＥＴ１９３のソース端子およびドレイン端子が、第１および第２のノードＳ１およびＳ２に接続されている。Ｐ型ＭＯＳＦＥＴ１９３のゲート端子に、入力電圧Ｖｉｎが印加される。
【００８２】
（動作）
入力電圧Ｖｉｎが小さくなるとＰ型ＭＯＳＦＥＴ１９３を流れるリーク電流が大きくなるために双安定回路１９０の安定性が悪くなる。その結果、出力電圧Ｖｏｕｔが電源電圧Ｖｄｄとグラウンド電圧Ｇｎｄとの間を遷移する遷移確率が大きくなる。
【００８３】
（効果）
本第５実施例によれば、双安定回路１９０をＣＭＯＳ構成で実装しているため、出力電圧Ｖｏｕｔが遷移するとき以外の電力が抑えられ、低消費電力な実装となる。
【００８４】
（シミュレーション例）
図２０は、図１９の双安定回路１９０に様々な入力電圧Ｖｉｎを印加した場合における、出力電圧Ｖｏｕｔの時間波形をシミュレーションした結果を示す図である。シミュレーション条件は、電源電圧Ｖｄｄ＝０．２Ｖであり、大きさ１５０ｐＡのガウシアン電流ノイズをそれぞれ独立にVout端子、Vout(NOT)端子に加えて、入力電圧Ｖｉｎを次のように設定して、Cadence社製回路シミュレータspectreを用いてシミュレーションをした。
【００８５】
図２０の上段は、入力電圧Ｖｉｎが２５ｍＶのときのシミュレーション結果を示し、図２０の中段は、入力電圧Ｖｉｎが５０ｍＶのときのシミュレーション結果を示し、図２０の下段は、入力電圧Ｖｉｎが１５０ｍＶのときのシミュレーション結果を示す。
【００８６】
図２０から、入力電圧Ｖｉｎが小さいと、出力電圧Ｖｏｕｔが電源電圧Ｖｄｄとグラウンド電圧Ｇｎｄとの間を遷移する遷移確率が大きく、入力電圧Ｖｉｎが大きいと、出力電圧Ｖｏｕｔが電源電圧Ｖｄｄとグラウンド電圧Ｇｎｄとの間を遷移する遷移確率が小さくなることがわかる。
【００８７】
さらに、図２１は、同じシミュレーション条件において、入力電圧Ｖｉｎを０Ｖから２００ｍＶまでの範囲で変化させた場合における、出力電圧Ｖｏｕｔがグラウンド電圧Ｇｎｄから電源電圧Ｖｄｄへと変化した回数をシミュレーションした結果を示す図である。図２１から、出力電圧Ｖｏｕｔの遷移確率が入力電圧Ｖｉｎによって非線形に変化することがわかる。
【実施例６】
【００８８】
（構成）
次に、本発明の第５実施例による半導体装置を構成するストカスティック回路の構成について説明する。
【００８９】
図２２は、本発明の第５実施例による半導体装置のストカスティック回路に用いられる出力回路２２０の構成を示す図である。
【００９０】
図示の出力回路２２０は、図７に示した上記第１実施例で説明した出力回路７６を、スイッチドキャパシタで構成した回路（以下、スイッチドキャパシタ回路という）である。スイッチドキャパシタとは、スイッチとキャパシタとにより構成される回路技術のことである。図示の出力回路２２０は、例えば、一つのキャパシタCswと、第１および第２のスイッチSW1、SW2とから成る。
【００９１】
図２２に示すスイッチドキャパシタ回路２２０では、キャパシタCswの片方の端子はグラウンドへ接続され、もう片方の端子は二つのスイッチSW1、SW2のそれぞれの端子に接続される。第１のスイッチSW1のもう片方の端子は、電源電圧Ｖｄｄが供給される電源端子へと接続される。第２のスイッチSW2のもう片方の端子は、出力電圧Ｖｏｕｔを出力する電流出力端子となる。
【００９２】
スイッチにはオン状態と、オフ状態がある。オン状態とはスイッチ間の抵抗が低い状態を表しており、オフ状態とはスイッチ間の抵抗が高い状態を表している。各スイッチの状態は、双安定回路７２（図７）から出力された出力電圧Ｖｏｕｔの状態(ハイレベル電圧ＶＨ、またはローレベル電圧ＶＬ)によって、オン状態、またはオフ状態をとる。
【００９３】
第１のスイッチSW1の状態と第２のスイッチSW2の状態とは基本的に反転している。すなわち、第１のスイッチSW1がオンのときには第２のスイッチSW2がオフとなっており、第１のスイッチSW1がオフのときには第２のスイッチSW2がオンとなっているものとする。
【００９４】
（動作）
双安定回路７２から出力された出力電圧Ｖｏｕｔが、電源電圧Ｖｄｄとグラウンド電圧Ｇｎｄとの間を遷移するたびに、第１および第２のスイッチSW1,SW2がそれぞれオン状態からオフ状態、もしくはオフ状態からオン状態へと変化する。第１のスイッチSW1がオン状態、第２のスイッチSW2がオフ状態のときは、キャパシタCswに電荷Csw・Vddが蓄積される。第１のスイッチSW1がオフ、第２のスイッチSW2がオンのときは、キャパシタCswに電荷Csw・Vout,swが蓄積される。ここでVout,swはスイッチドキャパシタ回路２２０の出力端子の電圧を示している。このとき、前記二つの電荷の差分Csw・(Vdd-Vout,sw)が出力される。スイッチ開閉がfswの繰り返し周波数を持つとする。この場合、時間平均した出力電流Ioutは、下記の数３で表すことができる。
【数３】
2020021356.tif 000005
【００９５】
（効果）
前記繰り返し周波数fswは双安定回路７２の出力電圧Ｖｏｕｔの遷移確率に相当する。このため、出力電圧Ｖｏｕｔの遷移確率に比例した出力電流Ioutを出力することができる。また、スイッチドキャパシタ回路２２０は、製造ばらつきの小さい、スイッチとキャパシタとで構成されているため、集積が容易になる。
【実施例７】
【００９６】
（構成）
次に、本発明の第７実施例による半導体装置を構成するストカスティック回路の構成について説明する。
【００９７】
図２３は、本発明の第７実施例による半導体装置のストカスティック回路に用いられる出力回路２３０の構成を示す図である。
【００９８】
図示の出力回路２３０は、上記第６実施例で説明したスイッチドキャパシタ回路２２０の第１および第２のスイッチSW1,SW2を、Ｐ型ＭＯＳＦＥＴ (ＰＭＯＳ)２３１とＮ型ＭＯＳＦＥＴ (ＭＭＯＳ)２３２とでそれぞれ構成した回路である。
【００９９】
出力電圧Ｖｏｕｔが、ＰＭＯＳ２３１とＮＭＯＳ２３２のゲート端子にそれぞれ供給される。ＰＭＯＳ２３１のソース端子に電源電圧Ｖｄｄが供給される。ＰＭＯＳ２３１のドレイン端子と、ＮＭＯＳ２３２のドレイン端子と、キャパシタCswの片方の端子とが接続される。キャパシタCswのもう片方の端子にはグラウンド電圧Ｇｎｄが供給される。出力電流IoutはＮＭＯＳ２３２のソース端子から出力される。
【０１００】
（動作）
出力電圧Ｖｏｕｔがローレベル電圧ＶＬのときは、ＰＭＯＳ２３１はオン状態となり、ＮＭＯＳ２３２はオフ状態となる。出力電圧Ｖｏｕｔがハイレベル電圧ＶＨのときは、ＰＭＯＳ２３１はオフ状態となり、ＮＭＯＳ２３２はオン状態となる。出力電圧Ｖｏｕｔの遷移確率がfswであるとき、出力電流Ioutの平均値は 上記数３で表すことができる。ここでVout,swは、ＮＭＯＳ２３２のソース端子の電圧を示す。
【０１０１】
（効果）
スイッチとしてＮＭＯＳ２３２とＰＭＯＳ２３１を使用しているため、第１のスイッチSW1と第２のスイッチSW2の状態は常に反転している状況にすることができる。これにより、電源電圧Ｖｄｄの電源端子から電圧Vout,swを出力する出力端子に直接流れる電流を抑制し、低消費電力化することができる。
【０１０２】
（シミュレーション例）
図２４は、入力電圧Ｖｉｎを変化させた場合における、出力電圧Ｖｏｕｔの遷移確率と、電流出力Ioutの平均値のシミュレーション結果を示す図である。図２４の上段は、入力電圧Ｖｉｎを変化させた場合における、出力電圧Ｖｏｕｔがグラウンド電圧Ｇｎｄから電源電圧Ｖｄｄへと変化した回数のシミュレーション結果を示す。図２４の下段は、出力電流Ioutの平均値のシミュレーション結果を示す。シミュレーションの条件は、電源電圧Ｖｄｄ＝０．４Ｖであり、振幅４００ｐＡのガウシアン電流ノイズをそれぞれ独立に、Vout端子、Vout(NOT)端子に加えて、Cadence社製回路シミュレータspectreを用いてシミュレーションをした。
【０１０３】
図２４に示す結果より、入力電圧Ｖｉｎを変化させたときの出力電流Ioutの平均値は、入力電圧Ｖｉｎを変化させたときの出力電圧Ｖｏｕｔの遷移確率と同様の変化をしていることがわかる。
【０１０４】
以上説明したように、本実施形態では、ストカスティック回路５２（図５）を構成する双安定回路７２（図７）は、出力電圧Ｖｏｕｔとしてハイレベル電圧（ＶＨ）又はローレベル電圧（ＶＬ）といった二つの安定した状態を遷移するデジタル的な回路構成となっている。そのため、デジタル回路の利点である高集積性を実現することができる。さらに、ストカスティック回路５２は、ＣＭＯＳで構成されている。これにより、バイポーラトランジスタ回路と比較して低消費電力化が可能である。
【０１０５】
以上、実施形態および実施例を参照して本願発明を説明したが、本願発明は上記実施形態および実施例に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【０１０６】
１    入力部
２    ノイズ入力部
３    双安定回路部
４    出力回路部
５０    非線形回路
５２    ストカスティック回路
７０    ストカスティック回路
７２    双安定回路
７４    ノイズ印加回路
７６    出力回路
１１０    双安定回路
１１１    第１のインバータ
１１２    第２のインバータ
１５０    双安定回路
１５１    第１のＣＭＯＳインバータ
１５２    第２のＣＭＯＳインバータ
１５３    バイアス用Ｐ型ＭＯＳＦＥＴ
１５４    バイアス用Ｎ型ＭＯＳＦＥＴ
１５５    制御用Ｐ型ＭＯＳＦＥＴ
１５６    制御用Ｎ型ＭＯＳＦＥＴ
１６１    第１のＰ型ＭＯＳＦＥＴ
１６２    第２のＰ型ＭＯＳＦＥＴ
１７１    第１のＮ型ＭＯＳＦＥＴ
１７２    第２のＮ型ＭＯＳＦＥＴ
１８０    双安定回路
１８１    第１のインバータ
１８２    第２のインバータ
１８３    リーク素子（ｌｅａｋ）
１９０    双安定回路
１９１    第１のＣＭＯＳインバータ
１９２    第２のＣＭＯＳインバータ
１９３    Ｐ型ＭＯＳＦＥＴ
２０１    第１のＰ型ＭＯＳＦＥＴ
２０２    第２のＰ型ＭＯＳＦＥＴ
２１１    第１のＮ型ＭＯＳＦＥＴ
２１２    第２のＮ型ＭＯＳＦＥＴ
２２０    出力回路（スイッチドキャパシタ回路）
２３０    出力回路（スイッチドキャパシタ回路）
２３１    Ｐ型ＭＯＳＦＥＴ (ＰＭＯＳ)
２３２    Ｎ型ＭＯＳＦＥＴ (ＭＭＯＳ)
Csw    キャパシタ
SW1    第１のスイッチ
SW2    第２のスイッチ
Ｖｄｄ    電源電圧
Ｖｉｎ、ｖｉｎ    入力電圧
Ｖｏｕｔ、ｖｏｕｔ    出力電圧
Ｉｏｕｔ、ｉｏｕｔ    出力電流
【図１】
2020021356.tif 000006
【図２】
2020021356.tif 000007
【図３】
2020021356.tif 000008
【図４】
2020021356.tif 000009
【図５】
2020021356.tif 000010
【図６】
2020021356.tif 000011
【図７】
2020021356.tif 000012
【図８】
2020021356.tif 000013
【図９】
2020021356.tif 000014
【図１０】
2020021356.tif 000015
【図１１】
2020021356.tif 000016
【図１２】
2020021356.tif 000017
【図１３】
2020021356.tif 000018
【図１４】
2020021356.tif 000019
【図１５】
2020021356.tif 000020
【図１６】
2020021356.tif 000021
【図１７】
2020021356.tif 000022
【図１８】
2020021356.tif 000023
【図１９】
2020021356.tif 000024
【図２０】
2020021356.tif 000025
【図２１】
2020021356.tif 000026
【図２２】
2020021356.tif 000027
【図２３】
2020021356.tif 000028
【図２４】
2020021356.tif 000029