(57)【要約】【課題】電圧加速用の適正な電圧を回路全体に対して加えることを可能とする。【解決手段】チャージポンプ回路（１０）は、電圧入力端子（１５１）と電圧出力端子（１５２）との間に直列に挿入された複数の整流素子（Ｄ［１］〜Ｄ［ｎ］）と、互いに隣接する整流素子間に一端が接続され、他端が第１及び第２クロックライン（ＬＬ１、ＬＬ２）の何れか一方に接続された複数のコンデンサ（Ｃ［１］〜Ｃ［ｎ］）とを備え、基準クロック信号（ＰＣＬＫ）と同相の第１クロック信号（ＣＬＫ）及び逆相の第２クロック信号（ＣＬＫＢ）を第１及び第２クロックラインに出力するクロック出力動作により出力電圧（Ｖｐｐ）を生成する。検査モードにおいて、出力電圧が所定の基準電圧以上となっているとき、基準クロック信号のアップエッジ、ダウンエッジに同期してクロック出力動作を停止させる第１、第２停止制御を選択的に実行する。【選択図】図３
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【特許請求の範囲】
【請求項１】
電圧入力端子と電圧出力端子との間に直列に挿入された複数の整流素子と、
前記複数の整流素子における互いに隣接する整流素子間の接続ノードに一端が接続され、他端が第１クロックライン及び第２クロックラインの何れか一方に接続される複数のコンデンサと、
第１レベル及び前記第１レベルよりも高電位の第２レベルを交互にとる所定の基準クロック信号に基づき、前記基準クロック信号と同相のクロック信号を第１クロック信号として前記第１クロックラインに出力するとともに前記基準クロック信号と逆相のクロック信号を第２クロック信号として前記第２クロックラインに出力するクロック出力動作を実行可能なクロックドライバと、
前記電圧出力端子に生じる出力電圧と所定の基準電圧との高低関係に応じたイネーブル信号を生成する電圧検出回路と、を備え、前記クロック出力動作により前記電圧入力端子における電圧よりも高い電圧を前記出力電圧として得るチャージポンプ回路であって、
前記クロックドライバは、所定の検査モードにおいて、前記出力電圧が前記基準電圧以上であることを前記イネーブル信号が示しているとき、前記基準クロック信号のレベルの前記第１レベルから前記第２レベルへの遷移に同期して前記クロック出力動作を停止させる第１停止制御と、前記基準クロック信号のレベルの前記第２レベルから前記第１レベルへの遷移に同期して前記クロック出力動作を停止させる第２停止制御と、を選択的に実行する
ことを特徴とするチャージポンプ回路。
【請求項２】
前記クロックドライバは、入力された選択信号に基づき前記基準クロック信号そのもの又は前記基準クロック信号の反転信号を選択的に出力するセレクタと、前記セレクタの出力信号のレベルの前記第１レベルから前記第２レベルへの遷移に同期して前記イネーブル信号をラッチするフリップフロップと、を有して、ラッチされた信号に基づき前記クロック出力動作を実行する又は非実行とし、
前記セレクタの状態により前記第１停止制御と前記第２停止制御が切り替えられる
ことを特徴とする請求項１に記載のチャージポンプ回路。
【請求項３】
前記クロックドライバは、入力された選択信号に基づき前記基準クロック信号そのもの又は前記基準クロック信号の反転信号を選択的に出力するセレクタと、前記セレクタの出力信号のレベルの前記第２レベルから前記第１レベルへの遷移に同期して前記イネーブル信号をラッチするフリップフロップと、を有して、ラッチされた信号に基づき前記クロック出力動作を実行する又は非実行とし、
前記セレクタの状態により前記第１停止制御と前記第２停止制御が切り替えられる
ことを特徴とする請求項１に記載のチャージポンプ回路。
【請求項４】
前記クロックドライバは、前記出力電圧が前記基準電圧以上であることを示す前記イネーブル信号が前記フリップフロップにてラッチされているとき、前記クロック出力動作を非実行とし、そうでないとき、前記クロック出力動作を実行する
ことを特徴とする請求項２又は３に記載のチャージポンプ回路。
【請求項５】
前記クロックドライバは、前記検査モードと異なる通常モードにおいて、前記出力電圧が前記基準電圧以上であることを前記イネーブル信号が示しているとき、前記第１停止制御及び前記第２停止制御の内、予め定められた一方の停止制御により前記クロック出力動作を停止させる
ことを特徴とする請求項１〜４の何れかに記載のチャージポンプ回路。
【請求項６】
前記複数のコンデンサは、前記第１クロックラインに接続される第１コンデンサ、及び、前記第２クロックラインに接続される第２コンデンサの何れかに分類され、
前記複数の整流素子における互いに隣接する整流素子間の接続ノードは複数あり、その複数の接続ノードに含まれる、互いに隣接する２つの接続ノードの内の一方は前記第１コンデンサの一端に接続され且つ他方は前記第２コンデンサの一端に接続される
ことを特徴とする請求項１〜５の何れかに記載のチャージポンプ回路。
【請求項７】
各整流素子は、ダイオード接続されたＭＯＳＦＥＴにより構成される、又は、ダイオードにより構成される
ことを特徴とする請求項１〜６の何れかに記載のチャージポンプ回路。
【請求項８】
請求項１〜７の何れかに記載のチャージポンプ回路を含む半導体集積回路を備えた
ことを特徴とする半導体装置。
【請求項９】
請求項１〜７の何れかの記載のチャージポンプ回路と、
データを記憶可能なメモリ部と、を備え、
前記チャージポンプ回路の出力電圧を用いて前記メモリ部に対しデータの書き込みを行う
ことを特徴とする半導体記憶装置。
【請求項１０】
請求項９に記載の半導体記憶装置と、
前記半導体記憶装置に接続され、前記半導体記憶装置に対してデータの書き込み又は読み出しを指示するコマンドを出力する信号処理装置と、を備えた
ことを特徴とする電気機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャージポンプ回路、並びに、チャージポンプ回路を利用した半導体装置、半導体記憶装置及び電気機器に関する。
【背景技術】
【０００２】
図１７に、チャージポンプ回路の一例としてディクソン型のチャージポンプ回路９００を示す。チャージポンプ回路９００は例えば、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）などの半導体記憶装置に組み込まれる。
【０００３】
チャージポンプ回路９００は、入力電圧Ｖｉが加わる電圧入力端子９５１と出力電圧Ｖｏが加わる電圧出力端子９５２との間に直列に挿入された複数の整流素子（ここではダイオード接続されたＭＯＳＦＥＴ）と、複数の整流素子における互いに隣接する整流素子間に一端が接続され、他端がクロックライン９６１及び９６２の何れか一方に接続された複数のコンデンサと、基準クロック信号と同相のクロック信号ＣＬＫ１をクロックライン９６１に出力すると共に基準クロック信号と逆相のクロック信号ＣＬＫ２をクロックライン９６２に出力するクロックドライバ９１０と、出力電圧Ｖｏと所定の基準電圧との高低関係に応じたイネーブル信号ＥＮを生成する電圧検出回路９２０と、を備える。
【０００４】
チャージポンプ回路９００内の素子又は出力電圧Ｖｏを受ける素子に定格を超える電圧が加わらないよう、出力電圧Ｖｏが出力電圧Ｖｏの目標電圧である基準電圧以上となると、電圧検出回路９２０は“０”の論理値を有するイネーブル信号ＥＮをクロックドライバ９１０に出力し、これを受けてクロック信号ＣＬＫ１及びＣＬＫ２の出力が停止される。その後、電圧出力端子９５２に接続される負荷での電力消費により出力電圧Ｖｏが基準電圧を下回ると、“１”の論理値を有するイネーブル信号ＥＮの生成を通じ、クロック信号ＣＬＫ１及びＣＬＫ２の出力が再開される。これらの動作の繰り返しにより、出力電圧Ｖｏが基準電圧近辺にて安定化される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１７-１３１０６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
イネーブル信号ＥＮに基づきクロック信号ＣＬＫ１及びＣＬＫ２の出力／非出力を制御する方法として、同期入力型のＤフリップフロップを用意しておき、基準クロック信号のローレベルからハイレベルへの遷移に同期してイネーブル信号ＥＮをラッチして、ラッチした信号に基づきクロック信号ＣＬＫ１及びＣＬＫ２の出力／非出力を制御する方法ＭＴＤが考えられる。
【０００７】
一方において、チャージポンプ回路９００を含む装置（例えばＥＥＰＲＯＭ）の出荷検査工程では、出荷された装置がユーザの下で初期不良を呈する確率を低減すべく、電圧加速を利用したスクリーニング工程が実施される。電圧加速とは、実稼働動作において或る素子に対し加わることが想定される電圧の最大値よりも高い電圧を当該素子に加えることに相当し、前者の電圧（最大値）と後者の電圧との差が大きいほど電圧加速の幅が大きい。電圧加速の幅は適切であることが肝要である。電圧加速の幅が大きすぎると過剰品質を求めることになって好ましくないが、電圧加速の幅が小さすぎると定格に対してマージンの少ない装置が良品と判断されることになり、ユーザの下で初期不良が生じる確率が高まる。
【０００８】
チャージポンプ回路９００を含む装置（例えばＥＥＰＲＯＭ）に対しては、スクリーニング工程において、チャージポンプ回路９００へ入力される電源電圧を実稼働時での最大電圧よりも高めることで、また上記基準電圧を実稼働時のそれよりも高めることで、電圧加速が得られる。
【０００９】
しかしながら、上記の方法ＭＴＤを用いて構成されたチャージポンプ回路９００では、スクリーニング工程において局所的に電圧加速が不十分となる箇所が発生しうる（この現象については後に詳説される）。つまり、電圧加速用の適正な電圧を回路全体に対して加えることが難しい。電圧加速が不十分となる箇所が存在していると、ユーザの下での初期不良の発生確率が高まる。
【００１０】
本発明は、適正な電圧（特に例えば電圧加速用の適正な電圧）を回路全体に対して加えることを可能とするチャージポンプ回路、並びに、そのチャージポンプ回路を利用した半導体装置、半導体記憶装置及び電気機器を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係るチャージポンプ回路は、電圧入力端子と電圧出力端子との間に直列に挿入された複数の整流素子と、前記複数の整流素子における互いに隣接する整流素子間の接続ノードに一端が接続され、他端が第１クロックライン及び第２クロックラインの何れか一方に接続される複数のコンデンサと、第１レベル及び前記第１レベルよりも高電位の第２レベルを交互にとる所定の基準クロック信号に基づき、前記基準クロック信号と同相のクロック信号を第１クロック信号として前記第１クロックラインに出力するとともに前記基準クロック信号と逆相のクロック信号を第２クロック信号として前記第２クロックラインに出力するクロック出力動作を実行可能なクロックドライバと、前記電圧出力端子に生じる出力電圧と所定の基準電圧との高低関係に応じたイネーブル信号を生成する電圧検出回路と、を備え、前記クロック出力動作により前記電圧入力端子における電圧よりも高い電圧を前記出力電圧として得るチャージポンプ回路であって、前記クロックドライバは、所定の検査モードにおいて、前記出力電圧が前記基準電圧以上であることを前記イネーブル信号が示しているとき、前記基準クロック信号のレベルの前記第１レベルから前記第２レベルへの遷移に同期して前記クロック出力動作を停止させる第１停止制御と、前記基準クロック信号のレベルの前記第２レベルから前記第１レベルへの遷移に同期して前記クロック出力動作を停止させる第２停止制御と、を選択的に実行することを特徴とする。
【００１２】
具体的には例えば、前記チャージポンプ回路において、前記クロックドライバは、入力された選択信号に基づき前記基準クロック信号そのもの又は前記基準クロック信号の反転信号を選択的に出力するセレクタと、前記セレクタの出力信号のレベルの前記第１レベルから前記第２レベルへの遷移に同期して前記イネーブル信号をラッチするフリップフロップと、を有して、ラッチされた信号に基づき前記クロック出力動作を実行する又は非実行とし、前記セレクタの状態により前記第１停止制御と前記第２停止制御が切り替えられると良い。
【００１３】
或いは例えば、前記チャージポンプ回路において、前記クロックドライバは、入力された選択信号に基づき前記基準クロック信号そのもの又は前記基準クロック信号の反転信号を選択的に出力するセレクタと、前記セレクタの出力信号のレベルの前記第２レベルから前記第１レベルへの遷移に同期して前記イネーブル信号をラッチするフリップフロップと、を有して、ラッチされた信号に基づき前記クロック出力動作を実行する又は非実行とし、前記セレクタの状態により前記第１停止制御と前記第２停止制御が切り替えられても良い。
【００１４】
また例えば、前記チャージポンプ回路において、前記クロックドライバは、前記出力電圧が前記基準電圧以上であることを示す前記イネーブル信号が前記フリップフロップにてラッチされているとき、前記クロック出力動作を非実行とし、そうでないとき、前記クロック出力動作を実行すると良い。
【００１５】
また例えば、前記チャージポンプ回路において、前記クロックドライバは、前記検査モードと異なる通常モードにおいて、前記出力電圧が前記基準電圧以上であることを前記イネーブル信号が示しているとき、前記第１停止制御及び前記第２停止制御の内、予め定められた一方の停止制御により前記クロック出力動作を停止させると良い。
【００１６】
また例えば、前記チャージポンプ回路において、前記複数のコンデンサは、前記第１クロックラインに接続される第１コンデンサ、及び、前記第２クロックラインに接続される第２コンデンサの何れかに分類され、前記複数の整流素子における互いに隣接する整流素子間の接続ノードは複数あり、その複数の接続ノードに含まれる、互いに隣接する２つの接続ノードの内の一方は前記第１コンデンサの一端に接続され且つ他方は前記第２コンデンサの一端に接続されると良い。
【００１７】
また例えば、前記チャージポンプ回路において、各整流素子は、ダイオード接続されたＭＯＳＦＥＴにより構成されていて良いし、或いは、ダイオードにより構成されていても良い。
【００１８】
本発明に係る半導体装置は、前記チャージポンプ回路を含む半導体集積回路を備えたことを特徴とする。
【００１９】
本発明に係る半導体記憶装置は、前記チャージポンプ回路と、データを記憶可能なメモリ部と、を備え、前記チャージポンプ回路の出力電圧を用いて前記メモリ部に対しデータの書き込みを行うことを特徴とする。
【００２０】
本発明に係る電気機器は、前記半導体記憶装置と、前記半導体記憶装置に接続され、前記半導体記憶装置に対してデータの書き込み又は読み出しを指示するコマンドを出力する信号処理装置と、を備えたことを特徴とする。
【発明の効果】
【００２１】
本発明によれば、適正な電圧（特に例えば電圧加速用の適正な電圧）を回路全体に対して加えることを可能とするチャージポンプ回路、並びに、そのチャージポンプ回路を利用した半導体装置、半導体記憶装置及び電気機器を提供することが可能となる。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１実施形態に係るＥＥＰＲＯＭの概略的な全体構成をＭＰＵと共に示す図である。
【図２】本発明の第１実施形態に係る半導体装置の外観斜視図である。
【図３】本発明の第１実施形態に係るチャージポンプ回路の内部構成図である。
【図４】図３のセレクタにおける２つ選択状態を示す図である。
【図５】本発明の第１実施形態に係り、チャージポンプ回路の出力電圧と基準電圧との関係を示す図である。
【図６】本発明の第１実施形態に係り、図３の電圧検出回路の内部構成例を示す図である。
【図７】本発明の第１実施形態に係り、図３の電圧入力回路の内部構成例を示す図である。
【図８】本発明の第１実施形態に係り、ＥＥＰＲＯＭの出荷検査工程からユーザでの実稼働動作に至るまでの流れを示すフローチャートである。
【図９】本発明の第１実施形態に係り、特定の条件下において、チャージポンプ回路の各出力段に生じる電圧のピーク値を示すグラフである。
【図１０】本発明の第１実施形態に係り、３つの条件下において、チャージポンプ回路の各出力段に生じる電圧のピーク値を示すグラフである。
【図１１】本発明の第１実施形態に係り、３つの条件下において、チャージポンプ回路の各出力段に生じる電圧のピーク値を示すグラフである。
【図１２】図８のスクリーニング工程のフローチャートである。
【図１３】本発明の第１実施形態の構成との対比に供される参考構成を示す図である。
【図１４】本発明の第２実施形態に係るクロックドライバの構成を示す図である。
【図１５】本発明の第３実施形態に係る車両の外観図である。
【図１６】本発明の第３実施形態に係るエアバックシステムのブロック図である。
【図１７】本発明の関連技術に係るチャージポンプ回路の内部構成図である。
【発明を実施するための形態】
【００２３】
以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、素子又は部材等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、素子又は部材等の名称を省略又は略記することがある。例えば、後述の“ＰＣＬＫ”によって参照される基準クロック信号は（図３参照）、基準クロック信号ＰＣＬＫと表記されることもあるし、クロック信号ＰＣＬＫと略記されることもあり得るが、それらは全て同じものを指す。
【００２４】
まず、本実施形態の記述にて用いられる幾つかの用語について説明を設ける。グランドとは、０Ｖ（ゼロボルト）の基準電位を有する導電部を指す又は基準電位そのものを指す。各実施形態において、特に基準を設けずに示される電圧は、グランドから見た電位を表す。ラインは配線と同義である。レベルとは電位のレベルを指し、任意の信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。
【００２５】
任意の信号又は電圧において、ローレベルからハイレベルへの切り替わりをアップエッジと称し、ローレベルからハイレベルへの切り替わりのタイミングをアップエッジタイミングと称する。同様に、任意の信号又は電圧において、ハイレベルからローレベルへの切り替わりをダウンエッジと称し、ハイレベルからローレベルへの切り替わりのタイミングをダウンエッジタイミングと称する。
【００２６】
ＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通状態となっていることを指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通状態（遮断状態）となっていることを指す。以下、オン状態、オフ状態を、単に、オン、オフと表現することもある。
【００２７】
＜＜第１実施形態＞＞
本発明の第１実施形態を説明する。図１に、本発明の第１実施形態に係るＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）１の概略的な全体ブロック図を示す。図１にはＥＥＰＲＯＭ１に接続される信号処理装置の例であるＭＰＵ（Micro Processing Unit）２も示されている。ＥＥＰＲＯＭ１は、チャージポンプ回路１０と、電圧選択部２０と、メモリ部３０と、制御部４０と、を備える。チャージポンプ回路１０、電圧選択部２０及びメモリ部３０及び制御部４０を含む、ＥＥＰＲＯＭ１を形成する各回路が半導体にて集積化されて半導体集積回路が構成される。
【００２８】
図２にＥＥＰＲＯＭ１を含む半導体装置ＩＣ１の外観斜視図を示す。半導体装置ＩＣ１は、ＥＥＰＲＯＭ１を構成する各素子を含んだ半導体集積回路を、樹脂にて構成された筐体（パッケージ）内に封入することで形成された電子部品である。半導体装置ＩＣ１の筐体に複数の外部端子が露出して設けられており、その複数の外部端子には、図１に示される電源入力端子ＶＣＣ、グランド端子ＧＮＤ及び通信用端子ＣＯＭを含む。これら以外の端子も、上記複数の外部端子に含まれうる。通信用端子ＣＯＭに対してＭＰＵ２が接続される。通信用端子ＣＯＭは２以上の外部端子から構成されていて良い。ＭＰＵ２は通信用端子ＣＯＭを介して様々なコマンドをＥＥＰＲＯＭ１に与えることができる。コマンドは制御部４０に対して与えられるものであると解しても良い。尚、図２に示される半導体装置ＩＣ１の外部端子の数及び半導体装置ＩＣ１の外観は例示に過ぎず、半導体装置ＩＣ１において外部端子の数及び筐体の種類は任意である。以下に述べるＥＥＰＲＯＭ１に対する説明は半導体装置ＩＣ１に対する説明でもある。
【００２９】
チャージポンプ回路１０は、電源電圧Ｖｃｃを昇圧することで電源電圧Ｖｃｃよりも高い電圧を出力電圧Ｖｐｐとして生成する。電源入力端子ＶＣＣに対し、ＥＥＰＲＯＭ１の外部から正の直流電圧である電源電圧Ｖｃｃが入力される。例えば１．６Ｖ以上且つ５．５以下の範囲内の電圧が電源電圧Ｖｃｃとして入力される。これに対し、出力電圧Ｖｐｐの目標となる基準電圧Ｖｔｇは例えば１５Ｖ〜２０Ｖ程度に設定される。グランド端子ＧＮＤはグランドに接続される。
【００３０】
電圧選択部２０は、制御部４０による制御の下、電源電圧Ｖｃｃ及びチャージポンプ回路１０の出力電圧Ｖｐｐの内、何れか一方をメモリ駆動電圧Ｖｍとしてメモリ部３０に供給する。
【００３１】
メモリ部３０は、マトリクス状に配置される複数のメモリセルから構成されたメモリアレイを含む。各メモリセルにて１ビット分のデータが記憶される。メモリ部３０は、電源入力端子ＶＣＣに対する電源電圧Ｖｃｃの供給が途絶えても、各メモリセルでの記憶内容を保持できる不揮発性メモリである。メモリ部３０において多数のアドレスから成るアドレス空間が定義され、各アドレスに８ビット分のデータを記憶することができる。
【００３２】
制御部４０は、制御ロジック、アドレスレジスタ、アドレスデコーダ及びデータレジスタなどを含み、ＭＰＵ２から受信したコマンドに基づき、チャージポンプ回路１０及び電圧選択部２０の動作を制御すると共にメモリ部３０に対するデータの読み書きを実行する。
【００３３】
ＭＰＵ２がＥＥＰＲＯＭ１に対して送信するコマンドには、ＥＥＰＲＯＭ１に対してデータの書き込みを指示するライトコマンド、及び、ＥＥＰＲＯＭ１に対してデータの読み出しを指示するリードコマンドが含まれる。ＭＰＵ２がＥＥＰＲＯＭ１に対して送信するコマンドに、ライトコマンド及びリードコマンド以外のコマンドが更に含まれ得る。
【００３４】
ＥＥＰＲＯＭ１にてリードコマンドが受信されたとき、制御部４０は、以下のリード処理を実行する。リード処理において、制御部４０は、メモリ駆動電圧Ｖｍとして電源電圧Ｖｃｃがメモリ部３０に供給されるよう電圧選択部２０を制御した状態で、リードコマンドにて指定されるアドレス内のデータをメモリ部３０から読み出し、読み出したデータを通信用端子ＣＯＭを介してＭＰＵ２に送信する。
【００３５】
ＥＥＰＲＯＭ１にてライトコマンドを受信したとき、制御部４０は、以下のライト処理を実行する。ライト処理において、制御部４０は、メモリ駆動電圧Ｖｍとして出力電圧Ｖｐｐがメモリ部３０に供給されるよう電圧選択部２０を制御した状態で、ライトコマンドにて指定されるメモリ部３０内のアドレスに対しライトコマンドにて指定されるデータを書き込む。ＥＥＰＲＯＭ１においてメモリ部３０内のデータを消去するイレース処理も実行可能であるが、イレース処理は規定の値（例えば“０”の値）をメモリ部３０に書き込むことに相当するため、以下ではイレース処理もライト処理の一種であると考える。
【００３６】
チャージポンプ回路１０が行う動作であって、且つ、電源電圧Ｖｃｃを昇圧することで電源電圧Ｖｃｃよりも高い電圧を出力電圧Ｖｐｐとして生成する動作を昇圧動作と称する。昇圧動作の実行時において、出力電圧Ｖｐｐは、出力電圧Ｖｐｐに対して予め設定された目標電圧である基準電圧Ｖｔｇにて安定化される。ここにおける安定化とは、出力電圧Ｖｐｐが概ね基準電圧Ｖｔｇ近辺に保たれることを意味し、一時的に出力電圧Ｖｐｐが基準電圧Ｖｔｇを多少上回ることもあるし、基準電圧Ｖｔｇを多少下回ることもある。
【００３７】
制御部４０は、チャージポンプ回路１０による昇圧動作の実行、非実行を制御する機能を備える。具体的には、制御部４０は、ライト処理が行われる区間においてチャージポンプ回路１０に昇圧動作を実行させ、それ以外の区間においてチャージポンプ回路１０による昇圧動作を停止させる。相対的に高い電圧（Ｖｐｐ）はデータの書き込みの際にのみ必要となるからである。従って、リード処理が行われる区間を含め、ライト処理が行われない区間では昇圧動作は停止せしめられる。尚、昇圧動作を開始してから或る程度時間が経過しないと出力電圧Ｖｐｐが基準電圧Ｖｔｇに達さないが、メモリ部３０における実際のデータの書き込みは、昇圧動作の開始後、出力電圧Ｖｐｐが基準電圧Ｖｔｇに達してから実行される。
【００３８】
図３にチャージポンプ回路１０の内部構成を示す。チャージポンプ回路１０は所謂ディクソン型のチャージポンプ回路である。チャージポンプ回路１０は、ｎ個の整流素子Ｄ［１］〜Ｄ［ｎ］と、ｎ個のコンデンサＣ［１］〜Ｃ［ｎ］と、クロックドライバ１１０と、電圧検出回路１２０と、電圧入力回路１３０と、オシレータ１４０と、を備える。尚、オシレータ１４０は、ＥＥＰＲＯＭ１内であって且つチャージポンプ回路１０外に設けられる回路であると考えても良い。ｎは２以上の任意の整数であり、例えば“ｎ＝３４”である。以下では、特に記述無き限り“ｎ＝３４”であると考える。ラインＬＬ１及びＬＬ２はチャージポンプ回路１０に設けられたクロックラインを表している。
【００３９】
オシレータ１４０は基準クロック信号ＰＣＬＫを生成及び出力する。オシレータ１４０は必要なときにのみ基準クロック信号ＰＣＬＫの生成を行う回路である。即ち、オシレータ１４０は、ＥＥＰＲＯＭ１にてライトコマンドが受信されたことに応答して基準クロック信号ＰＣＬＫの生成及び出力を開始し、ライト処理の完了に応答して基準クロック信号ＰＣＬＫの生成を停止する。リード処理が行われる区間を含め、ライト処理が行われない区間では基準クロック信号ＰＣＬＫの生成は停止される。但し、オシレータ１４０にて基準クロック信号ＰＣＬＫが常時生成されるようにしても構わない。基準クロック信号ＰＣＬＫを含む本実施形態で述べる全てのクロック信号は所定の周波数を有する矩形波信号であり、故に、ハイレベル、ローレベルの信号レベルを周期的に且つ交互にとる。
【００４０】
整流素子Ｄ［１］〜Ｄ［ｎ］は電圧入力端子１５１と電圧出力端子１５２との間に直列に挿入される。ここでは、各整流素子は、ダイオード接続されたＮチャネル型のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）にて構成されているものとする。各整流素子としてのＭＯＳＦＥＴを含む任意のＭＯＳＦＥＴは、特に記述無き限りエンハンスメント型のＭＯＳＦＥＴであるとする。電圧出力端子１５２にチャージポンプ回路１０の出力電圧Ｖｐｐが生じる。
【００４１】
具体的には、整流素子Ｄ［ｉ］としてのＭＯＳＦＥＴにおいてドレイン及びゲートが互いに共通接続される。“ｉ”は任意の整数を表す。つまり例えば、整流素子Ｄ［１］としてのＭＯＳＦＥＴにおいてドレイン及びゲートが互いに共通接続され、整流素子Ｄ［２］としてのＭＯＳＦＥＴにおいてドレイン及びゲートが互いに共通接続される。整流素子Ｄ［３］〜Ｄ［ｎ］についても同様である。そして、電圧入力端子１５１から電圧出力端子１５２に向け、整流素子Ｄ［１］、Ｄ［２］、Ｄ［３］、・・・、Ｄ［ｎ−１］、Ｄ［ｎ］の順番で、整流素子Ｄ［１］〜Ｄ［ｎ］が直列接続される。各整流素子は電荷転送素子として機能する。各整流素子としてのＭＯＳＦＥＴにおいて、ドレインが電荷の入力側に対応し、ソースが電荷の出力側に対応する。
【００４２】
電圧入力端子１５１から電圧出力端子１５２までにおいて、電圧入力端子１５１に対して近い方が前段に対応し、電圧出力端子１５２に対して近い方が後段に対応する。故に、整流素子Ｄ［ｉ］から見て、整流素子Ｄ［ｉ−１］は前段側に位置し、整流素子Ｄ［ｉ＋１］は後段側に位置する（ここにおける“ｉ”は２以上且つ（ｎ−１）以下の整数）。整流素子Ｄ［１］を除く各整流素子のドレインは前段側に隣接する整流素子のソースに接続され、且つ、整流素子Ｄ［ｎ］を除く各整流素子のソースは後段側に隣接する整流素子のドレインに接続される。即ち、２以上且つ（ｎ−１）以下の整数である変数“ｉ”を用いて表現すると、整流素子Ｄ［ｉ］のドレインは整流素子Ｄ［ｉ−１］のソースに接続され、整流素子Ｄ［ｉ］のソースは整流素子Ｄ［ｉ＋１］のドレインに接続される。そして、最も前段側に配置される整流素子Ｄ［１］（即ち初段に配置される整流素子Ｄ［１］）のドレインは電圧入力端子１５１に接続され、最も後段側に配置される整流素子Ｄ［ｎ］（即ち最終段に配置される整流素子Ｄ［ｎ］）のソースは電圧出力端子１５２に接続される。
【００４３】
互いに隣接する２つの整流素子Ｄ［ｉ−１］及びＤ［ｉ］間の接続ノード（より具体的には、整流素子Ｄ［ｉ−１］のソースと整流素子Ｄ［ｉ］のドレインとが互いに接続されるノード）を、符号“ＮＤ［ｉ］”にて表す。また、便宜上、整流素子Ｄ［１］のドレインが接続される電圧入力端子１５１を接続ノードＮＤ［１］と表現し、整流素子Ｄ［ｎ］のソースが接続される電圧出力端子１５２を接続ノード［ｎ＋１］と表現することがある。コンデンサＣ［ｉ］の一端はノードＮＤ［ｉ］に接続される（ここおける“ｉ”は１以上ｎ以下の任意の整数）。コンデンサＣ［１］〜Ｃ［ｎ］の内、奇数番目のコンデンサの他端は第１クロックラインＬＬ１に接続され、偶数番目のコンデンサの他端は第２クロックラインＬＬ２に接続される。即ち、コンデンサＣ［２・ｍ−１］の他端は第１クロックラインＬＬ１に接続され、コンデンサＣ［２・ｍ］の他端は第２クロックラインＬＬ２に接続される。ここにおける“ｍ”は、１以上ｎ／２以下の整数である。尚、コンデンサＣ［ｉ］の一端、他端は、夫々、第１端、第２端に相当する。コンデンサＣ［ｉ］の第１端は整流素子接続端に相当し、コンデンサＣ［ｉ］の第２端はクロックライン接続端に相当する。
【００４４】
第１クロックラインＬＬ１は第１クロック信号ＣＬＫが伝搬されるべき配線であり、第２クロックラインＬＬ２は第２クロック信号ＣＬＫＢが伝搬されるべき配線である。コンデンサＣ［１］〜Ｃ［ｎ］は、第１クロックラインＬＬ１に接続される第１コンデンサ及び第２クロックラインＬＬ２に接続される第２コンデンサの何れかに分類される、と言える。互いに隣接する２つの接続ノードＮＤ［ｉ］及びＮＤ［ｉ＋１］の内、一方のノードは第１コンデンサの一端に接続され且つ他方のノードは第２コンデンサの一端に接続されることになる。
【００４５】
クロックドライバ１１０について説明する。クロックドライバ１１０は、クロックラインＬＬ１、ＬＬ２に対して、夫々、クロック信号ＣＬＫ、ＣＬＫＢを供給するための回路である。図３のクロックドライバ１１０は、ＡＮＤ回路１１１と、インバータ回路１１２と、フロップフロップ１１３（以下ＦＦ１１３と称することがある）と、インバータ回路１１４と、セレクタ１１５と、を備える。オシレータ１４０からの基準クロック信号ＰＣＬＫがクロックドライバ１１０に供給される。
【００４６】
インバータ回路１１４は、基準クロック信号ＰＣＬＫの反転信号である反転基準クロック信号ＰＣＬＫＢを生成及び出力する。セレクタ１１５は、基準クロック信号ＰＣＬＫを受ける第１入力端子と、反転基準クロック信号ＰＣＬＫＢを受ける第２入力端子と、選択信号ＳＥＬを受ける選択制御端子とを備え、選択信号ＳＥＬに応じて基準クロック信号ＰＣＬＫ及び反転基準クロック信号ＰＣＬＫＢの何れか一方を選択的に出力する。制御部４０から選択信号ＳＥＬが供給されて良い。クロック信号ＰＣＬＫ及びＰＣＬＫＢの何れかである、セレクタ１１５から出力されるクロック信号を選択クロック信号ＳＣＬＫと称する。
【００４７】
図４（ａ）、（ｂ）示す如く、セレクタ１１５での選択状態は第１選択状態及び第２選択状態の何れかとなる。第１選択状態では基準クロック信号ＰＣＬＫが選択クロック信号ＳＣＬＫとなり、第２選択状態では反転基準クロック信号ＰＣＬＫＢが選択クロック信号ＳＣＬＫとなる。
【００４８】
ＦＦ１１３は、ポジティブエッジトリガ型のＤフリップフロップであり、Ｄ入力端子、クロック入力端子及びＱ出力端子を有する。ＦＦ１１３のクロック入力端子に対してセレクタ１１５からの選択クロック信号ＳＣＬＫが入力され、ＦＦ１１３のＤ入力端子に対して電圧検出回路１２０からのイネーブル信号ＣＰＥＮが入力される。イネーブル信号ＣＰＥＮは“０”又は“１”の論理値を持つ二値化信号であり、ここでは、ローレベルのイネーブル信号ＣＰＥＮが“０”の論理値を持ち且つハイレベルのイネーブル信号ＣＰＥＮが“１”の論理値を持つものとする。
【００４９】
ＦＦ１１３は、選択クロック信号ＳＣＬＫのアップエッジ（即ちローレベルからハイレベルへの遷移）に同期してイネーブル信号ＣＰＥＮをラッチし、ラッチした信号をＱ出力端子から出力する。故に、選択クロック信号ＳＣＬＫのアップエッジタイミングでのイネーブル信号ＣＰＥＮのレベルがローレベルである場合、ローレベルのイネーブル信号ＣＰＥＮがラッチされることで（換言すればイネーブル信号ＣＰＥＮにて示される“０”の論理値がラッチされることで）、選択クロック信号ＳＣＬＫの次回のアップエッジタイミングまでＦＦ１１３の出力信号のレベルはローレベルに保持される。逆に、選択クロック信号ＳＣＬＫのアップエッジタイミングでのイネーブル信号ＣＰＥＮのレベルがハイレベルである場合、ハイレベルのイネーブル信号ＣＰＥＮがラッチされることで（換言すればイネーブル信号ＣＰＥＮにて示される“１”の論理値がラッチされることで）、選択クロック信号ＳＣＬＫの次回のアップエッジタイミングまでＦＦ１１３の出力信号のレベルはハイレベルに保持される。
【００５０】
ＡＮＤ回路１１１は、基準クロック信号ＰＣＬＫとＦＦ１１３の出力信号との論理積信号を出力する。インバータ回路１１２はＡＮＤ回路１１１の出力信号の反転信号を出力する。ＡＮＤ回路１１１の出力信号が加わるＡＮＤ回路１１１の出力端子は第１クロックラインＬＬ１に接続され、インバータ回路１１２の出力信号が加わるインバータ回路１１２の出力端子は第２クロックラインＬＬ２に接続される。
【００５１】
故に、ＦＦ１１３の出力信号がハイレベルである場合、基準クロック信号ＰＣＬＫがそのままＡＮＤ回路１１１を通じ第１クロック信号ＣＬＫとして第１クロックラインＬＬ１に出力されると共に、基準クロック信号ＰＣＬＫを反転させたクロック信号がＡＮＤ回路１１１及びインバータ回路１１２を通じ第２クロック信号ＣＬＫＢとして第２クロックラインＬＬ２に出力される。ＦＦ１１３の出力信号がローレベルである場合、ＡＮＤ回路１１１の出力信号のレベル（故に第１クロックラインＬＬ１の信号レベル）はローレベルに維持され、且つ、インバータ回路１１２の出力信号のレベル（故に第２クロックラインＬＬ２の信号レベル）はハイレベルに維持される。
【００５２】
このように、クロックドライバ１１０は、ＦＦ１１３の出力信号がハイレベルである場合、基準クロック信号ＰＣＬＫと同相のクロック信号を第１クロック信号ＣＬＫとして第１クロックラインＬＬ１に出力すると共に基準クロック信号ＰＣＬＫと逆相のクロック信号を第２クロック信号ＣＬＫＢとして第２クロックラインＬＬ２に出力する動作（以下、クロック出力動作と称する）を実行する。クロック出力動作にて上述の昇圧動作が実現される。ＦＦ１１３の出力信号がローレベルである場合にはクロック出力動作は非実行となる（換言すればクロック出力動作は停止される）。
【００５３】
図５に、昇圧動作の開始後における出力電圧Ｖｐｐの変化の様子を示す。昇圧動作の開始はクロック出力動作の開始に相当する。クロック出力動作の実行中には、各整流素子の導通／非導通及び各コンデンサでの電荷の蓄積が繰り返されることで出力電圧Ｖｐｐが上昇してゆく。そして、出力電圧Ｖｐｐが基準電圧Ｖｔｇに達すると後述の電圧検出回路１２０の機能によりクロック出力動作が停止される。クロック出力動作の停止区間では、電圧入力端子１５１から電圧出力端子１５２に向けた電荷の供給が途絶えるので、少なくとも出力電圧Ｖｐｐの上昇は停止し、電圧出力端子１５２に接続される負荷（メモリ部３０を含む）の電力消費を通じ出力電圧Ｖｐｐが低下してゆく。そして、出力電圧Ｖｐｐが基準電圧Ｖｔｇを下回るとクロック出力動作が再開される。これらのシーケンスが繰り返される。図５において区間３００は、出力電圧Ｖｐｐが一旦基準電圧Ｖｔｇに達した後、出力電圧Ｖｐｐが基準電圧Ｖｔｇ近辺に保たれる定常出力区間を表す。
【００５４】
電圧検出回路１２０について説明する。電圧検出回路１２０は、電圧出力端子１５２に接続され、チャージポンプ回路１０の出力電圧Ｖｐｐに応じ、ローレベル又はハイレベルのイネーブル信号ＣＰＥＮを出力する。具体的には、電圧検出回路１２０は、電圧出力端子１５２に生じる出力電圧Ｖｐｐと所定の基準電圧Ｖｔｇとの高低関係を検出し、その高低関係に応じたイネーブル信号ＣＰＥＮを生成及び出力する。
【００５５】
図６に電圧検出回路１２０の一構成例を示す。図６の電圧検出回路１２０は、ツェナーダイオード１２１と、トランジスタ１２２〜１２４と、定電流回路１２５と、バッファ回路１２６と、を備える。トランジスタ１２２はＰチャネル型のＭＯＳＦＥＴとして構成され、トランジスタ１２３及び１２４はＮチャネル型のＭＯＳＦＥＴとして構成される。
【００５６】
ツェナーダイオード１２１のカソードは電圧出力端子１５２に接続され、ツェナーダイオード１２１のアノードはトランジスタ１２２のソースに接続される。ツェナーダイオード１２１は複数のツェナーダイオードを直列接続したものであって良いし、単一のツェナーダイオードであっても良い。トランジスタ１２２のドレインと、トランジスタ１２３のドレイン及びゲートと、トランジスタ１２４のゲートとは、互いに共通接続される。トランジスタ１２３及び１２４の各ソースはグランドに接続される。トランジスタ１２３及び１２４によりカレントミラー回路が形成される。トランジスタ１２４のドレインは、定電流回路１２５に接続されると共にバッファ回路１２６の入力端子に接続される。定電流回路１２５は、電源電圧Ｖｃｃに基づき定電流をトランジスタ１２４のドレインに向けて流すよう動作する。バッファ回路１２６は、トランジスタ１２４のドレインでの電圧が所定の閾電圧未満であれば、ローレベルのイネーブル信号ＣＰＥＮを出力し、トランジスタ１２４のドレインでの電圧が所定の閾電圧以上であれば、ハイレベルのイネーブル信号ＣＰＥＮを出力する。バッファ回路１２６は２つのインバータ回路を直列接続して構成されるものであって良い。
【００５７】
図６の電圧検出回路１２０は以下のように動作する。出力電圧Ｖｐｐが所定の基準電圧Ｖｔｇよりも低いときには、ツェナーダイオード１２１が非導通となってトランジスタ１２２及び１２３に電流が流れず、故にトランジスタ１２４に電流が流れないので、トランジスタ１２４のドレイン電圧が閾電圧よりも高くなってイネーブル信号ＣＰＥＮがハイレベルとなる。一方、出力電圧Ｖｐｐが所定の基準電圧Ｖｔｇ以上であるときには、ツェナーダイオード１２１が導通してトランジスタ１２２及び１２３に電流が流れ、故にトランジスタ１２４にも電流が流れるので、トランジスタ１２４のドレイン電圧が閾電圧未満となってイネーブル信号ＣＰＥＮがローレベルとなる。
【００５８】
トランジスタ１２２のゲートには所定の調整電圧Ｖｇが印加される。調整電圧Ｖｇは例えば０Ｖ又は所定の正の直流電圧とされる。ツェナーダイオード１２１に電流が流れるときのトランジスタ１２２のソース電圧は、調整電圧Ｖｇの増減に伴って増減する。故に、上述の基準電圧Ｖｔｇは調整電圧Ｖｇの増減に伴って増減することになる。制御部４０（図１参照）の制御の下で調整電圧Ｖｇが可変設定されることになるが、調整電圧Ｖｇの可変設定の利用方法については後述される。
【００５９】
尚、実際には、出力電圧Ｖｐｐが基準電圧Ｖｔｇ近辺にあるときにおけるツェナーダイオード１２１の導通／非導通の境界は幅を有した概念であると考えることができる。イネーブル信号ＣＰＥＮがローレベルとなる程度にツェナーダイオード１２１に電流が流れる状態がツェナーダイオード１２１の導通状態に相当し、それ以外でのツェナーダイオード１２１の状態はツェナーダイオード１２１の非導通状態に相当する、と考えることもできる。
【００６０】
何れにせよ図６に示した回路構成は例に過ぎず、出力電圧Ｖｐｐが所定の基準電圧Ｖｔｇ以上であるときローレベルのイネーブル信号ＣＰＥＮを出力する一方で出力電圧Ｖｐｐが基準電圧Ｖｔｇ未満であるときハイレベルのイネーブル信号ＣＰＥＮを出力する機能を有し、且つ、基準電圧Ｖｔｇの可変設定機能を有している限り、電圧検出回路１２０の内部構成は任意である。ローレベルのイネーブル信号ＣＰＥＮは、出力電圧Ｖｐｐが所定の基準電圧Ｖｔｇ以上となっていることを示す信号として機能する。これに対し、ハイレベルのイネーブル信号ＣＰＥＮは、出力電圧Ｖｐｐが所定の基準電圧Ｖｔｇ未満であることを示す信号として機能する。
【００６１】
次に、電圧入力回路１３０（図３参照）について説明する。電圧入力回路１３０は、電圧入力端子１５１に対して電源電圧Ｖｃｃに基づく電圧を入力する回路である。
【００６２】
図７に電圧入力回路１３０の一構成例を示す。図７の電圧入力回路１３０は、Ｐチャネル型のＭＯＳＦＥＴとして構成されたトランジスタ１３１と、Ｎチャネル型のＭＯＳＦＥＴとして構成されたトランジスタ１３２及び１３３と、コンデンサ１３４と、を備える。トランジスタ１３１のソースには電源電圧Ｖｃｃが印加される。トランジスタ１３１のゲートはグランドに接続される。トランジスタ１３１のドレインと、トランジスタ１３２のドレインと、トランジスタ１３３のドレイン及びゲートは、互いに共通接続される。トランジスタ１３２のソースは電圧入力端子１５１に接続される。コンデンサ１３４の一端はトランジスタ１３２のゲート及びトランジスタ１３３のソースに共通接続され、コンデンサ１３４の他端は第２クロックラインＬＬ２に接続される。
【００６３】
このような電圧入力回路１３０を用いることで、クロック出力動作が行われている区間においては、電源電圧Ｖｃｃよりも高い電圧を電圧入力端子１５１に生じさせることができ、電圧入力端子１５１での電圧を整流素子Ｄ［１］〜Ｄ［ｎ］及びコンデンサＣ［１］〜Ｃ［ｎ］にて更に高めて出力電圧Ｖｐｐを得ることができる。
【００６４】
尚、電源電圧Ｖｃｃそのものが電圧入力端子１５１に加わるようにチャージポンプ回路１０を構成しておいても良い。この場合、電圧入力回路１３０は不要であり、コンデンサＣ［１］も省略可能である。
【００６５】
［スクリーニング工程と実稼働動作］
図８は、ＥＥＰＲＯＭ１（換言すれば半導体装置ＩＣ１）の出荷検査工程からユーザでの実稼働動作に至るまでの流れを示すフローチャートである。出荷検査工程はステップＳ１のスクリーニング工程を含み、スクリーニング工程を経て、ステップＳ２においてＥＥＰＲＯＭ１が良品であるか否かを判定する良／不良判定工程が行われる。良／不良判定工程にて良品と判定されたＥＥＰＲＯＭ１のみが、ＥＥＰＲＯＭ１のユーザに対して出荷される。良品と判定されたＥＥＰＲＯＭ１は、ユーザの元で任意のシステム（例えば図１のＥＥＰＲＯＭ１及びＭＰＵ２を備えた電気機器）に組み込まれ、ステップＳ３の実稼働動作に供される。実稼働動作とは、ユーザに対して出荷された後のＥＥＰＲＯＭ１の動作を指す。詳細は後述されるが、スクリーニング工程ではセレクタ１１５の状態が第１及び第２選択状態間で切り替えられるのに対し（図４（ａ）及び（ｂ）参照）、実稼働動作ではセレクタ１１５の状態が第１選択状態で固定される。
【００６６】
ＥＥＰＲＯＭ１は、検査モード及び通常モードを含む複数の動作モードの何れかにて動作可能である。制御部４０は、外部から供給されるコマンドなどに応じて動作モードを設定することができる。ここでは以下のような動作モードの設定方法を考える。ＥＥＰＲＯＭ１に電源電圧Ｖｃｃが供給開始されることでＥＥＰＲＯＭ１が起動すると、制御部４０は常に動作モードを通常モードに設定する。その後、所定の検査モード移行コマンドがＥＥＰＲＯＭ１に対して与えられたときに限り、制御部４０は動作モードを検査モードに設定する。検査モード移行コマンドは通信用端子ＣＯＭを通じてＥＥＰＲＯＭ１に与えられて良い。動作モードが検査モードに設定された後、ＥＥＰＲＯＭ１への電源電圧Ｖｃｃの供給の遮断を経て、ＥＥＰＲＯＭ１に再度電源電圧Ｖｃｃが供給され、これによってＥＥＰＲＯＭ１が再起動すると制御部４０は動作モードを通常モードに設定する。
【００６７】
ステップＳ１のスクリーニング工程は検査モードにて実行される。例えば、通信用端子ＣＯＭに対して出荷検査機器（不図示）が接続され、出荷検査機器が所定の検査モード移行コマンドをＥＥＰＲＯＭ１に与えることで、ＥＥＰＲＯＭ１の動作モードが検査モードに設定される。そして、ＥＥＰＲＯＭ１の動作モードが検査モードに設定された状態で、ステップＳ１のスクリーニング工程が実行される。これに対し、ステップＳ３の実稼働動作は通常モードにて実行される。ステップＳ３の段階で、検査モード移行コマンドがＥＥＰＲＯＭ１に与えられることは想定されていない。通常モードではセレクタ１１５の状態が第１選択状態で固定される。
【００６８】
上述の動作モードの設定方法は例示に過ぎない。ステップＳ１のスクリーニング工程が検査モードにて実行され且つステップＳ３の実稼働動作が通常モードにて実行される限り、動作モードの設定方法は任意である。
【００６９】
ところで、ＥＥＰＲＯＭ１において、出力電圧Ｖｐｐが基準電圧Ｖｔｇに達したときに、仮にクロック出力動作を停止しなかったならば、電源電圧Ｖｃｃにもよるが出力電圧Ｖｐｐが基準電圧Ｖｔｇを大きく超えて上昇し、チャージポンプ回路１０内の素子又は出力電圧Ｖｐｐを受ける素子に定格を超える電圧が加わるおそれがある。このため、チャージポンプ回路１０において出力電圧Ｖｐｐが基準電圧Ｖｔｇに達すると上述の如くクロック出力動作が停止される。
【００７０】
スクリーニング工程においては、長時間の実稼働動作を経てもＥＥＰＲＯＭ１の正常動作が確保されるように、電圧加速が施される。電圧加速とは、実稼働動作において或る素子に対し加わることが想定される電圧の最大値よりも高い電圧を当該素子に加えることに相当し、前者の電圧（最大値）と後者の電圧との差が大きいほど電圧加速の幅が大きい。電圧加速の幅は適切であることが肝要である。電圧加速の幅が大きすぎると過剰品質を求めることになって好ましくないが、電圧加速の幅が小さすぎると定格に対してマージンの少ないＥＥＰＲＯＭ１が良品と判断されることになり、ユーザの下で初期不良が生じる確率が高まる。
【００７１】
ここでは具体的な数値例として、ＥＥＰＲＯＭ１の仕様において、実稼働動作時における電源電圧Ｖｃｃは、１．６Ｖ以上５．５Ｖ以下であるとする。即ち、実稼働動作時において、電源電圧Ｖｃｃとして入力されることが期待される電圧の最小値、最大値は、夫々、１．６Ｖ、５．５Ｖであるとする。スクリーニング工程では、電圧加速を得るべく、その最大値（５．５Ｖ）よりも高いスクリーニング電圧値を有する電源電圧ＶｃｃをＥＥＰＲＯＭ１に入力する。ここでは、スクリーニング電圧値は７．０Ｖであるとする。
【００７２】
また、実稼働動作時において調整電圧Ｖｇ（図６参照）は所定の第１調整電圧ＶｇＬ（例えば０Ｖ）に設定されるものとし、結果、実稼働動作時において基準電圧Ｖｔｇは所定の第１基準電圧ＶｔｇＬ（例えば１７Ｖ）に設定されるものとする。これに対し、スクリーニング工程において調整電圧Ｖｇは第１基準電圧ＶｔｇＬよりも高い第２調整電圧ＶｇＨ（例えば２Ｖ）に設定されるものとし、結果、スクリーニング工程において基準電圧Ｖｔｇは第１基準電圧ＶｔｇＬよりも高い第２基準電圧ＶｔｇＨ（例えば１９Ｖ）に設定されるものとする。これを実現すべく、制御部４０は、通常モードにおいて調整電圧Ｖｇを第１調整電圧ＶｇＬに設定することを通じて基準電圧Ｖｔｇを第１基準電圧ＶｔｇＬに設定し、検査モードにおいて調整電圧Ｖｇを第２調整電圧ＶｇＨに設定することを通じて基準電圧Ｖｔｇを第２基準電圧ＶｔｇＨに設定する。
【００７３】
図９において、実線の折れ線３１０は、第１スクリーニング状態α［７．０］においてチャージポンプ回路１０の各出力段に生じる電圧のピーク値を表す。“ｎ＝３４”である場合、出力段として第１〜第３４番目の出力段がある。第ｉ番目の出力段は整流素子Ｄ［ｉ］及びコンデンサＣ［ｉ］から成る。また、便宜上、電圧出力端子１５２（ノードＮＤ［ｎ＋１］）は第３５番目の出力段であると考えても良い。第１スクリーニング状態α［７．０］は、検査モードにて実現される状態の１つである。具体的には、第１スクリーニング状態α［７．０］は、セレクタ１１５が第１選択状態とされ、且つ、電源電圧Ｖｃｃの値がスクリーニング電圧値（７．０Ｖ）とされ、且つ、調整電圧Ｖｇが第２調整電圧ＶｇＨとされ、且つ、“Ｖｇ＝ＶｇＨ”であるが故に出力電圧Ｖｐｐが第２基準電圧ＶｔｇＨ近辺に安定化されている状態を指す。
【００７４】
図９のグラフにおいて、横軸はチャージポンプ回路１０の出力段数を表し、縦軸は電圧値を表す（後述の図１０及び図１１のグラフにおいても同様）。“１≦ｉ≦３４”を満たす整数ｉに関して、チャージポンプ回路１０の出力段数“ｉ”における電圧は電圧Ｖ［ｉ］を指す。チャージポンプ回路１０の出力段数“３５”における電圧は出力電圧Ｖｐｐを指す。故に例えば、図９の折れ線３１０上のプロットの内、プロットＶａ［３２］、Ｖａ［３３］、Ｖａ［３４］、Ｖａ［３５］での電圧値は、夫々、第１スクリーニング状態α［７．０］における電圧Ｖ［３２］（＝Ｖ［ｎ−２］）、Ｖ［３３］（＝Ｖ［ｎ−１］）、Ｖ［３４］（＝Ｖ［ｎ］）、Ｖｐｐのピーク値を表す。
【００７５】
図１０に、実線の折れ線３１０と共に破線の折れ線３２０及び実線の折れ線３３０を示す。但し、折れ線３３０は実質的に曲線であるとも言える。実線の折れ線３１０は図９及び図１０間で同じである。破線の折れ線３２０は、実稼働状態α［５．５］においてチャージポンプ回路１０の各出力段に生じる電圧のピーク値を表す。実線の折れ線３３０は、実稼働状態α［１．６］においてチャージポンプ回路１０の各出力段に生じる電圧のピーク値を表す。
【００７６】
実稼働状態α［５．５］及びα［１．６］は、通常モードにおいて実現される状態の例である。具体的には、実稼働状態α［５．５］は、セレクタ１１５が第１選択状態とされ、且つ、電源電圧Ｖｃｃの値が電源電圧Ｖｃｃの仕様の最大値（５．５Ｖ）とされ、且つ、調整電圧Ｖｇが第１調整電圧ＶｇＬとされ、且つ、“Ｖｇ＝ＶｇＬ”であるが故に出力電圧Ｖｐｐが第１基準電圧ＶｔｇＬ近辺に安定化されている状態を指す。実稼働状態α［１．６］は、セレクタ１１５が第１選択状態とされ、且つ、電源電圧Ｖｃｃの値が電源電圧Ｖｃｃの仕様の最小値（１．６Ｖ）とされ、且つ、調整電圧Ｖｇが第１調整電圧ＶｇＬとされ、且つ、“Ｖｇ＝ＶｇＬ”であるが故に出力電圧Ｖｐｐが第１基準電圧ＶｔｇＬ近辺に安定化された状態を指す。
【００７７】
尚、第１スクリーニング状態α［７．０］並びに実稼働状態α［５．５］及びα［１．６］の何れにおいても、出力電圧Ｖｐｐに基づきメモリ部３０においてライト処理が実行されており、故に、出力電圧Ｖｐｐが基準電圧Ｖｔｇ以上となることでクロック出力動作が停止されたならば、メモリ部３０の電力消費に基づき出力電圧Ｖｐｐが低下してゆく。
【００７８】
第１選択状態において、出力電圧Ｖｐｐが基準電圧Ｖｔｇ以上となることでイネーブル信号ＣＰＥＮがローレベルになることを通じクロック出力動作が停止された後、出力電圧Ｖｐｐが再度基準電圧Ｖｔｇ未満となることでイネーブル信号ＣＰＥＮがハイレベルになった状況を考える。この状況において、電源電圧Ｖｃｃが相対的に高いときには、チャージ能力が高いため１回の単位ポンプ動作で出力電圧Ｖｐｐが再び基準電圧Ｖｔｇに達することが期待される。
【００７９】
チャージ能力とは、前段側から後段側に電荷を供給する能力を指す。単位ポンプ動作とは、クロック信号ＣＬＫ及びＣＬＫＢの何れか一方において、信号レベルがローレベルからハイレベルに１回切り替わることを指す。出力電圧Ｖｐｐが０Ｖである状態を起点にして考えると、単位ポンプ動作の多数の繰り返しを経て出力電圧Ｖｐｐが基準電圧Ｖｔｇに達することになるが、出力電圧Ｖｐｐが一旦基準電圧Ｖｔｇに達した後は、クロック出力動作の停止を経て出力電圧Ｖｐｐが基準電圧Ｖｔｇ未満に低下したとしても、少数回の単位ポンプ動作で出力電圧Ｖｐｐが再び基準電圧Ｖｔｇに達することが期待される。そして、電源電圧Ｖｃｃが相対的に高いときには（例えば第１スクリーニング状態α［７．０］又は実稼働状態α［５．５］では）、上述の如く、チャージ能力が高いため１回の単位ポンプ動作で出力電圧Ｖｐｐが再び基準電圧Ｖｔｇに達することが期待される。
【００８０】
第１選択状態に対応する第１スクリーニング状態α［７．０］及び実稼働状態α［５．５］では、図１０の折れ線３１０及び３２０に見られるように、奇数番目の出力段での電圧のピーク値が、それに隣接する偶数番目の出力段での電圧のピーク値よりも相対的に高くなっている。第１スクリーニング状態α［７．０］に対応する折れ線３１０に関していえば、例えば、第３３番目の出力段での電圧のピーク値Ｖａ［３３］が、それに隣接する第３２番目及び第３４番目の出力段での電圧のピーク値Ｖａ［３２］及びＶａ［３４］よりも相対的に高くなっている。これは、出力電圧Ｖｐｐが基準電圧Ｖｔｇ近辺に保たれる定常出力区間３００（図５参照）において、イネーブル信号ＣＰＥＮがローレベルとなったときに第１クロック信号ＣＬＫのアップエッジに対応して出力クロック動作が停止されること、及び、第１スクリーニング状態α［７．０］及び実稼働状態α［５．５］でのチャージ能力が高いことに起因している。
【００８１】
これに対し、実稼働状態α［１．６］では、チャージ能力が低いが故に、定常出力区間３００（図５参照）において基準電圧Ｖｔｇ未満となった出力電圧Ｖｐｐを基準電圧Ｖｔｇにまで戻すために複数回の単位ポンプ動作が必要となる。また、実稼働状態α［１．６］では、チャージ能力が低いが故に、接続ノードＮＤ［ｉ］及びＮＤ［ｉ＋１］の電圧のピーク値の差も小さくなる。このため、図１０に示されるような波形３３０が得られる。即ち、実稼働状態α［１．６］では、出力段数の増加につれて、対応する接続ノードの電圧のピーク値がなめらかに単調増加する傾向がみられる。
【００８２】
スクリーニング工程においては、全出力段に対し、もれなく必要な電圧加速を与えることが重要であり、電圧加速が不十分な出力段が１つでもあると、実稼働動作時での不良発生確率の増大を招く。但し、第１選択状態でのみスクリーニング工程を行った場合、局所的に電圧加速の幅が小さくなる出力段が発生する。例えば、初段に近い出力段や 奇数番目の出力段（例えばＶａ［３３］に対応）に対しては十分な電圧加速の幅が得られるものの、最終段に近い偶数番目の出力段（例えばＶａ［３２］及びＶａ［３４］に対応）に対しては局所的に電圧加速の幅が小さくなるという傾向がある。
【００８３】
これを考慮し、本実施形態では、セレクタ１１５を利用し、第１選択状態でスクリーニング工程を行うだけでなく、第２選択状態でもスクリーニング工程を行うようにしている。
【００８４】
図１１において、実線の折れ線３４０は、第２スクリーニング状態β［７．０］においてチャージポンプ回路１０の各出力段に生じる電圧のピーク値を表す。第２スクリーニング状態β［７．０］は、検査モードにて実現される状態の１つである。具体的には、第２スクリーニング状態β［７．０］は、セレクタ１１５が第２選択状態とされ、且つ、電源電圧Ｖｃｃの値がスクリーニング電圧値（７．０Ｖ）とされ、且つ、調整電圧Ｖｇが第２調整電圧ＶｇＨとされ、且つ、“Ｖｇ＝ＶｇＨ”であるが故に出力電圧Ｖｐｐが第２基準電圧ＶｔｇＨ近辺に安定化されている状態を指す。図１１に示される破線の折れ線３２０及び実線の折れ線３３０は、図１０に示されるそれらと同じものである。図１１の折れ線３４０上のプロットの内、プロットＶｂ［３２］、Ｖｂ［３３］、Ｖｂ［３４］、Ｖｂ［３５］での電圧値は、夫々、第２スクリーニング状態β［７．０］における電圧Ｖ［３２］（＝Ｖ［ｎ−２］）、Ｖ［３３］（＝Ｖ［ｎ−１］）、Ｖ［３４］（＝Ｖ［ｎ］）、Ｖｐｐのピーク値を表す。
【００８５】
図１０の折れ線３１０に対応する第１スクリーニング状態α［７．０］と図１１の折れ線３４０に対応する第２スクリーニング状態β［７．０］との間で、クロック出力動作を停止するタイミングが１８０°（基準クロック信号ＰＣＬＫの位相における１８０°）だけずれている。このため、各出力段の電圧の加わり方が折れ線３１０及び３４０間で逆となる。つまり、図１１の折れ線３４０に見られるように、第２スクリーニング状態β［７．０］では、第１スクリーニング状態α［７．０］とは異なり、偶数番目の出力段での電圧のピーク値が、それに隣接する奇数番目の出力段での電圧のピーク値よりも相対的に高くなっている。
【００８６】
これは、第１及び第２選択状態の夫々でスクリーング工程を行えば、電圧加速が不足となる部分を両工程間で相互補完できることを示している。
【００８７】
図１２は、これを考慮したスクリーニング工程のフローチャートである。図８のステップＳ１におけるスクリーニング工程は、ステップＳ１１の第１スクリーニング工程と、ステップＳ１２の第２スクリーニング工程と、から成る。図１２では、第１スクリーニング工程の後に第２スクリーニング工程が実行されているが、それらの実行順序は逆であっても良い。第１及び第２スクリーニング工程は共に検査モードにて実行される。
【００８８】
第１スクリーニング工程は、セレクタ１１５を第１選択状態とした上でのスクリーニング工程である。具体的には、第１スクリーニング工程では、検査モードにおいてＥＥＰＲＯＭ１の状態を上述の第１スクリーニング状態α［７．０］とし、第１スクリーニング状態α［７．０］にて出力電圧Ｖｐｐに基づきメモリ部３０にライト処理を所定回数（例えば数千回）繰り返し実行させる。第２スクリーニング工程は、セレクタ１１５を第２選択状態とした上でのスクリーニング工程である。具体的には、第２スクリーニング工程では、検査モードにおいてＥＥＰＲＯＭ１の状態を上述の第２スクリーニング状態β［７．０］とし、第２スクリーニング状態β［７．０］にて出力電圧Ｖｐｐに基づきメモリ部３０にライト処理を所定回数（例えば数千回）繰り返し実行させる。第１及び第２スクリーニング工程の後の良／不良判定工程（図８のステップＳ２）では、例えば、第１及び第２スクリーニング工程においてメモリ部３０に書き込まれるべきデータが全て正しくメモリ部３０に書き込まれているかを判断し、その判断が“肯定”である場合にのみ、検査対象のＥＥＰＲＯＭ１が良品であると判定すれば良い。
【００８９】
上述の説明から理解されるよう、ＥＥＰＲＯＭ１（特にクロックドライバ１１０）は以下のように構成されている。即ち、クロックドライバ１１０は、所定の検査モードにおいて、出力電圧Ｖｐｐが基準電圧Ｖｔｇ以上となっていることをイネーブル信号ＣＰＥＮが示しているとき（イネーブル信号ＣＰＥＮがローレベルであるとき）、基準クロック信号ＰＣＬＫのレベルのローレベルからハイレベルへの遷移に同期してクロック出力動作を停止させる第１停止制御と、基準クロック信号ＰＣＬＫのレベルのハイレベルからローレベルへの遷移に同期してクロック出力動作を停止させる第２停止制御と、を選択的に実行する。第１スクリーニング工程では第１停止制御が実行され、第２スクリーニング工程では第２停止制御が実行されることになる。
【００９０】
クロックドライバ１１０は、ＦＦ１１３にてラッチされた信号に基づき（即ちＦＦ１１３のＱ出力端子からの出力信号に基づき）、クロック出力動作を実行する又は非実行とする。クロック出力動作を停止させるための停止制御は第１停止制御及び第２停止制御の何れかとなるが、セレクタ１１５の状態により第１停止制御と第２停止制御が切り替えられる。第１停止制御はセレクタ１１５の状態を第１選択状態（図４（ａ）参照）とすることで実現され、第２停止制御はセレクタ１１５の状態を第２選択状態（図４（ｂ）参照）とすることで実現される。第１及び第２停止制御の何れを実行するかは選択信号ＳＥＬに基づいて選択される。
【００９１】
クロックドライバ１１０は、出力電圧Ｖｐｐが基準電圧Ｖｔｇ以上となっていることを示すイネーブル信号ＣＰＥＮがＦＦ１１３にてラッチされることでＦＦ１１３の出力信号がローレベルとなっているときには、クロック出力動作を非実行とし、そうでないときには（即ちＦＦ１１３の出力信号がハイレベルとなっているときには）クロック出力動作を実行する。
【００９２】
実稼働動作が実行される通常モードにおいては、クロックドライバ１１０は、出力電圧Ｖｐｐが基準電圧Ｖｔｇ以上となっていることをイネーブル信号ＣＰＥＮが示しているとき（イネーブル信号ＣＰＥＮがローレベルであるとき）、第１停止制御及び第２停止制御の内、予め定められた一方の停止制御によりクロック出力動作を停止させる。ここにおいて、予め定められた一方の停止制御は第１選択状態に対応する第１停止制御である。但し、予め定められた一方の停止制御は第２選択状態に対応する第２停止制御であっても良く、この場合、通常モードにおいてセレクタ１１５の状態は第２選択状態に固定される。
【００９３】
本実施形態によれば、電圧加速が不足する出力段が無くなるため、ユーザの下での初期不良の発生確率を低減することが可能となる。図１３の参考構成の如く、ＦＦ１１３のクロック入力端子に基準クロック信号ＰＣＬＫが直接入力する構成では、電圧加速が不足する出力段が生じて、ユーザの下で相応の確率で初期不良が発生することが懸念される。
【００９４】
尚、図９〜図１１のグラフは、本実施形態の検証で用いたＥＥＰＲＯＭ１の挙動の一例を示したものに過ぎず、ＥＥＰＲＯＭ１にて実際に使用する素子の特性に応じて、その挙動は様々となる。重要なのは、図１３の参考構成では電圧加速の幅が局所的に小さくなる出力段が生じる点である。本実施形態の構成では、セレクタ１１５を用いて第１選択状態での第１スクリーニング工程と第２選択状態での第２スクリーニング工程が併用されるので、全出力段に対し、もれなく必要な電圧加速を与えることが可能である。
【００９５】
＜＜第２実施形態＞＞
本発明の第２実施形態を説明する。第２実施形態並びに後述の第３及び第４実施形態は第１実施形態を基礎とする実施形態であり、第２〜第４実施形態において特に述べない事項に関しては、矛盾の無い限り、第１実施形態の記載が第２〜第４実施形態にも適用される。第２実施形態の記載を解釈するにあたり、第１及び第２実施形態間で矛盾する事項については第２実施形態の記載が優先されて良い（後述の第３及び第４実施形態についても同様）。矛盾の無い限り、第１〜第４実施形態の内、任意の複数の実施形態を組み合わせても良い。
【００９６】
第２実施形態では、クロックドライバ１１０（図３参照）において、フロップフロップ１１３の代わりに、図１４に示す如くネガティブエッジトリガ型のＤフリップフロップであるフロップフロップ１１３ａ（以下ＦＦ１１３ａと称することがある）を用いる。これによっても第１実施形態と同様の作用及び効果が得られる。ＦＦ１１３をＦＦ１１３ａに置換する点を除き、第２実施形態は第１実施形態と同様である。ＦＦ１１３とＦＦ１１３ａとは、ラッチのタイミングが異なるだけであるが、ＦＦ１１３ａに関わる説明を以下に設けておく。
【００９７】
ＦＦ１１３ａは、Ｄ入力端子、クロック入力端子及びＱ出力端子を有する。ＦＦ１１３ａのクロック入力端子に対してセレクタ１１５からの選択クロック信号ＳＣＬＫが入力され、ＦＦ１１３ａのＤ入力端子に対して電圧検出回路１２０からのイネーブル信号ＣＰＥＮが入力される。イネーブル信号ＣＰＥＮは“０”又は“１”の論理値を持つ二値化信号であり、ここでは、ローレベルのイネーブル信号ＣＰＥＮが“０”の論理値を持ち且つハイレベルのイネーブル信号ＣＰＥＮが“１”の論理値を持つものとする。
【００９８】
ＦＦ１１３ａは、選択クロック信号ＳＣＬＫのダウンエッジ（即ちハイレベルからローレベルへの遷移）に同期してイネーブル信号ＣＰＥＮをラッチし、ラッチした信号をＱ出力端子から出力する。故に、選択クロック信号ＳＣＬＫのダウンエッジタイミングでのイネーブル信号ＣＰＥＮのレベルがローレベルである場合、ローレベルのイネーブル信号ＣＰＥＮがラッチされることで（換言すればイネーブル信号ＣＰＥＮにて示される“０”の論理値がラッチされることで）、選択クロック信号ＳＣＬＫの次回のダウンエッジタイミングまでＦＦ１１３ａの出力信号のレベルはローレベルに保持される。逆に、選択クロック信号ＳＣＬＫのダウンエッジタイミングでのイネーブル信号ＣＰＥＮのレベルがハイレベルである場合、ハイレベルのイネーブル信号ＣＰＥＮがラッチされることで（換言すればイネーブル信号ＣＰＥＮにて示される“１”の論理値がラッチされることで）、選択クロック信号ＳＣＬＫの次回のダウンエッジタイミングまでＦＦ１１３ａの出力信号のレベルはハイレベルに保持される。
【００９９】
第２実施形態では、ＦＦ１１３がＦＦ１１３ａに置換されることに伴い、ＡＮＤ回路１１１に対し、ＦＦ１１３の出力信号ではなくＦＦ１１３ａの出力信号が入力される。故に、ＡＮＤ回路１１１は、基準クロック信号ＰＣＬＫとＦＦ１１３ａの出力信号との論理積信号を出力する。ＦＦ１１３ａの出力信号がハイレベルである場合、基準クロック信号ＰＣＬＫがそのままＡＮＤ回路１１１を通じ第１クロック信号ＣＬＫとして第１クロックラインＬＬ１に出力されると共に、基準クロック信号ＰＣＬＫを反転させたクロック信号がＡＮＤ回路１１１及びインバータ回路１１２を通じ第２クロック信号ＣＬＫＢとして第２クロックラインＬＬ２に出力される。ＦＦ１１３ａの出力信号がローレベルである場合、ＡＮＤ回路１１１の出力信号のレベル（故に第１クロックラインＬＬ１の信号レベル）はローレベルに維持され、且つ、インバータ回路１１２の出力信号のレベル（故に第２クロックラインＬＬ２の信号レベル）はハイレベルに維持される。
【０１００】
第２実施形態において、クロックドライバ１１０は、ＦＦ１１３ａにてラッチされた信号に基づき（即ちＦＦ１１３ａのＱ出力端子からの出力信号に基づき）、クロック出力動作を実行する又は非実行とする。クロック出力動作を停止させるための停止制御は第１停止制御及び第２停止制御の何れかとなるが、セレクタ１１５の状態により第１停止制御と第２停止制御が切り替えられる。第２実施形態では、ＦＦ１１３ａがネガティブエッジトリガ型であるが故に、第１停止制御はセレクタ１１５の状態を第２選択状態（図４（ｂ）参照）とすることで実現され、第２停止制御はセレクタ１１５の状態を第１選択状態（図４（ｂ）参照）とすることで実現される。第１及び第２停止制御の何れを実行するかは選択信号ＳＥＬに基づいて選択される。
【０１０１】
＜＜第３実施形態＞＞
本発明の第３実施形態を説明する。ＥＥＰＲＯＭ１は任意の電気機器に搭載される、或いは、ＥＥＰＲＯＭ１及びＭＰＵ２は任意の電気機器に搭載される。電気機器は一般に電子機器に分類される機器を含み、以下の説明における電気機器を電子機器と読み替えても良い。ＥＥＰＲＯＭ１が搭載される又はＥＥＰＲＯＭ１及びＭＰＵ２が搭載される電気機器は、例えば、情報端末、携帯電話機（スマートホンに分類される携帯電話機を含む）、パーソナルコンピュータ、テレビ受信機、洗濯機、空調機を含む他、車載用の電気機器であっても良い。
【０１０２】
図１５に自動車である車両ＣＲの外観図の例を示す。車両ＣＲは、図示されないバッテリと、バッテリの出力電圧に基づく駆動電圧の供給を受けて動作する電気機器Ｅ１１〜Ｅ１８と、を搭載している。尚、図１５に示される電気機器Ｅ１１〜Ｅ１８の搭載位置は例に過ぎず、それらの搭載位置は様々に変更され得る。ＥＥＰＲＯＭ１及びＭＰＵ２を電気機器Ｅ１１〜Ｅ１８の何れに対しても組み込むことが可能である。
【０１０３】
電気機器Ｅ１１は、車両ＣＲのエンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御及びオートクルーズ制御など）を行うエンジンコントロールユニットである。電気機器Ｅ１２は、車両ＣＲに設けられたＨＩＤ（high intensity discharged lamp）及びＤＲＬ（daytime running lamp）などの点灯制御及び消灯制御を行うランプコントロールユニットである。電気機器Ｅ１３は、車両ＣＲのトランスミッションに関連する制御を行うトランスミッションコントロールユニットである。電気機器Ｅ１４は、車両ＣＲの運動に関連する制御、例えば、ＡＢＳ（anti-lock brake system）制御、ＥＰＳ（electric power steering）制御及び電子サスペンション制御などを行うボディコントロールユニットである。
【０１０４】
電気機器Ｅ１５は、車両ＣＲのドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。電気機器Ｅ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ及び電動シートなど、標準装備品やメーカーオプション品として、車両ＣＲの工場出荷段階で車両ＣＲに組み込まれる電気機器である。電気機器Ｅ１７は、車載Ａ／Ｖ（audio/visual）機器、カーナビゲーションシステム及びＥＴＣ（electronic toll collection system）用機器など、ユーザオプション品として任意で車両ＣＲに装着される電気機器である。電気機器Ｅ１８は、車両ＣＲにおけるブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電気機器である。
【０１０５】
図１６に、車両ＣＲに搭載可能なエアバッグシステム４００の例を示す。図１６に示すエアバッグシステム４００は、ＥＣＵ（Electronic Control Unit）４１０、衝突検知センサ４２０、着火装置（スクイブ）４３０及びエアバッグ４４０を備えている。ＥＣＵ４１０は、ＭＰＵ４１１、点火回路４１２及びＥＥＰＲＯＭ４１３を含んで構成される。ＥＥＰＲＯＭ４１３として第１又は第２実施形態に係るＥＥＰＲＯＭ１を用いることができ、ＭＰＵ４１１は図１のＭＰＵ２として機能する。
【０１０６】
衝突検知センサ４２０は、車両ＣＲの前方及び側方からの衝撃を検出する。ＭＰＵ４１１は、衝突検知センサ４２０の検知結果に基づいて衝撃評価値を演算し、演算された衝撃評価値が所定の衝突判定値を超える場合に点火回路４１２を作動させる。これにより、着火装置４３０に電流が流れてエアバッグ４４０が展開される。ＥＥＰＲＯＭ４１３にはエアバッグシステム４００の動作状況についてのデータを格納できる。当該データは、故障診断により故障が検知された場合などにＥＥＰＲＯＭ４１３に書き込まれて良い。書き込まれたデータは故障原因の解析等に有益となる。
【０１０７】
＜＜第４実施形態＞＞
本発明の第４実施形態を説明する。第４実施形態では、上述の第１〜第３実施形態に対して適用可能な変形技術等を説明する。
【０１０８】
整流素子Ｄ［１］〜Ｄ［ｎ］の夫々は、ダイオード接続されたＭＯＳＦＥＴではなく、ＰＮ接合により構成されたダイオード（半導体ダイオード）であっても良い。
【０１０９】
上述の説明では、整流素子Ｄ［１］〜Ｄ［ｎ］の個数が“３４”であることを主として想定しているが、整流素子Ｄ［１］〜Ｄ［ｎ］の個数は“３４”に限定されず、整流素子Ｄ［１］〜Ｄ［ｎ］の個数は奇数個（但し３以上）であっても良い。整流素子Ｄ［１］〜Ｄ［ｎ］の個数が奇数個である場合には、最終段のコンデンサＣ［ｎ］はノードＮＤ［ｎ］と第２クロックラインＬＬ２との間に設けられることになる。
【０１１０】
実稼働動作では（換言すれば通常モードでは）、セレクタ１１５の状態が第１選択状態及び第２選択状態の何れかで固定されると述べたが、電源電圧Ｖｃｃを所定電圧と比較する回路をチャージポンプ回路１０又はＥＥＰＲＯＭ１に設けておき、実稼働動作において（換言すれば通常モードにおいて）、その比較結果に応じてセレクタ１１５の状態を第１選択状態及び第２選択状態間で切り替えるようにしても良い。
【０１１１】
ＥＥＰＲＯＭ１は不揮発性メモリとしての半導体記憶装置の例である。本発明に係る半導体記憶装置は、ＥＥＰＲＯＭ１に限定されず、チャージポンプ回路１０の出力電圧Ｖｐｐを用いて駆動する記憶装置（特に例えばチャージポンプ回路１０の出力電圧Ｖｐｐを用いてライト処理を行う記憶装置）であれば任意である。例えば、半導体記憶装置はフラッシュメモリであっても良い。
【０１１２】
ＥＥＰＲＯＭ１等の半導体記憶装置において、チャージポンプ回路１０は、半導体記憶装置の外部に設けられるものであっても良い。即ち、図１の構成を例にして説明すると、図１に示されるＥＥＰＲＯＭ１からチャージポンプ回路１０を削除したＥＥＰＲＯＭを半導体記憶装置として形成し、その半導体記憶装置に対しチャージポンプ回路１０を外付け接続するようにしても良い。
【０１１３】
チャージポンプ回路１０の適用先は半導体記憶装置に限定されない。即ち例えば、チャージポンプ回路１０を用いて昇圧型電源装置を構成するようにしても良い。チャージポンプ回路１０そのものが昇圧型電源装置であると解することもできる。チャージポンプ回路１０を半導体集積回路にて構成すれば、その昇圧型電源装置は半導体装置の一種に相当する。
【０１１４】
上述の主旨を損なわない形で、任意の信号又は電圧に関して、それらのハイレベルとローレベルの関係を逆にしても良い。また、上述の主旨を損なわない形で、ＦＥＴのチャネル型を任意に変更可能である。
【０１１５】
上述の各トランジスタは、任意の種類のトランジスタであって良い。例えば、ＭＯＳＦＥＴとして上述されたトランジスタを、接合型ＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第１電極、第２電極及び制御電極を有する。ＦＥＴにおいては、第１及び第２電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。ＩＧＢＴにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。ＩＧＢＴに属さないバイポーラトランジスタにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。
【０１１６】
本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
【符号の説明】
【０１１７】
１  ＥＥＰＲＯＭ
１０  チャージポンプ回路
２０  電圧選択部
３０  メモリ部
４０  制御部
１１０  クロックドライバ
１１３  フリップフロップ
１１５  セレクタ
１２０  電圧検出回路
１３０  電圧入力回路
１４０  オシレータ
１５１  電圧入力端子
１５２  電圧出力端子
Ｄ［ｉ］  整流素子
Ｃ［ｉ］  コンデンサ
Ｎｄ［ｉ］  接続ノード
【図１】
2020124077.tif 000003
【図２】
2020124077.tif 000004
【図３】
2020124077.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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