(57)【要約】【課題】ＨＶＩＣにおいて、チップ面積を大きくせずに高ノイズ耐量化を図ることができる半導体集積回路を提供する。【解決手段】第１導電型の半導体基体１０と、半導体基体１０の上部に設けられ、第１電位が印加される第２導電型の第１ウェル領域４と、第１ウェル領域４の上部に設けられ、第１電位よりも低い第２電位が印加される第１導電型の第２ウェル領域５と、第１ウェル領域４の上部に第２ウェル領域５と離間して設けられ、第２電位が印加される主電極領域１４と、第２ウェル領域５の下に局所的に埋め込まれた第２導電型の第１埋め込み層７１と、第１埋め込み層７１と離間して、主電極領域１４の下に局所的に埋め込まれた第２導電型の第２埋め込み層７２とを備える。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基体と、
前記半導体基体の上部に設けられ、第１電位が印加される第２導電型の第１ウェル領域と、
前記第１ウェル領域の上部に設けられ、前記第１電位よりも低い第２電位が印加される第１導電型の第２ウェル領域と、
前記第１ウェル領域の上部に前記第２ウェル領域と離間して設けられ、前記第２電位が印加される主電極領域と、
前記第２ウェル領域の下に局所的に埋め込まれた第２導電型の第１埋め込み層と、
前記第１埋め込み層と離間して、前記主電極領域の下に局所的に埋め込まれた第２導電型の第２埋め込み層と、
を備えることを特徴とする半導体集積回路。
【請求項２】
前記第２ウェル領域と、前記第１埋め込み層とが接することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第２ウェル領域と、前記第１埋め込み層とが離間することを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
前記第１埋め込み層の幅が、前記第２ウェル領域の幅以上であることを特徴とする請求項１〜３のいずれか１項に記載の半導体集積回路。
【請求項５】
前記半導体基体が、第１導電型の半導体基板と、前記半導体基板上に設けられた第１導電型のエピタキシャル層とで構成され、
前記第１ウェル領域が、前記エピタキシャル層に設けられた拡散層で構成されている
ことを特徴とする請求項１〜４のいずれか１項に記載の半導体集積回路。
【請求項６】
前記半導体基体が、第１導電型の半導体基板と、前記半導体基板上に設けられた第２導電型のエピタキシャル層とで構成され、
前記第１ウェル領域が、前記エピタキシャル層で構成されている
ことを特徴とする請求項１〜４のいずれか１項に記載の半導体集積回路。
【請求項７】
前記主電極領域が、前記第２ウェル領域よりも浅く設けられていることを特徴とする請求項１〜６のいずれか１項に記載の半導体集積回路。
【請求項８】
前記半導体基体の上部に前記第１ウェル領域に接して設けられ、前記第１及び第２電位よりも低い第３電位が印加される第１導電型の分離領域と、
前記半導体基体の上部に前記分離領域に接して設けられ、前記第１〜第３電位とは異なる第４電位が印加される第２導電型の第３ウェル領域と、
を更に備えることを特徴とする請求項１〜７のいずれか１項に記載の半導体集積回路。
【請求項９】
前記半導体基体の上部に前記第１ウェル領域に接して設けられ、前記第１及び第２電位よりも低い第３電位が印加される第１導電型の分離領域と、
前記半導体基体の上部に前記分離領域に接して設けられ、前記第１電位が印加される第２導電型の第４ウェル領域と、
を更に備えることを特徴とする請求項１〜７のいずれか１項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に係り、特に電力用の半導体集積回路に関する。
【背景技術】
【０００２】
主に低容量のインバータでは、電力変換用ブリッジ回路等を構成している電力用スイッチング素子を高耐圧集積回路（以下、「ＨＶＩＣ」と称する）により駆動・制御している。ＨＶＩＣは、入力端子からの入力信号に応じて、電力用スイッチング素子のゲートをオン・オフして駆動する駆動信号を出力端子から出力する。電力変換用ブリッジ回路では、ＨＶＩＣからの駆動信号を受けた高圧側電力用スイッチング素子（以下、「高圧側スイッチング素子」と称する）及び低圧側電力用スイッチング素子（以下、「低圧側スイッチング素子」と称する）がそれぞれ動作することで電力変換を行う。
【０００３】
ＨＶＩＣは、ＧＮＤ電位を基準とした入力信号を、ＧＮＤ電位より高いＶＳ電位を基準とした信号に変換して出力する機能を有する。この機能により、低圧側スイッチング素子及び高圧側スイッチング素子のゲート駆動等が可能になる。ＨＶＩＣは、ＧＮＤ電位を基準電位とするローサイド回路領域と、ＶＳ電位を基準電位とし、ＶＳ電位より高いＶＢ電位を電源電位として動作するハイサイド回路領域を備える。
【０００４】
ハイサイド回路領域では、ｐ型基板の上部に深いｎ型拡散層（ｎウェル領域）を形成し、このｎウェル領域の上部にｐ型拡散層（ｐウェル領域）を形成する。ＨＶＩＣの動作時には、ｎウェル領域にはＶＢ電位が印加され、ｐウェル領域にはＶＳ電位が印加される。通常はＶＢ電位がＶＳ電位よりも高い状態であり、ｐウェル領域、ｎウェル領域、ｐ型基板で形成される縦方向の寄生ｐｎｐバイポーラトランジスタは動作しない。しかし、雷サージ等のノイズにより、ＶＢ電位がＶＳ電位よりも低い負電圧（マイナス電位の電圧）の状態となると、寄生ｐｎｐバイポーラトランジスタがオンし、ｐウェル領域からｐ型基板に向けて大電流が流れる。
【０００５】
この寄生ｐｎｐバイポーラトランジスタの動作を防止するために、ハイサイド回路領域のｎウェル領域とｐ型基板の界面に、高濃度のｎ型の埋め込み層を埋め込むことが考えられる。これにより、ｐ寄生ｐｎｐバイポーラトランジスタの直流電流増幅率ｈＦＥを低く抑えることができ、ＨＶＩＣの破壊を防止することができる。しかしながら、ハイサイド回路領域において、ｎウェル領域とｐ型基板の界面のすべてに亘って高濃度のｎ型の埋め込み層を一様に配置すると、ｎ型の埋め込み層とｐ型基板の接合容量が、ｎ型の埋め込み層が無い場合のｎウェル領域とｐ型基板の接合容量に比べて大きくなる。その結果、ＶＳ電位にｄＶ／ｄｔサージが入力された場合に、変位電流が大きくなり、ＨＶＩＣの誤動作が生じ易くなる。このため、ｄＶ／ｄｔノイズに起因した誤動作耐量を確保するためには、変位電流の流入を抑制するためにローサイド回路領域とハイサイド回路領域との距離を拡張する等の対策が必要となり、チップ面積が大きくなる。
【０００６】
特許文献１には、ハイサイド回路領域のｎウェル領域の位置にｎ型の埋め込み層を一様に埋め込んだ構造が開示されている。特許文献２には、ｎウェル領域やｐウェル領域の底部に複数のｎ型の埋め込み層を配置した構造が開示されている。特許文献３には、ｐウェル領域及びｎウェル領域の下にｎ型の埋め込み層を一様に埋め込んだ構造が開示されている。特許文献４には、複数のウェル領域に亘ってｎ型の埋め込み層を一様に埋め込んだ構造が開示されている。特許文献５には、素子分離構造に囲まれた素子形成領域にｎ型の埋め込み層を一様に埋め込んだ構造が開示されている。特許文献６には、ｎ型拡散層で囲まれた素子領域にｎ型の埋め込み層を一様に埋め込んだ構造が開示されている。特許文献７には、素子分離部により分離されたｎウェル領域の底部にｎ型の埋め込み層を一様に埋め込んだ構造が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１６−０４２５５８号公報
【特許文献２】米国特許第９５５３１４２号明細書
【特許文献３】米国特許出願公開第２００９／０２９４８６５号明細書
【特許文献４】特開２０１５−２０１５００号公報
【特許文献５】特開２０１７−１１３１１号公報
【特許文献６】特開２０１７−１６８４７８号公報
【特許文献７】特許第６１２０５８６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記問題に鑑み、本発明は、ＨＶＩＣにおいて、チップ面積を大きくせずに高ノイズ耐量化を図ることができる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様は、（ａ）第１導電型の半導体基体と、（ｂ）半導体基体の上部に設けられ、第１電位が印加される第２導電型の第１ウェル領域と、（ｃ）第１ウェル領域の上部に設けられ、第１電位よりも低い第２電位が印加される第１導電型の第２ウェル領域と、（ｄ）第１ウェル領域の上部に第２ウェル領域と離間して設けられ、第２電位が印加される主電極領域と、（ｅ）第２ウェル領域の下に局所的に埋め込まれた第２導電型の第１埋め込み層と、（ｆ）第１埋め込み層と離間して、主電極領域の下に局所的に埋め込まれた第２導電型の第２埋め込み層とを備える半導体集積回路であることを要旨とする。
【発明の効果】
【００１０】
本発明によれば、ＨＶＩＣにおいて、チップ面積を大きくせずに高ノイズ耐量化を図ることができる半導体集積回路を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態に係る半導体集積回路の一例を示す回路図である。
【図２】本発明の実施形態に係る半導体集積回路の一例を示す平面図である。
【図３】本発明の実施形態に係る半導体集積回路のハイサイド回路領域周辺の一例を示す平面図である。
【図４】図３のＡ−Ａ方向からみた切断面を含む半導体集積回路の断面図である。
【図５】第１比較例に係る半導体集積回路を示す回路図である。
【図６】第２比較例に係る半導体集積回路のハイサイド回路領域周辺を示す平面図である。
【図７】図６のＡ−Ａ方向からみた切断面を含む半導体集積回路の断面図である。
【図８】本発明の実施形態に係る半導体集積回路の製造方法一例を示す工程断面図である。
【図９】本発明の実施形態に係る半導体集積回路の製造方法一例を示す図８に引き続く工程断面図である。
【図１０】本発明の実施形態に係る半導体集積回路の製造方法一例を示す図９に引き続く工程断面図である。
【図１１】本発明の実施形態に係る半導体集積回路の製造方法一例を示す図１０に引き続く工程断面図である。
【図１２】本発明の実施形態の第１変形例に係る半導体集積回路の一例を示す断面図である。
【図１３】本発明の実施形態の第２変形例に係る半導体集積回路の一例を示す断面図である。
【図１４】本発明の実施形態の第３変形例に係る半導体集積回路の一例を示す断面図である。
【図１５】本発明の実施形態の第４変形例に係る半導体集積回路の一例を示す断面図である。
【図１６】本発明の実施形態の第５変形例に係る半導体集積回路の一例を示す平面図である。
【図１７】図１６のＡ−Ａ方向から見た半導体集積回路の断面図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して、本発明の実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
【００１３】
本明細書において、「第１主電極領域」とは、電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）においてソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）においてはエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を意味する。又、静電誘導（ＳＩ）サイリスタやゲートターンオフ（ＧＴＯ）サイリスタにおいてはアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。「第２主電極領域」とは、ＦＥＴやＳＩＴにおいては上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。ＩＧＢＴにおいては上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を意味する。ＳＩサイリスタやＧＴＯサイリスタにおいては上記第１主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる領域を意味する。このように、「第１主電極領域」がソース領域であれば、「第２主電極領域」はドレイン領域を意味する。「第１主電極領域」がエミッタ領域であれば、「第２主電極領域」はコレクタ領域を意味する。「第１主電極領域」がアノード領域であれば、「第２主電極領域」はカソード領域を意味する。バイアス関係を交換すれば、多くの場合、「第１主電極領域」の機能と「第２主電極領域」の機能を交換可能である。更に、本明細書において単に「主電極領域」と記載する場合は、第１主電極領域又は第２主電極領域のいずれか一方を包括的に意味する。
【００１４】
本明細書において、「高位電極端子」として、ＭＩＳＦＥＴやＭＩＳＳＩＴにおいてはドレイン端子を選択し、ＩＧＢＴにおいてはコレクタ端子を選択して説明することとする。このとき、「低位電極端子」として、ＭＩＳＦＥＴやＭＩＳＳＩＴにおいてはソース端子が選択され、ＩＧＢＴにおいてはエミッタ端子が選択されることになる。そして、「制御端子」は、ＭＩＳＦＥＴやＭＩＳＳＩＴ、ＩＧＢＴにおいてゲート端子に対応する。
【００１５】
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
【００１６】
また、以下の説明では、第１導電型がｐ型、第２導電型がｎ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｎ型、第２導電型をｐ型としても構わない。また「ｎ」や「ｐ」に付す「＋」や「−」は、「＋」及び「−」が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。ただし同じ「ｎ」と「ｎ」とが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。更に、以下の説明で「第１導電型」及び「第２導電型」の限定を加えた部材や領域は、特に明示の限定がなくても半導体材料からなる部材や領域を意味していることは、技術的にも論理的にも自明である。
【００１７】
＜半導体集積回路の構成＞
本発明の実施形態に係る半導体集積回路５０は、図１に示すように、駆動対象として、例えば電力変換用ブリッジ回路の一相分である電力変換部６０を駆動するＨＶＩＣである。電力変換部６０は、高圧側スイッチング素子Ｓ１と、低圧側スイッチング素子Ｓ２とを直列に接続して出力回路を構成している。
【００１８】
図１においては、高圧側スイッチング素子Ｓ１及び低圧側スイッチング素子Ｓ２がそれぞれＩＧＢＴである場合を例示しているが、高圧側スイッチング素子Ｓ１及び低圧側スイッチング素子Ｓ２はＩＧＢＴに限定されるものではなく、ＭＯＳＦＥＴ等の他の電力用スイッチング素子でも構わない。図１では高圧側スイッチング素子Ｓ１には還流ダイオードＦＷＤ１が並列に逆接続され、低圧側スイッチング素子Ｓ２には、還流ダイオードＦＷＤ２が並列に逆接続された等価回路表示がされている。実際には、高耐圧側スイッチング素子Ｓ１と還流ダイオードＦＷＤ１が１チップに集積され、低耐圧側スイッチング素子Ｓ２と還流ダイオードＦＷＤ２が１チップに集積された逆導通ＩＧＢＴの構成でも構わない。
【００１９】
高圧側スイッチング素子Ｓ１及び低圧側スイッチング素子Ｓ２は、正極側である高圧の主電源ＶＤＣと、主電源ＶＤＣに対する負極側となる接地電位（ＧＮＤ電位）との間に直列で接続されてハーフブリッジ回路を構成している。高圧側スイッチング素子Ｓ１の高位電極端子（コレクタ端子）が主電源ＶＤＣに接続され、低圧側スイッチング素子Ｓ２の低位電極端子（エミッタ端子）がＧＮＤ電位に接続されている。高圧側スイッチング素子Ｓ１の低位電極端子（エミッタ端子）と低圧側スイッチング素子Ｓ２の高位電極端子（コレクタ端子）の間の接続点６１は、電力変換用ブリッジ回路の一相分である電力変換部６０の出力点である。接続点６１にはモータ等の負荷６７が接続され、基準電圧端子ＶＳにおけるＶＳ電位が負荷６７に供給される。
【００２０】
本発明の実施形態に係る半導体集積回路５０は、入力端子ＩＮからの入力信号に応じて、高圧側スイッチング素子Ｓ１のゲートをオン・オフして駆動する駆動信号を出力端子ＯＵＴから出力する。本発明の実施形態に係る半導体集積回路５０は、低電位側回路（ローサイド回路）４１、レベルシフト回路４２及び高電位側回路（ハイサイド回路）４３等を少なくとも一部の回路として含む。ローサイド回路４１、レベルシフト回路４２及びハイサイド回路４３は、例えば単一の半導体チップ（半導体基板）上にモノリシックに集積してもよい。或いは、ローサイド回路４１、レベルシフト回路４２及びハイサイド回路４３を構成する素子を２以上の半導体チップに分けて集積してもよい。
【００２１】
ローサイド回路４１は、接地端子ＧＮＤに印加されるＧＮＤ電位を基準電位とし、低位側電源端子ＶＣＣに印加されるＶＣＣ電位を電源電位として動作する。ローサイド回路４１は、入力端子ＩＮからの入力信号に応じて、ローサイドレベルのオン・オフ信号を生成し、レベルシフト回路４２に出力する。ローサイド回路４１は、図示を省略するが、例えばｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの相補型ＭＯＳ（ＣＭＯＳ）回路を備えていてよい。
【００２２】
レベルシフト回路４２は、接地端子ＧＮＤに印加されるＧＮＤ電位を基準電位として動作する。レベルシフト回路４２は、ローサイド回路４１からのローサイドレベルのオン・オフ信号を、ハイサイド側で用いるハイサイドレベルのオン・オフ信号に変換する。レベルシフト回路４２は、図示を省略するが、レベルシフタとして機能するｎＭＯＳトランジスタ、レベルシフト抵抗、保護ダイオードを備えていてよい。
【００２３】
ハイサイド回路４３は、基準電圧端子ＶＳに印加されるＶＳ電位を基準電位とし、高位側電源端子ＶＢに印加される第１電位としてのＶＢ電位を電源電位として動作する。ハイサイド回路４３は、レベルシフト回路４２からのオン・オフ信号に応じて、出力端子ＯＵＴから駆動信号を出力して、高圧側スイッチング素子Ｓ１のゲートを駆動する。ハイサイド回路４３は、例えば能動素子としてのｎＭＯＳトランジスタ４６と、能動素子としてのｐＭＯＳトランジスタ４５とのＣＭＯＳ回路を出力段に備える。ｐＭＯＳトランジスタ４５のソース端子は高位側電源端子ＶＢに接続されている。ｎＭＯＳトランジスタ４６のソース端子は基準電圧端子ＶＳに接続されている。ｐＭＯＳトランジスタ４５のドレイン端子とｎＭＯＳトランジスタ４６のドレイン端子との間には出力端子ＯＵＴが接続されている。
【００２４】
本発明の本発明の実施形態に係る半導体集積回路５０としては、ブートストラップ回路方式を例示している。図１に例示した構成では低位側電源端子ＶＣＣと高位側電源端子ＶＢとの間には外付け素子としてのブートストラップダイオード６５が接続される。そして、高位側電源端子ＶＢと基準電圧端子ＶＳとの間には外付け素子としてのブートストラップコンデンサ６６が接続される。これらのブートストラップダイオード６５及びブートストラップコンデンサ６６は、高圧側スイッチング素子Ｓ１の駆動電源の回路の一部をなす。
【００２５】
ＶＢ電位は半導体集積回路５０に印加される最高電位であり、ノイズの影響を受けていない通常状態では、ブートストラップコンデンサ６６により、第２電位としてのＶＳ電位よりも１５Ｖ程度高く保たれている。ＶＳ電位は、高圧側スイッチング素子Ｓ１と低圧側スイッチング素子Ｓ２とが相補的にオン・オフされることによって、主電源ＶＤＣの高電位側電位（例えば４００Ｖ〜６００Ｖ程度）と低電位側電位（ＧＮＤ電位）との間で上昇及び下降を繰り返し、０Ｖから数百Ｖまでの間で変動し、マイナスの電位になる場合もある。
【００２６】
図２は、本発明の実施形態に係る半導体集積回路５０の概略的な平面レイアウトを示す。本発明の実施形態に係る半導体集積回路５０は、高電位側回路部（ハイサイド回路部）１００と、低電位側回路領域（ローサイド回路領域）１０３とを１チップに備える。ハイサイド回路部１００は、高電位側回路領域（ハイサイド回路領域）１０１と、ハイサイド回路領域１０１の周囲に配置された耐圧接合終端構造（ＨＶＪＴ）１０２とを含む。
【００２７】
ハイサイド回路領域１０１は、図１に示したハイサイド回路４３に対応する。ＨＶＪＴ１０２はは、ハイサイド回路領域１０１とローサイド回路領域１０３とを電気的に分離する。ＨＶＪＴ１０２には、図１に示したレベルシフト回路４２に対応する回路領域が設けられている。ローサイド回路領域１０３は、図１に示したローサイド回路４１に対応する。
【００２８】
図２に示したハイサイド回路部１００の周辺の平面レイアウトの詳細を図３に示す。また、図３のＡ−Ａ方向から見たハイサイド回路部１００の切断面を含み、且つ図２に示したハイサイド回路部１００に隣接するローサイド回路領域１０３の一部まで拡張した断面を図４に示す。図４に示すように、ハイサイド回路部１００は、第１導電型（ｐ−型）の半導体基体１０の上部に設けられている。半導体基体１０は、第１導電型（ｐ−型）のシリコン（Ｓｉ）からなる半導体基板１と、半導体基板１上に設けられた第１導電型（ｐ−型）のエピタキシャル層２で構成されている。半導体基板１はＧＮＤ電位に接続されている。
【００２９】
図３及び図４に示すように、ハイサイド回路部１００において、エピタキシャル層２には、エピタキシャル層２を貫通する第２導電型（ｎ型）のウェル領域（ｎウェル領域）４が選択的に設けられている。ｎウェル領域４の深さは例えば１０μｍ程度である。ｎウェル領域４の上部には、第２導電型（ｎ＋型）のコンタクト領域７が選択的に設けられている。コンタクト領域７は高位側電源端子ＶＢに接続されている。
【００３０】
図３に示すように、コンタクト領域７は環状（額縁状）の平面パターンを有する。ハイサイド回路部１００のうち、コンタクト領域７で囲まれた内側の領域にハイサイド回路領域１０１が設けられ、コンタクト領域７で囲まれた外側の領域にＨＶＪＴ１０２が設けられている。図示を省略するが、ＨＶＪＴ１０２には、図１に示したレベルシフト回路４２が設けられていてよい。ＨＶＪＴ１０２を構成するｎウェル領域４の外側には、第１導電型（ｐ型）の分離領域３が環状（額縁状）に設けられている。分離領域３の上部には、第１導電型（ｐ＋型）のコンタクト領域６が設けられている。コンタクト領域６には接地端子ＧＮＤが接続されている。
【００３１】
図３及び図４に示すように、ハイサイド回路領域１０１において、ｎウェル領域４の上部には、第２導電型（ｐ型）のウェル領域（ｐウェル領域）５が選択的に設けられている。ｐウェル領域５の上部にはｐ＋型のコンタクト領域１７が選択的に設けられている。コンタクト領域１７には基準電圧端子ＶＳが接続されている。ｐウェル領域５の上部を利用して、中耐圧のｎＭＯＳトランジスタ９１が構成されている。ｐウェル領域５は、ｎＭＯＳトランジスタ９１のバックゲート層として機能する。
【００３２】
ｎＭＯＳトランジスタ９１は、ｐウェル領域５の上部に選択的に設けられたｎ＋型の第１主電極領域（ソース領域）１１と、ｐウェル領域５の上部に選択的に設けられ、ｐウェル領域５を挟んでソース領域１１に対向するｎ＋型の第２主電極領域（ドレイン領域）１２とを備える。ソース領域１１及びドレイン領域１２の不純物濃度は、ｎウェル領域４の不純物濃度よりも高い。
【００３３】
ｎＭＯＳトランジスタ９１は更に、ドレイン領域１２上からソース領域１１上に亘って、ゲート絶縁膜（図示省略）を介して配置されたゲート電極２１を備える。ゲート絶縁膜は、例えばシリコン酸化膜（ＳｉＯ２膜）やＳｉＯ２膜以外のシリコン窒化膜（Ｓｉ３Ｎ４膜）等の種々の絶縁膜、或いはＳｉＯ２膜、Ｓｉ３Ｎ４膜等を含む絶縁膜の積層膜で形成することが可能である。ゲート電極２１は、例えば不純物が導入された多結晶シリコン（ドープド・ポリシリコン）膜、高融点金属、高融点金属のシリサイド等で形成されている。
【００３４】
ハイサイド回路領域１０１において、ｎウェル領域４の上部を利用して、ｐウェル領域５と離間するように、中耐圧のｐＭＯＳトランジスタ９２が構成されている。ｐＭＯＳトランジスタ９２は、ｎウェル領域４の上部に選択的に設けられたｐ＋型の第１主電極領域（ソース領域）１３と、ｎウェル領域４の上部に選択的に設けられ、ｎウェル領域４を挟んでソース領域１３に対向するｐ＋型の第２主電極領域（ドレイン領域）１４とを備える。ソース領域１３及びドレイン領域１４の不純物濃度は、ｐウェル領域５の不純物濃度よりも高い。ドレイン領域１４には基準電圧端子ＶＳが接続されている。ｐＭＯＳトランジスタ９２は更に、ドレイン領域１４上からソース領域１３上に亘って、ゲート絶縁膜（図示省略）を介して配置されたゲート電極２２を備える。
【００３５】
図３及び図４に示すように、基準電圧端子ＶＳに電気的に接続されたｐウェル領域５の下方には、ｎウェル領域４よりも高不純物濃度のｎ＋型の埋め込み層７１が局所的且つ限定的に埋め込まれている。埋め込み層７１は、半導体基板１とｎウェル領域４との界面に埋め込まれている。図４では、埋め込み層７１の幅Ｗ１１が、ｐウェル領域５の幅Ｗ２１よりも広く、ｐウェル領域５の両端から張り出す場合を例示するが、ｐウェル領域５の幅Ｗ２１と等しくてもよい。
【００３６】
図３に示すように、ｐウェル領域５の平面パターンと、埋め込み層７１の平面パターンとは重なるように配置されている。図３では、ｐウェル領域５の平面パターンが、埋め込み層７１の平面パターンの内側に配置されている場合を例示しているが、ｐウェル領域５の平面パターンが埋め込み層７１の平面パターンと一致していてもよい。
【００３７】
また、ｐＭＯＳトランジスタ９２の下方には、埋め込み層７１と離間して、ｎウェル領域４よりも高不純物濃度のｎ＋型の埋め込み層７２が局所的且つ限定的に埋め込まれている。埋め込み層７２は、半導体基板１とｎウェル領域４との界面に埋め込まれている。埋め込み層７２の幅Ｗ１２は、ｐＭＯＳトランジスタ９２のソース領域１３及びドレイン領域１４を合わせた幅Ｗ２２よりも広い。
【００３８】
図３に示すように、ｐＭＯＳトランジスタ９２のソース領域１３及びドレイン領域１４の平面パターンと、埋め込み層７２の平面パターンとは重なるように配置されている。図３では、ソース領域１３及びドレイン領域１４の平面パターンが、埋め込み層７２の平面パターンの内側に配置されている場合を例示するが、ソース領域１３及びドレイン領域１４の平面パターンの境界と、埋め込み層７２の平面パターンの境界とが一致していてもよい。なお、埋め込み層７２は、少なくともｐＭＯＳトランジスタ９２のドレイン領域１４の直下に設けられていればよく、必ずしもソース領域１３の直下に無くてもよい。
【００３９】
更に、図３に示すように、ハイサイド回路領域１０１において、ｎウェル領域４の上部を利用して、ｐウェル領域５と離間するように、中耐圧のｐＭＯＳトランジスタ９３が構成されている。ｐＭＯＳトランジスタ９３は、ｎウェル領域４の上部に選択的に設けられたｐ＋型の第１主電極領域（ソース領域）１５と、ｎウェル領域４の上部に選択的に設けられ、ｎウェル領域４を挟んでソース領域１５に対向するｐ＋型の第２主電極領域（ドレイン領域）１６とを備える。ドレイン領域１６には基準電圧端子ＶＳが接続されている。ｐＭＯＳトランジスタ９３は更に、ドレイン領域１４上からソース領域１３上に亘って、ゲート絶縁膜（図示省略）を介して配置されたゲート電極２３を備える。
【００４０】
図３に示すように、ｐＭＯＳトランジスタ９３のソース領域１５及びドレイン領域１６の下方には、ｎウェル領域４よりも高不純物濃度のｎ＋型の埋め込み層７３が局所的且つ限定的に埋め込まれている。埋め込み層７３は、図示を省略するが、半導体基板１とｎウェル領域４との界面に埋め込まれている。
【００４１】
ｐＭＯＳトランジスタ９３のソース領域１５及びドレイン領域１６の平面パターンと、埋め込み層７２の平面パターンとは重なるように配置されている。図３では、ソース領域１５及びドレイン領域１６の平面パターンが、埋め込み層７３の平面パターンの内側に配置されている場合を例示するが、ソース領域１５及びドレイン領域１６の平面パターンの境界と、埋め込み層７３の平面パターンの境界とが一致していてもよい。なお、埋め込み層７３は、少なくともｐＭＯＳトランジスタ９２のドレイン領域１６の直下に設けられていればよく、必ずしもソース領域１５の直下に無くてもよい。
【００４２】
更に、図３に示すように、ハイサイド回路領域１０１において、ｎウェル領域４の上部には、ｐ型のウェル領域（ｐウェル領域）１８，１９が設けられている。ｐウェル領域１８，１９には、ｐウェル領域５と同様に、基準電圧端子ＶＳが電気的に接続されている。また、ｐウェル領域１８，１９の下方には、ｎウェル領域４よりも高不純物濃度のｎ＋型の埋め込み層７４，７５が局所的且つ限定的にそれぞれ埋め込まれている。埋め込み層７４，７５は、図示を省略するが、半導体基板１とｎウェル領域４との界面に埋め込まれている。
【００４３】
図３では、ｐウェル領域１８，１９の平面パターンが、埋め込み層７４，７５の平面パターンの内側にそれぞれ配置されている場合を例示しているが、ｐウェル領域１８，１９の平面パターンが埋め込み層７４，７５の平面パターンとそれぞれ一致していてもよい。
【００４４】
更に、図３及び図４に示すように、ハイサイド回路領域１０１において、半導体基体１０上には、層間絶縁膜（図示省略）を介して受動素子３１，３２，３３，３４，３５，３６，３７が設けられている。受動素子３１〜３７は、例えばコンデンサ、抵抗又は金属配線等で構成される。また、ハイサイド回路領域１０１において、半導体基体１０上には、層間絶縁膜（図示省略）を介してパッド８１，８２，８３が設けられている。パッド８１〜８３には、例えばＶＢ電位、ＶＳ電位又はＶＣＣ電位等が印加される。受動素子３１〜３７及びパッド８１〜８３の下方には、ｎ＋型の埋め込み層７１〜７５のようなｎ＋型の埋め込み層は設けられていない。
【００４５】
上述したように、ハイサイド回路領域１０１の基準電圧端子ＶＳに電気的にそれぞれ接続されたｐウェル領域５，１８，１９及びｐ＋型のドレイン領域１４，１６の下に、ｎ＋型の埋め込み層７１〜７５が局所的且つ限定的にそれぞれ埋め込まれている。ｐウェル領域５，１８，１９及びｐ＋型のドレイン領域１４，１６は、雷サージ等のノイズに起因してＶＢ電位がＶＳ電位よりも低い負電圧状態となった場合に、ｐ−型の半導体基板１及びｎウェル領域４と共に、縦方向に寄生ｐｎｐバイポーラトランジスタを形成するｐ型拡散層である。埋め込み層７１〜７５は、互いに同じ深さで、且つ互いに離間して埋め込まれている。埋め込み層７１〜７５は、アンチモン（Ｓｂ）、燐（Ｐ）又は砒素（Ａｓ）等のｎ型不純物をドープした拡散層で構成されている。
【００４６】
なお、ｎ＋型の埋め込み層は、必ずしもハイサイド回路領域１０１の基準電圧端子ＶＳに電気的に接続されたすべてのｐ型拡散層の下に埋め込まれていなくてもよい。即ち、ｎ＋型の埋め込み層は、基準電圧端子ＶＳに電気的に接続された複数のｐ型拡散層のうちの一部の下に埋め込まれていてもよい。
【００４７】
また、図３及び図４に示したハイサイド回路領域１０１の構成は例示であって、ハイサイド回路領域１０１に含まれる素子の種類、個数、位置関係等は限定されない。例えば、ハイサイド回路領域１０１において、基準電圧端子ＶＳに電気的に接続されたｐ型のアノード領域を有するダイオードが設けられていてもよい。この場合、例えば、ｐ型のアノード領域の深さが比較的深く、ｎウェル領域４の深さに対して１／５以上程度の場合に、ｐ型のアノード領域の下にｎ＋型の埋め込み層を局所的且つ限定的に埋め込んでもよい。一方、ｐ型のアノード領域の深さが比較的浅く、ｎウェル領域４の深さに対して１／５未満程度の場合には、ｐ型のアノード領域の下にｎ＋型の埋め込み層を設けなくてもよい。
【００４８】
図４に示すように、ハイサイド回路部１００に隣接するローサイド回路領域１０３において、エピタキシャル層２を貫通するｎ型のウェル領域（ｎウェル領域）８が設けられている。ｎウェル領域８の上部には、ｐ＋型のコンタクト領域９が設けられている。コンタクト領域９は、低位側電源端子ＶＣＣに接続されている。
【００４９】
＜第１比較例＞
ここで、第１比較例に係る半導体集積回路を説明する。第１比較例に係る半導体集積回路は、図５に示すように、ハイサイド回路領域１０１のｐウェル領域５及びｐＭＯＳトランジスタ９２の下方にｎ＋型の埋め込み層が無い点が、図４に示した本発明の実施形態に係る半導体集積回路５０と異なる。
【００５０】
第１比較例に係る半導体集積回路では、ハイサイド回路領域１０１のｐウェル領域５、ｎウェル領域４、ｐ−型の半導体基板１とで寄生ｐｎｐバイポーラトランジスタ２０１が形成される。寄生ｐｎｐバイポーラトランジスタ２０１のベース端子、エミッタ端子、コレクタ端子は、高位側電源端子ＶＢ、基準電圧端子ＶＳ、接地端子ＧＮＤにそれぞれ接続された状態となる。
【００５１】
第１比較例に係る半導体集積回路の通常動作では、ＶＢ電位はＶＳ電位よりも高いため、寄生ｐｎｐバイポーラトランジスタ２０１は動作しない。しかしながら、サージによりＶＢ電位がＶＳ電位よりもシリコンのｐｎ接合界面部の拡散電位である０．６Ｖ以上低下した場合、即ちＶＢ電位＜（ＶＳ電位−０．６［Ｖ］）の電位関係になった場合、寄生ｐｎｐバイポーラトランジスタ２０１がオン状態となる。これにより、ハイサイド回路領域１０１中に構造的に形成される寄生トランジスタや寄生サイリスタがオンすることにより、回路に誤動作が生じる場合や、局所的な破壊に至る場合がある。また、このサージ電流がローサイド回路領域１０３に流入し、ローサイド回路領域１０３の誤動作や破壊を引き起こす場合もある。
【００５２】
＜第２比較例＞
次に、第２比較例に係る半導体集積回路を説明する。第２比較例に係る半導体集積回路は、図５に示した第１比較例に係る半導体集積回路の寄生ｐｎｐバイポーラトランジスタ２０１の動作を抑制するために、図６及び図７に示すように、ハイサイド回路領域１０１においてｎ＋型の埋め込み層７０が一様に埋め込まれている点が、第１比較例に係る半導体集積回路と異なる。
【００５３】
埋め込み層７０は、ハイサイド回路領域１０１のｐ型基板１とｎウェル領域５との界面に埋め込まれている。仮に、埋め込み層７０がハイサイド回路領域１０１からＨＶＪＴ１０２まで拡張して埋め込まれた場合には、ｎウェル領域４の空乏化を阻み、耐圧特性が低下するため、埋め込み層７０はハイサイド回路領域１０１にのみ埋め込まれている。また、埋め込み層７０を形成するためのマスクの汎用化等のために、埋め込み層７０はハイサイド回路領域１０１に一様に、ブランケット状に埋め込まれている。即ち、ハイサイド回路領域１０１に含まれるすべての領域に埋め込み層７０が埋め込まれている。
【００５４】
第２比較例に係る半導体集積回路によれば、埋め込み層７０をハイサイド回路領域１０１のすべてに一様に埋め込むことにより、ｐウェル領域５、ｎ＋型の埋め込み層７０、ｐ−型の半導体基板１で構成される寄生ｐｎｐバイポーラトランジスタの直流電流増幅率ｈＦＥが１以下となる。したがって、ＶＢ電位がＶＳ電位よりも低い負電圧の状態になっても寄生ｐｎｐバイポーラトランジスタの動作を抑制することができ、ＨＶＩＣの破壊を防止することができる。
【００５５】
しかしながら、第２比較例に係る半導体集積回路では、埋め込み層７０がハイサイド回路領域１０１のすべてに一様に広く埋め込まれているため、ｎ＋型の埋め込み層７０とｐ−型の半導体基板１のｐｎ接合の寄生容量が、埋め込み層７０が無い場合のｎウェル領域４とｐ−型の半導体基板１とのｐｎ接合に比べて大きくなる。ｐｎ接合の接合容量Ｃは、以下の式（１）で表される。
【００５６】
【数１】
2020087976.tif 000003
【００５７】
式（１）において、Ｑは単位面積あたりの電荷、Ｖはバイアス電位、εｒは半導体の比誘電率、ε０は真空の誘電率、Ｗは空乏層幅、ＮＡはアクセプタ濃度、ＮＤはドナー濃度、ＶＤは拡散電位である。式（１）で表されるように、接合容量Ｃは、ドナー濃度ＮＤとアクセプタ濃度ＮＡの積の平方根に比例し、ドナー濃度ＮＤとアクセプタ濃度ＮＡの和の平方根に反比例する。
【００５８】
そのため、ｎウェル領域４とｐ−型の半導体基板１のｐｎ接合付近のドナー濃度ＮＤは５×１０１４ｃｍ−３程度、ｐ型基板のアクセプタ濃度ＮＡは１×１０１４ｃｍ−３程度、ｎ＋型の埋め込み層７０のドナー濃度ＮＤは５×１０１７ｃｍ−３程度と仮定すると、ｎ＋型の埋め込み層７０が有ることで半導体基板１との接合容量Ｃは、約９．５％増加する。その結果、ＨＶＩＣのＶＳ電位にｄＶ／ｄｔサージが入力された場合に、上記寄生容量Ｃ×ｄＶ／ｄｔの変位電流Ｉｎの総電流量が約１割大きくなり、ローサイド回路領域１０３やハイサイド回路領域１０１へ流入した変位電流によるＨＶＩＣの誤動作が生じ易くなってしまう。そのため、ｄＶ／ｄｔによる誤動作耐量を保つためには、変位電流の流入を抑制するためにＨＶＪＴ１０２からハイサイド回路領域１０１までの距離を拡張する等の対策が必要となり、チップ面積が大きくなる。
【００５９】
これに対して、本発明の実施形態に係る半導体集積回路５０によれば、ハイサイド回路領域１０１の基準電圧端子ＶＳに電気的に接続されたｐウェル領域５，１８，１９及びｐ＋型のドレイン領域１４，１６の下に、ｎ＋型の埋め込み層７１〜７５が局所的且つ限定的にそれぞれ埋め込まれている。これにより、第２比較例に係る半導体集積回路と同様に、雷サージ等によりＶＢ電位がＶＳ電位よりも低い負電圧の状態となった場合に、ｐ−型の半導体基板１、ｎ＋型の埋め込み層７１〜７５、ｐウェル領域５，１８，１９及びｐ＋型のドレイン領域１４，１６でそれぞれ構成される縦方向の寄生ｐｎｐバイポーラトランジスタの動作を抑制することができる。
【００６０】
一方、本発明の実施形態に係る半導体集積回路５０では、ハイサイド回路領域１０１のうち、ｎウェル領域４のロジックデバイスの無い部分には縦方向の寄生ｐｎｐバイポーラトランジスタが形成されないため、ｎウェル領域４のロジックデバイスの無い部分とｐ型の半導体基板１との界面には、ｎ＋型の埋め込み層を埋め込まない。これにより、図６及び図７に示した、ハイサイド回路領域１０１のすべてにｎ＋型の埋め込み層７０が一様に埋め込まれた第２比較例に係る半導体集積回路と比較して、余計なｎウェル領域４とｐ型の半導体基板１との接合容量の増大を防止することができので、ｄＶ／ｄｔノイズの誤動作耐量を確保することができる。
【００６１】
本発明の実施形態に係る半導体集積回路５０の出力電流定格やレベルシフト回路４２等の仕様及び規模にも因るが、ｎウェル領域４全体の面積のうち、パッド８１〜８３や受動素子３１〜３５、配線領域等がハイサイド回路領域１０１の半分以上を占めており、ロジックデバイスが占める割合はおよそ３０％〜４０％程度である。このため、ｎウェル領域４とｐ型の半導体基板１との接合による寄生容量の増加分は９．５％よりも小さい３％程度の増加に留まる。そのため、基準電圧端子ＶＳにｄＶ／ｄｔノイズが入力された際の上記寄生容量Ｃ×ｄＶ／ｄｔによる変位電流量の増加分は３％程度となり、変位電流注入による誤動作耐量を確保するためのチップ面積の拡張は、第２比較例に係る半導体集積回路と比べて小さくて済む。
【００６２】
更に、図６及び図７に示した第２比較例に係る半導体集積回路において、例えばハイサイド回路領域１０１のＶＢ電位がＶＳ電位より低い負電圧の状態となった場合、ｎウェル領域４をコレクタ、ｐ型の分離領域３をベース、ローサイド回路領域１０３のｎウェル領域８をエミッタとする横方向の寄生ｎｐｎバイポーラトランジスタが動作して熱暴走によりＨＶＩＣが破壊される場合がある。この横方向の寄生ｎｐｎバイポーラトランジスタの動作を抑制するため、ハイサイド回路領域１０１とローサイド回路領域１０３間の距離を大きくしたり、ハイサイド回路領域１０１とローサイド回路領域１０３間に誘電体の分離層を介在させたり、ｐ型の埋め込み層を介在させたりする対策が考えられるが、いずれもコストが増大する。
【００６３】
これに対して、本発明の実施形態に係る半導体集積回路によれば、埋め込み層７１〜７５が局所的且つ限定的に狭く埋め込まれていることにより、図６及び図７に示した、ハイサイド回路領域１０１のすべてにｎ＋型の埋め込み層７０が一様に埋め込まれた第２比較例に係る半導体集積回路と比較して、横方向の寄生ｎｐｎバイポーラトランジスタのコレクタ側（ｎウェル領域４側）の抵抗を高くすることができ、コレクタ電流の注入効率を下げることができる。したがって、チップ面積を大きくすることなく、安価に、ハイサイド回路領域１０１とローサイド回路領域１０３間のノイズ耐量も上げることができる。
【００６４】
＜半導体集積回路の製造方法＞
次に、図８〜図１１等を参照しながら、本発明の実施形態に係る半導体集積回路の製造方法の一例を説明する。まず、ｐ−型のＳｉからなる半導体基板１を用意する。半導体基板１上にフォトレジスト膜１ａを塗布し、フォトリソグラフィ技術を用いて、図８に示すように、フォトレジスト膜１ａをパターニングする。パターニングされたフォトレジスト膜１ａをイオン注入用マスクとして用いて、Ｓｂ、Ｐ又はＡｓ等のｎ型不純物をイオン注入で局所的に添加する。その後、フォトレジスト膜１ａを除去する。
【００６５】
次に、図９に示すように、半導体基板１上にｐ−型のエピタキシャル層２をエピタキシャル成長させる。エピタキシャル成長の際の熱により、半導体基板１にイオン注入されたｎ型を呈する不純物イオンが活性化しｎ型不純物となる。この際、半導体基板１にｎ型不純物が拡散すると同時に、エピタキシャル層２にも上方拡散する。この結果、半導体基板１とエピタキシャル層２との界面にｎ＋型の埋め込み層７１，７２が局所的且つ限定的にそれぞれ形成される。なお、図３に示したｎ＋型の埋め込み層７３，７４，７５も同時に、局所的且つ限定的にそれぞれ形成される。
【００６６】
次に、フォトリソグラフィ技術、イオン注入及び熱処理等により、図１０に示すように、エピタキシャル層２に、ｎウェル領域４、ｐウェル領域５、ｐ型の分離領域３、ｎウェル領域８を形成する。なお、図３に示したｐウェル領域１８，１９も形成される。その後、エピタキシャル層２の上面の全面にフィールド酸化膜となる厚い酸化膜を熱酸化法等で形成する。この際、ＬＯＣＯＳやＳＴＩ等の技術により分離領域を形成する。必要に応じてチャネルストップイオン注入等を実施してもよい。更に、フォトリソグラフィ技術、ドライエッチング等によりフィールド酸化膜の一部に活性領域が露出する窓部を開口する。そして、この窓部に露出した半導体領域の表面を熱酸化してゲート絶縁膜を形成する。ゲート絶縁膜の上に化学気相成長（ＣＶＤ）法等によりドープド・ポリシリコン膜を堆積する。
【００６７】
その後、フォトリソグラフィ技術、ドライエッチング等を用いてドープド・ポリシリコン膜をパターニングして、図３及び図４に示したゲート電極２１，２２，２３を形成する。このときｎ＋型のコンタクト領域９も同時に形成する。更に、フォトリソグラフィ技術、イオン注入及び熱処理等により、図１２に示すように、ｎＭＯＳトランジスタ９１のｎ＋型のソース領域１１、ｎ＋型のドレイン領域１２を、ゲート電極２１を用いて、自己整合的に形成する。更に、ゲート電極２２を用いて自己整合的にｐＭＯＳトランジスタ９２のｐ＋型のソース領域１３及びｐ＋型のドレイン領域１４を形成する。このとき、ｐ＋型のコンタクト領域１７、及びｐ＋型のコンタクト領域６等も同時に形成する。
【００６８】
なお、ｎＭＯＳトランジスタ９１及びｐＭＯＳトランジスタ９２の形成工程と同時、もしくはその後に、フォトリソグラフィ技術、ＣＶＤ法、ドライエッチング等を用いて、図３及び図４に示した受動素子３１〜３７及びパッド８１〜８３を形成する。この結果、本発明の実施形態に係る半導体集積回路が完成する。
【００６９】
（第１変形例）
本発明の実施形態の第１変形例に係る半導体集積回路は、図１２に示すように、ハイサイド回路領域１０１のｐウェル領域５が浅く設けられている点が、図４に示した本発明の実施形態に係る半導体集積回路５０の構成と異なる。ｐウェル領域５は、ｐウェル領域５の下方のｎ＋型の埋め込み層７１と離間して設けられている。本発明の実施形態の第１変形例に係る半導体集積回路の他の構成は、図４に示した本発明の実施形態に係る半導体集積回路５０の構成と同様であるので、重複した説明を省略する。
【００７０】
本発明の実施形態の第１変形例に係る半導体集積回路によれば、ｐウェル領域５がｎ＋型の埋め込み層７１と離間して設けられる場合でも、本発明の実施形態と同様の効果を奏することができる。
【００７１】
（第２変形例）
本発明の実施形態の第２変形例に係る半導体集積回路は、図１３に示すように、ハイサイド回路領域１０１のｎ＋型の埋め込み層７１の幅Ｗ１１及びｎ＋型の埋め込み層７２の幅Ｗ１２が狭い点が、図４に示した本発明の実施形態に係る半導体集積回路５０の構成と異なる。埋め込み層７１の幅Ｗ１１は、ｐウェル領域５の幅Ｗ２１と等しい。また、埋め込み層７２の幅Ｗ１２は、ｐＭＯＳトランジスタ９２の幅Ｗ２２と等しい。本発明の実施形態の第２変形例に係る半導体集積回路の他の構成は、図４に示した本発明の実施形態に係る半導体集積回路５０の構成と同様であるので、重複した説明を省略する。
【００７２】
本発明の実施形態の第２変形例に係る半導体集積回路によれば、埋め込み層７１の幅Ｗ１１がｐウェル領域５の幅Ｗ２１と等しく、且つ埋め込み層７２の幅Ｗ１２がｐＭＯＳトランジスタ９２の幅Ｗ２２と等しい場合でも、本発明の実施形態と同様の効果を奏することができる。
【００７３】
（第３変形例）
本発明の実施形態の第３変形例に係る半導体集積回路は、図１４に示すように、ハイサイド回路領域１０１のｎウェル領域４と、ｐ型の分離領域３との間に、ｎ−型の耐圧領域４ｘが設けられている点が、図４に示した本発明の実施形態に係る半導体集積回路５０の構成と異なる。耐圧領域４ｘは、ｎウェル領域４の周囲を取り囲むように環状の平面パターンを有する。耐圧領域４ｘは、ｎウェル領域４よりも浅く設けられている。耐圧領域４ｘの不純物濃度は、ｎウェル領域４の不純物濃度よりも低い。本発明の実施形態の第３変形例に係る半導体集積回路の他の構成は、図４に示した本発明の実施形態に係る半導体集積回路５０の構成と同様であるので、重複した説明を省略する。
【００７４】
本発明の実施形態の第３変形例に係る半導体集積回路によれば、ハイサイド回路領域１０１のｎウェル領域４と、ｐ型の分離領域３との間に、ｎ−型の耐圧領域４ｘが設けられている場合でも、本発明の実施形態と同様の効果を奏することができる。
【００７５】
（第４変形例）
本発明の実施形態の第４変形例に係る半導体集積回路は、図１５に示すように、ハイサイド回路領域１０１のｎウェル領域４が、ｎ型のエピタキシャル層の一部で構成されている点が、図４に示した本発明の実施形態に係る半導体集積回路５０の構成と異なる。
【００７６】
本発明の実施形態の第４変形例では、ｐ−型の半導体基板１上に、ｐ型のエピタキシャル層の代わりにｎ型のエピタキシャル層を成長させて、ｐ−型の半導体基板１及びｎ型のエピタキシャル層で半導体基体１０を構成している。ｎ型のエピタキシャル層に形成されたｐウェル領域５及びｐ型の分離領域３で区画されたｎ型のエピタキシャル層の一部がｎウェル領域４をなす。本発明の実施形態の第４変形例に係る半導体集積回路の他の構成は、図４に示した本発明の実施形態に係る半導体集積回路５０の構成と同様であるので、重複した説明を省略する。
【００７７】
本発明の実施形態の第４変形例に係る半導体集積回路によれば、ｎウェル領域４が、ｐ型のエピタキシャル層に設けられた拡散層ではなく、ｎ型のエピタキシャル層の一部で構成されている場合でも、本発明の実施形態と同様の効果を奏することができる。
【００７８】
（第５変形例）
本発明の実施形態の第５変形例に係る半導体集積回路は、図１６に示すように、３相インバータを構成するＵ相、Ｖ相、Ｗ相のハイサイド回路部１００ａ，１００，１００ｂを備える点が、図４に示した本発明の実施形態に係る半導体集積回路５０の構成と異なる。
【００７９】
本発明の実施形態の第５変形例に係る半導体集積回路では、Ｕ相、Ｖ相、Ｗ相のハイサイド回路部１００ａ，１００，１００ｂは、互いに同様の構成を有しており、互いに隣接して配置されている。Ｕ相のハイサイド回路部１００ａは、ハイサイド回路領域１０１ａと、ハイサイド回路領域１０１ａの周囲に配置されたＨＶＪＴ１０２ａを含む。Ｖ相のハイサイド回路部１００は、図２に示したハイサイド回路部１００と同様であり、ハイサイド回路領域１０１と、ハイサイド回路領域１０１の周囲に配置されたＨＶＪＴ１０２を含む。Ｗ相のハイサイド回路部１００ｂは、ハイサイド回路領域１０１ｂと、ハイサイド回路領域１０１ｂの周囲に配置されたＨＶＪＴ１０２ｂを含む。
【００８０】
図１６のＡ−Ａ方向から見た切断面を含む断面図を図１７に示す。図１７に示すように、Ｕ相のハイサイド回路領域１０１ａのｎウェル領域４ａと、ｐ型の分離領域３と、Ｖ相のハイサイド回路領域１０１のｎウェル領域４とで横方向の寄生ｎｐｎバイポーラトランジスタ２０４が構成されている。また、Ｖ相のハイサイド回路領域１０１のｎウェル領域４と、ｐ型の分離領域３と、Ｗ相のハイサイド回路領域１０１ｂのｎウェル領域４ｂとで、横方向の寄生ｎｐｎバイポーラトランジスタ２０５が構成されている。
【００８１】
本発明の実施形態の第５変形例に係る半導体集積回路の他の構成は、図４に示した本発明の実施形態に係る半導体集積回路５０の構成と同様であるので、重複した説明を省略する。
【００８２】
本発明の実施形態の第５変形例に係る半導体集積回路によれば、複数のハイサイド回路部１００ａ，１００，１００ｂが隣接して配置されている場合でも、ハイサイド回路部１００ａ，１００，１００ｂのそれぞれにおいて、本発明の実施形態と同様の効果を奏することができる。
【００８３】
更に、例えばＵ相のハイサイド回路領域１０１ａのＶＢ電位が６００Ｖ程度の高電位に上がった状態で、Ｖ相のハイサイド回路領域１０１のＶＢ電位がＶＳ電位よりも低い負電圧の状態となった場合、寄生ｎｐｎバイポーラトランジスタ２０４が動作してＨＶＩＣが破壊される場合がある。同様に、Ｗ相のハイサイド回路領域１０１ｂのＶＢ電位が６００Ｖ程度の高電位に上がった状態で、Ｖ相のハイサイド回路領域１０１のＶＢ電位がＶＳ電位よりも低い負電圧の状態となった場合、寄生ｎｐｎバイポーラトランジスタ２０５が動作してＨＶＩＣが破壊される場合がある。
【００８４】
ここで、図６及び図７に示した第２比較例に係る半導体集積回路のように、ハイサイド回路領域１０１ａ，１０１，１０１ｂのすべてにｎ＋型の埋め込み層が一様に埋め込まれた場合には、寄生ｎｐｎバイポーラトランジスタ２０４，２０５のエミッタ側及びコレクタ側の抵抗が低くなり、注入効率が上がる。また、寄生ｎｐｎバイポーラトランジスタ２０４、２０５の動作を抑制するために、複数のハイサイド回路部１００ａ，１００，１００ｂ間の分離領域の距離を大きくしたり、複数のハイサイド回路部１００ａ，１００，１００ｂ間に誘電体の分離層を介在させたり、ｐ型の埋め込み層を介在させたりする対策が考えられるが、いずれもコストが増大する。
【００８５】
これに対して、本発明の実施形態の第５変形例に係る半導体集積回路によれば、ハイサイド回路領域１０１において、ｎ＋型の埋め込み層７１，７２が局所的且つ限定的に埋め込まれている。また、ハイサイド回路領域１０１ａ，１０１ｂにおいても、図示を省略するが、ｎ＋型の埋め込み層が局所的且つ限定的に埋め込まれている。このため、図６及び図７に示した、ハイサイド回路領域１０１のすべてにｎ＋型の埋め込み層７０が一様に埋め込まれた第２比較例に係る半導体集積回路と比較して、寄生ｎｐｎバイポーラトランジスタ２０４、２０５のそれぞれのエミッタ側及びコレクタ側の抵抗が高くなり、注入効率を下げることができるので、寄生ｎｐｎバイポーラトランジスタ２０４，２０５の動作を抑制することができる。したがって、チップ面積を大きくすることなく、安価に、複数のハイサイド回路部１００ａ，１００，１００ｂ間のノイズ耐量も上げることができる。
【００８６】
（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００８７】
例えば、本発明の実施形態において、半導体基体１０としてＳｉウェハを用いた半導体集積回路を例示したが例示に過ぎない。本発明の実施形態で説明した技術的思想は、ガリウムヒ素（ＧａＡｓ）等の化合物半導体を用いた半導体集積回路にも適用可能である。更に、本発明の実施形態で説明した技術的思想は、ＳｉＣ、窒化ガリウム（ＧａＮ）又はダイヤモンド等のワイドバンドギャップ半導体を用いた半導体集積回路にも適用可能である。更に、インジウムアンチモン（ＩｎＳｂ）等のナローギャップ半導体や半金属等を用いた半導体集積回路にも適用可能である。
【符号の説明】
【００８８】
１…半導体基板
１ａ…フォトレジスト膜
２…エピタキシャル層
３…分離領域
４，４ａ，４ｂ，８…ウェル領域（ｎウェル領域）
４ｘ…耐圧領域
５，１８，１９…ウェル領域（ｐウェル領域）
６，７，９，１７…コンタクト領域
１０…半導体基体
１１，１３，１５…ソース領域
１２，１４，１６…ドレイン領域
２１，２２，２３…ゲート電極
３１，３２，３３，３４，３５，３６，３７…受動素子
４１…ローサイド回路
４２…レベルシフト回路
４３…ハイサイド回路
４５…ｐＭＯＳトランジスタ
４６…ｎＭＯＳトランジスタ
５０…半導体集積回路
６０…電力変換部
６１…接続点
６５…ブートストラップダイオード
６６…ブートストラップコンデンサ
６７…負荷
７０，７１，７２，７３，７４，７５…埋め込み層
８１，８２，８３…パッド
９１…ｎＭＯＳトランジスタ
９２，９３…ｐＭＯＳトランジスタ
１００，１００ａ，１００ｂ…ハイサイド回路部
１０１，１０１ａ，１０１ｂ…ハイサイド回路領域
１０２…ＨＶＪＴ
１０３…ローサイド回路領域
２０１，２０２…寄生ｐｎｐバイポーラトランジスタ
２０３，２０４，２０５…寄生ｎｐｎバイポーラトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【手続補正書】
【提出日】令和1年6月6日(2019.6.6)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１７
【補正方法】変更
【補正の内容】
【図１７】
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