(57)【要約】【課題】半導体−金属の界面抵抗を低減でき、デバイスの高速化を実現した半導体装置を提供する。【解決手段】半導体層と、前記半導体層上にゲート絶縁膜を介して位置するゲート電極と、前記半導体層における前記ゲート電極直下のチャネル領域を、挟むように位置する金属の、ソース及びドレインを備える半導体装置において、前記ソース及びドレインの少なくとも一方と前記半導体層との界面において、負のショットキーバリア高さを有する半導体装置を実現する。【選択図】図１
2020021847.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層上にゲート絶縁膜を介して位置するゲート電極と、
前記半導体層における前記ゲート電極直下のチャネル領域を、挟むように位置する金属の、ソース及びドレインを備え、
前記ソース及びドレインの少なくとも一方と前記半導体層との界面において、負のショットキーバリア高さを有することを特徴とする半導体装置。
【請求項２】
ゲート長は１０ｎｍ未満であることを特徴とする請求項１記載の半導体装置。
【請求項３】
ソースから注入されたホットエレクトロンの一部がバリスティック伝導することを特徴とする請求項２記載の半導体装置。
【請求項４】
前記ソース及びドレインのうちの少なくとも一方と前記半導体層との界面に、高誘電率膜を有し、かつ、前記半導体層の前記チャネル領域に、キャリア伝導方向の引っ張り応力が加えられていることを特徴とする請求項１乃至３のいずれか１項記載の半導体装置。
【請求項５】
前記半導体装置は、ｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴのいずれか１以上であることを特徴する請求項１乃至４のいずれか１項記載の半導体装置。
【請求項６】
デプリーションモードまたはアキュミュレーションモードの動作モードで用いることを特徴とする請求項１乃至５のいずれか１項記載の半導体装置。
【請求項７】
ソース又はドレインのフェルミレベルＥｆがミッドギャップＥｍより伝導帯Ｅｃ側にあり、ゲート電極のフェルミレベルＥｆがミッドギャップＥｍより価電子帯Ｅｖ側にあることを特徴とする、請求項１乃至６のいずれか１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、酸化物ゲート絶縁膜電界効果トランジスタ（ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ））デバイスの高速化を実現した装置に関する。
【背景技術】
【０００２】
近年、ソース・ドレインをショットキー接合にするＭＯＳＦＥＴ（「ショットキーバリア・ソース／ドレインＭＯＳＦＥＴ（Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｓｏｕｒｃｅ／Ｄｒａｉｎ  ＭＯＳＦＥＴ）」とも呼ぶ。）技術が提案され、研究開発が進められている。このＭＯＳＦＥＴは、ソース及びドレインの領域を、半導体に対してショットキーバリアを持つ金属層で形成するので、「金属ソース／ドレインＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｓｏｕｒｓｅ／Ｄｒａｉｎ  ＭＯＳＦＥＴ）」とも呼ばれる。ショットキーバリアを介してＭＯＳＦＥＴのソース／ドレインと半導体基板との間を接合することによって、ソース／ドレインの寄生抵抗低減を実現することができ、ＭＯＳＦＥＴの高速化を図ることができることが知られている。
【０００３】
先行技術文献調査をしたところ、次のような文献（特許文献１乃至４、非特許文献１、２）があった。特許文献１、２は、いずれも金属ソース／ドレインＭＯＳＦＥＴに関する技術である。特許文献１では、半導体と金属ソース／ドレイン間のショットキーバリアを変調する不純物をイオン注入することにより、ショットキーバリア高さを小さくできることが示されている。特許文献２では、金属ソース／ドレインＭＯＳＦＥＴにおいて、チャネル長が１０ｎｍ〜３０ｎｍでバリスティック伝導が支配的になることが報告されている。
【０００４】
特許文献３では、金属ソース／ドレインではない拡散ソース／ドレインＭＯＳＦＥＴにおいて、チャネル長が２０〜３０ｎｍ程度で伝導機構がバリスティック型キャリア輸送となることが報告されている。
【０００５】
特許文献４では、金属ソース／ドレイン型ではない型のＭＯＳＦＥＴにおいて、チャネル領域に引っ張り応力を形成する技術が報告されている。
【０００６】
非特許文献１では、Ｓｉに歪み（ｓｔｒａｉｎ）がかかることにより、半導体のバンドギャップは縮小し、電子、正孔ともに一部のサブバンドが（電子の場合はデルタ２サブバンドが、正孔の場合はＬｉｇｈｔ  Ｈｏｌｅサブバンドが）ミッドギャップに近づくことが報告されている。
【０００７】
非特許文献２では、Ｌａ２Ｏ３やＡｌ２Ｏ３等の高誘電率膜（Ｈｉｇｈ−ｋ膜）を界面に挟んだＭＩＳ−ｃｏｎｔａｃｔで、低抵抗を実現するときに、ｈｉｇｈ−ｋの膜厚を最適化すると、ｎコンタクト、ｐコンタクトともにコンタクト抵抗を最小化できることが報告されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１３−０５１３１３号公報
【特許文献２】特開２００８−１５３４５１号公報
【特許文献３】特開２００５−１６６７２９号公報
【特許文献４】特開２００９−１８２３３６号公報
【非特許文献】
【０００９】
【非特許文献１】C.T.Chuang et al., IEEE circuits and device magazine, Vol.20, pp. 6-19, Jan-Feb (2004)
【非特許文献２】K. W. Ang et al., IEDM 2012, p.439-442
【発明の概要】
【発明が解決しようとする課題】
【００１０】
図９は、従来技術のショットキーバリア・ソース／ドレインＭＯＳＦＥＴを説明するためのエネルギーバンド図である。図中、左から右に順に、金属ソース１、ショットキーバリア高さ（Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｈｅｉｇｈｔ（ＳＢＨ））、シリコンチャネル２、金属ドレイン３のエネルギーを模式的に図示したものである。図９（ａ）は、ＭＯＳＦＥＴがＯＦＦ状態、（ｂ）はＯＮ状態である。図９に示すように、ショットキーバリア高さが高く、ソース／ドレインとＳｉの間に高い界面抵抗がある。ＯＮ状態のとき、電子やホール等のキャリアは高いショットキーバリアを乗り越えなければならない（図中（ｂ）の曲線矢印参照）。そのため、デバイスを高駆動力化および高性能化を実現することが困難であった。
【００１１】
このように、従来技術のショットキーバリア・ソース／ドレインＭＯＳＦＥＴでは、ショットキーバリア高さが高く、Ｓ／ＤとＳｉの間の界面抵抗が高いという問題があった。さらに、従来型ｐｎ接合Ｓ／Ｄ−ＭＯＳＦＥＴよりもデバイスを高速化することが困難であった。
【００１２】
本発明は、これらの問題を解決しようとするものであり、本発明は、半導体−金属の界面抵抗を低減でき、さらにソースからチャネルへホットキャリアを注入し、それをバリスティック型伝導させることを可能とし、これによりデバイスの高速化を実現した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明は、前記目的を達成するために、以下の特徴を有するものである。
【００１４】
（１）  半導体層と、前記半導体層上にゲート絶縁膜を介して位置するゲート電極と、前記半導体層における前記ゲート電極直下のチャネル領域を、挟むように位置する金属の、ソース及びドレインを備え、前記ソース及びドレインの少なくとも一方と前記半導体層との界面において、負のショットキーバリア高さを有することを特徴とする半導体装置。
（２）  ゲート長は１０ｎｍ未満であることを特徴とする前記（１）記載の半導体装置。
（３）  ソースから注入されたホットエレクトロンの一部がバリスティック伝導することを特徴とする前記（２）記載の半導体装置。
（４）  前記ソース及びドレインのうちの少なくとも一方と前記半導体層との界面に、高誘電率膜を有し、かつ、前記半導体層の前記チャネル領域に、キャリア伝導方向の引っ張り応力が加えられていることを特徴とする前記（１）乃至（３）のいずれか１項記載の半導体装置。
（５）  前記半導体装置は、ｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴのいずれか１以上であることを特徴する前記（１）乃至（４）のいずれか１項記載の半導体装置。
（６）  デプリーションモードまたはアキュミュレーションモードの動作モードで用いることを特徴とする前記（１）乃至（５）のいずれか１項記載の半導体装置。
（７）  ソース又はドレインのフェルミレベルＥｆがミッドギャップＥｍより伝導帯Ｅｃ側にあり、ゲート電極のフェルミレベルＥｆがミッドギャップＥｍより価電子帯Ｅｖ側にあることを特徴とする、前記（１）乃至（６）のいずれか１項記載の半導体装置。
【発明の効果】
【００１５】
本発明の半導体装置によれば、金属ソース／ドレインとゲートを備える半導体装置において、前記ソース及びドレインの少なくとも一方と前記半導体層との界面において、負のショットキーバリア高さを有するので、電子がソースからホットエレクトロン（ＨＥ）としてチャネルに注入される。なぜなら、負のＳＢＨのため、電子はソースエッジでエネルギーバンド段差分、加速されるからである。よって、金属−半導体の界面抵抗を低減できることにより、デバイスを高速化できる。
【００１６】
本発明の半導体装置によれば、ゲート長Ｌｇを１０ｎｍ未満とすることが可能であり、１０ｎｍ未満とすることにより、ソースから注入されたホットエレクトロンの一部がバリスティック伝導する。このことにより、デバイスをより高速化できる。
【００１７】
本発明の半導体装置によれば、金属ソース／ドレインとチャネルの間に高誘電率膜（Ｈｉｇｈ−ｋ膜）を備え、かつチャネルにキャリア伝導方向の引っ張り応力が加えられていることにより、負のショットキーバリア高さを実現できる。これにより、電子がソースからホットエレクトロンとしてチャネルに注入され、金属−半導体の界面抵抗を低減でき、デバイスを高速化できる。また、ホットエレクトロンの一部がバリスティック伝導することにより、デバイスをより高速化できる。
【００１８】
本発明の半導体装置では、デプリーションモード又はアキュミュレーションモードの動作モードで用いることにより、チャネル表面散乱を低減でき、高性能化と高信頼化の両立が可能である。
【００１９】
本発明の半導体装置では、例えばＮＭＯＳの場合、金属ソース又はドレインのフェルミレベルＥｆがミッドギャップＥｍより伝導帯Ｅｃ側にあり、ゲート電極のＥｆがミッドギャップＥｍより価電子帯Ｅｖ側にあることにより、高駆動力化とオフ電流低減を図ることができる。
【００２０】
本発明の半導体装置は、ＮＭＯＳ、ＰＭＯＳ、ＣＭＯＳデバイスとして、高性能化と高信頼化を同時に達成できる。また、例えば、高速ＬＳＩ（メモリ、ロジック等）のさらなる高性能化を実現できる。
【図面の簡単な説明】
【００２１】
【図１】本発明のデバイスのエネルギーバンド図を説明する図である。
【図２】負のショットキーバリアの基本構造を説明する図である。
【図３Ａ】第２の実施形態のＮＭＯＳＦＥＴデバイスの図であり、Ａ−Ａ’断面図である。
【図３Ｂ】第２の実施形態のＮＭＯＳＦＥＴデバイスの図であり、Ｂ−Ｂ’断面図である。
【図３Ｃ】第２の実施形態のＮＭＯＳＦＥＴデバイスの平面図である。
【図４】第３の実施形態のＮＭＯＳＦＥＴデバイスの図である。
【図５Ａ】第４の実施形態のＮＭＯＳＦＥＴデバイスの製造工程（ａ）（ｂ）（ｃ）を説明する断面図である。
【図５Ｂ】第４の実施形態のＮＭＯＳＦＥＴデバイスの製造工程（ｄ）（ｅ）（ｆ）を説明する断面図である。
【図５Ｃ】第４の実施形態のＮＭＯＳＦＥＴデバイスの製造工程（ｇ）（ｈ）を説明する断面図である。
【図６】第５の実施形態における、各動作モードのチャネル形成位置を説明する断面図である。
【図７】第５の実施形態における、ダブルゲート構造でＤｅｐｌｅｔｉｏｎ−ｍｏｄｅにしたときにＦＥＴ動作原理を説明するエネルギーバンド構造概念図である。
【図８Ａ】第６の実施形態における、ＣＭＯＳデバイスの製造工程（ａ）（ｂ）（ｃ）を説明する断面図である。
【図８Ｂ】第６の実施形態における、ＣＭＯＳデバイスの製造工程（ｄ）（ｅ）（ｆ）を説明する断面図である。
【図８Ｃ】第６の実施形態における、ＣＭＯＳデバイスの製造工程（ｇ）（ｈ）（ｉ）を説明する断面図である。
【図９】従来技術におけるエネルギーバンド図を説明する図である。
【発明を実施するための形態】
【００２２】
本発明の実施形態について以下説明する。
【００２３】
本発明者は、ショットキーバリア・ソース／ドレインＭＯＳＦＥＴにおいて、ショットキーバリアの新規な構造の研究開発を行い、デバイスの高速化を実現するに到ったものである。
【００２４】
本発明は、半導体層と、前記半導体層上にゲート絶縁膜を介して位置するゲート電極と、前記半導体層における前記ゲート電極直下のチャネル領域を、挟むように位置する金属のソース及びドレインとを備える半導体装置、即ち、金属ソース／ドレインＭＯＳＦＥＴに係る。本発明の半導体装置は、前記ソース及びドレインの少なくとも一方と前記半導体層との界面において、負のショットキーバリア高さ（「Ｎｅｇａｔｉｖｅ  ＳＢＨ」と以下いう。）を有することを特徴とする。
【００２５】
図１は、本発明の実施形態のＭＯＳＦＥＴのエネルギーバンド図である。図１（ａ）はデバイスのＯＦＦ状態、（ｂ）はＯＮ状態である。図中、左から右に順に、金属ソース４、ショットキーバリア高さ（Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｈｅｉｇｈｔ（ＳＢＨ））、チャネル（図ではシリコンチャネル５）、金属ドレイン６のエネルギーを模式的に図示したものである。本発明では、図１のように、ショットキーバリア高さ（ＳＢＨ）が負であり、電子はホットエレクトロン（ＨＥ）としてチャネルに注入される（図１（ｂ）参照）。なぜなら、負のＳＢＨのため、電子はソースエッジでエネルギーバンドの段差分、加速されるからである。これにより、金属−Ｓｉ界面抵抗を大幅低減できる。さらに、ゲート長（Ｌｇ）を、Ｌｇ＜１０ｎｍにすれば、前記ＨＥの一部がバリスティック伝導することによりデバイスを高速化できる。本発明のバリスティック伝導は従来の普通のバリスティック伝導ではない。従来は、ソースから注入されたキャリアはホットキャリアではなく、バリスティック伝導したとしても高速化には限界があった。本発明では、ホットキャリアがバリスティック伝導するのでさらなる高速化が可能になった。
【００２６】
なお、従来技術で示したいずれのショットキーバリア・ソース／ドレインＭＯＳＦＥＴも、負のショットキーバリア高さを有するものではない。
【００２７】
本発明の下記の実施形態では、半導体層としてＳｉの例を示したが、Ｇｅ、ＳｉＧｅ、ＩｎＧａＡｓの半導体層でもよい。また、ゲート絶縁膜としてＨｆＯ２、ＺｒＯ２、ＨｆＳｉＯＮ等、ゲート電極として、ＴａＮ、ＴｉＮ、Ｗ、Ａｌ等またはそれらの積層膜を用いることができる。また、ソース／ドレインの金属として、ＥｒＳｉ２、ＰｔＳｉ、ＮｉＳｉ等を用いることができる。
【００２８】
（第１の実施形態）
本実施形態では、図２を参照して、負のＳＢＨを実現する方法について以下具体的に説明する。負のＳＢＨを実現する方法は、Ｈｉｇｈ−ｋ膜（高誘電率膜）を金属−半導体の界面へ導入することにより、Ｆｅｒｍｉ−ｌｅｖｅｌ  ｐｉｎｎｉｎｇを抑制し、さらに界面にｄｉｐｏｌｅを形成してＳＢＨを下げるとともに、チャネルに引っ張りストレスを与えてバンドギャップを狭くしてＳＢＨをさらに下げることにより、負のＳＢＨを実現するものである。図２（ａ）（ｂ）（ｃ）は、ＭＯＳＦＥＴのＯＮ状態のソース付近のエネルギーバンド図である。（ａ）（ｂ）（ｃ）はいずれもドレイン側は省略した図である。
【００２９】
図２（ａ）は、従来技術の図である。図中、左から右に順に、金属ソース１、正のショットキーバリア高さ（Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｈｅｉｇｈｔ（ＳＢＨ））、シリコンチャネル２を図示したものである。（ａ）では、金属Ｓ／Ｄとチャネル半導体の界面に発生する金属誘起準位（ｍｅｔａｌ  ｉｎｄｕｃｅｄ  ｇａｐ  ｓｔａｔｅ（ＭＩＧＳ））により、「フェルミレベルのピニング（ピンで止められた状態）（（Ｆｅｒｍｉ−ｌｅｖｅｌ  ｐｉｎｎｉｎｇ））現象」が起こり、金属Ｓ／Ｄのフェルミレベルは半導体（図示ではＳｉ）のｍｉｄ−ｇａｐ（エネルギーギャップの中央点付近）にｐｉｎ止めされることが知られている。そのため、ＳＢＨは高くなってしまい、高い電気抵抗が生じていた。
【００３０】
図２（ｂ）は、金属ソース１とチャネル（図示ではシリコンチャネル２）との界面にＨｉｇｈ−ｋ膜９を挿入した場合のエネルギーバンド図である。ほとんど抵抗とならない薄いＨｉｇｈ−ｋ膜を、金属Ｓ／Ｄとチャネルの界面に挿入し、さらに界面ダイポール（ｄｉｐｏｌｅ）形成するとＳＢＨを低減することができる。これは、Ｈｉｇｈ−ｋ膜により、金属誘起準位（ＭＩＧＳ）によるフェルミレベルピンニングを抑制できるためである。なお、ここでＨｉｇｈ−ｋ膜は非常に薄いのでトンネル電流が流れやすく、Ｈｉｇｈ−ｋ膜によって電気抵抗は大きくならない。
【００３１】
図２（ｃ）は、金属ソース４とチャネル（図示ではシリコンチャネル５）との界面にＨｉｇｈ−ｋ膜９を挿入しているとともに、横方向（キャリア伝導方向）に引張ストレスをかけたチャネル（図示では，Ｓｔｒａｉｎｅｄ  Ｓｉｌｉｃｏｎ  ｃｈａｎｎｅｌ）を用いた場合である。図２（ｃ）のように、図２（ｂ）に加えて、チャネル半導体に横方向引張ストレスをかけると、ＳＢＨをさらに低減することが可能になる。これは電子のサブバンド２ｆｏｌｄ−ｖａｌｌｅｙのエネルギーレベルの最小値が下がるためである。
【００３２】
本実施形態のようにして、負のＳＢＨを実現し、デバイスを高性能化することができる。本実施形態では、Ｈｉｇｈ−ｋ膜（ｄｉｐｏｌｅ含む）とＳｔｒａｉｎにより、ＳＢＨを下げるだけでなく、ソースから見て負のＳＢＨを初めて実現可能とした。さらに、負のＳＢＨにより発生するホットエレクトロン（ＨＥ）をバリスティック伝導させて高速デバイスを造ることが実現できる。従来のＳＢＨの低い（低いが正のＳＢＨの）金属ソース／ドレインＭＯＳＦＥＴとは異なる。
【００３３】
高誘電率膜（Ｈｉｇｈ−ｋ膜）は、シリコン酸化膜（ＳｉＯ２膜）の比誘電率（３．９）よりも比誘電率の高い膜をいう。高誘電率膜（Ｈｉｇｈ−ｋ膜）の材料として、Ｌａ２Ｏ３、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＳｉＮ等が挙げられる。また、ＳＢＨ、ｄｉｐｏｌｅの分極の向きの観点から、ＮＭＯＳＦＥＴの場合は、Ｌａ２Ｏ３が好ましい。ＰＭＯＳＦＥＴの場合は、Ａｌ２Ｏ３が好ましい。
【００３４】
本発明の実施形態では、金属ソース／ドレインとチャネル半導体の界面に高誘電率膜（Ｈｉｇｈ−ｋ膜）を設ける際に、金属ソース／ドレイン側に、バリアメタルを設けてもよい。バリアメタルは、金属材料の拡散防止や相互反応防止のために用いられる金属膜をいう。相互の母材と密着性がよく、反応しない材料を用いる。例えば、ＮＭＯＳの場合、金属ソース／ドレインとＨｉｇｈ−ｋ膜との界面に、ＥｒＳｉ２膜、ＥｒＳｉ２／ＴｉＮ積層膜等を採用することが好ましい。
【００３５】
また、横方向引張ストレスをかけたチャネル半導体として、本実施形態では、Ｓｉを例示したが、Ｇｅでもよい。その場合、高誘電率膜（Ｈｉｇｈ−ｋ膜）の材料として、Ｌａ２Ｏ３、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＳｉＮ等が挙げられる。また、ＳＢＨ、ｄｉｐｏｌｅの分極の向きの観点から、ＮＭＯＳＦＥＴの場合は、Ｌａ２Ｏ３が好ましい。ＰＭＯＳＦＥＴの場合は、Ａｌ２Ｏ３が好ましい。
【００３６】
（第２の実施形態）
本実施形態のショットキーバリア・ソース／ドレインＭＯＳＦＥＴの具体的な構造を、図３Ａ、Ｂ、Ｃを参照して、以下説明する。
【００３７】
図３Ａ、Ｂ、Ｃは、ＮＭＯＳＦＥＴデバイス１０の図であり、それぞれＡ−Ａ’断面図、Ｂ−Ｂ’断面図、平面図である。Ａ−Ａ’断面及びＢ−Ｂ’断面のぞれぞれの位置は、図３Ｃに図示したとおりである。本実施形態では、チャネルとして用いる半導体層には、引っ張り歪み（ｔｅｎｓｉｌｅ−ｓｔｒａｉｎ）のかかった歪みシリコン・オン・インシュレータ（Ｓｔｒａｉｎｅｄ  Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ（ＳＳＯＩ））基板を用いて、チャネルボディ（ｃｈａｎｎｅｌ−ｂｏｄｙ）半導体に横方向（キャリア伝導方向）引っ張りストレス（ｓｔｒｅｓｓ）を発生させている。ＳＳＯＩ基板は、Ｓｉ基板１１、ＳｉＯ２１２、歪みシリコン（ＳＳＯＩ層）１３の積層構造を備える。チャネルボディ材料（歪みシリコン１３）は、両側面（チャネル側面２３）で、Ｈｉｇｈ−ｋ膜１９を介して金属ソース／ドレイン（１６、１７）と接触し、金属−絶縁体−半導体（ｍｅｔａｌ  ｉｎｓｕｌａｔｏｒ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＭＩＳ））コンタクト（ｃｏｎｔａｃｔ）構造を構成している。本実施形態のＨｉｇｈ−ｋ膜は、非常に薄く、０．６以上０．８ｎｍ以下程度であり、ＳＢＨを下げる方向にｄｉｐｏｌｅを発生させてある。さらに、バリアメタル１８を、Ｈｉｇｈ−ｋ膜１９と金属Ｓ／Ｄ（１６、１７）の間に挟み、バリアメタル１８の真空フェルミレベルは電子に対するＳＢＨを下げる方向のもの（コンダクションバンドＥｃに近いもの）を選ぶことが好ましい。バリアメタル１８として、例えばＥｒＳｉ２を用いる。図３Ａ、Ｂ、Ｃは、チャネル半導体が３本のナノワイヤ―Ｓｉ（歪みシリコン１３）から構成される例である。図３Ａ、Ｂ、ＣのＮＭＯＳＦＥＴは、ナノワイヤ―Ｓｉの上面と側面を、Ｈｉｇｈ−ｋゲート絶縁膜１４を介してゲート電極１５で覆う構造を有する。ゲート電極１５の側面には、金属ソース／ドレイン（１６、１７）と絶縁するためのゲート側壁絶縁膜２１を備え、金属ソース／ドレイン（１６、１７）及びゲート電極周辺は層間絶縁膜２０で絶縁されている。
【００３８】
本実施形態は、図１並びに図２（ｃ）及び第１の実施形態で説明したように、ソース端のＳＢＨが負であり、電子はホットエレクトロン（ＨＥ）としてチャネルに注入される。これにより金属−Ｓｉ界面抵抗を大幅低減できる。さらにＬｇ＜１０ｎｍにすればホットエレクトロンの一部がバリスティック伝導することによりデバイスを高速化できる。
【００３９】
（第３の実施形態）
本実施形態のショットキーバリア・ソース／ドレインＭＯＳＦＥＴの具体的な構造を、図４を参照して、以下説明する。図４は、ＮＭＯＳＦＥＴデバイス３０の図であり、図３ＡのＡ−Ａ’断面図に対応する図である。本実施形態における図中の符号は、第２の実施形態と同様である。第２の実施形態と異なる点は、金属ソース／ドレイン（１６、１７）とＨｉｇｈ−ｋ膜１９がゲート側壁絶縁膜２１の下部まで食い込むように構成することにより、チャネル長が縮小されていることである。本実施形態では、ゲートエッジがＭＩＳコンタクト界面（チャネル側面２３）の位置にほぼ一致している。この配置により、ゲート側壁の下部のチャネル材料の電気抵抗を削減でき、第２の実施形態より高駆動力化できる。
【００４０】
（第４の実施形態）
ショットキーバリア・ソース／ドレインＭＯＳＦＥＴの製造方法を、図５Ａ、Ｂ、Ｃを参照して、以下説明する。図５Ａ、Ｂ、Ｃの（ａ）〜（ｈ）は、本実施形態のＮＭＯＳデバイスの製造方法を説明する断面図（Ａ−Ａ’断面図）である。本実施形態における図中の符号は、第２の実施形態と同様である。
【００４１】
（工程Ｎ１）  まず、チャネルとして用いる半導体層に引っ張り歪み（ｔｅｎｓｉｌｅ−ｓｔｒａｉｎ）のかかった歪みシリコン・オン・インシュレータ（ＳＳＯＩ）基板（１１、１２、１３）を用意する（図５Ａ（ａ）参照）。ＳＳＯＩの厚さは例えば１０ｎｍ程度である。
（工程Ｎ２）  次に、リソグラフィとＳｉ−ＲＩＥにより、メサ素子分離を形成する（図５Ａ（ｂ）参照）。
（工程Ｎ３）  次に、ゲート絶縁膜１４とゲート電極１５とを含むゲートスタックを形成する（図５Ａ（ｃ）参照）。例えば、Ｈｉｇｈ−ｋゲート絶縁膜としてＨｆＯ２を膜厚２〜３ｎｍ程度堆積形成し、その上にＴａＮ層、多結晶Ｓｉ層、の順でポリＳｉ／ＴａＮゲート電極を堆積形成する。ゲートを、リソグラフィとエッチングでパターンニングする。ゲート電極は、Ｗ／ＴｉＮゲート電極でもよい。なお、ゲートスタックの形成順は、ｇａｔｅ−ｆｉｒｓｔ  ｐｒｏｃｅｓｓでもｇａｔｅ−ｌａｓｔ  ｐｒｏｃｅｓｓ（ｒｅｐｌａｃｅｍｅｎｔ  ｍｅｔａｌ  ｇａｔｅ  ｐｒｏｃｅｓｓ，  ｄａｍａｓｃｅｎｅ  ｇａｔｅ  ｐｒｏｃｅｓｓとも呼ぶ。）でも良い。
（工程Ｎ４）  次に、ゲート側壁を形成する（図５Ｂ（ｄ）参照）。ゲート側壁の絶縁材としてＳｉＮ膜を５ｎｍ程度堆積し、全面エッチバックしてゲート側壁絶縁膜２１を形成する。
（工程Ｎ５）  次に、層間絶縁膜２０を８０ｎｍ程度堆積し、化学機械研磨法（ＣＭＰ）で平坦化する（図５Ｂ（ｅ）参照）。層間絶縁膜として例えばＴＥＯＳ（テトラエトキシシラン）を用いる。
（工程Ｎ６）  次に、金属ソース／ドレインを埋め込むためのコンタクトホール２４を形成する（図５Ｂ（ｆ）参照）。このとき、コンタクトホール２４の端部が、ゲート側壁絶縁膜２１に接触するようにする。また、コンタクトホールの底部に露出する、ＳＯＩ基板上の歪みＳｉを全てエッチング除去する。チャネルの側面を露出させる。
（工程Ｎ７）  原子層堆積法（ＡＬＤ：ａｔｏｍｉｃ−ｌａｙｅｒ−ｄｅｐｏｓｉｔｉｏｎ）やＣＶＤを用いて、厚さ０．６以上０．８ｎｍ以下のＨｉｇｈ−ｋ膜１９をコンタクトホール内側に形成する（図５Ｃ（ｇ）参照）。Ｈｉｇｈ−ｋ膜１９は例えばＬａ２Ｏ３を用いる。
（工程Ｎ８）  次に、コンタクトホールに、２〜３ｎｍ程度のバリアメタル１８とタングステンＷ（金属ソース／ドレイン（１６、１７））を埋め込み、ＣＭＰ平坦化する（図５Ｃ（ｈ）参照）。バリアメタルとして、例えばＥｒＳｉ２／ＴｉＮ積層膜を用いる。積層膜は、Ｈｉｇｈ−ｋ膜側にＥｒＳｉ２、タングステン側にＴｉＮを用いる。ここで、チャネルボディ材料は、両側面でＨｉｇｈ−ｋ膜１９を介して金属ソース／ドレイン（１６、１７）と接触して、ＭＩＳコンタクトを構成する。
（工程Ｎ９）  後は、通常の半導体製造工程と同様である。
【００４２】
（第５の実施形態）
本実施形態では、ショットキーバリア・ソース／ドレインＭＯＳＦＥＴの動作モードについて、図６、７を参照して、以下説明する。図６は、各動作モードのチャネル形成位置を説明した断面図である。Ｂｅｌｏｗ−ｔｈｒｅｓｈｏｌｄの場合（図の上段）と、Ａｂｏｖｅ−ｔｈｒｅｓｈｏｌｄの場合（図の下段）について、伝導チャネル（高キャリア濃度領域）がどこに形成されるかを模式的に示す。図６の図中の符号は、第２の実施形態と同様であり、歪みシリコン１３、ゲート絶縁膜１４、バリアメタル２８、ゲート電極１５である。
【００４３】
一般に、動作モードには、インバージョンモード（Ｉｎｖｅｒｓｉｏｎ−ｍｏｄｅ、反転モード）、アキュミュレーションモード（Ａｃｃｕｍｕｌａｔｉｏｎ−ｍｏｄｅ、蓄積モード）、デプリーションモード（Ｄｅｐｌｅｔｉｏｎ−ｍｏｄｅ、空乏モード）がある。本実施形態では、アキュミュレーションモード又はデプリーションモードを用いる。このとき、チャネル半導体材料のドーピング濃度は、それぞれ１Ｅ１７ｃｍ−３、１Ｅ１９ｃｍ−３程度である。アキュミュレーションモード又はデプリーションモードを用いると、ナノワイヤの表面散乱を低減できバリスティック伝導効率を改善させることができ、またホットキャリア信頼性を改善できるからである。特に、アキュミュレーションモードでは、チャネルと垂直な方向の（キャリア伝導方向と垂直な方向の）電界を緩和できるために表面散乱が低減する。また、デプリーションモードでは、伝導チャネル（高キャリア濃度領域）がチャネル半導体断面の中央付近（図参照）に形成されるため、表面散乱とゲート絶縁膜へのキャリアトラップが低減する。
【００４４】
図７は、ダブルゲート構造の場合の例であり、デプリーションモードにしたときのＦＥＴ動作原理を説明するエネルギーバンド構造概念図である。図７を参照して、ダブルゲート構造でデプリーションモードにしたときに、ホットキャリアがゲート絶縁膜にトラップされにくい理由を説明する。図７に示すように、金属ソース４４と金属ドレイン４６のフェルミレベル（Ｅｆ）がミッドギャップよりもＥｃ側にあり、金属ゲート電極４７のＥｆがミッドギャップよりもＥｖ側にある。図７（ａ）に示すＯＦＦ状態（Ｖｇ〜０）では、左右のゲートからの空乏層がつながって、デバイスはカットオフされる。一方、図７（ｂ）に示すＯＮ状態（Ｖｇ〜＋１Ｖ）状態では、左右からの空乏層が縮んでチャネル中央をホットキャリアが流れる。チャネル（図中ではN＋チャネル４５）左右にポテンシャルバリアが存在するため、ホットキャリアがゲート絶縁膜にトラップされにくい。もちろん、チャネル表面散乱も防止できる。
【００４５】
本実施形態のように、チャネル濃度を適当にコントロールしてアキュミュレーション又はデプリーションモードになるよう調整すれば、本発明のデバイスをさらに高性能化、高信頼化できる。また、ゲート絶縁膜材料として、誘電率がゲートバイアスとともに低下する材料を用いることにより、スティープ・スロープＦＥＴ（Ｓｔｅｅｐ−ｓｌｏｐｅ  ＦＥＴ）（Ｓ−ｆａｃｔｏｒ＜６０ｍＶ／ｄｅｃ）も実現できる。
【００４６】
（第６の実施形態）
本実施形態では、ショットキーバリア・ソース／ドレインＭＯＳＦＥＴからなるＣＭＯＳデバイスについて、図８Ａ、Ｂ、Ｃの（ａ）〜（ｉ）を参照して、以下説明する。本実施形態のＣＭＯＳデバイスは、図８Ｃ（ｉ）に図示されるように、ＮＭＯＳ（図の左）とＰＭＯＳ（図の右）からなる。ＮＭＯＳの構造は、第２の実施形態で示したものと同様である。本実施形態における図中の符号は、第２の実施形態と同様である。ＰＭＯＳの構造は、チャネルとして用いる半導体層には、引っ張り歪みのかかった歪みシリコン・オン・インシュレータを用いて、チャネルボディ半導体に横方向（キャリア伝導方向）引っ張りストレス（ｓｔｒｅｓｓ）を発生させている。チャネルに引っ張り歪み（ｔｅｎｓｉｌｅ−ｓｔｒａｉｎ）をかけると、ＮＭＯＳとＰＭＯＳはともに負のショットキーバリア高さを実現できる。チャネルボディ材料は、両側面で、Ｈｉｇｈ−ｋ膜を介して金属のソース／ドレインと接触し、金属−絶縁体−半導体コンタクト構造を構成している。本実施形態のＰＭＯＳのＨｉｇｈ−ｋ膜は非常に薄く、０．６以上０．８ｎｍ以下程度である。さらに、ＳＢＨ低減の目的でバリアメタルを、Ｈｉｇｈ−ｋ膜（Ａｌ２Ｏ３）と金属Ｓ／Ｄの間に挟むことが好ましい。
【００４７】
図８Ａ、Ｂ、Ｃの（ａ）〜（ｉ）は、本実施形態のＣＭＯＳデバイスの製造方法を説明する断面図である。
【００４８】
（工程Ｃ１）  まず、チャネルとして用いる半導体層に引っ張り歪み（ｔｅｎｓｉｌｅ−ｓｔｒａｉｎ）のかかった歪みシリコン・オン・インシュレータ（ＳＳＯＩ）基板（１１、１２、１３）を用意する（図８Ａ（ａ）参照）。ＳＳＯＩの厚さは例えば１０ｎｍ程度である。
（工程Ｃ２）  次に、リソグラフィとＳｉ−ＲＩＥにより、メサ素子分離を形成する（図８Ａ（ｂ）参照）。
（工程Ｃ３）  次に、ゲート絶縁膜１４とゲート電極１５とを含むゲートスタックを形成する（図８Ａ（ｃ）参照）。例えば、Ｈｉｇｈ−ｋゲート絶縁膜としてＨｆＯ２を膜厚２〜３ｎｍ程度堆積形成し、その上にＴａＮ層、多結晶Ｓｉ層、の順でポリＳｉ／ＴａＮゲート電極１５を堆積形成する。ゲートを、リソグラフィとエッチングでパターンニングする。ゲート電極は、Ｗ／ＴｉＮメタルゲート電極でもよい。なお、ゲートスタックの形成順は、ｇａｔｅ−ｆｉｒｓｔ  ｐｒｏｃｅｓｓ、ｇａｔｅ−ｌａｓｔ  ｐｒｏｃｅｓｓ（ｒｅｐｌａｃｅｍｅｎｔ  ｍｅｔａｌ  ｇａｔｅ  ｐｒｏｃｅｓｓ，  ｄａｍａｓｃｅｎｅ  ｍｅｔａｌ  ｇａｔｅ  ｐｒｏｃｅｓｓとも呼ぶ。）のどちらでも良い。
（工程Ｃ４）  次に、ゲート側壁を形成する（図８Ｂ（ｄ）参照）。ゲート側壁の絶縁材としてＳｉＮ膜を５ｎｍ程度堆積し、全面エッチバックしてゲート側壁絶縁膜２１を形成する。
（工程Ｃ５）  次に、層間絶縁膜２０を８０ｎｍ程度堆積し、ＣＭＰで平坦化する（図８Ｂ（ｅ）参照）。層間絶縁膜として例えばＴＥＯＳ（テトラエトキシシラン）を用いる。
（工程Ｃ６）  次に、ＮＭＯＳ用金属ソース／ドレインを埋め込むためのコンタクトホール２４を形成する（図８Ｂ（ｆ）参照）。このとき、コンタクトホールの端部が、ゲート側壁絶縁膜２１に接触するようにする。また、コンタクトホールの底部に露出するＳＯＩ基板上の歪みＳｉを全てエッチング除去する。チャネルの側面を露出させる。ＡＬＤやＣＶＤを用いて、厚さ０．６以上０．８ｎｍ以下のＨｉｇｈ−ｋ膜１９をコンタクトホール内側に形成する。ｈｉｇｈ−ｋ膜は例えばＬａ２Ｏ３を用いる。
（工程Ｃ７）  次に、コンタクトホールに、２〜３ｎｍ程度のバリアメタル１８とタングステンＷを埋め込み、ＣＭＰ平坦化する（図８Ｃ（ｇ）参照）。バリアメタルとして、例えば、ＥｒＳｉ２膜、ＥｒＳｉ２／ＴｉＮ積層膜を用いる。ここで、チャネルボディ材料は、両側面でＨｉｇｈ−ｋ膜を介して金属ソース／ドレイン（１６、１７）と接触して、ＭＩＳコンタクトを構成する。
（工程Ｃ８）  ＰＭＯＳ用金属ソース／ドレインを埋め込むためのコンタクトホールを形成する（図８Ｃ（ｈ）参照）。このとき、コンタクトホール２４の端部が、ゲート側壁絶縁膜２１に接触するようにする。また、コンタクトホールの底部に露出する、ＳＯＩ基板上の歪みＳｉを全てエッチング除去する。チャネル材料の側面を露出させる。
（工程Ｃ９）  ＰＭＯＳ用コンタクトホールにおいて、ＡＬＤやＣＶＤを用いて、厚さ０．６以上０．８ｎｍ以下のＨｉｇｈ−ｋ膜１９をコンタクトホール内側に形成する。Ｈｉｇｈ−ｋ膜は例えばＡｌ２Ｏ３を用いる。コンタクトホールに、２〜３ｎｍ程度のバリアメタル１８とタングステンＷを埋め込み、ＣＭＰ平坦化する（図８Ｃ（ｉ）参照）。バリアメタルとして、例えば、ＰｔＳｉ２の膜、ＰｔＳｉ２／ＴｉＮ積層膜を用いる。該積層膜は、Ｈｉｇｈ−ｋ膜側にＰｔＳｉ２、タングステン側にＴｉＮを用いる。ここで、チャネルボディ材料は両側面で、Ｈｉｇｈ−ｋ膜を介して金属ソース・ドレイン（１６、１７）と接触して、ＭＩＳコンタクトを構成する。
（工程Ｃ１０）  後は、通常の半導体製造工程と同様である。
【００４９】
本実施形態のＣＭＯＳは、ＳＯＩに歪み（ｓｔｒａｉｎ）がかかることにより半導体のバンドギャップは縮小し、また、Ｈｉｇｈ−ｋ膜によりＦｅｒｍｉ−ｌｅｖｅｌ−ｐｉｎｎｉｎｇ効果が抑えられ、さらにまた、ｄｉｐｏｌｅによりＳＢＨが低減されるため、電子に対しても、ホールに対しても、負のショットキーバリア高さを実現できる。
【００５０】
本実施形態のＣＭＯＳデバイスでは、ソース端のＳＢＨが負になっており、電子とホールはホットエレクトロン（ＨＥ）やホットホール（ＨＨ）としてチャネルに注入される。なぜなら、負のＳＢＨのため、電子とホールはソースエッジでエネルギーバンド段差分、加速されるからである。これにより金属−Ｓｉ界面抵抗を大幅低減できる。さらにＬｇ＜１０ｎｍにすればＨＥやＨＨの一部がバリスティック伝導することによりデバイスを高速化できる。
【００５１】
なお、上記実施の形態等で示した例は、発明を理解しやすくするために記載したものであり、この形態に限定されるものではない。
【産業上の利用可能性】
【００５２】
本発明の半導体装置は、ＮＭＯＳ、ＰＭＯＳ、ＣＭＯＳデバイスとして、高性能化と高信頼化を同時に達成できるので、例えば高速ＬＳＩ（メモリ、ロジック）等に利用でき、産業上有用である。
【符号の説明】
【００５３】
１、４、４４    金属ソース
２、５    シリコンチャネル
３、６、４６    金属ドレイン
９、１９    Ｈｉｇｈ−ｋ膜
１０、３０    ＮＭＯＳＦＥＴデバイス
１１    Ｓｉ基板
１２    ＳｉＯ２
１３    歪みシリコン
１４    ゲート絶縁膜
１５、４５    ゲート電極
１６、１７    金属ソース／ドレイン
１８    バリアメタル
２０    層間絶縁膜
２１    ゲート側壁絶縁膜
２３    チャネル側面
２４    コンタクトホール
４７    金属ゲート電極
【図１】
2020021847.tif 000003
【図２】
2020021847.tif 000004
【図３Ａ】
2020021847.tif 000005
【図３Ｂ】
2020021847.tif 000006
【図３Ｃ】
2020021847.tif 000007
【図４】
2020021847.tif 000008
【図５Ａ】
2020021847.tif 000009
【図５Ｂ】
2020021847.tif 000010
【図５Ｃ】
2020021847.tif 000011
【図６】
2020021847.tif 000012
【図７】
2020021847.tif 000013
【図８Ａ】
2020021847.tif 000014
【図８Ｂ】
2020021847.tif 000015
【図８Ｃ】
2020021847.tif 000016
【図９】
2020021847.tif 000017