(57)【要約】【課題】安定性の高い基準信号や電圧比較が可能な半導体集積回路を提供する。【解決手段】半導体集積回路８００は、基準回路８１０を備える。第１ＮＭＯＳトランジスタＭ１および第２ＮＭＯＳトランジスタＭ２のゲートは共通に接続される。抵抗Ｒ１の一端は、第１ＮＭＯＳトランジスタＭ１のソースと接続され、他端が第２ＮＭＯＳトランジスタＭ２のソースと接続される。第１ＮＭＯＳトランジスタＭ１および第２ＮＭＯＳトランジスタＭ２が、フローティングＮＭＯＳトランジスタで構成される。【選択図】図２
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【特許請求の範囲】
【請求項１】
基準回路を備え、
前記基準回路は、
ゲートが共通に接続された第１ＮＭＯＳトランジスタと第２ＮＭＯＳトランジスタと、
一端が前記第１ＮＭＯＳトランジスタのソースと接続され、他端が前記第２ＮＭＯＳトランジスタのソースと接続される抵抗と、
を含み、
前記第１ＮＭＯＳトランジスタおよび前記第２ＮＭＯＳトランジスタが、フローティングＮＭＯＳトランジスタで構成されることを特徴とする半導体集積回路。
【請求項２】
前記第１ＮＭＯＳトランジスタおよび前記第２ＮＭＯＳトランジスタそれぞれを取り囲む分離層は、電源ラインと接続されることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第１ＮＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタはそれぞれ、同サイズの複数のトランジスタセルを含み、前記第２ＮＭＯＳトランジスタを構成する複数のトランジスタセルは、前記第１ＮＭＯＳトランジスタを構成する複数のトランジスタセルを取り囲むことを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
接地ラインの電位がスイッチングし、半導体基板が接地されることを特徴とする請求項１から３のいずれかに記載の半導体集積回路。
【請求項５】
前記基準回路は、前記第１ＮＭＯＳトランジスタの電流をコピーし、前記第１ＮＭＯＳトランジスタに供給するカレントミラー回路をさらに含むことを特徴とする請求項１から４のいずれかに記載の半導体集積回路。
【請求項６】
電源ラインと、
前記電源ラインの電圧を受ける低電圧誤動作防止回路と、
を備え、
前記低電圧誤動作防止回路は、
ゲートが共通に接続された第１ＮＭＯＳトランジスタと第２ＮＭＯＳトランジスタと、
一端が前記第１ＮＭＯＳトランジスタのソースと接続され、他端が前記第２ＮＭＯＳトランジスタのソースと接続される第１抵抗と、
前記第１抵抗の前記他端と、接地ラインの間に設けられる第２抵抗と、
前記第１ＮＭＯＳトランジスタおよび前記第２ＮＭＯＳトランジスタのゲートに、前記電源ラインの電圧を分圧した電圧を印加する分圧回路と、
前記第１ＮＭＯＳトランジスタに流れる電流と前記第２ＮＭＯＳトランジスタに流れる電流の大小関係に応じた出力信号を生成する出力回路と、
を含み、
前記第１ＮＭＯＳトランジスタおよび前記第２ＮＭＯＳトランジスタが、フローティングＮＭＯＳトランジスタで構成されることを特徴とする半導体集積回路。
【請求項７】
前記第１ＮＭＯＳトランジスタおよび前記第２ＮＭＯＳトランジスタそれぞれを取り囲む分離層は、前記電源ラインと接続されることを特徴とする請求項６に記載の半導体集積回路。
【請求項８】
接地ラインの電位がスイッチングし、半導体基板が接地されることを特徴とする請求項６または７に記載の半導体集積回路。
【請求項９】
ＮチャンネルまたはＮＰＮ型のハイサイドトランジスタの駆動回路であって、
入力信号をレベルシフトするレベルシフト回路と、
前記レベルシフト回路の出力に応じて、前記ハイサイドトランジスタを駆動するドライバと、
前記ハイサイドトランジスタのソースと接続されるスイッチングラインと、
ハイサイド電源ラインと、
前記スイッチングラインを接地とし、前記ハイサイド電源ラインの電圧を監視する低電圧誤動作防止回路と、
を備え、
前記低電圧誤動作防止回路は、
ゲートが共通に接続された第１ＮＭＯＳトランジスタと第２ＮＭＯＳトランジスタと、
一端が前記第１ＮＭＯＳトランジスタのソースと接続され、他端が前記第２ＮＭＯＳトランジスタのソースと接続される第１抵抗と、
前記第１抵抗の前記他端と、接地ラインの間に設けられる第２抵抗と、
前記第１ＮＭＯＳトランジスタおよび前記第２ＮＭＯＳトランジスタのゲートに、前記ハイサイド電源ラインの電圧を分圧した電圧を印加する分圧回路と、
前記第１ＮＭＯＳトランジスタに流れる電流と前記第２ＮＭＯＳトランジスタに流れる電流の大小関係に応じた出力信号を生成する出力回路と、
を含み、
前記第１ＮＭＯＳトランジスタおよび前記第２ＮＭＯＳトランジスタが、フローティングＮＭＯＳトランジスタで構成されることを特徴とする駆動回路。
【請求項１０】
前記第１ＮＭＯＳトランジスタおよび前記第２ＮＭＯＳトランジスタを取り囲む分離層は、前記ハイサイド電源ラインと接続されることを特徴とする請求項９に記載の駆動回路。
【請求項１１】
前記第１ＮＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタはそれぞれ、同サイズの複数のトランジスタセルを含み、前記第２ＮＭＯＳトランジスタを構成する複数のトランジスタセルは、前記第１ＮＭＯＳトランジスタを構成する複数のトランジスタセルを取り囲むことを特徴とする請求項９または１０に記載の駆動回路。
【請求項１２】
前記ハイサイド電源ラインの電圧は、ブートストラップ回路によって生成されることを特徴とする請求項９から１１のいずれかに記載の駆動回路。
【請求項１３】
ＤＣ／ＤＣコンバータのコントローラであって、
前記ＤＣ／ＤＣコンバータの出力が目標に近づくようにパルス信号を生成するパルス変調器と、
前記パルス信号にもとづいてＮチャンネルまたはＮＰＮ型のハイサイドトランジスタを駆動するハイサイド駆動回路と、
を備え、前記ハイサイド駆動回路は、請求項９から１２のいずれかの駆動回路を含むことを特徴とするコントローラ。
【請求項１４】
前記パルス信号にもとづいてＮチャンネルまたはＮＰＮ型のローサイドトランジスタを駆動するローサイド駆動回路をさらに備え、
前記ローサイド駆動回路は、前記ハイサイド駆動回路の低電圧誤動作防止回路と同じ構造を有する低電圧誤動作防止回路を含むことを特徴とする請求項１３に記載のコントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低電圧誤動作防止回路や基準回路を備える半導体集積回路に関する。
【背景技術】
【０００２】
さまざまな半導体集積回路に、基準回路（基準電圧源）やＵＶＬＯ（Under Voltage Lock Out、低電圧誤動作防止回路）が搭載される。基準電圧源は、電源電圧や温度に依存しない基準電圧を発生する回路であり、バンドギャップリファレンス回路とも称される。ＵＶＬＯ回路は、半導体集積回路に供給される電源電圧が、当該半導体集積回路に搭載される機能回路が安定に動作しうる下限電圧（以下、しきい値電圧ＶＵＶＬＯ）を超えているか否かを判定し、下回っている場合には、機能回路の動作を停止する。ＵＶＬＯ回路にも、しきい値電圧ＶＵＶＬＯを設定するために、温度や電源電圧に依存しない基準電圧が用いられる。
【０００３】
図１は、本発明者が検討したＵＶＬＯ回路７００の回路図である。ＵＶＬＯ回路７００は、ＮＰＮ型のバイポーラトランジスタであるＱ１，Ｑ２、抵抗Ｒ１，Ｒ２，Ｒａ〜Ｒｃ、トランジスタＭ１１〜Ｍ１７を備える。
【０００４】
バイポーラトランジスタＱ１，Ｑ２の電流をＩ１，Ｉ２とする。電流Ｉ１は、トランジスタＭ１１，Ｍ１２からなるカレントミラー回路ＣＭ１に入力される。電流Ｉ２は、トランジスタＭ１３，Ｍ１４からなるカレントミラー回路ＣＭ２に入力される。カレントミラー回路ＣＭ２の出力は、トランジスタＭ１５，Ｍ１６からなるカレントミラー回路ＣＭ３に入力される。
【０００５】
抵抗ＲａとＲｂの接続ノードＮｂには、入力電圧（電源電圧）Ｖｃｃに比例した電圧Ｖｂが発生する。この電圧Ｖｂが、トランジスタＱ１，Ｑ２のベースに印加され、電流Ｉ１，Ｉ２のバランスが変化する。そしてＩ１およびＩ２の大小関係によって、出力段のトランジスタＭ１２およびＭ１６のインピーダンスのバランスが変化し、出力ノードＯＵＴの信号ＵＶＬＯが、ハイまたはローのいずれかをとる。以上がＵＶＬＯ回路７００の基本的な機能である。
【０００６】
バイポーラトランジスタＱ１，Ｑ２のサイズ比は、１：Ｎである。バイポーラトランジスタＱ１，Ｑ２のベースエミッタ間電圧をＶＢＥ１，ＶＢＥ２とする。また抵抗Ｒ１とＲ２の接続ノードＮ１の電位をＶａ、抵抗ＲａとＲｂの接続ノード（バイポーラトランジスタのベース電圧）の電位をＶｂとし、抵抗Ｒ１の電圧降下をΔＶとすると、以下の関係式が成り立つ。
Ｖｂ＝Ｖａ＋ＶＢＥ１＝Ｖａ＋ΔＶ＋ＶＢＥ２      …（１）
これを変形すると、式（２）を得る。
ΔＶ＝ＶＢＥ１−ＶＢＥ２      …（２）
【０００７】
また、２つのバイポーラトランジスタＱ１，Ｑ２に流れる電流に関して、式（３），（４）が成り立つ。
Ｉ１＝Ｉｓ×ｅｘｐ（ＶＢＥ１／ＶＴ）      …（３）
Ｉ２＝Ｎ×Ｉｓ×ｅｘｐ（ＶＢＥ２／ＶＴ）      …（４）
ただし、ＶＴ＝ｋ／ｑ×Ｔ
【０００８】
式（３）、（４）を変形すると、式（５），（６）を得る。
ＶＢＥ１＝ＶＴ・ｌｎ（Ｉ１／Ｉｓ）      …（５）
ＶＢＥ２＝ＶＴ・ｌｎ（Ｉ２／（Ｎ・Ｉｓ））      …（６）
式（５）、（６）を式（２）に代入すると、式（７）を得る。
ΔＶ＝ＶＴ｛ｌｎ（Ｉ１／Ｉｓ）−ｌｎ（Ｉ２／（Ｎ・Ｉｓ））｝
＝ＶＴ・ｌｎ（Ｎ×Ｉ１／Ｉ２）      …（７）
【０００９】
Ｉ１＝Ｉ２のときが、ＵＶＬＯ解除とＵＶＬＯ保護の境界となり、式（８）が成り立つ。
ΔＶ（Ｉ１＝Ｉ２）＝ＶＴ×ｌｎＮ    …（８）
ΔＶ（Ｉ１＝Ｉ２）は、Ｉ１＝Ｉ２であるときのΔＶである。
【００１０】
また抵抗Ｒ１の電圧降下は式（９）で与えられる。
Ｉ２＝ΔＶ（Ｉ１＝Ｉ２）／Ｒ１      …（９）
【００１１】
式（８）を式（９）に代入すると、式（１０）を得る。
Ｉ２＝ＶＴ×ｌｎＮ／Ｒ１      …（１０）
【００１２】
ＵＶＬＯ回路のしきい値はヒステリシスを有し、上側のしきい値をＶＵＶＬＯ＋，下側のしきい値をＶＵＶＬＯ−とする。上側しきい値ＶＵＶＬＯ＋を考える。ＵＶＬＯ回路７００の出力ＵＶＬＯがハイであるとき、トランジスタＭ１７はオンであるから、ノードＮ１の電位Ｖｂ（Ｉ１＝Ｉ２）と入力電圧Ｖｃｃ（すなわちＶＵＶＬＯ＋）には、式（１１）の関係が成り立つ。
ＶＵＶＬＯ＋＝Ｖｂ（Ｉ１＝Ｉ２）×（Ｒａ／Ｒｂ＋１）      …（１１）
Ｖｂ（Ｉ１＝Ｉ２）は、Ｉ１＝Ｉ２であるときのノードＮｂの電位である。
【００１３】
式（１１）に、式（１）を代入すると、式（１２）を得る。
ＶＵＶＬＯ＋＝（Ｖａ（Ｉ１＋Ｉ２）＋ＶＢＥ１（Ｉ１＋Ｉ２））×（Ｒａ／Ｒｂ＋１）
＝（Ｒ２×（Ｉ１＋Ｉ２）＋ＶＢＥ１（Ｉ１＋Ｉ２））×（Ｒａ／Ｒｂ＋１）
＝（Ｒ２×２×Ｉ２＋ＶＢＥ１（Ｉ１＋Ｉ２））×（Ｒａ／Ｒｂ＋１）
＝（Ｒ２／Ｒ１×２×ＶＴ×ｌｎＮ＋ＶＢＥ１（Ｉ１＋Ｉ２））×（Ｒａ／Ｒｂ＋１）  …（１２）
【００１４】
下側しきい値ＶＵＶＬＯ−を考える。ＵＶＬＯ回路７００の出力ＵＶＬＯがローであるとき、トランジスタＭ１７はオフであるから、ノードＮ１の電位Ｖｂ（Ｉ１＝Ｉ２）と入力電圧Ｖｃｃ（すなわちＶＵＶＬＯ＋）には、式（１３）の関係が成り立つ。
ＶＵＶＬＯ−＝Ｖｂ（Ｉ１＝Ｉ２）×（Ｒａ／（Ｒｂ＋Ｒｃ）＋１）      …（１３）
式（１３）に式（１）を代入すると、式（１４）を得る。
ＶＵＶＬＯ−＝Ｖｂ（Ｉ１＝Ｉ２）×（Ｒａ／（Ｒｂ＋Ｒｃ）＋１）
＝（Ｒ２／Ｒ１×２×ＶＴ×ｌｎＮ＋ＶＢＥ１（Ｉ１＝Ｉ２））×（Ｒａ／（Ｒｂ＋Ｒｃ）＋１）  …（１４）
【００１５】
温度依存性をキャンセルするためには、式（１２）の温度Ｔの偏微分がゼロでなければならない。
δ／δＴ｛（Ｒ２／Ｒ１×２×ＶＴ×ｌｎＮ＋ＶＢＥ１（Ｉ１＋Ｉ２））×（Ｒａ／Ｒｂ＋１）｝
＝Ｒ２／Ｒ１×２×ｋ／ｑ×ｌｎＮ＋α＝０
αは、ＶＢＥ１の温度係数であり、−１．７１［ｍＶ／ｄｅｇ］である。
よって、
Ｒ２＝−α×Ｒ１／｛２×ｋ／ｑ×ｌｎ（Ｎ）｝      …（１５）
を満たすとき、正の温度特性を有するＶＴ（＝ｋ／ｑ×Ｔ）と、負の温度特性を有するＶＢＥをキャンセルさせ、温度に依存しないしきい値を設定できる。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２０１３−２５５００２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
本発明者は、図１のＵＶＬＯ回路７００について検討した結果、以下の課題を認識するに至った。
【００１８】
図１のＵＶＬＯ回路７００において、ＮＰＮ型バイポーラトランジスタＱ１，Ｑ２はそれぞれ、コレクタと基板（Ｓｕｂ）の間にＰＮ接合（寄生ダイオード）が存在し、ＰＮ接合の空乏層容量（寄生容量）Ｃｓｕｂを有する。静的な回路（直流動作する回路）では、この寄生容量ＣＳＵＢの影響が顕在化することはない。
【００１９】
ところが、ＵＶＬＯ回路が、スイッチング動作する動的な半導体チップに集積化される場合、寄生容量ＣＳＵＢの影響によって、バイポーラトランジスタＱ１，Ｑ２のコレクタ電圧が変動し、ＵＶＬＯ回路の誤動作の要因となる。
【００２０】
ここではＵＶＬＯ回路の問題について説明したが、いわゆるバンドギャップリファレンス回路を用いた基準電圧源においても同様の問題が生ずる。すなわち、バンドギャップリファレンス回路は、トランジスタＱ１，Ｑ２および抵抗Ｒ１を有しており、ＵＶＬＯ回路と同様に、寄生容量ＣＳＵＢが存在する。したがってスイッチング動作するような動的な回路に搭載される場合、コレクタ電圧が変動し、正確な基準電圧を生成できなくなる。
【００２１】
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、安定性の高い基準信号や電圧比較が可能な半導体集積回路の提供にある。
【課題を解決するための手段】
【００２２】
本発明のある態様は半導体集積回路に関する。半導体集積回路は、基準回路を備える。基準回路は、ゲートが共通に接続された第１ＮＭＯＳトランジスタと第２ＮＭＯＳトランジスタと、一端が第１ＮＭＯＳトランジスタのソースと接続され、他端が第２ＮＭＯＳトランジスタのソースと接続される抵抗と、を含む。第１ＮＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタが、フローティングＮＭＯＳトランジスタで構成される。
【００２３】
本発明の別の態様もまた、半導体集積回路である。この半導体集積回路は、電源ラインと、電源ラインの電圧を受ける低電圧誤動作防止回路と、を備える。低電圧誤動作防止回路は、ゲートが共通に接続された第１ＮＭＯＳトランジスタと第２ＮＭＯＳトランジスタと、一端が第１ＮＭＯＳトランジスタのソースと接続され、他端が第２ＮＭＯＳトランジスタのソースと接続される第１抵抗と、第１抵抗の他端と、接地ラインの間に設けられる第２抵抗と、第１ＮＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタのゲートに、電源ラインの電圧を分圧した電圧を印加する分圧回路と、第１ＮＭＯＳトランジスタに流れる電流と第２ＮＭＯＳトランジスタに流れる電流の大小関係に応じた出力信号を生成する出力回路と、を含む。第１ＮＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタが、フローティングＮＭＯＳトランジスタで構成される。
【００２４】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２５】
本発明のある態様によれば、安定性の高い基準信号や電圧比較が可能となる。
【図面の簡単な説明】
【００２６】
【図１】本発明者が検討したＵＶＬＯ回路の回路図である。
【図２】実施の形態に係る半導体集積回路の回路図である。
【図３】図３（ａ）、（ｂ）は、フローティングＮＭＯＳトランジスタの素子構造を示す平面図および断面図である。
【図４】第１ＮＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタのレイアウト図である。
【図５】実施例１に係る半導体集積回路の回路図である。
【図６】ＵＶＬＯ回路を備えるスイッチング回路のブロック図である。
【図７】ＤＣ／ＤＣコンバータのコントローラの回路図である。
【図８】インバータ装置の回路図である。
【図９】実施例２に係る基準電圧源の回路図である。
【図１０】実施例３に係る基準回路の回路図である。
【発明を実施するための形態】
【００２７】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２８】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【００２９】
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【００３０】
また、「信号Ａ（電圧、電流）が信号Ｂ（電圧、電流）に応じている」とは、信号Ａが信号Ｂと相関を有することを意味し、具体的には、（i）信号Ａが信号Ｂである場合、（ii）信号Ａが信号Ｂに比例する場合、（iii）信号Ａが信号Ｂをレベルシフトして得られる場合、（iv）信号Ａが信号Ｂを増幅して得られる場合、（v）信号Ａが信号Ｂを反転して得られる場合、（vi）あるいはそれらの任意の組み合わせ、等を意味する。「応じて」の範囲は、信号Ａ、Ｂの種類、用途に応じて定まることが当業者には理解される。
【００３１】
図２は、実施の形態に係る半導体集積回路８００の回路図である。半導体集積回路８００は、基準回路８１０、機能回路８３０、電源ライン８３１、接地ライン８３２を備える。基準回路８１０は、電源電圧Ｖｃｃに依存しない基準信号を生成し、あるいは基準信号を利用した信号処理を提供する。基準信号は、基準電圧であってもよいし基準電流であってもよいし、しきい値電圧であってもよい。当業者によれば、基準信号の種類は、基準回路８１０の周辺回路の構成によって決まることが理解される。なお、後述のように接地ライン８３２の電位は必ずしも固定されるとは限らず、その電位はスイッチングしてもよい。基準回路８１０の出力は、機能回路８３０に供給される。
【００３２】
基準回路８１０は、基本回路要素８２０を備える。基本回路要素８２０は、第１ＮＭＯＳトランジスタＭ１，第２ＮＭＯＳトランジスタＭ２、抵抗Ｒ１を含む。第１ＮＭＯＳトランジスタＭ１および第２ＮＭＯＳトランジスタＭ２のゲートは共通に接続される。抵抗Ｒ１の一端は、第１ＮＭＯＳトランジスタＭ１のソースと接続され、他端が第２ＮＭＯＳトランジスタＭ２のソースと接続される。
【００３３】
第１ＮＭＯＳトランジスタＭ１および第２ＮＭＯＳトランジスタＭ２は、フローティングＮＭＯＳトランジスタで構成される。第１ＮＭＯＳトランジスタＭ１と第２ＮＭＯＳトランジスタＭ２のサイズ比（Ｗ１／Ｌ１：Ｗ２／Ｌ２）は、１：Ｋである。Ｗはゲート幅、Ｌはゲート長である。
【００３４】
図３（ａ）、（ｂ）は、フローティングＮＭＯＳトランジスタ（ＦＮＭＯＳ）の素子構造を示す平面図および断面図である。図３（ａ）、（ｂ）では、Ｐ型のシリコン基板ＰＳＵＢに形成されるトランジスタの構造を説明する。フローシングＮＭＯＳトランジスタの周囲および下側は、Ｎ型の不純物が拡散された分離層ＢＬ（いわゆるBuried Layer層）で囲まれている。
【００３５】
分離層ＢＬで囲まれるＰ型ウェルＰＷには、Ｎ型のドレイン領域Ｄおよびソース領域Ｓが形成され、それらの間のゲート領域Ｇには、ゲート絶縁膜およびゲート電極が形成される。また、Ｐ型ウェルの内部には、ドレインＤ、ゲートＧ、ソースＳ領域を取り囲むようにして、Ｐ型のバックゲート領域ＢＧが形成される。バックゲートＢＧと分離層ＢＬの間には、第１のＰＮ接合（ダイオード）Ｄ１が形成され、Ｐ型基板ＰＳＵＢと分離層ＢＬの間には、第２のＰＮ接合Ｄ２が形成され、２つのＰＮ接合Ｄ１，Ｄ２はカソード同士が向き合っており、ＰＮＰ型の寄生バイポーラトランジスタを形成する。分離層ＢＬ（すなわち寄生バイポーラトランジスタのベース）は、電源ラインと接続され、したがって寄生バイポーラトランジスタの影響が意図せずに導通するのが防止される。
【００３６】
なおＦＮＭＯＳトランジスタは、ゲートＧ、ソースＳ、ドレインＤ、バックゲートＢＧが基板（Ｓｕｂ）に対して分離されていればよく、ＭＯＳトランジスタの構造は、図３のそれには限定されない。
【００３７】
図２に戻る。第１ＮＭＯＳトランジスタＭ１および第２ＮＭＯＳトランジスタＭ２に流れる電流をＩ１，Ｉ２とする。第１ＮＭＯＳトランジスタＭ１および第２ＮＭＯＳトランジスタＭ２は、Ｉ１＝Ｉ２が成り立つときにサブスレッショルド領域となるように、素子サイズ（Ｗ／Ｌ）やバイアス状態が定められる。
【００３８】
以上が半導体集積回路８００の構成である。続いてその動作を説明する。基準回路８１０は、Ｉ１＝Ｉ２が成り立つようにバイアスして使用され（基準電圧源や基準電流源）、あるいはＩ１＝Ｉ２となる状態を境界（しきい値）として使用される（ＵＶＬＯ回路）。したがって、Ｉ１＝Ｉ２が成り立つ状態について考察する。
【００３９】
第１ＮＭＯＳトランジスタＭ１および第２ＮＭＯＳトランジスタＭ２は、サブスレッショルド領域で動作するから、それらのドレイン電流は、式（１６）で与えられる。
【数１】
2020087942.tif 000003
【００４０】
抵抗Ｒ１の電圧降下ΔＶは、式（１７）で与えられる。
ΔＶ＝ＶＧＳ１−ＶＧＳ２      …（１７）
【００４１】
また、サブスレッショルド領域におけるゲートソース間電圧は式（１８）で表される。
ＶＧＳ＝ＶＴＨ＋Ｓ×ｌｎ（Ｉｄ／（Ｗ／Ｌ）×Ｉ０）      …（１８）
【００４２】
Ｉ１＝Ｉ２が成り立つとき、式（１７）を変形して式（１９）を得る。
ΔＶ＝ＶＧＳ１−ＶＧＳ２
＝ζ×ｋ／ｑ×Ｔ×ｌｎ（ＩＤ１／ＩＤ２）
＝ζ×ｋ／ｑ×Ｔ×ｌｎ（（Ｗ２／Ｌ２）／（Ｗ１／Ｌ１））
＝ζ×ｋ／ｑ×Ｔ×ｌｎ（Ｋ）      …（１９）
【００４３】
ΔＶ＝Ｉ２×Ｒ１が成り立つから、バランス状態（Ｉ１＝Ｉ２）において第２ＮＭＯＳトランジスタＭ２（および第１ＮＭＯＳトランジスタＭ１）の電流Ｉ１（Ｉ２）は式（２０）で表される。
Ｉ２＝Ｉ１＝ΔＶ／Ｒ１
＝ζ×ｋ／ｑ×Ｔ×ｌｎ（Ｋ）／Ｒ１    …（２０）
これは電源電圧Ｖｃｃに依存しない定電流である。この特性に着目すると、基本回路要素８２０を用いて、基準電流源を構成できるかことが理解される。
【００４４】
なお、式（１７）から明らかなように、Ｉ１＝Ｉ２のときに、バイポーラトランジスタと同様に、ΔＶは正の温度特性を有することがわかる。なお後述するように基本回路要素８２０を利用することで、温度依存性を有さない基準信号を生成可能であり、あるいは温度特性がフラットなＵＶＬＯ回路を提供できる。
【００４５】
以上が半導体集積回路８００の構成である。この半導体集積回路８００によれば、第１ＮＭＯＳトランジスタＭ１および第２ＮＭＯＳトランジスタＭ２のバックゲートＢＧ、ソースＳ、ゲートＧ、ドレインＤは、基板ＰＳＵＢから分離されるため、基板ＰＳＵＢの電位の変動の影響を低減することができる。
【００４６】
なお、フローティングＮＭＯＳトランジスタを用いる代わりに、絶縁膜上に形成した単結晶シリコンを基板とするＳＯＩ（Silicon on Insulator）基板を用いるアプローチも考えられる。しかしながらＳＯＩ基板は通常のシリコン基板に比べて高価であるから、このアプローチと比較して、実施の形態に係る半導体集積回路８００はコストの観点からも有利である。
【００４７】
図４は、第１ＮＭＯＳトランジスタＭ１および第２ＮＭＯＳトランジスタＭ２のレイアウト図である。Ｋ＝３の場合を考える。第１ＮＭＯＳトランジスタＭ１および第２ＮＭＯＳトランジスタＭ２は、４×４に配置された１６個のトランジスタユニット（セル）を含む。中央の４個のセルが、第１ＮＭＯＳトランジスタＭ１に割り当てられ、それらを取り囲む１２個のセルが、第２ＮＭＯＳトランジスタＭ２に割り当てられる。このレイアウトによれば、第１ＮＭＯＳトランジスタＭ１と第２ＮＭＯＳトランジスタＭ２のペア性を高めることができる。
【００４８】
本発明は、図２のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、方法に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や動作の理解を助け、またそれらを明確化するために、より具体的な構成例や実施例を説明する。
【００４９】
（実施例１）
図５は、実施例１に係る半導体集積回路８００Ａの回路図である。半導体集積回路８００Ａは、ＵＶＬＯ回路８１０Ａを備える。ＵＶＬＯ回路８１０Ａは、図２の基本回路要素８２０に加えて、抵抗Ｒ２、分圧回路８２２、出力回路８２４を備える。
【００５０】
分圧回路８２２は、電源ライン８３１の電圧Ｖｃｃを分圧し、分圧後の電圧Ｖｂを第１ＮＭＯＳトランジスタＭ１および第２ＮＭＯＳトランジスタＭ２のゲートに供給する。分圧回路８２２の分圧比は、ＵＶＬＯ回路８１０Ａの出力（ハイ・ロー）に応じて２値で変化する。分圧回路８２２の構成は、図１と同様である。
【００５１】
出力回路８２４は、第１ＮＭＯＳトランジスタＭ１に流れる電流Ｉ１と第２ＮＭＯＳトランジスタＭ２に流れる電流Ｉ２を比較する比較回路であり、２つの電流Ｉ１，Ｉ２の大小関係を示す出力ＵＶＬＯを生成する。出力回路８２４は、トランジスタＭ１１〜Ｍ１６を含む。トランジスタＭ１１，Ｍ１２は、第１のカレントミラー回路を形成し、第１ＮＭＯＳトランジスタＭ１の電流Ｉ１を折り返す。トランジスタＭ１３、Ｍ１４は、第２のカレントミラー回路を形成し、第２ＮＭＯＳトランジスタＭ２の電流Ｉ２を折り返す。トランジスタＭ１５，Ｍ１５は、第３のカレントミラー回路を形成し、トランジスタＭ１４の電流を折り返す。電流Ｉ１とＩ２の大小関係によって、出力段のトランジスタＭ１２，Ｍ１６のインピーダンスのバランスが変化し、出力ノードの電圧レベルは、ハイまたはローの一方をとる。
【００５２】
トランジスタＭ１５，Ｍ１６は、第１ＮＭＯＳトランジスタＭ１および第２ＮＭＯＳトランジスタＭ２と同様に、フローティングＮＭＯＳトランジスタで構成され、それらの分離層ＢＬは、電源ライン８３１と接続される。
【００５３】
以上がＵＶＬＯ回路８１０Ａの構成である。ＵＶＬＯ回路８１０Ａの動作は、図１のＵＶＬＯ回路７００と同様である。ＵＶＬＯ回路８１０Ａの温度依存性について説明する。
【００５４】
ＵＶＬＯの上側しきい値ＶＵＶＬＯ＋は、式（１２）において、ＶＴ×ｌｎＮ＋ＶＢＥ１（Ｉ１＋Ｉ２）の項を、ζ×ｋ／ｑ×Ｔ×ｌｎ（Ｋ）＋ＶＧＳ１に置き換えて得ることができ、式（２１）で表される。
ＶＵＶＬＯ＋＝（Ｒ２／Ｒ１×２×ζ×ｋ／ｑ×Ｔ×ｌｎ（Ｋ）＋ＶＧＳ１）×（Ｒａ／Ｒｂ＋１）      …（２１）
【００５５】
同様にＵＶＬＯの下側しきい値ＶＵＶＬＯーは、式（１３）において、ＶＴ×ｌｎＮ＋ＶＢＥ１（Ｉ１＋Ｉ２）の項を、ζ×ｋ／ｑ×Ｔ×ｌｎ（Ｋ）＋ＶＧＳ１に置き換えて得ることができ、式（２２）で表される。
ＶＵＶＬＯー＝（Ｒ２／Ｒ１×２×ζ×ｋ／ｑ×Ｔ×ｌｎ（Ｋ）＋ＶＧＳ１）×（Ｒａ／（Ｒｂ＋Ｒｃ）＋１）      …（２２）
【００５６】
しきい値ＶＵＶＬＯ＋の温度依存性をゼロとする条件は、式（２１）の温度の偏微分がゼロである。
（Ｒ２／Ｒ１×２×ζ×ｋ／ｑ×ｌｎ（Ｋ）＋β）＝０
βは、ＶＧＳの微分であり、−２．６０［ｍＶ／ｄｅｇ］である。
したがって、式（２３）を満たすように、抵抗Ｒ１，Ｒ２を決めることで、温度に依存しないしきい値ＶＵＶＬＯ＋，ＶＵＶＬＯ−を得ることができる。
Ｒ２／Ｒ１＝−β／｛２×ζ×ｋ／ｑ×ｌｎ（Ｋ）｝    …（２３）
【００５７】
続いて、ＵＶＬＯ回路８１０Ａの用途を説明する。図６は、ＵＶＬＯ回路８１０Ａを備えるスイッチング回路１００のブロック図である。
【００５８】
スイッチング回路１００は、入力（ＶＩＮ）ピン、ブートストラップ（ＶＢ）ピン、スイッチング（ＶＳ）ピン、接地（ＧＮＤ）ピンを備える。以下の説明では、ピンを、端子やラインとも称する。
【００５９】
スイッチング回路１００は、ハイサイドトランジスタＭＨ、ローサイドトランジスタＭＬ、ハイサイド駆動回路３００およびローサイド駆動回路１１０を備え、それらが半導体チップに集積化されたＩＣ（Integrated Circuit）である。
【００６０】
ハイサイドトランジスタＭＨは、ＮチャンネルまたはＮＰＮ型であり、ＶＩＮピンとＶＳピンの間に設けられる。ローサイドトランジスタＭＬは、ハイサイドトランジスタＭＨと同型であり、ＶＳピンとＧＮＤピンの間の設けられる。スイッチング回路１００はいわゆるブートストラップ回路によって、ＶＢラインに入力電圧ＶＩＮよりも高い電源電圧（ＶＢ）を生成する。レギュレータ１２０は、安定化された内部電圧ＶＲＥＧを発生し、ダイオードＤ１を介してブートストラップキャパシタＣ１を充電する。スイッチング回路１００に対して、外部の電源から適切な電圧レベルに安定化された直流電圧が供給される場合、レギュレータ１２０は省略してもよい。
【００６１】
ローサイド駆動回路１１０は、制御信号ＬＩＮにもとづいてローサイドトランジスタＭＬを駆動する。
【００６２】
ハイサイド駆動回路３００は、制御信号ＨＩＮにもとづいて、ハイサイドトランジスタＭＨを駆動する。ハイサイド駆動回路（以下、単に駆動回路ともいう）３００は、バッファ（ドライバ）３１０、レベルシフト回路３２０およびＵＶＬＯ回路８１０Ａを備える。
【００６３】
レベルシフト回路３２０は、ＧＮＤピンの電圧をロー、電源電圧ＶＣＣをハイとするロジックレベルの入力信号ＨＩＮを、ブートストラップラインＶＢの電圧ＶＢをハイ、スイッチングラインＶＳの電圧ＶＳをローとする中間信号ＬＶＳＦＴＯＵＴに変換する。バッファ３１０は、レベルシフト回路３２０の出力ＬＶＳＦＴＯＵＴに応じて、ハイサイドトランジスタＭＨを駆動する。
【００６４】
駆動回路３００は、ＶＢラインを上側電源ライン（電源プレーン）、ＶＳラインを下側電源ライン（接地プレーン）として動作する。ＶＳラインの電圧Ｖｓが、入力電圧ＶＩＮと接地電圧０Ｖの間でスイッチングするとき、ＶＢラインの電圧ＶＢも、電圧ＶＳと一定の電位差を保ちながらスイッチングする。この電位差が、ハイサイドの回路ブロックの電源電圧に対応する。
【００６５】
ＵＶＬＯ回路８１０Ａは、ＶＢラインとＶＳラインの電位差を、所定のしきい値ＶＵＶＬＯ＋、ＶＵＶＬＯ−と比較する。図５の電源ライン８３１、接地ライン８３２はそれぞれ、図６のＶＢライン、ＶＳラインとなる。
【００６６】
図６に示すような接地ライン（接地プレーン）がスイッチングする回路ブロックにおいて、図１のＵＶＬＯ回路を採用すると、バイポーラトランジスタのコレクタの電位が、スイッチングの影響を受け、正しいＵＶＬＯ判定が不能となる。これに対して、図５のＵＶＬＯ回路８１０Ａを採用することにより、スイッチングの影響を排除し、正確なＵＶＬＯ判定が可能となる。
【００６７】
また図６に示すように、ローサイド駆動回路１１０にも、ＵＶＬＯ回路８１０Ａを用いることができる。ローサイドの接地プレーンは接地されるため、理想的にはスイッチングの影響は受けないため、図１のＵＶＬＯ回路７００を用いることができる。しかしながら現実的には、ＧＮＤラインと外部の接地の間には、無視できないインピーダンス成分が存在するため、ＧＮＤラインの電位は、スイッチングの影響を受ける。そこでローサイドにもＵＶＬＯ回路８１０Ａを採用することで、正確なＵＶＬＯ判定が可能となる。
【００６８】
（用途）
続いて駆動回路３００の用途を説明する。駆動回路３００は、ＤＣ／ＤＣコンバータに用いることができる。図７は、ＤＣ／ＤＣコンバータ５００のコントローラ４００の回路図である。ＤＣ／ＤＣコンバータ５００は同期整流型の降圧（Ｂｕｃｋ）コンバータであり、コントローラ４００に加えて、キャパシタＣ１，Ｃ２およびインダクタＬ１を備える。
【００６９】
コントローラ４００は、ハイサイドトランジスタＭＨ、ローサイドトランジスタＭＬ、パルス変調器４１０、ローサイド駆動回路４２０および駆動回路（ハイサイド駆動回路）３００を備える。パルス変調器４１０は、ＤＣ／ＤＣコンバータ５００の出力（出力電圧あるいは出力電流、あるいは負荷の状態）が目標に近づくようにパルス信号ＨＩＮ，ＬＩＮを生成する。たとえばパルス変調器４１０は、出力電圧ＶＯＵＴを目標電圧ＶＲＥＦに近づけてもよいし（定電圧制御）、出力電流ＩＯＵＴを目標電流ＩＲＥＦに近づけてもよい（定電流制御）。
【００７０】
ハイサイド駆動回路３００は、パルス信号ＨＩＮにもとづいてＮチャンネルまたはＮＰＮ型のハイサイドトランジスタＭＨを駆動する。またローサイド駆動回路４２０は、パルス信号ＬＩＮにもとづいてローサイドトランジスタＭＬを駆動する。
【００７１】
駆動回路３００は、インバータ装置に用いることができる。図８は、インバータ装置６００の回路図である。インバータ装置６００は、三相インバータ６１０と、Ｕ相、Ｖ相、Ｗ相の駆動回路６２０Ｕ，６２０Ｖ，６２０Ｗを備える。三相インバータ６１０は、ハイサイドトランジスタＭＨＵ，ＭＨＶ，ＭＨＷと、ローサイドトランジスタＭＬＵ，ＭＬＶ，ＭＬＷを有する。駆動回路６２０＃（＃＝Ｕ，Ｖ，Ｗ）は、ハイサイド駆動回路３００とローサイド駆動回路６３０を含む。
【００７２】
（実施例２）
図９は、実施例２に係る基準電圧源８１０Ｂの回路図である。基準電圧源８１０Ｂは、基本回路要素８２０に加えて、抵抗Ｒ２、インピーダンス素子Ｚ１，Ｚ２および帰還回路（アンプ）８４０を備える。インピーダンス素子Ｚ１，Ｚ２は、トランジスタＭ１，Ｍ２のドレインと接続される。帰還回路８４０は、インピーダンス素子Ｚ１とＺ２の電圧降下が等しくなるように、すなわちＩ１＝Ｉ２が成り立つように、トランジスタＭ１，Ｍ２のゲート電圧Ｖｂを調節する。インピーダンス素子は、抵抗であってもよいし、トランジスタであってもよい。
【００７３】
（実施例３）
図１０は、実施例３に係る基準回路８１０Ｃの回路図である。基準回路８１０Ｃは、基本回路要素８２０に加えて、カレントミラー回路８４２を備える。カレントミラー回路８４２の入力は、第２ＮＭＯＳトランジスタＭ２と接続され、カレントミラー回路８４２の出力は第１ＮＭＯＳトランジスタＭ１と接続される。カレントミラー回路８４２によって、Ｉ１＝Ｉ２となるように帰還がかかる。
【００７４】
基準回路８１０Ｃは、出力トランジスタＭｏ１をさらに備えてもよい。出力トランジスタＭｏ１は、電流Ｉ２をコピーし、電源電圧Ｖｃｃに依存しない基準電流ＩＲＥＦとして出力する。
【００７５】
基準回路８１０Ｃは、出力トランジスタＭｏ２およびインピーダンス素子Ｚ３を備えてもよい。出力トランジスタＭｏ２は、電流Ｉ２をコピーし、インピーダンス素子Ｚ３に電流Ｉ３を供給し、基準電圧ＶＲＥＦを発生してもよい。
【００７６】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００７７】
（第１変形例）
図３では、Ｐ型半導体基板を用いる場合を説明したが、Ｎ型半導体基板を用いてもよい。この場合、Ｐ型とＮ型を読み替えればよい。
【００７８】
（第２変形例）
実施の形態ではハイサイドトランジスタＭＨをＮチャンネルＭＯＳＦＥＴとして説明したが、ＮＰＮ型バイポーラトランジスタであってもよいし、ＩＧＢＴであってもよい。この場合、ゲート、ソース、ドレインを、ベース、エミッタ、ドレインと読み替えればよい。
【００７９】
（第３変形例）
実施の形態では、ハイサイドトランジスタＭＨが駆動回路３００と同じＩＣに集積化される場合を説明したがその限りでなく、ハイサイドトランジスタＭＨは、ディスクリート部品であってもよい。
【００８０】
（第４変形例）
図７のＤＣ／ＤＣコンバータ５００において、ローサイドトランジスタＭＬをダイオードに置換してもよい。またＤＣ／ＤＣコンバータ５００のトポロジーは降圧型に限定されず、ハイサイドトランジスタを備える他の形式であってもよい。
【００８１】
（第５変形例）
スイッチング回路１００の用途は、ＤＣ／ＤＣコンバータやインバータ装置に限定されない。たとえばスイッチング回路１００は、双方向コンバータ、バッテリの充電回路、オーディオ用のＤ級アンプにも適用可能である。
【００８２】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００８３】
１００  スイッチング回路
１１０  ローサイド駆動回路
ＭＨ  ハイサイドトランジスタ
ＭＬ  ローサイドトランジスタ
３００  駆動回路
３１０  バッファ
３２０  レベルシフト回路
４００  コントローラ
４１０  パルス変調器
４２０  ローサイド駆動回路
５００  ＤＣ／ＤＣコンバータ
７００  ＵＶＬＯ回路
８００  半導体集積回路
８１０  基準回路
８１０Ａ  ＵＶＬＯ回路
８１０Ｂ  基準電圧源
８１０Ｃ  基準回路
８２０  基本回路要素
Ｍ１  第１ＮＭＯＳトランジスタ
Ｍ２  第２ＮＭＯＳトランジスタ
Ｒ１，Ｒ２  抵抗
８２２  分圧回路
８２４  出力回路
８３０  機能回路
８３１  電源ライン
８３２  接地ライン
８４０  帰還回路
８４２  カレントミラー回路
【図１】
2020087942.tif 000004
【図２】
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【図３】
2020087942.tif 000006
【図４】
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【図５】
2020087942.tif 000008
【図６】
2020087942.tif 000009
【図７】
2020087942.tif 000010
【図８】
2020087942.tif 000011
【図９】
2020087942.tif 000012
【図１０】
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