(57)【要約】【課題】データの転送完了後にＣＰＵに割り込み通知を行うことができる制御装置を提供する。【解決手段】第１制御部１２のメモリ２０に、第２制御部１４のメモリ３２に転送する転送データ４４と、第２制御部１４の割り込みコントローラ３４に転送する割り込み生成用データ４６とを格納し、第１制御部１２のＤＭＡコントローラ２２は、転送データ４４をメモリ３２の宛先を付与して内部バス２６に流すとともに、転送データ４４を内部バス２６に流し終えた後に割り込み生成用データ４６を割り込みコントローラ３４の宛先を付与して内部バス２６に流し、割り込みコントローラ３４は、割り込み生成用データ４６を受信したときに、第２制御部１４のＣＰＵ３０に割り込み通知を行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
制御対象の制御を行なう第１ＣＰＵおよび第２ＣＰＵと、
前記第１ＣＰＵに第１バスを介して接続された第１メモリと、
前記第２ＣＰＵに第２バスを介して接続された第２メモリと、
前記第１メモリから前記第２メモリに転送データを転送するＤＭＡコントローラと、
前記第２ＣＰＵに割り込み通知を行う割り込みコントローラと、
を有する制御装置であって、
前記第１メモリは、前記第２メモリに転送する前記転送データと、前記割り込みコントローラに転送する割り込み生成用データとを格納し、
前記ＤＭＡコントローラは、前記転送データを前記第２メモリの宛先を付与して前記第１バスに流すとともに、前記転送データを前記第１バスに流し終えた後に前記割り込み生成用データを前記割り込みコントローラの宛先を付与して前記第１バスに流し、
前記割り込みコントローラは、前記割り込み生成用データを受信したときに、前記第２ＣＰＵに割り込み通知を行う、制御装置。
【請求項２】
請求項１に記載の制御装置であって、
前記第１ＣＰＵ、前記第１メモリおよび前記ＤＭＡコントローラは、第１制御部に搭載され、
前記第２ＣＰＵ、前記第２メモリおよび前記割り込みコントローラは、第２制御部に搭載され、
前記第１制御部と第２制御部とはシリアルバスにより接続されている、制御装置。
【請求項３】
請求項２に記載の制御装置であって、
前記第１制御部は、第１データバッファを有する第１シリアルインタフェイスを備え、
前記第２制御部は、第２データバッファを有する第２シリアルインタフェイスを備え、
前記シリアルバスは、前記第１シリアルインタフェイスと前記第２シリアルインタフェイスとを接続する、制御装置。
【請求項４】
制御対象の制御を行う第１ＣＰＵおよび第２ＣＰＵと、
前記第１ＣＰＵに第１バスを介して接続された第１メモリと、
前記第２ＣＰＵに第２バスを介して接続された第２メモリと、
前記第１メモリから前記第２メモリに転送データを転送するＤＭＡコントローラと、
前記第２ＣＰＵに割り込み通知を行う割り込みコントローラと、
を有する制御装置のデータ転送方法であって、
前記第１メモリに、前記第２メモリに転送する前記転送データと、前記割り込みコントローラに転送する割り込み生成用データとを格納するデータ格納ステップと、
前記ＤＭＡコントローラにより、前記転送データを前記第２メモリの宛先を付与して前記第１バスに流すとともに、前記転送データを前記第１バスに流し終えた後に前記割り込み生成用データを前記割り込みコントローラの宛先を付与して前記第１バスに流す転送ステップと、
前記割り込みコントローラが前記割り込み生成用データを受信したときに、前記第２ＣＰＵに割り込み通知を行う割り込み通知ステップと、
を備える、制御装置のデータ転送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データを転送する制御装置および制御装置のデータ転送方法に関する。
【背景技術】
【０００２】
従来、送信装置のメモリから受信装置のメモリにデータを転送する場合に、送信装置にデータを転送した後に、データの最後を示すフラグを受信装置に送信する送信部を設け、受信装置にデータの最後を示すフラグを受信すると受信装置のＣＰＵに割り込み信号を供給する受信部が設けられている（例えば、下記特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−０３５７２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、送信装置や受信装置に、送信部や受信部を構成するハードウェアを追加する必要があった。
【０００５】
本発明は、上記の問題を解決するためになされたものであり、特殊なハードウェアを用いることなく、データの転送完了後にＣＰＵに割り込み通知を行うことができる制御装置および制御装置のデータ転送方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の第１の態様は、制御対象の制御を行なう第１ＣＰＵおよび第２ＣＰＵと、前記第１ＣＰＵに第１バスを介して接続された第１メモリと、前記第２ＣＰＵに第２バスを介して接続された第２メモリと、前記第１メモリから前記第２メモリに転送データを転送するＤＭＡコントローラと、前記第２ＣＰＵに割り込み通知を行う割り込みコントローラと、を有する制御装置であって、前記第１メモリは、前記第２メモリに転送する転送データと、前記割り込みコントローラに転送する割り込み生成用データとを格納し、前記ＤＭＡコントローラは、前記転送データを前記第２メモリの宛先を付与して前記第１バスに流すとともに、前記転送データを前記第１バスに流し終えた後に前記割り込み生成用データを前記割り込みコントローラの宛先を付与して前記第１バスに流し、前記割り込みコントローラは、前記割り込み生成用データを受信したときに、前記第２ＣＰＵに割り込み通知を行う。
【０００７】
本発明の第２の態様は、制御対象の制御を行う第１ＣＰＵおよび第２ＣＰＵと、前記第１ＣＰＵに第１バスを介して接続された第１メモリと、前記第２ＣＰＵに第２バスを介して接続された第２メモリと、前記第１メモリから前記第２メモリに転送データを転送するＤＭＡコントローラと、前記第２ＣＰＵに割り込み通知を行う割り込みコントローラと、を有する制御装置のデータ転送方法であって、前記第１メモリに、前記第２メモリに転送する前記転送データと、前記割り込みコントローラに転送する割り込み生成用データとを格納するデータ格納ステップと、前記ＤＭＡコントローラにより、前記転送データを前記第２メモリの宛先を付与して前記第１バスに流すとともに、前記転送データを前記第１バスに流し終えた後に前記割り込み生成用データを前記割り込みコントローラの宛先を付与して前記第１バスに流す転送ステップと、前記割り込みコントローラが前記割り込み生成用データを受信したときに、前記第２ＣＰＵに割り込み通知を行う割り込み通知ステップと、を備える。
【発明の効果】
【０００８】
データの転送完了後にＣＰＵに割り込み通知を行うことができる。
【図面の簡単な説明】
【０００９】
【図１】制御装置の構成を示す図である。
【図２】第１制御部のＤＭＡコントローラにおけるデータ転送処理の流れを示すフローチャートである。
【図３】第２制御部の割り込みコントローラにおける割り込み通知処理の流れを示すフローチャートである。
【発明を実施するための形態】
【００１０】
〔第１の実施の形態〕
［制御装置の構成］
図１は制御装置１０の構成を示す図である。制御装置１０は、第１制御部１２および第２制御部１４を有している。第１制御部１２と第２制御部１４とは、シリアルバス１６により相互通信可能に接続されている。
【００１１】
第１制御部１２は、ＣＰＵ（第１ＣＰＵ）１８、メモリ（第１メモリ）２０、ＤＭＡコントローラ２２およびシリアルインタフェイス（第１シリアルインタフェイス）２４を有している。ＣＰＵ１８、メモリ２０、ＤＭＡコントローラ２２およびシリアルインタフェイス２４は、内部バス２６により相互通信可能に接続されている。
【００１２】
ＣＰＵ１８は、制御装置１０内の制御対象に指令を出すことにより制御対象の制御を行う。ＣＰＵ１８は、メモリ２０上のプログラムにしたがって、メモリ２０上のデータを用いて演算処理等を行う。メモリ２０は、ＣＰＵ１８に実行させるプログラム、ＣＰＵ１８の演算処理等において用いられるデータ等を記憶している。ＤＭＡコントローラ２２は、ＣＰＵ１８の指令にしたがって、メモリ２０内に記憶されているデータのうち第２制御部１４に転送するデータに対して宛先を付与し、宛先を付与したデータを内部バス２６を介して、シリアルインタフェイス２４に送る。シリアルインタフェイス２４は、受信したデータを受信した順にデータバッファ２８内に記憶する。そして、シリアルインタフェイス２４は、データバッファ２８内のデータを順にシリアルバス１６に流す。
【００１３】
第２制御部１４は、ＣＰＵ（第２ＣＰＵ）３０、メモリ（第２メモリ）３２、割り込みコントローラ３４およびシリアルインタフェイス（第２シリアルインタフェイス）３６を有している。ＣＰＵ３０、メモリ３２、割り込みコントローラ３４およびシリアルインタフェイス３６は、内部バス３８により相互通信可能に接続されている。
【００１４】
ＣＰＵ３０は、制御装置１０内の制御対象に指令を出すことにより制御対象の制御を行う。ＣＰＵ３０は、メモリ３２上のプログラムにしたがって、メモリ３２上のデータを用いて演算処理等を行う。メモリ３２は、ＣＰＵ３０に実行させるプログラム、ＣＰＵ３０の演算処理において用いられるデータ等を記憶している。割り込みコントローラ３４は、第１制御部１２から転送された割り込み生成用データ４６を受信すると、ＣＰＵ３０に割り込み通知を行う。シリアルインタフェイス３６は、第１制御部１２のシリアルインタフェイス２４がシリアルバス１６に流したデータを受信する。シリアルインタフェイス３６は、受信したデータを受信した順にデータバッファ４２内に記憶する。そして、シリアルインタフェイス３６は、データバッファ４２に記憶されているデータに付与されている宛先にしたがって、データを内部バス３８を介して各装置に送る。
【００１５】
［データ転送処理］
図２は、第１制御部１２のＤＭＡコントローラ２２におけるデータ転送処理の流れを示すフローチャートである。データ転送処理は、所定の周期で実行される。
【００１６】
ステップＳ１において、ＤＭＡコントローラ２２は、ＣＰＵ１８からデータ転送要求があるか否かを判定する。ＣＰＵ１８からデータ転送要求がある場合にはステップＳ２へ移行し、ＣＰＵ１８からデータ転送要求がない場合にはデータ転送処理を終了する。ＣＰＵ１８は、ＤＭＡコントローラ２２にデータ転送要求を送るときには、メモリ２０に割り込み生成用データ４６を格納する。そして、ＣＰＵ１８は、転送を行うデータ（以下、転送データ４４）が格納されているメモリ２０の番地、および、転送データ４４の転送先の宛先（第２制御部１４のメモリ３２の宛先）、ならびに、割り込み生成用データ４６が格納されているメモリ２０の番地、および、割り込み生成用データ４６の転送先の宛先（第２制御部１４の割り込みコントローラ３４の宛先）をＤＭＡコントローラ２２に通知する。
【００１７】
ステップＳ２において、ＤＭＡコントローラ２２は、メモリ２０の転送データ４４に第２制御部１４のメモリ３２の宛先を付与して、内部バス２６を介して、シリアルインタフェイス２４に送る。
【００１８】
ステップＳ３において、ＤＭＡコントローラ２２は、メモリ２０の割り込み生成用データ４６に割り込みコントローラ３４の宛先を付与して、内部バス２６を介して、シリアルインタフェイス２４に送り、データ転送処理を終了する。
【００１９】
［割り込み通知処理］
図３は、第２制御部１４の割り込みコントローラ３４における割り込み通知処理の流れを示すフローチャートである。割り込み通知処理は、所定の周期で実行される。
【００２０】
ステップＳ１１において、割り込みコントローラ３４は、割り込み生成用データ４６を受信したか否かを判定する。割り込み生成用データ４６を受信した場合にはステップＳ１２へ移行し、割り込み生成用データ４６を受信していない場合には割り込み通知処理を終了する。
【００２１】
ステップＳ１２において、割り込みコントローラ３４は、ＣＰＵ３０に割り込み通知を行い、割り込み通知処理を終了する。ＣＰＵ３０は、割り込み通知がなされると、メモリ３２に記憶されている転送データを用いる演算処理等を行うことができる。
【００２２】
［作用効果］
シリアルインタフェイス２４のデータバッファ２８は記憶できるデータ量が比較的多く、また、データバッファ２８へのデータの書き込み速度は、データバッファ２８からのデータの読み込み速度よりも速い。そのため、ＤＭＡコントローラ２２が第１制御部１２のメモリ２０の転送データ４４をシリアルインタフェイス２４に送り終えてから、転送先の第２制御部１４のメモリ３２に転送データ４４の転送が完了するまでに時間差がある。よって、ＤＭＡコントローラ２２は、第２制御部１４のメモリ３２に転送データの転送が完了したことを認識することができない。
【００２３】
そのため、従来では、第１制御部１２のＣＰＵ１８または第２制御部１４のＣＰＵ３０が、メモリ３２に転送データ４４の転送が完了したことを監視していた。または、第１制御部１２のＣＰＵ１８や第２制御部１４のＣＰＵ３０の負荷を抑制するため、第１制御部１２または第２制御部１４にハードウェアを追加して、メモリ３２に転送データ４４の転送が完了したことを認識する仕組みを構築していた。
【００２４】
本実施の形態の制御装置１０は、第１制御部１２のメモリ２０に、第２制御部１４のメモリ３２に転送する転送データ４４とは別に、第２制御部１４の割り込みコントローラ３４に転送する割り込み生成用データ４６を格納している。そして、ＤＭＡコントローラ２２は、転送データ４４に第２制御部１４のメモリ３２の宛先を付与して、内部バス２６を介して、第１制御部１２のシリアルインタフェイス２４に送る。さらに、ＤＭＡコントローラ２２は、転送データ４４をシリアルインタフェイス２４に送り終えた後に、割り込み生成用データ４６に第２制御部１４の割り込みコントローラ３４の宛先を付与して、内部バス２６を介して、第１制御部１２のシリアルインタフェイス２４に送る。第２制御部１４の割り込みコントローラ３４は、割り込み生成用データ４６を受信すると、第２制御部１４のＣＰＵ３０に割り込み通知を行う。
【００２５】
第１制御部１２のＤＭＡコントローラ２２や第２制御部１４の割り込みコントローラ３４は、第１制御部１２や第２制御部１４を構成するＬＳＩに通常搭載されているハードウェアである。そのため、第１制御部１２や第２制御部１４の特殊なハードウェアを追加することなく、また、第１制御部１２のＣＰＵ１８や第２制御部１４のＣＰＵ３０の負荷を増大させることなく、第２制御部１４のメモリ３２に転送データ４４の転送が完了した時点で第２制御部１４のＣＰＵ３０に割り込み通知を行うことができる。
【００２６】
なお、本実施の形態では、第１制御部１２の構成要素として割り込みコントローラについて説明しなかったが、第１制御部１２も割り込みコントローラを有していてもよい。また、本実施の形態では、第２制御部１４の構成要素としてＤＭＡコントローラについて説明しなかったが、第２制御部１４もＤＭＡコントローラを有するようにしてもよい。さらに、本実施の形態では、第１制御部１２から第２制御部１４にデータを転送する形態について説明したが、同様にして第２制御部１４から第１制御部１２にデータを転送するようにしてもよい。
【００２７】
〔実施の形態から得られる技術的思想〕
制御対象の制御を行なう第１ＣＰＵ（１８）および第２ＣＰＵ（３０）と、前記第１ＣＰＵに第１バス（２６）を介して接続された第１メモリ（２０）と、前記第２ＣＰＵに第２バス（３８）を介して接続された第２メモリ（３２）と、前記第１メモリから前記第２メモリに転送データ（４４）を転送するＤＭＡコントローラ（２２）と、前記第２ＣＰＵに割り込み通知を行う割り込みコントローラ（３４）と、を有する制御装置（１０）であって、前記第１メモリは、前記第２メモリに転送する転送データと、前記割り込みコントローラに転送する割り込み生成用データ（４６）とを格納し、前記ＤＭＡコントローラは、前記転送データを前記第２メモリの宛先を付与して前記第１バスに流すとともに、前記転送データを前記第１バスに流し終えた後に前記割り込み生成用データを前記割り込みコントローラの宛先を付与して前記第１バスに流し、前記割り込みコントローラは、前記割り込み生成用データを受信したときに、前記第２ＣＰＵに割り込み通知を行う。これにより、第１制御部や第２制御部の特殊なハードウェアを追加することなく、また、第１ＣＰＵや第２ＣＰＵの負荷を増大させることなく、第２メモリに転送データの転送が完了した時点で第２ＣＰＵに割り込み通知を行うことができる。
【００２８】
上記の制御装置であって、前記第１ＣＰＵ、前記第１メモリおよび前記ＤＭＡコントローラは、第１制御部（１２）に搭載され、前記第２ＣＰＵ、前記第２メモリおよび前記割り込みコントローラは、第２制御部（１４）に搭載され、前記第１制御部と第２制御部とはシリアルバス（１６）により接続されていてもよい。これにより、第１制御部や第２制御部の特殊なハードウェアを追加することなく、また、第１ＣＰＵや第２ＣＰＵの負荷を増大させることなく、第２メモリに転送データの転送が完了した時点で第２ＣＰＵに割り込み通知を行うことができる。
【００２９】
上記の制御装置であって、前記第１制御部は、第１データバッファを有する第１シリアルインタフェイス（２４）を備え、前記第２制御部は、第２データバッファを有する第２シリアルインタフェイス（３６）を備え、前記シリアルバスは、前記第１シリアルインタフェイスと前記第２シリアルインタフェイスとを接続する。これにより、第１制御部や第２制御部の特殊なハードウェアを追加することなく、また、第１ＣＰＵや第２ＣＰＵの負荷を増大させることなく、第２メモリに転送データの転送が完了した時点で第２ＣＰＵに割り込み通知を行うことができる。
【００３０】
制御対象の制御を行う第１ＣＰＵ（１８）および第２ＣＰＵ（３０）と、前記第１ＣＰＵに第１バス（２６）を介して接続された第１メモリ（２０）と、前記第２ＣＰＵに第２バス（３８）を介して接続された第２メモリ（３２）と、前記第１メモリから前記第２メモリに転送データ（４４）を転送するＤＭＡコントローラ（２２）と、前記第２ＣＰＵに割り込み通知を行う割り込みコントローラ（３４）と、を有する制御装置（１０）のデータ転送方法であって、前記第１メモリに、前記第２メモリに転送する前記転送データと、前記割り込みコントローラに転送する割り込み生成用データ（４６）とを格納するデータ格納ステップと、前記ＤＭＡコントローラにより、前記転送データを前記第２メモリの宛先を付与して前記第１バスに流すとともに、前記転送データを前記第１バスに流し終えた後に前記割り込み生成用データを前記割り込みコントローラの宛先を付与して前記第１バスに流す転送ステップと、前記割り込みコントローラが前記割り込み生成用データを受信したときに、前記第２ＣＰＵに割り込み通知を行う割り込み通知ステップと、を備える。これにより、第１制御部や第２制御部の特殊なハードウェアを追加することなく、また、第１ＣＰＵや第２ＣＰＵの負荷を増大させることなく、第２メモリに転送データの転送が完了した時点で第２ＣＰＵに割り込み通知を行うことができる。
【符号の説明】
【００３１】
１０…制御装置                          １２…第１制御部
１４…第２制御部                        １６…シリアルバス
１８…ＣＰＵ（第１ＣＰＵ）              ２０…メモリ（第１メモリ）
２２…ＤＭＡコントローラ                
２４…シリアルインタフェイス（第１シリアルインタフェイス）
２６…内部バス（第１バス）              ３０…ＣＰＵ（第２ＣＰＵ）
３２…メモリ（第２メモリ）              ３４…割り込みコントローラ
３６…シリアルインタフェイス（第２シリアルインタフェイス）
３８…内部バス（第２バス）
【図１】
2020087097.tif 000003
【図２】
2020087097.tif 000004
【図３】
2020087097.tif 000005