(57)【要約】【課題】サージ電圧の抑制を図り、パワー半導体素子の破壊を防止する。【解決手段】半導体装置１は、パワー半導体素子１ａ、電流検出回路１ｂ１、およびハイサイド制御回路１ｂ３を有する。パワー半導体素子１ａは、多相のハイサイドスイッチ素子ｓｗ１、ｓｗ２と、多相のローサイドスイッチ素子ｓｗ１１、ｓｗ１２とを含み、配線３ａ、３ｂから電力を負荷Ｍへ供給する。電流検出回路１ｂ１は、配線３ａ、３ｂの短絡時にパワー半導体素子１ａに流れる短絡電流を検出して過電流検出信号ｄｃを出力する。ハイサイド制御回路１ｂ３は、ハイサイド論理信号Ｈｉｎ、過電流検出信号ｄｃにもとづいて、ハイサイドスイッチ素子をオンからオフへ遷移させる際の遷移時間を遅延させる。【選択図】図１
2020014315.tif 000002
【特許請求の範囲】
【請求項１】
多相に配置された複数のハイサイドスイッチ素子と、多相に配置された複数のローサイド素子とが各相にそれぞれ直列に接続され、前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子との各接続点から負荷へ電力供給するパワー半導体素子と、
前記パワー半導体素子に流れる電流値を検出する電流検出回路と、
複数の前記ハイサイドスイッチ素子のオンオフ駆動をそれぞれ制御するハイサイド制御回路と複数の前記ローサイドスイッチ素子のオンオフ駆動をそれぞれ制御するローサイド制御回路とを備える駆動制御回路と、
を具備し、
前記ハイサイド制御回路は、前記電流検出回路が基準値を超える電流値を検出したとき、オン駆動中の前記ハイサイドスイッチ素子をオフに遷移させるまでの時間を遅延させる
ことを特徴とする半導体装置。
【請求項２】
前記パワー半導体素子は、
前記ハイサイドスイッチ素子として、ハイサイドＵ相スイッチ、ハイサイドＶ相スイッチおよびハイサイドＷ相スイッチを有し、前記ローサイドスイッチ素子として、ローサイドＵ相スイッチ、ローサイドＶ相スイッチおよびローサイドＷ相スイッチを有し、
前記ハイサイドＵ相スイッチのエミッタと前記ローサイドＵ相スイッチのコレクタとの接続点に繋がるＵ相ライン、前記ハイサイドＶ相スイッチのエミッタと前記ローサイドＶ相スイッチのコレクタとの接続点に繋がるＶ相ライン、および前記ハイサイドＷ相スイッチのエミッタと前記ローサイドＷ相スイッチのコレクタとの接続点に繋がるＷ相ラインから前記負荷に電力を供給する
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記電流検出回路は、
前記Ｕ相ラインと前記Ｖ相ラインとの短絡、前記Ｖ相ラインと前記Ｗ相ラインとの短絡、および前記Ｕ相ラインと前記Ｗ相ラインとの短絡の少なくとも一つの短絡が生じた場合の短絡電流を検出する
ことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記駆動制御回路は、
前記Ｕ相ラインと前記Ｖ相ラインとの短絡時に前記短絡電流が流れる前記ハイサイドＵ相スイッチに対して、オンからオフへ遷移させるまでの時間を遅延させるハイサイドＵ相制御回路と、
前記Ｖ相ラインと前記Ｗ相ラインとの短絡時に前記短絡電流が流れる前記ハイサイドＶ相スイッチに対して、オンからオフへ遷移させるまでの時間を遅延させるハイサイドＶ相制御回路と、
前記Ｗ相ラインと前記Ｕ相ラインとの短絡時に前記短絡電流が流れる前記ハイサイドＷ相スイッチに対して、オンからオフへ遷移させるまでの時間を遅延させるハイサイドＷ相制御回路と、
を備えることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記駆動制御回路は、
前記Ｕ相ラインと前記Ｗ相ラインとの短絡時に前記短絡電流が流れる前記ハイサイドＵ相スイッチに対して、オンからオフへ遷移させるまでの時間を遅延させるハイサイドＵ相制御回路と、
前記Ｗ相ラインと前記Ｖ相ラインとの短絡時に前記短絡電流が流れる前記ハイサイドＷ相スイッチに対して、オンからオフへ遷移させるまでの時間を遅延させるハイサイドＷ相制御回路と、
前記Ｖ相ラインと前記Ｕ相ラインとの短絡時に前記短絡電流が流れる前記ハイサイドＶ相スイッチに対して、オンからオフへ遷移させるまでの時間を遅延させるハイサイドＶ相制御回路と、
を備えることを特徴とする請求項３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、半導体装置に関する。
【背景技術】
【０００２】
パワー半導体モジュールは、パワー半導体素子（ＩＧＢＴ：Insulated Gate Bipolar Transistor）を備える駆動回路と、駆動回路の動作を制御する制御回路とを有し、モータ等の負荷に電力を供給する三相インバータ等に応用されている。
【０００３】
＜従来のパワー半導体モジュールの全体構成＞
図１２はパワー半導体モジュールの構成の一例を示す図である。パワー半導体モジュール１００は、パワー半導体素子１０、制御回路２０、コンデンサＣ１、Ｃ２および抵抗Ｒ１を備える。
【０００４】
パワー半導体素子１０は、ＩＧＢＴ１１〜１６およびダイオードＤ１〜Ｄ６を含む。
制御回路２０は、パワー半導体素子１０のハイサイドに位置するＩＧＢＴ１１、１３、１５を駆動制御するハイサイド制御回路２１と、パワー半導体素子１０のローサイドに位置するＩＧＢＴ１２、１４、１６を駆動制御するローサイド制御回路２２を含む。
【０００５】
パワー半導体素子１０において、Ｕ相には、ＩＧＢＴ１１、１２およびダイオードＤ１、Ｄ２が含まれ、Ｖ相には、ＩＧＢＴ１３、１４およびダイオードＤ３、Ｄ４が含まれ、Ｗ相には、ＩＧＢＴ１５、１６およびダイオードＤ５、Ｄ６が含まれる。
【０００６】
また、コンデンサＣ１は、平滑コンデンサとして機能し、コンデンサＣ２は、サージ電圧を吸収するスタブ回路として機能する。抵抗Ｒ１は、電流検出用のシャント抵抗である。
【０００７】
出力端子ｏｕｔ１〜ｏｕｔ３には、負荷として例えば、モータＭが接続される。パワー半導体素子１０は、ラインＬ１を流れる直流高電圧を３相交流に変換して、交流の配線Ｌｕ（Ｕ相ライン）、配線Ｌｖ（Ｖ相ライン）および配線Ｌｗ（Ｗ相ライン）からモータＭに交流を供給する。
【０００８】
また、パワー半導体素子１０では、モータＭのような誘導性負荷に対して電流をオン／オフして負荷を駆動するので、負荷電流を還流させるために、ＩＧＢＴ１１〜１６に対して、ＦＷＤ（Free Wheel Diode）であるダイオードＤ１〜Ｄ６がそれぞれ接続されている。
【０００９】
すなわち、ＩＧＢＴ１１〜１６がオフになる瞬間、モータＭの誘導性負荷からは逆起電力が発生するので、ＩＧＢＴ１１〜１６それぞれに対して、ダイオードＤ１〜Ｄ６を逆並列に接続して、このときの負荷電流を還流させている。
【００１０】
各構成要素の接続関係について説明する。Ｐ端子と接続するラインＬ１を通じて、コンデンサＣ１、Ｃ２の一端、ＩＧＢＴ１１、１３、１５のコレクタおよびダイオードＤ１、Ｄ３、Ｄ５のカソードが接続される。
【００１１】
Ｎ端子と接続するラインＬ２を通じて、コンデンサＣ１、Ｃ２の他端、抵抗Ｒ１の一端および基準電位（以下、ＧＮＤと表記）が接続される。抵抗Ｒ１の他端は、ＩＧＢＴ１２、１４、１６のエミッタ、ダイオードＤ２、Ｄ４、Ｄ６のアノードおよびローサイド制御回路２２に接続される。
【００１２】
ＩＧＢＴ１１のエミッタは、ダイオードＤ１のアノード、ＩＧＢＴ１２のコレクタ、ダイオードＤ２のカソード、ハイサイド制御回路２１および出力端子ｏｕｔ１に接続される。出力端子ｏｕｔ１は、Ｕ相ラインＬｕを通じてモータＭに接続される。
【００１３】
なお、ＩＧＢＴ１１のエミッタとＩＧＢＴ１２のコレクタとの接続点はＵ相の出力端になり、この接続点を通じてＵ相ラインＬｕを流れるＵ相電流が出力端子ｏｕｔ１からモータＭへ出力される。
【００１４】
ＩＧＢＴ１３のエミッタは、ダイオードＤ３のアノード、ＩＧＢＴ１４のコレクタ、ダイオードＤ４のカソード、ハイサイド制御回路２１および出力端子ｏｕｔ２に接続される。出力端子ｏｕｔ２は、Ｖ相ラインＬｖを通じてモータＭに接続される。
【００１５】
なお、ＩＧＢＴ１３のエミッタとＩＧＢＴ１４のコレクタとの接続点はＶ相の出力端になり、この接続点を通じてＶ相ラインＬｖを流れるＶ相電流が出力端子ｏｕｔ２からモータＭへ出力される。
【００１６】
ＩＧＢＴ１５のエミッタは、ダイオードＤ５のアノード、ＩＧＢＴ１６のコレクタ、ダイオードＤ６のカソード、ハイサイド制御回路２１および出力端子ｏｕｔ３に接続される。出力端子ｏｕｔ３は、Ｗ相ラインＬｗを通じてモータＭに接続される。
【００１７】
なお、ＩＧＢＴ１５のエミッタとＩＧＢＴ１６のコレクタとの接続点はＷ相の出力端になり、この接続点を通じてＷ相ラインＬｗを流れるＷ相電流が出力端子ｏｕｔ３からモータＭへ出力される。
【００１８】
一方、ハイサイド制御回路２１には、上位からハイサイド論理信号Ｈｉｎ１、Ｈｉｎ２、Ｈｉｎ３が入力される。また、ハイサイド制御回路２１から出力されるドライブ信号ｇ１、ｇ２、ｇ３はそれぞれ、ＩＧＢＴ１１、１３、１５のゲートに入力される。
【００１９】
ローサイド制御回路２２には、上位からローサイド論理信号Ｌｉｎ１、Ｌｉｎ２、Ｌｉｎ３が入力される。また、ローサイド制御回路２２から出力されるドライブ信号ｇ４、ｇ５、ｇ６はそれぞれ、ＩＧＢＴ１２、１４、１６のゲートに入力される。
【００２０】
＜従来のハイサイド制御回路の構成＞
図１３はハイサイド制御回路の構成の一例を示す図である。ハイサイド制御回路２１は、ハイサイドＵ相制御回路２１ｕ、ハイサイドＶ相制御回路２１ｖおよびハイサイドＷ相制御回路２１ｗを備える。
【００２１】
ハイサイドＵ相制御回路２１ｕはドライバ回路２１ｕ１を含み、ハイサイドＶ相制御回路２１ｖはドライバ回路２１ｖ１を含み、ハイサイドＷ相制御回路２１ｗはドライバ回路２１ｗ１を含む。
【００２２】
ドライバ回路２１ｕ１は、ＣＰＵ（Central Processing Unit）等の上位（以下、上位プロセッサと呼ぶ）から出力されたハイサイド論理信号Ｈｉｎ１のレベルにもとづくドライブ信号ｇ１を生成し、ドライブ信号ｇ１によりＩＧＢＴ１１を駆動する。
【００２３】
例えば、ドライバ回路２１ｕ１は、ハイサイド論理信号Ｈｉｎ１が真（以下、Ｈレベルと表記）の場合、ＩＧＢＴ１１をオンさせる際に要するレベルを持つドライブ信号ｇ１を出力する。また、ハイサイド論理信号Ｈｉｎ１が偽（以下、Ｌレベルと表記）の場合、ＩＧＢＴ１１をオフさせる際に要するレベルを持つドライブ信号ｇ１を出力する。
【００２４】
ドライバ回路２１ｖ１も同様にして、上位プロセッサから出力されたハイサイド論理信号Ｈｉｎ２のレベルにもとづくドライブ信号ｇ２を生成し、ドライブ信号ｇ２によりＩＧＢＴ１３を駆動する。
【００２５】
ドライバ回路２１ｗ１も同様に、上位プロセッサから出力されたハイサイド論理信号Ｈｉｎ３のレベルにもとづくドライブ信号ｇ３を生成し、ドライブ信号ｇ３によりＩＧＢＴ１５を駆動する。
【００２６】
＜従来のローサイド制御回路の構成＞
図１４はローサイド制御回路の構成の一例を示す図である。ローサイド制御回路２２は、ローサイドＵ相制御回路２２ｕ、ローサイドＶ相制御回路２２ｖ、ローサイドＷ相制御回路２２ｗおよび過電流保護回路２３を備える。
【００２７】
ローサイドＵ相制御回路２２ｕはドライバ回路２２ｕ１を含み、ローサイドＶ相制御回路２２ｖはドライバ回路２２ｖ１を含み、ローサイドＷ相制御回路２２ｗはドライバ回路２２ｗ１を含む。
【００２８】
ドライバ回路２２ｕ１は、上位プロセッサから出力されたローサイド論理信号Ｌｉｎ１のレベルにもとづくドライブ信号ｇ４を生成し、ドライブ信号ｇ４によりＩＧＢＴ１２を駆動する。
【００２９】
すなわち、ドライバ回路２２ｕ１は、ローサイド論理信号Ｌｉｎ１がＨレベルの場合、ＩＧＢＴ１２をオンさせる際に要するレベルを持つドライブ信号ｇ４を出力する。また、ローサイド論理信号Ｌｉｎ１がＬレベルの場合、ＩＧＢＴ１２をオフさせる際に要するレベルを持つドライブ信号ｇ４を出力する。
【００３０】
ドライバ回路２２ｖ１も同様にして、上位プロセッサから出力されたローサイド論理信号Ｌｉｎ２のレベルにもとづくドライブ信号ｇ５を生成し、ドライブ信号ｇ５によりＩＧＢＴ１４を駆動する。
【００３１】
ドライバ回路２２ｗ１も同様に、上位プロセッサから出力されたローサイド論理信号Ｌｉｎ３のレベルにもとづくドライブ信号ｇ６を生成し、ドライブ信号ｇ６によりＩＧＢＴ１６を駆動する。
【００３２】
過電流保護回路２３は、電流検出回路２３ａを含む。電流検出回路２３ａは、ＩＧＢＴに流れる電流を検出し、過電流状態か否かを検出する。過電流状態の場合、過電流検出信号ｄｃをドライバ回路２２ｕ１、２２ｖ１、２２ｗ１へ送信する。また、過電流検出信号ｄｃを受信したドライバ回路２２ｕ１、２２ｖ１、２２ｗ１は、ＩＧＢＴ１２、１４、１６をオフする。
【００３３】
＜先行技術文献＞
パワー半導体モジュールの従来技術としては、上アームまたは下アームの一方のスイッチ素子をオフ、他方アームのスイッチ素子をオフさせる動作を段階的に行って、サージ電圧を抑制する技術が提案されている（特許文献１）。
【先行技術文献】
【特許文献】
【００３４】
【特許文献１】特開２０１４−２１７１５１号公報
【発明の概要】
【発明が解決しようとする課題】
【００３５】
上記の図１２に示したパワー半導体モジュール１００の構成では、出力相間短絡が発生した場合、ハイサイドに位置するＩＧＢＴがサージ電圧により破壊してしまう可能性があった。
【００３６】
＜Ｕ相とＶ相間の短絡時のＩＧＢＴ破壊＞
Ｕ相ラインＬｕとＶ相ラインＬｖとの間に短絡が生じた場合を例に挙げて、ＩＧＢＴ破壊に至る過程について説明する。
【００３７】
図１５〜図１８は出力相間短絡が発生した場合にＩＧＢＴ破壊に至る動作を説明するための図である。図１５〜図１８には状態Ｓｔ１〜Ｓｔ４がそれぞれ示されている。
〔状態Ｓｔ１〕Ｕ相ラインＬｕとＶ相ラインＬｖとの間に短絡が生じ（短絡箇所ｓ１）、ＩＧＢＴ１１がオン（ＩＧＢＴ１３、１５はオフ）、続いてＩＧＢＴ１４がオン（ＩＧＢＴ１２、１６はオフ）したものとする。
【００３８】
このときの短絡電流の流れは矢印ａｒ１となる。すなわち、ＩＧＢＴ１１のコレクタ→ＩＧＢＴ１１のエミッタ→短絡箇所ｓ１→ＩＧＢＴ１４のコレクタ→ＩＧＢＴ１４のエミッタの方向に短絡電流が流れる。
【００３９】
〔状態Ｓｔ２〕状態Ｓｔ１で発生した短絡電流が過電流状態の場合、ＩＧＢＴ１４はオンからオフへとスイッチングする。このときの短絡電流の流れは、矢印ａｒ２となる。すなわち、ＩＧＢＴ１１のコレクタ→ＩＧＢＴ１１のエミッタ→短絡箇所ｓ１→ダイオードＤ３のアノード→ダイオードＤ３のカソードの方向に短絡電流が流れて、ハイサイドの還流動作となる。
【００４０】
なお、ＩＧＢＴ１４がオンからオフへスイッチングする動作について説明すると、まず、ＩＧＢＴ１４に流れる短絡電流は、シャント抵抗Ｒ１で電圧に変換される。
図１４に示した電流検出回路２３ａは、変換された電圧を予め設定した閾値と比較し、当該電圧が閾値を超える場合、過電流が発生していることを検出し、ドライバ回路２２ｖ１に過電流検出信号ｄｃを送信する。
【００４１】
ドライバ回路２２ｖ１は、過電流検出信号ｄｃを受信するとドライブ信号ｇ５をＬレベルにしてＩＧＢＴ１４をオフする。このような流れでＩＧＢＴ１４がオンからオフへスイッチングする。
【００４２】
〔状態Ｓｔ３〕短絡電流が過電流状態の場合、ＩＧＢＴ１１がオンからオフへとスイッチングする。このとき、短絡電流が流れる配線上の配線インダクタは当初の電流を流し続けようと働くので、短絡電流の流れは矢印ａｒ３となる。
【００４３】
すなわち、ダイオードＤ２のアノード→ダイオードＤ２のカソード→短絡箇所ｓ１→ダイオードＤ３のアノード→ダイオードＤ３のカソードの方向に短絡電流が流れる。
なお、ＩＧＢＴ１１がオンからオフへスイッチングする動作について説明すると、ドライバ回路２１ｕ１は、Ｌレベルのハイサイド論理信号Ｈｉｎ１を受信すると、Ｌレベルのドライブ信号ｇ１を生成してＩＧＢＴ１１をオフする。このような流れでＩＧＢＴ１１がオンからオフへスイッチングする。
【００４４】
このように、状態Ｓｔ２、Ｓｔ３の動作では、Ｕ相とＶ相間の短絡が発生することで、ＩＧＢＴ１４をオフし、その後、ＩＧＢＴ１１をオフさせて過電流保護動作を行っている。
【００４５】
しかし、出力相間短絡時に発生する短絡電流が過大な場合、回生動作時のｄｉ／ｄｔ（ＩＧＢＴがターンオンからターンオフへ移行する途中の電流変化（遮断電流の傾き））が大きくなる。この場合、状態Ｓｔ３では、短絡箇所ｓ１等の配線インダクタンスＬの影響で（Ｌ×ｄｉ／ｄｔ）のサージ電圧がＩＧＢＴ１１にかかり、ＩＧＢＴ１１にはアバランシェ降伏が発生する。
【００４６】
〔状態Ｓｔ４〕ＩＧＢＴ１１にアバランシェ降伏が生じると、ＩＧＢＴ１１の耐圧以上の電圧（サージ電圧）が印加されてＩＧＢＴ１１がアバランシェ破壊する。電源回生直後にハイサイドＵ相のＩＧＢＴ１１がサージ電圧で破壊・ショートすることで、状態Ｓｔ４に示すような還流動作となる。このときの短絡電流の流れは矢印ａｒ２であり、図１６の状態Ｓｔ２と同じ流れになる。
【００４７】
＜Ｕ相とＶ相間の短絡時のＩＧＢＴ破壊の動作波形＞
図１９、図２０はＵ相とＶ相間の短絡時のＩＧＢＴ破壊の動作波形を示す図である。図１９は上述の図１５〜図１８における動作波形を示し、図２０は図１９の期間Ｔ３の拡大波形を示している。縦軸は電圧または電流であり、横軸は時間である。
【００４８】
波形ｃｈ１は、ノードＰとノードＵ間のＰ−Ｕ電圧であり、ＩＧＢＴ１１のコレクタエミッタ間電圧ＶＣＥである。波形ｃｈ２は、ノードＰとノードＮ間のＰ−Ｎ電圧であり、また波形ｃｈ３は、Ｕ相電流である。
【００４９】
〔期間Ｔ１〕図１５の状態Ｓｔ１のときの動作波形である。ハイサイドのＩＧＢＴ１１とローサイドのＩＧＢＴ１４とがオンし、出力相間短絡が発生する。
〔期間Ｔ２〕図１６の状態Ｓｔ２のときの動作波形である。短絡電流の発生により過電流保護機能が働き、ローサイドのＩＧＢＴ１４がオフすることにより、ハイサイドの還流動作となる。
【００５０】
〔期間Ｔ３〕図１７の状態Ｓｔ３のときの動作波形である。ハイサイドのＩＧＢＴ１１がオフすることにより、電源回生に至る。
〔期間Ｔ４〕図１８の状態Ｓｔ４のときの動作波形である。電源回生直後にハイサイドＵ相のＩＧＢＴ１１がサージ電圧で破壊・ショートする。なお、図２０には、Ｐ−Ｕ電圧のピーク、Ｐ−Ｎ電圧のピークおよび遮断電流の傾き（−ｄｉ／ｄｔ）が示されている。
【００５１】
＜Ｖ相とＷ相間の短絡時のＩＧＢＴ破壊＞
上記と同様に、Ｖ相ラインＬｖとＷ相ラインＬｗとの間に短絡が生じた場合でもＩＧＢＴ破壊が生じる可能性がある。
【００５２】
図２１〜図２４は出力相間短絡が発生した場合にＩＧＢＴ破壊に至る動作を説明するための図である。図２１〜図２４には状態Ｓｔ１１〜Ｓｔ１４がそれぞれ示されている。
〔状態Ｓｔ１１〕Ｖ相ラインＬｖとＷ相ラインＬｗとの間に短絡が生じ（短絡箇所ｓ２）、ＩＧＢＴ１３がオン（ＩＧＢＴ１１、１５はオフ）、続いてＩＧＢＴ１６がオン（ＩＧＢＴ１２、１４はオフ）したものとする。
【００５３】
このときの短絡電流の流れは矢印ａｒ１１となり、ＩＧＢＴ１３のコレクタ→ＩＧＢＴ１３のエミッタ→短絡箇所ｓ２→ＩＧＢＴ１６のコレクタ→ＩＧＢＴ１６のエミッタの方向に短絡電流が流れる。
【００５４】
〔状態Ｓｔ１２〕ＩＧＢＴ１６はオンからオフへとスイッチングする（スイッチング動作の説明は省略）。このときの短絡電流の流れは矢印ａｒ１２となり、ＩＧＢＴ１３のコレクタ→ＩＧＢＴ１３のエミッタ→短絡箇所ｓ２→ダイオードＤ５のアノード→ダイオードＤ５のカソードの方向に短絡電流が流れて、ハイサイドの還流動作となる。
【００５５】
〔状態Ｓｔ１３〕ＩＧＢＴ１３はオンからオフへとスイッチングする（スイッチング動作の説明は省略）。このときの短絡電流の流れは矢印ａｒ１３となり、ダイオードＤ４のアノード→ダイオードＤ４のカソード→短絡箇所ｓ２→ダイオードＤ５のアノード→ダイオードＤ５のカソードの方向に短絡電流が流れる。また、短絡電流が過大な場合、サージ電圧（Ｌ×ｄｉ／ｄｔ）がＩＧＢＴ１３に発生し、ＩＧＢＴ１３にアバランシェ降伏が発生する。
【００５６】
〔状態Ｓｔ１４〕ＩＧＢＴ１３にアバランシェ降伏が生じると、ＩＧＢＴ１３の耐圧以上の電圧が印加されてＩＧＢＴ１３がアバランシェ破壊する。電源回生直後にハイサイドＶ相のＩＧＢＴ１３がサージ電圧で破壊・ショートすることで、状態Ｓｔ１４に示すような還流動作となる。このときの短絡電流の流れは矢印ａｒ１２であり、図２２の状態Ｓｔ１２と同じ流れになる。
【００５７】
＜Ｕ相とＷ相間の短絡時のＩＧＢＴ破壊＞
上記と同様に、Ｕ相ラインＬｕとＷ相ラインＬｗとの間に短絡が生じた場合でもＩＧＢＴ破壊が生じる可能性がある。
【００５８】
図２５〜図２８は出力相間短絡が発生した場合にＩＧＢＴ破壊に至る動作を示す図である。図２５〜図２８には状態Ｓｔ２１〜Ｓｔ２４がそれぞれ示されている。
〔状態Ｓｔ２１〕Ｕ相ラインＬｕとＷ相ラインＬｗとの間に短絡が生じ（短絡箇所ｓ３）、ＩＧＢＴ１５がオン（ＩＧＢＴ１１、１３はオフ）、続いてＩＧＢＴ１２がオン（ＩＧＢＴ１４、１６はオフ）したものとする。
【００５９】
このときの短絡電流の流れは矢印ａｒ２１となり、ＩＧＢＴ１５のコレクタ→ＩＧＢＴ１５のエミッタ→短絡箇所ｓ３→ＩＧＢＴ１２のコレクタ→ＩＧＢＴ１２のエミッタの方向に短絡電流が流れる。
【００６０】
〔状態Ｓｔ２２〕ＩＧＢＴ１２はオンからオフへとスイッチングする（スイッチング動作の説明は省略）。このときの短絡電流の流れは矢印ａｒ２２となり、ＩＧＢＴ１５のコレクタ→ＩＧＢＴ１５のエミッタ→短絡箇所ｓ３→ダイオードＤ１のアノード→ダイオードＤ１のカソードの方向に短絡電流が流れて、ハイサイドの還流動作となる。
【００６１】
〔状態Ｓｔ２３〕ＩＧＢＴ１５はオンからオフへとスイッチングする（スイッチング動作の説明は省略）。このときの短絡電流の流れは矢印ａｒ２３となり、ダイオードＤ６のアノード→ダイオードＤ６のカソード→短絡箇所ｓ３→ダイオードＤ１のアノード→ダイオードＤ１のカソードの方向に短絡電流が流れる。また、短絡電流が過大な場合、サージ電圧（Ｌ×ｄｉ／ｄｔ）がＩＧＢＴ１５に発生し、ＩＧＢＴ１５にアバランシェ降伏が発生する。
【００６２】
〔状態Ｓｔ２４〕ＩＧＢＴ１５にアバランシェ降伏が生じると、ＩＧＢＴ１５の耐圧以上の電圧が印加されてＩＧＢＴ１５がアバランシェ破壊する。電源回生直後にハイサイドＷ相のＩＧＢＴ１５がサージ電圧で破壊・ショートすることで、状態Ｓｔ２４に示すような還流動作となる。このときの短絡電流の流れは矢印ａｒ２２であり、図２６の状態Ｓｔ２２と同じ流れになる。
【００６３】
以上説明したように、出力相間短絡が発生した場合、ハイサイドに位置するＩＧＢＴがサージ電圧により破壊してしまう可能性があった。
本発明はこのような点に鑑みてなされたものであり、サージ電圧の抑制を図りＩＧＢＴの破壊を防止した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００６４】
上記課題を解決するために、半導体装置が提供される。半導体装置は、多相に配置された複数のハイサイドスイッチ素子と、多相に配置された複数のローサイド素子とが各相にそれぞれ直列に接続され、ハイサイドスイッチ素子とローサイドスイッチ素子との各接続点から負荷へ電力供給するパワー半導体素子と、パワー半導体素子に流れる電流値を検出する電流検出回路と、複数のハイサイドスイッチ素子のオンオフ駆動をそれぞれ制御するハイサイド制御回路と複数のローサイドスイッチ素子のオンオフ駆動をそれぞれ制御するローサイド制御回路とを備える駆動制御回路とを具備する。ハイサイド制御回路は、電流検出回路が基準値を超える電流値を検出したとき、オン駆動中のハイサイドスイッチ素子をオフに遷移させるまでの時間を遅延させる。
【発明の効果】
【００６５】
サージ電圧の抑制を図り、パワー半導体素子の破壊を防止することが可能になる。
【図面の簡単な説明】
【００６６】
【図１】半導体装置の構成の一例を示す図である。
【図２】半導体装置の構成の一例を示す図である。
【図３】ハイサイド制御回路の構成の一例を示す図である。
【図４】ローサイド制御回路の構成の一例を示す図である。
【図５】電流検出回路による短絡電流の検出を示す図である。
【図６】電流検出回路による短絡電流の検出を示す図である。
【図７】電流検出回路による短絡電流の検出を示す図である。
【図８】駆動停止遅延回路の構成の一例を示す図である。
【図９】駆動停止遅延回路の入出力特性を示す図である。
【図１０】従来装置の動作タイムチャートを示す図である。
【図１１】本発明の動作タイムチャートを示す図である。
【図１２】パワー半導体モジュールの構成の一例を示す図である。
【図１３】ハイサイド制御回路の構成の一例を示す図である。
【図１４】ローサイド制御回路の構成の一例を示す図である。
【図１５】出力相間短絡が発生した場合にＩＧＢＴ破壊に至る動作を説明するための図である（Ｕ相とＶ相間の短絡）。
【図１６】出力相間短絡が発生した場合にＩＧＢＴ破壊に至る動作を説明するための図である（Ｕ相とＶ相間の短絡）。
【図１７】出力相間短絡が発生した場合にＩＧＢＴ破壊に至る動作を説明するための図である（Ｕ相とＶ相間の短絡）。
【図１８】出力相間短絡が発生した場合にＩＧＢＴ破壊に至る動作を説明するための図である（Ｕ相とＶ相間の短絡）。
【図１９】Ｕ相とＶ相間の短絡時のＩＧＢＴ破壊の動作波形を示す図である。
【図２０】Ｕ相とＶ相間の短絡時のＩＧＢＴ破壊の動作波形を示す図である。
【図２１】出力相間短絡が発生した場合にＩＧＢＴ破壊に至る動作を説明するための図である（Ｖ相とＷ相間の短絡）。
【図２２】出力相間短絡が発生した場合にＩＧＢＴ破壊に至る動作を説明するための図である（Ｖ相とＷ相間の短絡）。
【図２３】出力相間短絡が発生した場合にＩＧＢＴ破壊に至る動作を説明するための図である（Ｖ相とＷ相間の短絡）。
【図２４】出力相間短絡が発生した場合にＩＧＢＴ破壊に至る動作を説明するための図である（Ｖ相とＷ相間の短絡）。
【図２５】出力相間短絡が発生した場合にＩＧＢＴ破壊に至る動作を説明するための図である（Ｕ相とＷ相間の短絡）。
【図２６】出力相間短絡が発生した場合にＩＧＢＴ破壊に至る動作を説明するための図である（Ｕ相とＷ相間の短絡）。
【図２７】出力相間短絡が発生した場合にＩＧＢＴ破壊に至る動作を説明するための図である（Ｕ相とＷ相間の短絡）。
【図２８】出力相間短絡が発生した場合にＩＧＢＴ破壊に至る動作を説明するための図である（Ｕ相とＷ相間の短絡）。
【発明を実施するための形態】
【００６７】
以下、本発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
第１の実施の形態について図１を用いて説明する。図１は半導体装置の構成の一例を示す図である。半導体装置１は、パワー半導体素子１ａと制御回路１ｂを有する。パワー半導体素子１ａは、多相に配置されたハイサイドスイッチ素子ｓｗ１、ｓｗ２、・・・と、多相に配置されたローサイドスイッチ素子ｓｗ１１、ｓｗ１２、・・・とを含む。ハイサイド／ローサイドスイッチ素子には、例えば、パワー半導体素子であるＩＧＢＴが使用される。
【００６８】
また、ハイサイドスイッチ素子ｓｗ１とローサイドスイッチ素子ｓｗ１１との接続点に繋がる配線３ａと、ハイサイドスイッチ素子ｓｗ２とローサイドスイッチ素子ｓｗ１２との接続点に繋がる配線３ｂとから電力が負荷Ｍへ供給される。配線３ａと配線３ｂは短絡箇所ｓ０により短絡している。
【００６９】
一方、制御回路１ｂは、電流検出回路１ｂ１およびハイサイド制御回路１ｂ３を有する。電流検出回路１ｂ１は、多相間の配線３ａ、３ｂの短絡時にパワー半導体素子１ａに流れる短絡電流を検出し、短絡電流が閾値を超える場合に過電流検出信号ｄｃを出力する。
【００７０】
ハイサイド制御回路１ｂ３は、ハイサイドスイッチ素子のスイッチング動作を制御するハイサイド論理信号Ｈｉｎと、過電流検出信号ｄｃとを受信する。そして、ハイサイド制御回路１ｂ３は、ハイサイド論理信号Ｈｉｎおよび過電流検出信号ｄｃの論理レベルの組合せにもとづいて、短絡電流が流れているハイサイドスイッチ素子をオンからオフへ遷移させ、またこのときの遷移時間を遅延させる。
【００７１】
このような半導体装置１の構成により、短絡電流が流れているハイサイドスイッチ素子をオンからオフへ遷移させる際の遷移時間を遅延させるので、出力相間短絡が発生した場合の該当ハイサイドスイッチ素子にかかるサージ電圧を抑制することができる。またハイサイドスイッチ素子の破壊を防止することが可能になる。
【００７２】
［第２の実施の形態］
次に第２の実施の形態について以降詳しく説明する。第２の実施の形態は、図１の半導体装置１の機構をパワー半導体モジュールに適用したものである。なお、以降では上述した構成要素と同じものには同じ符号を付け、上述した構成要素の説明は適宜省略する。
【００７３】
＜全体構成＞
図２は半導体装置の構成の一例を示す図である。半導体装置１−１は、パワー半導体素子１０と制御回路２０−１を備える。制御回路２０−１は、ハイサイド制御回路２１−１と、ローサイド制御回路２２−１を含む。
【００７４】
ハイサイド制御回路２１−１は、パワー半導体素子１０内のＩＧＢＴ１１（ハイサイドＵ相スイッチ）、ＩＧＢＴ１３（ハイサイドＶ相スイッチ）およびＩＧＢＴ１５（ハイサイドＷ相スイッチ）の駆動制御を行う。ハイサイド制御回路２１−１は、図１のハイサイド制御回路１ｂ３の機構を実現する。
【００７５】
ローサイド制御回路２２−１は、パワー半導体素子１０内のＩＧＢＴ１２（ローサイドＵ相スイッチ）、ＩＧＢＴ１４（ローサイドＶ相スイッチ）およびＩＧＢＴ１６（ローサイドＷ相スイッチ）の駆動制御を行う。
【００７６】
制御回路２０−１は、パワー半導体素子１０内で発生するサージ電圧を抑制する機構を有しており、またハイサイド制御回路２１−１には、ローサイド制御回路２２−１からの過電流検出信号ｄｃが入力されている。
【００７７】
＜ハイサイド制御回路の構成＞
図３はハイサイド制御回路の構成の一例を示す図である。ハイサイド制御回路２１−１は、ハイサイドＵ相制御回路２１ｕ−１、ハイサイドＶ相制御回路２１ｖ−１およびハイサイドＷ相制御回路２１ｗ−１を備える。
【００７８】
ハイサイドＵ相制御回路２１ｕ−１は、ドライバ回路２１ｕ１−１および駆動停止遅延回路２１ｕ２を含み、ハイサイドＶ相制御回路２１ｖ−１はドライバ回路２１ｖ１−１および駆動停止遅延回路２１ｖ２を含む。ハイサイドＷ相制御回路２１ｗ−１は、ドライバ回路２１ｗ１−１および駆動停止遅延回路２１ｗ２を含む。
【００７９】
Ｕ相において、駆動停止遅延回路２１ｕ２は、上位プロセッサから出力されたハイサイド論理信号Ｈｉｎ１と、ローサイド制御回路２２−１から出力された過電流検出信号ｄｃを受信する。
【００８０】
駆動停止遅延回路２１ｕ２は、ハイサイド論理信号Ｈｉｎ１および過電流検出信号ｄｃの各レベルの組合せにもとづいて、ＩＧＢＴ１１をオンからオフさせるまでの遷移時間を所定時間遅延させる制御信号を生成して出力する。
【００８１】
ドライバ回路２１ｕ１−１は、制御信号をＩＧＢＴ１１のドライブ信号ｇ１ａとして出力して、ＩＧＢＴ１１を駆動する。この場合、ドライバ回路２１ｕ１−１は、ＩＧＢＴ１１の駆動に要する電圧範囲となるように、制御信号のレベルを所定レベルに変換してドライブ信号ｇ１ａとして出力する。
【００８２】
Ｖ相において、駆動停止遅延回路２１ｖ２は、上位プロセッサから出力されたハイサイド論理信号Ｈｉｎ２と、ローサイド制御回路２２−１から出力された過電流検出信号ｄｃを受信する。
【００８３】
駆動停止遅延回路２１ｖ２は、ハイサイド論理信号Ｈｉｎ２および過電流検出信号ｄｃの各レベルの組合せにもとづいて、ＩＧＢＴ１３をオンからオフさせるまでの遷移時間を所定時間遅延させる制御信号を生成して出力する。
【００８４】
ドライバ回路２１ｖ１−１は、制御信号をＩＧＢＴ１３のドライブ信号ｇ２ａとして出力して、ＩＧＢＴ１３を駆動する。この場合、ドライバ回路２１ｖ１−１は、ＩＧＢＴ１３の駆動に要する電圧範囲となるように、制御信号のレベルを所定レベルに変換してドライブ信号ｇ２ａとして出力する。
【００８５】
Ｗ相において、駆動停止遅延回路２１ｗ２は、上位プロセッサから出力されたハイサイド論理信号Ｈｉｎ３と、ローサイド制御回路２２−１から出力された過電流検出信号ｄｃを受信する。
【００８６】
駆動停止遅延回路２１ｗ２は、ハイサイド論理信号Ｈｉｎ３および過電流検出信号ｄｃの各レベルの組合せにもとづいて、ＩＧＢＴ１５をオンからオフさせるまでの遷移時間を所定時間遅延させる制御信号を生成して出力する。
【００８７】
ドライバ回路２１ｗ１−１は、制御信号をＩＧＢＴ１５のドライブ信号ｇ３ａとして出力して、ＩＧＢＴ１５を駆動する。この場合、ドライバ回路２１ｗ１−１は、ＩＧＢＴ１５の駆動に要する電圧範囲となるように、制御信号のレベルを所定レベルに変換してドライブ信号ｇ３ａとして出力する。
【００８８】
＜ローサイド制御回路の構成＞
図４はローサイド制御回路の構成の一例を示す図である。ローサイド制御回路２２−１は、図１４で上述したローサイド制御回路２２と同一構成要素を備える。異なる点は、図１４では過電流検出信号ｄｃは、ローサイドＵ／Ｖ／Ｗ相の各制御回路２２ｕ、２２ｖ、２２ｗに送信されていたが、図４に示すローサイド制御回路２２−１では、過電流検出信号ｄｃをハイサイド制御回路２１−１にも送信する。その他の構成は図１４と同じである。なお、電流検出回路２３ａは図１の電流検出回路１ｂ１に対応する。
【００８９】
＜短絡電流の検出＞
図５〜図７は電流検出回路による短絡電流の検出を示す図である。図５において、Ｕ相ラインＬｕとＶ相ラインＬｖとの短絡時、矢印ａｒ１の方向に短絡電流が流れる。このとき、電流検出回路２３ａは、ＩＧＢＴ１４のエミッタから出力される短絡電流を検出する。
【００９０】
図６において、Ｖ相ラインＬｖとＷ相ラインＬｗとの短絡時、矢印ａｒ１１の方向に短絡電流が流れる。このとき、電流検出回路２３ａは、ＩＧＢＴ１６のエミッタから出力される短絡電流を検出する。
【００９１】
図７において、Ｕ相ラインＬｕとＷ相ラインＬｗとの短絡時、矢印ａｒ２１の方向に短絡電流が流れる。このとき、電流検出回路２３ａは、ＩＧＢＴ１２のエミッタから出力される短絡電流を検出する。
【００９２】
＜駆動停止遅延回路の構成＞
図８は駆動停止遅延回路の構成の一例を示す図である。図８の駆動停止遅延回路３０は、図３に示した駆動停止遅延回路２１ｕ２、２１ｖ２、２１ｗ２に適用される。駆動停止遅延回路３０は、２入力１出力の論理回路３１、３３と、２入力１出力の論理和素子３４と、遅延回路３５とを備える。
【００９３】
論理回路３１は、ハイサイド論理信号ＨｉｎがＨレベル、および過電流検出信号ｄｃがＬレベルの場合にＨレベルを出力する。  論理回路３３は、ハイサイド論理信号ＨｉｎがＨレベル、および過電流検出信号ｄｃがＨレベルの場合にＨレベルを出力する。論理和素子３４は、１つでも入力にＨレベルがあればＨレベル出力、２つの入力がすべてＬレベルの場合にＬレベルを出力する。
【００９４】
各回路の接続関係を記すと、論理回路３１の入力端子ａ１は、論理回路３３の入力端子ｃ１に接続され、該入力端子ａ１には、ハイサイド論理信号Ｈｉｎが入力される。
論理回路３１の入力端子ａ３は、論理回路３３の入力端子ｃ３に接続され、該入力端子ａ３には、過電流検出信号ｄｃが入力される。
【００９５】
論理回路３１の出力端子ａ０は、論理和素子３４の入力端子ｄ１に接続される。また、論理回路３３の出力端子ｃ０は、遅延回路３５の入力端子ｅ１に接続され、遅延回路３５の出力端子ｅ０は、論理和素子３４の入力端子ｄ３に接続される。論理和素子３４の出力端子ｄ０は、Ｕ相／Ｖ相／Ｗ相の各ドライバ回路の入力端子に接続される。
【００９６】
ここで、遅延回路３５は、論理回路３３から出力されたパルス信号を所定時間遅延させて出力する。遅延回路３５は、例えば、インバータ素子を多段接続した構成や、コンデンサおよび抵抗による時定数回路等で構成される。
【００９７】
なお、駆動停止遅延回路３０は、遅延時間を設定することにより、短絡時にＩＧＢＴを流れるコレクタ電流の値がアバランシェ降伏を引き起こさない最大許容電流の値に低下するまでＩＧＢＴのオン状態を遅延（延長）させ、該最大許容電流の値に達した場合にＩＧＢＴをオフさせる。
【００９８】
したがって、遅延回路３５で設定される遅延時間は、少なくともＩＧＢＴをコレクタ電流が流れ始めた時刻から、該コレクタ電流が該最大許容電流の値に達する時刻までの時間（例えば、３０〜４０μｓ）になる。
【００９９】
＜駆動停止遅延回路の入出力特性＞
図９は駆動停止遅延回路の入出力特性を示す図である。テーブル４は、駆動停止遅延回路３０の入出力特性を示しており、項目として、入力、出力（駆動停止遅延回路３０出力）および出力状態を有する。また、入力は、ハイサイド論理信号Ｈｉｎおよび過電流検出信号ｄｃに分かれている。
【０１００】
なお、ハイサイド論理信号ＨｉｎがＨのとき、ハイサイドのＩＧＢＴはオン、ハイサイド論理信号ＨｉｎがＬのとき、ハイサイドのＩＧＢＴはオフである。また、過電流検出信号ｄｃがＨのとき出力相間の短絡は有りを示し（過電流検出）、過電流検出信号ｄｃがＬのとき出力相間の短絡は無しを示す。
【０１０１】
ここで、（ハイサイド論理信号Ｈｉｎ、過電流検出信号ｄｃ）＝（Ｈ、Ｈ）のとき、駆動停止遅延回路３０の出力は、ＨレベルからＬレベルへ移行し、遅延回路３５が動作して駆動停止遅延回路３０の出力に所定の遅延時間が設定された状態になる。また、（ハイサイド論理信号Ｈｉｎ、過電流検出信号ｄｃ）＝（Ｈ、Ｌ）のとき、ハイサイド論理信号Ｈｉｎの出力状態になり、このときの駆動停止遅延回路３０の出力はＨレベルになる。
【０１０２】
（ハイサイド論理信号Ｈｉｎ、過電流検出信号ｄｃ）＝（Ｌ、Ｈ）のとき、ハイサイド論理信号Ｈｉｎの出力状態になり、このときの駆動停止遅延回路３０の出力はＬレベルになる。また、（ハイサイド論理信号Ｈｉｎ、過電流検出信号ｄｃ）＝（Ｌ、Ｌ）のとき、ハイサイド論理信号Ｈｉｎの出力状態になり、このときの駆動停止遅延回路３０の出力はＬレベルになる。
【０１０３】
＜動作タイムチャート＞
次に動作についてタイムチャートを用いて説明する。なお、本発明の動作がわかりやすいように、従来装置（パワー半導体モジュール１００）のタイムチャートと、本発明の装置のタイムチャートとを合わせて示す。
【０１０４】
図１０は従来装置の動作タイムチャートを示す図である。ハイサイド論理信号Ｈｉｎ、過電流検出信号ｄｃおよび電流（例えば、Ｕ相電流）の各波形が示されている。
〔時刻ｔ１〕出力相間短絡が発生する。ハイサイド論理信号ＨｉｎがＨレベルになって対象となるハイサイドＩＧＢＴがオンする。
【０１０５】
〔時刻ｔ２〕出力相間短絡の発生によって過電流が検出され、過電流検出信号ｄｃがＬレベルからＨレベルに遷移する（Ｈで過電流検出）。そして、過電流状態が検出されたことにより、ローサイドＩＧＢＴがオフされる。
【０１０６】
〔期間Ｔａ〕短絡電流が流れ、短絡電流が増加する期間になる（例えば、図１５の場合の短絡電流の流れに相当）。
〔時刻ｔ３〕ハイサイド論理信号ＨｉｎがＬレベルになってハイサイドＩＧＢＴがオフになる。
【０１０７】
〔期間Ｔｂ〕ハイサイドＩＧＢＴがオフになることにより、該ハイサイドＩＧＢＴを流れる短絡電流は遮断されるが、該ハイサイドＩＧＢＴがアバランシェ破壊するためにショートしてしまい、短絡電流が再び流れるハイサイド還流期間となる。
【０１０８】
図１１は本発明の動作タイムチャートを示す図である。ハイサイド論理信号Ｈｉｎ、過電流検出信号ｄｃ、駆動停止遅延回路３０出力および電流（例えば、Ｕ相電流）の各波形が示されている。
【０１０９】
〔時刻ｔ１１〕出力相間短絡が発生する。ハイサイド論理信号ＨｉｎがＨレベルになって対象となるハイサイドＩＧＢＴがオンする。また、駆動停止遅延回路３０の出力がＨレベルになる。
【０１１０】
〔時刻ｔ１２〕出力相間短絡の発生によって過電流が検出され、過電流検出信号ｄｃがＬレベルからＨレベルに遷移する。そして、過電流状態が検出されたことにより、ローサイドＩＧＢＴがオフされる。
【０１１１】
〔期間Ｔａ１〕短絡電流が流れ、短絡電流が増加する期間になる（例えば、図１５の場合の短絡電流の流れに相当）。
〔時刻ｔ１３〕ハイサイド論理信号ＨｉｎがＬレベルになる。
【０１１２】
〔期間Ｔｂ１〕駆動停止遅延回路３０の遅延機能により、ハイサイドＩＧＢＴがオフするまでの時間が遅延され（駆動停止遅延回路３０出力が実質的なドライブ信号になるため）、該ハイサイドＩＧＢＴがアバランシェ破壊することなく短絡電流が遮断されるハイサイド還流期間となる。なお、図１１中のτの期間が遅延時間となる。
【０１１３】
ここで、図１１に示したハイサイド還流期間Ｔｂ１は、駆動停止遅延回路３０の遅延機能によって図１０に示したハイサイド還流期間Ｔｂよりも延長している。このため、ハイサイドＩＧＢＴを流れる短絡電流を減少させてオフ直後の回生動作後のｄｉ／ｄｔを低下させている。よって、配線インダクタンスと回生動作時のｄｉ／ｄｔとで発生するサージ電圧を抑制することができ、ＩＧＢＴ破壊を防止することが可能になる。
【０１１４】
以上、実施の形態を例示したが、実施の形態で示した各部の構成は同様の機能を有する他のものに置換することができる。また、他の任意の構成物や工程が付加されてもよい。さらに前述した説明では、論理信号を正論理として記述したが、負論理で構成してもよいことは言うまでもない。
【符号の説明】
【０１１５】
１  半導体装置
１ａ  パワー半導体素子
ｓｗ１、ｓｗ２  ハイサイドスイッチ素子
ｓｗ１１、ｓｗ１２  ローサイドスイッチ素子
３ａ、３ｂ  配線
１ｂ  制御回路
１ｂ１  電流検出回路
１ｂ３  ハイサイド制御回路
ｓ０  短絡箇所
Ｈｉｎ  ハイサイド論理信号
ｄｃ  過電流検出信号
Ｍ  負荷
【図１】
2020014315.tif 000003
【図２】
2020014315.tif 000004
【図３】
2020014315.tif 000005
【図４】
2020014315.tif 000006
【図５】
2020014315.tif 000007
【図６】
2020014315.tif 000008
【図７】
2020014315.tif 000009
【図８】
2020014315.tif 000010
【図９】
2020014315.tif 000011
【図１０】
2020014315.tif 000012
【図１１】
2020014315.tif 000013
【図１２】
2020014315.tif 000014
【図１３】
2020014315.tif 000015
【図１４】
2020014315.tif 000016
【図１５】
2020014315.tif 000017
【図１６】
2020014315.tif 000018
【図１７】
2020014315.tif 000019
【図１８】
2020014315.tif 000020
【図１９】
2020014315.tif 000021
【図２０】
2020014315.tif 000022
【図２１】
2020014315.tif 000023
【図２２】
2020014315.tif 000024
【図２３】
2020014315.tif 000025
【図２４】
2020014315.tif 000026
【図２５】
2020014315.tif 000027
【図２６】
2020014315.tif 000028
【図２７】
2020014315.tif 000029
【図２８】
2020014315.tif 000030