(57)【要約】【課題】素子特性のバラツキを抑制することができる積層電子部品を提供する。【解決手段】  積層インダクタ４０Ａ、４０Ｂの製造方法によれば、被覆層１６Ａを複数回に分けて塗工することで、１回の塗工で形成した場合に比べて、被覆層１６Ａの表面１６ａが平坦化され、第２の工程Ｓ２に続く第３の工程Ｓ３において被覆層１６Ａ上に第２導体パターン１２Ｂを形成したときに、第２導体パターン１２Ｂの位置のバラツキが抑制される。それにより、積層インダクタ４０Ａ、４０Ｂの電気特性等の素子特性のバラツキが抑制され得る。【選択図】図２
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【特許請求の範囲】
【請求項１】
基材または絶縁体層上に第１導体パターンを形成する第１の工程と、
前記基材または前記絶縁体層上に、前記第１導体パターンが形成された領域の残余領域における厚さが前記第１導体パターンの厚さより薄い絶縁材料層を複数回塗工して、前記残余領域における厚さが前記第１導体パターンの厚さ以上である被覆層を形成する第２工程と、
前記被覆層上に第２導体パターンを形成する第３の工程と
を含む積層電子部品の製造方法。
【請求項２】
前記第３の工程の後に、前記第１導体パターンおよび前記第２導体パターンを含む３層以上の導体パターンを有する積層体を形成する第４の工程をさらに含む、請求項１に記載の積層電子部品の製造方法。
【請求項３】
前記第４の工程として、前記第２導体パターンが形成された領域の残余領域における厚さが前記第２導体パターンの厚さより薄い絶縁材料層を複数回塗工して、前記残余領域における厚さが前記第２導体パターンの厚さ以上である被覆層を形成する工程と、前記被覆層上に第２導体パターンを形成する工程とを繰り返して、前記積層体を形成する、請求項２に記載の積層電子部品の製造方法。
【請求項４】
前記第１の工程として、前記第１導体パターンを基材上に形成し、
前記第４の工程として、前記被覆層から前記基材を除去して得られた前記第１導体パターンおよび前記第２導体パターンを含む絶縁材料シートを複数積層して、前記積層体を形成する、請求項２に記載の積層電子部品の製造方法。
【請求項５】
前記第１の工程において、前記基材または前記絶縁体層上に導体ペーストをダイコータで塗工して、前記第１導体パターンを形成する、請求項１〜４のいずれか一項に記載の積層電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層電子部品の製造方法に関する。
【背景技術】
【０００２】
積層電子部品の一つとして、複数の絶縁材料層と複数のコイル層とを内部に含む積層インダクタが知られている。下記引用文献１には、積層インダクタの製造方法として、絶縁材料層となる絶縁体ペーストとコイル層となる導体ペーストとを交互に塗工する技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２６６２１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上述した積層インダクタにおいて、設計どおりの素子特性を得るために、コイル層を覆う絶縁材料層の表面が高い平坦性を有することが求められる。絶縁材料層の表面の凹凸が大きい場合、絶縁材料層上に形成されるコイル層の位置（積層方向に関する位置または面方向に関する位置）にバラツキが生じ、それにより素子特性のバラツキも生じ得る。
【０００５】
本発明は、素子特性のバラツキを抑制することができる積層電子部品を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一形態に係る積層電子部品の製造方法は、基材または絶縁体層上に第１導体パターンを形成する第１の工程と、基材または絶縁体層上に、第１導体パターンが形成された領域の残余領域における厚さが第１導体パターンの厚さより薄い絶縁材料層を複数回塗工して、残余領域における厚さが第１導体パターンの厚さ以上である被覆層を形成する第２工程と、被覆層上に第２導体パターンを形成する第３の工程とを含む。
【０００７】
上記積層電子部品の製造方法においては、第１の工程において第１導体パターンが形成された基材または絶縁体層上に、第２の工程において被覆層が形成される。被覆層を、第１導体パターンより薄い絶縁材料層を複数回塗工して形成することで、１回の塗工で形成した場合に比べて、被覆層の表面が平坦化される。そのため、第２の工程に続く第３の工程において被覆層上に第２導体パターンを形成したときに、第２導体パターンの位置のバラツキが抑制され、それにより積層電子部品の素子特性のバラツキが抑制される。
【０００８】
他の形態に係る積層電子部品の製造方法は、第３の工程の後に、第１導体パターンおよび第２導体パターンを含む３層以上の導体パターンを有する積層体を形成する第４の工程をさらに含む。
【０００９】
他の形態に係る積層電子部品の製造方法は、第４の工程として、第２導体パターンが形成された領域の残余領域における厚さが第２導体パターンの厚さより薄い絶縁材料層を複数回塗工して、残余領域における厚さが第２導体パターンの厚さ以上である被覆層を形成する工程と、被覆層上に第２導体パターンを形成する工程とを繰り返して、積層体を形成する。
【００１０】
他の形態に係る積層電子部品の製造方法は、第１の工程として、第１導体パターンを基材上に形成し、第４の工程として、被覆層から基材を除去して得られた第１導体パターンおよび第２導体パターンを含む絶縁材料シートを複数積層して、積層体を形成する。
【００１１】
他の形態に係る積層電子部品の製造方法は、第１の工程において、基材または絶縁体層上に導体ペーストをダイコータで塗工して、第１導体パターンを形成する。
【発明の効果】
【００１２】
本発明によれば、素子特性のバラツキを抑制することができる積層電子部品が提供される。
【図面の簡単な説明】
【００１３】
【図１】一実施形態に積層インダクタの製造方法を示したフローチャートである。
【図２】図１に示したフローチャートの各工程における様子を示した図である。
【図３】図１に示した第１導体パターンを形成する工程における塗工の様子を示した図である。
【図４】図１に示した被覆層を形成する工程における塗工の様子を示した図である。
【図５】図１に示した被覆層を形成する工程における塗工の様子を示した図である。
【図６】図１に示したフローチャートの各工程における様子を示した図である。
【図７】図１に示したフローチャートの各工程における様子を示した図である。
【図８】従来技術に係る積層インダクタを示した図である。
【図９】従来技術に係る積層インダクタを示した図である。
【図１０】従来技術に係る積層インダクタを示した図である。
【図１１】異なる態様の積層インダクタの製造方法の工程を示した図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照して種々の実施形態および実施例について説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を付し、重複する説明を省略する。
【００１５】
図１は、積層電子部品の一つである積層インダクタを製造する手順を示したフローチャートである。
【００１６】
積層インダクタを製造する際には、まず、第１の工程Ｓ１として、図２（ａ）に示すように基板１０上に第１導体パターン１２Ａを形成する。基板１０は、板状の基材であり、たとえばステンレス、Ａｌ等の金属、ガラス、ＰＥＴやポリイミド等のフィルム、ガラスエポキシ等の樹脂材質で構成され得る。基板１０の上面１０ａは離型処理が施されていてもよい。離型処理にはシリコーンコート、フッ素樹脂加工等が用いられ得る。基板１０の上面１０ａは、実質的に平坦な面である。第１導体パターン１２Ａは、平面コイルの一部を構成するパターンである。第１導体パターン１２Ａは、たとえばＡｇ、Ｐｄ、Ｃｕ、Ｎｉ等の金属材料または合金材料によって構成され得る。
【００１７】
第１導体パターン１２Ａは、図３に示すように、ダイコータ２０Ａを用いて感光性導体ペーストを基板１０に塗工してベタパターン１１を形成した後、所定の露光および現像をおこなうことで得られる。第１導体パターン１２Ａは厚さが均一であり、本実施形態では第１導体パターン１２Ａは厚さｈ１を有する。ダイコータ２０Ａには、ポンプ式、プランジャー式等の種々のダイコータを採用することができる。
【００１８】
基板１０上に第１導体パターン１２Ａを形成した後、第２の工程Ｓ２として、基板１０を覆う被覆層１６Ａを形成する。被覆層１６Ａは、複数の絶縁材料層により構成され、本実施形態では２層の絶縁材料層１４、１５により構成される。絶縁材料層の構成材料には、たとえばチタン酸バリウムを含む誘電体材料、フェライトを含む磁性体材料を採用することができる。本実施形態では、絶縁材料層１４、１５はフェライトを含む磁性体材料で構成されている。被覆層１６Ａを形成する際には、図２（ｂ）に示すように、基板１０上に第１の絶縁材料層１４を塗工する。具体的には、図４に示すように基板１０の上面１０ａから所定の高さｔ１に配置されたダイコータ２０Ｂを用いて絶縁体ペーストを塗布するとともに所定の乾燥工程を経て、厚さｈ２を有する第１の絶縁材料層１４が得られる。第１の絶縁材料層１４の厚さｈ２は、第１導体パターン１２Ａの厚さｈ１より薄い（ｈ２＜ｈ１）。より詳しくは、第１の絶縁材料層１４は、第１導体パターン１２Ａ上における厚さは実質的にゼロであり、第１導体パターン１２Ａが形成された領域の残余領域（たとえば隣り合う第１導体パターン１２Ａ間の領域）における厚さはｈ２である。ダイコータ２０Ｂには、ポンプ式、プランジャー式等の種々のダイコータを採用することができる。
【００１９】
図４に示したダイコータ２０Ｂの高さｔ１は、第１導体パターン１２Ａとの接触を避けるため、第１導体パターン１２Ａの厚さｈ１より高く設計される（ｔ１＞ｈ１）。ダイコータ２０Ｂの高さｔ１と第１導体パターン１２Ａの厚さｈ１とは、１＜（ｔ１／ｈ１）＜１１の関係を満たすことができる。
【００２０】
基板１０上に第１の絶縁材料層１４を塗工した後、図２（ｃ）に示すように、第１の絶縁材料層１４上に第２の絶縁材料層１５を塗工して、被覆層１６Ａを得る。具体的には、図５に示すように第１の絶縁材料層１４の上面１４ａから高さｔ１に配置されたダイコータ２０Ｂを用いて絶縁体ペーストを塗布するとともに所定の乾燥工程を経て、厚さｈ３を有する第２の絶縁材料層１５が得られる。第２の絶縁材料層１５の厚さｈ３は、第１導体パターン１２Ａの厚さｈ１より薄い（ｈ３＜ｈ１）。本実施形態では、第２の絶縁材料層１５の厚さｈ３は、第１の絶縁材料層１４の厚さｈ２と同一である。
【００２１】
図５に示したダイコータ２０Ｂの高さｔ１は、第１導体パターン１２Ａとの接触を避けるため、第１の絶縁材料層１４から突出した第１導体パターン１２Ａの高さ（ｈ１−ｈ２）より高く設計される（ｔ１＞ｈ１−ｈ２）。ダイコータ２０Ｂの高さｔ１と第１の絶縁材料層１４から突出した第１導体パターン１２Ａの高さ（ｈ１−ｈ２）とは、１＜（ｔ１／（ｈ１−ｈ２）＜４４５の関係を満たすことができる。
【００２２】
第１の絶縁材料層１４および第２の絶縁材料層１５によって構成される被覆層１６Ａは、第１導体パターン１２Ａが形成された領域の残余領域における厚さがＨ（＝ｈ２＋ｈ３）である。被覆層１６Ａの厚さＨは、第１導体パターン１２Ａの厚さｈ１以上（すなわち、Ｈ≧ｈ１）となるように設計されている。
【００２３】
本実施形態では、被覆層１６Ａの厚さＨは、第１導体パターン１２Ａの厚さｈ１より厚くなるように設計されており、第１導体パターン１２Ａが被覆層１６Ａによって覆われている（オーバーコートされている）。
【００２４】
被覆層１６Ａには、図２（ｄ）に示すように、スルーホール１８Ａが形成される。スルーホール１８Ａは、被覆層１６Ａの表面１６ａから厚さ方向に沿って第１導体パターン１２Ａまで延びている。スルーホール１８Ａは、たとえば所定の露光および現像をおこなって被覆層１６Ａに孔を設けた後、導体材料で孔を充たすことで形成され得る。
【００２５】
基板１０上に被覆層１６Ａを形成した後、第３の工程Ｓ３として、被覆層１６Ａ上に第２導体パターン１２Ｂを形成する。第２導体パターン１２Ｂは、第１導体パターン１２Ａ同様、平面コイルの一部を構成するパターンである。第２導体パターン１２Ｂは、たとえばＡｇ、Ｐｄ、Ｃｕ、Ｎｉ等の金属材料または合金材料によって構成され得る。第２導体パターン１２Ｂは、被覆層１６に形成された対応するスルーホール１８Ａに適宜接続され、第１導体パターン１２Ａと第２導体パターン１２Ｂとによりコイルが形成される。第２導体パターン１２Ｂは、第１導体パターン１２Ａ同様、ダイコータ２０Ａを用いて感光性導体ペーストを被覆層１６Ａに塗工してベタパターン１１を形成した後、所定の露光および現像をおこなうことで得られる。
【００２６】
第２導体パターン１２Ｂを形成した後、図２（ｆ）に示すように、被覆層１６Ａ上に、被覆層１６Ａと同様にして形成された被覆層１６Ｂが形成される。また、被覆層１６Ｂには、スルーホール１８Ａと同様にして形成されたスルーホール１８Ｂが形成される。
【００２７】
以下、第３の工程Ｓ３の後におこなわれる積層体を形成する第４の工程Ｓ４について、図６および図７を参照しつつ説明する。
【００２８】
図６は、積層体を形成する印刷積層工程を示している。図６に示した印刷積層工程では、上述した被覆層を形成する工程（第２の工程）と、第２導体パターンを形成する工程（第３の工程）とを繰り返して積層体１７を形成する。図６（ａ）は、被覆層１６Ｂ上に第３導体パターン１２Ｃおよび被覆層１６Ｃを形成するとともに、被覆層１６Ｃにスルーホール１８Ｃを形成した状態を示している。第３導体パターン１２Ｃは、上述した第１導体パターンと同様の製法により形成される。被覆層１６Ｃは、上述した被覆層１６Ａと同様の製法により形成される。スルーホール１８Ｃは、上述したスルーホール１８Ａと同様の製法により形成される。図６（ｂ）は、被覆層１６Ｃ上に第４導体パターン１２Ｄおよび被覆層１６Ｄを形成した状態を示している。第４導体パターン１２Ｄは、上述した第１導体パターンと同様の製法により形成される。被覆層１６Ｄは、上述した被覆層１６Ａと同様の製法により形成される。図６（ｃ）は、被覆層１６Ｄ上に保護層３０を形成した状態を示しており、積層工程を経て得られる積層インダクタ４０Ａを示している。
【００２９】
図７は、積層体を形成するシート積層工程を示している。図７に示したシート積層工程では、図２（ｆ）に示した被覆層１６Ａ、１６Ｂから基板１０を除去して得られた絶縁材料シート１９を複数積層して、積層体１７を形成する。基板１０の上面１０ａに離型処理を施すことで、被覆層１６Ａ、１６Ｂからの基板１０の除去を容易におこなうことができる。各絶縁材料シート１９は、第１導体パターン１２Ａおよび第２導体パターン１２Ｂを含んでいる。図７に示したシート積層工程を経て、複数の絶縁材料シート１９を有する積層体１７からなる積層インダクタ４０Ｂが得られる。
【００３０】
上述した積層インダクタ４０Ａ、４０Ｂの製造方法においては、第１の工程Ｓ１において第１導体パターン１２Ａが形成された基板１０上に、第２の工程Ｓ２において被覆層１６Ａが形成される。発明者らは、鋭意研究の末、被覆層１６Ａを、第１導体パターン１２Ａより薄い絶縁材料層１４、１５を複数回塗工して形成することで、第１導体パターン１２Ａ周りに段差が形成されづらくなり、複数の絶縁材料層１４、１５によって構成される被覆層１６Ａの表面１６ａが平坦化されることを見出した。
【００３１】
ここで、第１導体パターン１２Ａが形成された基板１０上に、１回の塗工で被覆層１６を形成した場合には、図８に示すように表面１６ａに大きな凹凸が生じ得る。特に、被覆層１６の表面１６ａには、第１導体パターン１２Ａ周りに大きな段差が形成される。このような被覆層１６の表面１６ａに第２導体パターン１２Ｂを形成する場合、第２導体パターン１２Ｂを高い位置精度で形成することが困難である。たとえば、第２導体パターン１２Ｂをスクリーン印刷により形成する場合には、図９に示すように、第２導体パターン１２Ｂに位置ズレが生じ得る。また、第２導体パターン１２Ｂの形状が歪んだり、第２導体パターン１２Ｂに傾きが生じたりする虞がある。また、第２導体パターン１２Ｂをフォトリソグラフィー技術を用いて形成する場合には、図１０（ａ）に示すように、被覆層１６上に形成される感光性導体ペーストのベタパターン１１が均一厚さにならず、露光および現像により形成される第２導体パターン１２Ｂの厚さが、設計した厚さよりも薄くなってしまう。
【００３２】
上述した積層インダクタ４０Ａ、４０Ｂの製造方法によれば、被覆層１６Ａを複数回に分けて塗工することで、１回の塗工で形成した場合に比べて、被覆層１６Ａの表面１６ａが平坦化され、第２の工程Ｓ２に続く第３の工程Ｓ３において被覆層１６Ａ上に第２導体パターン１２Ｂを形成したときに、第２導体パターン１２Ｂの位置のバラツキが抑制される。それにより、積層インダクタ４０Ａ、４０Ｂの電気特性等の素子特性のバラツキが抑制され得る。
【００３３】
積層インダクタ４０Ａにおいては、各被覆層１６Ａ、１６Ｂ、１６Ｃ、１６Ｄの表面１６ａが平坦化されていることで、積層工程や焼成工程の際に導体パターン１２Ａ、１２Ｂ、１２Ｃ、１２Ｄ周辺にクラックが生じる事態が効果的に抑制されている。
【００３４】
なお、上述した製造方法では、基板１０等の基材に換えて絶縁体層を用いることもできる。すなわち、図１１に示すように、絶縁体層１０Ａ上にて上述した工程Ｓ１〜Ｓ３をおこない、絶縁体層１０Ａ上に導体パターン１２Ａ、１２Ｂおよび被覆層１６Ａ、１６Ｂを形成してもよい。また、第２の工程Ｓ２と第３の工程Ｓ３とを繰り返して積層体１７を形成し、図６に示した積層インダクタ４０Ａと同様の構成を有する積層インダクタを形成してもよい。さらに、上述した基板１０上に絶縁体層１０Ａを設け、その絶縁体層１０Ａ上にて上述した工程Ｓ１〜Ｓ３をおこない、絶縁体層１０Ａ上に導体パターン１２Ａ、１２Ｂおよび被覆層１６Ａ、１６Ｂを形成してもよい。絶縁体層１０Ａは、被覆層を形成する絶縁材料層の構成材料と同じ材料で構成することができる。
【００３５】
以上、本発明の実施形態について説明してきたが、本発明は上記の実施形態に限定されず、種々の変更をおこなうことができる。
【００３６】
たとえば、積層電子部品は、積層インダクタに限らず、積層セラミックコンデンサ等であってもよい。また、積層インダクタを構成する導体パターンの層数および絶縁材料層の層数は、４層に限らず、適宜増減することができる。基材は、板状の基材（すなわち、基板）に限らず、ある程度の厚さを有する構造体であってもよい。
【符号の説明】
【００３７】
１０…基板、１０Ａ…絶縁体層、１２Ａ、１２Ｂ、１２Ｃ、１２Ｄ…導体パターン、１４、１５…絶縁材料層、１６Ａ、１６Ｂ、１６Ｃ、１６Ｄ…被覆層、１８Ａ、１８Ｂ、１８Ｃ…スルーホール、２０Ａ、２０Ｂ…ダイコータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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