(57)【要約】【課題】スイッチングの損失を抑制するためにスイッチング速度の速いスイッチを使用すると、スイッチング速度とオン抵抗特性がトレードオフのため、スイッチの導通損失の増加につながる。【解決手段】３相力率改善回路（ＰＦＣ回路）の制御回路６０は、入力端子４１−１〜４１−３間の線間電圧によって直接、昇圧用インダクタ４２−１〜４２−３の充電を行い、６０°毎に、スイッチング用のＦＥＴ対５１〜５３のパルス幅変調動作の設定を行うと共に、出力電流リターン用のＦＥＴ５４〜５６の３相のうち２相はオン／オフ動作の設定、残り１相は高電圧印加時にオン状態の設定を行う、ためのスイッチ駆動信号Ｓ５１〜Ｓ５６を生成し、ＦＥＴ対５１〜５３及びＦＥＴ５４〜５６を駆動制御している。【選択図】図１
2020014319.tif 000002
【特許請求の範囲】
【請求項１】
３相交流入力電圧のうちの第１相、第２相、第３相交流入力電圧がそれぞれ供給される第１、第２、第３入力端子と、
正負の直流出力電圧をそれぞれ送出する第１、第２出力端子と、
前記第１及び第２出力端子間に接続された平滑用の出力コンデンサと、
前記第１入力端子と前記第１出力端子に接続された共通接続点との間に直列に接続された昇圧用の第１インダクタ、第１接続点及び第１整流素子と、
前記第２入力端子と前記共通接続点との間に直列に接続された昇圧用の第２インダクタ、第２接続点及び第２整流素子と、
前記第３入力端子と前記共通接続点との間に直列に接続された昇圧用の第３インダクタ、第３接続点及び第３整流素子と、
前記第１及び第２接続点間に直列に接続され、同時にオン／オフ動作する双方向の一対の第１スイッチ対と、
前記第２及び第３接続点間に直列に接続され、同時にオン／オフ動作する双方向の一対の第２スイッチ対と、
前記第１及び第３接続点間に直列に接続され、同時にオン／オフ動作する双方向の一対の第３スイッチ対と、
前記第３スイッチ対間と前記第２出力端子との間に接続された出力電流帰還用の第４スイッチと、
前記第１スイッチ対間と前記第２出力端子との間に接続された出力電流帰還用の第５スイッチと、
前記第２スイッチ対間と前記第２出力端子との間に接続された出力電流帰還用の第６スイッチと、
前記第１相、第２相及び第３相交流入力電圧を検出した検出入力電圧と、前記第１、第２及び第３入力端子に供給される交流入力電流を検出した検出入力電流と、前記直流出力電圧を検出した検出出力電圧と、に基づいて、前記第１、第２、第３スイッチ対、及び前記第４、第５、第６スイッチのオン／オフ動作を制御する制御回路と、
を備えることを特徴とする３相力率改善回路。
【請求項２】
前記制御回路は、
６０°毎に、パルス幅変調動作によって前記第１、第２、第３スイッチ対のオン／オフ動作の制御を行うと共に、前記第４、第５、第６スイッチの３相のうち２相のオン／オフ動作の制御、残り１相の高電圧印加時にオン動作の制御を行う、
ことを特徴とする請求項１記載の３相力率改善回路。
【請求項３】
前記第１、第２、第３スイッチ対、及び前記第４、第５、第６スイッチには、それぞれ帰還用のダイオードが逆並列に接続されている、
ことを特徴とする請求項２記載の３相力率改善回路。
【請求項４】
前記各ダイオードは、
それぞれ前記第１、第２、第３スイッチ対、及び前記第４、第５、第６スイッチのボディダイオード又は外付けダイオードである、
ことを特徴とする請求項３記載の３相力率改善回路。
【請求項５】
前記第１、第２及び第３入力端子とグランドとの間には、それぞれ高周波電圧抑制用の入力コンデンサが接続されている、
ことを特徴とする請求項１〜４のいずれか１項記載の３相力率改善回路。
【請求項６】
前記第１入力端子及び前記第２入力端子間と、前記第２入力端子及び前記第３入力端子間と、前記第３入力端子及び前記第１入力端子間と、にはそれぞれ高周波電圧抑制用の入力コンデンサが接続されている、
ことを特徴とする請求項１〜４のいずれか１項記載の３相力率改善回路。
【請求項７】
前記第１、第２、第３スイッチ対、及び前記第４、第５、第６スイッチは、
それぞれ、ＭＯＳ型電界効果トランジスタ及び絶縁ゲート型バイポーラトランジスタを含むトランジスタである、
ことを特徴とする請求項１〜６のいずれか１項記載の３相力率改善回路。
【請求項８】
３相交流入力電圧のうちの第１相、第２相、第３相交流入力電圧がそれぞれ供給される第１、第２、第３入力端子と、
正負の直流出力電圧をそれぞれ送出する第１、第２出力端子と、
前記第１及び第２出力端子間に接続された平滑用の出力コンデンサと、
前記第１入力端子と前記第１出力端子に接続された共通接続点との間に直列に接続された昇圧用の第１インダクタ、第１接続点及び第１整流素子と、
前記第２入力端子と前記共通接続点との間に直列に接続された昇圧用の第２インダクタ、第２接続点及び第２整流素子と、
前記第３入力端子と前記共通接続点との間に直列に接続された昇圧用の第３インダクタ、第３接続点及び第３整流素子と、
前記第１及び第２接続点間に直列に接続され、同時にオン／オフ動作する双方向の一対の第１スイッチ対と、
前記第２及び第３接続点間に直列に接続され、同時にオン／オフ動作する双方向の一対の第２スイッチ対と、
前記第１及び第３接続点間に直列に接続され、同時にオン／オフ動作する双方向の一対の第３スイッチ対と、
前記第３スイッチ対間と前記第２出力端子との間に接続された出力電流帰還用の第４スイッチと、
前記第１スイッチ対間と前記第２出力端子との間に接続された出力電流帰還用の第５スイッチと、
前記第２スイッチ対間と前記第２出力端子との間に接続された出力電流帰還用の第６スイッチと、
を備える３相力率改善回路の制御方法であって、
前記第１相、第２相及び第３相交流入力電圧を検出した検出入力電圧と、前記第１、第２及び第３入力端子に供給される交流入力電流を検出した検出入力電流と、前記直流出力電圧を検出した検出出力電圧と、に基づいて、
６０°毎に、パルス幅変調動作によって前記第１、第２、第３スイッチ対のオン／オフ動作の制御を行うと共に、前記第４、第５、第６スイッチの３相のうち２相のオン／オフ動作の制御、残り１相の高電圧印加時にオン動作の制御を行う、
ことを特徴とする３相力率改善回路の制御方法。
【請求項９】
３相交流入力電圧のうちの第１相、第２相、第３相交流入力電圧がそれぞれ供給される第１、第２、第３入力端子と、
正負の直流出力電圧をそれぞれ送出する第１、第２出力端子と、
前記第１及び第２出力端子間に接続された平滑用の出力コンデンサと、
前記第１入力端子と前記第１出力端子に接続された共通接続点との間に直列に接続された昇圧用の第１インダクタ、第１接続点及び第１整流素子と、
前記第２入力端子と前記共通接続点との間に直列に接続された昇圧用の第２インダクタ、第２接続点及び第２整流素子と、
前記第３入力端子と前記共通接続点との間に直列に接続された昇圧用の第３インダクタ、第３接続点及び第３整流素子と、
前記第１及び第２接続点間に直列に接続され、同時にオン／オフ動作する双方向の一対の第１スイッチ対と、
前記第２及び第３接続点間に直列に接続され、同時にオン／オフ動作する双方向の一対の第２スイッチ対と、
前記第１及び第３接続点間に直列に接続され、同時にオン／オフ動作する双方向の一対の第３スイッチ対と、
前記第３スイッチ対間と前記第２出力端子との間に接続された出力電流帰還用の第４スイッチと、
前記第１スイッチ対間と前記第２出力端子との間に接続された出力電流帰還用の第５スイッチと、
前記第２スイッチ対間と前記第２出力端子との間に接続された出力電流帰還用の第６スイッチと、
を備える３相力率改善回路の制御回路であって、
前記制御回路は、
前記第１相、第２相及び第３相交流入力電圧を検出した検出入力電圧と、前記第１、第２及び第３入力端子に供給される交流入力電流を検出した検出入力電流と、前記直流出力電圧を検出した検出出力電圧と、に基づいて、
６０°毎に、パルス幅変調動作によって前記第１、第２、第３スイッチ対のオン／オフ動作の制御を行うと共に、前記第４、第５、第６スイッチの３相のうち２相のオン／オフ動作の制御、残り１相の高電圧印加時にオン動作の制御を行う構成になっている、
ことを特徴とする３相力率改善回路の制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力される３相交流電圧を整流し、力率を改善して直流電圧を出力する３相力率改善回路（以下「３相ＰＦＣ回路」という。）と、その制御方法及び制御回路に関するものである。
【背景技術】
【０００２】
図７は、特許文献１に記載された従来のΔ−ＳＷＩＴＣＨ３相ＰＦＣ回路の構成例を示す回路図である。
Δ−ＳＷＩＴＣＨ３相ＰＦＣ回路は、３相Ｕ，Ｖ，Ｗの交流電源（例えば、３φＡＣ２００Ｖ）Ｅｕ，Ｅｖ，Ｅｗから供給される３相交流入力電圧を直流電圧に変換して、力率を改善した直流出力電圧Ｖｏを出力する回路である。この３相ＰＦＣ回路は、３相交流入力電圧をそれぞれ入力する第１、第２、第３入力端子１−１，１−２，１−３と、直流出力電圧Ｖｏを出力する正極側の第１出力端子１９−１及び負極側の第２出力端子１９−２と、を有している。入力端子１−１と出力端子１９−１との間には、Ｕ相交流入力電流Ｉｕが入力される昇圧用のインダクタ２−１、第１接続点３−１、整流用のダイオード１７−１、及び共通接続点４が直列に接続されている。
【０００３】
入力端子１−２と共通接続点４との間には、Ｖ相交流入力電流Ｉｖが入力される昇圧用のインダクタ２−２、第２接続点３−２、及び整流用のダイオード１７−２が直列に接続されている。更に、入力端子１−３と共通接続点４との間には、Ｗ相交流入力電流Ｉｗが入力される昇圧用のインダクタ２−３、第３接続点３−３、及び整流用のダイオード１７−３が直列に接続されている。接続点３−１と接続点３−２との間には、２つのスイッチ（例えば、ＭＯＳ型電界効果トランジスタ、これを以下単に「ＦＥＴ」という。）１１−１，１１−２が直列に接続された双方向の第１スイッチ対（例えば、ＦＥＴ対）１１を有する第１アームＡＲＭ１が接続されている。
【０００４】
同様に、接続点３−２と接続点３−３との間に、２つのＦＥＴ１２−１，１２−２が直列に接続された双方向の第２スイッチ対（例えば、ＦＥＴ対）１２を有する第２アームＡＲＭ２が接続され、接続点３−３と接続点３−１との間に、２つのＦＥＴ１３−１，１３−２が直列に接続された双方向の第３スイッチ対（例えば、ＦＥＴ対）１３を有する第３アームＡＲＭ３が接続されている。接続点３−１と出力端子１９−２との間には、出力電流帰還用（リターン用）の第４スイッチ（例えば、ＦＥＴ）１４が接続されている。同様に、接続点３−２と出力端子１９−２との間に、出力電流リターン用の第５スイッチ（例えば、ＦＥＴ）１５が接続され、接続点３−３と出力端子１９−２との間に、例えば、出力電流リターン用の第６スイッチ（例えば、ＦＥＴ）１６が接続されている。
【０００５】
各ＦＥＴ１１−１，１１−２，１２−１，１２−２，１３−１，１３−２，１４，１５，１６の両電極間（例えば、ソース・ドレイン間）には、それぞれボディダイオード１０ａが逆並列に接続されている。
【０００６】
ＦＥＴ１１−１，１１−２，１２−１，１２−２，１３−１，１３−２，１４〜１６は、制御回路２０から供給されるスイッチ駆動信号Ｓ１１〜Ｓ１６が高レベル（以下「Ｈレベル」という。）の時に、ドレイン・ソース間がオン状態になり、スイッチ駆動信号Ｓ１１〜Ｓ１６が低レベル（以下「Ｌレベル」という。）の時に、ドレイン・ソース間がオフ状態になる。双方向のＦＥＴ対１１〜１３は、スイッチ駆動信号Ｓ１１〜Ｓ１３がＨレベルの時に、オン状態になり、スイッチ駆動信号Ｓ１１〜Ｓ１３がＬレベルの時に、オフ状態になる。
なお、図７中のＶｄｓ（ｗ）はＦＥＴ１６のドレイン・ソース間電圧、Ｉｄ（ｗ）はＦＥＴ１６のドレイン電流である。
【０００７】
出力端子１９−１，１９−２間には、平滑用の出力コンデンサ１８が接続され、その出力端子１９−１，１９−２間に、負荷ＺＬが接続される。
【０００８】
制御回路２０は、第１、第２、第３入力端子１−１，１−２，１−３からそれぞれ入力される３相交流入力電圧が図示しない電圧センサで検出された３相Ｕ，Ｖ，Ｗの検出入力電圧ｅｕ，ｅｖ，ｅｗと、第１、第２、第３入力端子１−１，１−２，１−３からそれぞれ入力されるＵ，Ｖ，Ｗ相交流入力電流Ｉｕ，Ｉｖ，Ｉｗが図示しない電流センサで検出された３相Ｕ，Ｖ，Ｗの検出入力電流ｉｕ，ｉｖ，ｉｗと、第１、第２出力端子１９−１，１９−２から出力される直流出力電圧Ｖｏが図示しない電圧センサで検出された検出出力電圧ｖｏと、に基づいてスイッチ駆動信号Ｓ１１〜Ｓ１６を生成するものであり、中央処理装置（以下、「ＣＰＵ」という。）を有するプロセッサ等により構成されている。
【０００９】
図８は、図７中の制御回路２０の構成を示す機能ブロック図である。
この制御回路２０は、目標電圧ｖｄｃから検出出力電圧ｖｏを減算する減算部２１を有し、この出力側に、フィードバック制御部２２が接続されている。フィードバック制御部２２は、減算部２１の減算結果を比例積分（以下「ＰＩ」という。）等でフィードバック制御するものであり、この出力側に、３つの乗算部２３−１〜２３−３が接続されている。各乗算部２３−１〜２３−３は、フィードバック制御部２２の制御結果と各Ｕ，Ｖ，Ｗ相の検出入力電圧ｅｕ，ｅｖ，ｅｗとを乗算するものであり、この出力側に、減算部２４−１〜２４−３がそれぞれ接続されている。各減算部２４−１〜２４−３は、各乗算部２３−１〜２３−３の乗算結果から、各相の検出入力電流ｉｕ，ｉｖ，ｉｗを減算するものであり、この出力側に、フィードバック制御部２５−１〜２５−３がそれぞれ接続されている。
【００１０】
各フィードバック制御部２５−１〜２５−３は、各減算部２４−１〜２４−３の減算結果に対し、ＰＩ等でフィードバック制御を行って制御結果ｍｕ０，ｍｖ０，ｍｗ０をそれぞれ出力するものであり、この出力側に、比較部２６−１〜２６−３がそれぞれ接続されている。各比較部２６−１〜２６−３は、各フィードバック制御部２５−１〜２５−３の制御結果ｍｕ０，ｍｖ０，ｍｗ０と三角波等のキャリア信号ｃｓとをそれぞれ比較して、パルス幅変調（ＰＷＭ）を行い、変調結果ｍｕ，ｍｖ，ｍｗを出力するものであり、この出力側に、３つの論理積（以下「アンド」という。）ゲート２７−１〜２７−３が接続されている。３つのアンドゲート２７−１〜２７−３は、３つの変調結果ｍｕ，ｍｖ，ｍｗ間のアンドを求めて、３つのスイッチ駆動信号Ｓ１１〜Ｓ１３を生成するものである。
【００１１】
制御回路２０には、Ｕ相の検出入力電圧ｅｕの相補的な正相信号ｅｕ−ｐ及び逆相信号ｅｕ−ｎを求める２つの比較部２８−１，２８−２と、Ｖ相の検出入力電圧ｅｖの相補的な正相信号ｅｖ−ｐ及び逆相信号ｅｖ−ｎを求める２つの比較部２８−３，２８−４と、Ｗ相の検出入力電圧ｅｗの相補的な正相信号ｅｗ−ｐ及び逆相信号ｅｗ−ｎを求める２つの比較部２８−５，２８−６と、が設けられている。
【００１２】
更に、制御回路２０には、２つのスイッチ駆動信号Ｓ１３，Ｓ１１の論理和（以下「オア」という。）を求めるオアゲート２９−１と、正相信号ｅｗ−ｐと逆相信号ｅｕ−ｎのアンド（ｅｗ−ｐ∩ｅｕ−ｎ）を求めるアンドゲート２９−２と、２つのスイッチ駆動信号Ｓ１１，Ｓ１２のオアを求めるオアゲート２９−３と、正相信号ｅｕ−ｐと逆相信号ｅｖ−ｎのアンド（ｅｕ−ｐ∩ｅｖ−ｎ）を求めるアンドゲート２９−４と、２つのスイッチ駆動信号Ｓ１２，Ｓ１３のオアを求めるオアゲート２９−５と、正相信号ｅｖ−ｐと逆相信号ｅｗ−ｎのアンド（ｅｖ−ｐ∩ｅｗ−ｎ）を求めるアンドゲート２９−６と、を有している。
【００１３】
各オアゲート２９−１，２９−３，２９−５の出力側には、信号反転用のインバータ３１−１，３１−２，３１−３がそれぞれ接続されている。インバータ３１−１及びアンドゲート２９−２の出力側には、アンドゲート３２−１が接続されている。インバータ３１−２及びアンドゲート２９−４の出力側には、アンドゲート３２−２が接続されている。更に、インバータ３１−３及びアンドゲート２９−６の出力側には、アンドゲート３２−３が接続されている。
【００１４】
アンドゲート３２−１は、インバータ３１−１の反転結果（／Ｓ１３∪Ｓ１１、但し、「／」は反転を意味する。以下同じ。）と、アンドゲート２９−２のアンド結果（ｅｗ−ｐ∩ｅｕ−ｎ）と、のアンドを求めてスイッチ駆動信号Ｓ１４を生成するものである。アンドゲート３２−２は、インバータ３１−２の反転結果（／Ｓ１１∪Ｓ１２）と、アンドゲート２９−４のアンド結果（ｅｕ−ｐ∩ｅｖ−ｎ）と、のアンドを求めてスイッチ駆動信号Ｓ１５を生成するものである。更に、アンドゲート３２−３は、インバータ３１−３の反転結果（／Ｓ１２∪Ｓ１３）と、アンドゲート２９−６のアンド結果（ｅｖ−ｐ∩ｅｗ−ｎ）と、のアンドを求めてスイッチ駆動信号Ｓ１６を生成するものである。
【００１５】
図９は、図７の動作波形図である。
図９の横軸は時間ｔであり、交流入力電流Ｉｕ，Ｉｖ，Ｉｗ、ＦＥＴ１６のドレイン電流Ｉｄ（ｗ）、及びＦＥＴ１６のドレイン・ソース間電圧Ｖｄｓ（ｗ）の動作波形が示されている。
図１０は、図８の動作波形図である。
図１０の横軸は時間ｔであり、検出入力電圧ｅｕ，ｅｖ，ｅｗ、制御結果ｍｕ０，ｍｖ０，ｍｗ０、キャリア信号ｃｓ、スイッチ駆動信号Ｓ１１〜Ｓ１６、正相信号ｅｕ−ｐ，ｅｖ−ｐ，ｅｗ−ｐ、及び逆相信号ｅｕ−ｎ，ｅｖ−ｎ，ｅｗ−ｎの動作波形が示されている。
図９及び図１０において、３相交流入力電圧における検出入力電圧ｅｕ，ｅｖ，ｅｗの１周期（３６０°）は、６０°毎に、領域Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆに区分される。
【００１６】
図１１は、図１０中の領域Ｂの動作波形を示す拡大図である。
図１１の横軸は、時間ｔであり、キャリア信号ｃｓの１周期の時刻ｔ０〜ｔ７等が示されている。各時刻ｔ０〜ｔ７間の動作モードが、符号ａ〜ｅで示されている。
図１２−１〜図１２−４は、図１１中のモードａ〜ｄにおける図７の３相ＰＦＣ回路の動作を示す図である。
【００１７】
図７の３相ＰＦＣ回路は、以下のように動作する。
図７の３相ＰＦＣ回路が動作すると、３相交流電源Ｅｕ，Ｅｖ，Ｅｗから入力端子１−１〜１−３に入力された３相交流入力電圧が、図示しない電圧センサで検出されて検出入力電圧ｅｕ，ｅｖ，ｅｗが制御回路２０へ与えられる。入力端子１−１〜１−３に入力された交流入力電流Ｉｕ，Ｉｖ，Ｉｗが、図示しない電流センサで検出されて検出入力電流ｉｕ，ｉｖ，ｉｗが制御回路２０へ与えられる。更に、出力端子１９−１，１９−２から出力された直流出力電圧Ｖｏが、図示しない電圧センサで検出されて検出出力電圧ｖｏ等が制御回路２０へ与えられる。
【００１８】
すると、図８の制御回路２０において、与えられた検出入力電圧ｅｕ，ｅｖ，ｅｗ、検出入力電流ｉｕ，ｉｖ，ｉｗ、及び目標電圧ｖｄｃに対する論理演算等が行われ、スイッチ駆動信号Ｓ１１〜Ｓ１６が生成される。このスイッチ駆動信号Ｓ１１〜Ｓ１６により、図７中のＦＥＴ対１１〜１３及びＦＥＴ１４〜１６がオン／オフし、図１２−１〜図１２−４の動作が行われる。
【００１９】
図１２−１において、時刻ｔ０〜ｔ１間のモードａでは、スイッチ駆動信号Ｓ１１〜Ｓ１３，Ｓ１４，Ｓ１６のＬレベルによってＦＥＴ対１１〜１３、ＦＥＴ１４，１６がオフ状態、スイッチ駆動信号Ｓ１５のＨレベルによってＦＥＴ１５がオン状態になる。すると、図１２−１中の矢印で示すように、Ｕ相交流電源Ｅｕ→インダクタ２−１→ダイオード１７−１→出力コンデンサ１８及び負荷ＺＬ→ＦＥＴ１５→インダクタ２−２→Ｖ相交流電源Ｅｖ→Ｕ相交流電源Ｅｕ、の経路で電流が流れる。更に、出力コンデンサ１８及び負荷ＺＬ→オフ状態のＦＥＴ１６のボディダイオード１０ａ→インダクタ２−３→Ｗ相交流電源Ｅｗ→Ｕ相交流電源Ｅｕ、の経路で電流が流れる。
【００２０】
図１２−２において、時刻ｔ１〜ｔ２間のモードｂでは、スイッチ駆動信号Ｓ１１，Ｓ１２，Ｓ１４，Ｓ１６のＬレベルによってＦＥＴ対１１，１２及びＦＥＴ１４，１６がオフ状態、更に、スイッチ駆動信号Ｓ１３，Ｓ１５のＨレベルによってＦＥＴ対１３及びＦＥＴ１５がオン状態になる。すると、図１２−２中の矢印で示すように、Ｕ相交流電源Ｅｕ→インダクタ２−１→ダイオード１７−１→出力コンデンサ１８及び負荷ＺＬ→ＦＥＴ１５→インダクタ２−２→Ｖ相交流電源Ｅｖ→Ｕ相交流電源Ｅｕ、の経路で電流が流れる。更に、インダクタ２−１→ＦＥＴ対１３→インダクタ２−３→Ｗ相交流電源Ｅｗ→Ｕ相交流電源Ｅｕ、の経路で電流が流れる。この時、ＦＥＴ１６は、オフ状態になっているので、このＦＥＴ１６に、ドレイン・ソース間電圧Ｖｄｓ（ｗ）（例えば、４００Ｖ）が印加される。
【００２１】
図１２−３において、時刻ｔ２〜ｔ３間のモードｃでは、スイッチ駆動信号Ｓ１１〜Ｓ１３のＨレベルによってＦＥＴ対１１〜１３がオン状態、更に、スイッチ駆動信号Ｓ１４〜Ｓ１６のＬレベルによってＦＥＴ１４〜１６がオフ状態になる。すると、図１２−３中の矢印で示すように、Ｕ相交流電源Ｅｕ→インダクタ２−１→ＦＥＴ対１１→インダクタ２−２→Ｖ相交流電源Ｅｖ→Ｕ相交流電源Ｅｕ、の経路で電流が流れると共に、ＦＥＴ対１１→ＦＥＴ対１２→インダクタ２−３→Ｗ相交流電源Ｅｗ→Ｕ相交流電源Ｅｕ、の経路で電流が流れる。更に、インダクタ２−１→ＦＥＴ対１３→インダクタ２−３→Ｗ相交流電源Ｅｗ→Ｕ相交流電源Ｅｕ、の経路で電流が流れる。出力コンデンサ１８の蓄積電荷は、負荷ＺＬに供給される。この時、ＦＥＴ１６は、オフ状態になっているので、このＦＥＴ１６に、ドレイン・ソース間電圧Ｖｄｓ（ｗ）（例えば、４００Ｖ）が印加される。
【００２２】
図１２−４において、時刻ｔ３〜ｔ４間のモードｄでは、スイッチ駆動信号Ｓ１１，Ｓ１２，Ｓ１４，Ｓ１６のＬレベルによってＦＥＴ対１１，１２及びＦＥＴ１４，１６がオフ状態、更に、スイッチ駆動信号Ｓ１３，Ｓ１５のＨレベルによってＦＥＴ対１３及びＦＥＴ１５がオン状態になる。すると、図１２−４中の矢印で示すように、Ｕ相交流電源Ｅｕ→インダクタ２−１→ダイオード１７−１→出力コンデンサ１８及び負荷ＺＬ→ＦＥＴ１５→インダクタ２−２→Ｖ相交流電源Ｅｖ→Ｕ相交流電源Ｅｕ、の経路で電流が流れる。更に、インダクタ２−１→ＦＥＴ対１３→インダクタ２−３→Ｗ相交流電源Ｅｗ→Ｕ相交流電源Ｅｕ、の経路で電流が流れる。この時、ＦＥＴ１６は、オフ状態になっているので、このＦＥＴ１６に、ドレイン・ソース間電圧Ｖｄｓ（ｗ）（例えば、４００Ｖ）が印加される。
【００２３】
時刻ｔ４〜ｔ７間のモードｅでは、スイッチ駆動信号Ｓ１１〜Ｓ１３，Ｓ１４，Ｓ１６のＬレベルによってＦＥＴ対１１〜１３及びＦＥＴ１４，１６がオフ状態、更に、スイッチ駆動信号Ｓ１５のＨレベルによってＦＥＴ１５がオン状態になる。そのため、図１２−１のモードａと同様の動作を行う。
【００２４】
図１０中の領域Ｂにおいて、図１１に示すキャリア信号ｃｓの２周期は、図示されていないが、時刻がｔ７〜ｔ１４であり、１周期目と同様の動作波形となる。
【先行技術文献】
【特許文献】
【００２５】
【特許文献１】ＷＯ２０１３／０６４６０８Ａ２号公報
【発明の概要】
【発明が解決しようとする課題】
【００２６】
しかしながら、従来のΔ−ＳＷＩＴＣＨ３相ＰＦＣ回路では、図９に示すように、出力電流リターン用のＦＥＴ１４〜１６のいずれか１つ（例えば、ＦＥＴ１６）がオフしている時に、そのＦＥＴ１６に大きなドレイン・ソース間電圧Ｖｄｓ（ｗ）（例えば、最大＋４００Ｖ）が印加される。そのため、ＦＥＴ１４〜１６のオンからオフ時、又はオフからオン時の損失を抑制するために、そのＦＥＴ１４〜１６を高速でスイッチングさせる必要があり、スイッチング速度の速いスイッチを使用する必要がある。
【００２７】
ところが、一般的にスイッチング速度の速いスイッチは、スイッチング特性を妨げる寄生容量が小さいが、オン抵抗Ｒｏｎとトレードオフの特性を示す傾向にあるため（即ち、スイッチング速度を速くすると、そのオン抵抗Ｒｏｎが大きくなるため）、スイッチの導通損失の増加につながる。
【課題を解決するための手段】
【００２８】
本発明のうちの第１発明の３相ＰＦＣ回路は、３相交流入力電圧のうちの第１相、第２相、第３相交流入力電圧がそれぞれ供給される第１、第２、第３入力端子と、正負の直流出力電圧をそれぞれ送出する第１、第２出力端子と、前記第１及び第２出力端子間に接続された平滑用の出力コンデンサと、前記第１入力端子と前記第１出力端子に接続された共通接続点との間に直列に接続された昇圧用の第１インダクタ、第１接続点及び第１整流素子と、前記第２入力端子と前記共通接続点との間に直列に接続された昇圧用の第２インダクタ、第２接続点及び第２整流素子と、前記第３入力端子と前記共通接続点との間に直列に接続された昇圧用の第３インダクタ、第３接続点及び第３整流素子と、前記第１及び第２接続点間に直列に接続され、同時にオン／オフ動作する双方向の一対の第１スイッチ対と、前記第２及び第３接続点間に直列に接続され、同時にオン／オフ動作する双方向の一対の第２スイッチ対と、前記第１及び第３接続点間に直列に接続され、同時にオン／オフ動作する双方向の一対の第３スイッチ対と、前記第３スイッチ対間と前記第２出力端子との間に接続された出力電流帰還用の第４スイッチと、前記第１スイッチ対間と前記第２出力端子との間に接続された出力電流帰還用の第５スイッチと、前記第２スイッチ対間と前記第２出力端子との間に接続された出力電流帰還用の第６スイッチと、制御回路と、を備えることを特徴とする。
前記制御回路は、前記第１相、第２相及び第３相交流入力電圧を検出した検出入力電圧と、前記第１、第２及び第３入力端子に供給される交流入力電流を検出した検出入力電流と、前記直流出力電圧を検出した検出出力電圧と、に基づいて、前記第１、第２、第３スイッチ対、及び前記第４、第５、第６スイッチのオン／オフ動作を制御する回路である。
【００２９】
第２発明における３相ＰＦＣ回路の制御方法は、前記第１発明の３相ＰＦＣ回路における制御方法であって、前記第１相、第２相及び第３相交流入力電圧を検出した検出入力電圧と、前記第１、第２及び第３入力端子に供給される交流入力電流を検出した検出入力電流と、前記直流出力電圧を検出した検出出力電圧と、に基づいて、６０°毎に、パルス幅変調動作によって前記第１、第２、第３スイッチ対のオン／オフ動作の制御を行うと共に、前記第４、第５、第６スイッチの３相のうち２相のオン／オフ動作の制御、残り１相の高電圧印加時にオン動作の制御を行う、ことを特徴とする。
【００３０】
第３発明における３相ＰＦＣ回路の制御回路は、前記第１発明の３相ＰＦＣ回路における制御回路であって、前記第１相、第２相及び第３相交流入力電圧を検出した検出入力電圧と、前記第１、第２及び第３入力端子に供給される交流入力電流を検出した検出入力電流と、前記直流出力電圧を検出した検出出力電圧と、に基づいて、６０°毎に、パルス幅変調動作によって前記第１、第２、第３スイッチ対のオン／オフ動作の制御を行うと共に、前記第４、第５、第６スイッチの３相のうち２相のオン／オフ動作の制御、残り１相の高電圧印加時にオン動作の制御を行う構成になっている、ことを特徴とする。
【発明の効果】
【００３１】
本発明のうちの第１、第２、第３発明の３相ＰＦＣ回路とその制御方法及び制御回路によれば、出力電流リターン用の第４、第５、第６スイッチにスイッチング電流が流れる時間領域で、各スイッチの両電極間に電圧が印加されないため、この期間は各スイッチを常にオン状態にすることができる。これにより、高速スイッチングが不要なので、スイッチング速度は遅いが（即ち、スイッチング速度を妨げる寄生容量は大きいが）、オン抵抗が小さいスイッチを選定できるので、力率を確保しつつ導通損失の低減が可能になる。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施例１におけるΔ−ＳＷＩＴＣＨ３相ＰＦＣ回路の構成例を示す回路図
【図２】図１中の制御回路６０の構成例を示す機能ブロック図
【図３】図１の動作波形図
【図４】図２の動作波形図
【図５】図４中の領域Ｂの動作波形を示す拡大図
【図６−１】図５中のモードａにおける図１の３相ＰＦＣ回路の動作を示す図
【図６−２】図５中のモードｂにおける図１の３相ＰＦＣ回路の動作を示す図
【図６−３】図５中のモードｃにおける図１の３相ＰＦＣ回路の動作を示す図
【図６−４】図５中のモードｄにおける図１の３相ＰＦＣ回路の動作を示す図
【図７】従来のΔ−ＳＷＩＴＣＨ３相ＰＦＣ回路の構成例を示す回路図
【図８】図７中の制御回路２０の構成を示す機能ブロック図
【図９】図７の動作波形図
【図１０】図８の動作波形図
【図１１】図１０中の領域Ｂの動作波形を示す拡大図
【図１２−１】図１１中のモードａにおける図７の３相ＰＦＣ回路の動作を示す図
【図１２−２】図１１中のモードｂにおける図７の３相ＰＦＣ回路の動作を示す図
【図１２−３】図１１中のモードｃにおける図７の３相ＰＦＣ回路の動作を示す図
【図１２−４】図１１中のモードｄにおける図７の３相ＰＦＣ回路の動作を示す図
【発明を実施するための形態】
【００３３】
本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。
【実施例１】
【００３４】
（実施例１の構成）
図１は、本発明の実施例１におけるΔ−ＳＷＩＴＣＨ３相ＰＦＣ回路の構成例を示す回路図である。
本実施例１のΔ−ＳＷＩＴＣＨ３相ＰＦＣ回路では、従来の図７のＰＦＣ回路における第１スイッチ対〜第６スイッチの配線構造を工夫している。
【００３５】
即ち、本実施例１のΔ−ＳＷＩＴＣＨ３相ＰＦＣ回路は、従来と同様に、３相Ｕ，Ｖ，Ｗの交流電源Ｅｕ，Ｅｖ，Ｅｗから供給される３相Ｕ，Ｖ，Ｗの交流入力電圧を直流電圧に変換して、力率を改善した直流出力電圧Ｖｏを出力する回路であり、３相Ｕ，Ｖ，Ｗの交流入力電圧をそれぞれ入力する第１、第２、第３入力端子４１−１，４１−２，４１−３と、直流出力電圧Ｖｏを出力する正極側の第１出力端子５９−１及び負極側の第２出力端子５９−２と、を有している。入力端子４１−１と出力端子５９−１との間には、Ｕ相交流入力電流Ｉｕが入力される昇圧用の第１インダクタ４２−１、第１接続点４３−１、第１整流素子（例えば、ダイオード）５７−１、及び共通接続点４４が直列に接続されている。
【００３６】
入力端子４１−２と共通接続点４４との間には、Ｖ相交流入力電流Ｉｖが入力される昇圧用の第２インダクタ４２−２、第２接続点４３−２、及び第２整流素子（例えば、整流用のダイオード）５７−２が直列に接続されている。更に、入力端子４１−３と共通接続点４４との間には、Ｗ相交流入力電流Ｉｗが入力される昇圧用の第３インダクタ４２−３、第３接続点４３−３、及び第３整流素子（例えば、整流用のダイオード）５７−３が直列に接続されている。
【００３７】
接続点４３−１と接続点４３−２との間には、２つのスイッチ（例えば、ＦＥＴ）５１−１，５１−２が直列に接続された双方向の第１スイッチ対（例えば、ＦＥＴ対）５１を有する第１アームＡＲＭ１１が接続されている。同様に、接続点４３−２と接続点４３−３との間に、２つのＦＥＴ５２−１，５２−２が直列に接続された双方向の第２スイッチ対（例えば、ＦＥＴ対）５２を有する第２アームＡＲＭ１２が接続され、接続点４３−３と接続点４３−１との間に、２つのＦＥＴ５３−１，５３−２が直列に接続された双方向の第３スイッチ対（例えば、ＦＥＴ対）５３を有する第３アームＡＲＭ１３が接続されている。
【００３８】
本実施例１では、従来と異なり、２つのＦＥＴ５３−１，５３−２の接続点５３ｂと出力端子５９−２との間に、出力電流リターン用の第４スイッチ（例えば、ＦＥＴ）５４が接続されている。同様に、２つのＦＥＴ５１−１，５１−２の接続点５１ｂと出力端子５９−２との間に、出力電流リターン用の第５スイッチ（例えば、ＦＥＴ）５５が接続され、２つのＦＥＴ５２−１，５２−２の接続点５２ｂと出力端子５９−２との間に、出力電流リターン用の第６スイッチ（例えば、ＦＥＴ）５６が接続されている。
【００３９】
各ＦＥＴ５１−１，５１−２，５２−１，５２−２，５３−１，５３−２の両電極間（例えば、ドレイン・ソース間）には、それぞれボディダイオード５０ａが逆並列に接続されている。同様に、各ＦＥＴ５４〜５６の両電極間（例えば、ドレイン・ソース間）にも、それぞれ、ボディダイオード５０ａが逆並列に接続されている。
【００４０】
ＦＥＴ５１−１，５１−２，５２−１，５２−２，５３−１，５３−２，５４〜５６は、制御回路６０から供給されるスイッチ駆動信号Ｓ５１〜Ｓ５６がＨレベルの時に、ドレイン・ソース間がオン状態になり、スイッチ駆動信号Ｓ５１〜Ｓ５６がＬレベルの時に、ドレイン・ソース間がオフ状態になる。双方向のＦＥＴ対５１〜５３は、スイッチ駆動信号Ｓ５１〜Ｓ５３がＨレベルの時に、オン状態になり、スイッチ駆動信号Ｓ５１〜Ｓ５３がＬレベルの時に、オフ状態になる。
出力端子５９−１，５９−２間には、平滑用の出力コンデンサ５８が接続され、その出力端子５９−１，５９−２間に、負荷ＺＬが接続される。
【００４１】
制御回路６０は、３相交流電源Ｅｕ，Ｅｖ，Ｅｗに接続された第１、第２、第３入力端子４１−１，４１−２，４１−３からそれぞれ入力される３相交流入力電圧を図示しない電圧センサ（例えば、計器用変圧器、抵抗分割回路等）で検出した検出入力電圧ｅｕ，ｅｖ，ｅｗと、第１、第２及び第３入力端子４１−１，４１−２，４１−３からそれぞれ入力される交流入力電流Ｉｕ，Ｉｖ，Ｉｗを図示しない電流センサ（例えば、計器用変流器、シャント抵抗等）で検出した検出入力電流ｉｕ，ｉｖ，ｉｗと、出力端子５９−１，５９−２から出力される直流出力電圧Ｖｏを図示しない電圧センサ（例えば、計器用変圧器、抵抗分割回路等）で検出した検出出力電圧ｖｏと、に基づいて、スイッチ駆動信号Ｓ５１〜Ｓ５６を生成する回路であり、中央処理装置（ＣＰＵ）を有するプロセッサや、個別回路等により構成されている。
【００４２】
図２は、図１中の制御回路６０の構成例を示す機能ブロック図である。
この制御回路６０は、目標電圧ｖｄｃから検出出力電圧ｖｏを減算する減算部６１を有し、この出力側に、フィードバック制御部６２が接続されている。フィードバック制御部６２は、減算部６１の減算結果をＰＩ等でフィードバック制御するものであり、この出力側に、３つの乗算部６３−１〜６３−３が接続されている。各乗算部６３−１〜６３−３は、フィードバック制御部６２の制御結果と各Ｕ，Ｖ，Ｗ相の検出入力電圧ｅｕ，ｅｖ，ｅｗとを乗算するものであり、この出力側に、減算部６４−１〜６４−３がそれぞれ接続されている。各減算部６４−１〜６４−３は、各乗算部６３−１〜６３−３の乗算結果から、各相の検出入力電流ｉｕ，ｉｖ，ｉｗを減算するものであり、この出力側に、フィードバック制御部６５−１〜６５−３がそれぞれ接続されている。
【００４３】
各フィードバック制御部６５−１〜６５−３は、各減算部６４−１〜６４−３の減算結果に対し、ＰＩ等でフィードバック制御を行って制御結果ｍｕ０，ｍｖ０，ｍｗ０をそれぞれ出力するものであり、この出力側に、比較部６６−１〜６６−３がそれぞれ接続されている。各比較部６６−１〜６６−３は、各フィードバック制御部６５−１〜６５−３の制御結果ｍｕ０，ｍｖ０，ｍｗ０と三角波等のキャリア信号ｃｓとをそれぞれ比較してパルス幅変調（ＰＷＭ）を行い、変調結果ｍｕ，ｍｖ，ｍｗを出力するものであり、この出力側に、アンドゲート６７−１〜６７−３がそれぞれ接続されている。３つのアンドゲート６７−１〜６７−３は、３つの変調結果ｍｕ，ｍｖ，ｍｗ間のアンドを求めて、３つのスイッチ駆動信号Ｓ５１〜Ｓ５３を生成するものである。
【００４４】
更に、制御回路６０には、３つの比較部６８−１〜６８−３が設けられている。各比較部６８−１〜６８−３は、各Ｕ，Ｖ，Ｗ相の検出入力電圧ｅｕ，ｅｖ，ｅｗとグランド電位とを比較して、各スイッチ駆動信号Ｓ５４〜Ｓ５６をそれぞれ生成するものである。
【００４５】
（実施例１の動作）
図３は、図１の動作波形図である。
図３の横軸は、時間ｔであり、交流入力電流Ｉｕ，Ｉｖ，Ｉｗ、ＦＥＴ５６のドレイン電流Ｉｄ（ｗ）、ＦＥＴ５６のドレイン・ソース間電圧Ｖｄｓ（ｗ）、及びスイッチ駆動信号Ｓ５６の動作波形が示されている。
図４は、図２の動作波形図である。
図４の横軸は、時間ｔであり、検出入力電圧ｅｕ，ｅｖ，ｅｗ、キャリア信号ｃｓ、制御結果ｍｕ０，ｍｖ０，ｍｗ０、及びスイッチ駆動信号Ｓ５１〜Ｓ５６の動作波形が示されている。
図３及び図４において、３相交流入力電圧における検出入力電圧ｅｕ，ｅｖ，ｅｗの１周期（３６０°）は、６０°毎に、領域Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆに区分される。
【００４６】
図５は、図４中の領域Ｂの動作波形を示す拡大図である。
図５の横軸は、時間ｔであり、キャリア信号ｃｓの１周期の時刻ｔ０〜ｔ７等が示されている。各時刻ｔ０〜ｔ７間の動作モードが、符号ａ〜ｅで示されている。
図６−１〜図６−４は、図５中のモードａ〜ｄにおける図１の３相ＰＦＣ回路の動作を示す図である。
【００４７】
図１の３相ＰＦＣ回路は、以下のように動作する。
図１の３相ＰＦＣ回路が動作すると、３相交流電源Ｅｕ，Ｅｖ，Ｅｗから入力端子４１−１〜４１−３に入力された３相交流入力電圧が、図示しない電圧センサで検出されて検出入力電圧ｅｕ，ｅｖ，ｅｗが制御回路６０へ与えられる。入力端子４１−１〜４１−３に入力された交流入力電流Ｉｕ，Ｉｖ，Ｉｗが、図示しない電流センサで検出されて検出入力電流ｉｕ，ｉｖ，ｉｗが制御回路６０へ与えられる。更に、出力端子５９−１，５９−２から出力された直流出力電圧Ｖｏが、図示しない電圧センサで検出されて検出出力電圧ｖｏ等が制御回路６０へ与えられる。
【００４８】
すると、図２の制御回路６０において、減算部６１により、目標電圧ｖｄｃから検出出力電圧ｖｏが減算される。この減算結果に対し、フィードバック制御部６２により、ＰＩ等のフィードバック制御が行われる。この制御結果と各Ｕ，Ｖ，Ｗ相の検出入力電圧ｅｕ，ｅｖ，ｅｗとが、３つの乗算部６３−１〜６３−３により、それぞれ乗算され、各乗算結果が求められる。３つの減算部６４−１〜６４−３により、各乗算結果から、各相の検出入力電流ｉｕ，ｉｖ，ｉｗが、それぞれ減算される。各減算部６４−１〜６４−３の減算結果に対し、３つのフィードバック制御部６５−１〜６５−３により、それぞれＰＩ等のフィードバック制御が行われる。この３つの制御結果ｍｕ０，ｍｖ０，ｍｗ０と三角波等のキャリア信号ｃｓとが、３つの比較部６６−１〜６６−３によってそれぞれ比較されてパルス幅変調され、３つの変調結果ｍｕ，ｍｖ，ｍｗが求められる。
【００４９】
３つのアンドゲート６７−１〜６７−３により、３つの変調結果ｍｕ，ｍｖ，ｍｗ間のアンドが求められ、３つのスイッチ駆動信号Ｓ５１〜Ｓ５３が生成される。更に、３つの比較部６８−１〜６８−３により、各Ｕ，Ｖ，Ｗ相の検出入力電圧ｅｕ，ｅｖ，ｅｗとグランド電位とが比較され、３つのスイッチ駆動信号Ｓ５４〜Ｓ５６がそれぞれ生成される。生成された６つのスイッチ駆動信号Ｓ５１〜Ｓ５６により、図１中のＦＥＴ対５１〜５３及びＦＥＴ５４〜５６がオン／オフし、図６−１〜図６−４の動作が行われる。
【００５０】
図６−１において、図５の時刻ｔ０〜ｔ１間のモードａでは、スイッチ駆動信号Ｓ５１〜Ｓ５５のＬレベルによってＦＥＴ対５１〜５３及びＦＥＴ５４，５５がオフ状態、更に、スイッチ駆動信号Ｓ５６のＨレベルによってＦＥＴ５６がオン状態になる。すると、図６−１中の矢印で示すように、Ｕ相交流電源Ｅｕ→インダクタ４２−１→ダイオード５７−１→出力コンデンサ５８及び負荷ＺＬ→ＦＥＴ５６→ＦＥＴ対５２の接続点５２ｂ→ＦＥＴ５２−１のボディダイオード５０ａ→インダクタ４２−２→Ｖ相交流電源Ｅｖ→Ｕ相交流電源Ｅｕ、の経路で電流が流れる。更に、ＦＥＴ対５２の接続点５２ｂ→ＦＥＴ５２−２のボディダイオード５０ａ→インダクタ４２−３→Ｗ相交流電源Ｅｗ→Ｕ相交流電源Ｅｕ、の経路で電流が流れる。この時、ＦＥＴ５６は、オン状態になっているので、図３に示すように、ＦＥＴ５６のドレイン・ソース間には、大きなドレイン電流Ｉｄ（ｗ）（例えば、最大−１３．９Ａ（４．７Ａｍｓ）以下）が流れ、そのドレイン・ソース間電圧Ｖｄｓ（ｗ）が略０Ｖになる。
【００５１】
図６−２において、時刻ｔ１〜ｔ２間のモードｂでは、スイッチ駆動信号Ｓ５１，Ｓ５２，Ｓ５４，Ｓ５５のＬレベルによってＦＥＴ対５１，５２及びＦＥＴ５４，５５がオフ状態、更に、スイッチ駆動信号Ｓ５３，Ｓ５６のＨレベルによってＦＥＴ対５３及びＦＥＴ５６がオン状態になる。すると、図６−２中の矢印で示すように、Ｕ相交流電源Ｅｕ→インダクタ４２−１→ダイオード５７−１→出力コンデンサ５８及び負荷ＺＬ→ＦＥＴ５６→ＦＥＴ対５２の接続点５２ｂ→ＦＥＴ５２−１のボディダイオード５０ａ→インダクタ４２−２→Ｖ相交流電源Ｅｖ→Ｕ相交流電源Ｅｕ、の経路で電流が流れる。更に、インダクタ４２−１→ＦＥＴ対５３→インダクタ４２−３→Ｗ相交流電源Ｅｗ→Ｕ相交流電源Ｅｕ、の経路で電流が流れる。この時、ＦＥＴ５６は、オン状態になっているので、図３に示すように、ＦＥＴ５６のドレイン・ソース間には、大きなドレイン電流Ｉｄ（ｗ）（例えば、最大−１３．９Ａ（４．７Ａｍｓ）以下）が流れ、そのドレイン・ソース間電圧Ｖｄｓ（ｗ）が略０Ｖになる。
【００５２】
図６−３において、時刻ｔ２〜ｔ３間のモードｃでは、スイッチ駆動信号Ｓ５１〜Ｓ５３，Ｓ５６のＨレベルによってＦＥＴ対５１〜５３及びＦＥＴ５６がオン状態、更に、スイッチ駆動信号Ｓ５４，Ｓ５５のＬレベルによってＦＥＴ５４，５５がオフ状態になる。すると、図６−３中の矢印で示すように、Ｕ相交流電源Ｅｕ→インダクタ４２−１→ＦＥＴ対５１→インダクタ４２−２→Ｖ相交流電源Ｅｖ→Ｕ相交流電源Ｅｕ、の経路で電流が流れると共に、ＦＥＴ対５１→ＦＥＴ対５２→インダクタ４２−３→Ｗ相交流電源Ｅｗ→Ｕ相交流電源Ｅｕ、の経路で電流が流れる。更に、インダクタ４２−１→ＦＥＴ対５３→インダクタ４２−３→Ｗ相交流電源Ｅｗ→Ｕ相交流電源Ｅｕ、の経路で電流が流れる。出力コンデンサ５８の蓄積電荷が、負荷ＺＬへ供給される。この時、ＦＥＴ５６は、オン状態になっているので、そのドレイン・ソース間電圧Ｖｄｓ（ｗ）が略０Ｖになるが、ドレイン電流Ｉｄ（ｗ）は流れない。
【００５３】
図６−４において、時刻ｔ３〜ｔ４間のモードｄでは、スイッチ駆動信号Ｓ５１，Ｓ５２，Ｓ５４，Ｓ５５のＬレベルによってＦＥＴ対５１，５２及びＦＥＴ５４，５５がオフ状態、更に、スイッチ駆動信号Ｓ５３，Ｓ５６のＨレベルによってＦＥＴ対５３及びＦＥＴ５６がオン状態になる。すると、図６−４中の矢印で示すように、Ｕ相交流電源Ｅｕ→インダクタ４２−１→ダイオード５７−１→出力コンデンサ５８及び負荷ＺＬ→ＦＥＴ５６→ＦＥＴ対５２の接続点５２ｂ→ＦＥＴ５２−１のボディダイオード５０ａ→インダクタ４２−２→Ｖ相交流電源Ｅｖ→Ｕ相交流電源Ｅｕ、の経路で電流が流れる。更に、インダクタ４２−１→ＦＥＴ対５３→インダクタ４２−３→Ｗ相交流電源Ｅｗ→Ｕ相交流電源Ｅｕ、の経路で電流が流れる。
この時、ＦＥＴ５６は、オン状態になっているので、図３に示すように、ＦＥＴ５６のドレイン・ソース間には、大きなドレイン電流Ｉｄ（ｗ）（例えば、最大−１３．９Ａ（４．７Ａｍｓ）以下）が流れ、そのドレイン・ソース間電圧Ｖｄｓ（ｗ）が略０Ｖになる。
【００５４】
時刻ｔ４〜ｔ７間のモードｅでは、スイッチ駆動信号Ｓ５１〜Ｓ５５のＬレベルによってＦＥＴ対５１〜５３及びＦＥＴ５４，５５がオフ状態、更に、スイッチ駆動信号Ｓ５６のＨレベルによってＦＥＴ５６がオン状態になる。そのため、図６−１のモードａと同様の動作を行う。この時、ＦＥＴ５６は、オン状態になっているので、図３に示すように、ＦＥＴ５６のドレイン・ソース間には、大きなドレイン電流Ｉｄ（ｗ）（例えば、最大−１３．９Ａ（４．７Ａｍｓ））が流れ、そのドレイン・ソース間電圧Ｖｄｓ（ｗ）が略０Ｖになる。
【００５５】
図３中の領域Ｂにおいて、図５に示すキャリア信号ｃｓの２周期は、図示されていないが、時刻がｔ７〜ｔ１４であり、１周期目と同様の動作波形となる。
【００５６】
（実施例１の効果）
本実施例１の３相ＰＦＣ回路によれば、出力電流リターン用のＦＥＴ５４，５５，５６にスイッチング電流（例えば、ドレイン電流Ｉｄ（ｗ））が流れる時間領域で、各ＦＥＴ５４，５５，５６にドレイン・ソース電圧（例えば、Ｖｄｓ（ｗ））が印加されないため、この期間（例えば、図３中の領域Ａ，Ｂ，Ｃ）は各ＦＥＴ５４，５５，５６（例えば、ＦＥＴ５６）を常にオン状態にすることができる。これにより、スイッチングス速度は遅いが、オン抵抗が小さいＦＥＴ５４，５５，５６を選定できるので、力率を確保しつつ導通損失の低減が可能になる。
【００５７】
（実施例１の変形例）
本発明は、上記実施例１に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（１）〜（４）のようなものがある。
（１）  図１のΔ−ＳＷＩＴＣＨ３相ＰＦＣ回路は、図示以外の構成に変更しても良い。例えば、第１、第２及び第３入力端子４１−１，４１−２，４１−３とグランドとの間に、それぞれ高周波電圧抑制用の入力コンデンサを接続しても良い。又、第１入力端子４１−１及び第２入力端子４１−２間と、第２入力端子４１−２及び第３入力端子４１−３間と、第３入力端子４１−３及び第１入力端子４１−１間と、にそれぞれ高周波電圧抑制用の入力コンデンサを接続しても良い。これにより、高周波電圧発生による弊害を防止できる。或いは、３相コモンモードチョーク等を設けても良い。
（２）  第１、第２、第３アームＡＲＭ１１，ＡＲＭ１２，ＡＲＭ１３の構成は、図１以外の構成に変更しても良い。
（３）  各ＦＥＴ５１−１，５１−２，５２−１，５２−２，５３−１，５３−２，５４〜５６に逆並列接続されたボディダイオード５０ａは、外付けダイオードで構成しても良い。又、各ＦＥＴ５１−１，５１−２，５２−１，５２−２，５３−１，５３−２，５４〜５６は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を含む他のトランジスタで構成しても良い。
（４）  図２の制御回路６０は、図示以外の論理回路等の構成に変更しても良い。
【符号の説明】
【００５８】
４１−１，４１−２，４１−３      第１、第２、第３入力端子
４２−１，４２−２，４２−３      第１、第２、第３インダクタ
４３−１，４３−２，４３−３      第１、第２、第３接続点
４４      共通接続点
５０ａ      ボディダイオード
５１，５２，５３      第１、第２、第３ＦＥＴ対
５１ｂ，５２ｂ，５３ｂ      接続点
５４，５５，５６      第４、第５、第６ＦＥＴ
５７−１，５７−２，５７−３      ダイオード
５８      出力コンデンサ
５９−１，５９−２      第１、第２出力端子
６０      制御回路
【図１】
2020014319.tif 000003
【図２】
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【図３】
2020014319.tif 000005
【図４】
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【図５】
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【図６−１】
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【図６−２】
2020014319.tif 000009
【図６−３】
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【図６−４】
2020014319.tif 000011
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２−１】
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【図１２−２】
2020014319.tif 000018
【図１２−３】
2020014319.tif 000019
【図１２−４】
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