(57)【要約】【課題】短絡の発生に起因した不具合の発生を抑えることが可能な半導体装置および、この半導体装置を用いた表示装置を提供する。【解決手段】  基板と、前記基板上の選択的な領域に設けられた第１半導体補助膜と、酸化物半導体材料を含むともに、前記第１半導体補助膜に接する低抵抗領域と、前記低抵抗領域と異なる部分に設けられたチャネル領域とを有する半導体膜と、前記半導体膜を前記チャネル領域から前記低抵抗領域の少なくとも一部まで覆うゲート絶縁膜と、前記ゲート絶縁膜を間にして前記半導体膜の前記チャネル領域に対向するゲート電極とを備えた半導体装置。【選択図】図１
2020178079.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上の選択的な領域に設けられた第１半導体補助膜と、
酸化物半導体材料を含むともに、前記第１半導体補助膜に接する低抵抗領域と、前記低抵抗領域と異なる部分に設けられたチャネル領域とを有する半導体膜と、
前記半導体膜を前記チャネル領域から前記低抵抗領域の少なくとも一部まで覆うゲート絶縁膜と、
前記ゲート絶縁膜を間にして前記半導体膜の前記チャネル領域に対向するゲート電極と
を備えた半導体装置。
【請求項２】
前記第１半導体補助膜は、前記半導体膜の前記低抵抗領域を介した電流の流れを促す
請求項１に記載の半導体装置。
【請求項３】
更に、前記半導体膜の前記低抵抗領域に対向する位置に設けられるとともに、前記ゲート絶縁膜を貫通する孔部と、
前記孔部を介して前記半導体膜の前記低抵抗領域に電気的に接続されたソース・ドレイン電極とを有する
請求項１に記載の半導体装置。
【請求項４】
前記基板上に、前記第１半導体補助膜、前記半導体膜、前記ゲート絶縁膜、前記ゲート電極および前記ソース・ドレイン電極の順に設けられている
請求項３に記載の半導体装置。
【請求項５】
前記第１半導体補助膜は金属を含む
請求項１に記載の半導体装置。
【請求項６】
前記第１半導体補助膜はアルミニウムを含む
請求項１に記載の半導体装置。
【請求項７】
前記第１半導体補助膜は金属酸化物を含む
請求項１に記載の半導体装置。
【請求項８】
前記第１半導体補助膜は、酸化インジウムスズ（Indium Tin Oxide）または酸化インジウム亜鉛（Indium Zinc Oxide）を含む
請求項１に記載の半導体装置。
【請求項９】
更に、
前記基板上に設けられるとともに、前記半導体膜の前記低抵抗領域に電気的に接続された第１電極と、
前記酸化物半導体材料を含むとともに、前記第１電極の少なくとも一部に対向して設けられた第２電極と、
前記第１半導体補助膜の構成材料と同じ材料を含むとともに、前記第２電極に接する第２半導体補助膜とを有する
請求項１記載の半導体装置。
【請求項１０】
前記基板上に、前記第１電極、前記第２半導体補助膜および前記第２電極の順に設けられている
請求項９に記載の半導体装置。
【請求項１１】
表示素子および前記表示素子を駆動する半導体装置を備え、
前記半導体装置は、
基板と、
前記基板上の選択的な領域に設けられた第１半導体補助膜と、
酸化物半導体材料を含むともに、前記第１半導体補助膜に接する低抵抗領域と、前記低抵抗領域と異なる部分に設けられたチャネル領域とを有する半導体膜と、
前記半導体膜を前記チャネル領域から前記低抵抗領域の少なくとも一部まで覆うゲート絶縁膜と、
前記ゲート絶縁膜を間にして前記半導体膜の前記チャネル領域に対向するゲート電極とを含む
表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、酸化物半導体材料を用いた半導体装置および表示装置に関する。
【背景技術】
【０００２】
近年、薄膜トランジスタを含む半導体装置は、例えば、表示装置などの様々な分野の電子機器に活用されている（例えば、特許文献１）。この薄膜トランジスタは、例えば、基板上に半導体膜、ゲート絶縁膜およびゲート電極等を有している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２００７/０３２１２８号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
このような半導体装置では、例えば、ゲート電極と半導体膜との間の短絡の発生に起因した不具合の発生を抑えることが望まれている。
【０００５】
したがって、短絡の発生に起因した不具合の発生を抑えることが可能な半導体装置および、この半導体装置を用いた表示装置を提供することが望ましい。
【課題を解決するための手段】
【０００６】
本技術の一実施の形態に係る半導体装置は、基板と、基板上の選択的な領域に設けられた第１半導体補助膜と、酸化物半導体材料を含むともに、第１半導体補助膜に接する低抵抗領域と、低抵抗領域と異なる部分に設けられたチャネル領域とを有する半導体膜と、半導体膜をチャネル領域から低抵抗領域の少なくとも一部まで覆うゲート絶縁膜と、ゲート絶縁膜を間にして半導体膜のチャネル領域に対向するゲート電極とを備えたものである。
【０００７】
本技術の一実施の形態に係る表示装置は、表示素子および表示素子を駆動する半導体装置を備え、半導体装置は、基板と、基板上の選択的な領域に設けられた第１半導体補助膜と、酸化物半導体材料を含むともに、第１半導体補助膜に接する低抵抗領域と、低抵抗領域と異なる部分に設けられたチャネル領域とを有する半導体膜と、半導体膜をチャネル領域から低抵抗領域の少なくとも一部まで覆うゲート絶縁膜と、ゲート絶縁膜を間にして半導体膜のチャネル領域に対向するゲート電極とを含むものである。
【０００８】
本技術の一実施の形態に係る半導体装置および表示装置では、ゲート絶縁膜が、半導体膜のチャネル領域から低抵抗領域の少なくとも一部まで覆っている。このため、半導体膜のチャネル領域に対向する位置に設けられたゲート電極近傍には、ゲート絶縁膜の端面が形成されない。
【発明の効果】
【０００９】
本技術の一実施の形態に係る半導体装置および表示装置によれば、ゲート絶縁膜が、半導体膜のチャネル領域から低抵抗領域の少なくとも一部まで覆うようにしたので、ゲート絶縁膜の端面の付着物を介したゲート電極と半導体膜との間の短絡の発生を抑えることができる。よって、短絡の発生に起因した不具合の発生を抑えることが可能となる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。
【図面の簡単な説明】
【００１０】
【図１】本技術の一実施の形態に係る半導体装置の概略構成を表す断面模式図である。
【図２】（Ａ）は図１に示したトランジスタの構成を表す断面図、（Ｂ）はその平面図である。
【図３Ａ】図２に示した半導体補助膜とゲート電極との配置の関係の一例を表す断面図である。
【図３Ｂ】図３Ａに示した半導体補助膜とゲート電極との配置の関係の他の例を表す断面図である。
【図４Ａ】図１に示した半導体装置の製造の一工程を表す断面模式図である。
【図４Ｂ】図４Ａに続く工程を表す断面模式図である。
【図４Ｃ】図４Ｂに続く工程を表す断面模式図である。
【図４Ｄ】図４Ｃに続く工程を表す断面模式図である。
【図４Ｅ】図４Ｄに続く工程を表す断面模式図である。
【図４Ｆ】図４Ｅに続く工程を表す断面模式図である。
【図５】比較例に係る半導体装置の概略構成を表す断面模式図である。
【図６】図５に示した一部分の構成を拡大して表す断面模式図である。
【図７】図１等に示した半導体装置を適用した表示装置の機能構成を表すブロック図である。
【図８】図１等に示した半導体装置を適用した撮像装置の構成を表すブロック図である。
【図９】電子機器の構成を表すブロック図である。
【発明を実施するための形態】
【００１１】
以下、本技術の実施の形態について、図面を参照して詳細に説明する。
【００１２】
＜実施の形態＞
［構成］
図１は、本技術の一実施の形態に係る半導体装置（半導体装置１）の断面構成を模式的に表したものである。半導体装置１は、例えば表示装置および撮像装置（後述の図７の表示装置２Ａおよび図８の撮像装置２Ｂ）等の駆動回路に用いられるものである。この半導体装置１には、トップゲート型の薄膜トランジスタ（トランジスタＴｒ）および保持容量（保持容量Ｃｓ）が設けられ、トランジスタＴｒと保持容量Ｃｓとが電気的に接続されている。
【００１３】
トランジスタＴｒは、基板１１上に、第１絶縁膜１３を介して半導体補助膜１４、半導体膜１５、第２絶縁膜１６およびゲート電極１７をこの順に有している。半導体膜１５（後述の低抵抗領域１５ｂ）には接続配線１７Ａを介してソース・ドレイン電極２１Ａが電気的に接続されている。ここで、半導体補助膜１４が、本技術の第１半導体補助膜の一具体例に対応し、第２絶縁膜１６が、本技術のゲート絶縁膜の一具体例に対応する。
【００１４】
保持容量Ｃｓは、基板１１上に、第１電極１２、第１絶縁膜１３、半導体補助膜１４Ｃおよび第２電極１５Ｃをこの順に有している。トランジスタＴｒの半導体膜１５が、接続配線１７Ｂにより、保持容量Ｃｓの第１電極１２に電気的に接続されている。接続配線１７Ｂと第２電極１５Ｃとの間には、第２絶縁膜１６が設けられている。第２絶縁膜１６には、第２絶縁膜１６を貫通する孔部１６ＨＡ，１６ＨＢ，１６ＨＣが設けられている。接続配線１７Ａは孔部１６ＨＡを覆い、接続配線１７Ｂは孔部１６ＨＢを覆い、接続配線１７Ｃは孔部１６ＨＣを覆っている。ここで、半導体補助膜１４Ｃが、本技術の第２半導体補助膜の一具体例に対応する。
【００１５】
半導体装置１には、ゲート電極１７および接続配線１７Ａ，１７Ｂ，１７Ｃを覆うパッシベーション膜１８および層間絶縁膜１９が設けられている。層間絶縁膜１９は、パッシベーション膜１８を間にしてゲート電極１７および接続配線１７Ａ，１７Ｂ，１７Ｃを覆っている。ソース・ドレイン電極２１Ａは、層間絶縁膜１９上に設けられており、層間絶縁膜１９およびパッシベーション膜１８を貫通する接続孔ＨＡを介して接続配線１７Ａに接続されている。半導体装置１は、例えば、層間絶縁膜１９上に、ソース・ドレイン電極２１Ａとともに、配線２１Ｂ，２１Ｃを有している。配線２１Ｂ，２１Ｃは各々、層間絶縁膜１９およびパッシベーション膜１８を貫通する接続孔ＨＢ，ＨＣを介して接続配線１７Ｂ，１７Ｃに接続されている。
【００１６】
半導体膜１５のうち、ゲート電極１７と対向する領域は、トランジスタＴｒのチャネル領域１５ａであり、このチャネル領域１５ａに隣接してチャネル領域１５ａよりも電気抵抗の低い低抵抗領域１５ｂが設けられている。
【００１７】
基板１１は、例えば、ガラス，石英およびシリコンなどから構成されている。あるいは、基板１１は、例えば、ＰＥＴ（ポリエチレンテレフタレート），ＰＩ（ポリイミド），ＰＣ（ポリカーボネート）またはＰＥＮ（ポリエチレンナフタレート）などの樹脂材料から構成されていてもよい。この他にも、ステンレス鋼（ＳＵＳ）などの金属板に絶縁材料を成膜したものを基板１１に用いることもできる。
【００１８】
基板１１と第１電極１２との間、および基板１１と第１絶縁膜１３との間には、ＵＣ（Under Coat）膜を設けるようにしてもよい（図示せず）。ＵＣ膜は、基板１１から、上層に例えばナトリウムイオン等の物質が移動するのを防ぐためのものであり、窒化シリコン（ＳｉＮ）膜および酸化シリコン（ＳｉＯ）膜等の絶縁材料により構成されている。例えば、ＵＣ膜は、基板１１側から順に窒化シリコン（ＳｉＮ）膜および酸化シリコン（ＳｉＯ）膜を含む積層膜により構成されている。
【００１９】
（保持容量Ｃｓ）
第１電極１２は、基板１１上の選択的な領域に設けられている。第１電極１２は、第２電極１５Ｃに対向する部分と、第２電極１５Ｃに非対向の部分とを含んでいる。第１電極１２のうち、第２電極１５Ｃに非対向の部分は、第２電極１５ＣよりもトランジスタＴｒ側（図１のＸ軸方向）に設けられており、孔部１６ＨＢに対向している。第１電極１２は、例えば、モリブデン（Ｍｏ），タングステン（Ｗ），アルミニウム（Ａｌ），銅（Ｃｕ），銀（Ａｇ）およびチタン（Ｔｉ）等の金属を含んで構成されている。第１電極１２は、合金により構成されていてもよく、複数の金属膜を含む積層膜により構成されていてもよい。第１電極１２は、金属以外の導電性材料により構成されていてもよい。
【００２０】
第１絶縁膜１３は、第１電極１２と半導体補助膜１４Ｃとの間に介在している。第１絶縁膜１３には、第１絶縁膜１３を貫通して第１電極１２に達する孔部１３Ｈが設けられている。この孔部１３Ｈは、孔部１６ＨＢに対向する位置に設けられている。接続配線１７Ｂは、孔部１６ＨＢおよび孔部１３Ｈを介して第１電極１２に接続されている。第１絶縁膜１３は、例えばシリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）、酸窒化シリコン（ＳｉＯＮ）および酸化アルミニウム膜（ＡｌＯｘ）等の無機絶縁膜により構成されている。
【００２１】
第２電極１５Ｃは、第１絶縁膜１３および半導体補助膜１４Ｃを間にして第１電極１２に対向している。第２電極１５Ｃは、第１電極１２に対向する部分と、第１電極１２に非対向の部分とを含んでいる。第２電極１５Ｃのうち、第１電極１２に非対向の部分は、第１電極１２に対向する部分からトランジスタＴｒと反対側（図１のＸ軸方向）に延在して設けられている。後述するように、この第２電極１５Ｃは、例えば半導体膜１５と同一工程で形成されるものであり、半導体膜１５と同一の材料により構成されている。第２電極１５Ｃは、例えば酸化物半導体材料により構成されている。
【００２２】
第１絶縁膜１３と第２電極１５Ｃとの間に設けられた半導体補助膜１４Ｃは、平面（図１のＸＹ平面）視で第２電極１５Ｃに重なる領域に設けられている。換言すれば、平面視で、第２電極１５Ｃの端面と略同じ位置に、半導体補助膜１４Ｃの端面が配置されている。半導体補助膜１４Ｃは、第２電極１５Ｃの下面（基板１１側の面）に接している。後述するように、この半導体補助膜１４Ｃは、例えば半導体補助膜１４と同一工程で形成されるものであり、半導体補助膜１４と同一の材料により構成されている。
【００２３】
この半導体補助膜１４Ｃは、例えば、酸化物半導体からなる第２電極１５Ｃに接することにより、第２電極１５Ｃの電気抵抗を下げる、即ち、低抵抗化させる役割を担っている。具体的には、半導体補助膜１４Ｃは、例えば、酸化物半導体材料に対してキャリア供与性を有しており、酸化物半導体材料にキャリアを供給するようになっている。これにより、酸化物半導体材料の導電性が高まり、酸化物半導体材料からなる第２電極１５Ｃを低抵抗化することができる。あるいは、半導体補助膜１４Ｃは導電性を有していてもよい。これにより、半導体補助膜１４Ｃ自身が、第２電極１５Ｃとともに保持容量Ｃｓを構成する一対の電極の一方として機能するようになる。
【００２４】
第２電極１５Ｃ上の第２絶縁膜１６は、第２電極１５Ｃの上面を覆うとともに、第２電極１５Ｃおよび半導体補助膜１４Ｃの端面を覆っている。第２絶縁膜１６には、第２絶縁膜１６を貫通して第２電極１５Ｃに達する孔部１６ＨＣが設けられている。例えば、この孔部１６ＨＣを埋め込むように接続配線１７Ｃが設けられ、これにより、接続配線１７Ｃが第２電極１５Ｃに電気的に接続されている。第２絶縁膜１６の孔部１６ＨＢは、第１電極１２に対向する位置に配置されている。この孔部１６ＨＢの側壁の一部は、第１絶縁膜１３の孔部１３Ｈの側壁の一部と、平面視で略同じ位置に配置されており、孔部１６ＨＢは孔部１３Ｈに連通している。孔部１６ＨＢおよび孔部１３Ｈに埋設された接続配線１７Ｂが第１電極１２に接続されている。
【００２５】
（トランジスタＴｒ）
図２（Ａ）（Ｂ）は、トランジスタＴｒの構成を模式的に表している。図２（Ａ）は、トランジスタＴｒの断面構成を表し、図２（Ｂ）は、トランジスタＴｒの平面構成を表している。
【００２６】
半導体膜１５は、第１絶縁膜１３上の選択的な領域に設けられている。半導体膜１５は、例えば、インジウム（Ｉｎ），ガリウム（Ｇａ），亜鉛（Ｚｎ），スズ（Ｓｎ），チタン（Ｔｉ）およびニオブ（Ｎｂ）のうちの少なくとも１種の元素の酸化物を主成分として含む酸化物半導体から構成されている。具体的には、半導体膜１５に酸化インジウムスズ亜鉛（ＩＴＺＯ），酸化インジウムガリウム亜鉛（ＩＧＺＯ：ＩｎＧａＺｎＯ），酸化亜鉛（ＺｎＯ），酸化インジウム亜鉛（ＩＺＯ），酸化インジウムガリウム（ＩＧＯ），酸化インジウムスズ（ＩＴＯ）および酸化インジウム（ＩｎＯ）等を用いることができる。半導体膜１５は、アモルファスシリコン，微結晶シリコン，多結晶シリコンまたは有機半導体等の他の半導体材料を用いて構成するようにしてもよい。半導体膜１５の厚みは、例えば１０ｎｍ〜３００ｎｍであり、６０ｎｍ以下であることが好ましい。半導体膜１５の厚みを薄くすることにより、半導体中に含まれる欠陥の絶対量が減少し、しきい値電圧の負シフトが抑えられる。したがって、オンオフ比の高い、優れたトランジスタ特性を実現することができる。また、半導体膜１５の成膜に要する時間が短縮されるので、生産性を向上させることができる。
【００２７】
半導体膜１５は、チャネル領域１５ａの両側に一対の低抵抗領域１５ｂを有している。一方の低抵抗領域１５ｂには、接続配線１７Ａを介してソース・ドレイン電極２１Ａが接続されている。他方の低抵抗領域１５ｂ（保持容量Ｃｓ側の低抵抗領域１５ｂ）は、チャネル領域１５ａに隣接する位置から第２絶縁膜１６と第２絶縁膜１６との孔部１６ＨＢに対向する位置まで延在しており、接続配線１７Ｂを介して保持容量Ｃｓの第１電極１２に接続されている。
【００２８】
第１絶縁膜１３と半導体膜１５との間に設けられた半導体補助膜１４は、基板１１上の選択的な領域に設けられている。具体的には、平面視で半導体膜１５の一対の低抵抗領域１５ｂ各々に重なる領域に、一対の半導体補助膜１４が設けられている。この一対の半導体補助膜１４は各々、半導体膜１５の下面に接している。平面視で半導体膜１５のチャネル領域１５ａに重なる領域には、半導体補助膜１４は設けられていない。即ち、一対の半導体補助膜１４は各々、半導体膜１５のチャネル領域１５ａおよび低抵抗領域１５ｂのうち、低抵抗領域１５ｂに選択的に接している。一対の半導体補助膜１４の外側の端面は、平面視で、半導体膜１５の端面Ｅ１５と略同じ位置に配置されている。即ち、低抵抗領域１５ｂの半導体膜１５の下面略全面に接するように、半導体補助膜１４が設けられている。
【００２９】
この一対の半導体補助膜１４は、半導体膜１５に一対の低抵抗領域１５ｂを形成するためのものである。換言すれば、一対の半導体補助膜１４により、半導体膜１５の一対の低抵抗領域１５ｂが規定されている。半導体補助膜１４が半導体膜１５に接することにより、低抵抗領域１５ｂを介した電流の流れが促されるようになっている。
【００３０】
例えば、半導体補助膜１４は、半導体膜１５の低抵抗領域１５ｂに選択的に接することにより、低抵抗領域１５ｂの電気抵抗を下げる、即ち、低抵抗化させる役割を担っている。具体的には、半導体補助膜１４は、例えば、半導体膜１５に対してキャリア供与性を有しており、低抵抗領域１５ｂにキャリアを供給するようになっている。これにより、低抵抗領域１５ｂの導電性が高まり、低抵抗領域１５ｂを低抵抗化することができる。このようなキャリア供与性を有する半導体補助膜１４，１４Ｃは、例えば、アルミニウム（Ａｌ）等の金属を含んでいる。具体的には、半導体補助膜１４，１４Ｃとして、アルミニウム（Ａｌ）の単体およびアルミニウムを含む合金等を用いることができる。アルミニウムを含む合金としては、例えば、ＡｌＳｉ（アルミニウムシリコン合金）およびＡｌＣｕ（アルミニウム銅合金）等が挙げられる。
【００３１】
あるいは、半導体補助膜１４は導電性を有していてもよい。これにより、低抵抗領域１５ｂでは、半導体補助膜１４自身が導体として機能し、半導体膜１５とともに半導体補助膜１４を介して電流が流れるようになる。このような導電性を有する半導体補助膜１４，１４Ｃには、例えば、インジウム（Ｉｎ）を含む金属酸化物または亜鉛（Ｚｎ）を含む金属酸化物等を用いることができる。インジウムを含む金属酸化物としては、例えば、酸化インジウムスズ（ＩＴＯ：Indium Tin Oxide）および酸化インジウム亜鉛（ＩＺＯ：Indium Zinc Oxide）等が挙げられる。亜鉛を含む金属酸化物としては、例えば、ＺｎＯ（酸化亜鉛）および酸化アルミニウム亜鉛（ＡＺＯ：Aluminum doped Zinc Oxide）等が挙げられる。
【００３２】
半導体補助膜１４，１４Ｃの厚みは、例えば２ｎｍ〜３００ｎｍ程度である。このようなキャリア供与性または導電性を有する半導体補助膜１４を設けることにより、低抵抗領域１５ｂを介した電流の流れが促進される。また、仮に、第２絶縁膜１６に、孔部（後述の孔部１６ＨＡ）を形成する際に、半導体膜１５がオーバーエッチングされても、半導体補助膜１４が設けられていることにより、低抵抗領域１５ｂでの電気抵抗の上昇が抑えられる。
【００３３】
図３Ａ，図３Ｂは、一対の半導体補助膜１４の内側の端面の配置の一例を表している。一対の半導体補助膜１４の内側の端面は、図３Ａに示したように、ゲート電極１７に対向する位置に配置されていてもよい。一対の半導体補助膜１４の内側の端面は、図３Ｂに示したように、ゲート電極１７に非対向の位置に配置されていてもよい。平面視での、ゲート電極１７の端面から一対の半導体補助膜１４各々の内側の端面までのチャネル長方向（図３Ａ，図３ＢのＸ軸方向）の距離Ｄは、０．５μｍ〜３μｍ程度であることが好ましい。ゲート電極１７に対向する半導体補助膜１４の部分が大きくなると（図３Ａ参照）、ゲート電極１７と半導体補助膜１４との間の寄生容量が大きくなり、トランジスタＴｒの特性を低下させるおそれがある。また、チャネル領域１５ａ以外の部分の半導体膜１５について、半導体補助膜１４が積層されていない部分が大きくなると（図３Ｂ参照）、半導体膜１５に、十分な低抵抗領域１５ｂが形成されず、断線等の不具合が発生するおそれがある。
【００３４】
半導体膜１５とゲート電極１７との間には、第２絶縁膜１６が設けられている。この第２絶縁膜１６は、トランジスタＴｒのゲート絶縁膜として機能する。本実施の形態では、この第２絶縁膜１６が、半導体膜１５のチャネル領域１５ａから低抵抗領域１５ｂの少なくとも一部までを覆っている。したがって、半導体膜１５のチャネル領域１５ａおよび低抵抗領域１５ｂのうち、チャネル領域１５ａに対向するゲート電極１７近傍には、第２絶縁膜１６の端面（後述の図６の端面Ｅ１１６）が形成されない。詳細は後述するが、これにより、第２絶縁膜１６の端面の付着物を介した半導体膜１５とゲート電極１７との短絡の発生を抑えることができる。
【００３５】
第２絶縁膜１６は、例えば、孔部１６ＨＡ，１６ＨＢを除き、半導体膜１５を覆っている。換言すれば、孔部１６ＨＡ，１６ＨＢに対向する部分を除き、半導体膜１５は第２絶縁膜１６に覆われている。例えば、第２絶縁膜１６は、孔部１６ＨＡ，１６ＨＢを除き、半導体膜１５の全部を覆っているが、第２絶縁膜１６は、半導体膜１５のうち、チャネル領域１５ａから低抵抗領域１５ｂの少なくとも一部を覆っていればよい。
【００３６】
孔部１６ＨＡは、一方の低抵抗領域１５ｂに対向する位置に設けられ、半導体膜１５に達している。孔部１６ＨＢは、他方の低抵抗領域１５ｂに対向する位置に設けられ、半導体膜１５に達している。換言すれば、孔部１６ＨＡ，１６ＨＢは各々、半導体補助膜１４に対向する位置に設けられている。孔部１６ＨＡの底面の半導体膜１５（低抵抗領域１５ｂ）には接続配線１７Ａが接している。この第２絶縁膜１６の孔部１６ＨＡを介して、接続配線１７Ａが半導体膜１５の低抵抗領域１５ｂに接続されている。ここで、孔部１６ＨＡが、本開示の孔部の一具体例に対応する。孔部１６ＨＢの底面の半導体膜１５（低抵抗領域１５ｂ）には接続配線１７Ｂが接している。この第２絶縁膜１６の孔部１６ＨＢを介して、接続配線１７Ｂが半導体膜１５の低抵抗領域１５ｂに接続されている。
【００３７】
第２絶縁膜１６は、例えばシリコン酸化膜（ＳｉＯx）、シリコン窒化膜（ＳｉＮx）、シリコン窒化酸化膜（ＳｉＯＮ）および酸化アルミニウム膜（ＡｌＯx）のうちの１種よりなる単層膜、またはそれらのうちの２種以上よりなる積層膜により構成されている。
【００３８】
第２絶縁膜１６上の選択的な領域、即ち、チャネル領域１５ａに対向する領域に設けられたゲート電極１７は、印加されるゲート電圧（Ｖｇ）によってチャネル領域１５ａ中のキャリア密度を制御すると共に、電位を供給する配線としての機能を有するものである。ゲート電極１７は、このゲート電極１７の構成材料は、例えば、チタン（Ｔｉ），タングステン（Ｗ），タンタル（Ｔａ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），銀（Ａｇ），ネオジウム（Ｎｄ）および銅（Ｃｕ）のうちの１種を含む単体および合金が挙げられる。あるいは、それらのうちの少なくとも１種を含む化合物および２種以上を含む積層膜であってもよい。また、例えばＩＴＯ等の透明導電膜が用いられても構わない。
【００３９】
第２絶縁膜１６の孔部１６ＨＡには、接続配線１７Ａが埋設されている。この接続配線１７Ａは、層間絶縁膜１９上のソース・ドレイン電極２１Ａと半導体膜１５の低抵抗領域１５ｂとを電気的に接続するためのものである。
【００４０】
第２絶縁膜１６上に設けられた接続配線１７Ｂ，１７Ｃは、互いに電気的に分離されている。接続配線１７Ｂは、第２絶縁膜１６上から孔部１６ＨＢおよび第１絶縁膜１３の孔部１３Ｈを埋め込むように設けられている。この接続配線１７Ｂにより、半導体膜１５の低抵抗領域１５ｂと第１電極１２とが電気的に接続されるとともに、第１電極１２と層間絶縁膜１９上の配線２１Ｂとが電気的に接続される。接続配線１７Ｃは、第２絶縁膜１６上から第２絶縁膜１６の孔部１６ＨＣを埋め込むように設けられている。この接続配線１７Ｃにより、層間絶縁膜１９上の配線２１Ｃと第２電極１５Ｃとが電気的に接続される。後述するように、接続配線１７Ａ，１７Ｂ，１７Ｃは、例えばゲート電極１７と同一工程で形成されるものであり、ゲート電極１７と同一の材料により構成されている。
【００４１】
パッシベーション膜１８は、例えば、ゲート電極１７および接続配線１７Ａ，１７Ｂ，１７Ｃを覆うように、基板１１の全面に設けられている。このパッシベーション膜１８には、例えば、酸化シリコン（ＳｉＯ2）膜を用いることができる。パッシベーション膜１８には、窒化シリコン（ＳｉＮ）膜または酸窒化シリコン（ＳｉＯＮ）膜等を用いるようにしてもよい。
【００４２】
層間絶縁膜１９は、パッシベーション膜１８を間にして、ゲート電極１７および接続配線１７Ａ，１７Ｂ，１７Ｃを覆っている。この層間絶縁膜１９は、例えば、基板１１の全面に設けられている。接続孔ＨＡは、層間絶縁膜１９およびパッシベーション膜１８を貫通して接続配線１７Ａに達している。接続孔ＨＡは、例えば、第２絶縁膜１６の孔部１６ＨＡに対向する位置に設けられている。接続孔ＨＢは、層間絶縁膜１９およびパッシベーション膜１８を貫通して接続配線１７Ｂに達している。接続孔ＨＢは、例えば、第１絶縁膜１３の孔部１３Ｈと非対向の位置に設けられている。接続孔ＨＢは、平面視で、第１絶縁膜１３の孔部１３ＨよりもトランジスタＴｒから離れた位置に設けられている。接続孔ＨＣは、層間絶縁膜１９およびパッシベーション膜１８を貫通して接続配線１７Ｃに達している。接続孔ＨＣは、例えば、第２絶縁膜１６の孔部１６ＨＣに対向する位置に設けられている。層間絶縁膜１９には、例えば感光性を有する樹脂膜を用いることができる。具体的には、層間絶縁膜１９は、例えばポリイミド樹脂膜により構成されている。層間絶縁膜１９には、ノボラック樹脂またはアクリル樹脂等を用いるようにしてもよい。
【００４３】
層間絶縁膜１９上に設けられたソース・ドレイン電極２１Ａは、接続孔ＨＡを介して接続配線１７Ａに接続されている。このソース・ドレイン電極２１Ａは、トランジスタＴｒのソースまたはドレインとして機能するものであり、例えば、上記ゲート電極１７の構成材料として列挙したものと同様の金属または透明導電膜を含んで構成されている。このソース・ドレイン電極としては、電気伝導性の良い材料が選択されることが望ましい。
【００４４】
層間絶縁膜１９上には、ソース・ドレイン電極２１Ａとともに配線２１Ｂ，２１Ｃが設けられている。配線２１Ｂは、接続孔ＨＢを介して接続配線２１Ｂに接続されており、配線２１Ｃは、接続孔ＨＣを介して接続配線２１Ｃに接続されている。後述するように、配線２１Ｂ，２１Ｃは、例えばソース・ドレイン電極２１Ａと同一工程で形成されるものであり、ソース・ドレイン電極２１Ａと同一の材料により構成されている。
【００４５】
［製造方法］
上記のような半導体装置１は、例えば次のようにして製造することができる（図４Ａ〜図４Ｆ）。
【００４６】
まず、図４Ａに示したように、基板１１上に、第１電極１２を形成する。第１電極１２は、例えば、基板１１上の全面に導電性の金属膜を成膜した後、この金属膜をドライエッチングにより所定の形状にパターニングして形成する。
【００４７】
続いて、図４Ｂに示したように、第１電極１２上の第１絶縁膜１３および半導体補助材料膜１４Ｍをこの順に形成する。半導体補助材料膜１４Ｍにより、後の工程で、半導体補助膜１４，１４Ｃが形成される。第１絶縁膜１３は、第１電極１２を覆うようにして、基板１１の全面に形成する。半導体補助材料膜１４Ｍは、例えば、スパッタ法を用いてＩＺＯを第１絶縁膜１３上に成膜することにより形成する。このとき、後の工程で形成される半導体膜１５のチャネル領域１５ａに対向する部分の半導体材料膜１４Ｍは、例えば、フォトリソグラフィおよびウェットエッチングを用いて除去しておく。
【００４８】
半導体補助材料膜１４Ｍを形成した後、図４Ｃに示したように、半導体膜１５および第２電極１５Ｃを形成する。半導体膜１５および第２電極１５Ｃは、半導体補助材料膜１４Ｍ上に、酸化物半導体材料を例えばスパッタ法等により成膜した後、例えばフォトリソグラフィおよびウェットエッチングを用いて、これを所定の形状にパターニングして形成する。この酸化物半導体材料のパターニングと連続して、半導体補助材料膜１４Ｍをパターニングする。これにより、半導体膜１５の直下に一対の半導体補助膜１４が形成されるとともに、第２電極１５Ｃの直下に半導体補助膜１４Ｃが形成される。この一対の半導体補助膜１４により、半導体膜１５には、一対の低抵抗領域１５ｂが形成される。
【００４９】
次に、図４Ｄに示したように、半導体膜１５および第２電極１５Ｃを覆うようにして基板１１の全面に第２絶縁膜１６を形成する。第２絶縁膜１６は、例えば、基板１１の全面に例えばＣＶＤ（Chemical Vapor Deposition）法を用いて酸化シリコン（ＳｉＯ）等の絶縁膜を成膜することにより形成する。この後、この絶縁膜に、フォトリソグラフィおよびドライエッチングを用いて孔部１６ＨＢを形成する。これにより、孔部１６ＨＢとともに、孔部１６ＨＢに対向する位置の第１絶縁膜１３に孔部１３Ｈが形成される。孔部１６ＨＢを形成した後、第２絶縁膜１６には孔部１６ＨＡ，１６ＨＣを形成しておく。
【００５０】
続いて、図４Ｅに示したように、第２絶縁膜１６上にゲート電極１７および接続配線１７Ａ，１７Ｂ，１７Ｃを形成する。ゲート電極１７および接続配線１７Ａ，１７Ｂ，１７Ｃは、例えば、以下のようにして形成する。まず、第２絶縁膜１６を覆うように、基板１１の全面に導電性の金属材料を成膜する。次に、この金属膜をフォトリソグラフィおよびドライエッチングを用いて所定の形状にパターニングする。これにより、一対の半導体補助膜１４に非対向の領域にゲート電極１７を形成するとともに、孔部１６ＨＡを埋める接続配線１７Ａ、孔部１６ＨＢを埋める接続配線１７Ｂおよび孔部１６ＨＣを埋める接続配線１７Ｃを形成することができる。
【００５１】
この後、図４Ｆに示したように、基板１１の全面に、パッシベーション膜１８および層間絶縁膜１９を形成する。パッシベーション膜１８および層間絶縁膜１９には、接続孔ＨＡ，ＨＢ，ＨＣを形成しておく。最後に、層間絶縁膜１９上に、ソース・ドレイン電極２１Ａおよび配線２１Ｂ，２１Ｃを形成することにより、図１に示した半導体装置１が完成する。
【００５２】
［作用、効果］
本実施の形態の半導体装置１では、ゲート電極１７に閾値電圧以上のオン電圧が印加されると、半導体膜１５のチャネル領域１５ａが活性化される。これにより、一対の低抵抗領域１５ｂ間に電流が流れる。これに応じて、接続配線１７Ｂを介して、半導体膜１５から第１電極１２に電流が流れ保持容量Ｃｓに電荷が保持される。
【００５３】
本実施の形態の半導体装置１では、第２絶縁膜１６が、半導体膜１５のチャネル領域１５ａから一対の低抵抗領域１５ｂの端部近傍までを覆っている。これにより、第２絶縁膜１６の端面の付着物を介したゲート電極１７と半導体膜１５との間の短絡の発生が抑えられる。以下、この作用効果について、比較例を用いて説明する。
【００５４】
図５は、比較例にかかる半導体装置（半導体装置１００）の要部の模式的な断面構成を表したものである。この半導体装置１００は、いわゆるセルフアライン構造のトランジスタＴｒを有している。具体的には、ゲート絶縁膜（ゲート絶縁膜１１６）が、ゲート電極１７と略同じ平面形状を有しており、平面視で、ゲート電極１７の端面と略同じ位置に、ゲート絶縁膜１１６の端面（後述の図６の端面Ｅ１１６）が設けられている。即ち、ゲート絶縁膜１１６は、半導体膜１５のうち、チャネル領域１５ａのみを覆っている。
【００５５】
また、半導体装置１００は、半導体膜１５の低抵抗領域１５ｂに接する金属酸化膜１１８を有している。金属酸化膜１１８は、例えば酸化アルミニウム（ＡｌＯ）等により構成されている。この金属酸化膜１１８は、半導体膜１５から酸素を引き抜くことにより、半導体膜１５を低抵抗化する役割を担っている。このような金属酸化膜１１８を設けることにより、半導体装置１００では、一対の半導体補助膜１４とゲート電極１７との間に合わせずれが生じても、半導体膜１５のチャネル領域１５ａに隣接する位置に、低抵抗領域１５ｂが形成されるようになっている。
【００５６】
しかし、このような半導体装置１００では、ゲート絶縁膜１１６の端面の付着物（後述の図６の付着物１１５）に起因して、ゲート電極１７と半導体膜１５との間に短絡が発生するおそれがある。
【００５７】
図６は、図５に示した部分Ｒの拡大図である。ゲート絶縁膜１１６は、ゲート電極１７を形成した後、このゲート電極１７の形状に対応させて絶縁膜をパターニングすることにより形成されている。この絶縁膜をパターニングする際のドライエッチングで、オーバーエッチングが行われると、半導体膜１５が逆スパッタされ、ゲート絶縁膜１１６の端面Ｅ１１６に半導体膜１５に起因した付着物１１５が設けられる。この付着物１１５により、ゲート電極１７および半導体膜１５の耐圧性が低下し、これらの間で短絡が発生するおそれがある。この短絡に起因して半導体装置１００では、不具合が発生しやすくなる。
【００５８】
これに対し、半導体装置１では、第２絶縁膜１６が、半導体膜１５のチャネル領域１５ａおよび一対の低抵抗領域１５ｂを覆っている。このため、第２絶縁膜１６の端面は、チャネル長方向において、ゲート電極１７から離間した位置に形成される。したがって、第２絶縁膜１６の端面の付着物（図６の付着物１１５）を介したゲート電極１７と半導体膜１５との間の短絡の発生が抑えられる。
【００５９】
また、半導体装置１では、ゲート電極１７の形状に対応させて第２絶縁膜１６をパターニングする工程が不要となるので、半導体装置１００に比べてタクトタイムを短縮することが可能となる。
【００６０】
また、半導体装置１では、半導体膜１５の一対の低抵抗領域１５ｂが、一対の半導体補助膜１４により形成されるので、金属酸化膜（半導体装置１００の金属酸化膜１１８）が不要となる。このため、半導体装置１００に比べてコストを抑えることが可能となる。
【００６１】
以上説明したように本実施の形態では、第２絶縁膜１６が、半導体膜１５のチャネル領域１５ａから低抵抗領域１５ｂの少なくとも一部まで覆うようにしたので、第２絶縁膜１６の端面の付着物を介したゲート電極１７と半導体膜１５との間の短絡の発生を抑えることができる。よって、短絡の発生に起因した不具合の発生を抑えることが可能となる。
【００６２】
＜適用例１＞
上記実施の形態において説明した半導体装置１は、例えば表示装置（後述の図７の表示装置２Ａ）および撮像装置（後述の図８の撮像装置２Ｂ）等の駆動回路に用いることができる。
【００６３】
図７は、表示装置２Ａの機能ブロック構成を示したものである。表示装置２Ａは、外部から入力された映像信号あるいは内部で生成した映像信号を、映像として表示するものであり、上述した有機ＥＬディスプレイの他にも、例えば液晶ディスプレイなどにも適用される。表示装置２Ａは、例えばタイミング制御部３１と、信号処理部３２と、駆動部３３と、表示画素部３４とを備えている。
【００６４】
タイミング制御部３１は、各種のタイミング信号（制御信号）を生成するタイミングジェネレータを有しており、これらの各種のタイミング信号を基に、信号処理部３２等の駆動制御を行うものである。信号処理部３２は、例えば、外部から入力されたデジタルの映像信号に対して所定の補正を行い、それにより得られた映像信号を駆動部３３に出力するものである。駆動部３３は、例えば走査線駆動回路および信号線駆動回路などを含んで構成され、各種制御線を介して表示画素部３４の各画素を駆動するものである。表示画素部３４は、例えば有機ＥＬ素子または液晶表示素子等の表示素子と、表示素子を画素毎に駆動するための画素回路とを含んで構成されている。これらのうち、例えば、駆動部３３または表示画素部３４の一部を構成する各種回路に、上述の半導体装置１が用いられる。
【００６５】
図８は、撮像装置２Ｂの機能ブロック構成を示したものである。撮像装置２Ｂは、例えば画像を電気信号として取得する固体撮像装置であり、例えばＣＣＤ(Charge Coupled Device)またはＣＭＯＳ(Complementary Metal Oxide Semiconductor)イメージセンサなどから構成されている。撮像装置２Ｂは、例えばタイミング制御部３５と、駆動部３６と、撮像画素部３７と、信号処理部３８とを備えている。
【００６６】
タイミング制御部３５は、各種のタイミング信号（制御信号）を生成するタイミングジェネレータを有しており、これらの各種のタイミング信号を基に、駆動部３６の駆動制御を行うものである。駆動部３６は、例えば行選択回路、ＡＤ変換回路および水平転送走査回路などを含んで構成され、各種制御線を介して撮像画素部３７の各画素から信号を読み出す駆動を行うものである。撮像画素部３７は、例えばフォトダイオードなどの撮像素子（光電変換素子）と、信号読み出しのための画素回路とを含んで構成されている。信号処理部３８は、撮像画素部３７から得られた信号に対して様々な信号処理を施すものである。これらのうち、例えば、駆動部３６または撮像画素部３７の一部を構成する各種回路に、上述の半導体装置１が用いられる。
【００６７】
＜電子機器の例＞
上記表示装置２Ａおよび撮像装置２Ｂ等は、様々なタイプの電子機器に用いることができる。図９に、電子機器３の機能ブロック構成を示す。電子機器３としては、例えばテレビジョン装置、パーソナルコンピュータ（ＰＣ）、スマートフォン、タブレット型ＰＣ、携帯電話機、デジタルスチルカメラおよびデジタルビデオカメラ等が挙げられる。
【００６８】
電子機器３は、例えば上述の表示装置２Ａ（または撮像装置２Ｂ）と、インターフェース部４０とを有している。インターフェース部４０は、外部から各種の信号および電源等が入力される入力部である。このインターフェース部４０は、また、例えばタッチパネル、キーボードまたは操作ボタン等のユーザインターフェースを含んでいてもよい。
【００６９】
以上、実施の形態を挙げて説明したが、本技術は上記実施の形態に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態に記載した各層の材料および厚みは列挙したものに限定されるものではなく、他の材料および厚みとしてもよい。
【００７０】
また、上記実施の形態では、半導体補助膜１４，１４Ｃが半導体膜１５，第２電極１５Ｃの下面に接する場合について説明したが、半導体補助膜１４，１４Ｃは半導体膜１５，第２電極１５Ｃの上面に接していてもよい。
【００７１】
また、上記実施の形態では、トランジスタＴｒおよび保持容量Ｃｓを含む半導体装置１を例に挙げて説明したが、半導体装置１は、少なくともトランジスタＴｒを有していればよい。
【００７２】
上記実施の形態等において説明した効果は一例であり、本開示の効果は、他の効果であってもよいし、更に他の効果を含んでいてもよい。
【００７３】
尚、本技術は以下のような構成を取ることも可能である。
（１）
基板と、
前記基板上の選択的な領域に設けられた第１半導体補助膜と、
酸化物半導体材料を含むともに、前記第１半導体補助膜に接する低抵抗領域と、前記低抵抗領域と異なる部分に設けられたチャネル領域とを有する半導体膜と、
前記半導体膜を前記チャネル領域から前記低抵抗領域の少なくとも一部まで覆うゲート絶縁膜と、
前記ゲート絶縁膜を間にして前記半導体膜の前記チャネル領域に対向するゲート電極と
を備えた半導体装置。
（２）
前記第１半導体補助膜は、前記半導体膜の前記低抵抗領域を介した電流の流れを促す
前記（１）に記載の半導体装置。
（３）
更に、前記半導体膜の前記低抵抗領域に対向する位置に設けられるとともに、前記ゲート絶縁膜を貫通する孔部と、
前記孔部を介して前記半導体膜の前記低抵抗領域に電気的に接続されたソース・ドレイン電極とを有する
前記（１）または（２）に記載の半導体装置。
（４）
前記基板上に、前記第１半導体補助膜、前記半導体膜、前記ゲート絶縁膜、前記ゲート電極および前記ソース・ドレイン電極の順に設けられている
前記（３）に記載の半導体装置。
（５）
前記第１半導体補助膜は金属を含む
前記（１）ないし（４）のうちいずれか１つに記載の半導体装置。
（６）
前記第１半導体補助膜はアルミニウムを含む
前記（１）ないし（５）のうちいずれか１つに記載の半導体装置。
（７）
前記第１半導体補助膜は金属酸化物を含む
前記（１）ないし（４）のうちいずれか１つに記載の半導体装置。
（８）
前記第１半導体補助膜は、酸化インジウムスズ（Indium Tin Oxide）または酸化インジウム亜鉛（Indium Zinc Oxide）を含む
前記（１）ないし（４）のうちいずれか１つに記載の半導体装置。
（９）
更に、
前記基板上に設けられるとともに、前記半導体膜の前記低抵抗領域に電気的に接続された第１電極と、
前記酸化物半導体材料を含むとともに、前記第１電極の少なくとも一部に対向して設けられた第２電極と、
前記第１半導体補助膜の構成材料と同じ材料を含むとともに、前記第２電極に接する第２半導体補助膜とを有する
前記（１）ないし（８）のうちいずれか１つ記載の半導体装置。
（１０）
前記基板上に、前記第１電極、前記第２半導体補助膜および前記第２電極の順に設けられている
前記（９）に記載の半導体装置。
（１１）
表示素子および前記表示素子を駆動する半導体装置を備え、
前記半導体装置は、
基板と、
前記基板上の選択的な領域に設けられた第１半導体補助膜と、
酸化物半導体材料を含むともに、前記第１半導体補助膜に接する低抵抗領域と、前記低抵抗領域と異なる部分に設けられたチャネル領域とを有する半導体膜と、
前記半導体膜を前記チャネル領域から前記低抵抗領域の少なくとも一部まで覆うゲート絶縁膜と、
前記ゲート絶縁膜を間にして前記半導体膜の前記チャネル領域に対向するゲート電極とを含む
表示装置。
【符号の説明】
【００７４】
１…半導体装置、Ｔｒ…トランジスタ、Ｃｓ…保持容量、１１…基板、１２…第１電極、１３…第１絶縁膜、１４，１４Ｃ…第１絶縁膜、１５…半導体膜、１５ａ…チャネル領域、１５ｂ…低抵抗領域、１５Ｃ…第２電極、１６…第２絶縁膜１６…第２絶縁膜、１７…ゲート電極、１７Ａ，１７Ｂ，１７Ｃ…接続配線、１８…パッシベーション膜、１９…層間絶縁膜、２１Ａ…ソース・ドレイン電極、２１Ｂ，２１Ｃ…配線、２Ａ…表示装置、２Ｂ…撮像装置、３…電子機器、３１，３５…タイミング制御部、３２，３８…信号処理部、３３，３６…駆動部、３４…表示画素部、３７…撮像画素部、４０…インターフェース部、１３Ｈ，１６Ｈ，１６ＣＨ…孔部、Ｓ…間隙、Ｅ１５，Ｅ１６，Ｅ１６Ｃ…間隙、ＨＡ，ＨＢ，ＨＣ…接続孔。
【図１】
2020178079.tif 000003
【図２】
2020178079.tif 000004
【図３Ａ】
2020178079.tif 000005
【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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