(57)【要約】【課題】回路面積を小面積化すること、高耐圧化された回路を有する半導体装置を提供すること。【解決手段】高電圧が与えられる回路において、アナログ信号を扱う回路が有するトランジスタの一部にＯＳトランジスタを用いる構成とする。高耐圧が求められるトランジスタに耐圧性に優れたＯＳトランジスタを用いることで、Ｓｉトランジスタを用いる場合と比べて性能を低下させることなく、回路面積を小面積化することができる。またＯＳトランジスタは、Ｓｉトランジスタ上に設ける構成とすることができるため、異なる半導体層のトランジスタを積層して設けることができるため、さらなる回路面積の小面積化を図ることができる。【選択図】図１
2020014214.tif 000002
【特許請求の範囲】
【請求項１】
第１の回路と、第２の回路と、第３の回路と、を有する半導体装置であって、
前記第１の回路は、電圧を生成する機能を有し、
前記第２の回路は、第１の信号を第２の信号に変換する機能を有し、
前記第３の回路は、前記第２の信号を増幅する機能を有し、
前記第２の回路は、第１乃至第６のトランジスタを有し、
前記第１乃至前記第４のトランジスタのソース及びドレインの一方の各々は、前記第１の回路に電気的に接続され、
前記第５のトランジスタのソース及びドレインの一方は、前記第１のトランジスタのソース及びドレインの他方と、前記第２のトランジスタのソース及びドレインの他方とに電気的に接続され、
前記第６のトランジスタのソース及びドレインの一方は、前記第３のトランジスタのソース及びドレインの他方と、前記第４のトランジスタのソース及びドレインの他方とに電気的に接続され、
前記第５のトランジスタのソース及びドレインの他方と、前記第６のトランジスタのソース及びドレインの他方とは、前記第３の回路に電気的に接続され、
前記第１のトランジスタのゲートと、前記第３のトランジスタのゲートとは、第１の配線に電気的に接続され、
前記第２のトランジスタのゲートと、前記第４のトランジスタのゲートとは、第２の配線に電気的に接続され、
前記第５のトランジスタのゲートは、第３の配線に電気的に接続され、
前記第１のトランジスタと、前記第２のトランジスタと、前記第５のトランジスタとは、酸化物半導体を有する半導体層を有する半導体装置。
【請求項２】
請求項１において、
前記第１乃至前記第３の配線の各々は、異なる電圧を伝達する機能を有する半導体装置。
【請求項３】
請求項１または２において、
前記第１の信号の電圧を増幅する機能を有する第４の回路を有し、
前記第４の回路は、前記第１乃至前記第６のトランジスタのゲートの各々に電気的に接続される半導体装置。
【請求項４】
請求項１乃至３のいずれか一において、
前記酸化物半導体は、Ｉｎと、Ｇａと、Ｚｎとを有する半導体装置。
【請求項５】
請求項１乃至４のいずれか一において、
前記第３のトランジスタと、前記第４のトランジスタと、前記第６のトランジスタとは、シリコンを有する半導体層を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置、電子部品、及び電子機器に関する。
【０００２】
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技
術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は
、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マタ
ー）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の
技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆
動方法、または、それらの製造方法、を一例として挙げることができる。
【背景技術】
【０００３】
表示装置の駆動回路は、表示部の多階調化、及び高精細化に対応するため、高性能化が求
められている。そのため、表示装置の駆動回路、特にソースドライバには、ＩＣ（Ｉｎｔ
ｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ；以下ドライバＩＣともいう）が採用されている（例え
ば、特許文献１を参照）。
【０００４】
ドライバＩＣは、デジタル信号を扱うシフトレジスタ、ラッチ等のデータ保持部と、レベ
ルシフタ、アナログ信号を扱うデジタル−アナログ変換回路（ＤＡＣともいう）、及びア
ナログバッファ等の階調電圧生成部に大別される。
【０００５】
デジタル信号を扱うデータ保持部では、高速での動作が求められるため、該データ保持部
を構成するトランジスタは、微細加工され、低電圧での動作が行われる。一方で、アナロ
グ信号を扱う階調電圧生成回路では、表示部を駆動するための電圧を扱うために、デジタ
ル信号を扱うデータ保持部と比べて高電圧での動作が行われる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２８６５２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述したようにアナログ信号を扱う回路部では、デジタル信号を扱う回路部と比べて高電
圧での動作を行う。そのため、アナログ信号を扱う回路部のトランジスタには、高電圧に
耐えられることが求められる。高耐圧化するためにアナログ信号を扱う回路部では、デジ
タル信号を扱う回路部に比べて、トランジスタサイズを大きくして設計している。
【０００８】
しかしながら、高耐圧化するためにトランジスタサイズを大きくする構成では、回路面積
の大面積化を招いてしまう。表示装置は小型化が求められており、ドライバＩＣにおいて
も回路面積を小面積化することが求められている。
【０００９】
そこで、本発明の一態様は、回路面積を小面積化することができる、新規な構成の半導体
装置等を提供することを課題の一とする。または、本発明の一態様は、高耐圧化された回
路とすることができる、新規な構成の半導体装置等を提供することを課題の一とする。ま
たは、本発明の一態様は、新規な半導体装置等を提供することを課題の一とする。
【００１０】
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、
他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で
言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は
図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。
なお、本発明の一態様は、上記列挙した記載、及び／又は他の課題のうち、少なくとも一
つの課題を解決するものである。
【課題を解決するための手段】
【００１１】
本発明の一態様は、第１の回路と、第２の回路と、第３の回路と、を有する半導体装置で
あって、第１の回路は、第１の信号が入力され、第１の信号が取り得る第１の電圧を第２
の電圧に昇圧することができる機能を有し、第２の回路は、第１の信号を、第２の信号に
変換することができる機能を有し、第３の回路は、第２の信号が入力され、出力する第１
の電流量を第２の電流量に変換することができる機能を有し、第２の回路は、複数の配線
を有し、複数の配線は、異なる電圧を伝えることができる機能を有し、第２の回路は、複
数の配線のそれぞれに電気的に接続された、第１のトランジスタを有し、第１のトランジ
スタは、スイッチとして動作することができる機能を有し、第１のトランジスタは、半導
体層が酸化物半導体を有する半導体装置である。
【００１２】
本発明の一態様は、第１の回路と、第２の回路と、第３の回路と、を有する半導体装置で
あって、第１の回路は、第１の信号が入力され、第１の信号が取り得る第１の電圧を第２
の電圧に昇圧することができる機能を有し、第２の回路は、第１の信号を、第２の信号に
変換することができる機能を有し、第３の回路は、第２の信号が入力され、出力する第１
の電流量を第２の電流量に変換することができる機能を有し、第２の回路は、複数の配線
を有し、複数の配線は、第１の電圧を伝えることができる第１の配線を有し、複数の配線
は、第１の電圧より大きい第２の電圧を伝えることができる第２の配線を有し、第２の回
路は、第１のトランジスタを有し、第１のトランジスタは、スイッチとして動作させるこ
とができる機能を有し、第２の回路は、第２のトランジスタを有し、第２のトランジスタ
は、スイッチとして動作させることができる機能を有し、第１のトランジスタは、半導体
層が酸化物半導体を有し、第２のトランジスタは、半導体層がシリコンを有する半導体装
置である。
【００１３】
本発明の一態様において、第１のトランジスタのチャネル領域と、第２のトランジスタの
チャネル領域とは、互いに重なる領域を有する半導体装置が好ましい。
【００１４】
本発明の一態様において、第１の回路は、第３のトランジスタと、第４のトランジスタと
、を有し、第３のトランジスタは、第１の電圧を与える配線に電気的に接続され、第４の
トランジスタは、第２の電圧を与える配線に電気的に接続され、第３のトランジスタは、
半導体層がシリコンを有し、第４のトランジスタは、半導体層が酸化物半導体を有する半
導体装置が好ましい。
【００１５】
なおその他の本発明の一態様については、以下で述べる実施の形態における説明、及び図
面に記載されている。
【発明の効果】
【００１６】
本発明の一態様は、回路面積を小面積化することができる、新規な構成の半導体装置等を
提供することができる。そのため、半導体装置を小型化することができる。または、本発
明の一態様は、高耐圧化された回路とすることができる、新規な構成の半導体装置等を提
供することができる。そのため、信頼性に優れた半導体装置とすることができる。または
、本発明の一態様は、新規な半導体装置等を提供することができる。
【００１７】
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、
他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で
言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は
図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。
なお、本発明の一態様は、上記列挙した効果、及び／又は他の効果のうち、少なくとも一
つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した
効果を有さない場合もある。
【図面の簡単な説明】
【００１８】
【図１】本発明の一態様を説明するための回路ブロック図。
【図２】本発明の一態様を説明するための回路ブロック図。
【図３】本発明の一態様を説明するための回路ブロック図。
【図４】本発明の一態様を説明するための回路図。
【図５】本発明の一態様を説明するための回路図。
【図６】本発明の一態様を説明するための回路図。
【図７】本発明の一態様を説明するための回路図。
【図８】本発明の一態様を説明するための回路図。
【図９】本発明の一態様を説明するための回路ブロック図。
【図１０】本発明の一態様を説明するための回路図。
【図１１】酸化物半導体の断面ＴＥＭ像および局所的なフーリエ変換像。
【図１２】酸化物半導体膜のナノビーム電子回折パターンを示す図、および透過電子回折測定装置の一例を示す図。
【図１３】透過電子回折測定による構造解析の一例を示す図、および平面ＴＥＭ像。
【図１４】本発明の一態様を説明する断面図。
【図１５】本発明の一態様を説明する断面図。
【図１６】電子部品の作製工程を示すフローチャート及び断面模式図。
【図１７】電子部品を用いた表示パネル。
【図１８】表示パネルを用いた表示モジュール。
【図１９】電子部品を用いた電子機器。
【図２０】本発明の一態様を説明するためのＶＤ−ＩＤ特性図。
【図２１】本発明の一態様を説明するためのＶＤ−ＩＤ特性図。
【発明を実施するための形態】
【００１９】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異な
る態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、
以下の実施の形態の記載内容に限定して解釈されるものではない。
【００２０】
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場
合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模
式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズに
よる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、
若しくは電流のばらつきなどを含むことが可能である。
【００２１】
また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少
なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領
域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネ
ル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができ
るものである。
【００２２】
ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため
、いずれがソース又はドレインであるかを限定することが困難である。そこで、ソースと
して機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ばず、
ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極と
表記する場合がある。
【００２３】
なお本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同
を避けるために付したものであり、数的に限定するものではないことを付記する。
【００２４】
なお本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されてい
るものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的
に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在する
とき、ＡとＢとの電気信号の授受を可能とするものをいう。
【００２５】
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介
さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ
２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース
（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接
的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的
に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現
することが出来る。
【００２６】
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２
の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第
１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に
接続されている。」と表現することができる。または、「トランジスタのソース（又は第
１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子な
ど）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トラ
ンジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている
」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子な
ど）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トラン
ジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など
）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様
な表現方法を用いて、回路構成における接続の順序について規定することにより、トラン
ジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別
して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、こ
れらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置
、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００２７】
なお本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関
係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は
、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語
句に限定されず、状況に応じて適切に言い換えることができる。
【００２８】
なお図面におけるブロック図の各回路ブロックの配置は、説明のため位置関係を特定する
ものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路
ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている
場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するもの
であり、一つの回路ブロックとして示していても、実際の回路ブロックにおいては一つの
回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合もある。
【００２９】
（実施の形態１）
本実施の形態では、ドライバＩＣとしての機能を有する半導体装置の回路ブロック図、及
び回路図の例について説明する。
【００３０】
本明細書等において半導体装置とは、半導体特性を利用することで機能しうるもの全般を
指す。よって、トランジスタ等の半導体素子で構成されるドライバＩＣ、あるいはドライ
バＩＣを有する表示装置などは、半導体装置である。
【００３１】
図１は、半導体装置を模式的に表した回路ブロック図である。
【００３２】
図１に示す半導体装置は、レベルシフタＬＳ、パストランジスタロジックＰＴＬ、及びア
ンプＡＭＰを有する。
【００３３】
なおドライバＩＣとしての機能を有する半導体装置は、入力されるデジタルのデータ信号
をサンプリングして保持するためのデータ保持部と、該データ信号を基に表示部の階調電
圧を生成するための階調電圧生成部とに大別することができる。上述したレベルシフタＬ
Ｓ、パストランジスタロジックＰＴＬ、及びアンプＡＭＰは、データ信号を基に表示部の
階調電圧を生成するための階調電圧生成部に相当する回路である。
【００３４】
なお半導体装置は、図１に示す階調電圧生成部の各回路の他にデータ保持部を有するが、
図１では図示を省略している。レベルシフタＬＳには、データ保持部で保持したデジタル
のデータ信号が入力される。このデータ信号は、デジタル信号を扱う回路部を高速で動作
させているために、低電圧の信号として入力される。
【００３５】
図１に示すレベルシフタＬＳは、一例として、入力されるデジタルのデータ信号を昇圧し
て出力できる機能を有する回路である。レベルシフタＬＳより出力される信号が与えられ
る回路が表示部を駆動するための電圧を扱うために、レベルシフタＬＳは、入力されるデ
ジタルのデータ信号を高電圧の信号に昇圧して出力する回路である。レベルシフタＬＳは
、昇圧回路、あるいは単に回路という場合がある。
【００３６】
レベルシフタＬＳに入力されるデータ信号は、一例としてデジタルの画像データである。
図１では、デジタル信号の画像データとして、データ信号ＤＡＴＡ［０］乃至ＤＡＴＡ［
ｋ−１］（ｋは２以上の自然数）を示している。
【００３７】
レベルシフタＬＳは、入力されるデータ信号数に応じて複数のレベルシフタを有する。図
１では、複数のレベルシフタとして、レベルシフタＬＳ［０］乃至ＬＳ［ｋ−１］を有す
る構成を例示している。例えば、１段目のレベルシフタＬＳ［０］は、入力されるデータ
信号ＤＡＴＡ［０］を昇圧し、ＤＡＴＡ［０］＿ＬＳの信号として出力する。２段目以降
のレベルシフタＬＳ［１］乃至ＬＳ［ｋ−１］等についても同様の説明をすることができ
る。
【００３８】
レベルシフタＬＳに入力されるデータ信号ＤＡＴＡ［０］乃至ＤＡＴＡ［ｋ−１］は、Ｖ
１／ＶＳＳの電圧振幅の信号として説明を行う。またレベルシフタＬＳから出力されるデ
ータ信号ＤＡＴＡ［０］＿ＬＳ乃至ＤＡＴＡ［ｋ−１］＿ＬＳは、Ｖ２／ＶＳＳの電圧振
幅（Ｖ２＞Ｖ１）に昇圧された信号として説明を行う。
【００３９】
なおＶ１／ＶＳＳとは、高電源電位Ｖ１と低電源電位ＶＳＳとの間で電圧振幅をとること
を表している。また、Ｖ２／ＶＳＳは、高電源電位Ｖ２と低電源電位ＶＳＳとの間で電圧
振幅をとることを表している。なお低電源電位ＶＳＳは、グラウンド電位ＧＮＤとしても
よい。
【００４０】
図１に示すパストランジスタロジックＰＴＬは、一例として、入力されるデジタルの信号
をアナログの信号に変換する機能を有する回路である。パストランジスタロジックＰＴＬ
に入力されるデータ信号はデジタルの信号であり、該デジタルのデータ信号をアナログの
信号に変換する。パストランジスタロジックＰＴＬは、Ｄ／Ａ（デジタル／アナログ）変
換回路、あるいは単に回路という場合がある。
【００４１】
パストランジスタロジックＰＴＬは、レベルシフタＬＳで昇圧されたデータ信号ＤＡＴＡ
［０］＿ＬＳ乃至ＤＡＴＡ［ｋ−１］＿ＬＳによって導通状態が制御されるトランジスタ
１１を有する。トランジスタ１１は、スイッチとしての機能を有するトランジスタである
。
【００４２】
パストランジスタロジックＰＴＬが有するトランジスタ１１の導通状態を制御することで
デジタルからアナログに変換されるデータ信号の電圧は、表示部の階調電圧に相当する電
圧となる。表示部の各画素が有する表示素子によって電圧の大きさは異なるもののアナロ
グのデータ信号の電圧（Ｖ２／ＶＳＳ）は、ドライバＩＣのデータ保持部を駆動するため
のデジタルのデータ信号の電圧（Ｖ１／ＶＳＳ）と比べて大きくする必要がある。そのた
め、アナログのデータ信号の電圧を生成するためのスイッチを動作させるのに必要な電圧
は、レベルシフタＬＳにおいて、ドライバＩＣのデータ保持部を駆動するための電圧（Ｖ
１／ＶＳＳ）よりも大きい電圧（Ｖ２／ＶＳＳ）に変換される。
【００４３】
パストランジスタロジックＰＴＬには、レベルシフタＬＳで昇圧されたデータ信号ＤＡＴ
Ａ［０］＿ＬＳ乃至ＤＡＴＡ［ｋ−１］＿ＬＳの他、複数の電圧Ｖ［０］乃至Ｖ［ｊ−１
］が与えられる。データ信号ＤＡＴＡ［０］＿ＬＳ乃至ＤＡＴＡ［ｋ−１］＿ＬＳは、ト
ランジスタ１１のゲートに与えられる。複数の電圧Ｖ［０］乃至Ｖ［ｊ−１］は、トラン
ジスタ１１のソース及びドレインの一方に与えられる。トランジスタ１１の導通状態に従
って、パストランジスタロジックＰＴＬは、複数の電圧Ｖ［０］乃至Ｖ［ｊ−１］に応じ
たアナログ信号である出力信号ＰＴＬ＿ＯＵＴを出力することができる。
【００４４】
図１に示すアンプＡＭＰは、一例として、入力される信号と出力される信号との電圧を同
じにして、出力する電流量を大きくする（増幅する）ことができる機能を有する回路であ
る。言い換えればアンプＡＭＰは、出力する電流量を大きくして信号を出力する機能を有
する回路である。アンプＡＭＰは、出力信号ＰＴＬ＿ＯＵＴが入力されるボルテージフォ
ロワＶＦを有する。アンプＡＭＰは、増幅回路、あるいは単に回路という場合がある。
【００４５】
アンプＡＭＰに入力される信号はアナログ信号である出力信号ＰＴＬ＿ＯＵＴである。ア
ンプＡＭＰは出力信号ＰＴＬ＿ＯＵＴの第１の電流量を、第２の電流量としたアナログ信
号のデータ信号Ｖｄａｔａとして出力する。アンプＡＭＰで出力されるデータ信号Ｖｄａ
ｔａは、デジタルの信号のデータ信号ＤＡＴＡ［０］乃至ＤＡＴＡ［ｋ−１］を基に、ア
ナログの信号に変換された信号である。
【００４６】
上述した図１で表される、ドライバＩＣとして機能する半導体装置では、デジタルの信号
で入力されるデータ信号ＤＡＴＡ［０］乃至ＤＡＴＡ［ｋ−１］が、アナログの信号で出
力されるデータ信号Ｖｄａｔａに変換されて表示部の画素に出力される。画素が有する表
示素子は、ドライバＩＣの駆動電圧よりも高い電圧が必要であり、ドライバＩＣの出力側
では入力側に比べて高い電圧によるトランジスタの導通状態の制御を行い、所望の電圧の
信号を得ることになる。例えば、ドライバＩＣの入力側では高速でトランジスタの制御を
行うため２乃至３Ｖ程度の低電圧で制御するが、ドライバＩＣの出力側では５Ｖ乃至１０
Ｖ程度の高電圧で制御する必要がある。
【００４７】
本発明の一態様である半導体装置の構成では、高電圧に対する耐性が必要となる、チャネ
ル形成領域となる半導体層にシリコンを用いるトランジスタ（以下、Ｓｉトランジスタ）
を、高電圧に対する耐性が高いトランジスタとすることを特徴とする。具体的に図１の構
成では、ドライバＩＣ内で高電圧に対する耐性が必要なトランジスタであるパストランジ
スタロジックＰＴＬが有するトランジスタを、チャネル形成領域となる半導体層に酸化物
半導体を用いるトランジスタ（以下、ＯＳトランジスタという）とする。
【００４８】
図１の半導体装置は、レベルシフタＬＳ、パストランジスタロジックＰＴＬ、及びアンプ
ＡＭＰを有し、各回路内においてＯＳトランジスタを耐圧が必要となる箇所に選択的に配
置することで、Ｌ長の大きいＳｉトランジスタを配置する場合に比べ、小面積化された回
路面積を有する半導体装置とすることができる。またＯＳトランジスタは、Ｓｉトランジ
スタよりも大きいバンドギャップの半導体を有するトランジスタである。そのため、ドラ
イバＩＣにおけるトランジスタの高耐圧化を、トランジスタサイズを大きくすることなく
達成することができる。そのため、信頼性に優れた半導体装置とすることができる。
【００４９】
なおＬ長とは、チャネル長のことであり、ソース領域及びドレイン領域として機能する一
対の不純物領域間において、キャリアが最短距離で移動する方向の長さを意味する。また
、Ｗ長とはチャネル幅のことであり、チャネル長方向に対して垂直の方向の幅を意味する
。
【００５０】
Ｓｉトランジスタを高電圧に対する耐性が必要なパストランジスタロジックＰＴＬが有す
るトランジスタに用いる場合、高電圧に対する耐性を確保するために、チャネル長を大き
くして回路設計を行う必要がある。チャネル長の大きいＳｉトランジスタ数が増加するこ
とは、結果として回路面積が増大することにつながる。
【００５１】
一方でＯＳトランジスタをパストランジスタロジックＰＴＬが有するトランジスタに用い
る場合、チャネル長を大きくして回路設計を行うことなく高電圧に対する耐性を確保する
ことができる。ＯＳトランジスタのチャネル形成領域となる半導体層は、一例としてＩｎ
−Ｇａ−Ｚｎ系酸化物を挙げることができる。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、シリコンよ
りも１乃至２ｅＶ程度バンドギャップが大きい。そのためＯＳトランジスタに高電圧が印
加されてもアバランシェブレークダウンが起こりにくく、高電圧に対する耐性が高い。そ
のためＯＳトランジスタは絶縁破壊を起こしにくく、ＯＳトランジスタを有する半導体装
置ではトランジスタの不良を少なくすることができる。
【００５２】
図１では、レベルシフタＬＳで昇圧されたデータ信号ＤＡＴＡ［０］＿ＬＳ乃至ＤＡＴＡ
［ｋ−１］＿ＬＳが与えられる、パストランジスタロジックＰＴＬのトランジスタ１１を
ＯＳトランジスタとする構成について示している。該構成とすることで、高電圧に対する
耐性を高くするためにチャネル長を大きくして回路設計を行うＳｉトランジスタを採用す
る場合と比べて、回路面積を縮小することができる。そのため、半導体装置の小型化を図
ることができる。
【００５３】
図２０では、ＯＳトランジスタのドレイン耐圧について説明するため、Ｓｉトランジスタ
とＯＳトランジスタとのＶＤ−ＩＤ特性図について示す。図２０では、Ｓｉトランジスタ
とＯＳトランジスタとについて同じ条件での高電圧に対する耐性を比較するために、共に
チャネル長を０．９μｍとし、チャネル幅を１０μｍとし、酸化シリコンを用いたゲート
絶縁膜の膜厚を２０ｎｍとしている。なおゲート電圧は、２Ｖとしている。
【００５４】
図２０に示すようにＳｉトランジスタでは、ドレイン電圧の増加に対して４Ｖ程度でアバ
ランシェブレークダウンが起こるのに対して、ＯＳトランジスタでは、ドレイン電圧の増
加に対して２６Ｖ程度までアバランシェブレークダウンが起きずに定電流を流すことがで
きるのがわかる。
【００５５】
図２１（Ａ）では、ゲート電圧を変化させた際の、ＯＳトランジスタのＶＤ−ＩＤ特性図
について示す。また図２１（Ｂ）では、ゲート電圧を変化させた際の、Ｓｉトランジスタ
のＶＤ−ＩＤ特性図について示す。図２１（Ａ）、（Ｂ）では、ＳｉトランジスタとＯＳ
トランジスタとについて同じ条件での高電圧に対する耐性を比較するために、共にチャネ
ル長を０．９μｍとし、チャネル幅を１０μｍとし、酸化シリコンを用いたゲート絶縁膜
の膜厚を２０ｎｍとしている。なおゲート電圧は、図２１（Ａ）のＯＳトランジスタでは
０．１Ｖ、２．０６Ｖ、４．０２Ｖ、５．９８Ｖ、７．９４Ｖと変化させ、図２１（Ｂ）
のＳｉトランジスタでは０．１Ｖ、１．２８Ｖ、２．４６Ｖ、３．６４Ｖ、４．８２Ｖと
変化させている。
【００５６】
図２１（Ｂ）に示すようにＳｉトランジスタでは、ドレイン電圧の増加に対して４乃至５
Ｖ程度でアバランシェブレークダウンが起こるのに対して、図２１（Ａ）に示すようにＯ
Ｓトランジスタでは、ドレイン電圧の増加に対して９Ｖ程度ではアバランシェブレークダ
ウンが起きずに定電流を流すことができるのがわかる。
【００５７】
図２０、図２１（Ａ）、（Ｂ）からもわかるようにＯＳトランジスタはＳｉトランジスタ
と比べて高電圧に対する耐性が高い。そのためＯＳトランジスタは絶縁破壊を起こしにく
く、ＯＳトランジスタを有する半導体装置ではトランジスタの不良を少なくすることがで
きる。
【００５８】
ＯＳトランジスタはＳｉトランジスタと積層して設けることができるため、パストランジ
スタロジックＰＴＬのさらなる回路面積の小型化に好適である。またＯＳトランジスタ同
士を積層して設けることもでき、パストランジスタロジックＰＴＬのさらなる回路面積の
小型化に好適である。
【００５９】
なお図面において示す回路図では、ＯＳトランジスタであることを示すために、ＯＳの符
号を併せて図示している。また図面において示す回路図では、Ｓｉトランジスタであるこ
とを示すために、Ｓｉの符号を併せて図示している。
【００６０】
また図１の構成で用いるＯＳトランジスタは、極めて低いオフ電流が得られるトランジス
タとすることができる。
【００６１】
ＯＳトランジスタは、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または
実質的に真性にすることでオフ電流を低くすることができる。ここで、実質的に真性とは
、酸化物半導体中のキャリア密度が、１×１０１７／ｃｍ３未満であること、好ましくは
１×１０１５／ｃｍ３未満であること、さらに好ましくは１×１０１３／ｃｍ３未満であ
ることを指す。酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外
の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャ
リア密度を増大させてしまう。
【００６２】
真性または実質的に真性にした酸化物半導体を用いたトランジスタは、キャリア密度が低
いため、しきい値電圧がマイナスとなる電気特性になることが少ない。また、当該酸化物
半導体を用いたトランジスタは、酸化物半導体のキャリアトラップが少ないため、電気特
性の変動が小さく、信頼性の高いトランジスタとなる。また、当該酸化物半導体を用いた
トランジスタは、オフ電流を非常に低くすることが可能となる。
【００６３】
なおオフ電流を低くしたＯＳトランジスタでは、室温（２５℃程度）にてチャネル幅１μ
ｍあたりの規格化されたオフ電流が１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ
以下、更に好ましくは１×１０−２４Ａ以下、又は８５℃にて１×１０−１５Ａ以下、好
ましくは１×１０−１８Ａ以下、更に好ましくは１×１０−２１Ａ以下とすることができ
る。
【００６４】
なおオフ電流とは、トランジスタが非導通状態のときにソースとドレインとの間に流れる
電流をいう。ｎチャネル型トランジスタの閾値電圧が、例えば、０Ｖ乃至２Ｖ程度であれ
ば、ゲートとソースの間に印加される電圧が負の電圧の場合に、ソースとドレインとの間
を流れる電流をオフ電流ということができる。
【００６５】
以上説明したように、ＯＳトランジスタは極めて低いオフ電流が得られる。このＯＳトラ
ンジスタをパストランジスタロジックＰＴＬが有するトランジスタに適用することで、非
導通状態とした際にトランジスタを流れるわずかに流れる電流を極めて小さい量にするこ
とができる。そのため、電流の消費が抑制され、半導体装置の低消費電力化を図ることが
できる。
【００６６】
なおパストランジスタロジックＰＴＬ内で用いるＯＳトランジスタについて、図１ではパ
ストランジスタロジックＰＴＬを構成するトランジスタの全てに適用する構成について示
したが、パストランジスタロジックＰＴＬを構成するトランジスタの一部でもよい。
【００６７】
パストランジスタロジックＰＴＬを構成するトランジスタの一部にＯＳトランジスタを用
いる構成について、図２に一例を示す。
【００６８】
図２では、入力されるデータ信号をＤＡＴＡ［０］乃至ＤＡＴＡ［２（ｋ−１）］で表す
と、ＤＡＴＡ［０］乃至ＤＡＴＡ［ｋ−１］を上位ビット、ＤＡＴＡ［ｋ］乃至ＤＡＴＡ
［２（ｋ−１）］を下位ビットとする。そして図２に示す構成では、上位ビットに基づく
電圧を与えるパストランジスタロジックＰＴＬ内のトランジスタをＳｉトランジスタとし
、下位ビットに基づく電圧を与えるトランジスタをＯＳトランジスタとする。
【００６９】
上位ビットに基づく電圧を与えるパストランジスタロジックＰＴＬ内のトランジスタは、
下位ビットに基づく電圧を与えるトランジスタに比べて、高い電圧が与えられるトランジ
スタである。なおパストランジスタロジックＰＴＬに与える複数の電圧として図２では、
電圧Ｖ［０］乃至Ｖ［２（ｊ−１）］を示しており、Ｖ［０］＜Ｖ［２（ｊ−１）］であ
る。
【００７０】
図２では、上位ビットのデータ信号を昇圧して得られる、ＤＡＴＡ［０］＿ＬＳ乃至ＤＡ
ＴＡ［ｋ−１］＿ＬＳを与えるトランジスタ１２を、ｐチャネル型のＳｉトランジスタで
構成する。そして、データ信号の下位ビットに相当するＤＡＴＡ［ｋ］乃至ＤＡＴＡ［２
（ｋ−１）］を昇圧して得られる、ＤＡＴＡ［ｋ］＿ＬＳ乃至ＤＡＴＡ［２（ｋ−１）］
＿ＬＳを与えるトランジスタ１１を、ＯＳトランジスタで構成する。なお上位ビットとし
て与えるＤＡＴＡ［０］＿ＬＳ乃至ＤＡＴＡ［ｋ−１］＿ＬＳは、ｐチャネル型のＳｉト
ランジスタであるトランジスタ１２に与えられる信号のため、デジタルの信号の論理を反
転させて与えればよい。
【００７１】
図２の構成とすることで、パストランジスタロジックＰＴＬが有する各トランジスタのゲ
ートとソースの間に印加する電圧（以下Ｖｇｓ）を大きくすることができる。そのため、
レベルシフタＬＳで昇圧する電圧（Ｖ２／ＶＳＳ）を電圧Ｖ［０］乃至Ｖ［２（ｊ−１）
］よりも大きくすることなく、トランジスタの導通状態を制御することができる。その結
果、サイズの小さいトランジスタをパストランジスタロジックＰＴＬに用いても耐圧性が
確保されるため、回路面積の縮小を図ることができる。
【００７２】
またパストランジスタロジックＰＴＬがＳｉトランジスタとＯＳトランジスタを有するこ
とで、ＯＳトランジスタとＳｉトランジスタを近い配置で積層して設けることができるた
め、さらなる回路面積の小型化するのに好適である。またＯＳトランジスタ同士を積層し
て設けることもでき、さらなる回路面積の小型化するのに好適である。
【００７３】
また別の構成例として、図３に示すようにパストランジスタロジックＰＴＬが有するトラ
ンジスタを、バックゲート（第２のゲートともいう）を有するトランジスタ１１ＢＧとし
てもよい。
【００７４】
パストランジスタロジックＰＴＬが有する各トランジスタを、バックゲートを有するトラ
ンジスタ１１ＢＧとすることで同じ回路面積であっても、半導体層に電界が印加される面
積を増やすことができる。そのため、パストランジスタロジックＰＴＬをより小さい回路
面積でトランジスタを設計しても流す電流量を低下させることなく動作させることができ
る。
【００７５】
また図１の構成は、レベルシフタＬＳの一部についてもＯＳトランジスタを用いることが
できる。
【００７６】
図４にレベルシフタＬＳ、ここではレベルシフタＬＳ［０］の具体的な回路構成の一例を
示す。レベルシフタＬＳは、トランジスタ２１乃至３０を有する。インバータとして機能
するトランジスタ２１、２２、並びにトランジスタ２３、２４では、電圧Ｖ１／ＶＳＳが
与えられ、バッファとして機能するトランジスタ２５乃至３０では、電圧Ｖ２／ＶＳＳが
与えられる。
【００７７】
なお図４に示すＤＡＴＡＢ［０］＿ＬＳは、ＤＡＴＡ［０］＿ＬＳの論理を反転した信号
である。
【００７８】
レベルシフタＬＳに設けるＯＳトランジスタは、バッファとして機能するトランジスタ２
５乃至３０における、電圧Ｖ２／ＶＳＳを与える配線間のトランジスタのいずれか一以上
に設ければよい。例えば図４に示す例では、トランジスタ２７、３０をＯＳトランジスタ
とし、その他のトランジスタについてはＳｉトランジスタとしている。
【００７９】
図４の構成とすることで、パストランジスタロジックＰＴＬと同様にレベルシフタＬＳに
おいても、Ｌ長の大きいＳｉトランジスタを配置する場合に比べ、小面積化された回路面
積を有する半導体装置とすることができる。またＯＳトランジスタが非導通状態時におい
て電流の消費が抑制され、半導体装置の低消費電力化を図ることができる。
【００８０】
また図１の構成は、アンプＡＭＰの一部についてもＯＳトランジスタを用いることができ
る。
【００８１】
図５にアンプＡＭＰが有するボルテージフォロワＶＦの具体的な回路構成の一例を示す。
ボルテージフォロワＶＦは、トランジスタ３１乃至４６、容量素子４７、４８、トランジ
スタ４９及び５０を有する。ボルテージフォロワＶＦは、トランジスタ３１乃至３４で構
成される差動入力部、トランジスタ３５乃至４６、容量素子４７、４８で構成される増幅
部、トランジスタ４９及び５０で構成されるバッファ部に大別することができる。
【００８２】
ボルテージフォロワＶＦには、電圧Ｖ２／ＶＳＳが与えられる。なおボルテージフォロワ
ＶＦには、パストランジスタロジックＰＴＬに与える電圧Ｖ２／ＶＳＳとは異なる電圧を
与える構成でもよい。例えばボルテージフォロワＶＦには、電圧Ｖ２よりも大きい電圧Ｖ
３とした電圧Ｖ３／ＶＳＳを与える構成としてもよい。またボルテージフォロワＶＦでは
、バイアス電圧ＶＢ１乃至ＶＢ６が与えられる。
【００８３】
ＯＳトランジスタは、図５に示す例では、トランジスタ３１、３２、３３、３４、３９、
４１、４３乃至４６、５０にＯＳトランジスタを適用し、その他のトランジスタについて
はＳｉトランジスタとしている。
【００８４】
図５の構成とすることで、パストランジスタロジックＰＴＬと同様にボルテージフォロワ
ＶＦにおいても、Ｌ長の大きいＳｉトランジスタを配置する場合に比べ、小面積化された
回路面積を有する半導体装置とすることができる。またＯＳトランジスタが非導通状態時
において電流の消費が抑制され、半導体装置の低消費電力化を図ることができる。
【００８５】
なおボルテージフォロワＶＦでは、トランジスタの閾値電圧のずれがあると出力電圧が変
化してしまう。ボルテージフォロワＶＦが出力する出力電圧は、表示部の階調電圧を出力
する電圧であり、人間の目が階調のずれに対して敏感であるために出力電圧は極力変化し
ないことが好ましい。Ｓｉトランジスタは、ＯＳトランジスタに比べて、不純物元素の添
加等の手段により閾値電圧の制御がしやすい。そのため、図５でＯＳトランジスタとした
トランジスタの中でもＳｉトランジスタの方がよい箇所もあり得る。
【００８６】
例えばボルテージフォロワＶＦで、高電圧が比較的印加されにくいトランジスタにＯＳト
ランジスタを適用することが好ましい。例えば図６に示すように、トランジスタ３１、３
２、３３、３９、４１、４３、４５、５０をＯＳトランジスタとし、それ以外をＳｉトラ
ンジスタとする。該構成とすることでボルテージフォロワＶＦより出力される出力電圧は
、閾値電圧のずれの影響が低減され、所望の電圧値の出力電圧を得ることができる。
【００８７】
なお図１で説明したパストランジスタロジックＰＴＬに与える複数の電圧Ｖ［０］乃至Ｖ
［ｊ−１］は、抵抗素子を直列に接続した電圧生成回路で生成すればよい。
【００８８】
例えば図７に示す電圧生成回路Ｖ−ｇｅｎｅは、複数の電圧Ｖ［０］乃至Ｖ［ｊ−１］を
生成するための複数の抵抗素子５１を有する回路の一例である。図７に示す電圧生成回路
Ｖ−ｇｅｎｅでは、電圧Ｖ２／ＶＳＳを与える配線間に抵抗素子５１を直列に設ける。複
数の電圧Ｖ［０］乃至Ｖ［ｊ−１］は、抵抗素子５１で電圧Ｖ２／ＶＳＳを分圧して得ら
れる電圧である。
【００８９】
また、図７には電圧生成回路Ｖ−ｇｅｎｅの回路構成例に加えて、パストランジスタロジ
ックＰＴＬの回路構成例を示している。図７に示すパストランジスタロジックＰＴＬの回
路構成とすることで、データ信号の数より少ない数の、複数の電圧値を生成することがで
きる。そのため、パストランジスタロジックＰＴＬのトランジスタ数を削減することがで
きる。
【００９０】
ＯＳトランジスタは、ｎチャネル型トランジスタの場合、高電源電位を与える配線側に配
置すると、トランジスタの閾値電圧分低下した電圧が出力されることになる。そのため、
複数の電圧Ｖ［０］乃至Ｖ［ｊ−１］が供給されるトランジスタのうち、閾値電圧の低下
の影響の大きい側の配線に接続されるトランジスタをｐチャネル型トランジスタとし、閾
値電圧の低下の影響の小さい側の配線に接続されるトランジスタをｎチャネル型のＯＳト
ランジスタとする構成にする。該構成とすることで、回路面積の縮小、高耐圧化を図ると
ともに、出力電圧に対する閾値電圧の影響をほとんどなくすことができる。
【００９１】
なお図７に示す構成は、図２で説明したように上位ビットのデータ信号と、下位ビットの
データ信号とでＯＳトランジスタとＳｉトランジスタを分けて設ける図８の構成としても
よい。
【００９２】
図８の構成とすることで、パストランジスタロジックＰＴＬが有する各トランジスタのＶ
ｇｓを大きくすることができる。そのため、レベルシフタＬＳで昇圧する電圧（Ｖ２／Ｖ
ＳＳ）を電圧Ｖ［０］乃至Ｖ［２（ｊ−１）］よりも大きくすることなく、トランジスタ
の導通状態を制御することができる。その結果、サイズの小さいトランジスタをパストラ
ンジスタロジックＰＴＬに用いても耐圧性が確保されるため、回路面積の縮小を図ること
ができる。
【００９３】
またパストランジスタロジックＰＴＬがＳｉトランジスタとＯＳトランジスタを有するこ
とで、ＯＳトランジスタとＳｉトランジスタを近い配置で積層して設けることができるた
め、さらなる回路面積の小型化するのに好適である。またＯＳトランジスタ同士を積層し
て設けることもでき、さらなる回路面積の小型化するのに好適である。
【００９４】
上述したように図１の構成を有するドライバでは、レベルシフタＬＳ、パストランジスタ
ロジックＰＴＬ、及びアンプＡＭＰを含み、各回路内においてＯＳトランジスタを耐圧が
必要となる箇所に選択的に配置することで、Ｌ長の大きいＳｉトランジスタを配置する場
合に比べ、小面積化された回路面積を有する半導体装置とすることができる。またＯＳト
ランジスタは、Ｓｉトランジスタよりも大きいバンドギャップの半導体を有するトランジ
スタである。そのため、ドライバにおけるトランジスタの高耐圧化を図ることができる。
そのため、信頼性に優れた半導体装置とすることができる。
【００９５】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【００９６】
（実施の形態２）
本実施の形態では、上記実施の形態で説明した、レベルシフタＬＳ、パストランジスタロ
ジックＰＴＬ、及びアンプＡＭＰを含む表示装置の回路ブロック図について説明する。図
９には、ソースドライバ、ゲートドライバ、表示部の回路ブロック図を示している。
【００９７】
図９の回路ブロック図に示す表示装置は、ソースドライバ１００、ゲートドライバ１０１
、及び表示部１０２を有する。また図９では、表示部１０２中に画素１０３を示している
。
【００９８】
ソースドライバ１００は、上記実施の形態１で説明したドライバＩＣを有する構成とする
ことができる。具体的にソースドライバ１００は、シフトレジスタＳＲ、データラッチＤ
−Ｌａｔｃｈ、レベルシフタＬＳ、パストランジスタロジックＰＴＬ、電圧生成回路Ｖ−
ｇｅｎｅ、及びアンプＡＭＰを有する。ソースドライバ１００は、ソース線ＳＬ［０］乃
至ＳＬ［ｎ−１］（ｎは２以上の自然数）にアナログ信号のデータ信号を出力する機能を
有する。
【００９９】
シフトレジスタＳＲは、例えばソースクロックＳＣＬＫ、ソーススタートパルスＳＳＰが
入力される。シフトレジスタＳＲはサンプリングパルスを生成し、データラッチＤ−Ｌａ
ｔｃｈに出力する。
【０１００】
データラッチＤ−Ｌａｔｃｈは、上述したサンプリングパルスの他、デジタルの画像デー
タであるデータ信号ＤＡＴＡ［０］乃至ＤＡＴＡ［ｋ−１］が入力される。データラッチ
Ｄ−Ｌａｔｃｈでは、データ信号ＤＡＴＡ［０］乃至ＤＡＴＡ［ｋ−１］がサンプリング
パルスに従ってラッチされる。データラッチＤ−Ｌａｔｃｈは、ラッチしたデータ信号Ｄ
ＡＴＡ［０］乃至ＤＡＴＡ［ｋ−１］をレベルシフタＬＳに出力する。
【０１０１】
レベルシフタＬＳは上記実施の形態１での説明と同様である。すなわちレベルシフタＬＳ
は、入力されるＤＡＴＡ［０］乃至ＤＡＴＡ［ｋ−１］の信号を、昇圧されたＤＡＴＡ［
０］＿ＬＳ乃至ＤＡＴＡ［ｋ−１］＿ＬＳの信号にして出力する。
【０１０２】
パストランジスタロジックＰＴＬは上記実施の形態１での説明と同様である。すなわちパ
ストランジスタロジックＰＴＬは、昇圧されたＤＡＴＡ［０］＿ＬＳ乃至ＤＡＴＡ［ｋ−
１］＿ＬＳの信号に従ってトランジスタの導通状態を制御し、電圧生成回路Ｖ−ｇｅｎｅ
で生成される複数の電圧Ｖ［０］乃至Ｖ［ｊ−１］に応じたアナログ信号である出力信号
ＰＴＬ＿ＯＵＴを出力する。
【０１０３】
アンプＡＭＰは上記実施の形態１での説明と同様である。すなわちアンプＡＭＰは、入力
される出力信号ＰＴＬ＿ＯＵＴの出力する電流量を大きくしたデータ信号Ｖｄａｔａとし
て出力する。
【０１０４】
アンプＡＭＰで得られるデータ信号Ｖｄａｔａは、ソース線ＳＬ［０］乃至ＳＬ［ｎ−１
］に出力されるアナログ信号となる。
【０１０５】
ゲートドライバ１０１は、一例としては、シフトレジスタ、バッファ等を有する。ゲート
ドライバ１０１は、ゲートスタートパルス、ゲートクロック等が入力され、パルス信号を
出力する。ゲートドライバ１０１を構成する回路は、ソースドライバ１００と同様にＩＣ
化してもよいし、表示部１０２の画素１０３が有するトランジスタと同じトランジスタを
用いてもよい。
【０１０６】
ゲートドライバ１０１は、ゲート線ＧＬ［０］乃至ＧＬ［ｍ−１］（ｍは２以上の自然数
）に走査信号を出力する。なお、ゲートドライバ１０１を複数設け、複数のゲートドライ
バ１０１により、ゲート線ＧＬ［０］乃至ＧＬ［ｍ−１］を分割して制御してもよい。
【０１０７】
表示部１０２は、ゲート線ＧＬ［０］乃至ＧＬ［ｍ−１］、及びソース線ＳＬ［０］乃至
ＳＬ［ｎ−１］が概略直交するように設けられている。ゲート線とソース線の交差部には
、画素１０３が設けられる。なお表示部１０２における画素１０３の配置は、カラー表示
であれば、ＲＧＢ（赤緑青）の各色に対応した画素が順に設けられる。なお、ＲＧＢの画
素の配列は、ストライプ配列、モザイク配列、デルタ配列等適宜用いることができる。ま
たＲＧＢに限らず、白あるいは黄といった色を追加してカラー表示を行う構成としてもよ
い。
【０１０８】
画素１０３の構成例について、図１０（Ａ）、（Ｂ）に一例を示し説明する。
【０１０９】
図１０（Ａ）の画素１０３Ａは、液晶表示装置が有する画素の一例であり、トランジスタ
１１１、容量素子１１２、及び液晶素子１１３を有する。
【０１１０】
トランジスタ１１１は、液晶素子１１３とソース線ＳＬとの接続を制御するスイッチング
素子としての機能を有する。トランジスタ１１１は、ゲート線ＧＬを介して、そのゲート
から入力される走査信号により導通状態が制御される。
【０１１１】
容量素子１１２は、一例として、導電層を積層して形成される素子である。
【０１１２】
液晶素子１１３は、一例として、共通電極、画素電極及び液晶層で構成される素子である
。共通電極と画素電極間に形成される電界の作用により液晶層の液晶材料の配向が変化さ
れる。
【０１１３】
図１０（Ｂ）の画素１０３Ｂは、ＥＬ表示装置が有する画素の一例であり、トランジスタ
１２１、トランジスタ１２２、及びＥＬ素子１２３を有する。なお図１０（Ｂ）では、ゲ
ート線ＧＬ及びソース線ＳＬに加えて、電源線ＶＬを図示している。電源線ＶＬは、ＥＬ
素子１２３に電流を供給するための配線である。
【０１１４】
トランジスタ１２１は、トランジスタ１２２のゲートとソース線ＳＬとの接続を制御する
スイッチング素子としての機能を有する。トランジスタ１２１は、ゲート線ＧＬを介して
、そのゲートから入力される走査信号によりオン、オフが制御される。
【０１１５】
トランジスタ１２２は、ゲートに印加される電圧に従って、電源線ＶＬとＥＬ素子１２３
との間に流れる電流を制御する機能を有する。
【０１１６】
ＥＬ素子１２３は、一例として、電極に挟持された発光層で構成される素子である。ＥＬ
素子１２３は、発光層を流れる電流量に従って輝度を制御することができる。
【０１１７】
以上説明した、表示装置の回路ブロック図は、上記実施の形態で説明した、レベルシフタ
ＬＳ、パストランジスタロジックＰＴＬ、及びアンプＡＭＰを含む回路ブロック図である
。そのため、上記実施の形態と同様に、ソースドライバにおける回路面積を小面積化する
ことができる。そのため、表示装置を小型化することができる。または、本発明の一態様
は、ソースドライバにおけるトランジスタの高耐圧化を図ることができる。そのため、信
頼性に優れた表示装置とすることができる。
【０１１８】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１１９】
（実施の形態３）
本実施の形態では、上記実施の形態で説明したオフ電流の低いトランジスタの半導体層に
用いることのできる酸化物半導体層について説明する。
【０１２０】
トランジスタの半導体層中のチャネル形成領域に用いる酸化物半導体としては、少なくと
もインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含む
ことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有する
ことが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニ
ウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有
すればよい。
【０１２１】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種又は複数種を有してもよい。
【０１２２】
トランジスタの半導体層として用いられる酸化物半導体としては、例えば、酸化インジウ
ム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化
物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化
物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、
Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓ
ｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ
−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌ
ａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ
−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−
Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚ
ｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ
系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−
Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化
物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。
【０１２３】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩ
ｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の
酸化物を用いるとよい。
【０１２４】
半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合す
ることによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これ
により、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物
半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水
素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。
【０１２５】
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から
酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処
理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行う
ことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素
化処理、と記す場合がある。または酸化物半導体膜に含まれる酸素を化学量論的組成より
も多くする場合を過酸素化処理と記す場合がある。
【０１２６】
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素又は水分が
除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又はｉ
型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお
、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼ
ロに近く）、キャリア密度が１×１０１７／ｃｍ３以下、１×１０１６／ｃｍ３以下、１
×１０１５／ｃｍ３以下、１×１０１４／ｃｍ３以下、１×１０１３／ｃｍ３以下である
ことをいう。
【０１２７】
また、このように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタ
は、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジ
スタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０−１８Ａ以下
、好ましくは１×１０−２１Ａ以下、更に好ましくは１×１０−２４Ａ以下、又は８５℃
にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、更に好ましくは１×１０
−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型の
トランジスタの場合、ゲート電圧が閾値電圧よりも十分小さい状態をいう。具体的には、
ゲート電圧が閾値電圧よりも１Ｖ以上、２Ｖ以上又は３Ｖ以上小さければ、トランジスタ
はオフ状態となる。
【０１２８】
また、酸化物半導体膜は、単結晶構造の酸化物半導体（以下、単結晶酸化物半導体という
。）、多結晶構造の酸化物半導体（以下、多結晶酸化物半導体という。）、微結晶構造の
酸化物半導体（以下、微結晶酸化物半導体という。）、及び非晶質構造の酸化物半導体（
以下、非晶質酸化物半導体という。）の一以上で構成されてもよい。また、酸化物半導体
膜は、ＣＡＡＣ−ＯＳ膜で構成されていてもよい。また、酸化物半導体膜は、非晶質酸化
物半導体及び結晶粒を有する酸化物半導体で構成されていてもよい。以下に、代表例とし
て、ＣＡＡＣ−ＯＳ及び微結晶酸化物半導体について説明する。
【０１２９】
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
【０１３０】
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
【０１３１】
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔ
ｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結
晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡ
ＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１３２】
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸
を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０１３３】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
【０１３４】
図１１（ａ）は、ＣＡＡＣ−ＯＳ膜の断面ＴＥＭ像である。また、図１１（ｂ）は、図１
１（ａ）をさらに拡大した断面ＴＥＭ像であり、理解を容易にするために原子配列を強調
表示している。
【０１３５】
図１１（ｃ）は、図１１（ａ）のＡ−Ｏ−Ａ’間において、丸で囲んだ領域（直径約４ｎ
ｍ）の局所的なフーリエ変換像である。図１１（ｃ）より、各領域においてｃ軸配向性が
確認できる。また、Ａ−Ｏ間とＯ−Ａ’間とでは、ｃ軸の向きが異なるため、異なるグレ
インであることが示唆される。また、Ａ−Ｏ間では、ｃ軸の角度が１４．３°、１６．６
°、２６．４°のように少しずつ連続的に変化していることがわかる。同様に、Ｏ−Ａ’
間では、ｃ軸の角度が−１８．３°、−１７．６°、−１５．９°と少しずつ連続的に変
化していることがわかる。
【０１３６】
なお、ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が観
測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電
子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測され
る（図１２（Ａ）参照。）。
【０１３７】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有して
いることがわかる。
【０１３８】
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体
内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎ
ｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただ
し、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域
を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２
以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
【０１３９】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
【０１４０】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０１４１】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０１４２】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形
状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面
または上面の法線ベクトルと平行にならないこともある。
【０１４３】
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。
例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によ
って形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部
の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物が
添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成される
こともある。
【０１４４】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１４５】
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。
【０１４６】
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物
半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。
【０１４７】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該
酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノー
マリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真
性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜
を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時
間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く
、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる
場合がある。
【０１４８】
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性
の変動が小さい。
【０１４９】
次に、微結晶酸化物半導体膜について説明する。
【０１５０】
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができ
ない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下
、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ
以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔ
ａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘ
ｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥ
Ｍによる観察像では、結晶粒界を明確に確認できない場合がある。
【０１５１】
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従
って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場
合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装
置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示
すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（
例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行う
と、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結
晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折
を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行う
と、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ
−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測
される場合がある（図１２（Ｂ）参照。）。
【０１５２】
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。その
ため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−Ｏ
Ｓ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
【０１５３】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡ
ＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０１５４】
酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析
が可能となる場合がある。
【０１５５】
図１２（Ｃ）に、電子銃室７０と、電子銃室７０の下の光学系７２と、光学系７２の下の
試料室７４と、試料室７４の下の光学系７６と、光学系７６の下の観察室８０と、観察室
８０に設置されたカメラ７８と、観察室８０の下のフィルム室８２と、を有する透過電子
回折測定装置を示す。カメラ７８は、観察室８０内部に向けて設置される。なお、フィル
ム室８２を有さなくても構わない。
【０１５６】
また、図１２（Ｄ）に、図１２（Ｃ）で示した透過電子回折測定装置内部の構造を示す。
透過電子回折測定装置内部では、電子銃室７０に設置された電子銃から放出された電子が
、光学系７２を介して試料室７４に配置された物質８８に照射される。物質８８を通過し
た電子は、光学系７６を介して観察室８０内部に設置された蛍光板９２に入射する。蛍光
板９２では、入射した電子の強度に応じたパターンが現れることで透過電子回折パターン
を測定することができる。
【０１５７】
カメラ７８は、蛍光板９２を向いて設置されており、蛍光板９２に現れたパターンを撮影
することが可能である。カメラ７８のレンズの中央、および蛍光板９２の中央を通る直線
と、蛍光板９２の上面と、の為す角度は、例えば、１５°以上８０°以下、３０°以上７
５°以下、または４５°以上７０°以下とする。該角度が小さいほど、カメラ７８で撮影
される透過電子回折パターンは歪みが大きくなる。ただし、あらかじめ該角度がわかって
いれば、得られた透過電子回折パターンの歪みを補正することも可能である。なお、カメ
ラ７８をフィルム室８２に設置しても構わない場合がある。例えば、カメラ７８をフィル
ム室８２に、電子８４の入射方向と対向するように設置してもよい。この場合、蛍光板９
２の裏面から歪みの少ない透過電子回折パターンを撮影することができる。
【０１５８】
試料室７４には、試料である物質８８を固定するためのホルダが設置されている。ホルダ
は、物質８８を通過する電子を透過するような構造をしている。ホルダは、例えば、物質
８８をＸ軸、Ｙ軸、Ｚ軸などに移動させる機能を有していてもよい。ホルダの移動機能は
、例えば、１ｎｍ以上１０ｎｍ以下、５ｎｍ以上５０ｎｍ以下、１０ｎｍ以上１００ｎｍ
以下、５０ｎｍ以上５００ｎｍ以下、１００ｎｍ以上１μｍ以下などの範囲で移動させる
精度を有すればよい。これらの範囲は、物質８８の構造によって最適な範囲を設定すれば
よい。
【０１５９】
次に、上述した透過電子回折測定装置を用いて、物質の透過電子回折パターンを測定する
方法について説明する。
【０１６０】
例えば、図１２（Ｄ）に示すように物質におけるナノビームである電子８４の照射位置を
変化させる（スキャンする）ことで、物質の構造が変化していく様子を確認することがで
きる。このとき、物質８８がＣＡＡＣ−ＯＳ膜であれば、図１２（Ａ）に示したような回
折パターンが観測される。または、物質８８がｎｃ−ＯＳ膜であれば、図１２（Ｂ）に示
したような回折パターンが観測される。
【０１６１】
ところで、物質８８がＣＡＡＣ−ＯＳ膜であったとしても、部分的にｎｃ−ＯＳ膜などと
同様の回折パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳ膜の良否は、
一定の範囲におけるＣＡＡＣ−ＯＳ膜の回折パターンが観測される領域の割合（ＣＡＡＣ
化率ともいう。）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳ膜であ
れば、ＣＡＡＣ化率は、５０％以上、好ましくは８０％以上、さらに好ましくは９０％以
上、より好ましくは９５％以上となる。なお、ＣＡＡＣ−ＯＳ膜と異なる回折パターンが
観測される領域の割合を非ＣＡＡＣ化率と表記する。
【０１６２】
一例として、成膜直後（ａｓ−ｓｐｕｔｔｅｒｅｄと表記。）、または酸素を含む雰囲気
における４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜を有する各試料の上面に対し、スキャン
しながら透過電子回折パターンを取得した。ここでは、５ｎｍ／秒の速度で６０秒間スキ
ャンしながら回折パターンを観測し、観測された回折パターンを０．５秒ごとに静止画に
変換することで、ＣＡＡＣ化率を導出した。なお、電子線としては、プローブ径が１ｎｍ
のナノビームを用いた。なお、同様の測定は６試料に対して行った。そしてＣＡＡＣ化率
の算出には、６試料における平均値を用いた。
【０１６３】
各試料におけるＣＡＡＣ化率を図１３（Ａ）に示す。成膜直後のＣＡＡＣ−ＯＳ膜のＣＡ
ＡＣ化率は７５．７％（非ＣＡＡＣ化率は２４．３％）であった。また、４５０℃加熱処
理後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は８５．３％（非ＣＡＡＣ化率は１４．７％）で
あった。成膜直後と比べて、４５０℃加熱処理後のＣＡＡＣ化率が高いことがわかる。即
ち、高い温度（例えば４００℃以上）における加熱処理によって、非ＣＡＡＣ化率が低く
なる（ＣＡＡＣ化率が高くなる）ことがわかる。また、５００℃未満の加熱処理において
も高いＣＡＡＣ化率を有するＣＡＡＣ−ＯＳ膜が得られることがわかる。
【０１６４】
ここで、ＣＡＡＣ−ＯＳ膜と異なる回折パターンのほとんどはｎｃ−ＯＳ膜と同様の回折
パターンであった。また、測定領域において非晶質酸化物半導体膜は、確認することがで
きなかった。したがって、加熱処理によって、ｎｃ−ＯＳ膜と同様の構造を有する領域が
、隣接する領域の構造の影響を受けて再配列し、ＣＡＡＣ化していることが示唆される。
【０１６５】
図１３（Ｂ）および図１３（Ｃ）は、成膜直後および４５０℃加熱処理後のＣＡＡＣ−Ｏ
Ｓ膜の平面ＴＥＭ像である。図１３（Ｂ）と図１３（Ｃ）とを比較することにより、４５
０℃加熱処理後のＣＡＡＣ−ＯＳ膜は、膜質がより均質であることがわかる。即ち、高い
温度における加熱処理によって、ＣＡＡＣ−ＯＳ膜の膜質が向上することがわかる。
【０１６６】
このような測定方法を用いれば、複数の構造を有する酸化物半導体膜の構造解析が可能と
なる場合がある。
【０１６７】
なお、本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法など
と適宜組み合わせて用いることができる。
【０１６８】
（実施の形態４）
本実施の形態では、開示する発明の一態様に係る半導体装置に用いられるトランジスタの
断面構造の一例について、図面を参照して説明する。
【０１６９】
図１４に、発明の一態様に係る半導体装置の断面構造の一部を、一例として示す。なお、
図１４では、図２で図示したトランジスタ１１、及びトランジスタ１２を、例示している
。
【０１７０】
また、本実施の形態では、トランジスタ１２が、単結晶のシリコン基板に形成され、酸化
物半導体を半導体層に用いたトランジスタ１１が、トランジスタ１２上に形成されている
場合を例示している。トランジスタ１２は、非晶質、微結晶、多結晶又は単結晶である、
シリコン又はゲルマニウムなどの薄膜の半導体を半導体層に用いていても良い。
【０１７１】
薄膜のシリコンを用いてトランジスタ１２を形成する場合、プラズマＣＶＤ法などの気相
成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザ
ーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素
イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
【０１７２】
なお図１４では、トランジスタ１１がトランジスタ１２上に形成されている場合を例示し
ている。図１４の構成とすることで、トランジスタ１１のチャネル形成領域と、トランジ
スタ１２のチャネル形成領域と、を互いに重ねて設けることができる。そのため該構成と
して半導体装置では、レイアウト面積の縮小を図ることができる。なお図１４の断面構造
では、トランジスタ１１のＬ長をトランジスタ１２のＬ長よりも小さくしている。ＯＳト
ランジスタでは高耐圧性に優れており、該構成としてもトランジスタの高耐圧化、高信頼
性に優れた半導体装置とすることができる。
【０１７３】
図１４では、半導体基板８００にｐチャネル型のトランジスタ１２が形成されている。
【０１７４】
半導体基板８００は、例えば、ｎ型又はｐ型の導電型を有するシリコン基板、ゲルマニウ
ム基板、シリコンゲルマニウム基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、Ｇ
ａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡｓＰ基板、ＺｎＳｅ基板等）等を用いる
ことができる。図１４では、ｐ型の導電性を有する単結晶シリコン基板を用いた場合を例
示している。
【０１７５】
また、トランジスタ１２は、素子分離用絶縁膜８０１により、他のトランジスタと、電気
的に分離されている。素子分離用絶縁膜８０１の形成には、選択酸化法（ＬＯＣＯＳ（Ｌ
ｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法）又はトレンチ分離法等を用
いることができる。
【０１７６】
具体的に、トランジスタ１２は、半導体基板８００に形成された、ソース領域又はドレイ
ン領域として機能する不純物領域８０２及び不純物領域８０３と、ゲート電極８０４と、
半導体基板８００とゲート電極８０４の間に設けられたゲート絶縁膜８０５とを有する。
ゲート電極８０４は、ゲート絶縁膜８０５を間に挟んで、不純物領域８０２と不純物領域
８０３の間に形成されるチャネル形成領域と重なる。
【０１７７】
トランジスタ１２上には、絶縁膜８０９が設けられている。絶縁膜８０９には開口部が形
成されている。そして、上記開口部には、不純物領域８０２、不純物領域８０３にそれぞ
れ接する配線８１０、配線８１１が形成されている。
【０１７８】
そして、配線８１０は、絶縁膜８０９上に形成された配線８１６に接続されており、配線
８１１は、絶縁膜８０９上に形成された配線８１７に接続されている。
【０１７９】
配線８１６、８１７上には、絶縁膜８２０が形成されている。
【０１８０】
そして、図１４では、絶縁膜８２０上にトランジスタ１１が形成されている。
【０１８１】
トランジスタ１１は、絶縁膜８２０上に、酸化物半導体を含む半導体膜８３０と、半導体
膜８３０上の、ソース電極又はドレイン電極として機能する導電膜８３２及び導電膜８３
３と、半導体膜８３０、導電膜８３２及び導電膜８３３上のゲート絶縁膜８３１と、ゲー
ト絶縁膜８３１上に位置し、導電膜８３２と導電膜８３３の間において半導体膜８３０と
重なっているゲート電極８３４と、を有する。
【０１８２】
そして、トランジスタ１１１上に、絶縁膜８４１が設けられている。
【０１８３】
また、半導体膜８３０は、単膜の酸化物半導体で構成されているとは限らず、積層された
複数の酸化物半導体で構成されていても良い。例えば半導体膜８３０が、３層に積層され
て構成されている場合のトランジスタ１１の構成例を、図１５（Ａ）に示す。
【０１８４】
図１５（Ａ）に示すトランジスタ１１は、絶縁膜８２０などの上に設けられた半導体膜８
３０と、半導体膜８３０と電気的に接続されている導電膜８３２、及び導電膜８３３と、
ゲート絶縁膜８３１と、ゲート絶縁膜８３１上に半導体膜８３０と重畳するように設けら
れたゲート電極８３４と、を有する。
【０１８５】
そして、トランジスタ１１では、半導体膜８３０として、酸化物半導体層８３０ａ乃至酸
化物半導体層８３０ｃが、絶縁膜８２０側から順に積層されている。
【０１８６】
そして、酸化物半導体層８３０ａ及び酸化物半導体層８３０ｃは、酸化物半導体層８３０
ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギ
ーが酸化物半導体層８３０ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以
上又は０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下又は０．４ｅＶ
以下、真空準位に近い酸化物膜である。さらに、酸化物半導体層８３０ｂは、少なくとも
インジウムを含むと、キャリア移動度が高くなるため好ましい。
【０１８７】
なお酸化物半導体層８３０ｃは、図１５（Ｂ）に示すように、導電膜８３２及び導電膜８
３３の上層でゲート絶縁膜８３１と重畳させて設ける構成としてもよい。
【０１８８】
図１４の断面構造とすることで半導体装置は、Ｌ長の大きいＳｉトランジスタのみを配置
する場合に比べ、小面積化された回路面積を有する半導体装置とすることができる。トラ
ンジスタの高耐圧化を、トランジスタサイズを大きくすることなく達成することができる
。そのため、信頼性に優れた半導体装置とすることができる。
【０１８９】
なおＯＳトランジスタの移動度よりもＳｉトランジスタの移動度が大きい場合には、ＯＳ
トランジスタのＷ長をＳｉトランジスタのＷ長よりも大きく設計すればよい。
【０１９０】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１９１】
（実施の形態５）
上記実施の形態で開示された、導電膜や半導体膜はスパッタ法により形成することができ
るが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯ
ＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔ
ｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を使っても
良い。
【０１９２】
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成
されることが無いという利点を有する。
【０１９３】
熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧ま
たは減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行
ってもよい。
【０１９４】
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順
次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。
例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上
の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原
料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第
２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキ
ャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよ
い。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後
、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層を
成膜し、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層され
て薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返
すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順
序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微
細なＦＥＴを作製する場合に適している。
【０１９５】
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された
導電膜や半導体膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場
合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお
、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。また、トリメチルガリウ
ムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化学式は、Ｚｎ（ＣＨ３
）２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリ
エチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代え
てジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
【０１９６】
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガ
スとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６
ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代え
てＳｉＨ４ガスを用いてもよい。
【０１９７】
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ
膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ−
Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａＯ層を形
成し、更にその後Ｚｎ（ＣＨ３）２とＯ３ガスを同時に導入してＺｎＯ層を形成する。な
お、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎ−Ｇａ−Ｏ
層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、
Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良
いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえ
て、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇ
ａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
【０１９８】
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いる
ことができる。
【０１９９】
（実施の形態６）
本実施の形態では、上述の実施の形態で説明した半導体装置を用いた応用例として、電子
部品に適用する例、該電子部品を表示モジュールに適用する例、該表示モジュールの応用
例、及び電子機器への応用例について、図１６乃至図１９を用いて説明する。
【０２００】
＜電子部品への応用例＞
まず図１６（Ａ）では上述の実施の形態で説明した半導体装置を電子部品に適用する例に
ついて説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。
この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在す
る。そこで、本実施の形態では、その一例について説明することにする。
【０２０１】
上記実施の形態４の図１４に示すようなトランジスタで構成される半導体装置は、組み立
て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する
。
【０２０２】
後工程については、図１６（Ａ）に示す各工程を経ることで完成させることができる。具
体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削
する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を
低減し、部品としての小型化を図るためである。
【０２０３】
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、
分離したチップを個々にピックアップしてインターポーザ上に搭載し接合する、ダイボン
ディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとイン
ターポーザとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適し
た方法を選択する。
【０２０４】
次いでインターポーザの配線とチップ上の電極とを、金属の細線（ワイヤー）で電気的に
接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線
を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッ
ジボンディングを用いることができる。
【０２０５】
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施
される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、
機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ
、また水分や埃による特性の劣化を低減することができる。
【０２０６】
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ６）。そして最終
的な検査工程（ステップＳ７）を経て電子部品が完成する（ステップＳ８）。
【０２０７】
以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすること
ができる。そのため、小型化、信頼性に優れた電子部品を実現することができる。
【０２０８】
また、完成した電子部品の断面模式図を図１６（Ｂ）に示す。図１６（Ｂ）に示す電子部
品７００は、インターポーザ７０２の表面に半導体装置７０１が設けられる。半導体装置
７０１は、ワイヤー７０５を介してインターポーザ７０２表面の配線に接続され、インタ
ーポーザ裏面に設けられたバンプ端子７０６と電気的に接続される。インターポーザ７０
２上の半導体装置７０１は、エポキシ樹脂７０４が充填され、パッケージ７０３によって
封止される。
【０２０９】
図１６（Ｂ）に示す電子部品７００は、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅ
ｄ  Ｃｉｒｃｕｉｔ）、あるいは表示パネル上に実装される。
【０２１０】
＜電子部品の表示パネルへの実装例＞
次いで、半導体装置をソースドライバＩＣに適用した際の、図１６（Ｂ）に示す電子部品
の表示パネルへの実装例について、図１７（Ａ）、（Ｂ）を用いて説明する。
【０２１１】
図１７（Ａ）の場合には、表示部７１１の周辺にソースドライバ７１２、及びゲートドラ
イバ７１２Ａ、７１２Ｂが設けられ、ソースドライバ７１２として基板７１３上にソース
ドライバＩＣ７１４が実装される例を示している。
【０２１２】
ソースドライバＩＣ７１４は、異方性導電接着剤、及び異方性導電フィルムを用いて基板
７１３上に実装される。
【０２１３】
なおソースドライバＩＣ７１４は、ＦＰＣ７１５を介して、外部回路基板７１６と接続さ
れる。
【０２１４】
また図１７（Ｂ）の場合には、表示部７１１の周辺にソースドライバ７１２、及びゲート
ドライバ７１２Ａ、７１２Ｂが設けられ、ソースドライバ７１２としてＦＰＣ７１５上に
ソースドライバＩＣ７１４が実装される例を示している。
【０２１５】
ソースドライバＩＣ７１４をＦＰＣ７１５上に実装することで、基板７１３に表示部７１
１を大きく設けることができ、狭額縁化を達成することができる。
【０２１６】
＜表示モジュールの応用例＞
次いで図１７（Ａ）、（Ｂ）の表示パネルを用いた表示モジュールの応用例について、図
１８を用いて説明を行う。
【０２１７】
図１８に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２との
間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続された
表示パネル８００６、バックライトユニット８００７、フレーム８００９、プリント基板
８０１０、バッテリー８０１１を有する。なお、バックライトユニット８００７、バッテ
リー８０１１、タッチパネル８００４などは、設けられない場合もある。
【０２１８】
上記図１７（Ａ）、（Ｂ）で説明した表示パネルは、図１８における表示パネル８００６
に用いることができる。
【０２１９】
上部カバー８００１及び下部カバー８００２は、タッチパネル８００４及び表示パネル８
００６のサイズに合わせて、形状や寸法を適宜変更することができる。
【０２２０】
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル８
００６に重畳して用いることができる。また、表示パネル８００６の対向基板（封止基板
）に、タッチパネル機能を持たせるようにすることも可能である。または、表示パネル８
００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。ま
たは、表示パネル８００６の各画素内にタッチセンサ用電極を設け、静電容量方式のタッ
チパネルとすることも可能である。
【０２２１】
バックライトユニット８００７は、光源８００８を有する。光源８００８をバックライト
ユニット８００７の端部に設け、光拡散板を用いる構成としてもよい。
【０２２２】
フレーム８００９は、表示パネル８００６の保護機能の他、プリント基板８０１０の動作
により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレー
ム８００９は、放熱板としての機能を有していてもよい。
【０２２３】
プリント基板８０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信号
処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であっても
良いし、別途設けたバッテリー８０１１による電源であってもよい。バッテリー８０１１
は、商用電源を用いる場合には、省略可能である。
【０２２４】
また、表示モジュール８０００には、偏光板、位相差板、プリズムシートなどの部材を追
加して設けてもよい。
【０２２５】
＜電子部品の電子機器への応用例＞
次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども
含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）
、デジタルビデオカメラなどの電子機器の表示パネルに、上述の電子部品を適用した場合
について説明する。
【０２２６】
図１９（Ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０
３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少
なくとも一部には、先の実施の形態に示す半導体装置を有する電子部品が設けられている
。そのため、小型化、信頼性に優れた携帯型の情報端末が実現される。
【０２２７】
なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図１
９（Ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「
タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な
大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「
キーボード入力」を選択した場合、図１９（Ａ）の右図のように第１の表示部９０３ａに
はキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力によ
る素早い文字入力などが可能となる。
【０２２８】
また、図１９（Ａ）に示す携帯型の情報端末は、図１９（Ａ）の右図のように、第１の表
示部９０３ａ及び第２の表示部９０３ｂのうち、一方を取り外すことができる。第２の表
示部９０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図
ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利
である。
【０２２９】
図１９（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など
）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表
示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を
制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（
イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
【０２３０】
また、図１９（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としても
よい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロード
する構成とすることも可能である。
【０２３１】
更に、図１９（Ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯
電話として用いてもよい。
【０２３２】
図１９（Ｂ）は、電子ペーパーを実装した電子書籍端末９１０であり、筐体９１１と筐体
９１２の２つの筐体で構成されている。筐体９１１及び筐体９１２には、それぞれ表示部
９１３及び表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５によ
り接続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体９
１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１
、筐体９１２の少なくとも一には、半導体装置を有する電子部品が設けられている。その
ため、小型化、信頼性に優れた電子書籍端末が実現される。
【０２３３】
図１９（Ｃ）は、テレビジョン装置であり、筐体９２１、表示部９２２、スタンド９２３
などで構成されている。テレビジョン装置の操作は、筐体９２１が備えるスイッチや、リ
モコン操作機９２４により行うことができる。筐体９２１及びリモコン操作機９２４には
、先の実施の形態に示す半導体装置を有する電子部品が搭載されている。そのため、小型
化、信頼性に優れたテレビジョン装置が実現される。
【０２３４】
図１９（Ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカー
９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、
先の実施の形態に示す半導体装置を有する電子部品が設けられている。そのため小型化、
信頼性に優れたスマートフォンが実現される。
【０２３５】
図１９（Ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９４
３などによって構成されている。本体９４１内には、先の実施の形態に示す半導体装置を
有する電子部品が設けられている。そのため、小型化、信頼性に優れたデジタルカメラが
実現される。
【０２３６】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置を有
する電子部品が搭載されている。このため、小型化、信頼性に優れた電子機器が実現され
る。
【符号の説明】
【０２３７】
Ｖ１    高電源電位
Ｖ２    高電源電位
Ｖ３    電圧
ＶＢ１    バイアス電圧
ＶＢ５    バイアス電圧
１１    トランジスタ
１１ＢＧ    トランジスタ
１２    トランジスタ
２１    トランジスタ
２２    トランジスタ
２３    トランジスタ
２４    トランジスタ
２５    トランジスタ
２７    トランジスタ
３０    トランジスタ
３１    トランジスタ
３３    トランジスタ
３４    トランジスタ
３５    トランジスタ
３９    トランジスタ
４１    トランジスタ
４３    トランジスタ
４４    トランジスタ
４６    トランジスタ
４７    容量素子
４８    容量素子
４９    トランジスタ
５１    抵抗素子
７０    電子銃室
７２    光学系
７４    試料室
７６    光学系
７８    カメラ
８０    観察室
８２    フィルム室
８４    電子
８８    物質
９２    蛍光板
１００    ソースドライバ
１０１    ゲートドライバ
１０２    表示部
１０３    画素
１０３Ａ    画素
１０３Ｂ    画素
１１１    トランジスタ
１１２    容量素子
１１３    液晶素子
１２１    トランジスタ
１２２    トランジスタ
１２３    ＥＬ素子
８００    半導体基板
８０１    素子分離用絶縁膜
８０２    不純物領域
８０３    不純物領域
８０４    ゲート電極
８０５    ゲート絶縁膜
８０９    絶縁膜
８１０    配線
８１１    配線
８１６    配線
８１７    配線
８２０    絶縁膜
８３０    半導体膜
８３０ａ    酸化物半導体層
８３０ｂ    酸化物半導体層
８３０ｃ    酸化物半導体層
８３１    ゲート絶縁膜
８３２    導電膜
８３３    導電膜
８３４    ゲート電極
８４１    絶縁膜
７００    電子部品
７０１    半導体装置
７０２    インターポーザ
７０３    パッケージ
７０４    エポキシ樹脂
７０５    ワイヤー
７０６    バンプ端子
７１１    表示部
７１２    ソースドライバ
７１２Ａ    ゲートドライバ
７１２Ｂ    ゲートドライバ
７１３    基板
７１４    ソースドライバＩＣ
７１５    ＦＰＣ
７１６    外部回路基板
９０１    筐体
９０２    筐体
９０３ａ    表示部
９０３ｂ    表示部
９０４    選択ボタン
９０５    キーボード
９１０    電子書籍端末
９１１    筐体
９１２    筐体
９１３    表示部
９１４    表示部
９１５    軸部
９１６    電源
９１７    操作キー
９１８    スピーカー
９２１    筐体
９２２    表示部
９２３    スタンド
９２４    リモコン操作機
９３０    本体
９３１    表示部
９３２    スピーカー
９３３    マイク
９３４    操作ボタン
９４１    本体
９４２    表示部
９４３    操作スイッチ
８０００    表示モジュール
８００１    上部カバー
８００２    下部カバー
８００３    ＦＰＣ
８００４    タッチパネル
８００５    ＦＰＣ
８００６    表示パネル
８００７    バックライトユニット
８００８    光源
８００９    フレーム
８０１０    プリント基板
８０１１    バッテリー
【図１】
2020014214.tif 000003
【図２】
2020014214.tif 000004
【図３】
2020014214.tif 000005
【図４】
2020014214.tif 000006
【図５】
2020014214.tif 000007
【図６】
2020014214.tif 000008
【図７】
2020014214.tif 000009
【図８】
2020014214.tif 000010
【図９】
2020014214.tif 000011
【図１０】
2020014214.tif 000012
【図１１】
2020014214.tif 000013
【図１２】
2020014214.tif 000014
【図１３】
2020014214.tif 000015
【図１４】
2020014214.tif 000016
【図１５】
2020014214.tif 000017
【図１６】
2020014214.tif 000018
【図１７】
2020014214.tif 000019
【図１８】
2020014214.tif 000020
【図１９】
2020014214.tif 000021
【図２０】
2020014214.tif 000022
【図２１】
2020014214.tif 000023
【手続補正書】
【提出日】令和1年9月18日(2019.9.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の回路と、第２の回路と、第３の回路と、を有する半導体装置であって、
前記第１の回路は、電圧を生成する機能を有し、
前記第２の回路は、第１の信号を第２の信号に変換する機能を有し、
前記第３の回路は、前記第２の信号を増幅する機能を有し、
前記第２の回路は、第１乃至第６のトランジスタを有し、
前記第１乃至前記第４のトランジスタのソース及びドレインの一方の各々は、前記第１の回路に電気的に接続され、
前記第５のトランジスタのソース及びドレインの一方は、前記第１のトランジスタのソース及びドレインの他方と、前記第２のトランジスタのソース及びドレインの他方とに電気的に接続され、
前記第６のトランジスタのソース及びドレインの一方は、前記第３のトランジスタのソース及びドレインの他方と、前記第４のトランジスタのソース及びドレインの他方とに電気的に接続され、
前記第５のトランジスタのソース及びドレインの他方と、前記第６のトランジスタのソース及びドレインの他方とは、前記第３の回路に電気的に接続され、
前記第１のトランジスタのゲートと、前記第３のトランジスタのゲートとは、第１の配線に電気的に接続され、
前記第２のトランジスタのゲートと、前記第４のトランジスタのゲートとは、第２の配線に電気的に接続され、
前記第５のトランジスタのゲートは、第３の配線に電気的に接続され、
前記第６のトランジスタのゲートは、第４の配線に電気的に接続され、
前記第１のトランジスタと、前記第２のトランジスタと、前記第５のトランジスタとは、酸化物半導体を有する半導体層を有する半導体装置。
【請求項２】
請求項１において、
前記第１乃至前記第４の配線の各々は、異なる電圧を伝達する機能を有する半導体装置。
【請求項３】
請求項１または２において、
前記第１の信号の電圧を昇圧する機能を有する第４の回路を有し、
前記第４の回路は、前記第１乃至前記第６のトランジスタのゲートの各々に電気的に接続される半導体装置。
【請求項４】
請求項１乃至３のいずれか一において、
前記酸化物半導体は、Ｉｎと、Ｇａと、Ｚｎとを有する半導体装置。
【請求項５】
請求項１乃至４のいずれか一において、
前記第３のトランジスタと、前記第４のトランジスタと、前記第６のトランジスタとは、シリコンを有する半導体層を有する半導体装置。
【請求項６】
請求項５において、
前記第１のトランジスタ、前記第２のトランジスタ、および前記第５のトランジスタは、前記第３のトランジスタ、前記第４のトランジスタ、および前記第６のトランジスタと積層している半導体装置。