(57)【要約】【課題】  集積回路の製造上のバラツキ要因によりリーク電流が発生する場合でも、ユーザーサイドにおいて、容易かつ低コストにリーク電流の発生を防止し、集積回路を用いた電子機器類全体の安定性及び信頼性の向上に寄与する。【解決手段】  電源制御部２に対して複数系統の電源ラインＬａ，Ｌｂ…を介して接続した集積回路３の内部におけるリーク電流Ｉｄｘを防止するためのリーク電流防止装置であって、複数系統の電源ラインＬａ，Ｌｂ…の少なくとも一つの電源ラインである特定電源ラインＬｃの中途に接続することにより、当該特定電源ラインＬｃによる集積回路３への給電開始時点ｔｎｓを、所定のオフセット時間Ｔｓだけオフセットして給電を開始する給電開始制御回路４を設ける。【選択図】  図１
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【特許請求の範囲】
【請求項１】
電源制御部に対して複数系統の電源ラインを介して接続した集積回路の内部におけるリーク電流を防止する集積回路のリーク電流防止装置であって、前記複数系統の電源ラインの少なくとも一つの電源ラインである特定電源ラインの中途に接続することにより、当該特定電源ラインによる前記集積回路への給電開始時点を、所定のオフセット時間だけオフセットして給電を開始する給電開始制御回路を設けたことを特徴とする集積回路のリーク電流防止装置。
【請求項２】
前記給電開始制御回路は、前記特定電源ラインの中途に接続し、スイッチ制御信号の入力により当該特定電源ラインを接続状態にするスイッチ回路と、前記給電開始時点を検出し、検出した時点から前記オフセット時間だけ遅延させて前記スイッチ制御信号を前記スイッチ回路に入力させるスイッチ制御回路とを備えることを特徴とする請求項１記載の集積回路のリーク電流防止装置。
【請求項３】
前記集積回路は、少なくともＣＰＵを含むことを特徴とする請求項１又は２記載の集積回路のリーク電流防止装置。
【請求項４】
前記スイッチ制御回路は、前記ＣＰＵから前記電源制御部に送られる給電開始指令に基づいて前記給電開始時点を検出することを特徴とする請求項３記載の集積回路のリーク電流防止装置。
【請求項５】
前記オフセット時間は、少なくとも前記リーク電流が発生する時間を稍超えた時間を設定することを特徴とする請求項１記載の集積回路のリーク電流防止装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源制御部に対して複数系統の電源ラインを介して接続した集積回路の内部におけるリーク電流を防止する集積回路のリーク電流防止装置に関する。
【背景技術】
【０００２】
一般に、ＣＰＵ等の集積回路は、内部に異なる電源電圧を必要とする回路を含むため、複数系統の電源ラインを介してＰＭＩＣ（パワーマネジメントＩＣ）等の電源制御部に接続される。また、電源制御部には、集積回路に過電流が流れた際のトラブルや発熱を防止するため、通常、過電流を検出して出力をシャットダウンする過電流保護機能を備えている。過電流の発生要因には、その一つとしてリーク電流が存在するが、リーク電流は本来の動作以外の要因により発生することも少なくないため、電子機器類において、リーク電流の防止対策は重要な課題の一つになっている。
【０００３】
従来、電子機器類において発生するリーク電流の防止対策は各種分野で行われており、一例としては、特許文献１に開示されるＬＳＩのリーク電流低減方法及び特許文献２に開示されるインテリジェント電池が知られている。同文献１におけるＬＳＩのリーク電流低減方法は、ＣＰＵのアドレスにメモリマップされていない情報の待避が容易となり、ＣＰＵで特別なスイッチング処理することなく、簡単なスイッチング処理により情報待避及び復帰の処理を実現できるようにしたものであり、また、特許文献２におけるインテリジェント電池は、電力を供給するセルとは別に設け、電気機器にて発生するピーク電力を供給するピーク電力供給手段において発生するリーク電流を防止するリーク電流防止手段を設けたものである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−１９６８４６号公報
【特許文献２】特開２００３−１６４０７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、電源制御部に対して複数系統の電源ラインを介して接続した集積回路の内部で発生するリーク電流は、集積回路の製造上のバラツキが要因として発生することが多く、この場合におけるリーク電流の防止対策又は減少対策は容易でない。
【０００６】
即ち、図６に、電子機器類Ｍｒにおける主要部の一例を示すが、この電子機器類Ｍｒは、集積回路３としてＣＰＵ３ｃを使用するとともに、電源制御部２としてＰＭＩＣを使用し、ＰＭＩＣ２に対して複数系統の電源ラインＬａｒ，Ｌｂｒ，Ｌｃｒ，Ｌｄｒを介して接続する。
【０００７】
この場合、ユーザーは、それぞれ異なるメーカーから提供されるＰＭＩＣ２とＣＰＵ３ｃに係わるＩＣ部品を購入し、組合わせることにより独自の電子機器を製品化する場合も少なくない。したがって、ＰＭＩＣ２とＣＰＵ３ｃは、それぞれ単体ではいずれも良品として保証されているが、組合せて使用する段階では、いわゆる相性等の問題により、トラブルを発生することがある。このトラブルは、ＰＭＩＣ２とＣＰＵ３ｃにおける製造上のバラツキに起因し、実際、特定の集積回路（ＣＰＵ３ｃ）の場合、３〔％〕程度の確率で発生することが確認されている。
【０００８】
図５は、図６に示す電源ラインＬｃｒの、特に、立上がり（給電開始）時におけるＶＤＤＱ電圧〔Ｖ〕とこれに基づいて流れる電流Ｉｄ〔Ａ〕の信号波形を実測したものである。ＣＰＵ３ｃの場合、ＶＤＤＱ〔Ｖ〕（１．３〔Ｖ〕）が印加されても、本来、電流Ｉｄ〔Ａ〕はほとんど流れないが、図５に示すケースでは、ＣＰＵ３ｃの固体差が要因となり、ＶＤＤＱ電圧〔Ｖ〕の立上がりとほぼ同時に急激な電流、即ち、リーク電流Ｉｄｘが流れることを確認できる。この場合、ＰＭＩＣ２では、内蔵する過電流保護機能により過電流として検出されるため、出力がシャットダウンする問題を生じる。
【０００９】
したがって、このような固体差（バラツキ）により発生するトラブルは、ＰＭＩＣ２とＣＰＵ３ｃにおける単体の問題にはならないため、不良品として処理することができないとともに、実際の使用段階においては、製品不良として所定の確率で発生することから、ユーザーサイドとしては無視できない問題となる。
【００１０】
結局、ＣＰＵ３ｃとＰＭＩＣ２を組合わせて使用する際に発生するリーク電流に関しては、その発生原因の究明、更には、その防止対策は、ＣＰＵ３ｃ及びＰＭＩＣ２のメーカーサイドではなく、ユーザーサイドに求められることになり、その対策は容易でない問題があった。
【００１１】
なお、図６中、２ｐはＰＭＩＣ２に給電（５〔Ｖ〕）を行う電源部（ＤＣ電源）、３１はＳＤＲＡＭ等の他のハードウェア構成部品、３２はパワースイッチ、２ｒはＰＭＩＣ２のリニアレギュレータ（ＬＤＯ）、ＶＣＣは電源ラインＬａｒの電圧（１．０〔Ｖ〕）、ＶＮＮは電源ラインＬｂｒの電圧（１．０〔Ｖ〕）、ＶＴＴは電源ラインＬｄｒの電圧（１．３５〔Ｖ〕）をそれぞれ示す。
【００１２】
本発明は、このような背景技術に存在する課題を解決した集積回路のリーク電流防止装置の提供を目的とするものである。
【課題を解決するための手段】
【００１３】
本発明に係る集積回路のリーク電流防止装置１は、上述した課題を解決するため、電源制御部２に対して複数系統の電源ラインＬａ，Ｌｂ…を介して接続した集積回路３の内部におけるリーク電流Ｉｄｘを防止するためのリーク電流防止装置であって、複数系統の電源ラインＬａ，Ｌｂ…の少なくとも一つの電源ラインである特定電源ラインＬｃの中途に接続することにより、当該特定電源ラインＬｃによる集積回路３への給電開始時点ｔｎｓを、所定のオフセット時間Ｔｓだけオフセットして給電を開始する給電開始制御回路４を設けたことを特徴とする。
【００１４】
この場合、発明の好適な態様により、給電開始制御回路４は、特定電源ラインＬｃの中途に接続し、スイッチ制御信号Ｓｃの入力により当該特定電源ラインＬｃを接続状態にするスイッチ回路１１と  給電開始時点ｔｎｓを検出し、検出した時点ｔｎｓからオフセット時間Ｔｓだけ遅延させてスイッチ制御信号Ｓｃをスイッチ回路１１に入力させるスイッチ制御回路１２とを備えて構成できる。また、集積回路３には、少なくともＣＰＵ３ｃを含ませることができる。一方、スイッチ制御回路１２は、ＣＰＵ３ｃから電源制御部２に送られる給電開始指令Ｃｓｒに基づいて給電開始時点ｔｎｓを検出することができる。なお、オフセット時間Ｔｓは、少なくともリーク電流Ｉｄｘが発生する時間Ｔｘを稍超えた時間を設定することが望ましい。
【発明の効果】
【００１５】
このような構成を有する本発明に係る集積回路のリーク電流防止装置１によれば、次のような顕著な効果を奏する。
【００１６】
（１）  複数系統の電源ラインＬａ，Ｌｂ…の少なくとも一つの電源ラインである特定電源ラインＬｃの中途に接続することにより、当該特定電源ラインＬｃによる集積回路３への給電開始時点ｔｎｓを、所定のオフセット時間Ｔｓだけオフセットして給電を開始する給電開始制御回路４を設けたため、例えば、電源制御部２と集積回路３がそれぞれ異なるメーカーから提供され、電源制御部２及び集積回路３における製造上のバラツキ要因により集積回路３の内部にリーク電流Ｉｄｘが発生する場合であっても、ユーザーサイドにおいて、容易かつ低コストにリーク電流Ｉｄｘの発生を防止できるとともに、延いては電源制御部２及び集積回路３を内蔵する電子機器類全体の安定性及び信頼性の向上に寄与できる。
【００１７】
（２）  好適な態様により、給電開始制御回路４を、特定電源ラインＬｃの中途に接続し、スイッチ制御信号Ｓｃの入力により当該特定電源ラインＬｃを接続状態にするスイッチ回路１１と  給電開始時点ｔｎｓを検出し、検出した時点ｔｎｓからオフセット時間Ｔｓだけ遅延させてスイッチ制御信号Ｓｃをスイッチ回路１１に入力させるスイッチ制御回路１２とを備えて構成すれば、比較的簡易な回路の組合わせにより構成できるため、実施の容易化及び低コスト化を図る観点から最適な形態として実施できる。
【００１８】
（３）  好適な態様により、集積回路３に、少なくともＣＰＵ３ｃを含ませれば、特に、電子機器類において重要な主要部品となるＣＰＵ３ｃの内部におけるリーク電流Ｉｄｘの発生を防止できるため、ＣＰＵ３ｃを使用する電子機器類の安定性及び信頼性を向上させる観点から最適な形態として実施できる。
【００１９】
（４）  好適な態様により、ＣＰＵ３ｃから電源制御部２に送られる給電開始指令Ｃｓｒに基づいて給電開始時点ｔｎｓを検出するスイッチ制御回路１２を設ければ、給電開始時点ｔｎｓに対する比較的早い段階での検出が可能になるため、誤動作等を回避して、より確実なリーク電流Ｉｄｘの発生防止を図ることができる。
【００２０】
（５）  好適な態様により、オフセット時間Ｔｓを設定するに際し、少なくともリーク電流Ｉｄｘが発生する時間Ｔｘを稍超えた時間を設定すれば、リーク電流Ｉｄｘの発生を確実に防止できるとともに、集積回路３における無用な動作（立上がり）の遅れを回避できる。
【図面の簡単な説明】
【００２１】
【図１】本発明の好適実施形態に係るリーク電流防止装置の全体構成を示すブロック系統図、
【図２】同リーク電流防止装置における給電開始制御回路の構成図、
【図３】同リーク電流防止装置を備える電子機器類の主要部の各部における信号のタイミングチャート、
【図４】同リーク電流防止装置を接続した特定電源ラインにおける電圧とそれに基づく電流の信号波形図、
【図５】従来技術に係る特定電源ラインにおける電圧とそれに基づく電流の信号波形図、
【図６】従来技術に係る集積回路に電源制御部を接続した構成を抽出して示すブロック系統図、
【発明を実施するための形態】
【００２２】
次に、本発明に係る好適実施形態を挙げ、図面に基づき詳細に説明する。
【００２３】
まず、本実施形態に係るリーク電流防止装置１の構成について、図１〜図３を参照して説明する。
【００２４】
図１は、電子機器類Ｍにおける主要部の一例を示し、集積回路３を構成するＣＰＵ３ｃを内蔵するとともに、電源制御部２としてＰＭＩＣ２を内蔵する。そして、この電子機器類Ｍには、本実施形態に係るリーク電流防止装置１を備える。このように、集積回路３として、少なくともＣＰＵ３ｃを含ませれば、特に、電子機器類Ｍにおいて重要な主要部品となるＣＰＵ３ｃの内部におけるリーク電流Ｉｄｘの発生を防止できるため、ＣＰＵ３ｃを使用する電子機器類Ｍの安定性及び信頼性を向上させる観点から最適な形態として実施できる。
【００２５】
図１に示す回路の基本構成部分において、２ｐはＰＭＩＣ２に給電する電源部（ＤＣ電源）であり、例示する電源部２ｐの出力電圧は５〔Ｖ〕である。ＰＭＩＣ２は、電子機器類Ｍを構成する各種ハードウェア構成部品に対して異なるＤＣ電圧を給電制御する機能を備える。例示のＰＭＩＣ２は、少なくともＣＰＵ３ｃに対して、電源ラインＬａ，Ｌｂ，Ｌｃ，Ｌｄにより接続する。この場合、電源ラインＬａは、電圧ＶＣＣ〔Ｖ〕（１．０〔Ｖ〕）とにり、電源ラインＬｂは、電圧ＶＮＮ〔Ｖ〕（１．０〔Ｖ〕）となり、電源ラインＬｃは、電圧ＶＱＱＤ〔Ｖ〕（１．３〔Ｖ〕）となり、電源ラインＬｄは、電圧ＶＴＴ〔Ｖ〕（１．３５〔Ｖ〕）となる。２ｒはＰＭＩＣ２のリニアレギュレータ（ＬＤＯ）を示すとともに、３２はＰＭＩＣ２に接続したパワースイッチを示す。なお、本発明における電源制御部２は、集積回路３に対して複数系統の電源ラインＬａ，Ｌｂ…を介して接続する給電機能を有して入れば足り、例示の場合、ＰＭＩＣ２のみであってもよいし、ＰＭＩＣに電源部２ｐを内蔵するタイプであってもよく、いずれの場合も含む概念である。
【００２６】
また、３１はＳＤＲＡＭ等のＣＰＵ３ｃ以外の他のハードウェア構成部品であり、電源ラインＬｄの電圧ＶＴＴ〔Ｖ〕が付与されるとともに、電源ラインＬｃから分岐した電源ラインＬｃｓを通して電圧ＶＱＱＤｄ〔Ｖ〕が付与される。なお、図１の場合、電源ラインＬｃｓは、後述するスイッチ回路１１の出力側に接続されるが、スイッチ回路１１の入力側に接続され、電圧ＶＱＱＤ〔Ｖ〕が付与されてもよい。
【００２７】
さらに、ＣＰＵ３ｃとＰＭＩＣ２は、少なくとも信号ラインＬｅと信号ラインＬｆにより接続する。この場合、信号ラインＬｅを通して、ＣＰＵ３ｃからＰＭＩＣ２に対して、給電開始指令Ｃｓｒが付与されるとともに、信号ラインＬｆを通して、ＣＰＵ３ｃからＰＭＩＣ２に対して、給電開始指令Ｃｓｑが付与される。以上が、例示する電子機器類Ｍの基本的構成部分となる。
【００２８】
図３（ａ）〜（ｈ）は、図１に示す電子機器類Ｍの主要部における各部の信号のタイミングチャートである。
【００２９】
図３（ａ）は、ＣＰＵ３ｃからＰＭＩＣ２に対して送られる給電開始指令Ｃｓｒを示す。この給電開始指令Ｃｓｒは、給電開始前、Ｌ（０）レベルとなるが、給電開始時点ｔｎｓおいてＨ（１）レベルとなる。また、図３（ｈ）は電源ラインＬａの電圧ＶＣＣ〔Ｖ〕、図３（ｇ）は電源ラインＬｂの電圧ＶＮＮ〔Ｖ〕、図３（ｃ）は電源ラインＬｃの電圧ＶＤＤＱ〔Ｖ〕、さらに、図３（ｆ）は信号ラインＬｆの給電開始指令Ｃｓｑをそれぞれ示す。いずれもパワースイッチ３２をＯＮにした際における給電開始時（立上がり時）のタイミングチャートである。また、図３（ｂ），（ｄ），（ｅ）は、本実施形態に係る後述するリーク電流防止装置１に関連するタイミングチャートとなる。
【００３０】
次に、本実施形態に係るリーク電流防止装置１の構成について、図１〜図４を参照して具体的に説明する。
【００３１】
前述したように、従来技術の例となる図６に示した電子機器類Ｍｒの場合、図５に示した信号波形図のように、電圧ＶＱＱＤ〔Ｖ〕の立上がりとほぼ同時にリーク電流Ｉｄｘが発生することがある。図３（ｅ）は、電圧ＶＱＱＤ〔Ｖ〕に基づいて流れる電流Ｉｄを示すとともに、このリーク電流Ｉｄｘを仮想線で示している。
【００３２】
図３（ｅ）及び図５に示すように、このリーク電流Ｉｄｘは、電圧ＶＱＱＤ〔Ｖ〕の立上がりとほぼ同時に流れはじめ、時間Ｔｘが経過まで継続することを確認できる。ところで、リーク電流Ｉｄｘが発生する時間Ｔｘにおいては、図３（ｇ）に示す電圧ＶＮＮ〔Ｖ〕及び図３（ｈ）に示す電圧ＶＣＣ〔Ｖ〕における各電圧の立上がりを確認できる。このため、この電圧発生タイミングに着目し、電圧ＶＱＱＤ〔Ｖ〕の立上がりがこの時間Ｔｘの範囲から外れるように設定することによりその検証を行った。具体的には、電圧ＶＱＱＤ〔Ｖ〕の立上がりを所定時間だけ遅延させ、この時間Ｔｘが経過した後に立上がるように設定し、これに基づく検証を行った。
【００３３】
図３（ｄ）が所定時間（Ｔｓ）だけ遅延した電圧ＶＱＱＤｄ〔Ｖ〕を示す。即ち、この電圧ＶＱＱＤｄ〔Ｖ〕は、図３（ｇ）に示す電圧ＶＮＮ〔Ｖ〕及び図３（ｈ）に示す電圧ＶＣＣ〔Ｖ〕が立上がった後、稍経過した時点ｔｓにおいて立上がるように設定したものである。
【００３４】
この結果、図４に示す実測結果を得た。図４に示すように、電圧ＶＱＱＤｄ〔Ｖ〕に基づいて流れる電流Ｉｄは、若干の乱れは確認できるが、リーク電流Ｉｄｘの発生は認められない。なお、リーク電流Ｉｄｘの発生は、ＣＰＵ３ｃの内部現象となるが、電圧ＶＱＱＤｄ〔Ｖ〕へのタイミング変更により、リーク電流Ｉｄｘの発生が回避された検証結果を考慮すれば、少なくとも、一つの電源ライン（特定電源ライン）Ｌｃにおける電圧ＶＱＱＤｄ〔Ｖ〕と、他の電源ラインＬａ及びＬｂにおける電圧ＶＮＮ〔Ｖ〕及び電圧ＶＣＣ〔Ｖ〕間における干渉が回避されたことによるものと考えられる。
【００３５】
この検証結果を受け、本実施形態に係るリーク電流防止装置１は、図１に示すように、ＣＰＵ３ｃに接続される複数系統の電源ラインＬａ，Ｌｂ，Ｌｃにおける一つの電源ラインＬｃを特定電源ラインＬｃとし、この特定電源ラインＬｃの中途に、当該特定電源ラインＬｃによる集積回路３への給電開始時点ｔｎｓを、所定のオフセット時間Ｔｓだけオフセットして給電を開始する給電開始制御回路４を接続して構成した。
【００３６】
この場合、実施形態の給電開始制御回路４は、特定電源ラインＬｃの中途に接続し、スイッチ制御信号Ｓｃの入力により当該特定電源ラインＬｃを接続状態にするスイッチ回路１１と  給電開始時点ｔｎｓを検出し、検出した時点ｔｎｓからオフセット時間Ｔｓだけ遅延させてスイッチ制御信号Ｓｃをスイッチ回路１１に入力させるスイッチ制御回路１２とにより構成した。
【００３７】
図２は、給電開始制御回路４をより具体化した回路構成例を示す。例示のスイッチ回路１１は、入力端子１１ｉ，出力端子１１ｏ，制御信号入力端子１１ｓ及び接地端子１１ｅを備えており、入力端子１１ｉをＰＭＩＣ２のＶＱＱＤ出力ポートに接続するとともに、出力端子１１ｏをＣＰＵ３ｃのＶＱＱＤ入力ポートに接続する。これにより、制御信号入力端子１１ｓに対して、スイッチ制御信号（イネーブル信号）ＳｃのＯＦＦ信号が入力すれば、スイッチ回路１１がＯＦＦ、即ち、特定電源ラインＬｃが遮断状態に切換わるとともに、スイッチ制御信号ＳｃのＯＮ信号が入力すれば、スイッチ回路１１がＯＮ、即ち、特定電源ラインＬｃが接続状態に切換わる。図３（ｂ）にスイッチ制御信号Ｓｃの切換タイミングを示す。
【００３８】
一方、スイッチ制御回路１２は、図２に示すように、前段シュミットトリガインバータ２１，ダイオード２２，抵抗２３，コンデンサ２４，後段シュミットトリガインバータ２５を使用し、同図に示す結線により構成した。この場合、後段シュミットトリガインバータ２５がスイッチ制御回路１２の出力部１２ｏとなり、この出力部１２ｏをスイッチ回路１１の入力端子１１ｉに接続するとともに、前段シュミットトリガインバータ２１がスイッチ制御回路１２の入力部１２ｉとなり、この入力部１２ｉには、前述したＣＰＵ３ｃに接続した信号ラインＬｅから出力する図３（ａ）に示す給電開始指令Ｃｓｒを分岐させて付与する。
【００３９】
このスイッチ制御回路１２は、入力部１２ｉに付与される給電開始指令Ｃｓｒの信号レベルがＬレベルのときは、出力部１２ｏの信号レベルもＬレベルを維持する。これに対して、入力部１２ｉの信号レベルがＬレベルからＨレベルに切換われば、設定した時間（オフセット時間Ｔｓ）を経過した後に、出力部１２ｏの信号レベルがＨレベルに切換わる遅延処理機能を備えている。したがって、給電開始指令Ｃｓｒは、給電開始時点ｔｎｓとしてスイッチ制御回路１２により検出される。
【００４０】
本実施形態では、このオフセット時間Ｔｓを、前述したリーク電流Ｉｄｘが発生する時間Ｔｘを稍超えた時間に設定した。このように設定すれば、リーク電流Ｉｄｘの発生を確実に防止できるとともに、集積回路３における無用な動作（立上がり）の遅れを回避できる利点がある。
【００４１】
給電開始制御回路４は、このような構成、即ち、特定電源ラインＬｃの中途に接続し、スイッチ制御信号Ｓｃの入力により当該特定電源ラインＬｃを接続状態にするスイッチ回路１１と  給電開始時点ｔｎｓを検出し、検出した時点ｔｎｓからオフセット時間Ｔｓだけ遅延させてスイッチ制御信号Ｓｃをスイッチ回路１１に入力させるスイッチ制御回路１２とを備えた構成を備えるため、比較的簡易な回路の組合わせにより構成でき、実施の容易化及び低コスト化を図る観点から最適な形態として実施できる。特に、スイッチ制御回路１２は、ＣＰＵ３ｃから電源制御部２に送られる給電開始指令Ｃｓｒに基づいて給電開始時点ｔｎｓを検出するため、給電開始時点ｔｎｓに対する比較的早い段階での検出が可能になり、誤動作等を回避して、より確実なリーク電流Ｉｄｘの発生防止を図ることができる。
【００４２】
次に、本実施形態に係るリーク電流防止装置１の動作について、図１〜図３を参照して説明する。
【００４３】
今、電子機器類Ｍに備えるパワースイッチ３２をＯＮした場合を想定する。これにより、電子機器類Ｍは動作状態となり、図１に示す各デバイス、即ち、電源部２ｐ，ＰＭＩＣ２，ＣＰＵ３ｃ，ＳＤＲＡＭ等のハードウェア構成部品３１，スイッチ回路１１，スイッチ制御回路１２がいずれも動作状態となる。この結果、図３（ａ）及び（ｆ）に示す給電開始指令Ｃｓｒ（Ｈレベル）及びＣｓｑ（Ｈレベル）が、ＣＰＵ３ｃから信号ラインＬｅ及びＬｆを通してＰＭＩＣ２に付与される。したがって、給電開始時点は、図３のｔｎｓ時点となる。
【００４４】
これにより、ＰＭＩＣ２から、図３（ｃ）の電圧ＶＤＤＱ〔Ｖ〕、図３（ｇ）の電圧ＶＮＮ〔Ｖ〕、図３（ｈ）の電圧ＶＣＣ〔Ｖ〕がそれぞれ出力し、電圧ＶＤＤＱ〔Ｖ〕は特定電源ラインＬｃを通してスイッチ回路１１の入力端子１１ｉに付与され、電圧ＶＮＮ〔Ｖ〕は電源ラインＬｂを通してＣＰＵ３ｃに付与され、電源ＶＣＣ〔Ｖ〕は電源ラインＬａ通してＣＰＵ３ｃに付与される。さらに、図１に示す電源ＶＴＴ〔Ｖ〕は、ＳＤＲＡＭ等のハードウェア構成部品３１に付与される。
【００４５】
この場合、電圧ＶＤＤＱ〔Ｖ〕はスイッチ回路１１の入力端子１１ｉに付与されるが、この時点におけるスイッチ回路１１はＯＦＦ、即ち、特定電源ラインＬｃを遮断状態に維持する状態にあるため、ＣＰＵ３ｃに電圧ＶＤＤＱ〔Ｖ〕が付与されることはない。
【００４６】
一方、上述したように、この時点において、スイッチ制御回路１２の入力部１２ｉには給電開始指令Ｃｓｒが付与されるため、スイッチ制御回路１２の入力部１２ｉの信号レベルは、図３（ｓ）に示すように、ＬレベルからＨレベルに切換わる。この結果、給電開始時点ｔｎｓからオフセット時間Ｔｓの経過（遅延）後、即ち、図３（ｂ）に示すｔｓ時点において、スイッチ制御回路１２の出力部１２ｏの信号レベルは、ＬレベルからＨレベルに切換わるとともに、同時に、図３（ｂ）に示すスイッチ制御信号Ｓｃも、ＯＦＦ信号からＯＮ信号に切換わるため、スイッチ回路１１がＯＮすることにより特定電源ラインＬｃが接続状態となる。これにより、電圧ＶＤＤＱｑ〔Ｖ〕がＣＰＵ３ｃに付与、即ち、図３（ｃ）及び（ｄ）に示すように、電圧ＶＤＤＱ〔Ｖ〕に対して、オフセット時間Ｔｓだけ遅延した電圧ＶＤＤＱｄ〔Ｖ〕がＣＰＵ３ｃに付与される。
【００４７】
このように、本実施形態に係るリーク電流防止装置１は、ＰＭＩＣ２に対して複数系統の電源ラインＬａ，Ｌｂ，Ｌｃを介して接続したＣＰＵ３ｃの内部におけるリーク電流Ｉｄｘを防止するためのリーク電流防止装置を構成するに際して、基本構成として、複数系統の電源ラインＬａ，Ｌｂ，Ｌｃの少なくとも一つの電源ラインである特定電源ラインＬｃの中途に接続することにより、当該特定電源ラインＬｃによるＣＰＵ３ｃへの給電開始時点ｔｎｓを、所定のオフセット時間Ｔｓだけオフセットして給電を開始する給電開始制御回路４を設けたため、例えば、ＰＭＩＣ２とＣＰＵ３ｃがそれぞれ異なるメーカーから提供され、ＰＭＩＣ２及びＣＰＵ３ｃにおける製造上のバラツキ要因によりＣＰＵ３ｃの内部にリーク電流Ｉｄｘが発生する場合であっても、ユーザーサイドにおいて、容易かつ低コストにリーク電流Ｉｄｘの発生を防止できるとともに、延いてはＰＭＩＣ２及びＣＰＵ３ｃを内蔵する電子機器類Ｍ全体の安定性及び信頼性の向上に寄与できる。
【００４８】
図３（ｅ）は、電圧ＶＤＤＱｑ〔Ｖ〕が付与されたことに基づいて流れるＩｄ〔Ａ〕を示しているが、電圧ＶＤＤＱｑ〔Ｖ〕は、リーク電流Ｉｄｘが発生する時間Ｔｘを稍超えた時間により設定したオフセット時間Ｔｓだけ遅延、換言すれば、図３（ｈ）に示す電圧ＶＣＣ〔Ｖ〕及び図３（ｇ）に示す電圧ＶＮＮ〔Ｖ〕が立ち上がった後に、付与されるため、図３（ｅ）に示す実線で示すように、電流Ｉｄ〔Ａ〕はほぼゼロ（０）を維持し、リーク電流Ｉｄｘは発生しないことを確認できた。
【００４９】
以上、好適実施形態について詳細に説明したが、本発明は、このような実施形態に限定されるものではなく、細部の構成（回路構成），素材，数量，数値等において、本発明の要旨を逸脱しない範囲で、任意に変更，追加，削除することができる。
【００５０】
例えば、給電開始制御回路４として、特定電源ラインＬｃの中途に接続し、スイッチ制御信号Ｓｃの入力により当該特定電源ラインＬｃを接続状態にするスイッチ回路１１と  給電開始時点ｔｎｓを検出し、検出した時点ｔｎｓからオフセット時間Ｔｓだけ遅延させてスイッチ制御信号Ｓｃをスイッチ回路１１に入力させるスイッチ制御回路１２とにより構成した場合を示したが、スイッチ回路１１とスイッチ制御回路１２は、同様の回路機能を有する一体の回路として構成してもよい。また、オフセット時間Ｔｓとして遅延する場合を例示したが、相対的に早める場合を排除するものではない。さらに、特定電源ラインＬｃとして、電源ラインＬｃを適用した場合を示したが、他の電源ラインＬａ…を適用してもよいし、一つの電源ラインＬｃに適用した場合を示したが、二以上の電源ラインＬｃ…に適用してもよい。この際、各電源ラインＬｃ…のオフセット時間Ｔｓは任意に異ならせることが可能である。一方、集積回路３として、ＣＰＵ３ｃを適用した例を示したが、他の各種デバイスに係わる集積回路３に適用できる。他方、スイッチ制御回路１２は、ＣＰＵ３ｃからＰＭＩＣ２に送られる給電開始指令Ｃｓｒに基づいて給電開始時点ｔｎｓを検出する場合を示したが、ＶＤＤＱ〔Ｖ〕の出力を直接検出する場合や他の信号を利用する場合を排除するものではない。なお、オフセット時間Ｔｓは、少なくともリーク電流Ｉｄｘが発生する時間Ｔｘを稍超えた時間を設定することが望ましいが、時間Ｔｘ以上となる任意の時間を適用可能である。
【産業上の利用可能性】
【００５１】
本発明に係るリーク電流防止装置は、各種電子機器類に備える電源制御部に対して複数系統の電源ラインを介して接続した集積回路の内部におけるリーク電流を防止する際に利用できる。
【符号の説明】
【００５２】
１：リーク電流防止装置，２：電源制御部，３：集積回路，３ｃ：ＣＰＵ，４：給電開始制御回路，１１：スイッチ回路，１２：スイッチ制御回路，Ｌａ：電源ライン，Ｌｂ：電源ライン，Ｌｃ：特定電源ライン（電源ライン），Ｉｄｘ：リーク電流，ｔｎｓ：給電開始時点，Ｔｓ：オフセット時間，Ｔｘ：リーク電流が発生する時間，Ｓｃ：スイッチ制御信号，Ｃｓｒ：給電開始指令
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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