(57)【要約】【課題】良好な特性を維持しつつ、微細化を達成した、酸化物半導体を用いた半導体装置を提供することを目的の一とする。【解決手段】酸化物半導体層と、酸化物半導体層と接するソース電極及びドレイン電極と、酸化物半導体層と重なるゲート電極と、酸化物半導体層とゲート電極との間に設けられたゲート絶縁層と、を有し、ソース電極またはドレイン電極は、第１の導電層と、第１の導電層の端面よりチャネル長方向に伸長した領域を有する第２の導電層と、を含み、第２の導電層の伸長した領域の上に、前記伸長した領域のチャネル長方向の長さより小さいチャネル長方向の長さの底面を有するサイドウォール絶縁層を有する半導体装置である。【選択図】図１
2020074493.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタと、容量と、を有する半導体装置であって、
前記トランジスタは、ＩｎとＧａとＺｎとを有する酸化物半導体層と、前記酸化物半導体層と接する領域を有するソース電極と、前記酸化物半導体層と接する領域を有するドレイン電極と、を有し、
前記ソース電極は、第１の導電層と、前記第１の導電層上の第２の導電層との積層構造を有し、
前記ドレイン電極は、第３の導電層と、前記第３の導電層上の第４の導電層との積層構造を有し、
前記第１の導電層の端部は、前記第２の導電層の端部よりもチャネル長方向に延びており、
前記第３の導電層の端部は、前記第４の導電層の端部よりもチャネル長方向に延びている半導体装置。
【請求項２】
トランジスタと、容量と、を有する半導体装置であって、
前記トランジスタは、ＩｎとＧａとＺｎとを有する酸化物半導体層と、前記酸化物半導体層と接する領域を有するソース電極と、前記酸化物半導体層と接する領域を有するドレイン電極と、を有し、
前記ソース電極は、第１の導電層と、前記第１の導電層上の第２の導電層との積層構造を有し、
前記ドレイン電極は、第３の導電層と、前記第３の導電層上の第４の導電層との積層構造を有し、
前記第１の導電層の端部は、前記第２の導電層の端部よりもチャネル長方向に延びており、
前記第３の導電層の端部は、前記第４の導電層の端部よりもチャネル長方向に延びており、
前記第１の導電層と前記第３の導電層とは、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、またはタングステンから選ばれた元素を有する、若しくは前記元素を成分とする合金を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の技術分野は、半導体装置に関する。ここで、半導体装置とは、半導体特性を利用す
ることで機能する素子および装置全般を指すものである。
【背景技術】
【０００２】
金属酸化物は多様に存在し、さまざまな用途に用いられている。酸化インジウムはよく知
られた材料であり、液晶表示装置などに必要とされる透明電極の材料として用いられてい
る。
【０００３】
金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物としては
、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このよう
な金属酸化物をチャネル形成領域に用いた薄膜トランジスタが既に知られている（例えば
、特許文献１乃至特許文献４、非特許文献１等参照）。
【０００４】
ところで、金属酸化物には、一元系酸化物のみでなく多元系酸化物も知られている。例え
ば、ホモロガス相を有するＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ：自然数）は、Ｉｎ、Ｇａおよ
びＺｎを有する多元系酸化物半導体（Ｉｎ−Ｇａ−Ｚｎ系酸化物とも表記する）として知
られている（例えば、非特許文献２乃至非特許文献４等参照）。
【０００５】
そして、上記のようなＩｎ−Ｇａ−Ｚｎ系酸化物で構成される酸化物半導体も、薄膜トラ
ンジスタのチャネル形成領域に適用可能であることが確認されている（例えば、特許文献
５、非特許文献５および非特許文献６等参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開昭６０−１９８８６１号公報
【特許文献２】特開平８−２６４７９４号公報
【特許文献３】特表平１１−５０５３７７号公報
【特許文献４】特開２０００−１５０９００号公報
【特許文献５】特開２００４−１０３９５７号公報
【非特許文献】
【０００７】
【非特許文献１】Ｍ．  Ｗ．  Ｐｒｉｎｓ，  Ｋ．  Ｏ．  Ｇｒｏｓｓｅ−Ｈｏｌｚ，  Ｇ．  Ｍｕｌｌｅｒ，  Ｊ．  Ｆ．  Ｍ．  Ｃｉｌｌｅｓｓｅｎ，  Ｊ．  Ｂ．  Ｇｉｅｓｂｅｒｓ，  Ｒ．  Ｐ．  Ｗｅｅｎｉｎｇ，  ａｎｄ  Ｒ．  Ｍ．  Ｗｏｌｆ、「Ａ  ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ｔｒａｎｓｐａｒｅｎｔ  ｔｈｉｎ−ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒ」、  Ａｐｐｌ．  Ｐｈｙｓ．  Ｌｅｔｔ．、１７  Ｊｕｎｅ  １９９６、  Ｖｏｌ．６８  ｐ．３６５０−３６５２
【非特許文献２】Ｍ．  Ｎａｋａｍｕｒａ，  Ｎ．  Ｋｉｍｉｚｕｋａ，  ａｎｄ  Ｔ．  Ｍｏｈｒｉ、「Ｔｈｅ  Ｐｈａｓｅ  Ｒｅｌａｔｉｏｎｓ  ｉｎ  ｔｈｅ  Ｉｎ２Ｏ３−Ｇａ２ＺｎＯ４−ＺｎＯ  Ｓｙｓｔｅｍ  ａｔ  １３５０℃」、Ｊ．  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｈｅｍ．、１９９１、Ｖｏｌ．９３，  ｐ．２９８−３１５
【非特許文献３】Ｎ．  Ｋｉｍｉｚｕｋａ，  Ｍ．  Ｉｓｏｂｅ，  ａｎｄ  Ｍ．  Ｎａｋａｍｕｒａ、「Ｓｙｎｔｈｅｓｅｓ  ａｎｄ  Ｓｉｎｇｌｅ−Ｃｒｙｓｔａｌ  Ｄａｔａ  ｏｆ  Ｈｏｍｏｌｏｇｏｕｓ  Ｃｏｍｐｏｕｎｄｓ，  Ｉｎ２Ｏ３（ＺｎＯ）ｍ（ｍ＝３，４，  ａｎｄ  ５），  ＩｎＧａＯ３（ＺｎＯ）３，  ａｎｄ  Ｇａ２Ｏ３（ＺｎＯ）ｍ（ｍ＝７，８，９，  ａｎｄ  １６）  ｉｎ  ｔｈｅ  Ｉｎ２Ｏ３−ＺｎＧａ２Ｏ４−ＺｎＯ  Ｓｙｓｔｅｍ」、  Ｊ．  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｈｅｍ．、１９９５、Ｖｏｌ．１１６，  ｐ．１７０−１７８
【非特許文献４】中村真佐樹、君塚昇、毛利尚彦、磯部光正、「ホモロガス相、ＩｎＦｅＯ３（ＺｎＯ）ｍ（ｍ：自然数）とその同型化合物の合成および結晶構造」、固体物理、１９９３年、Ｖｏｌ．２８、Ｎｏ．５、ｐ．３１７−３２７
【非特許文献５】Ｋ．  Ｎｏｍｕｒａ，  Ｈ．  Ｏｈｔａ，  Ｋ．  Ｕｅｄａ，  Ｔ．  Ｋａｍｉｙａ，  Ｍ．  Ｈｉｒａｎｏ，  ａｎｄ  Ｈ．  Ｈｏｓｏｎｏ、「Ｔｈｉｎ−ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒ  ｆａｂｒｉｃａｔｅｄ  ｉｎ  ｓｉｎｇｌｅ−ｃｒｙｓｔａｌｌｉｎｅ  ｔｒａｎｓｐａｒｅｎｔ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ」、ＳＣＩＥＮＣＥ、２００３、Ｖｏｌ．３００、ｐ．１２６９−１２７２
【非特許文献６】Ｋ．  Ｎｏｍｕｒａ，  Ｈ．  Ｏｈｔａ，  Ａ．  Ｔａｋａｇｉ，  Ｔ．  Ｋａｍｉｙａ，  Ｍ．  Ｈｉｒａｎｏ，  ａｎｄ  Ｈ．  Ｈｏｓｏｎｏ、「Ｒｏｏｍ−ｔｅｍｐｅｒａｔｕｒｅ  ｆａｂｒｉｃａｔｉｏｎ  ｏｆ  ｔｒａｎｓｐａｒｅｎｔ  ｆｌｅｘｉｂｌｅ  ｔｈｉｎ−ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒｓ  ｕｓｉｎｇ  ａｍｏｒｐｈｏｕｓ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ」、ＮＡＴＵＲＥ、２００４、Ｖｏｌ．４３２  ｐ．４８８−４９２
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、トランジスタの動作の高速化、トランジスタの低消費電力化、低価格化、など
を達成するためには、トランジスタの微細化は必須である。
【０００９】
トランジスタを微細化する場合には、製造工程において発生する不良が大きな問題となる
。例えば、ソース電極およびドレイン電極と、チャネル形成領域とは電気的に接続される
が、微細化に伴う被覆性の低下などに起因して、断線や接続不良などが生じうる。
【００１０】
また、トランジスタを微細化する場合には、短チャネル効果の問題も生じる。短チャネル
効果とは、トランジスタの微細化（チャネル長（Ｌ）の縮小）に伴って顕在化する電気特
性の劣化である。短チャネル効果は、ドレインの電界の効果がソースにまでおよぶことに
起因するものである。短チャネル効果の具体例としては、しきい値電圧の低下、Ｓ値の増
大、漏れ電流の増大などがある。特に、酸化物半導体を用いたトランジスタは、室温にお
いてシリコンを用いたトランジスタと比較してオフ電流が小さいことが知られており、こ
れは熱励起により生じるキャリアが少ない、つまりキャリア密度が小さいためと考えられ
る。キャリア密度が小さい材料を用いたトランジスタでは、しきい値電圧の低下などの短
チャネル効果が現れやすい傾向にある。
【００１１】
そこで、開示する発明の一態様は、不良を抑制しつつ微細化を達成した半導体装置の提供
を目的の一とする。または、良好な特性を維持しつつ微細化を達成した半導体装置の提供
を目的の一とする。
【課題を解決するための手段】
【００１２】
本発明の一態様は、酸化物半導体層と、酸化物半導体層と接するソース電極及びドレイン
電極と、酸化物半導体層と重なるゲート電極と、酸化物半導体層とゲート電極との間に設
けられたゲート絶縁層と、を有し、ソース電極またはドレイン電極は、第１の導電層と、
第１の導電層の端面よりチャネル長方向に伸長した領域を有する第２の導電層と、を含み
、第２の導電層の伸長した領域の上に、前記伸長した領域のチャネル長方向の長さより小
さいチャネル長方向の長さの底面を有するサイドウォール絶縁層を有する半導体装置であ
る。
【００１３】
上記において、第１の導電層および第２の導電層はテーパー形状としても良い。また、第
２の導電層は、金属の窒化物としても良い。また、第２の導電層の膜厚は５ｎｍ以上１５
ｎｍ以下にすると良い。
【００１４】
また、上記において、ソース電極またはドレイン電極は、その端面において酸化物半導体
層と接し、かつ、ソース電極またはドレイン電極と、酸化物半導体層との間に、絶縁層を
有すると良い。
【００１５】
ここで半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。例えば
、表示装置や記憶装置、集積回路などは半導体装置に含まれうる。
【００１６】
また、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」また
は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極
」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外し
ない。
【００１７】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合などをも含む。
【００１８】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることがで
きるものとする。
【００１９】
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ
などのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。
【発明の効果】
【００２０】
開示する発明の一態様によって、以下のいずれか、または双方の効果を得ることが可能で
ある。
【００２１】
第一に、ソース電極またはドレイン電極を第１の導電層と第２の導電層の積層構造として
、第２の導電層に、第１の導電層の端面よりチャネル長方向に伸長した領域を設けること
で、ソース電極またはドレイン電極上に半導体層を形成する際の被覆性が向上する。この
ため、接続不良などの発生が抑制される。
【００２２】
第二に、ソース電極またはドレイン電極において、チャネル形成領域と接する領域の近傍
を高抵抗領域とすることで、ソース電極とドレイン電極の間の電界を緩和することができ
る。このため、しきい値電圧低下などの短チャネル効果を抑制することができる。
【００２３】
このような効果により、微細化に伴う問題点が解消されることになるため、結果として、
トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に
小さくすることで、半導体装置の占める面積が小さくなり、一枚の基板から製造される半
導体装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される
。また、半導体装置が小型化されるため、同程度の大きさでさらに機能が高められた半導
体装置を実現することができる。また、チャネル長の縮小による、動作の高速化、低消費
電力化などの効果を得ることもできる。つまり、開示する発明の一態様により酸化物半導
体を用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得る
ことが可能である。
【００２４】
さらに、サイドウォール絶縁層の底面のチャネル長方向の長さは、第２の導電層において
第１の導電層の端面からチャネル長方向に伸長した領域のチャネル長方向の長さよりも小
さい。これにより、第２の導電層は、上面の一部においても酸化物半導体層と接すること
が可能となるため、ソース電極またはドレイン電極と酸化物半導体層とのコンタクト不良
を抑制することが可能となる。
【００２５】
このように、開示する発明の一態様によって、不良を抑制しつつ、または、良好な特性を
維持しつつ、微細化を達成した半導体装置を提供することができる。
【図面の簡単な説明】
【００２６】
【図１】半導体装置の断面図。
【図２】半導体装置の作製工程に係る断面図。
【図３】半導体装置の作製工程に係る断面図。
【図４】半導体装置の回路図の例。
【図５】半導体装置の回路図の例。
【図６】半導体装置の回路図の例。
【図７】電子機器の例。
【発明を実施するための形態】
【００２７】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２８】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必
ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００２９】
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同
を避けるために付すものであり、数的に限定するものではないことを付記する。
【００３０】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製工程の
例について、図１乃至図３を参照して説明する。
【００３１】
〈半導体装置の構成例〉
図１に、半導体装置の例として、トランジスタの断面構造を示す。図１では、開示する発
明の一態様に係るトランジスタとして、トップゲート型のトランジスタを示している。
【００３２】
図１に示すトランジスタ２８０は、基板２００上に、第２の導電層２４５ａ及び第１の導
電層２４２ａが順に積層されたソース電極と、第２の導電層２４５ｂ及び第１の導電層２
４２ｂが順に積層されたドレイン電極と、ソース電極に接して設けられたサイドウォール
絶縁層２５２ｃと、ドレイン電極に接して設けられたサイドウォール絶縁層２５２ｄと、
ソース電極上に設けられた絶縁層２４３ｃと、ドレイン電極上に設けられた絶縁層２４３
ｄと、絶縁層２４３ｃ及び絶縁層２４３ｄ上に設けられた酸化物半導体層２４４と、酸化
物半導体層２４４上に設けられたゲート絶縁層２４６と、ゲート絶縁層２４６上に設けら
れたゲート電極２４８と、を有している。
【００３３】
図１に示すトランジスタ２８０において、第２の導電層２４５ａは、第１の導電層２４２
ａの端面からチャネル長方向に伸長した領域を有しており、第２の導電層２４５ａと酸化
物半導体層２４４の少なくともチャネル形成領域とは接している。また、第２の導電層２
４５ｂは、第１の導電層２４２ｂの端面からチャネル長方向に伸長した領域を有しており
、第２の導電層２４５ｂと酸化物半導体層２４４の少なくともチャネル形成領域とは接し
ている。
【００３４】
さらに、図１に示すトランジスタ２８０は、第２の導電層２４５ａにおいて、第１の導電
層２４２ａの端面からチャネル長方向に伸長した領域上に、サイドウォール絶縁層２５２
ｃを有し、第２の導電層２４５ｂにおいて、第１の導電層２４２ｂの端面からチャネル長
方向に伸長した領域の上に、サイドウォール絶縁層２５２ｄを有している。サイドウォー
ル絶縁層２５２ｃは、酸化物半導体層２４４、第２の導電層２４５ａ、第１の導電層２４
２ａ、及び絶縁層２４３ｃに接して設けられている。また、サイドウォール絶縁層２５２
ｃにおいて、酸化物半導体層２４４と接する領域の少なくとも一部は湾曲形状を有してい
る。また、サイドウォール絶縁層２５２ｃのチャネル長方向の長さは、第２の導電層２４
５ａの伸長した領域におけるチャネル長方向の長さより小さい。サイドウォール絶縁層２
５２ｄは、酸化物半導体層２４４、第２の導電層２４５ｂ、第１の導電層２４２ｂ、及び
絶縁層２４３ｄに接して設けられている。また、サイドウォール絶縁層２５２ｄにおいて
、酸化物半導体層２４４と接する領域の少なくとも一部は湾曲形状を有している。また、
サイドウォール絶縁層２５２ｄのチャネル長方向の長さは、第２の導電層２４５ｂの伸長
した領域におけるチャネル長方向の長さより小さい。
【００３５】
〈トランジスタの作製工程の例〉
以下、図２及び図３を用いて、図１に示すトランジスタの作製工程の例について説明する
。
【００３６】
まず、絶縁表面を有する基板２００上に第２の導電膜２４５を形成する。次いで、第２の
導電膜２４５上に、第１の導電膜２４２を形成し、該第１の導電膜２４２上に絶縁膜２４
３を形成する（図２（Ａ）参照）。
【００３７】
基板２００に使用することができる基板に大きな制限はないが、少なくとも、後の加熱処
理に耐えうる程度の耐熱性を有していることが必要となる。例えば、ガラス基板、セラミ
ック基板、石英基板、サファイア基板などの基板を用いることができる。また、絶縁表面
を有していれば、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、
シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することも可能で
あり、これらの基板上に半導体素子が設けられていてもよい。また、基板２００上に下地
膜が設けられていても良い。
【００３８】
第２の導電膜２４５の膜厚は、３ｎｍ以上３０ｎｍ以下、好ましくは５ｎｍ以上１５ｎｍ
以下とする。第２の導電膜２４５は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣ
ＶＤ法などのＣＶＤ法を用いて形成することができる。
【００３９】
第２の導電膜２４５の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モ
リブデン、タングステンから選ばれた元素やこれらの窒化物、上述した元素を成分とする
合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウムのい
ずれか、またはこれらを複数組み合わせた材料を用いてもよい。また、アルミニウムに、
チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選
ばれた元素、またはこれらを複数組み合わせた材料を用いてもよい。また、酸化インジウ
ム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化ス
ズ合金（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜
鉛合金（Ｉｎ２Ｏ３−ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸
化シリコンを含有させた導電性の金属酸化物を用いても良い。
【００４０】
第１の導電膜２４２は、第２の導電膜２４５と同様の材料及び同様の成膜方法で形成する
ことができる。第１の導電膜２４２の膜厚は、例えば、５０ｎｍ以上５００ｎｍ以下とす
る。ただし、第１の導電膜２４２と、第２の導電膜２４５とは、エッチング選択比が確保
される材料を用いる。
【００４１】
なお、第１の導電膜２４２は、単層構造であっても良いし、２層以上の積層構造としても
よい。例えば、チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミ
ニウム膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが
積層された３層構造などが挙げられる。
【００４２】
なお、第２の導電膜２４５の材料として、後に形成する酸化物半導体層よりも仕事関数の
高い金属材料を用いると、第２の導電膜２４５と酸化物半導体層との接触界面での抵抗を
高めることができるため好ましい。このような金属材料としては、例えば、金、白金、窒
化タングステン、酸化インジウム酸化スズ合金等が挙げられる。また、第２の導電膜２４
５の材料として第１の導電膜２４２よりも高抵抗な材料を用いると、作製されるトランジ
スタ２８０のソース電極及びドレイン電極において、酸化物半導体層のチャネル形成領域
と接する領域が、その他の領域よりも高抵抗となるため、ソース電極とドレイン電極の間
の電界を緩和して短チャネル効果を抑制することができ、好ましい。また、第２の導電膜
２４５はソース電極またはドレイン電極の一部となり酸化物半導体層と接するから、第２
の導電膜２４５には、酸化物半導体層との接触により化学反応しない材料を用いるのが望
ましい。
【００４３】
本実施の形態においては、第２の導電膜２４５として窒化モリブデン膜を形成し、第１の
導電膜２４２としてチタン膜を形成するものとする。
【００４４】
絶縁膜２４３は、膜厚５０ｎｍ以上３００ｎｍ以下、好ましくは、１００ｎｍ以上２００
ｎｍ以下で形成する。本実施の形態においては、絶縁膜２４３として、酸化シリコン膜を
形成するものとする。なお、絶縁膜２４３は必ずしも形成しなくてもよいが、絶縁膜２４
３を設ける場合には、後に形成されるソース電極またはドレイン電極と、酸化物半導体層
との接触領域（接触面積など）の制御が容易になる。つまり、ソース電極またはドレイン
電極の抵抗の制御が容易になり、短チャネル効果の抑制を効果的に行うことができる。ま
た、絶縁膜２４３を設けることにより、後に形成されるゲート電極と、ソース電極及びド
レイン電極と、の間の寄生容量を低減することが可能である。
【００４５】
次いで、絶縁膜２４３上にマスクを形成し、該マスクを用いて絶縁膜２４３をエッチング
することにより、絶縁層２４３ａ、２４３ｂを形成する。絶縁膜２４３のエッチングには
、ウェットエッチングまたはドライエッチングを用いることができ、ウェットエッチング
とドライエッチングを組み合わせて用いてもよい。絶縁膜２４３を所望の形状にエッチン
グできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチ
ング時間、温度等）を適宜設定するものとする。ただし、トランジスタのチャネル長（Ｌ
）を微細に加工するためには、ドライエッチングを用いるのが好ましい。ドライエッチン
グに用いるエッチングガスとしては、例えば、六フッ化硫黄（ＳＦ６）、三フッ化窒素（
ＮＦ３）、トリフルオロメタン（ＣＨＦ３）、オクタフルオロシクロブタン（Ｃ４Ｆ８）
などのフッ素を含むガス、四フッ化炭素（ＣＦ４）と水素の混合ガス等を用いることがで
き、希ガス（ヘリウム（Ｈｅ）、アルゴン（Ａｒ）、キセノン（Ｘｅ））、一酸化炭素、
二酸化炭素等を添加しても良い。
【００４６】
次いで、絶縁膜２４３のエッチングに用いたマスクを用いて、第１の導電膜２４２をエッ
チングすることにより、第１の導電層２４２ａ、２４２ｂを形成する（図２（Ｂ）参照）
。なお、第１の導電膜２４２をエッチングする際には、第１の導電膜２４２と第２の導電
膜２４５とのエッチングの選択比が確保されるエッチング材料を用いる。また、第１の導
電膜２４２をエッチングする前にマスクを除去し、絶縁層２４３ａ及び絶縁層２４３ｂを
マスクとして用いて第１の導電膜２４２をエッチングしても良い。
【００４７】
第１の導電膜２４２のエッチングには、ウェットエッチングまたはドライエッチングを用
いることができる。また、ウェットエッチングとドライエッチングを組み合わせて用いて
もよい。所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチン
グガスやエッチング液、エッチング時間、温度等）を適宜設定するものとする。ただし、
トランジスタのチャネル長（Ｌ）を微細に加工するためには、ドライエッチングを用いる
のが好ましい。本実施の形態においては、四フッ化炭素（ＣＦ４）と塩素（Ｃｌ２）と酸
素（Ｏ２）との混合ガス、四フッ化炭素（ＣＦ４）と酸素（Ｏ２）の混合ガス、六フッ化
硫黄（ＳＦ６）と塩素（Ｃｌ２）と酸素（Ｏ２）との混合ガス、または、六フッ化硫黄（
ＳＦ６）と酸素（Ｏ２）との混合ガスをエッチングガスとして用いたドライエッチングに
よって第１の導電膜２４２を加工するものとする。
【００４８】
次に、絶縁層２４３ａ、２４３ｂ、および、露出した第２の導電膜２４５を覆うように絶
縁膜２５２を形成する（図２（Ｃ）参照）。絶縁膜２５２は、ＣＶＤ法やスパッタ法を用
いて形成することができる。また、絶縁膜２５２は、酸化シリコン、窒化シリコン、酸化
窒化シリコン、酸化アルミニウムなどを含むように形成するのが好適である。また、絶縁
膜２５２は、単層構造としても良いし、積層構造としても良い。
【００４９】
次に、第２の導電膜２４５上であって、第１の導電層２４２ａと第１の導電層２４２ｂの
間の領域に、サイドウォール絶縁層２５２ａ、２５２ｂを形成する（図２（Ｄ）参照）。
サイドウォール絶縁層２５２ａ、２５２ｂは、絶縁膜２５２に異方性の高いエッチング処
理を行うことで、自己整合的に形成することができる。ここで、異方性の高いエッチング
としては、ドライエッチングが好ましく、例えば、エッチングガスとして、トリフルオロ
メタン（ＣＨＦ３）、オクタフルオロシクロブタン（Ｃ４Ｆ８）などのフッ素を含むガス
を用いることができ、ヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加しても良
い。さらに、ドライエッチングとして、基板に高周波電圧を印加する、反応性イオンエッ
チング法（ＲＩＥ法）を用いるのが好ましい。
【００５０】
次に、サイドウォール絶縁層２５２ａ、２５２ｂをマスクとして第２の導電膜２４５を選
択的にエッチングし、第２の導電層２４５ａ、２４５ｂを形成する（図３（Ａ）参照）。
このエッチング工程によって、第２の導電層２４５ａ及び第１の導電層２４２ａが積層し
たソース電極と、第２の導電層２４５ｂ及び第１の導電層２４２ｂが積層したドレイン電
極とが形成される。
【００５１】
第２の導電膜２４５のエッチングには、ウェットエッチングまたはドライエッチングを用
いることができる。また、ウェットエッチングとドライエッチングを組み合わせて用いて
もよい。所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチン
グガスやエッチング液、エッチング時間、温度等）を適宜設定するものとする。ただし、
トランジスタのチャネル長（Ｌ）を微細に加工するためには、ドライエッチングを用いる
のが好ましい。第２の導電膜２４５のエッチングにドライエッチングを用いる場合、エッ
チングガスとしては、例えば、塩素（Ｃｌ２）、三塩化ホウ素（ＢＣｌ３）、四塩化ケイ
素（ＳｉＣｌ４）、四フッ化炭素（ＣＦ４）、六フッ化硫黄（ＳＦ６）、三フッ化窒素（
ＮＦ３）等を用いることができ、これらのうちから複数を選択した混合ガスを用いること
もできる。また、これらに、希ガス（ヘリウム（Ｈｅ）、アルゴン（Ａｒ））、酸素等を
添加しても良い。
【００５２】
トランジスタ２８０のチャネル長（Ｌ）は、第２の導電層２４５ａの下端部と第２の導電
層２４５ｂの下端部との間隔によって決定される。チャネル長（Ｌ）は、トランジスタ２
８０の用途によって異なるが、例えば１０ｎｍ以上１０００ｎｍ以下、好ましくは２０ｎ
ｍ以上４００ｎｍ以下とすることができる。
【００５３】
なお、本実施の形態で示すトランジスタの作製工程では、サイドウォール絶縁層２５２ａ
を用いて第２の導電膜２４５をエッチングしているため、第２の導電層２４５ａにおいて
、第１の導電層２４２ａの端面からチャネル長方向に伸長した領域のチャネル長方向の長
さ（ＬＳ）と、サイドウォール絶縁層２５２ａの底面のチャネル長方向の長さは略一致し
ている。同様に、サイドウォール絶縁層２５２ｂを用いて第２の導電膜２４５をエッチン
グしているため、第２の導電層２４５ｂにおいて、第１の導電層２４２ｂの端面からチャ
ネル長方向に伸長した領域のチャネル長方向の長さ（ＬＤ）と、サイドウォール絶縁層２
５２ｂの底面のチャネル長方向の長さは略一致している。サイドウォール絶縁層２５２ａ
、２５２ｂは、絶縁膜２５２のエッチング処理によって自己整合的に形成されるため、上
記（ＬＳ）または（ＬＤ）は、絶縁膜２５２の膜厚によって決定される。つまり、絶縁膜
２５２の膜厚を制御することで、トランジスタ２８０のチャネル長（Ｌ）を微細に調整す
ることができる。例えば、トランジスタ２８０のチャネル長（Ｌ）を、マスク形成のため
の露光装置の最小加工寸法より微細に調整することもできる。このため、トランジスタ２
８０の所望のチャネル長（Ｌ）および、第１の導電層２４２ａ、２４２ｂの加工に用いる
露光装置の解像度等に応じて、絶縁膜２５２の膜厚を決定すればよい。
【００５４】
次に、サイドウォール絶縁層２５２ａおよびサイドウォール絶縁層２５２ｂをエッチング
により後退させて、サイドウォール絶縁層２５２ｃおよびサイドウォール絶縁層２５２ｄ
を形成する（図３（Ｂ）参照）。サイドウォール絶縁層２５２ａおよびサイドウォール絶
縁層２５２ｂのエッチングには、異方性の高いエッチングを適用するのが望ましいが、異
方性の低いエッチングであっても大きな問題はない。エッチングは、少なくとも、サイド
ウォール絶縁層２５２ｃおよびサイドウォール絶縁層２５２ｄが形成され、サイドウォー
ル絶縁層２５２ａおよびサイドウォール絶縁層２５２ｂと、第２の導電層２４５ａや第２
の導電層２４５ｂとの選択比が取れる条件で行えばよい。異方性の高いエッチングを行う
場合、例えば、サイドウォール絶縁層２５２ａおよびサイドウォール絶縁層２５２ｂの形
成の場合と同様のエッチングを適用することができる。なお、このエッチングの際に絶縁
層２４３ａおよび絶縁層２４３ｂもあわせてエッチングされ、膜厚の減少した絶縁層２４
３ｃおよび絶縁層２４３ｄとなる。
【００５５】
上記エッチングにより、サイドウォール絶縁層２５２ａに覆われていた第２の導電層２４
５ａの一部、および、サイドウォール絶縁層２５２ｂに覆われていた第２の導電層２４５
ｂの一部が露出する。つまり、第２の導電層２４５ａの上面であって、第１の導電層２４
２ａの端面からチャネル長方向に伸長した領域の一部が露出する。また、第２の導電層２
４５ｂの上面であって、第１の導電層２４２ｂの端面からチャネル長方向に伸長した領域
の一部が露出する。これにより、第２の導電層２４５ａや第２の導電層２４５ｂと、後に
形成される酸化物半導体層との接続不良の発生を抑制することができる。なお、上記露出
した領域のチャネル長方向の長さは、第２の導電層の厚さより大きいことが望ましく、例
えば３ｎｍ以上とすることができる。短チャネル効果を抑制しつつ、コンタクト不良を十
分に抑制するためには、２０ｎｍ以上１００ｎｍ以下とすることが望ましい。
【００５６】
次に、絶縁層２４３ｃ、２４３ｄ、サイドウォール絶縁層２５２ｃ、２５２ｄを覆い、且
つ、第２の導電層２４５ａ及び第２の導電層２４５ｂに接するように酸化物半導体層２４
４をスパッタ法によって形成する（図３（Ｃ）参照）。
【００５７】
トランジスタ２８０のソース電極は、第２の導電層２４５ａの端部、具体的には、第１の
導電層２４２ａの端面よりもチャネル長方向に伸長した領域の端面と、第２の導電層２４
５ａの上面であって、第１の導電層２４２ａまたはサイドウォール絶縁層２５２ｃと接し
ない領域で、酸化物半導体層２４４と接している。また、ドレイン電極は、第２の導電層
２４５ｂの端部、具体的には、第１の導電層２４２ｂの端面よりもチャネル長方向に伸長
した領域の端面と、第２の導電層２４５ｂの上面であって、第１の導電層２４２ｂまたは
サイドウォール絶縁層２５２ｄと接しない領域で、酸化物半導体層２４４と接している。
【００５８】
このように、第２の導電層２４５ａ、２４５ｂの端部において酸化物半導体層２４４と接
することで、ソース電極またはドレイン電極の上面においても酸化物半導体層２４４と接
する場合、または、第１の導電層２４２ａ、２４２ｂの端部において酸化物半導体層２４
４と接する場合と比較して、ソース電極またはドレイン電極と酸化物半導体層２４４との
接触面積を大幅に低減することができる。このため、接触界面におけるコンタクト抵抗を
増大させることができる。加えて、第２の導電層を第１の導電層よりも高抵抗な材料を用
いて作製すると、より効果的にコンタクト抵抗を高めることができるため、好ましい。
【００５９】
また、第２の導電層２４５ａにおける、第１の導電層２４２ａの端面よりチャネル長方向
に伸長した領域（第２の導電層の単層でなる領域）は、他の領域（第１の導電層と第２の
導電層の積層でなる領域）と比較して電極の厚さが小さい。つまり、電荷の流れに垂直な
断面の面積が小さくなっている。抵抗は断面積に反比例するから、第２の導電層２４５ａ
における、第１の導電層２４２ａの端面よりチャネル長方向に伸長した領域は、他の領域
と比較して抵抗が高い、高抵抗領域（ＨＲＲ：Ｈｉｇｈ−Ｒｅｓｉｓｔａｎｃｅ  Ｒｅｇ
ｉｏｎ）であるということができる。第２の導電層２４５ｂについても同様のことがいえ
る。
【００６０】
本実施の形態で示すトランジスタ２８０は、ソース電極またはドレイン電極と酸化物半導
体層２４４とのコンタクト抵抗を高め、また、ソース電極またはドレイン電極において酸
化物半導体層２４４のチャネル形成領域と接する領域の近傍を高抵抗領域とすることで、
トランジスタ２８０のチャネル長（Ｌ）を短くしても、ソース電極とドレイン電極の間の
電界を緩和して短チャネル効果を抑制することができる。
【００６１】
また、上述したように、サイドウォール絶縁層２５２ａまたはサイドウォール絶縁層２５
２ｂを後退させて、サイドウォール絶縁層２５２ｃまたはサイドウォール絶縁層２５２ｄ
を形成することで、第２の導電層２４５ａまたは第２の導電層２４５ｂの上面の一部の領
域においても酸化物半導体層２４４と接することが可能となる。これによって、酸化物半
導体層２４４とソース電極またはドレイン電極とのコンタクト不良を抑制することができ
る。
【００６２】
さらに、サイドウォール絶縁層２５２ｃ及びサイドウォール絶縁層２５２ｄがそれぞれ設
けられることにより、酸化物半導体層２４４、ゲート絶縁層２４６の被覆性を向上し、接
続不良などの発生を抑制することができる。
【００６３】
酸化物半導体層２４４は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三
元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−
Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ
系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系
、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系
、Ｚｎ−Ｏ系などを用いて形成することができる。
【００６４】
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオ
フ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体
装置に用いる半導体材料としては好適である。
【００６５】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）
ｍ（ｍ＞０）で表記されるものがある。また、Ｇａに代えてＭを用い、ＩｎＭＯ３（Ｚｎ
Ｏ）ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム
（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、
コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、
Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ
、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出
されるものであり、あくまでも一例に過ぎないことを付記する。
【００６６】
酸化物半導体層２４４をスパッタ法で作製するためのターゲットとしては、例えば、Ｉｎ
２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有する酸化物半導体
成膜用ターゲットなどを用いることができる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝
１：１：１［ｍｏｌ数比］の組成比を有する酸化物半導体成膜用ターゲットや、Ｉｎ２Ｏ
３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有する酸化物半導体成膜
用ターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：０：２［ｍｏｌ数比］の組成比
を有する酸化物半導体成膜用ターゲットを用いることもできる。
【００６７】
本実施の形態では、非晶質構造の酸化物半導体層２４４を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸
化物半導体成膜用ターゲットを用いるスパッタ法により形成することとする。
【００６８】
酸化物半導体成膜用ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５
％以上、さらに好ましくは９９．９％以上である。相対密度の高い酸化物半導体成膜用タ
ーゲットを用いることにより、緻密な構造の酸化物半導体層２４４を形成することが可能
である。
【００６９】
酸化物半導体層２４４の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲
気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である
。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下
（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適
である。
【００７０】
酸化物半導体層２４４の形成の際には、例えば、減圧状態に保持された処理室内に被処理
物（ここでは、基板２００を含む構造体）を保持し、被処理物の温度が１００℃以上５５
０℃未満、好ましくは２００℃以上４００℃以下となるように被処理物を熱する。または
、酸化物半導体層２４４の形成の際の被処理物の温度は、室温としてもよい。そして、処
理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ター
ゲットを用いて酸化物半導体層２４４を形成する。被処理物を熱しながら酸化物半導体層
２４４を形成することにより、酸化物半導体層２４４に含まれる不純物を低減することが
できる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去する
ためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオ
ンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボ分子
ポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排
気することで、処理室から水素や水などを除去することができるため、酸化物半導体層２
４４中の不純物濃度を低減できる。
【００７１】
酸化物半導体層２４４の形成条件としては、例えば、被処理物とターゲットの間との距離
が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素
１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴン
の混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を
用いると、ごみ（成膜時に形成される粉状の物質など）を低減でき、膜厚分布も均一とな
るため好ましい。酸化物半導体層２４４の膜厚は、例えば、３ｎｍ以上３０ｎｍ以下、好
ましくは５ｎｍ以上１５ｎｍ以下とする。このような厚さの酸化物半導体層２４４を用い
ることで、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する
酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは
、用いる材料や用途などに応じて選択することもできる。
【００７２】
なお、酸化物半導体層２４４をスパッタ法により形成する前には、アルゴンガスを導入し
てプラズマを発生させる逆スパッタを行い、形成表面（例えば絶縁層２４３ｃ、２４３ｄ
の表面）の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタ
においては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオ
ンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを
衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処
理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘ
リウム、酸素などによる雰囲気を適用してもよい。
【００７３】
その後、酸化物半導体層２４４に対して、熱処理（第１の熱処理）を行うことが望ましい
。この第１の熱処理によって酸化物半導体層２４４中の、過剰な水素（水や水酸基を含む
）を除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減する
ことができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、または４０
０℃以上５００℃以下とする。
【００７４】
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、
４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層２４４は大気に触
れさせず、水や水素の混入が生じないようにする。
【００７５】
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射
によって、被処理物を加熱する装置を用いても良い。例えば、ＧＲＴＡ（Ｇａｓ  Ｒａｐ
ｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅ
ｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ
）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ
、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ラン
プなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。
ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴン
などの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が
用いられる。
【００７６】
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分
間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい
。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温
度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素
を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、
酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである
。
【００７７】
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等
）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ま
しい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの
純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（
すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【００７８】
いずれにしても、第１の熱処理によって不純物を低減し、ｉ型（真性半導体）またはｉ型
に限りなく近い酸化物半導体層２４４を形成することで、極めて優れた特性のトランジス
タを実現することができる。
【００７９】
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、
当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や
、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成
後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱
水素化処理は、一回に限らず複数回行っても良い。
【００８０】
次に、酸化物半導体層２４４に接するゲート絶縁層２４６を形成する（図３（Ｄ）参照）
。ここで、第２の導電層２４５ａ、２４５ｂ上にサイドウォール絶縁層２５２ｃ、２５２
ｄをそれぞれ有することで、ソース電極及びドレイン電極の端部における段差を緩やかな
ものとすることができるため、ゲート絶縁層２４６の被覆性を向上させ、段切れを防止す
ることが可能である。
【００８１】
ゲート絶縁層２４６は、ＣＶＤ法やスパッタ法等を用いて形成することができる。また、
ゲート絶縁層２４６は、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニ
ウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（Ｈｆ
ＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘ
Ｏｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ
（ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁層２４６
は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されな
いが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くする
のが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好
ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【００８２】
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが
問題となる。ゲートリークの問題を解消するには、ゲート絶縁層２４６に、酸化ハフニウ
ム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０
、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞
０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０）
）、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶
縁層２４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜
厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、
窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれか
を含む膜との積層構造としてもよい。
【００８３】
ゲート絶縁層２４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱
処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５
０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行え
ばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減
することができる。また、ゲート絶縁層２４６が酸素を含む場合、酸化物半導体層２４４
に酸素を供給し、該酸化物半導体層２４４の酸素欠損を補填して、ｉ型（真性半導体）ま
たはｉ型に限りなく近い酸化物半導体層を形成することもできる。
【００８４】
なお、本実施の形態では、ゲート絶縁層２４６の形成後に第２の熱処理を行っているが、
第２の熱処理のタイミングはこれに特に限定されない。例えば、ゲート電極の形成後に第
２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし
、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼
ねさせても良い。
【００８５】
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物
半導体層２４４を、その主成分以外の不純物が極力含まれないように高純度化することが
できる。これにより、酸化物半導体層２４４中の水素濃度を、５×１０１９ａｔｏｍｓ／
ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０
１７ａｔｏｍｓ／ｃｍ３以下とすることができる。また、酸化物半導体層２４４のキャリ
ア密度を、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）
と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、より好ましくは、１
．４５×１０１０／ｃｍ３未満）とすることができる。そして、これにより、オフ電流が
十分に小さくなる。例えば、トランジスタ２８０の室温でのオフ電流（ここでは、単位チ
ャネル幅（１μｍ）あたりの値）は、１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０
−２１Ａ）以下、望ましくは、１０ｚＡ以下となる。
【００８６】
次に、ゲート絶縁層２４６上において酸化物半導体層２４４のチャネル形成領域と重畳す
る領域にゲート電極２４８を形成する（図３（Ｅ）参照）。ゲート電極２４８は、ゲート
絶縁層２４６上に導電膜を形成した後に、当該導電膜を選択的にエッチングすることによ
って形成することができる。ゲート電極２４８となる導電膜は、スパッタ法をはじめとす
るＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は
、ソース電極またはドレイン電極などの場合と同様であり、これらの記載を参酌できる。
ただし、ゲート電極２４８の材料の仕事関数が酸化物半導体層２４４の電子親和力と同程
度またはそれより小さいと、トランジスタを微細化した場合に、そのしきい値電圧がマイ
ナスにシフトすることがある。よって、ゲート電極２４８には、酸化物半導体層２４４の
電子親和力より大きい仕事関数を有する材料を用いるのが好ましい。このような材料とし
ては、例えば、タングステン、白金、金、ｐ型の導電性を付与したシリコンなどがある。
【００８７】
以上により、酸化物半導体層２４４を用いたトランジスタ２８０が完成する。
【００８８】
本実施の形態に示すトランジスタ２８０のチャネル長（Ｌ）は、サイドウォール絶縁層２
５２ａ、２５２ｂを形成するための絶縁膜２５２の膜厚によって微細に制御することがで
きる。よって、該絶縁膜２５２の膜厚を適宜設定することにより、トランジスタ２８０の
チャネル長（Ｌ）を縮小し、容易に半導体装置の微細化を図ることができる。
【００８９】
本実施の形態に示すトランジスタ２８０は、第２の導電層２４５ａにおいて、第１の導電
層２４２ａの端面からチャネル長方向に伸長した領域、及び、第２の導電層２４５ｂにお
いて、第１の導電層２４２ｂの端面からチャネル長方向に伸長した領域に、サイドウォー
ル絶縁層２５２ｃ及びサイドウォール絶縁層２５２ｄがそれぞれ設けられることにより、
酸化物半導体層２４４、ゲート絶縁層２４６の被覆性を向上し、接続不良などの発生を抑
制することができる。
【００９０】
また、サイドウォール絶縁層２５２ｃの底面のチャネル長方向の長さは、第２の導電層２
４５ａにおいて第１の導電層２４２ａの端面からチャネル長方向に伸長した領域のチャネ
ル長方向の長さ（ＬＳ）よりも小さい。同様に、サイドウォール絶縁層２５２ｄの底面の
チャネル長方向の長さは、第２の導電層２４５ｂにおいて第１の導電層２４２ｂの端面か
らチャネル長方向に伸長した領域のチャネル長方向の長さ（ＬＤ）よりも小さい。したが
って、第２の導電層２４５ａまたは第２の導電層２４５ｂは、それぞれ上面の一部におい
ても酸化物半導体層２４４と接することが可能となるため、ソース電極またはドレイン電
極と酸化物半導体層２４４とのコンタクト不良を抑制することが可能となる。
【００９１】
さらに、本実施の形態に示すトランジスタ２８０は、第２の導電層２４５ａに第１の導電
層２４２ａの端面からチャネル長方向に伸長した領域を設け、且つ、第２の導電層２４５
ｂに第１の導電層２４２ｂの端面からチャネル長方向に伸長した領域を設けて、酸化物半
導体層２４４のチャネル形成領域と接する領域の近傍を高抵抗領域とすることで、ソース
電極とドレイン電極の間の電界を緩和して、しきい値電圧低下などの短チャネル効果を抑
制することができる。
【００９２】
このように、開示する発明の一態様では、微細化に伴う問題点を解消することができるた
め、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジス
タサイズを十分に小さくすることで、半導体装置の占める面積が小さくなるため、一枚の
基板から製造される半導体装置の取り数が増大する。これにより、半導体装置あたりの製
造コストは抑制される。また、半導体装置が小型化されるため、同程度の大きさでさらに
機能が高められた半導体装置を実現することができる。また、チャネル長の縮小による、
動作の高速化、低消費電力化などの効果を得ることもできる。つまり、開示する発明の一
態様により酸化物半導体を用いたトランジスタの微細化が達成されることで、これに付随
する様々な効果を得ることが可能である。
【００９３】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【００９４】
（実施の形態２）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図４を参
照して説明する。ここでは、記憶装置の一例について説明する。なお、回路図においては
、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す
場合がある。
【００９５】
図４（Ａ−１）に示す半導体装置において、第１の配線（１ｓｔ  Ｌｉｎｅ）とトランジ
スタ３００のソース電極とは、電気的に接続され、第２の配線（２ｎｄ  Ｌｉｎｅ）とト
ランジスタ３００のドレイン電極とは、電気的に接続されている。また、第３の配線（３
ｒｄ  Ｌｉｎｅ）とトランジスタ３１０のソース電極またはドレイン電極の一方とは、電
気的に接続され、第４の配線（４ｔｈ  Ｌｉｎｅ）と、トランジスタ３１０のゲート電極
とは、電気的に接続されている。そして、トランジスタ３００のゲート電極と、トランジ
スタ３１０のソース電極またはドレイン電極の他方は、容量素子３２０の電極の一方と電
気的に接続され、第５の配線（５ｔｈ  Ｌｉｎｅ）と、容量素子３２０の電極の他方は電
気的に接続されている。
【００９６】
ここで、トランジスタ３１０には、上述の酸化物半導体を用いたトランジスタが適用され
る。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有して
いる。このため、トランジスタ３１０をオフ状態とすることで、トランジスタ３００のゲ
ート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子
３２０を有することにより、トランジスタ３００のゲート電極に与えられた電荷の保持が
容易になり、また、保持された情報の読み出しが容易になる。
【００９７】
なお、トランジスタ３００については特に限定されない。情報の読み出し速度を向上させ
るという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング
速度の高いトランジスタを適用するのが好適である。
【００９８】
また、図４（Ｂ）に示すように、容量素子３２０を設けない構成とすることも可能である
。
【００９９】
図４（Ａ−１）に示す半導体装置では、トランジスタ３００のゲート電極の電位が保持可
能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能であ
る。
【０１００】
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、ト
ランジスタ３１０がオン状態となる電位にして、トランジスタ３１０をオン状態とする。
これにより、第３の配線の電位が、トランジスタ３００のゲート電極、および容量素子３
２０に与えられる。すなわち、トランジスタ３００のゲート電極には、所定の電荷が与え
られる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える
電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが与えられるものと
する。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上
させても良い。その後、第４の配線の電位を、トランジスタ３１０がオフ状態となる電位
にして、トランジスタ３１０をオフ状態とすることにより、トランジスタ３００のゲート
電極に与えられた電荷が保持される（保持）。
【０１０１】
トランジスタ３１０のオフ電流は極めて小さいから、トランジスタ３００のゲート電極の
電荷は長時間にわたって保持される。
【０１０２】
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状
態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ３００のゲー
ト電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジ
スタ３００をｎチャネル型とすると、トランジスタ３００のゲート電極にＱＨが与えられ
ている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ３００のゲート電極にＱＬが
与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見
かけのしきい値電圧とは、トランジスタ３００を「オン状態」とするために必要な第５の
配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌ
の中間の電位Ｖ０とすることにより、トランジスタ３００のゲート電極に与えられた電荷
を判別できる。例えば、書き込みにおいて、ＱＨが与えられていた場合には、第５の配線
の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３００は「オン状態」となる。Ｑ
Ｌが与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、ト
ランジスタ３００は「オフ状態」のままである。このため、第２の配線の電位を見ること
で、保持されている情報を読み出すことができる。
【０１０３】
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを
読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以
外のメモリセルの情報を読み出さない場合には、読み出しの対象ではないメモリセルの第
５の配線に対して、ゲート電極の状態にかかわらずトランジスタ３００が「オフ状態」と
なるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を与えればよい。または、ゲート電
極の状態にかかわらずトランジスタ３００が「オン状態」となるような電位、つまり、Ｖ
ｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【０１０４】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ３１０がオン状態と
なる電位にして、トランジスタ３１０をオン状態とする。これにより、第３の配線の電位
（新たな情報に係る電位）が、トランジスタ３００のゲート電極および容量素子３２０に
与えられる。その後、第４の配線の電位を、トランジスタ３１０がオフ状態となる電位に
して、トランジスタ３１０をオフ状態とすることにより、トランジスタ３００のゲート電
極は、新たな情報に係る電荷が与えられた状態となる。
【０１０５】
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
る高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作
に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実
現される。
【０１０６】
なお、トランジスタ３１０のソース電極またはドレイン電極は、トランジスタ３００のゲ
ート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフロー
ティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため
、図中、トランジスタ３１０のソース電極またはドレイン電極とトランジスタ３００のゲ
ート電極が電気的に接続される部位をフローティングゲート部ＦＧと呼ぶ場合がある。ト
ランジスタ３１０がオフの場合、当該フローティングゲート部ＦＧは絶縁体中に埋設され
たと見ることができ、フローティングゲート部ＦＧには電荷が保持される。酸化物半導体
を用いたトランジスタ３１０のオフ電流は、シリコン半導体などで形成されるトランジス
タの１０万分の１以下であるため、トランジスタ３１０のリークによる、フローティング
ゲート部ＦＧに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導
体を用いたトランジスタ３１０により、電力の供給が無くても情報の保持が可能な不揮発
性の記憶装置を実現することが可能である。
【０１０７】
例えば、トランジスタ３１０の室温でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）
は１×１０−２１Ａ）以下であり、容量素子３２０の容量値が１０ｆＦ程度である場合に
は、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、トラン
ジスタ特性や容量値によって変動することはいうまでもない。
【０１０８】
また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲ
ート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされ
ていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解
消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味する
ものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去
の際に必要であった高電圧も不要である。
【０１０９】
図４（Ａ−１）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素
が抵抗および容量を含むものとして、図４（Ａ−２）のように考えることが可能である。
つまり、図４（Ａ−２）では、トランジスタ３００および容量素子３２０が、それぞれ、
抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、それぞ
れ、容量素子３２０の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子３２０を構成
する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ
３００の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ３００がオン状態の時の
ゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、
ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形
成領域との間に形成される容量）の容量値に相当する。
【０１１０】
トランジスタ３１０がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実
効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ３１０のゲートリークが十分に小さい
条件において、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ（Ｒ１はＲＯＳ以上）、Ｒ２≧ＲＯＳ（
Ｒ２はＲＯＳ以上）を満たす場合には、電荷の保持期間（情報の保持期間ということもで
きる）は、主としてトランジスタ３１０のオフ電流によって決定されることになる。
【０１１１】
逆に、当該条件を満たさない場合には、トランジスタ３１０のオフ電流が十分に小さくと
も、保持期間を十分に確保することが困難になる。トランジスタ３１０のオフ電流以外の
リーク電流（例えば、ソース電極とゲート電極の間において生じるリーク電流等）が大き
いためである。このことから、本実施の形態において開示する半導体装置は、上述の関係
を満たすものであることが望ましいといえる。
【０１１２】
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２（Ｃ１はＣ２以上）の関係を満たすことが望ましい。
Ｃ１を大きくすることで、第５の配線によってフローティングゲート部ＦＧの電位を制御
する際（例えば、読み出しの際）に、第５の配線の電位の変動を低く抑えることができる
ためである。
【０１１３】
上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、
Ｒ１およびＲ２は、トランジスタ３００のゲート絶縁層や容量素子３２０の絶縁層によっ
て制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や厚
さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
【０１１４】
本実施の形態で示す半導体装置においては、フローティングゲート部ＦＧが、フラッシュ
メモリ等のフローティングゲート型のトランジスタのフローティングゲートと同等の作用
をするが、本実施の形態のフローティングゲート部ＦＧは、フラッシュメモリ等のフロー
ティングゲートと本質的に異なる特徴を有する。フラッシュメモリでは、コントロールゲ
ートに印加される電圧が高いため、その電位の影響が、隣接するセルのフローティングゲ
ートにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。この
ことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電
界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因する
ものである。
【０１１５】
また、フラッシュメモリの上記原理によって、絶縁膜の劣化が進行し、書き換え回数の限
界（１０４〜１０５回程度）という別の問題も生じる。
【０１１６】
開示する発明に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングに
よって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、
フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣
接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高
集積化が容易になる。
【０１１７】
また、トンネル電流による電荷の注入を用いないため、メモリセルの劣化の原因が存在し
ない。つまり、フラッシュメモリと比較して高い耐久性および信頼性を有することになる
。
【０１１８】
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッ
シュメモリに対するアドバンテージである。
【０１１９】
なお、容量素子３２０を構成する絶縁層の比誘電率εｒ１と、トランジスタ３００を構成
する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子３２０を構成する絶縁層
の面積Ｓ１と、トランジスタ３００においてゲート容量を構成する絶縁層の面積Ｓ２とが
、２・Ｓ２≧Ｓ１（望ましくはＳ２≧Ｓ１）を満たしつつ、Ｃ１≧Ｃ２を実現することが
容易である。具体的には、例えば、容量素子３２０を構成する絶縁層においては、酸化ハ
フニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウムなどのｈｉｇｈ−ｋ材
料でなる膜と酸化物半導体でなる膜との積層構造を採用してεｒ１を１０以上、好ましく
は１５以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを採用して、ε
ｒ２を３以上４以下とすることができる。
【０１２０】
このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高
集積化が可能である。
【０１２１】
なお、上記説明は、電子をキャリアとするｎ型トランジスタ（ｎチャネル型トランジスタ
）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キャリ
アとするｐ型トランジスタを用いることができるのはいうまでもない。
【０１２２】
以上示したように、開示する発明の一態様の半導体装置は、オフ状態でのソースとドレイ
ン間のリーク電流（オフ電流）が少ない書き込み用トランジスタ、該書き込み用トランジ
スタと異なる半導体材料を用いた読み出し用トランジスタ及び容量素子を含む不揮発性の
メモリセルを有している。
【０１２３】
書き込み用トランジスタのオフ電流は、使用時の温度（例えば、２５℃）で１００ｚＡ（
１×１０−１９Ａ）以下、好ましくは１０ｚＡ（１×１０−２０Ａ）以下、さらに好まし
くは、１ｚＡ（１×１０−２１Ａ）以下である。通常のシリコン半導体では、上述のよう
に低いオフ電流を得ることは困難であるが、酸化物半導体を適切な条件で加工して得られ
たトランジスタにおいては達成しうる。このため、書き込み用トランジスタとして、酸化
物半導体を含むトランジスタを用いることが好ましい。
【０１２４】
さらに酸化物半導体を用いたトランジスタはサブスレッショルドスイング値（Ｓ値）が小
さいため、比較的移動度が低くてもスイッチング速度を十分大きくすることが可能である
。よって、該トランジスタを書き込み用トランジスタとして用いることで、フローティン
グゲート部ＦＧに与えられる書き込みパルスの立ち上がりを極めて急峻にすることができ
る。また、オフ電流が小さいため、フローティングゲート部ＦＧに保持させる電荷量を少
なくすることが可能である。つまり、酸化物半導体を用いたトランジスタを書き込み用ト
ランジスタとして用いることで、情報の書き換えを高速に行うことができる。
【０１２５】
読み出し用トランジスタとしては、オフ電流についての制限はないが、読み出しの速度を
高くするために、高速で動作するトランジスタを用いるのが望ましい。例えば、読み出し
用トランジスタとしてスイッチング速度が１ナノ秒以下のトランジスタを用いるのが好ま
しい。
【０１２６】
メモリセルへの情報の書き込みは、書き込み用トランジスタをオン状態とすることにより
、書き込み用トランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の
一方と、読み出し用トランジスタのゲート電極とが電気的に接続されたフローティングゲ
ート部ＦＧに電位を供給し、その後、書き込み用トランジスタをオフ状態とすることによ
り、フローティングゲート部ＦＧに所定量の電荷を保持させることで行う。ここで、書き
込み用トランジスタのオフ電流は極めて小さいため、フローティングゲート部ＦＧに供給
された電荷は長時間にわたって保持される。オフ電流が例えば実質的に０であれば、従来
のＤＲＡＭで必要とされたリフレッシュ動作が不要となるか、または、リフレッシュ動作
の頻度を極めて低く（例えば、一ヶ月乃至一年に一度程度）することが可能となり、半導
体装置の消費電力を十分に低減することができる。
【０１２７】
また、メモリセルへの再度の情報の書き込みによって直接的に情報を書き換えることが可
能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、
消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速
動作が実現される。また、従来のフローティングゲート型トランジスタで書き込みや消去
の際に必要とされた高い電圧を必要としないため、半導体装置の消費電力をさらに低減す
ることができる。本実施の形態に係るメモリセルに印加される電圧（メモリセルの各端子
に同時に印加される電位の最大のものと最小のものの差）の最大値は、２段階（１ビット
）の情報を書き込む場合、一つのメモリセルにおいて、５Ｖ以下、好ましくは３Ｖ以下で
ある。
【０１２８】
開示する発明に係る半導体装置に配置されるメモリセルは、書き込み用トランジスタと、
読み出し用トランジスタと、容量素子とを少なくとも含んでいればよく、また、容量素子
の面積は小さくても動作可能である。したがって、メモリセルあたりの面積を、例えば、
１メモリセルあたり６つのトランジスタを必要とするＳＲＡＭと比較して、十分に小さく
することが可能であり、半導体装置においてメモリセルを高密度で配置することができる
。
【０１２９】
また、従来のフローティングゲート型トランジスタでは、書き込み時にゲート絶縁膜（ト
ンネル絶縁膜）中を電荷が移動するために、該ゲート絶縁膜（トンネル絶縁膜）の劣化が
不可避であった。しかしながら、本発明の一態様に係るメモリセルにおいては、書き込み
用トランジスタのスイッチング動作により情報の書き込みがなされるため、ゲート絶縁膜
の劣化の問題がない。これは、原理的な書き込み回数の制限が存在せず、書き換え耐性が
極めて高いことを意味するものである。例えば、本発明の一態様に係るメモリセルは、１
×１０９回（１０億回）以上の書き込み後であっても、電流−電圧特性に劣化が見られな
い。
【０１３０】
さらに、メモリセルの書き込み用トランジスタとして酸化物半導体を用いたトランジスタ
を用いる場合、酸化物半導体は一般にエネルギーギャップが大きく（例えば、Ｉｎ−Ｇａ
−Ｚｎ−Ｏ系の場合３．０ｅＶ以上３．５ｅＶ以下）熱励起キャリアが極めて少ないこと
もあり、例えば、１５０℃もの高温環境下でもメモリセルの電流−電圧特性に劣化が見ら
れない。
【０１３１】
本発明者らは、鋭意研究の結果、酸化物半導体を用いたトランジスタは、１５０℃の高温
下であっても特性の劣化を起こさず、且つオフ電流が１００ｚＡ以下と極めて小さいとい
う優れた特性を有することを見出した。本実施の形態では、このような優れた特性を有す
るトランジスタをメモリセルの書き込み用トランジスタとして適用し、従来にない特徴を
有する半導体装置を提供するものである。
【０１３２】
開示する発明の一態様により、酸化物半導体を用いたトランジスタにおいて、不良を抑制
しつつ、または良好な特性を維持しつつ、微細化を達成することができる。そして、この
ようなトランジスタを用いることにより、上述のような優れた記憶装置を、高度に集積化
することができるのである。
【０１３３】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【０１３４】
（実施の形態３）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図５およ
び図６を用いて説明する。
【０１３５】
図５（Ａ）および図５（Ｂ）は、図４（Ａ−１）に示す半導体装置（以下、メモリセル４
００とも記載する。）を複数用いて形成される半導体装置の回路図である。図５（Ａ）は
、メモリセル４００が直列に接続された、いわゆるＮＡＮＤ型の半導体装置の回路図であ
り、図５（Ｂ）は、メモリセル４００が並列に接続された、いわゆるＮＯＲ型の半導体装
置の回路図である。
【０１３６】
図５（Ａ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、複数本
の第２信号線Ｓ２、複数本のワード線ＷＬ、複数のメモリセル４００を有する。図５（Ａ
）では、ソース線ＳＬおよびビット線ＢＬを１本ずつ有する構成となっているが、これに
限られることなく、ソース線ＳＬおよびビット線ＢＬを複数本有する構成としてもよい。
【０１３７】
各メモリセル４００において、トランジスタ３００のゲート電極と、トランジスタ３１０
のソース電極またはドレイン電極の一方と、容量素子３２０の電極の一方とは、電気的に
接続されている。また、第１信号線Ｓ１とトランジスタ３１０のソース電極またはドレイ
ン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ３１０のゲート
電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子３２０の電極の
他方は電気的に接続されている。
【０１３８】
また、メモリセル４００が有するトランジスタ３００のソース電極は、隣接するメモリセ
ル４００のトランジスタ３００のドレイン電極と電気的に接続され、メモリセル４００が
有するトランジスタ３００のドレイン電極は、隣接するメモリセル４００のトランジスタ
３００のソース電極と電気的に接続される。ただし、直列に接続された複数のメモリセル
のうち、一方の端に設けられたメモリセル４００が有するトランジスタ３００のドレイン
電極は、ビット線と電気的に接続される。また、直列に接続された複数のメモリセルのう
ち、他方の端に設けられたメモリセル４００が有するトランジスタ３００のソース電極は
、ソース線と電気的に接続される。
【０１３９】
図５（Ａ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書
き込み動作は次のように行われる。書き込みを行う行の第２の信号線Ｓ２にトランジスタ
３１０がオン状態となる電位を与え、書き込みを行う行のトランジスタ３１０をオン状態
にする。これにより、指定した行のトランジスタ３００のゲート電極に第１の信号線Ｓ１
の電位が与えられ、該ゲート電極に所定の電荷が与えられる。このようにして、指定した
行のメモリセルにデータを書き込むことができる。
【０１４０】
また、読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬ
に、トランジスタ３００のゲート電極に与えられた電荷によらず、トランジスタ３００が
オン状態となるような電位を与え、読み出しを行う行以外のトランジスタ３００をオン状
態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ３００のゲート
電極が有する電荷によって、トランジスタ３００のオン状態またはオフ状態が選択される
ような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線
ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線
ＳＬ−ビット線ＢＬ間の複数のトランジスタ３００は、読み出しを行う行を除いてオン状
態となっているため、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行
う行のトランジスタ３００の状態（オン状態またはオフ状態）によって決定される。読み
出しを行う行のトランジスタ３００のゲート電極が有する電荷によって、トランジスタの
コンダクタンスは異なるから、それに応じて、ビット線ＢＬの電位は異なる値をとること
になる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセ
ルから情報を読み出すことができる。
【０１４１】
図５（Ｂ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、第２信
号線Ｓ２、およびワード線ＷＬをそれぞれ複数本有し、複数のメモリセル４００を有する
。各トランジスタ３００のゲート電極と、トランジスタ３１０のソース電極またはドレイ
ン電極の一方と、容量素子３２０の電極の一方とは、電気的に接続されている。また、ソ
ース線ＳＬとトランジスタ３００のソース電極とは、電気的に接続され、ビット線ＢＬと
トランジスタ３００のドレイン電極とは、電気的に接続されている。また、第１信号線Ｓ
１とトランジスタ３１０のソース電極またはドレイン電極の他方とは、電気的に接続され
、第２信号線Ｓ２と、トランジスタ３１０のゲート電極とは、電気的に接続されている。
そして、ワード線ＷＬと、容量素子３２０の電極の他方は電気的に接続されている。
【０１４２】
図５（Ｂ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書
き込み動作は、上述の図５（Ａ）に示す半導体装置と同様の方法で行われる。読み出し動
作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ
３００のゲート電極に与えられた電荷によらず、トランジスタ３００がオフ状態となるよ
うな電位を与え、読み出しを行う行以外のトランジスタ３００をオフ状態とする。それか
ら、読み出しを行う行のワード線ＷＬに、トランジスタ３００のゲート電極が有する電荷
によって、トランジスタ３００のオン状態またはオフ状態が選択されるような電位（読み
出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されて
いる読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線Ｂ
Ｌ間のコンダクタンスは、読み出しを行う行のトランジスタ３００の状態（オン状態また
はオフ状態）によって決定される。つまり、読み出しを行う行のトランジスタ３００のゲ
ート電極が有する電荷によって、ビット線ＢＬの電位は異なる値をとることになる。ビッ
ト線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を
読み出すことができる。
【０１４３】
なお、上記においては、各メモリセル４００に保持させる情報量を１ビットとしたが、本
実施の形態に示す記憶装置の構成はこれに限られない。トランジスタ３００のゲート電極
に与える電位を３以上用意して、各メモリセル４００が保持する情報量を増加させても良
い。例えば、トランジスタ３００のゲート電極にあたえる電位を４種類とする場合には、
各メモリセルに２ビットの情報を保持させることができる。
【０１４４】
次に、図５に示す半導体装置などに用いることができる読み出し回路の一例について図６
を用いて説明する。
【０１４５】
図６（Ａ）には、読み出し回路の概略を示す。当該読み出し回路は、トランジスタとセン
スアンプ回路を有する。
【０１４６】
読み出し時には、端子Ａは読み出しを行うメモリセルが接続されたビット線に接続される
。また、トランジスタのゲート電極にはバイアス電位Ｖｂｉａｓが印加され、端子Ａの電
位が制御される。
【０１４７】
メモリセル４００は、格納されるデータに応じて、異なる抵抗値を示す。具体的には、選
択したメモリセル４００のトランジスタ３００がオン状態の場合には低抵抗状態となり、
選択したメモリセル４００のトランジスタ３００がオフ状態の場合には高抵抗状態となる
。
【０１４８】
メモリセルが高抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより高くなり、センス
アンプ回路は端子Ａの電位に対応する電位を出力する。一方、メモリセルが低抵抗状態の
場合、端子Ａの電位が参照電位Ｖｒｅｆより低くなり、センスアンプ回路は端子Ａの電位
に対応する電位を出力する。
【０１４９】
このように、読み出し回路を用いることで、メモリセルからデータを読み出すことができ
る。なお、本実施の形態の読み出し回路は一例である。他の回路を用いても良い。また、
読み出し回路は、プリチャージ回路を有しても良い。参照電位Ｖｒｅｆの代わりに参照用
のビット線が接続される構成としても良い。
【０１５０】
図６（Ｂ）に、センスアンプ回路の一例である差動型センスアンプを示す。差動型センス
アンプは、入力端子Ｖｉｎ（＋）とＶｉｎ（−）と出力端子Ｖｏｕｔを有し、Ｖｉｎ（＋
）とＶｉｎ（−）の差を増幅する。Ｖｉｎ（＋）＞Ｖｉｎ（−）であればＶｏｕｔは、概
ねＨｉｇｈ出力、Ｖｉｎ（＋）＜Ｖｉｎ（−）であればＶｏｕｔは、概ねＬｏｗ出力とな
る。当該差動型センスアンプを読み出し回路に用いる場合、Ｖｉｎ（＋）とＶｉｎ（−）
の一方は入力端子Ａと接続し、Ｖｉｎ（＋）とＶｉｎ（−）の他方には参照電位Ｖｒｅｆ
を与える。
【０１５１】
図６（Ｃ）に、センスアンプ回路の一例であるラッチ型センスアンプを示す。ラッチ型セ
ンスアンプは、入出力端子Ｖ１およびＶ２と、制御用信号Ｓｐ、Ｓｎの入力端子を有する
。まず、信号ＳｐをＨｉｇｈ、信号ＳｎをＬｏｗとして、電源電位（Ｖｄｄ）を遮断する
。そして、比較を行う電位をＶ１とＶ２に与える。その後、信号ＳｐをＬｏｗ、信号Ｓｎ
をＨｉｇｈとして、電源電位（Ｖｄｄ）を供給すると、比較を行う電位Ｖ１ｉｎとＶ２ｉ
ｎがＶ１ｉｎ＞Ｖ２ｉｎの関係にあれば、Ｖ１の出力はＨｉｇｈ、Ｖ２の出力はＬｏｗと
なり、Ｖ１ｉｎ＜Ｖ２ｉｎの関係にあれば、Ｖ１の出力はＬｏｗ、Ｖ２の出力はＨｉｇｈ
となる。このような関係を利用して、Ｖ１ｉｎとＶ２ｉｎの差を増幅することができる。
当該ラッチ型センスアンプを読み出し回路に用いる場合、Ｖ１とＶ２の一方は、スイッチ
を介して端子Ａおよび出力端子と接続し、Ｖ１とＶ２の他方には参照電位Ｖｒｅｆを与え
る。
【０１５２】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
【０１５３】
（実施の形態４）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合に
ついて、図７を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電
話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む
）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ
、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する
場合について説明する。
【０１５４】
図７（Ａ）は、ノート型のパーソナルコンピュータであり、筐体６０１、筐体６０２、表
示部６０３、キーボード６０４などによって構成されている。筐体６０１と筐体６０２内
には、先の実施の形態に示す微細化された半導体装置が設けられている。そのため、小型
、高速動作、低消費電力、といった特徴を備えたノート型のパーソナルコンピュータが実
現される。
【０１５５】
図７（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体６１１には、表示部６１３と、外部
インターフェイス６１５と、操作ボタン６１４等が設けられている。また、携帯情報端末
を操作するスタイラス６１２などを備えている。本体６１１内には、先の実施の形態に示
す微細化された半導体装置が設けられている。そのため、小型、高速動作、低消費電力、
といった特徴を備えた携帯情報端末が実現される。
【０１５６】
図７（Ｃ）は、電子ペーパーを実装した電子書籍６２０であり、筐体６２１と筐体６２３
の２つの筐体で構成されている。筐体６２１及び筐体６２３には、それぞれ表示部６２５
及び表示部６２７が設けられている。筐体６２１と筐体６２３は、軸部６３７により接続
されており、該軸部６３７を軸として開閉動作を行うことができる。また、筐体６２１は
、電源６３１、操作キー６３３、スピーカー６３５などを備えている。筐体６２１、筐体
６２３の少なくとも一には、先の実施の形態に示す微細化された半導体装置が設けられて
いる。そのため、小型、高速動作、低消費電力、といった特徴を備えた電子書籍が実現さ
れる。
【０１５７】
図７（Ｄ）は、携帯電話機であり、筐体６４０と筐体６４１の２つの筐体で構成されてい
る。さらに、筐体６４０と筐体６４１は、スライドし、図７（Ｄ）のように展開している
状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、
筐体６４１は、表示パネル６４２、スピーカー６４３、マイクロフォン６４４、ポインテ
ィングデバイス６４６、カメラ用レンズ６４７、外部接続端子６４８などを備えている。
また、筐体６４０は、携帯電話機の充電を行う太陽電池セル６４９、外部メモリスロット
６５０などを備えている。また、アンテナは、筐体６４１に内蔵されている。筐体６４０
と筐体６４１の少なくとも一には、先の実施の形態に示す微細化された半導体装置が設け
られている。そのため、小型、高速動作、低消費電力、といった特徴を備えた携帯電話機
が実現される。
【０１５８】
図７（Ｅ）は、デジタルカメラであり、本体６６１、表示部６６７、接眼部６６３、操作
スイッチ６６４、表示部６６５、バッテリー６６６などによって構成されている。本体６
６１内には、先の実施の形態に示す微細化された半導体装置が設けられている。そのため
、小型、高速動作、低消費電力、といった特徴を備えたデジタルカメラが実現される。
【０１５９】
図７（Ｆ）は、テレビジョン装置６７０であり、筐体６７１、表示部６７３、スタンド６
７５などで構成されている。テレビジョン装置６７０の操作は、筐体６７１が備えるスイ
ッチや、リモコン操作機６８０により行うことができる。筐体６７１及びリモコン操作機
６８０には、先の実施の形態に示す微細化された半導体装置が搭載されている。そのため
、高速動作、低消費電力、といった特徴を備えたテレビジョン装置が実現される。
【０１６０】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭
載されている。このため、小型、高速動作、低消費電力、といった特徴を備えた電子機器
が実現される。
【符号の説明】
【０１６１】
２００    基板
２４２    第１の導電膜
２４２ａ    第１の導電層
２４２ｂ    第１の導電層
２４３    絶縁膜
２４３ａ    絶縁層
２４３ｂ    絶縁層
２４３ｃ    絶縁層
２４３ｄ    絶縁層
２４４    酸化物半導体層
２４５    第２の導電膜
２４５ａ    第２の導電層
２４５ｂ    第２の導電層
２４６    ゲート絶縁層
２４８    ゲート電極
２５２    絶縁膜
２５２ａ    サイドウォール絶縁層
２５２ｂ    サイドウォール絶縁層
２５２ｃ    サイドウォール絶縁層
２５２ｄ    サイドウォール絶縁層
２８０    トランジスタ
３００    トランジスタ
３１０    トランジスタ
３２０    容量素子
４００    メモリセル
６０１    筐体
６０２    筐体
６０３    表示部
６０４    キーボード
６１１    本体
６１２    スタイラス
６１３    表示部
６１４    操作ボタン
６１５    外部インターフェイス
６２０    電子書籍
６２１    筐体
６２３    筐体
６２５    表示部
６２７    表示部
６３１    電源
６３３    操作キー
６３５    スピーカー
６３７    軸部
６４０    筐体
６４１    筐体
６４２    表示パネル
６４３    スピーカー
６４４    マイクロフォン
６４６    ポインティングデバイス
６４７    カメラ用レンズ
６４８    外部接続端子
６４９    太陽電池セル
６５０    外部メモリスロット
６６１    本体
６６３    接眼部
６６４    操作スイッチ
６６５    表示部
６６６    バッテリー
６６７    表示部
６７０    テレビジョン装置
６７１    筐体
６７３    表示部
６７５    スタンド
６８０    リモコン操作機
【図１】
2020074493.tif 000003
【図２】
2020074493.tif 000004
【図３】
2020074493.tif 000005
【図４】
2020074493.tif 000006
【図５】
2020074493.tif 000007
【図６】
2020074493.tif 000008
【図７】
2020074493.tif 000009