(57)【要約】【課題】窒化物半導体を用い、優れた特性を有する半導体装置を実現する。【解決手段】半導体装置１０Ａは、窒化物半導体が用いられた基板１１及びその上の凹凸層２０を含み、この凹凸層２０上に、窒化物半導体が用いられたチャネル層１２及びバリア層１３が設けられ、量子閉じ込め構造３０が実現される。チャネル層１２の下地となる凹凸層２０は、例えば、その表面の高さ方向の位置の最頻値±１ｎｍ以内の範囲にある部分の面積が、表面の全体の面積に対して４６％〜７５％の範囲となるように、表面の凹凸形状が調整される。このような調整により、その上に設けられるチャネル層１２の表面の平坦性が高められ、電子の閉じ込めを強めた量子閉じ込め構造３０が得られ、高キャリア移動度で且つ低リーク電流の半導体装置１０Ａが実現される。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１窒化物半導体を含有する基板と、
前記基板上に設けられ、第２窒化物半導体を含有し、表面に凹凸を有する凹凸層と、
前記凹凸層上に設けられ、第３窒化物半導体を含有するチャネル層と、
前記チャネル層上に設けられ、第４窒化物半導体を含有するバリア層と
を含み、
前記凹凸層は、前記表面の高さ方向の位置の最頻値±１ｎｍ以内の範囲にある部分の面積が、前記表面の全体の面積に対して４６％〜７５％の範囲にあることを特徴とする半導体装置。
【請求項２】
前記凹凸層は、前記表面の高さ方向の位置の最頻値＋１ｎｍ以上の部分の面積が、前記表面の全体の面積に対して３％未満であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記凹凸層は、前記表面の高さ方向の位置の最頻値−３ｎｍ以下の部分の面積が、前記表面の全体の面積に対して３０％未満であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記部分の面積及び前記全体の面積はいずれも、１μｍ２の単位領域における面積であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記第２窒化物半導体は、ＡｌＮであり、
前記第３窒化物半導体は、ＢｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１，０≦ｙ＜１，０≦ｘ＋ｙ＜１）であり、
前記第４窒化物半導体は、ＡｌｚＧａ１−ｚＮ（０＜ｚ≦１）であることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記第１窒化物半導体は、ＡｌＮであることを特徴とする請求項５に記載の半導体装置。
【請求項７】
第１窒化物半導体を含有する基板上に、第２窒化物半導体を含有し、表面に凹凸を有する凹凸層を形成する工程と、
前記凹凸層上に、第３窒化物半導体を含有するチャネル層を形成する工程と、
前記チャネル層上に、第４窒化物半導体を含有するバリア層を形成する工程と
を含み、
前記凹凸層を形成する工程は、前記表面の高さ方向の位置の最頻値±１ｎｍ以内の範囲にある部分の面積が、前記表面の全体の面積に対して４６％〜７５％の範囲にある前記凹凸層を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項８】
前記凹凸層を形成する工程は、前記第２窒化物半導体のＶ族元素であるＮの原料ガスとＩＩＩ族元素の原料ガスとのモル比であるＶ／ＩＩＩ比を２２０００〜６７０００の範囲としたエピタキシャル成長により、前記凹凸を有する前記第２窒化物半導体を形成する工程を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
第１窒化物半導体を含有する基板と、
前記基板上に設けられ、第２窒化物半導体を含有し、表面に凹凸を有する凹凸層と、
前記凹凸層上に設けられ、第３窒化物半導体を含有するチャネル層と、
前記チャネル層上に設けられ、第４窒化物半導体を含有するバリア層と
を含み、
前記凹凸層は、前記表面の高さ方向の位置の最頻値±１ｎｍ以内の範囲にある部分の面積が、前記表面の全体の面積に対して４６％〜７５％の範囲にある半導体装置を備えることを特徴とする電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、半導体装置の製造方法及び電子装置に関する。
【背景技術】
【０００２】
窒化物半導体を用いた半導体装置として、例えば、ガリウムナイトライド（ＧａＮ）系半導体を用いた発光ダイオード（Light Emitting Diode；ＬＥＤ）が知られている。このようなＬＥＤに関し、例えば、深さ０．１μｍ以上の凹部を形成した基板上にｎ型コンタクト層を成長し、その上に量子井戸構造の活性層、ｐ型コンタクト層を順次成長する技術が知られている。このほか、実質的にｎ回対称の配列を有する凹凸構造を備えたウェハ上に第１半導体層を成長し、その上に発光半導体層及び第２半導体層を順次成長する技術が知られている。
【０００３】
また、窒化物半導体を用いた半導体装置として、チャネル層上にバリア層を設けた高電子移動度トランジスタ（High Electron Mobility Transistor；ＨＥＭＴ）が知られている。このようなＨＥＭＴに関し、例えば、アルミニウムナイトライド（ＡｌＮ）等の第１バリア層上にＧａＮ等のチャネル層を設け、その上にＡｌＮ等の第２バリア層を設けた量子閉じ込め構造型のＨＥＭＴが知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−３６１７４号公報
【特許文献２】国際公開第２０１４／１９２８２１号パンフレット
【特許文献３】米国特許出願公開第２００６／０２４４０１１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
窒化物半導体の量子閉じ込め構造を採用するＨＥＭＴ等の半導体装置では、下地のバリア層上に設けられるチャネル層表面の平坦性が低くなると、その上に上層のバリア層を設けて得られる量子閉じ込め構造において、電子の閉じ込めが弱まる場合がある。このように、チャネル層表面の平坦性が低くなり、それに起因して電子の閉じ込めが弱まってしまうと、窒化物半導体の量子閉じ込め構造を採用する半導体装置の十分な特性向上を図ることができないことが起こり得る。
【０００６】
１つの側面では、本発明は、窒化物半導体を用い、優れた特性を有する半導体装置を実現することを目的とする。
【課題を解決するための手段】
【０００７】
１つの態様では、第１窒化物半導体を含有する基板と、前記基板上に設けられ、第２窒化物半導体を含有し、表面に凹凸を有する凹凸層と、前記凹凸層上に設けられ、第３窒化物半導体を含有するチャネル層と、前記チャネル層上に設けられ、第４窒化物半導体を含有するバリア層とを含み、前記凹凸層は、前記表面の高さ方向の位置の最頻値±１ｎｍ以内の範囲にある部分の面積が、前記表面の全体の面積に対して４６％〜７５％の範囲にあることを特徴とする半導体装置が提供される。
【０００８】
また、１つの態様では、上記のような半導体装置の製造方法、上記のような半導体装置を備える電子装置が提供される。
【発明の効果】
【０００９】
１つの側面では、窒化物半導体を用い、優れた特性を有する半導体装置を実現することが可能になる。
【図面の簡単な説明】
【００１０】
【図１】半導体装置の例について説明する図である。
【図２】半導体装置の形成方法の例について説明する図である。
【図３】第１の実施の形態に係る半導体装置の一例について説明する図である。
【図４】第１の実施の形態に係る半導体装置の形成方法の一例について説明する図である。
【図５】第１の実施の形態に係る半導体装置の凹凸層について説明する図である。
【図６】第１の実施の形態に係る半導体装置の凹凸層の調整について説明する図である。
【図７】ＡｌＮ基板の表面及びその上に成長したＧａＮ層の表面の原子間力顕微鏡像のイメージ図である。
【図８】第１の実施の形態に係る半導体装置の一例のエネルギーバンド構造について説明する図である。
【図９】第２の実施の形態に係る半導体装置の形成方法の一例について説明する図（その１）である。
【図１０】第２の実施の形態に係る半導体装置の形成方法の一例について説明する図（その２）である。
【図１１】第２の実施の形態に係る半導体装置の形成方法の一例について説明する図（その３）である。
【図１２】第２の実施の形態に係る半導体装置の形成方法の一例について説明する図（その４）である。
【図１３】第２の実施の形態に係る半導体装置の形成方法の一例について説明する図（その５）である。
【図１４】第２の実施の形態に係る半導体装置の形成方法の一例について説明する図（その６）である。
【図１５】第３の実施の形態に係る半導体装置の形成方法の一例について説明する図（その１）である。
【図１６】第３の実施の形態に係る半導体装置の形成方法の一例について説明する図（その２）である。
【図１７】第３の実施の形態に係る半導体装置の形成方法の一例について説明する図（その３）である。
【図１８】第３の実施の形態に係る半導体装置の形成方法の一例について説明する図（その４）である。
【図１９】第４の実施の形態に係る半導体装置の形成方法の一例について説明する図（その１）である。
【図２０】第４の実施の形態に係る半導体装置の形成方法の一例について説明する図（その２）である。
【図２１】第４の実施の形態に係る半導体装置の形成方法の一例について説明する図（その３）である。
【図２２】第４の実施の形態に係る半導体装置の形成方法の一例について説明する図（その４）である。
【図２３】第４の実施の形態に係る半導体装置の形成方法の一例について説明する図（その５）である。
【図２４】第４の実施の形態に係る半導体装置の形成方法の一例について説明する図（その６）である。
【図２５】第５の実施の形態に係る半導体装置の一例について説明する図である。
【図２６】第６の実施の形態に係る半導体パッケージの一例について説明する図である。
【図２７】第７の実施の形態に係る力率改善回路の一例について説明する図である。
【図２８】第８の実施の形態に係る電源装置の一例について説明する図である。
【図２９】第９の実施の形態に係る増幅器の一例について説明する図である。
【発明を実施するための形態】
【００１１】
はじめに、窒化物半導体を用いた半導体装置の例について説明する。
図１は半導体装置の例について説明する図である。図１（Ａ）には、半導体装置の一例の要部断面図を模式的に示している。図１（Ｂ）には、量子閉じ込め効果について説明するための図を模式的に示している。
【００１２】
図１（Ａ）に示す半導体装置１００は、ＨＥＭＴの一例である。半導体装置１００は、基板１０１と、基板１０１上に設けられたチャネル層１０２と、チャネル層１０２上に設けられたバリア層１０３とを有する。基板１０１、チャネル層１０２及びバリア層１０３には、窒化物半導体が用いられる。例えば、基板１０１にはＡｌＮが用いられ、チャネル層１０２にはＧａＮが用いられ、バリア層１０３にはＡｌＮが用いられる。基板１０１には、例えば、ＡｌＮ基板、又は所定の基板上に核形成層やバッファ層として機能するＡｌＮ層が設けられた基板が用いられる。バリア層１０３との接合界面近傍のチャネル層１０２内に、キャリアとなる電子が二次元電子ガス（Two Dimensional Electron Gas；２ＤＥＧ）１０４として生成される。半導体装置１００は更に、バリア層１０３上に設けられたゲート電極１０５と、その両側のバリア層１０３上に設けられたソース電極１０６及びドレイン電極１０７とを有する。ゲート電極１０５、ソース電極１０６及びドレイン電極１０７には、金属が用いられる。
【００１３】
半導体装置１００では、基板１０１及びバリア層１０３に、チャネル層１０２の窒化物半導体よりも大きなバンドギャップを有する窒化物半導体が用いられる。例えば、上記のように、基板１０１及びバリア層１０３にＡｌＮ（バンドギャップ６．２ｅＶ）が用いられ、チャネル層１０２にＧａＮ（バンドギャップ３．４ｅＶ）が用いられる。このような窒化物半導体が用いられ、基板１０１及びバリア層１０３と、チャネル層１０２とが、ヘテロ接合される。この場合、図１（Ｂ）に示すように、基板１０１及びバリア層１０３の伝導帯と、チャネル層１０２の伝導帯との間には、バンドオフセットＥが生じる。このバンドオフセットＥにより、キャリアである電子がチャネル層１０２内に閉じ込められる、いわゆる閉じ込め効果（電子閉じ込め効果、量子閉じ込め効果とも言う）が得られる。基板１０１及びバリア層１０３にＡｌＮ、チャネル層１０２にＧａＮを用いると、比較的大きなバンドオフセットＥが生じるため、強い閉じ込め効果が得られ、また、高次のエネルギー準位まで閉じ込め効果が得られる。
【００１４】
電子の閉じ込め効果が得られる基板１０１、チャネル層１０２及びバリア層１０３の積層構造は、量子閉じ込め構造とも称される。上記のような窒化物半導体を用いた量子閉じ込め構造は、ＡｌＮ／ＧａＮ／ＡｌＮ量子閉じ込め構造等とも称される。半導体装置１００は、上記のような量子閉じ込め構造を採用することで、低リーク電流、高キャリア移動度を実現しようとするものである。
【００１５】
量子閉じ込め構造を採用する半導体装置の形成には、次の図２に示すような工程が含まれる。
図２は半導体装置の形成方法の例について説明する図である。図２（Ａ）及び図２（Ｂ）にはそれぞれ、半導体装置形成の各工程の要部断面図を模式的に示している。
【００１６】
図２（Ａ）に示すような基板１０１、例えば、ＡｌＮ上に、有機金属気相成長（Metal Organic Chemical Vapor Deposition；ＭＯＣＶＤ、又はMetal Organic Vaper Phase Epitaxy；ＭＯＶＰＥ）法を用いて、チャネル層１０２、例えば、ＧａＮが成長される。そして、成長されたチャネル層１０２上に、ＭＯＶＰＥ法を用いて、バリア層１０３、例えば、ＡｌＮが成長される。
【００１７】
この場合、基板１０１のＡｌＮと、その上に成長されるチャネル層１０２のＧａＮとの間には、比較的大きな格子定数差（約２．６％）がある。基板１０１のＡｌＮ上にチャネル層１０２のＧａＮを直接成長すると、それらの間の比較的大きな格子定数差により、成長モードがVolmer-Weberモードとなり、図２（Ｂ）に示すような、表面の荒れた平坦性の低いチャネル層１０２が成長され易い。
【００１８】
このような表面の平坦性の低いチャネル層１０２のＧａＮ上に、更にバリア層１０３のＡｌＮを成長し、量子閉じ込め構造を形成しようとすると、ヘテロ接合界面の不良により、十分な閉じ込め効果が得られないことが起こり得る。この場合、半導体装置１００を、窒化物半導体を用いた量子閉じ込め構造によって低リーク電流、高キャリア移動度が実現される、高特性のＨＥＭＴとして機能させることができなくなる可能性がある。
【００１９】
以上のような点に鑑み、ここでは、以下に実施の形態として例示するような構成を採用し、窒化物半導体を用い、優れた特性を有する半導体装置を実現する。
［第１の実施の形態］
図３は第１の実施の形態に係る半導体装置の一例について説明する図である。図３には、半導体装置の一例の要部断面図を模式的に示している。
【００２０】
図３に示す半導体装置１０Ａは、量子閉じ込め構造３０を採用したＨＥＭＴの一例である。半導体装置１０Ａは、基板１１、凹凸層２０、チャネル層１２、バリア層１３、ゲート電極１５、ソース電極１６及びドレイン電極１７を有する。
【００２１】
基板１１には、少なくともその表層に、所定の窒化物半導体、即ち、量子閉じ込め構造３０の下層側のバリア層として機能する窒化物半導体、又は量子閉じ込め構造３０の下層側のバリア層として機能する凹凸層２０が形成（エピタキシャル成長）可能な窒化物半導体が用いられる。基板１１の窒化物半導体には、例えば、ＡｌＮが用いられる。基板１１には、その表層に所定の窒化物半導体が設けられていれば、その窒化物半導体とは異なる種類の窒化物半導体が更に用いられていてもよい。基板１１は、窒化物半導体基板、又は所定の基板（必ずしも窒化物半導体であることを要しない）上に核形成層やバッファ層として機能する窒化物半導体層が設けられた基板である。基板１１は、１種の窒化物半導体の単層構造であってもよいし、１種又は２種以上の窒化物半導体の積層構造であってもよい。基板１１には、例えば、アンドープの窒化物半導体が用いられる。
【００２２】
凹凸層２０は、基板１１上に設けられる。凹凸層２０には、窒化物半導体が用いられる。凹凸層２０の窒化物半導体には、例えば、ＡｌＮが用いられる。凹凸層２０には、例えば、アンドープの窒化物半導体が用いられる。例えば、凹凸層２０は、ＭＯＶＰＥ法を用いて、基板１１上に形成される。凹凸層２０は、その表面（チャネル層１２が設けられる面）に、テラス部と、テラス部から陥没した凹部と、テラス部から突出した凸部とを含む。凹凸層２０の詳細については後述する。
【００２３】
チャネル層１２は、凹凸層２０上に設けられる。チャネル層１２には、窒化物半導体が用いられる。チャネル層１２の窒化物半導体には、例えば、ＧａＮが用いられる。このほか、チャネル層１２の窒化物半導体には、アルミニウムガリウムナイトライド（ＡｌＧａＮ）や、ボロンアルミニウムガリウムナイトライド（ＢＡｌＧａＮ）が用いられてもよい。即ち、チャネル層１２の窒化物半導体には、ＢｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１，０≦ｙ＜１，０≦ｘ＋ｙ＜１）を用いることができる。チャネル層１２は、１種の窒化物半導体の単層構造であってもよいし、１種又は２種以上の窒化物半導体の積層構造であってもよい。チャネル層１２には、例えば、アンドープの窒化物半導体が用いられる。例えば、チャネル層１２は、ＭＯＶＰＥ法を用いて、凹凸層２０上に形成される。チャネル層１２は、電子走行層とも称される。
【００２４】
バリア層１３は、チャネル層１２上に設けられる。バリア層１３には、窒化物半導体が用いられる。バリア層１３の窒化物半導体には、例えば、ＡｌＮが用いられる。このほか、バリア層１３の窒化物半導体には、ＡｌＧａＮが用いられてもよい。即ち、バリア層１３の窒化物半導体には、ＡｌｚＧａ１−ｚＮ（０＜ｚ≦１）を用いることができる。バリア層１３は、１種の窒化物半導体の単層構造であってもよいし、１種又は２種以上の窒化物半導体の積層構造であってもよい。バリア層１３には、例えば、アンドープの窒化物半導体が用いられる。例えば、バリア層１３は、ＭＯＶＰＥ法を用いて、チャネル層１２上に形成される。バリア層１３は、電子供給層とも称される。
【００２５】
ここで、チャネル層１２及びその上のバリア層１３には、バンドギャップの異なる窒化物半導体が用いられる。チャネル層１２上に、それよりもバンドギャップの大きい窒化物半導体を用いたバリア層１３が設けられることで、バンドオフセットを有するヘテロ接合構造が形成される。フェルミ準位がチャネル層１２とバリア層１３との接合界面の伝導帯よりも上（高エネルギー側）となるようにすることで、接合界面のチャネル層１２に２ＤＥＧ１４が生成される。チャネル層１２上に、それよりも格子定数の大きい窒化物半導体を用いたバリア層１３が設けられることで、バリア層１３にピエゾ分極が発生する。バリア層１３に用いられる窒化物半導体の自発分極、及びその格子定数に起因して発生するピエゾ分極により、接合界面のチャネル層１２に高濃度の２ＤＥＧ１４が生成される。チャネル層１２及びバリア層１３には、それらの接合界面近傍に、このように２ＤＥＧ１４が生成されるような組み合わせの窒化物半導体が用いられる。
【００２６】
更に、チャネル層１２、及びその下の凹凸層２０又は凹凸層２０と基板１１とには、バンドギャップの異なる窒化物半導体が用いられる。チャネル層１２下に、それよりもバンドギャップの大きい窒化物半導体を用いた凹凸層２０又は凹凸層２０と基板１１とが設けられることで、バンドオフセットを有するヘテロ接合構造が形成される。チャネル層１２、その下側の凹凸層２０又は凹凸層２０と基板１１、及び上側のバリア層１３によって、量子閉じ込め構造３０が形成される。量子閉じ込め構造３０において、チャネル層１２は、キャリアの電子が移動する層として機能し、下層側の凹凸層２０又は凹凸層２０と基板１１、及び上層側のバリア層１３は、チャネル層１２内にキャリアの電子を閉じ込める層として機能する。量子閉じ込め構造３０により、キャリアである電子の深部への拡散が制限され、チャネル層１２からのリークが抑えられる、高効率、高信頼性のＨＥＭＴが実現される。チャネル層１２、及びその下の凹凸層２０又は凹凸層２０と基板１１とには、量子閉じ込め構造３０が形成されるような組み合わせの窒化物半導体が用いられる。
【００２７】
ゲート電極１５は、例えば、バリア層１３上に設けられる。ゲート電極１５は、ショットキー電極又はショットキーゲート電極として機能する。ゲート電極１５には、金属が用いられる。例えば、ゲート電極１５として、ニッケル（Ｎｉ）とその上に設けられた金（Ａｕ）とを有する金属電極が設けられる。ゲート電極１５は、蒸着法等を用いて形成される。
【００２８】
尚、ゲート電極１５とバリア層１３との間には、酸化物、窒化物、酸窒化物等の絶縁膜が介在されてもよい。これにより、ＭＩＳ（Metal Insulator Semiconductor）型のゲート構造が実現される。ゲート電極１５とバリア層１３との間には、ＧａＮやＡｌＧａＮ等の窒化物半導体を用いたキャップ層が介在されてもよい。
【００２９】
また、ゲート電極１５とバリア層１３との間には、ｐ型不純物を含有するＧａＮやＡｌＧａＮ等の窒化物半導体を用いたキャップ層、又はインジウムガリウムナイトライド（ＩｎＧａＮ）等の窒化物半導体を用いたキャップ層が介在されてもよい。これにより、チャネル層１２内に生成される２ＤＥＧ１４が、ゲート電極１５下方において低濃度化されるように変調され、ノーマリオフ型のＨＥＭＴが実現される。
【００３０】
ソース電極１６及びドレイン電極１７は、例えば、ゲート電極１５両側のバリア層１３上に設けられる。ソース電極１６及びドレイン電極１７は、オーミック電極として機能するように、バリア層１３上に設けられる。ソース電極１６及びドレイン電極１７には、金属が用いられる。例えば、ソース電極１６及びドレイン電極１７として、タンタル（Ｔａ）とその上に設けられたアルミニウム（Ａｌ）とを有する金属電極が設けられる。ソース電極１６及びドレイン電極１７は、蒸着法等を用いて形成される。
【００３１】
尚、ソース電極１６及びドレイン電極１７は、バリア層１３上に限らず、バリア層１３を貫通してその下のチャネル層１２と直接接続されてもよい。また、ソース電極１６及びドレイン電極１７は、バリア層１３を貫通し、ｎ型不純物を含有するＧａＮ等の窒化物半導体を用いたコンタクト層を介して間接に、チャネル層１２と接続されてもよい。
【００３２】
上記のような量子閉じ込め構造３０を備える半導体装置１０Ａの形成には、次の図４に示すような工程が含まれる。
図４は第１の実施の形態に係る半導体装置の形成方法の一例について説明する図である。図４（Ａ）及び図４（Ｂ）にはそれぞれ、半導体装置形成の各工程の要部断面図を模式的に示している。
【００３３】
まず、図４（Ａ）に示すように、基板１１上に、ＭＯＶＰＥ法を用いて、凹凸層２０がエピタキシャル成長される。そして、図４（Ｂ）に示すように、エピタキシャル成長された凹凸層２０上に更に、ＭＯＶＰＥ法を用いて、チャネル層１２がエピタキシャル成長される。尚、以下では、エピタキシャル成長を、単に成長とも言う。
【００３４】
半導体装置１０Ａの形成では、このように基板１１上にまず凹凸層２０が成長され、その上にチャネル層１２が成長されることで、表面の荒れが抑えられた、平坦性の高いチャネル層１２が形成可能になっている。半導体装置１０Ａの形成では、平坦性の高いチャネル層１２を形成するために、チャネル層１２の形成前に予め、基板１１上に成長される凹凸層２０の凹凸形状が調整される。
【００３５】
ここで、凹凸層２０について説明する。
図５は第１の実施の形態に係る半導体装置の凹凸層について説明する図である。図５には、基板及びその上に設けられた凹凸層の一例の要部断面図を模式的に示している。
【００３６】
凹凸層２０には、その表面２０ａ（基板１１側とは反対の面）に、平坦なテラス部２１と、テラス部２１から陥没した凹部２２と、テラス部２１から突出した凸部２３とが含まれる。図５では、凹凸層２０の表面２０ａにおけるテラス部２１の領域をＴで、凹部２２の領域をＨで、凸部２３の領域をＰで、それぞれ表している。尚、凹凸層２０の表面２０ａには、テラス部２１、凹部２２及び凸部２３に限らず、その他の形状の部位が含まれてもよい。
【００３７】
テラス部２１には、比較的面積が大きいテラス部２１や比較的面積が小さいテラス部２１が含まれ得る。凹部２２には、テラス部２１からの深さが比較的浅い凹部２２や比較的深い凹部２２が含まれ得る。凸部２３には、テラス部２１からの高さが比較的低い凸部２３や比較的高い凸部２３が含まれ得る。このようなテラス部２１、凹部２２及び凸部２３を含む凹凸層２０の、その表面２０ａの凹凸形状が調整され、その上に成長されるチャネル層１２の平坦性が高められる。
【００３８】
図６は第１の実施の形態に係る半導体装置の凹凸層の調整について説明する図である。図６（Ａ）〜図６（Ｃ）にはそれぞれ、基板及びその上に設けられた凹凸層の一例の要部断面図を模式的に示している。
【００３９】
図６（Ａ）に示すように、凹凸層２０は、表面２０ａの高さ方向の位置（表面位置）ｚの最頻値Ｍ±１ｎｍ以内の範囲にある部分（図６（Ａ）の太線部分）の面積Ｓ１が、表面２０ａの全体の面積Ｓに対して所定の割合となるように、表面２０ａの凹凸形状が調整される。例えば、後述の表１及び図７に示すような知見に基づき、面積Ｓ１の面積Ｓに対する割合Ｓ１／Ｓが、４６％〜７５％の範囲となるように、表面２０ａの凹凸形状が調整され、基板１１上に凹凸層２０が成長される。面積Ｓ１の面積Ｓに対する割合Ｓ１／Ｓは、基板１１上に成長された凹凸層２０の全体について得られるものであってもよいし、基板１１上に成長された凹凸層２０内の単位領域、例えば、１μｍ２の単位領域の任意の１箇所について得られるものであってもよい。
【００４０】
面積Ｓ１の面積Ｓに対する割合Ｓ１／Ｓが所定の割合となるようにすると、凹凸層２０の表面２０ａに、凹凸層２０に用いられるＡｌＮ等の窒化物半導体の側面（凹部２２の内面や凸部２３の外面）が適度な密度で存在するようになる。凹凸層２０の表面２０ａには、平面（テラス部２１の上面）のほか、このような窒化物半導体の側面にも、チャネル層１２に用いられるＧａＮ等の窒化物半導体の成長核群が形成されると考えられる。そして、凹凸層２０の表面２０ａの窒化物半導体の平面及び側面に形成された多数の成長核群から成長する窒化物半導体同士が会合し、成長に伴って成長面内の高さの不均衡が解消され、結果的に表面の平坦性の高いチャネル層１２が得られるものと考えられる。
【００４１】
一方、凹凸層２０の表面２０ａに存在する、凹凸層２０の窒化物半導体の側面の密度が小さすぎる（平面の面積が大きすぎる）場合には、チャネル層１２の窒化物半導体の成長核群の密度が小さくなる。比較的少数の成長核群から或る程度のサイズまで成長した窒化物半導体同士が会合して成長が進行し、その結果、表面の凹凸が大きい、平坦性の低いチャネル層１２が得られてしまうものと考えられる。平坦な基板１１上にチャネル層１２の窒化物半導体を直接成長させるのと同様のことが起きると考えることもできる。
【００４２】
また、凹凸層２０の表面２０ａに存在する、凹凸層２０の窒化物半導体の側面の密度が大きすぎる（平面の面積が小さすぎる）場合にも、チャネル層１２の窒化物半導体の成長核群から成長する窒化物半導体同士の会合による成長面内高さの不均衡が解消され難い。その結果、表面の凹凸が大きい、平坦性の低いチャネル層１２が得られてしまうものと考えられる。
【００４３】
凸部２３の密度が大きくなった場合、成長により得られるチャネル層１２の表面の凹凸が大きくなり易い。これは、凸部２３に形成された成長核からはチャネル層１２の窒化物半導体が異常成長し易く、凸部２３の密度が大きくなると、得られるチャネル層１２の表面の凹凸が大きくなり易いためと考えられる。そのため、図６（Ｂ）に示すように、凹凸層２０の表面２０ａの高さ方向の位置（表面位置）ｚの最頻値Ｍ＋１ｎｍ以上の範囲にある部分（図６（Ｂ）の太線部分）の面積Ｓ２が、表面２０ａの全体の面積Ｓに対して所定の割合となるように、調整されることが好ましい。例えば、後述の表１及び図７に示すような知見に基づき、面積Ｓ２の面積Ｓに対する割合Ｓ２／Ｓが、３％未満となるように、表面２０ａの凹凸形状が調整され、基板１１上に凹凸層２０が成長される。面積Ｓ２の面積Ｓに対する割合Ｓ２／Ｓは、基板１１上に成長された凹凸層２０の全体について得られるものであってもよいし、基板１１上に成長された凹凸層２０内の単位領域、例えば、１μｍ２の単位領域の任意の１箇所について得られるものであってもよい。
【００４４】
更に、深い凹部２２の密度が大きくなった場合も、成長により得られるチャネル層１２の表面の凹凸が大きくなり易い。これは、深い凹部２２が、成長されるチャネル層１２の窒化物半導体で十分に埋められなかったり、深い凹部２２から成長されるチャネル層１２の窒化物半導体が、より浅い部位から成長されるものに比べ、成長後も窪んだまま残ったりし易いためと考えられる。そのため、図６（Ｃ）に示すように、凹凸層２０の表面２０ａの高さ方向の位置（表面位置）ｚの最頻値Ｍ−３ｎｍ以下の範囲にある部分（図６（Ｃ）の太線部分）の面積Ｓ３が、表面２０ａの全体の面積Ｓに対して所定の割合となるように、調整されることが好ましい。例えば、後述の表１及び図７に示すような知見に基づき、面積Ｓ３の面積Ｓに対する割合Ｓ３／Ｓが、３０％未満となるように、表面２０ａの凹凸形状が調整され、基板１１上に凹凸層２０が成長される。面積Ｓ３の面積Ｓに対する割合Ｓ３／Ｓは、基板１１上に成長された凹凸層２０の全体について得られるものであってもよいし、基板１１上に成長された凹凸層２０内の単位領域、例えば、１μｍ２の単位領域の任意の１箇所について得られるものであってもよい。
【００４５】
上記のような凹凸層２０の表面２０ａの高さ方向の位置、即ち表面位置ｚは、例えば、走査型トンネル顕微鏡（Scanning Tunneling Microscope；ＳＴＭ）や原子間力顕微鏡（Atomic Force Microscope；ＡＦＭ）等の走査型プローブ顕微鏡（Scanning probe Microscope；ＳＰＭ）を用いて測定することができる。このほか、表面位置ｚは、レーザー変位計を用いて測定することもできる。
【００４６】
チャネル層１２の下地となる表面の凹凸形状の調整について行った評価結果の一例を表１に示す。
【００４７】
【表１】
2020178094.tif 000003
【００４８】
表１には、基板１１に相当するＡｌＮ基板についてその表面の凹凸形状を異ならせたサンプルＡ，Ｂ，Ｃ，Ｄに対し、チャネル層１２に相当するＧａＮ層を同条件で成長した場合の、ＧａＮ層表面の平坦性を評価（合否判定）した結果の一例を示している。
【００４９】
表１より、ＡｌＮ基板の表面の高さ方向の表面位置の最頻値±１ｎｍ以内の範囲にある部分の面積Ｓ１の、表面全体の面積Ｓに対する割合Ｓ１／Ｓは、サンプルＡで９８．９０％、サンプルＢで７５．２０％、サンプルＣで４８．５９％、サンプルＤで４６．１６％であった。ＡｌＮ基板の表面の高さ方向の表面位置の最頻値＋１ｎｍ以上の範囲にある部分の面積Ｓ２の、表面全体の面積Ｓに対する割合Ｓ２／Ｓは、サンプルＡで０．０１％、サンプルＢで１．９０％、サンプルＣで１８．９２％、サンプルＤで２．５７％であった。ＡｌＮ基板の表面の高さ方向の表面位置の最頻値−３ｎｍ以下の範囲にある部分の面積Ｓ３の、表面全体の面積Ｓに対する割合Ｓ３／Ｓは、サンプルＡで０．０５％、サンプルＢで２．７４％、サンプルＣで３．３４％、サンプルＤで３０．４０％であった。
【００５０】
これらのサンプルＡ，Ｂ，Ｃ，ＤのＡｌＮ基板上にＧａＮ層を成長し、その表面の平坦性を評価したところ、サンプルＡで不合格、サンプルＢで合格、サンプルＣで不合格、サンプルＤで合格という結果になった。
【００５１】
サンプルＡは、ＡｌＮ基板の表面の高さ方向の表面位置の最頻値±１ｎｍ以内の範囲にある部分の面積Ｓ１の、表面全体の面積Ｓに対する割合Ｓ１／Ｓが、極めて高い、ほぼ平坦と見做せる基板のサンプルである。このような平坦性の高いサンプルＡでは、その上に成長されるＧａＮ層の表面の平坦性が低くなり、不合格となる。
【００５２】
ＡｌＮ基板の表面の高さ方向の表面位置の最頻値±１ｎｍ以内の範囲にある部分の面積Ｓ１の、表面全体の面積Ｓに対する割合Ｓ１／Ｓは、合格となったサンプルＢ，Ｄの結果より、４６（４６．１６）％〜７５（７５．２０）％の範囲に設定することができる。
【００５３】
ここで、サンプルＣは、割合Ｓ１／Ｓがこの４６％〜７５％の範囲内にあっても不合格となっている。これは、ＡｌＮ基板の表面の高さ方向の表面位置の最頻値＋１ｎｍ以上の範囲にある部分の面積Ｓ２の、表面全体の面積Ｓに対する割合Ｓ２／Ｓが、他のサンプルＢ，Ｄ等に比べて高いため、即ち、比較的大きな凸部が多い表面であるためと考えられる。このことから、割合Ｓ２／Ｓは、合格となったサンプルＢ，Ｄの結果より、３（２．５７）％未満に設定することができる。尚、サンプルＡは、割合Ｓ２／Ｓが３％未満ではあるが、割合Ｓ１／Ｓが高く、平坦性が高すぎるため、不合格となるものと考えられる。
【００５４】
また、ＡｌＮ基板の表面の高さ方向の表面位置の最頻値−３ｎｍ以下の範囲にある部分の面積Ｓ３の、表面全体の面積Ｓに対する割合Ｓ３／Ｓは、合格となったサンプルＢ，Ｄの結果より、３０（３０．４０）％未満に設定することができる。尚、サンプルＡ，Ｃは、割合Ｓ３／Ｓが３０％未満ではあるが、サンプルＡは、割合Ｓ１／Ｓが高く、平坦性が高すぎるため、また、サンプルＣは、割合Ｓ２／Ｓが高く、大きな凸部が多すぎるため、それぞれ不合格となるものと考えられる。
【００５５】
図７はＡｌＮ基板の表面及びその上に成長したＧａＮ層の表面の原子間力顕微鏡像のイメージ図である。尚、ＡｌＮ基板は、上記の基板１１、又は基板１１上に凹凸層２０が成長されたものに相当するものであり、ＧａＮ層は、上記のチャネル層１２に相当するものである。
【００５６】
図７（Ａ）には、平坦性が高く、ＡｌＮの側面の密度が小さいＡｌＮ基板の表面、及びその上に成長されたＧａＮ層の表面のイメージ図を示している。図７（Ｃ）には、平坦性が低く、ＡｌＮの側面の密度が大きいＡｌＮ基板の表面、及びその上に成長されたＧａＮ層の表面のイメージ図を示している。図７（Ｂ）には、ＡｌＮの側面が適度な密度で存在するＡｌＮ基板の表面、及びその上に成長されたＧａＮ層の表面のイメージ図を示している。図７（Ａ）〜図７（Ｃ）では、ＡｌＮ基板及びＧａＮ層の表面における高さ方向の表面位置が深い部分を濃色で表している。
【００５７】
図７（Ａ）及び図７（Ｃ）に示すように、ＡｌＮの側面の密度が小さすぎたり大きすぎたりすると、その上に成長されるＧａＮ層の表面の平坦性が低くなる。図７（Ｂ）に示すように、ＡｌＮの側面が適度な密度で存在するＡｌＮ基板を用いることで、その上に、表面の平坦性の高いＧａＮ層を成長させることができる。
【００５８】
図８は第１の実施の形態に係る半導体装置の一例のエネルギーバンド構造について説明する図である。図８には、半導体装置の一例の厚さ方向のエネルギーバンド構造を模式的に示している。
【００５９】
上記構成を有する半導体装置１０Ａにおける基板１１、凹凸層２０、チャネル層１２及びバリア層１３のエネルギーバンド構造は、図８に示すようなものになる。ここでは一例として、基板１１及び凹凸層２０並びにバリア層１３にＡｌＮ（バンドギャップ６．２ｅＶ）が、チャネル層１２にＧａＮ（バンドギャップ３．４ｅＶ）が、それぞれ用いられた場合のエネルギーバンド構造を示している。図８に示すように、基板１１及び凹凸層２０並びにバリア層１３の伝導帯と、チャネル層１２の伝導帯との間に生じるバンドオフセットにより、キャリアである電子がチャネル層１２内に閉じ込められる、上記のような量子閉じ込め構造３０が実現される。
【００６０】
凹凸層２０（凹凸ＡｌＮ）とチャネル層１２との間のバンドオフセットは、凹凸層２０を設けなかった場合の基板１１（ＡｌＮ）とチャネル層１２との間のバンドオフセットに比べて小さくなる。しかし、キャリアの電子（２ＤＥＧ１４）は、チャネル層１２（ＧａＮ）中の分極の影響により、上層側のバリア層１３（ＡｌＮ）とチャネル層１２との接合界面近傍に集まる。そのため、凹凸層２０により低下したバンドオフセットが電子の閉じ込め効果に与える影響は小さいと言える。
【００６１】
尚、チャネル層１２にＡｌＧａＮやＢＡｌＧａＮを用いた場合も同様であり、また、バリア層１３にＡｌＧａＮを用いた場合も同様である。
以上説明したように、半導体装置１０Ａにおいて、チャネル層１２は、凹凸形状が調整された凹凸層２０上に設けられることで、表面の平坦性が高められる。そのような表面の平坦性の高いチャネル層１２上に、バリア層１３が設けられる。これにより、電子の閉じ込め効果の高い量子閉じ込め構造３０が実現される。このような量子閉じ込め構造３０を備え、高キャリア移動度で且つ低リーク電流のＨＥＭＴとして機能する、優れた特性を持った半導体装置１０Ａが実現される。
【００６２】
［第２の実施の形態］
ここでは、上記第１の実施の形態で述べたような構成を含む半導体装置及びその形成方法の第１の例について説明する。
【００６３】
図９〜図１４は第２の実施の形態に係る半導体装置の形成方法の一例について説明する図である。図９〜図１４にはそれぞれ、半導体装置形成の各工程の一例の要部断面図を模式的に示している。
【００６４】
まず、図９に示すように、基板１１上に、ＭＯＶＰＥ法を用いて、凹凸層２０、チャネル層１２、バリア層１３が順次エピタキシャル成長される。ここでは、基板１１にＡｌＮ自立基板が用いられ、その（０００１）面上に、ＡｌＮの凹凸層２０、ＢｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１，０≦ｙ＜１，０≦ｘ＋ｙ＜１）のチャネル層１２、ＡｌｚＧａ１−ｚＮ（０＜ｚ≦１）のバリア層１３が成長される場合を例にする。例えば、チャネル層１２として、ＢｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ＜０．２，０≦ｙ＜０．８，０≦ｘ＋ｙ＜１）が成長され、バリア層１３として、ＡｌｚＧａ１−ｚＮ（０．５≦ｚ≦１）が成長される。チャネル層１２は、量子閉じ込め効果を生じさせるため、その厚さを５０ｎｍ以下とすることが好ましく、２０ｎｍ以下とすることがより好ましい。このようなチャネル層１２上に、例えば、厚さ８ｎｍでバリア層１３が成長される。
【００６５】
ＭＯＶＰＥ法を用いた各層の成長において、Ａｌ源には、トリメチルアルミニウム（Tri-Methyl-Aluminum；ＴＭＡｌ）が用いられる。ガリウム（Ｇａ）源には、トリメチルガリウム（Tri-Methyl-Gallium；ＴＭＧａ）が用いられる。ボロン（Ｂ）源には、トリエチルボロン（Tri-Ethyl-Boron；ＴＥＢ）やジボラン（diborane）ガス等が用いられる。これらのうちの１種又は２種以上とアンモニア（ＮＨ３）との混合ガスが用いられ、更にキャリアガスとして水素（Ｈ２）又は窒素（Ｎ２）が用いられて、所定の窒化物半導体が成長される。成長させる窒化物半導体に応じて、ＴＭＡｌ、ＴＭＧａ、ＴＥＢの供給と停止（切り替え）、供給時の流量（他原料との混合比）が適宜設定される。成長圧力は、１ｋＰａ〜１００ｋＰａ程度、成長温度は７００℃〜１５００℃程度とされる。
【００６６】
ここで、凹凸層２０のＡｌＮの成長では、成長時に供給するＮＨ３ガスとＴＭＡｌガスとのモル比（供給比）であるＶ／ＩＩＩ比が、２２０００〜６７０００の範囲となる条件が用いられる。尚、平坦な層の成長を目的とする場合には、Ｖ／ＩＩＩ比が数十〜数百程度に設定されることが多く、これに比べ、凹凸層２０の成長には、大幅に高いＶ／ＩＩＩ比の条件（２２０００〜６７０００）が用いられる。
【００６７】
このような高いＶ／ＩＩＩ比の条件が用いられることで、上記第１の実施の形態で述べたように凹凸形状が調整された凹凸層２０が成長される。即ち、表面２０ａの高さ方向の表面位置ｚの最頻値Ｍ±１ｎｍ以内の範囲にある部分の面積Ｓ１の、表面２０ａの全体の面積Ｓに対する割合Ｓ１／Ｓが、４６％〜７５％の範囲となるように、表面２０ａの凹凸形状が調整される。また、表面２０ａの高さ方向の表面位置ｚの最頻値Ｍ＋１ｎｍ以上の範囲にある部分の面積Ｓ２の、表面２０ａの全体の面積Ｓに対する割合Ｓ２／Ｓが、３％未満となるように、表面２０ａの凹凸形状が調整される。また、表面２０ａの高さ方向の表面位置ｚの最頻値Ｍ−３ｎｍ以下の範囲にある部分の面積Ｓ３の、表面２０ａの全体の面積Ｓに対する割合Ｓ３／Ｓが、３０％未満となるように、表面２０ａの凹凸形状が調整される。このように表面２０ａの凹凸形状が調整された凹凸層２０の上に、チャネル層１２が成長されることで、表面の平坦性の高いチャネル層１２が得られる。
【００６８】
凹凸層２０を成長する際のＶ／ＩＩＩ比が２２０００を下回ると、平坦性の高い表面２０ａが得られ易くなる。即ち、割合Ｓ１／Ｓが７５％を上回る可能性が高まる。凹凸層２０を成長する際のＶ／ＩＩＩ比が６７０００を上回ると、大きな凸部２３や深い凹部２２が得られ易くなる。即ち、割合Ｓ２／Ｓが３％を上回る可能性や、割合Ｓ３／Ｓが３０％を上回る可能性が高まる。
【００６９】
各層の成長後、フォトリソグラフィ技術を用いて、素子間分離領域に開口を有するレジストが設けられ、エッチング（塩素系ガスを用いたドライエッチング等）又はイオン注入により、素子間分離領域（図示せず）が形成されてもよい。
【００７０】
次いで、フォトリソグラフィ技術を用いて、ソース電極１６及びドレイン電極１７を形成する領域に開口を有するレジストが設けられ、塩素系ガスを用いたエッチングが行われる。これにより、図１０に示すように、バリア層１３の一部が除去される。
【００７１】
次いで、図１１に示すように、バリア層１３の除去後に露出するチャネル層１２上に、ソース電極１６及びドレイン電極１７が形成される。その際は、まず、フォトリソグラフィ技術、蒸着技術及びリフトオフ技術を用いて、バリア層１３から露出するチャネル層１２上に、電極用金属、例えば、厚さ２０ｎｍのＴａと厚さ２００ｎｍのＡｌとの積層体が形成される。その後、窒素雰囲気中、４００℃〜１０００℃、例えば、５５０℃で熱処理が行われ、電極用金属がオーミック接続される。これにより、図１１に示すように、ソース電極１６（オーミック電極）及びドレイン電極１７（オーミック電極）が形成される。
【００７２】
次いで、図１２に示すように、バリア層１３、ソース電極１６及びドレイン電極１７の上に、パッシベーション膜４０が形成される。例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法を用いて、厚さ２ｎｍ〜５００ｎｍ、例えば、厚さ１００ｎｍのパッシベーション膜４０が形成される。パッシベーション膜４０の形成には、原子層堆積（Atomic Layer Deposition；ＡＬＤ）法、スパッタ法等が用いられてもよい。パッシベーション膜４０には、例えば、シリコン（Ｓｉ）、Ａｌ、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、Ｔａ又はタングステン（Ｗ）を含む酸化物、窒化物又は酸窒化物が用いられる。例えば、パッシベーション膜４０として、窒化シリコン（ＳｉＮ）が形成される。
【００７３】
次いで、図１３に示すように、ゲート電極１５を形成する領域のパッシベーション膜４０が除去されて開口部４１が形成され、バリア層１３の一部が露出される。その際は、まず、フォトリソグラフィ技術を用いて、ゲート電極１５を形成する領域に開口を有するレジストが形成され、これをマスクとするエッチングが行われる。このエッチングにより、レジストの開口から露出するパッシベーション膜４０が除去される。パッシベーション膜４０のエッチングは、例えば、フッ素系又は塩素系ガスを用いたドライエッチングによって行われる。このほか、パッシベーション膜４０のエッチングは、フッ酸やバッファードフッ酸等を用いたウェットエッチングによって行われてもよい。これにより、図１３に示すように、ゲート電極１５を形成する領域のパッシベーション膜４０が部分的に除去され、開口部４１が形成される。
【００７４】
次いで、図１４に示すように、ゲート電極１５が形成される。例えば、フォトリソグラフィ技術、蒸着技術及びリフトオフ技術を用いて、パッシベーション膜４０から露出するバリア層１３上に、電極用金属、例えば、厚さ３０ｎｍのＮｉと厚さ４００ｎｍのＡｕとの積層体が形成される。これにより、図１４に示すように、ゲート電極１５（ショットキー電極）が形成される。
【００７５】
図９〜図１４に示したような工程により、基板１１上に凹凸層２０が設けられ、その上にチャネル層１２及びバリア層１３が設けられた、量子閉じ込め構造３０を有する半導体装置１０Ｂ（図１４）が得られる。
【００７６】
半導体装置１０Ｂにおいて、チャネル層１２は、凹凸形状が調整された凹凸層２０上に設けられることで、表面の平坦性が高められる。これにより、電子の閉じ込め効果を強くした量子閉じ込め構造３０が実現される。このような量子閉じ込め構造３０を備え、高キャリア移動度で且つ低リーク電流のＨＥＭＴとして機能する、優れた特性を持った半導体装置１０Ｂが実現される。
【００７７】
尚、半導体装置１０Ｂのゲート電極１５、ソース電極１６及びドレイン電極１７に用いる金属の種類及び層構造は上記の例に限定されるものではなく、それらの形成方法も上記の例に限定されるものではない。ゲート電極１５、ソース電極１６及びドレイン電極１７にはそれぞれ、単層構造が用いられてもよいし、積層構造が用いられてもよい。ソース電極１６及びドレイン電極１７の形成時には、それらの電極用金属の形成によってオーミック接続が実現されるようであれば、必ずしも上記のような熱処理が行われることを要しない。ゲート電極１５の形成時には、その電極用金属の形成後、更に熱処理が行われてもよい。ゲート電極１５は、上記のようなショットキー型のゲート構造に限らず、バリア層１３との間に絶縁膜を介在させたＭＩＳ型のゲート構造とされてもよい。
【００７８】
［第３の実施の形態］
ここでは、上記第１の実施の形態で述べたような構成を含む半導体装置及びその形成方法の第２の例について説明する。
【００７９】
図１５〜図１８は第３の実施の形態に係る半導体装置の形成方法の一例について説明する図である。図１５〜図１８にはそれぞれ、半導体装置形成の各工程の一例の要部断面図を模式的に示している。
【００８０】
まず、図１５に示すように、上記第２の実施の形態で述べたのと同様に、基板１１上に、ＭＯＶＰＥ法を用いて、凹凸層２０、チャネル層１２、バリア層１３が順次エピタキシャル成長される。例えば、基板１１にＡｌＮ自立基板が用いられ、その（０００１）面上に、ＡｌＮの凹凸層２０、厚さ５０ｎｍ以下のＢｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ＜０．２，０≦ｙ＜０．８，０≦ｘ＋ｙ＜１）のチャネル層１２、厚さ８ｎｍのＡｌｚＧａ１−ｚＮ（０．５≦ｚ≦１）のバリア層１３が成長される。基板１１上に凹凸層２０が設けられることで、その上に、表面の平坦性の高いチャネル層１２が成長される。そのようなチャネル層１２上に、バリア層１３が成長される。これにより、電子の閉じ込め効果の高い量子閉じ込め構造３０が実現される。
【００８１】
そして、この例では、図１５に示すように、バリア層１３上に更に、キャップ層５０、例えば、厚さ２ｎｍのＧａＮのキャップ層５０が成長される。
キャップ層５０の形成後には、素子間分離領域（図示せず）が形成されてもよい。
【００８２】
次いで、フォトリソグラフィ技術を用いて、ソース電極１６及びドレイン電極１７を形成する領域に開口を有するレジストが設けられ、塩素系ガスを用いたエッチングが行われる。これにより、図１６に示すように、キャップ層５０及びバリア層１３の各一部が除去される。続いて、キャップ層５０及びバリア層１３の除去後に露出するチャネル層１２上に、フォトリソグラフィ技術、蒸着技術及びリフトオフ技術を用いて、電極用金属、例えば、厚さ２０ｎｍのＴａと厚さ２００ｎｍのＡｌとの積層体が形成される。その後、窒素雰囲気中、４００℃〜１０００℃、例えば、５５０℃で熱処理が行われ、電極用金属がオーミック接続される。これにより、図１６に示すように、ソース電極１６（オーミック電極）及びドレイン電極１７（オーミック電極）が形成される。
【００８３】
次いで、図１７に示すように、キャップ層５０、ソース電極１６及びドレイン電極１７の上に、ゲート電極１５を形成する領域に開口部４１を有するパッシベーション膜４０が形成される。例えば、まず、プラズマＣＶＤ法、ＡＬＤ法、スパッタ法等を用いて、厚さ２ｎｍ〜５００ｎｍ、例えば、厚さ１００ｎｍのパッシベーション膜４０が形成される。パッシベーション膜４０には、例えば、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ又はＷを含む酸化物、窒化物又は酸窒化物が用いられる。例えば、パッシベーション膜４０として、ＳｉＮが形成される。続いて、フォトリソグラフィ技術を用いて、ゲート電極１５を形成する領域に開口を有するレジストが形成され、これをマスクとするエッチングが行われる。このエッチングにより、レジストの開口から露出するパッシベーション膜４０が除去される。パッシベーション膜４０のエッチングは、例えば、フッ素系又は塩素系ガスを用いたドライエッチングによって、或いはフッ酸やバッファードフッ酸等を用いたウェットエッチングによって行われる。これにより、図１７に示すように、ゲート電極１５を形成する領域のパッシベーション膜４０が部分的に除去され、開口部４１が形成される。
【００８４】
次いで、図１８に示すように、ゲート電極１５が形成される。例えば、フォトリソグラフィ技術、蒸着技術及びリフトオフ技術を用いて、パッシベーション膜４０から露出するキャップ層５０上に、電極用金属、例えば、厚さ３０ｎｍのＮｉと厚さ４００ｎｍのＡｕとの積層体が形成される。これにより、図１８に示すように、ゲート電極１５（ショットキー電極）が形成される。
【００８５】
図１５〜図１８に示したような工程により、基板１１上に凹凸層２０が設けられ、その上にチャネル層１２及びバリア層１３が設けられた、量子閉じ込め構造３０を有する半導体装置１０Ｃ（図１８）が得られる。
【００８６】
半導体装置１０Ｃでは、ゲート電極１５とバリア層１３との間にキャップ層５０が設けられることで、ゲートリーク電流の発生、ゲート電極１５の成分のバリア層１３やチャネル層１２への拡散、オン抵抗の増大等が抑制される。
【００８７】
半導体装置１０Ｃにおいて、チャネル層１２は、凹凸形状が調整された凹凸層２０上に設けられることで、表面の平坦性が高められる。これにより、電子の閉じ込め効果を強くした量子閉じ込め構造３０が実現される。このような量子閉じ込め構造３０を備え、高キャリア移動度で且つ低リーク電流のＨＥＭＴとして機能する、優れた特性を持った半導体装置１０Ｃが実現される。
【００８８】
尚、半導体装置１０Ｃのゲート電極１５、ソース電極１６及びドレイン電極１７に用いる金属の種類及び層構造は上記の例に限定されるものではなく、それらの形成方法も上記の例に限定されるものではない。ゲート電極１５、ソース電極１６及びドレイン電極１７にはそれぞれ、単層構造が用いられてもよいし、積層構造が用いられてもよい。ソース電極１６及びドレイン電極１７の形成時には、それらの電極用金属の形成によってオーミック接続が実現されるようであれば、必ずしも上記のような熱処理が行われることを要しない。ゲート電極１５の形成時には、その電極用金属の形成後、更に熱処理が行われてもよい。ゲート電極１５は、上記のようなショットキー型のゲート構造に限らず、バリア層１３との間に絶縁膜を介在させたＭＩＳ型のゲート構造とされてもよい。
【００８９】
また、キャップ層５０は、ゲート電極１５下に選択的に設けられてもよく、そのキャップ層５０には、ｐ型不純物を含有するＧａＮやＡｌＧａＮ等の窒化物半導体、又はＩｎＧａＮ等の窒化物半導体が用いられてもよい。このような窒化物半導体が用いられることで、例えば、ｐ型窒化物半導体の固定電荷や、バリア層１３上のＩｎＧａＮに発生するピエゾ分極によって、チャネル層１２内に生成される２ＤＥＧ１４が、ゲート電極１５下方において低濃度化されるように変調される。これにより、ノーマリオフ型のＨＥＭＴとして機能する半導体装置１０Ｃが実現される。
【００９０】
［第４の実施の形態］
ここでは、上記第１の実施の形態で述べたような構成を含む半導体装置及びその形成方法の第３の例について説明する。
【００９１】
図１９〜図２４は第４の実施の形態に係る半導体装置の形成方法の一例について説明する図である。図１９〜図２４にはそれぞれ、半導体装置形成の各工程の一例の要部断面図を模式的に示している。
【００９２】
まず、図１９に示すように、上記第２の実施の形態で述べたのと同様に、基板１１上に、ＭＯＶＰＥ法を用いて、凹凸層２０、チャネル層１２、バリア層１３が順次エピタキシャル成長される。例えば、基板１１にＡｌＮ自立基板が用いられ、その（０００１）面上に、ＡｌＮの凹凸層２０、厚さ５０ｎｍ以下のＢｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ＜０．２，０≦ｙ＜０．８，０≦ｘ＋ｙ＜１）のチャネル層１２、厚さ８ｎｍのＡｌｚＧａ１−ｚＮ（０．５≦ｚ≦１）のバリア層１３が成長される。基板１１上に凹凸層２０が設けられることで、その上に、表面の平坦性の高いチャネル層１２が成長される。そのようなチャネル層１２上に、バリア層１３が成長される。これにより、電子の閉じ込め効果の高い量子閉じ込め構造３０が実現される。
【００９３】
そして、この例では、図１９に示すように、バリア層１３上に更に、プラズマＣＶＤ法、ＡＬＤ法、スパッタ法等を用いて、表面保護膜６０が形成される。表面保護膜６０には、例えば、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ又はＷを含む酸化物、窒化物又は酸窒化物が用いられる。例えば、表面保護膜６０として、酸化シリコン（ＳｉＯ２）が形成される。
【００９４】
次いで、フォトリソグラフィ技術を用いて、ソース電極１６及びドレイン電極１７を形成する領域に開口を有するレジストが設けられ、塩素系ガスを用いたエッチングにより、表面保護膜６０、バリア層１３及びチャネル層１２の各一部が除去される。これにより、図２０に示すような溝７１が形成された状態が得られる。
【００９５】
次いで、図２１に示すように、表面保護膜６０、バリア層１３及びチャネル層１２の各一部を除去して形成された溝７１内に露出するチャネル層１２上に、ＭＯＶＰＥ法を用いて、ｎ型コンタクト層７０が成長される。ｎ型コンタクト層７０には、例えば、Ｓｉ等のｎ型不純物を含有するＧａＮ（ｎ型ＧａＮ）が用いられる。例えば、ＧａＮの原料であるＴＭＧａとＮＨ３との混合ガスに、ｎ型不純物のＳｉの原料であるシラン（silane）ガスを所定の流量で添加したＭＯＶＰＥ法により、厚さ５０ｎｍ、ドーピング濃度１×１０１９ｃｍ−３のｎ型ＧａＮが成長される。ｎ型不純物には、Ｓｉのほか、ゲルマニウム（Ｇｅ）、酸素（Ｏ）等が用いられてもよい。ｎ型コンタクト層７０の形成後、表面保護膜６０は除去される。
【００９６】
ｎ型コンタクト層７０の形成後には、素子間分離領域（図示せず）が形成されてもよい。
次いで、ｎ型コンタクト層７０上、即ち、ソース電極１６及びドレイン電極１７を形成する領域上に、フォトリソグラフィ技術、蒸着技術及びリフトオフ技術を用いて、電極用金属、例えば、厚さ２０ｎｍのＴａと厚さ２００ｎｍのＡｌとの積層体が形成される。その後、窒素雰囲気中、４００℃〜１０００℃、例えば、５５０℃で熱処理が行われ、電極用金属がオーミック接続される。これにより、図２２に示すように、ソース電極１６（オーミック電極）及びドレイン電極１７（オーミック電極）が形成される。
【００９７】
次いで、図２３に示すように、バリア層１３、ソース電極１６及びドレイン電極１７の上に、ゲート電極１５を形成する領域に開口部４１を有するパッシベーション膜４０が形成される。例えば、まず、プラズマＣＶＤ法、ＡＬＤ法、スパッタ法等を用いて、厚さ２ｎｍ〜５００ｎｍ、例えば、厚さ１００ｎｍのパッシベーション膜４０が形成される。パッシベーション膜４０には、例えば、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ又はＷを含む酸化物、窒化物又は酸窒化物が用いられる。例えば、パッシベーション膜４０として、ＳｉＮが形成される。続いて、フォトリソグラフィ技術を用いて、ゲート電極１５を形成する領域に開口を有するレジストが形成され、これをマスクとするエッチングが行われる。このエッチングにより、レジストの開口から露出するパッシベーション膜４０が除去される。パッシベーション膜４０のエッチングは、例えば、フッ素系又は塩素系ガスを用いたドライエッチングによって、或いはフッ酸やバッファードフッ酸等を用いたウェットエッチングによって行われる。これにより、図２３に示すように、ゲート電極１５を形成する領域のパッシベーション膜４０が部分的に除去され、開口部４１が形成される。
【００９８】
次いで、図２４に示すように、ゲート電極１５が形成される。例えば、フォトリソグラフィ技術、蒸着技術及びリフトオフ技術を用いて、パッシベーション膜４０から露出するバリア層１３上に、電極用金属、例えば、厚さ３０ｎｍのＮｉと厚さ４００ｎｍのＡｕとの積層体が形成される。これにより、図２４に示すように、ゲート電極１５（ショットキー電極）が形成される。
【００９９】
図１９〜図２４に示したような工程により、基板１１上に凹凸層２０が設けられ、その上にチャネル層１２及びバリア層１３が設けられた、量子閉じ込め構造３０を有する半導体装置１０Ｄ（図１８）が得られる。
【０１００】
半導体装置１０Ｄでは、ｎ型コンタクト層７０上にソース電極１６及びドレイン電極１７が設けられることで、ｎ型コンタクト層７０とソース電極１６及びドレイン電極１７との間のコンタクト抵抗が低減される。これにより、低抵抗のオーミック接続が実現される。
【０１０１】
半導体装置１０Ｄにおいて、チャネル層１２は、凹凸形状が調整された凹凸層２０上に設けられることで、表面の平坦性が高められる。これにより、電子の閉じ込め効果を強くした量子閉じ込め構造３０が実現される。このような量子閉じ込め構造３０を備え、高キャリア移動度で且つ低リーク電流のＨＥＭＴとして機能する、優れた特性を持った半導体装置１０Ｄが実現される。
【０１０２】
尚、半導体装置１０Ｄのゲート電極１５、ソース電極１６及びドレイン電極１７に用いる金属の種類及び層構造は上記の例に限定されるものではなく、それらの形成方法も上記の例に限定されるものではない。ゲート電極１５、ソース電極１６及びドレイン電極１７にはそれぞれ、単層構造が用いられてもよいし、積層構造が用いられてもよい。ソース電極１６及びドレイン電極１７の形成時には、それらの電極用金属の形成によってオーミック接続が実現されるようであれば、必ずしも上記のような熱処理が行われることを要しない。ゲート電極１５の形成時には、その電極用金属の形成後、更に熱処理が行われてもよい。ゲート電極１５は、上記のようなショットキー型のゲート構造に限らず、バリア層１３との間に絶縁膜を介在させたＭＩＳ型のゲート構造とされてもよい。
【０１０３】
また、半導体装置１０Ｄにおいて、バリア層１３上には、上記第３の実施の形態で述べたような半導体装置１０Ｃの例に従い、窒化物半導体を用いたキャップ層５０が設けられてもよい。
【０１０４】
［第５の実施の形態］
図２５は第５の実施の形態に係る半導体装置の一例について説明する図である。図２５には、半導体装置の一例の要部断面図を模式的に示している。
【０１０５】
図２５に示す半導体装置１０Ｅは、ショットキーバリアダイオード（Schottky Barrier Diode；ＳＢＤ）の一例である。半導体装置１０Ｅは、基板１１、凹凸層２０、チャネル層１２、バリア層１３、カソード電極１８（オーミック電極）及びアノード電極１９（ショットキー電極）を有する。
【０１０６】
半導体装置１０Ｅの基板１１、凹凸層２０、チャネル層１２及びバリア層１３には、上記半導体装置１０Ｂ（図１４）等について述べたのと同様の窒化物半導体が用いられる。基板１１上に凹凸層２０が設けられることで、その上に、表面の平坦性の高いチャネル層１２が成長される。そのようなチャネル層１２上に、バリア層１３が成長される。これにより、電子の閉じ込め効果の高い量子閉じ込め構造３０が実現される。半導体装置１０Ｅのカソード電極１８及びアノード電極１９には、金属が用いられる。カソード電極１８は、オーミック電極として機能するようにチャネル層１２上に設けられ、アノード電極１９は、ショットキー電極として機能するようにチャネル層１２上に設けられる。バリア層１３、カソード電極１８及びアノード電極１９の上には、図２５に示すように、パッシベーション膜４０が設けられてもよい。
【０１０７】
上記構成を有する半導体装置１０Ｅは、上記第２の実施の形態において上記図９〜図１２について述べたような方法の例に従って、形成することができる。
即ち、まず、上記図９の例に従い、基板１１上に、ＭＯＶＰＥ法を用いて、凹凸層２０、チャネル層１２及びバリア層１３が順次エピタキシャル成長される。
【０１０８】
次いで、図１０の例に従い、カソード電極１８及びアノード電極１９を形成する領域のバリア層１３が部分的に除去される。
次いで、上記図１１の例に従い、チャネル層１２上に電極用金属が形成され、カソード電極１８及びアノード電極１９が形成される。その際、カソード電極１８は、オーミック電極として機能するようにチャネル層１２上に形成され、アノード電極１９は、ショットキー電極として機能するようにチャネル層１２上に形成される。半導体装置１０Ｅの形成では、カソード電極１８及びアノード電極１９についてそれぞれオーミック接続及びショットキー接続が実現されるように、形成が別々の工程で行われてもよく、また、互いに異なる種類の電極用金属が用いられてもよい。
【０１０９】
次いで、上記図１２の例に従い、バリア層１３、カソード電極１８及びアノード電極１９の上に、パッシベーション膜４０が形成される。
例えば、このような方法が用いられ、図２５に示すような構成を有する半導体装置１０Ｅが形成される。
【０１１０】
半導体装置１０Ｅによれば、量子閉じ込め構造３０により、キャリアである電子の深部への拡散が制限され、チャネル層１２からのリーク、即ち、リーク電流の発生が抑えられる、高効率、高信頼性のＳＢＤが実現される。
【０１１１】
尚、第５の実施の形態で述べた半導体装置１０Ｅは、上記第１の実施の形態で述べた半導体装置１０Ａや上記第２，第３，第４の実施の形態で述べた半導体装置１０Ｂ，１０Ｃ，１０Ｄと、共通の１枚の基板上に混載されてもよい。例えば、１枚の基板上に、半導体装置１０Ｂと半導体装置１０Ｅとが混載された半導体装置等を得ることもできる。
【０１１２】
以上、第１〜第５の実施の形態で述べたような構成を有する半導体装置１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ等は、各種電子装置に適用することができる。一例として、上記のような構成を有する半導体装置を、半導体パッケージ、力率改善回路、電源装置及び増幅器に適用する場合について、以下に説明する。
【０１１３】
［第６の実施の形態］
ここでは、上記のような構成を有する半導体装置の、半導体パッケージへの適用例を、第６の実施の形態として説明する。
【０１１４】
図２６は第６の実施の形態に係る半導体パッケージの一例について説明する図である。図２６には、半導体パッケージの一例の要部平面図を模式的に示している。
図２６に示す半導体パッケージ２００は、ディスクリートパッケージの一例である。半導体パッケージ２００は、例えば、上記第１の実施の形態で述べた半導体装置１０Ａ、半導体装置１０Ａが搭載されたリードフレーム２１０、及びそれらを封止する樹脂２２０を含む。
【０１１５】
半導体装置１０Ａは、リードフレーム２１０のダイパッド２１０ａ上にダイアタッチ材等（図示せず）を用いて搭載される。半導体装置１０Ａには、上記ゲート電極１５に接続されたパッド１５ａ、ソース電極１６に接続されたパッド１６ａ、及びドレイン電極１７に接続されたパッド１７ａが設けられる。パッド１５ａ、パッド１６ａ及びパッド１７ａはそれぞれ、Ａｌ等のワイヤ２３０を用いてリードフレーム２１０のゲートリード２１１、ソースリード２１２及びドレインリード２１３に接続される。ゲートリード２１１、ソースリード２１２及びドレインリード２１３の各一部が露出するように、リードフレーム２１０とそれに搭載された半導体装置１０Ａ及びそれらを接続するワイヤ２３０が、樹脂２２０で封止される。
【０１１６】
例えば、上記第１の実施の形態で述べた半導体装置１０Ａが用いられ、このような構成を有する半導体パッケージ２００が得られる。ここでは、半導体装置１０Ａを例にしたが、ＨＥＭＴとして機能する他の半導体装置１０Ｂ，１０Ｃ，１０Ｄ等を用いて、同様に高性能の半導体パッケージを得ることが可能である。
【０１１７】
上記のように、半導体装置１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ等では、凹凸形状が調整された凹凸層２０上にチャネル層１２が設けられ、その表面の平坦性が高められる。これにより、電子の閉じ込め効果を強くした量子閉じ込め構造３０が実現される。このような量子閉じ込め構造３０を備え、高キャリア移動度で且つ低リーク電流のＨＥＭＴとして機能する、優れた特性を持った半導体装置１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ等が用いられ、高性能の半導体パッケージ２００が実現される。
【０１１８】
また、ＳＢＤとして機能する半導体装置１０Ｅ等を用いてディスクリートパッケージを得ることもできる。上記のように、半導体装置１０Ｅ等では、凹凸形状が調整された凹凸層２０上にチャネル層１２が設けられ、その表面の平坦性が高められる。これにより、電子の閉じ込め効果を強くした量子閉じ込め構造３０が実現される。このような量子閉じ込め構造３０を備え、高キャリア移動度で且つ低リーク電流のＳＢＤとして機能する、優れた特性を持った半導体装置１０Ｅ等が用いられ、高性能の半導体パッケージ２００が実現される。
【０１１９】
［第７の実施の形態］
ここでは、上記のような構成を有する半導体装置の、力率改善回路への適用例を、第７の実施の形態として説明する。
【０１２０】
図２７は第７の実施の形態に係る力率改善回路の一例について説明する図である。図２７には、力率改善回路の一例の等価回路図を示している。
図２７に示す力率改善（Power Factor Correction；ＰＦＣ）回路３００は、スイッチ素子３１０、ダイオード３２０、チョークコイル３３０、コンデンサ３４０、コンデンサ３５０、ダイオードブリッジ３６０及び交流電源３７０（ＡＣ）を含む。
【０１２１】
ＰＦＣ回路３００において、スイッチ素子３１０のドレイン電極と、ダイオード３２０のアノード端子及びチョークコイル３３０の一端子とが接続される。スイッチ素子３１０のソース電極と、コンデンサ３４０の一端子及びコンデンサ３５０の一端子とが接続される。コンデンサ３４０の他端子とチョークコイル３３０の他端子とが接続される。コンデンサ３５０の他端子とダイオード３２０のカソード端子とが接続される。また、スイッチ素子３１０のゲート電極には、ゲートドライバが接続される。コンデンサ３４０の両端子間には、ダイオードブリッジ３６０を介して交流電源３７０が接続され、コンデンサ３５０の両端子間から直流電源（ＤＣ）が取り出される。
【０１２２】
例えば、このような構成を有するＰＦＣ回路３００のスイッチ素子３１０に、ＨＥＭＴとして機能する上記半導体装置１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ等が用いられる。
上記のように、半導体装置１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ等では、凹凸形状が調整された凹凸層２０上にチャネル層１２が設けられ、その表面の平坦性が高められる。これにより、電子の閉じ込め効果を強くした量子閉じ込め構造３０が実現される。このような量子閉じ込め構造３０を備え、高キャリア移動度で且つ低リーク電流のＨＥＭＴとして機能する、優れた特性を持った半導体装置１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ等が用いられ、高性能のＰＦＣ回路３００が実現される。
【０１２３】
また、ＰＦＣ回路３００のダイオード３２０やダイオードブリッジ３６０には、ＳＢＤとして機能する上記半導体装置１０Ｅ等が用いられてもよい。上記のように、半導体装置１０Ｅ等では、凹凸形状が調整された凹凸層２０上にチャネル層１２が設けられ、その表面の平坦性が高められる。これにより、電子の閉じ込め効果を強くした量子閉じ込め構造３０が実現される。このような量子閉じ込め構造３０を備え、高キャリア移動度で且つ低リーク電流のＳＢＤとして機能する、優れた特性を持った半導体装置１０Ｅ等が用いられ、高性能のＰＦＣ回路３００が実現される。
【０１２４】
［第８の実施の形態］
ここでは、上記のような構成を有する半導体装置の、電源装置への適用例を、第８の実施の形態として説明する。
【０１２５】
図２８は第８の実施の形態に係る電源装置の一例について説明する図である。図２８には、電源装置の一例の等価回路図を示している。
図２８に示す電源装置４００は、高圧の一次側回路４１０及び低圧の二次側回路４２０、並びに一次側回路４１０と二次側回路４２０との間に設けられるトランス４３０を含む。
【０１２６】
一次側回路４１０には、上記第７の実施の形態で述べたようなＰＦＣ回路３００、及びＰＦＣ回路３００のコンデンサ３５０の両端子間に接続されたインバータ回路、例えば、フルブリッジインバータ回路４４０が含まれる。フルブリッジインバータ回路４４０には、複数（ここでは一例として４つ）のスイッチ素子４４１、スイッチ素子４４２、スイッチ素子４４３及びスイッチ素子４４４が含まれる。
【０１２７】
二次側回路４２０には、複数（ここでは一例として３つ）のスイッチ素子４２１、スイッチ素子４２２及びスイッチ素子４２３が含まれる。
例えば、このような構成を有する電源装置４００の、一次側回路４１０に含まれるＰＦＣ回路３００のスイッチ素子３１０、及びフルブリッジインバータ回路４４０のスイッチ素子４４１〜４４４に、ＨＥＭＴとして機能する上記半導体装置１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ等が用いられる。例えば、電源装置４００の、二次側回路４２０のスイッチ素子４２１〜４２３には、シリコンを用いた通常のＭＩＳ（Metal Insulator Semiconductor）型電界効果トランジスタが用いられる。
【０１２８】
上記のように、半導体装置１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ等では、凹凸形状が調整された凹凸層２０上にチャネル層１２が設けられ、その表面の平坦性が高められる。これにより、電子の閉じ込め効果を強くした量子閉じ込め構造３０が実現される。このような量子閉じ込め構造３０を備え、高キャリア移動度で且つ低リーク電流のＨＥＭＴとして機能する、優れた特性を持った半導体装置１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ等が用いられ、高性能の電源装置４００が実現される。
【０１２９】
また、一次側回路４１０に含まれるＰＦＣ回路３００のダイオード３２０やダイオードブリッジ３６０には、上記第７の実施の形態で述べたように、ＳＢＤとして機能する上記半導体装置１０Ｅ等が用いられてもよい。優れた特性を有する半導体装置１０Ｅ等が用いられ、高性能のＰＦＣ回路３００が実現され、そのようなＰＦＣ回路３００が用いられ、高性能の電源装置４００が実現される。
【０１３０】
［第９の実施の形態］
ここでは、上記のような構成を有する半導体装置の、増幅器への適用例を、第９の実施の形態として説明する。
【０１３１】
図２９は第９の実施の形態に係る増幅器の一例について説明する図である。図２９には、増幅器の一例の等価回路図を示している。
図２９に示す増幅器５００は、ディジタルプレディストーション回路５１０、ミキサー５２０、ミキサー５３０、及びパワーアンプ５４０を含む。
【０１３２】
ディジタルプレディストーション回路５１０は、入力信号の非線形歪みを補償する。ミキサー５２０は、非線形歪みが補償された入力信号ＳＩと交流信号とをミキシングする。パワーアンプ５４０は、入力信号ＳＩが交流信号とミキシングされた信号を増幅する。増幅器５００では、例えば、スイッチの切り替えにより、出力信号ＳＯをミキサー５３０で交流信号とミキシングしてディジタルプレディストーション回路５１０に送出することができる。増幅器５００は、高周波増幅器、高出力増幅器として使用することができる。
【０１３３】
このような構成を有する増幅器５００のパワーアンプ５４０に、ＨＥＭＴとして機能する上記半導体装置１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ等が用いられる。
上記のように、半導体装置１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ等では、凹凸形状が調整された凹凸層２０上にチャネル層１２が設けられ、その表面の平坦性が高められる。これにより、電子の閉じ込め効果を強くした量子閉じ込め構造３０が実現される。このような量子閉じ込め構造３０を備え、高キャリア移動度で且つ低リーク電流のＨＥＭＴとして機能する、優れた特性を持った半導体装置１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ等が用いられ、高性能の増幅器５００が実現される。
【０１３４】
また、増幅器５００にダイオードが用いられる場合、そのダイオードには、半導体装置１０Ｅ等のＳＢＤが用いられてもよい。上記のように、半導体装置１０Ｅ等では、凹凸形状が調整された凹凸層２０上にチャネル層１２が設けられ、その表面の平坦性が高められる。これにより、電子の閉じ込め効果を強くした量子閉じ込め構造３０が実現される。このような量子閉じ込め構造３０を備え、高キャリア移動度で且つ低リーク電流のＳＢＤとして機能する、優れた特性を持った半導体装置１０Ｅ等が用いられ、高性能の増幅器５００が実現される。
【０１３５】
上記半導体装置１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ等を適用した各種電子装置（上記第６〜第９の実施の形態で述べた半導体パッケージ２００、ＰＦＣ回路３００、電源装置４００及び増幅器５００等）は、各種電子機器に搭載することができる。例えば、コンピュータ（パーソナルコンピュータ、スーパーコンピュータ、サーバ等）、スマートフォン、携帯電話、タブレット端末、センサ、カメラ、オーディオ機器、測定装置、検査装置、製造装置といった、各種電子機器に搭載することが可能である。
【符号の説明】
【０１３６】
１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１００  半導体装置
１１，１０１  基板
１２，１０２  チャネル層
１３，１０３  バリア層
１４，１０４  ２ＤＥＧ
１５，１０５  ゲート電極
１５ａ，１６ａ，１７ａ  パッド
１６，１０６  ソース電極
１７，１０７  ドレイン電極
１８  カソード電極
１９  アノード電極
２０  凹凸層
２０ａ  表面
２１  テラス部
２２  凹部
２３  凸部
３０  量子閉じ込め構造
４０  パッシベーション膜
４１  開口部
５０  キャップ層
６０  表面保護膜
７０  ｎ型コンタクト層
７１  溝
２００  半導体パッケージ
２１０  リードフレーム
２１０ａ  ダイパッド
２１１  ゲートリード
２１２  ソースリード
２１３  ドレインリード
２２０  樹脂
２３０  ワイヤ
３００  ＰＦＣ回路
３１０，４２１，４２２，４２３，４４１，４４２，４４３，４４４  スイッチ素子
３２０  ダイオード
３３０  チョークコイル
３４０，３５０  コンデンサ
３６０  ダイオードブリッジ
３７０  交流電源
４００  電源装置
４１０  一次側回路
４２０  二次側回路
４３０  トランス
４４０  フルブリッジインバータ回路
５００  増幅器
５１０  ディジタルプレディストーション回路
５２０，５３０  ミキサー
５４０  パワーアンプ
【図１】
2020178094.tif 000004
【図２】
2020178094.tif 000005
【図３】
2020178094.tif 000006
【図４】
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【図５】
2020178094.tif 000008
【図６】
2020178094.tif 000009
【図７】
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【図８】
2020178094.tif 000011
【図９】
2020178094.tif 000012
【図１０】
2020178094.tif 000013
【図１１】
2020178094.tif 000014
【図１２】
2020178094.tif 000015
【図１３】
2020178094.tif 000016
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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