(57)【要約】【課題】エネルギー損失の低減とバイポーラ劣化を抑制した半導体装置を提供する。【解決手段】第１導電型の第１の半導体層と、その上の第２の半導体層と、第２の半導体層の上層部に設けられた第２導電型の第１の不純物領域と、第１の不純物領域の上層部に設けられた第１導電型の第２の不純物領域と、第１の不純物領域と第２の半導体層にゲート絶縁膜を間に介して対向するゲート電極と、第１および第２の主電極とを備えたトランジスタと、第２の不純物領域をコレクタとし、第１および第２の半導体層をエミッタとし、第１の不純物領域をベースとする寄生トランジスタと、第１の不純物領域をアノードとし、第１および第２の半導体層をカソードとする寄生ダイオードと、第１の不純物領域をアノードとし、第２の不純物領域をカソードとするｐｎ接合ダイオードとを有している。【選択図】図８
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【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体層と、
前記第１の半導体層の第１の主面上に設けられ、第１導電型の不純物濃度が前記第１の半導体層よりも低い第１導電型の第２の半導体層と、
前記第２の半導体層の上層部に設けられ、第２導電型の第１の不純物領域と、
前記第１の不純物領域の上層部に設けられ、第１導電型の第２の不純物領域と、
少なくとも前記第１の不純物領域と前記第２の半導体層にゲート絶縁膜を間に介して対向するように設けられたゲート電極と、
少なくとも一部が前記第２の不純物領域に接続され、前記第１の不純物領域とは直接には接しないように設けられる第１の主電極と、
前記第１の主電極が設けられた側とは反対側の前記第１の半導体層の第２の主面に接続される第２の主電極と、を備えたＭＯＳトランジスタと、
前記第２の不純物領域をコレクタとし、前記第１の半導体層および前記第２の半導体層をエミッタとし、前記第１の不純物領域をベースとして構成される寄生トランジスタと、
前記第１の不純物領域をアノードとし、前記第１の半導体層および前記第２の半導体層をカソードとして構成される寄生ダイオードと、
前記第１の不純物領域をアノードとし、前記第２の不純物領域をカソードとして構成されるｐｎ接合ダイオードと、を有する、半導体装置。
【請求項２】
前記寄生トランジスタのエミッタ電流に対するコレクタ電流の比が１／１０００以下であり、
前記ｐｎ接合ダイオードの接合耐圧が前記ＭＯＳトランジスタをオンさせるゲート電圧のしきい値以上である、請求項１記載の半導体装置。
【請求項３】
前記第１の主電極は、
前記第１の不純物領域と抵抗を介して接続される接続部を有するように設けられる、請求項１記載の半導体装置。
【請求項４】
前記第１の主電極の前記接続部は、
前記第１の主電極と前記第１の不純物領域とが直接に接し、
前記抵抗はコンタクト抵抗で構成される、請求項３記載の半導体装置。
【請求項５】
前記第１の主電極と、
前記第１の不純物領域との間に設けられたＭＯＳ容量をさらに有する、請求項１記載の半導体装置。
【請求項６】
前記第２の不純物領域は、
前記第１の主電極が接続される第１の領域と、
前記第１の領域とは離れて設けられた第２の領域と、を有し、
前記第２の領域上および前記第１の不純物領域上に設けられ、前記第２の領域と前記第１の不純物領域とをショートするショート電極をさらに備える、請求項１記載の半導体装置。
【請求項７】
前記ゲート電極は、
前記第１および第２の領域の端縁部間にも前記ゲート絶縁膜を間に介して設けられる、請求項１記載の半導体装置。
【請求項８】
前記ゲート電極は、
前記第１および第２の不純物領域の側面に接し、前記第１の不純物領域の底面を超える深さに達するように前記第２の半導体層に設けられたトレンチ内に、前記ゲート絶縁膜を間に介して設けられる、請求項１記載の半導体装置。
【請求項９】
第１導電型の第１の半導体層と、
前記第１の半導体層の第１の主面上に設けられ、第１導電型の不純物濃度が前記第１の半導体層よりも低い第１導電型の第２の半導体層と、
前記第２の半導体層の上層部に設けられ、第２導電型の第１の不純物領域と、
前記第１の不純物領域の上層部に設けられ、第１導電型の第２の不純物領域と、
少なくとも前記第１の不純物領域と前記第２の半導体層にゲート絶縁膜を間に介して対向するように設けられたゲート電極と、
少なくとも一部が前記第２の不純物領域に接続され、少なくとも一部が前記第１の不純物領域にショットキー接続される第１の主電極と、
前記第１の主電極が設けられた側とは反対側の前記第１の半導体層の第２の主面に接続される第２の主電極と、を備えたＭＯＳトランジスタと、
前記第２の不純物領域をコレクタとし、前記第１の半導体層および前記第２の半導体層をエミッタとし、前記第１の不純物領域をベースとして構成される寄生トランジスタと、
前記第１の不純物領域をアノードとし、前記第１の半導体層および前記第２の半導体層をカソードとして構成される寄生ダイオードと、
前記第１の不純物領域をアノードとし、前記第１の主電極をカソードとして構成されるショットキーダイオードと、を有する、半導体装置。
【請求項１０】
前記寄生トランジスタのエミッタ電流に対するコレクタ電流の比が１／１０００以下であり、
前記ショットキーダイオードのダイオード耐圧が前記ＭＯＳトランジスタをオンさせるゲート電圧のしきい値以上である、請求項９記載の半導体装置。
【請求項１１】
第１導電型の第１の半導体層と、
前記第１の半導体層の第１の主面上に設けられ、第１導電型の不純物濃度が前記第１の半導体層よりも低い第１導電型の第２の半導体層と、
前記第２の半導体層の上層部に設けられ、第２導電型の第１の不純物領域と、
前記第１の不純物領域の上層部に設けられ、第１導電型の第２の不純物領域と、
少なくとも前記第１の不純物領域と前記第２の半導体層にゲート絶縁膜を間に介して対向するように設けられたゲート電極と、
少なくとも一部が前記第１の不純物領域に接続され、前記第１の不純物領域よりもバンドギャップが狭い第１導電型の狭バンドギャップ層と、
少なくとも一部が前記狭バンドギャップ層に接続され、前記第１の不純物領域とは直接には接しないように設けられる第１の主電極と、
前記第１の主電極が設けられた側とは反対側の前記第１の半導体層の第２の主面に接続される第２の主電極と、を備えたＭＯＳトランジスタと、
前記第２の不純物領域をコレクタとし、前記第１の半導体層および前記第２の半導体層をエミッタとし、前記第１の不純物領域をベースとして構成される寄生トランジスタと、
前記第１の不純物領域をアノードとし、前記第１の半導体層および前記第２の半導体層をカソードとして構成される寄生ダイオードと、
前記第１の不純物領域をアノードとし、前記狭バンドギャップ層をカソードとして構成されるｐｎ接合ダイオードと、を有する、半導体装置。
【請求項１２】
前記寄生トランジスタのエミッタ電流に対するコレクタ電流の比が１／１０００以下であり、
前記ｐｎ接合ダイオードの接合耐圧が前記ＭＯＳトランジスタをオンさせるゲート電圧のしきい値以上である、請求項１１記載の半導体装置。
【請求項１３】
第１導電型の第１の半導体層と、
前記第１の半導体層の第１の主面上に設けられ、第１導電型の不純物濃度が前記第１の半導体層よりも低い第１導電型の第２の半導体層と、
前記第２の半導体層の上層部に設けられ、第２導電型の第１の不純物領域と、
前記第１の不純物領域の上層部に設けられ、第１導電型の第２の不純物領域と、
前記第１の不純物領域または前記第２の不純物領域の上層部に設けられ、少なくとも一部が前記第２の不純物領域に接する第１導電型の第３の不純物領域と、
前記第１の不純物領域と前記第２の半導体層にゲート絶縁膜を間に介して対向するように設けられたゲート電極と、
少なくとも一部が前記第２の不純物領域に接続され、前記第１の不純物領域とは直接には接しないように設けられる第１の主電極と、
前記第１の主電極が設けられた側とは反対側の前記第１の半導体層の第２の主面に接続される第２の主電極と、を備えたＭＯＳトランジスタと、
前記第２の不純物領域をコレクタとし、前記第１の半導体層および前記第２の半導体層をエミッタとし、前記第１の不純物領域をベースとして構成される寄生トランジスタと、
前記第１の不純物領域をアノードとし、前記第１の半導体層および前記第２の半導体層をカソードとして構成される寄生ダイオードと、
前記第３の不純物領域をアノードとし、前記第２の不純物領域をカソードとして構成される第１のｐｎ接合ダイオードと、
前記第１の不純物領域をアノードとし、前記第２の不純物領域をカソードとして構成される第２のｐｎ接合ダイオードと、を有する、半導体装置。
【請求項１４】
前記寄生トランジスタのエミッタ電流に対するコレクタ電流の比が１／１０００以下であり、
前記第１のｐｎ接合ダイオードの接合耐圧は、前記ＭＯＳトランジスタをオンさせるゲート電圧のしきい値以上、かつ前記ＭＯＳトランジスタの前記ゲート電極に印加できる最大電圧以下である、請求項１３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）の一形態として、例えば非特許文献１の図１に示されるＶＤＭＯＳ（vertical Double-Diffused MOSFET）が挙げられる。ＶＤＭＯＳにおいては、ｎ型不純物を比較的高濃度（ｎ＋）に含む基板上に形成されたｎ型のエピタキシャル層の上層部に、ｐ型の不純物領域とｎ型の不純物領域が二重拡散で形成されている。また、ｐ型の不純物領域およびｎ型のエピタキシャル層上に跨るように、ゲート酸化膜を間に介してゲート電極が設けられ、ｎ型の不純物領域にはソース電極が接続され、ソース電極が設けられた側とは反対側の基板の主面にはドレイン電極が設けられている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】D. FUOSS, " Vertical DMOS Power Field Effect Transistors Optimized For High-Speed Operation" IEDM Tech. Digest, P250, 1982.
【発明の概要】
【発明が解決しようとする課題】
【０００４】
２つのパワーＭＯＳＦＥＴをＰＮ線間に直列に接続して構成されるインバータでは、ＭＯＳＦＥＴの寄生ダイオードを還流用ダイオードとして使用し、順バイアス動作させる場合があり、ダイオードで発生する順バイアス電圧（Ｖｆ）を抑え、エネルギー損失を低減するために一定期間はゲートをオン状態に保持する動作（同期整流動作）が一般的に行われている。しかし、ＰＮ線間の短絡（電源短絡）を防ぐために、この動作の前後はゲートをオフ状態に戻す必要がある。このため、この前後の時間では寄生ダイオードの順バイアス動作が発生する。
【０００５】
寄生ダイオードが順方向にバイアスされると、ｎ型のエピタキシャル層へのホール注入が発生し、寄生ダイオードが再び逆バイアスに戻る際に、注入されたホールが過渡的に逆流してエネルギー損失が発生する場合がある。
【０００６】
また、炭化珪素（ＳｉＣ）で構成されるＳｉＣ半導体装置では、ｎ型のエピタキシャル層に注入されたホールが再結合する際に結晶欠陥が伸展し、寄生ダイオードの順バイアス電圧（Ｖｆ）およびＭＯＳＦＥＴのオン抵抗（Ｒｏｎ）の両方が上昇するバイポーラ劣化の問題がある。
【０００７】
本発明は上記のような問題を解決するためになされたものであり、エネルギー損失を低減できると共に、バイポーラ劣化を抑制した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、第１導電型の第１の半導体層と、前記第１の半導体層の第１の主面上に設けられ、第１導電型の不純物濃度が前記第１の半導体層よりも低い第１導電型の第２の半導体層と、前記第２の半導体層の上層部に設けられ、第２導電型の第１の不純物領域と、前記第１の不純物領域の上層部に設けられ、第１導電型の第２の不純物領域と、少なくとも前記第１の不純物領域と前記第２の半導体層にゲート絶縁膜を間に介して対向するように設けられたゲート電極と、少なくとも一部が前記第２の不純物領域に接続され、前記第１の不純物領域とは直接には接しないように設けられる第１の主電極と、前記第１の主電極が設けられた側とは反対側の前記第１の半導体層の第２の主面に接続される第２の主電極と、を備えたＭＯＳトランジスタと、前記第２の不純物領域をコレクタとし、前記第１の半導体層および前記第２の半導体層をエミッタとし、前記第１の不純物領域をベースとして構成される寄生トランジスタと、前記第１の不純物領域をアノードとし、前記第１の半導体層および前記第２の半導体層をカソードとして構成される寄生ダイオードと、前記第１の不純物領域をアノードとし、前記第２の不純物領域をカソードとして構成されるｐｎ接合ダイオードと、を有する。
【発明の効果】
【０００９】
本発明に係る半導体装置によれば、第２の主電極の電圧がトランジスタをオンさせるゲート電圧のしきい値より低くなることでトランジスタが自動的にオン状態となり、トランジスタのチャネルを介して電流が流れるので、第１の不純物領域から第２の半導体層へのホール注入が抑制される。このため、寄生ダイオードが再び逆バイアスに戻る際に、ホールが過渡的に逆流してエネルギー損失が発生することが抑制され、ＳｉＣ半導体装置に適用される場合には、バイポーラ劣化を抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】一般的なＶＤＭＯＳの等価回路図である。
【図２】同期整流動作の前後の時間で発生する寄生ダイオードの順バイアス動作を説明する図である。
【図３】同期整流動作の前後の時間で発生する寄生ダイオードの順バイアス動作を説明する図である。
【図４】同期整流動作の前後の時間で発生する寄生ダイオードの順バイアス動作を説明する図である。
【図５】半導体装置をインバータとして使う場合の一般的な動作を説明する図である。
【図６】半導体装置をインバータとして使う場合の一般的な動作を説明する図である。
【図７】半導体装置をインバータとして使う場合の一般的な動作を説明する図である。
【図８】本発明に係る実施の形態１の半導体装置の構成を示す断面図である。
【図９】本発明に係る実施の形態１の半導体装置の構成を示す平面図である。
【図１０】本発明に係る実施の形態１の半導体装置の等価回路図である。
【図１１】本発明に係る実施の形態１の半導体装置の動作を説明する図である。
【図１２】本発明に係る実施の形態１の半導体装置の動作を説明する図である。
【図１３】本発明に係る実施の形態１の半導体装置の動作を説明する図である。
【図１４】本発明に係る実施の形態２の半導体装置の構成を示す断面図である。
【図１５】本発明に係る実施の形態２の半導体装置の構成を示す平面図である。
【図１６】本発明に係る実施の形態２の半導体装置の等価回路図である。
【図１７】本発明に係る実施の形態２の半導体装置の構成を示す平面図である。
【図１８】本発明に係る実施の形態２の半導体装置の構成を示す平面図である。
【図１９】本発明に係る実施の形態２の半導体装置において外付け抵抗を付加した構成を示す図である。
【図２０】本発明に係る実施の形態３の半導体装置の構成を示す断面図である。
【図２１】本発明に係る実施の形態３の半導体装置の等価回路図である。
【図２２】本発明に係る実施の形態３の半導体装置の構成を示す平面図である。
【図２３】本発明に係る実施の形態３の半導体装置の構成を示す平面図である。
【図２４】本発明に係る実施の形態３の半導体装置の構成を示す平面図である。
【図２５】本発明に係る実施の形態４の半導体装置の構成を示す断面図である。
【図２６】本発明に係る実施の形態４の半導体装置の等価回路図である。
【図２７】本発明に係る実施の形態４の半導体装置の他の構成を示す断面図である。
【図２８】本発明に係る実施の形態５の半導体装置の構成を示す断面図である。
【図２９】本発明に係る実施の形態５の半導体装置の等価回路図である。
【図３０】本発明に係る実施の形態５の半導体装置において外付けの電圧クランプ用ダイオードを付加した構成を示す図である。
【図３１】本発明に係る実施の形態６の半導体装置の構成を示す断面図である。
【図３２】本発明に係る実施の形態６の半導体装置の等価回路図である。
【図３３】本発明に係る実施の形態６の半導体装置において外付けのダイオードを付加した構成を示す図である。
【図３４】本発明に係る実施の形態７の半導体装置の構成を示す断面図である。
【図３５】本発明に係る実施の形態７の半導体装置の等価回路図である。
【図３６】本発明に係る実施の形態８の半導体装置の構成を示す断面図である。
【図３７】本発明に係る実施の形態８の半導体装置の等価回路図である。
【図３８】本発明に係る実施の形態９の半導体装置の構成を示す断面図である。
【図３９】本発明に係る実施の形態１０の半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１１】
＜はじめに＞
実施の形態の説明に先立ってＶＤＭＯＳの動作について、図１〜図４を用いて説明する。図１は一般的なＶＤＭＯＳの等価回路図である。図１に示すようにＭＯＳトランジスタＭ１のドレイン端子ＤＴとソース端子ＳＴとの間には、寄生ｎｐｎトランジスタＰＴ（寄生トランジスタ）が存在している。寄生ｎｐｎトランジスタＰＴのベース電極は、ＭＯＳトランジスタＭ１のバックゲートに接続されている。また、ＭＯＳトランジスタＭ１のバックゲートとドレイン端子ＤＴとの間には寄生ダイオードＰＤが存在している。
【００１２】
ここで、ドレイン端子ＤＴ、ソース端子ＳＴ、ゲート端子ＧＴそれぞれの電圧をドレイン電圧ｄ、ソース電圧Ｖｓ、ゲート電圧Ｖｇとし、バックゲートの電圧をバックゲート電圧Ｖｂｇとする。なお、以下ではソース端子ＳＴを基準電位として説明する。
【００１３】
次に、同期整流動作に伴う電源短絡を防ぐために、同期整流動作の前後の時間で発生する寄生ダイオードの順バイアス動作について、図２〜図４を用いて説明する。
【００１４】
図２は、ゲート電圧Ｖｇおよびソース電圧Ｖｓが０Ｖで、ドレイン電圧Ｖｄが＋Ｖとなっており、ＭＯＳトランジスタＭ１はオフ状態にある。ここで、ドレイン電圧Ｖｄが負側に変化し、図３の状態になると、寄生ダイオードＰＤの順バイアス電圧Ｖｆでドレイン電圧が−Ｖｆにクランプされて寄生ダイオードＰＤに電流が流れる。この期間は寄生ダイオードＰＤが還流ダイオードとして動作する。
【００１５】
次に、図４に示すようにゲート端子ＧＴに正バイアスを加えると、ＭＯＳトランジスタＭ１がオン状態となり、ＭＯＳトランジスタＭ１のオン抵抗が十分低ければ、ドレイン電圧Ｖｄは−Ｖｆから０Ｖ付近に戻り、より低抵抗の状態でＭＯＳトランジスタＭ１に電流が流れる。この状態が同期整流動作をしている状態である。
【００１６】
ここから図２の状態に変化するには、一旦ゲートをオフして図３の状態に戻り、その後図２の状態に戻る。しかし、図３の状態では寄生ダイオードＰＤが順バイアスされるため、ｎ型（第１導電型）のエピタキシャル層にホールが注入される。そして、図２の状態に変化して寄生ダイオードＰＤが再び逆バイアスに戻る際に、注入されたホールが過渡的に逆流するためエネルギー損失が発生する。さらに、ソースとバックゲート間に寄生抵抗がある場合は、このホールの逆流による電流で寄生ｎｐｎトランジスタＰＴのエミッタ-ベース間に順バイアスが発生し、寄生ｎｐｎトランジスタＰＴがオン状態となる。
【００１７】
図２の状態では、本来はＭＯＳトランジスタＭ１はオフ状態にあるが、ＭＯＳトランジスタＭ１が複数直列に接続されてインバータを構成している場合、寄生ｎｐｎトランジスタＰＴがオン状態となることで、電源短絡が発生し、ＭＯＳトランジスタＭ１に耐圧以上の電圧が印加されて、絶縁破壊に至る可能性もある。
【００１８】
以下に、ＭＯＳトランジスタをインバータして使う場合の一般的な動作を図５〜図７を用いて説明し、上記絶縁破壊の原因を説明する。
【００１９】
従来のＭＯＳトランジスタの等価回路は図１に示した構成となり、寄生ダイオードを有している。ここで、例えばモーターのドライブ回路としては、図５に示すように、ＭＯＳトランジスタＱ１およびＱ２を電源端子ＶＴと接地ＧＮＤとの間に直列に接続し、出力端子ＯＴへの電流の入出力を制御する。なお、図５〜図７では、便宜的に寄生ｎｐｎトランジスタは省略し、還流ダイオード（フリーホイールダイオード）として用いる寄生ダイオードＤ１およびＤ２を示している。
【００２０】
図５には、高電位側のＭＯＳトランジスタＱ２がオンしており、ＭＯＳトランジスタＱ２を介して出力端子ＯＴから電流Ｉが出力されている状態を表している。
【００２１】
モーターを駆動するので、出力端子ＯＴにはコイル（図示せず）が接続されることとなり、例えば高電位側のＭＯＳトランジスタＱ２がオン状態からオフ状態になった瞬間には、コイルのインダクタンス成分（Ｌ成分）によって電流Ｉが維持され、図６に示すように、低電位側のＭＯＳトランジスタＱ１の寄生ダイオードＤ１が順バイアスされて電流Ｉが流れる。この場合、出力端子ＯＴは、ダイオードの順バイアス電圧Ｖｆの分だけ負バイアス（−Ｖｆ）になり、ＭＯＳトランジスタＱ１は、ドレイン電圧がソース電圧より低い状態になる。
【００２２】
ここでＭＯＳトランジスタＱ１をオンすると、電流Ｉは図７に示すようにＭＯＳトランジスタＱ１を通常とは逆方向に流れるようになる。ＭＯＳトランジスタＱ１のオン抵抗が小さければ、出力端子ＯＴの電圧は−Ｖｆから０Ｖ付近に変化し、より低ロスとなる。この動作が同期整流動作であるが、上下のＭＯＳトランジスタＱ１およびＱ２が同時にオンすると、電源端子ＶＴから接地ＧＮＤに電流が流れ、電源短絡となって絶縁破壊に至る。このため、スイッチングするたびに“上下のＭＯＳトランジスタが共にオフ”の状態が必要となる。
【００２３】
このように、モーターを駆動するインバータの動作ではＭＯＳトランジスタのソースよりもドレインが低電位になる図６の状態が必ず存在し、かつ、その時に電流が流れなければならず、通常は寄生ダイオードの順バイアス動作を利用する。しかし、寄生ダイオードを還流ダイオードとして用いると、寄生ダイオードが順バイアスされた後、寄生ダイオードが再び逆バイアスに戻る際にエネルギー損失が発生したり、ＳｉＣ半導体装置では、ホールが再結合する際に結晶欠陥が伸展し、寄生ダイオードの順バイアス電圧およびＭＯＳＦＥＴのオン抵抗の両方が上昇するバイポーラ劣化の問題がある。
【００２４】
発明者は、寄生ダイオードを還流ダイオードとして用いることの問題点を認識し、寄生ダイオードを使わずに還流電流を流すという技術思想に到達した。
【００２５】
＜実施の形態１＞
＜装置構成＞
図８は、本発明に係る実施の形態１の半導体装置１００の構成を示す断面図である。図８に示すように半導体装置１００は、ｎ型不純物を比較的高濃度（ｎ＋）に含むｎ型（第１導電型）の基板１（第１の半導体層）の一方の主面上（第１の主面）に、ｎ型不純物を基板１よりも低濃度（ｎ−）に含むｎ型のエピタキシャル層２（第２の半導体層）が形成され、エピタキシャル層２の上層部に、ｐ型（第２導電型）の不純物領域３ａ（第１の不純物領域）が形成されている。また、不純物領域３ａの上層部には、ｎ型の不純物領域４（第２の不純物領域）が形成されている。また、不純物領域３ａおよびエピタキシャル層２上に跨るように、ゲート絶縁膜ＯＸを間に介してゲート電極５が設けられ、不純物領域４上にはソース電極６（第１の主電極）が接続されている。ソース電極６が設けられた側とは反対側の基板１の他方の主面（第２の主面）上にはドレイン電極７（第２の主電極）が設けられている。
【００２６】
図９は、半導体装置１００をソース電極６側から見た場合の平面図の一例であり、便宜的にゲート電極５は省略している。なお、図９は、ソース電極６および不純物領域４がストライプ状に形成された場合の平面図であるが、ソース電極６および不純物領域４の平面視形状はこれに限定されるものではない。
【００２７】
図１０は半導体装置１００の等価回路図である。図１０に示すように半導体装置１００のドレイン端子ＤＴとソース端子ＳＴとの間には、ＭＯＳトランジスタと並列に寄生ｎｐｎトランジスタＰＴが存在している。寄生ｎｐｎトランジスタＰＴのベースは、ＭＯＳトランジスタのバックゲートに接続されている。また、ＭＯＳトランジスタのバックゲートとドレイン端子ＤＴとの間には寄生ダイオードＰＤが存在し、バックゲートとソース端子ＳＴとの間には、ｐｎ接合ダイオードＰＮＤが存在している。
【００２８】
ここで、ドレイン端子ＤＴ、ソース端子ＳＴ、ゲート端子ＧＴそれぞれの電圧をドレイン電圧ｄ、ソース電圧Ｖｓ、ゲート電圧Ｖｇとし、バックゲートの電圧をバックゲート電圧Ｖｂｇとする。
【００２９】
実施の形態１の半導体装置１００においては、ソース電極６を不純物領域４、すなわちソース領域のみに接するようにしており、不純物領域４と不純物領域３ａとのｐｎ接合によるｐｎ接合ダイオードＰＮＤを得ることができる。
【００３０】
一方で、寄生ｎｐｎトランジスタＰＴのベースとエミッタ、すなわち不純物領域３ａと不純物領域４とがショートされていないので、寄生ｎｐｎトランジスタＰＴが動作する可能性があるが、寄生ｎｐｎトランジスタのエミッタ電流Ｉｅおよびコレクタ電流Ｉｃにおいて、Ｉｃ／Ｉｅが１／１０００以下（Ｉｃ／Ｉｅ≦１／１０００）となるよう不純物領域３ａのライフタイムを短くしているので、寄生ｎｐｎトランジスタが動作することを抑制できる。
【００３１】
ライフタイムの制御には、珪素（Ｓｉ）で構成されるＳｉ半導体装置の場合には、不純物領域３ａへの白金拡散、金拡散、電子線照射、プロトン照射およびヘリウム照射等による結晶内への欠陥形成が挙げられる。
【００３２】
白金および金はそれ自体がＳｉ中に留まることで電子とホールを効率よく再結合させるエネルギー準位を持つようになる。このため、一般的にＳｉ表面に白金または金を薄くスパッタして８００〜９００℃でＳｉ中に拡散させる。
【００３３】
電子、プロトン、ヘリウムはそれ自身がＳｉ中に留まるのではなく、高エネルギーでＳｉ中に打ち込むことで、Ｓｉ中でストップする際に一定の割合でＳｉ結晶にダメージ（欠陥）を形成する。この欠陥のエネルギー順位が電子とホールを再結合させるものとして機能する。
【００３４】
また、ＳｉＣ半導体装置の場合には、不純物領域３ａを、１×１０１３〜１×１０１４ｃｍ−２のドーズ量のアルミニウム（Ａｌ）を注入して形成し、１６００〜１８００℃の活性化アニールを行うことで、Ｉｃ／Ｉｅ≦１／１０００となるライフタイムを得ることが可能である。
【００３５】
活性化アニールとは、イオン注入で導入されたドーパントを電気的に活性化する処理であり、加熱には、高周波誘導加熱、赤外線ランプ加熱、電子衝撃加熱等が用いられる。
【００３６】
なお、不純物領域３ａ中の短ライフタイムの領域は、不純物領域３ａ中に部分的に形成されても良いし、不純物領域３ａ全体に形成されても良い。
【００３７】
＜動作＞
次に、半導体装置１００の動作について、図１１〜図１３を用いて説明する。なお、図１１〜図１３では、便宜的に寄生ｎｐｎトランジスタは省略している。
【００３８】
図１１は、ゲート電圧Ｖｇおよびソース電圧Ｖｓが０Ｖで、ドレイン電圧Ｖｄが＋Ｖとなっており、半導体装置１００内のＭＯＳトランジスタはオフ状態にある。ここでバックゲートとドレイン端子ＤＴとの間には接合容量ａが存在し、バックゲートとソース端子ＳＴの間には接合容量ｂが存在しており、ドレイン端子ＤＴとソース端子ＳＴの間には、接合容量ａと接合容量ｂが直列に接続された状態になっており、図１１には、接合容量ａと接合容量ｂの直列接続を併記している。
【００３９】
ここで、ドレイン電圧Ｖｄが負側に変化し、寄生ダイオードＰＤに順バイアスを加える方向にドレイン電圧Ｖｄが変化する場合、図１１から図１２のように各部の電圧が変化し、図１１から図１２に向かってドレイン電圧Ｖｄは低下するが、ここで接合容量ａと接合容量ｂが直列に接続された状態になっており、接合容量ａの電位差が低下する分、接合容量ａに蓄積された電荷が接合容量ｂに移動する。このため、バックゲート電圧Ｖｂｇも低下する。
【００４０】
図１２は、ゲート電圧Ｖｇおよびソース電圧Ｖｓが０Ｖで、ドレイン電圧Ｖｄが−Ｖ、バックゲート電圧Ｖｂｇが−αとなった状態を示しており、接合容量ａが順バイアスに変化するまでは以下の数式（１）の関係が成立する。
【００４１】
α≧Ｖ・・・（１）
図１２においては、ドレイン端子ＤＴの相対電位がα−Ｖとなり、バックゲートの相対電位が０Ｖとなり、ゲート端子ＧＴおよびソース端子ＳＴの相対電位がαとなっている。
【００４２】
各部の相対電位から、バックゲートバイアス効果の係数をβ（０＜β≦１）とし、ＭＯＳトランジスタをオンさせるゲート電圧のしきい値をＶｔｈとすると、以下の数式（２）関係を満たせばＭＯＳトランジスタがオン状態となり、通常とは逆方向に、ソース端子ＳＴからドレイン端子ＤＴに向けて電流が流れる。
【００４３】
α≧Ｖｔｈ＋β（α−Ｖ）・・・（２）
従って、ＭＯＳトランジスタがオンするための電圧Ｖの条件は以下の数式（３）で表すことができる。
【００４４】
Ｖ≧｛Ｖｔｈ−α（１−β）｝／β・・・（３）
ここで、数式（３）の右辺第２項は小さいほうがより条件が厳しいため、数式（１）を使ってαをＶで置き換えると、以下の数式（４）で表すことができる。
【００４５】
Ｖ≧Ｖｔｈ・・・（４）
よって、数式（１）より、αは以下の数式（５）で表すことができる。
【００４６】
α≧Ｖｔｈ・・・（５）
このようにドレイン電圧Ｖｄが−Ｖｔｈより低くなるとＭＯＳトランジスタが自動的にオン状態となり、半導体装置１００のチャネルを介して電流が流れるので、寄生ダイオードＰＤが順バイアスされて電流が流れる場合に比べて、不純物領域３ａからエピタキシャル層２へのホール注入が抑制される。
【００４７】
ｐｎ接合ダイオードＰＮＤの接合耐圧の向上には、耐圧保持状態で不純物領域３ａとエピタキシャル層２の間のｐｎ接合から不純物領域３ａ内部に向かって延びる空乏層が不純物領域４に到達しないように不純物領域３ａの濃度を下げ、かつより深く形成する、またはＳｉＣなどのワイドバンドギャップ半導体で半導体装置１００を構成することが考えられる。
【００４８】
なお、図１２の状態から、ドレイン電圧Ｖｄが正バイアスになるように電圧を印加すると、接合容量ａをｐｎ接合ダイオードＰＮＤの接合容量ｂで充電する動作となり、図１３に示すようにバックゲート電圧Ｖｂｇが寄生ダイオードＰＤの順バイアス電圧Ｖｆまで上昇し、逆のバックゲートバイアス効果として、しきい値Ｖｔｈが低下する。
【００４９】
以上説明したように実施の形態１の半導体装置１００においては、ｐｎ接合ダイオードＰＮＤの接合耐圧をＶｔｈ以上とすることで、ドレイン電圧Ｖｄが−Ｖｔｈより低くなると、ＭＯＳトランジスタが自動的にオン状態となり、半導体装置１００のチャネルを介して電流が流れるので、不純物領域３ａからエピタキシャル層２へのホール注入が抑制される。このため、ＭＯＳトランジスタが図１１の状態に変化して寄生ダイオードＰＤが再び逆バイアスに戻る際に、ホールが過渡的に逆流してエネルギー損失が発生することが抑制される。また、ソースとバックゲート間に寄生抵抗がある場合でも、寄生ｎｐｎトランジスタＰＴのエミッタ-ベース間に順バイアスが発生せず、寄生ｎｐｎトランジスタＰＴがオン状態となることが防止される。このため、半導体装置１００がインバータを構成している場合、寄生ｎｐｎトランジスタＰＴがオン状態となることが防止され、電源短絡の発生を回避できる。
【００５０】
＜実施の形態２＞
図１４は、本発明に係る実施の形態２の半導体装置１００Ａの構成を示す断面図である。図１４に示すように半導体装置１００Ａにおいては、ソース電極６の下部において不純物領域４が部分的に設けられていない領域が存在し、そこには不純物領域３ａが存在し、不純物領域３ａにソース電極６が直接に接している。なお、図１４においては、図８を用いて説明した半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００５１】
図１５は、半導体装置１００Ａをソース電極６側から見た場合の平面図の一例であり、便宜的にゲート電極５およびソース電極６は省略し、ソース電極６の輪郭を破線で示している。図１４におけるＡ−Ａ線での矢視断面図が図８に対応し、Ｂ−Ｂ線での矢視断面図が図１５に対応する。
【００５２】
実施の形態１の半導体装置１００においては、図１１に示したように、接合容量ａと接合容量ｂが直列に接続された状態になっており、ドレイン電圧Ｖｄが低下し、接合容量ａの電位差が低下する分、接合容量ａに蓄積された電荷が接合容量ｂに移動するめ、バックゲート電圧Ｖｂｇが低下するとの説明を行った。
【００５３】
しかし、不純物領域４に対して不純物領域３ａの電位、すなわちバックゲート電圧Ｖｂｇが下がり過ぎると、バックゲートバイアス効果により、実効的なしきい値Ｖｔｈが高くなり、この状態のＭＯＳトランジスタをオンさせるために規格上限値以上のゲート電圧Ｖｇが印加されると、ゲート絶縁膜ＯＸの劣化および絶縁破壊の可能性がある。
【００５４】
逆に、不純物領域３ａの電位が上昇すると、ｐｎ接合ダイオードＰＮＤにとって順バイアス電圧となり、ＭＯＳトランジスタの電流が増加する。この順バイアス電圧は、ｐｎ接合ダイオードＰＮＤの順バイアス電圧Ｖｆにクランプされて制限されるが、逆のバックゲートバイアス効果により、実効的なしきい値Ｖｔｈが低下する。このように、バックゲート電圧Ｖｂｇが高くなり過ぎると、オン状態での電流が必要以上に増えて、電源短絡時の許容時間が低下し、またバックゲート電圧Ｖｂｇの変動による電流変化に起因したＭＯＳトランジスタの動作に不安定を引き起こす可能性がある。
【００５５】
そこで、実施の形態２の半導体装置１００Ａにおいては、上述したバックゲート電圧Ｖｂｇの変動を抑制するために、ｐｎ接合ダイオードＰＮＤに代えて抵抗を付加する構成を採っている。
【００５６】
図１６は半導体装置１００Ａの等価回路図である。図１６に示すようにＭＯＳトランジスタのバックゲートとソース端子ＳＴとの間のｐｎ接合ダイオードＰＮＤの代わりにコンタクト抵抗ＣＲが付加されている。すなわち、図１４に示されるように、ソース電極６の下部において不純物領域４が部分的に設けられていない領域を形成し、そこでは不純物領域３ａにソース電極６が直接に接する接続部を設ける。これにより、当該接続部ではｐｎ接合ダイオードＰＮＤの代わりに、不純物領域３ａにソース電極６との間のコンタクト抵抗が付加されることとなる。
【００５７】
このような構成を採ることで、バックゲート電圧Ｖｂｇが下がり過ぎることも、高くなり過ぎることも抑制でき、ゲート絶縁膜ＯＸの劣化および絶縁破壊を回避でき、バックゲート電圧Ｖｂｇの変動による電流変化に起因するＭＯＳトランジスタの動作不安定、電源短絡時の許容時間低下が抑制できる。
【００５８】
なお、図１５では、ソース電極６および不純物領域４がストライプ状に形成された場合において、不純物領域４が設けられない領域を部分的に設けているが、ソース電極６および不純物領域４の平面視形状はこれに限定されるものではない。例えば、図１７に示されるように、ソース電極６および不純物領域４の平面視形状が四角形の四角パターンのセル構造としても良いし、また、図１８に示すように複数の四角パターンのセルを組み合わせた構成においては、不純物領域４を部分的に設けないセルと、そうでないセルとを配置する構成としても良い。
【００５９】
また、図１９に示すように、基板１上の一部に、バックゲートである不純物領域３ａに直接接するパッドＣＰを設け、不純物領域４上に設けられたソース電極６とパッドＣＰとの間に外付け抵抗ＥＲを介挿する構成としても良い。外付け抵抗ＥＲとしては、例えば、不純物濃度を調整して所定の抵抗値が得られるようにしたポリシリコンを用いることができる。
【００６０】
なお、図１５、図１７および図１８においては、不純物領域４が設けられない領域においては、不純物領域３ａが存在するものとして説明したが、当該不純物領域３ａの表面に、不純物濃度がより高いｐ型の不純物領域を設けて、ソース電極６およびパッドＣＰとのオーミックコンタクト抵抗を改善するようにしても良い。
【００６１】
＜実施の形態３＞
図２０は、本発明に係る実施の形態３の半導体装置１００Ｂの構成を示す断面図である。図２０に示すように半導体装置１００Ｂにおいては、ソース電極６１が不純物領域３ａとの間でショットキー接合を形成するショットキー電極で構成されており、ソース電極６１が不純物領域３ａに直接に接する構成となっている。
【００６２】
図２１は半導体装置１００Ｂの等価回路図である。図２１に示すようにＭＯＳトランジスタのバックゲートとソース端子ＳＴとの間にはショットキーダイオードＳＤが形成されている。この場合、不純物領域３ａはｐ型半導体領域であるのでアノードとなり、ソース電極６１がカソードとなる。
【００６３】
ショットキーダイオードの順バイアス電圧Ｖｆは、ｐｎ接合ダイオードの順バイアス電圧Ｖｆよりも低いので、バックゲート電圧Ｖｂｇの上昇をショットキーダイオードＳＤの順バイアス電圧Ｖｆでクランプすることができる。なお、ショットキーダイオードの順バイアス電圧Ｖｆは、ｐｎ接合ダイオードの順バイアス電圧Ｖｆの２分の１から３分の２程度となる。
【００６４】
このため、バックゲート電圧Ｖｂｇの上昇を抑制でき、バックゲート電圧Ｖｂｇの変動による電流変化に起因するＭＯＳトランジスタの動作不安定、電源短絡時の許容時間低下が抑制できる。
【００６５】
なお、ドレイン電圧Ｖｄが−Ｖｔｈより低くなるとＭＯＳトランジスタが自動的にオン状態となり、半導体装置１００Ｂのチャネルを介して電流が流れるので、寄生ダイオードＰＤが順バイアスされて電流が流れる場合に比べて、不純物領域３ａからエピタキシャル層２へのホール注入が抑制される。
【００６６】
また、寄生ｎｐｎトランジスタのエミッタ電流Ｉｅおよびコレクタ電流Ｉｃにおいて、Ｉｃ／Ｉｅが１／１０００以下（Ｉｃ／Ｉｅ≦１／１０００）となるよう不純物領域３ａのライフタイムを短くして寄生ｎｐｎトランジスタの動作を抑制している。なお、ソース電極６１としては、不純物領域３ａの表面にチタン（Ｔｉ）のシリサイドが形成されていれば、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ（銅）、Ａｌ−Ｃｕ、Ｗ（タングステン）など、半導体装置の製造で使用される電極材であれば使用可能である。なお、実施の形態１および２のソース電極６もＡｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−ＣｕおよびＷで形成することができる。
【００６７】
図２２は、半導体装置１００Ｂをソース電極６側から見た場合の平面図の一例であり、便宜的にゲート電極５およびソース電極６は省略し、ソース電極６１の輪郭を破線で示している。図２２に示されるように、ソース電極６１および不純物領域４がストライプ状に形成され、ソース電極６１は、不純物領域４が設けられていない部分において、ストライプ状の不純物領域３ａに直接に接している。
【００６８】
なお、ソース電極６１、不純物領域４および不純物領域３ａの平面視形状はこれに限定されるものではない。例えば、図２３に示されるように、ソース電極６１および不純物領域４および不純物領域３ａの平面視形状が四角形の四角パターンのセル構造としても良いし、また、図２４に示すように複数の四角パターンのセルを組み合わせた構成においては、不純物領域４を部分的に設けないセルと、そうでないセルとを配置する構成としても良い。
【００６９】
また、図１９に示した外付け抵抗ＥＲの代わりに、外付けのショットキーダイオードを設ける方法もある。この場合は、基板１上の一部に、バックゲートである不純物領域３ａに直接接するパッドを設け、パッドとソース電極との間にショットキーダイオードを介挿する構成とすることができる。
【００７０】
＜実施の形態４＞
図２５は、本発明に係る実施の形態４の半導体装置１００Ｃの構成を示す断面図である。図２５に示すように半導体装置１００Ｃにおいては、ソース電極６の下部において不純物領域４が部分的に設けられていない領域が存在し、そこには不純物領域３ａが存在し、不純物領域３ａ上に不純物領域３ａよりもバンドギャップの狭い材料で構成され、ｎ型不純物を含む狭バンドギャップ層９が設けられている。なお、狭バンドギャップ層９のｎ型不純の不純物濃度は不純物領域４よりも高い方が好ましい。そして、狭バンドギャップ層９に接すると共に、不純物領域４に接するようにソース電極６が設けられている。なお、狭バンドギャップ層９が不純物領域４にも接するように設けられるのであれば、ソース電極６は不純物領域４に接していない構成であっても良い。
【００７１】
図２６は半導体装置１００Ｃの等価回路図である。図２６に示すようにＭＯＳトランジスタのバックゲートとソース端子ＳＴとの間には低順バイアスダイオードＬＤが形成されている。低順バイアスダイオードＬＤは、不純物領域３ａがアノードとなり、狭バンドギャップ層９がカソードとなるｐｎ接合ダイオードである。
【００７２】
ここで、半導体装置１００Ｃが、基板１をＳｉＣ基板とするＳｉＣ半導体装置であった場合、狭バンドギャップ層９はＳｉ層で形成することができ、この場合は、低順バイアスダイオードＬＤの順バイアス電圧Ｖｆは、Ｓｉ半導体装置におけるｐｎ接合の順バイアス電圧である０．６Ｖ程度となる。なお、ＳｉＣ半導体装置におけるｐｎ接合の順バイアス電圧は２．７Ｖ程度であるので、バックゲート電圧Ｖｂｇの上昇を抑制でき、バックゲート電圧Ｖｂｇの変動による電流変化に起因するＭＯＳトランジスタの動作不安定、電源短絡時の許容時間低下が抑制できる。
【００７３】
なお、ドレイン電圧Ｖｄが−Ｖｔｈより低くなるとＭＯＳトランジスタが自動的にオン状態となり、半導体装置１００Ｃのチャネルを介して電流が流れるので、寄生ダイオードＰＤが順バイアスされて電流が流れる場合に比べて、不純物領域３ａからエピタキシャル層２へのホール注入が抑制される。
【００７４】
また、寄生ｎｐｎトランジスタのエミッタ電流Ｉｅおよびコレクタ電流Ｉｃにおいて、Ｉｃ／Ｉｅが１／１０００以下（Ｉｃ／Ｉｅ≦１／１０００）となるよう不純物領域３ａのライフタイムを短くして、寄生ｎｐｎトランジスタの動作を抑制している。
【００７５】
なお、半導体装置１００Ｃをソース電極６側から見た場合の平面視形状としては、例えば、図１５に示した半導体装置１００Ｂの平面視形状と同様の構成を採ることができ、ソース電極６および不純物領域４がストライプ状に形成された場合において、不純物領域４が設けられない領域を部分的に設け、当該領域の不純物領域３ａ上に狭バンドギャップ層９を設けた構成とすれば良い。
【００７６】
ソース電極６および不純物領域４の平面視形状はこれに限定されるものではなく、例えば、図１７に示した半導体装置１００Ｂの平面視形状と同様に、ソース電極６および不純物領域４の平面視形状が四角形の四角パターンのセル構造としても良いし、また、図１８に示したように複数の四角パターンのセルを組み合わせた構成においては、不純物領域４を部分的に設けないセルと、そうでないセルとを配置する構成としても良い。
【００７７】
また、図１９に示した外付け抵抗ＥＲの代わりに、外付けの低順バイアスダイオードを設ける方法もある。この場合は、基板１上の一部に、バックゲートである不純物領域３ａに直接接するパッドを設け、パッドとソース電極との間に低順バイアスダイオードとしてＳｉのｐｎ接合ダイオードを介挿する構成とすることができる。
【００７８】
ここで、半導体装置１００Ｃが、基板１をＳｉ基板とするＳｉ半導体装置であった場合、狭バンドギャップ層９を設ける代わりに、図２７に示すように、ＩＶ族元素を注入した狭バンドギャップ領域９１を設けても良い。ＩＶ族元素がＳｉ半導体層中に注入されることで、Ｓｉ半導体層中の注入領域における格子間隔が広がり、Ｓｉ半導体層よりも狭いバンドギャップの半導体が形成される。なお、ＩＶ族元素としては、例えばＧｅ（ゲルマニウム）を使用することができる。狭バンドギャップ領域９１は、不純物領域４を厚み方向に貫通して、不純物領域３ａ中に達する深さまで形成する。
【００７９】
この場合、不純物領域３ａがアノードとなり、不純物領域４がカソードとなったｐｎ接合ダイオードは、狭バンドギャップ領域９１の存在により低順バイアスダイオードとなり、等価回路的には図２６と同じとなる。
【００８０】
＜実施の形態５＞
図２８は、本発明に係る実施の形態５の半導体装置１００Ｄの構成を示す断面図である。図２８に示すように半導体装置１００Ｄにおいては、不純物領域３ａ内において、不純物領域４に挟まれるようにｐ型不純物を含む不純物領域３ｂ（第３の不純物領域）を設け、不純物領域３ｂと不純物領域４との間のｐｎ接合を利用して、低耐圧の電圧クランプ用ダイオードを形成している。なお、不純物領域３ｂの不純物濃度は不純物領域３ａよりも高濃度としている。なお、不純物領域３ｂのｐ型不純の不純物濃度は不純物領域３ａよりも高い方が好ましい。
【００８１】
また、図２８の例では不純物領域３ｂおよび不純物領域４の平面視形状はストライプ状であり、ソース電極６は不純物領域３ｂの両側の不純物領域４にそれぞれ接続されるように設けられている。
【００８２】
図２９は半導体装置１００Ｄの等価回路図である。図２９に示すようにＭＯＳトランジスタのバックゲートとソース端子ＳＴとの間には電圧クランプ用ダイオードＣＤが形成されている。電圧クランプ用ダイオードＣＤは、不純物領域３ｂがアノードとなり、不純物領域４がカソードとなるｐｎ接合ダイオードである。
【００８３】
電圧クランプ用ダイオードＣＤは実施の形態１の半導体装置１００のｐｎ接合ダイオードＰＮＤと同様の機能を有するが、半導体装置１００においては、寄生ダイオードＰＤに順バイアスを加える方向にドレイン電圧Ｖｄが変化する場合、バックゲート電圧Ｖｂｇが低下し、その低下は、ｐｎ接合ダイオードＰＮＤのｐｎ接合耐圧で止まる。しかし、このｐｎ接合耐圧が高すぎると、実効的なしきい値Ｖｔｈが高くなり、この状態のＭＯＳトランジスタをオンさせるためには規格上限値以上のゲート電圧Ｖｇが必要となる。
【００８４】
実効的なしきい値Ｖｔｈが高くなり過ぎると、この状態のＭＯＳトランジスタをオンさせるために規格上限値以上のゲート電圧Ｖｇを印加することとなり、さらにバックゲート電圧Ｖｂｇが下がり過ぎることによるゲート絶縁膜ＯＸの劣化および絶縁破壊の可能性がある。
【００８５】
一方、半導体装置１００Ｄにおいては、ｐｎ接合ダイオードＰＮＤの代わりに低耐圧の電圧クランプ用ダイオードＣＤを設けることで、バックゲート電圧Ｖｂｇの低下が、電圧クランプ用ダイオードＣＤのｐｎ接合耐圧で止まり、実効的なしきい値Ｖｔｈが無用に高くなることを抑制できる。
【００８６】
なお、ドレイン電圧Ｖｄが−Ｖｔｈより低くなるとＭＯＳトランジスタが自動的にオン状態となり、半導体装置１００Ｄのチャネルを介して電流が流れるので、寄生ダイオードＰＤが順バイアスされて電流が流れる場合に比べて、不純物領域３ａからエピタキシャル層２へのホール注入が抑制される。
【００８７】
また、寄生ｎｐｎトランジスタのエミッタ電流Ｉｅおよびコレクタ電流Ｉｃにおいて、Ｉｃ／Ｉｅが１／１０００以下（Ｉｃ／Ｉｅ≦１／１０００）となるよう不純物領域３ａのライフタイムを短くして、寄生ｎｐｎトランジスタの動作を抑制している。
【００８８】
なお、電圧クランプ用ダイオードＣＤのクランプ電圧、すなわちｐｎ接合耐圧は、少なくともＭＯＳトランジスタのしきい値Ｖｔｈ以上で、かつゲート最大電圧以下とする。例えば、ＭＯＳトランジスタのゲート駆動電圧が１５Ｖである場合、ゲート電極５に印加できる最大電圧であるゲート最大電圧は２４Ｖの場合が多いので、この場合は２４Ｖ以下とし、具体的な値は、バックゲート電圧Ｖｂｇの安定性とＭＯＳトランジスタのオン動作とのバランスを考慮して設定する。
【００８９】
電圧クランプ用ダイオードＣＤのｐｎ接合耐圧は、不純物領域３ｂおよび不純物領域４の不純物濃度が高くなると低下し、例えば、半導体装置１００ＤがＳｉ半導体装置である場合、不純物領域３ｂの不純物濃度が１×１０１７ｃｍ−３である場合は、ｐｎ接合耐圧は１１Ｖ程度と計算され、不純物領域３ｂの不純物濃度が１×１０１８ｃｍ−３である場合は、ｐｎ接合耐圧は３Ｖ程度と計算される。
【００９０】
なお、半導体装置１００Ｄにおいては、不純物領域３ａと不純物領域４との間にもｐｎ接合ダイオードが形成されるが、バックゲート電圧Ｖｂｇはｐｎ接合耐圧の低い方で決まるので、不純物領域３ａと不純物領域４との間のｐｎ接合ダイオードの存在は無視し、図２９でも図示を省略している。
【００９１】
図２８においては、電圧クランプ用ダイオードＣＤは、不純物領域３ｂと不純物領域４との間のｐｎ接合を利用して設けるものとしたが、図３０に示すように不純物領域３ａに接する電極１１を設け、ソース電極６と電極１１の間に外付けの電圧クランプ用ダイオードＥＤを介挿する構成としても良い。
【００９２】
また、図１９に示した外付け抵抗ＥＲの代わりに、外付けの電圧クランプ用ダイオードを設ける方法もある。この場合は、基板１上の一部に、バックゲートである不純物領域３ａに直接接するパッドを設け、パッドとソース電極との間に電圧クランプ用ダイオードを介挿する構成とすることができる。
【００９３】
＜実施の形態６＞
図３１は、本発明に係る実施の形態６の半導体装置１００Ｅの構成を示す断面図である。図３１に示すように半導体装置１００Ｅにおいては、不純物領域３ａ内において、不純物領域４に囲まれるようにｐ型不純物を含む不純物領域８（第３の不純物領域）を設け、不純物領域３ａと不純物領域４とのｐｎ接合で形成されるｐｎ接合ダイオードの接合容量を大きくしている。なお、図示は省略するが、不純物領域８の下の不純物領域４を部分的に除去して、不純物領域８が不純物領域３ａに接する部分を設けている。
【００９４】
実施の形態５の半導体装置１００Ｄでは、不純物領域４に挟まれるようにＰ＋の不純物領域３ｂを設けて低耐圧の電圧クランプ用ダイオードを形成したが、半導体装置１００Ｅでは、不純物領域８は不純物領域４に囲まれるように形成されている。このため、不純物領域４および不純物領域８との間のｐｎ接合ダイオード（第１のｐｎ接合ダイオード）のｐｎ接合面積、および不純物領域４と不純物領域３ａとの間のｐｎ接合ダイオード（第２のｐｎ接合ダイオード）ののｐｎ接合面積が増え、接合容量が大きなｐｎ接合ダイオードが得られる。
【００９５】
図３２は半導体装置１００Ｅの等価回路図である。図３２に示すように半導体装置１００Ｅのバックゲートとソース端子ＳＴとの間には、接合容量が大きなｐｎ接合ダイオードＨＤが形成されている。ｐｎ接合ダイオードＨＤには、上述した第１のｐｎ接合ダイオードと第２のｐｎ接合ダイオードが含まれている。ｐｎ接合ダイオードＨＤは、不純物領域８がアノードとなり、不純物領域４がカソードとなる。
【００９６】
この位置にダイオードが形成されると言う点では実施の形態１の半導体装置１００と同様であるが、半導体装置１００においては、寄生ダイオードＰＤに順バイアスを加える方向にドレイン電圧Ｖｄが変化する場合、バックゲート電圧Ｖｂｇが低下するが、その低下は、ｐｎ接合ダイオードＰＮＤのｐｎ接合耐圧で止まる。しかし、このｐｎ接合耐圧が高すぎると、実効的なしきい値Ｖｔｈが高くなり、この状態のＭＯＳトランジスタをオンさせるためには規格上限値以上のゲート電圧Ｖｇが必要となる。
【００９７】
逆に、ｐｎ接合ダイオードＰＮＤに順バイアスを加える方向にドレイン電圧Ｖｄが変化する場合、ＭＯＳトランジスタの電流が増加する。この順バイアス電圧は、ｐｎ接合ダイオードＰＮＤの順バイアス電圧Ｖｆにクランプされて制限されるが、逆のバックゲートバイアス効果により、実効的なしきい値Ｖｔｈが低下する。このように、バックゲート電圧Ｖｂｇが高くなり過ぎると、オン状態での電流が必要以上に増えて、電源短絡時の許容時間が低下する。また、バックゲート電圧Ｖｂｇの変動による電流変化に起因したＭＯＳトランジスタの動作に不安定を引き起こす可能性がある。
【００９８】
また、実効的なしきい値Ｖｔｈが高くなり過ぎると、この状態のＭＯＳトランジスタをオンさせるために規格上限値以上のゲート電圧Ｖｇを印加することとなり、さらにバックゲート電圧Ｖｂｇが下がり過ぎることによるゲート絶縁膜ＯＸの劣化および絶縁破壊の可能性がある。
【００９９】
一方、半導体装置１００Ｅにおいては、ｐｎ接合ダイオードＨＤの接合容量を大きくすることで、バックゲート電圧Ｖｂｇが下がり過ぎることも、高くなり過ぎることも抑制でき、ゲート絶縁膜ＯＸの劣化および絶縁破壊を回避でき、また、バックゲート電圧Ｖｂｇの変動による電流変化に起因するＭＯＳトランジスタの動作不安定、電源短絡時の許容時間低下が抑制できる。
【０１００】
なお、ドレイン電圧Ｖｄが−Ｖｔｈより低くなるとＭＯＳトランジスタが自動的にオン状態となり、半導体装置１００Ｅのチャネルを介して電流が流れるので、寄生ダイオードＰＤが順バイアスされて電流が流れる場合に比べて、不純物領域３ａからエピタキシャル層２へのホール注入が抑制される。
【０１０１】
また、寄生ｎｐｎトランジスタのエミッタ電流Ｉｅおよびコレクタ電流Ｉｃにおいて、Ｉｃ／Ｉｅが１／１０００以下（Ｉｃ／Ｉｅ≦１／１０００）となるよう不純物領域３ａのライフタイムを短くして、寄生ｎｐｎトランジスタの動作を抑制している。
【０１０２】
ｐｎ接合ダイオードの接合容量を大きくすると、接合容量に溜まる電荷Ｑが大きくなる。接合容量をＣ、接合容量の電極間電圧をＶとすると、Ｑ＝ＣＶで表され、電流はｄＱ／ｄｔであるので、接合容量が大きくなると電圧Ｖの変化が抑制されることとなる。
【０１０３】
なお、実施の形態５の半導体装置１００Ｄにおいては、不純物領域４に挟まれるようにＰ＋の不純物領域３ｂを設けて低耐圧の電圧クランプ用ダイオードを形成したが、電圧クランプ用ダイオードを設ける場合も、不純物領域３ａと不純物領域４との間に複数のｐｎ接合ダイオードが並列に接続されることとなるので、ｐｎ接合ダイオードの接合容量を大きくすると言う点では、半導体装置１００Ｅと同様である。
【０１０４】
図３１においては、ｐｎ接合ダイオードの接合容量を大きくするために、不純物領域８を設けて、不純物領域８と不純物領域４との間のｐｎ接合を利用するものとしたが、図３３に示すように不純物領域３ａに接する電極１１を設け、ソース電極６と電極１１の間に外付けのコンデンサＥＣを介挿する構成としても良い。
【０１０５】
＜実施の形態７＞
図３４は、本発明に係る実施の形態７の半導体装置１００Ｆの構成を示す断面図である。図３４に示すように半導体装置１００Ｆにおいては、図８に示した実施の形態１の
半導体装置１００にＭＯＳ容量を加えた構成となっている。
【０１０６】
すなわち、エピタキシャル層２の上層部に不純物領域３ａとは別に不純物領域３ａを設け、その上層部に不純物領域４を設けている。この不純物領域４には、間にゲート絶縁膜ＯＸを介してゲート電極５が設けられ、ＭＯＳトランジスタ構造を構成している。このゲート電極５は、ＭＯＳトランジスタのバックゲートである不純物領域３ａに接するように設けられた電極１１に接続されている。また、ＭＯＳトランジスタ構造を構成する不純物領域４上には、ソース電極６が形成され、このソース電極６は、ＭＯＳトランジスタのソース電極６とショートされており、ＭＯＳ容量が実施の形態１で示した半導体装置１００のＭＯＳトランジスタに付加された構成となっている。
【０１０７】
図３５は半導体装置１００Ｆの等価回路図である。図３５に示すように半導体装置１００Ｆのバックゲートとソース端子ＳＴとの間には、ｐｎ接合ダイオードＰＮＤが形成されると共に、ｐｎ接合ダイオードＰＮＤと並列にＭＯＳ容量ＭＣが接続されている。
【０１０８】
実施の形態１の半導体装置１００においては、寄生ダイオードＰＤに順バイアスを加える方向にドレイン電圧Ｖｄが変化する場合、バックゲート電圧Ｖｂｇが低下するが、その低下は、ｐｎ接合ダイオードＰＮＤのｐｎ接合耐圧で止まる。しかし、このｐｎ接合耐圧が高すぎると、実効的なしきい値Ｖｔｈが高くなり、この状態のＭＯＳトランジスタをオンさせるためには規格上限値以上のゲート電圧Ｖｇが必要となる。
【０１０９】
逆に、ｐｎ接合ダイオードＰＮＤに順バイアスを加える方向にドレイン電圧Ｖｄが変化する場合、ＭＯＳトランジスタの電流が増加する。この順バイアス電圧は、ｐｎ接合ダイオードＰＮＤの順バイアス電圧Ｖｆにクランプされて制限されるが、逆のバックゲートバイアス効果により、実効的なしきい値Ｖｔｈが低下する。このように、バックゲート電圧Ｖｂｇが高くなり過ぎると、オン状態での電流が必要以上に増えて、電源短絡時の許容時間が低下する。また、バックゲート電圧Ｖｂｇの変動による電流変化に起因したＭＯＳトランジスタの動作に不安定を引き起こす可能性がある。
【０１１０】
また、実効的なしきい値Ｖｔｈが高くなり過ぎると、この状態のＭＯＳトランジスタをオンさせるために規格上限値以上のゲート電圧Ｖｇを印加することとなり、さらにバックゲート電圧Ｖｂｇが下がり過ぎることによるゲート絶縁膜ＯＸの劣化および絶縁破壊の可能性がある。
【０１１１】
一方、半導体装置１００Ｅにおいては、付加したＭＯＳ容量ＭＣによって、バックゲート電圧Ｖｂｇが下がり過ぎることも、高くなり過ぎることも抑制でき、ゲート絶縁膜ＯＸの劣化および絶縁破壊を回避でき、また、バックゲート電圧Ｖｂｇの変動による電流変化に起因するＭＯＳトランジスタの動作不安定、電源短絡時の許容時間低下が抑制できる。その理由は、実施の形態６のｐｎ接合ダイオードの接合容量を大きくすることでバックゲート電圧Ｖｂｇの変動を抑制できる理由と同じである。
【０１１２】
また、図３４においては、ＭＯＳトランジスタ構造を形成することでＭＯＳ容量を付加したが、図３３に示したように外付けのコンデンサＥＣを介挿する構成としても良い。
【０１１３】
＜実施の形態８＞
図３６は、本発明に係る実施の形態８の半導体装置１００Ｇの構成を示す断面図である。図３６に示すように半導体装置１００Ｇは、図８に示した実施の形態１の半導体装置１００において、不純物領域３ａの上層部に、ソース電極６が接続された不純物領域４（第１の領域）とは別に不純物領域４（第２の領域）を設け、当該不純物領域４上から不純物領域３ａ上に跨るようにショート電極１３を設けている。なお、ショート電極１３は不純物領域４と不純物領域３ａとをショートするために設けられている。
【０１１４】
図３７は半導体装置１００Ｇの等価回路図である。図３７に示すようにＭＯＳトランジスタのバックゲートとソース端子ＳＴとの間には、ｐｎ接合ダイオードＰＮＤが形成されると共に、ｐｎ接合ダイオードＰＮＤと並列に、エミッタ-ベース間をショートしたｎｐｎトランジスタＴ１が追加されている。
【０１１５】
このような構成を採ることで、バックゲートに負バイアスが印加される場合に、不純物領域４間のパンチスルー電圧で負バイアスがクランプされ、バックゲート電圧Ｖｂｇの低下が抑制される。
【０１１６】
実施の形態１の半導体装置１００においては、寄生ダイオードＰＤに順バイアスを加える方向にドレイン電圧Ｖｄが変化する場合、バックゲート電圧Ｖｂｇが低下するが、その低下は、ｐｎ接合ダイオードＰＮＤのｐｎ接合耐圧で止まる。しかし、このｐｎ接合耐圧が高すぎると、実効的なしきい値Ｖｔｈが高くなり、この状態のＭＯＳトランジスタをオンさせるためには規格上限値以上のゲート電圧Ｖｇが必要となる。
【０１１７】
一方、半導体装置１００Ｇにおいては、不純物領域４間のパンチスルーによってバックゲート電圧Ｖｂｇの低下が抑制されるので、実効的なしきい値Ｖｔｈが高くなり過ぎることが抑制され、規格上限値以上のゲート電圧Ｖｇを印加することによる、ゲート絶縁膜ＯＸの劣化および絶縁破壊を回避できる。
【０１１８】
また、図３６においては、共通の不純物領域３ａの上層部に、２つの不純物領域４を設けた構成を示したが、ショート電極１３が接続される不純物領域４と、ソース電極６が接続される不純物領域４とを別個の不純物領域３ａに設け、不純物領域３ａ間をショートした構成としても良い。
【０１１９】
＜実施の形態９＞
図３８は、本発明に係る実施の形態９の半導体装置１００Ｈの構成を示す断面図である。図３８に示すように半導体装置１００Ｈは、図８に示した実施の形態１の半導体装置１００において、不純物領域３ａの上層部に、ソース電極６が接続された不純物領域４（第１の領域）とは別に不純物領域４（第２の領域）を設け、当該不純物領域４上から不純物領域３ａ上に跨るようにショート電極１３を設けている。そして、２つの不純物領域４の端縁部間に跨るように、ゲート絶縁膜ＯＸを間に介してゲート電極５が形成されることで、ＭＯＳトランジスタが付加されている。なお、付加されたＭＯＳトランジスタのゲート電極５は、半導体装置１００Ｈのゲート電極５とショートされている。
【０１２０】
このような構成を採ることで、バックゲート電圧Ｖｂｇが低下する状況においては、付加されたＭＯＳトランジスタのゲートには、低下したバックゲート電圧Ｖｂｇと同じ値の正バイアスが相対的に印加されることになるので、付加されたＭＯＳトランジスタのゲート電圧がしきい値に達すると付加されたＭＯＳトランジスタがオン状態になる。そうなると、ゲート電圧がそれ以上になろうとすると大きな電流が流れるため、バックゲート電圧Ｖｂｇの変動がしきい値付近に抑えられることになり、ゲート絶縁膜ＯＸの劣化および絶縁破壊を回避でき、また、バックゲート電圧Ｖｂｇの変動による電流変化に起因するＭＯＳトランジスタの動作不安定、電源短絡時の許容時間低下が抑制できる。
【０１２１】
また、図１２を用いて説明したように、ドレイン電圧Ｖｄが低下して負バイアスになるとバックゲート電圧Ｖｂｇも低下してある程度負バイアスになる。これは不純物領域３ａがフローティングとなっているためであり、このままゲート端子ＧＴを０Ｖに戻してもバックゲートの負バイアスは残ってしまう。バックゲートの負バイアスが残るとバックゲートバイアス効果により実質上のしきい値を上昇させてしまう。
【０１２２】
一方、半導体装置１００Ｈにおいては、同期整流動作によりゲート端子ＧＴを正バイアスにすると、追加したＭＯＳトランジスタもオン状態になり、不純物領域３ａと不純物領域４はショート電極１３を介してショートされる。このため同期整流を完了した後には、バックゲートバイアス効果がなくなる。このため、同期整流後に付加したＭＯＳトランジスタをオフしても、バックゲートバイアス効果が解消されているので、ホール注入抑制効果の低下を回避できる。
【０１２３】
＜実施の形態１０＞
図３９は、本発明に係る実施の形態１０の半導体装置１００Ｉの構成を示す断面図である。図３９に示す半導体装置１００Ｉは、図８に示した実施の形態１の半導体装置１００をトレンチ型の半導体装置に適用したものである。
【０１２４】
図３９に示すように半導体装置１００Ｉは、エピタキシャル層２の上層部に、ｐ型の不純物領域３ａが形成され、また、不純物領域３ａの上層部に、ｎ型の不純物領域４が形成されているという点で半導体装置１００と同じであるが、不純物領域３ａおよび不純物領域４の側面に接するようにエピタキシャル層２の最表面から不純物領域３ａの底面を超える深さに達するトレンチＴＲが設けられている。そして、トレンチＴＲの内面を覆うようにゲート絶縁膜ＯＸが設けられ、ゲート絶縁膜ＯＸで覆われたトレンチＴＲ内にはゲート電極５が充填されている。その他、半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１２５】
このように、トレンチ型の半導体装置においても、ソース電極６を不純物領域４のみに接するように構成しているが、寄生ｎｐｎトランジスタのエミッタ電流Ｉｅおよびコレクタ電流Ｉｃにおいて、Ｉｃ／Ｉｅが１／１０００以下となるよう不純物領域３ａのライフタイムを短くしているので、寄生ｎｐｎトランジスタが動作することを抑制できる。また、ｐｎ接合ダイオードの接合耐圧をＶｔｈ以上とすることで、ドレイン電圧Ｖｄが−Ｖｔｈより低くなると、半導体装置１００Ｉが自動的にオン状態となり、半導体装置１００Ｉのチャネルを介して電流が流れるので、不純物領域３ａからエピタキシャル層２へのホール注入が抑制される。このため、半導体装置１００Ｉの寄生ダイオードＰＤが、順バイアスから再び逆バイアスに戻る際に、ホールが過渡的に逆流してエネルギー損失が発生することが抑制される。また、ソースとバックゲート間に寄生抵抗がある場合でも、寄生ｎｐｎトランジスタのエミッタ-ベース間に順バイアスが発生せず、寄生ｎｐｎトランジスタがオン状態となることが防止される。このため、半導体装置１００Iがインバータを構成している場合、寄生ｎｐｎトランジスタがオン状態となることが防止され、電源短絡の発生を回避できる。
【０１２６】
なお、トレンチＴＲの底部にトレンチ底部のゲート絶縁膜ＯＸの絶縁破壊を防ぐためのｐ型の不純物領域を設け、当該不純物領域が不純物領域３ａとショートするためのｐ型の不純物領域をトレンチＴＲの側面に沿って設けても良い。
【０１２７】
以上説明した実施の形態１〜１０においては、基板１をＳｉ基板またはＳｉＣ基板としたが、ＧａＮ基板などの半導体基板であっても良く、また、Ｓｉ基板、ＳｉＣ基板、ＧａＮ基板など半導体基板上に多層のエピタキシャル層を形成した後、半導体基板を機械的または化学的またはその他の方法によって除去し、エピタキシャル層のみとする構成としても良い。その場合は、基板１はｎ型不純物を比較的高濃度に含む半導体層と言い換えることができる。
【０１２８】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【０１２９】
１  基板、２  エピタキシャル層、３ａ，３ｂ，４，８  不純物領域、５  ゲート電極、６  ソース電極、７  ドレイン電極、１３  ショート電極、ＣＲ  コンタクト抵抗、ＥＲ  外付け抵抗、ＯＸ  ゲート絶縁膜、ＰＤ  寄生ダイオード、ＣＤ，ＨＤ，ＰＮＤ，ＬＤ  ｐｎ接合ダイオード、ＰＴ  寄生ＮＰＮトランジスタ、ＳＤ  ショットキーダイオード、ＴＲ  トレンチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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