(57)【要約】【課題】無瞬断で線路を切り替える通信装置を提供する。【解決手段】通信装置１０は、複数の第１データフレームと複数の第２データフレームとの遅延差を検出する遅延差検出部１２０と、同期書込制御部１３０と、記憶部１４０と、読出制御部１５０と、前記複数の第１データフレームおよび前記複数の第２データフレームに基づいて選択制御情報を生成するフレーム選択部１７０と、を備え、前記同期書込制御部１３０は、前記遅延差と前記選択制御情報とに基づいて、前記複数の第１データフレームを前記記憶部１４０の第１のアドレスに書き込み、前記複数の第２データフレームを前記記憶部１４０の第２のアドレスに書き込み、前記読出制御部１５０は、前記選択制御情報に基づいて、前記複数の第１データフレームおよび前記複数の第２データフレームのいずれかを前記記憶部１４０から読み出す。【選択図】図１１
2020178224.tif 000002
【特許請求の範囲】
【請求項１】
複数の第１データフレームの先頭と複数の第２データフレームの先頭との遅延差を検出する遅延差検出部と、
前記第１データフレームおよび前記第２データフレームを保存する記憶部と、
前記複数の第１データフレームおよび前記複数の第２データフレームに基づいて選択制御情報を生成するフレーム選択部と、
前記複数の第１データフレームに対応する複数の第１情報と、前記複数の第２データフレームに対応する複数の第２情報と、前記遅延差と、前記選択制御情報と、に基づいて、前記複数の第１データフレームを前記記憶部の第１のアドレスに書き込み、前記複数の第２データフレームを前記記憶部の第２のアドレスに書き込む同期書込制御部と、
前記選択制御情報に基づいて、前記複数の第１データフレームおよび前記複数の第２データフレームのいずれかを前記記憶部から読み出す読出制御部と、を備える
通信装置。
【請求項２】
前記複数の第１情報の各々は、前記複数の第１データフレームの各々の開始位置を示し、
前記複数の第２情報の各々は、前記複数の第２データフレームの各々の開始位置を示す
請求項１に記載の通信装置。
【請求項３】
前記複数の第１情報に基づいて、前記複数の第１データフレーム各々に対応する複数の第１識別子を生成する第１受信部と、
前記複数の第２情報に基づいて、前記複数の第２データフレーム各々に対応する複数の第２識別子を生成する第２受信部と
を備える請求項１または請求項２に記載の通信装置。
【請求項４】
前記同期書込制御部は、前記第１情報と前記第２情報と前記遅延差と前記選択制御情報と前記複数の第１同期信号と前記複数の第２信号とに基づいて、前記複数の第１データフレームを前記記憶部の第１のアドレスに書き込み、前記複数の第２データフレームを前記記憶部の第２のアドレスに書き込み、
前記読出制御部は、前記選択制御情報に基づいて、前記複数の第１データフレームおよび前記複数の第２データフレームのいずれかを前記記憶部から読み出す
請求項１から請求項３のいずれか一項に記載の通信装置。
【請求項５】
複数の第１データフレームの先頭と複数の第２データフレームの先頭との遅延差を検出するステップと、
前記第１データフレームおよび前記第２データフレームを保存するステップと、
前記複数の第１データフレームおよび前記複数の第２データフレームに基づいて選択制御情報を生成するステップと、
前記複数の第１データフレームに対応する複数の第１情報と、前記複数の第２データフレームに対応する複数の第２情報と、前記遅延差と、前記選択制御情報と、に基づいて、前記複数の第１データフレームを記憶部の第１のアドレスに書き込み、前記複数の第２データフレームを前記記憶部の第２のアドレスに書き込むステップと、
前記選択制御情報に基づいて、前記複数の第１データフレームおよび前記複数の第２データフレームのいずれかを前記記憶部から読み出すステップと、
を備える通信方法。
【請求項６】
コンピュータに、
複数の第１データフレームの先頭と複数の第２データフレームの先頭との遅延差を検出するステップと、
前記第１データフレームおよび前記第２データフレームを保存するステップと、
前記複数の第１データフレームおよび前記複数の第２データフレームに基づいて選択制御情報を生成するステップと、
前記複数の第１データフレームに対応する複数の第１情報と、前記複数の第２データフレームに対応する複数の第２情報と、前記遅延差と、前記選択制御情報と、に基づいて、前記複数の第１データフレームを記憶部の第１のアドレスに書き込み、前記複数の第２データフレームを前記記憶部の第２のアドレスに書き込むステップと、
前記選択制御情報に基づいて、前記複数の第１データフレームおよび前記複数の第２データフレームのいずれかを前記記憶部から読み出すステップと
を実行させるためのプログラム。
【請求項７】
請求項１に記載の通信装置を２つ備え、当該２つの通信装置が互いに１または複数の伝送媒体で接続されることによって双方向通信を行う、
通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信装置、通信方法、プログラム、および通信システムに関する。
【背景技術】
【０００２】
パケットを用いた通信を行う通信装置においては、信頼性を高める目的で、複数の伝送路として現用系および予備系を用意しておくことがある。例えば、現在使用されている現用系の伝送路に問題が生じたことを通信装置が検出した場合、バックアップとしての予備系の伝送路に通信断を起こすことなく無瞬断で切替えることが通信装置には求められる。
【０００３】
このとき、１つ目の伝送路を０系と称し、２つ目の伝送路を１系と称しても良い。実際にデータ信号の送受信に使用されている伝送路を現用系と称し、現用系に問題が生じた際に使用するバックアップの伝送路を予備系と称しても良い。
【０００４】
特許文献１には、０系（現用系）書き込みアドレス生成部、１系（予備系）書き込みアドレス生成部にて生成したマルチポートメモリのアドレスに現用系及び予備系の入力データを書き込み、読出しアドレスを操作して経路切替を行う方法が記載されている。
【０００５】
特許文献２には、一致検出部／一致保護部で、現用系および予備系のデータの位相が一致であると判断した場合に、切替処理を行うことが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平７−２４０７５４号公報
【特許文献２】特開平１０−１３３９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１および特許文献２に開示された構成においては、現用系および予備系のデータが同一であり、かつデータの位相が入力の段階で一致している必要がある。これは、現用系と予備系との間に伝送遅延差がある場合、無瞬断での切替はできないという課題がある。
【０００８】
そこでこの発明は、上述の課題を解決する通信装置、通信方法、プログラム、および通信システムを提供することを目的としている。
【課題を解決するための手段】
【０００９】
本発明の第１の態様によれば、通信装置は、複数の第１データフレームの先頭と複数の第２データフレームの先頭との遅延差を検出する遅延差検出部と、前記第１データフレームおよび前記第２データフレームを保存する記憶部と、前記複数の第１データフレームおよび前記複数の第２データフレームに基づいて選択制御情報を生成するフレーム選択部と、前記複数の第１データフレームに対応する複数の第１情報と、前記複数の第２データフレームに対応する複数の第２情報と、前記遅延差と、前記選択制御情報と、に基づいて、前記複数の第１データフレームを前記記憶部の第１のアドレスに書き込み、前記複数の第２データフレームを前記記憶部の第２のアドレスに書き込む同期書込制御部と、前記選択制御情報に基づいて、前記複数の第１データフレームおよび前記複数の第２データフレームのいずれかを前記記憶部から読み出す読出制御部とを備える。
【００１０】
また本発明は、複数の第１データフレームの先頭と複数の第２データフレームの先頭との遅延差を検出するステップと、前記第１データフレームおよび前記第２データフレームを保存するステップと、前記複数の第１データフレームおよび前記複数の第２データフレームに基づいて選択制御情報を生成するステップと、前記複数の第１データフレームに対応する複数の第１情報と、前記複数の第２データフレームに対応する複数の第２情報と、前記遅延差と、前記選択制御情報と、に基づいて、前記複数の第１データフレームを記憶部の第１のアドレスに書き込み、前記複数の第２データフレームを前記記憶部の第２のアドレスに書き込むステップと、前記選択制御情報に基づいて、前記複数の第１データフレームおよび前記複数の第２データフレームのいずれかを前記記憶部から読み出すステップと、を備える通信方法である。
【００１１】
また本発明は、コンピュータに、複数の第１データフレームの先頭と複数の第２データフレームの先頭との遅延差を検出するステップと、前記第１データフレームおよび前記第２データフレームを保存するステップと、前記複数の第１データフレームおよび前記複数の第２データフレームに基づいて選択制御情報を生成するステップと、前記複数の第１データフレームに対応する複数の第１情報と、前記複数の第２データフレームに対応する複数の第２情報と、前記遅延差と、前記選択制御情報と、に基づいて、前記複数の第１データフレームを記憶部の第１のアドレスに書き込み、前記複数の第２データフレームを前記記憶部の第２のアドレスに書き込むステップと、前記選択制御情報に基づいて、前記複数の第１データフレームおよび前記複数の第２データフレームのいずれかを前記記憶部から読み出すステップと、を実行させるプログラムである。
【００１２】
また本発明は、第１の態様に係る通信装置を２つ備え、当該２つの通信装置が互いに１または複数の伝送媒体で接続されることによって双方向通信を行う通信システムである。
【発明の効果】
【００１３】
本発明の通信装置、通信方法、プログラム、および通信システムによれば、現用系と予備系との間に伝送遅延差がある場合であっても無瞬断で経路の切替を行うことができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１実施形態に係る通信装置の機能構成例を示す概略ブロック図である。
【図２】本発明の第１実施形態に係る通信装置の詳細な機能構成例を示す概略ブロック図である。
【図３】本発明の第１実施形態に係るアドレス同期処理部の機能構成例を示す概略ブロック図である。
【図４】本発明の第１実施形態に係る通信装置がデータフレームを記憶部に書き込む際の処理手順の例を示す図である。
【図５】本発明の第１実施形態に係る同期書込制御部がデータフレームを記憶部に書き込む際の処理手順の例を示す図である。
【図６】本発明の第２実施形態に係る通信装置の詳細な機能構成例を示す概略ブロック図である。
【図７】本発明の第２実施形態に係る通信装置がデータフレームを記憶部に書き込む際の処理手順の例を示す図である。
【図８】本発明の第３実施形態に係る通信装置がデータフレームを記憶部に書き込む際の処理手順の例を示す図である。
【図９】本発明の第４実施形態に係る通信装置の機能構成例を示す概略ブロック図である。
【図１０】本発明の第４実施形態に係る通信システムの構成例を示す概略ブロック図である。
【図１１】本発明に係る通信装置１０の最小構成を示す図である。
【発明を実施するための形態】
【００１５】
（第１実施形態）
図１は、本発明に係る通信装置１０の構成図である。通信装置１０は、第１受信部１１０と、第２受信部１６０と、遅延差検出部１２０と、同期書込制御部１３０と、記憶部１４０と、読出制御部１５０と、フレーム選択部１７０と、を備える。
【００１６】
第１受信部１１０はデータ信号を含むフレームを受信する。そのデータを特定の規則で分割したものに対して、各種制御情報を付加したものをパケットと称する。フレームは、当該パケットを所定数備える。第２受信部１６０は、第１受信部１１０と同様にデータ信号を含むフレームを受信する。
【００１７】
本実施形態において、第１受信部１１０は０系のデータ信号を含むフレームを受信する。第２受信部１６０は１系のデータ信号を含むフレームを受信する。第２受信部１６０が受信するフレームは、第１受信部１１０が受信するフレームと同一である。初期状態において、０系が現用系であり、１系が予備系である。第１受信部１１０が受信するフレームと第２受信部１６０が受信するフレームとは、異なる伝送路に基づく異なる遅延を有する。
【００１８】
第１受信部１１０は、受信したフレームからフレーム先頭情報およびフレーム番号を抽出し、当該フレーム先頭情報、フレーム番号、および受信したフレームを遅延差検出部１２０と同期書込制御部１３０とに出力する。また、第１受信部１１０は、受信したフレームをフレーム選択部１７０に出力する。ここで、第１受信部１１０は第１フレーム先頭情報検出部１１１を備えていても良い。第１フレーム先頭情報検出部１１１は当該フレーム先頭情報を検出して遅延差検出部１２０と同期書込制御部１３０とに出力しても良い。
【００１９】
第２受信部１６０も同様に、受信したフレームからフレーム先頭情報およびフレーム番号を抽出し、当該フレーム先頭情報、フレーム番号、および受信したフレームを遅延差検出部１２０と同期書込制御部１３０とに出力する。また、第２受信部１６０は、受信したフレームをフレーム選択部１７０に出力する。ここで、第２受信部１６０は第２フレーム先頭情報検出部１６１を備えていても良い。第２フレーム先頭情報検出部１６１は当該フレーム先頭情報を検出して遅延差検出部１２０と同期書込制御部１３０とに出力しても良い。
【００２０】
遅延差検出部１２０は、第１受信部１１０から受信したフレームと第２受信部１６０から受信するフレームとの間の遅延差を検出する。すなわち、遅延差検出部１２０は、０系と１系との間の遅延差を検出する。遅延差検出部１２０における動作の詳細については後述する。なお、遅延差検出部１２０は同期書込制御部１３０の内部に配置されていても良い。
【００２１】
同期書込制御部１３０は、第１受信部１１０から入力される０系の複数のフレームと当該複数の先頭情報と、遅延差検出部１２０から入力される０系と１系との遅延差と、第２受信部１６０から入力される１系の複数のフレームと当該複数の先頭情報と、フレーム選択部１７０から入力される制御信号に基づいて、０系のデータおよび１系のデータの書き込みアドレスを生成する。同期書込制御部１３０は、０系のデータおよび１系のデータを記憶部１４０の当該アドレスにそれぞれ書き込む。なお、フレーム選択部１７０から入力される制御信号は、用いる伝送路が０系または１系のどちらかであることを示す。
【００２２】
記憶部１４０は、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｂ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の揮発性メモリである。あるいは、記憶部１４０はＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＦＬＡＳＨメモリなどの不揮発性メモリであっても良いし、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置であっても良い。さらに記憶部１４０は、インターネット等のネットワークや電話回線等の通信回線を介してプログラムが送信された場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリ（ＲＡＭ）のように、一定時間プログラムを保持しているものも含むものとする。
【００２３】
フレーム選択部１７０は、第１受信部１１０から入力される０系の複数のフレームと第２受信部１６０から入力される１系の複数のフレームとに基づいて、０系および１系の伝送路異常を検出する。例えば０系が現用系の場合、フレーム選択部１７０は、第１受信部１１０から入力される複数のフレームの品質に基づいて０系の伝送路異常を検出しても良い。例えば、フレーム選択部１７０は、フレーム誤り率が所定の閾値を超えたら０系の伝送路の異常を検出しても良いし、フレームを構成するビット誤り率が所定の閾値を超えたら０系の伝送路の異常を検出しても良い。
【００２４】
あるいは、例えば１系が現用系の場合、フレーム選択部１７０は、第２受信部１６０から入力される複数のフレームの品質に基づいて１系の伝送路異常を検出しても良い。例えば、フレーム選択部１７０は、フレーム誤り率が所定の閾値を超えたら１系の伝送路の異常を検出しても良いし、フレームを構成するビット誤り率が所定の閾値を超えたら０系の伝送路の異常を検出しても良い。
【００２５】
フレーム選択部１７０は、０系の伝送路異常を検出しない場合、用いる伝送路が０系であることを示す制御信号を同期書込制御部１３０および読出制御部１５０に出力する。フレーム選択部１７０は、０系の伝送路異常を検出した場合、用いる伝送路が１系であることを示す制御信号を同期書込制御部１３０および読出制御部１５０に出力する。読出制御部１５０は、当該制御信号に基づいて０系または１系の伝送路のデータを記憶部１４０から読み出す。なお、当該制御信号を、読み出し系選択信号とも称する。
【００２６】
なお、フレーム選択部１７０は読出制御部１５０の内部に配置されていても良い。フレーム選択部１７０は０系および１系いずれかの伝送路の異常を検出したら、異常を検出した伝送路を示す情報を警報として読出制御部１５０に出力しても良い。読出制御部１５０は、当該警報に基づいて有効な伝送路を示す情報を検出または／および生成して、記憶部１４０からデータを読み出しても良い。
【００２７】
次に本発明の第１実施形態に係る通信装置１０の動作を詳細に説明する。図２は、本発明の第１実施形態に係る通信装置１０の詳細な機能構成例を示す概略ブロック図である。図１の構成に加えて、通信装置１０は書込レート監視部１８０を備える。遅延差検出部１２０は第１計算部１２１、遅延差計測部１２２、および第２計算部１２３を備える。同期書込制御部１３０は、第１書込制御部１３１、アドレス同期処理部１３２、および第２書込制御部１３３を備える。読出制御部１５０は、読出レート監視部１５１、読出部１５２、およびアクティブポート制御部１５３を備える。
【００２８】
書込レート監視部１８０は、データが第１書込制御部１３１および第２書込制御部１３３によって記憶部１４０に書き込まれる際の速度を監視する。当該速度を書き込みレートとも称する。読出部１５２は、フレーム選択部１７０から入力される読み出し系選択信号に基づいて、０系または１系いずれかのデータを記憶部１４０から読み出す。読出レート監視部１５１は、読出部１５２が記憶部１４０からデータを読み出す速度が書き込みレートと一致するように制御する。
【００２９】
次に、アドレス同期処理部１３２の構成を詳細に説明する。図３は、本発明の第１実施形態に係るアドレス同期処理部１３２の機能構成例を示す概略ブロック図である。アドレス同期処理部１３２は、第１書込アドレス保持部１３２１、第２書込アドレス保持部１３２２、減算部１３２３、書込アドレス差分保持部１３２４、第１書込アドレス生成カウンタ１３２５、第１書込上位アドレス付与部１３２６、同期異常検出部１３２７、第２書込アドレス生成カウンタ１３２８、および第２書込上位アドレス付与部１３２９を備える。
【００３０】
第１書込アドレス保持部１３２１は、０系の各フレームの先頭で書き込みアドレスを保持し、減算部１３２３に対して当該アドレスを出力する。第２書込アドレス保持部１３２２は、１系の各フレームの先頭で書き込みアドレスを保持し、減算部１３２３に対して当該アドレスを出力する。
【００３１】
減算部１３２３は、第１書込アドレス保持部１３２１が保持するアドレスと第２書込アドレス保持部１３２２が保持するアドレスとの差分を算出して書込アドレス差分保持部１３２４に対して出力する。書込アドレス差分保持部１３２４は、０系および１系の特定のタイミングで、減算部１３２３から入力される当該アドレス差分を保持する。当該アドレス差分を、書き込みアドレス差情報とも称する。
【００３２】
第１書込アドレス生成カウンタ１３２５は、読み出し系選択信号と書き込みアドレス差情報とに基づいて、０系のデータを記憶部１４０に書き込む際の書き込みアドレスの同期処理を行い、書き込みアドレスを生成する。第２書込アドレス生成カウンタ１３２８は、読み出し系選択信号と書き込みアドレス差情報とに基づいて、１系のデータを記憶部１４０に書き込む際の書き込みアドレスの同期処理を行い、書き込みアドレスを生成する。
【００３３】
第１書込上位アドレス付与部１３２６は、第１書込アドレス生成カウンタ１３２５が生成した書き込みアドレスの上位に０系の情報を追加する。第２書込上位アドレス付与部１３２９は、第２書込アドレス生成カウンタ１３２８が生成した書き込みアドレスの上位に１系の情報を追加する。同期異常検出部１３２７は、０系および１系のアドレス同期状態を監視する。
【００３４】
なお、図３に示すようにアドレス同期処理部１３２には読み出し系選択信号、許容遅延時間設定、および０系／１系間遅延差情報が入力される。読み出し系選択信号は、書込アドレス差分保持部１３２４、第１書込アドレス生成カウンタ１３２５、および第２書込アドレス生成カウンタ１３２８に入力される。許容遅延時間設定は、書込アドレス差分保持部１３２４、第１書込アドレス生成カウンタ１３２５、第２書込アドレス生成カウンタ１３２８、および同期異常検出部１３２７に入力される。０系／１系間遅延差情報は、同期異常検出部１３２７に入力される。
【００３５】
次に、第１実施形態に係る通信装置１０がフレームを記憶部１４０に書き込み、記憶部１４０から当該フレームを読み出す際の動作を、タイムチャートを用いて説明する。図４は、現用系が０系の場合において通信装置１０がフレームを記憶部１４０に書き込む際の処理手順の例を示す図である。図５は、現用系が１系の場合において通信装置１０がフレームを記憶部１４０に書き込む際の処理手順の例を示す図である。図４および図５において、１系の伝送路は０系の伝送路より大きな遅延を有しており、その遅延差をＡとする。
【００３６】
図４（イ）は、第１受信部１１０が０系の複数のフレームを受信する際の時間的推移を示す。図４（ハ）は、第２受信部１６０が１系の複数のフレームを受信する際の時間的推移を示す。図４（ロ）は、第１受信部１１０が０系の先頭情報を受信する際の時間的推移を示す。図４（ニ）は、第２受信部１６０が１系の先頭情報を受信する際の時間的推移を示す。先頭情報は、０系および１系を流れる複数のフレーム各々の先頭を示す。先頭情報は、図４のような１ビットのパルス信号でも良いし、「１０」といった特定のパターンであっても良い。
【００３７】
図４（ホ）は、第１受信部１１０が０系のフレーム番号を受信する際の時間的推移を示す。図４（ヘ）は、第２受信部１６０が１系のフレーム番号を受信する際の時間的推移を示す。フレーム番号は、０系および１系の複数のフレーム各々の番号を示すものである。フレーム番号には所定数の上限が存在しても良い。例えば、フレーム番号を２ビットで表す場合は、フレーム番号数は４であり、フレーム番号の最大値は「３」であり、「０」「１」「２」「３」が順番に繰り返される。フレーム番号の最大値は「３」に限られず、フレーム番号数が８の場合、フレーム番号の最大値は「７」となる。同様に、フレーム番号の最大値は「１５」または「３１」等でも良い。
【００３８】
第１受信部１１０は、０系の複数のフレーム、各フレームの先頭情報、および各フレームのフレーム番号を受信し、遅延差検出部１２０内部の第１計算部１２１と、同期書込制御部１３０内部の第１書込制御部１３１とアドレス同期処理部１３２とに出力する。また、第１受信部１１０は、先頭情報を遅延差計測部１２２に出力する。
【００３９】
第２受信部１６０は、１系の複数のフレーム、各フレームの先頭情報、および各フレームのフレーム番号を受信し、遅延差検出部１２０内部の第２計算部１２３と、同期書込制御部１３０内部のアドレス同期処理部１３２と第２書込制御部１３３とに出力する。また、第２受信部１６０は、先頭情報を遅延差計測部１２２に出力する。
【００４０】
第１計算部１２１は、入力された０系のフレーム先頭情報から、次の先頭情報までのフレームについて、生成多項式による除算処理を行い、計算結果を遅延差計測部１２２に出力する。第２計算部１２３は、入力された１系のフレーム先頭情報から、次の先頭情報までのフレームについて、生成多項式による除算処理を行い、計算結果を遅延差計測部１２２に出力する。
【００４１】
遅延差計測部１２２は、生成多項式による計算結果と０系側のフレーム先頭情報とに基づいて０系と１系の遅延差を計算し、計算結果をアドレス同期処理部１３２に出力する。アドレス同期処理部１３２は、遅延差計測部１２２で算出した０系／１系遅延差情報、０系および１系のフレーム先頭情報、フレーム番号、許容遅延時間設定、さらに読出し系選択信号をもとに、書き込みアドレスの同期処理を行う。
【００４２】
アドレス同期処理部１３２による書き込みアドレス同期処理について、図４および図５のタイミングチャートを用いて詳細に説明する。図４において、現用系は０系である。図４は、読み出し系選択番号に基づいて通信装置１０が１系の書込みアドレスを０系の書込みアドレスに同期させる際のタイミングチャートである。図５において現用系は１系である。図５は、読み出し系選択番号に基づいて通信装置１０が０系の書込みアドレスを１系の書込みアドレスに同期させる際のタイミングチャートである。
【００４３】
図４（ロ）に示すタイミングで０系のフレーム先頭情報が入力されると、先頭情報が「１」であって、フレーム番号が図４（ホ）において「０」のタイミングで、第１書込アドレス保持部１３２１は０系側書き込みアドレスｓＷＡ０（ｎ）の値をｓＷＡ＿ＬＡＴ０として保持し、減算部１３２３に対して出力する。第１書込アドレス保持部１３２１は、０系側書き込みアドレスｓＷＡ０（ｎ）の値を図４（リ）に示すタイミングで保持する。
【００４４】
図４（ハ）に示すタイミングで１系のフレームが入力され、図４（ニ）に示すタイミングでフレーム先頭情報が入力されると、先頭情報が「１」であって、フレーム番号が図４（ヘ）において「０」のタイミングで、第２書込アドレス保持部１３２２は１系側書き込みアドレスｓＷＡ１（ｊ）の値をｓＷＡ＿ＬＡＴ１として保持し、減算部１３２３に対して出力する。第２書込アドレス保持部１３２２は、１系側書き込みアドレスｓＷＡ１（ｊ）の値を図４（ヌ）に示すタイミングで保持する。
【００４５】
減算部１３２３は、０系側書き込みアドレスｓＷＡ０（ｎ）および１系側書き込みアドレスｓＷＡ１（ｊ）に基づいてアドレス差分ｓＤＬＴ＿ＷＡを計算し、結果を書込アドレス差分保持部１３２４に出力する。
ｓＤＬＴ＿ＷＡ  ＝  ｓＷＡ＿ＬＡＴ０  −    ｓＷＡ＿ＬＡＴ１・・・（式１）
【００４６】
図４において現用系は０系である。１系の経路が用いられることを読み出し系選択番号が示す場合、図４（ル）に示すタイミングで、書込アドレス差分保持部１３２４は書き込みアドレス差分ｓＤＬＴ＿ＷＡをｓＤＬＴ＿ＷＡ＿ＳＥＬとして保持し、第１書込アドレス生成カウンタ１３２５に出力する。
【００４７】
なお、書込アドレス差分保持部１３２４が書き込みアドレス差分ｓＤＬＴ＿ＷＡをｓＤＬＴ＿ＷＡ＿ＳＥＬとして保持するタイミングは、図４（ロ）に示すように０系のフレーム先頭情報が「１」、図４（ホ）に示すように０系のフレーム番号が「１」のタイミングである。
【００４８】
次に、現用系が１系の場合における通信装置１０の動作を説明する。図５（二）に示すタイミングで１系のフレーム先頭情報が入力されると、先頭情報が「１」であって、フレーム番号が図５（ヘ）において「０」のタイミングで、第２書込アドレス保持部１３２２は１系側書き込みアドレスｓＷＡ１（ｊ）の値をｓＷＡ＿ＬＡＴ１として保持し、減算部１３２３に対して出力する。第２書込アドレス保持部１３２２は、１系側書き込みアドレスｓＷＡ１（ｊ）の値を図５（ヌ）に示すタイミングで保持する。
【００４９】
図５（イ）に示すタイミングで０系のフレームが入力され、図５（ロ）に示すタイミングで０系のフレーム先頭情報が入力されると、先頭情報が「１」であって、フレーム番号が図５（ホ）において０のタイミングで、第１書込アドレス保持部１３２１は０系側書き込みアドレスｓＷＡ０（ｎ）の値をｓＷＡ＿ＬＡＴ０として保持し、減算部１３２３に対して出力する。第１書込アドレス保持部１３２１は、０系側書き込みアドレスｓＷＡ０（ｎ）の値を図５（リ）に示すタイミングで保持する。
【００５０】
現用系が１系の場合も、減算部１３２３は、現用系が０系だった場合と同様、式１に基づいてアドレス差分ｓＤＬＴ＿ＷＡを計算し、結果を書込アドレス差分保持部１３２４に出力する。
【００５１】
図５において現用系は１系である。０系の経路が用いられることを読み出し系選択番号が示す場合、図５（ル）に示すタイミングで、書込アドレス差分保持部１３２４は書き込みアドレス差分ｓＤＬＴ＿ＷＡをｓＤＬＴ＿ＷＡ＿ＳＥＬとして保持し、第２書込アドレス生成カウンタ１３２８に対して出力する。
【００５２】
なお、書込アドレス差分保持部１３２４が書き込みアドレス差分ｓＤＬＴ＿ＷＡをｓＤＬＴ＿ＷＡ＿ＳＥＬとして保持するタイミングは、図５（二）に示すように０系のフレーム先頭情報が「１」、図５（ハ）に示すように１系のフレーム番号が「１」のタイミングである。
【００５３】
次に、アドレス同期処理部１３２において書き込みアドレスを現用系から予備系に一致させる処理について説明する。図４において、１系の経路が用いられることを読み出し系選択番号が示す場合、第１書込アドレス生成カウンタ１３２５は、図４（ル）に示すタイミングで、式２に基づいて１系側の書き込みアドレスを０系側に一致させ、当該アドレスを第１書込上位アドレス付与部１３２６に出力する。
ｓＷＡ１（ｍ）  ＝  ｓＷＡ１（ｋ）  −  ｓＤＬＴ＿ＷＡ＿ＳＥＬ・・・（式２）
【００５４】
なお、図４（ル）に示すタイミングで、１系側の書き込みアドレスを０系側に一致させるタイミングは、図４（ロ）において０系のフレーム先頭情報が「１」で、図４（ホ）において０系のフレーム番号が「２」を示す場合である。なお、０系は現用系なので、第１書込アドレス生成カウンタ１３２５は０系の書き込みアドレス同期処理を行わない。
【００５５】
次に、現用系が１系の場合について説明する。図５において、０系の経路が用いられることを読み出し系選択番号が示す場合、第２書込アドレス生成カウンタ１３２８は、図５（ル）に示すタイミングで、式３に基づいて１系側の書き込みアドレスを０系側に一致させ、当該アドレスを第２書込上位アドレス付与部１３２９に対して出力する。
ｓＷＡ０（ｒ）    ＝  ｓＷＡ０（ｐ）  ＋  ＳＤＬＴ＿ＷＡ＿ＳＥＬ・・・（式３）
【００５６】
なお、図５（ル）に示すタイミングで、０系側の書き込みアドレスを１系側に一致させるタイミングは、図５（二）において１系のフレーム先頭情報が「１」で、図５（ヘ）において１系のフレーム番号が「２」を示す場合である。なお、１系は現用系なので、第２書込アドレス生成カウンタ１３２８は１系の書き込みアドレス同期処理を行わない。
【００５７】
第１書込上位アドレス付与部１３２６は、第１書込アドレス生成カウンタ１３２５から入力される書き込みアドレスｓＷＡ０に対して上位アドレスとして「０」を付与して第１書込制御部１３１に出力する。ここで、当該上位アドレスを付与するのは、０系側のデータと１系側のデータを記憶部１４０内に分けて保存するためである。
【００５８】
同様に、第２書込上位アドレス付与部１３２９は、第２書込アドレス生成カウンタ１３２８から入力される書き込みアドレスｓＷＡ１に対して上位アドレスとして「１」を付与して第２書込制御部１３３に出力する。
【００５９】
同期異常検出部１３２７は、書き込みアドレス差分（ｓＤＬＴ＿ＷＡ＿ＳＥＬ）、許容遅延時間設定、および０系／１系遅延差情報に基づいて、式４の演算処理を行い、アドレス同期が正しく行われているかを確認する。
同期異常信号  ＝  （許容遅延時間設定  ＜  ０系／１系遅延差情報）  ｏｒ  （ｓＤＬＴ＿ＷＡ＿ＳＥＬ  ！＝  ０）・・・（式４）
【００６０】
以上の通り、アドレス同期処理部１３２は現用系に予備系の書き込みアドレスを同期させる。そして、第１書込制御部１３１は受信した０系のフレームを書き込みアドレスに基づいて記憶部１４０に書き込む。第２書込制御部１３３は受信した１系のフレームを書き込みアドレスに基づいて記憶部１４０に書き込む。
【００６１】
読出制御部１５０は、記憶部１４０からフレームを読み出す。読出レート監視部１５１は、記憶部１４０書込み側の書込みレートと同じレートで読出しを行うよう制御する。読出レート監視部１５１は、同期書込制御部１３０にて記憶部１４０書込み側のレートを監視した結果を使用して読出しレートを算出し、読出部１５２に結果を通知する。
【００６２】
また、アクティブポート制御部１５３は、フレーム選択部１７０より受信した０系／１系の伝送路に関する警報情報、及びＣＰＵ設定により、０系／１系の切り替え制御を行い、遅延差検出部１２０、同期書込制御部１３０、書込レート監視部１８０、および読出部１５２等に通知しても良い。
【００６３】
読出部１５２は、記憶部１４０からフレームを読み出す処理を行う。本実施形態において０系／１系とも同じ記憶部１４０を共有していることから、フレーム選択部１７０またはアクティブポート制御部１５３より受信した読出し系選択信号に基づいて、読出部１５２は記憶部１４０の上位アドレスを切り替えることによって０系または１系いずれかのフレームを選択して読み出す。
【００６４】
また、アドレス同期処理部１３２に含まれる同期異常検出部１３２７から出力される同期異常信号が入力された場合、すなわちアドレス同期異常時において、読出部１５２は系の切替処理を実施しなくても良い。書込レート監視部１８０は、０系／１系のうち、フレーム選択部１７０またはアクティブポート制御部１５３より通知される読出し系選択信号に基づいて、選択されている系の書込みレートの監視を行い、読出レート監視部１５１に結果を通知する。
【００６５】
以上説明した第１実施形態の通信装置１０によれば、０系／１系の無瞬断切り替えに必要なデータの位相調整を、パケットの制御情報の中に、特定のパタンを挿入することなく、フレームの先頭情報として例えば１ビット入れ、また、フレーム番号を追加するのみで、０系／１系間の遅延量の大小関係によらず正しく位相調整を行う。これにより、伝送路間に遅延が存在する場合であっても無瞬断の経路切替を行い、伝送路の信頼性を高めることが可能となる。
【００６６】
（第２実施形態）
次に、第２実施形態における処理について、第１実施形態との相違点を中心として説明する。図６は、本発明の第２実施形態に係る通信装置１０の詳細な機能構成例を示す概略ブロック図である。図１の構成に加えて、第２実施形態に係る通信装置１０は、第１タイミング生成カウンタ１１２および第２タイミング生成カウンタ１６２をさらに備える。
【００６７】
第２実施形態においては第１実施形態と異なりフレーム番号を受信しないが、第１タイミング生成カウンタ１１２は第１受信部で抽出した受信フレームの先頭情報を起点にクロックパルスの数を数えることによって擬似先頭情報を生成する。第１タイミング生成カウンタ１１２は、当該擬似先頭情報に基づいて、０系の複数のフレーム各々に対応する擬似受信フレーム番号を生成する。第２タイミング生成カウンタ１６２も同様に、擬似先頭情報を生成し、当該擬似先頭情報に基づいて１系の複数のフレーム各々に対応する擬似受信フレーム番号を生成する。
【００６８】
第１タイミング生成カウンタ１１２は、クロックパルスの数を、０系のフレームを受信するタイミングで計測し始め、当該クロックパルス数を評価することによって擬似先頭情報および擬似受信フレーム番号を生成しても良い。例えば、０系のクロックパルス数をＮ＿ｐ０とし、閾値をＴｈとすると、第１タイミング生成カウンタ１１２は、０系においてｆｌｏｏｒ（Ｎ＿ｐ０，Ｔｈ）の演算を行うことによって、当該演算結果がインクリメントされたタイミングで０系の擬似先頭情報を生成する。第１タイミング生成カウンタ１１２は、当該擬似先頭情報に基づいて、擬似受信フレーム番号インクリメントすることによって生成しても良い。
【００６９】
同様に、例えば、１系のクロックパルス数をＮ＿ｐ１とし、閾値をＴｈとすると、第２タイミング生成カウンタ１６２は、１系においてｆｌｏｏｒ（Ｎ＿ｐ１，Ｔｈ）の演算を行うことによって１系の擬似フレーム先頭情報および擬似受信フレーム番号を生成しても良い。
【００７０】
ここで、第１実施形態と同様に、擬似受信フレーム番号数には所定の上限を設けても良い。第１受信部１１０および第２受信部１６０は、フレーム番号が上限に達したら、フレーム番号を０にリセットし、再度擬似受信フレーム番号を生成しても良い。
【００７１】
図７は、本発明の第２実施形態に係る通信装置がデータフレームを記憶部に書き込む際の処理手順の例を示す図である。図７において、０系が現用系で、読み出し系選択番号に基づいて伝送路を１系に切り替えるものとする。図７（ヲ）は、第１タイミング生成カウンタ１１２がクロックパルスを受信および計数する際のタイミングチャートを示す。初期状態として、擬似受信フレーム番号は０で、クロックパルス数も０である。
【００７２】
第１受信部１１０は擬似先頭信号を生成したタイミングでクロックパルス数を評価する。１つ目の擬似先頭信号を受信した際、ｆｌｏｏｒ（Ｎ＿ｐ０，Ｔｈ）の演算を行い、計算結果が０であるため図７（ホ）において擬似フレーム番号として「０」を生成している。第１受信部１１０は、２個目以降の擬似先頭信号を生成したタイミングでも同様にクロックパルス数を評価し、擬似受信フレーム番号として順に「１」、「２」、「３」を生成している。
【００７３】
本実施形態において、擬似受信フレーム番号数の上限を４とすると、擬似受信フレーム番号が「３」に達した段階で、第１受信部１１０は擬似受信フレーム番号を０にリセットする。また、第１受信部１１０は、第１タイミング生成カウンタ１１２に対してクロックパルス数を０にリセットさせる。第２受信部１６０および第２タイミング生成カウンタ１６２も、第１受信部１１０および第１タイミング生成カウンタ１１２と同様の手法で１系の擬似受信フレーム番号を生成する。
【００７４】
また、図７では現用系が０系で、通信装置１０が読み出し系選択番号に基づいて伝送路を１系に切り替える際に擬似先頭情報および擬似受信フレーム番号を生成する方法について述べたが、現用系が１系で０系に伝送路を切り替える場合も同様の手法で擬似先頭情報および擬似受信フレーム番号を生成することができる。擬似先頭情報および擬似受信フレーム番号の生成以外の動作は第１実施形態と同様であるため、説明を省略する。
【００７５】
ここで、第１タイミング生成カウンタ１１２および第２タイミング生成カウンタ１６２は、擬似先頭情報と擬似フレーム情報を生成したあとは、動作を停止し、第１受信部、第２受信部で抽出した受信フレームの先頭情報を受信するとともに動作を再開する。
【００７６】
以上説明した第２実施形態の通信装置１０によれば、０系／１系の無瞬断切り替えに必要なデータの位相調整を、パケットの制御情報の中に、特定のパタンを挿入することなく、フレームの擬似先頭情報として例えば１ビット入れることによって、０系／１系間の遅延量の大小関係によらず正しく位相調整を行う。これにより、伝送路間に遅延が存在する場合であっても無瞬断の経路切替を行い、伝送路の信頼性を高めることが可能となる。
【００７７】
（第３実施形態）
次に、本発明の第３実施形態における処理について、第１実施形態および第２実施形態との相違点を中心として説明する。図８は、本発明の第３実施形態に係る通信装置１０がデータフレームを記憶部に書き込む際の処理手順の例を示す図である。図８において、０系が現用系で、通信装置１０は読み出し系選択番号に基づいて伝送路を１系に切り替えるものとする。
【００７８】
第３実施形態において、最大擬似受信フレーム番号数は４である。擬似受信フレーム番号「０のフレームから擬似受信フレーム番号「３」までのフレーム長の総和よりも、０系と１系との間の遅延差は大きい。このため、第１実施形態および第２実施形態のアドレス同期手法では、擬似受信フレーム番号が「３」から「０」にリセットされる段階でアドレスも更新されてしまうので、０系と１系との間の書き込みアドレス差分を正確に検出できない。
【００７９】
第３実施形態においては、第２実施形態と同様、通信装置１０は第１受信部１１０、第１タイミング生成カウンタ１１２、第２受信部１６０、および第２タイミング生成カウンタ１６２を備える。
【００８０】
また、本実施形態において、０系および１系のフレーム各々は複数のパケットを含む。図８（イ）および（ロ）に示すように、０系において当該複数のパケットの１つは同期パケットとして周期的に送信される。図８（ハ）および（ニ）に示すように、１系においても当該複数のパケットの１つは同期パケットとして周期的に送信される。当該同期パケットは、０系および１系のフレームの所定の位置に埋め込まれる。
【００８１】
例えば０系において、各フレームはＮ個のパケットを含むとすると、当該同期パケットはフレーム「０」におけるｋ番目のパケットに埋め込まれる。ここで、ｋは０以上Ｎ以下である。１系においても同様に、同期パケットはフレーム「０」におけるｋ番目のパケットに埋め込まれる。同期パケットが送信される周期は０系と１系とで同一である。同期パケットが送信される周期は、０系と１系との遅延差以上である。
【００８２】
第１タイミング生成カウンタ１１２は、当該同期信号を受信すると、当該受信タイミングをトリガとしてクロックパルス数を計数する。第１タイミング生成カウンタ１１２は、クロックパルス数を数える。図８（ヲ）および図８（チ）に示すように、第１タイミング生成カウンタ１１２は、当該クロックパルス数が閾値Ｔｈの整数倍を超える度に擬似先頭情報を生成する。
【００８３】
第１タイミング生成カウンタ１１２は、クロックパルス数の計数値Ｎ＿ｐ０がＴｈの整数倍を超える度にｆｌｏｏｒ（Ｎ＿ｐ０，Ｔｈ）の演算を行う。図８（チ）および図８（ホ）に示すように、第１タイミング生成カウンタ１１２は、当該演算結果が変化するたびに、擬似受信フレーム番号として「０」、「１」、「２」、および「３」を生成する。
【００８４】
本実施形態において、擬似受信フレーム番号数の上限を４とすると、擬似受信フレーム番号が「３」に達した段階で、第１タイミング生成カウンタ１１２は擬似受信フレーム番号を０にリセットする。また、第１タイミング生成カウンタ１１２はクロックパルスの計数値を０にリセットする。
【００８５】
図８（ハ）、（ニ）、（ワ）、（リ）、および（ヘ）に示すように、第２タイミング生成カウンタ１６２は、第１タイミング生成カウンタ１１２と同様の手法で１系の擬似先頭情報および擬似受信フレーム番号を生成する。
【００８６】
本実施形態において、第１書込アドレス保持部１３２１が０系側書き込みアドレスを保持する動作は第１実施形態と同様であるが、埋め込まれた同期信号の受信をトリガとして、当該アドレスを保持する動作を行う点が第１実施形態との差異である。すなわち、第１タイミング生成カウンタ１１２は受信フレームを受信すると、埋め込まれた同期信号を抽出する。
【００８７】
タイミング生成カウンタ１１２は同期信号に基づいて擬似先頭情報および擬似受信フレーム番号を生成し、アドレス同期処理部１３２に出力する。第１書込アドレス保持部１３２１は、擬似先頭情報が「１」でかつ擬似受信フレーム番号が最初に「０」を示すタイミングで、０系側書き込みアドレスｓＷＡ０（ｎ）を保持し、減算部１３２３に対して出力する。
【００８８】
本実施形態において、１系の動作についても０系の動作と同様である。すなわち、第２タイミング生成カウンタ１６２は受信フレームを受信すると、埋め込まれた同期信号を抽出する。第２タイミング生成カウンタ１６２は同期信号に基づいて擬似先頭情報および擬似受信フレーム番号を生成し、アドレス同期処理部１３２に出力する。第２書込アドレス保持部１３２２は、擬似先頭情報が「１」でかつ擬似受信フレーム番号が最初に「０」を示すタイミングで、１系側書き込みアドレスｓＷＡ１（ｊ）を保持し、減算部１３２３に対して出力する。
【００８９】
減算部１３２３は、０系側書き込みアドレスｓＷＡ０（ｎ）および１系側書き込みアドレスｓＷＡ１（ｊ）に基づいてアドレス差分ｓＤＬＴ＿ＷＡを計算し、結果を書込アドレス差分保持部１３２４に出力する。減算部１３２３の動作は第１実施形態と同様なので説明を省略する。
【００９０】
図８において現用系は０系である。１系の経路が用いられることを読み出し系選択番号が示す場合、書込アドレス差分保持部１３２４は書き込みアドレス差分ｓＤＬＴ＿ＷＡをｓＤＬＴ＿ＷＡ＿ＳＥＬとして保持し、第１書込アドレス生成カウンタ１３２５に出力する。
【００９１】
なお、書込アドレス差分保持部１３２４が書き込みアドレス差分ｓＤＬＴ＿ＷＡをｓＤＬＴ＿ＷＡ＿ＳＥＬとして保持するタイミングは、第１受信部１１０が埋め込まれた同期信号を受信した後、０系の擬似先頭情報を受信し、０系の擬似先頭情報が「１」かつ０系の擬似受信フレーム番号が最初に「１」を示すタイミングである。
【００９２】
１系の経路が用いられることを読み出し系選択番号が示す場合、第１書込アドレス生成カウンタ１３２５は、式２に基づいて１系側の書き込みアドレスを０系側に一致させ、当該アドレスを第１書込上位アドレス付与部１３２６に出力する。
【００９３】
なお、１系側の書き込みアドレスを０系側に一致させるタイミングは、第１タイミング生成カウンタ１１２が、埋め込まれた同期信号を受信した後、０系の擬似先頭情報を生成し、当該０系の疑似先頭情報が「１」で、かつ０系の擬似受信フレーム番号が最初に「２」を示す場合である。なお、０系は現用系なので、第１書込アドレス生成カウンタ１３２５は０系の書き込みアドレス同期処理を行わない。
【００９４】
図８は現用系が０系であって、通信装置１０が伝送路を１系に切り替える場合の動作に係るが、現用系が１系であって、通信装置１０が伝送路を０系に切り替える場合の動作についても適用可能である。また、本実施形態では１系の遅延が０系の遅延よりも大きい場合を例として説明したが、遅延量の大小関係が逆であっても構わない。
【００９５】
以上説明した第３実施形態の通信装置１０によれば、０系／１系の伝送路間の遅延量が大きい場合であっても０系／１系の無瞬断切り替えに必要なデータの位相調整を、フレーム中に同期信号を挿入することによって、０系／１系間の遅延量の大きさによらず正しく位相調整を行う。これにより、伝送路間の遅延が大きい場合であっても無瞬断の経路切替を行い、伝送路の信頼性を高めることが可能となる。
【００９６】
（第４実施形態）
次に、本発明の第４実施形態における処理について、第１実施形態、第２実施形態、および第３実施形態との相違点を中心として説明する。図９は、本発明の第４実施形態に係る通信装置１０ａの機能構成例を示す概略ブロック図である。図９において、通信装置１０ａは図１の構成に加えて第１送信部１９０および第２送信部２００をさらに備える。
【００９７】
また、通信装置１０ａの管理部２０は第１受信部１１０ａ、第２受信部１６０ａ、第１送信部１９０、第２送信部２００、および遅延差検出部１２０ａは管理部２０に接続されている。なお、管理部２０は通信装置１０ａおよび管理部２０は同一装置筐体内に含まれていても良い。
【００９８】
図１０は、第４実施形態に係る通信システム１の構成例を示す概略ブロック図である。通信システム１において、２つの通信装置１０ａ−１および通信装置１０ａ−２が、０系の経路Ｒ０および１系の経路Ｒ１によって互いに接続され、双方向通信を行う。経路Ｒ０および経路Ｒ１は物理的に離れて敷設されていて、いずれかの経路に障害が発生した場合においても他方の経路は通信が可能である。０系の経路Ｒ０および１系の経路Ｒ１は互いに経路長が異なるため、通信装置１０ａ−１および通信装置１０ａ−２間の通信において経路間の伝搬遅延は異なる。０系の経路Ｒ０は伝送媒体Ｆ１およびＦ２を備え、１系の経路Ｒ１は伝送媒体Ｆ３およびＦ４を備える。伝送媒体Ｆ１、Ｆ２、Ｆ３、およびＦ４は例えば光ファイバであっても良い。
【００９９】
通信装置１０ａ−１は管理部２０−１と接続される。通信装置１０ａ−１は、第１受信部１１０ａ−１、第１送信部１９０−１、第２受信部１６０ａ−１、および第２送信部２００−１を備える。通信装置１０ａ−１は遅延差検出部１２０ａ、同期書込制御部１３０、記憶部１４０、読出制御部１５０、およびフレーム選択部１７０も備えるが、図１０においてはそれらを図示していない。
【０１００】
通信装置１０ａ−２は管理部２０−２と接続される。通信装置１０ａ−２は、第１受信部１１０ａ−２、第１送信部１９０−２、第２受信部１６０ａ−２、および第２送信部２００−２を備える。通信装置１０ａ−２は遅延差検出部１２０ａ、同期書込制御部１３０、記憶部１４０、読出制御部１５０、およびフレーム選択部１７０も備えるが、図１０においてはそれらを図示していない。
【０１０１】
通信装置１０ａ−１および通信装置１０ａ−２は接続されると、例えば電源投入時等の初期状態において、管理部２０−１は第１受信部１１０ａ−１、第１送信部１９０−１、第２受信部１６０ａ−１、第２送信部２００−１および遅延差検出部１２０ａ−１を制御して０系の経路Ｒ０と１系の経路Ｒ１間の伝搬遅延を測定しても良い。遅延差検出部１２０ａ−１は測定した遅延量を管理部２０−１に出力し、遅延差検出部１２０ａ−２は測定した遅延量を管理部２０−２に出力する。２経路間の伝搬遅延が所定の遅延量Ｔｈ＿ｌａｔ以下の場合は、通信システム１は第１実施形態または第２実施形態に記載した手法で経路切替を行っても良い。
【０１０２】
この場合、管理部２０−１は第１送信部１９０−１および第２送信部２００−１に対して、第１実施形態または第２実施形態に記載の手法で先頭情報を送信させるように制御する。管理部２０−２は第１送信部１９０−２および第２送信部２００−２に対して、第１実施形態または第２実施形態に記載の手法で先頭情報を送信させるように制御する。
【０１０３】
そして、管理部２０−１は第１受信部１１０ａ−１または第１タイミング生成カウンタ１１２ａ−１、および第２受信部１６０ａ−１または第２タイミング生成カウンタ１６２ａ−１に対して、第１実施形態または第２実施形態に記載の手法で先頭情報を取得し、フレーム番号を生成するよう制御する。管理部２０−２は第１受信部１１０ａ−２また第１タイミング生成カウンタ１１２ａ−２、および第２受信部１６０ａ−２または第２タイミング生成カウンタ１６２ａ−２に対して、第１実施形態または第２実施形態に記載の手法で先頭情報を取得し、フレーム番号を生成するよう制御する。この結果、通信装置１０ａ−１および通信装置１０ａ−２は、第１実施形態または第２実施形態に記載の手法で経路切替を行う。
【０１０４】
２経路間の伝搬遅延が所定の遅延量Ｔｈ＿ｌａｔを超える場合は、通信システム１は第３実施形態に記載した手法で経路切替を行っても良い。その場合、通信装置１０ａ−１は、第１タイミング生成カウンタ１１２ａ−１および第２タイミング生成カウンタ１６２ａ−１を備える。また、通信システム１が第３実施形態に記載した手法で経路切替を行う場合、通信装置１０ａ−２は、第１タイミング生成カウンタ１１２ａ−２および第２タイミング生成カウンタ１６２ａ−２を備える。
【０１０５】
なお、第１タイミング生成カウンタ１１２ａ−１、第１タイミング生成カウンタ１１２ａ−２、第２タイミング生成カウンタ１６２ａ−１、および第２タイミング生成カウンタ１６２ａ−２については図示していない。管理部２０−１は第１送信部１９０−１および第２送信部２００−１に対して、第３実施形態に記載の手法で同期信号を送信させるように制御する。同様に、管理部２０−２は第１送信部１９０−２および第２送信部２００−２に対して、第３実施形態に記載の手法で同期信号を送信させるように制御する。
【０１０６】
そして、管理部２０−１は第１タイミング生成カウンタ１１２ａ−１および第２タイミング生成カウンタ１６２ａ−１に対して、第３実施形態に記載の手法で擬似先頭情報を生成し、擬似受信フレーム番号を生成するよう制御する。
【０１０７】
管理部２０−２は第１タイミング生成カウンタ１１２ａ−２および第２タイミング生成カウンタ１６２ａ−２に対して、第３実施形態に記載の手法で擬似先頭情報を生成し、擬似受信フレーム番号を生成するよう制御する。この結果、通信装置１０ａ−１および通信装置１０ａ−２は、第３実施形態に記載の手法で経路切替を行う。本実施形態において、例えばフレーム番号数が４の場合は、当該所定の遅延量Ｔｈ＿ｌａｔはフレーム長の４倍であっても良い。
【０１０８】
以上説明した第４実施形態の通信装置１０ａおよび通信システム１によれば、通信装置１０ａは管理部２０をさらに用いることにより、０系／１系の伝送路間の遅延量に基づいて適切な経路切替手法を選択することができる。これにより、伝送路間の遅延量に応じて適切な経路切替手段を選択することで無瞬断の経路切替を行い、伝送路の信頼性を高めることが可能となる。
【０１０９】
図１１は、本発明に係る通信装置１０の最小構成を示す図である。通信装置１０は、複数の第１データフレームと複数の第２データフレームとの遅延差を検出する遅延差検出部１２０と、同期書込制御部１３０と、記憶部１４０と、読出制御部１５０と、前記複数の第１データフレームおよび前記複数の第２データフレームに基づいて選択制御情報を生成するフレーム選択部１７０と、を備え、前記同期書込制御部１３０は、前記第１情報と前記第２情報と前記遅延差と前記選択制御情報とに基づいて、前記複数の第１データフレームを前記記憶部１４０の第１のアドレスに書き込み、前記複数の第２データフレームを前記記憶部１４０の第２のアドレスに書き込み、前記読出制御部１５０は、前記選択制御情報に基づいて、前記複数の第１データフレームおよび前記複数の第２データフレームのいずれかを前記記憶部１４０から読み出す。
【０１１０】
なお、第１受信部１１０、遅延差検出部１２０、同期書込制御部１３０、読出制御部１５０、および第２受信部１６０の少なくとも１つの機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することによりコネクタ１１０−１の嵌合状態の検出を行ってもよい。なお、ここでいう「コンピュータシステム」とは、ＯＳや周辺機器等のハードウェアを含むものとする。
【０１１１】
上記プログラムは、前述した機能の一部を実現するためのものであっても良い。さらに、前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるもの、いわゆる差分ファイル（差分プログラム）であっても良い。
【産業上の利用可能性】
【０１１２】
パケットを用いた通信を行う通信装置において、信頼性を高める目的で、複数の伝送路として現用系および予備系を用意しておく装置間での伝送において利用することができる。
【符号の説明】
【０１１３】
１０  通信装置
１１０  第１受信部
１１２  第１タイミング生成カウンタ
１２０  遅延差検出部
１３０  同期書込制御部
１３１  第１書込制御部
１３２  アドレス同期処理部
１３３  第２書込制御部
１４０  記憶部
１５０  読出制御部
１６０  第２受信部
１６２  第２タイミング生成カウンタ
１７０  フレーム選択部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【手続補正書】
【提出日】令和2年9月2日(2020.9.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の第１データフレームを受信する第１受信部と、
複数の第２データフレームを受信する第２受信部と、
前記複数の第１データフレームの先頭と前記複数の第２データフレームの先頭との遅延差を検出する遅延差検出部と、
前記第１データフレームおよび前記第２データフレームを保存する記憶部と、
前記複数の第１データフレームおよび前記複数の第２データフレームに基づいて選択制御情報を生成するフレーム選択部と、
前記複数の第１データフレームに対応する複数の第１信号と、前記複数の第２データフレームに対応する複数の第２信号と、前記遅延差と、前記選択制御情報と、に基づいて、前記複数の第１データフレームを前記記憶部の第１のアドレスに書き込み、前記複数の第２データフレームを前記記憶部の第２のアドレスに書き込む同期書込制御部と、
前記選択制御情報に基づいて、前記複数の第１データフレームおよび前記複数の第２データフレームのいずれかを前記記憶部から読み出す読出制御部と、を備え、
前記複数の第１信号の各々は、前記複数の第１データフレームの各々の開始位置を示し、
前記複数の第２信号の各々は、前記複数の第２データフレームの各々の開始位置を示し、
前記複数の第１信号のうちの１つであって、前記複数の第１データフレームのうちＮ番目のデータフレームに対応する第１信号が入力されたタイミングにおいて、前記同期書込制御部は前記第１のアドレスを第１書込アドレスとして保持し、
前記複数の第２信号のうちの１つであって、前記複数の第２データフレームのうちＮ番目のデータフレームに対応する第２信号が入力されたタイミングにおいて、前記同期書込制御部は、前記第２のアドレスを第２書込アドレスとして保持し、
前記複数の第１信号のうちの１つであって、前記複数の第１データフレームのうちＭ番目のデータフレームに対応する第１信号が入力されたタイミングにおいて、前記同期書込制御部は、前記第１書込アドレス及び第２書込アドレスの差をアドレス差として算出及び保持し、
前記複数の第１信号のうちの１つであって、前記複数の第１データフレームのうちＫ番目のデータフレームに対応する第１信号が入力されたタイミングにおいて、前記同期書込制御部は、前記第１のアドレス及び前記アドレス差に基づいて第３書込アドレスを算出及び保持し、
同期書込制御部は、前記第３書込アドレスを起点として、前記複数の第２データフレームを前記記憶部に書き込み、
前記読出制御部は、前記第３書込アドレスを起点として前記複数の第２データフレームを前記記憶部から読み出し、
Ｎ、Ｍ及びＫは０以上の整数であり、Ｎ＜Ｍ＜Ｋである
通信装置。
【請求項２】
前記第１受信部は、前記複数の第１信号に基づいて、前記複数の第１データフレーム各々に対応する複数の第１識別子を生成し、
前記第２受信部は、前記複数の第２信号に基づいて、前記複数の第２データフレーム各々に対応する複数の第２識別子を生成する
請求項１に記載の通信装置。
【請求項３】
前記同期書込制御部は、前記複数の第１信号と、前記複数の第２信号と、前記遅延差と、前記選択制御情報と、前記複数の第１データフレームのいずれかに含まれる第１の同期信号と、前記複数の第２データフレームのいずれかに含まれる第２の同期信号と、に基づいて、前記複数の第１データフレームを前記記憶部の第１のアドレスに書き込み、前記複数の第２データフレームを前記記憶部の第２のアドレスに書き込み、
前記読出制御部は、前記選択制御情報に基づいて、前記複数の第１データフレームおよび前記複数の第２データフレームのいずれかを前記記憶部から読み出す
請求項１または請求項２に記載の通信装置。
【請求項４】
複数の第１データフレームを受信するステップと、
複数の第２データフレームを受信するステップと、
前記複数の第１データフレームの先頭と前記複数の第２データフレームの先頭との遅延差を検出するステップと、
前記第１データフレームおよび前記第２データフレームを保存するステップと、
前記複数の第１データフレームおよび前記複数の第２データフレームに基づいて選択制御情報を生成するステップと、
前記複数の第１データフレームに対応する複数の第１信号と、前記複数の第２データフレームに対応する複数の第２信号と、前記遅延差と、前記選択制御情報と、に基づいて、前記複数の第１データフレームを記憶部の第１のアドレスに書き込み、前記複数の第２データフレームを前記記憶部の第２のアドレスに書き込むステップと、
前記選択制御情報に基づいて、前記複数の第１データフレームおよび前記複数の第２データフレームのいずれかを前記記憶部から読み出すステップと、
前記複数の第１信号のうちの１つであって、前記複数の第１データフレームのうちＮ番目のデータフレームに対応する第１信号が入力されたタイミングにおいて、前記第１のアドレスを第１書込アドレスとして保持するステップと、
前記複数の第２信号のうちの１つであって、前記複数の第２データフレームのうちＮ番目のデータフレームに対応する第２信号が入力されたタイミングにおいて、前記第２のアドレスを第２書込アドレスとして保持するステップと、
前記複数の第１信号のうちの１つであって、前記複数の第１データフレームのうちＭ番目のデータフレームに対応する第１信号が入力されたタイミングにおいて、前記第１書込アドレス及び第２書込アドレスの差をアドレス差として算出及び保持するステップと、
前記複数の第１信号のうちの１つであって、前記複数の第１データフレームのうちＫ番目のデータフレームに対応する第１信号が入力されたタイミングにおいて、前記第１のアドレス及び前記アドレス差に基づいて第３書込アドレスを算出及び保持するステップと、
前記第３書込アドレスを起点として、前記複数の第２データフレームを記憶部に書き込むステップと、
前記第３書込アドレスを起点として前記複数の第２データフレームを前記記憶部から読み出すステップと、を有し、
前記複数の第１信号の各々は、前記複数の第１データフレームの各々の開始位置を示し、
前記複数の第２信号の各々は、前記複数の第２データフレームの各々の開始位置を示し、
Ｎ、Ｍ及びＫは０以上の整数であり、Ｎ＜Ｍ＜Ｋである
通信方法。
【請求項５】
コンピュータに、
複数の第１データフレームを受信するステップと、
複数の第２データフレームを受信するステップと、
前記複数の第１データフレームの先頭と前記複数の第２データフレームの先頭との遅延差を検出するステップと、
前記第１データフレームおよび前記第２データフレームを保存するステップと、
前記複数の第１データフレームおよび前記複数の第２データフレームに基づいて選択制御情報を生成するステップと、
前記複数の第１データフレームに対応する複数の第１信号と、前記複数の第２データフレームに対応する複数の第２信号と、前記遅延差と、前記選択制御情報と、に基づいて、前記複数の第１データフレームを記憶部の第１のアドレスに書き込み、前記複数の第２データフレームを前記記憶部の第２のアドレスに書き込むステップと、
前記選択制御情報に基づいて、前記複数の第１データフレームおよび前記複数の第２データフレームのいずれかを前記記憶部から読み出すステップと、
前記複数の第１信号のうちの１つであって、前記複数の第１データフレームのうちＮ番目のデータフレームに対応する第１信号が入力されたタイミングにおいて、前記第１のアドレスを第１書込アドレスとして保持するステップと、
前記複数の第２信号のうちの１つであって、前記複数の第２データフレームのうちＮ番目のデータフレームに対応する第２信号が入力されたタイミングにおいて、前記第２のアドレスを第２書込アドレスとして保持するステップと、
前記複数の第１信号のうちの１つであって、前記複数の第１データフレームのうちＭ番目のデータフレームに対応する第１信号が入力されたタイミングにおいて、前記第１書込アドレス及び第２書込アドレスの差をアドレス差として算出及び保持するステップと、
前記複数の第１信号のうちの１つであって、前記複数の第１データフレームのうちＫ番目のデータフレームに対応する第１信号が入力されたタイミングにおいて、前記第１のアドレス及び前記アドレス差に基づいて第３書込アドレスを算出及び保持するステップと、
前記第３書込アドレスを起点として、前記複数の第２データフレームを記憶部に書き込むステップと、
前記第３書込アドレスを起点として前記複数の第２データフレームを前記記憶部から読み出すステップと、を実行させるためのプログラムであって、
前記複数の第１信号の各々は、前記複数の第１データフレームの各々の開始位置を示し、
前記複数の第２信号の各々は、前記複数の第２データフレームの各々の開始位置を示し、
Ｎ、Ｍ及びＫは０以上の整数であり、Ｎ＜Ｍ＜Ｋである
プログラム。
【請求項６】
請求項１に記載の通信装置を２つ備え、当該２つの通信装置が互いに１または複数の伝送媒体で接続されることによって双方向通信を行う、
通信システム。
【請求項７】
複数の第１データフレームを、第１の所定数の第１データフレームごとに周期的に受信する第１受信部と、
複数の第２データフレームを、前記第１の所定数の第２データフレームごとに周期的に受信する第２受信部と、
第１タイミング生成カウンタ及び第２タイミング生成カウンタと、
前記複数の第１データフレームの先頭と前記複数の第２データフレームの先頭との遅延差を検出する遅延差検出部と、
前記第１データフレームおよび前記第２データフレームを保存する記憶部と、
前記複数の第１データフレームおよび前記複数の第２データフレームに基づいて選択制御情報を生成するフレーム選択部と、
前記複数の第１データフレームに対応する複数の第１信号と、前記複数の第２データフレームに対応する複数の第２信号と、前記遅延差と、前記選択制御情報と、に基づいて、前記複数の第１データフレームを前記記憶部の第１のアドレスに書き込み、前記複数の第２データフレームを前記記憶部の第２のアドレスに書き込む同期書込制御部と、
前記選択制御情報に基づいて、前記複数の第１データフレームおよび前記複数の第２データフレームのいずれかを前記記憶部から読み出す読出制御部と、を備え
前記第１タイミング生成カウンタは、前記複数の第１データフレームの先頭の入力をトリガとして時間を計測し、閾値時間の経過後に前記複数の第１信号を生成し、前記閾値時間の経過後に第１のカウンタ値をインクリメントし、
前記第２タイミング生成カウンタは、前記複数の第２データフレームの先頭の入力をトリガとして時間を計測し、前記閾値時間の経過後に前記複数の第２信号を生成し、前記閾値時間の経過後に第２のカウンタ値をインクリメントし、
前記複数の第１信号の各々は、前記複数の第１データフレームの開始位置を示し、
前記複数の第２信号の各々は、前記複数の第２データフレームの開始位置を示し、
前記第１のカウンタ値がＮの場合、前記複数の第１信号のうちの１つであって、Ｎ周期目の前記複数の第１データフレームに対応する第１信号が入力されたタイミングにおいて、前記同期書込制御部は前記第１のアドレスを第１書込アドレスとして保持し、
前記第２のカウンタ値がＮの場合、前記複数の第２信号のうちの１つであって、Ｎ周期目の前記複数の第２データフレームに対応する第２信号が入力されたタイミングにおいて、前記同期書込制御部は、前記第２のアドレスを第２書込アドレスとして保持し、
前記第１のカウンタ値がＭの場合、前記複数の第１信号のうちの１つであって、Ｍ周期目の前記複数の第１データフレームに対応する第１信号が入力されたタイミングにおいて、前記同期書込制御部は、前記第１書込アドレス及び第２書込アドレスの差をアドレス差として算出及び保持し、
前記第１のカウンタ値がＫの場合、前記複数の第１信号のうちの１つであって、Ｋ周期目の前記複数の第１データフレームに対応する第１信号が入力されたタイミングにおいて、前記同期書込制御部は、前記第１のアドレス及び前記アドレス差に基づいて第３書込アドレスを算出及び保持し、
同期書込制御部は、前記第３書込アドレスを起点として、前記複数の第２データフレームを前記記憶部に書き込み、
前記読出制御部は、前記第３書込アドレスを起点として前記複数の第２データフレームを前記記憶部から読み出し、
Ｎ、Ｍ及びＫは０以上の整数であり、Ｎ＜Ｍ＜Ｋである
通信装置。
【請求項８】
前記複数の第１データフレームのうち、第２の所定数番目の第１データフレームは第１の同期信号を含み、
前記複数の第２データフレームのうち、前記第２の所定数番目の第２データフレームは第２の同期信号を含み、
前記第１タイミング生成カウンタは、前記第１の同期信号の入力をトリガとして時間を計測し、閾値時間の経過後に前記複数の第１信号を生成し、前記閾値時間の経過後に前記第１のカウンタ値をインクリメントし、
前記第２タイミング生成カウンタは、前記第２の同期信号の入力をトリガとして時間を計測し、前記閾値時間の経過後に前記複数の第２信号を生成し、前記閾値時間の経過後に前記第２のカウンタ値をインクリメントする
請求項７に記載の通信装置。