(57)【要約】【課題】ＣＰＵ−モータ駆動回路間を、より少ないシリアルインターフェースで接続して、複数のＤＣモータをＰＷＭ制御すること。【解決手段】ＰＷＭ信号により駆動されるスイッチング素子を用いてモータへの通電方向を切り替える複数の通電制御部を備えたモータ駆動回路であて、前記複数の通電制御部のそれぞれについて、前記モータへの通電及び前記ＰＷＭ信号のデューティ比を示すデータを演算装置からシリアル通信で受信する受信部と、前記データに基づき、前記複数の通電制御部のそれぞれについて、前記モータへの通電及び前記デューティ比を制御するモータ制御信号を生成する第１の信号生成部と、前記複数の通電制御部のそれぞれについて、対応する前記モータ制御信号に基づき前記デューティ比が設定された前記ＰＷＭ信号を生成する第２の信号生成部と、を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
ＰＷＭ信号により駆動されるスイッチング素子を用いてモータへの通電方向を切り替える複数の通電制御部を備えたモータ駆動回路であって、
前記複数の通電制御部のそれぞれについて、前記モータへの通電及び前記ＰＷＭ信号のデューティ比を示すデータを演算装置からシリアル通信で受信する受信部と、
前記データに基づき、前記複数の通電制御部のそれぞれについて、前記モータへの通電及び前記デューティ比を制御するモータ制御信号を生成する第１の信号生成部と、
前記複数の通電制御部のそれぞれについて、対応する前記モータ制御信号に基づき前記デューティ比が設定された前記ＰＷＭ信号を生成する第２の信号生成部と、
を備えたことを特徴とするモータ駆動回路。
【請求項２】
前記第１の信号生成部は、前記複数の通電制御部の少なくとも１つに対応付けられたレジスタを含み、
前記データは、前記複数の通電制御部の少なくとも１つに対応付けられたパケットを含み、
前記受信部は、前記パケットを同じ通電制御部に対応付けられた前記レジスタに格納し、
前記第１の信号生成部は、前記レジスタに格納された前記パケットのデータに基づき前記モータ制御信号を生成することを特徴とする請求項１に記載のモータ駆動回路。
【請求項３】
前記受信部は、前記複数の通電制御部の全ての前記モータへの通電を制御するデータを含むパケットを前記複数の通電制御部の全てに対応付けられたレジスタに格納し、
前記第１の信号生成部は、前記複数の通電制御部の全てに対応付けられたレジスタに格納されたパケットのデータに基づき、前記複数の通電制御部の全ての前記モータ制御信号を生成することを特徴とする請求項２に記載のモータ駆動回路。
【請求項４】
前記パケットは、前記レジスタのそれぞれに対応付けられたアドレスのデータを含み、
前記受信部は、前記パケットを、前記アドレスのデータに基づき、対応する前記レジスタに格納することを特徴とする請求項２又は３に記載のモータ駆動回路。
【請求項５】
前記パケットは、パリティビットを含み、
前記受信部は、前記パリティビットに基づくパリティチェックをパスした場合のみ、前記パケットを前記レジスタに格納することを特徴とする請求項２乃至４のいずれか一項に記載のモータ駆動回路。
【請求項６】
請求項１乃至５のいずれか一項に記載のモータ駆動回路を備えたことを特徴とする記録装置。
【請求項７】
ＰＷＭ信号により駆動されるスイッチング素子を用いてモータへの通電方向を切り替える複数の通電制御部を備えたモータ駆動回路の制御方法であて、
前記複数の通電制御部のそれぞれについて、前記モータへの通電及び前記ＰＷＭ信号のデューティ比を示すデータを演算装置からシリアル通信で受信するステップと、
前記データに基づき、前記複数の通電制御部のそれぞれについて、前記モータへの通電及び前記デューティ比を制御するモータ制御信号を生成するステップと、
前記複数の通電制御部のそれぞれについて、対応する前記モータ制御信号に基づき前記デューティ比が設定された前記ＰＷＭ信号を生成するステップと、
を有することを特徴とする制御方法。
【請求項８】
コンピュータに、請求項７に記載の制御方法を実行させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣモータをＰＷＭ制御するモータ駆動回路、その制御方法、プログラム、及び記録装置に関する。
【背景技術】
【０００２】
従来、ＤＣモータをＰＷＭ制御する場合、まずＣＰＵ等が必要な情報に基づきＰＷＭ信号を生成し、次にそのＰＷＭ信号をモータ駆動回路に送出し、ＤＣモータの回転子の回転速度及び位相等を使ってフィードバック制御することが一般的に行われている。例えば特許文献１では、ＣＰＵ／ゲートアレイが、ＤＣモータで駆動されるローラの速度情報及び位置情報をもとにＰＩＤ演算を行ってＤＣモータを制御するＰＷＭ信号を生成し、モータ駆動回路へＰＷＭ信号を送信している。さらに、ＣＰＵ／ゲートアレイは、ＰＷＭ信号をＰＷＭデューティ（ＰＷＭ信号のデューティ比）設定用のＰｈａｓｅ信号として使う場合、モータへの通電可否を示すＥｎａｂｌｅ信号も送信する。
【０００３】
そのため、特許文献１では、ＣＰＵ／ゲートアレイとモータ駆動回路との間には、Ｅｎａｂｌｅ信号及びＰｈａｓｅ信号を送信するための信号線が少なくとも２本必要である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−３０４６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、従来例においては、ＣＰＵ／ゲートアレイとモータ駆動回路との間の信号線の本数は、制御するＤＣモータの数に応じて増大するという課題があった。例えば、４つのモータを備えたマルチファンクションインクジェットプリンタ等では、ＣＰＵ／ゲートアレイは、モータ駆動回路との間に少なくとも８本の信号線が必要となる。
【０００６】
そこで本発明は、上記課題に鑑みてなされたものであって、ＣＰＵ−モータ駆動回路間を、より少ないシリアルインターフェースで接続して、複数のＤＣモータをＰＷＭ制御することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、ＰＷＭ信号により駆動されるスイッチング素子を用いてモータへの通電方向を切り替える複数の通電制御部を備えたモータ駆動回路であて、前記複数の通電制御部のそれぞれについて、前記モータへの通電及び前記ＰＷＭ信号のデューティ比を示すデータを演算装置からシリアル通信で受信する受信部と、前記データに基づき、前記複数の通電制御部のそれぞれについて、前記モータへの通電及び前記デューティ比を制御するモータ制御信号を生成する第１の信号生成部と、前記複数の通電制御部のそれぞれについて、対応する前記モータ制御信号に基づき前記デューティ比が設定された前記ＰＷＭ信号を生成する第２の信号生成部と、を備えたことを特徴とする。
【発明の効果】
【０００８】
本発明は、ＣＰＵ−モータ駆動回路間を、より少ないシリアルインターフェースで接続して、複数のＤＣモータをＰＷＭ制御することができるようになる。
【図面の簡単な説明】
【０００９】
【図１】（ａ）、（ｂ）は、複数のモータを備えたマルチファンクションインクジェットプリンタの全体構成を示す図である。
【図２】モータ制御回路のハードウェア構成を示す図である。
【図３】シリアルインターフェースプロトコルについて説明する図である。
【図４】制御信号生成部のレジスタ群の詳細を示す図である。
【図５】（ａ）はパリティチェック用データの生成方法を示す図であり、（ｂ）はパリティチェック方法を説明する図である。
【図６】ＣＰＵがシリアルインターフェースを用いてモータ制御信号のＰＷＭデューティを変更する様子を示す図である。
【図７】半導体集積回路化したモータ駆動回路例を示す図である。
【発明を実施するための形態】
【実施形態１】
【００１０】
次に、本発明の実施形態１に係るマルチファンクションインクジェットプリンタに適用した実施例を以下に示す。
【００１１】
まず図１（ａ）、（ｂ）に、複数のモータを備えたマルチファンクションインクジェットプリンタの全体構成を示す。
【００１２】
図１（ａ）は、プリンタユニットであり、ＣＲモータ１３１、ＬＦモータ１３２、ＡＰＰモータ１３３、ＡＣアダプタ１１３、後述するモータ制御回路１００を含む、本プリンタ全体をコントロールする制御基板１１６を備える。
【００１３】
ＣＲモータ１３１は、プリントヘッドを搬送するキャリッジ１１４を駆動するモータである。ＬＦモータ１３２は、被記録媒体を搬送する搬送機構１１１を駆動するモータである。ＡＰＰモータ１３３は、プリントヘッドのノズルをクリーニングするクリーニング機構１１２と複数の被記録媒体から最上部の１枚だけを取り出してプリントユニットに送り込む自動搬送機構１１５とを駆動するモータである。
【００１４】
また、図１（ｂ）は、図１（ａ）に示すプリンタユニットに画像読取りユニット１２１及びパネルユニット１２５等が組み込まれた状態である。画像読取りユニット１２１は、画像読取りセンサ１２２、その画像読取りセンサ１２２を動かすＦＢモータ１３４、及び原稿を設置する原稿台ガラス１２４を備える。
【００１５】
次に、図２に、本発明の実施形態１に係るモータ制御回路１００の詳細を示す。モータ制御回路１００は、制御基板１１６に実装され、ＣＰＵ１０３及びＲＯＭ１０４、並びにモータ駆動回路１１０を含む。更にそのモータ駆動回路１１０は、シリアルデータ受信部１０２、制御信号生成部１０１、Ｈブリッジ制御部１０５、Ｈブリッジ回路１０６〜１０９から構成される。なお、図２では、ＤＣモータの回転子の回転速度又は回転位相をフィードバックするためのエンコーダ及びフィードバック信号用の信号線等は省略している。
【００１６】
ＣＰＵ１０３は、ＲＯＭ１０４に書き込まれたファームウエアに基づいて、ＣＲモータ１３１、ＬＦモータ１３２、ＡＰＰモータ１３３、及びＦＢモータ１３４のＰＷＭ周期、ＰＷＭデューティ及び通電可否を示す信号をシリアルデータ受信部１０２に送信する。ＣＰＵ１０３からシリアルデータ受信部１０２に送信される信号は、チップセレクト信号ＣＳ、クロック信号ＣＬＫ、及びデータ信号ＤＴの３つの信号を含む。そのため、ＣＰＵ１０３とシリアルデータ受信部１０２とを接続するデータ信号線は、データ信号ＤＴを伝送するための信号線のみである。なお、図２にはエンコーダ及びエンコーダ−ＣＰＵ間のフィードバック信号用の信号線等は図示していないが、本実施形態においてはＣＰＵ１０３において速度フィードバック制御又は位相フィードバック制御の処理が可能な構成を備えている。
【００１７】
シリアルデータ受信部１０２は、１本のデータ信号線を備えたシリアルインターフェースを有し、ＣＰＵ１０３から送信されるシリアルデータを受信する。シリアルデータ受信部１０２は、後述するパリティチェック及びデータ信号ＤＴに含まれるアドレスのデコードを行った上で制御信号生成部１０１内の対応するレジスタ群３０１〜３０４、３１１〜３１５の其々にデータを書き込む。
【００１８】
制御信号生成部１０１は、レジスタ群３０１〜３０４、３１１〜３１５に書き込まれているデータに基づき、１つのモータにつき２種類のモータ制御信号であるＥｎａｂｌｅ信号（ＥＮ）及びＰｈａｓｅ信号（ＰＨ）を生成する。本実施形態では、制御信号生成部１０１は、４モータ分のＥｎａｂｌｅ信号ＥＮＡ〜ＥＮＤ及びＰｈａｓｅ信号ＰＨＡ〜ＰＨＤをＨブリッジ制御部１０５に出力する。
【００１９】
Ｈブリッジ制御部１０５は、Ｅｎａｂｌｅ信号ＥＮＡ〜ＥＮＤ及びＰｈａｓｅ信号ＰＨＡ〜ＰＨＤに基づき、Ｈブリッジ回路１０６〜１０９の其々のスイッチング素子を制御するＰＷＭ信号Ａ１〜Ａ４、Ｂ１〜Ｂ４、Ｃ１〜Ｃ４、Ｄ１〜Ｄ４を出力する。
【００２０】
Ｈブリッジ回路１０６〜１０９は、其々ＣＲモータ１３１、ＬＦモータ１３２、ＡＰＰモータ１３３、及びＦＢモータ１３４への通電方向を切り替えて、それらを駆動する通電制御部である。各Ｈブリッジ回路は、電源（電源電圧Ｖｃｃ）から各モータに供給される電流量と方向を４つのスイッチング素子で制御する。
【００２１】
ここで、図３を参照しながら、シリアルインターフェースプロトコルについて説明する。送信側であるＣＰＵ１０３は、まず、チップセレクト信号ＣＳをＨｉｇｈからＬｏｗに下げシリアルデータ受信部１０２をアクティブにする。次に、２０ＭＨｚのクロック信号ＣＬＫを２０パルス出力すると同時に、パルスに同期してデータ信号ＤＴをＭＳＢ（最上位ビット）からＬＳＢ（最下位ビット）まで１ビットずつ順番に出力する。これに対しシリアルデータ受信部１０２は、クロック信号ＣＬＫの立ち下がりエッジのタイミングでデータ信号ＤＴをラッチしてＭＳＢからＬＳＢまで２０ビットのデータを取り込む。さらにシリアルデータ受信部１０２は、受信したデータに対して後述するパリティチェックを行い、パリティチェックをパスした場合、データ信号ＤＴに含まれるアドレスをデコードし、指定されたレジストリにデータを書き込む。
【００２２】
次に、図４に制御信号生成部１０１のレジスタ群３０１〜３０４、３１１〜３１５の詳細を示す。
【００２３】
レジスタ３０１〜３０４は、其々ＣＲモータ１３１、ＬＦモータ１３２、ＡＰＰモータ１３３、ＦＢモータ１３４のＰＷＭ周期を決めるＰＷＭ周期設定レジスタである。このレジスタ３０１〜３０４のｂ０〜ｂ８の９ビットには、所望のＰＷＭ周期値が書き込まれる。ＰＷＭ周期値は、制御信号生成部１０１の基準クロック１２ＭＨｚに対する逓倍値とし、例えばＰＷＭ周期を４０μｓとする場合、ＰＷＭ周期値は４０×１２＝４８０とする。また、ｂ１４〜１９の６ビットには、各レジスタを識別するためのアドレスを示す固有値が書き込まれる。図４では、ｂ１４〜１９に「アドレス」とのみ表記している。なお、レジスタ３０１〜３０４用のデータ信号ＤＴでは、ｂ９〜１３の値は使用しない。
【００２４】
レジスタ３１１〜３１４は、其々ＣＲモータ１３１、ＬＦモータ１３２、ＡＰＰモータ１３３、ＦＢモータ１３４のＰＷＭデューティを決めるＰＷＭデューティ設定レジスタである。このレジスタ３１１〜３１４のｂ４〜ｂ１２の９ビットには、ＰＷＭ周期における所望のオン時間値が書き込まれる。オン時間値は、制御信号生成部１０１の基準クロック１２ＭＨｚに対する逓倍値とし、例えばオン時間を２０μｓとする場合、オン時間値は２０×１２＝２４０とする。また、ｂ１３には、通電可否を示す値が書き込まれ、ｂ１４〜１９にはアドレスが書き込まれる。
【００２５】
さらに、ｂ０〜ｂ３には、パリティチェック用データが書き込まれる。このパリティチェック用データは、ＣＰＵ１０３から転送されたシリアル信号が途中でデータ化けすることなく正常にシリアルデータ受信部１０２に届いたか否かを次の方法で検証するために用いられる。
【００２６】
図５（ａ）、（ｂ）に、パリティチェック用データの生成方法とそれを用いたデータチェック方法とを説明する図を示す。まず、ＣＰＵ１０３は、レジスタ３１１〜３１５のｂ４〜ｂ１９に書き込まれる１６ビットのデータに対して図５（ａ）に示す処理を行い、レジスタ３１１〜３１５のｂ０〜ｂ３に書き込まれる４ビットのパリティチェック用データ（パリティビット）を生成する。すなわち、ｂ１６とｂ１２とｂ８とｂ４との排他的論理和をｂ０とし、ｂ１７とｂ１３とｂ９とｂ５との排他的論理和をｂ１とする。同様に、ｂ１８とｂ１４とｂ１０とｂ６との排他的論理和をｂ２とし、ｂ１９とｂ１５とｂ１１とｂ７との排他的論理和をｂ３とする。ＣＰＵ１０３は、このようにしてチェック用データを生成し、シリアルデータ受信部１０２を介してレジスタ３１１〜３１５のｂ０〜ｂ１９に制御信号生成部１０１に転送する。
【００２７】
次に、制御信号生成部１０１は、受信した２０ビットのデータ信号ＤＴに対して図５（ｂ）に示す処理を行い、パリティチェックを行う。すなわち、ｂ１６とｂ１２とｂ８とｂ４とｂ０との排他的論理和をａ０とし、ｂ１７とｂ１３とｂ９とｂ５とｂ１との排他的論理和とａ１とする。同様に、ｂ１８とｂ１４とｂ１０とｂ６とｂ２との排他的論理和をａ２とし、ｂ１９とｂ１５とｂ１１とｂ７とｂ３との排他的論理和をａ３とする。更に、それら４つの演算結果ａ０〜ａ３に対して排他的論理和をとる。そしてその結果が０のときにはパリティチェックパスであり、転送されたｂ０〜ｂ１９のデータ信号ＤＴをアドレスにより指定されたレジスタに格納する。一方、ａ０〜ａ３の排他的論理和が１のときにはパリティチェックフェイルであり、転送されたｂ０〜ｂ１９のデータ信号ＤＴを破棄し、レジスタには格納しない。
【００２８】
なお、パリティチェックの目的は、ノイズ等によりシリアルインターフェース波形が歪み、データ信号ＤＴが正しく転送されなかったためにモータを誤動作させてしまうことの予防である。本実施形態においては、パリティチェックはモータ動作中に頻繁にアクセスが行われるＰＷＭデューティ設定レジスタ３１１〜３１４及び後述するレジスタ３１５用のデータ信号ＤＴに対してのみ行う。そのため、動作初期に一度だけ設定すればいいＰＷＭ周期設定レジスタ３０１〜３０４用のデータ信号ＤＴは、パリティチェック用データを含まず、パリティチェックの対象外としている。
【００２９】
レジスタ３１５は、一度のシリアル通信で複数モータを同時停止する複数モータ同時停止レジスタであり、エラー時等速やかに複数モータを止める必要が有る場合に用いる。上述したように、レジスタ３１５用のデータ信号ＤＴに対してもパリティチェックを行うため、ｂ０〜ｂ３にはパリティチェック用データが出力される。ｂ４〜７には、其々ＣＲモータ１３１、ＬＦモータ１３２、ＡＰＰモータ１３３、ＦＢモータ１３４の通電可否を示す値が出力される。また、ｂ１４〜１９にはアドレスが書き込まれる。なお、レジスタ３１５用のデータ信号ＤＴでは、ｂ８〜１３の値は使用しない。
【００３０】
次に、制御信号生成部１０１は、図１に示すように、上記レジスタ３０１〜３０４、３１１〜３１５に格納されたデータに基づき、Ｅｎａｂｌｅ信号ＥＮＡ〜ＥＮＤ及びＰｈａｓｅ信号ＰＨＡ〜ＰＨＤを生成し、Ｈブリッジ制御回路１０５に出力する。
【００３１】
ＥＮＡ〜ＥＮＤは、其々ＣＲモータ１３１、ＬＦモータ１３２、ＡＰＰモータ１３３、ＦＢモータ１３４の通電可否を制御するＥｎａｂｌｅ信号である。これらＥｎａｂｌｅ信号ＥＮＡ〜ＥＮＤは、其々レジスタ３１１〜３１４のｂ１３に格納された通電可否を示す値に基づき制御信号生成部１０１により生成される。Ｅｎａｂｌｅ信号ＥＮＡ〜ＥＮＤは、２値の出力電圧レベルのいずれかをとり、通電可のときＨｉｇｈ、通電否のときＬｏｗに制御される。Ｈブリッジ制御部１０５は、Ｅｎａｂｌｅ信号ＥＮの電圧レベルがＨｉｇｈである場合のみ、対応するＨブリッジ回路１０６〜１０９にＰＷＭ信号を出力する。
【００３２】
ＰＨＡ〜ＰＨＤは、其々ＣＲモータ１３１、ＬＦモータ１３２、ＡＰＰモータ１３３、ＦＢモータ１３４のＰＷＭデューティを制御するＰｈａｓｅ信号である。これらＰｈａｓｅ信号ＰＨＡ〜ＰＨＤは、其々レジスタ３０１〜３０４のｂ０〜ｂ８に格納されたＰＷＭ周期、及び３１１〜３１４のｂ４〜ｂ１２に格納されたＰＷＭデューティに基づき制御信号生成部１０１により生成される。なお、ここで言うＰＷＭデューティとは、前述のようにＰｈａｓｅ信号ＰＨＡ〜ＰＨＤのＰＷＭ周期に対するオン時間比率を言う。
【００３３】
次に、図６にＣＰＵ１０３がシリアルインターフェースを介してモータ制御信号のＰＷＭデューティを変更する様子を示す。ここでシリアルデータ信号Ｓｅｒｉａｌ  ＩＦは、図３のチップセレクト信号ＣＳ、クロック信号ＣＬＫ、及びデータ信号ＤＴの３つの信号を簡略化したものである。また、図６に示すシリアルデータ信号Ｓｅｒｉａｌ  ＩＦの縦太線のある位置は、上記３つの信号を送信するシリアル通信を一回行うことを示している。図６に示す例では、Ｓｅｒｉａｌ  ＩＦ＃１〜＃３と三回のシリアル通信を行っている。Ｓｅｒｉａｌ  ＩＦ＃１のシリアル通信では、ＣＲモータ１３１のＰｈａｓｅ信号ＰＨＡのＰＷＭデューティを６０％から４０％に変更している。同様に、Ｓｅｒｉａｌ  ＩＦ＃２ではＦＢモータ１３４のＰｈａｓｅ信号ＰＨＤのＰＷＭデューティを８０％から２０％に、＃３ではＬＦモータ１３３のＰｈａｓｅ信号ＰＨＢのＰＷＭデューティを２０％から５０％に変更している。
【００３４】
なお、Ｐｈａｓｅ信号ＰＨＢのＰＷＭデューティを５０％にすることは、モータの正転力と反転力を平衡させること、つまり、回転を停止させることに等しい。これに加え、回転状況に応じてＰｈａｓｅ信号ＰＨＢのＰＷＭデューティを例えば４９％や５１％として正反転力を微調整することで高精度停止制御や超低速制御を可能にする。
【００３５】
本発明において、従来のパラレル通信方式に比べて増える主な処理は、ＣＰＵ−モータ駆動回路間でのデータ信号ＤＴのシリアル転送処理、及びモータドライブ回路１１０における同データ信号ＤＴの受信処理がある。この受信処理には、シリアル−パラレル変換、パリティチェック、アドレスのデコード、レジスタへの書き込み等の処理が含まれる。
【００３６】
ＣＰＵ−モータ駆動回路間のシリアル転送処理にかかる時間は、例えば図３に示すようにクロック周波数が５ＭＨｚ、１パケットが２０ビットの場合、およそ４．２μｓである。一方、モータ駆動回路１１０による受信処理にかかる時間は、モータドライブ回路１１０内の高速クロックでラッチし、するだけなので、処理時間は１０ｎｓオーダーである。そのため、本発明において従来に比べて増加する処理時間は、ほぼシリアル転送処理にかかる時間である。なお、レジスタからデータを読み出してＥｎａｂｌｅ信号及びＰｈａｓｅ信号を生成するのにかかる時間も、シリアル転送処理の時間に比べると極めて小さく、実質ゼロと見なせる。
【００３７】
これに対し、各ＤＣモータの速度調整の周期（サーボ周期）は１ｍｓ程度である。そのため、例えば各モータのサーボ周期が１ｍｓの場合、この１ｍｓの間におよそ４．２μｓのシリアル転送処理が一度行われれば一周期毎の速度調整が可能である。すなわち、シリアルインターフェースのデータ伝送帯域が５Ｍｂ／ｓ、ＰＷＭデューティを設定するパケット長が２０ビット、ＤＣモータの速度調整周期が１ｍｓの場合、２００個以上のＤＣモータをＰＷＭ制御することができる。このことを考えると、本発明において増加する処理時間は、ＤＣモータの速度調整に与える影響は無視できる量である。なお、クロック周波数を上げてデータ伝送帯域を拡大することでさらにその影響を抑えることができる。
【００３８】
このように、制御信号生成部１０１をモータ駆動回路１１０内に実装し、ＣＰＵ−モータ駆動回路間のデータ転送にシリアル通信を用いることによる処理負荷の増加はゼロではないものの、その影響は無視できる程度である。そのため、ＣＰＵ−モータ駆動回路間を１本のデータ信号線を備えた１つのシリアルインターフェースで接続することで、複数のモータの駆動をＰＷＭ制御することができる。なお、ＣＰＵ−モータ駆動回路間のシリアルインターフェースの数は１つに限る必要は無い。
【実施形態２】
【００３９】
本発明の実施形態２は、図１に示すモータ駆動回路１１０の内、ＤＣモータを除いて抜き出して半導体集積回路化したモータ駆動回路７１０である。図７にその一例を示す。すなわち、シリアルデータ受信部７０２、制御信号生成部７０１、レジスタ８０１〜８０４、８１１〜８１５、Ｈブリッジ制御部７０５、Ｈブリッジ回路７０６〜７０９を備えたモータ駆動回路である。これらの構成要素の機能及び動作は、図１に記載したものと同様であるため、ここでは説明を省略する。
【００４０】
モータ駆動回路７１０は、シリアルインターフェースとしてチップセレクト端子ＣＳ、クロック端子ＣＬＫ、データ端子ＤＴと、４つのＤＣモータ出力端子Ａ／Ａ＊、Ｂ／Ｂ＊、Ｃ／Ｃ＊、Ｄ／Ｄ＊を少なくとも備える半導体集積回路である。なお、図７ではＨブリッジ回路７０６〜７０９の電源、ＧＮＤ等、付随的に発生する回路端子は省略している。
【００４１】
また、この半導体集積回路に、例えば実施形態１のインクジェットプリンタに必要なＤＣ電源を生成するための所謂バックコンバータ回路を加えて複合集積回路化することも可能である。
【００４２】
（その他の実施例）
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
【符号の説明】
【００４３】
１０１  制御信号生成部
１０２  シリアルデータ受信部
１０５：Ｈブリッジ制御部
１０６〜１０９：Ｈブリッジ回路
１１０：モータ駆動回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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