(57)【要約】【課題】電荷蓄積領域に接続されるプラグ、および、トランジスタのゲートに対するコンタクトが良好な撮像装置などを提供する。【解決手段】本開示の一態様に係る撮像装置１００は、半導体基板６０と、複数の画素１０と、を備え、複数の画素１０のそれぞれは、入射光を電荷に変換する光電変換部１２と、半導体基板６０中に位置し、光電変換部１２に電気的に接続された第１拡散領域６７ｎと、第１拡散領域６７ｎをソースおよびドレインの一方として含み、かつ、ゲート電極２６ｅを備えるリセットトランジスタ２６と、第１拡散領域６７ｎに直接接続され、光電変換部１２に電気的に接続され、半導体を含むコンタクトプラグｃｐ１と、を備え、半導体基板６０の表面からのコンタクトプラグｃｐ１の高さとゲート電極２６ｅの高さとは、互いに等しい。【選択図】図４
2020064912.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
複数の画素と、を備え、
前記複数の画素のそれぞれは、
入射光を電荷に変換する光電変換部と、
前記半導体基板中に位置し、前記光電変換部に電気的に接続された拡散領域と、
前記拡散領域をソースおよびドレインの一方として含み、かつ、ゲートを備える第１トランジスタと、
前記拡散領域に直接接続され、前記光電変換部に電気的に接続され、半導体を含むプラグと、
を備え、
前記半導体基板の表面からの前記プラグの高さと前記ゲートの高さとは、互いに等しい、
撮像装置。
【請求項２】
前記プラグと前記ゲートとは、互いに同一の組成を有する、
請求項１に記載の撮像装置。
【請求項３】
前記プラグは、
半導体を含む第１層と、
前記第１層上に位置し、半導体を含む第２層と、を有する、
請求項１または請求項２に記載の撮像装置。
【請求項４】
前記ゲートは、
半導体を含む第３層と、
前記第３層上に位置し、半導体を含む第４層と、を有する、
請求項３に記載の撮像装置。
【請求項５】
前記第１層と前記第３層との組成は、互いに同一であり、
前記第２層と前記第４層との組成は、互いに同一である、
請求項４に記載の撮像装置。
【請求項６】
前記第１層、前記第２層、前記第３層、および前記第４層の組成は、互いに同一である、
請求項４または請求項５に記載の撮像装置。
【請求項７】
前記第１層は、貫通孔を有し、
前記第２層は、前記貫通孔を介して前記拡散領域に直接接続されている、
請求項３から請求項６のいずれか一項に記載の撮像装置。
【請求項８】
拡散領域を有する半導体基板の上方に半導体膜を形成する第１工程と、
前記半導体膜の一部を除去することで、前記拡散領域に直接接続されたプラグと、前記拡散領域をソースおよびドレインの一方として含む第１トランジスタのゲートと、を形成する第２工程と、
前記拡散領域および前記プラグに電気的に接続され、入射光を電荷に変換する光電変換部を形成する第３工程と、を含み、
前記半導体基板の表面からの前記プラグの高さと前記ゲートの高さとは、互いに等しい、
撮像装置の製造方法。
【請求項９】
前記第１工程は、
前記半導体基板上に位置する絶縁膜上に、第１半導体膜を形成する第４工程と、
前記絶縁膜および前記第１半導体膜の、平面視において前記拡散領域に重なる第１領域に位置する部分を除去し、コンタクトホールを形成する第５工程と、
前記コンタクトホール中および前記第１半導体膜上に、第２半導体膜を形成する第６工程と、を含み、
前記第２工程では、前記第１半導体膜および前記第２半導体膜のうち、前記第１領域とは異なる第２領域に位置する部分を除去することで、前記プラグと前記ゲートとを形成する、
請求項８に記載の撮像装置の製造方法。
【請求項１０】
前記第５工程において、前記第１半導体膜の前記第１領域に位置する部分を、ドライエッチングにより除去し、前記絶縁膜の前記第１領域に位置する部分を、ウェットエッチングにより除去する、
請求項９に記載の撮像装置の製造方法。
【請求項１１】
前記第１工程は、さらに、前記第６工程の後に行われる、前記第１半導体膜および前記第２半導体膜に第１導電型の不純物を注入する第７工程を含む、
請求項９または請求項１０に記載の撮像装置の製造方法。
【請求項１２】
前記第１工程は、さらに、前記第４工程と前記第５工程との間に行われる、前記第１半導体膜に第１導電型の不純物を注入する第７工程を含む、
請求項９または請求項１０に記載の撮像装置の製造方法。
【請求項１３】
前記第１工程は、さらに、前記第６工程の後に行われる、前記第２半導体膜に前記第１導電型の不純物を注入する第８工程を含む、
請求項１２に記載の撮像装置の製造方法。
【請求項１４】
前記第１工程は、さらに、前記第７工程よりも後に行われる、前記半導体基板を加熱する第９工程を含む、
請求項１１から請求項１３のいずれか一項に記載の撮像装置の製造方法。
【請求項１５】
前記第１半導体膜および前記第２半導体膜はそれぞれ、ポリシリコン膜である、
請求項９から請求項１４のいずれか一項に記載の撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、撮像装置およびその製造方法に関する。
【背景技術】
【０００２】
デジタルカメラなどには、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）イメージセンサおよびＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサが広く用いられている。これらのイメージセンサは、半導体基板に形成されたフォトダイオードを有する。
【０００３】
他方、例えば、特許文献１に開示されているように、光電変換層を有する光電変換部を半導体基板の上方に配置した構造を有する撮像装置が提案されている。このような構造を有する撮像装置は、積層型の撮像装置と呼ばれることがある。積層型の撮像装置では、光電変換によって発生した電荷が、半導体基板に設けられた電荷蓄積領域（「ＦＤ：フローティングディフュージョン」と呼ばれる）に蓄積される。電荷蓄積領域に蓄積された電荷量に応じた信号が、半導体基板に形成されたトランジスタを含むＣＣＤ回路またはＣＭＯＳ回路を介して読み出される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１６４６０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体基板に設けられた電荷蓄積領域には、光電変換部に接続されるプラグが接続されている。当該プラグ、および、半導体基板に形成されたトランジスタのゲート電極のそれぞれと配線とのコンタクトが良くない場合、不要な抵抗が発生する場合がある。不要な抵抗の発生により、蓄積される、または読み出される信号電荷が減少し、撮像装置から得られる画像の画質が劣化する場合がある。
【０００６】
そこで、本開示は、電荷蓄積領域に接続されるプラグ、および、トランジスタのゲートに対する配線のコンタクトが良好な撮像装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本開示の限定的ではないある例示的な実施の形態によれば、以下が提供される。
【０００８】
本開示の一態様に係る撮像装置は、半導体基板と、複数の画素と、を備え、前記複数の画素のそれぞれは、入射光を電荷に変換する光電変換部と、前記半導体基板中に位置し、前記光電変換部に電気的に接続された拡散領域と、前記拡散領域をソースおよびドレインの一方として含み、かつ、ゲートを備える第１トランジスタと、前記拡散領域に直接接続され、前記光電変換部に電気的に接続され、半導体を含むプラグと、を備え、前記半導体基板の表面からの前記プラグの高さと前記ゲートの高さとは、互いに等しい。
【０００９】
また、本開示の一態様に係る撮像装置の製造方法は、拡散領域を有する半導体基板の上方に半導体膜を形成する第１工程と、前記半導体膜の一部を除去することで、前記拡散領域に直接接続されたプラグと、前記拡散領域をソースおよびドレインの一方として含む第１トランジスタのゲートと、を形成する第２工程と、前記拡散領域および前記プラグに電気的に接続され、入射光を電荷に変換する光電変換部を形成する第３工程と、を含み、前記半導体基板の表面からの前記プラグの高さと前記ゲートの高さとは、互いに等しい。
【００１０】
また、包括的または具体的な態様は、素子、デバイス、モジュール、システムまたは方法で実現されてもよい。また、包括的または具体的な態様は、素子、デバイス、モジュール、システムおよび方法の任意の組み合わせによって実現されてもよい。
【００１１】
また、開示された実施の形態の追加的な効果および利点は、明細書および図面から明らかになる。効果および／または利点は、明細書および図面に開示の様々な実施の形態または特徴によって個々に提供され、これらの１つ以上を得るために全てを必要とはしない。
【発明の効果】
【００１２】
本開示によれば、電荷蓄積領域に接続されるプラグ、および、トランジスタのゲートに対する配線のコンタクトが良好な撮像装置およびその製造方法を提供できる。
【図面の簡単な説明】
【００１３】
【図１】図１は、実施の形態に係る撮像装置の構成を示す図である。
【図２】図２は、実施の形態に係る撮像装置の回路構成を示す図である。
【図３】図３は、実施の形態に係る撮像装置の画素内のレイアウトを示す平面図である。
【図４】図４は、実施の形態に係る撮像装置の画素のデバイス構造を示す概略断面図である。
【図５】図５は、実施の形態に係る撮像装置のコンタクトプラグおよびゲート電極の近傍を拡大して示す断面図である。
【図６】図６は、実施の形態に係る撮像装置の製造方法を示すフローチャートである。
【図７Ａ】図７Ａは、実施の形態に係る撮像装置の製造方法において、半導体膜を形成する第１工程の一例を示すフローチャートである。
【図７Ｂ】図７Ｂは、実施の形態に係る撮像装置の製造方法において、半導体膜を形成する第１工程の別の一例を示すフローチャートである。
【図８Ａ】図８Ａは、実施の形態に係る撮像装置の製造方法における、第１半導体膜の形成工程を説明するための断面図である。
【図８Ｂ】図８Ｂは、実施の形態に係る撮像装置の製造方法における、第１半導体膜の除去工程を説明するための断面図である。
【図８Ｃ】図８Ｃは、実施の形態に係る撮像装置の製造方法における、コンタクトホールの形成工程を説明するための断面図である。
【図８Ｄ】図８Ｄは、実施の形態に係る撮像装置の製造方法における、第２半導体膜の形成工程を説明するための断面図である。
【図８Ｅ】図８Ｅは、実施の形態に係る撮像装置の製造方法における、半導体膜の除去工程を説明するための断面図である。
【図８Ｆ】図８Ｆは、実施の形態に係る撮像装置の製造方法における、サイドウォールおよび絶縁膜の形成工程を説明するための断面図である。
【図８Ｇ】図８Ｇは、実施の形態に係る撮像装置の製造方法における、層間絶縁層およびプラグの形成工程を説明するための断面図である。
【発明を実施するための形態】
【００１４】
（本開示の概要）
本開示の一態様の概要は以下のとおりである。
【００１５】
本開示の一態様に係る撮像装置は、半導体基板と、複数の画素と、を備え、前記複数の画素のそれぞれは、入射光を電荷に変換する光電変換部と、前記半導体基板中に位置し、前記光電変換部に電気的に接続された拡散領域と、前記拡散領域をソースおよびドレインの一方として含み、かつ、ゲートを備える第１トランジスタと、前記拡散領域に直接接続され、前記光電変換部に電気的に接続され、半導体を含むプラグと、を備え、前記半導体基板の表面からの前記プラグの高さと前記ゲートの高さとは、互いに等しい。
【００１６】
これにより、電荷蓄積領域に接続されるプラグの高さとトランジスタのゲートの高さとが互いに等しいので、画素内での配線を接続する箇所の凹凸が少なくなる。配線を接続する箇所の凹凸が少なくなることで、プラグおよびゲートを形成した後に行われる、配線構造および絶縁層のパターニングの工程を精度良く行うことができる。したがって、プラグおよびゲートに対して、信頼性の高い配線構造を接続させることができる。このように、本態様によれば、電荷蓄積領域に接続されるプラグ、および、トランジスタのゲートに対するコンタクトが良好な撮像装置を実現することができる。
【００１７】
また、例えば、前記プラグと前記ゲートとは、互いに同一の組成を有してもよい。
【００１８】
これにより、プラグとゲートとの各々に対して、同じ材料からなる配線構造を接続した場合に、互いに同じコンタクト特性を実現することができる。つまり、プラグおよびゲートの各々に対して良好なコンタクトを容易に実現することができる。
【００１９】
また、例えば、前記プラグは、半導体を含む第１層と、前記第１層上に位置し、半導体を含む第２層と、を有してもよい。
【００２０】
また、例えば、前記ゲートは、半導体を含む第３層と、前記第３層上に位置し、半導体を含む第４層と、を有してもよい。
【００２１】
また、例えば、前記第１層と前記第３層との組成は、互いに同一であり、前記第２層と前記第４層との組成は、互いに同一であってもよい。
【００２２】
これにより、プラグとゲートとの各々に対して、同じ材料からなる配線構造を接続した場合に、互いに同じコンタクト特性を実現することができる。つまり、プラグおよびゲートの各々に対して良好なコンタクトを容易に実現することができる。
【００２３】
また、例えば、前記第１層、前記第２層、前記第３層、および前記第４層の組成は、互いに同一であってもよい。
【００２４】
これにより、プラグとゲートとの各々に対して、同じ材料からなる配線構造を接続した場合に、互いに同じコンタクト特性を実現することができる。つまり、プラグおよびゲートの各々に対して良好なコンタクトを容易に実現することができる。
【００２５】
また、例えば、前記第１層は、貫通孔を有し、前記第２層は、前記貫通孔を介して前記拡散領域に直接接続されていてもよい。
【００２６】
これにより、上層側に位置する第２半導体層が拡散領域に接続されるので、第２半導体層の導電性を高めることで、プラグへのコンタクトと拡散領域へのコンタクトとを同時に良好にすることができる。
【００２７】
また、本開示の一態様に係る撮像装置の製造方法は、拡散領域を有する半導体基板の上方に半導体膜を形成する第１工程と、前記半導体膜の一部を除去することで、前記拡散領域に直接接続されたプラグと、前記拡散領域をソースおよびドレインの一方として含む第１トランジスタのゲートと、を形成する第２工程と、前記拡散領域および前記プラグに電気的に接続され、入射光を電荷に変換する光電変換部を形成する第３工程と、を含み、前記半導体基板の表面からの前記プラグの高さと前記ゲートの高さとは、互いに等しい。
【００２８】
これにより、電荷蓄積領域に接続されるプラグの高さとトランジスタのゲートの高さとが互いに等しいので、画素内での凹凸が少なくなる。このため、凹凸が少なくなることで、これらのプラグおよびゲートを形成した後に行われる、配線構造および絶縁層のパターニングの工程を精度良く行うことができる。したがって、プラグおよびゲートに対して、信頼性の高い配線構造を接続させることができる。このように、本態様によれば、電荷蓄積領域に接続されるプラグ、および、トランジスタのゲートに対するコンタクトが良好な撮像装置を製造することができる。
【００２９】
また、例えば、前記第１工程は、前記半導体基板上に位置する絶縁膜上に、第１半導体膜を形成する第４工程と、前記絶縁膜および前記第１半導体膜の、平面視において前記拡散領域に重なる第１領域に位置する部分を除去し、コンタクトホールを形成する第５工程と、前記コンタクトホール中および前記第１半導体膜上に、第２半導体膜を形成する第６工程と、を含み、前記第２工程では、前記第１半導体膜および前記第２半導体膜のうち、前記第１領域とは異なる第２領域に位置する部分を除去することで、前記プラグと前記ゲートとを形成してもよい。
【００３０】
これにより、半導体膜を２段階で形成することで、拡散領域へのコンタクトホールを形成する際に除去すべき第１半導体膜の膜厚を小さくすることができる。このため、エッチングの制御性を高めることができるので、半導体基板へのダメージを低減することができる。
【００３１】
また、例えば、前記第５工程において、前記第１半導体膜の前記第１領域に位置する部分を、ドライエッチングにより除去し、前記絶縁膜の前記第１領域に位置する部分を、ウェットエッチングにより除去してもよい。
【００３２】
これにより、絶縁膜をウェットエッチングで除去することにより、拡散領域に対するダメージを少なくすることができる。したがって、拡散領域へのリーク電流、または、拡散領域からのリーク電流を抑制することができる。
【００３３】
また、例えば、前記第１工程は、さらに、前記第６工程の後に行われる、前記第１半導体膜および前記第２半導体膜に第１導電型の不純物を注入する第７工程を含んでもよい。
【００３４】
これにより、第１導電膜の導電性を高めることができるので、コンタクト抵抗を低減することができる。
【００３５】
また、例えば、前記第１工程は、さらに、前記第４工程と前記第５工程との間に行われる、前記第１半導体膜に第１導電型の不純物を注入する第７工程を含んでもよい。
【００３６】
これにより、第１半導体膜の導電性を高めることができるので、コンタクト抵抗を低減することができる。
【００３７】
また、例えば、前記第１工程は、さらに、前記第６工程の後に行われる、前記第２半導体膜に前記第１導電型の不純物を注入する第８工程を含んでもよい。
【００３８】
これにより、第２半導体膜の導電性を高めることができるので、コンタクト抵抗を低減することができる。
【００３９】
また、例えば、前記第１工程は、さらに、前記第７工程よりも後に行われる、前記半導体基板を加熱する第９工程を含んでもよい。
【００４０】
これにより、第１半導体膜および／または第２半導体膜に注入された不純物を膜内に拡散させることができるので、第１半導体膜および第２半導体膜の導電性を高めることができる。
【００４１】
また、例えば、前記第１半導体膜および前記第２半導体膜はそれぞれ、ポリシリコン膜であってもよい。
【００４２】
これにより、金属導電膜を用いる場合に比べて、拡散領域または絶縁膜などへの金属の拡散を抑制することができるので、リーク電流の発生を抑制することができる。
【００４３】
以下、図面を参照しながら、本開示の実施の形態を詳細に説明する。なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示す。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。各図において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、重複する説明を省略または簡略化することがある。
【００４４】
また、図面に示す各種の要素は、本開示の理解のために模式的に示したにすぎず、寸法比および外観などは実物と異なり得る。つまり、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。
【００４５】
また、本明細書において、平行または一致などの要素間の関係性を示す用語、および、円形または矩形などの要素の形状を示す用語、並びに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する表現である。
【００４６】
また、本明細書において、「上方」および「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）および下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。具体的には、撮像装置の受光側を「上方」とし、受光側と反対側を「下方」とする。各部材の「上面」、「下面」についても同様に、撮像装置の受光側に対向する面を「上面」とし、受光側と反対側に対向する面を「下面」とする。なお、「上方」、「下方」、「上面」および「下面」などの用語は、あくまでも部材間の相互の配置を指定するために用いており、撮像装置の使用時における姿勢を限定する意図ではない。また、「上方」および「下方」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。また、本明細書において、「平面視」とは、半導体基板に垂直な方向から見たときのことを言う。
【００４７】
（実施の形態）
図１は、本実施の形態に係る撮像装置の構成を示す図である。図１に示すように、本実施の形態に係る撮像装置１００は、半導体基板６０に形成された複数の画素１０および周辺回路４０を有する。各画素１０は、半導体基板６０の上方に配置された光電変換部１２を含む。つまり、本開示に係る撮像装置の一例として、積層型の撮像装置１００について説明する。
【００４８】
図１に示す例では、画素１０が、ｍ行ｎ列のマトリクス状に配置されている。ここで、ｍおよびｎはそれぞれ、２以上の整数である。画素１０は、半導体基板６０に例えば２次元に配列されることにより、撮像領域Ｒ１を形成する。上述したように、各画素１０は、半導体基板６０の上方に配置された光電変換部１２を含んでいる。そのため、撮像領域Ｒ１は、半導体基板６０のうち、光電変換部１２によって覆われている領域として規定される。なお、図１では、各画素１０の光電変換部１２は、説明を容易にする観点から、空間的に互いに分離されて示されているが、複数の画素１０の光電変換部１２は、互いに間隔をあけずに半導体基板６０上に配置され得る。
【００４９】
画素１０の数および配置は、図示する例に限定されない。例えば、撮像装置１００に含まれる画素１０の数は、１つであってもよい。この例では、各画素１０の中心が正方格子の格子点上に位置しているが、画素１０の配置はそのようになっていなくてもよい。例えば、各中心が、三角格子、六角格子などの格子点上に位置するように複数の画素１０を配置してもよい。また、例えば、画素１０を１次元に配列すれば、撮像装置１００をラインセンサとして利用し得る。
【００５０】
図１に例示する構成では、周辺回路４０は、垂直走査回路（「行走査回路」とも呼ばれる）４６および水平信号読み出し回路（「列走査回路」とも呼ばれる）４８を含んでいる。垂直走査回路４６は、複数の画素１０の各行に対応して設けられたアドレス信号線３４との接続を有する。水平信号読み出し回路４８は、複数の画素１０の各列に対応して設けられた垂直信号線３５との接続を有する。図１において模式的に示すように、これらの回路は、撮像領域Ｒ１の外側の周辺領域Ｒ２に配置される。周辺回路４０は、信号処理回路、出力回路、制御回路、および、各画素１０に所定の電圧を供給する電源などをさらに含んでいてもよい。周辺回路４０の一部は、画素１０の形成された半導体基板６０とは異なる他の基板上に配置されていてもよい。
【００５１】
図２は、本実施の形態に係る撮像装置１００の回路構成を示す図である。図２では、図面が複雑となることを避けるために、図１に示す複数の画素１０のうち、２行２列に配列された４つの画素１０を示している。
【００５２】
各画素１０の光電変換部１２は、光の入射を受けて正および負の電荷、典型的には正孔−電子対を発生させる。各画素１０の光電変換部１２は、蓄積制御線３９との接続を有しており、撮像装置１００の動作時、蓄積制御線３９には所定の電圧が印加される。所定の電圧を蓄積制御線３９に印加することにより、光電変換によって生成された正および負の電荷のうち、一方の電荷を選択的に電荷蓄積領域に蓄積することができる。以下では、光電変換によって生成された正および負の電荷のうち、正の電荷を信号電荷として利用する場合を例示する。
【００５３】
各画素１０は、光電変換部１２に電気的に接続された信号検出回路１４を含む。図２に例示する構成において、信号検出回路１４は、増幅トランジスタ２２（「読み出しトランジスタ」とも呼ばれる）およびリセットトランジスタ２６を含む。この例では、信号検出回路１４は、さらに、アドレストランジスタ（「行選択トランジスタ」とも呼ばれる）２４を含んでいる。後に図面を参照して詳しく説明するように、信号検出回路１４の増幅トランジスタ２２、リセットトランジスタ２６およびアドレストランジスタ２４は、典型的には、光電変換部１２を支持する半導体基板６０に形成された電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）である。以下では、特に断りの無い限り、トランジスタとしてＮチャネルＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いる例を説明する。なお、ＦＥＴの２つの拡散層のうちどちらがソースおよびドレインに該当するかは、ＦＥＴの極性およびその時点での電位の高低によって決定される。そのため、どちらがソースおよびドレインであるかはＦＥＴの作動状態によって変動しうる。
【００５４】
図２において模式的に示すように、増幅トランジスタ２２のゲートは、光電変換部１２に電気的に接続されている。光電変換部１２によって生成された信号電荷は、光電変換部１２と増幅トランジスタ２２との間の電荷蓄積ノード（「フローティングディフュージョンノード」とも呼ばれる）ＮＤと接続された電荷蓄積領域に蓄積される。なお、電荷蓄積ノードＮＤとは、電荷蓄積領域と増幅トランジスタ２２のゲートと光電変換部１２の下部電極とを電気的に接続している配線、および電荷蓄積領域に相当する。
【００５５】
増幅トランジスタ２２のドレインは、撮像装置１００の動作時に各画素１０に所定の電源電圧ＶＤＤを供給する電源配線３２に接続されている。電源配線３２に接続された電源（図示せず）は、ソースフォロア電源とも呼ばれる。電源電圧ＶＤＤは、例えば３．３Ｖ程度であるが、これに限らない。増幅トランジスタ２２は、光電変換部１２によって生成された信号電荷の量に応じた信号電圧を出力する。増幅トランジスタ２２のソースは、アドレストランジスタ２４のドレインに接続されている。
【００５６】
アドレストランジスタ２４のソースには、垂直信号線３５が接続されている。図１および図２に示すように、垂直信号線３５は、複数の画素１０の列ごとに設けられており、垂直信号線３５の各々には、負荷回路４２およびカラム信号処理回路（「行信号蓄積回路」とも呼ばれる）４４が接続されている。負荷回路４２は、増幅トランジスタ２２とともにソースフォロア回路を形成する。
【００５７】
アドレストランジスタ２４のゲートには、アドレス信号線３４が接続されている。アドレス信号線３４は、複数の画素１０の行ごとに設けられる。アドレス信号線３４は、垂直走査回路４６に接続されており、垂直走査回路４６は、アドレストランジスタ２４のオンおよびオフを制御する行選択信号をアドレス信号線３４に印加する。これにより、読み出し対象の行が垂直方向（「列方向」とも呼ばれる）に走査され、読み出し対象の行が選択される。垂直走査回路４６は、アドレス信号線３４を介してアドレストランジスタ２４のオンおよびオフを制御することにより、選択した画素１０の増幅トランジスタ２２の出力を、対応する垂直信号線３５に読み出すことができる。アドレストランジスタ２４の配置は、図２に示す例に限定されず、増幅トランジスタ２２のドレインと電源配線３２との間であってもよい。
【００５８】
アドレストランジスタ２４を介して垂直信号線３５に出力された、画素１０からの信号電圧は、垂直信号線３５に対応して複数の画素１０の列ごとに設けられた複数のカラム信号処理回路４４のうち、対応するカラム信号処理回路４４に入力される。カラム信号処理回路４４および負荷回路４２は、上述の周辺回路４０の一部であり得る。
【００５９】
カラム信号処理回路４４は、相関２重サンプリングに代表される雑音抑圧信号処理およびアナログ−デジタル変換（「ＡＤ変換」とも呼ばれる）などを行う。カラム信号処理回路４４は、水平信号読み出し回路４８に接続されている。水平信号読み出し回路４８は、複数のカラム信号処理回路４４から水平共通信号線４９に信号を順次読み出す。
【００６０】
図２に例示する構成において、信号検出回路１４は、ドレインが電荷蓄積ノードＮＤに接続されたリセットトランジスタ２６を含む。リセットトランジスタ２６のゲートには、垂直走査回路４６との接続を有するリセット信号線３６が接続される。リセット信号線３６は、アドレス信号線３４と同様に複数の画素１０の行ごとに設けられる。垂直走査回路４６は、アドレス信号線３４に行選択信号を印加することにより、リセットの対象となる画素１０を行単位で選択することができる。また、垂直走査回路４６は、リセットトランジスタ２６のオンおよびオフを制御するリセット信号を、リセット信号線３６を介してリセットトランジスタ２６のゲートに印加することにより、選択された行のリセットトランジスタ２６をオンとすることができる。リセットトランジスタ２６がオンとされることにより、電荷蓄積ノードＮＤの電位がリセットされる。
【００６１】
この例では、リセットトランジスタ２６のソースが、複数の画素１０の列ごとに設けられたフィードバック線５３のうちの１つに接続されている。すなわち、この例では、光電変換部１２の電荷を初期化するリセット電圧として、フィードバック線５３の電圧が電荷蓄積ノードＮＤに供給される。ここでは、上述のフィードバック線５３は、複数の画素１０の列ごとに設けられた反転増幅器５０のうちの対応する１つにおける出力端子に接続されている。反転増幅器５０は、上述の周辺回路４０の一部であり得る。
【００６２】
複数の画素１０の列のうちの１つに注目する。図２に示すように、反転増幅器５０の反転入力端子は、その列の垂直信号線３５に接続されている。また、反転増幅器５０の出力端子と、その列に属する１以上の画素１０とが、フィードバック線５３を介して接続されている。撮像装置１００の動作時、反転増幅器５０の非反転入力端子には、所定の電圧Ｖｒｅｆが供給される。その列に属する１以上の画素１０のうちの１つを選択し、アドレストランジスタ２４およびリセットトランジスタ２６をオンとすることにより、その画素１０の出力を負帰還させる帰還経路を形成することができる。帰還経路の形成により、垂直信号線３５の電圧が、反転増幅器５０の非反転入力端子への入力電圧Ｖｒｅｆに収束する。換言すれば、帰還経路の形成により、電荷蓄積ノードＮＤの電圧が、垂直信号線３５の電圧がＶｒｅｆとなるような電圧にリセットされる。電圧Ｖｒｅｆとしては、電源電圧および接地電圧の範囲内の任意の大きさの電圧を用い得る。例えば、電圧Ｖｒｅｆは、０Ｖ以上３．３Ｖ以下の範囲である。一例として、電圧Ｖｒｅｆは、１Ｖまたは１Ｖ近傍の正電圧である。反転増幅器５０をフィードバックアンプと呼んでもよい。このように、撮像装置１００は、反転増幅器５０を帰還経路の一部に含むフィードバック回路１６を有する。
【００６３】
よく知られているように、トランジスタのオンまたはオフに伴い、ｋＴＣノイズと呼ばれる熱ノイズが発生する。リセットトランジスタ２６のオンまたはオフに伴って発生するノイズは、リセットノイズと呼ばれる。電荷蓄積領域の電位のリセット後、リセットトランジスタ２６をオフとすることによって発生したリセットノイズは、信号電荷の蓄積前の電荷蓄積領域に残留してしまう。しかしながら、リセットトランジスタ２６のオフに伴って発生するリセットノイズは、フィードバック回路１６を利用することによって低減することが可能である。フィードバック回路１６を利用したリセットノイズの抑制の詳細は、特許文献１において説明されている。参考のために、特許文献１の開示内容の全てを本明細書に援用する。
【００６４】
図２に例示する構成では、帰還経路の形成により、熱ノイズの交流成分がリセットトランジスタ２６のソースにフィードバックされる。図２に例示する構成では、リセットトランジスタ２６のオフの直前まで帰還経路が形成されるので、リセットトランジスタ２６のオフに伴って発生するリセットノイズを低減することが可能である。
【００６５】
図３は、本実施の形態に係る撮像装置１００の画素１０内のレイアウトを示す平面図である。図３は、図４に示す画素１０を、半導体基板６０に垂直な方向から見たときの、半導体基板６０に形成された各素子の配置を模式的に示している。具体的には、図３は、画素１０に含まれる増幅トランジスタ２２、アドレストランジスタ２４およびリセットトランジスタ２６の配置を示している。ここでは、増幅トランジスタ２２およびアドレストランジスタ２４は、紙面における上下方向に沿って直線状に配置されている。
【００６６】
図４は、本実施の形態に係る撮像装置１００の画素１０のデバイス構造を示す概略断面図である。図４は、図３中のＩＶ−ＩＶ線に沿って画素１０を切断し、矢印方向に展開した場合の断面図である。
【００６７】
なお、図３および図４において、ｎ型不純物領域である第１拡散領域６７ｎは、リセットトランジスタ２６のドレイン領域であり、電荷蓄積領域（ＦＤ）である。第１拡散領域６７ｎは、半導体基板６０中に位置し、光電変換部１２に電気的に接続された拡散領域の一例である。
【００６８】
図３および図４に示すように、本実施の形態に係る撮像装置１００における画素１０は、第１導電型の不純物を含み、光電変換部１２によって変換された信号電荷を蓄積する第１拡散領域６７ｎをソースおよびドレインの一方とし、第１導電型の不純物を含む第２拡散領域６８ａｎをソースおよびドレインの他方として含むリセットトランジスタ２６を備える。リセットトランジスタ２６は、第１拡散領域をソースおよびドレインの一方として含み、第１ゲートを備える第１トランジスタの一例である。
【００６９】
本実施の形態では、第１導電型は、ｎ型である。つまり、第１拡散領域６７ｎおよび第２拡散領域６８ａｎは、ｎ型不純物領域である。第１拡散領域６７ｎおよび第２拡散領域６８ａｎはそれぞれ、半導体基板６０中の異なる位置に設けられている。
【００７０】
さらに、画素１０は、増幅トランジスタ２２およびアドレストランジスタ２４を備える。増幅トランジスタ２２およびアドレストランジスタ２４は、第２拡散領域をソースおよびドレインの一方として含み、第２ゲートを備える第２トランジスタの一例である。増幅トランジスタ２２は、ｎ型不純物を含む第２拡散領域６８ｂｎをソースおよびドレインの一方として含み、ｎ型不純物を含む第３拡散領域６８ｃｎをソースおよびドレインの他方として含む。アドレストランジスタ２４は、ｎ型不純物を含む第２拡散領域６８ｄｎをソースおよびドレインの一方として含み、ｎ型不純物を含む第３拡散領域６８ｃｎをソースおよびドレインの他方として含む。第２拡散領域６８ｂｎおよび６８ｄｎ、ならびに、第３拡散領域６８ｃｎはそれぞれ、半導体基板６０中の異なる位置に設けられたｎ型不純物領域の一例である。
【００７１】
また、本実施の形態に係る撮像装置１００では、半導体基板６０は第２導電型の不純物を含む。第２導電型は、第１導電型とは異なる導電型であり、本実施の形態ではｐ型である。図４に模式的に示すように、画素１０は、概略的には、半導体基板６０の一部と、半導体基板６０の上方に配置された光電変換部１２と、配線構造８０とを含む。配線構造８０は、光電変換部１２と半導体基板６０との間に形成された層間絶縁層９０内に配置され、半導体基板６０に形成された増幅トランジスタ２２と光電変換部１２とを電気的に接続する構造を含む。ここでは、層間絶縁層９０は、絶縁層９０ａ、絶縁層９０ｂ、絶縁層９０ｃおよび絶縁層９０ｄ（以下、絶縁層９０ａ〜９０ｄと省略する場合がある）の４層の絶縁層を含む積層構造を有する。配線構造８０は、配線層８０ａ、配線層８０ｂ、配線層８０ｃおよび配線層８０ｄ（以下、配線層８０ａ〜８０ｄと省略する場合がある）の４層の配線層と、これらの配線層間に配置されたプラグｐａ１、プラグｐａ２、プラグｐａ３、プラグｐａ４、プラグｐａ５、プラグｐａ６、プラグｐａ７（以下、プラグｐａ１〜ｐａ７などと省略する場合がある）、プラグｐｂ、プラグｐｃおよびプラグｐｄを有する。
【００７２】
また、配線層８０ａは、配線構造８０に含まれる複数の配線層のうち半導体基板６０に最も近い層である。具体的には、配線層８０ａは、コンタクトプラグｃｐ１、コンタクトプラグｃｐ２、コンタクトプラグｃｐ３およびコンタクトプラグｃｐ４（以下、コンタクトプラグｃｐ１〜ｃｐ４と省略する場合がある）、ならびに、ゲート電極２２ｅ、ゲート電極２４ｅおよびゲート電極２６ｅを含む。なお、言うまでもないが、層間絶縁層９０中の絶縁層の数および配線構造８０中の配線層の数は、この例に限定されず、任意に設定可能である。
【００７３】
光電変換部１２は、層間絶縁層９０上に配置される。光電変換部１２は、層間絶縁層９０上に形成された画素電極１２ａ、画素電極１２ａに対向する透明電極１２ｃ、および、画素電極１２ａと透明電極１２ｃとの間に配置された光電変換層１２ｂを含む。光電変換部１２の光電変換層１２ｂは、有機材料またはアモルファスシリコンなどの無機材料から形成され、透明電極１２ｃを介して入射した光を受けて、光電変換により正および負の電荷を生成する。光電変換層１２ｂは、典型的には、複数の画素１０にわたって連続的に形成される。光電変換層１２ｂは、平面視において、半導体基板６０の撮像領域Ｒ１の大部分を覆う一枚の平板状に形成されている。つまり、光電変換層１２ｂは、複数の画素１０によって共用されている。言い換えると、画素１０ごとに設けられた光電変換部１２は、光電変換層１２ｂの、画素１０ごとに異なる部位を備える。また、光電変換層１２ｂは、有機材料から構成される層と無機材料から構成される層とを含んでいてもよい。光電変換層１２ｂは、画素１０ごとに分離して設けられていてもよい。
【００７４】
透明電極１２ｃは、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）などの透明な導電性材料から形成され、光電変換層１２ｂの受光面側に配置される。透明電極１２ｃは、典型的には、光電変換層１２ｂと同様に、複数の画素１０にわたって連続的に形成される。つまり、透明電極１２ｃは、複数の画素１０によって共用されている。言い換えると、画素１０ごとに設けられた光電変換部１２は、透明電極１２ｃの、画素１０ごとに異なる部位を備える。透明電極１２ｃは、画素１０ごとに分離して設けられていてもよい。
【００７５】
図４において図示が省略されているが、透明電極１２ｃは、上述の蓄積制御線３９との接続を有する。撮像装置１００の動作時、蓄積制御線３９の電位を制御して透明電極１２ｃの電位と画素電極１２ａの電位とを異ならせることにより、光電変換で生成された信号電荷を画素電極１２ａによって収集することができる。例えば、透明電極１２ｃの電位が画素電極１２ａの電位よりも高くなるように、蓄積制御線３９の電位を制御する。具体的には、例えば１０Ｖ程度の正電圧を蓄積制御線３９に印加する。このことにより、光電変換層１２ｂで発生した正孔−電子対のうち、正孔を画素電極１２ａによって信号電荷として収集することができる。画素電極１２ａで収集された信号電荷は、配線構造８０を介して第１拡散領域６７ｎに蓄積される。
【００７６】
画素電極１２ａは、アルミニウム、銅などの金属、金属窒化物、または、不純物がドープされることにより導電性が付与されたポリシリコンなどから形成される電極である。画素電極１２ａは、隣接する他の画素１０の画素電極１２ａから空間的に分離されることにより、他の画素１０の画素電極１２ａから電気的に分離されている。
【００７７】
半導体基板６０は、図４に示すように、支持基板６１と、支持基板６１上に形成された１以上の半導体層とを含む。ここでは、支持基板６１として、ｐ型シリコン（Ｓｉ）基板を例示する。この例では、半導体基板６０は、支持基板６１上のｐ型半導体層６１ｐ、ｐ型半導体層６１ｐ上のｎ型半導体層６２ｎ、ｎ型半導体層６２ｎ上のｐ型半導体層６３ｐおよびｐ型半導体層６３ｐ上のｐ型半導体層６５ｐを有する。ｐ型半導体層６３ｐは、支持基板６１の全面にわたって形成される。ｐ型半導体層６５ｐは、ｐ型半導体層６５ｐよりも不純物の濃度が低いｐ型不純物領域６６ｐと、ｐ型不純物領域６６ｐ中に形成された第１拡散領域６７ｎと、第２拡散領域６８ａｎ、第２拡散領域６８ｂｎおよび第２拡散領域６８ｄｎと、第３拡散領域６８ｃｎと、素子分離領域６９とを有する。
【００７８】
ｐ型半導体層６１ｐ、ｎ型半導体層６２ｎ、ｐ型半導体層６３ｐおよびｐ型半導体層６５ｐの各々は、典型的には、エピタキシャル成長で形成した半導体層への不純物のイオン注入によって形成される。ｐ型半導体層６３ｐおよびｐ型半導体層６５ｐにおける不純物濃度は、互いに同程度であり、かつ、ｐ型半導体層６１ｐの不純物濃度よりも高い。ｐ型半導体層６１ｐとｐ型半導体層６３ｐとの間に配置されたｎ型半導体層６２ｎは、信号電荷を蓄積する電荷蓄積領域である第１拡散領域６７ｎへの、支持基板６１または周辺回路４０からの少数キャリアの流入を抑制する。撮像装置１００の動作時、ｎ型半導体層６２ｎの電位は、図１に示す撮像領域Ｒ１の外側に設けられるウェルコンタクト（不図示）を介して制御される。
【００７９】
また、この例では、半導体基板６０は、ｐ型半導体層６１ｐおよびｎ型半導体層６２ｎを貫通するようにしてｐ型半導体層６３ｐおよび支持基板６１の間に設けられたｐ型領域６４を有する。ｐ型領域６４は、ｐ型半導体層６３ｐおよびｐ型半導体層６５ｐと比較して高い不純物濃度を有し、ｐ型半導体層６３ｐと支持基板６１とを電気的に接続する。撮像装置１００の動作時、ｐ型半導体層６３ｐおよび支持基板６１の電位は、撮像領域Ｒ１の外側に設けられる基板コンタクト（不図示）を介して制御される。ｐ型半導体層６３ｐに接するようにｐ型半導体層６５ｐを配置することにより、撮像装置１００の動作時に、ｐ型半導体層６５ｐの電位を、ｐ型半導体層６３ｐを介して制御することが可能である。
【００８０】
半導体基板６０には、増幅トランジスタ２２、アドレストランジスタ２４およびリセットトランジスタ２６が形成される。リセットトランジスタ２６は、第１拡散領域６７ｎおよび第２拡散領域６８ａｎと、半導体基板６０上に形成された絶縁層７０の一部と、絶縁層７０上のゲート電極２６ｅとを含んでいる。ゲート電極２６ｅは、第１ゲートの一例であり、具体的には、リセットトランジスタ２６のゲートとして機能する。第１拡散領域６７ｎおよび第２拡散領域６８ａｎは、リセットトランジスタ２６のドレイン領域およびソース領域としてそれぞれ機能する。第１拡散領域６７ｎは、光電変換部１２によって生成された信号電荷を一時的に蓄積する電荷蓄積領域として機能する。
【００８１】
増幅トランジスタ２２は、第２拡散領域６８ｂｎおよび第３拡散領域６８ｃｎと、絶縁層７０の一部と、絶縁層７０上のゲート電極２２ｅとを含んでいる。ゲート電極２２ｅは、第２ゲートの一例であり、具体的には、増幅トランジスタ２２のゲートとして機能する。第２拡散領域６８ｂｎおよび第３拡散領域６８ｃｎは、増幅トランジスタ２２のドレイン領域およびソース領域としてそれぞれ機能する。
【００８２】
第２拡散領域６８ｂｎと第１拡散領域６７ｎとの間には素子分離領域６９が配置される。素子分離領域６９は、例えばｐ型の不純物拡散領域である。素子分離領域６９の不純物濃度は、ｐ型半導体層６５ｐおよびｐ型不純物領域６６ｐの不純物濃度より高い。素子分離領域６９により、増幅トランジスタ２２とリセットトランジスタ２６とが電気的に分離される。
【００８３】
図４において模式的に示すように、第１拡散領域６７ｎと素子分離領域６９とは、第１拡散領域６７ｎがｐ型不純物領域６６ｐ中に形成されることにより、互いに接しないように配置される。例えば、素子分離領域６９としてｐ型不純物領域を用いた場合、第１拡散領域６７ｎと素子分離領域６９とが接していると、接合部におけるｐ型不純物濃度およびｎ型不純物濃度の双方が高くなる。そのため、第１拡散領域６７ｎと素子分離領域６９との接合部周辺に、この高い接合濃度に起因したリーク電流が発生しやすい。換言すれば、第１拡散領域６７ｎと素子分離領域６９とが互いに接しないように配置されることで、素子分離領域６９に高濃度のｐ型不純物領域を用いても、ｐｎ接合濃度の上昇を抑制し、リーク電流を抑制することができる。また、素子分離領域６９としてＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を用いる方法があるが、この場合もＳＴＩ側壁部での結晶欠陥に起因したリーク電流を低減するために、第１拡散領域６７ｎとＳＴＩとが互いに接しないように配置されることが望ましい。
【００８４】
素子分離領域６９は、互いに隣接する画素１０間にも配置されており、これらの間で、信号検出回路１４同士を電気的に分離する。ここでは、素子分離領域６９は、増幅トランジスタ２２およびアドレストランジスタ２４の組の周囲と、リセットトランジスタ２６の周囲とに設けられる。
【００８５】
アドレストランジスタ２４は、第３拡散領域６８ｃｎおよび第２拡散領域６８ｄｎと、絶縁層７０の一部と、絶縁層７０上のゲート電極２４ｅとを含んでいる。ゲート電極２４ｅは、第２ゲートの一例であり、具体的には、アドレストランジスタ２４のゲートとして機能する。この例では、アドレストランジスタ２４は、第３拡散領域６８ｃｎを増幅トランジスタ２２と共有することにより、増幅トランジスタ２２に電気的に接続されている。第３拡散領域６８ｃｎは、アドレストランジスタ２４のドレイン領域として機能し、第２拡散領域６８ｄｎは、アドレストランジスタ２４のソース領域として機能する。
【００８６】
この例では、リセットトランジスタ２６のゲート電極２６ｅ、増幅トランジスタ２２のゲート電極２２ｅおよびアドレストランジスタ２４のゲート電極２４ｅを覆うように絶縁層７１が設けられている。絶縁層７１は、例えば、シリコン酸化膜である。絶縁層７１は、複数の絶縁層を含む積層構造を有していてもよい。
【００８７】
絶縁層７０および絶縁層７１は、複数のコンタクトホールを有する。ここでは、絶縁層７０および絶縁層７１に、コンタクトホールｈ１、コンタクトホールｈ２、コンタクトホールｈ３、コンタクトホールｈ４、コンタクトホールｈ５、コンタクトホールｈ６、コンタクトホールｈ７、コンタクトホールｈ８、コンタクトホールｈ９、コンタクトホールｈ１０およびコンタクトホールｈ１１（以下、コンタクトホールｈ１〜ｈ１１などと省略する場合がある）が設けられている。コンタクトホールｈ１〜ｈ４はそれぞれ、半導体基板６０に垂直な方向から見たとき、第１拡散領域６７ｎ、ならびに、第２拡散領域６８ａｎ、第２拡散領域６８ｂｎおよび第２拡散領域６８ｄｎに重なる位置に形成されている。コンタクトホールｈ１〜ｈ４は、絶縁層７０を貫通する貫通孔である。コンタクトホールｈ１〜ｈ４の位置にはそれぞれ、コンタクトプラグｃｐ１〜ｃｐ４が配置されている。絶縁層７０の膜厚は、例えば１０ｎｍであるが、これに限らない。
【００８８】
コンタクトホールｈ５〜ｈ７はそれぞれ、半導体基板６０に垂直な方向から見たとき、ゲート電極２６ｅ、ゲート電極２２ｅおよびゲート電極２４ｅに重なる位置に形成されている。コンタクトホールｈ５〜ｈ７は、絶縁層７１を貫通する貫通孔である。コンタクトホールｈ５〜ｈ７の位置にはそれぞれ、プラグｐａ３、プラグｐａ２、プラグｐａ４が配置されている。
【００８９】
コンタクトホールｈ８〜ｈ１１はそれぞれ、半導体基板６０に垂直な方向から見たとき、コンタクトプラグｃｐ１〜ｃｐ４に重なる位置に形成されている。コンタクトホールｈ８〜ｈ１１は、絶縁層７１を貫通する貫通孔である。コンタクトホールｈ８〜ｈ１１の位置にはそれぞれ、プラグｐａ１、プラグｐａ５、プラグｐａ６、プラグｐａ７が配置されている。
【００９０】
図４に例示する構成において、配線層８０ａは、コンタクトプラグｃｐ１〜ｃｐ４、ならびに、ゲート電極２２ｅ、ゲート電極２４ｅおよびゲート電極２６ｅを有する層であり、典型的には、ｎ型不純物がドープされたポリシリコン層である。配線層８０ａは、配線構造８０に含まれる配線層のうち、半導体基板６０の最も近くに配置されている。
【００９１】
配線層８０ｂならびにプラグｐａ１〜ｐａ７は、絶縁層９０ａ内に配置されている。配線層８０ｂは、絶縁層９０ａ内に配置されており、上述の垂直信号線３５、アドレス信号線３４、電源配線３２、リセット信号線３６およびフィードバック線５３などをその一部に含み得る。
【００９２】
プラグｐａ１は、コンタクトプラグｃｐ１と配線層８０ｂとを接続している。プラグｐａ２は、ゲート電極２２ｅと配線層８０ｂとを接続している。つまり、第１拡散領域６７ｎと増幅トランジスタ２２のゲート電極２２ｅとは、コンタクトプラグｃｐ１、プラグｐａ１およびプラグｐａ２、ならびに、配線層８０ｂを介して互いに電気的に接続されている。
【００９３】
プラグｐａ３は、配線層８０ｂに含まれるリセット信号線３６とゲート電極２６ｅとを接続している。プラグｐａ４は、配線層８０ｂに含まれるアドレス信号線３４とゲート電極２４ｅとを接続している。プラグｐａ５は、配線層８０ｂに含まれるフィードバック線５３とコンタクトプラグｃｐ２とを接続している。プラグｐａ６は、配線層８０ｂに含まれる電源配線３２（図４には示していない）とコンタクトプラグｃｐ３とを接続している。プラグｐａ７は、配線層８０ｂに含まれる垂直信号線３５とコンタクトプラグｃｐ４とを接続している。
【００９４】
この構成により、垂直信号線３５は、プラグｐａ７およびコンタクトプラグｃｐ４を介して第２拡散領域６８ｄｎに接続されている。アドレス信号線３４は、プラグｐａ４を介してゲート電極２４ｅに接続されている。電源配線３２は、プラグｐａ６およびコンタクトプラグｃｐ３を介して第２拡散領域６８ｂｎに接続されている。リセット信号線３６は、プラグｐａ３を介してゲート電極２６ｅに接続されている。フィードバック線５３は、プラグｐａ５およびコンタクトプラグｃｐ２を介して第２拡散領域６８ａｎに接続されている。
【００９５】
なお、垂直信号線３５、アドレス信号線３４、電源配線３２、リセット信号線３６およびフィードバック線５３の少なくとも１つは、配線層８０ｂではなく、配線層８０ｃまたは８０ｄに含まれてもよい。
【００９６】
絶縁層９０ｂ内に配置されたプラグｐｂは、配線層８０ｂと配線層８０ｃとを接続している。同様に、絶縁層９０ｃ内に配置されたプラグｐｃは、配線層８０ｃと配線層８０ｄとを接続している。絶縁層９０ｄ内に配置されたプラグｐｄは、配線層８０ｄと光電変換部１２の画素電極１２ａとを接続している。配線層８０ｂ〜８０ｄ、ならびに、プラグｐａ１〜ｐａ７およびプラグｐｂ〜ｐｄは、典型的には、銅またはタングステンなどの金属、金属窒化物、または金属酸化物などの金属化合物などから形成される。
【００９７】
プラグｐａ１、プラグｐａ２、プラグｐｂ〜ｐｄ、配線層８０ｂ〜８０ｄ、コンタクトプラグｃｐ１は、光電変換部１２と半導体基板６０に形成された信号検出回路１４とを電気的に接続する。プラグｐａ１、プラグｐａ２、プラグｐｂ〜ｐｄ、配線層８０ｂ〜８０ｄ、コンタクトプラグｃｐ１、光電変換部１２の画素電極１２ａ、増幅トランジスタ２２のゲート電極２２ｅ、および、第１拡散領域６７ｎは、光電変換部１２によって生成された信号電荷を蓄積する電荷蓄積ノードとして機能する。
【００９８】
ここで、半導体基板６０に形成されたｎ型不純物領域に着目する。半導体基板６０に形成されたｎ型不純物領域のうち、第１拡散領域６７ｎは、ｐウェルとしてのｐ型半導体層６５ｐ内に形成されたｐ型不純物領域６６ｐ内に配置される。第１拡散領域６７ｎは、半導体基板６０の表面の近傍に形成されており、その少なくとも一部は、半導体基板６０の表面に位置している。ｐ型不純物領域６６ｐおよび第１拡散領域６７ｎの間のｐｎ接合によって形成される接合容量は、信号電荷の少なくとも一部を蓄積する容量として機能し、電荷蓄積ノードの一部を構成する。
【００９９】
図４に例示する構成において、第１拡散領域６７ｎは、第１領域６７ａおよび第２領域６７ｂを含む。第１拡散領域６７ｎ中の第２領域６７ｂは、第１領域６７ａ内に形成されており、第１領域６７ａよりも高い不純物濃度を有する。また、第２領域６７ｂ上にコンタクトホールｈ１が位置しており、コンタクトホールｈ１を介して第２領域６７ｂにコンタクトプラグｃｐ１が接続されている。
【０１００】
上述したように、ｐ型半導体層６３ｐに隣接してｐ型半導体層６５ｐを配置することにより、撮像装置１００の動作時にｐ型半導体層６５ｐの電位を、ｐ型半導体層６３ｐを介して制御することが可能である。このような構造の採用により、光電変換部１２との電気的接続を有するコンタクトプラグｃｐ１と半導体基板６０とが接触する部分である、第１拡散領域６７ｎの第２領域６７ｂの周囲に、相対的に不純物濃度の低い領域である、第１拡散領域６７ｎの第１領域６７ａおよびｐ型不純物領域６６ｐを配置することが可能になる。コンタクトプラグｃｐ１と半導体基板６０との接続部分である第２領域６７ｂの不純物濃度を相対的に高くすることにより、コンタクトプラグｃｐ１と半導体基板６０との接続部分の周囲に空乏層が広がること、すなわち、空乏化を抑制する効果が得られる。
【０１０１】
このように、コンタクトプラグｃｐ１と半導体基板６０とが接触する部分の周囲の空乏化を抑制することにより、コンタクトプラグｃｐ１と半導体基板６０との界面における半導体基板６０の欠陥準位（「界面準位」とも呼ばれる）に起因するリーク電流を抑制し得る。また、比較的高い不純物濃度を有する第２領域６７ｂにコンタクトプラグｃｐ１を接続することにより、コンタクト抵抗を低減する効果が得られる。
【０１０２】
また、この例では、第１拡散領域６７ｎの第２領域６７ｂとｐ型不純物領域６６ｐとの間に、第２領域６７ｂよりも不純物濃度の低い第１領域６７ａが介在し、第１拡散領域６７ｎの第２領域６７ｂとｐ型半導体層６５ｐとの間にも第１領域６７ａが介在している。第２領域６７ｂの周囲に相対的に不純物濃度の低い第１領域６７ａを配置することにより、第１拡散領域６７ｎとｐ型半導体層６５ｐまたはｐ型不純物領域６６ｐとのｐｎ接合によって形成される電界強度を緩和し得る。この電界強度が緩和されることにより、ｐｎ接合によって形成される電界に起因するリーク電流が抑制される。
【０１０３】
上述したように、第１拡散領域６７ｎとｐ型不純物領域６６ｐとの間に空乏層領域が形成される。一般的に、半導体基板６０の内部における結晶欠陥密度よりも、半導体基板６０の表面付近における結晶欠陥密度の方が高い。そのため、第１拡散領域６７ｎとｐ型不純物領域６６ｐとが接合する部分であるｐｎ接合部に形成される空乏層領域のうち、半導体基板６０の内部のｐｎ接合部に形成される空乏層領域よりも、半導体基板６０の表面付近の接合部に形成される空乏層領域の方がリーク電流は大きくなる。
【０１０４】
また、半導体基板６０の表面の接合部に形成される空乏層領域（以下、「界面空乏層」と記載する）の面積が増大すると、リーク電流が増大し易い。言い換えると、半導体基板６０の表面に露出する界面空乏層の面積を小さくすることで、リーク電流を抑制することができる。例えば、界面空乏層の面積を最小にしてもよい。
【０１０５】
以下では、図４および図５を用いて、コンタクトプラグｃｐ１およびゲート電極２６ｅの各々の具体的な構成について説明する。
【０１０６】
コンタクトプラグｃｐ１は、半導体を含む第１プラグの一例であり、第１拡散領域６７ｎに直接接続されている。コンタクトプラグｃｐ１は、光電変換部１２に電気的に接続されている。ここで、電気的に接続されているとは、光電変換部１２の画素電極１２ａと実質的に電位が等しくなることを意味する。なお、配線抵抗は考慮していない。
【０１０７】
コンタクトプラグｃｐ２、コンタクトプラグｃｐ３およびコンタクトプラグｃｐ４はそれぞれ、半導体を含む第２プラグの一例である。コンタクトプラグｃｐ２は、第２拡散領域６８ａｎに接続されている。コンタクトプラグｃｐ３は、第２拡散領域６８ｂｎに接続されている。コンタクトプラグｃｐ４は、第２拡散領域６８ｄｎに接続されている。コンタクトプラグｃｐ２、コンタクトプラグｃｐ３およびコンタクトプラグｃｐ４は、光電変換部１２には電気的に接続されていない。
【０１０８】
本実施の形態では、コンタクトプラグｃｐ１〜ｃｐ４はそれぞれ、２つの半導体層が積層された２層構造を有する。また、ゲート電極２２ｅ、ゲート電極２４ｅおよびゲート電極２６ｅも同様に、２つの半導体層が積層された２層構造を有する。半導体基板６０の表面からのコンタクトプラグｃｐ１の高さとゲート電極２６ｅの高さとは、互いに等しい。また、コンタクトプラグｃｐ１とゲート電極２６ｅとは、互いに同一の組成を有する。
【０１０９】
図５は、本実施の形態に係る撮像装置１００のコンタクトプラグｃｐ１およびゲート電極２６ｅの近傍を拡大して示す断面図である。具体的には、図５は、図４に示される断面図において、コンタクトプラグｃｐ１およびゲート電極２６ｅを含む範囲を拡大して示している。
【０１１０】
図５に示すように、コンタクトプラグｃｐ１は、第１半導体層ｃｐ１ａと、第１半導体層ｃｐ１ａ上に位置する第２半導体層ｃｐ１ｂとを有する。
【０１１１】
第１半導体層ｃｐ１ａは、絶縁層７０上に設けられており、半導体基板６０には接触していない。第１半導体層ｃｐ１ａは、貫通孔ｃｐｈ１を有する。貫通孔ｃｐｈ１は、図５に示すように、絶縁層７０に形成されたコンタクトホールｈ１と繋がっている。具体的には、平面視において、貫通孔ｃｐｈ１とコンタクトホールｈ１とは、実質的に同じ位置に、同じ大きさおよび同じ形状で設けられている。
【０１１２】
第２半導体層ｃｐ１ｂは、貫通孔ｃｐｈ１を介して第１拡散領域６７ｎに接続されている。図５に示すように、断面視において、第２半導体層ｃｐ１ｂは、Ｔ字状に形成されている。第２半導体層ｃｐ１ｂの側面と第１半導体層ｃｐ１ａの側面とは、例えば面一であるが、段差を有してもよい。第２半導体層ｃｐ１ｂの上面および側面、ならびに、第１半導体層ｃｐ１ａの側面を覆うように絶縁層７１が設けられている。第２半導体層ｃｐ１ｂの上面の一部は、絶縁層７１に設けられたコンタクトホールｈ８によって露出している。この露出部分に、プラグｐａ１が接続されている。
【０１１３】
このように、第２半導体層ｃｐ１ｂは、第１拡散領域６７ｎおよびプラグｐａ１の両方に直接接続されている。第１半導体層ｃｐ１ａは、第１拡散領域６７ｎおよびプラグｐａ１のいずれにも直接接続されていない。
【０１１４】
第１半導体層ｃｐ１ａおよび第２半導体層ｃｐ１ｂはそれぞれ、ポリシリコンなどの導電性の半導体材料を用いて形成されている。第１半導体層ｃｐ１ａおよび第２半導体層ｃｐ１ｂはそれぞれ、第１導電型の不純物を含んでいる。第１導電型の不純物は、例えば、リンなどのｎ型不純物である。第１半導体層ｃｐ１ａと第２半導体層ｃｐ１ｂとの組成は、互いに同一であるが、異なっていてもよい。例えば、第１半導体層ｃｐ１ａに含まれる不純物の濃度は、第２半導体層ｃｐ１ｂに含まれる不純物の濃度より低くてもよく、高くてもよい。
【０１１５】
図５に示すように、ゲート電極２６ｅは、第３半導体層２６ｅ１と、第３半導体層２６ｅ１上に位置する第４半導体層２６ｅ２とを有する。第３半導体層２６ｅ１は、絶縁層７０上に設けられており、半導体基板６０には接触していない。第３半導体層２６ｅ１の側面と第４半導体層２６ｅ２の側面とは、例えば面一であるが、段差を有してもよい。第４半導体層２６ｅ２の上面および側面、ならびに、第３半導体層２６ｅ１の側面を覆うように絶縁層７１が設けられている。第４半導体層２６ｅ２の上面の一部は、絶縁層７１に設けられたコンタクトホールｈ５によって露出している。この露出部分に、プラグｐａ３が接続されている。このように、第４半導体層２６ｅ２がプラグｐａ３に直接接続されており、第３半導体層２６ｅ１は、プラグｐａ３には直接接続されていない。
【０１１６】
第３半導体層２６ｅ１および第４半導体層２６ｅ２はそれぞれ、ポリシリコンなどの導電性の半導体材料を用いて形成されている。第３半導体層２６ｅ１および第４半導体層２６ｅ２はそれぞれ、第１導電型の不純物を含んでいる。第１導電型の不純物は、例えば、リンなどのｎ型不純物である。例えば、第３半導体層２６ｅ１と第４半導体層２６ｅ２との組成は、互いに同一である。例えば、第３半導体層２６ｅ１に含まれる不純物の濃度は、第４半導体層２６ｅ２に含まれる不純物の濃度より低くてもよく、高くてもよい。
【０１１７】
本実施の形態では、第１半導体層ｃｐ１ａと第３半導体層２６ｅ１との組成は、互いに同一である。また、第２半導体層ｃｐ１ｂと第４半導体層２６ｅ２との組成は、互いに同一である。具体的には、第１半導体層ｃｐ１ａ、第２半導体層ｃｐ１ｂ、第３半導体層２６ｅ１および第４半導体層２６ｅ２の組成は、互いに同一である。
【０１１８】
また、半導体基板６０の表面からの第１半導体層ｃｐ１ａの高さと第３半導体層２６ｅ１の高さとは、互いに等しい。例えば、第１半導体層ｃｐ１ａの膜厚と第３半導体層２６ｅ１の膜厚とは、互いに等しい。また、半導体基板６０の表面からの第２半導体層ｃｐ１ｂの高さと第４半導体層２６ｅ２の高さとは、互いに等しい。例えば、第２半導体層ｃｐ１ｂの膜厚と第４半導体層２６ｅ２の膜厚とは、互いに等しい。詳細については後述するが、第１半導体層ｃｐ１ａと第３半導体層２６ｅ１とは、同時に形成される。第２半導体層ｃｐ１ｂと第４半導体層２６ｅ２とは、同時に形成される。つまり、コンタクトプラグｃｐ１とゲート電極２６ｅとは、同時に形成される。
【０１１９】
上述したように、半導体基板６０の表面からのコンタクトプラグｃｐ１の高さとゲート電極２６ｅの高さとは、互いに等しい。これにより、画素１０内でのプラグが接続される箇所の凹凸が少なくなるので、プラグｐａ１およびプラグｐａ３の形成が容易になる。したがって、プラグｐａ１とコンタクトプラグｃｐ１との接続、および、プラグｐａ３とゲート電極２６ｅとの接続の信頼性が高くなる。よって、プラグとコンタクトプラグまたはゲート電極との間の接触不良の発生を抑制することができ、良好なコンタクトを実現することができる。
【０１２０】
なお、図４に示す例では、コンタクトプラグｃｐ１〜ｃｐ４は、互いに同じ構成を有する。つまり、コンタクトプラグｃｐ１〜ｃｐ４のそれぞれは、半導体基板６０の表面からの高さが互いに等しい。また、コンタクトプラグｃｐ２〜ｃｐ４はそれぞれ、コンタクトプラグｃｐ１と同様に、２つの半導体層の積層構造を有する。コンタクトプラグｃｐ２〜ｃｐ４のそれぞれの下層側の第１半導体層は、貫通孔を有している。コンタクトプラグｃｐ２〜ｃｐ４のそれぞれの上層側の第２半導体層は、第１半導体層に設けられた貫通孔を介して、半導体基板６０に設けられた第２拡散領域６８ａｎ、第２拡散領域６８ｂｎおよび第２拡散領域６８ｄｎにそれぞれ接続されている。
【０１２１】
また、ゲート電極２２ｅ、ゲート電極２４ｅおよびゲート電極２６ｅは、互いに同様の構成を有する。具体的には、ゲート電極２２ｅ、ゲート電極２４ｅおよびゲート電極２６ｅのそれぞれは、半導体基板６０の表面からの高さが互いに等しい。図４に示す例では、コンタクトプラグｃｐ１〜ｃｐ４、ならびに、ゲート電極２２ｅ、ゲート電極２４ｅおよびゲート電極２６ｅのそれぞれは、半導体基板６０の表面からの高さが互いに等しい。これにより、画素１０内の全てのコンタクトプラグおよびゲート電極に対して、良好なコンタクトを実現することができる。
【０１２２】
続いて、本実施の形態に係る撮像装置１００の製造方法について説明する。まず、図６、図７Ａおよび図７Ｂを用いて撮像装置１００の製造方法の概要を説明する。
【０１２３】
図６は、本実施の形態に係る撮像装置１００の製造方法を示すフローチャートである。図６に示すように、撮像装置１００の製造方法では、第１拡散領域６７ｎを有する半導体基板６０の上方に半導体膜を形成する第１工程（Ｓ１０）が行われる。次に、半導体膜の一部を除去することで、第１拡散領域６７ｎに直接接続されたコンタクトプラグｃｐ１と、第１拡散領域６７ｎをソースおよびドレインの一方として含むリセットトランジスタ２６のゲート電極２６ｅとを形成する第２工程（Ｓ２０）が行われる。次に、第１拡散領域６７ｎおよびコンタクトプラグｃｐ１に電気的に接続され、入射光を電荷に変換する光電変換部１２を形成する第３工程（Ｓ３０）が行われる。
【０１２４】
半導体膜を形成する第１工程（Ｓ１０）は、複数の工程を含んでいる。図７Ａおよび図７Ｂはそれぞれ、本実施の形態に係る撮像装置１００の製造方法において、半導体膜を形成する第１工程の具体例を示すフローチャートである。
【０１２５】
例えば、図７Ａに示すように、第１工程では、まず、半導体基板６０上に位置する絶縁膜上に、第１半導体膜を形成する第４工程（Ｓ１１）が行われる。次に、絶縁膜および第１半導体膜の一部を除去し、コンタクトホールｈ１を形成する第５工程が行われる（Ｓ１３）。次に、コンタクトホールｈ１および第１半導体膜上に、第２半導体膜を形成する第６工程（Ｓ１５）が行われる。次に、第１半導体膜および第２半導体膜に第１導電型の不純物を注入する第７工程（Ｓ１７）が行われる。最後に、半導体基板６０を加熱する第９工程（Ｓ１９）が行われる。
【０１２６】
あるいは、図７Ｂに示すように、第１工程では、第４工程（Ｓ１１）と第５工程（Ｓ１３）との間に、第１半導体膜に第１導電型の不純物を注入する第７工程（Ｓ１２）が行われてもよい。また、第６工程（Ｓ１５）の後に、第２半導体膜に第１導電型の不純物を注入する第８工程（Ｓ１８）が行われてもよい。
【０１２７】
以下では、図６、図７Ａおよび図７Ｂに含まれる各工程の具体的な処理について、図８Ａ〜図８Ｇを用いて説明する。
【０１２８】
図８Ａ〜図８Ｇは、本実施の形態に係る撮像装置１００の製造方法に含まれる各工程を説明するための断面図である。なお、図８Ａ〜図８Ｇは、図面が複雑化することを避けるために、支持基板６１、および、半導体基板６０のｐ型半導体層６１ｐ、ｎ型半導体層６２ｎ、ｐ型半導体層６３ｐ、ｐ型領域６４、ｐ型不純物領域６６ｐおよび素子分離領域６９の図示を省略している。
【０１２９】
まず、図８Ａに示すように、半導体基板６０上に絶縁膜７０ａおよび第１半導体膜２６ａを順に形成する（図７Ａおよび図７ＢのステップＳ１１）。なお、絶縁膜７０ａを形成する前に、半導体基板６０には、第１拡散領域６７ｎ、第２拡散領域６８ａｎ、第２拡散領域６８ｂｎおよび第２拡散領域６８ｄｎ、ならびに、第３拡散領域６８ｃｎがイオン注入によって形成されている。
【０１３０】
より具体的には、半導体基板６０上に、プラズマＣＶＤ（Chemical Vapor Deposition）などによりシリコン酸化膜などからなる絶縁膜７０ａを形成する。形成された絶縁膜７０ａは、所定形状にパターニングされることで、図４に示す絶縁層７０になる。絶縁膜７０ａの膜厚は、例えば１０ｎｍである。
【０１３１】
次に、半導体基板６０上に位置する絶縁膜７０ａ上に第１半導体膜２６ａを形成する。例えば、絶縁膜７０ａ上にプラズマＣＶＤなどによりポリシリコン膜からなる第１半導体膜２６ａを形成する。第１半導体膜２６ａは、所定形状にパターニングされることで、図５に示す第１半導体層ｃｐ１ａおよび第３半導体層２６ｅ１、ならびに、コンタクトプラグｃｐ２〜ｃｐ４、ゲート電極２２ｅおよびゲート電極２４ｅの下層側の半導体層になる。
【０１３２】
ここで、図７ＢのステップＳ１２に示すように、第１半導体膜２６ａに対して、第１導電型の不純物を注入してもよい。例えば、リンなどのｎ型不純物を注入することで、第１半導体膜２６ａに導電性を持たせることができる。
【０１３３】
次に、図８Ｂに示すように、第１半導体膜２６ａの第１領域に位置する部分を除去する。第１領域は、平面視において、第１拡散領域６７ｎに重なる領域を含む。具体的には、第１領域は、平面視において、第１拡散領域６７ｎ、ならびに、第２拡散領域６８ａｎ、第２拡散領域６８ｂｎおよび第２拡散領域６８ｄｎに重なる領域である。第１領域は、平面視において、第１拡散領域６７ｎ、ならびに、第２拡散領域６８ａｎ、第２拡散領域６８ｂｎおよび第２拡散領域６８ｄｎの各々の内側に位置し、かつ、各々より狭い領域である。
【０１３４】
これにより、図８Ｂに示すように、第１半導体膜２６ａに、貫通孔ｃｐｈ１、貫通孔ｃｐｈ２、貫通孔ｃｐｈ３および貫通孔ｃｐｈ４（以下、貫通孔ｃｐｈ１〜ｃｐｈ４などと省略する場合がある）が形成される。貫通孔ｃｐｈ１は、コンタクトプラグｃｐ１の第１半導体層ｃｐ１ａに設けられた貫通孔である。貫通孔ｃｐｈ２〜ｃｐｈ４はそれぞれ、コンタクトプラグｃｐ２〜ｃｐ４の下層側の第１半導体層に設けられた貫通孔である。貫通孔ｃｐｈ１〜ｃｐｈ４の各々には、絶縁膜７０ａが露出している。
【０１３５】
第１半導体膜２６ａの除去は、フォトリソグラフィとエッチングによって行われる。具体的には、レジストパターンを第１半導体膜２６ａ上に形成した後、ドライエッチングによって第１半導体膜２６ａの一部を除去する。このとき、貫通孔ｃｐｈ１〜ｃｐｈ４の各々に露出した絶縁膜７０ａの表面の一部が除去されてもよい。ドライエッチングの後、第１半導体膜２６ａ上に形成されたレジストパターンが除去される。
【０１３６】
次に、絶縁膜７０ａの、第１領域に位置する部分を除去する。具体的には、絶縁膜７０ａの、貫通孔ｃｐｈ１〜ｃｐｈ４に露出した部分を除去する。絶縁膜７０ａの除去は、例えばウェットエッチングで行われる。
【０１３７】
なお、ウェットエッチングは、等方性エッチングであるため、厚み方向だけでなく、基板水平方向への掘り込みが発生しやすい。しかしながら、絶縁膜７０ａの膜厚が１０ｎｍ程度で極薄であるため、掘り込みをほとんど発生させることなく、貫通孔ｃｐｈ１〜ｃｐｈ４内の絶縁膜７０ａの露出部分を精度良く除去することができる。また、ウェットエッチングでは選択性が高い。したがって、半導体基板６０をほとんどエッチングせず、言い換えるとほとんどダメージを与えずに絶縁膜７０ａをエッチングすることができる。
【０１３８】
これにより、図８Ｃに示すように、コンタクトホールｈ１〜ｈ４が形成される（図７Ａおよび図７ＢのステップＳ１３）。また、絶縁膜７０ａがパターニングされることにより、コンタクトホールｈ１〜ｈ４が設けられた絶縁層７０が形成される。コンタクトホールｈ１〜ｈ４にはそれぞれ、第１拡散領域６７ｎ、第２拡散領域６８ａｎ、第２拡散領域６８ｂｎおよび第２拡散領域６８ｄｎが露出している。
【０１３９】
本実施の形態では、絶縁膜７０ａの除去にウェットエッチングを利用することで、ドライエッチングの場合に比べて、半導体基板６０に与えるダメージを抑制することができる。第１拡散領域６７ｎの表面に欠陥が形成されるのが抑制されるので、第１拡散領域６７ｎへの、または、第１拡散領域６７ｎからのリーク電流を抑制することができる。第２拡散領域６８ａｎ、第２拡散領域６８ｂｎおよび第２拡散領域６８ｄｎについても同様である。
【０１４０】
次に、図８Ｄに示すように、コンタクトホールｈ１〜ｈ４中および第１半導体膜２６ａ上に、第２半導体膜２６ｂを形成する。例えば、第１半導体膜２６ａの全面にプラズマＣＶＤなどによりポリシリコン膜からなる第２半導体膜２６ｂを形成する。コンタクトホールｈ１〜ｈ４および貫通孔ｃｐｈ１〜ｃｐｈ４の各々が第２半導体膜２６ｂによって充填される。
【０１４１】
ここで、図７ＡのステップＳ１７または図７ＢのステップＳ１８に示すように、第２半導体膜２６ｂおよび／または第１半導体膜２６ａに対して、第１導電型の不純物を注入する。例えば、リンなどのｎ型不純物を注入することで、第２半導体膜２６ｂおよび／または第１半導体膜２６ａに導電性を持たせることができる。
【０１４２】
さらに、不純物の注入後に、半導体基板６０の加熱を行う（図７Ａおよび図７ＢのステップＳ１９）。加熱により、第１半導体膜２６ａおよび第２半導体膜２６ｂに注入された不純物が均一になるように膜内に拡散する。これにより、第１半導体膜２６ａおよび第２半導体膜２６ｂの導電性を高めることができる。
【０１４３】
以上の工程を経て、半導体基板６０の上方に半導体膜、具体的には、第１半導体膜２６ａおよび第２半導体膜２６ｂの積層構造を形成する第１工程（図６のステップＳ１０）が終了する。
【０１４４】
次に、図８Ｅに示すように、半導体膜の一部を除去することで、コンタクトプラグｃｐ１およびゲート電極２６ｅを形成する（図６のステップＳ２０）。具体的には、第１半導体膜２６ａおよび第２半導体膜２６ｂのうち、第１領域とは異なる第２領域に位置する部分を除去することで、コンタクトプラグｃｐ１およびゲート電極２６ｅを形成する。
【０１４５】
第２領域は、コンタクトプラグｃｐ１〜ｃｐ４、ならびに、ゲート電極２２ｅ、ゲート電極２４ｅおよびゲート電極２６ｅを形成すべき領域以外の領域である。例えば、第２領域は、平面視において、素子分離領域６９に重なる領域である。第１半導体膜２６ａおよび第２半導体膜２６ｂの、第２領域に位置する部分を除去することで、コンタクトプラグｃｐ１〜ｃｐ４、ならびに、ゲート電極２２ｅ、ゲート電極２４ｅおよびゲート電極２６ｅが形成される。
【０１４６】
第１半導体膜２６ａおよび第２半導体膜２６ｂの除去は、例えば、フォトリソグラフィとエッチングによって行われる。具体的には、レジストパターンを第２半導体膜２６ｂ上に形成した後、ドライエッチングによって第２半導体膜２６ｂおよび第１半導体膜２６ａの一部を一括して除去する。このとき、絶縁層７０の表面の一部が除去されてもよい。ドライエッチングの後、第２半導体膜２６ｂ上に形成されたレジストパターンが除去される。
【０１４７】
次に、図８Ｆに示すように、絶縁層７１とサイドウォールＳＷとを形成する。例えば、コンタクトプラグｃｐ１〜ｃｐ４、ならびに、ゲート電極２２ｅ、ゲート電極２４ｅおよびゲート電極２６ｅの全面を覆うように、プラズマＣＶＤによってシリコン酸化膜を成膜し絶縁層７１を形成する。さらに、絶縁層７１上にプラズマＣＶＤによってシリコン酸化膜あるいはシリコン窒化膜などを成膜後、エッチバックを行うことにより、サイドウォールＳＷを形成する。なお、絶縁層７１およびサイドウォールＳＷの形成方法は特に限定されない。
【０１４８】
次に、図８Ｇに示すように、絶縁層９０ａを形成した後、コンタクトプラグｃｐ１〜ｃｐ４、ならびに、ゲート電極２２ｅ、ゲート電極２４ｅおよびゲート電極２６ｅの各々に接続するプラグｐａ１〜ｐａ７を形成する。具体的には、シリコン酸化膜を絶縁層９０ａとしてプラズマＣＶＤにより成膜した後、フォトリソグラフィおよびエッチングによって、絶縁層９０ａおよび絶縁層７１を貫通する貫通孔を形成する。当該貫通孔に銅などの金属材料を充填することにより、プラグｐａ１〜ｐａ７を形成する。
【０１４９】
以降、配線層８０ｂ、絶縁層９０ｂ、プラグｐｂ、配線層８０ｃ、絶縁層９０ｃ、プラグｐｃ、配線層８０ｄ、絶縁層９０ｄ、プラグｐｄを順に形成することで、層間絶縁層９０および配線構造８０を形成する。最後に、画素電極１２ａ、光電変換層１２ｂおよび透明電極１２ｃを順に形成することで、光電変換部１２を形成する（図６のステップＳ３０）。
【０１５０】
以上の工程を経て、本実施の形態に係る撮像装置１００が製造される。
【０１５１】
このように、本実施の形態では、コンタクトプラグｃｐ１とゲート電極２６ｅとが同時に形成される。仮に、ゲート電極２６ｅがコンタクトプラグｃｐ１より先に形成された場合、ゲート電極２６ｅに基づく凹凸によって、コンタクトプラグｃｐ１の微細加工が難しくなる場合がある。このため、コンタクトプラグｃｐ１が設計通りの形状に形成されなくなる可能性があり、リーク電流の増加またはコンタクト抵抗の増加などの特性不良の要因となりうる。コンタクトプラグｃｐ１がゲート電極２６ｅより先に形成された場合も同様である。本実施の形態では、ゲート電極２６ｅとコンタクトプラグｃｐ１とが同時に形成されるので、ゲート電極２６ｅおよびコンタクトプラグｃｐ１の両方を適切に形成することができ、特性不良の発生を抑制することができる。
【０１５２】
本実施の形態では、コンタクトプラグｃｐ１およびゲート電極２６ｅだけでなく、コンタクトプラグｃｐ１〜ｃｐ４、ならびに、ゲート電極２２ｅ、ゲート電極２４ｅおよびゲート電極２６ｅが同時に形成される。このため、画素１０内での特性不良の発生をより一層抑制することができる。
【０１５３】
（他の実施の形態）
以上、本開示に係る撮像装置およびその製造方法について、実施の形態および変形例に基づいて説明したが、本開示は、これらの実施の形態および変形例に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を実施の形態および変形例に施したものや、実施の形態および変形例における一部の構成要素を組み合わせて構築される別の形態も、本開示の範囲に含まれる。
【０１５４】
例えば、光電変換部１２は、半導体基板６０内に形成されたフォトダイオードであってもよい。つまり、撮像装置１００は、積層型の撮像装置でなくてもよい。
【０１５５】
また、例えば、コンタクトプラグｃｐ１およびゲート電極２６ｅなどに注入される第１導電型の不純物は、ｐ型不純物であってもよい。例えば、コンタクトプラグｃｐ１およびゲート電極２６ｅは、ボロンなどのｐ型不純物を含むポリシリコン層であってもよい。
【０１５６】
また、例えば、コンタクトプラグｃｐ１とゲート電極２６ｅとは、異なる組成を有してもよい。具体的には、コンタクトプラグｃｐ１に含まれる不純物の濃度と、ゲート電極２６ｅに含まれる不純物の濃度とは、異なっていてもよい。また、コンタクトプラグｃｐ１に含まれる不純物と、ゲート電極２６ｅに含まれる不純物とは、異なる種類の不純物であってもよい。コンタクトプラグｃｐ２〜ｃｐ４およびゲート電極２２ｅおよび２４ｅについても同様である。また、第１半導体層ｃｐ１ａ、第２半導体層ｃｐ１ｂ、第３半導体層２６ｅ１および第４半導体層２６ｅ２の少なくとも１つは、他と異なる組成を有してもよい。
【０１５７】
また、例えば、第１半導体層ｃｐ１ａの膜厚と第３半導体層２６ｅ１の膜厚とは異なっていてもよい。同様に、第２半導体層ｃｐ１ｂと第４半導体層２６ｅ２の膜厚とは異なっていてもよい。例えば、第１半導体層ｃｐ１ａの膜厚が第３半導体層２６ｅ１の膜厚より小さく、第２半導体層ｃｐ１ｂの膜厚が第４半導体層２６ｅ２の膜厚より大きくてもよい。各膜厚が調整されることで、コンタクトプラグｃｐ１の高さとゲート電極２６ｅの高さとが一致していればよい。
【０１５８】
また、例えば、加熱工程（図７Ａおよび図７ＢのステップＳ１９）は、第２工程（図６のステップＳ２０）の後に行われてもよい。また、加熱工程は、不純物を注入する第７工程の後に、複数回行われてもよい。
【０１５９】
また、本開示の実施の形態および変形例によれば、リーク電流による影響を低減し得るので、高画質で撮像を行うことが可能な撮像装置が提供される。なお、上述の増幅トランジスタ２２、アドレストランジスタ２４およびリセットトランジスタ２６の各々は、ＮチャネルＭＯＳＦＥＴであってもよいし、ＰチャネルＭＯＳＦＥＴであってもよい。各トランジスタがＰチャネルＭＯＳＦＥＴである場合、第１導電型の不純物がｐ型不純物であり、第２導電型の不純物がｎ型不純物である。これらのトランジスタの全てがＮチャネルＭＯＳＦＥＴまたはＰチャネルＭＯＳＦＥＴのいずれかに統一されている必要もない。画素中のトランジスタの各々をＮチャネルＭＯＳＦＥＴとし、信号電荷として電子を用いる場合には、これらのトランジスタの各々におけるソースおよびドレインの配置を互いに入れ替えればよい。
【０１６０】
また、上記の各実施の形態は、特許請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
【産業上の利用可能性】
【０１６１】
本開示によれば、暗電流による影響を抑制して高画質で撮像が可能な撮像装置が提供される。本開示の撮像装置は、例えばイメージセンサ、デジタルカメラなどに有用である。本開示の撮像装置は、医療用カメラ、ロボット用カメラ、セキュリティカメラ、車両に搭載されて使用されるカメラなどに用いることができる。
【符号の説明】
【０１６２】
１０  画素
１２  光電変換部
１２ａ  画素電極
１２ｂ  光電変換層
１２ｃ  透明電極
１４  信号検出回路
１６  フィードバック回路
２２  増幅トランジスタ
２２ｅ、２４ｅ、２６ｅ  ゲート電極
２４  アドレストランジスタ
２６  リセットトランジスタ
２６ａ  第１半導体膜
２６ｂ  第２半導体膜
２６ｅ１  第３半導体層
２６ｅ２  第４半導体層
３２  電源配線
３４  アドレス信号線
３５  垂直信号線
３６  リセット信号線
３９  蓄積制御線
４０  周辺回路
４２  負荷回路
４４  カラム信号処理回路
４６  垂直走査回路
４８  水平信号読み出し回路
４９  水平共通信号線
５０  反転増幅器
５３  フィードバック線
６０  半導体基板
６１  支持基板
６１ｐ、６３ｐ、６５ｐ  ｐ型半導体層
６２ｎ  ｎ型半導体層
６４  ｐ型領域
６６ｐ  ｐ型不純物領域
６７ａ  第１領域
６７ｂ  第２領域
６７ｎ  第１拡散領域
６８ａｎ、６８ｂｎ、６８ｄｎ  第２拡散領域
６８ｃｎ  第３拡散領域
６９  素子分離領域
７０、７１、９０ａ、９０ｂ、９０ｃ、９０ｄ  絶縁層
７０ａ  絶縁膜
８０  配線構造
８０ａ、８０ｂ、８０ｃ、８０ｄ  配線層
９０  層間絶縁層
１００  撮像装置
Ｒ１  撮像領域
Ｒ２  周辺領域
ｃｐ１、ｃｐ２、ｃｐ３、ｃｐ４  コンタクトプラグ
ｃｐ１ａ  第１半導体層
ｃｐ１ｂ  第２半導体層
ｃｐｈ１、ｃｐｈ２、ｃｐｈ３、ｃｐｈ４  貫通孔
ｈ１、ｈ２、ｈ３、ｈ４、ｈ５、ｈ６、ｈ７、ｈ８、ｈ９、ｈ１０、ｈ１１  コンタクトホール
ｐａ１、ｐａ２、ｐａ３、ｐａ４、ｐａ５、ｐａ６、ｐａ７、ｐｂ、ｐｃ、ｐｄ  プラグ
【図１】
2020064912.tif 000003
【図２】
2020064912.tif 000004
【図３】
2020064912.tif 000005
【図４】
2020064912.tif 000006
【図５】
2020064912.tif 000007
【図６】
2020064912.tif 000008
【図７Ａ】
2020064912.tif 000009
【図７Ｂ】
2020064912.tif 000010
【図８Ａ】
2020064912.tif 000011
【図８Ｂ】
2020064912.tif 000012
【図８Ｃ】
2020064912.tif 000013
【図８Ｄ】
2020064912.tif 000014
【図８Ｅ】
2020064912.tif 000015
【図８Ｆ】
2020064912.tif 000016
【図８Ｇ】
2020064912.tif 000017
【手続補正書】
【提出日】令和2年1月6日(2020.1.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
拡散領域を有する半導体基板上に絶縁膜を形成し、
前記絶縁膜上に第１半導体膜を形成し、
前記絶縁膜および前記第１半導体膜の、平面視において前記拡散領域に重なる第１領域に位置する部分を除去することで貫通孔を形成し、
前記貫通孔中および前記第１半導体膜上に第２半導体膜を形成し、
前記第１半導体膜および前記第２半導体膜のうち、前記第１領域とは異なる第２領域に位置する部分を除去することで、前記拡散領域に接続された前記第２半導体膜を含むコンタクトプラグと、前記拡散領域をソースおよびドレインの一方として含む第１トランジスタのゲート電極であって、前記半導体基板の表面からの高さが前記コンタクトプラグの高さと等しく、かつ、前記第１半導体膜および前記第２半導体膜からなるゲート電極と、を形成し、
前記拡散領域および前記コンタクトプラグに電気的に接続され、入射光を電荷に変換する光電変換部を形成する、
撮像装置の製造方法。
【請求項２】
前記貫通孔の形成では、前記第１半導体膜の前記第１領域に位置する部分を、ドライエッチングにより除去し、前記絶縁膜の前記第１領域に位置する部分を、ウェットエッチングにより除去する、
請求項１に記載の撮像装置の製造方法。
【請求項３】
さらに、前記第１半導体膜および前記第２半導体膜に第１導電型の不純物を注入する、
請求項１または請求項２に記載の撮像装置の製造方法。
【請求項４】
前記第１半導体膜および前記第２半導体膜はそれぞれ、ポリシリコン膜である、
請求項１から請求項３のいずれか一項に記載の撮像装置の製造方法。
【手続補正書】
【提出日】令和2年3月2日(2020.3.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
拡散領域を有する半導体基板上に絶縁膜を形成し、
前記絶縁膜上に第１半導体膜を形成し、
前記絶縁膜および前記第１半導体膜の、平面視において前記拡散領域に重なる第１領域に位置する部分を除去することで貫通孔を形成し、
前記貫通孔中および前記第１半導体膜上に第２半導体膜を形成し、
前記第１半導体膜および前記第２半導体膜のうち、前記第１領域とは異なる第２領域に位置する部分を除去することで、前記拡散領域に接続された前記第２半導体膜を含むコンタクトプラグと、前記拡散領域をソースおよびドレインの一方として含む第１トランジスタのゲート電極であって、前記半導体基板の表面からの高さが前記コンタクトプラグの高さと等しく、かつ、前記第１半導体膜および前記第２半導体膜からなるゲート電極と、を形成し、
前記拡散領域および前記コンタクトプラグに電気的に接続され、入射光を電荷に変換する光電変換部を形成する、
撮像装置の製造方法。
【請求項２】
前記貫通孔の形成では、前記第１半導体膜の前記第１領域に位置する部分を、ドライエッチングにより除去し、前記絶縁膜の前記第１領域に位置する部分を、ウェットエッチングにより除去する、
請求項１に記載の撮像装置の製造方法。
【請求項３】
前記第１半導体膜および前記第２半導体膜はそれぞれ、ポリシリコン膜である、
請求項１または請求項２に記載の撮像装置の製造方法。