(57)【要約】【課題】本発明は、１つの半導体基板にトランジスタ領域とダイオード領域が併設された半導体装置において、ダイオード動作時に良好な電気特性を実現できる半導体装置を提供することを目的とする。【解決手段】おもて面と裏面を有する半導体基板に設けられたＩＧＢＴ領域とダイオード領域とを備え、該ＩＧＢＴ領域は、該おもて面側に形成された第２導電型のベース層と、該ベース層を貫通して設けられた第１トレンチ部と、を備え、該第１トレンチ部は、下端が該ベース層の下端よりも上にある第１ゲート電極と、該第１ゲート電極の真下に設けられた第２ゲート電極と、該第１ゲート電極の側面、該第１ゲート電極と該第２ゲート電極の間、及び該第２ゲート電極と接する位置に設けられた絶縁膜と、を有したことを特徴とする半導体装置。【選択図】図１
2020065000.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のドリフト層を有する半導体基板のおもて面から裏面に及ぶＩＧＢＴ領域と、
前記半導体基板の前記おもて面から前記裏面に及び、前記ＩＧＢＴ領域に隣接するダイオード領域と、を備え、
前記ＩＧＢＴ領域は、前記おもて面側に形成された第２導電型のベース層と、前記ベース層を貫通して設けられた第１トレンチ部と、を備え、
前記第１トレンチ部は、下端が前記ベース層の下端よりも上にある第１ゲート電極と、前記第１ゲート電極の真下に設けられた第２ゲート電極と、前記第１ゲート電極の側面、前記第１ゲート電極と前記第２ゲート電極の間、及び前記第２ゲート電極と接する位置に設けられた絶縁膜と、を有し、
前記ダイオード領域は、前記おもて面側に形成された第２導電型のアノード層と、前記おもて面側に形成されたダミーゲート電極を有する第２トレンチ部と、を備えたことを特徴とする半導体装置。
【請求項２】
前記第１ゲート電極の下端は、前記ベース層の下端よりも０．３μｍ未満だけ上方に形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１ゲート電極に電気的に接続され、前記半導体基板の上方に設けられた第１電極パッドと、
前記第２ゲート電極に電気的に接続され、前記半導体基板の上方に設けられた第２電極パッドと、を備えたことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第２ゲート電極の上端は、前記ベース層の下端よりも上にあることを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記ダミーゲート電極は、第１ダミーゲート電極と、前記第１ダミーゲート電極の真下に設けられた第２ダミーゲート電極とを有し、
前記第２トレンチ部は、前記第１ダミーゲート電極の側面、前記第１ダミーゲート電極と前記第２ダミーゲート電極の間、及び前記第２ダミーゲート電極と接する位置に設けられたダイオード領域絶縁膜を備えたことを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記ベース層の下方に前記半導体基板の不純物濃度よりも高濃度である第１導電型のキャリアストア層を備えたことを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１ゲート電極と前記第２ゲート電極の間では、前記絶縁膜の膜厚が０．０３μｍ以上であることを特徴とする請求項１から６のいずれか１項に記載の半導体装置。
【請求項８】
前記第２ゲート電極は、前記絶縁膜を介して前記ベース層に対向したことを特徴とする請求項１から７のいずれか１項に記載の半導体装置。
【請求項９】
第１導電型のドリフト層を有する半導体基板のおもて面から裏面に及ぶＩＧＢＴ領域と、
前記半導体基板の前記おもて面から前記裏面に及び、前記ＩＧＢＴ領域に隣接するダイオード領域と、を備え、
前記ＩＧＢＴ領域は、前記おもて面側に形成された第２導電型のベース層と、前記ベース層を貫通して設けられた第１トレンチ部と、を備え、
前記第１トレンチ部は、第１ゲート電極と、前記第１ゲート電極の真下に設けられた第２ゲート電極と、前記第１ゲート電極の側面、前記第１ゲート電極と前記第２ゲート電極の間、及び前記第２ゲート電極と接する位置に設けられた絶縁膜と、を有し、前記第２ゲート電極の上端は、前記ベース層の下端よりも上にあることを特徴とする半導体装置。
【請求項１０】
前記ダイオード領域は、前記おもて面側に形成された第２導電型のアノード層と、前記おもて面側に形成されたダミーゲート電極を有する第２トレンチ部と、を備えたことを特徴とする請求項９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関する。
【背景技術】
【０００２】
家電製品、電気自動車又は鉄道など幅広い分野で用いられるインバータ装置の多くは、誘導モータなどの誘導性負荷を駆動する。インバータ装置は、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）またはＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）などのスイッチング素子、及び還流ダイオード(以下、単にダイオードと称することがある)などの半導体装置を複数用いて構成し得る。インバータ装置は高効率かつ省電力であることが求められるため、半導体装置の高性能化と低コスト化が市場から要求されている。
【０００３】
電力用の半導体装置の高性能化と低コスト化のため、トレンチＭＯＳゲート構造、半導体基板の薄板化、及び逆導通型ＩＧＢＴ（RC-IGBT: Reverse Conducting IGBT）などが開発されている。ＲＣ−ＩＧＢＴとは、ＩＧＢＴとダイオードを同一半導体基板に内蔵して一体化したものである。
【０００４】
特許文献１には、トレンチゲート構造を有する半導体装置が開示されている。この半導体装置は、第１導電型の半導体基板と、該半導体基板のおもて面側に形成され、該半導体基板の不純物濃度よりも高濃度である第１導電型の蓄積層と、該半導体基板のおもて面に形成されたトレンチ部とを備える。該トレンチ部は、第１導電部と、該第１導電部の下方であって、該蓄積層の深さ方向における中心位置よりも下方に形成された第２導電部と、該第１導電部の側面および該第２導電部の周囲を覆う絶縁膜とを有し、該トレンチ部は、該絶縁膜が該第１導電部と該第２導電部との間を絶縁するスプリット構造、又は、該絶縁膜が該第１導電部の側面よりも該第２導電部の側面に厚く形成された厚膜構造の少なくとも一方を有する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１７−１４７４３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＲＣ−ＩＧＢＴのＩＧＢＴ領域には、半導体基板のおもて面側に、トレンチゲート、ゲート電極、ｐ＋型の拡散層、ｐ型のベース層、ｎ＋型のエミッタ層及びエミッタ電極を設け得る。さらに、半導体基板の裏面側に、ｎ型のバッファ層、ｐ型のコレクタ層及びコレクタ電極を設け得る。
【０００７】
ＲＣ−ＩＧＢＴのダイオード領域には、半導体基板のおもて面側に、不純物濃度の低いｐ−型のアノード層とアノード電極とを設け得る。アノード電極はエミッタ電極と共通とし得る。さらに、半導体基板の裏面側に、ｎ型のバッファ層、n＋型のカソード層及びカソード電極を設け得る。カソード電極はコレクタ電極と共通とし得る。ＩＧＢＴ領域とダイオード領域において、おもて面側の構成と裏面側の構成の間にｎ−型のドリフト層がある。
【０００８】
ＲＣ−ＩＧＢＴではＩＧＢＴとダイオードが同一基板に配置されるため、隣接するＩＧＢＴとダイオードは影響し合う。例えば、ダイオードを動作させる際に、ＩＧＢＴのゲート電極に正のバイアス電圧を印加するとｐ型のベース層の中に反転層であるｎ型のチャネル層が形成される。これにより、ｎ＋型のカソード層、ｎ型のバッファ層、ｎ−型のドリフト層、ｎ型のチャネル層及びｎ＋型のエミッタ層が電気的に接続され、ＭＯＳＦＥＴ動作する。そうすると、ダイオード動作時に電子キャリアがドリフト層に蓄積されず、ＩＧＢＴ領域に流入する。これにより、正常にバイポーラ動作せず、スナップバックが起こるため、ダイオードの出力特性が劣化したり、オン電圧が悪化したりする。
【０００９】
例えば特許文献１に提案される構造において、ダイオード動作時に第１導電部に正バイアスを印加した場合、電子キャリアがＩＧＢＴのチャネル経由で排出されてしまい、正常にバイポーラ動作しない恐れがある。
【００１０】
本発明は、上述のような課題を解決するためになされたもので、１つの半導体基板にトランジスタ領域とダイオード領域が併設された半導体装置において、ダイオード動作時に良好な電気特性を実現できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本願の発明に係る半導体装置は、第１導電型のドリフト層を有する半導体基板のおもて面から裏面に及ぶＩＧＢＴ領域と、該半導体基板の該おもて面から該裏面に及び、該ＩＧＢＴ領域に隣接するダイオード領域と、を備え、該ＩＧＢＴ領域は、該おもて面側に形成された第２導電型のベース層と、該ベース層を貫通して設けられた第１トレンチ部と、を備え、該第１トレンチ部は、下端が該ベース層の下端よりも上にある第１ゲート電極と、該第１ゲート電極の真下に設けられた第２ゲート電極と、該第１ゲート電極の側面、該第１ゲート電極と該第２ゲート電極の間、及び該第２ゲート電極と接する位置に設けられた絶縁膜と、を有し、該ダイオード領域は、該おもて面側に形成された第２導電型のアノード層と、該おもて面側に形成されたダミーゲート電極を有する第２トレンチ部と、を備えたことを特徴とする。
【００１２】
本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【００１３】
本発明によれば、トランジスタ領域の１つのトレンチ部に、第１ゲート電極と、第１ゲート電極の真下に第１ゲート電極と絶縁されて設けられた第２ゲート電極とを設け、第１ゲート電極の下端をベース層の下端よりも上に位置させる。第２ゲート電極に負のバイアス電圧を印加するとドリフト層にｐ型の反転層であるプロテクション層が形成され、ダイオードをオン状態にする際に第１ゲート電極に正のバイアス電圧が印加された状態で、電子キャリアがトランジスタ領域に流入することを防止又は抑制できる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１に係る半導体装置の断面図である。
【図２】半導体装置をおもて面側から見た平面図である。
【図３】半導体装置を裏面側から見た平面図である。
【図４】図２のＢ−Ｂ´線における断面図である。
【図５】スナップバック現象を示す図である。
【図６】電圧印加された半導体装置の断面図である。
【図７】電圧印加された半導体装置の断面図である。
【図８】ダイオードのＭＯＳ特性のシミュレーション結果を示す図である。
【図９】実施の形態２に係る半導体装置の平面図である。
【図１０】半導体装置の一部断面図である。
【図１１】実施の形態３に係る半導体装置の断面図である。
【図１２】実施の形態４に係る半導体装置の断面図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照しながら実施形態について説明する。図面は模式的に示されたものであるため、サイズおよび位置の相互関係は変更し得る。以下の説明では、同じ又は対応する構成要素には同じ符号を付与し、繰り返しの説明を省略する場合がある。以下の説明では、「上」、「下」、「側」、「底」、「表（おもて）」または「裏」などの特定の位置および方向を意味する用語が用いられる場合があるが、これらの用語は、実施形態の内容を理解することを容易にするため便宜上用いられているものであり、実際に実施される際の方向を限定するものではない。半導体の導電型について、第１導電型をｎ型、第２導電型をｐ型として説明を行う。しかし、これらを反対にして第１導電型をｐ型、第２導電型をｎ型としてもよい。ｎ＋型はｎ型よりもドナー不純物の濃度が高く、ｎ−型はｎ型よりもドナー不純物の濃度が低いことを意味する。同様に、ｐ＋型はｐ型よりもアクセプタ不純物の濃度が高く、ｐ−型はｐ型よりもアクセプタ不純物の濃度が低いことを意味する。
【００１６】
実施の形態１．
図１は、実施の形態１に係る半導体装置１０の断面図である。この半導体装置１０はＲＣ−ＩＧＢＴである。半導体装置１０は半導体基板４０を備えている。半導体基板４０は、第１主面であるおもて面４０Ａと、第１主面に対向する第２主面である裏面４０Ｂを備えている。半導体基板４０は第１導電型のドリフト層１３を有している。１つの半導体基板４０には、ＩＧＢＴ領域１１とダイオード領域１２が設けられている。ＩＧＢＴ領域１１は、半導体基板４０のおもて面４０Ａから裏面４０Ｂに及ぶ。ダイオード領域１２も、半導体基板４０のおもて面４０Ａから裏面４０Ｂに及ぶ。ＩＧＢＴ領域１１とダイオード領域１２は隣接している。
【００１７】
図２は、半導体装置１０をおもて面４０Ａ側から見た平面図である。ＩＧＢＴ領域１１には、ｎ＋型のエミッタ層１６、ｐ＋型の拡散層１５及び第１トレンチ部１９がある。エミッタ層１６と拡散層１５は島状に複数設けられている。第１トレンチ部１９は複数直線的に設けられている。ダイオード領域１２には、ｐ−型のアノード層２９と、第２トレンチ部２８がある。第２トレンチ部２８は複数直線的に設けられている。なお、図２のエミッタ層１６を通るＡ−Ａ´線における断面図が図１である。
【００１８】
図３は、半導体装置１０を裏面４０Ｂ側から見た平面図である。ＩＧＢＴ領域１１にはｐ型のコレクタ層２５がある。ダイオード領域１２にはｎ＋型のカソード層３０がある。
【００１９】
ＩＧＢＴ領域１１の構成例について説明する。ＩＧＢＴ領域１１には、図２に示されるようにｐ＋型の拡散層１５とｎ＋型のエミッタ層１６があり、さらに図１に示されるようにｎ−型のドリフト層１３、ｐ型のベース層１４、及び第１トレンチ部１９がある。ベース層１４はｎ−型のドリフト層１３の上面に設けられている。すなわち、おもて面４０Ａ側にｐ型のベース層１４がある。そのベース層１４の上面に、ｐ＋型の拡散層１５またはｎ＋型のエミッタ層１６が選択的に形成されている。ｎ＋型のエミッタ層１６は、平面視においてｐ＋型の拡散層１５を囲って形成され得る。
【００２０】
第１トレンチ部１９はベース層１４を貫通して設けられている。第１トレンチ部１９は、図１に示されるように、第１ゲート電極３６、第２ゲート電極３７及び絶縁膜１８を備えている。第１ゲート電極３６と第２ゲート電極３７は、１つのトレンチ溝に上下に分かれて設けられている。第１ゲート電極３６と第２ゲート電極３７は例えばポリシリコンなどの導電材料とすることができる。第１ゲート電極３６は、絶縁膜１８を介してベース層１４に対向している。絶縁膜１８の材料は例えばＳｉＯ２である。第１ゲート電極３６の真下に第２ゲート電極３７が設けられている。第１ゲート電極３６の下端はベース層１４の下端よりも上にある。例えば、第２ゲート電極３７の上端の部分を、絶縁膜１８を介してベース層１４に対向させてもよい。
【００２１】
絶縁膜１８は、第１ゲート電極３６の側面、第１ゲート電極３６と第２ゲート電極３７の間、及び第２ゲート電極３７と接する位置に設けることができる。絶縁膜１８は、例えば、第１ゲート電極３６の側面に設けられた第１部分１８ａと、第１ゲート電極３６と第２ゲート電極３７の間に設けられた第２部分１８ｂと、第２ゲート電極３７と接しその側面と下端部を覆う第３部分１８ｃを備える。
【００２２】
第１トレンチ部１９は、平面視でｎ＋型のエミッタ層１６が形成された部分では図１に示すようにエミッタ層１６とベース層１４を貫通してドリフト層１３に達するが、平面視でｐ＋型の拡散層１５が形成された部分では拡散層１５とベース層１４を貫通してドリフト層１３に達する。図４は、図２の拡散層１５を通るＢ−Ｂ´線における断面図である。図４には、第１トレンチ部１９が拡散層１５とベース層１４を貫通してドリフト層１３に達することが図示されている。
【００２３】
ＩＧＢＴ領域１１の表面構造として、例えば図１に示すエミッタ電極２０、層間絶縁膜２１およびバリアメタル２３が形成されている。層間絶縁膜２１は第１トレンチ部１９を覆っており、これにより第１ゲート電極３６とエミッタ電極２０の絶縁が図られている。層間絶縁膜２１にはコンタクトホール２２が形成されている。コンタクトホール２２により、ｐ＋型の拡散層１５とｎ＋型のエミッタ層１６の一部が層間絶縁膜２１から露出する。そして、層間絶縁膜２１の上とコンタクトホール２２の内部にバリアメタル２３が形成されている。バリアメタル２３は、コンタクトホール２２において拡散層１５およびエミッタ層１６の上面に接触する。バリアメタル２３はシリコン半導体と接触することでシリサイド化し、エミッタ層１６および拡散層１５との接触抵抗を低減する。
【００２４】
デザインルールの微細化を実現するため、バリアメタル２３の上にタングステンプラグを形成し得る。コンタクトホール２２にタングステンプラグを用いる場合、バリアメタル２３は、上述した効果を得るために遷移金属とすることができる。例えばバリアメタル２３はチタン又は窒化チタンを有する多層構造とすることができる。バリアメタル２３、又はバリアメタル２３とタングステンプラグの上に、エミッタ電極２０が形成される。エミッタ電極２０は例えばアルミ又はアルミニウム合金で形成することができる。エミッタ電極２０は、バリアメタル２３を介してｎ＋型のエミッタ層１６と接し、バリアメタル２３を介してｐ＋型の拡散層１５と接する。
【００２５】
ＩＧＢＴ領域１１の裏面構造として、ｎ型のバッファ層２４、ｐ型のコレクタ層２５およびコレクタ電極２６を形成し得る。バッファ層２４はドリフト層１３の下面に設けられ、コレクタ層２５はバッファ層２４の下面に設けられる。
【００２６】
このようなＩＧＢＴ領域１１を有するＲＣ−ＩＧＢＴである半導体装置１０は、ｐ型のベース層１４、ｐ＋型の拡散層１５、絶縁膜１８及び第１ゲート電極３６を有するトレンチＭＯＳゲート構造により高チャネル密度を実現することができる。さらに、ｎ−型のドリフト層１３を薄くすることで低損失化を実現することができる。ｎ−型のドリフト層１３を薄くすると、ＩＧＢＴのスイッチングオフ時にｐ型のベース層１４とｎ−型のドリフト層１３のｐｎ接合から伸びる空乏層のストッパーが必要となる。そのようなストッパーとしてｎ−型のドリフト層１３よりも不純物濃度が高いｎ型のバッファ層２４が設けられる。なお、バッファ層２４の有無は製品用途によって決まり、製品用途によっては省略し得る。
【００２７】
ＩＧＢＴのオン時には、ｎ−型のドリフト層１３、ｐ型のベース層１４、ｎ＋型のエミッタ層１６、絶縁膜１８および第１ゲート電極３６によりｎチャネルＭＯＳＦＥＴが形成され、ｐ型のコレクタ層２５、ｎ型のバッファ層２４、ｎ−型のドリフト層１３、ｐ型のベース層１４、ｐ＋型の拡散層１５の経路で電流が流れる。すなわち、ｎ−型のドリフト層１３、ｐ型のベース層１４、ｎ＋型のエミッタ層１６、絶縁膜１８および第１ゲート電極３６はトレンチＭＯＳゲート構造であり、このようなトレンチＭＯＳゲート構造が複数形成されている。なお、ｐ＋型の拡散層１５は、スイッチングオフ時に発生するキャリアの掃き出しと、エミッタ電極２０とのコンタクト抵抗を下げる効果を有する。以上がＩＧＢＴ領域１１の構成である。
【００２８】
次に、ダイオード領域１２の構成例について説明する。半導体基板４０は、ダイオード領域１２においてｎ−型のドリフト層１３、第２トレンチ部２８およびｐ−型のアノード層２９を備えている。このドリフト層１３は、ＩＧＢＴ領域１１とダイオード領域１２の両方にある。ダイオード領域１２において、ドリフト層１３の上にはアノード層２９が形成されている。つまり、おもて面４０Ａ側にはｐ−型のアノード層２９がある。アノード層２９の上面からアノード層２９を貫通してドリフト層１３に達する複数の第２トレンチ部２８が形成されている。第２トレンチ部２８は、ダミーゲート絶縁膜２８ａと、ダミーゲート絶縁膜２８ａに接するダミーゲート電極２８ｂを備えている。ダミーゲート電極２８ｂは例えばポリシリコンなどの導電材料とすることができる。このように、おもて面４０Ａ側に第２トレンチ部２８が設けられている。
【００２９】
ダイオード領域１２の表面構造としてエミッタ電極２０が設けられている。エミッタ電極２０は、ＩＧＢＴ領域１１とダイオード領域１２で共通使用する電極である。エミッタ電極２０の材料は例えばアルミ又はアルミニウム合金である。ＩＧＢＴ領域１１とダイオード領域１２でエミッタ電極２０を共用することにより、半導体装置１０を用いたアセンブリプロセスにおいてワイヤボンディングまたは半田濡れ性の条件をＩＧＢＴ領域１１とダイオード領域１２で同一にすることができる。ｐ−型のアノード層２９のｐ型不純物濃度が低いので良好なダイオード特性を得ることができる。しかし、ｐ−型のアノード層２９をバリアメタル２３と接触させると、ショットキー接合となりコンタクト抵抗が大きくなる。従って、一例によれば、ダイオード領域１２にはバリアメタル２３を設けない。バリアメタル２３をアノード層２９に接触させる場合には、ｐ−型のアノード層２９のｐ型不純物濃度を高くすれば、オーミック接触にすることができる。
【００３０】
ダイオード領域１２の裏面構造として、ｎ型のバッファ層２４、ｎ＋型のカソード層３０及びコレクタ電極２６が設けられている。ｎ型のバッファ層２４とコレクタ電極２６は、ＩＧＢＴ領域１１とダイオード領域１２で共通利用することができる。
【００３１】
ダイオードのオン時の動作を説明する。エミッタ電極２０とコレクタ電極２６の間に正の電圧が印加されると、ｐ−型のアノード層２９からドリフト層１３へホールキャリアが注入され、ｎ＋型のカソード層３０からドリフト層１３へ電子キャリアが注入される。そして、印加電圧が降下電圧以上になるとダイオードはオン状態になる。ダイオードがオン状態になると、エミッタ電極２０、ｐ−型のアノード層２９、ｎ−型のドリフト層１３、ｎ＋型のカソード層３０、コレクタ電極２６の経路で電流が流れる。
【００３２】
次に、ダイオードのオフ時の動作を説明する。一般的に、ダイオードはオンからオフに切り替わる際にリカバリ動作を行う。リカバリ動作とは、一時的にダイオードの負電圧側に電流が流れた後、オフ状態に戻る動作のことであり、この期間を逆回復時間と呼ぶ。さらに、逆回復時間中に発生する負電流のピーク値をリカバリ電流、発生する損失をリカバリ損失と呼ぶ。
【００３３】
仮に、ＩＧＢＴ領域１１において絶縁膜１８の第２部分１８ｂがなく、１つの第１トレンチ部に１つのゲート電極（以後、一体型ゲート電極という）が設けられた場合を考える。この場合、ダイオードのオン動作時に当該一体型ゲート電極に正のバイアス電圧を印加すると、ｐ型のベース層１４にｎ型のチャネル層が形成され、カソード層３０、バッファ層２４、ドリフト層１３、チャネル層及びｎ＋型のエミッタ層１６が電気的に接続される。これはユニポーラデバイスのＭＯＳＦＥＴ動作に類似しており、カソード層３０からドリフト層１３に提供された電子キャリアは、チャネル層を介してＩＧＢＴ領域１１に流入する。そして、電子キャリアがドリフト層１３に蓄積されず、ＩＧＢＴ領域１１へ多量に流入するとダイオードが正常にオンせずにスナップバックを起こす。
【００３４】
図５は、そのようなスナップバックを示す図である。横軸はＶａｋ（アノードカソード間電圧）又はＶｅｃ（エミッタコレクタ間電圧）であり、縦軸はＩａ（アノード電流）又はＩｅｃ（エミッタコレクタ電流）である。破線で示される波形Ｃ２は、ダイオードのオン動作時に一体型ゲート電極に正のバイアス電圧を印加した場合のダイオード出力波形のシミュレーション結果である。正のバイアス電圧とは、ゲート−エミッタ間電圧Ｖｇｅを１５Ｖとすることである。実線で示される波形Ｃ１は、ダイオードのオン動作時に一体型ゲート電極に正のバイアス電圧を印加しない場合のダイオード出力波形のシミュレーション結果である。図５から、一体型ゲート電極に正のバイアス電圧を印加することで、低電圧においてＭＯＳＦＥＴ動作によって電流が流れていることが分かる。
【００３５】
実施の形態１に係る半導体装置１０では、第１トレンチ部１９は分離された上下２段のゲート電極を備える。具体的には、１つの第１トレンチ部１９に、分離された第１ゲート電極３６と第２ゲート電極３７が設けられる。絶縁膜１８の第２部分１８ｂによって第1ゲート電極３６と第２ゲート電極３７が絶縁されている。つまり、第１ゲート電極３６と第２ゲート電極３７は電気的に絶縁されているので、異電圧とすることが可能である。例えば、第１ゲート電極３６にゲート駆動電圧を入力して、第２ゲート電極３７をゲート電位、エミッタ電位又はフローティング電位とすることも可能である。
【００３６】
第２ゲート電極３７に負のバイアス電圧を印加とすることでドリフト層１３とチャネル層の接続を遮断又は高抵抗化することができる。ドリフト層１３とチャネル層の接続を遮断又は高抵抗化することで、ダイオードの順方向動作時のスナップバック、及びＶＦ値が大きくなる方向へシフトすることを防ぐことができる。第１ゲート電極３６と第２ゲート電極３７への電圧印加に±１５Ｖ電源を使用する場合、第１ゲート電極３６と第２ゲート電極３７の電位差は最大で３０Ｖとなるため、絶縁膜１８は３０Ｖの電位差に耐え得る程度の膜厚とすべきである。ＳｉＯ２を材料とする絶縁膜の絶縁破壊電界強度を１０×１０６Ｖ／ｃｍとすると、３０Ｖに対し０．０３μｍ以上の膜厚が必要となる。そのため、絶縁膜１８の材料をＳｉＯ２とした場合、第２部分１８ｂの厚さは例えば０．０３μｍ以上とする。言いかえれば、第１ゲート電極３６と第２ゲート電極３７の間では、絶縁膜の膜厚を０．０３μｍ以上とし得る。
【００３７】
図６は、第１ゲート電極３６に正電圧を印加し、第２ゲート電極３７に負電圧を印加した状態を示す半導体装置の断面図である。この場合、第１ゲート電極３６の周りには絶縁膜１８の第１部分１８ａを介してｎ型のチャネル層４１が形成され、第２ゲート電極３７の周りには絶縁膜１８の第３部分１８ｃを介してｐ型のプロテクション層４２が形成される。ｐ型のプロテクション層４２が形成されることで、ドリフト層１３とチャネル層４１の電気的接続を遮断又は高抵抗化できる。第１ゲート電極３６の下端をベース層１４の下端よりも上に設けることが、ドリフト層１３とチャネル層４１の間にプロテクション層４２を提供することを容易にする。必要に応じて、例えば第２ゲート電極３７の上端をベース層１４の下端よりも上に設けることで、ドリフト層１３とチャネル層４１の間へのプロテクション層４２の提供を確実にすることができる。
【００３８】
図７は、第１ゲート電極３６に正電圧を印加し第２ゲート電極３７に負電圧を印加しつつ、エミッタ電極２０に正のバイアス電圧を印加したことを示す半導体装置の断面図である。図７はダイオードをオン動作させた場合を示す。このとき、ＩＧＢＴ領域１１のｐ型のベース層１４とｎ型のドリフト層１３のｐｎダイオードがオンし、ホールキャリア４３が経路４４でダイオード領域１２に流れる。
【００３９】
例えば、第１ゲート電極３６に正のバイアス電圧を印加し、第２ゲート電極３７に負のバイアス電圧を印加した場合には、図５の波形Ｃ１で表される正常なバイポーラ動作が得られる。他方、第１ゲート電極３６に正のバイアス電圧を印加し、第２ゲート電極３７に電圧を印加しない場合、低電流域でＭＯＳ電流が流れて、図５の波形Ｃ２で表されるスナップバックが生じる。このような相違は、ｐ型のプロテクション層４２の有無に起因する。つまり、プロテクション層４２によって、チャネル層４１とドリフト層１３との電気的接続を遮断又は高抵抗化できる。
【００４０】
図８は、実施の形態１に係る半導体装置１０のダイオードのＭＯＳ特性（Ｖｇｅ−Ｉｃ）のシミュレーション結果を示す図である。ｐ型のベース層１４の下端から第１ゲート電極３６の下端までの距離Ｘが異なる３つのデバイスについてシミュレーションを実施した。曲線Ｃ１はＸ＝０．１μｍとした半導体装置で得られたシミュレーション結果を示し、曲線Ｃ２はＸ＝０．２μｍとした半導体装置で得られたシミュレーション結果を示し、曲線Ｃ３はＸ＝０．３μｍとした半導体装置で得られたシミュレーション結果を示している。曲線Ｃ１、Ｃ２では、正常にコレクタ電流Ｉｃが流れているが、曲線Ｃ３では傾きが小さく動作異常となっている。このため、ＩＧＢＴの動作を可能とするためには、ｐ型のベース層１４の下端から第１ゲート電極３６の下端までの距離Ｘは、例えば０．３μｍ未満とする。言いかえれば、第１ゲート電極３６の下端は、ベース層１４の下端よりも０．３μｍ未満だけ上方に形成し得る。
【００４１】
上述したとおり、実施の形態１の半導体装置１０によれば、ダイオード動作時に第１ゲート電極３６に正のバイアス電圧が印加されたとしても、正常にバイポーラ動作し、良好なダイオードの出力特性が得られる。
【００４２】
以下に実施の形態にかかる半導体装置は実施の形態１との共通点が多いので実施の形態１との相違点を中心に説明する。
【００４３】
実施の形態２．
図９は、実施の形態２に係る半導体装置の平面図である。この半導体装置は、電気的に絶縁されたエミッタ電極２０、第１電極パッド５０及び第２電極パッド５２を備えている。半導体装置の外縁には、環状に終端領域４６が設けられている。
【００４４】
図１０は、図９の第１電極パッド５０と第２電極パッド５２を含んだ部分における半導体装置の断面図である。第１電極パッド５０は第１ゲート電極３６に電気的に接続されている。第２電極パッド５２は第２ゲート電極３７に電気的に接続されている。第１電極パッド５０と第２電極パッド５２は半導体基板４０の上方に設けられている。これらの電極パッドは例えばアルミニウム合金である。図１０は、電気的に絶縁された第１ゲート電極３６と第２ゲート電極３７の引き回しの一例を示す。分離された第１電極パッド５０と第２電極パッド５２は、第１ゲート電極３６と第２ゲート電極３７の電位を相違させることを可能とする。
【００４５】
例えば、第２ゲート電極３７に負のバイアス電圧を印加することで、ドリフト層１３とチャネル層の接続を遮断又は高抵抗化することが可能である。このような負のバイアス電圧は、ドリフト層１３とチャネル層の接続を遮断又は高抵抗化する必要のあるときにだけ印加することで、常時負のバイアス電圧を印加することを回避できる。例えば、ＩＧＢＴをオンするときは、第１ゲート電極３６にゲート駆動電圧を印加してチャネル層を形成しつつ、第２ゲート電極３７へは電圧印加しない。
【００４６】
実施の形態３．
図１１は、実施の形態３に係る半導体装置の断面図である。ＩＧＢＴ領域１１において、ベース層１４の下方にｎ型のキャリアストア層３９が設けられている。キャリアストア層３９のｎ型の不純物濃度は、ドリフト層１３のｎ型の不純物濃度よりも高い。例えば、キャリアストア層３９はＩＧＢＴ領域１１の全体に形成してもよい。これにより、ＩＧＢＴ導通時にｐ型のベース層１４とｎ−型のドリフト層１３のオン抵抗が下がるため、定常損失を低減し得る。
【００４７】
実施の形態４．
図１２は、実施の形態４に係る半導体装置の断面図である。第２トレンチ部２８は、第１ダミーゲート電極２８Ａと、第１ダミーゲート電極２８Ａの真下に設けられた第２ダミーゲート電極２８Ｂとを有している。第２トレンチ部２８はさらに、ダイオード領域絶縁膜２８Ｃを備えている。ダイオード領域絶縁膜２８Ｃは、第１ダミーゲート電極２８Ａの側面、第１ダミーゲート電極２８Ａと第２ダミーゲート電極２８Ｂの間、及び第２ダミーゲート電極２８Ｂと接する位置に設けることができる。このように、第２トレンチ部２８は第１トレンチ部１９と同じ形状及び材料とし得る。そうすると、ＩＧＢＴとダイオードのトレンチ及び内部電極を同一プロセスで形成できるため、製造コストを下げることができる。
【符号の説明】
【００４８】
１０  半導体装置、  １１  ＩＧＢＴ領域、  １２  ダイオード領域、  １３  ドリフト層、  １４  ベース層、  １９  第１トレンチ部、  ２８  第２トレンチ部、  ３６  第１ゲート電極、  ３７  第２ゲート電極、  ３９  キャリアストア層、  ４１  チャネル層、  ４２  プロテクション層、  ５０  第１電極パッド、  ５２  第２電極パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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