(57)【要約】【課題】半導体記憶装置のチップ面積を縮小する。【解決手段】実施形態の半導体記憶装置は、メモリチップと、回路チップとを含む。メモリチップは、第１及び第２ビット線とそれぞれ電気的に接続された第１及び第２接合金属とを含む。回路チップは、第１及び第２センスアンプとそれぞれ電気的に接続され且つ第１及び第２接合金属とそれぞれ対向する第３及び第４接合金属ＢＰとを含み、メモリチップと接合される。第１センスアンプは、第１アクティブ領域ＡＡ（ＨＶ）と第２アクティブ領域ＡＡ（ＬＶ）とを含む。第１アクティブ領域には、第１トランジスタ３０が設けられる。第２センスアンプは、第３アクティブ領域ＡＡ（ＨＶ）と第４アクティブ領域ＡＡ（ＬＶ）とを含む。第３アクティブ領域には、第２トランジスタ３０が設けられる。平面視において、第３及び第４接合金属は、それぞれ第１及び第３アクティブ領域と重なっている。【選択図】図１２
2020178010.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２メモリセルと、前記第１及び第２メモリセルとそれぞれ電気的に接続された第１及び第２ビット線と、前記第１及び第２ビット線とそれぞれ電気的に接続された第１及び第２接合金属と、を含むメモリチップと、
基板と、前記基板に設けられた第１及び第２センスアンプと、前記第１及び第２センスアンプとそれぞれ電気的に接続され且つ前記第１及び第２接合金属とそれぞれ対向する第３及び第４接合金属とを含み、前記メモリチップと接合された回路チップと、を備え、
前記第１及び第２接合金属はそれぞれ前記第３及び第４接合金属と電気的に接続され、
前記第１センスアンプは、第１アクティブ領域と、前記第１アクティブ領域と異なる第２アクティブ領域とを含み、前記第１アクティブ領域には、前記第３接合金属と前記第２アクティブ領域との間に電気的に接続された第１トランジスタが設けられ、
前記第２センスアンプは、前記第１アクティブ領域と第１方向において隣り合う第３アクティブ領域と、前記第２アクティブ領域と前記第１方向と交差する第２方向に隣り合い且つ前記第３アクティブ領域と異なる第４アクティブ領域とを含み、前記第３アクティブ領域には、前記第４接合金属と前記第４アクティブ領域との間に電気的に接続された第２トランジスタが設けられ、
平面視において、前記第３及び第４接合金属は、それぞれ前記第１及び第３アクティブ領域と重なっている、半導体記憶装置。
【請求項２】
平面視において、前記第３接合金属と前記第４接合金属とのそれぞれは、前記第２アクティブ領域と前記第４アクティブ領域との両方と重ならない、
請求項１に記載の半導体記憶装置。
【請求項３】
前記第１アクティブ領域と前記第３アクティブ領域とは連続的に設けられ、
前記第１アクティブ領域及び前記第３アクティブ領域には、前記第１トランジスタと前記第２トランジスタとの間に直列に接続された第３トランジスタ及び第４トランジスタがさらに設けられ、前記第１トランジスタと前記第３トランジスタとの間のノードが前記第３接合金属と電気的に接続され、前記第２トランジスタと前記第４トランジスタとの間のノードが前記第４接合金属と電気的に接続される、
請求項１に記載の半導体記憶装置。
【請求項４】
前記第１及び第２メモリセルのそれぞれのゲートに接続されたワード線と、
消去動作を実行するコントローラと、をさらに備え、
前記消去動作において前記コントローラは、前記ワード線に第１電圧を印加し、前記第３トランジスタと前記第４トランジスタとの間のノードに前記第１電圧よりも高い消去電圧を印加し、前記第３トランジスタと前記第４トランジスタのそれぞれのゲートに前記消去電圧よりも高い第２電圧を印加する、
請求項３に記載の半導体記憶装置。
【請求項５】
前記第１アクティブ領域と前記第３アクティブ領域との間が絶縁されている、
請求項１に記載の半導体記憶装置。
【請求項６】
前記メモリチップは、互いに離れて積層された複数の第１導電体層と、それぞれが前記複数の導電体層を貫通する第１及び第２ピラーと、前記第１及び第２ピラーとそれぞれ接続された第２及び第３導電体層とを含み、
前記第１ピラーと前記第１導電体層との交差部分がメモリセルとして機能し、前記第２及び第３導電体層がそれぞれ前記第１及び第２ビット線として使用される、
請求項１に記載の半導体記憶装置。
【請求項７】
前記第１接合金属と、前記第２接合金属と、前記第３接合金属と、前記第４接合金属とのそれぞれは、銅を含む、
請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１８−０４５７４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体記憶装置のチップ面積を縮小する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、メモリチップと、回路チップとを含む。メモリチップは、第１及び第２メモリセルと、第１及び第２メモリセルのそれぞれの一端とそれぞれ電気的に接続された第１及び第２ビット線と、第１及び第２ビット線とそれぞれ電気的に接続された第１及び第２接合金属とを含む。回路チップは、基板と、基板に設けられた第１及び第２センスアンプと、第１及び第２センスアンプとそれぞれ電気的に接続され且つ第１及び第２接合金属とそれぞれ対向する第３及び第４接合金属とを含み、メモリチップと接合される。第１及び第２接合金属はそれぞれ第３及び第４接合金属と電気的に接続される。第１センスアンプは、第１アクティブ領域と、第１アクティブ領域と異なる第２アクティブ領域とを含む。第１アクティブ領域には、第３接合金属と第２アクティブ領域との間に電気的に接続された第１トランジスタが設けられる。第２センスアンプは、第１アクティブ領域と第１方向において隣り合う第３アクティブ領域と、第２アクティブ領域と第１方向と交差する第２方向に隣り合い且つ第３アクティブ領域と異なる第４アクティブ領域とを含み、第３アクティブ領域には、第４接合金属と第４アクティブ領域との間に電気的に接続された第２トランジスタが設けられる。平面視において、第３及び第４接合金属は、それぞれ第１及び第３アクティブ領域と重なっている。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置の構成例を示すブロック図。
【図２】第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路構成の一例を示す回路図。
【図３】第１実施形態に係る半導体記憶装置の備えるセンスアンプモジュールの回路構成の一例を示す回路図。
【図４】第１実施形態に係る半導体記憶装置におけるセンスアンプユニットの回路構成の一例を示す回路図。
【図５】第１実施形態に係る半導体記憶装置の構造の一例を示す斜視図。
【図６】第１実施形態に係る半導体記憶装置のメモリ領域における平面レイアウトの一例を示す平面図。
【図７】第１実施形態に係る半導体記憶装置のメモリ領域における断面構造の一例を示す、図６のＶＩＩ−ＶＩＩ線に沿った断面図。
【図８】第１実施形態に係る半導体記憶装置におけるメモリピラーの断面構造の一例を示す、図７のＶＩＩＩ−ＶＩＩＩ線に沿った断面図。
【図９】第１実施形態に係る半導体記憶装置のセンスアンプ領域における平面レイアウトの一例を示す平面図。
【図１０】第１実施形態に係る半導体記憶装置におけるセンスアンプグループの平面レイアウトの一例を示す平面図。
【図１１】第１実施形態に係る半導体記憶装置のセンスアンプ領域における断面構造の一例を示す断面図。
【図１２】第１実施形態に係る半導体記憶装置のセンスアンプ領域における、貼合パッド、アクティブ領域、及びゲート線の平面レイアウトの一例を示す平面図。
【図１３】第１実施形態に係る半導体記憶装置のセンスアンプ領域における、貼合パッド並びに配線層Ｄ０及びＤ１の平面レイアウトの一例を示す平面図。
【図１４】第１実施形態に係る半導体記憶装置のセンスアンプ領域における、貼合パッド並びに配線層Ｄ２及びＤ３の平面レイアウトの一例を示す平面図。
【図１５】第１実施形態に係る半導体記憶装置のセンスアンプ領域における、貼合パッド、アクティブ領域、及びゲート線の平面レイアウトの一例を示す平面図。
【図１６】第１実施形態に係る半導体記憶装置における消去動作の一例を示すタイミングチャート。
【図１７】第２実施形態に係る半導体記憶装置におけるセンスアンプユニットの回路構成の一例を示す回路図。
【図１８】第２実施形態に係る半導体記憶装置におけるセンスアンプグループの平面レイアウトの一例を示す平面図。
【図１９】第２実施形態に係る半導体記憶装置のセンスアンプ領域における貼合パッドの平面レイアウトの一例を示す平面図。
【図２０】第２実施形態に係る半導体記憶装置における消去動作の一例を示すタイミングチャート。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。
【０００８】
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
【０００９】
［１］第１実施形態
以下に、第１実施形態に係る半導体記憶装置１について説明する。
【００１０】
［１−１］半導体記憶装置１の構成
［１−１−１］半導体記憶装置１の全体構成
図１は、第１実施形態に係る半導体記憶装置１の構成例を示している。半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ２によって制御される。半導体記憶装置１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインターフェイス規格をサポートしている。
【００１１】
図１に示すように、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、並びにセンスアンプモジュール１６を備えている。
【００１２】
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
【００１３】
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
【００１４】
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含んでいる。例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
【００１５】
シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
【００１６】
ドライバモジュール１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡｄに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
【００１７】
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡｄに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
【００１８】
センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
【００１９】
以上で説明した半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
【００２０】
［１−１−２］半導体記憶装置１の回路構成
（メモリセルアレイ１０の回路構成について）
図２は、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の回路構成の一例を、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを抽出して示している。図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。
【００２１】
各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
【００２２】
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７は、直列接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の一端に接続される。選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
【００２３】
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。ストリングユニットＳＵ０〜ＳＵ３内のそれぞれの選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
【００２４】
以上で説明したメモリセルアレイ１０の回路構成において、ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
【００２５】
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
【００２６】
尚、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０は、以上で説明した回路構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
【００２７】
（センスアンプモジュール１６の回路構成について）
図３は、第１実施形態に係る半導体記憶装置１の備えるセンスアンプモジュール１６の回路構成の一例を示している。図３に示すように、センスアンプモジュール１６は、例えばセンスアンプユニットＳＡＵ０〜ＳＡＵｍを含んでいる。センスアンプユニットＳＡＵ０〜ＳＡＵｍは、それぞれビット線ＢＬ０〜ＢＬｍにそれぞれ関連付けられている。各センスアンプユニットＳＡＵは、例えばビット線接続部ＢＬＨＵ、センスアンプ部ＳＡ、バスＬＢＵＳ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ及びＸＤＬを含んでいる。
【００２８】
ビット線接続部ＢＬＨＵは、関連付けられたビット線ＢＬと、センスアンプ部ＳＡとの間に接続される。センスアンプ部ＳＡは、例えば読み出し動作において、関連付けられたビット線ＢＬの電圧に基づいて、読み出しデータが“０”であるか“１”であるかを判定する。言い換えると、センスアンプ部ＳＡは、関連付けられたビット線ＢＬに読み出されたデータをセンスして、選択されたメモリセルの記憶するデータを判定する。ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ及びＸＤＬのそれぞれは、読み出しデータや書き込みデータ等を一時的に保持する。
【００２９】
センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ及びＸＤＬは、それぞれがバスＬＢＵＳに接続され、バスＬＢＵＳを介して互いにデータを送受信することが出来る。ラッチ回路ＸＤＬは、図示されない入出力回路に接続され、センスアンプユニットＳＡＵと入出力回路との間のデータの入出力に使用される。また、ラッチ回路ＸＤＬは、例えば半導体記憶装置１のキャッシュメモリとしても使用され得る。例えば、半導体記憶装置１は、ラッチ回路ＳＤＬ、ＡＤＬ及びＢＤＬが使用中であったとしても、ラッチ回路ＸＤＬが空いている場合にレディ状態になることが出来る。
【００３０】
図４は、第１実施形態に係る半導体記憶装置１におけるセンスアンプユニットＳＡＵの回路構成の一例を示している。図４に示すように、例えば、センスアンプ部ＳＡはトランジスタ２０〜２７並びにキャパシタ２８を含み、ビット線接続部ＢＬＨＵはトランジスタ３０及び３１を含んでいる。
【００３１】
トランジスタ２０は、Ｐ型のＭＯＳトランジスタである。トランジスタ２１〜２７のそれぞれは、Ｎ型のＭＯＳトランジスタである。トランジスタ３０及び３１のそれぞれは、トランジスタ２０〜２７のそれぞれよりも高耐圧なＮ型のＭＯＳトランジスタである。以下では、トランジスタ２０〜２７のことを低耐圧トランジスタ、トランジスタ３０及び３１のことを高耐圧トランジスタとも称する。
【００３２】
トランジスタ２０のソースは、電源線に接続される。トランジスタ２０のドレインは、ノードＮＤ１に接続される。トランジスタ２０のゲートは、例えばラッチ回路ＳＤＬ内のノードＩＮＶに接続される。トランジスタ２１のドレインは、ノードＮＤ１に接続される。トランジスタ２１のソースは、ノードＮＤ２に接続される。トランジスタ２１のゲートには、制御信号ＢＬＸが入力される。トランジスタ２２のドレインは、ノードＮＤ１に接続される。トランジスタ２２のソースは、ノードＳＥＮに接続される。トランジスタ２２のゲートには、制御信号ＨＬＬが入力される。
【００３３】
トランジスタ２３のドレインは、ノードＳＥＮに接続される。トランジスタ２３のソースは、ノードＮＤ２に接続される。トランジスタ２３のゲートには、制御信号ＸＸＬが入力される。トランジスタ２４のドレインは、ノードＮＤ２に接続される。トランジスタ２４のゲートには、制御信号ＢＬＣが入力される。トランジスタ２５のドレインは、ノードＮＤ２に接続される。トランジスタ２５のソースは、ノードＳＲＣに接続される。トランジスタ２５のゲートは、例えばラッチ回路ＳＤＬ内のノードＩＮＶに接続される。
【００３４】
トランジスタ２６のソースは、接地される。トランジスタ２６のゲートは、ノードＳＥＮに接続される。トランジスタ２７のドレインは、バスＬＢＵＳに接続される。トランジスタ２７のソースは、トランジスタ２６のドレインに接続される。トランジスタ２７のゲートには、制御信号ＳＴＢが入力される。キャパシタ２８の一方電極は、ノードＳＥＮに接続される。キャパシタ２８の他方電極には、クロックＣＬＫが入力される。
【００３５】
トランジスタ３０のドレインは、トランジスタ２４のソースに接続される。トランジスタ３０のソースは、ビット線ＢＬに接続される。トランジスタ３０のゲートには、制御信号ＢＬＳが入力される。トランジスタ３１のドレインは、ノードＢＬＢＩＡＳに接続される。トランジスタ３１のソースは、ビット線ＢＬに接続される。トランジスタ３１のゲートには、制御信号ＢＩＡＳが入力される。
【００３６】
以上で説明したセンスアンプユニットＳＡＵの回路構成において、トランジスタ２０のソースに接続された電源線には、例えば電源電圧ＶＤＤが印加される。ノードＳＲＣには、例えば接地電圧ＶＳＳが印加される。制御信号ＢＬＸ、ＨＬＬ、ＸＸＬ、ＢＬＣ、ＳＴＢ、ＢＬＳ及びＢＩＡＳ、並びにクロックＣＬＫのそれぞれは、例えばシーケンサ１３によって生成される。センスアンプ部ＳＡは、例えば制御信号ＳＴＢがアサートされたタイミングに基づいて、ビット線ＢＬに読み出されたデータを判定する。
【００３７】
尚、第１実施形態に係る半導体記憶装置１が備えるセンスアンプモジュール１６は、以上で説明した回路構成に限定されない。例えば、各センスアンプユニットＳＡＵが備えるラッチ回路の個数は、１つのセルユニットＣＵが記憶するページ数に基づいて適宜変更され得る。センスアンプ部ＳＡは、ビット線ＢＬに読み出されたデータを判定することが可能であれば、その他の回路構成であっても良い。
【００３８】
［１−１−３］半導体記憶装置１の構造
以下に、第１実施形態に係る半導体記憶装置１の構造の一例について説明する。尚、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体記憶装置１が形成される半導体基板の表面に対する鉛直方向に対応している。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。本明細書で参照される図面では、図を見易くするために、配線やコンタクト等の構成要素が適宜省略されている。
【００３９】
（半導体記憶装置１の全体構造について）
図５は、第１実施形態に係る半導体記憶装置１の全体構造の一例を示している。図５に示すように、半導体記憶装置１は、メモリチップＭＣ及びＣＭＯＳチップＣＣを含み、メモリチップＭＣの下面とＣＭＯＳチップＣＣの上面とが貼り合わされた構造を有している。メモリチップＭＣは、メモリセルアレイ１０に対応する構造を含んでいる。ＣＭＯＳチップＣＣは、例えばシーケンサ１３、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６に対応する構造を含んでいる。
【００４０】
メモリチップＭＣの領域は、例えばメモリ領域ＭＲ、引出領域ＨＲ１及びＨＲ２、並びにパッド領域ＰＲ１に分けられる。メモリ領域ＭＲには、ＮＡＮＤストリングＮＳが設けられる。メモリ領域ＭＲは、例えばＸ方向において引出領域ＨＲ１及びＨＲ２によって挟まれている。パッド領域ＰＲ１は、例えばメモリ領域ＭＲ並びに引出領域ＨＲ１及びＨＲ２と、Ｙ方向において隣り合っている。
【００４１】
ＣＭＯＳチップＣＣの領域は、例えばセンスアンプ領域ＳＲ、周辺回路領域ＰＥＲＩ、転送領域ＸＲ１及びＸＲ２、並びにパッド領域ＰＲ２に分けられる。センスアンプ領域ＳＲには、センスアンプモジュール１６が設けられる。周辺回路領域ＰＥＲＩには、例えばシーケンサ１３等が設けられる。転送領域ＸＲ１及びＸＲ２には、例えばロウデコーダモジュール１５が設けられる。センスアンプ領域ＳＲ及び周辺回路領域ＰＥＲＩのそれぞれは、Ｘ方向において隣り合っている。例えば、センスアンプ領域ＳＲ及び周辺回路領域ＰＥＲＩの組は、メモリチップＭＣ内のメモリ領域ＭＲと重なって配置され、Ｘ方向において転送領域ＸＲ１及びＸＲ２によって挟まれている。転送領域ＸＲ１及びＸＲ２は、それぞれメモリチップＭＣ内の引出領域ＨＲ１及びＨＲ２と重なっている。パッド領域ＰＲ２には、例えば半導体記憶装置１の入出力回路が設けられる。パッド領域ＰＲ２は、メモリチップＭＣ内のパッド領域ＰＲ１と重なっている。
【００４２】
メモリチップＭＣは、メモリ領域ＭＲ、引出領域ＨＲ１及びＨＲ２、並びにパッド領域ＰＲ１のそれぞれの下部において、複数の貼合パッドＢＰを有している。ＣＭＯＳチップＣＣは、センスアンプ領域ＳＲ、周辺回路領域ＰＥＲＩ、転送領域ＸＲ１及びＸＲ２、並びにパッド領域ＰＲ２のそれぞれの上部において、複数の貼合パッドＢＰを有している。
【００４３】
メモリ領域ＭＲ内の貼合パッドＢＰは、ビット線ＢＬと電気的に接続され、センスアンプ領域ＳＲ内の貼合パッドＢＰと重なって配置される。引出領域ＨＲ１内の貼合パッドＢＰは、ワード線ＷＬと電気的に接続され、転送領域ＸＲ１内の貼合パッドＢＰと重なって配置される。引出領域ＨＲ２内の貼合パッドＢＰは、ワード線ＷＬと電気的に接続され、転送領域ＸＲ２内の貼合パッドＢＰと重なって配置される。パッド領域ＰＲ１内の貼合パッドＢＰは、パッド領域ＰＲ２内の貼合パッドＢＰと重なって配置される。各領域において、メモリチップＭＣ及びＣＭＯＳチップＣＣ間で対向する貼合パッドＢＰ同士は貼り合わされ、電気的に接続される。
【００４４】
尚、第１実施形態に係る半導体記憶装置１の全体構造は、以上で説明した構造に限定されない。例えば、メモリ領域ＭＲと隣り合う引出領域ＨＲは、少なくとも１つ設けられていれば良い。半導体記憶装置１は、メモリ領域ＭＲ及び引出領域ＨＲの組を複数有していても良い。この場合、センスアンプ領域ＳＲ、転送領域ＸＲ、及び周辺回路領域ＰＥＲＩの組は、メモリ領域ＭＲ及び引出領域ＨＲの配置に対応して適宜設けられる。
【００４５】
（半導体記憶装置１のメモリ領域ＭＲにおける構造について）
図６は、第１実施形態に係る半導体記憶装置１のメモリ領域ＭＲにおける平面レイアウトの一例を示している。図６に示すように、メモリ領域ＭＡにおいて半導体記憶装置１は、複数のスリットＳＬＴ、複数のメモリピラーＭＰ、複数のコンタクトＣＶ、及び複数のビット線ＢＬを含んでいる。
【００４６】
複数のスリットＳＬＴは、それぞれがＸ方向に沿って延伸して設けられ、Ｘ方向においてメモリ領域ＭＲを横切っている。また、複数のスリットＳＬＴは、Ｙ方向に配列している。スリットＳＬＴは、例えば内部に絶縁部材が埋め込まれた構造を有し、同じ配線層に設けられ且つ当該スリットＳＬＴを介して隣り合う導電体層間を分断している。具体的には、スリットＳＬＴは、例えばワード線ＷＬ０〜ＷＬ７、並びに選択ゲート線ＳＧＤ及びＳＧＳにそれぞれ対応する複数の配線層を分断している。
【００４７】
メモリピラーＭＰの各々は、例えば１つのＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、例えば隣り合う２つのスリットＳＬＴ間の領域において、４列の千鳥状に配置される。これに限定されず、隣り合う２つのスリットＳＬＴ間におけるメモリピラーＭＰの個数及び配置は、適宜変更され得る。隣り合うスリットＳＬＴ間に配置されたメモリピラーＭＰの組は、例えば１つのストリングユニットＳＵに対応している。
【００４８】
複数のビット線ＢＬは、それぞれがＹ方向に延伸し、Ｘ方向に配列している。各ビット線ＢＬは、ストリングユニットＳＵ毎に少なくとも１つのメモリピラーＭＰと重なるように配置される。本例において各メモリピラーＭＰには、２本のビット線ＢＬが重なって配置されている。メモリピラーＭＰに重なっている複数のビット線ＢＬのうち１本のビット線ＢＬと、当該メモリピラーＭＰとの間には、コンタクトＣＶが設けられる。各メモリピラーＭＰは、コンタクトＣＶを介して対応するビット線ＢＬと電気的に接続される。
【００４９】
図７は、図６のＶＩＩ−ＶＩＩ線に沿った断面図であり、第１実施形態に係る半導体記憶装置１のメモリ領域ＭＡにおける断面構造の一例を示している。図７に示された半導体記憶装置１は、上下が反転した状態で示され、図７の上側に貼合パッドＢＰが位置している。図７に示すように、メモリ領域ＭＲにおいて半導体記憶装置１は、例えば絶縁体層４０、導電体層４１〜４７、並びにコンタクトＶ０及びＶ１をさらに含んでいる。
【００５０】
絶縁体層４０は、図示された領域において最上層に設けられた絶縁体層である。絶縁体層４０下には、導電体層４１が設けられる。導電体層４１は、例えばＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。導電体層４１は、例えばシリコン（Ｓｉ）を含んでいる。
【００５１】
導電体層４１の下方には、絶縁体層を介して導電体層４２が設けられる。導電体層４２は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＳとして使用される。導電体層４２は、例えばタングステン（Ｗ）を含んでいる。
【００５２】
導電体層４２の下方には、導電体層４３と絶縁体層とが交互に積層される。導電体層４３は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層４３は、絶縁体層４０側から順に、それぞれワード線ＷＬ０〜ＷＬ７として使用される。導電体層４３は、例えばタングステン（Ｗ）を含んでいる。
【００５３】
最下層の導電体層４３の下方には、絶縁体層を介して導電体層４４が設けられる。導電体層４４は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＤとして使用される。導電体層４４は、例えばタングステン（Ｗ）を含んでいる。
【００５４】
導電体層４４の下方には、絶縁体層を介して導電体層４５が設けられる。導電体層４５は、例えばＹ方向に延伸したライン状に形成され、ビット線ＢＬとして使用される。つまり、図示せぬ領域において複数の導電体層４５は、Ｘ方向に沿って配列している。導電体層４５は、例えば銅（Ｃｕ）を含んでいる。以下では、導電体層４５（ビット線ＢＬ）が設けられた配線層のことを配線層Ｍ０と呼ぶ。
【００５５】
導電体層４５の下方には、絶縁体層を介して導電体層４６が設けられる。導電体層４６は、例えば貼合パッドＢＰ及びビット線ＢＬ間の接続を中継する配線として使用される。例えば、導電体層４６と導電体層４５（ビット線ＢＬ）との間は、コンタクトＶ０によって接続される。導電体層４６は、例えば銅（Ｃｕ）を含んでいる。以下では、導電体層４６が設けられた配線層のことを配線層Ｍ１と呼ぶ。
【００５６】
導電体層４６の下方には、絶縁体層を介して導電体層４７が設けられる。導電体層４７は、貼合パッドＢＰとして使用され、メモリ領域ＭＲの最下部に配置される。例えば、導電体層４７（貼合パッドＢＰ）と導電体層４６との間は、コンタクトＶ１によって接続される。導電体層４７は、例えば銅（Ｃｕ）を含んでいる。以下では、導電体層４７が設けられた配線層のことを配線層Ｍ２と呼ぶ。
【００５７】
スリットＳＬＴは、例えばＸＺ平面に沿って広がった板状に形成され、導電体層４２〜４４を分断している。スリットＳＬＴの上端は、例えば導電体層４１に接触している。スリットＳＬＴの下端は、例えば導電体層４４及び４５間の層に含まれている。
【００５８】
メモリピラーＭＰの各々は、Ｚ方向に沿って延伸して設けられ、導電体層４２〜４４を貫通している。メモリピラーＭＰの上部は、導電体層４１に接している。また、メモリピラーＭＰの各々は、例えば半導体層５０、トンネル絶縁膜５１、絶縁膜５２、及びブロック絶縁膜５３を含んでいる。
【００５９】
半導体層５０は、Ｚ方向に沿って延伸して設けられる。例えば、半導体層５０の上端は、導電体層４１に接触し、半導体層５０の下端は、導電体層４４及び４５間の層に含まれている。トンネル絶縁膜５１は、半導体層５０の側面を覆っている。絶縁膜５２は、トンネル絶縁膜５１の側面を覆っている。ブロック絶縁膜５３は、絶縁膜５２の側面を覆っている。トンネル絶縁膜５１及びブロック絶縁膜５３のそれぞれは、例えば酸化シリコン（ＳｉＯ２）を含んでいる。絶縁膜５２は、例えば窒化シリコン（ＳｉＮ）を含んでいる。
【００６０】
メモリピラーＭＰ内の半導体層５０下には、柱状のコンタクトＣＶが設けられる。図示された領域には、２本のメモリピラーＭＰのうち、１本のメモリピラーＭＰに対応するコンタクトＣＶが表示されている。当該領域においてコンタクトＣＶが接続されていないメモリピラーＭＰには、図示されない領域においてコンタクトＣＶが接続される。
【００６１】
コンタクトＣＶの下面には、１つの導電体層４５、すなわち１本のビット線ＢＬが接触している。１つの導電体層４５には、スリットＳＬＴによって区切られた空間のそれぞれにおいて、１本のコンタクトＣＶが接続される。つまり、導電体層４５の各々には、隣り合う２本のスリットＳＬＴ間における１本のメモリピラーＭＰが電気的に接続される。
【００６２】
図８は、図７のＶＩＩＩ−ＶＩＩＩ線に沿った断面図であり、第１実施形態に係る半導体記憶装置１におけるメモリピラーＭＰの断面構造の一例を示している。図８に示すように、導電体層４３を含む層では、半導体層５０は、例えばメモリピラーＭＰの中央部に設けられる。トンネル絶縁膜５１は、半導体層５０の側面を囲っている。絶縁膜５２は、トンネル絶縁膜５１の側面を囲っている。ブロック絶縁膜５３は、絶縁膜５２の側面を囲っている。導電体層４３は、ブロック絶縁膜５３の側面を囲っている。尚、各メモリピラーＭＰは、半導体層５０の内側に絶縁体層をさらに含み、メモリピラーＭＰの中央部に当該絶縁体層が位置していも良い。
【００６３】
以上で説明したメモリピラーＭＰの構造では、メモリピラーＭＰと導電体層４２とが交差した部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電体層４３とが交差した部分が、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層４４とが交差した部分が、選択トランジスタＳＴ１として機能する。つまり、半導体層５０は、メモリセルトランジスタＭＴ０〜ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれのチャネルとして機能する。絶縁膜５２は、メモリセルトランジスタＭＴの電荷蓄積層として機能する。
【００６４】
（半導体記憶装置１のセンスアンプ領域ＳＲにおける構造について）
図９は、第１実施形態に係る半導体記憶装置１のセンスアンプ領域ＳＲにおける平面レイアウトの一例を示している。図９に示すように、センスアンプ領域ＳＲには、例えば複数のセンスアンプグループＳＡＧ１〜ＳＡＧｋ（ｋは偶数）が配置される。例えば、奇数番号のセンスアンプグループＳＡＧと、偶数番号のセンスアンプグループＳＡＧとのそれぞれは、Ｘ方向に配列している。そして、偶数番号のセンスアンプグループＳＡＧは、奇数番号のセンスアンプグループＳＡＧとＹ方向において隣り合っている。具体的には、例えばセンスアンプグループＳＡＧ１及びＳＡＧ３は、それぞれセンスアンプグループＳＡＧ２及びＳＡＧ４とＹ方向において隣り合っている。
【００６５】
各センスアンプグループＳＡＧは、ビット線接続部ＢＬＨＵ及びセンスアンプ部ＳＡの組を複数含んでいる。本例において、各センスアンプグループＳＡＧは、ビット線接続部ＢＬＨＵ及びセンスアンプ部ＳＡの組を２つ含んでいる。具体的には、センスアンプグループＳＡＧ１は、ビット線接続部ＢＬＨＵ＜０＞及び＜１＞と、センスアンプ部ＳＡ＜０＞及び＜１＞とを含んでいる。センスアンプグループＳＡＧ２は、ビット線接続部ＢＬＨＵ＜２＞及び＜３＞と、センスアンプ部ＳＡ＜２＞及び＜３＞とを含んでいる。センスアンプグループＳＡＧ３は、ビット線接続部ＢＬＨＵ＜４＞及び＜５＞と、センスアンプ部ＳＡ＜４＞及び＜５＞とを含んでいる。センスアンプグループＳＡＧ４は、ビット線接続部ＢＬＨＵ＜６＞及び＜７＞と、センスアンプ部ＳＡ＜６＞及び＜７＞とを含んでいる。ビット線接続部ＢＬＨＵ＜ｉ＞及びセンスアンプ部ＳＡ＜ｉ＞（ｉは０以上の整数）の組は、センスアンプユニットＳＡＵｉに対応している。
【００６６】
ここで、センスアンプグループＳＡＧ１に注目して、奇数番号のセンスアンプグループＳＡＧのレイアウトの一例について簡潔に説明する。ビット線接続部ＢＬＨＵ＜０＞とビット線接続部ＢＬＨＵ＜１＞とは、Ｙ方向に隣り合っている。センスアンプ部ＳＡ＜０＞とセンスアンプ部ＳＡ＜１＞とは、Ｘ方向に隣り合っている。ビット線接続部ＢＬＨＵ＜０＞及び＜１＞の組と、センスアンプ部ＳＡ＜０＞及び＜１＞の組とは、Ｙ方向に隣り合っている。偶数番号のセンスアンプグループＳＡＧは、例えば奇数番号のセンスアンプグループＳＡＧのレイアウトをＸ方向を対称軸として反転したレイアウトを有している。
【００６７】
図１０は、第１実施形態に係る半導体記憶装置１におけるセンスアンプグループＳＡＧの詳細な平面レイアウトの一例を示している。図１０に示すように、センスアンプグループＳＡＧは、例えば複数のアクティブ領域ＡＡと、複数のゲート線ＧＣ１〜ＣＧ６と、ノードＮ１〜Ｎ１１とを含んでいる。
【００６８】
アクティブ領域ＡＡは、トランジスタの形成に使用される不純物拡散領域であり、ＣＭＯＳチップＣＣに対応する半導体基板に設けられる。隣り合うアクティブ領域ＡＡ間は、例えばＳＴＩ（Shallow Trench Isolation）によって分離される。複数のアクティブ領域ＡＡは、高耐圧トランジスタが形成されるアクティブ領域ＡＡ（ＨＶ）と、低耐圧トランジスタが形成されるアクティブ領域ＡＡ（ＬＶ）とを含んでいる。
【００６９】
アクティブ領域ＡＡ（ＨＶ）は、Ｙ方向に延伸して設けられ、ビット線接続部ＢＬＨＵ＜０＞及び＜１＞に対応する領域のそれぞれを横切っている。アクティブ領域ＡＡ（ＨＶ）には、例えばＹ方向に沿ってノードＮ１〜Ｎ５が配置される。２つのアクティブ領域ＡＡ（ＬＶ）は、それぞれＹ方向に延伸して設けられ、Ｘ方向に隣り合っている。２つのアクティブ領域ＡＡ（ＬＶ）は、それぞれセンスアンプ部ＳＡ＜０＞及び＜１＞に対応している。センスアンプ部ＳＡ＜０＞に対応するアクティブ領域ＡＡ（ＬＶ）には、例えばＹ方向に沿ってノードＮ６〜Ｎ８が配置される。センスアンプ部ＳＡ＜１＞に対応するアクティブ領域ＡＡ（ＬＶ）には、例えばＹ方向に沿ってノードＮ９〜Ｎ１１が配置される。
【００７０】
複数のゲート線ＧＣのそれぞれは、Ｘ方向に延伸して設けられ、Ｙ方向に配列している。また、複数のゲート線ＧＣのそれぞれは、例えばＸ方向に配列している複数のセンスアンプグループＳＡＧによって共有される。ゲート線ＧＣ１〜ＧＣ４は、アクティブ領域ＡＡ（ＨＶ）と交差している。ゲート線ＧＣ５及びＧＣ６は、アクティブ領域ＡＡ（ＬＶ）と交差している。具体的には、ゲート線ＧＣ１は、ノードＮ１及びＮ２間に設けられる。ゲート線ＧＣ２は、ノードＮ２及びＮ３間に設けられる。ゲート線ＧＣ３は、ノードＮ３及びＮ４間に設けられる。ゲート線ＧＣ４は、ノードＮ４及びＮ５間に設けられる。ゲート線ＧＣ５は、ノードＮ６及びＮ７間とノードＮ９及びＮ１０間とにおいて連続的に設けられる。ゲート線ＧＣ６は、ノードＮ７及びＮ８間とノードＮ１０及びＮ１１間とにおいて連続的に設けられる。
【００７１】
ゲート線ＧＣ１及びＧＣ４のそれぞれには、制御信号ＢＬＳが入力される。ゲート線ＧＣ２及びＧＣ３のそれぞれには、制御信号ＢＩＡＳが入力される。ゲート線ＧＣ５には、制御信号ＢＬＣが入力される。ゲート線ＧＣ６には、制御信号ＢＬＸが入力される。つまり、ノードＮ１及びＮ２間が、ビット線接続部ＢＬＨＵ＜０＞のトランジスタ３０に対応している。ノードＮ２及びＮ３間が、ビット線接続部ＢＬＨＵ＜０＞のトランジスタ３１に対応している。ノードＮ３及びＮ４間が、ビット線接続部ＢＬＨＵ＜１＞のトランジスタ３１に対応している。ノードＮ４及びＮ５間が、ビット線接続部ＢＬＨＵ＜１＞のトランジスタ３０に対応している。ノードＮ６及びＮ７間が、センスアンプ部ＳＡ＜０＞のトランジスタ２４に対応している。ノードＮ７及びＮ８間が、センスアンプ部ＳＡ＜０＞のトランジスタ２１に対応している。ノードＮ９及びＮ１０間が、センスアンプ部ＳＡ＜１＞のトランジスタ２４に対応している。ノードＮ１０及びＮ１１間が、センスアンプ部ＳＡ＜１＞のトランジスタ２１に対応している。
【００７２】
以上のように、ビット線接続部ＢＬＨＵ＜０＞及びＢＬＨＵ＜１＞にそれぞれ対応する２つのトランジスタ３０の間、すなわちノードＮ２とノードＮ４との間には、例えばビット線接続部ＢＬＨＵ＜０＞及びＢＬＨＵ＜１＞にそれぞれ対応する２つのトランジスタ３１が直列に接続されている。そして、ビット線接続部ＢＬＨＵ＜０＞及びＢＬＨＵ＜１＞にそれぞれ対応する２つのトランジスタ３１は、ノードＮ３を共有している。
【００７３】
また、以上で説明したセンスアンプグループＳＡＧにおいて、Ｘ方向における幅は、例えばアクティブ領域ＡＡ（ＬＶ）よりもアクティブ領域ＡＡ（ＨＶ）の方が大きい。Ｙ方向における幅は、例えば低耐圧トランジスタに対応するゲート線ＧＣよりも高耐圧トランジスタに対応するゲート線ＧＣの方が大きい。センスアンプ部ＳＡに対応するアクティブ領域ＡＡ（ＬＶ）が図示されない領域まで延伸し、当該領域にセンスアンプ部ＳＡ内のトランジスタ２１及び２４以外のトランジスタが設けられても良い。ノードＮ１は、ノードＮ６（すなわち、センスアンプ部ＳＡ＜０＞のトランジスタ２４）と電気的に接続される。ノードＮ２は、センスアンプユニットＳＡＵ０に関連付けられたビット線ＢＬと電気的に接続される。ノードＮ３は、ビット線接続部ＢＬＨＵ＜０＞及び＜１＞のそれぞれのトランジスタ３１により共有され、ノードＢＬＢＩＡＳと電気的に接続される。ノードＮ４は、センスアンプユニットＳＡＵ１に関連付けられたビット線ＢＬと電気的に接続される。ノードＮ５は、ノードＮ９（すなわち、センスアンプ部ＳＡ＜１＞のトランジスタ２４）と電気的に接続される。
【００７４】
図１１は、第１実施形態に係る半導体記憶装置１のセンスアンプ領域ＳＲにおける断面構造の一例を示している。尚、図１１には、トランジスタ３０及び３１並びに貼合パッドＢＰを含む領域が示され、センスアンプ領域ＳＲ上に配置されたメモリ領域ＭＲも併せて示されている。図１１に示すように、センスアンプ領域ＳＲにおいて半導体記憶装置１は、例えばＰ型ウェル領域６０、導電体層６１〜６６、並びに柱状のコンタクトＣＳ及びＣ０〜Ｃ４を含んでいる。
【００７５】
Ｐ型ウェル領域６０は、Ｐ型不純物を含み、高耐圧トランジスタが設けられるアクティブ領域ＡＡに対応している。また、Ｐ型ウェル領域６０は、例えばＹ方向に並んだＮ型領域ＮＰ１〜ＮＰ３を含んでいる。Ｎ型領域ＮＰ１〜ＮＰ３のそれぞれは、Ｎ型不純物が拡散した領域であり、Ｐ型ウェル領域６０の表面近傍に設けられる。
【００７６】
Ｐ型ウェル領域６０のＮ型領域ＮＰ１及びＮＰ２間の上方には、ゲート絶縁膜を介して導電体層６１が設けられる。同様に、Ｐ型ウェル領域６０のＮ型領域ＮＰ２及びＮＰ３間の上方には、ゲート絶縁膜を介して導電体層６１が設けられる。導電体層６１は、ゲート線ＧＣとして使用される。つまり、Ｎ型領域ＮＰ１及びＮＰ２間の導電体層６１は、ビット線接続部ＢＬＨＵ内のトランジスタ３０に対応し、Ｎ型領域ＮＰ２及びＮＰ３間の導電体層６１は、ビット線接続部ＢＬＨＵ内のトランジスタ３１に対応している。
【００７７】
Ｎ型領域ＮＰ１〜ＮＰ３のそれぞれの上には、それぞれコンタクトＣＳが設けられる。複数の導電体層６１のそれぞれの上には、それぞれコンタクトＣ０が設けられる。例えば、コンタクトＣＳの上面とコンタクトＣ０の上面とは揃っている。そして、コンタクトＣＳ及びＣ０上のそれぞれには、それぞれ１つの導電体層６２が設けられる。導電体層６２上には、コンタクトＣ１が設けられる。コンタクトＣ１上には、導電体層６３が設けられる。導電体層６３上には、コンタクトＣ２が設けられる。コンタクトＣ２上には、導電体層６４が設けられる。導電体層６４上には、コンタクトＣ３が設けられる。コンタクトＣ３上には、導電体層６５が設けられる。導電体層６５上には、コンタクトＣ４が設けられる。コンタクトＣ４上には、導電体層６６が設けられる。導電体層６６は、例えば銅（Ｃｕ）を含んでいる。以下では、導電体層６２、６３、６４、６５及び６６がそれぞれ設けられた複数の配線層のことを、それぞれ配線層Ｄ０、Ｄ１、Ｄ２、Ｄ３及びＤ４と呼ぶ。
【００７８】
導電体層６６は、貼合パッドＢＰとして使用され、センスアンプ領域ＳＲの最上部に配置される。そして、導電体層６６は、対向する導電体層４７と電気的に接続される。言い換えると、センスアンプ領域ＳＲ内の導電体層６６（貼合パッドＢＰ）は、対向するメモリ領域ＭＲ内の導電体層４７と貼り合わされる。また、第１実施形態において導電体層６６は、例えばトランジスタ３０の上方に配置される。
【００７９】
以下に、センスアンプ領域ＳＲにおける貼合パッドＢＰの詳細な平面レイアウトの一例について説明する。図１２は、第１実施形態に係る半導体記憶装置１のセンスアンプ領域ＳＲにおける、貼合パッドＢＰ、アクティブ領域ＡＡ、及びゲート線ＧＣの平面レイアウトの一例を示している。具体的には、図１２には、図１０に対応するセンスアンプグループＳＡＧ１と、センスアンプグループＳＡＧ１と隣り合うセンスアンプグループＳＡＧ３とが示されている。
【００８０】
図１２に示すように、複数の貼合パッドＢＰは、ビット線接続部ＢＬＨＵ＜０＞、ＢＬＨＵ＜１＞、ＢＬＨＵ＜４＞及びＢＬＨＵ＜５＞にそれぞれ対応して配置される。また、各貼合パッドＢＰの周囲には、一点鎖線で示されたマージンが適宜設計され、隣り合う貼合パッドＢＰは互いのマージン部分が重ならないように配置される。貼合パッドＢＰのマージン部分は、例えば２つの貼合パッドＢＰがＸ方向又はＹ方向において隣り合う場合に、当該２つの貼合パッドが形成可能なように設定される。具体的には、貼合パッドＢＰのＸ方向におけるマージン部分の幅は、例えばＸ方向における貼合パッドＢＰの幅の２倍に設定される。同様に、貼合パッドＢＰのＹ方向におけるマージン部分の幅は、例えばＹ方向における貼合パッドＢＰの幅の２倍に設定される。
【００８１】
ビット線接続部ＢＬＨＵ＜０＞に対応する貼合パッドＢＰは、例えばゲート線ＧＣ１と重なって配置される。ビット線接続部ＢＬＨＵ＜１＞に対応する貼合パッドＢＰは、例えばゲート線ＧＣ４と重なって配置される。ビット線接続部ＢＬＨＵ＜４＞に対応する貼合パッドＢＰは、例えばゲート線ＧＣ２と重なって配置される。ビット線接続部ＢＬＨＵ＜５＞に対応する貼合パッドＢＰは、例えばゲート線ＧＣ３と重なって配置される。
【００８２】
言い換えると、ビット線接続部ＢＬＨＵ＜０＞に対応する貼合パッドＢＰは、ビット線接続部ＢＬＨＵ＜０＞内で制御信号ＢＬＳが入力されるトランジスタ３０と重なって配置される。ビット線接続部ＢＬＨＵ＜１＞に対応する貼合パッドＢＰは、ビット線接続部ＢＬＨＵ＜１＞内で制御信号ＢＬＳが入力されるトランジスタ３０と重なって配置される。ビット線接続部ＢＬＨＵ＜４＞に対応する貼合パッドＢＰは、ビット線接続部ＢＬＨＵ＜４＞内で制御信号ＢＩＡＳが入力されるトランジスタ３１と重なって配置される。ビット線接続部ＢＬＨＵ＜５＞に対応する貼合パッドＢＰは、ビット線接続部ＢＬＨＵ＜５＞内で制御信号ＢＩＡＳが入力されるトランジスタ３１と重なって配置される。これにより、各貼合パッドＢＰは、ビット線接続部ＢＬＨＵの領域内に配置される。
【００８３】
以上で説明した貼合パッドＢＰの配置はあくまで一例であり、これに限定されない。各貼合パッドＢＰは、隣り合う貼合パッドＢＰとの間のマージンが確保され、且つ関連付けられたビット線接続部ＢＬＨＵに対応する領域に重なっていれば良い。例えば、ビット線接続部ＢＬＨＵ＜０＞に対応する貼合パッドＢＰは、少なくともビット線接続部ＢＬＨＵ＜０＞に対応するアクティブ領域ＡＡ（ＨＶ）と重なっていれば良い。より具体的には、ビット線接続部ＢＬＨＵ＜０＞に対応する貼合パッドＢＰは、例えばゲート線ＧＣ１及び／又はＧＣ２、すなわちビット線接続部ＢＬＨＵ＜０＞内のトランジスタ３０及び３１の少なくとも一方と重なっていれば良い。その他の貼合パッドＢＰについても同様である。
【００８４】
また、第１実施形態に係る半導体記憶装置１において貼合パッドＢＰは、センスアンプ部ＳＡの領域に設けられても良い。センスアンプ部ＳＡの領域に設けられた貼合パッドＢＰは、ダミーの貼合パッドＢＰとして使用される。ダミーの貼合パッドＢＰは、例えばＣＭＯＳチップＣＣ内の回路に接続されず、例えばメモリチップＭＣ内で対向するダミーの貼合パッドＢＰと貼り合わされる。
【００８５】
図１３は、第１実施形態に係る半導体記憶装置１のセンスアンプ領域ＳＲにおける、貼合パッドＢＰ、並びに配線層Ｄ０及びＤ１の平面レイアウトの一例を示している。図１３に示された領域は図１２と重なる領域であり、図示された配線層Ｄ０及びＤ１はそれぞれ導電体層６２及び６３の配置に対応している。
【００８６】
図１３に示すように、配線層Ｄ０には、例えばそれぞれがＹ方向に延伸した複数の導電体層６２が含まれている。配線層Ｄ１には、例えばそれぞれがＹ方向に延伸した複数の導電体層６３と、パッド状の導電体層６３とが含まれている。
【００８７】
例えば、ビット線接続部ＢＬＨＵ及びセンスアンプ部ＳＡのそれぞれの領域には、配線層Ｄ０内の導電体層６２が少なくとも１本重なっている。同様に、ビット線接続部ＢＬＨＵ及びセンスアンプ部ＳＡのそれぞれの領域には、配線層Ｄ１内の導電体層６３が少なくとも１本重なっている。パッド状の導電体層６３は、例えば隣り合うセンスアンプグループＳＡＧ間に配置される。
【００８８】
図示された領域において、配線層Ｄ０内の配線は、センスアンプモジュール１６等の回路で使用される配線として使用される。配線層Ｄ１内の配線は、データバスや、シールドや、上下の配線層を繋ぐためのパッドとして使用される。尚、図１３には、配線層Ｄ０内でＹ方向に延伸した導電体層６２と配線層Ｄ１内でＹ方向に延伸した導電体層６３とが重なっていない場合が示されているが、当該導電体層６２及び６３は、配線層Ｄ０及びＤ１間の接続に応じて重なっていても良い。
【００８９】
図１４は、第１実施形態に係る半導体記憶装置１のセンスアンプ領域ＳＲにおける、貼合パッドＢＰ、並びに配線層Ｄ２及びＤ３の平面レイアウトの一例を示している。図１４に示された領域は図１２と重なる領域であり、図示された配線層Ｄ２及びＤ３はそれぞれ導電体層６４及び６５の配置に対応している。
【００９０】
図１４に示すように、配線層Ｄ２には、それぞれがＸ方向に延伸した複数の導電体層６４と、それぞれがＹ方向に延伸した複数の導電体層６４とが含まれている。配線層Ｄ３には、それぞれがＸ方向に延伸した複数の導電体層６５と、それぞれがＹ方向に延伸した複数の導電体層６５とが含まれている。
【００９１】
ビット線接続部ＢＬＨＵの領域では、例えば配線層Ｄ２内でＹ方向に延伸した導電体層６４と、配線層Ｄ３内でＸ方向に延伸した導電体層６５とが重なっている。センスアンプ部ＳＡの領域では、例えば配線層Ｄ２内でＸ方向に延伸した導電体層６４と、配線層Ｄ３内でＹ方向に延伸した導電体層６５とが重なっている。言い換えると、ビット線接続部ＢＬＨＵの領域では、例えば配線層Ｄ２において縦方向の配線（導電体層６４）が形成され、配線層Ｄ３において横方向の配線（導電体層６５）が形成される。センスアンプ部ＳＡの領域では、例えば配線層Ｄ２において縦方向の配線（導電体層６４）が形成され、配線層Ｄ３において横方向の配線（導電体層６５）が形成される。
【００９２】
また、例えばビット線接続部ＢＬＨＵの領域と重なり且つ配線層Ｄ２内でＹ方向に延伸した導電体層６４の端部と、センスアンプ部ＳＡの領域と重なり且つ配線層Ｄ３内でＹ方向に延伸した導電体層６５の端部とが重なっている。この導電体層６４の端部と導電体層６５の端部との間は、例えばコンタクトＣ３によって接続される。ビット線接続部ＢＬＨＵの領域と重なった配線層Ｄ３内の導電体層６５は、例えば隣り合う貼合パッドＢＰ間に配置される。
【００９３】
図示された領域において、配線層Ｄ２内の横方向の配線は、センスアンプ部ＳＡ内のトランジスタに入力される制御信号の配線や、電源線として使用される。配線層Ｄ３内の縦方向の配線は、ビット線接続部ＢＬＨＵ内のトランジスタに入力される制御信号の配線として使用される。センスアンプ部ＳＡの領域を通過する配線層Ｄ３内の縦方向の配線は、例えばビット線接続部ＢＬＨＵの領域を通過する配線層Ｄ２内の縦方向の配線によってバイパスされる。尚、図１４では、配線層Ｄ４内の貼合パッドＢＰ下に設けられる配線層Ｄ３内の導電体層６５が省略されている。第１実施形態に係る半導体記憶装置１において、配線層Ｄ３には、貼合パッドＢＰと接続される配線（導電体層６５）が適宜配置される。
【００９４】
以上で説明した第１実施形態に係る半導体記憶装置１では、図１５に示すように貼合パッドＢＰが配置されても良い。図１５は、第１実施形態に係る半導体記憶装置１のセンスアンプ領域ＳＲにおける、貼合パッドＢＰ、アクティブ領域ＡＡ、及びゲート線ＧＣの平面レイアウトの一例であり、図１２よりも広範囲の領域を示している。尚、図１５において貼合パッドＢＰから引き出された矢印は、接続されるアクティブ領域ＡＡ（ＨＶ）の位置を示している。センスアンプグループＳＡＧｏは、Ｘ方向に並んだ複数のセンスアンプグループＳＡＧのうち奇数番目のセンスアンプグループＳＡＧに対応し、センスアンプグループＳＡＧｅは、Ｘ方向に並んだ複数のセンスアンプグループＳＡＧのうち偶数番目のセンスアンプグループＳＡＧに対応している。
【００９５】
図１５に示すように、第１実施形態に係る半導体記憶装置では、隣り合うセンスアンプグループＳＡＧのそれぞれに含まれた貼合パッドＢＰのＸ方向における間隔が、貼合パッドＢＰのマージン部分のＸ方向における幅よりも狭くなっている。
【００９６】
具体的には、Ｘ方向に配列するアクティブ領域ＡＡ（ＨＶ）のピッチＰＸが、例えば貼合パッドＢＰのピッチＰＢの約１／２倍に設計される。そして、同じセンスアンプグループＳＡＧに対応し、且つ制御信号ＢＬＳが入力されるゲート線ＧＣ１及びＧＣ４のＹ方向におけるピッチＰＹが、Ｘ方向又はＹ方向に隣り合う貼合パッドＢＰのピッチＰＢの約３倍に設計される。言い換えると、アクティブ領域ＡＡ（ＨＶ）のＹ方向における幅が、少なくとも貼合パッドＢＰのピッチＰＢの幅の４倍以上に設計される。
【００９７】
例えば、１つのセンスアンプグループＳＡＧｏに対応する２つの貼合パッドＢＰは、対応するアクティブ領域ＡＡ（ＨＶ）上且つＹ方向の両端部分に配置される。１つのセンスアンプグループＳＡＧｅに対応する２つの貼合パッドＢＰは、対応するアクティブ領域ＡＡ（ＨＶ）上且つセンスアンプグループＳＡＧｏに対応する２つの貼合パッドＢＰに挟まれて配置される。尚、隣り合うセンスアンプグループＳＡＧｏ及びＳＡＧｅ内の４つ貼合パッドＢＰのＸ方向のずれは、任意に設計され得る。
【００９８】
以上で説明したセンスアンプグループＳＡＧのレイアウトでは、隣り合う２つのセンスアンプグループＳＡＧｏのそれぞれの貼合パッドＢＰがＸ方向に隣り合って配置され、隣り合う２つのセンスアンプグループＳＡＧｅのそれぞれの貼合パッドＢＰがＸ方向に隣り合って配置される。その結果、隣り合うセンスアンプグループＳＡＧｏ及びＳＡＧｅ内の４つの貼合パッドＢＰをＹ方向に並べることが可能となり、貼合パッドＢＰをより密に配置することが出来る。
【００９９】
［１−２］半導体記憶装置１の消去動作
以下に、第１実施形態に係る半導体記憶装置１の消去動作について説明する。尚、以下では、各種配線に印加される電圧について適宜参照符号のみで記載する。消去動作の対象のブロックＢＬＫのことを選択ブロックＢＬＫと呼び、消去動作の対象外であるブロックＢＬＫのことを非選択ブロックＢＬＫと呼ぶ。各種配線及びノードに印加される電圧は、例えばドライバモジュール１４によって生成され、ロウデコーダモジュール１５等を介して印加される。
【０１００】
図１６は、第１実施形態に係る半導体記憶装置１における消去動作の一例を示すタイミングチャートである。図１６には、消去動作におけるノードＢＬＢＩＡＳ、制御信号ＢＩＡＳ、ビット線ＢＬ、選択ゲート線ＳＧＤ、ワード線ＷＬ、選択ゲート線ＳＧＳ、及びソース線ＳＬのそれぞれの電圧の一例が示されている。
【０１０１】
図１６に示すように、消去動作前におけるノードＢＬＢＩＡＳ、制御信号ＢＩＡＳ、ビット線ＢＬ、選択ゲート線ＳＧＤ、ワード線ＷＬ、選択ゲート線ＳＧＳ、及びソース線ＳＬのそれぞれの電圧は、例えば接地電圧ＶＳＳである。シーケンサ１３は、消去動作を開始すると、トランジスタ３０をオフ状態にしてビット線ＢＬ及びセンスアンプ部ＳＡ間の電流経路を遮断し、選択ゲート線ＳＧＳ及びＳＧＤのそれぞれと、非選択ブロックＢＬＫに対応するワード線ＷＬとをフローティング状態にする。
【０１０２】
その後、シーケンサ１３は、ノードＢＬＢＩＡＳ及びソース線ＳＬのそれぞれの電圧を消去電圧ＶＥＲＡまで上昇させ、制御信号ＢＩＡＳの電圧をＶＥＲＡＨまで上昇させ、選択ブロックＢＬＫにおけるワード線ＷＬの電圧をＶＩＳＯに維持する。ＶＥＲＡは、ＶＳＳよりも高く、消去動作で使用される高電圧である。ＶＥＲＡＨは、ＶＥＲＡよりも高い電圧である。ＶＩＳＯは、ＶＥＲＡよりも低い電圧であり、例えばＶＳＳと同じ電圧である。
【０１０３】
ゲート及びドレインにそれぞれＶＥＲＡＨ及びＶＥＲＡが印加されたトランジスタ３１はオン状態になり、ノードＢＬＢＩＡＳの電圧がビット線ＢＬに転送される。すると、ビット線ＢＬの電圧がＶＥＲＡまで上昇し、メモリピラーＭＰの下部に高電界領域が形成される。同様に、ソース線ＳＬの電圧がＶＥＲＡまで上昇することによって、メモリピラーＭＰの上部に高電界領域が形成される。これにより、選択トランジスタＳＴ１及びＳＴ２のそれぞれの近傍において、ＧＩＤＬ（Gate-Induced-Drain-Leakage）による正孔が発生し、メモリピラーＭＰ内のチャネルに正孔が注入される。
【０１０４】
また、ビット線ＢＬ及びソース線ＳＬの電圧がＥＲＡまで上昇することに伴い、メモリピラーＭＰ内のチャネル（半導体層５０）の電圧が上昇する。すると、チャネルの電圧上昇に応じて、選択ゲート線ＳＧＤ及びＳＧＳと、非選択ブロックＢＬＫに対応するワード線ＷＬとのそれぞれの電圧が上昇する。例えば、選択ゲート線ＳＧＤ及びＳＧＳのそれぞれの電圧はＳＧＥＲＡまで上昇し、非選択ブロックＢＬＫに対応するワード線ＷＬの電圧はＷＬＥＲＡまで上昇する。尚、ＳＧＥＲＡ及びＷＬＥＲＡは異なっていても良い。
【０１０５】
一方で、選択ブロックＢＬＫに対応するワード線ＷＬは、電圧ＶＩＳＯに維持されているため、メモリセルトランジスタＭＴの制御ゲート−チャネル間で電圧差が生じる。言い換えると、高いチャネル電圧と低いワード線ＷＬ電圧との間で電圧の勾配が形成される。すると、チャネル内の正孔が、電荷蓄積層（絶縁膜５２）に注入され、書き込まれたデータに基づいて電荷蓄積層に保持された電子と、注入された正孔との再結合が発生する。
【０１０６】
その結果、メモリセルトランジスタＭＴの閾値電圧が低下し、メモリセルトランジスタＭＴに記憶されていたデータが消去される。その後、シーケンサ１３は、各種配線の電圧を消去動作の開始前の状態に戻す。以上のように、第１実施形態に係る半導体記憶装置１は、メモリセルトランジスタＭＴに記憶されたデータを消去することが出来る。
【０１０７】
［１−３］第１実施形態の効果
以上で説明した第１実施形態に係る半導体記憶装置１に依れば、チップ面積を縮小することが出来、半導体記憶装置１の製造コストを抑制することが出来る。以下に、実施形態に係る半導体記憶装置１の詳細な効果について説明する。
【０１０８】
半導体記憶装置は、大まかにメモリセルアレイとその他の周辺回路とに分けられる。半導体記憶装置のビットコストを低減するためには、半導体記憶装置のチップ面積のうちメモリセルアレイに対応する領域の占める割合（セル占有率）を拡大することが好ましい。
【０１０９】
これに対して、第１実施形態に係る半導体記憶装置１は、メモリセルアレイ１０を含むメモリチップＭＣと、その他の周辺回路を含むＣＭＯＳチップＣＣとを備えている。メモリチップＭＣとＣＭＯＳチップＣＣとは、それぞれ異なるウエハに形成される。そして、半導体記憶装置１に対応する１つの半導体チップは、メモリチップＭＣとＣＭＯＳチップＣＣとが互いに貼り合わされることによって形成される。具体的には、半導体記憶装置１では、メモリチップＭＣ及びＣＭＯＳチップＣＣ間で対向する貼合パッドＢＰ同士が接合されることによって、上下のチップが電気的に接続される。
【０１１０】
これにより、第１実施形態に係る半導体記憶装置１は、メモリセルアレイ１０と周辺回路とが重なった構造となり、セル占有率を大きくすることが出来る。その結果、第１実施形態に係る半導体記憶装置１は、チップ面積を縮小することが出来る。また、第１実施形態に係る半導体記憶装置１では、メモリセルアレイ１０形成時の熱がＣＭＯＳチップＣＣ内のトランジスタに加えられないため、ＣＭＯＳチップＣＣ内のトランジスタの設計難易度を下げることが出来る。
【０１１１】
以上で説明した貼り合わせ構造を有する半導体記憶装置１において、メモリチップＭＣ側でビット線ＢＬに接続された貼合パッドＢＰは、ＣＭＯＳチップＣＣ側でセンスアンプモジュール１６に接続された貼合パッドＢＰと電気的に接続される。また、ビット線ＢＬは、消去動作の際に消去電圧ＶＥＲＡ相当まで上昇するため、ビット線接続部ＢＬＨＵに含まれた高耐圧のトランジスタ３０を介してセンスアンプ部ＳＡに接続される。消去動作時には、ビット線接続部ＢＬＨＵ内のトランジスタ３０がオフされることによってビット線ＢＬ及びセンスアンプ部ＳＡ間が電気的に絶縁され、センスアンプ部ＳＡ内のトランジスタが高電圧から保護される。
【０１１２】
ビット線接続部ＢＬＨＵに対応するアクティブ領域ＡＡ（ＨＶ）は、センスアンプ部ＳＡに対応するアクティブ領域ＡＡ（ＬＶ）と隣り合って配置される。また、貼合パッドＢＰの配置やアクティブ領域ＡＡ（ＨＶ）の配置はそれぞれの制約に基づいて決定され、関連付けられた貼合パッドＢＰ及びトランジスタ３０間が電気的に接続される。このため、貼合パッドＢＰは、アクティブ領域ＡＡ（ＨＶ）上に収まらずに、その他の領域と重なって配置される場合がある。
【０１１３】
貼合パッドＢＰがアクティブ領域ＡＡ（ＨＶ）上に収まらない場合、センスアンプ部ＳＡ上に配線される電源配線や信号配線と重なるおそれがあり、貼合パッドＢＰ下にセンスアンプ部ＳＡを配置することが困難になる。その結果、ビット線接続部ＢＬＨＵに対応するアクティブ領域ＡＡ（ＨＶ）とセンスアンプ部ＳＡに対応するアクティブ領域ＡＡ（ＬＶ）との間の間隔が大きくなり、センスアンプモジュール１６の回路面積が増加、すなわち半導体記憶装置１のチップ面積が増加するおそれがある。
【０１１４】
これに対して、第１実施形態に係る半導体記憶装置１では、例えば、ワード線ＷＬの延伸方向におけるアクティブ領域ＡＡ（ＨＶ）の繰り返しピッチが、貼合パッドＢＰの繰り返しピッチの約１／２倍に設計される。そして、制御信号ＢＬＳが入力される２本のゲート線ＧＣのビット線ＢＬの延伸方向における繰り返しピッチが、貼合パッドＢＰの繰り返しピッチの約３倍に設計される。
【０１１５】
これにより、第１実施形態に係る半導体記憶装置１では、各貼合パッドＢＰがビット線接続部ＢＬＨＵの領域内に配置され、貼合パッドＢＰがセンスアンプ部ＳＡの領域と重なることを回避することが可能となる。貼合パッドＢＰがアクティブ領域ＡＡ（ＨＶ）上、すなわちビット線接続部ＢＬＨＵの領域に配置されると、貼合パッドＢＰの領域がビット線接続部ＢＬＨＵの領域によって隠れる。つまり、貼合パッドＢＰの配置の影響によって、センスアンプモジュール１６の面積が大きくなることが回避される。
【０１１６】
また、第１実施形態に係る半導体記憶装置では、センスアンプ部ＳＡとビット線接続部ＢＬＨＵとの間隔を狭くすることが出来るため、配線リソースを削減することも出来る。さらに、配線層Ｄ３内且つビット線接続部ＢＬＨＵの領域内には、貼合パッドＢＰと接続される導電体層６５が形成されるが、配線層Ｄ２内の縦方向の配線を用いてバイパスすることによって、ビット線接続部ＢＬＨＵの領域を通過する配線を形成することも出来る。
【０１１７】
以上のように、第１実施形態に係る半導体記憶装置１では、貼合パッドＢＰをビット線接続部ＢＬＨＵと重なるように配置した場合においても、動作可能なようにセンスアンプモジュール１６内の回路を適宜配線することが出来る。その結果、第１実施形態に係る半導体記憶装置１は、チップ面積を縮小することが出来、半導体記憶装置１の製造コストを抑制することが出来る。
【０１１８】
［２］第２実施形態
第２実施形態に係る半導体記憶装置１は、第１実施形態の変形例であり、センスアンプユニットＳＡＵの構成が異なる。以下に、第２実施形態に係る半導体記憶装置１について、第１実施形態と異なる点を説明する。
【０１１９】
［２−１］半導体記憶装置１の構成
（センスアンプモジュール１６の回路構成）
図１７は、第２実施形態に係る半導体記憶装置１におけるセンスアンプユニットＳＡＵの回路構成の一例を示している。図１７に示すように、第２実施形態におけるセンスアンプユニットＳＡＵは、第１実施形態におけるセンスアンプユニットＳＡＵからビット線接続部ＢＬＨＵ内のトランジスタ３１が省略された構成を有している。つまり、第２実施形態におけるセンスアンプユニットＳＡＵでは、制御信号ＢＬＳが入力されるトランジスタ３０のみが、関連付けられたビット線ＢＬに接続されている。第２実施形態に係る半導体記憶装置１のその他の回路構成は、第１実施形態と同様のため説明を省略する。
【０１２０】
（半導体記憶装置１のセンスアンプ領域ＳＲにおける構造）
図１８は、第２実施形態に係る半導体記憶装置１におけるセンスアンプグループＳＡＧの詳細な平面レイアウトの一例を示している。図１８に示すように、第２実施形態におけるセンスアンプグループＳＡＧは、第１実施形態におけるセンスアンプグループＳＡＧに対して、高耐圧トランジスタに対応するアクティブ領域ＡＡ（ＨＶ）が分断され、制御信号ＢＩＡＳが入力されるゲート線ＧＣとノードＮ３とが省略された構造を有している。
【０１２１】
具体的には、２つのアクティブ領域ＡＡ（ＨＶ）が、それぞれビット線接続部ＢＬＨＵ＜０＞及びＢＬＨＵ＜１＞に対応して設けられている。ビット線接続部ＢＬＨＵ＜０＞に対応するアクティブ領域ＡＡ（ＨＶ）と、ビット線接続部ＢＬＨＵ＜１＞に対応するアクティブ領域ＡＡ（ＨＶ）との間は、例えばＳＴＩによって絶縁されている。図１８に示されたノードＮ１、Ｎ２、及びＮ４〜Ｎ１１の接続関係は、第１実施形態と同様である。
【０１２２】
図１７は、第２実施形態に係る半導体記憶装置１のセンスアンプ領域ＳＲにおける、貼合パッドＢＰ、アクティブ領域ＡＡ、及びゲート線ＧＣの平面レイアウトの一例であり、第１実施形態で説明した図１２と同様の領域を示している。図１９に示すように、第２実施形態における貼合パッドＢＰの配置は、例えば第１実施形態と同様である。
【０１２３】
簡潔に述べると、各貼合パッドＢＰは、隣り合う貼合パッドＢＰとの間のマージンが確保され、且つ関連付けられたビット線接続部ＢＬＨＵに対応する領域に重なるように配置される。ビット線接続部ＢＬＨＵ＜ｉ＞に対応する貼合パッドＢＰは、少なくともビット線接続部ＢＬＨＵ＜ｉ＞に対応する領域と重なっていれば良い。尚、第２実施形態では、貼合パッドＢＰがアクティブ領域ＡＡ（ＨＶ）と重ならない場合がある。このような場合においても、貼合パッドＢＰは、少なくとも関連付けられたアクティブ領域ＡＡ（ＨＶ）の近傍に配置されていれば良い。また、第２実施形態におけるセンスアンプ領域ＳＲ内の貼合パッドＢＰには、第１実施形態で説明した図１５に示された配置も適用され得る。
【０１２４】
以上で説明した貼合パッドＢＰの配置はあくまで一例であり、これに限定されない。例えば、貼合パッドＢＰの配置は、第１実施形態と異なっていても良い。例えば、分断されたアクティブ領域ＡＡ（ＨＶ）の間隔を狭くすることによって、貼合パッドＢＰが密に配置されても良い。このような場合においても、配線層Ｄ０〜Ｄ３における配線のレイアウトを工夫することによって、貼合パッドＢＰとセンスアンプユニットＳＡＵとの間を接続することが出来る。第２実施形態に係る半導体記憶装置１のその他の構成は、第１実施形態と同様のため説明を省略する。
【０１２５】
［２−２］半導体記憶装置１の消去動作
図２０は、第２実施形態に係る半導体記憶装置１における消去動作の一例を示すタイミングチャートである。図２０には、消去動作におけるビット線ＢＬ、選択ゲート線ＳＧＤ、ワード線ＷＬ、選択ゲート線ＳＧＳ、及びソース線ＳＬのそれぞれの電圧の一例が示されている。図２０に示すように、第２実施形態における消去動作のタイミングチャートは、第１実施形態で説明した消去動作のタイミングからノードＢＬＢＩＡＳ及び制御信号ＢＩＡＳに関する動作が省略されたものと同様である。
【０１２６】
簡潔に述べると、シーケンサ１３は、消去動作を開始すると、選択ゲート線ＳＧＳ及びＳＧＤのそれぞれと、非選択ブロックＢＬＫに対応するワード線ＷＬとをフローティング状態にする。その後、シーケンサ１３は、ソース線ＳＬの電圧を消去電圧ＶＥＲＡまで上昇させ、選択ブロックＢＬＫにおけるワード線ＷＬの電圧を電圧ＶＩＳＯに維持する。
【０１２７】
すると、メモリピラーＭＰの上部に高電界領域が形成され、選択トランジスタＳＴ２の近傍においてＧＩＤＬによる正孔が発生し、メモリピラーＭＰ内のチャネルに正孔が注入される。また、ビット線ＢＬ及びソース線ＳＬの電圧がＥＲＡまで上昇することに伴い、メモリピラーＭＰ内のチャネル（半導体層５０）の電圧とビット線ＢＬの電圧とのそれぞれが上昇する。また、チャネルの電圧上昇に応じて、選択ゲート線ＳＧＤ及びＳＧＳと、非選択ブロックＢＬＫに対応するワード線ＷＬとのそれぞれの電圧が上昇する。
【０１２８】
一方で、選択ブロックＢＬＫに対応するワード線ＷＬは、電圧ＶＩＳＯに維持されているため、メモリセルトランジスタＭＴの制御ゲート−チャネル間で電圧差が生じる。すると、チャネル内の正孔が、電荷蓄積層（絶縁膜５２）に注入され、書き込まれたデータに基づいて電荷蓄積層に保持された電子と、注入された正孔との再結合が発生する。
【０１２９】
その結果、メモリセルトランジスタＭＴの閾値電圧が低下し、メモリセルトランジスタＭＴに記憶されていたデータが消去される。その後、シーケンサ１３は、各種配線の電圧を消去動作の開始前の状態に戻す。以上のように、第２実施形態に係る半導体記憶装置１は、メモリセルトランジスタＭＴに記憶されたデータを消去することが出来る。
【０１３０】
［２−３］第２実施形態の効果
以上で説明した第２実施形態に係る半導体記憶装置１は、第１実施形態と同様に、センスアンプ領域ＳＲの面積を抑制することが出来、ＣＭＯＳチップＣＣのチップ面積を抑制することが出来る。その結果、第２実施形態に係る半導体記憶装置１は、第１実施形態と同様に、半導体記憶装置１全体のチップ面積を抑制することが出来、半導体記憶装置１の製造コストを抑制することが出来る。
【０１３１】
［３］その他の変形例等
実施形態の半導体記憶装置は、メモリチップ＜例えば、図５内の符号ＭＣ＞と、回路チップ＜例えば、図５内の符号ＣＣ＞とを含む。メモリチップは、第１及び第２メモリセルと、第１及び第２メモリセルのそれぞれの一端とそれぞれ電気的に接続された第１及び第２ビット線と、第１及び第２ビット線とそれぞれ電気的に接続された第１及び第２接合金属＜例えば、図１１内の符号４７（ＢＰ）＞とを含む。回路チップは、基板と、基板に設けられた第１及び第２センスアンプ＜例えば、図３内の符号ＳＡＵ＞と、第１及び第２センスアンプとそれぞれ電気的に接続され且つ第１及び第２接合金属とそれぞれ対向する第３及び第４接合金属＜例えば、図１１内の符号６６（ＢＰ）＞とを含み、メモリチップと接合される。第１及び第２接合金属はそれぞれ第３及び第４接合金属と電気的に接続される。第１センスアンプ＜例えば、図１０内の符号ＳＡ＜０＞及びＢＬＨＵ＜０＞の組＞は、第１アクティブ領域と、第１アクティブ領域と異なる第２アクティブ領域とを含む。第１アクティブ領域には、第３接合金属と第２アクティブ領域との間に電気的に接続された第１トランジスタ＜例えば、図１０内の符号３０＞が設けられる。第２センスアンプ＜例えば、図１０内の符号ＳＡ＜１＞及びＢＬＨＵ＜１＞の組＞は、第１アクティブ領域と第１方向において隣り合う第３アクティブ領域と、第２アクティブ領域と第１方向と交差する第２方向に隣り合い且つ第３アクティブ領域と異なる第４アクティブ領域とを含み、第３アクティブ領域には、第４接合金属と第４アクティブ領域との間に電気的に接続された第２トランジスタ＜図１０内の符号３０＞が設けられる。平面視において、第３及び第４接合金属は、それぞれ第１及び第３アクティブ領域と重なっている＜例えば、図１２内の符号ＢＰ＞。これにより、半導体記憶装置のチップ面積を縮小することが出来る。
【０１３２】
上記実施形態では、消去動作においてＧＩＤＬにより発生した正孔を用いる場合について例示したが、消去動作においてＧＩＤＬは使用されなくても良い。消去動作にＧＩＤＬが使用されない場合、例えばメモリピラーＭＰの上部、すなわちソース線ＳＬにＰ型不純物が拡散した領域が設けられ、当該領域からメモリピラーＭＰ内に正孔が供給される。
【０１３３】
上記実施形態では、メモリチップＭＣに配線層Ｍ０〜Ｄ２が設けられ、ＣＭＯＳチップＣＣに配線層Ｄ０〜Ｄ４が設けられる場合について例示したが、これに限定されない。メモリチップＭＣ及びＣＭＯＳチップＣＣのそれぞれに設けられる配線層の層数は、回路の設計に応じて適宜変更され得る。
【０１３４】
上記実施形態において、対向する導電体層４６及び４７間には、複数のコンタクトＶ１が並列に接続されても良い。同様に、対向する導電体層６５及び６６間には、複数のコンタクトＣ４が並列に接続されても良い。このように、貼合パッドＢＰ（導電体層４７又は６６）と、貼合パッドＢＰと隣り合う配線層に設けられた導電体層との間が複数のコンタクトにより接続されることによって、メモリチップＭＣとＣＭＯＳチップＣＣとが接合される際に生じるコンタクトＶ１及びＣ４へのストレスを分散することが出来る。
【０１３５】
上記実施形態において、メモリピラーＭＰ及び導電体層４５間のコンタクトＣＶは、Ｚ方向に連結された２本以上のコンタクトによって構成されても良い。コンタクトＣＶが複数のコンタクトが連結された構造を有する場合に、隣り合うコンタクト間には異なる導電体層が挿入されても良い。
【０１３６】
上記実施形態では、隣り合う２本のスリットＳＬＴ間の構造体が１つのストリングユニットＳＵに対応する場合について例示したが、これに限定されない。例えば、隣り合う２本のスリットＳＬＴ間に選択ゲート線ＳＧＤを分断するスリットが設けることによって、隣り合う２本のスリットＳＬＴ間に複数のストリングユニットＳＵが形成されても良い。隣り合うスリットＳＬＴ間におけるストリングユニットＳＵの個数は、選択ゲート線ＳＧＤを分断するスリットの本数に基づいて変化する。
【０１３７】
上記実施形態において、メモリピラーＭＰは、複数のピラーがＺ方向に２本以上連結された構造であっても良い。また、メモリピラーＭＰは、選択ゲート線ＳＧＤに対応するピラーと、ワード線ＷＬに対応するピラーとが連結された構造であっても良い。各メモリピラーＭＰと重なるビット線ＢＬの本数は、任意の本数に設計され得る。
【０１３８】
上記実施形態で説明に使用した図面では、メモリピラーＭＰがＺ方向において同一径を有している場合を例示したが、これに限定されない。例えば、メモリピラーＭＰは、テーパー形状や逆テーパー形状を有していても良いし、中間部分が膨らんだ形状を有していても良い。同様に、スリットＳＬＴやコンタクトＣＶ、Ｖ０、Ｖ１、ＣＳ、Ｃ０〜Ｃ４等がテーパー形状、逆テーパー形状、又は中間部分が膨らんだ形状を有していても良い。
【０１３９】
上記実施形態ではメモリピラーＭＰの断面構造が円形である場合について例示したが、これに限定されない。例えば、メモリピラーＭＰの断面構造は楕円形であっても良く、任意の形状に設計され得る。また、貼合パッドＢＰの平面形状が四角である場合について説明したが、貼合パッドＢＰは、角が丸みを帯びていても良い。さらに、貼合パッドＢＰの平面形状は、円形や楕円形であっても良く、任意の形状に設計され得る。
【０１４０】
上記実施形態で説明した半導体記憶装置１のセンスアンプ領域ＳＲにおける構造は、その他の半導体メモリに対しても適用することが可能である。例えば、メモリ領域ＭＲに設けられるメモリセルトランジスタＭＴは、相変化メモリセルであっても良いし、強誘電体薄膜材料を用いたメモリセルであっても良い。
【０１４１】
本明細書において“接続”は、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していても良い。“柱状”は、半導体記憶装置１の製造工程において形成されたホール内に設けられた構造体であることを示している。“ピッチ”は、ある方向に配列した複数の構成要素が配置される間隔に対応している。“ピッチ”は、当該構成要素の中心線を基準に測定されても良く、同じ基準により測定されていれば、あらゆる測定（又は算出）方法が適用されても良い。“貼合パッドＢＰ”は、接合金属と呼ばれても良い。“平面視”とは、例えばＰ型ウェル領域６０の表面に対する鉛直方向から見た半導体記憶装置１の平面レイアウトのことを示している。
【０１４２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１４３】
１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０〜２７，３０，３１…トランジスタ、２８…キャパシタ、４０…絶縁体層、４１〜４７…導電体層、５０…半導体層、５１…トンネル絶縁膜、５２…絶縁膜、５３…ブロック絶縁膜、６０…Ｐ型ウェル領域、ＮＰ…Ｎ型領域、６１〜６６…導電体層、Ｍ０〜Ｍ２，Ｄ０〜Ｄ４…配線層、ＣＳ，Ｃ０〜Ｃ４，Ｖ０，Ｖ１…コンタクト、ＭＲ…メモリ領域、ＨＲ…引出領域、ＳＲ…センスアンプ領域、ＰＥＲＩ…周辺回路領域、ＸＲ…転送領域、ＰＲ…パッド領域、ＡＡ…アクティブ領域、ＧＣ…ゲート線、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、ＳＡＵ…センスアンプユニット、ＳＡＧ…センスアンプグループ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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