(57)【要約】【課題】  伝送品質に対する信号の入力断の影響を低減することができる伝送回路を提供する。【解決手段】  伝送回路は、別々の回線からそれぞれ入力され時分割多重された第１信号及び第２信号の劣化を、前記第１信号及び前記第２信号に応じて更新されるタップ係数に基づき補償するフィルタ回路と、前記第１信号及び前記第２信号に同期させるクロック信号の周波数を、前記第１信号及び前記第２信号の各位相に応じた制御情報に基づいて制御するＰＬＬ回路と、前記第１信号または前記第２信号の入力断に応じて、前記第１信号及び前記第２信号のうち、入力断が検出されていない信号の位相に応じた前記制御情報を前記ＰＬＬ回路に出力する制御回路とを有する。【選択図】図１４
2020178304.tif 000002
【特許請求の範囲】
【請求項１】
別々の回線からそれぞれ入力され時分割多重された第１信号及び第２信号の劣化を、前記第１信号及び前記第２信号に応じて更新されるタップ係数に基づき補償するフィルタ回路と、
前記第１信号及び前記第２信号に同期させるクロック信号の周波数を、前記第１信号及び前記第２信号の各位相に応じた制御情報に基づいて制御するＰＬＬ回路と、
前記第１信号または前記第２信号の入力断に応じて、前記第１信号及び前記第２信号のうち、入力断が検出されていない信号の位相に応じた前記制御情報を前記ＰＬＬ回路に出力する制御回路とを有することを特徴とする伝送回路。
【請求項２】
前記ＰＬＬ回路は、前記第１信号または前記第２信号の入力断に応じて、前記クロック信号の周波数を一定の周波数の基準クロック信号の位相に応じて制御することを特徴とする請求項１に記載の伝送回路。
【請求項３】
前記制御回路は、前記第１信号及び前記第２信号の各位相に応じた前記制御情報を保持する保持回路を有し、前記入力断が検出されていない信号の位相に応じた前記制御情報を前記保持回路から前記ＰＬＬ回路に出力することを特徴とする請求項１または２に記載の伝送回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本件は、伝送回路に関する。
【背景技術】
【０００２】
データ信号からクロック信号を再生する手段として、電圧制御発振器（VCO: Voltage-Controlled Oscillator）の制御電圧をデータ信号から抽出されたクロック信号と、ＶＣＯで生成されたクロック信号の位相差に基づき制御するＰＬＬ（Phase Locked Loop）回路がある（例えば特許文献１及び２を参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２００７／０６０７５６号
【特許文献２】特開２００３−１８２２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えば２つの回線からそれぞれ入力されるデータ信号が時分割多重されてＰＬＬ回路に入力される場合、一方のデータ信号に入力断が発生すると、ＰＬＬ回路においてデータ信号とクロック信号の間の同期が失われる。このため、入力断の後に他方のデータ信号がＰＬＬ回路に入力されたとき、データ信号とクロック信号の間で再び同期が確立するまでに時間がかかり、データ信号の一部にエラーが生じて伝送品質が低下するおそれがある。
【０００５】
そこで本件は、伝送品質に対する信号の入力断の影響を低減することができる伝送回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
１つの態様では、伝送回路は、別々の回線からそれぞれ入力され時分割多重された第１信号及び第２信号の劣化を、前記第１信号及び前記第２信号に応じて更新されるタップ係数に基づき補償するフィルタ回路と、前記第１信号及び前記第２信号に同期させるクロック信号の周波数を、前記第１信号及び前記第２信号の各位相に応じた制御情報に基づいて制御するＰＬＬ回路と、前記第１信号または前記第２信号の入力断に応じて、前記第１信号及び前記第２信号のうち、入力断が検出されていない信号の位相に応じた前記制御情報を前記ＰＬＬ回路に出力する制御回路とを有する。
【発明の効果】
【０００７】
１つの側面として、伝送品質に対する信号の入力断の影響を低減することができる。
【図面の簡単な説明】
【０００８】
【図１】伝送システムの一例を示す構成図である。
【図２】ＳＥＲＤＥＳの一例を示す構成図である。
【図３】ＤＦＥ（Decision Feedback Equalizer）の一例を示す構成図である。
【図４】多重信号の論理値を判定する閾値電圧の補正の一例を示す図である。
【図５】ＰＬＬの一例を示す構成図である。
【図６】位相信号と制御電圧の一例を示す図である。
【図７】多重分離部からフレーマ部にデータ信号が入力される様子を示す図である。
【図８】正常時及び入力断時の位相信号の一例を示す図である。
【図９】一方のデータ信号の入力断により他方のデータ信号のエラーが生じる場合のタイムチャートである。
【図１０】データ信号に固定パタンを挿入する様子を示す図である。
【図１１】データ処理回路とＰＬＬの一例を示す構成図である。
【図１２】データ信号の入力断が検出されたときにチャージポンプに入力される位相信号の一例を示す図である。
【図１３】データ処理回路の動作の一例を示すフローチャートである。
【図１４】一方のデータ信号の入力断が他方のデータ信号に影響しない場合のタイムチャートである。
【発明を実施するための形態】
【０００９】
図１は、伝送システムの一例を示す構成図である。伝送システムは、光ファイバなどの伝送路９ａ，９ｂを介して接続された一組の伝送装置１ａ，１ｂを有する。伝送装置１ａはクライアントネットワークの回線＃１〜＃８に接続され、伝送装置１ｂはクライアントネットワークの回線＃１１〜＃１８に接続されている。
【００１０】
伝送装置１ａ，１ｂは、一例として、ＯＴＮ（Optical Transport Network）の技術に基づき光信号を伝送するが、これに限定されず、他の技術に基づき電気信号を伝送してもよい。なお、ＯＴＮの技術は、ＩＴＵ−Ｔ（International Telecommunication Union Telecommunication Standardization Sector）勧告Ｇ．７０９に規定されている。
【００１１】
伝送装置１ａは、伝送路９ａを介して光信号を伝送装置１ｂに送信し、伝送装置１ｂは、伝送路９ｂを介して光信号を伝送装置１ａに送信する。なお、以下の説明では、伝送装置１ａから伝送装置１ｂに向かう伝送処理を例示するが、伝送装置１ｂから伝送装置１ａに向かう伝送処理もこれと同様である。
【００１２】
伝送装置１ａ，１ｂは、ポートＰ１〜Ｐ８、ポートＰ１〜Ｐ８ごとのクロック再生部（CDR: Clock Data Recovery）１０、多重分離部（ＭＵＸ／ＤＭＵＸ）１１、フレーマ部１２、発振器（OSC: Oscillator）１４、送信器１３、及び受信器１５を有する。クロック再生部１０、多重分離部１１、及びフレーマ部１２は、例えばＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specified Integrated Circuit）などのハードウェアから構成される回路である。
【００１３】
ポートＰ１〜Ｐ４は、回線＃１〜＃４，＃１１〜＃１４から光信号を受信する受信ポートである。ポートＰ１〜Ｐ４には、例えばＰＤ（Photo Detector）や復調器などが含まれる。
【００１４】
ポートＰ５〜Ｐ８は、回線＃５〜＃８，＃１５〜＃１８に光信号を送信する送信ポートである。ポートＰ５〜Ｐ８には、例えばレーザダイオードや変調器などが含まれる。以下の説明では、伝送装置１ａがポートＰ１〜Ｐ４で受信した光信号を伝送装置１ｂに送信し、伝送装置１ｂが光信号をポートＰ５〜Ｐ８から回線＃１５〜＃１８に送信する例を挙げる。
【００１５】
まず、伝送装置１ａにおける伝送処理を説明する。ポートＰ１〜Ｐ４は、回線＃１〜＃４から受信した光信号を電気的なデータ信号Ｓ１〜Ｓ４に変換して各クロック再生部１０にそれぞれ出力する。なお、データ信号Ｓ１，Ｓ２は第１信号及び第２信号の一例である。
【００１６】
各クロック再生部１０は、ＣＤＲ機能によりデータ信号Ｓ１〜Ｓ４から伝送クロック信号を再生して多重分離部１１に出力する。なお、データ信号Ｓ１〜Ｓ４としては、例えばイーサネット（登録商標、以下同様）信号が挙げられるが、これに限定されない。
【００１７】
多重分離部１１は、別々の回線＃１〜＃４からそれぞれ入力されたデータ信号Ｓ１〜Ｓ４を時分割多重してフレーマ部１２に出力する。多重分離部１１は、一例として、データ信号Ｓ１，Ｓ２を時分割多重することにより多重信号Ｓｍｕｘを生成し、データ信号Ｓ３，Ｓ４を時分割多重することにより多重信号Ｓｍｕｘ’を生成する。
【００１８】
フレーマ部１２は、多重信号Ｓｍｕｘ，Ｓｍｕｘ’をフレーム信号ＦＲＭに収容して送信器１３に出力する。フレーマ部１２は、多重信号Ｓｍｕｘ，Ｓｍｕｘ’ごとにＳＥＲＤＥＳ２を有する。多重信号Ｓｍｕｘ，Ｓｍｕｘ’はＳＥＲＤＥＳ２にそれぞれ入力される。
【００１９】
ＳＥＲＤＥＳ２は伝送回路の一例である。ＳＥＲＤＥＳ２は、多重信号Ｓｍｕｘ，Ｓｍｕｘ’に対し劣化の補償、クロック再生、及びシリアル−パラレル変換などを行う。なお、ＳＥＲＤＥＳ２の構成は後述する。また、発振器１４は多重分離部１１及びフレーマ部１２に基準クロック信号ＣＬＫｒを分配する。
【００２０】
送信器１３には、例えばレーザダイオードや変調器などが含まれる。送信器１３は、フレーム信号ＦＲＭを電気−光変換して伝送路９ａに送信する。
【００２１】
次に、伝送装置１ｂにおける伝送処理を説明する。受信器１５には、例えばＰＤや復調器などが含まれる。受信器１５は、フレーム信号ＦＲＭを光−電気変換してフレーマ部１２に出力する。フレーマ部１２は、フレーム信号ＦＲＭから多重信号Ｓｍｕｘ，Ｓｍｕｘ’を分離して多重分離部１１に出力する。
【００２２】
多重分離部１１は、多重信号Ｓｍｕｘ，Ｓｍｕｘ’ごとにＳＥＲＤＥＳ３を有する。多重信号Ｓｍｕｘ，Ｓｍｕｘ’はＳＥＲＤＥＳ３にそれぞれ入力される。各ＳＥＲＤＥＳ３は、多重信号Ｓｍｕｘ，Ｓｍｕｘ’のデータをパラレル−シリアル変換する。
【００２３】
多重分離部１１は、多重信号Ｓｍｕｘからデータ信号Ｓ１，Ｓ２を分離してポートＰ５，Ｐ６にそれぞれ出力する。また、多重分離部１１は、多重信号Ｓｍｕｘ’からデータ信号Ｓ３，Ｓ４を分離してポートＰ７，Ｐ８にそれぞれ出力する。ポートＰ５〜Ｐ８はデータ信号Ｓ１〜Ｓ４を光信号に変換してそれぞれ回線＃１５〜＃１８に送信する。
【００２４】
図２は、ＳＥＲＤＥＳ２の一例を示す構成図である。ＳＥＲＤＥＳ２は、コントローラ２０、受信バッファ２１、ＣＴＬＥ（Continuous Time Liner Equalizer）２３、ＤＦＥ２４、ＰＬＬ２５、及びデシリアライザ２６を有する。なお、以降の説明では、一方の多重信号Ｓｍｕｘの処理を例示するが、他方の多重信号Ｓｍｕｘ’の処理もこれと同様である。
【００２５】
多重信号Ｓｍｕｘは、受信バッファ２１、ＣＴＬＥ２３、ＤＦＥ２４、ＰＬＬ２５、及びデシリアライザ２６をこの順に通過する。コントローラ２０は、受信バッファ２１、ＣＴＬＥ２３、ＤＦＥ２４、ＰＬＬ２５、及びデシリアライザ２６の各処理を制御する。
【００２６】
受信バッファ２１は、例えば多重信号Ｓｍｕｘを一対の差動信号から１つの信号に変換してＣＴＬＥ２３に出力する。ＣＴＬＥ２３は、多重信号Ｓｍｕｘを波形整形してＤＦＥ２４に出力する。
【００２７】
ＤＦＥ２４は、フィルタ回路の一例であり、多重信号Ｓｍｕｘの劣化を補償する。ＤＦＥ２４は多重信号ＳｍｕｘをＰＬＬ２５に出力する。
【００２８】
ＰＬＬ２５は、ＰＬＬ回路の一例であり、多重信号Ｓｍｕｘからクロック信号ＣＬＫを再生する。これにより、ＣＴＬＥ２３及びＤＦＥ２４により整形されたデータの位相に応じたクロック信号ＣＬＫが得られる。
【００２９】
デシリアライザ２６は、変換回路の一例であり、多重信号Ｓｍｕｘをクロック信号ＣＬＫに基づきシリアル−パラレル変換する。このため、デシリアライザ２６は、伝送装置１ａ，１ｂ内の多重信号Ｓｍｕｘの伝送速度を低下させることができる。例えば、数十ギガビットの伝送速度の多重信号Ｓｍｕｘをシリアルデータからパラレル変換するとすることにより、内部制御処理に適切な数百メガビットの速度にまで低下させることができる。
【００３０】
図３は、ＤＦＥ２４の一例を示す構成図である。ＤＦＥ２４は、例えばＦＩＲ（Finite Impulse Response）フィルタを含み、シンボル間干渉（ISI: Inter Symbol Interference）を抑制する。
【００３１】
例えば、多重信号Ｓｍｕｘのデータの論理値「０」が連続している領域の途中に論理値「１」が１シンボルだけ存在する場合、または論理値「１」が連続している領域の途中に論理値「０」が１シンボルだけ存在する場合、電気的な応答特性の制約により論理値の判定が難しい。このため、ＤＦＥ２４は、多重信号Ｓｍｕｘを遅延させフィードバックさせることにより論理値の判定の閾値を補正する。
【００３２】
ＤＦＥ２４には、加算器２４０〜２４２、乗算器２４３〜２４５、遅延器２４７，２４８、及びサンプリング回路２４６が含まれる。
【００３３】
ＤＦＥ２４に入力された多重信号Ｓｍｕｘは、フィードバックされた多重信号Ｓｍｕｘと加算器２４０において加算される。多重信号Ｓｍｕｘは、加算器２４０からサンプリング回路２４６に入力される。サンプリング回路２４６は、多重信号Ｓｍｕｘをサンプリングすることにより波形整形してＰＬＬ２５及び遅延器２４７，２４８に出力する。
【００３４】
各遅延器２４７，２４８は多重信号Ｓｍｕｘを１クロック分だけ遅延させる。乗算器２４３〜２４５は、コントローラ２０から入力されるタップ係数ｃ０〜ｃ２と多重信号Ｓｍｕｘの乗算を行う。タップ係数ｃ０〜ｃ２は、多重信号Ｓｍｕｘの補正に用いられる振幅の比率に該当する。
【００３５】
乗算器２４３には、サンプリング回路２４６と遅延器２４７の間から多重信号Ｓｍｕｘが入力される。乗算器２４３は、多重信号Ｓｍｕｘにタップ係数ｃ０を乗算して加算器２４１に出力する。
【００３６】
乗算器２４４には、遅延器２４７と遅延器２４８の間から多重信号Ｓｍｕｘが入力される。乗算器２４４は、多重信号Ｓｍｕｘにタップ係数ｃ１を乗算して加算器２４２に出力する。
【００３７】
乗算器２４５には、遅延器２４８から多重信号Ｓｍｕｘが入力される。乗算器２４５は、多重信号Ｓｍｕｘにタップ係数ｃ２を乗算して加算器２４２に出力する。
【００３８】
加算器２４２は、乗算器２４４，２４５からそれぞれ入力された多重信号Ｓｍｕｘ同士を加算して加算器２４１に出力する。加算器２４１は、乗算器２４３と加算器２４２からそれぞれ入力された多重信号Ｓｍｕｘ同士を加算して加算器２４０に出力する。これにより、多重信号Ｓｍｕｘはフィードバックされる。
【００３９】
コントローラ２０は、入力側及び出力側の各多重信号Ｓｍｕｘからタップ係数ｃ０〜ｃ２を、例えばＣＭＡ（Constant Modulus Algorithm）などのアルゴリズムに従って制御する。これにより、タップ係数ｃ０〜ｃ２は、多重信号Ｓｍｕｘに応じて適応的に更新される。ＤＦＥ２４は、タップ係数ｃ０〜ｃ２に基づき多重信号Ｓｍｕｘの劣化補償を行う。
【００４０】
図４は、多重信号Ｓｍｕｘの論理値を判定する閾値電圧Ｖｔｈの補正の一例を示す図である。図４では、紙面左方向を時刻の進む方向とする。
【００４１】
期間ｔ１では、多重信号Ｓｍｕｘは論理値「１」が連続する。このため、ＤＦＥ２４は、その後の時刻ｔ２で論理値「０」が正常に判定されるように閾値電圧Ｖｔｈを増加させる。その後の時刻ｔ３では、ＤＦＥ２４は、論理値「０」の直後の論理値「１」が正常に判定されるように閾値電圧Ｖｔｈを低下させる。このようにして、ＤＦＥ２４は、ＩＳＩの影響を抑制する。
【００４２】
図５は、ＰＬＬ２５の一例を示す構成図である。ＰＬＬ２５は、位相検出器（PD: Phase Detector）２５０，２５１、セレクタ２５２、切替器２５３、分周器２５４，２５８，２５９、チャージポンプ２５５、ループフィルタ２５６、及びＶＣＯ２５７を有する。
【００４３】
ＶＣＯ２５７は、ループフィルタ２５６から入力される制御電圧Ｖに応じた周波数で発振することによりクロック信号ＣＬＫを出力する。周波数は制御電圧Ｖが高くなるほど高くなるが、これとは逆に制御電圧Ｖが低いほど高くなってもよい。クロック信号ＣＬＫは、分周器２５８により分周されて後段のデシリアライザ２６に出力される。また、分周されたクロック信号ＣＬＫは分岐して、一方のクロック信号ＣＬＫは、さらに分周器２５９により分周されて位相検出器２５１に入力される。また、他方のクロック信号ＣＬＫは位相検出器２５０に入力される。
【００４４】
位相検出器２５０には、多重信号Ｓｍｕｘ及びクロック信号ＣＬＫが入力される。位相検出器２５０は、多重信号Ｓｍｕｘ及びクロック信号ＣＬＫの位相差を、例えば各々の波形のエッジの位置を比較することにより検出する。位相検出器２５０は、位相差に該当する幅のパルス信号Ｕａ，Ｕｄをセレクタ２５２に出力する。なお、パルス信号Ｕａ，Ｕｄが示す位相差の情報（以下、「位相情報」と表記）は、多重信号Ｓｍｕｘの位相に応じた制御情報の一例である。
【００４５】
パルス信号Ｕａは、正方向の振幅を有し、多重信号Ｓｍｕｘの位相がクロック信号ＣＬＫより進んでいるときに出力される。パルス信号Ｕｄは、負方向の振幅を有し、多重信号Ｓｍｕｘの位相がクロック信号ＣＬＫより遅れているときに出力される。
【００４６】
基準クロック信号ＣＬＫｒは、分周器２５４により分周された後、位相検出器２５１に入力される。位相検出器２５１には、基準クロック信号ＣＬＫｒ及びクロック信号ＣＬＫが入力される。位相検出器２５１は、基準クロック信号ＣＬＫｒ及びクロック信号ＣＬＫの位相差を、例えば各々の波形のエッジの位置を比較することにより検出する。位相検出器２５１は、位相差に該当する幅のパルス信号Ｕａ’，Ｕｄ’をセレクタ２５２に出力する。
【００４７】
パルス信号Ｕａ’は、正方向の振幅を有し、基準クロック信号ＣＬＫｒの位相がクロック信号ＣＬＫより進んでいるときに出力される。パルス信号Ｕｄ’は、負方向の振幅を有し、基準クロック信号ＣＬＫｒの位相がクロック信号ＣＬＫより遅れているときに出力される。
【００４８】
切替器２５３には多重信号Ｓｍｕｘが入力される。切替器２５３はセレクタ２５２に選択信号ＳＥＬを出力する。セレクタ２５２は、選択信号ＳＥＬに応じて、パルス信号Ｕａ，Ｕｄとパルス信号Ｕａ’，Ｕｄ’の一方を選択して位相信号Ｐとしてチャージポンプ２５５に出力する。
【００４９】
切替器２５３は、多重信号Ｓｍｕｘが入力されているとき、クロック信号ＣＬＫが多重信号Ｓｍｕｘと同期するように、パルス信号Ｕａ，Ｕｄの選択を指示する選択信号ＳＥＬを出力する。また、切替器２５３は、多重信号Ｓｍｕｘが入力断となったとき、クロック信号ＣＬＫと多重信号Ｓｍｕｘの間の同期が失われるため、クロック信号ＣＬＫが基準クロック信号ＣＬＫｒと同期するように、パルス信号Ｕａ’，Ｕｄ’の選択を指示する選択信号ＳＥＬを出力する。
【００５０】
これにより、クロック信号ＣＬＫは、多重信号Ｓｍｕｘまたは基準クロック信号ＣＬＫｒに同期する。なお、多重信号Ｓｍｕｘは、切替器２５３から後段のデシリアライザ２６に出力される。
【００５１】
チャージポンプ２５５は、位相信号Ｐをアナログ信号に変換してループフィルタ２５６に出力する。ループフィルタ２５６は、アナログ信号に応じた制御電圧ＶをＶＣＯ２５７に出力する。
【００５２】
図６は、位相信号Ｐと制御電圧Ｖの一例を示す図である。例えば、正方向のパルス信号Ｕａ，Ｕａ’は制御電圧Ｖの最大値に該当し、負方向のパルス信号Ｕｄ，Ｕｄ’は制御電圧Ｖの最小値に該当する。これにより、ＶＣＯ２５７の周波数が位相信号Ｐにより制御される。
【００５３】
このように、ＰＬＬ２５は、多重信号Ｓｍｕｘに同期させるクロック信号ＣＬＫの周波数を、多重信号Ｓｍｕｘに多重されたデータ信号Ｓ１，Ｓ２の各位相に応じたパルス信号Ｕａ，Ｕｄに基づいて制御する。ＰＬＬ２５は、データ信号Ｓ１またはデータ信号Ｓ２の入力断に応じて、クロック信号ＣＬＫの周波数を一定の周波数の基準クロック信号ＣＬＫｒの位相に応じて制御する。このため、ＰＬＬ２５は、データ信号Ｓ１またはデータ信号Ｓ２の入力断時でもクロック信号ＣＬＫを出力することができる。
【００５４】
また、ＰＬＬ２５は、位相信号Ｐに応じた制御電圧Ｖによりクロック信号ＣＬＫの周波数を制御する。このため、データ信号Ｓ１，Ｓ２の各位相に応じた制御電圧Ｖで周波数を制御することができる。
【００５５】
図７は、多重分離部１１からフレーマ部１２にデータ信号Ｓ１，Ｓ２が入力される様子を示す図である。図７では、データ信号Ｓ１のデータを「ｘ」とし、データ信号Ｓ２のデータを「ｙ」とする。
【００５６】
符号Ｇａで示されるように、正常時、多重分離部１１に入力されたデータ信号Ｓ１，Ｓ２は時分割多重されてＳＥＲＤＥＳ２に入力される。しかし、符号Ｇｂで示されるように、データ信号Ｓ２が入力断となったとき、クロック再生部１０はデータ信号Ｓ２から伝送クロック信号を再生することができないため、多重分離部１１には、論理値「０」が連続するデータ信号Ｓ２が入力される。
【００５７】
多重分離部１１は、一例として、論理値「０」のデータ信号Ｓ２の後方にデータ信号Ｓ１を時分割多重してＳＥＲＤＥＳ２に出力する。論理値「０」のデータ信号Ｓ２はＳＥＲＤＥＳ２に入力されると、ＤＦＥ２４においてフィードバック制御が無効となるので、論理値「０」のままＰＬＬ２５に出力される。
【００５８】
図５を参照すると、ＰＬＬ２５において、位相検出器２５０がクロック信号ＣＬＫとデータ信号Ｓ２の位相差を検出できないため、クロック信号ＣＬＫの同期が失われる。このため、切替器２５３は、クロック信号ＣＬＫが基準クロック信号ＣＬＫｒと同期するように選択信号ＳＥＬによりセレクタ２５２を切り替える。
【００５９】
その後、データ信号Ｓ１がＰＬＬ２５に入力されると、切替器２５３は、クロック信号ＣＬＫがデータ信号Ｓ１と同期するように選択信号ＳＥＬによりセレクタ２５２を再び切り替える。しかし、データ信号Ｓ１とクロック信号ＣＬＫの間で再び同期が確立するまでに時間がかかり、データ信号Ｓ１の一部にエラーが生じて伝送品質が低下するおそれがある。
【００６０】
図８には、正常時及び入力断時の位相信号Ｐの一例を示す図である。符号Ｇｃで示されるように、正常時、データ信号Ｓ２の位相情報（「位相情報（Ｓ２）」）とデータ信号Ｓ１の位相情報（「位相情報（Ｓ１）」）は、位相信号Ｐとしてチャージポンプ２５５に交互に出力される。
【００６１】
符号Ｗ１は、位相情報の境界部Ｔの位相信号Ｐの一例を示す。位相信号Ｐには、データ信号Ｓ１，Ｓ２の各位相情報を示すパルス信号Ｕａ，Ｕｄが含まれる。
【００６２】
また、符号Ｇｄで示されるように、データ信号Ｓ２の入力断時、データ信号Ｓ２の位相情報がチャージポンプ２５５に入力されなくなる。符号Ｗ２は位相情報の境界部Ｔの位相信号Ｐの一例を示す。位相信号Ｐには、データ信号Ｓ１の位相情報だけを示すパルス信号Ｕａ，Ｕｄが含まれており、データ信号Ｓ２の位相情報を示すパルス信号Ｕａ，Ｕｄは含まれない。このため、クロック信号ＣＬＫの同期が失われる。
【００６３】
図９は、一方のデータ信号Ｓ２の入力断により他方のデータ信号Ｓ１のエラーが生じる場合のタイムチャートである。タイムチャートには、多重信号Ｓｍｕｘ、タップ係数ｃ０〜ｃ２、位相信号Ｐ、及び制御電圧Ｖの時間的な変化が示されている。
【００６４】
多重信号Ｓｍｕｘには、データ信号Ｓ１，Ｓ２が交互に時分割多重されている。コントローラ２０は、データ信号Ｓ１，Ｓ２に応じてタップ係数ｃ０〜ｃ２を制御する。なお、本例では、便宜上、通常時のデータ信号Ｓ１，Ｓ２の各タップ係数ｃ０〜ｃ２は同一であるが、異なっていてもよい。
【００６５】
期間ｔ１〜ｔ２において、データ信号Ｓ２に入力断が発生すると、データ信号Ｓ２の論理値は「０」となる。これに応じて、ＤＦＥ２４のフィードバック制御が無効となるため、タップ係数ｃ０〜ｃ２は順次に０となる。また、位相信号Ｐは、入力断に応じてデータ信号Ｓ２の位相情報がチャージポンプ２５５に出力されなくなる。
【００６６】
このとき、基準クロック信号ＣＬＫｒにクロック信号ＣＬＫが同期するため、制御電圧Ｖが、基準クロック信号ＣＬＫｒの位相に応じた値Ｅに変化する。値Ｅは、例えばＶＣＯ２５７の駆動電圧が２．５（Ｖ）である場合、その半分の１．２５（Ｖ）となる。
【００６７】
入力断のデータ信号Ｓ２の直後のデータ信号Ｓ１がＰＬＬ２５に入力されると、クロック信号ＣＬＫは再びデータ信号Ｓ１と同期するが、その確立には時間がかかるため、データ信号Ｓ１の先頭部分（時刻ｔ２〜ｔ３の部分）にエラーが生じる。その後、データ信号Ｓ２は復旧すると、チャージポンプ２５５にはデータ信号Ｓ２の位相情報が入力される。
【００６８】
データ信号Ｓ２が入力断となってもクロック信号ＣＬＫの同期を維持するため、以下のような方法を用いることもできる。
【００６９】
図１０は、データ信号Ｓ２に固定パタンを挿入する様子を示す図である。図１０において、図７と共通する構成には同一の符号を付し、その説明は省略する。
【００７０】
多重分離部１１がデータ信号Ｓ２の入力断を検出して、多重分離部１１内のパタン挿入回路１１ａがその検出に応じて固定パタン「ｚ」をデータ信号Ｓ２に挿入することもできる。また、固定パタンに代えて、データ信号Ｓ２をスクランブル処理することも可能である。
【００７１】
しかし、上記の手法によると、新たに入力断の検出回路を設ける必要があるだけでなく、パタン挿入回路１１ａまたはスクランブラ回路の規模が大きくなるため、伝送装置１ａ，１ｂのコスト及び消費電力が増えるおそれがある。また、入力断の検出にアナログ回路を用いると、検出時間が要求を満たさないおそれもある。
【００７２】
そこで、以下に述べるように、タップ係数ｃ０〜ｃ２に基づきデータ信号Ｓ２の入力断を検出し、検出に応じてデータ信号Ｓ２の位相情報をデータ信号Ｓ１の位相情報に入れ替えるデータ処理回路がＳＥＲＤＥＳ２に設けられる。
【００７３】
図１１は、データ処理回路２７とＰＬＬ２５ａの一例を示す構成図である。図１１において、図５と共通する構成には同一の符号を付し、その説明は省略する。
【００７４】
データ処理回路２７とＰＬＬ２５ａは、図２に示されたＰＬＬ２５に代えてＳＥＲＤＥＳ２に設けられている。なお、ＰＬＬ２５ａの構成は、セレクタ２５２とチャージポンプ２５５の間にデータ処理回路２７が挿入されている点においてＰＬＬ２５と異なる。チャージポンプ２５５には、セレクタ２５２からデータ処理回路２７を経由して位相信号Ｐｏｕｔが入力される。
【００７５】
データ処理回路２７は、タップ係数ｃ０〜ｃ２ごとのリミッタ２７０と、入力断検出回路２７１と、メモリ２７２と、情報セレクタ２７３とを有する。データ処理回路２７は、ＰＬＬ２５ａ、コントローラ２０、多重分離部１１、及びＤＦＥ２４に接続されている。なお、データ処理回路２７は制御回路の一例である。
【００７６】
データ処理回路２７は、タップ係数ｃ０〜ｃ２に基づきデータ信号Ｓ１またはデータ信号Ｓ２の入力断を検出する。タップ係数ｃ０〜ｃ２は、例えばＦＰＧＡの高速シリアル通信によりＤＦＥ２４からデータ処理回路２７に入力される。リミッタ２７０は、伝送装置１ａ，１ｂの起動直後の不安定な状態を考慮して、タップ係数ｃ０〜ｃ２を所定の範囲内に規制する。リミッタ２７０は、タップ係数ｃ０〜ｃ２が所定の範囲を超える場合、その旨をコントローラ２０に通知する。
【００７７】
入力断検出回路２７１には、リミッタ２７０からタップ係数ｃ０〜ｃ２が入力される。データ信号Ｓ１，Ｓ２が入力断になると、ＤＦＥ２４におけるフィードバック制御が無効となるため、タップ係数ｃ０〜ｃ２はそれぞれ０となる。したがって、入力断検出回路２７１は、タップ係数ｃ０〜ｃ２がそれぞれ０になった場合、入力断を検出する。
【００７８】
このため、複雑な検出回路が追加されることなく、容易に入力断を検出することが可能である。入力断検出回路２７１は、入力断の検出結果に応じた情報選択信号ＳＥＬｓを情報セレクタ２７３に出力する。
【００７９】
情報セレクタ２７３には、ＰＬＬ２５ａのセレクタ２５２から位相信号Ｐｉｎが入力され、メモリ２７２から位相情報Ｐｍが入力される。また、セレクタ２５２からの位相信号Ｐｉｎはメモリ２７２に入力され、入力断が検出されていないときにコントローラ２０の制御によりメモリ２７２に記憶される。
【００８０】
メモリ２７２には、データ信号Ｓ１，Ｓ２ごとの位相情報が登録される情報テーブル２７２ａが保持されている。例えば、データ信号Ｓ１の位相情報はアドレス０ｘ００〜０ｘ５０（０ｘは１６進数表記を示す。）に保持され、データ信号Ｓ２の位相情報はアドレス０ｘ５１〜０ｘＡ０に保持される。
【００８１】
また、メモリ２７２及びコントローラ２０には、多重分離部１１からデータ識別情報Ｓｉｄが入力される。コントローラ２０は、データ識別情報Ｓｉｄに応じたメモリ２７２のアドレスに対して位相情報を書き込む。なお、メモリ２７２は、位相情報を保持する保持回路の一例であるが、保持回路としてはメモリ２７２に限定されず、他の種類の回路が用いられてもよい。
【００８２】
情報セレクタ２７３は、情報選択信号ＳＥＬｓに従ってセレクタ２５２からの位相信号Ｐｉｎ、またはメモリ２７２に保持された位相情報を含む位相信号Ｐｍを、位相信号Ｐｏｕｔとしてチャージポンプ２５５に出力する。情報セレクタ２７３は、情報選択信号ＳＥＬｓが入力断の未発生を示す場合、位相信号Ｐｉｎをチャージポンプ２５５に出力する。このため、ＰＬＬ２５ａは、セレクタ２５２から直接的にチャージポンプ２５５に位相信号Ｐが入力された場合と同様の動作を行う。
【００８３】
また、情報セレクタ２７３は、情報選択信号ＳＥＬｓが入力断の発生を示す場合、メモリ２７２に保持された位相情報を含む位相信号Ｐｍをチャージポンプ２５５に出力する。このとき、コントローラ２０は、入力断検出回路２７１から入力断の通知を受け、データ識別情報Ｓｉｄに基づいて、入力断が検出されていないデータ信号Ｓ２，Ｓ１の位相情報を含む位相信号Ｐｍがメモリ２７２から出力されるようにメモリ２７２を制御する。
【００８４】
図１２は、データ信号Ｓ２の入力断が検出されたときにチャージポンプ２５５に入力される位相信号Ｐｏｕｔの一例を示す図である。図８に例示された位相信号Ｐと比較すると理解されるように、データ信号Ｓ２の位相情報に代えて、メモリ２７２内のデータ信号Ｓ１の位相情報がチャージポンプ２５５に入力される。
【００８５】
符号Ｗ３は位相情報の境界部Ｔの位相信号Ｐｏｕｔの一例を示す。位相信号Ｐｏｕｔには、セレクタ２５２からのデータ信号Ｓ１の位相情報のパルス信号Ｕａ，Ｕｄだけでなく、丸印で示されるようなメモリ２７２からのデータ信号Ｓ１の位相情報のパルス信号Ｕａ，Ｕｄも含まれている。このため、クロック信号ＣＬＫの同期が失われることが抑制される。
【００８６】
このように、チャージポンプ２５５には、入力断が検出されたデータ信号Ｓ１，Ｓ２の位相信号Ｐｉｎに代えて、入力断が検出されていない他方のデータ信号Ｓ２，Ｓ１の位相信号Ｐｍが入力される。このため、ＶＣＯ２５７の制御電圧Ｖは、入力断が検出されても、入力断が検出されていないデータ信号Ｓ２，Ｓ１のメモリ２７２に保持された位相情報に基づき制御される。
【００８７】
図１３は、データ処理回路２７の動作の一例を示すフローチャートである。本動作は繰り返し実行される。
【００８８】
データ処理回路２７は、リミッタ２７０により各タップ係数ｃ０〜ｃ２が所定の範囲内であるか否かを判定する（ステップＳｔ１）。データ処理回路２７は、各タップ係数ｃ０〜ｃ２が所定の範囲内ではない場合（ステップＳｔ１のＮｏ）、再びステップＳｔ１の処理を実行する。
【００８９】
データ処理回路２７は、各タップ係数ｃ０〜ｃ２が所定の範囲内である場合（ステップＳｔ１のＹｅｓ）、各タップ係数ｃ０〜ｃ２が０であるか否かを判定する（ステップＳｔ２）。データ処理回路２７は、各タップ係数ｃ０〜ｃ２が０ではない場合（ステップＳｔ２のＮｏ）、セレクタ２５２からの位相信号Ｐｉｎに含まれる位相情報をメモリ２７２に書き込む（ステップＳｔ７）。
【００９０】
次にデータ処理回路２７は、セレクタ２５２からの位相信号Ｐｉｎを情報セレクタ２７３経由でチャージポンプ２５５に出力する（ステップＳｔ８）。
【００９１】
また、データ処理回路２７は、タップ係数ｃ０〜ｃ２が０である場合（ステップＳｔ２のＹｅｓ）、入力断検出回路によりデータ信号Ｓ１，Ｓ２の入力断を検出する（ステップＳｔ３）。このとき、データ処理回路２７は、タップ係数ｃ０〜ｃ２が例えば０近傍領域内の数値であれば入力断を検出する。次に、データ処理回路２７は、入力断が検出されていないデータ信号Ｓ１，Ｓ２をデータ識別情報Ｓｉｄに基づき選択する（ステップＳｔ４）。
【００９２】
次にデータ処理回路２７は、入力断が検出されていないデータ信号Ｓ１，Ｓ２の位相情報をメモリ２７２から読み出す（ステップＳｔ５）。次にデータ処理回路２７は、メモリ２７２から読み出した位相情報を含む位相信号Ｐｍをチャージポンプ２５５に出力する（ステップＳｔ６）。このようにして、データ処理回路２７は動作する。
【００９３】
図１４は、一方のデータ信号Ｓ２の入力断が他方のデータ信号Ｓ１に影響しない場合のタイムチャートである。タイムチャートには、多重信号Ｓｍｕｘ、タップ係数ｃ０〜ｃ２、位相信号Ｐｉｎ，Ｐｏｕｔ、及び制御電圧Ｖの時間的な変化が示されている。図１４において、図９と共通する項目についての説明は省略する。
【００９４】
データ処理回路２７は、時刻ｔ１１においてタップ係数ｃ０〜ｃ２が０となったことを判定することによりデータ信号Ｓ２の入力断を検出する。データ処理回路２７は、入力断の検出に応じて情報セレクタ２７３を制御することにより、入力断が検出されたデータ信号Ｓ２の位相情報を、入力断が検出されていないデータ信号Ｓ１のメモリ２７２内の位相情報に入れ替える。これにより、データ処理回路２７は、データ信号Ｓ１の位相情報をチャージポンプ２５５に出力する。
【００９５】
このため、チャージポンプ２５５には、データ信号Ｓ１のメモリ２７２内の位相情報を含む位相信号Ｐｏｕｔが入力される。したがって、制御電圧Ｖは、図９の例のような一定の値Ｖとはならず、データ信号Ｓ１のメモリ２７２内の位相情報に応じて制御されるため、入力断が未発生のときと同様となる。
【００９６】
したがって、入力断の期間ｔ１〜ｔ２においてクロック信号ＣＬＫの同期が維持されることで、後続のデータ信号Ｓ１のエラーが抑制される。また、データ処理回路２７は、スクランブラ回路やパタン挿入回路１１ａよりも小規模な回路により実現できるため、ＳＥＲＤＥＳ２の低コスト化及び低消費電力化の妨げにはならない。
【００９７】
これまで述べたように、ＳＥＲＤＥＳ２は、ＤＦＥ２４、ＰＬＬ２５、及びデータ処理回路２７を有する。データ処理回路２７は、データ信号Ｓ１，Ｓ２の入力断に応じて、入力断が検出されていないデータ信号Ｓ２，Ｓ１の位相に応じた位相情報をＰＬＬ２５に出力する。
【００９８】
このため、データ信号Ｓ１，Ｓ２が入力断しても、ＰＬＬ２５においてクロック信号ＣＬＫの同期が維持されるので、入力断が検出されていないデータ信号Ｓ２，Ｓ１のエラーが抑制される。したがって、本実施例によると、伝送品質に対するデータ信号Ｓ１，Ｓ２の入力断の影響を低減することができる。なお、本例では、２つのデータ信号Ｓ１，Ｓ２が時分割多重される場合を挙げたが、３つ以上のデータ信号が時分割多重される場合もＳＥＲＤＥＳ２は、上記と同様の処理を実行する。
【００９９】
また、データ処理回路２７は、位相情報をメモリ２７２に保持し、メモリ２７２からＰＬＬ２５に出力する。このため、データ処理回路２７は、容易な処理で位相情報を入れ替えることができる。
【０１００】
上述した実施形態は本発明の好適な実施の例である。但し、これに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変形して実施可能である。
【符号の説明】
【０１０１】
１ａ，１ｂ      伝送装置
２，３      ＳＥＲＤＥＳ
２０       コントローラ
２４       ＤＦＥ
２５，２５ａ      ＰＬＬ
２６       デシリアライザ
２７       データ処理回路
２５０，２５１     位相検出器
２５７      ＶＣＯ
２７１      入力断検出回路
２７２      メモリ
２７３      情報セレクタ
Ｓ１〜Ｓ８      データ信号
ｃ０〜ｃ２      タップ係数
ＣＬＫ      クロック信号
ＣＬＫｒ      基準クロック信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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