(57)【要約】【課題】発振回路を用いてより高い精度でＰＩＤの影響を測定する。【解決手段】プラズマプロセスにてアンテナとして機能するアンテナ部がゲートに電気的に接続された少なくとも１以上の測定トランジスタと、前記測定トランジスタの前記ゲートにソースが前記アンテナ部と並列に電気的に接続された選択トランジスタと、前記測定トランジスタのソースと電気的に接続され、発振周波数が前記測定トランジスタの閾値電圧によって変動する発振回路と、を備える、半導体装置。【選択図】図３
2020064965.tif 000002
【特許請求の範囲】
【請求項１】
プラズマプロセスにてアンテナとして機能するアンテナ部がゲートに電気的に接続された少なくとも１以上の測定トランジスタと、
前記測定トランジスタの前記ゲートにソースが前記アンテナ部と並列に電気的に接続された選択トランジスタと、
前記測定トランジスタのソースと電気的に接続され、発振周波数が前記測定トランジスタの閾値電圧によって変動する発振回路と、
を備える、半導体装置。
【請求項２】
前記発振回路は、ＶＤＤ配線及びＶＳＳ配線の間に設けられ、
前記測定トランジスタは、前記発振回路と、前記ＶＤＤ配線又は前記ＶＳＳ配線との間に設けられる、請求項１に記載の半導体装置。
【請求項３】
前記発振回路は、リングオシレータである、請求項２に記載の半導体装置。
【請求項４】
前記発振回路は、出力される発振周波数が入力電圧によって変動する発振回路であり、
前記発振回路の入力は、前記測定トランジスタのソースに負荷素子と並列に電気的に接続される、請求項１に記載の半導体装置。
【請求項５】
前記負荷素子は、抵抗素子である、請求項４に記載の半導体装置。
【請求項６】
前記測定トランジスタ及び前記選択トランジスタは、同じ導電型のトランジスタである、請求項１に記載の半導体装置。
【請求項７】
前記測定トランジスタは、複数設けられ、
前記発振回路よりもＶＤＤ配線側に設けられた前記測定トランジスタは、Ｎ型トランジスタであり、前記発振回路よりもＶＳＳ配線側に設けられた前記測定トランジスタは、Ｐ型トランジスタである、請求項１に記載の半導体装置。
【請求項８】
前記測定トランジスタは、複数設けられ、
複数の前記測定トランジスタの各々では、前記アンテナ部と前記ゲートとの面積比が互いに異なる、請求項１に記載の半導体装置。
【請求項９】
前記測定トランジスタの前記ゲートには、さらに保護素子が電気的に接続される、請求項１に記載の半導体装置。
【請求項１０】
前記選択トランジスタは、前記アンテナ部よりも上層の配線で前記測定トランジスタと電気的に接続され、
前記配線には、保護素子が電気的に接続される、請求項１に記載の半導体装置。
【請求項１１】
前記測定トランジスタのボディは、前記測定トランジスタのソースと電気的に接続される、請求項１に記載の半導体装置。
【請求項１２】
前記アンテナ部とゲートが電気的に接続されず、前記発振回路とソースが電気的に接続される参照トランジスタと、
前記参照トランジスタの前記ゲートにソースが電気的に接続された参照用選択トランジスタと、
をさらに備える、請求項１に記載の半導体装置。
【請求項１３】
プラズマプロセスにてアンテナとして機能するアンテナ部がゲートに電気的に接続された少なくとも１以上の測定トランジスタと、前記測定トランジスタの前記ゲートにソースが前記アンテナ部と並列に電気的に接続された選択トランジスタと、前記測定トランジスタのソースと電気的に接続され、発振周波数が前記測定トランジスタの閾値電圧によって変動する発振回路と、を備える半導体装置の前記選択トランジスタをオン状態に制御することで、前記測定トランジスタをオン状態に制御することと、
前記測定トランジスタがオン状態の時に前記発振回路の発振周波数を測定することと、
測定された前記発振周波数に基づいて、前記測定トランジスタの閾値電圧と、前記閾値電圧の理想値との差分の有無を検出することと、
を含む、検出方法。
【請求項１４】
プラズマプロセスにてアンテナとして機能するアンテナ部がゲートに電気的に接続された少なくとも１以上の測定トランジスタと、前記測定トランジスタの前記ゲートにソースが前記アンテナ部と並列に電気的に接続された選択トランジスタと、前記測定トランジスタのソースと電気的に接続され、発振周波数が前記測定トランジスタの閾値電圧によって変動する発振回路と、を有する半導体装置と、
前記選択トランジスタのオン又はオフ状態を制御することで、前記測定トランジスタのオン又はオフ状態を制御する制御部と、
前記測定トランジスタがオン状態の時に前記発振回路の発振周波数を測定する測定部と、
測定された前記発振周波数の各々に基づいて、前記測定トランジスタの閾値電圧と、前記閾値電圧の理想値との差分の有無を検出する検出部と、
前記検出部にて前記差分が検出された場合、前記プラズマプロセスによる影響を補正する処理を行う処理部と、
を備える、電子機器。
【請求項１５】
プラズマプロセスにてアンテナとして機能するアンテナ部がゲートに電気的に接続された少なくとも１以上の測定トランジスタと、前記測定トランジスタの前記ゲートにソースが前記アンテナ部と並列に電気的に接続された選択トランジスタと、前記測定トランジスタのソースと電気的に接続され、発振周波数が前記測定トランジスタの閾値電圧によって変動する発振回路と、を有する半導体装置を備える電子機器の前記選択トランジスタをオン状態に制御することで、前記測定トランジスタをオン状態に制御することと、
前記測定トランジスタがオン状態の時に前記発振回路の発振周波数を測定することと、
測定された前記発振周波数に基づいて、前記測定トランジスタの閾値電圧と、前記閾値電圧の理想値との差分の有無を検出することと、
前記差分が検出された場合、前記プラズマプロセスによる影響を補正する制御を行うことと、
を含む、電子機器の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置、検出方法、電子機器及び電子機器の制御方法に関する。
【背景技術】
【０００２】
半導体装置の製造工程で用いられるプラズマプロセスでは、電界効果トランジスタ（Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）にＰＩＤ（Ｐｌａｓｍａ  （Ｐｒｏｃｅｓｓ）  Ｉｎｄｕｃｅｄ  Ｄａｍａｇｅ）と呼ばれるダメージが発生することが知られている。
【０００３】
ＰＩＤは、ＦＥＴのゲートに接続された配線又はビアがプラズマプロセス中にアンテナとして機能することで、プラズマ中のチャージがアンテナに集められ、ＦＥＴのゲート絶縁膜に電流として流入することにより発生する。ＰＩＤは、ゲート絶縁膜と半導体基板との界面に、又はゲート絶縁膜中に欠陥又はキャリアトラップ準位を発生させることで、ＦＥＴの閾値電圧及びゲートリークに影響を与えてしまう。
【０００４】
ＰＩＤによりＦＥＴの閾値電圧が変動し、設計時に考慮されたばらつきの範囲から乖離した場合、該ＦＥＴを含む半導体装置の動作に影響が生じてしまう。そのため、半導体装置では、ＰＩＤが閾値電圧及びゲートリークに及ぼす影響を正確に測定し、測定した結果に基づいて、プロセス条件、デバイス構造、及び回路設計などに反映させることが重要である。
【０００５】
そこで、ＰＩＤの影響を正確に測定するために、半導体装置の内部にＰＩＤの影響を測定するための測定回路（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ：ＴＥＧとも称される）を配置することが行われている。
【０００６】
このような測定回路としては、ゲート及び該ゲートに接続するアンテナ部（すなわち、プラズマプロセスにおいてアンテナとして機能する配線又はビア）の面積比が互いに異なる複数のＦＥＴと、複数のＦＥＴのゲート、ソース、ドレイン及び半導体基板の各端子に配線で接続されたパッドと、を備える構造が例示される。測定回路では、各ＦＥＴのゲート電圧−ドレイン電流の特性を測定し、各ＦＥＴの閾値電圧を導出することで、アンテナ部によるＰＩＤの影響をアンテナ部及びゲートの面積比ごとに評価することができる。
【０００７】
一方、下記の非特許文献１に記載されるように、リングオシレータを用いてＦＥＴの特性をモニタリングする技術が考案されている。具体的には、非特許文献１に記載された技術では、リングオシレータと、ＶＤＤ配線又はＶＳＳ配線との間にＦＥＴを設けることで、リングオシレータの発振周波数から該ＦＥＴの特性をモニタリングしている。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】Kelin J. Kuhn etc. , “Process TechnologyVariation” IEEE TRANSACTIONS ON ELECTRON DEVICES VOL. 58 NO. 8, AUGAST 2011
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかし、ＰＩＤの影響を評価する測定回路に非特許文献１に記載された構造を適用することについては、十分に検討されていない。そのため、発振回路を用いてＰＩＤの影響を評価する測定回路の具体的な構造の検討が求められていた。
【００１０】
そこで、本開示では、発振回路を用いてより高い精度でＰＩＤの影響を測定することが可能な、新規かつ改良された半導体装置を提案する。
【課題を解決するための手段】
【００１１】
本開示によれば、プラズマプロセスにてアンテナとして機能するアンテナ部がゲートに電気的に接続された少なくとも１以上の測定トランジスタと、前記測定トランジスタの前記ゲートにソースが前記アンテナ部と並列に電気的に接続された選択トランジスタと、前記測定トランジスタのソースと電気的に接続され、発振周波数が前記測定トランジスタの閾値電圧によって変動する発振回路と、を備える、半導体装置が提供される。
【００１２】
また、本開示によれば、プラズマプロセスにてアンテナとして機能するアンテナ部がゲートに電気的に接続された少なくとも１以上の測定トランジスタと、前記測定トランジスタの前記ゲートにソースが前記アンテナ部と並列に電気的に接続された選択トランジスタと、前記測定トランジスタのソースと電気的に接続され、発振周波数が前記測定トランジスタの閾値電圧によって変動する発振回路と、を備える半導体装置の前記選択トランジスタをオン状態に制御することで、前記測定トランジスタをオン状態に制御することと、前記測定トランジスタがオン状態の時に前記発振回路の発振周波数を測定することと、測定された前記発振周波数に基づいて、前記測定トランジスタの閾値電圧と、前記閾値電圧の理想値との差分の有無を検出することと、を含む、検出方法が提供される。
【００１３】
また、本開示によれば、プラズマプロセスにてアンテナとして機能するアンテナ部がゲートに電気的に接続された少なくとも１以上の測定トランジスタと、前記測定トランジスタの前記ゲートにソースが前記アンテナ部と並列に電気的に接続された選択トランジスタと、前記測定トランジスタのソースと電気的に接続され、発振周波数が前記測定トランジスタの閾値電圧によって変動する発振回路と、を有する半導体装置と、前記選択トランジスタのオン又はオフ状態を制御することで、前記測定トランジスタのオン又はオフ状態を制御する制御部と、前記測定トランジスタがオン状態の時に前記発振回路の発振周波数を測定する測定部と、測定された前記発振周波数の各々に基づいて、前記測定トランジスタの閾値電圧と、前記閾値電圧の理想値との差分の有無を検出する検出部と、前記検出部にて前記差分が検出された場合、前記プラズマプロセスによる影響を補正する処理を行う処理部と、を備える、電子機器が提供される。
【００１４】
また、本開示によれば、プラズマプロセスにてアンテナとして機能するアンテナ部がゲートに電気的に接続された少なくとも１以上の測定トランジスタと、前記測定トランジスタの前記ゲートにソースが前記アンテナ部と並列に電気的に接続された選択トランジスタと、前記測定トランジスタのソースと電気的に接続され、発振周波数が前記測定トランジスタの閾値電圧によって変動する発振回路と、を有する半導体装置を備える電子機器の前記選択トランジスタをオン状態に制御することで、前記測定トランジスタをオン状態に制御することと、前記測定トランジスタがオン状態の時に前記発振回路の発振周波数を測定することと、測定された前記発振周波数に基づいて、前記測定トランジスタの閾値電圧と、前記閾値電圧の理想値との差分の有無を検出することと、前記差分が検出された場合、前記プラズマプロセスによる影響を補正する制御を行うことと、を含む、電子機器の制御方法が提供される。
【図面の簡単な説明】
【００１５】
【図１Ａ】プラズマプロセスにおけるＰＩＤの発生を説明する説明図である。
【図１Ｂ】プラズマプロセスにおけるＰＩＤの発生を説明する説明図である。
【図２Ａ】ＦＥＴに対するＰＩＤの影響を評価する方法の一例を示す説明図である。
【図２Ｂ】ＦＥＴに対するＰＩＤの影響を評価する方法の一例を示す説明図である。
【図２Ｃ】ＦＥＴに対するＰＩＤの影響を評価する方法の一例を示す説明図である。
【図３】本開示の第１の実施形態に係る半導体装置の構造例を説明する回路図である。
【図４】同実施形態に係る半導体装置のＶＤＤ配線及びＶＳＳ配線の間の構成を抽出して示す回路図である。
【図５Ａ】測定トランジスタのゲートに保護素子を設けることにより、ＰＩＤの発生を抑制した場合の検出結果を示すグラフ図である。
【図５Ｂ】プラズマプロセスにて意図的にＰＩＤを発生させた場合の検出結果を示すグラフ図である。
【図６】比較例に係る半導体装置の構造例を説明する回路図である。
【図７】比較例に係る半導体装置のＶＤＤ配線及びＶＳＳ配線の間の構成を抽出して示す回路図である。
【図８Ａ】第１の変形例に係る半導体装置の構造例を示す回路図である。
【図８Ｂ】第２の変形例に係る半導体装置の構造例を示す回路図である。
【図８Ｃ】第３の変形例に係る半導体装置の構造例を示す回路図である。
【図８Ｄ】第４の変形例に係る半導体装置の構造例を示す回路図である。
【図９】同実施形態に係る半導体装置の動作の一例を示すフローチャート図である。
【図１０】第１の適用例に係る電子機器の構成を示すブロック図である。
【図１１】第２の適用例に係る電子機器の構成を示すブロック図である。
【図１２】第３の適用例に係る電子機器の構成を示すブロック図である。
【図１３】本開示の第２の実施形態に係る半導体装置の構造例を説明する回路図である。
【図１４】同実施形態に係る半導体装置のより具体的な回路構造を示す回路図である。
【図１５】発振回路のより具体的な回路構造を示す回路図である。
【発明を実施するための形態】
【００１６】
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００１７】
なお、説明は以下の順序で行うものとする。
０．本開示に係る技術の背景
１．第１の実施形態
１．１．構造例
１．２．ＰＩＤ評価
１．３．半導体装置の優位性
１．４．変形例
１．５．動作例
１．６．適用例
２．第２の実施形態
２．１．構造例
２．２．具体例
【００１８】
＜０．本開示に係る技術の背景＞
まず、図１Ａ〜図２Ｃを参照して、本開示に係る技術の背景について説明する。図１Ａ及び図１Ｂは、プラズマプロセスにおけるＰＩＤの発生を説明する説明図である。
【００１９】
図１Ａに示すように、プラズマを使用するプロセス（例えば、エッチング、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、ＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、又はスパッタリングなど）に、半導体基板１の上に絶縁層２及び導体層３等が積層された積層体を投入した場合、積層体には、プラズマによって電離された陽イオン及び電子が照射される。
【００２０】
導体層３は、絶縁層２及び絶縁薄膜２Ａによってフローティング状態となっているため、照射された陽イオン及び電子の電荷が蓄積される。電荷が蓄積された導体層３と、半導体基板１との間の電界が閾値を超えた場合、導体層３から半導体基板１に電流Ｊｉｎが流れることになる。このとき、導体層３及び半導体基板１の間の絶縁薄膜２Ａ（例えば、ゲート絶縁膜に相当）には大電流が流れるため、絶縁薄膜２Ａはダメージを受けることになる。
【００２１】
このような現象は、ＰＩＤ（Ｐｌａｓｍａ  （Ｐｒｏｃｅｓｓ）  Ｉｎｄｕｃｅｄ  Ｄａｍａｇｅ）とも称される。ＰＩＤは、絶縁薄膜２Ａの内部に、又は絶縁薄膜２Ａと半導体基板１との界面に、欠陥又はキャリアトラップ準位を発生させるため、絶縁薄膜２Ａをゲート絶縁膜として用いるＦＥＴの閾値電圧Ｖｔｈを変動させ、かつゲートリークを増加させてしまう。
【００２２】
特に、図１Ｂに示すように、導体層３の上に形成された配線層４をマスク５によってエッチングする場合、配線層４がアンテナとして機能することで、配線層４及び導体層３により多くの電荷が蓄積されるため、絶縁薄膜２Ａにはより大きな電流が流れてしまう。したがって、配線又はビアを形成する際のプラズマプロセスでは、ＰＩＤによる影響がより大きくなってしまう。
【００２３】
上述したように、ゲート絶縁膜がＰＩＤによってダメージを受けた場合、ＦＥＴでは、閾値電圧Ｖｔｈが変動したり、ゲートリークが増加したりしてしまう。そのため、ＰＩＤの影響を受けたＦＥＴでは、設計された性能を発揮することが困難となることがある。したがって、半導体装置では、ＦＥＴに対するＰＩＤの影響を評価することが重要になっている。
【００２４】
図２Ａ〜図２ＣにＦＥＴに対するＰＩＤの影響を評価する方法の一例を示す。なお、図２Ａは、リファレンスとなるＦＥＴの構造を示し、図２Ｂは、測定対象となるＦＥＴの構造を示し、図２Ｃは、保護素子の効果を評価するためのＦＥＴの構造を示す。
【００２５】
例えば、ＰＩＤによるＦＥＴへの影響は、ＰＩＤによる影響が異なるＦＥＴの各々の閾値電圧Ｖｔｈ及びゲートリークを測定し、測定された閾値電圧Ｖｔｈ及びゲートリークを比較することで評価することができる。閾値電圧Ｖｔｈは、ＦＥＴのゲート印加電圧及びドレイン電流の特性から導出することが可能である。ゲートリークは、ボディ、ソース及びドレインと、ゲートとの間に電圧を印加した際に流れるリーク電流をゲート又はボディで測定することで評価することが可能である。
【００２６】
例えば、図２Ａに示すＦＥＴ６Ａは、アンテナとして機能する配線及びビアがゲート配線７Ａを介してゲートに接続されていないため、ＰＩＤによる影響がほぼないと考えられる。また、図２Ｂに示すＦＥＴ６Ｂは、アンテナとして機能する配線及びビア８Ｂがゲート配線７Ｂを介してゲートに接続されているため、ＰＩＤによって閾値電圧Ｖｔｈの変動等が生じていると考えられる。したがって、ＦＥＴ６Ａ及びＦＥＴ６Ｂの各々の閾値電圧Ｖｔｈを比較することで、ＰＩＤによる閾値電圧Ｖｔｈの変動を評価することができる。
【００２７】
一方、図２Ｃに示すＦＥＴ６Ｃは、アンテナとして機能する配線及びビア８Ｂがゲート配線７Ｂを介してゲートに接続されており、かつプラズマプロセスの電荷を逃がす保護素子９Ｃ（例えば、ダイオード等）が設けられている。したがって、ＦＥＴ６Ｃは、保護素子９Ｃによりゲート絶縁膜への大電流の流入を防止することができるため、ＰＩＤによるゲート絶縁膜へのダメージが回避されると考えられる。したがって、ＦＥＴ６Ｂ及びＦＥＴ６Ｃの各々の閾値電圧Ｖｔｈを比較することで、ＰＩＤによるゲート絶縁膜へのダメージが保護素子９Ｃにてどの程度緩和されるのかを評価することができる。
【００２８】
しかしながら、上述した方法では、ＦＥＴ６Ａ、６Ｂ、６Ｃのゲート、ボディ、ソース及びドレインの各々に電流又は電圧を取り出すためのパッド（ＰＡＤ）を設けることになるため、ＰＩＤを評価する測定回路の面積が大きくなってしまう。そのため、所定の機能を実行する半導体装置の内部に組み込まれた測定回路で上述した方法を実行することは、半導体装置の大きさを拡大してしまうため、現実的ではない。
【００２９】
本開示に係る技術は、上述した事情を鑑みてなされたものである。本開示に係る技術は、所定の機能を実行する半導体装置の内部に設けられた小規模の測定回路にて、ＰＩＤの影響をより高精度に評価することを可能とする。
【００３０】
具体的には、本開示に係る技術は、プラズマプロセスにてアンテナとして機能するアンテナ部がゲートに電気的に接続された測定トランジスタに、発振周波数が測定トランジスタの閾値電圧によって変動する発振回路を電気的に接続することで、小規模な回路にてＰＩＤの影響を評価するものである。
【００３１】
また、本開示に係る技術では、測定トランジスタのゲートに電気的に接続された選択トランジスタによって、閾値電圧を測定する測定トランジスタを選択する。これによれば、測定トランジスタの閾値電圧が発振回路の発振周波数に及ぼす影響をより大きくすることができるため、より高精度で測定トランジスタの閾値電圧を評価することが可能である。
【００３２】
以下では、本開示に係る技術について、第１及び第２の実施形態に分けてより具体的に説明する。
【００３３】
＜１．第１の実施形態＞
（１．１．構造例）
まず、図３を参照して、本開示の第１の実施形態に係る半導体装置の構造例について説明する。図３は、本実施形態に係る半導体装置の構造例を説明する回路図である。
【００３４】
図３に示すように、本実施形態に係る半導体装置１０は、アンテナ部１４０と、選択トランジスタ１２１と、測定トランジスタ１１１と、参照用選択トランジスタ１２０と、参照トランジスタ１１０と、発振回路１３０と、を備える。
【００３５】
ＶＤＤ配線及びＶＳＳ配線は、半導体装置１０に基準となる電位を供給する。ＶＤＤ配線は、ＶＳＳ配線よりも電位が高い配線である。例えば、ＶＤＤ配線は、電源配線であり、ＶＳＳ配線は、例えば、グランド配線である。
【００３６】
アンテナ部１４０は、半導体装置１０の製造工程のプラズマプロセスにてアンテナとして機能する構造体である。具体的には、アンテナ部１４０は、プラズマを用いて半導体装置１０を加工するエッチング、ＣＶＤ、ＰＶＤ、又はスパッタリングなどにおいて、プラズマによって電離された陽イオン及び電子を集めるアンテナとして機能する。例えば、アンテナ部１４０は、半導体装置１０の回路を構成する配線、層間電極、基板貫通電極（いわゆる、Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ  Ｖｉａ：ＴＳＶ）、チップ間電極（Ｔｈｒｏｕｇｈ−Ｃｈｉｐ  Ｖｉａ：ＴＣＶ）、チップ間電極接合構造（いわゆる、ＣｕＣｕ接合）、又はこれらの組み合わせであってもよい。
【００３７】
上述したように、測定トランジスタ１１１のゲートと電気的に接続されたアンテナ部１４０は、プラズマプロセスでアンテナ部１４０に蓄積された電荷によって測定トランジスタ１１１にＰＩＤを発生させる。なお、ＰＩＤによる影響は、測定トランジスタ１１１のゲートとアンテナ部１４０との平面面積の比（アンテナ比ともいう）によって決定される。そのため、半導体装置１０では、アンテナ部１４０がゲートに電気的に接続された測定トランジスタ１１１は、測定トランジスタ１１１のゲートとアンテナ部１４０との面積比ごとに複数設けられてもよい。
【００３８】
測定トランジスタ１１１は、ＦＥＴであり、ゲートにアンテナ部１４０が電気的に接続され、かつソースに発振回路１３０が電気的に接続されるように設けられる。具体的には、測定トランジスタ１１１は、発振回路１３０と、ＶＤＤ配線又はＶＳＳ配線との間に設けられる。例えば、図３に示すように、測定トランジスタ１１１は、ＶＤＤ配線と、発振回路１３０との間に設けられてもよい。または、後述するように、測定トランジスタ１１１は、ＶＳＳ配線と発振回路１３０との間に設けられてもよい。
【００３９】
測定トランジスタ１１１は、ゲートにアンテナ部１４０が電気的に接続されているため、プラズマプロセスのＰＩＤによって閾値電圧Ｖｔｈが変動する。これにより、測定トランジスタ１１１は、チャネル抵抗が変動するため、発振回路１３０に印加される電圧を変動させ、発振回路１３０の発振周波数を変動させることができる。したがって、測定トランジスタ１１１は、測定トランジスタ１１１の閾値電圧Ｖｔｈに応じて、発振回路１３０の発振周波数を制御することができる。
【００４０】
測定トランジスタ１１１が発振回路１３０に対してＶＤＤ配線側に設けられる場合、測定トランジスタ１１１は、Ｎ型トランジスタとして構成され得る。一方、測定トランジスタ１１１が発振回路１３０に対してＶＳＳ配線側に設けられる場合、測定トランジスタ１１１は、Ｐ型トランジスタとして構成され得る。これにより、測定トランジスタ１１１は、測定トランジスタ１１１の閾値電圧Ｖｔｈの変動に応じて生じる発振回路１３０の発振周波数の変動をより大きくすることができる。
【００４１】
選択トランジスタ１２１は、ＦＥＴであり、ソースが測定トランジスタ１１１のゲートにアンテナ部１４０と並列に電気的に接続されるように設けられる。選択トランジスタ１２１は、測定トランジスタ１１１のオン又はオフ状態を制御することで、発振回路１３０に電気的に接続されるトランジスタを測定トランジスタ１１１に切り替える。具体的には、選択トランジスタ１２１は、測定トランジスタ１１１をオン状態に制御することで、ＶＤＤ配線及びＶＳＳ配線の電位差から測定トランジスタ１１１のチャネル抵抗に対応する電圧が減算された値に、発振回路１３０に印加される電圧を制御する。このとき、参照用選択トランジスタ１２０は、オフ状態に制御される。
【００４２】
選択トランジスタ１２１は、測定トランジスタ１１１と同じ導電型のＦＥＴとして設けられ得る。具体的には、選択トランジスタ１２１及び測定トランジスタ１１１が発振回路１３０に対してＶＤＤ配線側に設けられる場合、選択トランジスタ１２１は、測定トランジスタ１１１と同じＮ型トランジスタとして構成され得る。一方、選択トランジスタ１２１及び測定トランジスタ１１１が発振回路１３０に対してＶＳＳ配線側に設けられる場合、選択トランジスタ１２１は、測定トランジスタ１１１と同じＰ型トランジスタとして構成され得る。
【００４３】
例えば、選択トランジスタ１２１に替えて、Ｐ型トランジスタ及びＮ型トランジスタを含むＣＭＯＳ（相補型ＭＯＳ）トランスファーゲートをスイッチング素子として使用する場合、測定トランジスタ１１１へのＰＩＤの影響が抑制される可能性がある。これは、ＣＭＯＳトランスファーゲートは、アンテナ部１４０から測定トランジスタ１１１へのＰＩＤを保護する保護素子の機能も有するためである。したがって、保護素子の機能を有しない選択トランジスタ１２１を用いることで、測定トランジスタ１１１には、より正確にＰＩＤの影響が反映されるため、半導体装置１０は、ＰＩＤの測定精度を向上させることができる。
【００４４】
参照トランジスタ１１０は、ＦＥＴであり、ソースに発振回路１３０が電気的に接続されるように設けられる。ただし、参照トランジスタ１１０は、ゲートにアンテナ部１４０が接続されないように設けられる。具体的には、参照トランジスタ１１０は、測定トランジスタ１１１と同様に、発振回路１３０と、ＶＤＤ配線又はＶＳＳ配線との間に設けられる。例えば、図３に示すように、参照トランジスタ１１０は、ＶＤＤ配線と、発振回路１３０との間に設けられてもよい。または、後述するように、参照トランジスタ１１０は、ＶＳＳ配線と発振回路１３０との間に設けられてもよい。
【００４５】
参照トランジスタ１１０は、プラズマプロセスにてアンテナとして機能する配線又はビアがゲートに電気的に接続されていない点が測定トランジスタ１１１と異なる。すなわち、参照トランジスタ１１０は、ＰＩＤによる影響がない場合の閾値電圧Ｖｔｈを測定するために設けられる。
【００４６】
したがって、参照トランジスタ１１０は、ゲートにアンテナ部１４０が接続されない点を除いては、測定トランジスタ１１１と同様のＦＥＴとして設けられる。具体的には、参照トランジスタ１１０が発振回路１３０に対してＶＤＤ配線側に設けられる場合、参照トランジスタ１１０は、Ｎ型トランジスタとして構成され得る。一方、参照トランジスタ１１０が発振回路１３０に対してＶＳＳ配線側に設けられる場合、参照トランジスタ１１０は、Ｐ型トランジスタとして構成され得る。
【００４７】
参照用選択トランジスタ１２０は、ＦＥＴであり、参照トランジスタ１１０のゲートにソースが電気的に接続されるように設けられる。参照用選択トランジスタ１２０は、参照トランジスタ１１０のオン又はオフ状態を制御することで、発振回路１３０に電気的に接続されるトランジスタを参照トランジスタ１１０に切り替える。具体的には、参照用選択トランジスタ１２０は、ＶＤＤ配線及びＶＳＳ配線の電位差から参照トランジスタ１１０のチャネル抵抗に対応する電圧が減算された値に、発振回路１３０に印加される電圧を制御する。このとき、選択トランジスタ１２１は、オフ状態に制御される。
【００４８】
参照用選択トランジスタ１２０は、選択トランジスタ１２１及び測定トランジスタ１１１と同様に、参照トランジスタ１１０と同じ導電型のＦＥＴとして設けられる。具体的には、参照用選択トランジスタ１２０及び参照トランジスタ１１０が発振回路１３０に対してＶＤＤ配線側に設けられる場合、参照用選択トランジスタ１２０は、参照トランジスタ１１０と同じＮ型トランジスタとして構成され得る。一方、参照用選択トランジスタ１２０及び参照トランジスタ１１０が発振回路１３０に対してＶＳＳ配線側に設けられる場合、参照用選択トランジスタ１２０は、参照トランジスタ１１０と同じＰ型トランジスタとして構成され得る。
【００４９】
発振回路１３０は、測定トランジスタ１１１又は参照トランジスタ１１０のソースと電気的に接続してＶＤＤ配線及びＶＳＳ配線の間に設けられる。発振回路１３０は、ＥＮ端子からの入力に基づいて、発振周波数の交流出力をＯＵＴ端子に出力する電気回路である。具体的には、発振回路１３０は、出力の一部を入力に帰還させることで周期的な電圧の変動を生じさせる帰還型発振回路である。例えば、発振回路１３０は、ＮＯＴ又はＮＯＲなどの反転論理を奇数段接続した出力を入力にリング状に帰還させることで、周期的な方形波を生成するリングオシレータであってもよい。発振回路１３０のＮＯＴ又はＮＯＲの１つは、ＮＡＮＤに置き換えられており、該ＮＡＮＤの入力の一端にＥＮ端子から発振開始を指示する信号が入力されることで、発振回路１３０は、発振を開始する。この構成によれば、発振回路１３０は、他のトランジスタと同じ工程にて同時に形成することが可能であるため、半導体装置１０の製造コストの上昇を抑制することができる。
【００５０】
発振回路１３０は、後述するように、電気的に接続された測定トランジスタ１１１及び参照トランジスタ１１０の閾値電圧Ｖｔｈによって発振周波数が変動する。したがって、半導体装置１０は、参照トランジスタ１１０を発振回路１３０に電気的に接続した場合の発振周波数と、測定トランジスタ１１１を発振回路１３０に電気的に接続した場合の発振周波数とを比較することで、測定トランジスタ１１１におけるＰＩＤの影響を評価することができる。
【００５１】
（１．２．ＰＩＤ評価）
続いて、図４〜図７を参照して、本実施形態に係る半導体装置１０によるＰＩＤ評価について説明する。
【００５２】
まず、図４を参照して、本実施形態に係る半導体装置１０によるＰＩＤ評価例について説明する。図４は、半導体装置１０のＶＤＤ配線及びＶＳＳ配線の間の構成を抽出して示す回路図である。
【００５３】
図４に示すように、半導体装置１０では、ＶＤＤ配線及びＶＳＳ配線の間に、アンテナ部１４０及び選択トランジスタ１２１がゲートと並列に接続された測定トランジスタ１１１と、発振回路１３０中の１インバータを構成するＰ型トランジスタ１３１及びＮ型トランジスタ１３２と、が直列に設けられている。また、インバータの出力側には、負荷容量１３３が電気的に接続されている。
【００５４】
ここで、負荷容量１３３の容量をＣ、測定トランジスタ１１１のチャネル抵抗をＲ１、Ｐ型トランジスタ１３１のチャネル抵抗をＲ２とすると、負荷容量１３３の充電時間ｔは、以下の式１で表すことができる。
ｔ＝（Ｒ１＋Ｒ２）×Ｃ  ・・・式１
【００５５】
したがって、発振回路１３０がインバータをＮ（ただし、Ｎは奇数）個接続したリングオシレータであるとすると、発振回路１３０の発振周波数ｆは、以下の式２で表すことができる。
ｆ＝１／（２×Ｎ×ｔ）
＝１／｛２×Ｎ×（Ｒ１＋Ｒ２）×Ｃ｝  ・・・式２
【００５６】
式２を参照すると、測定トランジスタ１１１にＰＩＤが発生し、測定トランジスタ１１１の閾値電圧Ｖｔｈが高くなった場合、チャネル抵抗Ｒ１が増大するため、発振回路１３０の発振周波数ｆは小さくなることがわかる。したがって、発振周波数ｆの変化を検出することによって、半導体装置１０は、測定トランジスタ１１１にＰＩＤが発生したか否かを検出することができる。また、発振周波数ｆは、チャネル抵抗Ｒ１とチャネル抵抗Ｒ２との和に反比例するため、半導体装置１０は、発振周波数ｆの変動量からＰＩＤによるチャネル抵抗Ｒ１又は閾値電圧Ｖｔｈの変動量を評価することができる。
【００５７】
図５Ａ及び図５Ｂに半導体装置１０によるＰＩＤの検出結果の一例を示す。図５Ａ及び図５Ｂでは、発振回路１３０に測定トランジスタ１１１を接続した場合の発振周波数（ＰＩＤと表記）を縦軸に採り、発振回路１３０に参照トランジスタ１１０を接続した場合の発振周波数（ＲＥＦと表記）を横軸に採ることで両者を比較している。図５Ａは、測定トランジスタ１１１のゲートに保護素子を設けることにより、ＰＩＤの発生を抑制した場合の検出結果を示すグラフ図であり、図５Ｂは、プラズマプロセスにて意図的にＰＩＤを発生させた場合の検出結果を示すグラフ図である。
【００５８】
図５Ａに示すように、保護素子によって測定トランジスタ１１１でのＰＩＤの発生を抑制した場合、測定トランジスタ１１１を接続した発振回路１３０の発振周波数と、参照トランジスタ１１０を接続した発振回路１３０の発振周波数とは、互いに略等しいことがわかる。一方、図５Ｂに示すように、測定トランジスタ１１１にてＰＩＤが発生している場合、測定トランジスタ１１１を接続した発振回路１３０の発振周波数は、参照トランジスタ１１０を接続した発振回路１３０の発振周波数よりも小さくなっていることがわかる。
【００５９】
したがって、半導体装置１０は、測定トランジスタ１１１のＰＩＤの有無を発振回路１３０の発振周波数の変動として検出することが可能である。
【００６０】
（１．３．半導体装置の優位性）
ここで、図６及び図７に示す比較例に係る半導体装置１０Ａを参照することで、本実施形態に係る半導体装置１０の優位性について説明する。図６は、比較例に係る半導体装置の構造例を説明する回路図であり、図７は、比較例に係る半導体装置のＶＤＤ配線及びＶＳＳ配線の間の構成を抽出して示す回路図である。
【００６１】
図６に示すように、比較例に係る半導体装置１０Ａでは、ＶＤＤ配線又はＶＳＳ配線と発振回路１３０との間に、ゲートにアンテナ部１４０が電気的に接続された測定トランジスタ１１１、及び選択トランジスタ１２１が直列に設けられる。また、半導体装置１０Ａでは、測定トランジスタ１１１及び選択トランジスタ１２１と並列に、ＶＤＤ配線又はＶＳＳ配線と発振回路１３０との間に、ゲートにアンテナ部が電気的に接続されない参照トランジスタ１１０、及び参照用選択トランジスタ１２０が直列に設けられる。なお、測定トランジスタ１１１及び参照トランジスタ１１０のゲートには、外部入力用のＰＡＤ３００が設けられる。ＰＡＤ３００からの入力によって、測定トランジスタ１１１及び参照トランジスタ１１０をオン状態に制御される。このような構造の半導体装置１０Ａでも、選択トランジスタ１２１のオン又はオフ状態を制御することで、測定トランジスタ１１１と発振回路１３０との電気的な接続を制御することができる。これにより、半導体装置１０Ａは、測定トランジスタ１１１の閾値電圧Ｖｔｈに応じて、発振回路１３０に印加される電圧を変動させることができる。
【００６２】
具体的には、図７に示すように、半導体装置１０Ａでは、ＶＤＤ配線及びＶＳＳ配線の間に、アンテナ部１４０がゲートに電気的に接続された測定トランジスタ１１１と、選択トランジスタ１２１と、発振回路１３０中の１インバータを構成するＰ型トランジスタ１３１及びＮ型トランジスタ１３２と、が直列に設けられている。また、インバータの出力側には、負荷容量１３３が電気的に接続されている。
【００６３】
ここで、負荷容量１３３の容量をＣ、測定トランジスタ１１１のチャネル抵抗をＲ１、選択トランジスタ１２１のチャネル抵抗をＲ３、Ｐ型トランジスタ１３１のチャネル抵抗をＲ２とすると、負荷容量１３３の充電時間ｔは、以下の式３で表すことができる。
ｔ＝（Ｒ１＋Ｒ３＋Ｒ２）×Ｃ  ・・・式３
【００６４】
したがって、発振回路１３０がインバータをＮ（ただし、Ｎは奇数）個接続したリングオシレータであるとすると、発振回路１３０の発振周波数ｆは、以下の式４で表すことができる。
ｆ＝１／（２×Ｎ×ｔ）
＝１／｛２×Ｎ×（Ｒ１＋Ｒ３＋Ｒ２）×Ｃ｝  ・・・式４
【００６５】
式２及び式４を参照すると、比較例に係る半導体装置１０Ａでは、測定トランジスタ１１１のチャネル抵抗Ｒ１及びＰ型トランジスタのチャネル抵抗Ｒ２に加えて、選択トランジスタ１２１のチャネル抵抗Ｒ３も発振回路１３０の発振周波数に影響を及ぼしてしまうことがわかる。したがって、半導体装置１０Ａでは、本実施形態に係る半導体装置１０と比較して、測定トランジスタ１１１のチャネル抵抗Ｒ１の変動量に対する発振周波数の変動量が減少してしまうことがわかる。このため、半導体装置１０Ａでは、本実施形態に係る半導体装置１０と比較して、選択トランジスタ１２１のチャネル抵抗Ｒ３が誤差要因となり、ＰＩＤの検出精度が低下する可能性がある。
【００６６】
なお、選択トランジスタ１２１のチャネル抵抗Ｒ３の大きさを無視可能な程度に小さくするためには、選択トランジスタ１２１のチャネル幅を大きくすることが考えられる。しかし、この場合、選択トランジスタ１２１の占有面積が大きくなることで、半導体装置１０Ａの面積が大きくなってしまう。半導体装置１０Ａは、所定の機能を実行する半導体装置の内部に製造プロセスの管理目的で設けられるため、半導体装置１０Ａの面積が大きくなることは好ましくない。
【００６７】
具体的には、選択トランジスタ１２１、測定トランジスタ１１１、Ｐ型トランジスタ１３１及びＮ型トランジスタ１３２の面積がＳであり、発振回路１３０が１０１段のインバータで構成されている場合、アンテナ部１４０及び配線の面積を無視すると、半導体装置１０Ａの面積は、以下の式５で表される。
４×Ｓ＋１０１×２×Ｓ＝２０６×Ｓ  ・・・式５
【００６８】
特に、アンテナ比が互いに異なる複数の測定トランジスタ１１１を発振回路１３０に複数接続した場合、複数の測定トランジスタ１１１ごとに選択トランジスタ１２１が設けられる。例えば、発振回路１３０の１０１段のインバータのそれぞれにアンテナ比が互いに異なる測定トランジスタ１１１を１０１個接続した場合、半導体装置１０Ａの面積は、以下の式６で表される。
２×１０１×Ｓ＋２×１０１×Ｓ＝４０４×Ｓ  ・・・式６
【００６９】
一方、選択トランジスタ１２１のチャネル抵抗Ｒ３の大きさを無視可能な程度に小さくする（例えば、チャネル抵抗を１／１００とする）ために、選択トランジスタ１２１のチャネル幅を１００倍とした場合、半導体装置１０Ａの面積は、以下の式７で表される。
２×Ｓ＋１００×２×Ｓ＋１０１×２×Ｓ＝４０４×Ｓ  ・・・式７
【００７０】
また、発振回路１３０の１０１段のインバータのそれぞれにアンテナ比が互いに異なる測定トランジスタ１１１を１０１個接続した場合、半導体装置１０Ａの面積は、以下の式８で表される。
１０１×Ｓ＋１０１×１００×Ｓ＋２×１０１×Ｓ＝１０４０３×Ｓ  ・・・式８
【００７１】
したがって、比較例に係る半導体装置１０Ａでは、ＰＩＤの検出精度を向上させるためには、占有面積の大幅な拡大が必要となってしまう。一方、本実施形態に係る半導体装置１０では、選択トランジスタ１２１のチャネル抵抗が発振回路１３０の発振周波数に影響しないため、占有面積を大幅に拡大することなく、ＰＩＤの検出精度を向上させることが可能である。
【００７２】
本実施形態に係る半導体装置１０では、選択トランジスタ１２１を測定トランジスタ１１１のゲート側にアンテナ部１４０と並列に設けることによって、選択トランジスタ１２１のチャネル抵抗Ｒ３が発振周波数ｆに影響を与えないようにすることができる。また、半導体装置１０では測定トランジスタ１１１と参照トランジスタ１１０とが同一の発振回路１３０に並列に接続されるため、半導体装置１０は、Ｐ型トランジスタ１３１のチャネル抵抗Ｒ２による誤差要因を最小化することができる。したがって、半導体装置１０は、占有面積を拡大することなく、測定トランジスタ１１１のチャネル抵抗Ｒ１の変動量に対する発振周波数ｆの変動量を大きくすることができるため、ＰＩＤの検出精度を向上させることができる。
【００７３】
（１．４．変形例）
続いて、図８Ａ〜図８Ｄを参照して、本実施形態に係る半導体装置１０の変形例について説明する。図８Ａ〜図８Ｄは、第１〜第４の変形例に係る半導体装置の構造例を示す回路図である。
【００７４】
（第１の変形例）
図８Ａに示すように、第１の変形例に係る半導体装置１１は、それぞれゲートがアンテナ部２４１、２４２に電気的に接続された複数の測定トランジスタ２１１、２１２と、それぞれソースが測定トランジスタ２１１、２１２のゲートと電気的に接続された複数の選択トランジスタ２２１、２２２と、参照トランジスタ２１０と、ソースが参照トランジスタ２１０のゲートと電気的に接続された参照用選択トランジスタ２２０と、複数の測定トランジスタ２１１、２１２、及び参照トランジスタ２１０のソースと電気的に接続された発振回路１３０と、を備える。
【００７５】
アンテナ部２４１及び測定トランジスタ２１１と、アンテナ部２４２及び測定トランジスタ２１２とは、測定トランジスタのゲートとアンテナ部との面積比（すなわち、アンテナ比）が互いに異なるように設けられる。なお、第１の変形例に係る半導体装置１１は、アンテナ比が異なるアンテナ部及び測定トランジスタをさらに備えていてもよい。
【００７６】
第１の変形例に係る半導体装置１１では、測定トランジスタ２１１、２１２、選択トランジスタ２２１、２２２、参照トランジスタ２１０、及び参照用選択トランジスタ２２０は、発振回路１３０に対してＶＳＳ配線側に設けられる。これによれば、半導体装置１１は、発振回路１３０に対してＶＳＳ配線側に設けられたＦＥＴについても、ＰＩＤの発生を検出することが可能である。
【００７７】
また、測定トランジスタ２１１、２１２、選択トランジスタ２２１、２２２、参照トランジスタ２１０、及び参照用選択トランジスタ２２０は、それぞれＰ型トランジスタとして設けられ得る。この構成によれば、半導体装置１１は、測定トランジスタ２１１、２１２の閾値電圧Ｖｔｈの変動に応じて生じる発振回路１３０の発振周波数の変動をより大きくすることができる。
【００７８】
（第２の変形例）
図８Ｂに示すように、第２の変形例に係る半導体装置１２は、それぞれゲートがアンテナ部１４１、１４２、２４１、２４２に電気的に接続された複数の測定トランジスタ１１１、１１２、２１１、２１２と、それぞれソースが測定トランジスタ１１１、１１２、２１１、２１２のゲートと電気的に接続された複数の選択トランジスタ１２１、１２２、２２１、２２２と、参照トランジスタ１１０、２１０と、それぞれソースが参照トランジスタ１１０、２１０のゲートと電気的に接続された参照用選択トランジスタ１２０、２２０と、複数の測定トランジスタ１１１、１１２、２１１、２１２、及び参照トランジスタ１１０、２１０のソースと電気的に接続された発振回路１３０と、を備える。
【００７９】
アンテナ部１４１及び測定トランジスタ１１１と、アンテナ部１４２及び測定トランジスタ１１２とは、アンテナ比が互いに異なるように設けられ、アンテナ部２４１及び測定トランジスタ２１１と、アンテナ部２４２及び測定トランジスタ２１２とは、アンテナ比が互いに異なるように設けられる。なお、第２の変形例に係る半導体装置１２は、ＶＤＤ配線側及びＶＳＳ配線側の各々において、アンテナ比が異なるアンテナ部及び測定トランジスタをさらに備えていてもよい。
【００８０】
第２の変形例に係る半導体装置１２では、測定トランジスタ１１１、１１２、選択トランジスタ１２１、１２２、参照トランジスタ１１０、及び参照用選択トランジスタ１２０は、発振回路１３０に対してＶＤＤ配線側に設けられ、測定トランジスタ２１１、２１２、選択トランジスタ２２１、２２２、参照トランジスタ２１０、及び参照用選択トランジスタ２２０は、発振回路１３０に対してＶＳＳ配線側に設けられる。これによれば、半導体装置１２は、発振回路１３０に対してＶＤＤ配線側及びＶＳＳ配線側の各々に設けられたＦＥＴにおけるＰＩＤの有無を検出することが可能である。具体的には、半導体装置１２は、図示しないスイッチによって、ＶＤＤ配線と発振回路１３０とを電気的に接続することで、ＶＤＤ配線側の測定トランジスタ１１１、１１２のＰＩＤの有無を検出することができる。また、半導体装置１２は、図示しないスイッチによって、ＶＳＳ配線と発振回路１３０とを電気的に接続することで、ＶＳＳ配線側の測定トランジスタ２１１、２１２のＰＩＤの有無を検出することができる。
【００８１】
また、ＶＤＤ配線側に設けられた測定トランジスタ１１１、１１２、選択トランジスタ１２１、１２２、参照トランジスタ１１０、及び参照用選択トランジスタ１２０は、それぞれＮ型トランジスタとして設けられ得る。一方、ＶＳＳ配線側に設けられた測定トランジスタ２１１、２１２、選択トランジスタ２２１、２２２、参照トランジスタ２１０、及び参照用選択トランジスタ２２０は、それぞれＰ型トランジスタとして設けられ得る。この構成によれば、半導体装置１２は、測定トランジスタ１１１、１１２、２１１、２１２の閾値電圧Ｖｔｈの変動に応じて生じる発振回路１３０の発振周波数の変動をより大きくすることができる。
【００８２】
（第３の変形例）
図８Ｃに示すように、第３の変形例に係る半導体装置１３は、ゲートがアンテナ部１４０に電気的に接続された測定トランジスタ１１１と、ソースが測定トランジスタ１１１のゲートと電気的に接続された選択トランジスタ１２１と、測定トランジスタ１１１のゲートと電気的に接続された保護素子１５０と、参照トランジスタ（図示せず）と、ソースが参照トランジスタのゲートと電気的に接続された参照用選択トランジスタ（図示せず）と、測定トランジスタ１１１、及び参照トランジスタのソースと電気的に接続された発振回路１３０と、を備える。
【００８３】
保護素子１５０は、所定の範囲の電流又は電圧では抵抗値が高く、閾値以上の電流又は電圧では抵抗値が低くなるような回路素子である。保護素子１５０は、プラズマプロセスにおいてアンテナ部１４０に蓄積された電荷が所定以上となった場合、抵抗値が低くなることで、蓄積された電荷を逃がすことができる。これによれば、保護素子１５０は、測定トランジスタ１１１でのＰＩＤの発生を抑制することができる。保護素子１５０は、例えば、各種半導体ダイオードであってもよい。
【００８４】
したがって、第３の変形例に係る半導体装置１２は、保護素子１５０を設けた測定トランジスタ１１１と、保護素子１５０を設けていない測定トランジスタとを比較することで、保護素子１５０のＰＩＤの抑制効果を評価することができる。
【００８５】
また、保護素子１５０は、アンテナ部１４０よりも上層の配線で測定トランジスタ１１１のゲートと電気的に接続されていてもよい。このような場合、アンテナ部１４０がアンテナとして機能するプラズマプロセスでは、保護素子１５０は測定トランジスタ１１１と電気的に接続されていない。そのため、測定トランジスタ１１１では、アンテナ部１４０によるＰＩＤが発生する。その後、保護素子１５０は、アンテナ部１４０よりも上層の配線で測定トランジスタ１１１のゲートと電気的に接続される。これにより、保護素子１５０は、アンテナ部１４０よりも上層の配線又はビア等をアンテナとするＰＩＤの発生を抑制することができる。
【００８６】
これによれば、保護素子１５０は、アンテナ部１４０よりも上層のビア又は配線による測定トランジスタ１１１へのＰＩＤを抑制することができるため、測定トランジスタ１１１にアンテナ部１４０によるＰＩＤのみを発生させることができる。よって、半導体装置１３は、より高い精度でアンテナ部１４０による測定トランジスタ１１１へのＰＩＤの影響を評価することができる。
【００８７】
（第４の変形例）
図８Ｄに示すように、第４の変形例に係る半導体装置１４は、ゲートがアンテナ部１４０に電気的に接続された測定トランジスタ１１１Ａと、ソースが測定トランジスタ１１１のゲートと電気的に接続された選択トランジスタ１２１と、測定トランジスタ１１１のゲートと電気的に接続された保護素子１５０と、参照トランジスタ（図示せず）と、ソースが参照トランジスタのゲートと電気的に接続された参照用選択トランジスタ（図示せず）と、測定トランジスタ１１１、及び参照トランジスタのソースと電気的に接続された発振回路１３０と、を備える。
【００８８】
第４の変形例に係る半導体装置１４では、測定トランジスタ１１１Ａのボディ端子は、測定トランジスタ１１１Ａのソース側の配線と電気的に接続されている。通常、トランジスタのボディ端子は、ＶＤＤ配線又はＶＳＳ配線に電気的に接続されるが、該トランジスタのソース側の配線と電気的に接続されることも可能である。第４の変形例に係る半導体装置１４は、このような測定トランジスタ１１１Ａについても、アンテナ部１４０によるＰＩＤの有無を検出し、かつＰＩＤの大きさを評価することが可能である。測定トランジスタ１１１Ａのボディとソースとを電気的に接続する場合、測定トランジスタ１１１Ａは、Ｎ型基板に設けられる。測定トランジスタ１１１ＡをＰ型基板に設ける場合は、深い領域までＮ型にドーピングしたディープウェル領域を形成することで、ソースとボディとのショートを防止する。
【００８９】
（１．５．動作例）
次に、図９を参照して、本実施形態に係る半導体装置１０の動作例について説明する。図９は、本実施形態に係る半導体装置１０の動作の一例を示すフローチャート図である。
【００９０】
図９に示すように、まず、参照トランジスタ１１０のゲートに電気的に接続する参照用選択トランジスタ１２０がオン状態に制御され、測定トランジスタ１１１のゲートに電気的に接続する選択トランジスタ１２１がオフ状態に制御される（Ｓ１０１）。これにより、発振回路１３０には、参照トランジスタ１１０が電気的に接続される。
【００９１】
次に、発振回路１３０の発振周波数が測定される（Ｓ１０３）。これにより、ＰＩＤが発生していないトランジスタを接続した場合の発振回路１３０の発振周波数が測定される。
【００９２】
続いて、測定トランジスタ１１１のゲートに電気的に接続する選択トランジスタ１２１がオン状態に制御され、参照トランジスタ１１０のゲートに電気的に接続する参照用選択トランジスタ１２０がオフ状態に制御される（Ｓ１０５）。これにより、発振回路１３０には、測定トランジスタ１１１が電気的に接続される。
【００９３】
次に、発振回路１３０の発振周波数が測定される（Ｓ１０７）。これにより、ＰＩＤが発生したトランジスタを接続した場合の発振回路１３０の発振周波数が測定される。
【００９４】
その後、参照トランジスタ１１０を接続した場合の発振回路１３０の発振周波数と、測定トランジスタ１１１を接続した場合の発振回路１３０の発振周波数との差分の有無が検出される（Ｓ１０９）。
【００９５】
続いて、検出された発振周波数の差分に基づいて、ＰＩＤによる測定トランジスタ１１１の閾値電圧Ｖｔｈの変動があったか否かが判定される（Ｓ１１１）。例えば、検出された発振周波数の差分が所定値以上である場合、該発振周波数の変動は、ＰＩＤによる測定トランジスタ１１１の閾値電圧Ｖｔｈの変動に起因すると判定されてもよい。
【００９６】
本実施形態に係る半導体装置１０を用いることにより、半導体装置１０のアンテナ部１４０によってＰＩＤが発生したか否か、又はアンテナ部１４０のＰＩＤによって測定トランジスタ１１１の閾値電圧を変動したか否かを容易に判定することが可能である。
【００９７】
（１．６．適用例）
次に、図１０〜図１２を参照して、本実施形態に係る半導体装置１０の電子機器への適用例について説明する。図１０〜図１２は、第１〜第３の適用例に係る電子機器の構成を示すブロック図である。
【００９８】
（第１の適用例）
図１０に示すように、第１の適用例に係る電子機器１０００は、制御部１０１と、半導体装置１０と、測定部１０２と、検出部１０３と、を備える。なお、制御部１０１、測定部１０２及び検出部１０３の一部又は全ては、半導体装置１０の内部に備えられていてもよい。
【００９９】
制御部１０１は、半導体装置１０の選択トランジスタ１２１及び参照用選択トランジスタ１２０のオン又はオフ状態を制御することで、測定トランジスタ１１１及び参照トランジスタ１１０と、発振回路１３０との電気的な接続を制御する。また、制御部１０１は、半導体装置１０の選択トランジスタ１２１のオン又はオフ状態を制御することで、アンテナ比が互いに異なる複数のアンテナ部１４０及び測定トランジスタ１１１と、発振回路１３０との電気的な接続を制御する。
【０１００】
半導体装置１０は、アンテナ比が互いに異なる複数の測定トランジスタ１１１の各々、又は参照トランジスタ１１０と電気的に接続された発振回路１３０から交流出力を出力させる。発振回路１３０からの交流出力の発振周波数は、発振回路１３０に電気的に接続された複数の測定トランジスタ１１１の各々又は参照トランジスタ１１０のチャネル抵抗によって変動する。これにより、半導体装置１０は、アンテナ比が互いに異なる複数の測定トランジスタ１１１の各々、又は参照トランジスタ１１０のチャネル抵抗の違いを発振回路１３０の発振周波数の変動に変換することができる。
【０１０１】
測定部１０２は、半導体装置１０の発振回路１３０からの交流出力の発振周波数を測定する。測定部１０２は、半導体装置１０又は電子機器１０００の内部に設けられた測定回路であってもよく、電子機器１０００の外部に設けられたテスタであってもよい。
【０１０２】
検出部１０３は、測定部１０２にて測定された発振回路１３０の発振周波数に基づいて、発振周波数の差分の有無を検出する。具体的には、検出部１０３は、参照トランジスタ１１０が接続された発振回路１３０の発振周波数と、測定トランジスタ１１１が接続された発振回路１３０の発振周波数とを比較する。このとき、測定トランジスタ１１１を接続した発振回路１３０の発振周波数が参照トランジスタ１１０を接続した発振回路１３０の発振周波数から変動している場合、検出部１０３は、発振周波数の差分があることを検出する。また、検出部１０３は、電子機器１０００にてＰＩＤが発生していることを検出してもよい。
【０１０３】
したがって、第１の適用例に係る電子機器１０００では、半導体装置１０によって、内部のトランジスタにてＰＩＤが発生しているか否かをより小さい面積で、かつより少ない端子数で検出することができる。したがって、半導体装置１０は、第１の適用例に係る電子機器１０００の工程管理のコストを低減することが可能である。
【０１０４】
（第２の適用例）
図１１に示すように、第２の適用例に係る電子機器１００１は、制御部１０１と、半導体装置１０と、測定部１０２と、検出部１０３と、処理部１０４と、基準電圧制御回路１２０１と、基準電圧生成回路１３０１と、本体回路１１０１と、を備える。なお、制御部１０１、測定部１０２及び検出部１０３の一部又は全ては、半導体装置１０の内部に備えられていてもよい。
【０１０５】
制御部１０１、半導体装置１０、測定部１０２及び検出部１０３については、第１の適用例にて説明したとおりであるため、ここでの説明は省略する。
【０１０６】
処理部１０４は、ＰＩＤの有無に基づいて、発生したＰＩＤによる影響を抑制するための処理を決定する。第２の適用例では、処理部１０４は、ＰＩＤが発生した場合、電子機器１００１の機能を実行する本体回路１１０１に供給する基準電圧を上昇させる指示を出力する。ＰＩＤが発生した場合、トランジスタの閾値電圧Ｖｔｈが上昇してしまうため、電子機器１００１の設計時の基準電圧では、トランジスタがオン状態に制御されなかったり、トランジスタを流れる電流が減少したりする可能性がある。そこで、処理部１０４は、本体回路１１０１に供給する基準電圧を上昇させる処理を指示することで、ＰＩＤが発生しなかった場合と同様に本体回路１１０１が駆動できるようにする。
【０１０７】
基準電圧制御回路１２０１は、処理部１０４からの指示に基づいて、基準電圧生成回路１３０１にて生成する基準電圧を制御する。具体的には、基準電圧制御回路１２０１は、処理部１０４の指示に基づいて、本体回路１１０１に供給する基準電圧を上昇させるように、基準電圧生成回路１３０１を制御する。例えば、基準電圧制御回路１２０１は、ヒューズ又はトリミングを用いて、基準電圧を上昇させるように基準電圧生成回路１３０１を制御してもよい。
【０１０８】
基準電圧生成回路１３０１は、本体回路１１０１に供給する基準電圧を生成する。具体的には、基準電圧生成回路１３０１は、基準電圧制御回路１２０１の制御に基づいた電圧値の基準電圧を生成する電源回路である。例えば、基準電圧生成回路１３０１は、基準電圧制御回路１２０１の制御に基づいて、ＰＩＤによるトランジスタの閾値電圧Ｖｔｈの変動を打ち消すように昇圧した基準電圧を生成してもよい。
【０１０９】
本体回路１１０１は、基準電圧生成回路１３０１から供給された基準電圧で駆動し、電子機器１００１の機能を実行する主要な回路である。基準電圧生成回路１３０１から供給された基準電圧は、ＰＩＤの有無に基づいて電圧値が制御されているため、本体回路１１０１は、ＰＩＤの有無にかかわらず、円滑に駆動することが可能である。
【０１１０】
したがって、第２の適用例に係る電子機器１００１では、本体回路１１０１に供給する基準電圧の制御によって、ＰＩＤの発生による影響を抑制することが可能である。
【０１１１】
（第３の適用例）
図１２に示すように、第３の適用例に係る電子機器１００２は、制御部１０１と、半導体装置１０と、測定部１０２と、検出部１０３と、処理部１０４と、ＰＩＤ耐性ブロック切替制御回路１２０２と、ＰＩＤ低耐性回路１３０２及びＰＩＤ高耐性回路１４０２を含む本体回路１１０２と、を備える。なお、制御部１０１、測定部１０２及び検出部１０３の一部又は全ては、半導体装置１０の内部に備えられていてもよい。
【０１１２】
制御部１０１、半導体装置１０、測定部１０２及び検出部１０３については、第１の適用例にて説明したとおりであるため、ここでの説明は省略する。
【０１１３】
処理部１０４は、ＰＩＤの有無に基づいて、発生したＰＩＤによる影響を抑制するための処理を決定する。第３の適用例では、処理部１０４は、ＰＩＤが発生した場合、本体回路１１０２の内のＰＩＤ低耐性回路１３０２が実行している機能をＰＩＤ高耐性回路１４０２が実行するように切り替える指示を出力する。ＰＩＤが発生した場合、トランジスタの閾値電圧Ｖｔｈが上昇してしまうため、電子機器１００２の設計時の基準電圧では、トランジスタがオン状態に制御されなかったり、トランジスタを流れる電流が減少したりする可能性がある。そこで、処理部１０４は、本体回路１１０２において、ＰＩＤの影響を大きく受けるＰＩＤ低耐性回路１３０２を使用せず、ＰＩＤの影響を受けにくいＰＩＤ高耐性回路１４０２を使用するように回路を切り替える処理を指示する。
【０１１４】
ＰＩＤ耐性ブロック切替制御回路１２０２は、処理部１０４からの指示に基づいて、本体回路１１０２内のＰＩＤ低耐性回路１３０２と、ＰＩＤ高耐性回路１４０２との接続の切り替えを制御する。具体的には、ＰＩＤ耐性ブロック切替制御回路１２０２は、処理部１０４からの指示に基づいて、ＰＩＤ低耐性回路１３０２からＰＩＤ高耐性回路１４０２に回路の接続を切り替える。例えば、ＰＩＤ耐性ブロック切替制御回路１２０２は、ヒューズ又はスイッチング素子を用いて、本体回路１１０２内の回路との接続をＰＩＤ低耐性回路１３０２からＰＩＤ高耐性回路１４０２に切り替えてもよい。
【０１１５】
本体回路１１０２は、電子機器１００１の機能を実行する主要な回路であり、ＰＩＤ低耐性回路１３０２及びＰＩＤ高耐性回路１４０２を含む。ＰＩＤ低耐性回路１３０２及びＰＩＤ高耐性回路１４０２は、同じ機能を実行する回路群であり、ＰＩＤの有無によって、いずれを使用するかが切り替えられる。具体的には、本体回路１１０２では、ＰＩＤが発生していない場合、ＰＩＤ低耐性回路１３０２が使用され、ＰＩＤが発生した場合、ＰＩＤ高耐性回路１４０２が使用される。これによれば、本体回路１１０２は、ＰＩＤの有無にかかわらず、円滑に駆動することが可能である。
【０１１６】
したがって、第３の適用例に係る電子機器１００２によれば、本体回路１１０１内の回路群の使用を切り替えることによって、ＰＩＤの発生による影響を抑制することが可能である。
【０１１７】
＜２．第２の実施形態＞
（２．１．構造例）
次に、図１３を参照して、本開示の第２の実施形態に係る半導体装置の構造例について説明する。図１３は、本実施形態に係る半導体装置の構造例を説明する回路図である。
【０１１８】
図１３に示すように、本実施形態に係る半導体装置２０は、アンテナ部１４０と、選択トランジスタ１２１と、測定トランジスタ１１１と、参照用選択トランジスタ１２０と、参照トランジスタ１１０と、負荷素子２５０と、発振回路２３０と、を備える。
【０１１９】
第２の実施形態に係る半導体装置２０は、第１の実施形態に係る半導体装置１０と比較して、測定トランジスタ１１１及び参照トランジスタ１１０のソースが発振回路２３０の入力及び負荷素子２５０に電気的に接続されている点が異なる。
【０１２０】
負荷素子２５０は、電力を消費する素子であり、発振回路２３０に入力される電圧を制御するために設けられる。具体的には、負荷素子２５０は、所定の抵抗を有する受動素子であり、測定トランジスタ１１１及び参照トランジスタ１１０のソースと、ＶＳＳ配線（又はグランド配線）との間に設けられる。負荷素子２５０は、所定の抵抗を有する受動素子であれば、いかなるものであってもよいが、例えば、抵抗素子又は負荷トランジスタであってもよい。
【０１２１】
発振回路２３０は、入力される電圧の大きさによって発振周波数を制御可能な電圧制御発振回路である。発振回路２３０は、例えば、電圧制御型のリングオシレータであってもよい。
【０１２２】
第２の実施形態に係る半導体装置２０では、ＶＤＤ配線とＶＳＳ配線との間の電位差は、測定トランジスタ１１１又は参照トランジスタ１１０のチャネル抵抗と、負荷素子２５０の抵抗値とに基づいて分圧され、測定トランジスタ１１１又は参照トランジスタ１１０のチャネル抵抗に応じた電圧が発振回路２３０に入力される。すなわち、半導体装置２０では、所定の抵抗を有する負荷素子２５０と、発振回路２３０とを並列に接続することによって、測定トランジスタ１１１のチャネル抵抗の変動に基づいた電圧を発振回路２３０に入力することができる。これによれば、半導体装置２０では、測定トランジスタ１１１のチャネル抵抗の変動を発振回路２３０の発振周波数の変動として検出することができる。
【０１２３】
ここで、第１の実施形態に係る半導体装置１０では、ＶＤＤ配線及びＶＳＳ配線の間の電位差を測定トランジスタ１１１と発振回路１３０とで分け合うため、ＶＤＤ配線及びＶＳＳ配線の間の電位差が小さい場合、発振回路１３０に印加される電圧が過度に小さくなる。このような場合、発振回路１３０が発振しにくくなってしまう。なお、発振回路１３０の発振周波数を高めるためには、発振回路１３０の構成を簡略化する（例えば、リングオシレータのインバータの数を減少させるなど）ことが考えられるが、このような場合、発振回路１３０の精度が低下してしまう。
【０１２４】
また、第１の実施形態に係る半導体装置１０では、発振回路１３０が発振を始めると、寄生容量によって発振回路１３０にて電力が消費され始めるため、発振回路１３０に印加される電圧が徐々に高くなる。これにより、第１の実施形態に係る半導体装置１０では、発振回路１３０に印加される電圧が安定し、発振回路１３０の発振周波数が安定するまでに時間がかかるため、ＰＩＤの有無の検出に時間がかかってしまう。
【０１２５】
一方、第２の実施形態に係る半導体装置２０では、入力される電圧によって発振回路２３０の発振周波数が制御されるため、ＶＤＤ配線及びＶＳＳ配線の間の電位差をすべて発振回路２３０に印加することができる。また、半導体装置２０では、発振回路２３０に入力される電圧は、測定トランジスタ１１１又は参照トランジスタ１１０のチャネル抵抗と、負荷素子２５０の抵抗値とによって決定される。これにより、発振回路２３０に入力される電圧が安定するまでの時間が短くなるため、半導体装置２０は、ＰＩＤの有無の検出にかかる時間を短縮することができる。
【０１２６】
（２．２．具体例）
続いて、図１４及び図１５を参照して、本実施形態に係る半導体装置２０のより具体的な構造例について説明する。図１４は、本実施形態に係る半導体装置２０のより具体的な回路構造を示す回路図であり、図１５は、発振回路２３０のより具体的な回路構造を示す回路図である。
【０１２７】
図１４に示すように、例えば、半導体装置２０は、ゲートにアンテナ部１４０が電気的に接続された測定トランジスタ１１１と、ゲートにアンテナ部が電気的に接続されていない参照トランジスタ１１０と、を備える。
【０１２８】
測定トランジスタ１１１及び参照トランジスタ１１０のソースは、負荷トランジスタからなる負荷素子２５０と、電圧制御型のリングオシレータである発振回路２３０とに並列に接続される。これにより、発振回路２３０には、ＶＤＤ配線及びＶＳＳ配線の間の電位差が印加される。また、発振回路２３０には、測定トランジスタ１１１又は参照トランジスタ１１０のチャネル抵抗に対応する分圧が入力されるため、該チャネル抵抗に応じた発振周波数の交流が出力される。
【０１２９】
具体的には、発振回路２３０は、図１５に示すような回路構造を備えていてもよい。発振回路２３０は、例えば、ＮＯＴゲート（インバータ）をリング状に奇数段（例えば、１０１段等）接続したリングオシレータである。発振回路２３０は、Ｎ型トランジスタ及びＰ型トランジスタを相補的に用いることで、内部のＮＯＴゲートの各々に、ＶＤＤ配線及びＶＳＳ配線の間の電位差Ｖｄと、入力電圧Ｖｉｎとに基づいた電位差を印加することができる。これにより、発振回路２３０は、入力される電圧の大きさに基づいて、交流出力の発振周波数を制御することができる。
【０１３０】
測定トランジスタ１１１及び参照トランジスタ１１０のゲートには、それぞれ選択トランジスタ１２１及び参照用選択トランジスタ１２０が電気的に接続される。選択トランジスタ１２１及び参照用選択トランジスタ１２０のゲートには、共通のスイッチ２６０が電気的に接続され、選択トランジスタ１２１及び参照用選択トランジスタ１２０のゲートは、スイッチ２６０を介して別電源に電気的に接続される。また、選択トランジスタ１２１及び参照用選択トランジスタ１２０のソース又はドレインには、ＮＯＴゲート（インバータ）２８１、２８０、及びＮＡＮＤゲート２７１、２７０からなるロジック回路が電気的に接続される。
【０１３１】
ＮＯＴゲート２８１、２８０、及びＮＡＮＤゲート２７１、２７０からなるロジック回路は、ＰＩＤ＿ＳＥＬ端子がＨ（Ｈｉｇｈ）、かつＥＮ端子がＨ（Ｈｉｇｈ）である場合、選択トランジスタ１２１を介して、測定トランジスタ１１１をオン状態に制御する。また、ロジック回路は、ＰＩＤ＿ＳＥＬ端子がＬ（Ｌｏｗ）、かつＥＮ端子がＨ（Ｈｉｇｈ）である場合、参照用選択トランジスタ１２０を介して、参照トランジスタ１１０をオン状態に制御する。さらに、ロジック回路は、ＥＮ端子がＬ（Ｌｏｗ）である場合、ＰＩＤ＿ＳＥＬ端子がＨ（Ｈｉｇｈ）又はＬ（Ｌｏｗ）のいずれであっても、測定トランジスタ１１１及び参照トランジスタ１１０をオフ状態に制御する。
【０１３２】
本実施形態に係る半導体装置２０によれば、電源電圧が低い場合であっても、高い精度でＰＩＤの有無を検出することが可能である。また、半導体装置２０によれば、より短時間でＰＩＤの有無を検出することが可能である。
【０１３３】
なお、第２の実施形態に係る半導体装置２０は、第１の実施形態に係る半導体装置１０に対して、測定トランジスタ１１１及び参照トランジスタ１１０のソースが負荷素子２５０及び発振回路２３０の入力に電気的に接続されている点が異なる。そのため、第１の実施形態にて説明した半導体装置１０の変形例及び適用例の各々は、第２の実施形態に係る半導体装置２０に対しても同様に適用することが可能である。
【０１３４】
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
【０１３５】
また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
【０１３６】
なお、以下のような構成も本開示の技術的範囲に属する。
（１）
プラズマプロセスにてアンテナとして機能するアンテナ部がゲートに電気的に接続された少なくとも１以上の測定トランジスタと、
前記測定トランジスタの前記ゲートにソースが前記アンテナ部と並列に電気的に接続された選択トランジスタと、
前記測定トランジスタのソースと電気的に接続され、発振周波数が前記測定トランジスタの閾値電圧によって変動する発振回路と、
を備える、半導体装置。
（２）
前記発振回路は、ＶＤＤ配線及びＶＳＳ配線の間に設けられ、
前記測定トランジスタは、前記発振回路と、前記ＶＤＤ配線又は前記ＶＳＳ配線との間に設けられる、前記（１）に記載の半導体装置。
（３）
前記発振回路は、リングオシレータである、前記（２）に記載の半導体装置。
（４）
前記発振回路は、出力される発振周波数が入力電圧によって変動する発振回路であり、
前記発振回路の入力は、前記測定トランジスタのソースに負荷素子と並列に電気的に接続される、前記（１）に記載の半導体装置。
（５）
前記負荷素子は、抵抗素子である、前記（４）に記載の半導体装置。
（６）
前記測定トランジスタ及び前記選択トランジスタは、同じ導電型のトランジスタである、前記（１）〜（５）のいずれか一項に記載の半導体装置。
（７）
前記測定トランジスタは、複数設けられ、
前記発振回路よりもＶＤＤ配線側に設けられた前記測定トランジスタは、Ｎ型トランジスタであり、前記発振回路よりもＶＳＳ配線側に設けられた前記測定トランジスタは、Ｐ型トランジスタである、前記（１）〜（６）のいずれか一項に記載の半導体装置。
（８）
前記測定トランジスタは、複数設けられ、
複数の前記測定トランジスタの各々では、前記アンテナ部と前記ゲートとの面積比が互いに異なる、前記（１）〜（７）のいずれか一項に記載の半導体装置。
（９）
前記測定トランジスタの前記ゲートには、さらに保護素子が電気的に接続される、前記（１）〜（８）のいずれか一項に記載の半導体装置。
（１０）
前記選択トランジスタは、前記アンテナ部よりも上層の配線で前記測定トランジスタと電気的に接続され、
前記配線には、保護素子が電気的に接続される、前記（１）〜（９）のいずれか一項に記載の半導体装置。
（１１）
前記測定トランジスタのボディは、前記測定トランジスタのソースと電気的に接続される、前記（１）〜（１０）のいずれか一項に記載の半導体装置。
（１２）
前記アンテナ部とゲートが電気的に接続されず、前記発振回路とソースが電気的に接続される参照トランジスタと、
前記参照トランジスタの前記ゲートにソースが電気的に接続された参照用選択トランジスタと、
をさらに備える、前記（１）〜（１１）のいずれか一項に記載の半導体装置。
（１３）
プラズマプロセスにてアンテナとして機能するアンテナ部がゲートに電気的に接続された少なくとも１以上の測定トランジスタと、前記測定トランジスタの前記ゲートにソースが前記アンテナ部と並列に電気的に接続された選択トランジスタと、前記測定トランジスタのソースと電気的に接続され、発振周波数が前記測定トランジスタの閾値電圧によって変動する発振回路と、を備える半導体装置の前記選択トランジスタをオン状態に制御することで、前記測定トランジスタをオン状態に制御することと、
前記測定トランジスタがオン状態の時に前記発振回路の発振周波数を測定することと、
測定された前記発振周波数に基づいて、前記測定トランジスタの閾値電圧と、前記閾値電圧の理想値との差分の有無を検出することと、
を含む、検出方法。
（１４）
プラズマプロセスにてアンテナとして機能するアンテナ部がゲートに電気的に接続された少なくとも１以上の測定トランジスタと、前記測定トランジスタの前記ゲートにソースが前記アンテナ部と並列に電気的に接続された選択トランジスタと、前記測定トランジスタのソースと電気的に接続され、発振周波数が前記測定トランジスタの閾値電圧によって変動する発振回路と、を有する半導体装置と、
前記選択トランジスタのオン又はオフ状態を制御することで、前記測定トランジスタのオン又はオフ状態を制御する制御部と、
前記測定トランジスタがオン状態の時に前記発振回路の発振周波数を測定する測定部と、
測定された前記発振周波数の各々に基づいて、前記測定トランジスタの閾値電圧と、前記閾値電圧の理想値との差分の有無を検出する検出部と、
前記検出部にて前記差分が検出された場合、前記プラズマプロセスによる影響を補正する処理を行う処理部と、
を備える、電子機器。
（１５）
プラズマプロセスにてアンテナとして機能するアンテナ部がゲートに電気的に接続された少なくとも１以上の測定トランジスタと、前記測定トランジスタの前記ゲートにソースが前記アンテナ部と並列に電気的に接続された選択トランジスタと、前記測定トランジスタのソースと電気的に接続され、発振周波数が前記測定トランジスタの閾値電圧によって変動する発振回路と、を有する半導体装置を備える電子機器の前記選択トランジスタをオン状態に制御することで、前記測定トランジスタをオン状態に制御することと、
前記測定トランジスタがオン状態の時に前記発振回路の発振周波数を測定することと、
測定された前記発振周波数に基づいて、前記測定トランジスタの閾値電圧と、前記閾値電圧の理想値との差分の有無を検出することと、
前記差分が検出された場合、前記プラズマプロセスによる影響を補正する制御を行うことと、
を含む、電子機器の制御方法。
【符号の説明】
【０１３７】
１０、１０Ａ、１１、１２、１３、１４、２０    半導体装置
１０１    制御部
１０２    測定部
１０３    検出部
１０４    処理部
１１０、２１０    参照トランジスタ
１１１、１１１Ａ、１１２、２１１、２１２    測定トランジスタ
１２０、２２０    参照用選択トランジスタ
１２１、１２２、２２１、２２２    選択トランジスタ
１３０、２３０      発振回路
１３１    Ｐ型トランジスタ
１３２    Ｎ型トランジスタ
１３３    負荷容量
１４０、１４１、１４２、２４１、２４２      アンテナ部
１５０    保護素子
２５０    負荷素子
１０００、１００１、１００２      電子機器
１１０１、１１０２    本体回路
１２０１    基準電圧制御回路
１２０２    ＰＩＤ耐性ブロック切替制御回路
１３０１    基準電圧生成回路
１３０２    ＰＩＤ低耐性回路
１４０２    ＰＩＤ高耐性回路
【図１Ａ】
2020064965.tif 000003
【図１Ｂ】
2020064965.tif 000004
【図２Ａ】
2020064965.tif 000005
【図２Ｂ】
2020064965.tif 000006
【図２Ｃ】
2020064965.tif 000007
【図３】
2020064965.tif 000008
【図４】
2020064965.tif 000009
【図５Ａ】
2020064965.tif 000010
【図５Ｂ】
2020064965.tif 000011
【図６】
2020064965.tif 000012
【図７】
2020064965.tif 000013
【図８Ａ】
2020064965.tif 000014
【図８Ｂ】
2020064965.tif 000015
【図８Ｃ】
2020064965.tif 000016
【図８Ｄ】
2020064965.tif 000017
【図９】
2020064965.tif 000018
【図１０】
2020064965.tif 000019
【図１１】
2020064965.tif 000020
【図１２】
2020064965.tif 000021
【図１３】
2020064965.tif 000022
【図１４】
2020064965.tif 000023
【図１５】
2020064965.tif 000024