(57)【要約】【課題】良好な特性を維持しつつ、微細化を達成した、酸化物半導体を用いた半導体装置を提供することを目的の一とする。【解決手段】酸化物半導体層と、酸化物半導体層と接するソース電極及びドレイン電極と、酸化物半導体層と重なるゲート電極と、酸化物半導体層とゲート電極との間に設けられたゲート絶縁層と、酸化物半導体層に接して設けられた絶縁層と、を有し、酸化物半導体層は、該酸化物半導体層の端面において、ソース電極またはドレイン電極と接し、且つ該酸化物半導体層の上面において、絶縁層を介して、ソース電極またはドレイン電極と重なる半導体装置である。【選択図】図１
2020074461.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極と、ゲート絶縁層を介して前記ゲート電極上に重なる酸化物半導体層と、前記酸化物半導体層と電気的に接続されたソース電極及びドレイン電極と、前記酸化物半導体層と前記ソース電極との間に位置する第１の絶縁層と、前記酸化物半導体層と前記ドレイン電極との間に位置する第２の絶縁層とを有するトランジスタを有し、
前記ソース電極は、第１の膜厚を有する第１の導電層と、前記第１の膜厚より小さい第２の膜厚を有する第２の導電層とを有し、
前記ドレイン電極は、前記第１の膜厚を有する第３の導電層と、前記第２の膜厚を有する第４の導電層とを有し、
前記酸化物半導体層は、前記第２の導電層と接する領域と、前記第４の導電層と接する領域とを有し、且つ前記第１の導電層及び前記第３の導電層と接する領域を有さない半導体装置。
【請求項２】
ゲート電極と、ゲート絶縁層を介して前記ゲート電極上に重なり、チャネル形成領域を有する酸化物半導体層と、前記酸化物半導体層と電気的に接続されたソース電極及びドレイン電極と、前記酸化物半導体層と前記ソース電極との間に位置する第１の絶縁層と、前記酸化物半導体層と前記ドレイン電極との間に位置する第２の絶縁層とを有するトランジスタを有し、
前記ソース電極は、第１の膜厚を有する第１の導電層と、前記第１の膜厚より小さい第２の膜厚を有する第２の導電層とを有し、
前記ドレイン電極は、前記第１の膜厚を有する第３の導電層と、前記第２の膜厚を有する第４の導電層とを有し、
前記酸化物半導体層は、前記第２の導電層と接する領域と、前記第４の導電層と接する領域とを有し、且つ前記第１の導電層及び前記第３の導電層と接する領域を有さず、
前記トランジスタのチャネル長方向の断面視において、前記第１の絶縁層は、前記第１の導電層の端部よりも前記チャネル形成領域側に伸長した領域を有し、且つ前記第２の絶縁層は、前記第３の導電層の端部よりも前記チャネル形成領域側に伸長した領域を有する半導体装置。
【請求項３】
ゲート電極と、ゲート絶縁層を介して前記ゲート電極上に重なる酸化物半導体層と、前記酸化物半導体層と電気的に接続されたソース電極及びドレイン電極と、前記酸化物半導体層と前記ソース電極との間に位置する第１の絶縁層と、前記酸化物半導体層と前記ドレイン電極との間に位置する第２の絶縁層とを有するトランジスタを有し、
前記ソース電極は、第１の膜厚を有する第１の導電層と、前記第１の膜厚より小さい第２の膜厚を有する第２の導電層とを有し、
前記ドレイン電極は、前記第１の膜厚を有する第３の導電層と、前記第２の膜厚を有する第４の導電層とを有し、
前記第２の導電層と、前記第１の絶縁層と、前記第４の導電層と、前記第２の絶縁層とは、一のマスクによってパターニングされ、
前記酸化物半導体層は、前記第２の導電層と接する領域と、前記第４の導電層と接する領域とを有し、且つ前記第１の導電層及び前記第３の導電層と接する領域を有さない半導体装置。
【請求項４】
ゲート電極と、ゲート絶縁層を介して前記ゲート電極上に重なり、チャネル形成領域を有する酸化物半導体層と、前記酸化物半導体層と電気的に接続されたソース電極及びドレイン電極と、前記酸化物半導体層と前記ソース電極との間に位置する第１の絶縁層と、前記酸化物半導体層と前記ドレイン電極との間に位置する第２の絶縁層とを有するトランジスタを有し、
前記ソース電極は、第１の膜厚を有する第１の導電層と、前記第１の膜厚より小さい第２の膜厚を有する第２の導電層とを有し、
前記ドレイン電極は、前記第１の膜厚を有する第３の導電層と、前記第２の膜厚を有する第４の導電層とを有し、
前記第２の導電層と、前記第１の絶縁層と、前記第４の導電層と、前記第２の絶縁層とは、一のマスクによってパターニングされ、
前記酸化物半導体層は、前記第２の導電層と接する領域と、前記第４の導電層と接する領域とを有し、且つ前記第１の導電層及び前記第３の導電層と接する領域を有さず、
前記トランジスタのチャネル長方向の断面視において、前記第１の絶縁層は、前記第１の導電層の端部よりも前記チャネル形成領域側に伸長した領域を有し、且つ前記第２の絶縁層は、前記第３の導電層の端部よりも前記チャネル形成領域側に伸長した領域を有する半導体装置。
【請求項５】
請求項１乃至４のいずれか一において、
前記第１の導電層及び前記第３の導電層は、前記第２の導電層及び前記第４の導電層よりも低抵抗な材料を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の技術分野は、半導体装置に関する。ここで、半導体装置とは、半導体特性を利用す
ることで機能する素子および装置全般を指すものである。
【背景技術】
【０００２】
金属酸化物は多様に存在し、さまざまな用途に用いられている。酸化インジウムはよく知
られた材料であり、液晶表示装置などに必要とされる透明電極の材料として用いられてい
る。
【０００３】
金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物としては
、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このよう
な金属酸化物をチャネル形成領域に用いた薄膜トランジスタが既に知られている（例えば
、特許文献１乃至特許文献４、非特許文献１等参照）。
【０００４】
ところで、金属酸化物には、一元系酸化物のみでなく多元系酸化物も知られている。例え
ば、ホモロガス相を有するＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ：自然数）は、Ｉｎ、Ｇａおよ
びＺｎを有する多元系酸化物半導体として知られている（例えば、非特許文献２乃至非特
許文献４等参照）。
【０００５】
そして、上記のようなＩｎ−Ｇａ−Ｚｎ系酸化物で構成される酸化物半導体も、薄膜トラ
ンジスタのチャネル形成領域に適用可能であることが確認されている（例えば、特許文献
５、非特許文献５および非特許文献６等参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開昭６０−１９８８６１号公報
【特許文献２】特開平８−２６４７９４号公報
【特許文献３】特表平１１−５０５３７７号公報
【特許文献４】特開２０００−１５０９００号公報
【特許文献５】特開２００４−１０３９５７号公報
【非特許文献】
【０００７】
【非特許文献１】Ｍ．  Ｗ．  Ｐｒｉｎｓ，  Ｋ．  Ｏ．  Ｇｒｏｓｓｅ−Ｈｏｌｚ，  Ｇ．  Ｍｕｌｌｅｒ，  Ｊ．  Ｆ．  Ｍ．  Ｃｉｌｌｅｓｓｅｎ，  Ｊ．  Ｂ．  Ｇｉｅｓｂｅｒｓ，  Ｒ．  Ｐ．  Ｗｅｅｎｉｎｇ，  ａｎｄ  Ｒ．  Ｍ．  Ｗｏｌｆ、「Ａ  ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ｔｒａｎｓｐａｒｅｎｔ  ｔｈｉｎ−ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒ」、  Ａｐｐｌ．  Ｐｈｙｓ．  Ｌｅｔｔ．、１７  Ｊｕｎｅ  １９９６、  Ｖｏｌ．６８  ｐ．３６５０−３６５２
【非特許文献２】Ｍ．  Ｎａｋａｍｕｒａ，  Ｎ．  Ｋｉｍｉｚｕｋａ，  ａｎｄ  Ｔ．  Ｍｏｈｒｉ、「Ｔｈｅ  Ｐｈａｓｅ  Ｒｅｌａｔｉｏｎｓ  ｉｎ  ｔｈｅ  Ｉｎ２Ｏ３−Ｇａ２ＺｎＯ４−ＺｎＯ  Ｓｙｓｔｅｍ  ａｔ  １３５０℃」、Ｊ．  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｈｅｍ．、１９９１、Ｖｏｌ．９３，  ｐ．２９８−３１５
【非特許文献３】Ｎ．  Ｋｉｍｉｚｕｋａ，  Ｍ．  Ｉｓｏｂｅ，  ａｎｄ  Ｍ．  Ｎａｋａｍｕｒａ、「Ｓｙｎｔｈｅｓｅｓ  ａｎｄ  Ｓｉｎｇｌｅ−Ｃｒｙｓｔａｌ  Ｄａｔａ  ｏｆ  Ｈｏｍｏｌｏｇｏｕｓ  Ｃｏｍｐｏｕｎｄｓ，  Ｉｎ２Ｏ３（ＺｎＯ）ｍ（ｍ＝３，４，  ａｎｄ  ５），  ＩｎＧａＯ３（ＺｎＯ）３，  ａｎｄ  Ｇａ２Ｏ３（ＺｎＯ）ｍ（ｍ＝７，８，９，  ａｎｄ  １６）  ｉｎ  ｔｈｅ  Ｉｎ２Ｏ３−ＺｎＧａ２Ｏ４−ＺｎＯ  Ｓｙｓｔｅｍ」、  Ｊ．  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｈｅｍ．、１９９５、Ｖｏｌ．１１６，  ｐ．１７０−１７８
【非特許文献４】中村真佐樹、君塚昇、毛利尚彦、磯部光正、「ホモロガス相、ＩｎＦｅＯ３（ＺｎＯ）ｍ（ｍ：自然数）とその同型化合物の合成および結晶構造」、固体物理、１９９３年、Ｖｏｌ．２８、Ｎｏ．５、ｐ．３１７−３２７
【非特許文献５】Ｋ．  Ｎｏｍｕｒａ，  Ｈ．  Ｏｈｔａ，  Ｋ．  Ｕｅｄａ，  Ｔ．  Ｋａｍｉｙａ，  Ｍ．  Ｈｉｒａｎｏ，  ａｎｄ  Ｈ．  Ｈｏｓｏｎｏ、「Ｔｈｉｎ−ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒ  ｆａｂｒｉｃａｔｅｄ  ｉｎ  ｓｉｎｇｌｅ−ｃｒｙｓｔａｌｌｉｎｅ  ｔｒａｎｓｐａｒｅｎｔ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ」、ＳＣＩＥＮＣＥ、２００３、Ｖｏｌ．３００、ｐ．１２６９−１２７２
【非特許文献６】Ｋ．  Ｎｏｍｕｒａ，  Ｈ．  Ｏｈｔａ，  Ａ．  Ｔａｋａｇｉ，  Ｔ．  Ｋａｍｉｙａ，  Ｍ．  Ｈｉｒａｎｏ，  ａｎｄ  Ｈ．  Ｈｏｓｏｎｏ、「Ｒｏｏｍ−ｔｅｍｐｅｒａｔｕｒｅ  ｆａｂｒｉｃａｔｉｏｎ  ｏｆ  ｔｒａｎｓｐａｒｅｎｔ  ｆｌｅｘｉｂｌｅ  ｔｈｉｎ−ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒｓ  ｕｓｉｎｇ  ａｍｏｒｐｈｏｕｓ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ」、ＮＡＴＵＲＥ、２００４、Ｖｏｌ．４３２  ｐ．４８８−４９２
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、トランジスタの動作の高速化、トランジスタの低消費電力化、低価格化、など
を達成するためには、トランジスタの微細化は必須である。
【０００９】
トランジスタを微細化する場合には、製造工程において発生する不良が大きな問題となる
。例えば、トランジスタを微細化する場合には、短チャネル効果の問題も生じる。短チャ
ネル効果とは、トランジスタの微細化（チャネル長（Ｌ）の縮小）に伴って顕在化する電
気特性の劣化である。短チャネル効果は、ドレインの電界の効果がソースにまでおよぶこ
とに起因するものである。短チャネル効果の具体例としては、しきい値電圧の低下、Ｓ値
の増大、漏れ電流の増大などがある。特に、酸化物半導体を用いたトランジスタは、室温
においてシリコンを用いたトランジスタと比較してオフ電流が小さいことが知られており
、これは熱励起により生じるキャリアが少ない、つまりキャリア密度が小さいためと考え
られる。キャリア密度が小さい材料を用いたトランジスタでは、しきい値電圧の低下など
の短チャネル効果が現れやすい傾向にある。
【００１０】
そこで、開示する発明の一態様は、不良を抑制しつつ微細化を達成した半導体装置の提供
を目的の一とする。または、良好な特性を維持しつつ微細化を達成した半導体装置の提供
を目的の一とする。
【課題を解決するための手段】
【００１１】
本発明の一態様は、酸化物半導体層と、酸化物半導体層と接するソース電極及びドレイン
電極と、酸化物半導体層と重なるゲート電極と、酸化物半導体層とゲート電極との間に設
けられたゲート絶縁層と、酸化物半導体層に接して設けられた絶縁層と、を有し、酸化物
半導体層は、該酸化物半導体層の端面において、ソース電極またはドレイン電極と接し、
且つ該酸化物半導体層の上面において、絶縁層を介して、ソース電極またはドレイン電極
と重なる半導体装置である。
【００１２】
本発明の他の一態様は、基板上に設けられたゲート電極と、ゲート電極上に設けられたゲ
ート絶縁層と、ゲート絶縁層上に設けられた酸化物半導体層と、酸化物半導体層上に接し
て設けられた絶縁層と、絶縁層及びゲート絶縁層上に設けられたソース電極及びドレイン
電極と、を有し、酸化物半導体層は、該酸化物半導体層の端面において、ソース電極また
はドレイン電極と接し、酸化物半導体層の端面の上端と、絶縁層の端面の下端とは一致す
る半導体装置である。
【００１３】
本発明の他の一態様は、基板上に設けられた酸化物半導体層と、酸化物半導体層上に接し
て設けられた絶縁層と、基板及び絶縁層上に設けられたソース電極及びドレイン電極と、
絶縁層、ソース電極及びドレイン電極上に設けられたゲート絶縁層と、ゲート絶縁層上に
設けられたゲート電極と、を有し、酸化物半導体層は、該酸化物半導体層の端面において
、ソース電極またはドレイン電極と接し、且つ該酸化物半導体層の上面において、絶縁層
を介して、ソース電極またはドレイン電極と重なる半導体装置である。
【００１４】
上記において、酸化物半導体層の端面の上端と、絶縁層の端面の下端とは一致するのが好
ましい。また、ソース電極及びドレイン電極は、第１の導電層と、第１の導電層よりも高
抵抗である第２の導電層と、を含み、第２の導電層において、酸化物半導体層と接するの
が好ましい。
【００１５】
本発明の他の一態様は、基板上に設けられたゲート電極と、ゲート電極上に設けられたゲ
ート絶縁層と、ゲート絶縁層上に設けられた第１の導電層と、第１の導電層よりも高抵抗
である第２の導電層と、を含むソース電極及びドレイン電極と、ゲート電極と重畳し、か
つ第２の導電層に接して設けられた酸化物半導体層と、第１の導電層と、酸化物半導体層
との間に設けられた絶縁層と、を有する半導体装置である。
【００１６】
上記において、第２の導電層は、第１の導電層の端面よりチャネル長方向に伸長した領域
を有するのが好ましい。また、上記において、第２の導電層の膜厚は、５ｎｍ乃至１５ｎ
ｍとすると良い。また、第２の導電層は、金属の窒化物とすると良い。
【００１７】
ここで半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。例えば
、表示装置や記憶装置、集積回路などは半導体装置に含まれうる。
【００１８】
また、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」また
は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極
」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外し
ない。また、「上」「下」の用語は説明の便宜のために用いる表現に過ぎず、特に言及す
る場合を除き、その上下を入れ替えたものも含む。
【００１９】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合などをも含む。
【００２０】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることがで
きるものとする。
【００２１】
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ
などのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。
【発明の効果】
【００２２】
開示する発明の一態様によって、ソース電極またはドレイン電極が酸化物半導体層と接す
る界面の近傍を高抵抗領域とすることで、ソース電極とドレイン電極の間の電界を緩和す
ることができる。このため、しきい値電圧低下などの短チャネル効果を抑制させることが
できる。
【００２３】
このような効果により、微細化に伴う問題点が解消されることになるため、結果として、
トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に
小さくすることで、半導体装置の占める面積が小さくなり、半導体装置の取り数が増大す
る。これにより、半導体装置あたりの製造コストは抑制される。また、半導体装置が小型
化されるため、従来の半導体装置と同程度の大きさで、さらに機能が高められた半導体装
置を実現することができる。また、チャネル長の縮小による、動作の高速化、低消費電力
化などの効果を得ることもできる。つまり、開示する発明の一態様により酸化物半導体を
用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ること
が可能である。
【００２４】
このように、開示する発明の一態様によって、不良を抑制しつつ、または、良好な特性を
維持しつつ、微細化を達成した半導体装置を提供することができる。
【図面の簡単な説明】
【００２５】
【図１】半導体装置の断面図
【図２】半導体装置の作製工程に係る断面図
【図３】半導体装置の断面図
【図４】半導体装置の作製工程に係る断面図
【図５】半導体装置の断面図
【図６】半導体装置の作製工程に係る断面図
【図７】半導体装置の断面図
【図８】半導体装置の作製工程に係る断面図
【図９】半導体装置の回路図の例
【図１０】半導体装置の回路図の例
【図１１】半導体装置の回路図の例
【図１２】電子機器の例
【発明を実施するための形態】
【００２６】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２７】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必
ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００２８】
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同
を避けるために付すものであり、数的に限定するものではないことを付記する。
【００２９】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製工程の
例について、図１及び図２を参照して説明する。
【００３０】
〈半導体装置の構成例〉
図１（Ａ）及び図１（Ｂ）に、半導体装置の例として、トランジスタの断面構造を示す。
図１（Ａ）及び図１（Ｂ）では、開示する発明の一態様に係るトランジスタとして、ボト
ムゲート型のトランジスタを示している。
【００３１】
図１（Ａ）に示すトランジスタ１８０は、基板１００上に、ゲート電極１４８と、ゲート
電極１４８上に設けられたゲート絶縁層１４６と、ゲート絶縁層１４６上に設けられた酸
化物半導体層１４４ａと、酸化物半導体層１４４ａ上に接して設けられた絶縁層１５０ａ
と、ゲート絶縁層１４６及び絶縁層１５０ａ上に設けられたソース電極１４１ａ及びドレ
イン電極１４１ｂと、を有している。
【００３２】
図１（Ａ）に示すトランジスタ１８０において、酸化物半導体層１４４ａは、その端面に
おいてソース電極１４１ａ及びドレイン電極１４１ｂと接している。また、酸化物半導体
層１４４ａの端面の上端と絶縁層１５０ａの端面の下端とは一致しており、酸化物半導体
層１４４ａは、その上方で絶縁層１５０ａを介して、ソース電極１４１ａ及びドレイン電
極１４１ｂと重なっている。つまり、酸化物半導体層１４４ａは、端面でのみ、ソース電
極１４１ａ及びドレイン電極１４１ｂと接している。
【００３３】
本明細書中で、端面とは、例えば、酸化物半導体層および導電膜などを、基板表面に概略
垂直に切断したときの面を指す。または、基板表面に対して垂直方向から±３０°以上６
０°以下の範囲で切断したときの面を指す。つまり、膜状の構造をエッチングすることに
より生じる切断面を指すものとする。また、本明細書中で、一致とは、概略一致も含むも
のとする。例えば、同じマスクを用いてエッチングした積層構造の層Ａの端面と層Ｂの端
面は一致しているとみなす。
【００３４】
また、図１（Ｂ）に示すトランジスタ１９０のように、ソース電極１４１ａを、第２の導
電層１４５ａと第１の導電層１４２ａとを順に積層した構造とし、ドレイン電極１４１ｂ
を、第２の導電層１４５ｂと第１の導電層１４２ｂとを順に積層した構造とすることもで
きる。
【００３５】
〈トランジスタの作製工程の例〉
以下、図２を用いて、図１（Ａ）に示すトランジスタの作製工程の例について説明する。
【００３６】
まず、絶縁表面を有する基板１００上に導電膜を成膜し、当該導電膜を選択的にエッチン
グしてゲート電極１４８を形成する（図２（Ａ）参照）。ただし、基板１００の表面は全
て絶縁表面とする必要はなく、一部に導電性の領域が形成されていてもよい。
【００３７】
基板１００に使用することができる基板に大きな制限はないが、少なくとも、後の加熱処
理に耐えうる程度の耐熱性を有していることが必要となる。例えば、ガラス基板、セラミ
ック基板、石英基板、サファイア基板などの基板を用いることができる。また、絶縁表面
を有していれば、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、
シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することも可能で
あり、これらの基板上に半導体素子が設けられていてもよい。また、基板１００上に下地
膜が設けられていても良い。
【００３８】
ゲート電極１４８となる導電膜は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶ
Ｄ法などのＣＶＤ法を用いて形成することができる。ゲート電極１４８となる導電膜の材
料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステン
から選ばれた元素やこれらの窒化物、上述した元素を成分とする合金等を用いることがで
きる。マンガン、マグネシウム、ジルコニウム、ベリリウムのいずれか、またはこれらを
複数組み合わせた材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タン
グステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素、またはこれ
らを複数組み合わせた材料を用いてもよい。また、酸化インジウム（Ｉｎ２Ｏ３）、酸化
スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３−Ｓ
ｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３−Ｚ
ｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させた
導電性の金属酸化物を用いても良い。
【００３９】
ただし、ゲート電極１４８の材料の仕事関数が酸化物半導体層１４４ａの電子親和力と同
程度、またはそれより小さいと、トランジスタを微細化した場合に、そのしきい値電圧が
マイナス側にシフトすることがある。よって、ゲート電極１４８には、酸化物半導体層１
４４ａの電子親和力より大きい仕事関数を有する材料を用いる事が好ましい。このような
材料としては、例えば、タングステン、白金、金、ｐ型の導電性を付与したシリコンなど
がある。
【００４０】
また、ゲート電極１４８は、単層構造としても良いし、２層以上の積層構造としても良い
。ゲート電極１４８の厚さは、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜２００ｎ
ｍとする。
【００４１】
また、ゲート電極１４８を形成するエッチングに用いるマスク形成時の露光には、紫外線
、ＫｒＦレーザ光、またはＡｒＦレーザ光を用いるのが好適である。特に、加工寸法が２
５ｎｍ未満の露光を行う場合には、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅ
ｘｔｒｅｍｅ  Ｕｌｔｒａｖｉｏｌｅｔ）を用いてマスク形成時の露光を行うのが好適で
ある。超紫外線による露光は、解像度が高く焦点深度も大きいため、微細化には適してい
る。
【００４２】
導電膜をエッチングする際に、図２（Ａ）に示すように、ゲート電極１４８の端部をテー
パー形状とすることが好ましい。後の工程で、ゲート電極１４８上にゲート絶縁層１４６
などを形成する際、ゲート絶縁層１４６などにおける段切れを生じさせないようにするた
めである。
【００４３】
次に、ゲート電極１４８を覆うように、ゲート絶縁層１４６を形成する（図２（Ｂ）参照
）。
【００４４】
ゲート絶縁層１４６は、ＣＶＤ法やスパッタ法等を用いて形成することができる。また、
ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニ
ウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（Ｈｆ
ＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘ
Ｏｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ
（ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６
は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されな
いが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くする
のが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好
ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【００４５】
上述のように、ゲート絶縁層１４６を薄くすると、トンネル効果などに起因するゲートリ
ークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハ
フニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（
ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０
、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ
＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。高誘電率（ｈｉｇｈ−
ｋ）材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリーク
を抑制させられるために膜厚を大きくすることが可能になる。なお、高誘電率（ｈｉｇｈ
−ｋ）材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリ
コン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
【００４６】
次に、スパッタ法を用いて、ゲート絶縁層１４６上に酸化物半導体層１４４を成膜し、当
該酸化物半導体層１４４上に絶縁層１５０を成膜する（図２（Ｃ）参照）。
【００４７】
酸化物半導体層１４４は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三
元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−
Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ
系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系
、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系
、Ｚｎ−Ｏ系などを用いて形成することができる。
【００４８】
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオ
フ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体
装置に用いる半導体材料としては好適である。
【００４９】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）
ｍ（ｍ＞０）で表記されるものがある。また、Ｇａに代えてＭを用い、ＩｎＭＯ３（Ｚｎ
Ｏ）ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム
（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、
コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、
Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ
、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出
されるものであり、あくまでも一例に過ぎないことを付記する。
【００５０】
酸化物半導体層１４４をスパッタ法で作製するためのターゲットとしては、Ｉｎ：Ｇａ：
Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成比を有するものを用いる
のが好適である。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］（ｘ＝１、ｙ＝
１）、（すなわち、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）の組
成比を有する金属酸化物ターゲットなどを用いることができる。また、Ｉｎ：Ｇａ：Ｚｎ
＝１：１：０．５［ａｔｏｍ比］（ｘ＝１、ｙ＝０．５）、（すなわち、Ｉｎ２Ｏ３：Ｇ
ａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］）の組成比を有する金属酸化物ターゲット
や、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ比］（ｘ＝１、ｙ＝２）、（すなわち、Ｉ
ｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］）の組成比を有する金属酸化
物ターゲットや、Ｉｎ：Ｇａ：Ｚｎ＝１：０：１［ａｔｏｍ比］（ｘ＝０、ｙ＝１）、（
すなわち、Ｉｎ２Ｏ３：ＺｎＯ＝１：２［ｍｏｌ数比］）の組成比を有する金属酸化物タ
ーゲットを用いることもできる。
【００５１】
本実施の形態では、非晶質構造の酸化物半導体層１４４を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金
属酸化物ターゲットを用いるスパッタ法により形成することとする。
【００５２】
金属酸化物ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、
さらに好ましくは９９．９％以上である。相対密度の高い金属酸化物ターゲットを用いる
ことにより、緻密な構造の酸化物半導体層１４４を形成することが可能である。
【００５３】
酸化物半導体層１４４の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲
気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である
。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下
（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適
である。
【００５４】
酸化物半導体層１４４の形成の際には、例えば、減圧状態に保持された処理室内に被処理
物（ここでは、基板１００を含む構造体）を保持し、被処理物の温度が１００℃以上５５
０℃未満、好ましくは２００℃以上４００℃以下となるように被処理物を熱する。または
、酸化物半導体層１４４の形成の際の被処理物の温度は、室温としてもよい。そして、処
理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記金属
酸化物ターゲットを用いて酸化物半導体層１４４を形成する。被処理物を熱しながら酸化
物半導体層１４４を形成した際、酸化物半導体層１４４に含まれる不純物を低減させるこ
とができる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去
するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、
イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボ
ポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排
気することで、処理室から水素や水などを除去することができるため、酸化物半導体層１
４４中の不純物濃度を低減できる。
【００５５】
酸化物半導体層１４４の形成条件としては、例えば、被処理物とターゲットとの間の距離
が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素
１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴン
の混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を
用いると、ごみ（成膜時に形成される粉状の物質など）を低減でき、膜厚分布も均一とな
るため好ましい。酸化物半導体層１４４の膜厚は、例えば、３ｎｍ以上３０ｎｍ以下、好
ましくは５ｎｍ以上１５ｎｍ以下とする。このような厚さの酸化物半導体層１４４を用い
ることで、後の工程で形成される、ソース電極１４１ａと酸化物半導体層１４４ａの接触
面積、及びドレイン電極１４１ｂと酸化物半導体層１４４ａの接触面積を低減できるので
、微細化に伴う短チャネル効果を抑制させることが可能である。ただし、適用する酸化物
半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用い
る材料や用途などに応じて選択することもできる。
【００５６】
なお、酸化物半導体層１４４をスパッタ法により形成する前には、アルゴンガスを導入し
てプラズマを発生させる逆スパッタを行い、処理表面（例えばゲート絶縁層１４６の表面
）の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおい
ては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝
突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突さ
せる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付
近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム
、酸素などによる雰囲気を適用してもよい。
【００５７】
それから、酸化物半導体層１４４の上に絶縁層１５０を成膜する。絶縁層１５０は、例え
ば、膜厚１ｎｍ以上５０ｎｍ以下、好ましくは、３ｎｍ以上１０ｎｍ以下で形成する。本
実施の形態においては、絶縁層１５０として、酸化シリコン膜を形成するものとする。
【００５８】
また、酸化物半導体層１４４及び絶縁層１５０は、大気に触れさせることなく連続的に成
膜しても良い。このように成膜することによって、大気成分や大気中に浮遊する汚染不純
物元素（例えば、水素や水など）に汚染されることなく、酸化物半導体層１４４と絶縁層
１５０の界面を形成することができるので、トランジスタ特性のばらつきを低減させるこ
とができる。
【００５９】
次に、マスクを用いたエッチングなどの方法によって酸化物半導体層１４４及び絶縁層１
５０を選択的にエッチングして、島状の酸化物半導体層１４４ａ及び島状の絶縁層１５０
ａを形成する（図２（Ｄ）参照）。ここで、島状の酸化物半導体層１４４ａは、ゲート電
極１４８と重畳する領域に形成する。
【００６０】
島状の酸化物半導体層１４４ａ及び島状の絶縁層１５０ａを形成するエッチングに用いる
マスク形成時の露光には、紫外線、ＫｒＦレーザ光、またはＡｒＦレーザ光を用いるのが
好適である。特に、チャネル長（Ｌ）が２５ｎｍ未満の露光を行う場合には、数ｎｍ〜数
１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ  Ｕｌｔｒａｖｉｏｌｅｔ）を用
いてマスク形成時の露光を行うのが好適である。超紫外線による露光は、解像度が高く焦
点深度も大きいため、微細化には適している。
【００６１】
絶縁層１５０及び酸化物半導体層１４４のエッチングには、ウェットエッチングまたはド
ライエッチングを用いることができ、ウェットエッチングとドライエッチングを組み合わ
せて用いることもできる。絶縁層１５０及び酸化物半導体層１４４を所望の形状にエッチ
ングできるよう、材料に合わせてエッチング条件（エッチングガス、エッチング液、エッ
チング時間、温度等）を適宜設定する。ただし、トランジスタのチャネル長（Ｌ）を微細
に加工するためには、ドライエッチングを用いるのが好ましい。ドライエッチングに用い
るエッチングガスとしては、例えば、六フッ化硫黄（ＳＦ６）、三フッ化窒素（ＮＦ３）
、トリフルオロメタン（ＣＨＦ３）、オクタフルオロシクロブタン（Ｃ４Ｆ８）などのフ
ッ素を含むガス、四フッ化メタン（ＣＦ４）と水素の混合ガス等を用いることができ、希
ガス（ヘリウム（Ｈｅ）、アルゴン（Ａｒ）、キセノン（Ｘｅ））、一酸化炭素、二酸化
炭素等を添加しても良い。
【００６２】
また、ドライエッチングとしては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔ
ｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：
誘導結合型プラズマ）エッチング法などを用いることができる。この場合にも、エッチン
グ条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側
の電極温度等）は適宜設定する必要がある。
【００６３】
また、酸化物半導体層１４４及び絶縁層１５０をエッチングする際に、図２（Ｄ）に示す
ように、酸化物半導体層１４４及び絶縁層１５０の端部をテーパー形状とすることが好ま
しい。後の工程で、酸化物半導体層１４４及び絶縁層１５０上に、ソース電極１４１ａ及
びドレイン電極１４１ｂを形成する際、ソース電極１４１ａ及びドレイン電極１４１ｂな
どにおける段切れを生じさせないようにするためである。
【００６４】
このように、絶縁層１５０及び酸化物半導体層１４４を一括でエッチングすることにより
、酸化物半導体層１４４ａの端面の上端と絶縁層１５０ａの端面の下端を容易に一致させ
ることができる。
【００６５】
ここで、トランジスタ１８０のチャネル長（Ｌ）は、酸化物半導体層１４４ａの幅によっ
て決定される。チャネル長（Ｌ）は、トランジスタ１８０の用途によって異なるが、例え
ば１０ｎｍ以上１０００ｎｍ以下、好ましくは２０ｎｍ以上４００ｎｍ以下とすることが
できる。
【００６６】
なお、本実施の形態では、絶縁層１５０及び酸化物半導体層１４４のエッチングを一括で
行ったが、これに限られることなく、絶縁層１５０と酸化物半導体層１４４のエッチング
を逐次行うこともできる。また、酸化物半導体層１４４を成膜し、選択的エッチングで島
状の酸化物半導体層１４４ａを形成した後、絶縁層１５０を成膜し、選択的エッチングで
島状の絶縁層１５０ａを形成することもできる。
【００６７】
それから、酸化物半導体層１４４に対して、熱処理（第１の熱処理）を行うことが望まし
い。この第１の熱処理によって酸化物半導体層１４４中の、過剰な水素（水や水酸基を含
む）を除去し、酸化物半導体層１４４の構造を整え、エネルギーギャップ中の欠陥準位を
低減させることができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、
または４００℃以上５００℃以下とする。
【００６８】
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、
４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層１４４は大気に触
れさせず、水や水素の混入が生じないようにする。
【００６９】
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射
によって、被処理物を加熱する装置を用いても良い。例えば、ＧＲＴＡ（Ｇａｓ  Ｒａｐ
ｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅ
ｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ
）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ
、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ラン
プなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。
ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴン
などの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が
用いられる。
【００７０】
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分
間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい
。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温
度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素
を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、
酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減させることができるためであ
る。
【００７１】
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等
）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ま
しい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの
純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（
すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【００７２】
いずれにしても、第１の熱処理によって不純物を低減させ、ｉ型（真性半導体）またはｉ
型に限りなく近い酸化物半導体層１４４を形成することで、極めて優れた特性のトランジ
スタを実現することができる。
【００７３】
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、
当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や
、当該脱水素化処理は、酸化物半導体層１４４の成膜後や絶縁層１５０の成膜後、ソース
電極１４１ａ及びドレイン電極１４１ｂの形成後、などのタイミングにおいて行うことも
可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行って
も良い。
【００７４】
次に、ゲート絶縁層１４６及び絶縁層１５０ａ上に、酸化物半導体層１４４ａの端面と接
するように導電膜を形成し、当該導電膜を選択的にエッチングすることにより、ソース電
極１４１ａ及びドレイン電極１４１ｂを形成する（図２（Ｅ）参照）。
【００７５】
ソース電極１４１ａ及びドレイン電極１４１ｂとなる導電膜の膜厚は、例えば、５０ｎｍ
以上５００ｎｍ以下とする。ソース電極１４１ａ及びドレイン電極１４１ｂとなる導電膜
は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形
成することができる。
【００７６】
ソース電極１４１ａ及びドレイン電極１４１ｂとなる導電膜の材料としては、アルミニウ
ム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素やこれ
らの窒化物、上述した元素を成分とする合金等を用いることができる。マンガン、マグネ
シウム、ジルコニウム、ベリリウムのいずれか、またはこれらを複数組み合わせた材料を
用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、
クロム、ネオジム、スカンジウムから選ばれた元素、またはこれらを複数組み合わせた材
料を用いてもよい。また、酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化
亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記す
る場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３−ＺｎＯ）、または、これら
の金属酸化物材料にシリコン若しくは酸化シリコンを含有させた導電性の金属酸化物を用
いても良い。
【００７７】
なお、ソース電極１４１ａ及びドレイン電極１４１ｂとなる導電膜の材料として、酸化物
半導体層１４４ａの電子親和力よりも仕事関数の大きい金属材料を用いると、酸化物半導
体層１４４ａとの接触界面での抵抗を高めることができるため好ましい。このような金属
材料としては、例えば、金、白金、窒化タングステン、酸化インジウム酸化スズ合金等が
挙げられる。また、ソース電極１４１ａ及びドレイン電極１４１ｂとなる導電膜の材料と
しては、酸化物半導体層１４４ａとの接触により化学反応しない材料を用いるのが好まし
い。
【００７８】
ソース電極１４１ａ及びドレイン電極１４１ｂとなる導電膜のエッチングには、ウェット
エッチングまたはドライエッチングを用いることができる。また、ウェットエッチングと
ドライエッチングを組み合わせて用いることもできる。所望の形状にエッチングできるよ
う、材料に合わせてエッチング条件（エッチングガス、エッチング液、エッチング時間、
温度等）を適宜設定する。ソース電極１４１ａ及びドレイン電極１４１ｂとなる導電膜の
エッチングにドライエッチングを用いる場合、エッチングガスとしては、例えば、塩素（
Ｃｌ２）、三塩化ホウ素（ＢＣｌ３）、四塩化ケイ素（ＳｉＣｌ４）、四フッ化メタン（
ＣＦ４）、六フッ化硫黄（ＳＦ６）、三フッ化窒素（ＮＦ３）等を用いることができ、こ
れらのうちから複数を選択した混合ガスを用いることもできる。また、これらに、希ガス
（ヘリウム（Ｈｅ）、アルゴン（Ａｒ））、酸素等を添加しても良い。
【００７９】
このように、ソース電極１４１ａ及びドレイン電極１４１ｂを形成することにより、酸化
物半導体層１４４ａは、その端面においてソース電極１４１ａ及びドレイン電極１４１ｂ
と接する。また、酸化物半導体層１４４ａの端面の上端と絶縁層１５０ａの端面の下端と
は一致しており、酸化物半導体層１４４ａは、その上方で絶縁層１５０ａを介して、ソー
ス電極１４１ａ及びドレイン電極１４１ｂと重なっている。つまり、酸化物半導体層１４
４ａは、端面でのみ、ソース電極１４１ａ及びドレイン電極１４１ｂと接している。
【００８０】
このように、酸化物半導体層１４４ａの端面においてソース電極１４１ａ及びドレイン電
極１４１ｂと接し、酸化物半導体層１４４ａの上面を絶縁層１５０ａで覆うことにより、
ソース電極１４１ａと酸化物半導体層１４４ａとの接触面積、及びドレイン電極１４１ｂ
と酸化物半導体層１４４ａとの接触面積を低減させることができる。このため、接触界面
におけるコンタクト抵抗を増大させることができる。
【００８１】
本実施の形態で示すトランジスタ１８０は、ソース電極１４１ａと酸化物半導体層１４４
ａとのコンタクト抵抗、及びドレイン電極１４１ｂと酸化物半導体層１４４ａとのコンタ
クト抵抗を高めることで、トランジスタ１８０のチャネル長（Ｌ）を短くしても、酸化物
半導体層１４４ａに掛かる電界を緩和して短チャネル効果を抑制させることができる。
【００８２】
ただし、酸化物半導体層１４４ａは、必ずしも端面でのみソース電極１４１ａ及びドレイ
ン電極１４１ｂと接している必要はなく、ソース電極１４１ａと酸化物半導体層１４４ａ
との接触面積、及びドレイン電極１４１ｂと酸化物半導体層１４４ａとの接触面積を低減
させることができれば、酸化物半導体層１４４ａの上面の一部とソース電極１４１ａ及び
ドレイン電極１４１ｂとが接しても良い。
【００８３】
また、ソース電極１４１ａ及びドレイン電極１４１ｂとなる導電膜を、第１の導電膜と第
２の導電膜とを順に積層した構造とすることで、図１（Ｂ）に示すトランジスタ１９０の
ように、ソース電極１４１ａを、第２の導電層１４５ａと第１の導電層１４２ａとを順に
積層した構造とし、ドレイン電極１４１ｂを、第２の導電層１４５ｂと第１の導電層１４
２ｂとを順に積層した構造とすることもできる。その場合、第１の導電膜の膜厚は、５０
ｎｍ以上５００ｎｍ以下とし、第２の導電膜の膜厚は、３ｎｍ以上３０ｎｍ以下、好まし
くは５ｎｍ以上１５ｎｍ以下とする。
【００８４】
第１の導電膜及び第２の導電膜は、上記のソース電極１４１ａ及びドレイン電極１４１ｂ
となる導電膜と、同様の材料及び同様の成膜方法で形成することができる。また、第１の
導電膜は、単層構造であっても良いし、２層以上の積層構造であっても良い。例えば、チ
タン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタ
ン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構
造などが挙げられる。
【００８５】
なお、第２の導電膜の材料として、酸化物半導体層１４４ａの電子親和力よりも仕事関数
の大きい金属材料を用いると、酸化物半導体層１４４ａとの接触界面での抵抗を高めるこ
とができるため好ましい。このような金属材料としては、例えば、金、白金、窒化タング
ステン、酸化インジウム酸化スズ合金等が挙げられる。また、第２の導電膜の材料として
第１の導電膜よりも高抵抗な材料を用いると、作製されるトランジスタ１９０のソース電
極及びドレイン電極において、酸化物半導体層１４４ａのチャネル形成領域と接する領域
が、その他の領域よりも高抵抗となるため、ソース電極とドレイン電極の間の電界を緩和
して短チャネル効果を抑制させることができ、好ましい。また、第２の導電層１４５ａ、
１４５ｂは酸化物半導体層１４４ａと接するから、第２の導電膜には、酸化物半導体層１
４４ａとの接触により化学反応しない材料を用いるのが好ましい。
【００８６】
例えば、第２の導電膜として窒化モリブデン膜を形成し、第１の導電膜としてチタン膜を
形成するのが好ましい。
【００８７】
第１の導電膜及び第２の導電膜のエッチングについては、上記のソース電極１４１ａ及び
ドレイン電極１４１ｂとなる導電膜と、同様の方法で行うことができる。
【００８８】
ソース電極１４１ａ及びドレイン電極１４１ｂの形成後には、不活性ガス雰囲気下、また
は酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５
０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０
℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電
気的特性のばらつきを軽減させることができる。また、絶縁層１５０ａが酸素を含む場合
、酸化物半導体層１４４ａに酸素を供給し、当該酸化物半導体層１４４ａの酸素欠損を補
填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層１４４ａを形成す
ることもできる。
【００８９】
なお、本実施の形態では、ソース電極１４１ａ及びドレイン電極１４１ｂの形成後に第２
の熱処理を行っているが、第２の熱処理のタイミングはこれに特に限定されない。例えば
、トランジスタ１８０上に保護絶縁層を形成した後に第２の熱処理を行っても良い。また
、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を
兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
【００９０】
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物
半導体層１４４ａを、その主成分以外の不純物が極力含まれないように高純度化すること
ができる。これにより、酸化物半導体層１４４ａ中の水素濃度を、５×１０１９ａｔｏｍ
ｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×
１０１７ａｔｏｍｓ／ｃｍ３以下とすることができる。また、酸化物半導体層１４４ａの
キャリア密度を、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３
程度）と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、より好ましく
は、１．４５×１０１０／ｃｍ３未満）とすることができる。そして、これにより、オフ
電流が十分に小さくなる。例えば、トランジスタ１８０の室温でのオフ電流（ここでは、
単位チャネル幅（１μｍ）あたりの値）は、１００ｚＡ／μｍ（１ｚＡ（ゼプトアンペア
）は１×１０−２１Ａ）以下、望ましくは、１０ｚＡ／μｍ以下となる。
【００９１】
以上により、酸化物半導体層１４４ａを用いたトランジスタ１８０が完成する。
【００９２】
このように、酸化物半導体層１４４ａの端面においてのみソース電極１４１ａ及びドレイ
ン電極１４１ｂと接し、酸化物半導体層１４４ａの上面を絶縁層１５０ａで覆うことによ
り、ソース電極１４１ａと酸化物半導体層１４４ａとの接触面積、及びドレイン電極１４
１ｂと酸化物半導体層１４４ａとの接触面積を低減させることができる。このため、接触
界面におけるコンタクト抵抗を増大させることができる。
【００９３】
本実施の形態で示すトランジスタ１８０は、酸化物半導体層１４４ａの端面においてのみ
ソース電極１４１ａ及びドレイン電極１４１ｂと接しているため、ソース電極１４１ａと
酸化物半導体層１４４ａとのコンタクト抵抗、及びドレイン電極１４１ｂと酸化物半導体
層１４４ａとのコンタクト抵抗を高めることで、酸化物半導体層１４４ａに掛かる電界を
緩和して、しきい値電圧低下などの短チャネル効果を抑制させることができる。
【００９４】
このように、開示する発明の一態様では、微細化に伴う問題点を解消することができるた
め、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジス
タサイズを十分に小さくすることで、半導体装置の占める面積が小さくなるため、半導体
装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。ま
た、半導体装置が小型化されるため、同程度の大きさでさらに機能が高められた半導体装
置を実現することができる。また、チャネル長の縮小による、動作の高速化、低消費電力
化などの効果を得ることもできる。つまり、開示する発明の一態様により酸化物半導体を
用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ること
が可能である。
【００９５】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【００９６】
（実施の形態２）
本実施の形態では、実施の形態１とは異なる、開示する発明の一態様に係る半導体装置の
構成およびその作製工程について、図３及び図４を参照して説明する。
【００９７】
〈半導体装置の構成例〉
図３（Ａ）に示すトランジスタ２６０は、半導体装置の構成の例である。トランジスタ２
６０は、基板２００上に設けられたゲート電極２４８と、ゲート電極２４８上に設けられ
たゲート絶縁層２４６と、ゲート絶縁層２４６上に設けられた第２の導電層２４５ａと、
第２の導電層２４５ａよりも低抵抗である第１の導電層２４２ａと、を含むソース電極と
、ゲート絶縁層２４６上に設けられた第２の導電層２４５ｂと、第２の導電層２４５ｂよ
りも低抵抗である第１の導電層２４２ｂと、を含むドレイン電極と、ゲート電極２４８と
重畳し、かつ第２の導電層２４５ａ、２４５ｂに接して設けられた酸化物半導体層２４４
と、第１の導電層２４２ａと、酸化物半導体層２４４との間に設けられた絶縁層２４３ａ
と、第１の導電層２４２ｂと、酸化物半導体層２４４との間に設けられた絶縁層２４３ｂ
と、
を有している。
【００９８】
図３（Ａ）に示すトランジスタ２６０において、第２の導電層２４５ａは、第１の導電層
２４２ａの端面からチャネル長方向に伸長した領域を有しており、第２の導電層２４５ａ
と酸化物半導体層２４４の少なくともチャネル形成領域とは接している。また、第２の導
電層２４５ｂは、第１の導電層２４２ｂの端面からチャネル長方向に伸長した領域を有し
ており、第２の導電層２４５ｂと酸化物半導体層２４４の少なくともチャネル形成領域と
は接している。
【００９９】
さらに、図３（Ａ）に示すトランジスタ２６０は、第２の導電層２４５ａにおいて、第１
の導電層２４２ａの端面からチャネル長方向に伸長した領域上に、サイドウォール絶縁層
２５２ａを有し、第２の導電層２４５ｂにおいて、第１の導電層２４２ｂの端面からチャ
ネル長方向に伸長した領域上に、サイドウォール絶縁層２５２ｂを有している。サイドウ
ォール絶縁層２５２ａは、酸化物半導体層２４４、第２の導電層２４５ａ、第１の導電層
２４２ａ、及び絶縁層２４３ａに接して設けられている。また、サイドウォール絶縁層２
５２ａにおいて、酸化物半導体層２４４と接する領域の少なくとも一部は湾曲形状を有し
ている。サイドウォール絶縁層２５２ｂは、酸化物半導体層２４４、第２の導電層２４５
ｂ、第１の導電層２４２ｂ、及び絶縁層２４３ｂに接して設けられている。また、サイド
ウォール絶縁層２５２ｂにおいて、酸化物半導体層２４４と接する領域の少なくとも一部
は湾曲形状を有している。
【０１００】
なお、図３（Ａ）に示すトランジスタ２６０において、第２の導電層２４５ａと第１の導
電層２４２ａとが順に積層し、第２の導電層２４５ｂと第１の導電層２４２ｂとが順に積
層する例について示したが、本発明の一態様はこれに限定されない。例えば、図３（Ｂ）
に示すトランジスタ２７０のように、第１の導電層２４２ａと第２の導電層２４５ａとが
順に積層し、第１の導電層２４２ｂと第２の導電層２４５ｂとが順に積層する構成とする
こともできる。この場合においても、第２の導電層２４５ａは、第１の導電層２４２ａの
端面からチャネル長方向に伸長した領域を有し、酸化物半導体層２４４の少なくともチャ
ネル形成領域と接していることが好ましい。同様に、第２の導電層２４５ｂは、第１の導
電層２４２ｂの端面からチャネル長方向に伸長した領域を有し、酸化物半導体層２４４の
少なくともチャネル形成領域と接していることが好ましい。また、この場合、絶縁層２４
３ａは第２の導電層２４５ａと酸化物半導体層２４４との間に設けられ、絶縁層２４３ｂ
は、第２の導電層２４５ｂと酸化物半導体層２４４との間に設けられることになる。
【０１０１】
また、図３（Ｃ）に示すトランジスタ２８０のように、絶縁層２４３ａ、２４３ｂにおい
て、酸化物半導体層２４４と接する領域の少なくとも一部は湾曲形状を有する構造とする
こともできる。
【０１０２】
ソース電極またはドレイン電極を第１の導電層２４２ａ、２４２ｂと第２の導電層２４５
ａ、２４５ｂの積層構造として、第２の導電層２４５ａ、２４５ｂに、第１の導電層２４
２ａ、２４２ｂの端面よりチャネル長方向に伸長した領域を設けることで、当該領域にお
いて電圧降下が生じ、酸化物半導体層にかかる電界が緩和する。このため、短チャネル効
果を抑制させることができる。また、ソース電極またはドレイン電極上に酸化物半導体層
２４４を形成する際の被覆性が向上する。さらに、絶縁層において、酸化物半導体層２４
４と接する領域の少なくとも一部を湾曲形状とすることにより、酸化物半導体層２４４を
形成する際の被覆性が向上する。このため、成膜不良などの発生が抑制される。
【０１０３】
〈トランジスタ２６０の作製工程の例〉
次に、上記トランジスタ２６０の作製工程の例について、図４（Ａ）乃至図４（Ｆ）を参
照して説明する。
【０１０４】
まず、基板２００上に導電膜を形成した後、当該導電膜を選択的にエッチングしてゲート
電極２４８を形成する。次に、ゲート電極２４８を覆うようにゲート絶縁層２４６を形成
する（図４（Ａ）参照）。
【０１０５】
ここで、基板２００は、実施の形態１で示した基板１００と同様の基板を用いることがで
きる。また、ゲート電極２４８は、実施の形態１で示したゲート電極１４８と同様の材料
、成膜方法を用いて形成することができる。また、ゲート絶縁層２４６は、実施の形態１
に示したゲート絶縁層１４６と同様の材料、成膜方法を用いて形成することができる。以
上の詳細については、実施の形態１の記載を参酌することができる。
【０１０６】
次に、ゲート絶縁層２４６上に第２の導電膜２４５を形成した後、第２の導電膜２４５上
に第１の導電膜を形成し、当該第１の導電膜上に絶縁膜を形成する。次に、絶縁膜上にマ
スクを形成し、絶縁膜および第１の導電膜をエッチングすることにより、絶縁層２４３ａ
、２４３ｂ、および第１の導電層２４２ａ、２４２ｂを形成する（図４（Ｂ）参照）。
【０１０７】
ここで、第２の導電膜、第１の導電膜、及び絶縁膜は、実施の形態１で示した第２の導電
膜、第１の導電膜、及び絶縁膜と同様の材料、成膜方法を用いて形成することができる。
以上の詳細については、実施の形態１の記載を参酌することができる。ただし、第１の導
電膜と第２の導電膜については、エッチングの選択比を確保できる材料を用いて形成する
ことが望ましい。本実施の形態においては、例えば、第２の導電膜として窒化モリブデン
膜を形成し、第１の導電膜としてチタン膜を形成するものとする。
【０１０８】
絶縁層２４３ａ、２４３ｂの形成は、絶縁膜上にマスクを形成し、当該マスクを用いたエ
ッチングにより行う。絶縁膜のエッチングには、ウェットエッチングまたはドライエッチ
ングを用いることができ、ウェットエッチングとドライエッチングを組み合わせて用いる
こともできる。絶縁膜を所望の形状にエッチングできるよう、材料に合わせてエッチング
条件（エッチングガス、エッチング液、エッチング時間、温度等）を適宜設定する。ただ
し、トランジスタのチャネル長（Ｌ）を微細に加工するためには、ドライエッチングを用
いるのが好ましい。ドライエッチングに用いるエッチングガスとしては、例えば、六フッ
化硫黄（ＳＦ６）、三フッ化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）、オクタ
フルオロシクロブタン（Ｃ４Ｆ８）などのフッ素を含むガス、又は、四フッ化メタン（Ｃ
Ｆ４）と水素の混合ガス等を用いることができ、希ガス（ヘリウム（Ｈｅ）、アルゴン（
Ａｒ）、キセノン（Ｘｅ））、一酸化炭素、又は二酸化炭素等を添加しても良い。
【０１０９】
第１の導電層２４２ａ、２４２ｂの形成は、絶縁膜のエッチングに用いたマスクを用いて
、第１の導電膜をエッチングすることにより行う（図４（Ｂ）参照）。なお、第１の導電
膜をエッチングする際には、第２の導電膜とのエッチングの選択比が確保されるエッチン
グ材料（エッチャントまたはエッチングガス）を用いる。また、第１の導電膜をエッチン
グする前にマスクを除去し、絶縁層２４３ａ及び絶縁層２４３ｂをマスクとして用いて第
１の導電膜をエッチングしても良い。
【０１１０】
第１の導電膜のエッチングには、ウェットエッチングまたはドライエッチングを用いるこ
とができる。また、ウェットエッチングとドライエッチングを組み合わせて用いることも
できる。所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチン
グガス、エッチング液、エッチング時間、温度等）を適宜設定する。ただし、トランジス
タのチャネル長（Ｌ）を微細に加工するためには、ドライエッチングを用いるのが好まし
い。本実施の形態においては、第１の導電膜をエッチングするためのエッチングガスとし
て四フッ化メタン（ＣＦ４）と塩素（Ｃｌ２）と酸素（Ｏ２）との混合ガス、四フッ化メ
タン（ＣＦ４）と酸素（Ｏ２）との混合ガス、六フッ化硫黄（ＳＦ６）と塩素（Ｃｌ２）
と酸素（Ｏ２）との混合ガス、または、六フッ化硫黄（ＳＦ６）と酸素（Ｏ２）との混合
ガスを用いるものとする。
【０１１１】
絶縁層２４３ａ、絶縁層２４３ｂを設けることで、ソース電極またはドレイン電極と、後
に形成される酸化物半導体層との接触領域（接触面積など）の制御が容易になる。つまり
、ソース電極またはドレイン電極の抵抗の制御が容易になり、短チャネル効果の抑制を効
果的に行うことができる。
【０１１２】
次に、絶縁層２４３ａ、絶縁層２４３ｂ、および、露出した第２の導電膜２４５を覆うよ
うに絶縁膜２５２を形成する（図４（Ｃ）参照）。絶縁膜２５２は、ＣＶＤ法やスパッタ
リング法を用いて形成することができる。また、絶縁膜２５２は、酸化シリコン、窒化シ
リコン、酸化窒化シリコン、酸化アルミニウムなどを含むように形成するのが好適である
。また、絶縁膜２５２は、単層構造としても良いし、積層構造としても良い。
【０１１３】
次に、第２の導電膜２４５上であって、第１の導電層２４２ａと第１の導電層２４２ｂの
間の領域に、サイドウォール絶縁層２５２ａ、２５２ｂを形成する（図４（Ｄ）参照）。
サイドウォール絶縁層２５２ａ、２５２ｂは、絶縁膜２５２に異方性の高いエッチング処
理を行うことで、自己整合的に形成することができる。ここで、異方性の高いエッチング
としては、ドライエッチングが好ましく、例えば、エッチングガスとして、トリフルオロ
メタン（ＣＨＦ３）、オクタフルオロシクロブタン（Ｃ４Ｆ８）などのフッ素を含むガス
を用いることができる。また、これらのガスに、ヘリウム（Ｈｅ）やアルゴン（Ａｒ）な
どの希ガスを添加しても良い。さらに、ドライエッチングとして、基板に高周波電圧を印
加する反応性イオンエッチング法（ＲＩＥ法）を用いるのが好ましい。
【０１１４】
次に、サイドウォール絶縁層２５２ａ、２５２ｂをマスクとして第２の導電膜２４５を選
択的にエッチングし、第２の導電層２４５ａ、２４５ｂを形成する（図４（Ｅ）参照）。
このエッチング工程によって、第２の導電層２４５ａ及び第１の導電層２４２ａが積層し
たソース電極と、第２の導電層２４５ｂ及び第１の導電層２４２ｂが積層したドレイン電
極とが形成される。なお、第２の導電膜２４５のエッチングは、サイドウォール絶縁層２
５２ａ、２５２ｂをマスクとして用いること以外は、実施の形態１で示した方法と同様の
方法で行うことができる。
【０１１５】
トランジスタ２６０のチャネル長（Ｌ）は、第２の導電層２４５ａの下端部と第２の導電
層２４５ｂの下端部との間隔によって決定される。チャネル長（Ｌ）は、トランジスタ２
６０の用途によって異なるが、例えば１０ｎｍ乃至１０００ｎｍ、好ましくは２０ｎｍ乃
至４００ｎｍとすることができる。
【０１１６】
なお、本実施の形態で示すトランジスタの作製工程では、サイドウォール絶縁層２５２ａ
またはサイドウォール絶縁層２５２ｂを用いて第２の導電膜２４５をエッチングしている
ため、第２の導電層２４５ａにおいて、第１の導電層２４２ａの端面からチャネル長方向
に伸長した領域のチャネル長方向の長さ（ＬＳ）と、サイドウォール絶縁層２５２ａの底
面におけるチャネル長方向の長さは概略一致している。同様に、第２の導電層２４５ｂに
おいて、第１の導電層２４２ｂの端面からチャネル長方向に伸長した領域のチャネル長方
向の長さ（ＬＤ）と、サイドウォール絶縁層２５２ｂの底面におけるチャネル長方向の長
さは概略一致している。サイドウォール絶縁層２５２ａ、２５２ｂは、絶縁膜２５２のエ
ッチング処理によって自己整合的に形成されるため、上記（ＬＳ）または（ＬＤ）は、絶
縁膜２５２の膜厚によって決定される。つまり、絶縁膜２５２の膜厚を制御することで、
トランジスタ２６０のチャネル長（Ｌ）を微細に調整することができる。例えば、トラン
ジスタ２６０のチャネル長（Ｌ）を、マスク形成時の露光のための露光装置の最小加工寸
法より微細に調整することもできる。このため、絶縁膜２５２の膜厚は、トランジスタ２
６０の所望のチャネル長（Ｌ）および、第２の導電層２４５ａ、２４５ｂの加工に用いる
露光装置の解像度等に応じて決定すればよい。
【０１１７】
次に、絶縁層２４３ａ、２４３ｂ、サイドウォール絶縁層２５２ａ、２５２ｂを覆い、且
つ、第２の導電層２４５ａ及び第２の導電層２４５ｂに接するように酸化物半導体層２４
４を形成する（図４（Ｆ）参照）。
【０１１８】
酸化物半導体層２４４は、実施の形態１で示した酸化物半導体層１４４と同様の材料、方
法により形成することができる。また、酸化物半導体層２４４に対しては、熱処理（第１
の熱処理）を行うことが望ましい。詳細については、実施の形態１の記載を参酌すること
ができる。また、第１の熱処理を行った後には、不活性ガス雰囲気下、または酸素雰囲気
下で熱処理（第２の熱処理）を行うのが望ましい。詳細については、実施の形態１の記載
を参酌することができる。
【０１１９】
なお、トランジスタ２６０のソース電極は、第２の導電層２４５ａにおいて、第１の導電
層２４２ａの端面よりもチャネル長方向に伸長した領域の端面で、酸化物半導体層２４４
と接している。また、ドレイン電極は、第２の導電層２４５ｂにおいて、第１の導電層２
４２ｂの端面よりもチャネル長方向に伸長した領域の端面で、酸化物半導体層２４４と接
している。このように、第１の導電層２４２ａ、２４２ｂよりも膜厚の小さい第２の導電
層２４５ａ、２４５ｂの端面において酸化物半導体層２４４と接することで、ソース電極
またはドレイン電極と酸化物半導体層２４４との接触面積を低減させ、酸化物半導体層２
４４の近傍において、ソース電極またはドレイン電極の抵抗を増大させることができる。
したがって、トランジスタ２６０のチャネル長（Ｌ）を短くしても、ソース電極とドレイ
ン電極の間の電界を緩和して短チャネル効果を抑制させることができる。加えて、第２の
導電層を第１の導電層よりも高抵抗な材料を用いて作製すると、より効果的に抵抗を高め
ることができるため、好ましい。なお、開示する発明の技術思想は、ソース電極またはド
レイン電極に高抵抗な領域を形成することにあるので、ソース電極またはドレイン電極は
、厳密に第２の導電層２４５ａ及び第２の導電層２４５ｂの端面においてのみ酸化物半導
体層２４４と接する必要はない。
【０１２０】
以上により、酸化物半導体層２４４を用いたトランジスタ２６０を作製することができる
。
【０１２１】
本実施の形態に示すトランジスタ２６０のチャネル長（Ｌ）は、サイドウォール絶縁層２
５２ａ、２５２ｂを形成するための絶縁膜２５２の膜厚によって微細に制御することがで
きる。よって、当該絶縁膜２５２の膜厚を適宜設定することにより、トランジスタ２６０
のチャネル長（Ｌ）を縮小し、容易に半導体装置の微細化を図ることができる。
【０１２２】
本実施の形態に示すトランジスタ２６０は、第２の導電層２４５ａにおいて、第１の導電
層２４２ａの端面からチャネル長方向に伸長した領域の上、及び、第２の導電層２４５ｂ
において、第１の導電層２４２ｂの端面からチャネル長方向に伸長した領域の上に、サイ
ドウォール絶縁層２５２ａ及びサイドウォール絶縁層２５２ｂがそれぞれ設けられること
により、酸化物半導体層２４４、ゲート絶縁層２４６の被覆性を向上させ、成膜不良など
の発生を抑制させることができる。
【０１２３】
さらに、本実施の形態に示すトランジスタ２６０は、第２の導電層２４５ａに第１の導電
層２４２ａの端面からチャネル長方向に伸長した領域を設け、且つ、第２の導電層２４５
ｂに第１の導電層２４２ｂの端面からチャネル長方向に伸長した領域を設けて、ソース電
極またはドレイン電極の、酸化物半導体層２４４のチャネル形成領域と接する領域の近傍
を高抵抗領域とすることで、ソース電極とドレイン電極の間の電界を緩和して、しきい値
電圧低下などの短チャネル効果を抑制させることができる。
【０１２４】
このように、開示する発明の一態様では、微細化に伴う問題点を解消することができるた
め、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジス
タサイズを十分に小さくすることで、半導体装置の占める面積が小さくなるため、半導体
装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。ま
た、半導体装置が小型化されるため、同程度の大きさでさらに機能が高められた半導体装
置を実現することができる。また、チャネル長の縮小による、動作の高速化、低消費電力
化などの効果を得ることもできる。つまり、開示する発明の一態様により酸化物半導体を
用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ること
が可能である。
【０１２５】
〈トランジスタ２７０およびトランジスタ２８０の作製工程の例〉
次に、図３（Ｂ）に示すトランジスタ２７０の作製工程の一例について説明する。ここで
、各工程の詳細は、トランジスタ２６０の作製工程の場合と同様である。また、図３（Ｃ
）に示すトランジスタ２８０は、絶縁層２４３ａ、２４３ｂにおいて、酸化物半導体層２
４４と接する領域の少なくとも一部に湾曲形状を有する領域を設ける点以外は、トランジ
スタ２７０の作製工程と同様である。
【０１２６】
まず、基板２００上に導電膜を形成した後、当該導電膜をエッチングしてゲート電極２４
８を形成する。次に、ゲート電極２４８を覆うようにゲート絶縁層２４６を形成する。
【０１２７】
次に、ゲート絶縁層２４６上に、第１の導電膜を形成した後、第１の導電膜上にマスクを
形成し、第１の導電膜をエッチングすることにより、第１の導電層２４２ａ、２４２ｂを
形成する。
【０１２８】
次に、第１の導電層２４２ａ、２４２ｂ、及び、ゲート絶縁層２４６上に第２の導電膜を
形成した後、第２の導電膜上に絶縁膜を形成する。
【０１２９】
次に、絶縁膜上にマスクを形成し、当該マスクを用いて絶縁膜をエッチングすることによ
り、絶縁層２４３ａ、２４３ｂを形成する。
【０１３０】
ここで、図３（Ａ）の構成と異なる点は、第１の導電層２４２ａ、２４２ｂを形成した後
に、第２の導電層２４５ａ、２４５ｂを形成する点にある。第１の導電層２４２ａ、２４
２ｂを形成した後に、第２の導電膜を形成してエッチングすることにより、第１の導電膜
と第２の導電膜とのエッチングの選択比を確保する必要がないので、第１の導電膜と第２
の導電膜それぞれの材料の選択の幅を広げることができる。
【０１３１】
次に、絶縁層２４３ａ、２４３ｂを形成するために用いたマスクを用いて、第２の導電膜
をエッチングすることにより、第２の導電層２４５ａ、２４５ｂを形成する。第２の導電
膜のエッチングは、絶縁膜のエッチングと同じガスを用いて、絶縁膜及び第２の導電膜を
連続的にエッチングすることも可能である。または、マスクを剥離して、絶縁層２４３ａ
、２４３ｂをマスクとして第２の導電膜をエッチングしてもよい。
【０１３２】
次に、絶縁層２４３ａ、２４３ｂ、及びゲート絶縁層２４６上に、酸化物半導体膜をスパ
ッタ法により形成する。そして、酸化物半導体膜上にマスクを形成し、当該マスクを用い
て酸化物半導体膜をエッチングすることにより、酸化物半導体層２４４を形成する。
【０１３３】
以上により、酸化物半導体層２４４を用いたトランジスタ２７０を作製することができる
。
【０１３４】
なお、第２の導電層２４５ａ、２４５ｂを形成した後、絶縁層２４３ａ、２４３ｂに対し
てＡｒガスを用いた逆スパッタを行うことにより、絶縁層２４３ａ、２４３ｂにおいて、
後に形成される酸化物半導体層２４４と接する領域の少なくとも一部が湾曲形状を有する
構成とすることができる。絶縁層２４３ａ、２４３ｂにおいて、酸化物半導体層２４４と
接する領域の少なくとも一部が湾曲形状を有することにより、酸化物半導体層２４４の被
覆性を向上させ、段切れを防止することが可能である。
【０１３５】
これにより、図３（Ｃ）に示すトランジスタ２８０を作製することができる。
【０１３６】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【０１３７】
（実施の形態３）
本実施の形態では、先の実施の形態で示した半導体装置の構成とは異なる、半導体装置の
構成およびその作製工程の例について、図５及び図６を参照して説明する。
【０１３８】
〈半導体装置の構成例〉
図５（Ａ）及び図５（Ｂ）に、半導体装置の例として、トランジスタの断面構造を示す。
図５（Ａ）及び図５（Ｂ）では、開示する発明の一態様に係るトランジスタとして、トッ
プゲート型のトランジスタを示している。
【０１３９】
図５（Ａ）に示すトランジスタ３８０は、基板３００上に、酸化物半導体層３４４ａと、
酸化物半導体層３４４ａ上に接して設けられた絶縁層３５０ａと、絶縁層３５０ａ上に設
けられたソース電極３４１ａ及びドレイン電極３４１ｂと、ソース電極３４１ａ及びドレ
イン電極３４１ｂ上に設けられたゲート絶縁層３４６と、ゲート絶縁層３４６上に設けら
れたゲート電極３４８と、を有している。
【０１４０】
図５（Ａ）に示すトランジスタ３８０において、酸化物半導体層３４４ａは、その端面に
おいてソース電極３４１ａ及びドレイン電極３４１ｂと接している。また、酸化物半導体
層３４４ａの端面の上端と絶縁層３５０ａの端面の下端とは一致しており、酸化物半導体
層３４４ａは、その上方で絶縁層３５０ａを介して、ソース電極３４１ａ及びドレイン電
極３４１ｂと重なっている。つまり、酸化物半導体層３４４ａは、端面でのみ、ソース電
極３４１ａ及びドレイン電極３４１ｂと接している。
【０１４１】
また、図５（Ｂ）に示すトランジスタ３９０のように、ソース電極３４１ａを、第２の導
電層３４５ａと第１の導電層３４２ａとを順に積層した構造とし、ドレイン電極３４１ｂ
を、第２の導電層３４５ｂと第１の導電層３４２ｂとを順に積層した構造とすることもで
きる。
【０１４２】
〈トランジスタの作製工程の例〉
以下、図６を用いて、図５（Ａ）に示すトランジスタの作製工程の例について説明する。
【０１４３】
まず、絶縁表面を有する基板３００上に酸化物半導体層３４４を、スパッタ法を用いて成
膜し、当該酸化物半導体層３４４上に絶縁層３５０を成膜する（図６（Ａ）参照）。
【０１４４】
ここで、基板３００は、実施の形態１で示した基板１００と同様の材料を用いることがで
きる。また、酸化物半導体層３４４は、実施の形態１で示した酸化物半導体層１４４と同
様の材料、成膜方法を用いて形成することができる。また、絶縁層３５０は、実施の形態
１で示した絶縁層１５０と同様の材料、成膜方法を用いて形成することができる。以上の
詳細については、実施の形態１の記載を参酌することができる。
【０１４５】
次に、マスクを用いたエッチングなどの方法によって酸化物半導体層３４４及び絶縁層３
５０を選択的にエッチングして、島状の酸化物半導体層３４４ａ及び島状の絶縁層３５０
ａを形成する（図６（Ｂ）参照）。
【０１４６】
酸化物半導体層３４４ａ及び絶縁層３５０ａは、実施の形態１で示した酸化物半導体層１
４４ａ及び絶縁層１５０ａと同様の方法でエッチングを用いて形成することができる。詳
細については、実施の形態１の記載を参酌することができる。
【０１４７】
次に、基板３００及び絶縁層３５０ａ上に、酸化物半導体層３４４ａの端面と接するよう
に導電膜を形成し、当該導電膜を選択的にエッチングすることにより、ソース電極３４１
ａ及びドレイン電極３４１ｂを形成する（図６（Ｃ）参照）。
【０１４８】
ソース電極３４１ａ及びドレイン電極３４１ｂは、実施の形態１で示したソース電極１４
１ａ及びドレイン電極１４１ｂと同様の材料、成膜方法を用いて形成することができる。
詳細については、実施の形態１の記載を参酌することができる。
【０１４９】
ここで、ソース電極３４１ａの端面と酸化物半導体層３４４ａのソース電極３４１ａ側の
端面との、チャネル長方向の距離は、０．１μｍ以下とするのが好ましい。また、同様に
ドレイン電極３４１ｂの端面と酸化物半導体層３４４ａのドレイン電極３４１ｂ側の端面
との、チャネル長方向の距離は、０．１μｍ以下とするのが好ましい。このような構成と
することにより、ゲート電極３４８の電界を酸化物半導体層３４４ａに十分に作用させる
ことができる。
【０１５０】
また、実施の形態１で示したように、ソース電極３４１ａ及びドレイン電極３４１ｂとな
る導電膜を、第１の導電膜と第２の導電膜とを順に積層した構造とすることで、図５（Ｂ
）に示すトランジスタ３９０のように、ソース電極３４１ａを、第２の導電層３４５ａと
第１の導電層３４２ａとを順に積層した構造とし、ドレイン電極３４１ｂを、第２の導電
層３４５ｂと第１の導電層３４２ｂとを順に積層した構造とすることもできる。第１の導
電層３４２ａ、３４２ｂ及び第２の導電層３４５ａ、３４５ｂは、実施の形態１で示した
第１の導電層１４２ａ、１４２ｂ及び第２の導電層１４５ａ、１４５ｂと同様の材料、成
膜方法を用いて形成することができる。よって、詳細については、実施の形態１の記載を
参酌することができる。
【０１５１】
次に、絶縁層３５０ａ、ソース電極３４１ａ及びドレイン電極３４１ｂを覆うように、ゲ
ート絶縁層３４６を形成する（図６（Ｄ）参照）。
【０１５２】
ゲート絶縁層３４６は、実施の形態１で示したゲート絶縁層１４６と同様の材料、成膜方
法を用いて形成することができる。よって、詳細については、実施の形態１の記載を参酌
することができる。
【０１５３】
次に、ゲート絶縁層３４６上に導電膜を成膜し、当該導電膜を選択的にエッチングしてゲ
ート電極３４８を形成する（図６（Ｅ）参照）。ここで、ゲート電極３４８は、島状の酸
化物半導体層３４４ａと重畳する領域に形成するようにする。
【０１５４】
ゲート電極３４８は、実施の形態１で示したゲート電極１４８と同様の材料、成膜方法を
用いて形成することができる。よって、詳細については、実施の形態１の記載を参酌する
ことができる。
【０１５５】
以上により、酸化物半導体層３４４ａを用いたトランジスタ３８０が完成する。
【０１５６】
このように、酸化物半導体層３４４ａの端面においてソース電極３４１ａ及びドレイン電
極３４１ｂと接することにより、ソース電極３４１ａと酸化物半導体層３４４ａとの接触
面積及びドレイン電極３４１ｂと酸化物半導体層３４４ａとの接触面積を低減させること
ができる。このため、接触界面におけるコンタクト抵抗を増大させることができる。
【０１５７】
本実施の形態で示すトランジスタ３８０は、酸化物半導体層３４４ａの端面においてのみ
ソース電極３４１ａ及びドレイン電極３４１ｂと接し、ソース電極３４１ａと酸化物半導
体層３４４ａとのコンタクト抵抗、及びドレイン電極３４１ｂと酸化物半導体層３４４ａ
とのコンタクト抵抗を高めることで、酸化物半導体層３４４ａに掛かる電界を緩和して、
しきい値電圧低下などの短チャネル効果を抑制させることができる。
【０１５８】
このように、開示する発明の一態様では、微細化に伴う問題点を解消することができるた
め、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジス
タサイズを十分に小さくすることで、半導体装置の占める面積が小さくなるため、半導体
装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。ま
た、半導体装置が小型化されるため、同程度の大きさでさらに機能が高められた半導体装
置を実現することができる。また、チャネル長の縮小による、動作の高速化、低消費電力
化などの効果を得ることもできる。つまり、開示する発明の一態様により酸化物半導体を
用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ること
が可能である。
【０１５９】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【０１６０】
（実施の形態４）
本実施の形態では、先の実施の形態とは異なる、開示する発明の一態様に係る半導体装置
の構成およびその作製工程について、図７及び図８を参照して説明する。
【０１６１】
〈半導体装置の構成例〉
図７に示すトランジスタ４６０は、半導体装置の構成の例である。トランジスタ４６０は
、基板４００上に設けられた酸化物半導体層４４４ａと、酸化物半導体層４４４ａ上に設
けられたゲート絶縁層４４６ａと、ゲート絶縁層４４６ａ上に設けられたゲート電極４４
８と、酸化物半導体層４４４ａと接して設けられたソース電極４４２ａおよびドレイン電
極４４２ｂと、を有している。また、トランジスタ４６０を覆うように、層間絶縁層４５
３が設けられている。
【０１６２】
図７に示すトランジスタ４６０において、ゲート電極４４８の上面に接して絶縁層４５０
が設けられている。また、ゲート電極４４８の側面に接してサイドウォール絶縁層４５２
ａ、４５２ｂが設けられている。
【０１６３】
また、図７に示すトランジスタ４６０において、酸化物半導体層４４４ａの長さ（チャネ
ル形成領域においてキャリアが流れる方向）は、ゲート絶縁層４４６ａの長さと比較して
長くなるように形成してもよいし、酸化物半導体層４４４ａの長さとゲート絶縁層４４６
ａの長さが概略一致するように形成してもよい。
【０１６４】
〈半導体装置の作製工程の例〉
次に、図７に示すトランジスタ４６０の作製工程の一例について説明する。各工程の詳細
は、他の実施の形態と同様である。
【０１６５】
まず、基板４００上に酸化物半導体膜４４４、絶縁膜４４６、導電膜、絶縁膜を順に形成
する。そして、絶縁膜上にマスクを形成し、当該マスクを用いて導電膜および絶縁膜を選
択的にエッチングして、ゲート電極４４８および絶縁層４５０を形成する（図８（Ａ）参
照）。詳細については先の実施の形態を参酌できる。なお、絶縁膜４４６と絶縁層４５０
は、エッチングによる選択比が取れる材料を用いて形成することが望ましい。
【０１６６】
次に、少なくともゲート電極４４８および絶縁層４５０を覆うように絶縁層を形成し、当
該絶縁層に異方性の高いエッチング処理を施して、サイドウォール絶縁層４５２ａ、４５
２ｂを形成する（図８（Ｂ）参照）。なお、サイドウォール絶縁層４５２ａおよびサイド
ウォール絶縁層４５２ｂは、絶縁膜４４６との間でエッチングによる選択比が取れる材料
を用いて形成することが望ましい。詳細については、先の実施の形態を参酌できる。
【０１６７】
次に、絶縁層４５０、サイドウォール絶縁層４５２ａ、４５２ｂをマスクとして用いて、
酸化物半導体膜４４４および絶縁膜４４６を選択的にエッチングし、酸化物半導体層４４
４ａおよびゲート絶縁層４４６ａを形成する（図８（Ｃ）参照）。ここで、エッチング処
理は、絶縁膜４４６と酸化物半導体膜４４４とを一度にエッチングするエッチング処理で
あっても良いし、絶縁膜４４６のエッチングと、酸化物半導体膜４４４のエッチングとを
別に行うエッチング処理であっても良い。なお、当該エッチング処理の条件によっては、
サイドウォール絶縁層４５２ａ、４５２ｂが後退する場合もある。この場合、後に形成さ
れるソース電極４４２ａおよびドレイン電極４４２ｂは、酸化物半導体層４４４ａの上面
の一部においても接触することになる。詳細については、先の実施の形態を参酌できる。
【０１６８】
次に、酸化物半導体層４４４ａ、ゲート絶縁層４４６ａ、絶縁層４５０、サイドウォール
絶縁層４５２ａ、４５２ｂ、などを覆うように、基板４００上に層間絶縁層４５３を形成
する。そして、層間絶縁層４５３に、酸化物半導体層４４４ａにまで達する開口を形成し
た後、酸化物半導体層４４４ａと接続するソース電極４４２ａおよびドレイン電極４４２
ｂを形成する（図８（Ｄ）参照）。なお、層間絶縁層４５３の表面はＣＭＰ処理などを用
いて平坦に形成することが望ましい。層間絶縁層４５３の表面を平坦にすることで、その
後に形成されるソース電極４４２ａやドレイン電極４４２ｂを好適に形成することができ
るためである。なお、ここでは層間絶縁層４５３に開口を形成して、ソース電極４４２ａ
およびドレイン電極４４２ｂを形成しているが、層間絶縁層４５３を形成する前にソース
電極４４２ａおよびドレイン電極４４２ｂを形成しても良い。層間絶縁層、ソース電極、
ドレイン電極などの詳細については、先の実施の形態を参酌できる。
【０１６９】
以上により、酸化物半導体層４４４ａを用いたトランジスタ４６０を作製することができ
る。
【０１７０】
本実施の形態に示すような構成を採用することで、ソース電極またはドレイン電極と、酸
化物半導体層との接触領域（接触面積など）の制御が容易になる。つまり、ソース電極ま
たはドレイン電極の抵抗の制御が容易になり、短チャネル効果の抑制を効果的に行うこと
ができる。
【０１７１】
このように、開示する発明の一態様では、微細化に伴う問題点を解消することができるた
め、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジス
タサイズを十分に小さくすることで、半導体装置の占める面積が小さくなるため、半導体
装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。ま
た、半導体装置が小型化されるため、同程度の大きさでさらに機能が高められた半導体装
置を実現することができる。また、チャネル長の縮小による、動作の高速化、低消費電力
化などの効果を得ることもできる。つまり、開示する発明の一態様により酸化物半導体を
用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ること
が可能である。
【０１７２】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
【０１７３】
（実施の形態５）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図９を参
照して説明する。ここでは、記憶装置の一例について説明する。なお、回路図においては
、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す
場合がある。
【０１７４】
図９（Ａ−１）に示す半導体装置において、第１の配線（１ｓｔ  Ｌｉｎｅ）とトランジ
スタ５００のソース電極とは、電気的に接続され、第２の配線（２ｎｄ  Ｌｉｎｅ）とト
ランジスタ５００のドレイン電極とは、電気的に接続されている。また、第３の配線（３
ｒｄ  Ｌｉｎｅ）とトランジスタ５１０のソース電極またはドレイン電極の一方とは、電
気的に接続され、第４の配線（４ｔｈ  Ｌｉｎｅ）と、トランジスタ５１０のゲート電極
とは、電気的に接続されている。そして、トランジスタ５００のゲート電極と、トランジ
スタ５１０のソース電極またはドレイン電極の他方は、容量素子５２０の電極の一方と電
気的に接続され、第５の配線（５ｔｈ  Ｌｉｎｅ）と、容量素子５２０の電極の他方は電
気的に接続されている。
【０１７５】
ここで、トランジスタ５１０には、上述の酸化物半導体を用いたトランジスタが適用され
る。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有して
いる。このため、トランジスタ５１０をオフ状態とすることで、トランジスタ５００のゲ
ート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子
５２０を有することにより、トランジスタ５００のゲート電極に与えられた電荷の保持が
容易になり、また、保持された情報の読み出しが容易になる。
【０１７６】
なお、トランジスタ５００については特に限定されない。情報の読み出し速度を向上させ
るという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング
速度の高いトランジスタを適用するのが好適である。
【０１７７】
また、図９（Ｂ）に示すように、容量素子５２０を設けない構成とすることも可能である
。
【０１７８】
図９（Ａ−１）に示す半導体装置では、トランジスタ５００のゲート電極の電位が保持可
能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能であ
る。
【０１７９】
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、ト
ランジスタ５１０がオン状態となる電位にして、トランジスタ５１０をオン状態とする。
これにより、第３の配線の電位が、トランジスタ５００のゲート電極、および容量素子５
２０に与えられる。すなわち、トランジスタ５００のゲート電極には、所定の電荷が与え
られる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える
電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが与えられるものと
する。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上
させても良い。その後、第４の配線の電位を、トランジスタ５１０がオフ状態となる電位
にして、トランジスタ５１０をオフ状態とすることにより、トランジスタ５００のゲート
電極に与えられた電荷が保持される（保持）。
【０１８０】
トランジスタ５１０のオフ電流は極めて小さいから、トランジスタ５００のゲート電極の
電荷は長時間にわたって保持される。
【０１８１】
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状
態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ５００のゲー
ト電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジ
スタ５００をｎチャネル型とすると、トランジスタ５００のゲート電極にＱＨが与えられ
ている場合の見かけのしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ５００のゲート電極にＱ
Ｌが与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。こ
こで、見かけのしきい値電圧とは、トランジスタ５００を「オン状態」とするために必要
な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶ
ｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ５００のゲート電極に与えら
れた電荷を判別できる。例えば、書き込みにおいて、ＱＨが与えられていた場合には、第
５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ５００は「オン状態」と
なる。ＱＬが与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっ
ても、トランジスタ５００は「オフ状態」のままである。このため、第２の配線の電位を
見ることで、保持されている情報を読み出すことができる。
【０１８２】
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを
読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以
外のメモリセルの情報を読み出さないようにするには、各メモリセル間でトランジスタ５
００がそれぞれ並列に接続されている場合には、読み出しの対象ではないメモリセルの第
５の配線に対して、ゲート電極の状態にかかわらずトランジスタ５００が「オフ状態」と
なるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を与えればよい。また、各メモリセ
ル間でトランジスタ５００がそれぞれ直列に接続されている場合には、ゲート電極の状態
にかかわらずトランジスタ５００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌ
より大きい電位を第５の配線に与えればよい。
【０１８３】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ５１０がオン状態と
なる電位にして、トランジスタ５１０をオン状態とする。これにより、第３の配線の電位
（新たな情報に係る電位）が、トランジスタ５００のゲート電極および容量素子５２０に
与えられる。その後、第４の配線の電位を、トランジスタ５１０がオフ状態となる電位に
して、トランジスタ５１０をオフ状態とすることにより、トランジスタ５００のゲート電
極は、新たな情報に係る電荷が与えられた状態となる。
【０１８４】
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
る高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作
に起因する動作速度の低下を抑制させることができる。つまり、半導体装置の高速動作が
実現される。
【０１８５】
なお、トランジスタ５１０のソース電極またはドレイン電極は、トランジスタ５００のゲ
ート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフロー
ティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため
、図中、トランジスタ５１０のソース電極またはドレイン電極とトランジスタ５００のゲ
ート電極が電気的に接続される部位をフローティングゲート部ＦＧと呼ぶ場合がある。ト
ランジスタ５１０がオフの場合、当該フローティングゲート部ＦＧは絶縁体中に埋設され
たと見ることができ、フローティングゲート部ＦＧには電荷が保持される。酸化物半導体
を用いたトランジスタ５１０のオフ電流は、シリコン半導体などで形成されるトランジス
タの１０万分の１以下であるため、トランジスタ５１０のリークによる、フローティング
ゲート部ＦＧに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導
体を用いたトランジスタ５１０により、電力の供給が無くても情報の保持が可能な不揮発
性の記憶装置を実現することができる。
【０１８６】
例えば、トランジスタ５１０の室温でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）
は１×１０−２１Ａ）以下であり、容量素子５２０の容量値が１０ｆＦ程度である場合に
は、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、トラン
ジスタ特性や容量値によって変動することはいうまでもない。
【０１８７】
また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲ
ート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされ
ていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解
消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味する
ものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去
の際に必要であった高電圧も不要である。
【０１８８】
図９（Ａ−１）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素
が抵抗および容量を含むものとして、図９（Ａ−２）のように考えることが可能である。
つまり、図９（Ａ−２）では、トランジスタ５００および容量素子５２０が、それぞれ、
抵抗および容量を含んで構成されていると考えることができる。Ｒ１およびＣ１は、それ
ぞれ、容量素子５２０の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子５２０を構
成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジス
タ５００の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ５００がオン状態の時
のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と
、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル
形成領域との間に形成される容量）の容量値に相当する。
【０１８９】
トランジスタ５１０がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実
効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ５１０のゲートリークが十分に小さい
条件において、Ｒ１およびＲ２が、ＲＯＳがＲ１以下かつ、ＲＯＳがＲ２以下を満たす場
合には、電荷の保持期間（情報の保持期間ということもできる）は、主としてトランジス
タ５１０のオフ電流によって決定されることになる。
【０１９０】
逆に、当該条件を満たさない場合には、トランジスタ５１０のオフ電流が十分に小さくと
も、保持期間を十分に確保することが困難になる。トランジスタ５１０のオフ電流以外の
リーク電流（例えば、ソース電極とゲート電極の間において生じるリーク電流等）が大き
いためである。このことから、本実施の形態において開示する半導体装置は、上述の関係
を満たすものであることが望ましいといえる。
【０１９１】
一方で、Ｃ１とＣ２は、Ｃ１はＣ２以上の関係を満たすことが望ましい。Ｃ１を大きくす
ることで、第５の配線によってフローティングゲート部ＦＧの電位を制御する際に、第５
の配線の電位を効率よくフローティングゲート部ＦＧに与えることができるようになり、
第５の配線に与える電位間（例えば、読み出しの電位と、非読み出しの電位）の電位差を
低く抑えることができるためである。
【０１９２】
上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、
Ｒ１およびＲ２は、トランジスタ５００のゲート絶縁層や容量素子５２０の絶縁層によっ
て制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や厚
さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
【０１９３】
本実施の形態で示す半導体装置においては、フローティングゲート部ＦＧが、フラッシュ
メモリ等のフローティングゲート型のトランジスタのフローティングゲートと同等の作用
をするが、本実施の形態のフローティングゲート部ＦＧは、フラッシュメモリ等のフロー
ティングゲートと本質的に異なる特徴を有する。フラッシュメモリでは、コントロールゲ
ートに印加される電圧が高いため、その電位の影響が、隣接するセルのフローティングゲ
ートにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。この
ことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電
界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因する
ものである。
【０１９４】
また、フラッシュメモリの上記原理によって、絶縁膜の劣化が進行し、書き換え回数の限
界（１０４〜１０５回程度）という別の問題も生じる。
【０１９５】
開示する発明に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングに
よって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、
フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣
接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高
集積化が容易になる。
【０１９６】
また、トンネル電流による電荷注入の原理を用いないため、メモリセルの劣化の原因が存
在しない。つまり、フラッシュメモリと比較して高い耐久性および信頼性を有することに
なる。
【０１９７】
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッ
シュメモリに対するアドバンテージである。
【０１９８】
なお、容量素子５２０を構成する絶縁層の比誘電率εｒ１と、トランジスタ５００におい
てゲート容量を構成する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子５２
０を構成する絶縁層の面積Ｓ１と、トランジスタ５００においてゲート容量を構成する絶
縁層の面積Ｓ２とが、２・Ｓ２は、Ｓ１以上（望ましくはＳ２は、Ｓ１以上）を満たしつ
つ、Ｃ１は、Ｃ２以上を実現することが容易である。具体的には、例えば、容量素子５２
０を構成する絶縁層においては、酸化ハフニウムなどの高誘電率（ｈｉｇｈ−ｋ）材料で
なる膜、または酸化ハフニウムなどの高誘電率（ｈｉｇｈ−ｋ）材料でなる膜と酸化物半
導体でなる膜との積層構造を採用してεｒ１を１０以上、好ましくは１５以上とし、トラ
ンジスタ５００においてゲート容量を構成する絶縁層においては、酸化シリコンを採用し
て、εｒ２＝３〜４とすることができる。
【０１９９】
このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高
集積化が可能である。
【０２００】
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジ
スタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キ
ャリアとするｐ型トランジスタ（ｐチャネル型トランジスタ）を用いることができるのは
いうまでもない。
【０２０１】
以上示したように、開示する発明の一態様の半導体装置は、オフ状態でのソースとドレイ
ン間のリーク電流（オフ電流）が少ない書き込み用トランジスタ、当該書き込み用トラン
ジスタと異なる半導体材料を用いた読み出し用トランジスタ及び容量素子を含む不揮発性
のメモリセルを有している。
【０２０２】
書き込み用トランジスタのオフ電流は、使用時の温度（例えば、２５℃）で１００ｚＡ（
１×１０−１９Ａ）以下、好ましくは１０ｚＡ（１×１０−２０Ａ）以下、さらに好まし
くは、１ｚＡ（１×１０−２１Ａ）以下であることが望ましい。通常のシリコン半導体で
は、上述のように低いオフ電流を得ることは困難であるが、酸化物半導体を適切な条件で
加工して得られたトランジスタにおいては達成しうる。このため、書き込み用トランジス
タとして、酸化物半導体を含むトランジスタを用いることが好ましい。
【０２０３】
さらに酸化物半導体を用いたトランジスタはサブスレッショルドスイング値（Ｓ値）が小
さいため、比較的移動度が低くてもスイッチング速度を十分大きくすることが可能である
。よって、当該トランジスタを書き込み用トランジスタとして用いることで、フローティ
ングゲート部ＦＧに与えられる書き込みパルスの立ち上がりを極めて急峻にすることがで
きる。また、オフ電流が小さいため、フローティングゲート部ＦＧに保持させる電荷量を
少なくすることが可能である。つまり、酸化物半導体を用いたトランジスタを書き込み用
トランジスタとして用いることで、情報の書き換えを高速に行うことができる。
【０２０４】
読み出し用トランジスタとしては、オフ電流についての制限はないが、読み出しの速度を
高くするために、高速で動作するトランジスタを用いることが好ましい。例えば、読み出
し用トランジスタとしてスイッチング速度が１ナノ秒以下のトランジスタを用いることが
好ましい。
【０２０５】
メモリセルへの情報の書き込みは、書き込み用トランジスタをオン状態とすることにより
、書き込み用トランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の
一方と、読み出し用トランジスタのゲート電極とが電気的に接続されたフローティングゲ
ート部ＦＧに電位を供給し、その後、書き込み用トランジスタをオフ状態とすることによ
り、フローティングゲート部ＦＧに所定量の電荷を保持させることで行う。ここで、書き
込み用トランジスタのオフ電流は極めて小さいため、フローティングゲート部ＦＧに供給
された電荷は長時間にわたって保持される。オフ電流が例えば実質的に０であれば、従来
のＤＲＡＭで必要とされたリフレッシュ動作が不要となるか、または、リフレッシュ動作
の頻度を極めて低く（例えば、一ヶ月乃至一年に一度程度）することが可能となり、半導
体装置の消費電力を十分に低減させることができる。
【０２０６】
また、メモリセルへの再度の情報の書き込みによって、直接的に情報を書き換えることが
可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり
、消去動作に起因する動作速度の低下を抑制させることができる。つまり、半導体装置の
高速動作が実現される。また、従来のフローティングゲート型トランジスタで書き込みや
消去の際に必要とされていた高い電圧を必要としないため、半導体装置の消費電力をさら
に低減させることができる。本実施の形態に係るメモリセルに印加される電圧（メモリセ
ルの各端子に同時に印加される電位の最大のものと最小のものの差）の最大値は、２段階
（１ビット）の情報を書き込む場合、一つのメモリセルにおいて、５Ｖ以下、好ましくは
３Ｖ以下である。
【０２０７】
開示する発明に係る半導体装置に配置されるメモリセルは、書き込み用トランジスタと、
読み出し用トランジスタと、容量素子とを少なくとも含んでいればよく、また、容量素子
の面積は小さくても動作可能である。したがって、メモリセルあたりの面積を、例えば、
１メモリセルあたり６つのトランジスタを必要とするＳＲＡＭと比較して、十分に小さく
することが可能であり、半導体装置においてメモリセルを高密度で配置することができる
。
【０２０８】
また、従来のフローティングゲート型トランジスタでは、書き込み時にゲート絶縁膜（ト
ンネル絶縁膜）中を電荷が移動するために、当該ゲート絶縁膜（トンネル絶縁膜）の劣化
が不可避であった。しかしながら、本発明の一態様に係るメモリセルにおいては、書き込
み用トランジスタのスイッチング動作により情報の書き込みがなされるため、従来問題と
されていたゲート絶縁膜の劣化を解消することができる。これは、原理的な書き込み回数
の制限が存在せず、書き換え耐性が極めて高いことを意味するものである。例えば、本発
明の一態様に係るメモリセルは、１×１０９回（１０億回）以上の書き込み後であっても
、電流−電圧特性に劣化が見られない。
【０２０９】
さらに、メモリセルの書き込み用トランジスタとして酸化物半導体を用いたトランジスタ
を用いる場合、酸化物半導体は一般にエネルギーギャップが大きく（例えば、Ｉｎ−Ｇａ
−Ｚｎ−Ｏ系の場合３．０〜３．５ｅＶ）、熱励起キャリアが極めて少ないこともあり、
例えば、１５０℃もの高温環境下でもメモリセルの電流−電圧特性に劣化が見られない。
【０２１０】
本発明者らは、鋭意研究の結果、酸化物半導体を用いたトランジスタは、１５０℃の高温
下であっても特性の劣化を起こさず、且つオフ電流が１００ｚＡ以下と極めて小さいとい
う優れた特性を有することを見出した。本実施の形態では、このような優れた特性を有す
るトランジスタをメモリセルの書き込み用トランジスタとして適用し、従来にない特徴を
有する半導体装置を提供するものである。
【０２１１】
開示する発明の一態様により、酸化物半導体を用いたトランジスタにおいて、不良を抑制
しつつ、または良好な特性を維持しつつ、微細化を達成することができる。そして、この
ようなトランジスタを用いることにより、上述のような優れた記憶装置を、高度に集積化
することができる。
【０２１２】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【０２１３】
（実施の形態６）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図１０お
よび図１１を用いて説明する。
【０２１４】
図１０（Ａ）および図１０（Ｂ）は、図９（Ａ−１）に示す半導体装置（以下、メモリセ
ル５５０とも記載する。）を複数用いて形成される半導体装置の回路図である。図１０（
Ａ）は、メモリセル５５０が直列に接続された、いわゆるＮＡＮＤ型の半導体装置の回路
図であり、図１０（Ｂ）は、メモリセル５５０が並列に接続された、いわゆるＮＯＲ型の
半導体装置の回路図である。
【０２１５】
図１０（Ａ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、ｍ本
の第２信号線Ｓ２、ｍ本のワード線ＷＬと、複数のメモリセル５５０（１、１）〜５５０
（ｍ、１）が、縦ｍ個（行）×横１個（列）に配置されている。なお、図１０（Ａ）では
、ソース線ＳＬおよびビット線ＢＬを１本ずつ有する構成となっているが、これに限られ
ない。ソース線ＳＬおよびビット線ＢＬをｎ本有することで、縦ｍ個（行）×横ｎ個（列
）のメモリセルアレイを有する構成としてもよい。
【０２１６】
各メモリセル５５０において、トランジスタ５００のゲート電極と、トランジスタ５１０
のソース電極またはドレイン電極の一方と、容量素子５２０の電極の一方とは、電気的に
接続されている。また、第１信号線Ｓ１とトランジスタ５１０のソース電極またはドレイ
ン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ５１０のゲート
電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子５２０の電極の
他方は電気的に接続されている。
【０２１７】
また、メモリセル５５０が有するトランジスタ５００のソース電極は、隣接するメモリセ
ル５５０のトランジスタ５００のドレイン電極と電気的に接続され、メモリセル５５０が
有するトランジスタ５００のドレイン電極は、隣接するメモリセル５５０のトランジスタ
５００のソース電極と電気的に接続される。ただし、直列に接続された複数のメモリセル
のうち、一方の端に設けられたメモリセル５５０が有するトランジスタ５００のドレイン
電極は、ビット線と電気的に接続される。また、直列に接続された複数のメモリセルのう
ち、他方の端に設けられたメモリセル５５０が有するトランジスタ５００のソース電極は
、ソース線と電気的に接続される。
【０２１８】
図１０（Ａ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。
書き込み動作は次のように行われる。書き込みを行う行の第２の信号線Ｓ２にトランジス
タ５１０がオン状態となる電位を与え、書き込みを行う行のトランジスタ５１０をオン状
態にする。これにより、指定した行のトランジスタ５００のゲート電極に第１の信号線Ｓ
１の電位が与えられ、当該ゲート電極に所定の電荷が与えられる。このようにして、指定
した行のメモリセルにデータを書き込むことができる。
【０２１９】
また、読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬ
に、トランジスタ５００のゲート電極に与えられた電荷によらず、トランジスタ５００が
オン状態となるような電位を与え、読み出しを行う行以外のトランジスタ５００をオン状
態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ５００のゲート
電極が有する電荷によって、トランジスタ５００のオン状態またはオフ状態が選択される
ような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線
ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線
ＳＬ−ビット線ＢＬ間の複数のトランジスタ５００は、読み出しを行う行を除いてオン状
態となっているため、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行
う行のトランジスタ５００の状態（オン状態またはオフ状態）によって決定される。読み
出しを行う行のトランジスタ５００のゲート電極が有する電荷によって、トランジスタの
コンダクタンスは異なるから、それに応じて、ビット線ＢＬの電位は異なる値をとる。ビ
ット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報
を読み出すことができる。
【０２２０】
図１０（Ｂ）に示す半導体装置は、ｎ本のソース線ＳＬ、ビット線ＢＬおよび第１信号線
Ｓ１と、ｍ本の第２信号線Ｓ２およびワード線ＷＬと、複数のメモリセル５５０（１、１
）〜５５０（ｍ、ｎ）が、縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメモ
リセルアレイ５６０を有する。各トランジスタ５００のゲート電極と、トランジスタ５１
０のソース電極またはドレイン電極の一方と、容量素子５２０の電極の一方とは、電気的
に接続されている。また、ソース線ＳＬとトランジスタ５００のソース電極とは、電気的
に接続され、ビット線ＢＬとトランジスタ５００のドレイン電極とは、電気的に接続され
ている。また、第１信号線Ｓ１とトランジスタ５１０のソース電極またはドレイン電極の
他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ５１０のゲート電極とは
、電気的に接続されている。そして、ワード線ＷＬと、容量素子５２０の電極の他方は電
気的に接続されている。
【０２２１】
図１０（Ｂ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。
書き込み動作は、上述の図１０（Ａ）に示す半導体装置と同様の方法で行われる。読み出
し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジ
スタ５００のゲート電極に与えられた電荷によらず、トランジスタ５００がオフ状態とな
るような電位を与え、読み出しを行う行以外のトランジスタ５００をオフ状態とする。そ
れから、読み出しを行う行のワード線ＷＬに、トランジスタ５００のゲート電極が有する
電荷によって、トランジスタ５００のオン状態またはオフ状態が選択されるような電位（
読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続さ
れている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット
線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ５００の状態（オン状態
またはオフ状態）によって決定される。つまり、読み出しを行う行のトランジスタ５００
のゲート電極が有する電荷によって、ビット線ＢＬの電位は異なる値をとる。ビット線の
電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出
すことができる。
【０２２２】
なお、上記においては、各メモリセル５５０に保持させる情報量を１ビットとしたが、本
実施の形態に示す記憶装置の構成はこれに限られない。トランジスタ５００のゲート電極
に与える電位を３種類以上用意して、各メモリセル５５０が保持する情報量を増加させて
も良い。例えば、トランジスタ５００のゲート電極に与える電位を４種類とする場合には
、各メモリセルに２ビットの情報を保持させることができる。
【０２２３】
次に、図１０に示す半導体装置などに用いることができる読み出し回路の一例について図
１１を用いて説明する。
【０２２４】
図１１（Ａ）には、読み出し回路の概略を示す。当該読み出し回路は、トランジスタとセ
ンスアンプ回路を有する。
【０２２５】
読み出し時には、端子Ａは読み出しを行うメモリセルが接続されたビット線に接続される
。また、トランジスタのゲート電極にはバイアス電位Ｖｂｉａｓが印加され、端子Ａの電
位が制御される。
【０２２６】
メモリセル５５０は、格納されるデータに応じて、異なる抵抗値を示す。具体的には、選
択したメモリセル５５０のトランジスタ５００がオン状態の場合には低抵抗状態となり、
選択したメモリセル５５０のトランジスタ５００がオフ状態の場合には高抵抗状態となる
。
【０２２７】
メモリセル５５０が高抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより高くなり、
センスアンプは端子Ａの電位に対応する電位を出力する。一方、メモリセル５５０が低抵
抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより低くなり、センスアンプ回路は端子
Ａの電位に対応する電位を出力する。
【０２２８】
このように、読み出し回路を用いることで、メモリセル５５０からデータを読み出すこと
ができる。なお、本実施の形態の読み出し回路は一例である。他の公知の回路を用いても
良い。また、読み出し回路は、プリチャージ回路を有しても良い。参照電位Ｖｒｅｆの代
わりに参照用のビット線が接続される構成としても良い。
【０２２９】
図１１（Ｂ）に、センスアンプ回路の一例である差動型センスアンプを示す。差動型セン
スアンプは、入力端子Ｖｉｎ（＋）と入力端子Ｖｉｎ（−）と出力端子Ｖｏｕｔを有し、
Ｖｉｎ（＋）とＶｉｎ（−）の差を増幅する。Ｖｉｎ（＋）＞Ｖｉｎ（−）であればＶｏ
ｕｔは、概ねＨｉｇｈ出力、Ｖｉｎ（＋）＜Ｖｉｎ（−）であればＶｏｕｔは、概ねＬｏ
ｗ出力となる。当該差動型センスアンプを読み出し回路に用いる場合、Ｖｉｎ（＋）とＶ
ｉｎ（−）の一方は入力端子Ａと接続し、Ｖｉｎ（＋）とＶｉｎ（−）の他方には参照電
位Ｖｒｅｆを与える。
【０２３０】
図１１（Ｃ）に、センスアンプ回路の一例であるラッチ型センスアンプを示す。ラッチ型
センスアンプは、入出力端子Ｖ１および入出力端子Ｖ２と、制御用信号Ｓｐの入力端子、
制御用信号Ｓｎの入力端子を有する。まず、信号ＳｐをＨｉｇｈ、信号ＳｎをＬｏｗとし
て、電源電位（Ｖｄｄ）を遮断する。そして、比較を行う電位をＶ１とＶ２に与える。そ
の後、信号ＳｐをＬｏｗ、信号ＳｎをＨｉｇｈとして、電源電位（Ｖｄｄ）を供給すると
、比較を行う電位Ｖ１ｉｎとＶ２ｉｎがＶ１ｉｎ＞Ｖ２ｉｎの関係にあれば、Ｖ１の出力
はＨｉｇｈ、Ｖ２の出力はＬｏｗとなり、Ｖ１ｉｎ＜Ｖ２ｉｎの関係にあれば、Ｖ１の出
力はＬｏｗ、Ｖ２の出力はＨｉｇｈとなる。このような関係を利用して、Ｖ１ｉｎとＶ２
ｉｎの差を増幅することができる。当該ラッチ型センスアンプを読み出し回路に用いる場
合、Ｖ１とＶ２の一方は、スイッチを介して端子Ａおよび出力端子と接続し、Ｖ１とＶ２
の他方には参照電位Ｖｒｅｆを与える。
【０２３１】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
【０２３２】
（実施の形態７）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合に
ついて、図１２を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯
電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含
む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレ
ビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用す
る場合について説明する。
【０２３３】
図１２（Ａ）は、ノート型のパーソナルコンピュータであり、筐体６０１、筐体６０２、
表示部６０３、キーボード６０４などによって構成されている。筐体６０１と筐体６０２
内には、先の実施の形態に示す微細化された半導体装置が設けられている。そのため、小
型、高速動作、低消費電力、といった特徴を備えたノート型のパーソナルコンピュータが
実現される。
【０２３４】
図１２（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体６１１には、表示部６１３と、外
部インターフェイス６１５と、操作ボタン６１４等が設けられている。また、携帯情報端
末を操作するスタイラス６１２などを備えている。本体６１１内には、先の実施の形態に
示す微細化された半導体装置が設けられている。そのため、小型、高速動作、低消費電力
、といった特徴を備えた携帯情報端末が実現される。
【０２３５】
図１２（Ｃ）は、電子ペーパーを実装した電子書籍６２０であり、筐体６２１と筐体６２
３の２つの筐体で構成されている。筐体６２１及び筐体６２３には、それぞれ表示部６２
５及び表示部６２７が設けられている。筐体６２１と筐体６２３は、軸部６３７により接
続されており、当該軸部６３７を軸として開閉動作を行うことができる。また、筐体６２
１は、電源６３１、操作キー６３３、スピーカー６３５などを備えている。筐体６２１、
筐体６２３の少なくとも一には、先の実施の形態に示す微細化された半導体装置が設けら
れている。そのため、小型、高速動作、低消費電力、といった特徴を備えた電子書籍が実
現される。
【０２３６】
図１２（Ｄ）は、携帯電話機であり、筐体６４０と筐体６４１の２つの筐体で構成されて
いる。さらに、筐体６４０と筐体６４１は、スライドし、図１２（Ｄ）のように展開して
いる状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。ま
た、筐体６４１は、表示パネル６４２、スピーカー６４３、マイクロフォン６４４、ポイ
ンティングデバイス６４６、カメラ用レンズ６４７、外部接続端子６４８などを備えてい
る。また、筐体６４０は、携帯電話機の充電を行う太陽電池セル６４９、外部メモリスロ
ット６５０などを備えている。また、表示パネル６４２はタッチパネル機能を備えており
、図１２（Ｄ）には映像表示されている複数の操作キー６４５を点線で示している。また
、アンテナは、筐体６４１に内蔵されている。筐体６４０と筐体６４１の少なくとも一に
は、先の実施の形態に示す微細化された半導体装置が設けられている。そのため、小型、
高速動作、低消費電力、といった特徴を備えた携帯電話機が実現される。
【０２３７】
図１２（Ｅ）は、デジタルカメラであり、本体６６１、表示部６６７、接眼部６６３、操
作スイッチ６６４、表示部６６５、バッテリー６６６などによって構成されている。本体
６６１内には、先の実施の形態に示す微細化された半導体装置が設けられている。そのた
め、小型、高速動作、低消費電力、といった特徴を備えたデジタルカメラが実現される。
【０２３８】
図１２（Ｆ）は、テレビジョン装置６７０であり、筐体６７１、表示部６７３、スタンド
６７５などで構成されている。テレビジョン装置６７０の操作は、筐体６７１が備えるス
イッチや、リモコン操作機６８０により行うことができる。筐体６７１及びリモコン操作
機６８０には、先の実施の形態に示す微細化された半導体装置が搭載されている。そのた
め、高速動作、低消費電力、といった特徴を備えたテレビジョン装置が実現される。
【０２３９】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭
載されている。このため、小型、高速動作、低消費電力、といった特徴を備えた電子機器
が実現される。
【符号の説明】
【０２４０】
１００    基板
１４４    酸化物半導体層
１４６    ゲート絶縁層
１４８    ゲート電極
１５０    絶縁層
１８０    トランジスタ
１９０    トランジスタ
１４１ａ    ソース電極
１４１ｂ    ドレイン電極
１４２ａ    第１の導電層
１４２ｂ    第１の導電層
１４４ａ    酸化物半導体層
１４５ａ    第２の導電層
１４５ｂ    第２の導電層
１５０ａ    絶縁層
２００    基板
２４２ａ    第１の導電層
２４２ｂ    第１の導電層
２４３ａ    絶縁層
２４３ｂ    絶縁層
２４４    酸化物半導体層
２４５    導電膜
２４５ａ    第２の導電層
２４５ｂ    第２の導電層
２４６    ゲート絶縁層
２４８    ゲート電極
２５２    絶縁膜
２５２ａ    サイドウォール絶縁層
２５２ｂ    サイドウォール絶縁層
２６０    トランジスタ
２７０    トランジスタ
２８０    トランジスタ
３００    基板
３４４    酸化物半導体層
３４６    ゲート絶縁層
３４８    ゲート電極
３５０    絶縁層
３８０    トランジスタ
３９０    トランジスタ
３４１ａ    ソース電極
３４１ｂ    ドレイン電極
３４２ａ    第１の導電層
３４２ｂ    第１の導電層
３４４ａ    酸化物半導体層
３４５ａ    第２の導電層
３４５ｂ    第２の導電層
３５０ａ    絶縁層
４００    基板
４４４    酸化物半導体膜
４４６    絶縁膜
４４８    ゲート電極
４５０    絶縁層
４５３    層間絶縁層
４６０    トランジスタ
４４２ａ    ソース電極
４４２ｂ    ドレイン電極
４４４ａ    酸化物半導体層
４４６ａ    ゲート絶縁層
４５２ａ    サイドウォール絶縁層
４５２ｂ    サイドウォール絶縁層
５００    トランジスタ
５１０    トランジスタ
５２０    容量素子
５５０    メモリセル
５６０    メモリセルアレイ
６０１    筐体
６０２    筐体
６０３    表示部
６０４    キーボード
６１１    本体
６１２    スタイラス
６１３    表示部
６１４    操作ボタン
６１５    外部インターフェイス
６２０    電子書籍
６２１    筐体
６２３    筐体
６２５    表示部
６２７    表示部
６３１    電源
６３３    操作キー
６３５    スピーカー
６３７    軸部
６４０    筐体
６４１    筐体
６４２    表示パネル
６４３    スピーカー
６４４    マイクロフォン
６４５    操作キー
６４６    ポインティングデバイス
６４７    カメラ用レンズ
６４８    外部接続端子
６４９    太陽電池セル
６５０    外部メモリスロット
６６１    本体
６６３    接眼部
６６４    操作スイッチ
６６５    表示部
６６６    バッテリー
６６７    表示部
６７０    テレビジョン装置
６７１    筐体
６７３    表示部
６７５    スタンド
６８０    リモコン操作機
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【手続補正書】
【提出日】令和2年2月19日(2020.2.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ゲート電極と、ゲート絶縁層を介して前記ゲート電極上に重なる酸化物半導体層と、前記酸化物半導体層と電気的に接続されたソース電極及びドレイン電極と、前記酸化物半導体層と前記ソース電極との間に位置する第１の絶縁層と、前記酸化物半導体層と前記ドレイン電極との間に位置する第２の絶縁層とを有するトランジスタを有し、
前記ソース電極は、第１の膜厚を有する第１の導電層と、前記第１の膜厚より小さい第２の膜厚を有する第２の導電層とを有し、
前記ドレイン電極は、前記第１の膜厚を有する第３の導電層と、前記第２の膜厚を有する第４の導電層とを有し、
前記ソース電極は、前記第２の絶縁層と接する領域を有さず、
前記ドレイン電極は、前記第１の絶縁層と接する領域を有さず、
前記酸化物半導体層は、前記第２の導電層と接する領域と、前記第４の導電層と接する領域と、を有し、且つ前記第１の導電層及び前記第３の導電層と接する領域を有さない半導体装置。
【請求項２】
ゲート電極と、ゲート絶縁層を介して前記ゲート電極上に重なり、チャネル形成領域を有する酸化物半導体層と、前記酸化物半導体層と電気的に接続されたソース電極及びドレイン電極と、前記酸化物半導体層と前記ソース電極との間に位置する第１の絶縁層と、前記酸化物半導体層と前記ドレイン電極との間に位置する第２の絶縁層とを有するトランジスタを有し、
前記ソース電極は、第１の膜厚を有する第１の導電層と、前記第１の膜厚より小さい第２の膜厚を有する第２の導電層とを有し、
前記ドレイン電極は、前記第１の膜厚を有する第３の導電層と、前記第２の膜厚を有する第４の導電層とを有し、
前記ソース電極は、前記第２の絶縁層と接する領域を有さず、
前記ドレイン電極は、前記第１の絶縁層と接する領域を有さず、
前記酸化物半導体層は、前記第２の導電層と接する領域と、前記第４の導電層と接する領域と、を有し、且つ前記第１の導電層及び前記第３の導電層と接する領域を有さず、
前記トランジスタのチャネル長方向の断面視において、前記第１の絶縁層は、前記第１の導電層の端部よりも前記チャネル形成領域側に伸長した領域を有し、且つ前記第２の絶縁層は、前記第３の導電層の端部よりも前記チャネル形成領域側に伸長した領域を有する半導体装置。
【請求項３】
ゲート電極と、ゲート絶縁層を介して前記ゲート電極上に重なる酸化物半導体層と、前記酸化物半導体層と電気的に接続されたソース電極及びドレイン電極と、前記酸化物半導体層と前記ソース電極との間に位置する第１の絶縁層と、前記酸化物半導体層と前記ドレイン電極との間に位置する第２の絶縁層とを有するトランジスタを有し、
前記ソース電極は、第１の膜厚を有する第１の導電層と、前記第１の膜厚より小さい第２の膜厚を有する第２の導電層とを有し、
前記ドレイン電極は、前記第１の膜厚を有する第３の導電層と、前記第２の膜厚を有する第４の導電層とを有し、
前記ソース電極は、前記第２の絶縁層と接する領域を有さず、
前記ドレイン電極は、前記第１の絶縁層と接する領域を有さず、
前記第２の導電層と、前記第１の絶縁層と、前記第４の導電層と、前記第２の絶縁層とは、一のマスクによってパターニングされ、
前記酸化物半導体層は、前記第２の導電層と接する領域と、前記第４の導電層と接する領域と、を有し、且つ前記第１の導電層及び前記第３の導電層と接する領域を有さない半導体装置。
【請求項４】
ゲート電極と、ゲート絶縁層を介して前記ゲート電極上に重なり、チャネル形成領域を有する酸化物半導体層と、前記酸化物半導体層と電気的に接続されたソース電極及びドレイン電極と、前記酸化物半導体層と前記ソース電極との間に位置する第１の絶縁層と、前記酸化物半導体層と前記ドレイン電極との間に位置する第２の絶縁層とを有するトランジスタを有し、
前記ソース電極は、第１の膜厚を有する第１の導電層と、前記第１の膜厚より小さい第２の膜厚を有する第２の導電層とを有し、
前記ドレイン電極は、前記第１の膜厚を有する第３の導電層と、前記第２の膜厚を有する第４の導電層とを有し、
前記ソース電極は、前記第２の絶縁層と接する領域を有さず、
前記ドレイン電極は、前記第１の絶縁層と接する領域を有さず、
前記第２の導電層と、前記第１の絶縁層と、前記第４の導電層と、前記第２の絶縁層とは、一のマスクによってパターニングされ、
前記酸化物半導体層は、前記第２の導電層と接する領域と、前記第４の導電層と接する領域と、を有し、且つ前記第１の導電層及び前記第３の導電層と接する領域を有さず、
前記トランジスタのチャネル長方向の断面視において、前記第１の絶縁層は、前記第１の導電層の端部よりも前記チャネル形成領域側に伸長した領域を有し、且つ前記第２の絶縁層は、前記第３の導電層の端部よりも前記チャネル形成領域側に伸長した領域を有する半導体装置。
【請求項５】
請求項１乃至４のいずれか一において、
前記第１の導電層及び前記第３の導電層は、前記第２の導電層及び前記第４の導電層よりも低抵抗な材料を有する半導体装置。