(57)【要約】【課題】第一金属電極と第二金属電極の間に配置したアモルファス酸化物の積層構造で、メモリ素子とセレクター素子の両方の機能を実現する。【解決手段】本発明の不揮発性記憶素子１０は、第一金属電極１１と第二金属電極１５の間に挟まれた少なくとも二種類の絶縁膜で構成される積層構造において、隣り合う２つの絶縁膜１２、１４の間に界面ダイポール変調を誘起するための界面ダイポール変調層１３を含む。第一金属電極１１と第二金属電極１５の間に印加される電圧に応じて、界面ダイポール変調を可変して非対称な絶縁膜のトンネル障壁を変化させることにより、抵抗変化と整流作用の両方を実現する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第一金属電極と第二金属電極の間に挟まれた少なくとも二種類の絶縁膜で構成される積層構造において、隣り合う２つの絶縁膜の間に界面ダイポール変調を誘起するための界面ダイポール変調層を含み、
前記第一金属電極と前記第二金属電極の間に印加される電圧に応じて、前記界面ダイポール変調を可変して非対称な絶縁膜のトンネル障壁を変化させることにより、抵抗変化と整流作用の両方を実現する、不揮発性記憶素子。
【請求項２】
前記２つの絶縁膜は、電子親和力、誘電率、または膜厚の少なくとも１つが異なる、請求項１に記載の不揮発性記憶素子。
【請求項３】
前記第一金属電極と前記第二金属電極は、仕事関数の異なる金属を含む、請求項１または２に記載の不揮発性記憶素子。
【請求項４】
前記絶縁膜は、酸化ハフニウム、酸化ジルコニウム、酸化ランタン、酸化イットリウム、酸化シリコン、酸窒化シリコン、及び酸化アルミニウムの中から選択された少なくとも二つを含む、請求項１〜３のいずれか１項に記載の不揮発性記憶素子。
【請求項５】
前記界面ダイポール変調層は、一分子層厚程度の酸化マグネシウム、酸化チタン、酸化ストロンチウム、酸化イットリウム、酸化ランタン、酸化タンタル、酸化ガリウム、及び酸化アンチモンの中から選択された少なくとも一つを含む、請求項１〜４のいずれか１項に記載の不揮発性記憶素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性記憶素子に関し、特に界面ダイポール変調を利用する抵抗変化型の不揮発性記憶素子に関する。
【背景技術】
【０００２】
携帯端末やデータセンター用サーバ等の情報機器に組み込まれる不揮発性記憶装置として、ＮＡＮＤ型フラッシュデバイスを用いた半導体ストレージ装置の市場が拡大している。ＮＡＮＤ型フラッシュデバイスは、高集積・大容量化及び不揮発性情報記憶を特徴とする素子であり、現在も微細加工技術の向上と三次元素子構造の導入によって大容量化と低コスト化が進んでいる。
【０００３】
しかし、ＮＡＮＤ型フラッシュデバイスは、書き換え耐性が低く、更に書き込み速度の遅さが短所として挙げられている。これらの短所を克服できれば、高速で信頼性の高い情報記憶装置が実現され、広範な用途へ利用されるものと期待される。また、ＮＡＮＤ型フラッシュデバイスは、三端子のトランジスタ構造に組み込まれているため、三次元技術を取り入れた素子構造であってもコスト的な問題から大容量化に限界が見えている。
【０００４】
現在、新しい動作原理に依拠する大容量不揮発性記憶素子としてＲｅＲＡＭ（Resistive Random Access Memory）やＰＣＭ（Phase Change Memory）の二端子型抵抗変化メモリの研究開発が進められている。ＲｅＲＡＭは、金属酸化膜中の伝導性フィラメントを印加電圧によって制御することで低抵抗状態（ＬＲＳ: low resistance state）と高抵抗状態（ＨＲＳ: high resistance state）の間をスイッチさせるメモリ素子である。ＰＣＭは、カルコゲナイド材料などの結晶・アモルファス相転移を電流で制御することで、ＬＲＳ・ＨＲＳ間のスイッチングを実現している。
【０００５】
これらの二端子型抵抗変化メモリは、ＮＡＮＤ型フラッシュデバイスに比べて書き換え耐性が高く、書き込み速度も速いことが実証されており、大規模集積回路との混載素子としても製品化されている。また、これらの二端子型抵抗変化メモリは、デバイス構造が簡単であるため、高集積化が容易であり、大容量不揮発メモリの実現が期待されている。
【０００６】
一方、高集積な二端子型メモリ構造として、図１に示すクロスポイント型構造が有望であり、実際に、ＰＣＭを用いた大容量メモリチップの製品では、クロスポイント型メモリセルアレイが採用されている。この構造では、ビット線とワード線がクロスした位置に抵抗変化素子を接続し、それぞれの配線で選択したメモリ素子のみに電圧を加えることで抵抗変化の書き込み動作を行う（特許文献１）。読み出し動作も、ビット線とワード線で素子を選択し、ＬＲＳまたはＨＲＳを電流信号として読み出す。
【０００７】
しかし、読み出し動作においては、隣接するメモリ素子の影響を排除する工夫が必要である。すなわち、図１中の隣接素子がＬＲＳである場合、目的の素子がＨＲＳであっても、図中の経路を流れる電流が（スネーク電流）ＬＲＳとして誤って読み出されることになる。そこで、クロスポイント型のメモリセルアレイでは、スネーク電流を抑制するために、セレクターと呼ばれる素子をメモリ素子と直列に配置するのが一般的である。セレクター素子としては、シリコンおよび化合物半導体のＰＮ接合ダイオード、ＶＯ2などを用いた金属・絶縁体相転移素子、カルコゲナイド材料などを用いたオボニック閾値スイッチ素子が使われている（特許文献１及び非特許文献１）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１１−１４７９６号公報
【非特許文献】
【０００９】
【非特許文献１】H.S. Philip Wong, Simone Raoux, SangBum Kim, Jiale Liang, John P. Reifenberg, Bipin Rajendran, Mehdi Asheghi, and Kenneth E. Goodson, “Phase Change Memory”, Proceedings of the IEEE Vol. 98, No. 12, pp. 2201 (2010).
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、前記セレクター候補素子は、メモリ素子との混載技術の開発や、微細加工が課題となる。例えば、シリコンのＰＮ接合ダイオードは、高温熱処理が不可欠であり、メモリ素子への影響が懸念される。更に１００ｎｍ以上のシリコン層が必要となるため、アスペクト比の高い微細加工技術が必要となる。そこで、より薄い積層構造で、且つ微細加工が容易なアモルファス材料で構成されたセレクター素子が開発できれば、大容量化と製造コストの削減が可能になると考えられる。また、メモリ機能も同一構造内に組み込むことができれば、更に有利な技術となり得る。
【００１１】
本発明は以上の点に鑑みなされたもので、第一金属電極と第二金属電極の間に配置したアモルファス酸化物の積層構造で、メモリ素子とセレクター素子の両方の機能を実現することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の不揮発性記憶素子は、第一金属電極と第二金属電極の間に挟まれた少なくとも二種類の絶縁膜で構成される積層構造において、隣り合う２つの絶縁膜の間に界面ダイポール変調を誘起するための界面ダイポール変調層を含む。第一金属電極と第二金属電極の間に印加される電圧に応じて、界面ダイポール変調を可変して非対称な絶縁膜のトンネル障壁を変化させることにより、抵抗変化と整流作用の両方を実現する。
【００１３】
本発明の一実施形態の不揮発性記憶素子では、２つの絶縁膜は、電子親和力、誘電率、または膜厚の少なくとも１つが異なる。本発明の一実施形態の不揮発性記憶素子では、第一金属電極と第二金属電極は、仕事関数の異なる金属を含む。
【００１４】
本発明の一実施形態の不揮発性記憶素子では、絶縁膜は、酸化ハフニウム、酸化ジルコニウム、酸化ランタン、酸化イットリウム、酸化シリコン、酸窒化シリコン、及び酸化アルミニウムの中から選択された少なくとも二つの酸化物を含む。
【００１５】
本発明の一実施形態の不揮発性記憶素子では、界面ダイポール変調層は、一分子層厚程度の酸化マグネシウム、酸化チタン、酸化ストロンチウム、酸化イットリウム、酸化ランタン、酸化タンタル、酸化ガリウム、及び酸化アンチモンの中から選択された少なくとも一つを含む。
【発明の効果】
【００１６】
本発明によれば、金属／積層絶縁膜／金属構造において、二つの金属電極間に印加する電圧を適切に選ぶことで、所定の電圧における電流値（抵抗値）を変化させることが可能で、且つ正電圧の電流値と負電圧の電流値に大幅な違いを実現できる。更に、二つの金属電極間に挟まれた絶縁膜積層構造を薄い（例えば１０ｎｍ以下）アモルファス材料で実現できる。
【図面の簡単な説明】
【００１７】
【図１】クロスポイント型メモリセルアレイにおいて、隣接メモリセルを流れるスネーク電流を抑制するための整流作用を有するセレクター素子を示す図である。
【図２】本発明の一実施形態の不揮発性記憶素子の断面図である。
【図３】本発明の一実施形態の不揮発性記憶素子において、界面ダイポール変調層の動作が静電ポテンシャルに与える影響を示す図である。
【図４】本発明の一実施形態の不揮発性記憶素子の伝導帯端を示す図である。
【図５】本発明の一実施形態の不揮発性記憶素子に正電圧または負電圧を印加した際の伝導帯端の変化を示す図である。
【図６】本発明の一実施形態の不揮発性記憶素子において測定された電流−電圧特性を示す図である。
【図７】本発明の一実施形態の不揮発性記憶素子の書き込み、読み出し、および消去の動作を示すフロー図である。
【図８】本発明の他の一実施形態の不揮発性記憶素子の伝導帯端を示す図である。
【図９】本発明の他の一実施形態の不揮発性記憶素子の伝導帯端を示す図である。
【図１０】本発明の一実施形態の不揮発性記憶素子を利用したメモリセルアレイ回路の構成例を示す図である。
【発明を実施するための形態】
【００１８】
図２は、本発明の一実施形態の不揮発性記憶素子の一実施形態の断面を示す。同図において、本実施形態の不揮発性記憶素子１０は、第一金属電極１１上に第一絶縁膜１２、界面ダイポール変調層１３、第二絶縁膜１４、第一絶縁膜１２、第二金属電極１５の順で積層されたＭＩＭ（Metal Insulator Metal）構造である。
【００１９】
第一金属電極１１と第二金属電極１５は、同一の金属または金属化合物、または、異なる材料であってもよく、例えば、タングステン（Ｗ）、タンタル（Ｔａ）、窒化チタン（ＴｉＮ）、金（Ａｕ）、イリジウム（Ｉｒ）、またはアルミニウム（Ａｌ）から少なくとも一の材料を選択することができる。第一絶縁膜１２としては、電子親和力が比較的小さな絶縁体が適しており、例えば、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ランタン（Ｌａ2Ｏ3）、または酸化イットリウム（Ｙ2Ｏ3）を用いることができる。
【００２０】
第二絶縁膜１４としては、電子親和力が比較的大きな絶縁体が適しており、例えば、酸化シリコン（ＳｉＯ2）、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）を用いることができる。
【００２１】
界面ダイポール変調層１３は、酸化マグネシウム（ＭｇＯ）、酸化チタン（ＴｉＯ2）、酸化ストロンチウム（ＳｒＯ）、酸化イットリウム（Ｙ2Ｏ3）、酸化ランタン（Ｌａ2Ｏ3）、酸化タンタル（Ｔａ2Ｏ5）、酸化ガリウム（Ｇａ2Ｏ3）、および酸化アンチモン（Ｓｂ2Ｏ3、Ｓｂ2Ｏ4）の中から少なくとも一つを選択して、一分子層程度（１〜２分子層ぐらいの厚さ、以下同様）の極薄膜として第一絶縁膜１２と第二絶縁膜１４の間に配置する。
【００２２】
ところで、本発明者は、過去にＭＩＳ（Metal Insulator Semiconductor）構造中の絶縁膜積層構造中に界面ダイポール変調層を導入することで、不揮発性記憶素子として動作することを見出し、既に下記の２つの特許出願をするとともに、下記の文献１にて報告した。特願2０１３―１９２９２０（特許６１４５７５６）は、絶縁膜／半導体界面の界面ダイポール変調に係る不揮発性記憶素子の出願（特許）である。ＰＣＴ出願（ＰＣＴ/ＪＰ２０１６/０７４７９７）は、絶縁膜／絶縁膜界面に界面ダイポール変調層を組み込み、更に多層変調構造を採用した不揮発性記憶素子の出願である。文献１は「N. Miyata, "Electric-field-controlled interface dipole modulation for Si-based memory devices", Scientific Reports volume 8, Article number: 8486 (2018)」である。
【００２３】
前記報告における界面ダイポール変調層は、ＭＩＳ構造に印加する電圧によって発生する絶縁膜中の電界によって、界面ダイポール変調層を構成する原子を僅かに変位させ、絶縁膜／半導体または絶縁膜／絶縁膜界面に誘起される界面ダイポールの大きさを変化させる。この界面ダイポールの強度の変化は、ＭＩＳ型トランジスタの閾値電圧の変化として読み出すことが可能で、ＮＡＮＤ型フラッシュデバイスに似たメモリ動作を実現する。また、上記特許１では、界面ダイポールの変調をＭＩＳ構造のリーク電流の変化として利用できることが記されている。
【００２４】
そこで、ＭＩＭ構造においても、界面ダイポール変調層の動作が二つの電極間を流れる電流に影響を与えると期待される。図３は、図２のＭＩＭ構造に印加する電圧の極性を反転させた際の界面ダイポールの変調動作が静電ポテンシャルに与える影響を説明している。図中左側の電極１１をアース、右側の電極１５に正電圧を加えると、実線で示す方向の電界が生じ、第一絶縁膜１２と第二絶縁膜１４の界面に導入した界面ダイポール変調層１３近傍の原子が変位し、第一絶縁膜１２と第二絶縁膜１４の間のポテンシャル差（界面ダイポール強度）が減少する。図中左側の界面ダイポール強度は減少し、図中右側の界面ダイポール強度は増加することになる。逆に、図中右側の電極１５に負電圧を加えると、点線で示す方向の電界が生じ、図中左側の界面ダイポール強度は増加することになる。以上の動作により、第一電極１１と第二電極１５の間に印加する電圧と極性によって、静電ポテンシャルの形状を変えることが可能で、電極間を流れる電流が変化すると期待される。
【００２５】
次に、図３で示したポテンシャル変化が電流に与える影響を考察する。ここで絶縁膜中の欠陥は十分に少なく、トラップ起因のホッピング伝導は無視できると仮定する。すなわち、トンネル電流が主な電流成分であり、絶縁膜の積層構造が形成する電子に対するポテンシャル障壁によって電流は決まることになる。
【００２６】
図４のバンド図は、ＢＥ（Bottom electrode）のＴｉＮ上に、１ｎｍのＨｆＯ2、２ｎｍのＳｉＯ2、２ｎｍのＨｆＯ2、ＴＥ（Top electrode）のＩｒの順で積層した積層構造を仮定し、電圧０Ｖにおける伝導帯下端の分布を示している。また、左側のＨｆＯ2／ＳｉＯ2界面に±数百ｍＶのポテンシャル変化を生む界面ダイポール変調層を仮定する。正バイアス印加による界面ダイポール変調の効果により、変調前の実線から変調後の点線のように伝導帯下端の分布が変化すると予想される。
【００２７】
次に、実際にトンネル電流が流れる電圧印加状態におけるトンネル障壁を説明する。図５（ａ）は、ＴＥに＋３Ｖを印加した状態である。ＨｆＯ2／ＳｉＯ2界面の界面ダイポール変調層が動作することで、変調前の実線から変調後の点線のように伝導帯下端の分布が変化すると予想される。すなわち、トンネル障壁が減少し、トンネル電流は増加すると予想される。一方、図５（ｂ）は、ＴＥに−３Ｖを印加した状態である。前述の＋３Ｖとは逆のトンネリング障壁の変化が起こる。ここでは、変調動作前の実線で示す障壁では、ＳｉＯ2の伝導帯に直接、電子が遷移するFowler-Nordheim（ＦＮ）トンネリングが起こるが、ダイポール変調後は、ＦＮンネリングが消えるため、電流は減少すると予想される。
【００２８】
以上のように、正負電圧側で異なる電流変化が現れると予想されるが、この非対称性の原因の一つは、ＢＥのＴｉＮに比べてＴＥのＩｒの仕事関数が大きいことにある。すなわち、絶縁膜の材料物性のみでなく、金属電極の物性もメモリ動作に影響を与えることになる。以上のように、絶縁膜および金属電極の材料を適切に選ぶことで、正負バイアスを交互に印加することで動作するメモリ素子が実現できると期待される。
【００２９】
図５に示す２つのトンネル障壁は、正負バイアス印加で非対称性を持つことを示している。最も大きな違いは、＋３Ｖを印加した状態で形成されるトンネル障壁は、ＢＥに接するＨｆＯ2とＳｉＯ2の厚さでトンネル距離が、−３Ｖを印加した状態では、ＴＥに接するＨｆＯ2とＳｉＯ2の厚さで決まることになる。
【００３０】
以上のように、上記の金属電極の違いおよび左右の第一絶縁膜の厚さの違いに依存して、バイアスの極性によってトンネル障壁が変わるため、正負電圧領域の電流に違いが現れると期待される。すなわち、整流素子として働くと期待される。尚、上述の金属電極の仕事関数の違いによる影響は下記の文献２で、絶縁膜のトンネル障壁の非対称による影響は文献３で報告されている。文献２は「P. Periasamy, J. J. Berry, A. A. Dameron, J. D. Bergeson, D. S. Ginley, R. P. O’Hayre, and P. A. Parilla, "Fabrication and Characterization of MIM Diodes Based on Nb/Nb2O5 Via a Rapid Screening Technique", Advanced Materials 23, 3080-3085 (2011)」、文献３は「N. Alimardani and J. F. Conley, “Step tunneling enhanced asymmetry in asymmetric electrode metal-insulator-insulator-metal tunnel diodes”, APPLIED PHYSICS LETTERS 102, 143501 (2013)」である。
【実施例１】
【００３１】
次に、本発明の実施例１について説明する。図２に示した一実施形態の不揮発性記憶素子１０は、スパッタリング法、ＣＶＤ（chemical vapor deposition）法、ＡＬＤ（atomic layer deposition）法、電子ビーム蒸着法、抵抗加熱蒸着法などの薄膜堆積方法を用いて作製することが可能である。ここでは、作製の一例として、酸化物の積層構造を電子ビーム蒸着法で作製した作製工程を説明する。
【００３２】
絶縁膜としてＨｆＯ2とＳｉＯ2、界面ダイポール変調層として１分子層のＴｉＯ2、ＢＥとしてＴｉＮ、ＴＥとしてＩｒを用いた。まず、１００ｎｍＳｉＯ2を形成したＳｉ基板上に、２０ｎｍのＴｉＮ、５０ｎｍのＷ、２０ｎｍのＴｉＮで積層構造を形成しＢＥとした。その上に、電子ビーム蒸着法により、１ｎｍのＨｆＯ2、１分子層のＴｉＯ2、２ｎｍのＳｉＯ2、２ｎｍのＨｆＯ2の順で、酸化物を堆積した。最後に、電子ビーム蒸着法でＩｒのＴＥを形成して、実施例１の不揮発性記憶素子の作製を終了する。
【００３３】
図６は、電子ビーム蒸着法で作製した実施例１の不揮発性記憶素子の電流対電圧特性（Ｉ−Ｖ特性）の一例である。正電圧側で電圧を増加させると、１Ｖ付近から電流が増加し始めており、予想通り電子のトンネリングが起こっている。一旦、電圧を２.７Ｖまで増加させた後に減少させると、電圧の増加時に比べて高い電流が観察される。これは、高い電圧を加えると、図５（ａ）に示すように、界面ダイポールが変調され、トンネル障壁が減少するためと理解される。
【００３４】
次に、負電圧側へ電圧を加えると、−２Ｖ付近でも電流の増加が起こらず、更に負電圧を加えると緩やかな電流増加が観察され始める。明らかに、正電圧側における電流値に比べて小さいことがわかる。すなわち、整流作用が達成できていると言える。また、一旦、−３.５Ｖを加えた後に電圧
を増加させると、減少させた際の電流に比べて小さくなっている。これは、図５（ｂ）に示すように、界面ダイポールの変調によりトンネル障壁の増加および幅が増加したことに対応すると考えられる。以上の結果より、本実施例により、抵抗変化動作と整流作用を実現できたことがわかる。
【００３５】
図６に示す実施例１の不揮発性記憶素子のＩ−Ｖ特性において、例えば、点線で示す＋１.８Ｖの電圧で電流値を読み出すと仮定する。＋２.７Ｖを加えた後では、６×１０-7Ａの電流が流れ、これをＬＲＳ状態とする。一方、−３.５Ｖを加えた後では、１×１０-8Ａとなっており、これをＨＲＳ状態とする。ＬＲＳとＨＲＳに一桁以上の電流差を確保できており、情報記憶として利用できることがわかる。一方、−１.８Ｖの電流値は、１×１０-9Ａ以下であり、読み出し電圧である＋１.８ＶのＨＲＳ状態よりも一桁程低い値となっている。この違いは、図１のメモリセルアレイを同ＭＩＭ構造で構成する場合、隣接する全ての素子がＬＲＳ状態であったとしても、スネーク電流を一桁以上、抑制できることを意味する。したがって、上記の条件で動作させることで、抵抗変化動作とスネーク電流の抑制が可能である。
【００３６】
図７は、実施例１の不揮発性記憶素子を用いて、書き込み、読み出し、及び消去の動作の流れを示すフロー図である。ステップＳ１０で各処理が選択される。読み出し動作では、読み出し電圧Ｖreadで電流Ｉを検出する。ＬＲＳ状態を’１’、ＨＲＳ状態を’０’と割り当て、’１’から’０’への書き換えに必要な負電圧をＲｅｓｅｔ電圧Ｖreset、’０’から’１’への書き換えに必要な正電圧をＳｅｔ電圧Ｖsetと呼ぶ。実施例１のＩ−Ｖ特性では、Ｖresetは−３.５Ｖ以下、Ｖsetは＋２.７Ｖとなる。書き込み動作では、書き込みの情報、’１’または’０’、を決め（Ｓ２０）、それぞれに対応して＋Ｖsetまたは−Ｖresetのパルス電圧を印加する（Ｓ２１、Ｓ２２）。読み出し動作は、＋Ｖreadを印加した際の電流値Ｉreadを読み出し（Ｓ３０）、電流値Ｉreadと閾値電流Ｉtとを比較し（Ｓ３１）、その比較結果から’１’か’０’かを判別する（Ｓ３２、Ｓ３３）。不揮発性素子の情報を消去する場合は、−Ｖresetを印加することで行う（Ｓ４０）。以上の動作を図１のクロスバー型構造のワードとビット線に適用することで、任意のＭＩＭ素子の書き込みと読み出しが可能となる。
【実施例２】
【００３７】
次に、本発明の他の実施例２について説明する。図８は、本発明の実施例２に係る不揮発性記憶素子の断面構造を示す。同図において、界面ダイポール変調層１３は、左右の二箇所の第一絶縁膜１２と第二絶縁膜１４の接合界面に導入されている。この構造では、図中の静電ポテンシャルの変化が生じ、図２の実施形態と同様にトンネル障壁が変化することで電流変化を生じる。図２の一層の界面ダイポール変調層を導入した構造に比べて、静電ポテンシャルの変調は大きくなるため、大きな電流変化を実現するうえで有利となる。また、図２の不揮発性記憶素子と同様に、第一絶縁膜１２に電子親和力の大きな材料、第二絶縁膜１４に電子親和力の小さな材料を選び、左右の第一絶縁膜１２の厚さを変えることで、非対称なトンネル障壁を実現でき、整流作用を有すると予想される。
【実施例３】
【００３８】
図９は、更に他の実施例３を示している。前述の図２および図８の実施例は、比較的大きな電流で動作させる素子となるが、ＨＲＳとＬＲＳの抵抗差を大きくするには不利に働く。図９の実施例３では、絶縁膜１２、１４の積層数を５層に増やし、その中の２つの界面に界面ダイポール変調層１３を導入している。積層数が増えるため、トンネル障壁が増加し、電流は減少するが、トンネル障壁の変化を制御し易いため、大きな電流変化を実現できる。また、界面ダイポール変調層１３は、さらに別の界面に導入しても良い。また、整流作用も、前述の実施例と同様、非対称なトンネル障壁によって実現可能である。
【００３９】
本発明の各実施例は、ＨｆＯ2、ＳｉＯ2、ＴｉＯ2などの現在の半導体デバイス製造と親和性の高い材料で実現でき、更に現状の半導体デバイス製造で使用している薄膜堆積技術で作製できるため、現状の製造技術と設備で比較的容易に作製できる。また、絶縁膜１２、１４の積層部が１０ｎｍ以下の薄さであるため、微細加工に有利であり、従来のメモリ素子とセレクターが分離された構造に比べ、高集積化および低製造コスト化に有利である。
【００４０】
次に、本発明の不揮発性記憶素子を用いた応用例について説明する。図１０は、本発明の界面ダイポール変調型不揮発性記憶素子を用いたメモリセルアレイ回路の回路図を示す。このセルアレイ回路は、平行に配線されたワード線に対して直交して配線されたビット線との各交差部にセルが配置された構成である。各セルは、図１０中のシンボルで示す図２に示した不揮発性記憶素子１０と同様の構成の不揮発性記憶素子のＴＥがワード線に接続され、ＢＥがビット線に接続された構成である。所望の素子抵抗の状態を変更する場合、素子に接続されるワード線とビット線の間に電圧を印加し、バイアスの極性と大きさによってＨＲＳまたはＬＲＳを選択する。読み出す場合も、素子に接続されるワード線とビット線の間に読み出し電圧を加えることで、ＨＲＳまたはＬＲＳを電流として判別する。以上のメモリセル回路によれば、本発明の不揮発性記憶素子を用いて高集積・大容量化が可能な回路構成を実現できる。
【００４１】
本発明の実施形態（実施例）について、図を参照しながら説明をした。しかし、本発明はこれらの実施形態に限られるものではない。例えば図２の金属電極１１、１５は高濃度の不純物を含む半導体や、バンドギャップが小さな半導体であってもよい。さらに、本発明はその趣旨を逸脱しない範囲で当業者の知識に基づき種々なる改良、修正、変形を加えた態様で実施できるものである。
【符号の説明】
【００４２】
１０  不揮発性記憶素子
１１  第一金属電極
１２  第一絶縁膜
１３  界面ダイポール変調層
１４  第二絶縁膜
１５  第二金属電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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