(57)【要約】【課題】ウェルを配置する固体撮像素子において、ウェル上の回路の誤動作を抑制しつつ、面積効率を向上させる。【解決手段】第１ウェルは、基板内の不純物と極性が同一の不純物を含む。第２ウェルは、基板内の不純物と極性が同一の不純物を含んで第１ウェルに隣接して配置される。第１回路は、第１ウェルに配置されて所定の期間内にノイズを生じる。第２回路は、第２ウェルに配置されて前記所定の期間と異なる期間内にノイズを生じる。【選択図】図９
2020014152.tif 000002
【特許請求の範囲】
【請求項１】
基板内の不純物と極性が同一の不純物を含む第１ウェルと、
前記基板内の不純物と極性が同一の不純物を含んで前記第１ウェルに隣接して配置された第２ウェルと、
前記第１ウェルに配置されて所定の期間内にノイズを生じる第１回路と、
前記第２ウェルに配置されて前記所定の期間と異なる期間内にノイズを生じる第２回路と
を具備する固体撮像素子。
【請求項２】
前記第１回路は、前記所定の期間内にアナログ信号をデジタル信号に変換するアナログデジタル変換器である
請求項１記載の固体撮像素子。
【請求項３】
時間の経過に伴って周波数が変化するクロック信号に同期して計数値を計数して当該計数値を示す時刻コードを生成する時刻コード発生部をさらに具備し、
前記アナログデジタル変換器は、
前記アナログ信号と所定の参照信号とを比較して比較結果を出力する比較器と、
前記比較結果が反転したときの前記時刻コードを前記デジタル信号として記憶するデータ記憶部と
を備える請求項２記載の固体撮像素子。
【請求項４】
前記第２回路は、データを保持し、前記所定の期間と異なる期間内に前記データの更新を行うメモリである
請求項１記載の固体撮像素子。
【請求項５】
前記第２回路は、前記所定の期間と異なる期間内にデータを出力する出力制御部である
請求項１記載の固体撮像素子。
【請求項６】
基板内の不純物と極性が逆の不純物を含む第３ウェルと、
前記第３ウェルに配置されて前記第１回路および前記第２回路の動作を制御する制御回路と
をさらに具備する請求項１記載の固体撮像素子。
【請求項７】
光電変換によりアナログ信号を生成する画素回路をさらに具備し、
前記画素回路は、所定の受光チップに配置され、
前記第１回路および前記第２回路は、前記受光チップに積層されたチップに配置される
請求項１記載の固体撮像素子。
【請求項８】
前記第１回路および前記第２回路は、前記受光チップに積層された複数の回路チップに分散して配置される
請求項７記載の固体撮像素子。
【請求項９】
基板内の不純物と極性が同一の不純物を含む第１ウェルと、
前記基板内の不純物と極性が同一の不純物を含んで前記第１ウェルに隣接して配置された第２ウェルと、
前記第１ウェルに配置されて所定の期間内にノイズを生じる第１回路と、
前記第２ウェルに配置されて前記所定の期間と異なる期間内にノイズを生じる第２回路と、
光電変換により所定のアナログ信号を生成して前記第１回路に供給する画素回路と
を具備する固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、固体撮像素子、および、撮像装置に関する。詳しくは、ウェル上に回路が配置された固体撮像素子、および、撮像装置に関する。
【背景技術】
【０００２】
従来より、固体撮像素子などにおいて、ノイズを抑制するためにトリプルウェル構造が利用されている。このトリプルウェル構造は、基板（Ｎ型基板など）上に、その基板と逆極性のウェル（Ｐウェルなど）を配置し、その逆極性のウェル上に、基板と同一極性のウェル（Ｎウェルなど）をアイランド状に配置した構造である。例えば、Ｎ型基板上に、Ｐウェルを形成し、そのＰウェル上にＮウェルを配置し、それらのウェル上に画素回路を配置した固体撮像素子が提案されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２５１３２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上述の従来技術では、Ｎ型基板と同一極性のＮウェルを、逆極性のＰウェル上に形成することにより、そのＮウェル上の素子を基板から絶縁分離し、ノイズを抑制することができる。しかしながら、基板（Ｎ型基板など）上に、基板と同一の極性の複数のウェル（Ｎウェルなど）を隣接して配置すると、それらのＮウェルは基板から分離されていないために、Ｎウェル上の回路の一方から他方へノイズが伝播することがある。そして、そのノイズにより回路に誤動作が生じるおそれがある。ノイズを抑制するには、基板上にＮウェルを配置しなければよいが、Ｎウェル上の回路も削減する必要がある。これにより、基板面積に対する回路面積の割合、言い換えれば、回路の面積効率が低下してしまう。このように、上述の固体撮像素子では、ノイズによる誤動作の抑制と面積効率の向上とを両立することが困難になる、という問題がある。
【０００５】
本技術はこのような状況に鑑みて生み出されたものであり、ウェルを配置する固体撮像素子において、ウェル上の回路の誤動作を抑制しつつ、面積効率を向上させることを目的とする。
【課題を解決するための手段】
【０００６】
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、基板内の不純物と極性が同一の不純物を含む第１ウェルと、上記基板内の不純物と極性が同一の不純物を含んで上記第１ウェルに隣接して配置された第２ウェルと、上記第１ウェルに配置されて所定の期間内にノイズを生じる第１回路と、上記第２ウェルに配置されて上記所定の期間と異なる期間内にノイズを生じる第２回路とを具備する固体撮像素子である。これにより、ノイズによる第１回路および第２の回路の誤動作が抑制されるという作用をもたらす。
【０００７】
また、この第１の側面において、上記第１回路は、上記所定の期間内にアナログ信号をデジタル信号に変換するアナログデジタル変換器であってもよい。これにより、アナログデジタル変換器の誤動作が抑制されるという作用をもたらす。
【０００８】
また、この第１の側面において、時間の経過に伴って周波数が変化するクロック信号に同期して計数値を計数して当該計数値を示す時刻コードを生成する時刻コード発生部をさらに具備し、上記アナログデジタル変換器は、上記アナログ信号と所定の参照信号とを比較して比較結果を出力する比較器と、上記比較結果が反転したときの上記時刻コードを上記デジタル信号として記憶するデータ記憶部とを備えてもよい。これにより、時刻コード発生部の消費電力が削減されるという作用をもたらす。
【０００９】
また、この第１の側面において、上記第２回路は、データを保持し、上記所定の期間と異なる期間内に上記データの更新を行うメモリであってもよい。時刻コード発生部を複数の比較器、および、データ保持部と共有することで、メモリの誤動作が抑制されるという作用をもたらす。
【００１０】
また、この第１の側面において、上記第２回路は、上記所定の期間と異なる期間内にデータを出力する出力制御部であってもよい。これにより、出力制御部の誤動作が抑制されるという作用をもたらす。
【００１１】
また、この第１の側面において、基板内の不純物と極性が逆の不純物を含む第３ウェルと、上記第３ウェルに配置されて上記第１回路および上記第２回路の動作を制御する制御回路とをさらに具備してもよい。これにより、制御回路からのノイズによる第１回路および第２回路の誤動作が抑制されるという作用をもたらす。
【００１２】
また、この第１の側面において、光電変換によりアナログ信号を生成する画素回路をさらに具備し、上記画素回路は、所定の受光チップに配置され、上記第１回路および上記第２回路は、上記受光チップに積層されたチップに配置されてもよい。これにより、チップ当たりの回路規模が削減されるという作用をもたらす。
【００１３】
また、この第１の側面において、上記第１回路および上記第２回路は、上記受光チップに積層された複数の回路チップに分散して配置されてもよい。これにより、チップ当たりの回路規模が削減されるという作用をもたらす。
【００１４】
また、本技術の第２の側面は、基板内の不純物と極性が同一の不純物を含む第１ウェルと、上記基板内の不純物と極性が同一の不純物を含んで上記第１ウェルに隣接して配置された第２ウェルと、上記第１ウェルに配置されて所定の期間内にノイズを生じる第１回路と、上記第２ウェルに配置されて上記所定の期間と異なる期間内にノイズを生じる第２回路と、光電変換により所定のアナログ信号を生成して上記第１回路に供給する画素回路とを具備する固体撮像素子である。これにより、アナログ信号が生成され、ノイズによる第１回路および第２の回路の誤動作が抑制されるという作用をもたらす。
【発明の効果】
【００１５】
本技術によれば、ウェルを配置する固体撮像素子において、ウェル上の回路の誤動作を抑制しつつ、面積効率を向上させることができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００１６】
【図１】本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。
【図２】本技術の第１の実施の形態における固体撮像素子の一構成例を示すブロック図である。
【図３】本技術の第１の実施の形態における固体撮像素子の積層構造の一例を示す図である。
【図４】本技術の第１の実施の形態における画素アレイ部の一構成例を示す平面図である。
【図５】本技術の第１の実施の形態における画素の一構成例を示すブロック図である。
【図６】本技術の第１の実施の形態における画素回路、差動入力回路、電圧変換回路、正帰還回路およびインバータの一構成例を示す回路図である。
【図７】本技術の第１の実施の形態におけるデータ記憶部の一構成例を示すブロック図である。
【図８】本技術の第１の実施の形態におけるラッチ制御回路およびラッチ回路の一構成例を示す回路図である。
【図９】本技術の第１の実施の形態におけるＰ型基板の平面図の一例である。
【図１０】比較例におけるＰ型基板の平面図の一例である。
【図１１】本技術の第１の実施の形態におけるウェルへの回路の配置方法を説明するための図である。
【図１２】本技術の第１の実施の形態におけるウェルへのトランジスタの配置方法を説明するための図である。
【図１３】比較例におけるウェルへのトランジスタの配置方法を説明するための図である。
【図１４】本技術の第１の実施の形態における固体撮像素子の動作の一例を示すタイミングチャートである。
【図１５】本技術の第２の実施の形態におけるＰ型基板の平面図の一例である。
【図１６】本技術の第２の実施の形態における固体撮像素子の動作の一例を示すタイミングチャートである。
【図１７】本技術の第３の実施の形態における固体撮像素子の積層構造の一例を示す図である。
【図１８】本技術の第３の実施の形態における画素の断面図の一例を示す図である。
【図１９】本技術の第２の実施の形態におけるＤＡＣ（Digital Analog Converter）および制御回路の動作の一例を示すタイミングチャートである。
【図２０】車両制御システムの概略的な構成例を示すブロック図である。
【図２１】撮像部の設置位置の一例を示す説明図である。
【発明を実施するための形態】
【００１７】
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（動作期間の異なる２つの回路を隣接するＰウェルに配置する例）
２．第２の実施の形態（動作期間の異なるＡＤＣおよび出力制御部を隣接するＰウェルに配置する例）
３．第３の実施の形態（３層積層構造において、動作期間の異なる２つの回路を隣接するＰウェルに配置する例）
４．第４の実施の形態（クロック信号の周波数を変更し、動作期間の異なる２つの回路を隣接するＰウェルに配置する例）
５．移動体への応用例 
【００１８】
＜１．第１の実施の形態＞
［撮像装置の構成例］
図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データを撮像するための装置であり、光学部１１０、固体撮像素子２００およびＤＳＰ（Digital Signal Processing）回路１２０を備える。さらに撮像装置１００は、表示部１３０、操作部１４０、バス１５０、フレームメモリ１６０、記憶部１７０および電源部１８０を備える。撮像装置１００としては、例えば、デジタルスチルカメラなどのデジタルカメラの他、撮像機能を持つスマートフォンやパーソナルコンピュータ、車載カメラ等が想定される。
【００１９】
光学部１１０は、被写体からの光を集光して固体撮像素子２００に導くものである。固体撮像素子２００は、垂直同期信号ＶＳＹＮＣに同期して、光電変換により画像データを生成するものである。ここで、垂直同期信号ＶＳＹＮＣは、撮像のタイミングを示す所定周波数の周期信号である。固体撮像素子２００は、生成した画像データをＤＳＰ回路１２０に信号線２０９を介して供給する。
【００２０】
ＤＳＰ回路１２０は、固体撮像素子２００からの画像データに対して所定の信号処理を実行するものである。このＤＳＰ回路１２０は、処理後の画像データをバス１５０を介してフレームメモリ１６０などに出力する。
【００２１】
表示部１３０は、画像データを表示するものである。表示部１３０としては、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネルが想定される。操作部１４０は、ユーザの操作に従って操作信号を生成するものである。
【００２２】
バス１５０は、光学部１１０、固体撮像素子２００、ＤＳＰ回路１２０、表示部１３０、操作部１４０、フレームメモリ１６０、記憶部１７０および電源部１８０が互いにデータをやりとりするための共通の経路である。
【００２３】
フレームメモリ１６０は、画像データを保持するものである。記憶部１７０は、画像データなどの様々なデータを記憶するものである。電源部１８０は、固体撮像素子２００、ＤＳＰ回路１２０や表示部１３０などに電源を供給するものである。
【００２４】
［撮像装置の構成例］
図２は、本技術の第１の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この固体撮像素子２００は、ＤＡＣ２１０、時刻コード発生部２２０、駆動回路２３０、画素アレイ部２４０、信号処理部２５０、出力制御部２６０、制御回路２７０およびメモリ２８０を備える。また、画素アレイ部２４０には、二次元格子状に複数の画素が配列される。以下、画素アレイ部２４０において所定の方向に配列された画素の集合を「行」と称し、行に垂直な方向に配列された画素の集合を「列」と称する。
【００２５】
ＤＡＣ２１０は、ＤＡ（Digital to Analog）変換により、スロープ状に変化するアナログの参照信号を生成するものである。このＤＡＣ２１０は、参照信号を画素アレイ部２４０に供給する。
【００２６】
時刻コード発生部２２０は、時刻コードを発生するものである。この時刻コードは、参照信号がスロープ状に変化する期間内の時刻を示す。時刻コード発生部２２０は、例えば、制御回路２７０からの一定周波数のクロック信号に同期して計数値を計数し、その計数値を示すデータを時刻コードとして生成する。時刻コード発生部２２０は、生成した時刻コードを画素アレイ部２４０に供給する。
【００２７】
駆動回路２３０は、制御回路２７０の制御に従って画素アレイ部２４０内の画素を駆動するものである。
【００２８】
信号処理部２５０は、画素データに対して相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）処理などの所定の信号処理を行うものである。処理後の画素データからなる画像データは、出力制御部２６０に供給される。
【００２９】
出力制御部２６０は、制御回路２７０の制御に従って、ＤＳＰ回路１２０などの外部に画像データを出力するものである。
【００３０】
制御回路２７０は、ＤＡＣ２１０、時刻コード発生部２２０、駆動回路２３０、画素アレイ部２４０、信号処理部２５０、出力制御部２６０およびメモリ２８０のそれぞれの動作タイミングを制御するものである。
【００３１】
メモリ２８０は、データを保持し、制御回路２７０の制御に従って信号処理部２５０との間でデータをやりとりするものである。データの読出しが指示された場合には、メモリ２８０は、保持している保持データを信号処理部２５０へ出力し、データの書込みが指示された場合にメモリ２８０は、信号処理部２５０から入力されたデータにより保持データを更新する。例えば、ＳＲＡＭ（Static Random Access Memory）がメモリ２８０として用いられる。
【００３２】
図３は、本技術の第１の実施の形態における固体撮像素子２００の積層構造の一例を示す図である。この固体撮像素子２００は、回路チップ２０２と、その回路チップ２０２に積層された受光チップ２０１とを備える。これらのチップは、ビアなどの接続部を介して電気的に接続される。なお、ビアの他、Ｃｕ−Ｃｕ接合やバンプ、ＴＣＩ（ThruChipInteface）などの誘導結合通信技術により接続することもできる。
【００３３】
[画素アレイ部の構成例]
図４は、本技術の第１の実施の形態における画素アレイ部２４０の一構成例を示すブロック図である。この画素アレイ部２４０は、複数の時刻コード転送部２４１と、複数の画素３００とを備える。また、画素３００は、二次元格子状に配列される。
【００３４】
時刻コード転送部２４１は、時刻コード発生部２２０からの時刻コードを転送するものである。この時刻コード転送部２４１は、時刻コードを画素３００へ転送し、また、画素３００からの時刻コードをデジタルの画素データとして信号処理部２５０に転送する。
【００３５】
［画素の構成例］
図５は、本技術の第１の実施の形態における画素３００の一構成例を示すブロック図である。画素３００は、画素回路３１０とＡＤＣ（Analog Digital Converter）３２０とを備える。ＡＤＣ３２０は、比較回路３２１およびデータ記憶部３７０を備える。また、比較回路３２１は、差動入力回路３３０、電圧変換回路３４０、正帰還回路３５０およびインバータ３６０を備える。
【００３６】
画素回路３１０は、光電変換によりアナログ信号を画素信号ＳＩＧとして生成するものである。画素回路３１０は、画素信号ＳＩＧを差動入力回路３３０に供給する。
【００３７】
ＡＤＣ３２０は、画素信号ＳＩＧをデジタル信号にＡＤ変換するものである。
【００３８】
ＡＤＣ３２０内の差動入力回路３３０は、ＤＡＣ２１０からの参照信号ＲＥＦと、画素回路３１０からの画素信号ＳＩＧとを比較するものである。この差動入力回路３３０は、比較結果を示す比較結果信号を電圧変換回路３４０に供給する。
【００３９】
電圧変換回路３４０は、差動入力回路３３０からの比較結果信号の電圧を変換して正帰還回路３５０に出力するものである。
【００４０】
正帰還回路３５０は、出力の一部を入力（比較結果信号）に加算してインバータ３６０に供給するものである。
【００４１】
インバータ３６０は、正帰還回路３５０からの信号を反転し、出力信号ＶＣＯとしてデータ記憶部３７０に出力するものである。
【００４２】
データ記憶部３７０は、出力信号ＶＣＯが反転したときの時刻コードを保持するものである。
【００４３】
図６は、本技術の第１の実施の形態における画素回路３１０、差動入力回路３３０、電圧変換回路３４０、正帰還回路３５０およびインバータ３６０の一構成例を示す回路図である。
【００４４】
画素回路３１０は、リセットトランジスタ３１１、ＦＤ（Floating Diffusion）３１２、転送トランジスタ３１３、フォトダイオード３１４および排出トランジスタ３１５を備える。リセットトランジスタ３１１、転送トランジスタ３１３および排出トランジスタ３１５として、例えば、Ｎ型のＭＯＳ（Metal-Oxide-Semiconductor）トランジスタが用いられる。
【００４５】
フォトダイオード３１４は、光電変換により電荷を生成するものである。排出トランジスタ３１５は、駆動回路２３０からの駆動信号ＯＦＧに従って露光開始時にフォトダイオード３１４に蓄積された電荷を排出させるものである。
【００４６】
転送トランジスタ３１３は、駆動回路２３０からの転送信号ＴＸに従って、露光終了時にフォトダイオード３１４からＦＤ３１２へ電荷を転送するものである。
【００４７】
ＦＤ３１２は、転送された電荷を蓄積し、蓄積した電荷量に応じた電圧を生成するものである。
【００４８】
リセットトランジスタ３１１は、駆動回路２３０からのリセット信号ＲＳＴに従って、ＦＤ３１２を初期化するものである。
【００４９】
差動入力回路３３０は、ＰＭＯＳ(Positive channel MOS)トランジスタ３３１、３３４および３３６と、ＮＭＯＳ(Negative channel MOS)トランジスタ３３２、３３３および３３５とを備える。
【００５０】
ＮＭＯＳトランジスタ３３２および３３５は、差動対を構成し、これらのトランジスタのソースは、ＮＭＯＳトランジスタ３３３のドレインに共通に接続される。また、ＮＭＯＳトランジスタ３３２のドレインは、ＰＭＯＳトランジスタ３３１のドレインとＰＭＯＳトランジスタ３３１および３３４のゲートとに接続される。ＮＭＯＳトランジスタ３３５のドレインは、ＰＭＯＳトランジスタ３３４のドレインとＰＭＯＳトランジスタ３３６のゲートとリセットトランジスタ３１１のドレインとに接続される。また、ＮＭＯＳトランジスタ３３２のゲートには、参照信号ＲＥＦが入力される。
【００５１】
ＮＭＯＳトランジスタ３３３のゲートには、所定のバイアス電圧Ｖｂが印加され、ＮＭＯＳトランジスタ３３３のソースには、所定の接地電圧が印加される。ＮＭＯＳトランジスタ３３５のゲートは、リセットトランジスタ３１１およびＦＤ３１２および転送トランジスタ３１３に接続される。
【００５２】
ＰＭＯＳトランジスタ３３１、３３４および３３６は、カレントミラー回路を構成する。ＰＭＯＳトランジスタ３３１、３３４および３３６のソースには、電源電圧ＶＤＤＨが印加される。この電源電圧ＶＤＤＨは、電源電圧ＶＤＤＬよりも高い。また、ＰＭＯＳトランジスタ３３６のドレインは、電圧変換回路３４０に接続される。
【００５３】
また、画素回路３１０と、ＮＭＯＳトランジスタ３３２、３３３および３３５とは、受光チップ２０１に配置され、それら以外の回路は、回路チップ２０２に配置される。
【００５４】
電圧変換回路３４０は、ＮＭＯＳトランジスタ３４１を備える。このＮＭＯＳトランジスタ３４１のゲートには電源電圧ＶＤＤＬが印加される。また、ＮＭＯＳトランジスタ３４１のドレインは、ＰＭＯＳトランジスタ３３６のドレインに接続され、ソースは、正帰還回路３５０に接続される。この電圧変換回路３４０により、電源電圧ＶＤＤＨを、より低い電源電圧ＶＤＤＬに変換し、低電圧で動作する回路を後段に配置することができる。なお、電圧変換回路３４０により電源電圧ＶＤＤＨを電源電圧ＶＤＤＬに変換する構成としているが、この構成に限定されない。例えば、電源電圧ＶＤＤＨおよびＶＤＤＬを同じ電圧とし、電圧変換回路３４０が不要な構成としてもよい。
【００５５】
正帰還回路３５０はＰＭＯＳトランジスタ３５１および３５２と、ＮＭＯＳトランジスタ３５３とを備える。インバータ３６０は、ＰＭＯＳトランジスタ３６１およびＮＭＯＳトランジスタ３６２を備える。ＰＭＯＳトランジスタ３５１および３５２は、電源電圧ＶＤＤＬに直列に接続される。また、ＰＭＯＳトランジスタ３５１のゲートには、駆動回路２３０からの駆動信号ＩＮＩ２が入力される。ＰＭＯＳトランジスタ３５２のドレインは、ＮＭＯＳトランジスタ３４１のソースとＮＭＯＳトランジスタ３５３のドレインと、ＰＭＯＳトランジスタ３６１およびＮＭＯＳトランジスタ３６２のゲートとに接続される。
【００５６】
ＮＭＯＳトランジスタ３５３のソースには接地電圧が印加され、ゲートには、駆動回路２３０からの駆動信号ＩＮＩ１が入力される。
【００５７】
ＰＭＯＳトランジスタ３６１およびＮＭＯＳトランジスタ３６２は、電源電圧ＶＤＤＬに直列に接続される。また、ＰＭＯＳトランジスタ３６１およびＮＭＯＳトランジスタ３６２の接続点からは、出力信号ＶＣＯが出力される。また、ＮＭＯＳトランジスタ３６２のソースには、接地電圧が印加される。
【００５８】
なお、画素回路３１０、差動入力回路３３０、電圧変換回路３４０、正帰還回路３５０およびインバータ３６０のそれぞれは、図５で説明した機能を持つのであれば、図６に例示した回路に限定されない。
【００５９】
また、差動入力回路３３０の一部と画素回路３１０とを受光チップ２０１に配置し、残りを回路チップ２０２に配置しているが、各チップへの配置方法は、この構成に限定されない。例えば、画素回路３１０のみを受光チップ２０１に配置し、差動入力回路３３０以降の後段を回路チップ２０２に配置することもできる。
【００６０】
［データ記憶部の構成例］
図７は、本技術の第１の実施の形態におけるデータ記憶部３７０の一構成例を示すブロック図である。このデータ記憶部３７０は、ラッチ制御回路３８０と、Ｄ相データのビット数Ｄ（Ｄは、整数）と同じ個数のラッチ回路３９０と、Ｄ個の双方向バッファ３７１と、リピータ３７２とを備える。ラッチ制御回路３８０は、駆動回路２３０からの制御信号ｘＷＯＲＤと比較器の出力ＶＣＯに従って、リピータ３７２から双方向バッファ３７１を通して入力されるコード値（論理値「０」または「１」）をラッチ回路３９０のいずれかに保持させるものである。
【００６１】
ラッチ回路３９０は、ラッチ制御回路３８０の制御に従って、リピータ３７２からのコード値を保持するものである。双方向バッファ３７１は、駆動回路２３０からの制御信号ｘＰＲＣ、ライトイネーブルＷＥＮおよびリードイネーブルＲＥＮに従って、対応するラッチ回路３９０とリピータ３７２との間でデータを双方向に転送するものである。
【００６２】
リピータ３７２は、時刻コード転送部２４１そのものである。
【００６３】
図８は、本技術の第１の実施の形態におけるラッチ制御回路３８０およびラッチ回路３９０の一構成例を示すブロック図である。このラッチ制御回路３８０は、ＮＯＲゲート３８１と、インバータ３８２および３８３とを備える。また、ラッチ回路３９０は、スイッチ３９１と、インバータ３９２および３９３を備える。
【００６４】
ＮＯＲゲート３８１は、制御信号ｘＷＯＲＤおよび出力信号ＶＣＯの否定論理和（ＮＯＲ）をラッチ制御信号ｘＴとしてインバータ３８２およびラッチ回路３９０に出力するものである。インバータ３８２は、ＮＯＲゲート３８１からの出力値を反転してラッチ制御信号Ｔとしてラッチ回路３９０に出力するものである。
【００６５】
インバータ３８３は、出力信号ＶＣＯを反転してラッチ制御信号Ｌとしてラッチ回路３９０に出力するものである。また、出力信号ＶＣＯはラッチ制御信号ｘＬとしてラッチ回路３９０に供給される。
【００６６】
スイッチ３９１は、ラッチ制御回路３８０からのラッチ制御信号ｘＴおよびＴに従って、インバータ３９２と、ビット線ＬＢＬとの間の経路を開閉するものである。このビット線ＬＢＬは、双方向バッファ３７１に接続される。
【００６７】
インバータ３９２は、ラッチ制御回路３８０からのラッチ制御信号ｘＬおよびＬに従って、インバータ３９３からの信号を反転出力するか、ハイインピーダンスとするものである。
【００６８】
インバータ３９３は、インバータ３９２からの信号を反転してインバータ３９２の入力端子に出力するものである。
【００６９】
なお、ラッチ制御回路３８０およびラッチ回路３９０は、同等の機能を持つものであれば、図８に例示した回路に限定されない。
【００７０】
図９は、本技術の第１の実施の形態におけるＰ型基板４００の平面図の一例である。このＰ型基板４００は、回路チップ２０２に設けられ、Ｐ型基板４００上にはＮウェル４１０、４３０、４４０および４６０などの複数のＮウェルが形成される。
【００７１】
また、Ｎウェル４１０とＮウェル４３０との間にＰウェル４２０が形成され、そのＰウェル４２０に隣接して、Ｎウェル４４０および４６０の間にＰウェル４５０が形成される。Ｎウェル４１０内には、アイランド状にＰウェル４１１および４１２が形成され、Ｎウェル４４０内には、アイランド状にＰウェル４４１および４４２が形成される。
【００７２】
Ｎウェル４１０等のＮウェルは、Ｐ型基板４００内の不純物と逆の極性のＮ型の不純物を含む層である。Ｐウェル４２０等のＰウェルは、Ｐ型基板４００内の不純物と同一の極性のＰ型の不純物を含む層である。Ｐウェルには、ＮＭＯＳトランジスタなどの素子が配置され、ＮウェルにはＰＭＯＳトランジスタなどの素子が配置される。
【００７３】
なお、Ｎウェル４４０は、特許請求の範囲に記載の第３ウェルの一例である。Ｐウェル４２０は、特許請求の範囲に記載の第１ウェルの一例であり、Ｐウェル４５０は、特許請求の範囲に記載の第２ウェルの一例である。
【００７４】
また、Ｐ型基板４００の平面に平行な水平方向をＸ方向とし、その平面に垂直な方向をＺ方向とする。Ｘ方向およびＺ方向に垂直な方向をＹ方向とする。
【００７５】
ここで、Ｎウェルは、Ｐ型基板４００と極性が異なるため、Ｎウェル内の素子は、周囲から絶縁され、周辺回路からのノイズの影響は受けない。また、Ｎウェル内のＰウェル（Ｐウェル４１１など）上の素子も、Ｎウェルにより絶縁されるため、ノイズの影響は受けない。一方、Ｐ型基板４００上のＰウェル（Ｐウェル４２０など）は、絶縁されていないため、周辺回路からのノイズの影響により誤動作を生じるおそれがある。
【００７６】
一方、Ｐウェル４２０上の回路においてノイズが生じる動作期間と、隣接するＰウェル４５０上の回路においてノイズの生じる動作期間とが重なると、それらの一方のノイズにより他方が誤動作するおそれがある。この誤動作を抑制するため、隣接するＰウェル４２０およびＰウェル４５０のそれぞれには、ノイズの生じる動作期間が互いに異なる回路が配置される。
【００７７】
ノイズの生じる動作期間は、回路の種類により異なる。例えば、ＡＤＣ３２０では、ＡＤ変換を行う期間においてノイズが生じる。メモリ２８０では保持データを更新する期間においてノイズが生じる。制御回路２７０では、クロック信号に同期して、ＡＤＣ３２０やメモリ２８０の動作タイミングの制御を行う期間においてノイズを生じる。ＡＤＣ３２０およびメモリ２８０の上述の動作期間が重ならないとすると、例えば、ＡＤＣ３２０内のＡＤＣ内部回路５１０がＮウェル４２０およびＰウェル４５０に配置され、メモリ２８０がＰウェル４５０およびＮウェル４６０に配置される。なお、Ｐウェル４２０および４５０に配置する回路は、互いにノイズの生じる動作期間の異なるものであれば、ＡＤＣ３２０内のＡＤＣ内部回路５１０およびメモリ２８０の組合せに限定されない。また、ＡＤＣ３２０は、特許請求の範囲に記載の第１回路の一例であり、メモリ２８０は、特許請求の範囲に記載の第２回路の一例である。
【００７８】
制御回路２７０は、例えば、Ｎウェル４４０に配置され、ＡＤＣ３２０内のカレントミラー回路５２０がＮウェル４３０に配置される。制御回路２７０は、ＡＤＣ３２０およびメモリ２８０の動作期間中にノイズを生じるノイズ源となるが、Ｎウェル４４０により周辺回路から分離されているため、ノイズによる誤動作は抑制される。
【００７９】
カレントミラー回路５２０は、図６に例示した差動入力回路３３０のＰＭＯＳトランジスタ３３１、３３４および３３６からなる回路に該当する。また、ＡＤＣ内部回路５１０は、ＡＤＣ３２０のうち、カレントミラー回路５２０の後段の回路に該当する。
【００８０】
なお、Ｐ型基板４００にウェルを配置しているが、Ｎ型基板にウェルを配置することもできる。Ｎ型基板を用いる場合には、同図におけるＮウェルの位置にＰウェルが配置され、Ｐウェルの位置にＮウェルが配置される。
【００８１】
図１０は、比較例におけるＰ型基板４００の平面図の一例である。比較例として、制御回路２７０をＰウェル４５０およびＮウェル４６０に配置した構成を想定する。この比較例では、Ｐウェル４２０を配置し、そのＰウェル４２０にＡＤＣ内部回路５１０上の素子を設けることができない。これは、Ｐウェル４５０が周辺回路から分離されておらず、制御回路２７０からのノイズが伝播してＡＤＣ内部回路５１０を誤動作させるおそれがある理由による。
【００８２】
これに対して、図９に例示したように、Ｐウェル４５０に、ＡＤＣ３２０と動作期間が異なるメモリ２８０を配置する構成では、Ｐウェル４２０を設け、そのＰウェル４２０上にもＡＤＣ３２０内の素子を配置することができる。これにより、ノイズによる誤動作を抑制しつつ、比較例よりも面積効率を向上させることができる。
【００８３】
図１１は、本技術の第１の実施の形態におけるウェルへの回路の配置方法を説明するための図である。同図における下方の断面図は、図９のＡ１−Ａ２軸に沿って切断した際のＰ型基板４００の断面図である。
【００８４】
ＡＤＣ内部回路５１０において、正帰還回路３５０およびインバータ３６０内のＰＭＯＳトランジスタ群をＰＭＯＳブロック５１１とし、ＮＭＯＳトランジスタ群をＮＭＯＳブロック５１２とする。また、ラッチ制御回路３８０およびラッチ回路３９０内のＰＭＯＳトランジスタ群をＰＭＯＳブロック５１３とし、ＮＭＯＳトランジスタ群をＮＭＯＳブロック５１４とする。
【００８５】
ＮＭＯＳブロック５１４内のＮＭＯＳトランジスタは、例えば、Ｐウェル４１１や４１２に配置される。ＰＭＯＳブロック５１１および５１３内のＰＭＯＳトランジスタは、例えば、Ｎウェル４１０に配置される。電圧変換回路３４０およびＮＭＯＳブロック５１２内のＮＭＯＳトランジスタは、Ｐウェル４２０に配置される。カレントミラー回路５２０内のＰＭＯＳトランジスタは、Ｎウェル４３０内に配置される。
【００８６】
図１２は、本技術の第１の実施の形態におけるウェルへのトランジスタの配置方法を説明するための図である。
【００８７】
カレントミラー回路５２０内のＰＭＯＳトランジスタ３３１、３３４および３３６は、Ｎウェル４３０に配置される。電圧変換回路３４０内のＮＭＯＳトランジスタ３４１と、ＮＭＯＳブロック５１２内のＮＭＯＳトランジスタ３５３および３６２は、Ｐウェル４２０に配置される。ＰＭＯＳブロック５１１内のＰＭＯＳトランジスタ３５１、３５２および３６１は、Ｎウェル４１０に配置される。
【００８８】
Ｐウェル４２０のＹ方向の長さをプロセス的に有意な１マイクロメートル（μｍ）とすると、ＮＭＯＳトランジスタを、このウェルに配置することができれば、ＡＤＣ３２０のレイアウト可能領域を広げることができる。
【００８９】
図１３は、比較例におけるウェルへのトランジスタの配置方法を説明するための図である。比較例において、カレントミラー回路５２０内のＰＭＯＳトランジスタは、Ｎウェル４３０に配置される。電圧変換回路３４０およびＮＭＯＳブロック５１２内のＮＭＯＳトランジスタは、Ｐウェル４１２に配置される。ＰＭＯＳブロック５１１内のＰＭＯＳトランジスタは、Ｎウェル４１０に配置される。同図に例示するように、比較例では、ノイズの影響を抑制するため、Ｐウェル４２０を配置することができず、Ｎウェル４１０および４３０の間の部分がデッドスペースとなる。
【００９０】
[固体撮像素子の動作例]
図１４は、本技術の第１の実施の形態における固体撮像素子２００の動作の一例を示すタイミングチャートである。垂直同期信号ＶＳＹＮＣの周期を１Ｖ期間とする。
【００９１】
１Ｖ期間の開始のタイミングＴ１０の前において駆動回路２３０は、駆動信号ＯＦＧを供給し、画素回路３１０の露光を開始させる。駆動回路２３０は、タイミングＴ１０の後においてリセット信号ＲＳＴを供給し、画素回路３１０にアナログの画素信号を生成させる。このときの画素信号のレベルをリセットレベルと称する。
【００９２】
タイミングＴ１１からタイミングＴ１２までの期間において、ＡＤＣ３２０は、リセットレベルをデジタル信号に変換する。
【００９３】
そして、タイミングＴ１３からタイミングＴ１４までの期間においてメモリ２８０は、ＡＤ変換後のリセットレベルにより保持データを更新する。
【００９４】
タイミングＴ１４の直後の露光終了時に、駆動回路２３０は、転送信号ＴＸを供給する。これにより、ＦＤ３１２に電荷が転送され、受光量に応じたアナログの画素信号が生成される。このときの画素信号のレベルを信号レベルと称する。
【００９５】
タイミングＴ１５からタイミングＴ１６までの期間において、ＡＤＣ３２０は、信号レベルをデジタル信号に変換する。
【００９６】
そして、タイミングＴ１７からタイミングＴ１８までの期間において、メモリ２８０は、ＡＤ変換後のリセットレベルを信号処理部２５０に出力する。そして、信号処理部２５０は、リセットレベルと信号レベルとの差分を求め、その差分をメモリ２８０に供給する。メモリ２８０は、その差分により保持データを更新する。
【００９７】
同図に例示したように、ＡＤＣ３２０がリセットレベルおよび信号レベルをＡＤ変換する動作期間と、メモリ２８０が、データの更新を行う動作期間とが異なる。このため、これらの回路が隣接するＰウェル上に配置されても、一方の回路の動作期間に生じたノイズが他方に影響を与えることが無い。
【００９８】
このように、本技術の第１の実施の形態では、隣接するＰウェル４２０および４５０に、互いにノイズが生じる期間の異なるＡＤＣ３２０およびメモリ２８０を配置したため、一方の回路で生じたノイズによる他方の誤動作を抑制することができる。
【００９９】
＜２．第２の実施の形態＞
上述の第１の実施の形態では、ＡＤＣ３２０とノイズの生じる期間の異なる回路としてメモリ２８０を配置していたが、レイアウトの都合上、メモリ２８０をＡＤＣ３２０に隣接して配置することができないおそれがある。この第２の実施の形態の固体撮像素子２００は、メモリ２８０の代わりに出力制御部２６０を配置した点において第１の実施の形態と異なる。
【０１００】
図１５は、本技術の第２の実施の形態におけるＰ型基板４００の平面図の一例である。この第２の実施の形態のＰ型基板４００は、Ｐウェル４５０およびＮウェル４６０において、メモリ２８０の代わりに出力制御部２６０が配置される点において第１の実施の形態と異なる。
【０１０１】
図１６は、本技術の第２の実施の形態における固体撮像素子２００の動作の一例を示すタイミングチャートである。タイミングＴ１０乃至Ｔ２０の１Ｖ期間内のタイミングＴ１１からタイミングＴ１２までの期間において、ＡＤＣ３２０は、リセットレベルをデジタル信号に変換する。
【０１０２】
タイミングＴ１２からタイミングＴ１５までの期間において、メモリ２８０は、ＡＤ変換後のリセットレベルにより保持データを更新する。
【０１０３】
タイミングＴ１５からタイミングＴ１６までの期間において、ＡＤＣ３２０は、信号レベルをデジタル信号に変換する。
【０１０４】
タイミングＴ１６からタイミングＴ１８までの期間において、メモリ２８０は、リセットレベルおよび信号レベルの差分により保持データを更新する。
【０１０５】
タイミングＴ１８からタイミングＴ２０までの期間において、出力制御部２６０は、差分の画素データを外部へ出力する。この期間において、出力制御部２６０にノイズが生じる。なお、外部出力の前に、信号処理部２５０などが信号圧縮などを行い、データ帯域を絞る処理をさらに行ってもよい。
【０１０６】
同図に例示したように、ＡＤＣ３２０および出力制御部２６０のそれぞれでノイズの生じる動作期間が異なる。このため、隣接するＰウェル４２０および４５０に、ＡＤＣ３２０および出力制御部２６０を配置しても、一方の回路の動作期間に生じたノイズが他方に影響を与えることが無い。
【０１０７】
このように、第２の実施の形態では、隣接するＰウェル４２０および４５０に、互いにノイズが生じる期間の異なるＡＤＣ３２０および出力制御部２６０を配置したため、一方の回路で生じたノイズによる他方の誤動作を抑制することができる。
【０１０８】
＜３．第３の実施の形態＞
上述の第１の実施の形態では、受光チップ２０１および回路チップ２０２の２つのチップに、固体撮像素子２００上の回路を分散して配置していたが、画素数が多くなるほど、チップごとの回路規模が増大するおそれがある。この第３の実施の形態の固体撮像素子２００は、積層された３つのチップに、固体撮像素子２００内の回路を分散して配置する点において第１の実施の形態と異なる。
【０１０９】
図１７は、本技術の第３の実施の形態における固体撮像素子２００の積層構造の一例を示す図である。この第３の実施の形態の固体撮像素子２００では、回路チップ２０３がさらに積層される点において第１の実施の形態と異なる。
【０１１０】
図１８は、本技術の第３の実施の形態における画素の断面図の一例を示す図である。受光チップ２０１には、オンチップレンズ６０１、カラーフィルタ６０２、フォトダイオード３１４および配線層６１１が設けられる。また、回路チップ２０２には、配線層６１２が設けられる。受光チップ２０１と回路チップ２０２とは、一点鎖線の個所でＣｕ−Ｃｕ接合により貼り合わされている。
【０１１１】
また、回路チップ２０３には、配線層６１３が設けられる。回路チップ２０２と回路チップ２０３とは、一点鎖線の個所でＣｕ−Ｃｕ接合により貼り合わされている。また、配線層６１３は、貫通電極６２１により、配線層６１２と接続されている。それぞれのチップへの回路の配置方法は限定されない。例えば、図６において回路チップ２０２に配置していたカレントミラー回路以降の回路が回路チップ２０２および２０３に分散して配置される。
【０１１２】
このように、本技術の第３の実施の形態では、固体撮像素子２００内の回路を３つのチップに分散して配置したため、第１の実施の形態と比較してチップごとの回路規模を削減することができる。
【０１１３】
＜４．第４の実施の形態＞
上述の第１の実施の形態では、制御回路２７０が一定周波数のクロック信号を時刻コード発生部２２０に供給し、時刻コード発生部２２０は、そのクロック信号に同期して計数値を計数し、時刻コードを生成していた。しかし、高照度であるほど、計数を行う期間が長くなり、消費電力が増大するおそれがある。この第４の実施の形態の固体撮像素子２００は、時間の経過に伴ってクロック信号の周波数を変化させて、消費電力を削減する点において第１の実施の形態と異なる。
【０１１４】
図１９は、本技術の第４の実施の形態における、ＤＡＣ２１０および制御回路２７０の動作の一例を示すタイミングチャートである。
【０１１５】
ＤＡＣ２１０は、１Ｖ期間においてリセットレベルを変換するためのタイミングＴ３１乃至Ｔ３２の期間と、信号レベルを変換するためのタイミングＴ３３乃至Ｔ３８の期間とにおいて、スロープ状の参照信号ＲＥＦを供給する。
【０１１６】
また、制御回路２７０は、信号レベルを変換するためのＴ３３乃至Ｔ３８の期間において、時刻コード発生部２２０へのクロック信号ＣＬＫの周波数を時間の経過に伴って変化（例えば、低下）させる。例えば、Ｔ３１乃至Ｔ３２の期間と、Ｔ３３乃至Ｔ３４の期間とにおいてクロック信号ＣＬＫの周波数は、Ｆヘルツ（Ｈｚ）である。Ｔ３４乃至Ｔ３５の期間においてクロック信号ＣＬＫの周波数は、Ｆ／２ヘルツ（Ｈｚ）に低下する。Ｔ３５乃至Ｔ３６の期間においてクロック信号ＣＬＫの周波数は、Ｆ／４ヘルツ（Ｈｚ）に低下し、Ｔ３６乃至Ｔ３７の期間においてクロック信号ＣＬＫの周波数は、Ｆ／８ヘルツ（Ｈｚ）に低下する。Ｔ３７乃至Ｔ３８の期間においてクロック信号ＣＬＫの周波数は、Ｆ／１６ヘルツ（Ｈｚ）に低下する。
【０１１７】
このように周波数が変化するクロック信号ＣＬＫに同期して時刻コード発生部２２０は、計数値を計数し、その計数値の時刻コードを生成する。これにより、高照度ほど時刻コードの遷移が粗くなり、周波数を低下させない場合と比較して計数回数が少なくなって時刻コード発生部２２０の消費電力を削減することができる。
【０１１８】
このように、本技術の第４の実施の形態によれば、時間の経過に伴って周波数が変化するクロック信号ＣＬＫに同期して時刻コード発生部２２０が時刻コードを生成するため、周波数を一定にする場合よりも消費電力を削減することができる。
【０１１９】
＜５．移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
【０１２０】
図２０は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
【０１２１】
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２０に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
【０１２２】
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
【０１２３】
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
【０１２４】
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
【０１２５】
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
【０１２６】
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
【０１２７】
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
【０１２８】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【０１２９】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
【０１３０】
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２０の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
【０１３１】
図２１は、撮像部１２０３１の設置位置の例を示す図である。
【０１３２】
図２１では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
【０１３３】
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
【０１３４】
なお、図２１には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
【０１３５】
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
【０１３６】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【０１３７】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
【０１３８】
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
【０１３９】
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、図１の撮像装置１００は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、面積効率を高くすることができるため、撮像部１２０３１の性能を向上させることができる。
【０１４０】
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
【０１４１】
なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
【０１４２】
なお、本技術は以下のような構成もとることができる。
（１）基板内の不純物と極性が同一の不純物を含む第１ウェルと、
前記基板内の不純物と極性が同一の不純物を含んで前記第１ウェルに隣接して配置された第２ウェルと、
前記第１ウェルに配置されて所定の期間内にノイズを生じる第１回路と、
前記第２ウェルに配置されて前記所定の期間と異なる期間内にノイズを生じる第２回路と
を具備する固体撮像素子。
（２）前記第１回路は、前記所定の期間内にアナログ信号をデジタル信号に変換するアナログデジタル変換器である
前記（１）記載の固体撮像素子。
（３）時間の経過に伴って周波数が変化するクロック信号に同期して計数値を計数して当該計数値を示す時刻コードを生成する時刻コード発生部をさらに具備し、
前記アナログデジタル変換器は、
前記アナログ信号と所定の参照信号とを比較して比較結果を出力する比較器と、
前記比較結果が反転したときの前記時刻コードを前記デジタル信号として記憶するデータ記憶部と
を備える前記（２）記載の固体撮像素子。
（４）前記第２回路は、データを保持し、前記所定の期間と異なる期間内に前記データの更新を行うメモリである
前記（１）から（３）のいずれかに記載の固体撮像素子。
（５）前記第２回路は、前記所定の期間と異なる期間内にデータを出力する出力制御部である
前記（１）から（４）のいずれかに記載の固体撮像素子。
（６）基板内の不純物と極性が逆の不純物を含む第３ウェルと、
前記第３ウェルに配置されて前記第１回路および前記第２回路の動作を制御する制御回路と
をさらに具備する前記（１）から（５）のいずれかに記載の固体撮像素子。
（７）光電変換によりアナログ信号を生成する画素回路をさらに具備し、
前記画素回路は、所定の受光チップに配置され、
前記第１回路および前記第２回路は、前記受光チップに積層されたチップに配置される
前記（１）記載の固体撮像素子。
（８）前記第１回路および前記第２回路は、前記受光チップに積層された複数の回路チップに分散して配置される
前記（７）記載の固体撮像素子。
（９）基板内の不純物と極性が同一の不純物を含む第１ウェルと、
前記基板内の不純物と極性が同一の不純物を含んで前記第１ウェルに隣接して配置された第２ウェルと、
前記第１ウェルに配置されて所定の期間内にノイズを生じる第１回路と、
前記第２ウェルに配置されて前記所定の期間と異なる期間内にノイズを生じる第２回路と、
光電変換により所定のアナログ信号を生成して前記第１回路に供給する画素回路と
を具備する固体撮像素子。
【符号の説明】
【０１４３】
１００  撮像装置
１１０  光学部
１２０  ＤＳＰ回路
１３０  表示部
１４０  操作部
１５０  バス
１６０  フレームメモリ
１７０  記憶部
１８０  電源部
２００  固体撮像素子
２０１  受光チップ
２０２、２０３  回路チップ
２１０  ＤＡＣ
２２０  時刻コード発生部
２３０  駆動回路
２４０  画素アレイ部
２４１  時刻コード転送部
２５０  信号処理部
２６０  出力制御部
２７０  制御回路
２８０  メモリ
３００  画素
３１０  画素回路
３１１  リセットトランジスタ
３１２  ＦＤ
３１３  転送トランジスタ
３１４  フォトダイオード
３１５  排出トランジスタ
３２０  ＡＤＣ
３２１  比較回路
３３０  差動入力回路
３３１、３３４、３３６、３５１、３５２、３６１  ＰＭＯＳトランジスタ
３３２、３３３、３３５、３４１、３５３、３６２  ＮＭＯＳトランジスタ
３４０  電圧変換回路
３５０  正帰還回路
３６０、３８２、３８３、３９２、３９３  インバータ
３７０  データ記憶部
３７１  双方向バッファ
３７２  リピータ
３８０  ラッチ制御回路
３８１  ＮＯＲ（否定論理和）ゲート
３９０  ラッチ回路
３９１  スイッチ
４００  Ｐ型基板
５１０  ＡＤＣ内部回路
５１１、５１３  ＰＭＯＳブロック
５１２、５１４  ＮＭＯＳブロック
５２０  カレントミラー回路
６０１  オンチップレンズ
６０２  カラーフィルタ
６１１、６１２、６１３  配線層
６２１  貫通電極
１２０３１  撮像部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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