(57)【要約】【課題】半導体装置の内部回路を安定的に保護する。【解決手段】Ｐ型のシリコンで構成される第１領域と、Ｎ型のシリコンで構成される第２領域と、平面視で前記第１領域と前記第２領域との間にて前記第１領域に接して設けられ、Ｎ型のシリコンで構成される第３領域と、平面視で前記第２領域と前記第３領域との間にて前記第２領域および前記第３領域のそれぞれに接して設けられ、Ｐ型のシリコンで構成される第４領域と、平面視で前記第３領域および前記第４領域のうちの一方の領域に接して設けられ、前記一方の領域と同じ導電型のＰ型またはＮ型のシリコンで構成され、前記一方の領域よりも不純物の濃度が高い第５領域と、を有し、前記第５領域は、平面視で前記第５領域に重なって配置される電極に接続され、前記電極には、トリガー電圧が供給される、静電気保護回路。【選択図】図３
2020178061.tif 000002
【特許請求の範囲】
【請求項１】
シリコンで構成される基板とシリコンで構成されるシリコン層とがシリコン酸化膜を介して接合されるＳＯＩ基板における前記シリコン層を用いる回路を静電気から保護する静電気保護回路であって、
前記シリコン層に設けられ、Ｐ型のシリコンで構成される第１領域と、
平面視で前記第１領域とは異なる位置で前記シリコン層に設けられ、Ｎ型のシリコンで構成される第２領域と、
平面視で前記第１領域と前記第２領域との間にて前記第１領域に接して前記シリコン層に設けられ、Ｎ型のシリコンで構成される第３領域と、
平面視で前記第２領域と前記第３領域との間にて前記第２領域および前記第３領域のそれぞれに接して前記シリコン層に設けられ、Ｐ型のシリコンで構成される第４領域と、
平面視で前記第３領域および前記第４領域のうちの一方の領域にのみ接する第１接触領域を有して前記シリコン層に設けられ、前記一方の領域と同じ導電型のＰ型またはＮ型のシリコンで構成され、前記一方の領域よりも不純物の濃度が高い第５領域と、を有し、
前記第１領域は、前記回路に接続される第１配線に接続され、
前記第２領域は、前記回路に接続される第２配線に接続され、
前記第５領域は、平面視で前記第５領域に重なって配置される電極に接続され、
前記電極には、前記第１領域から前記第３領域および前記第４領域を介して前記第２領域へ電流を流すためのトリガー電圧が供給される、
静電気保護回路。
【請求項２】
前記一方の領域は、前記第３領域であり、
前記第３領域は、平面視で前記第５領域の外周に沿って設けられる、
請求項１に記載の静電気保護回路。
【請求項３】
前記一方の領域は、前記第４領域であり、
前記第４領域は、平面視で前記第５領域の外周に沿って設けられる、
請求項１に記載の静電気保護回路。
【請求項４】
平面視で前記第４領域にのみ接する第２接触領域を有して前記シリコン層に設けられ、Ｐ型のシリコンで構成され、前記第４領域よりも不純物の濃度が高い第６領域を有し、
前記第６領域は、平面視で前記第６領域に重なって配置される電極に接続され、
前記電極には、前記第１領域から前記第３領域および前記第４領域を介して前記第２領域へ電流を流すためのトリガー電圧が供給され、
前記第４領域は、平面視で前記第６領域の外周に沿って設けられる、
請求項２に記載の静電気保護回路。
【請求項５】
前記一方の領域は、前記第３領域であり、
前記第１領域は、平面視で前記第３領域と前記第５領域との間に設けられ、
前記第１接触領域は、平面視で前記第１領域と重ならない位置に設けられる、
請求項１に記載の静電気保護回路。
【請求項６】
前記一方の領域は、前記第４領域であり、
前記第２領域は、平面視で前記第４領域と前記第５領域との間に設けられ、
前記第１接触領域は、平面視で前記第２領域と重ならない位置に設けられる、
請求項１に記載の静電気保護回路。
【請求項７】
平面視で前記第４領域にのみ接する第２接触領域を有して前記シリコン層に設けられ、Ｐ型のシリコンで構成され、前記第４領域よりも不純物の濃度が高い第６領域と、を有し、前記第６領域は、平面視で前記第６領域に重なって配置される電極に接続され、
前記電極には、前記第１領域から前記第３領域および前記第４領域を介して前記第２領域へ電流を流すためのトリガー電圧が供給され、
前記第２領域は、平面視で前記第４領域と前記第６領域との間に設けられ、
前記第２接触領域は、平面視で前記第２領域と重ならない位置に設けられる、
請求項５に記載の静電気保護回路。
【請求項８】
前記第５領域は、１対設けられ、
前記第１領域は、平面視で前記１対の第５領域の間に１対設けられ、
前記第３領域は、平面視で前記１対の第１領域の間に１対設けられ、
前記第４領域は、平面視で前記１対の第３領域の間に１対設けられ、
前記第２領域は、平面視で前記１対の第４領域の間に１対設けられ、
前記第６領域は、平面視で前記１対の第２領域の間に設けられる、
請求項７に記載の静電気保護回路。
【請求項９】
前記第６領域は、１対設けられ、
前記第２領域は、平面視で前記１対の第６領域の間に１対設けられ、
前記第４領域は、平面視で前記１対の第２領域の間に１対設けられ、
前記第３領域は、平面視で前記１対の第４領域の間に１対設けられ、
前記第１領域は、平面視で前記１対の第３領域の間に１対設けられ、
前記第５領域は、平面視で前記１対の第１領域の間に設けられる、
請求項７に記載の静電気保護回路。
【請求項１０】
請求項１から９のいずれか１項に記載の静電気保護回路と、
前記静電気保護回路に電気的に接続される回路と、を有する、
半導体装置。
【請求項１１】
請求項１０に記載の半導体装置を有する、
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気保護回路、半導体装置および電子機器に関する。
【背景技術】
【０００２】
シリコン等の半導体を用いて構成される集積回路を含む半導体装置には、通常、当該集積回路をＥＳＤ（Electro-Static Discharge）から保護する静電気保護回路が設けられる。集積回路がＳＯＩ（Silicon on Insulator）基板を用いて構成される場合、従来の静電気保護回路には、例えば、特許文献１に記載の保護素子が用いられる。
【０００３】
特許文献１に記載の保護素子は、Ｐ型不純物が高濃度で導入されるＰ＋型領域と、Ｎ型不純物が低濃度で導入されるＮ型領域と、Ｐ型不純物が低濃度で導入されるＰ型領域と、Ｎ型不純物が高濃度で導入されＮ＋型領域と、を有する。これらの領域は、この順で並んで、隣り合う領域同士が互いに接触して配置される。Ｐ＋型領域には、信号の伝達経路に繋がるアルミニウム配線が接続される。Ｎ＋型領域には、接地電位に繋がるアルミニウム配線が接続される。Ｐ＋型領域とＮ＋型領域との間の電圧が所定以上となる場合、Ｐ型領域およびＮ型領域でパンチスルーが生じることで、Ｐ＋型領域とＮ＋型領域との間が導通する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−０９４０１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の保護素子では、Ｐ型領域およびＮ型領域でのパンチスルーによりＰ＋型領域とＮ＋型領域との間が導通状態となるため、Ｐ型領域またはＮ型領域の寸法等の製造バラツキにより、当該導通状態となる電圧であるトリガー電圧が変動してしまうという課題がある。また、特許文献１に記載の保護素子では、トリガー電圧を変更する場合、Ｐ型領域またはＮ型領域における不純物のドーズ量を変更しなければならないため、新たなガラスマスクを別途用意する必要があり、この結果、製造コストが上昇するという課題もある。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る静電気保護回路は、シリコンで構成される基板とシリコンで構成されるシリコン層とがシリコン酸化膜を介して接合されるＳＯＩ基板における前記シリコン層を用いる回路を静電気から保護する静電気保護回路であって、前記シリコン層に設けられ、Ｐ型のシリコンで構成される第１領域と、平面視で前記第１領域とは異なる位置で前記シリコン層に設けられ、Ｎ型のシリコンで構成される第２領域と、平面視で前記第１領域と前記第２領域との間にて前記第１領域に接して前記シリコン層に設けられ、Ｎ型のシリコンで構成される第３領域と、平面視で前記第２領域と前記第３領域との間にて前記第２領域および前記第３領域のそれぞれに接して前記シリコン層に設けられ、Ｐ型のシリコンで構成される第４領域と、平面視で前記第３領域および前記第４領域のうちの一方の領域にのみ接する第１接触領域を有して前記シリコン層に設けられ、前記一方の領域と同じ導電型のＰ型またはＮ型のシリコンで構成され、前記一方の領域よりも不純物の濃度が高い第５領域と、を有し、前記第１領域は、前記回路に接続される第１配線に接続され、
前記第２領域は、前記回路に接続される第２配線に接続され、前記第５領域は、平面視で前記第５領域に重なって配置される電極に接続され、前記電極には、前記第１領域から前記第３領域および前記第４領域を介して前記第２領域へ電流を流すためのトリガー電圧が供給される。
【図面の簡単な説明】
【０００７】
【図１】実施形態に係る半導体装置の概略構成を示す図である。
【図２】第１実施形態に係る静電気保護回路を示す図である。
【図３】第１実施形態に係る静電気保護回路が有するサイリスターの平面図である。
【図４】図３中のＡ４−Ａ４線断面図である。
【図５】第２実施形態に係る静電気保護回路を示す図である。
【図６】第２実施形態に係る静電気保護回路が有するサイリスターの平面図である。
【図７】図６中のＡ７−Ａ７線断面図である。
【図８】第３実施形態に係る静電気保護回路を示す図である。
【図９】第３実施形態に係る静電気保護回路が有するサイリスターの平面図である。
【図１０】図９中のＡ１０−Ａ１０線断面図である。
【図１１】第４実施形態に係る静電気保護回路が有するサイリスターの平面図である。
【図１２】図１１中のＡ１２−Ａ１２線断面図である。
【図１３】第５実施形態に係る静電気保護回路が有するサイリスターの平面図である。
【図１４】図１３中のＡ１４−Ａ１４線断面図である。
【図１５】第６実施形態に係る静電気保護回路が有するサイリスターの平面図である。
【図１６】図１５中のＡ１６−Ａ１６線断面図である。
【図１７】第７実施形態に係る静電気保護回路が有するサイリスターの平面図である。
【図１８】図１７中のＡ１８−Ａ１８線断面図である。
【図１９】第８実施形態に係る静電気保護回路が有するサイリスターの平面図である。
【図２０】図１９中のＡ２０−Ａ２０線断面図である。
【図２１】第９実施形態に係る静電気保護回路が有するサイリスターの平面図である。
【図２２】図２１中のＡ２２−Ａ２２線断面図である。
【図２３】第１０実施形態に係る静電気保護回路を示す図である。
【図２４】第１１実施形態に係る静電気保護回路を示す図である。
【図２５】第１２実施形態に係る静電気保護回路を示す図である。
【図２６】第１２実施形態係る静電気保護回路の電圧−電流特性を示すグラフである。
【図２７】電子機器の構成例を示すブロック図である。
【発明を実施するための形態】
【０００８】
以下、添付図面を参照しながら本発明に係る好適な実施形態を説明する。なお、図面において各部の寸法または縮尺は実際とは適宜に異なり、理解を容易にするために模式的に示す部分もある。また、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの形態に限られない。
【０００９】
Ａ．半導体装置
図１は、実施形態に係る半導体装置１００の概略構成を示す図である。半導体装置１００は、図示の集積回路を有する装置である。図１に示すように、半導体装置１００は、集積回路を構成する、電源端子Ｐ１およびＰ２と、信号端子Ｐ３と、電源配線１０１および１０２と、信号配線１０３と、内部回路１０４と、ダイオード１０５および１０６と、静電気保護回路１０と、を有する。なお、半導体装置１００は、図示の集積回路を、単一の集積回路で構成してもよいし、複数の集積回路で構成してもよい。
【００１０】
電源端子Ｐ１は、第１電位ＶＤＤが供給される端子である。電源端子Ｐ１には、第１配線の一例である電源配線１０１が接続される。電源配線１０１は、抵抗成分ＲＢ１０１を有する。これに対し、電源端子Ｐ２は、第１電位ＶＤＤよりも低電位の第２電位ＶＳＳが供給される端子である。電源端子Ｐ２には、第２配線の一例である電源配線１０２が接続される。電源配線１０２は、抵抗成分ＲＢ１０２を有する。また、信号端子Ｐ３は、内部回路１０４からの信号を出力する端子である。信号端子Ｐ３には、信号配線１０３が接続される。
【００１１】
電源配線１０１、１０２および信号配線１０３には、内部回路１０４が接続される。図１に示す例では、内部回路１０４は、ＰチャネルＭＯＳトランジスターであるトランジスターＱＰ１０４と、ＮチャネルＭＯＳトランジスターであるトランジスターＱＮ１０４と、を有する。ここで、電源端子Ｐ１は、電源配線１０１を介して、トランジスターＱＰ１０４のソースに接続される。電源端子Ｐ２は、電源配線１０２を介して、トランジスターＱＮ１０４のソースに接続される。信号端子Ｐ３は、信号配線１０３を介して、トランジスターＱＰ１０４およびＱＮ１０４のドレインに接続される。なお、信号端子Ｐ３は、内部回路１０４への信号が入力される端子であってもよい。この場合、信号端子Ｐ３は、信号配線１０３を介して、トランジスターＱＰ１０４およびＱＮ１０４のゲートに接続される。
【００１２】
電源配線１０１と信号配線１０３との間には、これらを接続するダイオード１０５が設けられる。ダイオード１０５のカソードは、電源配線１０１に接続され、ダイオード１０５のアノードは、信号配線１０３に接続される。すなわち、ダイオード１０５は、信号配線１０３から電源配線１０１へ向かう方向を順方向とするダイオードである。また、電源配線１０２と信号配線１０３との間には、これらを接続するダイオード１０６が設けられる。ダイオード１０６のカソードは、信号配線１０３に接続され、ダイオード１０６のアノードは、電源配線１０２に接続される。すなわち、ダイオード１０６は、電源配線１０２から信号配線１０３へ向かう方向を順方向とするダイオードである。以上のダイオード１０５および１０６のそれぞれは、静電気の放電等による過大な正電位が電源端子Ｐ２に供給される場合に当該過大な正電位による電荷を放出する放電素子として機能する。
【００１３】
具体的に説明すると、静電気の放電等による過大な正電位が電源端子Ｐ２に供給される場合、当該過大な正電位による電荷は、ダイオード１０６を介して信号端子Ｐ３に放出されるか、または、ダイオード１０６だけでなくダイオード１０５を介して電源端子Ｐ１に放出される。このため、当該過大な正電位による内部回路１０４の損傷を防止することができる。なお、ダイオード１０５および１０６のうちの一方を省略してもよいし、ダイオード１０５および１０６のうちの一方に代えて、トランジスター等を用いる他の放電素子を用いてもよい。
【００１４】
電源配線１０１と電源配線１０２との間には、これらを接続する静電気保護回路１０が設けられる。ここで、静電気保護回路１０は、電源配線１０１にノードＮ１を介して接続されるとともに、電源配線１０２にノードＮ２を介して接続される。静電気保護回路１０は、静電気の放電等による過大な正電位が信号端子Ｐ３に供給される場合、または、静電気の放電等による過大な負電位が信号端子Ｐ３に供給される場合に、当該過大な正電位または負電位による電荷を放出する回路である。
【００１５】
具体的に説明すると、電源端子Ｐ２が接地される状態で信号端子Ｐ３に静電気の放電等による過大な正電位が供給される場合、当該過大な正電位による電流は、サージ電流として、ダイオード１０５、電源配線１０１、静電気保護回路１０および電源配線１０２をこの順で通る経路で流れる。また、電源端子Ｐ１が接地される状態で信号端子Ｐ３に静電気の放電等による過大な負電位が供給される場合、当該過大な負電位による電流は、サージ電流として、電源配線１０１、静電気保護回路１０、電源配線１０２およびダイオード１０６をこの順で通る経路で流れる。いずれの場合も、前述の経路上の素子等の各部に発生する電圧の総和が、内部回路１０４のトランジスターＱＰ１０４またはＱＮ１０４等の素子が破壊に至る破壊電圧よりも小さい。このため、静電気の放電等による内部回路１０４の破壊を静電気保護回路１０により防止することができる。
【００１６】
以上の半導体装置１００は、集積回路を構成する、静電気保護回路１０と、静電気保護回路１０に電気的に接続される回路である内部回路１０４と、を有する。静電気保護回路１０は、以下に詳述するように、作動開始となる電圧であるトリガー電圧の電圧値の変動が小さいため、内部回路１０４を静電気から安定的に保護することができる。なお、静電気保護回路１０の接続形態は、図１に示す例に限定されず、例えば、静電気保護回路１０が電源配線１０１と信号配線１０３との間に設けられてもよいし、静電気保護回路１０が電源配線１０２と信号配線１０３との間に設けられてもよい。すなわち、図１では、電源配線１０１が第１配線であり、電源配線１０２が第２配線である場合が例示されるが、電源配線１０１、１０２および信号配線１０３から選択される２つの配線のうちの一方を第１配線、他方を第２配線として用いればよい。なお、半導体装置１００は、静電気保護回路１０および内部回路１０４を、単一の集積回路で構成してもよいし、複数の集積回路で構成してもよい。また、半導体装置１００は、集積回路以外に、ディスクリートトランジスター等を含んで構成されてもよい。
【００１７】
Ｂ．静電気保護回路
Ｂ１．第１実施形態
図２は、第１実施形態に係る静電気保護回路１０を示す図である。図２に示すように、静電気保護回路１０は、ダイオード１１とサイリスター１２と抵抗１３とトリガー回路１４とを有する。
【００１８】
ダイオード１１は、ノードＮ１とノードＮ２との間に設けられ、ダイオード１１のカソードは、ノードＮ１に接続され、ダイオード１１のアノードは、ノードＮ２に接続される。すなわち、ダイオード１１は、ノードＮ２からノードＮ１へ向かう方向を順方向とするダイオードである。以上のダイオード１１は、ノードＮ２からノードＮ１へ向かう方向の放電経路を形成する放電素子として機能する。
【００１９】
サイリスター１２は、ノードＮ１とノードＮ２との間に設けられ、ノードＮ１からノードＮ２へ向かう方向の放電経路を形成する放電回路である。サイリスター１２は、ＰＮＰバイポーラートランジスターであるトランジスターＱＡ１２と、ＮＰＮバイポーラートランジスターであるトランジスターＱＣ１２と、を有する。
【００２０】
ここで、トランジスターＱＡ１２のベースとトランジスターＱＣ１２のコレクターとが互いに接続されるとともに、トランジスターＱＡ１２のコレクターとトランジスターＱＣ１２のベースとが互いに接続される。そして、トランジスターＱＡ１２のエミッターは、サイリスター１２のアノードＡを構成し、ノードＮ１に接続される。トランジスターＱＣ１２のエミッターは、サイリスター１２のカソードＫを構成し、ノードＮ２に接続される。トランジスターＱＡ１２のベースは、サイリスター１２のゲートＧ１を構成し、抵抗１３を介してノードＮ１に接続される。以上のサイリスター１２では、トランジスターＱＡ１２のベースに電流が流れると、トランジスターＱＡ１２のエミッター側からコレクター側に電流が流れ、これに伴って、トランジスターＱＣ１２のコレクター側からエミッター側に電流が流れる。このため、サイリスター１２のゲートＧ１に電流を流すことにより、サイリスター１２のアノード側からカソード側に電流を流す放電経路を形成することができる。なお、サイリスター１２の構成は、図２に示す構成に限定されず、例えば、他のトランジスターまたは抵抗等を追加してもよい。
【００２１】
抵抗１３は、トランジスターＱＡ１２のベース抵抗として機能する。当該機能により、外部からのノイズによるサイリスター１２の誤動作を低減する効果が得られる。
【００２２】
トリガー回路１４は、ノードＮ１とノードＮ２との間に所定以上の電圧が印加される場合、サイリスター１２をオンさせる回路である。トリガー回路１４は、ＧＧｎＭＯＳ型のトランジスターＱＮ１４で構成される。トランジスターＱＮ１４のソースおよびゲートは、ノードＮ２に接続される。トランジスターＱＮ１４のドレインは、サイリスター１２のゲートＧ１に接続される。以上のトランジスターＱＮ１４は、ドレイン側に所定以上の電圧が印加されると、ドレインとソースとの間に存在するＮＰＮ寄生バイポーラートランジスターが動作することにより電流が流れだし、動作電圧が急激に低下して大電流を流す現象であるスナップバック現象が生じる。このスナップバック現象により、トリガー回路１４は、サイリスター１２をオンさせる。したがって、サイリスター１２が作動する電圧であるトリガー電圧は、トランジスターＱＮ１４のスナップバック現象が生じる電圧に応じて設定される。
【００２３】
図３は、第１実施形態に係る静電気保護回路１０が有するサイリスター１２の平面図である。図４は、図３中のＡ４−Ａ４線断面図である。サイリスター１２は、ＳＯＩ基板２０を用いて構成されるＮゲート型のサイリスターである。図４に示すように、ＳＯＩ基板２０は、シリコンで構成される基板２０ａと、シリコン酸化膜２０ｂと、シリコンで構成されるシリコン層２０ｃと、を有し、基板２０ａとシリコン層２０ｃとがシリコン酸化膜２０ｂを介して接合される。
【００２４】
シリコン層２０ｃには、Ｐ型またはＮ型の不純物が適宜に導入されており、第１領域２１と第２領域２２と第３領域２３と第４領域２４と第５領域２５とが設けられる。これらの領域は、シリコン層２０ｃの厚さ方向での全域にわたって設けられる。本実施形態では、図３における左側から右側に向けて、第１領域２１、第３領域２３、第４領域２４および第２領域２２がこの順に並んで配置され、これらの領域のうち、隣り合う２つの領域は、互いに接触する。ここで、これらの領域のそれぞれは、平面視で、これらの領域が並ぶ方向に対して垂直な方向に延びる長手形状をなす。また、第３領域２３は、ＳＯＩ基板２０を厚さ方向からみる平面視で、枠状をなしており、第３領域２３の内側には、第５領域２５が第３領域２３に接触して配置される。したがって、図４に示す断面では、図４における左側から右側に向けて、第１領域２１、第３領域２３、第５領域２５、第３領域２３、第４領域２４および第２領域２２がこの順に並んで配置される。第５領域２５は、第３領域２３に接する第１接触領域２５ａを有する。第１接触領域２５ａは、第５領域２５における第３領域２３と接触する領域または部分であり、ＳＯＩ基板２０を厚さ方向からみる平面視で、第５領域２５の外縁の全周にわたって設けられる。なお、以下では、ＳＯＩ基板２０を厚さ方向からみる平面視を単に「平面視」ともいう。
【００２５】
第１領域２１および第４領域２４は、それぞれ、Ｐ型のシリコンで構成される領域である。第１領域２１および第４領域２４には、それぞれ、ホウ素等のＰ型の不純物が導入される。ただし、第１領域２１における当該不純物の濃度は、第４領域２４における当該不純物の濃度よりも高い。すなわち、第１領域２１は、高濃度Ｐ＋のＰ型領域であり、第４領域２４は、低濃度Ｐ−のＰ型領域である。第１領域２１における当該不純物の濃度は、例えば、５×１０２０ｃｍ−３程度である。第４領域２４における当該不純物の濃度は、例えば、２×１０１６ｃｍ−３程度である。以上の第１領域２１および第４領域２４のうち、第１領域２１には、コンタクト３１が設けられる。コンタクト３１は、図示しない絶縁膜に設けられるコンタクトホールに配置される金属等で構成される配線の一部または導体ポスト等の電極であり、図示しない配線を介して前述のノードＮ１に接続される。
【００２６】
一方、第２領域２２、第３領域２３および第５領域２５は、それぞれ、Ｎ型のシリコンで構成される領域である。第２領域２２、第３領域２３および第５領域２５には、それぞれ、リン等のＮ型の不純物が導入される。ただし、第２領域２２および第５領域２５のそれぞれにおける当該不純物の濃度は、第３領域２３における当該不純物の濃度よりも高い。すなわち、第２領域２２および第５領域２５のそれぞれは、高濃度Ｎ＋のＮ型領域であり、第３領域２３は、低濃度Ｎ−のＮ型領域である。第２領域２２および第５領域２５のそれぞれにおける当該不純物の濃度は、例えば、５×１０２０ｃｍ−３程度である。第３領域２３における当該不純物の濃度は、例えば、２×１０１６ｃｍ−３程度である。以上の第２領域２２、第３領域２３および第５領域２５のうち、第２領域２２には、コンタクト３２が設けられる。コンタクト３２は、前述のノードＮ２に接続される金属等で構成される配線の一部または導体ポストである。また、第５領域２５には、コンタクト３３が設けられる。コンタクト３３は、図示しない絶縁膜に設けられるコンタクトホールに配置される金属等で構成される配線の一部または導体ポスト等の電極であり、図示しない配線を介して前述の抵抗１３およびトリガー回路１４に接続される。
【００２７】
以上の第１領域２１、第２領域２２、第３領域２３、第４領域２４および第５領域２５うち、第２領域２２を除く要素が前述のトランジスターＱＡ１２を構成し、第１領域２１を除く要素が前述のトランジスターＱＣ１２を構成する。すなわち、第１領域２１、第３領域２３、第４領域２４および第５領域２５が前述のトランジスターＱＡ１２を構成し、第２領域２２、第３領域２３、第４領域２４および第５領域２５が前述のトランジスターＱＣ１２を構成する。
【００２８】
以上の静電気保護回路１０は、前述のように、シリコンで構成される基板２０ａとシリコンで構成されるシリコン層２０ｃとがシリコン酸化膜２０ｂを介して接合されるＳＯＩ基板２０におけるシリコン層２０ｃを用いる回路である内部回路１０４を静電気から保護する。ここで、静電気保護回路１０は、第１領域２１と第２領域２２と第３領域２３と第４領域２４と第５領域２５とを有する。第１領域２１は、シリコン層２０ｃに設けられ、Ｐ型のシリコンで構成される。第２領域２２は、平面視で第１領域２１とは異なる位置でシリコン層２０ｃに設けられ、Ｎ型のシリコンで構成される。第３領域２３は、平面視で第１領域２１と第２領域２２との間にて第１領域２１に接してシリコン層２０ｃに設けられ、Ｎ型のシリコンで構成される。第４領域２４は、平面視で第２領域２２と第３領域２３との間にて第２領域２２および第３領域２３のそれぞれに接してシリコン層２０ｃに設けられ、Ｐ型のシリコンで構成される。第５領域２５は、平面視で第３領域２３および第４領域２４のうちの一方の領域である第３領域２３にのみ接する第１接触領域２５ａを有してシリコン層２０ｃに設けられ、第３領域２３と同じ導電型のＮ型のシリコンで構成され、第３領域２３よりも不純物の濃度が高い。以上の複数の領域のうち、第１領域２１は、内部回路１０４に接続される第１配線である電源配線１０１に接続される。第２領域２２は、内部回路１０４に接続される第２配線である電源配線１０２に接続される。第５領域２５は、平面視で第５領域２５に重なって配置される電極であるコンタクト３３に接続される。コンタクト３３には、第１領域２１から第３領域２３および第４領域２４を介して第２領域２２へ電流を流すためのトリガー電圧が供給される。
【００２９】
以上の静電気保護回路１０では、第５領域２５に接続されるコンタクト３３にトリガー電圧を供給することにより、第１領域２１から第３領域２３および第４領域２４を介して第２領域２２へ電流を流す。このため、特許文献１のようにパンチスルーにより導通状態を得る構成に比べて、各領域の寸法または不純物濃度等の製造バラツキによるトリガー電圧の変動を低減することができる。また、トリガー電圧を発生させるトリガー回路１４の構成に応じてトリガー電圧の電圧値を設定することができる。この結果、トリガー電圧を変更する場合、各領域における不純物のドーズ量を変更する必要がなく、特許文献１に記載の構成に比べて、製造コストを低減することもできる。ここで、第５領域２５は、平面視で第３領域２３に接してシリコン層２０ｃに設けられ、第３領域２３と同じ導電型であるＮ型のシリコンで構成され、第３領域２３よりも不純物の濃度が高い。このため、コンタクト３３から第５領域２５を介して第３領域２３にトリガー電圧を好適に供給することができる。
【００３０】
本実施形態では、第５領域２５が第３領域２３に接するため、Ｎゲート型のサイリスター構造を有する静電気保護回路１０を実現することができる。また、第３領域２３は、平面視で第５領域２５の外周に沿って設けられる。このため、第５領域２５が第３領域２３の外周に接する構成に比べて、第３領域２３における電位の均一化を図りやすいという利点がある。
【００３１】
Ｂ２．第２実施形態
次に、第２実施形態について説明する。本実施形態は、静電気保護回路が有するサイリスターの構成が異なり、これに伴って静電気保護回路における各部の接続形態が異なること以外は、前述の第１実施形態と同様である。なお、以下の説明では、第２実施形態に関し、前述の第１実施形態との相違点を中心に説明し、同様の事項についてはその説明を省略する。また、第２実施形態の説明に用いる図では、前述の第１実施形態と同様の構成について、同一符号が付される。
【００３２】
図５は、第２実施形態に係る静電気保護回路１０Ａを示す図である。図５に示すように、静電気保護回路１０Ａは、ダイオード１１とサイリスター１２Ａと抵抗１３とトリガー回路１４Ａとを有する。
【００３３】
サイリスター１２Ａは、前述の第１実施形態のサイリスター１２と同様、ＰＮＰバイポーラートランジスターであるトランジスターＱＡ１２と、ＮＰＮバイポーラートランジスターであるトランジスターＱＣ１２と、を有し、これらは、互いに接続される。ただし、本実施形態では、トランジスターＱＣ１２のベースは、サイリスター１２ＡのゲートＧ２を構成し、抵抗１３を介して、ノードＮ２に接続される。トランジスターＱＡ１２のエミッターは、ノードＮ１に接続される。
【００３４】
トリガー回路１４Ａは、前述の第１実施形態のトリガー回路１４と同様、ＧＧｎＭＯＳ型のトランジスターＱＮ１４で構成される。ただし、トランジスターＱＮ１４のソースおよびゲートは、サイリスター１２ＡのゲートＧ２に接続される。トランジスターＱＮ１４のドレインは、ノードＮ１に接続される。
【００３５】
図６は、第２実施形態に係る静電気保護回路１０Ａが有するサイリスター１２Ａの平面図である。図７は、図６中のＡ７−Ａ７線断面図である。サイリスター１２Ａは、Ｐゲート型のサイリスターである。サイリスター１２Ａは、第１実施形態の第３領域２３、第４領域２４および第５領域２５に代えて、第３領域２３Ａ、第４領域２４Ａおよび第６領域２６を有する以外は、第１実施形態のサイリスター１２と同様である。なお、本実施形態の第６領域２６は、第1実施形態の第５領域２５と説明上の混乱を避けるために「第６領域２６」として、「第５領域２５」とは別名称にしたが、請求項１に記載の「第５領域」に相当する。
【００３６】
本実施形態では、図６における左側から右側に向けて、第１領域２１、第３領域２３Ａ、第４領域２４Ａおよび第２領域２２がこの順に並んで配置され、これらのうち、互いに隣り合う２つの領域は、互いに接触する。ここで、第４領域２４Ａは、ＳＯＩ基板２０を厚さ方向からみる平面視で、枠状をなしており、第４領域２４Ａの内側には、第６領域２６が第４領域２４Ａに接触して配置される。したがって、図７に示す断面では、図７における左側から右側に向けて、第１領域２１、第３領域２３Ａ、第４領域２４Ａ、第６領域２６、第４領域２４Ａおよび第２領域２２がこの順に並んで配置される。第６領域２６は、第４領域２４Ａに接する第２接触領域２６ａを有する。第２接触領域２６ａは、第６領域２６における第４領域２４Ａと接触する領域または部分であり、平面視で第６領域２６の外縁の全周にわたって設けられる。
【００３７】
第３領域２３Ａは、Ｎ型のシリコンで構成される低濃度Ｎ−のＮ型領域である。第４領域２４Ａは、Ｐ型のシリコンで構成される低濃度Ｐ−のＰ型領域である。第６領域２６は、Ｐ型のシリコンで構成される高濃度Ｐ＋のＰ型領域である。第６領域２６には、コンタクト３４が設けられる。コンタクト３４は、図示しない絶縁膜に設けられるコンタクトホールに配置される金属等の配線の一部または導体ポストであり、図示しない配線を介して前述の抵抗１３およびトリガー回路１４に接続される。
【００３８】
以上のように、第６領域２６が第４領域２４Ａに接するため、Ｐゲート型のサイリスター構造を有する静電気保護回路１０Ａを実現することができる。以上の静電気保護回路１０Ａによっても、前述の第１実施形態の静電気保護回路１０と同様の効果が得られる。また、本実施形態では、第４領域２４Ａが平面視で第６領域２６の外周に沿って設けられる。このため、第６領域２６が第４領域２４Ａの外周に接する構成に比べて、第４領域２４Ａにおける電位の均一化を図りやすいという利点がある。
【００３９】
Ｂ３．第３実施形態
次に、第３実施形態について説明する。本実施形態は、静電気保護回路が有するサイリスターの構成が異なり、これに伴って静電気保護回路における各部の接続形態が異なること以外は、前述の第１実施形態または第２実施形態と同様である。なお、以下の説明では、第３実施形態に関し、前述の第１実施形態および第２実施形態との相違点を中心に説明し、同様の事項についてはその説明を省略する。また、第３実施形態の説明に用いる図では、前述の第１実施形態または第２実施形態と同様の構成について、同一符号が付される。
【００４０】
図８は、第３実施形態に係る静電気保護回路１０Ｂを示す図である。図１２に示すように、静電気保護回路１０Ｂは、ダイオード１１とサイリスター１２Ｂと抵抗１３とトリガー回路１４と抵抗１５とを有する。
【００４１】
サイリスター１２Ｂは、前述の第１実施形態のサイリスター１２と同様、ＰＮＰバイポーラートランジスターであるトランジスターＱＡ１２と、ＮＰＮバイポーラートランジスターであるトランジスターＱＣ１２と、を有し、これらは、互いに接続される。ただし、本実施形態では、トランジスターＱＣ１２のベースは、サイリスター１２ＢのゲートＧ２を構成し、抵抗１５を介して、ノードＮ２に接続される。抵抗１５は、トランジスターＱＣ１２のベース抵抗として機能する。当該機能により、外部からのノイズによるサイリスター１２Ｂの誤動作を低減する効果が得られる。
【００４２】
図９は、第３実施形態に係る静電気保護回路１０Ｂが有するサイリスター１２Ｂの平面図である。図１０は、図９中のＡ１０−Ａ１０線断面図である。サイリスター１２Ｂは、第１実施形態の第４領域２４に代えて、第２実施形態の第４領域２４Ａおよび第６領域２６を有する以外は、第１実施形態のサイリスター１２と同様である。
【００４３】
以上の静電気保護回路１０Ｂでは、前述の第１実施形態と同様、第５領域２５が第３領域２３にのみ接する第１接触領域２５ａを有し、かつ、第３領域２３が平面視で第５領域２５の外周に沿って設けられる。第５領域２５は、平面視で第５領域２５に重なって配置される電極であるコンタクト３３に接続される。コンタクト３３には、第１領域２１から第３領域２３および第４領域２４を介して第２領域２２へ電流を流すためのトリガー電圧が供給される。さらに、本実施形態の静電気保護回路１０Ｂでは、前述の第２実施形態と同様、第６領域２６が第４領域２４Ａにのみ接する第２接触領域２６ａを有し、かつ、第４領域２４Ｂが平面視で第６領域２６の外周に沿って設けられる。第６領域２６は、平面視で第６領域２６に重なって配置される電極であるコンタクト３４に接続される。コンタクト３４には、第１領域２１から第３領域２３および第４領域２４を介して第２領域２２へ電流を流すためのトリガー電圧が供給される。以上のように、Ｐゲート型およびＮゲート型のいずれにも利用可能なサイリスター構造を有する静電気保護回路１０Ｂを実現することができる。本実施形態では、前述の第１実施形態および第２実施形態の双方の効果が得られる。
【００４４】
Ｂ４．第４実施形態
次に、第４実施形態について説明する。本実施形態は、静電気保護回路が有するサイリスターの構成が異なること以外は、前述の第１実施形態と同様である。なお、以下の説明では、第４実施形態に関し、前述の第１実施形態との相違点を中心に説明し、同様の事項についてはその説明を省略する。また、第４実施形態の説明に用いる図では、前述の第１実施形態と同様の構成について、同一符号が付される。
【００４５】
図１１は、第４実施形態に係る静電気保護回路１０Ｃが有するサイリスター１２Ｃの平面図である。図１２は、図１１中のＡ１２−Ａ１２線断面図である。サイリスター１２Ｃは、第１実施形態の第３領域２３および第５領域２５に代えて、第３領域２３Ｃおよび第５領域２５Ｃを有する以外は、第１実施形態のサイリスター１２と同様である。
【００４６】
本実施形態では、図１１における左側から右側に向けて、第５領域２５Ｃ、第１領域２１、第３領域２３Ｃ、第４領域２４および第２領域２２がこの順に並んで配置され、これらのうち、互いに隣り合う２つの領域は、互いに接触する。ここで、第３領域２３Ｃおよび第５領域２５Ｃは、平面視で、互いに接触して、第１領域２１を囲む枠状をなす。図１１では、第３領域２３Ｃは、平面視で、第５領域２５Ｃに向けて延びる１対の部分を有する形状をなす。また、第５領域２５Ｃは、平面視で、第３領域２３Ｃの当該１対の部分に接続される１対の部分を有する。したがって、第５領域２５Ｃは、第３領域２３Ｃに接する１対の第１接触領域２５ｂを有する。ここで、第１接触領域２５ｂは、平面視で第１領域２１と重ならない位置に設けられる。
【００４７】
第３領域２３Ｃは、Ｎ型のシリコンで構成される低濃度のＮ型領域である。第５領域２５Ｃは、Ｎ型のシリコンで構成される高濃度のＮ型領域である。第５領域２５Ｃには、コンタクト３３が設けられる。
【００４８】
以上の静電気保護回路１０Ｃによっても、前述の第１実施形態の静電気保護回路１０と同様の効果が得られる。また、本実施形態では、第１領域２１が平面視で第３領域２３Ｃと第５領域２５Ｃとの間に設けられる。このため、第１実施形態のように第３領域２３を第５領域２５の外周に沿って設ける場合に比べて、平面視での第３領域２３Ａの面積を小さくすることができる。この結果、第１実施形態のサイリスター１２に比べて、サイリスター１２Ａのオン抵抗を低くできるという利点がある。
【００４９】
Ｂ５．第５実施形態
次に、第５実施形態について説明する。本実施形態は、静電気保護回路が有するサイリスターの構成が異なること以外は、前述の第２実施形態と同様である。なお、以下の説明では、第５実施形態に関し、前述の第１実施形態から第４実施形態との相違点を中心に説明し、同様の事項についてはその説明を省略する。また、第５実施形態の説明に用いる図では、前述の第１実施形態から第４実施形態と同様の構成について、同一符号が付される。
【００５０】
図１３は、第５実施形態に係る静電気保護回路１０Ｄが有するサイリスター１２Ｄの平面図である。図１４は、図１３中のＡ１４−Ａ１４線断面図である。サイリスター１２Ｄは、第２実施形態の第４領域２４Ａおよび第６領域２６に代えて、第４領域２４Ａおよび第６領域２６Ｄを有する以外は、第２実施形態のサイリスター１２Ａと同様である。なお、本実施形態の第６領域２６Ｄは、第４実施形態の第５領域２５Ｃと説明上の混乱を避けるために「第６領域２６Ｄ」として、「第５領域２５Ｃ」とは別名称にしたが、請求項１に記載の「第５領域」に相当する。
【００５１】
本実施形態では、図１３における左側から右側に向けて、第１領域２１、第３領域２３Ａ、第４領域２４Ｄ、第２領域２２および第６領域２６Ｄがこの順に並んで配置され、これらのうち、互いに隣り合う２つの領域は、互いに接触する。ここで、第４領域２４Ｄおよび第６領域２６Ｄは、平面視で、互いに接触して、第１領域２１を囲む枠状をなす。図１３では、第４領域２４Ｄは、平面視で、長手形状をなし、その両端から第６領域２６Ｄに向けて延びる１対の部分を有する。また、第６領域２６Ｄは、平面視で、第４領域２４Ｄの前述の１対の部分に接続される１対の部分を有する。したがって、第６領域２６Ｄは、第４領域２４Ｄに接する１対の第２接触領域２６ｂを有する。ここで、第２接触領域２６ｂは、平面視で第２領域２２と重ならない位置に設けられる。
【００５２】
第４領域２４Ｄは、Ｐ型のシリコンで構成される低濃度のＰ型領域である。第６領域２６Ｄは、Ｐ型のシリコンで構成される高濃度のＰ型領域である。第６領域２６Ｄには、コンタクト３４が設けられる。
【００５３】
以上の静電気保護回路１０Ｄによっても、前述の第２実施形態の静電気保護回路１０Ａと同様の効果が得られる。また、本実施形態では、第２領域２２が平面視で第４領域２４Ｄと第６領域２６Ｄとの間に設けられる。このため、第２実施形態のように第４領域２４Ａを第６領域２６の外周に沿って設ける場合に比べて、平面視での第４領域２４Ｄの面積を小さくすることができる。この結果、第２実施形態のサイリスター１２Ａに比べて、サイリスター１２Ｄのオン抵抗を低くできるという利点がある。
【００５４】
Ｂ６．第６実施形態
次に、第６実施形態について説明する。本実施形態は、静電気保護回路が有するサイリスターの構成が異なること以外は、前述の第３実施形態と同様である。なお、以下の説明では、第６実施形態に関し、前述の第１実施形態から第５実施形態との相違点を中心に説明し、同様の事項についてはその説明を省略する。また、第６実施形態の説明に用いる図では、前述の第１実施形態から第５実施形態と同様の構成について、同一符号が付される。
【００５５】
図１５は、第６実施形態に係る静電気保護回路１０Ｅが有するサイリスター１２Ｅの平面図である。図１６は、図１５中のＡ１６−Ａ１６線断面図である。サイリスター１２Ｅは、第４実施形態の第４領域２４に代えて、第５実施形態の第４領域２４Ｄおよび第６領域２６Ｄを有する以外は、第４実施形態のサイリスター１２Ｃと同様である。
【００５６】
以上の静電気保護回路１０Ｅでは、前述の第４実施形態と同様、第５領域２５Ｃが第３領域２３Ｃにのみ接する第１接触領域２５ｂを有し、かつ、第１領域２１が平面視で第３領域２３Ｃと第５領域２５Ｃとの間に設けられる。さらに、本実施形態の静電気保護回路１０Ｅでは、前述の第５実施形態と同様、第６領域２６Ｄが第４領域２４Ｄにのみ接する第２接触領域２６ｂを有し、かつ、第２領域２２が平面視で第４領域２４Ｄと第６領域２６Ｄとの間に設けられる。このため、Ｐゲート型およびＮゲート型のいずれにも利用可能なサイリスター構造を有する静電気保護回路１０Ｅを実現することができる。本実施形態では、前述の第４実施形態および第５実施形態の双方の効果が得られる。
【００５７】
Ｂ７．第７実施形態
次に、第７実施形態について説明する。本実施形態は、静電気保護回路が有するサイリスターの構成が異なること以外は、前述の第３実施形態または第６実施形態と同様である。なお、以下の説明では、第７実施形態に関し、前述の第３実施形態および第６実施形態との相違点を中心に説明し、同様の事項についてはその説明を省略する。また、第７実施形態の説明に用いる図では、前述の第３実施形態または第６実施形態と同様の構成について、同一符号が付される。
【００５８】
図１７は、第７実施形態に係る静電気保護回路１０Ｆが有するサイリスター１２Ｆの平面図である。図１８は、図１７中のＡ１８−Ａ１８線断面図である。サイリスター１２Ｆは、前述の第６実施形態のサイリスター１２Ｅを２つ組み合わせたような構成を有する。具体的には、サイリスター１２Ｆは、１対の第１領域２１と１対の第２領域２２と１対の第３領域２３Ｃと１対の第４領域２４Ｆと１対の第５領域２５Ｃと第６領域２６Ｆとを有する。ここで、第６領域２６Ｆは、１対の第５領域２５Ｃの間に配置される。そして、各第５領域２５Ｃと第６領域２６Ｆとの間には、第６領域２６Ｆ側から各第５領域２５Ｃ側に向けて、第２領域２２、第４領域２４Ｆ、第３領域２３Ｃおよび第１領域２１がこの順で並んで配置される。これらの領域のうち、隣り合う２つの領域は、互いに接触する。
【００５９】
１対の第４領域２４Ｆのそれぞれは、平面視で、長手形状をなし。その両端から第６領域２６Ｆに向けて延びる１対の部分を有する。また、第６領域２６Ｆは、平面視で、各第４領域２４Ｆの当該１対の部分に接続される１対の部分を有する。本実施形態では、１対の第４領域２４Ｆの当該１対の部分同士が互いに接触する。したがって、１対の第４領域２４Ｆは、平面視で、互いに接触して、１対の第２領域２２および第６領域２６Ｆを囲む枠状をなす。したがって、第６領域２６Ｆは、第４領域２４Ｆに接する１対の第２接触領域２６ｃを有する。ここで、第２接触領域２６ｃは、平面視で第２領域２２と重ならない位置に設けられる。なお、１対の第４領域２４Ｆは、１つの枠状の第４領域２４Ｆであるともいえる。また、１対の第４領域２４Ｆの前述の１対の部分同士が第６領域２６Ｆを介して接続されてもよい。
【００６０】
第４領域２４Ｆは、Ｐ型のシリコンで構成される低濃度のＰ型領域である。第６領域２６Ｆは、Ｐ型のシリコンで構成される高濃度のＰ型領域である。第６領域２６Ｆには、コンタクト３４が設けられる。
【００６１】
以上の静電気保護回路１０Ｆでは、第５領域２５Ｃが１対設けられ、第１領域２１が平面視で１対の第５領域２５Ｃの間に１対設けられ、第３領域２３Ｃが平面視で１対の第１領域２１の間に１対設けられ、第４領域２４Ｆが平面視で１対の第３領域２３Ｃの間に１対設けられ、第２領域２２が平面視で１対の第４領域２４Ｆの間に１対設けられ、第６領域２６Ｆが平面視で１対の第２領域２２の間に設けられる。ここで、１対の第４領域２４Ｆを平面視で枠状をなす第４領域２４Ｆと捉える場合、第２領域２２が平面視で第４領域２４Ｆの内側に１対設けられ、第６領域２６Ｆが平面視で第４領域２４Ｆの内側にて１対の第２領域２２の間に設けられるといえる。以上の１対の第１領域２１、１対の第２領域２２、１対の第３領域２３Ｃ、１対の第４領域２４Ｆ、１対の第５領域２５Ｃおよび第６領域２６Ｆにより、２つのサイリスター構造を並列に接続した構造を有する静電気保護回路１０Ｆを実現することができる。この構造は、平面視で第６領域２６Ｆを中心にして、
その両側に第２領域２２、第４領域２４Ｆ、第３領域２３Ｃ、第１領域２１、第５領域２５Ｃが対をなして配設されている構造であってもよい。ここで、２つのサイリスター構造を並列に接続した構造を採用すると、１つのサイリスター構造を採用する場合に比べて、平面視でこれらの領域が並ぶ方向に垂直な方向に沿う長さを小さくすることができる。また、第６領域２６Ｆが２つのサイリスター構造に共用されるため、第６領域２６Ｆを２つのサイリスター構造のそれぞれに別々に設ける場合に比べて、サイリスター構造全体の平面視での面積を小さくすることができる。また、第６領域２６Ｆが２つのサイリスター構造に共用されることで、Ｐゲートの配線の引き回しが簡単になるという利点もある。なお、本実施形態において、コンタクト３３が平面視で第５領域２５Ｃに重なって配置される第１電極であり、コンタクト３４が平面視で第６領域２６Ｆに重なって配置される第２電極である。コンタクト３３または３４には、第１領域２１から第３領域２３Ｃおよび第４領域２４Ｆを介して第２領域２２へ電流を流すためのトリガー電圧が供給される。
【００６２】
Ｂ８．第８実施形態
次に、第８実施形態について説明する。本実施形態は、静電気保護回路が有するサイリスターの構成が異なること以外は、前述の第３実施形態または第６実施形態と同様である。なお、以下の説明では、第８実施形態に関し、前述の第３実施形態および第６実施形態との相違点を中心に説明し、同様の事項についてはその説明を省略する。また、第８実施形態の説明に用いる図では、前述の第３実施形態または第６実施形態と同様の構成について、同一符号が付される。
【００６３】
図１９は、第８実施形態に係る静電気保護回路１０Ｇが有するサイリスター１２Ｇの平面図である。図２０は、図１９中のＡ２０−Ａ２０線断面図である。サイリスター１２Ｇは、前述の第６実施形態のサイリスター１２Ｅを２つ組み合わせたような構成を有する。具体的には、サイリスター１２Ｇは、１対の第１領域２１と１対の第２領域２２と１対の第３領域２３Ｇと１対の第４領域２４Ｄと１対の第５領域２５Ｇと第６領域２６Ｄとを有する。ここで、第５領域２５Ｇは、１対の第６領域２６Ｄの間に配置される。そして、第５領域２５Ｇと各第６領域２６Ｄとの間には、第５領域２５Ｇ側から各第６領域２６Ｄ側に向けて、第１領域２１、第３領域２３Ｇ、第４領域２４Ｄおよび第２領域２２がこの順で並んで配置される。これらの領域のうち、隣り合う２つの領域は、互いに接触する。
【００６４】
１対の第３領域２３Ｇのそれぞれは、平面視で、長手形状をなし、その両端から第５領域２５Ｇに向けて延びる１対の部分を有する。また、第５領域２５Ｇは、平面視で、各第３領域２３Ｇの当該１対の部分に接続される１対の部分を有する。本実施形態では、１対の第３領域２３Ｇの当該１対の部分同士が互いに接触する。したがって、１対の第３領域２３Ｇは、平面視で、互いに接触して、１対の第１領域２１および第５領域２５Ｇを囲む枠状をなす。したがって、第５領域２５Ｇは、第３領域２３Ｇに接する１対の第１接触領域２５ｃを有する。ここで、第１接触領域２５ｃは、平面視で第１領域２１と重ならない位置に設けられる。なお、１対の第３領域２３Ｇは、１つの枠状の第３領域２３Ｇであるともいえる。また、１対の第３領域２３Ｇの前述の１対の部分同士が第５領域２５Ｇを介して接続されてもよい。
【００６５】
第３領域２３Ｇは、Ｎ型のシリコンで構成される低濃度のＮ型領域である。第５領域２５Ｇは、Ｎ型のシリコンで構成される高濃度のＮ型領域である。第５領域２５Ｇには、コンタクト３３が設けられる。
【００６６】
以上の静電気保護回路１０Ｇでは、第６領域２６Ｄが１対設けられ、第２領域２２が平面視で１対の第６領域２６Ｄの間に１対設けられ、第４領域２４Ｄが平面視で１対の第２領域２２の間に１対設けられ、第３領域２３Ｇが平面視で１対の第４領域２４Ｄの間に１対設けられ、第１領域２１が平面視で１対の第３領域２３Ｇの間に１対設けられ、第５領域２５Ｇが平面視で１対の第１領域２１の間に設けられる。以上の１対の第１領域２１、１対の第２領域２２、１対の第３領域２３Ｇ、１対の第４領域２４Ｄ、１対の第５領域２５Ｇおよび第６領域２６Ｄにより、２つのサイリスター構造を並列に接続した構造を有する静電気保護回路１０Ｇを実現することができる。この構造は、平面視で第５領域２５Ｇを中心にして、その両側に第１領域２１、第３領域２３Ｇ、第４領域２４Ｄ、第２領域２２、第６領域２６Ｄが対をなして配設されている構造であってもよい。ここで、２つのサイリスター構造を並列に接続した構造を採用すると、１つのサイリスター構造を採用する場合に比べて、平面視でこれらの領域が並ぶ方向に垂直な方向に沿う長さを小さくすることができる。また、第５領域２５Ｇが２つのサイリスター構造に共用されるため、第５領域２５Ｇを２つのサイリスター構造のそれぞれに別々に設ける場合に比べて、サイリスター構造全体の平面視での面積を小さくすることができる。また、第５領域２５Ｇが２つのサイリスター構造に共用されることで、Ｎゲートの配線の引き回しが簡単になるという利点もある。
【００６７】
Ｂ９．第９実施形態
次に、第９実施形態について説明する。本実施形態は、静電気保護回路が有するサイリスターの構成が異なること以外は、前述の第１実施形態または第７実施形態と同様である。なお、以下の説明では、第９実施形態に関し、前述の第１実施形態および第７実施形態との相違点を中心に説明し、同様の事項についてはその説明を省略する。また、第９実施形態の説明に用いる図では、前述の第１実施形態または第７実施形態と同様の構成について、同一符号が付される。
【００６８】
図２１は、第９実施形態に係る静電気保護回路１０Ｈが有するサイリスター１２Ｈの平面図である。図２２は、図２１中のＡ２２−Ａ２２線断面図である。サイリスター１２Ｈは、前述の第７実施形態のサイリスター１２Ｆを簡素化した構成を有する。具体的には、サイリスター１２Ｈは、１対の第１領域２１と第２領域２２と１対の第３領域２３Ｈと１対の第４領域２４Ｈと２対の第５領域２５Ｈと１対の第６領域２６Ｈとを有する。ここで、第２領域２２は、１対の第１領域２１の間に配置される。そして、各第１領域２１と第２領域２２との間には、第２領域２２側から各第１領域２１側に向けて、第４領域２４Ｈおよび第３領域２３Ｈがこの順で並んで配置される。これらの領域のうち、隣り合う２つの領域は、互いに接触する。
【００６９】
１対の第３領域２３Ｈのそれぞれは、平面視で、長手形状をなし、その両端から第２領域２２とは反対側に向けて延びる１対の部分を有する。当該１対の部分のそれぞれには、島状の第５領域２５Ｈが接続される。したがって、各第５領域２５Ｈは、第３領域２３Ｈに接する第１接触領域２５ｄを有する。ここで、第１接触領域２５ｄは、平面視で第１領域２１と重ならない位置に設けられる。第３領域２３Ｈは、Ｐ型のシリコンで構成される低濃度のＰ型領域である。第５領域２５Ｈは、Ｐ型のシリコンで構成される高濃度のＰ型領域である。各第５領域２５Ｈには、コンタクト３３が設けられる。なお、同一の第３領域２３Ｈに接続される１対の第５領域２５Ｈのうちの一方にコンタクト３３が設けられればよいが、当該１対の第５領域２５Ｈの両方にコンタクト３３を設けることにより、第３領域２３Ｈの電位を安定させることができる。
【００７０】
１対の第４領域２４Ｈのそれぞれは、平面視で、長手形状をなし、その両端から第２領域２２側に向けて延びる１対の部分を有する。１対の第４領域２４Ｈには、当該１対の部分同士の間にて、島状の１対の第６領域２６Ｈが接続される。したがって、１対の第４領域２４Ｈおよび１対の第６領域２６Ｈは、平面視で、第２領域２２を囲む枠状をなす。また、各第６領域２６Ｈは、１対の第４領域２４Ｈに接する１対の第２接触領域２６ｄを有する。ここで、第２接触領域２６ｄは、平面視で第２領域２２と重ならない位置に設けられる。第４領域２４Ｈは、Ｎ型のシリコンで構成される低濃度のＮ型領域である。第６領域２６Ｈは、Ｎ型のシリコンで構成される高濃度のＮ型領域である。各第６領域２６Ｈには、コンタクト３４が設けられる。なお、１対の第６領域２６Ｈのうちの一方にコンタクト３４が設けられればよいが、１対の第６領域２６Ｈの両方にコンタクト３４を設けることにより、第４領域２４Ｈの電位を安定させることができる。
【００７１】
以上の静電気保護回路１０Ｈによっても、前述の第７実施形態または第８実施形態と同の効果が得られる。また、本実施形態の静電気保護回路１０Ｈでは、第７実施形態または第８実施形態の構成に比べて小型化を図ることができるという利点もある。
【００７２】
Ｂ１０．第１０実施形態
次に、第１０実施形態について説明する。本実施形態は、静電気保護回路におけるトリガー回路の構成が異なること以外は、前述の第１実施形態と同様である。なお、以下の説明では、第１０実施形態に関し、前述の第１実施形態との相違点を中心に説明し、同様の事項についてはその説明を省略する。また、第１０実施形態の説明に用いる図では、前述の第１実施形態と同様の構成について、同一符号が付される。
【００７３】
図２３は、第１０実施形態に係る静電気保護回路１０Ｉを示す図である。図２３に示すように、静電気保護回路１０Ｉは、ダイオード１１とサイリスター１２と抵抗１３とトリガー回路１４Ｉとを有する。
【００７４】
トリガー回路１４Ｉは、ＳＧｐＭＯＳ型のトランジスターＱＰ１４で構成される。ここで、トランジスターＱＰ１４のソースおよびゲートは、サイリスター１２のゲートＧ１に接続される。トランジスターＱＰ１４のドレインは、ノードＮ２に接続される。以上の静電気保護回路１０Ｉによっても、前述の第１実施形態と同様の効果が得られる。
【００７５】
Ｂ１１．第１１実施形態
次に、第１１実施形態について説明する。本実施形態は、静電気保護回路におけるトリガー回路の構成が異なること以外は、前述の第１実施形態と同様である。なお、以下の説明では、第１１実施形態に関し、前述の第１実施形態との相違点を中心に説明し、同様の事項についてはその説明を省略する。また、第１１実施形態の説明に用いる図では、前述の第１実施形態と同様の構成について、同一符号が付される。
【００７６】
図２４は、第１１実施形態に係る静電気保護回路１０Ｊを示す図である。図２４に示すように、静電気保護回路１０Ｊは、ダイオード１１とサイリスター１２と抵抗１３とトリガー回路１４Ｊとを有する。
【００７７】
トリガー回路１４Ｊは、ダイオードＤ１４で構成される。ここで、ダイオードＤ１４のカソードは、サイリスター１２のゲートＧ１に接続される。ダイオードＤ１４のアノードは、ノードＮ２に接続される。以上の静電気保護回路１０Ｊによっても、前述の第１実施形態と同様の効果が得られる。
【００７８】
Ｂ１２．第１２実施形態
次に、第１２実施形態について説明する。本実施形態は、静電気保護回路におけるトリガー回路の構成が異なること以外は、前述の第１実施形態と同様である。なお、以下の説明では、第１２実施形態に関し、前述の第１実施形態との相違点を中心に説明し、同様の事項についてはその説明を省略する。また、第１２実施形態の説明に用いる図では、前述の第１実施形態と同様の構成について、同一符号が付される。
【００７９】
図２５は、第１２実施形態に係る静電気保護回路１０Ｋを示す図である。図２５に示すように、静電気保護回路１０Ｋは、ダイオード１１とサイリスター１２と抵抗１３とトリガー回路１４Ｋとを有する。
【００８０】
トリガー回路１４Ｋは、抵抗Ｒ１４とキャパシターＣ１４とインバーターＩＶ１４とトランジスターＱＮ１４とを有する。抵抗Ｒ１４とキャパシターＣ１４とは、ノードＮ１とノードＮ２との間に直列に設けられる。抵抗Ｒ１４およびキャパシターＣ１４は、ＣＲの時定数回路を構成する。インバーターＩＶ１４は、ノードＮ１とノードＮ２との間に設けられるＰ型のトランジスターＱＰ１４ａおよびＮ型のトランジスターＱＮ１４とを有する。トランジスターＱＰ１４ａおよびＱＮ１４ｂのゲートは、抵抗Ｒ１４とキャパシターＣ１４との接続ノードに接続される。トランジスターＱＰ１４ａのソースは、ノードＮ１に接続される。トランジスターＱＮ１４ｂのソースは、ノードＮ２に接続される。トランジスターＱＰ１４ａおよびＱＮ１４ｂのドレインは、トランジスターＱＮ１４のゲートに接続される。以上のトリガー回路１４Ｋでは、抵抗１３の抵抗値またはトランジスターＱＮ１４のトランジスターサイズ等の設定に応じて、トリガー電圧を任意に設定することができる。なお、インバーターＩＶ１４の構成は、図２５に示す構成に限定されず、少なくとも入力信号の反転信号を出力可能な構成であればよい。
【００８１】
図２６は、第１２実施形態係る静電気保護回路１０Ｋの電圧−電流特性を示すグラフである。図２６では、抵抗１３の抵抗値を固定したまま、トランジスターＱＮ１４のチャネル幅を変更した場合の電圧−電流特性が示される。図２６中のαは、当該チャネル幅が８０μｍである場合を示し、図２６中のβは、当該チャネル幅が５０μｍである場合を示し、図２６中のγは、当該チャネル幅が４０μｍである場合を示し、図２６中のδは、当該チャネル幅が３０μｍである場合を示す。図２６から明らかなように、当該チャネル幅を大きくすることで、トリガー電圧を下げることができる。このとき、サイリスター１２の作動時に流れる電流であるトリガー電流は、例えば５０ｍＡ程度のまま、ほとんど変わらない。当該トリガー電流は、抵抗１３の抵抗値に応じて設定される。また、当該トリガー電流が大きくなるほど、サイリスター１２のノイズによる誤動作を防止する効果が高まるという利点がある。以上の静電気保護回路１０Ｋによっても、前述の第１実施形態と同様の効果が得られる。
【００８２】
Ｃ．電子機器
図２７は、電子機器２００の構成例を示すブロック図である。電子機器２００は、プロセッサー２０１とメモリー２０２と表示装置２０３と入力装置２０４と出力装置２０５と通信装置２０６とを有し、これらが相互に通信可能に接続される。プロセッサー２０１は電子機器２００の各部を制御する機能、および各種データを処理する機能を有する装置である。プロセッサー２０１は、例えば、ＣＰＵ（Central Processing Unit）等の１以上のプロセッサーを含んで構成される。メモリー２０２は、プロセッサー２０１が実行する各種プログラム、およびプロセッサー２０１が処理する各種データを記憶するハードディスクドライブまたは半導体メモリーを含んで構成される。プロセッサー２０１は、メモリー２０２からプログラムを読み込んで実行することで各種処理を行う。当該処理は、電子機器２００の用途に応じて適宜に決められる。
【００８３】
表示装置２０３は、プロセッサー２０１による制御のもとで各種の画像を表示する液晶表示パネルまたは有機ＥＬ（electro-luminescence）表示パネル等の各種の表示パネルを含む表示装置である。入力装置２０４は、ユーザーからの操作を受け付けるタッチパッド、タッチパネルまたはマウス等のポインティングデバイスを含んで構成される。出力装置２０５は、スピーカー等の出力デバイスである。通信装置２０６は、他の装置と無線または有線で通信する通信装置である。なお、表示装置２０３、入力装置２０４、出力装置２０５または通信装置２０６は、適宜に設ければよく、省略してもよい。
【００８４】
以上の電子機器２００では、前述の電子機器２００を構成する要素のいずれかに、前述のいずれかの実施形態の半導体装置または静電気保護回路が設けられる。図２７では、プロセッサー２０１に第１実施形態の半導体装置１００を設けた場合が図示される。以上の電子機器２００では、半導体装置１００の内部回路１０４を静電気から安定的に保護することができ、この結果、電子機器２００の信頼性を高めることができる。
【００８５】
なお、電子機器としては、例えば、パーソナルコンピューター、スマートフォン、ディジタルスチルカメラ、携帯電話機、タブレット端末、時計、車体姿勢検出装置、ポインティングデバイス、ヘッドマウントディスプレイ、インクジェットプリンター、ラップトップ型パーソナルコンピューター、テレビ、ビデオカメラ、ビデオテープレコーダー、ナビゲーション装置、ページャ、電子手帳、電子辞書、電卓、電子ゲーム機器、ゲームコントローラー、ワードプロセッサー、ワークステーション、テレビ電話、防犯用テレビモニター、電子双眼鏡、ＰＯＳ（Point of sale system）端末、電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡、魚群探知機、各種測定機器、計器類およびフライトシミュレータ等が挙げられる。
【００８６】
以上、本発明の静電気保護回路、半導体装置および電子機器について図示の実施形態に基づいて説明したが、本発明は、これらに限定されるものではない。また、本発明の各部の構成は、前述した実施形態の同様の機能を発揮する任意の構成のものに置換することができ、また、任意の構成を付加することもできる。また、本発明は、前述した各実施形態の任意の構成同士を組み合わせるようにしてもよい。
【符号の説明】
【００８７】
１０…静電気保護回路、１０Ａ…静電気保護回路、１０Ｂ…静電気保護回路、１０Ｃ…静電気保護回路、１０Ｄ…静電気保護回路、１０Ｅ…静電気保護回路、１０Ｆ…静電気保護回路、１０Ｇ…静電気保護回路、１０Ｈ…静電気保護回路、１０Ｉ…静電気保護回路、１０Ｊ…静電気保護回路、１０Ｋ…静電気保護回路、２０…ＳＯＩ基板、２０ａ…基板、２０ｂ…シリコン酸化膜、２０ｃ…シリコン層、２１…第１領域、２２…第２領域、２３…第３領域、２３Ａ…第３領域、２３Ｂ…第３領域、２３Ｇ…第３領域、２３Ｈ…第３領域、２４…第４領域、２４Ｂ…第４領域、２４Ｃ…第４領域、２４Ｆ…第４領域、２４Ｈ…第４領域、２５…第５領域、２５Ａ…第５領域、２５Ｇ…第５領域、２５Ｈ…第５領域、２６…第６領域、２６Ｃ…第６領域、２６Ｆ…第６領域、２６Ｈ…第６領域、３３…コンタクト、３４…コンタクト、１００…半導体装置、１０１…電源配線、１０２…電源配線、１０３…信号配線、１０４…内部回路、２００…電子機器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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