(57)【要約】      （修正有）【課題】長時間の論理状態（例えば、論理１）を蓄積し、長時間の論理状態の蓄積が、後続の書き込み又は読み出しの動作中に性能の劣化にならない強誘電体メモリセルを提供する。【解決手段】メモリセルは、セルの意図した論理状態の反転であり得る論理状態と関連付けられた電荷で書き込まれる。すなわち、１つ以上のメモリセルの実際の論理状態は反転されるが、メモリセルの意図した論理状態は不変である。意図した論理状態及び反転した論理状態を、セルから読み出すこと及びセルに書き込むことを可能するために、セルのセンスコンポーネント１２５−ｂの周囲にトランジスタの異なるセットを構成する。現在蓄積されている論理状態から反転した論理状態を読み出すために、トランジスタの第２のセット４２５ｂ−１、２を使用する一方で、メモリセルにおいて現在蓄積されている論理状態を読み出すために、トランジスタの第１のセット４２５−ａー１、２を使用する。【選択図】図４Ａ
2020091935.tif 000002
【特許請求の範囲】
【請求項１】
ビット線と、
リファレンスビット線と、
第１の入力線及び第２の入力線を含むセンスコンポーネントと、
前記ビット線及び前記センスコンポーネントの前記第１の入力線と電子通信する、前記ビット線と前記センスコンポーネントの前記第１の入力線との間の第１のトランジスタと、
前記ビット線及び前記センスコンポーネントの前記第２の入力線と電子通信する、前記ビット線と前記センスコンポーネントの前記第２の入力線との間の第２のトランジスタと、
前記リファレンスビット線及び前記センスコンポーネントの前記第１の入力線と電子通信する、前記リファレンスビット線と前記センスコンポーネントの前記第１の入力線との間の第３のトランジスタと、
前記リファレンスビット線及び前記センスコンポーネントの前記第２の入力線と電子通信する、前記リファレンスビット線と前記センスコンポーネントの前記第２の入力線との間の第４のトランジスタと
を含む、装置。
【請求項２】
前記ビット線と電子通信する強誘電体メモリセルを更に含む、請求項１に記載の装置。
【請求項３】
前記強誘電体メモリセルは、単一の強誘電体コンデンサを含む、請求項２に記載の装置。
【請求項４】
前記強誘電体メモリセルは、単一の選択コンポーネントを含む、請求項３に記載の装置。
【請求項５】
前記第１のトランジスタ、前記第２のトランジスタ、及び前記ビット線は第１の共通ノードを共有し、前記第１のトランジスタは、前記第１の共通ノードと前記センスコンポーネントの前記第１の入力線との間に物理的又は電気的に存在し、前記第２のトランジスタは、前記第１の共通ノードと前記センスコンポーネントの前記第２の入力線との間に物理的又は電気的に存在し、
前記第３のトランジスタ、前記第４のトランジスタ、及び前記リファレンスビット線は第２の共通ノードを共有し、前記第３のトランジスタは、前記第２の共通ノードと前記センスコンポーネントの前記第１の入力線との間に物理的又は電気的に存在し、前記第４のトランジスタは、前記第２の共通ノードと前記センスコンポーネントの前記第２の入力線との間に物理的又は電気的に存在する、
請求項１に記載の装置。
【請求項６】
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、及び前記第４のトランジスタは前記センスコンポーネントの外部にある、請求項１に記載の装置。
【請求項７】
アクセス線と、
リファレンス線と、
第１の入力線及び第２の入力線を含むセンスコンポーネントと、
前記アクセス線及び前記センスコンポーネントの前記第１の入力線と電子通信する第１のトランジスタと、
前記アクセス線及び前記センスコンポーネントの前記第２の入力線と電子通信する第２のトランジスタと、
前記リファレンス線及び前記センスコンポーネントの前記第１の入力線と電子通信する第３のトランジスタと、
前記リファレンス線及び前記センスコンポーネントの前記第２の入力線と電子通信する第４のトランジスタと、
前記第１のトランジスタ及び前記第２のトランジスタと電子通信する制御線の第１のセットと、
前記第３のトランジスタ及び前記第２のトランジスタと電子通信する制御線の第２のセットと、
制御線の前記第１のセット及び制御線の前記第２のセットと電子通信するカウンタと
を含む、装置。
【請求項８】
前記カウンタは、不揮発性ラッチを含む、請求項７に記載の装置。
【請求項９】
前記ビット線と電子通信する強誘電体メモリセルであって、単一の強誘電体コンデンサ及び単一の選択コンポーネントを含む前記強誘電体メモリセル
を更に含む、請求項７に記載の装置。
【請求項１０】
ビット線と、
第１のコンタクト及び第２のコンタクトを含むセンスコンポーネントと、
前記ビット線と前記センスコンポーネントの前記第１のコンタクトとの間に位置付けられた第１のスイッチングコンポ―ント、及び
前記ビット線と前記センスコンポーネントの前記第２のコンタクトとの間に位置付けられた第２のスイッチングコンポーネント
を含むスイッチングコンポーネントの第１のセットと
を含む、装置。
【請求項１１】
リファレンスビット線と、
前記リファレンスビット線と前記センスコンポーネントの前記第１のコンタクトとの間に位置付けられた第３のスイッチングコンポ―ント、及び
前記リファレンスビット線と前記センスコンポーネントの前記第２のコンタクトとの間に位置付けられた第４のスイッチングコンポーネント
を含むスイッチングコンポーネントの第２のセットと
を更に含む、請求項１０に記載の装置。
【請求項１２】
前記リファレンスビット線と結合されたリファレンスセル
を更に含む、請求項１１に記載の装置。
【請求項１３】
前記ビット線と結合されたメモリセルと、
前記メモリセルと結合され、前記メモリセルの反転状態を指し示すように構成されたインジケータと
を更に含む、請求項１０に記載の装置。
【請求項１４】
前記メモリセルは、単一の強誘電体コンデンサ及び単一の選択コンポーネントを含む、請求項１３に記載の装置。
【請求項１５】
前記センスコンポーネントと結合されたリファレンスビット線と、
前記リファレンスビット線と結合されたリファレンスセルと、
前記メモリセルと結合された第１のプレート線と、
前記リファレンスビット線と結合された第２のプレート線と
を更に含む、請求項１３に記載の装置。
【請求項１６】
前記第１のスイッチングコンポーネントは、前記ビット線と前記センスコンポーネントの前記第１のコンタクトとの間に電気的に位置付けられ、前記第２のスイッチングコンポーネントは、前記ビット線と前記センスコンポーネントの前記第２のコンタクトとの間に電気的に位置付けられる、請求項１０に記載の装置。
【請求項１７】
前記センスコンポーネントの前記第１のコンタクト、及び前記センスコンポーネントの前記第２のコンタクトは、前記センスコンポーネントの入力及び前記センスコンポーネントの出力として動作するように各々構成可能である、請求項１０に記載の装置。
【請求項１８】
メモリセルが存続期間中に論理状態を蓄積していると判定するように構成された監視コンポーネントと、
前記存続期間中に前記論理状態が蓄積されていることに少なくとも部分的に基づいて前記メモリセルを反転するように構成された反転コンポーネントと
を更に含む、請求項１０に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、本出願の譲受人に与えられた２０１６年６月２１日出願の名称“アレイのデータビットの反転”のＩｎｇａｌｌｓ等による米国特許出願番号１５／１８８，８９０の優先権を主張する。
【０００２】
以下は、概して、メモリデバイスに関し、より具体的には、長時間、論理値を蓄積する強誘電体メモリセルの性能を維持することに関する。
【背景技術】
【０００３】
メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、及びデジタル表示装置等の様々な電子デバイス中に情報を蓄積するために広く使用される。情報は、メモリデバイスの異なる状態をプログラミングすることによって蓄積される。例えば、バイナリデバイスは、論理“１”又は論理“０”によりしばしば示される２つの状態を有する。その他のシステムでは、３つ以上の状態が蓄積され得る。蓄積された情報にアクセスするために、電子デバイスは、メモリデバイス中の蓄積状態を読み出し得、又はセンシングし得る。情報を蓄積するために、電子デバイスは、メモリデバイス中に状態を書き込み得、又はプログラミングし得る。
【０００４】
ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化ＲＡＭ（ＲＲＡＭ）、及びフラッシュメモリ等を含む様々な種類のメモリデバイスが存在する。メモリデバイスは揮発性又は不揮発性であり得る。不揮発性メモリ（例えば、フラッシュメモリ）は、外部電源が存在しなくても長時間、データを蓄積できる。揮発性メモリ（例えば、ＤＲＡＭ）は、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。バイナリメモリデバイスは、例えば、充電又は放電されるコンデンサを含み得る。充電されたコンデンサは、しかしながら、リーク電流を通じて時間と共に放電され得、蓄積された情報の喪失をもたらす。定期的なリフレッシュなしにデータを蓄積する能力等の不揮発性の特徴が利点であり得る一方で、揮発性メモリの幾つかの特徴は、高速な読み出し又は書き込み速度等の性能の利点を提供し得る。
【０００５】
ＦｅＲＡＭは、揮発性メモリと同様のデバイスアーキテクチャを使用し得るが、蓄積デバイスとしての強誘電体コンデンサの使用に起因して不揮発性の特質を有する。ＦｅＲＡＭデバイスは、それ故、その他の不揮発性及び揮発性のメモリデバイスと比較して向上した性能を有し得る。ＦｅＲＡＭデバイスの強誘電体メモリセルは、長時間（例えば、数時間、数日、数か月等）、論理状態（例えば、論理１）を蓄積し得る。この期間に渡って、強誘電体メモリセルの強誘電体コンデンサ内の強誘電分域は移動し得、その大きさ及び影響は、時間と共に増加し得る。この移動の結果として、強誘電体メモリセルは、後続の書き込み又は読み出しの動作中に性能の劣化を経験し得る。
【０００６】
本明細書の開示は、以下の図面を参照し、以下の図面を含む。
【図面の簡単な説明】
【０００７】
【図１】本開示の様々な実施形態に従ったデータビットの反転を支持する例示的メモリアレイを説明する。
【図２】本開示の様々な実施形態に従ったデータビットの反転を支持する例示的回路を説明する。
【図３】本開示の様々な実施形態に従って動作される強誘電体メモリセルに対する例示的ヒステリシスプロットを説明する。
【図４Ａ】本開示の様々な実施形態に従ったデータビットの反転を支持する例示的回路の側面を説明する。
【図４Ｂ】本開示の様々な実施形態に従ったデータビットの反転を支持する例示的回路の側面を説明する。
【図４Ｃ】本開示の様々な実施形態に従ったデータビットの反転を支持する例示的回路の側面を説明する。
【図５Ａ】本開示の様々な実施形態に従った例示的回路の動作の側面を説明する例図を示す。
【図５Ｂ】本開示の様々な実施形態に従った例示的回路の動作の側面を説明する例図を示す。
【図５Ｃ】本開示の様々な実施形態に従った例示的回路の動作の側面を説明する例図を示す。
【図６】本開示の様々な実施形態に従ったデータビットの反転を支持する例示的強誘電体メモリアレイのブロック図を説明する。
【図７】本開示の側面に従ったデータビットの反転を支持するコントローラのブロック図を説明する。
【図８】本開示の様々な実施形態に従ったデータビットの反転を支持する、メモリアレイを含むシステムを説明する。
【図９】本開示の様々な実施形態に従ったデータビットの反転のための１つ以上の方法を説明するフローチャートである。
【図１０】本開示の様々な実施形態に従ったデータビットの反転のための１つ以上の方法を説明するフローチャートである。
【発明を実施するための形態】
【０００８】
強誘電体メモリセル等のメモリセルは、１つの論理状態（意図した論理状態）と関連付けられた電荷で書き込まれ得、その後、該セルは、異なる反転した論理状態と関連付けられた電荷で再書き込みされ得る。この論理状態の反転（又はビット反転）は、長時間、同じ論理状態を蓄積することに起因するセル上の影響に対抗し得、反転した論理状態を蓄積するにもかかわらず、セルは、意図した論理状態を有するように読み出され得る。すなわち、セル中に蓄積された電荷は、強誘電分域の移動を緩和するために変化し得るが、セル中に蓄積されるべきと理解される論理値は不変であり得る。
【０００９】
例えば、意図した論理状態（例えば、論理１）と関連付けられた電荷をある期間蓄積したセルは、反転した論理状態（例えば、論理０）と関連付けられた異なる電荷を蓄積するために再書き込みされ得る。そして、再書き込みの上で実施された後続の読み出し動作は、意図した論理状態（論理１）が依然として読み出される結果をもたらし、このことは、反転した論理状態と関連付けられた異なる電荷をセルが実際には蓄積するにもかかわらず生じ得る。
【００１０】
幾つかの場合、意図した論理状態がセルから読み出され得るように、且つ適切な論理状態（例えば、意図した論理状態又は反転した論理状態）がセルに書き込まれ得るように、追加のロジックが実装され得る。実例として、インジケータがセルと関連付けられ得、インジケータの値は、セルにより蓄積された論理状態が意図した論理状態であるか、それとも反転した論理状態であるかを示すために使用され得る。意図した論理状態は、初めに蓄積された論理状態、又はメモリセルからの読み出しを意図する論理状態に対応し得る。反転した論理状態は、意図した論理状態とは反対の論理状態であり得る。
【００１１】
意図した又は反転した論理状態のインジケータの値は、適切にセルから読み出す又はセルに書き込むことを可能にするために、メモリアレイ中のセンシングコンポーネントに提供され得る。例えば、該値は、反転した論理状態を蓄積するセルと関連付けられるセンスコンポーネントに提供され得、セルのセンシング動作からもたらされる出力を変更するように、センスコンポーネントを始動させ得る。そうした場合、読み出された論理状態は、センシングされた又は実際の論理状態とは異なる。別の例では、インジケータは、多数のセルから読み出された論理状態を有効にするためにインジケータに基づいてコードワードを修正し得る誤り訂正符号（ＥＣＣ）ロジックに提供され得る。
【００１２】
幾つかの場合、初めに蓄積された又は意図した論理状態を読み出すために使用される追加のロジックは、他のセンシングコンポーネントと通信しない方法で実装され得る。すなわち、意図した論理状態又は異なる論理状態の何れがセルにより蓄積されているかを示す値は、センスコンポーネント又はＥＣＣロジックに提供されなくてもよい。幾つかの例では、例えば、読み出された論理状態が蓄積された論理状態と同じである場合に、“真のトランジスタ”と称され得るトランジスタの第１のセットが真の論理状態をセルから読み出す又はセルに書き込むために使用され得るように、センスコンポーネントの周囲にトランジスタの第１及び第２のセットが構成され得る。そして、セルにより蓄積された又はセルに対して意図した論理状態とは異なる論理状態を読み出す又は書き込むために、“反転のトランジスタ”と称され得るトランジスタの第２のセットが使用され得、例えば、読み出される論理状態は、蓄積された論理状態とは反対である。真のトランジスタ又は反転のトランジスタは、意図した論理状態又は反転した論理状態の何れがセルにより蓄積されたか又はセルに書き込まれたかに基づいて活性化され得る。そのため、セルが真のトランジスタを通じてアクセスされるか、それとも反転のトランジスタを通じてアクセスされるかは、セルが意図した状態を現在蓄積するか、それとも反転した状態を現在蓄積するかに依存し得る。
【００１３】
幾つかの場合、論理状態が反転した論理状態である場合に、セルにより蓄積された論理状態を読み出す及びライトバックするために、反転のトランジスタが使用され得る一方で、論理状態が意図した論理状態である場合に、セルにより蓄積された論理状態を読み出す及びライトバックするために、真のトランジスタが使用され得る。この方法では、センスコンポーネント（例えば、センスアンプ）は、意図した論理状態を反映するために、もたらされる結果電圧を変更するか否かを判定しなくても、センスコンポーネントの入力でセンシングされる信号に基づいて、意図した論理状態に対応する電圧を生成し得る。幾つかの例では、セルにより蓄積された論理状態は、真のトランジスタを使用して読み出され得、反転した論理状態は、反転のトランジスタを使用してセルにライトバックされ得る。そのため、センスコンポーネントがセンシング動作からもたらされる電圧を異なる電圧に変更しなくても、反転した論理状態がセルに再書き込みされ得る。
【００１４】
幾つかの例では、読み出し又は書き込み動作のために、トランジスタの第１のセットが使用されるのか、それともトランジスタの第２のセットが使用されるのかを判定するためにカウンタが使用され得る。実例として、アレイのセルにより蓄積された論理状態は、順次反転され得、カウンタの値は、更新される最後のセルのアドレスを反映するために、反転に伴い同時に更新され得る。カウンタの値は、アクセスされる（例えば、読み出される又は書き込まれる）セルが意図した論理状態又は反転した論理状態の何れを蓄積していると予想されるかを判定するために使用され得る。実例として、カウンタの値と関連付けられたアドレスが、アクセスされるセルのアドレスと比較される。
【００１５】
幾つかの場合、セルのアドレスがカウンタ値と関連付けられたアドレス以下である場合、セルは反転した論理状態を蓄積している（すなわち、セルは再書き込みされている）と判定され得る。反対に、セルのアドレスがカウンタ値と関連付けられたアドレスを上回る場合、セルは意図した論理状態を蓄積している（すなわち、セルは再書き込みされていない）と判定され得る。したがって、意図した論理状態の反転した状態を蓄積していると予想されるセルへの書き込み動作に対しては、反転した論理状態をセルに書き込むために、反転のトランジスタが代わりに使用され得る。したがって、反転のトランジスタを使用する後続の読み出し動作は、意図した論理状態をもたらすであろう。
【００１６】
上で紹介された開示の機構は、メモリアレイの文脈で更に後述される。例示的な回路と該回路の動作に対する具体例が続いて記述される。開示のこれら又はその他の機構は、データビットの反転に関する装置図、システム図、及びフローチャートの参照によって更に説明され、参照しながら更に記述される。
【００１７】
図１は、本開示の様々な実施形態に従ったデータビットの反転を支持する例示的メモリアレイ１００を説明する。メモリアレイ１００は、電子メモリ装置とも称され得る。メモリアレイ１００は、異なる状態を蓄積するようにプログラム可能なメモリセル１０５を含む。各メモリセル１０５は、論理０及び論理１で示される２つの状態を蓄積するようにプログラム可能であり得る。幾つかの場合、メモリセル１０５は、３つ以上の状態を蓄積するように構成される。メモリセル１０５は、プログラム可能な状態を表す電荷を蓄積するためのコンデンサを含み得、例えば、充電及び非充電のコンデンサは２つの論理状態を夫々表し得る。
【００１８】
ＤＲＡＭアーキテクチャは、そうした設計を一般的に使用し得、用いられるコンデンサは、線形の電気分極特性を有する誘電材料を含み得る。一方、強誘電体メモリセルは、誘電材料として強誘電体を有するコンデンサを含み得る、強誘電体コンデンサの電荷の異なるレベルは、異なる論理状態を表し得る。強誘電体材料は、非線形の分極特性を有し、強誘電体メモリセル１０５の幾つかの詳細及び利点は、以下で論じられる。強誘電体材料はまた、インプリント（imprinting）の影響を受けやすいことがあり、インプリントは、長時間の同じ電荷への暴露又は同じ電荷の蓄積に起因して、強誘電分域のドリフトと共に生じ得る。本明細書に記述される技術は、メモリアレイ中に強誘電体を用いる有利な面を著しく変更することなく、インプリントに対抗し得る。
【００１９】
読み出し及び書き込み等の動作は、適切なアクセス線１１０及びデジット線１１５を活性化又は選択することによって、メモリセル１０５上で実施され得る。アクセス線１１０はワード線１１０とも称され得、デジット線１１５はビット線１１５とも称され得る。ワード線１１０又はデジット線１１５を活性化又は選択することは、個別の線に電圧を印加することを含み得る。ワード線１１０及びデジット線１１５は導電性材料で作られる。例えば、ワード線１１０及びデジット線１１５は金属（例えば、銅、アルミニウム、金、タングステン等）、金属合金、又はその他の導電性材料等で作られてもよい。図１の例に従うと、メモリセル１０５の各行は単一のワード線１１０に接続され、メモリセル１０５の各列は単一のデジット線１１５に接続される。１つのワード線１１０及び１つのデジット線１１５を活性化する（例えば、ワード線１１０又はデジット線１１５に電圧を印加する）ことによって、それらの交点で単一のメモリセル１０５がアクセスされ得る。メモリセル１０５にアクセスすることは、メモリセル１０５を読み出すこと又は書き込むことを含み得る。ワード線１１０及びデジット線１１５の交点はメモリセルのアドレスと称され得る。
【００２０】
幾つかのアーキテクチャでは、セルの論理蓄積デバイス（例えば、コンデンサ）は、選択コンポーネントによってデジット線から電気的に絶縁され得る。ワード線１１０は、選択コンポーネントに接続され得、選択コンポーネントを制御し得る。例えば、選択コンポーネントはトランジスタであってもよく、ワード線１１０は、トランジスタのゲートに接続されてもよい。ワード線１１０を活性化することは、メモリセル１０５のコンデンサとその対応するデジット線１１５との間の電気的接続又は閉回路をもたらす。デジット線は、メモリセル１０５の読み出し又は書き込みの何れかのためにその後アクセスされ得る。
【００２１】
メモリセル１０５へのアクセスは、行デコーダ１２０及び列デコーダ１３０を通じて制御され得る。幾つかの例では、行デコーダ１２０は、メモリコントローラ１４０から行アドレスを受信し、受信された行アドレスに基づいて適切なワード線１１０を活性化する。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受信し、適切なデジット線１１５を活性化する。例えば、メモリアレイ１００は、ＷＬ＿１〜ＷＬ＿Ｍと名付けられた多数のワード線１１０と、ＤＬ＿１〜ＤＬ＿Ｎと名付けられた多数のデジット線１１５とを含み得、ここで、Ｎ及びＭはアレイのサイズに依存する。したがって、ワード線１１０及びデジット線１１５、例えば、ＷＬ＿２及びＤＬ＿３を活性化することによって、それらの交点におけるメモリセル１０５がアクセスされ得る。
【００２２】
アクセスすると、メモリセル１０５は、メモリセル１０５の蓄積状態を判定するために、センスコンポーネント１２５によって読み出され得又はセンシングされ得る。例えば、メモリセル１０５へのアクセス後、メモリセル１０５の強誘電体コンデンサは、その対応するデジット線１１５上に放電し得る。強誘電体コンデンサの放電は、強誘電体コンデンサに対してバイアスすること又は電圧を印加することに基づき得る。放電は、デジット線１１５の電圧を変更することを誘発し得、センスコンポーネント１２５は、メモリセル１０５の蓄積状態を判定するために、デジット線１１５の電圧をリファレンス電圧（図示せず）と比較し得る。例えば、デジット線１１５がリファレンス電圧よりも高い電圧を有する場合、その後センスコンポーネント１２５は、メモリセル１０５中の蓄積状態が論理１であったと判定し得、逆もまた同様である。
【００２３】
センシング動作の信頼性は、メモリセル１０５の読み出しからもたらされるセンシングウィンドウに依存し得る。実例として、より大きなセンシングウィンドウは、より小さなセンシングウィンドウよりも僅かなビットエラーと関連付けられ得る。センシングウィンドウは、論理１を蓄積する場合にメモリセル１０５の読み出しからもたらされるデジット線１１５の電圧と、論理０を蓄積する場合にメモリセルの読み出しからもたらされるデジット線１１５の電圧との差として判定され得る。センスコンポーネント１２５は、ラッチングと称され得る、信号中の差を検出及び増幅するために、様々なトランジスタ及びアンプを含み得る。メモリセル１０５の検出された論理状態は、出力１３５として、列デコーダ１３０を通じてその後出力され得る。
【００２４】
メモリセル１０５は、関連するワード線１１０及びデジット線１１５を活性化することによってセットされ得、又は書き込まれ得る。上で論じられたように、ワード線１１０の活性化は、（複数の）メモリセル１０５の対応する行をそれらの個別のデジット線１１５に電気的に接続する。ワード線１１０が活性化される間に、関連するデジット線１１５を制御することによって、メモリセル１０５は書き込まれ得、すなわち、メモリセル１０５中に論理値が蓄積され得る。列デコーダ１３０は、メモリセル１０５に書き込まれるデータ、例えば入力１３５を受け入れ得る。強誘電体メモリセル１０５は、強誘電体コンデンサに渡って電圧を印加することによって書き込まれ得る。このプロセスは、以下でより詳細に論じられる。
【００２５】
幾つかのメモリアーキテクチャでは、メモリセル１０５へのアクセスは、蓄積された論理状態を劣化又は破壊し得、元の論理状態をメモリセル１０５に戻すために、再書き込み又はリフレッシュ動作が実施され得る。ＤＲＡＭでは、例えば、コンデンサは、センシング動作中に部分的に又は完全に放電され得、蓄積された論理状態を破壊する。そのため、センシング動作後に論理状態が再書き込みされ得る。また、単一のワード線１１０を活性化することは、行中の全てのメモリセルの放電をもたらし得、したがって、行中のメモリセル１０５の幾つか又は全ては再書き込みされる必要があり得る。
【００２６】
ＤＲＡＭを含む幾つかのメモリアーキテクチャは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。例えば、充電されたコンデンサは、リーク電流を通じて時間と共に放電され得、蓄積された情報の喪失をもたらす。これらのいわゆる揮発性メモリデバイスのリフレッシュレートは比較的高くなることがあり、例えば、ＤＲＡＭアレイに対して１秒間に１０回のリフレッシュ動作であり得、それは、著しい電力消費をもたらし得る。より大きなメモリアレイの増加と共に、電力消費の増加は、特に、電池等の有限の電源に依存するモバイルデバイスのためのメモリアレイの配備又は動作（例えば、電源、発熱、材料限界等）を阻害し得る。以下で論じられるように、強誘電体メモリセル１０５は、他のメモリアーキテクチャと比較して向上した性能をもたらし得る有益な特性を有し得る。
【００２７】
実例として、強誘電体メモリセル１０５は、ＤＲＡＭメモリセルと比較して、長時間（例えば、数時間、数日、数か月等）、蓄積状態を保持し得、それは、リフレッシュ動作の必要性を削減又は省略し得る。しかしながら、長時間（例えば、数時間、数日、数か月等）、論理状態を蓄積する強誘電体メモリセル１０５は、時間と共に、関連付けられた強誘電体コンデンサ内の強誘電分域の移動を経験し得る。このインプリントは、強誘電体メモリセル１０５からの後続の読み出し動作及び強誘電体メモリセル１０５への後続の書き込み動作に負の影響を与え得る。実例として、長時間蓄積された論理状態とは反対の論理状態を強誘電体メモリセル１０５に書き込むことは、以下でより詳細に記述されるように、“ソフト書き込み”状態をもたらし得る。ソフト書き込みは、強誘電体メモリセルに対するセンシングウィンドウの減少により特徴づけられ得る、劣化した読み出し動作をもたらし得る。幾つかの場合、上で論じられた長時間は、日、月、又はそれら以上等の一定期間と必ずしも関連付けられなくてもよいが、代わりに、論理値の蓄積と、読み出し／書き込みエラーの増加が生じ得る又は生じると予想される後続の時点との間の時間と関連付けられ得る。
【００２８】
したがって、メモリアレイ１００のメモリセル１０５は、強誘電体メモリセルの信頼性を維持するために、異なる論理状態で書き込まれ得、例えば、ビットエラーレート、書き込みエラー等を削減する。幾つかの例では、メモリアレイ１００は、メモリアレイ１００の又はメモリアレイ１００のサブセクションの各強誘電体メモリセル１０５を、現在蓄積された論理状態とは反対であって、強誘電体メモリセルからの読み出しを意図する論理状態とは反対の論理状態（例えば、反転した論理状態）で定期的に書き込み得る。実例として、メモリコントローラ１４０は、期間（例えば、予想されるセンシングウィンドウが初期値を蓄積した後に閾値を下回る時点に対応する期間）を識別し得、識別された期間に従って、メモリアレイ１００の１つ以上の強誘電体メモリセル１０５を更新し得る。幾つかの場合、該期間は、強誘電体メモリセル１０５の内部特性、メモリアレイ１００の温度、強誘電体メモリセル１０５の寿命、又は強誘電体メモリセル１０５の読み出しからもたらされるセンシングウィンドウ等に基づいて判定されてもよい。
【００２９】
何れの強誘電体メモリセル１０５が意図した論理状態を蓄積しているか、及び何れの強誘電体メモリセル１０５が反転した論理状態を蓄積しているかをメモリコントローラ１４０（又はメモリアレイ１００の別のコンポーネント、若しくはメモリアレイ１００を使用する別のコンポーネント）が認識するように、メモリセルの論理状態を反転するために追加のロジックが使用され得る。幾つかの例では、１つ以上のインジケータが１つ以上のメモリと関連付けられ得、インジケータの値は、メモリセルが意図した論理状態又は反転した論理状態の何れを蓄積しているかを示すために使用され得る。
【００３０】
例として、値“１”は、反転した論理状態が蓄積されていることを示し得る一方で、“０”の値は、意図した論理状態が蓄積されていることを示し得る。この値は、センスコンポーネント１２５に提供され得、センスコンポーネント１２５は、センシング動作を実施した後にセンスコンポーネント１２５により生成される電圧を維持又は反転するために、該値を使用し得る。実例として、メモリセル１０５が反転した論理状態０を蓄積している場合、センスコンポーネント１２５に渡って負の電圧が生成され得、ここで、センシング動作が実施された後、正の端子はデジット線１１５と関連付けられ、負の端子はリファレンス線と関連付けられる（すなわち、デジット線１１５は、リファレンス線よりも低電圧であり得る）。センスコンポーネント１２５は、インジケータから値“１”を受信することに基づいて、意図する論理状態１に対応する正の電圧がセンスコンポーネントに渡って印加されるように、電圧をその後反転し得る。
【００３１】
幾つかの場合、出力するための適切な電圧、例えば、意図した又は反転した論理状態に対応する電圧を判定するために、センスコンポーネント１２５においてインジケータの値を処理することは、遅延時間の増加、センスコンポーネントへの不要な変更、又は読み出し動作中のエラーの増加の可能性をもたらし得る。例えば、インジケータの値に適応するために、センスコンポーネント１２５は他のアーキテクチャから変更され得、時々、インジケータの値は間違い得る。更に、ＥＣＣロジックが使用される場合、インジケータの値に適応するために、同様の変更が必要になり得る。センスコンポーネント１２５又はＥＣＣロジック等のセンシングコンポーネントへの物理的又は動作的変更を避けるために、追加の処理が全くなく、又は僅かな追加の処理で、センスコンポーネントが意図した又は反転した論理状態を出力し得るように、センスコンポーネント１２５の周囲に追加のコンポーネントが配置され得る。例えば、強誘電体メモリセル１０５により現在蓄積されている論理状態を読み出すために、トランジスタの第１のセット又は“真のトランジスタ”が使用され得、強誘電体メモリセル１０５により蓄積された論理状態とは反対の論理状態を読み出すために、トランジスタの第２のセット又は“反転のトランジスタ”が使用され得る。真のトランジスタ及び反転のトランジスタは、意図した論理状態が強誘電体メモリセル１０５により蓄積されているか否かに基づいて、アクセス動作に対して戦略的に活性化され得る。幾つかの例では、真のトランジスタ及び反転のトランジスタを活性化することは、強誘電体メモリセル１０５と関連付けられたアドレスと、反転した論理状態を蓄積しているメモリセルの最後のグループのアドレスを示すために使用されるカウンタの値とに基づく。
【００３２】
メモリコントローラ１４０は、行デコーダ１２０、列デコーダ１３０、及びセンスコンポーネント１２５等の様々なコンポーネントを通じて、メモリセル１０５の動作（例えば、読み出し、書き込み、再書き込み、リフレッシュ等）を制御し得る。メモリコントローラ１４０は、所望のワード線１１０及びデジット線１１５を活性化するために、行アドレス信号及び列アドレス信号を生成し得る。メモリコントローラ１４０は、メモリアレイ１００の動作中に使用される様々な電位をも生成及び制御し得る。一般的に、本明細書で論じられる印加電圧の振幅、形状、又は存続期間は、調整又は変更され得、メモリアレイ１００の動作するための様々な動作に対して異なり得る。更に、メモリアレイ１００内の１つの、多数の、又は全てのメモリセル１０５は同時にアクセスされ得、例えば、メモリアレイ１００の多数の又は全てのセルは、全てのメモリセル１０５又はメモリセル１０５のグループが単一の論理状態にセットされるリセット動作中に同時にアクセスされ得る。
【００３３】
幾つかの場合、メモリコントローラ１４０は、強誘電体メモリセル１０５の性能を維持するために使用され得る。例えば、メモリコントローラ１４０は、１つ以上の強誘電体メモリセル１０５にアクセスする場合に、真のトランジスタ又は反転のトランジスタの何れかを活性化するために使用され得る。幾つかの例では、メモリコントローラ１４０は、強誘電体メモリセル１０５により蓄積された論理状態を読み出すために、真のトランジスタを活性化し得、反対の論理状態を強誘電体メモリセル１０５に書き込むために、反転のトランジスタを続いて活性化し得る。この方法では、反転した論理状態が強誘電体メモリセル１０５にライトバックされ得、該強誘電体メモリセル１０５により蓄積され得るように、又は別の場合では、意図した論理状態が、反転した論理状態を現在蓄積している強誘電体メモリセル１０５にライトバックされ得、該強誘電体メモリセル１０５により蓄積されるように、メモリコントローラ１４０は、強誘電体メモリセル１０５により蓄積された論理状態を反転し得る。
【００３４】
メモリコントローラ１４０はまた、強誘電体メモリセル１０５のグループの論理状態が反転した場合に、カウンタの値を更新し得る。カウンタの値は、該（複数の）強誘電体メモリセルに対応するアドレスと関連付けられ得る。強誘電体メモリセル１０５のグループに対して読み出し又は書き込む場合、メモリコントローラ１４０は、真のトランジスタ又は反転のトランジスタの何れが活性化されるかを判定するために、強誘電体メモリセル１０５のグループに対応するアドレスを、カウンタの値と関連付けられたアドレスと比較し得る。
【００３５】
幾つかの例では、カウンタと関連付けられたアドレスよりも小さい、アクセスされた強誘電体メモリセル１０５のアドレスは、反転した論理状態を蓄積する強誘電体メモリセル１０５を示し、反転のトランジスタが使用されるべきことを示す。この方法では、メモリコントローラ１４０は、強誘電体メモリセル１０５から意図した論理状態を読み出し得る。また、メモリコントローラ１４０は、強誘電体メモリセル１０５の状態に基づいて、適切な論理状態を強誘電体メモリセル１０５に書き込み得、例えば、強誘電体メモリセル１０５が反転した論理状態を蓄積していると予想される場合、意図した論理状態の代わりに、反転した論理状態を強誘電体メモリセル１０５に書き込み得る。
【００３６】
図２は、本開示の様々な実施形態に従ったデータビットの反転を支持する例示的回路２００を説明する。回路２００は、図１を参照しながら記述したようなメモリセル１０５、ワード線１１０、デジット線１１５、及びセンスコンポーネント１２５の夫々例示であり得るメモリセル１０５−ａ、ワード線１１０−ａ、デジット線１１５−ａ、及びセンスコンポーネント１２５−ａを含む。メモリセル１０５−ａは、第１のプレート、セルプレート２３０と第２のセルプレート、セル底部２１５とを有するコンデンサ２０５等の論理蓄積コンポーネントを含み得る。セルプレート２３０及びセル底部２１５は、それらの間に配置された強誘電体材料を通じて容量的に結合され得る。セルプレート２３０及びセル底部２１５の配向は、メモリセル１０５−ａの動作を変更することなく交換され得る。回路２００は、選択コンポーネント２２０及びリファレンス線２２５をも含む。図２の例では、セルプレート２３０はプレート線２１０を介してアクセスされ得、セル底部２１５はデジット線１１５−ａを介してアクセスされ得る。上述したように、コンデンサ２０５を充電又は放電することによって様々な状態が蓄積され得る。
【００３７】
コンデンサ２０５の蓄積状態は、回路２００中に表された様々な素子を動作することによって読み出され得又はセンシングされ得る。コンデンサ２０５は、デジット線１１５−ａと電子通信し得る。例えば、コンデンサ２０５は、選択コンポーネント２２０が不活性化された場合にデジット線１１５−ａから絶縁され得、コンデンサ２０５は、選択コンポーネント２２０が活性化された場合にデジット線１１５−ａに接続され得る。選択コンポーネント２２０の活性化は、メモリセル１０５−ａの選択と称され得る。幾つかの場合、選択コンポーネント２２０はトランジスタであり、その動作は、トランジスタのゲートに電圧を印加することによって制御され、ここで、該電圧の大きさは、トランジスタの閾値電圧の大きさよりも大きい。ワード線１１０−ａは選択コンポーネント２２０を活性化し得、例えば、ワード線１１０−ａに印加された電圧は、トランジスタのゲートに印加され、コンデンサ２０５をデジット線１１５−ａと接続する。
【００３８】
他の例では、選択コンポーネント２２０及びコンデンサ２０５の位置は、選択コンポーネント２２０がプレート線２１０とセルプレート２３０との間に接続されるように、及びコンデンサ２０５がデジット線１１５−ａと選択コンポーネント２２０の他の端子との間にあるように切り替えられ得る。この実施形態では、選択コンポーネント２２０は、コンデンサ２０５を通じてデジット線１１５−ａとの電子通信を維持し得る。この構成は、読み出し及び書き込み動作に対する交互のタイミング及びバイアスと関連付けられ得る。
【００３９】
コンデンサ２０５のプレート間の強誘電体材料に起因して、以下でより詳細に論じられるように、コンデンサ２０５は、デジット線１１５−ａに接続されると放電しないことがある。一スキームでは、強誘電体コンデンサ２０５により蓄積された論理状態をセンシングするために、ワード線１１０−ａはメモリセル１０５−ａを選択するためにバイアスされ得、プレート線２１０に電圧が印加され得る。幾つかの場合、デジット線１１５−ａは、プレート線２１０及びワード線１１０−ａをバイアスする前に、事実上グランドされ、事実上のグランドからその後絶縁され、それは“浮遊”と称され得る。プレート線２１０をバイアスすることは、コンデンサ２０５に渡る電圧差（例えば、プレート線２１０の電圧  −  デジット線１１５−ａの電圧）をもたらし得る。該電圧差は、コンデンサ２０５上の蓄積電荷中に変化を生み出し得、ここで、蓄積電荷中の変化の大きさは、コンデンサ２０５の初期状態、例えば、初期状態が論理１又は論理０の何れを蓄積したかに依存し得る。このことは、コンデンサ２０５上に蓄積された電荷に基づいて、デジット線１１５−ａの電圧に変化を生じさせ得る。セルプレート２３０への電圧を変更することによるメモリセル１０５−ａの動作は、“セルプレートの移動”と称され得る。
【００４０】
デジット線１１５−ａの電圧の変化は、その固有の静電容量に依存し得る。すなわち、デジット線１１５−ａに電荷が流れると、幾つかの有限の電荷がデジット線１１５−ａ中に蓄積され得、もたらされる結果電圧は固有の静電容量に依存する。固有の静電容量は、デジット線１１５−ａの、寸法を含む物理的特徴に依存し得る。デジット線１１５−ａは、無視できない（例えば、フェムトファラッド（ｆＦ）のオーダの）静電容量をもたらす長さを有し得るので、デジット線１１５−ａは、多くのメモリセル１０５に接続し得る。デジット線１１５−ａの結果電圧は、メモリセル１０５−ａ中の蓄積された論理状態を判定するために、センスコンポーネント１２５−ａによりリファレンス（例えば、リファレンス線２２５の電圧）とその後比較され得る。その他のセンシングプロセスが使用されてもよい。
【００４１】
センスコンポーネント１２５−ａは、ラッチングと称され得る、信号の差を検出又は増幅するための様々なトランジスタ又はアンプを含み得る。センスコンポーネント１２５−ａは、デジット線１１５−ａの電圧と、リファレンス電圧であり得るリファレンス線２２５の電圧とを受け取って比較するセンスアンプを含み得る。センスアンプの出力は、該比較に基づいて、より高い（例えば、正の）又はより低い（例えば、負の又はグランドの）供給電圧に動かされ得る。実例として、デジット線１１５−ａがリファレンス線２２５よりも高い電圧を有する場合、その後センスアンプの出力は正の供給電圧に動かされ得る。幾つかの場合、センスアンプはデジット線１１５−ａを供給電圧に付加的に動かし得る。センスコンポーネント１２５−ａは、センスアンプの出力及び／又はデジット線１１５−ａの電圧をその後ラッチし得、それは、メモリセル１０５−ａ中の蓄積状態、例えば、論理１を判定するために使用され得る。或いは、デジット線１１５−ａがリファレンス線２２５よりも低い電圧を有する場合、センスアンプの出力は、負又はグランドの電圧に動かされ得る。センスコンポーネント１２５−ａは、メモリセル１０５−ａ中の蓄積状態、例えば、論理０を判定するために、センスアンプの出力を同様にラッチし得る。メモリセル１０５−ａのラッチされた論理状態は、例えば、図１に関する出力１３５として、列デコーダ１３０を通じてその後出力され得る。
【００４２】
メモリセル１０５−ａに書き込むために、コンデンサ２０５に渡って電圧が印加され得る。様々な方法が使用され得る。一例では、選択コンポーネント２２０は、コンデンサ２０５をデジット線１１５−ａに電気的に接続するために、ワード線１１０−ａを通じて活性化され得る。（プレート線２１０を通じて）セルプレート２３０と（デジット線１１５−ａを通じて）セル底部２１５との電圧を制御することによって、コンデンサ２０５に渡って電圧が印加され得る。論理０を書き込むために、セルプレート２３０は高くされ得、すなわち正の電圧がプレート線２１０に印加され得、セル底部２１５は低くされ得、例えば、デジット線１１５−ａを事実上グランドし、又は負の電圧をデジット線１１５−ａに印加する。論理１を書き込むために反対のプロセスが実施され、ここで、セルプレート２３０は低くされ、セル底部２１５は高くされる。
【００４３】
幾つかの例では、メモリセル１０５−ａが長時間、論理状態を蓄積する、例えば、アクセスされることなくある期間、初期の論理状態を蓄積する場合、コンデンサ２０５内の強誘電体の双極子又は分域は、再秩序化又は移動を開始し得る。強誘電分域の移動は、反対の論理状態がコンデンサ２０５に書き込まれる場合に、誤った書き込み動作をもたらし得る。この移動は、コンデンサ２０５により蓄積された論理状態をセンシングする場合に、誤った読み出し動作を更にもたらし得る。したがって、メモリセル１０５−ａにより蓄積された論理状態は、コンデンサ２０５内の強誘電分域の再秩序化を緩和するために、反対の論理状態で定期的に書き込まれ得、このプロセスは、メモリセル１０５−ａ中に蓄積されたビットのフリッピング又は反転と称され得る。以下の論考において、用語“フリッピング”（若しくは“フリップした”）及び“反転”（若しくは“反転した”）は交換可能に使用され得る。以下で論じられるように、フリップしたビットを蓄積するメモリセル１０５−ａの意図したビット値を読み出すために、追加のロジックが使用され得る。分域の移動をもたらす期間は、用いられる強誘電体材料によって、又は異なる実装によって異なり得る。数秒、数分、数時間、数日等のオーダの期間が様々なシナリオにおいて移動をもたらし得る。
【００４４】
幾つかの場合、センスコンポーネント１２５−ａは、２つの入力線２４０と指定された極性とを有し得る。例えば、センスコンポーネント１２５−ａの第１の入力線２４０−ａは正端子として指定され得、センスコンポーネントの１２５−ａの第２の入力線２４０−ｂは負端子として指定され得る。センスコンポーネント１２５−ａと、対応する入力線２４０とは、センスコンポーネントの“中心部（gut）”２３５と称されて包含され得る。センスコンポーネント中心部２３５は、センスコンポーネント１２５−ａが回路２００中に挿入される点と、センスコンポーネント１２５−ａが回路２００から絶縁され得る点とを描写し得る。センスコンポーネント１２５−ａは、第１の入力線２４０−ａがデジット線１１５−ａと電子通信するように、及び第２の入力線２４０−ｂがリファレンス線２２５と電子通信するように、回路２００内に配置され得る。一例では、論理状態０を書き込むために、プレート線２１０がより高い電圧に動かされ（論理０を書き込み）、事実上のグランドにその後動かされる（コンデンサに渡る電圧を除去する）一方で、センスコンポーネント１２５−ａは、第１の入力線２４０−ａを介してデジット線１１５−ａを事実上のグランドに動かし得、第２の入力線２４０−ｂを介してリファレンス線２２５をより高い電圧に動かし得る。
【００４５】
幾つかの場合、例えば、第１の入力線２４０−ａがリファレンス線２２５と電子通信し、第２の入力線２４０−ｂがデジット線１１５−ａと電子通信するように、センスコンポーネント１２５−ａは、回路２００に対して極性をフリップするように再構成され得る。センスコンポーネント１２５−ａは、論理状態０を書き込むようにその後向けられ得る。そうした場合、強誘電体メモリセル１０５−ａに反転した論理状態が書き込まれ得るように、プレート線２１０がより高い電圧に動かされ（コンデンサに渡る電圧を除去し）、事実上のグランドにその後動かされる（論理１を書き込む）一方で、デジット線１１５−ａは、第２の入力線２４０−ｂを介してより高い電圧に動かされ得る。センスコンポーネント１２５−ａに提供される論理状態とは異なる論理状態を強誘電体メモリセル１０５−ａに書き込むことを可能にする、この極性切り換えを実装するために、トランジスタの多数のセットが使用され得る。実例として、トランジスタの第２のセット（“反転のトランジスタ”）が構成を切り替え得る一方で、トランジスタの第１のセット（“真のトランジスタ”）は元の構成を維持し得る。
【００４６】
図３は、本開示の様々な実施形態に従って動作される強誘電体メモリセルに対するヒステリシス曲線３００−ａ及び３００−ｂを有する非線形特性の例を説明する。ヒステリシス曲線３００−ａ及び３００−ｂは、例示的強誘電体メモリセルの書き込み及び読み出しプロセスを夫々説明する。ヒステリシス曲線３００は、電圧差Ｖの関数として、強誘電体コンデンサ（例えば、図２のコンデンサ２０５）上に蓄積された電荷Ｑを図示する。
【００４７】
強誘電体材料は、自発的電気分極により特徴付けられ、すなわち、それは、電界がない場合に非ゼロの電気分極を維持する。例示的強誘電体材料は、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）、チタン酸ジルコン酸鉛（ＰＺＴ）、及びタンタル酸ストロンチウムビスマス（ＳＢＴ）を含む。本明細書に記述される強誘電体コンデンサは、これら又はその他の強誘電体材料を含み得る。強誘電体コンデンサ内の電気分極は、強誘電体材料の表面に正味電荷をもたらし、コンデンサ端子を通じて反対の電荷を引き付ける。したがって、強誘電体材料とコンデンサ端子との境界に電荷が蓄積される。比較的長時間、無期限にさえ、外部に印加された電界がない場合にも、電気分極は維持され得るので、電荷漏洩は、例えば、ＤＲＡＭアレイに用いられるコンデンサと比較して顕著に減少し得る。このことは、幾つかのＤＲＡＭアーキテクチャに対して上述したようなリフレッシュ動作を実施する必要性を削減し得る。
【００４８】
ヒステリシス曲線３００は、コンデンサの単一の端子の視点から理解され得る。例として、強誘電体材料が負の分極を有する場合、正の電荷が端子に蓄積される。同様に、強誘電体材料が正の分極を有する場合、負の電荷が端子に蓄積される。また、ヒステリシス曲線３００中の電圧は、コンデンサに渡る電圧差を表し、指向性があることを理解すべきである。例えば、正の電圧は、当該端子（例えば、セルプレート２３０）に正の電圧が印加され、第２の端子（例えば、セル底部２１５）をグランド（又は約ゼロボルト（０Ｖ））に維持することによって実現され得る。負の電圧は、当該端子をグランドに維持し、第２の端子に正の電圧を印加することによって印加され得、すなわち、正の電圧は、当該端子を消極的に分極するように印加され得る。同様に、ヒステリシス曲線３００に示される電圧差を生成するために、２つの正の電圧、２つの負の電圧、又は正及び負の電圧の任意の組み合わせが適切なコンデンサ端子に印加され得る。
【００４９】
ヒステリシス曲線３００−ａに図示されるように、強誘電体材料は、ゼロの電圧差で正又は負の分極を維持し得、２つの可能な充電状態：電荷状態３０５及び電荷状態３１０をもたらす。図３の例に従うと、電荷状態３０５は論理０を表し、電荷状態３１０は論理１を表す。幾つかの例では、メモリセルを動作するための他のスキームに適応するために、夫々の電荷状態の論理値は逆にされてもよい。
【００５０】
論理０又は１は、強誘電体材料の電気分極、それ故コンデンサ端子上の電荷を電圧の印加により制御することによって、メモリセルに書き込まれ得る。例えば、正味正の電圧３１５をコンデンサに渡って印加することは、電荷状態３０５−ａに到達するまで電荷の蓄積をもたらす。電圧３１５を除去すると、電荷状態３０５−ａは、ゼロ電位において電荷状態３０５に到達するまで経路３２０に従う。同様に、電荷状態３１０は、正味負の電圧３２５を印加することによって書き込まれ、それは電荷状態３１０−ａをもたらす。負の電圧３２５を除去した後、電荷状態３１０−ａは、ゼロ電圧において電荷状態３１０に到達するまで経路３３０に従う。電荷状態３０５−ａ及び３１０−ａは、残留分極値、すなわち、外部のバイアス（例えば、電圧）を除去すると残留する分極（又は電荷）とも称され得る。抗電圧は、電荷（又は分極）がゼロである電圧である。
【００５１】
強誘電体コンデンサの蓄積状態を読み出す又はセンシングするために、コンデンサに電圧が印加され得る。これに応じて、蓄積された電荷Ｑは変化し、該変化の程度は初期の電荷状態に依存し、すなわち、最終的な蓄積電荷（Ｑ）は、電荷状態３０５−ｂ又は３１０−ｂの何れが初期に蓄積されたかに依存し得る。例えば、ヒステリシス曲線３００−ｂは、蓄積された２つの可能な電荷状態３０５−ｂ及び３１０−ｂを説明する。コンデンサのセルプレート、例えば、図２に関するセルプレート２３０に電圧３３５が印加され得る。正の電圧として図示されるが、電圧３３５は負であってもよい。電圧３３５に応じて、電荷状態３０５−ｂは経路３４０に従い得る。同様に、電荷状態３１０−ｂが初期に蓄積された場合、その後、それは経路３４５に従う。電荷状態３０５−ｃ及び電荷状態３１０−ｃの最終位置は、具体的なセンシングスキーム及び回路を含む複数の要因に依存する。
【００５２】
幾つかの場合、最終的な電荷は、メモリセルに接続されたデジット線の固有の静電容量に依存し得る。例えば、コンデンサがデジット線に電気的に接続され、電圧３３５が印加された場合、デジット線の電圧は、その固有の静電容量に起因して上昇し得る。そのため、センスコンポーネントで測定される電圧は、電圧３３５と等しくないことがあり、代わりに、デジット線の電圧に依存し得る。ヒステリシス曲線３００−ｂ上の最終的な電荷状態３０５−ｃ及び３１０−ｃの位置は、それ故、デジット線の静電容量に依存し得、負荷線分析を通じて判定され得、すなわち、電荷状態３０５−ｃ及び３１０−ｃは、デジット線の静電容量に関して定義され得る。結果として、コンデンサの電圧、電圧３５０又は電圧３５５は、異なり得、コンデンサの初期状態に依存し得る。
【００５３】
デジット線電圧をリファレンス電圧と比較することによって、コンデンサの初期状態が判定され得る。デジット線電圧は、電圧３３５と、コンデンサに渡る最終電圧、電圧３５０又は電圧３５５との差、すなわち、（電圧３３５  −  電圧３５０）又は（電圧３３５  −  電圧３５５）であり得る。蓄積された論理状態を判定するために、すなわち、デジット線電圧がリファレンス電圧よりも高いか、それとも低いかを判定するために、リファレンス電圧は、その大きさが２つの可能なデジット線電圧の間にあるように生成され得る。例えば、リファレンス電圧は、２つの量、（電圧３３５  −  電圧３５０）及び（電圧３３５  −  電圧３５５）の平均であってもよい。センスコンポーネントにより比較されると、センシングされたデジット線電圧は、リファレンス電圧よりも高い又は低いと判定され得、強誘電体メモリセルの蓄積された論理状態（すなわち、論理０又は１）が判定され得る。
【００５４】
上で論じたように、強誘電体コンデンサを使用しないメモリセルの読み出しは、セルが読み出される場合に、蓄積された論理状態を劣化又は破壊し得る。強誘電体メモリセルは、しかしながら、読み出し動作後に初期の論理状態を維持し得る、例えば、電荷状態３１０−ｂが蓄積された場合、電荷状態は、読み出し動作中であって電圧３５０を印加した後に、電荷状態３１０−ｃへの経路３４５に従い得る。幾つかの場合、強誘電体メモリセルの読み出しは、セルの論理状態をディスターブし得る。実例として、強誘電体メモリセルの読み出し後には、電荷状態３１０−ｂがもはや蓄積されないことがある。それ故、ライトバック手続が実施され得る。そうした場合、ライトバック手続は、セルの電荷をその初期の電荷状態３１０−ｂに復元するために、電圧の印加を伴い得る。
【００５５】
インプリント状態（すなわち、インプリントされたセル）の下での強誘電体コンデンサの動作は、代替的経路３４５−ａに従い得る。代替的経路３４５−ａは、電荷状態３１０−ｃよりも小さい電荷状態３１０−ｅと、３５０よりも大きい、コンデンサに渡る電圧３５０−ａとに関連付けられ得る。それ故、デジット線のもたらされる結果電圧（電圧３３５  −  電圧３５０−ａ）は、電圧３５０と関連付けられたデジット線１１５の電圧よりも小さいことがある。また、（例えば、電荷状態３０５−ｄと電荷状態３１０−ｄとの間で測定されるような）残留分極は、疲労（fatigue）と共に減少し得る。結果として、デジット線のもたらされる結果電圧の差、（電圧３３５  −  電圧３５０−ａ）及び（電圧３３５  −  電圧３５５）もより小さくなり得、それは、より小さなセンシングウィンドウと読み出しエラー数の増加とを生み出し得る。強誘電体コンデンサが従う経路の変化は、時間と共に増加し得、ドリフトと称され得る。インプリントされた強誘電体コンデンサに反対の論理状態を書き込むことは、ソフト書き込みをもたらし得、又はソフト書き込みと称され得る、ソフト書き込みは、電荷状態３０５−ｄ等の、強誘電体コンデンサにより蓄積されているより低い電荷状態と関連付けられ得、結果として、強誘電体コンデンサは、デジット線と関連付けられた電荷のより少ない量を共有し得る。したがって、後続の読み出し動作のセンシングウィンドウも縮小され得る。
【００５６】
幾つかの例では、強誘電体コンデンサにより現在蓄積されている論理状態とは異なる（例えば、反対の）論理状態が、設定された間隔で強誘電体コンデンサに書き込まれ得る。このことは、強誘電体コンデンサによる論理値の蓄積と、強誘電体コンデンサにより蓄積された論理状態の読み出しとの間に生じるドリフトの量を最小限にし得る。幾つかの例では、強誘電体コンデンサが電荷状態３１０−ｂ等の第１の電荷状態を、アクセスされることなく、決められた期間蓄積する場合、強誘電体コンデンサには反対の蓄積状態（例えば、電荷状態３０５−ｂ）が書き込まれ得る。強誘電体コンデンサが依然としてアクセスされない場合、時間と共に、ヒステリシス曲線は反対方向に移動し得る。第２の期間の後、強誘電体コンデンサに初期の電荷状態３１０−ｂがライトバックされ得る。この方法では、ドリフトの大きさは減少し得、インプリントの影響は緩和され得る。しかしながら、メモリアレイは、強誘電体コンデンサが反対の論理状態を蓄積するにもかかわらず、強誘電体コンデンサから意図した論理状態を依然として読み出し得る。
【００５７】
反対の論理状態をライトバックするために、及び意図した論理状態を強誘電体メモリセルから読み出すために、トランジスタの多数のセットが使用され得る。実例として、真の論理状態を強誘電体メモリセルから読み出し／強誘電体メモリセルに書き込むことを可能にするために、センスコンポーネントの周囲にトランジスタの第１のセットが構成され得る。そして、反転した論理状態を蓄積する強誘電体コンデンサから意図した論理状態を読み出すために、センスコンポーネントの周囲にトランジスタの第２のセットが構成され得る。また、トランジスタの第２のセットは、反転した論理状態を蓄積していると予想される強誘電体メモリセルに反転した論理状態を書き込むために使用され得る。
【００５８】
図４Ａは、本開示の様々な実施形態に従ったデータビットの反転を支持する例示的回路４００−ａを説明する。回路４００−ａは、図１及び図２を参照しながら記述したメモリセル１０５、ワード線１１０、デジット線１１５、及びセンスコンポーネント１２５の夫々例示であり得るメモリセル１０５−ｂ及び１０５−ｃ、ワード線１１０−ｂ（アクセス線とも称され得る）、デジット線１１５−ｂ、並びにセンスコンポーネント１２５−ｂを含む。メモリセル１０５−ｂ及び１０５−ｃは、図３を参照しながら記述したような特徴を伴い動作する強誘電体コンデンサを含み得る。回路４００−ａは、図２を参照しながら記述したプレート線２１０及びリファレンス線２２５の夫々例示であり得るプレート線２１０−ａ及びリファレンス線２２５−ａをも含む。回路４００−ａは、電圧源４０５、電圧源４１０、等化スイッチ４２０−ａ及び４２０−ｂ、並びに絶縁コンポーネント４２５−ａ及び４２５−ｂをも含む。等化スイッチ４２０及び絶縁コンポーネント４２５は、一般的にスイッチングコンポーネントとも称され得る。
【００５９】
デジット線１１５−ｂ及びリファレンス線２２５−ａは、固有の静電容量４１５−ａ及び４１５−ｂを夫々有し得る。固有の静電容量４１５−ａ及び４１５−ｂは、電気デバイスでなくてもよく、すなわち、それらは、２端子コンデンサでなくてもよい。代わりに、固有の静電容量４１５−ａ及び４１５−ｂは、デジット線１１５−ｂ及びリファレンス線２２５−ａの、寸法を含む物理的特徴からもたらされる静電容量を表し得る。幾つかの場合、リファレンス線２２５−ａは、未使用の又は非活性のデジット線である。幾つかの例では、デジット線１１５−ｂ及びリファレンス線２２５−ａは、等化スイッチ４２０−ａ及び４２０−ｂを通じて事実上のグランドに接続され得、又は事実上のグランドから分離され得る。事実上のグランドは、回路４００−ａに対する共通のリファレンスとしての機能を果たし得、接地と比較した場合にゼロボルトとは異なる（例えば、大きい又は小さい）電圧に事実上のグランドは浮遊し得るが、グランド又は０Ｖとも称され得る。
【００６０】
幾つかの例では、スイッチングコンポーネントに印加される線形の等化電圧を増加又は減少することによって、等化スイッチ４２０−ａ又は４２０−ｂを夫々活性化又は不活性化するために、制御信号（例えば、線形の等化信号）が使用され得る。幾つかの場合、等化スイッチ４２０−ａは、デジット線１１５−ｂが使用されていない間にデジット線１１５０−ｂの電圧が浮遊することを防止するために使用され得る。等化スイッチ４２０−ａ及び４２０−ｂ、並びに絶縁コンポーネント４２５−ａ及び４２５−ｂは、トランジスタ（例えば、電界効果トランジスタ（ＦＥＴ））として実装され得る。
【００６１】
図示されるように、第１の強誘電体メモリセル１０５−ｂは、デジット線１１５−ｂと電子通信する。第１の強誘電体メモリセル１０５−ｂは、図２を参照しながら記述したように、ワード線１１０−ｂを介して強誘電体コンデンサと電子通信する選択コンポーネントを含み得る。選択コンポーネントは、ワード線１１０−ｂに電圧を印加することによって活性化され得、強誘電体コンデンサとデジット線１１５−ｂとの間の導電経路を提供するために使用され得る。一例では、第１の強誘電体メモリセル１０５−ｂは、強誘電体コンデンサにより蓄積された状態を判定するための読み出し動作のために、選択コンポーネントを使用して選択され得る。幾つかの例では、メモリアレイは、第１の強誘電体メモリセル１０５−ｂを含むメモリセルのセット又は“ページ”に同時にアクセスする。ページは、アドレスと関連付けられ得、関連付けられたアドレスを使用してアクセスされ得る。
【００６２】
デジット線１１５−ｂの電圧と比較するためのリファレンスを提供するために、リファレンス線２２５−ａに電圧が印加され得る。リファレンス線２２５−ａの電圧は、デジット線１１５−ｂの電圧に対する比較のためのリファレンスとして、センスコンポーネント１２５−ｂにより使用され得る。幾つかの場合、リファレンス線２２５−ａは、アクセスされる場合（例えば、センシング動作中）にリファレンス電圧を提供する、第２の強誘電体メモリセル１０５−ｃ等のメモリセルと電子通信する。
【００６３】
プレート線２１０−ａは、強誘電体コンデンサとも電子通信し得る。幾つかの場合、強誘電体コンデンサのプレートは、（例えば、読み出し動作のために）プレート線２１０−ａを介してバイアスされ得る。ワード線１１０−ｂに電圧を印加することと組み合わせて、コンデンサに渡って非ゼロの電圧を印加することは、強誘電体コンデンサがデジット線１１５−ｂを充電する結果をもたらし得る。すなわち、第１の強誘電体メモリセル１０５−ｂにアクセスすると、強誘電体コンデンサは、固有の静電容量４１５−ａを介してデジット線１１５−ｂと電荷を共有し得る。幾つかの例では、デジット線１１５−ｂは、グランドリファレンス又は供給電圧に動かされ得、強誘電体コンデンサに渡って電圧を印加するために、プレート線２１０−ａにおいて電圧が印加され得る。例えば、プレート線２１０−ａに印加される電圧は、第１の電圧から第２の電圧へ傾斜され得る。幾つかの例では、プレート線２１０−ａに一定電圧が印加され得、強誘電体コンデンサに渡って電圧を印加するために、デジット線１１５−ｂの電圧は、事実上のグランド又は供給電圧に動かされ得る。
【００６４】
絶縁コンポーネント４２５−ａ及び４２５−ｂは、デジット線１１５−ｂ及びリファレンス線２２５−ａをセンスコンポーネント１２５−ｂから絶縁するために使用され得る。回路４００−ａから絶縁され得る制御線を含むセンスコンポーネント１２５−ｂの一部は、センスコンポーネントの内部又は中心部と称され得る。トランジスタの第１のセットであり得る絶縁コンポーネント４２５−ａは、絶縁コンポーネントの第１のセットであり得、絶縁コンポーネント４２５−ａ−１及び４２５−ａ−２を含み得る。トランジスタの第１のセットは、それ故、センスコンポーネントに関して第１の構成を有し得る。絶縁コンポーネントの第１のセットは、真の絶縁コンポーネント４２５−ａ又は真のトランジスタと称され得、第１の真の絶縁コンポーネント４２５−ａ−１（又はトランジスタの第１のセットの内の第１のトランジスタ）を介した第１の入力線２４０−ｃとデジット線１１５−ｂとの間の導電経路と、第２の真の絶縁コンポーネント４２５−ａ−２（又はトランジスタの第１のセットの内の第２のトランジスタ）を介した第２の入力線２４０−ｄとリファレンス線２２５−ａとの間の導電経路とを提供するために、センスコンポーネント１２５−ｂについて構成され得る。真の絶縁コンポーネント４２５−ａは、（例えば、コントローラを介して）制御線の第１のセットを使用して活性化され得る。
【００６５】
トランジスタの第２のセットであり得る絶縁コンポーネント４２５−ｂは、絶縁コンポーネントの第２のセットであり得、絶縁コンポーネント４２５−ｂ−１及び４２５−ｂ−２を含み得る。絶縁コンポーネントの第２のセットは、反転の絶縁コンポーネント４２５−ｂ又は反転のトランジスタと称され得、第１の反転の絶縁コンポーネント４２５−ｂ−１（トランジスタの第２のセットの内の第１のトランジスタ）を介した第２の入力線２４０−ｄとデジット線１１５−ａとの間の導電経路と、第２の反転の絶縁コンポーネント４２５−ｂ−２（トランジスタの第２のセットの内の第２のトランジスタ）を介した第１の入力線２４０−ｃとリファレンス線２２５−ａとの間の導電経路とを提供するために、センスコンポーネント１２５−ｂについて構成され得る。トランジスタの第２のセットは、それ故、センスコンポーネントに関して第２の構成を有し得る。反転の絶縁コンポーネント４２５−ｂは、（例えば、コントローラを介して）制御線の第２のセットを使用して活性化され得る。幾つかの場合、制御線の第１及び第２のセットは、制御線の第１のセットへの第１の電圧と制御ノードの第２のセットへの反対の電圧を提供し、逆もまた同様である共通の制御ノードと通信する。この方法では、反転の絶縁コンポーネント４２５−ｂが不活性化される一方で、真の絶縁コンポーネント４２５−ａが活性化され得、逆もまた同様である。
【００６６】
センスコンポーネント１２５−ｂは、第１の強誘電体メモリセル１０５−ｂの蓄積状態を判定するために使用され得る。幾つかの場合、センスコンポーネント１２５−ｂは、センスアンプであり、又はセンスアンプを含む。センスコンポーネント１２５−ｂは、電圧源４０５及び電圧源４１０により動作され得る。幾つかの例では、電圧源４１０が負の供給電圧又は事実上のグランドである一方で、電圧源４０５は正の供給電圧である。センスコンポーネント１２５−ｂは、デジット線１１５−ｂの電圧とリファレンス線２２５−ａの電圧とに基づいて、第１の強誘電体メモリセル１０５−ｂの論理値を判定するために使用され得る。幾つかの例では、センスコンポーネント１２５−ｂは、デジット線１１５−ｂの電圧とリファレンス線２２５−ａの電圧との比較を始動するために、例えば、コントローラによって、活性化又は“発動（fire）”される。
【００６７】
センスコンポーネント１２５−ｂは、電圧源４０５又は電圧源４１０の何れかにより提供された電圧に、センスアンプの出力をラッチし得る。幾つかの場合、該出力電圧は、センスコンポーネント１２５−ｂの極性に従って判定される（例えば、出力電圧は、第１の入力線２４０−ｃと第２の入力線２４０−ｄとの差に等しい）。実例として、デジット線１１５−ｂの電圧がリファレンス線２２５−ａの電圧よりも大きい場合、その後センスコンポーネント１２５−ｂは、電圧源４０５から供給された正の電圧で、センスアンプの出力をラッチし得る。センスコンポーネント１２５−ｂは、第１の強誘電体メモリセル１０５−ｂに論理値を書き込むためにも使用され得る。実例として、書き込み動作中、センスコンポーネント１２５−ｂは、論理状態１を第１の強誘電体メモリセル１０５−ｂに書き込むために、プレート線２１０−ａにおいて印加される電圧よりも大きい電圧の印加するために始動させられ得る。幾つかの例では、センスコンポーネント１２５−ｂにより印加される電圧は、電圧源４０５及び４１０に依存する。実例として、電圧源４０５は、プレート線２１０−ａにおいて印加される電圧よりも大きい電圧を提供し得る。
【００６８】
幾つかの例では、第１の強誘電体メモリセル１０５−ｂの性能を維持するために回路４００−ａを動作するために、コントローラが使用され得る。実例として、コントローラは、センシング動作を実施するように、又はデジット線１１５−ｂ及び／若しくはリファレンス線２２５−ａに電圧を印加するように、センスコンポーネント１２５−ｂを始動させるために使用され得る。コントローラは、（例えば、制御線の第１のセット及び第２の制御線を介して）等化スイッチ４２０及び絶縁コンポーネント４２５を活性化又は不活性化するために、並びにワード線１１０−ｂを介して第１の強誘電体メモリセル１０５−ｂを選択するためにも使用され得る。幾つかの例では、コントローラは、ワード線１１０−ｂを使用して第１の強誘電体メモリセル１０５−ｂにアクセスするために、並びにプレート線２１０−ａ及びデジット線１１５−ｂを使用して第１の強誘電体メモリセル１０５−ｂに対して読み出す及び／又は書き込むために使用され得る。コントローラは、第１の強誘電体メモリセル１０５−ｂ又はメモリアレイのサブセクション内の強誘電体メモリセルが論理状態をある期間蓄積したことを判定することを助力するための１つ以上のコンポーネント（例えば、タイミングコンポーネント）を含み得る。該期間が経過したと識別した後、コントローラは、第１の強誘電体メモリセル１０５−ｂに反対の論理状態を書き込むために、ワード線１１０−ｂ、プレート線２１０−ａ、デジット線１１５−ｂ、センスコンポーネント１２５−ｂ、及び絶縁コンポーネント４２５を使用し得る。
【００６９】
実例として、コントローラは、真の絶縁コンポーネント４２５−ａを活性化し得、反転の絶縁コンポーネント４２５−ｂを不活性化し得、真の絶縁コンポーネント４２５−ａを介して、メモリにより蓄積された論理状態をセンシングするようにセンスコンポーネント１２５−ｂを始動させ得る。センスコンポーネント１２５−ｂは、第１の強誘電体メモリセル１０５−ｂにより蓄積された論理状態に対応する電圧をその後出力し得る。続いて、コントローラは、真の絶縁コンポーネント４２５−ａを不活性化し得、反転の絶縁コンポーネント４２５−ｂを活性化し得、センシングした論理状態を第１の強誘電体メモリセル１０５−ｂにライトバックするために出力電圧を使用し得る。ただし、以下でより詳細に論じられるように、反転の絶縁コンポーネント４２５−ｂを使用することによって、第１の強誘電体メモリセル１０５−ｂには反対の論理状態がライトバックされ得る。
【００７０】
コントローラはまた、メモリセルが反転した論理値を蓄積していることを追跡し得る。実例として、コントローラは、反転した論理状態を蓄積するためにページが更新される度に、カウンタ４３０をインクリメントし得る。幾つかの場合、カウンタ４３０は、反転した論理状態と共に更新される最後のページのアドレスを蓄積するために更新され得る。幾つかの例では、カウンタ４３０の値は、第３の強誘電体メモリセルとして実装され得る不揮発性メモリ（例えば、不揮発性ラッチ）中に蓄積され得る。別のページの後続のアクセス動作（例えば、読み出し／書き込み）中に、コントローラは、（例えば、第１の入力におけるカウンタ４３０の第１の値と、第２の入力におけるページのアドレスとを受信するコンパレータを介して）カウンタ４３０の値をアクセスされるページのアドレスと比較し得る。アクセスされているアドレスがカウンタ４３０と関連付けられたアドレスよりも小さい場合、コントローラは、アクセスされているメモリセルは反転した論理状態を蓄積している又は蓄積していると予想されると判定し得る。したがって、コントローラは、データをメモリセルから読み出し又はメモリセルに書き込むために、反転の絶縁コンポーネント４２５−ｂを活性化し得る。アクセスされているアドレスがカウンタ４３０と関連付けられたアドレスよりも大きい場合、コントローラは、メモリセルにより現在蓄積されている状態を読み出すために、又は意図した論理状態をメモリセルに書き込むために、真の絶縁コンポーネント４２５−ｂを活性化し得る。
【００７１】
強誘電体メモリセルの技術の文脈で回路４００−ａの構成が概して論じられているが、この構成は、その他の種類のメモリセル（例えば、ＤＲＡＭ、メモリＲＡＭ（ＭＲＡＭ）等）を動作するために同様に使用され得る。実例として、意図した又は反転した論理状態をその他の種類のメモリセルから読み出し及び／又はその他の種類のメモリセルに蓄積するために、真の絶縁コンポーネント４２５−ａ及び反転の絶縁コンポーネント４２５−ｂが同様に使用され得る。
【００７２】
図４Ｂは、本開示の様々な実施形態に従って真の絶縁コンポーネント４２５−ａが活性化され、反転の絶縁コンポーネント４２５−ｂが不活性化される回路４００−ｂの例示的動作を説明する。参照を容易にするために、不活性化された反転の絶縁コンポーネント４２５−ｂと第２の強誘電体メモリセル１０５−ｃとは、回路４００−ｂ中に図示されていない。図４Ｂに示されるように、真の絶縁コンポーネント４２５−ａ−１及び４２５−ａ−２の活性化は、第１の入力線２４０−ｃとデジット線１１５−ｂとの間の導電経路と、第２の入力線２４０−ｄとリファレンス線２２５−ａとの間の別の導電経路とを提供する。この構成は、メモリセル１０５−ｄにより現在蓄積されている論理状態（すなわち、真の論理状態）に対応する電圧をセンスコンポーネント１２５−ｂが出力することをもたらし得る。例えば、メモリセル１０５−ｄが論理値１を蓄積する場合、センスコンポーネント１２５−ｂは、論理値１に対応する電圧を出力するであろう。この構成は、反転した論理状態を蓄積しないメモリセルにアクセスするために使用され得る。
【００７３】
図４Ｃは、本開示の様々な実施形態に従って真の絶縁コンポーネント４２５−ａが不活性化され、反転の絶縁コンポーネント４２５−ｂが活性化される回路４００−ｃの例示的動作を説明する。参照を容易にするために、不活性化された真の絶縁コンポーネント４２５−ａと第２の強誘電体メモリセル１０５−ｃとは、回路４００−ｃ中に図示されていない。図４Ｃに示されるように、反転の絶縁コンポーネント４２５−ｂ−１及び４２５−ｂ−２の活性化は、第１の入力線２４０−ｃとリファレンス線２２５−ａとの間の導電経路と、第２の入力線２４０−ｄとデジット線１１５−ｂとの間の別の導電経路とを提供する。この構成は、メモリセル１０５−ｅにより現在蓄積されている論理状態とは反対の論理状態（すなわち、反転した論理状態）に対応する電圧をセンスコンポーネント１２５−ｂが出力することをもたらし得る。例えば、メモリセル１０５−ｅが論理値１を蓄積する場合、センスコンポーネント１２５−ｂは、論理値０に対応する電圧を出力するであろう。
【００７４】
この構成は、反転した論理状態を蓄積している又は蓄積していると予想されるメモリセルにアクセスするために使用され得る。実例として、コントローラは、メモリセル１０５−ｅにアクセスするために使用されるアドレスが書き込み動作のために選択されていることを判定し得る。コントローラは、アクセスされるアドレスがカウンタと関連付けられたアドレスよりも小さいことをも判定し得、ページに対して反転動作が実施されたこと、及びメモリセル１０５−ｅが反転した論理状態を蓄積していることを判定し得る。したがって、後続の読み出し動作中に適切な論理状態が読み出されることを確実にするために、コントローラは、反転した論理状態をページのメモリセルに書き込み得る。実例として、コントローラは、反転の絶縁コンポーネント４２５−ｂを介して、メモリセルに論理状態を書き込み得る。
【００７５】
図５Ａは、本開示の様々な実施形態に従った例示的回路の動作の側面を説明する例示的タイミング図５００−ａを示す。タイミング図５００−ａは、軸５０５上の電圧と、軸５１０上の時間とを図示する。したがって、第１の強誘電体メモリセル１０５−ｂ等のメモリセルの読み出し又はメモリセルへの書き込みからもたらされる電圧は、時間の関数として表され得る。例えば、タイミング図５００−ａは、真の絶縁電圧５１５−ａ、反転の絶縁電圧５１５−ｂ、ワード線電圧５２５、プレート線電圧５２０、デジット線５３０−ａ及び５３０−ｂ、並びに内部若しくは中心部電圧５３５−ａ及び５３５−ｂを含む。タイミング図５００−ａは、読み出し電圧５４５、リファレンス電圧５５０、及び発動時間５５５をも含み得る。
【００７６】
幾つかの例では、タイミング図５００−ａは、真の絶縁コンポーネント４２５−ａを使用する例示的読み出し及びライトバック動作を説明する。表示を容易にするために、ゼロに近い電圧は、軸５１０からオフセットされ得、幾つかの場合、これらの電圧は、ゼロに等しくてもよく、又はゼロにほぼ等しくてもよい、更に、幾つかの場合、幾つかの信号のタイミングは、時間的に前後し得、相互に重複し得る。タイミング図５００−ａは、図４Ａ〜図４Ｃを参照しながら記述した回路４００の例示的動作を図示する。図５Ａは、先行する図のコンポーネントを参照しながら以下に記述される。図５Ａは、真の絶縁コンポーネント４２５−ａを使用してメモリセル上で実施される読み出し及びライトバック動作の側面を説明し得、それは、回路４００―ｂ中に提供された構成に対応し得る。図５Ｃ中で論じられる動作は、真の論理状態を蓄積するメモリセルに対する読み出し及び書き込みのために使用され得る。
【００７７】
図４Ａ〜図４Ｃを参照しながら論じたように、反転の絶縁コンポーネント４２５−ｂに反転の絶縁電圧５１５−ｂが印加される一方で、真の絶縁コンポーネント４２５−ａに真の絶縁電圧５１５−ａが印加されて、読み出し操作が開始し得る。反転の絶縁電圧５１５−ｂは、反転の絶縁コンポーネント４２５−ｂを不活性化するために使用される電圧（例えば、事実上のグランド）であり得る一方で、真の絶縁電圧５１５−ａは、真の絶縁コンポーネント４２５−ａを活性化するために使用される電圧であり得る。同時に、プレート線２１０−ａにプレート線電圧５２０が印加され得る。続いて、ワード線１１０−ｂにワード線電圧５２５が印加され得、第１の強誘電体メモリセル１０５−ｂを選択する。ワード線１１０−ｂの選択は、その時点でデジット線電圧５３０が増加し得る固有の静電容量４１５−ａと電荷を共有するように、第１の強誘電体メモリセル１０５−ｂの強誘電体コンデンサを始動させ得る。
【００７８】
デジット線電圧５３０の増加は、第１の強誘電体メモリセル１０５−ｂにより初期に蓄積された論理状態に依存し得る。実例として、第１の強誘電体メモリセル１０５−ｂが論理状態１を初めに蓄積した場合、デジット線１１５−ｂ上にはデジット線電圧５３０−ａが生じ得る。対照的に、第１の強誘電体メモリセル１０５−ｂが論理状態０を初めに蓄積した場合、デジット線１１５−ｂ上にはデジット線電圧５３０−ｂが生じ得る。真の絶縁電圧５１５−ａはその後除去され得、センスコンポーネント１２５−ｂを回路４００から絶縁し、その後間もなくして、発動時間５５５において、もたらされるデジット線電圧をリファレンス電圧５５０と比較するように、センスコンポーネント１２５−ｂが始動させられ得る。デジット線１１５−ｂは、センスコンポーネント１２５−ｂの内部部分又は中心部から絶縁され得るので、もたらされるデジット線電圧５３０は、比較全体を通じて維持され得る。リファレンス電圧５５０は、第２の入力線２４０−ｄと電子通信し得るリファレンス線２２５−ａに印加され得る。
【００７９】
比較の結果に依存して、中心部電圧５３５は、高電圧源４０５の電圧又は低電圧源４１０の電圧の何れかに動かされ得る。実例として、デジット線１１５−ｂ上にデジット線電圧５３０−ａが存在する場合、中心部電圧５３５−ａは、高電圧源４０５の電圧に動かされ得る。中心部電圧５３５−ａ及び５３５−ｂは、第１の入力線２４０−ｃにおいて測定され得る。同時に、第２の入力線２４０−ｄの電圧は、低電圧源４１０に動かされ得る。さもなければ、デジット線１１５−ｂ上にデジット線電圧５３０−ｂが存在する場合、中心部電圧５３５−ｂは、低電圧源４１０に動かされ得、第２の入力線２４０−ｄの電圧は、高電圧源４０５に動かされ得る。センスコンポーネント１２５−ｂの出力電圧（例えば、出力電圧＝第１の入力線２４０−ｃの電圧  −  第２の入力線２４０−ｄの電圧）は、ラッチ中に蓄積され得、第１の強誘電体メモリセル１０５−ｂにより蓄積された対応する論理状態を判定するために、メモリコントローラにより読み出され得る。実例として、読み出し動作が実施された後に中心部電圧５３５−ａが正である場合、メモリコントローラは、第１の強誘電体メモリセル１０５−ｂは論理状態１を初めに蓄積したと判定し得る。
【００８０】
センスコンポーネント１２５−ｂの出力電圧を蓄積した後、センスコンポーネント１２５−ｂを回路４００中に電子的に戻し、且つデジット線１１５−ｂと第１の入力線２４０−ｃとの間の導電経路を提供する真の絶縁コンポーネント４２５−ａに、真の絶縁電圧５１５−ａが再印加され得る。デジット線１１５−ｂを第１の入力線２４０−ｃに再接続することは、もたらされる中心電圧５３５にデジット線電圧５３０が動かされ得る結果をもたらし得る。実例として、第１の強誘電体メモリセル１０５−ｂが論理状態１を初めに蓄積した場合、対応するデジット線電圧５３０−ａは、中心部電圧５３５−ａに上昇し得る。又は、第１の強誘電体メモリセル１０５−ｂが論理状態０を初めに蓄積した場合、対応するデジット線電圧５３０−ｂは、中心部電圧５３５−ｂに減少し得る。
【００８１】
読み出された論理状態を第１の強誘電体メモリセル１０５−ｂに戻すために、ライトバック動作がその後実施され得る。ライトバック動作は、２つの部分５６０を含み得る。ライトバックされる論理状態は、デジット線１１５−ｂの電圧に依存し得る。実例として、論理状態０をライトバックする場合、デジット線電圧５３０−ｂは、事実上のグランド又はその近くであり得、プレート線電圧５２０は、読み出し電圧５４５又はその近くであり得、第１の強誘電体メモリセル１０５―ｂに渡って印加されている正の電圧をもたらす。第２の部分５６０−ｂ中に、プレート線電圧５２０は減少させられ得、第１の強誘電体メモリセル１０５−ｂに渡る電圧は除去され得、メモリセルのもたらされる電荷状態（例えば、電荷状態３０５）は論理０と関連付けられ得る。論理状態１をライトバックする場合、デジット線電圧５３０−ｂ及びプレート線電圧５２０は、読み出し電圧５４５又はその近くであり得、第１の強誘電体メモリセル１０５−ｂに渡って何ら電圧が印加されない結果をもたらす。第２の部分５６０−ｂ中、プレート線電圧５２０は減少させられ得、第１の強誘電体メモリセル１０５−ｂに渡る電圧は負に動かされ得る。ライトバック動作の終了時において、デジット線１１５−ｂは、事実上のグランドに動かされ得、メモリセルのもたらされる電荷状態（例えば、電荷状態３１０）は論理１と関連付けられ得る。
【００８２】
図５Ａに説明されるように、真の絶縁コンポーネント４２５−ａを使用する読み出し動作は、第１の強誘電体メモリセル１０５−ｂにより現在蓄積されている論理状態に対応する電圧をセンスコンポーネント１２５−ｂが出力する結果をもたらし得る。そして、真の絶縁コンポーネント４２５−ａを使用するライトバック動作は、読み出された同じ論理状態が第１の強誘電体メモリセル１０５−ｂにライトバックされる結果をもたらし得る。幾つかの場合、メモリコントローラは、メモリセル、第１の強誘電体メモリセル１０５−ｂを含むメモリセルのグループにアクセスするために使用されるアドレスを、メモリセル又はページが反転した論理状態を蓄積していること追跡するカウンタと関連付けられたアドレスと比較することに基づいて、真の絶縁コンポーネント４２５−ａを選択し得る。
【００８３】
図５Ｂは、本開示の様々な実施形態に従った例示的回路の動作の側面を説明する例示的タイミング図５００−ｂを示す。タイミング図５００−ｂは、軸５０５上の電圧と、軸５１０上の時間とを図示する。したがって、第１の強誘電体メモリセル１０５−ｂ等のメモリセルの読み出しからもたらされるセンシング電圧は、時間の関数として表され得る。タイミング図５００−ｂは、図４Ａ〜図４Ｃを参照しながら記述した回路４００の例示的動作を図示する。図５Ｂは、先行する図のコンポーネントを参照しながら以下に記述される。図５Ｂは、真の絶縁コンポーネント４２５−ａを使用して読み出し動作が実施され、反転の絶縁コンポーネント４２５−ｂを使用してライトバック動作が実施される間の、メモリセルに対するデータ反転動作の側面を説明し得る。ライトバック動作は、回路４００−ｃ中に提供された構成に対応し得る一方で、読み出し動作は、回路４００−ｂ中に提供された構成に対応し得る。図５Ｃ中で論じられる動作は、メモリセルにより蓄積された論理状態を反転及び非反転する（すなわち、真を戻す）ために使用され得る。
【００８４】
図４Ａ〜図４Ｃ及び図５Ａを参照しながら論じたように、第１の強誘電体メモリセル１０５−ｂは、真の絶縁コンポーネント４２５−ａを使用して読み出され得る。図５Ａで実施される読み出し動作と同様に、第１の強誘電体メモリセル１０５−ｂが論理０を初めに蓄積した場合には中心部電圧５３５−ｂが生じ得る一方で、第１の強誘電体メモリセル１０５−ｂが論理１を初めに蓄積した場合には中心部電圧５３５−ａが生じ得る。したがって、メモリコントローラは、センスコンポーネント１２５−ｂの出力電圧に基づいて、第１の強誘電体メモリセル１０５−ｂの真の論理状態を読み出し得る。幾つかの場合ではあるが、メモリコントローラは、反転動作中に論理状態の読み出しを抑制し得る。しかしながら、出力が蓄積された後、反転の絶縁コンポーネント４２５−ｂを使用してライトバック動作が実施され得る。すなわち、反転の絶縁コンポーネント４２５−ｂを活性化するために反転の絶縁電圧５１５−ｄが増加させられ得る一方で、真の絶縁電圧５１５−ｃは、事実上のグランド又はその近くに維持され得る。結果として、ライトバック動作のために、デジット線１１５−ｂに第２の入力線２４０−ｄの電圧が印加され得る。
【００８５】
上で論じられたように、第２の入力線２４０−ｄの電圧は、中心部電圧５３５の反対に移動する。したがって、センスコンポーネント１２５−ｂを回路４００に電気的に戻した後、デジット線電圧５３０は、対応する中心部電圧５３５に従わないことがあるが、補足的な中心部電圧に従い得る。それ故、センシングされた論理状態を第１の強誘電体メモリセル１０５−ｂにライトバックするために使用されるデジット線電圧５３０は、反対の論理状態と関連付けられ得、第１の強誘電体メモリセル１０５−ｂは、反転した論理状態を蓄積し得る。例えば、第１の強誘電体メモリセル１０５−ｂは、論理１を初めに蓄積し得、（例えば、ワード線電圧５２５をアサートすることによって）第１の強誘電体メモリセル１０５−ｂがアクセスされた場合、デジット線電圧５３０−ａが生じ得る。第１の強誘電体メモリセル１０５−ｂを読み出すために、真の絶縁コンポーネント４２５−ａが使用され得、第２の入力線２４０−ｄの電圧が低電圧源４１０の電圧に動かされ得る一方で、中心部電圧５３５−ａは高電圧源４０５の電圧に動かされ得る。それ故、センスコンポーネントの出力電圧は、論理１に対応し得、ラッチ中に蓄積され得る。
【００８６】
反転の絶縁コンポーネント４２５−ｂを介して、センスコンポーネント１２５−ｂが回路４００に電子的に戻された場合、デジット線１１５−ｂは第２の入力線２４０−ｄに電子的に接続され得る。したがって、デジット線電圧５３０−ａは、中心部電圧５３５−ａの反対の電圧（例えば、事実上のグランド）に動かされ得る。その後、ライトバックの第１の部分５６０−ａ中に、第１の強誘電体メモリセル１０５−ｂに渡って正の電圧が印加され得、第２の部分５６０−ｂ中に、続いて除去され得る。したがって、第１の強誘電体メモリセル１０５−ｂのもたらされる電荷状態（例えば、電荷状態３０５）は論理０に対応し得る。
【００８７】
図５Ｂに説明されるように、反転動作は、真の絶縁コンポーネント４２５−ａを使用する読み出し動作と、反転の絶縁コンポーネント４２５−ｂを使用するライトバック動作とを含み得る。真の絶縁コンポーネント４２５−ａを使用する読み出し動作は、第１の強誘電体メモリセル１０５−ｂにより現在蓄積されている論理状態に対応する電圧をセンスコンポーネント１２５−ｂが出力する結果をもたらし得る。そして、反転の絶縁コンポーネント４２５−ｂを使用するライトバック動作は、反対の論理状態が第１の強誘電体メモリセル１０５−ｂにライトバックされる結果をもたらし得る。幾つかの場合、メモリコントローラは、メモリアレイ中の各１つのメモリセル又はメモリセルのグループに反転動作を順次実施し得る。実例として、メモリコントローラは、第１のページに対応する第１のアドレスを選択し、第１のページに含まれる各メモリセルに対して反転動作を同時に実施し得る。メモリコントローラは、第２のページに対応する第２のアドレスをその後選択し得、第２のページに対して反転動作を実施し得る、等々。反転動作が実施された後、ページのメモリセルは、反転した論理状態、又は意図した論理状態の反対の論理状態を蓄積し得る。最後のページに到達した後、メモリセルがそれらの意図した論理状態を再度蓄積するように、メモリコントローラは、反転動作を実施するアドレスを通じて逆方向に働き得る。
【００８８】
メモリセル又はページが反転されていることを追跡するために、カウンタが使用され得る。実例として、各反転動作と共に、カウンタの値がインクリメントされ得る。幾つかの場合、カウンタの値と、アクセスされるページのアドレスとの間で直接の比較を可能にするために、各アドレスはカウンタの値にマッピングされ得る。別の例では、反転される最後のページのアドレスがカウンタにおいて蓄積され得る。メモリコントローラは、カウンタにおいて蓄積されたアドレスをアクセスされるページのアドレスと比較し得、該ページにおいて蓄積されたデータが真であるか、それとも反転されているかを判定し得る。
【００８９】
図５Ｃは、本開示の様々な実施形態に従った例示的回路の動作の側面を説明する例示的タイミング図５００−ｃを示す。タイミング図５００−ｃは、軸５０５上の電圧と、軸５１０上の時間とを図示する。したがって、第１の強誘電体メモリセル１０５−ｂ等のメモリセルの読み出しからもたらされるセンシング電圧は、時間の関数として表され得る。タイミング図５００−ｃは、図４Ａ〜図４Ｃを参照しながら記述した回路４００の例示的動作を図示する。図５Ｃは、先行する図のコンポーネントを参照しながら以下に記述される。図５Ｃは、回路４００−ｃ中に提供された構成に対応し得る、反転の絶縁コンポーネント４２５−ｂを使用してメモリセル上で実施される読み出し及びライトバック動作の側面を説明し得る。図５Ｃで論じられる動作は、反転した論理状態を蓄積するメモリセルに対する読み出し及び書き込みのために使用され得る。
【００９０】
図４Ａ〜図４Ｃを参照しながら論じたように、真の絶縁電圧５１５−ｃが真の絶縁コンポーネント４２５−ａに印加される一方で、反転の絶縁電圧５１５−ｄが反転の絶縁コンポーネント４２５−ｂに印加されて、読み出し動作が開始され得る。真の絶縁電圧５１５−ｃが真の絶縁コンポーネント４２５−ａを不活性化するために使用される電圧（例えば、事実上のグランド）であり得る一方で、反転の絶縁電圧５１５−ｄは、反転の絶縁コンポーネント４２５−ｂを活性化するために使用される電圧であり得る。同時に、プレート線２１０−ａにプレート線電圧５２０が印加され得る。続いて、ワード線１１０−ｂにワード線電圧５２５が印加され得、第１の強誘電体メモリセル１０５−ｂを選択する。図５Ａを参照しながら上述したように、ワード線１１０−ｂの選択は、その時点でデジット線電圧５３０が増加し得る固有の静電容量４１５−ａと電荷を共有するように、第１の強誘電体メモリセル１０５−ｂの強誘電体コンデンサを始動させ得る。ただし、デジット線１１５−ｂは、第１の入力線２４０−ｃの代わりに、第２の入力線２４０−ｄに電子的に接続され得る。
【００９１】
真の絶縁電圧５１５−ａはその後除去され得、センスコンポーネント１２５−ｂを回路４００−ａから絶縁し、その後間もなくして、発動時間５５５において、もたらさるデジット線電圧をリファレンス電圧５５０と比較するように、センスコンポーネント１２５−ｂが始動させられ得る。比較の結果に依存して、中心部電圧５３５は、高電圧源４０５の電圧又は低電圧源４１０の電圧の何れかに動かされ得る。実例として、デジット線１１５−ｂ、それ故、第２の入力線２４０−ｄ上にデジット線電圧５３０−ａが存在する場合、その後、中心部電圧５３５−ａは、低電圧源４１０の電圧に動かされ得る。第１の入力線２４０−ｃにおいて中心部電圧５３５−ａ及び５３５−ｂが測定される。同時に、第２の入力線２４０−ｃの電圧は、高電圧源４０５に動かされ得る。
【００９２】
さもなければ、デジット線１１５−ｂ上にデジット線電圧５３０−ｂが存在する場合、中心部電圧５３５−ｂは高電圧源４０５に動かされ得、第２の入力線２４０−ｄの電圧は低電圧源４０５に動かされ得る。デジット線１１５−ｂはセンスコンポーネント１２５−ｂの中心部から絶縁され得るので、もたらされるデジット線電圧５３０は、比較全体を通じて維持され得る。センスコンポーネント１２５−ｂの出力電圧（例えば、出力電圧＝第１の入力線２４０−ｃの電圧  −  第２の入力線２４０−ｄの電圧）は、ラッチ中に蓄積され得、第１の強誘電体メモリセル１０５−ｂにより蓄積された対応する論理状態を判定するために、メモリコントローラによって読み出され得る。したがって、センスコンポーネント１２５−ｂの出力電圧は、メモリセル１０５−ｂにより蓄積された論理状態とは反対の論理状態に対応し得る。実例として、メモリセルが論理状態１を初めに蓄積したにもかかわらず、中心部電圧５３５−ａが低電圧（例えば、事実上のグランド）である場合、メモリコントローラは、第１の強誘電体メモリセル１０５−ｂは論理状態０を初めに蓄積したと判定し得る。
【００９３】
センスコンポーネント１２５−ｂの出力電圧を蓄積した後、センスコンポーネント１２５−ｂを回路４００中に電子的に戻し、且つデジット線１１５−ｂと第２の入力線２４０−ｄとの間の導電経路を提供する反転の絶縁コンポーネント４２５−ｂに、反転の絶縁電圧５１５−ｄが再印加され得る。デジット線１１５−ｂを第２の入力線２４０−ｄに再接続することは、第１の入力線２４０−ｃにおいて、もたらされる中心部電圧５３５−ａとは反対の電圧にデジット線電圧５３０が動かされる結果をもたらし得る。実例として、第１の強誘電体メモリセル１０５−ｂが論理状態１を初めに蓄積した場合、（中心部電圧５３５−ａは第１の入力線２４０−ｃにおいて測定され、デジット線１１５−ｂは第２の入力線２４０−ｄに接続されるので）対応するデジット線電圧５３０−ａは、中心部電圧５３５−ａへの補足的な電圧に上昇し得る。又は、第１の強誘電体メモリセル１０５−ｂが論理状態０を初めに蓄積した場合、対応するデジット線電圧５３０−ｂは、中心部電圧５３５−ｂへの補足的な電圧に減少し得る。
【００９４】
それ故、センシングされた論理状態を第１の強誘電体メモリセル１０５−ｂにライトバックするために使用されるデジット線電圧５３０は、反対の論理状態と関連付けられ得、第１の強誘電体メモリセル１０５−ｂは、反転した論理状態を蓄積し得る。例えば、第１の強誘電体メモリセル１０５−ｂは論理１を初めに蓄積し得、（例えば、ワード線電圧５２５をアサートすることにより）第１の強誘電体メモリセル１０５−ｂがアクセスされた場合、デジット線電圧５３０−ａがもたらされ得る。第１の強誘電体メモリセル１０５−ｂを読み出すために、反転の絶縁コンポーネント４２５−ａが使用され得、第２の入力線２４０−ｄの電圧が高電圧源４０５の電圧に動かされ得る一方で、中心部電圧５３５−ａは、低電圧源４１０の電圧に動かされ得る。それ故、センスコンポーネントの出力電圧は、論理０に対応し得、ラッチ中に蓄積され得る。
【００９５】
反転の絶縁コンポーネント４２５−ｂを介してセンスコンポーネント１２５−ｂが回路４００に電子的に戻された場合、デジット線１１５−ｂは第２の入力線２４０−ｄに電子的に接続され得る。したがって、デジット線電圧５３０−ａは、中心部電圧５３５−ａの反対の電圧（例えば、読み出し電圧５４５）に動かされ得る。その後、ライトバックの第１の部分５６０−ａ中に、プレート線電圧５２０は読み出し電圧５４５でもあり得、第１の強誘電体メモリセル１０５−ｂに渡って何ら電圧が印加されなくてもよい。第２の部分５６０−ｂ中、プレート線電圧５２０は除去され得、第１の強誘電体メモリセル１０５−ｂに渡って負の電圧が印加され得る。ライトバック動作の終了時において、デジット線１１５−ｂは、事実上のグランドに動かされ得、メモリセルのもたらされる電荷状態（例えば、電荷状態３１０）は論理１と関連付けられ得る。
【００９６】
図６は、本開示の様々な実施形態に従った高速サイクルを使用する強誘電体メモリセルの回復を支持するメモリアレイ６０５のブロック図６００を示す。メモリアレイ６０５は、電子メモリ装置と称され得、図１、図２、及び図４を参照しながら記述したようなメモリコントローラ１４０及びメモリセル１０５の例示であり得るメモリコントローラ６１５と１つ以上のメモリセル７１０とを含む。幾つかの場合、メモリセル７１０は、図１を参照しながら記述したような多数のメモリセル１０５と関連付けられ得る。メモリコントローラ６１５は、バイアスコンポーネント６５０及びタイミングコンポーネント６５５を含み得、図１に記述したようにメモリアレイ６０５を動作し得る。
【００９７】
メモリコントローラ６１５は、図１、図２、及び図４を参照しながら記述したワード線１１０、デジット線１１５、センスコンポーネント１２５、及びプレート線２１０の例示であり得るワード線６２０、デジット線６４０、センスコンポーネント６３５、及びプレート線６２５と電子通信し得る。メモリアレイ６０５は、リファレンスコンポーネント６３０及びラッチ６４５をも含み得る。メモリアレイ６０５のコンポーネントは、相互に電子通信し得、図１〜図５を参照しながら記述した機能の側面を実施し得る。幾つかの場合、リファレンスコンポーネント６３０、センスコンポーネント６３５、及びラッチ６４５は、メモリコントローラ６１５のコンポーネントであり得る。
【００９８】
幾つかの例では、デジット線６４０は、センスコンポーネント６３５及び強誘電体メモリセル６１０の強誘電体コンデンサと電子通信する。強誘電体メモリセル６１０は、論理状態（例えば、第１又は第２の論理状態）で書き込み可能であり得る。ワード線６２０は、メモリコントローラ６１５及び強誘電体メモリセル６１０の選択コンポーネントと電子通信し得る。プレート線６２５は、メモリコントローラ６１５及び強誘電体メモリセル６１０の強誘電体コンデンサのプレートと電子通信し得る。センスコンポーネント６３５は、メモリコントローラ６１５、リファレンス線６６０、デジット線６４０、及びラッチ６４５と電子通信し得る。リファレンスコンポーネント６３０は、メモリコントローラ６１５及びリファレンス線６６０と電子通信し得る。センス制御線６６５は、センスコンポーネント６３５及びメモリコントローラ６１５と電子通信し得る。これらのコンポーネントは、その他のコンポーネント、接続、又はバスを介して、上で列挙されないコンポーネントに加えて、メモリアレイ６０５の内部及び外部の両方のその他のコンポーネントとも電子通信し得る。
【００９９】
メモリコントローラ６１５は、ワード線６２０、プレート線６２５、又はデジット線６４０を、それらの様々なノードに電圧を印加することによって活性化するように構成され得る。例えば、バイアスコンポーネント６５０は、上述したようにメモリセル６１０を読み出す又は書き込むために、メモリセル６１０を動作させるための電圧を印加するように構成され得る。幾つかの場合、メモリコントローラ６１５は、図１を参照しながら記述したように、行デコーダ、列デコーダ、又はそれら両方を含み得る。このことは、メモリコントローラ６１５を１つ以上のメモリセル１０５にアクセス可能にし得る。バイアスコンポーネント６５０はまた、センスコンポーネント６３５に対するリファレンス信号を生成するための電位をリファレンスコンポーネント６３０に提供し得る。また、バイアスコンポーネント６５０は、センスコンポーネント６３５の動作のための電位を提供し得る。
【０１００】
幾つかの場合、メモリコントローラ６１５は、その動作をタイミングコンポーネント６５５を使用して実施し得る。例えば、タイミングコンポーネント６５５は、本明細書で論じた、読み出し及び書き込み等のメモリ機能を実施するためのスイッチング及び電圧印加に対するタイミングを含む、様々なワード線選択及びプレートバイアスのタイミングを制御し得る。幾つかの場合、タイミングコンポーネント６５５はバイアスコンポーネント６５０の動作を制御し得る。
【０１０１】
リファレンスコンポーネント６３０は、センスコンポーネント６３５に対するリファレンス信号を生成するための様々なコンポーネントを含み得る。リファレンスコンポーネント６３０は、リファレンス信号を生み出すように構成された回路を含み得る。幾つかの場合、リファレンスコンポーネント６３０は、他の強誘電体メモリセル１０５を使用して実装され得る。センスコンポーネント６３５は、（デジット線６４０を通じた）メモリセル６１０からの信号を、リファレンスコンポーネント６３０からのリファレンス信号と比較し得る。論理状態を判定すると、センスコンポーネントは、該出力をラッチ６４５中にその後蓄積し得、ここで、該出力は、メモリアレイ６０５が一部である電子デバイスの動作に従って使用され得る。センスコンポーネント６３５は、ラッチ及び強誘電体メモリセルと電子通信するセンスアンプを含み得る。
【０１０２】
幾つかの場合、メモリコントローラは、メモリセル７１０により蓄積された論理状態を反転する側面を実施するために使用され得る。例えば、メモリコントローラ６１５は、センスコンポーネント及びメモリセルと電子通信するトランジスタの第１のセットを通じて、メモリセルにより蓄積された第１の論理状態を読み出し得、センスコンポーネント及びメモリセルと電子通信するトランジスタの第２のセットを通じて、第１の論理状態とは異なる第２の論理状態をメモリセルに書き込み得、ここで、トランジスタの第２のセットはトランジスタの第１のセットとは異なる。メモリコントローラ６１５は、カウンタの第１の値を、メモリセルのセットに対応する第１のアドレスと関連付けられた第２の値と付加的に比較することであって、該カウンタの第１の値は第２のアドレスと関連付けられることと、該比較に基づいて、トランジスタの第１のセット又はトランジスタの第２のセットを使用して、メモリセルのセットに対応する論理状態のセットを読み出すことであって、ここで、トランジスタの第１のセット及びトランジスタの第２のセットは、センスコンポーネント及びメモリセルのセットと電子通信することと、をなし得る。
【０１０３】
幾つかの例では、メモリアレイ６０５は、センスコンポーネント６３５及びメモリセル６１０と電子通信するトランジスタの第１のセット（例えば、絶縁コンポーネント４２５−ａ）を通じて、メモリセルにより蓄積された第１の論理状態を読み出すための手段を含み得る。メモリアレイ６０５は、センスコンポーネント６３５及びメモリセル６１０と電子通信するトランジスタの第２のセット（例えば、絶縁コンポーネント４２５−ｂ）を通じて、第１の論理状態とは異なる第２の論理状態をメモリセルに書き込むための手段をも含み得、ここで、トランジスタの第２のセットはトランジスタの第１のセットとは異なる。メモリアレイ６０５は、トランジスタの第１のセット及びセンスコンポーネント６３５と電子通信するデジット線６４０を介してメモリセル６１０を放電するための手段と、センスコンポーネント６３５をメモリセル６１０から絶縁するための手段と、デジット線６４０の電圧をリファレンス電圧と比較するために、絶縁後にセンスコンポーネント６３５を活性化するための手段とをも含み得る。
【０１０４】
幾つかの例では、メモリアレイ６０５は、カウンタの第１の値を、複数のメモリセル６１０に対応する第１のアドレスと関連付けられた第２の値と比較するための手段を含み得、該カウンタの第１の値は、第２のアドレスと関連付けられる。メモリアレイ６０５は、該比較に少なくとも部分的に基づいて、トランジスタの第１のセット又はトランジスタの第２のセットを使用して、複数のメモリセル６１０に対応する複数の論理状態を読み出すための手段をも含み得、ここで、トランジスタの第１のセット及びトランジスタの第２のセットは、センスコンポーネント６３５及び複数のメモリセル６１０と電子通信する。メモリアレイ６０５は、読み出し動作のために、第１のアドレスと関連付けられたメモリセル６１０を複数のメモリセル６１０から選択するための手段をも含み得る。
【０１０５】
図７は、本開示の様々な側面に従ったデータビットの反転を支持するメモリコントローラ７１５のブロック図７００を示す。メモリコントローラ７１５は、図６を参照しながら記述したメモリコントローラ６１５の側面の一例であり得る。メモリコントローラ７１５は、センスコンポーネントマネージャ７２５、コンパレータ７３０、選択コンポーネント７３５、絶縁コンポーネント７４０、アドレスモニタ７５０、論理状態識別器７５５、アドレスセレクタ７６０、反転コンポーネント７６５を含み得る。メモリコントローラ７１５は、図６を参照しながら記述したようなバイアスコンポーネント６５０及びタイミングコンポーネント６５５をも含み得る。これらのモジュールの各々は、（例えば、１つ以上のバスを介して）相互に直接又は間接的に通信し得る。
【０１０６】
第１の例では、センスコンポーネントマネージャ７２５は、センスコンポーネント及びメモリセルと電子通信するトランジスタの第１のセットを通じて、メモリセルにより蓄積された第１の論理状態（例えば、真の論理状態）を読み出すように、センスコンポーネントを始動させ得る。第１の論理状態を読み出すことは、トランジスタの第１のセット及びセンスコンポーネントと電子通信するデジット線を介してメモリセルの放電を生じさせるためのメモリセルを選択するために、選択コンポーネント７３５を使用することを含み得る。放電後にセンスコンポーネントをメモリセルから絶縁するために、絶縁コンポーネント７４０が使用され得、センスコンポーネントマネージャ７２５は、デジット線の電圧をリファレンス電圧と比較するために、センスコンポーネントを続いて活性化し得る。センスコンポーネントを絶縁することは、トランジスタの第１のセットを不活性化させるために絶縁コンポーネント７４０を使用することを含み得る。
【０１０７】
幾つかの例では、センスコンポーネントマネージャ７２５は、センスコンポーネント及びメモリセルと電子通信するトランジスタの第２のセットを通じて、第１の論理状態とは異なる第２の論理状態（例えば、反転した論理状態）をメモリセルに書き込むように、センスコンポーネントにさせ得る。幾つかの場合、トランジスタの第２のセットはトランジスタの第１のセットとは異なり得る。第２の論理状態を書き込むことは、センスコンポーネントでの比較後にトランジスタの第２のセットを活性化するために、絶縁コンポーネント７４０を使用することを含み得る。したがって、デジット線の電圧をリファレンス電圧と比較することの結果として生じる、センスコンポーネントのもたらされた結果電圧がデジット線に印加され得る。幾つかの場合、第１の論理状態を読み出すこと、及び第２の論理状態をメモリセルに書き込むことは、定期的に生じる。タイミングコンポーネント６５５等のタイミングコンポーネントは、第２の論理状態をいつ書き込むかを判定するために使用され得る。幾つかの場合、第１の論理状態を読み出すこと、及び第２の論理状態を書き込むことに対する定期性は、該メモリセルを含むメモリアレイのサブセクションの温度、該メモリセルと関連付けられたアクセスレート、該メモリセル上で実施されるアクセス動作の数、又はそれらの任意の組み合わせに少なくとも部分的に基づく。
【０１０８】
アドレスモニタ７５０は、メモリセルが反転した論理状態を蓄積していることを追跡するために使用され得る。実例として、アドレスモニタ７５０は、第２の論理状態を書き込むことに少なくとも部分的に基づいてカウンタの値を更新し得、ここで、カウンタの値は、メモリセルにアクセスするために使用されるアドレスと関連付けられる。カウンタの値は、不揮発性ラッチ中に蓄積され得る。幾つかの例では、アドレスモニタ７５０は、それ自身をカウンタとして実装され得る。幾つかの場合、コンパレータ７３０は、カウンタの値を、メモリセルにアクセスために使用されるアドレスと比較し得る。センスコンポーネントマネージャ７２５は、（例えば、アドレスがカウンタの値よりも小さいと判定することによって）後続の読み出し動作中にトランジスタの第２のセットを通じてメモリセルの読み出しを判定するために、該比較を使用し得る。したがって、論理状態識別器７５５は、メモリセルが第２の論理状態を蓄積するにもかかわらず、センスコンポーネントの出力が第１の論理状態に対応すると判定し得る。
【０１０９】
幾つかの例では、アドレスセレクタ７６０は、該メモリセルを含む複数のメモリセルに対応する第１のアドレスを選択し得、ここで、センスコンポーネントは、複数のメモリセルと電子通信し、読み出し動作を開始するようにセンスコンポーネントマネージャ７２５を始動させ得る。読み出し動作は、複数のメモリセルの内の各メモリセルの論理状態を読み出すことを含み得る。複数のメモリセルを読み出した後、センスコンポーネントマネージャ７２５は、反対の（反転した）論理状態をメモリセルの各々にライトバックするライトバック動作を始動し得る。幾つかの場合、ライトバックをトランジスタの第２のセットを通じて実施させるために、絶縁コンポーネント７４０はセンスコンポーネントマネージャ７２５と協働し得る。反転した論理状態をライトバックした後、アドレスモニタ７５０は、カウンタの値を、第１のアドレスと等しい第１の値に更新し得る。この方法では、アドレスモニタは、メモリセルが反転した論理状態を蓄積していること追跡し得る（例えば、カウンタの値よりも小さいアドレスと関連付けられた任意のメモリセルは、反転した論理状態を蓄積していると判定され得る）。
【０１１０】
幾つかの例では、アドレスセレクタ７６０は、次のアドレスと関連付けられ第２の複数のメモリセルに対応する、第１の値よりも大きい第２の値を選択し得る。反転コンポーネント７６５は、第２の複数のメモリセルの論理状態を次のアドレスに基づいて反転し得、アドレスモニタ７５０は、第２の値に等しくするためにカウンタの値をインクリメントし得る。別の例では、アドレスセレクタ７６０は、第１のアドレスが最大のアドレス値であることに少なくとも部分的に基づいて、次のアドレスと関連付けられ第２の複数のメモリセルに対応する、第１の値よりも小さい第２の値を選択し得る。反転コンポーネント７６５は、第２の複数のメモリセルの論理状態を次のアドレスに基づいて反転し得、アドレスモニタ７５０は、第２の値に等しくするために、カウンタの値をデクリメントし得る。
【０１１１】
第２の例では、コンパレータ７３０は、カウンタの第１の値を、複数のメモリセル（例えば、ページ）の第１のアドレスと関連付けられた第２の値と比較し得、ここで、カウンタの第１の値は第２のアドレスと関連付けられる。幾つかの例では、選択コンポーネント７３５は、読み出し動作のために、第１のアドレスと関連付けられたメモリセルを複数のメモリセルから選択し得る。センスコンポーネントマネージャ７２５は、該比較に基づいて、トランジスタの第１のセット又はトランジスタの第２のセットを使用して、複数の論理状態を複数のメモリセルから読み出すための読み出し動作を開始し得る。トランジスタの第１のセット及びトランジスタの第２のセットは、センスコンポーネント及び複数のメモリセルと電子通信し、絶縁コンポーネント７４０を使用して活性化／不活性化され得る。実例として、反転コンポーネント７６５は、（例えば、第１のアドレスと関連付けられた値がカウンタの値よりも小さい場合に）該比較に基づいて、複数のメモリセルの内のメモリセルにより蓄積された論理状態とは反対の論理状態を読み出したと判定し得る。したがって、センスコンポーネントマネージャ７２５及び絶縁コンポーネント７４０は、メモリセルにより蓄積された論理状態の反対の論理状態をトランジスタの第２のセットを使用して読み出すために協働し得る。絶縁コンポーネント７４０は、トランジスタの第２のセットを活性化するために使用され得る。
【０１１２】
幾つかの例では、反転コンポーネント７６５は、第２の複数のメモリセルに対応する第２の複数の論理状態を反転し、アドレスモニタ７５０は、第２の複数のメモリセルのアドレスに少なくとも部分的に基づいて、カウンタの第１の値を更新する。幾つかの場合、センスコンポーネントマネージャ７２５がトランジスタの第２のセットを使用して複数の論理状態を読み出し得るように、絶縁コンポーネント７４０は、該比較に基づいて、トランジスタの第２のセットを活性化する。別の例では、センスコンポーネントマネージャ７２５は、該比較に基づいて、トランジスタの第２のセットを使用して、第２の複数の論理状態を複数のメモリセルに書き込み得る。
【０１１３】
図８は、本開示の様々な側面に従ったデータビットの反転を支持するデバイス８０５を含むシステム８００の図を示す。デバイス８０５は、例えば、図１、図５、及び図６を参照しながら上述したようなメモリアレイ６０５又はメモリアレイ１００のコンポーネントの一例であり得、又は該コンポーネントを含み得る。
【０１１４】
デバイス８０５は、通信を送受信するためのコンポーネントを含む、双方向の音声及びデータ通信のためのコンポーネントを含み得、メモリセル８１０、メモリコントローラ８１５、ＢＩＯＳコンポーネント８２０、プロセッサ８２５、入出力コントローラ８３０、及び周辺コンポーネント８３５を含む。
【０１１５】
メモリコントローラ８１５は、本明細書に記述されるような１つ以上のメモリセルを動作し得る。具体的には、メモリコントローラ８１５は、アレイのデータビットの反転を支持するように構成され得る。幾つかの場合、メモリコントローラ８１５は、図１を参照しながら記述したように、行デコーダ、列デコーダ、又はそれら両方（図示せず）を含み得る。
【０１１６】
ＢＩＯＳコンポーネント８２０は、ファームウェアとして動作するベーシックインプット／アウトプットシステム（ＢＩＯＳ）を含むソフトウェアコンポーネントであり、それは、様々なハードウェアコンポーネントを初期化し得、動かし得る。ＢＩＯＳコンポーネント８２０は、プロセッサと様々な他のコンポーネント、例えば、周辺コンポーネント、入出力制御コンポーネント等との間のデータの流れをも管理し得る。ＢＩＯＳコンポーネント８２０は、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、又は任意のその他の不揮発性メモリ中に蓄積されたプログラム又はソフトウェアを含み得る。
【０１１７】
プロセッサ８２５は、インテリジェントハードウェアデバイス（例えば、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、中央処理装置（ＣＰＵ）、マイクロコントローラ、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラム可能論理デバイス、分離したゲート若しくはトランジスタ論理コンポーネント、分離したハードウェアコンポーネント、又はそれらの任意の組み合わせ）を含み得る。幾つかの場合、プロセッサ８２５は、メモリコントローラを使用してメモリアレイを動作するように構成され得る。その他の場合、メモリコントローラは、プロセッサ８２５中に集積され得る。プロセッサ８２５は、様々な機能（例えば、アレイのデータビットの反転を支持する機能又はタスク）を実施するために、メモリ中に蓄積されたコンピュータ可読命令を実行するように構成され得る。
【０１１８】
入出力コントローラ８３０は、デバイス８０５に対する入力信号及び出力信号を管理し得る。入出力制御コンポーネント８３０は、デバイス８０５中に集積されない周辺装置をも管理し得る。幾つかの場合、入出力制御コンポーネント８３０は、外部周辺装置への物理的接続又はポートを表し得る。幾つかの場合、入出力コントローラ８３０は、ｉＯＳ（登録商標）、ＡＮＤＲＯＩＤ（登録商標）、ＭＳ−ＤＯＳ（登録商標）、ＭＳ−ＷＩＮＤＯＷＳ（登録商標）、ＯＳ／２（登録商標）、ＵＮＩＸ（登録商標）、ＬＩＮＵＸ（登録商標）、又は別のモバイル若しくはデスクトップオペレーティングシステム等のオペレーティングシステムを利用し得る。
【０１１９】
周辺コンポーネント８３５は、任意の入力若しくは出力デバイス、又はそうしたデバイスに対するインタフェースを含み得る。例示として、ディスクコントローラ、音声コントローラ、画像コントローラ、イーサネットコントローラ、モデム、ユニバーサルシリアルバス（ＵＳＢ）コントローラ、直列若しくは並列ポート、又はペリフェラルコンポーネントインタコネクト（ＰＣＩ）若しくはアクセラレーテッドグラフィックスポート（ＡＧＰ）スロット等の周辺カードスロットが挙げられ得る。
【０１２０】
入力８４０は、デバイス８０５又はそのコンポーネントへの入力を提供する、デバイス８０５の外にあるデバイス又は信号を表し得る。これは、ユーザインタフェース、又はその他のデバイスとのインタフェース若しくはその他のデバイス間のインタフェースを含み得る。幾つかの場合、入力８４０は、入出力コントローラ８３０により管理され得、周辺コンポーネント８３５を介してデバイス８０５と相互作用し得る。
【０１２１】
出力８４５は、デバイス８０５又はそのコンポーネントの何れかからの出力を受信するように構成された、デバイス８０５の外にあるデバイス又は信号を表し得る。出力８４５の例は、表示装置、音声スピーカ、プリントデバイス、別のプロセッサ、又はプリント回路基板等を含み得る。幾つかの場合、出力８４５は、周辺コンポーネント８３５を介してデバイス８０５とインタフェースで連結する周辺装置であり得る。幾つかの場合、出力８４５は、入出力コントローラ８３０により管理され得る。
【０１２２】
デバイス８０５のコンポーネントは、それらの機能を実行するように設計された回路を含み得る。これは、本明細書に記載される機能を実行するように構成された様々な回路素子、例えば、導電線、トランジスタ、コンデンサ、インダクタ、抵抗、アンプ、又はその他の能動素子若しくは非能動素子を含み得る。
【０１２３】
図９は、本開示の様々な実施形態に従ったデータビットの反転のための方法９００を説明するフローチャートを示す。方法９００の動作は、本明細書に記述されたようなメモリアレイ１００を動作するためのものであり得る。例えば、方法９００の動作は、図１、図６、及び図８を参照しながら記述したようなメモリコントローラ１４０により実施され得る。幾つかの例では、メモリコントローラ１４０は、後述する機能を実施するために、メモリアレイ１００の機能的要素を制御するためのコードのセットを実行し得る。付加的に又は代替的に、メモリコントローラ１４０は、以下で記述される機能の機構を専用のハードウェアを使用して実行し得る。
【０１２４】
ブロック９０５において、メモリアレイ１００は、センスコンポーネント及びメモリセルと電子通信するトランジスタの第１のセットを通じて、メモリセルにより蓄積された第１の論理状態を読み出し得る。ブロック９０５の動作は、図１〜図５Ｃを参照しながら記述した方法に従って実施され得る。幾つかの例では、ブロック９０５の動作の側面は、図６及び図８を参照しながら記述したようなセンスコンポーネントマネージャによって実施され得る。第１の論理状態を読み出すことは、トランジスタの第１のセット及びセンスコンポーネントと電子通信するデジット線を介してメモリセルを放電し、センスコンポーネントをメモリセルから絶縁することと、デジット線の電圧をリファレンス電圧と比較するために、該絶縁後にセンスコンポーネントを活性化することとを含み得る。幾つかの場合、センスコンポーネントは、トランジスタの第１のセットを不活性化することによって絶縁され得る。
【０１２５】
ブロック９１０において、メモリアレイ１００は、センスコンポーネント及びメモリセルと電子通信するトランジスタの第２のセットを通じて、第１の論理状態とは異なる第２の論理状態をメモリセルに書き込み得、ここで、トランジスタの第２のセットはトランジスタの第１のセットとは異なる。ブロック９１０の動作は、図１〜図５Ｃを参照しながら記述した方法に従って実施され得る。幾つかの例では、ブロック９１０の動作の側面は、図６及び図８を参照しながら記述したようなセンスコンポーネントマネージャによって実施され得る。第２の論理状態を書き込むことは、センスコンポーネントでの比較後に、トランジスタの第２のセットを活性化することと、センスコンポーネントのもたらされた電圧をデジット線に印加することとを含み得、ここで、もたらされた該電圧は、デジット線の電圧をリファレンス電圧と比較した結果に少なくとも部分的に基づく。
【０１２６】
幾つかの例では、方法は、第２の論理状態を書き込むことに少なくとも部分的に基づいて、カウンタの値を更新することを含み得、ここで、カウンタの値は、メモリセルにアクセスするために使用されるアドレスと関連付けられる。カウンタの値は、メモリセルにアクセスするために使用されるアドレスと比較され得、第２の論理状態を書き込んだ後、カウンタの値のアドレスとの比較に少なくとも部分的に基づいて、トランジスタの第２のセットを通じて、メモリセルに対する後続の読み出し動作が実施され得る。幾つかの場合、トランジスタの第２のセットを通じて第２の論理状態を蓄積するメモリセルを読み出す場合に、センスコンポーネントの出力は第１の論理状態に対応すると判定され得る。
【０１２７】
方法の幾つかの例では、第１の論理状態を読み出すこと、及び第２の論理状態を書き込むことは、定期的に生じ得る。実例として、第１の論理状態を読み出すこと、及び第２の論理状態を書き込むことに対する定期性は、該メモリセルを含むメモリアレイのサブセクションの温度、該メモリセルと関連付けられたアクセスレート、該メモリセル上で実施されるアクセス動作の数、又はそれらの任意の組み合わせに少なくとも部分的に基づく。
【０１２８】
幾つかの例では、方法は、該メモリセルを含む複数のメモリセルに対応する第１のアドレスを選択することを含み得、ここで、センスコンポーネントは、複数のメモリセルと電子通信する。複数のメモリセルの内の各メモリセルの論理状態は、センスコンポーネント及び該メモリセルと電子通信するトランジスタの第１のセットを通じて読み出され得る。そして、複数のメモリセルの内のメモリセルの論理状態は、センスコンポーネント及び該メモリセルと電子通信するトランジスタの第２のセットを通じて、反対の論理状態で書き込まれ得る。
【０１２９】
幾つかの例では、カウンタの値は、第１のアドレスに等しい第１の値に更新され得る。幾つかの例では、第１の値よりも大きく、第２の複数のメモリセルに対応する次のアドレスと関連付けられた第２の値が選択され得る。方法は、第２の複数のメモリセルの論理状態を反転することを含み得る。論理状態を反転した後、方法は、第２の値に等しくするために、カウンタの値をインクリメントすることを含み得る。幾つかの例では、第１のアドレスが最大のアドレス値であることに少なくとも部分的に基づいて、第１の値よりも小さく、第２の複数のメモリセルに対応する次のアドレスと関連付けられた第２の値が選択され得る。方法は、第２の複数のメモリセルの論理状態を反転することを含み得る。論理状態を反転した後、方法は、第２の値に等しくするために、カウンタの値をデクリメントすることを含み得る。
【０１３０】
図１０は、本開示の様々な実施形態に従ったデータビットの反転のための方法１０００を説明するフローチャートを示す。方法１０００の動作は、本明細書に記述されたようなメモリアレイ１００を動作するためのものであり得る。例えば、方法１０００の動作は、図１、図６、及び図８を参照しながら記述したようなメモリコントローラ１４０により実施され得る。幾つかの例では、メモリアレイ１００は、後述する機能を実施するために、デバイスの機能的要素を制御するためのコードのセットを実行し得る。付加的に又は代替的に、メモリアレイ１００は、以下で記述される機能の機構を専用のハードウェアを使用して実行し得る。
【０１３１】
ブロック１００５において、メモリアレイ１００は、カウンタの第１の値を、メモリセルのセットに対応する第１のアドレスと関連付けられた第２の値と比較し得、カウンタの第１の値は、第２のアドレスと関連付けられる。ブロック１００５の動作は、図１〜図５Ｃを参照しながら記述した方法に従って実施され得る。幾つかの例では、ブロック１００５の動作の側面は、図６及び図８を参照しながら記述したようなコンパレータによって実施され得る。幾つかの例では、方法は、読み出し動作のために、第１のアドレスと関連付けられたメモリセルを複数のメモリセルから選択することを含み得る。
【０１３２】
ブロック１０１０において、メモリアレイ１００は、該比較に基づいて、トランジスタの第１のセット又はトランジスタの第２のセットを使用して、メモリセルのセットに対応する論理状態のセットを読み出し得、ここで、トランジスタの第１のセット及びトランジスタの第２のセットは、センスコンポーネント及びメモリセルのセットと電子通信する。ブロック１０１０の動作は、図１〜図５Ｃを参照しながら記述した方法に従って実施され得る。幾つかの例では、ブロック１０１０の動作の側面は、図６及び図８を参照しながら記述したようなセンスコンポーネントマネージャによって実施され得る。幾つかの例では、方法は、該比較に少なくとも部分的に基づいて、複数のメモリセルの内のメモリセルにより蓄積された論理状態とは反対の論理状態を読み出したと判定することを含み得、メモリセルにより蓄積された反対の論理状態は、トランジスタの第２のセットを使用して読み出され得る。
【０１３３】
幾つかの場合、方法は、第２の複数のメモリセルに対応する第２の複数の論理状態を反転することと、第２の複数のメモリセルのアドレスに少なくとも部分的に基づいて、カウンタの第１の値を更新することとを含み得る。幾つかの例では、カウンタの第１の値は、第１のアドレスと関連付けられた第２の値以上であると判定され得、該判定に少なくとも部分的に基づいて、トランジスタの第２のセットを使用して該複数の論理状態が読み出され得る。幾つかの例では、カウンタの第１の値は、第１のアドレスと関連付けられた第２の値以上であると判定され、該判定に少なくとも部分的に基づいて、トランジスタの第２のセットを使用して第２の複数の論理状態がメモリセルに書き込まれる。
【０１３４】
したがって、方法９００及び方法１０００は、アレイ中のデータビットの反転のために提供され得る。方法９００及び方法１０００は可能的実装を記述し、該動作及びステップは、その他の実装が可能であるように組み替えられ得、さもなければ修正され得ることに留意すべきである。幾つかの例では、方法９００及び方法１０００の内の２つ以上からの機構は組み合わせられ得る。
【０１３５】
本明細書の説明は、例示を提供し、請求項に記載される範囲、適用性、又は例を制限しない。開示の範囲から逸脱することなく、論じられた要素の機能及び配置の変更がなされ得る。様々な例では、様々な手続又はコンポーネントを適宜省略し得、代替し得、又は追加し得る。また、幾つかの例に関して記述された機構は、その他の例において組み合わせられ得る。
【０１３６】
添付の図面に関連して本明細書に記載される説明は、例示的構成を記述し、実装され得る又は請求項の範囲内にある全ての例を表さない。本明細書で使用されるように、用語 “例”、“模範的”、及び“実施形態”は、“好適”又は“その他の例よりも有利”ではなく“一例、実例、又は説明として役立つこと”を意味する。詳細な説明は、記述される技術の理解を提供する目的のための具体的詳細を含む。これらの技術は、しかしながら、これらの具体的詳細なしに実施され得る。幾つかの実例では、記述される例の内容を不明確にすることを避けるために、周知の構造体及びデバイスはブロック図の形式で示される。
【０１３７】
添付の図において、同様のコンポーネント又は機構は、同様の参照ラベルを有し得る。更に、同じ種類の様々なコンポーネントは、同様のコンポーネントの中で区別するダッシュ及び第２のラベルを参照ラベルに続けることによって区別され得る。第１の参照ラベルが明細書に使用される場合、説明は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する同様のコンポーネントの任意の１つに適用できる。
【０１３８】
本明細書に記述される情報及び信号は、様々な異なる科学技術及び技術の何れかを使用して表され得る。例えば、上述の説明全体通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。幾つかの図面は、複数の信号を単一の信号として説明し得るが、バスが様々なビット幅を有し得る場合に、信号は複数の信号のバスを表し得ることを当該技術分野の技術者は理解するであろう。
【０１３９】
本明細書で用いられるように、用語“事実上のグランド（virtual ground）”は、約ゼロボルト（０Ｖ）の電圧に保持されるがグランドと直接接続されない電気回路のノードを指す。したがって、事実上のグランドの電圧は、一時的に変動し得、定常状態で約０Ｖに戻り得る。事実上のグランドは、オペアンプ及び抵抗を含む電圧分圧器等の様々な電子回路素子を使用して実装され得る。その他の実装も可能である。“事実上グランドする（virtual grounding）”又は“事実上グランドされる（virtually grounded）”は約０Ｖに接続されることを意味する。
【０１４０】
用語“電子通信”は、コンポーネント間の電子流動を支持するコンポーネント間の関係を指す。これは、コンポーネント間の直接接続を含み得、又は介在コンポーネントを含み得る。電子通信するコンポーネントは、（例えば、通電された回路中の）電子又は信号を能動的に交換し得、又は（例えば、非通電の回路中の）の電子又は信号を能動的に交換しないことがあるが、回路が通電されると電子又は信号を交換するように構成され得又は動作可能であり得る。例として、スイッチ（例えば、トランジスタ）を介して物理的に接続された２つのコンポーネントは、スイッチの状態（すなわち、開放又は閉鎖）に関わらず電子通信する。
【０１４１】
用語“絶縁”は、コンポーネント間を電子が現在流れることができないコンポーネント間の関係を指し、コンポーネントは、それらの間に開放スイッチがある場合に相互に絶縁される。例えば、スイッチにより物理的に接続された２つのコンポーネントは、スイッチが開放された場合に相互に絶縁され得る。
【０１４２】
メモリアレイ１００を含む本明細書で論じられるデバイスは、シリコン、ゲルマニウム、シリコンゲルマニウム合金、ヒ化ガリウム、窒化ガリウム等の半導体基板上に形成され得る。幾つかの場合、該基板は半導体ウエハである。その他の場合、該基板は、シリコンオングラス（ＳＯＧ）若しくはシリコンオンサファイア（ＳＯＰ）等のシリコンオンインシュレータ（ＳＯＩ）基板、又は別の基板上の半導体材料のエピタキシャル層であり得る。基板又は基板のサブ領域の導電性は、リン、ホウ素、又はヒ素を含むがそれらに限定されない様々な化学種を用いたドーピングを通じて制御され得る。ドーピングは、イオン注入により、又は任意のその他のドーピング手段により、基板の初期の形成又は成長中に実行され得る。
【０１４３】
本明細書で論じられる１つ以上のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し得、ソース、ドレイン、及びゲートを含む３端子デバイスを含み得る。端子は、導電性材料、例えば金属を通じて他の電子素子に接続され得る。ソース及びドレインは、導電性であり得、高濃度にドープされた、例えば縮退した、半導体領域を含み得る。ソース及びドレインは、低濃度にドープされた半導体領域又はチャネルによって分離され得る。チャネルがｎ型（すなわち、主たるキャリアが電子）である場合、該ＦＥＴはｎ型ＦＥＴと称され得る。チャネルがｐ型（すなわち、主たるキャリアがホール）である場合、該ＦＥＴはｐ型ＦＥＴと称され得る。チャネルは、絶縁ゲート酸化物によって覆われ得る。チャネルの導電性は、ゲートに電圧を印加することによって制御され得る。例えば、正の電圧又は負の電圧をｎ型ＦＥＴ又はｐ型ＦＥＴに夫々印加することは、チャネルが導電性になる結果をもたらし得る。トランジスタの閾値電圧以上の電圧がトランジスタのゲートに印加された場合、トランジスタは“オン”又は“活性化”にされ得る。トランジスタの閾値電圧未満の電圧がトランジスタのゲートに印加された場合、トランジスタは“オフ”又は“不活性化”にされ得る。
【０１４４】
本明細書の開示と関連して記述される様々な説明ブロック、コンポーネント、及びモジュールは、本明細書に記述される機能を実行するように設計された汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡ若しくはその他のプログラム可能論理デバイス、分離したゲート若しくはトランジスタ論理、分離したハードウェアコンポーネント、又はそれらの任意の組み合わせで実装又は実施され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代わりに、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシーンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ（例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと併せた１つ以上のマイクロプロセッサ、又は任意のその他のそうした構成）として実装され得る。
【０１４５】
本明細書に記述される機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。プロセッサにより実行されるソフトウェアに実装される場合、機能は、コンピュータ可読媒体上の１つ以上の命令又はコードとして蓄積され得又は送信され得る。その他の例及び実装は、本開示及び添付の請求項の範囲内である。例えば、ソフトウェアの性質に起因して、上述の機能は、プロセッサにより実行されるソフトウェア、ハードウェア、ファームウェア、配線、又はこれらの任意の組み合わせを使用して実装できる。機能を実装する機構はまた、機能の（複数の）部分が異なる物理的位置に実装されるように分散されることを含む、様々な位置に物理的に配置され得る。また、請求項を含む本明細書で使用されるように、項目のリスト（例えば、“少なくとも１つの”又は“の内の１つ以上”等の句により前置きされる項目のリスト）に使用されるような“又は”は、例えば、Ａ、Ｂ、又はＣの内の少なくとも１つのリストがＡ又はＢ又はＣ又はＡＢ又はＡＣ又はＢＣ又はＡＢＣ（すなわちＡ及びＢ及びＣ）を意味するように包含的リストを示す。
【０１４６】
コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む非一時的コンピュータ記憶媒体及び通信媒体の両方を含む。非一時的記憶媒体は、汎用又は専用のコンピュータによりアクセスできる任意の利用可能な媒体であり得る。例として、非限定的に、非一時的コンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的消去可能プログラム可能リードオンリーメモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭ若しくはその他の光ディスクストレージ、磁気ディスクストレージ若しくはその他の磁気ストレージデバイス、又は所望のプログラムコード手段を命令若しくはデータ構造の形式で搬送若しくは蓄積するのに使用でき、且つ汎用若しくは専用コンピュータ又は汎用若しくは専用プロセッサによりアクセスできる任意のその他の非一時的媒体を含み得る。
【０１４７】
また、任意の接続は、コンピュータ可読媒体として適切に称される。例えば、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術を使用してウェブサイト、サーバ、又はその他の遠隔ソースからソフトウェアが送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術は媒体の定義に含まれる。本明細書で使用されるように、磁気ディスク（disk）及び光学ディスク（disc）は、ＣＤ、レーザディスク、光ディスク、デジタル多目的ディスク（ＤＶＤ）、フロッピーディスク、ブルーレイディスクを含み、ここで、光学ディスクがレーザでデータを光学的に再生する一方で、磁気ディスクはデータを磁気的に通常再生する。上記されたものの組み合わせもコンピュータ可読媒体の範囲に含まれる。
【０１４８】
本明細書の説明は、当業者が開示を製作又は使用できるように提供される。開示への様々な変更が当業者に容易に分かるであろうし、本明細書で定義される包括的な原理は開示の範囲を逸脱することなくその他の変形に適用し得る。したがって、開示は、本明細書に記述された例示及び設計に制限されるべきではなく、本明細書に開示された原理及び新規の機構と一致する最も広い範囲に一致すべきである。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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