(57)【要約】【課題】複雑な作製工程を必要とせず、消費電力を抑えることができる記憶装置、当該記憶装置を用いた信号処理回路を提供する。【解決手段】インバータまたはクロックドインバータなどの、入力された信号の位相を反転させて出力する位相反転素子を用いた記憶素子内に、データを保持するための容量素子と、当該容量素子における電荷の蓄積および放出を制御するスイッチング素子とを設ける。上記スイッチング素子には、アモルファスシリコン、ポリシリコン、微結晶シリコン、あるいは酸化物半導体等の化合物半導体をチャネル形成領域に含み、そのチャネル長が最小加工線幅の１０倍以上あるいは、１μｍ以上であるトランジスタを用いる。上記記憶素子を、信号処理回路が有する、レジスタやキャッシュメモリなどの記憶装置に用いる。【選択図】図７
2020074377.tif 000002
【特許請求の範囲】
【請求項１】
入力端子と、
第１のトランジスタと、
容量素子と、
第１の論理素子と、
第２の論理素子と、
出力端子と、を有し、
前記第１の論理素子と前記第２の論理素子はそれぞれ、入力された信号の論理値を反転させる機能を有し、
前記第１のトランジスタは、前記第１の論理素子及び前記第２の論理素子の上方に重ねて配置され、
前記入力端子は、前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記容量素子の電極の一方と電気的に接続され、
前記入力端子は、前記第１の論理素子の入力端子と電気的に接続され、
前記第１の論理素子の出力端子は、前記出力端子と電気的に接続され、
前記第１の論理素子の出力端子は、前記第２の論理素子の入力端子と電気的に接続され、
前記第２の論理素子の出力端子は、前記第１の論理素子の入力端子と電気的に接続され、
前記第１のトランジスタのチャネル形成領域は、酸化物半導体層を有する半導体装置。
【請求項２】
入力端子と、
第１のトランジスタと、
容量素子と、
第１の論理素子と、
第２の論理素子と、
出力端子と、を有し、
前記第１の論理素子と前記第２の論理素子はそれぞれ、入力された信号の論理値を反転させる機能を有し、
前記第１のトランジスタは、前記第１の論理素子又は前記第２の論理素子の上方に重ねて配置され、
前記入力端子は、前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記容量素子の電極の一方と電気的に接続され、
前記入力端子は、前記第１の論理素子の入力端子と電気的に接続され、
前記第１の論理素子の出力端子は、前記出力端子と電気的に接続され、
前記第１の論理素子の出力端子は、前記第２の論理素子の入力端子と電気的に接続され、
前記第２の論理素子の出力端子は、前記第１の論理素子の入力端子と電気的に接続され、
前記第１のトランジスタのチャネル形成領域は、酸化物半導体層を有する半導体装置。
【請求項３】
請求項１または請求項２において、
前記酸化物半導体層は、前記酸化物半導体層の上方からみて、折れ曲がった形状を有する半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記第１のトランジスタのチャネル長は、前記第１のトランジスタのチャネル幅の１０倍以上である半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置を用いた記憶素子および信号処理回路に関する。
【背景技術】
【０００２】
従来、アモルファスシリコンやポリシリコン、微結晶シリコン等を用いたトランジスタは
液晶ディスプレイ等の表示装置に使用されてきたが、これを半導体集積回路に利用する技
術が提案されている（例えば、特許文献１参照）。
【０００３】
また、近年、ポリシリコンや微結晶シリコンによって得られるものと同程度の高い移動度
と、アモルファスシリコンによって得られるものと同程度の均一な素子特性とを兼ね備え
た新たな半導体材料として、酸化物半導体と呼ばれる、半導体特性を示す金属酸化物に注
目が集まっている。
【０００４】
金属酸化物は様々な用途に用いられており、例えば、よく知られた金属酸化物である酸化
インジウムは、液晶表示装置などで透明電極材料として用いられている。半導体特性を示
す金属酸化物としては、他にも、酸化タングステン、酸化錫、酸化亜鉛などがあり、この
ような半導体特性を示す金属酸化物をチャネル形成領域に用いるトランジスタが、既に知
られている（特許文献２乃至特許文献４参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第７７７２０５３号明細書
【特許文献２】米国特許出願公開第２００７／００７２４３９号明細書
【特許文献３】米国特許出願公開第２０１１／０１９３０７８号明細書
【特許文献４】米国特許出願公開第２０１１／０１７６３５７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉ
ｔ）などの信号処理回路は、その用途によって多種多様な構成を有しているが、一般的に
、データやプログラムを記憶するためのメインメモリの他に、レジスタ、キャッシュメモ
リなど、各種の半導体記憶装置（以下、単に記憶装置とする）が設けられている。
【０００７】
レジスタは、演算処理やプログラムの実行状態の保持などのために一時的にデータを保持
する役割を担っている。また、キャッシュメモリは、演算装置とメインメモリの間に介在
し、低速なメインメモリへのアクセスを減らして演算処理を高速化させることを目的とし
て、ＣＰＵに設けられている。
【０００８】
レジスタやキャッシュメモリなどの記憶装置は、メインメモリよりも高速でデータの書き
込みをおこなう必要がある。よって、通常は、レジスタとしてフリップフロップ回路が、
キャッシュメモリとしてＳＲＡＭなどが用いられる。
【０００９】
図２（Ａ）に、レジスタを構成する記憶素子の一つを例示する。図２（Ａ）に示す記憶素
子２００は、インバータ２０１、インバータ２０２、スイッチング素子２０３、スイッチ
ング素子２０４を有する。そして、インバータ２０１の入力端子への信号ＩＮの入力は、
スイッチング素子２０３により制御されている。インバータ２０１の出力端子の電位は、
信号ＯＵＴとして、後段の回路に与えられる。また、インバータ２０１の出力端子はイン
バータ２０２の入力端子にも接続されており、インバータ２０２の出力端子は、スイッチ
ング素子２０４を介してインバータ２０１の入力端子に接続されている。
【００１０】
スイッチング素子２０３を介して入力された信号ＩＮの電位は、スイッチング素子２０３
がオフ、スイッチング素子２０４がオンになることで、記憶素子２００内で保持される。
【００１１】
図２（Ａ）に示した記憶素子２００の、より具体的な回路構成を、図２（Ｂ）に示す。図
２（Ｂ）に示す記憶素子２００は、インバータ２０１、インバータ２０２、スイッチング
素子２０３、スイッチング素子２０４を有しており、これら回路素子の接続構成は図２（
Ａ）と同じである。
【００１２】
インバータ２０１は、ゲート電極が互いに接続されたｐチャネル型トランジスタ２０７と
、ｎチャネル型トランジスタ２０８とを有している。そして、ハイレベルの電源電位ＶＤ
Ｄが与えられているノードと、ローレベルの電源電位ＶＳＳが与えられているノード間に
おいて、ｐチャネル型トランジスタ２０７と、ｎチャネル型トランジスタ２０８とは、直
列に接続されている。
【００１３】
また、同様に、インバータ２０２は、ゲート電極が互いに接続されたｐチャネル型トラン
ジスタ２０９と、ｎチャネル型トランジスタ２１０とを有している。そして、ハイレベル
の電源電位ＶＤＤが与えられているノードと、ローレベルの電源電位ＶＳＳが与えられて
いるノード間において、ｐチャネル型トランジスタ２０９と、ｎチャネル型トランジスタ
２１０とは、直列に接続されている。
【００１４】
図２（Ｂ）に示すインバータ２０１は、ｐチャネル型トランジスタ２０７のゲート電極と
、ｎチャネル型トランジスタ２０８のゲート電極に与えられる電位によって、一方がオフ
、他方がオンとなるように動作する。よって、電源電位ＶＤＤが与えられているノードと
、電源電位ＶＳＳが与えられているノードとの間の電流は、理想的には０になるはずであ
る。
【００１５】
しかし、実際には、オフのはずのトランジスタに僅かなオフ電流が流れているため、上記
ノード間の電流は、完全に０にはならない。インバータ２０２についても同様の現象が生
じるため、記憶素子２００には、データを保持しているだけの状態でも、消費電力が発生
する。
【００１６】
例えば、トランジスタのサイズにもよるが、バルクのシリコンを用いて作製されたインバ
ータの場合、室温、電源電圧が１Ｖの状態にて、０．１ｐＡ程度のオフ電流が生じる。図
２（Ａ）および図２（Ｂ）に示す記憶素子には、インバータ２０１とインバータ２０２の
、２つのインバータが設けられているので、０．２ｐＡ程度のオフ電流が生じる。そして
、記憶素子数が約１０７個程度であるＣＰＵの場合、オフ電流はレジスタ全体で２μＡ程
度となる。
【００１７】
さらに、微細化の進展と共に、ゲート絶縁物も薄膜化しているため、ゲート絶縁物を介し
てゲートとチャネル間に流れるリーク電流（ゲートリーク電流）も無視できない大きさと
なっている。
【００１８】
加えて、近年では、電源電圧の低下による速度の低下を補うために、トランジスタのしき
い値を低下させることがおこなわれているが、その結果、オフ電流は１つのインバータあ
たりさらに３桁程度増加することもある。
【００１９】
これらの結果、レジスタの消費電力は回路線幅の縮小化に反して増大している。そして、
電力の消費による発熱がＩＣチップの温度の上昇を招き、さらに消費電力が増加するとい
う悪循環に陥りつつある。
【００２０】
ＳＲＡＭも上記レジスタと同様に、インバータを用いた構成を有しており、トランジスタ
のオフ電流により電力が消費される。よって、ＳＲＡＭを用いたキャッシュメモリも上記
の記憶素子（レジスタ）の場合と同様に、データの書き込みがおこなわれていない状態で
も、消費電力が嵩んでしまう。
【００２１】
そこで、消費電力を抑えるため、データの入出力がおこなわれない期間において、記憶装
置への電源電位の供給を一時的に停止するという一つの方法が提案されている。レジスタ
、キャッシュメモリには、電源電位の供給が途絶えるとデータを消失してしまう揮発性の
記憶装置が用いられているため、上記記憶装置の周辺に不揮発性の記憶装置を配置し、上
記データをその不揮発性の記憶装置へ一時的に移している。しかし、これらの不揮発性の
記憶装置は、主に磁気素子や強誘電体が用いられているため、作製工程が複雑である。
【００２２】
また、ＣＰＵにおいて長時間の電源停止をおこなう際には、電源停止の前に、記憶装置内
のデータをハードディスク、フラッシュメモリ等の外部記憶装置に移すことで、データの
消失を防ぐこともできる。しかし、それらの外部記憶装置からデータをレジスタ、キャッ
シュメモリ、メインメモリに戻すのには時間を要する。よって、ハードディスク、フラッ
シュメモリ等の外部記憶装置によるデータのバックアップは、消費電力の低減を目的とし
た短時間（例えば、１００μ秒乃至１分）の電源停止には適さない。
【００２３】
上述の課題に鑑み、本発明は、複雑な作製工程を必要とせず、消費電力を抑えることがで
きる信号処理回路、当該信号処理回路の駆動方法の提供を目的の一つとする。特に、短時
間の電源停止により消費電力を抑えることができる信号処理回路、当該信号処理回路の駆
動方法の提供を目的の一つとする。
【課題を解決するための手段】
【００２４】
インバータまたはクロックドインバータなどの、入力された信号の位相を反転させて出力
する論理素子（以下、位相反転素子と呼ぶ）を用いた記憶素子内に、データを保持するた
めの容量素子と、当該容量素子における電荷の蓄積および放出を制御する容量用スイッチ
ング素子とを設ける。
【００２５】
そして、上記容量用スイッチング素子には、膜状で概略１つの平面に形成された、アモル
ファスシリコン、ポリシリコン、微結晶シリコン、あるいは酸化物半導体等の化合物半導
体（好ましくはワイドバンドギャップ化合物半導体）をチャネル形成領域に含み、チャネ
ル長が最小加工線幅の１０倍以上、好ましくは２０倍以上、より好ましくは５０倍以上、
あるいは１μｍ以上であるトランジスタを用いる。このとき、トランジスタのチャネル長
はチャネル幅の１０倍以上、好ましくは２０倍以上、より好ましくは５０倍以上でもよい
。そして、上記記憶素子を、信号処理回路が有する、レジスタ、キャッシュメモリ、メイ
ンメモリなどの記憶装置に用いる。
【００２６】
なお、本明細書ではワイドバンドギャップ化合物半導体とは、２電子ボルト以上のバンド
ギャップを有する化合物半導体のことである。酸化物半導体以外のワイドバンドギャップ
化合物半導体としては、硫化亜鉛等の硫化物や、窒化ガリウム等の窒化物が挙げられる。
いずれにしても高純度化することで、ドナーやアクセプタの濃度を極めて低くすることが
好ましい。
【００２７】
容量用スイッチング素子は、位相反転素子の上方に重ねて形成されることが好ましく、容
量用スイッチング素子に用いられる半導体層は、半導体層の上方から見て、曲がりくねっ
た形状あるいは少なくとも１つの凹部を有する形状の領域を有し、（１つまたは複数の）
位相反転素子上の領域の限られた面積に形成することで、上記のチャネル長を実現できる
。
【００２８】
なお、１つの容量用スイッチング素子は、複数の位相反転素子の上に重なるように形成さ
れてもよく、１つの位相反転素子の上に、複数の容量用スイッチング素子が重なるように
形成されてもよい。
【００２９】
上記のレジスタあるいはＳＲＡＭ等の回路は２つの位相反転素子（インバータ等）が組み
合わされた回路（フリップフロップ回路等）を有するが、その回路の占有する面積は５０
Ｆ２（Ｆは最小加工線幅）以上であり、通常は１００Ｆ２乃至１５０Ｆ２である。例えば
、２つのインバータが組み合わされた回路の占有する面積を５０Ｆ２とし、その半分の面
積（２５Ｆ２）に容量用スイッチング素子を設ける場合、チャネル幅をＦとすると、チャ
ネル長は２５Ｆとできる。
【００３０】
また、容量素子も位相反転素子の上方に重ねて形成されることが好ましく、容量用スイッ
チング素子と同じ層に形成されてもよいし、異なる層に形成されてもよい。同じ層に形成
すると容量用スイッチング素子のための領域と容量素子のための領域を設ける必要がある
が、作製工程を簡略化できる。一方、異なる層に設けると、作製工程は余分に必要である
が、集積度を上げることや、容量素子のために使用される面積を大きくでき、容量素子の
誘電体を容量用スイッチング素子のゲート絶縁物と異なるものとすることにより、より容
量を高めることも可能である。
【００３１】
スイッチング素子のオン抵抗と容量素子の容量は、必要とするスイッチング動作の速さに
応じて決定すればよい。電源の停止と回復という目的であればスイッチングに要する時間
は、１００μ秒以下であれば十分である。用途によっては、１００ミリ秒以上でもよい。
また、スイッチング素子のオフ抵抗と容量素子の容量は、必要とするスイッチング動作の
間隔に応じて決定すればよい。
【００３２】
さらに、信号処理回路は、上記記憶装置に加え、記憶装置とデータのやり取りをおこなう
演算回路などの各種論理回路を有する。そして、記憶装置へ電源電圧の供給を停止すると
共に、当該記憶装置とデータのやり取りをおこなう演算回路への、電源電圧の供給を停止
するようにしてもよい。
【００３３】
また、具体的に、記憶素子は、２つの位相反転素子と、容量素子と、当該容量素子におけ
る電荷の蓄積および放出を制御する容量用スイッチング素子とを少なくとも有する。記憶
素子に入力されたデータを含む信号は、第１の位相反転素子の入力端子に与えられる。第
１の位相反転素子の出力端子は、第２の位相反転素子の入力端子に接続されている。第２
の位相反転素子の出力端子は、第１の位相反転素子の入力端子に接続されている。第１の
位相反転素子の出力端子または第２の位相反転素子の入力端子の電位が、信号として後段
の記憶素子、或いは他の回路に出力される。
【００３４】
上記位相反転素子は、ゲート電極が互いに接続された少なくとも１つのｐチャネル型トラ
ンジスタと、少なくとも１つのｎチャネル型トランジスタとが、第１のノードと、第２の
ノードの間において、直列に接続された構成を有する。
【００３５】
そして、容量素子は、記憶素子に入力された信号のデータを必要に応じて記憶できるよう
に、上記容量用スイッチング素子を介して、上記信号の電位が与えられるノードに接続さ
れている。
【００３６】
第１のノードと、第２のノードの間に電源電圧が与えられている状態において、第１の位
相反転素子の入力端子にデータを含む信号が入力されると、第１の位相反転素子および第
２の位相反転素子によって、そのデータが保持される。第１のノードと第２のノード間へ
の電源電圧の印加を停止する場合、電源電圧の印加を停止する前に、上記容量用スイッチ
ング素子をオンにして、信号のデータを容量素子に記憶させる。上記構成により、位相反
転素子への電源電圧の印加を停止しても、記憶素子にデータを保持させることが可能であ
る。
【００３７】
そして、上記容量用スイッチング素子に用いられるトランジスタのチャネル形成領域は、
アモルファスシリコン、ポリシリコン、微結晶シリコン、あるいは化合物半導体、例えば
、高純度化された酸化物半導体を含んでおり、かつ、チャネル長が十分に長いため、オフ
電流が低いという特性を有している。
【００３８】
一方、位相反転素子に用いられるトランジスタには、非晶質、微結晶、多結晶、または単
結晶の、シリコン、ガリウム砒素、ガリウム燐、またはゲルマニウムなどの半導体を用い
ることができる。また、上記トランジスタは、薄膜の半導体を用いて作製されてもよいし
、バルクの半導体（半導体ウェハ）を用いて作製されてもよい。
【００３９】
酸化物半導体は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物半導体や、三
元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導
体、Ｉｎ−Ａｌ−Ｚｎ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ系酸化物半導体、Ａｌ−Ｇａ−
Ｚｎ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ系酸化物半導体や、二元系金属酸化物であるＩｎ
−Ｚｎ系酸化物半導体、Ｓｎ−Ｚｎ系酸化物半導体、Ａｌ−Ｚｎ系酸化物半導体、Ｚｎ−
Ｍｇ系酸化物半導体、Ｓｎ−Ｍｇ系酸化物半導体、Ｉｎ−Ｍｇ系酸化物半導体、Ｉｎ−Ｇ
ａ系酸化物半導体や、Ｉｎ系酸化物半導体、Ｓｎ系酸化物半導体、Ｚｎ系酸化物半導体な
どを用いることができる。
【００４０】
なお、本明細書においては、例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物半導体とは、イン
ジウム（Ｉｎ）、錫（Ｓｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する金属酸化物、と
いう意味であり、その化学量論的組成比は特に問わない。また、上記酸化物半導体は、シ
リコンや硫黄、窒素等を含んでいてもよい。
【００４１】
或いは、酸化物半導体は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記できるものを
用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一又は複
数の金属元素を示す。
【００４２】
酸化物半導体は比較的高い移動度（１ｃｍ２／Ｖｓ以上、好ましくは１０ｃｍ２／Ｖｓ以
上）の半導体特性を示す金属酸化物である。そして、電子供与体（ドナー）となる水分ま
たは水素などの不純物が低減されて高純度化された酸化物半導体は、Ｉ型（真性半導体、
本明細書では、キャリヤ濃度が１×１０１２／ｃｍ３以下の半導体をＩ型という）又はＩ
型に限りなく近い（実質的にＩ型）半導体である。
【００４３】
具体的には、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ
Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定した酸化物半導体に含まれる水素濃度の値が、
５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下、より好ましくは５×
１０１７／ｃｍ３以下、さらに好ましくは１×１０１６／ｃｍ３以下となるように、酸化
物半導体に含まれる水分または水素などの不純物を除去する。
【００４４】
上記構成により、ホール効果測定により測定できる酸化物半導体のキャリヤ密度を、１×
１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは測定限
界以下の１×１０１１／ｃｍ３未満とすることができる。即ち、酸化物半導体膜キャリヤ
密度を、限りなくゼロに近づけることができる。
【００４５】
また、用いる酸化物半導体のバンドギャップは２電子ボルト以上４電子ボルト以下、好ま
しくは２．５電子ボルト以上４電子ボルト以下、より好ましくは３電子ボルト以上４電子
ボルト以下とする。このようにバンドギャップが広く、水分または水素などの不純物濃度
が十分に低減されて高純度化された酸化物半導体膜を用いることにより、トランジスタの
オフ電流を下げることができる。
【００４６】
ここで、酸化物半導体膜中および導電膜中の、水素濃度の分析について触れておく。酸化
物半導体膜中および導電膜中の水素濃度測定は、ＳＩＭＳでおこなう。ＳＩＭＳは、その
原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが
困難であることが知られている。
【００４７】
そこで、膜中における水素濃度の厚さ方向の分布をＳＩＭＳで分析する場合、対象となる
膜が存在する範囲において、値に極端な変動が無く、ほぼ一定の値が得られる領域におけ
る平均値を、水素濃度として採用する。
【００４８】
また、測定の対象となる膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて
、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する
領域における、水素濃度の極大値または極小値を、当該膜中の水素濃度として採用する。
さらに、当該膜の存在する領域において、極大値を示す山型のピーク、極小値を示す谷型
のピークが存在しない場合、変曲点の値を水素濃度として採用する。
【００４９】
なお、スパッタ等で成膜された酸化物半導体膜中には、不純物である水分または水素が多
量に含まれていることが判明している。水分または水素はドナー準位を形成しやすいため
、酸化物半導体にとっては不純物である。
【００５０】
そこで、本発明の一態様では、酸化物半導体膜中の水分または水素などの不純物を低減す
るために、酸化物半導体膜に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲
気下、酸素ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー
分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃
）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）雰囲気下で加
熱処理をおこなう。
【００５１】
上記加熱処理は、３００℃以上８５０℃以下、好ましくは５５０℃以上７５０℃以下の温
度範囲でおこなうのが望ましい。なお、この加熱処理は、用いる基板の耐熱温度を超えな
いものとする。水分または水素の加熱処理による脱離の効果については、ＴＤＳ（Ｔｈｅ
ｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｍｅｔｒｙ；昇温脱離ガス分析法）に
より確認済みである。
【００５２】
加熱処理は、炉での熱処理またはラピッドサーマルアニール法（ＲＴＡ法）を用いる。Ｒ
ＴＡ法は、ランプ光源を用いる方法と、加熱されたガス中に基板を移動させて短時間の熱
処理をおこなう方法がある。ＲＴＡ法を用いると熱処理に要する時間を０．１時間よりも
短くすることもできる。
【００５３】
具体的に、上述した加熱処理により高純度化された酸化物半導体膜を活性層として用いた
トランジスタは、非常に低いオフ電流（非常に高いオフ抵抗）を示す。具体的には、例え
ば、チャネル幅（Ｗ）が１×１０６μｍ（チャネル長（Ｌ）は１μｍ）の素子であっても
、ドレイン電圧（ソース電極とドレイン電極間の電圧）が１Ｖのときのオフ電流（ゲート
電極とソース電極間の電圧を０Ｖ以下としたときのドレイン電流）を、半導体パラメータ
アナライザの測定限界以下、すなわち１×１０−１３Ａ以下とすることができる。
【００５４】
この場合、オフ電流密度（チャネル幅１μｍあたりのオフ電流）は、１００ｚＡ／μｍ以
下である。上述のような長チャネルかつ狭チャネルのトランジスタであれば、オフ電流は
１ｚＡ以下となる。したがって、高純度化された酸化物半導体膜を活性層として用いたト
ランジスタは、オフ電流が結晶性を有するシリコンを用いたトランジスタに比べて著しく
低い。
【００５５】
上記構成を有するトランジスタを、容量素子に蓄積された電荷の放出を制御するための容
量用スイッチング素子として用いることで、容量素子からの電荷のリークを防ぐことがで
きるため、電源電圧の印加がない場合でも、データを消失させずに保持することが可能と
なる。
【００５６】
そして、容量素子においてデータを保持している期間は、位相反転素子への電源電圧の供
給をおこなわなくてもよいので、位相反転素子に用いられているトランジスタのオフ電流
に起因する無駄な消費電力を削減することができ、記憶装置、ひいては記憶装置を用いた
信号処理回路全体の、消費電力を低く抑えることが可能となる。
【００５７】
なお、容量用スイッチング素子のオフ電流は、容量素子の容量と、データを保持する時間
とによって決定される。例えば、高純度化された酸化物半導体を用いたトランジスタを容
量用スイッチング素子とする場合には、上述のようにドレイン電圧１Ｖでオフ電流は１ｚ
Ａ以下とできる。例えば、容量素子の容量を１ｆＦとすれば、データは１日以上保持でき
る。
【００５８】
一方、データの保持時間としてそれほど長時間が必要とされない場合もある。例えば、デ
ータを１秒だけ保持すればよいという場合であれば、容量素子の容量を１ｆＦとすれば、
オフ電流は０．１ｆＡ以下であればよい。
【００５９】
例えば、アモルファスシリコン、ポリシリコン、微結晶シリコン等では、高純度化された
酸化物半導体のように１ｚＡ以下の低いオフ電流は実現できないが、長チャネルかつ狭チ
ャネルとすることや、特許文献１に記載されているように、半導体層を薄くすることによ
りオフ電流を０．１ｆＡ以下とできる。
【００６０】
なお、オフ電流は、半導体の移動度に比例するので、移動度が低いほどオフ電流が低くな
る。したがって、ポリシリコンよりもアモルファスシリコンのほうがオフ電流は低くなる
。一方、移動度が低い半導体を用いたトランジスタはスイッチング特性が劣るが、このこ
とは本発明の一態様ではほとんど問題とならない。このことについては後述する。
【発明の効果】
【００６１】
上記構成を有する記憶素子を、信号処理回路が有するレジスタやキャッシュメモリなどの
記憶装置に用いることで、電源停止による記憶装置内のデータの消失を防ぐことができる
。よって、信号処理回路全体、もしくは信号処理回路を構成する一または複数の論理回路
において、短い時間でも電源停止をおこなうことができるため、消費電力を抑えることが
できる信号処理回路、消費電力を抑えることができる当該信号処理回路の駆動方法を提供
することができる。
【００６２】
なお、容量用スイッチング素子のチャネル長を上記のものとすることが求められる理由は
ひとつには、よりオフ電流を低減させることであるが、その他に短チャネル効果を防ぐた
めでもある。例えば、上記のように、酸化物半導体を用いたトランジスタでは極めて小さ
なオフ電流が観察される。このような特性は酸化物半導体がシリコンの約３倍程度の大き
なバンドギャップを有しているためである。
【００６３】
バンドギャップが大きいということは、熱励起キャリヤが少ないことを意味する。例えば
、室温において、シリコンでは、バンドギャップが１．１電子ボルトであるので、熱励起
キャリヤは１×１０１１／ｃｍ３程度であるが、バンドギャップが３．２電子ボルトの半
導体では、熱励起キャリヤは１×１０−７／ｃｍ３程度と計算される。
【００６４】
シリコンの場合、全く、不純物を含まないものを作っても、熱励起によるキャリヤが上記
のように存在するため、室温での抵抗率は、１×１０５Ωｃｍ以上にできないが、バンド
ギャップが３．２電子ボルトの半導体では、理論的には、１×１０３０Ωｃｍ以上の抵抗
率が得られる。
【００６５】
このような半導体でトランジスタを作製し、オフ状態（ゲート電極の電位がソース電極の
電位と同じ状態）における高い抵抗率を用いれば、電荷を半永久的に閉じこめることも可
能となる。しかしながら、この特性はチャネル長が十分に長い場合（５００ｎｍ以上）に
おいては観測されるが、チャネル長が１００ｎｍ以下となると、不十分なものとなる。以
下、その理由を説明する。
【００６６】
酸化物半導体を用いてスイッチング素子（トランジスタ等）を作製する場合、特に亜鉛も
しくはインジウムを有する酸化物半導体においては、これまで、Ｐ型の導電性を示すもの
はほとんど報告されていない。そのため、シリコンのトランジスタのようなＰＮ接合を用
いたものは報告されておらず、特許文献２にあるように、Ｎ型の酸化物半導体に導体電極
等を接触させた導体半導体接合（学術書では、一般に金属半導体接合、Ｍｅｔａｌ  Ｉｎ
ｓｕｌａｔｏｒ  Ｊｕｎｃｔｉｏｎと言われるが、本明細書では、文言の解釈をより正確
にするため、このように表現する）によって、ソース、ドレインを形成している。
【００６７】
導体半導体接合によって、ソース、ドレインを形成したトランジスタでは、用いる半導体
のキャリヤ濃度が大きいと、オフ状態でもソース電極とドレイン電極の間に電流（オフ電
流）が流れてしまう。そこで、半導体中のキャリヤ濃度を低減させて、Ｉ型とすることに
より、オフ電流を低減することができる。しかしながら、この方法だけでは、トランジス
タのチャネル長を１００ｎｍ以下に短くすると十分にオフ電流が低減できない。
【００６８】
一般に、導体半導体接合においては、導体の仕事関数と半導体の電子親和力（あるいはフ
ェルミ準位）の関係によって、オーミック接合になったり、ショットキーバリヤ型接合に
なったりする。例えば、電子親和力が４．３電子ボルトの半導体に、仕事関数３．９電子
ボルトの導体を接触させ、理想的な（界面に何らトラップ準位や化合物が形成されない状
態の）導体半導体接合を形成したとすると、導体から半導体へ電子が流入する。
【００６９】
その場合、導体と半導体の接合界面に近いほど半導体中の電子の濃度が高くなる。接合界
面から離れるにしたがって半導体中の電子濃度は低くなるものの、数μｍ離れた点でもＩ
型と言えないような高い電子濃度となる。すなわち、半導体自体がＩ型であっても、導体
との接触によって、キャリヤ濃度の高い領域ができてしまう。このようなキャリヤの多い
領域が導体半導体接合界面近傍にできることにより、導体半導体接合はオーミック接合と
なる。
【００７０】
一方、例えば、電子親和力が４．３電子ボルトの半導体に、仕事関数４．９電子ボルトの
導体を接触させ、理想的な導体半導体接合を形成したとすると、半導体に存在する電子が
導体へ移動する。電子がなくなった領域（空乏領域）では、当然のことながら、電子の濃
度は極めて低くなる。空乏領域の幅は、半導体の電子濃度に依存し、例えば、もともとの
半導体の電子濃度が１×１０１８／ｃｍ３であれば、数十ｎｍである。
【００７１】
そして、この部分の電子濃度が著しく低くなるため、バンド図においては、導体と半導体
との接合界面において、バリヤができる。このようなバリヤを有する導体半導体接合をシ
ョットキーバリヤ型接合という。電子は、半導体から導体へは流れやすいが、導体から半
導体へは、バリヤがあるため流れにくい。したがって、ショットキーバリヤ型接合では整
流作用が観測される。
【００７２】
上記のように半導体中に電子の濃度の高い領域ができたり空乏領域ができたりすることは
、導体が直接、半導体に接していなくても起こる。例えば、半導体と導体との間に絶縁膜
が存在する場合にも半導体の電子濃度は導体の影響を受ける。もちろん、その程度は、絶
縁膜の厚さや誘電率により影響される。絶縁膜が厚くなるか、誘電率が低くなれば、導体
の影響は小さくなる。
【００７３】
ソース電極と半導体あるいはドレイン電極と半導体との接合は、電流が流れやすいことが
好ましいので、特許文献２にあるようなトランジスタにおいては、オーミック接合となる
ように導体材料が選択される。例えば、チタンや窒化チタン等である。電極と半導体との
接合がオーミック接合であると、得られるトランジスタの特性が安定し、良品率が高くな
るというメリットもある。
【００７４】
また、ゲート電極の材料としては、半導体の電子を排除する作用を有する材料が選択され
る。例えば、タングステンや白金、窒化インジウム等の仕事関数の大きな材料である。こ
のような材料を用いて、チャネル長（典型的には、ソース電極とドレイン電極の間隔）Ｌ
と実効的なゲート絶縁物と半導体の厚さの和Ｔ（以下、典型的な厚さという）の比率Ｌ／
Ｔが１０以上であれば、ゲート電極とソース電極の電位を等しくしたときのオフ電流（以
下、ゼロ電流という）が１×１０−１６Ａ以下のトランジスタを作製できる。
【００７５】
ここで、典型的な厚さＴは、Ｔ＝（ゲート絶縁物の厚さ×半導体の誘電率／ゲート絶縁物
の誘電率）＋半導体の厚さ、で算出される。例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体の
誘電率は、酸化シリコンの約４倍であるので、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体の厚さを
５ｎｍ、酸化シリコンのゲート絶縁物の厚さを１５ｎｍとすると、Ｔ＝６５ｎｍであり、
Ｌ／Ｔ＝１０を満たすには、チャネル長Ｌは６５０ｎｍ以上であることが求められる。ゲ
ート絶縁物の厚さを５ｎｍとするとチャネル長Ｌは２５０ｎｍでよい。
【００７６】
すなわち、よりチャネルを長く、ゲート絶縁物を薄くすると、よりゼロ電流の低いトラン
ジスタが得られる。一方で、比率Ｌ／Ｔが低下し、特に比率Ｌ／Ｔが４以下となると、ゼ
ロ電流をシリコンを用いたトランジスタよりも低く保つことは不可能となる。
【００７７】
その原因を図３を用いて説明する。図３（Ａ）には導体半導体接合を有する典型的なトラ
ンジスタの構造を示す。すなわち、半導体層３０１の一方の面にソース電極３０２とドレ
イン電極３０３を有する。また、半導体層３０１の他方の面にはゲート絶縁物３０４とゲ
ート電極３０５を有する。
【００７８】
ソース電極３０２と半導体層３０１、およびドレイン電極３０３と半導体層３０１との接
合はオーミック接合となるように、導体が選択されており、結果として、半導体層３０１
に電子を注入しようとする作用が発生する。そこで、ゲート電極３０５には半導体の電子
親和力より仕事関数の大きな材料を用いることにより、ソース電極３０２やドレイン電極
３０３から流入する電子を排除するようにする。
【００７９】
それぞれの作用は、ソース電極３０２やドレイン電極３０３やゲート電極３０５からの距
離に依存すると考えられる。話を単純にするため、ソース電極３０２やドレイン電極３０
３が半導体層３０１に電子を注入しようとする力と、ゲート電極３０５が半導体層３０１
から電子を排除しようとする力を等しいものと考える。すなわち、半導体層３０１の中で
双方から同じだけ離れた場所では、それぞれの力が拮抗して、電子濃度は、もともとあっ
た値（Ｉ型の半導体であれば熱励起による電子濃度）と等しくなるとする。
【００８０】
また、ソース電極３０２やドレイン電極３０３がゲート電極３０５より近い場所では、前
者の作用が勝り、その地点では、電子濃度がより高くなる。逆に、前者より後者の方が近
い場所では、後者の作用が勝り、その地点では、電子濃度がより低くなる。
【００８１】
ここで、距離について注意しておく。この場合の距離とは、空間的な距離ではなく、電磁
気的な距離であるので、空間的な距離に誘電率をかけた値で比較する必要がある。
【００８２】
上記の前提に基づく、図３（Ａ）のトランジスタの半導体層３０１中の電子濃度の概念的
な等高線を図３（Ｂ）に示す。ここでは、話を簡単にするために、ゲート絶縁物３０４の
誘電率は半導体層３０１の誘電率と等しいものとする。また、ソース電極３０２、ドレイ
ン電極３０３とゲート電極３０５の電位は等しくしてある。
【００８３】
ソース電極３０２やドレイン電極３０３と半導体層３０１との界面付近には電子濃度の高
い領域３０１ａが存在する。そして、その次には、それよりも１桁程度電子濃度の低い領
域３０１ｂ、さらに、その外側には、さらに１桁程度電子濃度の低い領域３０１ｃが存在
し、さらに、その外側には、さらに１桁程度電子濃度の低い領域３０１ｄが存在し、その
、外側には、電子濃度がそれ以下の領域３０１ｅが存在する。
【００８４】
もし、ソース電極３０２とドレイン電極３０３の距離が典型的な厚さＴに比べて小さけれ
ば、図３（Ｂ）に示すように領域３０１ｄが半導体層３０１のゲート電極３０５との反対
側の面でつながることがある。これは、その領域まではゲート電極３０５の力が及ばず、
ソース電極３０２やドレイン電極３０３の力により電子が注入されたためである。
【００８５】
図３（Ｂ）においては、比率Ｌ／Ｔは２弱である。ソース電極３０２とドレイン電極３０
３の間の距離を１２０ｎｍとすれば、半導体層３０１の厚さは５０ｎｍであり、領域３０
１ａと領域３０１ｂとの間の等高線は、概ね、電子濃度が１×１０２０／ｃｍ３であり、
領域３０１ｄと領域３０１ｅとの間の等高線は、電子濃度が１×１０１７／ｃｍ３である
ことを示すと考えてよい。
【００８６】
図３（Ｂ）に示すように、半導体層（３０１）の３分の１以上は、電子濃度が１×１０１
７／ｃｍ３以上であるので、ソース電極３０２とドレイン電極３０３間の電位差を１Ｖと
した場合ゼロ電流は０．１μＡも流れる（ただし、チャネル長とチャネル幅を同じものと
する）。
【００８７】
つまり、ゼロ電流を小さくするには、このようなゲート電極の反対側の電子濃度が無視で
きない領域をなくすことが必要である。そのためには、ソース電極３０２とドレイン電極
３０３の間隔を、半導体層３０１の厚さやゲート絶縁物３０４の厚さに比較して、十分に
大きくし、半導体層３０１の下部にまで、ゲート電極３０５の影響が十分におよび、ソー
ス電極３０２とドレイン電極３０３の影響が及ばない領域（そのような領域は電子濃度が
極めて低く、抵抗率が非常に高くなる）を形成することが必要である。
【００８８】
ソース電極３０２とドレイン電極３０３の間隔を十分に長くしてもゼロ電流が十分に低く
なければ、ゲート電極３０５の電位をソース電極３０２の電位よりも低くすることにより
、半導体層３０１内の電子を排除し、半導体層３０１の抵抗率を高めることも求められる
。
【００８９】
上記の議論からも示唆されるように、トランジスタのゲート電圧（ＶＧ）とドレイン電流
（ＩＤ）の関係（ＩＤ−ＶＧ曲線）は、図３（Ｃ）に示すようなチャネル長依存性を示す
ことが計算から明らかとなる。図３（Ｃ）において、２つの曲線は、いずれも、チャネル
長とチャネル幅が等しいトランジスタのＩＤ−ＶＧ曲線である。なお、図３（Ｃ）に示す
曲線はトランジスタの特性の変動をわかりやすく説明するためのものである。
【００９０】
チャネル長とチャネル幅が等しい理想的なトランジスタではオン電流が、チャネル長によ
って変化することはないが、しきい値やサブスレシュホールド特性値は変化することがあ
る。このことは、通常のＭＯＳトランジスタでも短チャネル効果として知られている。導
体半導体接合を有するトランジスタでは、図３（Ｃ）のように、チャネル長によるしきい
値やサブスレシュホールド特性値（Ｓ値）が変化する。
【００９１】
図３（Ｃ）において、ｌｏｎｇ  ｃｈａｎｎｅｌと表記されたトランジスタのチャネル長
は、ｓｈｏｒｔ  ｃｈａｎｎｅｌと表記されたトランジスタのチャネル長の２０倍程度の
ものである。このように、チャネル長が短くなるにしたがって、ゲート電極の電圧をソー
ス電極と同じ０Ｖとしたときのドレイン電流（すなわち、ゼロ電流）が増加し、また、曲
線の傾きが緩慢になる（Ｓ値が増加する）。したがって、本発明の容量用スイッチング素
子として用いるには十分に長いチャネルを有するトランジスタであることが好ましい。
【００９２】
なお、上記の議論は、チャネル形成領域の不純物濃度が著しく小さいシリコン等において
も同様であり、この場合も、ソースやドレインからのキャリヤがチャネル形成領域に侵入
してゼロ電流が無視できない大きさとなる。したがって、容量用スイッチング素子として
、アモルファスシリコン、ポリシリコン、微結晶シリコン等を用いる場合で、かつ、チャ
ネル形成領域の不純物濃度を著しく小さくする場合には、長チャネルとすると、十分に低
いオフ電流が得られる。
【００９３】
このような長チャネルかつ狭チャネルなトランジスタでは、オン抵抗が高く、十分なスイ
ッチング性能が得られないことが懸念される。しかしながら、電源の停止と回復という操
作は、論理回路のクロックに比較すると極めて遅い動きでもよい。すなわち、スイッチン
グに要する時間は１００μ秒以下であれば十分であり、場合によっては、１ｍ秒あるいは
それ以上でもよい。
【００９４】
なぜなら、各記憶素子のフリップフロップ回路に保持されていたデータを容量素子に移す
過程あるいはその逆の過程は全ての記憶素子で同時におこなうことができるからである。
そのような低速動作であれば、長チャネルかつ狭チャネルなトランジスタでも十分である
。また、半導体の移動度も１ｃｍ２／Ｖｓ以上であればよい。
【００９５】
一般に、トランジスタのオン電流Ｉｏｎとオフ電流Ｉｏｆｆ、スイッチングに要する時間
τｏｎとデータを保持する時間τｏｆｆとの間には、τｏｆｆ／τｏｎ〜Ｉｏｎ／Ｉｏｆ
ｆ×１／１００、という関係がある。したがって、オン電流Ｉｏｎがオフ電流Ｉｏｆｆの
１０８倍であれば、τｏｆｆはτｏｎの１０６倍程度である。例えば、容量用スイッチン
グ素子が容量素子に電荷を取り込むのに要する時間として１μ秒必要であれば、その容量
素子と容量用スイッチング素子は１秒間データを保持できる。もし、データを保持する期
間が１秒を超える場合には、保持したデータをフリップフロップ回路等に戻して、増幅し
、その後、再び、容量素子に取り込む操作（リフレッシュ）を１秒ごとに繰り返せばよい
。
【００９６】
また、容量素子に関しても、容量が大きい方が、データをフリップフロップ回路に戻す際
のエラーが発生しにくい。一方で、容量が大きいと、容量素子と容量用スイッチング素子
とで構成される回路の応答速度が低下する。しかしながら、上述のように、電源の停止と
回復という操作は、論理回路のクロック等に比較すると極めて遅い動きでもよいので、容
量が１ｐＦ以下であれば何ら妨げとなるものではない。
【００９７】
なお、ＤＲＡＭに見られるように、一般に容量素子の容量を大きくする場合には、容量素
子を形成することが困難となる。しかしながら、本発明の一態様では、面積が５０Ｆ２以
上の位相反転素子の上に容量素子を形成すればよいので、面積が８Ｆ２以下の領域に容量
素子を形成するＤＲＡＭに比べると十分に容易であり、特殊な作製方法が要求されないプ
レーナ型の容量素子でもよい。
【００９８】
さらに、容量用スイッチング素子として用いるトランジスタを長チャネルかつ狭チャネル
とすることでトランジスタのオフ電流を小さくでき、また、配線の寄生容量の影響も小さ
いので、容量素子の容量はＤＲＡＭで使用されるもの（約３０ｆＦ）より十分に小さくて
もよい。
【００９９】
なお、位相反転素子から容量素子に電荷を移す際に、電荷の移動が急激に起こると、位相
反転素子の安定性が損なわれ、位相反転素子に保持されていたデータが破壊されてしまう
ことがある。この際には、容量素子には誤ったデータが保持されることとなる。
【０１００】
このような問題点を避けるためには、容量用スイッチング素子のオン電流をある程度低く
するとよい。上記のように長チャネルかつ狭チャネルなトランジスタ、あるいは、移動度
が１０ｃｍ２／Ｖｓ以下のトランジスタはこの目的に適している。
【０１０１】
本発明の一態様によって、データを容量素子に退避させて保持でき、記憶素子の電源を停
止できるので、記憶素子内の位相反転素子に用いるトランジスタのしきい値を低くしても
よい。すなわち、高速かつ省電力な記憶素子となる。
【図面の簡単な説明】
【０１０２】
【図１】記憶素子の回路図。
【図２】従来の記憶素子の回路図。
【図３】酸化物半導体を用いたトランジスタの電気特性を説明する図。
【図４】記憶素子の回路図。
【図５】記憶素子の回路図。
【図６】記憶素子の回路図。
【図７】記憶素子の構造を説明する上面図。
【図８】記憶素子の構造を説明する断面図。
【図９】記憶素子を用いた信号処理回路およびＣＰＵのブロック図。
【発明を実施するための形態】
【０１０３】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態お
よび詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本
発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【０１０４】
また、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が
、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接
続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或い
は伝送可能であるように、配線、抵抗などの回路素子を介して間接的に接続している状態
も、その範疇に含む。
【０１０５】
また、回路図上は独立している構成要素どうしが接続しているように図示されている場合
であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電膜
が、複数の構成要素の機能を併せ持っているだけの場合もある。本明細書において接続と
は、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範
疇に含める。
【０１０６】
また、トランジスタが有するソース（あるいはソース電極）とドレイン（あるいはドレイ
ン電極）は、トランジスタの極性および各電極に与えられる電位の高低差によって、その
呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる
電極がソース（あるいはソース電極）と呼ばれ、高い電位が与えられる電極がドレイン（
あるいはドレイン電極）と呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が
与えられる電極がドレイン（あるいはドレイン電極）と呼ばれ、高い電位が与えられる電
極がソース（あるいはソース電極）と呼ばれる。
【０１０７】
本明細書では、便宜上、ソース（あるいはソース電極）とドレイン（あるいはドレイン電
極）とが固定されているものと仮定して、トランジスタの接続関係を説明する場合がある
が、実際には上記電位の関係に従ってソース（あるいはソース電極）とドレイン（あるい
はドレイン電極）の呼び方が入れ替わる。したがって、いずれがソースまたはドレインで
あるかを限定することが困難である。そこで、本書類（明細書、特許請求の範囲又は図面
など）においては、ソース及びドレインとして機能する領域を、ソースもしくはドレイン
と呼ばない場合がある。その場合、一例としては、それぞれを第１端子、第２端子と表記
する場合がある。あるいは、それぞれを第１の電極、第２の電極と表記する場合がある。
あるいは、それぞれを第１の領域、第２の領域と表記する場合がある。あるいは、ソース
領域、ドレイン領域と表記する場合がある。
【０１０８】
なお、本明細書において、トランジスタが直列に接続されている状態とは、第１のトラン
ジスタのソース電極とドレイン電極のいずれか一方のみが、第２のトランジスタのソース
電極とドレイン電極のいずれか一方のみに接続されている状態を意味する。また、トラン
ジスタが並列に接続されている状態とは、第１のトランジスタのソース電極とドレイン電
極のいずれか一方が、第２のトランジスタのソース電極とドレイン電極のいずれか一方に
接続され、第１のトランジスタのソース電極とドレイン電極の他方が第２のトランジスタ
のソース電極とドレイン電極の他方に接続されている状態を意味する。
【０１０９】
なお、マイクロプロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐ
ｒｏｃｅｓｓｏｒ）、マイクロコントローラを含むＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉ
ｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）などの集積回路が、本発明の信号処理回路の範疇
に含まれるがこれらに限定されない。
【０１１０】
（実施の形態１）
本発明の一態様に係る記憶装置は、１ビットのデータを記憶することができる記憶素子を
、１つまたは複数有する。図１（Ａ）に、本発明の記憶装置が有する記憶素子の、回路図
の一例を示す。図１（Ａ）に示す記憶素子１００は、入力された信号の位相を反転させて
出力する第１の位相反転素子１０１および第２の位相反転素子１０２と、スイッチング素
子１０３と、スイッチング素子１０４と、容量素子１０５と、容量用スイッチング素子１
０６とを、少なくとも有する。
【０１１１】
記憶素子１００に入力されたデータを含む信号ＩＮは、スイッチング素子１０３を介して
第１の位相反転素子１０１の入力端子に与えられる。第１の位相反転素子１０１の出力端
子は、第２の位相反転素子１０２の入力端子に接続されている。第２の位相反転素子１０
２の出力端子は、スイッチング素子１０４を介して、第１の位相反転素子１０１の入力端
子に接続されている。第１の位相反転素子１０１の出力端子または第２の位相反転素子１
０２の入力端子の電位が、信号ＯＵＴとして後段の記憶素子、或いは他の回路に出力され
る。
【０１１２】
なお、図１（Ａ）では、第１の位相反転素子１０１および第２の位相反転素子１０２とし
てインバータを用いる例を示しているが、第１の位相反転素子１０１または第２の位相反
転素子１０２として、インバータの他に、クロックドインバータを用いることもできる。
【０１１３】
容量素子１０５は、記憶素子１００に入力された信号ＩＮのデータを必要に応じて記憶で
きるように、スイッチング素子１０３および容量用スイッチング素子１０６を介して、記
憶素子１００の入力端子、すなわち信号ＩＮの電位が与えられるノードに接続されている
。具体的に、容量素子１０５は、一対の電極間に誘電体を有するコンデンサであり、その
一方の電極は、容量用スイッチング素子１０６を介して第１の位相反転素子１０１の入力
端子に接続され、他方の電極は、ローレベルの電源電位ＶＳＳ、接地電位などの固定電位
が与えられているノードに接続されている。
【０１１４】
また、容量用スイッチング素子１０６には、高純度化された酸化物半導体をチャネル形成
領域に有するトランジスタを用いている。
【０１１５】
なお、記憶素子１００は、必要に応じて、ダイオード、抵抗素子、インダクタ、キャパシ
タなどその他の回路素子を、さらに有していてもよい。
【０１１６】
次いで、図１（Ａ）で示した記憶素子の、より具体的な回路図の一例を、図１（Ｂ）に示
す。図１（Ｂ）に示す記憶素子１００は、第１の位相反転素子１０１と、第２の位相反転
素子１０２と、スイッチング素子１０３と、スイッチング素子１０４と、容量素子１０５
と、容量用スイッチング素子１０６とを有しており、これら回路素子の接続構成は図１（
Ａ）と同じである。
【０１１７】
そして、図１（Ｂ）において第１の位相反転素子１０１は、ゲート電極が互いに接続され
たｐチャネル型トランジスタ１０７と、ｎチャネル型トランジスタ１０８とが、ハイレベ
ルの電源電位ＶＤＤが与えられる第１のノードと、ローレベルの電源電位ＶＳＳが与えら
れる第２のノードの間において、直列に接続された構成を有する。
【０１１８】
具体的には、ｐチャネル型トランジスタ１０７のソース電極が、電源電位ＶＤＤの与えら
れる第１のノードに接続され、ｎチャネル型トランジスタ１０８のソース電極が、電源電
位ＶＳＳの与えられる第２のノードに接続される。
【０１１９】
また、ｐチャネル型トランジスタ１０７のドレイン電極と、ｎチャネル型トランジスタ１
０８のドレイン電極とが接続されており、上記２つのドレイン電極の電位は、第１の位相
反転素子１０１の出力端子の電位とみなすことができる。
【０１２０】
また、ｐチャネル型トランジスタ１０７のゲート電極、およびｎチャネル型トランジスタ
１０８のゲート電極の電位は、第１の位相反転素子１０１の入力端子の電位とみなすこと
ができる。
【０１２１】
また、図１（Ｂ）において第２の位相反転素子１０２は、ゲート電極が互いに接続された
ｐチャネル型トランジスタ１０９と、ｎチャネル型トランジスタ１１０とが、ハイレベル
の電源電位ＶＤＤが与えられる第１のノードと、ローレベルの電源電位ＶＳＳが与えられ
る第２のノードの間において、直列に接続された構成を有する。
【０１２２】
具体的には、ｐチャネル型トランジスタ１０９のソース電極が、電源電位ＶＤＤの与えら
れる第１のノードに接続され、ｎチャネル型トランジスタ１１０のソース電極が、電源電
位ＶＳＳの与えられる第２のノードに接続される。
【０１２３】
また、ｐチャネル型トランジスタ１０９のドレイン電極と、ｎチャネル型トランジスタ１
１０のドレイン電極とが接続されており、上記２つのドレイン電極の電位は、第２の位相
反転素子１０２の出力端子の電位とみなすことができる。
【０１２４】
また、ｐチャネル型トランジスタ１０９のゲート電極、およびｎチャネル型トランジスタ
１１０のゲート電極の電位は、第２の位相反転素子１０２の入力端子の電位とみなすこと
ができる。
【０１２５】
また、図１（Ｂ）では、スイッチング素子１０３として１つのトランジスタを用いている
場合を例示しており、該トランジスタは、そのゲート電極に与えられる信号Ｓｉｇ１によ
りスイッチングが制御される。また、スイッチング素子１０４として１つのトランジスタ
を用いている場合を例示しており、該トランジスタは、そのゲート電極に与えられる信号
Ｓｉｇ２によりスイッチングが制御される。
【０１２６】
なお、図１（Ｂ）では、スイッチング素子１０３と、スイッチング素子１０４が、それぞ
れトランジスタを一つだけ有する構成を示しているが、本発明はこの構成に限定されない
。本発明の一態様では、スイッチング素子１０３またはスイッチング素子１０４が、トラ
ンジスタを複数有していてもよい。
【０１２７】
スイッチング素子１０３またはスイッチング素子１０４が、スイッチング素子として機能
するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されてい
てもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されてい
てもよい。
【０１２８】
また、複数のトランジスタを並列に接続する場合、それらの極性を異なるものとしても良
く、例えば、ｎチャネル型トランジスタとｐチャネル型トランジスタを並列に接続した、
いわゆるトランスファーゲート構造としてもよい。
【０１２９】
また、図１（Ｂ）では、容量用スイッチング素子１０６として、酸化物半導体をチャネル
形成領域に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与え
られる信号Ｓｉｇ３によりスイッチングが制御される。
【０１３０】
容量用スイッチング素子１０６に用いるトランジスタは、高純度化された酸化物半導体を
チャネル形成領域に有し、また、そのチャネル長は、最小加工線幅の１０倍以上、好まし
くは２０倍以上、より好ましくは５０倍以上、あるいは１μｍ以上であるため、そのオフ
電流は、上述したとおり著しく低い。
【０１３１】
図１（Ｂ）では、容量用スイッチング素子１０６がトランジスタを一つだけ有する構成を
示しているが、本発明はこの構成に限定されない。本発明の一態様では、容量用スイッチ
ング素子１０６が、トランジスタを複数有していてもよい。
【０１３２】
容量用スイッチング素子１０６が、スイッチング素子として機能するトランジスタを複数
有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続
されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
【０１３３】
また、実施の形態では、少なくとも、容量用スイッチング素子１０６においてスイッチン
グ素子として用いられるトランジスタが、高純度化された酸化物半導体をチャネル形成領
域に有していればよい。
【０１３４】
第１の位相反転素子１０１、第２の位相反転素子１０２、スイッチング素子１０３、また
はスイッチング素子１０４に用いられるトランジスタは、酸化物半導体以外の、非晶質、
微結晶、多結晶、または単結晶の、シリコン、ゲルマニウム、砒化ガリウム、リン化ガリ
ウム、リン化インジウムなどの半導体を用いることができる。また、これらのトランジス
タは、薄膜を用いて作製されてもよいし、バルク（半導体ウェハ）を用いていて作製され
てもよい。
【０１３５】
図７を用いて本実施の形態の記憶素子の回路配置例を説明する。図７（Ａ）には１つの記
憶素子１６０のレイアウトを示す。記憶素子１６０は図１の記憶素子１００に相当する。
記憶素子１６０の主要部分であるインバータ等は公知の半導体技術を用いて形成すればよ
い。すなわち、半導体ウェハ上に素子分離のためのＳｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓ
ｏｌａｔｉｏｎ（ＳＴＩ）領域、ｎ型領域およびｐ型領域を形成し、その上にゲート層で
ある第１層配線と、さらにその上に第２層配線を形成する。
【０１３６】
第１層配線の一部は、信号Ｓｉｇ１を供給するためのＳｉｇ１配線１６２であり、また、
一部は信号Ｓｉｇ２を供給するためのＳｉｇ２配線１６３である。さらに、第２層配線の
一部はＶＤＤを供給するためのＶＤＤ配線１６１であり、また、一部は信号ＩＮを入力す
るためのＩＮ配線１６４である。図７（Ａ）には上方に接続するためのコンタクトホール
の位置も示す。なお、単結晶半導体ウェハを用いた回路では、ＶＳＳは半導体ウェハから
供給するとよい。
【０１３７】
また、その上層には、図７（Ｂ）に示すように、第３層配線が設けられ、その一部はコン
タクトホールを介して第２層配線の一部と接続し、信号ＯＵＴを出力するためのＯＵＴ配
線１６５となる。また、第３層配線の一部はスイッチング素子である酸化物半導体を用い
たトランジスタのドレイン電極１６６およびソース電極１６７となる。ドレイン電極１６
６は、コンタクトホールを介して第２層配線の一部と接続する。また、ソース電極１６７
はその後、図１の容量素子１０５に相当する素子の電極の一部となる。
【０１３８】
第３層配線の上には、酸化物半導体層（ＯＳ層）を形成する。図７（Ｃ）に示すように酸
化物半導体層の一部は、酸化物半導体層の上方から見て、少なくとも１つの凹部を有し、
例えば、Ｕ字型の形状の酸化物半導体領域１６８とする。酸化物半導体領域１６８はその
他にも、Ｊ字型、Ｌ字型、Ｖ字型、あるいはＣ字型の形状としてもよい。また、２つ以上
の凹部を有する形状（例えば、Ｍ字型、Ｎ字型、Ｓ字型、Ｗ字型、Ｚ字型その他）、ある
いはその他の折り曲がった形状であってもよい。
【０１３９】
より一般的に定義すると、１つの記憶素子の典型的な長さを記憶素子の占有面積の平方根
と定義するとき、酸化物半導体領域１６８の一端から他端までの長さが上記典型的な長さ
以上、好ましくは典型的な長さの２倍以上、より好ましくは５倍以上であるとよい。ある
いは、酸化物半導体領域１６８の外周の長さが典型的な長さの２倍以上、好ましくは４倍
以上、より好ましくは１０倍以上であるとよい。
【０１４０】
あるいは、酸化物半導体領域１６８の面積をその周囲の長さで除した数値が典型的な長さ
の０．１倍以下であるとよい。
【０１４１】
このような形状とすることで、酸化物半導体領域１６８の一端から他端までの長さを記憶
素子１６０の長辺よりも長くできる。例えば、最小加工線幅をＦとするとき、一端から他
端までの長さを１０Ｆ以上、好ましくは２０Ｆ以上、より好ましくは５０Ｆ以上とできる
。このような形状の酸化物半導体領域１６８を用いて形成されるトランジスタ（図１の容
量用スイッチング素子１０６に相当する）のチャネル長は１０Ｆ以上、好ましくは２０Ｆ
以上、より好ましくは５０Ｆ以上とできる。図７（Ｃ）の場合は、酸化物半導体領域１６
８の一端から他端までの長さは約２８Ｆである。
【０１４２】
酸化物半導体層の上には、図７（Ｄ）に示すように第４層配線が設けられる。第４層配線
の一部は、ゲート配線１６９、容量配線１７０となる。ゲート配線１６９は酸化物半導体
領域１６８の８０％以上、好ましくは８５％以上、より好ましくは９０％以上と重なるよ
うに形成するとよい。ゲート配線１６９の一部は、図１の容量用スイッチング素子１０６
のゲート電極となる。なお、ゲート配線１６９には信号Ｓｉｇ３が供給される。また、容
量配線１７０はソース電極１６７の一部と重なって図１の容量素子１０５の一部となる。
図７（Ｄ）の場合、容量素子の電極面積（２つの電極が重なっている部分の面積）は８Ｆ
２である。
【０１４３】
図８には、図７の一点鎖線Ｘ−Ｙに沿った記憶素子１６０の断面構造を模式的に示す。な
お、図８のハッチングが図７と同じ場合には、図８においても同じものを指し示すものと
する。
【０１４４】
図８（Ａ）は、図７（Ｂ）の段階での断面構造を示す。半導体ウェハ表面にＳＴＩ１７１
、ｎ型領域、ｐ型領域さらには、第１層配線、第２層配線で回路が形成される。ｎ型領域
、ｐ型領域、第１層配線と第２層配線との間には、層間絶縁物１７２が設けられ、それら
の間に電気的な接続が必要な場合にはコンタクトプラグ１７３が設けられる。さらに上層
には、第３層配線によってドレイン電極１６６とソース電極１６７が埋め込み絶縁物１７
４に埋め込まれた状態で設けられる。
【０１４５】
図８（Ｂ）は、図７（Ｄ）の段階での断面構造を示す。図８（Ａ）で説明した構造物の上
に、さらに酸化物半導体層（酸化物半導体領域１６８等）とゲート絶縁物１７５、および
第４層配線（ゲート配線１６９や容量配線１７０）を形成する。ここで、酸化物半導体層
の厚さは１ｎｍ乃至３０ｎｍ、好ましくは１ｎｍ乃至１０ｎｍ、ゲート絶縁物１７５の厚
さは２ｎｍ乃至３０ｎｍ、好ましくは５ｎｍ乃至１０ｎｍとするとよい。
【０１４６】
また、特許文献３のように、酸化物半導体層に１つあるいは複数の仕事関数が大きな材料
が接するように構成してもよい。このようにすると、酸化物半導体層を空乏化することが
でき、オフ抵抗を高める上で効果がある。
【０１４７】
本実施の形態においては酸化物半導体層の品質が重視されるので、高純度化された酸化物
半導体（膜）を用いるとよい。そのような酸化物半導体（膜）の作製方法の詳細は実施の
形態４で説明する。
【０１４８】
次いで、図１（Ａ）に示す記憶素子の動作の一例について説明する。なお、以下の説明以
外の方法で記憶素子を動作させることもできる。
【０１４９】
まず、データの書き込み時において、スイッチング素子１０３はオン、スイッチング素子
１０４はオフ、容量用スイッチング素子１０６はオフとする。そして、第１のノードに電
源電位ＶＤＤを与え、第２のノードに電源電位ＶＳＳを与える。
【０１５０】
記憶素子１００に与えられる信号ＩＮの電位は、スイッチング素子１０３を介して第１の
位相反転素子１０１の入力端子に与えられるので、第１の位相反転素子１０１の出力端子
は、信号ＩＮの電位の位相が反転した電位になる。そして、スイッチング素子１０４をオ
ンにし、第１の位相反転素子１０１の入力端子と第２の位相反転素子１０２の出力端子と
を接続することで、第１の位相反転素子１０１および第２の位相反転素子１０２にデータ
が書き込まれる。
【０１５１】
次いで、入力されたデータの保持を、第１の位相反転素子１０１および第２の位相反転素
子１０２によっておこなう場合、スイッチング素子１０４をオン、容量用スイッチング素
子１０６をオフの状態にしたままで、スイッチング素子１０３をオフにする。
【０１５２】
スイッチング素子１０３をオフにすることで、入力されたデータは、第１の位相反転素子
１０１および第２の位相反転素子１０２によって保持される。このとき、第１のノードに
電源電位ＶＤＤを与え、第２のノードに電源電位ＶＳＳを与えることで、第１のノードと
第２のノード間に電源電圧が印加されている状態を維持する。
【０１５３】
そして、第１の位相反転素子１０１の出力端子の電位には、第１の位相反転素子１０１お
よび第２の位相反転素子１０２によって保持されているデータが反映されている。よって
、上記電位を読み取ることで、データを記憶素子１００から読み出すことができる。
【０１５４】
なお、データの保持時における消費電力を削減するために、入力されたデータの保持を、
容量素子１０５においておこなう場合には、まず、スイッチング素子１０３はオフ、スイ
ッチング素子１０４はオンとしたまま、容量用スイッチング素子１０６をオンとする。そ
して、容量用スイッチング素子１０６を介して、第１の位相反転素子１０１および第２の
位相反転素子１０２によって保持されているデータの値に見合った量の電荷が容量素子１
０５に蓄積されることで、容量素子１０５へのデータの書き込みがおこなわれる。
【０１５５】
容量素子１０５にデータが記憶された後、容量用スイッチング素子１０６をオフにするこ
とで、容量素子１０５に記憶されたデータは保持される。容量用スイッチング素子１０６
をオフにした後は、第１のノードと第２のノードとを共に、例えば電源電位ＶＳＳの等電
位とする。なお、容量素子１０５にデータが記憶された後は、スイッチング素子１０４を
オフにしてもよい。
【０１５６】
このように、入力されたデータの保持を容量素子１０５においておこなう場合は、第１の
ノードと第２のノード間に電源電圧を印加する必要がないので、第１の位相反転素子１０
１が有するｐチャネル型トランジスタ１０７およびｎチャネル型トランジスタ１０８、或
いは、第２の位相反転素子１０２が有するｐチャネル型トランジスタ１０９およびｎチャ
ネル型トランジスタ１１０を介して、第１のノードと第２のノードの間に流れるオフ電流
を限りなく０にすることができる。
【０１５７】
したがって、データの保持時における記憶素子のオフ電流に起因する消費電力を大幅に削
減することができ、記憶装置、延いては記憶装置を用いた信号処理回路全体の、消費電力
を低く抑えることが可能となる。
【０１５８】
また、容量用スイッチング素子１０６に用いられているトランジスタは、高純度化された
酸化物半導体をチャネル形成領域に用いているので、そのオフ電流密度を、１００ｚＡ／
μｍ以下、好ましくは１０ｚＡ／μｍ以下、より好ましくは１ｚＡ／μｍ以下にすること
ができる。
【０１５９】
長チャネルかつ狭チャネルのトランジスタであれば、オフ電流は１ｚＡ以下となる。その
結果、上記トランジスタを用いた容量用スイッチング素子１０６がオフである時、容量素
子１０５に蓄積された電荷は殆ど放電しないため、データは保持される。
【０１６０】
また、容量素子１０５に記憶されているデータを読み出す場合は、スイッチング素子１０
３をオフとする。そして、再び、第１のノードに電源電位ＶＤＤを与え、第２のノードに
電源電位ＶＳＳを与えることで、第１のノードと第２のノード間に電源電圧を印加する。
そして、容量用スイッチング素子１０６をオンにすることで、データが反映された電位を
有する信号ＯＵＴを、記憶素子１００から読み出すことができる。
【０１６１】
以上では、容量用スイッチング素子１０６として、高純度化された酸化物半導体を用いた
薄膜トランジスタを使用する例を示したが、アモルファスシリコン、ポリシリコン、微結
晶シリコン等を用いた薄膜トランジスタを用いてもよい。
【０１６２】
その場合は、オフ電流が、高純度化された酸化物半導体を用いた薄膜トランジスタより大
きくなるので、データを保持する時間は短くなる。しかしながら、定期的にデータを第１
の位相反転素子１０１および第２の位相反転素子１０２に出力し、その後、データを容量
素子１０５に戻す操作を繰り返すこと（リフレッシュ）により、データを保持し続けるこ
とができる。
【０１６３】
なお、この場合のリフレッシュは、ＤＲＡＭの場合のリフレッシュとは異なり、リフレッ
シュが必要とされる全ての記憶素子において同時におこなうことができる。そのため、全
体の記憶素子がリフレッシュに要する時間はＤＲＡＭの場合に比較して極めて短い。もち
ろん、必要とするブロックの記憶素子ごとに順次、リフレッシュしてもよい。
【０１６４】
（実施の形態２）
本実施の形態では、本発明の記憶装置が有する記憶素子の、別の一例について説明する。
図４（Ａ）に、本実施の形態の記憶素子の回路図を、一例として示す。
【０１６５】
図４（Ａ）に示す記憶素子１２０は、入力された信号の位相を反転させて出力する第１の
位相反転素子１２１、第２の位相反転素子１２２および第３の位相反転素子１２７と、ス
イッチング素子１２３と、スイッチング素子１２４と、スイッチング素子１２８と、スイ
ッチング素子１２９と、容量素子１２５と、容量用スイッチング素子１２６とを、少なく
とも有する。なお、スイッチング素子１２８は設けなくてもよい。
【０１６６】
記憶素子１２０に入力されたデータを含む信号ＩＮは、スイッチング素子１２３を介して
第１の位相反転素子１２１の入力端子に与えられる。第１の位相反転素子１２１の出力端
子は、第２の位相反転素子１２２の入力端子に接続されている。第２の位相反転素子１２
２の出力端子は、スイッチング素子１２４を介して、第１の位相反転素子１２１の入力端
子に接続されている。第１の位相反転素子１２１の出力端子または第２の位相反転素子１
２２の入力端子の電位は、スイッチング素子１２８を介して、信号ＯＵＴとして後段の記
憶素子、或いは他の回路に出力される。
【０１６７】
容量素子１２５は、記憶素子１２０に入力された信号ＩＮのデータを必要に応じて記憶で
きるように、容量用スイッチング素子１２６を介して、記憶素子１２０の入力端子、すな
わち信号ＩＮの電位が与えられるノードに接続されている。具体的に、容量素子１２５は
、一対の電極間に誘電体を有するコンデンサであり、その一方の電極は、容量用スイッチ
ング素子１２６を介して信号ＩＮの電位が与えられるノードに接続され、他方の電極は、
ローレベルの電源電位ＶＳＳ、接地電位などの固定電位が与えられているノードに接続さ
れている。
【０１６８】
また、容量素子１２５の上記一方の電極は、第３の位相反転素子１２７の入力端子に接続
される。第３の位相反転素子１２７の出力端子の電位は、スイッチング素子１２９を介し
て、信号ＯＵＴとして後段の記憶素子、或いは他の回路に出力される。
【０１６９】
なお、図４（Ａ）では、第１の位相反転素子１２１、第２の位相反転素子１２２および第
３の位相反転素子１２７としてインバータを用いる例を示しているが、第１の位相反転素
子１２１、第２の位相反転素子１２２または第３の位相反転素子１２７として、インバー
タの他に、クロックドインバータを用いることもできる。
【０１７０】
また、容量用スイッチング素子１２６は、高純度化された酸化物半導体をチャネル形成領
域に有するトランジスタを用いる。容量用スイッチング素子１２６は、実施の形態１の容
量用スイッチング素子１０６と同様に、第１の位相反転素子１２１、第２の位相反転素子
１２２および第３の位相反転素子１２７の上方に酸化物半導体を用いて形成し、そのチャ
ネル長を１０Ｆ以上、好ましくは２０Ｆ以上、より好ましくは５０Ｆ以上とするとよい。
【０１７１】
なお、記憶素子１２０は、必要に応じて、ダイオード、抵抗素子、インダクタ、キャパシ
タなどのその他の回路素子を、さらに有していてもよい。
【０１７２】
次いで、図４（Ａ）で示した記憶素子の、より具体的な回路図の一例を、図５に示す。図
５に示す記憶素子１２０は、第１の位相反転素子１２１、第２の位相反転素子１２２、第
３の位相反転素子１２７、スイッチング素子１２３、スイッチング素子１２４、スイッチ
ング素子１２８、スイッチング素子１２９、容量素子１２５、容量用スイッチング素子１
２６を少なくとも有しており、これら回路素子の接続構成は図４（Ａ）と同じである。な
お、スイッチング素子１２３は信号Ｓｉｇ．１で、スイッチング素子１２４は信号Ｓｉｇ
．２で、スイッチング素子１２８は信号Ｓｉｇ．５で、スイッチング素子１２９は信号Ｓ
ｉｇ．４、容量用スイッチング素子１２６は信号Ｓｉｇ．３で制御される。
【０１７３】
そして、図５において第１の位相反転素子１２１は、ゲート電極が互いに接続されたｐチ
ャネル型トランジスタ１３０と、ｎチャネル型トランジスタ１３１とが、ハイレベルの電
源電位ＶＤＤが与えられる第１のノードと、ローレベルの電源電位ＶＳＳが与えられる第
２のノードの間において、直列に接続された構成を有する。
【０１７４】
具体的には、ｐチャネル型トランジスタ１３０のソース電極が、電源電位ＶＤＤの与えら
れる第１のノードに接続され、ｎチャネル型トランジスタ１３１のソース電極が、電源電
位ＶＳＳの与えられる第２のノードに接続される。
【０１７５】
また、ｐチャネル型トランジスタ１３０のドレイン電極と、ｎチャネル型トランジスタ１
３１のドレイン電極とが接続されており、上記２つのドレイン電極の電位は、第１の位相
反転素子１２１の出力端子の電位とみなすことができる。
【０１７６】
また、ｐチャネル型トランジスタ１３０のゲート電極、およびｎチャネル型トランジスタ
１３１のゲート電極の電位は、第１の位相反転素子１２１の入力端子の電位とみなすこと
ができる。
【０１７７】
また、図５において第２の位相反転素子１２２は、ゲート電極が互いに接続されたｐチャ
ネル型トランジスタ１３２と、ｎチャネル型トランジスタ１３３とが、ハイレベルの電源
電位ＶＤＤが与えられる第１のノードと、ローレベルの電源電位ＶＳＳが与えられる第２
のノードの間において、直列に接続された構成を有する。
【０１７８】
具体的には、ｐチャネル型トランジスタ１３２のソース電極が、電源電位ＶＤＤの与えら
れる第１のノードに接続され、ｎチャネル型トランジスタ１３３のソース電極が、電源電
位ＶＳＳの与えられる第２のノードに接続される。
【０１７９】
また、ｐチャネル型トランジスタ１３２のドレイン電極と、ｎチャネル型トランジスタ１
３３のドレイン電極とが接続されており、上記２つのドレイン電極の電位は、第２の位相
反転素子１２２の出力端子の電位とみなすことができる。
【０１８０】
また、ｐチャネル型トランジスタ１３２のゲート電極、およびｎチャネル型トランジスタ
１３３のゲート電極の電位は、第２の位相反転素子１２２の入力端子の電位とみなすこと
ができる。
【０１８１】
また、図５において第３の位相反転素子１２７は、ゲート電極が互いに接続されたｐチャ
ネル型トランジスタ１３４と、ｎチャネル型トランジスタ１３５とが、ハイレベルの電源
電位ＶＤＤが与えられる第３のノードと、ローレベルの電源電位ＶＳＳが与えられる第４
のノードの間において、直列に接続された構成を有する。
【０１８２】
具体的には、ｐチャネル型トランジスタ１３４のソース電極が、電源電位ＶＤＤの与えら
れる第３のノードに接続され、ｎチャネル型トランジスタ１３５のソース電極が、電源電
位ＶＳＳの与えられる第４のノードに接続される。
【０１８３】
また、ｐチャネル型トランジスタ１３４のドレイン電極と、ｎチャネル型トランジスタ１
３５のドレイン電極とが接続されており、上記２つのドレイン電極の電位は、第３の位相
反転素子１２７の出力端子の電位とみなすことができる。
【０１８４】
また、ｐチャネル型トランジスタ１３４のゲート電極、およびｎチャネル型トランジスタ
１３５のゲート電極の電位は、第３の位相反転素子１２７の入力端子の電位とみなすこと
ができる。
【０１８５】
なお、上記第１のノードと第３のノードは、電気的に接続された一つのノードであっても
よい。また、上記第２のノードと第４のノードも、電気的に接続された一つのノードであ
ってもよい。
【０１８６】
図５では、スイッチング素子１２３として一つのトランジスタを用いている場合を例示し
ており、該トランジスタは、そのゲート電極に与えられる信号Ｓｉｇ１によりスイッチン
グが制御される。また、図５では、スイッチング素子１２４として一つのトランジスタを
用いている場合を例示しており、該トランジスタは、そのゲート電極に与えられる信号Ｓ
ｉｇ２によりスイッチングが制御される。また、図５では、スイッチング素子１２９とし
て一つのトランジスタを用いている場合を例示しており、該トランジスタは、そのゲート
電極に与えられる信号Ｓｉｇ４によりスイッチングが制御される。
【０１８７】
なお、図５では、スイッチング素子１２３、スイッチング素子１２４、スイッチング素子
１２９が、それぞれトランジスタを一つだけ有する構成を示しているが、本発明はこの構
成に限定されない。本発明の一態様では、スイッチング素子１２３、スイッチング素子１
２４、またはスイッチング素子１２９が、トランジスタを複数有していてもよい。
【０１８８】
スイッチング素子１２３、スイッチング素子１２４、またはスイッチング素子１２９が、
スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトラン
ジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が
組み合わされて接続されていてもよい。
【０１８９】
また、図５では、容量用スイッチング素子１２６として、酸化物半導体をチャネル形成領
域に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる
信号Ｓｉｇ３によりスイッチングが制御される。
【０１９０】
容量用スイッチング素子１２６に用いるトランジスタは、高純度化された酸化物半導体を
チャネル形成領域に有し、かつ、チャネル長が十分に長いため、そのオフ電流は、上述し
たとおり著しく低い。
【０１９１】
そして、図５では、容量用スイッチング素子１２６がトランジスタを一つだけ有する構成
を示しているが、本発明はこの構成に限定されない。本発明の一態様では、容量用スイッ
チング素子１２６が、トランジスタを複数有していてもよい。
【０１９２】
容量用スイッチング素子１２６が、スイッチング素子として機能するトランジスタを複数
有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続
されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
【０１９３】
また、本実施の形態では、少なくとも、容量用スイッチング素子１２６においてスイッチ
ング素子として用いられるトランジスタが、化合物半導体、例えば、高純度化された酸化
物半導体をチャネル形成領域に有する。
【０１９４】
一方、第１の位相反転素子１２１、第２の位相反転素子１２２、第３の位相反転素子１２
７、スイッチング素子１２３、スイッチング素子１２４、スイッチング素子１２８、スイ
ッチング素子１２９に用いられるトランジスタは、非晶質、微結晶、多結晶、または単結
晶の、シリコン、ゲルマニウムなどの半導体を用いることができる。また、これらのトラ
ンジスタは、薄膜の半導体を用いて作製されてもよいし、バルクの半導体を用いて作製さ
れてもよい。
【０１９５】
次いで、図４（Ａ）に示す記憶素子の動作の一例について説明する。なお、以下の説明以
外の方法で記憶素子を動作させることもできる。
【０１９６】
まず、データの書き込み時において、スイッチング素子１２３はオン、スイッチング素子
１２４はオフ、スイッチング素子１２８はオフ、スイッチング素子１２９はオフ、容量用
スイッチング素子１２６はオンとする。そして、第１のノードに電源電位ＶＤＤを与え、
第２のノードに電源電位ＶＳＳを与えることで、第１のノードと第２のノード間に電源電
圧が印加される。
【０１９７】
記憶素子１２０に与えられる信号ＩＮの電位は、スイッチング素子１２３を介して第１の
位相反転素子１２１の入力端子に与えられるので、第１の位相反転素子１２１の出力端子
は、信号ＩＮの電位の位相が反転した電位になる。そして、スイッチング素子１２４をオ
ンにし、第１の位相反転素子１２１の入力端子と第２の位相反転素子１２２の出力端子と
を接続することで、第１の位相反転素子１２１および第２の位相反転素子１２２にデータ
が書き込まれる。
【０１９８】
また、データの書き込み時では、容量用スイッチング素子１２６を介して、信号ＩＮのデ
ータの値に見合った量の電荷が容量素子１２５に蓄積されることで、容量素子１２５にも
データが書き込まれる。
【０１９９】
なお、データの書き込み時において、第３のノードと第４のノード間に電源電圧を印加す
る必要はない。よって、例えば、第３のノードと第４のノードとに、例えば電源電位ＶＳ
Ｓを与えて等電位とする。
【０２００】
次いで、入力されたデータの保持を、第１の位相反転素子１２１および第２の位相反転素
子１２２によっておこなう場合、スイッチング素子１２４をオン、スイッチング素子１２
８をオフ、スイッチング素子１２９をオフにした状態で、スイッチング素子１２３をオフ
、容量用スイッチング素子１２６をオフにする。
【０２０１】
スイッチング素子１２３をオフにすることで、入力されたデータは、第１の位相反転素子
１２１および第２の位相反転素子１２２によって保持される。このとき、第１のノードに
電源電位ＶＤＤを与え、第２のノードに電源電位ＶＳＳを与えることで、第１のノードと
第２のノード間に電源電圧が印加されている状態を維持する。
【０２０２】
また、容量用スイッチング素子１２６をオフにすることで、容量素子１２５に書き込まれ
たデータも、保持される。
【０２０３】
そして、第１の位相反転素子１２１の出力端子の電位には、第１の位相反転素子１２１お
よび第２の位相反転素子１２２によって保持されているデータが反映されている。よって
、スイッチング素子１２８をオンにして上記電位を読み取ることで、データを記憶素子１
２０から読み出すことができる。
【０２０４】
なお、データの保持時における消費電力を削減するために、入力されたデータの保持を、
容量素子１２５のみにおいておこなう場合は、第１のノードと第２のノードとに、例えば
電源電位ＶＳＳを与えて等電位とすることで、第１のノードと第２のノード間の電源電圧
の印加を停止する。第１のノードと第２のノード間の電源電圧の印加を停止すると、第１
の位相反転素子１２１および第２の位相反転素子１２２において保持されているデータは
消えるが、容量素子１２５に書き込まれたデータは、そのまま保持される。
【０２０５】
このように、入力されたデータの保持を容量素子１２５においておこなう場合は、第１の
ノードと第２のノード間に電源電圧を印加する必要がないので、第１の位相反転素子１２
１が有するｐチャネル型トランジスタ１３０およびｎチャネル型トランジスタ１３１、或
いは、第２の位相反転素子１２２が有するｐチャネル型トランジスタ１３２およびｎチャ
ネル型トランジスタ１３３を介して、第１のノードと第２のノードの間に流れるオフ電流
を、限りなく０にすることができる。
【０２０６】
したがって、保持時における記憶素子のオフ電流に起因する消費電力を大幅に削減するこ
とができ、記憶装置、延いては記憶装置を用いた信号処理回路全体の、消費電力を低く抑
えることが可能となる。
【０２０７】
また、入力されたデータの保持を容量素子１２５においておこなう場合、第３のノードと
第４のノード間に電源電圧を印加する必要がない。よって、第３の位相反転素子１２７が
有するｐチャネル型トランジスタ１３４およびｎチャネル型トランジスタ１３５を介して
、第３のノードと第４のノードの間に流れるオフ電流を限りなく０にすることができる。
【０２０８】
したがって、保持時における記憶素子のオフ電流に起因する消費電力を大幅に削減するこ
とができ、記憶装置、延いては記憶装置を用いた信号処理回路全体の、消費電力を低く抑
えることが可能となる。
【０２０９】
また、容量用スイッチング素子１２６に用いられているトランジスタは、例えば、高純度
化された酸化物半導体をチャネル形成領域に用いているので、そのオフ電流密度を、１０
０ｚＡ／μｍ以下、好ましくは１０ｚＡ／μｍ以下、より好ましくは１ｚＡ／μｍ以下に
することができる。
【０２１０】
よって、高純度化された酸化物半導体膜を活性層として用いたトランジスタは、オフ電流
が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。その結果、上記
トランジスタを用いた容量用スイッチング素子１２６がオフである時、容量素子１２５に
蓄積された電荷は殆ど放電しないため、データは保持される。
【０２１１】
なお、容量素子１２５に記憶されているデータを読み出す場合は、第３のノードに電源電
位ＶＤＤを与え、第４のノードに電源電位ＶＳＳを与えることで、第３のノードと第４の
ノード間に電源電圧を印加する。第３のノードと第４のノード間に電源電圧が与えられる
と、第３の位相反転素子１２７の出力端子には、入力端子の電位の位相が反転した電位が
与えられる。
【０２１２】
なお、第３の位相反転素子１２７の入力端子には、容量素子１２５に蓄積されている電荷
量に見合った高さの電位が与えられるので、その出力端子の電位にはデータが反映される
。よって、スイッチング素子１２９をオンにすることで、データが反映された電位を有す
る信号ＯＵＴを、記憶素子１２０から読み出すことができる。
【０２１３】
また、本実施の形態は以上の構成に限定されない。図１（Ａ）で示した記憶素子１００と
同様に、容量用スイッチング素子１２６を、スイッチング素子１２３を介して、記憶素子
１２０の入力端子、すなわち信号ＩＮの電位が与えられるノードに接続させることも可能
である。このとき、第１の位相反転素子１２１、第２の位相反転素子１２２および第３の
位相反転素子１２７と、スイッチング素子１２３と、スイッチング素子１２４と、スイッ
チング素子１２８と、スイッチング素子１２９と、容量素子１２５との接続関係は、図４
（Ａ）と同様である。
【０２１４】
なお、データの保持時における消費電力を削減するために、第１の位相反転素子１２１と
第２の位相反転素子１２２に入力されたデータの保持を、容量素子１２５においておこな
う場合には、まず、スイッチング素子１２３はオフ、スイッチング素子１２４はオンとし
たまま、スイッチング素子１２８はオフ、スイッチング素子１２９はオフとし、容量用ス
イッチング素子１２６をオンとする。そして、容量用スイッチング素子１２６を介して、
第１の位相反転素子１２１および第２の位相反転素子１２２によって保持されているデー
タの値に見合った量の電荷が容量素子１２５に蓄積されることで、容量素子１２５へのデ
ータの書き込みがおこなわれる。
【０２１５】
容量素子１２５にデータが記憶された後、容量用スイッチング素子１２６をオフにするこ
とで、容量素子１２５に記憶されたデータは保持される。容量用スイッチング素子１２６
をオフにした後は、第１のノードと第２のノードとを共に、例えば電源電位ＶＳＳの等電
位とする。なお、容量素子１２５にデータが記憶された後は、スイッチング素子１２４を
オフにしてもよい。
【０２１６】
このように、入力されたデータの保持を容量素子１２５においておこなう場合は、第１の
ノードと第２のノード間に電源電圧を印加する必要がないので、第１の位相反転素子１２
１が有するｐチャネル型トランジスタ１３０およびｎチャネル型トランジスタ１３１、或
いは、第２の位相反転素子１２２が有するｐチャネル型トランジスタ１３２およびｎチャ
ネル型トランジスタ１３３を介して、第１のノードと第２のノードの間に流れるオフ電流
を限りなく０にすることができる。
【０２１７】
したがって、データの保持時における記憶素子のオフ電流に起因する消費電力を大幅に削
減することができ、記憶装置、延いては記憶装置を用いた信号処理回路全体の、消費電力
を低く抑えることが可能となる。
【０２１８】
本実施の形態で開示された事項は、他の実施の形態で開示された事項と適宜組み合わせて
実施することが可能である。
【０２１９】
（実施の形態３）
本実施の形態では、本発明の記憶装置が有する記憶素子の、別の一例について説明する。
図４（Ｂ）に、本実施の形態の記憶素子の回路図を、一例として示す。
【０２２０】
図４（Ｂ）に示す記憶素子１４０は、入力された信号の位相を反転させて出力する第１の
位相反転素子１４１および第２の位相反転素子１４２と、スイッチング素子１４３と、ス
イッチング素子１４４と、容量素子１４５と、容量用スイッチング素子１４６と、容量素
子１４７と、容量用スイッチング素子１４８とを、少なくとも有する。
【０２２１】
記憶素子１４０に入力されたデータを含む信号ＩＮは、スイッチング素子１４３を介して
第１の位相反転素子１４１の入力端子に与えられる。第１の位相反転素子１４１の出力端
子は、第２の位相反転素子１４２の入力端子に接続されている。第２の位相反転素子１４
２の出力端子は、スイッチング素子１４４を介して、第１の位相反転素子１４１の入力端
子に接続されている。第１の位相反転素子１４１の出力端子または第２の位相反転素子１
４２の入力端子の電位は、信号ＯＵＴとして後段の記憶素子、或いは他の回路に出力され
る。
【０２２２】
容量素子１４５は、記憶素子１４０に入力された信号ＩＮのデータを必要に応じて記憶で
きるように、スイッチング素子１４３および容量用スイッチング素子１４６を介して、記
憶素子１４０の入力端子、すなわち信号ＩＮの電位が与えられるノードに接続されている
。具体的に、容量素子１４５は、一対の電極間に誘電体を有するコンデンサであり、その
一方の電極は、容量用スイッチング素子１４６を介して第１の位相反転素子１４１の入力
端子に接続され、他方の電極は、ローレベルの電源電位ＶＳＳ、接地電位などの固定電位
が与えられているノードに接続されている。
【０２２３】
容量素子１４７は、容量素子１４５と同様に、記憶素子１４０に入力された信号ＩＮのデ
ータを必要に応じて記憶できるように、スイッチング素子１４３、第１の位相反転素子１
４１および容量用スイッチング素子１４８を介して、記憶素子１４０の出力端子、すなわ
ち信号ＯＵＴの電位が与えられるノードに接続されている。
【０２２４】
具体的に、容量素子１４７は、一対の電極間に誘電体を有するコンデンサであり、その一
方の電極は、容量用スイッチング素子１４８を介して第１の位相反転素子１４１の出力端
子に接続され、他方の電極は、ローレベルの電源電位ＶＳＳ、接地電位などの固定電位が
与えられているノードに接続されている。
【０２２５】
なお、図４（Ｂ）では、第１の位相反転素子１４１、第２の位相反転素子１４２としてイ
ンバータを用いる例を示しているが、第１の位相反転素子１４１または第２の位相反転素
子１４２として、インバータの他に、クロックドインバータを用いることもできる。
【０２２６】
また、容量用スイッチング素子１４６および容量用スイッチング素子１４８は、高純度化
された酸化物半導体をチャネル形成領域に有するトランジスタを用いている。容量用スイ
ッチング素子１４６および容量用スイッチング素子１４８は、実施の形態１の容量用スイ
ッチング素子１０６と同様に、第１の位相反転素子１４１および第２の位相反転素子１４
２の上方に酸化物半導体を用いて形成し、そのチャネル長を１０Ｆ以上、好ましくは２０
Ｆ以上、より好ましくは５０Ｆ以上とするとよい。
【０２２７】
なお、記憶素子１４０は、必要に応じて、ダイオード、抵抗素子、インダクタ、キャパシ
タなどその他の回路素子を、さらに有していてもよい。
【０２２８】
次いで、図４（Ｂ）で示した記憶素子の、より具体的な回路図の一例を、図６に示す。図
６に示す記憶素子１４０は、第１の位相反転素子１４１、第２の位相反転素子１４２、ス
イッチング素子１４３、スイッチング素子１４４、容量素子１４５、容量用スイッチング
素子１４６、容量素子１４７、容量用スイッチング素子１４８を少なくとも有しており、
これら回路素子の接続構成は図４（Ｂ）と同じである。
【０２２９】
そして、図６において第１の位相反転素子１４１は、ゲート電極が互いに接続されたｐチ
ャネル型トランジスタ１４９と、ｎチャネル型トランジスタ１５０とが、ハイレベルの電
源電位ＶＤＤが与えられる第１のノードと、ローレベルの電源電位ＶＳＳが与えられる第
２のノードの間において、直列に接続された構成を有する。
【０２３０】
具体的に、ｐチャネル型トランジスタ１４９のソース電極が、電源電位ＶＤＤの与えられ
る第１のノードに接続され、ｎチャネル型トランジスタ１５０のソース電極が、電源電位
ＶＳＳの与えられる第２のノードに接続される。
【０２３１】
また、ｐチャネル型トランジスタ１４９のドレイン電極と、ｎチャネル型トランジスタ１
５０のドレイン電極とが接続されており、上記２つのドレイン電極の電位は、第１の位相
反転素子１４１の出力端子の電位とみなすことができる。
【０２３２】
また、ｐチャネル型トランジスタ１４９のゲート電極、およびｎチャネル型トランジスタ
１５０のゲート電極の電位は、第１の位相反転素子１４１の入力端子の電位とみなすこと
ができる。
【０２３３】
また、図６において第２の位相反転素子１４２は、ゲート電極が互いに接続されたｐチャ
ネル型トランジスタ１５１と、ｎチャネル型トランジスタ１５２とが、ハイレベルの電源
電位ＶＤＤが与えられる第１のノードと、ローレベルの電源電位ＶＳＳが与えられる第２
のノードの間において、直列に接続された構成を有する。
【０２３４】
具体的に、ｐチャネル型トランジスタ１５１のソース電極が、電源電位ＶＤＤの与えられ
る第１のノードに接続され、ｎチャネル型トランジスタ１５２のソース電極が、電源電位
ＶＳＳの与えられる第２のノードに接続される。
【０２３５】
また、ｐチャネル型トランジスタ１５１のドレイン電極と、ｎチャネル型トランジスタ１
５２のドレイン電極とが接続されており、上記２つのドレイン電極の電位は、第２の位相
反転素子１４２の出力端子の電位とみなすことができる。
【０２３６】
また、ｐチャネル型トランジスタ１５１のゲート電極、およびｎチャネル型トランジスタ
１５２のゲート電極の電位は、第２の位相反転素子１４２の入力端子の電位とみなすこと
ができる。
【０２３７】
また、図６では、スイッチング素子１４３としてトランジスタを用いている場合を例示し
ており、該トランジスタは、そのゲート電極に与えられる信号Ｓｉｇ１によりスイッチン
グが制御される。また、スイッチング素子１４４としてトランジスタを用いている場合を
例示しており、該トランジスタは、そのゲート電極に与えられる信号Ｓｉｇ２によりスイ
ッチングが制御される。
【０２３８】
なお、図６では、スイッチング素子１４３、スイッチング素子１４４が、それぞれトラン
ジスタを一つだけ有する構成を示しているが、本発明はこの構成に限定されない。本発明
の一態様では、スイッチング素子１４３またはスイッチング素子１４４が、トランジスタ
を複数有していてもよい。
【０２３９】
スイッチング素子１４３またはスイッチング素子１４４が、スイッチング素子として機能
するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されてい
てもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されてい
てもよい。
【０２４０】
また、図６では、容量用スイッチング素子１４６として、酸化物半導体をチャネル形成領
域に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる
信号Ｓｉｇ３によりスイッチングが制御される。容量用スイッチング素子１４６に用いる
トランジスタは、高純度化された酸化物半導体をチャネル形成領域に有し、かつ、チャネ
ル長が十分に長いため、そのオフ電流は、上述したとおり著しく低い。
【０２４１】
また、図６では、容量用スイッチング素子１４８として、酸化物半導体をチャネル形成領
域に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる
信号Ｓｉｇ４によりスイッチングが制御される。容量用スイッチング素子１４８に用いる
トランジスタは、高純度化された酸化物半導体をチャネル形成領域に有し、かつ、チャネ
ル長が十分に長いため、そのオフ電流は、上述したとおり著しく低い。
【０２４２】
そして、図６では、容量用スイッチング素子１４６または容量用スイッチング素子１４８
がトランジスタを一つだけ有する構成を示しているが、本発明はこの構成に限定されない
。本発明の一態様では、容量用スイッチング素子１４６または容量用スイッチング素子１
４８が、トランジスタを複数有していてもよい。
【０２４３】
容量用スイッチング素子１４６または容量用スイッチング素子１４８が、スイッチング素
子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に
接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて
接続されていてもよい。
【０２４４】
また、本実施の形態では、少なくとも、容量用スイッチング素子１４６または容量用スイ
ッチング素子１４８において、スイッチング素子として用いられるトランジスタが、化合
物半導体、例えば、高純度化された酸化物半導体をチャネル形成領域に有する。
【０２４５】
一方、第１の位相反転素子１４１、第２の位相反転素子１４２、スイッチング素子１４３
、スイッチング素子１４４に用いられるトランジスタは、酸化物半導体以外の、非晶質、
微結晶、多結晶、または単結晶の、シリコンまたはゲルマニウムなどの半導体を用いるこ
とができる。また、上記トランジスタは、薄膜の半導体を用いていてもよいし、バルクの
半導体を用いて作製されてもよい。
【０２４６】
次いで、図４（Ｂ）または図６に示す記憶素子の動作の一例について説明する。なお、以
下の説明以外の方法で記憶素子を動作させることもできる。
【０２４７】
まず、データの書き込み時において、スイッチング素子１４３はオン、スイッチング素子
１４４はオフ、容量用スイッチング素子１４６はオフ、容量用スイッチング素子１４８は
オフとする。そして、第１のノードに電源電位ＶＤＤを与え、第２のノードに電源電位Ｖ
ＳＳを与えることで、第１のノードと第２のノード間に電源電圧が印加される。
【０２４８】
記憶素子１４０に与えられる信号ＩＮの電位は、スイッチング素子１４３を介して第１の
位相反転素子１４１の入力端子に与えられるので、第１の位相反転素子１４１の出力端子
は、信号ＩＮの電位の位相が反転した電位になる。そして、スイッチング素子１４４をオ
ンにし、第１の位相反転素子１４１の入力端子と第２の位相反転素子１４２の出力端子と
を接続することで、第１の位相反転素子１４１および第２の位相反転素子１４２にデータ
が書き込まれる。
【０２４９】
次いで、入力されたデータの保持を、第１の位相反転素子１４１および第２の位相反転素
子１４２によっておこなう場合、スイッチング素子１４４をオン、容量用スイッチング素
子１４６をオフ、容量用スイッチング素子１４８をオフの状態にしたままで、スイッチン
グ素子１４３をオフにする。スイッチング素子１４３をオフにすることで、入力されたデ
ータは、第１の位相反転素子１４１および第２の位相反転素子１４２によって保持される
。
【０２５０】
このとき、第１のノードに電源電位ＶＤＤを与え、第２のノードに電源電位ＶＳＳを与え
ることで、第１のノードと第２のノード間に電源電圧が印加されている状態を維持する。
【０２５１】
そして、第１の位相反転素子１４１の出力端子の電位には、第１の位相反転素子１４１お
よび第２の位相反転素子１４２によって保持されているデータが反映されている。よって
、上記電位を読み取ることで、データを記憶素子１４０から読み出すことができる。
【０２５２】
なお、データの保持時における消費電力を削減するために、入力されたデータの保持を、
容量素子１４５、容量素子１４７においておこなう場合は、スイッチング素子１４３をオ
フ、スイッチング素子１４４をオン、容量用スイッチング素子１４６をオン、容量用スイ
ッチング素子１４８をオンとする。
【０２５３】
そして、容量用スイッチング素子１４６を介して、第１の位相反転素子１４１および第２
の位相反転素子１４２に保持されているデータの値に見合った量の電荷が、容量素子１４
５に蓄積されることで、容量素子１４５へのデータの書き込みがおこなわれる。
【０２５４】
また、容量用スイッチング素子１４８を介して、第１の位相反転素子１４１および第２の
位相反転素子１４２に保持されているデータの値に見合った量の電荷が、容量素子１４７
に蓄積されることで、容量素子１４７へのデータの書き込みがおこなわれる。なお、容量
素子１４５が有する一対の電極間の電圧と、容量素子１４７が有する一対の電極間の電圧
は、その極性が逆になる。
【０２５５】
容量素子１４５にデータが記憶された後、容量用スイッチング素子１４６をオフにするこ
とで、容量素子１４５に記憶されたデータは保持される。また、容量素子１４７にデータ
が記憶された後、容量用スイッチング素子１４８をオフにすることで、容量素子１４７に
記憶されたデータは保持される。
【０２５６】
容量用スイッチング素子１４６、容量用スイッチング素子１４８をオフにした後は、第１
のノードと第２のノードとに、例えば電源電位ＶＳＳを与えて等電位とすることで、第１
のノードと第２のノード間の電源電圧の印加を停止する。
【０２５７】
このように、入力されたデータの保持を容量素子１４５および容量素子１４７においてお
こなう場合は、第１のノードと第２のノード間に電源電圧を印加する必要がないので、第
１の位相反転素子１４１が有するｐチャネル型トランジスタ１４９およびｎチャネル型ト
ランジスタ１５０、或いは、第２の位相反転素子１４２が有するｐチャネル型トランジス
タ１５１およびｎチャネル型トランジスタ１５２を介して、第１のノードと第２のノード
の間に流れるオフ電流を、限りなく０にすることができる。
【０２５８】
したがって、保持時における記憶素子のオフ電流に起因する消費電力を大幅に削減するこ
とができ、記憶装置、延いては記憶装置を用いた信号処理回路全体の、消費電力を低く抑
えることが可能となる。
【０２５９】
また、容量用スイッチング素子１４６および容量用スイッチング素子１４８に用いられて
いるトランジスタは、高純度化された酸化物半導体をチャネル形成領域に用いているので
、そのオフ電流密度を、１００ｚＡ／μｍ以下、好ましくは１０ｚＡ／μｍ以下、より好
ましくは１ｚＡ／μｍ以下にすることができる。
【０２６０】
その結果、上記トランジスタを用いた容量用スイッチング素子１４６がオフである時、容
量素子１４５に蓄積された電荷は殆ど放電しないため、データは保持される。また、上記
トランジスタを用いた容量用スイッチング素子１４８がオフである時、容量素子１４７に
蓄積された電荷は殆ど放電しないため、データは保持される。
【０２６１】
なお、容量素子１４５および容量素子１４７に記憶されているデータを読み出す場合は、
第１のノードに電源電位ＶＤＤを与え、第２のノードに電源電位ＶＳＳを与えることで、
第１のノードと第２のノード間に電源電圧を印加する。
【０２６２】
この状態で、容量用スイッチング素子１４６をオンとする。第１のノードと第２のノード
間に電源電圧が与えられると、第１の位相反転素子１４１の出力端子には、入力端子の電
位の位相が反転した電位が与えられる。なお、第１の位相反転素子１４１の入力端子には
、容量素子１４５に蓄積されている電荷量に見合った高さの電位が与えられるので、その
出力端子の電位にはデータが反映される。
【０２６３】
また、容量用スイッチング素子１４８をオンにすることで、容量素子１４７に蓄積されて
いる電荷量に見合った高さの電位が、第１の位相反転素子１４１の出力端子に与えられる
。よって、データが反映された電位を有する信号ＯＵＴを、記憶素子１４０から読み出す
ことができる。
【０２６４】
本実施の形態で開示された事項は、他の実施の形態で開示された事項と適宜組み合わせて
実施することが可能である。
【０２６５】
（実施の形態４）
本実施の形態では、酸化物半導体膜の形成方法について、図８を参照して説明する。埋め
込み絶縁物１７４上に、必要な厚さの酸化物半導体膜を形成する。酸化物半導体膜は、希
ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（例えばアルゴン）お
よび酸素混合雰囲気下においてスパッタ法により形成することができる。酸化物半導体膜
には、上述したような酸化物半導体を用いることができる。
【０２６６】
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズ
マを発生させる逆スパッタをおこない、埋め込み絶縁物１７４の表面に付着している塵埃
を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴ
ン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表
面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いても
よい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気でおこなってもよい
。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気でおこなってもよい。
【０２６７】
本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、およびＺｎ（亜鉛）を含む
金属酸化物ターゲットを用いたスパッタ法により得られる膜厚５ｎｍのＩｎ−Ｇａ−Ｚｎ
系酸化物非単結晶膜を、酸化物半導体膜として用いる。上記ターゲットとして、例えば、
各金属の原子の組成比がＩｎ：Ｇａ：Ｚｎ＝１：１：０．５、Ｉｎ：Ｇａ：Ｚｎ＝１：１
：１、またはＩｎ：Ｇａ：Ｚｎ＝１：１：２である金属酸化物ターゲットを用いることが
できる。
【０２６８】
本実施の形態では、後に加熱処理をおこない意図的に結晶化させるため、結晶化が生じや
すい金属酸化物ターゲットを用いることが好ましい。また、Ｉｎ、Ｇａ、およびＺｎを含
む金属酸化物ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９９
．９％以下である。充填率の高い金属酸化物ターゲットを用いることにより、形成される
酸化物半導体膜中の不純物濃度を低減することができ、電気特性または信頼性の高いトラ
ンジスタを得ることができる。
【０２６９】
減圧状態の処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素および水分が
除去されたスパッタガスを導入し、金属酸化物をターゲットとして絶縁表面上に酸化物半
導体膜を成膜する。成膜時に、基板温度を１００℃以上６００℃以下、好ましくは２００
℃以上４００℃以下としてもよい。基板を加熱しながら成膜することにより、成膜した酸
化物半導体膜に含まれる不純物濃度を低減し、また、結晶性を高めることができる。さら
には、スパッタリングによる損傷が軽減される。
【０２７０】
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて処理室を排気すると、例えば、水素原子、水（Ｈ２
Ｏ）など水素原子を含む化合物（好ましくは炭素原子を含む化合物も）等が排気されるた
め、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
【０２７１】
成膜条件の一例としては、基板とターゲットの間との距離を１７０ｍｍ、圧力０．４Ｐａ
、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下とした条件が適
用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生するパーティクルと
呼ばれる塵埃が軽減でき、膜厚分布も均一となるために好ましい。酸化物半導体膜は好ま
しくは１ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚
みは異なり、材料に応じて適宜厚みを選択すればよい。
【０２７２】
なお、酸化物半導体膜に水素、水酸基および水分がなるべく含まれないようにするために
、成膜の前処理として、スパッタリング装置の予備加熱室で基板を予備加熱し、基板に吸
着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度
は、１００℃以上６００℃以下、好ましくは１５０℃以上３００℃以下である。なお、予
備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省
略することもできる。
【０２７３】
次いで、加熱処理をおこない、酸化物半導体膜の表面から結晶を成長させることで、少な
くとも一部が結晶化された、或いは単結晶となった、酸化物半導体膜を得る。加熱処理の
温度は、４５０℃以上８５０℃以下、好ましくは６００℃以上７００℃以下とする。また
、加熱時間は１分以上２４時間以下とする。結晶層は、表面から内部に向かって結晶成長
し、２ｎｍ以上１０ｎｍ以下の平均厚さを有する板状結晶である。また、表面に形成され
る結晶層は、その表面にａ−ｂ面を有し、表面に対して垂直方向にｃ軸配向をしている。
本実施の形態では、加熱処理によって酸化物半導体膜全体を結晶化（ＣＧ（Ｃｏ−ｇｒｏ
ｗｉｎｇ）結晶とも呼ぶ）させてもよい。
【０２７４】
なお、加熱処理においては、窒素、酸素、またはヘリウム、ネオン、アルゴン等の希ガス
に、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、
酸素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％
）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下
、好ましくは０．１ｐｐｍ以下）とすることが好ましい。また、Ｈ２Ｏが２０ｐｐｍ以下
の乾燥空気雰囲気下で加熱処理をおこなってもよい。本実施の形態では、乾燥空気雰囲気
下で７００℃、１時間の加熱処理をおこなう。
【０２７５】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱
輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ
Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎ
ｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライ
ドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧
水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置
である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理をおこなう装置である。気体には
、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない
不活性気体が用いられる。
【０２７６】
例えば、加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を移
動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出
すＧＲＴＡをおこなってもよい。ＧＲＴＡを用いると短時間での高温加熱処理が可能とな
る。
【０２７７】
次いで、フォトリソグラフィ法を用いて酸化物半導体膜の形状を実施の形態１で説明した
形状に加工することで、酸化物半導体領域１６８をそれぞれ形成する。なお、このレジス
トマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形
成するとフォトマスクを使用しないため、製造コストを低減できる。
【０２７８】
本実施の形態で開示された事項は、他の実施の形態で開示された事項と適宜組み合わせて
実施することが可能である。
【０２７９】
（実施の形態５）
図９（Ａ）に、上記実施の形態で説明した記憶素子を記憶装置として用いた、本発明の一
態様に係る信号処理回路の一例を示す。本発明の一態様に係る信号処理回路は、一または
複数の演算装置と、一または複数の記憶装置とを少なくとも有する。具体的に、図９（Ａ
）に示す信号処理回路４００は、演算回路４０１、演算回路４０２、記憶装置４０３、記
憶装置４０４、記憶装置４０５、制御装置４０６、電源制御回路４０７を有する。
【０２８０】
演算回路４０１、演算回路４０２は、単純な論理演算をおこなう論理回路をはじめ、加算
器、乗算器、さらには各種演算装置などを含む。そして、記憶装置４０３は、演算回路４
０１における演算処理の際に、データを一時的に保持するレジスタとして機能する。記憶
装置４０４は、演算回路４０２における演算処理の際に、データを一時的に保持するレジ
スタとして機能する。
【０２８１】
また、記憶装置４０５はメインメモリとして用いることができ、制御装置４０６が実行す
るプログラムをデータとして記憶する、或いは演算回路４０１、演算回路４０２からのデ
ータを記憶することができる。
【０２８２】
制御装置４０６は、信号処理回路４００が有する演算回路４０１、演算回路４０２、記憶
装置４０３、記憶装置４０４、記憶装置４０５の動作を統括的に制御する回路である。な
お、図９（Ａ）では、制御装置４０６が信号処理回路４００の一部である構成を示してい
るが、制御装置４０６は信号処理回路４００の外部に設けられていてもよい。
【０２８３】
上記実施の形態で説明した記憶素子を記憶装置４０３、記憶装置４０４、記憶装置４０５
の少なくとも１つに用いることで、記憶装置４０３、記憶装置４０４、記憶装置４０５へ
の電源電圧の供給の一部もしくは全部を停止しても、データを保持することができる。よ
って、信号処理回路４００全体への電源電圧の供給の一部もしくは全部を停止し、消費電
力を抑えることができる。
【０２８４】
例えば、記憶装置４０３、記憶装置４０４、または記憶装置４０５のいずれか一つまたは
複数への電源電圧の供給を停止し、消費電力を抑えることができる。あるいは、例えば、
図１に示される記憶素子１００へのＶＤＤおよびＶＳＳの供給を停止し、Ｓｉｇ３は何ら
かの人為的な電位（特に接地電位よりも０．５Ｖ乃至１．５Ｖ低い電位）とすることも消
費電力を低減する上では有効である。
【０２８５】
Ｓｉｇ３を上記の電位とする際には、容量用スイッチング素子１０６のゲート電極と酸化
物半導体領域の間を流れると考えられるが、実際にはその値を測定できないほど微小であ
るため、電力の消費にはつながらない。これに対し、記憶素子１００へＶＤＤとＶＳＳを
供給すると、インバータの貫通電流が生じ、相当量の電力を消費することとなる。したが
って、ＶＤＤおよびＶＳＳの供給を停止することによる消費電力削減の効果は絶大である
。
【０２８６】
なお、記憶装置への電源電圧の供給が停止されるのに合わせて、当該記憶装置とデータの
やり取りをおこなう演算回路または制御回路への、電源電圧の供給を停止するようにして
もよい。例えば、演算回路４０１と記憶装置４０３において、動作がおこなわれない場合
、演算回路４０１および記憶装置４０３への電源電圧の供給を停止するようにしてもよい
。
【０２８７】
また、電源制御回路４０７は、信号処理回路４００が有する演算回路４０１、演算回路４
０２、記憶装置４０３、記憶装置４０４、記憶装置４０５、制御装置４０６へ供給する電
源電圧の大きさを制御する。電源制御回路は、上記のように、必要に応じて、ＶＤＤ、Ｖ
ＳＳおよびＳｉｇ３の電位を制御し、最も効果的に電力を削減することができる。
【０２８８】
電源電圧の供給を停止する場合、電源制御回路４０７において供給の停止をおこなっても
よいし、演算回路４０１、演算回路４０２、記憶装置４０３、記憶装置４０４、記憶装置
４０５、制御装置４０６のそれぞれにおいて供給の停止をおこなってもよい。
【０２８９】
すなわち、電源電圧の供給を停止するためのスイッチング素子は、電源制御回路４０７に
設けられていてもよいし、演算回路４０１、演算回路４０２、記憶装置４０３、記憶装置
４０４、記憶装置４０５、制御装置４０６のそれぞれに設けられていてもよい。後者の場
合、電源制御回路４０７は、必ずしも本発明の信号処理回路に設ける必要はない。
【０２９０】
なお、メインメモリである記憶装置４０５と、演算回路４０１、演算回路４０２、制御装
置４０６の間に、キャッシュメモリとして機能する記憶装置を設けてもよい。キャッシュ
メモリを設けることで、低速なメインメモリへのアクセスを減らして演算処理などの信号
処理を高速化させることができる。キャッシュメモリとして機能する記憶装置にも、上述
した記憶素子を用いることで、信号処理回路４００の消費電力を抑えることができる。
【０２９１】
（実施の形態６）
本実施の形態では、本発明の一態様に係る信号処理回路の一つである、ＣＰＵの構成につ
いて説明する。
【０２９２】
図９（Ｂ）に、本実施の形態のＣＰＵの構成を示す。図９（Ｂ）に示すＣＰＵは、基板４
１０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ）４１１、
演算回路コントローラ（ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ）４１２、命令デコーダー（Ｉｎ
ｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ）４１３、割り込みコントローラ（Ｉｎｔｅｒｒｕ
ｐｔ  Ｃｏｎｔｒｏｌｌｅｒ）４１４、タイミングコントローラ（Ｔｉｍｉｎｇ  Ｃｏｎ
ｔｒｏｌｌｅｒ）４１５、レジスタ（Ｒｅｇｉｓｔｅｒ）４１６、レジスタコントローラ
（Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ）４１７、バスインターフェース（Ｂｕｓ  
Ｉ／Ｆ）４１８、書き換え可能なＲＯＭ４１９、ＲＯＭインターフェース（ＲＯＭ  Ｉ／
Ｆ）４２０を主に有している。
【０２９３】
ＲＯＭ４１９およびＲＯＭインターフェース４２０は、別チップに設けてもよい。勿論、
図９（Ｂ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵは
その用途によって多種多様な構成を有している。
【０２９４】
バスインターフェース４１８を介してＣＰＵに入力された命令は、命令デコーダー４１３
に入力され、デコードされた後、演算回路コントローラ４１２、割り込みコントローラ４
１４、レジスタコントローラ４１７、タイミングコントローラ４１５に入力される。
【０２９５】
演算回路コントローラ４１２、割り込みコントローラ４１４、レジスタコントローラ４１
７、タイミングコントローラ４１５は、デコードされた命令に基づき、各種制御をおこな
う。具体的に演算回路コントローラ４１２は、演算回路４１１の動作を制御するための信
号を生成する。また、割り込みコントローラ４１４は、ＣＰＵのプログラム実行中に、外
部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し
、処理する。レジスタコントローラ４１７は、レジスタ４１６のアドレスを生成し、ＣＰ
Ｕの状態に応じてレジスタ４１６の読み出しや書き込みをおこなう。
【０２９６】
またタイミングコントローラ４１５は、演算回路４１１、演算回路コントローラ４１２、
命令デコーダー４１３、割り込みコントローラ４１４、レジスタコントローラ４１７の動
作のタイミングを制御する信号を生成する。例えばタイミングコントローラ４１５は、基
準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成
部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０２９７】
本実施の形態のＣＰＵでは、レジスタ４１６に、上記実施の形態で示した構成を有する記
憶素子を設けるとよい。レジスタコントローラ４１７は、演算回路４１１からの指示に従
い、レジスタ４１６における保持動作の選択をおこなう。すなわち、レジスタ４１６が有
する記憶素子において、位相反転素子によるデータの保持をおこなうか、容量素子による
データの保持をおこなうかを、選択する。
【０２９８】
位相反転素子によるデータの保持が選択されている場合、レジスタ４１６内の記憶素子へ
の、電源電圧の供給がおこなわれる。容量素子におけるデータの保持が選択されている場
合、容量素子へのデータの書き換えがおこなわれ、レジスタ４１６内の記憶素子への電源
電圧の供給を停止することができる。
【０２９９】
この様にして、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合において
もデータを保持することが可能であり、消費電力の低減をおこなうことができる。具体的
には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情
報の入力を停止している間でも、ＣＰＵを停止することができ、それにより消費電力を低
減することができる。
【０３００】
本実施の形態では、ＣＰＵを例に挙げて説明したが、本発明の信号処理回路はＣＰＵに限
定されず、ＤＳＰ、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ
Ｇａｔｅ  Ａｒｒａｙ）等のＬＳＩにも応用可能である。また、本発明に示す信号処理
回路を用いることで、信頼性が高い電子機器、消費電力の低い電子機器を提供することが
可能である。
【０３０１】
特に外部より電力の供給を常時受けることが困難な携帯用の電子機器の場合、本発明の一
態様に係る消費電力の低い信号処理回路をその構成要素に追加することにより、連続使用
時間を長くできるといったメリットが得られる。
【０３０２】
本発明の一態様に係る信号処理回路は、表示装置、パーソナルコンピュータ、記録媒体を
備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓ
ｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いるこ
とができる。
【０３０３】
その他に、本発明の一態様に係る信号処理回路を用いることができる電子機器として、携
帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラやデジタルスチ
ルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲ
ーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）
、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（Ａ
ＴＭ）、自動販売機などが挙げられる。
【符号の説明】
【０３０４】
１００    記憶素子
１０１    第１の位相反転素子
１０２    第２の位相反転素子
１０３    スイッチング素子
１０４    スイッチング素子
１０５    容量素子
１０６    容量用スイッチング素子
１０７    ｐチャネル型トランジスタ
１０８    ｎチャネル型トランジスタ
１０９    ｐチャネル型トランジスタ
１１０    ｎチャネル型トランジスタ
１２０    記憶素子
１２１    第１の位相反転素子
１２２    第２の位相反転素子
１２３    スイッチング素子
１２４    スイッチング素子
１２５    容量素子
１２６    容量用スイッチング素子
１２７    第３の位相反転素子
１２８    スイッチング素子
１２９    スイッチング素子
１３０    ｐチャネル型トランジスタ
１３１    ｎチャネル型トランジスタ
１３２    ｐチャネル型トランジスタ
１３３    ｎチャネル型トランジスタ
１３４    ｐチャネル型トランジスタ
１３５    ｎチャネル型トランジスタ
１４０    記憶素子
１４１    第１の位相反転素子
１４２    第２の位相反転素子
１４３    スイッチング素子
１４４    スイッチング素子
１４５    容量素子
１４６    容量用スイッチング素子
１４７    容量素子
１４８    容量用スイッチング素子
１４９    ｐチャネル型トランジスタ
１５０    ｎチャネル型トランジスタ
１５１    ｐチャネル型トランジスタ
１５２    ｎチャネル型トランジスタ
１６０    記憶素子
１６１    ＶＤＤ配線
１６２    Ｓｉｇ１配線
１６３    Ｓｉｇ２配線
１６４    ＩＮ配線
１６５    ＯＵＴ配線
１６６    ドレイン電極
１６７    ソース電極
１６８    酸化物半導体領域
１６９    ゲート配線
１７０    容量配線
１７１    ＳＴＩ
１７２    層間絶縁物
１７３    コンタクトプラグ
１７４    埋め込み絶縁物
１７５    ゲート絶縁物
２００    記憶素子
２０１    インバータ
２０２    インバータ
２０３    スイッチング素子
２０４    スイッチング素子
２０７    ｐチャネル型トランジスタ
２０８    ｎチャネル型トランジスタ
２０９    ｐチャネル型トランジスタ
２１０    ｎチャネル型トランジスタ
３０１    半導体層
３０２    ソース電極
３０３    ドレイン電極
３０４    ゲート絶縁物
３０５    ゲート電極
４００    信号処理回路
４０１    演算回路
４０２    演算回路
４０３    記憶装置
４０４    記憶装置
４０５    記憶装置
４０６    制御装置
４０７    電源制御回路
４１０    基板
４１１    演算回路
４１２    演算回路コントローラ
４１３    命令デコーダー
４１４    割り込みコントローラ
４１５    タイミングコントローラ
４１６    レジスタ
４１７    レジスタコントローラ
４１８    バスインターフェース
４１９    ＲＯＭ
４２０    ＲＯＭインターフェース
【図１】
2020074377.tif 000003
【図２】
2020074377.tif 000004
【図３】
2020074377.tif 000005
【図４】
2020074377.tif 000006
【図５】
2020074377.tif 000007
【図６】
2020074377.tif 000008
【図７】
2020074377.tif 000009
【図８】
2020074377.tif 000010
【図９】
2020074377.tif 000011