(57)【要約】【課題】微細化に適した半導体装置を提供すること。【解決手段】第１の素子と、当該第１の素子の上の第１の絶縁体と、当該第１の絶縁体の上の第１のバリア膜と、当該第１のバリア膜の上の第１の導電体と、当該第１の導電体の上の第２のバリア膜と、当該第２のバリア膜の上の第２の絶縁体と、当該第２の絶縁体の上の半導体と、を有し、当該第１の導電体は、当該第１のバリア膜と当該第２のバリア膜に囲われている半導体装置である。【選択図】図１
2020074358.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電層と、
前記第１の導電層と重なる領域と、第１のトランジスタのチャネル形成領域と、を有する半導体と、
接続電極と、
前記第１のトランジスタの下方の絶縁層と、
前記絶縁層の下方の第２のトランジスタと、を有し、
前記接続電極は、第２の導電層と、第３の導電層と、を有し、
前記第２の導電層は、前記半導体の開口部の側面と接する領域と、前記第１の導電層の側面と接する領域と、を有し、
前記第２の導電層は、金属窒化物を有する半導体装置。
【請求項２】
第１の導電層と、
前記第１の導電層と重なる領域と、第１のトランジスタのチャネル形成領域と、を有する半導体と、
接続電極と、
前記第１のトランジスタの下方の絶縁層と、
前記絶縁層の下方の第２のトランジスタと、を有し、
前記接続電極は、第２の導電層と、第３の導電層と、を有し、
前記第２の導電層は、前記半導体の開口部の側面と接する領域と、前記第１の導電層の側面と接する領域と、を有し、
前記第３の導電層は、前記半導体の開口部の側面と接する領域を有さず、
前記第３の導電層は、前記第１の導電層の側面と接する領域を有さず、
前記第２の導電層は、金属窒化物を有する半導体装置。
【請求項３】
第１の導電層と、
前記第１の導電層と重なる領域と、第１のトランジスタのチャネル形成領域と、を有する半導体と、
接続電極と、
前記第１のトランジスタの下方の絶縁層と、
前記絶縁層の下方の第２のトランジスタと、を有し、
前記接続電極は、第２の導電層と、第３の導電層と、を有し、
前記第２の導電層は、前記半導体の開口部の側面と接する領域と、前記第１の導電層の側面と接する領域と、を有し、
前記第３の導電層は、前記半導体の開口部の側面と接する領域を有さず、
前記第３の導電層は、前記第１の導電層の側面と接する領域を有さず、
前記第３の導電層は、タンタル、タングステン、チタン、モリブデン、クロム、又はニオブのいずれかの金属を有し、
前記第２の導電層は、窒化タングステン、窒化モリブデン、又は窒化チタンを有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシ
ン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特
に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それら
の駆動方法、または、それらの製造方法に関する。
【０００２】
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる
装置全般を指す。トランジスタ、半導体回路は、半導体装置の一態様である。また、演算
装置、記憶装置、撮像装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池
等を含む）、及び電子機器は半導体装置を有している場合がある。
【背景技術】
【０００３】
半導体材料を用いてトランジスタを構成する技術が注目されている。該トランジスタは
集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに
広く応用されている。トランジスタに適用可能な半導体材料としてシリコン系半導体材料
が広く知られているが、その他の材料として酸化物半導体が注目されている。
【０００４】
例えば、酸化物半導体として酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用い
てトランジスタを作製する技術が開示されている（特許文献１及び特許文献２参照）。
【０００５】
また、近年では電子機器の高性能化、小型化、または軽量化に伴い、微細化されたトラ
ンジスタなどの半導体素子を高密度に集積した集積回路の要求が高まっている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の一態様は、集積度の高い半導体装置を提供することを課題の一とする。
【０００８】
また、本発明の他の一態様は、信頼性の高い半導体装置を提供することを課題の一つと
する。
【０００９】
または、半導体装置に良好な電気特性を付与することを課題の一とする。または、信頼
性の高い半導体装置を提供することを課題の一とする。または、新規な構成の半導体装置
を提供することを課題の一とする。
【００１０】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の
一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課
題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、
図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１１】
本発明の一態様は、第１の素子と、当該第１の素子の上の第１の絶縁体と、当該第１の
絶縁体の上の第１のバリア膜と、当該第１のバリア膜の上の第１の導電体と、当該第１の
導電体の上の第２のバリア膜と、当該第２のバリア膜の上の第２の絶縁体と、当該第２の
絶縁体の上の半導体と、を有し、当該第１の導電体は、当該第１のバリア膜と当該第２の
バリア膜に囲われている半導体装置である。
【００１２】
また、本発明の他の一態様は、第１の素子と、当該第１の素子の上の第１の絶縁体と、
当該第１の絶縁体の上の第１のバリア膜と、当該第１のバリア膜の上の第１の導電体と、
当該第１の導電体の上の第２のバリア膜と、当該第２のバリア膜の上の第２の絶縁体と、
当該第２の絶縁体の上の半導体と、を有し、当該第１の絶縁体は、溝又は開口を有し、当
該第１の導電体の少なくとも一部は、当該溝又は開口に設けられ、当該第１の導電体は、
当該第１のバリア膜と当該第２のバリア膜に囲われている半導体装置である。
【００１３】
また、本発明の他の一態様は、半導体と、当該半導体の上に接する第１の導電体と、当
該半導体及び当該第１の導電体に設けられた開口に設けられた第２の導電体と、を有する
半導体装置である。
【００１４】
また、本発明の他の一態様は、第１の素子と、当該第１の素子の上の第１の絶縁体と、
当該第１の絶縁体の上の第１のバリア膜と、当該第１のバリア膜の上の第１の導電体と、
当該第１の導電体の上の第２のバリア膜と、当該第２のバリア膜の上の第２の絶縁体と、
当該第２の絶縁体の上の半導体と、当該半導体の上に接する第２の導電体と、当該半導体
及び当該第２の導電体に設けられた開口に設けられた当該第１の素子と電気的に接続する
第３の導電体と、を有する半導体装置である。
【００１５】
また、本発明の他の一態様は、第１の素子と、当該第１の素子の上の第１の絶縁体と、
当該第１の絶縁体の上の第１のバリア膜と、当該第１のバリア膜の上の第１の導電体と、
当該第１の導電体の上の第２のバリア膜と、当該第２のバリア膜の上の第２の絶縁体と、
当該第２の絶縁体の上の半導体と、当該半導体の上に接する第２の導電体と、当該半導体
及び当該第２の導電体の上の第３の絶縁体と、当該半導体と当該第３の絶縁体を介して重
なる第３の導電体と、を有し、当該第１の絶縁体は溝又は開口を有し、当該第１の導電体
の少なくとも一部は、当該溝又は開口に設けられ、当該第１の導電体は、当該第１のバリ
ア膜と当該第２のバリア膜に囲われ、当該半導体及び当該第２の導電体に設けられた開口
に設けられた当該第１の素子と電気的に接続する第４の導電体と、を有する半導体装置で
ある。
【００１６】
また、本発明の他の一態様は、第１の素子と、当該第１の素子の上の第１の絶縁体と、
当該第１の絶縁体の上の第１のバリア膜と、当該第１のバリア膜の上の第１の導電体と、
当該第１の導電体の上の第２のバリア膜と、当該第２のバリア膜の上の第２の絶縁体と、
当該第２の絶縁体の上の半導体と、当該半導体の上に接する第２の導電体と、当該半導体
及び当該第２の導電体の上の第３の絶縁体と、当該半導体と当該第３の絶縁体を介して重
なる第３の導電体と、当該第３の導電体の上の第３のバリア膜と、当該第３のバリア膜の
上の第２の素子と、を有し、当該第１の導電体は、当該第１のバリア膜と当該第２のバリ
ア膜に囲われ、当該半導体及び当該第２の導電体に設けられた開口に設けられた当該第１
の素子及び当該第２の素子と電気的に接続する第４の導電体と、を有する半導体装置であ
る。
【００１７】
また、本発明の他の一態様は、第１の素子と、当該第１の素子の上の第１の絶縁体と、
当該第１の絶縁体の上の第１のバリア膜と、当該第１のバリア膜の上の第１の導電体と、
当該第１の導電体の上の第２のバリア膜と、当該第２のバリア膜の上の第２の絶縁体と、
当該第２の絶縁体の上の半導体と、当該半導体の上に接する第２の導電体と、当該半導体
及び当該第２の導電体の上の第３の絶縁体と、当該半導体と当該第３の絶縁体を介して重
なる第３の導電体と、当該第３の導電体の上の第３のバリア膜と、当該第３のバリア膜の
上の第２の素子と、を有し、当該第１の絶縁体は、溝又は開口を有し、当該第１の導電体
の少なくとも一部は、当該溝又は開口に設けられ、当該第１の導電体は、当該第１のバリ
ア膜と当該第２のバリア膜に囲われ、当該半導体及び当該第２の導電体に設けられた開口
に設けられた当該第１の素子及び当該第２の素子と電気的に接続する第４の導電体と、を
有する半導体装置である。
【００１８】
また、上記第１、第２及び第３のバリア膜は、それぞれ、窒化シリコン、窒化酸化シリ
コン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸
化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウムのうち、
少なくとも一を含むことが好ましい。
【００１９】
また、上記第２のバリア膜には、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜、Ｉｎ−Ｓｎ系
酸窒化物半導体膜、Ｉｎ−Ｇａ系酸窒化物半導体膜、Ｉｎ−Ｚｎ系酸窒化物半導体膜、Ｓ
ｎ系酸窒化物半導体膜、Ｉｎ系酸窒化物半導体膜、金属窒化膜（ＩｎＮ、ＺｎＮ等）等を
用いることができ、これらの材料の内、少なくとも一、若しくは、複数の材料の積層であ
ってもよい。
【００２０】
また、上記第１のバリア膜と上記半導体の間に、酸化物を含む絶縁膜を有し、当該絶縁
膜は、化学量論的組成を満たす酸素よりも多くの酸素を含む領域を有することが好ましい
。
【００２１】
また、上記酸化物を含む絶縁膜は、含有する水素の濃度が、５×１０１８ａｔｏｍｓ／
ｃｍ３未満の領域を有することが好ましい。
【００２２】
また、上記半導体は、含有する水素の濃度が、５×１０１８ａｔｏｍｓ／ｃｍ３未満の
領域を有することが好ましい。
【００２３】
また、上記第２の素子はトランジスタであり、第３の絶縁体が該トランジスタのゲート
絶縁膜であり、そのゲート絶縁膜は、含有する水素の濃度が、５×１０１８ａｔｏｍｓ／
ｃｍ３未満の領域を有することが好ましい。
【００２４】
また、上記トランジスタは、サブスレッショルドスイング値が６０ｍＶ／ｄｅｃ．以上
、１００ｍＶ／ｄｅｃ．以下であることが好ましい。
【発明の効果】
【００２５】
本発明の一態様によれば、微細化に適した半導体装置を提供することができる。
【００２６】
または、半導体装置に良好な電気特性を付与することができる。または、信頼性の高い
半導体装置を提供することができる。または、新規な構成の半導体装置等を提供すること
ができる。なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、
本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以
外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明
細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００２７】
【図１】実施の形態に係る、半導体装置の構成例。
【図２】実施の形態に係る、半導体装置に含まれる積層構造を説明する図。
【図３】実施の形態に係る、半導体装置の作製方法例を説明する図。
【図４】実施の形態に係る、半導体装置の作製方法例を説明する図。
【図５】実施の形態に係る、半導体装置の作製方法例を説明する図。
【図６】実施の形態に係る、半導体装置の作製方法例を説明する図。
【図７】実施の形態に係る、半導体装置の回路図及び構成例。
【図８】実施の形態に係る、半導体装置の構成例。
【図９】実施の形態に係る、半導体装置の構成例。
【図１０】実施の形態に係る、半導体装置の構成例。
【図１１】実施の形態に係る、半導体装置の構成例。
【図１２】実施の形態に係る、半導体装置の構成例。
【図１３】実施の形態に係る、半導体装置の構成例。
【図１４】ＣＡＡＣ−ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ−ＯＳの断面模式図。
【図１５】ＣＡＡＣ−ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。
【図１６】ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。
【図１７】ＣＡＡＣ−ＯＳの電子回折パターンを示す図。
【図１８】Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。
【図１９】ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳの成膜モデルを説明する模式図。
【図２０】ＩｎＧａＺｎＯ４の結晶、およびペレットを説明する図。
【図２１】ＣＡＡＣ−ＯＳの成膜モデルを説明する模式図。
【図２２】実施の形態に係る、回路図。
【図２３】実施の形態に係る、ＲＦデバイスの構成例。
【図２４】実施の形態に係る、ＣＰＵの構成例。
【図２５】実施の形態に係る、記憶素子の回路図。
【図２６】実施の形態に係る、表示装置の回路図。
【図２７】実施の形態に係る、電子機器。
【図２８】実施の形態に係る、ＲＦデバイスの使用例。
【図２９】実施の形態に係る、バンド構造を説明する図。
【図３０】実施の形態に係る、半導体装置の作製方法例を説明する図。
【図３１】実施の形態に係る、半導体装置の作製方法例を説明する図。
【図３２】実施の形態に係る、半導体装置の作製方法例を説明する図。
【図３３】実施の形態に係る、半導体装置の作製方法例を説明する図。
【図３４】実施の形態に係る、半導体装置の作製方法例を説明する図。
【図３５】実施の形態に係る、半導体装置の構成例。
【図３６】実施の形態に係る、半導体装置の構成例。
【図３７】実施の形態に係る、半導体装置の構成例。
【発明を実施するための形態】
【００２８】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定
されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更
し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態
の記載内容に限定して解釈されるものではない。
【００２９】
なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には
同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様
の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
【００３０】
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、
明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されな
い。
【００３１】
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避ける
ために付すものであり、数的に限定するものではない。
【００３２】
なお、本明細書等において、電極と、電極と電気的に接続する配線とが一体物であって
もよい。すなわち、配線の一部が電極として機能する場合や、電極の一部が配線として機
能する場合もある。
【００３３】
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制
御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは
、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓ
ｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ
）を含む。
【００３４】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置
されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略
平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。
また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態
をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、
二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【００３５】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表
す。
【００３６】
（実施の形態１）
［積層構造の構成例］
以下では、本発明の一態様の半導体装置に適用することのできる、トランジスタ１００
を含む積層体１０の例について説明する。図１は、以下で示す積層体１０の断面概略図で
ある。
【００３７】
なお、積層体１０の上層又は下層に様々な素子を形成し、重ねることが出来る。図２に
は、積層体２０の上に積層体１０、積層体１０の上に積層体３０を積層した例を示した。
例えば、積層体２０として単結晶シリコン半導体を形成した上に、積層体１０を形成し、
さらに上に積層体３０として容量などの素子を形成することも可能である。
【００３８】
積層体１０には、絶縁体１０１の上面に接する絶縁体１０２と、絶縁体１０２に形成さ
れた溝、又は、開口と、当該溝、又は、開口の内側と絶縁体１０２の上面とに接するバリ
ア膜１０３と、絶縁体１０２の溝、又は、開口内にバリア膜１０３を介して設けられた導
電体１０４ａと、導電体１０４ａの上面に接するバリア膜１０５ａと、バリア膜１０３の
上面とバリア膜１０５ａの上面とに接する絶縁体１０６と、絶縁体１０６の上面に接する
半導体１０７ａと、半導体１０７ａの上面に接する半導体１０８ａと、半導体１０８ａの
上面に接し、半導体１０８ａと重なる領域で離間する導電体１０９ｂ及び導電体１０９ｃ
と、少なくとも導電体１０９ｂ、導電体１０９ｃ、半導体１０８ａ、及び半導体１０７ａ
に設けられた開口内に設けられた複数のプラグ１２０ａ、１２０ｂと、半導体１０８ａの
上面に接する半導体１１３と、半導体１１３の上面に接する絶縁体１１４と、絶縁体１１
４の上面に接する導電体１１５と、少なくとも半導体１０７ａ、半導体１０８ａ、半導体
１１３を覆うバリア膜１１６とが設けられている。
【００３９】
導電体１０４ａとバリア膜１０５ａは、半導体１０８ａに重畳して設けられる。導電体
１０４ａは、第２のゲート電極としての機能を有する。
【００４０】
また、導電体１０４ａが、バリア膜１０３及びバリア膜１０５ａに囲われているため、
導電体１０４ａの酸化を防ぐことが出来る。
【００４１】
導電体１０９ｂ及び、１０９ｃは、一方がソース電極として機能し、他方がドレイン電
極として機能する。また、プラグ１２０ａ、１２０ｂは、少なくとも側面が半導体１０８
ａと接するため、プラグ１２０ａ、１２０ｂの一方がソース電極として機能し、他方がド
レイン電極として機能する。なお、プラグ１２０ａは導電体１１１ｂ及び１１２ａからな
り、プラグ１２０ｂは導電体１１１ｃ及び１１２ｂからなる。
【００４２】
また、プラグ１２０ａ、１２０ｂが、導電体１０９ｂ、１０９ｃ及び半導体１０８ａ、
半導体１０７ａに設けられた開口に形成されるため、半導体装置を微細化することが出来
る。
【００４３】
絶縁体１１４は、半導体１０８ａと導電体１１５との間に設けられ、ゲート絶縁膜とし
て機能する。
【００４４】
導電体１１５は、半導体１０８ａに重畳して設けられ、第１のゲート電極としての機能
を有する。
【００４５】
なお、トランジスタ１００には、少なくとも半導体１０８ａ、絶縁体１１４、導電体１
１５などが含まれる。
【００４６】
絶縁体１０１には、５０ｎｍ程度の厚さを有する窒化シリコンを用いると好ましい。ま
た、絶縁体１０２には、１５０ｎｍ程度の厚さを有する、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈ
ｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）を用いて成膜した酸化シリコンを用いると好まし
い。
【００４７】
絶縁体１０２は絶縁体１０１とエッチングの選択比が取れる材料であれば良い。また、
絶縁体１０１及び絶縁体１０２のそれぞれは、例えば酸化シリコン、酸化窒化シリコン、
窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化
アルミニウム、窒化アルミニウムなどを用いることもでき、積層または単層でもよい。
【００４８】
絶縁体１０２はその下層に設けられる構造物などによって生じる段差を平坦化する平坦
化層として機能する。絶縁体１０２の上面は、その上面の平坦性を高めるためにＣＭＰ（
Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等を用いた平坦化処
理により平坦化されていてもよい。
【００４９】
バリア膜１０３及びバリア膜１１６に用いることのできる材料としては、窒化シリコン
、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒
化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフ
ニウムなどが挙げられる。特に、酸化アルミニウムは水や水素に対するバリア性に優れて
いるため好ましい。
【００５０】
バリア膜１０３及びバリア膜１１６は水や水素を透過しにくい材料の層のほかに、他の
絶縁材料を含む層を積層させて用いてもよい。例えば、酸化シリコンまたは酸化窒化シリ
コンを含む層、金属酸化物を含む層などを積層させて用いてもよい。
【００５１】
ここで、バリア膜１０３よりも下層では、水素や水などを出来る限り低減あるいは、脱
ガスを抑制させておくことが好ましい。水素や水は酸化物半導体にとって電気特性の変動
を引き起こす要因となりうる。またバリア膜１０３を介して下層から上層へ拡散する水素
や水は、バリア膜１０３により抑制することができる。
【００５２】
バリア膜１０３よりも下層に位置する各層に含まれる水素や水を出来る限り低減あるい
は、脱ガスを抑制させるため、バリア膜１０３を形成する前、またはバリア膜１０３にプ
ラグ１２０ａ、１２０ｂを形成するための開口を形成した直後に、バリア膜１０３よりも
下層に含まれる水素や水を除去するための加熱処理を施すことが好ましい。半導体装置を
構成する導電膜などの耐熱性や、トランジスタの電気特性が劣化しない程度であれば、加
熱処理の温度は高いほど好ましい。具体的には、例えば４５０℃以上、好ましくは４９０
℃以上、より好ましくは５３０℃以上の温度とすればよいが、６５０℃以上で行ってもよ
い。不活性ガス雰囲気下または減圧雰囲気下で１時間以上、好ましくは５時間以上、より
好ましくは１０時間以上の加熱処理を行うことが好ましい。また加熱処理の温度は半導体
装置に含まれる配線、電極またはプラグの材料の耐熱性を考慮して決定すればよいが、例
えば当該材料の耐熱性が低い場合には、５５０℃以下、または６００℃以下、または６５
０℃以下、または８００℃以下の温度で行えばよい。またこのような加熱処理は、少なく
とも１回以上行えばよいが、複数回行うとより好ましい。
【００５３】
また、バリア膜１０３及びバリア膜１１６は、酸素を透過しにくい材料を用いることが
好ましい。上述した材料は、水素、水に加え酸素に対してもバリア性に優れた材料である
。このような材料を用いることで、絶縁体１０６を加熱した時に放出される酸素がバリア
膜１０３よりも下層に、また、バリア膜１１６よりも上層に拡散することを抑制すること
ができる。その結果、絶縁体１０６から放出され、半導体１０７ａ、半導体１０８ａ、半
導体１１３に供給されうる酸素の量を増大させることができる。
【００５４】
このように、バリア膜１０３よりも下層に位置する各層に含まれる水素や水の濃度を減
少する、または水素や水を除去し、さらにバリア膜１０３により水素や水が半導体１０７
ａ、半導体１０８ａ、半導体１１３へ拡散することを抑制する。そのため、半導体１０７
ａ、半導体１０８ａ、半導体１１３の各層における水素及び水の含有量を、極めて低いも
のとすることができる。例えば、半導体１０７ａ、半導体１０８ａ、半導体１１３、また
は絶縁体１１４に含まれる水素濃度を５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは
１×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは３×１０１７ａｔｏｍｓ／ｃｍ
３未満にまで低減することができる。
【００５５】
導電体１０４ａとしては、タンタル、タングステン、チタン、モリブデン、クロム、ニ
オブ等から選択された金属、またはこれらの金属を主成分とする合金材料若しくは化合物
材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いる
ことができる。また、金属窒化物膜と上記の金属膜の積層構造を用いてもよい。金属窒化
物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金
属窒化物膜を設けることにより、金属膜の密着性を向上させることができ、剥離を防止す
ることができる。
【００５６】
また、導電体１０４ａは、インジウム錫酸化物、酸化タングステンを含むインジウム酸
化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化
物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加
したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、
上記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。
【００５７】
例えば、導電体１０４ａは、３層の積層構造とすることも出来る。一層目をチタン、当
該一層目の上の二層目として窒化チタン、当該二層目の上の三層目としてタングステンと
いう積層構造としても良い。
【００５８】
このバリア膜１０５ａは、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜、Ｉｎ−Ｓｎ系酸窒化
物半導体膜、Ｉｎ−Ｇａ系酸窒化物半導体膜、Ｉｎ−Ｚｎ系酸窒化物半導体膜、Ｓｎ系酸
窒化物半導体膜、Ｉｎ系酸窒化物半導体膜、金属窒化膜（ＩｎＮ、ＺｎＮ等）等を設ける
ことが出来る。これらの膜は５ｅＶ以上、好ましくは５．５ｅＶ以上の仕事関数を有し、
酸化物半導体の電子親和力よりも大きい値であるため、酸化物半導体を用いたトランジス
タのしきい値電圧をプラスにシフトすることができ、所謂ノーマリーオフ特性のスイッチ
ング素子を実現できる。例えば、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる場合、少
なくとも半導体１０７ａより高い窒素濃度、具体的には７原子％以上の窒素を含むＩｎ−
Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる。
【００５９】
バリア膜１０５ａは、酸素を拡散しにくい材料を用いることが好ましい。これにより、
導電体１０４ａの酸化を防ぐことができ、導電体１０４ａの抵抗値の増加を防ぐことが出
来る。
【００６０】
絶縁体１０６は、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい
。
【００６１】
加熱により酸素を脱離する酸化物材料として、化学量論的組成を満たす酸素よりも多く
の酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの
酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。化学量論的組成を満たす酸素
よりも多くの酸素を含む酸化物膜は、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ  Ｄ
ｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素
の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔ
ｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温
度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好まし
い。
【００６２】
例えばこのような材料として、酸化シリコンまたは酸化窒化シリコンを含む材料を用い
ることが好ましい。または、金属酸化物を用いることもできる。当該金属酸化物としては
、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イ
ットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。な
お、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有
量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量
が多い材料を示す。半導体材料として酸化物半導体を用いた場合、絶縁体１０６から脱離
した酸素が酸化物半導体に供給され、酸化物半導体中の酸素欠損を低減することが可能と
なる。その結果、トランジスタの電気特性の変動を抑制し、信頼性を高めることができる
。
【００６３】
また、絶縁体１０６の形成前に、バリア膜１０３の上面とバリア膜１０５ａの上面とに
段差がない構造にすれば、絶縁体１０６を薄く形成することが可能になる。
【００６４】
半導体１０８ａは、チャネルが形成される領域において、シリコン系半導体などの半導
体を含んでいてもよい。特に、半導体１０８ａは、シリコンよりもバンドギャップの大き
な半導体を含むことが好ましい。好適には、半導体１０８ａは酸化物半導体を含んで構成
される。シリコンよりもバンドギャップが広く、且つキャリア密度の小さい半導体材料を
用いると、トランジスタのオフ状態における電流を低減できるため好ましい。
【００６５】
例えば、上記酸化物半導体として、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ
）を含むことが好ましい。より好ましくは、Ｉｎ−Ｍ−Ｚｎ系酸化物（ＭはＡｌ、Ｔｉ、
Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）で表記される酸化物を含
む。
【００６６】
特に、半導体として、複数の結晶部を有し、当該結晶部はｃ軸が半導体の被形成面、ま
たは半導体の上面に対し垂直に配向し、且つ隣接する結晶部間には粒界を有さない酸化物
半導体膜を用いることが好ましい。
【００６７】
半導体としてこのような材料を用いることで、電気特性の変動が抑制され、信頼性の高
いトランジスタを実現できる。
【００６８】
なお、半導体に適用可能な酸化物半導体の好ましい形態とその形成方法については、後
の実施の形態で詳細に説明する。
【００６９】
本発明の一態様の半導体装置は、酸化物半導体と、該酸化物半導体と重なる絶縁体との
間に、酸化物半導体を構成する金属元素のうち、少なくとも一の金属元素を構成元素とし
て含む酸化物を有することが好ましい。これにより、酸化物半導体と、該酸化物半導体と
重なる絶縁体との界面にトラップ準位が形成されることを抑制することができる。
【００７０】
すなわち、本発明の一態様は、酸化物半導体の少なくともチャネル形成領域における上
面および底面が、酸化物半導体の界面準位形成防止のためのバリア膜として機能する酸化
物に接する構成とすることが好ましい。このような構成とすることにより、酸化物半導体
中および界面においてキャリアの生成要因となる酸素欠損の生成および不純物の混入を抑
制することが可能となるため、酸化物半導体を高純度真性化することができる。高純度真
性化とは、酸化物半導体を真性または実質的に真性にすることをいう。よって、当該酸化
物半導体を含むトランジスタの電気特性の変動を抑制し、信頼性の高い半導体装置を提供
することが可能となる。
【００７１】
なお、本明細書等において実質的に真性という場合、酸化物半導体のキャリア密度は、
１×１０１７／ｃｍ３未満、１×１０１５／ｃｍ３未満、または１×１０１３／ｃｍ３未
満である。酸化物半導体を高純度真性化することで、トランジスタに安定した電気特性を
付与することができる。
【００７２】
半導体１０７ａは、絶縁体１０６と半導体１０８ａとの間に設けられている。
【００７３】
半導体１１３は、半導体１０８ａとゲート絶縁膜として機能する絶縁体１１４の間に設
けられている。
【００７４】
半導体１０７ａ及び半導体１１３は、それぞれ半導体１０８ａと同一の金属元素を一種
以上含む酸化物を含むことが好ましい。
【００７５】
なお、半導体１０８ａと半導体１０７ａの境界、及び半導体１０８ａと半導体１１３の
境界は不明瞭である場合がある。
【００７６】
例えば、半導体１０７ａおよび半導体１１３は、Ｉｎ若しくはＧａを含み、代表的には
、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｚｎ系酸化物、Ｉｎ−Ｍ−Ｚｎ系酸化物（ＭはＡｌ、Ｔｉ
、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）であり、且つ半導体１０８ａよりも伝
導帯の下端のエネルギーが真空準位に近い材料を用いる。代表的には、半導体１０７ａま
たは半導体１１３の伝導帯の下端のエネルギーと、半導体１０８ａの伝導帯の下端のエネ
ルギーとの差が、０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上、または０．１
５ｅＶ以上、且つ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下、または０．４ｅＶ以下とす
ることが好ましい。また、半導体１１３には、酸化ガリウムなどを用いることができる。
なお、場合によって半導体１１３は、ゲート絶縁膜の一部として機能する場合がある。
【００７７】
半導体１０８ａを挟むように設けられる半導体１０７ａおよび半導体１１３に、半導体
１０８ａに比べてスタビライザとして機能するＧａの含有量の多い酸化物を用いることに
より、半導体１０８ａからの酸素の放出を抑制することができる。
【００７８】
半導体１０８ａとして、例えばＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２の原子
数比のＩｎ−Ｇａ−Ｚｎ系酸化物を用いた場合、半導体１０７ａまたは半導体１１３とし
て、例えばＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：６：４、１：
６：８、１：６：１０、または１：９：６などの原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物を
用いることができる。なお、半導体１０８ａ、半導体１０７ａおよび半導体１１３の原子
数比はそれぞれ、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。また
、半導体１０７ａと半導体１１３は、組成の同じ材料を用いてもよいし、異なる組成の材
料を用いてもよい。
【００７９】
また、半導体１０８ａとしてＩｎ−Ｍ−Ｚｎ系酸化物を用いた場合、半導体１０８ａと
なる半導体膜を成膜するために用いるターゲットは、該ターゲットが含有する金属元素の
原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１としたときに、ｘ１／ｙ１の値が１／３以
上６以下、好ましくは１以上６以下であり、ｚ１／ｙ１が１／３以上６以下、好ましくは
１以上６以下の原子数比の酸化物を用いることが好ましい。なお、ｚ１／ｙ１を６以下と
することで、後述するＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の
原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、３：１：２などがある。
【００８０】
また、半導体１０７ａ、半導体１１３としてＩｎ−Ｍ−Ｚｎ系酸化物を用いた場合、半
導体１０７ａ、半導体１１３となる酸化物膜を成膜するために用いるターゲットは、該タ
ーゲットが含有する金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２としたとき
に、ｘ２／ｙ２＜ｘ１／ｙ１であり、ｚ２／ｙ２の値が１／３以上６以下、好ましくは１
以上６以下の原子数比の酸化物を用いることが好ましい。なお、ｚ２／ｙ２を６以下とす
ることで、後述するＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原
子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、１：３：６、１：３：８などが
ある。
【００８１】
また、半導体１０７ａおよび半導体１１３に、半導体１０８ａに比べて伝導帯の下端の
エネルギーが真空準位に近い材料を用いることにより、半導体１０８ａに主としてチャネ
ルが形成され、半導体１０８ａが主な電流経路となる。このように、チャネルが形成され
る半導体１０８ａを、同じ金属元素を含む半導体１０７ａおよび半導体１１３で挟持する
ことにより、これらの界面準位の生成が抑制され、トランジスタの電気特性における信頼
性が向上する。
【００８２】
なお、これに限られず、必要とするトランジスタの半導体特性及び電気特性（電界効果
移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とする
トランジスタの半導体特性を得るために、半導体１０８ａ、半導体１０７ａ、半導体１１
３のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密
度等を適切なものとすることが好ましい。
【００８３】
ここで、半導体１０７ａと半導体１０８ａとの間には、半導体１０７ａと半導体１０８
ａとの混合領域を有する場合がある。また、半導体１０８ａと半導体１１３との間には、
半導体１０８ａと半導体１１３との混合領域を有する場合がある。混合領域は、界面準位
密度が低くなる。そのため、半導体１０７ａ、半導体１０８ａおよび半導体１１３の積層
体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう
。）バンド構造となる。
【００８４】
ここで、バンド構造について説明する（図２９（Ａ）、（Ｂ））。バンド構造は、理解
を容易にするため絶縁体１０６、半導体１０７ａ、半導体１０８ａ、半導体１１３および
ゲート絶縁膜として機能する絶縁体１１４の伝導帯下端のエネルギー（Ｅｃ）を示す。
【００８５】
図２９（Ａ）、図２９（Ｂ）に示すように、半導体１０７ａ、半導体１０８ａ、半導体
１１３において、伝導帯下端のエネルギーが連続的に変化する。これは、半導体１０７ａ
、半導体１０８ａ、半導体１１３を構成する元素が共通することにより、酸素が相互に拡
散しやすい点からも理解される。したがって、半導体１０７ａ、半導体１０８ａ、半導体
１１３は組成が異なる層の積層体ではあるが、物性的に連続であるということもできる。
【００８６】
主成分を共通として積層された酸化物半導体は、各層を単に積層するのではなく連続接
合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構
造）が形成されるように作製する。すなわち、各層の界面にトラップ中心や再結合中心の
ような欠陥準位を形成するような不純物が存在しないように積層構造を形成する。仮に、
積層された多層膜の層間に不純物が混在していると、エネルギーバンドの連続性が失われ
、界面でキャリアがトラップあるいは再結合により消滅してしまう。
【００８７】
なお、図２９（Ａ）では、半導体１０７ａと半導体１１３のＥｃが同様である場合につ
いて示したが、それぞれが異なっていてもよい。例えば、半導体１０７ａよりも半導体１
１３のＥｃが高いエネルギーを有する場合、バンド構造の一部は、図２９（Ｂ）のように
示される。
【００８８】
図２９（Ａ）、図２９（Ｂ）より、半導体１０８ａがウェル（井戸）となり、チャネル
が半導体１０８ａに形成されることがわかる。なお、半導体１０７ａ、半導体１０８ａ、
半導体１１３は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸（Ｕ  
Ｓｈａｐｅ  Ｗｅｌｌ）とも呼ぶことができる。また、このような構成で形成されたチャ
ネルを埋め込みチャネルということもできる。
【００８９】
なお、半導体１０７ａおよび半導体１１３と、酸化シリコン膜などの絶縁膜との界面近
傍には、不純物や欠陥に起因したトラップ準位が形成され得る。半導体１０７ａおよび半
導体１１３があることにより、半導体１０８ａと当該トラップ準位とを遠ざけることがで
きる。ただし、半導体１０７ａまたは半導体１１３のＥｃと、半導体１０８ａのＥｃとの
エネルギー差が小さい場合、半導体１０８ａの電子が該エネルギー差を越えてトラップ準
位に達することがある。トラップ準位に電子が捕獲されることで、絶縁膜界面にマイナス
の固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
【００９０】
したがって、トランジスタのしきい値電圧の変動を低減するには、半導体１０７ａおよ
び半導体１１３のＥｃと、半導体１０８ａとの間にエネルギー差を設けることが必要とな
る。それぞれの当該エネルギー差は、０．１ｅＶ以上が好ましく、０．１５ｅＶ以上がよ
り好ましい。
【００９１】
なお、半導体１０７ａ、半導体１０８ａ、半導体１１３には、結晶部が含まれることが
好ましい。特にｃ軸に配向した結晶を用いることでトランジスタに安定した電気特性を付
与することができる。
【００９２】
また、図２９（Ｂ）に示すようなバンド構造において、半導体１１３を設けず、半導体
１０８ａとゲート絶縁膜として機能する絶縁体１１４の間にＩｎ−Ｇａ系酸化物（たとえ
ば、原子数比でＩｎ：Ｇａ＝７：９３）を設けてもよい。
【００９３】
半導体１０８ａは、半導体１０７ａおよび半導体１１３よりも電子親和力の大きい酸化
物を用いる。例えば、半導体１０８ａとして、半導体１０７ａおよび半導体１１３よりも
電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以
下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下の酸化物を用いる。なお、電子親
和力は、真空準位と伝導帯下端のエネルギーとの差である。
【００９４】
ここで、半導体１０８ａの厚さは、少なくとも半導体１０７ａよりも厚く形成すること
が好ましい。半導体１０８ａが厚いほど、トランジスタのオン電流を高めることができる
。また、半導体１０７ａは、半導体１０８ａの界面準位の生成を抑制する効果が失われな
い程度の厚さであればよい。例えば、半導体１０８ａの厚さは、半導体１０７ａの厚さに
対して、１倍よりも大きく、好ましくは２倍以上、より好ましくは４倍以上、より好まし
くは６倍以上とすればよい。なお、トランジスタのオン電流を高める必要のない場合には
その限りではなく、半導体１０７ａの厚さを半導体１０８ａの厚さ以上としてもよい。
【００９５】
また、半導体１１３も半導体１０７ａと同様に、半導体１０８ａの界面準位の生成を抑
制する効果が失われない程度の厚さであればよい。例えば、半導体１０７ａと同等または
それ以下の厚さとすればよい。半導体１１３が厚いと、ゲート電極として機能する導電体
１１５による電界が半導体１０８ａに届きにくくなる恐れがあるため、半導体１１３は薄
く形成することが好ましい。例えば、半導体１０８ａの厚さよりも薄くすればよい。なお
これに限られず、半導体１１３の厚さはゲート絶縁膜として機能する絶縁体１１４の耐圧
を考慮して、トランジスタを駆動させる電圧に応じて適宜設定すればよい。
【００９６】
ここで、例えば半導体１０８ａが、構成元素の異なる絶縁体（例えば酸化シリコン膜を
含む絶縁体など）と接する場合、これらの界面に界面準位が形成され、該界面準位はチャ
ネルを形成することがある。このような場合、しきい値電圧の異なるトランジスタが出現
し、トランジスタの見かけ上のしきい値電圧が変動することがある。しかしながら、本構
成のトランジスタにおいては、半導体１０８ａを構成する金属元素を一種以上含んで半導
体１０７ａを有しているため、半導体１０７ａと半導体１０８ａとの界面に界面準位を形
成しにくくなる。よって半導体１０７ａを設けることにより、トランジスタのしきい値電
圧などの電気特性のばらつきや変動を低減することができる。
【００９７】
また、ゲート絶縁膜として機能する絶縁体１１４と半導体１０８ａとの界面にチャネル
が形成される場合、該界面で界面散乱がおこり、トランジスタの電界効果移動度が低下す
る場合がある。しかしながら、本構成のトランジスタにおいては、半導体１０８ａを構成
する金属元素を一種以上含んで半導体１１３を有しているため、半導体１０８ａと半導体
１１３との界面ではキャリアの散乱が起こりにくく、トランジスタの電界効果移動度を高
くすることができる。
【００９８】
導電体１０９ｂ及び導電体１０９ｃは、アルミニウム、チタン、クロム、ニッケル、銅
、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからな
る単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例
えば、シリコンを含むアルミニウム膜の単層構造、チタン膜上にアルミニウム膜を積層す
る二層構造、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム
−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構
造、タングステン膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、その
チタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその
上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデ
ン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜
を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等が
ある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい
。
【００９９】
絶縁体１１４は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ア
ルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ系金属酸化物、窒化シリコ
ンなどを用いればよく、積層または単層で設ける。
【０１００】
また、絶縁体１１４として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加され
たハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネ
ート（ＨｆＡｌｘＯｙＮｚ）、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いてもよい
。
【０１０１】
また、絶縁体１１４として、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸
化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウ
ム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁
膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの
窒化物絶縁膜、またはこれらの混合材料を用いてもよい。
【０１０２】
また、絶縁体１１４として、絶縁体１０６と同様に、化学量論的組成を満たす酸素より
も多くの酸素を含む酸化物絶縁膜を用いることが好ましい。
【０１０３】
なお、特定の材料をゲート絶縁膜に用いると、特定の条件でゲート絶縁膜に電子を捕獲
せしめて、しきい値電圧を増大させることもできる。例えば、酸化シリコンと酸化ハフニ
ウムの積層膜のように、ゲート絶縁膜の一部に酸化ハフニウム、酸化アルミニウム、酸化
タンタルのような電子捕獲準位の多い材料を用い、より高い温度（半導体装置の使用温度
あるいは保管温度よりも高い温度、あるいは、１２５℃以上４５０℃以下、代表的には１
５０℃以上３００℃以下）の下で、ゲート電極の電位をソース電極やドレイン電極の電位
より高い状態を、１秒以上、代表的には１分以上維持することで、半導体層からゲート電
極に向かって、電子が移動し、そのうちのいくらかは電子捕獲準位に捕獲される。
【０１０４】
このように電子捕獲準位に必要な量の電子を捕獲させたトランジスタは、しきい値電圧
がプラス側にシフトする。ゲート電極の電圧の制御によって電子の捕獲する量を制御する
ことができ、それに伴ってしきい値電圧を制御することができる。また、電子を捕獲せし
める処理は、トランジスタの作製過程におこなえばよい。
【０１０５】
例えば、トランジスタのソース電極あるいはドレイン電極に接続する配線メタルの形成
後、あるいは、前工程（ウェハー処理）の終了後、あるいは、ウェハーダイシング工程後
、パッケージ後等、工場出荷前のいずれかの段階で行うとよい。いずれの場合にも、その
後に１２５℃以上の温度に１時間以上さらされないことが好ましい。
【０１０６】
導電体１１５は、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、
タングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属
を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムの
いずれか一または複数から選択された金属を用いてもよい。また、リン等の不純物元素を
ドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイド
を用いてもよい。また、導電体１１５は、単層構造でも、二層以上の積層構造としてもよ
い。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を
積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタ
ングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタング
ステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、
さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、
タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一
または複数の金属を組み合わせた合金膜を用いてもよい。
【０１０７】
また、導電体１１５は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化
物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物
、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加し
たインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上
記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。
【０１０８】
また、導電体１１５には、仕事関数を調整する材料として、チタンナイトライド、タン
タルナイトライド、タングステン、窒化タングステン、ルテニウム、Ｎ型多結晶シリコン
、Ｐ型多結晶シリコン等を用いることも出来る。例えば、トランジスタ１００をノーマリ
ーオフ化させるために、仕事関数の高い材料を用いると良い。仕事関数の高い材料として
は、タングステン、窒化タングステン、ルテニウムなどがある。
【０１０９】
また、導電体１１５と絶縁体１１４との間に、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜、
Ｉｎ−Ｓｎ系酸窒化物半導体膜、Ｉｎ−Ｇａ系酸窒化物半導体膜、Ｉｎ−Ｚｎ系酸窒化物
半導体膜、Ｓｎ系酸窒化物半導体膜、Ｉｎ系酸窒化物半導体膜、金属窒化膜（ＩｎＮ、Ｚ
ｎＮ等）等を設けてもよい。これらの膜は５ｅＶ以上、好ましくは５．５ｅＶ以上の仕事
関数を有し、酸化物半導体の電子親和力よりも大きい値であるため、酸化物半導体を用い
たトランジスタのしきい値電圧をプラスにシフトすることができ、所謂ノーマリーオフ特
性のスイッチング素子を実現できる。例えば、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を用
いる場合、少なくとも半導体１０８ａより高い窒素濃度、具体的には７原子％以上のＩｎ
−Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる。
【０１１０】
以上が構成例についての説明である。
【０１１１】
なお、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自
由に、組み合わせ、適用、置き換えて実施することができる。
【０１１２】
（実施の形態２）
［作製方法例］
以下では、上記構成例で示した半導体装置の作製方法の一例について、図３乃至図６を
用いて説明する。
【０１１３】
絶縁体１０１の上に絶縁体１０２を形成する。当該絶縁体１０１には、５０ｎｍ程度の
厚さを有する窒化シリコンを用いると好ましい。また、当該絶縁体１０２には、１５０ｎ
ｍ程度の厚さを有する、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａ
ｔｅ）を用いて成膜した酸化シリコンを用いると好ましい。
【０１１４】
絶縁体１０１及び絶縁体１０２のそれぞれは、例えば酸化シリコン、酸化窒化シリコン
、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸
化アルミニウム、窒化アルミニウムなどを用いることもでき、積層または単層でもよい。
【０１１５】
当該絶縁体１０１及び当該絶縁体１０２は、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃ
ａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法（熱ＣＶＤ法、ＰＥＣＶＤ（Ｐｌａｓｍａ
Ｅｎｈａｎｃｅｄ  ＣＶＤ）法等を含む）、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ
ＣＶＤ）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、ＡＬＤ（
Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＬＤ（Ｐｕｌｓｅｄ  Ｌａｓ
ｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＨＤＰ（Ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｐｌａｓｍａ）
−ＣＶＤ法、減圧ＣＶＤ法（ＬＰ−ＣＶＤ：ｌｏｗ  ｐｒｅｓｓｕｒｅ  ＣＶＤ）、常圧
ＣＶＤ法（ＡＰ−ＣＶＤ：ａｔｍｏｓｐｈｅｒｉｃ  ｐｒｅｓｓｕｒｅ  ＣＶＤ）、コリ
メートスパッタリング法、またはロングスロースパッタリング法等で成膜することにより
形成してもよい。
【０１１６】
特に、当該絶縁体をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、埋め
込み性を向上させることができるため好ましい。またプラズマによるダメージを減らすに
は、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
【０１１７】
次に加熱処理を行う。この加熱処理は、希ガスや窒素ガスなどの不活性ガス雰囲気下、
または減圧雰囲気下にて、例えば４９０℃以上基板の歪み点未満で行うことができる。
【０１１８】
この加熱処理により、絶縁体１０２を含み、これより下に形成されている積層体から水
素等、絶縁体１０２よりも上に形成される半導体に悪影響を及ぼす物質を脱離あるいは脱
ガスを抑制させる。なお、当該加熱処理は、行った方が好ましいが、特に必要が無ければ
省略することも可能である。また、次に説明する、絶縁体に開口又は溝を形成する工程が
終了したあとに行ってもよい。
【０１１９】
次に、当該絶縁体１０２に、開口又は溝を形成する。また、当該絶縁体１０２に開口を
設ける際には、当該絶縁体１０２は当該絶縁体１０１とエッチングの選択比が大きい材料
の組み合わせを選択することが望ましい。
【０１２０】
当該絶縁体１０２に開口又は溝を形成する際には、フォトリソグラフィ法等を用いるこ
とができる。当該絶縁体１０２上に、レジストマスクを形成し、当該絶縁体１０２の不要
な部分を除去する。その後、レジストマスクを除去することにより、当該絶縁体１０２に
開口又は溝を形成することができる。（図３（ａ））
【０１２１】
ここで、被加工膜の加工方法について説明する。被加工膜を微細に加工する場合には、
様々な微細加工技術を用いることができる。例えば、フォトリソグラフィ法等で形成した
レジストマスクに対してスリミング処理を施す方法を用いてもよい。また、フォトリソグ
ラフィ法等でダミーパターンを形成し、当該ダミーパターンにサイドウォールを形成した
後にダミーパターンを除去し、残存したサイドウォールをマスクとして用いて、被加工膜
をエッチングしてもよい。また被加工膜のエッチングとして、高いアスペクト比を実現す
るために、異方性のドライエッチングを用いることが好ましい。また、無機膜または金属
膜からなるハードマスクを用いてもよい。
【０１２２】
レジストマスクの形成に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３
６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる
。そのほか、紫外線やＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。
また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外
光（ＥＵＶ：Ｅｘｔｒｅｍｅ  Ｕｌｔｒａ−ｖｉｏｌｅｔ）やＸ線を用いてもよい。また
、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または
電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビーム
などのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
【０１２３】
また、レジストマスクとなるレジスト膜を形成する前に、被加工膜とレジスト膜との密
着性を改善する機能を有する有機樹脂膜を形成してもよい。当該有機樹脂膜は、例えばス
ピンコート法などにより、その下層の段差を被覆して表面を平坦化するように形成するこ
とができ、当該有機樹脂膜の上層に設けられるレジストマスクの厚さのばらつきを低減で
きる。また特に微細な加工を行う場合には、当該有機樹脂膜として、露光に用いる光に対
する反射防止膜として機能する材料を用いることが好ましい。このような機能を有する有
機樹脂膜としては、例えばＢＡＲＣ（Ｂｏｔｔｏｍ  Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ  
Ｃｏａｔｉｎｇ）膜などがある。当該有機樹脂膜は、レジストマスクの除去と同時に除去
するか、レジストマスクを除去した後に除去すればよい。
【０１２４】
次に、開口又は溝が形成された当該絶縁体１０２上に、バリア膜１０３を設ける。バリ
ア膜１０３としては、５０ｎｍ程度の厚みを有する酸化アルミニウムを用いると好ましい
。（図３（ｂ））
【０１２５】
バリア膜１０３より下層に設けられる積層体は、昇温脱離ガス分光法分析（ＴＤＳ分析
ともよぶ）によって測定される、基板表面温度が４００℃での水素分子の脱離量が、３０
０℃で水素分子の脱離量の１３０％以下、好ましくは１１０％以下であることが好ましい
。または、ＴＤＳ分析によって基板表面温度が４５０℃での水素分子の脱離量が、３５０
℃での脱離量の１３０％以下、好ましくは１１０％以下であることが好ましい。
【０１２６】
バリア膜１０３は、これよりも下層から水及び水素が上層に拡散することを抑制する機
能を有する層である。なお、バリア膜１０３はこの上方に設けられる電極または配線と、
下方に設けられる電極または配線とを電気的に接続するための開口やプラグを有していて
もよい。
【０１２７】
バリア膜１０３に用いることのできる材料としては、窒化シリコン、窒化酸化シリコン
、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イ
ットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウムなどが挙げら
れる。特に、酸化アルミニウムは水や水素や酸素に対するバリア性に優れているため好ま
しい。
【０１２８】
バリア膜１０３は水や水素を透過しにくい材料の層のほかに、他の絶縁材料を含む層を
積層させて用いてもよい。例えば、酸化シリコンまたは酸化窒化シリコンを含む層、金属
酸化物を含む層などを積層させて用いてもよい。
【０１２９】
また、バリア膜１０３は、酸素を透過しにくい材料を用いることが好ましい。上述した
材料は、水素、水に加え酸素に対してもバリア性に優れた材料である。このような材料を
用いることで、後に設けられる絶縁体１０６を加熱した時に放出される酸素がバリア膜１
０３よりも下層に拡散することを抑制することができる。その結果、絶縁体１０６から放
出され、半導体１０７、１０８、１１３に供給されうる酸素の量を増大させることができ
る。
【０１３０】
また、バリア膜１０３自体に含まれる水や水素も低減されていることが好ましい。例え
ばバリア膜１０３として、ＴＤＳ分析によって基板表面温度が２０℃から６００℃の範囲
における水素分子（Ｍ／ｚ＝２）の脱離量が、２×１０１５個／ｃｍ２未満、好ましくは
１×１０１５個／ｃｍ２未満、より好ましくは５×１０１４個／ｃｍ２未満である材料を
バリア膜１０３に用いることが好ましい。または、ＴＤＳ分析によって基板表面温度が２
０℃から６００℃の範囲における水分子（Ｍ／ｚ＝１８）の脱離量が、１×１０１６個／
ｃｍ２未満、好ましくは５×１０１５個／ｃｍ２未満、より好ましくは２×１０１２個／
ｃｍ２未満である材料をバリア膜１０３に用いることが好ましい。
【０１３１】
次に、バリア膜１０３上に、導電体１０４を設ける。（図３（ｃ））
【０１３２】
導電体１０４としては、タンタル、タングステン、チタン、モリブデン、クロム、ニオ
ブ等から選択された金属、またはこれらの金属を主成分とする合金材料若しくは化合物材
料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いるこ
とができる。また、金属窒化物膜と上記の金属膜の積層構造を用いてもよい。金属窒化物
としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属
窒化物膜を設けることにより、金属膜の密着性を向上させることができ、剥離を防止する
ことができる。
【０１３３】
また、導電体１０４は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化
物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物
、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加し
たインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上
記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。
【０１３４】
導電体１０４は、スパッタリング法、蒸着法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、
ＰＥＣＶＤ法等を含む）などにより成膜することができる。またプラズマによるダメージ
を減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
【０１３５】
次に、導電体１０４をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓ
ｈｉｎｇ）法等を用いた平坦化処理により平坦化されていてもよい。
【０１３６】
その際、導電体１０４を、絶縁体１０２の開口又は溝の設けられていない領域上のバリ
ア膜１０３の上面と、導電体１０４の上面との高さが揃うまで、ＣＭＰ法により削っても
よいし、途中で止めてもよい。
【０１３７】
次に、導電体１０４をエッチングし、導電体１０４ａを得る。ここでは、導電体１０４
ａの上面は、絶縁体１０２の開口又は溝の設けられていない領域上のバリア膜１０３の上
面と比べ、低くなることが好ましく、特に、５０ｎｍ程度低いことが好ましい。（図３（
ｄ））
【０１３８】
次に、バリア膜１０５をバリア膜１０３上及び導電体１０４ａ上に設ける。（図４（ａ
））
【０１３９】
このバリア膜１０５は、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜、Ｉｎ−Ｓｎ系酸窒化物
半導体膜、Ｉｎ−Ｇａ系酸窒化物半導体膜、Ｉｎ−Ｚｎ系酸窒化物半導体膜、Ｓｎ系酸窒
化物半導体膜、Ｉｎ系酸窒化物半導体膜、金属窒化膜（ＩｎＮ、ＺｎＮ等）等を設けるこ
とが出来る。これらの膜は５ｅＶ以上、好ましくは５．５ｅＶ以上の仕事関数を有し、酸
化物半導体の電子親和力よりも大きい値であるため、酸化物半導体を用いたトランジスタ
のしきい値電圧をプラスにシフトすることができ、所謂ノーマリーオフ特性のスイッチン
グ素子を実現できる。例えば、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる場合、少な
くとも半導体１０８ａより高い窒素濃度、具体的には７原子％以上のＩｎ−Ｇａ−Ｚｎ系
酸窒化物半導体膜を用いる。
【０１４０】
バリア膜１０５は、酸素を拡散しにくい材料を用いることが好ましい。これにより、導
電体１０４ａの酸化を防ぐことができ、導電体１０４ａの抵抗値の増加を防ぐことが出来
る。また、バリア膜１０５には、バリア膜１０３と同様の材質、成膜方法等を用いること
が出来る。
【０１４１】
次に、バリア膜１０５を、絶縁体１０２の開口又は溝の設けられていない領域上のバリ
ア膜１０３の上面と、バリア膜１０５の上面との高さが揃うまで、ＣＭＰ法により削り、
バリア膜１０５ａを得る（図４（ｂ））。なお、図４（ｂ）では、ＣＭＰ法により削り、
バリア膜１０５ａを得る例を示すが、バリア膜１０５を削らなくてもよい。
【０１４２】
次に、厚さ１００ｎｍ程度の絶縁体１０６を設ける。（図４（ｃ））
【０１４３】
絶縁体１０６は、後の熱処理などによって酸素を放出する絶縁体であることが好ましい
。放出される酸素は、酸化物半導体の酸素欠損を低減するために利用され、トランジスタ
の電気特性や信頼性を向上させることができる。一方で積層体１０の下側に単結晶シリコ
ンを用いた半導体素子などが形成される場合、放出される酸素が単結晶シリコンに達する
と、半導体素子の電気特性や信頼性を劣化させる場合がある。上述した酸化アルミニウム
膜は、積層体１０の下側に位置する素子への酸素の混入を防ぐ機能を有する。そのため、
過剰酸素を有する酸化窒化シリコン膜を設けても、電気特性や信頼性を高い素子（例えば
、単結晶シリコンを用いたトランジスタ）を作製することができる。
【０１４４】
絶縁体１０６は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＰＥＣＶＤ法等を
含む）、ＭＯＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することが
できる。特に、当該絶縁体をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると
、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らす
には、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
【０１４５】
絶縁体１０６に酸素を過剰に含有させるためには、例えば酸素雰囲気下にて絶縁体１０
６の成膜を行えばよい。または、成膜後の絶縁体１０６に酸素を導入して酸素を過剰に含
有する領域を形成してもよく、双方の手段を組み合わせてもよい。
【０１４６】
例えば、成膜後の絶縁体１０６に酸素（少なくとも酸素ラジカル、酸素原子、酸素イオ
ンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法
としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プ
ラズマ処理などを用いることができる。
【０１４７】
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、
酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。
また、酸素導入処理において、酸素を含むガスに希ガス又は／及び水素を含ませてもよい
。例えば、二酸化炭素と水素とアルゴンの混合ガスを用いることも出来る。
【０１４８】
また、絶縁体１０６を形成した後、その上面の平坦性を高めるためにＣＭＰ法等を用い
た平坦化処理を行ってもよい。
【０１４９】
また、バリア膜１０３の上面とバリア膜１０５ａの上面とを、ＣＭＰ法により処理を行
うことで、段差が生じにくいようにすることが好ましい。つまり、絶縁体１０６の被形成
面に段差が生じないようにすることで、絶縁体１０６の厚みを薄く形成することが出来る
。ここでは、厚みを１００ｎｍで形成したが、さらに薄く形成することもできる。
【０１５０】
次に、半導体１０７、半導体１０８を形成する。例えば、半導体１０７は、厚さが１５
ｎｍの酸化物半導体を、半導体１０８は、厚さが２０ｎｍから４０ｎｍの酸化物半導体を
用いる。これらの半導体の成膜には、スパッタリング法を用いることが好ましい。その際
、半導体１０７の酸化物半導体の成膜には、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］
であるターゲットを用いる。また、半導体１０８の酸化物半導体の成膜には、Ｉｎ：Ｇａ
：Ｚｎ＝１：１：１［原子数比］であるターゲットを用いる。
【０１５１】
当該半導体１０７及び半導体１０８は、大気に触れさせることなく連続して成膜するこ
とが好ましい。
【０１５２】
また、半導体１０７及び半導体１０８を成膜後、加熱処理を行うことが好ましい。加熱
処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不
活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい
。また、加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補
うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。加熱処理は、半導体を
成膜した直後に行ってもよいし、半導体を加工して島状の半導体を形成した後に行っても
よい。加熱処理により、絶縁体１０６などから半導体１０７及び１０８に酸素が供給され
、半導体膜中の酸素欠損を低減することができる。
【０１５３】
次に、導電体１０９を設ける。導電体１０９としては、厚さが１００ｎｍ程度のタング
ステンを用いることが好ましい。この導電体１０９の成膜には、スパッタリンク法を用い
ることが出来る。
【０１５４】
導電体１０９の形成には、スパッタリング法の他に、例えば、ＣＶＤ法（熱ＣＶＤ法、
ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用い
て形成することができる。特に、当該導電体をＣＶＤ法、好ましくはプラズマＣＶＤ法に
よって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによる
ダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
【０１５５】
導電体１０９、半導体１０８、半導体１０７、絶縁体１０６、バリア膜１０３、絶縁体
１０２及び絶縁体１０１に開口を形成する。その際、フォトリソグラフィ法等を用いるこ
とができる。導電体１０９上に、レジストマスクを形成し、導電体１０９の不要な部分を
除去する。その後、レジストマスクを除去し、導電体１０９をマスクとして、半導体１０
８、半導体１０７、絶縁体１０６、バリア膜１０３に開口を形成する。このようにして、
開口１１０が形成される。（図４（ｄ））
【０１５６】
次に、開口１１０の内側及び、導電体１０９上に導電体１１１及び導電体１１２を形成
する。導電体１１１及び導電体１１２の形成は、例えばスパッタリング法、ＣＶＤ法（熱
ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法
などを用いて形成することができる。（図５（ａ））
【０１５７】
導電体１１１及び、導電体１１２としては、タンタル、タングステン、チタン、モリブ
デン、クロム、ニオブ等から選択された金属、またはこれらの金属を主成分とする合金材
料若しくは化合物材料を用いることが好ましい。また、リン等の不純物を添加した多結晶
シリコンを用いることができる。また、金属窒化物膜と上記の金属膜の積層構造を用いて
もよい。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いる
ことができる。金属窒化物膜を設けることにより、金属膜の密着性を向上させることがで
き、剥離を防止することができる。
【０１５８】
次に、導電体１１２をＣＭＰ法等などの平坦化処理により平坦化してもよい。その際、
導電体１１２を、導電体１１２の上面が、導電体１１１の上面と高さが揃うまでＣＭＰ法
により削ってもよいし、途中で止めてもよい。また、ウェットエッチング法などにより、
導電体１１２をエッチングしてもよい。このようにして、導電体１１２ａ及び１１２ｂを
得る。（図５（ｂ））
【０１５９】
次に、導電体１１１及び導電体１１２ａ及び導電体１１２ｂ上に、フォトリソグラフィ
法等を用いてレジストマスクを形成する。当該レジストマスクを用いて、導電体１１１の
不要な部分を除去し、導電体１１１ａを得る。その後、レジストマスクを除去し、導電体
１１１ａをマスクとして、導電体１０９、半導体１０８、半導体１０７、をエッチングす
る。このようにして、導電体１０９ａ、半導体１０８ａ、半導体１０７ａを得る。ここで
、導電体１０９ａ、半導体１０８ａ、半導体１０７ａをエッチングする際、絶縁体１０６
の一部がエッチングされることがある。したがって、エッチングされる深さを考慮して予
め厚く絶縁体１０６を形成しておくと好ましい。（図５（ｃ））
【０１６０】
次いで、導電体１０９ａ上に位置する導電体１１１ａを除去し、導電体１１１ｂ及び導
電体１１１ｃを得る。ここで、プラグ１２０ａ、１２０ｂが形成される。そして、導電体
１０９ａの一部をエッチングし、導電体１０９ｂ及び導電体１０９ｃを得る。この際、フ
ォトリソグラフィ法等を用いることができる。ここで、導電体１０９ａのエッチングし、
導電体１０９ｂ及び、導電体１０９ｃを得る際に、半導体１０８ａの一部がエッチングさ
れ、導電体１０９ｂ及び導電体１０９ｃと重ならない部分が薄膜化することがある。した
がって、半導体１０８となる半導体厚さを、エッチングされる深さを考慮して予め厚く形
成しておくことが好ましい。（図６（ａ））
【０１６１】
また、プラグ１２０ａ、１２０ｂは、半導体１０８ａと重なる導電体１０９ｂ、１０９
ｃに形成された開口に設けられるため素子の微細化が図られる。
【０１６２】
また、導電体１０９ｂ、１０９ｃ、半導体１０８ａ及び半導体１０７ａと同じ層から配
線を形成してもよい。
【０１６３】
続いて、半導体、絶縁体、及び導電体の順に積層して成膜する。その後、当該導電体上
にレジストマスクを形成し、当該導電体の不要な部分を除去する。その後レジストマスク
を除去することにより、導電体１１５を形成することができる。その際、当該レジストマ
スクを除去せずに、当該絶縁体、当該半導体の不要な部分を除去して、絶縁体１１４、半
導体１１３を形成してもよい。また、当該レジストマスクを除去した後に、導電体１１５
をマスクとして、当該絶縁体、当該半導体の不要な部分を除去して、絶縁体１１４、半導
体１１３を形成してもよい。
【０１６４】
半導体１１３には、厚さが５ｎｍの酸化物半導体を用いる。この半導体１１３の成膜に
は、スパッタリング法を用いることが好ましい。その際、酸化物半導体の成膜には、Ｉｎ
：Ｇａ：Ｚｎ＝１：３：２［原子数比］であるターゲットを用いる。
【０１６５】
また、当該半導体１１３、絶縁体１１４及び導電体１１５は、大気に触れさせることな
く連続して成膜することが好ましい。（図６（ｂ））
【０１６６】
ついで、バリア膜１１６を設ける。バリア膜１１６としては、バリア膜１０３と同様の
材質、成膜方法等を用いることが可能である。（図６（ｃ））
【０１６７】
バリア膜１１６の成膜後、加熱処理を行うことが好ましい。加熱処理により、絶縁体１
０６等から半導体１０７ａ、１０８ａ、１１３に対して酸素を供給され、半導体１０７ａ
、１０８ａ、１１３中の酸素欠損を低減することができる。またこのとき、絶縁体１０６
から脱離した酸素は、バリア膜１０３及びバリア膜１１６によってブロックされ、バリア
膜１０３よりも下層及びバリア膜１１６よりも上層には拡散しないため、当該酸素を効果
的に閉じ込めることができる。そのため半導体１０７ａ、１０８ａ、１１３に供給しうる
酸素の量を損なうことなく供給でき、半導体１０７ａ、半導体１０８ａ、半導体１１３中
の酸素欠損を効果的に低減することができる。
【０１６８】
このようにして、トランジスタ１００を含む積層体１０が形成される。
【０１６９】
なお、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自
由に、組み合わせ、適用、置き換えて実施することができる。
【０１７０】
（実施の形態３）
積層体１０に含まれるトランジスタ１００に適用可能なトランジスタの他の構成例につ
いて示す。
【０１７１】
図９（Ａ）は、トランジスタの上面概略図であり、図９（Ｂ）、（Ｃ）はそれぞれ、図
９（Ａ）の切断線Ａ１−Ａ２、Ｂ１−Ｂ２で切断したときの断面概略図である。なお、図
９（Ｂ）はトランジスタのチャネル長方向の断面に相当し、図９（Ｃ）はトランジスタの
チャネル幅方向の断面に相当する。
【０１７２】
図９では、図１に示したトランジスタ１００と比較して、半導体１１３が導電体１０９
ｂ、導電体１０９ｃと半導体１０８ａとの間に設けられ、かつ、半導体１１３は、半導体
１０８ａの上面形状と概略一致するように、同一のフォトマスクを用いて加工する例を示
している。
【０１７３】
図１０（Ａ）は、トランジスタの上面概略図であり、図１０（Ｂ）、（Ｃ）はそれぞれ
、図１０（Ａ）の切断線Ａ１−Ａ２、Ｂ１−Ｂ２で切断したときの断面概略図である。な
お、図１０（Ｂ）はトランジスタのチャネル長方向の断面に相当し、図１０（Ｃ）はトラ
ンジスタのチャネル幅方向の断面に相当する。
【０１７４】
図１０では、図１に示したトランジスタ１００と比較して、半導体１１３、絶縁体１１
４及び導電体１１５が、導電体１０９ｂ、導電体１０９ｃと重ならないように、半導体１
１３、絶縁体１１４及び導電体１１５の上面形状が概略一致するように、同一のフォトマ
スクを用いて加工する例を示している。
【０１７５】
図１１（Ａ）は、トランジスタの上面概略図であり、図１１（Ｂ）、（Ｃ）はそれぞれ
、図  １１（Ａ）の切断線Ａ１−Ａ２、Ｂ１−Ｂ２で切断したときの断面概略図である。
なお、図１１（Ｂ）はトランジスタのチャネル長方向の断面に相当し、図１１（Ｃ）はト
ランジスタのチャネル幅方向の断面に相当する。
【０１７６】
図１１では、図１に示したトランジスタ１００と比較して、導電体１１５が、導電体１
０９ｂ、導電体１０９ｃと重ならないように加工する例を示している。
【０１７７】
図１２（Ａ）は、トランジスタの上面概略図であり、図１２（Ｂ）、（Ｃ）はそれぞれ
、図１２（Ａ）の切断線Ａ１−Ａ２、Ｂ１−Ｂ２で切断したときの断面概略図である。な
お、図１２（Ｂ）はトランジスタのチャネル長方向の断面に相当し、図１２（Ｃ）はトラ
ンジスタのチャネル幅方向の断面に相当する。
【０１７８】
図１２では、図１に示したトランジスタ１００と比較して、導電体１０９ｂ及び導電体
１０９ｃが設けられておらず、半導体１１３、絶縁体１１４及び導電体１１５の上面形状
と概略一致するように、同一のフォトマスクを用いて加工する例を示している。
【０１７９】
図１３（Ａ）は、トランジスタの上面概略図であり、図１３（Ｂ）、（Ｃ）はそれぞれ
、図１３の切断線Ａ１−Ａ２、Ｂ１−Ｂ２で切断したときの断面概略図である。なお、図
１３（Ｂ）はトランジスタのチャネル長方向の断面に相当し、図１３（Ｃ）はトランジス
タのチャネル幅方向の断面に相当する。
【０１８０】
図１３では、図１に示したトランジスタ１００と比較して、導電体１０４ａが絶縁体１
０１と接し、導電体１０４ａの上と絶縁体１０２の上とにバリア膜１０３を設けた例を示
す。
【０１８１】
図１３では、導電体１０４ａに酸化物半導体を用いると好ましい。その際、絶縁体１０
１に水素を含む窒化シリコンを用いると好ましい。酸化物半導体と水素を含む窒化シリコ
ンが接することにより酸化物半導体層の導電性が高められる。
【０１８２】
また、図９乃至図１２に示す各トランジスタにおいて、導電体１１５、導電体１０９ｂ
及び導電体１０９ｃと重ならない半導体１１３、半導体１０８ａ、半導体１０７ａの各領
域には、各半導体に不純物を添加し低抵抗化すると好ましい。半導体に添加する不純物と
しては、アルゴン、リン、ホウ素、窒素、アルミニウム、水素、タングステン、クロム、
マンガン、バナジウム、チタン、マグネシウム、カルシウムなどを用いることが出来る。
なお、不純物を半導体に添加する方法としては、プラズマ処理、イオン注入法などを用い
ることが出来る。
【０１８３】
なお、本明細書等において「上面形状が概略一致」とは、積層した層と層との間で少な
くとも輪郭の一部が重なることをいう。例えば、上層と下層とが、同一のマスクパターン
、または一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪
郭が重なり合わず、上層が下層の内側に位置することや、上層が下層の外側に位置するこ
ともあり、この場合も「上面形状が概略一致」という。
【０１８４】
また、図９（Ｃ）に示すように、トランジスタのチャネル幅方向の断面において、ゲー
ト電極として機能する導電体１１５が半導体１０８ａの上面及び側面に面して設けられる
ことで、半導体１０８ａの上面近傍だけでなく側面近傍にまでチャネルが形成され、実効
的なチャネル幅が増大し、オン状態における電流（オン電流）を高めることができる。特
に、半導体１０８ａの幅が極めて小さい（例えば５０ｎｍ以下、好ましくは３０ｎｍ以下
、より好ましくは２０ｎｍ以下）場合には、半導体１０８ａの内部にまでチャネルが形成
される領域が広がるため、微細化するほどオン電流に対する寄与が高まる。
【０１８５】
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトラ
ンジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領
域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）
とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトラ
ンジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つの
トランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書で
は、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小
値または平均値とする。
【０１８６】
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中
で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域に
おける、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトラン
ジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つの
トランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書で
は、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小
値または平均値とする。
【０１８７】
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャ
ネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示され
るチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば
、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面
図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくな
る場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面
に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割
合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅
よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
【０１８８】
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実
測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見
積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形
状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である
。
【０１８９】
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重な
る領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチ
ャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ  
Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合
には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明
細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。
なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込み
チャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって
、値を決定することができる。
【０１９０】
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求
める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチ
ャネル幅を用いて計算する場合とは異なる値をとる場合がある。
【０１９１】
なお、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自
由に、組み合わせ、適用、置き換えて実施することができる。
【０１９２】
（実施の形態４）
［構成例］
図７（Ａ）は、本発明の一態様の半導体装置の回路図の一例である。図７（Ａ）に示す
半導体装置は、トランジスタ２００と、トランジスタ１００と、容量１３０と、配線ＢＬ
と、配線ＷＬと、配線ＣＬと、配線ＢＧとを有する。
【０１９３】
本実施の形態では、図２に示した積層構造の一実施形態を示す。本実施の形態では、積
層体２０として単結晶シリコン半導体を用い、積層体２０上に積層体１０を重ね、さらに
上に積層体３０として容量を重ねた例について示す。
【０１９４】
トランジスタ２００は、ソースまたはドレインの一方が配線ＢＬと電気的に接続し、他
方が配線ＳＬと電気的に接続し、ゲートがトランジスタ１００のソースまたはドレインの
一方及び容量１３０の一方の電極と電気的に接続する。トランジスタ１００は、ソースま
たはドレインの他方が配線ＢＬと電気的に接続し、ゲートが配線ＷＬと電気的に接続する
。容量１３０は、他方の電極が配線ＣＬと電気的に接続する。また配線ＢＧはトランジス
タ１００の第２のゲートと電気的に接続する。なお、トランジスタ２００のゲートと、ト
ランジスタ１００のソースまたはドレインの一方と、容量１３０の一方の電極の間のノー
ドをノードＦＮと呼ぶ。
【０１９５】
図７（Ａ）に示す半導体装置は、トランジスタ１００が導通状態（オン状態）の時に配
線ＢＬの電位に応じた電位を、ノードＦＮに与える。また、トランジスタ１００が非導通
状態（オフ状態）のときに、ノードＦＮの電位を保持する機能を有する。すなわち、図７
（Ａ）に示す半導体装置は、記憶装置のメモリセルとしての機能を有する。なお、ノード
ＦＮと電気的に接続する液晶素子や有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ
）素子などの表示素子を有する場合、図７（Ａ）の半導体装置は表示装置の画素として機
能させることもできる。
【０１９６】
トランジスタ１００の導通状態、非導通状態の選択は、配線ＷＬまたは配線ＢＧに与え
る電位によって制御することができる。また配線ＷＬまたは配線ＢＧに与える電位によっ
てトランジスタ１００のしきい値電圧を制御することができる。トランジスタ１００とし
て、オフ電流の小さいトランジスタを用いることによって、非導通状態におけるノードＦ
Ｎの電位を長期間に渡って保持することができる。したがって、半導体装置のリフレッシ
ュ頻度を低減することができるため、消費電力の小さい半導体装置を実現することができ
る。なお、オフ電流の小さいトランジスタの一例として、酸化物半導体を用いたトランジ
スタが挙げられる。
【０１９７】
なお、配線ＣＬには基準電位や接地電位、または任意の固定電位などの定電位が与えら
れる。このとき、ノードＦＮの電位によって、トランジスタ１００の見かけ上のしきい値
電圧が変動する。見かけ上のしきい値電圧の変動により、トランジスタ２００の導通状態
、非導通状態が変化することを利用し、ノードＦＮに保持された電位の情報をデータとし
て読み出すことができる。
【０１９８】
なお、ノードＦＮに保持された電位を８５℃において１０年間（３．１５×１０８秒）
保持するためには、容量１ｆＦあたり、トランジスタのチャネル幅１μｍあたりのオフ電
流の値が４．３ｙＡ（ヨクトアンペア：１ｙＡは１０−２４Ａ）未満であることが好まし
い。このとき、許容されるノードＦＮの電位の変動が０．５Ｖ以内であることが好ましい
。または、９５℃において、上記オフ電流が１．５ｙＡ未満であることが好ましい。本発
明の一態様の半導体装置は、バリア膜よりも下層の水素濃度が十分に低減されているため
、その結果、その上層の酸化物半導体を用いたトランジスタは、このように極めて低いオ
フ電流を実現することができる。
【０１９９】
また、酸化物半導体を用いたトランジスタのサブスレッショルドスイング値（Ｓ値）は
、６６ｍＶ／ｄｅｃ．以上、好ましくは６０ｍＶ／ｄｅｃ．以上、より好ましくは５０ｍ
Ｖ／ｄｅｃ．以上であり、２００ｍＶ／ｄｅｃ．以下、好ましくは１５０ｍＶ／ｄｅｃ．
以下、より好ましくは１００ｍＶ／ｄｅｃ．以下、さらに好ましくは８０ｍＶ／ｄｅｃ．
以下であることが好ましい。Ｓ値が小さいほど、トランジスタをオフする特定の電圧にお
けるオフ電流を小さくすることができる。
【０２００】
図７（Ａ）に示す半導体装置をマトリクス状に配置することで、記憶装置（メモリセル
アレイ）を構成することができる。
【０２０１】
図７（Ｂ）に、図７（Ａ）で示した回路を実現可能な半導体装置の断面構成の一例を示
す。
【０２０２】
半導体装置は、トランジスタ２００、トランジスタ１００、及び容量１３０を有する。
トランジスタ１００はトランジスタ２００の上に設けられ、トランジスタ２００とトラン
ジスタ１００の間にはバリア膜１０３が設けられている。
【０２０３】
トランジスタ２００は、半導体基板７１１上に設けられ、半導体基板７１１の一部から
なる半導体７１２、ゲート絶縁膜７１４、ゲート電極７１５、及びソース領域またはドレ
イン領域として機能する低抵抗領域７１３ａ及び低抵抗領域７１３ｂを有する。
【０２０４】
トランジスタ２００は、ｐチャネル型、ｎチャネル型のいずれでもよいが、回路構成や
駆動方法に応じて適切なトランジスタを用いればよい。
【０２０５】
半導体７１２のチャネルが形成される領域やその近傍の領域や、ソース領域またはドレ
イン領域となる低抵抗領域７１３ａ及び低抵抗領域７１３ｂ等において、シリコン系半導
体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、
Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）
、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶
格子に歪みを有するシリコンを用いた構成としてもよい。またはＧａＡｓとＡｌＧａＡｓ
等を用いることで、トランジスタ２００をＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏ
ｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
【０２０６】
低抵抗領域７１３ａ及び低抵抗領域７１３ｂは、半導体７１２に適用される半導体材料
に加え、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付
与する元素を含む。
【０２０７】
ゲート電極７１５は、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ
型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、また
は金属酸化物材料などの導電性材料を用いることができる。特に、耐熱性と導電性を両立
するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングス
テンを用いることが好ましい。
【０２０８】
ここで、トランジスタ２００を含む構成が、上記図２における積層体２０の一部に対応
する。
【０２０９】
ここで、トランジスタ２００に換えて図８に示すようなトランジスタ１８０を用いても
よい。図８の左側にトランジスタ１８０のチャネル長方向の断面を、右側にチャネル幅方
向の断面を示す。図８に示すトランジスタ１８０はチャネルが形成される半導体８１２（
半導体基板の一部）が凸形状を有し、その側面及び上面に沿ってゲート絶縁膜８１４及び
ゲート電極８１５が設けられている。このようなトランジスタ１８０は半導体基板の凸部
を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して
、凸部を形成するためのマスクとして機能する絶縁膜を有していてもよい。また、ここで
は半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸
形状を有する半導体を形成してもよい。
【０２１０】
トランジスタ２００を覆って、絶縁体７２１、絶縁体７２２、絶縁体７２３、及び絶縁
体７２４が順に積層して設けられている。
【０２１１】
絶縁体７２１は半導体装置の作製工程において、低抵抗領域７１３ａ及び低抵抗領域７
１３ｂに添加された導電性を付与する元素の活性化の際の保護膜として機能する。絶縁体
７２１は不要であれば設けなくてもよい。
【０２１２】
半導体７１２にシリコン系半導体材料を用いた場合、絶縁体７２２は水素を含む絶縁材
料を含むことが好ましい。水素を含む絶縁体７２２をトランジスタ２００上に設け、加熱
処理を行うことで絶縁体７２２中の水素により半導体７１２中のダングリングボンドが終
端され、トランジスタ２００の信頼性を向上させることができる。
【０２１３】
絶縁体７２３は、窒化シリコン膜などを用いることが好ましい。絶縁体７２３は、絶縁
体７２２から脱離する水素を上層への拡散させないようにするバリア膜としての機能も有
する。
【０２１４】
絶縁体７２４はその下層に設けられるトランジスタ２００などによって生じる段差を平
坦化する平坦化層として機能する。絶縁体７２４の上面は、その上面の平坦性を高めるた
めにＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等を用
いた平坦化処理により平坦化されていてもよい。
【０２１５】
また、絶縁体７２４は、ＨＤＰ−ＣＶＤ法や、常圧ＣＶＤ法等により設けられたＵＳＧ
（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜を用いてもよい。また、ＢＰＳＧ
（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜や、ＢＳＧ（Ｂｏｒｏｓｉ
ｌｉｃａｔｅ  Ｇｌａｓｓ）を用いてもよい。例えば、シランガス、ＴＥＯＳガス、オゾ
ンガス、酸素ガス、ホスフィン（Ｐｈｏｓｐｈｉｎｅ）、ジボラン（ｄｉｂｏｒａｎｅ）
、ホウ酸トリエチル、ホウ酸トリメチル、リン酸トリエチル、リン酸トリメチル、亜リン
酸トリメチルなど用いて、ＢＳＧ膜や、ＢＰＳＧ膜をＣＶＤ法により成膜してもよい。Ｕ
ＳＧ膜、ＢＰＳＧ膜、ＢＳＧ膜などは熱処理によるリフローや、ＣＭＰ法を用いることに
より平坦性を高めてもよい。
【０２１６】
また、絶縁体７２１、絶縁体７２２、絶縁体７２３、絶縁体７２４には低抵抗領域７１
３ａや低抵抗領域７１３ｂ等と電気的に接続するプラグ７６１、７６３、トランジスタ２
００のゲート電極７１５と電気的に接続するプラグ７６２等が埋め込まれていてもよい。
【０２１７】
絶縁体７２４の上部には、配線７３１、配線７３２、及び配線７３３等が設けられてい
る。
【０２１８】
配線７３１はプラグ７６１と電気的に接続する。また配線７３２はプラグ７６２と電気
的に接続する。また、配線７３３はプラグ７６３と電気的に接続する。
【０２１９】
配線７３１、配線７３２、及び配線７３３等の材料としては、金属材料、合金材料、ま
たは金属酸化物材料などの導電性材料を用いることができる。特に、耐熱性と導電性を両
立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタング
ステンを用いることが好ましい。
【０２２０】
また配線７３１、配線７３２、及び配線７３３等は、絶縁体７２５に埋め込まれるよう
に設けられ、絶縁体７２５と配線７３１、配線７３２、及び配線７３３等の各々の上面は
平坦化することが好ましい。
【０２２１】
上述した積層体２０の上に上記積層体１０を積層する。
【０２２２】
積層体１０の上に積層体３０を設ける。トランジスタ１００を含む積層体１０を覆う絶
縁体７２６は、その下層の凹凸形状を被覆する平坦化層として機能する。また絶縁体７０
８は、絶縁体７２６を成膜する際の保護膜としての機能を有していてもよい。絶縁体７０
８は不要であれば設けなくてもよい。
【０２２３】
バリア膜１１６、絶縁体７０８及び絶縁体７２６には、導電体１０９ｂと電気的に接続
するプラグ７６４、導電体１１５と電気的に接続するプラグ７６５、ゲート電極７１５及
び導電体１０９ｃと電気的に接続するプラグ７６６と、トランジスタ２００の低抵抗領域
７１３ｂと電気的に接続するプラグ７６７等が埋め込まれている。
【０２２４】
絶縁体７２６の上には、プラグ７６４と電気的に接続する配線７５１、プラグ７６５と
電気的に接続する配線７５２、プラグ７６６と電気的に接続する配線７５３と、プラグ７
６７と電気的に接続する配線７５４等が設けられている。
【０２２５】
また配線７５１、配線７５２、配線７５３及び配線７５４等は、絶縁体７２７に埋め込
まれるように設けられ、配線７５１、配線７５２、配線７５３、配線７５４、絶縁体７２
７等の各々の上面は平坦化することが好ましい。
【０２２６】
絶縁体７２７の上には、絶縁体７２８が設けられる。この絶縁体７２８には配線７５１
と電気的に接続するプラグ７６８、配線７５３と電気的に接続するプラグ７６９、配線７
５４と電気的に接続するプラグ７７０等が設けられている。
【０２２７】
絶縁体７２８の上には、プラグ７６８と電気的に接続する配線７５５、プラグ７６９と
電気的に接続する電極７８１、プラグ７７０と電気的に接続する配線７５６等が設けられ
る。なお、電極７８１は、その一部が配線としても機能する。
【０２２８】
また、配線７５５、配線７５６、電極７８１等は、絶縁体７２９に埋め込まれるように
設けられ、配線７５５、配線７５６、電極７８１、絶縁体７２９等の各々の上面は平坦化
することが好ましい。
【０２２９】
絶縁体７８２は、電極７８１上に接して設けられ、電極７８３は、絶縁体７８２の上に
接して設けられる。電極７８１、絶縁体７８２、電極７８３は容量１３０を構成する。な
お、電極７８３は、その一部が配線としても機能する。
【０２３０】
絶縁体７２９上に、絶縁体７３０が設けられ、容量１３０は絶縁体７３０に埋め込まれ
ている。また、絶縁体７３０には、配線７５５と電気的に接続するプラグ７７１、配線７
５６と電気的に接続するプラグ７７２等が設けられる。
【０２３１】
絶縁体７３０上には、プラグ７７１に電気的に接続する配線７５７、プラグ７７２に電
気的に接続する配線７５８等が設けられる。
【０２３２】
また、配線７５７、配線７５８等は、絶縁体７４１に埋め込まれるように設けられ、配
線７５７、配線７５８、絶縁体７４１等の各々の上面は平坦化することが好ましい。
【０２３３】
絶縁体７４１の上には、絶縁体７４２が設けられる。この絶縁体７４２には、配線７５
８に電気的に接続するプラグ７７３等が設けられる。
【０２３４】
絶縁体７４２上には、プラグ７７３に電気的に接続する配線７５９が設けられる。
【０２３５】
また、配線７５９は、絶縁体７４３に埋め込まれるように設けられ、配線７５９と絶縁
体７４３等の各々の上面は平坦化することが好ましい。
【０２３６】
絶縁体７４３上に絶縁体７４４が設けられる。
【０２３７】
ここで、図７（Ｂ）において、配線７５７が図７（Ａ）に示す配線ＢＬに相当する。同
様に配線７５２が配線ＷＬに相当し、電極７８３が配線ＣＬに相当し、導電体１０４ａ及
びバリア膜１０５ａが配線ＢＧに相当する。またトランジスタ２００のゲート電極７１５
、容量１３０の電極７８１、及びトランジスタ１００の導電体１０９ｃを含むノードが、
図７（Ａ）に示すノードＦＮに相当する。
【０２３８】
本発明の一態様の半導体装置は、トランジスタ２００と、トランジスタ２００の上方に
位置するトランジスタ１００と、トランジスタ１００の上方に位置する容量１３０とを有
するため、これらを積層して設けることにより素子の占有面積を縮小することができる。
さらに、トランジスタ２００とトランジスタ１００との間に設けられたバリア膜１０３に
より、これよりも下層に存在する水や水素等の不純物がトランジスタ１００側に拡散する
ことを抑制できる。
【０２３９】
本実施の形態では、容量１３０をトランジスタ１００の上方に配置する例を示したが、
容量１３０を別の位置に配置してもよい。例えば、トランジスタ２００とトランジスタ１
００の間に配置してもよい。また、容量１３０の電極は、金属を用いてもよいが、半導体
材料を用いてもよい。半導体材料としては、不純物が添加された多結晶シリコンを用いる
とよい。
【０２４０】
なお、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自
由に、組み合わせ、適用、置き換えて実施することができる。
【０２４１】
（実施の形態５）
本実施の形態では、本発明の一態様の半導体装置の半導体に好適に用いることのできる
酸化物半導体について説明する。
【０２４２】
酸化物半導体は、エネルギーギャップが３．０ｅＶ以上と大きく、酸化物半導体を適切
な条件で加工し、そのキャリア密度を十分に低減して得られた酸化物半導体膜が適用され
たトランジスタにおいては、オフ状態でのソースとドレイン間のリーク電流（オフ電流）
を、従来のシリコンを用いたトランジスタと比較して極めて低いものとすることができる
。
【０２４３】
適用可能な酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ
）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体
を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザとして、それら
に加えてガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）
、チタン（Ｔｉ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタノイド（例えば
、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ガドリニウム（Ｇｄ））から選ばれた一種、ま
たは複数種が含まれていることが好ましい。
【０２４４】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸
化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸
化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯ
とも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−
Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚ
ｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ
系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸
化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化
物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物
、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、
Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉ
ｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−
Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉ
ｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【０２４５】
ここで、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化
物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外
の金属元素が入っていてもよい。
【０２４６】
また、酸化物半導体として、Ｉｎ１＋αＭ１−αＯ３（ＺｎＯ）ｍ（−１≦α≦１、ｍ
＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆ
ｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素、若しくは上記のスタ
ビライザとしての元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ
（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【０２４７】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ
：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：３：６、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２あ
るいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成
の近傍の酸化物を用いるとよい。
【０２４８】
酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水
素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジス
タのしきい値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成
後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を
除去して不純物が極力含まれないように高純度化することが好ましい。
【０２４９】
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から
酸素も同時に減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水
素化処理）によって増加した酸素欠損を補填するために酸素を酸化物半導体に加える処理
を行うことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、
加酸素化処理と記す場合がある、または酸化物半導体膜に含まれる酸素を化学量論的組成
よりも多くする場合を過酸素化処理と記す場合がある。
【０２５０】
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素または水分
が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化また
はｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。
なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく
（ゼロに近く）、キャリア密度が１×１０１７／ｃｍ３以下、１×１０１６／ｃｍ３以下
、１×１０１５／ｃｍ３以下、１×１０１４／ｃｍ３以下、１×１０１３／ｃｍ３以下で
あることをいう。
【０２５１】
またこのように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは
、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジス
タがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０−１８Ａ以下、
好ましくは１×１０−２１Ａ以下、さらに好ましくは１×１０−２４Ａ以下、または８５
℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、さらに好ましくは１×
１０−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル
型のトランジスタの場合、ゲート電圧がしきい値電圧よりも十分小さい状態をいう。具体
的には、ゲート電圧がしきい値電圧よりも１Ｖ以上、２Ｖ以上または３Ｖ以上小さければ
、トランジスタはオフ状態となる。
【０２５２】
＜酸化物半導体の構造について＞
以下では、酸化物半導体の構造について説明する。
【０２５３】
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられ
る。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  
Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半
導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。
【０２５４】
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半
導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−Ｏ
Ｓ、多結晶酸化物半導体、微結晶酸化物半導体などがある。
【０２５５】
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。なお、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａ
ｘｉｓ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこと
もできる。
【０２５６】
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半
導体の一つである。
【０２５７】
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏ
ｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分
解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方
、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーとも
いう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起
因する電子移動度の低下が起こりにくいといえる。
【０２５８】
以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳについて説明する。図１４（Ａ）に、
試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高
分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ  Ａｂｅｒｒａｔｉｏｎ
Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、
特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、日
本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって行うこ
とができる。
【０２５９】
図１４（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図１４（Ｂ）に示す。
図１４（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認できる
。金属原子の各層の配列は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）ま
たは上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
【０２６０】
図１４（Ｂ）に示すように、ＣＡＡＣ−ＯＳは特徴的な原子配列を有する。図１４（Ｃ）
は、特徴的な原子配列を、補助線で示したものである。図１４（Ｂ）および図１４（Ｃ）
より、ペレット一つの大きさは１ｎｍ以上３ｎｍ以下程度であり、ペレットとペレットと
の傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、ペ
レットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。
【０２６１】
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ−ＯＳのペレッ
ト５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造と
なる（図１４（Ｄ）参照。）。図１４（Ｃ）で観察されたペレットとペレットとの間で傾
きが生じている箇所は、図１４（Ｄ）に示す領域５１６１に相当する。
【０２６２】
また、図１５（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ
補正高分解能ＴＥＭ像を示す。図１５（Ａ）の領域（１）、領域（２）および領域（３）
を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図１５（Ｂ）、図１５（Ｃ）および図
１５（Ｄ）に示す。図１５（Ｂ）、図１５（Ｃ）および図１５（Ｄ）より、ペレットは、
金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかし
ながら、異なるペレット間で、金属原子の配列に規則性は見られない。
【０２６３】
次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡ
ＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ
に対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図１６（Ａ）に示すよう
に回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺ
ｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性
を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
【０２６４】
なお、ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°
近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近
傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを
示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解
析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
【０２６５】
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎ
ｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、Ｉｎ
ＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６
°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（
φスキャン）を行っても、図１６（Ｂ）に示すように明瞭なピークは現れない。これに対
し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφス
キャンした場合、図１６（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピ
ークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、
ａ軸およびｂ軸の配向が不規則であることが確認できる。
【０２６６】
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺ
ｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの
電子線を入射させると、図１７（Ａ）に示すような回折パターン（制限視野透過電子回折
パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の
結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、
ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略
垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ
径が３００ｎｍの電子線を入射させたときの回折パターンを図１７（Ｂ）に示す。図１７
（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても、
ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。
なお、図１７（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面およ
び（１００）面などに起因すると考えられる。また、図１７（Ｂ）における第２リングは
（１１０）面などに起因すると考えられる。
【０２６７】
また、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。酸化物半導体の欠陥
としては、例えば、不純物に起因する欠陥や、酸素欠損などがある。したがって、ＣＡＡ
Ｃ−ＯＳは、不純物濃度の低い酸化物半導体ということもできる。また、ＣＡＡＣ−ＯＳ
は、酸素欠損の少ない酸化物半導体ということもできる。
【０２６８】
酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源とな
る場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水
素を捕獲することによってキャリア発生源となる場合がある。
【０２６９】
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属
元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素
との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を
乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二
酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を
乱し、結晶性を低下させる要因となる。
【０２７０】
また、欠陥準位密度の低い（酸素欠損が少ない）酸化物半導体は、キャリア密度を低くす
ることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸
化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、
高純度真性または実質的に高純度真性な酸化物半導体となりやすい。したがって、ＣＡＡ
Ｃ−ＯＳを用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリー
オンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性な酸
化物半導体は、キャリアトラップが少ない。酸化物半導体のキャリアトラップに捕獲され
た電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことが
ある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体を用いたトランジ
スタは、電気特性が不安定となる場合がある。一方、ＣＡＡＣ−ＯＳを用いたトランジス
タは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
【０２７１】
また、ＣＡＡＣ−ＯＳは欠陥準位密度が低いため、光の照射などによって生成されたキャ
リアが、欠陥準位に捕獲されることが少ない。したがって、ＣＡＡＣ−ＯＳを用いたトラ
ンジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【０２７２】
＜微結晶酸化物半導体＞
次に、微結晶酸化物半導体について説明する。
【０２７３】
微結晶酸化物半導体は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域
と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体に含
まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさで
あることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶
であるナノ結晶を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ
Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。ｎｃ−ＯＳは、例えば、高分解能
ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ
−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−Ｏ
Ｓの結晶部をペレットと呼ぶ場合がある。
【０２７４】
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３
ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレ
ット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。した
がって、ｎｃ−ＯＳは、分析方法によっては、非晶質酸化物半導体と区別が付かない場合
がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径のＸ線を用いるＸＲＤ装置
を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示す
ピークが検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例
えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと
、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、ペレッ
トの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折
を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと
、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リン
グ状の領域内に複数のスポットが観測される場合がある。
【０２７５】
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−
ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有す
る酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ
）を有する酸化物半導体と呼ぶこともできる。
【０２７６】
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、
ｎｃ−ＯＳは、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ
は、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡ
ＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
【０２７７】
＜非晶質酸化物半導体＞
次に、非晶質酸化物半導体について説明する。
【０２７８】
非晶質酸化物半導体は、膜中における原子配列が不規則であり、結晶部を有さない酸化物
半導体である。石英のような無定形状態を有する酸化物半導体が一例である。
【０２７９】
非晶質酸化物半導体は、高分解能ＴＥＭ像において結晶部を確認することができない。
【０２８０】
非晶質酸化物半導体に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌ
ａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導
体に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体
に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンのみが観
測される。
【０２８１】
非晶質構造については、様々な見解が示されている。例えば、原子配列に全く秩序性を有
さない構造を完全な非晶質構造（ｃｏｍｐｌｅｔｅｌｙ  ａｍｏｒｐｈｏｕｓ  ｓｔｒｕ
ｃｔｕｒｅ）と呼ぶ場合がある。また、最近接原子間距離または第２近接原子間距離まで
秩序性を有し、かつ長距離秩序性を有さない構造を非晶質構造と呼ぶ場合もある。したが
って、最も厳格な定義によれば、僅かでも原子配列に秩序性を有する酸化物半導体を非晶
質酸化物半導体と呼ぶことはできない。また、少なくとも、長距離秩序性を有する酸化物
半導体を非晶質酸化物半導体と呼ぶことはできない。よって、結晶部を有することから、
例えば、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳを、非晶質酸化物半導体または完全な非晶質酸
化物半導体と呼ぶことはできない。
【０２８２】
＜非晶質ライク酸化物半導体＞
なお、酸化物半導体は、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する場合があ
る。そのような構造を有する酸化物半導体を、特に非晶質ライク酸化物半導体（ａ−ｌｉ
ｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
）と呼ぶ。
【０２８３】
ａ−ｌｉｋｅ  ＯＳは、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される
場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領
域と、結晶部を確認することのできない領域と、を有する。
【０２８４】
鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ
ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため
、電子照射による構造の変化を示す。
【０２８５】
電子照射を行う試料として、ａ−ｌｉｋｅ  ＯＳ（試料Ａと表記する）、ｎｃ−ＯＳ（試
料Ｂと表記する）およびＣＡＡＣ−ＯＳ（試料Ｃと表記する）を準備する。いずれの試料
もＩｎ−Ｇａ−Ｚｎ酸化物である。
【０２８６】
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料
は、いずれも結晶部を有することがわかる。
【０２８７】
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば、
ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を
６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これ
らの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度で
あり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞の
間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見
なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０２８８】
図１８は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例である
。ただし、上述した格子縞の長さを結晶部の大きさとしている。図１８より、ａ−ｌｉｋ
ｅ  ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的
には、図１８中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程度
の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ−／ｎｍ
２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳ
およびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／
ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図
１８中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ−ＯＳおよ
びＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度で
あることがわかる。
【０２８９】
このように、ａ−ｌｉｋｅ  ＯＳは、電子照射によって結晶部の成長が見られる場合があ
る。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど
見られないことがわかる。即ち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−Ｏ
Ｓと比べて、不安定な構造であることがわかる。
【０２９０】
また、鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べ
て密度の低い構造である。具体的には、ａ−ｌｉｋｅ  ＯＳの密度は、同じ組成の単結晶
の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ
−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶
の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
【０２９１】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱
面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よっ
て、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において
、ａ−ｌｉｋｅ  ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また
、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、
ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３
未満となる。
【０２９２】
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる
単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もる
ことができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせ
る割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない
種類の単結晶を組み合わせて見積もることが好ましい。
【０２９３】
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。な
お、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、微結晶酸化物
半導体、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
【０２９４】
＜成膜モデル＞
以下では、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳの成膜モデルの一例について説明する。
【０２９５】
図１９（Ａ）は、スパッタリング法によりＣＡＡＣ−ＯＳが成膜される様子を示した成膜
室内の模式図である。
【０２９６】
ターゲット５１３０は、バッキングプレートに接着されている。バッキングプレートを介
してターゲット５１３０と向かい合う位置には、複数のマグネットが配置される。該複数
のマグネットによって磁場が生じている。マグネットの磁場を利用して成膜速度を高める
スパッタリング法は、マグネトロンスパッタリング法と呼ばれる。
【０２９７】
基板５１２０は、ターゲット５１３０と向かい合うように配置しており、その距離ｄ（タ
ーゲット−基板間距離（Ｔ−Ｓ間距離）ともいう。）は０．０１ｍ以上１ｍ以下、好まし
くは０．０２ｍ以上０．５ｍ以下とする。成膜室内は、ほとんどが成膜ガス（例えば、酸
素、アルゴン、または酸素を５体積％以上の割合で含む混合ガス）で満たされ、０．０１
Ｐａ以上１００Ｐａ以下、好ましくは０．１Ｐａ以上１０Ｐａ以下に制御される。ここで
、ターゲット５１３０に一定以上の電圧を印加することで、放電が始まり、プラズマが確
認される。なお、ターゲット５１３０の近傍には磁場によって、高密度プラズマ領域が形
成される。高密度プラズマ領域では、成膜ガスがイオン化することで、イオン５１０１が
生じる。イオン５１０１は、例えば、酸素の陽イオン（Ｏ＋）やアルゴンの陽イオン（Ａ
ｒ＋）などである。
【０２９８】
ここで、ターゲット５１３０は、複数の結晶粒を有する多結晶構造を有し、いずれかの結
晶粒には劈開面が含まれる。図２０（Ａ）に、一例として、ターゲット５１３０に含まれ
るＩｎＧａＺｎＯ４の結晶の構造を示す。なお、図２０（Ａ）は、ｂ軸に平行な方向から
ＩｎＧａＺｎＯ４の結晶を観察した場合の構造である。図２０（Ａ）より、近接する二つ
のＧａ−Ｚｎ−Ｏ層において、それぞれの層における酸素原子同士が近距離に配置されて
いることがわかる。そして、酸素原子が負の電荷を有することにより、近接する二つのＧ
ａ−Ｚｎ−Ｏ層の間には斥力が生じる。その結果、ＩｎＧａＺｎＯ４の結晶は、近接する
二つのＧａ−Ｚｎ−Ｏ層の間に劈開面を有する。
【０２９９】
高密度プラズマ領域で生じたイオン５１０１は、電界によってターゲット５１３０側に加
速され、やがてターゲット５１３０と衝突する。このとき、劈開面から平板状またはペレ
ット状のスパッタ粒子であるペレット５１００ａおよびペレット５１００ｂが剥離し、叩
き出される。なお、ペレット５１００ａおよびペレット５１００ｂは、イオン５１０１の
衝突の衝撃によって、構造に歪みが生じる場合がある。
【０３００】
ペレット５１００ａは、三角形、例えば正三角形の平面を有する平板状またはペレット状
のスパッタ粒子である。また、ペレット５１００ｂは、六角形、例えば正六角形の平面を
有する平板状またはペレット状のスパッタ粒子である。なお、ペレット５１００ａおよび
ペレット５１００ｂなどの平板状またはペレット状のスパッタ粒子を総称してペレット５
１００と呼ぶ。ペレット５１００の平面の形状は、三角形、六角形に限定されない、例え
ば、三角形が複数個合わさった形状となる場合がある。例えば、三角形（例えば、正三角
形）が２個合わさった四角形（例えば、ひし形）となる場合もある。
【０３０１】
ペレット５１００は、成膜ガスの種類などに応じて厚さが決定する。理由は後述するが、
ペレット５１００の厚さは、均一にすることが好ましい。また、スパッタ粒子は厚みのな
いペレット状である方が、厚みのあるサイコロ状であるよりも好ましい。例えば、ペレッ
ト５１００は、厚さを０．４ｎｍ以上１ｎｍ以下、好ましくは０．６ｎｍ以上０．８ｎｍ
以下とする。また、例えば、ペレット５１００は、幅を１ｎｍ以上３ｎｍ以下、好ましく
は１．２ｎｍ以上２．５ｎｍ以下とする。ペレット５１００は、上述の図１８中の（１）
で説明した初期核に相当する。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物を有するターゲット５１
３０にイオン５１０１を衝突させると、図２０（Ｂ）に示すように、Ｇａ−Ｚｎ−Ｏ層、
Ｉｎ−Ｏ層およびＧａ−Ｚｎ−Ｏ層の３層を有するペレット５１００が剥離する。図２０
（Ｃ）に、剥離したペレット５１００をｃ軸に平行な方向から観察した構造を示す。ペレ
ット５１００は、二つのＧａ−Ｚｎ−Ｏ層（パン）と、Ｉｎ−Ｏ層（具）と、を有するナ
ノサイズのサンドイッチ構造と呼ぶこともできる。
【０３０２】
ペレット５１００は、プラズマを通過する際に、側面が負または正に帯電する場合がある
。ペレット５１００は、例えば、側面に位置する酸素原子が負に帯電する可能性がある。
側面が同じ極性の電荷を有することにより、電荷同士の反発が起こり、平板状またはペレ
ット状の形状を維持することが可能となる。なお、ＣＡＡＣ−ＯＳが、Ｉｎ−Ｇａ−Ｚｎ
酸化物である場合、インジウム原子と結合した酸素原子が負に帯電する可能性がある。ま
たは、インジウム原子、ガリウム原子または亜鉛原子と結合した酸素原子が負に帯電する
可能性がある。また、ペレット５１００は、プラズマを通過する際に、プラズマ中のイン
ジウム原子、ガリウム原子、亜鉛原子および酸素原子などと結合することで成長する場合
がある。上述の図１８中の（２）と（１）の大きさの違いが、プラズマ中での成長分に相
当する。ここで、基板５１２０が室温程度である場合、基板５１２０上におけるペレット
５１００の成長が起こりにくいためｎｃ−ＯＳとなる（図１９（Ｂ）参照。）。室温程度
で成膜できることから、基板５１２０が大面積である場合でもｎｃ−ＯＳの成膜が可能で
ある。なお、ペレット５１００をプラズマ中で成長させるためには、スパッタリング法に
おける成膜電力を高くすることが有効である。成膜電力を高くすることで、ペレット５１
００の構造を安定にすることができる。
【０３０３】
図１９（Ａ）および図１９（Ｂ）に示すように、例えば、ペレット５１００は、プラズマ
中を凧のように飛翔し、ひらひらと基板５１２０上まで舞い上がっていく。ペレット５１
００は電荷を帯びているため、ほかのペレット５１００が既に堆積している領域が近づく
と、斥力が生じる。ここで、基板５１２０の上面では、基板５１２０の上面に平行な向き
の磁場（水平磁場ともいう。）が生じている。また、基板５１２０およびターゲット５１
３０間には、電位差が与えられるため、基板５１２０からターゲット５１３０に向かう方
向に電流が流れる。したがって、ペレット５１００は、基板５１２０の上面において、磁
場および電流の作用によって、力（ローレンツ力）を受ける。このことは、フレミングの
左手の法則によって理解できる。
【０３０４】
ペレット５１００は、原子一つと比べると質量が大きい。そのため、基板５１２０の上面
を移動するためには何らかの力を外部から印加することが重要となる。その力の一つが磁
場および電流の作用で生じる力である可能性がある。なお、ペレット５１００に、基板５
１２０の上面を移動するために十分な力を与えるには、基板５１２０の上面において、基
板５１２０の上面に平行な向きの磁場が１０Ｇ以上、好ましくは２０Ｇ以上、さらに好ま
しくは３０Ｇ以上、より好ましくは５０Ｇ以上となる領域を設けるとよい。または、基板
５１２０の上面において、基板５１２０の上面に平行な向きの磁場が、基板５１２０の上
面に垂直な向きの磁場の１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上
、より好ましくは５倍以上となる領域を設けるとよい。
【０３０５】
このとき、マグネットと基板５１２０とが相対的に移動すること、または回転することに
よって、基板５１２０の上面における水平磁場の向きは変化し続ける。したがって、基板
５１２０の上面において、ペレット５１００は、様々な方向から力を受け、様々な方向へ
移動することができる。
【０３０６】
また、図１９（Ａ）に示すように基板５１２０が加熱されている場合、ペレット５１００
と基板５１２０との間で摩擦などによる抵抗が小さい状態となっている。その結果、ペレ
ット５１００は、基板５１２０の上面を滑空するように移動する。ペレット５１００の移
動は、平板面を基板５１２０に向けた状態で起こる。その後、既に堆積しているほかのペ
レット５１００の側面まで到達すると、側面同士が結合する。このとき、ペレット５１０
０の側面にある酸素原子が脱離する。脱離した酸素原子によって、ＣＡＡＣ−ＯＳ中の酸
素欠損が埋まる場合があるため、欠陥準位密度の低いＣＡＡＣ−ＯＳとなる。なお、基板
５１２０の上面の温度は、例えば、１００℃以上５００℃未満、１５０℃以上４５０℃未
満、または１７０℃以上４００℃未満とすればよい。したがって、基板５１２０が大面積
である場合でもＣＡＡＣ−ＯＳの成膜は可能である。
【０３０７】
また、ペレット５１００は、基板５１２０上で加熱されることにより、原子が再配列し、
イオン５１０１の衝突で生じた構造の歪みが緩和される。歪みの緩和されたペレット５１
００は、ほとんど単結晶となる。ペレット５１００がほとんど単結晶となることにより、
ペレット５１００同士が結合した後に加熱されたとしても、ペレット５１００自体の伸縮
はほとんど起こり得ない。したがって、ペレット５１００間の隙間が広がることで結晶粒
界などの欠陥を形成し、クレバス化することがない。
【０３０８】
また、ＣＡＡＣ−ＯＳは、単結晶酸化物半導体が一枚板のようになっているのではなく、
ペレット５１００（ナノ結晶）の集合体がレンガまたはブロックが積み重なったような配
列をしている。また、ペレット５１００同士の間には結晶粒界を有さない。そのため、成
膜時の加熱、成膜後の加熱または曲げなどで、ＣＡＡＣ−ＯＳに縮みなどの変形が生じた
場合でも、局部応力を緩和する、または歪みを逃がすことが可能である。したがって、可
とう性を有する半導体装置に用いることに適した構造である。なお、ｎｃ−ＯＳは、ペレ
ット５１００（ナノ結晶）が無秩序に積み重なったような配列となる。
【０３０９】
ターゲット５１３０をイオン５１０１でスパッタした際に、ペレット５１００だけでなく
、酸化亜鉛などが剥離する場合がある。酸化亜鉛はペレット５１００よりも軽量であるた
め、先に基板５１２０の上面に到達する。そして、０．１ｎｍ以上１０ｎｍ以下、０．２
ｎｍ以上５ｎｍ以下、または０．５ｎｍ以上２ｎｍ以下の酸化亜鉛層５１０２を形成する
。図２１に断面模式図を示す。
【０３１０】
図２１（Ａ）に示すように、酸化亜鉛層５１０２上にはペレット５１０５ａと、ペレット
５１０５ｂと、が堆積する。ここで、ペレット５１０５ａとペレット５１０５ｂとは、互
いに側面が接するように配置している。また、ペレット５１０５ｃは、ペレット５１０５
ｂ上に堆積した後、ペレット５１０５ｂ上を滑るように移動する。また、ペレット５１０
５ａの別の側面において、酸化亜鉛とともにターゲットから剥離した複数の粒子５１０３
が、基板５１２０からの加熱により結晶化し、領域５１０５ａ１を形成する。なお、複数
の粒子５１０３は、酸素、亜鉛、インジウムおよびガリウムなどを含む可能性がある。
【０３１１】
そして、図２１（Ｂ）に示すように、領域５１０５ａ１は、ペレット５１０５ａと一体化
し、ペレット５１０５ａ２となる。また、ペレット５１０５ｃは、その側面がペレット５
１０５ｂの別の側面と接するように配置する。
【０３１２】
次に、図２１（Ｃ）に示すように、さらにペレット５１０５ｄがペレット５１０５ａ２上
およびペレット５１０５ｂ上に堆積した後、ペレット５１０５ａ２上およびペレット５１
０５ｂ上を滑るように移動する。また、ペレット５１０５ｃの別の側面に向けて、さらに
ペレット５１０５ｅが酸化亜鉛層５１０２上を滑るように移動する。
【０３１３】
そして、図２１（Ｄ）に示すように、ペレット５１０５ｄは、その側面がペレット５１０
５ａ２の側面と接するように配置する。また、ペレット５１０５ｅは、その側面がペレッ
ト５１０５ｃの別の側面と接するように配置する。また、ペレット５１０５ｄの別の側面
において、酸化亜鉛とともにターゲット５１３０から剥離した複数の粒子５１０３が基板
５１２０からの加熱により結晶化し、領域５１０５ｄ１を形成する。
【０３１４】
以上のように、堆積したペレット同士が接するように配置し、ペレットの側面において成
長が起こることで、基板５１２０上にＣＡＡＣ−ＯＳが形成される。したがって、ＣＡＡ
Ｃ−ＯＳは、ｎｃ−ＯＳよりも一つ一つのペレットが大きくなる。上述の図１８中の（３
）と（２）の大きさの違いが、堆積後の成長分に相当する。
【０３１５】
また、ペレット同士の隙間が極めて小さくなることで、一つの大きなペレットが形成され
る場合がある。一つの大きなペレットは、単結晶構造を有する。例えば、ペレットの大き
さが、上面から見て１０ｎｍ以上２００ｎｍ以下、１５ｎｍ以上１００ｎｍ以下、または
２０ｎｍ以上５０ｎｍ以下となる場合がある。このとき、微細なトランジスタに用いる酸
化物半導体において、チャネル形成領域が一つの大きなペレットに収まる場合がある。即
ち、単結晶構造を有する領域をチャネル形成領域として用いることができる。また、ペレ
ットが大きくなることで、単結晶構造を有する領域をトランジスタのチャネル形成領域、
ソース領域およびドレイン領域として用いることができる場合がある。
【０３１６】
このように、トランジスタのチャネル形成領域などが、単結晶構造を有する領域に形成さ
れることによって、トランジスタの周波数特性を高くすることができる場合がある。
【０３１７】
以上のようなモデルにより、ペレット５１００が基板５１２０上に堆積していくと考えら
れる。被形成面が結晶構造を有さない場合においても、ＣＡＡＣ−ＯＳの成膜が可能であ
ることから、エピタキシャル成長とは異なる成長機構であることがわかる。また、ＣＡＡ
Ｃ−ＯＳは、レーザ結晶化が不要であり、大面積のガラス基板などであっても均一な成膜
が可能である。例えば、基板５１２０の上面（被形成面）の構造が非晶質構造（例えば非
晶質酸化シリコン）であっても、ＣＡＡＣ−ＯＳを成膜することは可能である。
【０３１８】
また、ＣＡＡＣ−ＯＳは、被形成面である基板５１２０の上面に凹凸がある場合でも、そ
の形状に沿ってペレット５１００が配列することがわかる。例えば、基板５１２０の上面
が原子レベルで平坦な場合、ペレット５１００はａ−ｂ面と平行な平面である平板面を下
に向けて並置する。ペレット５１００の厚さが均一である場合、厚さが均一で平坦、かつ
高い結晶性を有する層が形成される。そして、当該層がｎ段（ｎは自然数。）積み重なる
ことで、ＣＡＡＣ−ＯＳを得ることができる。
【０３１９】
一方、基板５１２０の上面が凹凸を有する場合でも、ＣＡＡＣ−ＯＳは、ペレット５１０
０が凹凸に沿って並置した層がｎ段（ｎは自然数。）積み重なった構造となる。基板５１
２０が凹凸を有するため、ＣＡＡＣ−ＯＳは、ペレット５１００間に隙間が生じやすい場
合がある。ただし、この場合でも、ペレット５１００間で分子間力が働き、凹凸があって
もペレット間の隙間はなるべく小さくなるように配列する。したがって、凹凸があっても
高い結晶性を有するＣＡＡＣ−ＯＳとすることができる。
【０３２０】
このようなモデルによってＣＡＡＣ−ＯＳが成膜されるため、スパッタ粒子が厚みのない
ペレット状である方が好ましい。なお、スパッタ粒子が厚みのあるサイコロ状である場合
、基板５１２０上に向ける面が一定とならず、厚さや結晶の配向を均一にできない場合が
ある。
【０３２１】
以上に示した成膜モデルにより、非晶質構造を有する被形成面上であっても、高い結晶性
を有するＣＡＡＣ−ＯＳを得ることができる。
【０３２２】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組
み合わせて実施することができる。
【０３２３】
（実施の形態６）
本実施の形態では、本発明の一態様のトランジスタを利用した回路の一例について図面
を参照して説明する。
【０３２４】
［回路構成例］
上記実施の形態に示した構成において、トランジスタや配線、電極の接続構成を異なら
せることにより、様々な回路を構成することができる。以下では、本発明の一態様の半導
体装置を用いることにより実現できる回路構成の例を説明する。
【０３２５】
〔ＣＭＯＳ回路〕
図２２（Ａ）に示す回路図は、ｐチャネル型のトランジスタ１７０１とｎチャネル型の
トランジスタ１７００を直列に接続し、且つそれぞれのゲートを接続した、いわゆるＣＭ
ＯＳ回路の構成を示している。なお図中、半導体に酸化物半導体が適用されたトランジス
タには「ＯＳ」の記号を付して示している。
【０３２６】
〔アナログスイッチ〕
また図２２（Ｂ）に示す回路図は、トランジスタ１７００とトランジスタ１７０１のそ
れぞれのソースとドレインを接続した構成を示している。このような構成とすることで、
いわゆるアナログスイッチとして機能させることができる。
【０３２７】
〔記憶装置の例〕
本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の
保持が可能で、且つ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図２
２（Ｃ）に示す。
【０３２８】
図２２（Ｃ）に示す半導体装置は、第１の半導体材料を用いたトランジスタ３２００と
半導体に酸化物半導体を用いたトランジスタ３３００、及び容量素子３４００を有してい
る。なお、トランジスタ３３００としては、上記実施の形態で例示したトランジスタを用
いることができる。
【０３２９】
トランジスタ３３００は、酸化物半導体を有する半導体にチャネルが形成されるトラン
ジスタである。トランジスタ３３００は、オフ電流が小さいため、これを用いることによ
り長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要
としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが
可能となるため、消費電力を十分に低減することができる。
【０３３０】
図２２（Ｃ）において、第１の配線３００１はトランジスタ３２００のソース電極と電
気的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極と電気的に
接続される。また、第３の配線３００３はトランジスタ３３００のソース電極またはドレ
イン電極の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲー
ト電極と電気的に接続される。そして、トランジスタ３２００のゲート電極、およびトラ
ンジスタ３３００のソース電極またはドレイン電極の他方は、容量素子３４００の電極の
一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的
に接続される。
【０３３１】
図２２（Ｃ）に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持
可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能で
ある。
【０３３２】
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、ト
ランジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とす
る。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極、お
よび容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲート電極には
、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電
荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものと
する。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電
位にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００の
ゲート電極に与えられた電荷が保持される（保持）。
【０３３３】
トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲート
電極の電荷は長時間にわたって保持される。
【０３３４】
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を
与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジ
スタ３２００のゲート電極に保持された電荷量に応じて、第２の配線３００２は異なる電
位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２０
０のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿
Ｈは、トランジスタ３２００のゲート電極にＬｏｗレベル電荷が与えられている場合の見
かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは
、トランジスタ３２００を「オン状態」とするために必要な第５の配線３００５の電位を
いうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間
の電位Ｖ０とすることにより、トランジスタ３２００のゲート電極に与えられた電荷を判
別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、
第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「
オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の
電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままで
ある。このため、第２の配線３００２の電位を判別することで、保持されている情報を読
み出すことができる。
【０３３５】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読
み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態
にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿
Ｈより小さい電位を第５の配線３００５に与えればよい。または、ゲート電極の状態にか
かわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌよ
り大きい電位を第５の配線３００５に与えればよい。
【０３３６】
図２２（Ｄ）に示す半導体装置は、トランジスタ３２００を設けていない点で主に図２
２（Ｃ）と相違している。この場合も上記と同様の動作により情報の書き込み及び保持動
作が可能である。
【０３３７】
次に、情報の読み出しについて説明する。トランジスタ３３００がオン状態となると、
浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３
と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が
変化する。第３の配線３００３の電位の変化量は、容量素子３４００の第１の電極の電位
（あるいは容量素子３４００に蓄積された電荷）によって、異なる値をとる。
【０３３８】
例えば、容量素子３４００の第１の電極の電位をＶ、容量素子３４００の容量をＣ、第
３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３
の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ
×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量
素子３４００の第１の電極の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、
電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１
）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（
ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０３３９】
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すこ
とができる。
【０３４０】
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体材料が適用され
たトランジスタを用い、トランジスタ３３００として半導体に酸化物半導体が適用された
トランジスタを駆動回路上に積層して設ける構成とすればよい。
【０３４１】
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電
流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持す
ることが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ
動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することがで
きる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）で
あっても、長期にわたって記憶内容を保持することが可能である。
【０３４２】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、
素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲー
トへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため
、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導
体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、
信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報
の書き込みが行われるため、高速な動作も容易に実現しうる。
【０３４３】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組
み合わせて実施することができる。
【０３４４】
（実施の形態７）
本実施の形態では、上記実施の形態で例示したトランジスタ、または記憶装置を含むＲ
Ｆデバイスについて、図２３を用いて説明する。
【０３４５】
本実施の形態におけるＲＦデバイスは、内部に記憶回路を有し、記憶回路に必要な情報
を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。こ
のような特徴から、ＲＦデバイスは、物品などの個体情報を読み取ることにより物品の識
別を行う個体認証システムなどに用いることが可能である。なお、これらの用途に用いる
ためには極めて高い信頼性が要求される。
【０３４６】
ＲＦデバイスの構成について図２３を用いて説明する。図２３は、ＲＦデバイスの構成
例を示すブロック図である。
【０３４７】
図２３に示すようにＲＦデバイス８００は、通信器８０１（質問器、リーダ／ライタな
どともいう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアン
テナ８０４を有する。またＲＦデバイス８００は、整流回路８０５、定電圧回路８０６、
復調回路８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有
している。なお、復調回路８０７に含まれる整流作用を示すトランジスタに逆方向電流を
十分に抑制することが可能な材料、例えば、酸化物半導体、が用いられた構成としてもよ
い。これにより、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和
することを防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけ
ることができる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によ
って交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用し
て交信する電波方式の３つに大別される。本実施の形態に示すＲＦデバイス８００は、そ
のいずれの方式に用いることも可能である。
【０３４８】
次に各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたア
ンテナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路
８０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整
流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平
滑化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側ま
たは出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅
が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しない
ように制御するための回路である。
【０３４９】
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するため
の回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していても
よい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８
０９のリセット信号を生成するための回路である。
【０３５０】
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成
するための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに
応じて変調をおこなうための回路である。
【０３５１】
論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は
、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域など
を有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を
行うための回路である。
【０３５２】
なお、上述の各回路は、必要に応じて、適宜、取捨することができる。
【０３５３】
ここで、先の実施の形態で説明した記憶回路を、記憶回路８１０に用いることができる
。本発明の一態様の記憶回路は、電源が遮断された状態であっても情報を保持できるため
、ＲＦデバイスに好適に用いることができる。さらに本発明の一態様の記憶回路は、デー
タの書き込みに必要な電力（電圧）が従来の不揮発性メモリに比べて著しく小さいため、
データの読み出し時と書込み時の最大通信距離の差を生じさせないことも可能である。さ
らに、データの書き込み時に電力が不足し、誤動作または誤書込みが生じることを抑制す
ることができる。
【０３５４】
また、本発明の一態様の記憶回路は、不揮発性のメモリとして用いることが可能である
ため、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデ
ータを書き込むためのコマンドを別途用意し、ユーザが自由に書き換えできないようにし
ておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷すること
で、作製したＲＦデバイスすべてについて固有番号を付与するのではなく、出荷する良品
にのみ固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になる
ことがなく出荷後の製品に対応した顧客管理が容易となる。
【０３５５】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組
み合わせて実施することができる。
【０３５６】
（実施の形態８）
本実施の形態では、少なくとも実施の形態で説明したトランジスタを用いることができ
、先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。
【０３５７】
図２４は、先の実施の形態で説明したトランジスタを少なくとも一部に用いたＣＰＵの
一例の構成を示すブロック図である。
【０３５８】
図２４に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅ
ｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラ
クションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントロー
ラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース
１１９８（Ｂｕｓ  Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフ
ェース１１８９（ＲＯＭ  Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ
基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９
は、別チップに設けてもよい。もちろん、図２４に示すＣＰＵは、その構成を簡略化して
示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例
えば、図２４に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数
含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演
算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６
４ビットなどとすることができる。
【０３５９】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクショ
ンデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、イン
タラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントロー
ラ１１９５に入力される。
【０３６０】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロ
ーラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種
制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御す
るための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログ
ラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマス
ク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のア
ドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう
。
【０３６１】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１
９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およ
びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えば
タイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信
号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上
記各種回路に供給する。
【０３６２】
図２４に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジス
タ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることがで
きる。
【０３６３】
図２４に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１から
の指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１
１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容
量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持
が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われ
る。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換
えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができ
る。
【０３６４】
図２５は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である
。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記
憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理
素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回
路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と
、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダ
クタなどのその他の素子をさらに有していても良い。
【０３６５】
ここで、回路１２０２には、先の実施の形態で説明した記憶装置を用いることができる
。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２
０９のゲートには接地電位（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力
され続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して
接地される構成とする。
【０３６６】
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用
いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）
のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の
端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第
２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３
はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２
の端子の間の導通または非導通（つまり、トランジスタ１２１３のオン状態またはオフ状
態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとド
レインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソース
とドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力さ
れる制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、
トランジスタ１２１４のオン状態またはオフ状態）が選択される。
【０３６７】
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極の
うちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続
部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電
位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッ
チ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に
接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレイン
の他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの
一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４の
ソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続
される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他
方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一
方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と
、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一
対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低
電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができ
る。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる
配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの
他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ
等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２
０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮ
Ｄ線）と電気的に接続される。
【０３６８】
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等
を積極的に利用することによって省略することも可能である。
【０３６９】
トランジスタ１２０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力さ
れる。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号Ｒ
Ｄによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方の
スイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と
第２の端子の間は非導通状態となる。
【０３７０】
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデー
タに対応する信号が入力される。図２５では、回路１２０１から出力された信号が、トラ
ンジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３
の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は
、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介
して回路１２０１に入力される。
【０３７１】
なお、図２５では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースと
ドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して
回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端
子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を
反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に
、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場
合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方
）から出力される信号を当該ノードに入力することができる。
【０３７２】
また、図２５において、記憶素子１２００に用いられるトランジスタのうち、トランジ
スタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１
９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層また
はシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素
子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるト
ランジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以
外にも、チャネルが酸化物半導体層で形成されるトランジスタを含んでいてもよく、残り
のトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形
成されるトランジスタとすることもできる。
【０３７３】
図２５における回路１２０１には、例えばフリップフロップ回路を用いることができる
。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用い
ることができる。
【０３７４】
本発明の一態様における半導体装置では、記憶素子１２００に電源電圧が供給されない
間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２
０８によって保持することができる。
【０３７５】
また、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい
。例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を
有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そ
のため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子
１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわ
たり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（
データ）を保持することが可能である。
【０３７６】
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ
動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１
が元のデータを保持しなおすまでの時間を短くすることができる。
【０３７７】
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジス
タ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再
開された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態
（オン状態、またはオフ状態）に変換して、回路１２０２から読み出すことができる。そ
れ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信
号を正確に読み出すことが可能である。
【０３７８】
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなど
の記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐ
ことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復
帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、ま
たは複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力
を抑えることができる。
【０３７９】
本実施の形態では、記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子
１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタム
ＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）等のＬＳＩ、
ＲＦ−ＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応
用可能である。
【０３８０】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組
み合わせて実施することができる。
【０３８１】
（実施の形態９）
本実施の形態では、本発明の一態様の表示パネルの構成例について説明する。
【０３８２】
［構成例］
図２６（Ａ）は、本発明の一態様の表示パネルの上面図であり、図２６（Ｂ）は、本発
明の一態様の表示パネルの画素に液晶素子を適用する場合に用いることができる画素回路
を説明するための回路図である。また、図２６（Ｃ）は、本発明の一態様の表示パネルの
画素に有機ＥＬ素子を適用する場合に用いることができる画素回路を説明するための回路
図である。
【０３８３】
画素部に配置するトランジスタは、上記実施の形態に従って形成することができる。ま
た、当該トランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャ
ネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同
一基板上に形成する。このように、画素部や駆動回路に上記実施の形態に示すトランジス
タを用いることにより、信頼性の高い表示装置を提供することができる。
【０３８４】
アクティブマトリクス型表示装置のブロック図の一例を図２６（Ａ）に示す。表示装置
の基板２１００上には、画素部２１０１、第１の走査線駆動回路２１０２、第２の走査線
駆動回路２１０３、信号線駆動回路２１０４を有する。画素部２１０１には、複数の信号
線が信号線駆動回路２１０４から延伸して配置され、複数の走査線が第１の走査線駆動回
路２１０２、及び第２の走査線駆動回路２１０３から延伸して配置される。なお走査線と
信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に設けられている
。また、表示装置の基板２１００はＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒ
ｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう
）に接続される。
【０３８５】
図２６（Ａ）では、第１の走査線駆動回路２１０２、第２の走査線駆動回路２１０３、
信号線駆動回路２１０４は、画素部２１０１と同じ基板２１００上に形成される。そのた
め、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。
また、基板２１００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間
の接続数が増える。同じ基板２１００上に駆動回路を設けた場合、その配線間の接続数を
減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
【０３８６】
〔液晶パネル〕
また、画素の回路構成の一例を図２６（Ｂ）に示す。ここでは、ＶＡ型液晶表示パネル
の画素に適用することができる画素回路を示す。
【０３８７】
この画素回路は、一つの画素に複数の画素電極層を有する構成に適用できる。それぞれ
の画素電極層は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆
動できるように構成される。これにより、マルチドメイン設計された画素の個々の画素電
極層に印加する信号を、独立して制御できる。
【０３８８】
トランジスタ２１１６のゲート配線２１１２と、トランジスタ２１１７のゲート配線２
１１３には、異なるゲート信号を与えることができるように分離される。一方、データ線
として機能するソース電極層又はドレイン電極層２１１４は、トランジスタ２１１６とト
ランジスタ２１１７で共通に用いられている。トランジスタ２１１６とトランジスタ２１
１７は上記実施の形態で説明するトランジスタを適宜用いることができる。これにより、
信頼性の高い液晶表示パネルを提供することができる。
【０３８９】
トランジスタ２１１６と電気的に接続する第１の画素電極層と、トランジスタ２１１７
と電気的に接続する第２の画素電極層の形状について説明する。第１の画素電極層と第２
の画素電極層の形状は、スリットによって分離される。第１の画素電極層はＶ字型に広が
る形状を有し、第２の画素電極層は第１の画素電極層の外側を囲むように形成される。
【０３９０】
トランジスタ２１１６のゲート電極はゲート配線２１１２と接続され、トランジスタ２
１１７のゲート電極はゲート配線２１１３と接続される。ゲート配線２１１２とゲート配
線２１１３に異なるゲート信号を与えてトランジスタ２１１６とトランジスタ２１１７の
動作タイミングを異ならせ、液晶の配向を制御できる。
【０３９１】
また、容量配線２１１０と、誘電体として機能するゲート絶縁膜と、第１の画素電極層
または第２の画素電極層と電気的に接続する容量電極とで保持容量を形成してもよい。
【０３９２】
マルチドメイン構造は、一画素に第１の液晶素子２１１８と第２の液晶素子２１１９を
備える。第１の液晶素子２１１８は第１の画素電極層と対向電極層とその間の液晶層とで
構成され、第２の液晶素子２１１９は第２の画素電極層と対向電極層とその間の液晶層と
で構成される。
【０３９３】
なお、図２６（Ｂ）に示す画素回路は、これに限定されない。例えば、図２６（Ｂ）に
示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、又は論理回路
などを追加してもよい。
【０３９４】
〔有機ＥＬパネル〕
画素の回路構成の他の一例を図２６（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表
示パネルの画素構造を示す。
【０３９５】
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が
、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そし
て、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、
その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発
光素子は、電流励起型の発光素子と呼ばれる。
【０３９６】
図２６（Ｃ）は、適用可能な画素回路の一例を示す図である。ここではｎチャネル型の
トランジスタを１つの画素に２つ用いる例を示す。なお、本発明の一態様の金属酸化物膜
は、ｎチャネル型のトランジスタのチャネル形成領域に用いることができる。また、当該
画素回路は、デジタル時間階調駆動を適用することができる。
【０３９７】
適用可能な画素回路の構成及びデジタル時間階調駆動を適用した場合の画素の動作につ
いて説明する。
【０３９８】
画素２１２０は、スイッチング用トランジスタ２１２１、駆動用トランジスタ２１２２
、発光素子２１２４及び容量素子２１２３を有している。スイッチング用トランジスタ２
１２１は、ゲート電極層が走査線２１２６に接続され、第１電極（ソース電極層及びドレ
イン電極層の一方）が信号線２１２５に接続され、第２電極（ソース電極層及びドレイン
電極層の他方）が駆動用トランジスタ２１２２のゲート電極層に接続される。駆動用トラ
ンジスタ２１２２は、ゲート電極層が容量素子２１２３を介して電源線２１２７に接続さ
れ、第１電極が電源線２１２７に接続され、第２電極が発光素子２１２４の第１電極（画
素電極）に接続される。発光素子２１２４の第２電極は共通電極２１２８に相当する。共
通電極２１２８は、同一基板上に形成される共通電位線と電気的に接続される。
【０３９９】
スイッチング用トランジスタ２１２１および駆動用トランジスタ２１２２は上記実施の
形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い有機
ＥＬ表示パネルを提供することができる。
【０４００】
発光素子２１２４の第２電極（共通電極２１２８）の電位は低電源電位に設定する。な
お、低電源電位とは、電源線２１２７に供給される高電源電位より低い電位であり、例え
ばＧＮＤ、０Ｖなどを低電源電位として設定することができる。発光素子２１２４の順方
向のしきい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光
素子２１２４に印加することにより、発光素子２１２４に電流を流して発光させる。なお
、発光素子２１２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少な
くとも順方向しきい値電圧を含む。
【０４０１】
なお、容量素子２１２３は駆動用トランジスタ２１２２のゲート容量を代用することに
より省略できる。駆動用トランジスタ２１２２のゲート容量については、チャネル形成領
域とゲート電極層との間で容量が形成されていてもよい。
【０４０２】
次に、駆動用トランジスタ２１２２に入力する信号について説明する。電圧入力電圧駆
動方式の場合、駆動用トランジスタ２１２２が十分にオンするか、オフするかの二つの状
態となるようなビデオ信号を、駆動用トランジスタ２１２２に入力する。なお、駆動用ト
ランジスタ２１２２を線形領域で動作させるために、電源線２１２７の電圧よりも高い電
圧を駆動用トランジスタ２１２２のゲート電極層にかける。また、信号線２１２５には、
電源線電圧に駆動用トランジスタ２１２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかけ
る。
【０４０３】
アナログ階調駆動を行う場合、駆動用トランジスタ２１２２のゲート電極層に発光素子
２１２４の順方向電圧に駆動用トランジスタ２１２２の閾値電圧Ｖｔｈを加えた値以上の
電圧をかける。なお、駆動用トランジスタ２１２２が飽和領域で動作するようにビデオ信
号を入力し、発光素子２１２４に電流を流す。また、駆動用トランジスタ２１２２を飽和
領域で動作させるために、電源線２１２７の電位を、駆動用トランジスタ２１２２のゲー
ト電位より高くする。ビデオ信号をアナログとすることで、発光素子２１２４にビデオ信
号に応じた電流を流し、アナログ階調駆動を行うことができる。
【０４０４】
なお、画素回路の構成は、図２６（Ｃ）に示す画素構成に限定されない。例えば、図２
６（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタ又は論
理回路などを追加してもよい。
【０４０５】
図２６で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、低電
位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電
気的に接続される構成とする。さらに、制御回路等により第１のゲート電極の電位を制御
し、第２のゲート電極には図示しない配線によりソース電極に与える電位よりも低い電位
など、上記で例示した電位を入力可能な構成とすればよい。
【０４０６】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組
み合わせて実施することができる。
【０４０７】
（実施の形態１０）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を
備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓ
ｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いるこ
とができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器
として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍、ビデオカメラ、
デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレ
イ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプ
レイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払
い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２７に示す
。
【０４０８】
図２７（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示
部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０
８等を有する。なお、図２７（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表
示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されな
い。
【０４０９】
図２７（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部
９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１
３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられて
いる。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されてお
り、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能であ
る。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体
９１２との間の角度に従って、切り替える構成としても良い。また、第１表示部９１３お
よび第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示
装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチ
パネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フ
ォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加するこ
とができる。
【０４１０】
図２７（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、
キーボード９２３、ポインティングデバイス９２４等を有する。
【０４１１】
図２７（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９
３３等を有する。
【０４１２】
図２７（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３
、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレン
ズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられ
ている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されて
おり、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能で
ある。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９
４２との間の角度に従って切り替える構成としても良い。
【０４１３】
図２７（Ｆ）は普通自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、
ライト９５４等を有する。
【０４１４】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組
み合わせて実施することができる。
【０４１５】
（実施の形態１１）
本実施の形態では、本発明の一態様に係るＲＦデバイスの使用例について図２８を用い
ながら説明する。ＲＦデバイスの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券
類、無記名債券類、証書類（運転免許証や住民票等、図２８（Ａ）参照）、包装用容器類
（包装紙やボトル等、図２８（Ｃ）参照）、記録媒体（ＤＶＤやビデオテープ等、図２８
（Ｂ）参照）、乗り物類（自転車等、図２８（Ｄ）参照）、身の回り品（鞄や眼鏡等）、
食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電
子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、
若しくは各物品に取り付ける荷札（図２８（Ｅ）、図２８（Ｆ）参照）等に設けて使用す
ることができる。
【０４１６】
本発明の一態様に係るＲＦデバイス４０００は、表面に貼る、または埋め込むことによ
り、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージ
であれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲ
Ｆデバイス４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品
自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、
または証書類等に本発明の一態様に係るＲＦデバイス４０００を設けることにより、認証
機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。ま
た、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器
等に本発明の一態様に係るＲＦデバイスを取り付けることにより、検品システム等のシス
テムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲ
Ｆデバイスを取り付けることにより、盗難などに対するセキュリティ性を高めることがで
きる。
【０４１７】
以上のように、本発明の一態様に係わるＲＦデバイスを本実施の形態に挙げた各用途に
用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信
距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて
長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いるこ
とができる。
【０４１８】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組
み合わせて実施することができる。
【０４１９】
（実施の形態１２）
本実施の形態では、積層体１０に適用可能なトランジスタを含む積層体の作成方法及び
、構成の一例について図３０乃至図３４に示す。尚、図中ａ１−ａ２断面は、トランジス
タを含む断面を示し、ｂ１−ｂ２断面は、配線部を示す。
【０４２０】
絶縁体２５０１の上に絶縁体２５０２を形成する。絶縁体２５０１には、実施の形態２
に示した絶縁体１０１と同様の材質、成膜方法等を用いると良い。また、絶縁体２５０２
には、実施の形態２に示した絶縁体２４０２と同様の材質、成膜方法を用いるとよい。（
図３０（ａ））
【０４２１】
次に、絶縁体２５０２に開口又は溝を形成する。また、絶縁体２５０２に開口を設ける
際には、絶縁体２５０２と絶縁体２５０１のエッチングの選択比が大きい材料の組み合わ
せを選択することが望ましい。
【０４２２】
絶縁体２５０２に開口又は溝を形成する際には、フォトリソグラフィ法等を用いること
が出来る。絶縁体２５０２上にレジストマスクを形成し、絶縁体２５０２の不要な部分を
除去する。その後、レジストマスクを除去することにより、絶縁体２５０２に開口又は溝
を形成することが出来る。
【０４２３】
フォトリソグラフィ法等の被加工膜の加工方法については、実施の形態２に示した方法
を用いることが出来る。
【０４２４】
次に、開口又は溝が形成された絶縁体２５０２上に、バリア膜２５０３を設ける。バリ
ア膜２５０３としては、５０ｎｍ程度の厚みを有する酸化アルミニウムを用いると好まし
い。（図３０（ｂ））
【０４２５】
バリア膜２５０３は、この膜よりも下層から水及び水素等が上層に拡散することを抑制
する機能を有する層である。尚、バリア膜２５０３は、この上方に設けられる電極又は配
線と、下方に設けられる電極又は配線とを電気的に接続するための開口やプラグを有して
いてもよい。
【０４２６】
バリア膜２５０３には、実施の形態２で示したバリア膜１０３と同様の材質、成膜方法
等を用いることが出来る。
【０４２７】
次に、バリア膜２５０３上に、導電体２５０４を設ける。（図３０（ｃ））
【０４２８】
導電体２５０４には、実施の形態２で示した導電体１０４と同様の材質、成膜方法等を
用いることが出来る。
【０４２９】
尚、導電体２５０４は、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉ
ｓｈｉｎｇ）法等を用いた平坦化処理により平坦化されていてもよい。
【０４３０】
その際、導電体２５０４を絶縁体２５０２の開口又は溝が設けられていない領域上のバ
リア膜２５０３の上面と、導電体２５０４の上面との高さが揃うまで、ＣＭＰ法により削
ってもよいし、途中で止めてもよい。
【０４３１】
次に、絶縁体２５０２の開口又は溝に、バリア膜２５０３を介して、形成された導電体
２５０４をエッチングし、導電体２５０４ａを得る。ここでは、導電体２５０４ａの上面
は、絶縁体２５０２の開口又は溝の設けられていない領域上のバリア膜２５０３の上面と
比べ、低くなることが好ましく、特に、５０ｎｍ程度低いことが好ましい。
【０４３２】
次に、バリア膜２６０１をバリア膜２５０３上及び導電体２５０４ａ上に設ける。（図
３１（ａ））なお、バリア膜２６０１を成膜後、ＣＭＰ法により表面を平坦化してもよい
。また、本実施の形態では、バリア膜２６０１を設ける例を示したが、場合によっては設
けなくてもよい。
【０４３３】
バリア膜２６０１には、実施の形態２で示したバリア膜１０３及びバリア膜１０５と同
様の材質、成膜方法等を用いることが出来る。
【０４３４】
次に、厚さ１００ｎｍ程度の絶縁体２６０２を設ける。
【０４３５】
絶縁体２６０２には、実施の形態２で示した絶縁体１０６と同様の材質、成膜方法等を
用いることが出来る。場合によっては、絶縁体２６０２をＣＭＰ法により平坦化させても
よい。
【０４３６】
次に、半導体２６０３、半導体２６０４を形成する。
【０４３７】
半導体２６０３には、実施の形態２で示した半導体１０７と同様の材質、成膜方法等を
用いることが出来る。また、半導体２６０４には、実施の形態２で示した半導体１０８と
同様の材質、成膜方法等を用いることが出来る。
【０４３８】
次に、導電体２６０５を設ける。導電体２６０５としては、厚さが１００ｎｍ程度のタ
ングステンを用いることが好ましい。この導電体２６０５の成膜には、スパッタリング法
を用いることが出来る。
【０４３９】
導電体２６０５には、実施の形態２で示した導電体１０９と同様の材質、成膜方法等を
用いることが出来る。
【０４４０】
次に導電体２６０５上に絶縁体２６０６を形成する。絶縁体２６０６としては、例えば
酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム
、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを、積層または
単層で用いることができる。（図３１（ｂ））
【０４４１】
次に、絶縁体２６０６、導電体２６０５、半導体２６０４、半導体２６０３、絶縁体２
６０２、バリア膜２６０１、バリア膜２５０３、絶縁体２５０２、絶縁体２５０１等に開
口を形成する。その際、フォトリソグラフィ法等を用いることができる。絶縁体２６０６
上にレジストマスクを形成し、絶縁体２６０６及び導電体２６０５の不要な部分を除去す
る。その後、レジストマスク等を除去し、導電体２６０５をマスクとして、半導体２６０
４、半導体２６０３、絶縁体２６０２、バリア膜２６０１、バリア膜２５０３、絶縁体２
５０２、絶縁体２５０１等に開口を形成する。このようにして開口２６０７ａ、２６０７
ｂが形成される。（図３１（ｃ））
【０４４２】
絶縁体２６０６を導電体２６０５上に設けることにより、バリア膜２６０１、２５０３
、絶縁体２５０２、２５０１などをエッチングする際、導電体２６０５がエッチングされ
ることを低減し、導電体２６０５に形成されている開口の広がりを抑えることが可能とな
る。
【０４４３】
また、開口２６０７ａ、２６０７ｂが形成に際し、絶縁体２６０６を設けずにレジスト
マスクを導電体２６０５上に形成してから、開口２６０７ａ、２６０７ｂを形成してもよ
い。
【０４４４】
また、絶縁体２６０６上に反射防止膜又は密着性向上膜を形成し、その上にレジストマ
スクを形成してから、開口２６０７ａ、２６０７ｂを形成してもよい。また、導電体２６
０５上に反射防止膜又は密着性向上膜を形成し、その上にレジストマスクを形成してから
開口２６０７ａ、２６０７ｂを形成してもよい。
【０４４５】
反射防止膜は、レジストマスクを露光する際、導電体２６０５により、露光に用いる光
が反射されることを低減する機能を有する。光の反射を低減することにより、レジストマ
スクの加工精度が向上し、より微細な加工が可能となる。
【０４４６】
密着性向上膜は、導電体２６０５とレジストマスクとの、もしくは、絶縁体２６０６と
レジストマスクとの密着性を改善することにより、より微細な加工が可能となる。
【０４４７】
次に、開口２６０７ａ、２６０７ｂの内側及び、導電体２６０５上に導電体２７０１を
形成する。（図３２（ａ））
【０４４８】
導電体２７０１には、実施の形態２で示した導電体１１１及び導電体１１２と同様の材
質、成膜方法等を用いることが出来る。
【０４４９】
次に、導電体２７０１を、ＣＭＰ法等を用いて平坦化処理を行い平坦化してもよい。ま
た、ウェットエッチングなどで導電体２７０１の表面をエッチングしてもよい。
【０４５０】
次に、導電体２７０１上に、レジストマスクを形成する。当該レジストマスクを用いて
、導電体２７０１の不要な部分を除去し、導電体２７０１ａ、２７０１ｂ、２７０１ｃを
形成する。その後、レジストマスクを除去する。（図３２（ｂ））
【０４５１】
次に、導電体２６０５、導電体２７０１ａ、２７０１ｂ、２７０１ｃ上にレジストマス
クを形成する。当該レジストマスクを用いて、導電体２６０５、半導体２６０４、半導体
２６０３、の不要な部分を除去し、導電体２６０５ａ、２６０５ｂを得る。その際、絶縁
体２６０２の一部が除去されることがある。したがって、一部が除去される深さを考慮し
て予め絶縁体２６０２の膜厚を厚く形成しておくと好ましい。（図３３（ａ））
【０４５２】
次に、導電体２６０５ａ上にレジストマスクを形成し、導電体２６０５ａの不要な部分
を除去し、導電体２６０５ｃ、２６０５ｄを得る。（図３３（ｂ））
【０４５３】
次に、半導体、絶縁体、及び導電体の順に成膜する。その後、当該導電体上にレジスト
マスクを形成し、当該導電体の不要な部分を除去する。その後レジストマスクを除去し、
導電体２９０３ａを得る。さらに導電体２９０３ａをマスクとして、絶縁体、半導体の不
要な部分を除去して、絶縁体２９０２ａ、半導体２９０１ａを得る。絶縁体２９０２ａ、
半導体２９０１ａを得る際、導電体２９０３ａを得るために用いたレジストマスクを除去
せずに残したまま、絶縁体、半導体の不要な部分を除去して絶縁体２９０２ａ、半導体２
９０１ａを得てもよい。（図３４（ａ））
【０４５４】
本実施の形態では、半導体、絶縁体の不要な部分を除去することにより、絶縁体２９０
２ａ、半導体２９０１ａを得る例を示したが、不要な部分を除去しなくてもよい。
【０４５５】
半導体２９０１ａとしては、実施の形態２に示した半導体１１３と同様の材質、成膜方
法を用いることが出来る。なお、半導体２９０１ａは、ゲート絶縁膜の一部として機能す
る場合もある。
【０４５６】
ついで、バリア膜２９０４を設ける。バリア膜２９０４には、実施の形態２に示したバ
リア膜１０３と同様の材質、成膜方法を用いることが出来る。（図３４（ｂ））
【０４５７】
このようにして、トランジスタを含む積層体１０の一部が形成される。
【０４５８】
なお、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自
由に、組み合わせ、適用、置き換えて実施することが出来る。
【０４５９】
（実施の形態１３）
図３５は、本発明の一態様の半導体装置の一例である。本実施の形態では、図２に示し
た積層構造の一実施の形態を示す。本実施の形態では積層体２０として単結晶シリコン半
導体を用い、積層体２０上に積層体１０を重ねた例について示す。
【０４６０】
半導体装置は、トランジスタ３６００、トランジスタ３５００と、を有する。トランジ
スタ３５００は、トランジスタ３６００の上に設けられ、トランジスタ３５００の半導体
とトランジスタ３６００の間にはバリア膜が設けられる。
【０４６１】
トランジスタ３６００は、半導体基板３０１０の一部からなる半導体３０１１、絶縁体
３０１２、導電体３０１３及び、低抵抗領域３０１４、低抵抗領域３０１５を有する。絶
縁体３０１２はトランジスタのゲート絶縁膜として機能する領域を有する。また、低抵抗
領域３０１４及び低抵抗領域３０１５は、ソース領域またはドレイン領域として機能する
領域を有する。
【０４６２】
トランジスタ３６００は、ｐチャネル型、ｎチャネル型のいずれでもよいが、回路構成
や駆動方法に応じて適切なトランジスタを用いればよい。
【０４６３】
半導体３０１１のチャネルが形成される領域やその近傍の領域、低抵抗領域３０１４、
低抵抗領域３０１５等としては、実施の形態４に示した、半導体７１２、低抵抗領域７１
３ａ、低抵抗領域７１３ｂと同様な材質、形成方法を用いることが出来る。
【０４６４】
ここで、トランジスタ３６００を含む構成が、図２における積層体２０に対応する。
【０４６５】
ここで、トランジスタ３６００に換えて図８に示すようなトランジスタ１８０を用いて
もよい。
【０４６６】
導電体３０１３を覆って、絶縁体３０１６、絶縁体３０１７、絶縁体３０１８及び絶縁
体３０１９を順に積層して設ける。絶縁体３０１６には、実施の形態４に示した絶縁体７
２１と同様な材質、形成方法を用いることが出来る。絶縁体３０１７には、実施の形態４
に示した絶縁体７２２と同様な材質、形成方法を用いることが出来る。絶縁体３０１８に
は、実施の形態４に示した絶縁体７２３と同様な材質、形成方法を設けることが出来る。
絶縁体３０１９には、実施の形態４に示した絶縁体７２４と同様な材質、形成方法を設け
ることが出来る。
【０４６７】
絶縁体３０１６、絶縁体３０１７、絶縁体３０１８及び絶縁体３０１９には、低抵抗領
域３０１４、低抵抗領域３０１５等と電気的に接続するプラグ３０２０、プラグ３０２１
等が埋め込まれてもよい。必要に応じて導電体３０１３と電気的に接続するプラグを形成
してもよい。
【０４６８】
絶縁体３０１９の上には、配線３０２２、配線３０２３等が設けられている。
【０４６９】
配線３０２２はプラグ３０２０と電気的に接続する。また、配線３０２３は、プラグ３
０２１と電気的に接続する。
【０４７０】
配線３０２２及び配線３０２３には、実施の形態４に示した配線７３１、配線７３２、
配線７３３と同様な材質、形成方法を用いることが出来る。
【０４７１】
配線３０２２、配線３０２３上に絶縁体３０２４を設ける。
【０４７２】
また、配線３０２２、配線３０２３等を形成する際、絶縁体３０１９上に絶縁体３０２
４を形成し、絶縁体３０２４に開口又は溝を形成した後に導電体を成膜し、当該導電体に
ＣＭＰ処理などを施し、絶縁体３０２４に形成された開口又は溝に残った導電体を、配線
３０２２、配線３０２３などに用いてもよい。
【０４７３】
また、プラグ３０２０、プラグ３０２１、配線３０２２、配線３０２３等を形成する場
合、デュアルダマシン法などを用いてもよい。
【０４７４】
上述した積層体２０の上に積層体１０を形成する。積層体１０はトランジスタ３５００
含む。積層体１０の一部またはすべての積層の一例として、図３４（ｂ）などを用いるこ
とが出来る。
【０４７５】
本実施の形態では、積層体１０の一部に図３４（ｂ）に示す積層体を適用する例を示す
。バリア膜２９０４上に、絶縁体３０２５を設けられている。
【０４７６】
バリア膜２９０４及び絶縁体３０２５には、導電体２７０１ａ、２７０１ｂ、２７０１
ｃと電気的に接続するプラグ３０２６、プラグ３０２７、プラグ３０２８が設けられてい
る。
【０４７７】
絶縁体３０２５上に、プラグ３０２６、プラグ３０２７、プラグ３０２８と電気的に接
続される配線３０２９、配線３０３０、配線３０３１が設けられている。
【０４７８】
本発明の一態様の半導体装置は、トランジスタ３６００を含む積層体の上にトランジス
タ３５００を含む積層体を有するため、半導体装置の面積を縮小することが出来る。また
、トランジスタ等の半導体素子の集積度を向上することが出来る。また、トランジスタ３
６００とトランジスタ３５００との間に設けられたバリア膜により、これよりも下層に存
在する水や水素等の不純物がトランジスタ３５００側に拡散することを抑制できる。
【０４７９】
また、本実施の形態では、トランジスタ３６００をｐ型トランジスタとし、トランジス
タ３５００をｎ型トランジスタとすれば、ＣＭＯＳのインバータ回路を構成することがで
きる。このように、単位回路を構成するトランジスタを重ねて配置することでレイアウト
の自由度が向上し、集積度を向上することが出来る。
【０４８０】
なお、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自
由に、組み合わせ、適用、置き換えて実施することができる。
【０４８１】
（実施の形態１４）
図３６は、本発明の一態様の半導体装置の一例である。本実施の形態では、図２に示し
た積層構造の一実施の形態を示す。本実施の形態では積層体２０の一部に単結晶シリコン
半導体を用い、積層体２０上に積層体１０を重ねた例について示す。
【０４８２】
積層体２０としては、実施の形態１３に示した積層体２０と同様の積層体を用いること
が出来る。
【０４８３】
積層体２０の上に積層体１０を形成する。積層体１０はトランジスタ３１０１含む。
【０４８４】
本実施の形態では、積層体１０の一部に図３４（ｂ）の一部を変更した積層体を適用す
る例を示す。具体的には、図３４（ｂ）における導電体２７０１ａ、２７０１ｂ、２７０
１ｃを形成しない構造を適用する。
【０４８５】
バリア膜２９０４上に、絶縁体３０２５を設けられている。バリア膜２９０４及び絶縁
体３０２５には、配線３０２２と電気的に接続するプラグ３１２６、配線３０２３と電気
的に接続するプラグ３１２８を形成する。また、導電体２６０５ｄと電気的に接続するプ
ラグ３１２７を形成する。
【０４８６】
絶縁体３０２５上に、プラグ３１２６、プラグ３１２７、プラグ３１２８と電気的に接
続される配線３１２９、配線３１３０、配線３１３１が設けられている。
【０４８７】
本発明の一態様の半導体装置は、トランジスタ３６００を含む積層体の上にトランジス
タ３１０１を含む積層体を有するため、半導体装置の面積を縮小することが出来る。また
、トランジスタ等の半導体素子の集積度を向上することが出来る。また、トランジスタ３
６００とトランジスタ３１０１との間に設けられたバリア膜により、これよりも下層に存
在する水や水素等の不純物がトランジスタ３１０１側に拡散することを抑制できる。
【０４８８】
また、本実施の形態では、トランジスタ３６００をｐ型トランジスタとし、トランジス
タ３１０１をｎ型トランジスタとすれば、ＣＭＯＳのインバータ回路を構成することがで
きる。このように、単位回路を構成するトランジスタを重ねて配置することでレイアウト
の自由度が向上し、集積度を向上することが出来る。
【０４８９】
なお、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自
由に、組み合わせ、適用、置き換えて実施することができる。
【０４９０】
（実施の形態１５）
図３７は、本発明の一態様の半導体装置の一例である。本実施の形態では、図２に示し
た積層構造の一実施の形態を示す。本実施の形態では積層体２０として単結晶シリコン半
導体を用い、積層体２０上に積層体１０を重ねた例について示す。
【０４９１】
積層体２０としては、実施の形態１３に示した積層体２０と同様の積層体を用いること
が出来る。
【０４９２】
積層体２０の上に積層体１０を形成する。積層体１０はトランジスタ３２０１含む。
【０４９３】
本実施の形態では、積層体１０の一部に図３４（ｂ）の一部を変更した積層体を適用す
る例を示す。具体的には、バリア膜２６０１を形成した後に、配線３０２２と電気的に接
続するプラグ３２３２及び配線３２３３、配線３０２３と電気的に接続するプラグ３１３
４及び配線３２３５を形成し、図３４（ｂ）における導電体２７０１ａ、２７０１ｂ、２
７０１ｃを形成しない構造を適用する。
【０４９４】
バリア膜２９０４上に、絶縁体３２２５を設けられている。バリア膜２９０４及び絶縁
体３２２５には、配線３２３３と電気的に接続するプラグ３２２６、配線３２３５と電気
的に接続するプラグ３２２８を形成する。また、導電体２６０５ｄと電気的に接続するプ
ラグ３２２７を形成する。
【０４９５】
絶縁体３２２５上に、プラグ３２２６、プラグ３２２７、プラグ３２２８と電気的に接
続される配線３２２９、配線３２３０、配線３２３１が設けられている。
【０４９６】
本発明の一態様の半導体装置は、トランジスタ３６００を含む積層体の上にトランジス
タ３２０１を含む積層体を有するため、半導体装置の面積を縮小することが出来る。また
、トランジスタ等の半導体素子の集積度を向上することが出来る。また、トランジスタ３
６００とトランジスタ３２０１との間に設けられたバリア膜により、これよりも下層に存
在する水や水素等の不純物がトランジスタ３２０１側に拡散することを抑制できる。
【０４９７】
また、本実施の形態では、トランジスタ３６００をｐ型トランジスタとし、トランジス
タ３２０１をｎ型トランジスタとすれば、ＣＭＯＳのインバータ回路を構成することがで
きる。このように、単位回路を構成するトランジスタを重ねて配置することでレイアウト
の自由度が向上し、集積度を向上することが出来る。
【０４９８】
なお、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自
由に、組み合わせ、適用、置き換えて実施することができる。
【符号の説明】
【０４９９】
１０    積層体
２０    積層体
３０    積層体
１００    トランジスタ
１０１    絶縁体
１０２    絶縁体
１０３    バリア膜
１０４    導電体
１０４ａ    導電体
１０５    バリア膜
１０５ａ    バリア膜
１０６    絶縁体
１０７    半導体
１０７ａ    半導体
１０８    半導体
１０８ａ    半導体
１０９    導電体
１０９ａ    導電体
１０９ｂ    導電体
１０９ｃ    導電体
１１０    開口
１１１    導電体
１１１ａ    導電体
１１１ｂ    導電体
１１１ｃ    導電体
１１２    導電体
１１２ａ    導電体
１１２ｂ    導電体
１１３    半導体
１１４    絶縁体
１１５    導電体
１１６    バリア膜
１２０ａ    プラグ
１２０ｂ    プラグ
１３０    容量
１８０    トランジスタ
２００    トランジスタ
７０８    絶縁体
７１１    半導体基板
７１２    半導体
７１３ａ    低抵抗領域
７１３ｂ    低抵抗領域
７１４    ゲート絶縁膜
７１５    ゲート電極
７２１    絶縁体
７２２    絶縁体
７２３    絶縁体
７２４    絶縁体
７２５    絶縁体
７２６    絶縁体
７２７    絶縁体
７２８    絶縁体
７２９    絶縁体
７３０    絶縁体
７３１    配線
７３２    配線
７３３    配線
７４１    絶縁体
７４２    絶縁体
７４３    絶縁体
７４４    絶縁体
７５１    配線
７５２    配線
７５３    配線
７５４    配線
７５５    配線
７５６    配線
７５７    配線
７５８    配線
７５９    配線
７６１    プラグ
７６２    プラグ
７６３    プラグ
７６４    プラグ
７６５    プラグ
７６６    プラグ
７６７    プラグ
７６８    プラグ
７６９    プラグ
７７０    プラグ
７７１    プラグ
７７２    プラグ
７７３    プラグ
７８１    電極
７８２    絶縁体
７８３    電極
８００    ＲＦデバイス
８０１    通信器
８０２    アンテナ
８０３    無線信号
８０４    アンテナ
８０５    整流回路
８０６    定電圧回路
８０７    復調回路
８０８    変調回路
８０９    論理回路
８１０    記憶回路
８１１    ＲＯＭ
８１２    半導体
８１４    ゲート絶縁膜
８１５    ゲート電極
９０１    筐体
９０２    筐体
９０３    表示部
９０４    表示部
９０５    マイクロフォン
９０６    スピーカー
９０７    操作キー
９０８    スタイラス
９１１    筐体
９１２    筐体
９１３    表示部
９１４    表示部
９１５    接続部
９１６    操作キー
９２１    筐体
９２２    表示部
９２３    キーボード
９２４    ポインティングデバイス
９３１    筐体
９３２    冷蔵室用扉
９３３    冷凍室用扉
９４１    筐体
９４２    筐体
９４３    表示部
９４４    操作キー
９４５    レンズ
９４６    接続部
９５１    車体
９５２    車輪
９５３    ダッシュボード
９５４    ライト
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
１２００    記憶素子
１２０１    回路
１２０２    回路
１２０３    スイッチ
１２０４    スイッチ
１２０６    論理素子
１２０７    容量素子
１２０８    容量素子
１２０９    トランジスタ
１２１０    トランジスタ
１２１３    トランジスタ
１２１４    トランジスタ
１２２０    回路
１７００    トランジスタ
１７０１    トランジスタ
２１００    基板
２１０１    画素部
２１０２    走査線駆動回路
２１０３    走査線駆動回路
２１０４    信号線駆動回路
２１１０    容量配線
２１１２    ゲート配線
２１１３    ゲート配線
２１１４    ドレイン電極層
２１１６    トランジスタ
２１１７    トランジスタ
２１１８    液晶素子
２１１９    液晶素子
２１２０    画素
２１２１    スイッチング用トランジスタ
２１２２    駆動用トランジスタ
２１２３    容量素子
２１２４    発光素子
２１２５    信号線
２１２６    走査線
２１２７    電源線
２１２８    共通電極
２４０２    絶縁体
２５０１    絶縁体
２５０２    絶縁体
２５０３    バリア膜
２５０４    導電体
２５０４ａ    導電体
２６０１    バリア膜
２６０２    絶縁体
２６０３    半導体
２６０４    半導体
２６０５    導電体
２６０５ａ    導電体
２６０５ｂ    導電体
２６０５ｃ    導電体
２６０５ｄ    導電体
２６０６    絶縁体
２６０７ａ    開口
２６０７ｂ    開口
２７０１    導電体
２７０１ａ    導電体
２７０１ｂ    導電体
２７０１ｃ    導電体
２９０１ａ    半導体
２９０２ａ    絶縁体
２９０３ａ    導電体
２９０４    バリア膜
３００１    配線
３００２    配線
３００３    配線
３００４    配線
３００５    配線
３０１０    半導体基板
３０１１    半導体
３０１２    絶縁体
３０１３    導電体
３０１４    低抵抗領域
３０１５    低抵抗領域
３０１６    絶縁体
３０１７    絶縁体
３０１８    絶縁体
３０１９    絶縁体
３０２０    プラグ
３０２１    プラグ
３０２２    配線
３０２３    配線
３０２４    絶縁体
３０２５    絶縁体
３０２６    プラグ
３０２７    プラグ
３０２８    プラグ
３０２９    配線
３０３０    配線
３０３１    配線
３１０１    トランジスタ
３１２６    プラグ
３１２７    プラグ
３１２８    プラグ
３１２９    配線
３１３０    配線
３１３１    配線
３１３４    プラグ
３２００    トランジスタ
３２０１    トランジスタ
３２２５    絶縁体
３２２６    プラグ
３２２７    プラグ
３２２８    プラグ
３２２９    配線
３２３０    配線
３２３１    配線
３２３２    プラグ
３２３３    配線
３２３５    配線
３３００    トランジスタ
３４００    容量素子
３５００    トランジスタ
３６００    トランジスタ
４０００    ＲＦデバイス
５１００    ペレット
５１００ａ    ペレット
５１００ｂ    ペレット
５１０１    イオン
５１０２    酸化亜鉛層
５１０３    粒子
５１０５ａ    ペレット
５１０５ａ１    領域
５１０５ａ２    ペレット
５１０５ｂ    ペレット
５１０５ｃ    ペレット
５１０５ｄ    ペレット
５１０５ｄ１    領域
５１０５ｅ    ペレット
５１２０    基板
５１３０    ターゲット
５１６１    領域
【図１】
2020074358.tif 000003
【図２】
2020074358.tif 000004
【図３】
2020074358.tif 000005
【図４】
2020074358.tif 000006
【図５】
2020074358.tif 000007
【図６】
2020074358.tif 000008
【図７】
2020074358.tif 000009
【図８】
2020074358.tif 000010
【図９】
2020074358.tif 000011
【図１０】
2020074358.tif 000012
【図１１】
2020074358.tif 000013
【図１２】
2020074358.tif 000014
【図１３】
2020074358.tif 000015
【図１４】
2020074358.tif 000016
【図１５】
2020074358.tif 000017
【図１６】
2020074358.tif 000018
【図１７】
2020074358.tif 000019
【図１８】
2020074358.tif 000020
【図１９】
2020074358.tif 000021
【図２０】
2020074358.tif 000022
【図２１】
2020074358.tif 000023
【図２２】
2020074358.tif 000024
【図２３】
2020074358.tif 000025
【図２４】
2020074358.tif 000026
【図２５】
2020074358.tif 000027
【図２６】
2020074358.tif 000028
【図２７】
2020074358.tif 000029
【図２８】
2020074358.tif 000030
【図２９】
2020074358.tif 000031
【図３０】
2020074358.tif 000032
【図３１】
2020074358.tif 000033
【図３２】
2020074358.tif 000034
【図３３】
2020074358.tif 000035
【図３４】
2020074358.tif 000036
【図３５】
2020074358.tif 000037
【図３６】
2020074358.tif 000038
【図３７】
2020074358.tif 000039