(57)【要約】【課題】ＣＭＯＳ回路を有する半導体装置の構成において、貫通電流を低減する。【解決手段】電源線間に設けられた第１のＣＭＯＳ回路と、電源線間に設けられた、第１のＣＭＯＳ回路が有するトランジスタよりも、オフ電流が小さい第１のトランジスタと、電源線間に設けられた第２のＣＭＯＳ回路と、第１のＣＭＯＳ回路の出力端子と、第２のＣＭＯＳ回路の入力端子との間に設けられた、第１のＣＭＯＳ回路が有するトランジスタよりも、オフ電流が小さい第２のトランジスタと、を備え、第１のＣＭＯＳ回路に入力する第１の信号の電圧が変動する期間において、第１のトランジスタ及び第２のトランジスタに入力する第２の信号は、第１のトランジスタ及び第２のトランジスタを非導通状態とする信号である、半導体装置の駆動方法、とする。【選択図】図１
2020074593.tif 000002
【特許請求の範囲】
【請求項１】
第１乃至第４のトランジスタを有する第１の回路と、第２の回路と、第５乃至第７のトランジスタと、を有する半導体装置であって、
前記第１のトランジスタのソース又はドレインの一方は、第１の電源線と電気的に接続され、
前記第１のトランジスタのソースまたはドレインの他方は、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方は、前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方は、前記第４のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第１のトランジスタのゲートは、前記第４のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのゲートは、前記第３のトランジスタのゲートと電気的に接続され、
前記第３のトランジスタのソースまたはドレインの他方は、前記第５のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、第２の電源線と電気的に接続され、
前記第４のトランジスタのソースまたはドレインの他方は、前記第６のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第６のトランジスタのソース又はドレインの他方は、前記第２の電源線と電気的に接続され、
前記第７のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第７のトランジスタのソース又はドレインの他方は、前記第２の回路と電気的に接続され、
前記第７のトランジスタのゲートは、前記第５のトランジスタのゲートと、前記第６のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタのゲートには、第１の信号が入力され、
前記第２及び第３のトランジスタのゲートには、第２の信号が入力され、
前記第５乃至第７のトランジスタのゲートには、第３の信号が入力され、
前記第２のトランジスタと前記第３のトランジスタとは、互いに異なる導電型であり、
前記第５乃至第７のトランジスタのチャネル形成領域は、インジウム、亜鉛、及びガリウムを含む酸化物半導体を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、及びその駆動方法に関する。
【０００２】
なお本明細書において、半導体装置は、半導体素子を含む装置又は回路をいう。
【背景技術】
【０００３】
半導体装置の低消費電力化の技術開発が進められている。チャネル形成領域がシリコン層
に形成されるトランジスタは、低消費電力化を図る上で、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎ
ｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路に用いられてい
る。
【０００４】
ＣＭＯＳ回路では、電源線間に設けられるｎチャネル型トランジスタ及びｐチャネル型ト
ランジスタのいずれか一方が導通状態、いずれか他方が非導通状態となることで、電源線
間の貫通電流を低減する構成としている。しかしながら、ｎチャネル型トランジスタ及び
ｐチャネル型トランジスタのゲートサイズが大きくなり、電圧の振幅の変化が緩慢になる
と、双方のゲートに印加される電圧が変化する期間において、ｎチャネル型トランジスタ
及びｐチャネル型トランジスタの双方のトランジスタが同時に導通状態となる期間が生じ
るため、貫通電流を低減しきれていないといった問題がある（例えば特許文献１）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−１７７４０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１では、インバータ回路に対して貫通電流を防止するためのトランジスタを直列
に接続し、該トランジスタを制御することで貫通電流を低減する構成について開示してい
る。しかしながら、貫通電流を防止するためのトランジスタは、インバータ回路を構成す
るトランジスタと同じ、チャネル形成領域がシリコン層に形成されるトランジスタである
。そのため、貫通電流を防止するためのトランジスタを非導通状態とした場合であっても
流れてしまう電流（オフ電流）が生じ、電源線間に流れる貫通電流を低減できない。
【０００７】
本発明の一態様では、ＣＭＯＳ回路を有する半導体装置の構成において、貫通電流を低減
することを課題の一とする。
【課題を解決するための手段】
【０００８】
本発明の一態様は、電源線間に設けられた第１のＣＭＯＳ回路と、電源線間に設けられた
、第１のＣＭＯＳ回路が有するトランジスタよりも、オフ電流が小さい第１のトランジス
タと、電源線間に設けられた第２のＣＭＯＳ回路と、第１のＣＭＯＳ回路の出力端子と、
第２のＣＭＯＳ回路の入力端子との間に設けられた、第１のＣＭＯＳ回路が有するトラン
ジスタよりも、オフ電流が小さい第２のトランジスタと、を備え、第１のＣＭＯＳ回路に
入力する第１の信号の電圧が変動する期間において、第１のトランジスタ及び第２のトラ
ンジスタに入力する第２の信号は、第１のトランジスタ及び第２のトランジスタを非導通
状態とする信号である、半導体装置の駆動方法である。
【０００９】
本発明の一態様は、電源線間に設けられた第１のＣＭＯＳ回路と、電源線間に設けられた
、第１のＣＭＯＳ回路が有するトランジスタよりも、オフ電流が小さい第１のトランジス
タと、電源線間に設けられた第２のＣＭＯＳ回路と、第１のＣＭＯＳ回路の出力端子と、
第２のＣＭＯＳ回路の入力端子との間に設けられた、第１のＣＭＯＳ回路が有するトラン
ジスタよりも、オフ電流が小さい第２のトランジスタと、を備え、第１のＣＭＯＳ回路に
入力する第１の信号の電圧が変動する期間において、第１のトランジスタ及び第２のトラ
ンジスタに入力する第２の信号は、第１のトランジスタ及び第２のトランジスタを非導通
状態とし、且つ第１のトランジスタに電気的に接続された、第１のＣＭＯＳ回路が有する
トランジスタが非導通状態となる期間において、第１のトランジスタ及び第２のトランジ
スタを非導通状態とする信号である、半導体装置の駆動方法である。
【００１０】
本発明の一態様において、第１のＣＭＯＳ回路及び第２のＣＭＯＳ回路が有するトランジ
スタは、チャネル形成領域がシリコン層に形成されたトランジスタである半導体装置の駆
動方法が好ましい。
【００１１】
本発明の一態様において、第１のトランジスタ及び第２のトランジスタは、チャネル形成
領域が酸化物半導体層に形成されたトランジスタである半導体装置の駆動方法が好ましい
。
【発明の効果】
【００１２】
本発明の一態様により、ＣＭＯＳ回路を有する半導体装置の構成において、貫通電流を低
減することができる。本発明の一態様により、オフ電流が小さいトランジスタの非導通状
態を利用することで、ＣＭＯＳ回路の入力端子に入力する信号の電圧を保持し、電荷の充
放電の回数を低減することができる。そのため、半導体装置における低消費電力化を図る
ことができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一態様を説明するための回路図及びタイミングチャート図。
【図２】トランジスタの特性を説明するための図。
【図３】本発明の一態様を説明するための回路図及び模式図。
【図４】本発明の一態様を説明するための回路図及びタイミングチャート図。
【図５】本発明の一態様を説明するための回路図。
【図６】本発明の一態様を説明するための回路図。
【図７】本発明の一態様を説明するための回路図及びタイミングチャート図。
【図８】トランジスタの構造例を示す断面模式図。
【図９】トランジスタの構造例を示す断面模式図。
【図１０】半導体装置の例を示す図。
【図１１】半導体装置の例を示す図。
【図１２】電子機器の例を示す図。
【図１３】トランジスタのオフ電流を説明するためのアレニウスプロットの図。
【発明を実施するための形態】
【００１４】
本発明に係る実施の形態の例について説明する。なお、本発明の趣旨及び範囲から逸脱す
ることなく実施の形態の内容を変更することは、当業者であれば容易である。よって、例
えば本発明は、下記実施の形態の記載内容に限定されない。
【００１５】
なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、信号波形、又は
領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケ
ールに限定されない。
【００１６】
また、第１、第２などの序数詞は、構成要素の混同を避けるために付しており、各構成要
素の数は、序数詞に限定されない。
【００１７】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置さ
れている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」と
は、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、
８５°以上９５°以下の場合も含まれる。
【００１８】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
【００１９】
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置の駆動方法の例について説明する。
【００２０】
図１（Ａ）は、本実施の形態の半導体装置の例を示す回路図である。
【００２１】
図１（Ａ）に示す半導体装置は、第１のＣＭＯＳ回路１１と、第１のトランジスタＴｒ１
と、第２のトランジスタＴｒ２と、容量素子ｃａｐと、第２のＣＭＯＳ回路１２と、を有
する。
【００２２】
第１のＣＭＯＳ回路１１は、ｐチャネル型トランジスタ１１ｐ及びｎチャネル型トランジ
スタ１１ｎを組み合わせた回路を有する。第１のＣＭＯＳ回路１１は、入力端子を介して
第１の信号Ｓ１が入力される。第１のＣＭＯＳ回路１１では、入力された第１の信号Ｓ１
に応じて出力端子の電圧が変化し、この変化する電圧を信号として出力する。
【００２３】
ｐチャネル型トランジスタ１１ｐ及びｎチャネル型トランジスタ１１ｎのゲートが第１の
ＣＭＯＳ回路１１の入力端子となる。また、ｐチャネル型トランジスタ１１ｐとｎチャネ
ル型トランジスタ１１ｎとの間のノードが、第１のＣＭＯＳ回路１１の出力端子となる。
【００２４】
第１のＣＭＯＳ回路１１には、第１のＣＭＯＳ回路１１に電源電圧を供給するための高電
源電位となる第１の電圧ＶＨが与えられる。また、第１のＣＭＯＳ回路１１には、第１の
トランジスタＴｒ１を介して、第１のＣＭＯＳ回路１１に電源電圧を供給するための低電
源電位となる第２の電圧ＶＬが与えられる。
【００２５】
なお第１の電圧ＶＨが与えられる配線を第１の電源線といい、第２の電圧ＶＬが与えられ
る配線を第２の電源線という。なお第１の電源線と第２の電源線との間の電源線間には、
第１のＣＭＯＳ回路１１及び第１のトランジスタＴｒ１が設けられる。第１のＣＭＯＳ回
路１１及び第１のトランジスタＴｒ１が導通状態又は非導通状態となることで、電源線間
では貫通電流が流れる。なお第１の電源線及び第２の電源線には、第１のＣＭＯＳ回路１
１又は第１のトランジスタＴｒ１が接続される。
【００２６】
なお第１のＣＭＯＳ回路１１は、複数のｐチャネル型トランジスタ１１ｐ及びｎチャネル
型トランジスタ１１ｎを組み合わせることで、ＮＯＴ回路（インバータ回路）、ＯＲ回路
、ＡＮＤ回路、ＮＯＲ回路、ＮＡＮＤ回路、として機能する回路を適用できる。図１（Ａ
）では一例として、第１のＣＭＯＳ回路１１として、ｐチャネル型トランジスタ１１ｐ及
びｎチャネル型トランジスタ１１ｎを有するインバータ回路を示している。ｐチャネル型
トランジスタ１１ｐ及びｎチャネル型トランジスタ１１ｎとしては、例えばチャネル形成
領域がシリコン層に形成されたトランジスタを適用できる。
【００２７】
第１の信号Ｓ１は、第１のＣＭＯＳ回路１１を論理回路として動作させる場合の入力信号
である。なお第１の信号Ｓ１は、第１のＣＭＯＳ回路１１の回路構成に応じて入力する信
号が複数となる場合がある。図１（Ａ）に示すように第１のＣＭＯＳ回路１１がインバー
タ回路の回路構成の場合には、第１の信号Ｓ１が一つであればよい。また、例えばＮＡＮ
Ｄ回路であれば、２以上の第１の信号Ｓ１を、入力端子を介して入力する構成とすればよ
い。
【００２８】
第１の信号Ｓ１は、ｐチャネル型トランジスタ１１ｐを導通状態、ｎチャネル型トランジ
スタ１１ｎを非導通状態とする場合、第２の電圧ＶＬをゲートに印加する。またｐチャネ
ル型トランジスタ１１ｐを非導通状態、ｎチャネル型トランジスタ１１ｎを導通状態とす
る場合、第１の電圧ＶＨをゲートに印加する。
【００２９】
第１の信号Ｓ１は、第１のＣＭＯＳ回路１１のｐチャネル型トランジスタ１１ｐ及びｎチ
ャネル型トランジスタ１１ｎのゲートサイズが大きくなる場合、電圧の振幅の変化が緩慢
になる。従って第１の信号Ｓ１は、双方のゲートに印加される電圧が変化する期間におい
て、ｎチャネル型トランジスタ及びｐチャネル型トランジスタの双方のトランジスタが同
時に導通状態となる期間を生じさせてしまい、第１のＣＭＯＳ回路１１に貫通電流を生じ
させる。
【００３０】
第１のトランジスタＴｒ１は、第１のＣＭＯＳ回路１１が有するｐチャネル型トランジス
タ１１ｐ及びｎチャネル型トランジスタ１１ｎよりも、オフ電流が小さいトランジスタで
ある。チャネル形成領域がシリコン層に形成されたトランジスタであるｐチャネル型トラ
ンジスタ１１ｐ及びｎチャネル型トランジスタ１１ｎよりも、オフ電流が小さいトランジ
スタとしては、チャネル形成領域が酸化物半導体で形成されるトランジスタを適用できる
。なお第１のトランジスタＴｒ１は、ｎチャネル型トランジスタ又はｐチャネル型トラン
ジスタであればよいが、本実施の形態ではｎチャネル型トランジスタであるとして説明を
行う。
【００３１】
なお図面において、第１のトランジスタＴｒ１のようにオフ電流が小さいトランジスタに
は、チャネル形成領域がシリコン層に形成されたトランジスタと区別するために、ＯＳの
符号を合わせて付している。第１のトランジスタＴｒ１を、チャネル形成領域がシリコン
層に形成されたトランジスタであるｐチャネル型トランジスタ１１ｐ及びｎチャネル型ト
ランジスタ１１ｎよりも、オフ電流が小さいトランジスタとすることで、第１のトランジ
スタＴｒ１を非導通状態とした際に貫通電流を極めて小さい値にまで削減することができ
る。
【００３２】
酸化物半導体としては、金属酸化物系の材料を適用でき、例えばインジウム及びガリウム
の一方若しくは両方と、亜鉛と、を含む金属酸化物、又は該金属酸化物に含まれるガリウ
ムの一部若しくは全部の代わりに他の金属元素を含む金属酸化物などが挙げられる。
【００３３】
チャネルを形成する酸化物半導体のキャリア密度は、１×１０１４ａｔｏｍｓ／ｃｍ３未
満、好ましくは１×１０１２ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１１ａ
ｔｏｍｓ／ｃｍ３未満とすることが好ましい。このようなキャリア密度にするためには、
酸化物半導体に含まれるドナー不純物の濃度を低減すれば良く、例えば、ドナー不純物と
言われる水素量を１×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１８ａｔｏ
ｍｓ／ｃｍ３以下に低減することが好ましい。
【００３４】
上記キャリア密度にすることにより、チャネル長１μｍ、チャネル幅１μｍあたりの電界
効果トランジスタのオフ電流を、１×１０−１９Ａ（１００ｚＡ）以下、さらには１×１
０−２０Ａ（１０ｚＡ）以下、さらには１×１０−２１Ａ（１ｚＡ）以下、さらには１×
１０−２２Ａ（１００ｙＡ）以下にすることができる。
【００３５】
さらに、インジウム、亜鉛、及びガリウムを含む酸化物半導体でチャネル形成領域を形成
したトランジスタのオフ電流の値について図１３を用いて説明する。
【００３６】
トランジスタのオフ電流の値は極めて微小であるので、該オフ電流を測定するためには、
比較的サイズの大きいトランジスタを作製し、実際に流れるオフ電流を見積もる必要があ
る。
【００３７】
一例として、トランジスタのチャネル幅Ｗを１ｍ（１００００００μｍ）、チャネル長Ｌ
を３μｍとし、温度を１５０℃、１２５℃、８５℃、２７℃と変化させた際のチャネル幅
Ｗ１μｍあたりのオフ電流値から見積もったアレニウスプロットを図１３に示す。
【００３８】
図１３では、例えば２７℃のときのトランジスタのオフ電流が１×１０−２５Ａ以下であ
る。図１３からインジウム、亜鉛、及びガリウムを含む酸化物半導体でチャネル形成領域
を形成したトランジスタのオフ電流は、極めて小さいことがわかる。
【００３９】
第１のトランジスタＴｒ１に上記オフ電流の低いトランジスタを用いることにより、第１
のトランジスタＴｒ１を非導通状態とすることで、貫通電流を極めて小さいものとするこ
とができる。
【００４０】
なお、第１のトランジスタＴｒ１は、第１のＣＭＯＳ回路１１を構成するトランジスタ（
例えばｐチャネル型トランジスタ１１ｐ及びｎチャネル型トランジスタ１１ｎ）の上に積
層して設ければよい。当該構成とすることで、半導体装置の回路面積を小さくすることが
できる。
【００４１】
第１のトランジスタＴｒ１のゲートには、第２の信号Ｓ２が入力される。第１のトランジ
スタＴｒ１は、ゲートに入力される第２の信号Ｓ２に応じて、ソース及びドレインの一方
と他方の導通状態又は非導通状態が制御される。
【００４２】
第２のトランジスタＴｒ２は、第１のトランジスタＴｒ１と同様に、第１のＣＭＯＳ回路
１１が有するｐチャネル型トランジスタ１１ｐ及びｎチャネル型トランジスタ１１ｎより
も、オフ電流が小さいトランジスタである。第２のトランジスタＴｒ２には、第１のトラ
ンジスタＴｒ１と同様に、チャネル形成領域が酸化物半導体で形成されるトランジスタを
適用できる。
【００４３】
第２のトランジスタＴｒ２にオフ電流の低いトランジスタを用いることにより、第２のト
ランジスタＴｒ２を非導通状態とすることで、浮遊状態としたノードの電荷を保持する構
成とすることができる。
【００４４】
第２のトランジスタＴｒ２のゲートには、第２の信号Ｓ２が入力される。第２のトランジ
スタＴｒ２は、ゲートに入力される第２の信号Ｓ２に応じて、ソース及びドレインの一方
と他方の導通状態又は非導通状態が制御される。第２のトランジスタＴｒ２のソース及び
ドレインの一方は第１のＣＭＯＳ回路１１の出力端子に接続されている。また第２のトラ
ンジスタＴｒ２のソース及びドレインの他方は第２のＣＭＯＳ回路１２の入力端子に接続
されている。
【００４５】
第２の信号Ｓ２は、第１のトランジスタＴｒ１及び第２のトランジスタＴｒ２の導通状態
又は非導通状態を制御するための信号である。なお第２の信号Ｓ２は、第１のトランジス
タＴｒ１と第２のトランジスタＴｒ２とで別の信号としてもよい。前述したように、第１
のトランジスタＴｒ１及び第２のトランジスタＴｒ２がｎチャネル型トランジスタの場合
には、第２の信号Ｓ２が第１の電圧ＶＨのときに導通状態となり、第２の電圧ＶＬのとき
に非導通状態となるよう制御される。
【００４６】
また第２の信号Ｓ２は、第１の信号Ｓ１における電圧の振幅の変化と比べて、変化が急峻
若しくは同等の変化であることが好適である。例えば、第２の信号Ｓ２は、バッファ回路
等を介して、第１のトランジスタＴｒ１のゲート及び第２のトランジスタＴｒ２のゲート
に入力される構成とすればよい。また第２の信号Ｓ２は、第１のトランジスタＴｒ１及び
第２のトランジスタＴｒ２をスイッチとして機能するよう動作させる場合には、導通状態
とする信号の電圧を第１の電圧ＶＨよりも大きい電圧とすることが好ましい。
【００４７】
なお、第２のトランジスタＴｒ２は、第１のＣＭＯＳ回路１１を構成するトランジスタ（
例えばｐチャネル型トランジスタ１１ｐ及びｎチャネル型トランジスタ１１ｎ）の上に積
層して設ければよい。当該構成とすることで、半導体装置の回路面積を小さくすることが
できる。
【００４８】
容量素子ｃａｐは、第２のトランジスタＴｒ２と第２のＣＭＯＳ回路１２との間のノード
における電荷を保持するために設けられる。容量素子に保持される電荷は、第２のＣＭＯ
Ｓ回路１２の入力端子に入力される信号に基づく電荷である。上述したように容量素子ｃ
ａｐに保持される電荷は、第２のトランジスタＴｒ２を非導通状態とすることで、電荷の
リークがほとんどない状態で保持することができる。
【００４９】
第２のＣＭＯＳ回路１２は、ｐチャネル型トランジスタ１２ｐ及びｎチャネル型トランジ
スタ１２ｎを組み合わせた回路を有する。第２のＣＭＯＳ回路１２は、入力端子を介して
、第２のトランジスタＴｒ２のソース及びドレインの他方に与えられる電圧が変化し、こ
の変化する電圧に基づく信号が入力される。第２のＣＭＯＳ回路１２では、入力された信
号に応じて出力端子の電圧が変化し、この変化する電圧を信号として出力する。
【００５０】
ｐチャネル型トランジスタ１２ｐ及びｎチャネル型トランジスタ１２ｎのゲートが第２の
ＣＭＯＳ回路１２の入力端子となる。また、ｐチャネル型トランジスタ１２ｐとｎチャネ
ル型トランジスタ１２ｎとの間のノードが、第２のＣＭＯＳ回路１２の出力端子となる。
【００５１】
第２のＣＭＯＳ回路１２には、第２のＣＭＯＳ回路１２に電源電圧を供給するための高電
源電位となる第１の電圧ＶＨが与えられる。また、第２のＣＭＯＳ回路１２には、第２の
ＣＭＯＳ回路１２に電源電圧を供給するための低電源電位となる第２の電圧ＶＬが与えら
れる。
【００５２】
なお第２のＣＭＯＳ回路１２は、第１のＣＭＯＳ回路１１と同様に、複数のｐチャネル型
トランジスタ１２ｐ及びｎチャネル型トランジスタ１２ｎを組み合わせることで、ＮＯＴ
回路（インバータ回路）、ＯＲ回路、ＡＮＤ回路、ＮＯＲ回路、ＮＡＮＤ回路、として機
能する回路を適用できる。図１（Ａ）では一例として、第２のＣＭＯＳ回路１２として、
ｐチャネル型トランジスタ１２ｐ及びｎチャネル型トランジスタ１２ｎを有するインバー
タ回路を示している。ｐチャネル型トランジスタ１２ｐ及びｎチャネル型トランジスタ１
２ｎとしては、ｐチャネル型トランジスタ１１ｐ及びｎチャネル型トランジスタ１１ｎと
同様に、例えばチャネル形成領域がシリコン層に形成されたトランジスタを適用できる。
【００５３】
次に、図１（Ａ）に示す半導体装置の駆動方法について説明する。なお説明のため、図１
（Ａ）に示す半導体装置の回路図では、第１のＣＭＯＳ回路１１の出力端子が接続される
ノードを”Ａ”とし、該ノードＡの電圧の変化を、ノードＡの信号として説明する。また
、第２のＣＭＯＳ回路１２の入力端子が接続されるノードを”Ｂ”とし、該ノードＢの電
圧の変化を、ノードＢの信号として説明する。また第１のＣＭＯＳ回路１１を流れるドレ
イン電流をＩｄ＿１とする。
【００５４】
図１（Ｂ）に示すタイミングチャート図では、図１（Ａ）に示した第１の信号Ｓ１、ドレ
イン電流Ｉｄ＿１、第２の信号Ｓ２、ノードＡの信号、ノードＢの信号、ｐチャネル型ト
ランジスタ１１ｐの導通状態（ＯＮと表記）または非導通状態（ＯＦＦと表記）、ｎチャ
ネル型トランジスタ１１ｎの導通状態又は非導通状態、第１のトランジスタＴｒ１の導通
状態または非導通状態についてのタイミングチャート図を示す。
【００５５】
ここで、図１（Ｂ）に示すタイミングチャート図における、ｐチャネル型トランジスタ１
１ｐの導通状態又は非導通状態、ｎチャネル型トランジスタ１１ｎの導通状態又は非導通
状態、ｎチャネル型トランジスタである第１のトランジスタＴｒ１の導通状態又は非導通
状態、について説明するため、トランジスタの特性について説明する。
【００５６】
図２（Ａ）は、ｎチャネルトランジスタの特性について、横軸がゲートに印加される電圧
Ｖｇ、縦軸がドレインを流れる電流の対数をとった値ｌｏｇＩｄとしたグラフの模式図で
ある。また図２（Ｂ）は、ｐチャネルトランジスタの特性について、横軸がゲートに印加
される電圧Ｖｇ、縦軸がドレインを流れる電流の対数をとった値ｌｏｇＩｄとしたグラフ
の模式図である。なお図２（Ａ）、（Ｂ）に示すグラフでは、それぞれ単独のトランジス
タについての特性であり、ｎチャネルトランジスタ及びｐチャネルトランジスタのソース
電圧を０Ｖとして説明する。
【００５７】
ｎチャネル型トランジスタは、電圧ｎ＿ＯＮ（０Ｖ＜ｎ＿ＯＮ）のときに導通状態となり
、０Ｖのときに非導通状態となる。一方で、図２（Ａ）に示すグラフに示すようにｎチャ
ネル型トランジスタの特性のグラフは、電圧Ｖｇが０Ｖを越えしきい値電圧Ｖｔｈ以下の
弱反転領域、及び電圧Ｖｇがしきい値電圧Ｖｔｈを越え電圧ｎ＿ＯＮ未満の強反転領域に
おいて、わずかに電流が流れる範囲を有する（図２（Ａ）にグラフ中の太線で示す曲線）
。同様に、ｐチャネル型トランジスタは、電圧ｐ＿ＯＮ（０Ｖ＞ｐ＿ＯＮ）のときに導通
状態となり、０Ｖのときに非導通状態となる。一方で、図２（Ｂ）に示すグラフに示すよ
うにｐチャネル型トランジスタの特性のグラフは、電圧Ｖｇが電圧ｐ＿ＯＮを越え、かつ
しきい値電圧Ｖｔｈ以下の弱反転領域、及び電圧Ｖｇがしきい値電圧Ｖｔｈを越え、かつ
０Ｖ未満の強反転領域において、わずかに電流が流れる範囲を有する（図２（Ｂ）にグラ
フ中の太線で示す曲線）。
【００５８】
前述の説明を踏まえ本実施の形態では、図２（Ａ）中にも示すように、電圧Ｖｇが０Ｖを
越える状態、すなわちゲートソース間電圧Ｖｇｓが０Ｖより大きい状態を、ｎチャネル型
トランジスタの導通状態として説明する。逆に、図２（Ａ）中にも示すように、電圧Ｖｇ
が０Ｖ以下の状態、すなわちゲートソース間電圧Ｖｇｓが０Ｖ以下の状態を、ｎチャネル
型トランジスタの非導通状態として説明する。
【００５９】
また本実施の形態では、図２（Ｂ）中にも示すように、電圧Ｖｇが０Ｖより小さい状態、
すなわちゲートソース間電圧Ｖｇｓが０Ｖより小さい状態を、ｐチャネル型トランジスタ
の導通状態として説明する。逆に図２（Ｂ）中にも示すように、電圧Ｖｇが０Ｖ以上の状
態、すなわちゲートソース間電圧Ｖｇｓが０Ｖ以上の状態を、ｐチャネル型トランジスタ
の非導通状態として説明する。
【００６０】
図２（Ａ）、（Ｂ）で説明したｐチャネル型トランジスタ及びｎチャネル型トランジスタ
の導通状態または非導通状態の説明を踏まえると、図１（Ａ）に示す第１のＣＭＯＳ回路
１１では、電圧の振幅の変化が緩慢になる、第１の信号Ｓ１によってｎチャネル型トラン
ジスタ及びｐチャネル型トランジスタの双方のゲートに印加される電圧が変化する期間に
おいて、ｎチャネル型トランジスタ及びｐチャネル型トランジスタの双方のトランジスタ
が同時に導通状態となり、貫通電流が生じることがわかる。
【００６１】
以上が、トランジスタの特性に関する説明である。
【００６２】
図１（Ｂ）の説明に戻る。図１（Ｂ）に示すタイミングチャート図では、まず第１の信号
Ｓ１の電圧が、緩慢に変化する期間があることを示している（期間Ｔ１）。また図１（Ｂ
）に示すタイミングチャート図では、電圧が変化する期間に対応して、ドレイン電流Ｉｄ
＿１が増加することを示している（ドレイン電流Ｉｄ＿１を示す信号中、点線で示す箇所
）。
【００６３】
本実施の形態で説明する半導体装置の駆動方法では、期間Ｔ１でのドレイン電流Ｉｄ＿１
が増加する期間に対応して、第２の信号Ｓ２を第２の電圧ＶＬとして、第１のトランジス
タＴｒ１及び第２のトランジスタＴｒ２を非導通状態とし、第１のＣＭＯＳ回路１１にお
けるｐチャネル型トランジスタ１１ｐ及びｎチャネル型トランジスタ１１ｎが共に導通状
態となることによる貫通電流を削減する。
【００６４】
なお第２の信号Ｓ２を第２の電圧ＶＬとし、第１のトランジスタＴｒ１及び第２のトラン
ジスタＴｒ２を非導通状態とするタイミングについては、予め第１の信号Ｓ１の電圧が変
化するタイミングを検出若しくは事前に測定した上で、第２の信号Ｓ２を第２の電圧ＶＬ
とするタイミングを定期的に行う構成とすればよい。又は貫通電流をモニターしておき、
貫通電流の出現頻度に応じたタイミングで第２の電圧ＶＬを印加する構成としてもよい。
【００６５】
本実施の形態で説明する半導体装置の駆動方法では、第１のＣＭＯＳ回路１１に貫通電流
が流れるタイミングで第１のトランジスタＴｒ１及び第２のトランジスタＴｒ２を非導通
状態とすることで、貫通電流を削減することができる（ドレイン電流Ｉｄ＿１を示す信号
中、矢印で示す箇所）。そのため、半導体装置における低消費電力化を図ることができる
。
【００６６】
ここで、電源線間に設けられた第１のＣＭＯＳ回路１１の構成に、さらに第１のトランジ
スタＴｒ１を追加して、該第１のトランジスタを非導通状態とすることにより、貫通電流
を削減する仕組みについて図３を参照して説明する。
【００６７】
図３（Ａ）に示す回路は、図１（Ａ）における第１のＣＭＯＳ回路１１に第１のトランジ
スタＴｒ１が接続されていない回路である。すなわち、インバータ回路の回路構成につい
て示している。図３（Ａ）に示す回路構成においては、説明のため、入力端子にあたるゲ
ートの電圧をＶｉｎとし、ドレイン電流をＩｄとしている。
【００６８】
図３（Ｂ）は、図３（Ａ）に示す回路における電圧Ｖｉｎを横軸に、ドレイン電流Ｉｄを
縦軸とったグラフの模式図である。
【００６９】
電圧Ｖｉｎを第１の電圧ＶＨ乃至第２の電圧ＶＬの間で振った場合、ドレイン電流は第１
の電圧ＶＨと第２の電圧ＶＬの中間の電圧で、最大となる。図２で説明したように、ｐチ
ャネル型トランジスタ１１ｐ及びｎチャネル型トランジスタ１１ｎが共に導通状態となる
ためである。
【００７０】
また電圧Ｖｉｎを第１の電圧ＶＨ乃至第２の電圧ＶＬの間で振った場合、ドレイン電流は
第１の電圧ＶＨ又は第２の電圧ＶＬとすることで、最小となる。図２（Ａ）、（Ｂ）で説
明したように、ｐチャネル型トランジスタ１１ｐまたはｎチャネル型トランジスタ１１ｎ
が非導通状態となるため、ｐチャネル型トランジスタ１１ｐまたはｎチャネル型トランジ
スタ１１ｎが非導通状態時に流れるオフ電流（図中、Ｉｄ＿Ｓｉ＿ＯＦＦ）がわずかに流
れる。
【００７１】
一方、図３（Ｃ）に示す回路は、図１（Ａ）における第１のＣＭＯＳ回路１１に第１のト
ランジスタＴｒ１が接続された回路である。図３（Ｃ）に示す回路構成においては、説明
のため、入力端子にあたるゲートの電圧をＶｉｎとし、ドレイン電流をＩｄとしている。
【００７２】
図３（Ｄ）は、図３（Ｃ）に示す回路における電圧Ｖｉｎを横軸に、ドレイン電流Ｉｄを
縦軸とし、第１のＣＭＯＳ回路１１に流れるドレイン電流Ｉｄを削減するため、第１のト
ランジスタＴｒ１を非導通状態とした場合のグラフの模式図である。
【００７３】
電圧Ｖｉｎを第１の電圧ＶＨ乃至第２の電圧ＶＬの間で振った場合、ドレイン電流は第１
の電圧ＶＨと第２の電圧ＶＬの中間の電圧で、最大となる。図３（Ｃ）に示す回路では、
第２の信号Ｓ２の制御により、ドレイン電流Ｉｄが流れる期間で、第１のトランジスタＴ
ｒ１を非導通状態とすることができる（図３（Ｄ）中、Ｔｒ１＿ＯＦＦ）。
【００７４】
ｐチャネル型トランジスタ１１ｐまたはｎチャネル型トランジスタ１１ｎよりもオフ電流
が小さい、第１のトランジスタＴｒ１が非導通状態となるため、ｐチャネル型トランジス
タ１１ｐ又はｎチャネル型トランジスタ１１ｎが非導通状態時に流れるオフ電流（図中、
Ｉｄ＿Ｓｉ＿ＯＦＦ）よりもオフ電流（図中、Ｉｄ＿Ｔｒ１＿ＯＦＦ）を小さくすること
ができ、ドレイン電流Ｉｄの値をさらに削減することができる。
【００７５】
以上が、貫通電流を削減する仕組みに関する説明である。
【００７６】
図１（Ｂ）の説明に戻る。図１（Ｂ）に示すノードＡ及びノードＢでの電圧の変化は、第
１の信号Ｓ１及び第２の信号Ｓ２による電圧の変化に対応して、図１（Ｂ）に示す波形の
信号を得ることができる。
【００７７】
本実施の形態で説明する半導体装置の駆動方法では、図１（Ｂ）に示すノードＢでの電圧
の変化のように、第２のトランジスタＴｒ２を非導通状態とすることで、ノードＢでの電
圧の変化を極めて小さいものとすることができる。そのため、本発明の一態様では、トラ
ンジスタの非導通状態を利用することで、ＣＭＯＳ回路の入力端子に入力する信号の電圧
を保持することができ、電荷の充放電の回数を低減することができる。そのため、半導体
装置における低消費電力化を図ることができる。
【００７８】
さらに本実施の形態で説明する半導体装置の駆動方法では、第１のトランジスタＴｒ１の
制御と第２のトランジスタＴｒ２の制御を同じ第２の信号Ｓ２を用いて行う構成とするこ
とで、ノードＡでの電位の変化が確定しない期間、ノードＢでの電位の状態を第２のトラ
ンジスタＴｒ２及び容量素子ｃａｐを用いて保持させることができる。具体的には、図１
（Ｂ）の構成では、ノードＡの電位は、第１のトランジスタＴｒ１が非導通状態となる期
間のうち、特にｎチャネル型トランジスタ１１ｎが非導通状態から導通状態に切り替わる
間の期間で、確定しない。本実施の形態の構成では、このノードＡの電位が確定しない期
間、第１のトランジスタＴｒ１と第２のトランジスタＴｒ２を同時に非導通状態とするた
め、ノードＢでの電位の状態を第２のトランジスタＴｒ２及び容量素子ｃａｐを用いて保
持することができる。このノードＢに保持される電位を用いて第２のＣＭＯＳ回路の動作
を行うことで、第２のＣＭＯＳ回路から出力される信号を、安定した出力とすることがで
きる。
【００７９】
なお、図１（Ａ）、（Ｂ）で説明した第１のトランジスタＴｒ１を設けて貫通電流を低減
する構成は、図１（Ａ）に示す第２のＣＭＯＳ回路１２においても適用可能である。具体
的な回路構成の一例について、図４（Ａ）に示す。なお図４（Ａ）、（Ｂ）では、図１（
Ａ）、（Ｂ）と重複する箇所の説明を、同じ符号を付しており上記説明を援用することで
、各構成の説明を省略する。
【００８０】
図４（Ａ）に示す半導体装置は、図１（Ａ）で説明した構成に加えて、第３のトランジス
タＴｒ３を有する。なお、図４（Ａ）に示す半導体装置では、図１（Ａ）で説明した第２
の信号Ｓ２を第２の信号Ｓ２＿１として示しているが、同じ構成である。
【００８１】
第２のＣＭＯＳ回路１２には、第２のＣＭＯＳ回路１２に電源電圧を供給するための高電
源電位となる第１の電圧ＶＨが与えられる。また、第２のＣＭＯＳ回路１２には、第３の
トランジスタＴｒ３を介して、第２のＣＭＯＳ回路１２に電源電圧を供給するための低電
源電位となる第２の電圧ＶＬが与えられる。
【００８２】
第３のトランジスタＴｒ３は、第２のＣＭＯＳ回路１２が有するｐチャネル型トランジス
タ１２ｐ及びｎチャネル型トランジスタ１２ｎよりも、オフ電流が小さいトランジスタで
ある。チャネル形成領域がシリコン層に形成されたトランジスタであるｐチャネル型トラ
ンジスタ１２ｐ及びｎチャネル型トランジスタ１２ｎよりも、オフ電流が小さいトランジ
スタとしては、チャネル形成領域が酸化物半導体で形成されるトランジスタを適用できる
。なお第３のトランジスタＴｒ３は、ｎチャネル型トランジスタ又はｐチャネル型トラン
ジスタであればよいが、本実施の形態ではｎチャネル型トランジスタであるとして説明を
行う。
【００８３】
第３のトランジスタＴｒ３にオフ電流が小さいトランジスタを用いることにより、第３の
トランジスタＴｒ３を非導通状態とすることで、貫通電流を極めて小さいものとすること
ができる。
【００８４】
なお、第３のトランジスタＴｒ３は、第２のＣＭＯＳ回路１２を構成するトランジスタ（
例えばｐチャネル型トランジスタ１２ｐ及びｎチャネル型トランジスタ１２ｎ）の上に積
層して設ければよい。当該構成とすることで、半導体装置の回路面積を小さくすることが
できる。
【００８５】
第３のトランジスタＴｒ３のゲートには、第２の信号Ｓ２＿２が入力される。第３のトラ
ンジスタＴｒ３は、ゲートに入力される第２の信号Ｓ２＿２に応じて、ソース及びドレイ
ンの一方と他方の導通状態又は非導通状態が制御される。
【００８６】
第２の信号Ｓ２＿２は、第３のトランジスタＴｒ３の導通状態又は非導通状態を制御する
ための信号である。前述したように、第３のトランジスタＴｒ３がｎチャネル型トランジ
スタの場合には、第２の信号Ｓ２＿２が第１の電圧ＶＨのときに導通状態となり、第２の
電圧ＶＬのときに非導通状態となるよう制御される。
【００８７】
また第２の信号Ｓ２＿２は、第１の信号Ｓ１における電圧の振幅の変化と比べて、変化が
急峻若しくは同等の変化であることが好適である。例えば、第２の信号Ｓ２＿２は、バッ
ファ回路等を介して、第３のトランジスタＴｒ３のゲートに入力される構成とすればよい
。また第２の信号Ｓ２＿２は、第３のトランジスタＴｒ３をスイッチとして機能するよう
動作させる場合には、導通状態とする信号の電圧を第１の電圧ＶＨよりも大きい電圧とす
ることが好ましい。
【００８８】
次に、図４（Ａ）に示す半導体装置の駆動方法について説明する。なお説明のため、第２
のＣＭＯＳ回路１２を流れるドレイン電流をＩｄ＿２とする。
【００８９】
図４（Ｂ）に示すタイミングチャート図では、図４（Ａ）に示した第１の信号Ｓ１、ドレ
イン電流Ｉｄ＿１、第２の信号Ｓ２＿１、ノードＡの信号、ノードＢの信号、ドレイン電
流Ｉｄ＿２、第２の信号Ｓ２＿２、ｐチャネル型トランジスタ１２ｐの導通状態又は非導
通状態、ｎチャネル型トランジスタ１２ｎの導通状態又は非導通状態、第３のトランジス
タＴｒ３の導通状態又は非導通状態についてのタイミングチャート図を示す。
【００９０】
図４（Ｂ）に示すタイミングチャート図では、ノードＢの信号の電圧が緩慢に変化する期
間があることを示している（期間Ｔ２）。また図４（Ｂ）に示すタイミングチャート図で
は、電圧が変化する期間に対応して、ドレイン電流Ｉｄ＿２が増加することを示している
（ドレイン電流Ｉｄ＿２を示す信号中、点線で示す箇所）。
【００９１】
本実施の形態で説明する半導体装置の駆動方法では、期間Ｔ２でのドレイン電流Ｉｄ＿２
が増加する期間に対応して、第２の信号Ｓ２＿２を第２の電圧ＶＬとして、第３のトラン
ジスタＴｒ３を非導通状態とし、第２のＣＭＯＳ回路１２におけるｐチャネル型トランジ
スタ１２ｐ及びｎチャネル型トランジスタ１２ｎが共に導通状態となることによる貫通電
流を削減する。
【００９２】
なお第２の信号Ｓ２＿２を第２の電圧ＶＬとし、第３のトランジスタＴｒ３を非導通状態
とするタイミングについては、予めノードＢの信号の電圧が変化するタイミングを検出若
しくは事前に測定した上で、第２の信号Ｓ２＿２を第２の電圧ＶＬとするタイミングを定
期的に行う構成とすればよい。又は貫通電流をモニターしておき、貫通電流の出現頻度に
応じたタイミングで第２の電圧ＶＬを印加する構成としてもよい。
【００９３】
本実施の形態で説明する半導体装置の駆動方法では、第２のＣＭＯＳ回路１２に貫通電流
が流れるタイミングで第３のトランジスタＴｒ３を非導通状態とすることで、貫通電流を
削減することができる（ドレイン電流Ｉｄ＿２を示す信号中、矢印で示す箇所）。そのた
め、半導体装置における低消費電力化を図ることができる。
【００９４】
また図１（Ａ）及び図４（Ａ）で示した、第１のＣＭＯＳ回路１１が有するｐチャネル型
トランジスタ１１ｐ及びｎチャネル型トランジスタ１１ｎと、第１のトランジスタＴｒ１
の接続関係は、別の構成とすることができる。
【００９５】
具体的には図５（Ａ）乃至（Ｃ）のように接続することでも、貫通電流の低減を図ること
ができる。また図５（Ａ）乃至（Ｃ）に示す接続関係を組み合わせた構成とすることでも
、貫通電流の低減を図ることができる。なお図５（Ａ）乃至（Ｃ）では、図１（Ａ）と重
複する箇所の説明を、同じ符号を付しており上記説明を援用することで、各構成の説明を
省略する。
【００９６】
図５（Ａ）に示す回路図は、図１（Ａ）及び図４（Ａ）で示した接続関係とは異なり、第
１のＣＭＯＳ回路１１の出力端子と、第１のＣＭＯＳ回路１１が有するｎチャネル型トラ
ンジスタ１１ｎとの間に第１のトランジスタＴｒ１を設けた接続関係としている。
【００９７】
図５（Ｂ）に示す回路図は、図１（Ａ）及び図４（Ａ）で示した接続関係とは異なり、第
１のＣＭＯＳ回路１１の出力端子と、第１のＣＭＯＳ回路１１が有するｐチャネル型トラ
ンジスタ１１ｐとの間に第１のトランジスタＴｒ１を設けた接続関係としている。
【００９８】
図５（Ｃ）に示す回路図は、図１（Ａ）及び図４（Ａ）で示した接続関係とは異なり、第
１のＣＭＯＳ回路１１が有するｐチャネル型トランジスタ１１ｐと、第１のＣＭＯＳ回路
１１に第１の電圧ＶＨを与えるための配線との間に第１のトランジスタＴｒ１を設けた接
続関係としている。
【００９９】
図５（Ａ）乃至（Ｃ）に示す回路図のように、本発明の一態様における半導体装置は、第
１のＣＭＯＳ回路が有するトランジスタが駆動することで電源線間の貫通電流の経路とな
る箇所に、第１のトランジスタＴｒ１を設ける構成とすればよい。なお図５（Ａ）乃至（
Ｃ）についての動作は、図１（Ｂ）と同様に行えばよい。すなわち、第１のＣＭＯＳ回路
１１に貫通電流が流れるタイミングで第１のトランジスタＴｒ１及び第２のトランジスタ
Ｔｒ２を非導通状態とし、貫通電流を削減すればよい。
【０１００】
また図１（Ａ）及び図４（Ａ）で示した、第１のＣＭＯＳ回路１１及び第２のＣＭＯＳ回
路１２の回路構成は、インバータ回路に限定されず、具体的には図６（Ａ）に示す第１の
ＣＭＯＳ回路１１＿ＮＯＲの否定論理和の回路構成を適用することができる。第１のＣＭ
ＯＳ回路１１＿ＮＯＲは、ｐチャネル型トランジスタ１１ｐ＿１及びｎチャネル型トラン
ジスタ１１ｎ＿１、ｐチャネル型トランジスタ１１ｐ＿２、及びｎチャネル型トランジス
タ１１ｎ＿２を有する。入力信号としては、第１の信号Ｓ１＿１及びＳ１＿２とすればよ
い。
【０１０１】
なお図６（Ａ）に示すように第１のトランジスタとしては、貫通電流が流れる電源線間に
、第１のトランジスタＴｒ１＿１及び第１のトランジスタＴｒ１＿２を設ける構成とすれ
ばよい。
【０１０２】
また別の第１のＣＭＯＳ回路１１の回路構成として、図６（Ｂ）に示す第１のＣＭＯＳ回
路１１＿ＮＡＮＤとする否定論理積の回路構成を適用することができる。第１のＣＭＯＳ
回路１１＿ＮＡＮＤは、ｐチャネル型トランジスタ１１ｐ＿１及びｎチャネル型トランジ
スタ１１ｎ＿１、ｐチャネル型トランジスタ１１ｐ＿２、及びｎチャネル型トランジスタ
１１ｎ＿２を有する。入力信号としては、第１の信号Ｓ１＿１及びＳ１＿２とすればよい
。
【０１０３】
なお図６（Ａ）及び（Ｂ）についての動作は、図１（Ｂ）と同様に行えばよい。すなわち
、第１のＣＭＯＳ回路１１＿ＮＯＲ、又は第１のＣＭＯＳ回路１１＿ＮＡＮＤに貫通電流
が流れるタイミングで第１のトランジスタＴｒ１（または第１のトランジスタＴｒ１＿１
及び第１のトランジスタＴｒ１＿２を）及び第２のトランジスタＴｒ２を非導通状態とし
、貫通電流を削減すればよい。
【０１０４】
本実施の形態で説明する半導体装置の駆動方法では、ＣＭＯＳ回路に貫通電流が流れるタ
イミングでオフ電流の小さいトランジスタを非導通状態とすることで、貫通電流を削減す
ることができる。そのため、半導体装置における低消費電力化を図ることができる。
【０１０５】
（実施の形態２）
本実施の形態では、実施の形態１で説明した半導体装置の駆動方法とは異なる構成につい
て説明する。
【０１０６】
図７（Ａ）は、本実施の形態の半導体装置の例を示す回路図である。また図７（Ｂ）は、
図７（Ａ）に示す半導体装置の駆動方法を示すタイミングチャート図である。
【０１０７】
なお図７（Ａ）、（Ｂ）では、図１（Ａ）、（Ｂ）と重複する箇所について同じ符号を付
し、上記説明を援用することで、各構成の説明を省略する。図７（Ａ）に示す半導体装置
は、図１（Ａ）で説明した構成と同じである。
【０１０８】
本実施の形態で示す図７（Ｂ）のタイミングチャート図において、図１（Ｂ）と異なる点
は、第２の信号Ｓ２によって、第１のトランジスタＴｒ１及び第２のトランジスタＴｒ２
を非導通状態とするタイミングが異なる点にある。
【０１０９】
図７（Ｂ）に示すタイミングチャート図では、まず第１の信号Ｓ１の電圧が緩慢に変化す
る期間があることを示している（期間Ｔ１）。また図７（Ｂ）に示すタイミングチャート
図では、電圧が変化する期間に対応して、ドレイン電流Ｉｄ＿１が増加することを示して
いる（ドレイン電流Ｉｄ＿１を示す信号中、点線で示す箇所）。
【０１１０】
本実施の形態で説明する半導体装置の駆動方法では、期間Ｔ１でのドレイン電流Ｉｄ＿１
が増加する期間に対応して、第２の信号Ｓ２を第２の電圧ＶＬとして、第１のトランジス
タＴｒ１及び第２のトランジスタＴｒ２を非導通状態とし、第１のＣＭＯＳ回路１１にお
けるｐチャネル型トランジスタ１１ｐ及びｎチャネル型トランジスタ１１ｎが共に導通状
態となることによる貫通電流を削減する。加えて本実施の形態で説明する半導体装置の駆
動方法では、第１のＣＭＯＳ回路１１が有するｎチャネル型トランジスタ１１ｎが非導通
状態となるタイミングで第２の信号Ｓ２を第２の電圧ＶＬとして、第１のトランジスタＴ
ｒ１及び第２のトランジスタＴｒ２を非導通状態とし、第１のＣＭＯＳ回路１１における
ｎチャネル型トランジスタ１１ｎが非導通状態時に流れるオフ電流を小さくする構成とす
る。
【０１１１】
なお第２の信号Ｓ２を第２の電圧ＶＬとし、第１のトランジスタＴｒ１及び第２のトラン
ジスタＴｒ２を非導通状態とするタイミングについては、予め第１の信号Ｓ１の電圧が変
化するタイミングを検出若しくは事前に測定した上で、第２の信号Ｓ２を第２の電圧ＶＬ
とするタイミングを考慮し、且つ第１のＣＭＯＳ回路１１におけるｎチャネル型トランジ
スタ１１ｎが非導通状態となるタイミングで、定期的に行う構成とすればよい。又は貫通
電流をモニターしておき、貫通電流の出現頻度に応じたタイミングを考慮し、且つ第１の
ＣＭＯＳ回路１１におけるｎチャネル型トランジスタ１１ｎが非導通状態となるタイミン
グで第２の電圧ＶＬを印加する構成としてもよい。
【０１１２】
本実施の形態で説明する半導体装置の駆動方法では、第１のＣＭＯＳ回路１１に貫通電流
及びオフ電流が流れるタイミングに加えて、第１のＣＭＯＳ回路１１におけるｎチャネル
型トランジスタ１１ｎが非導通状態となるタイミングで第１のトランジスタＴｒ１及び第
２のトランジスタＴｒ２を非導通状態とすることで、貫通電流及びオフ電流を小さくする
ことができる（ドレイン電流Ｉｄ＿１を示す信号中、矢印で示す箇所）。そのため、半導
体装置における低消費電力化を図ることができる。
【０１１３】
本実施の形態で説明する半導体装置の駆動方法では、図７（Ｂ）に示すノードＢでの電圧
の変化のように、第２のトランジスタＴｒ２を非導通状態とすることで、ノードＢでの電
圧の変化を極めて小さいものとすることができる。そのため、本発明の一態様では、トラ
ンジスタの非導通状態を利用することで、ＣＭＯＳ回路の入力端子に入力する信号の電圧
を保持することができ、電荷の充放電の回数を低減することができる。そのため、半導体
装置における低消費電力化を図ることができる。
【０１１４】
本実施の形態で説明する半導体装置の駆動方法では、ＣＭＯＳ回路に貫通電流が流れるタ
イミングに加えて、第１のＣＭＯＳ回路１１におけるｎチャネル型トランジスタ１１ｎが
非導通状態となるタイミングでオフ電流の小さいトランジスタを非導通状態とすることで
、貫通電流及びオフ電流を小さくすることができる。そのため、半導体装置における低消
費電力化を図ることができる。
【０１１５】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
【０１１６】
（実施の形態３）
本実施の形態においては、上記実施の形態１で説明したＣＭＯＳ回路が有するトランジス
タよりも、オフ電流が小さい第１のトランジスタＴｒ１及び第２のトランジスタＴｒ２の
構成について説明する。
【０１１７】
なお、上記実施の形態で説明したＣＭＯＳ回路が有するｐチャネル型トランジスタ１１ｐ
、ｎチャネル型トランジスタ１１ｎ、ｐチャネル型トランジスタ１２ｐ、ｎチャネル型ト
ランジスタ１２ｎ等の構成としては、チャネル形成領域を形成する半導体層に、非晶質、
微結晶、多結晶又は単結晶である、シリコン又はゲルマニウムなどの半導体層が用いられ
ていればよい。シリコンとしては、プラズマＣＶＤ法などの気相成長法若しくはスパッタ
リング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理に
より結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層
部を剥離した単結晶シリコンなどを用いることができる。
【０１１８】
オフ電流が小さい第１のトランジスタＴｒ１及び第２のトランジスタＴｒ２のチャネル形
成領域が形成される半導体層には、酸化物半導体を用いることが好適である。チャネル形
成領域が形成される半導体層に酸化物半導体層を用いる場合、酸化物半導体層中の水素の
濃度を低減し、高純度化することで、オフ電流の著しく低いトランジスタを作製すること
ができる。
【０１１９】
以下、チャネル形成領域が酸化物半導体層に形成されるトランジスタの一例について、図
面を参照して説明する。
【０１２０】
＜チャネル形成領域が酸化物半導体層に形成されるトランジスタの一例＞
図８は、チャネル形成領域が酸化物半導体層に形成されるトランジスタの構造例を示す図
である。図８に示すトランジスタは、絶縁表面を有する層３０上に設けられている酸化物
半導体層３１と、酸化物半導体層３１の一端と接する導電層３２と、酸化物半導体層３１
の他端と接する導電層３３と、酸化物半導体層３１及び導電層３２、導電層３３上に設け
られている絶縁層３４と、絶縁層３４上に設けられている導電層３５とを有する。なお、
図８に示すトランジスタにおいては、導電層３２、３３がソース及びドレインとして機能
し、絶縁層３４がゲート絶縁膜として機能し、導電層３５がゲートとして機能する。
【０１２１】
＜１．酸化物半導体層３１の具体例＞
＜（１）酸化物半導体材料について＞
酸化物半導体層３１として、少なくともインジウムを含む膜を適用することができる。特
に、インジウムと亜鉛を含む膜を適用することが好ましい。また、トランジスタの電気特
性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウムを有する膜
を適用することが好ましい。
【０１２２】
また、酸化物半導体層３１として、スズ、ハフニウム、アルミニウム、若しくはジルコニ
ウム、又はランタノイドである、ランタン、セリウム、プラセオジム、ネオジム、サマリ
ウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビ
ウム、ツリウム、イッテルビウム、若しくはルテチウムのいずれか一種又は複数種をスタ
ビライザーとして含む膜を適用することもできる。
【０１２３】
例えば、酸化物半導体層３１として、酸化インジウム、Ｉｎ−Ｚｎ系酸化物、Ｉｎ−Ｍｇ
系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物
、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、
Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉ
ｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ
−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−
Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌ
ｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物
、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈ
ｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物による薄膜を適用することができる
。
【０１２４】
ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有す
る酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺ
ｎ以外の金属元素が入っていてもよい。
【０１２５】
なお、酸化物半導体層３１を構成する酸素の一部は窒素で置換されてもよい。
【０１２６】
＜（２）酸化物半導体の結晶構造について＞
酸化物半導体層３１として、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別さ
れる。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多
結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌ
ｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
【０１２７】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸
化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の
酸化物半導体膜が典型である。
【０１２８】
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶
ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原
子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜より
も欠陥準位密度が低いという特徴がある。
【０１２９】
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結
晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−Ｏ
Ｓ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内
に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠
陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う
。
【０１３０】
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔ
ｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結
晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡ
ＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１３１】
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸
を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０１３２】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
【０１３３】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有して
いることがわかる。
【０１３４】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
【０１３５】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０１３６】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０１３７】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形
状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面
または上面の法線ベクトルと平行にならないこともある。
【０１３８】
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜
の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡ
Ｃ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。
【０１３９】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１４０】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
が小さい。よって、当該トランジスタは、信頼性が高い。
【０１４１】
＜（３）酸化物半導体の層構造について＞
酸化物半導体層３１として、単一層からなる酸化物半導体膜のみならず複数種の酸化物半
導体膜の積層を適用することができる。例えば、非晶質酸化物半導体膜、多結晶酸化物半
導体膜、及びＣＡＡＣ−ＯＳ膜の少なくとも２種を含む層を酸化物半導体層３１として適
用することができる。
【０１４２】
また、組成の異なる酸化物半導体膜の積層からなる層を酸化物半導体層３１として適用す
ることもできる。具体的には、絶縁層３４側に設けられる第１の酸化物半導体膜（以下、
上層ともいう）と、絶縁表面を有する層３０側に設けられ、且つ第１の酸化物半導体膜と
組成が異なる第２の酸化物半導体膜（以下、下層ともいう）とを含む層を酸化物半導体層
３１として適用することもできる。
【０１４３】
＜２．導電層３２、３３の具体例＞
導電層３２、３３として、アルミニウム、銅、チタン、タンタル、タングステン、モリブ
デン、クロム、ネオジム、スカンジウムから選ばれた元素、これらの元素を成分とする合
金、又はこれらの元素を含む窒化物からなる膜を適用することができる。また、これらの
膜の積層を適用することもできる。
【０１４４】
＜３．絶縁層３４の具体例＞
絶縁層３４として、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シ
リコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、又は酸化ガリウム膜などの無
機絶縁材料膜を適用することができる。また、これらの材料の積層を適用することもでき
る。なお、絶縁層３４として酸化アルミニウム膜を適用することが好ましい。酸化アルミ
ニウム膜は、水素などの不純物、及び酸素の両方に対して膜を透過させない遮断（ブロッ
キング）効果が高い。よって、絶縁層３４として酸化アルミニウム膜を含む層を適用する
ことで、酸化物半導体層３１からの酸素の脱離を防止するとともに、酸化物半導体層３１
への水素などの不純物の混入を防止することができる。
【０１４５】
また、絶縁層３４として、酸化ハフニウム膜、酸化イットリウム膜、ハフニウムシリケー
ト（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））膜、窒素が添加されたハフニウムシリケート膜
、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））膜、又は酸化ランタン
膜など（いわゆるｈｉｇｈ−ｋ材料からなる膜）を含む膜を適用することもできる。この
ような膜を用いることでゲートリーク電流の低減が可能である。
【０１４６】
＜４．導電層３５の具体例＞
導電層３５として、アルミニウム、銅、チタン、タンタル、タングステン、モリブデン、
クロム、ネオジム、スカンジウムから選ばれた元素又はこれらの元素を成分とする合金か
らなる膜を適用することができる。また、導電層３５として、窒素を含む金属酸化物、具
体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜、窒素を含むＩｎ−Ｓｎ−Ｏ膜、窒素を含
むＩｎ−Ｇａ−Ｏ膜、窒素を含むＩｎ−Ｚｎ−Ｏ膜、窒素を含むＳｎ−Ｏ膜、窒素を含む
Ｉｎ−Ｏ膜、又は金属窒化膜（ＩｎＮ、ＳｎＮなど）を適用することもできる。これらの
窒化膜は５ｅＶ（電子ボルト）以上、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関
数を有し、ゲートとして用いた場合、トランジスタのしきい値電圧をプラスシフトさせる
ことができ、所謂ノーマリーオフのスイッチング素子を実現できる。また、これらの膜の
積層を適用することもできる。
【０１４７】
＜５．付記＞
図８に示すトランジスタにおいては、酸化物半導体層３１への不純物の混入又は酸化物半
導体層３１を構成する元素の脱離を抑制することが好ましい。このような現象が生じると
、トランジスタの電気的特性が変動するからである。当該現象を抑制する手段としては、
トランジスタの上下（絶縁表面を有する層３０及びトランジスタの間と、絶縁層３４及び
導電層３５上）にブロッキング効果が高い絶縁層が設ける手段が挙げられる。例えば、当
該絶縁層として、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリ
コン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、又は酸化ガリウム膜などの無機
絶縁材料膜を適用することができる。また、これらの材料の積層を適用することもできる
。
【０１４８】
上記実施の形態で説明した半導体装置の駆動方法で動作する半導体装置は、本実施の形態
で説明したトランジスタを用いることにより、電源線間のリーク電流及びオフ電流を極め
て小さくすることができる。そのため本実施の形態で示した半導体装置は、低消費電力化
を図ることができる。
【０１４９】
（実施の形態４）
本実施の形態では、チャネル形成領域が酸化物半導体層に形成されるトランジスタ９０２
と、チャネル形成領域が単結晶シリコンウェハに形成されるトランジスタ９０１とを含ん
で構成される半導体装置の構造例及びその作製方法例について図９を参照して説明する。
なお、トランジスタ９０１は、実施の形態１で説明したｐチャネル型トランジスタ１１ｐ
、ｎチャネル型トランジスタ１１ｎ、ｐチャネル型トランジスタ１２ｐ、ｎチャネル型ト
ランジスタ１２ｎなどとして適用することが可能であり、トランジスタ９０２は、実施の
形態１で説明した第１のトランジスタＴｒ１及び第２のトランジスタＴｒ２などとして適
用することが可能である。
【０１５０】
図９に示す半導体装置においては、単結晶シリコンウェハを用いて形成されたトランジス
タ９０１と、その上層に酸化物半導体を用いて形成されたトランジスタ９０２とが形成さ
れている。すなわち、本実施の形態で示す半導体装置は、シリコンウェハを基板として、
その上層にトランジスタ層が設けられた三次元の積層構造を有する半導体装置であり、ま
た、シリコンをチャネル形成領域に用いたトランジスタと酸化物半導体をチャネル形成領
域に用いたトランジスタとを有するハイブリッド型の半導体装置である。
【０１５１】
半導体材料を含む基板９００を用いて作製されたトランジスタ９０１は、ｎチャネル型ト
ランジスタ、ｐチャネル型トランジスタのいずれも用いることができる。図９に示す例に
おいては、トランジスタ９０１は、ＳＴＩ９０５（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓ
ｏｌａｔｉｏｎ）によって他の素子と絶縁分離されている。トランジスタ９０１が形成さ
れる基板９００には、ボロンやリン、ヒ素等の導電性を付与する不純物が添加されたウェ
ル９０４が形成されている。
【０１５２】
図９におけるトランジスタ９０１は、基板９００中に設けられたチャネル形成領域と、チ
ャネル形成領域を挟むように設けられた不純物領域９０６（ソース領域及びドレイン領域
ともいう）と、チャネル形成領域上に設けられたゲート絶縁膜として機能する絶縁層９０
７と、絶縁層９０７上にチャネル形成領域と重畳するように設けられたゲートとして機能
する導電層９０８とを有する。絶縁層９０７及び導電層９０８は、適宜要求される仕様に
応じて材料、積層数、形状等を調整することができる。
【０１５３】
また、基板９００中に設けられた不純物領域９０６には、コンタクトプラグ９１３、９１
５が接続されている。また、導電層９０８には、コンタクトプラグ９１７が接続されてい
る。ここでコンタクトプラグ９１３、９１５は、接続するトランジスタ９０１のソース電
極やドレイン電極としても機能する。また、不純物領域９０６とチャネル形成領域の間に
は、ＬＤＤ領域やエクステンション領域として機能する、不純物領域９０６と異なる不純
物領域が設けられている。導電層９０８の側壁にはサイドウォールとして機能する絶縁層
９０９を有する。絶縁層９０９を用いることで、ＬＤＤ領域やエクステンション領域を形
成することができる。
【０１５４】
また、トランジスタ９０１は、絶縁層９１０により被覆されている。絶縁層９１０には保
護膜としての機能を持たせることができ、外部からチャネル形成領域への不純物の侵入を
防止することができる。また絶縁層９１０上には、表面がＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍ
ｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理により平坦化された絶縁層９１１が設け
られる。
【０１５５】
トランジスタ９０１を含む階層よりも上層に、チャネル形成領域が酸化物半導体層に形成
されるトランジスタ９０２を含む階層を形成する。トランジスタ９０２はトップゲート構
造のトランジスタである。トランジスタ９０２は、酸化物半導体層９２６の側面及び上面
に接してソース電極及びドレイン電極として機能する導電層９２７、９２８を有し、これ
らの上のゲート絶縁膜として機能する絶縁層９２９上にゲート電極として機能する導電層
９３０を有している。また、トランジスタ９０２を覆うように絶縁層９３２、９３３が形
成されている。ここでトランジスタ９０２の作製方法について、以下に説明する。
【０１５６】
絶縁表面を有する層として機能する絶縁層９２４上に酸化物半導体層９２６を形成する。
絶縁層９２４は、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、酸化アルミニウム
、窒化アルミニウム、窒化酸化アルミニウムなどの無機の絶縁膜を用いることができる。
本実施の形態では、膜厚５０ｎｍの酸化アルミニウム膜上に膜厚３００ｎｍ程度の酸化珪
素膜を積層させて、絶縁層９２４として用いる。
【０１５７】
酸化物半導体層９２６は、絶縁層９２４上に形成した酸化物半導体膜を所望の形状に加工
することで、形成することができる。上記酸化物半導体膜の膜厚は、２ｎｍ以上２００ｎ
ｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下と
する。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成膜
する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、又
は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタ法により形成するこ
とができる。本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜
鉛）を含むターゲットを用いたスパッタ法により得られる膜厚３０ｎｍのＩｎ−Ｇａ−Ｚ
ｎ系酸化物半導体の薄膜を、酸化物半導体層９２６として用いる。
【０１５８】
また本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留
水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用
いて酸化物半導体膜を成膜する。成膜時に、基板温度を１００℃以上６００℃以下、好ま
しくは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより
、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッ
タリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真
空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブ
リメーションポンプを用いることが好ましい。クライオポンプを用いて処理室を排気する
と、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物等が排気されるため、当
該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
【０１５９】
なお、酸化物半導体層９２６に水素、水酸基及び水分がなるべく含まれないようにするた
めに、成膜の前処理として、スパッタリング装置の予備加熱室で絶縁層９２４までが形成
された基板９００を予備加熱し、基板９００に吸着した水分又は水素などの不純物を脱離
し排気することが好ましい。なお、予備加熱の温度は、１００℃以上４００℃以下、好ま
しくは１５０℃以上３００℃以下である。また、予備加熱室に設ける排気手段はクライオ
ポンプが好ましい。なお、この予備加熱の処理は省略することもできる。
【０１６０】
なお、酸化物半導体層９２６を形成するためのエッチングは、ドライエッチングでもウェ
ットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガ
スとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ
３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。ドライエ
ッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）
法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プ
ラズマ）エッチング法を用いることができる。
【０１６１】
なお、スパッタ等で成膜された酸化物半導体中には、不純物としての水分又は水素（水酸
基を含む）が多量に含まれていることがある。水分又は水素はドナー準位を形成しやすい
ため、酸化物半導体にとっては不純物である。そこで、本実施の形態では、酸化物半導体
中の水分又は水素などの不純物を低減（脱水化または脱水素化）するために、減圧雰囲気
下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エア（ＣＲ
ＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水
分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１
０ｐｐｂ以下の空気）雰囲気下で、酸化物半導体層９２６に加熱処理を施す。
【０１６２】
酸化物半導体層９２６に加熱処理を施すことで、酸化物半導体層９２６中の水分又は水素
を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００
℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上
６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化又は脱水
素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
【０１６３】
加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は水
素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム
、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７
Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐ
ｐｍ以下）とすることが好ましい。
【０１６４】
以上の工程により、酸化物半導体層９２６中の水素の濃度を低減し、高純度化することが
できる。それにより酸化物半導体膜の安定化を図ることができる。また、当該水素濃度が
低減され高純度化された酸化物半導体膜を用いることで、耐圧性が高く、オフ電流の著し
く低いトランジスタを作製することができる。
【０１６５】
次いで、フォトリソグラフィ工程を用いて、ソース電極及びドレイン電極として機能する
導電層９２７、９２８を形成する。具体的には、導電層９２７、９２８は、スパッタ法や
真空蒸着法で絶縁層９２４上に導電膜を形成した後、当該導電膜を所定の形状に加工（パ
ターニング）することで、形成することができる。本実施の形態では、導電層９２７、９
２８として、膜厚１００ｎｍのタングステン膜を用いる。
【０１６６】
なお、導電膜のエッチングの際に、酸化物半導体層９２６がなるべく除去されないように
それぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、酸化物
半導体層９２６の露出した部分が一部エッチングされることで、溝部（凹部）が形成され
ることもある。
【０１６７】
次いで、Ｎ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理を行う。このプラズマ
処理によって露出している酸化物半導体膜の表面に付着した水などを除去する。また、酸
素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。プラズマ処理を行った後
、導電層９２７、９２８と、酸化物半導体層９２６とを覆うように、ゲート絶縁膜として
機能する絶縁層９２９を形成する。そして、絶縁層９２９上において、酸化物半導体層９
２６と重なる位置にゲート電極として機能する導電層９３０を形成する。
【０１６８】
本実施の形態では、スパッタ法で形成された膜厚２０ｎｍの酸化窒化珪素膜を絶縁層９２
９として用いる。成膜時の基板温度は、室温以上４００℃以下とすればよく、本実施の形
態では３００℃とする。
【０１６９】
なお、絶縁層９２９を形成した後に、加熱処理を施しても良い。加熱処理は、窒素、超乾
燥空気、又は希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００
℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の含有量
が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であること
が望ましい。
【０１７０】
また、酸素雰囲気下で酸化物半導体層９２６に加熱処理を施すことで、酸化物半導体に酸
素を添加し、酸化物半導体層９２６中においてドナーとなる酸素欠損を低減させても良い
。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５０
℃未満で行う。
【０１７１】
導電層９３０は、絶縁層９２９上に導電膜を形成した後、該導電膜をパターニングするこ
とで形成することができる。
【０１７２】
導電層９３０は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜３００ｎｍとする。本
実施の形態では、スパッタ法により膜厚３０ｎｍの窒化タンタル上に膜厚１３５ｎｍのタ
ングステンを積層させてゲート電極用の導電膜を形成した後、該導電膜をエッチングによ
り所望の形状に加工（パターニング）することで、導電層９３０を形成する。
【０１７３】
以上の工程により、トランジスタ９０２が形成される。
【０１７４】
なお、本実施の形態においては、トランジスタ９０２はトップゲート構造としている。ま
た、トランジスタ９０２にはバックゲート電極として機能する導電層９２３が設けられて
いる。バックゲート電極を設けた場合、トランジスタ９０２のノーマリーオフ化をより確
実なものとすることができる。例えば、導電層９２３の電位をＧＮＤや固定電位とするこ
とでトランジスタ９０２の閾値電圧をよりプラスとし、さらにノーマリーオフのトランジ
スタとすることができる。
【０１７５】
このような、トランジスタ９０１及びトランジスタ９０２を電気的に接続して電気回路を
形成するために、各階層間及び上層に接続のための配線層を単層又は多層積層する。
【０１７６】
図９においては、トランジスタ９０１のソース及びドレインの一方は、コンタクトプラグ
９１３、配線層９１４、配線層９１８、コンタクトプラグ９２１、配線層９２２、及びコ
ンタクトプラグ９２５を介してトランジスタ９０２の導電層９２８に接続している。一方
、トランジスタ９０１のソース及びドレインの他方は、コンタクトプラグ９１５を介して
配線層９１６に接続している。また、トランジスタ９０１のゲートは、コンタクトプラグ
９１７を介して配線層９１８に接続している。
【０１７７】
配線層９１４、９１６、９１８、９２２及びバックゲート電極として機能する導電層９
２３は、絶縁膜中に埋め込まれている。これらの配線層等は、例えば銅、アルミニウム等
の低抵抗な導電性材料を用いることが好ましい。このような低抵抗な導電性材料を用いる
ことで、配線層を伝播する信号のＲＣ遅延を低減することができる。配線層に銅を用いる
場合には、銅のチャネル形成領域への拡散を防止するため、バリア膜を形成する。バリア
膜として、例えば窒化タンタル、窒化タンタルとタンタルとの積層、窒化チタン、窒化チ
タンとチタンとの積層等による膜を用いることができる。
【０１７８】
絶縁層９１１、９１２、９１９、９２０、９３３には、酸化シリコン、酸化窒化シリコ
ン、窒化酸化シリコン、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  Ｇｌａｓ
ｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、炭素を添加した酸化シ
リコン（ＳｉＯＣ）、フッ素を添加した酸化シリコン（ＳｉＯＦ）、Ｓｉ（ＯＣ２Ｈ５）
４を原料とした酸化シリコンであるＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ  ｏｒｔｈｏｓｉｌ
ｉｃａｔｅ）、ＨＳＱ（Ｈｙｄｒｏｇｅｎ  Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、ＭＳＱ（
ＭｅｔｈｙｌＳｉｌｓｅｓｑｕｉｏｘａｎｅ）、ＯＳＧ（Ｏｒｇａｎｏ  Ｓｉｌｉｃａｔ
ｅ  Ｇｌａｓｓ）、有機ポリマー系の材料等の絶縁体を用いることができる。絶縁膜は、
スパッタリング法、ＣＶＤ法、スピンコート法（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ：ＳＯＧと
もいう）を含む塗布法等により形成する。
【０１７９】
絶縁層９１１、９１２、９１９、９２０、９３３には、配線材料をこれら絶縁膜中に埋め
込んだ後、ＣＭＰ等による平坦化処理を行う際のエッチングストッパとして機能させるた
めの絶縁膜を別途設けてもよい。
【０１８０】
コンタクトプラグ９１３、９１５、９１７、９２１、９２５は、絶縁膜に高アスペクト比
の開口（ビアホール）を形成し、タングステン等の導電材料で埋め込むことで作製する。
開口は、異方性の高いドライエッチングを行うことが好ましい。特に、反応性イオンエッ
チング法（ＲＩＥ法）を用いることが好ましい。開口の内壁にはチタン膜、窒化チタン膜
又はこれらの積層膜等からなるバリア膜（拡散防止膜）が設けられ、バリア膜の内部にタ
ングステンやリン等をドープしたポリシリコン等の材料が充填される。
【０１８１】
上記実施の形態で説明した半導体装置の駆動方法で動作する半導体装置は、本実施の形態
で説明したトランジスタを用いることにより、電源線間のリーク電流及びオフ電流を極め
て小さくすることができる。そのため本実施の形態で示した半導体装置は、低消費電力化
を図ることができる。また、半導体層に用いる材料によってトランジスタを設ける階層を
異ならせる構成とすることで、トランジスタ同士を重畳して設ける構成とすることができ
る。そのため、半導体装置が占める回路面積を縮小することができ、半導体装置の小型化
を図ることができる。
【０１８２】
（実施の形態５）
本実施の形態では、実施の形態１で説明した半導体装置を複数含んで構成される半導体装
置の一例及びその動作の一例について説明する。
【０１８３】
図１０は、本実施の形態に係る半導体装置の構成を示す概念図である。図１０に示す半導
体装置は、複数のＣＭＯＳ回路１１＿１乃至１１＿９と、ＣＭＯＳ回路１１＿１乃至１１
＿９のそれぞれに電源電圧を供給する電源線（図示せず）間に設けられる複数の第１のト
ランジスタＴｒ１＿１乃至Ｔｒ１＿９と、複数のＣＭＯＳ回路１１＿１乃至１１＿９の入
力端子ｉｎと出力端子ｏｕｔと間に設けられる複数の第２のトランジスタＴｒ２＿１乃至
Ｔｒ２＿１０と、ＣＭＯＳ回路１１＿１乃至１１＿９の入力端子に一方の電極が接続され
て設けられる複数の容量素子ｃａｐ＿１乃至ｃａｐ＿１０と、を有する。
【０１８４】
なお図１０では、一例として、ＣＭＯＳ回路１１＿１及びＣＭＯＳ回路１１＿２に、実施
の形態１で説明した第１の信号Ｓ１＿１及びＳ１＿２を入力する構成について示している
。また図１０では、半導体装置に入力される第１の信号Ｓ１＿１及びＳ１＿２が複数のＣ
ＭＯＳ回路１１＿１乃至１１＿９での入出力を経ることで、ＣＭＯＳ回路１１＿６、ＣＭ
ＯＳ回路１１＿８及びＣＭＯＳ回路１１＿９の出力端子より出力信号ＯＵＴ＿１乃至ＯＵ
Ｔ＿３として得られる構成について示している。また図１０では、複数の第１のトランジ
スタＴｒ１＿１乃至Ｔｒ１＿９及び複数の第２のトランジスタＴｒ２＿１乃至Ｔｒ２＿１
０のゲートに、実施の形態１で説明した第２の信号Ｓ２に相当する第２の信号Ｓ２＿１乃
至Ｓ２＿９を入力する構成について示している。
【０１８５】
なお、第１のトランジスタＴｒ１＿１乃至Ｔｒ１＿９として、実施の形態１で説明した第
１のトランジスタＴｒ１に適用可能なトランジスタを適用することができる。また、第２
のトランジスタＴｒ２＿１乃至Ｔｒ２＿１０として、実施の形態１で説明した第２のトラ
ンジスタＴｒ２に適用可能なトランジスタを適用することができる。
【０１８６】
図１０に示す半導体装置においては、第１の信号Ｓ１＿１及びＳ１＿２を含む複数のＣＭ
ＯＳ回路１１＿１乃至１１＿９の入力端子に入力される信号の電圧が変動する期間におい
て、第２の信号Ｓ２＿１乃至Ｓ２＿９により、複数の第１のトランジスタＴｒ１＿１乃至
Ｔｒ１＿９及び複数の第２のトランジスタＴｒ２＿１乃至Ｔｒ２＿１０を非導通状態とす
る期間を設けることができる。
【０１８７】
上記実施の形態１でも説明したように、本発明の一態様である半導体装置の駆動方法で動
作する半導体装置は、第１のトランジスタＴｒ１＿１乃至Ｔｒ１＿９を非導通状態とする
期間を設ける構成とすることで、電源線間のリーク電流及びオフ電流を極めて小さくする
ことができる。そのため本実施の形態で示した半導体装置は、低消費電力化を図ることが
できる。
【０１８８】
また、上記実施の形態１でも説明したように、本発明の一態様である半導体装置の駆動方
法で動作する半導体装置は、第２のトランジスタＴｒ２＿１乃至Ｔｒ２＿１０を非導通状
態とする期間を設ける構成とする。第１のトランジスタＴｒ１＿１乃至Ｔｒ１＿９及び複
数の第２のトランジスタＴｒ２＿１乃至Ｔｒ２＿１０は、複数のＣＭＯＳ回路１１＿１乃
至１１＿９が有するトランジスタよりも、オフ電流の小さいトランジスタで構成される。
そのため、第２のトランジスタＴｒ２＿１乃至Ｔｒ２＿１０を非導通状態とすることで、
複数のＣＭＯＳ回路１１＿１乃至１１＿９の入力端子と、第２のトランジスタＴｒ２＿１
乃至Ｔｒ２＿１０と、複数の容量素子ｃａｐ＿１乃至ｃａｐ＿１０とが接続されるノード
において、電荷を保持する構成とすることができる。
【０１８９】
例えば、本発明の一態様である半導体装置の駆動方法で動作する半導体装置は、図１１に
示すように第２の信号Ｓ２＿１乃至Ｓ２＿９により、複数の第１のトランジスタＴｒ１＿
１乃至Ｔｒ１＿９及び複数の第２のトランジスタＴｒ２＿１乃至Ｔｒ２＿１０を非導通状
態（図１１中では「×」印を重ねることで表している。）とする。そして本発明の一態様
である半導体装置の駆動方法で動作する半導体装置は、図１１中で配線を太線で示したノ
ードの電荷を、第２のトランジスタＴｒ２＿１乃至Ｔｒ２＿１０が非導通期間である間、
保持することができる。
【０１９０】
図１１に示すように部分的な電源電圧の供給停止を行うことによって、消費電力の低減を
図るとともに電源電圧の供給再開後に生じる動作遅延の抑制を図ることが可能である。
【０１９１】
実施の形態１で説明した半導体装置を複数含んで構成される半導体装置は、電源線間のリ
ーク電流及びオフ電流を極めて小さくすることができる。加えて、ＣＭＯＳ回路の入力端
子に入力する信号の電圧を保持し、電荷の充放電の回数を低減することが可能である。そ
のため本実施の形態で示した半導体装置は、低消費電力化を図ることができる。
【０１９２】
（実施の形態６）
本発明の一態様に係る半導体装置は、デジタル信号処理、ソフトウェア無線、アビオニク
ス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機
器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォ
マティクス（生物情報科学）、機械装置のエミュレータ、電波天文学における電波望遠鏡
等、幅広い分野の電子機器に用いることができる。
【０１９３】
このような電子機器の例として、例えば民生機器としては、表示機器、パーソナルコンピ
ュータ、記録媒体を備えた画像再生装置（ＤＶＤ等の記録媒体を再生し、その画像を表示
するディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係
る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、
携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラなどのカメラ、ゴーグル
型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装
置（カーオーディオ、デジタルオーディオプレーヤ等）、複写機、ファクシミリ、プリン
タ、プリンタ複合機等が挙げられる。これら電子機器の具体例を図１２に示す。
【０１９４】
図１２（Ａ）は、携帯型ゲーム機を示す図である。図１２（Ａ）に示す携帯型ゲーム機は
、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００
５、スピーカ５００６、操作キー５００７、スタイラス５００８等を有する。なお、図１
２（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有して
いるが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０１９５】
図１２（Ｂ）は、ノート型パーソナルコンピュータを示す図である。図１２（Ｂ）に示す
ノート型パーソナルコンピュータは、筐体５４０１、表示部５４０２、キーボード５４０
３、ポインティングデバイス５４０４等を有する。
【０１９６】
図１２（Ｃ）は、ビデオカメラを示す図である。図１２（Ｃ）に示すビデオカメラは、第
１の筐体５８０１、第２の筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５
８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１の筐体
５８０１に設けられており、表示部５８０３は第２の筐体５８０２に設けられている。そ
して、第１の筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されてお
り、第１の筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更可
能となっている。表示部５８０３における映像の切り替えを、接続部５８０６における第
１の筐体５８０１と第２の筐体５８０２との間の角度に従って行う構成としても良い。
【０１９７】
図１２（Ｄ）は、携帯情報端末を示す図である。図１２（Ｄ）に示す携帯情報端末は、第
１の筐体５６０１、第２の筐体５６０２、第１の表示部５６０３、第２の表示部５６０４
、接続部５６０５、操作キー５６０６等を有する。第１の表示部５６０３は第１の筐体５
６０１に設けられており、第２の表示部５６０４は第２の筐体５６０２に設けられている
。そして、第１の筐体５６０１と第２の筐体５６０２とは、接続部５６０５により接続さ
れており、第１の筐体５６０１と第２の筐体５６０２の間の角度は、接続部５６０５によ
り変更可能となっている。第１の表示部５６０３における映像の切り替えを、接続部５６
０５における第１の筐体５６０１と第２の筐体５６０２との間の角度に従って行う構成と
しても良い。また、第１の表示部５６０３及び第２表示部５６０４の少なくとも一方に、
位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置
入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる
。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表
示装置の画素部に設けることでも、付加することができる。
【０１９８】
図１２（Ｅ）は、電気冷凍冷蔵庫を示す図である。図１２（Ｅ）に示す電気冷凍冷蔵庫は
、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。
【０１９９】
図１２（Ｆ）は、普通自動車を示す図である。図１２（Ｆ）に示す普通自動車は、車体５
１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。
【０２００】
上記実施の形態で説明した半導体装置の駆動方法で動作する半導体装置が用いられた電子
機器は、電源線間のリーク電流及びオフ電流を極めて小さくすることができる。そのため
本実施の形態で示した電子機器は、低消費電力化を図ることができる。
【符号の説明】
【０２０１】
ｃａｐ    容量素子
ｃａｐ＿１〜ｃａｐ＿１０    容量素子
Ｉｄ＿１    ドレイン電流
Ｉｄ＿２    ドレイン電流
ＯＵＴ＿１〜ＯＵＴ＿３    出力信号
Ｓ１    第１の信号
Ｓ１＿１    第１の信号
Ｓ２    第２の信号
Ｓ２＿１    第２の信号
Ｓ２＿２    第２の信号
Ｓ２＿９    第２の信号
Ｔ１    期間
Ｔ２    期間
Ｔｒ１    第１のトランジスタ
Ｔｒ１＿１    第１のトランジスタ
Ｔｒ１＿２    第１のトランジスタ
Ｔｒ１＿９    第１のトランジスタ
Ｔｒ２    第２のトランジスタ
Ｔｒ２＿１    第２のトランジスタ
Ｔｒ２＿１０    第２のトランジスタ
Ｔｒ３    第３のトランジスタ
１１    第１のＣＭＯＳ回路
１１＿ＮＡＮＤ    第１のＣＭＯＳ回路
１１＿ＮＯＲ    第１のＣＭＯＳ回路
１１＿１    ＣＭＯＳ回路
１１＿２    ＣＭＯＳ回路
１１＿６    ＣＭＯＳ回路
１１＿８    ＣＭＯＳ回路
１１＿９    ＣＭＯＳ回路
１１ｎ    ｎチャネル型トランジスタ
１１ｎ＿１    ｎチャネル型トランジスタ
１１ｎ＿２    ｎチャネル型トランジスタ
１１ｐ    ｐチャネル型トランジスタ
１１ｐ＿１    ｐチャネル型トランジスタ
１１ｐ＿２    ｐチャネル型トランジスタ
１２    第２のＣＭＯＳ回路
１２ｎ    ｎチャネル型トランジスタ
１２ｐ    ｐチャネル型トランジスタ
３０    層
３１    酸化物半導体層
３２    導電層
３３    導電層
３４    絶縁層
３５    導電層
９００    基板
９０１    トランジスタ
９０２    トランジスタ
９０４    ウェル
９０５    ＳＴＩ
９０６    不純物領域
９０７    絶縁層
９０８    導電層
９０９    絶縁層
９１０    絶縁層
９１１    絶縁層
９１２    絶縁層
９１３    コンタクトプラグ
９１４    配線層
９１５    コンタクトプラグ
９１６    配線層
９１７    コンタクトプラグ
９１８    配線層
９１９    絶縁層
９２０    絶縁層
９２１    コンタクトプラグ
９２２    配線層
９２３    導電層
９２４    絶縁層
９２５    コンタクトプラグ
９２６    酸化物半導体層
９２７    導電層
９２８    導電層
９２９    絶縁層
９３０    導電層
９３２    絶縁層
９３３    絶縁層
５００１    筐体
５００２    筐体
５００３    表示部
５００４    表示部
５００５    マイクロホン
５００６    スピーカ
５００７    操作キー
５００８    スタイラス
５１０１    車体
５１０２    車輪
５１０３    ダッシュボード
５１０４    ライト
５３０１    筐体
５３０２    冷蔵室用扉
５３０３    冷凍室用扉
５４０１    筐体
５４０２    表示部
５４０３    キーボード
５４０４    ポインティングデバイス
５６０１    筐体
５６０２    筐体
５６０３    表示部
５６０４    表示部
５６０５    接続部
５６０６    操作キー
５８０１    筐体
５８０２    筐体
５８０３    表示部
５８０４    操作キー
５８０５    レンズ
５８０６    接続部
【図１】
2020074593.tif 000003
【図２】
2020074593.tif 000004
【図３】
2020074593.tif 000005
【図４】
2020074593.tif 000006
【図５】
2020074593.tif 000007
【図６】
2020074593.tif 000008
【図７】
2020074593.tif 000009
【図８】
2020074593.tif 000010
【図９】
2020074593.tif 000011
【図１０】
2020074593.tif 000012
【図１１】
2020074593.tif 000013
【図１２】
2020074593.tif 000014
【図１３】
2020074593.tif 000015