(57)【要約】      （修正有）【課題】高精度な薄膜トランジスタ等の半導体素子を含む電子デバイスを製造する転写基板を提供する。【解決手段】転写基板Ｐ１は、被転写基板Ｐ２に電子デバイスを構成する少なくとも一部の積層構造体５２を転写するために、中間製品として作製される。転写基板の表面には、導電性の材料によって転写基板上に形成された第１導電層５２ａと、絶縁性および半導体の少なくとも一方の材料によって第１導電層の上に形成された機能層５２ｂと、導電性の材料によって機能層の上に形成された第２導電層５２ｃとで構成される積層構造体５２が形成される。第２導電層または第１導電層には、被転写基板の位置を検出するためのアライメントマークがパターニングの加工処理によって形成されている。【選択図】図５
2020074364.tif 000002
【特許請求の範囲】
【請求項１】
被転写基板に電子デバイスを構成する少なくとも一部の積層構造体を転写するために、中間製品として作製される転写基板であって、
前記転写基板の表面には、導電性の材料によって前記転写基板上に形成された第１導電層と、絶縁性および半導体の少なくとも一方の材料によって前記第１導電層の上に形成された機能層と、導電性の材料によって前記機能層の上に形成された第２導電層とで構成される前記積層構造体が形成され、
前記第２導電層または前記第１導電層には、前記被転写基板の位置を検出するためのアライメントマークがパターニングの加工処理によって形成されている、転写基板。
【請求項２】
請求項１に記載の転写基板であって、
前記機能層は、絶縁層、または、半導体層と絶縁層との両方で構成されている、転写基板。
【請求項３】
請求項１または２に記載の転写基板であって、
前記転写基板の表面には、その表面のほぼ全面を覆うように、前記第１導電層、前記機能層、および、前記第２導電層の順に積層されている、転写基板。
【請求項４】
請求項１または２に記載の転写基板であって、
前記第１導電層、前記機能層、および、前記第２導電層のいずれか、または全てが、蒸着、スパッタリング、および、ＣＶＤのうちどれかで形成される、転写基板。
【請求項５】
請求項１または２に記載の転写基板であって、
前記転写基板は、可撓性の基板であり、
前記第１導電層、前記機能層、および、前記第２導電層は、ロール・ツー・ロール方式によって搬送されている前記可撓性の基板に対して形成された、転写基板。
【請求項６】
請求項１または２に記載の転写基板であって、
前記転写基板と前記第１導電層との間には、アルカリに対して可溶性の材料で構成された剥離層が設けられており、
前記剥離層は、前記転写基板の前記積層構造体が前記被転写基板に転写された後にアルカリ性の溶媒により前記第１導電層から取り除かれるように処理される、転写基板。
【請求項７】
請求項１または２に記載の転写基板であって、
前記第１導電層は、前記転写基板上の前記電子デバイスを形成するデバイス領域に全体的に、或いは該デバイス領域内に選択的に堆積され、
前記機能層は、前記第１導電層の上に全体的に、或いは選択的に堆積され、
前記第２導電層は、前記機能層の上に全体的に、或いは選択的に堆積される、転写基板。
【請求項８】
半導体素子を含む電子デバイスが形成される製品基板上に、前記電子デバイスを構成する少なくとも一部の積層構造体を転写するために、前記積層構造体を担持する中間製品としての転写基板であって、
前記積層構造体は、前記転写基板の表面側から、導電性材料によって全体的に、或いは選択的に形成された第１導電層、絶縁性の材料または半導体特性を示す材料によって全体的に、或いは選択的に形成された機能層、および導電性材料によって全体的に、或いは選択的に形成された第２導電層の順番で積層され、
前記第１導電層と前記機能層との界面、或いは前記機能層と前記第２導電層との界面を、サブミクロン以下のオーダーで平坦化した、転写基板。
【請求項９】
請求項８に記載の転写基板であって、
前記転写基板は金属材料で構成され、
前記導電性材料は、前記転写基板と同じ金属材料またはＩＴＯであり、
前記機能層は、前記絶縁性の材料と前記半導体特性を示す材料とのいずれか一方による層、或いは前記絶縁性の材料と前記半導体特性を示す材料との積層である、転写基板。
【請求項１０】
請求項８または９に記載の転写基板であって、
前記転写基板の材料を銅とし、前記第１導電層と前記第２導電層とを構成する前記導電性材料も銅とした、転写基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子デバイスの少なくとも一部を構成する積層構造体が形成された転写基板に関する。
【背景技術】
【０００２】
下記特許文献１には、有機エレクトロルミネッセンス層の形成方法が開示されている。簡単に説明すると、まず、第１のエンドレスベルトに正孔輸送層を塗布法（インクジェット方式等）により形成し、第２のエンドレスベルトに発光層を塗布法（インクジェット方式等）により形成し、第３のエンドレスベルトに電子輸送層を塗布法（インクジェット方式等）により形成する。そして、供給ロールから供給されるシート状の基板に、第１のエンドレスベルトに形成された正孔輸送層を転写し、その後、第２のエンドレスベルトに形成された発光層を正孔輸送層の上に転写し、そして、第３のエンドレスベルトに形成された電子輸送層を発光層の上に転写することで、有機エレクトロルミネッセンス層を形成するというものである。
【０００３】
しかしながら、例えば、薄膜トランジスタ等の半導体素子を含む電子デバイスを製造する場合は、半導体素子の性能や歩留まりの向上や特性の安定化のために、膜厚等の制御がしやすい真空空間で成膜を行うことが望ましく、上記特許文献１に記載の技術のような転写方式では高精度な電子デバイスを製造することは難しい。
【０００４】
一方で、ガラス基板上に電子デバイスを製造し、完成した電子デバイスをガラス基板から他の最終基板（例えば、フレキシブルな樹脂フィルムやプラスチック板等）に転写する手法が広く一般的に行われているが、この場合、電子デバイスの製造業者は、真空空間において成膜を行って電子デバイスを構成する層をガラス基板に形成したり、フォトリソグラフィを利用した現像処理、エッチング処理、ＣＶＤ処理、スパッタ処理等を電子デバイスの積層構造に応じて繰り返し行って電子デバイスを作成してから、最終基板に完成した電子デバイスを転写している。そのため、電子デバイスの製造業者は、ガラス基板上に電子デバイスの層構造を形成する多数の成膜工程を実施する設備を使ってガラス基板上に完成した電子デバイスを作成するための製造コストに加えて、ガラス基板上の電子デバイスを最終基板上に転写（転着）するための製造コスト（設備）も必要となる。そのため、最終的な電子デバイス（ＬＣＤ方式や有機ＥＬ方式の表示パネル、タッチパネル等）の製品価格を抑えることが難しく、電子デバイスの製造業者の負担が大きい。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−３０２８１４号公報
【発明の概要】
【０００６】
本発明の第１の態様は、被転写基板に電子デバイスを構成する少なくとも一部の積層構造体を転写するために、中間製品として作製される転写基板であって、前記転写基板の表面には、導電性の材料によって前記転写基板上に形成された第１導電層と、絶縁性および半導体の少なくとも一方の材料によって前記第１導電層の上に形成された機能層と、導電性の材料によって前記機能層の上に形成された第２導電層とで構成される前記積層構造体が形成され、前記第２導電層または前記第１導電層には、前記被転写基板の位置を検出するためのアライメントマークがパターニングの加工処理によって形成されている。
【０００７】
本発明の第２の態様は、半導体素子を含む電子デバイスが形成される製品基板上に、前記電子デバイスを構成する少なくとも一部の積層構造体を転写するために、前記積層構造体を担持する中間製品としての転写基板であって、前記積層構造体は、前記転写基板の表面側から、導電性材料によって全体的に、或いは選択的に形成された第１導電層、絶縁性の材料または半導体特性を示す材料によって全体的に、或いは選択的に形成された機能層、および導電性材料によって全体的に、或いは選択的に形成された第２導電層の順番で積層され、前記第１導電層と前記機能層との界面、或いは前記機能層と前記第２導電層との界面を、サブミクロン以下のオーダーで平坦化した。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態の基板に薄膜を形成する成膜装置の構成を示す図である。
【図２】第１の実施の形態の第１基板に形成された積層構造体を第２基板に転写するためのラミネータ装置の構成を示す図である。
【図３】ボトムコンタクト型のＴＦＴの製造方法の工程の一例を示すフローチャートである。
【図４】ボトムコンタクト型のＴＦＴの製造方法の工程の一例を示すフローチャートである。
【図５】図５Ａ〜図５Ｆは、図３および図４に示す工程によって製造されるＴＦＴの製造経過状態を示す断面図である。
【図６】図６Ａ〜図６Ｄは、図３および図４に示す工程によって製造されるＴＦＴの製造経過状態を示す断面図である。
【図７】トップコンタクト型のＴＦＴの製造方法の工程の一例を示すフローチャートである。
【図８】トップコンタクト型のＴＦＴの製造方法の工程の一例を示すフローチャートである。
【図９】図９Ａ〜図９Ｄは、図７および図８に示す工程によって製造されるＴＦＴの製造経過状態を示す断面図である。
【図１０】図１０Ａ〜図１０Ｃは、図７および図８に示す工程によって製造されるＴＦＴの製造経過状態を示す断面図である。
【図１１】第１の実施の形態の変形例１におけるトップコンタクト型のＴＦＴの製造方法の工程の一例を示すフローチャートである。
【図１２】第１の実施の形態の変形例１におけるトップコンタクト型のＴＦＴの製造方法の工程の一例を示すフローチャートである。
【図１３】図１３Ａ〜図１３Ｆは、図１１および図１２に示す工程によって製造されるＴＦＴの製造経過状態を示す断面図である。
【図１４】図１４Ａ〜図１４Ｆは、図１１および図１２に示す工程によって製造されるＴＦＴの製造経過状態を示す断面図である。
【図１５】第１の実施の形態の変形例３において、第２導電層にアライメントマークを形成したときの断面図である。
【図１６】第１の実施の形態の変形例３において、第１導電層に窓部を形成したときの断面図である。
【図１７】第１の実施の形態の変形例４におけるラミネータ装置の構成を示す図である。
【図１８】第１の実施の形態の変形例５におけるラミネータ装置の構成を示す図である。
【図１９】第２の実施の形態における有機ＥＬディスプレイの画素回路の一例を示す図である。
【図２０】図１９に示す画素回路の具体的な構造を示す図である。
【図２１】図２０に示す画素回路の製造方法の工程の一例を示すフローチャートである。
【図２２】図２０に示す画素回路の製造方法の工程の一例を示すフローチャートである。
【図２３】図２１のステップＳ１０１〜ステップＳ１０５の工程によって第１基板上に形成された積層構造体の断面図である。
【図２４】図２１のステップＳ１０６〜ステップＳ１１１の工程によって第２導電層が加工された積層構造体の断面図である。
【図２５】図２４に示す積層構造体の平面図である。
【図２６】図２１のステップＳ１１３によって第１基板に形成されている積層構造体が第２基板に転写されたときの断面図である。
【図２７】図２２のステップＳ１１４〜ステップＳ１１８の工程によって第１導電層が加工された積層構造体の断面図である。
【図２８】図２７に示す積層構造体の平面図である。
【図２９】図２２のステップＳ１１９〜ステップＳ１２２の工程によって、図２７に示すコンタクトホール部分の機能層をエッチングしたときの断面図である。
【図３０】図２２のステップＳ１２３の工程によって図２９に示すコンタクトホールに無電解メッキコンタクタを形成したときの断面図である。
【図３１】図１に示す成膜装置の変形例を示す図である。
【図３２】トップコンタクト型のＴＦＴの積層構造体の他の構成例、および、その積層構造体の転写例を示す図である。
【図３３】図３２に示す転写の際に、平坦化膜を用いた状態を示す図である。
【図３４】図３４Ａ〜図３４Ｄは、図２３〜図３０に示す電子デバイスの積層構造体を改良したときの、積層構造体の製造工程を示す図である。
【図３５】第１基板上に形成された図３４Ｄに示す積層構造体の平面的な配置構成を示す図である。
【図３６】図３６Ａは、転写工程によって、第１基板上に形成された図３４Ｄに示す積層構造体が第２基板に転写された直後の様子を示す図、図３６Ｂは、図３６Ａに示す第１導電層にゲート電極およびソース電極等を形成した様子を示す図である。
【図３７】図３６ＢのＴＦＴの平面的な配置構成の一例を示す図である。
【発明を実施するための形態】
【０００９】
本発明の態様に係るデバイス製造方法および転写基板について、好適な実施の形態を掲げ、添付の図面を参照しながら以下、詳細に説明する。なお、本発明の態様は、これらの実施の形態に限定されるものではなく、多様な変更または改良を加えたものも含まれる。
【００１０】
［第１の実施の形態］
図１は、基板（以下、第１基板）Ｐ１に薄膜を形成する成膜装置１０の構成を示す図である。第１基板Ｐ１は、フレキシブル（可撓性）のシート状の基板（シート基板）であり、成膜装置１０は、第１基板（転写基板、担持基材）Ｐ１をロール状に巻いた供給ロール１２から供給された第１基板Ｐ１が送出され、送出された第１基板Ｐ１に対して成膜処理を施した後、回収ロール１４が巻き取る、いわゆる、ロール・ツー・ロール方式の構造を有する。この第１基板Ｐ１は、第１基板Ｐ１の移動方向が長手方向（長尺）となり、幅方向が短手方向（短尺）となる帯状の形状を有する。成膜装置１０は、チャンバー１６、チャンバー１６内の空気を吸引してチャンバー１６内を真空にする真空ポンプ１８、成膜原料（薄膜原料）となる基材２０、ガイドローラＧＲ１〜ＧＲ３、および、成膜用回転ドラム２２をさらに備える。
【００１１】
供給ロール１２および回収ロール１４には、図示しないモータが設けられ、該モータが回転することで、供給ロール１２から第１基板Ｐ１が搬出され、回収ロール１４によって送出された第１基板Ｐ１が巻き取られる。また、成膜用回転ドラム２２は、回転しながら第１基板Ｐ１を搬送するとともに、成膜が行われる部分を円周面で支持する。これにより、第１基板Ｐ１は、成膜用回転ドラム２２の外周面（円周面）に倣って回収ロール１４に向かって搬送される。ガイドローラＧＲ１〜ＧＲ３は、搬送される第１基板Ｐ１の経路をガイドするものである。なお、成膜用回転ドラム２２には、図示しないモータが設けられ、該モータが回転することで、成膜用回転ドラム２２は回転する。
【００１２】
成膜装置１０は、蒸着若しくはスパッタリングにより第１基板Ｐ１上に薄膜（層）を形成する。蒸着により成膜を行う場合は、基材２０を抵抗加熱、電子ビーム、高周波誘導、または、レーザー等の方法で加熱させ、気化若しくは昇華された成膜原料を第１基板Ｐ１に付着させて薄膜を形成する。また、スパッタリングにより成膜を行う場合は、基材２０にイオン化させたアルゴンガスを衝突させて基材２０の分子を遊離させ、この遊離分子を第１基板Ｐ１に付着させて薄膜を形成する。したがって、回収ロール１４は、その表面に薄膜（層）が形成された第１基板Ｐ１を巻き取ることになる。なお、成膜装置１０は、ＣＶＤ（Chemical Vapor Deposition）により薄膜を形成してもよい。また、成膜装置１０として、例えば国際公開第２０１３／１７６２２２号パンフレットに開示されているようなミストデポジション法（ミストＣＶＤ法）を利用したものでも良い。
【００１３】
このような成膜装置１０を用いて、第１基板Ｐ１に何層もの薄膜を連続して積層することができる。つまり、第１の層が表面に形成された第１基板Ｐ１を巻き取った回収ロール１４を、別の成膜装置１０の供給ロール１２として用いることで、前記別の成膜装置１０によって新たな層（第２の層）が第１の層の上に積層される。また、積層する際に、成膜原料となる基材２０を変えることで、異なる材質の薄膜を積層することもできる。この薄膜を積層することで、薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）等の半導体素子を含む電子デバイスを構成する少なくとも一部の積層構造体を、担持基材としての第１基板Ｐ１上に形成することができる。
【００１４】
例えば、ボトムコンタクト型のＴＦＴ（薄膜トランジスタ）を形成する場合は、成膜装置１０によって、第１基板Ｐ１の表面に、金属系の材料（Ｃｕ、Ａｌ、Ｍｏ等）やＩＴＯの薄膜（第１導電層）、絶縁材料（ＳｉＯ2、Ａｌ2Ｏ3等）の薄膜（絶縁層）、金属系の材料（Ｃｕ、Ａｌ、Ｍｏ等）の薄膜（第２導電層）を順に積層することで、ＴＦＴを構成する少なくとも一部の積層構造体を第１基板Ｐ１上に形成する。また、トップコンタクト型のＴＦＴを形成する場合は、成膜装置１０によって、金属系の材料（Ｃｕ、Ａｌ、Ｍｏ等）の薄膜（第１導電層）、酸化物半導体（ＩＧＺＯ、ＺｎＯ等）、シリコン（α-Ｓｉ）、または、有機半導体（ペンタセン）等の薄膜（半導体層）、絶縁材料（ＳｉＯ2、Ａｌ2Ｏ3等）の薄膜（絶縁層）、金属系の材料（Ｃｕ、Ａｌ、Ｍｏ等）やＩＴＯの薄膜（第２導電層）を順に積層することで、ＴＦＴを構成する積層構造体を第１基板Ｐ１上に形成することができる。
【００１５】
このようにして積層構造体が形成された第１基板Ｐ１は、後に詳述するフォトリソグラフィ（光パターニング）、エッチング等の非真空系の処理装置によって処理され、半導体素子用の電極層、絶縁層、配線層、或いは半導体層等のパターン形状を持つように加工される。そのようなパターン形状に加工された第１基板Ｐ１の積層構造体は、基板（以下、第２基板）Ｐ２に転写される。図２は、第１基板Ｐ１に形成（担持）された積層構造体を第２基板Ｐ２（製品基板）に転写するためのラミネータ装置３０の構成を示す図である。このラミネータ装置３０は、例えば、１００度以下の低温で、第１基板Ｐ１に形成された積層構造体を第２基板Ｐ２に転写する低温熱転写方式の装置である。ラミネータ装置３０は、供給ロール３２、３４、圧着加熱ローラ３６、回収ロール３８、４０、および、ガイドローラＧＲ５、ＧＲ６を備える。
【００１６】
供給ロール３２は、表面に積層構造体が形成された第１基板Ｐ１をロール状に巻いたものであり、第１基板Ｐ１を回収ロール３８に向けて搬出する。供給ロール３４は、積層構造体が転写される第２基板Ｐ２をロール状に巻いたものであり、第２基板Ｐ２を回収ロール４０に向けて搬出する。なお、第２基板Ｐ２も、第１基板Ｐ１と同様に、フレキシブルのシート状の基板（シート基板、被転写基板）であり、第２基板Ｐ２の移動方向が長手方向（長尺）となり、幅方向が短手方向（短尺）となる帯状の形状を有する。
【００１７】
圧着加熱ローラ３６は、供給ロール３２から供給された第１基板Ｐ１と、供給ロール３４から供給された第２基板Ｐ２とを両側から挟んで、一時的に密着させて圧着を行うとともに加熱も行う。これにより、第１基板Ｐ１上に形成された積層構造体を第２基板Ｐ２に転写することができる。つまり、圧着加熱ローラ３６による加熱（例えば、１００度以下の低温）によって第１基板Ｐ１上に形成された積層構造体が軟化されるとともに、圧着加熱ローラ３６による圧着によって軟化された第１基板Ｐ１上の積層構造体が第２基板Ｐ２に転写される。この圧着加熱ローラ３６の表面は弾性体が用いられ、転写材料に応じて圧着加熱ローラ３６の温度と圧着力（加圧力）とを任意に設定することが好ましい。
【００１８】
回収ロール３８は、圧着加熱ローラ３６を通過した第１基板Ｐ１、つまり、積層構造体が剥がれた第１基板Ｐ１を巻き取ることで回収する。回収ロール４０は、圧着加熱ローラ３６を通過した第２基板Ｐ２、つまり、積層構造体が転写された第２基板Ｐ２（積層構造体が表面に形成された第２基板Ｐ２）を巻き取ることで回収する。ガイドローラＧＲ５は、供給ロール３２から供給された第１基板Ｐ１を圧着加熱ローラ３６に案内するものであり、ガイドローラＧＲ６は、供給ロール３４から供給された第２基板Ｐ２を圧着加熱ローラ３６に案内するものである。
【００１９】
ここで、第１基板Ｐ１および第２基板Ｐ２は、例えば、樹脂フィルム、ステンレス鋼等の金属または合金からなる箔（フォイル）等が用いられる。樹脂フィルムの材質としては、例えば、ポリエチレン樹脂、ポリプロピレン樹脂、ポリエステル樹脂、エチレンビニル共重合体樹脂、ポリ塩化ビニル樹脂、セルロース樹脂、ポリアミド樹脂、ポリイミド樹脂、ポリカーボネート樹脂、ポリスチレン樹脂、および、酢酸ビニル樹脂のうち、少なくとも１つ以上を含んだものを用いてもよい。また、第１基板Ｐ１および第２基板Ｐ２の厚みや剛性（ヤング率）は、搬送される際に、第１基板Ｐ１および第２基板Ｐ２に座屈による折れ目や非可逆的なシワが生じないような範囲であればよい。第１基板Ｐ１および第２基板Ｐ２の母材として、厚みが２５μｍ〜２００μｍ程度のＰＥＴ（ポリエチレンテレフタレート）やＰＥＮ（ポリエチレンナフタレート）等のフィルムは、好適なシート基板の典型である。
【００２０】
第１基板Ｐ１および第２基板Ｐ２は、第１基板Ｐ１および第２基板Ｐ２に対して施される処理において熱を受ける場合があるため、熱膨張係数が顕著に大きくない材質の基板を選定することが好ましい。例えば、無機フィラーを樹脂フィルムに混合することによって熱膨張係数を抑えることができる。無機フィラーは、例えば、酸化チタン、酸化亜鉛、アルミナ、または酸化ケイ素等でもよい。また、第１基板Ｐ１および第２基板Ｐ２は、フロート法等で製造された厚さ１００μｍ程度の極薄ガラスの単層体であってもよいし、この極薄ガラスに上記の樹脂フィルム、箔等を貼り合わせた積層体であってもよい。
【００２１】
なお、図１のような成膜装置１０では、成膜の際に第１基板Ｐ１を、例えば１００℃〜３００℃程度に加熱することがあることから、第１基板Ｐ１の母材は特に耐熱性のよいポリイミド樹脂、極薄シートガラス、或いは極薄の金属箔シート（十数μｍ〜数百μｍの厚さに圧延した銅箔、ステンレス箔、アルミ箔）等が望ましい。さらに、第１基板Ｐ１は、必ずしもロール状に巻き取れる長尺のシート基板である必要はなく、製造すべき電子デバイス（或いはその回路基板）の大きさに合わせたサイズに切断された枚葉のシート基板やガラス基板、金属板であってもよい。
【００２２】
次に、ＴＦＴの製造方法について説明する。ＴＦＴの構造は、ボトムゲート型構造とトップゲート型構造に大別されるが、本第１の実施の形態では、ボトムゲート型構造のＴＦＴの製造工程について説明し、トップゲート型構造のＴＦＴの製造工程の説明を省略する。また、ボトムゲート型構造のＴＦＴは、ボトムコンタクト型とトップコンタクト型に分類されるので、まず、ボトムコンタクト型のＴＦＴの製造方法を説明した後、トップコンタクト型のＴＦＴの製造方法を説明する。
【００２３】
（ボトムコンタクト型のＴＦＴの製造方法について）
図３および図４は、ボトムコンタクト型のＴＦＴの製造方法の工程の一例を示すフローチャートであり、図５Ａ〜図５Ｆ、および、図６Ａ〜図６Ｄは、図３および図４に示す工程によって製造されるＴＦＴの製造経過状態を示す断面図である。まず、図３のステップＳ１で、図５Ａに示すように、第１基板Ｐ１上に剥離層５０を形成する。例えば、フッ素系の材質若しくはアルカリ溶解離形剤（アルカリに対して可溶な材料）を第１基板Ｐ１の表面に塗布することで剥離層５０を形成してもよく、感光性アルカリ溶解膜が形成されたドライフィルムレジスト（ＤＦＲ）を第１基板Ｐ１にラミネートすることで剥離層５０を形成してもよい。アルカリ溶解離形剤としては、バインダー樹脂とカルボキシル基の混合物等が挙げられる。この剥離層５０は、積層構造体が第１基板Ｐ１から剥離しやすくするためのものである。
【００２４】
そして、図５Ｂに示すように、第１基板Ｐ１上に、積層構造体５２を形成する（第１の工程）。この積層構造体５２は、第１基板Ｐ１上（剥離層５０上）に所定の厚さで堆積された金属系の材料（Ｃｕ、Ａｌ、Ｍｏ、Ａｕ等の導電性の材料）やＩＴＯ（導電性の材料）の薄膜（第１導電層）５２ａと、第１導電層５２ａの上に所定の厚さで堆積された絶縁材料（ＳｉＯ2、Ａｌ2Ｏ3等の絶縁性の材料）の薄膜（機能層）５２ｂと、機能層５２ｂの上に所定の厚さで堆積された金属系の材料（Ｃｕ、Ａｌ、Ｍｏ、Ａｕ等の導電性の材料）やＩＴＯ（導電性の材料）の薄膜（第２導電層）５２ｃとで構成される。なお、積層構造体５２を構成する第１導電層５２ａと第２導電層５２ｃの材料を銅（Ｃｕ）とする場合、第１基板Ｐ１の材料も銅（Ｃｕ）にして、熱膨張率を揃えるのがよい。
【００２５】
したがって、まず、ステップＳ２で、第１基板Ｐ１（剥離層５０）の上に第１導電層５２ａを形成（堆積）する。そして、ステップＳ３で、第１導電層５２ａの上に絶縁層である機能層５２ｂを形成（堆積）し、ステップＳ４で、さらに第２導電層５２ｃを形成（堆積）する。これにより、第１基板Ｐ１上に積層構造体５２が形成される。この第１導電層５２ａ、機能層５２ｂ、および、第２導電層５２ｃは、上述した図１のような成膜装置１０を用いることで第１基板Ｐ１上に連続して形成される。なお、第１導電層５２ａは、ソース電極およびドレイン電極の電極層と、ソース電極およびドレイン電極に付随する配線の配線層として機能するものである。また、第２導電層５２ｃは、ゲート電極の電極層とゲート電極に付随する配線の配線層として機能するものである。ここで、ＴＦＴとしての電気特性（移動度、オンオフ比、リーク電流等）を良好なものとするため、第１導電層５２ａと機能層５２ｂとの界面、或いは機能層５２ｂと第２導電層５２ｃとの界面は、サブミクロン以下のオーダーで平坦化されていることが望ましい。そのためには、第１基板Ｐ１の剥離層５０側の表面も、サブミクロン以下のオーダーで平坦化されていることが望ましい。
【００２６】
その後、積層構造体５２が形成された第１基板Ｐ１に対して、フォトリソグラフィ法を利用したエッチング処理を施して、図５Ｃに示すように、第２導電層５２ｃにゲート電極およびそれに付随する配線を形成する（第１の工程）。なお、図５Ｃでは、ゲート電極のみを表している。
【００２７】
このフォトリソグラフィ法を利用したエッチング処理は周知技術なので簡単に説明すると、ステップＳ５で、第２導電層５２ｃ上にフォトレジスト層を形成する。フォトレジスト層の形成は、液体レジストをローラ印刷方式、ダイコート方式、スプレー方式等で行ったり、ドライフィルムレジスト（ＤＦＲ）のフォトレジスト層を第２導電層５２ｃ上にラミネートしたりすることで簡単に実施できる。そして、ステップＳ６で、形成されたフォトレジスト層に紫外線を用いて所定のパターン（ゲート電極およびそれに付随する配線等のパターン）を露光し、ステップＳ７で、現像を行う（ＴＭＡＨ等の現像液に第１基板Ｐ１を浸す）ことで紫外線が露光された部分のフォトレジスト層を除去する。これにより、フォトレジスト層に所定のパターン（レジスト像）が形成される。次いで、第１基板Ｐ１の洗浄、乾燥後のステップＳ８で、積層構造体５２が形成された第１基板Ｐ１を腐食液（例えば、酸化第二鉄）に浸漬することで、所定のパターンが形成されたフォトレジスト層をマスクとしたエッチング処理が施されて、第２導電層５２ｃにゲート電極およびそれに付随する配線等が形成される。そして、ステップＳ９で、第２導電層５２ｃ上にあるフォトレジスト層を剥離し、第１基板Ｐ１の洗浄を行う。これにより、図５Ｃに示すような積層構造体５２が得られる。なお、第１基板Ｐ１の洗浄は、ＮａＯＨ等のアルカリ洗浄液を用いて洗浄してもよい。
【００２８】
そして、ステップＳ１０で、図５Ｄに示すように、積層構造体５２が形成された第１基板Ｐ１の表面側（積層構造体５２側）に接着剤を塗布することで、接着層５４を形成する。この接着層５４は、第１基板Ｐ１上に形成された積層構造体５２を第２基板Ｐ２に転写（接着）させやすくするためのものである。この接着剤として、例えば、ドライラミネート用接着剤、紫外線の光エネルギーに反応して液体から固体に変化するＵＶ（紫外線）硬化接着剤、または、熱硬化接着剤を用いてもよい。第１の実施の形態では、ドライラミネート用接着剤を用いるものとする。
【００２９】
そして、ドライラミネート用接着剤の場合は、第２導電層５２ｃが第２基板Ｐ２側に位置するように、第１基板Ｐ１と第２基板Ｐ２とを一時的に近接または密着させて、第１基板Ｐ１上に形成された積層構造体５２を第２基板Ｐ２に転写する（第２の工程）。この転写は、上述の図２のようなラミネータ装置３０によって転写される。すなわち、剥離層５０、積層構造体５２、および、接着層５４が、第１基板Ｐ１の表面側から前記の順で積層された第１基板Ｐ１がロール状に巻かれたものを、ラミネータ装置３０の供給ロール３２として用いることで、第１基板Ｐ１に形成された積層構造体５２を第２基板Ｐ２に転写することができる。このとき、剥離層５０は、第２基板Ｐ２側には転写されずに第１基板Ｐ１側に残されたままとなる。
【００３０】
詳しく説明すると、まず、図５Ｅに示すように、積層構造体５２上に形成された接着層５４を第２基板Ｐ２の表面に接着させ（ステップＳ１１）、図５Ｆに示すように、剥離層５０によって積層構造体５２を第１基板Ｐ１から剥離する（ステップＳ１２）。これにより、第１基板Ｐ１上の積層構造体５２が第２基板Ｐ２に転写される。この転写によって、積層構造体５２が反転した状態で第２基板Ｐ２上に形成される。つまり、積層構造体５２を構成する第２導電層５２ｃ、機能層５２ｂ、および、第１導電層５２ａが、第２基板Ｐ２の表面側から前記の順で第２基板Ｐ２上に積層されることになり、第１導電層５２ａが露呈する。ラミネータ装置３０によって積層構造体５２が転写された第２基板Ｐ２は、回収ロール４０によって巻き取られる。なお、剥離層５０が第１基板Ｐ１から剥がれ第２基板Ｐ２側に転写された場合は、剥離層５０を除去して第２基板Ｐ２の洗浄を行う。第２基板Ｐ２の洗浄は、ＮａＯＨ等のアルカリ洗浄液を用いて洗浄してもよい。剥離層５０は、可溶性なので、溶媒によって第１導電層５２ａから取り除かれる。
【００３１】
そして、回収ロール４０を供給ローラとして用い、この供給ローラから搬出された第２基板Ｐ２に対して、フォトリソグラフィ法を利用したエッチング処理を施して、図６Ａに示すように、第１導電層５２ａにソース電極およびドレイン電極と、ソース電極およびドレイン電極に付随する配線とを形成する（第４の工程）。なお、図６Ａでは、ソース電極およびドレイン電極のみを表している。
【００３２】
フォトリソグラフィ法を利用したエッチング処理によるソース電極等の形成について簡単に説明すると、まず、図４のステップＳ１３で、第２基板Ｐ２の表面側（第１導電層５２ａ側）にフォトレジスト層を形成する。フォトレジスト層は、ステップＳ５で説明したように、ドライフィルムレジスト（ＤＦＲ）の転写や液体レジストの塗布等によって形成される。そして、ステップＳ１４で、形成されたフォトレジスト層に紫外線を用いて所定のパターン（ソース電極およびドレイン電極と、ソース電極およびドレイン電極に付随する配線等のパターン）を露光し、ステップＳ１５で、現像を行う。これにより、フォトレジスト層に所定のパターンが形成される。次いで、ステップＳ１６で、積層構造体５２が形成された第２基板Ｐ２を腐食液（例えば、酸化第二鉄等）に浸漬することで、所定のパターンが形成されたフォトレジスト層をマスクとしてエッチング処理が施されて、第１導電層５２ａにソース電極およびドレイン電極等が形成される。そして、ステップＳ１７で、第１導電層５２ａ上にあるフォトレジスト層を剥離し、第２基板Ｐ２の洗浄を行う。これにより、図６Ａに示すような積層構造体５２が得られる。
【００３３】
ソース電極とドレイン電極は、その直下の機能層（絶縁層）５２ｂのさらに下のゲート電極（第２導電層５２ｃ）に対して、精密に位置合わせ（重ね合せ）されている必要がある。したがって、ステップＳ１４での露光工程で使われる露光装置（描画装置）は、図３中のステップＳ５〜Ｓ９のゲート電極等形成工程で、ゲート電極とともに第１基板Ｐ１上の第２導電層５２ｃによって形成されるアライメントマークを、機能層（絶縁層）５２ｂを介して、或いは直接的に光学検出するアライメントセンサーと、そのマークの検出位置に基づいて、ステップＳ１４で露光すべき所定パターン（ソース電極、ドレイン電極、および付随する配線等のパターン）に対応した紫外線と第２基板Ｐ２との相対位置関係を精密に調整する機能とを備えている。
【００３４】
そして、ステップＳ１８で、図６Ｂに示すように、第１導電層５２ａのソース電極およびドレイン電極にＡｕ置換メッキ処理を行う（第４の工程）。この置換メッキ処理により塗布されたＡｕ（金）５６は、ソース電極およびドレイン電極と、後述する半導体層との接触界面の抵抗を下げる（電子移動度を高める）ためのものである。
【００３５】
その後、ステップＳ１９で、図６Ｃに示すように、第２基板Ｐ２の上（第１導電層５２ａの上）に、半導体（ＩＧＺＯ、ＺｎＯ等）の薄膜（半導体層）５８を形成する（第４の工程）。そして、フォトリソグラフィ法を利用したエッチング処理を施して、図６Ｄに示すように、半導体層５８を加工する（第４の工程）。つまり、ステップＳ２０で、半導体層５８上にフォトレジスト層を形成し、ステップＳ２１で、形成されたフォトレジスト層に紫外線を用いて所定のパターンを露光し、ステップＳ２２で現像を行う。この露光の際も、アライメントセンサーによってアライメントマークを検出し、半導体層５８のうちの残すべき部分がドレイン電極とソース電極との間を精密に跨ぐように、紫外線の照射位置が精密に位置決めされる。
【００３６】
これにより、フォトレジスト層に所定のパターンが形成される。次いで、ステップＳ２３で、第２基板Ｐ２を腐食液（例えば、フッ化水素等）に浸漬することで、所定のパターンが形成されたフォトレジスト層をマスクとしてエッチング処理が施されて、半導体層５８が加工される。これにより、図６Ｄに示すように、少なくともソース電極とドレイン電極との間にある半導体層５８を残し、それ以外の不要な半導体層５８を除去することができる。その後、ステップＳ２４で、半導体層５８上にあるフォトレジスト層を剥離し、第２基板Ｐ２の洗浄を行う。このような工程を経ることで、第２基板Ｐ２上に、図６Ｄに示すようなボトムコンタクト型のＴＦＴが形成される。なお、半導体層５８は、有機半導体や酸化物半導体であってもよい。この場合は、予めレジストによりパターニングし、半導体の液体材料をソース電極とドレイン電極の間（チャネル部）を含む領域に選択的に塗布した後、リフトオフ法を用いて、ソース電極とドレイン電極との間に半導体層５８を形成してもよい。
【００３７】
以上説明した工程のうち、少なくとも図３のステップＳ１〜ステップＳ４の工程（図５Ａおよび図５Ｂ）を第１基板Ｐ１の供給業者が行うようにし、供給業者が行った工程より後の工程を電子デバイスの製造業者が行うようにしてもよい。例えば、供給業者は、図３のステップＳ１〜ステップＳ４の工程を行い、製造業者は、図３のステップＳ５〜図４のステップＳ２４の工程（図５Ｃ〜図６Ｄ）を行ってもよい。本実施の形態では、図３のステップＳ１〜ステップＳ４の工程を経て製造された第１基板Ｐ１（積層構造体５２の担持基材）が、中間製品としてロール状に巻かれた状態、または所定の長さで枚葉状に切断された状態で、電子デバイスの製造業者に供給される。
【００３８】
このように、例えば、図３のステップＳ１〜ステップＳ４の工程（真空処理装置を必要とする工程）を第１基板Ｐ１の供給業者が行い、図３のステップＳ５〜図４のステップＳ２４の工程（真空処理装置が不要な工程）をＴＦＴ（電子デバイス）の製造業者が行うことで、電子デバイスの製造業者の負担を軽減させることができ、高精度な電子デバイスを簡単に製造することができる。つまり、高精度な電子デバイスを製造するためには、電子デバイスを構成する少なくとも一部の積層構造体５２を真空空間で成膜する必要があるが、電子デバイスの製造業者は真空空間での成膜を行わなくて済むので、電子デバイスの製造業者の負担が軽減する。また、電子デバイスの製造業者は、積層構造体５２が形成された第１基板Ｐ１を用いて、電子デバイスを形成していけばよいので、電子デバイスの数および配置を任意に決定して電子デバイスを製造することができ、電子デバイスを構成する薄膜トランジスタ等の配置や結線、バスライン等の設計の自由度が向上する。また、電子デバイスを構成する全ての層の成膜に必要な多数の真空蒸着装置や塗工装置、或いはスパッタ装置等を持たない製造業者であっても、容易に高性能な電子デバイスを製造することができる。
【００３９】
（トップコンタクト型のＴＦＴの製造方法について）
図７および図８は、トップコンタクト型のＴＦＴの製造方法の工程の一例を示すフローチャートであり、図９Ａ〜図９Ｄ、および、図１０Ａ〜図１０Ｃは、図７および図８に示す工程によって製造されるＴＦＴの製造経過状態を示す断面図である。まず、図７のステップＳ３１で、図９Ａに示すように、第１基板Ｐ１上に剥離層７０を形成する。この工程は、図３のステップＳ１と同様である。
【００４０】
そして、図９Ｂに示すように、第１基板Ｐ１上に、積層構造体７２を形成する（第１の工程）。この積層構造体７２は、第１基板Ｐ１上（剥離層７０上）に所定の厚さで堆積された金属系の材料（Ｃｕ、Ａｌ、Ｍｏ、Ａｕ等の導電性の材料）やＩＴＯ（導電性の材料）の薄膜（第１導電層）７２ａと、第１導電層７２ａの上に所定の厚さで堆積された半導体（ＩＧＺＯ、ＺｎＯ、シリコン、ペンタセン等の半導体特性を示す材料）の薄膜（半導体層）７２ｂ１と、半導体層７２ｂ１の上に所定の厚さで堆積された絶縁材料（ＳｉＯ2、Ａｌ2Ｏ3等の絶縁性の材料）の薄膜（絶縁層）７２ｂ２と、絶縁層７２ｂ２の上に所定の厚さで堆積された金属系の材料（Ｃｕ、Ａｌ、Ｍｏ、Ａｕ等の導電性の材料）やＩＴＯ（導電性の材料）の薄膜（第２導電層）７２ｃとで構成される。半導体層７２ｂ１および絶縁層７２ｂ２は、機能層７２ｂを構成する。なお、ここでも、第１基板Ｐ１の母材は、成膜時の加熱（１００〜３００℃）を考慮して、耐熱性のよいポリイミド樹脂、極薄シートガラス、或いは極薄の金属箔シート（十数μｍ〜数百μｍの厚さに圧延した銅箔、ステンレス箔、アルミ箔）等にするとよい。また、剥離層７０も、先の図３〜図６で説明した剥離層５０と同様に、フッ素系の材質、若しくはアルカリ溶解離形剤、無機材料をベースとした離型剤、シリコン離型剤等が使える。
【００４１】
したがって、まず、ステップＳ３２で、第１基板Ｐ１（剥離層７０）の上に第１導電層７２ａを形成（堆積）する。そして、ステップＳ３３で、第１導電層７２ａの上に半導体層７２ｂ１を形成（堆積）し、ステップＳ３４で、さらに絶縁層７２ｂ２を形成（堆積）することで機能層７２ｂを形成する。その後、ステップＳ３５で、機能層７２ｂの上に第２導電層７２ｃを形成（堆積）する。これにより、第１基板Ｐ１上に積層構造体７２が形成される。この第１導電層７２ａ、半導体層７２ｂ１、絶縁層７２ｂ２、および、第２導電層７２ｃは、上述した成膜装置１０を用いることで第１基板Ｐ１上に連続して形成される。なお、第１導電層７２ａは、ソース電極およびドレイン電極の電極層と、ソース電極およびドレイン電極に付随する配線の配線層として機能するものである。また、第２導電層７２ｃは、ゲート電極の電極層と、ゲート電極に付随する配線の配線層として機能するものである。以上の構成において、第１基板Ｐ１や第１導電層７２ａを金属系の材料（例えばＣｕ）とした場合、第１導電層７２ａ上に半導体層７２ｂ１を形成する際に、ＰＥＴ等の樹脂フィルムのガラス転移温度よりも遥かに高い温度（例えば２００℃以上）に加熱することが可能なので、有機半導体材料や酸化物半導体材料等の配向（結晶化）が良好に行われ、ＴＦＴの電気特性（例えば移動度）を飛躍的に向上させることができる。併せて、少なくとも第１導電層７２ａと半導体層７２ｂ１との界面、および、絶縁層７２ｂ２と第２導電層７２ｃとの界面の各々を、サブミクロン以下のオーダーで平坦化しておくことも、ＴＦＴの電気特性の向上に寄与する。
【００４２】
その後、積層構造体７２が形成された第１基板Ｐ１に対して、フォトリソグラフィ法を利用したエッチング処理を施して、図９Ｃに示すように、第２導電層７２ｃにゲート電極およびそれに付随する配線を形成する（第１の工程）。なお、図９Ｃでは、ゲート電極のみを表している。
【００４３】
フォトリソグラフィ法を利用したエッチング処理によるゲート電極等の形成について簡単に説明すると、まず、ステップＳ３６で、第２導電層７２ｃ上にフォトレジスト層を形成する。フォトレジスト層は、図３のステップＳ５で説明したように、ドライフィルムレジストの転写やレジスト液の塗布等によって形成される。そして、ステップＳ３７で、形成されたフォトレジスト層に紫外線を用いて所定のパターン（ゲート電極およびそれに付随する配線等のパターン）を露光し、ステップＳ３８で、現像を行う（ＴＭＡＨ等の現像液に第１基板Ｐ１を浸す）。これにより、フォトレジスト層に所定のパターンが形成される。次いで、ステップＳ３９で、積層構造体７２が形成された第１基板Ｐ１を腐食液（例えば、酸化第二鉄等）に浸漬することで、所定のパターンが形成されたフォトレジスト層をマスクとしたエッチング処理が施されて、第２導電層７２ｃにゲート電極等が形成される。そして、ステップＳ４０で、第２導電層７２ｃ上にあるフォトレジスト層を剥離し、第１基板Ｐ１の洗浄を行う。これにより、図９Ｃに示すような積層構造体７２が得られる。なお、第１基板Ｐ１の洗浄は、ＮａＯＨ等のアルカリ洗浄液を用いて洗浄してもよい。
【００４４】
そして、図８のステップＳ４１で、図９Ｄに示すように、積層構造体７２が形成された第１基板Ｐ１の表面側（積層構造体７２側）に接着剤を塗布することで、接着層７４を形成する。
【００４５】
次いで、第２導電層７２ｃが第２基板Ｐ２側に位置するように、第１基板Ｐ１と第２基板Ｐ２とを一時的に近接または密着させて、第１基板Ｐ１上に形成された積層構造体７２を第２基板Ｐ２に転写する（第２の工程）。この転写は、上述したラミネータ装置３０によって転写される。すなわち、剥離層７０、積層構造体７２、および、接着層７４を、第１基板Ｐ１の表面側から前記の順で積層した第１基板Ｐ１が、ラミネータ装置３０の供給ロール３２にロール状に巻かれた状態でセットされる。ラミネータ装置３０によって、第１基板Ｐ１に形成された積層構造体７２を第２基板Ｐ２に転写することができる。このとき、積層構造体７２を第１基板Ｐ１から剥がれやすくするための剥離層７０は、第２基板Ｐ２側には転写されずに第１基板Ｐ１側に残されたままとなる。
【００４６】
まず、図１０Ａに示すように、積層構造体７２上に形成された接着層７４を第２基板Ｐ２の表面に接着させ（ステップＳ４２）、図１０Ｂに示すように、剥離層７０によって積層構造体７２を第１基板Ｐ１から剥離する（ステップＳ４３）。これにより、第１基板Ｐ１上の積層構造体７２が第２基板Ｐ２に転写される。この転写によって、積層構造体７２が反転した状態で第２基板Ｐ２上に形成される。つまり、積層構造体７２を構成する第２導電層７２ｃ、機能層７２ｂ、および、第１導電層７２ａが、第２基板Ｐ２の表面側から前記の順で第２基板Ｐ２上に積層されることになり、第１導電層７２ａが露呈する。ラミネータ装置３０によって積層構造体７２が転写された第２基板Ｐ２は、回収ロール４０によって巻き取られる。なお、剥離層７０が第１基板Ｐ１から剥がれ第２基板Ｐ２側に転写された場合は、剥離層７０を除去して第２基板Ｐ２の洗浄を行う。剥離層７０は、可溶性なので、溶媒によって第１導電層７２ａから取り除かれる。
【００４７】
そして、回収ロール４０を供給ローラとして用い、この供給ローラから搬出された第２基板Ｐ２に対して、フォトリソグラフィ法を利用したエッチング処理を施して、図１０Ｃに示すように、第１導電層７２ａにソース電極およびドレイン電極と、ソース電極およびドレイン電極に付随する配線とを形成する（第４の工程）。なお、図１０Ｃでは、ソース電極およびドレイン電極のみを表している。
【００４８】
フォトリソグラフィ法を利用したエッチング処理によるソース電極等の形成について簡単に説明すると、まず、ステップＳ４４で、第２基板Ｐ２の表面側（第１導電層７２ａ側）にフォトレジスト層を形成する。フォトレジスト層は、図３のステップＳ５で説明したように、ドライフィルムレジストや塗布等によって形成される。そして、ステップＳ４５で、形成されたフォトレジスト層に紫外線を用いて所定のパターン（ソース電極およびドレイン電極と、ソース電極およびドレイン電極に付随する配線等のパターン）を露光し、ステップＳ４６で、現像を行う。これにより、フォトレジスト層に所定のパターンが形成される。次いで、ステップＳ４７で、積層構造体７２が形成された第２基板Ｐ２を腐食液（例えば、酸化第二鉄等）に浸漬することで、所定のパターンが形成されたフォトレジスト層をマスクとしてエッチング処理が施されて、第１導電層７２ａにソース電極およびドレイン電極等が形成される。そして、ステップＳ４８で、第１導電層７２ａ上にあるフォトレジスト層を剥離し、第２基板Ｐ２の洗浄を行う。このような工程を経ることで、第２基板Ｐ２上に、図１０Ｃに示すようなトップコンタクト型のＴＦＴが形成される。なお、第２基板Ｐ２の洗浄は、ＮａＯＨ等のアルカリ洗浄液を用いて洗浄してもよい。
【００４９】
以上説明した工程のうち、少なくとも図７のステップＳ３１〜ステップＳ３５の工程（図９Ａおよび図９Ｂ）を第１基板Ｐ１の供給業者が行うようにし、供給業者が行った工程より後の工程を電子デバイスの製造業者が行うようにしてもよい。例えば、供給業者は、図７のステップＳ３１〜ステップＳ３５の工程を行い、製造業者は、図７のステップＳ３６〜図８のステップＳ４８の工程（図９Ｃ〜図１０Ｃ）を行ってもよい。
【００５０】
このように、例えば、図７のステップＳ３１〜ステップＳ３５の工程を第１基板Ｐ１の供給業者が行い、図７のステップＳ３６〜図８のステップＳ４８の工程をＴＦＴ（電子デバイス）の製造業者が行うことで、電子デバイスの製造業者の負担を軽減させることができ、高精度な電子デバイスを簡単に製造することができる。つまり、高精度な電子デバイスを製造するためには、電子デバイスを構成する少なくとも一部の積層構造体７２を真空空間で成膜する必要があるが、電子デバイスの製造業者は真空空間での成膜を行わなくて済むので、電子デバイスの製造業者の負担が軽減する。また、電子デバイスの製造業者は、積層構造体７２が形成された第１基板Ｐ１を用いて、電子デバイスを形成していけばよいので、電子デバイスの数および配置を任意に決定して電子デバイスを製造することができ、電子デバイスを構成する薄膜トランジスタ等の配置や結線、バスライン等の設計の自由度が向上する。また、電子デバイスを構成する全ての層の成膜に必要な多数の真空蒸着装置や塗工装置、或いはスパッタ装置等を持たない製造業者であっても、容易に高性能な電子デバイスを製造することができる。本実施の形態でも、図７のステップＳ３１〜ステップＳ３５の工程を経て製造された第１基板Ｐ１（積層構造体７２の担持基材）は、中間製品としてロール状に巻かれた状態、または所定の長さで枚葉状に切断された状態で、電子デバイスの製造業者に供給される。
【００５１】
［第１の実施の形態の変形例］
上記第１の実施の形態は、以下の変形例も可能である。
【００５２】
（変形例１）変形例１では、トップコンタクト型のＴＦＴの製造について、フォトリソグラフィ法を利用したエッチング処理を施しながら積層構造体を形成するというものである。図１１および図１２は、本変形例１におけるトップコンタクト型のＴＦＴの製造方法の工程の一例を示すフローチャートであり、図１３Ａ〜図１３Ｆ、および、図１４Ａ〜図１４Ｆは、図１１および図１２に示す工程によって製造されるＴＦＴの製造経過状態を示す断面図である。まず、図１１のステップＳ６１で、図１３Ａに示すように、第１基板Ｐ１上に剥離層８０を形成する。この剥離層８０の形成工程は、図３のステップＳ１と同様である。
【００５３】
次いで、ステップＳ６２で、図１３Ｂに示すように、第１基板Ｐ１上（剥離層８０の上）に所定の厚さで堆積された絶縁材料（ＳｉＯ2、Ａｌ2Ｏ3等）の薄膜（絶縁層）８２を形成する。この絶縁層８２は、上述した成膜装置１０を用いることで第１基板Ｐ１上に形成される。この絶縁層８２は、パッシベーションとしての機能を有し、エッチングストッパーとしての機能も兼ねてもよい。
【００５４】
そして、ステップＳ６３で、図１３Ｃに示すように、第１基板Ｐ１上（絶縁層８２の上）に所定の厚さで堆積された金属系の材料（Ｃｕ、Ａｌ、Ｍｏ等の導電性の材料）の薄膜（第１導電層）８４ａを形成する（第１の工程）。この第１導電層８４ａは、ソース電極およびドレイン電極の電極層と、ソース電極およびドレイン電極に付随する配線の配線層として機能するものである。この第１導電層８４ａは、上述した成膜装置１０を用いることで第１基板Ｐ１上に形成される。
【００５５】
その後、フォトリソグラフィ法を利用したエッチング処理を施して、図１３Ｄに示すように、第１導電層８４ａにソース電極およびドレイン電極と、ソース電極およびドレイン電極に付随する配線とを形成する（第１の工程）。このとき、エッチングストッパーとしても機能する絶縁層８２によって、剥離層８０のエッチングが防止される。なお、図１３Ｄでは、ソース電極およびドレイン電極のみを表している。
【００５６】
フォトリソグラフィ法を利用したエッチング処理によるソース電極等の形成について簡単に説明すると、まず、ステップＳ６４で、第１導電層８４ａ上にフォトレジスト層を形成する。フォトレジスト層は、図３のステップＳ５で説明したように、ドライフィルムレジストや塗布等によって形成される。そして、ステップＳ６５で、形成されたフォトレジスト層に紫外線を用いて所定のパターン（ソース電極およびドレイン電極と、ソース電極およびドレイン電極に付随する配線等のパターン）を露光し、ステップＳ６６で、現像を行う。これにより、フォトレジスト層に所定のパターンが形成される。次いで、ステップＳ６７で、第１導電層８４ａが形成された第１基板Ｐ１を腐食液（例えば、酸化第二鉄等）に浸漬することで、所定のパターンが形成されたフォトレジスト層をマスクとしてエッチング処理が施されて、第１導電層８４ａにソース電極およびドレイン電極等が形成される。そして、ステップＳ６８で、第１導電層８４ａ上にあるフォトレジスト層を剥離し、第１基板Ｐ１の洗浄を行う。
【００５７】
そして、ステップＳ６９で、図１３Ｅに示すように、第１基板Ｐ１の上（第１導電層８４ａの上）に、所定の厚さで堆積された半導体（ＩＧＺＯ、ＺｎＯ等）の薄膜（半導体層）８４ｂ１を形成する（第１の工程）。この半導体層８４ｂ１は、上述した成膜装置１０を用いることで第１基板Ｐ１上に形成される。次いで、フォトリソグラフィ法を利用したエッチング処理を施して、図１３Ｆに示すように、半導体層８４ｂ１を加工する（第１の工程）。つまり、ステップＳ７０で、半導体層８４ｂ１上にフォトレジスト層を形成する。フォトレジスト層は、図３のステップＳ５で説明したように、ドライフィルムレジストや塗布等によって形成される。そして、ステップＳ７１で、形成されたフォトレジスト層に紫外線を用いて所定のパターンを露光し、ステップＳ７２で、現像を行う。これにより、フォトレジスト層に所定のパターンが形成される。次いで、ステップＳ７３で、第１基板Ｐ１を腐食液（例えば、フッ化水素等）に浸漬することで、所定のパターンが形成されたフォトレジスト層をマスクとしてエッチング処理が施されて、半導体層８４ｂ１が加工される。これにより、図１３Ｆに示すように、少なくともソース電極とドレイン電極との間にある半導体層８４ｂ１を残し、それ以外の不要な半導体層８４ｂ１を除去することができる。そして、ステップＳ７４で、フォトレジスト層を剥離し、第１基板Ｐ１の洗浄を行う。
【００５８】
その後、図１２のステップＳ７５で、図１４Ａに示すように、第１基板Ｐ１の表面側（半導体層８４ｂ１側）に、所定の厚さで堆積された絶縁材料（ＳｉＯ2、Ａｌ2Ｏ3等）の薄膜（絶縁層）８４ｂ２を形成する（第１の工程）。この絶縁層８４ｂ２は、上述した成膜装置１０を用いることで第１基板Ｐ１上に形成される。この半導体層８４ｂ１、および、絶縁層８４ｂ２は、機能層８４ｂを構成する。
【００５９】
そして、ステップＳ７６で、図１４Ｂに示すように、第１基板Ｐ１の上（絶縁層８４ｂ２の上）に、所定の厚さで堆積された金属系の材料（Ｃｕ、Ａｌ、Ｍｏ等の導電性の材料）の薄膜（第２導電層）８４ｃを形成する。この第２導電層８４ｃは、上述した成膜装置１０を用いることで第１基板Ｐ１上に形成される。第２導電層８４ｃは、ゲート電極の電極層と、ゲート電極に付随する配線の配線層として機能するものである。この第１導電層８４ａ、機能層８４ｂ、および、第２導電層８４ｃで、積層構造体８４が構成される。
【００６０】
次いで、フォトリソグラフィ法を利用したエッチング処理を施して、図１４Ｃに示すように、第２導電層８４ｃにゲート電極とそれに付随する配線とを形成する（第１の工程）。なお、図１４Ｃでは、ゲート電極のみを表している。図１４Ｃに示す工程では、第２導電層８４ｃが形成された第１基板Ｐ１に対して、ゲート電極とそれに付随する配線を形成するためのフォトリソグラフィ法を利用したエッチング処理を施す。これにより、第１基板Ｐ１上にＴＦＴが形成される。
【００６１】
フォトリソグラフィ法を利用したエッチング処理によるゲート電極等の形成について簡単に説明すると、まず、ステップＳ７７で、第２導電層８４ｃ上にフォトレジスト層を形成する。フォトレジスト層は、図３のステップＳ５で説明したように、ドライフィルムレジストや塗布等によって形成される。そして、ステップＳ７８で、形成されたフォトレジスト層に紫外線を用いて所定のパターン（ゲート電極およびそれに付随する配線等のパターン）を露光し、ステップＳ７９で、現像を行う。これにより、フォトレジスト層に所定のパターンが形成される。次いで、ステップＳ８０で、第１基板Ｐ１を腐食液（例えば、酸化第二鉄等）に浸漬することで、所定のパターンが形成されたフォトレジスト層をマスクとしたエッチング処理が施されて、第２導電層８４ｃにゲート電極およびそれに付随する配線等が形成される。そして、ステップＳ８１で、第２導電層８４ｃ上にあるフォトレジスト層を剥離し、第１基板Ｐ１の洗浄を行う。図１１のステップＳ６３〜図１２のステップＳ８１の工程を経ることで第１基板Ｐ１上に積層構造体８４が形成される。
【００６２】
そして、ステップＳ８２で、図１４Ｄに示すように、積層構造体８４が形成された第１基板Ｐ１上、つまり、第２導電層８４ｃ上に接着剤を塗布することで、接着層８６を形成する。この接着層８６は、第１基板Ｐ１上に形成された積層構造体８４を第２基板Ｐ２に転写（接着）させやすくするためのものである。この接着剤として、例えば、ＵＶ硬化樹脂を用いてもよい。この場合は、接着層８６を形成した後に紫外線を接着層８６に照射する。
【００６３】
次いで、ステップＳ８３で、第２導電層８４ｃが第２基板Ｐ２側に位置するように、第１基板Ｐ１と第２基板Ｐ２とを一時的に近接または密着させて、図１４Ｅに示すように、第１基板Ｐ１上に形成された積層構造体８４を第２基板Ｐ２に転写する（第２の工程）。この転写は、上述したラミネータ装置３０によって転写される。すなわち、剥離層８０、絶縁層８２、積層構造体８４、および、接着層８６が、第１基板Ｐ１の表面側から前記の順で積層された第１基板Ｐ１がロール状に巻かれたものを、ラミネータ装置３０の供給ロール３２として用いることで、第１基板Ｐ１に形成された積層構造体８４を第２基板Ｐ２に転写することができる。これにより、積層構造体８４が反転した状態で第２基板Ｐ２上に形成される。つまり、積層構造体８４を構成する第２導電層８４ｃ、機能層８４ｂ、第１導電層８４ａが、第２基板Ｐ２の表面側から前記の順で第２基板Ｐ２上に積層されることになる。このとき、剥離層８０は、第２基板Ｐ２側には転写されずに第１基板Ｐ１側に残されたままとなる。ラミネータ装置３０によって積層構造体８４が転写された第２基板Ｐ２は、回収ロール４０によって巻き取られる。このような工程を経ることで、第２基板Ｐ２上に、図１４Ｅに示すようなトップコンタクト型のＴＦＴが形成される。
【００６４】
なお、第２基板Ｐ２上に積層構造体８４、つまり、ＴＦＴを転写した後に、フォトリソグラフィ法を利用したエッチング処理を施すことで、図１４Ｆに示すように、絶縁層８２を加工してもよい（第４の工程）。この図１４Ｆに示す工程により、少なくともソース電極とドレイン電極との間にある絶縁層８２が残り、それ以外の不要な絶縁層８２が除去される。
【００６５】
以上説明した工程のうち、少なくとも図１１のステップＳ６１〜図１２のステップＳ８１の工程（図１３Ａ〜図１４Ｃ）に示す工程を第１基板Ｐ１の供給業者が行うようにし、供給業者が行った工程より後の工程を電子デバイスの製造業者が行うようにしてもよい。例えば、供給業者は、図１１のステップＳ６１〜図１２のステップＳ８２の工程を行い、製造業者は、図１２のステップＳ８３の工程（図１４Ｅ）を行ってもよい。
【００６６】
このように、例えば、図１１のステップＳ６１〜図１２のステップＳ８２の工程を第１基板Ｐ１の供給業者が行い、少なくとも図１２のステップＳ８３の工程を電子デバイスの製造業者が行うことで、電子デバイスの製造業者の負担を軽減させることができ、高精度な電子デバイスを製造することができる。
【００６７】
（変形例２）上記変形例１においては、剥離層８０と第１導電層８４ａとの間に、絶縁層８２を形成するようにしたが、変形例２においては、絶縁層８２を形成しない。つまり、本変形例２では、図１１のステップＳ６２の工程を行わない。したがって、図１１のステップＳ６１の工程を経るとステップＳ６３の工程を行う。例えば、パッシベーション層を設けなくてもよく、剥離層８０がエッチングされる虞がない場合は、絶縁層８２を剥離層８０と第１導電層８４ａとの間に設けなくてもよい。なお、この場合は、絶縁層８２を元々形成しないので、図１４Ｆのように絶縁層８２に、フォトリソグラフィ法を利用したエッチング処理を施して、絶縁層８２を加工する必要もない。
【００６８】
（変形例３）また、第１基板Ｐ１の供給業者は、アライメントマークＫｓが形成された第１基板Ｐ１を、製造業者に提供してもよい。このアライメントマークＫｓとは、基板上の露光領域Ｗに露光される所定のパターンと基板とを相対的に位置合わせする（アライメントする）ための基準マークである。このアライメントマークＫｓを顕微鏡付きの撮像装置によって光学的に検出することで、基板の位置（基板の長手方向の位置、短手方向の位置、傾き状態）、或いは基板の面内での歪み状態を検出することができる。このアライメントマークＫｓは、例えば、基板の幅方向の両端側に、基板の長手方向（長尺方向）に沿って一定間隔で形成されている。
【００６９】
例えば、第１基板Ｐ１の供給業者は、図５Ｂ若しくは図９Ｂに示すように、第１基板Ｐ１上に積層構造体５２（７２）を形成すると、図１５に示すように、フォトリソグラフィ法を利用したエッチング処理を施して、第２導電層５２ｃ（７２ｃ）にアライメントマークＫｓを形成するようにしてもよい（第３の工程）。そして、アライメントマークＫｓが形成された第１基板Ｐ１を用いて、図５Ｃ（図９Ｃ）以降の工程を行うようにしてもよい。この場合は、転写により第１導電層５２ａ（７２ａ）が第２基板Ｐ２の表面側となり、第２導電層５２ｃ（７２ｃ）が第２基板Ｐ２の深部側となるので、形成したアライメントマークＫｓが第１導電層５２ａ（７２ａ）によって隠れてしまう。したがって、転写後（例えば、ソース電極およびドレイン電極を形成する際に）、フォトリソグラフィ法を利用したエッチング処理によって、図１６に示すように、アライメントマークＫｓと対向する領域の第１導電層５２ａ（７２ａ）を除去することで窓部９０を設けるようにしてもよい。また、アライメントマークＫｓと対向する領域には第１導電層５２ａ（７２ａ）を形成しないようにすることで窓部９０を設けてもよい。これにより、アライメントマークＫｓと対向する領域の第１導電層５２ａ（７２ａ）を除去する手間が省ける。なお、機能層５２ｂ（７２ｂ）は、透過性のある材料で構成されているので、アライメントマークＫｓを顕微鏡等の光学的なアライメント系で撮像することはできるが、機能層５２ｂ（７２ｂ）が、非透過性の材料で構成されている場合は、機能層５２ｂ（７２ｂ）にも窓部９０を設けるのがよい。なお、窓部９０とは、アライメントマークＫｓを撮像するために形成された開口部である。また、アライメントマークＫｓを第１導電層５２ａ（７２ａ）に形成し、窓部９０を第２導電層５２ｃ（７２ｃ）に形成してもよい。
【００７０】
また、第１導電層５２ａ（７２ａ）を形成したときに、フォトリソグラフィ法を利用したエッチング処理を用いて、第１導電層５２ａ（７２ａ）にアライメントマークＫｓまたは窓部９０を形成し、第２導電層５２ｃ（７２ｃ）を形成したときに、フォトリソグラフィ法を利用したエッチング処理を用いて、第２導電層５２ｃ（７２ｃ）に窓部９０またはアライメントマークＫｓを形成してもよい。特に、上記変形例１および２では、フォトリソグラフィ法を利用したエッチング処理を施しながら積層構造体８４を形成していくので、積層構造体８４の形成中に、アライメントマークＫｓおよび窓部９０も一緒に形成してもよい。
【００７１】
また、第１基板Ｐ１の供給業者が、電子デバイス用の回路基板上におけるデバイス領域内の配線パターン（例えば、アースバスライン、電源バスライン等の大きなパターンの形状、配置、寸法等のアートワーク）を予め把握している場合は、フォトリソグラフィ法を利用したエッチング処理によって、第１導電層５２ａ（７２ａ）または第２導電層５２ｃ（７２ｃ）にアライメントマークＫｓや窓部９０を形成するのと同時に、それらの配線パターンを形成してもよい。さらに、第１基板Ｐ１の供給業者が、配線パターンとともに半導体素子（ＴＦＴ）が形成される領域（或いはＴＦＴが全く形成されない領域）を予め把握している場合は、ＴＦＴが形成される領域に機能層５２ｂ（７２ｂ）としての半導体層を選択的に堆積し、ＴＦＴが全く形成されない領域には機能層５２ｂ（７２ｂ）としての絶縁層を選択的に堆積させてもよい。この場合、機能層５２ｂ（７２ｂ）の全体の厚みをなるべく均一にするために、半導体層と絶縁層はほぼ同じ厚みになるように調整してもよい。
【００７２】
（変形例４）図１７は、変形例４におけるラミネータ装置３０ａの構成を示す図である。なお、変形例４においては、上記第１の実施の形態と同様の構成については、同一の符号を付し、その説明を省略する。変形例４においては、ガイドローラＧＲ６の代わりに、ガイドローラＧＲ６より半径が大きいガイドローラＧＲ６ａを設けている。ラミネータ装置３０ａには、ガイドローラＧＲ６ａに巻き付いた第２基板Ｐ２に対して熱によって硬化する熱硬化接着剤を塗布するダイコータヘッドＤＣＨが設けられている。つまり、変形例４では、第１基板Ｐ１側ではなく、第２基板Ｐ２側に接着剤を塗布することで接着層５４（７４）を形成する。したがって、第１基板Ｐ１には、接着層５４（７４）が設けられていない。ダイコータヘッドＤＣＨによって熱硬化接着剤が塗布される第２基板Ｐ２上の領域は、ガイドローラＧＲ６ａの円周面で支持されている。このダイコータヘッドＤＣＨは、熱硬化接着剤を第２基板Ｐ２に対して幅広く一様に塗布する。これにより、圧着加熱ローラ３６によって、第１基板Ｐ１上に形成された積層構造体５２（７２）を、第２基板Ｐ２に転写することができる。
【００７３】
詳しくは、圧着加熱ローラ３６は、積層構造体５２（７２）が、第２基板Ｐ２側に位置し、且つ、第２基板Ｐ２上に塗布された熱硬化接着剤と接するように、第１基板Ｐ１と第２基板Ｐ２とを両側から挟んで密着させるとともに加熱を行う。この加熱によって熱硬化接着剤が硬化するので、接着層５４（または７４）が形成され、積層構造体５２（７２）と第２基板Ｐ２とが強固に接着されて、第１基板Ｐ１上に形成された積層構造体５２（７２）が第２基板Ｐ２に転写される。なお、圧着加熱ローラ３６を通過した第１基板Ｐ１と第２基板Ｐ２とは互いに離間する。
【００７４】
（変形例５）図１８は、変形例５におけるラミネータ装置３０ｂの構成を示す図である。なお、変形例５においては、上記第１の実施の形態と同様の構成については、同一の符号を付し、その説明を省略する。変形例５においては、圧着加熱ローラ３６の代わりに、加熱を行わずに、圧着のみを行う圧着ローラ３６ｂを設け、ガイドローラＧＲ６の代わりに、ガイドローラＧＲ６より半径が大きいガイドローラＧＲ６ｂを設けている。この圧着ローラ３６ｂは、ローラＲと、ローラＲに比べ半径が大きいドラムＤＲＳとを有する。したがって、ローラＲとドラムＤＲＳとによって挟まれて密着した第１基板Ｐ１と第２基板Ｐ２とは、互いに重ね合わさった状態でドラムＤＲＳの円周面に沿って搬送され、その後、ガイドローラＧＲ７、ＧＲ８によって互いに離間する。第１基板Ｐ１は、ガイドローラＧＲ７によって回収ロール３８に案内され、第２基板Ｐ２は、ガイドローラＧＲ８によって回収ロール４０に案内される。
【００７５】
ラミネータ装置３０ｂには、ガイドローラＧＲ６ｂに巻き付いた第２基板Ｐ２に対してＵＶ光によって硬化するＵＶ硬化接着剤を塗布するダイコータヘッドＤＣＨ１が設けられている。つまり、変形例５では、第１基板Ｐ１側ではなく、第２基板Ｐ２側に接着剤を塗布することで接着層５４（７４）を形成する。したがって、第１基板Ｐ１には、接着層５４（７４）が設けられていない。ダイコータヘッドＤＣＨ１によってＵＶ硬化接着剤が塗布される第２基板Ｐ２上の領域は、ガイドローラＧＲ６ｂの円周面で支持されている。このダイコータヘッドＤＣＨ１は、ＵＶ硬化接着剤を第２基板Ｐ２に対して幅広く一様に塗布する。また、ラミネータ装置３０ｂには、圧着ローラ３６ｂによって圧着された第１基板Ｐ１と第２基板Ｐ２とが離間する前に、ＵＶ硬化接着剤に対してＵＶ（紫外線）光を照射する紫外線照射源９４を複数有する照射装置ＵＶＳが設けられている。これにより、圧着ローラ３６ｂによって、第１基板Ｐ１上に形成された積層構造体５２（７２）を、第２基板Ｐ２に転写することができる。
【００７６】
詳しくは、圧着ローラ３６ｂのローラＲとドラムＤＲＳとは、積層構造体５２（７２）が、第２基板Ｐ２側に位置し、且つ、第２基板Ｐ２上に塗布されたＵＶ硬化接着剤と接するように、第１基板Ｐ１と第２基板Ｐ２とを両側から挟んで密着させる。その後、照射装置ＵＶＳは、互いに重ね合わさった状態でドラムＤＲＳに巻き付いて搬送されている第１基板Ｐ１および第２基板Ｐ２に対してＵＶ光を照射する。このＵＶ光の照射によって第１基板Ｐ１と第２基板Ｐ２との間にあるＵＶ硬化接着剤が硬化するので、接着層５４（７４）が形成され、積層構造体５２（７２）と第２基板Ｐ２とが強固に接着される。このＵＶの照射後に、第１基板Ｐ１と第２基板Ｐ２とが、ガイドローラＧＲ７、ＧＲ８によって互いに離間する。これにより、第１基板Ｐ１上に形成された積層構造体５２（７２）が第２基板Ｐ２に転写される。
【００７７】
［第２の実施の形態］
第２の実施の形態においては、有機ＥＬディスプレイの画素回路の具体的な製造方法について説明する。図１９は、アクティブマトリックス方式の有機ＥＬディスプレイの１つの発光画素の画素回路の一例を示す図であり、図２０は、図１９に示す画素回路の具体的な構造を示す図である。画素回路は、ＴＦＴ、コンデンサＣ、および、有機発光ダイオード（ＯＬＥＤ：Organic Light Emitting Diode）を有する。ＴＦＴのソース電極Ｓおよびドレイン電極Ｄとそれに付随する配線Ｌ１、コンデンサＣの一方の電極Ｃ１、および、ＯＬＥＤのカソードに接続される画素電極Ｅは、積層構造体１００の第１導電層１０２に形成されている。ＴＦＴのゲート電極Ｇとそれに付随する配線Ｌ２、および、コンデンサＣの他方の電極Ｃ２は、積層構造体１００の第２導電層１０４に形成されている。このコンデンサＣの電極Ｃ２は、グラウンドＧＮＤ（アースライン）に接続されている。また、第１導電層１０２に形成された配線Ｌ１と第２導電層１０４に形成された配線Ｌ２とを繋ぐ必要がある箇所には、無電解メッキコンタクタＭが設けられている。なお、図２０においては、第１導電層１０２と、第２導電層１０４とを区別するため、便宜上第１導電層１０２を斜線で示している。
【００７８】
本第２の実施の形態では、トップコンタクト型のＴＦＴを有する画素回路の製造方法について説明する。図２１および図２２は、画素回路の製造方法の工程の一例を示すフローチャートである。
【００７９】
まず、ステップＳ１０１〜ステップＳ１０５の工程を経て、図２３に示すように、第１基板Ｐ１の表面側から順に、剥離層１０６、第１導電層１０２、半導体層１０８、絶縁層１１０、および、第２導電層１０４を第１基板Ｐ１上に形成する。このステップＳ１０１〜ステップＳ１０５の工程は、図７のステップＳ３１〜ステップＳ３５の工程と同一である。言うまでもないが、半導体層１０８および絶縁層１１０は、機能層１１２を構成し、第１導電層１０２と、機能層１１２（半導体層１０８および絶縁層１１０）と、第２導電層１０４とは、積層構造体１００を構成する。本第２の実施の形態においては、第１導電層１０２および第２導電層１０４はＣｕ（銅）で形成され、半導体層１０８は、酸化物半導体の一種であるＺｎＯで形成され、絶縁層１１０はＳｉＯ2で形成されている。
【００８０】
そして、フォトリソグラフィ法を利用したエッチング処理によって、図２４および図２５に示すように、第２導電層１０４に所定のパターン（上述したゲート電極Ｇ、配線Ｌ２、および、コンデンサＣの電極Ｃ２のパターン）を形成する。なお、図２４においては、第２導電層１０４には、ゲート電極Ｇおよび配線Ｌ２のみを図示している。また、図２５においては、第１導電層１０２と、第２導電層１０４とを区別するため、第１導電層１０２を斜線で示している。
【００８１】
フォトリソグラフィ法を利用したエッチング処理によるゲート電極等の形成について簡単に説明すると、まず、ステップＳ１０６で、第２導電層１０４上にフォトレジスト層を形成する。そして、ステップＳ１０７で、塗布されたフォトレジスト層に紫外線を用いて所定のパターン（ゲート電極Ｇ、配線Ｌ１、および、電極Ｃ２のパターン）を露光し、ステップＳ１０８で、現像を行う。これにより、フォトレジスト層に所定のパターンが形成される。次いで、ステップＳ１０９で、第１基板Ｐ１を酸化第二鉄の腐食液に浸漬することで、所定のパターンが形成されたフォトレジスト層をマスクとしたエッチング処理が施されて、第２導電層１０４にゲート電極Ｇ等が形成される。そして、ステップＳ１１０で、フォトレジスト層を剥離し、第１基板Ｐ１の洗浄を行う。このステップＳ１０６〜ステップＳ１１０の工程は、図７のステップＳ３６〜ステップＳ４０と同様である。このエッチング処理によって第２導電層１０４が除去された領域は、機能層１１２が露出することになる。
【００８２】
その後、ステップＳ１１１で、第１基板Ｐ１をフッ化水素の腐食液に浸漬することで、図２４に示すように機能層１１２もエッチング（加工）している。ステップＳ１０９のエッチング処理によって第２導電層１０４が除去された領域は、機能層１１２が露出することになるので、第２導電層１０４が除去された領域の機能層１１２が、ステップＳ１１１のエッチング処理によって除去される。
【００８３】
その後、ステップＳ１１２で、積層構造体１００が形成された第１基板Ｐ１の表面側（第２導電層１０４側）に接着剤を塗布することで接着層１１４を形成する。そして、ステップＳ１１３で、第２導電層１０４が第２基板Ｐ２側に位置するように、第１基板Ｐ１と第２基板Ｐ２とを一時的に近接または密着させて、図２６に示すように、第１基板Ｐ１に形成された積層構造体１００を第２基板Ｐ２に転写する。この転写は、ラミネータ装置３０によって転写される。このステップＳ１１２およびステップＳ１１３の工程は、図８のステップＳ４１〜ステップＳ４３と同様である。
【００８４】
そして、フォトリソグラフィ法を利用したエッチング処理によって、図２７および図２８に示すように、第１導電層１０２に所定のパターン（上述したソース電極Ｓおよびドレイン電極Ｄ、配線Ｌ１、コンデンサＣの電極Ｃ１、および、画素電極Ｅのパターン）を形成する。なお、図２７においては、第１導電層１０２には、ソース電極Ｓ、ドレイン電極Ｄ、および、配線Ｌ１のみを図示している。また、図２８においては、第１導電層１０２と、第２導電層１０４とを区別するため、第１導電層１０２を斜線で示している。
【００８５】
フォトリソグラフィ法を利用したエッチング処理によるソース電極等の形成について簡単に説明すると、図２２のステップＳ１１４で、第２基板Ｐ２の表面側（第１導電層１０２側）にフォトレジスト層を形成する。そして、ステップＳ１１５で、形成されたフォトレジスト層に紫外線を用いて所定のパターン（ソース電極Ｓ、ドレイン電極Ｄ、配線Ｌ１、電極Ｃ１、および、画素電極Ｅのパターン）を露光し、ステップＳ１１６で、現像を行う。これにより、フォトレジスト層に所定のパターンが形成される。次いで、ステップＳ１１７で、第２基板Ｐ２を酸化第二鉄の腐食液に浸漬することで、所定のパターンが形成されたフォトレジスト層をマスクとしてエッチング処理が施されて、第１導電層１０２にソース電極Ｓおよびドレイン電極Ｄ等が形成される。この際、無電解メッキコンタクタＭを形成するためのコンタクトホールＨの開口部分も第１導電層１０２に形成される。そして、ステップＳ１１８で、第１導電層１０２上にあるフォトレジスト層を剥離し、第２基板Ｐ２の洗浄を行う。このステップＳ１１４〜ステップＳ１１８の工程は、コンタクトホールＨを形成する点以外では、図８のステップＳ４４〜ステップＳ４８と同様である。
【００８６】
そして、フォトリソグラフィ法を利用したエッチング処理によって、図２９に示すように、コンタクトホールＨ部分の機能層１１２（半導体層１０８および絶縁層１１０）をエッチングする。つまり、ステップＳ１１９で、第２基板Ｐ２の表面側（第１導電層１０２側）にフォトレジスト層を形成する。そしてステップＳ１２０で、形成されたフォトレジスト層に紫外線を用いて所定のパターンを露光し、ステップＳ１２１で現像を行う。これにより、フォトレジスト層に所定のパターンが形成される。次いで、ステップＳ１２２で、第２基板Ｐ２をフッ化水素の腐食液に浸漬することで、所定のパターンが形成されたフォトレジスト層をマスクとしてエッチング処理が施されて、コンタクトホールＨ部分の機能層１１２もエッチングする。これにより、コンタクトホールＨが完成する。
【００８７】
その後、ステップＳ１２３で、コンタクトホールＨ部分に無電解メッキ処理を行い、図３０に示すように、例えば、Ｃｕ、Ｃｒ、ＮｉＰ等で構成された無電解メッキコンタクタＭを形成して、第１導電層１０２（配線Ｌ１）と第２導電層１０４（配線Ｌ２）とを電気的に接続する。そして、ステップＳ１２４で、第２基板Ｐ２上にあるフォトレジスト層を剥離し、第２基板Ｐ２の洗浄を行う。以上のような工程を経て、図２０に示すような画素回路を製造することができる。
【００８８】
なお、上記第１の実施の形態（変形例も含む）および上記第２の実施の形態では、フォトリソグラフィ法を利用したエッチング処理を用いて薄膜を加工するようにしたが、光パターニング法を利用した加工処理であればなんでもよい。光パターニング法を利用した加工処理としては、フォトリソグラフィ法を利用したエッチング処理の他に、例えば、積層構造体５２が形成された第１基板Ｐ１を特殊な液体中に浸漬させた状態で、紫外線のパターン光を照射することで第２導電層５２ｃの上に被覆されたレジスト層をエッチングする手法や、高ＮＡで集光するレーザビームのスポットによって紫外線のパターン光を照射することで第２導電層５２ｃを直接除去（エッチング）するアブレーション手法等がある。
【００８９】
また、上記第１の実施の形態（変形例も含む）および上記第２の実施の形態では、ボトムゲート型構造のＴＦＴを例にとって説明したが、トップゲート型構造のＴＦＴであってもよい。また、第１基板Ｐ１（担持基材）上に形成される積層構造体５２、７２等は、薄膜トランジスタ（ＴＦＴ）に限られず、薄膜ダイオード（ＴＦＤ）を含む電子デバイスの製造にも有用である。さらに、積層構造体５２、７２等の構成において、上下の第１導電層と第２導電層の間に挟まれる機能層５２ｂ（７２ｂ）は２層以上の薄膜であってもよい。例えば、機能層５２ｂ（７２ｂ）が第１の機能性膜と第２の機能性膜の積層で構成される場合、第１の機能性膜は第１基板Ｐ１上でデバイス領域の全体に対応した領域に一様に成膜し、第２の機能性膜は第１の機能性膜上の一部分の領域に選択的に成膜してもよい。
【００９０】
ところで、上記第１の実施の形態（変形例も含む）および上記第２の実施の形態等において、第１基板Ｐ１（金属箔等の担持基材）の表面のうち、積層構造体の絶縁層または半導体層が積層される表面の粗さを、ＪＩＳ規格で定義される算術平均粗さＲａ値（ｎｍ）で表した場合、その粗さＲａ値は積層される絶縁層（または半導体層）の厚みを越えない範囲に定められる。しかしながら、ＴＦＴとしての長期安定動作を保証するためには、第１基板Ｐ１の表面の粗さＲａ値は２００ｎｍ以下（サブミクロン以下）、さらには１ｎｍ〜数十ｎｍの範囲にするのが好ましい。粗さＲａ値を小さくするほど、ＴＦＴの電気特性である電子移動度、オンオフ比、リーク電流の各特性が向上する。粗さＲａ値を１ｎｍ未満にすることも可能であるが、実用的な粗さＲａ値として、数ｎｍ程度であればよい。そのような粗さＲａ値は現在の表面処理（研磨）技術で容易に得られる。また、第１基板Ｐ１の表面上に、積層構造体の第１導電層（５２ａ、７２ａ、８４ａ、１０２）を成膜する場合は、第１基板Ｐ１の表面を研磨処理等で平坦化する代わりに、第１基板Ｐ１の表面に平坦化膜を形成した後、その平坦化膜の上に剥離層（５０、７０、８０、１０６）、第１導電層（５２ａ、７２ａ、８４ａ、１０２）の順に成膜してもよい。平坦化膜は、第１基板Ｐ１の表面の凹部を埋めて凹凸を緩和するとともに、強いエッチング耐性を有し、転写（ラミネート）時やポストアニール時の加熱処理においても変性しないような材料、例えば、酸化シリコン（ＳｉＯ2）系の湿式材料で構成される。そのような平坦化膜の材料として、住友大阪セメント（株）製のスミセファイン（登録商標）、日本曹達（株）製のビストレイター（登録商標）、コルコート（株）製のコルコート（登録商標）、ハネウェル社や日立化成（株）等から販売されている平坦化材料ＳＯＧ（Spin On Glass）等が使える。
【００９１】
［上記各実施の形態の変形例］
上記各実施の形態（各変形例も含む）は、さらに、以下のように変形することも可能である。
【００９２】
［変形例１］
図３１は、先の図１の成膜装置１０と同様に、第１基板Ｐ１上に電子デバイス用の積層構造体を連続的に成膜する成膜装置１０Ａの概略構成を示す。図３１の成膜装置１０Ａは、チャンバー１６、真空ポンプ１８、成膜用回転ドラム２２、成膜用回転ドラム２２の周囲に配置され、複数の成膜原料（薄膜原料）を連続して堆積するための複数の基材２０Ａ、２０Ｂ、２０Ｃ、および、ガイドローラＧＲ１〜ＧＲ３を備える。先の各実施の形態や変形例で説明したように、第１基板Ｐ１上には、導電層（金属膜、ＩＴＯ膜等）、絶縁層（誘電体膜）の２層構造体、または、その２層構造の上に半導体層を成膜した３層構造体が形成される。そこで、成膜用回転ドラム２２の周囲に配置される基材２０Ａは、蒸着、スパッタリング、或いはＣＶＤ等により導電層を成膜するものとし、基材２０Ｂは、蒸着、スパッタリング、或いはＣＶＤ等により導電層の上に絶縁層を成膜するものとし、基材２０Ｃは、蒸着、スパッタリング、或いはＣＶＤ等により絶縁層の上に半導体層を成膜するものとする。なお、第１基板Ｐ１上に導電層と絶縁層の２層構造体を形成する場合は、基材２０Ｃによる成膜を行わない様にすればよい。さらに、作成すべきＴＦＴの構造によっては、基材２０Ｂと基材２０Ｃの配置を入れ替えて、導電層、半導体層、絶縁層の順番で成膜を行ってもよい。
【００９３】
このように、複数の薄膜材料の基材２０Ａ、２０Ｂ、２０Ｃによる各成膜部を、成膜用回転ドラム２２の周囲に順次配置することにより、回収ロール１４で巻き上げられる第１基板Ｐ１の表面には所望の積層構造体が一度に形成されるため、回収ロール１４を別の成膜装置に掛け替える必要が無くなり、生産性が向上する。この場合、基材２０Ａによる成膜部、基材２０Ｂによる成膜部、基材２０Ｃによる成膜部では、同じような温度に設定しておくのが望ましい。また、成膜装置１０Ａとして、例えば国際公開第２０１３／１７６２２２号パンフレットに開示されているようなミストデポジション法（ミストＣＶＤ法）を組み込んだものでもよい。その場合、成膜材料の基材は、第１基板Ｐ１の表面に噴霧されるミスト中に、イオン状態、またはナノ粒子状態となって含有される。さらに、ミストの噴霧ノズルと第１基板Ｐ１の表面との間の空間中に、高圧パルス電源を使って非平衡状態の大気圧プラズマを発生させると、第１基板Ｐ１の温度が２００℃程度でも、ミストＣＶＤ法による良好な成膜が可能となり、成膜レートも向上する。
【００９４】
［変形例２］
図３２は、先の図９、図１０による転写法の変形例を示す概略図であり、図９、図１０中の符号と同じ部材（層、膜、材料等）には同じ符号を付してある。先の図９の例では、図９Ｂに示すように、第１基板Ｐ１上に、剥離層７０、第１導電層７２ａ、半導体層７２ｂ１、絶縁層７２ｂ２、第２導電層７２ｃを順次積層した後に、図９Ｃに示すように、第２導電層７２ｃをエッチングしてゲート電極を形成した。図３２に示す第１基板Ｐ１にも、同様に、剥離層７０、第１導電層７２ａ、半導体層７２ｂ１、絶縁層７２ｂ２、第２導電層７２ｃが積層されるが、本変形例では、半導体層７２ｂ１を第１導電層７２ａ上に一様に形成するのではなく、ＴＦＴのチャネル部（ソース電極とドレイン電極のギャップ部分）に相当する局所的な領域に選択的に半導体層７２ｂ１を形成する。この場合、第１導電層７２ａ上にフォトレジスト層を形成し、フォトリソグラフィ法によって半導体層７２ｂ１を成膜すべき領域にレジスト層の開口部を形成し、その開口部内に蒸着、スパッタリング、ＣＶＤ等により、半導体材料を堆積させればよい。
【００９５】
その後、図３２の変形例では、第１導電層７２ａと選択的に形成された半導体層７２ｂ１とを一様に覆うように絶縁層７２ｂ２が成膜され、さらに絶縁層７２ｂ２の上に第２導電層７２ｃが成膜され、第２導電層７２ｃは、先の図９Ｃと同様に、フォトリソグラフィ法を利用したエッチング処理によってゲート電極（およびそれと接続される配線）となるように加工される。本変形例では、半導体層７２ｂ１をＴＦＴの形成領域に制限して選択的に成膜することができるので、半導体材料の使用量が抑えられる。このように第１基板Ｐ１上に形成された積層構造体７２を第２基板Ｐ２に転写する場合、先の図９Ｄでは第１基板Ｐ１の積層構造体７２の表面に接着層７４を塗布したが、本変形例では、図３２に示すように第２基板Ｐ２側に接着層７４を形成する。本変形例における第２基板Ｐ２は、ＰＥＴやＰＥＮ等のシート基板Ｐ２ａの表面にポリエチレン（ＰＥ）等による緩衝層Ｐ２ｂを積層した構成とし、緩衝層Ｐ２ｂの表面にシーラント層（Silicon Sealant等）Ｐ２ｃを介して接着層７４を形成する。
【００９６】
図３２に示すように、第１基板Ｐ１側の積層構造体７２が選択的な半導体層７２ｂ１やゲート電極で形成される場合、積層構造体７２の第２基板Ｐ２と対向する面には凹凸が生じるため、転写の際に第２基板Ｐ２との密着が不均一になる場合もある。そこで、そのような凹凸を吸収するために、緩衝層Ｐ２ｂが設けられる。緩衝層Ｐ２ｂとしては、安定性と可塑性を有するものが好ましく、転写時に熱圧着する場合にはポリエチレン（ＰＥ）等の熱可塑性のある材料がよい。さらに、本変形例では、緩衝層Ｐ２ｂ上に形成される接着層７４は、酢酸ビニル樹脂、エチレン酢酸ビニル共重合樹脂を主体とした合成樹脂エマルジョンタイプの接着剤ＥＶＡ（Ethylene Vinyl Acetate）とする。このような構成とすることで、凹凸のある第１基板Ｐ１側の積層構造体７２は、ひび割れ等のダメージを受けること無く、第２基板Ｐ２側に精密に転写される。
【００９７】
［変形例３］
上記の図３２のように、接着層７４（ＥＶＡ）を使った場合、良好な転写が可能となるが、第１基板Ｐ１側の積層構造体７２の凹凸が比較的に大きいと、接着層７４（ＥＶＡ）の硬化時に生じる内部応力によって、硬化後の接着層７４（ＥＶＡ）中、特に積層構造体７２の第２導電層７２ｃの上部や近傍に微細なクラックが生じる可能性がある。そこで、図３２のように第１基板Ｐ１上に積層構造体７２（第１導電層７２ａ、半導体層７２ｂ１、絶縁層７２ｂ２、第２導電層７２ｃ）を形成した後、図３３に示すように、積層構造体７２の上を全体的に覆うように平坦化膜ＦＰを形成する。この平坦化膜ＦＰは、積層構造体７２の凹部を埋めて凹凸を緩和するとともに、強いエッチング耐性を有し、転写（ラミネート）時やポストアニール時の加熱処理においても変性しないような材料、例えば、酸化シリコン（ＳｉＯ2）系の湿式材料で構成される。そのような平坦化膜ＦＰの材料として、住友大阪セメント（株）製のスミセファイン（登録商標）、日本曹達（株）製のビストレイター（登録商標）、コルコート（株）製のコルコート（登録商標）、ハネウェル社や日立化成（株）等から販売されている平坦化材料ＳＯＧ（Spin On Glass）等が使える。そして平坦化膜ＦＰの材料が完全に乾燥した後、或いは乾燥の途中で、第２基板Ｐ２上の接着層７４（ＥＶＡ）に平坦化膜ＦＰ付の積層構造体７２を圧着転写する。
【００９８】
平坦化膜ＦＰは、無機絶縁膜（或いは有機絶縁膜）であり、ラミネートされる接着層７４（ＥＶＡ）と直接接合することで、接着層７４（ＥＶＡ）の硬化時の内部応力に起因したクラック発生を低減させる作用を有する。なお、図３３では、第１基板Ｐ１上に積層構造体７２を形成した後に、その上に平坦化膜ＦＰの湿式材料を塗工するものとしたが、図３２のように、第２基板Ｐ２上に接着層７４（ＥＶＡ）を形成した後、その接着層７４（ＥＶＡ）の上に平坦化膜ＦＰを形成し、その平坦化膜ＦＰが乾燥する前に、第１基板Ｐ１上の積層構造体７２を平坦化膜ＦＰに加熱しながら転写してもよい。また、図３２、図３３において、第１基板Ｐ１上に形成される積層構造体７２は、第１基板Ｐ１側の第１導電層７２ａがＴＦＴのソース電極／ドレイン電極およびそれと接続される配線になり、第２基板Ｐ２側の第２導電層７２ｃがＴＦＴのゲート電極およびそれと接続される配線になるとして説明したが、逆であってもよい。すなわち、第１導電層７２ａをＴＦＴのゲート電極およびそれと接続される配線とし、第２導電層７２ｃをＴＦＴのソース電極／ドレイン電極およびそれと接続される配線としてもよい。
【００９９】
［第３の実施の形態］
図３４〜図３６は、先の図２３〜図３０の実施の形態による製造方法の一部を改良した電子デバイス（ＴＦＴ）の製造工程を示す図である。したがって、図３４〜図３６に示す各部材（材料）で図２３〜図３０中の各部材（材料）と同じものには、図２３〜図３０中の符号と同じ符号を付してある。本実施の形態では、図３４Ａに示すように、第１基板Ｐ１を厚さ数十μｍ〜数百μｍ程度の銅（Ｃｕ）のシート箔板とし、その表面に剥離層１０６を挟んで銅（Ｃｕ）の第１導電層１０２を全面に積層する。この第１導電層１０２は、厚さが数十μｍ以下に圧延された銅箔を剥離層１０６上にラミネートして形成される。ラミネート後の第１導電層１０２は、その厚みを減少させつつ、表面の算術平均粗さＲａ値が数ｎｍ〜十数ｎｍ程度になるようにラッピングされる。
【０１００】
次に、図３４Ｂに示すように、第１基板Ｐ１の第１導電層１０２の上に、ＴＦＴのゲート絶縁膜として機能する絶縁層１１０を形成する。この絶縁層１１０は、典型的なシリコン酸化膜（ＳｉＯ2）とし、第１導電層１０２の全面に成膜した後、エッチング等によりＴＦＴの形成領域以外のシリコン酸化膜を除去する方法、または選択的な成膜によって初めからＴＦＴの形成領域のみにシリコン酸化膜を蒸着する方法等によって形成される。第１基板Ｐ１も第１導電層１０２も、耐熱性の高い銅（Ｃｕ）であるため、真空内で高温成膜することができ、シリコン酸化膜の平坦性（粗さＲａ）を良好にすることができる。
【０１０１】
次に、図３４Ｃに示すように、絶縁層１１０（ＳｉＯ2）の上に、半導体層１０８を形成する。ここで、半導体層１０８は、インジウム（Indium）、ガリウム（Gallium）、亜鉛（Zinc）、および、酸素（Oxide）から構成されるＩＧＺＯ（酸化物半導体）とする。ＩＧＺＯによる半導体層１０８は、インジウム、ガリウム、亜鉛および酸素を構成元素とし、インジウムとガリウムの合量に対するインジウムの原子数比と、インジウムとガリウムと亜鉛の合量に対する亜鉛の原子数比とを所定の比にした酸化物焼結体をスパッタリングターゲットとするスパッタ装置によって成膜される。スパッタ工程の前に、第１基板Ｐ１上の全面に形成されたレジスト層に、フォトリソグラフィ工程（パターンの露光とレジストの現像）によって半導体層１０８の形成領域に対応した窓を開ける処理が実施され、スパッタ装置によってＩＧＺＯ半導体がスパッタされた後には、レジスト層を剥離する工程も実施される。これによって図３４Ｃのように、絶縁層１１０上に選択的にＩＧＺＯの半導体層１０８が形成される。
【０１０２】
次に、図３４Ｄに示すように、第２導電層１０４としてのソース電極１０４（Ｓ）とドレイン電極１０４（Ｄ）が半導体層１０８の上でチャネル部（Channel）となるように一定のギャップで対向配置して形成される。ここでも、フォトリソグラフィ工程を用いて、ソース電極１０４（Ｓ）とドレイン電極１０４（Ｄ）が形成される領域にレジスト層の窓部を形成し、その窓部内に金属性のソース電極１０４（Ｓ）とドレイン電極１０４（Ｄ）を蒸着等によって堆積する。ソース電極１０４（Ｓ）とドレイン電極１０４（Ｄ）は、半導体層１０８と接合するため、仕事関数の大きい金（Ａｕ）とするのが望ましいが、他の金属材料（アルミニウム、銅）、或いは銀ナノ粒子や金属性カーボンナノチューブを含む導電性インク材料でもよい。ここで、ソース電極１０４（Ｓ）とドレイン電極１０４（Ｄ）は、図３４Ｄに示すように、チャネル部から絶縁層１１０の領域の外側の第１導電層１０２まで広がるように形成され、ソース電極１０４（Ｓ）とドレイン電極１０４（Ｄ）は第１導電層１０２と電気的に導通した状態（オーミック結合）になっている。以上の工程によって、第１基板Ｐ１上に積層構造体１００（第１導電層１０２、絶縁層１１０、半導体層１０８、第２導電層１０４）が形成される。
【０１０３】
図３５は、第１基板Ｐ１上に形成された積層構造体１００の平面的な配置構成を示す図である。ＴＦＴの電気特性として、電子移動度とオンオフ比がともに高く、リーク電流が充分に小さいことが望まれる。本実施の形態では、ＴＦＴのベースとなる第１導電層１０２の表面を、算術平均粗さＲａ値が充分に小さい平滑面とした。そのため、その上に形成される絶縁層１１０、半導体層１０８も均一な厚みの平坦な膜として形成され、半導体層１０８と第２導電層１０４（ソース電極とドレイン電極）との接触界面の平坦性も良好に維持される。これにより、電子移動度、オンオフ比、リーク電流とも良好な特性が得られる。また、チャネル部のソース電極１０４（Ｓ）とドレイン電極１０４（Ｄ）のギャップを数μｍ程度に小さくできるので、ＩＧＺＯ半導体の特性を生かした高性能なＴＦＴが得られる。なお、図３５のように、絶縁層１１０、半導体層１０８、第２導電層１０４（ソース電極とドレイン電極）の積層に際しては、ミクロンオーダーでの相対的な重ね合せが必要になる。したがって、フォトリソグラフィ工程において、第１基板Ｐ１（特に第１導電層１０２）上の特定位置に形成したアライメントマークの位置を、露光装置内のアライメントセンサーで検出して、パターン露光位置を調整するアライメント動作が必要となる。
【０１０４】
図３６は、図３４、図３５で示した積層構造体１００を、第２基板Ｐ２に転写して、さらなる加工処理を施す様子を示す図である。図３６Ａは、転写（ラミネート）工程によって、第１基板Ｐ１上の積層構造体１００が第２基板Ｐ２に転写された直後の様子を示す。本実施の形態でも、転写の前に、先の図３３で説明したように、第１基板Ｐ１の積層構造体１００の全面を覆うような平坦化膜ＦＰを第１基板Ｐ１上に形成し、先の図３２で説明したように、ＰＥＴによるシート基板Ｐ２ａの表面にポリエチレン樹脂による緩衝層Ｐ２ｂを所定厚さで形成した第２基板Ｐ２を用意し、さらに第２基板Ｐ２の上に酢酸ビニル樹脂による接着層（ＥＶＡ）１１４を所定の厚さで形成する。転写の際は、第１基板Ｐ１上の平坦化膜ＦＰと第２基板Ｐ２上の接着層（ＥＶＡ）１１４とを所定圧力で圧着させつつ、接着層（ＥＶＡ）１１４を加熱により硬化させ、第１基板Ｐ１から積層構造体１００を剥離する。これにより、図３６Ａに示すように、第２基板Ｐ２上には、積層構造体１００が第１導電層（Ｃｕ）１０２を最上面に露出した状態で貼り合される。
【０１０５】
図３６Ａに示す転写直後の状態では、第１導電層１０２の表面に剥離層１０６の残渣が付着している場合がある。その場合は、第１導電層１０２の表面を洗浄、または研磨するとよい。特に、第１導電層１０２の厚みが数十μｍ程度である場合、この後の第１導電層１０２の加工処理（特にエッチング処理）に時間が掛ることがあるので、研磨工程を入れて、第１導電層１０２の厚みを数μｍ程度にしておくとよい。本実施の形態では、緩衝層Ｐ２ｂ、ＥＶＡによる接着層１１４、平坦化膜ＦＰを設けたので、第１導電層１０２の表面の研磨時の外力によって、内部のＴＦＴが破損すること（ひび割れ、断線）が抑制される。また、第１基板Ｐ１上にＴＦＴの積層構造体１００を製造する際のフォトリソグラフィ工程で使ったアライメントマークのうち、第１導電層１０２の複数位置の各々に形成したアライメントマークを微細な貫通孔（例えば、２０μｍ径の円形、２０μｍ角の矩形等）とした場合は、図３６Ａのように第１導電層１０２が最上面になるため、そのアライメントマークを露光装置のアライメントセンサーで容易に検出できる。そのため、第１導電層１０２をフォトリソグラフィ工程で加工処理する際、第１導電層１０２の下層のＴＦＴの位置、特にソース電極１０４（Ｓ）とドレイン電極１０４（Ｄ）の各位置を、アライメントマークの位置を基準として正確に特定することができる。
【０１０６】
そこで、図３６Ａの第１導電層１０２の表面にレジスト層を塗布し、露光装置によって、ＴＦＴのゲート電極、ソース電極、ドレイン電極、およびそれらの電極と連なる配線の形状に対応したパターン光をレジスト層に露光する。その際、パターン光の投射位置は、第１導電層１０２に形成されたアライメントマークを、露光装置のアライメントセンサーが検出することによって精密に設定される。露光後のレジスト層の現像処理、第１導電層１０２（Ｃｕ）のエッチング処理によって、図３６Ｂに示すように、第１導電層１０２によるゲート電極１０２Ｇ、ソース電極１０２Ｓ、ドレイン電極１０２Ｄ（およびそれら電極と接続される配線）が形成される。その際、エッチング後のソース電極１０２Ｓが半導体層１０８と直接結合しているソース電極１０４（Ｓ）と接合し、ドレイン電極１０２Ｄが半導体層１０８と直接結合しているドレイン電極１０４（Ｄ）と接合した状態となるように、アライメントとパターニングが実施される。さらに、エッチング後のゲート電極１０２Ｇは、図３５に示したチャネル部（ソース電極１０４（Ｓ）とドレイン電極１０４（Ｄ）とのキャップ部）を覆うようにパターニングされる。
【０１０７】
図３７は、図３６ＢのＴＦＴの平面的な配置構成の一例を示す図であり、図３７中の３６Ｂ−３６Ｂ’矢視断面が図３６Ｂとなっている。エッチング処理により、第１導電層１０２の不要な部分が除去されるが、除去された部分では、絶縁性の平坦化膜ＦＰが露出している。電子デバイスの製造のために、更なる機能素子（抵抗、コンデンサ、発光素子、受光素子、ＩＣ等）を第２基板Ｐ２上に形成する場合は、第１導電層１０２で形成された配線部分等に、それらの機能素子をハンダ付けすることができる。また、第１導電層１０２が銅（Ｃｕ）である場合は、酸化による腐食を防止する絶縁性、耐熱性の膜を、選択的または全体に形成してもよい。
【０１０８】
以上、本実施の形態では、第１基板Ｐ１上に形成される積層構造体１００の第１導電層１０２の算術平均粗さＲａ値を充分に小さくするとともに、真空プロセスや高温プロセスを使えるように、第１基板Ｐ１を金属箔（銅箔）としたので、高性能なＴＦＴを形成することができる。したがって、最終的にフレキシブルな第２基板Ｐ２上に製造される電子デバイス（表示パネル、タッチパネル、シートセンサー等）の性能が飛躍的に向上する。なお、本実施の形態では、第１基板Ｐ１上に形成される積層構造体１００のうちの第２導電層１０４を、ＴＦＴのソース電極、ドレイン電極とするように加工処理したが、第２導電層１０４をゲート電極とするように加工処理してもよい。その場合は、図３４に示したＴＦＴ（積層構造体１００）の製造工程において、第１導電層１０２上に積層する絶縁層１１０と半導体層１０８の順番（上下関係）を逆にすればよい。すなわち、最初に第１導電層１０２上の所定領域に半導体層１０８を形成し、その上に半導体層１０８を完全に覆うような大きさで絶縁層１１０を形成し、その絶縁層１１０の上に、第２導電層１０４によるゲート電極を第１導電層１０２と部分的に結合するように形成すればよい。
【０１０９】
また、以上の本実施の形態では、第１基板Ｐ１を銅（Ｃｕ）のシート箔板とし、その表面に剥離層１０６を介して積層構造体１００の第１導電層１０２を形成するようにしたが、第１基板Ｐ１の銅（Ｃｕ）のシート箔板自体を、積層構造体１００の第１導電層１０２とすることもできる。その場合、第１基板Ｐ１は、その表面の算術平均粗さＲａ値が充分に小さくなるような圧延による金属箔（銅箔）とし、さらに必要に応じて、表面をラッピングするとよい。
【０１１０】
また、第１導電層１０２を第１基板Ｐ１とする場合は、第１基板Ｐ１自体が第１導電層１０２（電極、配線）となって、第２基板Ｐ２側に転写されるので、例えば転写工程の直後に、第１基板Ｐ１（第１導電層１０２）の厚みを減少させる研磨処理を行うのが望ましい。このように、第１基板Ｐ１自体を第１導電層１０２とする場合は、第１基板Ｐ１を含んで構成される積層構造体（導電層、絶縁層、半導体層）の全体を、第２基板Ｐ２側に転写することになり、結果的に第１基板Ｐ１も第２基板Ｐ２側に転写される。
【０１１１】
また、以上の本実施の形態では、絶縁層１１０と半導体層１０８との２層を第１導電層１０２（または第１基板Ｐ１自体）と第２導電層１０４とで挟み込むような構成を積層構造体としたが、先の図５に示したように、絶縁層のみ（または半導体層のみ）を第１導電層１０２（または第１基板Ｐ１自体）と第２導電層１０４とで挟み込むような構成の積層構造体としてもよい。
【０１１２】
このように、第１基板Ｐ１自体を積層構造体の一部として構成する場合、電子デバイスを構成する少なくとも一部の積層構造体が形成された第１基板を第２基板上に転写するためのデバイス製造方法では、第１基板を導電性の材料による第１導電層として用意し、その第１導電層の上に絶縁性および半導体の少なくとも一方の材料による機能層を形成し、その機能層の上に導電性の材料による第２導電層を形成することで、積層構造体を形成する第１の工程と、第２導電層が第２基板側に位置するように、第１基板と第２基板とを一時的に近接または密着させて、第１基板を含む積層構造体を第２基板に転写する第２の工程と、が実施されることになる。
【０１１３】
また、第１基板Ｐ１自体を積層構造体の一部として構成する場合、被転写基板に電子デバイスを構成する少なくとも一部の積層構造体を転写するための転写基板は、導電性の材料によって第１導電層として機能する導電箔（例えば金属箔）と、絶縁性および半導体の少なくとも一方の材料によって第１導電層の上に形成される機能層と、導電性の材料によって機能層の上に形成される第２導電層とを備えることになる。この場合、転写基板の全体を被転写基板に転写する（貼り合せる）ことになる。
【０１１４】
さらに、上記の図３４の実施の形態では、第１基板Ｐ１上に剥離層１０６を介して第１導電層１０２として銅箔をラミネートしたが、その他、アルミニウム（Ａｌ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、錫（Ｓｎ）、ステンレス（ＳＵＳ）等の箔、またはそれらの合金による箔、或いは、それらの箔に金（Ａｕ）等をメッキした箔を第１導電層１０２としてラミネートしてもよい。これらの金属箔は、圧延箔、電解箔（電気メッキ箔）として生成されるが、ラミネート時の密着性を高めるために、第１基板Ｐ１と対向する裏面にはある程度の粗さ（例えば、算術平均粗さＲａ値で２００ｎｍ程度）が必要である。一方、金属箔の機能層（絶縁層や半導体層等）が形成される表面は、粗さＲａ値が数ｎｍ〜数十ｎｍ程度の平滑面である必要がある。したがって、第１導電層１０２を金属箔とする場合、金属箔の表面と裏面とで粗さＲａ値を意図的に異ならせ、粗さＲａ値が大きい面を第１基板Ｐ１側とし、粗さＲａ値が小さい面を積層構造体が形成される面にするとよい。
【符号の説明】
【０１１５】
５２、７２、８４…積層構造体            ５２ａ、７２ａ、８４ａ…第１導電層
５２ｂ、７２ｂ、８４ｂ…機能層          ５２ｃ、７２ｃ、８４ｃ…第２導電層
Ｋｓ…アライメントマーク                Ｐ１…第１基板（転写基板）
Ｐ２…第２基板（被転写基板）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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