(57)【要約】【課題】モジュラー・マルチレベル・カスケード変換器において、出力電圧のひずみを低減し、各相のコンデンサ電圧平均値を均一にする。【解決手段】電流制御部２９は、全セルコンデンサ電圧平均値ＶｃＡＶＧとセルコンデンサ電圧指令値ＶｃＡＶＧ＊との偏差に応じたｄ軸電流指令値Ｉｄ＊とｑ軸電流指令値Ｉｑ＊とに基づいて電流制御を行う。第１乗算器９ｕ，９ｖ，９ｗは、電流制御部２９のＵ相出力，Ｖ相出力，Ｗ相出力にＵ相，Ｖ相，Ｗ相セルコンデンサ電圧平均値ＶｃｕＡＶＧ，ＶｃｖＡＶＧ，ＶｃｗＡＶＧの逆数１／ＶｃｕＡＶＧ，１／ＶｃｖＡＶＧ，１／ＶｃｗＡＶＧをそれぞれ乗算し、各相の電圧指令値Ｖｕ＊，Ｖｖ＊，Ｖｗ＊として出力する。そして、各相の電圧指令値Ｖｕ＊，Ｖｖ＊，Ｖｗ＊に基づいて各ブリッジセルＢ内の第１〜第４半導体スイッチング素子Ｓ１〜Ｓ４のゲート信号を生成する。【選択図】図１
2020014264.tif 000002
【特許請求の範囲】
【請求項１】
系統と負荷との間の各相（３相）に複数のブリッジセルが直列接続され、
前記ブリッジセルは、
一方の接続端子に一端が接続された第１半導体スイッチング素子と、
前記第１半導体スイッチング素子の一端に一端が接続された第２半導体スイッチング素子と、
前記第１半導体スイッチング素子の他端と他方の接続端子との間に接続された第３半導体スイッチング素子と、
前記第２半導体スイッチング素子の他端と他方の接続端子との間に接続された第４半導体スイッチング素子と、
前記第１，第３半導体スイッチング素子の共通接続点と前記第２，第４半導体スイッチング素子の共通接続点との間に接続されたセルコンデンサと、を備えたモジュラー・マルチレベル・カスケード変換器であって、
全セルコンデンサ電圧平均値とセルコンデンサ電圧指令値との偏差に応じたｄ軸電流指令値とｑ軸電流指令値とに基づいて電流制御を行う電流制御部と、
前記電流制御部のＵ相出力，Ｖ相出力，Ｗ相出力にＵ相，Ｖ相，Ｗ相セルコンデンサ電圧平均値の逆数をそれぞれ乗算し、各相の電圧指令値として出力する第１乗算器と、
を備え、各相の電圧指令値に基づいて前記各ブリッジセル内の前記第１〜第４半導体スイッチング素子のゲート信号を生成することを特徴とするモジュラー・マルチレベル・カスケード変換器。
【請求項２】
ｄ軸として１，ｑ軸として０を入力し、系統位相に基づいて、Ｕ相正弦波，Ｖ相正弦波，Ｗ相正弦波を出力する第１ｄｑ逆変換器と、
全セルコンデンサ電圧平均値と各相のセルコンデンサ電圧平均値との偏差をそれぞれ算出する第１減算器と、
前記第１減算器の出力に前記Ｕ相正弦波，Ｖ相正弦波，Ｗ相正弦波をそれぞれ乗算する第２乗算器と、
前記第２乗算器の出力を全て足し合わせる第１加算器と、
前記第１加算器の出力にゲインＧｐを乗算し、零相電圧として出力する第３乗算器と、
前記各相の電圧指令値に前記零相電圧をそれぞれ加算し、補正後電圧指令値として出力する第２加算器と、
を備え、前記補正後電圧指令値に基づいて、前記各ブリッジセル内の前記第１〜第４半導体スイッチング素子のゲート信号を生成することを特徴とする請求項１記載のモジュラー・マルチレベル・カスケード変換器。
【請求項３】
ｑ軸電流指令値の絶対値が第１閾値以下の場合は１を出力し、前記ｑ軸電流指令値の絶対値が前記第１閾値よりも大きい場合０を出力し、または、前記ｑ軸電流指令値の絶対値が前記第１閾値以下の場合は１を出力し、前記ｑ軸電流指令値の絶対値が前記第１閾値よりも大きく第４閾値よりも小さい場合、前記ｑ軸電流指令値の絶対値が前記第１閾値から前記第４閾値に増加するに従って１から０に減少するように変化して出力し、前記ｑ軸電流指令値の絶対値が前記第４閾値以上の場合は０を出力する第１テーブルと、
前記ｑ軸電流指令値が第２閾値よりも小さければ１を出力し、前記ｑ軸電流指令値が前記第２閾値以上第３閾値以下であれば０を出力し、前記ｑ軸電流指令値が前記第３閾値より大きければ−１を出力し、または、前記ｑ軸電流指令値が第５閾値以下の場合１を出力し、前記ｑ軸電流指令値が前記第５閾値よりも大きく前記第２閾値よりも小さい場合、前記ｑ軸電流指令値が前記第５閾値から前記第２閾値に増加するに従って１から０に減少するように変化して出力し、前記ｑ軸電流指令値が前記第２閾値以上前記第３閾値以下であれば０を出力し、前記ｑ軸電流指令値が前記第３閾値よりも大きく第６閾値よりも小さい場合前記ｑ軸電流指令値が前記第３閾値から前記第６閾値に増加するに従って０から−１に減少するように変化して出力し、前記ｑ軸電流指令値が前記第６閾値以上の場合−１を出力する第２テーブルと、
ｄ軸として第１テーブルの出力を入力し、ｑ軸として第２テーブルの出力を入力し、系統位相に基づいて、Ｕ相正弦波，Ｖ相正弦波，Ｗ相正弦波を出力する第１ｄｑ逆変換器と、
全セルコンデンサ電圧平均値と各相のセルコンデンサ電圧平均値との偏差を算出する第１減算器と、
前記第１減算器の出力に前記Ｕ相正弦波，Ｖ相正弦波，Ｗ相正弦波をそれぞれ乗算する第２乗算器と、
前記第２乗算器の出力を全て足し合わせる第１加算器と、
前記第１加算器の出力にゲインＧｐを乗算し、零相電圧として出力する第３乗算器と、
前記各相の電圧指令値に前記零相電圧をそれぞれ加算し、補正後電圧指令値として出力する第２加算器と、
を備え、前記補正後電圧指令値に基づいて、前記各ブリッジセル内の前記第１〜第４半導体スイッチング素子のゲート信号を生成することを特徴とする請求項１記載のモジュラー・マルチレベル・カスケード変換器。
【請求項４】
各相のセルコンデンサ電圧平均値と各セルコンデンサ電圧検出値との偏差を算出する第２減算器と、
前記第２減算器の出力にゲインＧｉを乗算した前記Ｕ相正弦波，Ｖ相正弦波，Ｗ相正弦波をそれぞれ乗算する第４乗算器と、
前記補正後電圧指令値に前記第４乗算器の出力をそれぞれ加算し、各セルの電圧指令値として出力する第３加算器と、
を備え、各セルの電圧指令値に基づいて、前記各ブリッジセル内の前記第１〜第４半導体スイッチング素子のゲート信号を生成することを特徴とする請求項２または３記載のモジュラー・マルチレベル・カスケード変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シングルスター・ブリッジセル（ＳＳＢＣ）のモジュラー・マルチレベル・カスケード変換器（ＭＭＣＣ）に係り、特に、各セルのコンデンサ電圧を一定に保つ技術に関する。
【背景技術】
【０００２】
非特許文献１，２には、トランスレスの高圧用途向けの回路として、シングルスター・ブリッジセル（ＳＳＢＣ）のモジュラー・マルチレベル・カスケード変換器（ＭＭＣＣ）が紹介されている。図１０にＭＭＣＣ−ＳＳＢＣの構成を示す。
【０００３】
この回路の特徴は図１１に示すブリッジセルＢをカスケード接続したモジュール２５ｕ，２５ｖ，２５ｗで各アームを構成する点にあり、セル接続台数を増加することでより高い電圧を扱うことができる。ＭＭＣＣ−ＳＳＢＣは無効電力補償装置としての応用が想定されている。
【０００４】
図１２にＭＭＣＣ−ＳＳＢＣ用の従来の制御ブロック構成を示す。図１２の制御ブロックは図１０の回路に適用することを想定している。１相あたりｎ台のブリッジセルＢが接続され、３相合計では３ｎ台のブリッジセルＢが用いられている。
【０００５】
まず、全セルコンデンサ電圧平均値をセルコンデンサ電圧指令値に制御するブロック２８を説明する。加算器１において、Ｕ相第１セルコンデンサ電圧検出値Ｖｃｕ１〜Ｕ相第ｎセルコンデンサ電圧検出値Ｖｃｕｎをすべて足し合わせる。次に、徐算器２において、加算器１の出力に１／ｎをかけ、Ｕ相のセルコンデンサ電圧平均値ＶｃｕＡＶＧを求める。
【０００６】
図１２では省略しているが、同様に、Ｖ相のセルコンデンサ電圧平均値ＶｃｖＡＶＧ，Ｗ相のセルコンデンサ電圧平均値ＶｃｗＡＶＧを求める。加算器３において、各相のセルコンデンサ電圧平均値ＶｃｕＡＶＧ，ＶｃｖＡＶＧ，ＶｃｗＡＶＧを足し合わせる。乗算器４において、加算器３の出力に１／３をかけ、全セルコンデンサ電圧平均値ＶｃＡＶＧを求める。
【０００７】
減算器５において、全セルコンデンサ電圧平均値ＶｃＡＶＧとセルコンデンサ電圧指令値ＶｃＡＶＧ＊との偏差を求める。第１ＰＩアンプＰＩ１において、減算器５の出力を増幅する。この第１ＰＩアンプＰＩ１の出力が、モジュラー・マルチレベル・カスケード変換器のｄ軸電流指令値Ｉｄ＊となる。
【０００８】
次に、電流制御部２９を説明する。これは、一般的なインバータの電流制御ブロックとほぼ同じ構成である。ＰＬＬブロックＰＬＬは、系統電圧検出値Ｖｓを入力し、系統電圧に同期した系統位相θを出力する。
【０００９】
出力電流検出値Ｉｕ，Ｉｖ，ＩｗはローパスフィルタＬＰＦにおいて、スイッチングリプルやノイズが除去され、ｄｑ変換器６に入力される。ｄｑ変換器６は、ローパスフィルタＬＰＦの出力を、系統位相θに同期した回転座標上のｄ軸，ｑ軸電流検出値に変換する。
【００１０】
減算器７ｄ，７ｑは、前述のｄ軸電流指令値Ｉｄ＊および任意のｑ軸電流指令値Ｉｑ＊と、ｄ軸，ｑ軸電流検出値との偏差を求める。ｑ軸電流指令値Ｉｑ＊は自由に設定できるほか、上位からの指令や、系統電圧Ｖｓの振幅を一定に保つ制御により決定される場合もある。第２，第３ＰＩアンプＰＩ２，ＰＩ３は、減算器７ｄ，７ｑの出力を増幅し、ｄ軸，ｑ軸電圧指令値として出力する。
【００１１】
ｄｑ逆変換器８は、位相θに同期した回転座標上のｄ軸，ｑ軸電圧指令値から固定座標上のＵ相出力，Ｖ相出力，Ｗ相出力に変換する。ｄｑ逆変換器８の出力には、後述する係数を乗算する乗算器９ｕ，９ｖ，９ｗが接続される。
【００１２】
乗算器９ｕ，９ｖ，９ｗの出力が電圧指令値Ｖｕ＊，Ｖｖ＊，Ｖｗ＊となり、キャリア三角波との比較およびデッドタイムの付加を経てゲート信号に変換され、図１０の各ブリッジセルＢの第１〜第４半導体スイッチＳ１〜Ｓ４（ＩＧＢＴ）に入力される（図示省略）。
【００１３】
最後に、電圧指令値の補正ブロック３０を説明する。除算器１０は、全セルコンデンサ電圧平均値ＶｃＡＶＧの逆数１／ＶｃＡＶＧを求める。そして、乗算器９ｕにおいて、逆数１／ＶｃＡＶＧとｄｑ逆変換器８のＵ相出力を乗算し、Ｕ相電圧指令値Ｖｕ＊を得る。また、乗算器９ｖにおいて、逆数１／ＶｃＡＶＧとｄｑ逆変換器８のＶ相出力を乗算し、Ｖ相電圧指令値Ｖｖ＊を得る。また、逆数１／ＶｃＡＶＧとｄｑ逆変換器８のＷ相出力を乗算し、Ｗ相電圧指令値Ｖｗ＊を得る。
【００１４】
全セルコンデンサ電圧平均値ＶｃＡＶＧをセルコンデンサ電圧指令値に制御するブロック２８は、全セルコンデンサ電圧平均値ＶｃＡＶＧとセルコンデンサ電圧指令値ＶｃＡＶＧ＊とを比較し、偏差を第１ＰＩアンプＰＩ１により増幅し、ｄ軸電流指令値Ｉｄ＊とする。
【００１５】
全セルコンデンサ電圧平均値ＶｃＡＶＧがセルコンデンサ電圧指令値ＶｃＡＶＧ＊に対して過剰ならばｄ軸電流指令値Ｉｄ＊はプラスになり、モジュラー・マルチレベル・カスケード変換器はプラスのｄ軸電流を出力する。すなわち、有効電力を出力し、セルコンデンサＣの放電を行う。
【００１６】
全セルコンデンサ電圧平均値ＶｃＡＶＧがセルコンデンサ電圧指令値ＶｃＡＶＧ＊に対して不足していれば、モジュラー・マルチレベル・カスケード変換器は有効電力を入力し、セルコンデンサの充電を行う。
【００１７】
次に、電流制御部２９を説明する。これは、一般的なインバータの電流制御部とほぼ同じ構成である。出力電流検出値Ｉｕ，Ｉｖ，Ｉｗを検出し、回転座標上でｄ軸，ｑ軸電流指令値Ｉｄ＊，Ｉｑ＊と比較し、偏差をＰＩアンプ処理してｄ軸，ｑ軸電圧指令値を得る。
【００１８】
ｄ軸，ｑ軸電圧指令値を固定座標上に戻し、キャリア三角波との比較を行うＰＷＭ変調により、ゲート信号に変換する。このゲート信号を各ブリッジセルＢの第１〜第４半導体スイッチング素子Ｓ１〜Ｓ４（ＩＧＢＴ）に入力し、第１〜第４半導体スイッチング素子Ｓ１〜Ｓ４（ＩＧＢＴ）をオンオフさせることで、電圧指令値通りの電圧を出力する。以上により、モジュラー・マルチレベル・カスケード変換器はｄ軸，ｑ軸電流指令値Ｉｄ＊，Ｉｑ＊にほぼ一致した電流を出力することができる。
【００１９】
最後に、電圧指令値の補正ブロック３０について説明する。モジュラー・マルチレベル・カスケード変換器の出力電圧は全セルコンデンサ電圧平均値ＶｃＡＶＧに依存する。電圧指令値が同じでも、全セルコンデンサ電圧平均値ＶｃＡＶＧが小さくなるとモジュラー・マルチレベル・カスケード変換器の出力電圧も減少する。そこで、ｄｑ逆変換器８の出力に全セルコンデンサ電圧平均値ＶｃＡＶＧの逆数１／ＶｃＡＶＧをかけ、全セルコンデンサ電圧平均値ＶｃＡＶＧが小さければ電圧指令値Ｖｕ＊，Ｖｖ＊，Ｖｗ＊を増加させる。これにより、モジュラー・マルチレベル・カスケード変換器の出力電圧は全セルコンデンサ電圧平均値ＶｃＡＶＧに依存しなくなり、常に電圧指令値Ｖｕ＊，Ｖｖ＊，Ｖｗに等しくさせることができる。
【００２０】
Ｕ相電圧指令値Ｖｕ＊からゲート信号を生成するまでの動作を説明する。ここでは、図１３に示すように１相あたり２台（ｎ＝２）のブリッジセルＢが接続されている場合を想定する。
【００２１】
図１４にＰＷＭ波形を示す。セルＵ１とセルＵ２のキャリア三角波（以下、Ｕ１キャリア，Ｕ２キャリアと称する）の位相差を９０ｄｅｇ（１８０／ｎ）に設定する。Ｕ相電圧指令値Ｖｕ＊とＵ１キャリアを比較し、Ｖｕ＊＞Ｕ１キャリアならばＧＵ１＝１，ＧＸ１＝０、Ｖｕ＊＜Ｕ１キャリアならばＧＵ１＝０，ＧＸ１＝１とする。比較結果にデッドタイムを付加し、ゲート信号としてセルＵ１の対応する第１，第２半導体スイッチング素子Ｓ１，Ｓ２（ＩＧＢＴ）に入力する。
【００２２】
符号を反転したＵ相電圧指令値−Ｖｕ＊とＵ１キャリアを比較し、−Ｖｕ＊＞Ｕ１キャリアならばＧＶ１＝１，ＧＹ１＝０、−Ｖｕ＊＜Ｕ１キャリアならばＧＶ１＝０，ＧＹ１＝１とする。これもデッドタイムを付加し、ゲート信号として対応する第３，第４半導体スイッチング素子Ｓ３，Ｓ４に入力する。
【００２３】
同様に、Ｕ相電圧指令値Ｖｕ＊（−Ｖｕ＊）とＵ２キャリアを比較してＧＵ２，ＧＸ２，ＧＶ２，ＧＹ２を導出し、デッドタイムを付加し、ゲート信号としてセルＵ２の対応する第１〜第４半導体スイッチング素子Ｓ１〜Ｓ４（ＩＧＢＴ）に入力する。最終的な電圧出力Ｖｕは、セルＵ１のコンデンサ電圧ＶＣＵ１とセルＵ２のコンデンサ電圧ＶＣＵ２が等しい場合、図１４の最下段に示す波形となる。
【００２４】
図１５に、図１４の期間（ａ）〜（ｄ）におけるブリッジセルＢ（セルＵ１）のスイッチングパターンを示す。期間（ａ）ではセルコンデンサ電圧（＋Ｖｃ）が出力され、期間（ｂ），（ｃ）の出力電圧は零である。期間（ｄ）ではセルコンデンサ電圧（−Ｖｃ）が出力される。
【００２５】
ブリッジセルＢの１台の出力電圧は３レベルである。図１３では２台のカスケード接続構成であるため、出力電圧のレベル数は図１４に示すように５となる。なお、１相あたりのブリッジセルＢの台数ｎが３以上の場合においても、位相差が（１８０／ｎ）ｄｅｇであるｎ種類の三角波キャリアを用いて、同様にゲート信号を生成する。
【先行技術文献】
【特許文献】
【００２６】
【特許文献１】特開２００８−２７８６１３号公報
【特許文献２】特開２０１３−２４０２６２号公報
【特許文献３】特開２０１３−２１１９７０号公報
【非特許文献】
【００２７】
【非特許文献１】吉井  剣，井上  重徳，赤木  泰文，「６．６ｋＶトランスレス・カスケードＰＷＭ＿ＳＴＡＴＣＯＭ」，電学論Ｄ，１２７巻８号，２００７年
【非特許文献２】井上  重徳，マハルジャン・ラクスマン，朝倉  淳，赤木  泰文，「カスケードＰＷＭ変換器と二次電池を使用した６．６ｋＶトランスレス電力貯蔵システム」，電学論Ｄ，１２９巻１号，２００９年
【発明の概要】
【発明が解決しようとする課題】
【００２８】
しかし、セルモジュールをカスケード接続した構成では、負荷などの条件、スイッチング素子やセルコンデンサの特性のばらつきなどによりセルコンデンサ電圧Ｖｃにアンバランスが生じることがある。
【００２９】
このアンバランスは、半導体スイッチング素子やセルコンデンサに印加される電圧が過大になる、インバータから出力する電圧・電流波形にひずみが生じトランスの焼損、力率改善用コンデンサの過熱や絶縁破壊、電動機のうなりや遮断器の誤動作など、同じ系統に接続している他の機器への悪影響といった問題を引き起こす。そのため、制御によりセルコンデンサ電圧を均一に保つことが重要となる。
【００３０】
非特許文献１には、各相のセルコンデンサ電圧平均値を均一に制御する方法として、不平衡電流を出力する方法が開示されている。しかし、不要な不平衡電流を出力することは系統に擾乱を与えるため、無効電力補償装置の動作として望ましくない。また、出力する不平衡電流を抑えるほど制御の効果も低下するという問題点もある。
【００３１】
非特許文献２には、各相のセルコンデンサ電圧平均値を均一に制御する方法として、零相電圧を重畳することで出力電圧を不平衡にし、電流は平衡を保ちながら不平衡電力を入出力させる方法が開示されている。この方法は、系統への擾乱が生じないという特長がある。しかし、この制御の効果は不平衡電力の大きさ、すなわち電流の大きさに比例する。軽負荷や無負荷においてモジュラー・マルチレベル・カスケード変換器に電流がほとんど流れない条件では、セルコンデンサのバランス制御が困難になる。
【００３２】
特許文献１には、セルコンデンサ電圧の低いセルのデッドタイムを長く設定することで、セルコンデンサの充電を促しセルコンデンサ電圧を均一にする制御法が開示されている。しかし、デッドタイムを長くするとモジュラー・マルチレベル・カスケード変換器の出力電圧・電流がひずみやすくなるという問題がある。
【００３３】
特許文献２の実施形態４には、３レベルインバータにおいて無負荷や軽負荷でも有効電力の出力（または入力）があると仮定し、中性点電位の制御を行う方法が開示されている。特許文献２では、無負荷や軽負荷においても中性点電位をバランスさせることができる。しかし、特許文献２は３レベルインバータの中性点電位制御に関する技術である。そのため、図１０のＭＭＣＣ−ＳＳＢＣにはそのまま適用することができない。
【００３４】
特許文献３には、３レベル整流器において中性点電位のバランスが崩れてしまった場合でも出力電圧・電流のひずみを低減する制御法が開示されている。また、特許文献３は、同時に中性点電位をバランスさせることができる。しかし、特許文献３も図１０のＭＭＣＣ−ＳＳＢＣにそのまま適用することができない。
【００３５】
以上示したようなことから、モジュラー・マルチレベル・カスケード変換器において、出力電圧のひずみを低減し、各相のコンデンサ電圧平均値を均一にすることが課題となる。
【課題を解決するための手段】
【００３６】
本発明は、前記従来の問題に鑑み、案出されたもので、その一態様は、 系統と負荷との間の各相（３相）に複数のブリッジセルが直列接続され、前記ブリッジセルは、一方の接続端子に一端が接続された第１半導体スイッチング素子と、前記第１半導体スイッチング素子の一端に一端が接続された第２半導体スイッチング素子と、前記第１半導体スイッチング素子の他端と他方の接続端子との間に接続された第３半導体スイッチング素子と、前記第２半導体スイッチング素子の他端と他方の接続端子との間に接続された第４半導体スイッチング素子と、前記第１，第３半導体スイッチング素子の共通接続点と前記第２，第４半導体スイッチング素子の共通接続点との間に接続されたセルコンデンサと、を備えたモジュラー・マルチレベル・カスケード変換器であって、全セルコンデンサ電圧平均値とセルコンデンサ電圧指令値との偏差に応じたｄ軸電流指令値とｑ軸電流指令値とに基づいて電流制御を行う電流制御部と、前記電流制御部のＵ相出力，Ｖ相出力，Ｗ相出力にＵ相，Ｖ相，Ｗ相セルコンデンサ電圧平均値の逆数をそれぞれ乗算し、各相の電圧指令値として出力する第１乗算器と、を備え、各相の電圧指令値に基づいて前記各ブリッジセル内の前記第１〜第４半導体スイッチング素子のゲート信号を生成することを特徴とする。
【００３７】
また、その一態様として、ｄ軸として１，ｑ軸として０を入力し、系統位相に基づいて、Ｕ相正弦波，Ｖ相正弦波，Ｗ相正弦波を出力する第１ｄｑ逆変換器と、全セルコンデンサ電圧平均値と各相のセルコンデンサ電圧平均値との偏差をそれぞれ算出する第１減算器と、前記第１減算器の出力に前記Ｕ相正弦波，Ｖ相正弦波，Ｗ相正弦波をそれぞれ乗算する第２乗算器と、前記第２乗算器の出力を全て足し合わせる第１加算器と、前記第１加算器の出力にゲインＧｐを乗算し、零相電圧として出力する第３乗算器と、前記各相の電圧指令値に前記零相電圧をそれぞれ加算し、補正後電圧指令値として出力する第２加算器と、を備え、前記補正後電圧指令値に基づいて、前記各ブリッジセル内の前記第１〜第４半導体スイッチング素子のゲート信号を生成することを特徴とする。
【００３８】
また、他の態様として、ｑ軸電流指令値の絶対値が第１閾値以下の場合は１を出力し、前記ｑ軸電流指令値の絶対値が前記第１閾値よりも大きい場合０を出力し、または、前記ｑ軸電流指令値の絶対値が前記第１閾値以下の場合は１を出力し、前記ｑ軸電流指令値の絶対値が前記第１閾値よりも大きく第４閾値よりも小さい場合、前記ｑ軸電流指令値の絶対値が前記第１閾値から前記第４閾値に増加するに従って１から０に減少するように変化して出力し、前記ｑ軸電流指令値の絶対値が前記第４閾値以上の場合は０を出力する第１テーブルと、前記ｑ軸電流指令値が第２閾値よりも小さければ１を出力し、前記ｑ軸電流指令値が前記第２閾値以上第３閾値以下であれば０を出力し、前記ｑ軸電流指令値が前記第３閾値より大きければ−１を出力し、または、前記ｑ軸電流指令値が第５閾値以下の場合１を出力し、前記ｑ軸電流指令値が前記第５閾値よりも大きく前記第２閾値よりも小さい場合、前記ｑ軸電流指令値が前記第５閾値から前記第２閾値に増加するに従って１から０に減少するように変化して出力し、前記ｑ軸電流指令値が前記第２閾値以上前記第３閾値以下であれば０を出力し、前記ｑ軸電流指令値が前記第３閾値よりも大きく第６閾値よりも小さい場合前記ｑ軸電流指令値が前記第３閾値から前記第６閾値に増加するに従って０から−１に減少するように変化して出力し、前記ｑ軸電流指令値が前記第６閾値以上の場合−１を出力する第２テーブルと、ｄ軸として第１テーブルの出力を入力し、ｑ軸として第２テーブルの出力を入力し、系統位相に基づいて、Ｕ相正弦波，Ｖ相正弦波，Ｗ相正弦波を出力する第１ｄｑ逆変換器と、全セルコンデンサ電圧平均値と各相のセルコンデンサ電圧平均値との偏差を算出する第１減算器と、前記第１減算器の出力に前記Ｕ相正弦波，Ｖ相正弦波，Ｗ相正弦波をそれぞれ乗算する第２乗算器と、前記第２乗算器の出力を全て足し合わせる第１加算器と、前記第１加算器の出力にゲインＧｐを乗算し、零相電圧として出力する第３乗算器と、前記各相の電圧指令値に前記零相電圧をそれぞれ加算し、補正後電圧指令値として出力する第２加算器と、を備え、前記補正後電圧指令値に基づいて、前記各ブリッジセル内の前記第１〜第４半導体スイッチング素子のゲート信号を生成することを特徴とする。
【００３９】
また、その一態様として、各相のセルコンデンサ電圧平均値と各セルコンデンサ電圧検出値との偏差を算出する第２減算器と、前記第２減算器の出力にゲインＧｉを乗算した前記Ｕ相正弦波，Ｖ相正弦波，Ｗ相正弦波をそれぞれ乗算する第４乗算器と、前記補正後電圧指令値に前記第４乗算器の出力をそれぞれ加算し、各セルの電圧指令値として出力する第３加算器と、を備え、各セルの電圧指令値に基づいて、前記各ブリッジセル内の前記第１〜第４半導体スイッチング素子のゲート信号を生成することを特徴とする。
【発明の効果】
【００４０】
本発明によれば、モジュラー・マルチレベル・カスケード変換器において、出力電圧のひずみを低減し、各相のコンデンサ電圧平均値を均一にすることが可能となる。
【図面の簡単な説明】
【００４１】
【図１】実施形態１におけるモジュラー・マルチレベル・カスケード変換器の制御部を示すブロック図。
【図２】実施形態２におけるモジュラー・マルチレベル・カスケード変換器の制御部を示すブロック図。
【図３】実施形態２における系統電圧，出力電流，零相電圧，電圧指令値を示すフェーザー図。
【図４】従来のモジュラー・マルチレベル・カスケード変換器の制御部を示すブロック図。
【図５】実施形態３におけるモジュラー・マルチレベル・カスケード変換器の制御部を示すブロック図。
【図６】実施形態４におけるモジュラー・マルチレベル・カスケード変換器の制御部の一例を示すブロック図。
【図７】実施形態４におけるモジュラー・マルチレベル・カスケード変換器の制御部の他例を示すブロック図。
【図８】実施形態４におけるＰＷＭ動作の各波形を示す図。
【図９】実験条件のモジュラー・マルチレベル・カスケード変換器の構成を示す概略図。
【図１０】ＭＭＣＣ−ＳＳＢＣの構成の一例を示す概略図。
【図１１】ブリッジセルの構成を示す概略図。
【図１２】従来のモジュラー・マルチレベル・カスケード変換器の制御部を示すブロック図。
【図１３】ブリッジセル２台をカスケード接続した構成を示す概略図。
【図１４】ブリッジセル２台によるＰＷＭ動作の各波形を示す図。
【図１５】ブリッジセルのスイッチングパターンを示す概略図。
【発明を実施するための形態】
【００４２】
以下、本願発明におけるモジュラー・マルチレベル・カスケード変換器の実施形態１〜４を図１〜図１１に基づいて詳述する。
【００４３】
以下に示す実施形態１〜４では、ブリッジセルＢ内での導通損やスイッチング損、セルコンデンサの漏れ電流、ＩＧＢＴ駆動用電源の確保などによりわずかな損失が発生し、それを補填するためモジュラー・マルチレベル・カスケード変換器は常に微量の有効電力を系統から入力していることを想定している。
【００４４】
［実施形態１］
以下に示す本実施形態１は、図１０の回路に適用することを想定している。図１０では、系統２６と負荷２７との間の各相（３相）に１相あたりｎ台のブリッジセルＢが接続される。３相合計では３ｎ台のブリッジセルＢが接続されている。
【００４５】
図１１に示すように、ブリッジセルＢは、第１半導体スイッチング素子Ｓ１の一端が、一方の接続端子に接続される。第２半導体スイッチング素子Ｓ２の一端は第１半導体スイッチング素子Ｓ１の一端に接続される。第３半導体スイッチング素子Ｓ３は、第１半導体スイッチング素子Ｓ１の他端と他方の接続端子との間に接続される。第４半導体スイッチング素子Ｓ４は、第２半導体スイッチング素子Ｓ２の他端と他方の接続端子との間に接続される。セルコンデンサＣは、第１，第３半導体スイッチング素子Ｓ１，Ｓ３の共通接続点と第２，第４半導体スイッチング素子Ｓ２，Ｓ４の共通接続点との間に接続される。
【００４６】
図１に本実施形態１の制御ブロックを示す。図１は、従来構成である図１２に対して電圧指令値の補正ブロック３０が異なる。図１２と同様の箇所は、同じ符号を付し、その説明を省略する。
【００４７】
除算器１０ｕ，１０ｖ，１０ｗは、各相のセルコンデンサ電圧平均値ＶｃｕＡＶＧ，ＶｃｖＡＶＧ，ＶｃｗＡＶＧの逆数１／ＶｃｕＡＶＧ，１／ＶｃｖＡＶＧ，１／ＶｃｗＡＶＧを求める。第１乗算器９ｕは、逆数１／ＶｃｕＡＶＧとｄｑ逆変換器８のＵ相出力を乗算し、Ｕ相電圧指令値Ｖｕ＊を得る。第１乗算器９ｖは、逆数１／ＶｃｖＡＶＧとｄｑ逆変換器８のＶ相出力を乗算し、Ｖ相電圧指令値Ｖｖ＊を得る。第１乗算器９ｗは、逆数１／ＶｃｗＡＶＧとｄｑ逆変換器８のＷ相出力を乗算し、Ｗ相電圧指令値Ｖｗ＊を得る。
【００４８】
従来法では、補正に全セルコンデンサ電圧平均値ＶｃＡＶＧを使用していた。そのため、全セルコンデンサ電圧平均値ＶｃＡＶＧは指令値通りだが各相のセルモジュール２５ｕ，２５ｖ，２５ｗのセルコンデンサ電圧平均値（例えば、各相のセル数＝２の場合、Ｕ相のセルコンデンサ電圧平均値は（Ｖｃｕ１＋Ｖｃｕ２）／２となる）がセルコンデンサ電圧指令値ＶｃＡＶＧ＊からずれた場合は対応できず、各相セルモジュール出力電圧の振幅は電圧指令値からずれ、不平衡電流を出力するなど系統に擾乱を与えてしまう問題があった。しかし、本実施形態１では各相のセルモジュール２５ｕ，２５ｖ，２５ｗ個別に補正を行うため、上記の場合でも各セルモジュール２５ｕ，２５ｖ，２５ｗは電圧指令値通りの電圧を出力することができる。
【００４９】
また、全セルコンデンサ電圧平均値ＶｃＡＶＧとは異なり、各相セルコンデンサ電圧は電力の入出力により系統電圧の２倍の周波数で脈動する。そこで、この補正を行うことにより出力電圧・電流はセルコンデンサ電圧の脈動の影響を受けなくなり、ひずみの小さな出力電圧・電流波形を得ることができる。
【００５０】
電圧指令値Ｖ＊がプラスの条件では図１５に示す（ａ），（ｂ），（ｃ）の３つのスイッチングパターンが現れる。ここでは、有効電力を系統２６から入力していることを想定しているため電流経路は図１５に示すとおりとなる。図１５（ａ）ではセルコンデンサＣが充電される。
【００５１】
ここで、各相のセルコンデンサ電圧平均値ＶｃｕＡＶＧ，ＶｃｖＡＶＧ，ＶｃｗＡＶＧが全セルコンデンサ電圧平均値ＶｃＡＶＧよりも小さいセルモジュールに対して上記補正を行うと、対応する相の電圧指令値（Ｖｕ＊，Ｖｖ＊，Ｖｗ＊のいずれか）が増加するため図１５（ａ）のスイッチングパターンが長時間現れるようになり、セルコンデンサＣの充電が促される。
【００５２】
各相のセルコンデンサ電圧平均値ＶｃｕＡＶＧ，ＶｃｖＡＶＧ，ＶｃｗＡＶＧが全セルコンデンサ電圧平均値ＶｃＡＶＧよりも大きいセルモジュールに対して上記補正を行うと、図１５の（ｂ）や（ｃ）のパターンの発生頻度が増加し、セルコンデンサが充電されなくなる。このため上記補正を行うことで、ひずみの低減だけでなく各相のセルコンデンサ電圧平均値ＶｃｕＡＶＧ，ＶｃｖＡＶＧ，ＶｃｗＡＶＧを均一に揃えることもできる。
【００５３】
以上示したように、本実施形態１によれば、全セルコンデンサ電圧平均値ＶｃＡＶＧはセルコンデンサ電圧指令値ＶｃＡＶＧ＊に一致しているが、各相のセルコンデンサ平均値ＶｃｕＡＶＧ，ＶｃｖＡＶＧ，ＶｃｗＡＶＧにずれが生じた場合において、出力電圧・電流のひずみを低減することができる。
【００５４】
また、各相のセルコンデンサ平均値ＶｃｕＡＶＧ，ＶｃｖＡＶＧ，ＶｃｗＡＶＧには原理上系統周波数の２倍の脈動が生じるが、出力電圧・電流はこの脈動の影響を受けなくなり、ひずみをより小さくすることができる。
【００５５】
さらに、各相のセルコンデンサ電圧平均値ＶｃｕＡＶＧ，ＶｃｖＡＶＧ，ＶｃｗＡＶＧを均一に揃えることができる。特に、従来の制御では非常に困難であった無負荷・軽負荷において各相のセルコンデンサ電圧平均値ＶｃｕＡＶＧ，ＶｃｖＡＶＧ，ＶｃｗＡＶＧの均一化を図ることが可能となる。
【００５６】
［実施形態２］
図２に本実施形態２の制御ブロックを示す。ｄｑ逆変換器１１は、固定値１，０をそれぞれｄ軸，ｑ軸として入力する。ｄｑ逆変換器１１は、系統位相θを入力し、系統相電圧に同期したＵ相正弦波，Ｖ相正弦波，Ｗ相正弦波を出力する。
【００５７】
ローパスフィルタＬＰＦは、各相のセルコンデンサ電圧平均値ＶｃｕＡＶＧ，ＶｃｖＡＶＧ，ＶｃｗＡＶＧ、全セルコンデンサ電圧平均値ＶｃＡＶＧから、原理上重畳する系統の２倍の周波数の脈動を除去する。全セルコンデンサ電圧平均値ＶｃＡＶＧには脈動は重畳しないが、遅延をあわせるためＬＰＦ処理を行う。
【００５８】
第１減算器１２ｕ，１２ｖ，１２ｗは、脈動除去後の全セルコンデンサ電圧平均値ＶｃＡＶＧと各相のセルコンデンサ電圧平均値ＶｃｕＡＶＧ，ＶｃｖＡＶＧ，ＶｃｗＡＶＧとの偏差を求める。
【００５９】
第２乗算器１３ｕはＵ相の第１減算器１２ｕの出力とＵ相正弦波とを乗算する。第２乗算器１３ｖはＶ相の第１減算器１２ｖの出力とＶ相正弦波とを乗算する。第２乗算器１３ｗはＷ相の第１減算器１２ｗの出力とＷ相正弦波とを乗算する。第１加算器１４は第２乗算器１３ｕ，１３ｖ，１３ｗの出力をすべて足し合わせる。
【００６０】
第３乗算器１５は、第１加算器１４の出力にゲインＧｐを乗算する。第３乗算器１５の出力が零相電圧Ｖｃｐ＊となる。第２加算器１６ｕ，１６ｖ，１６ｗは、実施形態１の電圧指令値Ｖｕ＊，Ｖｖ＊，Ｖｗ＊と零相電圧Ｖｃｐ＊とをそれぞれ加算し、補正後電圧指令値Ｖｕ＊’，Ｖｖ＊’，Ｖｗ＊’として出力する。補正後電圧指令値Ｖｕ＊’、Ｖｖ＊’、Ｖｗ＊’は、キャリア三角波との比較およびデッドタイム付加を経てゲート信号に変換され、図１０，図１１の各ブリッジセルＢの第１〜第４半導体スイッチング素子Ｓ１〜Ｓ４（ＩＧＢＴ）に入力される（図示省略）。
【００６１】
本実施形態２は、実施形態１に対し各相のセルコンデンサ電圧平均値ＶｃｕＡＶＧ，ＶｃｖＡＶＧ，ＶｃｗＡＶＧを全セルコンデンサ電圧平均値ＶｃＡＶＧに合わせる制御機能を追加したものである。
【００６２】
まず、ｄｑ逆変換器１１により系統相電圧に同期したＵ相正弦波，Ｖ相正弦波，Ｗ相正弦波を生成する。モジュラー・マルチレベル・カスケード変換器は微量の有効電力を系統２６から入力しているため、Ｕ相正弦波，Ｖ相正弦波，Ｗ相正弦波はモジュラー・マルチレベル・カスケード変換器の入力電流の有効電力成分に対して同位相である。
【００６３】
次に、各相のセルコンデンサ電圧平均値ＶｃｕＡＶＧ，ＶｃｖＡＶＧ，ＶｃｗＡＶＧと全セルコンデンサ電圧平均値ＶｃＡＶＧとの偏差を求め、偏差に各相のＵ相正弦波，Ｖ相正弦波，Ｗ相正弦波を乗算する。これをすべて足し合わせゲインＧｐをかけることで、零相電圧Ｖｃｐ＊を求める。
【００６４】
図３に零相電圧Ｖｃｐ＊の例を示す。この例では、ＶｃｕＡＶＧ＜ＶｃＡＶＧ＜ＶｃｖＡＶＧ＝ＶｃｗＡＶＧであることを想定している。図３（ａ）に系統電圧のフェーザー図、図３（ｂ）に出力電流のフェーザー図、図３（ｃ）に零相電圧Ｖｃｐ＊のフェーザー図、図３（ｄ）に電圧指令値のフェーザー図を示す。
【００６５】
モジュラー・マルチレベル・カスケード変換器は有効電力を系統から入力していることを想定しているため、図３（ａ）と図３（ｂ）は逆向きである。Ｕ相については偏差ＶｃＡＶＧ−ＶｃｕＡＶＧはプラスであり、Ｕ相正弦波は系統相電圧Ｖｕと同じ位相となる。Ｖ相，Ｗ相については偏差ＶｃＡＶＧ−ＶｃｖＡＶＧとＶｃＡＶＧ−ＶｃｗＡＶＧはマイナスであり、系統相電圧Ｖｖ，Ｖｗとは逆向き（位相差が１８０°ある）の正弦波となる。
【００６６】
これをすべて足し合わせると、図３（ｃ）の零相電圧Ｖｃｐ＊が得られる。この零相電圧Ｖｃｐ＊と電圧指令値Ｖｕ＊，Ｖｖ＊，Ｖｗ＊を加算した補正後電圧指令値Ｖｕ＊’、Ｖｖ＊’、Ｖｗ＊’のフェーザー図は図３（ｄ）となる。Ｕ相電圧を見ると振幅が増加しており、これにより流入する有効電力が増加するためセルコンデンサの充電が促される。Ｖ相，Ｗ相電圧についてはＩｖ，Ｉｗと同位相の成分の振幅が減少しているため、流入する有効電力が減少し、セルコンデンサの充電が抑制される。
【００６７】
以上により、各相のセルコンデンサ電圧平均値ＶｃｕＡＶＧ、ＶｃｖＡＶＧ、ＶｃｗＡＶＧを均一に揃えることができる。また、図３（ｄ）の線間電圧は図３（ａ）の線間電圧Ｖｕ−Ｖｖ，Ｖｖ−Ｖｗ，Ｖｗ−Ｖｕと等しいため、系統電圧に擾乱を与えたり不要な電流を発生させたりすることがない。
【００６８】
この制御法自体は非特許文献２の図６により公知である。しかし、非特許文献２の図６ではｔａｎ−１や平方根の演算を使用しているため、演算負荷が高いという問題がある。
【００６９】
非特許文献２の図６を簡単な演算のみで実現した場合は図４の構成となる。乗算器１７において、ｑ軸電流指令値Ｉｑ＊に−１を乗算し、符号を反転させる（入力電流に変更）。符号検出器１８は乗算器１７の出力の符号を検出し、出力する。すなわち、Ｉｑ＊＞０ならば−１，Ｉｑ＊＜０ならば１をｄｑ逆変換器１１のｑ軸入力端子に入力する。しかし、無負荷ではＩｑ＊＝０となり、重畳すべき正弦波の位相を決定することができない。そのため制御が停止してしまう。
【００７０】
本実施形態２では、入力電流が零の場合を含めすべての条件において微量の有効電力の入力があることを想定し、入力電流の有効電力成分に同期した正弦波を重畳する。そのため、無負荷においてもセルコンデンサ電圧を制御することができる。
【００７１】
モジュラー・マルチレベル・カスケード変換器が大きな無効電力を出力する条件においては、制御効果は非特許文献２よりも低下する。しかし、大きな無効電力を扱う場合は半導体スイッチング素子の導通損やスイッチング損が増加しモジュラー・マルチレベル・カスケード変換器に入力される有効電力も増加するため、十分なセルコンデンサ電圧の制御効果を得ることができる。
【００７２】
また、重畳する正弦波の位相は固定でよいため、制御ブロック構成をシンプルにすることができる。
【００７３】
本実施形態２は、実施形態１に対し電圧指令値をさらに大きく補正することで、実施形態１よりも各相のセルコンデンサ電圧平均値ＶｃｕＡＶＧ，ＶｃｖＡＶＧ，ＶｃｗＡＶＧをバランスさせることが可能となる。実施形態１だけではブリッジセルＢの特性（コンデンサ容量、漏れ電流など）のばらつきが大きく偏差が残るまたは増加する場合でも、本実施形態２ならば偏差を低減することができる。
【００７４】
実施形態１ではＶ＊＞０において、各相のセルコンデンサ電圧平均値ＶｃｕＡＶＧ，ＶｃｖＡＶＧ，ＶｃｗＡＶＧが大きいセルモジュールに対して図１５（ｂ）や図１５（ｃ）のパターンの発生頻度を増加させていた。しかし、本実施形態２では電圧指令値Ｖ＊を大きく調整できるため、Ｖ＊＞０の条件においても図１５（ｄ）のパターンを発生させることができ、セルコンデンサを放電することができる。そのため、本実施形態２は実施形態１よりも高い効果が得られる。
【００７５】
本実施形態２は、実施形態１の各相のセルコンデンサ電圧平均値ＶｃｕＡＶＧ，ＶｃｖＡＶＧ，ＶｃｗＡＶＧの均一化の効果を引き上げ、偏差を小さくすることができる。また、ブリッジセルＢの第１〜第４半導体スイッチング素子Ｓ１〜Ｓ４やセルコンデンサＣの特性に大きなばらつきがある場合でも安定して運転を継続することができる。
【００７６】
［実施形態３］
図５に本実施形態３の制御ブロックを示す。本実施形態３は実施形態２に対しｄｑ逆変換器１１の入力を変更したものである。
【００７７】
第１テーブル１９は、ｑ軸電流指令値Ｉｑ＊の絶対値が第１閾値以下の場合は１を出力し、ｑ軸電流指令値Ｉｑ＊の絶対値が第１閾値よりも大きい場合０を出力する。第２テーブル２０は、ｑ軸電流指令値Ｉｑ＊が第２閾値よりも小さければ１、第２閾値以上第３閾値以下であれば０、第３閾値より大きければ−１を出力する。また、前記第２閾値は前記第１閾値の符号（極性）を変えた値となる。
【００７８】
なお、第１，第２テーブル１９，２０の出力を０，１（または−１）で切り換えるのではなく、徐々に切り換えても良い。例えば、第１テーブル１９は、ｑ軸電流指令値Ｉｑ＊の絶対値が第１閾値以下の場合は１を出力し、ｑ軸電流指令値Ｉｑ＊の絶対値が第１閾値よりも大きく第４閾値よりも小さい場合、ｑ軸電流指令値Ｉｑ＊の絶対値が第１閾値から第４閾値に増加するに従って１から０に減少するように変化して出力し、ｑ軸電流指令値Ｉｑ＊の絶対値が第４閾値以上の場合は０を出力する。
【００７９】
第２テーブル２０は、ｑ軸電流指令値Ｉｑ＊が第５閾値以下の場合１を出力し、ｑ軸電流指令値Ｉｑ＊が第５閾値よりも大きく第２閾値よりも小さい場合、ｑ軸電流指令値Ｉｑ＊が第５閾値から第２閾値に増加するに従って１から０に減少するように変化して出力し、ｑ軸電流指令値Ｉｑ＊が第２閾値以上第３閾値以下であれば０を出力し、ｑ軸電流指令値Ｉｑ＊が第３閾値よりも大きく第６閾値よりも小さい場合ｑ軸電流指令値Ｉｑ＊が第３閾値から第６閾値に増加するに従って０から−１に減少するように変化して出力し、ｑ軸電流指令値Ｉｑ＊が第６閾値以上の場合−１を出力する。また、前記第５閾値は前記第４閾値の符号（極性）を変えた値となる。
【００８０】
本実施形態３について説明する。系統２６に接続する負荷２７が無負荷または軽負荷の場合、モジュラー・マルチレベル・カスケード変換器が出力する無効電力は微量となるため、Ｉｑ＊≒０となる。そこで、ｑ軸電流指令値Ｉｑ＊が零付近ならば、実施形態２と全く同じ動作をする。
【００８１】
一方、ｑ軸電流指令値Ｉｑ＊の絶対値がある程度大きい場合は、ｑ軸電流指令値Ｉｑ＊とは逆向きの正弦波（入力電流と同位相）を重畳し、セルコンデンサ電圧平均値の一定制御を行う。これは非特許文献２の動作である。
【００８２】
本実施形態３は、無負荷においては実施形態２と同等、大きな無効電力を出力する条件においては非特許文献２と同等のセルコンデンサ電圧平均値一定制御の効果を得ることができる。
【００８３】
以上示したように、本実施形態３により、実施形態２に加えて大電流を入出力する条件においても従来法（非特許文献２）と同等のセルコンデンサ電圧平均値の均一化の効果を得ることができる。
【００８４】
［実施形態４］
図６に本実施形態４のＵ相の制御ブロックを示す。なお、Ｖ相，Ｗ相の制御ブロックも図６と同様となる。本実施形態４は実施形態２に対し、以下のブロックを追加したものである。
【００８５】
ｄｑ逆変換器１１は実施形態２の零相電圧Ｖｃｐ＊を求めるためのｄｑ逆変換器１１と共通とする。また、ｄｑ逆変換器１１への入力も実施形態２と同様である。ｄｑ逆変換器１１へ入力する位相θは、Ｕ相系統電圧と同期した位相とする。乗算器２１は、ｄｑ逆変換器１１が出力するＵ相正弦波にゲインＧｉを乗算する。
【００８６】
ローパスフィルタＬＰＦは、Ｕ相第１セルコンデンサ電圧検出値Ｖｃｕ１〜Ｕ相第ｎセルコンデンサ電圧検出値ＶｃｕｎおよびＵ相のセルコンデンサ電圧平均値ＶｃｕＡＶＧから、原理上重畳する系統の２倍の周波数の脈動を除去する。
【００８７】
第２減算器２２ａ〜２２ｎは、脈動除去後のＵ相第１セルコンデンサ電圧検出値Ｖｃｕ１〜Ｕ相第ｎセルコンデンサ電圧検出値ＶｃｕｎとＵ相のセルコンデンサ電圧平均値ＶｃｕＡＶＧとの偏差をそれぞれ求める。第４乗算器２３ａ〜２３ｎは、ゲインＧｉを乗したＵ相正弦波と第２減算器２２ａ〜２２ｎの出力との積を求める。
【００８８】
第２加算器２４ａ〜２４ｎは、実施形態２で求めた補正後Ｕ相電圧指令値Ｖｕ＊’＝Ｖｕ＊＋Ｖｃｐ＊と第４乗算器２３ａ〜２３ｎの出力とを加算し、対応するブリッジセルＢの電圧指令値Ｖｕ１＊〜Ｖｕｎ＊として出力する。対応するブリッジセルＢの電圧指令値Ｖｕ１＊〜Ｖｕｎ＊は、キャリア三角波との比較およびデッドタイム付加を経てゲート信号に変換され、図１０の対応するブリッジセルＢの第１〜第４半導体スイッチング素子Ｓ１〜Ｓ４（ＩＧＢＴ）に入力される（図示省略）。
【００８９】
本実施形態４は、実施形態３と組み合わせることもできる。その際の制御ブロックを図７に示す。なお、Ｖ相、Ｗ相の制御ブロックも、図７と同様となる。Ｖ相，Ｗ相の制御ブロックの場合、制御に使用する（乗算器２１に入力する）正弦波はｄｑ逆変換器１１が出力するＶ相、Ｗ相正弦波となる。
【００９０】
実施形態１〜３は、各相のセルコンデンサ電圧平均値ＶｃｕＡＶＧ，ＶｃｖＡＶＧ，ＶｃｗＡＶＧを均一に制御することはできるが、個別のセルコンデンサ電圧を揃えることができない。本実施形態４は、実施形態２や実施形態３に個別のセルコンデンサ電圧制御機能を追加した。動作原理はこれまでの実施形態と同じである。
【００９１】
セルには損失の補填のため微量の有効電力を系統２６から入力していることを想定し、コンデンサ電圧の低いセルに対しては、系統相電圧と同位相（入力電流の有効電力成分と同位相）の正弦波を加算し、入力有効電力を増加させセルコンデンサの充電を促す。
【００９２】
コンデンサ電圧の高いセルに対しては、系統相電圧と同位相（入力電流の有効電力成分と同位相）の正弦波を減算し、入力有効電力を減少させセルコンデンサの充電を抑制する。または有効電力を出力させ、セルコンデンサを放電させる。
【００９３】
実施形態３と組み合わせた場合、大きな無効電力を出力する条件においては入力電流と同位相の正弦波を加算または減算する。
【００９４】
以上の動作により、従来の制御では不可能であった、無負荷・軽負荷時においても個別のセルコンデンサ電圧を一定に揃えることができる。
【００９５】
以上示したように、本実施形態４によれば、個別のセルコンデンサ電圧を均一に揃えることができる。特に、従来の制御では非常に困難であった無負荷・軽負荷におけるセルコンデンサ電圧の均一化ができる。
【００９６】
図８に本実施形態４のＰＷＭ波形を示す。図８では、図１３に示すように１相あたり２台（ｎ＝２）のブリッジセルＢが接続されており、かつ、Ｖｃｕ１＜Ｖｃｕ２の場合を想定する。セルＵ１とセルＵ２のキャリア三角波の位相差は、図１４同様に９０ｄｅｇ（１８０／ｎ）である。
【００９７】
セルＵ１はコンデンサ電圧が低いため、電圧指令値Ｖｕ＊に系統相電圧と同位相の正弦波が加算されＶｕ１＊となる。セルＵ２は逆にコンデンサ電圧が高いため正弦波が減算されＶｕ２＊となる。そのため、振幅はＶｕ１＊＞Ｖｕ２＊である。
【００９８】
セルＵ１では、電圧指令値Ｖｕ１＊および−Ｖｕ１＊とＵ１キャリアが比較され、ＧＵ１，ＧＸ１，ＧＶ１，ＧＹ１が得られる。ＧＵ１，ＧＸ１，ＧＶ１，ＧＹ１は、デッドタイムが付加され、ゲート信号として、セルＵ１の第１〜第４半導体スイッチング素子Ｓ１〜Ｓ４（ＩＧＢＴ）に入力される。セルＵ２ではＶｕ２＊および−Ｖｕ２＊とＵ２キャリアが比較され、ＧＵ２，ＧＸ２，ＧＶ２，ＧＹ２が得られる。ＧＵ２，ＧＸ２，ＧＶ２，ＧＹ２はデッドタイムが付加され、ゲート信号としてセルＧＵ２の第１〜第４半導体スイッチング素子Ｓ１〜Ｓ４（ＩＧＢＴ）に入力される。最終的な電圧出力Ｖｕは、図８の最下段に示す波形となる。
【００９９】
以上の実施形態１〜４の効果を実験により確認した。実験条件を図９に示す。系統２６には負荷は接続しない。系統電圧４１５Ｖ，系統周波数５０Ｈｚ，変換器容量１５ｋＶＡである。モジュラー・マルチレベル・カスケード変換器の１相あたりのブリッジセルＢを４台、合計１２台としている。
【０１００】
セルコンデンサ電圧に与える漏れ電流外乱として、（ａ）ではＶ相，Ｗ相のセル１〜４に１５０ｋΩの抵抗をセルコンデンサに並列に接続し、Ｕ相のセル１〜４は漏れ電流を大きくしセルコンデンサ電圧をばらつかせるため１５ｋΩの抵抗をセルコンデンサに並列に接続した。
【０１０１】
（ｂ）ではＵ相のセル１にのみ１５ｋΩの抵抗を接続、他のセルには１５０ｋΩの抵抗を接続した。以上の条件で、Ｕ相セル１とＶ相セル１のコンデンサ電圧を測定し、差分を確認した。（ｃ）にブリッジセルＢの構成を示す。コンデンサ容量は５，６００μＦ、セルコンデンサ電圧の指令値を９１．６２５Ｖに設定した。
【０１０２】
表１に図９の（ａ）相間バランス外乱を与えた場合の結果を示す。モジュラー・マルチレベル・カスケード変換器が停止した状態ではＵ相コンデンサ電圧の放電が続き、Ｕ相セル１とＶ相セル１のコンデンサ電圧差分は１４０Ｖにまで達した。しかし、実施形態１を適用すればモジュラー・マルチレベル・カスケード変換器を運転するだけでＩｑ＊＝０において電圧差分を２．１Ｖに抑えることができた。
【０１０３】
実施形態３も適用すれば、さらに０．１Ｖ電圧差分を小さくすることができた。また、｜Ｉｑ＊｜を大きくすることによってモジュラー・マルチレベル・カスケード変換器の出力電流を増加させれば、電圧差分をより小さくすることができる。
【０１０４】
【表１】
2020014264.tif 000003
【０１０５】
表２に図９の（ｂ）個別バランス外乱を与えた場合の結果を示す。モジュラー・マルチレベル・カスケード変換器が停止した状態では外乱を与えたときと同様にＵ相セル１コンデンサ電圧の放電が続いた。図９の（ｂ）個別バランス外乱では、実施形態１単独では無負荷において電圧差分の拡大は抑えられるものの、差分は５．１Ｖに達した。実施形態３と４を適用することで、電圧差分を３．５Ｖに低減することができた。図９の（ｂ）個別バランス外乱においても、モジュラー・マルチレベル・カスケード変換器の出力電流を増加させれば電圧差分をより小さくすることができた。
【０１０６】
【表２】
2020014264.tif 000004
【０１０７】
以上、本発明において、記載された具体例に対してのみ詳細に説明したが、本発明の技術思想の範囲で多彩な変形および修正が可能であることは、当業者にとって明白なことであり、このような変形および修正が特許請求の範囲に属することは当然のことである。
【符号の説明】
【０１０８】
１…加算器
２…除算器
３…加算器
４…乗算器
５…減算器
６…ｄｑ変換器
７ｄ，７ｑ…減算器
８…ｄｑ逆変換器
９ｕ，９ｖ，９ｗ…第１乗算器
１０ｕ，１０ｖ，１０ｗ…徐算器
２６…系統
２７…負荷
Ｂ…ブリッジセル
【図１】
2020014264.tif 000005
【図２】
2020014264.tif 000006
【図３】
2020014264.tif 000007
【図４】
2020014264.tif 000008
【図５】
2020014264.tif 000009
【図６】
2020014264.tif 000010
【図７】
2020014264.tif 000011
【図８】
2020014264.tif 000012
【図９】
2020014264.tif 000013
【図１０】
2020014264.tif 000014
【図１１】
2020014264.tif 000015
【図１２】
2020014264.tif 000016
【図１３】
2020014264.tif 000017
【図１４】
2020014264.tif 000018
【図１５】
2020014264.tif 000019