(57)【要約】【課題】  接続領域と底部領域を有するスイッチング素子において、トレンチ近傍での電界を緩和する技術を提供する。【解決手段】  スイッチング素子は、半導体基板と、トレンチと、ゲート絶縁膜を備える。トレンチの側面がボディ領域よりも下側において段差部を有する。段差部よりも下側では、段差部の上側よりもトレンチの幅が狭い。トレンチの側面が、段差部の上側に位置する第１側面と、段差部の下側に位置する第２側面を有する。第１側面でゲート絶縁膜に接している接続領域のｐ型不純物濃度が、上側から下側に向かうにしたがって低くなるように分布し、第２側面でゲート絶縁膜に接している接続領域のｐ型不純物濃度が、上側から下側に向かうにしたがって低くなるように分布している。第２側面でゲート絶縁膜に接している接続領域の下端のｐ型不純物濃度が、第１側面でゲート絶縁膜に接している接続領域の上端のｐ型不純物濃度よりも高い。【選択図】図２
2020064910.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング素子であって、
半導体基板と、
前記半導体基板の上面に設けられたトレンチと、
前記トレンチ内に配置されたゲート絶縁膜と、
前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されたゲート電極、
を備えており、
前記半導体基板が、
前記ゲート絶縁膜に接しているｐ型のボディ領域と、
前記ボディ領域の下側で前記ゲート絶縁膜に接しているｎ型のドリフト領域と、
前記トレンチの底面において前記ゲート絶縁膜に接しているｐ型の底部領域と、
前記トレンチの側面において前記ゲート絶縁膜に接しており、前記ボディ領域と前記底部領域を接続しているｐ型の接続領域、
を有しており、
前記トレンチの前記側面が、前記ボディ領域よりも下側において、段差部を有しており、
前記段差部よりも下側では、前記段差部の上側よりも、トレンチの幅が狭く、
前記トレンチの前記側面が、前記段差部の上側に位置する第１側面と、前記段差部の下側に位置する第２側面を有しており、
前記第１側面で前記ゲート絶縁膜に接している前記接続領域のｐ型不純物濃度が、上側から下側に向かうにしたがって低くなるように分布しており、
前記第２側面で前記ゲート絶縁膜に接している前記接続領域のｐ型不純物濃度が、上側から下側に向かうにしたがって低くなるように分布しており、
前記第２側面で前記ゲート絶縁膜に接している前記接続領域の上端のｐ型不純物濃度が、前記第１側面で前記ゲート絶縁膜に接している前記接続領域の下端のｐ型不純物濃度よりも高い、
スイッチング素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示の技術は、スイッチング素子に関する。
【背景技術】
【０００２】
特許文献１には、上面にトレンチが設けられている半導体基板を有するスイッチング素子が開示されている。トレンチ内に、ゲート絶縁膜とゲート電極が配置されている。半導体基板は、ｐ型のボディ領域とｎ型のドリフト領域を有している。ボディ領域は、ゲート絶縁膜に接している。ドリフト領域は、ボディ領域の下側でゲート絶縁膜に接している。また、半導体基板は、トレンチの底面においてゲート絶縁膜に接しているｐ型の底部領域と、トレンチの側面においてゲート絶縁膜に接しているｐ型の接続領域を有している。接続領域は、ボディ領域と底部領域を接続している。上述したドリフト領域は、接続領域が存在しない範囲でゲート絶縁膜に接している。
【０００３】
このスイッチング素子がオフするときには、ボディ領域及び底部領域からドリフト領域内に空乏層が伸びる。底部領域から伸びる空乏層によって、トレンチの下端近傍における電界の集中が抑制される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１８−０４６１９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１のスイッチング素子では、オフしたときに、トレンチの下端の角部に高い電界が生じる。本明細書では、接続領域と底部領域を有するスイッチング素子において、トレンチ近傍での電界を緩和する技術を提供する。
【課題を解決するための手段】
【０００６】
本明細書が開示するスイッチング素子は、半導体基板と、前記半導体基板の上面に設けられたトレンチと、前記トレンチ内に配置されたゲート絶縁膜と、前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されたゲート電極を備えている。前記半導体基板が、前記ゲート絶縁膜に接しているｐ型のボディ領域と、前記ボディ領域の下側で前記ゲート絶縁膜に接しているｎ型のドリフト領域と、前記トレンチの底面において前記ゲート絶縁膜に接しているｐ型の底部領域と、前記トレンチの側面において前記トレンチに接しており、前記ボディ領域と前記底部領域を接続しているｐ型の接続領域を有している。前記トレンチの前記側面が、前記ボディ領域よりも下側において、段差部を有している。前記段差部よりも下側では、前記段差部の上側よりも、トレンチの幅が狭い。前記トレンチの前記側面が、前記段差部の上側に位置する第１側面と、前記段差部の下側に位置する第２側面を有している。前記第１側面で前記ゲート絶縁膜に接している前記接続領域のｐ型不純物濃度が、上側から下側に向かうにしたがって低くなるように分布しており、前記第２側面で前記ゲート絶縁膜に接している前記接続領域のｐ型不純物濃度が、上側から下側に向かうにしたがって低くなるように分布している。前記第２側面で前記ゲート絶縁膜に接している前記接続領域の上端のｐ型不純物濃度が、前記第１側面で前記ゲート絶縁膜に接している前記接続領域の下端のｐ型不純物濃度よりも高い。
【０００７】
上記のスイッチング素子では、トレンチの側面が、ボディ領域よりも下側において、段差部を有している。段差部の下側では、段差部の上側よりもトレンチの幅が狭い。段差部を設けることで、トレンチの下端の角部と段差部とに電界集中箇所が分散するので、トレンチの下端の角部の電界を緩和することができる。
【０００８】
また、上記のスイッチング素子では、段差部の上下に位置する各側面（第１側面及び第２側面）における接続領域のｐ型不純物濃度が、上側から下側に向かうにしたがって低くなるように分布している。スイッチング素子がオフしているときには、接続領域内に空乏層が広がる。また、ｐ型不純物濃度が高い領域では、ｐ型不純物濃度が低い領域よりも空乏層が広がり難い。したがって、ｐ型不純物濃度が高い領域ではｐ型不純物濃度が低い領域よりも空乏層の幅が狭くなる。このため、ｐ型不純物濃度が高い領域ではｐ型不純物濃度が低い領域よりも非空乏化領域（空乏化していない領域）の幅が広くなる。したがって、第１側面と第２側面のそれぞれにおいて、非空乏化領域の幅が上側から下側に向かうにしたがって狭くなるように非空乏化領域が分布する。また、第２側面に接する接続領域の上端のｐ型不純物濃度が、第１側面に接する接続領域の下端のｐ型不純物濃度よりも高い。すなわち、第２側面に接する接続領域の上端における非空乏化領域の幅が、第１側面に接する接続領域の下端における非空乏化領域の幅よりも広い。このため、段差部の上下において、非空乏化領域が滑らかに接続される。このように滑らかに接続された非空乏化領域によって段差部が覆われるので、段差部での電界集中を緩和することができる。このように、この半導体装置によれば、トレンチの近傍における電界集中を緩和することができる。
【図面の簡単な説明】
【０００９】
【図１】ＭＯＳＦＥＴ１０の上面図。
【図２】図１のＩＩ−ＩＩ線における断面図。
【図３】図１のＩＩＩ−ＩＩＩ線における断面図。
【図４】ＭＯＳＦＥＴ１０がオフしているときのトレンチ近傍の空乏層の分布を示す断面図。
【図５】ＭＯＳＦＥＴ１０の製造工程を説明するための図。
【図６】ＭＯＳＦＥＴ１０の製造工程を説明するための図。
【図７】ＭＯＳＦＥＴ１０の製造工程を説明するための図。
【図８】ＭＯＳＦＥＴ１０の製造工程を説明するための図。
【図９】ＭＯＳＦＥＴ１０の製造工程を説明するための図。
【図１０】ＭＯＳＦＥＴ１０の製造工程を説明するための図。
【図１１】ＭＯＳＦＥＴ１０の製造工程を説明するための図。
【図１２】変形例のＭＯＳＦＥＴの断面図（図２に対応する図。）。
【発明を実施するための形態】
【００１０】
図１、２は、実施形態のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）１０を示している。ＭＯＳＦＥＴ１０は、半導体基板１２と、電極、絶縁層等を備えている。なお、図１では、図の見易さのため、半導体基板１２の上面１２ａ上の電極、絶縁層等の図示を省略している。以下では、半導体基板１２の上面１２ａと平行な一方向をｘ方向といい、上面１２ａに平行でｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。半導体基板１２は、例えば、ＳｉＣ（炭化シリコン）によって構成されている。但し、半導体基板１２は、例えば、Ｓｉ（シリコン）等の他の半導体材料によって構成されていてもよい。
【００１１】
図１〜３に示すように、半導体基板１２の上面１２ａには、複数のトレンチ２２が設けられている。図１に示すように、各トレンチ２２は、ｙ方向に直線状に長く伸びている。複数のトレンチ２２は、ｘ方向に間隔を開けて配列されている。図２に示すように、各トレンチ２２の内面は、ゲート絶縁膜２４によって覆われている。ゲート絶縁膜２４は、底部絶縁膜２４ａと側面絶縁膜２４ｂを有している。底部絶縁膜２４ａは、トレンチ２２の底部に設けられている。底部絶縁膜２４ａは、トレンチ２２の底面と、その底面近傍の側面を覆っている。側面絶縁膜２４ｂは、底部絶縁膜２４ａよりも上側のトレンチ２２の側面を覆っている。底部絶縁膜２４ａの厚み（すなわち、底部絶縁膜２４ａの上面と下面の間の幅（別言すると、ゲート電極２６の下端とトレンチ２２の底面の間の間隔））は、側面絶縁膜２４ｂの厚み（すなわち、トレンチ２２の側面とゲート電極２６の側面の間の間隔）よりも厚い。各トレンチ２２内には、ゲート電極２６が配置されている。各ゲート電極２６は、ゲート絶縁膜２４によって半導体基板１２から絶縁されている。各ゲート電極２６の上面は、層間絶縁膜２８によって覆われている。
【００１２】
図２、３に示すように、トレンチ２２の側面２３は、後述するボディ領域３２（メインボディ領域３２ｂ）よりも下側において、段差部４０を有している。段差部４０の下側では、段差部４０の上側よりもトレンチ２２の幅が狭い。すなわち、段差部４０が設けられることによって、トレンチ２２の幅（ｘ方向の幅）が上側から下側に向かうにしたがって狭くなっている。段差部４０は、ゲート電極２６の下端よりも下側に位置している。段差部４０は、半導体基板１２の上面（すなわち、ｘ−ｙ平面）と略平行に伸びている。トレンチ２２の側面２３は、段差部４０の上側に位置する第１側面２３ａと、段差部４０の下側に位置する第２側面２３ｂを有している。トレンチ２２の側面２３のうち、ボディ領域３２の下端から段差部４０までの範囲が第１側面２３ａであり、トレンチ２２の下端から段差部４０までの範囲が第２側面２３ｂである。第１側面２３ａと第２側面２３ｂのそれぞれは、半導体基板１２の深さ方向（ｚ方向）に伸びている。第１側面２３ａと第２側面２３ｂは、段差部４０によって接続されている。
【００１３】
半導体基板１２の上面１２ａには、上部電極７０が配置されている。上部電極７０は、層間絶縁膜２８が設けられていない部分で半導体基板１２の上面１２ａに接している。上部電極７０は、層間絶縁膜２８によってゲート電極２６から絶縁されている。半導体基板１２の下面１２ｂには、下部電極７２が配置されている。下部電極７２は、半導体基板１２の下面１２ｂに接している。
【００１４】
図２、３に示すように、半導体基板１２の内部には、複数のソース領域３０、ボディ領域３２、ドリフト領域３４、ドレイン領域３５、複数の底部領域３６及び複数の接続領域３８が設けられている。
【００１５】
各ソース領域３０は、ｎ型領域である。各ソース領域３０は、半導体基板１２の上面１２ａに露出する位置に配置されている。各ソース領域３０は、上部電極７０にオーミック接触している。各ソース領域３０は、トレンチ２２の側面２３において、側面絶縁膜２４ｂに接している。各ソース領域３０は、トレンチ２２の上端部において側面絶縁膜２４ｂに接している。
【００１６】
ボディ領域３２は、ｐ型領域である。ボディ領域３２は、各ソース領域３０に接している。ボディ領域３２は、２つのソース領域３０に挟まれた範囲から各ソース領域３０の下側まで伸びている。ボディ領域３２は、コンタクト領域３２ａとメインボディ領域３２ｂを有している。コンタクト領域３２ａは、メインボディ領域３２ｂよりも高いｐ型不純物濃度を有している。コンタクト領域３２ａは、２つのソース領域３０に挟まれた範囲に配置されている。コンタクト領域３２ａは、上部電極７０にオーミック接触している。メインボディ領域３２ｂは、トレンチ２２の側面２３において、側面絶縁膜２４ｂに接している。メインボディ領域３２ｂは、ソース領域３０の下側で側面絶縁膜２４ｂに接している。
【００１７】
ドリフト領域３４は、ｎ型領域である。ドリフト領域３４は、ボディ領域３２の下側に配置されており、ボディ領域３２によってソース領域３０から分離されている。図３に示すように、ドリフト領域３４は、トレンチ２２の側面２３において、側面絶縁膜２４ｂ及び底部絶縁膜２４ａに接している。ドリフト領域３４は、ボディ領域３２の下側で側面絶縁膜２４ｂ及び底部絶縁膜２４ａに接している。
【００１８】
ドレイン領域３５は、ｎ型領域である。ドレイン領域３５は、ドリフト領域３４よりも高いｎ型不純物濃度を有している。ドレイン領域３５は、ドリフト領域３４の下側に配置されている。ドレイン領域３５は、半導体基板１２の下面１２ｂに露出している。ドレイン領域３５は、下部電極７２にオーミック接触している。
【００１９】
各底部領域３６は、ｐ型領域である。図２、３に示すように、各底部領域３６は、対応するトレンチ２２の底面に露出する範囲に配置されている。各底部領域３６は、対応するトレンチ２２の底面において、底部絶縁膜２４ａに接している。各底部領域３６は、対応するトレンチ２２の底面に沿ってｙ方向に長く伸びている。各底部領域３６の周囲は、ドリフト領域３４に囲まれている。接続領域３８が形成されている箇所を除いて、各底部領域３６は、ドリフト領域３４によってボディ領域３２から分離されている。
【００２０】
各接続領域３８は、ｐ型領域である。図２に示すように、各接続領域３８は、対応するトレンチ２２の側面２３に露出する範囲に配置されている。各接続領域３８は、対応するトレンチ２２の側面２３において、側面絶縁膜２４ｂ及び底部絶縁膜２４ａに接している。各接続領域３８は、トレンチ２２の側面２３に沿ってｚ方向に伸びている。図１に示すように、各トレンチ２２に対して、複数の接続領域３８がｙ方向に間隔を空けて配置されている。図２に示すように、接続領域３８の上端は、メインボディ領域３２ｂに接続されている。接続領域３８の下端は、底部領域３６に接続されている。すなわち、接続領域３８によって、ボディ領域３２と底部領域３６が接続されている。接続領域３８は、複数の高濃度領域４２と、複数の中濃度領域４４と、複数の低濃度領域４６を有している。
【００２１】
高濃度領域４２は、中濃度領域４４よりも高いｐ型不純物濃度を有している。高濃度領域４２のｐ型不純物濃度は、メインボディ領域３２ｂのｐ型不純物濃度よりも高い。中濃度領域４４は、低濃度領域４６よりも高いｐ型不純物濃度を有している。図２に示すように、各接続領域３８は、トレンチ２２の第１側面２３ａに接する範囲で、高濃度領域４２（以下、第１高濃度領域４２ａという。）、中濃度領域４４（以下、第１中濃度領域４４ａという。）及び低濃度領域４６（以下、第１低濃度領域４６ａという。）を有している。トレンチ２２の第１側面２３ａに接する範囲では、第１高濃度領域４２ａが接続領域３８の上部を構成しており、第１低濃度領域４６ａが接続領域３８の下部を構成しており、第１中濃度領域４４ａが第１高濃度領域４２ａと第１低濃度領域４６ａの間の範囲の接続領域３８を構成している。すなわち、第１側面２３ａでトレンチ２２に接している接続領域３８のｐ型不純物濃度が、上側から下側に向かうにしたがって段階的に低くなるように分布している。第１高濃度領域４２ａの上端は、メインボディ領域３２ｂに接続されている。また、各接続領域３８は、トレンチ２２の第２側面２３ｂに接する範囲において、高濃度領域４２（以下、第２高濃度領域４２ｂという。）、中濃度領域４４（以下、第２中濃度領域４４ｂという。）及び低濃度領域４６（以下、第２低濃度領域４６ｂという。）を有している。トレンチ２２の第２側面２３ｂに接する範囲では、第２高濃度領域４２ｂが接続領域３８の上部を構成しており、第２低濃度領域４６ｂが接続領域３８の下部を構成しており、第２中濃度領域４４ｂが第２高濃度領域４２ｂと第２低濃度領域４６ｂの間の範囲の接続領域３８を構成している。すなわち、第２側面２３ｂでトレンチ２２に接している接続領域３８のｐ型不純物濃度が、上側から下側に向かうにしたがって段階的に低くなるように分布している。第２高濃度領域４２ｂの上端は、第１低濃度領域４６ａの下端及び段差部４０に接続されており、第２低濃度領域４６ｂの下端は、底部領域３６に接続されている。第２高濃度領域４２ｂは、第１低濃度領域４６ａよりもｐ型不純物濃度が高い。
【００２２】
次に、ＭＯＳＦＥＴ１０の動作について説明する。ＭＯＳＦＥＴ１０の使用時には、ＭＯＳＦＥＴ１０と負荷（例えば、モータ）と電源が直列に接続される。ＭＯＳＦＥＴ１０と負荷の直列回路に対して、電源電圧（本実施形態では、約８００Ｖ）が印加される。ＭＯＳＦＥＴ１０のドレイン側（下部電極７２）がソース側（上部電極７０）よりも高電位となる向きで、電源電圧が印加される。ゲート電極２６にゲートオン電位（ゲート閾値よりも高い電位）を印加すると、側面絶縁膜２４ｂに接する範囲のメインボディ領域３２ｂにチャネル（反転層）が形成され、ＭＯＳＦＥＴ１０がオンする。ゲート電極２６にゲートオフ電位（ゲート閾値以下の電位）を印加すると、チャネルが消滅し、ＭＯＳＦＥＴ１０がオフする。
【００２３】
ＭＯＳＦＥＴ１０がオフすると、ドリフト領域３４とｐ型領域（すなわち、ボディ領域３２、接続領域３８及び底部領域３６）の界面のｐｎ接合に逆電圧が印加される。このため、そのｐｎ接合からドリフト領域３４に空乏層が広がる。空乏化したドリフト領域３４によって、ボディ領域３２とドレイン領域３５の間の電圧が保持される。特に、底部領域３６からその周囲に空乏層が広がることで、トレンチ２２の下端近傍における電界集中が抑制される。また、ボディ領域３２よりも下側において、トレンチ２２の側面２３が、段差部４０を有している。段差部４０を設けることで、トレンチ２２の下端の角部と段差部４０とに電界集中箇所が分散する。このため、ＭＯＳＦＥＴ１０では、トレンチ２２の下端の角部の電界をより好適に緩和することができる。
【００２４】
また、ＭＯＳＦＥＴ１０がオフすると、接続領域３８とドリフト領域３４の界面のｐｎ接合にも逆電圧が印加される。すると、そのｐｎ接合から接続領域３８内に空乏層が広がる。ＭＯＳＦＥＴ１０では、段差部４０の上下に位置する各側面（第１側面２３ａ及び第２側面２３ｂ）における接続領域３８それぞれが高濃度領域４２、中濃度領域４４及び低濃度領域４６を有している。すなわち、接続領域３８のｐ型不純物濃度が、第１側面２３ａ及び第２側面２３ｂのそれぞれにおいて上側から下側に向かうにしたがって低くなるように分布している。ｐ型不純物濃度が高い領域では、ｐ型不純物濃度が低い領域よりも空乏層が広がり難い。図４は、空乏層１００と非空乏化領域１０２（空乏化していない領域）の分布を示している。図４において、斜線でハッチングされた半導体領域が非空乏化領域１０２であり、ハッチングされていない半導体領域が空乏化領域１００である。図４に示すように、ｐ型不純物濃度が高い領域ではｐ型不純物濃度が低い領域よりも空乏層１００の幅が狭くなる。このため、ｐ型不純物濃度が高い領域ではｐ型不純物濃度が低い領域よりも非空乏化領域１０２の幅が広くなる。具体的には、高濃度領域４２では中濃度領域４４よりも非空乏化領域１０２の幅が広くなり、中濃度領域４４では、低濃度領域４６よりも非空乏化領域１０２の幅が広くなる。したがって、第１側面２３ａと第２側面２３ｂのそれぞれにおいて、非空乏化領域１０２の幅が上側から下側に向かうにしたがって狭くなるように非空乏化領域１０２が分布する。また、ＭＯＳＦＥＴ１０では、第２高濃度領域４２ｂのｐ型不純物濃度が、第１低濃度領域４６ａのｐ型不純物濃度よりも高い。このため、第２高濃度領域４２ｂの非空乏化領域１０２の幅が、第１低濃度領域４６ａの非空乏化領域１０２の幅よりも広くなる。このため、段差部４０の上下において、非空乏化領域１０２が滑らかに接続される。このように滑らかに接続された非空乏化領域１０２によって段差部４０が覆われるので、ＭＯＳＦＥＴ１０がオフしたときに、段差部４０での電界集中を緩和することができる。
【００２５】
次に、ＭＯＳＦＥＴ１０の製造方法について説明する。まず、図５に示すように、ｎ型のドレイン領域３５と、ドレイン領域３５上に配置されたｎ型のドリフト領域３４と、ドリフト領域３４上に配置されたｐ型のメインボディ領域３２ｂと、メインボディ領域３２ｂ上に配置されたｐ型のコンタクト領域３２ａ及びｎ型のソース領域３０を有する半導体基板１２ｘを準備する。ドリフト領域３４、メインボディ領域３２ｂ、コンタクト領域３２ａ及びソース領域３０は、イオン注入やエピタキシャル成長等の従来公知の方法によって形成することができる。
【００２６】
次に、図６に示すように、開口部８０ａを有するマスク８０を半導体基板１２ｘの上面に形成する。開口部８０ａは、後の工程で形成されるトレンチ２２（図６では、二点鎖線によりトレンチ２２が形成される範囲を示している。）の第２側面２３ｂに接する範囲の接続領域３８を形成すべき部分の上部に設けられる。マスク８０は、例えば、酸化シリコンにより構成される。そして、マスク８０を介して半導体基板１２ｘの上面からｐ型不純物を注入する。半導体基板１２ｘの上面がマスク８０により覆われている範囲では、マスク８０によってｐ型不純物の半導体基板１２ｘへの注入が遮られる。ここでは、ｐ型不純物のドーズ量や照射エネルギーを変更しながら、複数回ｐ型不純物を注入することで、第２低濃度領域４６ｂ、第２中濃度領域４４ｂ及び第２高濃度領域４２ｂの３層の領域を形成する。このとき、第２高濃度領域４２ｂ、第２中濃度領域４４ｂ、第２低濃度領域４６ｂの順にｐ型不純物濃度が低くなるようにそれぞれの領域４２ｂ、４４ｂ、４６ｂが形成される。また、第２高濃度領域４２ｂは、第２中濃度領域４４ｂ及び第２低濃度領域４６ｂよりもｘ方向の幅が広くなるように形成される。
【００２７】
次に、図７に示すように、開口部８２ａを有するマスク８２を半導体基板１２ｘの上面に形成する。開口部８２ａの幅は、形成すべきトレンチ２２の第２側面２３ｂの深さ位置におけるトレンチ２２のｘ方向の幅と等しくなるように設けられる。マスク８２は、例えば、酸化シリコンによって構成される。そして、開口部８２ａ内の半導体基板１２ｘの上面をエッチングすることによって、トレンチ２２ａを形成する。次に、図８に示すように、トレンチ２２ａの内面を覆うように保護酸化膜８４を形成する。そして、トレンチ２２ａの底面に保護酸化膜８４を介してｐ型不純物を注入し、底部領域３６を形成する。
【００２８】
次に、保護酸化膜８４及びマスク８２を除去した後、図９に示すように、トレンチ２２ａ内を充填するように、開口部８６ａを有する埋め込み酸化膜８６を形成する。開口部８６ａは、トレンチ２２の第２側面２３ｂに接する範囲の接続領域３８を形成すべき部分の上部に設けられる。埋め込み酸化膜８６は、例えば、酸化シリコンによって構成される。そして、埋め込み酸化膜８６を介して半導体基板１２ｘの上面からｐ型不純物を注入する。半導体基板１２ｘの上面が埋め込み酸化膜８６により覆われている範囲では、埋め込み酸化膜８６によってｐ型不純物の半導体基板１２ｘへの注入が遮られる。ここでは、ｐ型不純物のドーズ量や照射エネルギーを変更しながら、複数回ｐ型不純物を注入することで、第１低濃度領域４６ａ、第１中濃度領域４４ａ及び第１高濃度領域４２ａの３層の領域を形成する。このとき、第１高濃度領域４２ａ、第１中濃度領域４４ａ、第１低濃度領域４６ａの順にｐ型不純物濃度が低くなるようにそれぞれの領域４２ａ、４４ａ、４６ａが形成される。また、第１高濃度領域４２ａは、第１中濃度領域４４ａ及び第１低濃度領域４６ａよりもｘ方向の幅が広くなるように形成される。また、第１低濃度領域４６ａは、第２高濃度領域４２ｂよりもｐ型不純物濃度が低くなるように形成される。これにより、接続領域３８が形成される。
【００２９】
次に、図１０に示すように、開口部８８ａを有するマスク８８を半導体基板１２ｘの上面及び埋め込み酸化膜８６の上面に形成する。開口部８８ａは、ｘ方向において、形成すべきトレンチ２２の第１側面２３ａの位置から、トレンチ２２ａまでの範囲の上部に設けられる。マスク８８は、例えば、酸化シリコンによって構成される。そして、開口部８８ａ内の半導体基板１２ｘの上面をエッチングすることによって、トレンチ２２ｂを形成する。トレンチ２２ａ及びトレンチ２２ｂがトレンチ２２となる。その後、マスク８８及び埋め込み酸化膜８６を除去し、図１１に示すように、トレンチ２２の底面上に底部絶縁膜２４ａを形成する。次いで、底部絶縁膜２４ａの上側のトレンチ２２の側面を覆うように、側面絶縁膜２４ｂを形成する。次いで、底部絶縁膜２４ａと側面絶縁膜２４ｂの形成後のトレンチ２２の内部にゲート電極２６を形成する。ゲート電極２６は、接続領域３８が設けられていない断面において、ゲート電極２６の下端がボディ領域３２の下側に位置するように形成される。
【００３０】
その後、従来公知の方法で層間絶縁膜２８、上部電極７０及び下部電極７２を形成することによって、図１〜３のＭＯＳＦＥＴ１０が完成する。
【００３１】
なお、上述した実施形態では、ボディ領域３２よりも下側におけるトレンチ２２の短手方向の側面２３が、段差部４０によって互いに接続される第１側面２３ａと第２側面２３ｂの２段の側面により構成されていた。しかしながら、ボディ領域３２よりも下側におけるトレンチ２２の短手方向の側面２３が、２段よりも多くの側面によって構成されていてもよい。例えば、図１２に示すように、ボディ領域３２よりも下側におけるトレンチ２２の短手方向の側面２３が、段差部４１によって第２側面２３ｂに接続される第３側面２３ｃをさらに有していてもよい。この場合、第３側面２３ｃでトレンチ２２に接している接続領域３８のｐ型不純物濃度は、上側から下側に向かうにしたがって段階的に低くなるように分布することができる。例えば、図１２に示すように、第３側面２３ｃでトレンチ２２に接する範囲の接続領域３８が、第２低濃度領域４６ｂの下端及び段差部４１に接続される第３高濃度領域４２ｃと、第３高濃度領域４２ｃに接続される第３中濃度領域４４ｃと、第３中濃度領域４４ｃ及び底部領域３６に接続される第３低濃度領域４６ｃを有するように構成されてもよい。この場合、第３高濃度領域４２ｃは第２低濃度領域４６ｂよりもｐ型不純物濃度が高くなるように形成されればよい。
【００３２】
また、上述した実施形態では、第１側面２３ａ及び第２側面２３ｂそれぞれに接する範囲における接続領域３８が、高濃度領域４２と中濃度領域４４と低濃度領域４６の３層によって構成されていた。しかしながら、接続領域３８が、３層よりも多くの層によって構成されていてもよい。すなわち、接続領域３８内のｐ型不純物濃度が、ボディ領域３２側から底部領域３６側に向かうにしたがって低くなるように分布していれば、接続領域３８が３層よりも多くの層によって構成されていてもよい。また、第１側面２３ａ及び第２側面２３ｂそれぞれに接する範囲における接続領域３８内のｐ型不純物濃度が、ボディ領域３２側から底部領域３６側に向かうにしたがって徐々に低くなるように構成されていてもよい。
【００３３】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００３４】
１０：ＭＯＳＦＥＴ、１２：半導体基板、２２：トレンチ、２３：側面、２３ａ：第１側面、２３ｂ：第２側面、２３ｃ：第３側面、２４：ゲート絶縁膜、２６：ゲート電極、２８：層間絶縁膜、３０：ソース領域、３２：ボディ領域、３４：ドリフト領域、３５：ドレイン領域、３６：底部領域、３８：接続領域、４０：段差部、４２：高濃度領域、４４：中濃度領域、４６：低濃度領域、７０：上部電極、７２：下部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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