(57)【要約】【課題】製造工程を削減し、低コスト化を図る。【解決手段】固体撮像素子は、複数の画素が形成されるセンサ基板と、少なくともロジック回路が形成されるロジック基板とを備える。そして、センサ基板の良品をピックアップして、ロジック基板が個片化される前の、複数のロジック回路が形成されたロジックウェハに対して接合する工程によって、センサ基板とロジック基板とが積層構造とされている。本技術は、例えば、裏面照射型の積層CMOSイメージセンサに適用できる。【選択図】図４
2020053654.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素が形成されるセンサ基板と、
少なくともロジック回路が形成されるロジック基板と
を備え、
前記センサ基板の良品をピックアップして、前記ロジック基板が個片化される前の、複数の前記ロジック回路が形成されたロジックウェハに対して接合する工程によって、前記センサ基板と前記ロジック基板とが積層構造とされている
固体撮像素子。
【請求項２】
１つの前記ロジック基板に対して、前記センサ基板を含む複数の基板が積層された積層構造とされている
請求項１に記載の固体撮像素子。
【請求項３】
１つの前記ロジック基板に対して、前記センサ基板と、画素信号を記憶するメモリ回路が形成されるメモリ基板とが積層された積層構造とされている
請求項２に記載の固体撮像素子。
【請求項４】
前記センサ基板に積層される他の基板は、前記センサ基板側に配線層が向けられた状態で積層構造とされている
請求項３に記載の固体撮像素子。
【請求項５】
前記センサ基板に積層される他の基板は、前記センサ基板に対して反対側に配線層が向けられた状態で積層構造とされている
請求項３に記載の固体撮像素子。
【請求項６】
前記ロジックウェハに対して複数の前記センサ基板が接合され、複数の前記センサ基板どうしの間の段差を埋め込んで平坦化する平坦化膜が形成された状態で、前記センサ基板をカスタムするための加工が施されることによって前記センサ基板が形成されている
請求項１に記載の固体撮像素子。
【請求項７】
前記平坦化膜で複数の前記センサ基板どうしの間の段差を埋め込んだ後、その段差の突起部分に対して反転加工が行われる
請求項６に記載の固体撮像素子。
【請求項８】
前記センサ基板を前記ロジックウェハに対して接合する際に、それぞれの接合面に配置される電極パッドどうしが電気的に接合される
請求項１に記載の固体撮像素子。
【請求項９】
前記センサ基板および前記ロジック基板は、互いの間に設けられる酸化膜を貫通する貫通電極を介して電気的に接合される
請求項１に記載の固体撮像素子。
【請求項１０】
前記センサ基板は、光を受光して電荷に変換する有機材料からなる有機光電変換膜を有して構成される
請求項１に記載の固体撮像素子。
【請求項１１】
前記センサ基板は、前記ロジック基板よりも相対的に小さいチップサイズである
請求項１に記載の固体撮像素子。
【請求項１２】
前記ロジック基板は、前記センサ基板よりも相対的に小さいチップサイズである
請求項１に記載の固体撮像素子。
【請求項１３】
複数の画素が形成されるセンサ基板と、少なくともロジック回路が形成されるロジック基板とを備える固体撮像素子を製造する製造装置が、
前記センサ基板の良品をピックアップして、前記ロジック基板が個片化される前の、複数の前記ロジック回路が形成されたロジックウェハに対して接合する工程によって前記センサ基板と前記ロジック基板とを積層構造とすること
を含む製造方法。
【請求項１４】
複数の画素が形成されるセンサ基板と、
少なくともロジック回路が形成されるロジック基板と
を有し、
前記センサ基板の良品をピックアップして、前記ロジック基板が個片化される前の、複数の前記ロジック回路が形成されたロジックウェハに対して接合する工程によって、前記センサ基板と前記ロジック基板とが積層構造とされている
固体撮像素子を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像素子および製造方法、並びに、電子機器に関し、特に、製造工程を削減し、低コスト化を図ることができるようにした固体撮像素子および製造方法、並びに、電子機器に関する。
【背景技術】
【０００２】
従来、デジタルスチルカメラやデジタルビデオカメラなどの撮像機能を備えた電子機器においては、例えば、CCD（Charge Coupled Device）やCMOS（Complementary Metal Oxide Semiconductor）イメージセンサなどの固体撮像素子が使用されている。また、近年、固体撮像素子の小型化および高機能化が進められており、積層型のCMOSイメージセンサが広く採用されている。
【０００３】
例えば、撮像装置の構成を小型化するための技術として、固体撮像素子と、信号処理回路やメモリ回路などの回路とをウェハの状態で接合するWoW（Wafer on Wafer）により積層する技術が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−０９９５８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、従来の製造方法では、ロジック基板の良品チップをピックアップしてセンサ基板にCoW（Chip on Wafer）で接合するCoWプロセスフローが採用されている。そして、ロジック基板をセンサ基板に接合した後、センサ基板を薄肉化するために支持基板へのWoW接合を行い、センサ基板の薄肉化を行う工程が必要であった。このように、従来の製造方法では、製造工程が多く、高コストとなっていたため、それらの改善が求められている。
【０００６】
本開示は、このような状況に鑑みてなされたものであり、製造工程を削減し、低コスト化を図ることができるようにするものである。
【課題を解決するための手段】
【０００７】
本開示の一側面の固体撮像素子は、複数の画素が形成されるセンサ基板と、少なくともロジック回路が形成されるロジック基板とを備え、前記センサ基板の良品をピックアップして、前記ロジック基板が個片化される前の、複数の前記ロジック回路が形成されたロジックウェハに対して接合する工程によって、前記センサ基板と前記ロジック基板とが積層構造とされている。
【０００８】
本開示の一側面の製造方法は、複数の画素が形成されるセンサ基板と、少なくともロジック回路が形成されるロジック基板とを備える固体撮像素子を製造する製造装置が、前記センサ基板の良品をピックアップして、前記ロジック基板が個片化される前の、複数の前記ロジック回路が形成されたロジックウェハに対して接合する工程によって、前記センサ基板と前記ロジック基板とを積層構造とすることを含む。
【０００９】
本開示の一側面の電子機器は、複数の画素が形成されるセンサ基板と、少なくともロジック回路が形成されるロジック基板とを有し、前記センサ基板の良品をピックアップして、前記ロジック基板が個片化される前の、複数の前記ロジック回路が形成されたロジックウェハに対して接合する工程によって、前記センサ基板と前記ロジック基板とが積層構造とされている固体撮像素子を備える。
【００１０】
本開示の一側面においては、センサ基板の良品をピックアップして、ロジック基板が個片化される前の、複数のロジック回路が形成されたロジックウェハに対して接合する工程によって、センサ基板とロジック基板とが積層構造とされる。
【図面の簡単な説明】
【００１１】
【図１】本技術を適用した撮像素子の一実施の形態の構成例を示す図である。
【図２】撮像素子の模式的な断面図である。
【図３】センサ基板をピックアップしてロジックウェハに対して接合する製造方法について説明する図である。
【図４】第１の構成例の撮像素子の製造方法を説明する図である。
【図５】第２の構成例の撮像素子の製造方法を説明する図である。
【図６】第３の構成例の撮像素子の製造方法を説明する図である。
【図７】第４の構成例の撮像素子の製造方法を説明する図である。
【図８】第５の構成例の撮像素子の製造方法を説明する図である。
【図９】第６の構成例の撮像素子の製造方法を説明する図である。
【図１０】第６の構成例の撮像素子の製造方法を説明する図である。
【図１１】第７の構成例の撮像素子の製造方法を説明する図である。
【図１２】第７の構成例の撮像素子の製造方法を説明する図である。
【図１３】第８の構成例の撮像素子の製造方法を説明する図である。
【図１４】撮像装置の構成例を示すブロック図である。
【図１５】イメージセンサを使用する使用例を示す図である。
【発明を実施するための形態】
【００１２】
以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
【００１３】
＜撮像素子の構成例＞
図１は、本技術を適用した撮像素子の一実施の形態の構成例を示す図である。
【００１４】
図１に示す撮像素子１１は、例えば、センサ基板１２およびロジック基板１３が積層されて構成される積層型のCMOSイメージセンサである。また、撮像素子１１は、センサ基板１２を構成するシリコンウェハを製造する際の表面に対して反対側となる裏面から光が照射される裏面照射型のCMOSイメージセンサとなっている。
【００１５】
センサ基板１２には、光電変換を行う画素がアレイ状に形成された画素領域２１と、画素領域２１に設けられる複数の画素の駆動を制御するための制御回路２２とが形成されている。
【００１６】
ロジック基板１３には、センサ基板１２の各画素から出力される画素信号に対して各種の画像処理を施すためのロジック回路２３が形成されている。また、ロジック基板１３に、画素信号を一時的に記憶するためのメモリ回路が形成される構成でもよい。
【００１７】
なお、撮像素子１１は、センサ基板１２およびロジック基板１３とは別に、メモリ基板１４（図７参照）が積層される３層構造や、３層以上の基板からなる積層構造などを採用してもよい。
【００１８】
図２は、撮像素子１１の模式的な断面図が示されている。
【００１９】
図２に示すように、センサ基板１２は、配線層３１、半導体層３２、フィルタ層３３、およびオンチップレンズ層３４が積層されて構成される。ロジック基板１３は、配線層４１、および半導体層４２が積層されて構成される。
【００２０】
配線層３１には、画素を駆動ための駆動信号を伝送する配線や、画素から読み出した画素信号を伝送する配線などが形成される。また、配線層３１には、ロジック基板１３との接合面において、複数の電極パッド３５（図２の例では、３つの電極パッド３５−１乃至３５−３）が形成される。
【００２１】
半導体層３２には、画素領域２１に設けられる画素ごとに、フォトダイオードやトランジスタが形成される。また、半導体層３２には、制御回路２２を構成するトランジスタが形成される。
【００２２】
フィルタ層３３では、画素領域２１に設けられる画素ごとに、例えば、赤色、緑色、および青色の光を透過するカラーフィルタが配置される。
【００２３】
オンチップレンズ層３４では、画素領域２１に設けられる画素ごとに、フォトダイオードに光を集光するための小型のレンズが配置される。
【００２４】
配線層４１には、センサ基板１２から読み出した画素信号をロジック回路２３に伝送する配線や、外部から供給される制御信号をセンサ基板１２の制御回路２２に伝送する配線などが形成される。また、配線層４１には、センサ基板１２との接合面において、複数の電極パッド４３（図２の例では、３つの電極パッド４３−１乃至４３−３）が形成される。
【００２５】
半導体層４２には、ロジック回路２３を構成するトランジスタが形成される。
【００２６】
このように、センサ基板１２およびロジック基板１３が積層される積層構造の撮像素子１１は、センサ基板１２側の配線層３１の複数の電極パッド３５と、ロジック基板１３側の配線層４１の複数の電極パッド４３とが、機械的および電気的に接合（例えば、Cu-Cu接合）される。
【００２７】
そして、本実施の形態の撮像素子１１は、センサ基板１２をピックアップし、ロジック基板１３が形成されるウェハに対してCoWプロセスフローで接合する工程によって、センサ基板１２とロジック基板１３とが積層構造とされる製造方法により製造される。
【００２８】
例えば、撮像素子１１の製造方法では、１枚のシリコンウェハにおいてセンサ基板１２としてダイシングされる領域ごとに画素領域２１および制御回路２２が形成され、そのシリコンウェハをダイシングすることにより、個々のセンサ基板１２が切り出される。
【００２９】
そして、図３に示すように、それらのセンサ基板１２の中からKGD（Known Good Die）を選別し、即ち、良品のセンサ基板１２だけをピックアップする。続いて、そのセンサ基板１２を、ロジックウェハ５１においてロジック基板１３が形成される領域（この時点では、ロジック基板１３が個片化される前の、ロジック回路２３が形成された状態）にCoW接合する。このとき、不良品のセンサ基板１２（図中の×印）はピックアップされない。
【００３０】
その後、後述するように、ロジックウェハ５１に積層された状態でセンサ基板１２の薄肉化やカスタムなどが行われ、ロジックウェハ５１をダイシングすることにより、撮像素子１１が個片化される。
【００３１】
＜第１の構成例の撮像素子の製造方法＞
【００３２】
図４を参照して、第１の構成例の撮像素子の製造方法について説明する。
【００３３】
第１の工程において、シリコンウェハの表面にセンサ基板１２ごとの配線層３１が形成され、そのシリコンウェハがダイシングテープ５２上でダイシングされる。これにより、図４の上から１段目に示すように、複数のセンサ基板１２（この時点では、半導体層３２にフォトダイオードが形成され、表面側にトランジスタなどを形成する加工が施された状態で、裏面側に対する加工は行われていない状態）が個片化される。
【００３４】
第２の工程において、これらの複数のセンサ基板１２の中からKGDが選別されるとともに、ロジック基板１３を構成するロジック回路２３が複数形成されたロジックウェハ５１においてロジック回路２３のKGDが選別される。そして、図３を参照して説明したように、良品のセンサ基板１２をピックアップして、良品のロジック回路２３上にセンサ基板１２が高精度にCoW接合される。これにより、図４の上から２段目に示すように、ロジック基板１３が個片化される前のロジックウェハ５１に対して、複数のセンサ基板１２が積層される。
【００３５】
第３の工程において、図４の上から３段目に示すように、センサ基板１２の半導体層３２に対する薄肉化が施され、センサ基板１２をカスタムするための加工が施される。例えば、グラインダやCMP（Chemical Mechanical Polishing）などのような膜厚を減少させる各種の加工によって半導体層３２を薄くし、半導体層３２のフォトダイオード層を露出させる。その後、半導体層３２の裏面に対しフィルタ層３３およびオンチップレンズ層３４が積層される。
【００３６】
第４の工程において、ロジックウェハ５１に対するダイシングが施されることで、図４の上から４段目に示すように、センサ基板１２およびロジック基板１３が積層された撮像素子１１が製造される。
【００３７】
以上のような製造方法により、製造装置は、センサ基板１２とロジック基板１３とが積層構造とされている第１の構成例の撮像素子１１を製造することができる。
【００３８】
そして、この製造方法では、センサ基板１２を薄肉化するために支持基板へのWoW接合を行う工程が不要であり、従来よりも、製造工程を削減することができる。つまり、従来、ロジック基板をセンサ基板にCoW接合する工程と、センサ基板を薄肉化するために支持基板へのWoW接合との２回の接合を行う必要があった。これに対し、撮像素子１１の製造方法は、センサ基板１２のロジック基板１３へのCoW接合だけ行えばよく、その結果、撮像素子１１を低コストで製造することが可能となる。
【００３９】
また、一般的に、ロジック基板１３よりもセンサ基板１２の方が低歩留まりであることより、KGDを選別することによる最終的な歩留まりの向上を図ることができるという点で、従来の製造方法よりも、より有効な製造方法である。特に、撮像素子１１が、１インチや35mmフルサイズなどの大判のサイズであるとき、よりコスト的なメリットを受けることができる。
【００４０】
＜第２の構成例の撮像素子の製造方法＞
【００４１】
図５を参照して、第２の構成例の撮像素子の製造方法について説明する。
【００４２】
第１１の工程において、図４の第１の工程と同様の処理が行われ、図５の上から１段目に示すように、ダイシングテープ５２上で複数のセンサ基板１２が個片化される。
【００４３】
第１２の工程において、図４の第２の工程と同様の処理が行われ、図５の上から２段目に示すように、ロジックウェハ５１に対して複数のセンサ基板１２が積層される。
【００４４】
第１３の工程において、センサ基板１２の半導体層３２に対する薄肉化が施された後、例えば、酸化膜５３を成膜することによって、センサ基板１２の表面で平坦化を施す。このように、酸化膜５３によって平坦化することで、センサ基板１２どうしの間に生じる段差を解消することができる。その後、表面が平坦化された状態で、センサ基板１２をカスタムするための加工が施され、図５の上から３段目に示すように、フィルタ層３３およびオンチップレンズ層３４が積層される。なお、酸化膜５３によってセンサ基板１２どうしの間の段差を埋め込んだ後、平坦化を容易とするために段差の突起部分に対して施されるエッチング加工である反転加工を行ってもよい。
【００４５】
第１４の工程において、ロジックウェハ５１に対するダイシングが施される。このとき、隣り合うセンサ基板１２どうしの間隔より幅が狭いダイシングブレードを用いることにより、図５の上から４段目に示すように、センサ基板１２の側面に酸化膜５３が残った構造の撮像素子１１Ａが製造される。
【００４６】
以上のような製造方法により、製造装置は、センサ基板１２とロジック基板１３とが積層構造となり、センサ基板１２の側面が酸化膜５３によって固定された第２の構成例の撮像素子１１Ａを製造することができる。そして、撮像素子１１Ａは、図４を参照して上述したように、従来よりも製造工程を削減し、低コスト化を図ることができる。
【００４７】
なお、酸化膜５３によってセンサ基板１２どうしの間の段差を埋め込む処理は、センサ基板１２の半導体層３２に対する薄肉化が施された後だけでなく、例えば、薄肉化が施される前や、複数の薄肉化工程を行う途中であってもよい。また、酸化膜５３を成膜する以外にも、例えば、酸化膜５３以外の任意の膜を成膜したり、樹脂を塗布して樹脂膜を形成してもよく、その他の埋め込み材料で平坦化を行ってもよい。
【００４８】
＜第３の構成例の撮像素子の製造方法＞
【００４９】
図６を参照して、第３の構成例の撮像素子の製造方法について説明する。
【００５０】
第２１の工程において、図４の第１の工程と同様の処理が行われ、図６の上から１段目に示すように、ダイシングテープ５２上で複数のセンサ基板１２が個片化される。
【００５１】
第２２の工程において、図４の第２の工程と同様に、良品のセンサ基板１２をピックアップして、良品のロジック回路２３上にセンサ基板１２が高精度にCoW接合される。このとき、例えば、ロジックウェハ５１Ｂには、図４のロジックウェハ５１よりも大きなロジック回路２３が形成されており、それぞれのロジック回路２３に対応させて、図６の上から２段目に示すように、隣り合うセンサ基板１２どうしの間隔が広く配置される。
【００５２】
第２３の工程において、図４の第３の工程と同様の処理が行われ、図６の上から３段目に示すように、センサ基板１２が薄肉化されカスタムするための加工が施される。
【００５３】
第２４の工程において、図４の第４の工程と同様に、ロジックウェハ５１Ｂに対するダイシングが施される。このとき、ロジック基板１３Ｂは、図４のロジック基板１３よりもチップサイズが大きく、図６の上から４段目に示すように、相対的に、センサ基板１２がロジック基板１３Ｂよりも小さくなる。
【００５４】
以上のような製造方法により、製造装置は、センサ基板１２とロジック基板１３Ｂとが積層構造となり、センサ基板１２がロジック基板１３Ｂよりも小さなチップサイズの第３の構成例の撮像素子１１Ｂを製造することができる。そして、撮像素子１１Ｂは、図４を参照して上述したように、従来よりも製造工程を削減し、低コスト化を図ることができる。
【００５５】
＜第４の構成例の撮像素子の製造方法＞
【００５６】
図７を参照して、第４の構成例の撮像素子の製造方法について説明する。
【００５７】
第３１の工程において、図４の第１の工程と同様の処理が行われ、図７の上から１段目に示すように、ダイシングテープ５２−１上で複数のセンサ基板１２Ｃが個片化される。また、並行して、ダイシングテープ５２−２上で複数のメモリ基板１４が個片化される。メモリ基板１４には、例えば、画素信号を記憶するメモリ素子が形成される。
【００５８】
第３２の工程において、図４の第２の工程と同様の処理が行われ、図７の上から２段目に示すように、ロジックウェハ５１Ｃに対して複数のセンサ基板１２が積層されるとともに、ロジックウェハ５１Ｃに対して複数のメモリ基板１４が積層される。
【００５９】
第３３の工程において、図５の第１３の工程と同様の処理が行われ、酸化膜５３を成膜することによって、センサ基板１２Ｃおよびメモリ基板１４の表面で平坦化を施す。
【００６０】
第３４の工程において、図５の第１４の工程と同様の処理が行われ、図７の上から４段目に示すように、相対的に、センサ基板１２Ｃがロジック基板１３Ｃよりも小さくなるように、ロジックウェハ５１Ｃに対するダイシングが施される。
【００６１】
以上のような製造方法により、製造装置は、センサ基板１２Ｃおよびメモリ基板１４とロジック基板１３Ｃとが積層構造となり、センサ基板１２Ｃがロジック基板１３Ｃよりも小さな第４の構成例の撮像素子１１Ｃを製造することができる。そして、撮像素子１１Ｃは、図４を参照して上述したように、従来よりも製造工程を削減し、低コスト化を図ることができる。
【００６２】
なお、図７に示す撮像素子１１Ｃは、１つのロジック基板１３Ｃに対してセンサ基板１２Ｃおよびメモリ基板１４が積層される積層構造となっているが、例えば、１つのロジック基板１３Ｃに対して２つのセンサ基板１２Ｃが積層される積層構造としてもよい。または、１つのロジック基板１３Ｃに対してセンサ基板１２Ｃおよびメモリ基板１４以外に、その他の機能を備えた基板を積層してもよい。即ち、撮像素子１１Ｃは、１つのロジック基板１３Ｃに対して、センサ基板１２Ｃを含む複数の基板が積層された積層構造とすることができる。
【００６３】
＜第５の構成例の撮像素子の製造方法＞
【００６４】
図８を参照して、第５の構成例の撮像素子の製造方法について説明する。
【００６５】
第４１の工程において、図４の第１の工程と同様の処理が行われ、図８の上から１段目に示すように、ダイシングテープ５２上で複数のセンサ基板１２が個片化される。
【００６６】
第４２の工程において、図４の第２の工程と同様に、良品のセンサ基板１２をピックアップして、良品のロジック回路２３上にセンサ基板１２が高精度にCoW接合される。このとき、例えば、ロジックウェハ５１Ｄには、図８の上から２段目に示すように、図４のロジックウェハ５１よりも小さなロジック回路２３が形成されている。
【００６７】
第４３の工程において、図４の第３の工程と同様の処理が行われ、図８の上から３段目に示すように、センサ基板１２が薄肉化されカスタムするための加工が施される。
【００６８】
第４４の工程において、図４の第４の工程と同様に、ロジックウェハ５１Ｄに対するダイシングが施される。このとき、ロジック基板１３Ｄは、図４のロジック基板１３よりも実質的なチップサイズ（ロジック回路２３が形成され、ロジック基板１３としての機能を備えた領域のサイズ）が小さく、図８の上から４段目に示すように、相対的に、センサ基板１２がロジック基板１３Ｄよりも小さくなる。
【００６９】
以上のような製造方法により、製造装置は、センサ基板１２とロジック基板１３Ｄとが積層構造となり、センサ基板１２がロジック基板１３Ｄよりも実質的なチップサイズが大きな、つまり、ロジック基板１３Ｄがセンサ基板１２よりも実質的なチップサイズが小さな第５の構成例の撮像素子１１Ｄを製造することができる。そして、撮像素子１１Ｄは、図４を参照して上述したように、従来よりも製造工程を削減し、低コスト化を図ることができる。
【００７０】
＜第６の構成例の撮像素子の製造方法＞
【００７１】
図９および図１０を参照して、第６の構成例の撮像素子の製造方法について説明する。
【００７２】
第５１の工程において、シリコンウェハの表面にロジック基板１３Ｅごとのロジック回路２３および配線層４１が形成され、そのシリコンウェハがダイシングテープ５２上でダイシングされる。これにより、図９の上から１段目に示すように、複数のロジック基板１３Ｅが個片化される。
【００７３】
第５２の工程において、これらの複数のロジック基板１３Ｅの中からKGDが選別されるとともに、メモリ基板１４Ｅを構成するメモリ回路が複数形成されたメモリウェハ５４においてメモリ回路のKGDが選別される。そして、図３を参照して説明したように、良品のロジック基板１３Ｅをピックアップして、良品のメモリ回路上にロジック基板１３Ｅが高精度にCoW接合される。これにより、図９の上から２段目に示すように、メモリ基板１４Ｅが個片化される前のメモリウェハ５４に対して、複数のロジック基板１３Ｅが積層される。
【００７４】
第５３の工程において、図９の上から３段目に示すように、メモリ基板１４Ｅが隠れる程度の厚みとなるように、酸化膜５３を成膜する。
【００７５】
第５４の工程において、図９の上から４段目に示すように、酸化膜５３を貫通するようにTSV（Through-Silicon Via）加工を施して、金属材料による貫通電極５５が形成され、メモリウェハ５４のメモリ回路に形成される電極に接続される。
【００７６】
第５５の工程において、図４の第１の工程と同様の処理が行われ、図１０の上から１段目に示すように、ダイシングテープ５２上で複数のセンサ基板１２Ｅが個片化される。
【００７７】
第５６の工程において、これらの複数のセンサ基板１２Ｅの中からKGDが選別され、良品のセンサ基板１２Ｅをピックアップして、良品のメモリ回路に対して貫通電極５５を介して電気的にセンサ基板１２Ｅを接続する。これにより、図１０の上から２段目に示すように、メモリ基板１４Ｅが個片化される前のメモリウェハ５４に対して、複数のセンサ基板１２Ｅが酸化膜５３を介して積層される。
【００７８】
第５７の工程において、図４の第３の工程と同様の処理が行われ、図１０の上から３段目に示すように、センサ基板１２Ｅが薄肉化されカスタムするための加工が施される。
【００７９】
第５８の工程において、図４の第４の工程と同様に、メモリウェハ５４に対するダイシングが施されることで、図１０の上から４段目に示すように、センサ基板１２Ｅ、ロジック基板１３Ｅ、およびメモリ基板１４Ｅが積層された撮像素子１１Ｅが製造される。
【００８０】
以上のような製造方法により、製造装置は、センサ基板１２Ｅ、ロジック基板１３Ｅ、およびメモリ基板１４Ｅが積層された３層構造の第６の構成例の撮像素子１１Ｅを製造することができる。そして、撮像素子１１Ｅは、図４を参照して上述したように、従来よりも製造工程を削減し、低コスト化を図ることができる。
【００８１】
＜第７の構成例の撮像素子の製造方法＞
【００８２】
図１１および図１２を参照して、第７の構成例の撮像素子の製造方法について説明する。
【００８３】
第６１の工程において、図９の第５１の工程と同様の処理が行われ、図１１の上から１段目に示すように、ダイシングテープ５２上で複数のロジック基板１３Ｆが個片化される。
【００８４】
第６２の工程において、図９の第５２の工程と同様の処理が行われ、メモリ基板１４Ｆが個片化される前のメモリウェハ５４Ｆに対して、複数のロジック基板１３Ｆが積層される。このとき、複数のロジック基板１３Ｆは、逆向きに、即ち、配線層４１がメモリウェハ５４Ｆに対して反対側を向くように、メモリウェハ５４Ｆに積層される。
【００８５】
第６３の工程において、図１１の上から３段目に示すように、メモリ基板１４Ｆが隠れる程度の厚みとなるように、酸化膜５３を成膜する。
【００８６】
第６４の工程において、図１１の上から４段目に示すように、酸化膜５３を貫通するように貫通電極５６が形成され、メモリウェハ５４Ｆのメモリ回路に形成される電極、および、ロジック基板１３Ｆの配線層４１に形成される電極パッド４３に接続される。
【００８７】
第６５の工程において、図４の第１の工程と同様の処理が行われ、図１２の上から１段目に示すように、ダイシングテープ５２上で複数のセンサ基板１２Ｆが個片化される。
【００８８】
第６６の工程において、これらの複数のセンサ基板１２Ｆの中からKGDが選別され、良品のセンサ基板１２Ｆをピックアップして、良品のメモリ回路に対して貫通電極５６を介して電気的にセンサ基板１２Ｆを接続する。同時に、ロジック基板１３Ｆに対して貫通電極５６を介して電気的にセンサ基板１２Ｆを接続する。これにより、図１２の上から２段目に示すように、メモリ基板１４Ｆが個片化される前のメモリウェハ５４Ｆに対して、複数のセンサ基板１２Ｆが酸化膜５３を介して積層される。
【００８９】
第６７の工程において、図４の第３の工程と同様の処理が行われ、図１２の上から３段目に示すように、センサ基板１２Ｆが薄肉化されカスタムするための加工が施される。
【００９０】
第６８の工程において、図４の第４の工程と同様に、メモリウェハ５４Ｆに対するダイシングが施されることで、図１２の上から４段目に示すように、センサ基板１２Ｆ、ロジック基板１３Ｆ、およびメモリ基板１４Ｆが積層された撮像素子１１Ｆが製造される。
【００９１】
以上のような製造方法により、製造装置は、センサ基板１２Ｆ、ロジック基板１３Ｆ、およびメモリ基板１４Ｆが積層された３層構造の第７の構成例の撮像素子１１Ｆを製造することができる。そして、撮像素子１１Ｆは、図４を参照して上述したように、従来よりも製造工程を削減し、低コスト化を図ることができる。
【００９２】
ここで、撮像素子１１Ｆでは、ロジック基板１３Ｆの配線層４１がセンサ基板１２Ｆに向けられた状態で、ロジック基板１３Ｆおよびセンサ基板１２Ｆが積層構造とされている。一方、図１０の撮像素子１１Ｅでは、ロジック基板１３Ｅの配線層４１がメモリ基板１４Ｅに向けられおり、即ち、センサ基板１２Ｆに対して反対側に向けられた状態で、ロジック基板１３Ｅおよびセンサ基板１２Ｅが積層構造とされている。即ち、センサ基板１２と積層構造となる他の基板（例えば、ロジック基板１３やメモリ基板１４など）は、センサ基板１２に対して上向きでも下向きでも、どちらを向いた状態としてもよい。
【００９３】
＜第８の構成例の撮像素子の製造方法＞
【００９４】
図１３を参照して、第８の構成例の撮像素子の製造方法について説明する。
【００９５】
第７１の工程において、図４の第１の工程と同様の処理が行われ、図１３の上から１段目に示すように、ダイシングテープ５２上で複数のセンサ基板１２Ｇが個片化される。
【００９６】
第７２の工程において、図４の第２の工程と同様の処理が行われ、図１３の上から２段目に示すように、ロジックウェハ５１に対して複数のセンサ基板１２Ｇが積層される。
【００９７】
第７３の工程において、図４の第３の工程と同様の処理が行われ、図１３の上から３段目に示すように、センサ基板１２Ｇが薄肉化されカスタムするための加工が施される。このとき、フィルタ層３３（図２参照）に替えて、光を受光して電荷に変換する有機材料からなる有機光電変換膜３６が成膜される。
【００９８】
第７４の工程において、図４の第４の工程と同様に、ロジックウェハ５１に対するダイシングが施されることで、図１３の上から４段目に示すように、センサ基板１２Ｇおよびロジック基板１３が積層された撮像素子１１Ｇが製造される。
【００９９】
以上のような製造方法により、製造装置は、有機光電変換膜３６を備えて構成されるセンサ基板１２Ｇとロジック基板１３とが積層構造とされている第８の構成例の撮像素子１１Ｇを製造することができる。そして、撮像素子１１Ｇは、図４を参照して上述したように、従来よりも製造工程を削減し、低コスト化を図ることができる。
【０１００】
＜電子機器の構成例＞
上述したような撮像素子１１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
【０１０１】
図１４は、電子機器に搭載される撮像装置の構成例を示すブロック図である。
【０１０２】
図１４に示すように、撮像装置１０１は、光学系１０２、撮像素子１０３、信号処理回路１０４、モニタ１０５、およびメモリ１０６を備えて構成され、静止画像および動画像を撮像可能である。
【０１０３】
光学系１０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子１０３に導き、撮像素子１０３の受光面（センサ部）に結像させる。
【０１０４】
撮像素子１０３としては、上述した撮像素子１１が適用される。撮像素子１０３には、光学系１０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子１０３に蓄積された電子に応じた信号が信号処理回路１０４に供給される。
【０１０５】
信号処理回路１０４は、撮像素子１０３から出力された画素信号に対して各種の信号処理を施す。信号処理回路１０４が信号処理を施すことにより得られた画像（画像データ）は、モニタ１０５に供給されて表示されたり、メモリ１０６に供給されて記憶（記録）されたりする。
【０１０６】
このように構成されている撮像装置１０１は、上述した撮像素子１１を適用することで、例えば、より低価格を実現することができる。
【０１０７】
＜イメージセンサの使用例＞
図１５は、上述のイメージセンサ（撮像素子）を使用する使用例を示す図である。
【０１０８】
上述したイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
【０１０９】
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
【０１１０】
＜構成の組み合わせ例＞
なお、本技術は以下のような構成も取ることができる。
（１）
複数の画素が形成されるセンサ基板と、
少なくともロジック回路が形成されるロジック基板と
を備え、
前記センサ基板の良品をピックアップして、前記ロジック基板が個片化される前の、複数の前記ロジック回路が形成されたロジックウェハに対して接合する工程によって、前記センサ基板と前記ロジック基板とが積層構造とされている
固体撮像素子。
（２）
１つの前記ロジック基板に対して、前記センサ基板を含む複数の基板が積層された積層構造とされている
上記（１）に記載の固体撮像素子。
（３）
１つの前記ロジック基板に対して、前記センサ基板と、画素信号を記憶するメモリ回路が形成されるメモリ基板とが積層された積層構造とされている
上記（２）に記載の固体撮像素子。
（４）
前記センサ基板に積層される他の基板は、前記センサ基板側に配線層が向けられた状態で積層構造とされている
上記（３）に記載の固体撮像素子。
（５）
前記センサ基板に積層される他の基板は、前記センサ基板に対して反対側に配線層が向けられた状態で積層構造とされている
上記（３）に記載の固体撮像素子。
（６）
前記ロジックウェハに対して複数の前記センサ基板が接合され、複数の前記センサ基板どうしの間の段差を埋め込んで平坦化する平坦化膜が形成された状態で、前記センサ基板をカスタムするための加工が施されることによって前記センサ基板が形成されている
上記（１）から（５）までのいずれかに記載の固体撮像素子。
（７）
前記平坦化膜で複数の前記センサ基板どうしの間の段差を埋め込んだ後、その段差の突起部分に対して反転加工が行われる
上記（６）に記載の固体撮像素子。
（８）
前記センサ基板を前記ロジックウェハに対して接合する際に、それぞれの接合面に配置される電極パッドどうしが電気的に接合される
上記（１）から（７）までのいずれかに記載の固体撮像素子。
（９）
前記センサ基板および前記ロジック基板は、互いの間に設けられる酸化膜を貫通する貫通電極を介して電気的に接合される
上記（１）から（８）までのいずれかに記載の固体撮像素子。
（１０）
前記センサ基板は、光を受光して電荷に変換する有機材料からなる有機光電変換膜を有して構成される
上記（１）から（９）までのいずれかに記載の固体撮像素子。
（１１）
前記センサ基板は、前記ロジック基板よりも相対的に小さいチップサイズである
上記（１）から（１０）までのいずれかに記載の固体撮像素子。
（１２）
前記ロジック基板は、前記センサ基板よりも相対的に小さいチップサイズである
上記（１）から（１０）までのいずれかに記載の固体撮像素子。
（１３）
複数の画素が形成されるセンサ基板と、少なくともロジック回路が形成されるロジック基板とを備える固体撮像素子を製造する製造装置が、
前記センサ基板の良品をピックアップして、前記ロジック基板が個片化される前の、複数の前記ロジック回路が形成されたロジックウェハに対して接合する工程によって前記センサ基板と前記ロジック基板とを積層構造とすること
を含む製造方法。
（１４）
複数の画素が形成されるセンサ基板と、
少なくともロジック回路が形成されるロジック基板と
を有し、
前記センサ基板の良品をピックアップして、前記ロジック基板が個片化される前の、複数の前記ロジック回路が形成されたロジックウェハに対して接合する工程によって、前記センサ基板と前記ロジック基板とが積層構造とされている
固体撮像素子を備える電子機器。
【０１１１】
なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
【符号の説明】
【０１１２】
１１  撮像素子，  １２  センサ基板，  １３  ロジック基板，  １４  メモリ基板，  ２１  画素領域，  ２２  制御回路，  ２３  ロジック回路，  ３１  配線層，  ３２  半導体層，  ３３  フィルタ層，  ３４  オンチップレンズ層，  ３５  電極パッド，  ３６  有機光電変換膜，  ４１  配線層，  ４２  半導体層，  ４３  電極パッド，  ５１  ロジックウェハ，  ５２  ダイシングテープ，  ５３  酸化膜，  ５４  メモリウェハ，  ５５  貫通電極
【図１】
2020053654.tif 000003
【図２】
2020053654.tif 000004
【図３】
2020053654.tif 000005
【図４】
2020053654.tif 000006
【図５】
2020053654.tif 000007
【図６】
2020053654.tif 000008
【図７】
2020053654.tif 000009
【図８】
2020053654.tif 000010
【図９】
2020053654.tif 000011
【図１０】
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【図１１】
2020053654.tif 000013
【図１２】
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【図１３】
2020053654.tif 000015
【図１４】
2020053654.tif 000016
【図１５】
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