(57)【要約】【課題】オン抵抗の低減と、小型化が可能な半導体素子及び半導体装置を提供する。【解決手段】電気回路を保護するための半導体スイッチに用いられる半導体素子であって、半導体基板ＳＢと、半導体基板ＳＢに設けられるＭＯＳトランジスタＴｒと、半導体基板ＳＢの表面２ａ側に設けられるソース電極ＳＥと、を備える。ＭＯＳトランジスタＴｒは、ソース電極ＳＥに接続されるｎ型のソース領域８と、ソース領域８から離して配置されるｎ型のドリフト領域２１と、ソース領域８とドリフト領域２１との間に配置されるｐ型のウェル領域３１と、を有する。ソース電極ＳＥとウェル領域３１との間にソース領域８が介在する。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に設けられる電界効果トランジスタと、
前記半導体基板の一方の面側に設けられる第１電極と、を備え、
前記電界効果トランジスタは、
前記第１電極に接続される第１導電型の電極領域と、
前記電極領域から離して配置される第１導電型のドリフト領域と、
前記電極領域と前記ドリフト領域との間に配置される第２導電型のウェル領域と、を有し、
前記第１電極と前記ウェル領域との間に前記電極領域が介在する、半導体素子。
【請求項２】
前記第１電極と前記電極領域との間に設けられるバリアメタル、をさらに備える請求項１に記載の半導体素子。
【請求項３】
前記半導体基板の他方の面側に設けられる第２電極、をさらに備える請求項１又は２に記載の半導体素子。
【請求項４】
前記電界効果トランジスタは、
前記ウェル領域と前記ドリフト領域とからなり、前記第２電極に電気的に接続される第１ボディダイオードと、
前記ウェル領域と前記電極領域とからなり、前記第１電極に電気的に接続される第２ボディダイオードと、を有する請求項３に記載の半導体素子。
【請求項５】
前記電界効果トランジスタは、
前記電極領域の表面から前記ウェル領域を貫通するトレンチと、
前記トレンチ内に配置されるゲート絶縁膜と、
前記ゲート絶縁膜を介して前記トレンチ内に埋め込まれるゲート電極と、を有する請求項１から４のいずれか１項に記載の半導体素子。
【請求項６】
前記電界効果トランジスタは、
前記ゲート電極に電気的に接続するゲート電極パッドと、を備える請求項５に記載の半導体素子。
【請求項７】
前記半導体基板に設けられる温度検出素子、をさらに備える請求項１から６のいずれか１項に記載の半導体素子。
【請求項８】
前記温度検出素子は、
第１導電型層と、前記第１導電型層に接続する第２導電型層とを含むダイオードを有する、請求項７に記載の半導体素子。
【請求項９】
前記半導体基板に設けられる電流検出素子、をさらに備える請求項１から７のいずれか１項に記載の半導体素子。
【請求項１０】
前記電流検出素子は、電流検出用電界効果トランジスタである、請求項９に記載の半導体素子。
【請求項１１】
前記半導体基板は、第１導電型の第１半導体層上に前記第１半導体層より不純物濃度が低い第１導電型の第２半導体層を有する請求項１に記載の半導体素子。
【請求項１２】
電界効果トランジスタと、
前記電界効果トランジスタに内蔵され、前記電界効果トランジスタのドレインに接続される第１ボディダイオードと、
前記電界効果トランジスタに内蔵され、前記電界効果トランジスタのソースに接続される第２ボディダイオードと、を備え、
前記第１ボディダイオードの順方向と第２ボディダイオードの順方向は互いに逆であり、
前記第１ボディダイオード及び前記第２ボディダイオードは互いに直列に接続される、半導体素子。
【請求項１３】
請求項１から１２のいずれか１項に記載の半導体素子と、
前記半導体素子を保護するための保護素子と、を備え、
前記保護素子は、前記半導体素子よりも耐圧が低いツェナーダイオードを有する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及び半導体装置に関する。
【背景技術】
【０００２】
自動車電装用の駆動回路では、電子制御ユニット（ＥＣＵ）等の破壊を防止するため、上流側に半導体スイッチが配置されている。駆動回路等に異常が発生すると、半導体スイッチで回路を遮断し、ＥＣＵを保護する。また、自動車等に使用される電気回路において、バッテリを誤って逆向きに接続することもあるため、ＥＣＵ等の破壊を防止する技術が求められている。
【０００３】
従来、電気回路等の破壊防止のために、単体のｎ型ＭＯＳ（ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ等を双方向に配置して半導体スイッチを構成した集積回路が用いられる。バッテリを逆向きに接続した場合の破壊を防ぐため、従来の集積回路では、例えば、ＭＯＳトランジスタのソース電極と、第２ＭＯＳトランジスタのソース電極とが接続される。また、ＭＯＳトランジスタ及び第２ＭＯＳトランジスタにはそれぞれ、導通方向が逆方向になるようにボディダイオード（寄生ダイオード）が接続される。このような集積回路を半導体スイッチとして用いる場合、通常使用時にはＭＯＳトランジスタ及び第２ＭＯＳトランジスタを導通状態にして通電する。この場合、ＭＯＳトランジスタは通常方向の接続であるが、第２ＭＯＳトランジスタは逆方向の接続となる。第２ＭＯＳトランジスタでは、ゲート電圧を高くすることで導通状態にすることができる。また、第２ＭＯＳトランジスタのボディダイオードは順方向の接続となるので、ボディダイオードを通しても電流が流れる。
【０００４】
半導体スイッチ等を構成する集積回路は、負荷等の異常により大電流が流れた場合、ＭＯＳトランジスタ及び第２ＭＯＳトランジスタを遮断状態にして負荷等の破壊を防止する。また、バッテリ逆接時では、ＭＯＳトランジスタのボディダイオードが順方向接続となり、電流が逆流する可能性がある。そのため、第２ＭＯＳトランジスタを遮断状態とすることで、集積回路を通して電源に接続された電気回路及び配線等の破壊を防止する。
【０００５】
なお、特許文献１の図１、図５及び段落００１８には、第１のＭＯＳＦＥＴ（ＭＯＳ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）素子領域と第２のＭＯＳＦＥＴ素子領域が１つの基板（半導体チップ）に設けられていることが記載されている。また、特許文献１の図３及び段落００３８には、２つのＭＯＳＦＥＴを用いたバッテリ逆接防止回路が記載されている。
特許文献２の図２２、図３０、段落００１５、０１０５には、半導体チップに２つのＭＯＳＦＥＴ領域を備え、２つのＭＯＳＦＥＴ領域の境界にはｎ＋型チャネルストッパ領域またはトレンチによる分離領域を備えていることが記載されている。また、特許文献２の図２３には、２つのＭＯＳＦＥＴを用いたバッテリ逆接防止回路が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−８８００６号公報
【特許文献２】特開２０１６−２１５３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
複数のＭＯＳＦＥＴを直列に接続した回路では、ＭＯＳＦＥＴの数に応じて、オン抵抗と回路面積が増大する傾向がある。バッテリ逆接防止回路において、オン抵抗の低減と、小型化が望まれている。
本発明は上記課題に着目してなされたものであって、オン抵抗の低減と、小型化が可能な半導体素子及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の一態様に係る半導体素子は、半導体基板と、半導体基板に設けられる電界効果トランジスタと、半導体基板の一方の面側に設けられる第１電極と、を備える。電界効果トランジスタは、第１電極に接続される第１導電型の電極領域と、電極領域から離して配置される第１導電型のドリフト領域と、電極領域とドリフト領域との間に配置される第２導電型のウェル領域と、を有する。第１電極とウェル領域との間に電極領域が介在する。
【０００９】
本発明の別の態様に係る半導体素子は、電界効果トランジスタと、電界効果トランジスタに内蔵され、電界効果トランジスタのドレインに接続される第１ボディダイオードと、電界効果トランジスタに内蔵され、電界効果トランジスタのソースに接続される第２ボディダイオードと、を備える。第１ボディダイオードの順方向と第２ボディダイオードの順方向は互いに逆である。第１ボディダイオード及び第２ボディダイオードは互いに直列に接続される。
本発明の一態様に係る半導体装置は、上記の半導体素子と、半導体素子を保護するための保護素子と、を備える。保護素子は、半導体素子よりも耐圧が低いツェナーダイオードを有する。
【発明の効果】
【００１０】
本発明によれば、オン抵抗の低減と、小型化が可能な半導体素子及び半導体装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の実施形態１に係る半導体素子の構成例を示す回路図である。
【図２】図２は、本発明の実施形態１に係る半導体素子の構成例を示す平面図である。
【図３】図３は、本発明の実施形態１に係る半導体素子の活性領域と外周部とを含む領域の構成例を示す平面図である。
【図４】図４は、図３に示す平面図をＩＶ−ＩＶ’線で切断した断面図である。
【図５】図５は、図４に示したＭＯＳトランジスタを拡大した断面図である。
【図６】図６は、図３に示す平面図をＶＩ−ＶＩ’線で切断した断面図である。
【図７】図７は、図３に示す平面図をＶＩＩ−ＶＩＩ’線で切断した断面図である。
【図８】図８は、図２に示す平面図をＶＩＩＩ−ＶＩＩＩ’線で切断した断面図である。
【図９】図９は、本発明の実施形態１の変形例１に係るＭＯＳトランジスタの構成を示す断面図である。
【図１０】図１０は、本発明の実施形態１の変形例２に係るＭＯＳトランジスタの構成を示す断面図である。
【図１１】図１１は、本発明の実施形態１の変形例３に係るＭＯＳトランジスタの構成を示す断面図である。
【図１２】図１２は、本発明の実施形態２に係る半導体素子の構成を示す平面図である。
【図１３】図１３は、本発明の実施形態２に係る半導体素子の構成例を示す回路図である。
【図１４】図１４は、本発明の実施形態２に係る温度検出素子の構成例を示す平面図である。
【図１５】図１５は、本発明の実施形態２に係る温度検出素子の構成例を示す断面図である。
【図１６】図１６は、本発明の実施形態３に係る半導体素子の構成を示す平面図である。
【図１７】図１７は、本発明の実施形態３に係る半導体素子の構成を示す回路図である。
【図１８】図１８は、本発明の実施形態３に係る電流検出用電極パッドＣｓとその近傍の構成例を示す平面図である。
【図１９】図１９は、本発明の実施形態３に係る電流検出用電極パッドＣｓとその近傍の構成例を示す断面図である。
【図２０】図２０は、本発明の実施形態３の変形例４に係る半導体素子の構成を示す平面図である。
【図２１】図２１は、本発明の実施形態３の変形例４に係る半導体素子の構成を示す回路図である。
【図２２】図２２は、本発明の実施形態４に係る半導体装置の構成例を示す回路図である。
【発明を実施するための形態】
【００１２】
以下に本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各装置や各部材の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判定すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１３】
また、以下の説明では、Ｚ軸の正方向を「上」と称し、Ｚ軸の負方向を「下」と称する場合がある。「上」及び「下」は、必ずしも地面に対する鉛直方向を意味しない。つまり、「上」及び「下」の方向は、重力方向に限定されない。「上」及び「下」は、領域、層、膜及び基板等における相対的な位置関係を特定する便宜的な表現に過ぎず、本発明の技術的思想を限定するものではない。例えば、紙面を１８０度回転すれば「上」が「下」に、「下」が「上」になることは勿論である。
【００１４】
また、以下の説明では、Ｘ軸方向、Ｙ軸方向及びＺ軸方向の文言を用いて、方向を説明する場合がある。例えば、Ｘ軸方向及びＹ軸方向は、後述する支持基板１の一方の面１ａに平行な方向である。Ｚ軸方向は、後述する半導体素子１００の厚さ方向である。Ｚ軸方向は、Ｘ軸方向、Ｙ軸方向及びＺ軸方向は、互いに直交する。また、以下の説明において、「平面視」とは、支持基板１の一方の面１ａの法線方向（すなわち、Ｚ軸方向）から見ることを意味する。
【００１５】
また、以下の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。またｐやｎに付す＋や−は、＋及び−が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。ただし同じｐとｐとが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。
【００１６】
（実施形態１）
（半導体素子の回路構成）
図１は、本発明の実施形態１に係る半導体素子の構成例を示す回路図である。本発明の実施形態１に係る半導体素子１００は、例えば、電源部ＢＴの逆接続が原因で負荷ＬＣＴが破壊されることを防ぐために、電源部ＢＴと負荷ＬＣＴとの間に接続される半導体スイッチである。逆接続とは、正極と負極とを通常とは逆に接続することである。負荷ＬＣＴの種類は限定されないが、一例を挙げると、自動車に取り付けられる電子制御ユニット（ＥＣＵ：Ｅｌｅｃｔｒｏｎｉｃ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）である。図１は、電源部ＢＴの正極及び負極を負荷ＬＣＴに正しく接続した（すなわち、通常接続した）例を示している。
【００１７】
図１に示すように、半導体素子１００は、ＭＯＳトランジスタＴｒを備える。ＭＯＳトランジスタＴｒは、大電力を取り扱うように設計された、ｎチャネル型のパワーＭＯＳＦＥＴである。ＭＯＳトランジスタＴｒは、第１ボディダイオードＢＤ１と、第２ボディダイオードＢＤ２と、を有する。
第１ボディダイオードＢＤ１は、ＭＯＳトランジスタＴｒに内蔵される。第１ボディダイオードＢＤ１は、後述のウェル領域３１（図４、図５参照）とドリフト領域２１（図４、図５参照）との間に形成される寄生ダイオードである。第１ボディダイオードＢＤ１の順方向は、ＭＯＳトランジスタＴｒのソースＳからドレインＤへ向かう方向である。すなわち、第１ボディダイオードＢＤ１は、ウェル領域３１とドリフト領域２１とからなり、裏面電極１１に電気的に接続されている。第２ボディダイオードＢＤ２も、ＭＯＳトランジスタＴｒに内蔵される。第２ボディダイオードＢＤ２は、ウェル領域３１とソース領域８（図４、図５参照）との間に形成される寄生ダイオードである。第２ボディダイオードＢＤ２の順方向は、ＭＯＳトランジスタＴｒのドレインＤからソースＳへ向かう方向である。すなわち、第２ボディダイオードＢＤ２は、ウェル領域３１とソース領域８とからなり、ソース電極ＳＥに電気的に接続されている。第１ボディダイオードＢＤ１と、第２ボディダイオードＢＤ２は、順方向が互いに逆となっている。第１ボディダイオードＢＤ１のアノードと、第２ボディダイオードＢＤ２のアノードとが互いに接続されている。
【００１８】
ｎチャネル型のＭＯＳＦＥＴは、通常、ドレインが高電位側に接続され、ソースが低位電位側に接続される。例えば、ＭＯＳトランジスタＴｒのドレインＤは、電源部ＢＴの正極に接続され、ＭＯＳトランジスタＴｒのソースＳは、負荷ＬＣＴの電源入力用端子に接続される。電源部ＢＴから負荷ＬＣＴへの電流経路において、第１ボディダイオードＢＤ１は逆方向の接続となり、第２ボディダイオードＢＤ２は順方向の接続となっている。ＭＯＳトランジスタＴｒのゲートＧは、制御素子（図示せず）に接続される。ＭＯＳトランジスタＴｒのオン、オフ（すなわち、ドレインＤ−ソースＳ間の導通状態）は、制御素子によって制御される。
【００１９】
（半導体素子の回路動作）
電源部ＢＴが負荷ＬＣＴに通常接続されると、制御素子からＭＯＳトランジスタＴｒにゲートＧをオンにする電圧信号が送信される。これにより、図１の２点鎖線で示すように、電流Ｉは、電源部ＢＴからＭＯＳトランジスタＴｒを通って負荷ＬＣＴに流れる。一方、電源部ＢＴの正極及び負極が負荷ＬＣＴに誤って接続される（すなわち、逆接続される）と、電源部ＢＴによりソースＳの電位が高くなるため、ＭＯＳトランジスタＴｒを動作させようと、ゲートＧをオンにして電圧を印加してもゲートＧとソースＳとの間に印加される印加電圧が小さくなる。このため、充分な電流Ｉを流すことができなくなる、もしくはＭＯＳトランジスタＴｒが動作できなくなる。逆接続の場合、第１ボディダイオードＢＤ１は順方向の接続となるが、第２ボディダイオードＢＤ２は逆方向の接続となる。これにより、半導体素子１００は、ＭＯＳトランジスタＴｒを通る経路と、第１ボディダイオードＢＤ１及び第２ボディダイオードＢＤ２を通る経路の両方において、電流を遮断することができる。
【００２０】
電源部ＢＴが負荷ＬＣＴに逆接続されているか否かは、制御素子が検出する。例えば、電源部ＢＴが負荷ＬＣＴに逆接続されると、ＭＯＳトランジスタＴｒのソース電位は通常接続時よりも高くなり、電源部ＢＴの正極とほぼ同じ電位となる。制御素子は、ＭＯＳトランジスタＴｒのソース電位を検出し、検出した値を予め設定した管理値と比較することで、電源部ＢＴが負荷ＬＣＴに逆接続されているか否かを判断することができる。
また、制御素子は、半導体素子１００の逆接続時だけでなく、通常接続時においても、半導体素子１００に異常を検出すると、ＭＯＳトランジスタＴｒにゲートＧをオフにする電圧信号を送信する。例えば、半導体素子１００を流れる電流Ｉが予め設定した管理値を超えると、制御素子は、ＭＯＳトランジスタＴｒにゲートＧをオフにする電圧信号を送信する。これにより、半導体素子１００は、ＭＯＳトランジスタＴｒを通る経路と、第１ボディダイオードＢＤ１及び第２ボディダイオードＢＤ２を通る経路の両方において、電流を遮断することができる。
【００２１】
（半導体素子の構造）
図２は、本発明の実施形態１に係る半導体素子の構成例を示す平面図である。図３は、本発明の実施形態１に係る半導体素子の活性領域と外周部とを含む領域の構成例を示す平面図である。図３は、図２の破線で囲む領域ＡＲ１１を拡大するとともに、層間絶縁膜９とソース電極ＳＥの図示を省略して示している。図４は、図３に示す平面図をＩＶ−ＩＶ’線で切断した断面図である。図５は、図４に示したＭＯＳトランジスタを拡大した断面図である。図６は、図３に示す平面図をＶＩ−ＶＩ’線で切断した断面図である。図７は、図３に示す平面図をＶＩＩ−ＶＩＩ’線で切断した断面図である。図８は、図２に示す平面図をＶＩＩＩ−ＶＩＩＩ’線で切断した断面図である。
【００２２】
図２から図８に示すように、実施形態１に係る半導体素子１００は、半導体基板ＳＢを備える。ＭＯＳトランジスタＴｒは、半導体基板ＳＢに設けられている。例えば、半導体基板ＳＢは、支持基板１と、支持基板１の一方の面（以下、表面）１ａ上に形成された半導体層２とを有する。支持基板１は、シリコン（Ｓｉ）で形成された単結晶のＳｉ基板である。半導体層２は、支持基板１の一方の面（例えば、表面）１ａ上にエピタキシャル成長法で形成された単結晶のＳｉ層である。支持基板１及び半導体層２は、それぞれ、リン（Ｐ）等のｎ型不純物を含むｎ型半導体である。支持基板１は、半導体層２よりもｎ型不純物の濃度が高い。支持基板１はｎ＋領域、半導体層２はｎ領域である。
【００２３】
支持基板１の厚さは例えば４０μｍ以上２６０μｍ以下であってよく、半導体層２の厚さは例えば４μｍ以上１５μｍ以下であってよい。支持基板１の厚さは薄いほど電気的特性が向上するが、薄くなるほど製造工程において取り扱いが難しくなり、生産性や半導体素子の良品率が低下する可能性がある。半導体層２の厚さは電源部ＢＴの電圧によって異なり、接続する電源部ＢＴの電圧以上の耐圧を保つことができる厚さが必要となる。
また、支持基板１の不純物濃度は、例えば、１×１０１９／ｃｍ３以上１×１０２０／ｃｍ３以下であってよい。半導体層２の不純物濃度は、例えば、２×１０１５／ｃｍ３以上２×１０１７／ｃｍ３以下であってよい。半導体層２の不純物濃度は電源部ＢＴの電圧によって異なり、接続する電源部ＢＴの電圧以上の耐圧を有し、所望のオン抵抗を得ることができる不純物濃度とすることが必要となる。
半導体素子の活性領域５００は後述するソース電極ＳＥが設けられた領域とし、半導体素子の外周部６００はソース電極ＳＥより外側の領域とする。
【００２４】
図４及び図５に示すように、半導体層２には、ボロン（Ｂ）等のｐ型不純物を含むｐ型のウェル領域３１が設けられている。ウェル領域３１は、半導体素子１００の活性領域５００に設けられている。活性領域５００は、ＭＯＳトランジスタＴｒが設けられている領域である。活性領域５００は、素子領域と呼んでもよい。また、図６から図８に示すように、半導体層２には、ｐ型のリサーフ領域３２と、ｐ型のチャネルストッパ領域３３とが設けられている。リサーフ領域３２は、半導体素子１００の活性領域５００と外周部６００にまたがって設けられている。チャネルストッパ領域３３は、半導体素子１００の外周部６００に設けられている。半導体素子１００の外周部６００は、活性領域５００を平面視で囲む領域である。
【００２５】
ウェル領域３１とチャネルストッパ領域３３とにおいて、半導体層２の一方の面（以下、表面）２ａからの深さは互いに同一である。リサーフ領域３２の表面２ａからの深さは、ウェル領域３１の表面２ａからの深さよりも深い。リサーフ領域３２のｐ型不純物の濃度は、ウェル領域３１の不純物濃度より低い、又はほぼ同じである。
【００２６】
図３から図５に示すように、ＭＯＳトランジスタＴｒは、トレンチゲート構造で縦型構造のＭＯＳトランジスタである。ＭＯＳトランジスタＴｒは、半導体層２の表面２ａからｐ型のウェル領域３１を貫通するように設けられたトレンチ２Ｔと、トレンチ２Ｔの内壁に沿って設けられたゲート絶縁膜５と、ゲート絶縁膜５上に設けられ、ゲート絶縁膜５を介してトレンチ２Ｔ内に埋め込まれたゲート電極６と、ウェル領域３１上に設けられたｎ型のソース領域（ｎ＋領域）８と、ウェル領域３１下に設けられたｎ型のドリフト領域（ｎ領域）２１と、を有する。ドリフト領域２１は、半導体層２に設けられている。
【００２７】
ゲート絶縁膜５は、半導体層２に設けられたトレンチ２Ｔの底面及び側面を覆っている。ゲート絶縁膜５は、例えばシリコン酸化（ＳｉＯ２）膜である。また、ゲート電極６は、ゲート絶縁膜５を介してトレンチ２Ｔを埋め込んでいる。また、ゲート電極６の一部は、絶縁膜で覆われた半導体層２上に引き出されて、ゲート配線ＧＬに電気的に接続している。半導体層２上に引き出されたゲート電極６は、端部でそれぞれが接続している。半導体層２上に引き出されたゲート電極の端部が接続している箇所は、半導体素子１００の活性領域５００を平面視で取り囲むように設けてもよい。ゲート電極６は、例えばポリシリコン（ｐｏｌｙ−Ｓｉ）膜で形成されている。なお、図２に示すゲート配線ＧＬは、図面を簡略にするため１本の線で表す。
【００２８】
ゲート電極６上には、絶縁膜１４が設けられている。絶縁膜１４は、高温シリコン酸化膜（ＨＴＯ：ｈｉｇｈ  ｔｅｍｐｅｒａｔｕｒｅ  ｏｘｉｄｅ）である。また、絶縁膜１４上には、層間絶縁膜９が設けられている。層間絶縁膜９は、ボロン及びリンを含むシリコン酸化膜（ＢＰＳＧ膜）である。
また、ウェル領域３１の上部の絶縁膜１４および層間絶縁膜９には、ソース領域８に接続するプラグ電極１３が設けられている。例えば、図５に示すように、絶縁膜１４及び層間絶縁膜９には、ソース領域８を底面とするコンタクト９Ｔが設けられている。コンタクト９Ｔの底面及び側面にバリアメタル１２が設けられている。また、バリアメタル１２を介してコンタクト９Ｔにプラグ電極１３が埋め込まれている。これにより、プラグ電極１３は、バリアメタル１２を介してソース領域８と電気的に接続している。
【００２９】
層間絶縁膜９上及びプラグ電極１３上には、ソース電極ＳＥが設けられている。ソース電極ＳＥは、プラグ電極１３に接続している。図２に示すように、ソース電極ＳＥの平面視による形状（以下、平面形状）は、例えば矩形である。矩形の角部は丸まっていてもよい。ソース電極ＳＥは、半導体素子１００の活性領域５００に設けられている。また、半導体素子１００の外周部６００には、ゲート電極パッドＧＥが設けられている。ゲート電極パッドＧＥの平面形状は、例えば矩形である。ソース電極ＳＥの面積は、ゲート電極パッドＧＥの面積よりも大きい。
支持基板１の他方の面（以下、裏面）１ｂには、裏面電極１１が設けられている。裏面電極１１は、例えば、アルミニウムを主成分とするアルミニウム合金、金などの導電膜、あるいはこれらの積層膜であってもよい。
なお、ソース電極ＳＥは、図１に示したＭＯＳトランジスタＴｒのソースＳに相当する。ゲート電極パッドＧＥは、図１に示したＭＯＳトランジスタのゲートＧに相当する。裏面電極１１は、図１に示したＭＯＳトランジスタＴｒのドレインＤに相当する。
【００３０】
図６から図８に示すように、半導体素子１００の外周部６００には、リサーフ領域３２の一部と、チャネルストッパ領域３３と、ＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）膜１５と、半導体層２上に引き出されたゲート電極６と、フィールドプレート６Ａと、ゲート配線ＧＬとが設けられている。ゲート配線ＧＬは、ゲート電極６と、ゲート電極パッドＧＥとを電気的に接続する配線である。ゲート配線ＧＬは、層間絶縁膜９上に設けられている。ゲート配線ＧＬは、層間絶縁膜９に設けられたコンタクトホールを介して、ゲート電極６に接続している。図２に示すように、ＬＯＣＯＳ膜１５とゲート配線ＧＬは、半導体素子１００の活性領域５００を平面視で囲んでいる。
【００３１】
フィールドプレート６Ａは、例えばポリシリコン（ｐｏｌｙ−Ｓｉ）膜で設けられている。フィールドプレート６Ａは、ゲート電極６と同一レイヤーに形成されており、ゲート電極６と同一工程で同時に形成される。なお、ゲート電極６と、フィールドプレート６Ａは、電気的に分離されており、それぞれ異なる電位に固定される。例えば、ゲート電極６は、ＭＯＳトランジスタＴｒをオン、オフするゲート電位に固定される。フィールドプレート６Ａは、ドレイン電位に固定される。ゲート電極６と同様に、フィールドプレート６Ａ上にも絶縁膜１４が設けられている。
【００３２】
ゲート配線ＧＬは、配線として機能するだけでなく、メタルのフィールドプレートとしても機能する。また、フィールドプレート６Ａだけでなく、半導体層２上に引き出されたゲート電極６も、ポリシリコンのフィールドプレートとして機能する。メタルのフィールドプレート及びポリシリコンのフィールドプレートは、半導体層２の表面２ａ及びその近傍の電界強度を緩和でき、半導体層２の表面２ａ及びその近傍に形成される空乏層を水平方向に延び易くする機能を有する。これにより、半導体素子１００の外周部６００の耐圧を高めることができる。
【００３３】
また、ウェル領域３１はトレンチ２Ｔよりも浅く形成されているのに対して、リサーフ領域３２はトレンチ２Ｔよりも深く形成されている。これにより、リサーフ領域３２がウェル領域３１と同じ深さで形成されている場合と比べて、リサーフ領域３２は空乏層を水平方向と深さ方向の両方へより広く延ばすことができる。これにより、半導体素子１００の外周部６００の耐圧をさらに高めることができる。
このように、半導体素子１００の外周部６００では、チャネルストッパ領域３３と、リサーフ領域３２と、ＬＯＣＯＳ膜１５と、フィールドプレート６Ａが耐圧構造部として機能する。また、半導体素子１００の外周部６００では、半導体層２上に引き出されたゲート電極６（ポリシリコンのフィールドプレート）や、ゲート配線ＧＬ（メタルのフィールドプレート）も、耐圧構造部として機能する。
【００３４】
図３に示したように、ゲート電極６及びプラグ電極１３は、それぞれ一方向（例えば、Ｙ軸方向）に延設されている。また、ゲート電極６及びプラグ電極１３は、一方向と平面視で直交する他方向（例えば、Ｘ軸方向）に交互に並んでいる。
ゲート電極６は、半導体素子１００の活性領域５００から外周部６００まで延設されている。図６に示したように、ゲート電極６は、半導体素子１００の外周部６００において、トレンチ２Ｔ内から半導体層２上に引き出されている。上述したように、半導体層２上に引き出されたゲート電極６は、ポリシリコンのフィールドプレートとして機能する。一方、プラグ電極１３は、半導体素子１００の活性領域５００にのみ設けられており、外周部６００まで延設されてはいない。図７に示したように、プラグ電極１３は、コンタクト９Ｔ内にのみ設けられている。
【００３５】
以上説明したように、本発明の実施形態１に係る半導体素子１００は、電気回路を保護するための半導体スイッチに用いられる半導体素子であって、半導体基板ＳＢと、半導体基板ＳＢに設けられる電界効果トランジスタ（例えば、ＭＯＳトランジスタＴｒ）と、半導体基板ＳＢの一方の面（例えば、表面２ａ）側に設けられる第１電極（例えば、ソース電極ＳＥ）と、を備える。ＭＯＳトランジスタＴｒは、ソース電極ＳＥに接続される第１導電型（例えば、ｎ型）の電極領域（例えば、ソース領域８）と、ソース領域８から離して配置されるｎ型のドリフト領域２１と、ソース領域８とドリフト領域２１との間に配置される第２導電型（例えば、ｐ型）のウェル領域３１と、を有する。ソース電極ＳＥとウェル領域３１との間にソース領域８が介在する。
【００３６】
これによれば、ドリフト領域２１とウェル領域３１との間に第１ボディダイオードＢＤ１が形成される。ウェル領域３１とソース領域８との間に第２ボディダイオードＢＤ２が形成される。第１ボディダイオードＢＤ１と第２ボディダイオードＢＤ２は互いに直列に接続される。また、第１ボディダイオードＢＤ１の順方向と第２ボディダイオードＢＤ２の順方向は互いに逆方向となる。半導体基板ＳＢの表面２ａ側に設けられるソース電極ＳＥと、半導体基板ＳＢの裏面１ｂ側に設けられる第２電極との間に、第１ボディダイオードＢＤ１及び第２ボディダイオードＢＤ２が配置される。
【００３７】
これにより、電源部ＢＴの正極及び負極が負荷ＬＣＴに逆接続される場合、電源部ＢＴに対する第１ボディダイオードＢＤ１及び第２ボディダイオードＢＤ２の接続は、一方は順方向となり、他方は逆方向となる。このため、第１ボディダイオードＢＤ１及び第２ボディダイオードＢＤ２を通る電流経路は遮断される。これにより、半導体素子１００は、電源部ＢＴの逆接続が原因で負荷ＬＣＴが破壊されることを防ぐことができる。
【００３８】
本実施形態では、１個のＭＯＳトランジスタＴｒを用いて半導体スイッチが構成される。このため、２個以上のＭＯＳトランジスタを用いて半導体スイッチが構成される場合と比べて、半導体素子１００の小型化が可能である。また、半導体素子１００において、電流経路となるＭＯＳトランジスタＴｒの個数は１個である。このため、２個以上のＭＯＳトランジスタを用いて半導体スイッチが構成される場合と比べて、半導体素子１００のオン抵抗の低減が可能である。
【００３９】
また、半導体素子１００は、ソース電極ＳＥとソース領域８との間に設けられるバリアメタル１２及びプラグ電極１３と、をさらに有する。これによれば、ソース電極ＳＥとソース領域８との密着性を高めることができ、ソース電極ＳＥとソース領域８との接続をオーミックコンタクトにすることができる。
また、半導体素子１００は、半導体基板ＳＢの他方の面（例えば、裏面１ｂ）側に設けられる第２電極（例えば、裏面電極１１）、をさらに備える。これによれば、半導体素子１００は、ソース電極ＳＥと裏面電極１１との間で電流を流すことができる。半導体素子１００は、半導体基板ＳＢの厚さ方向に電流を流すことができる。
【００４０】
（変形例１）
上記の実施形態１では、ソース領域８とソース電極ＳＥとがバリアメタル１２及びプラグ電極を介して電気的に接続することを説明した。しかしながら、本実施形態は、これに限定されない。図９は、本発明の実施形態１の変形例１に係るＭＯＳトランジスタの構成を示す断面図である。図９に示すように、実施形態１の変形例１に係るＭＯＳトランジスタＴｒＡでは、ソース領域８とソース電極ＳＥとの間にバリアメタル１２及びプラグ電極１３は存在しない。ＭＯＳトランジスタＴｒＡでは、ソース領域８とソース電極ＳＥとが直接接触している。このような構成であっても、ソース領域８とソース電極ＳＥは電気的に接続することができる。また、ソース領域８とソース電極パッドＳＥとの間にバリアメタル１２及びプラグ電極が介在しない場合であっても、ソース領域８及びソース電極ＳＥの材料の組み合わせ次第で、ソース領域８とソース電極ＳＥとの接続をオーミックコンタクトにすることができる。
【００４１】
（変形例２）
図１０は、本発明の実施形態１の変形例２に係るＭＯＳトランジスタの構成を示す断面図である。図１０に示すように、実施形態１の変形例２に係るＭＯＳトランジスタＴｒＢでは、層間絶縁膜９の上面が平坦化されている。層間絶縁膜９の上面９ａと、ソース領域８の上面８ａとが、同じ高さ又はほぼ同じ高さにある。層間絶縁膜９の上面９ａと、ソース領域８の上面８ａとが、面一又はほぼ面一となっている。このような構成であれば、層間絶縁膜９上とソース領域８上とに形成されるソース電極ＳＥの平坦性を高めることができる。なお、図１０に示す構造は、例えば、層間絶縁膜９の形成後に、ソース領域８の上面８ａが露出するまで層間絶縁膜９をエッチバックすることにより形成することができる。
【００４２】
（変形例３）
図１１は、本発明の実施形態１の変形例３に係るＭＯＳトランジスタの構成を示す断面図である。図１１に示すように、実施形態１の変形例３に係るＭＯＳトランジスタＴｒＣは、上述のＭＯＳトランジスタＴｒＢにおいて層間絶縁膜９上とソース領域８上とにバリアメタル１２が設けられた構造を有する。このような構成であっても、バリアメタル１２は平坦に形成されるため、ソース電極ＳＥの平坦性を高めることができる。また、ＭＯＳトランジスタＴｒＣは、ソース電極ＳＥとソース領域８との間にバリアメタル１２を有することによって、ソース電極ＳＥとソース領域８との密着性を高めることができ、ソース電極ＳＥとソース領域８との接続をオーミックコンタクトにすることができる。
【００４３】
（実施形態２）
図１２は、本発明の実施形態２に係る半導体素子の構成を示す平面図である。図１３は、本発明の実施形態２に係る半導体素子の構成例を示す回路図である。図１４は、本発明の実施形態２に係る温度検出素子の構成例を示す平面図である。図１５は、本発明の実施形態２に係る温度検出素子の構成例を示す断面図である。図１５は、図１４に示す平面図をＸＩＶ−ＸＩＶ’線で切断した断面に対応している。本発明の実施形態２に係る半導体素子１００Ａは、本発明の実施形態１に係る半導体素子１００に半導体基板の温度を検出する温度検出素子をさらに備えている。なお、図１２に示すゲート配線ＧＬは、図面を簡略にするため１本の線で表す。
【００４４】
図１２から図１５に示すように、実施形態２に係る半導体素子１００Ａは、温度検出素子ＴＤと、アノード電極パッドＡと、アノード配線ＡＬと、カソード電極パッドＫと、カソード配線ＫＬと、を備える。温度検出素子ＴＤと、アノード電極パッドＡと、アノード配線ＡＬと、カソード電極パッドＫと、カソード配線ＫＬは、それぞれ半導体基板ＳＢの表面２ａ側に設けられている。
図１２に示すように、温度検出素子ＴＤは、半導体素子１００Ａに備えられている。しかしながら、図１３の回路図に示すように温度検出素子ＴＤとＭＯＳトランジスタＴｒとは接続されない。
図１４及び図１５に示すように、温度検出素子ＴＤは、複数のｐｎ接合ダイオードを直列に接続した構造を有する。温度検出素子ＴＤは、第１導電型層（例えば、複数のｎ型半導体層４２）と、第１導電型層に接続する第２導電型層（例えば、複数のｐ型半導体層４１）と、を有する。一対のｐ型半導体層４１とｎ型半導体層４２は接合して、一つのｐｎ接合ダイオード４０を構成している。
【００４５】
また、隣り合うｐｎ接合ダイオード４０は、中継電極４３を介して互いに接続している。例えば、隣り合う２つのｐｎ接合ダイオード４０において、一方のｐｎ接合ダイオード４０のｐ型半導体層４１と、他方のｐｎ接合ダイオード４０のｎ型半導体層４２とが中継電極４３を介して電気的に接続されている。これにより、複数のｐｎ接合ダイオード４０が直列に接続されて、温度検出素子ＴＤが構成されている。温度検出素子ＴＤのアノード側の端部は、アノード配線ＡＬを介してアノード電極パッドＡに接続されている。温度検出素子ＴＤのカソード側の端部は、カソード配線ＫＬを介してカソード電極パッドＫに接続されている。
【００４６】
図１５に示すように、温度検出素子ＴＤを構成するｐｎ接合ダイオード４０と、ｐ型のリサーフ領域３２との間には、絶縁膜５Ａ、１４と、半導体膜６Ｂとが設けられている。リサーフ領域３２上に絶縁膜５Ａが設けられている。絶縁膜５Ａ上に半導体膜６Ｂが設けられている。また、絶縁膜１４は、半導体膜６Ｂの上面及び側面を覆っている。例えば、絶縁膜５Ａは、ゲート絶縁膜５と同一工程で同時に形成される。絶縁膜５Ａは、ＳｉＯ２膜である。半導体膜６Ｂは、ゲート電極６と同一工程で同時に形成される。半導体膜６Ｂは、リン等の不純物がドープされたポリシリコンである。半導体膜６Ｂは、電気的にどこにも接続されておらず、電位が浮遊している。
【００４７】
半導体膜６Ｂは、温度検出素子ＴＤのサージ対策として設けられている。半導体膜６Ｂの厚さは、例えば２００ｎｍ以上１０００ｎｍ以下である。ｐｎ接合ダイオード４０下に、絶縁膜５Ａ、１４だけでなく、厚膜の半導体膜６Ｂが設けられていることにより、ｐｎ接合ダイオード４０とリサーフ領域３２との間の絶縁性がさらに高められている。
【００４８】
半導体素子１００Ａが備えるＭＯＳトランジスタＴｒのオン、オフを制御する制御素子（図示せず）は、アノード電極パッドＡ及びカソード電極パッドＫを介して、温度検出素子ＴＤの電流−電圧特性を検出することができる。また、温度検出素子ＴＤの順方向における電流−電圧特性は、温度と相関がある。温度検出素子ＴＤは、温度が高いほど、順方向に流れる電流に対して電圧が低くなる特性を有する。このため、制御素子は、温度検出素子ＴＤの電流−電圧特性を検出することによって、温度検出素子ＴＤとその近傍の温度を検出することができる。
【００４９】
温度検出素子ＴＤによって検出される温度が予め設定した管理値を超える場合、制御素子は、ＭＯＳトランジスタＴｒに、ゲートＧをオフにする電圧信号を送信する。これにより、ＭＯＳトランジスタＴｒはオフになるため、半導体素子１００Ａは電流を遮断することができる。半導体素子１００Ａは、温度検出素子ＴＤを備え、温度の上昇を検出することによって、誤動作や故障を低減することができる。
【００５０】
なお、温度検出素子は、半導体基板の外周部６００に配置されていてもよいし、活性領域５００の内側の領域（以下、内側領域）に配置されていてもよい。図１２では、温度検出素子が、半導体基板の外周部６００と内側領域とに連続して配置されている態様を示している。このような態様であれば、温度検出素子ＴＤは、ソース電極ＳＥと導電性のワイヤー（図示せず）との接合部に接近することが可能となり、最も発熱し易い領域（例えば、ソース電極ＳＥとワイヤーとの接合部）の温度を測定することが可能となる。これにより、温度検出素子ＴＤは、温度の上昇をより早期に検出することができる。
【００５１】
（実施形態３）
図１６は、本発明の実施形態３に係る半導体素子の構成を示す平面図である。図１７は、本発明の実施形態３に係る半導体素子の構成例を示す回路図である。図１８は、本発明の実施形態３に係る電流検出用電極パッドＣｓとその近傍の構成例を示す平面図である。図１９は、本発明の実施形態３に係る電流検出用電極パッドＣｓとその近傍の構成例を示す断面図である。本発明の実施形態３に係る半導体素子１００Ｂは、本発明の実施形態２に係る半導体素子１００Ａに電流を検出する電流検出用電極パッドＣｓをさらに備えている。なお、図１６に示すゲート配線ＧＬは、図面を簡略にするため１本の線で表す。
図１６に示すように、半導体素子１００Ｂには、ゲート電極パッドＧＥ、カソード電極パッドＫ、アノード電極パッドＡおよび電流検出用電極パッドＣｓが設けられている。ゲート電極パッドＧＥ、カソード電極パッドＫ、アノード電極パッドＡ、電流検出用電極パッドＣｓは、Ｙ軸方向に並んで配置されている。
【００５２】
図１７に示すように、電流検出用トランジスタＴｒＣｓは、ＭＯＳトランジスタＴｒと比較して小電力を取り扱うように設計された、ｎチャネル型のＭＯＳＦＥＴである。電流検出用トランジスタＴｒＣｓのドレインは、ＭＯＳトランジスタＴｒのドレインＤに接続されている。電流検出用トランジスタＴｒＣｓのソースは、電流検出用電極パッドＣｓを介して制御素子（図示しない）に接続されている。電流検出用トランジスタＴｒＣｓのゲートは、ＭＯＳトランジスタＴｒのゲートＧに接続され、ゲート電極パッドＧＥを介して制御素子に接続されている。これにより、電流検出用トランジスタＴｒＣｓのオン、オフは、制御素子によって制御される。電流検出用トランジスタＴｒＣｓがオンのとき、電源部ＢＴから負荷ＬＣＴに向けて流れる電流Ｉのごく一部（例えば、電流Ｉの１００００分の１程度）が、電流検出用トランジスタＴｒＣｓと電流検出用電極パッドＣｓとを介して制御素子に供給される。電流検出用トランジスタＴｒＣｓは第３ボディダイオードＢＤ３と第４ボディダイオードＢＤ４を備える。
【００５３】
制御素子は、電流検出用電極パッドＣｓから供給される電流値に基づいて、電源部ＢＴから負荷ＬＣＴに向けて流れる電流Ｉの値を算出することができる。例えば、電流検出用電極パッドＣｓを介して供給される電流が、電源部ＢＴから負荷ＬＣＴに向けて流れる電流Ｉの１／１００００に設計されている場合を想定する。この場合、制御素子は、検出した電流値を１００００倍することで、電流Ｉの値を算出することができる。
図１６に示すように、温度検出素子ＴＤは、半導体素子１００Ｂに備えられている。しかしながら、図１７の回路図に示すように温度検出素子ＴＤとＭＯＳトランジスタＴｒ及び電流検出用トランジスタＴｒＣｓとは接続されない。
【００５４】
図１８は、本発明の実施形態３に係る電流検出用電極パッドＣｓとその近傍の構成例を示す平面図である。図１９は、本発明の実施形態３に係る電流検出用電極パッドＣｓとその近傍の構成例を示す断面図である。図１９は、図１８をＸＩＶ−ＸＩＶ’線で切断した断面を示している。図１８及び図１９に示すように、電流検出用電極パッドＣｓの直下の領域には、複数の電流検出用トランジスタＴｒＣｓが設けられている。電流検出用トランジスタＴｒＣｓの構造は、ＭＯＳトランジスタＴｒの構造と同じである。電流検出用トランジスタＴｒＣｓは、ＭＯＳトランジスタＴｒ１と同一の工程で同時に形成される。電流検出用電極パッドＣｓに電気的に接続する電流検出用トランジスタＴｒＣｓは、ＭＯＳトランジスタＴｒの活性領域５００から分離されている。例えば図１８に示すように、電流検出用電極パッドＣｓに電気的に接続する電流検出用トランジスタＴｒＣｓの周囲は、ＬＯＣＯＳ膜１５で囲まれている。例えば、電流検出用トランジスタＴｒＣｓの占有面積は、ＭＯＳトランジスタＴｒの占有面積（すなわち、ＭＯＳトランジスタＴｒの活性領域５００の面積）の１／１００００となっている。
【００５５】
また、電流検出用トランジスタＴｒＣｓの占有面積とＭＯＳトランジスタＴｒの占有面積を所望の比率とするために、図１９に示す電流検出用トランジスタＴｒＣｓのソース領域８を設ける部分を少なくし、電流検出用トランジスタＴｒＣｓの活性領域５００の面積を小さくしてもよい。
ＭＯＳトランジスタＴｒに大電流が流れる場合、電流検出用トランジスタＴｒＣｓを設けることで、損失が少なく非常に効率よく電流を検出することが可能となる。また、電流検出用トランジスタＴｒＣｓを設けることで、瞬時に電流の変化をモニタリングすることができる。これにより、異常の予兆を検知しＭＯＳトランジスタＴｒの破壊を防ぐことができる。
なお、電流検出用トランジスタＴｒＣｓの構造は、図９に示すＭＯＳトランジスタＴｒＡ、図１０に示すＭＯＳトランジスタＴｒＢ及び図１１に示すＭＯＳトランジスタＴｒＣと同じ構造であってよい。
【００５６】
（変形例４）
本発明の実施形態１に係る半導体素子１００は、電流を検出する電流検出用電極パッドＣｓを備えてもよい。図２０は、本発明の実施形態１の変形例４に係る半導体素子の構成を示す平面図である。図２１は、本発明の実施形態１の変形例４に係る半導体素子の構成を示す回路図である。なお、図２０に示すゲート配線ＧＬは、図面を簡略にするため１本の線で表す。
図２０に示すように、実施形態１の変形例４に係る半導体素子１００Ｃは、電流検出用電極パッドＣｓを備える。電流検出用電極パッドＣｓは、半導体基板ＳＢの表面２ａ側に設けられている。電流検出用電極パッドＣｓの構造は、実施形態３の電流検出用電極パッドＣｓとＭＯＳトランジスタＴｒＣｓと同じである。
【００５７】
図２１に示すように、実施形態１の変形例４に係る半導体素子１００Ｃの構成を示す回路図は、実施形態３の図１７の温度検出素子ＴＤがない構成と同じである。
これにより、電流検出用電極パッドＣｓから供給される電流値に基づいて、電源部ＢＴから負荷ＬＣＴに向けて流れる電流Ｉの値を算出することができる。  ＭＯＳトランジスタＴｒに大電流が流れる場合、電流検出用トランジスタＴｒＣｓを設けることで、損失が少なく非常に効率よく電流を検出することが可能となる。また、電流検出用トランジスタＴｒＣｓを設けることで、瞬時に電流の変化をモニタリングすることができる。これにより、異常の予兆を検知しＭＯＳトランジスタＴｒの破壊を防ぐことができる。
【００５８】
（実施形態４）
図２２は、本発明の実施形態４に係る半導体装置の構成例を示す回路図である。図２２に示すように、実施形態４に係る半導体素子１００は、上述の半導体素子１００（または、半導体素子１００Ａ、１００Ｂ、１００Ｃのいずれか１つ）と、半導体素子１００を保護するための保護素子１７０と、を備える。保護素子１７０は、半導体素子１００とは別体に用意される素子である。電源部ＢＴ、負荷ＬＣＴ及び半導体素子１００を含む電気回路に対して、保護素子１７０は外付けされる。
【００５９】
保護素子１７０は、半導体素子１００よりも耐圧が低いツェナーダイオード（例えば、第１ツェナーダイオードＺＤ１及び第２ツェナーダイオードＺＤ２）を有する。第１ツェナーダイオードＺＤ１と第２ツェナーダイオードＺＤ２は互いに直列に接続される。また、第２ツェナーダイオードＺＤ２の順方向と第２ツェナーダイオードＺＤ２の順方向は互いに逆方向となる。
【００６０】
図２２に示すように、第１ツェナーダイオードＺＤ１のカソードは、電源部ＢＴの正極に接続している。ＭＯＳトランジスタＴｒのドレインＤよりも、第１ツェナーダイオードＺＤ１のカソードの方が、電源部ＢＴの正極に近い側（すなわち、電気回路の上流側）に接続している。また、第１ツェナーダイオードＺＤ１のアノードは、第２ツェナーダイオードＺＤ２のアノードに接続している。第２ツェナーダイオードＺＤ２のカソードは、負荷ＬＣＴに接続している。ＭＯＳトランジスタＴｒのソースＳよりも、第２ツェナーダイオードＺＤ２のカソードの方が、負荷ＬＣＴに近い側（すなわち、電気回路の下流側）に接続している。
【００６１】
第１ツェナーダイオードＺＤ１の耐圧は、第１ボディダイオードＢＤ１の耐圧よりも低い。また、第２ツェナーダイオードＺＤ２の耐圧は、第２ボディダイオードＢＤ２の耐圧よりも低い。また、電源部ＢＴの出力電圧は、第１ツェナーダイオードＺＤ１の耐圧よりも低く、第２ツェナーダイオードＺＤ２の耐圧よりも低い。一例を挙げると、第１ボディダイオードＢＤ１の耐圧、及び、第２ボディダイオードＢＤ２の耐圧は、それぞれ４０Ｖである。第１ツェナーダイオードＺＤ１の耐圧、及び、第２ツェナーダイオードＺＤ２の耐圧は、それぞれ２０Ｖである。電源部ＢＴの出力電圧は１６Ｖである。通常接続及び逆接続のいずれの場合でも、サージ等の異常電圧が印加されない限り、第１ツェナーダイオードＺＤ１及び第２ツェナーダイオードＺＤ２は降伏しないように半導体装置２００は設計されている。
【００６２】
実施形態４に係る半導体装置２００では、サージ等の異常電圧が印加された場合、ＭＯＳトランジスタＴｒが降伏する前に、第１ツェナーダイオードＺＤ１又は第２ツェナーダイオードＺＤ２が降伏して電流を流す。例えば、正常接続時には第１ツェナーダイオードＺＤ１が降伏して、保護素子１７０が電流を流す。また、逆接続時には第２ツェナーダイオードＺＤ２が降伏して、保護素子１７０が電流を流す。これにより、保護素子１７０は、サージ等の異常電圧によって半導体素子１００が破壊されることを防ぐことができる。
【００６３】
なお、保護素子１７０が備えるツェナーダイオードは、第１ツェナーダイオードＺＤ１及び第２ツェナーダイオードＺＤ２の両方であることが好ましいが、どちらか一方のみであってもよい。保護素子１７０が第１ツェナーダイオードＺＤ１を備える場合、保護素子１７０は、正常接続された半導体素子１００をサージ等の異常電圧から保護することができる。保護素子１７０が第２ツェナーダイオードＺＤ２を備える場合、保護素子１７０は、逆接続された半導体素子１００をサージ等の異常電圧から保護することができる。
【００６４】
（その他の実施形態）
上記のように、本発明は実施形態及び変形例によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、変形例が明らかとなろう。
例えば、上記の実施形態では、半導体基板ＳＢは、支持基板１と、支持基板１の表面１ａ上に形成された半導体層２とを有することを説明した。支持基板１は単結晶のＳｉ基板であり、半導体層２は単結晶のＳｉ層であることを説明した。しかしながら、本発明の実施形態において、半導体基板ＳＢの構成はこれに限定されない。半導体基板ＳＢは、単結晶のＳｉ基板のみで構成されていてもよい。また、半導体基板ＳＢ、単結晶のＳｉ層のみで構成されていてもよい。
例えば、上記の実施形態及び変形例は、トレンチゲート構造であることを説明しているが、プレーナゲート構造としてもよい。
【００６５】
また、ゲート絶縁膜５は、ＳｉＯ２膜に限定されるものではなく、他の絶縁膜であってもよい。ゲート絶縁膜５には、シリコン酸窒化（ＳｉＯＮ）膜、ストロンチウム酸化物（ＳｒＯ）膜、シリコン窒化物（Ｓｉ３Ｎ４）膜、アルミニウム酸化物（Ａｌ２Ｏ３）膜も使用可能である。また、ゲート絶縁膜５には、単層の絶縁膜をいくつか積層した複合膜等も使用可能である。ゲート絶縁膜５としてＳｉＯ２膜以外の絶縁膜を用いたＭＯＳトランジスタは、ＭＩＳ（ｍｅｔａｌ  ｉｎｓｕｌａｔｏｒ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと呼んでもよい。ＭＩＳトランジスタは、ＭＯＳトランジスタを含む、より包括的な絶縁ゲート型トランジスタを意味する。
【符号の説明】
【００６６】
１  支持基板
１ａ  表面
１ｂ  裏面
２  半導体層
２ａ  表面
２Ｔ  トレンチ
５  ゲート絶縁膜
５Ａ  絶縁膜
６  ゲート電極
６Ａ  フィールドプレート
６Ｂ  半導体膜
８  ソース領域
８ａ、９ａ  上面
９  層間絶縁膜
９Ｔ  コンタクト
１１  裏面電極
１２  バリアメタル
１３  プラグ電極
１４  絶縁膜
１５  ＬＯＣＯＳ膜
２１  ドリフト領域
３１  ウェル領域
３２  リサーフ領域
３３  チャネルストッパ領域
４０  ｐｎ接合ダイオード
４１  ｐ型半導体層
４２  ｎ型半導体層
４３  中継電極
１００、１００Ａ、１００Ｂ、１００Ｃ  半導体素子
１７０  保護素子
２００  半導体装置
５００  活性領域
６００  外周部
Ａ  アノード電極パッド
ＡＬ  アノード配線
ＢＤ１  第１ボディダイオード
ＢＤ２  第２ボディダイオード
ＢＤ３  第３ボディダイオード
ＢＤ４  第４ボディダイオード
ＢＴ  電源部
ＥＣＵ  電子制御ユニット
ＧＥ  ゲート電極パッド
ＧＬ  ゲート配線
Ｋ  カソード電極パッド
ＫＬ  カソード配線
ＬＣＴ  負荷
ＳＢ  半導体基板
ＳＥ  ソース電極
Ｔｒ、ＴｒＡ、ＴｒＢ、ＴｒＣ  ＭＯＳトランジスタ
ＴｒＣｓ  電流検出用ＭＯＳトランジスタ
ＺＤ１  第１ツェナーダイオード
ＺＤ２  第２ツェナーダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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