(57)【要約】【課題】多画素化による測距精度低下を抑制できるようにする。【解決手段】受光装置は、光電変換部にて光電変換された電荷を検出する第１のタップと、光電変換部にて光電変換された電荷を検出する第２のタップとを有する画素が行列状に２次元配置された画素アレイ部を備え、画素アレイ部には、第１のタップまたは第２のタップで検出された検出信号を画素アレイ部の外へ出力する垂直信号線が、１画素列に４本配置されている。本技術は、例えば、間接ToF方式の測距センサ等に適用できる。【選択図】図１４
2020162100.tif 000002
【特許請求の範囲】
【請求項１】
光電変換部にて光電変換された電荷を検出する第１のタップと、前記光電変換部にて光電変換された電荷を検出する第２のタップとを有する画素が行列状に２次元配置された画素アレイ部を備え、
前記画素アレイ部には、前記第１のタップまたは前記第２のタップで検出された検出信号を前記画素アレイ部の外へ出力する垂直信号線が、１画素列に４本配置されている
受光装置。
【請求項２】
４本の前記垂直信号線は、前記第１のタップの検出信号を出力する２本の垂直信号線と、前記第２のタップの検出信号を出力する２本の垂直信号線とが隣り合う配列である
請求項１に記載の受光装置。
【請求項３】
垂直方向に隣接する２つの前記画素がペアを構成し、ペアとなる２つの画素の前記第１のタップが同一の垂直信号線に接続され、ペアとなる２つの画素の前記第２のタップが同一の垂直信号線に接続されている
請求項２に記載の受光装置。
【請求項４】
１本の垂直信号線に接続されている２つのタップは、電圧印加部が共有されている
請求項２に記載の受光装置。
【請求項５】
４本の前記垂直信号線は、前記第１のタップの検出信号を出力する垂直信号線と、前記第２のタップの検出信号を出力する垂直信号線とが交互に配置された配列である
請求項１に記載の受光装置。
【請求項６】
垂直方向に隣接する２つの前記画素がペアを構成し、ペアとなる２つの画素の前記第１のタップが同一の垂直信号線に接続され、ペアとなる２つの画素の前記第２のタップが同一の垂直信号線に接続されている
請求項５に記載の受光装置。
【請求項７】
１本の垂直信号線に接続されている２つのタップは、電圧印加部が共有されている
請求項５に記載の受光装置。
【請求項８】
前記第１のタップまたは前記第２のタップを制御する複数の画素トランジスタが、２列で配置されている
請求項１に記載の受光装置。
【請求項９】
前記第１のタップで検出された電荷を蓄積する第１の電荷蓄積部と、前記第２のタップで検出された電荷を蓄積する第２の電荷蓄積部は、櫛形形状の金属膜で形成され、
前記第１の電荷蓄積部と、前記第２の電荷蓄積部とが対称に配置されている
請求項１に記載の受光装置。
【請求項１０】
前記第１の電荷蓄積部と前記第２の電荷蓄積部は、前記第１のタップまたは前記第２のタップを制御する複数の画素トランジスタと重畳しない領域に配置されている
請求項９に記載の受光装置。
【請求項１１】
４本の前記垂直信号線それぞれの両隣には、GNDに接続された配線が配置されている
請求項１に記載の受光装置。
【請求項１２】
前記第１のタップまたは前記第２のタップに印加する電圧を供給する電圧供給線が２層で形成され、前記第１のタップに印加する電圧を供給する２層の電圧供給線を接続するビアの位置と、前記第２のタップに印加する電圧を供給する２層の電圧供給線を接続するビアの位置が垂直方向にずれて配置されている
請求項１に記載の受光装置。
【請求項１３】
基板の光入射面側から所定の深さまで掘り込んで形成した画素分離部をさらに備え、
前記画素分離部の平面形状は、格子状である
請求項１に記載の受光装置。
【請求項１４】
格子のピッチは、画素ピッチに等しい
請求項１３に記載の受光装置。
【請求項１５】
格子のピッチは、画素ピッチの半分に等しい
請求項１３に記載の受光装置。
【請求項１６】
前記画素分離部は、格子の交差部に形成されていない
請求項１３に記載の受光装置。
【請求項１７】
前記画素分離部は、格子の交差部が前記画素の境界部の位置である
請求項１３に記載の受光装置。
【請求項１８】
前記画素分離部は、格子の交差部が前記画素の中心部の位置である
請求項１３に記載の受光装置。
【請求項１９】
前記画素分離部は、隣接する画素間で２重の障壁で形成されている
請求項１３に記載の受光装置。
【請求項２０】
光電変換部にて光電変換された電荷を検出する第１のタップと、前記光電変換部にて光電変換された電荷を検出する第２のタップとを有する画素が行列状に２次元配置された画素アレイ部を備え、
前記画素アレイ部には、前記第１のタップまたは前記第２のタップで検出された検出信号を前記画素アレイ部の外へ出力する垂直信号線が、１画素列に４本配置されている
受光装置
を備える測距モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、受光装置および測距モジュールに関し、特に、多画素化による測距精度低下を抑制することができるようにした受光装置および測距モジュールに関する。
【背景技術】
【０００２】
間接ToF（Time of Flight）方式を利用した測距センサが知られている。間接ToF方式の測距センサでは、測定対象物にあたって反射されてきた反射光を受光することで得られる信号電荷を２つの電荷蓄積領域に振り分け、それらの信号電荷の配分比から距離が算出される。このような測距センサにおいて、裏面照射型とすることで、受光特性を向上させたものが提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２０１８／１３５３２０号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
測距センサにおいては、解像度向上のため、多画素化が要求されている。多画素化により１画素当たりの信号量が減少し、十分なS/N比を確保できない場合、測距精度の低下が懸念される。
【０００５】
本技術は、このような状況に鑑みてなされたものであり、多画素化による測距精度低下を抑制できるようにするものである。
【課題を解決するための手段】
【０００６】
本技術の第１の側面の受光装置は、光電変換部にて光電変換された電荷を検出する第１のタップと、前記光電変換部にて光電変換された電荷を検出する第２のタップとを有する画素が行列状に２次元配置された画素アレイ部を備え、前記画素アレイ部には、前記第１のタップまたは前記第２のタップで検出された検出信号を前記画素アレイ部の外へ出力する垂直信号線が、１画素列に４本配置されている。
【０００７】
本技術の第２の側面の測距モジュールは、光電変換部にて光電変換された電荷を検出する第１のタップと、前記光電変換部にて光電変換された電荷を検出する第２のタップとを有する画素が行列状に２次元配置された画素アレイ部を備え、前記画素アレイ部には、前記第１のタップまたは前記第２のタップで検出された検出信号を前記画素アレイ部の外へ出力する垂直信号線が、１画素列に４本配置されている受光装置を備える。
【０００８】
本技術の第１および第２の側面においては、光電変換部にて光電変換された電荷を検出する第１のタップと、前記光電変換部にて光電変換された電荷を検出する第２のタップとを有する画素が行列状に２次元配置された画素アレイ部が設けられ、前記画素アレイ部には、前記第１のタップまたは前記第２のタップで検出された検出信号を前記画素アレイ部の外へ出力する垂直信号線が、１画素列に４本配置されている。
【０００９】
受光装置及び測距モジュールは、独立した装置であっても良いし、他の装置に組み込まれるモジュールであっても良い。
【図面の簡単な説明】
【００１０】
【図１】受光装置の構成例を示すブロック図である。
【図２】画素の構成例を示す断面図である。
【図３】画素の第１のタップおよび第２のタップの平面図である。
【図４】分離構造を設けた画素の断面図である。
【図５】複数画素の断面図である。
【図６】複数画素の断面図である。
【図７】画素のタップの第１の変形例を示す平面図である。
【図８】画素のタップの第２の変形例を示す平面図である。
【図９】画素のタップの第３の変形例を示す平面図である。
【図１０】画素のタップの第４の変形例を示す平面図である。
【図１１】画素のタップの第５の変形例を示す平面図である。
【図１２】画素の等価回路を示す図である。
【図１３】画素のその他の等価回路を示す図である。
【図１４】垂直信号線の第１の配線例を示す図である。
【図１５】垂直信号線の第２の配線例を示す図である。
【図１６】垂直信号線の第３の配線例を示す図である。
【図１７】垂直信号線の第４の配線例を示す図である。
【図１８】多層配線層と基板との間のゲート形成面の平面図である。
【図１９】多層配線層の１層目である金属膜M１の平面配置例を示す図である。
【図２０】多層配線層の２層目である金属膜M２の平面配置例を示す図である。
【図２１】多層配線層の３層目である金属膜M３の平面配置例を示す図である。
【図２２】多層配線層の４層目である金属膜M４の平面配置例を示す図である。
【図２３】多層配線層の５層目である金属膜M５の平面配置例を示す図である。
【図２４】画素の第１の画素分離構造を示す図である。
【図２５】画素の第２の画素分離構造を示す図である。
【図２６】画素の第３の画素分離構造を示す図である。
【図２７】画素の第４の画素分離構造を示す図である。
【図２８】画素の第５の画素分離構造を示す図である。
【図２９】画素の第６の画素分離構造を示す図である。
【図３０】凹凸構造を設けた第１の画素分離構造を示す図である。
【図３１】画素の第７の画素分離構造を示す図である。
【図３２】凹凸構造を設けた第７の画素分離構造を示す図である。
【図３３】受光装置の基板構成を説明する図である。
【図３４】測距モジュールの構成例を示すブロック図である。
【図３５】車両制御システムの概略的な構成の一例を示すブロック図である。
【図３６】車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
【発明を実施するための形態】
【００１１】
以下、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．受光装置のブロック図
２．画素の構造例
３．複数画素の断面構成例
４．タップTのその他の平面形状例
５．画素の等価回路
６．垂直信号線VSLの配線例
７．５層の金属膜M１乃至M５の平面配置例
８．DTIの構成例
９．受光装置の基板構成例
１０．測距モジュールの構成例
１１．移動体への応用例
【００１２】
＜１．受光装置のブロック図＞
図１は、本技術を適用した受光装置の構成例を示すブロック図である。
【００１３】
図１の受光装置１は、裏面照射型のCAPD（Current Assisted Photonic Demodulator）センサであり、例えば間接ToF方式により測距を行う測距システムの一部に用いられる。測距システムは、例えば、車両に搭載され、車外にある対象物までの距離を測定する車載用のシステムや、ユーザの手等の対象物までの距離を測定し、その測定結果に基づいてユーザのジェスチャを認識するジェスチャ認識用のシステムなどに適用することができる。
【００１４】
受光装置１は、図示せぬ半導体基板上に形成された画素アレイ部２０と、画素アレイ部２０の周辺などに配置される周辺回路部とを有する構成となっている。周辺回路部は、例えば、タップ駆動部２１、垂直駆動部２２、カラム処理部２３、水平駆動部２４、およびシステム制御部２５などから構成されている。
【００１５】
受光装置１には、さらに信号処理部３１およびデータ格納部３２も設けられている。なお、信号処理部３１およびデータ格納部３２は、受光装置１と同じ基板上に搭載してもよいし、撮像装置における受光装置１とは別の基板上に配置するようにしてもよい。
【００１６】
画素アレイ部２０は、受光した光量に応じた電荷を生成し、その電荷に応じた信号を出力する画素５１が行方向および列方向の行列状に２次元配置された構成となっている。すなわち、画素アレイ部２０は、入射した光を光電変換し、その結果得られた電荷に応じた検出信号を出力する画素５１を複数有している。ここで、行方向とは、水平方向の画素５１の配列方向を言い、列方向とは、垂直方向の画素５１の配列方向を言う。行方向は、図中、横方向であり、列方向は、図中、縦方向である。
【００１７】
画素５１は、外部から入射した光、特に赤外光を受光して光電変換し、その結果得られた電荷に応じた信号を出力する。画素５１は、所定の電圧MIX_A（第１の電圧）を印加して、光電変換された電荷を検出する第１のタップTAと、所定の電圧MIX_B（第２の電圧）を印加して、光電変換された電荷を検出する第２のタップTBとを有する。
【００１８】
タップ駆動部２１は、画素アレイ部２０の各画素５１の第１のタップTAに、所定の電圧供給線tdrvを介して所定の電圧MIX_Aを供給し、第２のタップTBに、所定の電圧供給線tdrvを介して所定の電圧MIX_Bを供給する。したがって、画素アレイ部２０の１つの画素列には、電圧MIX_Aを伝送する電圧供給線tdrvと、電圧MIX_Bを伝送する電圧供給線tdrvの２本の電圧供給線tdrvが配線されている。
【００１９】
画素アレイ部２０では、行列状の画素配列に対して、画素行ごとに画素駆動線pdrvが行方向に沿って配線されている。画素駆動線pdrvは、画素から検出信号を読み出す際の駆動を行うための駆動信号を伝送する。なお、図１では、画素駆動線pdrvについて１本の配線として示しているが、１本に限られず、実際には複数本の配線で構成される。画素駆動線pdrvの一端は、垂直駆動部２２の各行に対応した出力端に接続されている。
【００２０】
また、画素アレイ部２０の行列状に配列された複数画素の各画素列に対して、４本の垂直信号線VSLが列方向に沿って配線されている。４本の垂直信号線VSLの詳細は図１４乃至図１７を参照して後述するが、各画素列に対して、４本の垂直信号線VSLを配線することにより、複数行の同時読み出しを可能とし、S/N比の向上、および、読み出し時間の短縮を図っている。
【００２１】
垂直駆動部２２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部２０の各画素を全画素同時あるいは行単位等で駆動する。すなわち、垂直駆動部２２は、垂直駆動部２２を制御するシステム制御部２５とともに、画素アレイ部２０の各画素の動作を制御する駆動部を構成する。
【００２２】
垂直駆動部２２による駆動制御に応じて画素行の各画素５１から出力される検出信号は、垂直信号線VSLを通してカラム処理部２３に入力される。カラム処理部２３は、各画素５１から垂直信号線VSLを通して出力される検出信号に対して所定の信号処理を行うとともに、信号処理後の検出信号を一時的に保持する。
【００２３】
具体的には、カラム処理部２３は、信号処理としてノイズ除去処理やAD（Analog to Digital）変換処理などを行う。
【００２４】
水平駆動部２４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部２３の画素列に対応する単位回路を順番に選択する。この水平駆動部２４による選択走査により、カラム処理部２３において単位回路ごとに信号処理された検出信号が順番に信号処理部３１へ出力される。
【００２５】
システム制御部２５は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、そのタイミングジェネレータで生成された各種のタイミング信号を基に、タップ駆動部２１、垂直駆動部２２、カラム処理部２３、および水平駆動部２４などの駆動制御を行う。
【００２６】
信号処理部３１は、少なくとも演算処理機能を有し、カラム処理部２３から出力される検出信号に基づいて演算処理等の種々の信号処理を行う。データ格納部３２は、信号処理部３１での信号処理にあたって、その処理に必要なデータを一時的に格納する。
【００２７】
受光装置１は、以上のように構成されている。
【００２８】
＜２．画素の構造例＞
次に、画素アレイ部２０に設けられた画素５１の構造について説明する。
【００２９】
図２は、画素アレイ部２０に設けられた１つの画素５１の断面図を示している。
【００３０】
画素５１は、外部から入射した光、特に赤外光を受光して光電変換し、その結果得られた電荷に応じた信号を出力する。
【００３１】
画素５１は、例えばシリコン基板等のP型の半導体層からなる基板６１と、その基板６１上に形成されたオンチップレンズ６２とを有している。基板６１は、外部から画素５１に入射されてきた光を光電変換する光電変換部に相当する。
【００３２】
基板６１は、例えば１Ｅ＋１３オーダー以下の基板濃度とされた高抵抗のP‐Epi基板で構成され、基板６１の抵抗（抵抗率）は、例えば500［Ωcm］以上となるように形成されている。ここで、基板６１の基板濃度と抵抗との関係は、例えば基板濃度6.48E＋12［cm3］のときに抵抗2000［Ωcm］、基板濃度1.30E＋13［cm3］のときに抵抗1000［Ωcm］、基板濃度2.59E＋13［cm3］のときに抵抗500［Ωcm］、および基板濃度1.30E＋14［cm3］のときに抵抗100［Ωcm］などとされる。
【００３３】
図２において、基板６１の上側の面が基板６１の裏面であり、外部からの光が基板６１に入射される光入射面である。一方、基板６１の下側の面が、基板６１の表面であり、不図示の多層配線層が形成されている。基板６１の光入射面上には、正の固定電荷を持つ単層膜または積層膜からなる固定電荷膜６６が形成され、固定電荷膜６６の上面に、外部から入射した光を集光して基板６１内に入射させるオンチップレンズ６２が形成されている。固定電荷膜６６は、基板６１の光入射面側をホールアキュミレーション状態にし、暗電流の発生を抑制する。
【００３４】
固定電荷膜６６上の画素境界部分には、隣接する画素間でのクロストークを防止するための画素間遮光膜６３−１および画素間遮光膜６３−２が形成されている。以下、画素間遮光膜６３−１および画素間遮光膜６３−２を特に区別する必要のない場合、単に画素間遮光膜６３とも称する。
【００３５】
この例では、外部からの光はオンチップレンズ６２を介して基板６１内に入射するが、画素間遮光膜６３は、外部から入射した光を、隣りの画素５１の領域に入射させないために形成されている。すなわち、外部からオンチップレンズ６２に入射し、画素５１と隣接する他の画素内へと向かう光が、画素間遮光膜６３−１や画素間遮光膜６３−２で遮光されて、隣接する他の画素内へ入射されることが防止される。
【００３６】
受光装置１は裏面照射型のCAPDセンサであるため、基板６１の光入射面が、いわゆる裏面となり、この裏面上には配線等からなる配線層は形成されていない。また、基板６１における光入射面とは反対側の面の部分には、画素５１内に形成されたトランジスタ等を駆動するための配線や、画素５１から検出信号を読み出すための配線などが形成された多層配線層が形成されている。
【００３７】
基板６１内における光入射面とは反対の面側、すなわち図中、下側の面の内側の部分には、酸化膜６４と、第１のタップTAおよび第２のタップTBとが形成されている。
【００３８】
この例では、基板６１の光入射面とは反対側の面近傍における画素５１の中心部分に酸化膜６４が形成されており、その酸化膜６４の両端に第１のタップTAおよび第２のタップTBが形成されている。
【００３９】
ここで、第１のタップTAは、N型半導体領域であるN＋半導体領域７１−１およびN＋半導体領域７１−１よりもドナー不純物の濃度が低いN−半導体領域７２−１と、P型半導体領域であるP＋半導体領域７３−１およびP＋半導体領域７３−１よりもアクセプター不純物濃度が低いP−半導体領域７４−１とを有している。ここで、ドナー不純物とは、例えばSiに対してのリン（P）やヒ素（As）等の元素の周期表で５族に属する元素が挙げられ、アクセプター不純物とは、例えばSiに対してのホウ素（B）等の元素の周期表で３族に属する元素が挙げられる。ドナー不純物となる元素をドナー元素、アクセプター不純物となる元素をアクセプター元素と称する。
【００４０】
図２において、基板６１の光入射面とは反対側の面の表面内側部分における、酸化膜６４の右側に隣接する位置に、N＋半導体領域７１−１が形成されている。また、N＋半導体領域７１−１の図中、上側に、そのN＋半導体領域７１−１を覆うように（囲むように）N−半導体領域７２−１が形成されている。
【００４１】
さらに、N＋半導体領域７１−１の右側に、P＋半導体領域７３−１が形成されている。また、P＋半導体領域７３−１の図中、上側に、そのP＋半導体領域７３−１を覆うように（囲むように）P−半導体領域７４−１が形成されている。
【００４２】
さらに、P＋半導体領域７３−１の右側に、N＋半導体領域７１−１が形成されている。また、N＋半導体領域７１−１の図中、上側に、そのN＋半導体領域７１−１を覆うように（囲むように）N−半導体領域７２−１が形成されている。
【００４３】
同様に、第２のタップTBは、N型半導体領域であるN＋半導体領域７１−２およびN＋半導体領域７１−２よりもドナー不純物の濃度が低いN−半導体領域７２−２と、P型半導体領域であるP＋半導体領域７３−２およびP＋半導体領域７３−２よりもアクセプター不純物濃度が低いP−半導体領域７４−２とを有している。
【００４４】
図２において、基板６１の光入射面とは反対側の面の表面内側部分における、酸化膜６４の左側に隣接する位置に、N＋半導体領域７１−２が形成されている。また、N＋半導体領域７１−２の図中、上側に、そのN＋半導体領域７１−２を覆うように（囲むように）N−半導体領域７２−２が形成されている。
【００４５】
さらに、N＋半導体領域７１−２の左側に、P＋半導体領域７３−２が形成されている。また、P＋半導体領域７３−２の図中、上側に、そのP＋半導体領域７３−２を覆うように（囲むように）P−半導体領域７４−２が形成されている。
【００４６】
さらに、P＋半導体領域７３−２の左側に、N＋半導体領域７１−２が形成されている。また、N＋半導体領域７１−２の図中、上側に、そのN＋半導体領域７１−２を覆うように（囲むように）N−半導体領域７２−２が形成されている。
【００４７】
基板６１の光入射面とは反対側の面の表面内側部分における、画素５１の端部分には、画素５１の中心部分と同様の酸化膜６４が形成されている。
【００４８】
以下、第１のタップTAおよび第２のタップTBを特に区別する必要のない場合、単にタップTと称する。
【００４９】
また、以下、N＋半導体領域７１−１およびN＋半導体領域７１−２を特に区別する必要のない場合、単にN＋半導体領域７１とも称し、N−半導体領域７２−１およびN−半導体領域７２−２を特に区別する必要のない場合、単にN−半導体領域７２と称する。
【００５０】
さらに、以下、P＋半導体領域７３−１およびP＋半導体領域７３−２を特に区別する必要のない場合、単にP＋半導体領域７３とも称し、P−半導体領域７４−１およびP−半導体領域７４−２を特に区別する必要のない場合、単にP−半導体領域７４と称する。
【００５１】
また、基板６１では、N＋半導体領域７１−１とP＋半導体領域７３−１との間には、それらの領域を分離するための分離部７５−１が酸化膜等により形成されている。同様にN＋半導体領域７１−２とP＋半導体領域７３−２との間にも、それらの領域を分離するための分離部７５−２が酸化膜等により形成されている。以下、分離部７５−１および分離部７５−２を特に区別する必要のない場合、単に分離部７５と称する。
【００５２】
基板６１に設けられたN＋半導体領域７１は、外部から画素５１に入射してきた光の光量、すなわち基板６１による光電変換により発生した信号キャリアの量を検出するための電荷検出部として機能する。なお、N＋半導体領域７１の他に、ドナー不純物濃度が低いN−半導体領域７２も含めて電荷検出部と捉えることもできる。ドナー不純物濃度が低いN−半導体領域７２は省略してもよい。また、P＋半導体領域７３は、多数キャリア電流を基板６１に注入するための、すなわち基板６１に直接電圧を印加して基板６１内に電界を発生させるための電圧印加部として機能する。なお、P＋半導体領域７３の他に、アクセプター不純物濃度が低いP−半導体領域７４も含めて電圧印加部と捉えることもできる。アクセプター不純物濃度が低いP−半導体領域７４は省略してもよい。
【００５３】
詳細は後述するが、N＋半導体領域７１−１には、直接、図示せぬ浮遊拡散領域であるFD（Floating Diffusion）部（以下、特にFD部Aとも称する）が接続されており、さらにそのFD部Aは、図示せぬ増幅トランジスタ等を介して垂直信号線VSLに接続されている。
【００５４】
同様に、N＋半導体領域７１−２には、直接、FD部Aとは異なる他のFD部（以下、特にFD部Bとも称する）が接続されており、さらにそのFD部Bは、図示せぬ増幅トランジスタ等を介して垂直信号線VSLに接続されている。ここで、FD部Aに接続される垂直信号線VSLと、FD部Bに接続される垂直信号線VSLは、異なる垂直信号線VSLである。
【００５５】
例えば間接ToF方式により対象物までの距離を測定しようとする場合、受光装置１が設けられた撮像装置から対象物に向けて赤外光が射出される。そして、その赤外光が対象物で反射されて反射光として撮像装置に戻ってくると、受光装置１の基板６１は、入射してきた反射光（赤外光）を受光して光電変換する。タップ駆動部２１は、画素５１の第１のタップTAと第２のタップTBを駆動し、光電変換により得られた電荷DETに応じた信号をFD部AとFD部Bとに振り分ける。
【００５６】
例えばあるタイミングでは、タップ駆動部２１は、コンタクト等を介して２つのP＋半導体領域７３に電圧を印加する。具体的には、例えばタップ駆動部２１は、第１のタップTAのP＋半導体領域７３−１にMIX_A＝1.5Vの電圧を印加し、第２のタップTBのP＋半導体領域７３−２にMIX_B＝0Vの電圧を印加する。
【００５７】
すると、基板６１における２つのP＋半導体領域７３の間に電界が発生し、P＋半導体領域７３−１からP＋半導体領域７３−２へと電流が流れる。この場合、基板６１内の正孔（ホール）はP＋半導体領域７３−２の方向へと移動することになり、電子はP＋半導体領域７３−１の方向へと移動することになる。
【００５８】
したがって、このような状態でオンチップレンズ６２を介して外部からの赤外光（反射光）が基板６１内に入射し、その赤外光が基板６１内で光電変換されて電子と正孔のペアに変換されると、得られた電子はP＋半導体領域７３間の電界によりP＋半導体領域７３−１の方向へと導かれ、N＋半導体領域７１−１内へと移動する。
【００５９】
この場合、光電変換で発生した電子が、画素５１に入射した赤外光の量、すなわち赤外光の受光量に応じた信号を検出するための信号キャリア（信号電荷）として用いられることになる。
【００６０】
これにより、N＋半導体領域７１−１には、N＋半導体領域７１−１内へと移動してきた電子に応じた電荷が蓄積されることになり、この電荷がFD部Aや増幅トランジスタ、垂直信号線VSL等を介してカラム処理部２３で検出される。
【００６１】
すなわち、N＋半導体領域７１−１の蓄積電荷DET_Aが、そのN＋半導体領域７１−１に直接接続されたFD部Aに転送され、FD部Aに転送された電荷DET_Aに応じた信号が増幅トランジスタや垂直信号線VSLを介してカラム処理部２３により読み出される。そして、読み出された信号に対して、カラム処理部２３においてAD変換処理等の処理が施され、その結果得られた検出信号が信号処理部３１へと供給される。
【００６２】
この検出信号は、N＋半導体領域７１−１により検出された電子に応じた電荷量、すなわちFD部Aに蓄積された電荷DET_Aの量を示す信号となる。換言すれば、検出信号は画素５１で受光された赤外光の光量を示す信号である。
【００６３】
なお、このときN＋半導体領域７１−１における場合と同様にしてN＋半導体領域７１−２で検出された電子に応じた検出信号も適宜測距に用いられるようにしてもよい。
【００６４】
また、次のタイミングでは、これまで基板６１内で生じていた電界と反対方向の電界が発生するように、タップ駆動部２１によりコンタクト等を介して２つのP＋半導体領域７３に電圧が印加される。具体的には、例えば第１のタップTAのP＋半導体領域７３−１にはMIX_A＝0Vの電圧が印加され、第２のタップTBのP＋半導体領域７３−２にMIX_B＝1.5Vの電圧が印加される。
【００６５】
これにより、基板６１における２つのP＋半導体領域７３の間で電界が発生し、P＋半導体領域７３−２からP＋半導体領域７３−１へと電流が流れる。
【００６６】
このような状態でオンチップレンズ６２を介して外部からの赤外光（反射光）が基板６１内に入射し、その赤外光が基板６１内で光電変換されて電子と正孔のペアに変換されると、得られた電子はP＋半導体領域７３間の電界によりP＋半導体領域７３−２の方向へと導かれ、N＋半導体領域７１−２内へと移動する。
【００６７】
これにより、N＋半導体領域７１−２には、N＋半導体領域７１−２内へと移動してきた電子に応じた電荷が蓄積されることになり、この電荷がFD部Bや増幅トランジスタ、垂直信号線VSL等を介してカラム処理部２３で検出される。
【００６８】
すなわち、N＋半導体領域７１−２の蓄積電荷DET_Bが、そのN＋半導体領域７１−２に直接接続されたFD部Bに転送され、FD部Bに転送された電荷DET_Bに応じた信号が増幅トランジスタや垂直信号線VSLを介してカラム処理部２３により読み出される。そして、読み出された信号に対して、カラム処理部２３においてAD変換処理等の処理が施され、その結果得られた検出信号が信号処理部３１へと供給される。
【００６９】
なお、このときN＋半導体領域７１−２における場合と同様にしてN＋半導体領域７１−１で検出された電子に応じた検出信号も適宜測距に用いられるようにしてもよい。
【００７０】
このようにして、同じ画素５１において互いに異なる期間の光電変換で得られた検出信号が得られると、信号処理部３１は、それらの検出信号に基づいて対象物までの距離を示す距離情報を算出し、後段へと出力する。
【００７１】
このように互いに異なるN＋半導体領域７１へと信号キャリアを振り分けて、それらの信号キャリアに応じた検出信号に基づいて距離情報を算出する方法は、間接ToF方式と呼ばれている。
【００７２】
＜タップTの平面形状例＞
図３は、画素５１における第１のタップTAおよび第２のタップTBの平面図である。
【００７３】
図３において、図２における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【００７４】
図３に示されるように各タップTは、P＋半導体領域７３の周囲をN＋半導体領域７１で囲む構造となっている。より具体的には、タップTの中心位置には、矩形状のP＋半導体領域７３が形成されており、そのP＋半導体領域７３を中心として、P＋半導体領域７３の周囲が矩形状、より詳細には矩形枠形状のN＋半導体領域７１により囲まれている。
【００７５】
なお、図３では、P＋半導体領域７３とN＋半導体領域７１との間の分離部７５や、酸化膜６４の図示は省略されている。
【００７６】
外部から入射してくる赤外光は、オンチップレンズ６２によって、画素５１の中心部分、すなわち第１のタップTAおよび第２のタップTBの中間部分に集光される。これにより、赤外光が画素５１に隣接する画素５１へと入射してクロストークが発生してしまうことを抑制することができる。また、赤外光が、直接、タップTに入射すると電荷分離効率、すなわちCmod（Contrast between active and inactive tap）やModulation contrastが低下するので、それらの低下も抑制することができる。
【００７７】
ここで、光電変換で得られた電荷DETに応じた信号の読み出しが行われる方のタップT、つまり光電変換で得られた電荷DETが検出されるべきタップTをアクティブタップ（active tap）とも称する。
【００７８】
逆に、基本的には光電変換で得られた電荷DETに応じた信号の読み出しが行われない方のタップT、つまりアクティブタップではない方のタップTをイナクティブタップ（inactive tap）とも称する。
【００７９】
上述の例では、P＋半導体領域７３に1.5Vの電圧が印加される方のタップTがアクティブタップであり、P＋半導体領域７３に0Vの電圧が印加される方のタップTがイナクティブタップである。
【００８０】
Cmodは、以下の式（１）で計算され、入射した赤外光の光電変換で発生した電荷のうちの何％分の電荷がアクティブタップであるタップTのN＋半導体領域７１で検出できるか、つまり電荷に応じた信号を取り出せるかを表す指標であり、電荷分離効率を示している。式（１）において、I0は、２つの電荷検出部（P＋半導体領域７３）の一方で検出される信号であり、I1は、他方で検出される信号である。
Cmod＝｛｜I0−I1｜／（I0＋I1）｝×１００・・・（１）
【００８１】
したがって、例えば外部から入射した赤外光がイナクティブタップの領域に入射し、そのイナクティブタップ内で光電変換が行われると、光電変換により発生した信号キャリアである電子が、イナクティブタップ内のN＋半導体領域７１に移動してしまう可能性が高い。そうすると、光電変換により得られた一部の電子の電荷がアクティブタップ内のN＋半導体領域７１で検出されなくなり、Cmod、つまり電荷分離効率が低下してしまう。
【００８２】
そこで、画素５１では、２つのタップTから略等距離の位置にある画素５１の中心部分付近に赤外光が集光されるようにすることで、外部から入射した赤外光がイナクティブタップの領域で光電変換されてしまう確率を低減させ、電荷分離効率を向上させることができる。また、画素５１ではModulation contrastも向上させることができる。換言すれば、光電変換により得られた電子がアクティブタップ内のN＋半導体領域７１へと誘導され易くすることができる。
【００８３】
＜画素分離のDTIを設けた構造例＞
図２に示した画素５１の構造において、隣接画素間の分離特性を向上させ、クロストークを抑制するため、画素５１と画素５１の間に分離構造を設けることができる。
【００８４】
図４は、図２に示した画素５１の隣接画素間に分離構造を設けた構成を示す断面図である。
【００８５】
図４において、図２と対応する部分については同一の符号を付してあり、その部分の説明は省略する。
【００８６】
図４の画素５１は、画素分離部としてのDTI（Deep Trench Isolation）６５−１および６５−２が設けられている点で図２に示した画素５１と異なり、その他の点で図２の画素５１と共通する。DTI６５−１および６５−２は、隣接する画素５１との境界部分の基板６１内に、基板６１の裏面側から所定の深さで形成されている。以下、DTI６５−１および６５−２を特に区別する必要のない場合、単にDTI６５と称する。DTI６５は、例えば、酸化膜で形成することができる。また、DTI６５は、例えば、タングステン（Ｗ）、アルミニウム（Al）、銅（Cu）、チタン（Ti）等の金属膜の外周を、酸化シリコン(SiO2)や酸窒化シリコン（SiON）などの絶縁膜で覆う（囲む）構造としてもよい。
【００８７】
このように埋め込み型のDTI６５を形成することで、画素間における赤外光の分離特性を向上させることができ、クロストークの発生を抑制することができる。
【００８８】
＜３．複数画素の断面構成例＞
図２および図４で示した画素５１の断面構成では、基板６１の光入射面とは反対の表面側に形成された多層配線層の図示が省略されていた。
【００８９】
そこで、図５および図６に、多層配線層を省略しない形で、隣接する複数画素の断面図を示す。
【００９０】
図５は、図３のB−B’線における断面図であり、図６は、図３のA−A’線における断面図である。
【００９１】
なお、図５および図６は、図４に示したDTI６５を備える画素５１が複数並んだ断面図である。図５および図６においても、図３および図４と対応する部分については同一の符号を付してあり、その部分の説明は省略する。
【００９２】
オンチップレンズ６２が画素毎に形成されている基板６１の光入射面側とは反対側に、多層配線層１１１が形成されている。言い換えれば、オンチップレンズ６２と多層配線層１１１との間に、半導体層である基板６１が配置されている。多層配線層１１１は、５層の金属膜M１乃至M５と、その間の層間絶縁膜１１２とで構成される。なお、図５では、多層配線層１１１の５層の金属膜M１乃至M５のうち、最も外側の金属膜M５が見えない場所にあるため図示されていないが、図５の断面図と異なる方向からの断面図である図６においては図示されている。
【００９３】
図６に示されるように、多層配線層１１１の基板６１との界面部分の画素境界領域には、画素トランジスタTrが形成されている。画素トランジスタTrは、図１２および図１３で後述する転送トランジスタ１２１、リセットトランジスタ１２３、増幅トランジスタ１２４、または、選択トランジスタ１２５などのいずれかである。
【００９４】
多層配線層１１１の５層の金属膜M１乃至M５のうち、最も基板６１に近い金属膜M１には、電源電圧を供給するための電源線１１３、P＋半導体領域７３−１または７３−２に所定の電圧を印加するための電圧印加配線１１４、および、入射光を反射する部材である反射部材１１５が含まれる。図６の金属膜M１において、電源線１１３および電圧印加配線１１４以外の配線は反射部材１１５となるが、図が煩雑となるのを防止するため一部の符号が省略されている。反射部材１１５は、入射光を反射させる目的で設けられる。反射部材１１５は、平面視において電荷検出部であるN＋半導体領域７１−１および７１−２と重なるように、N＋半導体領域７１−１および７１−２の下方に配置されている。なお、反射部材１１５の代わりに、遮光部材を設けてもよい。
【００９５】
基板６１側から２層目の金属膜M２では、例えば、金属膜M１の電圧印加配線１１４に接続されている電圧印加配線１１６、図１２および図１３で後述する駆動信号TRG、駆動信号RST、選択信号SEL、駆動信号FDGなどを伝送する制御線１１７、GND等の所定のVSS電位のVSS配線などが形成されている。また、金属膜M２では、図１２および図１３で後述するFD１２２や付加容量１２７が形成されている。
【００９６】
基板６１側から３層目の金属膜M３では、例えば、垂直信号線VSLや、VSS配線などが形成される。
【００９７】
基板６１側から４層目および５層目の金属膜M４およびM５では、例えば、タップTの電圧印加部であるP＋半導体領域７３−１および７３−２に、所定の電圧MIX_AまたはMIX_Bを印加するための電圧供給線１１８および１１９が形成されている。
【００９８】
なお、多層配線層１１１の５層の金属膜M１乃至M５の平面配置の詳細については、図１８乃至図２３を参照して後述する。
【００９９】
＜４．タップTのその他の平面形状例＞
図７乃至図１１を参照して、タップTのその他の平面形状について説明する。
【０１００】
なお、図７乃至図１１において、図３と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０１０１】
（タップTAの第１の変形例）
図７は、画素５１における第１のタップTAおよび第２のタップTBの第１の変形例を示す平面図である。
【０１０２】
図３では、第１のタップTAおよび第２のタップTBの各タップTの平面形状が、矩形状とされていた。
【０１０３】
図７に示される第１の変形例では、第１のタップTAおよび第２のタップTBの各タップTの平面形状が円形状とされている。より具体的には、各タップTの中心位置に円形状のP＋半導体領域７３が形成されており、そのP＋半導体領域７３を中心として、P＋半導体領域７３の周囲が円形状（円環状）のN＋半導体領域７１により囲まれている。
【０１０４】
（タップTAの第２の変形例）
図８は、画素５１における第１のタップTAおよび第２のタップTBの第２の変形例を示す平面図である。
【０１０５】
図３では、各タップTのN＋半導体領域７１が、P＋半導体領域７３の外周を囲むように形成されていたが、図８に示される第２の変形例では、ライン形状のN＋半導体領域７１が、ライン形状のP＋半導体領域７３を長手方向に垂直な方向から挟み込むように形成されている。したがって、ライン形状のP＋半導体領域７３の短辺の端面は、N＋半導体領域７１で囲まれていない。
【０１０６】
ライン形状とされるN＋半導体領域７１およびP＋半導体領域７３の横方向の長さはどのような長さであってもよく、それらの各領域が同じ長さとされなくてもよい。
【０１０７】
（タップTAの第３の変形例）
図９は、画素５１における第１のタップTAおよび第２のタップTBの第３の変形例を示す平面図である。
【０１０８】
図３では、各タップTは、P＋半導体領域７３をN＋半導体領域７１で囲む構成とされていた。換言すれば、タップTの内側にP＋半導体領域７３が形成され、外側にN＋半導体領域７１が形成されていた。
【０１０９】
N＋半導体領域７１とP＋半導体領域７３の配置は反対でもよい。
【０１１０】
図９の各タップTは、図３の各タップTのN＋半導体領域７１とP＋半導体領域７３の配置を反対にして構成されている。
【０１１１】
具体的には、図９の各タップTは、矩形状のN＋半導体領域７１をP＋半導体領域７３で囲む構成とされている。換言すれば、N＋半導体領域７１が形成され、外側にP＋半導体領域７３が形成されている。
【０１１２】
（タップTAの第４の変形例）
図１０は、画素５１における第１のタップTAおよび第２のタップTBの第４の変形例を示す平面図である。
【０１１３】
図１０の各タップTは、図８の各タップTのN＋半導体領域７１とP＋半導体領域７３の配置を反対にして構成されている。
【０１１４】
具体的には、図１０の各タップTは、ライン形状のP＋半導体領域７３が、ライン形状のN＋半導体領域７１を長手方向に垂直な方向から挟み込むように形成されている。
【０１１５】
ライン形状とされるN＋半導体領域７１およびP＋半導体領域７３の横方向の長さはどのような長さであってもよく、それらの各領域が同じ長さとされなくてもよい。
【０１１６】
（タップTAの第５の変形例）
図１１は、画素５１における第１のタップTAおよび第２のタップTBの第５の変形例を示す平面図である。
【０１１７】
図１１においては、2ｘ3で配列された６つの画素５１が、画素５１A乃至５１Hとして区別されている。
【０１１８】
各画素５１の第１のタップTAおよび第２のタップTBは、電圧印加部としてのP＋半導体領域７３を、隣接する画素５１どうしで共有する構造とすることができる。以下、電圧印加部としてのP＋半導体領域７３を、異なる画素５１の２つのタップTが共有する構造を、共有タップ構造とも称する。
【０１１９】
図１１に示される第５の変形例は、図８の各タップTの電圧印加部であるP＋半導体領域７３を、垂直方向（上下方向）に隣接する２つの画素５１で共有した共有タップ構造である。
【０１２０】
具体的には、画素５１Aと画素５１Cの画素境界に配置されたP＋半導体領域７３−１は、画素５１Aの第１のタップTAの電圧印加部であるP＋半導体領域７３と、画素５１Cの第１のタップTAの電圧印加部であるP＋半導体領域７３とを兼ねている。
【０１２１】
画素５１Bと画素５１Dの画素境界に配置されたP＋半導体領域７３−１は、画素５１Bの第１のタップTAの電圧印加部であるP＋半導体領域７３と、画素５１Dの第１のタップTAの電圧印加部であるP＋半導体領域７３−１とを兼ねている。
【０１２２】
画素５１Aと画素５１Eの画素境界に配置されたP＋半導体領域７３−２は、画素５１Bの第２のタップTBの電圧印加部であるP＋半導体領域７３と、画素５１Eの第２のタップTBの電圧印加部であるP＋半導体領域７３とを兼ねている。
【０１２３】
画素５１Bと画素５１Fの画素境界に配置されたP＋半導体領域７３−２は、画素５１Bの第２のタップTBの電圧印加部であるP＋半導体領域７３と、画素５１Fの第２のタップTBの電圧印加部であるP＋半導体領域７３とを兼ねている。
【０１２４】
画素５１Cと画素５１Gの画素境界に配置されたP＋半導体領域７３−２と、画素５１Dと画素５１Hの画素境界に配置されたP＋半導体領域７３−２も同様に、垂直方向に隣接する２つの画素５１の第２のタップTBの電圧印加部であるP＋半導体領域７３を兼ねている。
【０１２５】
このように隣接画素間で各タップTの電圧印加部のP＋半導体領域７３を共有する共有タップ構造においても、図２を参照して説明した動作によって間接ToF方式による測距を行うことができる。
【０１２６】
図１１のように共有タップ構造では、第１のタップTAのP＋半導体領域７３−１と第２のタップTBのP＋半導体領域７３−２との距離など、電界、つまり電流を発生させるための対となるP＋半導体領域間の距離が長くなる。換言すれば、隣接画素間で各タップTの電圧印加部のP＋半導体領域７３を共有することで、P＋半導体領域間の距離を最大限に長くすることができる。これにより、２つのタップTのP＋半導体領域間で電流が流れにくくなるので画素５１の消費電力を低減させることができ、また画素の微細化にも有利である。
【０１２７】
なお、図１１は、図８のタップ構造を共有タップ構造とした構成であるが、例えば、図１０のタップ構造を共有タップ構造とした場合には、N＋半導体領域７１が、隣接する画素５１どうしで共有される構造となる。
【０１２８】
＜５．画素の等価回路＞
図１２は、画素５１の等価回路を示している。
【０１２９】
画素５１は、N＋半導体領域７１−１およびP＋半導体領域７３−１等を含む第１のタップTAに対して、転送トランジスタ１２１A、FD１２２A、リセットトランジスタ１２３A、増幅トランジスタ１２４A、及び、選択トランジスタ１２５Aを有する。
【０１３０】
また、画素５１は、N＋半導体領域７１−２およびP＋半導体領域７３−２等を含む第２のタップTBに対して、転送トランジスタ１２１B、FD１２２B、リセットトランジスタ１２３B、増幅トランジスタ１２４B、及び、選択トランジスタ１２５Bを有する。
【０１３１】
タップ駆動部２１は、P＋半導体領域７３−１に所定の電圧MIX_A（第１の電圧）を印加し、P＋半導体領域７３−２に所定の電圧MIX_B（第２の電圧）を印加する。上述した例では、電圧MIX_AおよびMIX_Bの一方が１．５Vで、他方が０Vである。P＋半導体領域７３−１および７３−２は、第１の電圧または第２の電圧が印加される電圧印加部である。
【０１３２】
N＋半導体領域７１−１および７１−２は、基板６１に入射された光が光電変換されて生成された電荷を検出して、蓄積する電荷検出部である。
【０１３３】
転送トランジスタ１２１Aは、ゲート電極に供給される駆動信号TRGがアクティブ状態になるとこれに応答して導通状態になることで、N＋半導体領域７１−１に蓄積されている電荷をFD１２２Aに転送する。転送トランジスタ１２１Bは、ゲート電極に供給される駆動信号TRGがアクティブ状態になるとこれに応答して導通状態になることで、N＋半導体領域７１−２に蓄積されている電荷をFD１２２Bに転送する。
【０１３４】
FD１２２Aは、N＋半導体領域７１−１から供給された電荷DET_Aを一時保持する。FD１２２Bは、N＋半導体領域７１−２から供給された電荷DET_Bを一時保持する。FD１２２Aは、図２を参照して説明したFD部Aに対応し、FD１２２Bは、FD部Bに対応するものである。
【０１３５】
リセットトランジスタ１２３Aは、ゲート電極に供給される駆動信号RSTがアクティブ状態になるとこれに応答して導通状態になることで、FD１２２Aの電位を所定のレベル（電源電圧VDD）にリセットする。リセットトランジスタ１２３Bは、ゲート電極に供給される駆動信号RSTがアクティブ状態になるとこれに応答して導通状態になることで、FD１２２Bの電位を所定のレベル（電源電圧VDD）にリセットする。なお、リセットトランジスタ１２３Aおよび１２３Bがアクティブ状態とされるとき、転送トランジスタ１２１Aおよび１２１Bも同時にアクティブ状態とされる。
【０１３６】
増幅トランジスタ１２４Aは、ソース電極が選択トランジスタ１２５Aを介して垂直信号線VSLAに接続されることにより、垂直信号線VSLAの一端に接続されている定電流源回路部１２６Aの負荷MOSとソースフォロワ回路を構成する。増幅トランジスタ１２４Bは、ソース電極が選択トランジスタ１２５Bを介して垂直信号線VSLBに接続されることにより、垂直信号線VSLBの一端に接続されている定電流源回路部１２６Bの負荷MOSとソースフォロワ回路を構成する。
【０１３７】
選択トランジスタ１２５Aは、増幅トランジスタ１２４Aのソース電極と垂直信号線VSLAとの間に接続されている。選択トランジスタ１２５Aは、ゲート電極に供給される選択信号SELがアクティブ状態になるとこれに応答して導通状態となり、増幅トランジスタ１２４Aから出力される検出信号を垂直信号線VSLAに出力する。
【０１３８】
選択トランジスタ１２５Bは、増幅トランジスタ１２４Bのソース電極と垂直信号線VSLBとの間に接続されている。選択トランジスタ１２５Bは、ゲート電極に供給される選択信号SELがアクティブ状態になるとこれに応答して導通状態となり、増幅トランジスタ１２４Bから出力される検出信号を垂直信号線VSLBに出力する。
【０１３９】
画素５１の転送トランジスタ１２１Aおよび１２１B、リセットトランジスタ１２３Aおよび１２３B、増幅トランジスタ１２４Aおよび１２４B、並びに、選択トランジスタ１２５Aおよび１２５Bは、例えば、垂直駆動部２２によって制御される。
【０１４０】
＜画素のその他の等価回路構成例＞
図１３は、画素５１のその他の等価回路を示している。
【０１４１】
図１３において、図１２と対応する部分については同一の符号を付してあり、その説明は適宜省略する。
【０１４２】
図１３の等価回路では、図１２の等価回路に対し、付加容量１２７と、その接続を制御する切替トランジスタ１２８が、第１のタップTAおよび第２のタップTBの双方に対して追加されている。
【０１４３】
具体的には、転送トランジスタ１２１AとFD１２２Aとの間に、切替トランジスタ１２８Aを介して付加容量１２７Aが接続されており、転送トランジスタ１２１BとFD１２２Bとの間に、切替トランジスタ１２８Bを介して付加容量１２７Bが接続されている。
【０１４４】
切替トランジスタ１２８Aは、ゲート電極に供給される駆動信号FDGがアクティブ状態になるとこれに応答して導通状態になることで、付加容量１２７Aを、FD１２２Aに接続させる。切替トランジスタ１２８Bは、ゲート電極に供給される駆動信号FDGがアクティブ状態になるとこれに応答して導通状態になることで、付加容量１２７Bを、FD１２２Bに接続させる。
【０１４５】
垂直駆動部２２は、例えば、入射光の光量が多い高照度のとき、切替トランジスタ１２８Aおよび１２８Bをアクティブ状態として、FD１２２Aと付加容量１２７Aを接続するとともに、FD１２２Bと付加容量１２７Bを接続する。これにより、高照度時に、より多くの電荷を蓄積することができる。
【０１４６】
一方、入射光の光量が少ない低照度のときには、垂直駆動部２２は、切替トランジスタ１２８Aおよび１２８Bを非アクティブ状態として、付加容量１２７Aおよび１２７Bを、それぞれ、FD１２２Aおよび１２２Bから切り離す。
【０１４７】
図１２の等価回路のように、付加容量１２７は省略してもよいが、付加容量１２７を設け、入射光量に応じて使い分けることにより、高ダイナミックレンジを確保することができる。
【０１４８】
＜６．垂直信号線VSLの配線例＞
受光装置１では、図１を参照して説明したように、画素アレイ部２０の行列状に配列された画素５１の各画素列に対して、４本の垂直信号線VSLが配置されている。
【０１４９】
図１４乃至図１７は、１画素列に対して４本の垂直信号線VSLを配置する場合の受光装置１の配線例を示している。
【０１５０】
（垂直信号線VSLの第１の配線例）
図１４は、垂直信号線VSLの第１の配線例を示している。
【０１５１】
図１４に示される各画素５１の画素回路は、図１２に示した回路と同一であるので、符号が適宜省略されている。また、図１４の各画素５１の各タップTの構成としては、図１１に示した共有タップ構造が採用されている。
【０１５２】
なお、図１４では、１画素列のみを図示するが、他の画素列についても同様である。また、図１４では、１画素列に並ぶ４つの画素５１を、画素５１A乃至５１Dと区別するとともに、１画素列に配置される４本の垂直信号線VSLを、垂直信号線VSL0乃至VSL3と区別して示している。
【０１５３】
図１４の第１の配線例では、垂直方向に隣接する２つの画素５１が１つのペアを構成し、ペアとなる２つの画素５１の第１のタップTAが同一の垂直信号線VSLに接続され、ペアとなる２つの画素５１の第２のタップTBが同一の垂直信号線VSLに接続されている。
【０１５４】
具体的には、画素５１Aと画素５１Bのペアの第１のタップTAは、垂直信号線VSL0に接続され、画素５１Aと画素５１Bのペアの第２のタップTBは、垂直信号線VSL2に接続されている。画素５１Cと画素５１Dのペアの第１のタップTAは、垂直信号線VSL1に接続され、画素５１Cと画素５１Dのペアの第２のタップTBは、垂直信号線VSL3に接続されている。
【０１５５】
これにより、垂直信号線VSL0は、画素５１Aと画素５１Bのペアの第１のタップTAの検出信号をカラム処理部２３に出力し、垂直信号線VSL1は、画素５１Cと画素５１Dのペアの第１のタップTAの検出信号をカラム処理部２３に出力する。垂直信号線VSL2は、画素５１Aと画素５１Bのペアの第２のタップTBの検出信号をカラム処理部２３に出力し、垂直信号線VSL3は、画素５１Cと画素５１Dのペアの第２のタップTBの検出信号をカラム処理部２３に出力する。したがって、４本の垂直信号線VSL0乃至VSL3は、第１のタップTAの検出信号を伝送する２本（垂直信号線VSL0,VSL1）と、第２のタップTBの検出信号を伝送する２本（垂直信号線VSL2,VSL3）とが隣り合う配列（TA,TA,TB,TB）となる。
【０１５６】
１画素列に４本の垂直信号線VSL0乃至VSL3を配置したことにより、受光装置１は、１画素単位で各画素５１の検出信号を出力する第１の駆動モードでは、奇数行または偶数行の２行単位で、検出信号を画素アレイ部２０の外（カラム処理部２３）へ出力することができる。したがって、読み出し速度を高速化することができる。
【０１５７】
一方、２つのタップTの検出信号を合算出力する第２の駆動モードでは、受光装置１は、ペアとなる２画素の第１のタップTAまたは第２のタップTBの検出信号を合算し、４行単位で、検出信号を画素アレイ部２０の外へ出力することができる。解像度向上のため、画素数が増加し、１画素当たりの信号量が少ない場合であっても、２画素の検出信号を合算することにより、十分なS/N比を確保することができる。
【０１５８】
（垂直信号線VSLの第２の配線例）
図１５は、垂直信号線VSLの第２の配線例を示している。
【０１５９】
図１５において、図１４に示した第１の配線例と同様の点についての説明は適宜省略し、第１の配線例と異なる点について説明する。
【０１６０】
図１５の第２の配線例は、ペアとなる２つの画素５１の第１のタップTAどうしが同一の垂直信号線VSLに接続され、ペアとなる２つの画素５１の第２のタップTBどうしが同一の垂直信号線VSLに接続される点で、第１の配線例と共通する。
【０１６１】
ただし、図１４に示した第１の配線例では、ペアとなる２つの画素５１Aと画素５１Bにおいて、第１のタップTAが垂直信号線VSL0に接続されている点は同じであるが、第２のタップTBが、垂直信号線VSL2ではなく、垂直信号線VSL1に接続されている。
【０１６２】
ペアとなる２つの画素５１Cと画素５１Dについては、第１の配線例では、ペアとなる第２のタップTBが垂直信号線VSL3に接続されている点は同じであるが、第１のタップTAが、垂直信号線VSL1ではなく、垂直信号線VSL2に接続されている。
【０１６３】
これにより、第２の配線例では、垂直信号線VSL0は、画素５１Aと画素５１Bのペアの第１のタップTAの検出信号を出力し、垂直信号線VSL1は、画素５１Aと画素５１Bのペアの第２のタップTBの検出信号をカラム処理部２３に出力する。垂直信号線VSL2は、画素５１Cと画素５１Dのペアの第１のタップTAの検出信号を出力し、垂直信号線VSL3は、画素５１Cと画素５１Dのペアの第２のタップTBの検出信号を出力する。したがって、４本の垂直信号線VSL0乃至VSL3は、第１のタップTAの検出信号を伝送する垂直信号線VSLと、第２のタップTBの検出信号を伝送する垂直信号線VSLが交互に配置された配列（TA,TB,TA,TB）となる。
【０１６４】
第２の配線例における第１の駆動モードと第２の駆動モードの駆動は、第１の配線例と同様である。したがって、第１の駆動モードでは、読み出し速度を高速化することができる。第２の駆動モードでは、１画素当たりの信号量が少ない場合であっても、２画素の検出信号を合算することにより、十分なS/N比を確保することができる。
【０１６５】
図１４の第１の配線例および図１５の第２の配線例では、２つのタップTの検出信号を合算出力する第２の駆動モードのとき、検出信号を合算する２つのタップTが、ペアを構成する２画素内に閉じられる。これにより、上下に隣接する２つのペア間の第１のタップTAまたは第２のタップTBどうしの動作ずれを低減し、高速動作の歪みを低減することができる。
【０１６６】
さらに、図１５の第２の配線例では、第１のタップTAの検出信号を伝送する垂直信号線VSLと、第２のタップTBの検出信号を伝送する垂直信号線VSLとが交互に配置された配列（TA,TB,TA,TB）となることで、隣り合う垂直信号線VSLどうしのカップリング容量を均一にして、ノイズを低減することができる。
【０１６７】
（垂直信号線VSLの第３の配線例）
図１６は、垂直信号線VSLの第３の配線例を示している。
【０１６８】
図１６において、図１４に示した第１の配線例と同様の点についての説明は適宜省略し、第１の配線例と異なる点について説明する。
【０１６９】
図１６の第３の配線例では、２つの検出信号を合算して出力する第２の駆動モードのとき、第１のタップTAおよび第２のタップTBのいずれにおいても、検出信号の合算対象となる２つのタップTが電圧印加部のP＋半導体領域７３を共有している。
【０１７０】
例えば、画素５１Aと画素５１Bの画素境界に配置された２つの第２のタップTBは、ともに垂直信号線VSL2に接続されているので、第２の駆動モードのとき、検出信号を合算して出力する２つのタップTであり、画素５１Aと画素５１Bの画素境界に配置されたP＋半導体領域７３を共有している。
【０１７１】
画素５１Bと画素５１Cの画素境界に配置された２つの第１のタップTAは、ともに垂直信号線VSL1に接続されているので、第２の駆動モードのとき、検出信号を合算して出力する２つのタップTであり、画素５１Bと画素５１Cの画素境界に配置されたP＋半導体領域７３を共有している。
【０１７２】
画素５１Cと画素５１Dの画素境界に配置された２つの第２のタップTBは、ともに垂直信号線VSL3に接続されているので、第２の駆動モードのとき、検出信号を合算して出力する２つのタップTであり、画素５１Cと画素５１Dの画素境界に配置されたP＋半導体領域７３を共有している。
【０１７３】
これに対して、図１４に示した第１の配線例では、第２の駆動モードのとき、第２のタップTBについては、第３の配線例と同様に、電圧印加部のP＋半導体領域７３を共有しているが、第１のタップTAについては、検出信号の合算対象となる２つのタップTは、電圧印加部のP＋半導体領域７３を共有していなかった。
【０１７４】
例えば、図１４の画素５１Aと画素５１Bのペアにおいて、第２のタップTBについては、検出信号の合算対象である画素５１Aの第２のタップTBと、画素５１Bの第２のタップTBとで、画素５１Aと画素５１Bの画素境界に配置されたP＋半導体領域７３を共有しているが、第１のタップTAについては、検出信号の合算対象である画素５１Aの第１のタップTAと、画素５１Bの第１のタップTAとは、P＋半導体領域７３を共有していない。換言すれば、画素５１Aの第１のタップTAのP＋半導体領域７３と、画素５１Bの第１のタップTAのP＋半導体領域７３は、異なるP＋半導体領域７３とされている。
【０１７５】
また、図１６の第３の配線例では、画素５１Aと、その上の不図示の画素５１の画素境界に配置された共有タップ構造の２つの第１のタップTAが、ともに垂直信号線VSL0に接続される。画素５１Aと画素５１Bの画素境界に配置された共有タップ構造の２つの第２のタップTBが、ともに垂直信号線VSL2に接続されている。画素５１Bと画素５１Cの画素境界に配置された共有タップ構造の２つの第１のタップTAが、ともに垂直信号線VSL1に接続されている。画素５１Cと画素５１Dの画素境界に配置された共有タップ構造の２つの第２のタップTBが、ともに垂直信号線VSL3に接続されている。これにより、４本の垂直信号線VSL0乃至VSL3は、第１のタップTAの検出信号を伝送する２本（垂直信号線VSL0,VSL1）と、第２のタップTBの検出信号を伝送する２本（垂直信号線VSL2,VSL3）とが隣り合う配列（TA,TA,TB,TB）となる。
【０１７６】
受光装置１は、１画素単位で各画素５１の検出信号を出力する第１の駆動モードでは、奇数行または偶数行の２行単位で、検出信号を画素アレイ部２０の外（カラム処理部２３）へ出力する。したがって、読み出し速度を高速化することができる。
【０１７７】
一方、２つのタップTの検出信号を合算出力する第２の駆動モードでは、受光装置１は、２画素相当の２つの第１のタップTAまたは第２のタップTBの検出信号を合算し、４行相当の単位で、検出信号を画素アレイ部２０の外へ出力する。１画素当たりの信号量が少ない場合であっても、十分なS/N比を確保することができる。
【０１７８】
第３の配線例によれば、第２の駆動モードにおいて、検出信号を合算出力する２つのタップTの電圧印加部であるP＋半導体領域７３が共有されているので、検出信号を合算出力する２つのタップTに印加される印加電圧のばらつきを抑制することができる。
【０１７９】
（垂直信号線VSLの第４の配線例）
図１７は、垂直信号線VSLの第４の配線例を示している。
【０１８０】
図１７において、上述した第１乃至第３の配線例と同様の点についての説明は適宜省略し、第１乃至第３の配線例と異なる点について説明する。
【０１８１】
図１７の第４の配線例は、図１５に示した第２の配線例に対して、２つの検出信号を合算して出力する第２の駆動モードのとき、検出信号の合算対象となる２つのタップTが、電圧印加部のP＋半導体領域７３を共有するようにした構成である。
【０１８２】
換言すれば、図１７の第４の配線例は、２つの検出信号を合算して出力する第２の駆動モードのとき、第１のタップTAおよび第２のタップTBのいずれにおいても、検出信号の合算対象となる２つのタップTが電圧印加部のP＋半導体領域７３を共有している点で、図１６の第３の配線例と共通する。
【０１８３】
一方、図１６の第３の配線例では、画素５１Aと画素５１Bの画素境界に配置された２つの第２のタップTBが垂直信号線VSL2に接続されていたが、図１７の第４の配線例では、垂直信号線VSL1に接続されている。また、第３の配線例では、画素５１Bと画素５１Cの画素境界に配置された２つの第１のタップTAが垂直信号線VSL1に接続されていたが、図１７の第４の配線例では、垂直信号線VSL2に接続されている。これにより、４本の垂直信号線VSL0乃至VSL3は、図１５に示した第２の配線例と同様に、第１のタップTAの検出信号を伝送する垂直信号線VSLと、第２のタップTBの検出信号を伝送する垂直信号線VSLが交互に配置された配列（TA,TB,TA,TB）となっている。
【０１８４】
受光装置１は、１画素単位で各画素５１の検出信号を出力する第１の駆動モードでは、奇数行または偶数行の２行単位で、検出信号を画素アレイ部２０の外（カラム処理部２３）へ出力する。したがって、読み出し速度を高速化することができる。
【０１８５】
一方、２つのタップTの検出信号を合算出力する第２の駆動モードでは、受光装置１は、２画素相当の２つの第１のタップTAまたは第２のタップTBの検出信号を合算し、４行相当の単位で、検出信号を画素アレイ部２０の外へ出力する。１画素当たりの信号量が少ない場合であっても、十分なS/N比を確保することができる。
【０１８６】
第４の配線例によれば、第２の駆動モードにおいて、検出信号を合算出力する２つのタップTの電圧印加部であるP＋半導体領域７３が共有されているので、検出信号を合算出力する２つのタップTに印加される印加電圧のばらつきを抑制することができる。
【０１８７】
１画素列に対して４本の垂直信号線VSLを配置した第１乃至第４の配線例によれば、信号出力を画素単位として解像度を向上させる駆動モード（第１の駆動モード）と、解像度の向上よりも信号のS/N比を改善させる駆動モード（第２の駆動モード）を、用途等に応じて使い分けることができる。言い換えれば、多画素化を実現しつつ、多画素化による測距精度低下を抑制することができる。
【０１８８】
＜７．５層の金属膜M１乃至M５の平面配置例＞
次に、図１８乃至図２３を参照して、基板６１の光入射面側とは反対側に形成された多層配線層１１１の詳細構成について説明する。
【０１８９】
なお、図１８乃至図２３に示す構成は、図５および図６で説明した構成に対応するが、別形態の構成として、異なる符号を付して説明する。
【０１９０】
図１８は、基板６１と多層配線層１１１との界面である画素トランジスタTrのゲート電極やコンタクトが形成されているゲート形成面の平面図である。
【０１９１】
図１８の左側の平面図は、画素アレイ部２０の垂直方向に配列された複数画素の領域を含む平面図であり、所定の１つの画素５１の領域が破線で示されている。図１８の右側の平面図は、左側の平面図において破線で示された画素５１付近の領域の拡大図である。拡大図には、第１のタップTAおよび第２のタップTBの領域が破線で示されている。
【０１９２】
基板６１のゲート形成面は、画素トランジスタTrのゲート電極、電圧印加部であるP＋半導体領域７３とのコンタクト、電荷検出部であるN＋半導体領域７１とのコンタクトなどが形成されているアクティブ領域１８１と、それ以外の酸化膜領域１８２とで構成される。酸化膜領域１８２は、例えば、図２の酸化膜６４や分離部７５などに相当する。なお、図１９乃至図２３では、位置関係の参考のため、アクティブ領域１８１を、符号を省略して下層に重ねて示している。
【０１９３】
１つの画素５１の領域において、N＋半導体領域７１−１およびP＋半導体領域７３−１等を含む第１のタップTAと、N＋半導体領域７１−２およびP＋半導体領域７３−２等を含む第２のタップTBとが、画素５１の垂直方向の画素中間線（不図示）に対して対称となるように画素境界に配置されている。
【０１９４】
第１のタップTAを制御する画素トランジスタTrである、転送トランジスタ１２１A、リセットトランジスタ１２３A、増幅トランジスタ１２４A、選択トランジスタ１２５A、及び、切替トランジスタ１２８Aと、第２のタップTBを制御する画素トランジスタTrである、転送トランジスタ１２１B、リセットトランジスタ１２３B、増幅トランジスタ１２４B、選択トランジスタ１２５B、及び、切替トランジスタ１２８Bとが、画素５１の垂直方向の画素中間線に対して対称に配置されている。
【０１９５】
第１のタップTAまたは第２のタップTBを制御する複数の画素トランジスタTrを、アクティブ領域１８１内に２列に配置することで、各画素トランジスタTrを余裕を持って配置でき、特に、増幅トランジスタ１２４のゲート電極を一番大きいサイズで形成することができるので、増幅トランジスタ１２４のノイズ特性を抑制することができる。
【０１９６】
図１９は、多層配線層１１１の５層の金属膜M１乃至M５のうちの、基板６１に最も近い１層目である金属膜M１の平面配置例を示している。
【０１９７】
図１９の左側の平面図と右側の平面図の関係は、図１８と同様である。
【０１９８】
多層配線層１１１の１層目である金属膜M１には、画素５１の第１のタップTAと第２のタップTBとの間に、赤外光を反射する反射部材１１５（図５）としての金属膜２０１Aおよび２０１Bが形成されている。金属膜２０１Aおよび２０１Bの境界は示していないが、金属膜２０１Aおよび２０１Bが、画素５１の領域において、画素５１の垂直方向に対して対称に形成されている。図１９に示されるように、画素５１の領域において、金属膜２０１Aおよび２０１Bの領域が最も大きく形成されており、基板６１を通過して多層配線層１１１に入射された赤外光を、基板６１へ再び反射させることで、基板６１内で光電変換される赤外光の量をより多くすることができ、感度を向上させている。
【０１９９】
なお、金属膜２０１Aおよび２０１Bの電位は、所定のVSS電位であり、本実施の形態では、例えば、GNDである。
【０２００】
金属膜２０２Aは、増幅トランジスタ１２４Aのゲート電極とFD１２２A（図２０）とを接続する配線である。金属膜２０２Bは、増幅トランジスタ１２４Bのゲート電極とFD１２２B（図２０）とを接続する配線である。金属膜２０２Aと金属膜２０２Bも、画素５１の垂直方向の画素中間線に対して対称に配置されている。
【０２０１】
金属膜２０３Aおよび２０３Bは、選択トランジスタ１２５Aおよび１２５Bに接続される配線である。金属膜２０４Aは、画素５１の第１のタップTAの電荷検出部であるN＋半導体領域７１−１に接続される配線であり、金属膜２０４Bは、画素５１の第２のタップTBの電荷検出部であるN＋半導体領域７１−２に接続される配線である。
【０２０２】
金属膜２０５Aおよび２０５Bは、転送トランジスタ１２１Aおよび１２１Bに接続される配線である。金属膜２０６Aおよび２０６Bは、リセットトランジスタ１２３Aおよび１２３Bに接続される配線である。
【０２０３】
第１のタップTAに関する金属膜２０３A乃至２０６Aと、第２のタップTBに関する金属膜２０３B乃至２０６Bとは、画素５１の垂直方向の画素中間線に対して対称に配置されている。画素５１の垂直方向の画素中間部に位置するコンタクト２０７には、電源電圧VDDが供給されている。
【０２０４】
増幅トランジスタ１２４Aのゲート電極とFD１２２A（図２０）とを接続する金属膜２０２Aと、電源電圧VDDが供給されているコンタクト２０７との間に、シールド配線としての金属膜２０１Aが配置されている。これにより、電源電圧VDDの電位変動に対するFD１２２Aの電位の影響量を低減し、ノイズを抑制している。
【０２０５】
増幅トランジスタ１２４Aのゲート電極とFD１２２A（図２０）とを接続する金属膜２０２Aと、選択トランジスタ１２５Aに接続される配線である金属膜２０３Aとの間にも、シールド配線としての金属膜２０１Aが配置されている。これにより、選択トランジスタ１２５Aの電位変動に対するFD１２２Aの電位の影響量を低減し、ノイズを抑制している。
【０２０６】
増幅トランジスタ１２４Aのゲート電極とFD１２２A（図２０）とを接続する金属膜２０２Aと、第１のタップTAの電荷検出部であるN＋半導体領域７１−１に接続される配線である金属膜２０４Aとの間にも、シールド配線としての金属膜２０１Aが配置されている。これにより、第１のタップTAの電荷検出部の電位変動に対するFD１２２Aの電位の影響量を低減し、ノイズを抑制している。
【０２０７】
画素５１の垂直方向の画素中間線に対して対称に配置されている第２のタップTBに関す金属膜２０１B乃至２０６Bについても同様のことが言える。
【０２０８】
画素内の第１のタップTAを駆動する画素トランジスタTrと、第２のタップTBを駆動する画素トランジスタTrとが垂直方向に対称に配置されたことにより、配線負荷が第１のタップTAと第２のタップTBとで均等に調整されている。これにより、第１のタップTAと第２のタップTBの駆動バラツキを低減させている。
【０２０９】
図２０は、多層配線層１１１の５層の金属膜M１乃至M５のうちの、２層目である金属膜M２の平面配置例を示している。
【０２１０】
図２０の左側の平面図と右側の平面図の関係は、図１８と同様である。
【０２１１】
多層配線層１１１の２層目である金属膜M２には、画素５１のFD１２２Aが、櫛形形状の金属膜２１１Aで形成されている。FD１２２Aとしての金属膜２１１Aの櫛形形状の間隙に挿入されるように、GND（VSS電位）の金属膜２１２Aが櫛形形状に形成されている。FD１２２Aとしての金属膜２１２Aと、GND（VSS電位）の金属膜２１２Aが、ともに櫛形形状で形成され、対向する領域を大きく確保することで、FD１２２Aの蓄積容量を上げ、ダイナミックレンジを広げることが可能となる。また、GNDの金属膜２１２Aは、FD１２２Aとしての金属膜２１１Aを囲むように周りに配置され、FD１２２Aの電位が、他の電位変化を受ける影響量を低減し、ノイズを抑制している。
【０２１２】
金属膜M２には、画素５１の垂直方向の画素中間線に対して、FD１２２Aと対称となる位置に、画素５１のFD１２２Bが形成されている。FD１２２Bも、櫛形形状の金属膜２１１Bで形成され、櫛形形状の金属膜２１１Bと対向するように、櫛形形状のGND（VSS電位）の金属膜２１２Bが形成されている。GND（VSS電位）の金属膜２１２Bを、FD１２２Bとしての金属膜２１１Bを囲むように周りに配置することで、ノイズを抑制している。
【０２１３】
金属膜M２において、FD１２２Aおよび１２２Bは、図１８および図１９の画素トランジスタTrの形成領域と重畳しない領域に配置されている。これにより、画素トランジスタTrに接続されている金属膜（配線）から受ける電位変動を低減し、ノイズを抑制している。なお、FD１２２Aおよび１２２Bが、図１８および図１９の画素トランジスタTrの形成領域の一部と重畳してもよい。
【０２１４】
FD１２２Aとしての金属膜２１１Aは、２個以上のビアで、金属膜M１と接続されている。FD１２２Bとしての金属膜２１１Bも、２個以上のビアで、金属膜M１と接続されている。これにより、プロセスばらつきによる抵抗変化の影響を低減し、ノイズを低減している。
【０２１５】
画素５１の垂直方向の中間位置に配置されている金属膜２１３は、電源電圧VDDを供給する配線である。金属膜２１３の上下に配置されている金属膜２１４Aおよび２１４Bは、転送トランジスタ１２１Aおよび１２１Bに供給される駆動信号TRGを伝送する配線である。金属膜２１４Aおよび２１４Bより外側に配置されている金属膜２１５Aおよび２１５Bは、リセットトランジスタ１２３Aおよび１２３Bに供給される駆動信号RSTを伝送する配線である。金属膜２１５Aおよび２１５Bより外側に配置されている金属膜２１６Aおよび２１６Bは、選択トランジスタ１２５Aおよび１２５Bに供給される選択信号SELを伝送する配線である。
【０２１６】
第１のタップTAまたは第２のタップTBを制御する複数の画素トランジスタTrの制御信号を伝送する配線を、画素５１の垂直方向の画素中間線を基準に対称に配置することで、第１のタップTAと第２のタップTBの駆動バラツキを低減させている。
【０２１７】
図２１は、多層配線層１１１の５層の金属膜M１乃至M５のうちの、３層目である金属膜M３の平面配置例を示している。
【０２１８】
図２１の左側の平面図と右側の平面図の関係は、図１８と同様である。
【０２１９】
３層目である金属膜M３には、垂直信号線VSL0乃至VSL3が配置されている。垂直信号線VSL0乃至VSL3それぞれの両隣には、配線２２１乃至２２５のいずれかが配置され、配線２２１乃至２２５は、いずれも、GND（VSS電位）に接続されている。垂直信号線VSL0乃至VSL3それぞれの間に、GNDに接続された配線２２１乃至２２５のいずれかを配置することで、隣り合う垂直信号線VSLからの電位変動を低減し、ノイズを抑制している。なお、垂直信号線VSL0乃至VSL3のうち、隣り合う２つの垂直信号線VSLの電位が同電位である場合には、その間のGND配線（配線２２１乃至２２５のいずれか）は省略してもよい。
【０２２０】
垂直信号線VSL0乃至VSL3が配置される領域は、画素５１における平面方向の位置が、金属膜M２のFD１２２Aおよび１２２Bと重畳しない領域とされている。これにより、FD１２２Aおよび１２２Bが、垂直信号線VSL0乃至VSL3から受ける電位変動を低減し、ノイズを抑制している。
【０２２１】
金属膜M２のFD１２２Aおよび１２２Bとしての金属膜２１１Aおよび２１１Bの位置に相当する金属膜M３の領域には、GND（VSS電位）に接続されている配線２３１が配置されている。これにより、金属膜M２のFD１２２Aおよび１２２Bとしての金属膜２１１Aおよび２１１Bと、金属膜M３のGND配線を、積層方向でも対向させることにより、FD１２２の容量を増加させるとともに、電位変動を低減し、ノイズを抑制している。
【０２２２】
図２２は、多層配線層１１１の５層の金属膜M１乃至M５のうちの、４層目である金属膜M４の平面配置例を示している。
【０２２３】
図２２の左側の平面図と右側の平面図の関係は、図１８と同様である。
【０２２４】
多層配線層１１１の４層目の金属膜M４には、各画素５１のタップTの電圧印加部であるP＋半導体領域７３−１および７３−２に、所定の電圧MIX_AまたはMIX_Bを印加するための電圧供給線２４１−１および２４１−２が形成されている。図２２の例では、電圧供給線２４１−１が、破線で示される画素５１の第１のタップTAにビアを介して接続されており、電圧供給線２４１−２が、破線で示される画素５１の第２のタップTBにビアを介して接続されている。図２２の電圧供給線２４１−１および２４１−２のうち、斜線の格子パターンで示される領域は、図２３に示す金属膜M５と接続されているビア領域を示している。
【０２２５】
金属膜M４の電圧供給線２４１−１および２４１−２の垂直方向に伸びる配線領域は、金属膜M３の垂直信号線VSL0乃至VSL3の領域と、平面方向において重畳しない領域とされている。これにより、垂直信号線VSL0乃至VSL3の電位が、電圧供給線２４１−１および２４１−２の電圧MIX_AまたはMIX_Bから受ける影響を抑え、ノイズを抑制している。
【０２２６】
図２３は、多層配線層１１１の５層の金属膜M１乃至M５のうちの、５層目である金属膜M５の平面配置例を示している。
【０２２７】
図２３の左側の平面図と右側の平面図の関係は、図１８と同様である。
【０２２８】
多層配線層１１１の５層目の金属膜M５には、各画素５１のタップTの電圧印加部であるP＋半導体領域７３−１および７３−２に、所定の電圧MIX_AまたはMIX_Bを印加するための電圧供給線２５１−１および２５１−２が形成されている。図２３の例では、電圧供給線２５１−１が、金属膜M４の電圧供給線２４１−１と同様に、第１のタップTAに接続される配線であり、電圧供給線２５１−２が、第２のタップTBに接続される配線である。
【０２２９】
ただし、金属膜M５の電圧供給線２５１−１は、第１のタップTAに直接は接続されておらず、金属膜M４の電圧供給線２４１−１を介して、第１のタップTAに所定の電圧MIX_Aを印加する。図２３の金属膜M５の電圧供給線２５１−１において、斜線の格子パターンで示される領域が、電圧供給線２４１−１と電圧供給線２５１−１とが積層方向に接続されているビア領域を示している。
【０２３０】
同様に、金属膜M５の電圧供給線２５１−２は、第２のタップTBに直接は接続されておらず、金属膜M４の電圧供給線２４１−２を介して、第２のタップTBに所定の電圧MIX_Bを印加する。図２３の金属膜M５の電圧供給線２５１−２において、斜線の格子パターンで示される領域が、電圧供給線２４１−２と電圧供給線２５１−２とが積層方向に接続されているビア領域を示している。
【０２３１】
図２２の金属膜M４と図２３の金属膜M５とを参照して分かるように、電圧供給線２４１−１および２５１−１間のビア領域の位置と、電圧供給線２４１−２および２５１−２間のビア領域の位置が、垂直方向にずれて配置されている。これにより、電圧供給線２４１−１および２５１−１間のビア領域と、電圧供給線２４１−２および２５１−２間のビア領域の平面方向の距離をできるだけ離すことができるので、ビア形成が容易になり、製造プロセスを安定させることができる。
【０２３２】
４層目の金属膜M４の電圧供給線２４１と、５層目の金属膜M５の電圧供給線２５１の２層を画素アレイ部２０の垂直方向に配線し、垂直方向の各画素５１のタップTに印加する所定の電圧MIX_AまたはMIX_Bを２層で伝送するように構成したことにより、垂直方向の配線抵抗が下がり、伝搬遅延が低減されるので、画素アレイ部２０の面内の特性ばらつきを抑制することができる。
【０２３３】
＜８．DTIの構成例＞
図４乃至図６では、タップTの電圧印加部であるP＋半導体領域７３を共有しないタップ構造（非共有タップ構造）を採用した画素５１において、画素分離部としてDTI６５を設けた構造について説明した。
【０２３４】
次に、図２４乃至図３２を参照して、共有タップ構造のタップTを有する画素５１に、画素分離部としてのDTIを設ける構造について説明する。
【０２３５】
（第１の画素分離構造）
図２４のAは、第１の画素分離構造を示す平面図である。なお、図２４のAにおいて、実線で示される画素５１の境界線は、隣接する画素５１どうしの区切りを説明するためのものであり、何らかの構造物を表すものではない。この点は図２５乃至図３２についても同様である。
【０２３６】
図２４のBは、図２４のAの破線部分に相当する、タップTを通る線分の画素断面図である。
【０２３７】
第１の画素分離構造では、図２４のAに示されるように、画素５１の境界部に、DTI３０１が配置されている。DTI３０１の平面形状は格子状であり、各格子のピッチは、画素ピッチに等しい。
【０２３８】
DTI３０１は、図２４のBに示されるように、基板６１の光入射面側である裏面側から所定の深さまで掘り込んで形成される溝部（トレンチ）に絶縁物（例えば、SiO2）を埋め込んで形成されている。DTI３０１の溝部に埋め込まれる材料は、例えば、SiO2などの絶縁層のみで構成されてもよいし、タングステンなどの金属層の外側（画素中心側）を、絶縁物で覆う２重構造でもよい。DTI３０１は、タップT(第１のタップTAまたは第２のタップTB)の電圧印加部であるP＋半導体領域７３の少なくとも一部と平面視で重なるように配置されている。また、DTI３０１の上面には、画素間遮光膜６３が形成されている。
【０２３９】
第１の画素分離構造のDTI３０１を形成することにより、各画素５１へ一旦入射された赤外光が、隣接する画素５１へと入射してクロストークが発生してしまうことを抑制することができる。また、画素間における赤外光の分離特性を向上させることができるので、感度を向上させることができる。
【０２４０】
（第２の画素分離構造）
図２５は、第２の画素分離構造を示す平面図である。
【０２４１】
第２の画素分離構造においても、図２５に示されるように、画素５１の画素境界に沿って格子状に、DTI３０２が配置されている。
【０２４２】
図２５の破線部分の画素断面図は、図２４のBに示した第１の画素分離構造の断面図と同じになるので、図示を省略する。
【０２４３】
図２４の第１の画素分離構造と、図２５の第２の画素分離構造との違いは、第１の画素分離構造では、格子が交差する交差部にも、DTI３０１が形成されているのに対して、第２の画素分離構造では、格子が交差する交差部には、DTI３０２が形成されていない点である。DTI３０２の形成方法や、溝部に埋め込まれる材料は、DTI３０１と同様である。
【０２４４】
第２の画素分離構造のDTI３０２を形成することにより、各画素５１へ一旦入射された赤外光が、隣接する画素５１へと入射してクロストークが発生してしまうことを抑制することができる。また、画素間における赤外光の分離特性を向上させることができるので、感度を向上させることができる。
【０２４５】
さらに、格子状の交差部に分離構造を形成しないようにしたDTI３０２によれば、DTIを形成する際に交差部の溝部の幅（平面方向の幅）が太くなり、溝部が過剰に深くなることで、過電流発生要因となることを抑制することができる。
【０２４６】
（第３の画素分離構造）
図２６のAは、第３の画素分離構造を示す平面図である。
【０２４７】
図２６のBは、図２６のAの破線部分に相当する、タップTを通る線分の画素断面図である。
【０２４８】
図２６のAに示されるように、第３の画素分離構造は、図２４のAに示した第１の画素分離構造と同様に、画素ピッチと等しい間隔の格子状で、DTI３０３が配置されている。第３の画素分離構造のDTI３０３と、第１の画素分離構造のDTI３０１との相違点は、DTI３０３が形成されている位置である。
【０２４９】
すなわち、第３の画素分離構造のDTI３０３の位置は、第１の画素分離構造のDTI３０１の位置に対して、垂直方向および水平方向に格子の半ピッチだけずれている。換言すれば、第１の画素分離構造のDTI３０１は、格子の交差部が画素５１の境界部の位置となるように形成されていたが、第３の画素分離構造のDTI３０３は、格子の交差部が画素５１の平面領域の中心部の位置となるように形成されている。
【０２５０】
第１のタップTAと第２のタップTBとを結ぶ線分上にはDTI３０３が形成されているので、図２６のAの破線部分に相当する画素断面図は、図２６のBに示されるようになる。
【０２５１】
オンチップレンズ６２は、画素５１の平面領域の中心部、換言すれば、第１のタップTAと第２のタップTBとの中間位置に、入射光が集光されるように形成されている。したがって、入射光の集光部分が、DTI３０３の交差部分となり、DTI３０３による入射光の回折が増えるので、感度を向上させることができる。
【０２５２】
（第４の画素分離構造）
図２７のAは、第４の画素分離構造を示す平面図である。
【０２５３】
図２７のBは、図２７のAの破線部分に相当する、タップTを通る線分の画素断面図である。
【０２５４】
第４の画素分離構造では、DTI３０４が形成されている。DTI３０４は、第３の画素分離構造のDTI３０３の交差部を設けないようにした構造である。換言すれば、第４の画素分離構造のDTI３０４は、格子の交差部が画素５１の平面領域の中心部の位置となるように形成されている点で、図２６の第３の画素分離構造と共通し、交差部に分離構造が設けられていない点で、図２５の第２の画素分離構造と共通する。
【０２５５】
第４の画素分離構造によれば、第３の画素分離構造と同様に、DTI３０４の交差部分が画素領域の中心部となるので、DTI３０４による入射光の回折が増え、感度を向上させることができる。
【０２５６】
また、DTI３０４は、格子状の交差部に分離構造が形成されないので、第２の画素分離構造と同様に、溝部を過剰に深く形成してしまうことで、過電流発生要因となることを抑制することができる。
【０２５７】
（第５の画素分離構造）
図２８のAは、第５の画素分離構造を示す平面図である。
【０２５８】
図２８のBは、図２８のAの破線部分に相当する、タップTを通る線分の画素断面図である。
【０２５９】
第５の画素分離構造では、DTI３１１が形成されている。DTI３１１の平面形状は格子状であり、各格子のピッチは、画素ピッチの半分（１／２）となっている。
【０２６０】
換言すれば、第５の画素分離構造のDTI３１１は、図２４に示した第１の画素分離構造のDTI３０１、または、図２６に示した第３の画素分離構造のDTI３０３の格子ピッチを、半分に変更した分離構造である。これにより、DTI３１１は、画素５１の境界部に形成されるとともに、矩形の画素領域を垂直方向および水平方向に２分する線上にも形成されている。
【０２６１】
図２８のAの破線部分に相当する画素断面図は、図２８のBのようになり、図２６のBと同様である。
【０２６２】
第５の画素分離構造によれば、第１の画素分離構造と同様に、各画素５１へ一旦入射された赤外光が、隣接する画素５１へと入射してクロストークが発生してしまうことを抑制することができる。また、第３の画素分離構造と同様に、入射光の集光部分が、DTI３１１の交差部分となり、DTI３１１による入射光の回折が増えるので、感度を向上させることができる。
【０２６３】
（第６の画素分離構造）
図２９のAは、第６の画素分離構造を示す平面図である。
【０２６４】
図２９のBは、図２９のAの破線部分に相当する、タップTを通る線分の画素断面図である。
【０２６５】
第６の画素分離構造では、DTI３１２が形成されている。DTI３１２は、図２８に示した第５の画素分離構造のDTI３１１の交差部を設けないようにした構造である。具体的には、DTI３１２の平面形状は格子状であり、各格子のピッチは画素ピッチの半分（１／２）である。DTI３１２は、図２９のBに示されるように、格子状の交差部に相当する、画素境界部と画素中心部には設けられない。
【０２６６】
第６の画素分離構造によれば、第１の画素分離構造と同様に、各画素５１へ一旦入射された赤外光が、隣接する画素５１へと入射してクロストークが発生してしまうことを抑制することができる。また、第３の画素分離構造と同様に、入射光の集光部分が、DTI３１２の交差部分となり、DTI３１２による入射光の回折が増えるので、感度を向上させることができる。さらに、格子状の交差部にDTI３１２が形成されないので、第２の画素分離構造と同様に、溝部を過剰に深く形成してしまうことで、過電流発生要因となることを抑制することができる。
【０２６７】
（反射防止構造を付加した画素構造）
図２４乃至図２９に示した第１乃至第６の画素分離構造を有する画素５１には、基板６１の光入射面に、微細な凹凸構造を形成することができる。
【０２６８】
図３０は、図２４に示した第１の画素分離構造を有する画素５１に、凹凸構造を設けた画素構造を示す平面図および断面図である。
【０２６９】
したがって、図３０と図２４とは、基板６１の光入射面に、凹凸部３２１が設けられているか否かのみが異なり、その他の部分は同一である。
【０２７０】
図３０のAの平面図に示されるように、凹凸部３２１は、画素領域の中心部を含む領域に形成されている。凹凸部３２１は、図３０のBの断面図に示されるように、例えば、タップT側に頂点を有する四角錐形状の複数の領域が規則的に並ぶように配列された逆ピラミッド構造となっている。各四角錐の底面形状は、例えば正方形となっており、各四角錐形状の領域はタップT側に凸となるように、基板６１が掘り込まれて形成されている。なお、凹凸部３２１は、光が入射する側であるオンチップレンズ６２側に頂点を有する複数の四角錐の領域が、規則的に配列された順ピラミッド構造としてもよい。なお、逆ピラミッド構造または順ピラミッド構造の頂点部は、曲率を有し、丸みのある形状でもよい。
【０２７１】
図３０の例では、凹凸部３２１は、四角錐形状を３ｘ３で配列した構造としているが、繰り返し単位（四角錐形状）のサイズや配列数は任意である。図３０の例では、画素領域の中心付近にしか凹凸部３２１が形成されていないが、DTI３０１が形成されていない部分であれば、基板６１の光入射面のどの領域に形成してもよい。DTI３０１の部分を除く、全ての光入射面に凹凸部３２１を形成してもよい。
【０２７２】
図示は省略するが、図２５乃至図２９に示した第２乃至第６の画素分離構造を有する画素５１にも、基板６１の光入射面に、凹凸部３２１を形成することができる。
【０２７３】
凹凸部３２１により入射光の回折光が増加し、屈折率の勾配がつくので、反射が低減される。その結果、光電変換される入射光の光量を増加させることができるので、感度を向上させることができる。
【０２７４】
（第７の画素分離構造）
図３１のAは、第７の画素分離構造を示す平面図である。
【０２７５】
図３１のBは、図３１のAの破線部分に相当する、タップTを通る線分の画素断面図である。
【０２７６】
第７の画素分離構造では、DTI３３１が形成されている。図２４の第１の画素分離構造のDTI３０１と比較すると、DTI３０１は、隣接する２つの画素５１で共有される障壁として画素５１の境界部に形成されていたが、図３１のDTI３３１は、画素ごとに個別の障壁となるように形成されている。その結果、DTI３３１が、図３１のBに示されるように、隣接する画素間で２重の障壁となるように形成されている。
【０２７７】
図３１のAの平面図に示されるように、画素５１の境界部に沿って、矩形状に形成されたDTI３３１の角部は、各辺が直角にならないように面取りされ、９０度の交差が形成されない形状となっている。これにより、交差部の溝部形成時の欠陥やダメージの発生を抑制することができ、ノイズ電荷の発生を抑制することができる。
【０２７８】
DTI３３１により、各画素５１へ一旦入射された赤外光が、隣接する画素５１へと入射してクロストークが発生してしまうことを抑制することができる。また、画素間における赤外光の分離特性を向上させることができるので、感度を向上させることができる。
【０２７９】
（反射防止構造を付加した画素構造）
第７の画素分離構造に対しても、凹凸構造を設けることができる。
【０２８０】
図３２は、図３１に示した第７の画素分離構造を有する画素５１に、凹凸部３２１を設けた平面図および断面図である。したがって、図３１と図３２とは、基板６１の光入射面に、凹凸部３２１が設けられているか否かのみが異なり、その他の部分は同一である。
【０２８１】
なお、図３０に示した凹凸部３２１は、繰り返し単位である四角錐形状を３ｘ３で配列した構造としたが、図３２の凹凸部３２１は、四角錐形状を４ｘ４で配列した構造とされている。
【０２８２】
第７の画素分離構造においても、凹凸部３２１を設けることにより、入射光の回折光が増加し、屈折率の勾配がつくので、反射が低減される。その結果、光電変換される入射光の光量を増加させることができるので、感度を向上させることができる。
【０２８３】
なお、上述した第１乃至第７の画素分離構造として示したDTI３０１、DTI３０２、DTI３０３、DTI３０４、DTI３１１、DTI３１２、および、DTI３３１には、DTIの側壁及び底面を固定電荷膜で覆うようにして、固定電荷膜を追加した構成とすることができる。
【０２８４】
固定電荷膜を追加する場合には、基板６１の光入射面側である裏面側から所定の深さまで掘り込んで形成される溝部（トレンチ）の側壁及び底面に固定電荷膜を成膜してから、絶縁物を埋め込めばよい。固定電荷膜としては、シリコン等の基板６１上に堆積することにより固定電荷を発生させてピニングを強化させることが可能な材料を用いることが好ましく、負の電荷を有する高屈折率材料膜または高誘電体膜を用いることができる。具体的な材料としては、例えば、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）及びチタン（Ｔｉ）のうち少なくとも１つの元素を含む酸化物または窒化物を適用することができる。成膜方法としては、例えば、化学気相成長法（以下、ＣＶＤ（Chemical Vapor Deposition）法）、スパッタリング法、原子層蒸着法（以下、ＡＬＤ(Atomic Layer Deposition)法）等が挙げられる。ＡＬＤ法を用いれば、成膜中に界面準位を低減するＳｉＯ２膜を同時に１ｎｍ程度の膜厚に形成することができる。また、上記以外の材料としては、ランタン（Ｌａ）、プラセオジム（Ｐｒ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、プロメチウム（Ｐｍ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）及びイットリウム（Ｙ）のうち少なくとも１つの元素を含む酸化物または窒化物等が挙げられる。さらに、上記固定電荷膜は、酸窒化ハフニウム膜または酸窒化アルミニウム膜で形成することも可能である。
【０２８５】
上述の固定電荷膜の材料には、絶縁性を損なわない範囲で、膜中にシリコン（Ｓｉ）や窒素（Ｎ）が添加されていてもよい。その濃度は、膜の絶縁性が損なわれない範囲で適宜決定される。このように、シリコン（Ｓｉ）や窒素（Ｎ）が添加されることによって、膜の耐熱性やプロセスの中でイオン注入の阻止能力を上げることが可能になる。
【０２８６】
DTIの側壁及び底面を固定電荷膜で覆うことにより、固定電荷膜に接する面に反転層が形成される。これにより、シリコン界面が反転層によりピンニングされるため、暗電流の発生が抑制される。暗電流の発生が抑制されることで、画素５１の感度向上に寄与する。また、基板６１に溝部を形成する場合、溝部の側壁及び底面に物理的ダメージが発生し、溝部の周辺部でピニング外れが発生する可能性がある。この問題点に対し、溝部の側壁及び底面に固定電荷を多く持つ固定電荷膜を形成することによりピニング外れが防止される。DTIの側壁及び底面に固定電荷膜を形成する場合、基板６１の光入射面側に形成される固定電荷膜６６と一体で同時形成することができる。
【０２８７】
＜９．受光装置の基板構成例＞
図１の受光装置１は、図３３のA乃至Cのいずれかの基板構成を採用することができる。
【０２８８】
図３３のAは、受光装置１を、１枚の半導体基板５１１と、その下の支持基板５１２で構成した例を示している。
【０２８９】
この場合、上側の半導体基板５１１には、上述した画素アレイ部２０に対応する画素アレイ領域５５１と、画素アレイ領域５５１の各画素を制御する制御回路５５２と、検出信号の信号処理回路を含むロジック回路５５３とが形成される。
【０２９０】
制御回路５５２には、上述した垂直駆動部２２や水平駆動部２４などが含まれる。ロジック回路５５３には、検出信号のAD変換処理などを行うカラム処理部２３や、画素内の２つ以上のタップTそれぞれで取得された検出信号の比率から距離を算出する距離算出処理、キャリブレーション処理などを行う信号処理部３１が含まれる。
【０２９１】
あるいはまた、受光装置１は、図３３のBに示されるように、画素アレイ領域５５１と制御回路５５２が形成された第１の半導体基板５２１と、ロジック回路５５３が形成された第２の半導体基板５２２とを積層した構成とすることも可能である。なお、第１の半導体基板５２１と第２の半導体基板５２２は、例えば、貫通ビアやCu-Cuの金属結合により電気的に接続される。
【０２９２】
あるいはまた、受光装置１は、図３３のCに示されるように、画素アレイ領域５５１のみが形成された第１の半導体基板５３１と、各画素を制御する制御回路と検出信号を処理する信号処理回路を、１画素単位または複数画素のエリア単位に設けたエリア制御回路５５４が形成された第２の半導体基板５３２とを積層した構成とすることも可能である。第１の半導体基板５３１と第２の半導体基板５３２は、例えば、貫通ビアやCu-Cuの金属結合により電気的に接続される。
【０２９３】
図３３のCの受光装置１のように、１画素単位またはエリア単位で制御回路と信号処理回路を設けた構成によれば、分割制御単位ごとに最適な駆動タイミングやゲインを設定することができ、距離や反射率によらず、最適化された距離情報を取得することができる。また、画素アレイ領域５５１の全面ではなく、一部の領域のみを駆動させて、距離情報を算出することもできるので、動作モードに応じて消費電力を抑制することも可能である。
【０２９４】
＜１０．測距モジュールの構成例＞
図３４は、受光装置１を用いて測距情報を出力する測距モジュールの構成例を示すブロック図である。
【０２９５】
測距モジュール６００は、発光部６１１、発光制御部６１２、および、受光部６１３を備える。
【０２９６】
発光部６１１は、所定波長の光を発する光源を有し、周期的に明るさが変動する照射光を発して物体に照射する。例えば、発光部６１１は、光源として、波長が７８０nm乃至１０００nmの範囲の赤外光を発する発光ダイオードを有し、発光制御部６１２から供給される矩形波の発光制御信号ＣＬＫｐに同期して、照射光を発生する。
【０２９７】
なお、発光制御信号ＣＬＫｐは、周期信号であれば、矩形波に限定されない。例えば、発光制御信号ＣＬＫｐは、サイン波であってもよい。
【０２９８】
発光制御部６１２は、発光制御信号ＣＬＫｐを発光部６１１および受光部６１３に供給し、照射光の照射タイミングを制御する。この発光制御信号ＣＬＫｐの周波数は、例えば、２０メガヘルツ（ＭＨｚ）である。なお、発光制御信号ＣＬＫｐの周波数は、２０メガヘルツ（ＭＨｚ）に限定されず、５メガヘルツ（ＭＨｚ）などであってもよい。
【０２９９】
受光部６１３は、物体から反射した反射光を受光し、受光結果に応じて距離情報を画素ごとに算出し、物体までの距離を画素ごとに階調値で表したデプス画像を生成して、出力する。
【０３００】
受光部６１３には、上述した受光装置１が用いられ、受光部６１３としての受光装置１は、例えば、発光制御信号ＣＬＫｐに基づいて、画素アレイ部２０の各画素５１の第１のタップTAおよび第２のタップTBそれぞれの電荷検出部（N＋半導体領域７１）で検出された信号強度から、距離情報を画素ごとに算出する。
【０３０１】
以上のように、間接ToF方式により被写体までの距離情報を求めて出力する測距モジュール６００の受光部６１３として、図１の受光装置１を組み込むことができる。測距モジュール６００の受光部６１３として、上述した受光装置１の各構成例、例えば、各画素列に対して４本の垂直信号線VSLが配線された受光装置を採用することにより、測距モジュール６００としての解像度や読み出し速度を向上させることができる。
【０３０２】
以上のように、本技術によればCAPDセンサとしての受光装置の測距特性を向上させることができる。
【０３０３】
なお、本技術では、以上において説明したタップ構造と、垂直信号線VSLの配線を任意に組み合わせることが可能である。例えば、受光装置１は、各画素列に対して４本の垂直信号線VSLが配置した構成に対して、共有タップ構造または非共有タップ構造のどちらの構成を採用してもよい。また、共有タップ構造または非共有タップ構造の画素と、第１乃至第７の画素分離構造とを任意に組み合わせることも可能である。
【０３０４】
また、以上においては信号キャリアとして電子を用いる例について説明したが、光電変換で発生した正孔を信号キャリアとして用いるようにしてもよい。そのような場合、信号キャリアを検出するための電荷検出部がP＋半導体領域により構成され、基板内に電界を発生させるための電圧印加部がN＋半導体領域により構成されるようにし、タップTに設けられた電荷検出部において、信号キャリアとしての正孔が検出されるようにすればよい。
【０３０５】
＜１１．移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
【０３０６】
図３５は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
【０３０７】
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図３５に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
【０３０８】
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
【０３０９】
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
【０３１０】
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
【０３１１】
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
【０３１２】
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
【０３１３】
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ  Ｄｒｉｖｅｒ  Ａｓｓｉｓｔａｎｃｅ  Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
【０３１４】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【０３１５】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
【０３１６】
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図３５の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
【０３１７】
図３６は、撮像部１２０３１の設置位置の例を示す図である。
【０３１８】
図３６では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
【０３１９】
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
【０３２０】
なお、図３６には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
【０３２１】
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
【０３２２】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【０３２３】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
【０３２４】
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。
マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
【０３２５】
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、例えば図１に示した受光装置１を撮像部１２０３１に適用することで、解像度や読み出し速度等の特性を向上させることができる。
【０３２６】
また、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０３２７】
また、本明細書中に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
【０３２８】
なお、本技術は、以下の構成を取ることができる。
（１）
光電変換部にて光電変換された電荷を検出する第１のタップと、前記光電変換部にて光電変換された電荷を検出する第２のタップとを有する画素が行列状に２次元配置された画素アレイ部を備え、
前記画素アレイ部には、前記第１のタップまたは前記第２のタップで検出された検出信号を前記画素アレイ部の外へ出力する垂直信号線が、１画素列に４本配置されている
受光装置。
（２）
４本の前記垂直信号線は、前記第１のタップの検出信号を出力する２本の垂直信号線と、前記第２のタップの検出信号を出力する２本の垂直信号線とが隣り合う配列である
前記（１）に記載の受光装置。
（３）
垂直方向に隣接する２つの前記画素がペアを構成し、ペアとなる２つの画素の前記第１のタップが同一の垂直信号線に接続され、ペアとなる２つの画素の前記第２のタップが同一の垂直信号線に接続されている
前記（２）に記載の受光装置。
（４）
１本の垂直信号線に接続されている２つのタップは、電圧印加部が共有されている
前記（２）に記載の受光装置。
（５）
４本の前記垂直信号線は、前記第１のタップの検出信号を出力する垂直信号線と、前記第２のタップの検出信号を出力する垂直信号線とが交互に配置された配列である
前記（１）に記載の受光装置。
（６）
垂直方向に隣接する２つの前記画素がペアを構成し、ペアとなる２つの画素の前記第１のタップが同一の垂直信号線に接続され、ペアとなる２つの画素の前記第２のタップが同一の垂直信号線に接続されている
前記（５）に記載の受光装置。
（７）
１本の垂直信号線に接続されている２つのタップは、電圧印加部が共有されている
前記（５）に記載の受光装置。
（８）
前記第１のタップまたは前記第２のタップを制御する複数の画素トランジスタが、２列で配置されている
前記（１）乃至（７）のいずれかに記載の受光装置。
（９）
前記第１のタップで検出された電荷を蓄積する第１の電荷蓄積部と、前記第２のタップで検出された電荷を蓄積する第２の電荷蓄積部は、櫛形形状の金属膜で形成され、
前記第１の電荷蓄積部と、前記第２の電荷蓄積部とが対称に配置されている
前記（１）乃至（８）のいずれかに記載の受光装置。
（１０）
前記第１の電荷蓄積部と前記第２の電荷蓄積部は、前記第１のタップまたは前記第２のタップを制御する複数の画素トランジスタと重畳しない領域に配置されている
前記（９）に記載の受光装置。
（１１）
４本の前記垂直信号線それぞれの両隣には、GNDに接続された配線が配置されている
前記（１）乃至（１０）のいずれかに記載の受光装置。
（１２）
前記第１のタップまたは前記第２のタップに印加する電圧を供給する電圧供給線が２層で形成され、前記第１のタップに印加する電圧を供給する２層の電圧供給線を接続するビアの位置と、前記第２のタップに印加する電圧を供給する２層の電圧供給線を接続するビアの位置が垂直方向にずれて配置されている
前記（１）乃至（１１）のいずれかに記載の受光装置。
（１３）
基板の光入射面側から所定の深さまで掘り込んで形成した画素分離部をさらに備え、
前記画素分離部の平面形状は、格子状である
前記（１）乃至（１２）のいずれかに記載の受光装置。
（１４）
格子のピッチは、画素ピッチに等しい
前記（１３）に記載の受光装置。
（１５）
格子のピッチは、画素ピッチの半分に等しい
前記（１３）に記載の受光装置。
（１６）
前記画素分離部は、格子の交差部に形成されていない
前記（１３）乃至（１５）のいずれかに記載の受光装置。
（１７）
前記画素分離部は、格子の交差部が前記画素の境界部の位置である
前記（１３）乃至（１６）のいずれかに記載の受光装置。
（１８）
前記画素分離部は、格子の交差部が前記画素の中心部の位置である
前記（１３）乃至（１７）のいずれかに記載の受光装置。
（１９）
前記画素分離部は、隣接する画素間で２重の障壁で形成されている
前記（１３）または（１４）に記載の受光装置。
（２０）
光電変換部にて光電変換された電荷を検出する第１のタップと、前記光電変換部にて光電変換された電荷を検出する第２のタップとを有する画素が行列状に２次元配置された画素アレイ部を備え、
前記画素アレイ部には、前記第１のタップまたは前記第２のタップで検出された検出信号を前記画素アレイ部の外へ出力する垂直信号線が、１画素列に４本配置されている
受光装置
を備える測距モジュール。
【符号の説明】
【０３２９】
１  受光装置，  ２０  画素アレイ部，  ２１  タップ駆動部，  ５１  画素，  TA  第１のタップ，  TB  第２のタップ，  VSL（VSL0乃至VSL3）  垂直信号線，  ６１  基板，  ６２  オンチップレンズ，  ７１  N＋半導体領域，  ７３  P＋半導体領域，  １１１  多層配線層，  M１乃至M５  金属膜，  １２１  転送トランジスタ，  １２２  FD，  １２３  リセットトランジスタ，  １２４  増幅トランジスタ，  １２５  選択トランジスタ，  １２７  付加容量，  １２８  切替トランジスタ，  ３０１乃至３０４  DTI，  ３１１，３１２  DTI，  ３２１  凹凸部，３３１  DTI
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
2020162100.tif 000022
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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