(57)【要約】【課題】  電子装置に外部端子を接続する工程において実装不良が発生することを低減させることが可能となり、また、外部端子がずれて接続されることで、外部端子が剥がれ電子装置が作動する際に動作不良を起こすことを低減させることが可能となる。【解決手段】電子素子実装用基板１は、 上面に電子素子１０が実装される基板２を有する。基板２の外周部は３つ以上の切欠き部４を有する。基板２は外周部に位置するとともに、切欠き部４のそれぞれに対応して位置した３つ以上の貫通導体５を有している。貫通導体５は、切欠き部４と重なって位置しており、断面視において貫通導体５の一部が露出している。【選択図】図２
2020053566.tif 000002
【特許請求の範囲】
【請求項１】
上面に電子素子が実装される基板と、
前記基板の外周部に位置した、３つ以上の切欠き部と、
前記基板の外周部に位置するとともに、前記切欠き部のそれぞれに対応して位置した３つ以上の貫通導体とを備えており、
前記貫通導体は、前記切欠き部と重なって位置しており、断面視において前記貫通導体の一部が露出していることを特徴とする電子素子実装用基板。
【請求項２】
前記基板は、矩形状であり、
前記切欠き部は、前記基板の角部に位置することを特徴とする請求項１に記載の電子素子実装用基板。
【請求項３】
前記貫通導体は、平面視において一部が露出していることを特徴とする請求項１または２に記載の電子素子実装用基板。
【請求項４】
前記切欠き部のうち、１つの切欠き部において、前記貫通導体が複数位置していることを特徴とする請求項１〜３のいずれか１つに記載の電子素子実装用基板。
【請求項５】
前記切欠き部は、曲面を有していることを特徴とする請求項１〜４のいずれか１つに記載の電子素子実装用基板。
【請求項６】
前記切欠き部は、平面視において内部に向かう第１段差部を有しており、前記貫通導体は、前記第１段差部の底面部に位置していることを特徴とする請求項１〜５のいずれか１つに記載の電子素子実装用基板。
【請求項７】
前記貫通導体および前記切欠き部がそれぞれ線対称の形状を有しており、
前記貫通導体の第１仮想対称線と、前記切欠き部の第２仮想対称線とは、重なることを特徴とする請求項１〜６のいずれか１つに記載の電子素子実装用基板。
【請求項８】
前記基板の上面には、電極パッドが位置しており、
前記電極パッドと前記貫通導体とは電気的に接続していることを特徴とする請求項１〜７のいずれか１つに記載の電子素子実装用基板。
【請求項９】
前記貫通導体は、断面視において下方または上方に向かう第２段差部を有していることを特徴とする請求項１〜８のいずれか１つに記載の電子素子実装用基板。
【請求項１０】
前記貫通導体の上面と、前記貫通導体の下面とは一部のみが重なることを特徴とする請求項１〜９のいずれか１つに記載の電子素子実装用基板。
【請求項１１】
前記切欠き部には、外部端子が位置していることを特徴とする請求項１〜１０のいずれか１つに記載の電子素子実装用基板。
【請求項１２】
請求項１〜１１のいずれか１つに記載の電子素子実装用基板と、
前記電子素子実装用基板に実装された電子素子と、を備えたことを特徴とする電子装置。
【請求項１３】
請求項１２に記載の電子装置と、
前記電子装置上に位置した筐体と、を備えたことを特徴とする電子モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子素子、例えばＣＣＤ（Charge Coupled Device）型またはＣＭＯＳ（Complementary Metal Oxide Semiconductor）型等の撮像素子、ＬＥＤ（Light Emitting Diode）等の発光素子、圧力、気圧、加速度、ジャイロ等のセンサー機能を有する素子、または集積回路等が実装される電子素子実装用基板、電子装置および電子モジュールに関するものである。
【背景技術】
【０００２】
絶縁層を含む配線基板を備えた電子素子実装用基板が知られている。また、このような電子素子実装用基板は基板に設けられたスルーホールにリード（外部端子）等を接続する構造が知られている。（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭６２−２１９９５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、電子装置は小型化の要求があり、電子素子実装用基板および電子素子実装用基板に設けられたリード等を接続するためのスルーホールの大きさも小型化が進んでいる。しかしながら、電子素子実装用基板が小型化することで、リード等と電子素子実装用基板の位置合わせが複雑化し、電子装置の歩留まりの低下または電子装置の不具合などが懸念されていた。また、スルーホールの小型化によりスルーホールの大きさおよび電極の厚みの許容交差が小さくなっていることで、スルーホールに電極を設ける工程において工程誤差等で厚みが変動した場合にリード等が入りづらくなることが懸念されていた。
【０００５】
これらのことにより、電子装置に外部端子などを接続する工程において実装不良が発生する、外部端子がずれて接続されることで、外部端子が剥がれ電子装置が作動する際に動作不良をおこすが懸念されていた。
【課題を解決するための手段】
【０００６】
本発明の１つの態様に係る電子素子実装用基板は、上面に電子素子が実装される基板と、前記基板の外周部に位置した、３つ以上の切欠き部と、前記基板の外周部に位置するとともに、前記切欠き部のそれぞれに対応して位置した３つ以上の貫通導体とを備えており、前記貫通導体は、前記切欠き部と重なって位置しており、断面視において前記貫通導体の一部が露出していることを特徴としている。
【０００７】
本発明の１つの態様に係る電子装置は、電子素子実装用基板と、実装領域に実装された電子素子とを備えていることを特徴としている。
【０００８】
本発明の１つの態様に係る電子モジュールは、電子装置と、電子装置の上面に位置した筐体とを備えていることを特徴としている。
【発明の効果】
【０００９】
本発明の１つの態様に係る電子素子実装用基板は、外辺に切欠きを有しており切欠きと重なる位置に貫通導体を有し、貫通導体の一部が露出している。このことによって、電子装置に外部端子などを接続する工程において実装不良が発生することを低減させることが
可能となり、また、外部端子がずれて接続されることで、外部端子が剥がれ電子装置が作動する際に動作不良を起こすことを低減させることが可能となる。
【図面の簡単な説明】
【００１０】
【図１】図１（ａ）は本発明の第１の実施形態に係る電子素子実装用基板および電子装置の蓋体を省略した外観を示す上面図であり、図１（ｂ）は図１（ａ）のＸ１−Ｘ１線に対応する縦断面図である。
【図２】図２（ａ）は本発明の第１の実施形態のその他の態様に係る電子素子実装用基板および電子装置の外観を示す上面図であり、図２（ｂ）は図２（ａ）のＸ２−Ｘ２線に対応する縦断面図である。
【図３】図３（ａ）は本発明の第１のその他の態様に係る実施形態に係る電子モジュールの外観を示す上面図であり、図３（ｂ）は図３（ａ）のＸ３−Ｘ３線に対応する縦断面図である。
【図４】図４は本発明の第１の実施形態のその他の態様に係る電子素子実装用基板の外観を示す上面図である。
【図５】図５は本発明の第１の実施形態のその他の態様に係る電子素子実装用基板の要部Ｂの拡大上面図である。
【図６】図６は図１の要部Ａの第２実施形態の態様に係る拡大上面図である。
【図７】図７は図１の要部Ａの第２実施形態のその他の態様に係る拡大上面図である。
【図８】図８は図１の要部Ａの第２実施形態のその他の態様に係る拡大上面図である。
【図９】図９は図１の要部Ａの第３実施形態の態様に係る拡大上面図である。
【図１０】図１０は図１の要部Ａの第３実施形態のその他の態様に係る拡大上面図である。
【図１１】図１１（ａ）は本発明の第４の実施形態に係る電子素子実装用基板の外観を示す上面図であり、図１１（ｂ）は図１１（ａ）のＸ１１−Ｘ１１線に対応する縦断面図である。
【図１２】図１２（ａ）は本発明の第４の実施形態にのその他の態様に係る電子素子実装用基板の外観を示す上面図であり、図１２（ｂ）は図１２（ａ）のＸ１２−Ｘ１２線に対応する縦断面図である。
【図１３】図１３（ａ）は本発明の第４の実施形態のその他の態様に係る電子素子実装用基板の外観を示す上面図であり、図１３（ｂ）は図１３（ａ）のＸ１３−Ｘ１３線に対応する縦断面図である。
【図１４】図１４は本発明の第５の実施形態に係る電子素子実装用基板の縦断面図である。
【図１５】図１５は本発明の第５の実施形態のその他の態様に係る電子素子実装用基板の外観を示す側面図である。
【発明を実施するための形態】
【００１１】
＜電子素子実装用基板および電子装置の構成＞
以下、本発明のいくつかの例示的な実施形態について図面を参照して説明する。なお、以下の説明では、電子素子実装用基板に電子素子が実装された構成を電子装置とする。また、電子素子実装用基板の上面側に位置するようにまたは電子装置を囲んで設けられた筐体または部材を有する構成を電子モジュールとする。電子素子実装用基板、電子装置および電子モジュールは、いずれの方向が上方若しくは下方とされてもよいが、便宜的に、直交座標系ｘｙｚを定義するとともに、ｚ方向の正側を上方とする。
【００１２】
（第１の実施形態）
図１〜図５を参照して本発明の第１の実施形態に係る電子素子実装用基板１、並びにそ
れを備えた電子モジュール３１および電子装置２１について説明する。なお、本実施形態では図１および図２では電子装置２１を示しており、図１では電子装置２１において蓋体１２を省略した図を示している。図３では電子モジュール３１を示している。また、図４に電子素子実装用基板１のその他の態様に係る上面図を示している。また、図５に電子素子実装用基板１の要部Ｂの拡大上面図を示しており、１点鎖線にて第１仮想対称線および第２仮想対称線を示している。
【００１３】
電子素子実装用基板１は、 上面に電子素子１０が実装される基板２を有する。基板２
の外周部は３つ以上の切欠き部４を有する。基板２は外周部に位置するとともに、切欠き部４のそれぞれに対応して位置した３つ以上の貫通導体５を有している。貫通導体５は、切欠き部４と重なって位置しており、断面視において貫通導体５の一部が露出している。
【００１４】
電子素子実装用基板１は、上面に電子素子１０が実装される基板２を有する。ここで、図１に示す例では、電子素子１０は基板２の最上面または最下面に実装されている。また、基板２は上面または／および下面に枠状等のその他の絶縁層が設けられていてもよく、枠状の絶縁層の内側に電子素子１０は位置していてもよい。言い換えると、基板２は枠状等のその他の絶縁層を含む凹部を有していてもよく、凹部の底面に電子素子１０は位置していてもよい。
【００１５】
図１および図２に示す例では、基板２は複数の絶縁層で構成されているが、例えばモールドで形成された構成、金型等の押圧で形成された構成またはその他、１層のみの構成等であってもよい。基板２を構成する絶縁層の材料は例えば、電気絶縁性セラミックスまたは樹脂が含まれる。
【００１６】
基板２を形成する絶縁層の材料として使用される電気絶縁性セラミックスとしては例えば、酸化アルミニウム質焼結体、ムライト質焼結体、炭化珪素質焼結体、窒化アルミニウム質焼結体、窒化珪素質焼結体またはガラスセラミック焼結体等が含まれる。基板２を形成する絶縁層の材料として使用される樹脂としては例えば、熱可塑性の樹脂、エポキシ樹脂、ポリイミド樹脂、アクリル樹脂、フェノール樹脂またはフッ素系樹脂等が含まれる。フッ素系樹脂としては例えば、四フッ化エチレン樹脂が含まれる。
【００１７】
基板２は、図１に示すように３層の絶縁層から形成されていてもよいし、２層以下または４層以上の絶縁層から形成されていてもよい。絶縁層が２層以下の場合には、電子素子実装用基板１の薄型化を図ることができる。また、絶縁層が４層以上の場合には、電子素子実装用基板１の剛性を高めることができる。また、各絶縁層に開口部を設け、設けた開口部の大きさを異ならせた上面に段差部を形成していてもよい。
【００１８】
電子素子実装用基板１は例えば、最外周の１辺の大きさは０．３ｍｍ〜１０ｃｍであり、平面視において電子素子実装用基板１が四角形状あるとき、正方形であってもよいし長方形であってもよい。また例えば、電子素子実装用基板１の厚みは０．２ｍｍ以上である。
【００１９】
電子素子実装用基板１の基板２は、電極パッド３を有していてもよい。ここで、電極パッド３は、例えば電子素子１０と電気的に接続されるパッドをさしている。
【００２０】
また、電子素子実装用基板１は基板２の上面、側面または下面には、外部回路接続用電極が設けられていてもよい。外部回路接続用電極は、基板２と外部回路基板、あるいは電子装置２１と外部回路基板とを電気的に接続していてもよい。
【００２１】
さらに基板２の上面または下面には、電極パッド３または／および外部回路接続用電極
以外に、絶縁層間に形成される電極、内部配線導体および内部配線導体同士を上下に接続する貫通導体が設けられていてもよい。これら電極、内部配線導体または貫通導体は、基板２の表面に露出していてもよい。この電極、内部配線導体または貫通導体によって、電極パッド３または／および外部回路接続用電極はそれぞれ電気的に接続されていてもよい。
【００２２】
電極パッド３、外部回路接続用電極、電極、内部配線導体または／および貫通導体は、複数の絶縁層が電気絶縁性セラミックスから成る場合には、タングステン（Ｗ）、モリブデン（Ｍｏ）、マンガン（Ｍｎ）、パラジウム（Ｐｄ）、銀（Ａｇ）若しくは銅（Ｃｕ）またはこれらから選ばれる少なくとも１種以上の金属材料を含有する合金等が含まれる。また、銅（Ｃｕ）のみからなっていてもよい。また、電極パッド３、外部回路接続用電極、内部配線導体または／および貫通導体は、複数の層が樹脂から成る場合には、銅（Ｃｕ）、金（Ａｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、パラジウム（Ｐｄ）若しくはチタン（Ｔｉ）またはこれらから選ばれる少なくとも１種以上の金属材料を含有する合金等が含まれる。
【００２３】
電極パッド３、外部回路接続用電極、電極、内部配線導体または／および貫通導体の露出表面に、さらにめっき層を有していてもよい。この構成によれば、外部回路接続用の電極、導体層および貫通導体の露出表面を保護して酸化を低減することができる。また、この構成によれば、電極パッド３と電子素子１０と、をワイヤボンディング等の電子素子接合材１３を介して良好に電気的接続することができる。めっき層は、例えば、厚さ０．５μｍ〜１０μｍのＮｉめっき層を被着させるか、またはこのＮｉめっき層および厚さ０．５μｍ〜３μｍの金（Ａｕ）めっき層を順次被着させてもよい。
【００２４】
電子素子実装用基板１の基板２の外周部は３つ以上の切欠き部４を有する。ここで、切欠き部４とは、基板２の上面から下面まで貫通した状態のものであってもよいし、基板２の上面または下面から基板２の途中まで設けられたものであってもよい。
【００２５】
電子素子実装用基板１の基板２は外周部に位置するとともに、切欠き部４のそれぞれに対応して位置した３つ以上の貫通導体５を有している。貫通導体５は、複数の絶縁層が電気絶縁性セラミックスから成る場合には、タングステン（Ｗ）、モリブデン（Ｍｏ）、マンガン（Ｍｎ）、パラジウム（Ｐｄ）、銀（Ａｇ）若しくは銅（Ｃｕ）またはこれらから選ばれる少なくとも１種以上の金属材料を含有する合金等が含まれる。また、銅（Ｃｕ）のみからなっていてもよい。また、貫通導体５は、複数の層が樹脂から成る場合には、銅（Ｃｕ）、金（Ａｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、パラジウム（Ｐｄ）若しくはチタン（Ｔｉ）またはこれらから選ばれる少なくとも１種以上の金属材料を含有する合金等が含まれる。また、例えばＮｉめっき層または金（Ａｕ）めっき層等で形成されていてもよい。貫通導体５は、ビア導体のように貫通孔に充填されている状態のものであってもよく、貫通孔の表面に金属層が形成されているものであってもよい。他の構成と矛盾をきたさない限り、どちらの構造をとるかは、選択可能である。貫通導体５は、切欠き部４と重なって位置しており、断面視において貫通導体５の一部が露出している。重なるとは、例えば、一部が接触する状態や、貫通導体５が、ビア導体の一部を切り欠くことで形成される状態等を指す。
【００２６】
本実施形態では基板２は切欠き部４と貫通導体５を有しており、貫通導体５は、切欠き部４と重なって位置しており、断面視において貫通導体５の一部が露出している。言い換えると、貫通導体５は切欠き部４の一部にのみ位置している。これにより、電子素子実装用基板１と外部端子９とを外部端子接合材１５で接合した場合に、セルフアライメントによって、電子素子実装用基板１と外部端子９との位置合わせを容易とすることが可能となる。また、外部端子９がずれて接続されることで、外部端子９が剥がれ電子装置が作動す
る際に動作不良を起こすことを低減させることが可能となる。
【００２７】
また、近年スルーホールの小型化によりスルーホールの大きさおよび電極の厚みの許容交差が小さくなっていることで、スルーホールに電極を設ける工程において工程誤差等で厚みが変動した場合にリード等が入りづらくなることが懸念されていた。
【００２８】
これに対し、本実施形態では、貫通導体５が切欠き部４と重なる位置に位置していることで、外部接続端子９または切欠き部４の工程誤差が生じた場合においても、外部接続端子９を実装できないまたは実装し辛くなることを低減させることが可能となる。
【００２９】
これらのことにより、電子装置２１に外部端子９を接合する工程において、電子装置２１に実装不良が発生すること、または外部端子９がずれて接合されることで、外部端子９が剥がれ電子装置が作動する際に動作不良を起こすことを低減させることが可能となる。
【００３０】
図１に示す例のように、基板２の３つ以上の切欠き部４の位置は指定されないが、例えば基板２が矩形状であるとき、切欠き部４は４辺中３辺にそれぞれ位置していてもよい。このような構成によって、電子装置２１（電子素子実装用基板１）と外部端子９との接合する位置をＸ軸方向およびＹ軸方向の位置合わせを容易とすることが可能となる。よって、本実施形態の効果をより向上させることが可能となる。
【００３１】
貫通導体５とは、基板２が複数の絶縁層からなるとき少なくとも１層の絶縁層を貫通していればよい。例えば、基板２の上面から下面まで連続して設けられているものも貫通導体５であるし、基板２の上面または下面から基板２の下面または上面の途中まで設けられている場合も貫通導体５である。
【００３２】
図２に示す例のように 、基板２は、矩形状であり、切欠き部４は基板２の角部に位置
していてもよい。このような構成によって、電子装置２１（電子素子実装用基板１）と外部端子９との接合する位置をＸ軸方向およびＹ軸方向の位置合わせを容易とすることが可能となる。また、切欠き部４が角部に位置することで、基板２の回転方向の位置の位置合わせも可能となる。よって、本実施形態の効果をより向上させることが可能となる。
【００３３】
また、基板２が矩形状であるとき、切欠き部４は基板２の角部および各辺にそれぞれ１か所以上位置していてもよい。このような構成によって、電子装置２１（電子素子実装用基板１）と外部端子９との接合する位置をＸ軸方向およびＹ軸方向の位置合わせを容易とすることが可能となる。また、切欠き部４が角部に位置することで、基板２の回転方向の位置の位置合わせも可能となる。よって、本実施形態の効果をより向上させることが可能となる。
【００３４】
また例えば、切欠き部４が少なくとも３つありその１つが角部に設けられているとき、少なくとも他の２つの切欠き部４は切欠き部４が設けられた角部を挟む辺に位置していてもよい。これにより、角部に位置する切欠き部４に押し付けるように位置合わせすることで電子装置２１（電子素子実装用基板１）と外部端子９との接合する位置をＸ軸方向およびＹ軸方向および回転方向の位置の位置合わせも可能となる。よって、本実施形態の効果をより向上させることが可能となる。
【００３５】
また、例えば基板２が円形状であるとき、３つの切欠き部４は切欠き部４の中心が上面視で正三角形の位置となるように位置していてもよい。これにより、電子装置２１（電子素子実装用基板１）と外部端子９との接合する位置をＸ軸方向およびＹ軸方向および回転方向の位置の位置合わせも可能となる。さらに、例えば電子モジュ―ル３１を使用中に外部からの応力によって外部端子９が回転する方向に応力がかかった場合においても、切欠
き部４が正三角形の位置に位置していることでこれらの応力を分散することができ、外部端子９が剥がれることを低減させることが可能となる。
【００３６】
基板２は切欠き部４が４つ以上位置している場合において、貫通導体５は少なくとも３つ位置していればよい。言い換えると、切欠き部４が４つ以上ある場合、切欠き部４は貫通導体５が位置していないものがあってもよい。貫通導体５は基板２に３つ位置していれば、本実施形態に記載の効果を奏することが可能であり、また貫通導体５が位置していない切欠き部４は例えば筐体の脚等を位置させることで接合の補助等に使用することが可能となる。
【００３７】
図１に示す例のように、 基板２の貫通導体５は、平面視において一部が露出していて
もよい。言い換えると、貫通導体５は基板の上面または下面において表面の一部が露出している。このとき、基板２が複数の層を有する場合には、少なくとも最上層に上面から下面まで貫通している貫通導体５が位置していればよい。また、全ての層を貫通していてもよいし、途中の層まで貫通していてもよい。このような場合においても、本実施形態の効果を奏することが可能となる。また、貫通導体５の一部が平面視において露出していることで、電子素子１０を実装する際に貫通導体５と直接、電気的に接合させることが可能となる。よって、貫通導体５が外部端子９と接続する場合、電子素子１０と外部端子９との抵抗を低減させることが可能となり、電子装置２１の電気特性を向上させることが可能となる。また、貫通導体５の一部が平面視において露出していることで、電子素子１０または外部端子９を接合後したあと目視または画像検査で短絡しているかどうかの検査が容易となる。
【００３８】
図４に示す例のように、 基板２の上面には、電極パッド３が位置しており、電極パッ
ド３と貫通導体５とは電気的に接続していてもよい。このような場合においても、本実施形態の効果を奏することが可能となる。また、電極パッド３と貫通導体５とが電気的に接続していることで、貫通導体５を外部回路接続用電極としても使用することが可能となる。また、このとき電極パッド３と貫通導体５とは平面視において重なって位置していてもよい。これにより、例えば電極パッド３と貫通導体５とが焼結している場合、貫通導体５が基板２から剥離することを低減させることが可能となる。また、貫通導体５の露出面および電極パッド３の表面に金メッキ等を設けることで、より貫通導体５と電極パッド３との電気抵抗を低減させることが可能となり、電子装置２１の電気特性を向上させることが可能となる。なお、このとき電極パッド３は平面視で基板２と重なる位置にも位置していることで、電極パッド３と基板２とが焼結していることでより貫通導体４の剥離を低減させることが可能となる。なお、このとき電極パッド３と貫通導体５とがガラス成分を含んでいる時、電極パッド３と貫通導体５とはガラス焼結にて結合していることで本効果をより向上させることが可能となる。
【００３９】
基板２の電極パッド３と貫通導体５とが重なって位置しているとき、電極パッド３は貫通導体５の切欠き部４に露出した側面にまで位置していてもよい。これにより、電極パッド３が支えとなって貫通導体５が基板２から剥離することを低減させることが可能となる。
【００４０】
図２に示す例のように、 基板２の切欠き部４には、外部端子９が位置していてもよい
。切欠き部４に外部端子９が位置することで、外部端子９と切欠き部４にと重なって位置する貫通導体５の露出した側面とを半田等の外部端子接合材１５で接合する工程において、半田のセルフアライメント効果により外部端子９と貫通導体５との接合位置の位置合わせを行うことが可能となる。よって、電子素子実装用基板１の位置合わせを容易とすることが可能となる。
【００４１】
図５に示す例のように、 貫通導体５および切欠き部４がそれぞれ線対称の形状を有し
ており、貫通導体５の第１仮想対称線α１と、切欠き部４の第２仮想対称線α２とは重なっていてもよい。言い換えると、切欠き部４の辺の最も基板中央に近い部分に貫通導体５配置している。これにより、外部端子９と切欠き部４と重なって位置する貫通導体５の露出した側面とを半田等の外部端子接合材１５で接合する工程において、外部端子接合材１５は切欠き部４の最も基板中央に近い部分に外部端子接合材１５が流れ込もうとする。よって、外部端子接合材１５のセルフアライメント効果をより向上させることが可能となる。よって、電子素子実装用基板１の位置合わせをより容易とすることが可能となる。
【００４２】
また、図４に示す例のように、基板２に位置する複数の切欠き部４（および貫通導体５）は、平面視において線対称に位置していてもよい。このような構成であることで、基板２の回転方向の位置の位置合わせおよび方向性の固定が可能となる。よって、本実施形態の効果をより向上させることが可能となる。
【００４３】
図４に示す例では、電子素子実装用基板１の 切欠き部４は曲面を有している。切欠き
部４は曲面を有していることで、外部端子接合材１５は切欠き部４の最も内側（曲面であってもっとも基板２の中心側）に流れやすくなる。よって、貫通導体５が曲面である切欠き部４の最も内側に位置していることで、セルフアライメント効果をより向上させることが可能となり、外部端子９の位置合わせの効果をより向上させることが可能となる。よって、電子装置２１（電子素子実装用基板１）と外部端子９との接合する位置をＸ軸方向およびＹ軸方向の位置合わせをより容易とすることが可能となる。
【００４４】
貫通導体５の露出部分以外の外辺は平面視において弧状であってもよいし直線部分を有していてもよい。貫通導体５の露出部分以外の外辺は平面視において弧状であることで、貫通導体５を作製する工程における打ち抜き時の応力が１か所に集中し基板２にクラック等が発生することを低減させることが可能となる。また、貫通導体５の露出部分以外の外辺は平面視において直線部分を有していることで、直線部分を切欠き部４の側面と交わるように位置するように設けることで、切欠き部４を作成する際の応力で貫通導体５と基板２との間の微小な部分が欠けてダスト等の発生の要因となることを低減させることが可能となる。
【００４５】
また、貫通導体５の露出部分以外の外辺は平面視においてコの字であってもよいし、角部が弧状になっていてもよい。貫通導体５の露出部分以外の外辺は平面視においてコの字であることで、切欠き部４の露出した面を大きくした場合においても、貫通導体５の奥行（基板２の中心側）への大きさを小さくすることが可能となるため、電子素子実装用基板１が小型化した場合において向かい合う貫通導体５同士が短絡することを低減させることが可能となる。また、貫通導体５と基板２との接合面積を大きくできるとともに、直線部と切欠き部とが接していることで貫通導体５を剥がす方向への引っ張り応力を低減させることが可能となる。つまり、引っ張り応力に対して強くすることができる。よって、貫通導体５と基板２との接合強度を向上させることが可能となる。また、貫通導体５の露出部分以外の外辺は平面視においてコの字であり、角部が弧状であることで、貫通導体５を作製する工程における打ち抜き時の応力が１か所に集中し基板２にクラック等が発生することを低減させることが可能となる。また、貫通導体５となる金属体を圧入する場合において金属体が充填されない部分を低減させることが可能となる。
【００４６】
＜電子装置の構成＞
図１〜図２に電子装置２１の例を示す。電子装置２１は、電子素子実装用基板１と、電子素子実装用基板１の上面または下面に実装された電子素子１０を備えている。
【００４７】
電子装置２１は、電子素子実装用基板１と、電子素子実装用基板１に実装された電子素
子１０を有している。電子素子１０の一例としては、例えばＣＣＤ（Charge Coupled Device）型またはＣＭＯＳ（Complementary Metal Oxide Semiconductor）型等の撮像素子、ＬＥＤ（Light Emitting Diode）等の発光素子、圧力、気圧、加速度、ジャイロ等のセンサー機能を有する素子、または集積回路等である。なお、電子素子１０は、接着材を介して、基板２の上面に配置されていてもよい。この接着材は、例えば、銀エポキシまたは熱硬化性樹脂等が使用される。
【００４８】
電子素子１０と電子素子実装用基板１とは例えばワイヤボンディング、半田ボール、金バンプ等を含む電子素子接合材１３で電気的に接続されていてもよい。また、電子装置２１は、電子素子１０を覆うとともに、電子素子実装用基板１の上面に接合された蓋体１２を有していてもよい。
【００４９】
蓋体１２は、例えば電子素子１０がＣＭＯＳ、ＣＣＤ等の撮像素子、またはＬＥＤなどの発光素子である場合ガラス材料等の透明度の高い部材が用いられる。また蓋体１２は例えば、電子素子１０が集積回路等であるとき、金属製材料、セラミック材料または有機材料が用いられていてもよい。
【００５０】
蓋体１２は、蓋体接合材１４を介して電子素子実装用基板１と接合している。蓋体接合材１４を構成する材料として例えば、熱硬化性樹脂または低融点ガラスまたは金属成分からなるろう材等がある。
【００５１】
電子素子１０と基板２との電子素子接合材１３は半田ボールであってもよい。このとき、貫通導体５と電子素子１０とを半田ボールからなる電子素子接合材１３で直接、接合することで、電子素子接合材１３が溶けた際にセルフアライメントの効果を有することができる。よって、貫通導体５と電子素子１０との位置合わせが可能となる。またこのとき、基板２と外部端子９とが外部端子接合材１５のセルフアライメントで接合していることで、外部端子９と電子素子１０との位置精度を間接的に向上させることができる。
【００５２】
電子装置２１が図１〜図２に示すような電子素子実装用基板１を有することで、電子装置２１と外部端子９とがずれて接続されることを低減させることが可能となる。よって、外部端子９が剥がれたり、電子装置２１がずれて位置したりすることで電子装置２１が作動する際に動作不良を起こすことを低減させることが可能となる。
【００５３】
＜電子モジュールの構成＞
図３に電子素子実装用基板１を用いた電子モジュール３１の一例を示す。電子モジュール３１は、電子装置２１と電子装置２１の上面または電子装置２１上に位置した筐体３２とを有している。なお、以下に示す例では説明のため撮像モジュールを例に説明する。ここで、電子装置２１の上面に位置した筐体３２とは、例えば図３に示す例のように電子装置２１自体が筐体３２で覆われている場合なども、筐体３２の一部が電子装置２１上に位置しているため、本構成に含まれる。
【００５４】
電子モジュール３１は筐体３２（レンズホルダー等）を有していてもよい。筐体３２を有することでより気密性の向上または外部からの応力が直接電子装置２１に加えられることを低減することが可能となる。筐体３２は、例えば樹脂または金属材料等から成る。また、筐体３２がレンズホルダーであるとき筐体３２は、樹脂、液体、ガラスまたは水晶等からなるレンズが１個以上組み込まれていてもよい。また、筐体３２は、上下左右の駆動を行う駆動装置等が付いていて、電子素子実装用基板１の表面に位置するパッド等と半田などの接合材を介して電気的に接続されていてもよい。
【００５５】
なお、筐体３２は上面視において４方向または下面側の少なくとも一つの辺において開
口部が設けられていてもよい。そして、筐体３２の開口部から外部回路基板が挿入され電子素子実装用基板１と電気的に接続していてもよい。また筐体３２の開口部は、外部回路基板が電子素子実装用基板１と電気的に接続された後、樹脂等の封止材等で開口部の隙間を閉じて電子モジュール３１の内部が気密されていてもよい。
【００５６】
電子モジュール３１が図３に示すような電子素子実装用基板１を有することで、外部端子９が電子素子実装用基板１から剥がれる、または、電子装置２１がずれて位置することで電子モジュール３１が作動する際に動作不良を起こすことを低減させることが可能となる。
【００５７】
＜電子素子実装用基板および電子装置の製造方法＞
次に、本実施形態の電子素子実装用基板１および電子装置２１の製造方法の一例について説明する。なお、下記で示す製造方法の一例は、多数個取り配線基板を用いた基板２の製造方法である。
【００５８】
（１）まず、基板２を構成するセラミックグリーンシートを形成する。例えば、酸化アルミニウム（Ａｌ２Ｏ３）質焼結体である基板２を得る場合には、Ａｌ２Ｏ３の粉末に焼結助材としてシリカ（ＳｉＯ２）、マグネシア（ＭｇＯ）またはカルシア（ＣａＯ）等の粉末を添加し、さらに適当なバインダー、溶剤および可塑剤を添加し、次にこれらの混合物を混錬してスラリー状となす。その後、ドクターブレード法またはカレンダーロール法等の成形方法によって多数個取り用のセラミックグリーンシートを得る。
【００５９】
なお、基板２が、例えば樹脂から成る場合は、所定の形状に成形できるような金型を用いて、トランスファーモールド法、インジェクションモールド法または金型等での押圧等で成形することによって基板２を形成することができる。また、基板２は、例えばガラスエポキシ樹脂のように、ガラス繊維から成る基材に樹脂を含浸させたものであってもよい。この場合には、ガラス繊維から成る基材にエポキシ樹脂の前駆体を含浸させ、このエポキシ樹脂前駆体を所定の温度で熱硬化させることによって基板２を形成できる。
【００６０】
（２）次に、前述のグリーンシートを金型等によって加工する。ここで基板２が開口部またはノッチ等を有する場合、基板２となるグリーンシートの所定の箇所に、開口部またはノッチ等を形成してもよい。なお、この時、グリーンシートの所定の位置に、金型、パンチング、またはレーザー等を用いて貫通導体５となる貫通孔を設けてもよい。
【００６１】
（３）次に基板２の各絶縁層となるセラミックグリーンシートを積層して加圧する。このことにより各絶縁層となるグリーンシートを積層し、基板２（電子素子実装用基板１）となるセラミックグリーンシート積層体を作製してもよい。また、この時、複数層を積層したセラミックグリーンシートの所定の位置に、金型、パンチング、またはレーザー等を用いて貫通導体５となる貫通孔を設けてもよい。もしくは、貫通導体５となる位置に貫通孔を有する複数のセラミックグリーンシートを準備し、それぞれを積層して複数の層からなる貫通導体５（貫通導体５となる貫通孔）としてもよい。
【００６２】
（４）次に、スクリーン印刷法等によって、上記（１）〜（３）の工程で得られたセラミックグリーンシートまたセラミックグリーンシート積層体に電極パッド３、外部回路接続用電極、内部配線導体、内部貫通導体、貫通導体５となる部分に、金属ペーストを塗布または充填する。この金属ペーストは、前述した金属材料から成る金属粉末に適当な溶剤およびバインダーを加えて混練することによって、適度な粘度に調整して作製される。なお、金属ペーストは、基板２との接合強度を高めるために、ガラスまたはセラミックスを含んでいても構わない。
【００６３】
また、基板２が樹脂から成る場合には、電極パッド３、外部回路接続用電極、内部配線導体および貫通導体は、スパッタ法、蒸着法等によって作製することができる。また、表面に金属膜を設けた後に、めっき法を用いて作製してもよい。
【００６４】
（５）次にグリーンシートの所定の位置に、金型、パンチング、またはレーザー等を用いて切欠き部４となる切欠きを設ける。なおこの時、貫通導体５の一部を同時に打ち抜くことで、切欠き部４と重なって位置しており、断面視において貫通導体５の一部が露出した貫通導体５を作製することができる。
【００６５】
（６）次に、このセラミックグリーンシート積層体を約１５００℃〜１８００℃の温度で焼成して、基板２（電子素子実装用基板１）が複数配列された多数個取り配線基板を得る。なお、この工程によって、前述した金属ペーストは、基板２（電子素子実装用基板１）となるセラミックグリーンシートと同時に焼成され、電極パッド３、外部回路接続用電極、内部配線導体および貫通導体となる。
【００６６】
（７）次に、焼成して得られた多数個取り配線基板を複数の基板２（電子素子実装用基板１）に分断する。この分断においては、基板２（電子素子実装用基板１）の外縁となる箇所に沿って多数個取り配線基板に分割溝を形成しておき、この分割溝に沿って破断させて分割する方法またはスライシング法等により基板２（電子素子実装用基板１）の外縁となる箇所に沿って切断する方法等を用いることができる。なお、分割溝は、焼成後にスライシング装置により多数個取り配線基板の厚みより小さく切り込むことによって形成することができるが、多数個取り配線基板用のセラミックグリーンシート積層体にカッター刃を押し当てたり、スライシング装置によりセラミックグリーンシート積層体の厚みより小さく切り込んだりすることによって形成してもよい。なお、上述した多数個取り配線基板を複数の基板２（電子素子実装用基板１）に分割する前もしくは分割した後に、それぞれ電解または無電解めっき法を用いて、電極パッド３、外部接続用パッドおよび露出した配線導体にめっきを被着させてもよい。
【００６７】
（８）次に、電子素子実装用基板１に電子素子１０を実装する。電子素子１０はワイヤボンディング等の電子素子接合材１３で電子素子実装用基板１と電気的に接合させる。またこのとき、電子素子１０または電子素子実装用基板１に接着材等を設け、電子素子実装用基板１に固定しても構わない。また、電子素子１０を電子素子実装用基板１に実装した後、蓋体１２を蓋体接合材１４で接合してもよい。
【００６８】
以上（１）〜（７）の工程のようにして電子素子実装用基板１を作製し、電子素子１０を実装することで、電子装置２１を作製することができる。なお、上記（１）〜（８）の工程順番は加工可能な順番であれば指定されない。
【００６９】
（第２の実施形態）
図６〜図８を参照して本発明の第２の実施形態における電子装置２１、および電子素子実装用基板１について説明する。なお、図６〜図８は図１に示す要部Ａのその他の態様に係る拡大上面図を示している。
【００７０】
本実施形態における電子素子実装用基板１において、第１の実施形態の電子素子実装用基板１と異なる点は、切欠き部４の形状および貫通導体５の個数または形状が異なっている点である。
【００７１】
図６および図８に示す例では、基板２の切欠き部４は、平面視において内部に向かう第１段差部４ａを有しており、貫通導体５は第１段差部４ａの底面部に位置している。このような構成であっても、電子装置２１（電子素子実装用基板１）と外部端子９との接合す
る位置をＸ軸方向およびＹ軸方向の位置合わせを容易とすることが可能となる。また、基板２が第１段差部４ａを有することで、第１段差部４ａに外部端子９を接合する外部端子接合材１５が、工程誤差等で設計値よりも多く塗布された場合においても、外部端子接合材１５が第１段差部４ａよりも外側に位置する切欠き部４へ流れてトラップされることで、外部端子接合材１５が基板２の外周部まで流出することを低減させることが可能となる。よって、基板２の外周へ流出した外部端子接合材１５によって、不用意なショートの発生または筐体３２が実装し辛くなることを低減させることが可能となる。
【００７２】
図６および図７に示す例では、基板２の第１段差部４ａは略矩形状である。言い換えると第１段差部４ａは直線部を有し、その直線部の延長線上と基板２の外辺とは垂直に交わる形状である。第１段差部４ａが直線部を有していることで、外部端子接合材１５が、工程誤差等で設計値よりも多く塗布された場合においても、外部端子接合材１５が第１段差部４ａの直線部を這い上がりづらくすることが可能となる。これにより、外部端子接合材１５が基板２の外周部まで流出することを低減させることが可能となる。よって、基板２の外周へ流出した外部端子接合材１５によって、不用意なショートの発生または筐体３２が実装し辛くなることを低減させることが可能となる。
【００７３】
図８に示す例では、基板２の第１段差部４ａは円弧状である。このような構成であることで、外部端子接合材１５が、工程誤差等で設計値よりも多く塗布された場合においても、外部端子接合材１５が円弧状の第１段差部４ａの中心部近傍に流れやすくなる。これにより、外部端子接合材１５が基板２の外周部まで流出することを低減させることが可能となる。よって、基板２の外周へ流出した外部端子接合材１５によって、不用意なショートの発生または筐体３２が実装し辛くなることを低減させることが可能となる。
【００７４】
また、第１段差部４ａが円弧状であることで、外部端子接合材１５は第１段差部４ａの最も内側（円弧状であってもっとも基板２の中心側）に流れやすくなる。よって、貫通導体５はが円弧状である第１段差部４ａの最も内側に位置していることで、セルフアライメント効果をより向上させることが可能となり、外部端子９の位置合わせの効果をより向上させることが可能となる。よって、電子装置２１（電子素子実装用基板１）と外部端子９との接合する位置をＸ軸方向およびＹ軸方向の位置合わせをより容易とすることが可能となる。
【００７５】
図６に示す例では、 基板２の切欠き部４のうち、一つの切欠き部４において貫通導体
５が複数位置している。このような構成であることで、例えば切欠き部４に複数個の外部端子９を設けることが可能となる。よって、電子装置２１の多ピンかが可能となり、電子装置２１の性能を向上させることが可能となる。また、外部端子９が例えばケーブル等であるとき、複数の信号を１つの切欠き部４で接続することが可能となる。よって、切欠き部４の個数を減らすことが可能となるため、位置合わせを容易とすることが可能となる。
【００７６】
また、貫通導体５を複数有することで、外部端子９を接合する際、外部端子接合材１５が２つの貫通導体５に向かってそれぞれセルフアライメント効果を発する。言い換えると、外部端子９を複数の貫通導体５のそれぞれと接合しようとする外部端子接合材１５が複数の貫通導体５側へ張力が発生することになる。この張力により、電子装置２１（電子素子実装用基板１）と外部端子９との接合する位置をＸ軸方向およびＹ軸方向の位置合わせをより容易とすることが可能となる。
【００７７】
図７（ａ）に示す例では、第１段差部４ａとは異なる底面に、複数の貫通導体５を有している。このような構成であっても、第１段差部４ａとは異なる底面に外部端子９を接合する場合において、電子装置２１（電子素子実装用基板１）と外部端子９との接合する位置をＸ軸方向およびＹ軸方向の位置合わせを容易とすることが可能となる。
【００７８】
図７（ｂ）に示す例では、基板２の第１段差部４ａの底面および第１段差部４ａとは異なる底面に、複数の貫通導体を有している。このような構成であっても、第１段差部４および第１段差部４ａとは異なる底面に複数の外部端子９を接合する場合において、電子装置２１（電子素子実装用基板１）と外部端子９との接合する位置をＸ軸方向およびＹ軸方向の位置合わせを容易とすることが可能となる。また、第１段差部４ａに外部端子９を接合する際に、第１段差部４ａ以外の場所にも貫通導体５を有していることで、工程誤差等で設計値よりも多く塗布された場合に外部端子接合材１５が第１段差部４ａの外側まで流れた場合に第１段差部４ａ以外の場所の貫通導体５にセルフアライメントがかかる。これにより、第１段差部４ａ以外の場所の貫通導体５に外部端子接合材１５が集まることで外部端子接合材１５が基板２の外周部まで流出することを低減させることが可能となる。よって、基板２の外周へ流出した外部端子接合材１５によって、不用意なショートの発生または筐体３２が実装し辛くなることを低減させることが可能となる。
【００７９】
（第３の実施形態）
次に、本発明の第３の実施形態による電子素子実装用基板１について、図９および図１０を参照しつつ説明する。なお、図９および図１０は図４に示す電子素子実装用基板１の要部Ｂのその他の態様に係る拡大上面図を示している。
【００８０】
本実施形態における電子素子実装用基板１において、第１の実施形態の電子素子実装用基板１と異なる点は、切欠き部４の形状および貫通導体５の個数または形状が異なっている点である。
【００８１】
図９に示す例では、 基板２の切欠き部４のうち、一つの切欠き部４において貫通導体
５が複数位置している。このような構成であることで、貫通導体５を複数有することで、外部端子９を接合する際、外部端子接合材１５が２つの貫通導体５に向かってそれぞれセルフアライメント効果を発する。言い換えると、外部端子９を複数の貫通導体５のそれぞれと接合しようとする外部端子接合材１５が複数の貫通導体５側へ張力が発生することになる。この張力により、電子装置２１（電子素子実装用基板１）と外部端子９との接合する位置をＸ軸方向およびＹ軸方向の位置合わせをより容易とすることが可能となる。とくに、図９に示す例では切欠き部４は曲面を有している。これにより、複数の貫通導体５の内側（切欠き部４の内側／切欠き部４のもっとも基板の中央側）へ部端子接合材１５は引っ張られる。よって、セルフアライメント効果で外部端子９の位置合わせを容易としつつ、外部端子接合材１５が、工程誤差等で設計値よりも多く塗布された場合においても、外部端子接合材１５が基板２の外周部まで流出することを低減させることが可能となる。よって、基板２の外周へ流出した外部端子接合材１５によって、不用意なショートの発生または筐体３２が実装し辛くなることを低減させることが可能となる。
【００８２】
図１０（ａ）および図１０（ｂ）に示す例では、切欠き部４は曲面と直線部を有している。言い換えると、切欠き部４は基板２の内側へ直角にえぐれる形状をしており、角部は曲面を有している。このような構成であっても、電子装置２１（電子素子実装用基板１）と外部端子９との接合する位置をＸ軸方向およびＹ軸方向の位置合わせを容易とすることが可能となる。また、切欠き部４が直線部を有していることで、外部端子接合材１５が、工程誤差等で設計値よりも多く塗布された場合においても、外部端子接合材１５が切欠き部４の直線部を這い上がりづらくすることが可能となる。これにより、外部端子接合材１５が基板２の外周部まで流出することを低減させることが可能となる。よって、基板２の外周へ流出した外部端子接合材１５によって、不用意なショートの発生または筐体３２が実装し辛くなることを低減させることが可能となる。さらに、図１０（ａ）に示す例のように、切欠き部４の曲面に貫通導体５が位置していることで、セルフアライメント効果をより向上させることが可能となり、外部端子９の位置合わせの効果をより向上させるとともに外部端子接合材１５が基板２の外周部まで流出することを低減させることが可能となる。
【００８３】
図１０（ｂ）に示す例では、貫通導体５は複数位置しており、複数の貫通導体５は切欠き部４の２つの直線部のそれぞれに設けられている。複数の貫通導体５は切欠き部４の２つの直線部のそれぞれに設けられていることで、切欠き部４に複数個の外部端子９を設けることが可能となる。よって、電子装置２１の多ピンかが可能となり、電子装置２１の性能を向上させることが可能となる。また、貫通導体５が直線部に位置していることで外部端子９を外部端子接合材１５で接合する工程において、曲面に塗布する場合と比較して外部端子接合材１５の塗布量を小さくすることができる。これにより、外部端子接合材１５が基板２の外周部まで流出することを低減させることが可能となる。よって、基板２の外周へ流出した外部端子接合材１５によって、不用意なショートの発生または筐体３２が実装し辛くなることを低減させることが可能となる。また、外部端子接合材１５の塗布量が小さいことで外部端子９同士の距離をより広く設けることが可能となり、ショートの発生を低減させることが可能となる。
【００８４】
（第４の実施形態）
次に、本発明の第４の実施形態による電子素子実装用基板１について、図１１〜図１３を参照しつつ説明する。
【００８５】
本実施形態における電子素子実装用基板１において、第１の実施形態の電子素子実装用基板１と異なる点は、断面視における切欠き部４および貫通導体５の形状が異なっている点である。
【００８６】
図１１に示す例では、基板２は複数の絶縁層を有しており、貫通導体５は断面視において上面側の一部にのみ位置している。このような構成であっても、電子装置２１（電子素子実装用基板１）と外部端子９との接合する位置をＸ軸方向およびＹ軸方向の位置合わせを容易とすることが可能となる。また、貫通導体５が断面視において上面のみに位置していることは言い換えると貫通導体５の下面側は空間があり、貫通導体５の下面側も露出していることになる。これにより、外部端子９を接合する外部端子接合材１５が貫通導体５の下面側にも流れ込むことが可能となるため、セルフアライメント効果をより向上させることが可能となり、本発明の効果をより向上させことが可能となる。また、外部端子９と貫通導体５の下面との間で外部端子接合材１５がフィレットを形成することが可能となるため、外部端子９と貫通導体５との接合強度をより向上させることが可能となる。また、貫通導体５の下面側に外部端子接合材１５が流れ込み易くなるため、外部端子接合材１５が、工程誤差等で設計値よりも多く塗布された場合においても、外部端子接合材１５が基板２の外周部まで流出することを低減させることが可能となる。よって、基板２の外周へ流出した外部端子接合材１５によって、不用意なショートの発生または筐体３２が実装し辛くなることを低減させることが可能となる。
【００８７】
図１２に示す例では、基板２は複数の絶縁層を有しており、切欠き部４は上面視において上面側よりもと下面側のほうが大きく、貫通導体５は断面視において下面側の切欠き部４の一部にのみ位置している。このような構成であっても、本発明の効果を奏することが可能となる。また、切欠き部４が上面視において上面側よりも下面側のほうが大きくなっており、貫通導体５は断面視で下面側の切欠き部４の一部にのみ位置している。言い換えると、断面視において切欠き部４は上面側の一部が外側に凸になっており、その下面側には空間を有しており、空間の一部に貫通導体５の一部が露出している。これにより、外部端子９と貫通導体５とを接合する際に、外部端子９を空間部に収めることができるとともに、切欠き部４の上面側の一部が凸になっていることで、外部端子接合材１５が、工程誤差等で設計値よりも多く塗布された場合においても、外部端子接合材１５が基板２の外周
部まで流出することを低減させることが可能となる。また、断面視で切欠き部４の上面側の一部が外側に凸になっていることで、外部端子９の位置合わせを行う場合において、外部端子９の上面を欠き部４の上面側の一部が外側に凸になっている部分の下面と接させることで、外部端子９と電子素子実装用基板１とのＺ方向における位置合わせを容易とすることが可能となる。よって。電子装置２１（電子素子実装用基板１）と外部端子９との接合する位置をＸ軸方向、Ｙ軸方向およびＺ軸方向の位置合わせを容易とすることが可能となる。
【００８８】
図１３に示す例では、基板２は複数の絶縁層を有しており、切欠き部４は上面視で上面側よりも下面側のほうが小さく設けられており、貫通導体５は断面視において下面側の一部にのみ位置している。このような構成であっても、本発明の効果を奏することが可能となる。また、貫通導体５が断面視において下面のみに位置していることは言い換えると貫通導体５の上面側は空間があり、貫通導体５の上面側も露出していることになる。これにより、外部端子接合材１５が貫通導体５の上面側にも這い上がることが可能となるため、セルフアライメント効果をより向上させることが可能となり、本発明の効果をより向上させことが可能となる。また、外部端子９と貫通導体５の上面との間で外部端子接合材１５がフィレットを形成することが可能となるため、外部端子９と貫通導体５との接合強度をより向上させることが可能となる。
【００８９】
図１１〜図１３に示す電子素子実装用基板１を製造する方法として例えば、第１実施形態の製造方法において切欠き部４を設ける工程において異なる大きさの金型等を用いて製造する方法、または、上面側と下面側とで分けて切欠き部４および貫通導体５とを作成しておき、それらを積層することで製造する方法等がある。
【００９０】
（第５の実施形態）
次に、本発明の第５の実施形態による電子素子実装用基板１について、図１４および図１５を参照しつつ説明する。なお、図１４は電子素子実装用基板１の断面図を示しており、図１５は電子素子実装用基板１の切欠き部４の側面図を示している。
【００９１】
本実施形態における電子素子実装用基板１において、第１の実施形態の電子素子実装用基板１と異なる点は、複数の絶縁層に位置する貫通導体５の位置関係が異なっている点である。
【００９２】
図１４に示す例では、基板２の 貫通導体５は断面視において下方または上方に向かう
第２段差部５ａを有している。言い換えると、貫通導体５は断面視において一部が基板２の内側方向へ凹んだ部分を有している。このような構成であっても、電子装置２１（電子素子実装用基板１）と外部端子９との接合する位置をＸ軸方向およびＹ軸方向の位置合わせを容易とすることが可能となる。また、貫通導体５は断面視において第２段差部５ａを有していることは外部端子９を第２段差部５ａ以外の部分で接合すると第２段差部５ａと外部端子９との間には空間を有することになる。これにより、外部端子９を接合する外部端子接合材１５がこの空間部にも流れ込むことで、空間部側（貫通導体５側へ）引き寄せる力が働きセルフアライメント効果をより向上させることが可能となり、本発明の効果をより向上させことが可能となる。また、外部端子９と第２段差部５ａとの間で外部端子接合材１５がフィレットを形成することが可能となるため、外部端子９と貫通導体５との接合強度をより向上させることが可能となる。
【００９３】
図１５（ｂ）および図１５（ｃ）に示す例では、基板２の貫通導体５の上面と、貫通導体５の下面とは一部のみが重なっている。言い換えると、貫通導体５は平面透視または側面視において貫通導体５の上面と下面とがずれて位置している。このような構成であっても、電子装置２１（電子素子実装用基板１）と外部端子９との接合する位置をＸ軸方向お
よびＹ軸方向の位置合わせを容易とすることが可能となる。また、図１５（ｂ）および図１５（ｃ）に示す例のように側面視で貫通導体５の上面と下面とが一部が重なるようにずれて位置していると、外部端子９と貫通導体５とを接合する外部端子接合材１５の外縁（フィレット）が直線状ではなく、ずれた形状にそって形成される。これにより、外部端子接合材１５のフィレットをより長く設けることが可能となり、外部端子９と貫通導体５との接合強度をより向上させることが可能となる。
【００９４】
図１４および図１５に示す電子素子実装用基板１を製造する方法として例えば、第１実施形態の製造方法において各絶縁層に貫通導体５を設ける工程において異なる位置に貫通導体５を設けたのち切欠き部４を形成することで製造することができる。
【００９５】
なお、本発明は上述の実施形態の例に限定されるものではなく、数値などの種々の変形は可能である。また、例えば、各図に示す例では、電極パッド３の形状は上面視において矩形状であるが、円形状やその他の多角形状であってもかまわない。また、本実施形態における電極パッド３の配置、数、形状および電子素子の実装方法などは指定されない。なお、本実施形態における特徴部の種々の組み合わせは上述の実施形態の例に限定されるものではい。
【符号の説明】
【００９６】
１・・・・電子素子実装用基板
２・・・・基板
３・・・・電極パッド
４・・・・切欠き
４ａ・・・第１段差部
５・・・・貫通導体
５ａ・・・第２段差部
９・・・・外部端子
１０・・・電子素子
１２・・・蓋体
１３・・・電子素子接合材
１４・・・蓋体接合材
１５・・・外部端子接合材
２１・・・電子装置
３１・・・電子モジュール
３２・・・筐体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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