(57)【要約】【課題】半導体モジュールの低コスト化を図る。【解決手段】トリミング抵抗素子１０Ａと、各々のゲート電極がトリミング抵抗素子１０Ａの一端に接続され、互いに並列接続された複数のトランジスタチップ４Ａと、を備えた半導体モジュールの製造方法であって、複数のゲート電極４ｇに所定のゲート電流を注入し、所定のドレイン電流が流れたときの経過時間、及びゲート−ソース間電圧値（Ｖgs(th)u）を測定する工程と、ゲート−ソース間電圧値に基づいてゲート−ソース間容量（Ｃgsu）を計算する工程と、ゲート−ソース間電圧値、及びゲート−ソース間容量に基づき補償ゲート抵抗値を求める工程と、トリミング抵抗素子１０Ａの抵抗値が補償ゲート抵抗値に一致するようにトリミング抵抗素子１０の抵抗値を変更する工程と、を備える。【選択図】図４
2020162354.tif 000002
【特許請求の範囲】
【請求項１】
トリミング抵抗素子と、各々のゲート電極が前記トリミング抵抗素子の一端に接続され、互いに並列接続された複数のトランジスタチップと、を備えた半導体モジュールの製造方法であって、
複数の前記ゲート電極に所定のゲート電流を注入し、所定のドレイン電流が流れたときの経過時間、及びゲート−ソース間電圧値（Ｖgs(th)u）を測定する工程と、
前記ゲート−ソース間電圧値に基づいてゲート−ソース間容量（Ｃgsu）を算出する工程と、
前記ゲート−ソース間電圧値、及び前記ゲート−ソース間容量に基づき補償ゲート抵抗値を求める工程と、
前記トリミング抵抗素子の抵抗値が前記補償ゲート抵抗値に一致するように前記トリミング抵抗素子の抵抗値を変更する工程と、
を備えることを特徴とする半導体モジュールの製造方法。
【請求項２】
前記補償ゲート抵抗値は、前記ゲート−ソース間電圧値及び前記ゲート−ソース間容量の特性ばらつきにより生じるゲート閾値電圧到達時間の相違を補償するゲート抵抗値であることを特徴とする請求項１に記載の半導体モジュールの製造方法。
【請求項３】
前記トリミング抵抗素子の抵抗値を変更する工程は、前記トリミング抵抗素子の抵抗値を測定しながら行うことを特徴とする請求項１又は２に記載の半導体モジュールの製造方法。
【請求項４】
トリミング抵抗素子の抵抗値の変更は、前記トリミング抵抗素子の抵抗部にレーザを照射して切り込みを入れることによって行うことを特徴とする請求項１から３の何れか一項に記載の半導体モジュールの製造方法。
【請求項５】
前記半導体モジュールは、更に、前記複数のトランジスタチップの各々の前記ゲート電極を前記トリミング抵抗素子の一端に並列に接続する分岐配線と、前記分岐配線と電気的に接続された第１試験パッドと、前記トリミング抵抗素子の他端に電気的に接続された第２試験パッドと、を備え、
前記第１試験パッド及び第２試験パッドに電流源を接続して前記トリミング抵抗素子の抵抗値を測定する工程を備えることを特徴とする請求項１から４の何れか一項に記載の半導体モジュールの製造方法。
【請求項６】
前記ゲート−ソース間電圧値を測定する工程の前に、
前記半導体モジュール用の基板に実装される前の複数の前記トランジスタチップの個々のゲート閾値電圧を測定する工程と、
前記ゲート閾値電圧の差異が所定範囲内に収まる複数の前記トランジスタチップを、前記基板への実装に必要な個数選別する工程と、
前記選別する工程で選別された複数の前記トランジスタチップを前記基板に実装する工程と、
を備えることを特徴とする請求項１から５のいずれか一項に記載の半導体モジュールの製造方法。
【請求項７】
複数の前記トランジスタチップは、炭化ケイ素からなる基板を主体に構成されたＳｉＣチップであり、
前記ＳｉＣチップの前記ゲート閾値電圧の差異の所定範囲は、０．２Ｖ以下であることを特徴とする請求項６に記載の半導体モジュールの製造方法。
【請求項８】
トリミング抵抗素子と、各々のゲート電極が前記トリミング抵抗素子の一端に接続され、互いに並列接続された複数のトランジスタチップと、前記複数のトランジスタチップが実装された基板とを備えた半導体モジュールを複数製造する半導体モジュールの製造方法であって、
前記基板に実装される前の複数の前記トランジスタチップの個々のゲート閾値電圧を測定する工程と、
前記ゲート閾値電圧の差異が所定範囲内に収まる複数の前記トランジスタチップを、前記基板への実装に必要な個数選別する工程と、
前記選別する工程で選別された複数の前記トランジスタチップを前記基板に実装する工程と、
前記基板に実装された複数の前記トランジスタチップのスイッチング動作時のゲート閾値電圧到達時間が複数の前記半導体モジュール同士で一致するように、前記トリミング抵抗素子の抵抗値を変更する工程と、
を備えることを特徴とする半導体モジュールの製造方法。
【請求項９】
複数の前記トランジスタチップは、炭化ケイ素からなる基板を主体に構成されたＳｉＣチップであり、
前記ＳｉＣチップの前記ゲート閾値電圧の差異の所定範囲は、０．２Ｖ以下であることを特徴とする請求項６に記載の半導体モジュールの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体モジュールの製造方法に関し、特に、複数のトランジスタチップを並列接続してスイッチング素子を構成した半導体モジュールの製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
直流電力を交流電力に変換するインバータ装置等の電力用半導体装置では、１組の半導体スイッチング素子及び整流素子を搭載した１素子入りパッケージ（１ｉｎ１）タイプの半導体ユニット（以下において「１素子入り半導体ユニット」と称す。）や２つの１素子入り半導体ユニットを搭載した２素子入りパッケージ（２ｉｎ１）タイプの半導体モジュール（以下において「２素子入り半導体モジュール」と称す。）が用いられている。
【０００３】
本発明に関連する特許文献としては、以下のものが挙げられる。
【０００４】
特許文献１には、２ｉｎ１タイプの半導体モジュールが開示されている。そして、複数の半導体チップの制御端子を並列接続して１つの制御外部接続ピンに接続し、この複数の半導体チップ及び１つの制御ピンの１セットをゲートドライバユニットに並列接続することでゲート配線上にチップ抵抗器を設けずに、ゲート抵抗を調整する技術が記載されている。
【０００５】
特許文献２には、スイッチング素子としてのＩＧＢＴの制御端子と外部接続部（外部回路接続用リードフレーム）との間の導電経路に損失補正部１を直列接続した半導体装置が記載されている。そして、損失補正部をトリミング抵抗とダイオードとで構成したことが記載されている。
【０００６】
特許文献３には、半導体チップ間の電気的特性の差を小さくして半導体チップを組み付ける方法が記載されている。そして、電気的特性としてパワーＭＯＳＦＥＴの寄生ダイオードの順方向電圧ＶＦを近似させることが記載されている。
【０００７】
特許文献４には、第１のチップ（ＳｉＣ−ＭＯＳＦＥＴ）のオン電圧、第２のチップ（ＳｉＣ−ＭＯＳＦＥＴ）のオン電圧、及び内蔵ダイオードの順方向電圧のそれぞれの差が所定の閾値以内に収まる組み合わせのうち、第１チップのオン電圧及び内蔵ダイオードの順方向電圧と比較して第２チップのオン電圧を高く、及び内蔵ダイオードの順方向電圧は低くなる実装チップの組み合わせを選択して、同一の絶縁基板上実装することでパワーモジュールを製造する技術が記載されている。
【０００８】
特許文献５には、高耐圧のＩＧＢＴと、このＩＧＢＴをオン・オフ駆動するゲートドライバを含む駆動回路とを備えたパワー半導体モジュールが記載されている。そして、ＩＧＢＴのゲートに接続された可変抵抗回路におけるゲート抵抗の抵抗値がＩＧＢＴ通常動作状態であるときのＩＧＢＴの損失及び電圧サージを考慮して設定されることが記載されている。
【０００９】
特許文献６には、直列接続の抵抗素子及びスイッチが複数並列に接続された調整部にＭＯＳＦＥＴのゲートを接続した回路が記載されており、スイッチによってゲート抵抗値を変更する技術が記載されている。
【００１０】
特許文献７には、半導体素子のゲート電極に接続されたトリミング抵抗を切断して電圧を調整する技術が記載されている。
【００１１】
特許文献８には、半導体基板にトリミング可能に形成された抵抗体を切断して、電圧を調整する技術が開示されている。
特許文献９には、２ｉｎ１タイプの半導体モジュールが記載されている。そして、ゲート電極及びソース電極の間に回路インピーダンス素子を電気的に接続して電流バイパス効果を発揮させる技術が記載されている。
【００１２】
非特許文献１には、抵抗体の両端に接続した電極に探針をそれぞれ当て、抵抗値をモニタしながらレーザで抵抗体を切断することが記載されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２０１８−７４０８８号公報
【特許文献２】特開２０１０−２４５２４８号公報
【特許文献３】特開２０１０−１９９３６２号公報
【特許文献４】特開２０１７−２０４５７５号公報
【特許文献５】特開２０１８−１１７４５７号公報
【特許文献６】特開２０１７−１６９１４５号公報
【特許文献７】特開２０００−９１１１０号公報
【特許文献８】特開２００６−１１４７３３号公報
【特許文献９】ＷＯ２０１４／１８５０５０号公報
【非特許文献】
【００１４】
【非特許文献１】東芝テック／Toshiba Lighting＆Technology Corp.Vp.5 No.3「レーザトリミング技術」p.27-31
【発明の概要】
【発明が解決しようとする課題】
【００１５】
ところで、トランジスタチップは、半導体ウエハに形成された複数のチップ形成領域を個々に分割することによって得られるが、１枚の半導体ウエハ内においても製造上のばらつきにより、トランジスタチップのゲート閾値電圧特性（Ｖgs(th)）が異なる。
【００１６】
そこで、半波整流回路を構築する半導体モジュールでは、スイッチング時のドレイン及びゲート電圧の振動による誤動作を防止するため、同一のアームで使用するトランジスタチップのゲート閾値電圧特性を所定の範囲内に揃えている。
【００１７】
しかしながら、トランジスタチップの特性選別、識別、在庫管理などの製造工数の増加が懸念され、半導体モジュールの製造コストの増加を招く要因となる。
【００１８】
本発明は、上述した先行技術の課題に着目してなされたものであり、半導体モジュールの製造コストを低減することが可能な技術を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記目的を達成するため、本発明の一態様に係る半導体モジュールの製造方法は、トリミング抵抗素子と、各々のゲート電極がトリミング抵抗素子の一端に接続され、互いに並列接続された複数のトランジスタチップと、を備えた半導体モジュールの製造方法であって、複数のゲート電極に所定のゲート電流を注入し、所定のドレイン電流が流れたときの経過時間及びゲート−ソース間電圧値（Ｖgs(th)u）を測定する工程と、ゲート−ソース間電圧値（Ｖgs(th)u）に基づいてゲート−ソース間容量（Ｃgsu）を算出する工程と、ゲート−ソース間電圧値（Ｖgs(th)u）、及びゲート−ソース間容量（Ｃgsu）に基づき補償ゲート抵抗値を求める工程と、トリミング抵抗素子の抵抗値が補償ゲート抵抗値に一致するようにトリミング抵抗素子の抵抗値を変更する工程と、を備える。
【００２０】
また、本発明の一態様に係る半導体モジュールの製造方法は、トリミング抵抗素子と、各々のゲート電極がトリミング抵抗素子の一端に接続され、互いに並列接続された複数のトランジスタチップと、複数のトランジスタチップが実装された基板とを備えた半導体モジュールを複数製造する半導体モジュールの製造方法であって、基板に実装される前の複数の前記トランジスタチップの個々のゲート閾値電圧を測定する工程と、ゲート閾値電圧の差異が所定範囲内に収まる複数のトランジスタチップを、基板への実装に必要な個数選別する工程と、選別する工程で選別された複数のトランジスタチップを基板に実装する工程と、基板に実装された複数のトランジスタチップのスイッチング動作時のゲート閾値電圧到達時間が複数の半導体モジュール同士で一致するように、トリミング抵抗素子の抵抗値を変更する工程と、を備える。
【発明の効果】
【００２１】
本発明の一態様によれば、半導体モジュールの製造コストを低減することが可能となる。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施形態に係る半導体モジュールの外観構成を示す斜視図である。
【図２】図２の半導体モジュールの内部構造を示す模式的断面図である。
【図３】図２の絶縁回路基板を示す図であり、（ａ）は平面図、（ｂ）は側面図、（ｃ）は底面図である。
【図４】図２の配線基板を示す図であり、（ａ）は平面図、（ｂ）は底面図である。
【図５】図２の半導体モジュールの回路結線図である。
【図６】本発明の一実施形態に係る半導体モジュールの製造方法を説明するためのプロセスフロー図である。
【図７】絶縁回路基板上に配線基板を装着した状態を示す斜視図である。
【図８】上アームの等価回路図である。
【図９】ゲート特性測定工程において、測定装置の回路構成の一例を示す図である。
【図１０】ゲート特性測定チャートである。
【図１１】トリミング抵抗素子の抵抗値を測定する測定回路の一例を示す図である。
【図１２】トリミング抵抗素子のトリミングカットの一例を示す図である。
【図１３】スイッチング動作時のＶｇｓ電圧上昇計算結果を示す図である。
【図１４】規格化電流アンバランス率［a.u.］とゲート閾値電圧［Ｖ］との関係を示す図である。
【発明を実施するための形態】
【００２３】
以下、図面を参照して、本発明の一実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
【００２４】
本明細書において、トランジスタチップを構成する半導体素子の「第１主電極領域」「第３主電極領域」とは、電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）においてソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）においてはエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を意味する。又、静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯ）においてはアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。トランジスタチップを構成する半導体素子の「第２主電極領域」「第４主電極領域」とは、ＦＥＴやＳＩＴにおいては上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。ＩＧＢＴにおいては上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を意味する。ＳＩサイリスタやＧＴＯにおいては上記第１主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる領域を意味する。このように、「第１主電極領域」「第３主電極領域」がソース領域であれば、「第２主電極領域」「第４主電極領域」はドレイン領域を意味する。「第１主電極領域」「第３主電極領域」がエミッタ領域であれば、「第２主電極領域」「第４主電極領域」はコレクタ領域を意味する。「第１主電極領域」「第３主電極領域」がアノード領域であれば、「第２主電極領域」「第４主電極領域」はカソード領域を意味する。バイアス関係を交換すれば、多くの場合、「第１主電極領域」「第３主電極領域」の機能と「第２主電極領域」「第４主電極領域」の機能を交換可能である。
【００２５】
本明細書においてＭＩＳトランジスタのソース領域は絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のエミッタ領域として選択可能な「一方の主電極領域（第１又は第３主電極領域）」である。又、ＭＩＳ制御静電誘導サイリスタ（ＳＩサイリスタ）等のサイリスタにおいては、一方の主電極領域はカソード領域として選択可能である。ＭＩＳトランジスタのドレイン領域は、ＩＧＢＴにおいてはコレクタ領域を、サイリスタにおいてはアノード領域として選択可能な半導体装置の「他方の主電極領域（第２又は第４主電極領域）」である。
【００２６】
この一実施形態では、（２ｉｎ１）タイプの半導体モジュールに本発明を適用した場合について説明する。
本発明に係る半導体モジュール２は、図２に示すように、絶縁基板３Ａ、３Ｂと、トランジスタチップ４Ａと、ダイオードチップ４Ｂと、配線基板５と、円柱形状の導電ポスト１７ａ、１７ｂ、１７ｓと、トリミング抵抗素子１０Ａ及び１０Ｂ（図４参照）と、を備えている。この半導体モジュール２は、２つの半導体ユニットを備えた２ｉｎ１タイプで構成され、一方の半導体ユニットを上アーム１３Ｂ、他方の半導体ユニットを下アーム１３Ａとする半波整流回路として使用可能である。また、本発明に係る半導体モジュール２は、絶縁基板３Ａ，３Ｂ、トランジスタチップ４Ａ、ダイオードチップ４Ｂ、配線基板５、円柱形状の導電ポスト１７ａ、１７ｂ、１７ｓ、及びトリミング抵抗素子１０Ａ，１０Ｂ等を封止する樹脂封止体２４を備えている。この樹脂封止体２４は例えば熱硬化性の絶縁樹脂で形成されている。
【００２７】
トランジスタチップ４Ａは、パワーＭＯＳＦＥＴやＩＧＢＴなどのスイッチング素子である。ダイオードチップ４Ｂは、トランジスタチップ４Ａに逆並列で接続される還流ダイオード（Ｆｒｅｅ  Ｗｈｅｅｌｉｎｇ  Ｄｉｏｄｅ，ＦＷＤ）である。
そして、２個のダイオードチップ４Ｂが、図３（ａ）に示すように、絶縁基板３Ａ，３Ｂ上のそれぞれ長手方向の中心線上に所定の間隔を保って配置されている。また、これらダイオードチップ４Ｂの両外側に、４個のトランジスタチップ４Ａが所定の間隔を保って配置されている。４個のトランジスタチップ４Ａは並列に接続されてスイッチング素子Ｑ（図８参照）を構成している。また、２つのダイオードチップ４Ｂは並列に接続されて整流素子Ｄｉ（図８参照）を構成している。
【００２８】
ここで、トランジスタチップ４Ａは、図３（ａ）、（ｂ）に示すように、裏面側に第１主電極としてのドレイン電極４ｄを有し、おもて面側に第２主電極としてのソース電極４ｓおよびゲート電極４ｇを有する。そして、ゲート電極４ｇが、ダイオードチップ４Ｂとは反対側の端部側となるように配置されている。また、ダイオードチップ４Ｂは、裏面側にカソード電極を有し、おもて面側にアノード電極を有する。
これらのトランジスタチップ４Ａ、ダイオードチップ４Ｂは、上記のような各種パワーデバイスであるが、シリコン基板に形成したものでもよいし、ＳｉＣやその他の基板に形成したものでもよい。この実施形態では、トランジスタチップ４Ａ及びダイオードチップ４Ｂとしては、例えば炭化ケイ素からなる化合物半導体基板を主体に構成されたＳｉＣチップを用いている。
【００２９】
絶縁基板３Ａは、方形状の絶縁板３ａと、絶縁板３ａの主面に固定された回路板３ｂと、絶縁板３ａの主面と反対側の裏面に固定された金属板３ｃを有する。
絶縁基板３Ａの回路板３ｂは、図３（ａ）に示すように、幅広部１４ａと、幅狭部１４ｂとからなり、平面形状がＴ字形状であるドレイン電極用の第３回路板１４ｃを有する。
また、回路板３ｂは、幅狭部１４ｂの外側に所定間隔を保って配置されたソース電極用の第２回路板１４ｄおよび１４ｅを有する。
ここで、第３回路板１４ｃには、トランジスタチップ４Ａのドレイン電極およびダイオードチップ４Ｂのカソード電極が電気的かつ機械的に接続されている。そして、第３回路板１４ｃには、Ｓ１／Ｄ２端子となる外部端子１９が圧入される孔１４ｆが設けられている。また、第２回路板１４ｄおよび１４ｅには、Ｓ２端子となる外部端子２０が圧入される孔１４ｇが設けられている。
【００３０】
また、絶縁基板３Ｂも、絶縁基板３Ａと同様に絶縁板３ａと、回路板３ｂおよび金属板３ｃを有する。絶縁基板３Ｂの回路板３ｂは、幅広部１４ｈおよび幅狭部１４ｉとからなるＴ字形状のドレイン電極用の第３回路板１４ｊを有する。さらに、この第３回路板１４ｊの幅狭部１４ｉの外側に所定間隔を保って配置された回路板１４ｋ、１４ｌ、１４ｍおよび１４ｎを有する。このうち、１４ｋおよび１４ｌは補助ソース電極用の第４回路板であり、１４ｍおよび１４ｎはゲート電極用の第１回路板である。
【００３１】
第３回路板１４ｊには、トランジスタチップ４Ａのドレイン電極およびダイオードチップ４Ｂのカソード電極が電気的かつ機械的に接続されている。そして、第３回路板１４ｊにはＤ１端子となる外部端子１８が圧入される孔１４ｏが設けられている。また、第４回路板１４ｋおよび１４ｌには、ＳＳ１、ＳＳ２端子となる外部端子２１ａ、２１ｂが圧入される孔１４ｐが設けられている。さらに、第１回路板１４ｍおよび１４ｎには、Ｇ１、Ｇ２端子となる外部端子２２ａ，２２ｂが圧入される孔１４ｑが設けられている。
ここで、外部端子１８、１９、２０、２１ａ、２１ｂ、２２ａおよび２２ｂは、導電性に優れた銅、あるいはアルミニウム系の材料であることが望ましい。さらに、回路板３ｂに半田で接合する場合、外部端子１８、１９、２０、２１ａ、２１ｂ、２２ａおよび２２ｂにはニッケルあるいは錫系の表面処理を施すことが有効である。
【００３２】
図５に示す等価回路図から分かるように、絶縁基板３Ｂには、上アームを構成するトランジスタチップ４Ａ（ＭＯＳＦＥＴＱ１ａ〜Ｑ１ｄ）と、ダイオードチップ４Ｂ（ダイオードＤｉ１ａ、Ｄｉ１ｂ）が逆並列に接続されている。また、絶縁基板３Ａには、下アームを構成するトランジスタチップ４Ａ（ＭＯＳＦＥＴＱ２ａ〜Ｑ２ｄ）と、ダイオードチップ４Ｂ（ダイオードＤｉ２ａ、Ｄｉ２ｂ）が逆並列に接続されている。
そして、絶縁基板３Ｂと、絶縁基板３Ａに構成された２組の逆並列回路は、配線基板５と、導電ポスト１７ｂを介して直列に接続される。
そして、ＭＯＳＦＥＴＱ１ａ〜Ｑ１ｄのドレイン電極４ｄは、第３回路板１４ｊを経由して、半導体モジュール２のドレイン端子Ｄ１を構成する外部端子１８に接続されている。また、ＭＯＳＦＥＴＱ２ａ〜Ｑ２ｄのドレイン電極４ｄは、第３回路板１４ｃを経由して、半導体モジュール２のＳ１／Ｄ２を構成する外部端子１９に接続されている。
【００３３】
外部端子１８、１９、２０は、図１に示すように半導体モジュール２の幅方向の中心線に対して対称の位置に２本ずつ配置されている。また、半導体モジュール２は、外部端子１９の長手方向外側に片側２本ずつ計４本の外部端子２１ａ、２１ｂ、２２ａおよび２２ｂをさらに有している。これらの外部端子１８、１９、２０、２１ａ、２１ｂ、２２ａおよび２２ｂは、半導体モジュール２の両側縁に沿って略直線状に二列に配置されている。
外部端子２１ａ、２１ｂは、補助ソース端子であって、ＭＯＳＦＥＴＱ１ａ〜Ｑ１ｄ、Ｑ２ａ〜Ｑ２ｄのドレイン―ソース間に流れる電流をセンシングする電流検出端子ＳＳ１、ＳＳ２を構成している。また、外部端子２２ａ、２２ｂは、ハーフブリッジ回路のＭＯＳＦＥＴＱ１ａ〜Ｑ１ｄおよびＭＯＳＦＥＴＱ２ａ〜Ｑ２ｄのゲート電極４ｇにゲート制御信号を供給するゲート端子Ｇ１、Ｇ２を構成している。
また、絶縁基板３Ａ、３Ｂの裏面側の金属板３ｃは、その下面が絶縁樹脂２４の底面と同一平面か、もしくは絶縁樹脂２４の底面より僅かに突出している。
【００３４】
配線基板５のおもて面図を図４（ａ）に、裏面図を図４（ｂ）に示す。配線基板５には、下アーム１３Ａの電流路となるＴ字形状の第２金属層１６ａと、上アーム１３Ｂの電流路となる第２金属層１６ｂとが配置されている。第２金属層１６ａおよび１６ｂと、下アーム１３Ａおよび上アーム１３Ｂのトランジスタチップ４Ａのソース電極４ｓは、それぞれ第２導電ポスト１７ｓの両端と電気的かつ機械的に接続されている。なお、配線基板５のおもて面および裏面の第２金属層１６ａは同電位であり、同様におもて面および裏面の第２金属層１６ｂも同電位である。
【００３５】
また、配線基板５のおもて面には、下アーム１３Ａおよび上アーム１３Ｂの制御回路となる、第１金属層１６ｃおよび１６ｄが配置されている。第１金属層１６ｃおよび１６ｄと、下アーム１３Ａおよび上アーム１３Ｂのトランジスタチップ４Ａのゲート電極４ｇは、それぞれ第１導電ポスト１７ｇの両端と電気的かつ機械的に接続されている。
第１金属層１６ｃは、１６ｅ１、１６ｅ２、１６ｅ３および１６ｈとで構成されている。
また、第１金属層１６ｄは、１６ｊ１、１６ｊ２、１６ｊ３、および１６ｍとで構成されている。
【００３６】
図４で示される通り、第１金属層１６ｃは、第１金属層１６ｅ１、１６ｅ２によって、各ＭＯＳＦＥＴＱ１ａ〜Ｑ１ｄのゲート電極４ｇへの配線長さが等しくなるように配置されている。同様に第１金属層１６ｄは、第１金属層１６ｊ１、１６ｊ２によって、各ＭＯＳＦＥＴＱ２ａ〜Ｑ２ｄのゲート電極４ｇへの配線長さが等しくなるように配置されている。
配線基板５には、外部端子１８、１９および２０が非接触で挿し通されるスルーホール１６ｏ、１６ｐおよび１６ｑを有する。
さらに、配線基板５の裏面には、下アーム１３Ａおよび上アーム１３Ｂの電流路となる、第２金属層１６ｒおよび１６ｓが配置されている。
【００３７】
これら第２金属層１６ｒおよび１６ｓは、おもて面側の第１金属層１６ｃおよび１６ｄと平面から見て重なるように配置されている。そして、第２金属層１６ｖおよび１６ｗに電気的に接続されている。
このように、ゲート配線である第１金属層１６ｈおよび１６ｍと、ソース配線である第２金属層１６ｒおよび１６ｓを対向する位置に配置することにより、両金属層の間の相互インダクタンスを低減することができる。この相互インダクタンスを低減することにより、ＭＯＳＦＥＴＱ１ａ〜Ｑ１ｄおよびＱ２ａ〜Ｑ２ｄの制御を安定させることができる。
【００３８】
また、配線基板５の第２金属層１６ｂは、複数の導電ポスト１７ｂによって絶縁基板３Ａの第３回路板１４ｃに電気的に接続され、下アーム１３Ａと上アーム１３Ｂとの間の電流路を構成している。
さらに、配線基板５の第２金属層１６ａが、導電ポスト１７ｅを介して絶縁基板３Ａの第２回路板１４ｄおよび１４ｅと電気的に接続されている。また、配線基板の第１金属層１６ｇおよび１６ｌが、導電ポスト１７ｅを介して絶縁基板３Ｂの第１回路板１４ｍおよび１４ｎと電気的に接続されている。さらに、配線基板の第２金属層１６ｖおよび１６ｗが、導電ポスト１７ｅを介して絶縁基板３Ｂの第４回路板１４ｋおよび１４ｌと電気的に接続されている。
【００３９】
図４（ａ）及び（ｂ）に示すように、トリミング抵抗素子１０Ａは、第１金属層１６ｈに直列接続で挿入されている。すなわち、トリミング抵抗素子１０Ａは、一端側の電極が第１金属層１６ｈの分割された一方に電気的にかつ機械的に接続され、他端側の電極が第１金属層１６ｈの分割された他方に電気的にかつ機械的に接続されている。そして、第１金属層１６ｈは、一端側が第１金属層１６ｅ３と一体に連結され、他端側が第１金属１６ｇに一体に連結されている。そして、トリミング抵抗素子１０Ａの一端側の電極には、絶縁基板３Ａに実装された複数のトランジスタチップ４Ａの各々のゲート電極４ｇが第１導電層１６ｃ及び導電ポスト１７ｇを介して電気的に接続されている。この第１電極層１６ｃ及び導電ポスト１７ｇは、下アーム１３Ａを構成する複数のトランジスタチップ４Ａ（Ｑ２ａ〜Ｑ２ｄ）の各々のゲート電極４ｇをトリミング抵抗素子１０Ａの一端側に並列に接続する分岐配線を構成している。ここで、下アーム１３Ａを構成する複数のトランジスタチップ４Ａ（Ｑ２ａ〜Ｑ２ｄ）を便宜上、第２トランジスタチップ群と呼ぶこともある。
【００４０】
トリミング抵抗素子１０Ｂは、第１金属配線１６ｍに直列接続で挿入されている。すなわち、トリミング抵抗素子１０Ｂは、一端側の電極が第１金属配線１６ｍの分割された一方に電気的にかつ機械的に接続され、他端側の電極が第１金属配線１６ｍの分割された他方に電気的にかつ機械的に接続されている。そして、第１金属層１６ｍは、一端側が第１金属層１６ｊ３と一体に連結され、他端側が第１金属１６ｌに一体に連結されている。そして、トリミング抵抗素子１０Ｂの一端側の電極には、上アーム１３Ｂを構成する複数のトランジスタチップ４Ａの各々のゲート電極４ｇが第１導電層１６ｄ及び導電ポスト１７ｇを介して電気的に接続されている。この第１電極層１６ｄ及び導電ポスト１７ｇは、上アーム１３Ｂを構成する複数のトランジスタチップ４Ａ（Ｑ１ａ〜Ｑ１ｄ）の各々のゲート電極４ｇをトリミング抵抗素子１０Ｂの一端側に並列に接続する分岐配線を構成している。ここで、上アーム１３Ｂを構成する複数のトランジスタチップ４Ａ（Ｑ１ａ〜Ｑ１ｄ）を便宜上、第１トランジスタチップ群と呼ぶこともある。
【００４１】
第１金属層１６ｈと第１金属層１６ｅ３の交差部は、下アーム１３Ａを構成する複数のトランジスタチップ４Ａの各々のゲート電極４ｇ及びトリミング抵抗素子１０Ａの一端側と電気的に接続された試験パッドＰｇ１として使用される。第１金属層１６ｇは、トリミング抵抗素子１０Ａの他端側と電気的に接続された試験パッドＰｇ２として使用される。
第１金属層１６ｍと第１金属層１６ｊ３の交差部は、上アーム１３Ｂを構成する複数のトランジスタチップ４Ａの各々のゲート電極４ｇ及びトリミング抵抗素子１０Ｂの一端側と電気的に接続された試験パッドＰｇ３として使用される。第１金属層１６ｌは、トリミング抵抗素子１０Ｂの他端側と電気的に接続された試験パッドＰｇ４として使用される。
【００４２】
次に、半導体モジュール２の製造方法について、図６に示すフローチャートを参照しながら、図８〜図１２を用いて説明する。
まず、図６に示すゲート閾値電圧測定工程Ｓ１において、絶縁基板３Ａ，３Ｂに実装される前の複数のトランジスタチップ４Ａの個々のゲート閾値電圧を測定する。このゲート閾値電圧の測定は、半導体ウエハに設けられた複数のチップ形成領域を個々に分割することによって得た複数のトランジスタチップ４Ａを対象としてもよく、また、半導体ウエハのチップ形成領域を対象としてもよい。
【００４３】
次に、図６のチップ選別工程Ｓ２において、測定したゲート閾値電圧に基づいてゲート閾値電圧の差異が所定範囲内に収まる複数のトランジスタチップ４Ａを、絶縁基板３Ａ，３Ｂへの実装に必要な個数選別する。
次に、図６の内部構造組立工程Ｓ３において、チップ選別工程Ｓ２で選別された複数のトランジスタチップ４Ａを用いて半導体モジュールの製造途中の内部構造（組立構造体）を組み立てる。
【００４４】
具体的には、まず、予め用意した配線基板５の所定の位置に、導電ポスト１７ａ、１７ｂ、１７ｅ、１７ｇ、１７ｓの端部を電気的かつ機械的に接続する。次に、トリミング抵抗素子１０Ａを固定する第１金属層１６ｈの互いに離間する接続領域の各々に半田ペーストを塗布する。さらに、トリミング抵抗素子１０Ｂを固定する第１金属層１６ｍの互いに離間する接続領域の各々に半田ペーストを塗布する。トリミング抵抗素子１０Ａ、１０Ｂを配線基板５の所定の位置に配置する。これと並行して、トランジスタチップ４Ａおよびダイオードチップ４Ｂが配置される回路板３ｂ上の領域に半田ペーストを塗布する。そして、図３に示すように、この半田ペースト上にトランジスタチップ４Ａおよびダイオードチップ４Ｂを配置する。その後、トランジスタチップ４Ａ、ダイオードチップ４Ｂのおもて面（導電ポスト１７ａ、１７ｂ、１７ｓが接続される部分）に半田ペーストを塗布する。さらに、絶縁基板３Ａおよび３Ｂに設けられた所定の孔に、外部端子１８、１９、２０、２１ａ、２１ｂ、２２ａおよび２２ｂを挿入して垂直に保持する。
【００４５】
そして、図７に示すように、絶縁基板３Ａおよび３Ｂの上に、配線基板５を導電ポスト１７ａ、１７ｂ、１７ｅ、１７ｇ、１７ｓが絶縁基板３Ａ、３Ｂ側となるように配置する。
この状態で、リフロー処理することにより、導電ポスト１７ａ、１７ｂ、１７ｅ、１７ｇ、１７ｓの端部と、トランジスタチップ４Ａ、ダイオードチップ４Ｂおよび回路板３ｂが電気的かつ機械的に接続される。また、第１金属層１６ｈの互いに離間する接続領域の各々にトリミング抵抗素子１０Ａの両端の電極が電気的に接続される。また、第１金属層１６ｍの互いに離間する接続領域の各々にトリミング抵抗素子１０Ｂの両端の電極が電気的に接続される。すなわち、絶縁基板３Ａ及び３Ｂの各々に複数のトランジスタチップ４Ａ及び複数のダイオードチップ４Ｂが実装される。また、配線基板５にトリミング抵抗素子１０Ａ及び１０Ｂが実装される。
【００４６】
次に、図６に示すゲート特性測定工程Ｓ４を実施する。この工程Ｓ４は、複数のトランジスタチップ４Ａの各々のゲート電極４ｇに所定のゲート電流を注入し、所定のドレイン電流が（Id＝Id（ｖｔｈ））が流れたときの経過時間（ｔ１）及び、そのときのゲート−ソース間電圧値（Ｖgs(th)u）を測定する工程と、測定したゲート−ソース間電圧値に基づいてゲート−ソース間容量（Ｃgsu）を算出する工程と、経過時間（ｔ１）後におけるゲート−ソース間電圧値（Ｖgs(th)u）及びゲート−ソース間容量（Ｃgsu）に基づき補償ゲート抵抗値（Ｒg_set）を求める工程を含む。
【００４７】
具体的には、図８に示すように、例えば絶縁基板３Ａに複数のトランジスタチップ４Ａ（ＭＯＳＦＥＴＱ２ａ〜Ｑ２ｄ）が実装された下アーム１３Ａに対して、試験パッドＰｇ１−Ｓａ１間に定電流源Ｉｇを、Ｄ１−Ｓ１間に定電圧源Ｖｃｃをそれぞれ接続する。測定装置としては、図９に示すように、Ｐｇ１−Ｓａ１間電圧（Ｖpgsa）及びドレイン電流Ｉｄを検出し、時間に対する検出値を逐次記録可能な機能を有する装置、例えばオシロスコープを準備する。電流源Ｉｇ及び定電圧源Ｖｃｃは測定する半導体モジュールの特性等により適した値を決定する。
【００４８】
そして、図８〜図１０を参照して説明すると、電圧源Ｖｃｃを投入後、電流源Ｉｇを投入すると（図９参照）、図１０に示すように、電流源Ｉｇの投入と同時にＰｇ１−Ｓａ１間電圧（Ｖpgsa）が時間の経過に略比例して上昇する。これは、絶縁基板３Ａ内で並列接続されている複数のトランジスタチップ４Ａ（ＭＯＳＦＥＴＱ２ａ〜Ｑ２ｄ）からなる第２トランジスタチップ群の合成ゲート−ソース間容量（Ｃgsu）が定電流源により充填されるためであり、略比例して上昇する。
【００４９】
時間の経過と共にゲート−ソース間電圧がある程度まで上昇してくると、各トランジスタチップ４Ａ（ＭＯＳＦＥＴＱ２ａ〜Ｑ２ｄ）のドレイン（Ｄ）−ソース（Ｓ）間チャネルが導通開始状態となり、Ｄ−Ｓ間に接続された定電圧源Ｖｃｃのバイアスにより、ドレイン電流Ｉｄが流れ始める。ドレイン電流ＩｄはＰｇ１−Ｓａ間電圧（Ｖpgsa）に依存しており、Ｐｇ１−Ｓａ１間電圧（Ｖpgsa）の継続的な上昇により、ドレイン電流Ｉｄも時間の経過と共に上昇動作となる。
【００５０】
ここで、Ｉｄ＝Ｉｄ（vth）の時のＰｇ１−Ｓａ１間電圧（Ｖpgsa）をこの測定におけるゲート閾値電圧（Ｖgs(th)u）と定義し、Ｉｄ＝Ｉｄ(vth)に到達した時のＰｇ１−Ｓａ１間電圧（Ｖpgsa）を測定し、これを測定した下アーム１３Ａの第２トランジスタチップ群のゲート閾値電圧（Ｖgs(th)u）とする。また、ゲート−ソース間容量（Ｃgsu）は、次の（１）式を用いて、測定結果（ｔ１、Ｖgs(th)u）より算出して求める。
【００５１】
【数１】
2020162354.tif 000003
【００５２】
次に、経過時間（ｔ１）におけるゲート−ソース間電圧値（Ｖgs(th)u）及びゲート−ソース間容量（Ｃgsu）に基づき補償ゲート抵抗値（Ｒg_set）を求める。補償ゲート抵抗値（Ｒg_set）は、ゲート−ソース間電圧値（Ｖgs(th)u）及びゲート−ソース間容量（Ｃgsu）の特性ばらつきにより生じるゲート閾値電圧到達時間の相違を補償するゲート抵抗値である。
【００５３】
同様に、上アーム１３Ｂを構成する複数のトランジスタチップ４Ａ（ＭＯＳＦＥＴＱ１ａ〜Ｑ１ｄ）からなる第１トランジスタチップ群においても、補償ゲート抵抗値（Ｒg_set）を求める。すなわち、Ｉｄ＝Ｉｄ(vth)に到達した時のＰｇ３−Ｓａ２間電圧Ｖ（pgsa）を測定し、これを測定した上アーム１３Ｂの第１トランジスタチップ群のゲート閾値電圧（Ｖgs(th)u）とする。そして、測定したゲート閾値電圧（Ｖgs(th)u）に基づいてゲート−ソース間容量（Ｃgsu）を算出する。そして、経過時間（ｔ１）におけるゲート−ソース間電圧値（Ｖgs(th)u）及びゲート−ソース間容量（Ｃgsu）に基づき補償ゲート抵抗値（Ｒg_set）を求める。
【００５４】
次に、図６に示す抵抗変更工程Ｓ５を実施する。この実施形態では、絶縁基板３Ａ，３Ｂの各々に実装された複数のトランジスタチップ４Ａのスイッチング動作時のゲート閾値電圧到達時間が、ある一定のゲート閾値電圧到達時間（t_set）となるようにトリミング抵抗素子１０Ａ，１０Ｂの抵抗値を変更する。
図１１はトリミング抵抗素子の抵抗値を測定する測定回路の一例を示す図であり、図１２はトリミング抵抗素子のトリミングカットの一例を示す図である。
【００５５】
トリミング抵抗素子１０Ａ及び１０Ｂは、図１２に示すように、抵抗部にレーザを照射して切り込みを入れることによって抵抗値を変更できるが、図１１では試験パッドＰｇ１と試験パッドＰｇ２に電流源Ｉpgを接続し、試験パッドＰｇ１−試験パッドＰｐｇ間を測定することにより、レーザでのカット中の抵抗値Ｒgtm（調整Ｒｇ）を測定している。調整Ｒｇは、Ｒgtm＝Ｖpg／Ｉpgで与えられる。
最終的にゲート抵抗Ｒｇをいくつにするかの補正目標Ｒｇは、個々のアームのゲート閾値電圧（Ｖgs(th)u）、ゲート−ソース間容量（Ｃgsu）のばらつきにより生ずるスイッチング動作時のゲート閾値電圧達成時間の違いを、ある一定のゲート閾値電圧到達時間となる様に決める。補正目標Ｒｇは次の（２）より求まる。
【００５６】
【数２】
2020162354.tif 000004
【００５７】
ここで、t_setは、スイッチング動作時の目標ゲート閾値電圧Ｖｔｈ到達時間である。また、Ｖinはスイッチング動作時のＶgs Ｈigh電圧である。Ｖgs(th)uは、前段のゲート特性測定工程Ｓ４で測定したゲート閾値電圧であり、Ｃgsuは、前段のゲート特性測定工程Ｓ４で測定したゲート−ソース間容量である。
【００５８】
カット方法としては、図１２に示すように、シングルカットの他、Ｌカット又はＷカット等があるが、何れも低抵抗から高抵抗への調整となる。このため、トリミング前の初期状態では、Ｒg_tm＝Ｒg_setの状態でセットし、トリミング途中でＲｇｔｍが上昇し、最終的にＲg_tm＝Ｒg_setになった時にトリミングを終了する。トリミング抵抗素子１０Ａの抵抗値の変更は、試験パッドＰｇ１と試験パッドＰｇ２に電流源Ｉpgを接続し、トリミング抵抗素子１０Ａの抵抗値を測定しながら行うことが好ましい。また、トリミング抵抗素子１０Ｂの抵抗値の変更においても、試験パッドＰｇ３と試験パッドＰｇ４に電流源Ｉpgを接続し、トリミング抵抗素子１０Ｂの抵抗値を測定しながら行うことが好ましい。
【００５９】
図１３に、トリミング調整前とトリミング調整後において、スイッチング動作時のＶgs電圧立ち上り波形（０→Ｖｉｎ）の計算結果の一例を示す。
図中、＜１＞はトリミング調整前のゲート−ソース間容量（Ｃgsu）が最小（Ｍin）時の波形、＜２＞はトリミング調整前のゲート−ソース間容量（Ｃgsu）が最大（Ｍax）時の波形をそれぞれ示している。＜７＞及び＜８＞はゲート閾電圧（Ｖgs(th)u）の最小（Ｍin）及び最大（Ｍax）レベルを示している。そして、＜１＞又は＜２＞と＜７＞又は＜８＞との交点で求められる各ゲートオン時間は、トリミング調整前の取り得るゲート閾電圧到達時間＜９＞を示している。
これにより、個々の半導体モジュールのゲート閾電圧（Ｖgs(th)u）、ゲート−ソース間容量（Ｃgsu）のばらつきにより、スイッチング動作時のゲート閾値電圧到達時間に差が発生することが確認できる。
【００６０】
本発明では、この差により、スイッチング時のドレイン電圧及びゲート電圧が振動し、誤動作が発生していると考え、個々のアーム１３Ａ，１３Ｂでゲート閾値電圧（Ｖgs(th)u）、及びゲートソース間容量（Ｃgsu）にばらつきがあっても、アーム１３Ａ，１３Ｂ間でスイッチング動作時のゲート閾電圧到達時間が同じになる様にゲート抵抗値をトリミングにより変更（調整）する。補正目標抵抗（Ｒg_set）は上記の（２）式より求める。
ここで、スイッチング動作時の目標ゲート閾値電(Vth)圧到達時間(t_set)は、半導体モジュール間で一定とする時間であり、適当に決める必要がある。到達時間(t_set)は、想定するゲート閾値電圧（Ｖgs(th)u）、及びゲート−ソース間容量（Ｃgsu）のばらつき範囲において調整可能（変更可能）であることが前提となるため、想定するゲート閾値電圧（Ｖgs(th)u）最大値×ゲート−ソース間容量Ｃgus最大値の時に現れるゲート閾値電圧到達時間以上に設定する必要がある。
【００６１】
図中、<３>、〈４〉、〈５〉、〈６〉にトリミング調整後のスイッチング動作時のＶgsの電圧立ち上がり波形（０→Ｖin）を示す。〈３〉、〈５〉と〈４〉、〈６〉は、それぞれほぼ同一となっており、〈３〉、〈５〉は、ゲート閾値電圧（Ｖgs(th)u）の最小（Ｍｉｎ）時のトリミング調整後の波形を、〈４〉、〈６〉はゲート閾値電圧（Ｖgs(th)u）の最大（Ｍａｘ）時のトリミング調整後の波形を示している。
〈３〉又は〈５〉と〈７〉との交点、及び〈４〉又は〈６〉と〈８〉との交点で求められるゲートオン時間はトリミング調整後のゲート閾値電圧到達時間を示しており、全て同一の〈１０〉となり、目標ゲート閾値電圧到達時間（t_set）の通りに調節されることが確認できる。
【００６２】
なお、２素子入りパッケージ（２ｉｎ１）タイプの半導体モジュール２では、アーム（ユニット）毎にトリミング抵抗素子１０Ａ，１０Ｂを備えている。したがって、２つのトリミング抵抗素子１０Ａ，１０Ｂの両方の抵抗値を変更（調整）して上アーム１３Ｂの第１トランジスタチップ群及び下アーム１３Ａの第２トランジスタチップ群間のゲート閾値電圧差を調整してもよいが、２つのアーム１３Ｂ，１３Ａのうちゲート閾値電圧が低い方のトリミング抵抗素子の抵抗を変更することが好ましい。
【００６３】
次に、図６に示す樹脂封止工程Ｓ６を実施する。具体的には、絶縁基板３Ａ，３Ｂ、トランジスタチップ４Ａ、ダイオードチップ４Ｂ、配線基板５、円柱形状の導電ポスト１７ａ、１７ｂ、１７ｓ、及びトリミング抵抗素子１０Ａ，１０Ｂを含む組立体を成形金型のキャビティ内に配置した後、キャビティ内に例えば熱硬化性樹脂のエポキシ樹脂材料を注入する。これにより、絶縁基板３Ａ，３Ｂ、トランジスタチップ４Ａ、ダイオードチップ４Ｂ、配線基板５、円柱形状の導電ポスト１７ａ、１７ｂ、１７ｓ、及びトリミング抵抗素子１０Ａ，１０Ｂ等を封止する樹脂封止体２４が成形される。樹脂封止体２４は矩形状で形成される。これらの工程により半導体モジュール２が製造される。
そして、半導体モジュール２を、外部端子２１ａ、２１ｂ、２２ａ、２２ｂを駆動回路に接続することにより、インバータ回路の１相を構成することができる。さらに、これらを３個組み合わせることにより、Ｕ相、Ｖ相およびＷ相の３相のインバータ回路を構成することができる。
【００６４】
以上のように、この実施形態の半導体モジュール２の製造方法によれば、アーム間でゲート閾値電圧（Ｖgs(th)u）、及びゲート−ソース間容量（Ｃgsu）にバラツキがあっても、スイッチング時のドレイン電圧及びゲート電圧の振動を抑制でき、半導体モジュール２の誤動作を防止できる。
また、ゲート閾値電圧Ｖgs(th)u、及びゲート−ソース間容量（Ｃgsu）のばらつきによるトランジスタチップの特性選別、識別、在庫管理などの工数を低減でき、半導体モジュール２の低コスト化を実現することが可能である。
【００６５】
スイッチング動作時の発振に影響するゲート閾値電圧差の許容範囲を検討した結果、発明者は、シリコンからなる基板を主体に構成された従来のＳｉトランジスタチップのゲート閾値電圧差の許容範囲よりも、ＳｉＣトランジスタチップのゲート閾値電圧差の許容範囲の方が狭いことを見出した。そして、トランジスタチップ４Ａのゲート閾値電圧の所定範囲のランク分けは、０．２Ｖ以下で行うことが好ましいことを見出した。図１４は、ＳｉＣトランジスタチップにおいて、規格化電流アンバランス率［a.u.］とゲート閾値電圧差［Ｖ］との関係を示す図である。ここで、ゲート閾値電圧差とは同一のアーム内で使用される複数のトランジスタチップのゲート閾値電圧のばらつき幅である。スイッチング動作時の発振の要因には、ゲート信号（電圧）だけでなく、ドレイン電圧、ドレイン電流も含まれるため、端的に表現すれば、チップの電流アンバランス率（％）が関係する。このため、電流アンバランス率（％）のパラメータとなっているゲート閾値電圧差をある値以下に制限することで、発振による誤動作を防止できる。図１４に示すように、電流アンバランス率（％）はゲート閾値電圧差０．２［Ｖ］以下で安定領域となっている。
【００６６】
したがって、上アーム１３Ｂを構成する複数のトランジスタチップ４Ａ（ＭＯＳＦＥＴＱ２ａ〜Ｑ２ｄ）からなる第１トランジスタチップ群でのゲート閾値電圧の差、及び下アーム１３Ａを構成する複数のトランジスタチップ４Ａ（ＭＯＳＦＥＴＱ２ａ〜Ｑ２ｄ）からなる第２トランジスタチップ群でのゲート閾値電圧の差は、０．２［Ｖ］以下が好ましいことが分かる。
【００６７】
ウエハから切り出された各トランジスタチップは、例えば、ゲート閾値電圧差が０．２Ｖ以内のグループにランク分けされる。各ランク内でトランジスタチップを複数個並列接続して１アーム分のトランジスタチップ群とする。すなわち、半導体モジュールは、同一ランク内でトランジスタチップ４Ａを複数個並列に接続した第１トランジスタチップ群を有する上アーム１３Ｂと、同一ランク内でトランジスタチップ４Ａを複数個並列に接続した第２トランジスタチップ群を有する下アーム１３Ａとを有するように形成される。例えば、低ゲート閾値電圧のトランジスタチップ４Ａを用いて上アーム１３Ｂを形成し、高ゲート閾値電圧のトランジスタチップ４Ａを用いて下アーム１３Ａを形成する。そして、下アーム１３Ａのゲート電極と電気的に接続されたトリミング抵抗素子１０Ａおよび／または上アーム１３Ｂのゲート電極と電気的に接続されたトリミング抵抗素子１０Ｂの抵抗値を変更して上アーム１３Ｂでのゲート閾値電圧値と下アーム１３Ａでのゲート閾値電圧値とを一致させる。このことにより、Ｇ１，Ｇ２端子に接続されるゲートドライブ回路から見た補正されたゲート閾値電圧値は、相対的にゲート閾値電圧値が異なるランクのトランジスタチップ４Ａを用いたとしてもトリミング抵抗素子を介することによって統一した値にできる。
【００６８】
トリミング抵抗素子１０Ａ，１０Ｂを用いない従来の半導体装置では、製造上のばらつきにより１枚の半導体ウエハから取得できる個数が相対的に少ないランクに選別されたトランジスタチップは、滞留時間の長い仕掛品に成り易い。しかしながら、この実施形態の半導体モジュールの製造方法を採用することによってトランジスタチップのランクの違いによる影響をトリミング抵抗が緩和できるので、半導体モジュール内に異なるランクのトランジスタチップ群を混在させることができる。従って、仕掛品の滞留時間を短くでき、半導体モジュール２の低コスト化を図ることができる。
【００６９】
なお、上記実施形態では、２素子入りパッケージ（２ｉｎ１）タイプの半導体モジュールの製造方法について説明したが、本発明は２素子入りパッケージ（２ｉｎ１）タイプの半導体モジュールの製造方法に限定されるものではない。すなわち、本発明は、１素子入りパッケージ（１ｉｎ１）タイプの半導体モジュール（半導体ユニット）にも適用することができる。この場合、半導体モジュールの製造方法は、複数のゲート電極に所定のゲート電流を注入し、所定のドレイン電流が流れたときの経過時間（ｔ１）及び、そのときのゲート−ソース間電圧値（Ｖgs(th)u）を測定する工程と、ゲート−ソース間電圧値に基づいてゲート−ソース間容量を算出する工程と、ゲート−ソース間電圧値、及びゲート−ソース間容量に基づき補償ゲート抵抗値を求める工程と、トリミング抵抗素子の抵抗値が補償ゲート抵抗値に一致するようにトリミング抵抗素子の抵抗値を変更する工程と、を備える。
【００７０】
また、上記実施形態では、トランジスタチップ４ＡにパワーＭＯＳＦＥＴを用いる場合について説明したが、これに限定されるものではなく、トランジスタチップ４ＡをＩＧＢＴにしてもよい。この場合、上記実施形態におけるソース電極はエミッタ電極に、上記ドレイン電極はコレクタ電極にそれぞれ置き換えればよい。また、その他の電圧制御型半導体素子を用いてもよい。
また、第１金属層１６ｇの代わりに外部端子２２ａを試験パッドとして使用してもよく、また、第１金属層１６ｌの代わりに外部端子２２ｂを試験パッドとして使用してもよい。
【符号の説明】
【００７１】
２…半導体モジュール
３Ａ，３Ｂ…絶縁基板
３ａ…絶縁板
３ｂ…回路板
３ｃ…金属板
４Ａ…第１半導体チップ
４Ｂ…第２半導体チップ
４ｇ…ゲート電極
４ｓ…ソース電極
５…配線基板
１０Ａ、１０Ｂ…トリミング抵抗素子
１３Ａ…下アーム
１３Ｂ…上アーム
１４…回路板
１５…位置決めポスト
１６…金属層
１７ａ、１７ｂ、１７ｅ、１７ｇ、１７ｓ…導電ポスト
１８、１９、２０、２１ａ、２１ｂ、２２ａ、２２ｂ…外部端子
２４…樹脂封止体
【図１】
2020162354.tif 000005
【図２】
2020162354.tif 000006
【図３】
2020162354.tif 000007
【図４】
2020162354.tif 000008
【図５】
2020162354.tif 000009
【図６】
2020162354.tif 000010
【図７】
2020162354.tif 000011
【図８】
2020162354.tif 000012
【図９】
2020162354.tif 000013
【図１０】
2020162354.tif 000014
【図１１】
2020162354.tif 000015
【図１２】
2020162354.tif 000016
【図１３】
2020162354.tif 000017
【図１４】
2020162354.tif 000018
【手続補正書】
【提出日】令和1年6月13日(2019.6.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項４
【補正方法】変更
【補正の内容】
【請求項４】
前記トリミング抵抗素子の抵抗値の変更は、前記トリミング抵抗素子の抵抗部にレーザを照射して切り込みを入れることによって行うことを特徴とする請求項１から３の何れか一項に記載の半導体モジュールの製造方法。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項９
【補正方法】変更
【補正の内容】
【請求項９】
複数の前記トランジスタチップは、炭化ケイ素からなる基板を主体に構成されたＳｉＣチップであり、
前記ＳｉＣチップの前記ゲート閾値電圧の差異の所定範囲は、０．２Ｖ以下であることを特徴とする請求項８に記載の半導体モジュールの製造方法。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
外部端子１８、１９、２０は、図１に示すように半導体モジュール２の幅方向の中心線に対して対称の位置に２本ずつ配置されている。また、半導体モジュール２は、外部端子１９の長手方向外側に片側２本ずつ計４本の外部端子２１ａ、２１ｂ、２２ａおよび２２ｂをさらに有している。これらの外部端子１８、１９、２０、２１ａ、２１ｂ、２２ａおよび２２ｂは、半導体モジュール２の両側縁に沿って略直線状に二列に配置されている。
外部端子２１ａ、２１ｂは、補助ソース端子であって、ＭＯＳＦＥＴＱ１ａ〜Ｑ１ｄ、Ｑ２ａ〜Ｑ２ｄのドレイン―ソース間に流れる電流をセンシングする電流検出端子ＳＳ１、ＳＳ２を構成している。また、外部端子２２ａ、２２ｂは、ハーフブリッジ回路のＭＯＳＦＥＴＱ１ａ〜Ｑ１ｄおよびＭＯＳＦＥＴＱ２ａ〜Ｑ２ｄのゲート電極４ｇにゲート制御信号を供給するゲート端子Ｇ１、Ｇ２を構成している。
また、絶縁基板３Ａ、３Ｂの裏面側の金属板３ｃは、その下面が樹脂封止体２４の底面と同一平面か、もしくは樹脂封止体２４の底面より僅かに突出している。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
配線基板５のおもて面図を図４（ａ）に、裏面図を図４（ｂ）に示す。配線基板５には、下アーム１３Ａの電流路となるＴ字形状の第２金属層１６ａと、上アーム１３Ｂの電流路となる第２金属層１６ｂとが配置されている。第２金属層１６ａおよび１６ｂと、下アーム１３Ａおよび上アーム１３Ｂのトランジスタチップ４Ａのソース電極４ｓは、それぞれ導電ポスト１７ｓの両端と電気的かつ機械的に接続されている。なお、配線基板５のおもて面および裏面の第２金属層１６ａは同電位であり、同様におもて面および裏面の第２金属層１６ｂも同電位である。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
また、配線基板５のおもて面には、下アーム１３Ａおよび上アーム１３Ｂの制御回路となる、第１金属層１６ｃおよび１６ｄが配置されている。第１金属層１６ｃおよび１６ｄと、下アーム１３Ａおよび上アーム１３Ｂのトランジスタチップ４Ａのゲート電極４ｇは、それぞれ導電ポスト１７ｇの両端と電気的かつ機械的に接続されている。
第１金属層１６ｃは、１６ｅ１、１６ｅ２、１６ｅ３および１６ｈとで構成されている。
また、第１金属層１６ｄは、１６ｊ１、１６ｊ２、１６ｊ３、および１６ｍとで構成されている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
図４（ａ）及び（ｂ）に示すように、トリミング抵抗素子１０Ａは、第１金属層１６ｈに直列接続で挿入されている。すなわち、トリミング抵抗素子１０Ａは、一端側の電極が第１金属層１６ｈの分割された一方に電気的にかつ機械的に接続され、他端側の電極が第１金属層１６ｈの分割された他方に電気的にかつ機械的に接続されている。そして、第１金属層１６ｈは、一端側が第１金属層１６ｅ３と一体に連結され、他端側が第１金属層１６ｇに一体に連結されている。そして、トリミング抵抗素子１０Ａの一端側の電極には、絶縁基板３Ａに実装された複数のトランジスタチップ４Ａの各々のゲート電極４ｇが第１金属層１６ｃ及び導電ポスト１７ｇを介して電気的に接続されている。この第１金属層１６ｃ及び導電ポスト１７ｇは、下アーム１３Ａを構成する複数のトランジスタチップ４Ａ（Ｑ２ａ〜Ｑ２ｄ）の各々のゲート電極４ｇをトリミング抵抗素子１０Ａの一端側に並列に接続する分岐配線を構成している。ここで、下アーム１３Ａを構成する複数のトランジスタチップ４Ａ（Ｑ２ａ〜Ｑ２ｄ）を便宜上、第２トランジスタチップ群と呼ぶこともある。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
トリミング抵抗素子１０Ｂは、第１金属層１６ｍに直列接続で挿入されている。すなわち、トリミング抵抗素子１０Ｂは、一端側の電極が第１金属層１６ｍの分割された一方に電気的にかつ機械的に接続され、他端側の電極が第１金属層１６ｍの分割された他方に電気的にかつ機械的に接続されている。そして、第１金属層１６ｍは、一端側が第１金属層１６ｊ３と一体に連結され、他端側が第１金属層１６ｌに一体に連結されている。そして、トリミング抵抗素子１０Ｂの一端側の電極には、上アーム１３Ｂを構成する複数のトランジスタチップ４Ａの各々のゲート電極４ｇが第１金属層１６ｄ及び導電ポスト１７ｇを介して電気的に接続されている。この第１金属層１６ｄ及び導電ポスト１７ｇは、上アーム１３Ｂを構成する複数のトランジスタチップ４Ａ（Ｑ１ａ〜Ｑ１ｄ）の各々のゲート電極４ｇをトリミング抵抗素子１０Ｂの一端側に並列に接続する分岐配線を構成している。ここで、上アーム１３Ｂを構成する複数のトランジスタチップ４Ａ（Ｑ１ａ〜Ｑ１ｄ）を便宜上、第１トランジスタチップ群と呼ぶこともある。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
具体的には、図８に示すように、例えば絶縁基板３Ａに複数のトランジスタチップ４Ａ（ＭＯＳＦＥＴＱ２ａ〜Ｑ２ｄ）が実装された下アーム１３Ａに対して、試験パッドＰｇ１−Ｓａ１間に定電流源Ｉｇを、Ｄ１−Ｓ１間に定電圧源Ｖｃｃをそれぞれ接続する。測定装置としては、図９に示すように、Ｐｇ１−Ｓａ１間電圧（Ｖpgsa）及びドレイン電流Ｉｄを検出し、時間に対する検出値を逐次記録可能な機能を有する装置、例えばオシロスコープを準備する。定電流源Ｉｇ及び定電圧源Ｖｃｃは測定する半導体モジュールの特性等により適した値を決定する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正の内容】
【００４８】
そして、図８〜図１０を参照して説明すると、定電圧源Ｖｃｃを投入後、定電流源Ｉｇを投入すると（図９参照）、図１０に示すように、定電流源Ｉｇの投入と同時にＰｇ１−Ｓａ１間電圧（Ｖpgsa）が時間の経過に略比例して上昇する。これは、絶縁基板３Ａ内で並列接続されている複数のトランジスタチップ４Ａ（ＭＯＳＦＥＴＱ２ａ〜Ｑ２ｄ）からなる第２トランジスタチップ群の合成ゲート−ソース間容量（Ｃgsu）が定電流源により充填されるためであり、略比例して上昇する。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正の内容】
【００５５】
トリミング抵抗素子１０Ａ及び１０Ｂは、図１２に示すように、抵抗部にレーザを照射して切り込みを入れることによって抵抗値を変更できるが、図１１では試験パッドＰｇ１と試験パッドＰｇ２に電流源Ｉpgを接続し、試験パッドＰｇ１−試験パッドＰｇ２間を測定することにより、レーザでのカット中の抵抗値Ｒgtm（調整Ｒｇ）を測定している。調整Ｒｇは、Ｒgtm＝Ｖpg／Ｉpgで与えられる。
最終的にゲート抵抗Ｒｇをいくつにするかの補正目標Ｒｇは、個々のアームのゲート閾値電圧（Ｖgs(th)u）、ゲート−ソース間容量（Ｃgsu）のばらつきにより生ずるスイッチング動作時のゲート閾値電圧達成時間の違いを、ある一定のゲート閾値電圧到達時間となる様に決める。補正目標Ｒｇは次の（２）より求まる。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正の内容】
【００５９】
図１３に、トリミング調整前とトリミング調整後において、スイッチング動作時のＶgs電圧立ち上り波形（０→Ｖｉｎ）の計算結果の一例を示す。
図中、＜１＞はトリミング調整前のゲート−ソース間容量（Ｃgsu）が最小（Ｍin）時の波形、＜２＞はトリミング調整前のゲート−ソース間容量（Ｃgsu）が最大（Ｍax）時の波形をそれぞれ示している。＜７＞及び＜８＞はゲート閾値電圧（Ｖgs(th)u）の最小（Ｍin）及び最大（Ｍax）レベルを示している。そして、＜１＞又は＜２＞と＜７＞又は＜８＞との交点で求められる各ゲートオン時間は、トリミング調整前の取り得るゲート閾値電圧到達時間＜９＞を示している。
これにより、個々の半導体モジュールのゲート閾値電圧（Ｖgs(th)u）、ゲート−ソース間容量（Ｃgsu）のばらつきにより、スイッチング動作時のゲート閾値電圧到達時間に差が発生することが確認できる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正の内容】
【００６０】
本発明では、この差により、スイッチング時のドレイン電圧及びゲート電圧が振動し、誤動作が発生していると考え、個々のアーム１３Ａ，１３Ｂでゲート閾値電圧（Ｖgs(th)u）、及びゲート−ソース間容量（Ｃgsu）にばらつきがあっても、アーム１３Ａ，１３Ｂ間でスイッチング動作時のゲート閾値電圧到達時間が同じになる様にゲート抵抗値をトリミングにより変更（調整）する。補正目標抵抗（Ｒg_set）は上記の（２）式より求める。
ここで、スイッチング動作時の目標ゲート閾値電圧(Vth)到達時間(t_set)は、半導体モジュール間で一定とする時間であり、適当に決める必要がある。到達時間(t_set)は、想定するゲート閾値電圧（Ｖgs(th)u）、及びゲート−ソース間容量（Ｃgsu）のばらつき範囲において調整可能（変更可能）であることが前提となるため、想定するゲート閾値電圧（Ｖgs(th)u）最大値×ゲート−ソース間容量Ｃgsu最大値の時に現れるゲート閾値電圧到達時間以上に設定する必要がある。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００７１
【補正方法】変更
【補正の内容】
【００７１】
２…半導体モジュール
３Ａ，３Ｂ…絶縁基板
３ａ…絶縁板
３ｂ…回路板
３ｃ…金属板
４Ａ…トランジスタチップ
４Ｂ…ダイオードチップ
４ｇ…ゲート電極
４ｓ…ソース電極
５…配線基板
１０Ａ、１０Ｂ…トリミング抵抗素子
１３Ａ…下アーム
１３Ｂ…上アーム
１４…回路板
１５…位置決めポスト
１６…金属層
１７ａ、１７ｂ、１７ｅ、１７ｇ、１７ｓ…導電ポスト
１８、１９、２０、２１ａ、２１ｂ、２２ａ、２２ｂ…外部端子
２４…樹脂封止体