(57)【要約】【課題】信頼性が高くテスト時間の短いアナログ／デジタル変換器を提供する。【解決手段】アナログ／デジタル変換器１０は、第１フェイズφ１で入力される第１アナログ信号と第２フェイズφ２で入力される第２アナログ信号との大小関係に応じた２値の比較信号ＣＭＰＯを生成するコンパレータ１１と；デジタル参照信号ＤＲＥＦに応じたアナログ参照信号ＡＲＥＦを生成してコンパレータ１１に出力するデジタル／アナログ変換器１２と；コンパレータ１１の動作制御、比較信号ＣＭＰＯの保持、及び、デジタル参照信号ＤＲＥＦの生成を行うコントローラ１３と；を有する。アナログ／デジタル変換器１０の自己診断動作時には、第１アナログ信号及び第２アナログ信号として、それぞれ、異なる値のアナログ参照信号ＡＲＥＦ（例えばＡＲＥＦ＝Ｘ，Ｙ）がコンパレータ１１に順次入力され、比較信号ＣＭＰＯの期待値判定が行われる。【選択図】図１
2020053752.tif 000002
【特許請求の範囲】
【請求項１】
第１フェイズで入力される第１アナログ信号と第２フェイズで入力される第２アナログ信号との大小関係に応じた２値の比較信号を生成するコンパレータと；
デジタル参照信号に応じたアナログ参照信号を生成して前記コンパレータに出力するデジタル／アナログ変換器と；
前記コンパレータの動作制御、前記比較信号の保持、及び、前記デジタル参照信号の生成を行うコントローラと；
を有し、
自己診断動作時には、前記第１アナログ信号及び前記第２アナログ信号として、それぞれ、異なる値の前記アナログ参照信号が前記コンパレータに順次入力され、前記比較信号の期待値判定が行われることを特徴とするアナログ／デジタル変換器。
【請求項２】
前記自己診断動作時における前記比較信号の期待値判定は、前記デジタル参照信号のビット切替毎に実施されることを特徴とする請求項１に記載のアナログ／デジタル変換器。
【請求項３】
通常動作時には、前記第１アナログ信号及び前記第２アナログ信号として、それぞれ、変換対象となるアナログ入力信号またはこれに応じた信号と前記アナログ参照信号が前記コンパレータに順次入力され、前記比較信号に応じて前記デジタル参照信号のビット値を逐次確定していくことによりデジタル出力信号が生成されることを特徴とする請求項１または請求項２に記載のアナログ／デジタル変換器。
【請求項４】
前記アナログ入力信号の信号レベルを調整して所定の入力レンジに収まる調整アナログ入力信号を生成する信号入出力部をさらに有することを特徴とする請求項３に記載のアナログ／デジタル変換器。
【請求項５】
前記自己診断動作時には、前記調整アナログ入力信号が所定の参照値に固定され、前記デジタル出力信号の期待値判定が行われることを特徴とする請求項４に記載のアナログ／デジタル変換器。
【請求項６】
多チャンネルの前記調整アナログ入力信号から一つを選択して前記コンパレータに出力する入力切替部をさらに有することを特徴とする請求項４または請求項５に記載のアナログ／デジタル変換器。
【請求項７】
前記自己診断動作時には、それぞれ異なる値に固定された各チャンネルの前記調整アナログ入力信号を切り替えながら前記デジタル出力信号の期待値判定が行われることを特徴とする請求項６に記載のアナログ／デジタル変換器。
【請求項８】
前記信号入出力部は、前記アナログ入力信号の分圧比を切り替える機能を備えており、前記自己診断動作時には、前記分圧比を切り替えながら前記デジタル出力信号の期待値判定が行われることを特徴とする請求項４〜請求項７のいずれか一項に記載のアナログ／デジタル変換器。
【請求項９】
前記自己診断動作時には、デジタル自己診断ツールを用いて前記コントローラの動作確認が行われることを特徴とする請求項１〜請求項８のいずれか一項に記載のアナログ／デジタル変換器。
【請求項１０】
監視対象のアナログ入力信号をデジタル出力信号に変換する請求項１〜請求項９のいずれか一項に記載のアナログ／デジタル変換器と、
前記デジタル出力信号の入力を受け付けて前記アナログ入力信号が正常であるか否かを判定するロジック部と、
を集積化して成ることを特徴とする監視ＩＣ。
【請求項１１】
入力電圧から出力電圧を生成する電源ＩＣと、
前記出力電圧が正常であるか否かを判定する請求項１０に記載の監視ＩＣと、
前記監視ＩＣの判定結果を受け付けるマイコンと、
を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書中に開示されている発明は、アナログ／デジタル変換器に関する。
【背景技術】
【０００２】
近年、アナログ信号をデジタル信号に変換するための手段として、逐次比較型のアナログ／デジタル変換器が種々のアプリケーションで用いられている。
【０００３】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−１８００６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のアナログ／デジタル変換器では、信頼性の向上やテスト時間の短縮について、さらなる改善の余地があった。
【０００６】
本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、信頼性が高くテスト時間の短いアナログ／デジタル変換器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本明細書中に開示されているアナログ／デジタル変換器は、第１フェイズで入力される第１アナログ信号と第２フェイズで入力される第２アナログ信号との大小関係に応じた２値の比較信号を生成するコンパレータと；デジタル参照信号に応じたアナログ参照信号を生成して前記コンパレータに出力するデジタル／アナログ変換器と；前記コンパレータの動作制御、前記比較信号の保持、及び、前記デジタル参照信号の生成を行うコントローラと；を有し、自己診断動作時には、前記第１アナログ信号及び前記第２アナログ信号として、それぞれ、異なる値の前記アナログ参照信号が前記コンパレータに順次入力され、前記比較信号の期待値判定が行われる構成（第１の構成）とされている。
【０００８】
なお、上記第１の構成から成るアナログ／デジタル変換器において、前記自己診断動作時における前記比較信号の期待値判定は、前記デジタル参照信号のビット切替毎に実施される構成（第２の構成）にするとよい。
【０００９】
また、上記第１または第２の構成から成るアナログ／デジタル変換器は、通常動作時には、前記第１アナログ信号及び前記第２アナログ信号として、それぞれ、変換対象となるアナログ入力信号またはこれに応じた信号と前記アナログ参照信号が前記コンパレータに順次入力され、前記比較信号に応じて前記デジタル参照信号のビット値を逐次確定していくことによりデジタル出力信号が生成される構成（第３の構成）にするとよい。
【００１０】
また、上記第３の構成から成るアナログ／デジタル変換器は、前記アナログ入力信号の信号レベルを調整して所定の入力レンジに収まる調整アナログ入力信号を生成する信号入出力部をさらに有する構成（第４の構成）にするとよい。
【００１１】
また、上記第４の構成から成るアナログ／デジタル変換器は、前記自己診断動作時には前記調整アナログ入力信号が所定の参照値に固定され、前記デジタル出力信号の期待値判定が行われる構成（第５の構成）にするとよい。
【００１２】
また、上記第４または第５の構成から成るアナログ／デジタル変換器は、多チャンネルの前記調整アナログ入力信号から一つを選択して前記コンパレータに出力する入力切替部をさらに有する構成（第６の構成）にするとよい。
【００１３】
また、上記第６の構成から成るアナログ／デジタル変換器は、前記自己診断動作時にはそれぞれ異なる値に固定された各チャンネルの前記調整アナログ入力信号を切り替えながら前記デジタル出力信号の期待値判定が行われる構成（第７の構成）にするとよい。
【００１４】
また、上記第４〜第７いずれかの構成から成るアナログ／デジタル変換器において、前記信号入出力部は、前記アナログ入力信号の分圧比を切り替える機能を備えており、前記自己診断動作時には、前記分圧比を切り替えながら前記デジタル出力信号の期待値判定が行われる構成（第８の構成）にするとよい。
【００１５】
また、上記第１〜第８いずれかの構成から成るアナログ／デジタル変換器は、前記自己診断動作時には、デジタル自己診断ツールを用いて前記コントローラの動作確認が行われる構成（第９の構成）にするとよい。
【００１６】
また、本明細書中に開示されている監視ＩＣは、上記第１〜第９いずれかの構成から成り監視対象のアナログ入力信号をデジタル出力信号に変換するアナログ／デジタル変換器と、前記デジタル出力信号の入力を受け付けて前記アナログ入力信号が正常であるか否かを判定するロジック部と、を集積化して成る構成（第１０の構成）とされている。
【００１７】
また、本明細書中に開示されている電子機器は、入力電圧から出力電圧を生成する電源ＩＣと、上記第１０の構成から成り前記出力電圧が正常であるか否かを判定する監視ＩＣと、前記監視ＩＣの判定結果を受け付けるマイコンと、を有する構成（第１１の構成）とされている。
【発明の効果】
【００１８】
本明細書中に開示されている発明によれば、信頼性が高くテスト時間の短いアナログ／デジタル変換器を提供することが可能となる。
【図面の簡単な説明】
【００１９】
【図１】アナログ／デジタル変換器の第１実施形態を示す図
【図２】第１実施形態における自己診断動作の一例を示す図
【図３】デジタル参照信号の設定例を示す図
【図４】アナログ／デジタル変換器の第２実施形態を示す図
【図５】第２実施形態における自己診断動作の一例を示す図
【図６】アナログ／デジタル変換器の第３実施形態を示す図
【図７】第３実施形態における自己診断動作の一例を示す図
【図８】アナログ／デジタル変換器を用いた電子機器の一例を示す図
【発明を実施するための形態】
【００２０】
＜アナログ／デジタル変換器（第１実施形態）＞
図１は、アナログ／デジタル変換器の第１実施形態を示す図である。本実施形態のアナログ／デジタル変換器１０は、アナログ入力信号ＡＩＮをｍビット（例えばｍ＝１４）のデジタル出力信号ＤＯＵＴに変換してロジック部２０に出力する逐次比較型のアナログ／デジタル変換器（いわゆる、ＳＡＲ−ＡＤＣ［Successive Approximation Register type Analog-to-Digital Converter］）であり、コンパレータ１１と、デジタル／アナログ変換器１２と、コントローラ１３と、を有する。
【００２１】
コンパレータ１１は、第１フェイズφ１で入力される第１アナログ信号（通常動作時にはアナログ入力信号ＡＩＮ）と、第２フェイズφ２で入力される第２アナログ信号（通常動作時にはアナログ参照信号ＡＲＥＦ）との大小関係に応じた２値の比較信号ＣＭＰＯを生成するチョッパ型のコンパレータであり、インバータＩＮＶ１及びＩＮＶ２と、キャパシタＣ１及びＣ２と、スイッチＳＷ１〜ＳＷ４と、を含む。
【００２２】
スイッチＳＷ１の第１端は、アナログ入力信号ＡＩＮの印加端に接続されている。スイッチＳＷ２の第１端は、アナログ参照信号ＡＲＥＦの印加端（＝デジタル／アナログ変換器１２の出力端）に接続されている。スイッチＳＷ１及びＳＷ２それぞれの第２端は、キャパシタＣ１の第１端に接続されている。キャパシタＣ１の第２端は、インバータＩＮＶ１の入力端とスイッチＳＷ３の第１端に接続されている。インバータＩＮＶ１の出力端とスイッチＳＷ３の第２端は、キャパシタＣ２の第１端に接続されている。キャパシタＣ２の第２端は、インバータＩＮＶ２の入力端とスイッチＳＷ４の第１端に接続されている。インバータＩＮＶ２の出力端とスイッチＳＷ４の第２端は、比較信号ＣＭＰＯの出力端として、コントローラ１３及びロジック部２０に接続されている。
【００２３】
なお、コンパレータ１１におけるインバータ段数については、１段であってもよいし、３段以上であってもよい。
【００２４】
デジタル／アナログ変換器１２は、コントローラ１３から入力されるｍビット（例えばｍ＝１４）のデジタル参照信号ＤＲＥＦをアナログ参照信号ＡＲＥＦに変換してコンパレータ１１に出力する。
【００２５】
コントローラ１３は、所定周波数のクロック信号（不図示）に同期して、コンパレータ１１の動作制御（＝スイッチＳＷ１〜ＳＷ４のオン／オフ制御）、比較信号ＣＭＰＯの逐次保持、並びに、デジタル参照信号ＤＲＥＦ及びデジタル出力信号ＤＯＵＴの生成等を行う。また、コントローラ１３は、ロジック部２０からＤＡＣ［Digital-to-Analog］値Ｓ１やスイッチ制御信号Ｓ２の入力を受け付けており、テストモードでの自己診断動作（いわゆるＢＩＳＴ［Built-In Self Test］動作）を制御する。
【００２６】
ロジック部２０は、アナログ／デジタル変換器１０からデジタル出力信号ＤＯＵＴの入力を受け付けて種々の論理演算（例えばアナログ入力信号ＡＩＮが正常であるか否かの判定処理）を行う。また、ロジック部２０は、外部のマイコン（不図示）からテストモードへの移行コマンドを受け取り、自己診断動作用のＤＡＣ値Ｓ１やスイッチ制御信号Ｓ２をコントローラ１３に出力する機能も備えている。
【００２７】
＜通常動作＞
まず、アナログ／デジタル変換器１０の通常動作について説明する。通常動作時には、第１フェイズφ１（＝サンプリング期間）において、スイッチＳＷ１がオンされ、スイッチＳＷ２がオフされる。従って、キャパシタＣ１の第１端には、アナログ入力信号ＡＩＮが印加される。
【００２８】
また、第１フェイズφ１では、スイッチＳＷ３がオンされる。従って、インバータＩＮＶ１の入力電位ＩＮＶ１Ｉと出力電位ＩＮＶ１Ｏは、同電位（＝インバータＩＮＶ１の論理閾値ＴＨ１）となる。その結果、キャパシタＣ１の両端間には、アナログ入力信号ＡＩＮと論理閾値ＴＨ１との電位差（＝ＡＩＮ−ＴＨ１）に応じた電荷が蓄えられる。
【００２９】
また、第１フェイズφ１では、スイッチＳＷ４がオンされる。従って、インバータＩＮＶ２の入力電位ＩＮＶ２Ｉと出力電位ＩＮＶ２Ｏは、同電位（＝インバータＩＮＶ２の論理閾値ＴＨ２）となる。その結果、キャパシタＣ２の両端間には、論理閾値ＴＨ１と論理閾値ＴＨ２との電位差（＝ＴＨ１−ＴＨ２）に応じた電荷が蓄えられる。
【００３０】
以上の動作により、第１フェイズφ１では、Ａ／Ｄ変換対象であるアナログ入力信号ＡＩＮがサンプリングされる。
【００３１】
次に、アナログ／デジタル変換器１０が第１フェイズφ１から第２フェイズφ２（＝比較期間）に切り替えられる。第２フェイズφ２では、スイッチＳＷ１がオフされ、スイッチＳＷ２がオンされる。従って、キャパシタＣ１の第１端には、アナログ参照信号ＡＲＥＦが印加される。
【００３２】
第１回目の比較動作では、デジタル参照信号ＤＲＥＦの最上位ビット（＝ＭＳＢ［Most Significant Bit］）を「１」として、その他のビットを全て「０」とすることにより、アナログ参照信号ＡＲＥＦを出力レンジの中間値に設定すればよい。なお、アナログ／デジタル変換器１０の通常動作時において、デジタル参照信号ＤＲＥＦは、デジタル出力信号ＤＯＵＴと等価である。
【００３３】
また、第２フェイズφ２では、スイッチＳＷ３がオフされる。このとき、キャパシタＣ１の両端間には、第１フェイズφ１で蓄えられた電荷が保持されている。従って、インバータＩＮＶ１の入力電位ＩＮＶ１Ｉは、アナログ参照信号ＡＲＥＦからキャパシタＣ１の両端間電圧を差し引いた電位（＝ＡＲＥＦ−（ＡＩＮ−ＴＨ１））となる。
【００３４】
ここで、インバータＩＮＶ１の入力電位ＩＮＶ１Ｉ（＝ＡＲＥＦ−ＡＩＮ＋ＴＨ１）が論理閾値ＴＨ１よりも高いときには、インバータＩＮＶ１の出力電位ＩＮＶ１ＯがローレベルＬ（＝ＧＮＤ）となり、逆に、論理閾値ＴＨ１よりも低いときには、インバータＩＮＶ１の出力電位ＩＮＶ１ＯがハイレベルＨ（＝ＡＶＤＤ）となる。
【００３５】
また、第２フェイズφ２では、スイッチＳＷ４がオフされる。このとき、キャパシタＣ２の両端間には、第１フェイズφ１で蓄えられた電荷が保持されている。従って、インバータＩＮＶ２の入力電位ＩＮＶ２Ｉは、インバータＩＮＶ１の出力電位ＩＮＶ１Ｏ（＝ＡＶＤＤまたはＧＮＤ）からキャパシタＣ２の両端間電圧を差し引いた電位（＝ＩＮＶ１Ｏ−（ＴＨ１−ＴＨ２））となる。
【００３６】
ここで、インバータＩＮＶ２の入力電位ＩＮＶ２Ｉ（＝ＩＮＶ１Ｏ−ＴＨ１＋ＴＨ２）が論理閾値ＴＨ２よりも高いときには、インバータＩＮＶ２の出力電位ＩＮＶ２ＯがローレベルＬ（＝ＧＮＤ）となり、逆に、論理閾値ＴＨ２よりも低いときには、インバータＩＮＶ２の出力電位ＩＮＶ２ＯがハイレベルＨ（＝ＡＶＤＤ）となる。
【００３７】
すなわち、ＡＩＮ＜ＡＲＥＦであるときには、ＩＮＶ１Ｏ＝Ｌ（＜ＴＨ１）となり、ＩＮＶ２Ｏ＝Ｈとなる。逆に、ＡＩＮ＞ＡＲＥＦであるときには、ＩＮＶ１Ｏ＝Ｈ（＞ＴＨ１）となり、ＩＮＶ２Ｏ＝Ｌとなる。
【００３８】
その結果、比較信号ＣＭＰＯ（＝ＩＮＶ２Ｏ）は、アナログ入力信号ＡＩＮとアナログ参照信号ＡＲＥＦとの大小関係に応じた２値の論理信号となる。より具体的に述べると、ＡＩＮ＜ＡＲＥＦであるときには、ＣＭＰＯ＝Ｈとなり、ＡＩＮ＞ＡＲＥＦであるときには、ＣＭＰＯ＝Ｌとなる。
【００３９】
なお、ＣＭＰＯ＝Ｈであるときには、ＡＩＮ＜ＡＲＥＦであることから、デジタル参照信号ＤＲＥＦの最上位ビット値を「０」に確定すればよい。一方、ＣＭＰＯ＝Ｌであるときには、ＡＩＮ＞ＡＲＥＦであることから、デジタル参照信号ＤＲＥＦの最上位ビット値を「１」に確定すればよい。
【００４０】
これ以降も、デジタル参照信号ＤＲＥＦの上位２ビット目から最下位ビット（＝ＬＳＢ［Least Significant Bit］）まで、同様の逐次比較動作を繰り返すことにより、デジタル参照信号ＤＲＥＦ（延いてはデジタル出力信号ＤＯＵＴ）の全ビット値が確定される。
【００４１】
このように、アナログ／デジタル変換器１０の通常動作時には、アナログ入力信号ＡＩＮとアナログ参照信号ＡＲＥＦがコンパレータ１１に順次入力され、比較信号ＣＭＰＯに応じてデジタル参照信号ＤＲＥＦのビット値を逐次確定していくことにより、デジタル出力信号ＤＯＵＴが生成される。
【００４２】
＜自己診断動作＞
次に、アナログ／デジタル変換器１０の自己診断動作について説明する。図２は、第１実施形態における自己診断動作の一例を示すフローチャートである。本図の自己診断動作には、コントローラ１３を診断対象とする第１の自己診断動作（ステップ＃１００）と、コンパレータ１１及びデジタル／アナログ変換器１２を診断対象とする第２の自己診断動作（ステップ＃１０１〜＃１０７）が含まれている。
【００４３】
テストモードにおける自己診断動作が開始されると、まずステップ＃１００では、ロジック部２０に導入されたデジタル自己診断ツール（＝スキャンパスなどのデジタルＢＩＳＴ回路）を用いることにより、コントローラ１３（及びロジック部２０自身）の動作確認が実施される。
【００４４】
コントローラ１３を診断対象とする第１の自己診断動作（ステップ＃１００）が完了すると、引き続いて、コンパレータ１１及びデジタル／アナログ変換器１２を診断対象とする第２の自己診断動作（ステップ＃１０１〜＃１０７）が開始される。
【００４５】
まず、ステップ＃１０１では、デジタル／アナログ変換器１２のチェック対象ビットが設定される。具体的には、第１フェイズφ１におけるデジタル参照信号ＤＲＥＦの設定値Ｘと第２フェイズφ２におけるデジタル参照信号ＤＲＥＦの設定値Ｙが決定される。
【００４６】
図３は、デジタル参照信号ＤＲＥＦの設定例を示すテーブルであり、デジタル／アナログ変換器１２のチェック対象ビットと、デジタル参照信号ＤＲＥＦの設定値Ｘ及びＹ（それぞれ２進表記と１０進表記）が対応付けられている。また、本図では、デジタル／アナログ変換器１２を１４ビットとし、第１ビット（ＬＳＢ）〜第１４ビット（ＭＳＢ）それぞれに対応する設定値Ｘ及びＹが列記されている。
【００４７】
なお、第１回目の自己診断ループでは、例えば、デジタル／アナログ変換器１２の第１ビット（ＬＳＢ）をチェック対象ビットとして設定すればよい。具体的には、第１フェイズφ１におけるデジタル参照信号ＤＲＥＦの設定値Ｘを「００  ００００  ００００  ００００ｂ（＝０ｄ）」とし、第２フェイズφ２におけるデジタル参照信号ＤＲＥＦの設定値Ｙを「００  ００００  ００００  ０００１ｂ（＝１ｄ）」とすればよい。
【００４８】
また、第２回目の自己診断ループでは、例えば、デジタル／アナログ変換器１２の第２ビットをチェック対象ビットして設定すればよい。具体的には、第１フェイズφ１におけるデジタル参照信号ＤＲＥＦの設定値Ｘを「００  ００００  ００００  ０００１ｂ（＝１ｄ）」とし、第２フェイズφ２におけるデジタル参照信号ＤＲＥＦの設定値Ｙを「００  ００００  ００００  ００１０ｂ（＝２ｄ）」とすればよい。
【００４９】
より一般化すると、第ｋ回目（ｋ＝１、２、…、１４）の自己診断ループでは、デジタル／アナログ変換器１２の第ｋビットをチェック対象ビットとすればよい。具体的には、第１フェイズφ１におけるデジタル参照信号ＤＲＥＦの設定値Ｘを「（２ｋ−１−１）ｄ」とし、第２フェイズφ２におけるデジタル参照信号ＤＲＥＦの設定値Ｙを「２ｋ−１ｄ」とすればよい。なお、設定値Ｘと設定値Ｙは、互いに入れ替えてもよい。
【００５０】
図２に戻り、フローチャートの説明を続ける。ステップ＃１０１におけるチェック対象ビットの設定が完了すると、ステップ＃１０２及び＃１０３では、アナログ／デジタル変換器１０が第１フェイズφ１とされる。より具体的に述べると、ステップ＃１０２では、スイッチＳＷ１がオフされ、スイッチＳＷ２がオンされる。また、このとき、ステップ＃１０３では、デジタル参照信号ＤＲＥＦが設定値Ｘに設定される。従って、キャパシタＣ１の第１端には、設定値Ｘに応じたアナログ参照信号ＡＲＥＦ（以下、アナログ参照信号ＡＲＥＦＸと呼ぶ）が印加される。
【００５１】
また、ステップ＃１０２では、スイッチＳＷ３がオンされる。従って、インバータＩＮＶ１の入力電位ＩＮＶ１Ｉと出力電位ＩＮＶ１Ｏは、同電位（＝ＴＨ１）となる。その結果、キャパシタＣ１の両端間には、アナログ参照信号ＡＲＥＦＸと論理閾値ＴＨ１との電位差（＝ＡＲＥＦＸ−ＴＨ１）に応じた電荷が蓄えられる。
【００５２】
また、ステップ＃１０２では、スイッチＳＷ４がオンされる。従って、インバータＩＮＶ２の入力電位ＩＮＶ１Ｉと出力電位ＩＮＶ１Ｏは、同電位（＝ＴＨ２）となる。その結果、キャパシタＣ２の両端間には、論理閾値ＴＨ１と論理閾値ＴＨ２との電位差（＝ＴＨ１−ＴＨ２）に応じた電荷が蓄えられる。
【００５３】
以上の動作により、第１フェイズφ１（＝ステップ＃１０２及び＃１０３）では、アナログ参照信号ＡＲＥＦＸがサンプリングされる。
【００５４】
次に、ステップ＃１０４〜＃１０６では、アナログ／デジタル変換器１０が第１フェイズφ１から第２フェイズφ２に切り替えられる。より具体的に述べると、ステップ＃１０４では、スイッチＳＷ１がオフされ、スイッチＳＷ２がオンされる。また、このとき、ステップ＃１０５では、デジタル参照信号ＤＲＥＦが設定値Ｙに設定される。従って、キャパシタＣ１の第１端には、設定値Ｙに応じたアナログ参照信号ＡＲＥＦ（以下、アナログ参照信号ＡＲＥＦＹと呼ぶ）が印加される。
【００５５】
また、ステップ＃１０４では、スイッチＳＷ３がオフされる。このとき、キャパシタＣ１の両端間には、第１フェイズφ１で蓄えられた電荷が保持されている。従って、インバータＩＮＶ１の入力電位ＩＮＶ１Ｉは、アナログ参照信号ＡＲＥＦＹからキャパシタＣ１の両端間電圧を差し引いた電位（＝ＡＲＥＦＹ−（ＡＲＥＦＸ−ＴＨ１））となる。
【００５６】
ここで、インバータＩＮＶ１の入力電位ＩＮＶ１Ｉ（＝ＡＲＥＦＹ−ＡＲＥＦＸ＋ＴＨ１）が論理閾値ＴＨ１よりも高いときには、インバータＩＮＶ１の出力電位ＩＮＶ１ＯがローレベルＬ（＝ＧＮＤ）となり、逆に、論理閾値ＴＨ１よりも低いときには、インバータＩＮＶ１の出力電位ＩＮＶ１ＯがハイレベルＨ（＝ＡＶＤＤ）となる。
【００５７】
また、ステップ＃１０４では、スイッチＳＷ４がオフされる。このとき、キャパシタＣ２の両端間には、第１フェイズφ１で蓄えられた電荷が保持されている。従って、インバータＩＮＶ２の入力電位ＩＮＶ２Ｉは、インバータＩＮＶ１の出力電位ＩＮＶ１Ｏ（＝ＡＶＤＤまたはＧＮＤ）からキャパシタＣ２の両端間電圧を差し引いた電位（＝ＩＮＶ１Ｏ−（ＴＨ１−ＴＨ２））となる。
【００５８】
ここで、インバータＩＮＶ２の入力電位ＩＮＶ２Ｉ（＝ＩＮＶ１Ｏ−ＴＨ１＋ＴＨ２）が論理閾値ＴＨ２よりも高いときには、インバータＩＮＶ２の出力電位ＩＮＶ２ＯがローレベルＬ（＝ＧＮＤ）となり、逆に、論理閾値ＴＨ２よりも低いときには、インバータＩＮＶ２の出力電位ＩＮＶ２ＯがハイレベルＨ（＝ＡＶＤＤ）となる。
【００５９】
なお、先にも述べたように、デジタル参照信号ＤＲＥＦの設定値Ｘ及びＹは、Ｘ＜Ｙとを満たすように設定されている（例えばＸ＝０ｄ、Ｙ＝１ｄ）。従って、デジタル／アナログ変換器１２のチェック対象ビットが正常であるならば、ＡＲＥＦＸ＜ＡＲＥＦＹとなり、比較信号ＣＭＰＯ（＝ＩＮＶ２Ｏ）がハイレベルとなるはずである。
【００６０】
そこで、ステップ＃１０６では、比較信号ＣＭＰＯの期待値判定（ＣＭＰＯ＝Ｈであるか否かの判定）が行われる。ここで、期待値通りの比較信号ＣＭＰＯが得られていれば、デジタル／アナログ変換器１２のチェック対象ビット（またはコンパレータ１１）が正常であると判定される。一方、期待値通りの比較信号ＣＭＰＯが得られていなければ、デジタル／アナログ変換器１２のチェック対象ビット（またはコンパレータ１１）が異常であると判定される。
【００６１】
続くステップ＃１０７では、デジタル／アナログ変換器１２の最終ビット（例えば最上位ビット）まで自己診断動作が完了したか否かの判定が行われる。ここで、イエス判定が下された場合には、上記一連のフローが完了する。一方、ノー判定が下された場合には、フローがステップ＃１０１に戻されて、デジタル／アナログ変換器１２のチェック対象ビットが再設定される。
【００６２】
このように、コンパレータ１１及びデジタル／アナログ変換器１２を診断対象とする第２の自己診断動作時には、アナログ入力信号ＡＩＮの入力経路を遮断した状態で、異なる値のアナログ参照信号ＡＲＥＦＸ及びＡＲＥＦＹがコンパレータ１１に順次入力され、比較信号ＣＭＰＯの期待値判定が行われる。
【００６３】
本実施形態のアナログ／デジタル変換器１０であれば、システムの起動時や任意のタイミング（例えば、ロジック部２０へのイネーブル入力タイミング）で、上記の自己診断動作を実施することにより、デジタル／アナログ変換器１２（ないしはコンパレータ１１）を構造的に試験することができる。従って、アナログ／デジタル変換器１０における回路動作の信頼性を高めることが可能となる。
【００６４】
特に、自己診断動作時における比較信号ＣＭＰＯの期待値判定は、デジタル参照信号ＤＲＥＦのビット切替毎に実施することが望ましい。例えば、先出の図３で示したように、デジタル／アナログ変換器１２がｍビットである場合には、デジタル参照信号ＤＲＥＦの設定値Ｘ及びＹとしてｍ通りの組み合わせ（Ｘ＝（２ｋ−１−１）ｄ、Ｙ＝２ｋ−１ｄ、ただし、ｋ＝１、２、…、ｍ）を用意しておき、その組み合わせを切り替える度に比較信号ＣＭＰＯの期待値判定を行えばよい。このようなシーケンスによれば、必要最小限の期待値判定動作でデジタル／アナログ変換器１２のＤＮＬ［Differential Non-Linearity］を保証することが可能となる。
【００６５】
また、上記の自己診断動作をアナログ／デジタル変換器１０の出荷前テストで実施することにより、従前の出荷前テストと比べて所要時間を短縮することが可能となる。
【００６６】
＜アナログ／デジタル変換器（第２実施形態）＞
図４は、アナログ／デジタル変換器の第２実施形態を示す図である。本実施形態のアナログ／デジタル変換器１０は、先出の構成要素（コンパレータ１１、デジタル／アナログ変換器１２、及び、コントローラ１３）に加えて、信号入出力部１４と、入力切替部１５をさらに有する。
【００６７】
信号入出力部１４は、２チャンネルのアナログ入力信号ＡＩＮ１及びＡＩＮ２それぞれの信号レベルを調整して所定の入力レンジに収まる調整アナログ入力信号ＡＩＮ１ｄ及びＡＩＮ２ｄを生成する回路ブロックであり、６つのスイッチ（ＳＷＡ、ＳＷＢ、ＳＷＣ、ＳＷＤ、ＳＷＥ、ＳＷＦ）と、４つの抵抗（ＲＡ、ＲＢ、ＲＣ、ＲＤ）と、を含む。
【００６８】
スイッチＳＷＡの第１端は、アナログ入力信号ＡＩＮ１の入力端に接続されている。スイッチＳＷＢの第１端は、第１参照電圧ＲＥＦ１の印加端に接続されている。スイッチＳＷＣの第１端は、接地端に接続されている。スイッチＳＷＡ、ＳＷＢ及びＳＷＣそれぞれの第２端は、抵抗ＲＡの第１端に接続されている。抵抗ＲＡの第２端と抵抗ＲＢの第１端は、調整アナログ入力信号ＡＩＮ１ｄの出力端として、セレクタ１５の第１入力端に接続されている。抵抗ＲＢの第２端は、接地端に接続されている。
【００６９】
スイッチＳＷＤの第１端は、アナログ入力信号ＡＩＮ２の入力端に接続されている。スイッチＳＷＥの第１端は、第２参照電圧ＲＥＦ２の印加端に接続されている。スイッチＳＷＦの第１端は、接地端に接続されている。スイッチＳＷＤ、ＳＷＥ及びＳＷＦそれぞれの第２端は、抵抗ＲＣの第１端に接続されている。抵抗ＲＣの第２端と抵抗ＲＤの第１端は、調整アナログ入力信号ＡＩＮ２ｄの出力端として、セレクタ１５の第２入力端に接続されている。抵抗ＲＤの第２端は、接地端に接続されている。
【００７０】
入力切替部１５は、調整アナログ入力信号ＡＩＮ１ｄ及びＡＩＮ２ｄの一方を先述のアナログ入力信号ＡＩＮとしてコンパレータ１１に出力する回路ブロックであり、セレクタＳＥＬと、バッファＢＵＦと、抵抗Ｒｆと、キャパシタＣｆと、を含む。
【００７１】
セレクタＳＥＬは、調整アナログ入力信号ＡＩＮ１ｄ及びＡＩＮ２ｄの一方を選択し、これをセレクタ出力信号ＳＥＬＯとしてバッファＢＵＦに出力する。
【００７２】
バッファＢＵＦは、セレクタ出力信号ＳＥＬＯ（＝ＡＩＮ１ｄまたはＡＩＮ２ｄ）に応じたバッファ出力信号ＢＵＦＯを後段に出力する。
【００７３】
抵抗Ｒｆの第１端は、バッファＢＵＦの出力端に接続されている。抵抗Ｒｆの第２端とキャパシタＣｆの第１端は、入力切替部１５の出力端としてコンパレータ１１の入力端に接続されている。キャパシタＣｆの第２端は、接地端に接続されている。このように接続された抵抗Ｒｆ及びキャパシタＣｆは、バッファ出力信号ＢＵＦＯのノイズ成分を除去してアナログ入力信号ＡＩＮを生成するためのＲＣフィルタとして機能する。
【００７４】
入力切替部１５を設けることにより、単一のアナログ／デジタル変換器１０を用いて、多チャンネルのアナログ入力信号（ＡＩＮ１、ＡＩＮ２、…）を時分割で変換することができるので、回路規模の縮小を図ることが可能となる。また、複数のアナログ／デジタル変換器を設ける場合と比べて、その自己診断に要する時間を短縮することも可能となる。
【００７５】
なお、第２実施形態のアナログ／デジタル変換器１０では、コントローラ１３を診断対象とする第１の自己診断動作と、コンパレータ１１及びデジタル／アナログ変換器１２を診断対象とする第２の自己診断動作に加えて、信号入出力部１４及び入力切替部１５を診断対象とする第３の自己診断動作を実施することが望ましい。以下、詳細に説明する。
【００７６】
図５は、第２実施形態における自己診断動作の一例（＝信号入出力部１４及び入力切替部１５を診断対象とする第３の自己診断動作）を示すフローチャートである。フローが開始されると、まずステップ＃２０１では、スイッチＳＷＡ及びＳＷＣがオフされ、スイッチＳＷＢがオンされる。その結果、調整アナログ入力信号ＡＩＮ１ｄは、第１参照電圧ＲＥＦ１の分圧値（＝α×ＲＥＦ１、ただし、α＝ＲＢ／（ＲＡ＋ＲＢ））となる。
【００７７】
また、ステップ＃２０２では、スイッチＳＷＤ及びＳＷＥがオフされ、スイッチＳＷＦがオンされる。その結果、調整アナログ入力信号ＡＩＮ２ｄは、接地電位ＧＮＤとなる。
【００７８】
続くステップ＃２０３では、ＳＥＬＯ＝ＡＩＮ１ｄとなるようにセレクタＳＥＬが切り替えられる。
【００７９】
そして、ステップ＃２０４では、アナログ入力信号ＡＩＮ（＝ＡＩＮ１ｄ）がデジタル信号ＤＯＵＴに変換され、その期待値判定（＝第１参照電圧ＲＥＦ１に応じたデジタル値が得られているか否かの判定）が行われる。
【００８０】
また、続くステップ＃２０５では、ＳＥＬＯ＝ＡＩＮ２ｄとなるようにセレクタＳＥＬが切り替えられる。
【００８１】
そして、ステップ＃２０６では、アナログ入力信号ＡＩＮ（＝ＡＩＮ２ｄ）がデジタル信号ＤＯＵＴに変換され、その期待値判定（＝接地電位ＧＮＤに応じたデジタル値が得られているか否かの判定）が行われる。
【００８２】
その後、ステップ＃２０７では、スイッチＳＷＡ及びＳＷＢがオフされ、スイッチＳＷＣがオンされる。その結果、調整アナログ入力信号ＡＩＮ１ｄが接地電位ＧＮＤとなる。
【００８３】
また、ステップ＃２０８では、スイッチＳＷＤ及びＳＷＦがオフされ、スイッチＳＷＥがオンされる。その結果、調整アナログ入力信号ＡＩＮ２ｄは、第２参照電圧ＲＥＦ２の分圧値（＝β×ＲＥＦ２、ただし、β＝ＲＤ／（ＲＣ＋ＲＤ））となる。
【００８４】
続くステップ＃２０９では、ＳＥＬＯ＝ＡＩＮ１ｄとなるようにセレクタＳＥＬが切り替えられる。
【００８５】
そして、ステップ＃２１０では、アナログ入力信号ＡＩＮ（＝ＡＩＮ１ｄ）がデジタル信号ＤＯＵＴに変換され、その期待値判定（＝接地電位ＧＮＤに応じたデジタル値が得られているか否かの判定）が行われる。
【００８６】
また、続くステップ＃２１１では、ＳＥＬＯ＝ＡＩＮ２ｄとなるようにセレクタＳＥＬが切り替えられる。
【００８７】
そして、ステップ＃２１２では、アナログ入力信号ＡＩＮ（＝ＡＩＮ２ｄ）がデジタル信号ＤＯＵＴに変換され、その期待値判定（＝第２参照電圧ＲＥＦ２に応じたデジタル値が得られているか否かの判定）が行われる。これにより一連の自己診断処理が完了する。
【００８８】
このように、信号入出力部１４及び入力切替部１５を診断対象とする第３の自己診断動作時には、それぞれ異なる参照値（例えば、α×ＲＥＦ１とＧＮＤ、若しくは、ＧＮＤとβ×ＲＥＦ２）に固定された各チャンネルの調整アナログ入力信号ＡＩＮ１ｄ及びＡＩＮ２ｄを順次切り替えながら、デジタル出力信号ＤＯＵＴの期待値判定が行われる。
【００８９】
本実施形態のアナログ／デジタル変換器１０であれば、システムの起動時や任意のタイミング（例えば、ロジック部２０へのイネーブル入力タイミング）で、上記の自己診断動作を実施することにより、信号入出力部１４及び入力切替部１５を構造的に試験することができる。従って、アナログ／デジタル変換器１０における回路動作の信頼性を高めることが可能となる。
【００９０】
なお、アナログ／デジタル変換器１０の入力チャネル数は、何ら「２」に限定されるものではなく、「３」以上であってもよい。
【００９１】
＜アナログ／デジタル変換器（第３実施形態）＞
図６は、アナログ／デジタル変換器の第３実施形態を示す図である。本実施形態のアナログ／デジタル変換器１０において、信号入出力部１４は、アナログ入力信号ＡＩＮ１及びＡＩＮ２それぞれの分圧比を切り替える機能を備えている。
【００９２】
より具体的に述べると、信号入出力部１４は、先出の抵抗ＲＡ、抵抗ＲＢ、抵抗ＲＣ、及び、抵抗ＲＤに対応する素子として、それぞれ、３つずつの抵抗（ＲＡｘ、ＲＡｙ、ＲＡｚ）、抵抗（ＲＢｘ、ＲＢｙ、ＲＢｚ）、抵抗（ＲＣｘ、ＲＣｙ、ＲＣｚ）、及び、抵抗（ＲＤｘ、ＲＤｙ、ＲＤｚ）を含む。また、信号入出力部１４は、新たに、６つのスイッチ（ＳＷａ、ＳＷｂ、ＳＷｃ、ＳＷｄ、ＳＷｅ、ＳＷｆ）を含む。
【００９３】
スイッチＳＷＡの第１端は、アナログ入力信号ＡＩＮ１の入力端に接続されている。スイッチＳＷＢの第１端は、第１参照電圧ＲＥＦ１の印加端に接続されている。スイッチＳＷＣの第１端は、接地端に接続されている。スイッチＳＷＡ、ＳＷＢ及びＳＷＣそれぞれの第２端は、いずれも、抵抗ＲＡｘ、ＲＡｙ及びＲＡｚそれぞれの第１端に接続されている。抵抗ＲＡｘの第２端と抵抗ＲＢｘの第１端は、調整アナログ入力信号ＡＩＮ１ｘの出力端としてスイッチＳＷａの第１端に接続されている。抵抗ＲＡｙの第２端と抵抗ＲＢｙの第１端は、調整アナログ入力信号ＡＩＮ１ｙの出力端としてスイッチＳＷｂの第１端に接続されている。抵抗ＲＡｚの第２端と抵抗ＲＢｚの第１端は、調整アナログ入力信号ＡＩＮ１ｚの出力端としてスイッチＳＷｃの第１端に接続されている。抵抗ＲＢｘ、ＲＢｙ及びＲＢｚそれぞれの第２端は、接地端に接続されている。スイッチＳＷａ、ＳＷｂ及びＳＷｃそれぞれの第２端は、いずれも調整アナログ入力信号ＡＩＮ１ｄの出力端として、セレクタ１５の第１入力端に接続されている。
【００９４】
スイッチＳＷＤの第１端は、アナログ入力信号ＡＩＮ２の入力端に接続されている。スイッチＳＷＥの第１端は、第２参照電圧ＲＥＦ２の印加端に接続されている。スイッチＳＷＦの第１端は、接地端に接続されている。スイッチＳＷＤ、ＳＷＥ及びＳＷＦそれぞれの第２端は、いずれも、抵抗ＲＣｘ、ＲＣｙ及びＲＣｚそれぞれの第１端に接続されている。抵抗ＲＣｘの第２端と抵抗ＲＤｘの第１端は、調整アナログ入力信号ＡＩＮ２ｘの出力端としてスイッチＳＷｄの第１端に接続されている。抵抗ＲＣｙの第２端と抵抗ＲＤｙの第１端は、調整アナログ入力信号ＡＩＮ２ｙの出力端としてスイッチＳＷｅの第１端に接続されている。抵抗ＲＣｚの第２端と抵抗ＲＤｚの第１端は、調整アナログ入力信号ＡＩＮ２ｚの出力端としてスイッチＳＷｆの第１端に接続されている。抵抗ＲＤｘ、ＲＤｙ及びＲＤｚそれぞれの第２端は、接地端に接続されている。スイッチＳＷｄ、ＳＷｅ及びＳＷｆそれぞれの第２端は、いずれも調整アナログ入力信号ＡＩＮ２ｄの出力端として、セレクタ１５の第２入力端に接続されている。
【００９５】
なお、第３実施形態のアナログ／デジタル変換器１０では、信号入出力部１４及び入力切替部１５を診断対象とする第３の自己診断動作（図５を参照）に一部変更を加えることが望ましい。以下、詳細に説明する。
【００９６】
図７は、第３実施形態における自己診断動作の一例を示すフローチャートである。本フローチャートは、基本的に先出の図５と同様であり、ステップ＃２０４及び＃２１２が、それぞれ、ステップ＃２０４’及び＃２１２’に置き換えられている。そこで、図５と同様のステップについては、重複した説明を割愛し、ステップ＃２０４’及び＃２１２’についての重点的な説明を行う。
【００９７】
ステップ＃２０４’では、アナログ入力信号ＡＩＮ（＝ＡＩＮ１ｄ）がデジタル出力信号ＤＯＵＴに変換され、その期待値判定（＝第１参照電圧ＲＥＦ１に応じたデジタル値が得られているか否かの判定）が行われる。
【００９８】
その際、スイッチＳＷａ、ＳＷｂ及びＳＷｃをオン／オフすることにより、アナログ入力信号ＡＩＮ１の分圧比を切り替えながら、デジタル出力信号ＤＯＵＴの期待値判定を行うことが望ましい。
【００９９】
具体的には、まずスイッチＳＷａをオンし、スイッチＳＷｂ及びＳＷｃをオフすることにより、調整アナログ入力信号ＡＩＮ１ｘ（＝αｘ×ＲＥＦ１、ただし、αｘ＝ＲＢｘ／（ＲＡｘ＋ＲＢｘ））が選択出力された状態で、デジタル出力信号ＤＯＵＴの期待値判定が行われる。
【０１００】
次に、スイッチＳＷｂをオンし、スイッチＳＷａ及びＳＷｃをオフすることにより、調整アナログ入力信号ＡＩＮ１ｙ（＝αｙ×ＲＥＦ１、ただしαｙ＝ＲＢｙ／（ＲＡｙ＋ＲＢｙ））が選択出力された状態で、デジタル出力信号ＤＯＵＴの期待値判定が行われる。
【０１０１】
最後に、スイッチＳＷｃをオンし、スイッチＳＷａ及びＳＷｂをオフすることにより、調整アナログ入力信号ＡＩＮ１ｚ（＝αｚ×ＲＥＦ１、ただしαｚ＝ＲＢｚ／（ＲＡｚ＋ＲＢｚ））が選択出力された状態でデジタル出力信号ＤＯＵＴの期待値判定が行われる。
【０１０２】
また、ステップ＃２１２’では、アナログ入力信号ＡＩＮ（＝ＡＩＮ２ｄ）がデジタル出力信号ＤＯＵＴに変換され、その期待値判定（＝第２参照電圧ＲＥＦ２に応じたデジタル値が得られているか否かの判定）が行われる。
【０１０３】
その際、スイッチＳＷｄ、ＳＷｅ及びＳＷｆをオン／オフすることにより、アナログ入力信号ＡＩＮ２の分圧比を切り替えながら、デジタル出力信号ＤＯＵＴの期待値判定を行うことが望ましい。
【０１０４】
具体的には、まずスイッチＳＷｄをオンし、スイッチＳＷｅ及びＳＷｆをオフすることにより、調整アナログ入力信号ＡＩＮ２ｘ（＝βｘ×ＲＥＦ２、ただし、βｘ＝ＲＤｘ／（ＲＣｘ＋ＲＤｘ））が選択出力された状態で、デジタル出力信号ＤＯＵＴの期待値判定が行われる。
【０１０５】
次に、スイッチＳＷｅをオンし、スイッチＳＷｄ及びＳＷｆをオフすることにより、調整アナログ入力信号ＡＩＮ２ｙ（＝βｙ×ＲＥＦ２、ただしβｙ＝ＲＤｙ／（ＲＣｙ＋ＲＤｙ））が選択出力された状態で、デジタル出力信号ＤＯＵＴの期待値判定が行われる。
【０１０６】
最後に、スイッチＳＷｆをオンし、スイッチＳＷｄ及びＳＷｅをオフすることにより、調整アナログ入力信号ＡＩＮ２ｚ（＝βｚ×ＲＥＦ２、ただしβｚ＝ＲＤｚ／（ＲＣｚ＋ＲＤｚ））が選択出力された状態でデジタル出力信号ＤＯＵＴの期待値判定が行われる。
【０１０７】
なお、ステップ＃２０６では、スイッチＳＷｄ、ＳＷｅ及びＳＷｆのうち、少なくとも一つをオンしておけばよい。同様に、ステップ＃２１０では、スイッチＳＷａ、ＳＷｂ及びＳＷｃのうち、少なくとも一つをオンしておけばよい。
【０１０８】
本実施形態のアナログ／デジタル変換器１０であれば、信号入出力部１４の分圧比切替機構を構造的に試験することができる。従って、アナログ／デジタル変換器１０における回路動作の信頼性を高めることが可能となる。
【０１０９】
なお、信号入出力部１４における分圧比の切替数は、何ら「３」に限定されるものではなく、「２」であってもよいし、「４」以上であってもよい。
【０１１０】
＜電子機器＞
図８は、アナログ／デジタル変換器を用いた電子機器の一例を示す図である。本構成例の電子機器Ｘは、監視ＩＣ１と、電源ＩＣ２と、マイコン３と、を有する。
【０１１１】
監視ＩＣ１は、電源ＩＣ２で生成された出力電圧ＶＯ１〜ＶＯ４が正常であるか否かを判定し、その判定結果をマイコン３に通知する半導体集積回路装置であり、アナログ／デジタル変換器１０と、ロジック部２０と、を集積化して成る。
【０１１２】
アナログ／デジタル変換器１０は、監視対象となるアナログ入力信号ＡＩＮ１〜ＡＩＮ４（＝出力電圧ＶＯ１〜ＶＯ４）をｍビットのデジタル出力信号ＤＯＵＴに変換してロジック部２０に出力する。
【０１１３】
なお、アナログ／デジタル変換器１０としては、例えば、先出の第２実施形態（図４）や第３実施形態（図６）をベースとしつつ、その入力チャンネル数を「４」に拡張して適用すればよい。若しくは、第１実施形態（図１）をベースとしつつ、その並列数を「４」に拡張して適用することも可能である。
【０１１４】
ロジック部２０は、アナログ／デジタル変換器１０からデジタル出力信号ＤＯＵＴの入力を受け付けて種々の論理演算（例えば出力電圧ＶＯ１〜ＶＯ４が正常であるか否かの判定処理）を行う。
【０１１５】
また、ロジック部２０は、ＳＰＩ［Serial Peripheral Interface］バスなどを介してマイコン３と双方向通信を行い、出力電圧ＶＯ１〜ＶＯ４の判定結果をマイコン３に通知する。また、ロジック部２０は、マイコン３からテストモードへの移行コマンドを受け取り、アナログ／デジタル変換器１０の自己診断動作を制御する機能も備えている。
【０１１６】
なお、上記したアナログ／デジタル変換器１０の自己診断動作は、電子機器Ｘのシステム起動時（例えば監視対象ＩＣ１の電源投入時）に行えばよい。
【０１１７】
電源ＩＣ２は、入力電圧ＶＩから４チャンネルの出力電圧ＶＯ１〜ＶＯ４を生成する半導体集積回路装置（いわゆるＰＭＩＣ［Power Management IC］）である。電源ＩＣ２の出力段としては、スイッチングレギュレータやリニアレギュレータなどが用いられる。
【０１１８】
マイコン３は、監視ＩＣ１で得られた出力電圧ＶＯ１〜ＶＯ４の判定結果を受け付けて電子機器Ｘの全体動作を統括的に制御する。例えば、出力電圧ＶＯ１〜ＶＯ４のいずれかが異常であると判定された場合、マイコン３は、電子機器Ｘの一部または全部の動作を強制的にシャットダウンする。このような保護動作により、電子機器Ｘの安全性を高めることが可能となる。
【０１１９】
＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【０１２０】
本明細書中に開示されている発明は、種々のアプリケーションで用いられているアナログ／デジタル変換器全般に利用することが可能である。
【符号の説明】
【０１２１】
１    監視ＩＣ
２    電源ＩＣ（パワーマネジメントＩＣ）
３    マイコン
１０    アナログ／デジタル変換器
１１    コンパレータ
１２    デジタル／アナログ変換器
１３    コントローラ
１４    信号入出力部
１５    入力切替部
２０    ロジック部
ＢＵＦ    バッファ
Ｃ１、Ｃ２、Ｃｆ    キャパシタ
ＲＡ、ＲＡｘ、ＲＡｙ、ＲＡｚ    抵抗
ＲＢ、ＲＢｘ、ＲＢｙ、ＲＢｚ    抵抗
ＲＣ、ＲＣｘ、ＲＣｙ、ＲＣｚ    抵抗
ＲＤ、ＲＤｘ、ＲＤｙ、ＲＤｚ    抵抗
Ｒｆ    抵抗
ＩＮＶ１、ＩＮＶ２    インバータ
ＳＥＬ    セレクタ
ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４    スイッチ
ＳＷＡ、ＳＷＢ、ＳＷＣ、ＳＷＤ、ＳＷＥ、ＳＷＦ    スイッチ
ＳＷａ、ＳＷｂ、ＳＷｃ、ＳＷｄ、ＳＷｅ、ＳＷｆ    スイッチ
Ｘ    電子機器
【図１】
2020053752.tif 000003
【図２】
2020053752.tif 000004
【図３】
2020053752.tif 000005
【図４】
2020053752.tif 000006
【図５】
2020053752.tif 000007
【図６】
2020053752.tif 000008
【図７】
2020053752.tif 000009
【図８】
2020053752.tif 000010