(57)【要約】      （修正有）【課題】サージ電圧を正確に検出することができるピークホールド回路を提供する。【解決手段】ピークホールド回路１は、電圧入力ノードＩＮと基準電圧ノードＧＮＤとの間に直列接続される第１キャパシタＣ１及び第２キャパシタＣ２と、基準電圧ノードＧＮＤに接続されるアノードと、第１キャパシタＣ１及び第２キャパシタＣ２の接続ノードｎ１に接続されるカソードとを有する第１整流素子Ｄ１と、第１キャパシタＣ１及び第２キャパシタＣ２の接続ノードｎ１に接続されるアノードを有する第２整流素子Ｄ２と、第２整流素子Ｄ２のカソードと基準電圧ノードＧＮＤとの間に接続される第３キャパシタＣ３と、を備える。第２整流素子Ｄ２のカソードから、電圧入力ノードＩＮに入力されたサージ電圧のピーク値が出力される。【選択図】図１
2020190491.tif 000002
【特許請求の範囲】
【請求項１】
電圧入力ノードと基準電圧ノードとの間に直列接続される第１キャパシタ及び第２キャパシタと、
前記基準電圧ノードに接続されるアノードと、前記第１キャパシタ及び前記第２キャパシタの接続ノードに接続されるカソードとを有する第１整流素子と、
前記第１キャパシタ及び前記第２キャパシタの接続ノードに接続されるアノードを有する第２整流素子と、
前記第２整流素子のカソードと前記基準電圧ノードとの間に接続される第３キャパシタと、を備え、
前記第２整流素子のカソードから、前記電圧入力ノードに入力されたサージ電圧のピーク値が出力される、ピークホールド回路。
【請求項２】
前記第２キャパシタの容量は、前記第３キャパシタの容量よりも大きい、請求項１に記載のピークホールド回路。
【請求項３】
前記第２キャパシタの容量は、前記第１キャパシタの容量よりも大きい、請求項１又は２に記載のピークホールド回路。
【請求項４】
前記第１キャパシタの容量をＣ1、前記第２キャパシタの容量をＣ2、前記第３キャパシタの容量をＣ3、前記第１乃至第２整流素子の順方向電圧をＶｆとしたときに、式（１）を満たすように、前記第１乃至第３キャパシタの容量を設定する、請求項２又は３に記載のピークホールド回路。
【数１】
2020190491.tif 000007
【請求項５】
前記第１キャパシタ及び前記第２キャパシタの接続ノードと前記基準電圧ノードとを短絡するか否かを切り替えるスイッチを備える、請求項１乃至４のいずれか一項に記載のピークホールド回路。
【請求項６】
前記スイッチは、前記電圧入力ノードの電圧レベルが変化するタイミングに同期してオン又はオフされる、請求項５に記載のピークホールド回路。
【請求項７】
前記第１整流素子を内蔵し、ゲート電圧を制御することにより前記第１キャパシタ及び前記第２キャパシタの接続ノードと前記基準電圧ノードとを短絡するか否かを切り替えるトランジスタを備える、請求項１乃至４のいずれか一項に記載のピークホールド回路。
【請求項８】
前記トランジスタは、前記電圧入力ノードの電圧レベルが変化するタイミングに同期してオン又はオフされる、請求項７に記載のピークホールド回路。
【請求項９】
前記第１整流素子は、前記トランジスタのボディダイオードである請求項７又は８に記載のピークホールド回路。
【請求項１０】
前記第２キャパシタは、前記トランジスタの寄生容量である請求項７乃至９のいずれか一項に記載のピークホールド回路。
【請求項１１】
前記第２整流素子のカソードと前記第３キャパシタとを接続する接続ノードに接続されるアノードを有する第３整流素子と、
前記第３整流素子のカソードと前記基準電圧ノードとの間に接続される第４キャパシタと、を備え、
前記第３整流素子のカソードから、前記電圧入力ノードに入力されたサージ電圧のピーク値が出力される、請求項１乃至１０のいずれか一項に記載のピークホールド回路。
【請求項１２】
前記第２整流素子のカソード電圧を保持する電圧補償回路を備え、
前記電圧補償回路は、
前記第２整流素子のカソード電圧と帰還電圧との差電圧に応じた電圧を出力する差動増幅器と、
前記差動増幅器の出力ノードに接続されるアノードを有する第４整流素子と、
前記第４整流素子のカソードと前記基準電圧ノードとの間に接続される第５キャパシタと、を備え、
前記第５キャパシタの蓄積電荷に応じた前記帰還電圧が前記差動増幅器に入力される、請求項１乃至１０のいずれか一項に記載のピークホールド回路。
【請求項１３】
電力変換を行う電力変換回路と、
前記電力変換回路の出力電圧に含まれるサージ電圧を保持するピークホールド回路と、を備え、
前記ピークホールド回路は、
前記電力変換回路の出力電圧が入力される電圧入力ノードと基準電圧ノードとの間に直列接続される第１キャパシタ及び第２キャパシタと、
前記基準電圧ノードに接続されるアノードと、前記第１キャパシタ及び前記第２キャパシタの接続ノードに接続されるカソードとを有する第１整流素子と、
前記第１キャパシタ及び前記第２キャパシタの接続ノードに接続されるアノードを有する第２整流素子と、
前記第２整流素子のカソードと前記基準電圧ノードとの間に接続される第３キャパシタと、を備え、
前記第２整流素子のカソードから、前記電圧入力ノードに入力されたサージ電圧のピーク値が出力される、電力変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ピークホールド回路及び電力変換器に関する。
【背景技術】
【０００２】
直流電圧を交流電圧に変換する電力変換器は、パワートランジスタを所定の周期でオン／オフさせて交流電圧を生成する。車載用のモータなどは、大きな駆動電圧を必要とするため、電力変換器で生成される交流電圧の振幅も大きくしなければならない。モータの負荷が大きく変動する場合や何らかの異常が起こった場合には、電力変換器で生成される交流電圧に大きなサージ電圧が発生し、機器の破壊やＥＭＩノイズの要因になるおそれがある。
【０００３】
電力変換器等の出力電圧にどの程度のサージ電圧が発生したかを正確に検出することができれば、故障判断やサージ電圧を抑制する対策を取ることができて望ましい。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−２４６８９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一態様は、サージ電圧を正確に検出することができるピークホールド回路及び電力変換器を提供するものである。
【課題を解決するための手段】
【０００６】
本実施形態によれば、電圧入力ノードと基準電圧ノードとの間に直列接続される第１キャパシタ及び第２キャパシタと、
前記基準電圧ノードに接続されるアノードと、前記第１キャパシタ及び前記第２キャパシタの接続ノードに接続されるカソードとを有する第１整流素子と、
前記第１キャパシタ及び前記第２キャパシタの接続ノードに接続されるアノードを有する第２整流素子と、
前記第２整流素子のカソードと前記基準電圧ノードとの間に接続される第３キャパシタと、を備え、
前記第２整流素子のカソードから、前記電圧入力ノードに入力されたサージ電圧のピーク値が出力される、ピークホールド回路が提供される。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態によるピークホールド回路の回路図。
【図２Ａ】図１のピークホールド回路の回路動作を説明する図。
【図２Ｂ】図１のピークホールド回路の回路動作を説明する図
【図２Ｃ】図１のピークホールド回路の回路動作を説明する図
【図３】電圧入力ノードの電圧波形と電圧出力ノードの電圧波形を示す図。
【図４】図３よりも長い期間における電圧入力ノードと電圧出力ノードの電圧波形を示す図。
【図５】実験結果による電圧入力ノードと電圧出力ノードの電圧波形図。
【図６】図５の電圧入力ノードと電圧出力ノードの電圧波形を拡大した図。
【図７】一比較例によるピークホールド回路の回路図。
【図８】図７のピークホールド回路の電圧入力ノードと電圧出力ノードの電圧波形図。
【図９】図７の一部の電圧波形を拡大した図。
【図１０Ａ】第１整流素子の順方向電圧分の電圧降下を補償する第１例を示す回路図。
【図１０Ｂ】第１整流素子の順方向電圧分の電圧降下を補償する第２例を示す回路図。
【図１０Ｃ】第１整流素子の順方向電圧分の電圧降下を補償する第３例を示す回路図。
【図１１】第３の実施形態によるピークホールド回路の回路図。
【図１２】第４の実施形態によるピークホールド回路の回路図。
【図１３】図１２のピークホールド回路の電圧入力ノードと電圧出力ノードの電圧波形図。
【図１４】電力変換器の第１例の回路図。
【図１５】電力変換器の第２例の回路図。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、ピークホールド回路及び電力変換器の実施形態について説明する。以下では、ピークホールド回路及び電力変換器の主要な構成部分を中心に説明するが、ピークホールド回路及び電力変換器には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
【０００９】
（第１の実施形態）
図１は第１の実施形態によるピークホールド回路１の回路図である。図１のピークホールド回路１は、第１キャパシタＣ1、第２キャパシタＣ2、第１整流素子Ｄ1、第２整流素子Ｄ2及び第３キャパシタＣ3を備えている。
【００１０】
第１キャパシタＣ1及び第２キャパシタＣ2は、電圧入力ノードＩＮと基準電圧ノードＧＮＤとの間に接続されている。電圧入力ノードＩＮには、図１では不図示の電力変換器の出力電圧等のサージ電圧を含む可能性のある電圧が入力される。本実施形態によるピークホールド回路１は、電圧入力ノードＩＮに入力される電圧に含まれるサージ電圧を正確に検出することを特徴としており、電圧入力ノードＩＮに接続される機器や回路の種類は問わない。基準電圧ノードＧＮＤは例えば接地ノードであるが、具体的な電圧レベルは問わない。
【００１１】
第１整流素子Ｄ1は、基準電圧ノードＧＮＤに接続されるアノードと、第１キャパシタＣ1及び第２キャパシタＣ2の接続ノードｎ１に接続されるカソードとを有するダイオードで構成可能である。
【００１２】
第２整流素子Ｄ2は、第１キャパシタＣ1及び第２キャパシタＣ2の接続ノードｎ１に接続されるアノードを有するダイオードで構成可能である。第２整流素子Ｄ2のカソードから、電圧入力ノードＩＮに入力されたサージ電圧のピーク値が出力される。
【００１３】
図１のピークホールド回路１では、第２整流素子Ｄ2のカソードと基準電圧ノードＧＮＤの間に第３キャパシタＣ3が接続され、第２整流素子Ｄ2のカソードと第３キャパシタＣ3の接続ノードに電圧出力ノードＯＵＴが接続されている。よって、電圧出力ノードＯＵＴからは、電圧入力ノードＩＮに入力された電圧のピーク値が出力される。なお、後述する図１１に示すように、第２整流素子Ｄ2のカソードに電圧出力ノードＯＵＴを接続することは必ずしも必須ではない。
【００１４】
図２Ａ、図２Ｂ及び図２Ｃは、図１のピークホールド回路１の回路動作を説明する図である。電圧入力ノードＩＮに入力される電圧が上昇する場合、図２Ａの矢印線ｙ１に示すように、電圧入力ノードＩＮから、第１キャパシタＣ1を通って第２キャパシタＣ2に電流が流れる。これにより、電圧入力ノードＩＮの電圧は、第１キャパシタＣ1と第２キャパシタＣ2で分圧される。
【００１５】
第２キャパシタＣ2に蓄積される電荷量が増えると、次第に第１キャパシタＣ1及び第２キャパシタＣ2の接続ノードｎ１の電圧ＶC2が高くなる。式（１）に示すように、接続ノードｎ１の電圧ＶC2が、第２整流素子Ｄ2のカソードと第３キャパシタＣ3の接続ノードｎ２の電圧ＶC3に第２整流素子Ｄ2の順方向電圧ＶｆD2を加えた電圧よりも高くなると、図２Ｂの矢印線ｙ２に示すように、第２キャパシタＣ2から第２整流素子Ｄ2を通って第３キャパシタＣ3に電流が流れ始める。
ＶC2＞ＶC3＋ＶｆD2    …（１）
【００１６】
その後、電圧入力ノードＩＮの電圧が低下すると、図２Ｃの矢印線ｙ３に示すように、第２キャパシタＣ2から第１キャパシタＣ1を通って電圧入力ノードＩＮに電流が流れて、第１キャパシタＣ1の蓄積電荷が放電される。このとき、第２整流素子Ｄ2は、第３キャパシタＣ3からの電流が第１キャパシタＣ1に流れるのを阻止するため、第３キャパシタＣ3の蓄積電荷は保持される。これにより、電圧入力ノードＩＮのサージ電圧のピーク値が第３キャパシタＣ3により保持され、第３キャパシタＣ3に接続された電圧出力ノードＯＵＴからは、サージ電圧のピーク値が継続して出力される。
【００１７】
図１のピークホールド回路１の電圧出力ノードＯＵＴの電圧Ｖdetectは、以下の式（２）で表される。
【数１】
2020190491.tif 000003
【００１８】
第３キャパシタＣ3の容量が第２キャパシタＣ2の容量よりもはるかに小さい場合には、式（２）は式（３）のように近似できる。
【数２】
2020190491.tif 000004
【００１９】
式（３）に示すように、電圧出力ノードＯＵＴの電圧は、第１整流素子Ｄ1と第２整流素子Ｄ2の順方向電圧ＶｆD1、ＶｆD2を無視すると、第１キャパシタＣ1と第２キャパシタＣ2の容量分圧比で決まる。本実施形態のピークホールド回路１の電圧入力ノードＩＮには、数百〜数ｋＶ程度の高電圧が印加される場合もありえるため、第１キャパシタＣ1の容量Ｃ1よりも、第２キャパシタＣ2の容量Ｃ2を大きくするのが望ましい。これにより、電圧入力ノードＩＮに高電圧が入力されても、電圧出力ノードＯＵＴからは、第１キャパシタＣ1と第２キャパシタＣ2の容量分圧比で高電圧を低電圧化した電圧を出力することができる。
【００２０】
電圧入力ノードＩＮに入力される電圧は、リンギングによる変動を起こすことがあり、電圧出力ノードＯＵＴから出力される電圧はリンギングによる影響を受けないようにするのが望ましい。
【００２１】
図３は電圧入力ノードＩＮの電圧波形ｗ１と電圧出力ノードＯＵＴの電圧波形ｗ２を示す図である。図３の横軸は時間［μｓ］、縦軸は電圧レベル［Ｖ］である。図３の電圧波形ｗ１は電圧入力ノードＩＮに入力される電圧がリンギングにより変動する例を示している。
【００２２】
リンギングの影響を回避するには、第２キャパシタＣ2の容量を第３キャパシタＣ3の容量よりも大きくする必要がある。仮に、第２キャパシタＣ2よりも第３キャパシタＣ3の容量が大きい場合には、第２キャパシタＣ2の電荷蓄積量が満杯になると、電圧入力ノードＩＮから第１キャパシタＣ1を通った電流が第２整流素子Ｄ2を介して第３キャパシタＣ3に流れ、電圧出力ノードＯＵＴの電圧が上昇する。このとき、電圧入力ノードＩＮの電圧にリンギングが生じると、リンギングに応じて電圧出力ノードＯＵＴの電圧が上昇してしまう。このため、第２キャパシタＣ2の容量を第３キャパシタＣ3よりも大きくして、電圧入力ノードＩＮの電圧がリンギングにより変動したときに、第３キャパシタＣ3に電荷が蓄積されないようにするのが望ましい。
【００２３】
リンギングの影響を回避するには、以下の式（４）を満たすようにする必要がある。
【数３】
2020190491.tif 000005
【００２４】
電圧入力ノードＩＮに入力される電圧が周期的に変化する場合に、第１サイクルでの電圧入力ノードＩＮの電圧をＶin0とした場合に、第２キャパシタＣ2から第２整流素子Ｄ2を通って第３キャパシタＣ3に電流が流れる場合の第２キャパシタＣ2と第２整流素子Ｄ2の接続ノードｎ１の電圧は、第２キャパシタＣ2の両端電圧に第２整流素子Ｄ2の順方向電圧ＶｆDを足した値になり、式（４）の左辺で表される。
【００２５】
第１サイクルの次の第２サイクルでの電圧入力ノードＩＮの電圧Ｖin1がリンギングを含んでいると仮定すると第２サイクルでの接続ノードｎ１の電圧は式（４）の右辺のようになる。よって、リンギング成分による電流が第３キャパシタＣ3に流れないようにするには、第２サイクルでの第２キャパシタＣ2の両端電圧が、第１サイクルでの第３キャパシタＣ3の両端電圧未満であればよいことから、式（４）の関係が得られる。
【００２６】
式（４）を変形すると、式（５）又は式（６）が得られる。
【数４】
2020190491.tif 000006
【００２７】
第１キャパシタＣ1と第２キャパシタＣ2の容量値を先に設定した場合には、式（６）の不等式を満たすように第３キャパシタＣ3の容量値を設定すればよい。また、第１キャパシタＣ1と第３キャパシタＣ3の容量値を先に設定した場合には、式（５）の不等式を満たすように第２キャパシタＣ2の容量値を設定すればよい。式（５）と式（６）は、式（４）を変形したものであり、式（４）を満たすように第１〜第３キャパシタＣ1〜Ｃ3の容量を設定することにより、電圧入力ノードＩＮの電圧がリンギングにより変動していても、電圧出力ノードＯＵＴの電圧は、例えば図３の電圧波形ｗ２のように、リンギングの影響をほとんど受けなくなる。
【００２８】
なお、図３の電圧波形ｗ１とｗ２は、実際には電圧レベルが大きく異なっており、電圧入力ノードｎ１の電圧波形ｗ１の電圧レベルは、電圧出力ノードｎ２の電圧波形ｗ２の電圧レベルよりも大きい。図３では、リンギングの影響を比較しやすくするために、電圧波形ｗ１の電圧レベルをスケーリングして表示している。
【００２９】
図４は図３よりも長い期間における電圧入力ノードＩＮの電圧波形ｗ１と電圧出力ノードＯＵＴの電圧波形ｗ２を示す図である。図４における電圧波形ｗ１も電圧レベルをスケーリングして表示している。図４の波形図はシミュレーションの結果を示している。
【００３０】
図４の例では、電圧入力ノードＩＮの電圧は、周期的に変化する交流電圧であり、図４の電圧波形ｗ１を見ればわかるように、各サイクルの立ち上がり時にサージ電圧が発生している。図１のピークホールド回路１は、図４に示すようにサージ電圧のピーク値を保持する。
【００３１】
なお、図４では、電圧入力ノードＩＮに入力される電圧が立ち下がるタイミングで、電圧出力ノードＯＵＴの電圧が保持電圧からわずかに下がっている。これは、第２整流素子Ｄ2の寄生容量による影響である。本来的には電圧入力ノードＩＮの電圧の変化によらず、保持電圧を継続して維持するのが望ましい。保持電圧が周期的に下がることに対する対策は、後述する。
【００３２】
図４はシミュレーション結果であったのに対して、図５は実験結果による電圧入力ノードＩＮと電圧出力ノードＯＵＴの電圧波形図である。図５は、ピークホールド回路１の電圧入力ノードＩＮに電圧を供給する主回路（例えば電力変換器）内のパワートランジスタのゲート電圧Ｖg波形ｗ３とドレイン電流Ｉd波形ｗ４も示している。図５に示すように、主回路内のスイッチングトランジスタのゲート電圧Ｖgとドレイン電流Ｉdの変化に同期して、電圧入力ノードＩＮの電圧が変化し、電圧が変化する際にサージ電圧とリンギングが生じる。図５の電圧入力ノードＩＮの電圧波形ｗ１も、電圧レベルをスケーリングして表示している。
【００３３】
図６は図５の電圧入力ノードＩＮと電圧出力ノードＯＵＴの電圧波形を拡大した図である。図６は、電圧入力ノードＩＮに１．８ｋＶの直流電圧が入力される場合に、電圧の立ち上がり時に２．５ｋＶのサージ電圧が発生する例を示している。また、電圧の立ち上がり時からしばらくの間はリンギングが生じている。図６に示すように、図１のピークホールド回路１によれば、電圧入力ノードＩＮの電圧にサージ電圧が生じた場合は、サージ電圧のピーク値を保持して電圧出力ノードＯＵＴから出力する。また、電圧入力ノードＩＮの電圧がリンギングにより変動する場合であっても、電圧出力ノードＯＵＴの電圧は、電圧変化点からしばらく経つとリンギングの影響を受けることなく安定した電圧レベルになる。
【００３４】
図７は一比較例によるピークホールド回路１０の回路図である。図７のピークホールド回路１０は、図１のピークホールド回路１から第２キャパシタＣ2を省略した構成である。図８は図７のピークホールド回路１０の電圧入力ノードＩＮと電圧出力ノードＯＵＴの電圧波形図である。図９は図７の一部の電圧波形を拡大した図である。
【００３５】
図７のピークホールド回路１０は、電圧入力ノードＩＮの電圧が上昇したときに、電圧入力ノードＩＮから第１キャパシタＣ1に流れる電流は、第２整流素子Ｄ2を通って第３キャパシタＣ3に流れる。第３キャパシタＣ3に蓄積された電荷は、第２整流素子Ｄ2があるために電圧入力ノードＩＮ側に放電できないため、図８に示すように電圧入力ノードＩＮの電圧が周期的に変化する場合には、各サイクルごとに、第３キャパシタＣ3の両端電圧が段階的に上昇していく。したがって、電圧入力ノードＩＮの電圧に含まれるサージ電圧だけを保持して電圧出力ノードＯＵＴから出力することはできない。よって、図７のピークホールド回路１０は、サージ電圧を正確に検出できない。
【００３６】
また、図９の拡大図に示すように、電圧入力ノードＩＮの電圧がリンギングにより変動すると、第３キャパシタＣ3に蓄積される電荷が増大して、電圧出力ノードＯＵＴの電圧がより高くなる。このため、電圧入力ノードＩＮの電圧がリンギングにより変動する場合と変動しない場合で、電圧出力ノードＯＵＴの電圧レベルに差異が生じる。
【００３７】
図７の一比較例によるピークホールド回路１０と比べて、本実施形態によるピークホールド回路１は、電圧入力ノードＩＮの電圧が上昇した場合に、電圧入力ノードＩＮから第１キャパシタＣ1に流れる電流を第２キャパシタＣ2に流れるようにしている。このため、第２キャパシタＣ2にサージ電圧に応じた電荷を蓄積することができる。第２キャパシタＣ2の両端電圧が高くなりすぎると、第２整流素子Ｄ2を介して第３キャパシタＣ3に電荷を蓄積する。電圧入力ノードＩＮの電圧が低くなると、第２キャパシタＣ2の蓄積電荷は、第１キャパシタＣ1と電圧入力ノードＩＮを介して放電されるが、第３キャパシタＣ3の蓄積電荷は、第２整流素子Ｄ2があるために放電されない。その後に電圧入力ノードＩＮの電圧が上がった場合には、第２キャパシタＣ2に再び電荷が蓄積される。よって、第３キャパシタＣ3は電圧入力ノードＩＮのサージ電圧に応じた電荷を保持し続け、電圧出力ノードＯＵＴの電圧が段階的に上昇するおそれはない。
【００３８】
また、電圧入力ノードＩＮの電圧がリンギングにより変動する場合であっても、上述した式（４）を満たすように、第１〜第３キャパシタＣ1〜Ｃ3の容量を設定することで、電圧出力ノードＯＵＴの電圧はリンギングの影響を受けなくなる。
【００３９】
このように、図１のピークホールド回路１は、図７の一比較例によるピークホールド回路１０に第２キャパシタＣ2を追加しただけの簡易な回路でありながら、電圧入力ノードＩＮに入力されるサージ電圧のピーク値を正確に保持して電圧出力ノードＯＵＴから出力できる。本実施形態によれば、電圧入力ノードＩＮに入力される電圧が周期的に変化しても、電圧出力ノードＯＵＴの電圧が段階的に上昇するおそれはない。また、電圧入力ノードＩＮの電圧がリンギングにより変動しても、第１〜第３キャパシタＣ1〜Ｃ3の容量を最適化することで、電圧出力ノードＯＵＴの電圧がリンギングによる影響を受けないようにすることができる。
【００４０】
上述したように、図１のピークホールド回路１は、電圧入力ノードＩＮのサージ電圧を正確に保持して出力できるため、ピークホールド回路１の出力電圧をＡＤ変換するタイミングに余裕を持たせることができる。すなわち、電圧入力ノードＩＮの電圧のパルス幅がＰＷＭ制御により変動する場合であっても、ピークホールド回路１の出力電圧を余裕を持ってＡＤ変換することができる。
【００４１】
（第２の実施形態）
第２の実施形態は、電圧出力ノードＯＵＴの電圧から第１整流素子Ｄ1の順方向電圧分を補償するものである。
【００４２】
上述した式（２）と式（３）に示したように、電圧出力ノードＯＵＴの電圧は、第１整流素子Ｄ1の順方向電圧分だけ低い電圧になる。これは、第１キャパシタＣ1と第２キャパシタＣ2の接続ノードｎ１に、第１整流素子Ｄ1のカソードが接続されているためである。電圧入力ノードＩＮの電圧が下がると、第１キャパシタＣ1の蓄積電荷が放電されて、第１キャパシタＣ1と第２キャパシタＣ2との接続ノードｎ１の電圧は負電圧にまで下がる。より詳細には、接続ノードｎ１は、基準電圧ノードＧＮＤの電圧（以下、接地電圧）よりも第１整流素子Ｄ1の順方向電圧分だけ低い電圧になる。この影響で、その後に電圧入力ノードＩＮの電圧が上昇したときにも、電圧出力ノードＯＵＴの電圧は、第１整流素子Ｄ1の順方向電圧分だけ低い電圧になる。
【００４３】
電圧入力ノードＩＮの電圧が下がったときに、第１キャパシタＣ1及び第２キャパシタＣ2の接続ノードｎ１の電圧が接地電圧になるような制御を行えば、上述した式（２）と式（３）における第１整流素子Ｄ1の順方向電圧分の電圧降下を補償することができる。
【００４４】
図１０Ａは第１整流素子Ｄ1の順方向電圧分の電圧降下を補償する第１例を示す回路図である。図１０Ａのピークホールド回路１は、第１整流素子Ｄ1のアノードとカソード間に並列に接続されるスイッチ１１と、スイッチ１１を制御する切替制御部１２とを備えている。このスイッチ１１は、電圧入力ノードＩＮの電圧が下がり始めるタイミングでオンし、電圧入力ノードＩＮの電圧が上がり始める前にオフする。スイッチ１１がオンすると、第１整流素子Ｄ1のカソードに繋がる接続ノードｎ１の電圧は強制的に接地電圧になる。よって、第１整流素子Ｄ1の順方向電圧分の電圧降下を補償でき、式（２）と式（３）の右辺の−ＶｆD1項をなくすことができる。
【００４５】
図１０Ｂは第１整流素子Ｄ1の順方向電圧分の電圧降下を補償する第２例を示す回路図である。図１０Ｂでは、図１０Ａの第１整流素子Ｄ1とスイッチ１１をＮ型ＭＯＳトランジスタ１３で代用するものである。Ｎ型ＭＯＳトランジスタ１３はボディダイオードを内蔵している。このボディダイオードを第１整流素子Ｄ1として利用しつつ、ゲート電圧を制御することで、電圧入力ノードＩＮの電圧が下がり始めるタイミングで、Ｎ型ＭＯＳトランジスタ１３のドレイン電圧を接地電圧に設定することができる。
【００４６】
図１０Ｃは第１整流素子Ｄ1の順方向電圧分の電圧降下を補償する第３例を示す回路図である。図１０Ｃのピークホールド回路１は、Ｎ型ＭＯＳトランジスタ１４を備えており、ボディダイオードだけでなく、Ｎ型ＭＯＳトランジスタ１４の寄生容量を第２キャパシタＣ2の代わりに利用する。図１０Ｃの場合、図１の第２整流素子Ｄ2と第２キャパシタＣ2を省略できる。
【００４７】
このように、第２の実施形態では、電圧入力ノードＩＮの電圧が下がったときに、第１キャパシタＣ1及び第２キャパシタＣ2の接続ノードｎ１の電圧が第１整流素子Ｄ1の順方向電圧分だけ接地電圧よりも低下することを補償するために、電圧入力ノードＩＮの電圧が下がったタイミングに同期して、接続ノードｎ１を接地電圧に強制的に設定する。これにより、電圧出力ノードＯＵＴの電圧が第１整流素子Ｄ1の順方向電圧分だけ低下するという問題が起きなくなり、電圧出力ノードＯＵＴは、電圧入力ノードＩＮに入力されたサージ電圧のピーク値をより正確に保持できる。
【００４８】
（第３の実施形態）
第３の実施形態は、電圧入力ノードＩＮの電圧が下がったときに、その電圧に引きづられて、電圧出力ノードＯＵＴの電圧が一時的に低下することを防止するものである。
【００４９】
図１１は第３の実施形態によるピークホールド回路１の回路図である。図１１のピークホールド回路１は、図１の構成に加えて、第３整流素子Ｄ3と第４キャパシタＣ4を備えている。第３整流素子Ｄ3のアノードは、第２整流素子Ｄ2のカソードと第３キャパシタＣ3の接続ノードｎ２に接続されている。第４キャパシタＣ4は、第３整流素子Ｄ3のカソードと基準電圧ノードＧＮＤとの間に接続されている。
【００５０】
第３整流素子Ｄ3のカソードから、電圧入力ノードＩＮに入力された電圧のピーク値が出力される。図１１では、第３整流素子Ｄ3のカソードに電圧出力ノードＯＵＴを接続しているが、電圧出力ノードＯＵＴを第３整流素子Ｄ3のカソードに接続することは必ずしも必須ではない。例えば、第３整流素子Ｄ3のカソードに別の整流素子のアノードを接続し、その別の整流素子のカソードに第１〜第４キャパシタＣ1〜Ｃ4とは別個のキャパシタを接続するとともに、電圧出力ノードＯＵＴを接続してもよい。
【００５１】
図１１のピークホールド回路１では、第２整流素子Ｄ2と第３キャパシタＣ3の後段側に、第３整流素子Ｄ3と第４キャパシタＣ4を接続しているため、寄生容量による影響を図１のピークホールド回路１よりも小さくでき、電圧入力ノードＩＮの電圧が低下しても、電圧出力ノードＯＵＴの電圧が低下しなくなり、サージ電圧のピーク値を安定して保持できる。
【００５２】
（第４の実施形態）
第４の実施形態は、電圧出力ノードＯＵＴの電圧低下を差動増幅器で補償するものである。
図１２は第４の実施形態によるピークホールド回路１の回路図である。図１２のピークホールド回路１は、第２整流素子Ｄ2のカソードと電圧出力ノードＯＵＴとの間に接続される電圧補償回路２を備えている。
【００５３】
電圧補償回路２は、差動増幅器３と、第４整流素子Ｄ4と、第５キャパシタＣ5とを有する。差動増幅器３は、第２整流素子Ｄ2のカソード電圧と帰還電圧との差電圧に応じた電圧を出力する。差動増幅器３は、オペアンプＩＣなどで構成可能である。第４整流素子Ｄ4は、差動増幅器３の出力ノードに接続されるアノードを有する。第５キャパシタＣ5は、第４整流素子Ｄ4のカソードと基準電圧ノードＧＮＤとの間に接続されている。第５キャパシタＣ5の蓄積電荷に応じた帰還電圧が差動増幅器３に入力される。
【００５４】
電圧補償回路２は、電圧入力ノードＩＮの電圧が変化する周期が短くても、電圧補償を行う周期を長くすることができる。よって、差動増幅器３としては、低速なオペアンプを用いることができる。
【００５５】
図１３は図１２のピークホールド回路１の電圧入力ノードＩＮと電圧出力ノードＯＵＴの電圧波形図である。電圧出力ノードＯＵＴの電圧を差動増幅器３で帰還制御することで、電圧入力ノードＩＮの電圧が周期的に下がっても、それに追随して電圧出力ノードＯＵＴの電圧が下がるおそれがなくなる。よって、図１２のピークホールド回路１は、電圧入力ノードＩＮのサージ電圧のピーク値を安定に保持し続けることができる。
【００５６】
このように、第４の実施形態では、第２整流素子Ｄ2のカソード側に電圧補償回路２を接続して、電圧出力ノードＯＵＴの保持電圧を維持するように帰還制御を行うため、電圧入力ノードＩＮの電圧が周期的に下がったとしても、その影響で電圧出力ノードＯＵＴの電圧が低下するという不具合を防止できる。
【００５７】
（第５の実施形態）
第５の実施形態は、第１〜第４の実施形態のいずれかによるピークホールド回路１を内蔵する電力変換器に関するものである。
【００５８】
図１４は電力変換器４の第１例の回路図である。図１４の電力変換器４は、電力変換を行う電力変換回路５と、第１〜第４の実施形態のいずれかによるピークホールド回路１とを備えている。
【００５９】
電力変換回路５は、直流電圧を交流電圧に変換する動作を行う。電力変換回路５は、直流電源６と、キャパシタＣ6と、ハイサイド側トランジスタＱ１と、ローサイド側トランジスタＱ２と、これらトランジスタＱ１，Ｑ２のゲート電圧を制御するゲート制御部７とを有する。
【００６０】
電力変換回路５は、ハイサイド側トランジスタＱ１とローサイド側トランジスタＱ２が交互にオン／オフすることで、直流電圧を交流電圧に変換するが、これらトランジスタがスイッチングする際に大きなサージ電圧が発生することがある。サージ電圧の大きさによっては、電力変換回路５で生成された交流電圧を利用するモータ等が故障したり、ＥＭＩノイズが発生したりする。そこで、図１４のピークホールド回路１は、サージ電圧のピーク値を保持する動作を行う。ピークホールド回路１が保持したサージ電圧のピーク値は、デジタル化した後に不図示の記憶部等に逐次記憶しておき、事後的にサージ電圧のピーク値を解析できるようにしてもよい。
【００６１】
図１５は電力変換器４の第２例の回路図である。図１５の電力変換器４は、図１４の構成に加えて、ＡＤ変換器８と、帰還制御部９とを備えている。
【００６２】
ＡＤ変換器８は、ピークホールド回路１の出力電圧をデジタル信号に変換する。帰還制御部９は、ＡＤ変換器８で変換されたデジタル信号に基づいて、サージ電圧を抑えるためのゲート制御信号を生成する。帰還制御部９から出力されたゲート制御信号は、ゲート制御部７に入力される。ゲート制御部７は、ゲート制御信号に基づいて、サージ電圧が抑制されるように、ハイサイド側トランジスタＱ１とローサイド側トランジスタＱ２のゲート電圧を制御する。
【００６３】
図１４と図１５は第１〜第４の実施形態によるピークホールド回路１を利用する機器の一例にすぎない。第１〜第４の実施形態によるピークホールド回路１は、サージ電圧を出力する可能性のある種々の機器に内蔵又は接続することができる。
【００６４】
このように、第５の実施形態では、サージ電圧を出力する可能性のある種々の機器に、第１〜第４の実施形態のいずれかによるピークホールド回路１を内蔵又は接続することにより、機器から出力されたサージ電圧を正確に保持して出力することができる。よって、サージ電圧が正常な範囲内か否かを調べる保守点検を行ったり、サージ電圧の大きさに応じて機器を帰還制御することが可能となる。
【００６５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６６】
１  ピークホールド回路、Ｃ1  第１キャパシタ、Ｃ2  第２キャパシタ、Ｃ3  第３キャパシタ、Ｄ1  第１整流素子、Ｄ2  第２整流素子、２  電圧補償回路、３  差動増幅器、５  電力変換回路、６  直流電源、７  ゲート制御部、８  ＡＤ変換器、９  帰還制御部、１１  スイッチ、１２  切替制御部
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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