(57)【要約】【課題】  画質を向上できる光電変換装置を提供することを目的とする。【解決手段】  本発明に係る光電変換装置の１つの側面は、信号電荷を生成する光電変換領域を備え、前記光電変換領域で生成された前記信号電荷に基づく信号を読み出すときに、前記信号電荷によるアヴァランシェ増倍を用いて前記信号を読み出す第１の読み出しと、前記信号電荷の少なくとも一部に対してアヴァランシェ増倍を起こさずに前記信号を読み出す第２の読み出しとを選択的に行う読み出し部を備える。【選択図】  図２
2020162109.tif 000002
【特許請求の範囲】
【請求項１】
信号電荷を生成する光電変換領域を備え、
前記光電変換領域で生成された前記信号電荷に基づく信号を読み出すときに、前記信号電荷によるアヴァランシェ増倍を用いて前記信号を読み出す第１の読み出しと、前記信号電荷の少なくとも一部に対してアヴァランシェ増倍を起こさずに前記信号を読み出す第２の読み出しとを選択的に行う読み出し部を備える光電変換装置。
【請求項２】
前記読み出し部は、所定の期間に前記光電変換領域で生成された前記信号電荷の第１の部分に対して前記第１の読み出しを行い、前記所定の期間に前記光電変換領域で生成された前記信号電荷の第２の部分に対して前記第２の読み出しを行うことを特徴とする請求項１に記載の光電変換装置。
【請求項３】
前記読み出し部は、第１の期間に前記光電変換領域で生成された前記信号電荷の全部に対して前記第１の読み出しを行い、前記第１の期間とは別の第２の期間に前記光電変換領域で生成された前記信号電荷の全部に対して前記第２の読み出しを行う請求項１又は２に記載の光電変換装置。
【請求項４】
前記読み出し部は、前記光電変換領域で生成された前記信号電荷の量に応じて、前記第１の読み出しを行うか前記第２の読み出しを行うかを選択することを特徴とする請求項１乃至３のいずれか１項に記載の光電変換装置。
【請求項５】
前記光電変換領域で生成された前記信号電荷が所定量より少ない場合に、前記信号電荷の全部に対して前記第１の読み出しを行うことを特徴とする請求項４に記載の光電変換装置。
【請求項６】
前記所定量は前記光電変換領域の飽和電荷量であることを特徴とする請求項５に記載の光電変換装置。
【請求項７】
前記光電変換領域で生成された前記信号電荷が所定量を超える場合に、前記信号電荷の前記所定量に相当する第１の部分に対して前記第１の読み出しを行い、前記信号電荷の前記第１の部分とは別の第２の部分に対して前記第２の読み出しを行うことを特徴とする請求項１乃至３のいずれか１項に記載の光電変換装置。
【請求項８】
電荷蓄積領域を備え、
前記第２の部分は前記光電変換領域から溢れて前記電荷蓄積領域に蓄積された前記信号電荷であることを特徴とする請求項７に記載の光電変換装置。
【請求項９】
前記読み出し部は、モードの切り替えに応じて、前記第１の読み出しを行うか前記第２の読み出しを行うかを選択することを特徴とする請求項３に記載の光電変換装置。
【請求項１０】
前記読み出し部は、前記第１の読み出しを行う第１の読み出し部と、前記第２の読み出しを行う第２の読み出し部を含むことを特徴とする請求項１乃至９のいずれか１項に記載の光電変換装置。
【請求項１１】
前記第２の読み出し部は、フローティングディフュージョンと、ソースフォロワトランジスタと、を備えることを特徴とする請求項１０に記載の光電変換装置。
【請求項１２】
前記読み出し部は１つの読み出し部からなり、
前記読み出し部が、前記第１の読み出しと前記第２の読み出しとを行うことを特徴とする請求項１乃至９のいずれか１項に記載の光電変換装置。
【請求項１３】
前記光電変換領域は、前記信号電荷と同じ第１極性のキャリアを多数キャリアとし、前記信号電荷を蓄積する第１導電型の第１半導体領域を含み、
前記読み出し部は、
第２極性のキャリアを多数キャリアとする第２導電型の第２半導体領域と、
前記第１半導体領域から前記信号電荷が転送される前記第１導電型の第３半導体領域と、を含み、
少なくとも前記信号電荷が前記第３半導体領域に転送されるときに、前記信号電荷による前記アヴァランシェ増倍を生じさせるための逆バイアス電圧が、前記第２半導体領域と前記第３半導体領域との間に印加され、
前記第１半導体領域と前記第３半導体領域との間に、前記第１半導体領域にある前記信号電荷に対して前記逆バイアス電圧よりも低い高さのポテンシャル障壁が形成され、
前記ポテンシャル障壁の高さを制御することにより、前記第１半導体領域から前記第３半導体領域に前記信号電荷を転送して前記第１の読み出しを行うことを特徴とする請求項１乃至１２のいずれか１項に記載の光電変換装置。
【請求項１４】
前記第１導電型の第４半導体領域を備え、
前記第１半導体領域から前記第４半導体領域に転送された前記信号電荷に対して前記第２の読み出しを行うことを特徴とする請求項１３に記載の光電変換装置。
【請求項１５】
前記第３半導体領域は、前記第４半導体領域よりも不純物濃度が低いことを特徴とする請求項１４に記載の光電変換装置。
【請求項１６】
前記第１半導体領域が前記信号電荷を蓄積しているときの前記第１半導体領域と前記第３半導体領域との間にあるポテンシャル障壁の高さは、前記第１半導体領域と前記第４半導体領域との間にあるポテンシャル障壁の高さよりも高いことを特徴とする請求項１４又は１５に記載の光電変換装置。
【請求項１７】
前記信号電荷が前記第３半導体領域に転送されているときの前記第１半導体領域と前記第３半導体領域との間にあるポテンシャル障壁の高さは、前記第１半導体領域と前記第４半導体領域との間にあるポテンシャル障壁の高さよりも低いことを特徴とする請求項１６に記載の光電変換装置。
【請求項１８】
前記第１導電型の第５半導体領域を備え、
前記第４半導体領域に転送された前記信号電荷は前記第５半導体領域に転送されて読み出されることを特徴とする請求項１６又は１７に記載の光電変換装置。
【請求項１９】
平面視において前記第４半導体領域と前記第５半導体領域との間にはゲート電極が配されており、
前記ゲート電極に供給される電位が変化することにより前記第４半導体領域から前記第５半導体領域への信号電荷の転送が行われることを特徴とする請求項１８に記載の光電変換装置。
【請求項２０】
前記第５半導体領域に接続されたソースフォロワトランジスタと、
前記第４半導体領域とＰＮ接合を構成する前記第２導電型の第６半導体領域と、を備え、
前記ソースフォロワトランジスタの電源電圧と前記第４半導体領域および前記第６半導体領域の間に印加される逆バイアス電圧とは、いずれも前記信号電荷が前記第３半導体領域に転送されるときに前記第２半導体領域と前記第３半導体領域との間に印加される前記逆バイアス電圧よりも小さいことを特徴とする請求項１８又は１９に記載の光電変換装置。
【請求項２１】
前記第４半導体領域に転送された前記信号電荷は、前記第３半導体領域を介して読み出されることを特徴とする請求項１４乃至１７のいずれか１項に記載の光電変換装置。
【請求項２２】
平面視において前記第４半導体領域と前記第３半導体領域との間にはゲート電極が配されており、
前記ゲート電極に供給される電位が変化することにより前記第４半導体領域から前記第３半導体領域への信号電荷の転送が行われることを特徴とする請求項２１に記載の光電変換装置。
【請求項２３】
前記第４半導体領域に転送された前記信号電荷を前記第３半導体領域から読み出すときに、前記信号電荷に対してアヴァランシェ増倍を起こさない逆バイアス電圧が、前記２半導体領域と前記第３半導体領域との間に印加されることを特徴とする請求項２１又は２２に記載の光電変換装置。
【請求項２４】
前記第２の読み出しで読み出したアナログ信号に対してアナログデジタル変換を行うＡＤ変換部を備えることを特徴とする請求項１乃至２３のいずれか１項に記載の光電変換装置。
【請求項２５】
前記第１の読み出しにおけるアヴァランシェ増倍により生起するアヴァランシェ電流の生起回数をカウントする回路手段を備えることを特徴とする請求項１乃至２４のいずれか１項に記載の光電変換装置。
【請求項２６】
前記回路手段から得られる第１のカウント値と、
前記第２の読み出しで読み出したアナログ信号に対してアナログデジタル変換を行うＡＤ変換部から得られる第２のカウント値と、を加算する加算処理を行うことを特徴とする請求項２５に記載の光電変換装置。
【請求項２７】
前記加算処理において、前記第１のカウント値の変換ゲインと前記第２のカウント値の変換ゲインとが同じであることを特徴とする請求項２６に記載の光電変換装置。
【請求項２８】
前記加算処理において、第１のカウント値および第２のカウント値の少なくとも一方のカウント値に対して変換ゲインの差に基づく補正を行うことを特徴とする請求項２６又は２７に記載の光電変換装置。
【請求項２９】
前記補正は、ソースフォロワによる出力信号電圧を１つの信号電荷あたりのソースフォロワ出力分で除算した値であることを特徴とする請求項２８に記載の光電変換装置。
【請求項３０】
前記第４半導体領域は、オーバーフロードレインであり、
前記第２の読み出し部は、前記オーバーフロードレインの電位に応じて作動するインバータとデジタルカウンタとを備えることを特徴とする請求項１４乃至１７のいずれか１項に記載の光電変換装置。
【請求項３１】
光電変換により生成された信号電荷が蓄積され、前記信号電荷と同じ第１極性のキャリアを多数キャリアとする第１導電型の第１半導体領域と、
前記第１導電型の第３半導体領域と、
前記第１導電型の第４半導体領域と、を備え、
前記第１半導体領域から前記第３半導体領域に前記信号電荷の少なくとも一部を転送してアヴァランシェ増倍を用いて読み出す第１読み出し経路と、
前記第１半導体領域から前記第４半導体領域に前記信号電荷の少なくとも一部を転送して前記信号電荷に対してアヴァランシェ増倍を起こさずに読み出す第２読み出し経路と、を備える光電変換装置。
【請求項３２】
前記信号電荷が所定量より少ない場合に、前記信号電荷の全部を前記第１読み出し経路から読み出すことを特徴とする請求項３１に記載の光電変換装置。
【請求項３３】
前記信号電荷が前記所定量を超える場合に、前記信号電荷の前記所定量に相当する第１の部分が前記第１半導体領域に蓄積され、そして、前記第１の部分が前記第１読み出し経路から読み出され、前記信号電荷の前記第１の部分とは別の第２の部分は前記第２読み出し経路から読み出されることを特徴とする請求項３２に記載の光電変換装置。
【請求項３４】
請求項１乃至３３のいずれか１項に記載の光電変換装置と、
前記光電変換装置から出力される信号を処理する信号処理部と、を有することを特徴とする光電変換システム。
【請求項３５】
移動体であって、
請求項１乃至３３のいずれか１項に記載の光電変換装置と、
前記光電変換装置からの信号に基づく視差画像から、対象物までの距離情報を取得する距離情報取得手段と、
前記距離情報に基づいて前記移動体を制御する制御手段と、を有することを特徴とする移動体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は光電変換装置に関する。
【背景技術】
【０００２】
下記の特許文献１には、アヴァランシェ増倍により信号を読み出す高感度画素と、アヴァランシェ増倍を生じさせずに信号を読み出す低感度画素と、を備える光電変換装置が開示されている。特許文献１では、画素ごとに光電変換領域が設けられている。そして、低感度画素の光電変換領域で生成された信号電荷から得られる信号と、高感度画素の光電変換領域で生成された信号電荷から得られる信号とを合成した合成信号を出力する動作を含む。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２６６５５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１は、画質を向上できる余地がある。上述の通り、特許文献１では、高感度画素の光電変換領域と低感度画素の光電変換領域とが分けて配されている。そして、高感度画素で生成される信号電荷のうち所定量を超える信号電荷は読み出すことができず、廃棄される。つまり、高感度画素から得られる信号量が低下することになる。特に、高感度画素にある程度の光が照射された場合は、廃棄される信号電荷が増えるため、高感度画素から得られる信号量の低下が顕著になる。その結果、従来技術では、画質が低下する可能性がある。
【課題を解決するための手段】
【０００５】
本発明に係る光電変換装置の１つの側面は、信号電荷を生成する光電変換領域を備え、前記光電変換領域で生成された前記信号電荷に基づく信号を読み出すときに、前記信号電荷によるアヴァランシェ増倍を用いて前記信号を読み出す第１の読み出しと、前記信号電荷の少なくとも一部に対してアヴァランシェ増倍を起こさずに前記信号を読み出す第２の読み出しとを選択的に行う読み出し部を備える。
【０００６】
本発明に係る光電変換装置の１つの側面は、光電変換により生成された信号電荷が蓄積され、前記信号電荷と同じ第１極性のキャリアを多数キャリアとする第１導電型の第１半導体領域と、前記第１導電型の第３半導体領域と、前記第１導電型の第４半導体領域と、を備え、前記第１半導体領域から前記第３半導体領域に前記信号電荷の少なくとも一部を転送してアヴァランシェ増倍を用いて読み出す第１読み出し経路と、前記第１半導体領域から前記第４半導体領域に前記信号電荷の少なくとも一部を転送して前記信号電荷に対してアヴァランシェ増倍を起こさずに読み出す第２読み出し経路と、を備える。
【発明の効果】
【０００７】
画質を向上できる光電変換装置を提供することを目的とする。
【図面の簡単な説明】
【０００８】
【図１】第一の実施形態の画素の平面レイアウト図
【図２】第一の実施形態の画素の断面構造図
【図３】第一の実施形態の画素の読み出し回路図
【図４】第一の実施形態の画素の動作を説明するポテンシャル図
【図５】第一の実施形態の画素の信号読み出し動作タイミング図
【図６】第一の実施形態の画素の動作を説明するポテンシャル図
【図７】第一の実施形態の画素信号合成のアルゴリズム図
【図８】第一の実施形態の光電変換装置の概略図
【図９】第二の実施形態の画素の平面レイアウト図
【図１０】第二の実施形態の画素の断面構造図
【図１１】第二の実施形態の画素の読み出し回路図
【図１２】第二の実施形態の画素の動作を説明するポテンシャル図
【図１３】第二の実施形態の画素の信号読み出し動作タイミング図
【図１４】第三の実施形態の画素の平面レイアウト図
【図１５】第三の実施形態の画素の断面構造図
【図１６】第三の実施形態の画素の動作を説明するポテンシャル図
【図１７】第三の実施形態の画素の信号読み出し動作タイミング図
【図１８】第三の実施形態の画素の信号読み出し動作タイミング図
【図１９】第四の実施形態の画素の平面レイアウト図
【図２０】第四の実施形態の画素の断面構造図
【図２１】第四の実施形態の画素の読み出し回路図
【図２２】第四の実施形態の画素の信号読み出し動作タイミング図
【図２３】第五の実施形態の光電変換システムの概略構成を示すブロック図
【図２４】第六の実施形態の光電変換システム及び移動体の構成例を示す図
【発明を実施するための形態】
【０００９】
以下に示す形態は、本発明の技術思想を具体化するためのものであって、本発明を限定するものではない。なお、各図面が示す部材の大きさや位置関係は、説明を明確にするために誇張していることがある。以下の説明において、同一の構成については同一の番号を付して説明を省略する。
【００１０】
以下の説明において信号キャリア（信号電荷）は電子とする。第１極性のキャリアを多数キャリアとする第１導電型の半導体領域はＮ型半導体領域であり、第２極性のキャリアを多数キャリアとする第２導電型の半導体領域はＰ型半導体領域である。よってフォトダイオード（以下ＰＤと称する）の信号電荷蓄積領域はＮ型半導体領域であり、画素のＭＯＳトランジスタはＮ型とする。むろん信号キャリアをホールとして、Ｐ型、Ｎ型の極性を逆にしても本発明は成り立つ。
【００１１】
以下の各実施形態における光電変換装置は、図８に示すように、２次元状に配列された画素４７を有する。各画素４７の光電変換領域が形成される第１半導体基板１００と、画素４７の読み出し回路が形成される第２半導体基板１１０と、が積層された構造としている。また、第１半導体基板１００と第２半導体基板１１０との間には配線層が形成され、第１半導体基板１００の配線層が設けられている側とは反対の側から光が入射する、いわゆる裏面入射型構造としている。しかし、むろんのこと発明自体はそのような構造に限定されるわけではない。例えば、第１半導体基板１００が、画素４７の光電変換領域と読み出し回路とを含んでいてもよい。
【００１２】
以下の各実施形態では、半導体基板において、配線層が形成される側の面を表面と称し、配線層が形成される側とは反対側の面を裏面と称する。
【００１３】
［第一の実施形態］
図１は第一の実施形態を表し、第２半導体基板１１０が配される表面側から、第１半導体基板１００を見たときの画素の平面レイアウト図である。同図では２つの画素が示されており、それぞれの画素が個別に有する構成と、２つの画素が共有する構成とがある。
【００１４】
図１において、各画素が、入射する光を受けて発生した信号電子を蓄積するフォトダイオード（以下、ＰＤ）１、ＰＤ１に蓄積しきれずにあふれた信号電子を受けて蓄積する電荷蓄積領域２、アヴァランシェダイオード１２を個別に有する。ＰＤ１、アヴァランシェダイオード１２、およびアヴァランシェダイオード１２のカソード１３は平面視で重なるように半導体基板１００に配されている。電荷蓄積領域２はＮ型半導体領域で形成される。そして、２つの画素が、各画素の電荷蓄積領域２に蓄積した電子が転送されるフローティングディフュージョン３（以下、ＦＤ）を共有する。各画素は電荷蓄積領域２に蓄積した電子をＦＤ３に転送するための転送ゲート４を有する。また、２つの画素は、ＦＤ３とは別の場所にあるＦＤ５、ＦＤ３をリセットするリセットトランジスタのゲート６、電源電圧ＶＤＤが供給されるドレイン７、信号電荷を増幅するためのソースフォロワトランジスタのゲート８、ソースフォロワトランジスタのソース９、ソースフォロワを選択するための選択トランジスタのゲート１０、および、選択トランジスタのソースとなる画素の信号出力部１１も共有する。直接図示されていないが、ＦＤ３とＦＤ５、ゲート８とは配線で電気的に接続されており、第一の実施形態は、２画素でひとつのＦＤを共有するＣＭＯＳセンサの構成を含む。また、信号出力部１１には電荷蓄積領域２の信号電荷の読み出しによるアナログ電圧信号が出力される。各トランジスタは、例えば、ＭＯＳトランジスタで構成される。
【００１５】
図２は図１におけるＡ−Ｂ断面を表す。図２に示すように、半導体基板１００は、ＰＤ１、電荷蓄積領域２、アヴァランシェダイオード１２を備える。ＰＤ１は、半導体基板１００の裏面側に形成されるＰ型半導体領域１５、Ｐ型半導体領域１９、光電変換された信号電荷を蓄積するＮ型半導体領域１６（第１半導体領域）により形成される。電荷蓄積領域２は、Ｎ型半導体領域（第４半導体領域）により形成される。電荷蓄積領域２と、半導体基板１００の表面との間にはＰ型半導体領域２１が形成されていて、電荷蓄積領域２とＰ型半導体領域２１とによりＰＮ接合面が構成されている。これにより、Ｐ型半導体領域２１の界面部で発生する暗電流を低減することができる。
【００１６】
平面視で電荷蓄積領域２と重なる領域にはＮ型半導体領域２０が配されている。Ｎ型半導体領域２０は電荷蓄積領域２の不純物濃度よりも不純物濃度の低い領域である。
【００１７】
アヴァランシェダイオード１２は、半導体基板１００の表面側に配され、カソード１３に相当するＮ型半導体領域（第３半導体領域）、Ｎ型半導体領域２４、カソード１３とＮ型半導体領域１６との間に配されたＰ型半導体領域１９（第２半導体領域）と、により形成される。Ｐ型半導体領域１９は、ＰＤ１の半導体基板１００の裏面からの深さを規定している。Ｎ型半導体領域２４は、カソード１３に相当するＮ型半導体領域よりも低い不純物濃度を有し、且つ、カソード１３とＰ型半導体領域１９との間に配されている。
【００１８】
図２に示すように、Ｎ型半導体領域１６と電荷蓄積領域２０との間には、Ｎ型半導体領域１６とＮ型半導体領域２０との間の一部を分離するためのＰ型半導体領域１７が配されている。
【００１９】
隣接画素間には、Ｐ型半導体領域１８ａとＰ型半導体領域１８ｂが配されている。Ｐ型半導体領域１８ｂは、Ｎ型半導体領域１６と電荷蓄積領域２０との間には配されていない。つまり、Ｎ型半導体領域１６と電荷蓄積領域２０との間には一部分離されない領域（Ｄ部）が形成されている。
【００２０】
図２に示すように、ＰＤ１と電荷蓄積領域２との境目にあたるＤ部は、Ｎ型半導体領域がＰ型半導体領域１７とＰ型半導体領域１９とに挟まれた構造を有する。Ｄ部は、Ｐ型半導体領域１５、１７、１８、１９で囲まれたＮ型半導体領域１６に蓄積された電子にとって、信号電荷蓄積時においては一番ポテンシャル障壁が低い部分となっている。よって、入射光により発生した電子はＮ型半導体領域１６に蓄積されるが、Ｎ型半導体領域１６の飽和信号量を超える電子はＤ部を通って電荷蓄積領域２０に溢れ出て、電荷蓄積領域２に蓄積される。図４及び図６に示すように、信号蓄積動作時において、Ｎ型半導体領域１６とカソード１３との間のポテンシャル障壁の高さＶＡは、Ｎ型半導体領域１６と電荷蓄積領域２との間のポテンシャル障壁ＶＢよりも高くなるように制御されている。したがって、Ｎ型半導体領域１６に所定量以下の信号電荷を蓄積することができ、Ｎ型半導体領域１６の所定量を超えて溢れた信号電荷が、電荷蓄積領域２に転送される。「所定量の信号電荷」とはＮ型半導体領域１６の最大電荷受け入れ量を指す。信号蓄積動作時において、ポテンシャル障壁の高さＶＡは、アヴァランシェ増倍を生じさせる逆バイアス電圧よりも低い。
【００２１】
素子分離領域２６は、画素間の分離、および、画素内の素子間の分離を行う。素子分離領域２６は、例えば絶縁部材により構成される。
【００２２】
本実施形態では、ＦＤ３（第５半導体領域）には、配線２３が接続されている。ＦＤ３、配線２３、および、ソースフォロワトランジスタ（図２では不図示）は第２の読み出し部Ｒ２を構成する。また、アヴァランシェダイオード１２のカソード１３には、配線２５が接続されている。カソード１３、および配線２５は第１の読み出し部Ｒ１を構成する。
【００２３】
本実施形態では、読み出し部Ｒは、読み出し部Ｒ１と読み出し部Ｒ２との２つの読み出し部を有する。読み出し部Ｒ１によるアヴァランシェ増倍を用いて信号を読み出す読み出し（以下、第１の読み出し）と、読み出し部Ｒ２によるアヴァランシェ増倍を起こさずに信号を読み出す読み出し（以下、第２の読み出し）とを選択的に行っている。
【００２４】
本実施形態では、アヴァランシェ増倍させる信号電荷が通る第１の読み出し経路（破線Ｆ−Ｇの経路）と、アヴァランシェ増倍させない信号電荷が通る第２の読み出し経路（破線Ｃ−Ｄ−Ｅの経路）と、が別の経路となっている。
【００２５】
第２の読み出しにおいては、転送ゲート４に供給される電位が変化することにより電荷蓄積領域２からＦＤ３に信号電荷が転送される。図示していないが、Ｐ型半導体領域２１には、所定の電位（例えば接地レベルの電位）が供給されており、図２中の他のＰ型半導体領域もＰ型半導体領域２１との電気的導通により同じ電位となっている。
【００２６】
半導体基板１００の裏面側には、入射光をＮ型半導体領域１６に集光するマイクロレンズ２７が配されている。また配線２５は図８に示す第２半導体基板１１０に形成される配線と電気的に接続されるが、簡単化のため図２では第２半導体基板１１０を省略している。
【００２７】
図３に、配線２５を通してアヴァランシェダイオード１２のカソード１３からの出力を受け取る読み出し回路の回路図を示す。図３に示すように、ＰＤ１、アヴァランシェダイオード１２は第１半導体基板１００に配され、読み出し回路は第２半導体基板１１０に配されている。同図において、読み出し回路は、結合容量２８、入力部がカソード１３と容量結合したインバータ２９、インバータ２９の入力部をリセットするためのＭＯＳトランジスタ３０、インバータ２９の入力部のリセット電位を与えるソース３１、ＭＯＳトランジスタ３０の入力端子３２、抵抗３３、電位制御部３４、出力線３５、各出力線３５と接続されたデジタルカウンタ３６を含む。本実施形態において、デジタルカウンタ３６は、アヴァランシェ増倍により生起するアヴァランシェ電流の生起回数をカウントする回路手段である。図３では、各画素が読み出し回路を含む。これに限らず、複数の画素が図３に示す一部の構成を共有してもよい。例えば、デジタルカウンタ３６を、複数の画素で共有する構成にする場合もありうる。
【００２８】
図４は図２におけるＣ―Ｄ―Ｅにおける信号蓄積動作時のポテンシャルを示す。図２からわかるようにＰＤ１のＮ型半導体領域１６は電荷蓄積領域２に比較してＮ型の不純物濃度が低い。したがって、図４に示すように、Ｎ型半導体領域１６のポテンシャルの底部は電荷蓄積領域２のポテンシャルの底部よりも浅くなっている。またＮ型半導体領域２が蓄積できる最大信号電荷量は電荷蓄積領域１６が蓄積できる最大信号電荷量よりも十分に大きくなるよう不純物濃度等によって構成されることが好ましい。
【００２９】
次に、ＰＤ１および電荷蓄積領域２の信号電荷の読み出し、つまり第１の読み出しと第２の読み出しについて順次説明する。読み出しは基本的に画素配列の各行ごとに順次行われるものとする。
【００３０】
本実施形態では、読み出し部Ｒ１および読み出し部Ｒ２は、発生した信号電荷の量にかかわらず、第１の読み出し、および、第２の読み出しをそれぞれ行う。ここで、所定の期間にＰＤ１で生成された信号電荷が所定量以下の場合、信号電荷の全部が第１の読み出しによって読みだされる。所定の期間にＰＤ１で生成された信号電荷が所定量を超える場合は、信号電荷の一部が第１の読み出しによって読み出され、信号電荷のほかの一部が第２の読み出しによって出力される。このように、ＰＤ１で生成された信号電荷に着目すると、ＰＤ１で生成された信号電荷の量に応じて、第１の読み出しによって読みだされるか、第２の読み出しによって読みだされるかが選択される。
【００３１】
以下では、１つの行に配された少なくとも１つの画素の読み出しについて説明する。
【００３２】
Ｐ型半導体領域１５〜１９の電位は接地レベルとする。まず、電荷蓄積領域２の信号電荷の読み出し（第２の読み出し）については、電荷蓄積領域（Ｎ型半導体領域）２に蓄積された信号電荷は転送ゲート４によってＦＤ３に転送される。そして、ＦＤ３からソースフォロワトランジスタに信号電荷が転送されて信号電荷が読み出される。つまり電荷蓄積領域２の信号電荷に基づく信号の読み出しには、典型的なＣＭＯＳセンサの読み出しが適用される。なお電荷蓄積領域２の信号電荷の読み出しは、信号電荷に対してアヴァランシェ増倍を起こさずに読み出す。よってその読み出しに要する電圧も通常のＣＭＯＳセンサと同レベルとなる。ＦＤ３（Ｎ型半導体領域）に接続されたソースフォロワトランジスタの電源電圧と、電荷蓄積領域２およびＰ型半導体領域２１との間に印加される逆バイアス電圧とは、いずれもアヴァランシェ増倍が生じない電圧となっている。一例として、電荷蓄積領域２とＰ型半導体領域２１の電圧差は、カソード１３とＰ型半導体領域１９の電圧差よりも小さい。また、Ｎ型半導体領域１６と電荷蓄積領域２との間のポテンシャル障壁の高さはアヴァランシェ増倍が生じない高さとなっている。
【００３３】
次に、ＰＤ１の信号電荷の読み出しについて説明する。なお、ＰＤ１の信号電荷の読み出しとは、Ｎ型半導体領域１６の飽和信号量以下の信号電荷（第１の部分）の読み出しを指す。ＰＤ１の信号電荷の読み出しは、Ｎ型半導体領域１６に蓄積された電子を徐々にカソード１３に転送させる。そして、転送された各電子が引き起こすアヴァランシェ電流の生起回数を検知することで信号電子数をカウントする。ＰＤ１の信号電荷の読み出しは、いわゆるＳＰＡＤ（Ｓｉｎｇｌｅ  Ｐｈｏｔｏｎ  Ａｖａｌａｎｃｈｅ  Ｄｉｏｄｅ）動作による。アヴァランシェ電流は大きく、基本的に読み出し回路の入力換算ノイズを実際上無視しうるほどに小さくすることができる。
【００３４】
図５はＰＤ１の信号電荷の読み出しの際の電位の変化を示す図である。図５では、入力端子３２、電位制御部３４、カソード１３、インバータ２９の入力部、出力線３５のそれぞれの電位の変化を示す。
【００３５】
電位制御部３４は、カソード１３に電位を印加している。ＰＤ１の信号電荷の読み出しにおいて、電位制御部３４にはアヴァランシェダイオード１２におけるアヴァランシェ生成電位前後の電位がかけられる。例えば、電位Ｖ０は２０Ｖ、電位Ｖ３は２５Ｖなどである。一方、ＭＯＳトランジスタ３０のソース３１は接地されている。そのため、入力端子３２がＨｉｇｈレベルにあるとき、インバータ２９の入力部の電位は接地レベル（０Ｖ）である。ＰＤ１の信号電荷の読み出しを行わない期間には、入力端子３２は通常Ｈｉｇｈレベルに制御される。そして、結合容量２８の両極において電位のレベルシフトがなされ、インバータ２９側の極はインバータ２９、ＭＯＳトランジスタ３０の動作電圧範囲０Ｖ〜ＶＤＤ（例えば３．３Ｖ）に対応する。
【００３６】
ＰＤ１において電荷を生成している期間は、アヴァランシェが生じない電位Ｖ０が電位制御部３４からカソード１３に印加される。この期間には、入力端子３２はＨｉｇｈレベルである。入力端子３２がＬｏｗレベルになりインバータ２９の入力部が浮遊状態になった後で、電位制御部３４の電位が電位Ｖ０から電位Ｖ３まで徐々に上昇する。それに伴い、インバータ２９の入力部の電位も結合容量２８を通して押し上げられる。
【００３７】
電位制御部３４の電位が電位Ｖ０の時、インバータ２９の入力部の電位は接地レベル（０Ｖ）である。このとき、インバータ２９の出力はＨｉｇｈレベルである。インバータ２９の入力部の電位が０Ｖから変動しても、入力部の電位が所定の電位以下であれば、インバータ２９の出力はＨｉｇｈレベルである。インバータ２９の閾値電位はＶｔとし、入力電位がＶｔを超えるとインバータ２９の出力はＨｉｇｈからＬｏｗに変化する。本実施形態では、制御部３４の電位の変化に伴って、インバータ２９の入力部の電位が閾値電位Ｖｔ以下から閾値電位はＶｔ以上に変化する。電位制御部３４の電位が電位Ｖ１の時、インバータ２９の入力部は閾値Ｖｔになるとする。
【００３８】
電位制御部３４の電位がさらに上昇し、電位制御部３４の電位が電位Ｖ２になった時、Ｎ型半導体領域１６に蓄積された信号電子がカソード１３に相当するＮ型半導体領域に転送され始める。電位Ｖ２は電位Ｖ１よりも大きい必要がある。後に説明でわかるように転送される電子のカウントはインバータ２９の出力がＬｏｗからＨｉｇｈになることで行われるからである。電位制御部３４の電位が電位Ｖ３まで到達した時、インバータ２９の入力電位はＶＤＤ程度になることが望ましい。
【００３９】
また電位Ｖｂｒは、カソード１３およびＰ型半導体領域１９間にブレイクダウン電圧に相当する大きさの逆バイアスが印加されるときの電位制御部３４の電位である。電位制御部３４の電位が電位Ｖｂｒを超えるとアヴァランシェダイオード１２が活性となりアヴァランシェ電流が生じる状態となる。本実施形態では、電位Ｖ１より電位Ｖｂｒが電位Ｖ０に近い。そのため、Ｎ型半導体領域１６からカソード１３への信号電荷の転送が開始される前に、カソード１３およびＰ型半導体領域１９間の逆バイアス電圧がブレイクダウン電圧を超えている。
【００４０】
図６はＮ型半導体領域１６に蓄積された信号電荷がカソード１３に転送される時の様子を説明するための図であり、図２におけるＦ―Ｇのポテンシャルを示している。電位Ｖｃはカソード１３の電位であり、電位制御部３４に供給される電位である。
【００４１】
図６において電位Ｖｃはカソード１３の電位であり、電位制御部３４に供給される電位を示す。前述のとおり、電位Ｖ０は、アヴァランシェ電流が生じていない電位である。電位Ｖ０のときにＮ型半導体領域１６が信号電荷を蓄積する。電位Ｖ０のときのＮ型半導体領域１６とカソードを構成するＮ型半導体領域１３との間にあるポテンシャル障壁の高さＶＡは、カソード１３を構成するＮ型半導体領域とＮ型半導体領域２との間にあるポテンシャル障壁の高さＶＢよりも高い。したがって、Ｎ型半導体領域１６に所定量以下の信号電荷が蓄積され、Ｎ型半導体領域１６から溢れた、所定量を超える信号電荷がＮ型半導体領域２に転送される。ポテンシャル障壁の高さＶＡは、アヴァランシェ増倍を生じさせる逆バイアス電圧よりも低い。
【００４２】
電位Ｖｃが徐々に高くなると、アヴァランシェダイオード１２に印加される逆バイアス電圧が大きくなるためＰ型半導体領域１９が徐々に空乏化してカソード１３とＮ型半導体領域１６との間のポテンシャル障壁が低くなる。一方、Ｎ型半導体領域１６には最大で図４に示すＤ部のポテンシャルまで信号電荷が蓄積される。したがって、Ｐ型半導体領域１９のポテンシャルがＤ部のポテンシャル程度まで低くなった時にＮ型半導体領域１６に蓄積された信号電荷がアヴァランシェダイオード１２に転送され始める。この時の電位Ｖｃが電位Ｖ２である。さらに電位Ｖｃが電位Ｖ３になると、Ｎ型半導体領域１６に蓄積した信号電荷は完全に転送され、Ｎ型半導体領域１６の信号電荷はなくなる。
【００４３】
少なくとも電位Ｖｃが電位Ｖ２から電位Ｖ３の間は、カソード１３とＰ型半導体領域１９との間にアヴァランシェ増倍を生じさせるための逆バイアス電圧が印加される。図６に示すように、Ｎ型半導体領域１６に蓄積された信号電荷がカソード１３を構成するＮ型半導体領域に転送されているときのカソード１３とＮ型半導体領域１６との間のポテンシャル障壁の高さＶＣは、ポテンシャル障壁の高さＶＢの高さよりも低くなるように構成される。具体的には、電位Ｖ２の時点でポテンシャル障壁の高さＶＢとポテンシャル障壁の高さＶＣとが同じと高さとなり、電位Ｖ３に近づくにつれて、ポテンシャル障壁の高さＶＣはポテンシャル障壁の高さＶＢよりも低くなっていく。したがって、Ｎ型半導体領域１６に蓄積された信号電荷が電荷蓄積領域２ではなくカソード１３に転送される。
【００４４】
以上の説明からわかるとおり、カソード１３の電位が電位Ｖ０から電位Ｖ３に変化する期間がＰＤ１に残存する信号電荷を読み出す期間である。
【００４５】
次に信号電子のカウント方法について再び図５に戻って説明する。図５に示したように電位Ｖ０＜Ｖｂｒ＜Ｖ１＜Ｖ２＜Ｖ３が成り立っているとし、電位制御部３４の電位がＶ２以上となった状態を考える。
【００４６】
１つの信号電子がＮ型半導体領域１６からアヴァランシェダイオード１２に転送されてアヴァランシェ電流を引き起こした時、抵抗３３を流れるアヴァランシェ電流によりカソード１３の電位が下がる。前述の通り、Ｎ型半導体領域１６からカソード１３への信号電荷の転送が開始されるとき、インバータ２９の出力はＬｏｗレベルである。アヴァランシェ電流によりカソード１３の電位が下がると、インバータ２９の入力部の電位が所定の電位Ｖｔ以下に変化する。したがって、インバータ２９の出力はＬｏｗレベルからＨｉｇｈレベルに変化する。結果として、Ｎ型半導体領域１６からＮ型半導体領域１３に転送され、アヴァランシェ増倍された信号電荷の有無に応じて、矩形パルスがインバータ２９から出力される。
【００４７】
電位Ｖｃが電位Ｖｂｒよりも下がると、アヴァランシェダイオード１２が不活性になってアヴァランシェ電流が止まる。すると抵抗３３によって電位Ｖｃは再び電位制御部３４の電位に戻る。この点について詳細を説明する。アヴァランシェダイオード１２に電子なだれが起こる程度の逆バイアス電圧が印加されている期間に、アヴァランシェダイオード１２へ１つの信号電子が転送されると、アヴァランシェ増倍により電子が増倍される。増倍した電子によって得られる電流が、アヴァランシェダイオード１２とインバータ２９と抵抗３３との接続ノードに流れる。するとこの電流による電圧降下により、アヴァランシェダイオード１２のカソード１３の電位が下がり、アヴァランシェダイオード１２は、アヴァランシェ増倍を停止する。その後、電位制御部３４の電位が抵抗３３を介してアヴァランシェダイオード１２のカソードに電圧降下無く供給されるため、次の電子転送時に再度アヴァランシェ増倍を引き起こす。
【００４８】
抵抗３３の役割は、信号電荷によるアヴァランシェ増倍をいったんストップすること、およびストップの直後、アヴァランシェダイオード１２の動作領域を再びアヴァランシェ活性状態にすることである。
【００４９】
インバータ２９は、電位Ｖｃの変化を検知してパルス波形として出力線３５にカウントパルスを出力する。インバータ２９は、アヴァランシェ電流の生起回数をカウントする回路手段、デジタルカウンタ３６に接続されている。デジタルカウンタ３６は、インバータ２９から出力されたパルスの数をカウントし、累算したカウント値を出力する。説明したようにデジタルカウンタ３６は、アヴァランシェ電流の生起回数、すなわち転送される電子をカウントしている。
【００５０】
図５では５個の信号電子が転送され、それに対応する５個のカウントパルスが示されている。
【００５１】
以上の説明から電位関係がＶ０＜Ｖｂｒ＜Ｖ１＜Ｖ２＜Ｖ３の必要性が理解される。Ｖ０＜ＶｂｒとしてＶｃ＝Ｖ０ではアヴァランシェダイオード１２は不活性でアヴァランシェ電流は生じないようにする。これにより、信号電荷の転送が行われない時には暗電子などによるアヴァランシェ消費電流が生じないようにすることができる。またＶｂｒ＜Ｖ２とすることにより、転送される信号電子はアヴァランシェダイオード１２が活性状態でカウントすることができる。Ｖ１＜Ｖ２の必要性はすでに述べたが、Ｖｂｒ＜Ｖ１も必要である。これにより、ひとつの信号電子が引き起こすアヴァランシェ電流によるＶｃの変化をインバータ２９が検知することができる。
【００５２】
Ｖ０＜Ｖｂｒ＜Ｖ１＜Ｖ２＜Ｖ３が成り立ち、さらに好適条件としてＶｃ＝Ｖ３においてインバータ２９の入力部が電源電圧ＶＤＤ程度となるように、Ｐ型半導体領域１９の不純物濃度や半導体基板１００の裏面からの深さ、インバータ２９の閾値電圧値、結合容量２８の大きさ等が決められる。
【００５３】
以上、アヴァランシェ増倍を用いて信号電荷を読み出す第１の読み出しと、信号電荷に対してアヴァランシェ増倍を起こさずに読み出す第２の読み出しとを説明した。以下では、ＰＤ１の信号電荷の読み出しで得られた信号をＳ１とし、電荷蓄積領域２の信号電荷の読み出しで得られた信号をＳ２とする。わかりやすくするため、Ｓ１、Ｓ２は信号電子数で表されるとする。
【００５４】
本実施形態によれば、第１の読み出しのゲインと第２の読み出しのゲインとを同じにすることができる。したがって、特許文献１に比較して低輝度のＳ／Ｎ比も高くすることができる。具体的例として、第１の読み出しでは信号電子をカウントしているので、そのカウント数がＳ１となる。第２の読み出しで、ソースフォロワによる出力信号電圧をＶＳ２とする。信号電子一個あたりのソースフォロワ出力分をΔＶとするとＳ２＝ＶＳ２／ΔＶであり、Ｓ１、Ｓ２ともに信号電子数を表す。
【００５５】
このようなＶＳ２からＳ２への変換、および以下に述べる信号処理は光電変換装置外部の信号処理系で行われるとするが、光電変換装置内部に信号処理回路系を形成して光電変換装置の内部で行ってもよい。
【００５６】
図７に、信号処理の簡単なアルゴリズムを示す。Ｓ１信号と所定の信号量Ｓ０とを比較して信号処理を変えている。所定の信号量Ｓ０はＮ型半導体領域１６の飽和電子数よりも小さな値とする。具体的にはＳ１がＳ０以下ならばＮ型半導体領域１６から電荷蓄積領域２への溢れがほとんどなく、Ｓ２がほぼ０となるような値とする。Ｓ０をそのような値に設定しないと、電荷蓄積領域２に信号電荷が転送されているにも関わらず、Ｓ２信号が加算されずＳ２信号が無視される状況が生じ、入射光量と信号量との比例関係がくずれる信号範囲が出てくるからである。
【００５７】
例えば、Ｎ型半導体領域１６の飽和電子数が２００電子だとしたら、Ｓ０はそれよりもある程度小さい値、例えばＳ０＝６４電子のように設定することにより、入射光量と信号量とが比例しない信号範囲が生ずる不具合は生じない。一般に画素信号＜６４電子のような信号範囲では光ショットノイズも小さい。したがって、読み出しノイズの影響によりＳ／Ｎ比が大きく影響する。しかるにＳ１はアヴァランシェ増倍を利用して読み出しされた信号であって基本的に読み出しノイズは伴わない。そしてこの場合には読み出しノイズを伴うＳ２は画素信号に加えない。よってこのような信号範囲では読み出し回路ノイズがない高Ｓ／Ｎ比の画素信号が得られる。
【００５８】
一方Ｓ２はＣＭＯＳセンサの読み出しで得た信号であり、例えば５電子相当の読み出しノイズがあるとする。よってＳ１≧６４電子の場合には画素信号合成にＳ１とＳ２の両方を用いるので、その合成信号には５電子相当程度の読み出しノイズがのる。
【００５９】
しかるにＣＭＯＳセンサ読み出しによるＳ２は十分な飽和信号までのレンジを持ち、さらに読み出しノイズといっても５電子程度であるなら、画素信号電子が６４電子以上の範囲では光ショットノイズのほうが支配的であり、Ｓ／Ｎ比への影響はごく小さく、Ｓ／Ｎ比はほぼ光ショットノイズで決まる。
【００６０】
以上説明したように、本発明による画素信号は通常のＣＣＤやＣＭＯＳセンサに比べて高Ｓ／Ｎ比となる。特に低出力信号、つまり光入射量が少ない状況では、本発明の光電変換装置は読み出しノイズを伴わないので高Ｓ／Ｎ比にできる効果が際立つ。
【００６１】
また、以下で、先行技術文献に対して本発明がさらに高Ｓ／Ｎ比であることを説明する。
【００６２】
公平な比較のため、先行文献の２つの画素で生じるアヴァランシェ増倍前の合計信号電子数を例えば１００とし、本発明の画素信号電子数も同じく１００とする。
【００６３】
そして、先行文献において、アヴァランシェ増倍なしの信号電子数を３６、アヴァランシェ増倍を行う画素の信号電子数を６４として、アヴァランシェ増倍率を１００とする。
【００６４】
本発明における画素信号のＳ／Ｎ比は、すでに説明したように光ショットノイズでほぼ支配されるので、光ショットノイズのσ値が一般には信号電子数のルートで表されることより１００／１０＝１０となる。
【００６５】
一方、先行技術文献においてはアヴァランシェ増倍により読み出しノイズは無視できる。
よってＳ＝６４×１００＋３６＝６４３６、また６４のルートが８、３６のルートが６であることより、Ｎ＝｛（８×１００）の２乗＋６の２乗｝のルート＝８００、よってＳ／Ｎ＝６４３６／８００≒８．０５
したがって、１０＞８．０５となり、本発明のほうがＳ／Ｎが高い。
【００６６】
この大小関係は、どのような信号電子数であっても成り立つ。なぜなら、先行技術文献ではアヴァランシェ増倍しない信号電荷は、アヴァランシェ増倍した信号電荷に比べて十分小さいので、そのＳ／Ｎはほぼアヴァランシェ増倍する画素のＳ／Ｎでほとんど決まってしまうからである。上記例ではアヴァランシェ増倍する画素のＳ／Ｎは６４／８＝８であり、信号を合計した時のＳ／Ｎの値８．０５と非常に近い、アヴァランシェ増倍しない信号電荷のＳ／Ｎ比への寄与はわずかに８を８．０５にする程度である。
【００６７】
以上のように、２つの信号を異なるゲインで加算することはダイナミックレンジを拡大するためにしばしば行われるが、同一ゲインで加算した場合よりもＳ／Ｎ比が低下する。本発明においては、第一実施形態での説明からわかるように２つの信号Ｓ１、Ｓ２を加算する場合には同一ゲインで加算するのでＳ／Ｎの低下を招くことはない。
【００６８】
以上より本実施形態によれば、従来のＣＭＯＳセンサに比べ、ダイナミックレンジを維持しつつ、特に低輝度な被写体を照射した場合においてＳ／Ｎ比の高い画素信号を得ることができる。
【００６９】
なお、付言すると、ＰＤ１も十分な飽和を備えるようにしてＳＰＡＤ読み出しのみで画素信号を得れば画素信号の全域で読み出しノイズのない信号が得られるはずである。しかるに１画素で数万かそれ以上の信号電子があると、少なくとも２つの大きな問題が生ずる。すなわちＳＰＡＤの読み出しではたとえば画素１行で数ｍｓ程度の時間がかかり、１枚の画を得るのに所定の時間内に読み出しきれない場合が生ずる。時間がかかるのは、各転送電子の平均転送タイミング間隔を十分とらないと複数の信号電子を同時に検知してカウントロスが生じるからである。また、信号電子１個ごとにアヴァランシェ電流が高電圧電源を流れるので大きな消費電力がかかるという電力の問題がある。したがって、ＳＰＡＤ読み出しのみで構成される場合は、飽和信号量を小さくする、すなわちダイナミックレンジを犠牲にせざるをえない。
【００７０】
しかるに本実施形態によればＳＰＡＤ読み出しされるＰＤ１の信号電子数は少ないので、上記のような問題は無い。よってＣＭＯＳセンサ並みの低消費電力で、ＳＰＡＤ並みの高ＳＮ比、そして十分なダイナミックレンジを持つセンサを実現することができる。
【００７１】
［変形例］
第１の実施形態の変形例としては以下の例が考えられる。
【００７２】
読み出し部Ｒは、所定の期間にＰＤ１で生成された信号電荷が所定量以下の場合は、信号電荷の全部に対して第１の読み出しを行うことができる。例えば、低輝度の被写体を撮像する場合は第２の読み出しを行わなくてもよい。
【００７３】
また、第１の実施形態では、第１の信号読み出し及び第２の信号読み出しをカウンタにより行っているが、カウンタを用いずにＡＤ変換を別の方式で行ってもよい。
【００７４】
［第二の実施形態］
図９は第二の実施形態を表し、半導体基板を表面側から見た平面レイアウト図である。図１０は図９におけるＨ―Ｉの断面図である。
【００７５】
本実施形態は、読み出し部Ｒが１つの読み出し部からなり、カソード１３に印加する電位を制御することにより第１の読み出しと第２の読み出しとを制御する。また、転送ゲート４に供給する電位を制御することにより電荷蓄積領域２（Ｎ型半導体領域）の信号電荷の転送を行う点は、第一の実施形態と同様であるが、転送先がカソード１３である点が第一の実施形態とは異なる。
【００７６】
図９および図１０に示すように、半導体基板１００には、平面視で転送ゲート４に重なるようにＮ型半導体領域３７が設けられている。Ｎ型半導体領域３７は、信号電荷を蓄積する電荷蓄積領域２を構成するＮ型半導体領域から転送される信号電荷を一時的に保持する。電荷蓄積領域２とＮ型半導体領域３７との間には、電荷蓄積領域２とＮ型半導体領域３７との間を分離するためのＰ型半導体領域３８が形成されている。
【００７７】
図１１に、配線２５を通ったカソード１３からの出力を受け取る読み出し回路を示す。同図において、電荷蓄積領域２およびカソード１３から読み出された信号は比較器３９の第１入力端子に入力される。比較器３９の第２入力端子４０を通じて電位が供給される。読み出し回路は、Ｐ型ＭＯＳトランジスタ４１、Ｐ型ＭＯＳトランジスタ４１のゲートに所望の電位を与える入力端子４２、転送トランジスタのゲート電極４に所望の電位を与える入力端子４３を備える。また、デジタルカウンタ３６とは別に電荷蓄積領域２の信号の読み出しに用いるデジタルカウンタ４４を備える。デジタルカウンタ４４には、ＡＮＤゲート回路４６が接続され、ＡＮＤゲート回路４６には、入力端子４５が接続されている。読み出し回路のうち、抵抗３３、電位制御部３４、４０、４５、Ｐ型ＭＯＳトランジスタ４１、比較器３９、デジタルカウンタ３６、４４、ＡＮＤゲート回路４６は、第２半導体基板に形成される。
【００７８】
上述の通り、本実施形態では、第一の実施形態と異なり、電荷蓄積領域２（第４半導体領域）の信号電子もカソード１３を構成するＮ型半導体領域（第３半導体領域）に転送される。
【００７９】
図１０に示したＰ型半導体領域１５、１７、１８ａ、１８ｂ、１９、２１に供給する電位は大きな負電位、例えば―２０Ｖに設定される。一方、図１１におけるＰ型ＭＯＳトランジスタ４１、比較器３９、カソード１３の動作電位の範囲はＧＮＤ〜ＶＤＤであり、例えば０Ｖ〜５Ｖである。
【００８０】
次に図１２を用いて、第２の読み出しについて詳細を説明する。
【００８１】
図１２は図１０におけるＪ―Ｋ―Ｌのポテンシャル図である。転送トランジスタに電位を供給する入力端子４３の電位をＶｔｘとし、電位Ｖｔｘを電位ＶＬから電位ＶＬよりも高い電位ＶＨまで変化させる。Ｐ型半導体領域１５、１７、１８、１９、２１に供給する電位が―２０Ｖであれば、例えば電位ＶＬは―２１Ｖ、電位ＶＨは―１７Ｖである。
【００８２】
なお、電位Ｖｔｘを与える駆動回路は通常ＧＮＤ〜正の電源電圧の範囲程度で動作するので、レベルシフト回路が必要となる。レベルシフト回路としては公知のレベルシフト回路を用いることができる。
【００８３】
図１２に示すように、信号蓄積期間はＶｔｘ＝ＶＬであり、ＰＤ１の飽和電荷量を超えた信号電子は電荷蓄積領域２に蓄積される。信号転送時、カソード１３の電位は後に説明するように０Ｖ以上の電位に設定される。その状態で電位Ｘｔｘ＝ＶＨとなるとＮ型半導体領域に蓄積された信号電子はＮ型半導体領域３７に転送され、そこで一時保持される。Ｐ型半導体領域１９およびＰ型半導体領域２１の間に位置する部分Ｋは、半導体基板１００のＮ型半導体領域の一部であるため、Ｎ型半導体領域３７に対してポテンシャル障壁が形成されている。電位Ｖｔｘが電位ＶＨから下降するにつれてＮ型半導体領域３７のポテンシャルは押し上げられ、Ｎ型半導体領域３７に保持された信号電荷に対するポテンシャル障壁は低くなる。したがって、Ｖｔｘ＝ＶＬになるとこのポテンシャル障壁は、ほぼ消滅してＮ型半導体領域３７に保持されていた信号電荷はすべてカソード１３に転送される。
【００８４】
なお、上述したカソード１３に至る横方向信号転送経路においては、アヴァランシェを引き起こすほどの強電界が生じないようにＫ−Ｌ間の構造が決められる。例えばＫ―Ｌ間距離がカソード１３−Ｐ型半導体領域１９間距離よりも十分に長いような構造が考えられる。よって上述の横方向信号転送においては信号電荷の増倍は生じない。
【００８５】
以上をもとにＰＤ１および電荷蓄積領域２のそれぞれの信号電子の読み出しについて説明する。
【００８６】
まずＰＤ１の信号電子の読み出しであるが、これは実施形態１で説明した第１の読み出しと基本的に同じである。ただし動作電位範囲が全体的に例えば―２０Ｖほどシフトしている。Ｐ型ＭＯＳトランジスタ４１はＯＮ状態にあり、電位制御部３４に印加されるＶ０はＧＮＤ、Ｖ３はたとえばＶＤＤに近い電位５Ｖである。またインバータ２９に替わって比較器３９が使われており、カソード１３は直接比較器３９の第１入力端子と接続している。よって第一の実施形態で説明したＶ１＝Ｖｔである。
【００８７】
Ｖ０＜Ｖｂｒ＜Ｖ１＜Ｖ２＜Ｖ３を満たすようなＶ１が第２入力端子４０に加えられる。したがって、電位制御部３４の電位がＶ０からＶ３に徐々に変化する時に転送されるＰＤ１の信号電子が引き起こすアヴァランシェ電流は比較器３９によって検知され、デジタルカウンタ３６でその生起数がカウントされる。
【００８８】
次に電荷蓄積領域２の信号電子の読み出しを説明する。電荷蓄積領域２の読み出しはアヴァランシェ増倍を起こさない第２の読み出しであり、基本的にはＣＭＯＳセンサの読み出しと同様である。カソード１３がＦＤ部の役割を果たす。
【００８９】
図１３は電荷蓄積領域２の信号の読み出しにおける駆動パルスと各部の電位変化を示すタイミングチャート図である。同図において電位Ｖ４はカソード１３のリセット電位であり、Ｖ０＝ＧＮＤ＜Ｖ４＜Ｖｂｒである。例えばＶｂｒ＝１．８ＶでＶ４＝１．６Ｖであり、電荷蓄積領域２の読み出し期間においてアヴァランシェダイオード１２はずっと不活性状態となる。
【００９０】
Ｋ−Ｌ間経路における信号転送ではアヴァランシェは起こらないことを説明したが、このような設定によって暗電流などがアヴァランシェダイオード１２で増倍されて信号に影響してしまうことが防がれる。
【００９１】
入力端子４２がＨｉｇｈレベルになると、Ｐ型ＭＯＳトランジスタ４１がオフとなり、カソード１３は電位Ｖ４で浮遊状態となる。第２入力端子４０には電位（Ｖ４＋ΔＶ）が印加されている。ΔＶは比較器３９のオフセットばらつきよりも大きい所定の電圧分、たとえば３０ｍＶである。よって出力線３５に出力される電位はＨｉｇｈレベルとなっている。この状態において第２入力端子４０の電位は所定の速度で降下を始める。そして降下開始と同時に入力端子４５に所定の短周期クロックが入力される。カウンタ４４への入力クロックは比較器３９の出力が反転するまで続く。この反転までの時間はＶ４＋ΔＶを基準としたカソード電位のリセットレベルに比例するので、この時点でカソード１３のリセット電位のＡＤ変換データがカウンタ４４に記録されたことになる。このリセットレベルデータをいったん別のメモリに格納してカウンタ４４をいったんリセットする。このメモリは図示されていない。
【００９２】
次に入力端子４３に図１３のようなパルスを与えて、すでに図１２を使って説明したように電荷蓄積領域２に蓄積した信号電子をカソード１３に転送する。カソード１３の電位はこの信号電子に相当する分だけ下がる。その後、再び第２入力端子４０の電位を所定の速度で降下をさせ始めると同時に入力端子４５に所定の短周期クロックを入力する。この時もカウンタ４４への入力クロックは比較器３９の出力が反転するまで続く。第２入力端子４０の電位降下が終了した時には、カウンタ４４には、リセットレベル＋転送信号に相当するデータが記録されている。このデータと先ほどメモリに格納されたリセットレベルデータとの差分が電荷蓄積領域２に蓄積されていた信号電子量に相当する。信号電子量のＡＤ変換データといってもよい。
【００９３】
第１の読み出しの結果のデジタルデータ（第１のカウント値）は１ビットが信号電子１個に相当する。一方で、第２の読み出しの結果のデジタルデータ（第２のカウント値）は１ビットがカソード１３の容量、入力端子４５のパルス周期、第２入力端子４０の電位降下速度によって決まり、たとえば１ビットは８．５電子相当などとなる。
【００９４】
なお、Ｓ１信号、Ｓ２信号での画素の信号生成については第一の実施形態と同様である。第１のカウント値と第２のカウント値とを加算する加算処理を行う。このとき、Ｓ１信号とＳ２信号とは変換ゲインに差があるため、第一の実施形態でも述べたのと同様に、第１のカウント値および第２のカウント値の少なくとも一方に対して変換ゲインの差に基づく補正を行う必要がある。変換ゲインの差に基づく補正は公知の方法により行う。
【００９５】
第二の実施形態では電荷が同一の読み出し部から読み出される。つまり、１つの読み出し部Ｒから、第１の読み出しと第２の読み出しとが行われる。したがって、第一の実施形態に比べて、１つの画素の占める面積の大きさを小さくすることができる。
【００９６】
第二の実施形態によれば、ＣＭＯＳセンサ並みの低消費電力で、ＳＰＡＤ並みの高ＳＮ比、そして十分なダイナミックレンジを持つ光電変換装置を実現することができる。
【００９７】
［第三の実施形態］
図１４は第三の実施形態を表し、半導体基板の表面側の平面レイアウト図である。図１５は、図１４におけるＯ―Ｐの断面図を表す。
【００９８】
本実施形態は、１つの電荷蓄積領域２において、生成された信号電荷のすべてが蓄積される点が第一、および第二の実施形態とは異なる。また、電荷蓄積領域２で蓄積された信号電荷のうち所定量の信号電荷をカソード１３に転送してアヴァランシェ増倍を用いて読み出し、所定量を超える信号電荷に対しアヴァランシェ増倍を起こさずに読み出す点が第一の実施形態及び第二の実施形態と異なる。本実施形態において、「所定量の信号電荷」とは、飽和電荷量ではなく、信号転送構造、およびその駆動条件で設定しうる信号電荷量である。
【００９９】
図１５において、Ｎ型半導体領域１４で発生した信号電子を電荷蓄積領域２に蓄積する。電荷蓄積領域２に蓄積された信号電子は図１５におけるＱ―Ｒ―Ｓの破線に沿ってカソード１３に転送される。半導体基板において、Ｎ型半導体領域３７に平面視で重なる領域には、２つのＰ型半導体領域３８に挟まれ、Ｎ型半導体により構成される領域Ｒが位置する。領域Ｒにおいて所定のポテンシャル障壁があるが、Ｒ−Ｓを通る経路には、ポテンシャル障壁は無い。すなわち、Ｐ型半導体領域１９のカソード１３に対向する部分はこの両極に印加された高電圧によって空乏化し、アヴァランシェ活性時はむろんのこと不活性の設定時においてもポテンシャル障壁がなくなっているとする。
【０１００】
図１５に示すように、Ｎ型半導体領域１４で発生した信号電子はすべて同じ読み出し経路でカソード１３へと転送される。本実施形態では、カソード１３に信号電荷が転送される際のＰ型半導体領域１９とカソード１３とに印加される逆バイアス電圧を変えることにより、信号電荷にアヴァランシェ増倍を生じさせるか否かを制御している。
【０１０１】
図１６は図１５におけるＱ―Ｒ―Ｓで示す経路のポテンシャル図である。
【０１０２】
第三の実施形態では、第二の実施形態と同様に２つの読み出し方式ともカソード１３に信号電荷を転送し、それ以降の２通りの信号読み出しも第二の実施形態と同じである。カソード１３に接続される読み出し回路系も第二の実施形態と同じであるので、ここでは省略する。
【０１０３】
図１７に信号電荷に対してアヴァランシェ増倍を起こさずに読み出すＳ２信号の読み出し時のタイミングチャートを示し、図１８に信号電荷に対してアヴァランシェ増倍を起こすＳ１信号の読み出し時のタイミングチャートを示す。それぞれの読み出し動作を、図１６のポテンシャル図を参照しながら説明する。なお、電源電位は第二の実施形態と同様であり、Ｐ型半導体領域は例えば―２０Ｖのような大きな負電位に設定される。したがって、転送ゲート４の電位Ｖｔｘは、例えば―２１Ｖから―１７Ｖの値に制御される。カソード１３の電位はアヴァランシェダイオード１２をアヴァランシェ活性とする場合には例えば５Ｖ、アヴァランシェ非活性とする場合には１．６Ｖとする。
【０１０４】
図１７と図１３との違いは入力端子４３の転送パルスであり、図１７では転送ゲート４に供給される入力端子４３の電位ＶｔｘはＶＬ、ＶＭ、ＶＨの３つの電位レベルを取る。図１７において電位Ｖｔｘが電位ＶＨになると電荷蓄積領域２に蓄積されていた信号電子はＮ型半導体領域３７に転送される。次に電位Ｖｔｘが電位ＶＭに下がった時、図１６で示すように領域Ｒでは、あるレベルのポテンシャル障壁が残る。この時、電位Ｖｔｘ＝電位ＶＭでのＮ型半導体領域３７の最大電荷蓄積量を超える信号電子がカソード１３に転送される。例えば電位Ｖｔｘ＝電位ＶＭでの最大電荷蓄積量が２００電子であるとする。またＶｔｘ＝電位ＶＨでの最大電荷蓄積量は十分に大きく信号蓄積領域２の信号電荷量を十分受け入れられるとする。全信号量が３５００電子の場合、ＶｔｘがＶＨからＶＭになると３３００電子がカソード１３に転送され、２００電子がＮ型半導体領域３７に留まる。したがって、この例では、Ｓ１信号＝２００電子に基づく信号、Ｓ２信号＝３３００電子に基づく信号である。もし全信号量が５０電子であれば、Ｖｔｘ＝ＶＭではＮ型半導体領域３７からカソード１３に転送される信号電荷はない。よってＳ１信号＝５０電子に基づく信号、Ｓ２信号＝０である。転送された信号電子に対するＡＤ変換は第二の実施形態で説明したものと同じであるため、説明を省略する。
【０１０５】
次にＳ１信号の読み出しは、上記Ｓ２信号の読み出しに引き続いて行われる。図１８に記すように電位制御部３４はＶＤＤとしてアヴァランシェダイオードを活性状態にする。入力端子３２は０Ｖであって、Ｐ型ＭＯＳトランジスタ４１はＯＮ状態とする。
【０１０６】
比較器３９の第１入力端子には第２入力端子４０により電位Ｖ１＞電位Ｖｂｒの関係を満たす電位Ｖ１が与えられる。電位Ｖ０＝ＧＮＤ＜電位Ｖｂｒ＜電位Ｖ１＜電位Ｖ３＝ＶＤＤの設定は第二の実施形態と同様である。入力端子４３の電位を電位ＶＭから電位ＶＬに徐々に変化させると、Ｎ型半導体領域３７に残っている信号電荷、すなわちＳ２信号の読み出しで領域Ｒのポテンシャル障壁を超えられなかった信号電荷が徐々にカソード１３に転送される。そして図１６に示すよう電位Ｖｔｘ＝電位ＶＬの時には領域Ｒのポテンシャル障壁が無くなり、残っていたすべての信号電子の転送が終了する。転送された信号電子はＰ型半導体領域１９とカソード１３との間の高電界においてアヴァランシェ電流を引き起こしてカソード１３の電位を降下させる。それを比較器３９が検知してカウントパルスを発し、カウントパルスはデジタルカウンタ３６でカウントされる。これらの動作は第一の実施形態において図５によって説明したものと同様であるが、信号転送を制御するのが電位制御部３４ではなく入力端子４３である点が第一の実施形態と異なる。
【０１０７】
本実施形態でのＳ２信号は第一の実施形態，第二の実施形態のようにＰＤ１をオーバーフローした信号電荷に基づく信号ではなく、図１６における電位Ｖｔｘ＝電位ＶＭでＮ型半導体領域３７からオーバーフローする信号電荷である。
【０１０８】
上記読み出しで得たＳ１信号、Ｓ２信号での画素の信号生成については第一の実施形態と同様である。
【０１０９】
第三の実施形態では、Ｓ１信号の読み出し時には電位制御部３４をＶｂｒより大きい値に定常的に設定できるのでＳ１信号の読み出しが安定する。
【０１１０】
よって、第三の実施形態によれば、ＣＭＯＳセンサ並みの低消費電力で、ＳＰＡＤ並みの高ＳＮ比、そして十分なダイナミックレンジを持つセンサを実現できる。また、第一、第二の実施形態よりも安定した動作で実現することができる。
【０１１１】
［変形例］
以上、第三の実施形態でＳ１信号、Ｓ２信号のそれぞれの読み出しについて説明した。しかるに、この第三実施形態では第１の読み出し（ＳＰＡＤによる読み出し）、あるいは第２の読み出し（アヴァランシェを伴わない読み出し）のどちらか一方を選択して画素信号のすべてを読み出すことができる。
【０１１２】
すなわち、カソード電位を１．６Ｖとして浮遊状態にし、アヴァランシェ非活性の状態で、図１７の入力端子４３のパルスをＶＭで止めるところをＶＬにすれば、全信号がカソード１３に転送され、その全信号について第２の読み出しをすることができる。
【０１１３】
また、カソード１３の電位を５Ｖとして、アヴァランシェ活性の状態で、図１８の入力端子４３のパルスをＶＬ→ＶＨ→徐々にＶＬとすれば、画素の全信号がカソード１３に徐々に転送され、その全信号について第１の読み出しすることができる。
【０１１４】
例えば、画面のほぼ全体が暗く画素の信号量が少ない場合には第１の読み出しをすればよく、また全体が明るく画素の信号量が多い場合には第２の読み出しをするといった読み出しモードの選択をすることができる。
【０１１５】
以上のような第１、第２のどちらか一方の読み出しを選択する場合には、読み出し時間、信号処理時間が短縮される。そして以上のような読み出し動作モードの選択によって、暗い場合での高Ｓ／Ｎ、明るい場合での高ダイナミックレンジが実現される。
【０１１６】
読み出し部Ｒは、モードの切り替えに応じて、第１の読み出しを行うか、第２の読み出しを行うかを選択することができる。モードとは、例えば、ＩＳＯ感度設定である。
【０１１７】
［第四の実施形態］
図１９は第四の実施形態を表し、半導体基板の表面側の平面レイアウト図である。図２０は、図１９におけるＵ−Ｖの断面図を表す。
【０１１８】
本実施形態は、半導体基板１００内オーバーフロードレイン（以下、ＯＦＤ）５０を有し、ＯＦＤ５０に溢れ出た信号電荷が所定量を超えたとき、第２の読み出し回路が作動し、アヴァランシェ増倍を起こさずに読み出す点が他の実施形態と異なる。本実施形態において、「所定量の信号電荷」とは、飽和電荷量ではなく、読み出し回路の駆動条件で設定しうる信号電荷量である。
【０１１９】
図１９に示すように、ＰＤ１、アヴァランシェダイオード１２、およびアヴァランシェダイオード１２のカソード１３は平面視で重なるように半導体基板１００に配されている。ＯＦＤ５０はＮ型半導体領域で形成されている。図２０において、Ｐ型半導体領域１７とＰ型半導体領域１９に挟まれた領域をＴ部とする。Ｔ部は、Ｎ型半導体領域１６を囲むポテンシャル障壁の一部を成すが、その中ではポテンシャル障壁が低い部分となる。よって、入射光により発生しＮ型半導体領域１６に蓄積された電子は、Ｎ型半導体領域１６の飽和信号量を超えると、Ｔ部を経てＯＦＤ５０に流れる。ＯＦＤ５０には、配線５１が接続されており、ＯＦＤ５０に流れた電子は配線５１を通って出力される。
【０１２０】
図２１に、配線５１を通ってＯＦＤ５０からの出力を受け取る読み出し回路を示す。なお、この回路図ではＴ部をＰ型半導体領域として図示しているが、Ｔ部は必ずしもＰ型半導体領域である必要はなく、電子に対するポテンシャル障壁として作用すればよい。
【０１２１】
図２１に示すように、ＯＦＤ５０は第１半導体基板１００に配され、読み出し回路は第２半導体基板１１０に配される。配線５１は第２半導体基板１１０側に形成された配線と電気的に接続される。
【０１２２】
読み出し回路は、ＯＦＤ５０と電気的に接続されたインバータ４９、インバータの出力端子５６、端子５５、ＯＦＤ５０を端子５５の電位にリセットするトランジスタ５２、端子５６、端子５５及びＯＦＤ５０と接続されたトランジスタ５４、端子５６と接続されたデジタルカウンタ５７を含む。端子５５には固定電位が供給される。
【０１２３】
以下では、１つの行に配された少なくとも１つの画素の読み出しについて説明する。
【０１２４】
本実施形態において、カソード１３に接続される読み出し回路は第一の実施形態と同じであるので、ここでは省略する。
【０１２５】
図２２はＯＦＤ５０の信号の読み出しにおける駆動パルスと各部の電位変化を示すタイミングチャート図である。ＯＦＤ５０の読み出しはアヴァランシェ増倍を起こさない第２の読み出しである。第２の読み出し回路は、Ｎ型半導体領域１６から溢れた信号電荷が所定量を超えたときに作動する。
【０１２６】
最初に、入力端子５３がＨｉになることでＭＯＳトランジスタ５２がＯＮになり、ＯＦＤ５０の電位Ｖｏｆｄは端子５５の電位に応じたリセット電位になる。この時、端子５６の電位はＬｏである。次に、光がＰＤ１に入射すると、Ｎ型半導体領域１６に信号電荷が蓄積される。さらに光がＰＤ１に入射すると、Ｎ型半導体領域１６の飽和電荷量を超えた信号電荷がＯＦＤ５０に溢れ出す。ＯＦＤ５０では信号電荷の蓄積が開始され、ＯＦＤ５０に蓄積された電荷の量に応じてＯＦＤ５０の電位Ｖｏｆｄは降下する。ＯＦＤ５０の電位が所定量を下回った時、インバータ４９が作動して、端子５６は出力がＨｉになる。これによりトランジスタ５４がＯＮになり、ＯＦＤ５０の電位は端子５５の電位にリセットされる。リセットされた結果、端子５６の電位は再びＬｏになる。こうして、端子５６にパルスが１つ出力される。光が入射してＮ型半導体領域１６への信号電荷の蓄積が繰り返される限り、上記のパルス出力は繰り返される。
【０１２７】
デジタルカウンタ５７は、端子５６のパルスの数をカウントする。カウント数に所定の電荷量を掛けると、入射光量に換算できる。１パルスあたりの電荷量は、ＯＦＤ５０の容量、ＭＯＳトランジスタ５４によるリセット電圧、インバータ４９の閾値によって決まる。一例として、１カウントは１０００フォトン相当である。
【０１２８】
第四の実施形態ではＰＤ１からオーバーフローした信号電荷が所定量以上になると読み出し回路が作動し、カウンタ５７に記録される。つまり、Ｎ型半導体領域１６の飽和電荷量以上の信号を記録することが可能である。
【０１２９】
第四の実施形態によれば、ＣＭＯＳセンサ並みの低消費電力で、ＳＰＡＤ並みの高ＳＮ比、そしてより大きなダイナミックレンジを持つ光電変換装置を実現することができる。
【０１３０】
［第五の実施形態］
本実施形態による光電変換システムについて、図２３を用いて説明する。上述した各実施形態の光電変換装置と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。図２３は、本実施形態による光電変換システムの概略構成を示すブロック図である。
【０１３１】
上記の各実施形態で述べた光電変換装置は、図２３の光電変換装置２０１として種々の光電変換システムに適用可能である。適用可能な光電変換システムの例としては、デジタルスチルカメラ、デジタルカムコーダ、監視カメラ、複写機、ファックス、携帯電話、車載カメラ、観測衛星などが挙げられる。また、レンズなどの光学系と光電変換装置とを備えるカメラモジュールも、光電変換システムに含まれる。図２３には、これらのうちの一例として、デジタルスチルカメラのブロック図を例示している。
【０１３２】
図２３に例示した光電変換システム２００は、光電変換装置２０１、被写体の光学像を光電変換装置２０１に結像させるレンズ２０２、レンズ２０２を通過する光量を可変にするための絞り２０４、レンズ２０２の保護のためのバリア２０６を有する。レンズ２０２及び絞り２０４は、光電変換装置２０１に光を集光する光学系である。光電変換装置２０１は、第一乃至第四の実施形態で説明した光電変換装置であって、レンズ２０２により結像された光学像を画像データに変換する。
【０１３３】
光電変換システム２００は、また、光電変換装置２０１より出力される出力信号の処理を行う信号処理部２０８を有する。信号処理部２０８は、光電変換装置２０１が出力するアナログ信号をデジタル信号に変換するＡＤ変換を行う。また、信号処理部２０８はその他、必要に応じて各種の補正、圧縮を行って画像データを出力する動作を行う。信号処理部２０８の一部であるＡＤ変換部は、光電変換装置２０１が設けられた半導体基板に形成されていてもよいし、光電変換装置２０１とは別の半導体基板に形成されていてもよい。また、光電変換装置２０１と信号処理部２０８とが同一の半導体基板に形成されていてもよい。
【０１３４】
光電変換システム２００は、さらに、画像データを一時的に記憶するためのメモリ部２１０、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）２１２を有する。さらに光電変換システム２００は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体２１４、記録媒体２１４に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）２１６を有する。なお、記録媒体２１４は、光電変換システム２００に内蔵されていてもよく、着脱可能であってもよい。
【０１３５】
さらに光電変換システム２００は、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部２１８、光電変換装置２０１と信号処理部２０８に各種タイミング信号を出力するタイミング発生部２２０を有する。ここで、タイミング信号などは外部から入力されてもよく、光電変換システム２００は少なくとも光電変換装置２０１と、光電変換装置２０１から出力された出力信号を処理する信号処理部２０８とを有すればよい。
【０１３６】
光電変換装置２０１は、撮像信号を信号処理部２０８に出力する。信号処理部２０８は、光電変換装置２０１から出力される撮像信号に対して所定の信号処理を実施し、画像データを出力する。信号処理部２０８は、撮像信号を用いて、画像を生成する。
【０１３７】
上述した各実施形態による光電変換装置を適用することにより、安定的に高感度で飽和信号量が大きい良質な画像を取得しうる光電変換システムを実現することができる。
【０１３８】
［第六の実施形態］
本実施形態による光電変換システム及び移動体について、図２４を用いて説明する。
【０１３９】
図２４（ａ）は、車戴カメラに関する光電変換システムの一例を示したものである。光電変換システム３００は、光電変換装置３１０を有する。光電変換装置３１０は、上記第一の実施形態乃至第四の実施形態のいずれかに記載の光電変換装置である。光電変換システム３００は、光電変換装置３１０により取得された複数の画像データに対し、画像処理を行う画像処理部３１２と、光電変換システム３００により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差算出部３１４を有する。また、光電変換システム３００は、算出された視差に基づいて対象物までの距離を算出する距離計測部３１６と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部３１８と、を有する。ここで、視差算出部３１４や距離計測部３１６は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部３１８はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）等によって実現されてもよいし、これらの組合せによって実現されてもよい。
【０１４０】
光電変換システム３００は車両情報取得装置３２０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、光電変換システム３００は、衝突判定部３１８での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ３３０が接続されている。また、光電変換システム３００は、衝突判定部３１８での判定結果に基づいて、ドライバーへ警報を発する警報装置３４０とも接続されている。例えば、衝突判定部３１８の判定結果として衝突可能性が高い場合、制御ＥＣＵ３３０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置３４０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。
【０１４１】
本実施形態では、車両の周囲、例えば前方又は後方を光電変換システム３００で撮像する。図２４（ｂ）に、車両前方（撮像範囲３５０）を撮像する場合の光電変換システムを示した。車両情報取得装置３２０が、所定の動作を行うように光電変換システム３００ないしは光電変換装置３１０に指示を送る。このような構成により、測距の精度をより向上させることができる。
【０１４２】
上記では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。さらに、光電変換システムは、自車両等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。
【０１４３】
［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。
【０１４４】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【図１】
2020162109.tif 000003
【図２】
2020162109.tif 000004
【図３】
2020162109.tif 000005
【図４】
2020162109.tif 000006
【図５】
2020162109.tif 000007
【図６】
2020162109.tif 000008
【図７】
2020162109.tif 000009
【図８】
2020162109.tif 000010
【図９】
2020162109.tif 000011
【図１０】
2020162109.tif 000012
【図１１】
2020162109.tif 000013
【図１２】
2020162109.tif 000014
【図１３】
2020162109.tif 000015
【図１４】
2020162109.tif 000016
【図１５】
2020162109.tif 000017
【図１６】
2020162109.tif 000018
【図１７】
2020162109.tif 000019
【図１８】
2020162109.tif 000020
【図１９】
2020162109.tif 000021
【図２０】
2020162109.tif 000022
【図２１】
2020162109.tif 000023
【図２２】
2020162109.tif 000024
【図２３】
2020162109.tif 000025
【図２４】
2020162109.tif 000026