(57)【要約】【課題】フィードバックループディレイＴFBを短くし、高速信号の符号間干渉を補償する。【解決手段】増幅器２１ＣからのＳＲラッチ２２への増幅器出力ＳＡＯをバッファ３を介するフィードバック信号ＦＢＤとして用いる。増幅器２１Ｃの内部に、加算部２１−５’とｘｈブロック２１−７とを組み合わせた加算器１Ｃを設け、ｘｈブロック２１−７がフィードバック信号ＦＢＤ（デジタル信号）から生成するフィードバック信号ＦＢ（アナログ信号）を加算部２１−５’へ送り、ラッチブロック２１−２からの出力に加算する。この増幅器２１Ｃにおいて、ラッチブロック２１−２の出力とフィードバック信号ＦＢとの加算動作は、ラッチブロック２１−２でのラッチ動作の間に発生する。これにより、フィードバックループディレイＴFBがＴLA＋ＴBUFまで削減される。【選択図】  図１
2020053733.tif 000002
【特許請求の範囲】
【請求項１】
トランスミッタとレシーバとを結ぶチャネルの分散特性により引き起こされる符号間干渉を補償するディシジョンフィードバックイコライザにおいて、
前記トランスミッタから前記チャネルを通して前記レシーバに送られてくるアナログ信号を入力信号とし、この入力信号を増幅してゼロ復帰型のデジタル信号として出力する増幅器と、
前記増幅器の出力をラッチして非ゼロ復帰型のデジタル信号として出力するラッチ回路と、
前記増幅器の出力を前記増幅器にフィードバックする経路に設けられたバッファとを備え、
前記増幅器は、
前記入力信号を所定の周期でサンプリングして出力するサンプリングブロックと、
前記サンプリングブロックの出力をラッチして出力するラッチブロックと、
前記バッファを介してフィードバックされてくる前記増幅器の出力から前記符号間干渉の量に応じたフィードバック信号を生成するフィードバック信号生成部と、前記フィードバック信号生成部によって生成された前記フィードバック信号を前記ラッチブロックの出力に加算する加算部とを備えた加算器と、
前記サンプリングブロックの出力の前記ラッチブロックへの入力タイミングおよび前記ラッチブロックの出力の前記加算部への入力タイミングを制御するリセットブロックと
を備えることを特徴とするディシジョンフィードバックイコライザ。
【請求項２】
請求項１に記載されたディシジョンフィードバックイコライザにおいて、
前記サンプリングブロックは、
ソースがグラウンドラインに接続され、ゲートにクロック信号が入力される第１のＮチャネルＭＯＳトランジスタと、
ソースが前記第１のＮチャネルＭＯＳトランジスタのドレインに接続され、差動信号として入力される前記入力信号の一方がゲートに入力される第２のＮチャネルＭＯＳトランジスタと、
ソースが前記第１のＮチャネルＭＯＳトランジスタのドレインに接続され、差動信号として入力される前記入力信号の他方がゲートに入力される第３のＮチャネルＭＯＳトランジスタとを備え、
前記ラッチブロックは、
ソースが電源ラインに接続された第１のＰチャネルＭＯＳトランジスタおよび第２のＰチャネルＭＯＳトランジスタと、
ドレインが前記第１のＰチャネルＭＯＳトランジスタのドレインに接続され、ゲートが前記第１のＰチャネルＭＯＳトランジスタのゲートに接続され、ソースが前記第２のＮチャネルＭＯＳトランジスタのドレインに接続された第４のＮチャネルＭＯＳトランジスタと、
ドレインが前記第２のＰチャネルＭＯＳトランジスタのドレインおよび前記第１のＰチャネルＭＯＳトランジスタのゲートと前記第４のＮチャネルＭＯＳトランジスタのゲートとの接続点に接続され、ゲートが前記第２のＰチャネルＭＯＳトランジスタのゲートおよび前記第１のＰチャネルＭＯＳトランジスタのドレインに接続され、ソースが前記第３のＮチャネルＭＯＳトランジスタのドレインに接続された第５のＮチャネルＭＯＳトランジスタとを備え、
前記リセットブロックは、
ソースが電源ラインに接続され、ドレインが前記第１のＰチャネルＭＯＳトランジスタのドレインと前記第４のＮチャネルＭＯＳトランジスタのドレインとの接続点に接続され、ゲートにクロック信号が入力される第３のＰチャネルＭＯＳトランジスタと、
ソースが電源ラインに接続され、ドレインが前記第４のＮチャネルＭＯＳトランジスタのソースと前記第２のＮチャネルＭＯＳトランジスタのドレインとの接続点に接続され、ゲートにクロック信号が入力される第４のＰチャネルＭＯＳトランジスタと、
ソースが電源ラインに接続され、ドレインが前記第２のＰチャネルＭＯＳトランジスタのドレインと前記第５のＮチャネルＭＯＳトランジスタのドレインとの接続点に接続され、ゲートにクロック信号が入力される第５のＰチャネルＭＯＳトランジスタと、
ソースが電源ラインに接続され、ドレインが前記第５のＮチャネルＭＯＳトランジスタのソースと前記第３のＮチャネルＭＯＳトランジスタのドレインとの接続点に接続され、ゲートにクロック信号が入力される第６のＰチャネルＭＯＳトランジスタとを備え、
前記フィードバック信号生成部は、
ソースが電源ラインに接続され、ゲートに制御電圧が入力される第７のＰチャネルＭＯＳトランジスタと、
ソースが前記第７のＰチャネルＭＯＳトランジスタのドレインに接続され、ドレインが前記第１のＰチャネルＭＯＳトランジスタのゲートと前記第４のＮチャネルＭＯＳトランジスタのゲートとの接続点および前記第２のＰチャネルＭＯＳトランジスタのドレインと前記第５のＮチャネルＭＯＳトランジスタのドレインとの接続点に接続され、前記バッファを介して差動信号としてフィードバックされてくる前記増幅器の出力の一方がゲートに入力される第８のＰチャネルＭＯＳトランジスタと、
ソースが前記第７のＰチャネルＭＯＳトランジスタのドレインに接続され、ドレインが前記第１のＰチャネルＭＯＳトランジスタのドレインと前記第４のＮチャネルＭＯＳトランジスタのドレインとの接続点および前記第２のＰチャネルＭＯＳトランジスタのゲートと前記第５のＮチャネルＭＯＳトランジスタのゲートとの接続点に接続され、前記バッファを介して差動信号としてフィードバックされてくる前記増幅器の出力の他方がゲートに入力される第９のＰチャネルＭＯＳトランジスタとを備える
ことを特徴とするディシジョンフィードバックイコライザ。
【請求項３】
請求項１又は２に記載されたディシジョンフィードバックイコライザにおいて、
前記増幅器と前記ラッチ回路と前記バッファとの組み合わせを１つのスライスとする、複数段のスライスを備え、
前記複数段のスライスのうち初段のスライスにおける前記増幅器に含まれる前記フィードバック信号生成部は、
前記初段のスライスにおける前記バッファを介してフィードバックされてくる前記初段のスライスにおける前記増幅器からの出力に代えて、最終段のスライスにおける前記バッファを介してフィードバックされてくる前記最終段のスライスにおける前記増幅器からの出力から前記フィードバック信号を生成し、
前記初段を除く他のスライスにおける前記増幅器内の前記フィードバック信号生成部は、
前記他のスライスにおける前記バッファを介してフィードバックされてくる前記他のスライスにおける前記増幅器からの出力に代えて、前段のスライスにおける前記バッファを介してフィードバックされてくる前記前段のスライスにおける前記増幅器からの出力から前記フィードバック信号を生成する
ことを特徴とするディシジョンフィードバックイコライザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランスミッタとレシーバとを結ぶチャネルの分散特性により引き起こされる符号間干渉を補償するディシジョンフィードバックイコライザに関する。
【背景技術】
【０００２】
ローカルエリアネットワークなどのデータ通信システムは、トランスミッタ（ＴＸ）とチャネル（伝送路）とレシーバ（ＲＸ）とから構成される。トランスミッタは、データ信号を受け取ってアナログ信号を送信する。トランスミッタより送信されるアナログ信号はチャネルを通してレシーバに伝送される。レシーバは、チャネルを通して伝送されてきたアナログ信号（チャネルの出力信号）を基準電圧と比較することにより、「０」または「１」のデジタル信号へと変換する。
【０００３】
トランスミッタから出力されるアナログ信号（ＴＸ出力）は、トランスミッタにおけるクロック周期（ＴＸクロック周期）によって定まる単位時間（以下、ＵＩという。）で区切られた連続する符号データから構成される。
【０００４】
符号データの時間間隔がＴＸ出力においてＵＩ１個分の時間間隔である場合、チャネルの出力信号すなわちレシーバに入力される信号（ＲＸ入力）では、チャネルの分散特性のために符号データの時間間隔がＵＩ数個分に広がる。この広がりのためにいくつかの符号データが重なる。このため、現在データ（今回入力される符号データ）に残留している前回データ（前回入力された符号データ）の一部が、符号間干渉（ＩＳＩ：intersymbol interference）を引き起こす。
【０００５】
これによって、レシーバでは現在データの正しい判定が困難となり、レシーバにおいて誤ったデジタル出力が生成されることがある。したがって、レシーバが正しい判定を行うために、符号間干渉を補償する必要がある。
【０００６】
この符号間干渉を補償するために、レシーバのフロントエンドにディシジョンフィードバックイコライザ（ＤＦＥ）が用いられる。このディシジョンフィードバックイコライザの中で、前回データによる符号間干渉は、前回データより生成される符号間干渉の量に応じたフィードバック信号を用いることにより現在データから除去される。これにより、符号間干渉が補償され、レシーバは現在データの正しい判定を行えるようになる。
【０００７】
図５に、従来のディシジョンフィードバックイコライザ（ＤＦＥ）２００の要部の構成を示す。このＤＦＥ２００は、加算器１Ａと、フリップフロップ（Ｆ／Ｆ）２Ａと、バッファ３とから構成されている。
【０００８】
このＤＦＥ２００において、加算器１Ａは、加算部１１とｘｈブロック（フィードバック信号生成部）１２とを備え、トランスミッタからチャネルを通してレシーバに送られてくるアナログ信号（ＲＸ入力）を入力信号ＩＮとし、この入力信号ＩＮにｘｈブロックで生成されるフィードバック信号ＦＢ（アナログ信号）を加算（符号を反転して加算）することにより、加算器出力ＳＯを生成する。
【０００９】
加算器１Ａにおいて、加算部１１に与えられるフィードバック信号ＦＢは、符号間干渉を除去するために、＋ｈまたは−ｈの値を取る。ここで、ｈは前回データによって入力信号ＩＮに生じた符号間干渉（ＩＳＩ）の量に応じた変数である。入力信号ＩＮにフィードバック信号ＦＢを加算することにより、入力信号ＩＮから符号間干渉が除去され、加算器出力ＳＯは符号間干渉の影響を受けない信号となる。
【００１０】
フィードバック信号ＦＢが取るｈの値の符号は、フリップフロップ２Ａの出力（フリップフロップ出力）ＤＯＵＴに依存する。フリップフロップ２Ａは、増幅器（ＳＡ）２１ＡとＳＲラッチ（ラッチ回路）２２とから構成され、加算器１Ａからの加算器出力ＳＯを基準電圧（ＶＲ）と比較することにより、クロック信号ＣＫのサンプリング周期ごとにフリップフロップ出力ＤＯＵＴを生成する。通常、クロック信号ＣＫのサンプリング周期は、ＲＸ入力のＵＩと同じである。
【００１１】
増幅器２１Ａは、サンプリングブロック２１−１と、ラッチブロック２１−２と、リセットブロック２１−３と、加算部２１−４，２１−５とを備えている。増幅器２１Ａは、増幅器出力ＳＡＯを生成するが、この増幅器出力ＳＡＯはゼロ復帰型（ＲＺ型）のデジタル信号である。増幅器出力ＳＡＯは、時間領域においてリセット状態（ゼロ復帰状態）とデータ状態（「１」あるいは「０」）の２つの状態を交互に取る。
【００１２】
増幅器２１Ａにおいて、クロック信号ＣＫが「Ｌｏｗ」である場合、増幅器出力ＳＡＯはリセット状態である。この場合、ラッチブロック２１−２への入力（ラッチブロック入力）Ｓ１および増幅器出力ＳＡＯは、リセットブロック２１−３によってプレチャージされ、ある特定の電圧（ＶＤＤ）となる。
【００１３】
クロック信号ＣＫが「Ｈｉｇｈ」に遷移すると、サンプリングブロック２１−１はサンプリング動作を開始し、リセットブロック２１−３はラッチブロック入力Ｓ１および増幅器出力ＳＡＯのプレチャージを解除する。これにより、増幅器出力ＳＡＯはＶＤＩとなる。ここで、ＶＤＩはサンプリング時点における「ＳＯ−ＶＲ」（ＳＯとＶＲとの差分）に比例した電圧値である。
【００１４】
その後、ラッチブロック２１−２がラッチ動作を開始し、大きな電圧ゲインでＶＤＩのアナログ信号をデジタル信号（「１」／「０」）へと変換する。ラッチ動作の後、増幅器出力ＳＡＯはデジタル信号となる。クロック信号ＣＫが「Ｈｉｇｈ」である場合、増幅器出力ＳＡＯはデータ状態である。
【００１５】
後続のＳＲラッチ２２は、増幅器出力ＳＡＯからリセット状態を除去することにより、増幅器出力ＳＡＯ（ゼロ復帰型（ＲＺ型）のデジタル信号）を非ゼロ復帰型（ＮＲＺ型）のデジタル信号へと変換する。
【００１６】
ＳＲラッチ２２の出力ＤＯＵＴ（フリップフロップ出力ＤＯＵＴ）は、フィードバック信号ＦＢＤ（デジタル信号）として、バッファ３を介して加算器１Ａにフィードバックされる。加算器１Ａにおいて、フィードバック信号ＦＢＤ（デジタル信号）は、ｘｈブロック１２によって符号間干渉の量に応じたフィードバック信号ＦＢ（アナログ信号）とされ、加算部１１へ送られる。
【００１７】
図６に、このＤＦＥ２００の動作を表すタイミング図を示す。ＤＦＥ２００において、加算器１Ａは、入力信号ＩＮ（ｎ）とフィードバック信号ＦＢ（ｎ−１）とを加算部１１で加算することにより、加算器出力ＳＯ（ｎ）を生成する。
【００１８】
入力信号ＩＮ（ｎ）と加算器出力ＳＯ（ｎ）とは、それぞれ入力信号ＩＮのｎ番目のデータと加算器出力ＳＯのｎ番目のデータであり、クロック信号ＣＫのｎ番目のサンプリング時点のデータである。フィードバック信号ＦＢ（ｎ−１）は、クロック信号ＣＫの（ｎ−１）番目のサンプリングによる（ｎ−１）番目のフィードバック信号ＦＢである。
【００１９】
フリップフロップ出力ＤＯＵＴ（ｎ−１）が「１」である場合、フィードバック信号ＦＢ（ｎ−１）は＋ｈであり、したがって加算器出力ＳＯはＳＯ（ｎ）＝ＩＮ（ｎ）−ｈとなる。ＶＲは通常０である。フリップフロップ出力ＤＯＵＴ（ｎ−１）が「０」である場合、フィードバック信号ＦＢ（ｎ−１）は−ｈであり、したがって加算器出力ＳＯはＳＯ（ｎ）＝ＩＮ（ｎ）＋ｈとなる。ここで、ｈは前述した符号間干渉の量に応じた変数であり、ｘｈブロック１２の中で制御される。
【００２０】
サンプリングブロック２１−１のゲイン（α）によって、ＳＡＯ（ｎ）はα・｛ＩＮ（ｎ）±ｈ｝となる。符号間干渉を正しく除去するためには、入力信号ＩＮ（ｎ）とフィードバック信号ＦＢ（ｎ−１）との加算結果である加算器出力ＳＯ（ｎ）は、クロック信号ＣＫのｎ番目のサンプリングの前に整定している必要がある。
【００２１】
したがって、クロック信号ＣＫの（ｎ−１）番目のサンプリングから加算器出力ＳＯ（ｎ）の値が整定するまでの時間をフィードバックループディレイＴFBとした場合、このフィードバックループディレイＴFBはＵＩ１個分よりも小さい必要がある。
【００２２】
すなわち、符号間干渉を正しく除去するためには、ＴFB＝ＴSAM＋ＴLA＋ＴSR＋ＴBUF＋ＴSUM＜１ＵＩが満たされる必要がある。ここで、ＴSAM、ＴLA、ＴSR、ＴBUF、ＴSUMは、それぞれサンプリングブロック２１−１、ラッチブロック２１−２、ＳＲラッチ２２、バッファ３、加算器１Ａでの伝搬遅延である。この要件によって、レシーバの動作データレートが制限される。
【００２３】
ここで、レシーバの動作データレートを上昇させる方法として、すなわちレシーバを高速動作させる方法として、フィードバックループディレイＴFBを削減することが考えられる。このために、通常、２つの手法が適用される（例えば、非特許文献１参照）。図７に、この２つの手法を適用したＤＦＥ２０１の要部の構成を示す。
【００２４】
このＤＦＥ２０１では、第１の手法として、フリップフロップ出力ＤＯＵＴの代わりに、ＳＲラッチ２２への増幅器出力ＳＡＯをバッファ３を介するフィードバック信号ＦＢＤとして用いるようにしている。また、このＤＦＥ２０１では、第２の手法として、加算器１Ｂを内蔵した増幅器（加算器内蔵型の増幅器（ＳＥ_ＳＡ））２１Ｂを用いている。
【００２５】
すなわち、このＤＦＥ２０１では、増幅器２１Ｂの中に、加算部２１−４’とｘｈブロック２１−６とを組み合わせた加算器１Ｂを設け、ｘｈブロック２１−６がフィードバック信号ＦＢＤ（デジタル信号）から生成するフィードバック信号ＦＢ（アナログ信号）を加算部２１−４’へ送るようにしている。
【００２６】
このＤＦＥ２０１において、加算器１Ｂでのサンプリングブロック２１−１の出力とｘｈブロック２１−６からのフィードバック信号ＦＢとの加算動作は、サンプリングブロック２１−１でのサンプリング動作の間に発生する。
【００２７】
これにより、ＳＲラッチ２２での伝搬遅延ＴSRに加え、図５に示した加算器１Ａでの遅延時間ＴSUMが除去されるものとなり、フィードバックループディレイＴFBがＴSAM＋ＴLA＋ＴBUFまで削減され、レシーバの動作データレートを上昇させることができるようになる。
【先行技術文献】
【非特許文献】
【００２８】
【非特許文献１】S.-J. Bae et al, "A 60nm 6Gb/s/pin GDDR5 Graphics DRAM with Multifaceted Clocking and ISI/SSN-Reduction Techniques," in IEEE ISSCC Dig. Tech. Papers, Feb. 2008, pp. 278-279.
【発明の概要】
【発明が解決しようとする課題】
【００２９】
しかしながら、レシーバの動作データレートがさらに上昇すると、上記２つの手法を適用してフィードバックループディレイＴFBを削減するようにしたＤＦＥ２０１でも、十分ではなく、高速信号の符号間干渉を補償することが難しいという課題があった。
【００３０】
本発明は、このような課題を解決するためになされたもので、その目的とするところは、フィードバックループディレイＴFBをさらに短くし、高速信号の符号間干渉を補償することが可能なディシジョンフィードバックイコライザを実現することにある。
【課題を解決するための手段】
【００３１】
このような目的を達成するために本発明は、トランスミッタ（ＴＸ）とレシーバ（ＲＸ）とを結ぶチャネルの分散特性により引き起こされる符号間干渉（ＩＳＩ）を補償するディシジョンフィードバックイコライザ（１００）において、前記トランスミッタから前記チャネルを通して前記レシーバに送られてくるアナログ信号を入力信号（ＩＮ）とし、この入力信号を増幅してゼロ復帰型のデジタル信号（ＳＡＯ）として出力する増幅器（２１Ｃ）と、前記増幅器の出力をラッチして非ゼロ復帰型のデジタル信号（ＤＯＵＴ）として出力するラッチ回路（２２）と、前記増幅器の出力を前記増幅器にフィードバックする経路に設けられたバッファ（３）とを備え、前記増幅器は、前記入力信号を所定の周期でサンプリングして出力するサンプリングブロック（２１−１）と、前記サンプリングブロックの出力をラッチして出力するラッチブロック（２１−２）と、前記バッファを介してフィードバックされてくる前記増幅器の出力（ＦＢＤ）から前記符号間干渉の量に応じたフィードバック信号（ＦＢ）を生成するフィードバック信号生成部（２１−７）と、前記フィードバック信号生成部によって生成された前記フィードバック信号を前記ラッチブロックの出力に加算する加算部（２１−５’）とを備えた加算器（１Ｃ）と、前記サンプリングブロックの出力の前記ラッチブロックへの入力タイミングおよび前記ラッチブロックの出力の前記加算部への入力タイミングを制御するリセットブロック（２１−３）とを備えることを特徴とする。
【００３２】
この発明において、増幅器の内部に設けられた加算器は、バッファを介してフィードバックされてくる増幅器の出力からフィードバック信号を生成し、この生成したフィードバック信号とラッチブロックの出力とを加算して、増幅器の出力として出力する。この場合、加算器でのラッチブロックの出力とフィードバック信号との加算動作は、ラッチブロックでのラッチ動作の間に発生する。これにより、遅延時間ＴSAMが除去されるものとなり、フィードバックループディレイＴFBがＴLA＋ＴBUFまで削減される。
【００３３】
なお、上記説明では、一例として、発明の構成要素に対応する図面上の構成要素などを、括弧を付した参照符号によって示している。
【発明の効果】
【００３４】
以上説明したように、本発明によれば、加算器でのラッチブロックの出力とフィードバック信号との加算動作がラッチブロックでのラッチ動作の間に発生することになるので、フィードバックループディレイＴFBをさらに短くし、高速信号の符号間干渉を補償することが可能となる。
【図面の簡単な説明】
【００３５】
【図１】図１は、本発明の実施の形態１に係るディシジョンフィードバックイコライザ（ＤＦＥ）の要部の構成を示す図である。
【図２】図２は、図１に示したＤＦＥにおける増幅器（加算器内蔵型の増幅器）の具体的な回路構成を示す図である。
【図３】図３は、図２に示した増幅器を用いたＤＦＥの動作を表すタイミング図である。
【図４】図４は、１／４レートアーキテクチャとしたＤＦＥ（実施の形態２に係るＤＦＥ）の要部の構成を示す図である。
【図５】図５は、従来のＤＦＥの要部の構成を示す図である。
【図６】図６は、図５に示したＤＦＥの動作を表すタイミング図である。
【図７】図７は、加算器内蔵型の増幅器を用いた従来のＤＦＥの要部の構成を示す図である。
【図８】図８は、図７に示したＤＦＥにおける増幅器の具体的な回路構成を示す図である。
【図９】図９は、図８に示した増幅器を用いたＤＦＥの動作を表すタイミング図である。
【発明を実施するための形態】
【００３６】
〔実施の形態１〕
以下、本発明の実施の形態を図面に基づいて詳細に説明する。図１は本発明の実施の形態１に係るディシジョンフィードバックイコライザ（ＤＦＥ）１００の要部を示す図である。同図において、図７を参照して説明した構成要素と同一の構成要素については同一の符号を付し、その説明は省略する。
【００３７】
このＤＦＥ１００では、フィードバックループディレイＴFBをさらに削減するために、増幅器出力ＳＡＯをバッファ３を介するフィードバック信号ＦＢＤとして用いるようにすると共に、ラッチブロック２１−２とＳＲラッチ２２との間に加算器１Ｃを設けた増幅器（加算器内蔵型の増幅器（ＳＥ_ＳＡ））を用いるようにしている。
【００３８】
すなわち、このＤＦＥ１００では、増幅器２１Ｃの中に、加算部２１−５’とｘｈブロック２１−７とを組み合わせた加算器１Ｃを設け、ｘｈブロック２１−７がフィードバック信号ＦＢＤ（デジタル信号）から生成するフィードバック信号ＦＢ（アナログ信号）を加算部２１−５’へ送るようにしている。
【００３９】
このＤＦＥ１００において、リセットブロック２１−３は、クロック信号ＣＫによって制御され、サンプリングブロック２１−１とラッチブロック２１−２の出力ノードを再設定する。この場合、クロック信号ＣＫが「Ｌｏｗ」の間、サンプリングブロック２１−１の出力ノードとラッチブロック２１−２の出力ノードはリセットブロック２１−３によってＶＤＤにプレチャージされる。クロック信号ＣＫが「Ｈｉｇｈ」の間、サンプリングブロック２１−１の出力ノードとラッチブロック２１−２の出力ノードのＶＤＤへのプレチャージは解除され、サンプリングブロック２１−１の出力はラッチブロック２１−２へ送られ、ラッチブロック２１−２の出力は加算部２１−５’に送られる。すなわち、リセットブロック２１−３は、サンプリングブロック２１−１の出力のラッチブロック２１−２への入力タイミングおよびラッチブロック２１−２の出力の加算部２１−５’への入力タイミングを制御する。リセットブロック２１−３の目的は、次に行われるサンプリング動作やラッチ動作のためのプレチャージであり、タイミングはクロック信号ＣＫによって決められる。
【００４０】
このＤＦＥ１００において、ラッチブロック２１−２の出力とｘｈブロック２１−７からのフィードバック信号ＦＢとの加算動作は、ラッチブロック２１−２でのラッチ動作の間に発生する。
【００４１】
これにより、図７に示した従来のＤＦＥ２０１と比較して、遅延時間ＴSAMが除去されることになり、フィードバックループディレイＴFBがＴLA＋ＴBUFまで削減される。この結果、レシーバの動作データレートをさらに上昇させることができ、高速信号の符号間干渉を補償することが可能となる。
【００４２】
以下、このＤＦＥ１００における増幅器２１Ｃについて、具体的な回路構成を示して説明する。ここでは、先に、図７に示した従来のＤＦＥ２０１における増幅器２１Ｂの具体的な回路構成について説明し、その後に本実施の形態のＤＦＥ１００における増幅器２１Ｃの具体的な回路構成について説明する。
【００４３】
図８に、従来のＤＦＥ２０１における増幅器２１Ｂの具体的な回路構成を示す。この回路は、増幅器２１Ｂを差動型とした場合の回路を示している。
【００４４】
この回路構成において、ＩＮ+は差動信号として入力される入力信号ＩＮの一方であり、ＩＮ-は他方である。Ｓ１+は差動信号として生じるラッチブロック入力Ｓ１の一方であり、Ｓ１-は他方である。ＦＢＤ+は差動信号として送られてくるフィードバック信号ＦＢＤの一方であり、ＦＢＤ-は他方である。ＳＡＯ+は差動信号として出力される増幅器出力ＳＡＯの一方であり、ＳＡＯ-は他方である。
【００４５】
この増幅器２１Ｂにおいて、サンプリングブロック２１−１は、ソースがグラウンドラインに接続され、ゲートにクロック信号ＣＫが入力されるＮチャネルＭＯＳトランジスタＭｎ１と、ソースがＮチャネルＭＯＳトランジスタＭｎ１のドレインに接続され、入力信号ＩＮ+がゲートに入力されるＮチャネルＭＯＳトランジスタＭｎ２と、ソースがＮチャネルＭＯＳトランジスタＭｎ１のドレインに接続され、入力信号ＩＮ-がゲートに入力されるＮチャネルＭＯＳトランジスタＭｎ３とから構成されている。
【００４６】
ラッチブロック２１−２は、ソースが電源ラインに接続されたＰチャネルＭＯＳトランジスタＭｐ１およびＰチャネルＭＯＳトランジスタＭｐ２と、ドレインがＰチャネルＭＯＳトランジスタＭｐ１のドレインに接続され、ゲートがＰチャネルＭＯＳトランジスタＭｐ１のゲートに接続され、ソースがＮチャネルＭＯＳトランジスタＭｎ２のドレインに接続されたＮチャネルＭＯＳトランジスタＭｎ４と、ドレインがＰチャネルＭＯＳトランジスタＭｐ２のドレインおよびＰチャネルＭＯＳトランジスタＭｐ１のゲートとＮチャネルＭＯＳトランジスタＭｎ４のゲートとの接続点に接続され、ゲートがＰチャネルＭＯＳトランジスタＭｐ２のゲートおよびＰチャネルＭＯＳトランジスタＭｐ１のドレインとＮチャネルＭＯＳトランジスタＭｎ４のドレインとの接続点に接続され、ソースがＮチャネルＭＯＳトランジスタＭｎ３のドレインに接続されたＮチャネルＭＯＳトランジスタＭｎ５とから構成されている。
【００４７】
リセットブロック２１−３は、ソースが電源ラインに接続され、ドレインがＰチャネルＭＯＳトランジスタＭｐ１のドレインとＮチャネルＭＯＳトランジスタＭｎ４のドレインとの接続点に接続され、ゲートにクロック信号ＣＫが入力されるＰチャネルＭＯＳトランジスタＭｐ３と、ソースが電源ラインに接続され、ドレインがＮチャネルＭＯＳトランジスタＭｎ４のソースとＮチャネルＭＯＳトランジスタＭｎ２のドレインとの接続点に接続され、ゲートにクロック信号ＣＫが入力されるＰチャネルＭＯＳトランジスタＭｐ４と、ソースが電源ラインに接続され、ドレインがＰチャネルＭＯＳトランジスタＭｐ２のドレインとＮチャネルＭＯＳトランジスタＭｎ５のドレインとの接続点に接続され、ゲートにクロック信号ＣＫが入力されるＰチャネルＭＯＳトランジスタＭｐ５と、ソースが電源ラインに接続され、ドレインがＮチャネルＭＯＳトランジスタＭｎ５のソースとＮチャネルＭＯＳトランジスタＭｎ３のドレインとの接続点に接続され、ゲートにクロック信号ＣＫが入力されるＰチャネルＭＯＳトランジスタＭｐ６とから構成されている。
【００４８】
ｘｈブロック２１−６は、ソースがグラウンドラインに接続され、ゲートにクロック信号ＣＫが入力されるＮチャネルＭＯＳトランジスタＭｎ６と、ソースがＮチャネルＭＯＳトランジスタＭｎ６のドレインに接続され、ドレインがＮチャネルＭＯＳトランジスタＭｎ５のソースとＰチャネルＭＯＳトランジスタＭｐ６のドレインとの接続点に接続され、ゲートにフィードバック信号ＦＢＤ+が入力されるＮチャネルＭＯＳトランジスタＭｎ７と、ソースがＮチャネルＭＯＳトランジスタＭｎ６のドレインに接続され、ドレインがＰチャネルＭＯＳトランジスタＭｐ４のドレインとＮチャネルＭＯＳトランジスタＭｎ４のソースとの接続点に接続され、ゲートにフィードバック信号ＦＢＤ-が入力されるＮチャネルＭＯＳトランジスタＭｎ８とから構成されている。
【００４９】
図９に、図８に示した増幅器２１Ｂを備えるＤＦＥ２０１の動作を表すタイミング図を示す。この増幅器２１Ｂを備えるＤＦＥ２０１において、クロック信号ＣＫが「Ｌｏｗ」である場合、Ｓ１+、Ｓ１-、ＳＡＯ+、ＳＡＯ-の各ノードはリセットブロック２１−３によってＶＤＤまで充電される。クロック信号ＣＫが「Ｈｉｇｈ」に遷移すると、サンプリングブロック２１−１とｘｈブロック２１−６は、Ｓ１+とＳ１-の２つのノードから電流の引き込みを始める。
【００５０】
Ｓ１+とＳ１-の２つのノードにおいて、サンプリングブロック２１−１による電流は、ｘｈブロック２１−６による電流に加算される。加算電流は、ＳＡＯ+とＳＡＯ-の２つのノードへと伝送される。その結果として、サンプリング動作の中で、ＳＡＯ-はＩＮ+による電流によって定まり、ＦＢＤ-とＳＡＯ+はＩＮ-とＦＢＤ+による電流によって定まる。
【００５１】
サンプリング動作の後、「ＳＡＯ+−ＳＡＯ-」であるＶＤＩは、α・｛（ＩＮ+−ＩＮ-）−ｈ・（ＦＢＤ+−ＦＢＤ-）｝となる。ここで、αはサンプリング動作のゲイン、ｈはＮチャネルＭＯＳトランジスタＭｎ１に流れる電流とＮチャネルＭＯＳトランジスタＭｎ６に流れる電流との比によって定められる符号間干渉係数である。ＦＢＤ+とＦＢＤ-は「１」か「０」のデジタル信号であるため、ＶＤＩはα・｛（ＩＮ+−ＩＮ-）±ｈ｝となるが、これは、図７に示したＤＦＥ２０１においてシングルエンドアーキテクチャとした場合と同じ結果である。
【００５２】
ＳＡＯ+かＳＡＯ-が「ＶＤＤ−ＶTH」未満まで低下すると、ＰチャネルＭＯＳトランジスタＭｐ１とＭｐ２がオンになり、ラッチブロック２１−２がラッチ動作を開始する。ＶTHは、ＰチャネルＭＯＳトランジスタＭｐ１とＭｐ２の閾値電圧である。ラッチ動作の後、ＳＡＯ+とＳＡＯ-の一方がＶDDとなり、他方はＶSSとなる。
【００５３】
この差動型の増幅器２１Ｂを備えるＤＦＥ２０１において、符号間干渉を正しく除去するためには、（ｎ−１）番目のデータのＦＢＤ+とＦＢＤ-は、クロック信号ＣＫのｎ番目のサンプリングの前に到達している必要がある。したがって、フィードバックループディレイＴFB（ＴFB＝ＴSAM＋ＴLA＋ＴBUF）は、１ＵＩ未満である必要がある。
【００５４】
図２に、本実施の形態のＤＦＥ１００（図１）における増幅器２１Ｃの具体的な回路構成を示す。この回路も増幅器２１Ｃを差動型とした場合の回路を示している。図３に図９に対応するタイミング図を示す。
【００５５】
この回路では、図８に示した従来の増幅器２１Ｂにおけるｘｈブロック２１−６に代えて、ＰチャネルＭＯＳトランジスタＭｐ７〜Ｍｐ９を用いたｘｈブロック２１−７を用いている。
【００５６】
この回路において、サンプリングブロック２１−１、ラッチブロック２１−２，リセットブロック２１−３の構成は、図８に示した増幅器２１Ｂにおけるサンプリングブロック２１−１、ラッチブロック２１−２，リセットブロック２１−３の構成と同じであるので、その説明は省略する。
【００５７】
この増幅器２１Ｃにおいて、ｘｈブロック２１−７は、ソースが電源ラインに接続され、ゲートに制御電圧ＶＢが入力されるＰチャネルＭＯＳトランジスタＭｐ７と、ソースがＰチャネルＭＯＳトランジスタＭｐ７のドレインに接続され、ドレインがＰチャネルＭＯＳトランジスタＭｐ１のゲートとＮチャネルＭＯＳトランジスタＭｎ４のゲートとの接続点およびＰチャネルＭＯＳトランジスタＭｐ２のドレインとＮチャネルＭＯＳトランジスタＭｎ５のドレインとの接続点に接続され、フィードバック信号ＦＢＤ+がゲートに入力されるＰチャネルＭＯＳトランジスタＭｐ８と、ソースがＰチャネルＭＯＳトランジスタＭｐ７のドレインに接続され、ドレインがＰチャネルＭＯＳトランジスタＭｐ１のドレインとＮチャネルＭＯＳトランジスタＭｎ４のドレインとの接続点およびＰチャネルＭＯＳトランジスタＭｐ２のゲートとＮチャネルＭＯＳトランジスタＭｎ５のゲートとの接続点に接続され、フィードバック信号ＦＢ-がゲートに入力されるＰチャネルＭＯＳトランジスタＭｐ９とから構成されている。
【００５８】
この増幅器２１Ｃでは、ｘｈブロック２１−７によって、ラッチブロック２１−２の出力に−α・ｈ・（ＦＢＤ+−ＦＢＤ-）のオフセット電圧が加算される。このオフセット電圧の加算により、ＶＤＩはα・（ＩＮ+−ＩＮ-）−α・ｈ・（ＦＢＤ+−ＦＢＤ-）となるが、これは、図８に示した増幅器２１Ｂと同じ結果を示している。α・ｈは制御電圧ＶＢによって制御される。
【００５９】
この増幅器２１Ｃでは、ラッチブロック２１−２の出力にオフセット電圧が加算されるため、フィードバック信号（ＦＢＤ+、ＦＢＤ-）の到達時間は、ラッチ動作の開始時間まで緩和される。すなわち、符号間干渉を正しく除去するためには、（ｎ−１）番目のデータのＦＢＤ+とＦＢＤ-は、ｎ番目のデータのラッチ動作の前に到達している必要がある。
【００６０】
フィードバックループは増幅器２１Ｃにおけるラッチ動作とバッファ３におけるバッファ動作によって構成されることから、フィードバックループディレイＴFBはＴLA＋ＴBUFとなる。この増幅器２１Ｃでは、従来の増幅器２１ＢよりもＴFBが小さくなり、ＤＦＥ１００の動作データレートを一層高速とする効果がある。
【００６１】
〔実施の形態２〕
図１に示したＤＦＥ１００は、１／４レートアーキテクチャとしても実装可能である。図４に、１／４レートアーキテクチャとしたＤＦＥ１０１の要部の構成を示す。このＤＦＥ１０１は、図１に示した増幅器２１Ｃと、ＳＲラッチ２２と、バッファ３との組み合わせを１つのスライスとし、４つのスライスＳＬ１〜ＳＬ４で構成されている。
【００６２】
初段のスライスＳＬ１は、増幅器２１Ｃ1とＳＲラッチ２２1とバッファ３1とで構成され、２段目のスライスＳＬ２は、増幅器２１Ｃ2とＳＲラッチ２２2とバッファ３2とで構成され、３段目のスライスＳＬ３は、増幅器２１Ｃ3とＳＲラッチ２２3とバッファ３3とで構成され、４段目のスライスＳＬ４は、増幅器２１Ｃ4とＳＲラッチ２２4とバッファ３4とで構成されている。
【００６３】
このＤＦＥ１０１において、初段のスライスＳＬ１における増幅器２１Ｃ1内のｘｈブロック２１−７は、初段のスライスＳＬ１におけるバッファ３1を介してフィードバックされてくる増幅器２１Ｃ1からの出力に代えて、最終段（４段目）のスライスＳＬ４におけるバッファ３4を介してフィードバックされてくる最終段（４段目）のスライスＳＬ４における増幅器２１Ｃ4からの出力からフィードバック信号ＦＢを生成する。
【００６４】
２段目のスライスＳＬ２における増幅器２１Ｃ2は、２段目のスライスＳＬ２におけるバッファ３2を介してフィードバックされてくる２段目のスライスＳＬ２における増幅器２１Ｃ2からの出力に代えて、前段のスライスＳＬ１におけるバッファ３1を介してフィードバックされてくる前段のスライスＳＬ１における増幅器２１Ｃ1からの出力からフィードバック信号ＦＢを生成する。
【００６５】
３段目のスライスＳＬ３における増幅器２１Ｃ3は、３段目のスライスＳＬ３におけるバッファ３3を介してフィードバックされてくる３段目のスライスＳＬ３における増幅器２１Ｃ3からの出力に代えて、前段のスライスＳＬ２におけるバッファ３2を介してフィードバックされてくる前段のスライスＳＬ２における増幅器２１Ｃ2からの出力からフィードバック信号ＦＢを生成する。
【００６６】
４段目のスライスＳＬ４における増幅器２１Ｃ4は、４段目のスライスＳＬ４におけるバッファ３4を介してフィードバックされてくる４段目のスライスＳＬ４における増幅器２１Ｃ4からの出力に代えて、前段のスライスＳＬ３におけるバッファ３3を介してフィードバックされてくる前段のスライスＳＬ３における増幅器２１Ｃ3からの出力からフィードバック信号ＦＢを生成する。
【００６７】
このＤＦＥ１０１において、増幅器２１Ｃ1，２１Ｃ2，２１Ｃ3，２１Ｃ4は、それぞれクロック信号ＣＫ０、クロック信号ＣＫ９０、クロック信号ＣＫ１８０、クロック信号ＣＫ２７０によって同期がとられる。この例において、増幅器２１Ｃ1，２１Ｃ2，２１Ｃ3，２１Ｃ4は、図２に示した回路構成とされている。
【００６８】
クロック信号ＣＫ０，ＣＫ９０，ＣＫ１８０，ＣＫ２７０は４×ＵＩの周期であり、ここで、ＵＩはＲＸ入力と同じである。サンプリング動作は、クロック信号ＣＫ０、クロック信号ＣＫ９０、クロック信号ＣＫ１８０、クロック信号ＣＫ２７０の順番で増幅器２１Ｃ1，２１Ｃ2，２１Ｃ3，２１Ｃ4の中で順次行われる。増幅器２１Ｃ1におけるクロック信号ＣＫ０のサンプリングからＵＩ１個分後に、増幅器２１Ｃ2はクロック信号ＣＫ９０を用いてサンプリング動作を開始する。
【００６９】
次のＵＩ１個分後に、増幅器２１Ｃ3はクロック信号ＣＫ１８０を用いてサンプリング動作を開始する。さらに次のＵＩ１個分後に、増幅器２１Ｃ4がサンプリング動作を開始する。その後、さらに次のＵＩ１個分後に、再び増幅器２１Ｃ1がサンプリング動作を開始する。サンプリング動作は、上記の順番で繰り返される。
【００７０】
ＤＦＥ動作のために、クロック信号ＣＫ０で同期された増幅器２１Ｃ1の出力である増幅器出力ＳＡＯ０はバッファ３1を介してＦＢＤ０として増幅器２１Ｃ2に伝達される。クロック信号ＣＫ９０で同期された増幅器２１Ｃ2の出力である増幅器出力ＳＡＯ９０はバッファ３2を介してＦＢＤ９０として増幅器２１Ｃ3に、クロック信号ＣＫ１８０で同期された増幅器２１Ｃ3の出力である増幅器出力ＳＡＯ１８０はバッファ３3を介してＦＢＤ１８０として増幅器２１Ｃ4に、クロック信号ＣＫ２７０で同期された増幅器２１Ｃ4の出力である増幅器出力ＳＡＯ２７０はバッファ３4を介してＦＢＤ２７０として増幅器２１Ｃ1にそれぞれ伝達される。
【００７１】
〔実施の形態の拡張〕
以上、実施の形態を参照して本発明を説明したが、本発明は上記の実施の形態に限定されるものではない。本発明の構成や詳細には、本発明の技術思想の範囲内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００７２】
１Ｃ…加算器、２Ｃ…フリップフロップ、３，３1〜３4…バッファ、２１Ｃ，２１Ｃ1〜２１Ｃ4…増幅器（加算器内蔵型の増幅器）、２１−１…サンプリングブロック、２１−２…ラッチブロック、２１−３…リセットブロック、２１−４…加算部、２１−５’…加算部、２１−７…ｘｈブロック、２２，２２1〜２２4…ＳＲラッチ、Ｍｐ１〜Ｍｐ９…ＰチャネルＭＯＳトランジスタ、Ｍｎ１〜Ｍｎ５…ＮチャネルＭＯＳトランジスタ、ＳＬ１〜ＳＬ４…スライス、１００，１０１…ＤＦＥ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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