(57)【要約】【課題】出力回路または演算増幅器の内部で無駄な大電流が流れるのを簡便かつ効果的に抑制すること。【解決手段】このＡＢ級出力回路１０は、出力制御回路１２、ミニマムセレクタ回路１４およびプッシュプル回路１６を有している。ミニマムセレクタ回路１４は、正極電源端子２０と負極電源端子２２との間で、一つの電流経路Ｐ１上にＰＭＯＳトランジスタＭ５とＰＭＯＳトランジスタＭ４とダイオード接続のＮＭＯＳトランジスタＭ３とを直列に接続し、別の電流経路Ｐ２上にＰＭＯＳトランジスタＭ７とＮＭＯＳトランジスタＭ６と定電流源Ｉ４とを直列に接続している。【選択図】  図１
2020162041.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源電圧端子と第１のノードとの間に設けられている第１の定電流源と、
前記第１の電源電圧端子と第２のノードとの間に設けられている第２の定電流源と、
信号電流を受ける第３のノードと第２の電源電圧端子との間に設けられている第３の定電流源と、
ソース電極が前記第３のノードに接続され、ドレイン電極が前記第１のノードに接続され、ゲート電極に基準電圧を受ける第１導電型の第１のＭＯＳトランジスタと、
ソース電極が前記第３のノードに接続され、ドレイン電極が前記第２のノードに接続され、ゲート電極が第４のノードに接続されている第１導電型の第２のＭＯＳトランジスタと、
ソース電極が前記第２の電源電圧端子に接続され、ドレイン電極およびゲート電極が前記第４のノードに接続されている第１導電型の第３のＭＯＳトランジスタと、
前記第１の電源電圧端子と前記第４のノードとの間に設けられ、ゲート電極が前記第１のノードに接続されている第２導電型の第４のＭＯＳトランジスタと、
前記第１の電源電圧端子と前記第４のノードとの間に前記第４のＭＯＳトランジスタとの直列接続で設けられている第２導電型の第５のＭＯＳトランジスタと、
前記第１の電源電圧端子と前記第２の電源電圧端子との間に設けられ、ゲート電極が前記第２のノードに接続されている第１導電型の第６のＭＯＳトランジスタと、
前記第１の電源電圧端子と前記第２の電源電圧端子との間に前記第６のＭＯＳトランジスタとの直列接続で設けられ、ドレイン端子およびゲート電極が前記第５のＭＯＳトランジスタのゲート電極に接続されている第２導電型の第７のＭＯＳトランジスタと、
ソース電極が前記第１の電源電圧端子に接続され、ドレイン電極が信号出力端子に接続され、ゲート電極が前記第１のノードに接続されている第２導電型の第８のＭＯＳトランジスタと、
ソース電極が前記第２の電源電圧端子に接続され、ドレイン電極が前記信号出力端子に接続され、ゲート電極が前記第２のノードに接続されている第１導電型の第９のＭＯＳトランジスタと、
前記第１の電源電圧端子と前記第２の電源電圧端子との間に前記第６および第７のＭＯＳトランジスタとの直列接続で設けられている第４の定電流源と
を有する出力回路。
【請求項２】
前記第５のＭＯＳトランジスタのソース電極が前記第１の電源電圧端子に接続され、
前記第４のＭＯＳトランジスタのソース電極が前記第５のＭＯＳトランジスタのドレイン電極に接続され、
前記第４のＭＯＳトランジスタのドレイン電極が前記第４のノードに接続され、
前記第７のＭＯＳトランジスタのソース電極が前記第１の電源電圧端子に接続され、
前記第６のＭＯＳトランジスタのドレイン電極が前記第７のＭＯＳトランジスタのドレイン電極およびゲート電極に接続され、
前記第４の定電流源が、前記第６のＭＯＳトランジスタのソース電極と前記第２の電源電圧端子との間に接続されている、
請求項１に記載の出力回路。
【請求項３】
前記第４の定電流源は、ソース電極が前記第２の電源電圧端子に接続され、ドレイン電極が前記第６のＭＯＳトランジスタのソース電極に接続され、ゲート電極に一定の電圧を受ける第１導電型の第１０のＭＯＳトランジスタを有する、請求項１または請求項２に記載の出力回路。
【請求項４】
第１の電源電圧端子と第２の電源電圧端子との間で直列に接続されてプッシュプル回路を形成する第１および第２のトランジスタを有し、前記第１および第２のトランジスタの制御電極に第１および第２の制御電圧をそれぞれ与え、前記第１および第２のトランジスタをそれぞれ流れる電流の少ない方に対応するミニマムセレクタ電圧を生成し、このミニマムセレクタ電圧が基準電圧に一致するように前記第１および第２の制御電圧を可変制御する出力回路であって、
前記ミニマムセレクタ電圧を発生するために前記第１の電源電圧端子と前記第２の電源電圧端子との間の第１の電流経路上に設けられているダイオード接続の第３のトランジスタと、
前記第１の電流経路上に前記第３のトランジスタとの直列接続で設けられ、その制御電極に前記第１の制御電圧を受ける第４のトランジスタと、
前記第１の電流経路上で前記第３および第４のトランジスタとの直列接続で設けられる第５のトランジスタと、
前記第１の電源電圧端子と前記第２の電源電圧端子との間の第２の電流経路上に設けられ、その制御電極に前記第２の制御電圧を受ける第６のトランジスタと、
前記第２の電流経路上に前記第６のトランジスタとの直列接続で設けられ、その制御電極および出力電極が前記第５のトランジスタの制御電極に接続されている第７のトランジスタと、
前記第２の電流経路上に前記第６および第７のトランジスタとの直列接続で設けられている定電流源と
を有する出力回路。
【請求項５】
一対の入力信号を差動入力する差動入力回路と、
前記差動入力回路より取り出された信号を増幅して出力する請求項１〜４のいずれか一項に記載の出力回路と
を有する演算増幅器。
【請求項６】
前記出力回路が、前記差動入力回路より取り出された信号を増幅するための折り返し式のカスコード回路を有する、請求項５に記載の演算増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号を増幅して出力するトランジスタ集積回路に係り、特にＣＭＯＳ回路で構成される出力回路および演算増幅器に関する。
【背景技術】
【０００２】
様々な信号の増幅に用いられている演算増幅器の多くは、増幅の出力を大きくし、ひずみを低減するために、出力段にプッシュプル方式のＡＢ級出力回路を備えている。一般に、プッシュプル方式のＡＢ級出力回路は、互いに直列に接続され相補的に動作する一対のトランジスタと、両トランジスタの動作点をＡＢ級に設定するためのバイアス回路とを有している。
【０００３】
従来から、電源電圧の低減化に対応してこの種のバイアス回路にミニマムセレクタ回路を採用するＡＢ級出力回路が知られている。ＣＭＯＳアナログ回路からなる典型的なミニマムセレクタ回路は、プッシュプル回路を形成する出力用のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのドレイン電流をそれぞれ検出するモニタ用のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを備え、それらモニタ用のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタより得られるモニタ電流の少ない方をダイオード接続のＭＯＳトランジスタに通して電流−電圧変換によりミニマムセレクタ電圧を生成し、このミニマムセレクタ電圧をＡＢ級の設定動作点に対応する基準電圧に一致させるように出力段のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタに対する制御電圧を可変制御するように構成されている（たとえば特許文献１のＦＩＧ．１）。
【０００４】
このようなミニマムセレクタ回路においては、プッシュプル回路の出力用ＰＭＯＳトランジスタおよび出力用ＮＭＯＳトランジスタにはそれぞれ同じ導電型のモニタ用ＭＯＳトランジスタが充てられる。より詳細には、出力用ＰＭＯＳトランジスタにはモニタ用ＰＭＯＳトランジスタが充てられ、両者のゲート電極は共通接続される。これによって、出力用ＰＭＯＳトランジスタのゲート電極に与えられる制御電圧は、同時にモニタ用ＰＭＯＳトランジスタのゲート電極にも与えられる。一方、出力用ＮＭＯＳトランジスタにはモニタ用ＮＭＯＳトランジスタが充てられ、両者のゲート電極は共通接続される。これによって、出力用ＮＭＯＳトランジスタのゲート電極に与えられる制御電圧は、同時にモニタ用ＮＭＯＳトランジスタのゲート電極にも与えられる。
【０００５】
そして、モニタ用ＰＭＯＳトランジスタおよびモニタ用ＮＭＯＳトランジスタのうち、ダイオード接続のＭＯＳトランジスタと導電型が異なるモニタ用トランジスタは、ダイオード接続のＭＯＳトランジスタと同一の電流経路上に、直接直列に接続される。一方、ダイオード接続のＭＯＳトランジスタと同じ導電型のモニタ用トランジスタは、別の電流経路上に設けられ、ダイオード接続のＭＯＳトランジスタと導電型が異なる一対のＭＯＳトランジスタからなるカレントミラー回路を介してダイオード接続のＭＯＳトランジスタに間接的に直列に接続される。
【０００６】
たとえば、ダイオード接続のＭＯＳトランジスタがＮＭＯＳの場合は、モニタ用ＰＭＯＳトランジスタが第１の電流経路上でダイオード接続のＮＭＯＳトランジスタに直接直列に接続される。そして、モニタ用ＮＭＯＳトランジスタは第２の電流経路上でカレントミラー回路の一方（基準側）のＰＭＯＳトランジスタに直列に接続され、カレントミラー回路の他方（従属側）のＰＭＯＳトランジスタが第１の電流経路上でダイオード接続のＮＭＯＳトランジスタおよびモニタ用ＰＭＯＳトランジスタに直列に接続される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第７，５５７，６５８号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ＡＢ級出力回路ないしこれを含む演算増幅器が直流の信号たとえばパルス信号を増幅出力する場合、パルス信号が入力されていない時あるいは入力中のパルス信号の論理レベルが“Ｌ”である時のプッシュプル回路の出力電圧は、シンク側の出力用ＮＭＯＳトランジスタを介して負極性電源電位（たとえばグランド電位）側にクリップされる。
【０００９】
この場合にも、ＡＢ級の動作点に応じた微小な電流つまりアイドル電流がプッシュプル回路の出力用ＰＭＯＳトランジスタおよび出力用ＮＭＯＳトランジスタを流れる。ここで、出力用ＮＭＯＳトランジスタは、そのソース−ドレイン間電圧が極度に小さく（ゼロボルトに近く）、非飽和（線型）特性領域で動作する。それでも所要のアイドル電流を得るために、上記のようなミニマムセレクタ回路においては、フィードバック制御が働いて、出力用ＮＭＯＳトランジスタに与えられる制御電圧が相当高いレベルに上昇する。
【００１０】
ところが、出力用ＮＭＯＳトランジスタとゲート電極を共通接続しているモニタ用ＮＭＯＳトランジスタは、十分大きなソース−ドレイン間電圧の下に飽和特性領域で動作するため、上記のように出力用ＮＭＯＳトランジスタに対する制御電圧が相当高いレベルに跳ね上がると、自己のゲート電極にも同じ制御電圧を受けて、非常に大きなドレイン電流を流す。この大電流は、当該モニタ用ＮＭＯＳトランジスタおよびこれに直列に接続されているカレントミラー用の基準側ＰＭＯＳトランジスタの電流経路（第２の電流経路）でのみ貫通して流れ、ミニマムセレクタ電圧を発生するダイオード接続のＮＭＯＳトランジスタの電流経路（第１の電流経路）には伝わらない。この時、第１の電流経路上には、出力用ＰＭＯＳトランジスタのドレイン電流を反映するモニタ用ＰＭＯＳトランジスタの小さなドレイン電流が選択的に流れる。したがって、ミニマムセレクタ回路ないしＡＢ級出力回路の機能面に限ってみれば特に支障はない。しかし、バイアス回路内でそのような無意味な大電流が定常的に流れるのは、消費電力の節減や電源電圧の低減化の面で好ましくない。
【００１１】
この点に関して、上記特許文献１（ＦＩＧ．２）に記載の発明は、第２の電流経路上でモニタ用ＮＭＯＳトランジスタとカレントミラー用の基準側ＰＭＯＳトランジスタとの間にしきい値が特段に低いＰＭＯＳトランジスタを直列接続で付加し、この付加ＰＭＯＳトランジスタのゲート電極を出力用ＰＭＯＳトランジスタおよびモニタ用ＰＭＯＳトランジスタのゲート電極に共通接続する。この構成によれば、上記のようにプッシュプル回路の出力電圧が負極性電源電位側にクリップして出力用ＮＭＯＳトランジスタに対する制御電圧がその基準レベルより相当高いレベルに跳ね上がると、出力用ＰＭＯＳトランジスタ、モニタ用ＰＭＯＳトランジスタおよび付加ＰＭＯＳトランジスタに対する制御電圧もその基準レベルより相当高いレベルに跳ね上がることによって、付加ＰＭＯＳトランジスタが第２の電流経路上で電流を遮断するようになっている。
【００１２】
しかしながら、上記特許文献１の解決手法によれば、付加ＭＯＳトランジスタのしきい値が他のＭＯＳトランジスタに比して特段に低いため、集積回路の設計・製作が煩雑化するだけでなく、付加ＭＯＳトランジスタ回りのバイアス条件・設定が難しい制限を受ける。さらには、付加ＰＭＯＳトランジスタが第２の電流経路で電流を遮断するときは、カレントミラー回路を介してダイオード接続のＮＭＯＳトランジスタの電流経路（第１の電流経路）でも電流が遮断されるため、ミニマムセレクタ回路全体ないしＡＢ級出力回路全体の動作が不安定になる。
【００１３】
本発明は、上記従来技術の課題を解決するものであり、バイアス回路の内部に無駄な大電流が流れるのを簡便かつ効果的に抑制できるようにした出力回路およびこれを含む演算増幅器を提供する。
【課題を解決するための手段】
【００１４】
本発明の第１の観点における出力回路は、第１の電源電圧端子と第１のノードとの間に設けられている第１の定電流源と、前記第１の電源電圧端子と第２のノードとの間に設けられている第２の定電流源と、信号電流を受ける第３のノードと第２の電源電圧端子との間に設けられている第３の定電流源と、ソース電極が前記第３のノードに接続され、ドレイン電極が前記第１のノードに接続され、ゲート電極に基準電圧を受ける第１導電型の第１のＭＯＳトランジスタと、ソース電極が前記第３のノードに接続され、ドレイン電極が前記第２のノードに接続され、ゲート電極が第４のノードに接続されている第１導電型の第２のＭＯＳトランジスタと、ソース電極が前記第２の電源電圧端子に接続され、ドレイン電極およびゲート電極が前記第４のノードに接続されている第１導電型の第３のＭＯＳトランジスタと、前記第１の電源電圧端子と前記第４のノードとの間に設けられ、ゲート電極が前記第１のノードに接続されている第２導電型の第４のＭＯＳトランジスタと、前記第１の電源電圧端子と前記第４のノードとの間に前記第４のＭＯＳトランジスタとの直列接続で設けられている第２導電型の第５のＭＯＳトランジスタと、前記第１の電源電圧端子と前記第２の電源電圧端子との間に設けられ、ゲート電極が前記第２のノードに接続されている第１導電型の第６のＭＯＳトランジスタと、前記第１の電源電圧端子と前記第２の電源電圧端子との間に前記第６のＭＯＳトランジスタとの直列接続で設けられ、ドレイン電極およびゲート電極が前記第５のＭＯＳトランジスタのゲート電極に接続されている第２導電型の第７のＭＯＳトランジスタと、ソース電極が前記第１の電源電圧端子に接続され、ドレイン電極が信号出力端子に接続され、ゲート電極が前記第１のノードに接続されている第２導電型の第８のＭＯＳトランジスタと、ソース電極が前記第２の電源電圧端子に接続され、ドレイン電極が信号出力端子に接続され、ゲート電極が前記第２のノードに接続されている第１導電型の第９のＭＯＳトランジスタと、前記第１の電源電圧端子と前記第２の電源電圧端子との間に前記第６および第７のＭＯＳトランジスタとの直列接続で設けられている第４の定電流源とを有する。
【００１５】
上記構成の出力回路においては、第３〜第７のＭＯＳトランジスタによってミニマムセレクタ回路が構成される。すなわち、出力用の第８および第９のＭＯＳトランジスタのドレイン電流に応じてモニタ用の第４および第６のＭＯＳトランジスタを流れるモニタ電流の少ない方がダイオード接続の第３のＭＯＳトランジスタに供給され、第３のＭＯＳトランジスタのドレイン電極または第４のノードにミニマムセレクタ電圧が得られる。そして、第１のＭＯＳトランジスタのゲート電極に与えられる基準電圧に第２のＭＯＳトランジスタのゲート電極に与えられるミニマムセレクタ電圧が等しくなるように、第１〜第９のＭＯＳトランジスタの間で負帰還動作が行われ、出力用の第８および第９のＭＯＳトランジスタには基準電圧に対応する設定動作点以上のドレイン電流またはアイドル電流が流れる。
【００１６】
もっとも、上記構成の出力回路においては、信号出力端子の電位または出力電圧が第２の電源電圧端子の電位付近にクリップされるときは、出力用の第９のＭＯＳトランジスタが非飽和（線型）特性領域で動作し、ミニマムセレクタ回路の負帰還動作により第２のノードからこの第９のＭＯＳトランジスタのゲート電極に与えられる制御電圧が相当高いレベルに跳ね上がり、これによってモニタ用の第６のＭＯＳトランジスタが大電流のモニタ電流を流そうとする。しかし、この第６のＭＯＳトランジスタと直列に第４の定電流源が接続されているので、第６のＭＯＳトランジスタを流れる電流は第４の定電流源に設定された最大許容電流値に制限される。
【００１７】
本発明の第２の観点における出力回路は、第１の電源電圧端子と第２の電源電圧端子との間で直列に接続されてプッシュプル回路を形成する第１および第２のトランジスタを有し、前記第１および第２のトランジスタの制御電極に第１および第２の制御電圧をそれぞれ与え、前記第１および第２のトランジスタをそれぞれ流れる電流の少ない方に対応するミニマムセレクタ電圧を生成し、このミニマムセレクタ電圧が基準電圧に一致するように前記第１および第２の制御電圧を可変制御する出力回路であって、前記ミニマムセレクタ電圧を発生するために前記第１の電源電圧端子と前記第２の電源電圧端子との間の第１の電流経路上に設けられているダイオード接続の第３のトランジスタと、前記第１の電流経路上に前記第３のトランジスタとの直列接続で設けられ、その制御電極に前記第１の制御電圧を受ける第４のトランジスタと、前記第１の電流経路上で前記第３および第４のトランジスタとの直列接続で設けられる第５のトランジスタと、前記第１の電源電圧端子と前記第２の電源電圧端子との間の第２の電流経路上に設けられ、その制御電極に前記第２の制御電圧を受ける第６のトランジスタと、前記第２の電流経路上に前記第６のトランジスタとの直列接続で設けられ、その制御電極および出力電極が前記第５のトランジスタの制御端子に接続されている第７のトランジスタと、前記第２の電流経路上に前記第６および第７のトランジスタとの直列接続で設けられている定電流源とを有する。
【００１８】
上記構成の出力回路においては、第３〜第７のトランジスタによりミニマムセレクタ回路が構成される。すなわち、出力用の第１および第２のトランジスタを流れる電流に応じてモニタ用の第４および第６のトランジスタを流れるモニタ電流の少ない方がダイオード接続の第３のトランジスタに供給され、第３のトランジスタの出力電極にミニマムセレクタ電圧が得られる。そして、基準電圧にミニマムセレクタ電圧が等しくなるように、第１〜第７のトランジスタの間で負帰還動作が行われ、出力用の第１および第２のトランジスタには基準電圧に対応する設定動作点以上のドレイン電流またはアイドル電流が流れる。
【００１９】
もっとも、出力電圧が第２の電源電圧端子の電位付近にクリップされ、ミニマムセレクタ回路の負帰還動作により出力用の第２のトランジスタに対するモニタ用の第６のトランジスタのゲート電極に与えられる制御電圧が相当高いレベルに跳ね上がり、これによって第６のトランジスタが第２の電流経路上で大電流のモニタ電流を流そうとする。しかし、第２の電流経路上に定電流源が設けられているので、第２の電流経路上で定電流源に設定された最大許容電流値を超える電流は流れない。
【００２０】
本発明の演算増幅器は、一対の信号を差動入力する差動入力回路と、前記差動入力回路より取り出された信号を増幅して出力する本発明の出力回路とを有する。
【発明の効果】
【００２１】
本発明の出力回路または演算増幅器によれば、上記のような構成と作用により、内部で無駄な大電流が流れるのを簡便かつ効果的に抑制し、集積回路設計・製作の煩雑化やバイアス条件・設定の制限を伴わずに消費電力の節減および電源電圧の低減化に適合することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施形態における出力回路の基本構成を示す回路図である。
【図２】本発明の一実施形態における演算増幅器の構成を示す回路図である。
【図３】比較例の演算増幅器の構成を示す回路図である。
【図４】実施形態および比較例についてシミュレーションを行ったボルテージ・フォロア回りの条件を示す図である。
【図５】比較例のシミュレーション結果を示す各部の波形を示す波形図である。
【図６】実施形態のシミュレーション結果を示す各部の波形を示す波形図である。
【発明を実施するための形態】
【００２３】
以下、添付図を参照して本発明の好適な実施形態を説明する。
［実施形態における出力回路の基本構成］
【００２４】
図１に、本発明の一実施形態における出力回路の基本構成を示す。この出力回路１０は、演算増幅器等の各種増幅器に組み込み可能なＣＭＯＳ回路からなる低電圧動作ＡＢ級出力回路として構成されている。ＡＢ級出力回路１０は、出力制御回路１２、ミニマムセレクタ回路１４およびプッシュプル回路１６を有している。
【００２５】
出力制御回路１２は、３個の定電流源Ｉ１，Ｉ２，Ｉ３、２個のＮＭＯＳトランジスタＭ１，Ｍ２および１個の定電圧源１８を含んでいる。詳しくは、出力制御回路１２は、正極性の一定の電源電位ＶＤＤを与える電源電圧端子（以下「正極電源端子」と称する。）２０とノードＮ１，Ｎ２との間に定電流源Ｉ１，Ｉ２をそれぞれ設け、ノードＮ１，Ｎ２とノードＮ３との間に差動対のＮＭＯＳトランジスタＭ１，Ｍ２をそれぞれ設け、ノードＮ３と負極性の一定の電源電位ＶＳＳを与える電源電圧端子（以下「負極電源端子」と称する。）２２との間に定電流源（テール電流源）Ｉ３を設けている。
【００２６】
より詳しくは、差動対の一方のＮＭＯＳトランジスタＭ１は、そのソース電極がノードＮ３に接続され、そのドレイン電極がノードＮ１に接続され、そのゲート電極が一定の基準電圧ＶＡＢを与える定電圧源１８に接続されている。他方のＮＭＯＳトランジスタＭ２は、そのソース電極がノードＮ３に接続され、そのドレイン電極がノードＮ２に接続され、そのゲート電極がミニマムセレクタ回路１４のノードＮ４に接続されている。ノードＮ３には信号電流入力端子２４が接続されている。前段の回路（図示せず）より取り出される信号電流ＣＳが信号電流入力端子２４からノードＮ３に入力される。
【００２７】
ミニマムセレクタ回路１４は、１個のダイオード接続されたＮＭＯＳトランジスタＭ３、１個のＮＭＯＳトランジスタＭ６、３個のＰＭＯＳトランジスタＭ４，Ｍ５，Ｍ７および１個の定電流源Ｉ４を含んでいる。
【００２８】
詳しくは、ミニマムセレクタ回路１４は、正極電源端子２０と負極電源端子２２との間で、一つの電流経路Ｐ１上にＰＭＯＳトランジスタＭ５とＰＭＯＳトランジスタＭ４とダイオード接続のＮＭＯＳトランジスタＭ３とを直列に接続し、別の電流経路Ｐ２上にＰＭＯＳトランジスタＭ７とＮＭＯＳトランジスタＭ６と定電流源Ｉ４とを直列に接続している。
【００２９】
より詳しくは、電流経路Ｐ１において、ＰＭＯＳトランジスタＭ５は、そのソース電極が正極電源端子２０に接続され、そのゲート電極が隣の電流経路Ｐ２に設けられているＰＭＯＳトランジスタＭ７のゲート電極に共通接続されている。ＰＭＯＳトランジスタＭ４は、そのソース電極がＰＭＯＳトランジスタＭ５のドレイン電極に接続され、そのドレイン電極がノードＮ４に接続され、そのゲート電極が出力制御回路１２のノードＮ１に接続されている。ダイオード接続のＮＭＯＳトランジスタＭ３は、そのソース電極が負極電源端子２２に接続され、そのドレイン電極およびゲート電極が短絡接続されたうえでノードＮ４に接続されている。
【００３０】
一方、電流経路Ｐ２において、ＰＭＯＳトランジスタＭ７は、そのソース電極が正極電源端子２０に接続され、そのドレイン電極とゲート電極が短絡接続されたうえでＰＭＯＳトランジスタＭ５のゲート電極に接続されている。これにより、両ＰＭＯＳトランジスタＭ５，Ｍ７は、Ｍ７が基準側、Ｍ５が従属側の関係でカレントミラー回路を形成しており、カレントミラー比は１：１に設定されている。また、ＮＭＯＳトランジスタＭ６は、そのソース電極が定電流源Ｉ４に接続され、そのドレイン電極がＰＭＯＳトランジスタＭ７のドレイン電極に接続され、そのゲート電極が出力制御回路１２のノードＮ２に接続されている。
【００３１】
定電流源Ｉ４は、ＮＭＯＳトランジスタＭ６のソース電極と負極電源端子２２との間に接続されている。定電流源Ｉ４は、電流経路Ｐ２上でモニタ用ＮＭＯＳトランジスタＭ６およびカレントミラー用ＰＭＯＳトランジスタＭ７のドレイン電流が定電流源Ｉ４に設定された最大許容電流値ｉＭＡＸ以下の電流値で任意に流れ、両ＭＯＳトランジスタＭ６，Ｍ７がそれぞれ飽和特性領域で正常に動作できるのであれば、任意の定電流回路で構成することが可能である。
【００３２】
一例として、定電流源Ｉ４を１個のＮＭＯＳトランジスタで構成することができる。その場合、定電流源Ｉ４のＮＭＯＳトランジスタは、そのソース電極が負極電源端子２２に接続され、そのドレイン電極がＮＭＯＳトランジスタＭ６のソース電極に接続され、そのゲート電極に定電圧回路から一定のバイアス電圧を受ける。定電流源Ｉ４に設定される最大許容電流値ｉＭＡＸはそのバイアス電圧（ゲート電圧）に依存し、バイアス電圧を低くするほど（しきい値に近づけるほど）、最大許容電流値ｉＭＡＸを低い値に設定することができる。
【００３３】
出力段のプッシュプル回路１６は、正極電源端子２０と負極電源端子２２との間で直列に接続されるＰＭＯＳトランジスタＭ８およびＮＭＯＳトランジスタＭ９を有している。ＰＭＯＳトランジスタＭ８は、そのソース電極が正極電源端子２０に接続され、そのドレイン電極が信号出力端子２６に接続され、そのゲート電極が出力制御回路１２のノードＮ１に接続されている。一方、ＮＭＯＳトランジスタＭ９は、そのソース電極が負極電源端子２２に接続され、そのドレイン電極がＰＭＯＳトランジスタＭ８のドレイン電極および信号出力端子２６に接続され、そのゲート電極が出力制御回路１２のノードＮ２に接続されている。
【００３４】
このように、プッシュプル回路１６を形成する出力用のＰＭＯＳトランジスタＭ８およびＮＭＯＳトランジスタＭ９に対して、ミニマムセレクタ回路１４のＰＭＯＳトランジスタＭ４およびＮＭＯＳトランジスタＭ６がそれぞれモニタ用に充てられている。すなわち、出力用ＰＭＯＳトランジスタＭ８とモニタ用ＰＭＯＳトランジスタＭ４は、それぞれのゲート電極を共通接続され、出力制御回路１２のノードＮ１から共通の制御電圧Ｖ１を受ける。一方、出力用ＮＭＯＳトランジスタＭ９とモニタ用ＮＭＯＳトランジスタＭ６は、それぞれのゲート電極を共通接続され、出力制御回路１２のノードＮ２から共通の制御電圧Ｖ２を受ける。
【００３５】
このＡＢ級出力回路１０は、電流経路Ｐ１を基準にして、ＶＤＤ≧１Ｖｇｓ＋２Ｖｄｓの条件で動作する。ここで、ＶＤＤは電源電圧（ただしＶＳＳ＝０とする）、Ｖｇｓはダイオード接続のＮＭＯＳトランジスタＭ３のゲート−ソース間電圧（しきい値）、ＶｄｓはＰＭＯＳトランジスタＭ４，Ｍ５のソース−ドレイン間電圧（飽和値）である。
［実施形態における出力回路の作用］
【００３６】
上記構成のＡＢ級出力回路１０においては、当該増幅器に被増幅信号が入力されていないアイドル状態で、プッシュプル回路１６のＰＭＯＳトランジスタＭ８およびＮＭＯＳトランジスタＭ９を流れるアイドル電流の少ない方がＡＢ級の設定動作点に対応するように、出力制御回路１２およびミニマムセレクタ回路１４内の各部が動作し、特に各ＭＯＳトランジスタＭ１〜Ｍ７のいずれも飽和特性領域で動作する。
【００３７】
詳しくは、モニタ用ＰＭＯＳトランジスタＭ４は、出力制御回路１２のノードＮ１から出力用ＰＭＯＳトランジスタＭ８に与えられる制御電圧と同じものをそのゲート電極に受け、出力用ＰＭＯＳトランジスタＭ８のドレイン電流に対応する電流値ｉ１のドレイン電流（以下「第１モニタ電流」と称する。）を電流経路Ｐ１上で流そうとする。
【００３８】
一方、モニタ用ＮＭＯＳトランジスタＭ６は、出力制御回路１２のノードＮ２から出力用ＮＭＯＳトランジスタＭ９に与えられる制御電圧と同じものをそのゲート電極に受け、ＮＭＯＳトランジスタＭ９のドレイン電流に対応する電流値ｉ２のドレイン電流（「第２モニタ電流」と称する。）を電流経路Ｐ２上で流そうとする。このモニタ用ＮＭＯＳトランジスタＭ６の流そうとする第２モニタ電流の電流値ｉ２が定電流源Ｉ４に設定された最大許容電流値ｉＭＡＸ以下であるときは、その電流値ｉ２で第２モニタ電流が電流経路Ｐ２上を流れる。
【００３９】
この時、定電流源Ｉ４は、そのオン抵抗（ＮＭＯＳトランジスタで構成した場合はそのドレイン−ソース間抵抗）が非常に低いため、電流経路Ｐ２上の他のＭＯＳトランジスタ（Ｍ６，Ｍ７）の動作に影響を与えることはない。
【００４０】
電流経路Ｐ２上で流れる第２モニタ電流は、カレントミラー回路［Ｍ５，Ｍ７］によって電流経路Ｐ１にミラーされる。ＰＭＯＳトランジスタＭ５は、電流経路Ｐ１上でＰＭＯＳトランジスタＭ７と等しい電流値ｉ２でドレイン電流つまり第２モニタ電流を流そうとする。
【００４１】
その結果、電流経路Ｐ１上では、ＰＭＯＳトランジスタＭ４が電流値ｉ１で流そうとする第１モニタ電流とＰＭＯＳトランジスタＭ５が電流値ｉ２で流そうとする第２モニタ電流とが直列に重なり（競合し）、小さい方のモニタ電流が選択的または支配的に流れる。すなわち、ｉ１＜ｉ２のときは第１モニタ電流が電流経路Ｐ１上を流れ、ｉ１＞ｉ２のときは第２モニタ電流が電流経路Ｐ１上を流れる。そして、電流経路Ｐ１上で選択的に流れるモニタ電流に対してダイオード接続のＮＭＯＳトランジスタＭ３が、その電流−電圧変換（電圧降下）によってノードＮ４にミニマムセレクタ電圧ＶＭＳを生成する。
【００４２】
ミニマムセレクタ回路１４のノードＮ４に得られるミニマムセレクタ電圧ＶＭＳは、出力制御回路１２の片側のＮＭＯＳトランジスタＭ２のゲート電極に入力される。一方、反対側のＮＭＯＳトランジスタＭ１のゲート電極には基準電圧ＶＡＢが入力されている。
【００４３】
出力制御回路１２において、差動対の両ＮＭＯＳトランジスタＭ１，Ｍ２は略同一のトランジスタ特性を有している。一方で、定電流源Ｉ１，Ｉ２は略同一の定電流特性を有するものの、それぞれのオン抵抗または電圧降下が異なっている。すなわち、信号入力端子２４より入力される信号電流ＣＳの電流値がその基準電流値の大きさにあり、かつ差動対の両ＮＭＯＳトランジスタＭ１，Ｍ２が相等しいドレイン電流を流している状態つまりアイドル状態を仮定すると、このアイドル状態の下でノードＮ１，Ｎ２にそれぞれ得られる制御電圧Ｖ１，Ｖ２をゲート電極に受ける出力用ＰＭＯＳトランジスタＭ８および出力用ＮＭＯＳトランジスタＭ９がＡＢ級の設定動作点に対応する基準値以上のドレイン電流つまりアイドル電流を流すように、定電流源Ｉ１，Ｉ２のオン抵抗または電圧降下が設定されている。
【００４４】
差動対のＮＭＯＳトランジスタＭ１，Ｍ２に相等しいドレイン電流が流れているときは、ミニマムセレクタ電圧ＶＭＳが基準電圧ＶＡＢに等しいときである。ミニマムセレクタ電圧ＶＭＳが基準電圧ＶＡＢより低くなると、相対的にＮＭＯＳトランジスタＭ１のドレイン電流がＮＭＯＳトランジスタＭ２のドレイン電流より多くなって、制御電圧Ｖ１はその基準レベルより低くなる一方で、制御電圧Ｖ２はその基準レベルより高くなる。これにより、出力用ＰＭＯＳトランジスタＭ８および出力用ＮＭＯＳトランジスタＭ９のドレイン電流が基準電流値より大きくなる。そうすると、ミニマムセレクタ回路１４の働き（出力段ドレイン電流のモニタリング、モニタ電流の少ない方の選択、電流−電圧変換）により、ミニマムセレクタ電圧ＶＭＳが高くなる方向に変化する。
【００４５】
反対に、ミニマムセレクタ電圧ＶＭＳが基準電圧ＶＡＢより高くなると、相対的にＮＭＯＳトランジスタＭ１のドレイン電流がＮＭＯＳトランジスタＭ２のドレイン電流より少なくなって、制御電圧Ｖ１はその基準レベルより高くなる一方で、制御電圧Ｖ２はその基準レベルより低くなる。これにより、出力用ＰＭＯＳトランジスタＭ８および出力用ＮＭＯＳトランジスタＭ９のドレイン電流が基準電流値より小さくなる。そうすると、ミニマムセレクタ回路１４の働きにより、ミニマムセレクタ電圧ＶＭＳが低くなる方向に変化する。
【００４６】
このように、信号入力端子２４より入力される信号電流ＣＳがアイドル状態にあるとき（つまり当該増幅器に被増幅信号が入力されていないとき）は、上記のように出力制御回路１２およびミニマムセレクタ回路１４がミニマムセレクタ電圧ＶＭＳを基準電圧ＶＡＢに一致させるように負帰還動作することにより、出力用ＰＭＯＳトランジスタＭ８および出力用ＮＭＯＳトランジスタＭ９にＡＢ級の設定動作点に対応する基準電流値以上のアイドル電流が流れるようになっている。
【００４７】
そして、当該増幅器に被増幅信号が入力され、信号電流入力端子２４より入力される信号電流ＣＳの電流値がアイドル状態の基準電流値から変化すると、差動対のＮＭＯＳトランジスタＭ１，Ｍ２のドレイン電流の双方が信号電流ＣＳと逆方向に変化し、ノードＮ１，Ｎ２にそれぞれ得られる制御電圧Ｖ１，Ｖ２の双方が両ドレイン電流と逆方向に変化する（つまり信号電流ＣＳと同方向に変化する）。こうして制御電圧Ｖ１，Ｖ２がそれぞれの基準レベルから変化することにより、その変化の方向に応じて出力用ＰＭＯＳトランジスタＭ８または出力用ＮＭＯＳトランジスタＭ９のいずれか一方がアイドル電流よりも大きなドレイン電流つまり出力電流（ソース電流またはシンク電流）を信号出力端子２６を通じて負荷（図示せず）に流し込む。この出力電流の電流値は、信号電流ＣＳの変化量（被増幅信号の信号レベル）に対応している。
【００４８】
このＡＢ級出力回路１０においては、直流の信号たとえばパルス信号を増幅出力する場合、パルス信号が入力されていない時あるいは入力中のパルス信号の論理レベルが“Ｌ”である時は、信号出力端子２６の電位または出力電圧ＶＯＵＴがシンク側の出力用ＮＭＯＳトランジスタＭ９を介して負極性電源電位ＶＳＳ（たとえばグランド電位）側にクリップされる。
【００４９】
ここで、出力用ＮＭＯＳトランジスタＭ９は、そのドレイン−ソース間電圧が極度に低いため（ゼロボルト付近）、非飽和（線型）特性領域で動作する。一方、出力用ＰＭＯＳトランジスタＭ８は、そのソース−ドレイン間電圧が十分大きく、飽和特性領域で動作する。この場合、非飽和状態にある出力用ＮＭＯＳトランジスタＭ９にも所要のドレイン電流またはアイドル電流が流れるように、出力制御回路１２およびミニマムセレクタ回路１４で上記のような負帰還動作が行われることにより、出力用ＮＭＯＳトランジスタＭ９のゲート電極に与えられる制御電圧Ｖ２が相当高いレベルに跳ね上がる。
【００５０】
この時、電流経路Ｐ２上のモニタ用ＮＭＯＳトランジスタＭ６は、飽和特性領域で動作しており、出力用ＮＭＯＳトランジスタＭ９と共通の制御電圧Ｖ２をゲート電極に入力することで、その制御電圧Ｖ２の電圧レベルに応じた相当大きな電流値ｉ２で第２モニタ電流を流そうとする。
【００５１】
しかし、電流経路Ｐ２上には定電流源Ｉ４が設けられている。モニタ用ＮＭＯＳトランジスタＭ６は、定電流源Ｉ４に設定された最大許容電流値ｉＭＡＸを超える電流値ｉ２で第２モニタ電流を流すことができない。すなわち、モニタ用ＮＭＯＳトランジスタＭ６がそのゲート電極に受ける制御電圧Ｖ２に応じた電流値ｉ２でドレイン電流（第２モニタ電流）を流そうとしても、ｉ２＞ｉＭＡＸの場合は、第２モニタ電流が電流値ｉＭＡＸで電流経路Ｐ２上を流れる。この電流値ｉＭＡＸの第２モニタ電流は、カレントミラー回路［Ｍ５，Ｍ７］を介して電流経路Ｐ１にコピーされる。
【００５２】
こうして、電流経路Ｐ１上では、ＰＭＯＳトランジスタＭ４が流そうとする第１モニタ電流とＰＭＯＳトランジスタＭ５が流そうとする第２モニタ電流とが競合し、相対的に小さい方のモニタ電流が選択的に流れ、その選択されたモニタ電流に対応するミニマムセレクタ電圧ＶＭＳがノードＮ４に得られる。
【００５３】
このように、この実施形態のＡＢ級出力回路１０においては、信号出力端子２６の電位または出力電圧ＶＯＵＴが負極性電源電位（ＶＳＳ）付近にクリップされるときは、非飽和状態になるシンク出力用ＮＭＯＳトランジスタＭ９に対する制御電圧Ｖ２が著しく上昇して、この出力用ＮＭＯＳトランジスタＭ９に充てられているモニタ用ＮＭＯＳトランジスタＭ６が大電流の第２モニタ電流を流そうとする。しかし、モニタ用ＮＭＯＳトランジスタＭ６と同じ電流経路Ｐ２上に直列接続で設けられている定電流源Ｉ４により、実際に流れる第２モニタ電流の電流値が予め設定した上限電流値（最大許容電流値）ｉＭＡＸに制限される。このことにより、このＡＢ級出力回路１０内でミニマムセレクタ電圧ＶＭＳの生成ないしＡＢ級動作のバイアス制御に寄与しない無意味な大電流が定常的に流れるのを効果的に抑制することができる。
【００５４】
なお、この実施形態のＡＢ級出力回路１０において、定電流源Ｉ４を他の電流制限回路または電流制限素子たとえば抵抗素子に置き換えることは、所要の電流制限効果を得るのが難しいだけでなく、他の構成要素、特に同一の電流経路Ｐ２上に設けられているモニタ用ＮＭＯＳトランジスタＭ６およびカレントミラー用ＰＭＯＳトランジスタＭ７の動作に不所望な影響を与えるため、好ましくない。
【００５５】
すなわち、抵抗素子に定電流源Ｉ４と同等の電流制限機能を担わせるとなると、少なくとも数ｋΩの高抵抗を用いなくてはならない。しかし、そのような高抵抗の抵抗素子をモニタ用ＮＭＯＳトランジスタＭ６のソース電極と負極電源端子２２との間に設ける構成、あるいはカレントミラー用ＰＭＯＳトランジスタＭ７のソース電極と正極電源端子２２との間に設ける構成は、採ることができない。それらのＭＯＳトランジスタＭ６，Ｍ７がソース電圧の異常な引き下げまたは引き上げにより正常に動作しないからである。また、そのような高抵抗の抵抗素子をＰＭＯＳトランジスタＭ７のドレイン電極とＮＭＯＳトランジスタＭ６のドレイン電極との間に設ける構成にしても、両ＭＯＳトランジスタＭ７，Ｍ６のソース−ドレイン間電圧が著しく狭められ飽和特性領域での安定動作が困難になる。
［実施形態における演算増幅器の構成］
【００５６】
図２に、本発明の一実施形態における演算増幅器３０の構成を示す。この演算増幅器３０は、差動入力回路３２、定電圧回路３４およびＡＢ級出力回路１０Ａを有している。
【００５７】
差動入力回路３２は、テール電流源Ｉ１０および差動対のＰＭＯＳトランジスタＭＰ１，ＭＰ２を有し、定電流源用のＮＭＯＳトランジスタＭＮ６，ＭＮ７をＡＢ級出力回路１０Ａと共有する。
【００５８】
より詳しくは、テール電流源Ｉ１０は正極電源端子２０に接続されている。ＰＭＯＳトランジスタＭＰ１，ＭＰ２は、それらのソース電極がテール電流源Ｉ１０に共通接続され、それらのドレイン電極がＮＭＯＳトランジスタＭＮ７，ＭＮ６のドレイン電極またはノードＮ３，Ｎ５にそれぞれ接続され、それらのゲート電極が一対の信号入力端子３６，３８にそれぞれ接続されている。信号入力端子３６，３８には電圧信号ＶＩＮ１，ＶＩＮ２がそれぞれ入力される。
【００５９】
定電圧回路３４は、負極性電源電位ＶＳＳ寄りの一定のバイアス電圧ＶＬを発生する第１のバイアス電圧発生回路４０と、正極性電源電位ＶＤＤ寄りの一定のバイアス電圧ＶＨを発生する第２のバイアス電圧発生回路４２とを有している。
【００６０】
第１のバイアス電圧発生回路４０は、正極電源端子２０と負極電源端子２２との間で直列に接続される定電流源Ｉ１１およびＮＭＯＳトランジスタＭＮ９を有している。ここで、定電流源Ｉ１１は正極電源端子２０側に設けられる。ＮＭＯＳトランジスタＭＮ９は、そのソース電極が負極電源端子２２に接続され、そのゲート電極およびドレイン電極が共通接続された（つまりダイオード接続された）うえで定電流源Ｉ１１に接続されている。ＮＭＯＳトランジスタＭＮ９のゲート電極およびドレイン電極には、負極性電源電位ＶＳＳ寄りの一定の第１バイアス電圧ＶＬが得られる。この第１バイアス電圧ＶＬは、ＡＢ級出力回路１０ＡのＮＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ１０のゲート電極に与えられる。
【００６１】
第２のバイアス電圧発生回路４２は、正極電源端子２０と負極電源端子２２との間で直列に接続されるＰＭＯＳトランジスタＭＰ１０および定電流源Ｉ１２を有している。ここで、定電流源Ｉ１２は負極電源端子２２側に設けられる。ＰＭＯＳトランジスタＭＰ１０は、そのソース電極が正極電源端子２０に接続され、そのゲート電極およびドレイン電極が共通接続された（つまりダイオード接続された）うえで定電流源Ｉ１２に接続されている。ＰＭＯＳトランジスタＭＰ１０のゲート電極およびドレイン電極には、正極性電源電位ＶＤＤ寄りの一定の第２バイアス電圧ＶＨが得られる。この第２バイアス電圧ＶＨは、ＡＢ級出力回路１０Ａ内のＰＭＯＳトランジスタＭＰ４，ＭＰ３，ＭＰ５のゲート電極に与えられる。
【００６２】
ＡＢ級出力回路１０Ａは、出力制御回路１２Ａ、ミニマムセレクタ回路１４Ａ、プッシュプル回路１６Ａおよびカスコード半回路４４を有している。このうち、出力制御回路１２Ａ、ミニマムセレクタ回路１４Ａおよびプッシュプル回路１６Ａは、上述した図１のＡＢ級出力回路１０における出力制御回路１２、ミニマムセレクタ回路１４およびプッシュプル回路１６にそれぞれ相当する。
【００６３】
詳細には、出力制御回路１２Ａにおいて、テール電流源Ｉ１３およびＰＭＯＳトランジスタＭＰ３は図１の定電流源Ｉ１に相当し、テール電流源Ｉ１３およびＰＭＯＳトランジスタＭＰ５は図１の定電流源Ｉ２に相当する。ここで、ＰＭＯＳトランジスタＭＰ３，ＭＰ５は、それぞれのソース電極がテール電流源Ｉ１３に共通接続され、それぞれのドレイン電極がノードＮ１，Ｎ２に接続され、それぞれのゲート電極に定電圧回路３４から第２バイアス電圧ＶＨを受けて、定電流源として機能する。
【００６４】
ＮＭＯＳトランジスタＭＮ２，ＭＮ３は、図１の差動対のＮＭＯＳトランジスタＭ１，Ｍ２に相当する。ここで、ＮＭＯＳトランジスタＭＮ２のゲート電極には、ＡＢ級動作点設定用の基準電圧ＶＡＢとして定電圧回路３４からの第１バイアス電圧ＶＬが入力される。また、ＮＭＯＳトランジスタＭＮ３のゲート電極には、ノードＮ４からミニマムセレクタ電圧ＶＭＳが入力される。
【００６５】
ＮＭＯＳトランジスタＭＮ７は、図１の定電流源（テール電流源）Ｉ３に相当する。ここで、ＮＭＯＳトランジスタＭＮ７は、そのソース電極が負極電源端子２２に接続され、そのドレイン電極がノードＮ３に接続され、そのゲート電極が後述するカスコード半回路４４のＮＭＯＳトランジスタＭＮ６のゲート電極に共通接続され、定電流源として機能する。
【００６６】
なお、この実施形態では、差動入力回路３２の基準側ＰＭＯＳトランジスタＭＰ１のドレイン電極が図１の信号電流入力端子２４に相当し、該ＰＭＯＳトランジスタＭＰ１のドレイン電流ＣＳａが図１の信号電流ＣＳに相当する。
【００６７】
ミニマムセレクタ回路１４Ａにおいて、電流経路Ｐ１上に直列接続で設けられているダイオード接続のＮＭＯＳトランジスタＭＮ８、ＰＭＯＳトランジスタＭＰ８およびＰＭＯＳトランジスタＭＰ６は、図１のダイオード接続のＮＭＯＳトランジスタＭ３、モニタ用ＰＭＯＳトランジスタＭ４およびカレントミラー用ＰＭＯＳトランジスタＭ５にそれぞれ対応している。
【００６８】
また、電流経路Ｐ２上に直列接続で設けられているＰＭＯＳトランジスタＭＰ７，ＮＭＯＳトランジスタＭＮ４およびＮＭＯＳトランジスタＭＮ１０は、図１のカレントミラー用ＰＭＯＳトランジスタＭ７、モニタ用ＮＭＯＳトランジスタＭ６および定電流源Ｉ４にそれぞれ対応している。ここで、ＮＭＯＳトランジスタＭＮ１０は、そのソース電極が負極電源端子２２に接続され、そのドレイン電極がＮＭＯＳトランジスタＭＮ４のソース電極に接続され、そのゲート電極に定電圧回路３４からの第１バイアス電圧ＶＬを受けて、定電流源として機能する。
【００６９】
プッシュプル回路１６ＡのＰＭＯＳトランジスタＭＰ９およびＮＭＯＳトランジスタＭＮ５は、図１のＰＭＯＳトランジスタＭ８およびＮＭＯＳトランジスタＭ９にそれぞれ対応する。
【００７０】
カスコード半回路４４は、出力制御回路１２Ａ（特にＮＭＯＳトランジスタＭＮ２，ＭＮ３）と組み合わせて、差動入力回路３２（特に差動対のＮＭＯＳトランジスタＭＰ１，ＭＰ２）に対する折り返し式のカスコード回路を形成している。
【００７１】
より詳しくは、カスコード半回路４４は、正極電源端子２０と負極電源端子２２との間で直列に接続されている定電流源Ｉ１４、ＰＭＯＳトランジスタＭＰ４、ＮＭＯＳトランジスタＭＮ１およびＮＭＯＳトランジスタＭＮ６を有している。ここで、定電流源Ｉ１４は正極電源端子２０側に設けられる。ＰＭＯＳトランジスタＭＰ４は、そのソース電極が定電流源Ｉ１４に接続され、そのドレイン電極がＮＭＯＳトランジスタＭＮ１のドレイン電極に接続され、そのゲート電極に定電圧回路３４からの第２バイアス電圧ＶＨを受けて、定電流源として機能する。ＮＭＯＳトランジスタＭＮ１は、そのソース電極がノードＮ５に接続され、そのドレイン電極がＰＭＯＳトランジスタＭＰ４のドレイン電極に接続され、そのゲート電極に定電圧回路３４からの第１バイアス電圧ＶＬを受ける。ＮＭＯＳトランジスタＭＮ６は、そのソース電極が負極電源端子２２に接続され、そのドレイン電極がノードＮ５に接続され、そのゲート電極が出力制御回路１２ＡのＮＭＯＳトランジスタＭＮ７のゲート電極に共通接続されたうえで、ＮＭＯＳトランジスタＭＮ１のドレイン電極に接続され、定電流源として機能する。
【００７２】
カスコード半回路４４と出力制御回路１２Ａとの間では、互いに対向するもの同士が同等の構成および特性を有している。すなわち、定電流源Ｉ１４と定電流源Ｉ１３、ＰＭＯＳトランジスタＭＰ４とＰＭＯＳトランジスタ［ＭＰ３，ＭＰ５］、ＮＭＯＳトランジスタＭＮ１とＮＭＯＳトランジスタ［ＭＮ２，ＭＮ３］、ＮＭＯＳトランジスタＭＮ６とＮＭＯＳトランジスタＭＮ７とが互いに同等の構成および特性を有している。
【００７３】
また、カスコード半回路４４のノードＮ５は、出力制御回路１２ＡのノードＮ３と対向している。このノードＮ５は、差動入力回路３２のＰＭＯＳトランジスタＭＰ２のドレイン端子に接続されている。該ＰＭＯＳトランジスタＭＰ２のドレイン電流が第２の信号電流ＣＳｂとしてノードＮ５に入力されるようになっている。
【００７４】
この演算増幅器３０の差動入力回路３２では、入力信号ＶＩＮ１，ＶＩＮ２の電圧差に応じたバランスで差動対のＮＭＯＳトランジスタＭＰ１，ＭＰ２にドレイン電流ＣＳａ，ＣＳｂが流れる。すなわち、ＶＩＮ１＝ＶＩＮ２のときはＣＳａ≒ＣＳｂ、ＶＩＮ１＞ＶＩＮ２のときはＣＳａ＜ＣＳｂ、ＶＩＮ１＜ＶＩＮ２のときはＣＳａ＞ＣＳｂの関係で、差動対（ＭＰ１，ＭＰ２）から信号電流ＣＳａ，ＣＳｂが取り出される。
【００７５】
ＡＢ級出力回路１０Ａでは、出力制御回路１２Ａにおいて、差動入力回路３２からの信号電流ＣＳａと差動対のＮＭＯＳトランジスタＭＮ２，ＭＮ３のドレイン電流とがノードＮ３で合流してＮＭＯＳトランジスタＭＮ７を流れる。また、カスコード半回路４４において、差動入力回路３２からの信号電流ＣＳｂとＮＭＯＳトランジスタＭＮ１のドレイン電流とがノードＮ５で合流してＮＭＯＳトランジスタＭＮ６を流れる。
【００７６】
いま、入力信号ＶＩＮ１，ＶＩＮ２の関係がＶＩＮ１＝ＶＩＮ２の状態からＶＩＮ１＞ＶＩＮ２の関係に変わると、信号電流ＣＳａが減少する方向に変化し、これによって出力制御回路１２ＡのノードＮ３で信号電流ＣＳａと合流する差動対のＮＭＯＳトランジスタＭＮ２，ＭＮ３のドレイン電流が増加する方向に変化する。一方で、信号電流ＣＳｂが増加する方向に変化し、カスコード半回路４４のノードＮ５で信号電流ＣＳｂと合流するＮＭＯＳトランジスタＭＮ1のドレイン電流が減少する方向に変化する。これにより、ＮＭＯＳトランジスタＭＮ１のドレイン電圧およびゲート電圧ひいては出力制御回路１２ＡのＮＭＯＳトランジスタＭＮ７のゲート電圧が高くなる方向に変化し、これにより差動対のＮＭＯＳトランジスタＭＮ２，ＭＮ３のドレイン電流がさらに増加する方向に変化する。
【００７７】
出力制御回路１２Ａにおいて、差動対のＮＭＯＳトランジスタＭＮ２，ＭＮ３のドレイン電流が増加すると、ノードＮ１，Ｎ２に得られる制御電圧Ｖ１，Ｖ２がそれぞれ低下する方向に変化し、これによって出力段のプッシュプル回路１６Ａではソース側のＰＭＯＳトランジスタＭＰ９のドレイン電流（ソース電流）が増加する方向に変化する。
【００７８】
こうして、ＶＩＮ１＞ＶＩＮ２の関係が保たれている間は出力電流が増大し、たとえば負荷が抵抗回路の場合は出力電圧ＶＯＵＴが上昇し続ける。そして、ＶＩＮ１＞ＶＩＮ２の関係からＶＩＮ１＝ＶＩＮ２の関係に至ると、演算増幅器３０内で各部の変化が止まり定常状態になる。
【００７９】
また、入力信号ＶＩＮ１，ＶＩＮ２の関係がＶＩＮ１＝ＶＩＮ２の状態からＶＩＮ１＜ＶＩＮ２の関係に変化したときは、演算増幅器３０内の各部で上記と逆方向の変化が生じて、出力電流が減少し、出力電圧ＶＯＵＴが低下する。そして、ＶＩＮ１＝ＶＩＮ２の関係に至ると、そこで演算増幅器３０内で各部の変化が止まり定常状態になる。
【００８０】
上記のように、この実施形態の演算増幅器３０は、低電源電圧の下で大きな利得が得られる差動入力回路３２、折り返し式のカスコード回路（４４，１２Ａ）およびＡＢ級出力回路１０Ａを備え、ＡＢ級出力回路１０Ａ内（特に電流経路Ｐ２）で無駄な大電流が流れるのを簡便かつ効果的に抑制することが可能であり、集積回路設計・製作の煩雑化やバイアス条件・設定の制限を伴わずに消費電力の節減を図り電源電圧の低減化に適合することができる。
［実施形態におけるシミュレーション］
【００８１】
本発明者は、この実施形態の演算増幅器３０（図２）および比較例の演算増幅器５０（図３）について、図４に示すように、ボルテージ・フォロア結線の下で正極性電源電位ＶＤＤを５ボルト、負極性電源電位ＶＳＳをグランド電位（ゼロボルト）とし、信号出力端子２６に１０ｋΩの抵抗ＲＬ、非反転入力端子（図２，図３の信号入力端子３６）にパルス電源をそれぞれ接続し、パルス電源より振幅３ボルト（Ｈレベル＝３ボルト，Ｌレベル＝０ボルト）および繰り返し周波数５０Ｈｚのパルス信号ＶＩＮを与えて、演算増幅器内の各部の電圧または電流を計算するシミュレーションを行った。なお、比較例の演算増幅器５０（図３）は、実施形態の演算増幅器３０（図２）から電流経路Ｐ２上のＮＭＯＳトランジスタ（定電流源）ＭＮ１０を省いた構成に相当する。
【００８２】
図５および図６に、比較例および実施形態のシミュレーション結果をそれぞれ示す。図中、「ＶＩＮ」は入力パルス信号ＶＩＮの電圧波形、「ＶＯＵＴ」は出力パルス信号ＶＯＵＴの電圧波形、「ＭＰ９」は出力用ＰＭＯＳトランジスタＭＰ９のドレイン電流の電流波形、「ＭＮ５」は出力用ＮＭＯＳトランジスタＭＮ５のドレイン電流の電流波形、「Ｐ２」はＡＢ級出力回路１０Ａの電流経路Ｐ２上を流れる電流の電流波形をそれぞれ示す。
【００８３】
比較例の演算増幅器５０では、図５に示すように、出力用ＰＭＯＳトランジスタＭＰ９および出力用ＮＭＯＳトランジスタＭＮ５のドレイン電流の電流値はそれぞれ正常であり、入力パルス信号ＶＩＮに略相似な波形の出力パルス信号ＶＯＵＴが得られるものの、パルス信号ＶＩＮ，ＶＯＵＴがＬレベル（ゼロボルト）の期間中（出力電圧がグランド電位付近にクリップされる期間中）にＡＢ級出力回路１０Ａの電流経路Ｐ２上で約３ｍＡ（ミリアンペア）の電流が流れる。パルス信号ＶＩＮが入力されず、演算増幅器の非反転入力端子がグランド電位にある時も、電流経路Ｐ２上には同様の電流（約３ｍＡ）が流れ続ける。
【００８４】
これに対して、実施形態の演算増幅器３０では、図６に示すように、出力用ＰＭＯＳトランジスタＭＰ９および出力用ＮＭＯＳトランジスタＭＮ５のドレイン電流の電流値は正常であり、出力パルス信号ＶＯＵＴの電圧波形も正常であるうえ、パルス信号ＶＩＮがＬレベルの期間中（出力電圧がグランド電位付近にクリップされる期間中）にＡＢ級出力回路１０Ａの電流経路Ｐ２上で流れる電流がわずか４０μＡ（マイクロアンペア）程度に抑制されている。パルス信号ＶＩＮが入力されていない時でも、電流経路Ｐ２上にはやはり４０μＡ程度の電流しか流れない。このように、実施形態によれば、演算増幅器またはＡＢ級出力回路の電流経路Ｐ２上で流れる無駄な電流を比較例の約１０００分の１に低減することができる。
【００８５】
以上、本発明の好適な実施形態について説明したが、上述した実施形態は本発明を限定するものではない。当業者にあっては、具体的な実施態様において本発明の技術思想および技術範囲から逸脱せずに種々の変形・変更を加えることが可能である。
【００８６】
上記実施形態の演算増幅器３０では、定電圧回路３４の第１のバイアス電圧発生回路４０で生成した第１バイアス電圧ＶＬを３つの定電流源用ＮＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ１０に共用した。しかし、ミニマムセレクタ回路１４Ａの定電流源用ＮＭＯＳトランジスタＭＮ１０に対して固有または専用のバイアス電圧発生回路を設ける構成も可能である。
【００８７】
ＡＢ級出力回路１０（１０Ａ）の電流経路Ｐ１で直列に接続されるカレントミラー用ＰＭＯＳトランジスタＭ５およびモニタ用ＰＭＯＳトランジスタＭ４の配置（接続）位置および／または電流経路Ｐ２上で直列に接続されるカレントミラー用ＰＭＯＳトランジスタＭ７、モニタ用ＮＭＯＳトランジスタＭ６および定電流源Ｉ４の配置（接続）位置を適宜入れ替える変形も可能である。
【００８８】
したがって、電流経路Ｐ１で、カレントミラー用ＰＭＯＳトランジスタＭ５のソース電極が正極電源端子２０に接続され、モニタ用ＰＭＯＳトランジスタＭ４のソース電極がＰＭＯＳトランジスタＭ５のドレイン電極に接続され、ＰＭＯＳトランジスタＭ４のドレイン電極がノードＮ４に接続される上記実施形態の構成は一態様であり、この構成に限定されない。たとえば、モニタ用ＰＭＯＳトランジスタＭ４のソース電極が正極電源端子２０に接続され、カレントミラー用ＰＭＯＳトランジスタＭ５のソース電極がＰＭＯＳトランジスタＭ４のドレイン電極に接続され、ＰＭＯＳトランジスタＭ５のドレイン電極がノードＮ４に接続される構成も可能である。
【００８９】
また、電流経路Ｐ２で、カレントミラー用ＰＭＯＳトランジスタＭ７のソース電極が正極電源端子２０に接続され、モニタ用ＮＭＯＳトランジスタＭ６のドレイン電極がＰＭＯＳトランジスタＭ７のドレイン電極に接続され、ＮＭＯＳトランジスタＭ６のソース電極と負極電源端子２２との間に定電流源Ｉ４（ＮＭＯＳトランジスタＭＮ１０）が接続される上記実施形態の構成も一態様であり、この構成に限定されない。たとえば、カレントミラー用ＰＭＯＳトランジスタＭ７のソース電極が正極電源端子２０に接続され、モニタ用ＮＭＯＳトランジスタＭ６のソース電極が負極電源端子２２に接続され、ＰＭＯＳトランジスタＭ７のドレイン電極とＮＭＯＳトランジスタＭ６のドレイン電極との間に定電流源Ｉ４が接続される構成も可能である。あるいは、正極電源端子２０とカレントミラー用ＰＭＯＳトランジスタＭ７のソース電極との間に定電流源Ｉ４が接続され、モニタ用ＮＭＯＳトランジスタＭ６のソース電極が負極電源端子２２に接続され、ＰＭＯＳトランジスタＭ７のドレイン電極にＮＭＯＳトランジスタＭ６のドレイン電極が接続される構成も可能である。
【００９０】
また、非折り返し式のカスコード回路を設ける構成あるいはカスコード回路を設けない構成も可能であり、差動入力回路３２からシングルの出力信号を取り出してこれをＡＢ級出力回路１０Ａに直接入力する構成等も可能である。
【００９１】
また、上記実施形態の出力回路または演算増幅器において、各部のＰＭＯＳトランジスタをＮＭＯＳトランジスタに置き換え、各部のＮＭＯＳトランジスタをＰＭＯＳトランジスタに置き換える変形も可能である。あるいは、使用するトランジスタの全部または一部をバイポーラ・トランジスタで構成することも可能である。本発明の出力回路は、演算増幅器以外の各種増幅器にも組み込むことが可能である。
【符号の説明】
【００９２】
１０，１０Ａ    ＡＢ級出力回路
１２，１２Ａ    出力制御回路
１４，１４Ａ    ミニマムセレクタ回路
１６，１６Ａ    プッシュプル回路
２０    正極電源端子
２２    負極電源端子
２４    信号電流入力端子
２６    信号出力端子
３０    演算増幅器
３６，３８    信号入力端子
Ｉ１，Ｉ２，Ｉ３，Ｉ４    定電流源
Ｍ１，Ｍ２，Ｍ６，Ｍ９    ＮＭＯＳトランジスタ
Ｍ３    ダイオード接続のＮＭＯＳトランジスタ
Ｍ４，Ｍ５，Ｍ７，Ｍ８    ＰＭＯＳトランジスタ
Ｉ１０，Ｉ１１，Ｉ１２，Ｉ１３，Ｉ１４    定電流源
ＭＮ１〜ＭＮ７，ＭＮ９    ＮＭＯＳトランジスタ
ＭＮ８    ダイオード接続のＮＭＯＳトランジスタ
ＭＮ１０    定電流源用のＮＭＯＳトランジスタ
ＭＰ１〜ＭＰ１０    ＰＭＯＳトランジスタ
Ｎ１〜Ｎ５    ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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