(57)【要約】【課題】異常状態において、過電流保護を動作させることが可能な制御回路を提供する。【解決手段】ＰＷＭコンパレータ２２０は、電流検出信号ＶＣＳを誤差信号ＶＥＲＲと比較し、オフ信号ＩＣＯＭＰＯＵＴを生成する。異常検出回路２６０は、異常状態を検出すると、異常検出信号ＡＢＮをアサートする。ロジック回路２４０は、オシレータクロックＰＷＭＣＬＫに応じてオンレベルに遷移し、オフ信号ＩＣＯＭＰＯＵＴに応じてオフレベルに遷移するパルス変調信号ＳＰＷＭを生成する。異常検出回路２６０は、過電流検出信号ＯＣＰのアサートが所定サイクル連続で発生すると、スイッチングトランジスタＭ１のスイッチングを停止する。ロジック回路２４０は、異常状態において、パルス変調信号ＳＰＷＭの最小パルス幅を、正常状態の最小パルス幅より長くする。【選択図】図３
2020162248.tif 000002
【特許請求の範囲】
【請求項１】
ＤＣ／ＤＣコンバータの制御回路であって、
前記ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック信号と基準電圧の誤差を増幅し、誤差信号を生成するエラーアンプと、
スイッチングトランジスタに流れる電流に応じた電流検出信号を生成する電流検出回路と、
前記電流検出信号を前記誤差信号と比較し、前記電流検出信号が前記誤差信号を超えるとアサートされるオフ信号を生成するコンパレータと、
前記スイッチングトランジスタに流れる電流が過電流しきい値を超えると、過電流検出信号をアサートする過電流検出回路と、
異常状態を検出すると、異常検出信号をアサートする異常検出回路と、
オシレータクロックに応じてオンレベルに遷移し、前記オフ信号に応じてオフレベルに遷移するパルス変調信号を生成するとともに、前記過電流検出信号のアサートが所定サイクル連続で発生すると、前記スイッチングトランジスタのスイッチングを停止するロジック回路と、
を備え、
前記ロジック回路は、前記異常状態において、前記パルス変調信号の最小パルス幅を、正常状態の最小パルス幅より長くすることを特徴とする制御回路。
【請求項２】
前記ロジック回路は、前記異常検出信号がアサートされるとき、前記オシレータクロックのエッジから所定の第１マスク期間にわたり、前記オフ信号をマスクし、前記異常検出信号がネゲートされるとき、前記オシレータクロックのエッジから前記第１マスク期間より短い第２マスク期間にわたり、前記オフ信号をマスクすることを特徴とする請求項１に記載の制御回路。
【請求項３】
前記異常状態は、前記ＤＣ／ＤＣコンバータの出力の地絡を含むことを特徴とする請求項１または２に記載の制御回路。
【請求項４】
前記異常状態は、前記フィードバック信号が所定のしきい値より低いことを含むことを特徴とする請求項１から３のいずれかに記載の制御回路。
【請求項５】
前記異常検出回路は、前記フィードバック信号を所定のしきい値電圧と比較する地絡検出コンパレータを含むことを特徴とする請求項３または４に記載の制御回路。
【請求項６】
ＤＣ／ＤＣコンバータの制御回路であって、
前記ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック信号と基準電圧の誤差を増幅し、誤差信号を生成するエラーアンプと、
スイッチングトランジスタに流れる電流に応じた電流検出信号を生成する電流検出回路と、
前記電流検出信号を前記誤差信号と比較し、前記電流検出信号が前記誤差信号を超えるとオフ信号をアサートするコンパレータと、
前記スイッチングトランジスタに流れる電流が過電流しきい値を超えると、過電流検出信号をアサートする過電流検出回路と、
前記フィードバック信号をしきい値と比較し、前記フィードバック信号の方が低いときに、異常検出信号をアサートする地絡検出コンパレータと、
前記異常検出信号がアサートされるとき、前記オフ信号を所定の第１マスク期間にわたりマスクし、前記異常検出信号がネゲートされるとき、前記オフ信号を前記第１マスク期間より短い第２マスク期間にわたりマスクし、マスク後の前記オフ信号に応じてオフレベルとなり、オシレータクロックに応じてオンレベルとなるパルス変調信号を生成するとともに、前記過電流検出信号のアサートが所定サイクル連続で発生すると、前記スイッチングトランジスタのスイッチングを停止するロジック回路と、
を備えることを特徴とする制御回路。
【請求項７】
前記ロジック回路は、
前記異常検出信号がアサートされるとき、前記オシレータクロックのエッジから前記第１マスク期間の間、前記異常検出信号がネゲートされるとき、前記オシレータクロックのエッジから前記第２マスク期間の間、所定レベルとなるマスク信号を生成するマスク信号生成回路と、
前記マスク信号と前記オフ信号を受ける論理ゲートと、
前記オシレータクロックに応じてセットされ、前記論理ゲートの出力に応じてリセットされる第１フリップフロップと、
を含むことを特徴とする請求項２または６に記載の制御回路。
【請求項８】
前記マスク信号生成回路は、
キャパシタと、
前記キャパシタの電圧をしきい値と比較する比較手段と、
前記オシレータクロックと前記比較手段の出力とに応じて状態が変化する第２フリップフロップと、
前記第２フリップフロップの状態に応じて、前記キャパシタを充放電する充放電回路と、
を含み、前記充放電回路の速度は、前記異常検出信号のアサート・ネゲートに応じて選択されることを特徴とする請求項７に記載の制御回路。
【請求項９】
前記ロジック回路は、前記過電流検出信号のアサートに応答して、前記パルス変調信号をオフレベルに遷移させることを特徴とする請求項１から８のいずれかに記載の制御回路。
【請求項１０】
ひとつの半導体基板に一体集積化されることを特徴とする請求項１から９のいずれかに記載の制御回路。
【請求項１１】
前記半導体基板には、前記スイッチングトランジスタと同期整流トランジスタがさらに集積化されることを特徴とする請求項１０に記載の制御回路。
【請求項１２】
請求項１から１１のいずれかに記載の制御回路を備えることを特徴とする電子機器。
【請求項１３】
ＤＣ／ＤＣコンバータの制御方法であって、
前記ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック信号と基準電圧の誤差を増幅し、誤差信号を生成するステップと、
スイッチングトランジスタに流れる電流に応じた電流検出信号を生成するステップと、
前記電流検出信号が前記誤差信号を超えるとオフ信号をアサートするステップと、
前記スイッチングトランジスタに流れる電流が過電流しきい値を超えると、過電流検出信号をアサートするステップと、
前記過電流検出信号のアサートが所定サイクル連続で発生すると、前記スイッチングトランジスタのスイッチングを停止するステップと、
オシレータクロックに応じてオンレベルに遷移し、前記オフ信号に応じてオフレベルに遷移するパルス変調信号を生成するステップと、
前記パルス変調信号に応じて前記スイッチングトランジスタを駆動するステップと、
異常状態を検出すると、前記パルス変調信号の最小パルス幅を、正常状態における最小パルス幅より長くするステップと、
を備えることを特徴とする制御方法。
【請求項１４】
ＤＣ／ＤＣコンバータの制御方法であって、
前記ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック信号と基準電圧の誤差を増幅し、誤差信号を生成するステップと、
スイッチングトランジスタに流れる電流に応じた電流検出信号を生成するステップと、
前記電流検出信号が前記誤差信号を超えるとオフ信号をアサートするステップと、
前記スイッチングトランジスタに流れる電流が過電流しきい値を超えると、過電流検出信号をアサートするステップと、
前記過電流検出信号のアサートが所定サイクル連続で発生すると、前記スイッチングトランジスタのスイッチングを停止するステップと、
前記フィードバック信号を地絡しきい値と比較し、前記フィードバック信号の方が低いときに、異常検出信号をアサートするステップと、
前記異常検出信号がアサートされるとき、前記オフ信号を所定の第１マスク期間にわたりマスクし、前記異常検出信号がネゲートされるとき、前記オフ信号を前記第１マスク期間より短い第２マスク期間にわたりマスクするステップと、
マスク後の前記オフ信号に応じてオフレベルとなり、オシレータクロックに応じてオンレベルとなるパルス変調信号を生成するステップと、
前記パルス変調信号に応じて前記スイッチングトランジスタを駆動するステップと、
を備えることを特徴とする制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ／ＤＣコンバータに関する。
【背景技術】
【０００２】
ある電圧値の直流電圧を別の電圧値の直流電圧に変換するＤＣ／ＤＣコンバータは、電子機器、産業機械、自動車などさまざまな用途に用いられている。
【０００３】
図１は、降圧（Ｂｕｃｋ）ＤＣ／ＤＣコンバータの回路図である。ＤＣ／ＤＣコンバータ１００Ｒは、入力端子１０２に直流入力電圧ＶＣＣを受け、出力端子１０４に接続される負荷（不図示）に、降圧された出力電圧ＶＯＵＴを供給する。
【０００４】
ＤＣ／ＤＣコンバータ１００Ｒは、制御回路２００Ｒと、いくつかの周辺回路部品（インダクタＬ１および出力キャパシタＣ１）を備える。
【０００５】
図１のＤＣ／ＤＣコンバータは同期整流型であり、制御回路２００Ｒは、ピーク電流モードのパルス変調器を含む。
【０００６】
出力電圧ＶＯＵＴは、抵抗Ｒ１，Ｒ２によって分圧され、出力電圧ＶＯＵＴに応じたフィードバック信号ＶＦＢが、制御回路２００Ｒのフィードバック（ＦＢ）端子に入力される。
【０００７】
エラーアンプ２０２は、フィードバック信号ＶＦＢと、その目標電圧ＶＲＥＦの誤差を増幅し、誤差信号ＶＥＲＲを生成する。オシレータ２０４は、所定の周波数（ＰＷＭ周波数）を有するオシレータクロックＰＷＭＣＬＫおよびそれと同期したスロープ信号ＶＳＬＯＰＥを生成する。
【０００８】
電流検出回路２１０は、スイッチングトランジスタＭ１に流れる電流に応じた電流検出信号ＶＣＳを生成する。スロープ補償のために、電流検出信号ＶＣＳにスロープ信号ＶＳＬＯＰＥが重畳される。ＰＷＭコンパレータ２２０は、電流検出信号ＶＣＳ’と誤差信号ＶＥＲＲを比較し、ＶＣＳ’＞ＶＥＲＲとなると、その出力ＩＣＯＭＰＯＵＴをアサート（たとえばハイ）とする。
【０００９】
ロジック回路２０６は、ＩＣＯＭＰＯＵＴ信号とＰＷＭＣＬＫ信号を受け、ＰＷＭＣＬＫ信号に応じてオンレベル、ＩＣＯＭＰＯＵＴ信号に応じてオフレベルになるパルス変調信号ＳＰＷＭを生成する。そしてロジック回路２０６は、パルス変調信号ＳＰＷＭにもとづくハイサイドパルスＳＨおよびローサイドパルスＳＬを生成する。ハイサイドドライバ２５２は、レベルシフタ２５０を経由してハイサイドパルスＳＨを受け、スイッチングトランジスタＭ１を駆動する。またローサイドドライバ２５４は、ローサイドパルスＳＬにもとづいて同期整流トランジスタＭ２を駆動する。
【００１０】
過電流検出回路２３０は、スイッチングトランジスタＭ１に流れる電流を過電流保護用のしきい値と比較し、過電流保護信号ＯＣＰを生成する。
【００１１】
ロジック回路２０６は、ＯＣＰ信号が、複数サイクルにわたり連続してアサートされると、スイッチングトランジスタＭ１のスイッチングを停止する（過電流ラッチ停止）。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００７−１２４７４９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明者は、図１の制御回路２００Ｒについて検討した結果、以下の課題を認識するに至った。なおこの課題を当業者の一般的な認識として把握してはならない。
【００１４】
図２は、図１の制御回路２００Ｒの地絡時の動作波形図である。時刻ｔ０以前は正常である。時刻ｔ０に出力端子１０４が地絡する場合がある。出力端子１０４が地絡したとする。地絡によりＦＢピンのフィードバック信号ＶＦＢが低下するから、エラーアンプ２０２の出力である誤差信号ＶＥＲＲが上昇する。ところが、エラーアンプ２０２の出力には位相補償回路が接続されているため、誤差信号ＶＥＲＲの上昇速度は遅い。
【００１５】
スイッチングトランジスタＭ１のオン期間における、コイル電流ＩＬの変化速度は、インダクタＬ１の両端間電圧、すなわち（ＶＣＣ−ＶＯＵＴ）に比例する。地絡すると、インダクタＬ１の両端間電圧が大きくなるため、コイル電流ＩＬの上昇の傾きが大きくなる。これにより、スイッチングトランジスタＭ１がターンオンしてから、短時間の間に、電流検出信号ＶＣＳが誤差信号ＶＥＲＲに到達し、過電流検出回路２３０による過電流保護信号ＯＣＰが発生するより前に、ＰＷＭコンパレータ２２０が反応する。したがって、通常時より大きな電流が流れているにもかかわらず、過電流ラッチ停止がかからず、ＤＣ／ＤＣコンバータ１００Ｒの動作が継続してしまう。
【００１６】
この問題は、地絡時のみでなく、その他の異常状態においても生じうる。
【００１７】
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、異常状態において、過電流保護を動作させることが可能な制御回路の提供にある。
【課題を解決するための手段】
【００１８】
本発明のある態様は、ＤＣ／ＤＣコンバータの制御回路に関する。制御回路は、ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック信号と基準電圧の誤差を増幅し、誤差信号を生成するエラーアンプと、スイッチングトランジスタに流れる電流に応じた電流検出信号を生成する電流検出回路と、電流検出信号を誤差信号と比較し、電流検出信号が誤差信号を超えるとアサートされるオフ信号を生成するコンパレータと、スイッチングトランジスタに流れる電流が過電流しきい値を超えると、過電流検出信号をアサートする過電流検出回路と、異常状態を検出すると、異常検出信号をアサートする異常検出回路と、オシレータクロックに応じてオンレベルに遷移し、オフ信号に応じてオフレベルに遷移するパルス変調信号を生成するとともに、過電流検出信号のアサートが所定サイクル連続で発生すると、スイッチングトランジスタのスイッチングを停止するロジック回路と、を備える。ロジック回路は、異常状態において、パルス変調信号の最小パルス幅を、正常状態の最小パルス幅より長くする。
【００１９】
本発明の別の態様もまた、ＤＣ／ＤＣコンバータの制御回路に関する。制御回路は、ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック信号と基準電圧の誤差を増幅し、誤差信号を生成するエラーアンプと、スイッチングトランジスタに流れる電流に応じた電流検出信号を生成する電流検出回路と、電流検出信号を誤差信号と比較し、電流検出信号が誤差信号を超えるとオフ信号をアサートするコンパレータと、スイッチングトランジスタに流れる電流が過電流しきい値を超えると、過電流検出信号をアサートする過電流検出回路と、フィードバック信号をしきい値と比較し、フィードバック信号の方が低いときに、異常検出信号をアサートする地絡検出コンパレータと、異常検出信号がアサートされるとき、オフ信号を所定の第１マスク期間にわたりマスクし、異常検出信号がネゲートされるとき、オフ信号を第１マスク期間より短い第２マスク期間にわたりマスクし、マスク後のオフ信号に応じてオフレベルとなり、オシレータクロックに応じてオンレベルとなるパルス変調信号を生成するとともに、過電流検出信号のアサートが所定サイクル連続で発生すると、スイッチングトランジスタのスイッチングを停止するロジック回路と、を備える。
【００２０】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２１】
本発明のある態様によれば、異常状態において過電流保護を動作させることが可能となる。
【図面の簡単な説明】
【００２２】
【図１】降圧ＤＣ／ＤＣコンバータの回路図である。
【図２】図１の制御回路の地絡時の動作波形図である。
【図３】実施の形態に係るＤＣ／ＤＣコンバータの回路図である。
【図４】図３の制御回路の地絡時の動作波形図である。
【図５】制御回路の具体的な構成例を示す回路図である。
【図６】ロジック回路の構成例を示す回路図である。
【図７】マスク信号生成回路の構成例を示す回路図である。
【発明を実施するための形態】
【００２３】
（実施の形態の概要）
本明細書に開示される一実施の形態は、ＤＣ／ＤＣコンバータの制御回路に関する。制御回路は、ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック信号と基準電圧の誤差を増幅し、誤差信号を生成するエラーアンプと、スイッチングトランジスタに流れる電流に応じた電流検出信号を生成する電流検出回路と、電流検出信号を誤差信号と比較し、電流検出信号が誤差信号を超えるとアサートされるオフ信号を生成するコンパレータと、スイッチングトランジスタに流れる電流が過電流しきい値を超えると、過電流検出信号をアサートする過電流検出回路と、異常状態を検出すると、異常検出信号をアサートする異常検出回路と、オシレータクロックに応じてオンレベルに遷移し、オフ信号に応じてオフレベルに遷移するパルス変調信号を生成するとともに、過電流検出信号のアサートが所定サイクル連続で発生すると、スイッチングトランジスタのスイッチングを停止するロジック回路と、を備える。ロジック回路は、異常状態において、パルス変調信号の最小パルス幅を、正常状態の最小パルス幅より長くする。
【００２４】
異常状態において、パルス変調信号のパルス幅の最小幅を大きくすることにより、スイッチングトランジスタがターンオフするより前に、電流検出信号が過電流しきい値に到達するため、過電流検出信号がアサートされる。これにより、スイッチングトランジスタのスイッチングを停止して過電流保護をかけることができる。
【００２５】
ロジック回路は、異常検出信号がアサートされるとき、オシレータクロックのエッジから所定の第１マスク期間にわたり、オフ信号をマスクし、異常検出信号がネゲートされるとき、オシレータクロックのエッジから第１マスク期間より短い第２マスク期間にわたり、オフ信号をマスクしてもよい。これにより、正常状態と異常状態における最小パルス幅を変化させることができる。
【００２６】
異常状態は、ＤＣ／ＤＣコンバータの出力の地絡を含んでもよい。異常状態は、フィードバック信号が所定のしきい値より低いことを含んでもよい。異常検出回路は、フィードバック信号を所定のしきい値電圧と比較する地絡検出コンパレータを含んでもよい。
【００２７】
本発明の別の態様もまた、制御回路である。この制御回路は、ＤＣ／ＤＣコンバータの制御回路であって、ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック信号と基準電圧の誤差を増幅し、誤差信号を生成するエラーアンプと、スイッチングトランジスタに流れる電流に応じた電流検出信号を生成する電流検出回路と、電流検出信号を誤差信号と比較し、電流検出信号が誤差信号を超えるとオフ信号をアサートするコンパレータと、スイッチングトランジスタに流れる電流が過電流しきい値を超えると、過電流検出信号をアサートする過電流検出回路と、フィードバック信号をしきい値と比較し、フィードバック信号の方が低いときに、異常検出信号をアサートする地絡検出コンパレータと、異常検出信号がアサートされるとき、オフ信号を所定の第１マスク期間にわたりマスクし、異常検出信号がネゲートされるとき、オフ信号を第１マスク期間より短い第２マスク期間にわたりマスクし、マスク後のオフ信号に応じてオフレベルとなり、オシレータクロックに応じてオンレベルとなるパルス変調信号を生成するとともに、過電流検出信号のアサートが所定サイクル連続で発生すると、スイッチングトランジスタのスイッチングを停止するロジック回路と、を備える。
【００２８】
マスク期間の間、オフ信号をマスクすることにより、マスク期間の間、パルス変調信号がオンレベルを持続することになる。異常状態において、パルス変調信号のオンレベルの時間（すなわちパルス幅）を大きくすることにより、スイッチングトランジスタがターンオフするより前に、電流検出信号が過電流しきい値に到達するため、過電流検出信号がアサートされる。これにより、スイッチングトランジスタのスイッチングを停止して過電流保護をかけることができる。
【００２９】
ロジック回路は、異常検出信号がアサートされるとき、オシレータクロックのエッジから第１マスク期間の間、異常検出信号がネゲートされるとき、オシレータクロックのエッジから第２マスク期間の間、所定レベルとなるマスク信号を生成するマスク信号生成回路と、マスク信号とオフ信号を受ける論理ゲートと、オシレータクロックに応じてセットされ、論理ゲートの出力に応じてリセットされる第１フリップフロップと、を含んでもよい。
【００３０】
マスク信号生成回路は、キャパシタと、キャパシタの電圧をしきい値と比較する比較手段と、オシレータクロックと比較手段の出力とに応じて状態が変化する第２フリップフロップと、第２フリップフロップの状態に応じて、キャパシタを充放電する充放電回路と、を含んでもよい。充放電回路の速度は、異常検出信号のアサート・ネゲートに応じている。
【００３１】
ロジック回路は、過電流検出信号のアサートに応答して、パルス変調信号をオフレベルに遷移させてもよい。
【００３２】
制御回路は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
【００３３】
半導体基板には、スイッチングトランジスタと同期整流トランジスタがさらに集積化されてもよい。
【００３４】
（実施の形態）
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００３５】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【００３６】
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【００３７】
本明細書において参照する波形図やタイムチャートの縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化され、あるいは誇張もしくは強調されている。
【００３８】
図３は、実施の形態に係るＤＣ／ＤＣコンバータ１００の回路図である。ＤＣ／ＤＣコンバータ１００は、制御回路２００とその周辺部品を含む。図１との相違点を中心に説明する。図３の制御回路２００は、図１の制御回路２００Ｒに加えて、異常検出回路２６０を備えており、図１のロジック回路２０６に代えて、ロジック回路２４０を備える。制御回路２００はいわゆるピーク電流モードのコントローラである。
【００３９】
エラーアンプ２０２は、ＤＣ／ＤＣコンバータ１００の出力電圧ＶＯＵＴに応じたフィードバック信号ＶＦＢと基準電圧ＶＲＥＦの誤差を増幅し、誤差信号ＶＥＲＲを生成する。電流検出回路２１０は、スイッチングトランジスタＭ１のオン期間において、スイッチングトランジスタＭ１に流れる電流ＩＭ１に応じた電流検出信号ＶＣＳを生成する。電流検出信号ＶＣＳは、インダクタＬ１に流れるコイル電流ＩＬを示す。
【００４０】
ＰＷＭコンパレータ（ＩＣＯＭＰ）２２０は、電流検出信号ＶＣＳを誤差信号ＶＥＲＲと比較し、電流検出信号ＶＣＳが誤差信号ＶＥＲＲを超えるとアサート（たとえばハイ）されるオフ信号ＩＣＯＭＰＯＵＴを生成する。
【００４１】
過電流検出回路２３０は、スイッチングトランジスタＭ１に流れる電流ＩＭ１が過電流しきい値ＩＯＣＰを超えると、過電流検出信号ＯＣＰをアサート（たとえばハイ）する。たとえば過電流検出回路２３０は、電流検出回路２１０が生成する電流検出信号ＶＣＳを過電流しきい値ＩＯＣＰに対応するしきい値電圧ＶＯＣＰと比較するコンパレータを含んでもよい。
【００４２】
異常検出回路２６０は、異常状態を検出すると、異常検出信号ＡＢＮをアサートする。異常状態の種類は特に限定されないが、従来の制御回路２００において、ＰＷＭ信号のパルス幅、言い換えればスイッチングトランジスタＭ１のオン時間が短くなるような異常であり、たとえば後述する地絡が例示される。異常検出信号ＡＢＮはロジック回路２４０に供給される。
【００４３】
ロジック回路２４０は、オシレータクロックＰＷＭＣＬＫに応じてオンレベル（たとえばハイ）に遷移し、オフ信号ＩＣＯＭＰＯＵＴに応じてオフレベル（たとえばロー）に遷移するパルス変調信号ＳＰＷＭを生成する。またロジック回路２４０は、過電流検出信号ＯＣＰのアサートが所定サイクル連続で発生すると、スイッチングトランジスタＭ１のスイッチングを停止する（ラッチ停止）。
【００４４】
ロジック回路２４０は、異常検出回路２６０によって異常状態が検出されると、パルス変調信号ＳＰＷＭの最小パルス幅（最小オン期間）ＴＯＮ（ＭＩＮ）の長さ（ＴＯＮ（ＭＩＮ）＿ＡＢＮ）を、正常状態の最小パルス幅ＴＯＮ（ＭＩＮ）の長さ（ＴＯＮ（ＭＩＮ）＿ＮＯＲＭ）より長くする。
【００４５】
以上がＤＣ／ＤＣコンバータ１００の構成である。続いてその動作を説明する。図４は、図３の制御回路２００の地絡時の動作波形図である。時刻ｔ０以前は正常である。時刻ｔ０に異常検出回路２６０により異常が検出され、異常検出信号ＡＢＮがアサートされる。異常により、誤差信号ＶＥＲＲが上昇する。異常検出信号ＡＢＮがアサートされると、パルス変調信号ＳＰＷＭのパルス幅が、最小パルス幅ＴＯＮ（ＭＩＮ）＿ＡＢＮを下回らないように制約がかかる。この最小パルス幅の間、スイッチングトランジスタＭ１のオンが維持されるため、コイル電流ＩＬ（電流検出信号ＶＣＳ）は増加し続け、過電流しきい値ＩＯＣＰ（ＶＯＣＰ）まで到達し、過電流検出信号ＯＣＰがアサートされる。この動作が、所定数サイクル、繰り返されると、ロジック回路２４０は、スイッチングトランジスタＭ１のスイッチングを停止し、過電流保護をかける。
【００４６】
以上が制御回路２００およびＤＣ／ＤＣコンバータ１００の動作である。この制御回路２００によれば、異常状態においても、過電流保護を動作させることが可能となる。
【００４７】
また正常状態では、短い最小パルス幅（最小オン時間）で動作することになる。これにより以下の利点を享受できる。スイッチングトランジスタＭ１のスイッチングによって、ＬＸ端子に発生する電圧が電流検出回路２１０に混入すると、電流検出信号ＶＣＳにノイズとして現れる。このノイズは、スイッチングトランジスタＭ１のターンオン直後に発生するため、ノイズを含む電流検出信号ＶＣＳが、誤差電圧ＶＥＲＲ（あるいは過電流しきい値ＶＯＣＰ）を超えると、回路が誤動作する。正常状態における最小パルス幅を、スイッチングトランジスタＭ１のターンオン直後のノイズの発生期間より長くすることにより、ノイズによる誤動作を防止できる。
【００４８】
本発明は、図３のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、回路に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や回路動作の理解を助け、またそれらを明確化するために、より具体的な構成例や変形例を説明する。
【００４９】
図５は、制御回路２００の具体的な構成例を示す回路図である。ロジック回路２４０は、マスク回路２４２、フリップフロップ２４４、論理ゲート２４６を含む。マスク回路２４２は、異常検出信号ＡＢＮがアサートされるとき、オシレータクロックＰＷＭＣＬＫのエッジから所定の第１マスク期間τ１にわたり、オフ信号ＩＣＯＭＰＯＵＴをマスクし、異常検出信号がネゲートされるとき、オシレータクロックＰＷＭＣＬＫのエッジから第１マスク期間τ１より短い第２マスク期間τ２にわたり、オフ信号ＩＣＯＭＰＯＵＴをマスクする。第１マスク期間τ１および第２マスク期間τ２は、異常状態および正常状態における最小パルス幅ＴＯＮ（ＭＩＮ）＿ＡＢＮ，ＴＯＮ（ＭＩＮ）＿ＮＯＲＭに対応する。マスク後のオフ信号ＩＣＯＭＰＯＵＴ’は、論理ゲート２４６を経てフリップフロップ２４４に供給される。
【００５０】
フリップフロップ２４４は、オシレータクロックＰＷＭＣＬＫに応答してセットされ、マスク後のオフ信号ＩＣＯＭＰＯＵＴ’に応答してリセットされ、パルス変調信号ＳＰＷＭを出力する。
【００５１】
論理ゲート２４６は、マスク後のオフ信号ＩＣＯＭＰＯＵＴ’と過電流検出信号ＯＣＰの論理和を、フリップフロップ２４４に供給する。これにより、オフ信号ＩＣＯＭＰＯＵＴ’より前に、過電流検出信号ＯＣＰがアサートされた場合、過電流検出信号ＯＣＰのタイミングでスイッチングトランジスタＭ１が直ちにターンオフし、パルスバイパルスの過電流保護がかかる。
【００５２】
異常検出回路２６０は、出力端子１０４の地絡を検出する。具体的には異常検出回路２６０は、フィードバック信号ＶＦＢを所定のしきい値電圧ＶＴＨと比較し、比較結果に応じた異常検出信号ＡＢＮを出力する地絡検出コンパレータ２６２を含む。しきい値電圧ＶＴＨは、正常時のフィードバック信号ＶＦＢの電圧レベルよりも十分に低く定められる。
【００５３】
図６は、ロジック回路２４０の構成例を示す回路図である。マスク信号生成回路２７０は、異常検出信号ＡＢＮがアサートされるとき、オシレータクロックＰＷＭＣＬＫのエッジから第１マスク期間τ１の間、所定レベル（ハイ）となるマスク信号ＭＳＫを生成する。異常検出信号ＡＢＮがネゲートされるとき、マスク信号ＭＳＫは、オシレータクロックＰＷＭＣＬＫのエッジから第２マスク期間τ２の間、所定レベル（ハイ）となる。マスク信号生成回路２７０は、時定数が切りかえ可能なワンショットマルチバイブレータ（単安定マルチバイブレータ）で構成することができる。論理ゲート２７２は、マスク信号ＭＳＫとオフ信号ＩＣＯＭＰＯＵＴを受け、論理演算する。この例では論理ゲート２７２はＡＮＤゲートであるが、論理ゲートの種類は、２つの信号ＩＣＯＭＰＯＵＴとマスク信号ＭＳＫの論理レベルの決め方に応じて選択すればよい。
【００５４】
フリップフロップ２４４は、インバータ２７４、Ｄフリップフロップ２７６、ＡＮＤゲート２７８を含む。フリップフロップ２４４は、図５に示すようにＳＲフリップフロップで構成してもよい。
【００５５】
図７は、マスク信号生成回路２７０の構成例を示す回路図である。図７において、地絡検出コンパレータ２６２の極性は図５の地絡検出コンパレータ２６２と反対であり、異常検出信号ＡＢＮは負論理（アサートがロー）となっている。
【００５６】
マスク信号生成回路２７０は、フリップフロップＦＦ２、キャパシタＣ２、比較手段２８０、充放電回路２８２を含む。比較手段２８０は、キャパシタＣ２の電圧ＶＣ２をしきい値と比較する。比較手段２８０はインバータやバッファであってもよいし、電圧コンパレータであってもよい。
【００５７】
フリップフロップＦＦ２は、クロック端子にオシレータクロックＰＷＭＣＬＫを受け、負論理のリセット端子に、比較手段２８０の出力Ｓ２を受け、２つの信号ＰＷＭＣＬＫ、Ｓ２に応じて状態が変化する。フリップフロップＦＦ２の入力Ｄには、オフ信号ＩＣＯＭＰＯＵＴの反転信号が入力されている。
【００５８】
充放電回路２８２は、フリップフロップＦＦ２の状態に応じて、キャパシタＣ２を充放電する。充放電回路２８２の充放電の速度は、異常検出信号ＡＢＮ＼のアサート・ネゲートに応じて選択される。具体的には、異常検出信号ＡＢＮ＼がアサート（ロー）のとき、放電速度が遅くなり、異常検出信号ＡＢＮ＼がネゲート（ハイ）のとき、放電速度が速くなる。充放電回路２８２の構成は特に限定されないが、ＡＮＤゲートＡＮＤ２、トランジスタＭ２１〜Ｍ２３、抵抗Ｒ２１，Ｒ２２を含んでもよい。
【００５９】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００６０】
実施の形態では、同期整流型のＤＣ／ＤＣコンバータを説明したがダイオード整流型にも本発明は適用可能である。また、スイッチングトランジスタＭ１はＰチャンネルであってもよく、この場合、レベルシフタ２５０は省略できる。
【００６１】
実施の形態では、異常状態として出力の地絡を説明したが、その限りでない。たとえば入力端子１０２の過電圧状態を異常状態として、最小オン時間を長くしてもよい。
【００６２】
実施の形態では、正常状態における最小パルス幅ＴＯＮ（ＭＩＮ）の長さ（ＴＯＮ（ＭＩＮ）＿ＮＯＲＭ）を非ゼロとしたが、実質的にゼロとしてもよい。
【００６３】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００６４】
Ｌ１  インダクタ
Ｃ１  出力キャパシタ
Ｍ１  スイッチングトランジスタ
Ｍ２  同期整流トランジスタ
ＦＦ２  フリップフロップ
１００  ＤＣ／ＤＣコンバータ
１０２  入力端子
１０４  出力端子
２００  制御回路
２０２  エラーアンプ
２０４  オシレータ
２１０  電流検出回路
２２０  ＰＷＭコンパレータ
２３０  過電流検出回路
２４０  ロジック回路
２４２  マスク回路
２４４  フリップフロップ
２４６  論理ゲート
２５０  レベルシフタ
２５２，２５４  ドライバ
２６０  異常検出回路
２６２  地絡検出コンパレータ
２７０  マスク信号生成回路
２７２  論理ゲート
２７４  インバータ
２７６  Ｄフリップフロップ
２７８  ＡＮＤゲート
２８０  比較手段
２８２  充放電回路
Ｃ２  キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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