(57)【要約】【課題】半導体装置の信頼性を向上させる。【解決手段】半導体装置は、半導体基板と、半導体基板上に形成された絶縁層と、絶縁層上に形成された半導体層と、半導体層の一部であって、平面視において、周囲を素子分離部で囲まれた活性領域ＡＮ２と、活性領域において、半導体層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極Ｇ２と、半導体層内に形成されたソース領域ＳＮ２およびドレイン領域ＤＮ２と、ＭＩＳＦＥＴ（Ｎ２）を覆う第１絶縁膜と、第１絶縁膜上に形成され、かつ、ゲート電極に接続されたゲート配線Ｗｇ１２と、ゲート配線を覆う第２絶縁膜と、を有する。そして、平面視において、活性領域ＡＮ２の面積に対するゲート配線Ｗｇ１２の面積の比率は、第２絶縁膜形成時のプラズマダメージによるＭＩＳＦＥＴの閾値変動を防止する所定値以下となっている。【選択図】図９
2020053650.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された絶縁層と、
前記絶縁層上に形成された半導体層と、
前記半導体層の一部であって、平面視において、周囲を素子分離部で囲まれた活性領域と、
前記活性領域において、前記半導体層上に形成されたＭＩＳＦＥＴのゲート絶縁膜と、
前記ゲート絶縁膜上に形成された前記ＭＩＳＦＥＴのゲート電極と、
前記活性領域において、前記ゲート電極の両側に位置する前記半導体層内に形成された前記ＭＩＳＦＥＴのソース領域およびドレイン領域と、
前記ＭＩＳＦＥＴを覆う第１絶縁膜と、
前記第１絶縁膜上に形成され、かつ、前記ゲート電極に接続された第１配線と、
前記第１配線を覆う第２絶縁膜と、
を有し、
平面視において、前記活性領域の面積に対する前記第１配線の面積の比率は、前記第２絶縁膜形成時のプラズマダメージによる前記ＭＩＳＦＥＴの閾値変動を防止する第１所定値以下となっている、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１所定値は５００である、半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
さらに、
前記第１絶縁膜上に形成され、前記ソース領域に接続された第２配線および前記ドレイン領域に接続された第３配線を有し、
平面視において、前記活性領域の面積に対する前記第２配線と前記第３配線との合計面積の比率は、前記第２絶縁膜形成時のプラズマダメージによる前記ＭＩＳＦＥＴの閾値変動を防止する第２所定値以下となっている、半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第２所定値は５００である、半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記ゲート絶縁膜のＳｉＯ２換算膜厚は、５ｎｍ以下である、半導体装置。
【請求項６】
半導体基板と、
前記半導体基板上に形成された絶縁層と、
前記絶縁層上に形成された半導体層と、
前記半導体層の一部であって、平面視において、周囲を素子分離部で囲まれた活性領域と、
前記活性領域において、前記半導体層上に形成されたＭＩＳＦＥＴのゲート絶縁膜と、
前記ゲート絶縁膜上に形成された前記ＭＩＳＦＥＴのゲート電極と、
前記活性領域において、前記ゲート電極の両側に位置する前記半導体層内に形成された前記ＭＩＳＦＥＴのソース領域およびドレイン領域と、
前記ＭＩＳＦＥＴを覆う第１絶縁膜と、
前記第１絶縁膜上に形成され、かつ、前記ゲート電極に接続された配線と、
前記配線を覆う第２絶縁膜と、
を有し、
前記ソース領域または前記ドレイン領域には、ダイオード素子が接続されている、半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記活性領域の面積に対する前記配線の面積の比率は、前記第２絶縁膜形成時のプラズマダメージによる前記ＭＩＳＦＥＴの閾値変動を防止する所定値より高くなっている、半導体装置。
【請求項８】
請求項６に記載の半導体装置において、
前記ダイオード素子は、Ｐ型の前記半導体基板と、前記半導体基板に形成されたＮ型の半導体領域とで構成されている、半導体装置。
【請求項９】
（ａ）半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層と、前記半導体層の一部であって、平面視において、周囲を素子分離部で囲まれた第１活性領域と、を含むＳＯＩ基板を準備する工程、
（ｂ）前記第１活性領域において、前記半導体層上に配置された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に配置された第１ゲート電極と、前記第１ゲート電極の両側において、前記半導体層内に配置されたソース領域およびドレイン領域と、を含むＭＩＳＦＥＴを形成する工程、
（ｃ）前記ＳＯＩ基板上に、前記ＭＩＳＦＥＴを覆う第１絶縁膜を形成する工程、
（ｄ）前記第１絶縁膜上に配線を形成する工程、
（ｅ）ＰＥＣＶＤ法により、前記第１ゲート電極に接続された前記配線を覆う第２絶縁膜を形成する工程、
を有し、
前記配線には、保護素子が接続されている、半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記第１活性領域の面積に対する前記配線の面積の比率は、前記第２絶縁膜形成時のプラズマダメージによる前記ＭＩＳＦＥＴの閾値変動を防止する所定値より高くなっている、半導体装置の製造方法。
【請求項１１】
請求項９に記載の半導体装置の製造方法において、
前記保護素子は、ダイオード素子である、半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記ダイオード素子は、Ｐ型の前記半導体基板と、前記半導体基板に形成されたＮ型の半導体領域とで構成されている、半導体装置の製造方法。
【請求項１３】
請求項９に記載の半導体装置の製造方法において、
前記保護素子は、
前記ＳＯＩ基板において、前記第１活性領域とは異なる領域に配置された第２活性領域と、
前記第２活性領域において、前記半導体層上に配置された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に配置された第２ゲート電極と、
を含み、
前記第２ゲート絶縁膜の膜厚は、前記第１ゲート絶縁膜の膜厚と等しい、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、ＳＯＩ基板を用いた半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
低消費電力向けの半導体装置として、ＳＯＩ（Silicon On Insulator）基板にＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成する技術がある。ＳＯＩ基板を用いた半導体装置では、半導体基板から埋め込み酸化膜で絶縁された半導体層に半導体素子（例えば、ＭＩＳＦＥＴ）が形成されているため、半導体素子に接続された金属配線を覆う絶縁膜の形成工程等において、プラズマ中に晒された金属配線がチャージアップし、半導体素子を劣化させる（以下、「プラズマダメージ」と呼ぶ。）ことが知られている。
【０００３】
例えば、特開２００３−１３３５５９号公報（特許文献１）には、ＳＯＩ基板を用いた半導体装置の埋め込み酸化膜３６の絶縁破壊を防止する技術が開示されている。インバータ１２、１４を構成するＰ型ＭＯＳＦＥＴ１８およびＮ型ＭＯＳＦＥＴ２０は、埋め込み酸化膜３６上に形成されたＰ型拡散領域２２およびＮ型拡散領域２４を有し、ドレイン領域として機能するＰ型拡散領域２２およびＮ型拡散領域２４には第１金属配線１６が接続されている。そして、第１金属配線１６の加工、もしくは第１金属配線１６を覆う第１層間絶縁膜４８の堆積のためのプラズマプロセスにおいて、Ｐ型およびＮ型ＭＯＳＦＥＴの特性を劣化させないように、第１金属配線１６の総面積と第１金属配線１６が接続されたＰ型およびＮ型拡散領域２２、２４（ドレイン領域）の面積との比は、所定の値以下に制限されている。また、面積比が所定の値を超える場合には、第１金属配線１６にダミー不純物拡散領域３２、ダイオード３９、または、バッファ４２を接続することが示されている。特許文献１は、第１金属配線１６で接続された前段インバータ１２と後段インバータ１４を含む半導体装置において、前段インバータ１２を構成するＰ型およびＮ型ＭＯＳＦＥＴ１８および２０の下に位置する埋め込み酸化膜３６の絶縁破壊を防止するものである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−１３３５５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
例えば、半導体装置の消費電力を低減するためには、半導体装置を構成するＭＩＳＦＥＴの駆動電圧を低減することが有効である。そして、ＭＩＳＦＥＴの駆動電圧を低減するためには、いわゆる「薄型ＢＯＸ−ＳＯＩ（ＳＯＴＢ：Silicon On Thin Buried oxide）技術」を使用することが有効であるとされている。「薄型ＢＯＸ−ＳＯＩ技術」を用いて形成されたＭＩＳＦＥＴを「ＳＯＴＢトランジスタ」と呼ぶ。ＳＯＴＢトランジスタは、半導体基板上に絶縁層（埋め込み絶縁膜、埋め込み酸化膜）を介して配置された半導体層に形成されている。ゲート電極は、半導体層上にゲート絶縁膜を介して配置され、ゲート電極の両側に位置するように半導体層内にソース領域およびドレイン領域が配置されている。
【０００６】
また、半導体装置には、複数のＳＯＴＢトランジスタから成る論理回路が設けられている。なお、この複数のＳＯＴＢトランジスタは、多層配線層の配線を介して、互いに、かつ、電気的に接続されている。そして、低消費電力化の為に、多層配線層の各層の配線は、銅配線で構成されている。例えば、複数のＳＯＴＢトランジスタは第１層間絶縁膜で覆われており、第１層目の銅配線は、第１層間絶縁膜上に形成された第２層間絶縁膜に設けられた配線溝内に埋め込まれており、ゲート電極、ソース領域およびドレイン領域に接続されたゲート配線、ソース配線およびドレイン配線を含む。そして、第１層目の銅配線および第２層間絶縁膜は、銅の拡散を防止するバリア膜で覆われ、その上に、第２層目の銅配線を形成するための第３層間絶縁膜が積層されている。バリア膜および第３層間絶縁膜は、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法を用いて形成されている。
【０００７】
バリア膜および第３層間絶縁膜の形成工程において、ゲート配線、ソース配線およびドレイン配線がプラズマ雰囲気に晒される。プラズマプロセス中において、その表面に金属配線が形成された半導体基板に、荷電粒子（イオン、電子）が入射すると、半導体基板に接続されていない浮遊状態の金属配線に電荷が蓄積され、チャージアップ現象が発生する。なお、第３層間絶縁膜の堆積時において、ゲート配線、ソース配線およびドレイン配線は、バリア膜で覆われているが、バリア膜形成工程と同様に、ゲート配線、ソース配線およびドレイン配線がアンテナとして作用し、チャージアップ現象が発生することが知られている。本願発明者の検討によれば、ゲート配線にチャージアップした電荷（例えば、電子）の影響で、ゲート配線に接続されたゲート電極を含むＳＯＴＢトランジスタの特性（例えば、閾値）が変動し、半導体装置の信頼性が低下することが判明した。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態によれば、半導体装置は、半導体基板と、半導体基板上に形成された絶縁層と、絶縁層上に形成された半導体層と、半導体層の一部であって、平面視において、周囲を素子分離部で囲まれた活性領域と、活性領域において、半導体層上に形成されたＭＩＳＦＥＴのゲート絶縁膜と、ゲート絶縁膜上に形成されたＭＩＳＦＥＴのゲート電極と、活性領域において、ゲート電極の両側に配置されるように、半導体層内に形成されたＭＩＳＦＥＴのソース領域およびドレイン領域と、を有する。さらに、半導体装置は、ＭＩＳＦＥＴを覆う第１絶縁膜と、第１絶縁膜上に形成され、かつ、ゲート電極に接続された第１配線と、第１配線を覆う第２絶縁膜と、を有する。そして、平面視において、活性領域の面積に対する第１配線の面積の比率は、第２絶縁膜形成時のプラズマダメージによるＭＩＳＦＥＴの閾値変動を防止する所定値以下となっている。
【発明の効果】
【００１０】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１１】
【図１】プラズマダメージの影響を分析するための半導体装置の要部断面図である。
【図２】配線の総面積と閾値変動量（ΔＶｔｈ）との関係を示すグラフである。
【図３】ゲート配線の面積と閾値変動量（ΔＶｔｈ）との関係を示すグラフである。
【図４】ドレイン配線の面積と閾値変動量（ΔＶｔｈ）との関係を示すグラフである。
【図５】プラズマダメージのメカニズムを説明する断面図である。
【図６】ゲートアンテナ比と閾値変動量（ΔＶｔｈ）との関係を示すグラフである。
【図７】ドレインアンテナ比と閾値変動量（ΔＶｔｈ）との関係を示すグラフである。
【図８】本実施の形態の半導体装置の製造工程の一部を示すフロー図である。
【図９】本実施の形態の第１の例である半導体装置の要部平面図である。
【図１０】図９のＸ１−Ｘ１´に沿う断面図である。
【図１１】図９のＸ２−Ｘ２´に沿う断面図である。
【図１２】本実施の形態の第２の例である半導体装置の要部平面図である。
【図１３】図１２のＸ３−Ｘ３´に沿う断面図である。
【図１４】本実施の形態の第２の例における効果を示すグラフである。
【図１５】本実施の形態の第３の例である半導体装置の要部断面図である。
【図１６】本実施の形態の第４の例である半導体装置の要部平面図である。
【図１７】本実施の形態の第５の例である半導体装置の要部平面図である。
【図１８】本実施の形態の半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く、半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く、半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く、半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１３】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１４】
また、実施の形態で用いる図面においては、図面を見易くするためにハッチングを省略する場合もある。
【００１５】
なお、以下の説明において、配線の面積とは、平面視における面積を意味する。
【００１６】
（実施の形態）
本実施の形態の半導体装置は、複数のｎ型ＭＩＳＦＥＴおよび複数のｐ型ＭＩＳＦＥＴを有するが、主に、ｎ型ＭＩＳＦＥＴを用いて本実施の形態を説明する。
【００１７】
まず、プラズマダメージによってｎ型ＭＩＳＦＥＴが被る問題点とその対策を説明する。
【００１８】
図１は、プラズマダメージの影響を分析するための半導体装置の要部断面図であり、ｎ型ＭＩＳＦＥＴ（Ｎ０）の断面図である。ｎ型ＭＩＳＦＥＴ（Ｎ０）は、完全空乏型のＳＯＴＢトランジスタであり、ゲート電極Ｇ、ソース領域ＳＮおよびドレイン領域ＤＮを有する。例えば、ｐ型の半導体基板ＳＢの主面上には絶縁層ＢＸを介して半導体層ＳＭが形成されており、半導体層ＳＭの主面上にはゲート絶縁膜ＧＦを介してゲート電極Ｇが配置され、ゲート電極Ｇの両端において、半導体層ＳＭの内部にソース領域ＳＮおよびドレイン領域ＤＮが設けられている。ゲート電極Ｇの下部であって、ソース領域ＳＮとドレイン領域ＤＮとに挟まれた半導体層ＳＭがチャネル形成領域である。半導体層ＳＭは、平面視において、周囲を素子分離部ＳＴＩで囲まれた活性領域ＡＮ０を含み、ソース領域ＳＮ、ドレイン領域ＤＮおよびチャネル形成領域は、活性領域ＡＮ０内に形成されている。
【００１９】
ここで、ｐ型の半導体基板ＳＢは、ｐ型の単結晶シリコンからなり、絶縁層ＢＸは、例えば、酸化シリコン膜からなり、その膜厚は、５〜５０ｎｍ、半導体層ＳＭは、単結晶シリコンからなり、その膜厚は、５〜２０ｎｍ、チャネル形成領域の不純物濃度は、３×１０１７ｃｍ−３以下となっている。ソース領域ＳＮおよびドレイン領域ＤＮは、ｎ型の半導体領域であり、その不純物濃度は１×１０１９ｃｍ−３以上である。ゲート電極Ｇは、高濃度のｎ型不純物を含有する多結晶シリコン膜であり、ゲート絶縁膜ＧＦは、酸窒化シリコン膜、高誘電率膜、または、酸窒化シリコン膜と高誘電率膜との積層膜とすることができる。高誘電率膜としては、ハフニウムシリケート（ＨｆＳｉＯ）または窒素添加ハフニウムシリケート（ＨｆＳｉＯＮ）等を用いることができる。ゲート絶縁膜ＧＦの膜厚は、ＳｉＯ２換算で５ｎｍ以下である。
【００２０】
ゲート電極Ｇ、ソース領域ＳＮおよびドレイン領域ＤＮは、半導体層ＳＭの主面上に形成された層間絶縁膜ＩＬ１で覆われており、層間絶縁膜ＩＬ１内には金属導体層からなる複数のプラグＰＧ１が形成されており、ゲート電極Ｇ、ソース領域ＳＮおよびドレイン領域ＤＮに接続されている。層間絶縁膜ＩＬ上には、層間絶縁膜ＩＬ２が設けられており、層間絶縁膜ＩＬ２に形成された複数の配線溝の内部には、銅配線からなるソース配線ＷＳ、ゲート配線ＷＧおよびドレイン配線ＷＤが設けられている。ソース配線ＷＳは、プラグＰＧ１を介してソース領域ＳＮに接続され、ゲート電極ＷＧは、プラグＰＧ１を介してゲート電極Ｇに接続され、ドレイン配線ＷＤは、プラグＰＧ１を介してドレイン領域ＤＮに接続されている。そして、銅配線からなるソース配線ＷＳ、ゲート配線ＷＧおよびドレイン配線ＷＤは、銅の拡散防止膜であるバリア膜ＢＬで覆われており、絶縁膜からなるバリア膜ＢＬ上には層間絶縁膜ＩＬ３が形成されている。バリア膜ＢＬおよび層間絶縁膜ＩＬ３は、ＰＥＣＶＤ法で形成されるため、このプラズマプロセスにおいて、ソース配線ＷＳ、ゲート配線ＷＧおよびドレイン配線ＷＤがアンテナとして作用し、ソース配線ＷＳ、ゲート配線ＷＧおよびドレイン配線ＷＤに電荷（例えば、電子）がチャージアップする。
【００２１】
図２は、配線の総面積と閾値変動量（ΔＶｔｈ）との関係を示すグラフであり、チャージアップしたｎ型ＭＩＳＦＥＴ（Ｎ０）の閾値変動量（ΔＶｔｈ）を示している。横軸は、配線（ソース配線ＷＳ、ゲート配線ＷＧおよびドレイン配線ＷＤ）の総面積である。配線の総面積が増えるほど、閾値変動量（ΔＶｔｈ）が増加している。これより、チャージアップする電荷量が増加するほど閾値変動量（ΔＶｔｈ）が増加することが分かる。
【００２２】
図３および図４は、夫々、ゲート配線ＷＧの面積と閾値変動量（ΔＶｔｈ）の関係、ドレイン配線ＷＤの面積と閾値変動量（ΔＶｔｈ）の関係を示している。図３のグラフは、図１のｎ型ＭＩＳＦＥＴ（Ｎ０）において、ソース配線ＷＳおよびドレイン配線ＷＤを取り除き、ゲート配線ＷＧのみとした構造のｎ型ＭＩＳＦＥＴ（Ｎ０）を用いて検査した結果である。また、図４のグラフは、図１のｎ型ＭＩＳＦＥＴ（Ｎ０）において、ソース配線ＷＳおよびゲート配線ＷＧを取り除き、ドレイン配線ＷＤのみとした構造のｎ型ＭＩＳＦＥＴ（Ｎ０）を用いて検査した結果である。ゲート配線ＷＧの面積またはドレイン配線ＷＤの面積が増加するほど、閾値変動量（ΔＶｔｈ）が増加している。これより、ｎ型ＭＩＳＦＥＴ（Ｎ０）の閾値が、ゲート配線ＷＧのチャージアップ電荷およびドレイン配線ＷＤのチャージアップ電荷の両方の影響を受けていることが分かる。また、図３および図４から、両者は類似した特性を示していることが分かる。なお、ソース配線ＷＳの面積と閾値変動量（ΔＶｔｈ）の関係は、ドレイン配線ＷＤの面積と閾値変動量（ΔＶｔｈ）の関係と同様になることは容易に類推できる。
【００２３】
図５は、プラズマダメージのメカニズムを説明する断面図である。図５に示すように、ドレイン配線ＷＤにチャージアップした電荷ｅは、プラグＰＧ１を介してドレイン領域ＤＮに蓄積され、ドレイン領域ＤＮと半導体基板ＳＢとの電位差によって、絶縁層ＢＸにトラップされる。絶縁層ＢＸにトラップされた電荷ｅは、絶縁層ＢＸ内を移動するため、絶縁層ＢＸ内に電荷ｅが分布することとなる。そして、ゲート電極Ｇの下部に分布した電荷ｅの影響で閾値が変動する。また、ソース配線ＷＳにチャージアップした電荷ｅが、ドレイン配線ＷＤにチャージアップした電荷ｅと同様の挙動を示すことは容易に類推できる。
【００２４】
また、図５に示すように、ゲート配線ＷＧにチャージアップした電荷ｅは、プラグＰＧ１を介してゲート電極Ｇに蓄積されるが、ゲート絶縁膜ＧＦの膜厚（ＳｉＯ２換算した膜厚）が非常に薄いため、ゲート電極Ｇと半導体基板ＳＢとの電位差によって、ゲート絶縁膜ＧＦをトンネル（ＦＮ tunneling : Fowler-Nordheim tunneling）して半導体層ＳＭ中に蓄積される。そして、半導体層ＳＭ中に蓄積された電荷ｅは、半導体層ＳＭと半導体基板ＳＢとの電位差によって絶縁層ＢＸにトラップされる。絶縁層ＢＸにトラップされた電荷ｅは、絶縁層ＢＸ内を移動するため、絶縁層ＢＸ内に電荷ｅが分布することとなる。そして、ゲート電極Ｇの下部に分布した電荷ｅの影響で閾値が変動する。
【００２５】
上記メカニズムを考慮し、ｎ型ＭＩＳＦＥＴ（Ｎ０）において、ゲートアンテナ比ＡＲＧおよびドレインアンテナ比ＡＲＤを定義して、それらにより閾値変動量を管理する手法を考えた。ここで、ゲートアンテナ比ＡＲＧ＝（ゲート電極Ｇに接続されたゲート配線ＷＧの面積）／（そのゲート電極Ｇが交差する活性領域ＡＮ０の面積）であり、ドレインアンテナ比ＡＲＤ＝（ソース領域ＳＮおよびドレイン領域ＤＮに接続されたソース配線ＷＳおよびドレイン配線ＷＤの総面積）／（そのソース領域ＳＮおよびドレイン領域ＤＮを含む活性領域ＡＮ０の面積）である。なお、ゲートアンテナ比ＡＲＧおよびドレインアンテナ比ＡＲＤの定義に用いられているゲート配線ＷＧ、ドレイン配線ＷＤおよびソース配線ＷＳは、同層の配線であり、例えば、層間絶縁膜ＩＬ２に埋め込まれた配線である。また、半導体装置は、外部とのインターフェース回路であるＩ／Ｏ回路と、内部回路とを含んでいる。内部回路の動作電圧は、Ｉ／Ｏ回路の動作電圧よりも低く、内部回路は前述のＳＯＴＢトランジスタで構成されるが、Ｉ／Ｏ回路は、半導体基板ＳＢに形成されたバルクトランジスタで構成されている。本実施の形態で対象とするのは、この内部回路を構成するＳＯＴＢトランジスタであり、上記手法は、全てのＳＯＴＢトランジスタ（ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴを含む）に対して適用される。
【００２６】
図６は、ゲートアンテナ比と閾値変動量（ΔＶｔｈ）との関係を示すグラフ、図７は、ドレインアンテナ比と閾値変動量（ΔＶｔｈ）との関係を示すグラフである。図６および図７に示すように、ゲートアンテナ比ＡＲＧおよびドレインアンテナ比ＡＲＤがおよそ８００以下であれば閾値変動量（ΔＶｔｈ）をゼロと出来ることが確認された。言い換えると、閾値の変動を防止出来る。この結果から、ある程度のマージンを考慮して、ゲートアンテナ比ＡＲＧおよびドレインアンテナ比ＡＲＤを５００以下とすることが好適であることが判明した。
【００２７】
図８は、本実施の形態の半導体装置の製造工程の一部を示すフロー図である。本実施の形態では、半導体装置の製造工程の一部である設計段階を次のようにする。図８に示すように、先ず、所望の論理回路を実現する第１レイアウトを準備する工程を実施し、次に、第１レイアウトにおいてドレインアンテナ比ＡＲＤおよびゲートアンテナ比ＡＲＧが所定の値（例えば、５００）以下であるかどうかを検査する工程を実施する。そして、ドレインアンテナ比ＡＲＤおよびゲートアンテナ比ＡＲＧが所定の値以下であれば、第１レイアウトを用いて半導体装置を製造する。例えば、ドレインアンテナ比ＡＲＤが所定の値を越える場合には、ドレイン領域またはソース領域、あるいは、ソース領域およびドレイン領域に保護素子を接続した第２レイアウトを用いて半導体装置を製造する。また、ゲートアンテナ比ＡＲＧが所定の値が越える場合には、上記第２レイアウト、または、ゲート配線に保護素子を接続した第３レイアウトを用いて半導体装置を製造する。詳細について、以下に説明する。
【００２８】
図９は、本実施の形態の第１の例である半導体装置の要部平面図、図１０は、図９のＸ１−Ｘ１´に沿う断面図、図１１は、図９のＸ２−Ｘ２´に沿う断面図である。第１の例は、ドレインアンテナ比ＡＲＤおよびゲートアンテナ比ＡＲＧを所定の値（例えば、５００）以下にした場合を示している。つまり、ソース領域、ドレイン領域およびゲート配線に、保護素子は設けられていない。
【００２９】
図９は、３つの論理回路ＬＣ１〜ＬＣ３が、順に接続された例である。論理回路ＬＣ１〜ＬＣ３として、例えば、インバータを用いて説明するが、インバータに限るものではない。論理回路ＬＣ１〜ＬＣ３は、夫々が、電源電位配線Ｖｄと基準電位配線Ｖｓとの間に接続されており、論理回路ＬＣ１は、直列接続されたｐ型ＭＩＳＦＥＴ（Ｐ１）およびｎ型ＭＩＳＦＥＴ（Ｎ１）を含み、論理回路ＬＣ２は、直列接続されたｐ型ＭＩＳＦＥＴ（Ｐ２）およびｎ型ＭＩＳＦＥＴ（Ｎ２）を含み、論理回路ＬＣ３は、直列接続されたｐ型ＭＩＳＦＥＴ（Ｐ３）およびｎ型ＭＩＳＦＥＴ（Ｎ３）を含む。
【００３０】
ｐ型ＭＩＳＦＥＴ（Ｐ１）は、ゲート電極Ｇ１、ソース領域ＳＰ１およびドレイン領域ＤＰ１を含み、ｎ型ＭＩＳＦＥＴ（Ｎ１）は、ゲート電極Ｇ１、ソース領域ＳＮ１およびドレイン領域ＤＮ１を含む。ソース領域ＳＰ１は、配線Ｗｄ１を介して電源電位配線Ｖｄに接続され、ソース領域ＳＮ１は、配線Ｗｓ１を介して基準電位配線Ｖｓに接続され、ドレイン領域ＤＰ１およびドレイン領域ＤＮ１は、ゲート配線Ｗｇ１２で互いに接続され、かつ、次段の論理回路ＬＣ２のゲート電極Ｇ２に接続されている。
【００３１】
ｐ型ＭＩＳＦＥＴ（Ｐ２）は、ゲート電極Ｇ２、ソース領域ＳＰ２およびドレイン領域ＤＰ２を含み、ｎ型ＭＩＳＦＥＴ（Ｎ２）は、ゲート電極Ｇ２、ソース領域ＳＮ２およびドレイン領域ＤＮ２を含む。ソース領域ＳＰ２は、配線Ｗｄ２を介して電源電位配線Ｖｄに接続され、ソース領域ＳＮ２は、配線Ｗｓ２を介して基準電位配線Ｖｓに接続され、ドレイン領域ＤＰ２およびドレイン領域ＤＮ２は、ゲート配線Ｗｇ２３で互いに接続され、かつ、次段の論理回路ＬＣ３のゲート電極Ｇ３に接続されている。ｐ型ＭＩＳＦＥＴ（Ｐ２）およびｎ型ＭＩＳＦＥＴ（Ｎ２）にとって、ゲート配線Ｗｇ２３は、ドレイン配線と呼ぶことも出来る。
【００３２】
ｐ型ＭＩＳＦＥＴ（Ｐ３）は、ゲート電極Ｇ３、ソース領域ＳＰ３およびドレイン領域ＤＰ３を含み、ｎ型ＭＩＳＦＥＴ（Ｎ３）は、ゲート電極Ｇ３、ソース領域ＳＮ３およびドレイン領域ＤＮ３を含む。ソース領域ＳＰ３は、配線Ｗｄ３を介して電源電位配線Ｖｄに接続され、ソース領域ＳＮ３は、配線Ｗｓ３を介して基準電位配線Ｖｓに接続され、ドレイン領域ＤＰ３およびドレイン領域ＤＮ３は、ゲート配線Ｗｇ３４で互いに接続され、かつ、次段の論理回路に接続されている。
【００３３】
ｎ型ＭＩＳＦＥＴ（Ｎ１）〜ｎ型ＭＩＳＦＥＴ（Ｎ３）は、ｎ型ＭＩＳＦＥＴ（Ｎ０）と同様の構造を有する完全空乏型のＳＯＴＢトランジスタである。図１０または図１１に示すように、ｎ型ＭＩＳＦＥＴ（Ｎ２）は、ゲート電極Ｇ２、ゲート絶縁膜ＧＦ、ｎ型のソース領域ＳＮ２、ｎ型のドレイン領域ＤＮ２、チャネル形成領域となる半導体層ＳＭ、を含む。ソース領域ＳＮ２にはプラグＰＧ１を介して配線Ｗｓ２が接続され、ドレイン領域ＤＮ２にはプラグＰＧ１を介してゲート配線Ｗｇ２３が接続されている。また、ゲート電極Ｇ２には、プラグＰＧ１を介してゲート配線Ｗｇ１２が接続され、そのゲート配線Ｗｇ１２は、プラグＰＧ１を介してｎ型ＭＩＳＦＥＴ（Ｎ１）のドレイン領域ＤＮ１に接続されている。
【００３４】
図９〜図１１に示す半導体装置では、ｎ型ＭＩＳＦＥＴ（Ｎ２）のゲートアンテナ比ＡＲＧおよびドレインアンテナ比ＡＲＤが、所定の値（例えば、５００）以下となっている。ゲートアンテナ比ＡＲＧ＝（ゲート配線Ｗｇ１２の面積）／（ｎ型ＭＩＳＦＥＴ（Ｎ２）の活性領域ＡＮ２の面積）であり、ドレインアンテナ比ＡＲＤ＝（配線Ｗｓ２面積＋ゲート配線Ｗｇ２３の面積）／（ｎ型ＭＩＳＦＥＴ（Ｎ２）の活性領域ＡＮ２の面積）である。ｎ型ＭＩＳＦＥＴ（Ｎ２）において、ゲートアンテナ比ＡＲＧおよびドレインアンテナ比ＡＲＤを所定の値（例えば、５００）以下としている。その為、バリア層ＢＬおよび層間絶縁膜絶縁膜ＩＬ３形成時のプラズマ雰囲気で、配線Ｗｓ２（ソース配線に対応）、ゲート配線Ｗｇ２３（ドレイン配線に対応）、および、ゲート配線Ｗｇ１２（ゲート配線に対応）に電荷ｅがチャージアップしても、ｎ型ＭＩＳＦＥＴ（Ｎ２）の閾値変動量（ΔＶｔｈ）を低減、またはゼロとすることができる。なお、ｎ型ＭＩＳＦＥＴ（Ｎ１）およびｎ型ＭＩＳＦＥＴ（Ｎ３）、ならびに、ｐ型ＭＩＳＦＥＴ（Ｐ１〜Ｐ３）等の全てのＭＩＳＦＥＴのゲートアンテナ比ＡＲＧおよびドレインアンテナ比ＡＲＤが、所定の値（例えば、５００）以下となっているため、半導体装置の信頼性を向上することができる。
【００３５】
一方、図９〜図１１に示す半導体装置のレイアウト（第１レイアウト）では、ｎ型ＭＩＳＦＥＴ（Ｎ２）のドレインアンテナ比ＡＲＤが所定の値（例えば、５００）よりも大きい場合には、図８のフロー図に従って、ソース・ドレイン領域に保護素子を接続した第２レイアウトを用いて半導体装置を製造する。
【００３６】
図１２は、本実施の形態の第２の例である半導体装置の要部平面図（第２レイアウト）、図１３は、図１２のＸ３−Ｘ３´に沿う断面図である。ドレインアンテナ比ＡＲＤ、ゲートアンテナ比ＡＲＧ、または、ドレインアンテナ比ＡＲＤおよびゲートアンテナ比ＡＲＧが所定の値より大きくなり、ソース・ドレイン領域に保護素子を接続した例を示している。保護素子は、例えばダイオードである。
【００３７】
図１２に示すように、ｎ型ＭＩＳＦＥＴ（Ｎ２）において、ゲート配線Ｗｇ２３の一部を延長した配線Ｗｃ１を用いて、ドレイン領域ＤＮ２にダイオード素子Ｄｉ１を接続している。また、ソース領域ＳＮ２にも配線Ｗｓ２を用いてダイオード素子Ｄｉ１を接続している。
【００３８】
図１３に示すように、ｎ型ＭＩＳＦＥＴ（Ｎ２）は、ＳＯＩ領域に形成されており、ダイオード素子Ｄｉ１は、バルク領域に形成されている。ＳＯＩ領域とは、半導体基板ＳＢ、絶縁層ＢＸおよび半導体層ＳＭを含む領域であり、バルク領域とは、ＳＯＩ領域から半導体層ＳＭおよび絶縁層ＢＸが除去された領域である。バルク領域に形成されたダイオード素子Ｄｉは、平面視にて素子分離部ＳＴＩで周囲を囲まれた活性領域ＤＡｃ１に形成されており、ダイオード素子Ｄｉは、ｐ型半導体基板ＳＢとｎ型半導体領域ＮＳＲ１とを含む。図１３に示すように、ドレイン領域ＤＮ２にダイオード素子Ｄｉが接続されているため、ゲート配線Ｗｇ２３（ドレイン配線に対応）にチャージアップした電荷ｅは、ダイオード素子Ｄｉを介して半導体基板ＳＢに流れる。また、図１２のゲート配線Ｗｇ１２にチャージアップした電荷ｅは、図１３に示すように、ゲート電極Ｇ２に流れた後にゲート絶縁膜ＧＦをトンネルして半導体層ＳＭに蓄積し、絶縁層ＢＸにトラップされるが、絶縁層ＢＸに留まることなく、ドレイン領域ＤＮ２、プラグＰＧ１（ドレイン領域に接続されたプラグ）、ゲート配線Ｗｇ２３、配線Ｗｃ１、プラグＰＧ１（保護素子に接続されたプラグ）、ダイオードＤｉ１の経由で半導体基板ＳＢに流れる。
【００３９】
従って、ドレインアンテナ比ＡＲＤまたはゲートアンテナ比ＡＲＧが所定の値より大きい場合であっても、ｎ型ＭＩＳＦＥＴ（Ｎ２）のドレイン領域ＤＮ２にダイオード素子Ｄｉを接続することにより、ｎ型ＭＩＳＦＥＴ（Ｎ２）の閾値変動量（ΔＶｔｈ）を低減することができる。
【００４０】
また、図１３から分かるように、ソース領域ＳＮ２に接続された配線Ｗｓ２にチャージアップされた電荷ｅは、ソース領域ＳＮ２から絶縁層ＢＸにトラップされた後、絶縁層ＢＸに留まることなく、ドレイン領域ＤＮ２、プラグＰＧ１（ドレイン領域に接続されたプラグ）、ゲート配線Ｗｇ２３、配線Ｗｃ１、プラグＰＧ１（保護素子に接続されたプラグ）、ダイオードＤｉ１経由で半導体基板ＳＢに流れる。従って、図１２に示すソース領域ＳＮ２（又は、ドレイン領域ＤＮ２）に接続されたダイオードＤｉ１を省略することができる。逆に、ソース領域ＳＮ２にダイオードＤｉ１を接続して、ドレイン領域ＤＮ２のダイオードＤｉ１を省略しても良い。
【００４１】
同様に、ｐ型ＭＩＳＦＥＴ（Ｐ２）において、ドレイン領域ＤＰ２およびソース領域ＳＰ２、ドレイン領域ＤＰ２、または、ソース領域ＳＰ２にダイオード素子Ｄｉ１を接続するのが望ましい。
【００４２】
図１４は、本実施の形態の第２の例における効果を示すグラフである。図１４は、ゲート配線（Ｗｇ１２）の面積とｎ型ＭＩＳＦＥＴ（Ｎ２）の閾値変動量（ΔＶｔｈ）の関係を示している。図１２に示すように、ｎ型ＭＩＳＦＥＴ（Ｎ２）において、ドレイン領域ＤＮ２およびソース領域ＳＮ２に夫々ダイオード素子Ｄｉ１を接続したことで、図１４に示すように閾値変動量（ΔＶｔｈ）を低減することができる。
【００４３】
なお、第２の例では、図１３に示すように、バルク領域に位置する半導体基板ＳＢにｎ型半導体領域ＮＳＲ１を形成することについて説明したが、図１５に示すように、ＳＯＩ領域に位置する半導体層ＳＭにｎ型半導体領域ＮＳＲ２を形成してもよい。詳細について、以下に説明する。
【００４４】
図１５は、本実施の形態の第３の例である半導体装置の要部断面図を示している。第３の例は、ドレインアンテナ比ＡＲＤが所定の値を超えた場合の対策であり、ソース・ドレイン領域に保護素子を接続した例を示している。つまり、上記第２の例においては、バルク領域において、半導体基板ＳＢにｎ型半導体領域ＮＳＲ１を形成したが、第３の例では、ＳＯＩ領域において、半導体層ＳＭにｎ型半導体領域ＮＳＲ２を形成している。ｎ型半導体領域ＮＳＲ２は、活性領域ＤＡｃ２に形成されている。
【００４５】
図１５に示すように、活性領域ＡＮ２に設けられたドレイン領域ＤＮ２と、活性領域ＤＡｃ２に設けられたｎ型半導体領域ＮＳＲ２とがゲート配線Ｗｇ２３に接続されているため、ドレインアンテナ比ＡＲＤの定義式において活性領域の面積を増加することができる。従って、ドレインアンテナ比ＡＲＤを低減することができる。活性領域ＤＡｃ２にｎ型半導体領域ＮＳＲ２を設ける例を示したが、ｎ型半導体領域ＮＳＲ２に代えてｐ型半導体領域を設けても同様の効果が得られる。また、ソース領域ＳＮ２にも同様の構造を追加しても良い。
【００４６】
また、第３の例では、前記第２の例に比べ、保護素子の面積を低減することができる。図１３に示すように、ＳＯＩ領域の素子分離部ＳＴＩの深さは、バルク領域の素子分離部ＳＴＩの深さよりも深い。そして、ＳＯＩ領域とバルク領域との境界に位置する素子分離部ＳＴＩには深い素子分離部ＳＴＩと浅い素子分離部ＳＴＩとが共存している。その為、平面視において、ＳＯＩ領域とバルク領域との境界に位置する素子分離部ＳＴＩの幅は、ＳＯＩ領域またはバルク領域の内部に位置する素子分離部の幅よりも広くする必要がある。
【００４７】
次に、図９〜図１１に示す半導体装置のレイアウト（第１レイアウト）では、ｎ型ＭＩＳＦＥＴ（Ｎ２）のゲートアンテナ比ＡＲＧが所定の値（例えば、５００）よりも大きい場合には、図８のフロー図に従って、ゲート配線に保護素子を接続した第３レイアウトを用いて半導体装置を製造する。
【００４８】
図１６は、本実施の形態の第４の例である半導体装置の要部平面図（第３レイアウト）を示している。ゲートアンテナ比ＡＲＧが所定の値より大きい場合の対策であり、ゲート配線に保護素子を接続した例を示している。保護素子は、例えばダイオード素子である。図１６に示すように、ゲート配線Ｗｇ１２の一部に配線Ｗｃ２を接続して、ゲート配線Ｗｇ１２にダイオード素子Ｄｉ２を接続している。ダイオード素子Ｄｉ２は、半導体基板ＳＢの活性領域ＤＡｃ３に形成され、図１３で説明したダイオードＤｉ１と同様の構造を有する。
【００４９】
従って、ゲートアンテナ比ＡＲＧが所定の値より大きい場合であっても、ｎ型ＭＩＳＦＥＴ（Ｎ２）のゲート配線Ｗｇ１２にダイオード素子Ｄｉを接続することにより、ゲート配線Ｗｇ１２にチャージアップした電荷ｅを、ダイオードＤｉ２を介して半導体基板ＳＢに流すことができるため、ｎ型ＭＩＳＦＥＴ（Ｎ２）の閾値変動量（ΔＶｔｈ）を低減することができる。
【００５０】
なお、第４の例では、図１６に示すように、ゲート配線Ｗｇ１２の一部に接続された配線Ｗｃ２にダイオード素子Ｄｉ２を接続することについて説明したが、ドレイン領域ＤＮ２、ソース領域ＳＮ２、または、ドレイン領域ＤＮ２およびソース領域ＳＮ２のそれぞれにダイオード素子Ｄｉ１を接続してもよい。この理由は、上記したように、ゲート配線Ｗｇ１２にチャージアップした電荷ｅは、ゲート電極Ｇ２に流れた後にゲート絶縁膜ＧＦをトンネルして半導体層ＳＭに蓄積し、絶縁層ＢＸにトラップされる為である。そして、絶縁層ＢＸにトラップされた電荷ｅは、ドレイン領域ＤＮ２、プラグＰＧ１（ドレイン領域に接続されたプラグ）、ゲート配線Ｗｇ２３、配線Ｗｃ１、プラグＰＧ１（保護素子に接続されたプラグ）、ダイオードＤｉ１の順で、半導体基板ＳＢに流すことができる（図１３参照）。
【００５１】
また、第４の例では、図１６に示すように、ゲート配線Ｗｇ１２の一部に接続された配線Ｗｃ２にダイオード素子Ｄｉ２を接続することについて説明したが、図１７に示すように、ダミーＭＩＳＦＥＴ（ＤＭ１，ＤＭ２）を保護素子として用いてもよい。詳細について、以下に説明する。
【００５２】
図１７は、本実施の形態の第５の例である半導体装置の要部平面図を示している。ゲートアンテナ比ＡＲＧが所定の値より大きい場合の対策であり、ゲート配線に保護素子を接続した例を示している。保護素子は、ダミーＭＩＳＦＥＴである。図１７に示すように、ダミーＭＩＳＦＥＴ（ＤＭ１）は、ゲート電極Ｇ４および活性領域ＤＡｃ４を有する。そして、ゲート電極Ｇ４は、プラグＰＧ１を介してゲート配線Ｗｇ１２に接続されている。ダミーＭＩＳＦＥＴ（ＤＭ１）は、図１１に示すｎ型ＭＩＳＦＥＴ（Ｎ２）と同様の構造を有するが、必ずしもソース領域ＳＮ２およびドレイン領域ＤＮ２は設ける必要はない。活性領域ＤＡｃ４は、絶縁層ＢＸ上の半導体層ＳＭに形成されており、ゲート電極Ｇ４は、ゲート絶縁膜ＧＦを介して半導体層ＳＭ上に配置されている。このような構造としたことで、ゲート配線Ｗｇ１２にチャージアップした電荷ｅが、図５で説明したメカニズムにより、ダミーＭＩＳＦＥＴ（ＤＭ１）の絶縁層ＢＸにもトラップされる。従って、ｎ型ＭＩＳＦＥＴ（Ｎ２）において、絶縁層ＢＸにトラップされる電荷ｅを低減することができ、ｎ型ＭＩＳＦＥＴ（Ｎ２）の閾値変動量（ΔＶｔｈ）を低減することができる。
【００５３】
また、図１７に示すように、ダミーＭＩＳＦＥＴ（ＤＭ１）と同様の構造を有するダミーＭＩＳＦＥＴ（ＤＭ２）を更に設けることで、ｎ型ＭＩＳＦＥＴ（Ｎ２）において、絶縁層ＢＸにトラップされる電荷ｅをより低減することができる。
【００５４】
このダミーＭＩＳＦＥＴ（ＤＭ１）および（ＤＭ２）は、ＳＯＩ領域に設けることができるため、保護素子としてダイオードＤｉ２を設ける例に比べて保護素子形成領域の面積を低減することができる。
【００５５】
また、ゲート電極Ｇ４の幅をゲート電極Ｇ２の幅よりも広くすることで、ダミーＭＩＳＦＥＴ（ＤＭ１）および（ＤＭ２）側でトラップされる電荷ｅの比率を高くすることができる。ここで、幅とは、ゲート電極Ｇ４の延在方向と直交する方向における長さのことである。
【００５６】
上記の第１の例では、保護素子を設ける必要がないため、半導体装置の小型化に有効である。
【００５７】
保護素子としてダイオードＤｉ１またはＤｉ２を設ける第２および第４の例では、第３または第５の例に比べて、チャージアップした電荷ｅをダイオードＤｉ１またはＤｉ２に流し込むため、アンテナダメージを緩和する上で効果的である。
【００５８】
一方、上記の第３および第５の例は、保護素子をバルク領域ではなくＳＯＩ領域に設けることができるため、保護素子を設ける領域を小型化する上で有効である。
【００５９】
また、上記の第２の例から第５の例は、その複数を半導体装置に適用することができる。
【００６０】
＜半導体装置の製造方法＞
図８に示す半導体装置の製造工程において、前述の設計段階の後に、半導体装置の製造段階を実施する。図１８〜図２１は、本実施の形態の半導体装置の製造工程中の要部断面図であり、ここでは、上記第２の例を用いて、この製造段階の一部を説明する。
【００６１】
まず、図１８に示すように、ＳＯＩ基板ＳＳＢを準備する。ＳＯＩ基板ＳＳＢは、ＳＯＩ領域とバルク領域とを含む。ＳＯＩ領域において、素子分離部ＳＴＩで規定された活性領域ＡＮ２は、半導体基板ＳＢ、半導体基板ＳＢ上の絶縁層ＢＸ、および、絶縁層ＢＸ上の半導体層ＳＭからなる積層構造を有する。バルク領域においては、絶縁層ＢＸおよび半導体層ＳＭは除去されており、半導体基板ＳＢの主面に、素子分離部ＳＴＩで規定された活性領域ＤＡｃ２が設けられている。
【００６２】
次に、図１９に示すように、ＳＯＩ領域にｎ型ＭＩＳＦＥＴ（Ｎ２）、バルク領域にダイオード素子Ｄｉ１を形成する。ｎ型ＭＩＳＦＥＴ（Ｎ２）は、ゲート電極Ｇ２、ソース領域ＳＮ２およびドレイン領域ＤＮ２を含み、ソース領域ＳＮ２およびドレイン領域ＤＮ２は、半導体層ＳＭ内に形成され、ゲート電極Ｇ２は、半導体層ＳＭの主面にゲート絶縁膜ＧＦを介して形成されている。バルク領域の活性領域ＤＡｃ２にｎ型半導体領域ＮＳＲ１を設け、ｐ型の半導体基板ＳＢとの間でダイオード素子Ｄｉ１を形成する。
【００６３】
次に、図２０に示すように、ｎ型ＭＩＳＦＥＴ（Ｎ２）およびダイオード素子Ｄｉ１を覆うように例えば酸化シリコン膜からなる層間絶縁膜ＩＬ１を設け、次に、層間絶縁膜ＩＬ１内に例えばタングステン（Ｗ）等からなる複数のプラグＰＧ１を形成する。複数のプラグＰＧ１は、ソース領域ＳＮ２、ドレイン領域ＤＮ２、ｎ型半導体領域ＮＳＲ１に接続している。ここでは図示していないが、プラグＰＧ１は、ゲート電極Ｇ２にも接続している（図１０参照）。
【００６４】
次に、図２１に示すように、層間絶縁膜ＩＬ１上に、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ２を設ける。そして、層間絶縁膜ＩＬ２に配線溝ＧＲを形成し、配線溝ＧＲ内に配線Ｗｓ２およびゲート配線Ｗｇ２３を形成する。配線Ｗｓ２およびゲート配線Ｗｇ２３は、銅を主成分とする銅配線である。
【００６５】
次に、図１３に示すように、配線Ｗｓ２、ゲート配線Ｗｇ２３および層間絶縁膜ＩＬ２を覆うように、ＰＥＣＶＤ法でバリア層ＢＬおよび層間絶縁膜ＩＬ３を順に形成する。
【００６６】
なお、配線Ｗｓ２およびゲート配線Ｗｇ２３は、アルミニウムを主成分とするアルミニウム配線とすることも出来る。その場合、層間絶縁膜ＩＬ１上に配線Ｗｓ２およびゲート配線Ｗｇ２３が形成され、配線Ｗｓ２、ゲート配線Ｗｇ２３および層間絶縁膜ＩＬ１を覆うように、ＰＥＣＶＤ法で層間絶縁膜ＩＬ３が形成される。つまり、層間絶縁膜ＩＬ２およびバリア層ＢＬは省略される。
【００６７】
次に、図１０、図１１、図１３または図１５に示すように、配線Ｗｓ２およびゲート配線Ｗｇ２３ならびに層間絶縁膜ＩＬ２を覆うようにバリア層ＢＬおよび層間絶縁膜ＩＬ３を順次形成する。バリア層ＢＬは、銅配線の銅が層間絶縁膜ＩＬ２およびＩＬ３に拡散するのを防止するために設けており、例えば、窒素添加シリコンカーバイト（ＳｉＣＮ）膜、酸素添加シリコンカーバイト（ＳｉＣＯ）膜等とする。層間絶縁膜ＩＬ３は、例えば、炭素添加シリコン酸化膜（ＳｉＯＣ）等とする。そして、バリア膜ＢＬおよび層間絶縁膜ＩＬ３は、ＰＥＣＶＤ法で形成される。なお、図示していないが、層間絶縁膜ＩＬ３には、銅配線からなる２層目の配線層が形成される。
【００６８】
本実施の形態によれば、バリア膜ＢＬまたは層間絶縁膜ＩＬ３の形成工程において、配線Ｗｓ２、ゲート配線Ｗｇ２３およびゲート配線Ｗｇ１２の何れか、あるいは、全てがチャージアップしても、ゲートアンテナ比ＡＲＧおよびドレインアンテナ比ＡＲＤが所定の値以下に設定されているため、ｎ型ＭＩＳＦＥＴ（Ｎ２）の閾値変動を防止または抑制することができる。
【００６９】
また、本実施の形態によれば、バリア膜ＢＬまたは層間絶縁膜ＩＬ３の形成工程において、配線Ｗｓ２、ゲート配線Ｗｇ２３およびゲート配線Ｗｇ１２等がチャージアップしても、ｎ型ＭＩＳＦＥＴ（Ｎ２）のソース領域ＳＮ２またはドレイン領域ＤＮ２に保護素子を接続しているため、ｎ型ＭＩＳＦＥＴ（Ｎ２）の閾値変動を防止または抑制することができる。なお、ゲート配線のチャージアップ対策だけを考慮した場合は、図１６および図１７のように、このゲート配線に保護素子（ダイオードまたはダミーＭＩＳＦＥＴ）を接続しても良い。
【００７０】
以上、本願発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【００７１】
ＡＰ１、ＡＰ２、ＡＰ３、ＡＮ０、ＡＮ１、ＡＮ２、ＡＮ３    活性領域
ＡＲＤ    ドレインアンテナ比
ＡＲＧ    ゲートアンテナ比
ＢＬ    バリア層（絶縁膜）
ＢＸ    絶縁層
ＤＡｃ１、ＤＡｃ２、ＤＡｃ３、ＤＡｃ４、ＤＡｃ５    活性領域
Ｄｉ１、Ｄｉ２    ダイオード素子
ＤＭ１、ＤＭ２    ダミーＭＩＳＦＥＴ
ＤＮ、ＤＮ１、ＤＮ２、ＤＮ３    ドレイン領域（ｎ型ドレイン領域、半導体領域）
ＤＰ１、ＤＰ２、ＤＰ３    ドレイン領域（ｐ型ドレイン領域、半導体領域）
ｅ    電荷
Ｇ、Ｇ１、Ｇ２、Ｇ３、Ｇ４    ゲート電極
ＧＦ    ゲート絶縁膜
ＩＬ１、ＩＬ２、ＩＬ３    層間絶縁膜
ＬＣ１、ＬＣ２、ＬＣ３    論理回路
Ｎ０、Ｎ１、Ｎ２、Ｎ３  ｎ型ＭＩＳＦＥＴ
ＮＳＲ１、    ｎ型半導体領域（半導体領域）
Ｐ１、Ｐ２、Ｐ３  ｐ型ＭＩＳＦＥＴ
ＰＧ１、ＰＧ２    プラグ
ＳＢ    半導体基板
ＳＭ    半導体層
ＳＮ、ＳＮ１、ＳＮ２、ＳＮ３    ソース領域（ｎ型ソース領域、半導体領域）
ＳＰ１、ＳＰ２、ＳＰ３    ソース領域（ｐ型ソース領域、半導体領域）
ＳＳＢ    ＳＯＩ基板
ＳＴＩ    素子分離部（素子分離膜）
Ｖｄ    電源電位配線
Ｖｓ    基準電位配線
ＷＤ    ドレイン配線
Ｗｃ１、Ｗｄ１、Ｗｓ１、Ｗｄ２、Ｗｓ２、Ｗｄ３、Ｗｓ３    配線
ＷＧ、Ｗｇ１２、Ｗｇ２３、Ｗｇ３４    ゲート配線
ＷＳ    ソース配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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