(57)【要約】      （修正有）【課題】容量ばらつきがあっても簡易かつ適切に高速スイッチングを実現する。【解決手段】ゲート駆動回路１０は、第１端がＶ１印加端に接続され、第２端がコンデンサＣｇを介してスイッチ素子Ｍ１のゲートに接続されるトランジスタＱ１と、第１端がコンデンサＣｇを介してスイッチ素子Ｍ１のゲートに接続され、第２端がＶ２（＜Ｖ１）印加端に接続され、トランジスタＱ１と逆相駆動されるトランジスタＱ２と、第１端がＶ３（＞Ｖ２）印加端に接続され、第２端が整流素子Ｄ１を介してスイッチ素子Ｍ１のゲートに接続され、トランジスタＱ１と同相駆動されるトランジスタＱ３と、第１端が整流素子Ｄ２を介してスイッチ素子Ｍ１のゲートに接続され、第２端がＶ４（＜Ｖ３）印加端に接続され、トランジスタＱ２と同相駆動されるトランジスタＱ４を有する。Ｖ１＞Ｖ３、かつ、Ｖ２＝Ｖ４又はＶ２＜Ｖ４、かつ、Ｖ１＝Ｖ３又はＶ１＞Ｖ３、かつ、Ｖ２＜Ｖ４である。【選択図】図２５
2020162413.tif 000002
【特許請求の範囲】
【請求項１】
第１端が第１電圧の印加端に接続され、第２端がコンデンサを介してスイッチ素子のゲートに接続される第１トランジスタと；
第１端が前記コンデンサを介して前記スイッチ素子のゲートに接続され、第２端が前記第１電圧よりも低い第２電圧の印加端に接続され、前記第１トランジスタと逆相駆動される第２トランジスタと；
第１端が前記第２電圧よりも高い第３電圧の印加端に接続され、第２端が第１整流素子を介して前記スイッチ素子のゲートに接続され、前記第１トランジスタと同相駆動される第３トランジスタと；
第１端が第２整流素子を介して前記スイッチ素子のゲートに接続され、第２端が前記第３電圧よりも低い第４電圧の印加端に接続され、前記第２トランジスタと同相駆動される第４トランジスタと；
を有し、
前記第１電圧が前記第３電圧よりも高くかつ前記第２電圧が前記第４電圧と等しい、又は、前記第２電圧が前記第４電圧よりも低くかつ前記第１電圧が前記第３電圧と等しい、若しくは、前記第１電圧が前記第３電圧よりも高くかつ前記第２電圧が前記第４電圧よりも低いことを特徴とするゲート駆動回路。
【請求項２】
前記第２トランジスタのオンタイミングは、前記第４トランジスタのオンタイミングに対して遅延されていることを特徴とする請求項１に記載のゲート駆動回路。
【請求項３】
前記第１トランジスタのオンタイミングは、前記第３トランジスタのオンタイミングに対して遅延されていることを特徴とする請求項１又は請求項２に記載のゲート駆動回路。
【請求項４】
前記スイッチ素子のゲート・ソース間に接続されたリーク抵抗をさらに有することを特徴とする請求項１〜請求項３のいずれか一項に記載のゲート駆動回路。
【請求項５】
前記第１電圧から前記第３電圧を生成する第１レギュレータ、及び、前記第２電圧から前記第４電圧を生成する第２レギュレータの少なくとも一方をさらに有することを特徴とする請求項１〜請求項４のいずれか一項に記載のゲート駆動回路。
【請求項６】
請求項１〜請求項５のいずれか一項に記載のゲート駆動回路を集積化した半導体装置。
【請求項７】
前記第１トランジスタの第２端と前記第２トランジスタの第１端が共通接続される第１外部端子と、
前記第１整流素子の一端と前記第２整流素子の一端が共通接続される第２外部端子と、
を有することを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１トランジスタの第２端と前記第２トランジスタの第１端が共通接続される第１外部端子と、
前記第１整流素子の一端が接続される第２外部端子と、
前記第２整流素子の一端が接続される第３外部端子と、
を有することを特徴とする請求項６に記載の半導体装置。
【請求項９】
請求項７に記載の半導体装置と、
前記半導体装置の第１外部端子と第２外部端子との間に接続されたコンデンサと、
ゲートが前記半導体装置の第２外部端子に接続されたスイッチ素子と、
を有することを特徴とするスイッチモジュール。
【請求項１０】
請求項８に記載の半導体装置と、
第１端が前記半導体装置の第１外部端子に接続されたコンデンサと、
第１端が前記半導体装置の第２外部端子に接続された第１抵抗と、
第１端が前記半導体装置の第３外部端子に接続された第２抵抗と、
前記コンデンサ、前記第１抵抗、及び、前記第２抵抗それぞれの第２端にゲートが共通接続されたスイッチ素子と、
を有することを特徴とするスイッチモジュール。
【請求項１１】
前記スイッチ素子は、ＳｉＣデバイスであることを特徴とする請求項９または請求項１０に記載のスイッチモジュール。
【請求項１２】
上側スイッチ素子及び下側スイッチ素子を含むスイッチ出力段と、
前記上側スイッチ素子を駆動する上側ドライバと、
前記下側スイッチ素子を駆動する下側ドライバと、
前記上側ドライバ及び前記下側ドライバの双方を制御するコントローラと、
を有し、
前記上側ドライバ及び前記下側ドライバの少なくとも一方として請求項１〜請求項５のいずれか一項に記載のゲート駆動回路を用いたことを特徴とするＤＣ／ＤＣコンバータ。
【請求項１３】
第１端が第１電圧の印加端に接続され、第２端がコンデンサを介してスイッチ素子のゲートに接続される第１トランジスタと；
第１端が前記コンデンサを介して前記スイッチ素子のゲートに接続され、第２端が前記第１電圧よりも低い第２電圧の印加端に接続され、前記第１トランジスタと逆相駆動される第２トランジスタと；
第１端が前記第１電圧よりも低くかつ前記第２電圧よりも高い第３電圧の印加端に接続され、第２端が第１整流素子を介して前記スイッチ素子のゲートに接続され、前記第１トランジスタと同相駆動される第３トランジスタ、若しくは、第１端が第２整流素子を介して前記スイッチ素子のゲートに接続され、第２端が前記第２電圧よりも高くかつ前記第１電圧よりも低い第４電圧の印加端に接続され、前記第２トランジスタと同相駆動される第４トランジスタの一方と；
を有することを特徴とするゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート駆動回路に関する。
【背景技術】
【０００２】
従来、ＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）などのトランジスタのゲートを駆動するゲート駆動回路が種々に開発されている。
【０００３】
例えば、特許文献１には、従来のゲート駆動回路の一例が開示されている。特許文献１のゲート駆動回路は、３つのレベルの出力電圧を切替える切替え回路を有し、切替え回路とトランジスタのゲートとの間にリアクトルが接続される。切替え回路は、ゼロレベル、中間レベル、中間レベルの２倍の電源レベルを切替える。
【０００４】
トランジスタのターンオン時に、上記切替え回路により、出力電圧をゼロレベルから中間レベルに切替える。すると、リアクトルとトランジスタのゲート・ソース間容量により共振が発生する。このとき、ゲート電圧は急速に電源レベルまで増加し、ある時点でゲート電圧の変化点がゼロとなる。この時点で、切替え回路により出力電圧を電源レベルに切替えることで、ゲート電圧を電源レベルの状態に保つ。ターンオフ時は、ターンオン時の動作と逆の順序の動作を行う。
【０００５】
また、従来、スイッチング電源やモータドライバなどのスイッチ素子をスイッチングさせるゲート駆動回路では、スイッチ素子のゲート電圧をスイッチングの瞬間だけ一時的に変化させることにより、高速スイッチングを実現する手法が提案されている（例えば特許文献２〜４を参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２８２３２６号公報
【特許文献２】特開２００９−２００８９１号公報
【特許文献３】特許第４８０４１４２号明細書
【特許文献４】特開２０１０−５１１６５号公報
【特許文献５】特開２０１７−１８３９７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ここで、トランジスタは内部ゲート抵抗（寄生抵抗）を有しており、ゲート駆動回路によりトランジスタを駆動する場合、トランジスタのゲートの充放電を行うゲート電流は内部ゲート抵抗により制限される。特に、ＳｉＣなどのような半導体材料を用いたトランジスタの場合、内部ゲート抵抗が大きくなり、ゲート電流がより制限される。これにより、トランジスタのスイッチング速度が低下し、スイッチング損失が大きくなる問題があった。
【０００８】
しかしながら、上記特許文献１のゲート駆動回路は、ターンオン時のゲート電圧のオーバーシュート、ターンオフ時のゲート電圧のアンダーシュートを抑制することを目的としており、上述のようなトランジスタの内部ゲート抵抗に起因するスイッチング速度の低下については考慮されていない。
【０００９】
上記状況に鑑みると、駆動するトランジスタのスイッチング速度を高速化することが課
題となる。
【００１０】
また、特許文献２では、ゲート電圧を一時的に高める手段として、非常に多くの受動素子を必要とするため、回路規模が大きくなってしまうという課題があった。
【００１１】
また、特許文献３では、複数の電源を切り替えることによりゲート電圧を一時的に高めているので、回路規模の増大を招くだけでなく、複雑なコントロールも必要になるという課題があった。
【００１２】
また、特許文献４では、定常オン状態でもゲート電流を流し続けなければならない電流駆動型のスイッチ素子（接合型ＦＥＴ）が駆動対象とされていた。そのため、当該文献で提案されているコンデンサは、あくまで、必須の回路素子であるゲート抵抗に並列接続されるものであり、これを単独で用いることについては何ら想定されていなかった。この点において、特許文献４の従来技術は、後述の本発明とは似て非なるものであり、その本質的な構成が明確に異なっている。
【００１３】
なお、本願の特許出願人は、上記の課題に鑑み、特許文献５において、簡易に高速スイッチングを実現することのできるゲート駆動回路を提案している。ただし、本従来技術では、コンデンサや入力容量のばらつきに関して、更なる検討の余地があった。
【００１４】
上記状況に鑑みると、コンデンサや入力容量のばらつきがあっても簡易かつ適切に高速スイッチングを実現することのできるゲート駆動回路を提供することも課題である。
【課題を解決するための手段】
【００１５】
本発明の一態様に係るゲート駆動回路は、第１端が第１電圧の印加端に接続され、第２端がコンデンサを介してスイッチ素子のゲートに接続される第１トランジスタと；
第１端が前記コンデンサを介して前記スイッチ素子のゲートに接続され、第２端が前記第１電圧よりも低い第２電圧の印加端に接続され、前記第１トランジスタと逆相駆動される第２トランジスタと；
第１端が前記第２電圧よりも高い第３電圧の印加端に接続され、第２端が第１整流素子を介して前記スイッチ素子のゲートに接続され、前記第１トランジスタと同相駆動される第３トランジスタと；
第１端が第２整流素子を介して前記スイッチ素子のゲートに接続され、第２端が前記第３電圧よりも低い第４電圧の印加端に接続され、前記第２トランジスタと同相駆動される第４トランジスタと；
を有し、
前記第１電圧が前記第３電圧よりも高くかつ前記第２電圧が前記第４電圧と等しい、又は、前記第２電圧が前記第４電圧よりも低くかつ前記第１電圧が前記第３電圧と等しい、若しくは、前記第１電圧が前記第３電圧よりも高くかつ前記第２電圧が前記第４電圧よりも低い構成としている（第１の構成）。
【００１６】
また、上記第１の構成において、前記第２トランジスタのオンタイミングは、前記第４トランジスタのオンタイミングに対して遅延されている構成としてもよい（第２の構成）。
【００１７】
また、上記第１又は第２の構成において、前記第１トランジスタのオンタイミングは、前記第３トランジスタのオンタイミングに対して遅延されている構成としてもよい（第３の構成）。
【００１８】
また、上記第１から第３のいずれかの構成において、前記スイッチ素子のゲート・ソー
ス間に接続されたリーク抵抗をさらに有する構成としてもよい（第４の構成）。
【００１９】
また、上記第１から第４のいずれかの構成において、前記第１電圧から前記第３電圧を生成する第１レギュレータ、及び、前記第２電圧から前記第４電圧を生成する第２レギュレータの少なくとも一方をさらに有する構成としてもよい（第５の構成）。
【００２０】
また、本発明の別態様は、上記第１から５のいずれかの構成のゲート駆動回路を集積化した半導体装置としている（第６の構成）。
【００２１】
また、上記第６の構成において、前記第１トランジスタの第２端と前記第２トランジスタの第１端が共通接続される第１外部端子と、前記第１整流素子の一端と前記第２整流素子の一端が共通接続される第２外部端子と、を有する構成としてもよい（第７の構成）。
【００２２】
また、上記第６の構成において、前記第１トランジスタの第２端と前記第２トランジスタの第１端が共通接続される第１外部端子と、前記第１整流素子の一端が接続される第２外部端子と、前記第２整流素子の一端が接続される第３外部端子と、を有する構成としてもよい（第８の構成）。
【００２３】
また、本発明の別態様は、上記第７の構成の半導体装置と、前記半導体装置の第１外部端子と第２外部端子との間に接続されたコンデンサと、ゲートが前記半導体装置の第２外部端子に接続されたスイッチ素子と、を有するスイッチモジュールとしている（第９の構成）。
【００２４】
また、本発明の別態様は、上記第８の構成の半導体装置と、第１端が前記半導体装置の第１外部端子に接続されたコンデンサと、第１端が前記半導体装置の第２外部端子に接続された第１抵抗と、第１端が前記半導体装置の第３外部端子に接続された第２抵抗と、前記コンデンサ、前記第１抵抗、及び、前記第２抵抗それぞれの第２端にゲートが共通接続されたスイッチ素子と、を有するスイッチモジュールとしている（第１０の構成）。
【００２５】
また、上記第９または第１０の構成において、前記スイッチ素子は、ＳｉＣデバイスである構成としてもよい（第１１の構成）。
【００２６】
また、本発明の別態様は、上側スイッチ素子及び下側スイッチ素子を含むスイッチ出力段と、前記上側スイッチ素子を駆動する上側ドライバと、前記下側スイッチ素子を駆動する下側ドライバと、前記上側ドライバ及び前記下側ドライバの双方を制御するコントローラと、を有し、前記上側ドライバ及び前記下側ドライバの少なくとも一方として上記第１から第５のいずれかの構成のゲート駆動回路を用いたＤＣ／ＤＣコンバータとしている（第１２の構成）。
【００２７】
また、本発明の別態様に係るゲート駆動回路は、第１端が第１電圧の印加端に接続され、第２端がコンデンサを介してスイッチ素子のゲートに接続される第１トランジスタと；
第１端が前記コンデンサを介して前記スイッチ素子のゲートに接続され、第２端が前記第１電圧よりも低い第２電圧の印加端に接続され、前記第１トランジスタと逆相駆動される第２トランジスタと；
第１端が前記第１電圧よりも低くかつ前記第２電圧よりも高い第３電圧の印加端に接続され、第２端が第１整流素子を介して前記スイッチ素子のゲートに接続され、前記第１トランジスタと同相駆動される第３トランジスタ、若しくは、第１端が第２整流素子を介して前記スイッチ素子のゲートに接続され、第２端が前記第２電圧よりも高くかつ前記第１電圧よりも低い第４電圧の印加端に接続され、前記第２トランジスタと同相駆動される第４トランジスタの一方と；
を有する構成としている（第１３の構成）。
【発明の効果】
【００２８】
本発明のゲート駆動回路によれば、スイッチング速度を適切に高速化することが可能となる。
【図面の簡単な説明】
【００２９】
【図１】本発明の一実施形態に係るゲート駆動回路の構成を示す回路図である。
【図２】従来のゲート駆動回路の一例を示す回路図である。
【図３】トランジスタのターンオン時およびターンオフ時の動作に関するタイミングチャートである。
【図４Ａ】ターンオン時における第１の動作状態を示す回路図である。
【図４Ｂ】ターンオン時における第２の動作状態を示す回路図である。
【図４Ｃ】ターンオン時における第３の動作状態を示す回路図である。
【図４Ｄ】ターンオン時における第４の動作状態を示す回路図である。
【図５Ａ】ターンオフ時における第１の動作状態を示す回路図である。
【図５Ｂ】ターンオフ時における第２の動作状態を示す回路図である。
【図５Ｃ】ターンオフ時における第３の動作状態を示す回路図である。
【図５Ｄ】ターンオフ時における第４の動作状態を示す回路図である。
【図６】変形例に係るゲート駆動回路の構成を示す回路図である。
【図７】別の変形例に係るゲート駆動回路の構成を示す回路図である。
【図８】トランジスタのターンオン時の各種波形を示すタイミングチャートである。
【図９】トランジスタ（ＭＯＳＦＥＴ）のモデル図である。
【図１０】別の変形例に係るゲート駆動回路の構成を示す回路図である。
【図１１】本発明と対比すべきゲート駆動回路の一参考例を示す等価回路図である。
【図１２】本参考例におけるターンオン過渡特性のスイッチング波形図である。
【図１３】Ｉｄ−Ｖｇｓ特性図である。
【図１４】ゲート駆動回路の第１実施形態を示す等価回路図である。
【図１５】Ｖｇｓ、Ｖｇｓ（ｒｅａｌ）のターンオン挙動を示す電圧波形図である。
【図１６】第１実施形態におけるターンオン過渡特性を示すスイッチング波形図である。
【図１７】ゲート駆動回路の第２実施形態を示す等価回路図である。
【図１８】ゲート駆動回路の第３実施形態を示す等価回路図である。
【図１９】ゲート駆動回路の第４実施形態を示す等価回路図である。
【図２０】ゲート駆動回路の第５実施形態を示す等価回路図である。
【図２１】ゲート駆動回路の第６実施形態を示す等価回路図である。
【図２２】ゲート駆動回路の第７実施形態を示す等価回路図である。
【図２３】ゲート駆動回路の第８実施形態を示す等価回路図である。
【図２４】ゲート駆動回路の第９実施形態を示す等価回路図である。
【図２５】ゲート駆動回路の第１０実施形態を示す等価回路図である。
【図２６】第１０実施形態の動作原理（ターンオン時）を説明するための電流経路図である。
【図２７】第１０実施形態におけるターンオン過渡特性を示すスイッチング波形図である。
【図２８】第１０実施形態の動作原理（ターンオフ時）を説明するための電流経路図である。
【図２９】第１０実施形態におけるターンオフ過渡特性を示すスイッチング波形図である。
【図３０】容量ばらつきの影響について対比説明を行うためのスイッチング波形図である。
【図３１Ａ】図２０の部分拡大図（ターンオン時）である。
【図３１Ｂ】図２０の部分拡大図（ターンオフ時）である。
【図３２】ゲート駆動回路の第１１実施形態を示す等価回路図である。
【図３３】第１１実施形態の動作原理（ターンオフ時）を説明するための電流経路図である。
【図３４】第１１実施形態におけるターンオフ過渡特性のスイッチング波形図である。
【図３５】ゲート駆動回路の第１２実施形態を示す等価回路図である。
【図３６】第１２実施形態の動作原理（ターンオン時）を説明するための電流経路図である。
【図３７】第１２実施形態におけるターンオン過渡特性のスイッチング波形図である。
【図３８】ゲート駆動回路の第１３実施形態を示す等価回路図である。
【図３９】ゲート駆動回路の第１４実施形態を示す等価回路図である。
【図４０】ゲート駆動回路の第１５実施形態を示す等価回路図である。
【図４１】ゲート駆動回路の第１６実施形態を示す等価回路図である。
【図４２】スイッチモジュールの第１構成例を示す図である。
【図４３】スイッチモジュールの第２構成例を示す図である。
【図４４】ＤＣ／ＤＣコンバータへの適用例を示す図である。
【図４５】ドライバの一構成例を示す図である。
【発明を実施するための形態】
【００３０】
以下に本発明の一実施形態について図面を参照して説明する。
【００３１】
＜１．ゲート駆動回路の構成＞
図１は、本発明の一実施形態に係るゲート駆動回路の構成を示す回路図である。図１に示すゲート駆動回路１は、トランジスタ２を駆動する。ゲート駆動回路１と、トランジスタ２とから各種の電力変換装置（コンバータ、インバータ等）を構成することができる。トランジスタ２は、一例として、ＳｉＣを半導体材料として用いたｎチャネル型ＭＯＳＦＥＴとしており、図１および後述する図２、図４Ａ〜４Ｄ、図５Ａ〜５Ｄ、図６、図７では、トランジスタ２の主な等価回路を示している。ここで、図９に、トランジスタ２のモデル図を示す。図９に示すように、トランジスタ２は、内部ゲート抵抗Ｒｇ、寄生容量であるゲート・ソース間容量Ｃｇｓ、および寄生容量であるゲート・ドレイン間容量Ｃｇｄを含む。内部ゲート抵抗Ｒｇは、ゲート・ソース間容量Ｃｇｓとゲート・ドレイン間容量Ｃｇｄとが接続される接続ノードとゲート端ＧＴとの間に接続される。図１等に示したトランジスタ２では、内部ゲート抵抗Ｒｇとともに、ゲート・ソース間容量Ｃｇｓとゲート・ドレイン間容量Ｃｇｄとの合成容量である入力容量Ｃｉｓｓを示している。入力容量Ｃｉｓｓは、入力側から見たトランジスタ２全体の容量である。
【００３２】
ゲート駆動回路１は、コンデンサＣ１，Ｃ２と、トランジスタＱ１ａ，Ｑ１ｂと、トランジスタＱ２，Ｑ３と、インダクタＬと、ダイオードＤ２０，Ｄ３０と、を有する。トランジスタＱ１ａ，Ｑ１ｂは、双方向スイッチを構成する。また、ダイオードＤ２０，Ｄ３０は、電流阻止部として機能する。
【００３３】
コンデンサＣ１とコンデンサＣ２とは、直列に接続され、その直列接続構成の両端間には、電源Ｅにより電源電圧Ｖｃｃが印加される。すなわち、コンデンサＣ１の一端（高電位端）には、電源電圧Ｖｃｃの印加端が接続され、コンデンサＣ２の一端（低電位端）には、基準電位の印加端が接続される。コンデンサＣ１，Ｃ２は、電圧源として機能し、それぞれＶｃｃ／２の電圧を発生する。なお、コンデンサＣ１，Ｃ２の電圧比はこれに限らず、任意に設定できる。
【００３４】
コンデンサＣ１とコンデンサＣ２とが接続される接続ノードＰ１（第１接続ノード）には、ｎチャネル型ＭＯＳＦＥＴで構成されるトランジスタＱ１ａのソースが接続される。トランジスタＱ１ａのドレインには、ｎチャネル型ＭＯＳＦＥＴで構成されるトランジスタＱ１ｂのドレインが接続される。トランジスタＱ１ｂのソースには、インダクタＬの一端が接続される。なお、トランジスタＱ１ａは、ボディダイオードＤａを有し、トランジスタＱ１ｂは、ボディダイオードＤｂを有する。
【００３５】
ｐチャネル型ＭＯＳＦＥＴで構成されるトランジスタＱ２（第１スイッチ部）のソースには、コンデンサＣ１の一端が接続される。ダイオードＤ２０（第１電流阻止部）のアノードには、トランジスタＱ２のドレインが接続される。ダイオード２０のカソードには、ダイオードＤ３０（第２電流阻止部）のアノードが接続される。ダイオードＤ３０のカソードには、ｎチャネル型ＭＯＳＦＥＴで構成されるトランジスタＱ３（第２スイッチ部）のドレインが接続される。トランジスタＱ３のソースには、コンデンサＣ２の一端が接続される。なお、トランジスタＱ２は、ボディダイオードＤ２を有し、トランジスタＱ３は、ボディダイオードＤ３を有する。
【００３６】
インダクタＬの他端は、ダイオードＤ２０とダイオードＤ３０とが接続される接続ノードＰ２（第２接続ノード）に接続される。すなわち、接続ノードＰ１と接続ノードＰ２の間には、トランジスタＱ１ａ，Ｑ１ｂによる双方向スイッチ（第３スイッチ部）とインダクタＬとが直列に接続される。
【００３７】
接続ノードＰ２には、トランジスタ２のゲートが接続される。トランジスタ２は、内部ゲート抵抗Ｒｇ、および入力容量Ｃｉｓｓを有する。内部ゲート抵抗Ｒｇの一端が接続ノードＰ２に接続され、内部ゲート抵抗Ｒｇの他端が入力容量Ｃｉｓｓの一端に接続される。なお、接続ノードＰ２と内部ゲート抵抗Ｒｇとの間に、抵抗をさらに接続することとしてもよい。すなわち、トランジスタ２のゲートは、接続ノードＰ２に対して電気的に接続可能であればよい。
【００３８】
制御部３は、ゲート駆動回路１の駆動を制御する。制御部３は、ゲート駆動信号Ｑ１ａ＿ｇをトランジスタＱ１ａのゲートに出力し、ゲート駆動信号Ｑ１ｂ＿ｇをトランジスタＱ１ｂのゲートに出力する。また、制御部３は、ゲート駆動信号Ｑ２＿ｇをトランジスタＱ２のゲートに出力し、ゲート駆動信号Ｑ３＿ｇをトランジスタＱ３のゲートに出力する。ゲート駆動信号Ｑ２＿ｇとゲート駆動信号Ｑ３＿ｇはパルス状信号であり、トランジスタＱ２とＱ３は相補的に駆動される。
【００３９】
＜２．ゲート駆動回路の動作＞
次に、上述した構成である本実施形態に係るゲート駆動回路１の動作について説明する。ここでは、図３のタイミングチャートを用いて説明する。図３は、トランジスタ２のターンオン時およびターンオフ時の動作に関するタイミングチャートである。図３において、上段から順に、ゲート駆動信号Ｑ１ａ＿ｇ、ゲート駆動信号Ｑ１ｂ＿ｇ、ゲート駆動信号Ｑ２＿ｇ、ゲート駆動信号Ｑ３＿ｇ、インダクタ電流ＩＬ、ゲート電流Ｉｇ、出力電圧Ｖｏｕｔ、およびゲート電圧Ｖｇを示す。
【００４０】
図１に示すように、インダクタ電流ＩＬは、インダクタＬを流れる電流であり、ゲート電流Ｉｇは、内部ゲート抵抗Ｒｇを流れる電流であり、出力電圧Ｖｏｕｔは、接続ノードＰ２に発生する電圧であり、ゲート電圧Ｖｇは、入力容量Ｃｉｓｓに発生する電圧である。
【００４１】
＜＜ターンオン時＞＞
まず、トランジスタ２のターンオン時の動作について、図３および図４Ａ〜図４Ｄを用いて説明する。ゲート駆動信号Ｑ１ａ＿ｇがＬｏｗでトランジスタＱ１ａがオフ、ゲート駆動信号Ｑ２＿ｇがＨｉｇｈでトランジスタＱ２がオフ、ゲート駆動信号Ｑ３＿ｇがＨｉｇｈでトランジスタＱ３がオンの状態で、タイミングｔ１において、ゲート駆動信号Ｑ１ｂ＿ｇがＬｏｗからＨｉｇｈへ切替えられ、トランジスタＱ１ｂがオンとされる。
【００４２】
すると、図４Ａに示すように、コンデンサＣ２、トランジスタＱ１ａのボディダイオード、トランジスタＱ１ｂ、インダクタＬ、ダイオードＤ３０、およびトランジスタＱ３の順の経路で電流が流れ始める（実線矢印）。これにより、インダクタ電流ＩＬは、ゼロから徐々に正側に上昇する。このときの上昇の傾きは、インダクタＬのインダクタンスに依存する。
【００４３】
タイミングｔ１から所定期間Ｔ１を経過したタイミングｔ２において、ゲート駆動信号Ｑ２＿ｇをＬｏｗへ切替え、ゲート駆動信号Ｑ３＿ｇをＬｏｗへ切替える。すると、図４Ｂに示すように、コンデンサＣ２、トランジスタＱ１ａのボディダイオード、トランジスタＱ１ｂ、インダクタＬ、内部ゲート抵抗Ｒｇ、および入力容量Ｃｉｓｓの順の経路で電流が流れ始める（実線矢印）。
【００４４】
タイミングｔ２で、インダクタ電流ＩＬ（実線）はピーク電流値Ｉｐ１となり、破線で示すゲート電流Ｉｇはゼロからピーク電流値Ｉｐ１まで急峻に上昇する。すなわち、ゲート電流Ｉｇが流れ始める。また、タイミングｔ２で、出力電圧Ｖｏｕｔ（実線）は、ゼロからピーク電圧値Ｖｐ１まで急峻に上昇する。ピーク電圧値Ｖｐ１は、電源電圧Ｖｃｃよりも高い値であるが、ダイオードＤ２０によりトランジスタＱ２のボディダイオードを介して電流が電源Ｅ側に流れることを阻止するので、出力電圧Ｖｏｕｔが電源電圧Ｖｃｃにクランプされることを防止できる。
【００４５】
タイミングｔ２で入力容量Ｃｉｓｓの充電が開始され、ゲート電圧Ｖｇ（実線）がゼロから上昇を開始する。
【００４６】
タイミングｔ２以降、インダクタ電流ＩＬとゲート電流Ｉｇは一致し、両者ともに徐々に減少する。これに応じて、出力電圧Ｖｏｕｔが徐々に減少する。出力電圧Ｖｏｕｔが電源電圧Ｖｃｃに到達するタイミングｔ３では、図４Ｃに示すように、図４Ｂで示した経路と同様の経路（図４Ｃの実線矢印）とともに、コンデンサＣ２、コンデンサＣ１、トランジスタＱ２、ダイオードＤ２０、内部ゲート抵抗Ｒｇ、および入力容量Ｃｉｓｓの順の経路（図４Ｃの破線矢印）で電流が流れ始める。従って、ゲート電流Ｉｇは、インダクタ電流ＩＬとトランジスタＱ２から供給される電流との合成として流れる。
【００４７】
タイミングｔ３以降、インダクタ電流ＩＬは減少してゼロに達すると、トランジスタＱ１ａのボディダイオード（逆流阻止部）によってインダクタ電流ＩＬの逆流は阻止される。すると、図４Ｄに示すように、以降は図４Ｃに示すトランジスタＱ２を介した経路と同様の経路（図４Ｄの破線矢印）のみで電流が流れる。すなわち、当該経路のみの電流によりゲート電流Ｉｇは流れ、ゲート電圧Ｖｇが電源電圧Ｖｃｃに達すると、ゲート電流Ｉｇはゼロとなる。これにより、入力容量Ｃｉｓｓの充電は完了する。
【００４８】
＜＜ターンオフ時＞＞
次に、トランジスタ２のターンオフ時の動作について、図３および図５Ａ〜図５Ｄを用いて説明する。ゲート駆動信号Ｑ１ｂ＿ｇがＬｏｗでトランジスタＱ１ｂがオフ、ゲート駆動信号Ｑ２＿ｇがＬｏｗでトランジスタＱ２がオン、ゲート駆動信号Ｑ３＿ｇがＬｏｗでトランジスタＱ３がオフの状態で、タイミングｔ４において、ゲート駆動信号Ｑ１ａ＿ｇがＬｏｗからＨｉｇｈへ切替えられ、トランジスタＱ１ａがオンとされる。
【００４９】
すると、図５Ａに示すように、コンデンサＣ１、トランジスタＱ２、ダイオードＤ２０、インダクタＬ、トランジスタＱ１ｂのボディダイオード、およびトランジスタＱ１ａの順の経路で電流が流れ始める（実線矢印）。これにより、インダクタ電流ＩＬ（実線）は、ゼロから徐々に負側に上昇する。このときの上昇の傾きは、インダクタＬのインダクタンスに依存する。
【００５０】
図３に示すタイミングｔ４から所定期間Ｔ２を経過したタイミングｔ５において、ゲート駆動信号Ｑ２＿ｇをＨｉｇｈへ切替え、ゲート駆動信号Ｑ３＿ｇをＨｉｇｈへ切替える。すると、図５Ｂに示すように、入力容量Ｃｉｓｓ、内部ゲート抵抗Ｒｇ、インダクタＬ、トランジスタＱ１ｂのボディダイオード、トランジスタＱ１ａ、およびコンデンサＣ２の順の経路で電流が流れ始める（実線矢印）。
【００５１】
図３に示すタイミングｔ５で、インダクタ電流ＩＬ（実線）はピーク電流値Ｉｐ２となり、破線で示すゲート電流Ｉｇはゼロからピーク電流値Ｉｐ２まで急峻に上昇する。すなわち、ゲート電流Ｉｇが流れ始める。また、タイミングｔ５で、出力電圧Ｖｏｕｔは、ゼロからピーク電圧値Ｖｐ２まで急峻に上昇する。ピーク電圧値Ｖｐ２は、０Ｖよりも低い値であるが、ダイオードＤ３０によりトランジスタＱ３のボディダイオードを介して電流が接続ノードＰ２側に流れることを阻止するので、出力電圧Ｖｏｕｔが０Ｖにクランプされることを防止できる。
【００５２】
図３に示すタイミングｔ５で入力容量Ｃｉｓｓの放電が開始され、ゲート電圧Ｖｇ（実線）が電源電圧Ｖｃｃから減少を開始する。
【００５３】
図３に示すタイミングｔ５以降、インダクタ電流ＩＬとゲート電流Ｉｇは一致し、両者ともに徐々に減少する。これに応じて、出力電圧Ｖｏｕｔが０Ｖへ向かって徐々に減少する。出力電圧Ｖｏｕｔが０Ｖに到達するタイミングｔ６では、図５Ｃに示すように、図５Ｂで示した経路と同様の経路（図５Ｃの実線矢印）とともに、入力容量Ｃｉｓｓ、内部ゲート抵抗Ｒｇ、ダイオードＤ３０、およびトランジスタＱ３の順の経路（図５Ｃの破線矢印）で電流が流れ始める。従って、ゲート電流Ｉｇは、インダクタ電流ＩＬとトランジスタＱ３を流れる電流との合成として流れる。
【００５４】
タイミングｔ６以降、インダクタ電流ＩＬが減少してゼロに達すると、トランジスタＱ１ｂのボディダイオード（逆流阻止部）によってインダクタ電流ＩＬの逆流は阻止される。すると、図５Ｄに示すように、以降は図５ＣのトランジスタＱ３を通る経路と同様の経路（図５Ｄの破線矢印）のみで電流が流れる。すなわち、当該経路のみの電流によりゲート電流Ｉｇは流れ、ゲート電圧Ｖｇが０Ｖに達すると、ゲート電流Ｉｇはゼロとなる。これにより、入力容量Ｃｉｓｓの放電は完了する。
【００５５】
＜３．従来との比較＞
ここで、図２は、本発明との比較に用いる従来のゲート駆動回路の構成を示す回路図である。図２に示す従来のゲート駆動回路１’の構成は、図１に示した本実施形態に係るゲート駆動回路１の構成から、コンデンサＣ１，Ｃ２、トランジスタＱ１ａ，Ｑ１ｂ、ダイオードＤ２０，Ｄ３０、およびインダクタＬを除いた構成となる。
【００５６】
このような従来のゲート駆動回路１’の動作を、先述した本実施形態の動作と併せて図３に示す。トランジスタ２のターンオン時の動作としては、タイミングｔ２でトランジスタＱ２をオン、トランジスタＱ３をオフに切替えると、出力電圧Ｖｏｕｔ（破線）はゼロから電源電圧Ｖｃｃまで急峻に上昇し、ゲート電流Ｉｇ（一点鎖線）はゼロから所定の電流値Ｉ１まで急峻に上昇する。ここで、当該所定の電流値Ｉ１は、Ｖｃｃ／Ｒｇで表され
る値である。ゲート電流Ｉｇが流れ始めて、入力容量Ｃｉｓｓの充電が開始される。これにより、ゲート電圧Ｖｇ（破線）は、ゼロから上昇を開始する。そして、充電が進んでゲート電圧Ｖｇが電源電圧Ｖｃｃに達すると、ゲート電流Ｉｇはゼロとなる。これにより、入力容量Ｃｉｓｓの充電が完了する。
【００５７】
トランジスタ２のターンオフ時の動作としては、タイミングｔ５でトランジスタＱ２をオフ、トランジスタＱ３をオンに切替えると、出力電圧Ｖｏｕｔ（破線）は０Ｖまで急峻に減少し、ゲート電流Ｉｇ（一点鎖線）はゼロから所定の電流値Ｉ２まで急峻に上昇する。ここで、当該所定の電流値Ｉ２は、Ｖｃｃ／Ｒｇで表される値である。ゲート電流Ｉｇが流れ始めて、入力容量Ｃｉｓｓの放電が開始される。これにより、ゲート電圧Ｖｇ（破線）は、電源電圧Ｖｃｃから減少を開始する。そして、放電が進んでゲート電圧Ｖｇが０Ｖに達すると、ゲート電流Ｉｇはゼロとなる。これにより、入力容量Ｃｉｓｓの放電が完了する。
【００５８】
このように、従来のゲート駆動回路１’では、充放電を開始するゲート電流Ｉｇの初期値を電流値Ｉ１，Ｉ２により制限され、特にトランジスタ２がＳｉＣなどの半導体材料で構成されて内部ゲート抵抗Ｒｇが大きい場合、より電流値Ｉ１，Ｉ２が制限される。これに対して、本実施形態に係るゲート駆動回路１によれば、充放電を開始するゲート電流Ｉｇの初期値をピーク電流値Ｉｐ１，Ｉｐ２とし、電流値Ｉ１，Ｉ２よりも大きくすることができる。従って、従来よりも充放電の速度を向上することができる。すなわち、トランジスタ２のスイッチング速度を高速化でき、スイッチング損失を低減することができる。
【００５９】
また、本実施形態では、ターンオン時はトランジスタＱ１ｂをオンに切替えてからトランジスタＱ２，Ｑ３を切替えるまでの期間Ｔ１を可変とすることで、ピーク電流値Ｉｐ１を調整し、ターンオンの速度を可変できる。同様に、ターンオフ時はトランジスタＱ１ａをオンに切替えてからトランジスタＱ２，Ｑ３を切替えるまでの期間Ｔ２を可変とすることで、ピーク電流値Ｉｐ２を調整し、ターンオフの速度を可変できる。
【００６０】
なお、ターンオン時のトランジスタＱ１ｂをオンからオフに切替えるタイミングｔ７については、トランジスタＱ１ｂがオンのままでもインダクタ電流ＩＬが逆流することをトランジスタＱ１ａのボディダイオードで阻止できるので、タイミングｔ７の設定は自由度が高い。但し、タイミングｔ７は、ターンオンの後のターンオフ時にインダクタ電流ＩＬを負方向に流すタイミングｔ４よりも前に設定することが望ましい。
【００６１】
また、ターンオフ時のトランジスタＱ１ａをオンからオフに切替えるタイミングｔ８については、トランジスタＱ１ａがオンのままでもインダクタ電流ＩＬが逆流することをトランジスタＱ１ｂのボディダイオードで阻止できるので、タイミングｔ８の設定は自由度が高い。但し、タイミングｔ８は、ターンオフの後のターンオン時にインダクタ電流ＩＬを正方向に流すタイミングｔ１よりも前に設定することが望ましい。
【００６２】
＜４．ゲート駆動回路の変形例＞
図６は、変形例に係るゲート駆動回路１０１の構成を示す回路図である。ゲート駆動回路１０１は、先述した図１の構成との相違点として、トランジスタＱ１ａの代わりにダイオードＤ４０とし、ダイオードＤ３０を設けない。
【００６３】
ゲート駆動回路１０１では、ターンオン時には、トランジスタＱ２をオフ、トランジスタＱ３をオンとした状態でトランジスタＱ１ｂをオンへ切替え、その後、トランジスタＱ２，Ｑ３を切替える。これにより、先述したゲート駆動回路１と同様な動作により、入力容量Ｃｉｓｓの充電を高速に行うことができる。また、ターンオフ時には、トランジスタＱ３をオンとすることで、従来と同様に入力容量Ｃｉｓｓの放電を行うことができる。従
って、ゲート駆動回路１０１によれば、ターンオンのみ高速に行うことが要求される場合に、素子を簡略化してコストを低減することができる。
【００６４】
また、図７は、別の変形例に係るゲート駆動回路１０２の構成を示す回路図である。ゲート駆動回路１０２は、先述した図１の構成との相違点として、トランジスタＱ１ｂの代わりにダイオードＤ５０とし、ダイオードＤ２０を設けない。
【００６５】
ゲート駆動回路１０２では、ターンオン時には、トランジスタＱ２をオンとすることで、従来と同様に入力容量Ｃｉｓｓの充電を行うことができる。そして、ターンオフ時には、トランジスタＱ２をオン、トランジスタＱ３をオフとした状態でトランジスタＱ１ａをオンへ切替え、その後、トランジスタＱ２，Ｑ３を切替える。これにより、先述したゲート駆動回路１と同様な動作により、入力容量Ｃｉｓｓの放電を高速に行うことができる。従って、ゲート駆動回路１０２によれば、ターンオフのみ高速に行うことが要求される場合に、素子を簡略化してコストを低減することができる。
【００６６】
＜５．負荷に応じたトランジスタのオン時間制御＞
図８は、図９に示すトランジスタ２のターンオン時の各種波形を示すタイミングチャートである。図８は、ゲート電圧Ｖｇ、ドレイン電圧Ｖｄ、およびドレイン電流Ｉｄの時間的推移を示す。
【００６７】
タイミングｔ０において、図９に示すトランジスタ２のゲート端ＧＴに所定電圧を印加する。すると、ゲート・ソース間容量Ｃｇｓの充電が開始され、ゲート電圧Ｖｇが上昇を開始する。そして、ゲート電圧Ｖｇが閾値電圧Ｖｔｈに達するタイミングｔ１において、ドレイン電流Ｉｄが流れ始める。タイミングｔ１〜ｔ２の期間において、ゲート電圧Ｖｇが上昇し、これに比例してドレイン電流Ｉｄが増加する。
【００６８】
タイミングｔ２において、ゲート・ソース間容量Ｃｇｓの充電が完了し、ゲート電圧Ｖｇはプラトー電圧Ｖｐで一定となり、ドレイン電流Ｉｄは一定となる。また、タイミングｔ２において、ゲート・ドレイン間容量Ｃｇｄの充電が開始され、ドレイン電圧Ｖｄは減少を開始する。
【００６９】
ドレイン電圧Ｖｄの減少は、ゲート・ドレイン間容量Ｃｇｄの充電が完了するタイミングｔ３まで続く。タイミングｔ３からゲート電圧Ｖｇは再び上昇し、タイミングｔ４でゲート電圧Ｖｇは上記所定電圧に到達する。
【００７０】
タイミングｔ２でゲート・ソース間容量Ｃｇｓの充電が完了し、ゲート電圧Ｖｇがプラトー電圧Ｖｐに達すると、以降、タイミングｔ３までゲート・ドレイン間容量Ｃｇｄを充電するときのゲート電流Ｉｇは、Ｉｇ＝（ＶＧＴ−Ｖｐ）／Ｒｇで表される。但し、ＶＧＴはゲート端ＧＴに印加する電圧である。ここで、プラトー電圧Ｖｐは、負荷であるドレイン電流Ｉｄに依存し、ドレイン電流Ｉｄが変化することによりゲート電流Ｉｇが変化するので、ゲート・ドレイン間容量Ｃｇｄの充電速度が変化する。
【００７１】
従って、ドレイン電流Ｉｄに応じてゲート端ＧＴに印加する電圧ＶＧＴを変化させることで、ゲート電流Ｉｇの変化を抑制し、ゲート・ドレイン間容量Ｃｇｄの充電速度の変化を抑制できる。これにより、ターンオンの速度を安定化できる。
【００７２】
よって、先述したゲート駆動回路において、図３に示したトランジスタＱ１ｂのオン時間Ｔｏｎ＿ｂを負荷に応じて可変とすることで、出力電圧Ｖｏｕｔ（電圧ＶＧＴに相当）を可変とし、ターンオンの速度を安定化できる。
【００７３】
また、ターンオフ時は図８に示すタイミングチャートと時間的に逆方向の挙動となる。ゲート電圧Ｖｇがプラトー電圧Ｖｐに達すると、以降、ゲート・ドレイン間容量Ｃｇｄを放電するときのゲート電流Ｉｇは、Ｉｇ＝Ｖｐ／Ｒｇで表される。ここで、プラトー電圧Ｖｐは、負荷であるドレイン電流Ｉｄに依存し、ドレイン電流Ｉｄが変化することによりゲート電流Ｉｇが変化するので、ゲート・ドレイン間容量Ｃｇｄの放電速度が変化する。
【００７４】
従って、ドレイン電流Ｉｄに応じてゲート端ＧＴに印加する電圧ＶＧＴを変化させることで、ゲート電流Ｉｇの変化を抑制し、ゲート・ドレイン間容量Ｃｇｄの放電速度の変化を抑制できる。これにより、ターンオフの速度を安定化できる。
【００７５】
よって、先述したゲート駆動回路において、図３に示したトランジスタＱ１ａのオン時間Ｔｏｎ＿ａを負荷に応じて可変とすることで、出力電圧Ｖｏｕｔ（電圧ＶＧＴに相当）を可変とし、ターンオフの速度を安定化できる。
【００７６】
＜６．その他＞
以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は種々の変形が可能である。
【００７７】
例えば、図１０に示すゲート駆動回路１０３のように、トランジスタＱ２，Ｑ３が双方向にオフすることが可能な理想的なスイッチＳＷ１，ＳＷ２である場合は、ダイオードＤ２０，Ｄ３０は不要である。この場合、スイッチＳＷ１，ＳＷ２がスイッチ部と電流阻止部を機能的に兼ねる。また、図１０に示すように、トランジスタＱ１ａ，Ｑ１ｂの代わりに、オンした後にインダクタ電流ＩＬが逆流するタイミングでオフに制御する双方向スイッチＳＷ３を設けてもよい。この場合、双方向スイッチＳＷ３がスイッチ部と逆流阻止部を機能的に兼ねる。
【００７８】
また、トランジスタＱ２，Ｑ３，Ｑ１ａ，Ｑ１ｂは、ｎチャネル型ＭＯＳＦＥＴで構成しても、ｐチャネル型ＭＯＳＦＥＴで構成してもよい。さらに、ＭＯＳＦＥＴに限らず、他のトランジスタによって構成してもよい。例えばバイポーラトランジスタ（ＮＰＮ／ＰＮＰ何れも可）によって構成してもよい。その場合、トランジスタＱ１ａ，Ｑ１ｂに関してはバイポーラトランジスタに対して外付けの並列ダイオードを接続するが、トランジスタＱ２，Ｑ３に関しては並列ダイオードを接続することは不要である。
【００７９】
また、本発明のゲート駆動回路は、インダクタＬ、およびコンデンサＣ１，Ｃ２を外付けで接続可能なＩＣとして構成してもよい。
【００８０】
次に、本発明のさらに別態様に係る実施形態について説明する。
【００８１】
＜参考例＞
以下では、本発明の説明に先立って、これと対比すべきゲート駆動回路の一参考例を紹介する。図１１は、ゲート駆動回路の一参考例を示す等価回路図である。本参考例のゲート駆動回路１０は、ディスクリートのスイッチ素子２０を駆動するためのアナログ回路であり、駆動部ＤＲＶ１と、外付けゲート抵抗Ｒｇ（ｏｎ）と、放電抵抗Ｒｇｓとを有する。
【００８２】
駆動部ＤＲＶ１は、これに入力される制御信号の論理レベルに応じて、その出力端子から２値の電圧（電源電圧ＶＣＣまたは接地電圧ＧＮＤ）を出力することにより、スイッチ素子２０のゲート端子を電圧駆動する。
【００８３】
外付けゲート抵抗Ｒｇ（ｏｎ）は、駆動部ＤＲＶ１の出力端子とスイッチ素子２０のゲ
ート端子との間に接続されている。放電抵抗Ｒｇｓは、スイッチ素子２０のゲート端子とグランド（ＧＮＤ）との間に接続されている。なお、外付けゲート抵抗Ｒｇ（ｏｎ）と放電抵抗Ｒｇｓは、Ｒｇ（ｏｎ）＜＜Ｒｇｓの関係にある。
【００８４】
スイッチ素子２０は、ゲート駆動回路１０によりスイッチングされる半導体スイッチ素子であり、ここでは、Ｎチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トラ
ンジスタＭ１が用いられている。
【００８５】
なお、本図で等価的に示したように、トランジスタＭ１のゲート・ソース間には、ゲート・ソース間寄生容量Ｃｇｓが付随しており、トランジスタＭ１のゲート・ドレイン間には、ゲート・ドレイン間寄生容量Ｃｇｄが付随している。トランジスタＭ１の入力容量Ｃｉｓｓは、ゲート・ソース間寄生容量Ｃｇｓとゲート・ドレイン間寄生容量Ｃｇｄとの和（＝Ｃｇｓ＋Ｃｇｄ）として表すことができる。
【００８６】
また、トランジスタＭ１のゲートには、内部ゲート抵抗Ｒｉｎが付随しており、トランジスタＭ１のドレイン・ソース間には、図示の極性でボディダイオードＢＤが付随している。また、トランジスタＭ１には、寄生インダクタンスも付随しているが、ここでは、図示の便宜上、その描写及び説明を割愛する。
【００８７】
スイッチ素子２０各部の電圧や電流について、Ｖｇｓはゲート・ソース間電圧、Ｖｇｓ（ｒｅａｌ）はゲート・ソース間寄生容量Ｃｇｓの両端間電圧、Ｖｄｓはドレイン・ソース間電圧、Ｉｄはドレイン電流、Ｉｇはゲート電流をそれぞれ示している。なお、ゲート電流Ｉｇが流れているときには、内部ゲート抵抗Ｒｉｎの両端間に電圧が（＝Ｉｇ×Ｒｉｎ）が生じるので、Ｖｇｓ≠Ｖｇｓ（ｒｅａｌ）となる。一方、ゲート電流Ｉｇが流れていないときには、内部ゲート抵抗Ｒｉｎの両端間電圧がゼロ値となるので、寄生インダクタンスを無視するとＶｇｓ＝Ｖｇｓ（ｒｅａｌ）となる。
【００８８】
図１２は、本参考例におけるスイッチ素子２０のターンオン過渡特性を示すスイッチング波形図である。本図中の実線はゲート・ソース間電圧Ｖｇｓ、小破線はドレイン・ソース間電圧Ｖｄｓ、大破線はドレイン電流Ｉｄをそれぞれ示している。また、横軸の一目盛は１００ｎｓ／ｄｉｖであり、縦軸の一目盛は、Ｖｇｓが５Ｖ／ｄｉｖ、Ｖｄｓが２００Ｖ／ｄｉｖ、Ｉｄが２０Ａ／ｄｉｖである。
【００８９】
なお、本図では、スイッチ素子２０として高耐圧のＳｉＣ−ＭＯＳＦＥＴ（定格１２００Ｖ）を用い、これに誘導負荷（コイルなど）を接続したアプリケーションにおいて、ＶＣＣ＝１８Ｖ、Ｒｇ（ｏｎ）＝０．０１Ω、Ｒｇｓ＝４．７ｋΩという条件（＝Ｒｇ（ｏｎ）を限界まで下げることにより、スイッチング速度を高めた条件）の下で、スイッチ素子２０をターンオンしたときの過渡特性が描写されている。
【００９０】
上記の諸条件下において、スイッチ素子２０のターンオン期間Ｔ１０（＝スイッチ素子２０がオフ状態からオン状態に切り替わるまでの所要期間）は、ほぼ２６０ｎｓとなることが実測で確認された。以下では、このターンオン期間Ｔ１０を時系列順に３つの期間Ｔ１１〜Ｔ１３に大別して、それぞれの詳細な説明を行う。
【００９１】
まず、期間Ｔ１１について説明する。期間Ｔ１１は、Ｖｇｓ（ｒｅａｌ）＜Ｖｔｈ（ただしＶｔｈはトランジスタＭ１のオンスレッショルド電圧）が成立している期間に相当する。この期間Ｔ１１には、ドレイン電流Ｉｄがゼロ値に維持されたまま、ゲート・ソース間電圧Ｖｇｓ（＝Ｖｇｓ（ｒｅａｌ））が所定の時定数τ（＝（Ｒｇ（ｏｎ）＋Ｒｉｎ）×Ｃｉｓｓ）で増加していく。
【００９２】
次に、期間Ｔ１２について説明する。期間Ｔ１２は、Ｖｔｈ≦Ｖｇｓ（ｒｅａｌ）＜Ｖｐ（ただしＶｐはトランジスタＭ１のドレイン電流Ｉｄの定常値におけるプラトー電圧）が成立している期間に相当する。ここでドレイン電流Ｉｄの定常値とはスイッチング後に誘導負荷に流れる電流値のことを指す。 この期間Ｔ１２には、ドレイン・ソース間電圧
Ｖｄｓが保持されつつ、ドレイン電流Ｉｄが増加していく。なお、期間Ｔ１２は、ドレイン電流Ｉｄが定常値に達した時点で満了する。
【００９３】
ここで、ＳｉＣ−ＭＯＳＦＥＴは、その相互コンダクタンスがＳｉ−ＭＯＳＦＥＴの相互コンダクタンスよりも一般的に小さく、ドレイン電流Ｉｄが大きくなるほどプラトー電圧Ｖｐが高くなる傾向を示す。この点について、図１３を参照しながら詳細に説明する。
【００９４】
図１３は、縦軸をドレイン電流Ｉｄとし、横軸をゲート・ソース間電圧ＶｇｓとしたＩｄ−Ｖｇｓ特性図である。なお、実線はＳｉＣ−ＭＯＳＦＥＴのＩｄ−Ｖｇｓ特性を示しており、一点鎖線はＳｉ−ＭＯＳＦＥＴのＩｄ−Ｖｇｓ特性を示している。 
【００９５】
前述の通り、ＳｉＣ−ＭＯＳＦＥＴの相互コンダクタンスは、Ｓｉ−ＭＯＳＦＥＴの相互コンダクタンスよりも一般的に小さい。従って、ＳｉＣ−ＭＯＳＦＥＴは、Ｓｉ−ＭＯＳＦＥＴと比べて、Ｉｄ−Ｖｇｓ特性（実線）の傾き（＝ｄ（Ｉｄ）／ｄ（Ｖｇｓ））が小さくなる。
【００９６】
そのため、Ｓｉ−ＭＯＳＦＥＴのゲート・ソース間電圧Ｖｇｓ（一点鎖線）は、ドレイン電流Ｉｄが変化しても殆ど変化しないが、ＳｉＣ−ＭＯＳＦＥＴのゲート・ソース間電圧Ｖｇｓ（実線）は、ドレイン電流Ｉｄに応じて大きく変化する。
【００９７】
このように、ＳｉＣ−ＭＯＳＦＥＴでは、ドレイン電流Ｉｄが大きいほどプラトー電圧Ｖｐが高くなる。その結果、プラトー領域への遷移タイミング（＝期間Ｔ１２から期間Ｔ１３への遷移タイミング）が遅くなるので、スイッチ素子２０のターンオン期間Ｔ１０が長くなる。
【００９８】
図１２に戻り、期間Ｔ１３（＝プラトー領域）について説明する。期間Ｔ１３は、Ｖｇｓ（ｒｅａｌ）＝Ｖｐ）が成立している期間に相当する。この期間Ｔ１３には、ゲート・ソース間電圧Ｖｇｓが保持されつつ、ドレイン・ソース間電圧Ｖｄｓが減少していく。
【００９９】
ここで、ＳｉＣ−ＭＯＳＦＥＴでは、前述の通り、ドレイン電流Ｉｄが大きいほどプラトー電圧Ｖｐが高くなるので、スイッチ素子２０に印加されているゲート・ソース間電圧Ｖｇｓ（＝ＶＣＣ）とプラトー電圧Ｖｐ（＝Ｖｇｓ（ｒｅａｌ））との差が小さくなる。その結果、ゲート電流Ｉｇ（＝（Ｖｇｓ−Ｖｐ）／（Ｒｇ（ｏｎ）＋Ｒｉｎ））が減少するので、ゲート・ドレイン間寄生容量Ｃｇｄの充電時間が長くなり、期間Ｔ１３（延いてはターンオン期間Ｔ１０）が長くなる。特に、内部ゲート抵抗Ｒｉｎが大きいほど、ゲート電流Ｉｇが小さくなるので、上記の期間Ｔ１２及びＴ１３が長くなる。
【０１００】
例えば、スイッチ素子２０をスイッチング電源に適用する場合、スイッチ素子２０の高周波駆動は受動素子の小型化に繋がるが、スイッチ素子２０のターンオン期間Ｔ１０およびターンオフ期間（ゲート・ソース間電圧Ｖｇｓが下がり始めてからドレイン電流Ｉｄが０Ａに到達するまでの時間）が長いほど、スイッチング損失が増大してしまったり、大きなデッドタイムの確保が必要になったりするので、スイッチ素子２０の高周波駆動を行うためには、スイッチ素子２０の高速スイッチングを実現することが極めて重要となる。
【０１０１】
なお、スイッチ素子２０のターンオン時に印加されるゲート・ソース間電圧Ｖｇｓを高めてやれば、ゲート電流Ｉｇが増えるので、期間Ｔ１２及びＴ１３（延いてはターンオン
期間Ｔ１０）を短縮することができる。しかしながら、素子破壊防止の観点から、スイッチ素子２０の定常オン状態において、ＤＣ定格電圧（例えば２２Ｖ）よりも高いゲート・ソース間電圧Ｖｇｓをスイッチ素子２０に印加し続けることはできない。
【０１０２】
そこで、以下に説明する実施形態では、スイッチ素子２０のゲート・ソース間電圧Ｖｇｓをターンオンの瞬間だけ一時的に高めることにより、高速スイッチングを実現することのできるゲート駆動回路１０について提案する。
【０１０３】
なお、以下に挙げる第１〜第１６実施形態のうち、前半の第１〜第９実施形態は、本願出願人による特許文献５と同様の構成であり、後半の第１０〜第１６実施形態（＝コンデンサの容量ばらつきを考慮した構成）と対比される比較例として理解することができる。
【０１０４】
＜第１実施形態＞
図１４は、ゲート駆動回路１０の第１実施形態を示す等価回路図である。本実施形態のゲート駆動回路１０は、先出の参考例（図１１）と同様、電圧駆動型のスイッチ素子２０（例えばＳｉＣ−ＭＯＳＦＥＴ）を駆動するためのアナログ回路であり、先に説明した駆動部ＤＲＶ１のほか、スイッチ素子２０のゲート端子に対して直列に接続されたコンデンサＣｇとゲート駆動電圧源Ｖ１を有する。
【０１０５】
駆動部ＤＲＶ１は、これに入力されるパルス制御信号の論理レベルに応じて、その出力端子から２値のパルス電圧（ゲート駆動電圧（ＶＣＣ＋α）または接地電圧ＧＮＤ）を出力することにより、スイッチ素子２０のゲート端子を電圧駆動する。
【０１０６】
コンデンサＣｇは、駆動部ＤＲＶ１の出力端子とスイッチ素子２０のゲート端子との間に接続されている。特に、本実施形態のゲート駆動回路１０は、電圧駆動型のスイッチ素子２０を駆動対象としており、スイッチ素子２０の定常オン状態においてゲート電流Ｉｇを流し続ける必要はない。従って、スイッチ素子２０のゲート端子に直接接続される必須の回路素子としては、コンデンサＣｇのみで足りる。
【０１０７】
なお、定常オン状態においてゲート・ソース間寄生容量Ｃｇｓに印加される電圧は、コンデンサＣｇとゲート・ソース間寄生容量Ｃｇｓとの容量比によって決まる。そのため、コンデンサＣｇについては、定常オン状態においてゲート・ソース間寄生容量Ｃｇｓに印加される電圧がＤＣ定格電圧以下になるように、その素子設計を行うことが望ましい。ＳｉＣ−ＭＯＳＦＥＴを例に挙げると、そのゲート・ソース間寄生容量Ｃｇｓの容量値が２ｎＦ程度であることに鑑み、コンデンサＣｇが例えば３０ｎＦ程度の容量値を持つように設計することが望ましい。
【０１０８】
ゲート駆動電圧源Ｖ１は、駆動部ＤＲＶ１に対して電源電圧ＶＣＣ（例えば１８Ｖ）よりも高いゲート駆動電圧（ＶＣＣ＋α）（例えば２３Ｖ）を供給する。
【０１０９】
より詳細に述べると、スイッチ素子２０の定常オン状態においてゲート・ソース間寄生容量Ｃｇｓの両端間に印加される電圧をＶｘとし、ゲート駆動電圧源Ｖ１とスイッチ素子２０のゲート端子との間に介在する回路素子のうち、コンデンサＣｇ以外の回路素子（駆動部ＤＲＶ１の出力段を形成する上側トランジスタなど）に印加される電圧をＶｙとした場合、ゲート駆動電圧源Ｖ１は、ゲート駆動電圧（ＶＣＣ＋α）として、上記両電圧の和（＝Ｖｘ＋Ｖｙ）よりも実質的に高い電圧を供給すればよい。
【０１１０】
すなわち、ゲート駆動電圧源Ｖ１では、スイッチ素子２０の定常オン状態においても、コンデンサＣｇの両端間電圧が実質的にゼロ値とならないように、ゲート駆動電圧（ＶＣＣ＋α）の電圧値を適宜設定しておけばよい。
【０１１１】
なお、従来のゲート駆動回路では、ゲート抵抗（図１１のＲｇ（ｏｎ）を参照）と並列にスピードアップコンデンサを接続して用いることも多い。しかしながら、スイッチ素子の定常オン状態では、ゲート抵抗にゲート電流が流れなくなるので、スピードアップコンデンサの両端間電圧はゼロ値となる。この点において、上記のコンデンサＣｇと従来のスピードアップコンデンサとは、全くの別物であると言える。もちろん、スピードアップコンデンサの両端間電圧は、リーク電流などの影響により完全にゼロ値とはならないが、これについては、実質的にゼロ値とみなすことができる。
【０１１２】
さて、上記構成から成るゲート駆動回路１０を用いて、スイッチ素子２０のスイッチング駆動を行う場合、スイッチ素子２０のターンオン直後には、ゲート駆動電圧源Ｖ１からコンデンサＣｇを介してゲート電流Ｉｇが流れる。ここで、動作開始時にはコンデンサＣｇの両端間には電圧が掛かっていないため、スイッチ素子２０のゲート・ソース間電圧Ｖｇｓとして、ゲート駆動電圧（ＶＣＣ＋α）がほぼそのまま印加される。その結果、ゲート入力容量Ｃｉｓｓがゲート駆動電圧（ＶＣＣ＋α）を用いて充電されるので、スイッチ素子２０を高速にターンオンすることが可能となる。
【０１１３】
その後、スイッチ素子２０が定常オン状態（＝ゲート電流Ｉｇが流れない状態）に至ると、スイッチ素子２０のゲート・ソース間電圧Ｖｇｓ（＝Ｖｇｓ（ｒｅａｌ））は、コンデンサＣｇとゲート・ソース間寄生容量Ｃｇｓとの容量比で定まる電圧値に収束する。
【０１１４】
例えば、スイッチ素子２０の定常オン状態では、ゲート・ソース間寄生容量Ｃｇｓの両端間に電源電圧ＶＣＣが掛かり、コンデンサＣｇの両端間に電圧αが掛かるように、コンデンサＣｇとゲート・ソース間寄生容量Ｃｇｓとの容量比を適宜設定しておけばよい。
【０１１５】
図１５は、上記で説明したＶｇｓ及びＶｇｓ（ｒｅａｌ）のターンオン挙動を示す電圧波形図である。なお、本図中の破線は、ゲート・ソース間電圧Ｖｇｓのターンオン挙動を示しており、実線はゲート・ソース間寄生容量Ｃｇｓの両端間電圧Ｖｇｓ（ｒｅａｌ）のターンオン挙動を示している。
【０１１６】
先にも述べたように、スイッチ素子２０のターンオン直後には、ゲート・ソース間電圧Ｖｇｓとしてゲート駆動電圧（ＶＣＣ＋α）がほぼそのまま印加される。一方、ゲート・ソース間寄生容量Ｃｇｓの両端間電圧Ｖｇｓ（ｒｅａｌ）は、ゼロ値から上昇していく。その後、スイッチ素子２０が定常オン状態に至ると、両電圧はいずれも電源電圧ＶＣＣに収束する。
【０１１７】
このように、本実施形態のゲート駆動回路１０であれば、回路規模の増大や複雑なコントロールを要することなく、スイッチ素子２０のゲート・ソース間電圧Ｖｇｓをターンオンの瞬間だけ一時的に高めることができる。従って、極めて簡易な構成によりスイッチ素子２０の高速スイッチングを実現することが可能となる。
【０１１８】
なお、スイッチ素子２０のゲート・ソース間には、素子破壊防止の観点から、ＤＣ定格電圧ＶＡ（＝定常的な印加が許容される電圧）と、サージ定格電圧ＶＢ（＝瞬時的な印加が許容される電圧）が定められている。これを鑑みると、ゲート駆動電圧（ＶＣＣ＋α）は、ＤＣ定格電圧ＶＡよりも高く、サージ定格電圧ＶＢよりも低い電圧値（ＶＡ＜（ＶＣＣ＋α）＜ＶＢ）に設定することが望ましい。例えば、ＶＡ＝２２Ｖであり、ＶＢ＝２６Ｖである場合には、（ＶＣＣ＋α）＝２３〜２５Ｖに設定すればよい。
【０１１９】
また、スイッチ素子２０の定常オン状態においてゲート・ソース間寄生容量Ｃｇｓに印加される両端間電圧Ｖｇｓ（ｒｅａｌ）（例えばＶｇｓ（ｒｅａｌ）＝ＶＣＣ）について
は、上記のＤＣ定格電圧ＶＡよりも低く、かつ、スイッチ素子２０のオン抵抗値を十分に低減することのできる電圧値（例えば１８Ｖ）に設定しておけばよい。
【０１２０】
このような設定を行うことにより、スイッチ素子２０の定格動作範囲内で、そのスイッチング速度をできるだけ高めることが可能となる。
【０１２１】
図１６は、第１実施形態におけるスイッチ素子２０のターンオン過渡特性を示すスイッチング波形図である。先の図１２と同様、本図中の実線はゲート・ソース間電圧Ｖｇｓ、小破線はドレイン・ソース間電圧Ｖｄｓ、大破線はドレイン電流Ｉｄをそれぞれ示している。また、横軸の一目盛は１００ｎｓ／ｄｉｖであり、縦軸の一目盛は、Ｖｇｓが５Ｖ／ｄｉｖ、Ｖｄｓが２００Ｖ／ｄｉｖ、Ｉｄが２０Ａ／ｄｉｖである。
【０１２２】
なお、本図では、スイッチ素子２０として高耐圧のＳｉＣ−ＭＯＳＦＥＴ（定格１２００Ｖ）を用い、これに誘導負荷（コイルなど）が接続されたアプリケーションにおいて、（ＶＣＣ＋α）＝２３Ｖ、Ｃｇ＝３０ｎＦという条件の下で、スイッチ素子２０をターンオンしたときの過渡特性が描写されている。
【０１２３】
また、本図のターンオン期間Ｔ２０は、時系列順に３つの期間Ｔ２１〜Ｔ２３に大別されているが、この点については、図１２のターンオン期間Ｔ１０と同様であり、本図の期間Ｔ２１〜Ｔ２３は、図１２の期間Ｔ１１〜Ｔ１３にそれぞれ対応している。
【０１２４】
上記の諸条件下において、スイッチ素子２０のターンオン期間Ｔ２０は、ほぼ２３５ｎｓとなることが実測で確認された。すなわち、第１実施形態のゲート駆動回路１０によれば、先出の参考例（図１及び図１２を参照）と比べて、スイッチ素子２０のターンオン期間を１０％短縮することが可能となる（Ｔ１０＝２６０ｎｓ→Ｔ２０＝２３５ｎｓ）。
【０１２５】
なお、上記ではスイッチ素子２０としてＳｉＣ−ＭＯＳＦＥＴを用いた例を挙げたが、先述の効果はスイッチ素子２０の材質やデバイス構造を問うものではなく、例えば、Ｓｉ−ＭＯＳＦＥＴやＳｉ−ＩＧＢＴ［insulated gate bipolar transistor］、ＳｉＣ−Ｉ
ＧＢＴについても、同様にスイッチング速度の向上が見込まれ、電圧駆動型のスイッチ素子を駆動対象とするゲート駆動回路全般に広く適用することができる。ＩＧＢＴを駆動対象とする場合には、上記説明中におけるトランジスタＭ１の端子名として、「ソース」を「エミッタ」と読み替えるとともに、「ドレイン」を「コレクタ」と読み替えればよい。
【０１２６】
ただし、先にも述べた通り、ＳｉＣ−ＭＯＳＦＥＴは、Ｓｉ−ＭＯＳＦＥＴよりも相互コンダクタンスが小さく、ドレイン電流Ｉｄの大きいアプリケーションでは、そのターンオン期間が長くなることから、上記構成によるスイッチング速度の向上効果が高いと考えられる。これを鑑みると、本実施形態の構成は、特に、ＳｉＣベースのスイッチ素子を駆動するゲート駆動回路に好適であると言える。
【０１２７】
＜第２実施形態＞
図１７は、ゲート駆動回路の第２実施形態を示す等価回路図である。本実施形態のゲート駆動回路１０は、第１実施形態（図１４）をベースとしつつ、放電部ＤＣＨＧ１をさらに有する。放電部ＤＣＨＧ１は、コンデンサＣｇに並列接続されており、スイッチ素子２０のターンオフ時に、コンデンサＣｇの電荷を放電する。このような構成とすることにより、スイッチ素子２０をターンオフする際、スイッチ素子２０のゲート端子に負電圧が掛からないようにしたり、スイッチ素子２０のゲート端子に印加される電圧を必要に応じて調整したりすることが可能となる。
【０１２８】
＜第３実施形態＞
図１８は、ゲート駆動回路の第３実施形態を示す等価回路図である。本実施形態のゲート駆動回路１０は、第２実施形態（図１７）をベースとしつつ、放電部ＤＣＨＧ１として抵抗Ｒｇを含むとともに、スイッチ素子２０のゲート・ソース間に接続された抵抗Ｒｇｓをさらに有する。
【０１２９】
このとき、抵抗Ｒｇ及びＲｇｓについて、それぞれの抵抗値がＲｇ＜Ｒｇｓとなるように調整しておけば、スイッチ素子２０の定常オン状態時に印加されるゲート・ソース間電圧Ｖｇｓの大部分をゲート・ソース間寄生容量Ｃｇｓの両端間に印加することができる。また、この構成を取ることによりターンオン時にコンデンサＣｇに蓄えられた電荷が、ターンオフ時にゲートに対してスイッチングの瞬間だけ負バイアスを印加させることも可能になり、ターンオンだけでなくターンオフのスイッチング高速化も可能になる。ターンオフ時のプラトー領域では、ゲート・ソース間寄生容量Ｃｇｓに印加される電圧はＶｐ（＞Ｖｔｈ）であって負にはなりえないため、この効果は負側のゲート・ソース間ＤＣ定格電圧がゼロに近く、定常的に大きな負バイアス印加が掛けられないようなデバイスに対して大きな影響を及ぼす。
【０１３０】
特に、Ｒｇ、Ｒｇｓ＞＞Ｒｉｎが成立し、回路上でＲｉｎが実質的に無視できる場合には、Ｃｇ：（Ｃｇ＋Ｃｇｓ）＝（Ｒｇ／／Ｒｇｓ）：Ｒｇという関係が成立するように、各回路素子の物性値を調整しておくことにより、スイッチ素子２０の駆動条件（駆動周波数など）に依ることなく、また、各回路定数のアンバランスに起因する不要な電圧変動を起こすことなく、コンデンサＣｇとゲート・ソース間寄生容量Ｃｇｓとの容量分圧比を一定とすることができる。なお、Ｒｇ、Ｒｇｓ＞＞Ｒｉｎが成立しない場合でも、ＲｉｎとＣｇｓを考慮してＲｇ、Ｒｇｓ、Ｃｇを適宜調整することにより、同様の効果を得ることができる。
【０１３１】
例えば、Ｃｇｓ＝２ｎＦ、Ｃｇ＝３０ｎＦである場合には、Ｒｇ＝１ｋΩ、Ｒｇｓ＝１５ｋΩとしておくことにより、スイッチ素子２０の駆動条件に依らず、その定常オン状態において、ゲート・ソース間寄生容量Ｃｇｓの両端間に電源電圧ＶＣＣが掛かり、コンデンサＣｇの両端間に電圧αが掛かるようになる。
【０１３２】
＜第４実施形態＞
図１９は、ゲート駆動回路の第４実施形態を示す等価回路図である。本実施形態のゲート駆動回路１０は、第２実施形態（図１７）をベースとしつつ、放電部ＤＣＨＧ１としてスイッチＳＷを含む。このような構成によれば、スイッチ素子２０のターンオフ時以外には、スイッチＳＷをオフ状態としておくことにより、コンデンサＣｇに蓄えられた電荷を放電せずに維持する一方、スイッチ素子２０のターンオフ時には、スイッチＳＷをオン状態に切り替えることにより、コンデンサＣｇに蓄えられた電荷を速やかに放電することが可能となる。
【０１３３】
＜第５実施形態＞
図２０は、ゲート駆動回路の第５実施形態を示す等価回路図である。本実施形態のゲート駆動回路１０は、第２実施形態（図１７）をベースとしつつ、駆動部ＤＲＶ２をさらに有する。また、これらの回路素子追加に伴い、駆動部ＤＲＶ１の動作についても一部変更が加えられている。
【０１３４】
駆動部ＤＲＶ１は、これに入力される制御信号の論理レベルに応じて、その出力状態を第１状態（＝（ＶＣＣ＋α）出力状態）と第２状態（＝Ｈｉ−Ｚ状態）との間で切り替える。また、駆動部ＤＲＶ２は、これに入力される反転制御信号（＝制御信号の論理反転信号に相当）の論理レベルに応じて、その出力状態を第１状態（＝Ｈｉ−Ｚ状態）と第２状態（＝ＶＥＥ出力状態）との間で切り替える。なお、このような動作を実現する駆動部Ｄ
ＲＶ１及びＤＲＶ２としては、３ステートバッファや３ステートインバータなどを用いることができる。
【０１３５】
ゲート駆動電圧源Ｖ２は、駆動部ＤＲＶ２に対して負側のゲート駆動電圧ＶＥＥ（例えば−２Ｖ）を供給する。なお、負側のゲート駆動電圧ＶＥＥについては、ゲート・ソース間の負側ＤＣ定格電圧＜ＶＥＥ≦ＧＮＤを満たしていればよい。
【０１３６】
このような構成を採用することより、ターンオン用駆動経路とターンオフ用駆動経路を分けることができるので、スイッチ素子２０のターンオフ時におけるゲート・ソース間電圧Ｖｇｓを正側のゲート駆動電圧（ＶＣＣ＋α）に依らない電圧値（すなわち−αではない電圧値）に設定することができる。これにより、大きな逆バイアスの印加を防止することができるので、負側ＤＣ定格電圧を考慮したゲート電圧駆動を行うことが可能となる。
【０１３７】
＜第６実施形態＞
図２１は、ゲート駆動回路の第６実施形態を示す等価回路図である。本実施形態のゲート駆動回路１０は、第５実施形態（図２０）をベースとしつつ、放電部ＤＣＨＧ２をさらに有する。放電部ＤＣＨＧ２は、駆動部ＤＲＶ２の出力端子とスイッチ素子２０のゲート端子との間に接続されている。
【０１３８】
このような構成を採用することより、ターンオフ時の放電条件をターンオン時とは切り分けて設計することができるようになる。
【０１３９】
＜第７実施形態＞
図２２は、ゲート駆動回路の第７実施形態を示す等価回路図である。本実施形態のゲート駆動回路１０は、第６実施形態（図２１）をベースとしつつ、放電部ＤＣＨＧ２としてコンデンサＣｇ２を含む。このように、放電部ＤＣＨＧ２がコンデンサＣｇ２であれば、スイッチ素子２０のターンオフ動作についても高速化することが可能となる。
【０１４０】
＜第８実施形態＞
図２３は、ゲート駆動回路の第８実施形態を示す等価回路図である。本実施形態のゲート駆動回路１０は、第６実施形態（図２１）をベースとしつつ、放電部ＤＣＨＧ２として抵抗Ｒｇ２を含む。このように、スイッチ素子２０のターンオフ動作を高速化する必要がない場合には、放電部ＤＣＨＧ２として抵抗Ｒｇ２を用いることも可能である。
【０１４１】
＜第９実施形態＞
図２４は、ゲート駆動回路の第９実施形態を示す等価回路図である。本実施形態のゲート駆動回路１０は、第６実施形態（図２１）をベースとしつつ、駆動部ＤＲＶ１及びＤＲＶ２として、スイッチＳＷ１及びＳＷ２を含む。
【０１４２】
先にも述べたように、駆動部ＤＲＶ１は、これに入力される制御信号に応じて、その出力状態を第１状態（＝（ＶＣＣ＋α）出力状態）と第２状態（＝Ｈｉ−Ｚ状態）との間で切り替えることができれば足りる。従って、ゲート駆動電圧源Ｖ１とコンデンサＣｇ及び放電部ＤＣＨＧ１との間でオン／オフされるスイッチＳＷ１を用いることにより、駆動部ＤＲＶ１を簡易に実現することが可能となる。
【０１４３】
同様に、駆動部ＤＲＶ２は、これに入力される反転制御信号に応じて、その出力状態を第１状態（＝Ｈｉ−Ｚ状態）と第２状態（＝ＶＥＥ出力状態）との間で切り替えることができれば足りる。従って、ゲート駆動電圧源Ｖ２と放電部ＤＣＨＧ２との間でオン／オフされるスイッチＳＷ２を用いることにより、駆動部ＤＲＶ２を簡易に実現することが可能となる。
【０１４４】
＜容量ばらつきに関する考察＞
これまでに説明してきたように、第１〜第９実施形態のゲート駆動装置１０であれば、簡易にスイッチ素子２０の高速スイッチングを実現することが可能となる。ただし、容量比Ｃｇ：Ｃｉｓｓがばらつくと、スイッチ素子２０のゲート電圧（＝トランジスタＭ１に付随するゲート・ソース間寄生容量Ｃｇｓの両端間電圧Ｖｇｓ（ｒｅａｌ））がばらつくので、スイッチング損失の増大やゲート電圧の定格超えを生じるおそれがある。
【０１４５】
そのため、容量比ばらつきの対策として、分圧抵抗（例えば、図１８の抵抗Ｒｇと抵抗Ｒｇｓを参照）が必要となる。分圧抵抗での損失を下げる為には抵抗値を高く設定する方が良いが、分圧抵抗の抵抗値を高めるほど、ゲート電圧が安定するまでの時間が長くなるので、分圧抵抗による対策効果が小さくなる。
【０１４６】
以下では、コンデンサＣｇや入力容量Ｃｉｓｓのばらつきがあっても、簡易かつ適切にスイッチ素子２０の高速スイッチングを実現することのできる新規な実施形態について、種々の提案を行う。
【０１４７】
＜第１０実施形態＞
図２５は、ゲート駆動回路の第１０実施形態を示す等価回路図である。本実施形態のゲート駆動回路１０は、Ｐチャネル型ＭＯＳ電界効果トランジスタＱ１と、Ｎチャネル型ＭＯＳ電界効果トランジスタＱ２と、Ｐチャネル型ＭＯＳ電界効果トランジスタＱ３と、Ｎチャネル型ＭＯＳ電界効果トランジスタＱ４と、コンデンサＣｇと、ダイオードＤ１と、ダイオードＤ２と、を含む。なお、本図では、トランジスタＱ１〜Ｑ４として、いずれもＭＯＳ電界効果トランジスタを用いたが、これに限定されるものではない。
【０１４８】
トランジスタＱ１（＝第１トランジスタに相当）のソースは、第１電圧Ｖ１（＝ＶＣＣ＋α、例えばＶＣＣ＝１８Ｖ、α＝６Ｖ）の印加端に接続されている。トランジスタＱ１のドレインは、コンデンサＣｇの第１端に接続されている。コンデンサＣｇの第２端は、スイッチ素子２０のゲートに接続されている。トランジスタＱ１のゲートは、制御信号Ｓ１の印加端に接続されている。従って、トランジスタＱ１は、制御信号Ｓ１がローレベルであるときにオンして、制御信号Ｓ１がハイレベルであるときにオフする。
【０１４９】
トランジスタＱ２（＝第２トランジスタに相当）のドレインは、コンデンサＣｇの第１端に接続されている。トランジスタＱ２のソースは、第２電圧Ｖ２（＝ＶＥＥ、例えば、ＶＥＥ＝０Ｖ）の印加端に接続されている。トランジスタＱ２のゲートは、制御信号Ｓ２の印加端に接続されている。従って、トランジスタＱ２は、制御信号Ｓ２がハイレベルであるときにオンして、制御信号Ｓ２がローレベルであるときにオフする。
【０１５０】
なお、制御信号Ｓ１及びＳ２は、基本的に同一の論理レベルを持つパルス信号であり、トランジスタＱ２は、トランジスタＱ１と逆相駆動（相補駆動）される。すなわち、トランジスタＱ２は、トランジスタＱ１がオンのときにオフして、トランジスタＱ１がオフのときにオンする。ただし、上記の「逆相駆動」には、貫通電流の防止を目的としてトランジスタＱ１及びＱ２双方の同時オフ期間（いわゆるデッドタイム）が設けられている場合も含むものとする。
【０１５１】
また、トランジスタＱ１及びＱ２双方をＮチャネル型とする場合には、例えば、制御信号Ｓ１の論理反転信号を制御信号Ｓ２として用いることもできる（同時オフ期間については別途付与）。
【０１５２】
トランジスタＱ３（＝第３トランジスタに相当）のソースは、第３電圧Ｖ３（ＶＣＣ）
の印加端に接続されている。第３電圧Ｖ３は、スイッチ素子２０の推奨動作電圧（＝ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）の最大定格値よりも低い電圧、例えば１８Ｖ）に設定しておくとよい。トランジスタＱ３のドレインは、ダイオードＤ１（＝第１整流素子に相当）のアノードに接続されている。ダイオードＤ１のカソードは、コンデンサＣｇの第２端に接続されている。トランジスタＱ３のゲートは、制御信号Ｓ１の印加端に接続されている。従って、トランジスタＱ３は、制御信号Ｓ１がローレベルであるときにオンし、制御信号Ｓ１がハイレベルであるときにオフする。
【０１５３】
このように、トランジスタＱ１及びＱ３には、共通の制御信号Ｓ１が入力されているので、トランジスタＱ３は、トランジスタＱ１と同相駆動される。すなわち、トランジスタＱ３は、トランジスタＱ１がオンのときにオンし、トランジスタＱ１がオフのときにオフする。ただし、上記の「同相駆動」には、後出の第１２実施形態（図３５）や第１３実施形態（図３８）で示すように、トランジスタＱ１のオンタイミングがトランジスタＱ３のオンタイミングに対して遅延されている場合も含むものとする。
【０１５４】
なお、第３電圧Ｖ３（＝ＶＣＣ）は、第１電圧Ｖ１（＝ＶＣＣ＋α）から生成するとよい。その際、直流電圧変換手段としては、レギュレータ（後出の図４５を参照）を用いてもよいし、より簡易な抵抗分圧回路や容量分圧回路を用いてもよい。
【０１５５】
トランジスタＱ４（＝第４トランジスタに相当）のドレインは、ダイオードＤ２（＝第２整流素子に相当）のカソードに接続されている。ダイオードＤ２のアノードは、コンデンサＣｇの第２端に接続されている。トランジスタＱ４のソースは、第４電圧Ｖ４（＝ＶＥＥ、例えばＶＥＥ＝０Ｖ）の印加端に接続されている。トランジスタＱ４のゲートは、制御信号Ｓ２の印加端に接続されている。従って、トランジスタＱ４は、制御信号Ｓ２がハイレベルであるときにオンして、制御信号Ｓ２がローレベルであるときにオフする。
【０１５６】
このように、トランジスタＱ２及びＱ４には、共通の制御信号Ｓ２が入力されているので、トランジスタＱ４は、トランジスタＱ２と同相駆動される。すなわち、トランジスタＱ４は、トランジスタＱ２がオンのときにオンし、トランジスタＱ２がオフのときにオフする。ただし、上記の「同相駆動」には、後出の第１１実施形態（図３２）や第１３実施形態（図３８）で示すように、トランジスタＱ２のオンタイミングがトランジスタＱ４のオンタイミングに対して遅延されている場合も含むものとする。
【０１５７】
なお、ダイオードＤ１及びＤ２には、それぞれと直列に、抵抗（後出の図４３における抵抗Ｒ１及びＲ２を参照）を接続してもよい。
【０１５８】
本実施形態のゲート駆動回路１０であれば、スイッチ素子２０のターンオン直後並びにターンオフ直後のゲート電流Ｉｇを過渡的に増強することができる。従って、先出の第１〜第９実施形態と同様、スイッチ素子２０の高速スイッチングを実現し、スイッチング損失を低減することが可能となる。
【０１５９】
また、本実施形態のゲート駆動回路１０であれば、分圧抵抗（図１８を参照）を設けずとも、トランジスタＭ１に付随するゲート・ソース間寄生容量Ｃｇｓのターンオン直後の両端間電圧Ｖｇｓ（ｒｅａｌ）を推奨動作電圧（＝ＶＣＣ）に固定することができるので、容量比Ｃｇ：Ｃｉｓｓのばらつきによるスイッチング損失の増大やゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）の定格超えを生じずに済む。以下、図面を参照しながら詳述する。
【０１６０】
まず、スイッチ素子２０のターンオン時における動作原理について、図２６及び図２７を参照しながら詳述する。図２６は、第１０実施形態の動作原理（ターンオン時）を説明するための電流経路図である。
【０１６１】
また、図２７は、第１０実施形態におけるターンオン過渡特性を示すスイッチング波形図である。なお、本図の上段には、ゲート・ソース間電圧Ｖｇｓ（実線）及びＶｇｓ（ｒｅａｌ）（小破線）と充電電圧Ｖｃｇ（大破線）が描写されている。一方、本図の下段には、ドレイン・ソース間電圧Ｖｄｓ（実線）、及び、ドレイン電流Ｉｄ（破線）が描写されている。また、本図上段の縦軸において、Ｖｐはプラトー電圧を示しており、ＶｔｈはトランジスタＭ１のオン閾値電圧を示している。
【０１６２】
以下では、説明を簡単とするために、ダイオードＤ１及びＤ２の順方向降下電圧ＶｆとトランジスタＱ１〜Ｑ４の電圧降下を無視して考察する。
【０１６３】
スイッチ素子２０のターンオン時には、図２６で示したように、トランジスタＱ１及びＱ３がオンして、トランジスタＱ２及びＱ４がオフする。なお、スイッチ素子２０のターンオン直後（図２７の時刻ｔ１１〜ｔ１２）には、実線矢印で示した電流経路（Ｖ１→Ｑ１→Ｃｇ→Ｒｉｎ→Ｍ１→ＧＮＤ）に電流が流れる。従って、この期間には、第１電圧Ｖ１（＝ＶＣＣ＋α）を用いてトランジスタＭ１の入力容量Ｃｉｓｓが充電される。このとき、Ｖｇｓ＞ＶＣＣとなり、ダイオードＤ１が逆バイアスとなるので、第３電圧Ｖ３の印加端に向けた電流が流れることはない。
【０１６４】
また、コンデンサＣｇの容量値はＶＣＣ＞（ＶＣＣ＋α）×Ｃｇ／（Ｃｇ＋Ｃｉｓｓ）となるように選定しておくとよい。このような選定を行うことにより、第１電圧Ｖ１を用いた入力容量Ｃｉｓｓの充電期間（図２７の時刻ｔ１１〜ｔ１２）には、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）がスイッチ素子２０の推奨動作電圧（＝ＶＣＣ）よりも低い電圧値までしか上がらない。従って、容量比Ｃｇ：Ｃｉｓｓがばらついても、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）の定格超えを生じなくなる。
【０１６５】
その後、コンデンサＣｇの充電が進み、図２７の時刻ｔ１２において、Ｖｇｓ＝ＶＣＣになると、ダイオードＤ１が順バイアスとなり、図２６の破線矢印で示す電流経路（Ｖ３→Ｑ３→Ｄ１→Ｒｉｎ→Ｍ１→ＧＮＤ）に電流が流れ始める。従って、これ以降の期間には、第３電圧Ｖ３（＝ＶＣＣ）を用いて入力容量Ｃｉｓｓの充電が継続される。
【０１６６】
そして、最終的にゲート電流Ｉｇが流れなくなると、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）が第３電圧Ｖ３（＝ＶＣＣ）に固定される。このとき、Ｖｃｇ＝αとなる。
【０１６７】
すなわち、本実施形態のゲート駆動回路１０であれば、容量比Ｃｇ：Ｃｉｓｓがばらついても、その影響を受けることなく、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）を所望値（＝スイッチ素子２０の推奨動作電圧（＝ＶＣＣ））に固定することができる。従って、スイッチング損失の増大やゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）の定格超えを防止することが可能となる。
【０１６８】
このように、容量比Ｃｇ：Ｃｉｓｓのばらつきを考慮すると、ターンオン時における入力容量Ｃｉｓｓの充電動作については、途中まで第１電圧Ｖ１（＝ＶＣＣ＋α）を用いて急速に充電し、残りは第３電圧Ｖ３（＝ＶＣＣ）を用いて所望値まで確実に充電する、という構成が非常に重要となる。
【０１６９】
次に、スイッチ素子２０のターンオフ時における動作原理について、図２８及び図２９を参照しながら詳述する。図２８は、第１０実施形態の動作原理（ターンオフ時）を説明するための電流経路図である。
【０１７０】
また、図２９は、第１０実施形態におけるターンオフ過渡特性を示すスイッチング波形
図である。なお、先出の図２７と同じく、本図の上段には、ゲート・ソース間電圧Ｖｇｓ（実線）及びＶｇｓ（ｒｅａｌ）（小破線）と充電電圧Ｖｃｇ（大破線）が描写されている。一方、本図の下段には、ドレイン・ソース間電圧Ｖｄｓ（実線）、及び、ドレイン電流Ｉｄ（破線）が描写されている。
【０１７１】
スイッチ素子２０のターンオフ時には、図２８で示したように、トランジスタＱ１及びＱ３がオフして、トランジスタＱ２及びＱ４がオンする。なお、スイッチ素子２０のターンオフ直後（図２９の時刻ｔ２１〜ｔ２２）には、実線矢印で示した電流経路（Ｍ１→Ｒｉｎ→Ｃｇ→Ｑ２→Ｖ２）に電流が流れる。すなわち、この期間には、スイッチ素子２０のターンオン時に蓄えられたコンデンサＣｇの充電電圧Ｖｃｇを用いてトランジスタＭ１の入力容量Ｃｉｓｓが放電される。従って、スイッチ素子２０のゲートをＶＥＥノードに直接ショートするよりも入力容量Ｃｉｓｓを急速に放電することができる。また、このとき、Ｖｇｓ＝ＶＥＥ−Ｖｃｇとなり、ダイオードＤ２が逆バイアスとなるので、第４電圧Ｖ４の印加端に向けた電流が流れることはない。
【０１７２】
その後、コンデンサＣｇの放電が進み、図２９の時刻ｔ２２において、Ｖｇｓ＝ＶＥＥになると、ダイオードＤ２が順バイアスとなり、図２８の破線矢印で示した電流経路（Ｍ１→Ｒｉｎ→Ｄ２→Ｑ４→Ｖ４）に電流が流れ始める。従って、これ以降の期間には、第４電圧Ｖ４（＝ＶＥＥ）を用いて入力容量Ｃｉｓｓの放電が継続される。
【０１７３】
そして、最終的にゲート電流Ｉｇが流れなくなると、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）が第４電圧Ｖ４（＝ＶＥＥ）に固定される。このとき、Ｖｃｇ＝０となる。このように、コンデンサＣｇを完全に放電することができるので、次のターンオン時に影響を与えない。
【０１７４】
図３０は、容量ばらつきの影響について対比説明を行うためのスイッチングのシミュレーション波形図であり、上から順番に、ドレイン電流Ｉｄ、ドレイン・ソース間電圧Ｖｄｓ、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）が描写されている。また、図３１Ａ及び図３１Ｂは、それぞれ、図３０のターンオン時（時刻ｔ３２前後）及びターンオフ時（時刻ｔ３１前後）の部分拡大図である。
【０１７５】
なお、各図の実線は、第１０実施形態（図２５）の挙動を示しており、各図の破線は、第３実施形態（図１８）の挙動を示している。また、各線の太さは、コンデンサＣｇの容量ばらつきを示している。より具体的には、太い線ほど容量値が大きいことを示しており、細い線ほど容量値が小さいことを示している。
【０１７６】
第３実施形態（図１８）では、コンデンサＣｇの容量ばらつきにより、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）の立上り時間（＝ＶＣＣに到達するまでの時間）及び立下り時間（＝ＶＥＥに到達するまでの時間）がばらついている。また、ドレイン電流Ｉｄやドレイン・ソース間電圧Ｖｄｓにもその影響が及んでいる。
【０１７７】
一方、第１０実施形態（図２５）では、コンデンサＣｇの容量ばらつきがあっても、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）の挙動にはほぼ影響がない。また、ドレイン電流Ｉｄやドレイン・ソース間電圧Ｖｄｓの挙動にもその影響は殆ど見受けられない。
【０１７８】
なお、本図では、コンデンサＣｇの容量ばらつきのみを考慮したが、入力容量Ｃｉｓｓの容量ばらつきも考慮すると、その影響はさらに大きくなる。これを鑑みると、容量比Ｃｇ：Ｃｉｓｓのばらつき対策としては、第１０実施形態（図２５）の構成を採用することが望ましいと言える。
【０１７９】
＜ＳｉＣデバイスに関する考察＞
なお、ＳｉＣデバイス（ＳｉＣ−ＭＯＳＦＥＴなど）は、オン閾値電圧Ｖｔｈが低く、トランスコンダクタンスｇｍが小さい。そのため、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）の立ち上がりが遅いと、ドレイン・ソース間電圧Ｖｄｓが下がりにくいため、スイッチング損失が大きくなる。定常時においても容量比Ｃｇ：ＣｉｓｓのばらつきによりＶｇｓ（ｒｅａｌ）が小さくなるとオン抵抗増大により導通損失が増大する。また、ＳｉＣデバイスは、その内部ゲート抵抗Ｒｉｎが高いので、ゲート電流Ｉｇが小さく制限される。これを鑑みると、ゲート電流Ｉｇを過渡的に増強して高速スイッチングを実現することのできる第１０実施形態（図２５）のゲート駆動回路１０は、ＳｉＣデバイスの駆動手段として好適であると言える。
【０１８０】
また、ＳｉＣデバイスは、Ｓｉデバイスと比べて、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）の定格マージン（＝動作電圧と最大定格電圧との差）が小さく、第３実施形態でＣｇ：Ｃｉｓｓの比がばらついたときに、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）の定格超えを生じやすい。その点、第１０実施形態（図２５）のゲート駆動回路１０であれば、容量比Ｃｇ：Ｃｉｓｓがばらついても、スイッチング直後のゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）を所望値（＝スイッチ素子２０の推奨動作電圧（＝ＶＣＣ））に固定することができる。従って、この点を鑑みても、第１０実施形態（図２５）のゲート駆動回路１０は、ＳｉＣデバイスのゲート駆動手段として好適であると言える。
【０１８１】
＜第１１実施形態＞
図３２は、ゲート駆動回路の第１１実施形態を示す等価回路図である。本実施形態のゲート駆動回路１０では、第１０実施形態（図２５）をベースとしつつ、スイッチ素子２０のターンオフ時において、トランジスタＱ２のオンタイミングがトランジスタＱ４のオンタイミングに対して遅延されている（例えば３０ｎｓ）。なお、本実施形態を実現するための手段としては、例えば、制御信号Ｓ２の立上りタイミングだけを遅らせてトランジスタＱ２のゲートに出力する遅延回路（不図示）を設ければよい。
【０１８２】
以下では、上記した遅延処理の技術的意義について、図３３及び図３４を参照しながら詳述する。図３３は、第１１実施形態の動作原理（ターンオフ時）を説明するための電流経路図である。
【０１８３】
また、図３４は、第１１実施形態におけるターンオフ過渡特性を示すスイッチング波形図である。なお、先出の図２９と同じく、本図の上段には、ゲート・ソース間電圧Ｖｇｓ（実線）及びＶｇｓ（ｒｅａｌ）（小破線）と充電電圧Ｖｃｇ（大破線）が描写されている。一方、本図の下段には、ドレイン・ソース間電圧Ｖｄｓ（実線）、及び、ドレイン電流Ｉｄ（破線）が描写されている。
【０１８４】
第１１実施形態では、スイッチ素子２０のターンオフ時において、先に説明した遅延処理により、トランジスタＱ２がオフしたまま、トランジスタＱ４がオンする。その結果、スイッチ素子２０のターンオフ開始直後（図３４の時刻ｔ３１〜ｔ３２）には、図３３の実線矢印で示した電流経路（Ｍ１→Ｒｉｎ→Ｄ２→Ｑ４→Ｖ４）に電流が流れる。従って、この期間には、スイッチ素子２０のターンオン時に蓄えられたコンデンサＣｇの充電電圧Ｖｃｇを用いることなく、トランジスタＭ１の入力容量Ｃｉｓｓが放電される。なお、上記の遅延処理により、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）がハイレベル（＝ＶＣＣ）からプラトー電圧Ｖｐに低下するまでの所要時間は、先出の第１０実施形態（図２５）よりも長くなるが、スイッチング損失にはほとんど影響しない。
【０１８５】
上記の遅延処理が完了し、図３４の時刻ｔ３２において、トランジスタＱ２がオンすると、図３３の破線矢印で示した電流経路（Ｍ１→Ｒｉｎ→Ｃｇ→Ｑ２→Ｖ２）に電流が流
れ始める。従って、これ以降、スイッチ素子２０のターンオン時に蓄えられたコンデンサＣｇの充電電圧Ｖｃｇを用いてトランジスタＭ１の入力容量Ｃｉｓｓが急速放電される。このとき、Ｖｇｓ＝ＶＥＥ−Ｖｃｇとなり、ダイオードＤ２が逆バイアスとなるので、それまで第４電圧Ｖ４の印加端に向けて流れていた電流は一旦遮断される。
【０１８６】
なお、スイッチ素子２０のターンオフ時におけるスイッチング損失を抑えるためには、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）がハイレベル（＝ＶＣＣ）からプラトー電圧Ｖｐに低下するまでの所要時間ではなく、その後に、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）がプラトー電圧Ｖｐからオン閾値電圧Ｖｔｈに低下するまでの所要時間を短縮することが重要である。
【０１８７】
言い換えれば、スイッチ素子２０のターンオン時に蓄えられたコンデンサＣｇの充電電圧Ｖｃｇは、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）がプラトー電圧Ｖｐに低下してから、それ以降の放電動作で用いることが重要である。
【０１８８】
そこで、第１１実施形態では、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）がハイレベル（＝ＶＣＣ）からプラトー電圧Ｖｐに低下するタイミング（＝時刻ｔ３２）に合わせて、トランジスタＱ２がオンするように、トランジスタＱ２のオンタイミングがトランジスタＱ４のオンタイミングに対して遅延されている。
【０１８９】
このような遅延処理により、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）がプラトー電圧Ｖｐに低下するまでは、スイッチ素子２０のターンオン時に蓄えられたコンデンサＣｇの充電電圧Ｖｃｇを低下させずに維持しておき、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）がプラトー電圧Ｖｐに低下してから、充電電圧Ｖｃｇを用いた入力容量Ｃｉｓｓの急速放電を始めることができる。
【０１９０】
従って、スイッチ素子２０のターンオフ直後にトランジスタＱ２をオンしていた第１０実施形態（図２５）と比べて、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）がプラトー電圧Ｖｐからオン閾値電圧Ｖｔｈに低下するまでの所要時間を短縮することができるので、ターンオフ時のスイッチング損失をより効果的に抑制することが可能となる。
【０１９１】
なお、トランジスタＱ２のオンタイミングは、時刻ｔ３２ちょうどに合わせなくても、ある程度の効果を見込むことができる。
【０１９２】
その後、コンデンサＣｇの放電が進み、Ｖｇｓ＝ＶＥＥになると、ダイオードＤ２が順バイアスとなり、再び、図３３の実線矢印で示した電流経路（Ｍ１→Ｒｉｎ→Ｄ２→Ｑ４→Ｖ４）に電流が流れ始める。従って、これ以降の期間には、第４電圧Ｖ４（＝ＶＥＥ）を用いて入力容量Ｃｉｓｓの放電が継続される。
【０１９３】
そして、最終的にゲート電流Ｉｇが流れなくなると、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）が第４電圧Ｖ４（＝ＶＥＥ）に固定される。このとき、Ｖｃｇ＝０となる。このように、コンデンサＣｇを完全に放電することができるので、次のターンオン時に影響を与えない。これらの点については、先出の第１０実施形態（図２５）と何ら変わらない。
【０１９４】
＜第１２実施形態＞
図３５は、ゲート駆動回路の第１２実施形態を示す等価回路図である。本実施形態のゲート駆動回路１０は、第１０実施形態（図２５）をベースとしつつ、スイッチ素子２０のターンオン時において、トランジスタＱ１のオンタイミングがトランジスタＱ３のオンタイミングに対して遅延されている（例えば３０ｎｓ）。なお、本実施形態を実現するための手段としては、例えば、制御信号Ｓ１の立下りタイミングだけを遅らせてトランジスタ
Ｑ１のゲートに出力する遅延回路（不図示）を設ければよい。
【０１９５】
以下では、上記した遅延処理の技術的意義について、図３６及び図３７を参照しながら詳述する。図３６は、第１２実施形態の動作原理（ターンオン時）を説明するための電流経路図である。
【０１９６】
また、図３７は、第１２実施形態におけるターンオン過渡特性を示すスイッチング波形図である。なお、先出の図２７と同じく、本図の上段には、ゲート・ソース間電圧Ｖｇｓ（実線）及びＶｇｓ（ｒｅａｌ）（小破線）と充電電圧Ｖｃｇ（大破線）が描写されている。一方、本図の下段には、ドレイン・ソース間電圧Ｖｄｓ（実線）、及び、ドレイン電流Ｉｄ（破線）が描写されている。
【０１９７】
第１２実施形態では、スイッチ素子２０のターンオン時において、先に説明した遅延処理により、トランジスタＱ１がオフしたまま、トランジスタＱ３がオンする。その結果、スイッチ素子２０のターンオン開始直後（図３７の時刻ｔ４１〜ｔ４２）には、図３６の実線矢印で示した電流経路（Ｖ３→Ｑ３→Ｄ１→Ｒｉｎ→Ｍ１→ＧＮＤ）に電流が流れる。従って、この期間には、第１電圧Ｖ１（＝ＶＣＣ＋α）を用いることなく、トランジスタＭ１の入力容量Ｃｉｓｓが充電される。すなわち、コンデンサＣｇの充電電圧Ｖｃｇは、０Ｖに維持されたままとなる。なお、上記の遅延処理により、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）がローレベル（＝０Ｖ）からオン閾値電圧Ｖｔｈに上昇するまでの所要時間は、先出の第１０実施形態（図２５）よりも長くなるが、スイッチング損失にはほとんど影響しない。
【０１９８】
上記の遅延処理が完了し、図３７の時刻ｔ４２において、トランジスタＱ１がオンすると、図３６の破線矢印で示した電流経路（Ｖ１→Ｑ１→Ｃｇ→Ｒｉｎ→Ｍ１→ＧＮＤ）に電流が流れ始める。従って、これ以降、第１電圧Ｖ１（＝ＶＣＣ＋α）を用いてトランジスタＭ１の入力容量Ｃｉｓｓが急速充電される。このとき、Ｖｇｓ＞ＶＣＣとなり、ダイオードＤ１が逆バイアスとなるので、それまで第３電圧Ｖ３の印加端から流れていた電流は一旦遮断される。
【０１９９】
なお、スイッチ素子２０のターンオン時におけるスイッチング損失を抑えるためには、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）がローレベル（＝０Ｖ）からオン閾値電圧Ｖｔｈに上昇するまでの所要時間ではなく、その後に、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）がオン閾値電圧Ｖｔｈからプラトー電圧Ｖｐに上昇するまでの所要時間を短縮することが重要である。
【０２００】
言い換えれば、コンデンサＣｇは、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）がプラトー電圧Ｖｐに上昇してから、それ以降の充電動作で用いることが重要である。
【０２０１】
そこで、第１２実施形態では、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）がローレベル（＝０Ｖ）からオン閾値電圧Ｖｔｈに上昇するタイミング（＝時刻ｔ４２）に合わせて、トランジスタＱ１がオンするように、トランジスタＱ１のオンタイミングがトランジスタＱ３のオンタイミングに対して遅延されている。
【０２０２】
このような遅延処理により、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）がオン閾値電圧Ｖｔｈに上昇するまで、コンデンサＣｇを用いず充電電圧Ｖｃｇを０Ｖに維持しておき、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）がオン閾値電圧Ｖｔｈに上昇してから、コンデンサＣｇを用いた入力容量Ｃｉｓｓの急速充電を始めることができる。
【０２０３】
従って、スイッチ素子２０のターンオン直後にトランジスタＱ１をオンしていた第１０
実施形態（図２５）と比べて、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）がオン閾値電圧Ｖｔｈからプラトー電圧Ｖｐに上昇するまでの所要時間を短縮することができるので、ターンオン時のスイッチング損失をより効果的に抑制することが可能となる。
【０２０４】
なお、トランジスタＱ１のオンタイミングは、時刻ｔ４２ちょうどに合わせなくても、ある程度の効果を見込むことができる。
【０２０５】
その後、コンデンサＣｇの充電が進み、Ｖｇｓ＝ＶＣＣになると、ダイオードＤ１が順バイアスとなり、再び、図３６の実線矢印で示した電流経路（Ｖ３→Ｑ３→Ｄ１→Ｒｉｎ→Ｍ１→ＧＮＤ）に電流が流れ始める。従って、これ以降の期間には、第３電圧Ｖ３（＝ＶＣＣ）を用いて入力容量Ｃｉｓｓの充電が継続される。
【０２０６】
そして、最終的にゲート電流Ｉｇが流れなくなると、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）が第３電圧Ｖ３（＝ＶＣＣ）に固定される。このとき、Ｖｃｇ＝αとなる。これらの点については、先出の第１０実施形態（図２５）と何ら変わらない。
【０２０７】
＜第１３実施形態＞
図３８は、ゲート駆動回路の第１３実施形態を示す等価回路図である。本実施形態のゲート駆動回路１０は、第１０実施形態（図２５）をベースとしつつ、スイッチ素子２０のターンオフ時において、トランジスタＱ２のオンタイミングがトランジスタＱ４のオンタイミングに対して遅延されており、かつ、スイッチ素子２０のターンオン時において、トランジスタＱ１のオンタイミングがトランジスタＱ３のオンタイミングに対して遅延されている。すなわち、本実施形態は、先の第１１実施形態（図３２）と第１２実施形態（図３５）の組み合わせに相当する。このような構成であれば、ターンオン時とターンオフ時双方のスイッチング損失をより効果的に抑制することが可能となる。
【０２０８】
＜第１４実施形態＞
図３９は、ゲート駆動回路の第１４実施形態を示す等価回路図である。本実施形態のゲート駆動回路１０は、第１０実施形態（図２５）をベースとしつつ、各電圧Ｖ１〜Ｖ４の設定値が変更されている。
【０２０９】
より具体的に述べると、先出の第１０実施形態では、第１電圧Ｖ１（＝ＶＣＣ＋α）が第３電圧Ｖ３（＝ＶＣＣ）よりも高く、かつ、第２電圧Ｖ２（＝ＶＥＥ）が第４電圧Ｖ４（＝ＶＥＥ）と等しいように、各電圧Ｖ１〜Ｖ４が設定されていた。
【０２１０】
これに対して、本実施形態では、第２電圧Ｖ２（＝ＶＥＥ−β）が第４電圧Ｖ４（＝ＶＥＥ）よりも低く、かつ、第１電圧Ｖ１（＝ＶＣＣ）が第３電圧Ｖ３（＝ＶＣＣ）と等しいように、各電圧Ｖ１〜Ｖ４が設定されている。
【０２１１】
なお、第４電圧Ｖ４（＝ＶＥＥ）は、第２電圧Ｖ２（＝ＶＥＥ−β）から生成するとよい。その際、直流電圧変換手段としては、レギュレータを用いてもよいし、より簡易な抵抗分圧回路や容量分圧回路を用いてもよい。
【０２１２】
本実施形態のゲート駆動回路１０では、スイッチ素子２０のターンオフ時において、第２電圧Ｖ２（＝ＶＥＥ−β）を用いた入力容量Ｃｉｓｓの急速放電が行われる。また、このとき、コンデンサＣｇには充電電圧Ｖｃｇ（＝β）が蓄えられる。一方、スイッチ素子２０のターンオン時には、コンデンサＣｇに蓄えられた充電電圧Ｖｃｇ（＝β）を用いて入力容量Ｃｉｓｓの急速充電が行われる。従って、例えば、β＝αとなるように、各電圧Ｖ１〜Ｖ４を設定しておくことにより、先の第１０実施形態と同様の作用・効果を享受することが可能となる。
【０２１３】
また、本実施形態では、第１０実施形態（図２５）をベースとしたが、第１１実施形態（図３２）、第１２実施形態（図３５）、若しくは、第１３実施形態（図３８）に倣い、トランジスタＱ１及びＱ２のオンタイミングに遅延を与えても構わない。
【０２１４】
＜第１５実施形態＞
図４０は、ゲート駆動回路の第１５実施形態を示す等価回路図である。本実施形態のゲート駆動回路１０は、第１０実施形態（図２５）をベースとしつつ、各電圧Ｖ１〜Ｖ４の設定値が変更されている。具体的に述べると、本実施形態では、第１電圧Ｖ１（＝ＶＣＣ＋α）が第３電圧Ｖ３（＝ＶＣＣ）よりも高く、かつ、第２電圧Ｖ２（＝ＶＥＥ−β）が第４電圧Ｖ４（＝ＶＥＥ）よりも低いように、各電圧Ｖ１〜Ｖ４が設定されている。すなわち、本実施形態は、先出の第１０実施形態（図２５）と第１４実施形態（図３９）との組み合わせに相当する。
【０２１５】
本実施形態を採用した場合、スイッチ素子２０のターンオン時には、電圧（ＶＣＣ＋α＋β）を用いた急速充電が行われ、スイッチ素子２０のターンオフ時には、電圧（ＶＥＥ−α−β）を用いた急速放電が行われる。従って、α及びβを適宜設定しておくことにより、先述と同様の作用・効果を享受することが可能となる。
【０２１６】
また、本実施形態では、第１０実施形態（図２５）をベースとしたが、第１１実施形態（図３２）、第１２実施形態（図３５）、若しくは、第１３実施形態（図３８）に倣い、トランジスタＱ１及びＱ２のオンタイミングに遅延を与えても構わない。
【０２１７】
＜第１６実施形態＞
図４１は、ゲート駆動回路の第１６実施形態を示す等価回路図である。本実施形態のゲート駆動回路１０は、第１０実施形態（図２５）をベースとしつつ、スイッチ素子２０のゲート・ソース間に接続された抵抗Ｒｇｓをさらに有する。このような構成とすることにより、スイッチ素子２０のゲートをプルダウンすることができるので、スイッチ素子２０を確実にオフさせることが可能となる。
【０２１８】
また、本実施形態では、第１０実施形態（図２５）をベースとしたが、第１１〜第１５実施形態（図３２、図３５、図３８、図３９、または、図４０）のいずれをベースとしても構わない。
【０２１９】
＜スイッチモジュール＞
次に、これまでに説明してきたゲート駆動回路１０とスイッチ素子２０を用いたスイッチモジュールについて考察する。
【０２２０】
図４２は、スイッチモジュールの第１構成例を示す図である。本構成例のスイッチモジュールにおいて、ゲート駆動回路１０は、トランジスタＱ１〜Ｑ４とダイオードＤ１及びＤ２を集積化した半導体装置として理解することができる。従って、本図の説明では、便宜上、ゲート駆動回路１０を「半導体装置１０」と呼ぶ。
【０２２１】
半導体装置１０は、トランジスタＱ１及びＱ２それぞれのドレインが共通接続される外部端子Ｔ１１と、ダイオードＤ１のカソードとダイオードＤ２のアノードが共通接続される外部端子Ｔ１２と、を有する。
【０２２２】
なお、半導体装置１０をチップとして理解する場合には、外部端子Ｔ１１及びＴ１２をパッドとして理解すればよい。一方、半導体装置１０をパッケージとして理解する場合には、外部端子Ｔ１１及びＴ１２をリードピンとして理解すればよい。
【０２２３】
そして、本構成例のスイッチモジュールは、半導体装置１０と、外部端子Ｔ１１及びＴ１２相互間に接続されたコンデンサＣｇと、ゲートが外部端子Ｔ１２に接続されたスイッチ素子２０と、を有する。
【０２２４】
このような構成とすることにより、半導体装置１０の外部端子数を最小限に抑えつつ、コンデンサＣｇを外付けとし、その容量値を任意に選定することが可能となる。
【０２２５】
図４３は、スイッチモジュールの第２構成例を示す図である。本構成例のスイッチモジュールにおいても、ゲート駆動回路１０は、トランジスタＱ１〜Ｑ４とダイオードＤ１及びＤ２を集積化した半導体装置として理解することができる。従って、本図の説明でも、便宜上、ゲート駆動回路１０を「半導体装置１０」と呼ぶ。
【０２２６】
半導体装置１０は、トランジスタＱ１及びＱ２それぞれのドレインが共通接続される外部端子Ｔ２１と、ダイオードＤ１のカソードが接続される外部端子Ｔ２２と、ダイオードＤ２のアノードが接続される外部端子Ｔ２３と、を有する。
【０２２７】
なお、半導体装置１０をチップとして理解する場合には、外部端子Ｔ２１，Ｔ２２及びＴ２３をパッドとして理解すればよい。一方、半導体装置１０をパッケージとして理解する場合には、外部端子Ｔ２１，Ｔ２２及びＴ２３をリードピンとして理解すればよい。
【０２２８】
そして、本構成例のスイッチモジュールは、半導体装置１０と、第１端が外部端子Ｔ２１に接続されたコンデンサＣｇと、第１端が外部端子Ｔ２２に接続された抵抗Ｒ１と、第１端が外部端子Ｔ２３に接続された抵抗Ｒ２と、コンデンサＣｇと抵抗Ｒ１及びＲ２それぞれの第２端にゲートが共通接続されたスイッチ素子２０と、を有する。
【０２２９】
このような構成とすることにより、コンデンサＣｇを外付けするだけでなく、ダイオードＤ１及びＤ２には、それぞれと直列に、抵抗Ｒ１及びＲ２を外付けすることができる。
【０２３０】
＜ＤＣ／ＤＣコンバータ＞
次に、これまでに説明してきたゲート駆動回路１０とスイッチ素子２０を用いたＤＣ／ＤＣコンバータについて考察する。
【０２３１】
図４４は、ＤＣ／ＤＣコンバータへの適用例を示す図である。本構成例のＤＣ／ＤＣコンバータ１００は、スイッチ出力段１１０と、ドライバ１２０と、コントローラ１３０とを有する。
【０２３２】
スイッチ出力段１１０は、Ｎチャネル型ＭＯＳ電界効果トランジスタ１１１と、同じくＮチャネル型ＭＯＳ電界効果トランジスタ１１２と、インダクタ１１３と、コンデンサ１１４と、抵抗１１５及び１１６と、を含み、入力電圧Ｖｉｎを降圧して所望の出力電圧Ｖｏｕｔを生成する。
【０２３３】
トランジスタ１１１のドレインは、入力電圧Ｖｉｎの入力端に接続されている。トランジスタ１１１のソースとトランジスタ１１２のドレインは、互いに接続されており、その接続ノードは、スイッチ電圧Ｖｓｗの出力端として、インダクタ１１３の第１端に接続されている。トランジスタ１１２のソースは、接地端に接続されている。インダクタ１１３の第２端とコンデンサ１１４の第１端は、いずれも出力電圧Ｖｏｕｔの出力端に接続されている。抵抗１１５及び１１６は、出力電圧Ｖｏｕｔの出力端と接地端との間に直列接続されており、相互間の接続ノードから出力される帰還電圧Ｖｆｂ（＝出力電圧Ｖｏｕｔの分圧電圧）は、コントローラ１３０に帰還入力されている。
【０２３４】
トランジスタ１１１は、ドライバ１２０（上側ドライバ１２１）から入力される上側ゲート信号ＧＨに応じてオン／オフされる上側スイッチ素子（＝出力スイッチ素子）として機能する。より具体的に述べると、トランジスタ１１１は、上側ゲート信号ＧＨがハイレベルであるときにオンし、上側ゲート信号ＧＨがローレベルであるときにオフする。
【０２３５】
一方、トランジスタ１１２は、ドライバ１２０（下側ドライバ１２２）から入力される下側ゲート信号ＧＬに応じてオン／オフされる下側スイッチ素子（＝同期整流素子）として機能する。より具体的に述べると、トランジスタ１１２は、下側ゲート信号ＧＬがハイレベルであるときにオンし、下側ゲート信号ＧＬがローレベルであるときにオフする。
【０２３６】
なお、本図では、スイッチ出力段１１０を降圧型としたが、昇圧型や昇降圧型としても構わない。また、同期整流方式に限らず、ダイオード整流方式としても構わない。また、上側スイッチ素子としてＰチャネル型ＭＯＳ電界効果トランジスタを用いても構わない。また、スイッチ素子は、ＭＯＳ電界効果トランジスタに限定されるものではない。
【０２３７】
ドライバ１２０は、上側ドライバ１２１と下側ドライバ１２２を含む。上側ドライバ１２１は、コントローラ１３０から入力される上側制御信号ＳＨに応じて上側ゲート信号ＧＨを生成することにより、トランジスタ１１１を駆動する。下側ドライバ１２２は、コントローラ１３０から入力される下側制御信号ＳＬに応じて下側ゲート信号ＧＬを生成することにより、トランジスタ１１２を駆動する。
【０２３８】
なお、これまでに説明してきたゲート駆動回路１０は、上側ドライバ１２１と下側ドライバ１２２のいずれにも適用することが可能である（詳細については後述）。
【０２３９】
コントローラ１３０は、帰還電圧Ｖｆｂの帰還入力を受け付けて、出力電圧Ｖｏｕｔがその目標値と一致するように、上側制御信号ＳＨと下側制御信号ＳＬを生成することにより、ドライバ１２０（＝上側ドライバ１２１と下側ドライバ１２２の双方）を制御する。なお、コントローラ１３０では、ＭＣＵ［micro controller unit］などを用いたデジタ
ル帰還制御を行ってもよいし、或いは、エラーアンプやＰＷＭコンパレータなどを用いたアナログ帰還制御を行ってもよい。
【０２４０】
図４５は、ドライバ１２０の一構成例を示す図である。本図のドライバ１２０では、上側ドライバ１２１及び下側ドライバ１２２として、いずれも第１０実施形態（図２５）のゲート駆動回路１０が適用されている。
【０２４１】
すなわち、上側ドライバ１２１は、トランジスタＱ１Ｈ〜Ｑ４Ｈと、コンデンサＣｇＨと、ダイオードＤ１Ｈ及びＤ２Ｈを含み、制御信号ＳＨ（＝制御信号Ｓ１Ｈ及びＳ２Ｈ）の入力を受けてゲート信号ＧＨを生成する。
【０２４２】
また、上記と同じく、下側ドライバ１２２は、トランジスタＱ１Ｌ〜Ｑ４Ｌと、コンデンサＣｇＬと、ダイオードＤ１Ｌ及びＤ２Ｌを含み、制御信号ＳＬ（＝制御信号Ｓ１Ｌ及びＳ２Ｌ）の入力を受けてゲート信号ＧＬを生成する。
【０２４３】
なお、上記したトランジスタＱ１Ｈ〜Ｑ４Ｈ及びＱ１Ｌ〜Ｑ４Ｌ、コンデンサＣｇＨ及びＣｇＬ、ダイオードＤ１Ｈ及びＤ２Ｈ並びにＤ１Ｌ及びＤ２Ｌ、並びに、制御信号Ｓ１Ｈ及びＳ２Ｈ並びにＳ１Ｌ及びＳ２Ｌは、それぞれ、図２５のトランジスタＱ１〜Ｑ４、コンデンサＣｇ、ダイオードＤ１及びＤ２、並びに、制御信号Ｓ１及びＳ２に対応する。そのため、それぞれの回路構成や動作については、重複した説明を割愛する。
【０２４４】
さらに、上側ドライバ１２１では、各電圧Ｖ１〜Ｖ４を生成する手段として、電圧源Ｅ１Ｈ及びＥ２ＨとレギュレータＲＥＧＨが明示されている。電圧源Ｅ１Ｈは、Ｖｓｗ基準の第１電圧Ｖ１（＝ＶＣＣ＋α）を生成する。電圧源Ｅ２Ｈは、Ｖｓｗ基準の第２電圧Ｖ２及び第４電圧Ｖ４（いずれもＶＥＥ）を生成する。レギュレータＲＥＧＨは、第１電圧Ｖ１（＝ＶＣＣ＋α）からＶｓｗ基準の第３電圧Ｖ３（＝ＶＣＣ）を生成する。
【０２４５】
同様に、下側ドライバ１２２では、各電圧Ｖ１〜Ｖ４を生成する手段として、電圧源Ｅ１Ｌ及びＥ２ＬとレギュレータＲＥＧＬが明示されている。電圧源Ｅ１Ｌは、ＧＮＤ基準の第１電圧Ｖ１（＝ＶＣＣ＋α）を生成する。電圧源Ｅ２Ｌは、ＧＮＤ基準の第２電圧Ｖ２及び第４電圧Ｖ４（いずれもＶＥＥ）を生成する。レギュレータＲＥＧＬは、第１電圧Ｖ１（＝ＶＣＣ＋α）からＧＮＤ基準の第３電圧Ｖ３（＝ＶＣＣ）を生成する。
【０２４６】
また、上側スイッチ素子１１１及び下側スイッチ素子１１２についても、先の図２５に倣い、それぞれ、トランジスタＭ１Ｈ及びＭ１Ｌと内部ゲート抵抗ＲｉｎＨ及びＲｉｎＬを含む等価回路として描写されている。
【０２４７】
なお、本図では、第１０実施形態（図２５）をベースとしたが、第１１〜第１６実施形態（図３２、図３５、図３８、図３９、図４０、または、図４１）のいずれをベースとしても構わない。
【０２４８】
例えば、第１１実施形態（図３２）に倣い、トランジスタＱ２Ｈ及びＱ２ＬのオンタイミングをトランジスタＱ４Ｈ及びＱ４Ｌのオンタイミングに対して遅らせる場合には、コントローラ１３０から入力される制御信号Ｓ２Ｈ及びＳ２Ｌの立上りタイミングだけを遅らせる遅延回路をトランジスタＱ２Ｈ及びＱ２Ｌのゲート前段に挿入すればよい。
【０２４９】
＜変形例＞
また、上記の第１０〜第１６実施形態では、終始一貫して４つのトランジスタＱ１〜Ｑ４を有する構成を例に挙げたが、素子数の削減を優先するのであれば、例えば、第１０実施形態（図２５）からトランジスタＱ４とダイオードＤ２を割愛したり、第１４実施形態（図３９）からトランジスタＱ３とダイオードＤ１を割愛したりすることも可能である。
【０２５０】
また、スイッチ素子２０のゲート駆動動作に支障を来さない限り、後半の第１０〜第１６実施形態に、前半の第１〜第９実施形態で挙げた構成要素（放電用の抵抗など）を適宜組み込むことも任意である。
【０２５１】
＜その他の変形例＞
また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【０２５２】
本発明は、例えばＳｉＣなどにより構成されるトランジスタを駆動するゲート駆動回路に利用することができる。また、本明細書中に開示されているゲート駆動回路は、例えば、スイッチング電源やモータドライバなどのスイッチ素子を駆動する手段として用いられるものであり、民生機器や産業機械などの様々な分野で広く利用することが可能である。
【符号の説明】
【０２５３】
１，１０１，１０２，１０３  ゲート駆動回路
２  トランジスタ
３  制御部
Ｌ  インダクタ
Ｃ１，Ｃ２  コンデンサ
Ｑ１ａ，Ｑ１ｂ，Ｑ２，Ｑ３  トランジスタ
Ｄ２０，Ｄ３０，Ｄ４０，Ｄ５０  ダイオード
Ｅ  電源
Ｒｇ  内部ゲート抵抗
Ｃｉｓｓ  入力容量
１０    ゲート駆動回路（半導体装置）
２０    スイッチ素子
１００    ＤＣ／ＤＣコンバータ
１１０    スイッチ出力段
１１１    Ｎチャネル型ＭＯＳ電界効果トランジスタ（上側スイッチ素子）
１１２    Ｎチャネル型ＭＯＳ電界効果トランジスタ（下側スイッチ素子）
１１３    インダクタ
１１４    コンデンサ
１１５、１１６    抵抗
１２０    ドライバ
１２１    上側ドライバ（ゲート駆動回路）
１２２    下側ドライバ（ゲート駆動回路）
１３０    コントローラ
ＢＤ    ボディダイオード
Ｃｇ、ＣｇＨ、ＣｇＬ、Ｃｇ２    コンデンサ
Ｃｇｄ    ゲート・ドレイン間寄生容量
Ｃｇｓ    ゲート・ソース間寄生容量
Ｄ１、Ｄ１Ｈ、Ｄ１Ｌ    ダイオード
Ｄ２、Ｄ２Ｈ、Ｄ２Ｌ    ダイオード
ＤＣＨＧ１、ＤＣＨＧ２    放電部
ＤＲＶ１、ＤＲＶ２    駆動部
Ｅ１Ｈ、Ｅ１Ｌ    電圧源
Ｅ２Ｈ、Ｅ２Ｌ    電圧源
Ｍ１、Ｍ１Ｈ、Ｍ１Ｌ    Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｑ１、Ｑ１Ｈ、Ｑ１Ｌ    Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｑ２、Ｑ２Ｈ、Ｑ２Ｌ    Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｑ３、Ｑ３Ｈ、Ｑ３Ｌ    Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｑ４、Ｑ４Ｈ、Ｑ４Ｌ    Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｒ１、Ｒ２    抵抗
ＲＥＧＨ、ＲＥＧＬ    レギュレータ
Ｒｇ（ｏｎ）    外付けゲート抵抗
Ｒｉｎ、ＲｉｎＨ、ＲｉｎＬ    内部ゲート抵抗
Ｒｇ、Ｒｇｓ、Ｒｇ２    抵抗
ＳＷ、ＳＷ１、ＳＷ２    スイッチ
Ｔ１１、Ｔ１２、Ｔ２１、Ｔ２２、Ｔ２３    外部端子
Ｖ１、Ｖ２、Ｖ３、Ｖ４    ゲート駆動電圧源
Ｓ１、Ｓ１Ｈ、Ｓ１Ｈ    制御信号
Ｓ２、Ｓ２Ｈ、Ｓ２Ｌ    制御信号
ＳＨ、ＳＬ    制御信号
ＧＨ    上側ゲート信号
ＧＬ    下側ゲート信号
Ｖｉｎ    入力電圧
Ｖｏｕｔ    出力電圧
Ｖｓｗ    スイッチ電圧
【図１】
2020162413.tif 000003
【図２】
2020162413.tif 000004
【図３】
2020162413.tif 000005
【図４Ａ】
2020162413.tif 000006
【図４Ｂ】
2020162413.tif 000007
【図４Ｃ】
2020162413.tif 000008
【図４Ｄ】
2020162413.tif 000009
【図５Ａ】
2020162413.tif 000010
【図５Ｂ】
2020162413.tif 000011
【図５Ｃ】
2020162413.tif 000012
【図５Ｄ】
2020162413.tif 000013
【図６】
2020162413.tif 000014
【図７】
2020162413.tif 000015
【図８】
2020162413.tif 000016
【図９】
2020162413.tif 000017
【図１０】
2020162413.tif 000018
【図１１】
2020162413.tif 000019
【図１２】
2020162413.tif 000020
【図１３】
2020162413.tif 000021
【図１４】
2020162413.tif 000022
【図１５】
2020162413.tif 000023
【図１６】
2020162413.tif 000024
【図１７】
2020162413.tif 000025
【図１８】
2020162413.tif 000026
【図１９】
2020162413.tif 000027
【図２０】
2020162413.tif 000028
【図２１】
2020162413.tif 000029
【図２２】
2020162413.tif 000030
【図２３】
2020162413.tif 000031
【図２４】
2020162413.tif 000032
【図２５】
2020162413.tif 000033
【図２６】
2020162413.tif 000034
【図２７】
2020162413.tif 000035
【図２８】
2020162413.tif 000036
【図２９】
2020162413.tif 000037
【図３０】
2020162413.tif 000038
【図３１Ａ】
2020162413.tif 000039
【図３１Ｂ】
2020162413.tif 000040
【図３２】
2020162413.tif 000041
【図３３】
2020162413.tif 000042
【図３４】
2020162413.tif 000043
【図３５】
2020162413.tif 000044
【図３６】
2020162413.tif 000045
【図３７】
2020162413.tif 000046
【図３８】
2020162413.tif 000047
【図３９】
2020162413.tif 000048
【図４０】
2020162413.tif 000049
【図４１】
2020162413.tif 000050
【図４２】
2020162413.tif 000051
【図４３】
2020162413.tif 000052
【図４４】
2020162413.tif 000053
【図４５】
2020162413.tif 000054