(57)【要約】【課題】ハイサイドトランジスタの誤動作を防止可能な駆動回路を提供する。【解決手段】ＵＶＬＯ回路４４０は、ブートストラップ電圧ＶＢとスイッチングラインの電圧ＶＳの差分ΔＶが、しきい値ＶＵＶＬＯより低いとき、異常検出（ＵＶＬＯ）信号をアサートする。ラッチ回路４１４Ａは、第１トランジスタＭ２１〜第５トランジスタＭ２５を備える。第５トランジスタＭ２５は、第１トランジスタＭ２１と並列に接続され、ＵＶＬＯ信号がアサートされるとき、オン状態となる。【選択図】図４
2020162249.tif 000002
【特許請求の範囲】
【請求項１】
ソース、エミッタがスイッチングラインと接続されるＮチャンネルまたはＮＰＮ型のハイサイドトランジスタの駆動回路であって、
入力信号を差動信号に変換するオープンドレイン型の差動変換回路と、前記差動変換回路の差動出力をトリガとして状態遷移するラッチ回路と、を含むレベルシフト回路と、
前記レベルシフト回路の出力に応じて、前記ハイサイドトランジスタを駆動するドライバと、
ブートストラップラインに、前記スイッチングラインより所定電圧高いブートストラップ電圧を発生させるブートストラップ回路と、
前記ブートストラップ電圧と前記スイッチングラインの電圧の差分が、しきい値より低いとき、異常検出信号をアサートする低電圧検出回路と、
を備え、
前記ラッチ回路は、
それぞれのソースが前記ブートストラップラインと接続され、互いのゲートとドレインがクロスカップルされるＰチャンネルの第１トランジスタおよび第２トランジスタと、
ソースが前記第１トランジスタのドレインと接続され、ドレインが前記差動変換回路の第１出力と接続され、ゲートに前記スイッチングラインの電圧が印加される第３トランジスタと、
ソースが前記第２トランジスタのドレインと接続され、ドレインが前記差動変換回路の第２出力と接続され、ゲートに前記スイッチングラインの電圧が印加される第４トランジスタと、
前記第１トランジスタと並列に接続され、前記異常検出信号がアサートされるとき、オン状態となるＰチャンネルの第５トランジスタと、
を備えることを特徴とする駆動回路。
【請求項２】
前記ラッチ回路は、前記異常検出信号がアサートされるとき、前記第３トランジスタが強制的にオフとなるように構成されることを特徴とする請求項１に記載の駆動回路。
【請求項３】
前記ラッチ回路は、前記異常検出信号がアサートされるとき、前記第３トランジスタと前記第４トランジスタが強制的にオフとなるように構成されることを特徴とする請求項１に記載の駆動回路。
【請求項４】
前記異常検出信号のアサートはローであり、前記ラッチ回路は、前記異常検出信号を反転し、前記第３トランジスタのゲートに印加するインバータを含むことを特徴とする請求項２または３に記載の駆動回路。
【請求項５】
前記ラッチ回路は、前記第４トランジスタと並列に接続され、前記異常検出信号がアサートされるとき、オン状態となる第６トランジスタをさらに備えることを特徴とする請求項１から４のいずれかに記載の駆動回路。
【請求項６】
前記第１トランジスタのドレインまたは前記第２トランジスタのドレインの一方と、前記異常検出信号を論理合成した信号を、前記ドライバに出力するロジック回路をさらに備えることを特徴とする請求項１から５のいずれかに記載の駆動回路。
【請求項７】
ソース、エミッタがスイッチングラインと接続されるＮチャンネルまたはＮＰＮ型のハイサイドトランジスタの駆動回路であって、
入力信号を差動信号に変換するオープンドレイン型の差動変換回路と、前記差動変換回路の差動出力をトリガとして状態遷移するラッチ回路と、を含むレベルシフト回路と、
前記レベルシフト回路の出力に応じて、前記ハイサイドトランジスタを駆動するドライバと、
ブートストラップラインに、前記スイッチングラインより所定電圧高いブートストラップ電圧を発生させるブートストラップ回路と、
前記ブートストラップ電圧と前記スイッチングラインの電圧の差分が、しきい値より低いとき、異常検出信号をアサートする低電圧検出回路と、
を備え、
前記ラッチ回路は、
それぞれのソースが前記ブートストラップラインと接続され、互いのゲートとドレインがクロスカップルされるＰチャンネルの第１トランジスタおよび第２トランジスタと、
ソースが前記第１トランジスタのドレインと接続され、ドレインが前記差動変換回路の第１出力と接続され、ゲートに前記スイッチングラインの電圧が印加される第３トランジスタと、
ソースが前記第２トランジスタのドレインと接続され、ドレインが前記差動変換回路の第２出力と接続され、ゲートに前記スイッチングラインの電圧が印加される第４トランジスタと、
前記第４トランジスタと並列に接続され、前記異常検出信号がアサートされるとき、オン状態となる第６トランジスタと、
を備えることを特徴とする駆動回路。
【請求項８】
前記ラッチ回路は、前記異常検出信号がアサートされるとき、前記第３トランジスタが強制的にオフとなるように構成されることを特徴とする請求項７に記載の駆動回路。
【請求項９】
前記ラッチ回路は、前記異常検出信号がアサートされるとき、前記第３トランジスタと前記第４トランジスタが強制的にオフとなるように構成されることを特徴とする請求項７に記載の駆動回路。
【請求項１０】
前記異常検出信号のアサートはローであり、前記ラッチ回路は、前記異常検出信号を反転し、前記第３トランジスタのゲートに印加するインバータを含むことを特徴とする請求項８または９に記載の駆動回路。
【請求項１１】
前記第１トランジスタのドレインまたは前記第２トランジスタのドレインの一方と、前記異常検出信号を論理合成した信号を、前記ドライバに出力するロジック回路をさらに備えることを特徴とする請求項７から１０のいずれかに記載の駆動回路。
【請求項１２】
ソース、エミッタがスイッチングラインと接続されるＮチャンネルまたはＮＰＮ型のハイサイドトランジスタの駆動回路であって、
入力信号を差動信号に変換するオープンドレイン型の差動変換回路と、前記差動変換回路の差動出力をトリガとして状態遷移するラッチ回路と、を含むレベルシフト回路と、
前記レベルシフト回路の出力に応じて、前記ハイサイドトランジスタを駆動するドライバと、
ブートストラップラインに、前記スイッチングラインより所定電圧高いブートストラップ電圧を発生させるブートストラップ回路と、
前記ブートストラップ電圧と前記スイッチングラインの電圧の差分が、しきい値より低いとき、異常検出信号をアサートする低電圧検出回路と、
を備え、
前記ラッチ回路は、
それぞれのソースが前記ブートストラップラインと接続され、互いのゲートとドレインがクロスカップルされるＰチャンネルの第１トランジスタおよび第２トランジスタと、
ソースが前記第１トランジスタのドレインと接続され、ドレインが前記差動変換回路の第１出力と接続され、ゲートに前記スイッチングラインの電圧が印加される第３トランジスタと、
ソースが前記第２トランジスタのドレインと接続され、ドレインが前記差動変換回路の第２出力と接続され、ゲートに前記スイッチングラインの電圧が印加される第４トランジスタと、
を含み、前記異常検出信号がアサートされると、前記第３トランジスタと前記第４トランジスタの少なくとも一方がオフするように構成されることを特徴とする駆動回路。
【請求項１３】
ひとつの半導体基板に一体集積化されることを特徴とする請求項１から１２のいずれかに記載の駆動回路。
【請求項１４】
ＤＣ／ＤＣコンバータの制御回路であって、
前記ＤＣ／ＤＣコンバータまたはその負荷が目標とする状態に近づくようにパルス信号を生成するパルス発生器と、
前記パルス信号を入力として受け、ハイサイドトランジスタを駆動する請求項１から１３のいずれかに記載の駆動回路と、
を備えることを特徴とする制御回路。
【請求項１５】
請求項１４に記載の制御回路を備えることを特徴とするＤＣ／ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ハイサイドトランジスタの駆動回路（ハイサイドドライバ）に関する。
【背景技術】
【０００２】
ＤＣ／ＤＣコンバータ、ＡＣ／ＤＣコンバータ、モータドライバ、インバータ回路は、直流電圧を受け、矩形電圧あるいは交流電圧を発生するスイッチング回路を備える。図１は、スイッチング回路の回路図である。スイッチング回路２Ｒは、パワートランジスタであるハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬと、ハイサイドドライバ１２およびローサイドドライバ１４と、コントローラ１６と、を備える。ハイサイドドライバ１２およびローサイドドライバ１４は、コントローラ１６からのパルス信号ＳＨ，ＳＬに応じて、ハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬを駆動する。これにより、スイッチングライン２０にスイッチング電圧ＶＳが発生する。スイッチング電圧ＶＳは、入力電圧ＶＩＮと接地電圧０Ｖの間をスイングする。
【０００３】
高電圧アプリケーションや大電流アプリケーションでは、ハイサイドトランジスタＭＨとして、オン抵抗が小さいＮチャンネルあるいはＮＰＮ型のトランジスタが用いられる。ハイサイドトランジスタＭＨをオンするためには、ハイサイドトランジスタＭＨのゲートソース間に、しきい値電圧ＶＧＳ（ｔｈ）を超えるゲート電圧を印加する必要がある。ハイサイドトランジスタＭＨのソース電圧は、入力電圧ＶＩＮまで上昇するから、入力電圧ＶＩＮより高いゲート電圧を生成するためにブートストラップ回路が設けられる。ブートストラップ回路は、スイッチングＶＳよりもＶＣＣだけ高い電圧ＶＢ＝ＶＳ＋ＶＣＣを生成し、ハイサイドドライバ１２に供給する。
【０００４】
図２は、本発明者が検討したハイサイドドライバ１００Ｒの回路図である。ハイサイドドライバ１００Ｒは、レベルシフト回路１１０Ｒ、ドライバ１２０、ブートストラップ回路１３０、ＵＶＬＯ（Under Voltage Lock Out）回路１４０を備える。
【０００５】
ブートストラップ回路１３０は、ダイオードＤ１１とキャパシタＣ１１を含み、ブートストラップライン１０４に、ＶＳ＋ＶＣＣとなるブートストラップ電圧ＶＢを発生させる。
【０００６】
レベルシフト回路１１０Ｒは、ＶＣＣと０Ｖの間でスイングする入力信号ＳＨを、ＶＢとＶＳの間でスイッチングする信号ＬＶＳＦＴ＿ＯＵＴにレベルシフトする。レベルシフト回路１１０Ｒは、差動変換回路１１２およびラッチ回路１１４を備える。差動変換回路１１２は、オープンドレイン形式であり入力信号ＳＨを差動信号Ｓｐ，Ｓｎに変換する。ラッチ回路１１４は、差動変換回路１１２の差動出力Ｓｐ，Ｓｎをトリガとして状態遷移する。
【０００７】
ドライバ１２０は、レベルシフト回路１１０の出力ＬＶＳＦＴ＿ＯＵＴに応じて、ハイサイドトランジスタＭＨを駆動する。ドライバ１２０の上側電源端子１２１は、ブートストラップライン１０４と接続されており、ブートストラップ電圧ＶＢが供給され、ドライバ１２０の下側電源端子１２２は、スイッチングライン１０２と接続されており、スイッチング電圧ＶＳが供給される。
【０００８】
ブートストラップ電圧ＶＢとスイッチング電圧ＶＳの電位差が、ハイサイドトランジスタＭＨのしきい値電圧ＶＧＳ（ｔｈ）より小さくなると、ハイサイドトランジスタＭＨをターンオンできなくなる。そこでＵＶＬＯ回路１４０は、ブートストラップ電圧ＶＢとスイッチング電圧ＶＳの電位差ΔＶを監視し、電位差ΔＶが所定のしきい値ＶＵＶＬＯより低いとき、異常検出信号（ＵＶＬＯ信号）をアサート（たとえばロー）する。
【０００９】
ロジック回路１１６は、レベルシフト後の駆動信号ＬＶＳＦＴ＿ＯＵＴと、ＵＶＬＯ信号を論理合成し、出力信号ＯＵＴをドライバ１２０に供給する。これにより、ＵＶＬＯ信号がアサートされるとき、ロジック回路１１６の出力ＯＵＴはローに固定され、ハイサイドトランジスタＭＨのゲート電圧ＶＧＨもロー（ＶＳ）となり、ハイサイドトランジスタＭＨがオフに固定される。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１２−７０３３３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明者は、図２のハイサイドドライバ１００Ｒについて検討した結果、以下の課題を認識するに至った。図３は、図２のハイサイドドライバ１００Ｒの問題を説明する波形図である。ここでは理解の容易化のため、各電圧波形の基準をＶＳにとる。
【００１２】
下側の電源電圧ＶＣＣが低くなると、差動変換回路１１２の入力レベルが確定せずに、差動変換回路１１２の状態、すなわち差動信号Ｓｐ，Ｓｎが不定（両方ともハイインピーダンス）となる。図３は、この状況において、電位差ΔＶ＝ＶＢ−ＶＳが０Ｖから５Ｖに上昇したときの動作を示す。なお図３の波形図は、問題点を説明するための図であって、実際の動作中に、ΔＶがそのようにスイープされるわけではない。
【００１３】
時刻ｔ０〜ｔ１の間は、ΔＶがしきい値ＶＵＶＬＯより低く、ＵＶＬＯ信号がアサート（ローレベル）されている（ＵＶＬＯ期間）。時刻ｔ１以降は、ΔＶはしきい値ＶＵＶＬＯより高く、ＵＶＬＯ信号はネゲート（ハイレベル）されており、ＵＶＬＯ解除期間である。
【００１４】
ＵＶＬＯ期間ｔ０〜ｔ１の間、差動変換回路１１２およびラッチ回路１１４の状態は不定である。したがって、時刻ｔ３に示すように、ラッチ回路１１４が、ＬＶＳＦＴ＿ＯＵＴがロー（すなわちハイサイドトランジスタＭＨがオン）となる状態に転ぶ可能性がある。ＵＶＬＯ期間の間は、ロジック回路１１６によって出力ＯＵＴがローに固定されるため、ハイサイドトランジスタＭＨはローを維持できる。
【００１５】
ところが、その後、ΔＶが上昇して、時刻ｔ２にＵＶＬＯが解除されると、ロジック回路１１６による出力ＯＵＴのロー固定が解除される。ＵＶＬＯの解除後も、ラッチ回路１１４は、ＬＶＳＦＴ＿ＯＵＴがローに転んだ状態が維持される。ローのＬＶＳＦＴ＿ＯＵＴがロジック回路１１６によって反転され、ハイレベルの出力ＯＵＴがドライバ１２０に入力されると、オンすべきでないハイサイドトランジスタＭＨが誤ってオンする。
【００１６】
本発明は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、ハイサイドトランジスタの誤動作を防止可能な駆動回路の提供にある。
【課題を解決するための手段】
【００１７】
本発明のある態様は、ソース、エミッタがスイッチングラインと接続されるＮチャンネルまたはＮＰＮ型のハイサイドトランジスタの駆動回路に関する。駆動回路は、入力信号を差動信号に変換するオープンドレイン型の差動変換回路と、差動変換回路の差動出力をトリガとして状態遷移するラッチ回路と、を含むレベルシフト回路と、レベルシフト回路の出力に応じて、ハイサイドトランジスタを駆動するドライバと、ブートストラップラインに、スイッチングラインより所定電圧高いブートストラップ電圧を発生させるブートストラップ回路と、ブートストラップ電圧とスイッチングラインの電圧の差分が、しきい値より低いとき、異常検出信号をアサートする低電圧検出回路と、を備える。ラッチ回路は、それぞれのソースがブートストラップラインと接続され、互いのゲートとドレインがクロスカップルされるＰチャンネルの第１トランジスタおよび第２トランジスタと、ソースが第１トランジスタのドレインと接続され、ドレインが差動変換回路の第１出力と接続され、ゲートにスイッチングラインの電圧が印加される第３トランジスタと、ソースが第２トランジスタのドレインと接続され、ドレインが差動変換回路の第２出力と接続され、ゲートにスイッチングラインの電圧が印加される第４トランジスタと、第１トランジスタと並列に接続され、異常検出信号がアサートされるとき、オン状態となるＰチャンネルの第５トランジスタと、を備える。
【００１８】
ブートストラップ電圧が不足している低電圧状態において、第５トランジスタがオンとなることで、第１トランジスタと第３トランジスタの接続ノードの電位を、ハイレベル（ブートストラップラインの電圧）にプルアップされる。これにより、ラッチ回路をハイサイドトランジスタがオフとなる状態に確定しておくことができ、その後、低電圧状態が解除されたときに、ハイサイドトランジスタが誤ってオンとなるのを防止できる。
【００１９】
ラッチ回路は、異常検出信号がアサートされるとき、第３トランジスタが強制的にオフとなるように構成されてもよい。これにより、第３トランジスタと第５トランジスタを含む経路で、貫通電流が流れるのを防止できる。
【００２０】
ラッチ回路は、異常検出信号がアサートされるとき、第３トランジスタと第４トランジスタが強制的にオフとなるように構成されてもよい。
【００２１】
異常検出信号のアサートはローであってもよい。ラッチ回路は、異常検出信号を反転し、第３トランジスタのゲートに印加するインバータを含んでもよい。
【００２２】
ラッチ回路は、第４トランジスタと並列に接続され、異常検出信号がアサートされるとき、オン状態となる第６トランジスタをさらに備えてもよい。これにより低電圧状態において、第２トランジスタと第４トランジスタの接続ノードの電位が、ローレベル（スイッチングラインの電圧）にプルダウンされる。これにより、より強固に、ラッチ回路をハイサイドトランジスタがオフとなる状態に固定できる。
【００２３】
駆動回路は、第１トランジスタのドレインまたは第２トランジスタのドレインの一方と、異常検出信号を論理合成した信号をドライバに出力するロジック回路をさらに備えてもよい。これにより、低電圧状態において、より確実にハイサイドトランジスタをオフに固定することができる。
【００２４】
本発明の別の態様もまた、ソース、エミッタがスイッチングラインと接続されるＮチャンネルまたはＮＰＮ型のハイサイドトランジスタの駆動回路に関する。駆動回路は、入力信号を差動信号に変換するオープンドレイン型の差動変換回路と、差動変換回路の差動出力をトリガとして状態遷移するラッチ回路と、を含むレベルシフト回路と、レベルシフト回路の出力に応じて、ハイサイドトランジスタを駆動するドライバと、ブートストラップラインに、スイッチングラインより所定電圧高いブートストラップ電圧を発生させるブートストラップ回路と、ブートストラップ電圧とスイッチングラインの電圧の差分が、しきい値より低いとき、異常検出信号をアサートする低電圧検出回路と、を備える。ラッチ回路は、それぞれのソースがブートストラップラインと接続され、互いのゲートとドレインがクロスカップルされるＰチャンネルの第１トランジスタおよび第２トランジスタと、ソースが第１トランジスタのドレインと接続され、ドレインが差動変換回路の第１出力と接続され、ゲートにスイッチングラインの電圧が印加される第３トランジスタと、ソースが第２トランジスタのドレインと接続され、ドレインが差動変換回路の第２出力と接続され、ゲートにスイッチングラインの電圧が印加される第４トランジスタと、第４トランジスタと並列に接続され、異常検出信号がアサートされるとき、オン状態となる第６トランジスタと、を備える。
【００２５】
ブートストラップ電圧が不足している低電圧状態において、第６トランジスタがオンとなることで、第２トランジスタと第４トランジスタの接続ノードの電位が、ローレベル（スイッチングラインの電圧）にプルダウンされる。これにより、ラッチ回路をハイサイドトランジスタがオフとなる状態に確定しておくことができ、その後、低電圧状態が解除されたときに、ハイサイドトランジスタが誤ってオンとなるのを防止できる。
【００２６】
ラッチ回路は、異常検出信号がアサートされるとき、第３トランジスタが強制的にオフとなるように構成されてもよい。低電圧状態において、第６トランジスタがオンすると、第１トランジスタがオンとなる。このときに、第３トランジスタを強制的にオフしておくことで、第１トランジスタと第３トランジスタを含む経路で、貫通電流が流れるのを防止できる。
【００２７】
ラッチ回路は、異常検出信号がアサートされるとき、第３トランジスタと第４トランジスタが強制的にオフとなるように構成されてもよい。
【００２８】
異常検出信号のアサートはローであってもよい。ラッチ回路は、異常検出信号を反転し、第３トランジスタのゲートに印加するインバータを含んでもよい。
【００２９】
ラッチ回路は、第１トランジスタのドレインまたは第２トランジスタのドレインの一方と、異常検出信号を論理合成した信号を、ドライバに出力してもよい。
【００３０】
本発明の別の態様は、ＤＣ／ＤＣコンバータの制御回路に関する。制御回路は、ＤＣ／ＤＣコンバータまたはその負荷が目標とする状態に近づくようにパルス信号を生成するパルス発生器と、パルス信号を入力として受け、ハイサイドトランジスタを駆動する駆動回路と、を備えてもよい。
【００３１】
駆動回路は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
【００３２】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００３３】
本発明のある態様によれば、低電圧状態およびそれが解除されたときの誤動作を防止できる。
【図面の簡単な説明】
【００３４】
【図１】スイッチング回路の回路図である。
【図２】本発明者が検討したハイサイドドライバの回路図である。
【図３】図２のハイサイドドライバの問題を説明する波形図である。
【図４】実施例１に係る駆動回路を備えるスイッチング回路の回路図である。
【図５】実施例２に係る駆動回路の回路図である。
【図６】図５の駆動回路の動作波形図である。
【図７】実施例３に係る駆動回路の回路図である。
【図８】実施例４に係る駆動回路の回路図である。
【図９】実施例５に係る駆動回路の回路図である。
【図１０】図１０（ａ）〜（ｄ）は、駆動回路およびスイッチング回路の用途を示す図である。
【発明を実施するための形態】
【００３５】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００３６】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【００３７】
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【００３８】
また、「信号Ａ（電圧、電流）が信号Ｂ（電圧、電流）に応じている」とは、信号Ａが信号Ｂと相関を有することを意味し、具体的には、（i）信号Ａが信号Ｂである場合、（ii）信号Ａが信号Ｂに比例する場合、（iii）信号Ａが信号Ｂをレベルシフトして得られる場合、（iv）信号Ａが信号Ｂを増幅して得られる場合、（v）信号Ａが信号Ｂを反転して得られる場合、（vi）あるいはそれらの任意の組み合わせ、等を意味する。「応じて」の範囲は、信号Ａ、Ｂの種類、用途に応じて定まることが当業者には理解される。
【００３９】
（実施例１）
図４は、実施例１に係る駆動回路４００Ａを備えるスイッチング回路３００の回路図である。スイッチング回路３００は、ハイサイドトランジスタ３０２および駆動回路４００Ａを備える。ハイサイドトランジスタ３０２はＮチャンネルＭＯＳＦＥＴであり、ドレインが入力ライン３０４と接続され、ソースが出力ライン３０６と接続される。
【００４０】
駆動回路４００Ａは、ハイサイドトランジスタ３０２のオン、オフを指示する入力信号ＳＩＮにもとづいてハイサイドトランジスタ３０２を駆動する。たとえば入力信号ＳＩＮのハイレベルはハイサイドトランジスタ３０２のオンを指示するオンレベルであり、ローレベルはハイサイドトランジスタ３０２のオフを指示するオフレベルである。出力ライン３０６の電気的状態は、入力信号ＳＩＮに応じて変化する。出力ライン３０６の電圧をスイッチング電圧ＶＳと称する。
【００４１】
図４では省略しているが、スイッチング回路３００は、ハイサイドトランジスタ３０２に加えて、出力ライン３０６と接地ラインの間に設けられたローサイドトランジスタおよびその駆動回路を備えてもよい。
【００４２】
駆動回路４００Ａは、ＶＢピン、ＶＳピン、ＯＵＴピン、レベルシフト回路４１０、ドライバ４２０、ブートストラップ回路４３０、ＵＶＬＯ回路４４０、ロジック回路４５０を備える。
【００４３】
スイッチングライン４０２はＶＳピンと接続され、ブートストラップライン４０４はＶＢピンと接続される。
【００４４】
レベルシフト回路４１０は、差動変換回路４１２およびラッチ回路４１４Ａを含む。差動変換回路４１２は、オープンドレイン型（オープンコレクタ側を含む）の出力を有し、入力信号ＳＩＮを差動信号Ｓｐ，Ｓｎに変換する。レベルシフト回路４１０の構成は特に限定されないが、たとえばトランジスタＭ１１，Ｍ１２およびインバータ４１３を含む。
【００４５】
差動信号Ｓｐは、入力信号ＳＩＮがハイのときにローとなり、入力信号ＳＩＮがローのときにハイインピーダンスとなる。また差動信号Ｓｎは、入力信号ＳＩＮがローのときにローとなり、入力信号ＳＩＮがハイのときにハイインピーダンスとなる。
【００４６】
ラッチ回路４１４Ａは、差動変換回路４１２の差動出力Ｓｐ，Ｓｎをトリガとして状態遷移する。たとえばラッチ回路４１４Ａは、差動出力Ｓｐのアサート（ロー）に応答して第１状態、差動出力Ｓｎのアサート（ロー）に応答して第２状態に遷移するように構成される。
【００４７】
ラッチ回路４１４Ａは、ブートストラップ電圧ＶＢとスイッチング電圧ＶＳの供給を受けており、その出力信号ＬＶＳＦＴ＿ＯＵＴは、レベルシフトされており、第１状態においてブートストラップ電圧ＶＢとスイッチング電圧ＶＳの一方となり、第２状態においてブートストラップ電圧ＶＢとスイッチング電圧ＶＳの他方となる。
【００４８】
以下では、明確化のために、第１状態がハイサイドトランジスタ３０２のオンに対応し、第２状態がハイサイドトランジスタ３０２のオフ状態に対応するものとする。またラッチ回路４１４Ａの出力ＬＶＳＦＴ＿ＯＵＴは、第１状態においてブートストラップ電圧ＶＢをとり、第２状態においてスイッチング電圧ＶＳをとるものとする。
【００４９】
ドライバ４２０もまた、ブートストラップ電圧ＶＢとスイッチング電圧ＶＳの供給を受けている。ドライバ４２０は、レベルシフト回路４１０の出力ＬＶＳＦＴ＿ＯＵＴに応じて、ハイサイドトランジスタ３０２の制御端子（ゲートあるいはベース）に駆動信号ＳＤＲＶを印加する。駆動信号ＳＤＲＶは、ハイレベルに相当するブートストラップ電圧ＶＢとローレベルに相当するスイッチング電圧ＶＳの間で遷移する。
【００５０】
ブートストラップ回路４３０は、ドライバ４２０の上側電源電圧であるブートストラップ電圧ＶＢを生成する。ブートストラップ回路４３０は、ブートストラップキャパシタＣ３１と整流素子Ｄ３１を含む。ブートストラップキャパシタＣ３１の一端は出力ライン３０６およびＶＳピンと接続され、その他端は、ＶＢピンと接続される。整流素子Ｄ３１のアノードには電源電圧Ｖｃｃが供給され、そのカソードは、ブートストラップライン４０４を介してＶＢピンと接続される。ブートストラップ電圧ＶＢは以下の式で表される。スイッチング電圧ＶＳは入力信号ＳＩＮに応じてスイッチングするから、ブートストラップ電圧ＶＢも、入力信号ＳＩＮに応じてスイッチングする。
ＶＢ＝ＶＳ＋Ｖｃｃ−ＶＦ
ＶＦは整流素子Ｄ３１の順電圧（電圧降下）である。ＶＦを無視すれば、
ＶＢ＝ＶＳ＋Ｖｃｃ
となる。
【００５１】
ＵＶＬＯ回路４４０は、スイッチングライン４０２とブートストラップライン４０４の電位差ΔＶ＝ＶＢ−ＶＳを、所定のしきい値電圧ＶＵＶＬＯと比較し、ΔＶ＜ＶＵＶＬＯである低電圧状態において、ＵＶＬＯ信号をアサート（本実施の形態ではロー）する。
【００５２】
たとえばＵＶＬＯ回路４４０は、電圧コンパレータ４４２と、電圧源４４４を含む。電圧源４４４は、しきい値電圧ＶＵＶＬＯを生成する。電圧コンパレータ４４２は、ブートストラップ電圧ＶＢを、ｔｈｖＶＵＶＬＯと比較し、比較結果に応じたＵＶＬＯ信号を出力する。
【００５３】
ラッチ回路４１４Ａは、第１トランジスタＭ２１〜第５トランジスタＭ２５、ダイオードＤ２１，Ｄ２２、抵抗Ｒ２１，Ｒ２２を含む。
【００５４】
第１トランジスタＭ２１と第２トランジスタＭ２２は、ＰチャンネルのＭＯＳトランジスタであり、それぞれのソースがブートストラップライン４０４と接続され、互いのゲートとドレインがクロスカップルされる。
【００５５】
第３トランジスタＭ２３は、ＰチャンネルのＭＯＳトランジスタであり、ソースが第１トランジスタＭ２１のドレインと接続され、ドレインが差動変換回路４１２の第１出力と接続される。第３トランジスタＭ２３のゲートには、抵抗Ｒ２１を介してスイッチング電圧ＶＳが印加される。この実施例では、第１トランジスタＭ２１と第３トランジスタＭ２３の接続ノードＮ１から、レベルシフト後の出力ＬＶＳＦＴ＿ＯＵＴが取り出されている。
【００５６】
ダイオードＤ２１のカソードは、第３トランジスタＭ２３のドレインと接続され、そのアノードには、抵抗Ｒ２１を介してスイッチング電圧ＶＳが印加される。
【００５７】
第４トランジスタＭ２４は、ＰチャンネルのＭＯＳトランジスタであり、ソースが第２トランジスタＭ２２のドレインと接続され、ドレインが差動変換回路４１２の第２出力と接続される。第４トランジスタＭ２４のゲートには、抵抗Ｒ２２を介してスイッチング電圧ＶＳが印加される。
【００５８】
ダイオードＤ２２のカソードは、第４トランジスタＭ２４のドレインと接続され、そのアノードには、抵抗Ｒ２２を介してスイッチング電圧ＶＳが印加される。
【００５９】
高電圧アプリケーションでは、トランジスタＭ２３，Ｍ２４はＤＭＯＳ（Double-Diffused MOSFET）構造を有する。トランジスタＭ２３，Ｍ２４を挿入することで、第１トランジスタＭ２１、第２トランジスタＭ２２、第５トランジスタＭ２５およびインバータ４５２を過電圧から保護することができる。
【００６０】
第５トランジスタＭ２５は、ＰＭＯＳトランジスタであり、第１トランジスタＭ２１と並列に設けられ、ＵＶＬＯ信号がアサートされるとき、オン状態となるように接続される。この例では、第５トランジスタＭ２５のゲートにＵＶＬＯ信号が直接入力されており、低電圧状態において、ＵＶＬＯ信号がローとなると、第５トランジスタＭ２５がオンとなる。
【００６１】
ロジック回路４５０は、レベルシフト後の駆動信号ＬＶＳＦＴ＿ＯＵＴを反転するインバータ４５２を含む。
【００６２】
以上が駆動回路４００Ａの構成である。続いてその動作を説明する。
【００６３】
電源電圧Ｖｃｃの低下などに起因して、ブートストラップ電圧ＶＢが不足する低電圧状態が発生すると、ＵＶＬＯ信号がローとなり、第５トランジスタＭ２５がオンとなる。これにより、ノードＮ１の電位が、ブートストラップ電圧ＶＢにプルアップされ、駆動信号ＬＶＳＦＴ＿ＯＵＴがハイ、すなわち、オフレベルとなり、スイッチングトランジスタＭ３０２がオフとなる。つまり低電圧状態の間、ラッチ回路４１４は、ハイサイドトランジスタ３０２がオフとなる状態に固定される。
【００６４】
その後、電源電圧Ｖｃｃが復活し、低電圧状態が解除された場合に、ハイサイドトランジスタ３０２が誤ってオンとなるのを防止できる。
【００６５】
（実施例２）
図５は、実施例２に係る駆動回路４００Ｂの回路図である。図４との相違点を説明する。実施例２において、ラッチ回路４１４Ｂは、ＵＶＬＯ信号がアサートされるとき、第３トランジスタＭ２３が強制的にオフとなるように構成される。
【００６６】
たとえばラッチ回路４１４Ｂは、抵抗Ｒ２１の代わりに設けられたインバータ４１６を含む。インバータ４１６は、ＵＶＬＯ信号を反転し、第３トランジスタＭ２３のゲートに印加する。
【００６７】
またロジック回路４５０は、駆動信号ＬＶＳＦＴ＿ＯＵＴと、ＵＶＬＯ信号を論理合成した信号を、後段のドライバ４２０に供給する。具体的にはロジック回路４５０は、インバータ４５２の出力と、ＵＶＬＯ信号の論理積を生成する。これにより、低電圧状態において、ロジック回路４５０の出力はローに固定される。
【００６８】
以上が駆動回路４００Ｂの構成である。続いてその動作を説明する。
【００６９】
正常状態では、ＵＶＬＯ信号がネゲートつまりハイであるから、第３トランジスタＭ２３のゲートにはロー、すなわちスイッチング電圧ＶＳが印加されており、図２の回路と等価である。
【００７０】
低電圧状態（ＵＶＬＯ信号がアサートつまりロー）のとき、第３トランジスタＭ２３のゲートにはハイが印加され、第３トランジスタＭ２３が強制的にオフとなる。
【００７１】
低電圧状態では、第５トランジスタＭ２５がオンとなる。このときに第３トランジスタＭ２３および差動変換回路４１２のトランジスタＭ１１がオンしていると、第５トランジスタＭ２５、第３トランジスタＭ２３、トランジスタＭ１１を含む経路に貫通電流が流れるおそれがある。図５の駆動回路４００Ｂによれば、低電圧状態において第３トランジスタＭ２３を強制的にオフすることで、貫通電流を防止できる。
【００７２】
またＡＮＤゲート４５４を追加することにより、低電圧状態において、実施例１よりもさらに確実に、ドライバ４２０の入力をローに固定することができ、ハイサイドトランジスタ３０２をオフすることができる。
【００７３】
図６は、図５の駆動回路４００Ｂの動作波形図である。図６は、図３と同様に、下側の電源電圧ＶＣＣが低く、差動信号Ｓｐ，Ｓｎが不定（両方ともハイインピーダンス）であるときに、ΔＶが変化したときの動作を示す。
【００７４】
時刻ｔ０〜ｔ１の間は、ΔＶがしきい値ＶＵＶＬＯより低く、ＵＶＬＯ信号がアサート（ローレベル）されている（ＵＶＬＯ期間）。時刻ｔ１以降は、ΔＶはしきい値ＶＵＶＬＯより高く、ＵＶＬＯ信号はネゲート（ハイレベル）されており、ＵＶＬＯ解除期間である。
【００７５】
ＵＶＬＯ期間ｔ０〜ｔ１の間、差動変換回路１１２は不定である。一方、ラッチ回路１１４は、第５トランジスタＭ２５がオンとなるため、ＬＶＳＦＴ＿ＯＵＴがハイにプルアップされ、状態が確定している。
【００７６】
その後、ΔＶが上昇して、時刻ｔ２にＵＶＬＯが解除されると、ロジック回路１１６による出力ＯＵＴのロー固定が解除される。一方で、ＵＶＬＯの解除後も、ラッチ回路１１４は、ＬＶＳＦＴ＿ＯＵＴがハイに転んだ状態が維持される。したがって、ハイのＬＶＳＦＴ＿ＯＵＴがロジック回路１１６によって反転され、ローの出力ＯＵＴがドライバ１２０に入力され、ハイサイドトランジスタ３０２のオフが維持される。
【００７７】
なお、図４のハイサイドドライバ１００Ａも、図６の波形図と同様に動作する。
【００７８】
（実施例３）
図７は、実施例３に係る駆動回路４００Ｃの回路図である。図５との相違点を説明する。実施例３において、ラッチ回路４１４Ｃは低電圧状態において、第３トランジスタＭ２３と第４トランジスタＭ２４が強制的にオフするように構成される。具体的には、抵抗Ｒ２２が省略され、第４トランジスタＭ２４のゲートは、第３トランジスタＭ２３のゲートと共通に接続される。
【００７９】
（実施例４）
図８は、実施例４に係る駆動回路４００Ｄの回路図である。図８のラッチ回路４１４Ｄについて、図５のラッチ回路４１４Ｂとの相違点を説明する。ラッチ回路４１４Ｄは、ラッチ回路４１４Ｂの第５トランジスタＭ２５に代えて、第６トランジスタＭ２６を備える。第６トランジスタＭ２６は、第４トランジスタＭ２４と並列に接続され、ＵＶＬＯ信号がアサート（ロー）されるとき、オン状態となる。
【００８０】
たとえば第６トランジスタＭ２６はＮチャンネルＭＯＳトランジスタであり、そのゲートには、インバータ４１６の出力、すなわち反転されたＵＶＬＯ信号が入力される。
【００８１】
以上が駆動回路４００Ｄの構成である。この駆動回路４００Ｄでは、低電圧状態においてＵＶＬＯ信号がアサートされると、第２トランジスタＭ２２と第４トランジスタＭ２４の接続ノードＮ２の電位が、ローレベル（スイッチング電圧ＶＳ）にプルダウンされる。これにより、ＬＶＳＦＴ＿ＯＵＴをハイレベルに転ばせることができ、ハイサイドトランジスタがオフとなる状態に固定できる。
【００８２】
また低電圧状態において第３トランジスタＭ２３が強制的にオフとなることで、第１トランジスタＭ２１、第３トランジスタＭ２３、トランジスタＭ１１を含む経路に貫通電流が流れるのを防止できる。
【００８３】
（実施例５）
図９は、実施例５に係る駆動回路４００Ｅの回路図である。図９のラッチ回路４１４Ｅは、図８のラッチ回路４１４Ｄと図５のラッチ回路４１４Ｂの組み合わせであり、第５トランジスタＭ２５と第６トランジスタＭ２６の両方を含む。
【００８４】
これにより、低電圧状態において、ノードＮ１をプルアップ、ノードＮ２をプルダウンできるため、ＬＶＳＦＴ＿ＯＵＴ信号を、より強力にハイレベルに転ばせることができる。
【００８５】
（用途）
続いて駆動回路４００の用途を説明する。続いてスイッチング回路３００の用途を説明する。図１０（ａ）〜（ｄ）は、駆動回路４００およびスイッチング回路３００の用途を示す図である。図１０（ａ）は降圧ＤＣ／ＤＣコンバータ５００であり、トランジスタＭ１，Ｍ２、インダクタＬ１、キャパシタＣＯ１、コントローラ５０２、駆動段５０４を備える。コントローラ５０２は、負荷の状態（たとえば出力電圧ＶＯＵＴや出力電流ＩＯＵＴ）がその目標に近づくようにフィードバック制御によりハイサイドパルスＳＨおよびローサイドパルスＳＬを生成する。トランジスタＭ１，Ｍ２および駆動段５０４が、スイッチング回路３００に相当する。
【００８６】
図１０（ｂ）は昇圧ＤＣ／ＤＣコンバータ６００であり、トランジスタＭ３，Ｍ４、インダクタＬ２、キャパシタＣＯ２、コントローラ６０２、駆動段６０４を備える。コントローラ６０２は、負荷の状態（たとえば出力電圧ＶＯＵＴや出力電流ＩＯＵＴ）がその目標に近づくようにフィードバック制御によりハイサイドパルスＳＨおよびローサイドパルスＳＬを生成する。トランジスタＭ３，Ｍ４および駆動段６０４が、スイッチング回路３００に相当する。スイッチング回路３００は、昇降圧コンバータにも使用可能である。
【００８７】
図１０（ｃ）は三相モータドライバ７００であり、Ｕ相、Ｖ相、Ｗ相の各レグが、スイッチング回路３００で構成される。
【００８８】
図１０（ｄ）は、双方向絶縁型ＤＣ／ＤＣコンバータ８００であり、１次側のＨブリッジ回路８０２、２次側のＨブリッジ回路８０４の各レグがスイッチング回路３００を利用して構成される。
【００８９】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００９０】
（変形例１）
ラッチ回路４１４の出力ＬＶＳＦＴ＿ＯＵＴを、第２トランジスタＭ２２と第４トランジスタＭ２４の接続ノードＮ２から取り出してもよい。ノードＮ２のＬＶＳＦＴ＿ＯＵＴ＼信号（＼は論理反転を示す）は、ノードＮ１のＬＶＳＦＴ＿ＯＵＴ信号の反転論理となるため、ロジック回路４５０のインバータを、省略し、あるいは非反転のバッファに置換すればよい。
【００９１】
（変形例２）
ラッチ回路４１４のノードＮ１，Ｎ２の両方から、相補的な差動のＬＶＳＦＴ＿ＯＵＴ信号，ＬＶＳＦＴ＿ＯＵＴ＼を取り出し、ドライバ４２０を差動入力としてもよい。
【００９２】
（変形例３）
実施例４（図８）あるいは実施例５（図９）において、抵抗Ｒ２２を省略し、第４トランジスタＭ２４と第３トランジスタＭ２３のゲートを共通に接続してもよい。またＡＮＤゲート４５４を省略して、インバータ４５２の出力を、ドライバ４２０に供給してもよい。
【００９３】
（変形例４）
実施の形態ではハイサイドトランジスタ３０２をＮチャンネルＭＯＳＦＥＴとして説明したが、ＮＰＮ型バイポーラトランジスタであってもよいし、ＩＧＢＴであってもよい。この場合、ゲート、ソース、ドレインを、ベース、エミッタ、ドレインと読み替えればよい。
【００９４】
（変形例５）
実施の形態では、ＵＶＬＯ信号を負論理信号としたが、アサート時にハイとしてもよい。この場合、ラッチ回路４１４やロジック回路４５０において、ＵＶＬＯ信号を適宜反転すればよい。
【００９５】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００９６】
３００  スイッチング回路
３０２  ハイサイドトランジスタ
４００  駆動回路
４０２  スイッチングライン
４０４  ブートストラップライン
４１０  レベルシフト回路
４１２  差動変換回路
４１４  ラッチ回路
４１６  インバータ
Ｍ２１  第１トランジスタ
Ｍ２２  第２トランジスタ
Ｍ２３  第３トランジスタ
Ｍ２４  第４トランジスタ
Ｍ２５  第５トランジスタ
Ｍ２６  第６トランジスタ
４２０  ドライバ
４３０  ブートストラップ回路
４４０  異常検出回路
４４２  電圧コンパレータ
４４４  電圧源
４５０  ロジック回路
４５２  インバータ
４５４  ＡＮＤゲート
【図１】
2020162249.tif 000003
【図２】
2020162249.tif 000004
【図３】
2020162249.tif 000005
【図４】
2020162249.tif 000006
【図５】
2020162249.tif 000007
【図６】
2020162249.tif 000008
【図７】
2020162249.tif 000009
【図８】
2020162249.tif 000010
【図９】
2020162249.tif 000011
【図１０】
2020162249.tif 000012