(57)【要約】【課題】被測定装置との間で送受する信号の処理開始タイミングを制御するトリガ信号の遅延制御に際し、より高い分解能を達成可能な測定装置及び測定方法を提供する。【解決手段】測定装置である信号発生装置１００は、所定の動作クロックで波形データを発生する信号発生部１１と、Ｄ／Ａ変換器であるＤＡＣ１３と、出力制御部１２と、を有する。出力制御部１２は、外部から入力されるトリガ信号を、予め設定された第１の調整値（ａＸ）に基づき、動作クロックの周期で遅延させる遅延粗調整処理と、信号発生部１１から入力される複数列の波形データを、遅延されたトリガ信号が入力したタイミングで、予め設定した第２の調整値（ｎＹ）に基づき、サンプリングレートの周期で配列方向に遅延させる遅延微調整処理と、を実行する。【選択図】図２
2020016534.tif 000002
【特許請求の範囲】
【請求項１】
被測定装置（５）に対する試験信号の送信処理、又は前記被測定装置から被測定信号の受信処理を実行して前記被測定装置の測定を行う測定装置（１、１００、２００）であって、
所定の動作クロックで前記試験信号、又は前記被測定信号に対応する波形データを生成する処理を行う信号処理部（１１、５２）と、
前記信号処理部の動作クロックより高速なサンプリングレートで前記波形データをサンプリングしてＤ／Ａ変換、又はＡ／Ｄ変換の処理を行う信号変換部（１３、５１）と、
前記信号処理部で生成された前記波形データを、前記動作クロックと前記サンプリングレートの比に相当する複数列の波形データとして入力し、該複数列の波形データを前記信号変換部へ出力するタイミング、又は前記信号変換部での信号変換後の前記波形データを、前記比に相当する複数列の波形データとして入力し、該複数列の波形データを前記信号処理部へ取込むタイミングを制御するタイミング制御部（１２、５３）と、を有し、
前記タイミング制御部は、
外部から入力されるトリガ信号を、予め設定された第１の調整値（ａＸ）に基づき、前記動作クロックの周期で遅延させる遅延粗調整部（２３、６４）と、
前記信号処理部、又は前記信号変換部から入力される前記複数列の波形データを、前記遅延されたトリガ信号が入力したタイミングで、予め設定した第２の調整値（ｎＹ）に基づき、前記サンプリングレートの周期で配列方向に遅延させる遅延微調整部（２５、６６）と、
を有することを特徴とする測定装置。
【請求項２】
前記サンプリングレートがＮ［Ｈｚ］のときのトリガ遅延の時間分解能をＹ、前記並列処理数がＬ（Ｌは正の整数）のときの前記動作クロックによる時間分解能をＸとしたときに、Ｍ／Ｎ（Ｍは正の整数）をトリガ遅延要求値として設定する設定手段（３２）と、
ＭをＬで除算した値（Ｍ／Ｌ）の小数点以下を切り捨てた値ａを計数とするａＸを前記第１の調整値として設定し、前記（Ｍ／Ｌ）の余り値ｎを計数とするｎＹを前記第２の調整値として設定する調整値設定手段（３３）と、をさらに有することを特徴とする請求項１に記載の測定装置。
【請求項３】
前記信号処理部として、デジタル・シグナル・プロセッサ（２６）、及び波形メモリ（４０）により、前記試験信号を生成するための波形データを生成する信号発生部（１１）を有し、
前記信号変換部として、前記信号発生部が生成した前記波形データをＤ／Ａ変換処理するＤ／Ａ変換部（１３）を有し、
前記タイミング制御部として、前記信号発生部で生成された前記波形データを前記複数列の波形データとして入力し、該複数列の波形データを前記Ｄ／Ａ変換部へ出力するタイミングを制御する出力制御部（１２）を有する信号発生装置（１００）であることを特徴とする請求項１又は２に記載の測定装置。
【請求項４】
前記信号変換部として、周波数変換された後の前記被測定信号をＡ／Ｄ変換処理するＡ／Ｄ変換部（５１）を有し、
前記信号処理部として、前記Ａ／Ｄ変換処理された前記被測定信号を前記複数列の波形データとして取込み、ベースバンド信号に復元する解析処理部（５２）を有し、
前記タイミング制御部として、前記Ａ／Ｄ変換部での信号変換後の前記波形データを前記複数列の波形データとして入力し、該複数列の波形データを前記解析処理部へ取込むタイミングを制御する取込み制御部（５３）を有する信号解析装置（２００）であることを特徴とする請求項１又は２に記載の測定装置。
【請求項５】
請求項１に記載の測定装置により、前記被測定装置に対する試験信号の送信処理、又は前記被測定装置からの被測定信号の受信処理を実行して前記被測定装置の測定を行う測定方法であって、
前記タイミング制御部で、外部から入力されるトリガ信号を、予め設定された第１の調整値に基づき、前記動作クロックの周期で遅延させる遅延粗調整段階（Ｓ２）と、
前記信号処理部、又は前記信号変換部から入力される前記複数列の波形データを、遅延された前記トリガ信号が入力したタイミングで、予め設定した第２の調整値に基づき、前記サンプリングレートの周期で配列方向に遅延させる遅延微調整段階（Ｓ５）と、
を含むことを特徴とする測定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＴＥ等の規格で動作する被測定装置の測定を行う測定装置に係り、特に、トリガ信号を受けて被測定装置との間の信号処理開始タイミングを制御する測定装置及び測定方法に関する。
【背景技術】
【０００２】
携帯端末等の通信装置の多機能化に伴い、基地局との間の無線による通信速度が高速化されており、近年では、３ＧＰＰ  ＬＴＥ規格においてＬＴＥ  Ｒｅｌｅａｓｅ８（下り３００Ｍｂｐｓ、上り７５Ｍｂｐｓ）や、ＬＴＥ  Ｒｅｌ１０（下り１Ｇｂｐｓ、上り５００Ｍｂｐｓ）等、各種の方式が実用化されつつある。
【０００３】
上述した各種方式の通信装置を測定する測定装置としては、被測定装置である通信装置に対して試験信号を送信する信号発生装置、及び被測定装置が送信する被測定信号を受信して解析する信号解析装置が知られている。
【０００４】
従来の信号送信装置の例としては、信号発生部と、信号発生部からの波形データをＤ／Ａ変換するＤＡＣと、可変利得増幅器の利得を可変制御することにより遮断周波数を変更するスムージングフィルタと、ＤＡＣに対するサンプリングクロック信号のサンプリング周波数に応じて上記利得を制御する制御手段とを具備し、サンプリングクロック信号とＤＡＣの出力であるアナログ出力波形に含まれるイメージを遮断する技術が特許文献１に提案されている（段落００３５、図４参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−１３６０２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載のものは、被測定装置での試験信号の受信を確実にすべく、信号発生部側での試験信号の送信処理を外部からのトリガ信号によって起動する場合に、当該トリガ信号を適宜遅延させる制御機能について考慮されていなかった。しかも、特許文献１には、上記制御機能に関し、信号発生部の動作クロックとＤＡＣのサンプリング周波数との速度差を考慮して上記トリガ信号を遅延させることについても何等示唆がなかった。
【０００７】
このため、特許文献１に記載される従来の信号発生装置では、信号発生部の動作クロックがＤＡＣのサンプリングクロック（サンプリングレート）より小さい場合に、信号発生部からＤＡＣに出力するタイミングをトリガ信号により遅延させる制御を行った際に、当該遅延制御の分解能が信号発生部の動作クロックに対応した値に留まり、ＤＡＣのサンプリングレートに対応する分解能が達成できないという問題点があった。
【０００８】
同様のことが、従来の信号解析装置においても生じていた。信号解析装置は、被測定装置から送出された被測定信号を受信し、ＡＤＣでＡＤ変換した後、該ＡＤ変換出力を解析処理部で検波するようになっている。ここで解析処理部の動作クロックがＡＤＣのサンプリングレートより小さい場合に、信号処理部がＡＤＣから信号を取り込むタイミングをトリガ信号により遅延させる制御を行った際に、当該制御の分解能が信号処理部の動作クロックに対応した値に留まり、ＡＤＣのサンプリングレートに対応する分解能が達成できないという問題点があった。
【０００９】
本発明は、このような従来の課題を解決するためになされたものであって、被測定装置との間で送受する信号の処理開始タイミングを制御するトリガ信号の遅延制御に際し、より高い分解能を達成可能な測定装置及び測定方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の請求項１に係る測定装置は、被測定装置（５）に対する試験信号の送信処理、又は前記被測定装置から被測定信号の受信処理を実行して前記被測定装置の測定を行う測定装置（１００、２００）であって、所定の動作クロックで前記試験信号、又は前記被測定信号に対応する波形データを生成する処理を行う信号処理部（１１、５２）と、前記信号処理部の動作クロックより高速なサンプリングレートで前記波形データをサンプリングしてＤ／Ａ変換、又はＡ／Ｄ変換の処理を行う信号変換部（１３、５１）と、前記信号処理部で生成された前記波形データを、前記動作クロックと前記サンプリングレートの比に相当する複数列の波形データとして入力し、該複数列の波形データを前記信号変換部へ出力するタイミング、又は前記信号変換部での信号変換後の前記波形データを、前記比に相当する複数列の波形データとして入力し、該複数列の波形データを前記信号処理部へ取込むタイミングを制御するタイミング制御部（１２、５３）と、を有し、前記タイミング制御部は、外部から入力されるトリガ信号を、予め設定された第１の調整値（ａＸ）に基づき、前記動作クロックの周期で遅延させる遅延粗調整部（２３、６４）と、前記信号処理部、又は前記信号変換部から入力される前記複数列の波形データを、前記遅延されたトリガ信号が入力したタイミングで、予め設定した第２の調整値（ｎＹ）に基づき、前記サンプリングレートの周期で配列方向に遅延させる遅延微調整部（２５、６６）と、を有することを特徴とする。
【００１１】
この構成により、本発明の請求項１に係る測定装置は、トリガ信号を信号処理部の動作クロックの周期で遅延させるのみならず、信号変換部のサンプリングレートの周期で遅延させることで、サンプリングレートの時間分解能でトリガ信号の遅延制御を実行できる。
【００１２】
本発明の請求項２に係る測定装置は、前記サンプリングレートがＮ［Ｈｚ］のときのトリガ遅延の時間分解能をＹ、前記並列処理数がＬ（Ｌは正の整数）のときの前記動作クロックによる時間分解能をＸとしたときに、Ｍ／Ｎ（Ｍは正の整数）をトリガ遅延要求値として設定する設定手段（３２）と、ＭをＬで除算した値（Ｍ／Ｌ）の小数点以下を切り捨てた値ａを計数とするａＸを前記第１の調整値として設定し、前記（Ｍ／Ｌ）の余り値ｎを計数とするｎＹを前記第２の調整値として設定する調整値設定手段（３３）と、をさらに有することを特徴とする。
【００１３】
この構成により、本発明の請求項２に係る測定装置は、ユーザが、トリガ遅延要求値を設定するだけで、第１の調整値、及び第２の調整値に基づく遅延粗調整、及び遅延微調整を容易に実行することができる。
【００１４】
本発明の請求項３に係る測定装置は、前記信号処理部として、デジタル・シグナル・プロセッサ（２６）、及び波形メモリ（４０）により、前記試験信号を生成するための波形データを生成する信号発生部（１１）を有し、前記信号変換部として、前記信号発生部が生成した前記波形データをＤ／Ａ変換処理するＤ／Ａ変換部（１３）を有し、前記タイミング制御部として、前記信号発生部で生成された前記波形データを前記複数列の波形データとして入力し、該複数列の波形データを前記Ｄ／Ａ変換部へ出力するタイミングを制御する出力制御部（１２）を有する信号発生装置（１００）であることを特徴とする。
【００１５】
この構成により、本発明の請求項３に係る測定装置は、信号発生装置への適用時、信号発生部からの複数列の波形データを高速なサンプリングレートのＤ／Ａ変換部に出力する場合におけるトリガ信号の遅延制御に際し、サンプリングレートの時間分解能分を達成できる。
【００１６】
本発明の請求項４に係る測定装置は、前記信号変換部として、周波数変換された後の前記被測定信号をＡ／Ｄ変換処理するＡ／Ｄ変換部（５１）を有し、前記信号処理部として、前記Ａ／Ｄ変換処理された前記被測定信号を前記複数列の波形データとして取込み、ベースバンド信号に復元する解析処理部（５２）を有し、前記タイミング制御部として、前記Ａ／Ｄ変換部での信号変換後の前記波形データを前記複数列の波形データとして入力し、該複数列の波形データを前記解析処理部へ取込むタイミングを制御する取込み制御部（５３）を有する信号解析装置（２００）であることを特徴とする。
【００１７】
この構成により、本発明の請求項４に係る測定装置は、信号解析装置への適用時、Ａ／Ｄ変換部が高速サンプリングレートで出力する波形データを、信号解析部が並列で処理する場合のトリガ信号の遅延制御に際し、サンプリングレートの時間分解能を達成できる。
【００１８】
本発明の請求項５に係る測定方法は、請求項１に記載の測定装置により、前記被測定装置に対する試験信号の送信処理、又は前記被測定装置からの被測定信号の受信処理を実行して前記被測定装置の測定を行う測定方法であって、前記タイミング制御部で、外部から入力されるトリガ信号を、予め設定された第１の調整値に基づき、前記動作クロックの周期で遅延させる遅延粗調整段階（Ｓ２）と、前記信号処理部、又は前記信号変換部から入力される前記複数列の波形データを、遅延された前記トリガ信号が入力したタイミングで、予め設定した第２の調整値に基づき、前記サンプリングレートの周期で配列方向に遅延させる遅延微調整段階（Ｓ５）と、を含むことを特徴とする。
【００１９】
この構成により、本発明の請求項５に係る測定方法は、請求項１に係る測定装置を用い、トリガ信号を信号処理部の動作クロックの周期で遅延させるのみならず、信号変換部のサンプリングレートの周期で遅延させることで、トリガ信号の遅延制御に際し、サンプリングレートの分解能を達成することができる。
【発明の効果】
【００２０】
本発明は、被測定装置との間で送受する信号の処理開始タイミングを制御するトリガ信号の遅延制御に際し、より高い分解能を達成可能な測定装置及び測定方法を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１の実施形態に係る信号発生装置の使用態様を示す概念図である。
【図２】本発明の第１の実施形態に係る信号発生装置の構成を示すブロック図である。
【図３】図２における信号発生部及び出力制御部の機能構成を示すブロック図である。
【図４】図２における出力制御部の動作クロックと出力タイミング制御対象の並列データとの対応関係を示す図である。
【図５】図３における遅延粗調整部の機能構成を示すブロック図である。
【図６】図３における遅延微調整部の機能構成を示すブロック図である。
【図７】本発明の第１の実施形態に係る信号発生装置におけるトリガ信号遅延制御を示すフローチャートである。
【図８】本発明の第１の実施形態に係る信号発生装置におけるトリガ信号遅延制御に基づく波形データの一例を示す図である。
【図９】本発明の第２の実施形態に係る信号解析装置の使用態様を示す概念図である。
【図１０】本発明の第２の実施形態に係る信号解析装置の構成を示すブロック図である。
【図１１】図１０の取込み制御部及び検波部の機能構成を示すブロック図である。
【図１２】本発明の第２の実施形態に係る信号解析装置におけるトリガ信号遅延制御を示すフローチャートである。
【発明を実施するための形態】
【００２２】
以下、本発明に係る測定装置及び測定方法の一実施形態について図面を用いて説明する。
【００２３】
本発明は、ＬＴＥ等の種々の規格で動作する被測定装置（ＤＵＴ）５（図１、図９参照）の測定を行う測定装置に係り、ＤＵＴ５に対して試験信号を送信する信号発生装置（ＳＧ：Signal Generator）１００（図１参照）、及びＤＵＴから送信される被測定信号を解析する信号解析装置（ＳＡ：Signal(Spectrum) Anaiyzer）を含んでいる。
【００２４】
ＤＵＴは、例えば携帯電話などの無線端末機器、ルータ、スイッチングハブ、伝送装置などのネットワーク機器である。なお、ＤＵＴには、ＩＣ（集積回路）や光モジュールといったデバイスも含まれる。
【００２５】
ＤＵＴは、例えば、ＳＤＨ、イーサネット（登録商標）、ＯＴＮ、ＷＡＮ、あるいは、Ｗ−ＣＤＭＡ、ＧＳＭ（登録商標）、ＬＴＥ、ＣＤＭＡ２０００、ＥＶ−ＤＯ、ＴＤ−ＳＣＤＭＡなどの各通信規格に従った通信を行うものである。
【００２６】
本発明に係る測定装置では、例えば、信号発生装置への適用時、外部からトリガ信号の入力を受付けてＤＵＴ５に対する試験信号の送信処理の開始タイミングを制御するようになっている。また、信号解析装置への適用時には、ＤＵＴ５からの被測定信号の解析処理の開始タイミングを制御するようになっている。トリガ信号は、例えば、当該測定装置に接続された外部装置から入力することができる。
【００２７】
トリガ信号は、測定装置とＤＵＴ５の両者に入力される。その際、種々の遅延要因によって、両者へ異なる時間で届いたり、測定装置に入力してから出力制御部１２、あるいは取込み制御部５３に届くまでの時間に差が生じる場合がある。この場合、測定装置で信号処理を開始するタイミングとＤＵＴ５で信号を送信又は受信するタイミングにずれが生じる場合がある。その対策として、本発明に係る測定装置は、入力されたトリガ信号を上述した遅延要因を考慮して適宜遅延させるトリガ信号遅延制御機能を実装している。
【００２８】
以下、本発明に係る測定装置、及びトリガ信号遅延制御に基づく信号測定方法について各実施形態を挙げて説明する。
【００２９】
（第１の実施形態）
まず、第１の実施形態に係る信号発生装置１００の構成について、図１〜図６を参照して説明する。
【００３０】
本実施形態に係る信号発生装置１００は、図１に示すように、トリガ信号Ｓｔ１の入力に応じてＤＵＴ５に対する試験信号の送信処理を開始する。その際、信号発生装置１００は、外部から入力するトリガ信号Ｓｔ１を適宜遅延させて送信処理の開始タイミングを適宜制御する。
【００３１】
信号発生装置１００は、図２に示すように、ベースバンド部１０、変調部１４、ＲＦ部１５、制御部３０、ＲＡＭ３５、ＲＯＭ３６、操作部３７、表示部３８を備えている。
【００３２】
ベースバンド部１０は、所定の動作クロックを基に、Ｉ成分ベースバンド信号と、該Ｉ成分ベースバンド信号と位相がπ／２ずれた直交成分信号であるＱ成分ベースバンド信号を生成する。
【００３３】
変調部１４は、Ｉ成分ベースバンド信号と、Ｑ成分ベースバンド信号とのそれぞれに対してローカル信号をミキシングし、さらに両者を合成してデジタル変調の周波数として出力する変調処理を行う。
【００３４】
ＲＦ部１５は、変調部１４から出力されたデジタル変調の周波数を所望の値に変換する周波数変換器としての機能を有し、該デジタル変調の周波数を各通信規格の周波数に対応した試験信号を生成し、生成した試験信号をＤＵＴ５に向けて出力する。
【００３５】
制御部３０は、例えば、ＣＰＵ３１、ＲＡＭ３５、ＲＯＭ３６、各種入出力インターフェースを含むコンピュータ装置によって構成される。ＣＰＵ３１は、信号発生装置１００の機能を実現するための所定の情報処理や制御を行う。ＲＯＭ３５は、ＣＰＵ３１を立ち上げるためのＯＳやその他のプログラムおよび制御用のパラメータ等を記憶する。ＲＡＭ３６は、ＣＰＵ３１が動作に用いるＯＳやアプリケーションの実行コードやデータ等を記憶する。
【００３６】
このコンピュータ装置は、ＣＰＵ３１がＲＡＭ３６を作業領域としてＲＯＭ３５に格納されたプログラムを実行することにより、遅延要求値設定部３２、調整値設定部３３、遅延制御部３４を含む制御部３０として機能する。制御部３０は、少なくともベースバンド部１０の制御を行うものである。遅延要求値設定部３２、例えば、操作部３７でのユーザ操作に応じて、トリガ信号Ｓｔ１を遅延させるために必要なトリガディレイ値を設定するものである。調整値設定部３３は、遅延要求値設定部３２により設定されたトリガディレイ値に基づいてトリガディレイの調整値を設定するものである。遅延制御部３４は、調整値設定部３３により設定された調整値に基づいてトリガ信号Ｓｔ１を遅延させる制御を行う。遅延要求値設定部３２、調整値設定部３３は、それぞれ、本発明の設定手段、調整値設定手段を構成する。
【００３７】
操作部３７、表示部３８は、上記コンピュータ装置の入出力インターフェースに接続されている。操作部３７は、コマンドなど各種情報を入力するための機能部であり、表示部３８は、上記各種情報の入力画面や測定結果など、各種情報を表示する機能部である。
【００３８】
図２に示す信号発生装置１００において、ベースバンド部１０は、信号発生部１１、出力制御部１２、ＤＡＣ１３を有する。信号発生部１１は、後述するデジタル・シグナル・プロセッサ（ＤＳＰ）２６や波形メモリ４０（図３参照）等により任意の基準波形を発生する。ＤＡＣ１３は、信号発生部１１から出力された基準波形を有する波形データをデジタル信号からアナログ信号に変換するデジタル／アナログ変換器（ＤＡＣ）としての機能を有する。出力制御部１２は、信号発生部１１により発生された波形データを並列処理し、該波形データのＤＡＣ１３に対する出力タイミングを制御する。信号発生部１１、出力制御部１２、ＤＡＣ１３は、それぞれ、本発明の信号処理部、タイミング制御部、信号変換部に相当する。
【００３９】
図１に示すベースバンド１０の構成中、例えば、信号発生部１１及び出力制御部１２は、フィールドプログラマブルゲートアレイ（以下、「ＦＰＧＡ」という。）２０により実現されている（図３参照）。ＦＰＧＡ２０は、測定装置において、特にデジタル的に処理される機能のほとんどを実現することができるものである。本実施形態に係る信号発生装置１００では、電源投入時に記憶手段に格納されているプログラムデータを読み出してＦＰＧＡ２０に転送するようになっている。これにより、プログラムデータに基づいた回路構成が決定され、所定の測定機能が実現される。
【００４０】
ＦＰＧＡ２０では、例えば、図３に示すように、ＤＡＣインターフェース（Ｉ／Ｆ）部２１、トリガ信号インターフェース（Trigger Ｉ／Ｆ）部２２、遅延粗調整部（Coarse Delay Adjustment）２３、出力タイミング制御部（Output Control）２４、遅延微調整部（Fine Delay Adjustment）２５、ＤＳＰ（Digital Signal Processing）２６、波形メモリインターフェース（Wave Memory Ｉ／Ｆ）部２７、ＣＰＵインターフェース（Ｉ／Ｆ）部２８の各機能ブロックが実現されている。
【００４１】
ＦＰＧＡ２０において、ＤＳＰ２６、波形メモリＩ／Ｆ部２７、ＣＰＵ  Ｉ／Ｆ部２８は、図１における信号発生部１１を構成している。また、ＦＰＧＡ２０において、トリガ信号Ｉ／Ｆ部２２、遅延粗調整部２３、出力タイミング制御部２４及び遅延微調整部２５は、図１における出力制御部１２を構成している。
【００４２】
ＦＰＧＡ２０内の信号発生部１１相当部分では、ＣＰＵ３１から送出された試験信号生成指令がＣＰＵ  Ｉ／Ｆ部２８を介して波形メモリＩ／Ｆ部２７に与えられる。試験信号の生成指令が与えられると、波形メモリＩ／Ｆ部２７は、波形メモリ（Wave Memory）４０から波形データを読込んでＤＳＰ２６に送出する。なお、波形メモリ４０には、ＬＴＥ等の複数の規格に従った波形データが記憶されており、波形メモリＩ／Ｆ部２７は、その中から、生成指令が与えられた試験信号の規格に合致した波形データをＤＳＰ２６に送出する。
【００４３】
ＤＳＰ２６は、波形メモリＩ／Ｆ部２７から送出された波形データに対し、補間処理などの様々なディジタル信号処理を施し、出力タイミング制御部２４に送出する。
【００４４】
出力制御部１２は、ＤＳＰ２６から送出された波形データの出力タイミングを、外部から入力されるトリガ信号Ｓｔ１の遅延制御によって制御する。トリガ信号Ｓｔ１の遅延制御については後で詳述する。ＤＡＣ  Ｉ／Ｆ部２１は、上記出力タイミングの制御によって出力制御部１２から送出された波形データをＤＡＣ１３に送出する。
【００４５】
ＤＡＣ１３は、ＤＡＣ  Ｉ／Ｆ部２１から送出された波形データをデジタル信号からアナログ信号に変換するＤ／Ａ変換処理を行う。
【００４６】
ここで、信号発生部１１とＤＡＣ１３とをそれぞれ動作させるクロックと、両者の間で送受される信号の並列処理について説明する。
【００４７】
ＤＡＣ１３のサンプリングレートをＮ［Ｈｚ］とする。このときユーザが設定できるトリガディレイの時間分解能（以下、分解能という）は１／Ｎ［ｓ］（＝Ｙ）となる。また、並列処理数をＬ（Ｌは正の整数）としたとき、信号発生部１１の動作クロックはＮ／Ｌ［Ｈｚ］となる。この場合の分解能はＬ／Ｎ（＝Ｘ）となる。
【００４８】
このことから、Ｌ並列の波形データの遅延制御の分解能を決定する要素としては、信号発生部１１の動作クロックに関与するＸと、ＤＡＣ１３のサンプリングレートに関与するＹと、が存在することが分かる。この知見に基づき、本実施形態では、  
ａＸ＋ｎＹ      ・・・    （１）  
で表わされる分解能を達成すべく、トリガ信号Ｓｔ１の遅延制御を行うようになっている。上記式（１）において、Ｘは後述する粗調整に係るパラメータであり、Ｙは後述の微調整に係るパラメータである。
【００４９】
ユーザが設定したトリガディレイをＭ／Ｎ［ｓ］（Ｍは正の整数）としたとき、上記式（１）におけるａは、Ｍ／Ｌの小数点以下を切捨てた値、ａ＝Ｉｎｔ（Ｍ÷Ｌ）として算出できる。但し、現実にはハードウェアのリソースにより用意されたビット幅で可能な範囲に限定される場合がある。aの範囲は任意の正の整数である。また、ｎは、Ｍ／Ｌの余りに相当する値（以下、余り値）、（ｎ＝Ｍｏｄ（Ｍ÷Ｌ））となる。ｎの範囲は０〜（Ｌ−１）となる。
【００５０】
本実施形態では、信号発生部１１は、例えば、１００ＭＨｚの動作クロックに基づいて波形データを発生する一方、ＤＡＣ１３は、該波形データを４並列（並列処理数は４）で受け取り、例えば、４００ＭＨｚのサンプリングレートでＤ／Ａ変換処理を行うこと想定している。
【００５１】
図４において、（ａ）は信号発生部１１の動作クロックを示し、（ｂ）、（ｃ）、（ｄ）、（ｅ）は、それぞれ、４並列のうちの各列の波形データを示している。ここで、１列目のデータは、時間方向に並ぶ（Ｄ０、Ｄ４、Ｄ８、Ｄ１２、・・・）である。同じく、２列目のデータは、（Ｄ１、Ｄ５、Ｄ９、Ｄ１３、・・・）であり、３列目のデータは（Ｄ２、Ｄ６、Ｄ１０、Ｄ１４、・・・）であり、４列目のデータは、（Ｄ３、Ｄ７、Ｄ１１、Ｄ１７）となっている。
【００５２】
信号発生部１１とＤＡＣ１３との間に設けられる出力制御部１２は、ＤＳＰ２６から送出された４並列の波形データ（図４参照）のＤＡＣ１３に対する出力タイミングを制御する。この出力タイミング制御は、トリガ信号Ｓｔ１を遅延させる制御によって実現される。
【００５３】
本実施形態において、トリガ信号Ｓｔ１の遅延制御は、出力制御部１２を構成する遅延粗調整部２３、及び遅延微調整部２５が担っている。遅延粗調整部２３は、上記式（１）のＸのパラメータに基づくトリガ信号Ｓｔ１の遅延粗調整を行い、遅延微調整部２５は、上記式（１）のＹのパラメータに基づく遅延微調整を行うようになっている。
【００５４】
遅延粗調整部２３は、例えば、図５に示すように、カウンタ２３ａを有している。カウンタ２３ａは、上記式（１）におけるａが制御信号として与えられ、トリガ信号Ｓｔ１が入力したときにカウントを開始し、上記ａのカウントが終了したときにトリガ信号Ｓｔ１を粗調整トリガ信号Ｓｔ１ａとして出力する。これにより、上記式（１）のＸのパラメータに基づくトリガ信号Ｓｔ１の遅延粗調整が実施される。
【００５５】
遅延微調整部２５は、例えば、図６に示すように、フリップフロップ（ＦＦｓ）回路部２５ａ、セレクタ２５ｂを有している。ＦＦ回路部２５ａには、上記式（１）におけるｎ（０〜（Ｌ−１））が制御信号として与えられる。本実施形態では、制御信号ｎとして、０〜３の間のいずれかの値が入力される。
【００５６】
遅延微調整部２５は、上述した粗調整トリガ信号Ｓｔ１ａの入力に応じて出力制御部１２が送出するＤＳＰ２６からの４並列の波形データを取り込み、該４並列の波形データをセレクタ２５ｂに入力する。取り込んだ４並列の波形データのうち、２列目から４列目の各列（３並列）の波形データは、ＦＦ回路部２５ａにも入力される。ＦＦ回路部２５ａは、入力する３並列の波形データを取り込んで上記ａに相当する時間保持し、当該保持時間経過後の最初のクロックでセレクタ２５ｂに送出する。
【００５７】
セレクタ２５ｂは、ＦＦ回路部２５ａを経由しない１列目の波形データと、ＦＦ回路部２５ａを経由した残り３列の波形データとをまとめて４並列の波形データとしてＤＡＣ１３に向けて出力する。この出力処理は、４並列データがなくなるまで、動作クロックの各クロックのタイミングごとに実施される。
【００５８】
次に、本実施形態に係る信号発生装置１００におけるトリガ信号遅延制御について、図７及び図８を参照して説明する。
【００５９】
信号発生装置１００において、トリガ信号Ｓｔ１の遅延制御を実行するに当たっては、トリガ信号Ｓｔ１の遅延量を調整するための調整値を予め設定しておく必要がある。これを実現するためには、ユーザが、トリガ遅延要求値（トリガディレイ値）を設定する。この場合、ユーザは、例えば、操作部３７を操作して表示部３８に設定画面を表示させ、該設定画面上で所望のトリガディレイ値（トリガ信号遅延量）を入力する。これにより、遅延要求値設定部３２は、入力されたトリガディレイ値を例えばＲＡＭ３６等の記憶領域に格納する。ここでユーザは、ＤＡＣ１３のサンプリングレートＮ［Ｈｚ］に基づき、Ｍ／Ｎの値をトリガディレイ値として設定することができる。
【００６０】
上記トリガディレイ値の設定が行われると、調整値設定部３３は、設定されたトリガディレイ値に基づいて、上記式（１）におけるａとｎとを、それぞれ、第１の調整値と第２の調整値として算出し、両調整値を例えばＲＡＭ３６に格納する。
【００６１】
遅延制御部３４は、設定されている第１の調整値及び第２の調整値に基づいて、図７に示すフローチャートに沿ったトリガ信号Ｓｔ１の遅延制御を実行する。この遅延制御が開始されると、まず、遅延制御部３４がトリガ信号Ｓｔ１の入力の有無を判定する（ステップＳ１）。
【００６２】
ここで遅延制御部３４は、トリガ信号Ｓｔ１が入力されていない判定されると（ステップＳ１でＮＯ）、ステップＳ１の処理を続行し、トリガ信号Ｓｔ１が入力されたことが判定されると（ステップＳ１でＹＥＳ）、ステップＳ２に移行する。
【００６３】
ステップＳ２において、遅延制御部３４は、トリガ信号Ｉ／Ｆ部２２から入力するトリガ信号Ｓｔ１を、調整値設定部３３により設定されている第１の調整値に基づき、信号発生部１１の動作クロックの周期で遅延させる遅延粗調整の処理を実行する。具体的に、遅延制御部３４は、遅延粗調整部２３（図５参照）でトリガ信号Ｓｔ１を第１の調整値に対応する時間分遅延させ、粗調整トリガ信号Ｓｔ１ａとして出力する。
【００６４】
次いで、遅延制御部３４は、粗調整トリガ信号Ｓｔ１ａを、出力タイミング制御部２４に送出する制御を行う（ステップＳ３）。
【００６５】
さらに、遅延制御部３４は、ＤＳＰ２６で発生され、４並列とされた波形データを、遅延粗調整部２３からの粗調整トリガ信号Ｓｔ１ａの入力に応じて遅延微調整部２５に出力させるように出力タイミング制御部２４を制御する（ステップＳ４）。
【００６６】
引き続き、遅延制御部３４は、出力タイミング制御部２４から入力される４並列の波形データを、第２の調整値に基づき、ＤＡＣ１３のサンプリングの周期で配列方向に遅延させる遅延微調整の処理を行う（ステップＳ５）。
【００６７】
具体的に、遅延制御部３４は、遅延微調整部２５（図６参照）を制御対象とし、先頭行の４並列の波形データＤａｔａ［０］、Ｄａｔａ［１］、Ｄａｔａ［２］、Ｄａｔａ［３］を、第２の調整値に対応する列数分、順に次列にスライドさせ、並べ替える制御を行う。
【００６８】
例えば、第２の調整値が０の場合には、図８（ａ）に示すように、４並列の波形データＤａｔａ［０］、Ｄａｔａ［１］、Ｄａｔａ［２］、Ｄａｔａ［３］のいずれも並び替えないようにする。この状態は、トリガ信号Ｓｔ１の遅延微調整がない状態に相当する。
【００６９】
第２の調整値が１の場合には、図８（ｂ）に示すように、４並列の波形データＤａｔａ［０］、Ｄａｔａ［１］、Ｄａｔａ［２］、Ｄａｔａ［３］を、順次、次列にスライドさせるように制御する。同様に、第２の調整値が２、３の場合には、それぞれ、図８（ｃ）、（ｄ）に示すように、４並列の波形データＤａｔａ［０］、Ｄａｔａ［１］、Ｄａｔａ［２］、Ｄａｔａ［３］を、順次、２列分、３列分、それぞれ、後列にスライドさせるように制御する。
【００７０】
ステップＳ５での遅延微調整処理の実行中、遅延制御部３４は、出力タイミング制御部２４から所望の長さの波形データを出力したか否かを判定する（ステップＳ６）。ここで、所望の長さの波形データを出力していないと判定されると（ステップＳ６でＮＯ）、遅延制御部３４は、ステップＳ５に戻り、当該ステップＳ５及びステップＳ６の処理を続行する。この間、所望の長さの波形データを出力したと判定されると（ステップＳ６でＹＥＳ）、次いで、遅延制御部３４は、出力タイミング制御部２４から次の波形データ出力を行うか否かを判定する（ステップＳ７）。ここで、次の波形データ出力を行うと判定されると（ステップＳ７でＹＥＳ）、遅延制御部３４は、ステップＳ１に戻り、当該ステップＳ１以降の処理を続行する。これに対し、次の波形データ出力を行わないと判定されると（ステップＳ７でＮＯ）、遅延制御部３４は、上述したステップＳ１〜Ｓ７の一連のトリガ信号遅延制御を終了する。
【００７１】
このように、本実施形態では、ＤＳＰ２６、及び波形メモリ４０により、試験信号を生成するための波形データを生成する信号発生部１１と、信号発生部１１が生成した波形データをＤ／Ａ変換処理するＤＡＣ１３と、信号発生部１１で生成された波形データを複数列の波形データとして出力タイミング制御部２４に入力し、該複数列の波形データを出力タイミング制御部２４からＤＡＣ１３へ出力するタイミングを制御する出力制御部１２を有する。
【００７２】
そして、出力制御部１２は、外部から入力されるトリガ信号Ｓｔ１を、第１の調整値（ａＸ）に基づき、動作クロックの周期で遅延させる遅延粗調整部２３と、信号発生部１１から入力される複数列の波形データを、遅延されたトリガ信号Ｓｔ１ａが入力したタイミングで、第２の調整値（ｎＹ）に基づき、サンプリングレートの周期で配列方向に遅延させる遅延微調整部２５と、を有している。
【００７３】
この構成により、本実施形態では、トリガ信号Ｓｔ１を信号発生部１１の動作クロックの周期で遅延させるのみならず、ＤＡＣ１３のサンプリングレートの周期で遅延させることで、サンプリングレートの時間分解能でトリガ信号Ｓｔ１の遅延制御を実行できるようになる。
【００７４】
また、本実施形態では、サンプリングレートがＮ［Ｈｚ］のときのトリガ遅延の時間分解能をＹ、並列処理数がＬ（Ｌは正の整数）のときの動作クロックによる時間分解能をＸとしたときに、Ｍ／Ｎ（Ｍは正の整数）をトリガ遅延要求値として設定する遅延要求値設定部３２と、ＭをＬで除算した値（Ｍ／Ｌ）の小数点以下を切り捨てた値ａを計数とするａＸを前記第１の調整値として設定し、（Ｍ／Ｌ）の余り値ｎを計数とするｎＹを第２の調整値として設定する調整値設定部３３と、をさらに有する。
【００７５】
この構成により、本実施形態では、ユーザが、トリガ遅延要求値を設定するだけで、第１の調整値、及び第２の調整値に基づく遅延粗調整、及び遅延微調整を容易に実行することができる。
【００７６】
（第２の実施形態）
次に、第２の実施形態に係る信号解析装置２００について、図９〜図１２を参照して説明する。
【００７７】
本実施形態に係る信号解析装置２００は、本発明の測定装置を構成し、例えば、図９に示すように、外部からのトリガ信号Ｓｔ２に応じてＤＵＴ５が送出する被測定信号の測定を行うものである。トリガ信号Ｓｔ２は、ＤＵＴ５及び信号解析装置２００に与えられ、信号解析装置２００においては、ＤＵＴ５が送出する被測定信号の測定タイミングを調整するための制御に用いられる。
【００７８】
信号解析装置２００は、図１０に示すように、ＲＦ部５０、ＡＤＣ５１、解析処理部５２、制御部３０ａを備えている。
【００７９】
ＲＦ部５０は、ＤＵＴ５から送出された被測定信号を受信し、該被測定信号をローカル信号とミキシングすることで中間周波数帯の信号（ＩＦ信号）に変換する。
【００８０】
ＡＤＣ５１は、ＲＦ部５０でＩＦ信号に変換された被測定信号を、所定のサンプリングレートでアナログ信号からデジタル信号に変換するＡ／Ｄ変換処理を行うアナログ／デジタル変換器（ＡＤＣ）としての機能を有する。
【００８１】
解析処理部５２は、取込み制御部５３と、検波部５４と、を有している。検波部５４は、ＡＤＣ５１が出力するデジタル信号である被測定信号を取込み制御部５３経由で取込み、デジタル処理によって、Ｉ成分ベースバンド信号とＱ成分ベースバンド信号とにそれぞれ対応する波形データを生成する。さらに、解析処理部５２は、波形データに基づいてＩ成分ベースバンド信号及びＱ成分ベースバンド信号を解析する処理を行う。
【００８２】
取込み制御部５３は、ＡＤＣ５１と解析処理部５２との間で送受される信号、すなわち、ＡＤＣ５１が出力する被測定信号の検波部５４にする入力タイミングの制御を行う。ＡＤＣ５１、解析処理部５２、取込み制御部５３は、それぞれ、本発明の信号変換部、信号処理部、タイミング制御部に相当する。
【００８３】
制御部３０ａは、第１の実施の形態に係る信号発生装置１００の制御部３０と同等の構成を有する。また、本実施形態に係る信号解析装置２００においては、図示はしていないが、信号発生装置１００と同等の操作部３７、表示部３８を有している。
【００８４】
図１０示す信号解析装置２００の構成中、例えば、解析処理部５２は、例えば、ＦＰＧＡ６０により実現することができる。
【００８５】
ＦＰＧＡ６０では、例えば、図１１に示すように、ＡＤＣ  Ｉ／Ｆ部６１、ＤＳＰ（Digital Signal Processing1）６２、トリガ信号Ｉ／Ｆ部６３、遅延粗調整部６４、取込みタイミング制御部（Capture Control）６５、遅延微調整部６６、波形メモリＩ／Ｆ部６７、波形調整用ＤＳＰ（Digital Signal Processing2）６８、ＣＰＵ  Ｉ／Ｆ部６９の各機能ブロックが実現されている。
【００８６】
ＦＰＧＡ６０において、トリガ信号Ｉ／Ｆ部６３、遅延粗調整部６４、取込みタイミング制御部６５及び遅延微調整部６６は、図１０における取込み制御部５３を構成し、他の各機能部は図１における検波部５４を構成している。
【００８７】
ＦＰＧＡ６０において、ＡＤＣ  Ｉ／Ｆ部６１は、ＡＤＣ５１がＡ／Ｄ変換処理して出力する被測定信号を取り込んでＤＳＰ６２に送出する。ＤＳＰ６２は、例えば、ＣＰＵ３１ａからの処理開始命令により、入力被測定信号に基づいて波形データを生成する。ＤＳＰ６２によって生成された波形データは、取込みタイミング制御部６５での後述する取込みタイミング制御によって波形メモリＩ／Ｆ部６７に取り込まれる。
【００８８】
波形メモリＩ／Ｆ部６７には、ＣＰＵ３１ａから波形調整指令が入力される。波形メモリＩ／Ｆ部６７は、上記波形調整指令が入力されると、波形メモリ４０ａから調整用の波形データを読込んでＤＳＰ６８に送出する。ＤＳＰ６８は、調整用の波形データに基づいて波形調整された波形データを生成する。ＣＰＵ  Ｉ／Ｆ部２８は、波形調整された波形データをＣＰＵ３１ａに送出する。ＣＰＵ３１ａは、ＣＰＵ  Ｉ／Ｆ部２８から入力する波形データに基づいて被測定信号の解析等の処理を実行する。
【００８９】
ＦＰＧＡ６０内での被測定信号の解析に関する上記一連の処理において、当該ＦＰＧＡ６０内の取込みタイミング制御部６５は、入力側（この例では、ＡＤＣ５１）からデジタルの複数列の波形データを受け取り、該波形データを出力側（この例では、解析処理部５２）へ取込む処理に関しては第１の実施形態に係る信号発生装置１００の出力制御部１２と共通している。また、遅延粗調整部６４と遅延微調整部６６は、デジタルの複数列の波形データを入力側と出力側との間で送受するタイミングを制御する機能に関して、それぞれ、第１の実施形態に係る信号発生装置１００の遅延粗調整部２３及び遅延微調整部２５と同等の構成を有している。
【００９０】
上記構成を有する信号解析装置２００は、図９に示す運用形態において、トリガ信号Ｓｔ２に基づいてＤＵＴ５が送出する被測定信号を適正なタイミングで測定処理するために、自装置に入力されるトリガ信号Ｓｔ２を遅延させる制御を行う。
【００９１】
信号解析装置２００において、解析処理部５２の動作クロックを１００ＭＨｚとし、ＡＤＣ５１のサンプリング周波数を４００ＭＨｚとする。この場合、取込みタイミング制御部６５では、遅延粗調整部６４が、解析処理部５２の動作クロックに基づいてトリガ信号Ｓｔ２の遅延に関する粗調整制御を行い、遅延微調整部６６が、ＡＤＣ５１のサンプリングレートに基づいてトリガ信号Ｓｔ２の遅延に関する微調整制御を行う。
【００９２】
信号解析装置２００における取込み制御部５３でのトリガ信号遅延制御動作について図１２に示すフローチャートを参照して説明する。この説明では、第１の実施形態に係る信号発生装置１００でのトリガ信号遅延制御動作の説明に用いた図５、図６、図８も援用する。この場合において、図５に示す遅延粗調整部２３、トリガ信号Ｓｔ１、粗調整トリガ信号Ｓｔ１ａ、並びに図６における遅延微調整部２５を、それぞれ、遅延粗調整部６４、トリガ信号Ｓｔ２、粗調整トリガ信号Ｓｔ２ａ、並びに遅延微調整部６６と読み替えるものとする。その他、必要な読み替えを行っている。また、図１２のフローチャートにおいて、図７に示すフローチャートのＳ１〜Ｓ７の各処理に対応する処理については、それぞれ、図７と同一の番号に「ａ」という符号を付し、図７における信号送信装置１００のトリガ信号遅延制御の流れとの関連付けを行っている。
【００９３】
本実施形態においても、第１の実施形態と同様、トリガディレイ値と、第１の調整値及び第２の調整値が予め設定されているものとする、
【００９４】
信号解析装置２００において、制御部３０ａの遅延制御部３４は、設定されている第１の調整値及び第２の調整値に基づいて、図１２に示すフローチャートに沿ったトリガ信号Ｓｔ２の遅延制御を実行する。この遅延制御が開始されると、まず、遅延制御部３４がトリガ信号Ｓｔ２の入力の有無を判定する（ステップＳ１ａ）。
【００９５】
ここで遅延制御部３４は、トリガ信号Ｓｔ２が入力されていない判定されると（ステップＳ１ａでＮＯ）、ステップＳ１ａの処理を続行し、トリガ信号Ｓｔ２が入力されたことが判定されると（ステップＳ１ａでＹＥＳ）、ステップＳ２ａに移行する。
【００９６】
ステップＳ２ａにおいて、遅延制御部３４は、トリガ信号Ｉ／Ｆ部６３から入力するトリガ信号Ｓｔ２を、調整値設定部３３により設定されている第１の調整値に基づき、解析処理部５２の動作クロックの周期で遅延させる遅延粗調整の処理を実行する。具体的に、遅延制御部３４は、遅延粗調整部６４（図５参照）でトリガ信号Ｓｔ２を第１の調整値に対応する時間分遅延させ、粗調整トリガ信号Ｓｔ２ａとして出力する。
【００９７】
次いで、遅延制御部３４は、粗調整トリガ信号Ｓｔ２ａを、取込みタイミング制御部６５に送出する制御を行う（ステップＳ３ａ）。
【００９８】
さらに、遅延制御部３４は、ＡＤＣ５１でＡ／Ｄ変換処理された被測定信号に基づいてＤＳＰ６２で生成され、且つ、４並列とされた波形データを、遅延粗調整部６４からの粗調整トリガ信号Ｓｔ２ａの入力に応じて遅延微調整部６６に出力させるように取込みタイミング制御部６５を制御する（ステップＳ４ａ）。
【００９９】
引き続き、遅延制御部３４は、取込みタイミング制御部６５から入力される４並列の波形データを、第２の調整値に基づき、ＡＤＣ５１のサンプリングレートの周期で配列方向に遅延させる遅延微調整の処理を行う（ステップＳ５ａ）。
【０１００】
具体的に、遅延制御部３４は、第２の調整値が、０、１、２、３のいずれであるかによって、それぞれ、図８（ａ）、（ｂ）、（ｃ）、（ｄ）の配列となるように４並列の波形データＤａｔａ［０］、Ｄａｔａ［１］、Ｄａｔａ［２］、Ｄａｔａ［３］を並べ替える制御を行う。
【０１０１】
ステップＳ５ａでの遅延微調整処理の実行中、遅延制御部３４は、取込みタイミング制御部６５によって所望の長さの波形データを取り込んだか否かを判定する（ステップＳ６ａ）。ここで、所望の長さの波形データを取り込んでいないと判定されると（ステップＳ６ａでＮＯ）、遅延制御部３４は、ステップＳ５ａに戻り、当該ステップＳ５ａ及びステップＳ６ａの処理を続行する。この間、所望の長さの波形データを取り込んだと判定されると（ステップＳ６ａでＹＥＳ）、次いで、遅延制御部３４は、取込みタイミング制御部６５によって次の波形データの取込みを行うか否かを判定する（ステップＳ７ａ）。ここで、次の波形データの取込みを行うと判定されると（ステップＳ７ａでＹＥＳ）、遅延制御部３４は、ステップＳ１ａに戻り、当該ステップＳ１ａ以降の処理を続行する。これに対し、次の波形データの取込みを行わないと判定されると（ステップＳ７ａでＮＯ）、遅延制御部３４は、上述したステップＳ１ａ〜Ｓ７ａの一連のトリガ信号遅延制御を終了する。
【０１０２】
このように、本実施形態では、周波数変換された後の被測定信号をＡ／Ｄ変換処理するＡＤＣ５１と、Ａ／Ｄ変換処理された被測定信号を複数列の波形データとして取込み、ベースバンド信号に復元する解析処理部５２と、ＡＤＣ５１でのＡ／Ｄ変換処理後の波形データを複数列の波形データとして取込みタイミング制御部６５に入力し、該複数列の波形データを取込みタイミング制御部６５によって解析処理部５２へ取込むタイミングを制御する取込み制御部５３と、を有する。そして、取込み制御部５３は、外部から入力されるトリガ信号Ｓｔ２を、第１の調整値（ａＸ）に基づき、動作クロックの周期で遅延させる遅延粗調整部６４と、ＡＤＣ５１から入力される複数列の波形データを、遅延されたトリガ信号Ｓｔ２ａが入力したタイミングで、第２の調整値（ｎＹ）に基づき、サンプリングレートの周期で配列方向に遅延させる遅延微調整部６６と、を有している。
【０１０３】
この構成により、本実施形態では、トリガ信号Ｓｔ２を解析処理部５２の動作クロックの周期で遅延させるのみならず、ＡＤＣ５１のサンプリングレートの周期で遅延させることで、サンプリングレートの時間分解能でトリガ信号Ｓｔ２の遅延制御を実行できるようになる。
【０１０４】
また、本実施形態においても、第１の実施形態と同様の遅延要求値設定部３２、及び調整値設定部３３を有している。この構成により、本実施形態においても、第１の実施形態と同様、ユーザが、トリガ遅延要求値を設定するだけで、第１の調整値、及び第２の調整値に基づく遅延粗調整、及び遅延微調整を容易に実行することができる。
【０１０５】
（第３の実施形態）
第３の実施形態に係る測定装置１は、第１の実施形態に係る信号発生装置１００と、第２の実施形態に係る信号解析装置２００の上位概念の構成を有している。図１、図１０では、信号発生装置１００、信号解析装置２００について、本実施形態に係る測定装置１であることを示す符号「１」も併記している。
【０１０６】
第１及び第２の実施形態で述べたように、信号発生装置１００の信号発生部１１、信号解析装置２００の解析処理部５２は、それぞれ、所定の動作クロックで試験信号、又は被測定信号に対応する波形データを生成する処理を行う信号処理部の機能を有している。また、信号発生装置１００のＤＡＣ１３、信号解析装置２００のＡＤＣ５１は、それぞれ、ＤＡＣ１３又はＡＤＣ５１からなる信号処理部の動作クロックより高速なサンプリングレートで波形データをサンプリングしてＤ／Ａ変換、又はＡ／Ｄ変換の処理を行う信号変換部の機能を有している。
【０１０７】
さらに、信号発生装置１００の出力制御部１２、信号解析装置２００の取込み制御部５３は、それぞれ、上記信号処理部で生成された波形データを、動作クロックとサンプリングレートの比に相当する複数列の波形データとして入力し、該複数列の波形データを上記信号変換部へ出力するタイミング、又は上記信号変換部での信号変換後の波形データを、上記比に相当する複数列の波形データとして入力し、該複数列の波形データを上記信号処理部へ取込むタイミングを制御するタイミング制御部の機能を有している。
【０１０８】
以上のことから、本実施形態に係る測定装置１は、信号処理部の動作クロックより高速なサンプリングレートで波形データをサンプリングしてＤ／Ａ変換、又はＡ／Ｄ変換の処理を行う信号変換部（１３、５１）と、信号処理部で生成された波形データを、動作クロックとサンプリングレートの比に相当する複数列の波形データとして入力し、該複数列の波形データを信号変換部へ出力するタイミング、又は信号変換部での信号変換後の波形データを、上記の比に相当する複数列の波形データとして入力し、該複数列の波形データを信号処理部へ取込むタイミングを制御するタイミング制御部（１２、５３）と、を有するものである。
【０１０９】
さらに、タイミング制御部は、外部から入力されるトリガ信号（Ｓｔ１、Ｓｔ２）を、予め設定された第１の調整値（ａＸ）に基づき、動作クロックの周期で遅延させる遅延粗調整部（２３、６４）と、信号処理部、又は信号変換部から入力される複数列の波形データを、遅延されたトリガ信号（Ｓｔ１ａ、Ｓｔ２ａ）が入力したタイミングで、予め設定した第２の調整値（ｎＹ）に基づき、サンプリングレートの周期で配列方向に遅延させる遅延微調整部（２５、６６）と、を有している。
【０１１０】
そして、本実施形態に係る測定装置１の構成によれば、第１の実施形態に係る信号発生装置１００、および第２の実施形態に係る信号解析装置２００と、同様の作用効果が期待できる。
【０１１１】
（他の実施形態）
第１及び第２の実施形態では、本発明に係る測定装置として、信号発生装置１００と、信号解析装置２００の単独の構成について述べたが、これに限らず、信号発生装置１００及び信号解析装置２００の両者が備わる構成であってもよい。また、上述したＤＡＣ１３及びＡＤＣ５１のサンプリングレート、信号発生部１１及び解析処理部５２の動作クロックは、波形データの並列処理数とともに、任意に設定できるものである。
【産業上の利用可能性】
【０１１２】
以上のように、本発明に係る測定装置及び測定方法は、被測定装置との間で送受する信号の処理開始タイミングを制御するトリガ信号の遅延制御に際し、より高い分解能を達成可能であるという効果を奏し、ＬＴＥなどの種々の方式の携帯電話やモバイル端末等の携帯端末を測定するものであって、信号発生部や解析処理部の動作クロックに対してより高速なサンプリングレートを有するＤＡＣ、ＡＤＣを有する信号発生装置、あるいは信号解析装置等の測定装置及び測定設定方法として有用である。
【符号の説明】
【０１１３】
１  測定装置
１１  信号発生部（信号処理部）
１２  出力制御部（タイミング制御部）
１３  ＤＡＣ（信号変換部）
２３、６４  遅延粗調整部
２５、６６  遅延微調整部
２６  ＤＳＰ（デジタル・シグナル・プロセッサ）
３２  遅延要求値設定部（設定手段）
３３  調整値設定部（調整値設定手段）
４０、４０ａ  波形メモリ
５１  ＡＤＣ（信号変換部）
５２  解析処理部（信号処理部）
５３  取込み制御部（タイミング制御部）
１００  信号発生装置（測定装置）
２００  信号解析装置（測定装置）
【図１】
2020016534.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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