(57)【要約】【課題】ベアチップ状態である縦型のＭＯＳトランジスタが複数内蔵されたＭＯＳトランジスタ内蔵基板及びこれを用いたスイッチング電源装置において、配線パターンのレイアウトを単純化する。【解決手段】ＭＯＳトランジスタ内蔵基板１は、一方の表面にソース電極Ｓが形成され、他方の表面にドレイン電極Ｄが形成されたＭＯＳトランジスタＱ１，Ｑ２と、ＭＯＳトランジスタＱ１のソース電極ＳとＭＯＳトランジスタＱ２のドレイン電極Ｄが互いに同一方向を向き、ＭＯＳトランジスタＱ１のドレイン電極ＤとＭＯＳトランジスタＱ２のソース電極Ｓが互いに同一方向を向くよう、ＭＯＳトランジスタＱ１，Ｑ２が埋め込まれた絶縁樹脂層１３とを備える。本発明によれば、ＭＯＳトランジスタＱ１，Ｑ２の搭載方向が互いに逆であることから、一方のＭＯＳトランジスタのソース電極と他方のＭＯＳトランジスタのドレイン電極を容易に接続することが可能となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
一方の表面にソース電極が形成され、他方の表面にドレイン電極が形成された第１及び第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのソース電極と前記第２のＭＯＳトランジスタのドレイン電極が互いに同一方向を向き、前記第１のＭＯＳトランジスタのドレイン電極と前記第２のＭＯＳトランジスタのソース電極が互いに同一方向を向くよう、前記第１及び第２のＭＯＳトランジスタが埋め込まれた絶縁樹脂層と、を備えることを特徴とするＭＯＳトランジスタ内蔵基板。
【請求項２】
前記第１のＭＯＳトランジスタのソース電極と前記第２のＭＯＳトランジスタのドレイン電極に接続された第１の端子電極と、
前記第１のＭＯＳトランジスタのドレイン電極に接続された第２の端子電極と、
前記第２のＭＯＳトランジスタのソース電極に接続された第３の端子電極と、をさらに備えることを特徴とする請求項１に記載のＭＯＳトランジスタ内蔵基板。
【請求項３】
前記第１のＭＯＳトランジスタのソース電極と前記第２のＭＯＳトランジスタのドレイン電極を接続する結合配線パターンをさらに備え、
前記第１の端子電極は、前記結合配線パターンに接続されていることを特徴とする請求項２に記載のＭＯＳトランジスタ内蔵基板。
【請求項４】
前記絶縁樹脂層を貫通して設けられ、前記結合配線パターンと前記第１の端子電極を接続する第１のビア導体をさらに備えることを特徴とする請求項３に記載のＭＯＳトランジスタ内蔵基板。
【請求項５】
前記第１のビア導体は、平面視で前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタの間に配置されることを特徴とする請求項４に記載のＭＯＳトランジスタ内蔵基板。
【請求項６】
第１の表面と、前記第１の表面の反対側に位置する第２の表面を有し、
前記第１乃至第３の端子電極は、いずれも前記第１の表面に露出していることを特徴とする請求項２乃至５のいずれか一項に記載のＭＯＳトランジスタ内蔵基板。
【請求項７】
前記第２の表面に設けられた部品搭載領域をさらに備えることを特徴とする請求項６に記載のＭＯＳトランジスタ内蔵基板。
【請求項８】
前記絶縁樹脂層を貫通して設けられ、前記第１のＭＯＳトランジスタのドレイン電極と前記第２の端子電極を接続する第２のビア導体と、
前記絶縁樹脂層を貫通して設けられ、前記第２のＭＯＳトランジスタのソース電極と前記第３の端子電極を接続する第３のビア導体と、をさらに備えることを特徴とする請求項２に記載のＭＯＳトランジスタ内蔵基板。
【請求項９】
請求項１乃至８のいずれか一項に記載のＭＯＳトランジスタ内蔵基板と、
前記第１及び第２のＭＯＳトランジスタのゲート電極に駆動信号を供給することにより、前記第１及び第２のＭＯＳトランジスタを排他的にオンさせるゲートドライバと、を備えることを特徴とするスイッチング電源装置。
【請求項１０】
前記ゲートドライバが前記ＭＯＳトランジスタ内蔵基板に搭載されていることを特徴とする請求項９に記載のスイッチング電源装置。
【請求項１１】
前記第１の端子電極と前記ゲートドライバの間に接続されたブートストラップキャパシタをさらに備え、
前記ブートストラップキャパシタが前記ＭＯＳトランジスタ内蔵基板に搭載されていることを特徴とする請求項９又は１０に記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＭＯＳトランジスタ内蔵基板及びこれを用いたスイッチング電源装置に関し、特に、半導体基板の厚み方向に電流が流れるいわゆる縦型のＭＯＳトランジスタを内蔵するＭＯＳトランジスタ内蔵基板及びこれを用いたスイッチング電源装置に関する。
【背景技術】
【０００２】
半導体チップを内蔵するＩＣ内蔵基板としては、特許文献１及び２に記載されたＩＣ内蔵基板が知られている。多くの半導体チップは、シリコンなどからなる半導体基板の一方の主面に１又は２以上のトランジスタが形成されているため、半導体基板の一方の主面側にのみ電極パッドが配置される。
【０００３】
これに対し、スイッチング電源装置用のパワーデバイスとして用いられる縦型のＭＯＳトランジスタは、オン電流を半導体基板の厚み方向に流すデバイスであり、一方の主面にソース電極及びゲート電極が配置され、他方の主面にドレイン電極が配置される構成を有している。通常、このような縦型のＭＯＳトランジスタは、導体ペースト、ハンダ、ボンディングワイヤなどを用いてゲート電極などをリードフレームに接続することにより、ＩＣパッケージの表面にソース電極、ドレイン電極及びゲート電極が引き出される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−４７９１７号公報
【特許文献２】特許第６２２１２２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、導体ペースト、ハンダ、ボンディングワイヤなどを用いて縦型のＭＯＳトランジスタをパッケージングしたＩＣパッケージは、導体ペースト、ハンダ、ボンディングワイヤなどからなる接続部分の機械的強度が不足することがあり、車載用など高い信頼性の求められる用途には必ずしも適していないという問題があった。また、接続部分の電気抵抗が高く、放熱性も十分ではないという問題もあった。
【０００６】
このような問題を解決するためには、縦型のＭＯＳトランジスタをベアチップ状態で基板に内蔵するという方法が考えられる。しかしながら、スイッチング電源装置を構成するためには少なくとも２個のＭＯＳトランジスタを用い、一方のＭＯＳトランジスタのソース電極と他方のＭＯＳトランジスタのドレイン電極を接続する必要があることから、２個のＭＯＳトランジスタを基板の内部に並べて配置すると、一方のＭＯＳトランジスタのソース電極と他方のＭＯＳトランジスタのドレイン電極を接続する配線パターンのレイアウトが複雑となってしまう。
【０００７】
したがって、本発明は、ベアチップ状態である縦型のＭＯＳトランジスタが複数内蔵されたＭＯＳトランジスタ内蔵基板及びこれを用いたスイッチング電源装置において、配線パターンのレイアウトを単純化することを目的とする。
【課題を解決するための手段】
【０００８】
本発明によるＭＯＳトランジスタ内蔵基板は、一方の表面にソース電極が形成され、他方の表面にドレイン電極が形成された第１及び第２のＭＯＳトランジスタと、第１のＭＯＳトランジスタのソース電極と第２のＭＯＳトランジスタのドレイン電極が互いに同一方向を向き、第１のＭＯＳトランジスタのドレイン電極と第２のＭＯＳトランジスタのソース電極が互いに同一方向を向くよう、第１及び第２のＭＯＳトランジスタが埋め込まれた絶縁樹脂層とを備えることを特徴とする。
【０００９】
本発明によれば、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタの搭載方向が互いに逆であることから、一方のＭＯＳトランジスタのソース電極と他方のＭＯＳトランジスタのドレイン電極を容易に接続することが可能となる。
【００１０】
本発明によるＭＯＳトランジスタ内蔵基板は、第１のＭＯＳトランジスタのソース電極と第２のＭＯＳトランジスタのドレイン電極に接続された第１の端子電極と、第１のＭＯＳトランジスタのドレイン電極に接続された第２の端子電極と、第２のＭＯＳトランジスタのソース電極に接続された第３の端子電極とをさらに備えていても構わない。これによれば、直列接続された２つのＭＯＳトランジスタの各端子を外部に引き出すことが可能となる。
【００１１】
本発明によるＭＯＳトランジスタ内蔵基板は、第１のＭＯＳトランジスタのソース電極と第２のＭＯＳトランジスタのドレイン電極を接続する結合配線パターンをさらに備え、第１の端子電極は、結合配線パターンに接続されていても構わない。これによれば、ＭＯＳトランジスタ内蔵基板の内部で第１のＭＯＳトランジスタのソース電極と第２のＭＯＳトランジスタのドレイン電極が短絡されることから、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタの接続抵抗を低減することが可能となる。
【００１２】
本発明によるＭＯＳトランジスタ内蔵基板は、絶縁樹脂層を貫通して設けられ、結合配線パターンと第１の端子電極を接続する第１のビア導体をさらに備えていても構わない。これによれば、一方の表面側を向く第１のＭＯＳトランジスタのソース電極と第２のＭＯＳトランジスタのドレイン電極を他方の表面に位置する第１の端子電極に接続することが可能となる。この場合、第１のビア導体は、平面視で第１のＭＯＳトランジスタと第２のＭＯＳトランジスタの間に配置されていても構わない。これによれば、第１の端子電極と第１のＭＯＳトランジスタのソース電極の間の抵抗値と、第１の端子電極と第２のＭＯＳトランジスタのドレイン電極の間の抵抗値をほぼ一致させることが可能となる。
【００１３】
本発明によるＭＯＳトランジスタ内蔵基板は、第１の表面と、第１の表面の反対側に位置する第２の表面を有し、第１乃至第３の端子電極は、いずれも第１の表面に露出しているものであっても構わない。これによれば、第１及び第２のＭＯＳトランジスタのソース電極及びドレイン電極を全て第１の表面側に引き出すことが可能となる。
【００１４】
本発明によるＭＯＳトランジスタ内蔵基板は、第２の表面に設けられた部品搭載領域をさらに備えるものであっても構わない。これによれば、部品搭載領域にゲートドライバやブートストラップキャパシタなどを搭載することによって、スイッチング電源装置の一部又は全部をモジュール化することが可能となる。
【００１５】
本発明によるＭＯＳトランジスタ内蔵基板は、絶縁樹脂層を貫通して設けられ、第１のＭＯＳトランジスタのドレイン電極と第２の端子電極を接続する第２のビア導体と、絶縁樹脂層を貫通して設けられ、第２のＭＯＳトランジスタのソース電極と第３の端子電極を接続する第３のビア導体とをさらに備えるものであっても構わない。これによれば、一方の表面側を向く第１のＭＯＳトランジスタのドレイン電極と第２のＭＯＳトランジスタのソース電極を他方の表面に位置する第２及び第３の端子電極にそれぞれ接続することが可能となる。
【００１６】
本発明によるスイッチング電源装置は、上述したＭＯＳトランジスタ内蔵基板と、第１及び第２のＭＯＳトランジスタのゲート電極に駆動信号を供給することにより、第１及び第２のＭＯＳトランジスタを排他的にオンさせるゲートドライバとを備えることを特徴とする。これによれば、非絶縁型の同期整流式降圧コンバータ、非絶縁型の同期整流式昇圧コンバータ、非絶縁型の同期整流式反転コンバータ、ハーフブリッジ方式の絶縁型変圧器、フルブリッジ方式の絶縁型変圧器などを構成することが可能となる。
【００１７】
本発明において、ゲートドライバがＭＯＳトランジスタ内蔵基板に搭載されていても構わないし、第１の端子電極とゲートドライバの間に接続されたブートストラップキャパシタがＭＯＳトランジスタ内蔵基板に搭載されていても構わない。これによれば、スイッチング電源装置の一部又は全部をモジュール化することが可能となり、スイッチング電源装置を構成するゲートドライバやブートストラップキャパシタをマザーボードなどの別の回路基板に搭載する必要がなくなる。
【発明の効果】
【００１８】
このように、本発明によれば、縦型のＭＯＳトランジスタが複数内蔵されたＭＯＳトランジスタ内蔵基板及びこれを用いたスイッチング電源装置において、配線パターンのレイアウトを単純化することが可能となる。
【図面の簡単な説明】
【００１９】
【図１】図１は、本発明の第１の実施形態によるＭＯＳトランジスタ内蔵基板１の構造を説明するための模式的な断面図である。
【図２】図２は、ＭＯＳトランジスタＱ１の構造を説明するための模式的な断面図である。
【図３】図３は、第１の実施形態における配線層Ｌ１のパターン形状を示す平面図である。
【図４】図４は、第１の実施形態における配線層Ｌ２のパターン形状を示す平面図である。
【図５】図５は、第１の実施形態における配線層Ｌ３のパターン形状を示す平面図である。
【図６】図６は、第１の実施形態における配線層Ｌ４のパターン形状を示す平面図である。
【図７】図７は、ＭＯＳトランジスタ内蔵基板１の主要部分の回路構成を示す回路図である。
【図８】図８は、ＭＯＳトランジスタ内蔵基板１を用いたスイッチング電源装置１００の回路図であり、非絶縁型の同期整流式降圧コンバータを構成した例を示している。
【図９】図９は、スイッチング電源装置１００の動作波形図である。
【図１０】図１０は、ＭＯＳトランジスタ内蔵基板１を用いたスイッチング電源装置２００の回路図であり、非絶縁型の同期整流式昇圧コンバータを構成した例を示している。
【図１１】図１１は、ＭＯＳトランジスタ内蔵基板１を用いたスイッチング電源装置３００の回路図であり、非絶縁型の同期整流式反転コンバータを構成した例を示している。
【図１２】図１２は、ＭＯＳトランジスタ内蔵基板１を用いたスイッチング電源装置４００の回路図であり、ハーフブリッジ方式の絶縁型変圧器を構成した例を示している。
【図１３】図１３は、ＭＯＳトランジスタ内蔵基板１を用いたスイッチング電源装置５００の回路図であり、フルブリッジ方式の絶縁型変圧器を構成した例を示している。
【図１４】図１４は、本発明の第２の実施形態によるＭＯＳトランジスタ内蔵基板２の構造を説明するための模式的な断面図である。
【図１５】図１５は、第２の実施形態における配線層Ｌ１のパターン形状を示す平面図である。
【図１６】図１６は、第２の実施形態における配線層Ｌ２のパターン形状を示す平面図である。
【図１７】図１７は、第２の実施形態における配線層Ｌ３のパターン形状を示す平面図である。
【図１８】図１８は、第２の実施形態における配線層Ｌ４のパターン形状を示す平面図である。
【図１９】図１９は、本発明の第３の実施形態によるＭＯＳトランジスタ内蔵基板３の構造を説明するための模式的な断面図である。
【図２０】図２０は、第３の実施形態における配線層Ｌ１のパターン形状を示す平面図である。
【図２１】図２１は、第３の実施形態における配線層Ｌ２のパターン形状を示す平面図である。
【図２２】図２２は、第３の実施形態における配線層Ｌ３のパターン形状を示す平面図である。
【図２３】図２３は、本発明の第４の実施形態によるＭＯＳトランジスタ内蔵基板４の構造を説明するための模式的な断面図である。
【図２４】図２４は、第４の実施形態における配線層Ｌ１のパターン形状を示す平面図である。
【図２５】図２５は、第４の実施形態における配線層Ｌ２のパターン形状を示す平面図である。
【図２６】図２６は、第４の実施形態における配線層Ｌ３のパターン形状を示す平面図である。
【図２７】図２７は、第４の実施形態における配線層Ｌ４のパターン形状を示す平面図である。
【発明を実施するための形態】
【００２０】
以下、添付図面を参照しながら、本発明のいくつかの実施形態について詳細に説明する。
【００２１】
＜第１の実施形態＞
図１は、本発明の第１の実施形態によるＭＯＳトランジスタ内蔵基板１の構造を説明するための模式的な断面図である。
【００２２】
図１に示すように、第１の実施形態によるＭＯＳトランジスタ内蔵基板１は、４層の絶縁樹脂層１１〜１４と、絶縁樹脂層１１〜１４の各表面に位置する配線層Ｌ１〜Ｌ４を有している。特に限定されるものではないが、最下層に位置する絶縁樹脂層１１及び最上層に位置する絶縁樹脂層１４は、ガラス繊維などの芯材にガラスエポキシなどの樹脂材料を含浸させたコア層であっても構わない。これに対し、絶縁樹脂層１２，１３は、ガラスクロスなどの芯材を含まない樹脂材料からなるものであっても構わない。ＭＯＳトランジスタ内蔵基板１の作製においては、まず絶縁樹脂層１１の両面に配線層Ｌ１，Ｌ２を形成した後、絶縁樹脂層１２、絶縁樹脂層１３、配線層Ｌ３、絶縁樹脂層１４、配線層Ｌ４をこの順に形成する。
【００２３】
最下層に位置する絶縁樹脂層１１及びその表面に形成された配線層Ｌ１の一部は、ソルダーレジストＳＲ１によって覆われている。同様に、最上層に位置する絶縁樹脂層１４及びその表面に形成された配線層Ｌ４の一部は、ソルダーレジストＳＲ２によって覆われている。ソルダーレジストＳＲ１は、ＭＯＳトランジスタ内蔵基板１の一方の表面１ａを構成し、ソルダーレジストＳＲ２は、ＭＯＳトランジスタ内蔵基板１の他方の表面１ｂを構成する。
【００２４】
配線層Ｌ１は絶縁樹脂層１１の下面に形成されており、第１〜第４の端子電極Ｔ１〜Ｔ４，並びに、その他の導体パターン２１，２１ｇを含んでいる。第１〜第４の端子電極Ｔ１〜Ｔ４及び導体パターン２１は、ソルダーレジストＳＲ１によって覆われていない露出部分を有しており、この露出部分は、図示しないマザーボードへの接続端子を構成する。
【００２５】
配線層Ｌ２は、絶縁樹脂層１２に食い込むよう、絶縁樹脂層１１の上面に形成されており、導体パターン２２ａ，２２ｂを含んでいる。配線層Ｌ１と配線層Ｌ２は、絶縁樹脂層１１を貫通して設けられたビア導体３１を介して接続されている。
【００２６】
配線層Ｌ３は、絶縁樹脂層１４に食い込むよう、絶縁樹脂層１３の上面に形成されており、結合配線パターンＣＰ、並びに、その他の導体パターン２３ｂ，２３ｇ１を含んでいる。配線層Ｌ２と配線層Ｌ３は、絶縁樹脂層１２，１３を貫通して設けられたビア導体３２を介して接続されている。さらに、絶縁樹脂層１３には２つのＭＯＳトランジスタＱ１，Ｑ２が埋め込まれている。ＭＯＳトランジスタＱ１，Ｑ２は、シリコンなどからなる半導体基板の厚み方向にオン電流が流れる縦型のｎチャンネル型ＭＯＳトランジスタのベアチップであり、表裏に電極を有している。ＭＯＳトランジスタＱ１，Ｑ２の下面に形成された電極は、絶縁樹脂層１１，１２を貫通して設けられたビア導体３５を介して、配線層Ｌ１に接続されている。また、ＭＯＳトランジスタＱ１，Ｑ２の上面に形成された電極は、絶縁樹脂層１３を貫通して設けられたビア導体３３を介して、配線層Ｌ３に接続されている。
【００２７】
配線層Ｌ４は、絶縁樹脂層１４の上面に形成されており、導体パターン２４を含んでいる。配線層Ｌ３と配線層Ｌ４は、絶縁樹脂層１４を貫通して設けられたビア導体３４を介して接続されている。導体パターン２４は、ソルダーレジストＳＲ２によって覆われていない露出部分を有しており、この露出部分は第５及び第６の端子電極Ｔ５，Ｔ６を構成する。端子電極Ｔ５，Ｔ６は、ＭＯＳトランジスタ内蔵基板１の表面１ｂに搭載する電子部品への接続端子として用いられる。
【００２８】
図２は、ＭＯＳトランジスタＱ１の構造を説明するための模式的な断面図である。尚、本実施形態において使用するＭＯＳトランジスタＱ１とＭＯＳトランジスタＱ２は、互いに同じ形状、構造及び特性を有しているため、ＭＯＳトランジスタＱ２の断面も図２に示す通りであり、重複する説明は省略する。
【００２９】
図２に示すように、ＭＯＳトランジスタＱ１は、ｎ型シリコンからなるシリコン基板４０と、シリコン基板４０の表面に形成され、シリコン基板４０よりもドーパント濃度の低いｎ型シリコンからからなるエピタキシャル層４１と、エピタキシャル層４１の表層に形成されたｐ型不純物領域４２と、ｐ型不純物領域４２に囲まれるよう形成されたｎ型不純物領域４３とを有している。エピタキシャル層４１の表面は、ゲート絶縁膜４４を介してポリシリコンゲート４５で覆われている。ゲート絶縁膜４４及びポリシリコンゲート４５上には、複数の絶縁層４６、配線層４７、並びに、異なる配線層４７間を接続するビア導体４８，４９が形成されている。そして、ゲート電極Ｇは、配線層４７及びビア導体４８を介してポリシリコンゲート４５に接続され、ソース電極Ｓは、配線層４７及びビア導体４９を介してｎ型不純物領域４３に接続される。シリコン基板４０の裏面には、シリコン基板４０とオーミック接触するドレイン電極Ｄが設けられる。
【００３０】
このような構造により、しきい値を超える電圧をゲート電極Ｇに印加すると、ｐ型不純物領域４２が反転し、ｎ型不純物領域４３とエピタキシャル層４１が導通する。これにより、ＭＯＳトランジスタＱ１がオンし、ソース電極Ｓとドレイン電極Ｄが導通状態となる。
【００３１】
このように、本実施形態において使用するＭＯＳトランジスタＱ１は、一方の表面にゲート電極Ｇ及びソース電極Ｓが形成され、他方の表面にドレイン電極Ｄが形成された構造を有し、ＭＯＳトランジスタＱ１がオンするとシリコン基板４０の厚み方向にオン電流が流れる縦型デバイスである。ＭＯＳトランジスタＱ２も全く同じ構造を有している。
【００３２】
このような構造を有するＭＯＳトランジスタＱ１，Ｑ２は、図１に示すように、互いに逆向きの状態でＭＯＳトランジスタ内蔵基板１に埋め込まれる。つまり、ＭＯＳトランジスタＱ１のゲート電極Ｇ及びソース電極ＳとＭＯＳトランジスタＱ２のドレイン電極Ｄが互いに同一方向を向き、ＭＯＳトランジスタＱ１のドレイン電極ＤとＭＯＳトランジスタＱ２のゲート電極Ｇ及びソース電極Ｓが互いに同一方向を向くよう、絶縁樹脂層１３に埋め込まれる。本実施形態においては、ＭＯＳトランジスタＱ１のゲート電極Ｇ及びソース電極ＳとＭＯＳトランジスタＱ２のドレイン電極ＤがＭＯＳトランジスタ内蔵基板１の表面１ｂ側（上側）を向き、ＭＯＳトランジスタＱ１のドレイン電極ＤとＭＯＳトランジスタＱ２のゲート電極Ｇ及びソース電極ＳがＭＯＳトランジスタ内蔵基板１の表面１ａ側（下側）を向いている。
【００３３】
図３〜図６は、それぞれ配線層Ｌ１〜Ｌ４のパターン形状を示す平面図であり、いずれも表面１ｂ側（上側）から見た形状を示している。また、各要素の位置関係を理解しやすくするため、図３〜図５には、ＭＯＳトランジスタＱ１，Ｑ２の平面位置が表示されている。
【００３４】
図３に示すように、配線層Ｌ１に含まれる端子電極Ｔ２と端子電極Ｔ３は、基板の中心を軸として回転対称に配置されている。端子電極Ｔ２，Ｔ３のうち、ソルダーレジストＳＲ１から露出する部分の平面形状は、ほぼ正方形である。また、端子電極Ｔ１は、基板の中心と重なるよう、端子電極Ｔ２と端子電極Ｔ３の間に配置されている。端子電極Ｔ１のうち、ソルダーレジストＳＲ１から露出する部分の平面形状は長方形である。また、ｘ方向に延在する端子電極Ｔ１の一方のエッジ（図３に示す下側エッジ）は、ｘ方向に延在する端子電極Ｔ２の一方のエッジとｙ座標がほぼ一致している。同様に、ｘ方向に延在する端子電極Ｔ１の他方のエッジ（図３に示す上側エッジ）は、ｘ方向に延在する端子電極Ｔ３の一方のエッジとｙ座標がほぼ一致している。そして、端子電極Ｔ１〜Ｔ３には複数のビア導体３１が接続されるとともに、端子電極Ｔ２，Ｔ３には複数のビア導体３５が接続される。さらに、配線層Ｌ１は、第４の端子電極Ｔ４を有している。第４の端子電極Ｔ４は、外部からＰＷＭ制御信号が入力される端子であり、導体パターン２１及びビア導体３１を介して上層の配線層に接続される。また、導体パターン２１ｇは、ビア導体３５を介してＭＯＳトランジスタＱ２のゲート電極Ｇに接続されている。導体パターン２１ｇは、後述する導体パターン２２ｇ，２３ｇ２，２４ｇ２を介して端子電極Ｔ５に接続される。
【００３５】
図４に示すように、配線層Ｌ２に含まれる導体パターン２２ａは、ＭＯＳトランジスタＱ１，Ｑ２を避けるようクランク状とされている。導体パターン２２ａは、配線層Ｌ１に設けられた端子電極Ｔ１を完全に覆っており、複数のビア導体３１を介して端子電極Ｔ１に接続されている。その他、配線層Ｌ２には導体パターン２２ｂ，２２ｇが設けられている。導体パターン２２ｂは、ビア導体３１を介して配線層Ｌ１に接続されるとともに、ビア導体３２を介して配線層Ｌ３に接続される。また、導体パターン２２ｇは、ビア導体３１を介して導体パターン２１ｇに接続される。
【００３６】
図５に示すように、配線層Ｌ３に含まれる結合配線パターンＣＰは、ＭＯＳトランジスタＱ１のソース電極Ｓ、ＭＯＳトランジスタＱ２のドレイン電極Ｄ、並びに、配線層Ｌ２に設けられる導体パターン２２ａと重なる位置に設けられる。結合配線パターンＣＰは、配線層Ｌ２に設けられた導体パターン２２ａを完全に覆っている。そして、結合配線パターンＣＰと、ＭＯＳトランジスタＱ１のソース電極Ｓ及びＭＯＳトランジスタＱ２のドレイン電極Ｄは、ビア導体３３を介して接続される。また、結合配線パターンＣＰと、配線層Ｌ２に設けられる導体パターン２２ａは、ビア導体３２を介して接続される。これにより、ＭＯＳトランジスタＱ１のソース電極Ｓ及びＭＯＳトランジスタＱ２のドレイン電極Ｄは、結合配線パターンＣＰによって短絡される。結合配線パターンＣＰと導体パターン２２ａを接続するビア導体３２の多くは、平面視でＭＯＳトランジスタＱ１とＭＯＳトランジスタＱ２の間に配置されている。一方、ＭＯＳトランジスタＱ１のゲート電極Ｇは、ビア導体３３を介して導体パターン２３ｇ１の一端に接続される。導体パターン２３ｇ１の他端は、ビア導体３４を介して配線層Ｌ４に接続される。また、導体パターン２３ｇ２の一端は、ビア導体３２を介して導体パターン２２ｇに接続され、導体パターン２３ｇ２の他端は、ビア導体３４を介して配線層Ｌ４に接続される。
【００３７】
図６に示すように、配線層Ｌ４には、導体パターン２４，２４ｇ１，２４ｇ２が設けられている。導体パターン２４，２４ｇ１，２４ｇ２は、いずれもビア導体３４を介して配線層Ｌ３に接続されるとともに、一部がソルダーレジストＳＲ２から露出している。導体パターン２４のうち、ソルダーレジストＳＲ２から露出した部分は、端子電極Ｔ５，Ｔ６を構成する。端子電極Ｔ５は、後述するゲートドライバの搭載領域Ａ１に位置し、端子電極Ｔ６は、後述するブートストラップキャパシタの搭載領域Ａ２に位置する。端子電極Ｔ５の一つは、導体パターン２４ｇ１を介してＭＯＳトランジスタＱ１のゲート電極Ｇに接続される。端子電極Ｔ５の別の一つは、導体パターン２４ｇ２を介してＭＯＳトランジスタＱ２のゲート電極Ｇに接続される。
【００３８】
以上説明した構成により、ＭＯＳトランジスタＱ１のソース電極Ｓ及びＭＯＳトランジスタＱ２のドレイン電極Ｄは、ビア導体３３、結合配線パターンＣＰ、ビア導体３２、導体パターン２２ａ、ビア導体３１を介して、端子電極Ｔ１に共通に接続される。また、ＭＯＳトランジスタＱ１のドレイン電極Ｄは、ビア導体３５を介して端子電極Ｔ２に接続される。さらに、ＭＯＳトランジスタＱ２のソース電極Ｓは、ビア導体３５を介して端子電極Ｔ３に接続される。
【００３９】
図７は、本実施形態によるＭＯＳトランジスタ内蔵基板１の主要部分の回路構成を示す回路図である。
【００４０】
図７に示すように、本実施形態によるＭＯＳトランジスタ内蔵基板１は、端子電極Ｔ２と端子電極Ｔ３の間にＭＯＳトランジスタＱ１，Ｑ２が直列に接続され、その接点に端子電極Ｔ１が接続された回路構成を有する。ＭＯＳトランジスタＱ１，Ｑ２のゲート電極Ｇは、図６に示す端子電極Ｔ５に接続される。図７に示すように、ＭＯＳトランジスタＱ１，Ｑ２を直列に接続する場合、ＭＯＳトランジスタＱ１のソース電極ＳとＭＯＳトランジスタＱ２のドレイン電極Ｄを短絡する必要があるため、２つのＭＯＳトランジスタＱ１，Ｑ２の表裏が同方向となるよう基板に内蔵すると、両者を接続する結合配線パターンＣＰのレイアウトが複雑となる。しかしながら、本実施形態によるＭＯＳトランジスタ内蔵基板１は、ＭＯＳトランジスタＱ１，Ｑ２の表裏が互いに逆方向となるよう、これらを絶縁樹脂層１３に埋め込んでいることから、結合配線パターンＣＰのレイアウトを単純化することが可能となる。
【００４１】
また、本実施形態においては、平面視でＭＯＳトランジスタＱ１とＭＯＳトランジスタＱ２の間に位置するビア導体３２を介して、結合配線パターンＣＰと端子電極Ｔ１を接続していることから、ＭＯＳトランジスタＱ１のソース電極Ｓと端子電極Ｔ１の間の抵抗値と、ＭＯＳトランジスタＱ２のドレイン電極Ｄと端子電極Ｔ２の間の抵抗値をほぼ一致させることが可能となる。
【００４２】
しかも、本実施形態においては、ＭＯＳトランジスタＱ１のドレイン電極Ｄの直下に端子電極Ｔ２が配置され、ＭＯＳトランジスタＱ２のソース電極Ｓの直下に端子電極Ｔ３が配置されるとともに、両者を複数のビア導体３５によって接続していることから、ＭＯＳトランジスタＱ１，Ｑ２の動作によって発生する熱がビア導体３５を介して効率よくマザーボードなどに放熱される。また、ベアチップ状態のＭＯＳトランジスタＱ１，Ｑ２が絶縁樹脂層１３に埋め込まれ、ゲート電極Ｇ、ソース電極Ｓ及びドレイン電極Ｄにビア導体３３，３５が直接接続された構成を有していることから、導体ペースト、ハンダ、ボンディングワイヤなどを用いる必要がなくなる。これにより、機械的強度が大幅に高められることから、過酷な使用条件下においても高い信頼性を確保することが可能となる。
【００４３】
図８は、本実施形態によるＭＯＳトランジスタ内蔵基板１を用いたスイッチング電源装置１００の回路図であり、非絶縁型の同期整流式降圧コンバータを構成した例を示している。
【００４４】
図８に示すスイッチング電源装置１００は、上述したＭＯＳトランジスタ内蔵基板１と、ゲートドライバ１１０と、コントローラ１２０と、入力キャパシタＣｉと、出力キャパシタＣｏと、インダクタＬと、ブートストラップキャパシタＢＣとを有している。図８に示すように、ＭＯＳトランジスタ内蔵基板１の端子電極Ｔ２，Ｔ３は直流電源１３０に接続され、これにより、端子電極Ｔ２，Ｔ３間には入力電圧Ｖｉｎが与えられる。直流電源１３０には入力キャパシタＣｉが並列に接続されており、入力電圧Ｖｉｎが安定化されている。また、ＭＯＳトランジスタ内蔵基板１の端子電極Ｔ１は、インダクタＬを介して負荷回路１４０に接続される。負荷回路１４０には出力キャパシタＣｏが並列に接続されており、インダクタＬ及び出力キャパシタＣｏによって出力電圧Ｖｏｕｔが平滑化される。さらに、端子電極Ｔ１とゲートドライバ１１０の間には、ブートストラップキャパシタＢＣが接続されている。
【００４５】
ゲートドライバ１１０は、シュミットトリガ回路１１１，１１２とダイオード１１３を有しており、図６に示すＭＯＳトランジスタ内蔵基板１の搭載領域Ａ１に搭載される。シュミットトリガ回路１１１，１１２は、コントローラ１２０から供給されるＰＷＭ制御信号を受け、制御信号Ｇ１，Ｇ２を排他的にアクティブレベルとすることにより、ＭＯＳトランジスタＱ１，Ｑ２を交互にオンさせる。本例では、コントローラ１２０がＭＯＳトランジスタ内蔵基板１の外部（例えばマザーボード上）に配置されており、図３に示す端子電極Ｔ４を介して、ＰＷＭ制御信号がＭＯＳトランジスタ内蔵基板１に入力される。シュミットトリガ回路１１１は、ダイオード１１３のカソードと端子電極Ｔ１との間に現れる電圧によって動作し、シュミットトリガ回路１１２は、ダイオード１１３のカソードと端子電極Ｔ３との間に現れる電圧によって動作する。ここで、端子電極Ｔ１とダイオード１１３のカソードの間には、ブートストラップキャパシタＢＣが接続されているため、ＭＯＳトランジスタＱ１がオフしている期間においても、シュミットトリガ回路１１１，１１２には十分な動作電圧Ｖｃａｐが供給される。また、動作電圧Ｖｃａｐが直流電源１３０の入力電圧Ｖｉｎよりも高くなった場合であっても、ダイオード１１３が挿入されていることから、電流が逆流することはない。ブートストラップキャパシタＢＣは、図６に示すＭＯＳトランジスタ内蔵基板１の搭載領域Ａ２に搭載される。
【００４６】
制御信号Ｇ１，Ｇ２は、それぞれ対応する端子電極Ｔ５を介して、ＭＯＳトランジスタＱ１，Ｑ２のゲート電極Ｇに供給される。これにより、コントローラ１２０からＰＷＭ制御信号が供給されると、ＭＯＳトランジスタＱ１，Ｑ２は排他的にオンすることになる。動作波形図である図９に示すように、ＭＯＳトランジスタＱ１がオン（ＭＯＳトランジスタＱ２がオフ）している期間ＴＯＮにおいては、インダクタＬが励磁され、インダクタ電流ＩＬが増加する。この期間においては、図８に示す符号ＩＯＮで示す電流が流れる。一方、ＭＯＳトランジスタＱ１がオフ（ＭＯＳトランジスタＱ２がオン）している期間ＴＯＦＦにおいては、インダクタＬに蓄積された励磁エネルギーが解放され、インダクタ電流ＩＬが減少する。この期間においては、図８に示す符号ＩＯＦＦで示す電流が流れる。このようなインダクタ電流ＩＬの変動は、出力キャパシタＣｏによって平滑化され、所望の出力電流Ｉｏが負荷回路１４０に与えられる。したがって、ＰＷＭ制御信号の周期Ｔｃｙｃ（ＰＷＭ制御信号の周波数ｆ）を固定しつつ、期間ＴＯＮのデューティ比を変化させることにより、出力電圧Ｖｏｕｔを入力電圧Ｖｉｎよりも低い一定のレベルに保ちつつ、所望の出力電流Ｉｏを負荷回路１４０に与えることが可能となる。
【００４７】
出力電圧Ｖｏｕｔは、コントローラ１２０にフィードバックされる。コントローラ１２０は出力電圧Ｖｏｕｔをモニタし、これが基準値未満であればＰＷＭ制御信号のデューティ比を低くし、基準値以上であればＰＷＭ制御信号のデューティ比を高くする。このようなフィードバック制御により、出力電圧Ｖｏｕｔのレベルはほぼ一定に保たれる。
【００４８】
このように、本実施形態によるＭＯＳトランジスタ内蔵基板１は、非絶縁型の同期整流式降圧コンバータに応用することが可能である。図８に示す例では、ゲートドライバ１１０とブートストラップキャパシタＢＣをＭＯＳトランジスタ内蔵基板１の表面１ｂに搭載し、他の要素、つまり、コントローラ１２０、入力キャパシタＣｉ、出力キャパシタＣｏ、インダクタＬなどを外部に配置しているが、これらの一部又は全部を本実施形態によるＭＯＳトランジスタ内蔵基板１に搭載又は内蔵しても構わない。
【００４９】
図１０は、本実施形態によるＭＯＳトランジスタ内蔵基板１を用いたスイッチング電源装置２００の回路図であり、非絶縁型の同期整流式昇圧コンバータを構成した例を示している。尚、図１０においては、コントローラやゲートドライバなどの要素は、図示を省略している。
【００５０】
図１０に示すスイッチング電源装置２００は、直流電源１３０と端子電極Ｔ１の間にインダクタＬが接続され、端子電極Ｔ２に負荷回路１４０が接続され、端子電極Ｔ３が接地された構成を有している。かかる構成により、ＭＯＳトランジスタＱ２がオン（ＭＯＳトランジスタＱ１がオフ）している期間ＴＯＮにおいては、インダクタＬが励磁される。この期間においては、図１０に示す符号ＩＯＮで示す電流が流れる。一方、ＭＯＳトランジスタＱ２がオフ（ＭＯＳトランジスタＱ１がオン）している期間ＴＯＦＦにおいては、インダクタＬに蓄積された励磁エネルギーが解放される。この期間においては、図１０に示す符号ＩＯＦＦで示す電流が流れる。そして、本例ではインダクタＬが直流電源１３０に対して直列に挿入されていることから、直流電源１３０からの入力電圧Ｖｉｎに励磁エネルギーが重畳される。これにより、入力電圧Ｖｉｎよりも高い出力電圧Ｖｏｕｔを負荷回路１４０に与えることが可能となる。
【００５１】
図１１は、本実施形態によるＭＯＳトランジスタ内蔵基板１を用いたスイッチング電源装置３００の回路図であり、非絶縁型の同期整流式反転コンバータを構成した例を示している。尚、図１１においては、コントローラやゲートドライバなどの要素は、図示を省略している。
【００５２】
図１１に示すスイッチング電源装置３００は、端子電極Ｔ２に直流電源１３０が接続され、端子電極Ｔ３に負荷回路１４０が接続され、端子電極Ｔ１がインダクタＬを介して接地された構成を有している。かかる構成により、ＭＯＳトランジスタＱ１がオン（ＭＯＳトランジスタＱ２がオフ）している期間ＴＯＮにおいては、インダクタＬが励磁される。この期間においては、図１１に示す符号ＩＯＮで示す電流が流れる。一方、ＭＯＳトランジスタＱ１がオフ（ＭＯＳトランジスタＱ２がオン）している期間ＴＯＦＦにおいては、インダクタＬに蓄積された励磁エネルギーが解放される。この期間においては、図１１に示す符号ＩＯＦＦで示す電流が流れる。そして、本例ではインダクタＬが負荷回路１４０に対して並列に接続されていることから、負荷回路１４０に印加される出力電圧Ｖｏｕｔは負の値となり、反転した電圧を生成することが可能となる。
【００５３】
図１２は、本実施形態によるＭＯＳトランジスタ内蔵基板１を用いたスイッチング電源装置４００の回路図であり、ハーフブリッジ方式の絶縁型変圧器を構成した例を示している。尚、図１２においては、コントローラやゲートドライバなどの要素は、図示を省略している。
【００５４】
図１２に示すスイッチング電源装置４００は、端子電極Ｔ２，Ｔ３間に直流電源１３０から入力電圧Ｖｉｎが与えられるとともに、端子電極Ｔ１がトランスＴの１次側巻線Ｌｐを介して入力キャパシタＣｉ１，Ｃｉ２の接点に接続された構成を有している。トランスＴの２次側巻線Ｌｓの一端は、ダイオードＤ１を介してインダクタＬに接続され、トランスＴの２次側巻線Ｌｓの他端は、ダイオードＤ２を介してインダクタＬに接続される。そして、出力キャパシタＣｏは、インダクタＬとトランスＴの２次側巻線Ｌｓの中点に接続されている。かかる構成により、ＭＯＳトランジスタＱ１がオン（ＭＯＳトランジスタＱ２がオフ）している期間においては、トランスＴの１次側巻線Ｌｐに一方向の電流が流れ、ＭＯＳトランジスタＱ１がオフ（ＭＯＳトランジスタＱ２がオン）している期間においては、トランスＴの１次側巻線Ｌｐに逆方向の電流が流れる。これにより、トランスＴの２次側巻線Ｌｓには巻数比に応じた電圧が発生し、この電圧がダイオードＤ１，Ｄ２によって整流されることから、トランスＴの巻数比に応じた出力電圧Ｖｏｕｔを負荷回路１４０に印加することが可能となる。
【００５５】
図１３は、本実施形態によるＭＯＳトランジスタ内蔵基板１を用いたスイッチング電源装置５００の回路図であり、フルブリッジ方式の絶縁型変圧器を構成した例を示している。尚、図１３においては、コントローラやゲートドライバなどの要素は、図示を省略している。
【００５６】
図１３に示すスイッチング電源装置５００は、２つのＭＯＳトランジスタ内蔵基板１Ａ，１Ｂが並列に接続されているとともに、ＭＯＳトランジスタ内蔵基板１Ａの端子電極Ｔ１とＭＯＳトランジスタ内蔵基板１Ｂの端子電極Ｔ１の間にトランスＴの１次側巻線Ｌｐが接続されている点において、図１２に示したスイッチング電源装置４００と相違している。ＭＯＳトランジスタ内蔵基板１ＡのＭＯＳトランジスタＱ１とＭＯＳトランジスタ内蔵基板１ＢのＭＯＳトランジスタＱ２は、オン期間が重なる。同様に、ＭＯＳトランジスタ内蔵基板１ＡのＭＯＳトランジスタＱ２とＭＯＳトランジスタ内蔵基板１ＢのＭＯＳトランジスタＱ１は、オン期間が重なる。これにより、基本的に図１２に示したスイッチング電源装置４００と同じ動作が行われるが、ＭＯＳトランジスタ内蔵基板１Ａに含まれるＭＯＳトランジスタＱ１，Ｑ２の動作と、ＭＯＳトランジスタ内蔵基板１Ｂに含まれるＭＯＳトランジスタＱ１，Ｑ２の動作をそれぞれ独立して制御できることから、オン電流の流れをより高精度に制御することが可能となる。
【００５７】
ここで、ＭＯＳトランジスタ内蔵基板１ＡとＭＯＳトランジスタ内蔵基板１Ｂは別個の回路基板である必要はなく、４つのＭＯＳトランジスタを１つの基板に内蔵しても構わない。
【００５８】
以上説明したように、本実施形態によるＭＯＳトランジスタ内蔵基板１は、種々のスイッチング電源装置に利用することが可能である。
【００５９】
＜第２の実施形態＞
図１４は、本発明の第２の実施形態によるＭＯＳトランジスタ内蔵基板２の構造を説明するための模式的な断面図である。また、図１５〜図１８は、それぞれ配線層Ｌ１〜Ｌ４のパターン形状を示す平面図であり、いずれも表面２ｂ側（上側）から見た形状を示している。また、各要素の位置関係を理解しやすくするため、図１５〜図１７には、ＭＯＳトランジスタＱ１，Ｑ２の平面位置が表示されている。
【００６０】
図１４〜図１８に示すように、第２の実施形態によるＭＯＳトランジスタ内蔵基板２は、ＭＯＳトランジスタＱ１，Ｑ２の表裏が第１の実施形態とは逆であり、且つ、端子電極Ｔ１〜Ｔ３，Ｔ７，Ｔ８が基板の表面２ｂ側（上側）に形成されている点において、図１に示した第１の実施形態によるＭＯＳトランジスタ内蔵基板１と相違している。表面２ａ側（下側）には端子電極が露出していない。図１４〜図１８において、第１の実施形態によるＭＯＳトランジスタ内蔵基板１と同一の要素には同一の符号を付し、重複する説明は省略する。
【００６１】
端子電極Ｔ７は、ＭＯＳトランジスタＱ１のゲート電極Ｇに接続される端子であり、端子電極Ｔ８は、ＭＯＳトランジスタＱ２のゲート電極Ｇに接続される端子である。端子電極Ｔ７は、導体パターン２４ｇ１，ビア導体３４，導体パターン２３ｇ１，ビア導体３２，導体パターン２２ｇ，ビア導体３１，導体パターン２１ｇ，ビア導体３５を介してＭＯＳトランジスタＱ１のゲート電極Ｇに接続される。端子電極Ｔ８は、導体パターン２４ｇ２，ビア導体３４，導体パターン２３ｇ２，ビア導体３３を介してＭＯＳトランジスタＱ２のゲート電極Ｇに接続される。
【００６２】
ＭＯＳトランジスタ内蔵基板２の作製においては、まず絶縁樹脂層１１の両面に配線層Ｌ１，Ｌ２を形成した後、絶縁樹脂層１２、絶縁樹脂層１３、配線層Ｌ３、絶縁樹脂層１４、配線層Ｌ４をこの順に形成する。そして、本実施形態においては、作製したＭＯＳトランジスタ内蔵基板２の表裏を反転し、表面２ｂを実装面としてマザーボードなどの別の基板に搭載する。また、表面２ａには端子電極が設けられておらず、ゲートドライバやブートストラップキャパシタなどは、マザーボードなどの別の基板に搭載される。
【００６３】
本実施形態が例示するように、本発明において、ＭＯＳトランジスタ内蔵基板の製造工程における上下方向と、実使用時における上下方向は、逆であっても構わない。また、基板の両面に端子電極を設ける必要はなく、一方の表面にのみ端子電極を設けても構わない。
【００６４】
＜第３の実施形態＞
図１９は、本発明の第３の実施形態によるＭＯＳトランジスタ内蔵基板３の構造を説明するための模式的な断面図である。また、図２０〜図２２は、それぞれ配線層Ｌ１〜Ｌ３のパターン形状を示す平面図であり、いずれも表面３ｂ側（上側）から見た形状を示している。また、各要素の位置関係を理解しやすくするため、図２０〜図２２には、ＭＯＳトランジスタＱ１，Ｑ２の平面位置が表示されている。
【００６５】
図１９〜図２２に示すように、第３の実施形態によるＭＯＳトランジスタ内蔵基板３は、ＭＯＳトランジスタＱ１，Ｑ２の表裏が第１の実施形態とは逆であり、且つ、端子電極Ｔ７，Ｔ８が基板の表面３ａ側（下側）に形成されている点において、図１に示した第１の実施形態によるＭＯＳトランジスタ内蔵基板１と相違している。表面３ｂ側（上側）には端子電極が露出していない。図１９〜図２２において、第１及び第２の実施形態によるＭＯＳトランジスタ内蔵基板１，２と同一の要素には同一の符号を付し、重複する説明は省略する。
【００６６】
本実施形態においては、複数のビア導体３５を介して、ＭＯＳトランジスタＱ１のソース電極ＳとＭＯＳトランジスタＱ２のドレイン電極Ｄが端子電極Ｔ１に直接接続されている。つまり、本実施形態においては、ＭＯＳトランジスタＱ１のソース電極Ｓ及びＭＯＳトランジスタＱ２のドレイン電極Ｄが表面３ａ側を向いていることから、絶縁樹脂層１３を貫通するビア導体３２を経由することなく、ＭＯＳトランジスタＱ１のソース電極Ｓ及びＭＯＳトランジスタＱ２のドレイン電極Ｄを端子電極Ｔ１に直接接続することができる。本実施形態においては、端子電極Ｔ１が結合配線パターンＣＰを兼ねている。
【００６７】
その代わりに、ＭＯＳトランジスタＱ１のドレイン電極Ｄは、絶縁樹脂層１３を貫通するビア導体３２を経由して端子電極Ｔ２に接続され、ＭＯＳトランジスタＱ２のソース電極Ｓは、絶縁樹脂層１３を貫通するビア導体３２を経由して端子電極Ｔ３に接続される。端子電極Ｔ７は、導体パターン２１ｇ１，ビア導体３５を介してＭＯＳトランジスタＱ１のゲート電極Ｇに接続される。端子電極Ｔ８は、導体パターン２１ｇ２，ビア導体３１，導体パターン２２ｇ，ビア導体３２，導体パターン２３ｇ，ビア導体３３を介してＭＯＳトランジスタＱ２のゲート電極Ｇに接続される。
【００６８】
本実施形態においては、ＭＯＳトランジスタ内蔵基板３の表面３ａを実装面としてマザーボードなどの別の基板に搭載する。また、表面３ｂには端子電極が設けられておらず、ゲートドライバやブートストラップキャパシタなどは、マザーボードなどの別の基板に搭載される。
【００６９】
本実施形態が例示するように、本発明において、基板の内部に埋め込まれた結合配線パターンＣＰによってＭＯＳトランジスタＱ１のソース電極ＳとＭＯＳトランジスタＱ２のドレイン電極Ｄを短絡することや、絶縁樹脂層１３を貫通するビア導体３２を介して結合配線パターンＣＰと端子電極Ｔ１を接続することは必須でなく、ＭＯＳトランジスタＱ１のソース電極ＳとＭＯＳトランジスタＱ２のドレイン電極Ｄを端子電極Ｔ１に直接接続しても構わない。この場合、ＭＯＳトランジスタＱ１，Ｑ２の動作によって発生する熱は、主に端子電極Ｔ１を介してマザーボードなどに放熱される。
【００７０】
＜第４の実施形態＞
図２３は、本発明の第４の実施形態によるＭＯＳトランジスタ内蔵基板４の構造を説明するための模式的な断面図である。また、図２４〜図２７は、それぞれ配線層Ｌ１〜Ｌ４のパターン形状を示す平面図であり、いずれも表面４ｂ側（上側）から見た形状を示している。また、各要素の位置関係を理解しやすくするため、図２４〜図２６には、ＭＯＳトランジスタＱ１，Ｑ２の平面位置が表示されている。
【００７１】
図２３〜図２７に示すように、第４の実施形態によるＭＯＳトランジスタ内蔵基板４は、ＭＯＳトランジスタＱ１，Ｑ２の向きが第１の実施形態と同じであるが、端子電極Ｔ１〜Ｔ３，Ｔ７，Ｔ８が基板の表面４ｂ側（上側）に形成されている点において、図１に示した第１の実施形態によるＭＯＳトランジスタ内蔵基板１と相違している。表面４ａ側（下側）には端子電極が露出していない。図２３〜図２６において、第１〜第３の実施形態によるＭＯＳトランジスタ内蔵基板１〜３と同一の要素には同一の符号を付し、重複する説明は省略する。
【００７２】
本実施形態においては、複数のビア導体３３を介して、ＭＯＳトランジスタＱ１のソース電極ＳとＭＯＳトランジスタＱ２のドレイン電極Ｄが結合配線パターンＣＰに接続されている。結合配線パターンＣＰは、複数のビア導体３４を介して、端子電極Ｔ１に接続されている。つまり、本実施形態においては、ＭＯＳトランジスタＱ１のソース電極Ｓ及びＭＯＳトランジスタＱ２のドレイン電極Ｄが表面４ｂ側を向いており、且つ、端子電極Ｔ１が表面４ｂ側に設けられていることから、絶縁樹脂層１３を貫通するビア導体３２を経由することなく、ＭＯＳトランジスタＱ１のソース電極Ｓ及びＭＯＳトランジスタＱ２のドレイン電極Ｄを端子電極Ｔ１に接続することができる。
【００７３】
その代わりに、第３の実施形態と同様、ＭＯＳトランジスタＱ１のドレイン電極Ｄは、絶縁樹脂層１３を貫通するビア導体３２を経由して端子電極Ｔ２に接続され、ＭＯＳトランジスタＱ２のソース電極Ｓは、絶縁樹脂層１３を貫通するビア導体３２を経由して端子電極Ｔ３に接続される。端子電極Ｔ７は、導体パターン２４ｇ１，ビア導体３４，導体パターン２３ｇ１，ビア導体３３を介してＭＯＳトランジスタＱ１のゲート電極Ｇに接続される。端子電極Ｔ８は、導体パターン２４ｇ２，ビア導体３４，導体パターン２３ｇ２，ビア導体３２，導体パターン２２ｇ，ビア導体３１，導体パターン２１ｇ，ビア導体３５を介してＭＯＳトランジスタＱ２のゲート電極Ｇに接続される。
【００７４】
本実施形態においては、ＭＯＳトランジスタ内蔵基板４の表面４ｂを実装面としてマザーボードなどの別の基板に搭載する。また、表面４ａには端子電極が設けられておらず、ゲートドライバやブートストラップキャパシタなどは、マザーボードなどの別の基板に搭載される。
【００７５】
本実施形態が例示するように、基板の内部に埋め込まれた結合配線パターンＣＰを用いる場合であっても、絶縁樹脂層１３を貫通するビア導体３２を経由することなく、結合配線パターンＣＰと端子電極Ｔ１を接続しても構わない。
【００７６】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００７７】
例えば、上記の各実施形態では、ＭＯＳトランジスタＱ１，Ｑ２としてｎチャンネル型を用いているが、本発明がこれに限定されるものではなく、ｐチャンネル型のＭＯＳトランジスタを用いても構わない。また、本発明において、ＭＯＳトランジスタをベースに組み込んだＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）などの縦型デバイスを用いることも可能である。この場合、ＩＧＢＴのエミッタ電極が本発明における「ソース電極」に対応し、ＩＧＢＴのコレクタ電極が本発明における「ドレイン電極」に対応する。このように、使用する縦型デバイスの種類に応じて、本発明における「ソース電極」、「ドレイン電極」及び「ゲート電極」を適宜読み替えても構わない。
【符号の説明】
【００７８】
１〜４，１Ａ，１Ｂ    ＭＯＳトランジスタ内蔵基板
１ａ〜４ａ    一方の表面
１ｂ〜４ｂ    他方の表面
１１〜１４    絶縁樹脂層
２１，２１ｇ，２１ｇ１，２１ｇ２，２２ａ，２２ｂ，２２ｇ，２３ｂ，２３ｇ，２３ｇ１，２３ｇ２，２４，２４ｇ１，２４ｇ２    導体パターン
３１〜３５    ビア導体
４０    シリコン基板
４１    エピタキシャル層
４２    ｐ型不純物領域
４３    ｎ型不純物領域
４４    ゲート絶縁膜
４５    ポリシリコンゲート
４６    絶縁層
４７    配線層
４８，４９    ビア導体
１００，２００，３００，４００，５００    スイッチング電源装置
１１０    ゲートドライバ
１１１，１１２    シュミットトリガ回路
１１３    ダイオード
１２０    コントローラ
１３０    直流電源
１４０    負荷回路
Ａ１，Ａ２    搭載領域
ＢＣ    ブートストラップキャパシタ
ＣＰ    結合配線パターン
Ｃｉ，Ｃｉ１，Ｃｉ２    入力キャパシタ
Ｃｏ    出力キャパシタ
Ｄ    ドレイン電極
Ｄ１，Ｄ２    ダイオード
Ｇ    ゲート電極
Ｇ１，Ｇ２    制御信号
Ｌ    インダクタ
Ｌ１〜Ｌ４    配線層
Ｌｐ    １次側巻線
Ｌｓ    ２次側巻線
Ｑ１，Ｑ２    ＭＯＳトランジスタ
Ｓ    ソース電極
ＳＲ１，ＳＲ２    ソルダーレジスト
Ｔ    トランス
Ｔ１〜Ｔ８    端子電極
【図１】
2020053593.tif 000003
【図２】
2020053593.tif 000004
【図３】
2020053593.tif 000005
【図４】
2020053593.tif 000006
【図５】
2020053593.tif 000007
【図６】
2020053593.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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