(57)【要約】      （修正有）【課題】出力キャパシタを小型化しつつ電力脈動を抑える電力変換装置を提供する。【解決手段】電力変換装置１は、ダイオードＤ１１〜Ｄ１４からなるダイオードブリッジの第１出力端Ｔｏ１に一端を接続される第１インダクタＬ１と、インダクタの他端とダイオードブリッジの第２出力端Ｔｏ２との間に接続される第１スイッチング素子Ｓ１と、第１インダクタの他端と第１スイッチング素子とが接続されるノードにアノードが接続されるダイオードＤ１と、ダイオードＤ１のカソードと第２出力端との間に接続されるバッファキャパシタＣｂと、ダイオードＤ１のカソードとバッファキャパシタとが接続されるノードに接続される第２スイッチング素子Ｓ２と、第２スイッチング素子と第１出力端との間に接続される出力キャパシタＣｏｕｔと、バッファキャパシタのバッファキャパシタ電圧Ｖｂを制御すべく第１及び第２スイッチング素子を制御する制御部５と、を備える。【選択図】図１
2020162261.tif 000002
【特許請求の範囲】
【請求項１】
ダイオードブリッジの第１出力端に一端を接続される第１インダクタと、
前記第１インダクタの他端と前記ダイオードブリッジの第２出力端との間に接続される第１スイッチング素子と、
前記第１インダクタの他端と前記第１スイッチング素子とが接続されるノードにアノードが接続されるダイオードと、
前記ダイオードのカソードと前記第２出力端との間に接続されるバッファキャパシタと、
前記ダイオードのカソードと前記バッファキャパシタとが接続されるノードに接続される第２スイッチング素子と、
前記第２スイッチング素子と前記第１出力端との間に接続される出力キャパシタと、
前記バッファキャパシタのバッファキャパシタ電圧を制御すべく前記第１スイッチング素子および前記第２スイッチング素子を制御する制御部と、
を備える電力変換装置。
【請求項２】
交流電源を接続可能なダイオードブリッジをさらに備える、請求項１に記載の電力変換装置。
【請求項３】
前記バッファキャパシタは、セラミックコンデンサ、またはフィルムコンデンサである、請求項１または請求項２に記載の電力変換装置。
【請求項４】
前記第１スイッチング素子と、前記第２スイッチング素子と、前記ダイオードのうち少なくともいずれかは、ＳｉＣを半導体材料として構成される、請求項１から請求項３のいずれか１項に記載の電力変換装置。
【請求項５】
前記第１スイッチング素子がオン、前記第２スイッチング素子がオフとされる第１モードと、
前記第１スイッチング素子がオフ、前記第２スイッチング素子がオフとされる第２モードと、
前記第１スイッチング素子がオン、前記第２スイッチング素子がオンとされる第３モードと、
前記第１スイッチング素子がオフ、前記第２スイッチング素子がオンとされる第４モードと、
を有し、
前記制御部は、
前記バッファキャパシタ電圧の指令値に基づいて算出される第２モードデューティに基づき、前記第２モードデューティの期間において当該電力変換装置を前記第２モードとし、
前記バッファキャパシタ電圧の指令値に基づいて算出される第３モードデューティに基づき、前記第３モードデューティの期間において当該電力変換装置を前記第３モードとする、請求項１から請求項４のいずれか１項に記載の電力変換装置。
【請求項６】
前記制御部は、
第１モードデューティと前記第３モードデューティとを加算する第１加算器と、
前記第１加算器の出力と三角波とを比較して前記第１スイッチング素子を駆動する第１スイッチング信号を生成する第１コンパレータと、
前記第１モードデューティと前記三角波とを比較して前記第２スイッチング素子を駆動する第２スイッチング信号を生成する第２コンパレータと、
前記第１モードデューティと三角波とを比較して前記第１スイッチング信号を生成する第３コンパレータと、
前記第１モードデューティと前記第２モードデューティとを加算する第２加算器と、
前記第２加算器の出力と三角波とを比較して前記第２スイッチング信号を生成する第４コンパレータと、
を有する、請求項５に記載の電力変換装置。
【請求項７】
前記制御部は、
前記バッファキャパシタ電圧の検出値と電圧指令値との偏差を生成する偏差部と、
前記偏差部の出力が入力される補償器と、
前記補償器の出力と前記第１モードデューティとを加算して加算結果を前記第１加算器および前記第２コンパレータへ出力する第３加算器と、
前記補償器の出力と前記第１モードデューティとを加算して加算結果を前記第３コンパレータおよび前記第２加算器へ出力する第４加算器と、
を有する、請求項６に記載の電力変換装置。
【請求項８】
前記制御部は、
当該電力変換装置の出力電圧の検出値と電圧指令値との偏差を生成する偏差部と、
前記偏差部の出力が入力される補償器と、
前記補償器の出力と前記第１モードデューティとを加算して加算結果を前記第１加算器および前記第２コンパレータへ出力する第３加算器と、
前記補償器の出力と前記第１モードデューティとを加算して加算結果を前記第３コンパレータおよび前記第２加算器へ出力する第４加算器と、
を有する、請求項６に記載の電力変換装置。
【請求項９】
前記交流電源の一端に一端を接続可能な第２インダクタと、
前記第２インダクタの他端と前記ダイオードブリッジの第１入力端とが接続されるノードと、前記ダイオードブリッジの第２入力端と前記交流電源の他端とが接続されるノードとの間に接続されるキャパシタと、
を備える、請求項１から請求項８のいずれか１項に記載の電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力変換装置に関する。
【背景技術】
【０００２】
従来、種々のＰＦＣ（力率改善）コンバータが開発されている。ＰＦＣコンバータは、交流電力を直流電力へ変換する電力変換装置である。
【０００３】
従来のＰＦＣコンバータとしては、例えば、チョッパー型ＰＦＣコンバータやブリッジレス型ＰＦＣコンバータなどが知られている。ブリッジレス型ＰＦＣコンバータの一例は、特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１７−１３９８４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来のＰＦＣコンバータには、出力キャパシタが備えられるが、交流入力電力による電力脈動を抑えるためには、出力キャパシタの容量を大きくする必要があった。すなわち、出力キャパシタが大型化する問題があった。スイッチング周波数を高周波化しても、上記電力脈動を抑えるために出力キャパシタを小型化することができなかった。
【０００６】
上記状況に鑑み、本発明は、出力キャパシタを小型化しつつ電力脈動を抑えることを適切な構成によって実現する電力変換装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の電力変換装置は、
ダイオードブリッジの第１出力端に一端を接続される第１インダクタと、
前記第１インダクタの他端と前記ダイオードブリッジの第２出力端との間に接続される第１スイッチング素子と、
前記第１インダクタの他端と前記第１スイッチング素子とが接続されるノードにアノードが接続されるダイオードと、
前記ダイオードのカソードと前記第２出力端との間に接続されるバッファキャパシタと、
前記ダイオードのカソードと前記バッファキャパシタとが接続されるノードに接続される第２スイッチング素子と、
前記第２スイッチング素子と前記第１出力端との間に接続される出力キャパシタと、
前記バッファキャパシタのバッファキャパシタ電圧を制御すべく前記第１スイッチング素子および前記第２スイッチング素子を制御する制御部と、
を備える構成としている（第１の構成）。
【０００８】
また、上記第１の構成において、交流電源を接続可能なダイオードブリッジをさらに備えることとしてもよい（第２の構成）。
【０００９】
また、上記第１または第２の構成において、前記バッファキャパシタは、セラミックコンデンサ、またはフィルムコンデンサであることとしてもよい（第３の構成）。
【００１０】
また、上記第１から第３のいずれかの構成において、前記第１スイッチング素子と、前記第２スイッチング素子と、前記ダイオードのうち少なくともいずれかは、ＳｉＣを半導体材料として構成されることとしてもよい（第４の構成）。
【００１１】
また、上記第１から第４のいずれかの構成において、前記第１スイッチング素子がオン、前記第２スイッチング素子がオフとされる第１モードと、
前記第１スイッチング素子がオフ、前記第２スイッチング素子がオフとされる第２モードと、
前記第１スイッチング素子がオン、前記第２スイッチング素子がオンとされる第３モードと、
前記第１スイッチング素子がオフ、前記第２スイッチング素子がオンとされる第４モードと、
を有し、
前記制御部は、
前記バッファキャパシタ電圧の指令値に基づいて算出される第２モードデューティに基づき、前記第２モードデューティの期間において当該電力変換装置を前記第２モードとし、
前記バッファキャパシタ電圧の指令値に基づいて算出される第３モードデューティに基づき、前記第３モードデューティの期間において当該電力変換装置を前記第３モードとすることとしてもよい（第５の構成）。
【００１２】
また、上記第５の構成において、前記制御部は、
第１モードデューティと前記第３モードデューティとを加算する第１加算器と、
前記第１加算器の出力と三角波とを比較して前記第１スイッチング素子を駆動する第１スイッチング信号を生成する第１コンパレータと、
前記第１モードデューティと前記三角波とを比較して前記第２スイッチング素子を駆動する第２スイッチング信号を生成する第２コンパレータと、
前記第１モードデューティと三角波とを比較して前記第１スイッチング信号を生成する第３コンパレータと、
前記第１モードデューティと前記第２モードデューティとを加算する第２加算器と、
前記第２加算器の出力と三角波とを比較して前記第２スイッチング信号を生成する第４コンパレータと、
を有することとしてもよい（第６の構成）。
【００１３】
また、上記第６の構成において、前記制御部は、
前記バッファキャパシタ電圧の検出値と電圧指令値との偏差を生成する偏差部と、
前記偏差部の出力が入力される補償器と、
前記補償器の出力と前記第１モードデューティとを加算して加算結果を前記第１加算器および前記第２コンパレータへ出力する第３加算器と、
前記補償器の出力と前記第１モードデューティとを加算して加算結果を前記第３コンパレータおよび前記第２加算器へ出力する第４加算器と、
を有することとしてもよい（第７の構成）。
【００１４】
また、上記第６の構成において、前記制御部は、
当該電力変換装置の出力電圧の検出値と電圧指令値との偏差を生成する偏差部と、
前記偏差部の出力が入力される補償器と、
前記補償器の出力と前記第１モードデューティとを加算して加算結果を前記第１加算器および前記第２コンパレータへ出力する第３加算器と、
前記補償器の出力と前記第１モードデューティとを加算して加算結果を前記第３コンパレータおよび前記第２加算器へ出力する第４加算器と、
を有することとしてもよい（第８の構成）。
【００１５】
また、上記第１から第８のいずれかの構成において、前記交流電源の一端に一端を接続可能な第２インダクタと、
前記第２インダクタの他端と前記ダイオードブリッジの第１入力端とが接続されるノードと、前記ダイオードブリッジの第２入力端と前記交流電源の他端とが接続されるノードとの間に接続されるキャパシタと、を備えることとしてもよい（第９の構成）。
【発明の効果】
【００１６】
本発明の電力変換装置によると、出力キャパシタを小型化しつつ電力脈動を抑えることを適切な構成によって実現することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施形態に係る電力変換装置の構成を示す回路図である。
【図２Ａ】電力変換装置の第１モードを示す図である。
【図２Ｂ】電力変換装置の第２モードを示す図である。
【図２Ｃ】電力変換装置の第３モードを示す図である。
【図２Ｄ】電力変換装置の第４モードを示す図である。
【図３】電力補償制御を説明するための模式的な波形図である。
【図４】バッファキャパシタの放電の場合のスイッチング信号を生成する制御部内部の構成を示す図である。
【図５】バッファキャパシタの放電の場合の三角波、および各スイッチング信号の波形を示す図である。
【図６】バッファキャパシタの充電の場合のスイッチング信号を生成する制御部内部の構成を示す図である。
【図７】バッファキャパシタの充電の場合の三角波、および各スイッチング信号の波形を示す図である。
【図８】モードごとの第１スイッチング素子、第２スイッチング素子のオンオフ状態を示す図である。
【図９】電力変換装置のシミュレーション結果の一例を示す波形図である。
【図１０】図９の一部において時間軸を拡大した図である。
【発明を実施するための形態】
【００１８】
以下に本発明の一実施形態について図面を参照して説明する。
【００１９】
＜１．電力変換装置の構成＞
図１は、本発明の一実施形態に係る電力変換装置１の構成を示す回路図である。電力変換装置１は、パワーデカップリング機能を有する昇降圧型（Buck-Boost型）ＰＦＣコンバータである。電力変換装置１は、交流電源ＡＣにより供給される交流電圧である入力電圧Ｖｉｎを直流電圧である出力電圧ｖｏに変換する。生成された出力電圧ｖｏは、電力変換装置１に接続された負荷１０に供給される。
【００２０】
電力変換装置１は、インダクタＬｆと、キャパシタＣｆと、ダイオードブリッジＤＢと、インダクタＬ１と、ダイオードＤ１と、バッファキャパシタＣｂと、出力キャパシタＣｏｕｔと、第１スイッチング素子Ｓ１と、第２スイッチング素子Ｓ２と、制御部５と、を備える。
【００２１】
ダイオードブリッジＤＢは、ダイオードＤ１１〜Ｄ１４により構成され、第１入力端Ｔｉ１、第２入力端Ｔｉ２、第１出力端Ｔｏ１、および第２出力端Ｔｏ２を有する。
【００２２】
第１スイッチング素子Ｓ１および第２スイッチング素子Ｓ２は、一例として、ｎチャネルＭＯＳＦＥＴで構成される。
【００２３】
インダクタＬｆの一端は、交流電源ＡＣの一端に接続される。キャパシタＣｆの一端は、インダクタＬｆの他端に接続される。キャパシタＣｆの他端は、交流電源ＡＣの他端に接続される。
【００２４】
インダクタＬｆの他端とキャパシタＣｆの一端とが接続される接続ノードは、ダイオードＤ１１のアノードとダイオードＤ１２のカソードとが接続される接続ノードである第１入力端Ｔｉ１に接続される。ダイオードＤ１３のアノードとダイオードＤ１４のカソードとが接続される接続ノードである第２入力端Ｔｉ２は、キャパシタＣｆの他端に接続される。
【００２５】
ダイオードＤ１１のカソードとダイオードＤ１３のカソードとが接続される接続ノードである第１出力端Ｔｏ１は、インダクタＬ１の一端に接続される。インダクタＬ１の他端は、ダイオードＤ１のアノードとともに、第１スイッチング素子Ｓ１のドレインに接続される。ダイオードＤ１のカソードは、バッファキャパシタＣｂの一端とともに、第２スイッチング素子Ｓ２のドレインに接続される。
【００２６】
バッファキャパシタＣｂの他端は、第１スイッチング素子Ｓ１のソースとともに、ダイオードＤ１２のアノードとダイオードＤ１４のアノードとが接続される接続ノードである第２出力端Ｔｏ２に接続される。第２スイッチング素子Ｓ２のソースは、出力キャパシタＣｏｕｔの一端に接続される。出力キャパシタＣｏｕｔの他端は、インダクタＬ１の一端に接続される。
【００２７】
制御部５は、第１スイッチング素子Ｓ１のゲートに印加させるゲート信号Ｇ１と、第２スイッチング素子Ｓ２のゲートに印加させるゲート信号Ｇ２を生成することにより、第１スイッチング素子Ｓ１および第２スイッチング素子Ｓ２のスイッチング制御を行う。制御部５は、出力電圧ｖｏの制御とともに、バッファキャパシタＣｂによる電力補償制御を行う。
【００２８】
＜２．電力変換装置の動作モード＞
電力変換装置１は、以下説明する図２Ａ〜図２Ｄに示す各モードで動作する。
【００２９】
図２Ａは、電力変換装置１の第１モードを示す図である。第１モードでは、第１スイッチング素子Ｓ１はオン、第２スイッチング素子Ｓ２はオフとされる。これにより、矢印ＡＲ１で示すように、ダイオードブリッジＤＢの第１出力端Ｔｏ１からインダクタＬ１、および第１スイッチング素子Ｓ１を介してダイオードブリッジＤＢの第２出力端Ｔｏ２へ電流が流れる経路が形成される。この第１モードでは、インダクタＬ１に励磁エネルギーが蓄えられる。
【００３０】
図２Ｂは、電力変換装置１の第２モードを示す図である。第２モードでは、第１スイッチング素子Ｓ１と第２スイッチング素子Ｓ２ともにオフとされる。これにより、矢印ＡＲ２で示すように、ダイオードブリッジＤＢの第１出力端Ｔｏ１からインダクタＬ１、ダイオードＤ１、およびバッファキャパシタＣｂを介してダイオードブリッジＤＢの第２出力端Ｔｏ２へ電流が流れる経路が形成される。この第２モードでは、バッファキャパシタＣｂの充電が行われ、バッファキャパシタＣｂにエネルギーが蓄えられる。
【００３１】
図２Ｃは、電力変換装置１の第３モードを示す図である。第３モードでは、第１スイッチング素子Ｓ１と第２スイッチング素子Ｓ２ともにオンとされる。これにより、矢印ＡＲ３で示すように、インダクタＬ１、第１スイッチング素子Ｓ１、バッファキャパシタＣｂ、第２スイッチング素子Ｓ２、および出力キャパシタＣｏｕｔを介してインダクタＬ１へ電流が流れる経路が形成される。この第３モードでは、バッファキャパシタＣｂの放電が行われて出力キャパシタＣｏｕｔの充電が行われる。
【００３２】
図２Ｄは、電力変換装置１の第４モードを示す図である。第４モードでは、第１スイッチング素子Ｓ１はオフ、第２スイッチング素子Ｓ２はオンとされる。これにより、矢印ＡＲ４で示すように、インダクタＬ１、ダイオードＤ１、第２スイッチング素子Ｓ２、および出力キャパシタＣｏｕｔを介してインダクタＬ１へ電流が流れる経路が形成される。この第４モードでは、出力キャパシタＣｏｕｔの充電が行われる。
【００３３】
電力変換装置１は、上記のような第２モード（図２Ｂ）および第３モード（図２Ｃ）を有することにより、バッファキャパシタＣｂを用いた電力補償制御を行うことができ、交流電源ＡＣによる交流入力電力による電力脈動を抑えることができる。
【００３４】
なお、電力変換装置１では、第３モード（図２Ｃ）および第４モード（図２Ｄ）のようにダイオードブリッジＤＢに電流が流れない場合があり、この場合に入力電流Ｉｉｎ（図１）が瞬時的にゼロとなることを回避するよう、電力変換装置１ではインダクタＬｆとキャパシタＣｆを備えている。
【００３５】
＜４．電力補償制御＞
次に、図３を用いて電力変換装置１における電力補償制御について説明する。図３は、電力補償制御を説明するための模式的な波形図である。図３において、上段は電力の時間的挙動、下段はバッファキャパシタＣｂのバッファキャパシタ電圧ｖｂ（図１）の時間的挙動を示す。
【００３６】
交流電源ＡＣによる入力電力Ｐｉｎは、図３に示すように余弦波となり、入力電力Ｐｉｎが一定とする出力電力Ｐｏｕｔを上回る期間Ｔ１では、エネルギーをバッファキャパシタＣｂに蓄え、入力電力Ｐｉｎが出力電力Ｐｏｕｔを下回る期間Ｔ２では、エネルギーをバッファキャパシタＣｂから放出する。これにより、図３に示すように、期間Ｔ１ではバッファキャパシタ電圧ｖｂは上昇し、期間Ｔ２ではバッファキャパシタ電圧ｖｂは下降する。
【００３７】
そこで、電力変換装置１では、図３に示すような時間的挙動となるバッファキャパシタ電圧ｖｂの指令値にバッファキャパシタ電圧ｖｂを制御することにより、入力電力Ｐｉｎによる電力脈動を抑えた出力電力Ｐｏｕｔを得ることができる。すなわち、パワーデカップリングを行うことができる。
【００３８】
ここで、バッファキャパシタＣｂに蓄えることのできるエネルギーは、(1/2)・Ｃｂ・ｖｂ２（Ｃｂ：バッファキャパシタＣｂの容量）で表されるが、容量の比較的小さいバッファキャパシタＣｂを高電圧化することで、大きなエネルギーを蓄えることができる。このようなバッファキャパシタＣｂとしては、例えばセラミックコンデンサやフィルムコンデンサのような長寿命の素子を利用することが可能となる。
【００３９】
また、上記のようにバッファキャパシタＣｂが高電圧化されるので、ダイオードＤ１、第１スイッチング素子Ｓ１、および第２スイッチング素子Ｓ２（図１）としては、高耐圧（例えば１２００Ｖ）の素子を用いることが望ましい。このような素子としては、例えばＳｉＣを用いて構成した素子が好適である。
【００４０】
さらに、バッファキャパシタＣｂを用いて電力補償を行うため、出力キャパシタＣｏｕｔは、スイッチング周波数を高周波化することで小型化することが可能となる。
【００４１】
＜５．バッファキャパシタ電圧の指令値＞
次に、電力補償制御を行うためのバッファキャパシタＣｂのバッファキャパシタ電圧ｖｂの指令値について説明する。
【００４２】
まず、入力電力Ｐｉｎは、入力電圧Ｖｉｎ＝Ｖｉ・ｓｉｎ（ωｔ）、Ｖｉ：入力電圧振幅、Ｉｉ：入力電流振幅とすれば、
【数１】
2020162261.tif 000003
Ｐｉｎは電源周波数の２倍の周波数で脈動し、この電力脈動をバッファキャパシタＣｂで補償する。  
【００４３】
その場合、（Ａ）式と、バッファキャパシタＣｂの瞬時電力Ｐｂは、バッファキャパシタ電圧ｖｂとバッファキャパシタＣｂのキャパシタ電流ｉｂ（図１）との積と一致することから、
【数２】
2020162261.tif 000004
が成立する。
【００４４】
これにより、
【数３】
2020162261.tif 000005
となる。但し、Ｃｂ：バッファキャパシタＣｂの容量である。
【００４５】
さらに両辺の積分をとると、
【数４】
2020162261.tif 000006
となる。
【００４６】
従って、バッファキャパシタ電圧ｖｂは、下記式として表される。
【数５】
2020162261.tif 000007
【００４７】
ここで、
【数６】
2020162261.tif 000008
であるので、バッファキャパシタ電圧ｖｂの指令値は、
【数７】
2020162261.tif 000009
となる。但し、ｖｂｍｉｎ：バッファキャパシタ電圧ｖｂの最小電圧、Ｐｏｕｔ：出力電力である。
【００４８】
＜６．動作解析＞
Ｄｍ１〜Ｄｍ４を先述した第１モード〜第４モードのデューティとすると、
【数８】
2020162261.tif 000010
但し、ｉｒｅｃ（図１）：ダイオードブリッジＤＢから出力される整流後の電流、ｉｏ：出力電流、ｉＬ：インダクタ電流（図１）である。
【００４９】
【数９】
2020162261.tif 000011
より、
【数１０】
2020162261.tif 000012
また、
【数１１】
2020162261.tif 000013
【００５０】
ここで、入力電力Ｐｉｎは、
【数１２】
2020162261.tif 000014
Ｐｉｎは電源周波数の２倍の周波数で脈動し、この電力脈動をバッファキャパシタＣｂで補償する。
【００５１】
その場合、バッファキャパシタＣｂの瞬時電力Ｐｂは、
【数１３】
2020162261.tif 000015
【００５２】
−Ｄｍ２＋Ｄｍ３＝Ｄｍ’と表すと、（３）式および（５）式より、
【数１４】
2020162261.tif 000016
【００５３】
出力電力Ｐｏｕｔは直流電力であるので（４）式より
【数１５】
2020162261.tif 000017
とすると、
【数１６】
2020162261.tif 000018
【００５４】
Ｄｍ２，Ｄｍ３はそれぞれバッファキャパシタＣｂの充電、放電を行う動作モードであるため、Ｄｍ２≠０のとき、Ｄｍ３＝０、Ｄｍ３≠０のとき、Ｄｍ２＝０とすると、
Ｄｍ’≧０、Ｄｍ’＜０に場合分けできる。
【００５５】
（ｉ）Ｃｂ放電時（Ｄｍ’≧０のとき）
Ｄｍ２＝０、Ｄｍ３＝Ｄｍ’
（２）式および（７）式より、
【数１７】
2020162261.tif 000019
【００５６】
（６）式および（７）式より、
【数１８】
2020162261.tif 000020
【００５７】
（ｉｉ）Ｃｂ充電時（Ｄｍ’＜０のとき）
Ｄｍ２＝−Ｄｍ’、Ｄｍ３＝０
（２）式および（７）式より、
【数１９】
2020162261.tif 000021
【００５８】
（６）式、（７）式、および（９）式より、
【数２０】
2020162261.tif 000022
【００５９】
＜７．スイッチング信号の生成＞
次に、制御部５におけるスイッチング信号の生成方法について説明する。
【００６０】
図４は、バッファキャパシタＣｂの放電の場合、すなわちキャパシタ電流ｉｂが０以上である場合のスイッチング信号ＳＳ１，ＳＳ２を生成する制御部５内部の構成を示す。なお、制御部５内部の不図示のドライバにより、第１スイッチング信号ＳＳ１は、第１スイッチング素子Ｓ１用のゲート信号Ｇ１に変換され、第２スイッチング信号ＳＳ２は、第２スイッチング素子Ｓ２用のゲート信号Ｇ２に変換される。
【００６１】
図４に示すように、偏差部５Ａは、バッファキャパシタ電圧ｖｂの検出値Ｖｂｄｅｔと、電圧指令値Ｖｂ＊との偏差を生成し、生成された偏差を補償器５Ｂへ出力する。補償器５Ｂは、例えば、ＰＩ（Proportional-Integral）補償器として構成される。
【００６２】
加算器５Ｃは、補償器５Ｂの出力を第１モードデューティＤｍ１に加算する。加算器５Ｄは、加算器５Ｃの加算結果を第３モードデューティＤｍ３に加算する。コンパレータ５Ｅは、非反転入力端に入力される加算器５Ｄの出力と、反転入力端に入力される三角波とを比較し、比較結果として第１スイッチング信号ＳＳ１を出力する。
【００６３】
一方、コンパレータ５Ｆは、反転入力端に入力される加算器５Ｃの出力と、非反転入力端に入力される三角波とを比較し、比較結果として第２スイッチング信号ＳＳ２を出力する。
【００６４】
第１モードデューティＤｍ１および第３モードデューティＤｍ３は、下記式により算出される。なお、式中でｖｏ＊：出力電圧の指令値である。第３モードデューティＤｍ３の算出には、バッファキャパシタ電圧ｖｂの指令値が用いられる。
【数２１】
2020162261.tif 000023
【００６５】
ここで、図８に、モードごとの第１スイッチング素子Ｓ１，第２スイッチング素子Ｓ２のオンオフ状態を示す。バッファキャパシタＣｂの放電の場合、第２モード以外のモードが使用される。図５は、バッファキャパシタＣｂの放電の場合の三角波ＳＲ、および各スイッチング信号ＳＳ１，ＳＳ２の波形を示す。
【００６６】
図８に示すように、第１スイッチング素子Ｓ１は、第１、第３、第４モードのうち、第４モードのみがオフとなるので、図４に示した構成により、コンパレータ５Ｅにより第１モードデューティＤｍ１と第３モードデューティＤｍ３との加算結果を三角波ＳＲと比較し、第１モードデューティＤｍ１の期間で第１スイッチング信号ＳＳ１をオンレベル（Ｈｉｇｈ）とし、第３モードデューティＤｍ３の期間で第１スイッチング信号ＳＳ１をオンレベル（Ｈｉｇｈ）とし、第４モードデューティＤｍ４＝１−（Ｄｍ１＋Ｄｍ３）の期間で第１スイッチング信号ＳＳ１をオフレベル（Ｌｏｗ）とする。なお、オンレベルは、スイッチング素子をオンとするレベルであり、オフレベルは、スイッチング素子をオフとするレベルである。
【００６７】
また、図８に示すように、第２スイッチング素子Ｓ２は、第１、第３、第４モードのうち、第１モードのみがオフとなるので、図４に示した構成により、コンパレータ５Ｆにより第１モードデューティＤｍ１を三角波ＳＲと比較し、第１モードデューティＤｍ１の期間で第２スイッチング信号ＳＳ２をオフレベル（Ｌｏｗ）とし、第３モードデューティＤｍ３の期間で第２スイッチング信号ＳＳ２をオンレベル（Ｈｉｇｈ）とし、第４モードデューティＤｍ４＝１−（Ｄｍ１＋Ｄｍ３）の期間で第２スイッチング信号ＳＳ２をオンレベル（Ｈｉｇｈ）とする。
【００６８】
なお、図４に示すように、補償器５Ｂの出力を第１モードデューティＤｍ１に加算することにより、バッファキャパシタ電圧ｖｂを安定化させることができる。なお、図４において、偏差部５Ａにおいて、出力電圧ｖｏの検出値と電圧指令値との偏差を生成してもよい。
【００６９】
図６は、バッファキャパシタＣｂの充電の場合、すなわちキャパシタ電流ｉｂが０より小さい場合のスイッチング信号ＳＳ１，ＳＳ２を生成する制御部５内部の構成を示す。
【００７０】
図６に示すように、偏差部５Ｇは、バッファキャパシタ電圧ｖｂの検出値Ｖｂｄｅｔと、電圧指令値Ｖｂ＊との偏差を生成し、生成された偏差を補償器５Ｈへ出力する。補償器５Ｈは、例えば、ＰＩ（Proportional-Integral）補償器として構成される。
【００７１】
加算器５Ｉは、補償器５Ｈの出力を第１モードデューティＤｍ１に加算する。コンパレータ５Ｊは、非反転入力端に入力される加算器５Ｉの出力と、反転入力端に入力される三角波とを比較し、比較結果として第１スイッチング信号ＳＳ１を出力する。
【００７２】
一方、加算器５Ｋは、加算器５Ｉの出力を第２モードデューティＤｍ２に加算する。コンパレータ５Ｌは、反転入力端に入力される加算器５Ｋの出力と、非反転入力端に入力される三角波ＳＲとを比較し、比較結果として第２スイッチング信号ＳＳ２を出力する。
【００７３】
第１モードデューティＤｍ１および第２モードデューティＤｍ２は、下記式により算出される。第２モードデューティＤｍ２の算出には、バッファキャパシタ電圧ｖｂの指令値が用いられる。
【数２２】
2020162261.tif 000024
【００７４】
バッファキャパシタＣｂの充電の場合、第３モード以外のモードが使用される。図７は、バッファキャパシタＣｂの充電の場合の三角波ＳＲ、および各スイッチング信号ＳＳ１，Ｓ２の波形を示す。
【００７５】
図８に示すように、第１スイッチング素子Ｓ１は、第１、第２、第４モードのうち、第１モードのみがオンとなるので、図６に示した構成により、コンパレータ５Ｊにより第１モードデューティＤｍ１を三角波ＳＲと比較し、第１モードデューティＤｍ１の期間で第１スイッチング信号ＳＳ１をオンレベル（Ｈｉｇｈ）とし、第２モードデューティＤｍ２の期間で第１スイッチング信号ＳＳ１をオフレベル（Ｌｏｗ）とし、第４モードデューティＤｍ４の期間で第１スイッチング信号ＳＳ１をオフレベル（Ｌｏｗ）とする。
【００７６】
また、図８に示すように、第２スイッチング素子Ｓ２は、第１、第２、第４モードのうち、第４モードのみがオンとなるので、図６に示した構成により、コンパレータ５Ｌにより第１モードデューティＤｍ１と第２モードデューティＤｍ２との加算結果を三角波ＳＲと比較し、第１モードデューティＤｍ１の期間で第２スイッチング信号ＳＳ２をオフレベル（Ｈｉｇｈ）とし、第２モードデューティＤｍ２の期間で第２スイッチング信号ＳＳ２をオフレベル（Ｌｏｗ）とし、第４モードデューティＤｍ４の期間で第２スイッチング信号ＳＳ２をオンレベル（Ｈｉｇｈ）とする。
【００７７】
なお、図６に示すように、補償器５Ｈの出力を第１モードデューティＤｍ１に加算することにより、バッファキャパシタ電圧ｖｂを安定化させることができる。なお、図６において、偏差部５Ｇにおいて、出力電圧ｖｏの検出値と電圧指令値との偏差を生成してもよい。
【００７８】
＜７．シミュレーション結果＞
図９は、電力変換装置１のシミュレーションを行ったシミュレーション結果の一例を示す波形図である。図９では、上段より順に、入力電圧Ｖｉｎ、入力電流Ｉｉｎ、バッファキャパシタ電圧ｖｂ、出力電圧ｖｏ、インダクタ電流ｉＬ（図１）の各波形を示す。なお、図１０は、図９の一部において時間軸を拡大した図である。
【００７９】
シミュレーション条件としては、入力電圧Ｖｉｎ＝２００Ｖｒｍｓ、出力電圧ｖｏ＝４００Ｖ、出力電力Ｐｏ＝５ｋＷ、スイッチング周波数＝１００ｋＨｚ、バッファキャパシタＣｂの容量Ｃｂ＝１００μＦ、最小電圧ｖｂｍｉｎ＝６００Ｖ、出力キャパシタＣｏｕｔの容量＝１０μＦ、インダクタＬ１のインダクタンス＝１ｍＨとした。
【００８０】
このように、出力キャパシタＣｏｕｔの容量を小容量とし、バッファキャパシタＣｂの容量を比較的小さくしても、図９に示すように、出力電圧ｖｏを４００Ｖ±３０Ｖとすることができた。なお、本シミュレーションでは、先述した図４、図６に示した出力電圧ｖｏのフィードバック制御は行っていないので、フィードバック制御をさらに行えば、出力電圧ｖｏをさらに安定化させることが可能である。
【００８１】
＜８．その他＞
以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は種々の変形が可能である。
【００８２】
例えば、電力変換装置に用いるスイッチング素子は、ｎチャネルＭＯＳＦＥＴに限らず、ｐチャネルＭＯＳＦＥＴで構成してもよい。さらに、ＭＯＳＦＥＴに限らず、他のトランジスタによって構成してもよい。例えばバイポーラトランジスタ（ＮＰＮ／ＰＮＰ何れも可）によって構成してもよい。
【産業上の利用可能性】
【００８３】
本発明は、例えば、各種の負荷に直流電圧を供給するＰＦＣコンバータに利用することができる。
【符号の説明】
【００８４】
１  電力変換装置
５  制御部
１０  負荷
Ｌｆ  インダクタ
Ｃｆ  キャパシタ
ＤＢ  ダイオードブリッジ
Ｌ１  インダクタ
Ｄ１  ダイオード
Ｓ１  第１スイッチング素子
Ｓ２  第２スイッチング素子
Ｃｂ  バッファキャパシタ
Ｃｏｕｔ  出力キャパシタ
ＡＣ  交流電源
【図１】
2020162261.tif 000025
【図２Ａ】
2020162261.tif 000026
【図２Ｂ】
2020162261.tif 000027
【図２Ｃ】
2020162261.tif 000028
【図２Ｄ】
2020162261.tif 000029
【図３】
2020162261.tif 000030
【図４】
2020162261.tif 000031
【図５】
2020162261.tif 000032
【図６】
2020162261.tif 000033
【図７】
2020162261.tif 000034
【図８】
2020162261.tif 000035
【図９】
2020162261.tif 000036
【図１０】
2020162261.tif 000037