(57)【要約】【課題】  ＲＦＩＤデバイスのレシーバーモジュールに実装される検出回路における温度依存性に起因する問題を緩和する。【解決手段】  本発明は、ＲＦＩＤデバイスの一部である検出回路（１０）に関する。これは、温度依存性の入力電流の二乗に比例する出力バイアス電流を発生させるように構成しているバイアス電流ジェネレーター回路（２０）と、第１及び第２のＦＥＴデバイスとを有し、第１及び第２のＦＥＴデバイスの少なくとも一方は、バイアス電流ジェネレーター回路（２０）の出力バイアス電流によってバイアスがかけられており、これによって、しきい値下領域において動作し、入力ＲＦ信号は、第１及び第２のＦＥＴデバイスの少なくとも一方に結合され、さらに、可変しきい値電流を発生させる電流源（１８）と、可変しきい値電流と入力ＲＦ信号に基づいて、入力ＲＦ信号の値がしきい値を超えているかどうかを決めるためのコンパレーター（１９）とを有する。【選択図】  図１
2020053961.tif 000002
【特許請求の範囲】
【請求項１】
ＲＦＩＤデバイスの一部である検出回路（１０）であって、
温度依存性の入力電流の二乗に比例する出力バイアス電流を発生させるように構成しているバイアス電流ジェネレーター回路（２０）と、
第１及び第２のＦＥＴデバイス（２１、２２）と
を有し、
前記第１及び第２のＦＥＴデバイス（２１、２２）の少なくとも一方は、前記バイアス電流ジェネレーター回路（２０）の出力バイアス電流によってバイアスがかけられており、これによって、しきい値下領域において動作し、
入力ＲＦ信号は、前記第１及び第２のＦＥＴデバイス（２１、２２）の少なくとも一方に結合され、
当該検出回路は、さらに、
可変しきい値電流を発生させる電流源（１８）と、
可変しきい値電流と入力ＲＦ信号に基づいて、入力ＲＦ信号の値がしきい値を超えているかどうかを決めるためのコンパレーター（１９）と
を有することを特徴とする検出回路（１０）。
【請求項２】
前記第１及び第２のＦＥＴデバイス（２１、２２）は、ＮＭＯＳトランジスターである
ことを特徴とする請求項１に記載の検出回路（１０）。
【請求項３】
前記バイアス電流ジェネレーター回路（２０）は、５つのＦＥＴデバイス（２１、２２、２３、２４、２５）を有する
ことを特徴とする請求項１に記載の検出回路（１０）。
【請求項４】
バイアス電流ジェネレーター回路（２０）のＦＥＴデバイス（２１、２２、２３、２４、２５）は、しきい値下領域において動作するＮＭＯＳトランジスターである
ことを特徴とする請求項３に記載の検出回路（１０）。
【請求項５】
前記バイアス電流ジェネレーター回路（２０）は、バンドギャップジェネレーターを有する
ことを特徴とする請求項４に記載の検出回路（１０）。
【請求項６】
第１及び第２のＮＭＯＳトランジスター（２１、２２）はダイオード接続されており、
第１及び第２のＮＭＯＳトランジスター（２１、２２）は直列に接続されており、
一定の基準電流（ＩMREF）によって第３のＮＭＯＳトランジスター（２３）にバイアスがかけられる
ことを特徴とする請求項５に記載の検出回路（１０）。
【請求項７】
前記入力ＲＦ信号は、第１のＮＭＯＳトランジスター（２１）にＡＣ結合される
ことを特徴とする請求項２に記載の検出回路（１０）。
【請求項８】
さらに、第１のＮＭＯＳトランジスター（２１）と負荷デバイス（１６）の間に配置された第３のＮＭＯＳトランジスター（２３）を有する
ことを特徴とする請求項２に記載の検出回路（１０）。
【請求項９】
さらに、第２のＮＭＯＳトランジスター（２２）と前記負荷デバイス（１６）の間に配置された第４のＮＭＯＳトランジスター（２４）を有する
ことを特徴とする請求項８に記載の検出回路（１０）。
【請求項１０】
前記可変しきい値電流を発生させる電流源（１８）は、第４のＮＭＯＳトランジスター（２４）と前記負荷デバイス（１６）に接続される電流出力デジタル／アナログ変換器（ＤＡＣ）である
ことを特徴とする請求項８に記載の検出回路（１０）。
【請求項１１】
前記入力ＲＦ信号の値がしきい値を超えているかどうかを決めるためのコンパレーター（１９）は、第４のＮＭＯＳトランジスター（２４）及び前記負荷デバイス（１６）に接続される
ことを特徴とする請求項８に記載の検出回路（１０）。
【請求項１２】
第１及び第２のＮＭＯＳトランジスター（１１、１２）にＲＦ信号が交互にＡＣ結合され、
第１及び第２のＦＥＴデバイス（２１、２２）は、前記バイアス電流ジェネレーター回路（２０）の前記出力バイアス電流によって交互にバイアスがかけられ、これによって、しきい値下領域において動作する
ことを特徴とする請求項２に記載の検出回路（１０）。
【請求項１３】
前記ＮＭＯＳトランジスター（１１）がＲＦ信号を受信する際に前記ＮＭＯＳトランジスター（１１）にバイアスが与えられる
ことを特徴とする請求項１２に記載の検出回路（１０）。
【請求項１４】
電流出力デジタル／アナログ変換器（１８）の電流は、第１の負荷と第２の負荷へと交互に供給される
ことを特徴とする請求項１３に記載の検出回路（１０）。
【請求項１５】
ＲＦＩＤデバイスの一部である検出回路（１０）の温度依存性を緩和する方法であって、
温度依存性の入力電流の二乗に比例する出力バイアス電流を発生させるステップと、
前記検出回路（１０）内に第１及び第２のＦＥＴデバイス（２１、２２）を配置するステップと、
発生した出力バイアス電流によって前記第１及び第２のＦＥＴデバイス（２１、２２）の少なくとも一方にバイアスを与えてしきい値下領域において動作させるステップと、
入力ＲＦ信号を前記第１及び第２のＦＥＴデバイス（２１、２２）の少なくとも一方に結合するステップと、
可変しきい値電流を発生させるステップと、
前記可変しきい値電流と入力ＲＦ信号に基づいてその入力ＲＦ信号の値がしきい値を超えるかどうか決めるステップと
を有することを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、検出回路、特に、ＲＦＩＤ用途に適している検出回路の分野に関する。また、このような検出回路は、通常、ＲＦＩＤリーダーのようなＲＦＩＤデバイスのレシーバーモジュールにおいて実装される。
【背景技術】
【０００２】
物を見つけたり識別したりするために無線周波数識別（ＲＦＩＤ）を用いることができる。これに関連して、ＲＦＩＤシステムは、特に、多数の物を追跡するために有用である。これらのシステムは、通常、ＲＦＩＤリーダーとＲＦＩＤタグを有する。ＲＦＩＤタグのパワー管理システムが、エネルギー格納デバイス、例えば、電池、を有する場合、タグは能動性タグとして知られる。受信したＲＦ信号によってのみパワー供給されるＲＦＩＤタグは、受動性タグと呼ばれる。
【０００３】
システム内通信は、通常、無線周波数（ＲＦ）波を送ることによって一又は複数のＲＦＩＤタグに質問するＲＦＩＤリーダーによって行われる。これに対して、質問ＲＦ波を検知するタグは、ＲＦ波を送信し返すことによって応答する。
【０００４】
ＲＦＩＤリーダーは、特別に厳密なパワー効率要件を満たさなければならない。これに関連して、リーダーデバイスは、パワー消費が低いことに加えて、精度を維持しつつ、低い電圧レベルで機能することを期待されている。
【０００５】
ＲＦ通信用のパワー効率が高いデバイスを達成する方法の１つが、科学論文"A Folded, Low-Power Ultra-Wideband CMOS Power Detector with an Embedded Amplifier" (Li et al)に記載されている。
【０００６】
また、ＲＦＩＤリーダーを設計する際には、タグが発生させる応答信号を正確に検出することにも挑むことになる。典型的には、このような検出は、ＲＦＩＤリーダーのレシーバーモジュールにおいて行われる。
【０００７】
また、応答ＲＦ信号の大幅に変動するパワー値によって少なくとも部分的に発生する問題にも挑むことになる。したがって、レシーバーモジュールは、関連する入力ＲＦ信号を識別するために、入力信号のパワー値に対してしっかりと制御されており安定したしきい値を有する必要性がある。
【０００８】
これに関連して、ＲＦＩＤデバイスのレシーバーモジュールのパワー信号検出器のパフォーマンスが温度に依存することが確立されている。したがって、検出器の温度依存性は、精度に良くない影響を与えてしまう。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
したがって、本発明は、ＲＦＩＤデバイスのレシーバーモジュールにおいて実装される検出回路を改善することを目的とする。この改善された検出回路は、その温度依存性に起因する課題を少なくとも緩和する。具体的には、本発明に係るパワー検出回路の応答は、関連する温度範囲（−４０℃〜＋８５℃）において入力ＲＦ信号に対して、実質的に、平坦、すなわち、一定である。この堅牢性が高い手法は、検出回路のパワー消費を低いレベルに維持しつつ、達成される。
【００１０】
また、この改善された検出回路を入力ＲＦ信号の包絡関数を検出するために用いることができる。具体的には、この検出回路は、検出回路のしきい値を制御することによって、データ検出とピークパワー検出の両方を行うように構成することができる。入力信号のピークレベルがピークしきい値セッティングを介して決められると、しきい値を、例えば、５０％、小さくすることができ、検出回路出力は、入力ＲＦ信号から、スライスされた包絡関数に相当するデジタルのものを与える。
【００１１】
また、改善された検出回路は、容易に入手可能な標準的な半導体部品によって製造することができ、これによって、コスト効率の良い生産プロセスを達成することができる。
【課題を解決するための手段】
【００１２】
第１の態様において、特に、ＲＦドメインの信号を処理するために動作可能である、ＲＦＩＤデバイスの一部である検出回路が提供される。この検出回路は、出力バイアス電流を発生させるように構成しているバイアス電流ジェネレーター回路を有する。このバイアス電流は、温度依存性の入力電流の二乗に比例する。より正確には、用語「温度依存性」は、絶対温度に対する依存性を意味しているものと解釈すべきである。当該検出回路は、さらに、第１及び第２のＦＥＴデバイス（ＦＥＴ：電界効果トランジスター）を有する。これらのＦＥＴデバイスは、容易に入手可能であり、例えば、伝統的なＮＭＯＳトランジスター（ＮＭＯＳ：ｎチャネルＭＯＳＦＥＴ、ここで、ＭＯＳＦＥＴは、酸化金属半導体電界効果トランジスターを表す）である。
【００１３】
出力バイアス電流は、第１及び第２のＦＥＴデバイスの少なくとも一方にバイアスをかけるように用いられる。バイアスをかける際、この一又は複数のＦＥＴデバイスは、しきい値下領域において動作する。すなわち、このＦＥＴデバイスは、そのＦＥＴデバイスのゲートツーソース電圧がデバイスの公称しきい電圧未満であるような弱反転領域にある。
【００１４】
この結果、温度差に起因するパワー信号の変化が補償される。具体的には、このようにして、動作温度範囲（−４０℃〜＋８５℃）にわたって実質的に平坦な検出器応答が達成される。
【００１５】
これは、２μＡ未満の非常に小さい電流を用いて達成される。また、当該回路が１．３Ｖのような低い電圧で機能するかぎり、低い電圧レベルしか必要としない。
【００１６】
第１及び第２のＦＥＴデバイスの少なくとも一方へと入力ＲＦ信号が結合され、当該検出回路は、さらに、可変しきい値電流を発生させる電流源を有する。可変しきい値電流と入力ＲＦ信号に基づいて、コンパレーターは、入力ＲＦ信号の値がしきい値を超えているかどうかを判断する。すなわち、検出された信号がＲＦＩＤリーダーのレシーバーによって正当なＲＦＩＤ通信の一部として扱われるように十分に強いかどうかが判断される。
【００１７】
好ましい実施形態において、バイアス電流ジェネレーター回路は、５つのＦＥＴデバイスを有する。好ましくは、バイアス電流ジェネレーター回路の５つのＦＥＴデバイスはすべて、しきい値下領域において動作するＮＭＯＳトランジスターである。これらの５つのＦＥＴデバイスは、ＲＦ信号のパワー値の熱変動を補償するバイアス電流を発生させることに貢献する。バイアス電流ジェネレーター回路は、さらに、バンドギャップジェネレーターを有する。このバンドギャップジェネレーターは、バイアス点／動作点を確立するために必要とされる固定基準電流、すなわち、入力信号が与えられていないときに流れる定常電流、の発生に貢献する。
【００１８】
別の実施形態において、バイアス電流ジェネレーター回路の第１及び第２のＮＭＯＳトランジスターはそれぞれ、ダイオード接続され、第１及び第２のＮＭＯＳトランジスターは直列に接続される。このダイオード接続によって、ドレイン−ソース間電圧がゲート−ソース間電圧と等しくなる。したがって、前記の２つのＮＭＯＳトランジスターのゲート電圧は同じ大きさを有する。これらのゲート電圧は、当該回路の別のＮＭＯＳトランジスターにおいて、組み合わさったゲート電圧を発生させるように合計される。第３のＮＭＯＳトランジスターは、一定、すなわち、温度不動性の、基準電流によってバイアスをかけられ、ゲート−ソース間電圧を有する。このとき、当該回路の出力ゲート−ソース間電圧は、第１及び第２のＮＭＯＳトランジスターの結合したゲート電圧から、第３のＮＭＯＳトランジスターのゲート−ソース間電圧を引いた値である。このことは、第１及び第２のＮＭＯＳトランジスターに流れる電流を二乗し、その後に、前記の一定の基準電流で割ることと等価である。したがって、バイアス電流ジェネレーター回路の出力は、温度依存性の入力電流の二乗に比例する電流である。
【００１９】
別の実施形態において、入力ＲＦ信号が、検出回路の第１のＮＭＯＳトランジスターへとＡＣ結合される。例えば、ＲＦ信号は、キャパシターを通してＮＭＯＳトランジスターに与えられる。入力ＲＦ信号は、周波数が９１５ＭＨｚの信号であることができる。その後に、この受信したアナログ信号が、検出回路の様々な構成要素によって、デジタル信号に変換される。
【００２０】
別の実施形態において、当該検出回路は、さらに、第１のＮＭＯＳトランジスターと負荷デバイスの間に配置される第３のＮＭＯＳトランジスターを有する。また、当該検出回路は、第２のＮＭＯＳトランジスターと負荷デバイスの間に配置される第４のＮＭＯＳトランジスターを有する。第３及び第４のＮＭＯＳトランジスターは、基本的には、出力信号から第１及び第２のＮＭＯＳトランジスターを分離するように、カスコードとして用いられる。
【００２１】
当該検出回路の別の実施形態において、可変しきい値電流を発生させるための電流源は、第４のＮＭＯＳトランジスター及び負荷デバイスに接続される電流出力デジタル／アナログ変換器（ＤＡＣ）である。この電流出力デジタル／アナログ変換器は、入力ＲＦ信号のパワーに対するしきい値のその後の判断のための基準値を与えるように用いられる。
【００２２】
関連する実施形態において、当該検出回路は、さらに、負荷デバイスに接続されるコンパレーターを有する。当該コンパレーターは、伝統的なＣＭＯＳコンパレーター（ＣＭＯＳ：相補型酸化金属半導体）であることができる。気温変動のために補正される入力ＲＦ信号のパワー値は、コンパレーターによる基準電流と比較される。これによって、受信ＲＦ信号がプリセットされたしきい値レベルを超えたときを判断することができることがある。
【００２３】
別のわずかに構造的に異なる実施形態において、ＲＦ信号が第１及び第２のＮＭＯＳトランジスターに交互にＡＣ結合し、第１及び第２のＦＥＴデバイスは、バイアス電流ジェネレーター回路の出力バイアス電流によって交互にバイアスをかけられ、これによって、しきい値下領域において動作する。また、前記ＮＭＯＳトランジスターがＲＦ信号を受け、電流出力デジタル／アナログ変換器の電流が第１及び第２の負荷へと交互に供給されるのと同時に、ＮＭＯＳトランジスターにバイアスが与えられる。これによって、入力ＲＦ信号の管理がわずかに変更され、利用可能であり有用な信号の値が２倍になる。したがって、入力オフセットの影響をなくすために関連二回抽出法（ＣＤＳ）が用いられる。
【００２４】
本発明の別の独立した態様において、ＲＦＩＤデバイスの一部である検出回路の温度依存性を緩和する方法が提供される。当該方法は、温度依存性の入力電流の二乗に比例する出力バイアス電流を発生させるステップを有する。その後に、検出回路における第１及び第２のＦＥＴデバイスが配置される。次のステップにおいて、第１及び第２のＦＥＴデバイスの少なくとも一方は、発生した出力バイアス電流によってバイアスをかけられ、これによって、しきい値下領域において動作する。また、可変しきい値電流が発生すると、第１及び第２のＦＥＴデバイスの少なくとも一方へと入力ＲＦ信号が結合する。最終ステップにおいて、可変しきい値電流及び入力ＲＦ信号に基づいて、その入力ＲＦ信号の値がしきい値を超えているかどうかが判断される。
【００２５】
具体的には、当該方法は、上記のような検出回路によって動作可能である。したがって、このような検出回路のいずれの特徴、利点及び一般的性質も、当該方法にも同様に当てはまる。
【００２６】
下記において、図面を参照することによって、例示的に本発明の好ましい実施形態について説明する。なお、これに限定されない。
【図面の簡単な説明】
【００２７】
【図１】本発明の１つの実施形態に係る検出回路の概略ブロック図である。
【図２】図１の検出回路において使用可能なバイアス電流ジェネレーター回路の概略ブロック図である。
【図３】本発明の別の実施形態に係る検出回路の概略ブロック図である。
【発明を実施するための形態】
【００２８】
以下、様々な実施形態について図面を参照しながら説明する。なお、図面全体にわたって同様な構造又は機能の要素については同様な参照符号を用いて表している。また、図面は実施形態について説明しやすくするためにのみ提供されるものである。図面は、本出願に係る発明を網羅的に説明するものとして意図されているのではなく、また、本出願に係る発明の範囲を限定するものとして意図されているのではない。また、図示した実施形態には、提示したすべての事項や利点があることを必要としない。特定の実施形態と組み合わせて説明している事項や利点は、その実施形態に必ずしも限定されず、図示していたり明示していたりしていなくても他の実施形態においても実践することができる。
【００２９】
図１に、本発明の１つの実施形態に係る検出回路の概略ブロック図を示している。
【００３０】
以下、検出回路の構成要素と動作について詳しく議論する。
【００３１】
エネルギー源は、１．３〜２．０Ｖの電源電圧ＶDDを供給する。検出回路１０の第１及び第２のＮＭＯＳトランジスター１１、１２は、出力バイアス電流によって弱反転にてバイアスがかけられている。この出力バイアス電流は、バイアス電流ジェネレーター回路２０からの電圧によって発生し、当該検出回路の温度の影響を補償する。バイアス電流ジェネレーター回路２０については、図２を説明する際に詳しく議論する。バイアス電流ジェネレーター回路２０からＮＭＯＳトランジスター１１のゲートまでの間に抵抗１５が接続されており、これによって、バイアス電流ジェネレーター２０によって負荷がなくてもＲＦ信号をこのＮＭＯＳトランジスターのゲートにおいて発生させることが可能になる。
【００３２】
第１のＮＭＯＳトランジスター１１と負荷デバイス１６の間に第３のＮＭＯＳトランジスター１３が配置され、第２のＮＭＯＳトランジスター１２と負荷デバイス１６の間に第４のＮＭＯＳトランジスター１４が配置される。第３及び第４のＮＭＯＳトランジスター１３、１４は、基本的には、カスコードとして用いられて、第１及び第２のＮＭＯＳトランジスター１１、１２を検出回路１０に存在する他の電気信号から分離する。
【００３３】
キャパシター８を通してＮＭＯＳトランジスター１１のゲートにＲＦ信号が与えられる。キャパシター８と抵抗１５は、ＲＦ信号がＮＭＯＳトランジスター１１のゲートまで到達することを可能にするハイパスネットワークを形成する。第１のＮＭＯＳトランジスター１１に接続される出力バイアス電流ジェネレーター２０の直流レベルにＲＦ信号が加えられる。トランジスターのしきい値下動作の非線形性の結果として、ＮＭＯＳトランジスター１１を通り抜ける電流は、変化し、ＲＦ信号レベルが増加するにしたがって増加する。その後に、この電流は負荷デバイス１６を通り抜けて、ＮＭＯＳトランジスター１３のドレインにおいて可変電圧が発生することになる。図示している実施形態において、負荷デバイス１６は抵抗であるが、伝統的なダイオードであることもできる。
【００３４】
ＮＭＯＳトランジスター１２は、バイアス電流ジェネレーター２０の電圧出力に貢献することができる電圧のみの影響を受ける。したがって、ＮＭＯＳトランジスター１２のドレイン電流は一定であり、ＮＭＯＳトランジスター１４のドレインにおいて固定電圧を発生させる。
【００３５】
電流出力ＤＡＣ（ＤＡＣ：デジタル／アナログ変換器）１８は、ＮＭＯＳトランジスター１４に接続され、しきい値電流バイアスを発生させることに貢献する。また、ＤＡＣ１８は負荷デバイス１６にも接続される。ＮＭＯＳトランジスター１４のドレインの電圧は、いわば、ＮＭＯＳトランジスター１２によって発生した電流及びＤＡＣ１８によって出力された電流の集合に対応している。ＮＭＯＳトランジスター１４のドレインにおける電圧は、ＲＦ信号が存在しなければＮＭＯＳトランジスター１３のドレインにおける電圧よりも低い。
【００３６】
ここで、増加しているＲＦ信号が上で議論した結合キャパシター８に与えられると、追加電流がＮＭＯＳトランジスター１１及び１３を通り抜け、結局、ＮＭＯＳトランジスター１３のドレインの電圧がＮＭＯＳトランジスター１４のドレインの電圧よりも低くなる。
【００３７】
当該検出回路は、さらに、負荷デバイス１６に接続される伝統的なコンパレーター１９を有する。ＮＭＯＳトランジスター１４のドレインの電圧がＮＭＯＳトランジスター１３のドレインの電圧を超えると、コンパレーター１９は、信号検出しきい値に到達したことを合図する。そして、電流出力ＤＡＣ１８が元となっている電流を適切に適応させることによって、しきい値検出レベルをリセットすることができる。
【００３８】
図１に示している手法は、入力ＲＦ信号のためのエネルギー効率の良いパワー検出器である。上で議論したように、この回路は、ＲＦＩＤ用途における実装のために適しており、したがって、厳しいエネルギー効率の要件を満たす。そのエネルギー消費は、１．６５Ｖの電圧で２μＡ未満である。
【００３９】
なお、当該回路は、−３０ｄＢｍ〜＋１５ｄＢｍの範囲のやや限定された信号パワー区間において動作可能でなければならない。したがって、検出可能なＲＦ信号は、ｍＷ領域、そして、μＷ領域にある。ここで、ＲＦ用途において慣習的に行われているように、パワーレベルの単位ｄＢｍ（デシベルミリワット）が用いられて、５０Ωのインピーダンスに対する入力ＲＦ信号のパワーが表される。
【００４０】
また、−４０℃〜＋８５℃の動作温度範囲において、図１に示している検出器は、実質的に平坦な応答を確実にする。すなわち、定められた検出器のしきい値パワーに対して＋／−０．５ｄＢを超えて応答が変化しない。
【００４１】
上記から容易に推論できるように、図１に示している検出回路１０は、コスト効率の良い生産プロセスのための容易に入手可能な標準的な半導体部品によって製造することができる。
【００４２】
また、当該検出回路は、ＯＯＫ復調器（ＯＯＫ：オンオフキーイング）としても機能する。例えば、当該検出回路は、その意図した用途において、ＲＦ信号のアクティビティを探す時間の１００％有効にされる。所定レベルよりも上の値を有する信号が検出されると、しきい値がわずかに小さくされ、すると、ＯＯＫ復調を開始することができる。
【００４３】
図２に、図１における検出回路において使用可能なバイアス電流ジェネレーター回路の概略ブロック図を示している。
【００４４】
絶対温度比例型（ＰＴＡＴ）の電流ジェネレーター回路が当技術分野において広く知られている。当技術分野において、このようなＰＴＡＴ電流回路のバイアス電流は、温度が上昇するにしたがって線形的に増加するはずである。
【００４５】
構造上、図示している回路２０は、５つのＮＭＯＳトランジスター２１〜２５を有する。これらのＮＭＯＳトランジスターはすべて、しきい値下領域において動作する。すなわち、弱反転状態である。この回路は、さらに、一定であり温度不動性の基準電流ＩMREFの生成に貢献するバンドギャップジェネレーターを有する。第１及び第２のＮＭＯＳトランジスター２１、２２のそれぞれは、ダイオード接続される。これらの第１及び第２のＮＭＯＳトランジスター２１、２２は、さらに、直列に接続される。上で言及した一定の基準電流ＩMREFによって、第３のＮＭＯＳトランジスター２３にバイアスがかけられる。第４のＮＭＯＳトランジスター２４は、下で詳細に説明する基準電流ＩMREFを発生させる。図示している実施形態において、第５のＮＭＯＳトランジスター２５は、図１のＮＭＯＳトランジスター１１又は１２のいずれか一方であり、これによって、このトランジスターにおいて回路出力電流ＩDETが発生する。
【００４６】
以下、図２の回路の動作についてさらに詳細に議論する。
【００４７】
この回路２０に電圧ＶDDが供給される。ＰＴＡＴ入力電流ＩPTATは、しきい値下領域において動作するＰＭＯＳトランジスターとＮＭＯＳトランジスターを介して別々の回路において生成され、これによって、ＰＴＡＴ電流を形成するように抵抗に与えられるＰＴＡＴ電圧を形成する。図示しているように、ＰＴＡＴ入力電流ＩPTATが、ＮＭＯＳトランジスター２１及び２２に供給される。上で開示しているように、第１及び第２のＮＭＯＳトランジスター２１及び２２はそれぞれ、ダイオード接続しており、第１及び第２のＮＭＯＳトランジスター２１、２２は、さらに、直列に接続している。したがって、ＮＭＯＳトランジスター２１、２２はそれぞれ、ＰＴＡＴ入力電流の自然対数に応じて変化するゲート−ソース間電圧ＶPTATを達成する。対応するＮＭＯＳトランジスター２１、２２のダイオード接続によって、ドレイン−ソース間電圧がゲート−ソース間電圧と同じになる。したがって、ＮＭＯＳトランジスター２１及び２２にそれぞれ関連づけられた２つのゲート電圧ＶPTATは合計され、ＮＭＯＳトランジスター２３におけるゲート電圧がＶPTATの値の２倍、すなわち、２ＶPTATとなる。
【００４８】
ＮＭＯＳトランジスター２３は、ＮＭＯＳトランジスター２４によって供給される一定な温度不動性の基準電流ＩMREFによってバイアスがかけられ、このとき、そのゲート−ソース間電圧はＶMREFである。
【００４９】
上記のことを考えれば、ＮＭＯＳトランジスター２５に関連づけられたゲート−ソース間電圧、又は同様に図１の入力ＮＭＯＳトランジスター１１及び１２のうちのいずれかが、２ＶPTAT−ＶMREFである。これらの電圧がすべて電流の自然対数であり、回路２０のトランジスターデバイスがすべて同じ寸法であると想定されるので、前記電圧を合計することは電流を乗算することと等価になる。同様に、前記電圧を減算することは電流を除算することと等価である。したがって、ＮＭＯＳトランジスター２５で生じる、バイアス電流ジェネレーター回路２０の出力電流ＩDETは、電流ＩPTATの二乗を基準電流ＩMREFで除算した値である。これによって、出力電流ＩDETが温度の二乗に比例するようにすることができる。
【００５０】
結果的に、図２に示している回路２０への入力は、得られたＰＴＡＴ電流及び一定の基準電流ＩMREFとなる。結果として得られる出力電流ＩDETは、ＰＴＡＴ電流の二乗を一定の基準電流ＩMREFで除算した値となる。出力電流ＩDETは、図１と関連して議論した検出回路のＮＭＯＳトランジスター１１及び１２のバイアス電流である。
【００５１】
上記の論理的根拠は以下の式である。
ドレイン電流：ID＝(W/L)・IS・e[qVGS/(nkT)]
ゲート電圧：VGS＝(n・k・T/q)・ln(L・ID/(W・IS))
電圧ループ：VGS1＋VGS2＝VGS3＋VGS5
(n・k・T/q)ln(L・IPTAT/(W・IS))＋(n・k・T/q)ln(L・IPTAT/(W・IS))＝
(n・k・T/q)ln(L・IMREF/(W・IS))＋(n・k・T/q)ln(L・IDET/(W・IS))
ln(L・IPTAT/(W・IS))＋ln(L・IPTAT/(W・IS))＝ln(L・IMREF/(W・IS))＋ln(L・IDET/(W・IS))
2ln(L・IPTAT/(W・IS))−ln(L・IMREF/(W・IS))＝ln(L・IDET/(W・IS))
ln(L・(IPTAT)2/(W・IS・IMREF))＝ln(L・IDET/(W・IS))
→  L・(IPTAT)2/(W・IS・IMREF))＝L・IDET/(W・IS))
→  (IPTAT)2/IMREF＝ IDET
【００５２】
図３は、本発明の別の実施形態に係る検出回路の概略ブロック図を示している。図３を参照すると、簡潔にするために、図１と関連して詳細に説明した回路の構成要素についてはさらには議論しない。
【００５３】
図３には、２つのクロック位相の間に有効にされるスイッチがあり、これらのクロック位相はそれぞれ、位相１ないしφ1、そして、位相２ないしφ2として定められている。φ1及びφ2は、順次的に交互構成となる。すなわち、まずφ1となり、その後に、φ2となり、φ1、そして、φ2が続く。回路が有効であるかぎり、このシーケンスが継続する。
【００５４】
図３に示しているように、ＲＦ信号は、第１の位相φ1と第２の位相φ2の間にそれぞれ、キャパシター８、９を介して第１及び第２のＮＭＯＳトランジスター１１、１２へと交互にＡＣ結合される。同時に、第１及び第２のＮＭＯＳトランジスター１１、１２はそれぞれ、抵抗１５ａ及び１５ｂを介してバイアスジェネレーター回路２０の出力電圧によって継続的にバイアスがかけられる。再び言及するが、ＮＭＯＳトランジスター１１、１２は、しきい値下領域において動作する。また、ＮＭＯＳトランジスター１１、１２の一方に出力バイアス電流が与えられ、同時に、そのＮＭＯＳトランジスターがＲＦ信号を受信する。同時に、電流出力ＤＡＣ１８の電流が、第１の位相φ1と第２の位相φ2のときにそれぞれ、複数の負荷（図示せず）へと交互に与えられる。
【００５５】
したがって、入力ＲＦ信号の管理は、図１の実施形態と比較してわずかに変更されている。この結果、利用可能な信号の数量が２倍になる。したがって、関連二回抽出法（ＣＤＳ）及びその後の信号減法のような技術を用いて、信号入力ステージから望まないオフセットの影響を除去することができる。これに関連して、オフセットエラーは、ＮＭＯＳトランジスター１１及び１２の間のエラー、ＮＭＯＳトランジスター１３及び１４の間のエラー、負荷抵抗１６の間のエラー、及びコンパレーター１９内で発生するエラーに起因している。これによって、ＲＦ入力からコンパレーター入力までのパス全体をオフセット修正することができ、これによって、デバイスのオフセットレベルよりも小さな信号が検出器出力まで通り抜けることが可能になる。
【００５６】
図面と明細書において、本発明の典型的な好ましい実施形態を開示した。また、特定の用語を用いているが、それらは限定する目的ではなく、一般的な説明のみの意味で用いており、本発明の範囲は、以下の請求の範囲において定められる。
【符号の説明】
【００５７】
１０  検出回路
１１、１２、１３、１４、２１、２２、２３、２４、２５  ＮＭＯＳトランジスター
１６  負荷デバイス
１８  デジタル／アナログ変換器
１９  コンパレーター
２０  バイアス電流ジェネレーター回路
【図１】
2020053961.tif 000003
【図２】
2020053961.tif 000004
【図３】
2020053961.tif 000005
【外国語明細書】
2020053961000001.pdf