(57)【要約】【課題】表示品位の低下を抑制することができるアレイ基板及び表示装置を提供する。【解決手段】アレイ基板は、基板と、基板に形成された複数のトランジスタと、を有し、基板は、第１方向と、第１方向と直交する第２方向とで規定される基準面に対して、一方の面上側に第１曲率で湾曲する第１領域と、第１領域に隣り合い第１曲率と異なる第２領域と、を有し、複数のトランジスタは、チャネル領域が設けられた半導体層を有し、第１領域に設けられた複数のトランジスタと、第２領域に設けられた複数のトランジスタとは、異なる形状である。【選択図】図７
2020190681.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板に形成された複数のトランジスタと、を有し、
前記基板は、
第１方向と、前記第１方向と直交する第２方向とで規定される基準面に対して、一方の面上側に第１曲率で湾曲する第１領域と、前記第１領域に隣り合い前記第１曲率と異なる第２領域と、を有し、
複数の前記トランジスタは、チャネル領域が設けられた半導体層を有し、前記第１領域に設けられた複数の前記トランジスタと、前記第２領域に設けられた複数の前記トランジスタとは、異なる形状である
アレイ基板。
【請求項２】
前記アレイ基板は表示層を有し、
前記第１領域における複数の前記トランジスタと、前記第２領域における複数の前記トランジスタは、前記表示層における複数の画素を構成するトランジスタである
請求項１に記載のアレイ基板。
【請求項３】
前記第２領域は前記基準面に対して平行な平面である
請求項１又は請求項２に記載のアレイ基板。
【請求項４】
前記第１領域における前記トランジスタのチャネル幅と、前記第２領域における前記トランジスタのチャネル幅とは、互いに異なる幅である
請求項１から請求項３のいずれか１項に記載のアレイ基板。
【請求項５】
複数のトランジスタを含むアレイ基板と、
前記アレイ基板の上に設けられた表示層と、を有し、
前記アレイ基板は、
第１方向と、前記第１方向と直交する第２方向とで規定される基準面に対して、一方の面側に凸状に湾曲する第１曲面領域と、
前記基準面に対して、他方の面側に凹状に湾曲する第２曲面領域と、
前記第１曲面領域及び前記第２曲面領域よりも小さい曲率を有する低曲率領域と、を有し、
複数の前記トランジスタは、チャネル領域が設けられた半導体層を有し、前記第１曲面領域に設けられた複数の前記トランジスタと、前記第２曲面領域に設けられた複数の前記トランジスタと、前記低曲率領域に設けられた複数の前記トランジスタとは、異なるチャネル幅を有する
表示装置。
【請求項６】
複数の前記トランジスタは、第１半導体層を有する複数のＮ型トランジスタを含み、
前記第２曲面領域に設けられた前記Ｎ型トランジスタの前記チャネル幅は、前記第１曲面領域に設けられた前記Ｎ型トランジスタの前記チャネル幅よりも大きい
請求項５に記載の表示装置。
【請求項７】
前記第１曲面領域に設けられた前記Ｎ型トランジスタの前記チャネル幅は、前記低曲率領域に設けられた前記Ｎ型トランジスタの前記チャネル幅よりも小さく、
前記第２曲面領域に設けられた前記Ｎ型トランジスタの前記チャネル幅は、前記低曲率領域に設けられた前記Ｎ型トランジスタの前記チャネル幅よりも大きい
請求項６に記載の表示装置。
【請求項８】
複数の前記トランジスタは、第２半導体層を有する複数のＰ型トランジスタを含み、
前記第２曲面領域に設けられた前記Ｐ型トランジスタの前記チャネル幅は、前記第１曲面領域に設けられた前記Ｐ型トランジスタの前記チャネル幅よりも小さい
請求項５から請求項７のいずれか１項に記載の表示装置。
【請求項９】
前記第１曲面領域に設けられた前記Ｐ型トランジスタの前記チャネル幅は、前記低曲率領域に設けられた前記Ｐ型トランジスタの前記チャネル幅よりも大きく、
前記第２曲面領域に設けられた前記Ｐ型トランジスタの前記チャネル幅は、前記低曲率領域に設けられた前記Ｐ型トランジスタの前記チャネル幅よりも小さい
請求項８に記載の表示装置。
【請求項１０】
複数の前記トランジスタは、第１半導体層を有する複数のＮ型トランジスタと、第２半導体層を有する複数のＰ型トランジスタと、を含み、
前記第１曲面領域において、前記Ｎ型トランジスタの前記チャネル幅に対する、前記Ｐ型トランジスタの前記チャネル幅の比率を第１チャネル幅比率とし、
前記第２曲面領域において、前記Ｎ型トランジスタの前記チャネル幅に対する、前記Ｐ型トランジスタのチャネル幅の比率を第２チャネル幅比率とした場合に、
前記第１チャネル幅比率は、前記第２チャネル幅比率よりも大きい
請求項５に記載の表示装置。
【請求項１１】
前記低曲率領域において、前記Ｎ型トランジスタの前記チャネル幅に対する、前記Ｐ型トランジスタの前記チャネル幅の比率を第３チャネル幅比率とした場合に、
前記第１チャネル幅比率は、前記第３チャネル幅比率よりも大きく、
前記第２チャネル幅比率は、前記第３チャネル幅比率よりも小さい
請求項１０に記載の表示装置。
【請求項１２】
前記アレイ基板は、走査線及び信号線を有し、
前記アレイ基板には、複数の信号線に接続され、複数の前記信号線に映像信号を供給する信号線駆動回路が設けられ、
前記信号線駆動回路は、複数の前記トランジスタを有し、前記第１曲面領域、前記第２曲面領域及び前記低曲率領域に設けられる
請求項５から請求項１１のいずれか１項に記載の表示装置。
【請求項１３】
前記アレイ基板は、走査線及び信号線を有し、
複数の前記走査線は、スリットを介して離隔して配置された第１走査線と、第２走査線とを有し、
前記第１走査線に接続され、前記第１曲面領域に設けられた第１走査線駆動回路と、
前記第２走査線に接続され、前記第２曲面領域に設けられた第２走査線駆動回路と、を有し、
前記第１走査線駆動回路及び前記第２走査線駆動回路は、それぞれ複数の前記トランジスタを有する
請求項５に記載の表示装置。
【請求項１４】
前記低曲率領域は、前記走査線に沿った方向において、前記第１曲面領域と前記第２曲面領域との間に設けられる
請求項１２又は請求項１３に記載の表示装置。
【請求項１５】
前記アレイ基板は、走査線及び信号線を有し、
前記低曲率領域は、前記信号線に沿った方向において、前記第１曲面領域と前記第２曲面領域との間に設けられる
請求項５から請求項１１のいずれか１項に記載の表示装置。
【請求項１６】
前記アレイ基板の表示領域には、複数の画素が設けられ、
複数の前記画素は、それぞれ、前記トランジスタを有する
請求項５から請求項１１のいずれか１項に記載の表示装置。
【請求項１７】
複数の前記トランジスタは、第１半導体層を有する複数のＮ型トランジスタと、第２半導体層を有する複数のＰ型トランジスタと、を含み、
複数の前記Ｎ型トランジスタは、前記第１曲面領域に設けられ、複数の前記Ｐ型トランジスタは、前記第２曲面領域に設けられる
請求項１６に記載の表示装置。
【請求項１８】
前記表示層は、液晶層を含み、
前記液晶層を挟んで前記アレイ基板と対向する対向基板と、
前記液晶層と前記アレイ基板との間に設けられたカラーフィルタと、を有する
請求項５から請求項１７のいずれか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アレイ基板及び表示装置に関する。
【背景技術】
【０００２】
湾曲した表面を有する表示装置が知られている（例えば特許文献１、２）。このような表示装置では、画素を駆動する駆動回路基板であるアレイ基板も、湾曲した表面に対応して、湾曲した形状に曲げられる。アレイ基板の表示領域に設けられた画素回路及び周辺領域に設けられた駆動回路は、それぞれ複数のトランジスタを有する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−３１９５４号公報
【特許文献２】特開２００８−２１６６２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
アレイ基板に設けられた複数のトランジスタに応力（圧縮応力や引っ張り応力）が加えられると、トランジスタの特性が変化する。すなわち、アレイ基板の曲率に応じて複数のトランジスタの特性が変化する可能性がある。この結果、表示装置の表示品位が低下する可能性がある。
【０００５】
本発明は、表示品位の低下を抑制することができるアレイ基板及び表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様のアレイ基板は、基板と、前記基板に形成された複数のトランジスタと、を有し、前記基板は、第１方向と、前記第１方向と直交する第２方向とで規定される基準面に対して、一方の面上側に第１曲率で湾曲する第１領域と、前記第１領域に隣り合い前記第１曲率と異なる第２領域と、を有し、複数の前記トランジスタは、チャネル領域が設けられた半導体層を有し、前記第１領域に設けられた複数の前記トランジスタと、前記第２領域に設けられた複数の前記トランジスタとは、異なる形状である。
【０００７】
本発明の一態様の表示装置は、複数のトランジスタを含むアレイ基板と、前記アレイ基板の上に設けられた表示層と、を有し、前記アレイ基板は、第１方向と、前記第１方向と直交する第２方向とで規定される基準面に対して、一方の面側に凸状に湾曲する第１曲面領域と、前記基準面に対して、他方の面側に凹状に湾曲する第２曲面領域と、前記第１曲面領域及び前記第２曲面領域よりも小さい曲率を有する低曲率領域と、を有し、複数の前記トランジスタは、チャネル領域が設けられた半導体層を有し、前記第１曲面領域に設けられた複数の前記トランジスタと、前記第２曲面領域に設けられた複数の前記トランジスタと、前記低曲率領域に設けられた複数の前記トランジスタとは、異なるチャネル幅を有する。
【図面の簡単な説明】
【０００８】
【図１】図１は、第１実施形態に係る表示装置が有するアレイ基板を模式的に示す斜視図である。
【図２】図２は、図１のＩＩ−ＩＩ’断面図である。
【図３】図３は、図２の領域Ａを拡大して示す断面図である。
【図４】図４は、表示領域の画素配列を表す回路図である。
【図５】図５は、Ｎ型トランジスタ及びＰ型トランジスタの、応力とソースドレイン電流との関係を模式的に示すグラフである。
【図６】図６は、信号線駆動回路の一部を示す平面図である。
【図７】図７は、第１曲面領域及び低曲率領域における、第１信号線駆動回路の構成を説明するための説明図である。
【図８】図８は、第２曲面領域及び低曲率領域における、第２信号線駆動回路の構成を説明するための説明図である。
【図９】図９は、走査線駆動回路及びゲート電圧生成回路の一例を示す平面図である。
【図１０】図１０は、第１走査線駆動回路及び第２走査線駆動回路が有する複数のトランジスタの構成を説明するための説明図である。
【図１１】図１１は、図１０の領域Ｂを拡大して示す拡大図である。
【図１２】図１２は、第１実施形態の第１変形例に係る表示装置を示す断面図である。
【図１３】図１３は、表示装置の製造方法を説明するためのフローチャートである。
【図１４】図１４は、第２実施形態に係るアレイ基板を模式的に示す斜視図である。
【図１５】図１５は、第１曲面領域、低曲率領域及び第２曲面領域における、画素のトランジスタの構成を説明するための説明図である。
【図１６】図１６は、第２実施形態の第２変形例に係るアレイ基板を模式的に示す斜視図である。
【図１７】図１７は、第２変形例に係る表示領域の画素配列を表す回路図である。
【図１８】図１８は、第３実施形態に係るアレイ基板を模式的に示す斜視図である。
【図１９】図１９は、第４実施形態に係るアレイ基板を模式的に示す斜視図である。
【図２０】図２０は、第５実施形態に係る表示機器の主要構成を示す概略図である。
【発明を実施するための形態】
【０００９】
本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【００１０】
（第１実施形態）
図１は、第１実施形態に係る表示装置が有するアレイ基板を模式的に示す斜視図である。なお、図１は、表示装置１の対向基板ＳＵＢ２及びカバー部材３（図２参照）を除いて模式的に示している。図１に示すように、表示装置１が有するアレイ基板ＳＵＢ１は、第１方向Ｄｘに沿って湾曲した形状を有する。具体的には、アレイ基板ＳＵＢ１は、第１曲面領域ＴＡと、第２曲面領域ＣＡと、低曲率領域ＦＡとを含む。
【００１１】
第１曲面領域ＴＡは、表示面側に向けて凸状に湾曲する曲面を有する。第２曲面領域ＣＡは、第１曲面領域ＴＡと反対側に凹状に湾曲する曲面を有する。第１曲面領域ＴＡ及び第２曲面領域ＣＡは、それぞれ一定の曲率を有して湾曲する。第１曲面領域ＴＡ及び第２曲面領域ＣＡは、同じ曲率でもよく、異なる曲率であってもよい。また、第１曲面領域ＴＡ及び第２曲面領域ＣＡは、それぞれ、曲率が一定である場合に限定されず、第１方向Ｄｘに沿って曲率が異なっていてもよい。
【００１２】
低曲率領域ＦＡは、第１方向Ｄｘにおいて、第１曲面領域ＴＡと第２曲面領域ＣＡとの間に配置される。低曲率領域ＦＡは、第１曲面領域ＴＡ及び第２曲面領域ＣＡよりも小さい曲率を有する領域である。言い換えると、低曲率領域ＦＡは、屈曲部を有さず、第１曲面領域ＴＡと第２曲面領域ＣＡとを滑らかに接続する領域である。
【００１３】
本実施形態において、第２方向Ｄｙは、アレイ基板ＳＵＢ１の一辺（例えば、短辺）に沿った方向である。第１方向Ｄｘは、第２方向Ｄｙに直交する方向であり、アレイ基板ＳＵＢ１の一端側と他端側とを結ぶ方向である。これに限定されず、第１方向Ｄｘは第２方向Ｄｙに対して９０°以外の角度で交差していてもよい。第１方向Ｄｘと第２方向Ｄｙとで規定される平面は、基準面ＲＰと平行となる。また、第１方向Ｄｘ及び第２方向Ｄｙに直交する第３方向Ｄｚは、アレイ基板ＳＵＢ１の正面方向である。
【００１４】
表示装置１において、表示領域ＤＡと周辺領域ＢＥとが設けられている。表示領域ＤＡは、画像を表示させるための領域であり、複数の画素ＰＸと重なる領域である。表示領域ＤＡは、第１曲面領域ＴＡ、低曲率領域ＦＡ及び第２曲面領域ＣＡに亘って連続して設けられる。表示領域ＤＡは、第１表示領域ＤＡＡと、第２表示領域ＤＡＢとを有する。第１表示領域ＤＡＡと、第２表示領域ＤＡＢとは、第１方向Ｄｘに隣り合って配置される。具体的には、第１表示領域ＤＡＡは、第１曲面領域ＴＡ及び第１曲面領域ＴＡに隣接する低曲率領域ＦＡの一部と重なる領域である。第２表示領域ＤＡＢは、第２曲面領域ＣＡ及び第２曲面領域ＣＡに隣接する低曲率領域ＦＡの一部と重なる領域である。
【００１５】
表示領域ＤＡは、第３方向Ｄｚから見たときに略四角形状に形成されているが、表示領域ＤＡの外形の形状は限定されない。例えば、表示領域ＤＡには、切り欠きがあってもよく、あるいは表示領域ＤＡが他の多角形状に形成されてもよいし、表示領域ＤＡが円形状あるいは楕円形状などの他の形状に形成されてもよい。また、第１表示領域ＤＡＡと、第２表示領域ＤＡＢとは、連続して設けられ、１つの画像を表示する場合に限定されず、離隔して設けられ、それぞれ別の画像を表示してもよい。
【００１６】
周辺領域ＢＥは、アレイ基板ＳＵＢ１の外周よりも内側で、かつ、表示領域ＤＡよりも外側の領域を示す。なお、周辺領域ＢＥは表示領域ＤＡを囲う枠状であってもよく、その場合、周辺領域ＢＥは額縁領域ともいえる。
【００１７】
アレイ基板ＳＵＢ１は、第１走査線ＧＬＡ、第２走査線ＧＬＢ、第１信号線ＳＬＡ、第２信号線ＳＬＢ、第１走査線駆動回路１８Ａ、第２走査線駆動回路１８Ｂ、第１信号線駆動回路３０Ａ、第２信号線駆動回路３０Ｂ、第１ドライバＩＣ１１０Ａ及び第２ドライバＩＣ１１０Ｂを有する。
【００１８】
第１走査線ＧＬＡ及び第１信号線ＳＬＡは、第１表示領域ＤＡＡに設けられる。第１走査線駆動回路１８Ａ、第１信号線駆動回路３０Ａ及び第１ドライバＩＣ１１０Ａは、周辺領域ＢＥに設けられる。第１走査線ＧＬＡは、第１方向Ｄｘに沿って延在し、第１曲面領域ＴＡ及び低曲率領域ＦＡの一部に跨がって設けられる。第１走査線ＧＬＡは、第１曲面領域ＴＡ及び低曲率領域ＦＡの形状にしたがって凸状に湾曲する。第１走査線ＧＬＡは、第１走査線駆動回路１８Ａに接続される。第１信号線ＳＬＡは、第２方向Ｄｙに延在し、第１信号線駆動回路３０Ａに接続される。第１ドライバＩＣ１１０Ａは、第１信号線駆動回路３０Ａと、アレイ基板ＳＵＢ１の端部との間の領域に実装される。
【００１９】
第２走査線ＧＬＢ及び第２信号線ＳＬＢは、第２表示領域ＤＡＢに設けられる。第２走査線駆動回路１８Ｂ、第２信号線駆動回路３０Ｂ及び第２ドライバＩＣ１１０Ｂは、周辺領域ＢＥに設けられる。第２走査線ＧＬＢは、第１方向Ｄｘに沿って延在し、第２曲面領域ＣＡ及び低曲率領域ＦＡの一部に跨がって設けられる。第２走査線ＧＬＢは、第２曲面領域ＣＡ及び低曲率領域ＦＡの形状にしたがって凹状に湾曲する。第２走査線ＧＬＢは、第２走査線駆動回路１８Ｂに接続される。第１走査線ＧＬＡと第２走査線ＧＬＢとは、スリットＳＰにより離隔して配置される。第２走査線駆動回路１８Ｂは、表示領域ＤＡを挟んで第１走査線駆動回路１８Ａと反対側に配置される。つまり、第１走査線駆動回路１８Ａは、第１曲面領域ＴＡに設けられ、第２走査線駆動回路１８Ｂは、第２曲面領域ＣＡに設けられる。
【００２０】
第２信号線ＳＬＢは、第２方向Ｄｙに延在し、第２信号線駆動回路３０Ｂに接続される。第２信号線駆動回路３０Ｂは、第１信号線駆動回路３０Ａと第１方向Ｄｘに隣り合って配置される。つまり、第１信号線駆動回路３０Ａ及び第２信号線駆動回路３０Ｂは、第１曲面領域ＴＡ、低曲率領域ＦＡ及び第２曲面領域ＣＡに設けられる。第２ドライバＩＣ１１０Ｂは、第２信号線駆動回路３０Ｂと、アレイ基板ＳＵＢ１の端部との間の領域に実装される。より好ましくは、第１ドライバＩＣ１１０Ａ及び第２ドライバＩＣ１１０Ｂは、低曲率領域ＦＡに配置される。これにより、第１ドライバＩＣ１１０Ａ及び第２ドライバＩＣ１１０Ｂの実装が容易となる。なお、第１ドライバＩＣ１１０Ａ及び第２ドライバＩＣ１１０Ｂは、アレイ基板ＳＵＢ１に接続された配線基板（例えばフレキシブルプリント基板）に実装されていてもよい。なお、以下の説明において、第１信号線ＳＬＡ及び第２信号線ＳＬＢを区別して説明する必要がない場合には、単に信号線ＳＬと表す場合がある。また、第１走査線ＧＬＡ及び第２走査線ＧＬＢを区別して説明する必要がない場合には、単に走査線ＧＬと表す場合がある。
【００２１】
図２は、図１のＩＩ−ＩＩ’断面図である。図２に示すように、表示装置１は、表示パネル２と、カバー部材３とを有する。さらに、表示パネル２は、アレイ基板ＳＵＢ１と、アレイ基板ＳＵＢ１と対向して設けられた対向基板ＳＵＢ２とで構成される。対向基板ＳＵＢ２は、アレイ基板ＳＵＢ１に沿って湾曲した断面形状を有する。つまり、対向基板ＳＵＢ２も、第１曲面領域ＴＡ、低曲率領域ＦＡ及び第２曲面領域ＣＡを有する。
【００２２】
カバー部材３は、表示パネル２を保護する部材である。カバー部材３は、不図示の粘着層を介して表示パネル２の表示面側に設けられる。カバー部材３は、第３方向Ｄｚから見た場合に表示パネル２よりも大きい面積を有する。カバー部材３は、透光性を有するガラス又は合成樹脂である。このため、表示パネル２からの光は、カバー部材３を透過する。そして、視認者からはカバー部材３の表面に沿った表示面に、映像が表示されているようにみえる。
【００２３】
カバー部材３は、表示パネル２に沿って湾曲した形状を有する。カバー部材３及び表示パネル２は、断面視でＳ字状に湾曲する。具体的には、第１方向Ｄｘと第２方向Ｄｙとで規定される面を基準面ＲＰとした場合に、基準面ＲＰは、アレイ基板ＳＵＢ１の第１方向Ｄｘの一端側及び他端側と交差する。第１曲面領域ＴＡは、基準面ＲＰの一方の面側に凸状に湾曲する。第２曲面領域ＣＡは、基準面ＲＰの他方の面側に凹状に湾曲する。言い換えると、第１曲面領域ＴＡの曲率中心は基準面ＲＰの他方の面側にあり、第２曲面領域ＣＡの曲率中心は基準面ＲＰの一方の面側にある。低曲率領域ＦＡは、基準面ＲＰに対して傾斜して設けられる。
【００２４】
表示パネル２は、例えば表示層として液晶層ＬＣが用いられた液晶パネルである。ただし、これに限定されず、表示パネル２は、有機発光ダイオードパネル（以下、ＯＬＥＤパネルという）、マイクロＬＥＤ表示パネル、電気泳動表示パネルなどであってもよい。また、表示パネル２は、必要に応じて、タッチパネルなどの検出装置を含んでいてもよい。
【００２５】
図３は、図２の領域Ａを拡大して示す断面図である。図３に示すように、対向基板ＳＵＢ２は、アレイ基板ＳＵＢ１と第３方向Ｄｚに対向して配置される。また、液晶層ＬＣはアレイ基板ＳＵＢ１と対向基板ＳＵＢ２との間に設けられる。
【００２６】
図３において、アレイ基板ＳＵＢ１は、ガラス基板や樹脂基板などの透光性を有する第１絶縁基板１０を基体としている。アレイ基板ＳＵＢ１は、第１絶縁基板１０の対向基板ＳＵＢ２と対向する側に、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第４絶縁膜１４、第５絶縁膜１５、信号線ＳＬ、カラーフィルタＣＦ、画素電極ＰＥ、共通電極ＣＥ、第１配向膜ＡＬ１などを備えている。
【００２７】
なお、本明細書において、第１絶縁基板１０に垂直な方向において、第１絶縁基板１０から第２絶縁基板２０に向かう方向を「上側」又は単に「上」とする。また、第２絶縁基板２０から第１絶縁基板１０に向かう方向を「下側」又は単に「下」とする。また、「正面視」とは、第３方向Ｄｚから見た場合の配置関係をいう。
【００２８】
第１絶縁膜１１は、第１絶縁基板１０の上に位置している。第２絶縁膜１２は、第１絶縁膜１１の上に位置している。第３絶縁膜１３は、第２絶縁膜１２の上に位置している。信号線ＳＬは、第３絶縁膜１３の上に位置している。カラーフィルタＣＦは、第３絶縁膜１３の上に位置し、信号線ＳＬを覆っている。
【００２９】
カラーフィルタＣＦは、例えば、カラーフィルタＣＦＲ、ＣＦＧ、ＣＦＢを含む。カラーフィルタＣＦＲ、ＣＦＧ、ＣＦＢのそれぞれは、第１絶縁基板１０の対向基板ＳＵＢ２と対向する側に位置し、それぞれの端部が信号線ＳＬに重なっている。一例では、カラーフィルタＣＦＲ、ＣＦＧ、ＣＦＢは、それぞれ青色、赤色、緑色に着色された樹脂材料によって形成されている。
【００３０】
遮光層ＢＭは、カラーフィルタＣＦの上に位置している。また、遮光層ＢＭは、カラーフィルタＣＦを介して信号線ＳＬと対向している。つまり、遮光層ＢＭは、信号線ＳＬの上に重畳している。遮光層ＢＭは、第１絶縁基板１０の対向基板ＳＵＢ２と対向する側に位置している。そして、遮光層ＢＭは、画素電極ＰＥとそれぞれ対向する開口部を規定している。遮光層ＢＭは、黒色の樹脂材料や、遮光性の金属材料によって形成されている。遮光層ＢＭ及びカラーフィルタＣＦは、第４絶縁膜１４によって覆われている。
【００３１】
第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、及び、第５絶縁膜１５は、例えば、シリコン酸化物やシリコン窒化物などの透光性を有する無機系材料によって形成されている。第４絶縁膜１４は、透光性を有する樹脂材料によって形成され、無機系材料によって形成された他の絶縁膜と比べて厚い膜厚を有している。ただし、第４絶縁膜１４については無機系材料によって形成されたものであってもよい。
【００３２】
共通電極ＣＥは、第４絶縁膜１４の上に位置している。また、共通電極ＣＥは、第４絶縁膜１４を介して遮光層ＢＭ及びカラーフィルタＣＦと対向している。共通電極ＣＥのスリットＳＰＡは、遮光層ＢＭの直上に位置している。共通電極ＣＥは、第５絶縁膜１５によって覆われている。
【００３３】
画素電極ＰＥは、第５絶縁膜１５の上に位置し、第５絶縁膜１５を介して共通電極ＣＥと対向している。画素電極ＰＥ及び共通電極ＣＥは、例えば、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）やＩＺＯ（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）などの透光性を有する導電材料によって形成されている。画素電極ＰＥは、第１配向膜ＡＬ１によって覆われている。第１配向膜ＡＬ１は、第５絶縁膜１５も覆っている。
【００３４】
本実施形態の表示装置１は、カラーフィルタＣＦが液晶層ＬＣとアレイ基板ＳＵＢ１との間に設けられた、いわゆるＣＯＡ（Ｃｏｌｏｒ  Ｆｉｌｔｅｒ  Ｏｎ  Ａｒｒａｙ）構造の液晶表示装置である。このため、カラーフィルタＣＦが対向基板ＳＵＢ２に設けられた構成に比べて、アレイ基板ＳＵＢ１及び対向基板ＳＵＢ２を湾曲させた場合であっても、カラーフィルタＣＦ及び遮光層ＢＭの位置ずれが生じることを抑制できる。あるいは、アレイ基板ＳＵＢ１と対向基板ＳＵＢ２との積層ずれを考慮する必要がないので、遮光層ＢＭの幅を小さくすることができる。
【００３５】
対向基板ＳＵＢ２は、ガラス基板や樹脂基板などの透光性を有する第２絶縁基板２０を基体としている。対向基板ＳＵＢ２は、第２絶縁基板２０のアレイ基板ＳＵＢ１と対向する側に、オーバーコート層ＯＣ、第２配向膜ＡＬ２などを備えている。対向基板ＳＵＢ２は、第２絶縁基板２０のアレイ基板ＳＵＢ１と反対側に導電層２１を備えている。
【００３６】
オーバーコート層ＯＣは、透光性を有する樹脂材料によって形成されている。第２配向膜ＡＬ２は、オーバーコート層ＯＣを覆っている。第１配向膜ＡＬ１及び第２配向膜ＡＬ２は、例えば、水平配向性を示す材料によって形成されている。
【００３７】
アレイ基板ＳＵＢ１及び対向基板ＳＵＢ２は、第１配向膜ＡＬ１及び第２配向膜ＡＬ２が向かい合うように配置されている。液晶層ＬＣは、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に封入されている。液晶層ＬＣは、誘電率異方性が負のネガ型液晶材料、あるいは、誘電率異方性が正のポジ型液晶材料によって構成されている。
【００３８】
アレイ基板ＳＵＢ１がバックライトユニットＩＬと対向し、対向基板ＳＵＢ２が表示面側に位置する。バックライトユニットＩＬとしては、種々の形態のものが適用可能であるが、その詳細な構造については説明を省略する。
【００３９】
導電層２１は、第２絶縁基板２０の上に設けられる。導電層２１は、例えばＩＴＯ等の透光性の導電性材料である。外部から印加される静電気や、偏光板ＰＬ２に帯電した静電気は、導電層２１を流れる。表示装置１は、静電気を短時間に除去することができ、表示層である液晶層ＬＣに加えられる静電気を低減することができる。これにより、表示装置１は、ＥＳＤ耐性を向上させることができる。
【００４０】
偏光板ＰＬ１を含む光学素子は、第１絶縁基板１０の外面、あるいは、バックライトユニットＩＬと対向する面に配置される。偏光板ＰＬ２を含む光学素子は、第２絶縁基板２０の外面、あるいは、観察位置側の面に配置される。偏光板ＰＬ１の第１偏光軸及び偏光板ＰＬ２の第２偏光軸は、例えばＸ−Ｙ平面においてクロスニコルの位置関係にある。なお、偏光板ＰＬ２及び偏光板ＰＬ２を含む光学素子は、位相差板などの他の光学機能素子を含んでいてもよい。
【００４１】
例えば、液晶層ＬＣがネガ型液晶材料である場合であって、液晶層ＬＣに電圧が印加されていない状態では、液晶分子ＬＭは、Ｘ−Ｙ平面内において、その長軸が第１方向Ｄｘに沿う方向に初期配向している。一方、液晶層ＬＣに電圧が印加された状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電界が形成されたオン時において、液晶分子ＬＭは、電界の影響を受けてその配向状態が変化する。オン時において、入射した直線偏光は、その偏光状態が液晶層ＬＣを通過する際に液晶分子ＬＭの配向状態に応じて変化する。
【００４２】
図４は、表示領域の画素配列を表す回路図である。図４に示すように、画素ＰＸは、複数の副画素ＳＰＸが含まれる。図３に示すカラーフィルタＣＦＲ、ＣＦＧ、ＣＦＢは、例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色に着色された色領域が周期的に配列されている。各副画素ＳＰＸに、Ｒ、Ｇ、Ｂの３色の色領域が１組として対応付けられる。そして、３色の色領域に対応する副画素ＳＰＸを１組として画素ＰＸが構成される。なお、カラーフィルタは、４色以上の色領域を含んでいてもよい。この場合、画素ＰＸは、４つ以上の副画素ＳＰＸを含んでいてもよい。
【００４３】
各副画素ＳＰＸは、それぞれトランジスタ（Ｎ型トランジスタＮ−Ｔｒ又はＰ型トランジスタＰ−Ｔｒ）及び液晶層ＬＣの容量を備えている。アレイ基板ＳＵＢ１には、図４に示す各副画素ＳＰＸのＮ型トランジスタＮ−Ｔｒ、Ｐ型トランジスタＰ−Ｔｒ、信号線ＳＬ、走査線ＧＬ等が形成されている。また、図３に示す画素電極ＰＥと共通電極ＣＥとの間に第５絶縁膜１５が設けられ、これらによって図４に示す保持容量Ｃｓが形成される。
【００４４】
信号線ＳＬは、各画素電極ＰＥ（図３参照）に画素信号を供給するための配線である。走査線ＧＬは、各Ｎ型トランジスタＮ−Ｔｒ、Ｐ型トランジスタＰ−Ｔｒを駆動するゲート信号（走査信号）を供給するための配線である。具体的には、第１表示領域ＤＡＡにおいて、副画素ＳＰＸは、それぞれＮ型トランジスタＮ−Ｔｒを備えている。Ｎ型トランジスタＮ−Ｔｒは、薄膜トランジスタにより構成されるものであり、この例では、ｎチャネルの低温ポリシリコン（以下、ＬＴＰＳ（Low  Temperature  Polycrystalline  Silicone）と表す）型のＴＦＴで構成されている。
【００４５】
第１走査線駆動回路１８Ａは、第１走査線ＧＬＡに、順次又は同時に走査信号を供給する。これにより、走査信号が供給された第１走査線ＧＬＡに接続された複数の副画素ＳＰＸが選択される。第１ドライバＩＣ１１０Ａは、選択された複数の副画素ＳＰＸに、第１映像信号を供給する。第１映像信号は、第１信号線駆動回路３０Ａ、第１信号線ＳＬＡを介して各副画素ＳＰＸに供給される。
【００４６】
また、第２表示領域ＤＡＢにおいて、副画素ＳＰＸは、それぞれＰ型トランジスタＰ−Ｔｒを備えている。Ｐ型トランジスタＰ−Ｔｒは、薄膜トランジスタにより構成されるものであり、この例では、ｐチャネルのＭＯＳ型のＴＦＴで構成されている。
【００４７】
第２走査線駆動回路１８Ｂは、第２走査線ＧＬＢに、順次又は同時に走査信号を供給する。これにより、走査信号が供給された第２走査線ＧＬＢに接続された複数の副画素ＳＰＸが選択される。第２ドライバＩＣ１１０Ｂは、選択された複数の副画素ＳＰＸに、第２映像信号を供給する。第２映像信号は、第２信号線駆動回路３０Ｂ、第２信号線ＳＬＢを介して各副画素ＳＰＸに供給される。
【００４８】
第１ドライバＩＣ１１０Ａ及び第２ドライバＩＣ１１０Ｂは、ホストＩＣ１２０から供給される制御信号に基づいて制御される。ホストＩＣ１２０は、例えば、アレイ基板ＳＵＢ１に接続された配線基板や制御基板に設けられる。
【００４９】
図５は、Ｎ型トランジスタ及びＰ型トランジスタの、応力とソースドレイン電流との関係を模式的に示すグラフである。図５に示すグラフの横軸は、Ｎ型トランジスタＮ−Ｔｒ及びＰ型トランジスタＰ−Ｔｒのチャネル領域に加えられる応力を示し、縦軸は、所定の電源電位が供給された場合のソースドレイン電流を示す。ソースドレイン電流は、絶対値を示している。なお、ソースドレイン電流は、絶対値を示している。
【００５０】
図５に示すように、Ｎ型トランジスタＮ−Ｔｒのチャネル領域に、引っ張り応力が加えられると、移動度が向上し、ソースドレイン電流が大きくなる傾向を示す。一方、Ｎ型トランジスタＮ−Ｔｒのチャネル領域に、圧縮応力が加えられると、移動度が低下し、ソースドレイン電流が小さくなる傾向を示す。
【００５１】
Ｐ型トランジスタＰ−Ｔｒのチャネル領域に、引っ張り応力が加えられると、移動度が低下し、ソースドレイン電流が小さくなる傾向を示す。一方、Ｐ型トランジスタＰ−Ｔｒのチャネル領域に、圧縮応力が加えられると、移動度が向上し、ソースドレイン電流が大きくなる傾向を示す。
【００５２】
本実施形態の表示装置１において、第１表示領域ＤＡＡは、主として凸形状に湾曲する第１曲面領域ＴＡに配置される。つまり、第１表示領域ＤＡＡのＮ型トランジスタＮ−Ｔｒは第１曲面領域ＴＡに設けられ、引っ張り応力が加えられる。これにより、Ｎ型トランジスタＮ−Ｔｒは、第２曲面領域ＣＡに設けられた場合、すなわち圧縮応力が加えられた場合に比べて、特性が向上する。
【００５３】
第２表示領域ＤＡＢは、主として凹形状に湾曲する第２曲面領域ＣＡに配置される。つまり、第２表示領域ＤＡＢのＰ型トランジスタＰ−Ｔｒは第２曲面領域ＣＡに設けられ、圧縮応力が加えられる。これにより、Ｐ型トランジスタＰ−Ｔｒは、第１曲面領域ＴＡに設けられた場合、すなわち引っ張り応力が加えられた場合に比べて、特性が向上する。
【００５４】
このように、表示装置１において、アレイ基板ＳＵＢ１の凹凸の形状に応じて、各副画素ＳＰＸにＮ型トランジスタＮ−Ｔｒ又はＰ型トランジスタＰ−Ｔｒが設けられる。これにより、特性が向上する応力範囲でＮ型トランジスタＮ−Ｔｒ及びＰ型トランジスタＰ−Ｔｒがそれぞれ駆動される。言い換えると、Ｎ型トランジスタＮ−Ｔｒに圧縮応力が加えられることによる特性の低下及びＰ型トランジスタＰ−Ｔｒに引っ張り応力が加えられることによる特性の低下を抑制できる。この結果、表示装置１は、表示品位の低下を抑制することができる。
【００５５】
図６は、信号線駆動回路の一部を示す平面図である。なお、図６に示す信号線駆動回路３０についての説明は、第１信号線駆動回路３０Ａ及び第２信号線駆動回路３０Ｂのいずれにも適用できる。図６に示すように、信号線駆動回路３０は、複数のＮ型トランジスタＮ−Ｔｒ１、Ｎ−Ｔｒ２、Ｎ−Ｔｒ３と、複数のＰ型トランジスタＰ−Ｔｒ１、Ｐ−Ｔｒ２、Ｐ−Ｔｒ３と、を有する。
【００５６】
複数のＮ型トランジスタＮ−Ｔｒ１、Ｎ−Ｔｒ２、Ｎ−Ｔｒ３は、第１方向Ｄｘに並んで配置される。複数のＰ型トランジスタＰ−Ｔｒ１、Ｐ−Ｔｒ２、Ｐ−Ｔｒ３は、第１方向Ｄｘに並んで配置される。複数のＮ型トランジスタＮ−Ｔｒ１、Ｎ−Ｔｒ２、Ｎ−Ｔｒ３と、複数のＰ型トランジスタＰ−Ｔｒ１、Ｐ−Ｔｒ２、Ｐ−Ｔｒ３とは、第２方向Ｄｙに並ぶ。信号線駆動回路３０は、Ｎ型トランジスタＮ−Ｔｒ１、Ｎ−Ｔｒ２、Ｎ−Ｔｒ３と、Ｐ型トランジスタＰ−Ｔｒ１、Ｐ−Ｔｒ２、Ｐ−Ｔｒ３とがそれぞれ組み合わされたＣＭＯＳ（相補型ＭＯＳ）構成としている。
【００５７】
複数のＮ型トランジスタＮ−Ｔｒ１、Ｎ−Ｔｒ２、Ｎ−Ｔｒ３及び複数のＰ型トランジスタＰ−Ｔｒ１、Ｐ−Ｔｒ２、Ｐ−Ｔｒ３をひとまとまりの接続切替回路としたときに、信号線駆動回路３０は、第１方向Ｄｘに並んで配置される複数の接続切替回路から構成される。
【００５８】
複数のＮ型トランジスタＮ−Ｔｒ１、Ｎ−Ｔｒ２、Ｎ−Ｔｒ３は、それぞれ、半導体層３３（第１半導体層）と、ソース電極３４と、ドレイン電極３５と、ゲート電極３６とを有する。複数のＰ型トランジスタＰ−Ｔｒ１、Ｐ−Ｔｒ２、Ｐ−Ｔｒ３は、それぞれ、半導体層４３（第２半導体層）と、ソース電極４４と、ドレイン電極４５と、ゲート電極４６とを有する。
【００５９】
半導体層３３、４３は、例えば、上述のような低温ポリシリコンである。ただし、これに限定されず、半導体層３３、４３は、ＴＡＯＳを含む酸化物半導体である。あるいは半導体層３３、４３は、アモルファスシリコンであってもよい。
【００６０】
ゲート電極３６、４６は、それぞれ制御信号供給配線５４Ａ、５４Ｂに接続される。制御信号供給配線５４Ａ、５４Ｂは、各トランジスタを制御する制御信号（走査信号）を各ゲート電極３６、４６に供給する。
【００６１】
複数のソース電極３４、４４は、ブリッジ配線５５を介して配線５３と接続される。本実施形態では、Ｎ型トランジスタＮ−Ｔｒ１のソース電極３４は、Ｎ型トランジスタＮ−Ｔｒ２のソース電極３４と共用される。Ｐ型トランジスタＰ−Ｔｒ１、Ｐ−Ｔｒ２も同様である。Ｐ型トランジスタＰ−Ｔｒ１、Ｐ−Ｔｒ２、Ｐ−Ｔｒ３のソース電極４４はコンタクト部ＣＨを介してブリッジ配線５５に接続される。ブリッジ配線５５は、コンタクト部ＣＨにより制御信号供給配線５４Ａと異なる層に設けられ、平面視で制御信号供給配線５４Ａと交差する。
【００６２】
ドレイン電極３５、４５は、ブリッジ配線５６を介して信号線ＳＬに接続される。ブリッジ配線５６は、コンタクト部ＣＨにより制御信号供給配線５４Ｂと異なる層に設けられ、平面視で制御信号供給配線５４Ｂと交差する。制御信号に応じてＮ型トランジスタＮ−Ｔｒ１、Ｎ−Ｔｒ２、Ｎ−Ｔｒ３及びＰ型トランジスタＰ−Ｔｒ１、Ｐ−Ｔｒ２、Ｐ−Ｔｒ３のオンオフが制御されて、信号線ＳＬが順次選択される。配線５３は、第１ドライバＩＣ１１０Ａ又は第２ドライバＩＣ１１０Ｂから供給された映像信号を、選択された信号線ＳＬに供給する。
【００６３】
図７は、第１曲面領域及び低曲率領域における、第１信号線駆動回路の構成を説明するための説明図である。なお、図７では、説明を分かりやすくするために、図６に示す複数のＮ型トランジスタＮ−Ｔｒ１、Ｎ−Ｔｒ２、Ｎ−Ｔｒ３及び複数のＰ型トランジスタＰ−Ｔｒ１、Ｐ−Ｔｒ２、Ｐ−Ｔｒ３のうち、Ｎ型トランジスタＮ−Ｔｒ１及びＰ型トランジスタＰ−Ｔｒ１を示している。
【００６４】
図７に示すように、Ｎ型トランジスタＮ−Ｔｒ１ａ、Ｎ−Ｔｒ１ｂ、Ｎ−Ｔｒ１ｃは、低曲率領域ＦＡ及び第１曲面領域ＴＡに配列される。同様に、Ｐ型トランジスタＰ−Ｔｒ１ａ、Ｐ−Ｔｒ１ｂ、Ｐ−Ｔｒ１ｃも、低曲率領域ＦＡ及び第１曲面領域ＴＡに配列される。
【００６５】
第１曲面領域ＴＡ（第１領域）に設けられたＮ型トランジスタＮ−Ｔｒ１ｂ、Ｎ―Ｔｒ１ｃと、低曲率領域ＦＡ（第２領域）に設けられたＮ型トランジスタＮ−Ｔｒ１ａとは、異なる形状である。具体的には、第１曲面領域ＴＡに設けられたＮ型トランジスタＮ−Ｔｒ１ｂ、Ｎ―Ｔｒ１ｃのチャネル幅ＷＮ１ｂ、ＷＮ１ｃは、低曲率領域ＦＡに設けられたＮ型トランジスタＮ−Ｔｒ１ａのチャネル幅ＷＮ１ａよりも小さい。また、Ｎ型トランジスタＮ−Ｔｒ１ａ、Ｎ−Ｔｒ１ｂ、Ｎ―Ｔｒ１ｃのチャネル長ＬＮ１ａ、ＬＮ１ｂ、ＬＮ１ｃは、等しい長さである。
【００６６】
なお、チャネル幅ＷＮ１ａ、ＷＮ１ｂ、ＷＮ１ｃは、半導体層３３のチャネル領域３３ａの、ソースドレイン方向と直交する方向での幅である。また、チャネル長ＬＮ１ａ、ＬＮ１ｂ、ＬＮ１ｃは、チャネル領域３３ａの、ソースドレイン方向での長さである。チャネル長ＬＮ１ａ、ＬＮ１ｂ、ＬＮ１ｃは、ゲート電極３６の幅と実質的に等しい。
【００６７】
また、第１曲面領域ＴＡ（第１領域）に設けられたＰ型トランジスタＰ−Ｔｒ１ｂ、Ｐ―Ｔｒ１ｃと、低曲率領域ＦＡ（第２領域）に設けられたＰ型トランジスタＰ−Ｔｒ１ａとは、異なる形状である。具体的には、第１曲面領域ＴＡに設けられたＰ型トランジスタＰ−Ｔｒ１ｂ、Ｐ―Ｔｒ１ｃのチャネル幅ＷＰ１ｂ、ＷＰ１ｃは、低曲率領域ＦＡに設けられたＰ型トランジスタＰ−Ｔｒ１ａのチャネル幅ＷＰ１ａよりも大きい。また、Ｐ型トランジスタＰ−Ｔｒ１ａ、Ｐ−Ｔｒ１ｂ、Ｐ―Ｔｒ１ｃのチャネル長ＬＰ１ａ、ＬＰ１ｂ、ＬＰ１ｃは、等しい長さである。
【００６８】
なお、チャネル幅ＷＰ１ａ、ＷＰ１ｂ、ＷＰ１ｃは、半導体層４３のチャネル領域４３ａの、ソースドレイン方向と直交する方向での幅である。また、チャネル長ＬＰ１ａ、ＬＰ１ｂ、ＬＰ１ｃは、チャネル領域４３ａの、ソースドレイン方向での長さである。チャネル長ＬＰ１ａ、ＬＰ１ｂ、ＬＰ１ｃは、ゲート電極４６の幅と実質的に等しい。
【００６９】
また、第１曲面領域ＴＡにおけるＮ型トランジスタＮ−Ｔｒ１ｂ、Ｎ―Ｔｒ１ｃのチャネル幅ＷＮ１ｂ、ＷＮ１ｃに対する、Ｐ型トランジスタＰ−Ｔｒ１ｂ、Ｐ―Ｔｒ１ｃのチャネル幅ＷＰ１ｂ、ＷＰ１ｃの比率を、第１チャネル幅比率ＲＴとする。第１チャネル幅比率ＲＴは、それぞれ、ＲＴ＝ＷＰ１ｂ／ＷＮ１ｂ、ＲＴ＝ＷＰ１ｃ／ＷＮ１ｃとなる。
【００７０】
低曲率領域ＦＡにおけるＮ型トランジスタＮ−Ｔｒ１ａのチャネル幅ＷＮ１ａに対する、Ｐ型トランジスタＰ−Ｔｒ１ａのチャネル幅ＷＰ１ａの比率を、第３チャネル幅比率ＲＦとする。第３チャネル幅比率ＲＦは、ＲＦ＝ＷＰ１ａ／ＷＮ１ａとなる。第１チャネル幅比率ＲＴは、第３チャネル幅比率ＲＦよりも大きい。
【００７１】
これにより、表示装置１は、Ｎ型トランジスタＮ−Ｔｒ１ｂ、Ｎ―Ｔｒ１ｃに引っ張り応力が加えられることによるソースドレイン電流の増大を抑制することができる。したがって、第１曲面領域ＴＡと低曲率領域ＦＡの曲率の違いにより、Ｎ型トランジスタＮ−Ｔｒ１ａ、Ｎ−Ｔｒ１ｂ、Ｎ−Ｔｒ１ｃの半導体層３３に加えられる応力の差が発生した場合であっても、Ｎ型トランジスタＮ−Ｔｒ１ａ、Ｎ−Ｔｒ１ｂ、Ｎ−Ｔｒ１ｃの特性の差を抑制することができる。
【００７２】
また、表示装置１は、Ｐ型トランジスタＰ−Ｔｒ１ｂ、Ｐ―Ｔｒ１ｃに引っ張り応力が加えられることによるソースドレイン電流の低下を抑制することができる。したがって、第１曲面領域ＴＡと低曲率領域ＦＡの曲率の違いにより、Ｐ型トランジスタＰ−Ｔｒ１ａ、Ｐ−Ｔｒ１ｂ、Ｐ−Ｔｒ１ｃの半導体層４３に加えられる応力の差が発生した場合であっても、Ｐ型トランジスタＰ−Ｔｒ１ａ、Ｐ−Ｔｒ１ｂ、Ｐ−Ｔｒ１ｃの特性の差を抑制することができる。
【００７３】
なお、第１曲面領域ＴＡに設けられたＮ型トランジスタＮ−Ｔｒ１ｂ、Ｎ―Ｔｒ１ｃのチャネル幅ＷＮ１ｂ、ＷＮ１ｃは、第１曲面領域ＴＡの曲率に応じて、異なる長さとしている。ただし、第１曲面領域ＴＡに設けられた複数のＮ型トランジスタＮ−Ｔｒ１のうち、２以上のＮ型トランジスタＮ−Ｔｒ１は、同じチャネル幅ＷＮ１を有していてもよい。同様に、第１曲面領域ＴＡに設けられた複数のＰ型トランジスタＰ−Ｔｒ１のうち、２以上のＰ型トランジスタＰ−Ｔｒ１は、同じチャネル幅ＷＰ１を有していてもよい。
【００７４】
図８は、第２曲面領域及び低曲率領域における、第２信号線駆動回路の構成を説明するための説明図である。なお、図８では、図７と同様に、図６に示す複数のＮ型トランジスタＮ−Ｔｒ１、Ｎ−Ｔｒ２、Ｎ−Ｔｒ３及び複数のＰ型トランジスタＰ−Ｔｒ１、Ｐ−Ｔｒ２、Ｐ−Ｔｒ３のうち、Ｎ型トランジスタＮ−Ｔｒ１及びＰ型トランジスタＰ−Ｔｒ１を示している。
【００７５】
図８に示すように、第２曲面領域ＣＡに設けられたＮ型トランジスタＮ−Ｔｒ１ｅ、Ｎ−Ｔｒ１ｆのチャネル幅ＷＮ１ｅ、ＷＮ１ｆは、低曲率領域ＦＡに設けられたＮ型トランジスタＮ−Ｔｒ１ｄのチャネル幅ＷＮ１ｄよりも大きい。つまり、図７及び図８に示すように、第２曲面領域ＣＡに設けられたＮ型トランジスタＮ−Ｔｒ１ｅ、Ｎ−Ｔｒ１ｆのチャネル幅ＷＮ１ｅ、ＷＮ１ｆは、第１曲面領域ＴＡに設けられたＮ型トランジスタＮ−Ｔｒ１ｂ、Ｎ−Ｔｒ１ｃのチャネル幅ＷＮ１ｂ、ＷＮ１ｃよりも大きい。また、Ｎ型トランジスタＮ−Ｔｒ１ｄ、Ｎ−Ｔｒ１ｅ、Ｎ―Ｔｒ１ｆのチャネル長ＬＮ１ｄ、ＬＮ１ｅ、ＬＮ１ｆは、等しい長さである。
【００７６】
また、第２曲面領域ＣＡに設けられたＰ型トランジスタＰ−Ｔｒ１ｅ、Ｐ―Ｔｒ１ｆのチャネル幅ＷＰ１ｅ、ＷＰ１ｆは、低曲率領域ＦＡに設けられたＰ型トランジスタＰ−Ｔｒ１ｄのチャネル幅ＷＰ１ｄよりも小さい。また、Ｐ型トランジスタＰ−Ｔｒ１ｄ、Ｐ−Ｔｒ１ｅ、Ｐ―Ｔｒ１ｆのチャネル長ＬＰ１ｄ、ＬＰ１ｅ、ＬＰ１ｆは、等しい長さである。図７及び図８に示すように、第２曲面領域ＣＡに設けられたＰ型トランジスタＰ−Ｔｒ１ｅ、Ｐ−Ｔｒ１ｆのチャネル幅ＷＰ１ｅ、ＷＰ１ｆは、第１曲面領域ＴＡに設けられたＰ型トランジスタＰ−Ｔｒ１ｂ、Ｐ−Ｔｒ１ｃのチャネル幅ＷＰ１ｂ、ＷＮ１ｃよりも小さい。
【００７７】
第２曲面領域ＣＡにおけるＮ型トランジスタＮ−Ｔｒ１ｅ、Ｎ―Ｔｒ１ｆのチャネル幅ＷＮ１ｅ、ＷＮ１ｆに対する、Ｐ型トランジスタＰ−Ｔｒ１ｅ、Ｐ―Ｔｒ１ｆのチャネル幅ＷＰ１ｅ、ＷＰ１ｆの比率を、第２チャネル幅比率ＲＣとする。第２チャネル幅比率ＲＣは、それぞれ、ＲＣ＝ＷＰ１ｅ／ＷＮ１ｅ、ＲＣ＝ＷＰ１ｆ／ＷＮ１ｆとなる。
【００７８】
低曲率領域ＦＡにおけるＮ型トランジスタＮ−Ｔｒ１ｄのチャネル幅ＷＮ１ｄに対する、Ｐ型トランジスタＰ−Ｔｒ１ｄのチャネル幅ＷＰ１ｄの比率を、第３チャネル幅比率ＲＦとする。第３チャネル幅比率ＲＦは、ＲＦ＝ＷＰ１ｄ／ＷＮ１ｄとなる。第２チャネル幅比率ＲＣは、第３チャネル幅比率ＲＦよりも小さい。また、上述したように、第１チャネル幅比率ＲＴは、第３チャネル幅比率ＲＦよりも大きい。つまり、第１チャネル幅比率ＲＴは、第２チャネル幅比率ＲＣよりも大きい。
【００７９】
これにより、表示装置１は、Ｎ型トランジスタＮ−Ｔｒ１ｅ、Ｎ―Ｔｒ１ｆに圧縮応力が加えられることによるソースドレイン電流の低下を抑制することができる。したがって、第２曲面領域ＣＡと低曲率領域ＦＡの曲率の違いにより、Ｎ型トランジスタＮ−Ｔｒ１ｄ、Ｎ−Ｔｒ１ｅ、Ｎ−Ｔｒ１ｆの半導体層３３に加えられる応力の差が発生した場合であっても、Ｎ型トランジスタＮ−Ｔｒ１ｄ、Ｎ−Ｔｒ１ｅ、Ｎ−Ｔｒ１ｆの特性の差を抑制することができる。つまり、表示装置１は、第１曲面領域ＴＡ、第２曲面領域ＣＡ及び低曲率領域ＦＡのＮ型トランジスタＮ−Ｔｒ１の特性の差が生じることを抑制できる。
【００８０】
また、表示装置１は、Ｐ型トランジスタＰ−Ｔｒ１ｅ、Ｐ―Ｔｒ１ｆに圧縮応力が加えられることによるソースドレイン電流の増加を抑制することができる。したがって、第２曲面領域ＣＡと低曲率領域ＦＡの曲率の違いにより、Ｐ型トランジスタＰ−Ｔｒ１ｄ、Ｐ−Ｔｒ１ｅ、Ｐ−Ｔｒ１ｆの半導体層４３に加えられる応力の差が発生した場合であっても、Ｐ型トランジスタＰ−Ｔｒ１ｄ、Ｐ−Ｔｒ１ｅ、Ｐ−Ｔｒ１ｆの特性の差を抑制することができる。つまり、表示装置１は、第１曲面領域ＴＡ、第２曲面領域ＣＡ及び低曲率領域ＦＡのＰ型トランジスタＰ−Ｔｒ１の特性の差が生じることを抑制できる。
【００８１】
以上のように、本実施形態の表示装置１において、複数のトランジスタ（Ｎ型トランジスタＮ−Ｔｒ１、Ｐ型トランジスタＰ−Ｔｒ１）は、チャネル領域３３ａ、４３ａが設けられた半導体層３３、４３を有する。第１曲面領域ＴＡに設けられた複数のトランジスタと、第２曲面領域ＣＡに設けられた複数のトランジスタと、低曲率領域ＦＡに設けられた複数のトランジスタとは、異なるチャネル幅ＷＮ１、Ｐ１を有する。より好ましくは、複数のトランジスタは、第１曲面領域ＴＡ、第２曲面領域ＣＡ及び低曲率領域ＦＡの曲率に応じて異なるチャネル幅ＷＮ１、Ｐ１を有する。したがって、表示装置１は、第１信号線駆動回路３０Ａ及び第２信号線駆動回路３０Ｂの特性の低下（例えば、映像信号の伝送に要する時間の遅延や、伝送に要する時間のばらつき）を抑制することができ、結果として表示品位の低下を抑制することができる。
【００８２】
図９は、走査線駆動回路及びゲート電圧生成回路の一例を示す平面図である。なお、図９に示す走査線駆動回路１８についての説明は、第１走査線駆動回路１８Ａ及び第２走査線駆動回路１８Ｂのいずれにも適用できる。
【００８３】
走査線駆動回路１８は、ゲートスイッチ回路ＧＳＷと、シフトレジスタ回路ＳＲと、ゲート電圧生成回路ＧＶＧＣと、を含む。ゲートスイッチ回路ＧＳＷは、副画素ＳＰＸの画素トランジスタＴｒ（Ｎ型トランジスタＮ−Ｔｒ又はＰ型トランジスタＰ−Ｔｒ）の走査線ＧＬに接続される。シフトレジスタ回路ＳＲは、ゲートスイッチ回路ＧＳＷを順次走査する。ゲート電圧生成回路ＧＶＧＣは、ゲートスイッチ回路ＧＳＷに供給する走査信号ＥＮＢを生成する回路である。
【００８４】
ゲートスイッチ回路ＧＳＷは、Ｎ型トランジスタＮ−Ｔｒ４ａ、Ｎ−Ｔｒ４ｂと、Ｐ型トランジスタＰ−Ｔｒ４ａとを１組とする複数組（走査線ＧＬの本数分）のトランジスタ群を備える。例えば、１組目のトランジスタ群は１本目の走査線ＧＬ１に対応し、２組目のトランジスタ群は２本目の走査線ＧＬ２に対応し、以降順に、ｍ組目のトランジスタ群はｍ本目の走査線ＧＬｍに対応する。
【００８５】
シフトレジスタ回路ＳＲは、Ｎ型トランジスタＮ−Ｔｒ５と、Ｐ型トランジスタＰ−Ｔｒ５とを１組とする複数組のトランジスタ群を備える。
【００８６】
ゲート電圧生成回路ＧＶＧＣは、第１電圧ＶＧＨを供給する第１電圧線に接続されたＰ型トランジスタＰ−Ｔｒ６ａと、第２電圧ＶＧＬを供給する第２電圧線に接続されたＮ型トランジスタＮ−Ｔｒ６ｂと、第３電圧ＧＮＤを供給する第３電圧線に接続されたＮ型トランジスタＮ−Ｔｒ６ａとを有する。ゲート電圧生成回路ＧＶＧＣにおいて、Ｐ型トランジスタＰ−Ｔｒ６ａ、Ｎ型トランジスタＮ−Ｔｒ６ａ及びＮ型トランジスタＮ−Ｔｒ６ｂは、出力部の回路を構成し、Ｎ型トランジスタＮ−Ｔｒ６ｃ及びＰ型トランジスタＰ−Ｔｒ６ｂは出力部以外の回路を構成する。
【００８７】
図１０は、第１走査線駆動回路及び第２走査線駆動回路が有する複数のトランジスタの構成を説明するための説明図である。図１０に示すように、第１走査線駆動回路１８Ａは、Ｎ型トランジスタＮ−Ｔｒ４ｃ、Ｎ−Ｔｒ４ｄ及びＰ型トランジスタＰ−Ｔｒ４ｂを有する。つまり、Ｎ型トランジスタＮ−Ｔｒ４ｃ、Ｎ−Ｔｒ４ｄ及びＰ型トランジスタＰ−Ｔｒ４ｂは、第１曲面領域ＴＡに設けられる。Ｐ型トランジスタＰ−Ｔｒ４ｂは、Ｎ型トランジスタＮ−Ｔｒ４ｃとＮ型トランジスタＮ−Ｔｒ４ｄとの間に設けられる。Ｎ型トランジスタＮ−Ｔｒ４ｃ、Ｎ−Ｔｒ４ｄ及びＰ型トランジスタＰ−Ｔｒ４ｂは、半導体層４８を有し、半導体層４８には、それぞれチャネル領域４８ａ、４８ｂ、４８ｃが設けられる。
【００８８】
第２走査線駆動回路１８Ｂは、Ｎ型トランジスタＮ−Ｔｒ４ａ、Ｎ−Ｔｒ４ｂ及びＰ型トランジスタＰ−Ｔｒ４ａを有する。つまり、Ｎ型トランジスタＮ−Ｔｒ４ａ、Ｎ−Ｔｒ４ｂ及びＰ型トランジスタＰ−Ｔｒ４ａは、第２曲面領域ＣＡに設けられる。Ｐ型トランジスタＰ−Ｔｒ４ａは、Ｎ型トランジスタＮ−Ｔｒ４ａとＮ型トランジスタＮ−Ｔｒ４ｂとの間に設けられる。Ｎ型トランジスタＮ−Ｔｒ４ａ、Ｎ−Ｔｒ４ｂ及びＰ型トランジスタＰ−Ｔｒ２ａは、半導体層４７を有し、半導体層４７には、それぞれチャネル領域４７ａ、４７ｂ、４７ｃが設けられる。
【００８９】
第１走査線駆動回路１８Ａ及び第２走査線駆動回路１８Ｂにおいて、第２曲面領域ＣＡに設けられたＮ型トランジスタＮ−Ｔｒ４ａ、Ｎ−Ｔｒ４ｂのチャネル幅ＷＮ４ａ、ＷＮ４ｂは、第１曲面領域ＴＡに設けられたＮ型トランジスタＮ−Ｔｒ４ｃ、Ｎ−Ｔｒ４ｄのチャネル幅ＷＮ４ｃ、ＷＮ４ｄよりも大きい。
【００９０】
また、第２曲面領域ＣＡに設けられたＰ型トランジスタＰ−Ｔｒ４ａのチャネル幅ＷＰ４ａは、第１曲面領域ＴＡに設けられたＰ型トランジスタＰ−Ｔｒ４ｂのチャネル幅ＷＰ４ｂよりも小さい。
【００９１】
第２曲面領域ＣＡにおけるＮ型トランジスタＮ−Ｔｒ４ａ、Ｎ−Ｔｒ４ｂのチャネル幅ＷＮ４ａ、ＷＮ４ｂに対する、Ｐ型トランジスタＰ−Ｔｒ４ａのチャネル幅ＷＰ４ａの比率を、第４チャネル幅比率ＲＣａとする。第４チャネル幅比率ＲＣａは、それぞれ、ＲＣａ＝ＷＰ４ａ／ＷＮ４ａ、ＲＣａ＝ＷＰ４ａ／ＷＮ４ｂとなる。
【００９２】
第１曲面領域ＴＡにおけるＮ型トランジスタＮ−Ｔｒ４ｃ、Ｎ−Ｔｒ４ｄのチャネル幅ＷＮ４ｃ、ＷＮ４ｄに対する、Ｐ型トランジスタＰ−Ｔｒ４ｂのチャネル幅ＷＰ４ｂの比率を、第５チャネル幅比率ＲＴａとする。第５チャネル幅比率ＲＴａは、それぞれ、ＲＴａ＝ＷＰ４ｂ／ＷＮ４ｃ、ＲＴａ＝ＷＰ４ｂ／ＷＮ４ｄとなる。第５チャネル幅比率ＲＴａは、第４チャネル幅比率ＲＣａよりも大きい。
【００９３】
これにより、第１走査線駆動回路１８Ａ及び第２走査線駆動回路１８Ｂにおいて、第２曲面領域ＣＡにおけるＮ型トランジスタＮ−Ｔｒ４ａ、Ｎ−Ｔｒ４ｂと、第１曲面領域ＴＡにおけるＮ型トランジスタＮ−Ｔｒ４ｃ、Ｎ−Ｔｒ４ｄとで、加えられた応力の差が発生した場合でも、特性の差を抑制することができる。また、第２曲面領域ＣＡにおけるＰ型トランジスタＰ−Ｔｒ４ａと、第１曲面領域ＴＡにおけるＰ型トランジスタＰ−Ｔｒ４ｂとで、加えられた応力の差が発生した場合でも、特性の差を抑制することができる。したがって、表示装置１は、第１走査線駆動回路１８Ａ及び第２走査線駆動回路１８Ｂの特性の低下（例えば、走査信号の伝送に要する時間の遅延や、伝送に要する時間のばらつき）を抑制することができる。
【００９４】
図１１は、図１０の領域Ｂを拡大して示す拡大図である。図１１は、第１信号線駆動回路３０Ａに含まれる走査信号供給配線ＬＶＧＬの一部を拡大して示す。図１１に示すように、走査信号供給配線ＬＶＧＬには、複数のスリットＳＰＬが設けられている。複数のスリットＳＰＬは、第１方向Ｄｘ及び第２方向Ｄｙに配列される。複数のスリットＳＰＬは、走査信号供給配線ＬＶＧＬの延在方向に延びる矩形状である。ただし、複数のスリットＳＰＬの形状は、これに限定されず、四角形状、多角形状、円形状など他の形状でもよい。
【００９５】
これにより、走査信号供給配線ＬＶＧＬが第１曲面領域ＴＡ又は第２曲面領域ＣＡに設けられ、幅方向に応力が加えられた場合であっても、複数のスリットＳＰＬを設けることにより、応力が緩和され、走査信号供給配線ＬＶＧＬの断線を抑制することができる。なお、図１１では走査信号供給配線ＬＶＧＬにスリットＳＰＬを設ける例を説明したが、これに限定されない。第１信号線駆動回路３０Ａ及び第２信号線駆動回路３０Ｂが有する他の配線や、第１信号線駆動回路３０Ａ及び第２信号線駆動回路３０Ｂが有する配線にスリットを設けてもよい。
【００９６】
（第１変形例）
図１２は、第１実施形態の第１変形例に係る表示装置を示す断面図である。なお、以下の説明では、上述した実施形態で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。図１２に示すように、第１変形例の表示装置１Ａは、２つの表示パネル２Ａ、２Ｂが設けられている。表示パネル２Ａは、アレイ基板ＳＵＢ１Ａと対向基板ＳＵＢ２Ａとを有する。表示パネル２Ｂは、アレイ基板ＳＵＢ１Ｂと対向基板ＳＵＢ２Ｂとを有する。表示パネル２Ａ、２Ｂの断面構成は、図３と同様の構成を採用することができる。
【００９７】
表示パネル２Ａは、第１曲面領域ＴＡ及び低曲率領域ＦＡの一部に設けられ、表示面側に凸状に湾曲する曲面を有する。表示パネル２Ｂは、第２曲面領域ＣＡ及び低曲率領域ＦＡの一部に設けられ、表示面側と反対側に凹状に湾曲する曲面を有する。
【００９８】
第１変形例において、表示パネル２Ａは、上述した第１走査線駆動回路１８Ａ及び第１信号線駆動回路３０Ａを有し、表示パネル２Ｂは、上述した第２走査線駆動回路１８Ｂ及び第２信号線駆動回路３０Ｂを有する。第１走査線駆動回路１８Ａ、第１信号線駆動回路３０Ａ、第２走査線駆動回路１８Ｂ及び第２信号線駆動回路３０Ｂが有する各トランジスタの構成も第１実施形態と同様の構成を適用できる。
【００９９】
（表示装置の製造方法）
次に、表示装置１Ａの製造方法の一例を説明する。図１３は、表示装置の製造方法を説明するためのフローチャートである。図１３に示すように、表示装置１Ａの製造方法は、アレイ基板ＳＵＢ１Ａを準備する工程（ステップＳＴ１）と、対向基板ＳＵＢ２Ａを準備する工程（ステップＳＴ２）とを有する。アレイ基板準備工程と対向基板準備工程とは、同時に実行してもよく、順次、実行してもよい。
【０１００】
アレイ基板準備工程では、ＴＦＴプロセス（ステップＳＴ１−１）を含む。ＴＦＴプロセスでは、第１絶縁基板１０（図３参照）を準備し、第１絶縁基板１０に各種トランジスタを形成する、各種トランジスタは、副画素ＳＰＸが有するＮ型トランジスタＮ−Ｔｒ又はＰ型トランジスタＰ−Ｔｒや、周辺回路（走査線駆動回路１８及び信号線駆動回路３０）が有する各トランジスタを含む。また、アレイ基板準備工程は、ＴＦＴプロセスの後、各トランジスタを覆ってカラーフィルタＣＦを形成するＣＯＡプロセス（ステップＳＴ１−２）を含む。ＣＯＡプロセスでは、さらにカラーフィルタＣＦ上に、遮光層ＢＭ、共通電極ＣＥ及び画素電極ＰＥが形成される。
【０１０１】
アレイ基板準備工程は、第１配向膜印刷工程（ステップＳＴ１−３）を含む。第１配向膜印刷工程では、画素電極ＰＥを覆って第１配向膜ＡＬ１が印刷形成される。配向膜印刷工程では、例えばポリイミド樹脂を塗布した後、ラビングすることにより配向膜を形成することができる。また、偏光紫外線を高分子膜上に照射することによって、偏光方向の高分子鎖を選択的に反応させることにより配向膜を形成する、光配向法を適用することもできる。
【０１０２】
対向基板準備工程では、第２絶縁基板２０を準備する工程（ステップＳＴ２−１）を含む。第２絶縁基板２０は、第１絶縁基板１０と異なる基板が用いられる。具体的には、第２絶縁基板２０は、第１絶縁基板１０と異なる熱膨張係数を有する。例えば、第２絶縁基板２０の線熱膨張係数は、第１絶縁基板１０の線熱膨張係数よりも小さい。対向基板準備工程は、第２配向膜印刷工程（ステップＳＴ２−１）を含む。第２配向膜印刷工程では、第２絶縁基板２０に第２配向膜ＡＬ２が印刷形成される。第２配向膜ＡＬ２は、第１配向膜ＡＬ１と同様に、ラビングにより形成してもよく、光配向法により形成してもよい。
【０１０３】
次に、アレイ基板ＳＵＢ１Ａ及び対向基板ＳＵＢ２Ａの表示領域ＤＡを囲むようにシール材を塗布形成する（ステップＳＴ３）。そして、第１配向膜ＡＬ１と第２配向膜ＡＬ２とが対向するように、アレイ基板ＳＵＢ１Ａと対向基板ＳＵＢ２Ａとを重ね合わせる（ステップＳＴ４）。
【０１０４】
次に、シール材に熱や紫外光を与えて仮硬化させる（ステップＳＴ５）。このシール材仮硬化工程では、シール材が完全に硬化しないように、加えられる温度又は光強度が抑制される。このため、アレイ基板ＳＵＢ１Ａ及び対向基板ＳＵＢ２Ａは、第１絶縁基板１０及び第２絶縁基板２０の熱膨張係数の差による変形が生じず、平坦な状態を維持している。
【０１０５】
次に、複数のアレイ基板ＳＵＢ１Ａ及び複数の対向基板ＳＵＢ２Ａを含むマザー基板のスクライブ加工又はブレイク加工を行うことで、個片の表示パネル２Ａに切断する（ステップＳＴ６）。そして、アレイ基板ＳＵＢ１Ａ及び対向基板ＳＵＢ２Ａに、部品の実装を行う（ステップＳＴ７）。例えば、実装工程では、アレイ基板ＳＵＢ１Ａ及び対向基板ＳＵＢ２Ａに、それぞれ偏光板ＰＬ１、ＰＬ２を貼り付け、第１ドライバＩＣ１１０Ａを実装し、配線基板の接続を行う。
【０１０６】
次に、さらに、シール材に熱や紫外光を与えて本硬化させる（ステップＳＴ８）。これにより、第１絶縁基板１０と第２絶縁基板２０との熱膨張係数の差に応じて、表示パネル２Ａは、表示面側に凸状に湾曲する。なお、凹状に湾曲する表示パネル２Ｂを形成する際には、第１絶縁基板１０及び第２絶縁基板２０の熱膨張係数の関係を逆にすればよい。そして、第１曲面領域ＴＡ、第２曲面領域ＣＡ及び低曲率領域ＦＡを有するカバー部材３に、表示パネル２Ａ、２Ｂを貼り合わせることで、表示装置１Ａを形成できる。
【０１０７】
なお、図１３に示す製造方法は、あくまで一例であって、他の方法で表示パネル２、２Ａを製造することもできる。例えば、カバー部材３の表面形状に沿った形状を有するステージを用いて、カバー部材３と表示パネル２とを圧着させて第１曲面領域ＴＡ、第２曲面領域ＣＡ及び低曲率領域ＦＡを形成してもよい。
【０１０８】
（第２実施形態）
図１４は、第２実施形態に係るアレイ基板を模式的に示す斜視図である。第２実施形態のアレイ基板ＳＵＢ１Ｃにおいて、第１曲面領域ＴＡ、低曲率領域ＦＡ及び第２曲面領域ＣＡは、第２方向Ｄｙに沿って設けられている。低曲率領域ＦＡは、信号線ＳＬに沿った方向において、第１曲面領域ＴＡと第２曲面領域ＣＡとの間に設けられる。言い換えると、複数の信号線ＳＬは、第１曲面領域ＴＡ、低曲率領域ＦＡ及び第２曲面領域ＣＡに亘って延在し、第１曲面領域ＴＡ、低曲率領域ＦＡ及び第２曲面領域ＣＡの曲率に沿って湾曲する。信号線ＳＬの一端は、信号線駆動回路３０及びドライバＩＣ１１０に電気的に接続される。
【０１０９】
複数の走査線ＧＬは、第１方向Ｄｘに延在し、第１曲面領域ＴＡ、低曲率領域ＦＡ及び第２曲面領域ＣＡにそれぞれ配列される。複数の走査線ＧＬの一端側及び他端側は、走査線駆動回路１８に電気的に接続される。
【０１１０】
図１５は、第１曲面領域、低曲率領域及び第２曲面領域における、画素のトランジスタの構成を説明するための説明図である。図１５に示すように、第２曲面領域ＣＡ、低曲率領域ＦＡ及び第１曲面領域ＴＡの副画素ＳＰＸは、それぞれＮ型トランジスタＮ−Ｔｒａ、Ｎ−Ｔｒｂ、Ｎ−Ｔｒｃを有する。言い換えると、第１曲面領域ＴＡ（第１領域）における複数のＮ型トランジスタＮ−Ｔｒｃと、低曲率領域ＦＡ（第２領域）における複数のＮ型トランジスタＮ−Ｔｒｂと、第２曲面領域ＣＡにおける複数のＮ型トランジスタＮ−Ｔｒａは、表示層における複数の副画素ＳＰＸを構成するトランジスタである。なお、以下の説明において、Ｎ型トランジスタＮ−Ｔｒａ、Ｎ−Ｔｒｂ、Ｎ−Ｔｒｃを区別して説明する必要がない場合には、単にＮ型トランジスタＮ−Ｔｒと表す。
【０１１１】
複数のＮ型トランジスタＮ−Ｔｒは、半導体層３８を有する。半導体層３８は、第１部分３８ａ、第２部分３８ｂ及び第３部分３８ｃを有する。第１部分３８ａは、信号線ＳＬと重なって設けられ、一端側が信号線ＳＬと電気的に接続され、他端側が第３部分３８ｃに接続される。第２部分３８ｂは、信号線ＳＬと隣り合って設けられ、一端側が画素電極ＰＥと電気的に接続され、他端側が第３部分３８ｃに接続される。第３部分３８ｃは、走査線ＧＬに沿って設けられ、第１部分３８ａの他端側と第２部分３８ｂの他端側とを接続する。第１部分３８ａ及び第２部分３８ｂは、走査線ＧＬと交差しており、走査線ＧＬと重なる部分にチャネル領域が形成される。
【０１１２】
第１曲面領域ＴＡに設けられたＮ型トランジスタＮ−Ｔｒｃのチャネル幅ＷＮｅ、ＷＮｆは、低曲率領域ＦＡに設けられたＮ型トランジスタＮ−Ｔｒｂのチャネル幅ＷＮｃ、ＷＮｄよりも小さい。また、低曲率領域ＦＡに設けられたＮ型トランジスタＮ−Ｔｒｂのチャネル幅ＷＮｃ、ＷＮｄは、第２曲面領域ＣＡに設けられたＮ型トランジスタＮ−Ｔｒａのチャネル幅ＷＮａ、ＷＮｂよりも小さい。なお、Ｎ型トランジスタＮ−Ｔｒａ、Ｎ−Ｔｒｂ、Ｎ―Ｔｒｃのチャネル長ＬＮは、等しい長さである。チャネル長ＬＮは、走査線ＧＬの幅と実質的に等しい長さである。
【０１１３】
これにより、各副画素ＳＰＸに設けられたＮ型トランジスタＮ−Ｔｒにおいても、第１実施形態と同様に、Ｎ型トランジスタＮ−Ｔｒの半導体層３８に加えられる応力の差が発生した場合であっても、Ｎ型トランジスタＮ−Ｔｒの特性の差を抑制することができる。これにより、表示装置１Ｂは、表示品位の低下を抑制することができる。
【０１１４】
なお、Ｎ型トランジスタＮ−Ｔｒａ、Ｎ−Ｔｒｂ、Ｎ−Ｔｒｃは、第２曲面領域ＣＡ、低曲率領域ＦＡ及び第１曲面領域ＴＡの曲率に応じて、第１部分３８ａ及び第３部分３８ｃが傾斜する構成としてもよい。これにより、半導体層３８のチャネル領域に加えられる応力のうち、ソースドレイン方向の成分の力を低減することができ、Ｎ型トランジスタＮ−Ｔｒａ、Ｎ−Ｔｒｂ、Ｎ−Ｔｒｃの特性の変化を抑制することができる。
【０１１５】
（第２変形例）
図１６は、第２実施形態の第２変形例に係るアレイ基板を模式的に示す斜視図である。図１７は、第２変形例に係る表示領域の画素配列を表す回路図である。第２変形例の表示装置１Ｃは、上述した第２実施形態とは異なり、第１表示領域ＤＡＡにＮ型トランジスタＮ−Ｔｒが設けられ、第２表示領域ＤＡＢにＰ型トランジスタＰ−Ｔｒが設けられる構成について説明する。
【０１１６】
図１６に示すように、第１信号線ＳＬＡは、第１曲面領域ＴＡ及び低曲率領域ＦＡの一部に跨がって設けられる。第１信号線ＳＬＡは、第１曲面領域ＴＡ及び低曲率領域ＦＡの形状にしたがって凸状に湾曲する。第１信号線ＳＬＡは、第１信号線駆動回路３０Ａに接続される。第１走査線ＧＬＡは、第１方向Ｄｘに延在し、第１走査線駆動回路１８Ａに接続される。第１ドライバＩＣ１１０Ａは、第１信号線駆動回路３０Ａと、アレイ基板ＳＵＢ１の端部との間の領域に実装される。
【０１１７】
第２信号線ＳＬＢは、第２曲面領域ＣＡ及び低曲率領域ＦＡの一部に跨がって設けられる。第２信号線ＳＬＢは、第２曲面領域ＣＡ及び低曲率領域ＦＡの形状にしたがって凹状に湾曲する。第２信号線ＳＬＢは、第２信号線駆動回路３０Ｂに接続される。第１信号線ＳＬＡと第２信号線ＳＬＢとは、スリットＳＰＢにより離隔して配置される。第２走査線ＧＬＢは、第１方向Ｄｘに延在し、第２走査線駆動回路１８Ｂに接続される。第２信号線駆動回路３０Ｂ及び第２ドライバＩＣ１１０Ｂは、表示領域ＤＡを挟んで第１信号線駆動回路３０Ａと反対側に配置される。
【０１１８】
図１７に示すように、第１表示領域ＤＡＡの副画素ＳＰＸは、Ｎ型トランジスタＮ−Ｔｒを有し、第２表示領域ＤＡＢの副画素ＳＰＸはＰ型トランジスタＰ−Ｔｒを有する。つまり、引っ張り応力が加えられる第１曲面領域ＴＡにＮ型トランジスタＮ−Ｔｒが設けられ、圧縮応力が加えられる第２曲面領域ＣＡにＰ型トランジスタＰ−Ｔｒが設けられる。これにより、第２変形例の表示装置１Ｃは、Ｎ型トランジスタＮ−Ｔｒ及びＰ型トランジスタＰ−Ｔｒの特性の低下を抑制することができる。
【０１１９】
また、第２変形例においても、Ｎ型トランジスタＮ−Ｔｒ及びＰ型トランジスタＰ−Ｔｒのチャネル幅を、アレイ基板ＳＵＢ１Ｃの曲率に応じて異ならせることができる。また、第２変形例においても上述した第１変形例の構成を適用することができる。
【０１２０】
（第３実施形態）
図１８は、第３実施形態に係るアレイ基板を模式的に示す斜視図である。図１８に示すように、第３実施形態に係る表示装置１Ｄにおいて、アレイ基板ＳＵＢ１Ｄは、低曲率領域ＦＡと、２つの第１曲面領域ＴＡとを有する。低曲率領域ＦＡは、平坦な面を有し、表示領域ＤＡの主要な部分を構成する。また、第１曲面領域ＴＡを単純に第１領域、低屈曲領域ＦＡを第２領域と呼称してもよい。低曲率領域ＦＡ（第２領域）は、基準面ＲＰ（図２参照）に対して平行な平面である。
【０１２１】
２つの第１曲面領域ＴＡは、低曲率領域ＦＡの一端側及び他端側にそれぞれ接続される。第１曲面領域ＴＡは、それぞれ、低曲率領域ＦＡの端部から、表示面とは反対側に湾曲する。表示領域ＤＡの一部は、各第１曲面領域ＴＡにも重なって設けられる。
【０１２２】
第３実施形態に係る表示装置１Ｄにおいても、上述した実施形態と同様に、副画素ＳＰＸ、信号線駆動回路３０及び走査線駆動回路１８等が有する各トランジスタのチャネル幅を、アレイ基板ＳＵＢ１Ｄの曲率に応じて異ならせることができる。
【０１２３】
（第４実施形態）
図１９は、第４実施形態に係るアレイ基板を模式的に示す斜視図である。上述した第１実施形態から第３実施形態では、液晶表示装置の例を説明したが、これに限定されない。図１９に示すように、第４実施形態の表示装置１Ｅは、表示素子として複数の発光素子ＰＤを有する。発光素子ＰＤは、副画素ＳＰＸごとに設けられ、異なる色（例えば、赤色、緑色、青色）の光を出射して画像を表示する。
【０１２４】
発光素子ＰＤは、平面視で、数μｍ以上３００μｍ以下程度の大きさを有する無機発光ダイオード（ＬＥＤ：Light  Emitting  Diode）チップであり、一般的には、一つのチップサイズが１００μｍ以上の素子がミニＬＥＤ（ｍｉｎｉＬＥＤ）であり、数μｍ以上１００μｍ未満のサイズの素子がマイクロＬＥＤ（ｍｉｃｒｏ  ＬＥＤ）である。表示装置１Ｅは、いずれのサイズのＬＥＤも用いることができ、表示装置１Ｅの画面サイズ（一画素の大きさ）に応じて使い分ければよい。各画素にマイクロＬＥＤを備える表示装置１Ｅは、マイクロＬＥＤ表示装置とも呼ばれる。なお、マイクロＬＥＤのマイクロは、発光素子ＰＤの大きさを限定するものではない。
【０１２５】
上述した各実施形態及び各変形例の構成は、第４実施形態の表示装置１Ｅにも適用できる。
【０１２６】
（第５実施形態）
図２０は、第５実施形態に係る表示機器の主要構成を示す概略図である。図２０に示すように、表示機器１００は、表示装置１と、バックライトユニットＩＬと、複数の鏡Ｍとを有する。表示装置１は、表示面側とは反対側に凹状に湾曲する形状を有する。バックライトユニットＩＬは、光源６及び拡散板９を有する。光源６から出射された光Ｌは、拡散板９により拡散されて表示装置１を透過する。表示装置１から出射された光Ｌは、鏡Ｍ及びフロントガラスＦＧにより反射されてユーザＨに到達する。これにより、ユーザＨの視界内で画像ＶＩとして認識される。すなわち、本実施形態の表示機器１００は、鏡Ｍ、フロントガラスＦＧを用いたヘッドアップディスプレイ（Head-Up  Display：ＨＵＤ）として機能する。フロントガラスＦＧは、例えば車両のフロントガラスであるが、ユーザＨの視線上に位置する透光性を有する部材であればよい。
【０１２７】
第５実施形態では、光源６から板鏡Ｍ１に向かう光Ｌの光軸に対して、表示装置１及び拡散板９の板面は傾斜している。これにより、鏡Ｍを介して表示装置１側に進入した外光ＬＳの光軸を光Ｌの光軸と異なる方向に向けることができる。このため、外光ＬＳが表示装置１に反射されて再び鏡Ｍを介してユーザＨに到達することによるゴーストの発生を抑制することができる。
【０１２８】
本実施形態では、表示装置１が湾曲した曲面を有しているので、鏡Ｍの数を少なくするなど、表示機器１００の構成を簡易にすることができる。なお、表示機器１００は、板鏡Ｍ１と凹面鏡Ｍ２を含む２つの鏡Ｍを有しているが、鏡Ｍの枚数は１つであってもよいし、３つ以上であってもよい。
【０１２９】
以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。
【０１３０】
また、本発明の好適な実施の形態として表示パネル２、２Ａ、２Ｂについて説明したが、基本的には第１曲率の第１湾曲面と、第１曲率と異なり平坦面を含む第２湾曲面を有する基板であって、第１湾曲面と第２湾曲面において半導体特性を考慮したチャネル形状が異なる半導体を有するアレイ基板ＳＵＢ１であればよい。表示パネル２、２Ａ、２Ｂに用いる各種画像表示用トランジスタ及び駆動回路用トランジスタに関わらず、タッチパネルなど半導体を利用する各種センサ基板として本発明のアレイ基板ＳＵＢ１を利用することも当然可能である。
【符号の説明】
【０１３１】
１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ  表示装置
２、２Ａ、２Ｂ  表示パネル
３  カバー部材
１０  第１絶縁基板
１８Ａ  第１走査線駆動回路
１８Ｂ  第２走査線駆動回路
２０  第２絶縁基板
３０Ａ  第１信号線駆動回路
３０Ｂ  第２信号線駆動回路
３３、３８、４３、４７、４８  半導体層
３６、４６  ゲート電極
１００  表示機器
ＣＡ  第２曲面領域
ＦＡ  低曲率領域
ＴＡ  第１曲面領域
ＣＦ、ＣＦＲ、ＣＦＧ、ＣＦＢ  カラーフィルタ
ＤＡ  表示領域
ＤＡＡ  第１表示領域
ＤＡＢ  第２表示領域
ＧＬ、ＧＬ１、ＧＬ２、ＧＬｍ  走査線
ＧＬＡ  第１走査線
ＧＬＢ  第２走査線
ＰＥ  画素電極
ＲＰ  基準面
Ｎ−Ｔｒ  Ｎ型トランジスタ
Ｐ−Ｔｒ  Ｐ型トランジスタ
ＳＬ  信号線
ＳＬＡ  第１信号線
ＳＬＢ  第２信号線
ＳＵＢ１、ＳＵＢ１Ａ、ＳＵＢ１Ｂ、ＳＵＢ１Ｃ  アレイ基板
ＳＵＢ２、ＳＵＢ２Ａ、ＳＵＢ２Ｂ  対向基板
ＰＸ  画素
ＳＰＸ  副画素
ＷＮ、ＷＰ  チャネル幅
ＬＮ、ＬＰ  チャネル長
【図１】
2020190681.tif 000003
【図２】
2020190681.tif 000004
【図３】
2020190681.tif 000005
【図４】
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【図５】
2020190681.tif 000007
【図６】
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【図７】
2020190681.tif 000009
【図８】
2020190681.tif 000010
【図９】
2020190681.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
2020190681.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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