(57)【要約】【課題】本発明は、イメージングエラーを低減しつつ、高密度なメモリ装置及びその製造方法を提供する。【解決手段】メモリ装置は、導電層のスタックと、スタックを通るピラーアレイとを備える。各ピラーは、ピラーと導電層との交差点におけるピラー位置のレイアウトパターンに配置する複数の直列接続されたメモリセルを備える。アレイにおけるピラーは、第１の方向に延伸するピラーの行のセットに配置される。第１及び第２のソース線は、ピラーの第１及び第２の特定の行のピラーを通って垂直に配置される。ピラーの行のセットは、第１のソース線及び第２のソース線間に配置された複数の部材を含むピラーの行のサブセットを備える。ソース線導体は、第１のソース線、第２のソース線、及び第１及び第２のソース線間に配置されたピラーの行のサブセットの下に配置され、これらに接続される。【選択図】図１Ａ
2020178111.tif 000002
【特許請求の範囲】
【請求項１】
導電層のスタックと、
前記スタックを通るピラーアレイであって、各前記ピラーは、前記ピラーと前記導電層との交差点におけるピラー位置のレイアウトパターンに配置する複数の直列接続されたメモリセルを備え、前記アレイにおける前記ピラーは、第１の方向に延伸するピラーの行のセットに配置されるピラーアレイと、
前記ピラーの行のセットにおけるピラーの第１の特定の行の前記ピラーを通って垂直に配置される第１のソース線と、
前記ピラーの行のセットにおけるピラーの第２の特定の行の前記ピラーを通って垂直に配置される第２のソース線であって、前記ピラーの行のセットは、前記第１のソース線と前記第２のソース線との間に配置された複数の部材を含むピラーの行のサブセットを備える第２のソース線と、
前記第１のソース線、前記第２のソース線、及び前記第１及び第２のソース線間に配置された前記ピラーの行のサブセットの下に配置されてこれらに電気的に接続されるソース線導体と、
を備えることを特徴とするメモリ装置。
【請求項２】
前記レイアウトパターンは、前記第１の方向に直交する第２の方向に延伸するピラー位置の列におけるピラー位置間に行ピッチを有し、前記行ピッチは、前記第１のソース線が通って配置される前記第１の特定の行の少なくとも１つのピラー位置を含む列におけるピラー位置、及び、前記第１及び第２のソース線間の列における全てのピラー位置において一定である、ことを特徴とする請求項１に記載のメモリ装置。
【請求項３】
前記ピラーの行のサブセットにおけるピラーは、前記スタック内の前記導電層を貫通し、前記導電層に包囲される、ことを特徴とする請求項１に記載のメモリ装置。
【請求項４】
前記導電層のスタックは、前記ピラーの行のサブセット用の一つのストリング選択ゲートを含むストリング選択ゲートとして構成される１つ以上の上側層と、前記１つ以上の上側層の下に配置され、ワード線として構成される複数の層と、を備えることを特徴とする請求項３に記載のメモリ装置。
【請求項５】
前記スタックにおける前記導電層を通って延伸する側壁を有するスリットを備え、前記側壁は、前記第１のソース線が通って配置される前記ピラーの第１の特定の行の前記ピラー位置におけるピラーの一連の残部を含む、ことを特徴とする請求項１に記載のメモリ装置。
【請求項６】
前記レイアウトパターンは、第２の方向に、前記ピラー位置の隣接する列における隣接するピラー位置間に行オフセットを有する、ことを特徴とする請求項１に記載のメモリ装置。
【請求項７】
前記レイアウトパターンは、前記第１の方向に、前記ピラー位置の行における隣接するピラー位置間に列ピッチを有し、前記第１の方向に、前記ピラー位置の隣接する行における隣接するピラー位置間に列オフセットを有する、ことを特徴とする請求項１に記載のメモリ装置。
【請求項８】
前記ピラーは、第２の方向に第１の幅を有し、前記ソース線は、前記第２の方向に前記第１の幅より狭い第２の幅を有する、ことを特徴とする請求項１に記載のメモリ装置。
【請求項９】
前記第１のソース線が通って配置される前記ピラーの第１の特定の行の前記ピラー位置における前記ピラーの残部と、
前記残部を前記第１のソース線から分離する絶縁スペーサと、
を備えることを特徴とする請求項１に記載のメモリ装置。
【請求項１０】
前記ピラーのアレイにおけるピラーと前記ソース線導体との間に垂直に配置されてこれらに接続される導電プラグと、
前記第１のソース線が通って配置される前記ピラーの第１の特定の行の前記ピラー位置における前記導電プラグの残部と、
を備えることを特徴とする請求項１に記載のメモリ装置。
【請求項１１】
前記第１のソース線は、前記ピラーの第１の特定の行を含む前記ピラーの行のセットにおけるピラーの少なくとも２つの隣接する行の前記ピラーを通って垂直に配置される、ことを特徴とする請求項１に記載のメモリ装置。
【請求項１２】
前記第１のソース線が通って配置される前記ピラーの少なくとも２つの隣接する行の前記ピラー位置における前記ピラーの残部と、
前記残部を前記第１のソース線から分離する絶縁スペーサと、
を備えることを特徴とする請求項１１に記載のメモリ装置。
【請求項１３】
導電層のスタックを形成し、
前記スタックを通してピラーアレイを形成し、各前記ピラーは、前記ピラーと前記導電層との交差点におけるピラー位置のレイアウトパターンに配置する複数の直列接続されたメモリセルを備え、前記アレイにおける前記ピラーは、第１の方向に延伸するピラーの行のセットに配置され、
前記ピラーの行のセットにおけるピラーの第１の特定の行の前記ピラーを通って垂直に配置される第１のソース線を形成し、
前記ピラーの行のセットにおけるピラーの第２の特定の行の前記ピラーを通って垂直に配置される第２のソース線を形成し、前記ピラーの行のセットは、前記第１のソース線と前記第２のソース線との間に配置された複数の部材を含むピラーの行のサブセットを備え、
前記第１のソース線、前記第２のソース線、及び前記第１及び第２のソース線間に配置された前記ピラーの行のサブセットの下に配置されてこれらに電気的に接続されるソース線導体を形成する、ことを含む、
ことを特徴とする製造方法。
【請求項１４】
前記レイアウトパターンは、前記第１の方向に直交する第２の方向に延伸するピラー位置の列におけるピラー位置間に行ピッチを有し、前記行ピッチは、前記第１のソース線が通って配置される前記第１の特定の行の少なくとも１つのピラー位置を含む列におけるピラー位置、及び、前記第１及び第２のソース線間の列における全てのピラー位置において一定である、ことを特徴とする請求項１３に記載の方法。
【請求項１５】
前記ピラーの行のサブセットにおけるピラーは、前記スタック内の前記導電層を貫通し、前記導電層に包囲される、ことを特徴とする請求項１３に記載の方法。
【請求項１６】
前記レイアウトパターンは、第２の方向に、前記ピラー位置の隣接する列における隣接するピラー位置間に行オフセットを有する、ことを特徴とする請求項１３に記載の方法。
【請求項１７】
前記レイアウトパターンは、前記第１の方向に、前記ピラー位置の行における隣接するピラー位置間に列ピッチを有し、前記第１の方向に、前記ピラー位置の隣接する行における隣接するピラー位置間に列オフセットを有する、ことを特徴とする請求項１３に記載の方法。
【請求項１８】
前記ピラーは、第２の方向に第１の幅を有し、前記ソース線は、前記第２の方向に前記第１の幅より狭い第２の幅を有する、ことを特徴とする請求項１３に記載の方法。
【請求項１９】
前記第１のソース線を形成することは、
前記ピラーの第１の特定の行の前記ピラーを通ってスリットをエッチングし、
前記スリット内に絶縁スペーサを形成し、
前記スリット内の前記絶縁スペーサ上で前記スリットを導電性材料で充填する、ことを含む、
ことを特徴とする請求項１３に記載の方法。
【請求項２０】
前記スリットをエッチングすることは、前記ピラーの第１の特定の行の前記ピラー位置に前記ピラーの残部を残すことを含み、前記絶縁スペーサは、前記残部を前記第１のソース線から分離する、ことを特徴とする請求項１９に記載の方法。
【請求項２１】
前記ピラーのアレイにおける垂直チャンネル構造と前記ソース線導体との間に垂直に配置されて導電プラグを形成し、前記ソース線導体は、前記第１のソース線に接続され、
前記スリットをエッチングすることは、前記ピラーの第１の特定の行のピラーにおける垂直チャンネル構造と前記ソース線導体との間に垂直に配置される前記導電プラグを通ってエッチングし、前記第１のソース線が通って配置される前記ピラーの第１の特定の行の前記ピラー位置に前記導電プラグの残部を残す、ことを含み、
前記絶縁スペーサは、前記導電プラグの残部を前記第１のソース線から分離する、
ことを特徴とする請求項１９に記載の方法。
【請求項２２】
前記第１のソース線を形成することは、
前記ピラーの第１の特定の行を含む前記ピラーの行のセットにおける前記ピラーの少なくとも２つの隣接する行の前記ピラーを通ってスリットをエッチングし、
前記スリット内に絶縁スペーサを形成し、
前記スリット内の前記絶縁スペーサ上で前記スリットを導電性材料で充填する、ことを含む、
ことを特徴とする請求項１３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、高密度メモリ装置に関し、特に、複数平面のメモリセルが三次元３Ｄアレイを提供するように配置されるメモリ装置に関する。
【背景技術】
【０００２】
３Ｄ垂直チャンネルＮＡＮＤメモリアレイの製造において、開口のアレイは、導電性材料の層を通ってパターン化され、メモリセルのアレイは、開口のアレイ内に形成される。ソース線は、開口のサブアレイが隣接するソース線間に配置されるように形成される。２つの隣接するソース線間に配置された開口のサブアレイは、隣接するソース線に近接するサブアレイの縁において縁穴を備え、隣接するソース線の遠方のサブアレイの中心において中央穴を備える。縁穴及び中央穴のパターンの不規則性は、半導体装置の製造におけるイメージングエラーを生じさせる場合があり、アレイの一部が使用不可にし得る。場合によっては、ＯＰＣ（光近接効果補正）が、中央穴と縁穴との間で均一なパターニングを達成するため用いられる。しかしながら、ＯＰＣは、フォトマスクの複雑さ及びフォトマスク製造のコストの増加をもたらす。別の場合では、適切なＯＰＣが利用可能でないこともある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
イメージングエラーを低減しつつ、高密度なメモリアーキテクチャを提供することが望ましい。
【課題を解決するための手段】
【０００４】
提供されるメモリ装置は、導電層のスタックと、前記スタックを通るピラーアレイとを備える。ピラーは、イメージングエラーを低減可能なピラー位置のレイアウトパターンに配置される。各前記ピラーは、例示的な実施の形態においては、前記ピラーと前記導電層の交差点に複数の直列接続されたメモリセルを備える。前記アレイにおける前記ピラーは、第１の方向に延伸するピラーの行のセットに配置される。
【０００５】
第１のソース線は、前記ピラーの行のセットにおける前記ピラーの特定の行のピラーを通って垂直に配置される。第２のソース線は、前記ピラーの行のセットにおける前記ピラーの第２の特定の行のピラーを通って垂直に配置され、前記ピラーの行のセットは、前記第１のソース線と前記第２のソース線との間に配置された複数の部材を含むピラーの行のサブセットを備える。前記ピラーの行のサブセットにおけるピラーは、スタックの導電層を貫通し、当該導電層に包囲されてよい。
【０００６】
ソース線導体は、前記第１のソース線、前記第２のソース線、及び前記第１及び第２のソース線間に配置された前記ピラーの行のサブセットの下に配置され、これらに電気的に接続される。
【０００７】
前記レイアウトパターンは、前記第１の方向に直交する第２の方向に延伸するピラー位置の列におけるピラー位置の間に行ピッチを有してよい。前記行ピッチは、前記第１のソース線が通って配置される前記第１の特定の行の少なくとも１つのピラー位置を含む列におけるピラー位置、及び前記第１及び第２のソース線間の列における全てのピラー位置において、一定であってよい。
【０００８】
導電層のスタックは、ピラーの行のサブセット用の１つのストリング選択ゲートを含むストリング選択ゲートとして構成される１つ以上の上側層と、１つ以上の上側層の下にワード線として構成される複数の層と、を備えてよい。
【０００９】
ソース線は、スタック内の導電層を通って延伸する側壁を有するスリット内に配置されてよい。ソース線がピラーよりも狭い、あるいは若干不整列な実施の形態においては、スリットの片側あるいは両側の側壁は、第１のソース線が通って配置されるピラーの第１の特定の行のピラー位置にピラーの一連の残部を有してよい。
【００１０】
前記レイアウトパターンは、前記第２の方向に、前記ピラー位置の隣接する列における隣接するピラー位置間に行オフセットを有してよい。前記レイアウトパターンは、前記第１の方向に、前記ピラー位置の行における隣接するピラー位置間に列ピッチを有し、前記第１の方向に、前記ピラー位置の隣接する行における隣接するピラー位置間に列オフセットを有してよい。前記ピラーは前記第２の方向に第１の幅を有し、前記ソース線は前記第２の方向に前記第１の幅より狭い第２の幅を有してよい。
【００１１】
ピラーの残部を、前記第１のソース線が通って配置される前記ピラーの第１の特定の行の前記ピラー位置に配置してもよい。絶縁スペーサは、前記残部を前記第１のソース線から分離してよい。導電プラグを、前記ピラーのアレイにおけるピラーと前記ソース線導体との間に垂直に配置してこれらに接続してもよく、ソース線導体はソース線に接続される。導電プラグの残部を、前記第１のソース線が通って配置される前記ピラーの第１の特定の行の前記ピラー位置に配置してもよい。
【００１２】
一つの実施の形態においては、前記第１のソース線は、前記ピラーの第１の特定の行を含む前記ピラーの行のセットにおけるピラーの少なくとも２つの隣接する行の前記ピラーを通って垂直に配置されてよい。ピラーの残部を、前記第１のソース線が通って配置される前記ピラーの少なくとも２つの隣接する行の前記ピラー位置に配置してもよい。絶縁スペーサは、残部を第１のソース線から分離してよい。
【００１３】
明細書で開示するメモリ装置を製造するための方法も提供される。当該方法は、導電層のスタックを形成し、前記スタックを通ってピラーアレイを形成することを含んでよい。各前記ピラーは、前記ピラーと前記導電層との交差点におけるピラー位置のレイアウトパターンに配置する複数の直列接続されたメモリセルを備える。前記アレイにおける前記ピラーは、第１の方向に延伸するピラーの行のセットに配置されてよい。ピラーの行のサブセットにおけるピラーは、スタック内の導電層を貫通し、当該導電層に包囲されてよい。
【００１４】
この方法は、前記ピラーの行のセットにおけるピラーの第１の特定の行の前記ピラーを通って垂直に配置される第１のソース線を形成することを含んでよい。この方法は、前記ピラーの行のセットにおけるピラーの第２の特定の行のピラーを通って垂直に配置される第２のソース線を形成することを含んでよく、前記ピラーの行のセットは、前記第１のソース線と前記第２のソース線との間に配置された複数の部材を含むピラーの行のサブセットを備えてよい。
【００１５】
ソース線導体を、前記第１のソース線、前記第２のソース線、及び前記第１及び第２のソース線間に配置された前記ピラーの行のサブセットの下に形成し、これらに電気的に接続してよい。
【００１６】
前記レイアウトパターンは、前記第１の方向に直交する第２の方向に延伸するピラー位置の列におけるピラー位置間に行ピッチを有してよい。前記行ピッチは、前記第１のソース線が通って配置される前記第１の特定の行の少なくとも１つのピラー位置を含む列におけるピラー位置、及び、前記第１及び第２のソース線間の列における全てのピラー位置において一定であってよい。
【００１７】
前記レイアウトパターンは、前記第２の方向に、前記ピラー位置の隣接する列における隣接するピラー位置間に行オフセットを有してよい。前記レイアウトパターンは、前記第１の方向に、前記ピラー位置の行における隣接するピラー位置間に列ピッチを有し、前記第１の方向に、前記ピラー位置の隣接する行における隣接するピラー位置間に列オフセットを有してよい。前記ピラーは前記第２の方向に第１の幅を有し、前記ソース線は前記第２の方向に前記第１の幅より狭い第２の幅を有してよい。
【００１８】
前記第１のソース線を形成することは、前記ピラーの第１の特定の行の前記ピラーを通るスリットをエッチングし、前記スリット内に絶縁スペーサを形成し、前記スリット内の前記絶縁スペーサ上で、前記スリットを導電性材料で充填する、ことを含んでよい。前記スリットをエッチングすることは、前記ピラーの第１の特定の行の前記ピラー位置に前記ピラーの残部を残すことを含んでよく、前記絶縁スペーサは、前記残部を前記第１のソース線から分離してよい。
【００１９】
この方法は、前記ソース線導体が前記第１のソース線に接続される、前記ピラーのアレイにおける垂直チャンネル構造と前記ソース線導体との間に垂直に配置される導電プラグを形成することと、前記ピラーの第１の特定の行の前記ピラーにおける垂直チャンネル構造と前記ソース線導体との間に垂直に配置される前記導電プラグを通ってエッチングすることと、前記第１のソース線が通って配置される前記ピラーの第１の特定の行の前記ピラー位置に前記導電プラグの残部を残すことと、を含んでよい。前記絶縁スペーサは、前記導電プラグの残部を前記第１のソース線から分離してよい。
【００２０】
一つの実施の形態において、この方法は、前記ピラーの第１の特定の行を含む前記ピラーの行のセットにおけるピラーの少なくとも２つの隣接する行の前記ピラーを通るスリットをエッチングし、前記スリット内に絶縁スペーサを形成し、前記スリット内の前記絶縁スペーサ上で、前記スリットを導電性材料で充填する、ことを含んでよい。スリットをエッチングすることは、前記ピラーの少なくとも２つの隣接する行の前記ピラー位置にピラーの残部を残してよく、絶縁スペーサは、残部をソース線から分離してよい。
【００２１】
本発明の他の様態及び利点は、以下の図面、詳細な説明及び特許請求の範囲から明らかとなる。
【図面の簡単な説明】
【００２２】
［図１Ａ、１Ｂ、１Ｃ及び１Ｄ］３Ｄ  ＶＣ  ＮＡＮＤメモリ装置を示す。
【００２３】
［図２、３Ａ、３Ｂ、４Ａ、４Ｂ、５Ａ、５Ｂ、５Ｃ、６Ａ、６Ｂ、７Ａ、７Ｂ、８Ａ、８Ｂ、９Ａ及び９Ｂ］本明細書で開示するメモリ装置を製造するためのプロセスフローの例を示す。
【００２４】
［図２］前記プロセスフローにおける基板上の絶縁層によって分離された犠牲層のスタックを形成した後の段階を示す。
【００２５】
［図３Ａ及び３Ｂ］前記プロセスフローにおけるスタックを通る開口アレイを形成した後の段階を示す。
【００２６】
［図４Ａ及び４Ｂ］開口のアレイ内にピラーアレイを形成した後の前記プロセスフローにおける段階を示す。
【００２７】
［図５Ａ、５Ｂ及び５Ｃ］前記プロセスフローにおける図４Ａ及び４Ｂで示したピラーの行のセット上にマスクを形成した後の段階を示す。
【００２８】
［図６Ａ及び６Ｂ］前記プロセスフローにおけるピラーの特定の行のピラー位置におけるピラーを通るスリットをエッチングした後の段階を示す。
【００２９】
［図７Ａ及び７Ｂ］前記プロセスフローにおける絶縁層間に水平な開口を形成するためにスリットを通るスタックにおける犠牲層を除去した後の段階を示す。
【００３０】
［図８Ａ及び８Ｂ］前記プロセスフローにおける導電性ストリップのスタックを形成するためにスリットを通る水平な開口内に導電性材料を形成した後の段階を示す。
【００３１】
［図９Ａ、９Ｂ、９Ｃ及び９Ｄ］前記プロセスフローにおけるソース線を形成するためにスリット内に絶縁スペーサを形成し、絶縁スペーサ上でスリットを導電性材料で充填した後の段階を示す。
【００３２】
［図１０］代替的な実施の形態における、前記プロセスフローにおけるピラーの２つの隣接する行のピラー位置でピラーを通るソース線を形成した後の段階を示す。
【００３３】
［図１１］第２の代替的な実施の形態における、前記プロセスフローにおけるピラーの３つの隣接する行のピラー位置でピラーを通るソース線を形成した後の段階を示す。
【００３４】
［図１２］本明細書で開示するメモリ装置を製造するためのプロセスを示す一例のフローチャートである。
【００３５】
［図１３］本技術に係るＩＣメモリのブロック図である。
【発明を実施するための形態】
【００３６】
本発明の実施の形態について、図面を参照して詳細に説明する。本技術を特定の開示の構造的実施の形態及び方法に限定する意図はなく、本技術は、他の特徴、要素、方法及び実施の形態によって実施し得るものである。好ましい実施の形態について、本技術を示すために説明するが、その技術的範囲を限定するものではなく、当該範囲は特許請求の範囲において画定される。当業者は、以下の説明から、均等の範囲内における様々な応用を理解し得る。様々な実施の形態における同様の要素については、同様の参照番号を共通に付す。
【００３７】
図１Ａ、１Ｂ、１Ｃ及び１Ｄは３Ｄ（三次元）ＶＣ（垂直チャンネル）ＮＡＮＤメモリ装置を示す。図１Ａは、３Ｄ  ＶＣ  ＮＡＮＤメモリ装置１００の簡略化した水平断面図である。図１Ａは、図１Ｃに示す基板２０１上の導電層８１１〜８１６のスタックにおける上側導電層８１６と同じ高さにある。図１Ｂは、図１Ａにおける領域９５０の拡大図である。図１Ｃは、３Ｄ  ＶＣ  ＮＡＮＤメモリ装置の簡略化した断面図である。図１Ｃは、図１Ａの線Ａ−Ａ’に沿った断面である。
【００３８】
ピラーアレイ（図１Ａ及び１Ｃの１５１）は、スタックを通って配置される。各ピラー（１５１）は、例示的な実施の形態においては、ピラーと導電層（例えば、図１Ｃの８１２〜８１３）との交差点におけるピラー位置のレイアウトパターンに配置する複数の直列接続されたメモリセル（例えば、図１Ｃの１１２、１１３）を備える。ピラー位置のレイアウトパターンについて、図３Ａを参照して説明する。
【００３９】
図１Ａに示すように、アレイにおけるピラーは、第１の方向（Ｘ方向）に延伸するピラーの行のセット内に配置される。第１のソース線９１２（図１Ａ及び１Ｃ）は、ピラーの行のセットにおけるピラーの第１の特定の行のピラーを通って垂直に配置可能である。
【００４０】
第２のソース線９１４（図１Ａ）は、ピラーの第２の特定の行のピラーを通って垂直に配置可能である。ピラーの行のセットは、第１のソース線９１２と第２のソース線９１４との間に配置された複数の部材を含むピラーの行のサブセット（図１Ａでは９１３）を備える。同様に、ピラーの行の別のサブセット９１５は、２つのソース線９１４と９１６との間に配置される。
【００４１】
ソース線導体（図１Ｃでは２０２）は、第１のソース線９１２、第２のソース線９１４（図１Ａ）、及び第１及び第２のソース線間に配置されたピラーの行のサブセット（図１Ａでは９１３）の下に配置され、これらに電気的に接続される。
【００４２】
図１Ａに示すように、第１のソース線９１２と第２のソース線９１４との間に配置されたピラーの行のサブセットにおけるピラーは、スタック内の導電層（例えば、８１６）を通って貫通し、導電層に包囲される。ピラーと導電層との交差点に配置するメモリセルは、全周ゲート型ＧＡＡセルであってよい。
【００４３】
図１Ｂは、図１Ａの領域９５０の拡大図である。図１Ｂに示すように、ピラーは、第２の方向（Ｙ方向）において第１の幅９４１を有し、ソース線９１２は、第２の方向において、第１の幅より狭い第２の幅９４２を有する。ピラーの残部（９１１Ｒ、９１３Ｒ）は、ソース線９１２が通って配置されるピラーの特定の行のピラー位置に配置することができる。絶縁スペーサ９１２Ｓは、ピラーの残部をソース線９１２から分離することができる。絶縁スペーサ９１２Ｓは、第３の幅９４３を有することができる。一つの実施の形態においては、第２の方向におけるピラーの第１の幅９４１は、ソース線の第２の幅９４２に絶縁スペーサの第３の幅９４３の２倍を加えた合計よりも大きくてよい。例えば、第２の方向におけるピラーの第１の幅９４１は１３０ｎｍ（ナノメートル）であってよく、第２の方向におけるソース線の第２の幅９４２は３０ｎｍであってよく、絶縁スペーサの第３の幅９４３は３０ｎｍであってよい。
【００４４】
図１Ｃに示すように、絶縁層２０５によって分離された導電層のスタックは、ストリング選択線ＳＳＬとして構成され得る上側導電層８１６と、ワード線ＷＬとして構成され得る複数の中間導電層（８１２〜８１５）と、グランド選択線ＧＳＬとして構成され得る下側導電層（８１１）とを備えることができる。ピラーアレイにおけるピラーは、電荷蓄積構造４２１と、垂直チャンネル構造４３１と、その上端で電荷蓄積構造４２１及び垂直チャンネル構造４３１に接続されるランドパッド４５１とを備えることができる。ピラーは、垂直チャンネル構造４３１に包囲されて接触する二酸化ケイ素等の絶縁充填剤４４１を備えることができる。絶縁充填剤４４１は、エアギャップ４４２を有することができる。底部絶縁層２０３は、下側導電層８１１を基板２０１から分離する。ハードマスク２２０は、導電層のスタックの上部に配置することができる。絶縁層４６０は、ランドパッド４５１上に配置することができる。
【００４５】
導電プラグ４１１は、ピラーアレイにおけるピラーと基板２０１上のソース線導体２０２との間に垂直に配置され、これらに接続され、ソース線導体２０２はソース線９１２に接続される。導電プラグは、複数の中間導電層（８１２〜８１５）の下、及び下側導電層８１１の上に上面を有することができる。一つの実施の形態においては、導電プラグは、エピタキシャル成長によって基板から形成された結晶半導体プラグであってよく、基板２０１上のシリコンＰ型ウェルがソース線導体２０２として機能することができる。
【００４６】
図１Ｃに示すように、ピラーの残部（図１Ｂの９１１Ｒ、９１３Ｒ）は、ランドパッドの残部４５２Ｒと、電荷蓄積構造４２２の残部４２２Ｒとを備えることができる。ピラーの残部は、また、ソース線９１２が通って配置されるピラーの特定の行のピラー位置において垂直チャンネル構造の残部４３２Ｒを備えることができる。導電プラグの残部４１２Ｒは、ソース線９１２が通って配置されるピラーの特定の行のピラー位置において配置することができる。ピラーの残部がトレンチに残っても残らなくても、本技術は、図３Ａの例で示されるようなレイアウトパターンあるいはそれに類似するものの使用を可能にし、リソグラフィは、最終的な装置において実際に全てのピラーに渡ってより均一となる。これにより、密度が高くなり、歩留まりが良好となる。
【００４７】
図１Ｃに示すように、導電層のスタックは、ピラーの行のサブセット（図１Ａの９１３）用のストリング選択ゲートを含むストリング選択ゲートとして構成される１つ以上の上層（例えば、８１６）と、１つ以上の上層の下でワード線として構成される複数の層（例えば、８１１〜８１５）とを備えることができる。
【００４８】
図１Ｄは、図１Ａに示す線Ｃ−Ｃ’に沿った構造の垂直断面における、スタックにおける導電層を通って延伸するスリットの側壁を示し、ソース線９１２はスリット６１２内に配置される。ソース線がピラーより狭いか、若干不整列な実施の形態においては、図１Ｄに示す側壁がスリットの片面あるいは両面上に配置され得る。
【００４９】
図１Ｄに示すように、スリット６１２（図１Ａの６Ａ及び９Ｃ）の側壁１００Ｄは、スタック内の導電層（８１１〜８１６）を通って延伸する。側壁は、ソース線（図１Ａの９１２）が通って配置されるピラーの特定の行のピラー位置におけるピラーの一連の残部を含む。ピラーの残部は、導電プラグの残部１１１Ｒ及び１１２Ｒと、電荷蓄積構造の残部１２１Ｒ及び１２２Ｒと、垂直チャンネル構造の残部１３１Ｒ及び１３２Ｒと、絶縁充填剤の残部１４１Ｒ及び１４２Ｒと、ランドパッドの残部１５１Ｒ及び１５２Ｒとを備えることができる。
【００５０】
図２、３Ａ、３Ｂ、４Ａ、４Ｂ、５Ａ、５Ｂ、５Ｃ、６Ａ、６Ｂ、７Ａ、７Ｂ、８Ａ、８Ｂ、９Ａ及び９Ｂは、本明細書で開示するメモリ装置を製造するためのプロセスフローの例を示す。
【００５１】
図２は、プロセスフローにおける基板（２０１）上の絶縁層（２０５）によって分離された犠牲層（２１１〜２１６）のスタックを形成した後の段階を示す。犠牲層のスタックは、上側犠牲層（２１６）と、複数の中間犠牲層（２１２〜２１５）と、下側犠牲層（２１１）とを備えることができる。底部絶縁層（２０３）は、犠牲層のスタックにおける下側犠牲層（２１１）を基板（２０１）から分離する。ハードマスク２２０は、犠牲層のスタックの上部に配置することができる。図４Ｂを参照してさらに詳細に説明されるように、基板２０１に配置されたシリコンＰ型ウェル構造は、ソース線導体２０２として機能しする。
【００５２】
犠牲層のスタックにおける犠牲層は、窒化ケイ素を含むことができ、導電層のスタックを形成するために、後のプロセスにおいて導電性材料と置き換えられ得る。
【００５３】
図３Ａ及び３Ｂは、プロセスフローにおけるスタックを通る開口のアレイ（例えば、３５１、３５２）を形成した後の段階を示す。アレイにおける開口は、ピラー位置のレイアウトパターンに配置する。アレイにおける開口は、第１の方向（Ｘ方向）に延伸するピラーの行のセット内に配置される。図３Ａは、プロセスにおける当該段階での構造の上面図である。
【００５４】
図３Ａに示すように、レイアウトパターンは、第１の方向に直交する第２の方向（Ｙ方向）に延伸するピラー位置（３０２〜３０６）の列におけるピラー位置間に行ピッチ３９０を有することができる。行ピッチは、第１のソース線が通って配置されるピラーの第１の特定の行の少なくとも１つのピラー位置３０３を含む列におけるピラー位置、及び、第１及び第２のソース線（図１Ａの９１２、９１４）間の列における全てのピラー位置（３０４、３０５）において一定である。レイアウトパターンは、第２の方向に、ピラー位置の隣接する列における隣接するピラー位置間において行オフセット３９１を有することができる。
【００５５】
図３Ａに示すように、レイアウトパターンは、第１の方向に、ピラー位置の行における隣接するピラー位置間に列ピッチ（３８０）を有することができる。レイアウトパターンは、第１の方向に、ピラー位置の隣接する行における隣接するピラー位置間に列オフセット３８１を有することができる。
【００５６】
図３Ｂは、図３Ａに示す構造の垂直断面図であり、開口３５１及び３５２を通る線Ａ−Ａ’に沿って得られたものである。線Ａ−Ａ’は、第１の方向に直交する第２の方向（Ｙ方向）に方向付けされている。図３Ｂの例に示すように、開口（例えば、３５１、３５２）は、犠牲層２１１〜２１６のスタックを通って形成される。
【００５７】
図４Ａ及び４Ｂは、プロセスフローにおける開口（例えば、図３Ａ及び３Ｂの３５１、３５２）のアレイにおけるピラーアレイを形成した後の段階を示す。ピラーアレイは、スタックを通って配置される。各ピラーは、複数の直列接続されたメモリセルを備えることができる。メモリセルは、ピラーと導電層との交差点におけるピラー位置のレイアウトパターンに配置する。レイアウトパターンについて、図３Ａを参照して更に説明する。アレイにおけるピラーは、第１の方向（Ｘ方向）におけるピラーの行のセット内に配置される。図４Ａは、プロセスにおける当該段階での構造の上面図である。
【００５８】
図４Ａに示すように、電荷蓄積構造４２１とランドパッド４５１とを備える第１のピラーと、電荷蓄積構造４２２とランドパッド４５２とを備える第２のピラーとは、図３Ａに示すように、開口３５１及び３５２内のピラーの列のピラー位置における線Ａ−Ａ’に沿って配置される。線Ａ−Ａ’は、第１の方向に直交する方向（Ｙ方向）に方向付けされる。
【００５９】
図４Ｂは、図４Ａに示す線Ａ−Ａ’で得られる構造の垂直断面図を示す。プロセスは、開口（３５１及び３５２）内に導電プラグ（４１１及び４１２）を形成することを含んでよい。導電プラグは、ピラーアレイにおけるピラーと、基板２０１上のソース線導体２０２との間で垂直に配置することができる。導電プラグは、複数の中間犠牲層（２１２〜２１５）の下、及び底部犠牲層（２１１）の上に上面を有することができる。一つの実施の形態においては、導電プラグは、エピタキシャル成長によって基板から形成された結晶半導体プラグであってよく、基板２０１上のシリコンＰ型ウェルは、ソース線導体２０２として機能し得る。導電プラグ（例えば、４１１）は、ソース線導体２０２を開口（例えば、３５１）内の垂直チャンネル構造（例えば、４３１）に接続することができる。
【００６０】
このプロセスは、開口（３５１、３５２）の側壁上に電荷蓄積構造（４２１、４２２）を形成することを含んでよい。電荷蓄積構造は、ＯＮＯ（酸化物−窒化物−酸化物）、ＯＮＯＮＯ（酸化物−窒化物−酸化物−窒化物−酸化物）、ＯＮＯＮＯＮＯ（酸化物−窒化物−酸化物−窒化物−酸化物−窒化物−酸化物）、ＳＯＮＯＳ（シリコン−酸化物−窒化物−酸化物−シリコン）ＢＥ−ＳＯＮＯＳ（バンドギャップエンジニアードシリコン−酸化物−窒化物−酸化物−シリコン）ＴＡＮＯＳ（タンタル窒化物、酸化アルミニウム、窒化シリコン、酸化シリコン、シリコン）、及びＭＡ  ＢＥ−ＳＯＮＯＳ（金属−高−ｋバンドギャップ−エンジニア−ドシリコン−酸化物−窒化物−酸化物−シリコン）といったフラッシュメモリ技術において知られる多層誘電体電荷トラップ構造、あるいは他の電荷トラップ層もしくはこれらの層の組み合わせを含んでよい。
【００６１】
このプロセスは、電荷蓄積構造上、及び、導電プラグ（４１１、４１２）上に垂直チャンネル構造（４３１、４３２）を形成することを含んでよい。垂直チャンネル構造は、１つ以上のポリシリコン膜を含んでよい。プロセスは、開口を、二酸化ケイ素等の絶縁充填剤４４１で充填する充填ステップを含んでよい。プロセスでは、絶縁充填剤にエアギャップ４４２を残してよい。
【００６２】
充填ステップの後、エッチバックステップを、垂直チャンネル構造（４３１、４３２）の上面に凹部を形成し、当該上面を露出させるために適用してよい。ランドパッド（４５１、４５２）は、開口（例えば、３５１、３５２）内の垂直チャンネル構造の上に、当該構造に接するよう形成することができる。ランドパッドは、凹部を密封することができる。化学的機械的研磨等の平坦化ステップを、ランドパッドに適用することができ、絶縁層４６０がランドパッド上に形成される。
【００６３】
図５Ａ、５Ｂ及び５Ｃは、図４Ａ及び４Ｂで示したピラーの行のセット上にマスクを形成した後のプロセスフローにおける段階を示す。図５Ａは、光に対して不透明なマスク領域（５１１、５１３、５１５、５１７）と、光が差し込むオープン領域（５１２、５１４、５１６）とを備えるマスク５００を示す。マスクは、アモルファスカーボンを含むＡＰＦ（Ａｄｖａｎｃｅｄ  Ｐａｔｔｅｒｎｉｎｇ  Ｆｉｌｍ）、または三層アプローチＡＰＦ／ＳＨＢ（Ｓｉｌｉｃｏｎ  Ｃｏｎｔａｉｎｉｎｇ  Ｈａｒｄｍａｓｋ  Ｂｏｔｔｏｍ）／ＡＰＦ等のフォトレジスト材料を含んでよい。
【００６４】
マスク領域は、ピラーの行のセットにおけるピラーの行の各サブセット上の絶縁層４６０（図５Ｂ）上に配置される。絶縁層４６０の下のマスク領域の下に配置されたセットにおけるピラーの行に対するマスク領域及びオープン領域のレイアウトを示すため、図５Ａにピラーの行を示す。ピラーの行のサブセットは、２つ以上のピラーの行を含んでよく、２つの隣接するオープン領域間に配置される。オープン領域は、第１の方向（Ｘ方向）に延伸し、ピラーの行の２つの隣接するサブセット間に、ピラーの行のセットにおけるピラーの特定の行の上に配置される。オープン領域が上に配置されたピラーの特定の行は、マスク領域が配置されたピラーの行のサブセット内のものではない。
【００６５】
図５Ｂは、図５Ａに示す線Ａ−Ａ’に沿って得られたピラーの特定の行の上で整列されたマスクにおけるオープン領域を含む図５Ａに示す構造の垂直断面を示す。マスク領域５１１と５１３との間のマスクにおけるオープン領域５１２は、ピラーの行のセットにおけるピラーの特定の行の上に整列される。ピラーの特定の行は、電荷蓄積構造４２２、垂直チャンネル構造４３２及びランドパッド４５２を備える第１のピラーを備える。マスクにおけるマスク領域５１１は、電荷蓄積構造４２1、垂直チャンネル構造４３１及びランドパッド４５１を備える第２のピラー上に配置される。
【００６６】
図５Ｃは、図５Ａに示す線Ｂ−Ｂ’に沿って得られたピラーの列における２つの隣接するピラーの間でかつこれらの上でない位置にオープン領域を含む図５Ａに示す構造の垂直断面を示す。マスクにおけるマスク領域５１３と５１５との間のオープン領域５１４は、線Ｂ−Ｂ’に沿って、ピラーの列における２つの隣接するピラー間でかつこれらの上ではない位置に配置される。マスク領域５１３及び５１５は、それぞれ、第１及び第２のピラー上に配置することができる。列における２つの隣接するピラーは、第１のピラー及び第２のピラーを備えてよい。第１のピラーは、電荷蓄積構造４２４、垂直チャンネル構造４３４、ランドパッド４５４及び導電プラグ４１４を備えてよい。第２のピラーは、電荷蓄積構造４２５、垂直チャンネル構造４３５、ランドパッド４５５及び導電プラグ４１５を備えてよい。
【００６７】
図６Ａ及び６Ｂは、プロセスフローにおける図５Ａ、５Ｂ及び５Ｃを参照して説明したマスク５００を用いてピラーの特定の行のピラーを通るスリットをエッチングした後の段階を示す。図６Ａは、ピラーの特定の行におけるピラーを通るスリット６１２をエッチングした後の図５Ａに示す線Ａ−Ａ’に沿った構造の垂直断面を示す。このエッチングステップは、図５Ｂを参照して説明したマスクを用いることができる。スリット６１２は、図５Ｂに示すオープン領域５１２を通ってソース線導体２０２に向かってエッチングすることができる。
【００６８】
図６Ａの例に示すように、エッチングステップは、マスク５００の下に配置される絶縁層４６０、絶縁層４６０の下に配置されるランドパッド４５２（図５Ｂ）、電荷蓄積構造４２２（図５Ｂ）、垂直チャンネル構造４３２（図５Ｂ）、絶縁充填剤４４１及び導電プラグ４１２（図５Ｂ）を含む、ピラーの特定の行のピラーにおける要素を通るエッチングを含んでよい。
【００６９】
一つの実施の形態においては、エッチングステップは、ピラーの特定の行のピラー残部を残すようにしてよい。ピラー残部は、ランドパッド４５２の残部４５２Ｒ、電荷蓄積構造４２２の残部４２２Ｒ、垂直チャンネル構造４３２の残部４３２Ｒ、絶縁充填剤４４１の残部４４１Ｒ及び導電プラグ４１２の残部４１２Ｒを含んでよい。代替的な実施の形態においては、このエッチングステップは、ピラーの特定の行のピラーの全てを除去し、次に、プロセスの後の段階において、ピラーの特定の行の「ピラー位置」にソース線（例えば、図９Ｃの９１２）が形成可能であり、ピラー残部は全く残らない。
【００７０】
図６Ｂは、スリット６１４がマスク５００の下に配置された絶縁層４６０、及び犠牲層（２１１〜２１６）のスタックを通るエッチングされた後の、図５Ａに示す線Ｂ−Ｂ’に沿って得られる構造の垂直断面を示す。このエッチングステップは、図５Ｃを参照して説明したマスクを用いることができる。スリット６１４は、図５Ｃに示すオープン領域５１４を通ってソース線導体２０２までエッチングすることができる。
【００７１】
図６Ｂの例に示すように、スリット６１４は、線Ｂ−Ｂ’に沿って、ピラーの列における２つの隣接するピラー間に配置される。列における２つの隣接するピラーは、電荷蓄積構造４２４、垂直チャンネル構造４３４及びランドパッド４５４を備える第１のピラーと、電荷蓄積構造４２５、垂直チャンネル構造４３５及びランドパッド４５５を備える第２のピラーとを備えてよい。
【００７２】
図７Ａ及び７Ｂは、プロセスフローにおける絶縁層（２０５、２０３）間に水平な開口７１１〜７１６を形成するためにスリット（図７Ａの６１２及び図７Ｂの６１４）を介してスタックにおける犠牲層（図６Ａ及び６Ｂの２１１〜２１６）を除去した後の段階を示す。水平な開口は、上側開口層７１６と、複数の中間開口層７１２〜７１５と、底部開口層７１１とを備え、これらは、それぞれ、上側犠牲層（図６Ａ及び６Ｂの２１６）、複数の中間犠牲層（図６Ａ及び６Ｂの２１２〜２１５）、下側犠牲層（図６Ａ及び６Ｂの２１１）に対応する。
【００７３】
図７Ａは、犠牲層（図６Ａの２１１〜２１６）が除去された後の、図５Ａに示す線Ａ−Ａ’に沿って得られる構造の垂直断面を示す。図７Ｂは、犠牲層（図６Ｂの２１１〜２１６）が除去された後の、図５Ａに示す線Ｂ−Ｂ’に沿って得られる構造の垂直断面を示す。
【００７４】
プロセスにおけるこの段階では、水平な開口７１１〜７１６を有し、電荷蓄積構造４２1に接着した絶縁層（２０５）を残す。複数の犠牲層は、エッチング液としてリン酸（Ｈ３ＰＯ４）を用いたエッチングプロセスによって除去することができる。リン酸（Ｈ３ＰＯ４）は、犠牲層に用いられる窒化ケイ素材料、及び絶縁層に用いられる酸化物材料に対して高度に選択的である。
【００７５】
例えば、上部開口層７１６の水平な開口は、ストリング選択線（ＳＳＬＳ）を形成するために用いることができ、複数の中間開口層の水平な開口は、ワード線（ＷＬＳ）を形成するために用いることができ、底部開口層７１１の水平な開口は、グランド選択線（ＧＳＬＳ）を形成するため用いることができる。
【００７６】
図８Ａ及び８Ｂは、プロセスフローにおける導電層（８１１〜８１６）のスタックを形成するためにスリット（図７Ａの６１２、図７Ｂの６１４）を介して水平な開口内に導電性材料を形成した後の段階を示す。図８Ａは、導電性材料が水平な開口内に形成された後の、図５Ａに示す線Ａ−Ａ’に沿って得られる構造の垂直断面を示す。図８Ｂは、導電性材料が水平な開口内に形成された後の、図５Ａに示す線Ｂ−Ｂ’に沿って得られる構造の垂直断面を示す。
【００７７】
導電性材料は、Ｎ＋あるいはＰ＋型のポリシリコン材料、あるいは電荷蓄積構造との適合性を踏まえて選択された導電性材料であってよい。他の実施の形態においては、金属、金属窒化物、他の金属化合物あるいは白金、タンタル窒化物、金属ケイ化物、アルミニウムあるいは他の金属または金属化合物ゲート材料（例えば、Ｔｉ、ＴｉＮ、Ｔａ、Ｒｕ、Ｉｒ、ＲｕＯ２、ＩｒＯ２、Ｗ、ＷＮ）等の金属及び金属化合物の組み合わせならびにその他を含んでよい。ある用途においては、４ｅＶより高く、好ましくは４．５ｅＶより高い仕事関数を有する材料を用いることが望ましい。
【００７８】
堆積プロセスは、水平な開口の外側に余剰の導電性材料を残し得る。この段階は、スリットを介して水平な開口の外側の余剰の導電性材料を除去し、導電性ストリップのスタックにおける隣接する導電性ストリップにおける導電性材料を垂直に分離することを含んでよい。
【００７９】
プロセスフローは、更に、電荷蓄積構造（例えば、４２１）とスタックにおける導電層（８１１〜８１６）との間でブロック層として機能する高ｋ材料、例えば、ＡｌＯｘ、ＨｆＯｘ、ＺｒＯｘ等の層を形成することを含んでよい。例えば、高ｋ材料の層は、導電性材料が水平な開口内に形成される前に、水平な開口（７１１〜７１６）内に形成することができる。
【００８０】
図９Ａ、９Ｂ、９Ｃ及び９Ｄは、プロセスフローにおけるソース線を形成するためにスリット内に絶縁スペーサを形成し、絶縁スペーサ上でスリットを導電性材料で充填した後の段階を示す。図９Ａは、図９Ｃ及び９Ｄに示す導電層のスタックにおける上側導電層８１６で得られる構造の水平断面を示す。第１のソース線９１２は、ピラーの行のセットにおけるピラーの特定の行のピラーを通って垂直に配置される。第２のソース線９１４及び第３ソース線９１６は、それぞれ、ピラーの行のセットにおけるピラーの第２の特定の行及びピラーの第３の特定の行のピラーを通って垂直に配置される。ピラーの行のセットは、第１の方向（Ｘ方向）に直交する第２の方向（Ｙ方向）において、第１のソース線と第２のソース線との間に配置される複数の部材を含むピラーの行のサブセット（９１１、９１３及び９１５）を備える。例えば、ピラー９１３の行のサブセットは、第２の方向（Ｙ方向）において第１のソース線９１２と第２のソース線９１４との間に配置される。同様に、ピラー９１５の行の別のサブセットは、第２の方向（Ｙ方向）において２つのソース線９１４と９１６との間に配置される。第１のソース線９１２と第２のソース線９１４との間に配置されたピラーの行のサブセットにおけるピラーは、スタック内の導電層（例えば、８１６）を貫通し、導電層に包囲される。スリット内に形成された絶縁スペーサについて、図９Ｂ、９Ｃ及び９Ｄを参照して更に説明する。
【００８１】
図９Ｂは、図９Ａの領域９５０の拡大図であり、ソース線の幅を示す。図９Ｂに示すように、ピラーは第２の方向において第１の幅９４１を有し、ソース線９１２は第２の方向において第１の幅よりも狭い第２の幅９４２を有する。ピラーの特定の行のピラーを通ってスリットをエッチングすることで、ピラーの残部（９１１Ｒ、９１３Ｒ）は、ソース線９１２が通って配置されるピラーの特定の行内に残り得る。絶縁スペーサ９１２Ｓは、残部（９１１Ｒ、９１３Ｒ）をソース線９１２から分離することができる。絶縁スペーサ９１２Ｓは、第３の幅９４３を有することができる。一つの実施の形態においては、ピラーの第１の幅９４１は、ソース線の第２の幅９４２に絶縁スペーサの第３の幅９４３の２倍を加えた合計より大きくなり得る。例えば、ピラーの第１の幅９４１は１３０ｎｍ（ナノメートル）であってよく、ソース線の第２の幅９４２は３０ｎｍであってよく、絶縁スペーサの第３の幅９４３は３０ｎｍであってよい。
【００８２】
図９Ｃは、スリット６１２内にソース線９１２が形成するために、絶縁スペーサ９１２Ｓがスリット６１２内に形成され、絶縁スペーサ９１２Ｓ上でスリット６１２が導電性材料によって充填された後の、図９Ａに示す線Ａ−Ａ’に沿って得られる構造の垂直断面を示す。ソース線導体（図９Ｃの２０２）は、第１のソース線９１２、第２のソース線９１４（図９Ａ）、及び第１及び第２のソース線の間に配置されたピラーの行のサブセット（図９Ａの９１３）の下に配置され、これらに電気的に接続される。図９Ｄは、スリット６１４内にソース線９１４が形成するために、絶縁スペーサ９１４Ｓがスリット６１４内に形成され、絶縁スペーサ９１４Ｓ上でスリット６１４が導電性材料によって充填された後の、図９Ａに示す線Ｂ−Ｂ’に沿って得られる構造の垂直断面を示す。
【００８３】
図１０は、代替的な実施の形態における、プロセスフローにおけるピラーの２つの隣接する行のピラー位置でピラー通るソース線を形成した後の段階を示す。図１０は、図９Ｃ及び９Ｄに示す導電層のスタックにおける上側導電層８１６で得られる、構造の水平断面を示す。本実施の形態においては、スリットはピラーの２つの隣接する行のピラー位置でのピラーを通ってエッチングすることができ、絶縁スペーサ（１０１２Ｓ、１０１４Ｓ、１０１６Ｓ）はスリット内に形成することができ、スリットはソース線（１０１２、１０１４、１０１６）を形成するために絶縁スペーサ上で導電性材料によって充填することができる。
【００８４】
第１のソース線１０１２は、ピラーの行のセットにおけるピラーの特定の行のピラーを通って垂直に配置される。第２のソース線１０１４及び第３のソース線１０１６は、それぞれ、ピラーの行のセットにおけるピラーの第２の特定の行及びピラーの第３の特定の行のピラーを通って垂直に配置される。ピラーの行のセットは、ピラーの行のサブセット（１０１１、１０１３、１０１５）を備える。ピラーの行のサブセットのそれぞれは、第２の方向（Ｙ方向）において第１のソース線と第２のソース線との間に配置される。例えば、ピラーの行のサブセット１０１３は、第２の方向（Ｙ方向）において２つのソース線１０１２と１０１４との間に配置される。同様に、ピラーの行の別のサブセット１０１５は、第２の方向（Ｙ方向）において２つのソース線１０１４と１０１６との間に配置される。
【００８５】
ピラーの２つの隣接する行におけるピラーを通ってスリットをエッチングすることで、ピラーの残部（１０１１Ｒ、１０１３Ｒ）は、ソース線１０１２が通って配置されるピラーの２つの隣接する行のピラー位置に残り得る。絶縁スペーサ（１０１２Ｓ）は、残部（１０１１Ｒ、１０１３Ｒ）及び導電層（８１６）をソース線（１０１２）から分離することができる。
【００８６】
図１１は、第２の代替的な実施の形態における、プロセスフローにおけるピラーの３つの隣接する行におけるピラーを通ってソース線を形成した後の段階を示す。図１１は、図９Ｃ及び９Ｄに示す導電層のスタックにおける上側導電層８１６で得られる構造の水平断面を示す。本実施の形態においては、ソース線（１１１２、１１１４、１１１６）を形成するために、スリットはピラーの３つの隣接する行のピラーを通ってエッチングすることができ、絶縁スペーサ（１１１２Ｓ、１１１４Ｓ、１１１６Ｓ）はスリット内に形成することができ、スリットは絶縁スペーサ上で導電性材料によって充填することができる。
【００８７】
第１のソース線１１１２は、ピラーの行のセットにおけるピラーの特定の行のピラーを通って垂直に配置される。第２のソース線１１１４及び第３のソース線１１１６は、それぞれ、ピラーの行のセットにおけるピラーの第２の特定の行及びピラーの第３の特定の行のピラーを通って垂直に配置される。ピラーの行のセットは、ピラーの行のサブセット（１１１１、１１１３、１１１５）を備える。ピラーの行のサブセットのそれぞれは、第２の方向（Ｙ方向）において第１のソース線と第２のソース線との間に配置される。例えば、ピラーの行のサブセット１１１３は、第２の方向（Ｙ方向）において２つのソース線１１１２と１１１４との間に配置される。同様に、ピラーの行の別のサブセット１１１５は、第２の方向（Ｙ方向）において２つのソース線１１１４と１１１６との間に配置される。
【００８８】
ピラーの２つの隣接する行のピラーを通ってスリットをエッチングすることで、ピラーの２つの隣接する行におけるピラー残部（１１１１Ｒ、１１１３Ｒ）が残り、絶縁スペーサ（１１１２Ｓ）は、残部（１１１１Ｒ、１１１３Ｒ）及び導電層（例えば、８１６）をソース線（１１１２）から分離することができる。
【００８９】
図１２は、本明細書で開示するメモリ装置を製造するためのプロセスを説明する例示的なフローチャートである。ステップ１２１０において、導電層のスタックは基板上に形成されてよく、各層は基板に対して平行に整列される。このステップは、図２を参照して説明したように、基板上の絶縁層によって分離される犠牲層のスタックを形成し、図７Ａ、７Ｂ、８Ａ及び８Ｂを参照して説明したように、導電層のスタックを形成するために犠牲層を導電性材料にその後に置換することを含んでよい。
【００９０】
ステップ１２２０において、ピラーアレイを、基板上に形成することができ、アレイにおけるピラーは、スタックを通って配置される。各ピラーは、ピラーと導電層との交差点のピラー位置のレイアウトパターンに配置される複数の直列接続されたメモリセルを備えることができる。アレイにおけるピラーは、第１の方向に延伸するピラーの行のセットに配置される。ピラーアレイの形成について、図４Ａ及び４Ｂを参照して更に説明する。
【００９１】
レイアウトパターンは、第１の方向に直交する第２の方向（Ｙ方向）に延伸するピラー位置の列におけるピラー位置間に行ピッチ（図３Ａの３９０）を有することができる。行ピッチは、ソース線が通って配置される特定の行の少なくとも１つのピラー位置を含む列におけるピラー位置、及び第１及び第２のソース線間の列における全てのピラー位置で一定であってよい。レイアウトパターンは、第２の方向において、ピラー位置の隣接する列における隣接するピラー位置間に行オフセット（図３Ａの３９１）を有することができる。
【００９２】
レイアウトパターンは、第１の方向（Ｘ方向）に、ピラー位置の行における隣接するピラー位置間に列ピッチ（図３Ａの３８０）を有することができる。レイアウトパターンは、第１の方向に、ピラー位置の隣接する行における隣接するピラー位置間に列オフセット（図３Ａの３８１）を有することができる。レイアウトパターンについて、図３Ａを参照して更に説明する。
【００９３】
ステップ１２３０において、ソース線を、ピラーの行のセットにおけるピラーの特定の行のピラーを通って垂直に形成することができる。ピラーは、第２の方向に第１の幅を有することができ、ソース線は第２の方向に第１の幅より狭い第２の幅を有することができる。ソース線を形成することは、ピラーの特定の行のピラーを通ってスリットをエッチングし、スリット内に絶縁スペーサを形成し、スリット内の絶縁スペーサ上でスリットを導電性材料で充填することを含んでよい。スリットのエッチングは、ピラーの特定の行のピラー位置のピラー残部と、残部をソース線から分離する絶縁スペーサとを残し得る。
【００９４】
第２のソース線は、ピラーの行のセットにおけるピラーの第２の特定の行のピラーを通って垂直に形成することができる。ピラーの行のセットは、第２の方向において第１のソース線と第２のソース線との間に配置されるピラーの行のサブセットを備えてよい。ソース線の形成について、図５Ａ、５Ｂ、５Ｃ、６Ａ、６Ｂ、９Ａ、９Ｂ、９Ｃ及び９Ｄを参照して更に説明する。
【００９５】
このプロセスは、ピラーアレイの垂直チャンネル構造と基板との間に垂直に配置される導電プラグを形成することを更に含んでよい。スリットのエッチングは、ピラーの特定の行のピラーにおける垂直チャンネル構造と、ソース線導体との間に垂直に配置される導電プラグを通してエッチングし、導電プラグの残部を、ソース線が通って配置されるピラーの特定の行のピラー位置に残すことを含んでよい。絶縁スペーサは、図９Ｃを参照して説明したように、導電プラグの残部をソース線から分離することができる。
【００９６】
図１３は、本技術に係る集積回路メモリ装置のブロック図である。図１３に示す例において、集積回路メモリ装置１３００は、３Ｄ（三次元）ＶＣ（垂直チャンネル）メモリアレイ１３６０を備える。メモリアレイ１３６０は、基板上の導電層のスタックと、スタックを通る複数のピラーとを備える。各ピラーは、例示的な実施の形態において、ピラーと導電層との交差点のピラー位置のレイアウトパターンに配置する複数の直列接続されたメモリセルを備える。アレイにおけるピラーは、第１の方向に延伸するピラーの行のセットに配置される。
【００９７】
レイアウトパターンは、第１の方向に直交する第２の方向（Ｙ方向）に延伸するピラー位置の列におけるピラー位置間に行ピッチ（図３Ａの３９０）を有することができる。行ピッチは、ソース線が通って配置される特定の行における少なくとも１つのピラー位置を含む列のピラー位置、及び第１及び第２のソース線間の列における全てのピラー位置において一定であってよい。レイアウトパターンは、第２の方向に、ピラー位置の隣接する列における隣接するピラー位置間に行オフセット（図３Ａの３９１）を有することができる。
【００９８】
レイアウトパターンは、第１の方向（Ｘ方向）に、ピラー位置の行における隣接するピラー位置間に列ピッチ（図３Ａの３８０）を有することができる。レイアウトパターンは、第１の方向に、ピラー位置の隣接する行における隣接するピラー位置間に列オフセット（図３Ａの３８１）を有することができる。
【００９９】
第１のソース線は、ピラーの行のセットにおけるピラーの特定の行のピラーを通って垂直に配置される。第２のソース線は、ピラーの行のセットにおけるピラーの第２の特定の行のピラーを通って垂直に配置され、ピラーの行のセットは、第２の方向に、第１のソース線と第２のソース線との間に配置されるピラーの行のサブセットを備える。一つの実施の形態においては、ピラーは第２の方向に第１の幅を有し、ソース線は第２の方向に第１の幅より狭い第２の幅を有する。
【０１００】
ピラー残部は、ソース線が通って配置されるピラーの特定の行のピラー位置に配置することができる。絶縁スペーサは、残部をソース線から分離することができる。
【０１０１】
行デコーダ１３５０は、ストリング選択線ＳＳＬ、ワード線ＷＬ及びグランド選択線ＧＳＬを備える複数の線１３５５に結合され、メモリアレイ１３６０における行に沿って配置される。列デコーダ１３６３は、メモリアレイ１３６０における列に沿って配置された複数のビット線１３６４に結合され、メモリアレイ１３６０内のメモリセルからデータを読み出しまたプログラミングする。アドレスがバス１３６５上で列デコーダ１３６３及び行デコーダ１３６１に与えられる。ブロック１３６６におけるセンスアンプリファイア及びデータイン構造は、この例ではデータバス１３６７を介して列デコーダ１３６３に結合される。データは、集積回路１３００上の入出力ポートから、あるいは集積回路１３００の内部あるいは外部の他のデータソースからデータインライン１３７１を介してブロック１３６６におけるデータイン構成に供給される。例示した実施の形態においては、他の回路１３７４は、汎用プロセッサ、特殊用途回路、またはプログラマブル抵抗セルアレイによってサポートされたシステムオンチップ機能を提供するモジュールの組み合わせ等の集積回路に含まれる。データは、ブロック１３６６内のセンスアンプリファイアからデータアウト線１３７２を介して集積回路１３００上の入出力ポート、あるいは、集積回路１３００の内部または外部の他のデータ送付先に供給される。
【０１０２】
バイアス配置状態機械を用いて具現される本例のコントローラ１３６９は、ブロック１３６８内の１つの電圧源あるいは複数の電圧源によって生成または供給されたバイアス配置供給電圧を制御、例えば、読む、検証する、プログラムする、及び消去する。コントローラ１３６９は、メモリアレイ１３６０内のメモリセル上のプログラム動作を実行するように構成されてよい。
【０１０３】
コントローラは、当該技術分野において知られている専用論理回路を用いて具現することができる。代替的な実施の形態においては、コントローラは、汎用プロセッサを備え、このプロセッサは、同様の集積回路上で具現され、コンピュータプログラムを実行して装置の動作を制御する。更に別の実施の形態においては、専用論理回路及び汎用プロセッサの組み合わせを用いることで、コントローラを具現できる。
【０１０４】
本発明について、好適な実施の形態及び例示的な詳細を参照して説明したが、これらの例は説明の目的のためのものであり、限定を目的とするものではない。当業者にとっては応用や組み合わせを想到することができ、そのような応用や組み合わせも本発明の技術的範囲並びに以下の特許請求の範囲に含まれるものである。
【符号の説明】
【０１０５】
１００  ３Ｄ  ＶＣ  ＮＡＮＤメモリ装置
１００Ｄ  側壁
１１１Ｒ、１１２Ｒ、１２１Ｒ、１２２Ｒ、１３１Ｒ、１３２Ｒ、１４１Ｒ、１４２Ｒ、１５１Ｒ、１５２Ｒ、４１２Ｒ、４２２Ｒ、４３２Ｒ、４４１Ｒ、４５２Ｒ、９１１Ｒ、９１３Ｒ、１０１１Ｒ、１０１３Ｒ、１１１１Ｒ、１１１３Ｒ  残部
１１２、１１３  メモリセル
１５１  ピラー
２０１  基板
２０２  ソース線導体
２０３、２０５、４６０  絶縁層
２１１〜２１６  犠牲層
２２０  ハードマスク
３０２〜３０６  ピラー位置
３５１、３５２  開口
３８０  列ピッチ
３８１  列オフセット
３９０  行ピッチ
３９１  行オフセット
４１１、４１２、４１４、４１５  導電プラグ
４２１、４２２、４２４、４２５  電荷蓄積構造
４３１、４３２、４３４、４３５  垂直チャンネル構造
４４１  絶縁充填剤
４４２  エアギャップ
４５１、４５２、４５４、４５５  ランドパッド
５００  マスク
５１１、５１３、５１５、５１７  マスク領域
５１２、５１４、５１６  オープン領域
６１２、６１４  スリット
７１１〜７１６  水平な開口
８１１〜８１６  導電層
９１１、９１３、９１５  サブセット
９１２、９１４、９１６、１０１２、１０１４、１０１６、１１１２、１１１４、１１１６  源極線ソース線
９１２Ｓ、９１４Ｓ、１０１２Ｓ、１０１４Ｓ、１０１６Ｓ、１１１２Ｓ、１１１４Ｓ、１１１６Ｓ  絶縁スペーサ
９４１  第１の幅
９４２  第２の幅
９４３  第３の幅
９５０  領域
１０１１、１０１３、１０１５、１１１１、１１１３、１１１５  ピラーの行のサブセット
１２１０、１２２０、１２３０  ステップ
１３００  集積回路メモリ装置
１３５０  行デコーダ
１３５５、A-A’、B-B’、C-C’ 線
１３６０  メモリアレイ
１３６３  列デコーダ
１３６４  ビット線
１３６５  バス
１３６６、１３６８  ブロック
１３６７  データバス
１３６９  コントローラ
１３７１  データインライン
１３７２  データアウト線
１３７４  他の回路
Ｘ、Ｙ、Ｚ  方向
【図１Ａ】
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【図１Ｂ】
2020178111.tif 000004
【図１Ｃ】
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【図１Ｄ】
2020178111.tif 000006
【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【外国語明細書】
2020178111000001.pdf