(57)【要約】      （修正有）【課題】放電性能を維持しつつ、消費電力を低減するＥＳＤ保護回路を提供する。【解決手段】半導体集積回路１において、ＥＳＤ保護回路１００は、第１電源配線ＬＶＤＤと第２電源配線ＬＶＳＳとの間に接続され、ＲＣトリガー回路ＲＣＴ１、シャントｎＭＯＳトランジスタＭｎ、ダイオードＤ、コンデンサＣ２及び抵抗体Ｒ２を有する。ダイオードＤは、アノードが第１電源配線ＬＶＤＤに接続され、カソードが第２電源配線ＬＶＳＳに接続される。シャントｎＭＯＳトランジスタＭｎのソース及びドレインは、第１電源配線ＬＶＤＤと第２電源配線ＬＶＳＳとの間で、ダイオードＤと直列に接続される。すなわち、シャントｎＭＯＳトランジスタのソースがダイオードＤのアノードに接続され、シャントｎＭＯＳトランジスタのドレインが第１電源配線ＬＶＤＤに接続される。ダイオードＤのカソードは第２電源配線に接続される。【選択図】図１
2020053689.tif 000002
【特許請求の範囲】
【請求項１】
第１電源から第１電位を半導体集積回路の内部回路の一端に供給する第１電源配線と、
第２電源から前記第１電位より低い第２電位を前記内部回路の他端に供給する第２電源配
線との間に接続されたＥＳＤ保護回路であって、
一端が前記第１電源配線に接続された第１コンデンサと、
一端が接続点を介して前記第１コンデンサの他端に接続され、他端が前記第２電源配線
に接続された第１抵抗体と、
カソードが前記第２電源配線に接続されたダイオードと、
ソースが前記ダイオードのアノードに接続され、ドレインが前記第１電源配線に接続さ
れ、前記ソースと前記ドレインが形成されるウェル領域が前記接続点に接続されたｎチャ
ネルＭＯＳトランジスタと、
一端が前記第１電源配線に接続された第２抵抗体と、
一端が前記第２抵抗体の他端に接続され、他端が前記第２電源配線に接続された第２コ
ンデンサと、
入力端子が前記第２抵抗体の前記他端に接続され、出力端子が前記ｎチャネルＭＯＳト
ランジスタのゲートに接続された第１インバータ回路と、を備えた、ＥＳＤ保護回路。
【請求項２】
第１電源から第１電位を半導体集積回路の内部回路の一端に供給する第１電源配線と、
第２電源から前記第１電位より低い第２電位を前記内部回路の他端に供給する第２電源配
線との間に接続されたＥＳＤ保護回路であって、
一端が前記第１電源配線に接続された第１抵抗体と、
一端が接続点を介して前記第１抵抗体の他端に接続され、他端が前記第２電源配線に接
続された第１コンデンサと、
アノードが前記第１電源配線に接続されダイオードと、
ソースが前記ダイオードのカソードに接続され、ドレインが前記第２電源配線に接続さ
れ、前記ソースと前記ドレインが形成されるウェル領域が、前記接続点に接続されたｐチ
ャネルＭＯＳトランジスタと、
一端が前記第１電源配線に接続された第２コンデンサと、
一端が前記第２コンデンサの他端に接続され、他端が前記第２電源配線に接続された第
２抵抗体と、
入力端子が前記第２コンデンサの前記他端に接続され、出力端子が前記ｐチャネルＭＯ
Ｓトランジスタのゲートに接続された第１インバータ回路と、を備えた、ＥＳＤ保護回路
。
【請求項３】
前記ダイオードは、ｐｎ接合ダイオードである請求項１または請求項２に記載のＥＳＤ
保護回路。
【請求項４】
前記ダイオードは、ＭＯＳトランジスタの寄生ダイオードである請求項１または請求項
２に記載のＥＳＤ保護回路。
【請求項５】
前記ダイオードは、ダイオード接続されたバイポーラトランジスタである請求項１また
は請求項２に記載のＥＳＤ保護回路。
【請求項６】
前記ウェル領域と前記接続点の間に、さらに偶数個の第２インバータ回路が接続されて
いる請求項１から請求項５のいずれか１つに記載のＥＳＤ保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体集積回路においてＥＳＤ（Electrostatic Discharge）に
起因するサージから内部回路を保護するＥＳＤ保護回路に関する。
【背景技術】
【０００２】
電源端子等からのＥＳＤにより発生したサージから、半導体装置内の内部回路を保護す
るためにＥＳＤ保護回路が用いられる。ＥＳＤ保護回路では、サージによる電源配線の電
圧上昇を検知して、電源配線と接地配線との間に接続されたシャントＭＯＳ（Metal Oxid
e Semiconductor）トランジスタを導通状態にして、サージによる電荷を接地配線へ放出
する。サージによる電圧上昇を検知してシャントＭＯＳトランジスタを導通状態にする手
段として、抵抗（Ｒ）とコンデンサ（Ｃ）の直列接合を利用してトリガー信号を発生させ
るＲＣトリガー回路が用いられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−４６５０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＥＳＤ保護回路内のサージにより発生した電荷を放流するためのシャントトランジスタ
は、駆動力が大きいことが望まれるが、駆動力が大きいほど非道通状態でのリーク電流が
大きくなり、半導体装置の消費電力が高くなる。一方、リーク電流を抑制して半導体装置
の消費電力を低減すると、シャントトランジスタの駆動電力が下がりＥＳＤ保護回路の放
電性が低下して、シャントトランジスタが破壊される恐れがある。ＥＳＤ保護回路の放電
性能を維持しつつ、消費電力を低減することが望まれる。
【課題を解決するための手段】
【０００５】
実施形態のＥＳＤ保護回路は、第１電源配線と第２電源配線との間に接続され、第１コ
ンデンサと、第１抵抗体と、ダイオードと、ＭＯＳトランジスタと、第２抵抗体と、第２
コンデンサと、第１インバータ回路とを備える。前記第１コンデンサは、一端が前記第１
電源配線に接続される。前記第１抵抗体は、一端が接続点を介して前記第１コンデンサの
他端に接続され、他端が前記第２電源配線に接続される。前記ダイオードはカソードが前
記第２電源配線に接続される。前記ＭＯＳトランジスタは、ソースが前記ダイオードのア
ノードに接続され、ドレインが前記第１電源配線に接続され、ウェル領域が前記接続点に
接続される。前記第２抵抗体は、一端が前記第１電源配線に接続される。前記第２コンデ
ンサは、一端が前記第２抵抗体の他端に接続される。前記第１インバータ回路は、入力端
子が前記第２抵抗体の前記他端に接続され、出力端子が前記ＭＯＳトランジスタのゲート
に接続される。
【図面の簡単な説明】
【０００６】
【図１】実施形態１に係るＥＳＤ保護回路の構成を示す図。
【図２】実施形態１に係るＲＣトリガー回路の構成の一例を示す図。
【図３】比較例に係るＥＳＤ保護回路の構成を示す図。
【図４】比較例に係るＥＳＤ保護回路の動作を説明する図。
【図５】実施形態１に係るＥＳＤ保護回路の動作を説明する図。
【図６】基板バイアス効果を説明する図。
【図７】基板バイアス効果を説明する図。
【図８】実施形態２に係るＥＳＤ保護回路の構成を示す図。
【図９】実施形態２に係るＲＣトリガー回路の構成の一例を示す図。
【図１０】実施形態３に係るＥＳＤ保護回路の構成を説明する図。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態について図を参照しながら説明する。実施例中の説明で使用す
る図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小
関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効
果が得られる範囲内で適宜変更可能である。同様な性質、機能、又は特徴を有する要素は
、同一参照番号又は同一参照記号を用い説明は省略する。
【０００８】
（実施形態１）
図１及び図２を用いて、本発明の実施形態１を説明する。図１は、半導体集積回路にお
ける本発明の第１の実施形態にかかるＥＳＤ保護回路の構成を示す図である。図２は、Ｒ
Ｃトリガー回路の構成例の一例である。
【０００９】
図１に示すように、半導体集積回路１は、第１電位ＶＤＤを供給する第１電源（図示せ
ず）に接続された第１電源端子ＴＶＤＤ、及び第１電位ＶＤＤよりも電位が低い第２電位
ＶＳＳを供給する第２電源（図示せず）に接続された第２電源端子ＴＶＳＳを備える。な
お、ここでは、第２電源は接地として、第２電位ＶＳＳは接地電位として実施形態１を説
明する。また、第１電源は単に電源として、第１電位ＶＤＤは電源電位として実施形態１
を説明する。
【００１０】
半導体集積回路１は、第１電源配線ＬＶＤＤ、第２電源配線ＬＶＳＳ、ＥＳＤ保護回路
１００、及び内部回路１０１を備える。内部回路１０１とは、半導体集積回路１を構成す
るＣＰＵ（Central Processing Unit）、及びメモリ等を含んだコア部分である。
【００１１】
第１電源配線ＬＶＤＤは、第１電源端子ＴＶＤＤと内部回路の一端とを電気的に接続し
、第１電源端子ＴＶＤＤに供給される電源電位ＶＤＤを内部回路１０１の一端に供給する
。第２電源配線ＬＶＳＳは、第２電源端子ＴＶＳＳと内部回路１０１の他端とを電気的に
接続し、第２電源端子ＴＶＳＳに供給される接地電位を内部回路１０１の他端に供給する
。
【００１２】
ＥＳＤ保護回路１００は、第１電源配線ＬＶＤＤと第２電源配線ＬＶＳＳとの間に接続
される。ＥＳＤによるサージが第１電源端子ＴＶＤＤから半導体集積回路１内に入った場
合、ＥＳＤ保護回路１００が作動し、ＥＳＤによるサージにより発生した電荷を第２電源
配線ＬＶＳＳに放流することにより、サージにより発生した大量の電荷が内部回路１０１
に侵入して内部回路１０１を破壊することを防ぐ。
【００１３】
ＥＳＤ保護回路１００は、ＲＣトリガー回路ＲＣＴ１、シャントｎＭＯＳトランジスタ
（ｎチャネルＭＯＳトランジスタ）Ｍｎ、ダイオードＤ、コンデンサＣ２、及び抵抗体Ｒ
２を有する。ダイオードＤは、アノードが第１電源配線（ＬＶＤＤ）に接続され、カソー
ドが第２電源配線ＬＶＳＳに接続される。シャントｎＭＯＳトランジスタＭｎのソース及
びドレインは、第１電源配線ＬＶＤＤと第２電源配線ＬＶＳＳとの間で、ダイオードＤと
直列に接続される。すなわち、シャントｎＭＯＳトランジスタのソースがダイオードＤの
アノードに接続され、シャントｎＭＯＳトランジスタのドレインが第１電源配線ＬＶＤＤ
に接続される。ダイオードＤのカソードは第2電源配線に接続される。
【００１４】
ここで、ダイオードＤは、たとえば、ｎ形半導体とｐ形半導体とが接合したｐｎ接合型
ダイオードである。本実施形態では、ｐｎ接合が一段の場合で説明するが、多段のｐｎ接
合を用いることも可能である。ダイオードＤは、ｐｎ接合型ダイオードに限られることは
なく、ＭＯＳトランジスタの寄生ダイオード、又は、ダイオード接続されたバイポーラト
ランジスタなどであってもよい。
【００１５】
ＭＯＳトランジスタの寄生ダイオードは、例えば、ｎＭＯＳトランジスタの場合は、ゲ
ートとドレインとバックゲートが接続されてアノードとして機能し、ソースがカソードと
して機能する。ｐＭＯＳトランジスタ（ｐチャネルトランジスタ）の場合は、ゲートとド
レインとバックゲートが接続されてカソードとして機能し、ソースがアノードとして機能
する。
【００１６】
また、ダイオード接続されたバイポーラトランジスタとは、ｎｐｎトランジスタの場合
は、ベースがアノードとして機能し、エミッタとコレクタが接続されてカソードとして機
能する。ｐｎｐトランジスタの場合は、ベースがカソードとして機能し、エミッタとコレ
クタが接続されてアノードとして機能する。
【００１７】
シャントｎＭＯＳトランジスタのソースとドレインはｎ型半導体でありｐ型半導体のウ
ェル領域に形成されている。ゲート電極は、ゲート絶縁膜を介してソース、ウェル領域、
及びドレイン上に設けられる。バックゲート電極（図示しない）は、ウェル領域に電気的
に接続するように設けられており、バックゲート電極を介してウェル領域の電位が調節さ
れる。
【００１８】
コンデンサＣ２が第１電源配線ＬＶＤＤと第２電源配線ＬＶＳＳとの間に接続される。
抵抗体Ｒ２が第１電源配線ＬＶＤＤと第２電源配線ＬＶＳＳとの間に、コンデンサＣ２と
直列接続するように接続される。すなわち、コンデンサＣ２の一端が第１電源配線ＬＶＤ
Ｄに接続され、コンデンサＣ２の他端は接続点ｎ２で抵抗体Ｒ２の一端に接続される。抵
抗体Ｒ２の他端は、第２電源配線ＬＶＳＳに接続される。接続点ｎ２は、シャントｎＭＯ
Ｓトランジスタのウェル領域にバックゲート電極を介して接続される。接続点ｎ２の電位
がウェル領域に供給される。
【００１９】
図２に示したように、ＲＣトリガー回路ＲＣＴ１は、第１抵抗体Ｒ１、第１コンデンサ
Ｃ１、及び第１インバータ回路ＩＮＶ１を有する。第１抵抗体は一端が第１電源配線ＬＶ
ＤＤに接続され、他端が接続点ｎ１で第１コンデンサＣ１の一端に接続される。第１コン
デンサＣ１の他端は第２電源配線ＬＶＳＳに接続される。第１抵抗体Ｒ１と第１コンデン
サＣ１は、第１電源配線ＬＶＤＤと第２電源配線ＬＶＳＳとの間で直列に接続される。
【００２０】
第１抵抗体Ｒ１の他端は、第１インバータ回路ＩＮＶ１の入力端子に接続される。第１
インバータＩＮＶ１の出力端子は、シャントｎＭＯＳトランジスタのゲートに接続される
。第１電源端子ＴＶＤＤにサージが印加されると、第１電源配線ＬＶＤＤの電位ＶＤＤが
上昇し、これに同期してＲＣトリガー回路の第１インバータ回路ＩＮＶ１からシャントｎ
ＭＯＳトランジスタを導通状態にするトリガー信号ＳＣ１が出力される（詳細は後述）。
【００２１】
次に、本実施形態に係るＥＳＤ保護回路の動作について比較例と比べて説明する。図３
に比較例に係るＥＳＤ保護回路２０００を説明する。比較例においても、ＥＳＤ保護回路
２０００は、本実施形態と同様に半導体集積回路１０００内において、第１電源配線ＬＶ
ＤＤ及び第２電源配線ＬＶＳＳとの間に接合される。内部回路１０１は、第１電源配線Ｌ
ＶＤＤと第２電源配線ＬＶＳＳとの間に接続される。ＥＳＤによるサージが第１電源端子
ＴＶＤＤから半導体集積回路１０００内に進入すると、ＥＳＤ保護回路２０００が作動し
、サージにより発生した電荷はＥＳＤ保護回路２０００を介して第１電源配線から第２電
源配線に放流される。これによって、サージにより発生した電荷が内部回路１０１に進入
することを防止する。
【００２２】
比較例に係る保護回路２０００は、ＲＣトリガー回路ＲＣＴ１、シャントｎＭＯＳトラ
ンジスタＭｎ、ダイオードＤを、本実施形態に係るＥＳＤ保護回路１００と同様に備える
。比較例に係るＥＳＤ保護回路２０００と本実施形態に係るＥＳＤ保護回路１００とは、
次の点で異なる。比較例に係るＥＳＤ保護回路２０００のシャントｎＭＯＳトランジスタ
のバックゲートは第２電源配線に接続される。すなわち、シャントｎＭＯＳトランジスタ
Ｍｎのウェル領域の電位は接地電位に固定される。
【００２３】
図４を参照しながら、比較例に係るＥＳＤ保護回路２０００の動作を説明する。図４は
、ＥＳＤによるサージが第１電源端子から半導体集積回路１０００内に侵入した時の、シ
ャントｎＭＯＳトランジスタのゲート電位、シャントｎＭＯＳトランジスタのドレイン電
流、シャントｎＭＯＳトランジスタのドレイン電位（図中に第１電源配線に印加された電
源電位ＶＤＤで記述）、シャントｎＭＯＳトランジスタのソース電位、及びシャントｎＭ
ＯＳトランジスタのバックゲート電位の時間変化を示す。左側の縦軸は、比較例にかかる
ＥＳＤ保護回路のドレイン電位の最大値を基準に規格化した電位を示す。右側の縦軸は、
比較例に係るＥＳＤ保護回路２０００のドレイン電流の最大値を基準に規格化した電流を
示す。横軸は、時間変化を示す。
【００２４】
ＥＳＤに起因したサージが半導体集積回路内の第１電源配線ＬＶＤＤに印加されると、
第１電源配線ＬＶＤＤの電位（ドレイン電位）ＶＤＤがサージにより発生した電荷量によ
り増加する。ＲＣトリガー回路ＲＣＴ１内では、第１抵抗体Ｒ１と第１コンデンサＣ１と
の抵抗・容量積の時定数Ｒ１×Ｃ１の時間内では、第１抵抗体Ｒ１と第１コンデンサＣ１
の接続点ｎ１の電位は、第１電源配線ＬＶＤＤの電位より低い状態となる。
【００２５】
第１インバータ回路ＩＮＶ１の電源は、第１電源配線ＬＶＤＤと同じ電源電位ＶＤＤが
供給されるため、ＲＣトリガー回路の時定数に相当する時間内では、第１インバータ回路
ＩＮＶ１の入力の電位は、第１インバータ回路内のｐチャネルＭＯＳトランジスタのソー
ス電位よりも低くなる。この結果、ｐチャネルＭＯＳトランジスタがオン（導通）となり
、第１インバータ回路ＩＮＶ１は、ハイレベルを出力し、この出力がＲＣトリガー回路Ｒ
ＣＴ１から出力されるトリガー信号ＳＣ１となる。
【００２６】
サージが印加される前は、第１抵抗体Ｒ１と第１コンデンサＣ１との接続点ｎ１の電位
は、第１電源配線ＬＶＤＤの電位と同じである。この場合は、第１インバータ回路ＩＮＶ
１のｐチャネルＭＯＳトランジスタはオフ（非導通）となり、第１インバータ回路ＩＮＶ
１はトリガー信号ＳＣ１としてロウレベルを出力する。
【００２７】
このトリガー信号ＳＣ１は、シャントｎＭＯＳトランジスタＭｎのゲートに供給される
。図４に示すように、サージが第１電源配線ＬＶＤＤに印加されてからＲＣトリガー回路
ＲＣＴ１の時定数に相当する時間内だけ、トリガー信号がハイレベルとなるので、シャン
トｎＭＯＳトランジスタのゲート電位が上昇してシャントｎＭＯＳトランジスタがオン状
態を維持する。
【００２８】
シャントｎＭＯＳトランジスタがオン状態となると、シャントｎＭＯＳトランジスタの
ドレイン・ソース間にドレイン電流が流れて、第１電源配線ＬＶＤＤ内のサージにより発
生した電荷を第２電源配線ＬＶＳＳを介して接地に放出する。
【００２９】
ダイオードＤのアノードがシャントｎＭＯＳトランジスタのソースと第２電源配線ＬＶ
ＳＳとの間に接続されている。サージが第１電源配線ＬＶＤＤに印加されない定常状態で
は、トリガー信号ＳＣ１はロウレベルのためシャントｎＭＯＳトランジスタはオフ状態と
なる。このとき、シャントｎＭＯＳトランジスタのゲートは接地電位である。また、シャ
ントｎＭＯＳトランジスタのバックゲートは、接地されているため、常時接地電位を有す
る。すなわちウェル領域の電位は接地電位を常に維持する。
【００３０】
シャントｎＭＯＳトランジスタはオフ状態でもドレイン・ソース間にリーク電流が生じ
る。ここで、シャントｎＭＯＳトランジスタのソースにダイオードＤが接続されることで
、ダイオードＤの順バイアス電圧分だけソース電位が接地電位より高くなる。この結果、
ゲート・ソース間電圧は、ダイオードＤがない場合に比べてさらに負の電圧になるので、
シャントｎＭＯＳトランジスタのリーク電流が抑制されている。
【００３１】
しかしながら、比較例に係るＥＳＤ保護回路２０００では、ドレイン電流を流すことに
よりサージにより発生した電荷を放出する際にも、ゲート・ソース間電圧がダイオードＤ
の順方向バイアス電圧分だけ減少する。このため、シャントｎＭＯＳトランジスタのオン
状態での駆動力が減少する。その結果、図４に示すようにサージが印加された直後にシャ
ントｎＭＯＳトランジスタがオン状態になっても、第１電源配線ＬＶＤＤ内にサージによ
り大量に発生した電荷がすぐに放出されにくくなり、第１電源配線ＬＶＤＤの電源電位Ｖ
ＤＤは急激に上昇してオーバーシュートを引き起こす。この結果、ドレイン電流が流れ始
める際に、第１電源配線ＬＶＤＤの電位ＶＤＤが大きくオーバーシュートしてしまう。
【００３２】
以上説明したように、比較例に係るＥＳＤ保護回路２０００は、ダイオードＤがシャン
トｎＭＯＳトランジスタに接続されていることにより、オフ状態のリーク電流を抑制する
ことが可能である一方で、ＥＳＤ保護回路２０００の動作時においては、シャントｎＭＯ
ＳトランジスタＭｎの駆動力を低下させるため、サージ印加時の第１電源配線ＬＶＤＤの
電位のオーバーシュートが極めて大きい。これが原因で、シャントｎＭＯＳトランジスタ
Ｍｎが破壊されやすい。すなわち、ＥＳＤ保護回路２０００の放電性が低下することによ
り、シャントｎＭＯＳトランジスタが破壊される恐れがある。
【００３３】
これに対して、本実施形態に係るＥＳＤ保護回路１００では、シャントｎＭＯＳトラン
ジスタのバックゲート電極ＶＢがコンデンサＣ２と抵抗体Ｒ２との接続点ｎ２に接続され
ている。そのため、シャントｎＭＯＳトランジスタＭｎのウェル領域の電位は接地電位に
固定されず、コンデンサＣ２と抵抗体Ｒ２との接続点ｎ２の電位とともに変動する。
【００３４】
第１電源配線ＬＶＤＤにサージが印加されると、サージによる電荷量により第１電源配
線ＬＶＤＤの電位ＶＤＤが急激に上昇する。このとき、コンデンサＣ２が充電されるよう
にコンデンサＣ２と抵抗体Ｒ２による時定数Ｒ２×Ｃ２に相当する時間の間、抵抗体Ｒ２
に電流が流れるため、接続点ｎ２は接地電位から接地電位より高い正電位を有することと
なる。したがって、シャントｎＭＯＳトランジスタＭｎのウェル領域には正電位が印加さ
れる。すなわち、シャントｎＭＯＳトランジスタＭｎのウェル領域はｐ形半導体であり、
ソースはｎ形半導体なので、シャントｎＭＯＳトランジスタＭｎのウェル領域とソースと
のｐｎ接合に順方向電圧がかかる。
【００３５】
図６はシャントｎＭＯＳトランジスタの動作を説明するための簡単な断面図である。Ｖ
Ｇは、ゲート電位、ＶＤはドレイン電位、ＶＳはソース電位、及びＶＢはバックゲート電
位を示す。上述の通り、本実施形態に係るＥＳＤ保護回路１００のバックゲート電位ＶＢ
は、サージ印加直後に接地電位から正電位に上昇する。
【００３６】
図７を用いて、ｎＭＯＳトランジスタのバックゲート効果を説明する。図７は、ｎＭＯ
Ｓトランジスタのドレイン電流とゲート電位（ゲート・ソース間電圧）との関係の、バッ
クゲート・ソース間電圧ＶＢＳ依存性を示す。ｎＭＯＳトランジスタのバックゲート・ソ
ース間電圧ＶＢＳが正電圧になるとバックゲート・ソース間電圧ＶＢＳがゼロ（バックゲ
ートが接地）の場合に比べて閾値Ｖｔｈが低下し、ｎＭＯＳトランジスタのドレイン電流
が増加して駆動力が増大する。すなわち、ウェル領域とソースのｐｎ接合に順方向電圧が
印加されると、ｎＭＯＳトランジスタのドレイン電流が増加してｎＭＯＳトランジスタの
駆動力が増大する。一方、ｎＭＯＳトランジスタのバックゲート・ソース間電圧ＶＢＳが
負電圧になるとバックゲート・ソース間電圧ＶＢＳがゼロ（バックゲートが接地）の場合
に比べて閾値Ｖｔｈが上昇し、ｎＭＯＳトランジスタのドレイン電流が減少し駆動力が減
少する。すなわち、ウェル領域とソースのｐｎ接合に逆方向電圧が印加されると、ｎＭＯ
Ｓトランジスタのドレイン電流が減少してｎＭＯＳトランジスタの駆動力が減少する。
【００３７】
図５に示したように、本実施形態に係るＥＳＤ保護回路１００では、サージが印加され
るとシャントｎＭＯＳトランジスタＭｎのバックゲート・ソース間電位ＶＢＳが正電位と
なるためシャントｎＭＯＳトランジスタの駆動力が増大する。これにより、比較例にかか
るＥＳＤ保護回路２０００に比べて、サージ印加直後にシャントｎＭＯＳトランジスタに
よるサージ電荷の放出が効率よく実施される。その結果、本実施形態のＥＳＤ保護回路１
００では、サージ印加直後の第１電源配線ＬＶＤＤの電位ＶＤＤのオーバーシュートが比
較例に係るＥＳＤ保護回路２０００よりも抑制される。ＥＳＤ保護回路１００の放電性が
向上することにより、シャントｎＭＯＳトランジスタＭｎの破壊を防止することができる
。
【００３８】
なお、サージが印加された直後から、ＥＳＤ保護回路１００のトリガー回路ＲＣＴ１内
の第１抵抗体Ｒ１と第１コンデンサＣ１の直列回路の時定数Ｒ１×Ｃ１に相当する時間の
間、トリガー信号ＳＣ１はハイレベルとなり、シャントｎＭＯＳトランジスタＭｎのゲー
ト電位が正電位となって、シャントｎＭＯＳトランジスタはオン状態を維持する。同時に
、サージ印加直後から抵抗体Ｒ２及びコンデンサＣ２の直列回路の時定数Ｒ２×Ｃ２に相
当する時間の間、抵抗体Ｒ２及びコンデンサＣ２の接続点ｎ２が正電位を維持するので、
バックゲート・ソース間電圧ＶＢＳが正電圧を維持する。すなわち、バックゲート・ソー
ス間には順方向電圧が維持される。
【００３９】
（実施形態２）
次に本実施形態２に係るＥＳＤ保護回路２００を図８を用いて説明する。本実施形態に
係るＥＳＤ保護回路２００は、以下の点で、実施形態１に係るＥＳＤ保護回路１００と相
異する。
【００４０】
本実施形態に係るＥＳＤ保護回路２００は、ｎチャネルのシャントｎＭＯＳトランジス
タＭｎに替えてｐチャネルのシャントｐＭＯＳトランジスタＭｐを有する。ダイオードＤ
は、アノードが第１電源配線ＬＶＤＤに接続され、カソードが第２電源配線ＬＶＳＳとの
間に接続されること、シャントｐＭＯＳトランジスタＭｐのソース及びドレインは、第１
電源配線ＬＶＤＤと第２電源配線ＬＶＳＳとの間で、ダイオードＤと直列に接続されるこ
とは、実施形態１と同様である。シャントｐＭＯＳトランジスタのソースがダイオードＤ
のカソードに接続され、シャントｐＭＯＳトランジスタＭｐのドレインが第２電源配線Ｌ
ＶＳＳに接続される点で、本実施形態に係るＥＳＤ保護回路２００は実施形態１に係るＥ
ＳＤ保護回路と相異する。また、シャントｐＭＯＳトランジスタＭｐのウェル領域はｎ形
半導体であり、ソース及びドレインはｐ形半導体である。
【００４１】
また、コンデンサＣ２が第１電源配線ＬＶＤＤと第２電源配線ＬＶＳＳとの間に接続さ
れ、抵抗体Ｒ２が第１電源配線ＬＶＤＤと第２電源配線ＬＶＳＳとの間に、コンデンサＣ
２と直列接続するように接続されることは、本実施形態に係るＥＳＤ保護回路２００と実
施形態１に係るＥＳＤ保護回路１００は同じである。しかしながら、本実施形態に係るＥ
ＳＤ保護回路２００では、以下の点で実施形態１に係るＥＳＤ保護回路１００と相異する
。すなわち、抵抗体Ｒ２の一端が第１電源配線ＬＶＤＤに接続され、抵抗体Ｒ２の他端は
接続点ｎ２でコンデンサＣ２の一端に接続される。コンデンサＣ２の他端は、第２電源配
線ＬＶＳＳに接続される。接続点ｎ２は、シャントｐＭＯＳトランジスタＭｐのウェル領
域にバックゲート電極を介して接続される。接続点ｎ２の電位がウェル領域に供給される
。
【００４２】
図９に、本実施形態に係るＥＳＤ保護回路２００中のＲＣトリガー回路ＲＣＴ２の具体
的な一例を示す。図９に示すように、ＲＣトリガー回路ＲＣＴ２は、第１抵抗体Ｒ１、第
１コンデンサＣ１、及び第１インバータ回路ＩＮＶ１を実施形態１に係るＥＳＤ保護回路
と同様に有する。以下の点で、本実施形態に係るＥＳＤ保護回路２００と実施形態１に係
るＥＳＤ保護回路とは相異する。第１コンデンサＣ１は一端が第１電源配線ＬＶＤＤに接
続され、他端が接続点ｎ１で第１抵抗体Ｒ１の一端に接続される。第１抵抗体Ｒ１の他端
は第２電源配線ＬＶＳＳに接続される。第１抵抗体Ｒ１と第１コンデンサＣ１は、第１電
源配線ＬＶＤＤと第２電源配線ＬＶＳＳとの間で直列に接続される。
【００４３】
第１コンデンサＣ１の他端は、第１インバータ回路ＩＮＶ１の入力端子に接続される。
第１インバータＩＮＶ１の出力端子は、シャントｐＭＯＳトランジスタのゲートに接続さ
れる。第１電源端子ＴＶＤＤにサージが印加されると、第１電源配線ＬＶＤＤの電位ＶＤ
Ｄが上昇し、これに同期してＲＣトリガー回路ＲＣＴ２の第１インバータ回路ＩＮＶ１か
らシャントｐＭＯＳトランジスタを導通状態にするトリガー信号ＳＣ２が出力される（詳
細は後述）。
【００４４】
次に実施形態２に係るＥＳＤ保護回路２００の動作について説明する。  ＥＳＤに起因
したサージが半導体集積回路内の第１電源配線ＬＶＤＤに印加されると、第１電源配線Ｌ
ＶＤＤの電位（ドレイン電位）ＶＤＤがサージにより大量に発生した電荷により増加する
。ＲＣトリガー回路ＲＣＴ２内では、第１抵抗体Ｒ１と第１コンデンサＣ１の抵抗・容量
積の時定数Ｒ１×Ｃ１に相当する時間内では、第１抵抗体Ｒ１と第１コンデンサＣ１の接
続点ｎ１の電位は、第２電源配線ＬＶＳＳの電位すなわち接地電位ＶＳＳから接地電位Ｖ
ＳＳより高くなる。この結果、第１インバータ回路ＩＮＶ１から出力されるトリガー信号
ＳＣ２はロウレベルとなる。すなわち、シャントｐＭＯＳトランジスタＭｐのゲートにロ
ウレベルの信号が入力され、シャントｐＭＯＳトランジスタはオン状態になる。なお、サ
ージが第１電源配線ＬＶＤＤに印加される前は、第１インバータ回路ＩＮＶ１は、接地電
位が入力されてハイレベルを出力し、ゲート電圧が閾値より高いので、シャントｐＭＯＳ
トランジスタＭｐはオフ状態である。
【００４５】
シャントｐＭＯＳトランジスタＭｐがオン状態となると、シャントｐＭＯＳトランジス
タＭｐのドレイン・ソース間にドレイン電流が流れて、第１電源配線ＬＶＤＤ内のサージ
による電荷を第２電源配線ＬＶＳＳを介して接地に放出する。第１抵抗体Ｒ１と第１コン
デンサＣ１との直列回路の時定数Ｒ１×Ｃ１に相当する時間の間、シャントｐＭＯＳトラ
ンジスタがオン状態となりサージにより発生した電荷が接地に放出される。
【００４６】
サージが印加された直後に、抵抗体Ｒ２とコンデンサＣ２の接続点ｎ２の電位は、コン
デンサＣ２を充電する電流が抵抗体Ｒ２を流れることにより、第２電源配線ＬＶＤＤの電
位ＶＤＤよりも低い電位となる。このため、シャントｐＭＯＳトランジスタのウェル領域
はソース電位に対して負にバイアスされた状態となる。すなわち、ウェル領域とソースの
ｐｎ接合に順方向電圧が印加された状態になる。
【００４７】
ｐＭＯＳトランジスタのバックゲート効果はバックゲート・ソース間電圧ＶＢＳに関し
てｎＭＯＳトランジスタとは逆の特性になる。すなわちバックゲート・ソース間電圧ＶＢ
Ｓが負になると、ウェル領域とソースとのｐｎ接合に順方向電圧がかかり、シャントｐＭ
ＯＳトランジスタの駆動力が増大する。そのため、本実施形態に係るＥＳＤ保護回路２０
０においても、実施形態に１に係るＥＳＤ保護回路１００と同様に、サージ印加直後の第
１電源配線ＬＶＤＤの電位ＶＤＤのオーバーシュートを抑制することができる。この結果
、ＥＳＤ保護回路２００の放電性を向上し、ＥＳＤ保護回路２００内のシャントｐＭＯＳ
トランジスタの破壊を防止することができる。
【００４８】
実施形態１と同様に、本実施形態においてもサージ印加直後から抵抗体Ｒ２及びコンデ
ンサＣ２の直列回路の時定数Ｒ２×Ｃ２に相当する時間の間、抵抗体Ｒ２及びコンデンサ
Ｃ２の接続点ｎ２が第１電源配線ＬＶＤＤの電位より低い電位を維持する。これにより、
バックゲート・ソース間電圧ＶＢＳが負電圧を維持する。すなわち、シャントｐＭＯＳト
ランジスタのウェル領域はｎ形半導体であり、ソースはｐ形半導体なので、シャントｐＭ
ＯＳトランジスタＭｐのウェル領域とソースとのｐｎ接合に順方向電圧がかかる。この間
、シャントｐＭＯＳトランジスタＭｐの駆動力が増大し、ＥＳＤ保護回路２００の放電性
が向上する。
【００４９】
（実施形態３）
次に、実施形態３に係るＥＳＤ保護回路３００を図１０を用いて説明する。図１０は、
実施形態３のＥＳＤ保護回路３００の構成を示す。実施形態３に係るＥＳＤ保護回路３０
０は、実施形態１に係るＥＳＤ保護回路１００と同様にシャントｎＭＯＳトランジスタＭ
ｎ、ダイオードＤ、コンデンサＣ２、抵抗体Ｒ２、及びＲＣトリガー回路ＲＣＴ１を備え
る。本実施形態に係るＥＳＤ保護回路３００は、第２インバータ回路ＩＮＶ２が２段直列
にシャントｎＭＯＳトランジスタＭｎのバックゲートと、コンデンサＣ２と抵抗体Ｒ２と
の接続点ｎ２と、の間に接続される点で、実施形態に係るＥＳＤ保護回路１００と相異す
る。
【００５０】
本実施形態に係るＥＳＤ保護回路３００においても、実施形態１に係るＥＳＤ保護回路
１００と同様に、シャントｎＭＯＳトランジスタのウェル領域にコンデンサＣ２と抵抗体
Ｒ２との接続点ｎ２の電位を供給することにより、サージ印加直後からコンデンサＣ２と
抵抗体Ｒ２との直列回路の時定数Ｒ２×Ｃ２に相当する時間の間、シャントｎＭＯＳトラ
ンジスタＭｎのバックゲート・ソース間電圧ＶＢＳを正電圧にする。これにより、ウェル
領域とソースとのｐｎ接合に順方向電圧がかかり、シャントｎＭＯＳトランジスタＭｎの
駆動力を増大して、第１電源配線ＬＶＤＤの電位ＶＤＤのオーバーシュートを抑制し、シ
ャントｎＭＯＳトランジスタの破壊を防止する。
【００５１】
さらに、本実施形態に係るＥＳＤ保護回路３００では、シャントｎＭＯＳトランジスタ
Ｍｎのバックゲート電位と、コンデンサＣ２と抵抗体Ｒ２との接続点ｎ２と、の間に第２
インバータ回路ＩＮＶ２を２段直列に備えることにより、サージが印加されたときに、よ
り安定にバックゲート・ソース間電圧ＶＢＳを正電圧に維持することができる効果がさら
にある。本実施形態では、第２インバータ回路は２段で説明しているが、偶数段であれば
２段に限定されない。
【００５２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したも
のであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その
他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の
省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や
要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる
。
【符号の説明】
【００５３】
１、１０００  半導体集積回路、
１００、２００、３００、２０００  ＥＳＤ保護回路、１０１  内部回路、
Ｃ１、Ｃ２  コンデンサ
Ｄ  ダイオード、
ＬＶＤＤ  第１電源配線、
ＬＶＳＳ  第２電源配線、
Ｍｎ  シャントｎＭＯＳトランジスタ、
ＭＰ  シャントｐＭＯＳトランジスタ、
ｎ１、ｎ２  接続点、
Ｒ１、Ｒ２  抵抗体、
ＲＣＴ１、ＲＣＴ２  トリガー回路、
ＳＣ１、ＳＣ２  トリガー信号、
ＴＶＤＤ  第１電源端子、
ＴＶＳＳ  第２電源端子、
ＶＢバックゲート電位、
ＶＢＳ  バックゲート・ソース電圧
ＶＤ  ドレイン電位、
ＶＤＤ  第１電源電位、
ＶＧ  ゲート電位、
ＶＧＳ  ゲート・ソース間電圧、
ＶＳ  ソース電位、
ＶＳＳ  第２電源電位、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2020053689.tif 000009
【図８】
2020053689.tif 000010
【図９】
2020053689.tif 000011
【図１０】
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