(57)【要約】【課題】オープン不良があった場合必ずフェイルする高信頼性の半導体記憶装置を提供する。【解決手段】半導体記憶装置１０は、メモリセル２と、メモリセルに接続され、メモリセルを選択する読み出し用ワード線ＲＷＬ及び書き込み用ワード線ＷＷＬと、メモリセルに接続され、メモリセルにデータを書き込む書き込み用ビット線対ＷＢＬｔ、ＷＢＬｂと、メモリセルに接続され、メモリセルのデータを読み出す読み出し用ビット線対ＲＢＬｔ、ＲＢＬｂと、読み出し用ビット線対に接続され、読み出し用ビット線対の内、読み出しデータの第１読み出し用ビット線を第１電位に、第１読み出し用ビット線と相補関係の第２読み出し用ビット線を第１電位よりも低い第２電位にプリチャージするプリチャージ回路２４と、読み出し用ビット線対に接続され、読み出し用ビット線対の電位を検出するセンスアンプ回路とを備える。【選択図】図７
2020123411.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルと、
前記メモリセルに接続され、前記メモリセルを選択する読み出し用ワード線及び書き込み用ワード線と、
前記メモリセルに接続され、前記メモリセルにデータを書き込む書き込み用ビット線対と、
前記メモリセルに接続され、前記メモリセルのデータを読み出す読み出し用ビット線対と、
前記読み出し用ビット線対に接続され、前記読み出し用ビット線対の内、読み出しデータの第１読み出し用ビット線を第１電位に、前記第１読み出し用ビット線と相補関係の第２読み出し用ビット線を前記第１電位よりも低い第２電位にプリチャージするプリチャージ回路と、
前記読み出し用ビット線対に接続され、前記読み出し用ビット線対の電位を検出するセンスアンプ回路とを備える、半導体記憶装置。
【請求項２】
前記センスアンプ回路を駆動するセンスアンプイネーブル信号を遅延する遅延回路を備える、請求項１に記載の半導体記憶装置。
【請求項３】
前記プリチャージ回路は、
前記読み出し用ビット線対を同電位にプリチャージする第１プリチャージ回路と、
前記第１読み出し用ビット線をプリチャージする第２プリチャージ回路と、
前記第２読み出し用ビット線をプリチャージする第３プリチャージ回路とを備える、請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記第１プリチャージ回路は、一方の端子は電源電圧に共通に接続され、他方の端子はそれぞれ読み出し用ビット線対の一方に接続される第１ｐＭＯＳＦＥＴ及び第２ｐＭＯＳＦＥＴと、前記読み出し用ビット線対間に主端子が接続される第３ｐＭＯＳＦＥＴとを備え、
前記第２プリチャージ回路は、主端子の一方を電源電圧、主端子の他方を第１読み出し用ビット線に接続される第４ｎＭＯＳＦＥＴと、前記第４ｎＭＯＳＦＥＴと並列接続され、主端子の一方を電源電圧、主端子の他方を第１読み出し用ビット線に接続される第５ｐＭＯＳＦＥＴとを備え、
前記第３プリチャージ回路は、主端子の一方を電源電圧、主端子の他方を第２読み出し用ビット線に接続される第６ｎＭＯＳＦＥＴと、前記第６ｎＭＯＳＦＥＴと並列接続され、主端子の一方を電源電圧、主端子の他方を前記第２読み出し用ビット線に接続される第７ｐＭＯＳＦＥＴとを備える、請求項３に記載の半導体記憶装置。
【請求項５】
前記第１プリチャージ回路は、一方の端子は電源電圧に共通に接続され、他方の端子はそれぞれ読み出し用ビット線対の一方に接続される第１ｐＭＯＳＦＥＴ及び第２ｐＭＯＳＦＥＴと、前記読み出し用ビット線対間に主端子が接続される第３ｐＭＯＳＦＥＴとを備え、
前記第２プリチャージ回路は、主端子の一方に、電源電圧を抵抗分割した電位レベルを供給し、主端子の他方が第１読み出し用ビット線に接続される第４ｐＭＯＳＦＥＴと、主端子の一方に、電源電圧を供給し、主端子の他方が前記第１読み出し用ビット線に接続される第５ｐＭＯＳＦＥＴとを備え、
前記第３プリチャージ回路は、主端子の一方に、電源電圧を抵抗分割した電位レベルを供給し、主端子の他方が第２読み出し用ビット線に接続される第６ｐＭＯＳＦＥＴと、主端子の一方に、電源電圧を供給し、主端子の他方が前記第２読み出し用ビット線に接続される第７ｐＭＯＳＦＥＴとを備える、請求項３に記載の半導体記憶装置。
【請求項６】
前記第１プリチャージ回路は、前記第１読み出し用ビット線及び前記第２読み出し用ビット線間に接続されるｐＭＯＳＦＥＴを備え、
前記第２プリチャージ回路は、主端子の一方に、電源電圧を供給し、主端子の他方が第１読み出し用ビット線に接続される第４ｎＭＯＳＦＥＴと、主端子の一方に、電源電圧を供給し、主端子の他方が前記第１読み出し用ビット線に接続され、ゲートにプリチャージゲート信号とプリチャージイネーブル信号とのアンドゲート出力を供給する第５ｐＭＯＳＦＥＴとを備え、
前記第３プリチャージ回路は、主端子の一方に、電源電圧を供給し、主端子の他方が第２読み出し用ビット線に接続される第６ｎＭＯＳＦＥＴと、主端子の一方に、電源電圧を供給し、主端子の他方が前記第２読み出し用ビット線に接続され、ゲートにプリチャージゲート信号とプリチャージイネーブル信号とのアンドゲート出力を供給する第７ｐＭＯＳＦＥＴとを備える、請求項３に記載の半導体記憶装置。
【請求項７】
メモリセルと、前記メモリセルに接続され、前記メモリセルを選択する読み出し用ワード線及び書き込み用ワード線と、前記メモリセルに接続され、前記メモリセルにデータを書き込む書き込み用ビット線対と、前記メモリセルに接続され、前記メモリセルのデータを読み出す読み出し用ビット線対と、前記読み出し用ビット線対に接続され、前記読み出し用ビット線対の電位を異なる電位にプリチャージするプリチャージ回路と、前記読み出し用ビット線対に接続され、前記読み出し用ビット線対の電位を検出するセンスアンプ回路とを備える半導体記憶装置の動作方法であって、
通常動作モードを実行するステップと、
データ“０”テストモードを実行するステップと、
データ“１”テストモードを実行するステップとを有し、
前記データ“０”テストモード及び前記データ“１”テストモードにおいて、テスト時に、前記読み出し用ビット線対の内、読み出しデータの第１読み出し用ビット線のプリチャージレベルに対して、前記第１読み出し用ビット線と相補関係の第２読み出し用ビット線のプリチャージレベルを下げるステップを有する、半導体記憶装置の動作方法。
【請求項８】
前記読み出し用ビット線対の電位差が閾値レベルに到達するまで、前記センスアンプ回路の駆動を遅延させる、請求項７に記載の半導体記憶装置の動作方法。
【請求項９】
前記通常動作モードにおいて、正しく動作するか否かを検査し、ＮＯであれば、不良品と判定し、ＹＥＳであれば、データ“１”テストモードに移行するステップと、
前記データ“０”テストモードにおいて、正しく動作するか否かを検査し、ＮＯであれば、不良品と判定し、ＹＥＳであれば、データ“１”テストモードに移行するステップと、
前記データ“１”テストモードにおいて、正しく動作するか否かを検査し、ＮＯであれば、不良品と判定し、ＹＥＳであれば、良品と判定するステップとを有する、請求項８に記載の半導体記憶装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びその動作方法に関する。
【背景技術】
【０００２】
ＳＲＡＭ（Static Random Access Memory）は、ＤＲＡＭ（Dynamic Random Access Memory）とともにＬＳＩの一製品分野として微細化技術と半導体産業を牽引してきている。ＳＲＡＭは、その使い易さと標準ＣＭＯＳプロセスで製造できることから、マイクロプロセッサ（ＭＰＵ）やシステム・オン・チップ（ＳｏＣ）の内蔵メモリとして広く使用されている。また、読み出し専用ポート及び書き込み専用ポートを２つ以上備えたマルチポートＳＲＡＭも使用されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開2013-214343号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
２ポートＳＲＡＭにおいて、ビット線がメモリセルとオープン不良の状態を検出することが困難な場合がある。例えば、２ポートＳＲＡＭの読み出し専用ポートでオープン不良があって、相補関係のビット線が両方共にハイレベルＨであった場合に、センスアンプの傾きのためにオープン不良の状態を検出することが困難な場合がある。
【０００５】
実施の形態が解決しようとする課題は、オープン不良があった場合必ずフェイルする高信頼性の半導体記憶装置及びその動作方法を提供することにある。
【課題を解決するための手段】
【０００６】
実施の形態に係る半導体記憶装置は、メモリセルと、メモリセルに接続されメモリセルを選択する読み出し用ワード線及び書き込み用ワード線と、メモリセルに接続されメモリセルにデータを書き込む書き込み用ビット線対と、メモリセルに接続されメモリセルのデータを読み出す読み出し用ビット線対と、プリチャージ回路と、センスアンプ回路とを備える。プリチャージ回路は、読み出し用ビット線対に接続され、読み出し用ビット線対の内、読み出しデータの第１読み出し用ビット線を第１電位に、第１読み出し用ビット線と相補関係の第２読み出し用ビット線を第１電位よりも低い第２電位にプリチャージする。センスアンプ回路は、読み出し用ビット線対に接続され、読み出し用ビット線対の電位を検出する。
【図面の簡単な説明】
【０００７】
【図１】本技術を適用した一実施の形態に係る半導体記憶装置の模式的全体ブロック構成図。
【図２】（ａ）実施の形態に係る半導体記憶装置に適用可能な２ポートメモリセルの回路構成図、（ｂ）２ポートメモリセルとその一般的なプリチャージ回路の回路構成図。
【図３】２ポートメモリセルにおいて、（ａ）正常動作時におけるビット線ＲＢＬｔ、ＲＢＬｂの動作波形例、（ｂ）正常動作時におけるセンスアンプ出力ＳＯＵＴｔ、ＳＯＵＴｂの動作波形例。
【図４】２ポートメモリセルにおいて、（ａ）オープン不良に伴う誤動作時におけるビット線ＲＢＬｔ、ＲＢＬｂの動作波形例、（ｂ）オープン不良に伴う誤動作時におけるセンスアンプ出力ＳＯＵＴｔ、ＳＯＵＴｂの動作波形例。
【図５】（ａ）実施の形態に係る半導体記憶装置に適用可能な２ポートメモリセルにおいて、（ａ）正常動作時におけるセンスアンプ出力ＳＯＵＴｔ、ＳＯＵＴｂの動作波形例、（ｂ）オープン不良に伴う不良品に対するセンスアンプ出力ＳＯＵＴｔ、ＳＯＵＴｂの動作波形例。
【図６】実施の形態に係る半導体記憶装置に適用可能な入出力回路の模式的ブロック構成例。
【図７】実施の形態に係る半導体記憶装置に適用可能なプリチャージ回路の構成例。
【図８】図７に示された半導体記憶装置の論理動作説明であって、（ａ）プリチャージイネーブル信号ＰＲＥｎをローレベルＬとしてビット線ＲＢＬｔ、ＲＢＬｂを共にハイレベルＨにプリチャージする動作例、（ｂ）プリチャージゲート信号ＴＰＲＥ０ｎをローレベルＬ、プリチャージゲート信号ＴＰＲＥ０ｐをハイレベルＨにして、ビット線ＲＢＬｔをハイレベルＨ、ビット線ＲＢＬｂをハイレベルＨ−Ｖｔにプリチャージするデータ“０”のテスト動作例、（ｃ）プリチャージゲート信号ＴＰＲＥ１ｐをハイレベルＨ、プリチャージゲート信号ＴＰＲＥ１ｎをローレベルＬにして、ビット線ＲＢＬｔをハイレベルＨ−Ｖｔ、ビット線ＲＢＬｂをハイレベルＨにプリチャージするデータ“１”のテスト動作例。
【図９】（ａ）実施の形態に係る半導体記憶装置に適用可能な読み出し用制御回路の模式的ブロック構成例、（ｂ）遅延回路の模式的ブロック構成例。
【図１０】実施の形態に係る半導体記憶装置において、読み出し用制御回路内のプリチャージ信号生成回路の論理回路構成例。
【図１１】実施の形態に係る半導体記憶装置において、プリチャージ信号生成回路の動作波形例。
【図１２】実施の形態に係る半導体記憶装置に適用可能な別のプリチャージ回路の構成例。
【図１３】図１２に示された半導体記憶装置の論理動作説明であって、（ａ）プリチャージイネーブル信号ＰＲＥｎをローレベルＬとしてビット線ＲＢＬｔ、ＲＢＬｂを共にハイレベルＨにプリチャージする動作例、（ｂ）プリチャージゲート信号ＴＰＲＥ０ｎをローレベルＬ、プリチャージゲート信号ＴＰＲＥ０ｐをハイレベルＨにして、ビット線ＲＢＬｔをハイレベルＨ、ビット線ＲＢＬｂをハイレベルａＨ（＜Ｈ）にプリチャージするデータ“０”のテスト動作例、（ｃ）プリチャージゲート信号ＴＰＲＥ１ｐをハイレベルＨ、プリチャージゲート信号ＴＰＲＥ１ｎをローレベルＬにして、ビット線ＲＢＬｔをハイレベルａＨ（＜Ｈ）、ビット線ＲＢＬｂをハイレベルＨにプリチャージするデータ“０”のテスト動作例。
【図１４】実施の形態に係る半導体記憶装置に適用可能な更に別のプリチャージ回路の構成例。
【図１５】図１４に示された半導体記憶装置の論理動作説明であって、（ａ）プリチャージイネーブル信号ＰＲＥｎをローレベルＬとしてビット線ＲＢＬｔ、ＲＢＬｂを共にハイレベルＨにプリチャージする動作例、（ｂ）プリチャージゲート信号ＴＰＲＥ０ｎをローレベルＬ、プリチャージゲート信号ＴＰＲＥ０ｐをハイレベルＨにして、ビット線ＲＢＬｔをハイレベルＨ、ビット線ＲＢＬｂをハイレベルＨ−Ｖｔにプリチャージするデータ“０”のテスト動作例、（ｃ）プリチャージゲート信号ＴＰＲＥ１ｐをハイレベルＨ、プリチャージゲート信号ＴＰＲＥ１ｎをローレベルＬにして、ビット線ＲＢＬｔをハイレベルＨ−Ｖｔ、ビット線ＲＢＬｂをハイレベルＨにプリチャージするデータ“１”のテスト動作例。
【図１６】本技術を適用した一実施の形態に係る半導体記憶装置に適用可能なマルチポートメモリセルの模式的回路構成図。
【図１７】本技術を適用した一実施の形態に係る半導体記憶装置であって、マルチポートメモリマクロの模式的全体ブロック構成図。
【図１８】実施の形態に係る半導体記憶装置の動作モードのフローを説明するフローチャート。
【図１９】実施の形態に係る半導体記憶装置の動作方法を説明するフローチャート。
【図２０】一般的なセンスアンプの傾きと動作を説明するための回路構成図。
【図２１】一般的なセンスアンプの傾きと動作を説明するための動作波形図。
【発明を実施するための形態】
【０００８】
次に、図面を参照して、実施の形態について説明する。以下に説明する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各構成部品の厚みと平面寸法との関係等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【０００９】
また、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、各構成部品の材質、形状、構造、配置等を特定するものではない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１０】
以下の説明において、書き込み用ワード線ＷＷＬ、書き込み用ビット線ＷＢＬｔ、ＷＢＬｂ、読み出し用ワード線ＲＷＬ、読み出し用ビット線ＲＢＬｔ、ＲＢＬｂを簡単化のため、ワード線ＷＷＬ、ビット線ＷＢＬｔ、ＷＢＬｂ、ワード線ＲＷＬ、ビット線ＲＢＬｔ、ＲＢＬｂと表示することもある。
【００１１】
[実施の形態]
本技術を適用した一実施の形態に係る半導体記憶装置１０の模式的全体ブロック構成は、図１に示すように、メモリセルアレイ２０と、読み出し用ワード線ＲＷＬ及び書き込み用ワード線ＷＷＬと、書き込み用ビット線対ＷＢＬｔ、ＷＢＬｂと、読み出し用ビット線対ＲＢＬｔ、ＲＢＬｂと、書き込み用ワード線ドライバ１８と、読み出し用ワード線ドライバ２２と、入出力回路１４と、書き込み用制御回路１２と、読み出し用制御回路１６とを備える。
【００１２】
メモリセルアレイ２０は、マトリックス状に配置された複数の２ポートメモリセル２を備える。
【００１３】
読み出し用ワード線ＲＷＬ及び書き込み用ワード線ＷＷＬは、２ポートメモリセル２に接続され、２ポートメモリセル２を選択する。
【００１４】
書き込み用ビット線対ＷＢＬｔ、ＷＢＬｂは、２ポートメモリセル２に接続され、２ポートメモリセル２にデータを書き込む。
【００１５】
読み出し用ビット線対ＲＢＬｔ、ＲＢＬｂは、２ポートメモリセル２に接続され、２ポートメモリセル２のデータを読み出す。
【００１６】
書き込み用ワード線ドライバ１８は、書き込み用ワード線ＷＷＬを介して、２ポートメモリセル２を書き込み駆動する。
【００１７】
読み出し用ワード線ドライバ２２は、読み出し用ワード線ＲＷＬを介して、２ポートメモリセル２を読み出し駆動する。
【００１８】
まず、一般的なセンスアンプの動作と傾きについて説明する。
【００１９】
一般的なセンスアンプの動作と傾きを説明するための回路構成は、図２０に示すように表され、動作波形は、図２１に示すように表される。図２０は、ラッチ式センスアンプの一例を示す。図２０の回路例では、トランジスタＴＲ２、ＴＲ３、ＴＲ４、ＴＲ５、ＴＲ６、ＴＲ７はいずれもｐＭＯＳＦＥＴで構成され、トランジスタＴＲ８、ＴＲ９、ＴＲ１０はいずれもｎＭＯＳＦＥＴで構成されている。
【００２０】
センスアンプ回路は、図２０に示すように、電源電圧ＶDDと接地電位ＧＮＤとの間にそれぞれ２個のＭＯＳＦＥＴ（ＴＲ２、ＴＲ８とＴＲ３、ＴＲ９）で構成された２個のインバータが、互いの出力を他方の入力に接続されて、フリップフロップを構成している。
【００２１】
また、センスアンプ回路は、図２０に示すように、主端子の一方が読み出し用ビット線対ＲＢＬｔ、ＲＢＬｂに接続され、主端子の他方がフリップフロップの出力ノードに接続されたトランスファートランジスタＴＲ６、ＴＲ７を備える。センスアンプ出力ＳＯＵＴｔ、ＳＯＵＴｂは、フリップフロップの出力ノードから出力される。
【００２２】
また、センスアンプ回路は、図２０に示すように、電源電圧ＶDDとフリップフロップの出力ノードとの間に接続されたトランジスタＴＲ４、ＴＲ５を備える。
【００２３】
更に、トランジスタＴＲ１０のドレインは、トランジスタＴＲ８、ＴＲ９の共通ソースに接続され、トランジスタＴＲ１０のソースは、ＧＮＤに接続される。
【００２４】
トランジスタＴＲ４、ＴＲ５のゲートには、クロック信号ＣＬＫ１が入力され、クロック信号ＣＬＫ１のローレベルのタイミングで、センスアンプ出力ＳＯＵＴｔ、ＳＯＵＴｂは、電源電圧ＶDDの値にクランプされる。
【００２５】
トランスファートランジスタＴＲ６、ＴＲ９およびトランジスタＴＲ１０のゲートにはセンスアンプイネーブル信号ＳＥＮが入力される。
【００２６】
―センスアンプの動作と傾き―
（ａ）まず、読み出し用ビット線対ＲＢＬｔ、ＲＢＬｂは、例えば電源電圧ＶDDにプリチャージ済であるとする。
【００２７】
（ｂ）時刻０から時刻ｔｘ１の間は、クロック信号ＣＬＫ１はローレベル、センスアンプイネーブル信号ＳＥＮもローレベルであることから、トランジスタＴＲ４、ＴＲ５、ＴＲ６、ＴＲ７はＯＮ状態、トランジスタＴＲ１０はＯＦＦ状態にある。したがって、センスアンプ出力ＳＯＵＴｔ、ＳＯＵＴｂは、読み出し用ビット線対ＲＢＬｔ、ＲＢＬｂと同じ電源電圧ＶDDのレベルになる。
【００２８】
（ｃ）次に、時刻ｔｘ１になったとき、読み出し用ワード線ＲＷＬの電位レベルがハイレベルになり、図示しないメモリセルの読み出し動作が開始される。そのため、読み出し用ビット線ＲＢＬｔまたはＲＢＬｂのどちらかの電位が下がり始める。今回は、読み出し用ビット線ＲＢＬｔが放電され電位が下がるとする。
【００２９】
また、時刻ｔｘ１になったとき、クロック信号ＣＬＫ１もハイレベルになり、トランジスタＴＲ４、ＴＲ５はＯＦＦ状態になり、センスアンプ出力ＳＯＵＴｔ、ＳＯＵＴｂは、読み出し用ビット線対ＲＢＬｔ、ＲＢＬｂの電位レベルに追随する。
【００３０】
（ｄ）次に、時刻ｔｘ２になりセンスアンプ出力ＳＯＵＴｔ、ＳＯＵＴｂの電位差ΔＶdiffが十分つき、センスアンプイネーブル信号ＳＥＮがイネーブル（ハイレベル）になり、トランジスタＴＲ１０はＯＮ状態になる。それにより、トランジスタＴＲ８、ＴＲ９もそれぞれターンオンを開始する。しかしながら、センスアンプ出力ＳＯＵＴｔよりもセンスアンプ出力ＳＯＵＴｂの電位の方がΔＶdiff高いので、その分トランジスタＴＲ８の方が早くＯＮになる。これによりＧＮＤに引っ張られてセンスアンプ出力ＳＯＵＴｔの電位が急速に落下する。
【００３１】
センスアンプ出力ＳＯＵＴｂ側のトランジスタＴＲ９もＯＮになるが、トランジスタＴＲ８よりはＯＮになるのが遅い。したがって、矢印Ｐで示されるように、一瞬電位が下がる。しかし、センスアンプ出力ＳＯＵＴｔが急速にＧＮＤに近づくのでトランジスタＴＲ９はすぐＯＦＦになり、それ以上は下がらない。
【００３２】
また、センスアンプ出力ＳＯＵＴｔの電位が下がることでトランジスタＴＲ３がＯＮする。これにより、センスアンプ出力ＳＯＵＴｂは電源電圧ＶDDにチャージされるのですぐに電位が電源電圧ＶDDに回復する。
【００３３】
（ｅ）このようにして初期電位差ΔＶdiffが増幅され、センスアンプ出力ＳＯＵＴｂは
ハイレベルＨ出力、センスアンプ出力ＳＯＵＴｔはローレベルＬ出力となる。
【００３４】
前述の動作より、センスアンプ出力ＳＯＵＴｔとセンスアンプ出力ＳＯＵＴｂに初期の電位差がなければセンスアンプによる増幅は起きない。オープン不良を検出可能である。
【００３５】
しかし、トランジスタＴＲ８、ＴＲ９の閾値が均一でなく、例えばトランジスタＴＲ８の方がＯＮしやすい場合、初期の電位差があることと同じような動作になってしまう。先にトランジスタＴＲ８がＯＮになるため、増幅動作が起きる。このため、本来オープン不良で電位差がないはずなのにセンスアンプの出力としては、センスアンプ出力ＳＯＵＴｔがローレベルＬ、センスアンプ出力ＳＯＵＴｂがハイレベルＨというように正常なものと同じ結果を得てしまい、検出することが困難となる。
【００３６】
また、トランジスタの閾値のばらつきの他にも、配線抵抗や、ビット線の容量差等から、本来はセンスアンプに増幅動作を起こしてはならないにも関わらず、センスアンプが増幅を行ってしまうことがある。このような意図しない増幅を行うようなセンスアンプの動作のばらつきを総称してセンスアンプの傾きとする。ここでは、ラッチ式センスアンプの一例について説明したが、他の動作方式のセンスアンプについてもセンスアンプの傾きは存在する。
【００３７】
入出力回路１４は、書き込み用ビット線対ＷＢＬｔ、ＷＢＬｂ及び読み出し用ビット線対ＲＢＬｔ、ＲＢＬｂに接続され、２ポートメモリセル２にデータを書き込み、読み出す。
【００３８】
書き込み用制御回路１２は、書き込み用ワード線ドライバ１８及び入出力回路１４に接続され、２ポートメモリセル２へのデータ書き込みを制御する。
【００３９】
読み出し用制御回路１６は、読み出し用ワード線ドライバ２２及び入出力回路１４に接続され、２ポートメモリセル２からのデータ読み出しを制御する。
【００４０】
（２ポートメモリセルの構成）
実施の形態に係る半導体記憶装置１０に適用可能な２ポートメモリセル（ＭＣ）２の回路構成は、図２（ａ）に示すように表される。また、２ポートメモリセル２とその一般的なプリチャージ回路２４Ａの回路構成は、図２（ｂ）に示すように表される。
【００４１】
電源電圧ＶDDと接地電位ＶSSとの間にそれぞれ２個のＭＯＳＦＥＴ（ＰＵ１、ＰＤ１とＰＵ２、ＰＤ２）で構成された２個のインバータが、互いの出力を他方の入力に接続されて、記憶素子構成している。その記憶素子の２個の記憶ノードにそれぞれ２個ずつのトランスファーゲートＰＧ１、ＰＧ２、ＰＧ１ｂ、ＰＧ２ｂが接続されている。一方の書き込み専用ポートに対応する書き込み用ワード線ＷＷＬと書き込み用ビット線ＷＢＬｔ、ＷＢＬｂ、及び、他方の読み出し専用ポートに対応する読み出し用ワード線ＲＷＬと読み出し用ビット線ＲＢＬｔ、ＲＢＬｂが配線されている。
【００４２】
書き込み用ワード線ＷＷＬはトランスファーゲートＰＧ１とＰＧ１ｂのゲート端子に接続され、活性化されるとメモリセル２の記憶ノードを、書き込み用ビット線ＷＢＬｔ、ＷＢＬｂに電気的に接続し、読み出し用ワード線ＲＷＬはトランスファーゲートＰＧ２とＰＧ２ｂのゲート端子に接続され、活性化されるとメモリセル２の記憶ノードを、読み出し用ビット線ＲＢＬｔ、ＲＢＬｂに電気的に接続する。
【００４３】
一般的なプリチャージ回路２４Ａは、例えば、図２（ｂ）に示すように、ｐＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３から構成される。ｐＭＯＳＦＥＴＱ１、Ｑ２の一方の端子は電源電圧ＶDDに接続され、他方の端子はそれぞれ相補的なビット線ＲＢＬｔ、ＲＢＬｂに接続される。ｐＭＯＳＦＥＴＱ３の主端子は、ビット線ＲＢＬｔ、ＲＢＬｂ間に接続される。結果として、プリチャージイネーブル信号ＰＲＥｎがローレベルＬになると、相補的なビット線ＲＢＬｔ、ＲＢＬｂはともにハイレベルＨになり、プリチャージされる。
【００４４】
２ポートメモリセルにおいて、正常動作時におけるビット線ＲＢＬｔ、ＲＢＬｂの動作波形例は、図３（ａ）に示すように表され、正常動作時におけるセンスアンプ出力ＳＯＵＴｔ、ＳＯＵＴｂの動作波形例は、図３（ｂ）に示すように表される。ここで、センスアンプ出力ＳＯＵＴｔ、ＳＯＵＴｂは、ビット線ＲＢＬｔ、ＲＢＬｂに接続されたセンスアンプ回路２８（図６参照）の出力であり、ビット線ＲＢＬｔ、ＲＢＬｂの差電位Ｖdiffを増幅した後の出力を表す。尚、図３（ａ）において、ビット線ＲＢＬｔ、ＲＢＬｂの電位をＲＢＬｔ、ＲＢＬｂで表している。図３（ｂ）において、ワード線ＲＷＬの電位をＲＷＬで表している。以下同様である。
【００４５】
ワード線ＲＷＬが選択され、時間の経過とともに、ビット線ＲＢＬｔ、ＲＢＬｂの差電圧が広がり（ＲＢＬｂ＞ＲＢＬｔ）、時刻ｔ１において、センスアンプイネーブル信号ＳＥＮがハイレベルＨになると、ビット線ＲＢＬｔ、ＲＢＬｂの差電位Ｖdiffがセンスアンプ回路２８によって増幅される。センスアンプ出力ＳＯＵＴｔ、ＳＯＵＴｂの差電位ＳＶdiffは、センスアンプ回路２８のラッチアップ動作によりセンスアンプ出力ＳＯＵＴｂはハイレベルＨ、センスアンプ出力ＳＯＵＴｔはローレベルＬとなる。この場合、センスアンプ出力ＳＯＵＴｔはローレベルＬとなるため、２ポートメモリセルは正常動作となる。
【００４６】
２ポートメモリセルにおいて、オープン不良に伴う誤動作時におけるビット線ＲＢＬｔ、ＲＢＬｂの動作波形例は、図４（ａ）に示すように表され、オープン不良に伴う誤動作時におけるセンスアンプ出力ＳＯＵＴｔ、ＳＯＵＴｂの動作波形例は、図４（ｂ）に示すように表される。
【００４７】
ワード線ＲＷＬが選択され、時間の経過とともに、ビット線ＲＢＬｔ、ＲＢＬｂの差電圧が広がらない状態（ＲＢＬｂ＝ＲＢＬｔ）であっても、時刻ｔ１において、センスアンプイネーブル信号ＳＥＮがハイレベルＨになると、センスアンプ回路２８の傾きによってセンスアンプ出力ＳＯＵＴｂはハイレベルＨ、センスアンプ出力ＳＯＵＴｔはローレベルＬとなることがある。この場合、センスアンプ出力ＳＯＵＴｔはローレベルＬとなるため、２ポートメモリセルは誤動作しているにもかかわらず正常品（パス）と判断される。このような誤動作は、例えば、図２（ａ）の２ポートメモリセル２の回路においてトランスファーゲートＰＧ２ｂのノードＡにおいてオープン不良の場合にセンスアンプ回路２８の傾きによって起き得る。
【００４８】
ビット線とメモリセルの内部ノードが繋がっていない場合、通常の１ポートＳＲＡＭでは書き込み動作ができなくなり不良となる。しかしながら、２ポートＳＲＡＭでは読み出し専用ポートが存在するため、図４（ｂ）のような状態でもパス品として判断されてしまう。
【００４９】
実施の形態に係る半導体記憶装置に適用可能な２ポートメモリセルにおいて、正常品と判断される動作時におけるセンスアンプ出力ＳＯＵＴｔ、ＳＯＵＴｂの動作波形例は、図５（ａ）に示すように表され、オープン不良に伴う不良品と判断されるセンスアンプ出力ＳＯＵＴｔ、ＳＯＵＴｂの動作波形例は、図５（ｂ）に示すように表される。
【００５０】
ワード線ＲＷＬが選択され、ビット線ＲＢＬｔ、ＲＢＬｂの差電圧（ＲＢＬｂ＞ＲＢＬｔ）が広がり、時刻ｔ１＋ＴＤにおいて、センスアンプイネーブル信号ＳＥＮがハイレベルＨになると、ビット線ＲＢＬｔ、ＲＢＬｂの差電圧Ｖdiffがセンスアンプ回路２８によって増幅される。
【００５１】
ここで、図５（ａ）に示すように、センスアンプ出力ＳＯＵＴｔ、ＳＯＵＴｂの差電圧ＳＶdiffは、センスアンプ回路２８により増幅される。これより、センスアンプ出力ＳＯＵＴｂはハイレベルＨ、センスアンプ出力ＳＯＵＴｔはローレベルＬとなる。この場合、センスアンプ出力ＳＯＵＴｔｂはローレベルＬとなるため、２ポートメモリセルは良品（パス）と判断される。
【００５２】
一方、図５（ｂ）に示すように、センスアンプ出力ＳＯＵＴｔ、ＳＯＵＴｂの差電位ＳＶdiffは、センスアンプ回路２８により増幅される。これより、センスアンプ出力ＳＯＵＴｂはローレベルＬ、センスアンプ出力ＳＯＵＴｔはハイレベルＨとなる。この場合、センスアンプ出力ＳＯＵＴｔｂはハイレベルＨとなるため、２ポートメモリセルは不良品（オープン不良有り）と判断される。
【００５３】
ここで、遅延時間ＴＤは、センスアンプイネーブル信号ＳＥＮを遅延させて、センスアンプ回路２８の動作を遅延させる遅延時間を表す。遅延時間ＴＤは、ビット線ＲＢＬｔ、ＲＢＬｂの差電圧が閾値Ｖdiff以上となる時間で決定される。この時、センスアンプ出力ＳＯＵＴｔ、ＳＯＵＴｂの差電圧は、ＳＶdiffで表される。遅延時間ＴＤは、遅延回路４０（図９参照）により生成される。
【００５４】
実施の形態に係る半導体記憶装置に適用可能な２ポートメモリセルにおいては、読み出しデータのビット線のプリチャージレベルに対して、読み出しデータの逆のビット線のプリチャージレベルを下げることによって、センスアンプ回路が傾いていたとしても不良品（オープン不良有り）として判断され、誤動作を回避することができる。また、センスアンプイネーブル信号ＳＥＮのタイミングは、通常よりも充分遅くした遅延時間ＴＤのタイミングで読み出しを行うことで、通常のデータは正しく読み出される。
【００５５】
（入出力回路）
実施の形態に係る半導体記憶装置１０に適用可能な入出力回路１４は、図６に示すように、プリチャージ回路２４0、２４1、…と、ビット線用のカラムセレクト回路２６Ｂと、ワード線用のカラムセレクト回路２６Ｗと、センスアンプ回路２８と、ライトアンプ回路３０と、バッファ３２ｔ、３２ｂ及びバッファ３４ｔ、３４ｂとを備える。
【００５６】
プリチャージ回路２４0、２４1、…は、複数のビット線対ＲＢＬｔ［０］、ＲＢＬｂ［０］、ＲＢＬｔ［１］、ＲＢＬｂ［１］、…に接続され、プリチャージイネーブル信号ＰＲＥにより駆動される。
【００５７】
ビット線用のカラムセレクト回路２６Ｂは、プリチャージ回路２４0、２４1、…と接続され、カラムセレクト信号ＣＳＥにより駆動される。
【００５８】
ワード線用のカラムセレクト回路２６Ｗは、複数のワード線対ＷＢＬｔ［０］、ＷＢＬｂ［０］、ＷＢＬｔ［１］、ＷＢＬｂ［１］、…及びカラムセレクト回路２６Ｂと接続され、カラムセレクト信号ＣＳＥにより駆動される。
【００５９】
センスアンプ回路２８は、ビット線用のカラムセレクト回路２６Ｂに接続され、センスアンプイネーブル信号ＳＥＮによって駆動される。
【００６０】
ライトアンプ回路３０は、カラムセレクト回路２６Ｗと接続され、書き込みイネーブル信号ＷＥＮによって駆動される。
【００６１】
バッファ３２ｔ、３２ｂは、センスアンプ回路２８のセンスアンプ出力ＳＯＵＴｔ、ＳＯＵＴｂにより駆動される。バッファ３２ｔ、３２ｂの出力が、入出力回路１４の出力信号Ｏ［０］となる。
【００６２】
バッファ３４ｔ、３４ｂは、ライトアンプ回路３０と接続される。バッファ３４ｔ、３４ｂの入力が、入出力回路１４の入力信号Ｉ［０］となる。
【００６３】
（プリチャージ回路＿図７）
実施の形態に係る半導体記憶装置１０は、図７に示すように、メモリセル２と、読み出し用ワード線ＲＷＬにより選択され、データ読み出しのみを行う読み出し専用ポートと、テスト時にビット線ＲＢＬｔ、ＲＢＬｂのそれぞれに異なる電位をプリチャージ可能なプリチャージ回路２４とを備える。
【００６４】
実施の形態に係る半導体記憶装置１０に適用可能なプリチャージ回路２４は、ビット線の一方に電源レベルを供給するｐＭＯＳＦＥＴＱ０ｎ、Ｑ１ｎと、ビット線のもう一方に電源からの閾値落ちしたレベルを供給するｎＭＯＳＦＥＴＱ０ｐ、Ｑ１ｐとを備え、テスト時にはセンスアンプ回路２８の動作タイミングを遅くする機能を有する。
【００６５】
プリチャージ回路２４は、図７に示すように、プリチャージ回路２４Ａと、ビット線ＲＢＬｔ用のプリチャージ回路２４Ｔと、ビット線ＲＢＬｂ用のプリチャージ回路２４Ｂとを備える。ここで、プリチャージ回路２４は、図６に示されるプリチャージ回路２４1、２４2、…に適用可能である。
【００６６】
プリチャージ回路２４Ａは、図２（ｂ）と同様に、ｐＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３から構成される。ｐＭＯＳＦＥＴＱ１、Ｑ２の一方の端子は電源電圧ＶDDに接続され、他方の端子はそれぞれ相補的なビット線ＲＢＬｔ、ＲＢＬｂに接続される。ｐＭＯＳＦＥＴＱ３の主端子は、ビット線ＲＢＬｔ、ＲＢＬｂ間に接続される。プリチャージイネーブル信号ＰＲＥｎがローレベルＬになると、相補的なビット線ＲＢＬｔ、ＲＢＬｂはともにハイレベルＨになり、プリチャージされる。
【００６７】
プリチャージ回路２４Ｔは、図７に示すように、主端子の一方を電源電圧ＶDD、主端子の他方をビット線ＲＢＬｔに接続されるｎＭＯＳＦＥＴＱ１ｐと、ｎＭＯＳＦＥＴＱ１ｐと並列接続され、主端子の一方を電源電圧ＶDD、主端子の他方をビット線ＲＢＬｔに接続されるｐＭＯＳＦＥＴＱ０ｎとを備える。
【００６８】
プリチャージ回路２４Ｂは、図７に示すように、主端子の一方を電源電圧ＶDD、主端子の他方をビット線ＲＢＬｂに接続されるｎＭＯＳＦＥＴＱ０ｐと、ｎＭＯＳＦＥＴＱ０ｐと並列接続され、主端子の一方を電源電圧ＶDD、主端子の他方をビット線ＲＢＬｂに接続されるｐＭＯＳＦＥＴＱ１ｎとを備える。
【００６９】
プリチャージイネーブル信号ＰＲＥｎ、プリチャージゲート信号ＴＰＲＥ１ｐ、ＴＰＲＥ１ｎ、ＴＰＲＥ０ｐ、ＴＰＲＥ０ｎの添字のｎ、ｐの意味は、以下の通りである。すなわち、Ｌレベルで有効になる信号には ｎ、Ｈレベルで有効になる信号にはｐを添えている。ＴＰＲＥ１は、データ“１”テスト用プリチャージゲート信号、ＴＰＲＥ０はデータ“０”テスト用プリチャージゲート信号を示す。
【００７０】
（プリチャージ動作_図８）
図８（ａ）に示すように、プリチャージイネーブル信号ＰＲＥｎをローレベルＬにすると、相補的なビット線ＲＢＬｔ、ＲＢＬｂは、それぞれハイレベルＨにプリチャージされる。
【００７１】
次に、データ“０”の読み出しテスト動作のためのプリチャージを行う。すなわち、図８（ｂ）に示すように、ｐＭＯＳＦＥＴＱ０ｎに対するプリチャージゲート信号ＴＰＲＥ０ｎをローレベルＬ、ｎＭＯＳＦＥＴＱ０ｐに対するプリチャージゲート信号ＴＰＲＥ０ｐをハイレベルＨにすると、ビット線ＲＢＬｔはハイレベルＨ、ビット線ＲＢＬｂはハイレベルＨ−Ｖｔにプリチャージされる。ここで、ＶｔはｎＭＯＳＦＥＴＱ０ｐの閾値電圧である。すなわち、ビット線ＲＢＬｔをハイレベルＨ、ビット線ＲＢＬｂをハイレベルＨから閾値電圧Ｖｔだけ低下した電位レベルにプリチャージすることで、データ“０”の読み出しテスト動作を実行可能である。
【００７２】
プリチャージ回路２４は、読み出し用ビット線対の内、読み出しデータ“０”のビット線ＲＢＬｔのプリチャージレベルに対して、ビット線ＲＢＬｔと相補関係のビット線ＲＢＬｂのプリチャージレベルを下げることができる。
【００７３】
実施の形態に係る半導体記憶装置に適用可能な２ポートメモリセルにおいては、読み出しデータ“０”のビット線ＲＢＬｔ１のプリチャージレベルに対して、読み出しデータの逆のビット線ＲＢＬｂのプリチャージレベルを下げることによって、センスアンプ回路２８が傾いていたとしてもデータ“０”の読み出しテスト動作時、不良品（オープン不良有り）として判断される。
【００７４】
次に、データ“１”の読み出しテスト動作のためのプリチャージを行う。すなわち、図８（ｃ）に示すように、ｎＭＯＳＦＥＴＱ１ｐに対するプリチャージゲート信号ＴＰＲＥ１ｐをハイレベルＨ、ｐＭＯＳＦＥＴＱ１ｎに対するプリチャージゲート信号ＴＰＲＥ１ｎをローレベルＬにすると、ビット線ＲＢＬｔはハイレベルＨ−Ｖｔ、ビット線ＲＢＬｂはハイレベルＨにプリチャージされる。ここで、ＶｔはｎＭＯＳＦＥＴＱ１ｐの閾値電圧である。すなわち、ビット線ＲＢＬｔをハイレベルＨから閾値電圧Ｖｔだけ低下した電位レベルＨ−Ｖｔ、ビット線ＲＢＬｂをハイレベルＨにプリチャージすることで、データ“１”の読み出しテスト動作を実行可能である。
【００７５】
プリチャージ回路２４は、読み出し用ビット線対の内、読み出しデータ“１”のビット線ＲＢＬｂのプリチャージレベルに対して、ビット線ＲＢＬｂと相補関係のビット線ＲＢＬｔのプリチャージレベルを下げることができる。
【００７６】
実施の形態に係る半導体記憶装置に適用可能な２ポートメモリセルにおいては、読み出しデータ“１”のビット線ＲＢＬｂのプリチャージレベルに対して、読み出しデータの逆のビット線ＲＢＬｔのプリチャージレベルを下げることによって、センスアンプ回路２８が傾いていたとしてもデータ“１”の読み出しテスト動作時、不良品（オープン不良有り）として判断される。
【００７７】
（読み出し用制御回路）
実施の形態に係る半導体記憶装置１０に適用可能な読み出し用制御回路１６は、図９（ａ）に示すように、プリチャージ信号生成回路３６と、内部クロック生成回路３８と、遅延回路４０と、セレクタ４２とを備える。
【００７８】
内部クロック生成回路３８は、外部のクロック信号ＣＬＫにより駆動され、内部プリチャージイネーブル信号ｉＰＲＥｎ及び内部センスアンプイネーブル信号ｉＳＥＮを出力する。内部プリチャージイネーブル信号ｉＰＲＥｎは、プリチャージ信号生成回路３６に供給され、プリチャージ信号生成回路３６を駆動する。
【００７９】
また、プリチャージ信号生成回路３６には、テスト信号ＴＥＳＴ及びテストデータ信号ＴＤＡＴＡが供給され、プリチャージイネーブル信号ＰＲＥｎと、プリチャージゲート信号ＴＰＲＥ０ｎ、ＴＰＲＥ０ｐ、ＴＰＲＥ１ｐ、ＴＰＲＥ１ｎを出力する。
【００８０】
また、内部センスアンプイネーブル信号ｉＳＥＮは、セレクタ４２の０入力に接続されると共に、遅延回路４０を介して、セレクタ４２の１入力に接続される。セレクタ４２の０入力、１入力は、テスト信号ＴＥＳＴにより選択される。結果として、セレクタ４２の出力からセンスアンプイネーブル信号ＳＥＮが出力される。
【００８１】
また、遅延回路４０は、図９（ｂ）に示すように、複数のインバータ６４1、６４2、６４3、…、６４nの直列回路によって形成可能である。この遅延回路４０により、図５（ａ）の波形で示すように、センスアンプイネーブルＳＥＮのタイミングを遅延時間ＴＤだけ遅延させることができる。
【００８２】
（プリチャージ信号生成回路）
実施の形態に係る半導体記憶装置１０において、プリチャージ信号生成回路３６の回路構成は、図１０に示すように表され、プリチャージ信号生成回路３６の動作波形は、図１１に示すように表される。図１１には、センスアンプイネーブル信号ＳＥＮも示されている。図１１において、時刻ｔｍ０〜時刻ｔｍ１は、通常動作期間を表し、時刻ｔｍ１〜時刻ｔｍ２は、データ“０”テスト期間を表し、時刻ｔｍ２〜時刻ｔｍ３は、データ“１”テスト期間を表す。
【００８３】
テスト信号ＴＥＳＴは、通常動作（ＮＯＲＭＡＬ）では、ローレベルＬ、データ“０”テスト、データ“１”テストでは、ハイレベルＨとなる。
【００８４】
テストデータ信号ＴＤＡＴＡは、通常動作では、ハイレベルＨ若しくはローレベルＬのいずれにあっても良いが、データ“０”テストでは、ローレベルＬ、データ“１”テストでは、ハイレベルＨとなる。
【００８５】
プリチャージイネーブル信号ＰＲＥｎは、セレクタ４４の出力から得られる。プリチャージイネーブル信号ＰＲＥｎは、通常動作では、クロック信号ＣＬＫに同期した出力となる。セレクタ４４の０入力には、内部プリチャージイネーブル信号ｉＰＲＥｎが入力される。セレクタ４４の１入力には、Ｈレベル信号が入力される。テスト信号ＴＥＳＴがＨレベルとなり、セレクタ４４が選択されると、データ“０”テスト時及びデータ“１”テスト時には、プリチャージイネーブル信号ＰＲＥｎは、いずれもＨレベルとなる。
【００８６】
プリチャージゲート信号ＴＰＲＥ１ｎは、セレクタ４６の出力から得られ、プリチャージゲート信号ＰＲＥ１ｐは、セレクタ４６の出力をインバータ５６により反転した出力として得られる。セレクタ４６の１入力には、内部プリチャージイネーブル信号ｉＰＲＥｎが入力され、セレクタ４６の０入力には、Ｈレベル信号が入力される。テスト信号ＴＥＳＴとテストデータ信号ＴＤＡＴＡとを入力したアンドゲート５０の出力は、セレクタ４６に入力され、セレクタ４６を選択する。
【００８７】
プリチャージゲート信号ＴＰＲＥ０ｎは、セレクタ４８の出力から得られ、プリチャージゲート信号ＴＰＲＥ０ｐは、セレクタ４８の出力をインバータ５８により反転した出力として得られる。セレクタ４８の１入力には、内部プリチャージイネーブル信号ｉＰＲＥｎが入力され、セレクタ４８の０入力には、Ｈレベル信号が入力される。テスト信号ＴＥＳＴとテストデータ信号ＴＤＡＴＡのインバータ５４の出力信号とを入力したアンドゲート５２の出力は、セレクタ４８に入力され、セレクタ４８を選択する。
【００８８】
（通常動作）
図１１に示すように、時刻ｔｍ０〜時刻ｔｍ１の間の通常動作では、プリチャージゲート信号ＴＰＲＥ０ｎはハイレベルＨ、プリチャージゲート信号ＴＰＲＥ０ｐはローレベルＬ、プリチャージゲート信号ＴＰＲＥ１ｎはハイレベルＨ、プリチャージゲート信号ＰＲＥ１ｐはローレベルＬとなり、図７のプリチャージ回路２４Ｔ、２４Ｂは、動作せず、通常のメモリ動作が実行される。時刻ｔｐは、通常動作におけるプリチャージイネーブル信号ＰＲＥｎの立ち上がりのタイミングを示す。時刻ｔｐからセンスアンプイネーブル信号ＳＥＮがハイレベルになるまでの時間Ｔ１が、図１１に示すように、通常動作におけるセンスアンプ読み出しの遅延時間となる。
【００８９】
（データ“０”テスト動作）
図１１に示すように、時刻ｔｍ１〜時刻ｔｍ２の間のデータ“０”テスト動作では、プリチャージゲート信号ＴＰＲＥ０ｎをローレベルＬ、プリチャージゲート信号ＴＰＲＥ０ｐをハイレベルＨとすることで、図７のプリチャージ回路２４Ｔ、２４Ｂは、データ“０”テスト動作を実行する。結果として、ビット線ＲＢＬｔはハイレベルＨ、ビット線ＲＢＬｂはハイレベルＨ−Ｖｔとなる。図１１に示すように、時刻ｔｐ０は、データ“０”テスト動作におけるプリチャージゲート信号ＴＰＲＥ０ｎの立ち上がりのタイミングを示し、同時にプリチャージゲート信号ＴＰＲＥ０ｐの立ち下がりのタイミングを示す。時刻ｔｐ０からセンスアンプイネーブル信号ＳＥＮがハイレベルになるまでの時間Ｔ１＋ＴＤが、データ“０”テストモードにおけるセンスアンプ読み出しの遅延時間となる。
【００９０】
次に、所定のパルス期間、プリチャージゲート信号ＴＰＲＥ０ｎをハイレベルＨ、プリチャージゲート信号ＴＰＲＥ０ｐをローレベルＬとすることで、正常なメモリ動作を実行し、再びプリチャージゲート信号ＴＰＲＥ０ｎをローレベルＬ、プリチャージゲート信号ＴＰＲＥ０ｐをハイレベルＨとする。一方、プリチャージゲート信号ＴＰＲＥ１ｎはハイレベルＨ、プリチャージゲート信号ＰＲＥ１ｐはローレベルＬを維持し、ｎＭＯＳＦＥＴＱ１ｐ、ｐＭＯＳＦＥＴＱ１ｎはオフ状態である。
【００９１】
（データ“１”テスト動作）
図１１に示すように、時刻ｔｍ２〜時刻ｔｍ３の間のデータ“１”テスト動作では、プリチャージゲート信号ＴＰＲＥ１ｎをローレベルＬ、プリチャージゲート信号ＴＰＲＥ１ｐをハイレベルＨとすることで、図７のプリチャージ回路２４Ｔ、２４Ｂは、データ“１”テスト動作を実行する。結果として、ビット線ＲＢＬｔはハイレベルＨ−Ｖｔ、ビット線ＲＢＬｂはハイレベルＨとなる。図１１に示すように、時刻ｔｐ１は、データ“１”テスト動作におけるプリチャージゲート信号ＴＰＲＥ１ｎの立ち上がりのタイミングを示し、同時にプリチャージゲート信号ＴＰＲＥ１ｐの立ち下がりのタイミングを示す。時刻ｔｐ１からセンスアンプイネーブル信号ＳＥＮがハイレベルになるまでの時間Ｔ１＋ＴＤが、データ“１”テストモードにおけるセンスアンプ読み出しの遅延時間となる。
【００９２】
次に、所定のパルス期間、プリチャージゲート信号ＴＰＲＥ１ｎをハイレベルＨ、プリチャージゲート信号ＴＰＲＥ１ｐをローレベルＬとすることで、正常なメモリ動作を実行し、再びプリチャージゲート信号ＴＰＲＥ１ｎをローレベルＬ、プリチャージゲート信号ＴＰＲＥ１ｐをハイレベルＨとする。一方、プリチャージゲート信号ＴＰＲＥ０ｎはハイレベルＨ、プリチャージゲート信号ＰＲＥ０ｐはローレベルＬを維持し、ｐＭＯＳＦＥＴＱ０ｎ、ｐＭＯＳＦＥＴＱ０ｐはオフ状態である。
【００９３】
（プリチャージ回路＿図１２）
実施の形態に係る半導体記憶装置１０は、図１２に示すように、メモリセル２と、読み出し用ワード線ＲＷＬにより選択され、データ読み出しのみを行う読み出し専用ポートと、テスト時にビット線ＲＢＬｔ、ＲＢＬｂのそれぞれに異なる電位をプリチャージ可能なプリチャージ回路２４Ｒとを備える。
【００９４】
実施の形態に係る半導体記憶装置１０に適用可能なプリチャージ回路２４Ｒは、ビット線の一方に電源レベルを供給するｐＭＯＳＦＥＴＱ０ｎ、Ｑ１ｎと、ビット線のもう一方に電源から抵抗分割されたレベルを供給するｐＭＯＳＦＥＴＱ０ｐ、Ｑ１ｐとを備え、テスト時にはセンスアンプ回路２８の動作タイミングを遅くする機能を有する。
【００９５】
プリチャージ回路２４Ｒは、図１２に示すように、プリチャージ回路２４ＲＡと、ビット線ＲＢＬｔ用のプリチャージ回路２４ＲＴと、ビット線ＲＢＬｂ用のプリチャージ回路２４ＲＢとを備える。ここで、プリチャージ回路２４Ｒは、図６に示されるプリチャージ回路２４0、２４1、…に適用可能である。
【００９６】
プリチャージ回路２４ＲＡは、図２（ｂ）と同様に、ｐＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３から構成される。ｐＭＯＳＦＥＴＱ１、Ｑ２の一方の端子は電源電圧ＶDDに接続され、他方の端子はそれぞれ相補的なビット線ＲＢＬｔ、ＲＢＬｂに接続される。ｐＭＯＳＦＥＴＱ３の主端子は、ビット線ＲＢＬｔ、ＲＢＬｂ間に接続される。結果として、プリチャージイネーブル信号ＰＲＥｎがローレベルＬになると、相補的なビット線ＲＢＬｔ、ＲＢＬｂはともにハイレベルＨになり、プリチャージされる。
【００９７】
プリチャージ回路２４ＲＴは、図１２に示すように、主端子の一方に、電源電圧ＶDDを抵抗Ｒ１、Ｒ２により分圧した電位レベルを供給し、主端子の他方がビット線ＲＢＬｔに接続されるｐＭＯＳＦＥＴＱ１ｐと、主端子の一方に、電源電圧ＶDDを供給し、主端子の他方がビット線ＲＢＬｔに接続されるｐＭＯＳＦＥＴＱ０ｎとを備える。
【００９８】
プリチャージ回路２４ＲＢは、図１２に示すように、主端子の一方に、電源電圧ＶDDを抵抗Ｒ１、Ｒ２により分圧した電位レベルを供給し、主端子の他方がビット線ＲＢＬｂに接続されるｐＭＯＳＦＥＴＱ０ｐと、主端子の一方に、電源電圧ＶDDを供給し、主端子の他方がビット線ＲＢＬｂに接続されるｐＭＯＳＦＥＴＱ１ｎとを備える。
【００９９】
（プリチャージ動作_図１３）
図１３（ａ）に示すように、プリチャージイネーブル信号ＰＲＥｎをローレベルＬにすると、相補的なビット線ＲＢＬｔ、ＲＢＬｂは、それぞれハイレベルＨにプリチャージされる。
【０１００】
次に、データ“０”の読み出しテスト動作のためのプリチャージを行う。すなわち、図１３（ｂ）に示すように、ｐＭＯＳＦＥＴＱ０ｎに対するプリチャージゲート信号ＴＰＲＥ０ｎをローレベルＬ、ｐＭＯＳＦＥＴＱ０ｐに対するプリチャージゲート信号ＴＰＲＥ０ｐをハイレベルＨにすると、ビット線ＲＢＬｔはハイレベルＨ、ビット線ＲＢＬｂはハイレベルａＨ（＜Ｈ）にプリチャージされる。ここで、ａは抵抗分割比の値Ｒ２／（Ｒ１＋Ｒ２）に等しい。すなわち、ビット線ＲＢＬｔをハイレベルＨ、ビット線ＲＢＬｂをハイレベルＨから抵抗分割比ａにより分圧した電位レベルａＶDDにプリチャージすることで、データ“０”の読み出しテスト動作を実行可能である。
【０１０１】
プリチャージ回路２４Ｒは、読み出し用ビット線対の内、読み出しデータ“０”のビット線ＲＢＬｔのプリチャージレベルに対して、ビット線ＲＢＬｔと相補関係のビット線ＲＢＬｂのプリチャージレベルを下げることができる。
【０１０２】
実施の形態に係る半導体記憶装置に適用可能な２ポートメモリセルにおいては、読み出しデータ“０”のビット線ＲＢＬｔ１のプリチャージレベルに対して、読み出しデータの逆のビット線ＲＢＬｂのプリチャージレベルを下げることによって、センスアンプ回路２８が傾いていたとしてもデータ“０”の読み出しテスト動作時、不良品（オープン不良有り）として判断される。
【０１０３】
次に、データ“１”の読み出しテスト動作のためのプリチャージを行う。すなわち、図１３（ｃ）に示すように、ｐＭＯＳＦＥＴＱ１ｐに対するプリチャージゲート信号ＴＰＲＥ１ｐをハイレベルＨ、ｐＭＯＳＦＥＴＱ１ｎに対するプリチャージゲート信号ＴＰＲＥ１ｎをローレベルＬにすると、ビット線ＲＢＬｔはハイレベルａＨ（＜Ｈ）にプリチャージされ、ビット線ＲＢＬｂはハイレベルＨにプリチャージされる。すなわち、ビット線ＲＢＬｔをハイレベルＨから抵抗分割比ａにより分圧した電位レベルａＶDD、ビット線ＲＢＬｂをハイレベルＨにプリチャージすることで、データ“１”の読み出しテスト動作を実行可能である。
【０１０４】
プリチャージ回路２４Ｒは、読み出し用ビット線対の内、読み出しデータ“１”のビット線ＲＢＬｂのプリチャージレベルに対して、ビット線ＲＢＬｂと相補関係のビット線ＲＢＬｔのプリチャージレベルを下げることができる。
【０１０５】
実施の形態に係る半導体記憶装置に適用可能な２ポートメモリセルにおいては、読み出しデータ“１”のビット線ＲＢＬｂのプリチャージレベルに対して、読み出しデータの逆のビット線ＲＢＬｔのプリチャージレベルを下げることによって、センスアンプ回路２８が傾いていたとしてもデータ“１”の読み出しテスト動作時、不良品（オープン不良有り）として判断される。
【０１０６】
（プリチャージ回路＿図１４）
実施の形態に係る半導体記憶装置１０は、図１４に示すように、メモリセル２と、読み出し用ワード線ＲＷＬにより選択され、データ読み出しのみを行う読み出し専用ポートと、テスト時にビット線ＲＢＬｔ、ＲＢＬｂのそれぞれに異なる電位をプリチャージ可能なプリチャージ回路２４Ｇとを備える。
【０１０７】
実施の形態に係る半導体記憶装置１０に適用可能なプリチャージ回路２４Ｇは、ビット線の一方に電源レベルを供給するｐＭＯＳＦＥＴＱ０ｎ、Ｑ１ｎと、ビット線のもう一方に電源からの閾値落ちしたレベルを供給するｎＭＯＳＦＥＴＱ０ｐ、Ｑ１ｐとを備え、テスト時にはセンスアンプ回路２８の動作タイミングを遅くする機能を有する。
【０１０８】
ここで、プリチャージ回路２４Ｇは、通常時のプリチャージに使用するｐＭＯＳＦＥＴＱ０ｎ、Ｑ１ｎと、テスト時に使用するｐＭＯＳＦＥＴＱ０ｎ、Ｑ１ｎを共有している。
【０１０９】
プリチャージ回路２４Ｇは、図１４に示すように、プリチャージ回路２４ＧＡと、ビット線ＲＢＬｔ用のプリチャージ回路２４ＧＴと、ビット線ＲＢＬｂ用のプリチャージ回路２４ＧＢとを備える。ここで、プリチャージ回路２４Ｇは、図６に示されるプリチャージ回路２４0、２４1、…に適用可能である。
【０１１０】
プリチャージ回路２４ＧＡは、ｐＭＯＳＦＥＴＱ３から構成される。ｐＭＯＳＦＥＴＱ３の主端子は、ビット線ＲＢＬｔ、ＲＢＬｂ間に接続される。プリチャージイネーブル信号ＰＲＥｎがローレベルＬになると、相補的なビット線ＲＢＬｔ、ＲＢＬｂはともにハイレベルＨになり、プリチャージされる。
【０１１１】
プリチャージ回路２４ＧＴは、図１４に示すように、主端子の一方に、電源電圧ＶDDを供給し、主端子の他方がビット線ＲＢＬｔに接続されるｎＭＯＳＦＥＴＱ１ｐと、主端子の一方に、電源電圧ＶDDを供給し、主端子の他方がビット線ＲＢＬｔに接続され、ゲートにプリチャージゲート信号ＴＰＲＥ０ｎとプリチャージイネーブル信号ＰＲＥｎとのアンドゲート６０の出力信号を供給するｐＭＯＳＦＥＴＱ０ｎとを備える。
【０１１２】
プリチャージ回路２４ＧＢは、図１４に示すように、主端子の一方に、電源電圧ＶDDを供給し、主端子の他方がビット線ＲＢＬｂに接続されるｎＭＯＳＦＥＴＱ０ｐと、主端子の一方に、電源電圧ＶDDを供給し、主端子の他方がビット線ＲＢＬｂに接続され、ゲートにプリチャージゲート信号ＴＰＲＥ１ｎとプリチャージイネーブル信号ＰＲＥｎとのアンドゲート６２の出力信号を供給するｐＭＯＳＦＥＴＱ１ｎとを備える。
【０１１３】
（プリチャージ動作＿図１５）
図１５（ａ）に示すように、プリチャージ回路２４ＧＡにおいて、プリチャージイネーブル信号ＰＲＥｎをローレベルＬにすると、相補的なビット線ＲＢＬｔ、ＲＢＬｂは、それぞれハイレベルＨにプリチャージされる。
【０１１４】
次に、データ“０”の読み出しテスト動作のためのプリチャージを行う。ｐＭＯＳＦＥＴＱ０ｎのゲートには、プリチャージゲート信号ＴＰＲＥ０ｎとプリチャージイネーブル信号ＰＲＥｎのアンドゲート６０の出力が入力される。このため、図１５（ｂ）に示すように、ｐＭＯＳＦＥＴＱ０ｎに対するプリチャージゲート信号ＴＰＲＥ０ｎをローレベルＬ、ｎＭＯＳＦＥＴＱ０ｐに対するプリチャージゲート信号ＴＰＲＥ０ｐをハイレベルＨにすると、ビット線ＲＢＬｔはハイレベルＨ、ビット線ＲＢＬｂはハイレベルＨ−Ｖｔにプリチャージされる。ここで、Ｖｔは、ｎＭＯＳＦＥＴＱ０ｐの閾値電圧である。すなわち、ビット線ＲＢＬｔをハイレベルＨ、ビット線ＲＢＬｂをハイレベルＨから閾値電圧Ｖｔだけ低下した電位レベルにプリチャージすることで、データ“０”の読み出しテスト動作を実行可能である。
【０１１５】
プリチャージ回路２４Ｇは、読み出し用ビット線対の内、読み出しデータ“０”のビット線ＲＢＬｔのプリチャージレベルに対して、ビット線ＲＢＬｔと相補関係のビット線ＲＢＬｂのプリチャージレベルを下げることができる。
【０１１６】
実施の形態に係る半導体記憶装置に適用可能な２ポートメモリセルにおいては、読み出しデータ“０”のビット線ＲＢＬｔ１のプリチャージレベルに対して、読み出しデータの逆のビット線ＲＢＬｂのプリチャージレベルを下げることによって、センスアンプ回路２８が傾いていたとしてもデータ“０”の読み出しテスト動作時、不良品（オープン不良有り）として判断される。
【０１１７】
次に、データ“１”の読み出し動作のためのプリチャージを行う。ｐＭＯＳＦＥＴＱ１ｎのゲートには、プリチャージゲート信号ＴＰＲＥ１ｎとプリチャージイネーブル信号ＰＲＥｎのアンドゲート６２の出力が入力される。このため、図１５（ｃ）に示すように、ｐＭＯＳＦＥＴＱ１ｎに対するプリチャージゲート信号ＴＰＲＥ１ｎをローレベルＬ、ｎＭＯＳＦＥＴＱ１ｐに対するプリチャージゲート信号ＴＰＲＥ１ｐをハイレベルＨにすると、ビット線ＲＢＬｔはハイレベルＨ−Ｖｔにプリチャージされ、ビット線ＲＢＬｂはハイレベルＨにプリチャージされる。すなわち、ビット線ＲＢＬｔをハイレベルＨから閾値電圧Ｖｔだけ低下した電位レベルにプリチャージし、ビット線ＲＢＬｂをハイレベルＨにプリチャージすることで、データ“１”の読み出しテスト動作を実行可能である。
【０１１８】
プリチャージ回路２４Ｇは、読み出し用ビット線対の内、読み出しデータ“１”のビット線ＲＢＬｂのプリチャージレベルに対して、ビット線ＲＢＬｂと相補関係のビット線ＲＢＬｔのプリチャージレベルを下げることができる。
【０１１９】
実施の形態に係る半導体記憶装置に適用可能な２ポートメモリセルにおいては、読み出しデータ“１”のビット線ＲＢＬｂのプリチャージレベルに対して、読み出しデータの逆のビット線ＲＢＬｔのプリチャージレベルを下げることによって、センスアンプ回路２８が傾いていたとしてもデータ“１”の読み出しテスト動作時、不良品（オープン不良有り）として判断される。
【０１２０】
（マルチポートメモリセル）
実施の形態に係る半導体記憶装置１０に適用可能なマルチポートメモリセル２Ｍの模式的回路構成例は、図１６に示すように表される。
【０１２１】
実施の形態に係る半導体記憶装置１０に適用可能なマルチポートメモリセル２Ｍは、図１６に示すように、電源電圧ＶDDと接地電位ＶSSとの間にそれぞれ２個のＭＯＳＦＥＴ（ＰＵ１、ＰＤ１とＰＵ２、ＰＤ２）で構成された２個のインバータが、互いの出力を他方の入力に接続されて、記憶素子構成している。その記憶素子の２個の記憶ノードにはそれぞれｋ個ずつのトランスファーゲートＰＧ１、ＰＧ２、…、ＰＧＫ、ＰＧ１ｂ、ＰＧ２ｂ、…、ＰＧＫｂが接続される。トランスファーゲートＰＧ１、ＰＧ２、…、ＰＧＫの他方の主端子は、ビット線ＢＬ１ｔ、ＢＬ２ｔ、…、ＢＬｋｔに接続される。トランスファーゲートＰＧ１ｂ、ＰＧ２ｂ、…、ＰＧＫｂの他方の主端子は、ビット線ＢＬ１ｂ、ＢＬ２ｂ、…、ＢＬｋｂに接続される。ビット線ＢＬ１ｔ、ＢＬ２ｔ、…、ＢＬｋｔとビット線ＢＬ１ｂ、ＢＬ２ｂ、…、ＢＬｋｂは互いに相補関係にある。
【０１２２】
また、トランスファーゲートＰＧ１、ＰＧ２、…、ＰＧＫ及びトランスファーゲートＰＧ１ｂ、ＰＧ２ｂ、…、ＰＧＫｂのゲートは、書き込み用ワード線ＷＷＬ１、ＷＷＬ２、…、ＷＷＬｋ（図１６では、図示省略）及び読み出し用ワード線ＲＷＬ１、ＲＷＬ２、…、ＲＷＬｋに接続される。
【０１２３】
（マルチポートメモリマクロ）
本技術を適用した一実施の形態に係る半導体記憶装置１０であって、マルチポートメモリマクロの模式的全体ブロック構成は、図１７に示すように、メモリセルアレイ２０Ｍと、書き込み用ワード線ＷＷＬ１、ＷＷＬ２、…、ＷＷＬｋ（図１７では、図示省略）と、読み出し用ワード線ＲＷＬ１、ＲＷＬ２、…、ＲＷＬｋと、ビット線対ＢＬ１ｔ、ＢＬ１ｂ、ＢＬ２ｔ、ＢＬ２ｂ、…、ＢＬｋｔ、ＢＬｋｂと、書き込み用ワード線ドライバ１８Ｍと、読み出し用ワード線ドライバ２２Ｍと、入出力回路１４Ｍと、書き込み用制御回路１２Ｍと、読み出し用制御回路１６Ｍとを備える。
【０１２４】
メモリセルアレイ２０Ｍは、マトリックス状に配置された複数のマルチポートメモリセル２Ｍを備える。
【０１２５】
書き込み用ワード線ＷＷＬ１、ＷＷＬ２、…、ＷＷＬｋと、読み出し用ワード線ＲＷＬ１、ＲＷＬ２、…、ＲＷＬｋは、マルチポートメモリセル２Ｍに接続され、マルチポートメモリセル２Ｍを選択する。
【０１２６】
ビット線対ＢＬ１ｔ、ＢＬ１ｂ、ＢＬ２ｔ、ＢＬ２ｂ、…、ＢＬｋｔ、ＢＬｋｂは、マルチポートメモリセル２Ｍに接続され、マルチポートメモリセル２にデータを書き込み／読み出す。
【０１２７】
書き込み用ワード線ドライバ１８Ｍは、書き込み用ワード線ＷＷＬ１、ＷＷＬ２、…、ＷＷＬｋを介して、マルチポートメモリセル２Ｍを駆動する。
【０１２８】
読み出し用ワード線ドライバ２２Ｍは、読み出し用ワード線ＲＷＬ１、ＲＷＬ２、…、ＲＷＬｋを介して、マルチポートメモリセル２Ｍを駆動する。
【０１２９】
入出力回路１４Ｍは、ビット線対ＢＬ１ｔ、ＢＬ１ｂ、ＢＬ２ｔ、ＢＬ２ｂ、…、ＢＬｋｔ、ＢＬｋｂに接続され、メモリセルアレイ２０Ｍにデータを書き込み、読み出す。
【０１３０】
書き込み用制御回路１２Ｍは、書き込み用ワード線ドライバ１８Ｍ及び入出力回路１４Ｍに接続され、メモリセルアレイ２０Ｍへのデータ書き込みを制御する。
【０１３１】
読み出し用制御回路１６Ｍは、読み出し用ワード線ドライバ２２Ｍ及び入出力回路１４Ｍに接続され、メモリセルアレイ２０Ｍからのデータ読み出しを制御する。
【０１３２】
本技術を適用した一実施の形態に係る半導体記憶装置１０であって、マルチポートメモリマクロにおいても入出力回路１４Ｍの構成は、２ポートメモリの場合の図６の構成と同様に構成可能である。また、プリチャージ回路も、図７、図１２、図１４に示された回路構成を同様に構成可能である。また、読み出し用制御回路１６Ｍの構成も図９に示された回路構成を同様に構成可能である。
【０１３３】
実施の形態に係る半導体記憶装置に適用可能なマルチポートメモリセルにおいても、読み出しデータのビット線のプリチャージレベルに対して、読み出しデータの逆のビット線のプリチャージレベルを下げることによって、センスアンプ回路が傾いていたとしても不良品（オープン不良有り）として判断され、誤動作を回避することができる。また、センスアンプイネーブル信号ＳＥＮのタイミングは、通常よりも充分遅くした遅延時間ＴＤのタイミングで読み出しを行うことで、通常のデータは正しく読み出される。
【０１３４】
実施の形態によれば、従来では検出が困難な場合があった不良品を容易に検出できる。このため、高信頼性で品質の高いマルチポートＳＲＡＭマクロを提供することができる。
【０１３５】
（半導体記憶装置の動作方法）
実施の形態に係る半導体記憶装置の動作モードのフローを説明するフローチャートは、図１８に示すように表される。また、実施の形態に係る半導体記憶装置の動作方法を説明するフローチャートは、図１９に示すように表される。
【０１３６】
実施の形態に係る半導体記憶装置の動作モードのフローは、図１８に示すように、通常動作モードを実行するステップＳ１と、データ“０”テストモードを実行するステップＳ２と、データ“１”テストモードを実行するステップＳ３とを有する。ここで、通常動作モードと、データ“０”テストモード、データ“１”テストモードは、それぞれ図１１の通常動作（ＮＯＲＭＡＬ）モード、データ“０”テストモード、データ“１”テストモードに対応している。また、図１８において、データ“０”テストモードを実行するステップＳ２と、データ“１”テストモードを実行するステップＳ３とを入れ替えても良い。
【０１３７】
実施の形態に係る半導体記憶装置の動作方法は、図１９に示すように、通常動作モードにおいて、正しく動作するか否かを検査し、ＮＯであれば、不良品と判定し、ＹＥＳであれば、データ“１”テストモードに移行するステップＳ１１と、データ“０”テストモードにおいて、正しく動作するか否かを検査し、ＮＯであれば、不良品と判定し、ＹＥＳであれば、データ“１”テストモードに移行するステップＳ２１と、データ“１”テストモードにおいて、正しく動作するか否かを検査し、ＮＯであれば、不良品と判定し、ＹＥＳであれば、良品と判断するステップＳ３１とを有する。また、データ“０”テストモードと、データ“１”テストモードを入れ替えて、ステップＳ３１の後にステップＳ２１を実行しても良い。
【０１３８】
実施の形態に係る半導体記憶装置の動作方法は、データ“０”テストモード及びデータ“１”テストモードにおいて、テスト時に、読み出し用ビット線対の内、読み出しデータの第１読み出し用ビット線のプリチャージレベルに対して、第１読み出し用ビット線と相補関係の第２読み出し用ビット線のプリチャージレベルを下げるステップを有する。
【０１３９】
実施の形態に係る半導体記憶装置の動作方法は、更に、前記読み出し用ビット線対の電位差が閾値レベルに到達するまで、センスアンプ回路の駆動を遅延させるステップを有する。
【０１４０】
以上説明したように、実施の形態に係る半導体記憶装置及びその動作方法によれば、読み出しデータの逆のビット線のプリチャージレベルを低い電位に設定するとともに、通常より長い時間をかけて読み出し動作を行うことでオープン不良があった場合にフェイルさせて、検知することができる。このため、高信頼性で品質の高い半導体記憶装置及びその動作方法を提供することができる。
【０１４１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１４２】
２、２Ｍ…メモリセル（ＭＣ）、１０、１０Ｍ…半導体記憶装置、１２、１２Ｍ…書き込み用制御回路、１４、１４Ｍ…入出力回路、１６、１６Ｍ…読み出し用制御回路、１８、１８Ｍ…書き込み用ワード線ドライバ、２０、２０Ｍ…メモリセルアレイ、２２、２２Ｍ…読み出し用ワード線ドライバ、２４、２４Ｒ、２４Ｇ、２４0、２４1…プリチャージ回路、２４Ａ、２４ＧＡ…第１プリチャージ回路、２４Ｔ、２４ＲＴ、２４ＧＴ…第２プリチャージ回路、２４Ｂ、２４ＲＢ、２４ＧＢ…第３プリチャージ回路、２８…センスアンプ回路、４０…遅延回路、ＲＢＬｔ、ＲＢＬｂ、ＷＢＬｔ、ＷＢＬｂ…ビット線、ＲＷＬ、ＷＷＬ…ワード線、ＳＯＵＴｔ、ＳＯＵＴｂ…センスアンプ出力、ＰＲＥ、ＰＲＥｎ…プリチャージイネーブル信号、ＴＰＲＥ０ｐ、ＴＰＲＥ０ｎ、ＴＰＲＥ１ｐ、ＴＰＲＥ１ｎ…プリチャージゲート信号、ＳＥＮ…センスアンプイネーブル信号、ＴＥＳＴ…テスト信号、ＴＤＡＴＡ…データ信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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