(57)【要約】【課題】回路シミュレーションに要する時間やコストを低減する。【解決手段】計算装置２０５は、選択セルトランジスタの特性をモデル化し、非選択セルトランジスタを選択セルトランジスタの寄生抵抗成分として定義するモデル化処理部を備える。また、計算装置２０５は、選択セルトランジスタの活性領域の両端の距離をパラメータとし、更に、メモリストリング内にある選択セルトランジスタの閾値特性をパラメータとして格納するとともに、選択セルトランジスタの電気的特性を取得する計算処理部を備える。チャネル方向に直列接続された複数のセルトランジスタのメモリストリングを有する半導体記憶装置の回路シミュレーションに用いられる。【選択図】図５
2020123009.tif 000002
【特許請求の範囲】
【請求項１】
チャネル方向に直列接続された複数のセルトランジスタのメモリストリングを有する半導体記憶装置の回路シミュレーションに用いられる計算装置であって、
選択された選択セルトランジスタの特性をモデル化し、選択されなかった非選択セルトランジスタを前記選択セルトランジスタの寄生抵抗成分として定義するモデル化処理部と、
前記選択セルトランジスタの活性領域の両端の距離をパラメータとし、更に、前記メモリストリング内にある前記選択セルトランジスタの閾値特性をパラメータとして格納するとともに、前記選択セルトランジスタの電気的特性を取得する計算処理部と
を備える、計算装置。
【請求項２】
前記モデル化処理部は、前記非選択セルトランジスタを前記選択セルトランジスタの前記寄生抵抗成分として、前記メモリストリング内の前記選択セルトランジスタを１トランジスタに近似し、前記近似した場合のゲート長を前記メモリストリングのストリング長で定義する、請求項１に記載の計算装置。
【請求項３】
前記モデル化処理部は、前記寄生抵抗成分を前記ゲート長に対する補正とみなしてモデル化する、請求項２に記載の計算装置。
【請求項４】
前記パラメータには、前記非選択セルトランジスタの動作シーケンスが含まれる、請求項１に記載の計算装置。
【請求項５】
前記非選択セルトランジスタの前記動作シーケンスには、前記非選択セルトランジスタの書き込み状態が含まれる、請求項４に記載の計算装置。
【請求項６】
前記パラメータには、ソース側及びドレイン側のチャネル長変調が含まれる、請求項１に記載の計算装置。
【請求項７】
チャネル方向に直列接続された複数のセルトランジスタのメモリストリングを有する半導体記憶装置の回路シミュレーションに用いられるシミュレーション支援装置であって、
選択された選択セルトランジスタの特性をモデル化し、選択されなかった非選択セルトランジスタを前記選択セルトランジスタの寄生抵抗成分として定義するモデル化処理部と、
前記選択セルトランジスタの活性領域の両端の距離をパラメータとし、更に、前記メモリストリング内にある前記選択セルトランジスタの閾値特性をパラメータとして格納するとともに、前記選択セルトランジスタの電気的特性を取得する計算処理部と
を備える計算部を備える、シミュレーション支援装置。
【請求項８】
チャネル方向に直列接続された複数のセルトランジスタのメモリストリングを有する半導体記憶装置の回路シミュレーションに用いられるコンピュータのプログラムであって、
選択された選択セルトランジスタの特性をモデル化し、選択されなかった非選択セルトランジスタを前記選択セルトランジスタの寄生抵抗成分として定義するステップと、
前記選択セルトランジスタの活性領域の両端の距離をパラメータとし、更に、前記メモリストリング内にある前記選択セルトランジスタの閾値特性をパラメータとして格納するとともに、前記選択セルトランジスタの電気的特性を取得するステップと
を前記コンピュータに実行させる、プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、計算装置、シミュレーション支援装置、及びプログラムに関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の微細化・集積化に伴い、回路シミュレーションに要する時間やコストの低減が一層望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−４５７７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、回路シミュレーションに要する時間やコストを低減することができる計算装置、シミュレーション支援装置、及びプログラムを提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、計算装置は、選択セルトランジスタの特性をモデル化し、非選択セルトランジスタを選択セルトランジスタの寄生抵抗成分として定義するモデル化処理部を備える。また、計算装置は、選択セルトランジスタの活性領域の両端の距離をパラメータとし、更に、メモリストリング内にある選択セルトランジスタの閾値特性をパラメータとして格納するとともに、選択セルトランジスタの電気的特性を取得する計算処理部を備える。計算装置は、チャネル方向に直列接続された複数のセルトランジスタのメモリストリングを有する半導体記憶装置の回路シミュレーションに用いられる。
【図面の簡単な説明】
【０００６】
【図１】実施の形態に適用可能な不揮発性半導体記憶装置の一例（適用例１）のメモリセルアレイを例示する斜視図。
【図２】図１に例示した不揮発性半導体記憶装置の１つのメモリセルの構造を例示する斜視断面図。
【図３】図１に例示した不揮発性半導体記憶装置の１つのＮＡＮＤセルユニットを例示する等価回路図。
【図４】比較例における寄生抵抗抽出法の説明図。
【図５】実施の形態における１ストリングＲＣネットワークモデル例の説明図。
【図６】図５に例示した１ストリングＲＣネットワークモデルにおいて、非選択セルを選択セルの寄生抵抗成分とする例の説明図。
【図７】図５に例示した１ストリングＲＣネットワークモデルにおいて、１トランジスタ近似した場合のゲート長をストリング長で定義する例の説明図。
【図８】図５〜図７に例示した１ストリングＲＣネットワークモデルにおいて用いられるパラメータの一例を示す図。
【図９】実施の形態に係る計算装置を備えるシミュレーション支援装置を例示する模式的ブロック図。
【図１０】図９に例示したシミュレーション支援装置の動作例を示すフローチャート。
【図１１】図９に例示したシミュレーション支援装置の詳細動作例を示すフローチャート。
【図１２】実施の形態における回路シミュレーションの対象となる不揮発性半導体記憶装置の別の例（適用例２）のブロック構成を例示する図。
【図１３】図１２に例示した不揮発性半導体記憶装置のメモリセルアレイを例示する回路図。
【図１４】実施の形態に適用可能な不揮発性半導体記憶装置の別の例（適用例３）のメモリセルアレイを例示する斜視図。
【図１５】実施の形態に適用可能な不揮発性半導体記憶装置の別の例（適用例４）のメモリセルアレイを例示する斜視図。
【図１６】図１５に例示した不揮発性半導体記憶装置のメモリセルアレイを例示する回路図。
【発明を実施するための形態】
【０００７】
次に、図面を参照して、本実施の形態について説明する。以下に説明する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各構成部品の厚みと平面寸法との関係等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【０００８】
また、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、各構成部品の材質、形状、構造、配置等を特定するものではない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【０００９】
［実施の形態］
（３次元構造の不揮発性半導体記憶装置の一例_適用例１）
図１〜図３は、本実施の形態に適用可能な３次元（３Ｄ）構造の不揮発性半導体記憶装置におけるメモリセルアレイＭＡの構造を例示する。図１は、メモリセルアレイＭＡの一部の構造を示す斜視図であり、図３は１つのメモリセルＭＣ等の斜視断面図であり、図３は、１つのＮＡＮＤセルユニットＮＵの等価回路図である。
【００１０】
図１に示すように、メモリセルアレイＭＡは、半導体基板ＳＢ上に、基板ＳＢの上面と垂直なＺ方向に沿って、絶縁層２１と、導電層２２とを交互に積層させた構造を有している。この導電層２２は、セルトランジスタ（以下、単にセルあるいはトランジスタとも言う）ＭＣ（ＭＣ０〜ＭＣ９）の制御ゲート（ワード線ＷＬ）、ソース側選択ゲート線及びドレイン側選択ゲート線として機能する。絶縁層２１は、これら導電層２２の上下に配置され、導電層２２同士を電気的に絶縁する。導電層２２は、例えばｐ型の不純物（ボロン等）又はｎ型の不純物（リン等）を添加されたポリシリコン等から構成され得る。
【００１１】
また、このような絶縁層２１と導電層２２の積層体を貫通するように、半導体層２３が、積層方向（図１のＺ方向）を長手方向として、ＸＹ平面内において所定のピッチで配列されている。半導体層２３と導電層２２及び絶縁層２１の積層体との間には、トンネル絶縁層１０３、電荷蓄積層を含むメモリ層１０４、及びブロック絶縁層１０５が形成されている。メモリ層１０４は、シリコン窒化膜などの電荷蓄積層、及びシリコン酸化膜などの酸化膜の積層構造から形成され得る。この電荷蓄積層への電荷の蓄積量によってセルトランジスタＭＣの閾値電圧が変化し、セルトランジスタＭＣはこの閾値電圧に対応するデータを保持する。
【００１２】
半導体層２３は、ＮＡＮＤセルユニットＮＵに含まれるセルトランジスタＭＣ、及び選択トランジスタＳ１、Ｓ２のチャネル領域（ボディ）として機能する。これら半導体層２３は、その上端においてコンタクトＣｂを介してビット線ＢＬに接続される。ビット線ＢＬは、Ｙ方向を長手方向として、Ｘ方向に所定ピッチで配列される。
【００１３】
また、半導体層２３の下端は半導体基板ＳＢに電気的に接続されている。半導体層２３の下端はこの基板ＳＢ及び後述するソースコンタクトＬＩを介してソース線ＳＬに電気的に接続される。ソース線ＳＬは、ビット線ＢＬと同様に、Ｙ方向を長手方向として配列される。尚、メモリセルアレイＭＡ内の絶縁層２１と導電層２２との積層体は、メモリフィンガーＭＦ毎に分断されている。分断の境界においてはトレンチＴｂが形成されており、このトレンチＴｂには、図示しない絶縁層が埋め込まれ、更にその図示しない絶縁層を貫通して前述したソースコンタクトＬＩが形成されている。このソースコンタクトＬＩは、その下端が半導体基板ＳＢに接続される一方、その上端がソース線ＳＬに接続されている。
【００１４】
１つのセルトランジスタＭＣの具体的な構造の一例を図２に示す。柱状の半導体層２３は、酸化膜コア１０１と、その周囲を取り囲む柱状半導体１０２とを備えている。この柱状半導体１０２の周囲には、トンネル絶縁層１０３、電荷蓄積層を含むメモリ層１０４、及びブロック絶縁層１０５が、柱状半導体１０２を取り囲むように形成されている。上記のトンネル絶縁層１０３、メモリ層１０４、及びブロック絶縁層１０５をまとめてゲート絶縁層ＧＬと称する。
【００１５】
図３は、１つのＮＡＮＤセルユニットＮＵの等価回路図である。このメモリセルアレイＭＡでは、１つのＮＡＮＤセルユニットＮＵは、複数個のメモリセルＭＣからなるメモリストリングＭＳ、メモリストリングＭＳの上端とビット線ＢＬとの間に接続されるドレイン側選択トランジスタＳ１、及びメモリストリングＭＳの下端とソース線ＳＬとの間に接続されるソース側選択トランジスタＳ２を備えている。セルトランジスタＭＣのうち、選択トランジスタＳ１、Ｓ２に近い側に位置するメモリセルのいくつかはダミーセルとされてもよい。
【００１６】
（モデル化手法）
複数のセルトランジスタがチャネル方向に直列に接続されたストリング状の構造の不揮発性半導体記憶装置のためのモデル化手法は、これまで存在していない。そのため、モデル化手法を例えば、３Ｄ構造の不揮発性半導体記憶装置などに適用する場合、仮に、単セルにそれぞれトランジスタ回路モデルを適用すると、接続情報を定義するネットリストが膨大になり、シミュレーションの実行に要する時間やコストも膨大なものになる。
【００１７】
また、現状、上記の図１〜図３に例示するような３Ｄ構造の不揮発性半導体記憶装置のためのトランジスタ回路モデルは存在せず、抵抗や容量端子で代用している。そのため、ストリング内のカップリングに代表されるようなセルトランジスタの動的振舞いを記述できない。
【００１８】
一方、１トランジスタ近似によるモデル化手法では、寄生抵抗の抽出が困難である。寄生抵抗には、例えば、ポリシリコン（Poly-Si）チャネルの抵抗Ｒpoly及びバックパターン（Back Pattern）による閾値の変化に起因する抵抗ＲBP等がある。
【００１９】
すなわち、ポリシリコンチャネルは高抵抗であり、ポリシリコン中の移動度はバルクシリコン（Si）の約１／１０である。高抵抗のポリシリコンチャネルの抵抗Ｒpolyを考慮する必要がある。また、メモリストリングＭＳ内の電荷蓄積層のバックパターンによる閾値の変化に起因する抵抗成分ＲBPも考慮する必要がある。また、電荷蓄積層の代わりに、フローティングゲート構造を用いても良い。
【００２０】
電流Ｉcell(string)は、複数のメモリセルＭＣが直列接続されたメモリストリングＭＳ内を導通する電流に相当する。従って、電流Ｉcell(string)を抽出することができれば、抵抗Ｒpolyや抵抗ＲBPも反映される。
【００２１】
比較例における寄生抵抗抽出法では、図４に示すように、１／Ｉon−Ｌgの線形性からＬg→０の極限を寄生抵抗Ｒparaとすることにより、寄生抵抗Ｒparaを抽出可能である。ここで、移動度がチャネル長によらないことが前提である。しかしながら、１／Ｉon−Ｌg特性を測定するためには、ゲート長Ｌgを変化させる必要がある。このためには、ゲート長Ｌgを短チャネルから長チャネルまで変化させるＴＥＧパターンが必要である。３Ｄ構造のストリング内でセルトランジスタのゲート長Ｌgを変化させることは、その分だけデバイスを作成する必要があり、現実的ではない。
【００２２】
本実施の形態は、バルクシリコンとは異なるポリシリコンチャネル起因の高いチャネル抵抗とメモリストリングＭＳ内の電荷蓄積層のバックパターン依存性を取り込んだトランジスタのモデル化手法を対象としている。
【００２３】
図５〜図７は、本実施の形態における１ストリングＲＣネットワークモデル例を説明するための図である。また、図８は、本実施の形態における１ストリングＲＣネットワークモデルにおいて用いられるパラメータの一例を示す。
【００２４】
本実施の形態では、メモリストリングＭＳ内のセルトランジスタＭＣ（ＭＣ０〜ＭＣ９）のうちから、ゲート電圧によって選択された選択セルトランジスタＷＬiに注目し、非選択セルトランジスタＷＬi+1、ＷＬi-1等を寄生抵抗成分とした１トランジスタ近似によるモデル化手法を提案する。ここで、ＷＬi、ＷＬi+1、ＷＬi-1は、本来はワード線を表すが、ワード線ＷＬi、ＷＬi+1、ＷＬi-1をそれぞれ有するセルトランジスタを簡単に表示するため、セルトランジスタＷＬi、ＷＬi+1、ＷＬi-1と表現している。
【００２５】
より具体的には、１トランジスタ近似によるモデル化手法では、メモリストリングＭＳ内トランジスタをまとめて１トランジスタ近似する。近似のポイントは、以下の通りである。
（ａ）非選択セルトランジスタＷＬi+1、ＷＬi-1等を選択セルトランジスタＷＬiの寄生抵抗成分とする。
（ｂ）１トランジスタ近似した場合のゲート長Ｌg’をストリング長Ｌstringで定義する。
（ｃ）寄生抵抗を「ゲート長Ｌg’に対する補正」とみなしてモデル化する。
【００２６】
図５に例示する１ストリングＲＣネットワークモデルにおいて、選択セルトランジスタをＷＬiとすると、選択セルトランジスタＷＬiに隣接するドレインＤ側の非選択セルトランジスタはＷＬi+1であり、選択セルトランジスタＷＬiに隣接するソースＳ側の非選択セルトランジスタはＷＬi-1である。
【００２７】
図５は、説明を簡略化するために、図３に例示したメモリストリングＭＳを模式的に示しており、例えば、図５におけるセルトランジスタＭＣ５を選択セルトランジスタＷＬiとすると、非選択セルトランジスタＷＬi+1は、図３におけるセルトランジスタＭＣ６であり、以降ドレインＤ方向に非選択セルトランジスタＷＬi+2、ＷＬi+3、ＷＬi+4（いずれも不図示）は、それぞれ、図３におけるセルトランジスタＭＣ７、ＭＣ８、ＭＣ９に対応する。同様に、非選択セルトランジスタＷＬi-1は、図３におけるセルトランジスタＭＣ４であり、以降ソースＳ方向に非選択セルトランジスタＷＬi-2、ＷＬi-3、ＷＬi-4、ＷＬi-5（いずれも不図示）は、それぞれ、図３におけるセルトランジスタＭＣ３、ＭＣ２、ＭＣ１、ＭＣ０に対応する。
【００２８】
また、Ｉdsは、ドレインＤ側からソースＳ側に流れる電流を示し、ｔch／２は、円筒型のポリシリコンチャネルの半径（厚さ）である。ここで、ｔchは、円筒型のポリシリコンチャネルの直径を表し、ポリシリコンチャネルは、すべて空乏化されるモデルである。
【００２９】
図５において、ｒは、円筒型ポリシリコンチャネルの中心０からの半径方向の距離を表す。円筒型ポリシリコンチャネルの中心０からの半径方向の選択セルトランジスタＷＬiのゲートとの距離をｒとすると、Ｗ＝２πｒは、選択セルトランジスタＷＬiのチャネル幅を表す。選択セルトランジスタＷＬiに印加されるゲート電圧Ｖgにより、電荷蓄積層ＣＴには、中間電位Ｖintが誘起される。選択セルトランジスタＷＬiと隣接するセルトランジスタＷＬi+1との距離をΔＺとすると、電荷蓄積層ＣＴとポリシリコンチャネルとの間のキャパシタは、ＷΔＺＣoxで表され、電荷蓄積層ＣＴとＷＬiとの間のキャパシタは、ＷΔＺＣCTで表される。Ｃoxは電荷蓄積層ＣＴとポリシリコンチャネルとの間の単位面積当たりのキャパシタ、ＣCTは電荷蓄積層ＣＴとＷＬiとの間の単位面積当たりのキャパシタである。また、Ｒsdは、ソース・ドレイン間のポリシリコンチャネル抵抗を表す。
【００３０】
また、図６に例示するように、ドレインＤ側の非選択セルトランジスタＷＬi+1とソースＳ側の非選択セルトランジスタＷＬi-1とを選択セルＷＬiの寄生抵抗成分とする。
【００３１】
選択セルトランジスタＷＬiのチャネル抵抗はそれぞれソース側でＲch／２、ドレイン側でＲch／２で表される。ソース側にｎ個配置される非選択セルトランジスタのチャネル抵抗はΣiＲsd(i=1,n)で表され、ドレイン側にｍ個配置される非選択セルトランジスタのチャネル抵抗はΣjＲsd(j=1,n)で表される。
【００３２】
選択セルトランジスタＷＬiのキャパシタ成分は、チャネルキャパシタＣchと、キャパシタＣCTとキャパシタＣoxの直列化キャパシタ（ＣCT・Ｃox）／（ＣCT＋Ｃox）で表される。
【００３３】
また、図７に例示するように、１トランジスタ近似した場合のゲート長Ｌg’をストリング長Ｌstringで定義する。
【００３４】
図７において、ΔＬＳはソースＳ側のチャネル長変調（Source Chanel length Moderation）であり、ΔＬＤはドレインＤ側のチャネル長変調（Drain Chanel length Moderation）である。ΔＬＳ、ΔＬＤは選択セルＭＣの位置及び非選択セルの書き込み状態に依存する。したがって、ΔＬＳ、ΔＬＤはワード線に印加される電圧ＶWL、ビット線に印加される電圧ＶBLの関数となる。
【００３５】
ドレイン電流式（強反転）より、選択セルＷＬｉの寄生抵抗成分を「ゲート長Ｌg’に対する補正」とみなしてモデル化すると、ソースＳ−ドレインＤ間電流Ｉdsは、次式（１）によって求めることができる。
【００３６】
【数１】
2020123009.tif 000003
【００３７】
ここで、μ0はキャリアの移動度、Ｗはチャネル幅、Ｃoxは単位面積当たりのキャパシタ、Ｖdsはドレイン・ソース間電圧、Ｖgsはゲート・ソース間電圧、Ｖthは閾値電圧を表す。Ｌchはチャネル長であり、Ｌch［１＋θ（Ｖgs−Ｖth）］は、チャネル長Ｌchに対する補正項とみなすこともできる。ここで、θは移動度の劣化係数である。
【００３８】
そして、全抵抗値Ｒtot(meas.)（測定値）は、次式（２）によって求められる。
【００３９】
【数２】
2020123009.tif 000004
【００４０】
（２）式の第１項はチャネル抵抗Ｒchであり、第２項＋第３項は、チャネル抵抗Ｒch補正項である。つまり、全抵抗値Ｔtot(meas.)は、チャネル抵抗Ｒchにチャネル抵抗Ｒch補正項を加えることで求められる。ここで、Ｒsdは、ソースＳ側及びドレインＤ側のそれぞれの寄生抵抗（図５、図６）であり、図８に例示するパラメータ「ＲＳpara」及び「ＲＤpara」に対応する。
【００４１】
一方、縦方向（チャネル長に対して垂直方向）電界（単位長さ当りの［Ｖ／Ｌ２］）は、次式（３）で表現される。
【００４２】
【数３】
2020123009.tif 000005
【００４３】
（３）式の縦方向電界の式の左辺は、チャネル抵抗Ｒch補正項であり、式（１）において、Ｉds＝Ｖds／Ｒtot(meas.)となることから導出している。
【００４４】
より具体的に説明すると、実際には（測定では）、（Ｖgs−Ｖth）に１／θの変調分のゲート電圧がチャネル長Ｌchに対して印加されていると考えると、単位長さあたりで［（Ｖgs−Ｖth）−１／θ］／Ｌchのゲート電圧になる。したがって、式（３）の左辺は、「（Ｖgs−Ｖth）−１／θ］／Ｌch×（１／ｔch）」で表現される。
【００４５】
そうすると、選択セルトランジスタＷＬiの実効チャネル長Ｌeffは、次式（４）で求められる。ここで、単位チャネル長Ｌch当たりの縦方向電界で、ゲート電圧がチャネル長Ｌchに対して一様に印加されていると仮定する。
【００４６】
【数４】
2020123009.tif 000006
【００４７】
このように、１トランジスタ近似によるモデル化を行うことで、ネットリストが縮約でき、シミュレーション負荷を大幅に減少することができる。
【００４８】
また、メモリストリングＭＳ内のカップリングに代表されるようなセルトランジスタＭＣの動的振舞いを記述可能となる。
【００４９】
（シミュレーション支援装置）
図９は、実施の形態に係る計算部（計算装置）２０５を備えるシミュレーション支援装置１００を模式的に示す。また、図１０は、実施の形態に係るシミュレーション支援装置１００の動作例を示すフローチャートである。
【００５０】
実施の形態に係るシミュレーション支援装置１００は、チャネル方向（拡散層方向）に直列に接続された複数のセルトランジスタＭＣのメモリストリングＭＳを有する半導体記憶装置の回路シミュレーションに用いられるシミュレーション支援装置１００であって、選択された選択セルトランジスタＭＣ（ＷＬi）の特性をモデル化し、選択されなかった非選択セルトランジスタＭＣ（ＷＬi+1、ＷＬi-1等）を選択セルＭＣ（ＷＬi）のトランジスタの寄生抵抗成分として定義する。
【００５１】
また、シミュレーション支援装置１００は、選択セルトランジスタＭＣの活性領域の両端の距離（ストリング長Ｌstring）をパラメータとし、更に、メモリストリングＭＳ内にある選択セルトランジスタの閾値特性をパラメータとして格納するとともに選択セルトランジスタＭＣの電気的特性を取得する。
【００５２】
そして、取得したセルトランジスタＭＣの電気的特性を用いて、回路の動作や特性を計算・検証する回路シミュレーションを実行する。
【００５３】
実施の形態に係るシミュレーション支援装置１００は、電子回路の動作のシミュレーションを支援するための装置であって、図９に例示するように、処理部２００と、入出力部２１０と、記憶部２２０とを備える。
【００５４】
入出力部２１０は、回路記述やモデルパラメータなどを入力する入力手段と、解析結果などのシミュレーション結果を出力する出力手段とを備える。入力手段としては、例えば、キーボード、ポインティングデバイス、記録媒体、伝送媒体などであり、出力手段としては、例えば、ディスプレイ、記録媒体、伝送媒体などである。
【００５５】
記憶部２２０は、回路記述やネットリストなどのデータを格納するデータライブラリ２２１と、実施の形態に係るシミュレーション支援装置１００が実行する処置動作をコンピュータに実行させるコンピュータプログラムなどを格納するプログラムライブラリ２２２と、寄生抵抗Ｒpara抽出前のモデルパラメータを格納するＲpara抽出前モデルパラメータ記憶部２２３と、寄生抵抗Ｒpara抽出後のモデルパラメータを格納するＲpara抽出後モデルパラメータ記憶部２２４とを備える。
【００５６】
処理部２００は、デバイスシミュレーション部２０１と、プロセスシミュレーション部２０２と、測定部２０３と、回路シミュレーション部２０４と、計算部２０５と、制御部２０６とを備える。
【００５７】
デバイスシミュレーション部２０１は、不揮発性半導体記憶装置などの半導体デバイスの断面構造や３次元構造を入力し、そのデバイスの動作を確認するシミュレーションを実行する。
【００５８】
プロセスシミュレーション部２０２は、不揮発性半導体記憶装置などの半導体デバイスの製造工程（プロセス工程）のシミュレーションを実行する。
【００５９】
測定部２０３は、不揮発性半導体記憶装置などの半導体デバイスの特性を測定し、例えば、寄生抵抗成分、実効チャネル長Ｌeff、ドレイン−ソース間電流Ｉdsなどを求める。
【００６０】
計算部（計算装置）２０５は、モデル化処理部２０５１と計算処理部２０５２とを備える。
【００６１】
モデル化処理部２０５１は、チャネル方向に直列に接続された複数のセルトランジスタＭＣのメモリストリングＭＳを有する半導体記憶装置の回路シミュレーションに用いられるシミュレーション支援装置１００において、ゲート電圧によって選択された選択セルトランジスタＷＬｉの特性を真の特性とし、非選択セルトランジスタＷＬi+1、ＷＬi-1等を寄生抵抗成分としてモデル化する処理を実行する。
【００６２】
計算処理部２０５２は、選択セルトランジスタＭＣの活性領域の両端の距離（ストリング長Ｌstring）をパラメータとし、更に、メモリストリングＭＳ内にある選択セルトランジスタの閾値特性をパラメータとしてＲpara抽出後モデルパラメータ記憶部２２４に格納するとともに、選択セルトランジスタＭＣの電気的特性を取得する計算処理を実行する。
【００６３】
回路シミュレーション部２０４は、計算部２０５が求めたセルトランジスタＭＣの電気的特性を用いて、回路の動作や特性を計算・検証する回路シミュレーションを実行する。
【００６４】
制御部２０６は、処理部２００内の各部や、入出力部２１０及び記憶部２２０を制御する。
【００６５】
実施の形態に係るシミュレーション支援装置１００の動作例は、図１０に概略的に例示するように、モデル化処理を実行するステップＳ２００と、パラメータ化処理を実行するステップＳ２１０と、電気的特性の計算処理を実行するステップＳ２２０と、回路シミュレーションを実行するステップＳ２３０とを有する。
【００６６】
より具体的には、実施の形態に係るシミュレーション支援装置１００の動作例は、チャネル方向（拡散層方向）に直列に接続された複数のセルトランジスタＭＣのメモリストリングＭＳを有する半導体記憶装置の回路シミュレーションに用いられるシミュレーション支援装置１００において、ゲート電圧によって選択された選択セルトランジスタＷＬiの特性を真の特性とし、非選択セルトランジスタＷＬi+1、ＷＬi-1等を寄生抵抗成分としてモデル化する処理を実行するステップＳ２００と、モデル化処理（ステップＳ２００）によってモデル化された選択セルトランジスタＭＣの活性領域の両端の距離（ストリング長Ｌstring）をパラメータとし、更に、メモリストリングＭＳ内にある選択セルトランジスタの閾値特性をパラメータとしてＲpara抽出後モデルパラメータ記憶部２２４に格納するとともに選択セルトランジスタＭＣの電気的特性を取得する処理（パラメータ化処理を実行するステップＳ２１０及び電気的特性の計算処理を実行するステップＳ２２０）と、計算処理を実行するステップＳ２２０により取得された選択セルトランジスタＭＣの電気的特性を用いて、回路の動作や特性を計算・検証する回路シミュレーションを実行するステップＳ２３０とを有する。
【００６７】
図１１は、実施の形態に係るシミュレーション支援装置１００の詳細動作例を示すフローチャートである。
【００６８】
図１１に例示するように、実施の形態に係るシミュレーション支援装置１００において、デバイスシミュレーション部２０１は、不揮発性半導体記憶装置などの半導体デバイスの断面構造や３次元構造を入力し、そのデバイスの動作を確認するシミュレーションを実行し（ステップＳ１００）、プロセスシミュレーション部２０２は、不揮発性半導体記憶装置などの半導体デバイスの製造工程（プロセス工程）のシミュレーションを実行し（ステップＳ１０１）、測定部２０３は、不揮発性半導体記憶装置などの半導体デバイスの特性を測定し（ステップＳ１０３）、セル電流Ｉcell(string)などを求める（ステップＳ１１０）。
【００６９】
次に、計算部２０５は、Ｒpara抽出前モデルパラメータ記憶部２２３に格納されているＲpara抽出前モデルパラメータを読み出す（ステップＳ１２０）。
【００７０】
更にステップＳ１１０で求めたセル電流Ｉcell(string)などのデータを基にして、セルトランジスタＭＣのメモリストリングＭＳ内の位置、バックパターンを考慮した寄生抵抗成分、選択セルトランジスタＷＬiの実効チャネル長Ｌeffなどを抽出する（ステップＳ１３１）。
【００７１】
それと並行して、ストリング長Ｌstringデータ（ステップＳ１３２）、動作シーケンス（非選択セルＭＣの書き込み状態）（ステップＳ１３３）、セルトランジスタＭＣのサイズデータ（ステップＳ１３４）などを求めて、モデルパラメータを生成し（図８参照）、それらをＲpara抽出前モデルパラメータに反映させることで、Ｒpara抽出後モデルパラメータを生成して、Ｒpara抽出後モデルパラメータ記憶部２２４に格納する（ステップＳ１４０）。
【００７２】
続いて、回路シミュレーション部２０４は、計算部２０５が求めたＲpara抽出後モデルパラメータやセルトランジスタＭＣのサイズデータなどを入力し、回路の動作や特性を計算・検証する回路シミュレーションを実行し（ステップＳ１５０）、実行した回路シミュレーションの結果を入出力部２１０の出力手段から出力する（ステップＳ１６０）。
【００７３】
図１０や図１１に例示した処理動作は、コンピュータプログラムとして、プログラムライブラリ２２２や、外部の記録媒体、伝送媒体などに格納し、上記処理動作を行う際には、それらのプログラムを読み出し、処理部２００に実行させることができる。
【００７４】
（３Ｄ構造の不揮発性半導体記憶装置の例_適用例２）
図１２は実施の形態に適用可能な不揮発性半導体記憶装置（適用例２）のブロック図を示している。図１２に示すように半導体記憶装置は、メモリセルアレイＭＡ、センスアンプモジュール１２、ロウデコーダ１３、入出力回路１４、レジスタ１５、ロジック制御回路１６、シーケンサ１７、レディ／ビジー制御回路１８、及び電圧生成回路１９を備えている。
【００７５】
メモリセルアレイＭＡは、ブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の自然数）を備えている。ブロックＢＬＫは、ビット線及びワード線に関連付けられた複数の不揮発性メモリセルの集合であり、例えばデータの消去単位となる。各メモリセルは、ＭＬＣ（Multi-Level Cell）方式を適用することにより、複数ビットのデータを記憶することができる。
【００７６】
センスアンプモジュール１２は、メモリセルアレイＭＡから読み出したデータＤＡＴを、入出力回路１４を介してコントローラ２０に出力する。またセンスアンプモジュール１２は、コントローラ２０から入出力回路１４を介して受け取った書き込みデータＤＡＴを、メモリセルアレイＭＡに転送する。
【００７７】
またセンスアンプモジュール１２は、カウンタＣＴ、及びビット線毎に設けられた複数のセンスアンプユニット（図示せず）を備えている。カウンタＣＴは、読み出したデータのオンセル数をカウントし、このカウント結果をシーケンサ１７に転送する。
【００７８】
ロウデコーダ１３は、読み出し動作及び書き込み動作を行う対象のメモリセルに対応するワード線を選択する。そしてロウデコーダ１３は、選択ワード線及び非選択ワード線にそれぞれ所望の電圧を印加する。レジスタ１５は、ステータスレジスタ１５Ａ、アドレスレジスタ１５Ｂ、コマンドレジスタ１５Ｃを含む。
【００７９】
図１３はメモリセルアレイＭＡの回路図であり、メモリセルアレイＭＡ内の１つのブロックＢＬＫについての詳細な回路構成が示されている。図１３に示すようにブロックＢＬＫは、複数のＮＡＮＤストリングＮＳを備えている。
【００８０】
各ＮＡＮＤストリングＮＳは、ビット線ＢＬ０〜ＢＬ（Ｌ−１）（（Ｌ−１）は１以上の自然数）に対応して設けられ、例えば８個のセルトランジスタＭＣ（ＭＣ０〜ＭＣ７）、及び選択トランジスタＳ１、Ｓ２を含んでいる。尚、１つのＮＡＮＤストリングＮＳが含むセルトランジスタＭＣの数はこれに限定されず、任意の数にすることが出来る。
【００８１】
セルトランジスタＭＣは、制御ゲート及び電荷蓄積層を備え、データを不揮発に保持する。またセルトランジスタＭＣ０〜ＭＣ７は、選択トランジスタＳ１のソースと選択トランジスタＳ２のドレインとの間に直列接続されている。同一ブロックＢＬＫ内の選択トランジスタＳ１及びＳ２のゲートはそれぞれ、セレクトゲート線ＳＧＤ及びＳＧＳに共通接続されている。同様に、同一ブロックＢＬＫ内のセルトランジスタＭＣ０〜ＭＣ７の制御ゲートはそれぞれ、ワード線ＷＬ０〜ＷＬ７に共通接続されている。
【００８２】
またメモリセルアレイＭＡ内において、同一列にあるＮＡＮＤストリングＮＳにおける選択トランジスタＳ１のドレインは、ビット線ＢＬに共通接続されている。つまりビット線ＢＬは、複数のブロックＢＬＫ間で同一列にあるＮＡＮＤストリングＮＳを共通に接続している。更に、複数の選択トランジスタＳ２のソースは、ソース線ＳＬに共通接続されている。
【００８３】
このように構成された不揮発性半導体記憶装置（適用例２）についても、実施形態の計算装置、シミュレーション支援装置、及びプログラムを適用して回路シミュレーションを実行することができる。
【００８４】
（３Ｄ構造の不揮発性半導体記憶装置の例_適用例３）
図１４は、実施の形態に適用可能な不揮発性半導体記憶装置の別の例（適用例３）のメモリセルアレイＭＡを例示する。尚、図３では、配線間の層間絶縁膜等の一部構成が省略されている。
【００８５】
メモリセルアレイＭＡは、図１４に示すように、半導体基板ＳＳの主平面に対してビット線ＢＬが垂直に延びる所謂ＶＢＬ（Vertical Bit Line）構造を持っている。つまり、複数のワード線ＷＬは、Ｙ方向及びＺ方向にマトリクス状に配列され、それぞれがＸ方向に延びる。複数のビット線ＢＬは、Ｘ方向及びＹ方向にマトリクス状に配列され、Ｚ方向に延びる。そして、各メモリセルＭＣは、これら複数のワード線ＷＬ及び複数のビット線ＢＬの各交差部に配置される。つまり、複数のメモリセルＭＣは、Ｘ方向、Ｙ方向、及びＺ方向に３次元マトリクス状に配列される。ここで、ワード線ＷＬは、例えば窒化チタン（ＴｉＮ）やタングステン（Ｗ）で形成される。ビット線ＢＬは、例えばポリシリコンで形成される。
【００８６】
半導体基板ＳＳと複数のビット線ＢＬとの間には、Ｘ方向に配列されＹ方向に延びる複数のグローバルビット線ＧＢＬが配置される。また、複数のビット線ＢＬの下端には、それぞれ選択トランジスタＳＴＲが配置される。Ｙ方向で隣接する選択トランジスタＳＴＲの各間には、Ｘ方向に延びる選択ゲート線ＳＧが配置されている。ここで、選択ゲート線ＳＧは、ワード線ＷＬと同様、例えば窒化チタン（ＴｉＮ）やタングステン（Ｗ）で形成される。図１４の場合、１つの選択ゲート線ＳＧは、これをＹ方向で挟むＸ方向に配列された２行分の選択トランジスタＳＴＲを制御する。尚、図１４における１つの選択ゲート線ＳＧをＹ方向で左右に分割し、それぞれ１行分の選択トランジスタＳＴＲを別個に制御しても良い。
【００８７】
図１４に示すメモリセルＭＣは、膜の抵抗変化を利用した抵抗変化メモリ（ＲｅＲＡＭ：Resistive Random Access Memory）の例であるが、相変化メモリ(ＰＣＭ: Phase-Change Memory)、強誘電体メモリ（ＦｅＲＡＭ :Ferroelectric Random Access Memory)なども適用可能である。
【００８８】
メモリセルＭＣは、図１４に示すように、ビット線ＢＬ及びワード線ＷＬ間でＹ方向に積層されたスイッチング層ＳＷ及びトンネルバリア層ＴＢで構成される。このうちスイッチング層ＳＷは、例えば酸素欠損を含んだ遷移金属酸化物を材料として形成される。一方、トンネルバリア層ＴＢは、絶縁性の材料である金属酸化物で形成される。
【００８９】
また、メモリセルアレイＭＡは、図１４に示すように、ワード線ＷＬ及びグローバルビット線ＧＢＬ間に絶縁層ＢＩを有する。そして、選択トランジスタＳＴＲは、この絶縁層ＢＩ及びワード線ＷＬ間でＹ方向に積層されたチャネル層ＣＨ及びゲート絶縁層ＧＩで構成される。このうちチャネル層ＣＨは、選択ゲート線ＳＧの電位に応じて、チャネルを形成する。つまり、本実施形態の場合、メモリセルＭＣ及びグローバルビット線ＧＢＬ間を流れるセル電流Ｉｃは、図１４中の矢印で示すように、絶縁層ＢＩを迂回してチャネル層ＣＨを流れることになる。
【００９０】
このように構成された不揮発性半導体記憶装置（適用例３）についても、本実施形態の計算装置、シミュレーション支援装置、及びプログラムを適用して回路シミュレーションを実行することができる。
【００９１】
（３Ｄ構造の不揮発性半導体記憶装置の例_適用例４）
図１５は、実施の形態に適用可能な不揮発性半導体記憶装置の別の例（適用例４）のメモリセルアレイＭＡを例示し、図１６は、図１５に例示した不揮発性半導体記憶装置のメモリセルアレイＭＡを例示する回路図である。
【００９２】
メモリセルアレイＭＡは、複数のメモリブロックＭＢを有する。メモリブロックＭＢは半導体基板（図示略）上に形成され、Ｙ軸に平行な方向に配列されている。
【００９３】
メモリブロックＭＢは、複数のメモリストリングＭＳ、ソース側選択トランジスタＳ２及びドレイン側選択トランジスタＳ１を備えている。メモリストリングＭＳは、直列接続されたメモリトランジスタ（メモリセル）ＭＣ１〜ＭＣ４を備えている。図１６の例では、説明の簡単化のため、１つのメモリストリングＭＳが４つのメモリトランジスタＭＣを含む例を説明しているが、これに限られず、１つのメモリストリングＭＳは、より多数のメモリトランジスタを含んでいても構わない。
【００９４】
ドレイン側選択トランジスタＳ１は、メモリストリングＭＳの一端（メモリトランジスタＭＣ４）に接続されている。ソース側選択トランジスタＳ２は、メモリストリングＭＳの他端（メモリトランジスタＭＣ１）に接続されている。メモリストリングＭＳは、例えば、１つのメモリブロックＭＢ毎に、複数行、複数列に亘りＸＹ平面においてマトリクス状に設けられている。
【００９５】
メモリブロックＭＢにおいて、マトリクス状に配列されたメモリトランジスタＭＣ１の制御ゲートはワード線ＷＬ１に共通接続されている。同様に、メモリトランジスタＭＣ２の制御ゲートはワード線ＷＬ２に共通接続され、メモリトランジスタＭＣ３の制御ゲートはワード線ＷＬ３に共通接続され、そして、メモリトランジスタＭＣ４の制御ゲートはワード線ＷＬ４に共通接続されている。
【００９６】
メモリブロックＭＢにおいて、Ｘ軸に平行な方向に一列に配列された各ドレイン側選択トランジスタＳ１の制御ゲートは、ドレイン側選択ゲート線ＳＧＤに共通接続されている。ドレイン側選択ゲート線ＳＧＤは、１つのメモリブロックＭＢの中においてＹ軸に沿って所定ピッチで複数本設けられている。また、Ｙ軸に沿って一列に配列されたドレイン側選択トランジスタＳ１の他端は、ビット線ＢＬに共通に接続されている。ビット線ＢＬは、メモリブロックＭＢを跨いでＹ軸に沿って延びるように形成されている。ビット線ＢＬは、Ｘ軸に沿って所定ピッチで複数本設けられている。
【００９７】
１つのメモリブロックＭＢにおいて、すべてのソース側選択トランジスタＳ２の制御ゲートは、ソース側選択ゲート線ＳＧＳに共通接続されている。また、Ｙ軸に沿って配列されたソース側選択トランジスタＳ２の他端は、ソース線ＳＬに共通に接続されている。
【００９８】
メモリセルアレイＭＡは、図１５に示すように、メモリブロックＭＢ毎に、半導体基板Ｂａ上に順次積層されたソース側選択トランジスタ層１２０、メモリトランジスタ層１３０、ドレイン側選択トランジスタ層１４０及び配線層１５０を含む。
【００９９】
ソース側選択トランジスタ層１２０は、ソース側選択トランジスタＳ２として機能する層である。メモリトランジスタ層１３０は、メモリストリングＭＳ（メモリトランジスタＭＣ１〜ＭＣ４）として機能する層である。ドレイン側選択トランジスタ層１４０は、ドレイン側選択トランジスタＳ１として機能する層である。配線層１５０は、各種配線として機能する層である。
【０１００】
ソース側選択トランジスタ層１２０は、半導体基板Ｂａ上に順次設けられたソース側第１絶縁層（不図示）、ソース側導電層１２２及びソース側第２絶縁層（不図示）を含む。ソース側導電層１２２は、メモリブロックＭＢに亘って、Ｘ軸及びＹ軸に沿って２次元的に広がる形状（板状の形状）を有する。
【０１０１】
更に、ソース側選択トランジスタ層１２０は、ソース側柱状半導体層１２６を含む。ソース側柱状半導体層１２６はＺ軸に沿って（積層方向に）延びる柱状の形状を有する。ソース側柱状半導体層１２６の上面は柱状半導体層１３５の下面に接する。ソース側柱状半導体層１２６の下面は半導体基板Ｂａの表面に拡散層Ｂａ１に接する。拡散層Ｂａ１はソース線ＳＬとして機能する。ソース側柱状半導体層１２６は、例えば、ポリシリコン膜を含む。
【０１０２】
ソース側選択トランジスタ層１２０中のソース側導電層１２２は、ソース側選択トランジスタＳ２の制御ゲート及びソース側選択ゲート線ＳＧＳとして機能する。
【０１０３】
また、メモリトランジスタ層１３０は、ソース側選択トランジスタ層１２０上に順次設けられた、第１ワード線導電層１３１ａ、第２ワード線導電層１３１ｂ、第３ワード線導電層１３１ｃ、第４ワード線導電層１３１ｄなどを含む。第１〜第４ワード線導電層１３１ａ〜１３１ｄは、Ｘ軸及びＹ軸で規定される面内において２次元的に広がる形状（板状の形状）を有する。第１〜第４ワード線導電層１３１ａ〜１３１ｄは、メモリブロックＭＢ毎に分断されている。
【０１０４】
ドレイン側選択トランジスタ層１４０は、メモリトランジスタ層１３０上に設けられたドレイン側導電層１４１を含む。ドレイン側導電層１４１の下面は柱状半導体層１３５の上面に接する。ドレイン側導電層１４１はＸ軸に沿って延びるストライプ状の形状を有する。また、複数のドレイン側導電層１４１は、図１５に示すように、Ｙ軸に沿って所定ピッチで配置される。ドレイン側導電層１４１は、例えば、ポリシリコン膜を含む。
【０１０５】
柱状半導体層１３５は、Ｚ軸に沿って（積層方向に）延びる柱状の形状を有する。柱状半導体層１３５の下面はソース側柱状半導体層１２６の上面に接する。一方、柱状半導体層１３５の上面は、ドレイン側柱状半導体層１４４の下面に接する。
【０１０６】
このように構成された不揮発性半導体記憶装置（適用例４）についても、本実施形態の計算装置、シミュレーション支援装置、及びプログラムを適用して回路シミュレーションを実行することができる。
【０１０７】
以上説明したように、本実施の形態によれば、１トランジスタ近似によるモデル化を行うことで、ネットリストが縮約でき、シミュレーション負荷を大幅に減少することができる。そのため、簡単で且つ迅速に回路の動作や特性を確認することでき、回路シミュレーションに要する時間やコストを低減することができる計算装置、シミュレーション支援装置、及びプログラムを提供することができる。
【０１０８】
また、本実施の形態によれば、メモリストリングＭＳ内のカップリングに代表されるようなセルトランジスタの動的振舞いを記述可能となる。
【０１０９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【０１１０】
例えば、本実施の形態では、３Ｄ構造の不揮発性半導体記憶装置を例に説明したが、これらに限らず、例えば、２次元（２Ｄ）構造の半導体記憶装置についても適用できることは言うまでもない。
【０１１１】
このように、本実施の形態は、ここでは記載していない様々な実施の形態等を含む。
【符号の説明】
【０１１２】
１００…シミュレーション支援装置、２００…処理部、２０１…デバイスシミュレーション部、２０２…プロセスシミュレーション部、２０３…測定部、２０４…回路シミュレーション部、２０５…計算部、２０５１…モデル化処理部、２０５２…計算処理部、２０６…制御部、２１０…入出力部、２２０…記憶部、２２１…データライブラリ、２２２…プログラムライブラリ、２２３…Ｒpara抽出前モデルパラメータ記憶部、２２４…Ｒpara抽出後モデルパラメータ記憶部、Ｉcell…セル電流、Ｉds…ドレイン−ソース間電流、Ｌch…単位チャネル長、Ｌeff…実効チャネル長、Ｌg’…ゲート長、ＭＣ、ＭＣ０〜ＭＣ９…セルトランジスタ（セル、トランジスタ）、ＭＳ…メモリストリング、ＮＳ…ＮＡＮＤストリング、Ｒch…チャネル抵抗、Ｒpara…寄生抵抗、Ｒtot…全抵抗値、ＢＬ…ビット線、ＳＬ…ソース線、ＷＬ、ＷＬ０〜ＷＬ７…ワード線、ＷＬi…選択セルトランジスタ（選択セル）、ＷＬi-1、ＷＬi+1…非選択セルトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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