(57)【要約】【課題】電極間絶縁膜の膜厚を薄くする。【解決手段】表示装置用基板１１は、導電膜２６及び第１透明電極膜２７の一部を含む画素配線１５と、第１透明電極膜２７の一部を含み、画素配線１５に対して間隔を空けて配される画素電極１３と、第１透明電極膜２７の上層側に配されて圧縮応力及び引張応力のうちの一方が発生する第１電極間絶縁膜２８Ａと、第１電極間絶縁膜２８Ａの上層側に配されて圧縮応力及び引張応力のうちの他方が発生する第２電極間絶縁膜２８Ｂと、により構成される電極間絶縁膜２８と、電極間絶縁膜２８の上層側に配される第２透明電極膜２９を含み画素電極１３に対して重畳するよう配される共通電極１６と、第２金属膜２６及び第１電極間絶縁膜２８Ａの下層側に配され画素配線１５と画素電極１３との間となる位置に凹部３０が形成される下層側絶縁膜２３と、を備える。【選択図】図４
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【特許請求の範囲】
【請求項１】
導電膜を含むとともに前記導電膜の上層側に配される第１透明電極膜の一部を含む画素配線と、
前記第１透明電極膜のうち前記画素配線とは異なる部分を少なくとも含み、前記画素配線に対して間隔を空けて配される画素電極と、
前記第１透明電極膜の上層側に配される電極間絶縁膜であって、圧縮応力及び引張応力のうちの一方が発生するよう形成される第１電極間絶縁膜と、前記第１電極間絶縁膜の上層側に配されて前記圧縮応力及び前記引張応力のうちの他方が発生するよう形成される第２電極間絶縁膜と、により構成される電極間絶縁膜と、
前記電極間絶縁膜の上層側に配される第２透明電極膜を含み、少なくとも一部が前記画素電極に対して重畳するよう配される共通電極と、
前記導電膜及び前記第１電極間絶縁膜の下層側に配されて、少なくとも前記画素配線と前記画素電極との間となる位置に凹部が形成される下層側絶縁膜と、を備える表示装置用基板。
【請求項２】
前記画素配線及び前記画素電極に接続されるスイッチング素子を備えており、
前記スイッチング素子は、前記下層側絶縁膜の上層側で且つ前記導電膜の下層側に配される半導体膜の一部からなるチャネル領域と、前記半導体膜、前記導電膜及び前記第１透明電極膜の一部ずつからなり前記画素配線及び前記チャネル領域に接続される第１電極と、前記半導体膜、前記導電膜及び前記第１透明電極膜の一部ずつからなり前記画素電極及び前記チャネル領域に接続される第２電極と、を少なくとも有しており、
前記画素配線は、前記導電膜及び前記第１透明電極膜の一部ずつに加えて前記半導体膜の一部からなる請求項１記載の表示装置用基板。
【請求項３】
前記下層側絶縁膜の下層側に配される下層側導電膜からなり前記画素配線に対して交差する第２の画素配線と、
前記画素配線及び前記第２の画素配線の交差箇所に配されて前記画素配線、前記第２の画素配線及び前記画素電極に接続されるスイッチング素子と、を備えており、
前記下層側絶縁膜は、前記凹部が、前記画素配線に並行して延在していてその延在方向について前記第２の画素配線及び前記スイッチング素子により制限された範囲に配されるよう形成されている請求項１または請求項２記載の表示装置用基板。
【請求項４】
前記下層側絶縁膜は、前記凹部が、前記画素配線に並行して延在する第１凹部と、前記第２の画素配線に並行して延在していて前記第１凹部に連なる第２凹部と、から構成されるよう形成されている請求項３記載の表示装置用基板。
【請求項５】
前記第１電極間絶縁膜は、前記圧縮応力が発生するよう形成されるのに対し、前記第２電極間絶縁膜は、前記引張応力が発生するよう形成されている請求項１から請求項４のいずれか１項に記載の表示装置用基板。
【請求項６】
請求項１から請求項５のいずれか１項に記載の表示装置用基板と、
前記表示装置用基板に対して対向状に配される対向基板と、を備える表示装置。
【請求項７】
下層側絶縁膜を成膜する下層側絶縁膜成膜工程と、
前記下層側絶縁膜の上層側に導電膜を成膜する導電膜成膜工程と、
前記導電膜により画素配線の一部が形成されるよう前記導電膜をパターニングする導電膜パターニング工程と、
前記導電膜の上層側に第１透明電極膜を成膜する第１透明電極膜成膜工程と、
前記第１透明電極膜の一部により前記画素配線の一部が形成され、前記第１透明電極膜のうち前記画素配線とは異なる部分により前記画素配線に対して間隔を空けて配される画素電極が形成されるよう前記第１透明電極膜をパターニングする第１透明電極膜パターニング工程と、
前記下層側絶縁膜のうち、少なくとも前記画素配線と前記画素電極との間となる位置に凹部が形成されるよう前記下層側絶縁膜をパターニングする下層側絶縁膜パターニング工程と、
前記第１透明電極膜の上層側に電極間絶縁膜を構成する第１電極間絶縁膜及び第２電極間絶縁膜を順次に成膜する電極間絶縁膜成膜工程であって、圧縮応力及び引張応力のうちの一方が発生する第１電極間絶縁膜を成膜する第１電極間絶縁膜成膜工程と、前記圧縮応力及び前記引張応力のうちの他方が発生する第２電極間絶縁膜を成膜する第２電極間絶縁膜成膜工程と、を含む電極間絶縁膜成膜工程と、
前記電極間絶縁膜の上層側に第２透明電極膜を成膜する第２透明電極膜成膜工程と、
前記第２透明電極膜により少なくとも一部が前記画素電極に対して重畳するよう配される共通電極が形成されるよう前記第２透明電極膜をパターニングする第２透明電極膜パターニング工程と、を備える表示装置用基板の製造方法。
【請求項８】
前記下層側絶縁膜成膜工程と前記導電膜成膜工程との間に行われ、前記下層側絶縁膜の上層側に半導体膜を成膜する半導体膜成膜工程を備えており、
前記導電膜パターニング工程では、前記画素配線及び前記画素電極に加え、スイッチング素子を構成していて前記画素配線に接続される第１電極と、前記画素電極に接続される第２電極と、前記第１電極及び前記第２電極に接続されるチャネル領域と、が、前記半導体膜及び前記導電膜により形成されるよう前記半導体膜及び前記導電膜をパターニングしており、
前記第１透明電極膜パターニング工程には、
前記第１透明電極膜の上層側に第１レジスト膜を成膜し、前記第１レジスト膜のうち、前記画素配線と前記画素電極との間に位置する部分と、前記チャネル領域に対して重畳する部分と、が開口するよう前記第１レジスト膜をパターニングする第１レジスト膜形成工程と、
前記第１レジスト膜の開口を通して前記第１透明電極膜をエッチングするとともに前記導電膜の一部をエッチングする第１エッチング工程と、
前記第１レジスト膜を除去する第１レジスト膜除去工程と、が含まれており、
前記下層側絶縁膜パターニング工程には、
前記第１透明電極膜の上層側に第２レジスト膜を成膜し、前記第２レジスト膜のうち、少なくとも前記画素配線と前記画素電極との間に位置する部分が開口するよう前記第２レジスト膜をパターニングする第２レジスト膜形成工程と、
前記第２レジスト膜の開口を通して前記下層側絶縁膜をエッチングして前記凹部を形成し、前記半導体膜に残存部分がある場合には前記第２レジスト膜の開口を通して前記半導体膜をエッチングして前記残存部分を除去する第２エッチング工程と、
前記第２レジスト膜を除去する第２レジスト膜除去工程と、が含まれる請求項７記載の表示装置用基板の製造方法。
【請求項９】
前記第１電極間絶縁膜成膜工程では、前記第１電極間絶縁膜に前記圧縮応力が発生するよう形成し、前記第２電極間絶縁膜成膜工程では、前記第２電極間絶縁膜に前記引張応力が発生するよう形成する請求項７または請求項８記載の表示装置用基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置用基板、表示装置及び表示装置用基板の製造方法に関する。
【背景技術】
【０００２】
従来、液晶パネルを構成する薄膜トランジスタアレイ基板及びその製造方法の一例として下記特許文献１に記載されたものが知られている。特許文献１には、薄膜トランジスタアレイ基板及びその製造方法が記載されている。この薄膜トランジスタアレイ基板の製造方法では、第１の透明導電膜をパターニングして画素電極を形成するエッチング工程と、金属膜をエッチングしてソース電極およびドレイン電極を形成する共にＴＦＴのチャネル領域となる半導体膜を露出させるエッチング工程とは別々に行われる。画素電極を形成するエッチング工程では、第１の透明導電膜の下から露出したパターン残部の金属膜、オーミックコンタクト膜、半導体膜を除去可能なドライエッチングも行われる。このとき露出していたゲート絶縁膜の部分は上面が削られ、薄膜部が形成される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−１４９４１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記した特許文献１に記載された薄膜トランジスタアレイ基板及びその製造方法によれば、ゲート絶縁膜と層間絶縁膜との間の密着性が改善されると共に、シリコン層のパターン残によるショート不良が防止されるようになっている。ところで、上記した層間絶縁膜は、画素電極と対向電極との間に介在しており、画素電極と対向電極との間に生じる電界強度を高めるには、層間絶縁膜の膜厚を薄くするのが有利となる。層間絶縁膜の膜厚をより薄くするには、ゲート絶縁膜に対する層間絶縁膜の被覆性をさらに改善することが求められていた。
【０００５】
本発明は上記のような事情に基づいて完成されたものであって、電極間絶縁膜の膜厚を薄くすることを目的とする。
【課題を解決するための手段】
【０００６】
（１）本発明の一実施形態は、導電膜を含むとともに前記導電膜の上層側に配される第１透明電極膜の一部を含む画素配線と、前記第１透明電極膜のうち前記画素配線とは異なる部分を少なくとも含み、前記画素配線に対して間隔を空けて配される画素電極と、前記第１透明電極膜の上層側に配される電極間絶縁膜であって、圧縮応力及び引張応力のうちの一方が発生するよう形成される第１電極間絶縁膜と、前記第１電極間絶縁膜の上層側に配されて前記圧縮応力及び前記引張応力のうちの他方が発生するよう形成される第２電極間絶縁膜と、により構成される電極間絶縁膜と、前記電極間絶縁膜の上層側に配される第２透明電極膜を含み、少なくとも一部が前記画素電極に対して重畳するよう配される共通電極と、前記導電膜及び前記第１電極間絶縁膜の下層側に配されて、少なくとも前記画素配線と前記画素電極との間となる位置に凹部が形成される下層側絶縁膜と、を備える表示装置用基板である。
【０００７】
（２）また、本発明のある実施形態は、上記（１）の構成に加え、前記画素配線及び前記画素電極に接続されるスイッチング素子を備えており、前記スイッチング素子は、前記下層側絶縁膜の上層側で且つ前記導電膜の下層側に配される半導体膜の一部からなるチャネル領域と、前記半導体膜、前記導電膜及び前記第１透明電極膜の一部ずつからなり前記画素配線及び前記チャネル領域に接続される第１電極と、前記半導体膜、前記導電膜及び前記第１透明電極膜の一部ずつからなり前記画素電極及び前記チャネル領域に接続される第２電極と、を少なくとも有しており、前記画素配線は、前記導電膜及び前記第１透明電極膜の一部ずつに加えて前記半導体膜の一部からなる表示装置用基板である。
【０００８】
（３）また、本発明のある実施形態は、上記（１）または上記（２）の構成に加え、前記下層側絶縁膜の下層側に配される下層側導電膜からなり前記画素配線に対して交差する第２の画素配線と、前記画素配線及び前記第２の画素配線の交差箇所に配されて前記画素配線、前記第２の画素配線及び前記画素電極に接続されるスイッチング素子と、を備えており、前記下層側絶縁膜は、前記凹部が、前記画素配線に並行して延在していてその延在方向について前記第２の画素配線及び前記スイッチング素子により制限された範囲に配されるよう形成されている表示装置用基板である。
【０００９】
（４）また、本発明のある実施形態は、上記（３）の構成に加え、前記下層側絶縁膜は、前記凹部が、前記画素配線に並行して延在する第１凹部と、前記第２の画素配線に並行して延在していて前記第１凹部に連なる第２凹部と、から構成されるよう形成されている表示装置用基板である。
【００１０】
（５）また、本発明のある実施形態は、上記（１）から上記（４）のいずれか１つの構成に加え、前記第１電極間絶縁膜は、前記圧縮応力が発生するよう形成されるのに対し、前記第２電極間絶縁膜は、前記引張応力が発生するよう形成されている表示装置用基板である。
【００１１】
（６）本発明の一実施形態は、上記（１）から上記（５）のいずれか１つの表示装置用基板と、前記表示装置用基板に対して対向状に配される対向基板と、を備える表示装置である。
【００１２】
（７）本発明の一実施形態は、下層側絶縁膜を成膜する下層側絶縁膜成膜工程と、前記下層側絶縁膜の上層側に導電膜を成膜する導電膜成膜工程と、前記導電膜により画素配線の一部が形成されるよう前記導電膜をパターニングする導電膜パターニング工程と、前記導電膜の上層側に第１透明電極膜を成膜する第１透明電極膜成膜工程と、前記第１透明電極膜の一部により前記画素配線の一部が形成され、前記第１透明電極膜のうち前記画素配線とは異なる部分により前記画素配線に対して間隔を空けて配される画素電極が形成されるよう前記第１透明電極膜をパターニングする第１透明電極膜パターニング工程と、前記下層側絶縁膜のうち、少なくとも前記画素配線と前記画素電極との間となる位置に凹部が形成されるよう前記下層側絶縁膜をパターニングする下層側絶縁膜パターニング工程と、前記第１透明電極膜の上層側に電極間絶縁膜を構成する第１電極間絶縁膜及び第２電極間絶縁膜を順次に成膜する電極間絶縁膜成膜工程であって、圧縮応力及び引張応力のうちの一方が発生する第１電極間絶縁膜を成膜する第１電極間絶縁膜成膜工程と、前記圧縮応力及び前記引張応力のうちの他方が発生する第２電極間絶縁膜を成膜する第２電極間絶縁膜成膜工程と、を含む電極間絶縁膜成膜工程と、前記電極間絶縁膜の上層側に第２透明電極膜を成膜する第２透明電極膜成膜工程と、前記第２透明電極膜により少なくとも一部が前記画素電極に対して重畳するよう配される共通電極が形成されるよう前記第２透明電極膜をパターニングする第２透明電極膜パターニング工程と、を備える表示装置用基板の製造方法である。
【００１３】
（８）また、本発明のある実施形態は、上記（７）の構成に加え、前記下層側絶縁膜成膜工程と前記導電膜成膜工程との間に行われ、前記下層側絶縁膜の上層側に半導体膜を成膜する半導体膜成膜工程を備えており、前記導電膜パターニング工程では、前記画素配線及び前記画素電極に加え、スイッチング素子を構成していて前記画素配線に接続される第１電極と、前記画素電極に接続される第２電極と、前記第１電極及び前記第２電極に接続されるチャネル領域と、が、前記半導体膜及び前記導電膜により形成されるよう前記半導体膜及び前記導電膜をパターニングしており、前記第１透明電極膜パターニング工程には、前記第１透明電極膜の上層側に第１レジスト膜を成膜し、前記第１レジスト膜のうち、前記画素配線と前記画素電極との間に位置する部分と、前記チャネル領域に対して重畳する部分と、が開口するよう前記第１レジスト膜をパターニングする第１レジスト膜形成工程と、前記第１レジスト膜の開口を通して前記第１透明電極膜をエッチングするとともに前記導電膜の一部をエッチングする第１エッチング工程と、前記第１レジスト膜を除去する第１レジスト膜除去工程と、が含まれており、前記下層側絶縁膜パターニング工程には、前記第１透明電極膜の上層側に第２レジスト膜を成膜し、前記第２レジスト膜のうち、少なくとも前記画素配線と前記画素電極との間に位置する部分が開口するよう前記第２レジスト膜をパターニングする第２レジスト膜形成工程と、前記第２レジスト膜の開口を通して前記下層側絶縁膜をエッチングして前記凹部を形成し、前記半導体膜に残存部分がある場合には前記第２レジスト膜の開口を通して前記半導体膜をエッチングして前記残存部分を除去する第２エッチング工程と、前記第２レジスト膜を除去する第２レジスト膜除去工程と、が含まれる表示装置用基板の製造方法である。
【００１４】
（９）また、本発明のある実施形態は、上記（７）または上記（８）の構成に加え、前記第１電極間絶縁膜成膜工程では、前記第１電極間絶縁膜に前記圧縮応力が発生するよう形成し、前記第２電極間絶縁膜成膜工程では、前記第２電極間絶縁膜に前記引張応力が発生するよう形成する表示装置用基板の製造方法である。
【発明の効果】
【００１５】
本発明によれば、電極間絶縁膜の膜厚を薄くすることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施形態１に係る液晶パネルを構成するアレイ基板の表示領域における画素配列を示す平面図
【図２】液晶パネルにおける図１のＡ−Ａ線断面図
【図３】アレイ基板における図１のＢ−Ｂ線断面図
【図４】液晶パネルにおける図１のＣ−Ｃ線断面図
【図５】ゲート絶縁膜、第１電極間絶縁膜及び第２電極間絶縁膜における成膜条件及び膜特性に関する表
【図６】第１電極間絶縁膜及び第２電極間絶縁膜における圧縮応力及び引張応力と膜厚との関係を表すグラフを示す図
【図７Ａ】アレイ基板の製造方法に含まれるゲート絶縁膜成膜工程、半導体膜成膜工程、オーミックコンタクト膜成膜工程及び第２金属膜成膜工程を行った状態を示す図１のＢ−Ｂ線断面図
【図７Ｂ】アレイ基板の製造方法に含まれるゲート絶縁膜成膜工程、半導体膜成膜工程、オーミックコンタクト膜成膜工程及び第２金属膜成膜工程を行った状態を示す図１のＤ−Ｄ線断面図
【図７Ｃ】アレイ基板の製造方法に含まれるゲート絶縁膜成膜工程、半導体膜成膜工程、オーミックコンタクト膜成膜工程及び第２金属膜成膜工程を行った状態を示す図１のＥ−Ｅ線断面図
【図８Ａ】アレイ基板の製造方法に含まれる第２金属膜パターニング工程を行った状態を示す図１のＢ−Ｂ線断面図
【図８Ｂ】アレイ基板の製造方法に含まれる第２金属膜パターニング工程を行った状態を示す図１のＤ−Ｄ線断面図
【図８Ｃ】アレイ基板の製造方法に含まれる第２金属膜パターニング工程を行った状態を示す図１のＥ−Ｅ線断面図
【図９Ａ】アレイ基板の製造方法に含まれる第１透明電極膜成膜工程を行った後に第１透明電極膜パターニング工程の第１レジスト膜形成工程を行った状態を示す図１のＢ−Ｂ線断面図
【図９Ｂ】アレイ基板の製造方法に含まれる第１透明電極膜成膜工程を行った後に第１透明電極膜パターニング工程の第１レジスト膜形成工程を行った状態を示す図１のＤ−Ｄ線断面図
【図９Ｃ】アレイ基板の製造方法に含まれる第１透明電極膜成膜工程を行った後に第１透明電極膜パターニング工程の第１レジスト膜形成工程を行った状態を示す図１のＥ−Ｅ線断面図
【図１０Ａ】アレイ基板の製造方法に含まれる第１透明電極膜パターニング工程の第１エッチング工程を行った状態を示す図１のＢ−Ｂ線断面図
【図１０Ｂ】アレイ基板の製造方法に含まれる第１透明電極膜パターニング工程の第１エッチング工程を行った状態を示す図１のＤ−Ｄ線断面図
【図１０Ｃ】アレイ基板の製造方法に含まれる第１透明電極膜パターニング工程の第１エッチング工程を行った状態を示す図１のＥ−Ｅ線断面図
【図１１Ａ】アレイ基板の製造方法に含まれる第１透明電極膜パターニング工程の第１レジスト膜除去工程を行った状態を示す図１のＢ−Ｂ線断面図
【図１１Ｂ】アレイ基板の製造方法に含まれる第１透明電極膜パターニング工程の第１レジスト膜除去工程を行った状態を示す図１のＤ−Ｄ線断面図
【図１１Ｃ】アレイ基板の製造方法に含まれる第１透明電極膜パターニング工程の第１レジスト膜除去工程を行った状態を示す図１のＥ−Ｅ線断面図
【図１２Ａ】アレイ基板の製造方法に含まれるゲート絶縁膜パターニング工程の第２レジスト膜形成工程を行った状態を示す図１のＢ−Ｂ線断面図
【図１２Ｂ】アレイ基板の製造方法に含まれるゲート絶縁膜パターニング工程の第２レジスト膜形成工程を行った状態を示す図１のＤ−Ｄ線断面図
【図１２Ｃ】アレイ基板の製造方法に含まれるゲート絶縁膜パターニング工程の第２レジスト膜形成工程を行った状態を示す図１のＥ−Ｅ線断面図
【図１３Ａ】アレイ基板の製造方法に含まれるゲート絶縁膜パターニング工程の第２エッチング工程を行った状態を示す図１のＢ−Ｂ線断面図
【図１３Ｂ】アレイ基板の製造方法に含まれるゲート絶縁膜パターニング工程の第２エッチング工程を行った状態を示す図１のＤ−Ｄ線断面図
【図１３Ｃ】アレイ基板の製造方法に含まれるゲート絶縁膜パターニング工程の第２エッチング工程を行った状態を示す図１のＥ−Ｅ線断面図
【図１４Ａ】アレイ基板の製造方法に含まれるゲート絶縁膜パターニング工程の第２レジスト膜除去工程を行った状態を示す図１のＢ−Ｂ線断面図
【図１４Ｂ】アレイ基板の製造方法に含まれるゲート絶縁膜パターニング工程の第２レジスト膜除去工程を行った状態を示す図１のＤ−Ｄ線断面図
【図１４Ｃ】アレイ基板の製造方法に含まれるゲート絶縁膜パターニング工程の第２レジスト膜除去工程を行った状態を示す図１のＥ−Ｅ線断面図
【図１５Ａ】アレイ基板の製造方法に含まれる電極間絶縁膜成膜工程の第１電極間絶縁膜成膜工程及び第２電極間絶縁膜成膜工程を行った状態を示す図１のＢ−Ｂ線断面図
【図１５Ｂ】アレイ基板の製造方法に含まれる電極間絶縁膜成膜工程の第１電極間絶縁膜成膜工程及び第２電極間絶縁膜成膜工程を行った状態を示す図１のＤ−Ｄ線断面図
【図１５Ｃ】アレイ基板の製造方法に含まれる電極間絶縁膜成膜工程の第１電極間絶縁膜成膜工程及び第２電極間絶縁膜成膜工程を行った状態を示す図１のＥ−Ｅ線断面図
【図１６】本発明の実施形態２に係る液晶パネルを構成するアレイ基板の表示領域における画素配列を示す平面図
【発明を実施するための形態】
【００１７】
＜実施形態１＞
本発明の実施形態１を図１から図１５Ｃによって説明する。本実施形態では、液晶パネル１０（表示装置）について例示する。この液晶パネル１０は、バックライト装置（照明装置）からの光を利用して画像を表示するものである。なお、各図面の一部にはＸ軸、Ｙ軸及びＺ軸を示しており、各軸方向が各図面で示した方向となるように描かれている。また、図２から図４，図７Ａから図１５Ｃの上側を表側とし、下側を裏側とする。
【００１８】
液晶パネル１０は、各種配線などが設けられるアレイ基板（表示装置用基板）１１を少なくとも備える。アレイ基板１１のうち、画像を表示可能な表示領域には、図１に示すように、スイッチング素子であるＴＦＴ（薄膜トランジスタ）１２及び画素電極１３がマトリクス状（行列状）に並んで設けられる。ＴＦＴ１２及び画素電極１３の周りには、格子状をなすゲート配線（第２の画素配線、走査配線）１４及びソース配線（画素配線、データ配線、信号配線）１５が取り囲むようにして配設されている。ゲート配線１４は、Ｘ軸方向に沿って延在し、ソース配線１５は、Ｙ軸方向に沿って延在していてゲート配線１４に対して直交（交差）している。ＴＦＴ１２は、ゲート配線１４及びソース配線１５の交差箇所付近に配されている。ゲート配線１４とソース配線１５とがそれぞれＴＦＴ１２のゲート電極１２Ａとソース電極１２Ｂとに接続され、画素電極１３がＴＦＴ１２のドレイン電極１２Ｃに接続されている。画素電極１３は、ゲート配線１４及びソース配線１５により囲まれた領域に配されていて、縦長（長手状）の方形をなしている。画素電極１３の長辺方向が各図面のＹ軸方向と、画素電極１３の短辺方向が各図面のＸ軸方向と、それぞれ一致している。画素電極１３は、接続されたＴＦＴ１２と共にＸ軸方向及びＹ軸方向に沿って複数ずつそれぞれ並んで配されている。画素電極１３は、Ｙ軸方向について隣り合うゲート配線１４に対して所定幅の間隔を空けて配されるとともに、Ｘ軸方向について隣り合うソース配線１５に対して所定幅の間隔を空けて配されている。
【００１９】
アレイ基板１１の表示領域には、図１に示すように、概ねベタ状の共通電極１６が形成されている。共通電極１６は、アレイ基板１１の板面内においてＸ軸方向及びＹ軸方向に沿って延在し、表示領域のほぼ全域にわたる形成範囲を有しており、表示領域に配される全ての画素電極１３と重畳するよう配されている。共通電極１６のうち、各画素電極１３と重畳する部分には、各画素電極１３の長辺方向に沿って延在する画素重畳開口部（画素重畳スリット、配向制御スリット）１６Ａが複数ずつ開口形成されている。なお、画素重畳開口部１６Ａの具体的な設置本数や形状や形成範囲などは、図示以外にも適宜に変更可能である。画素電極１３が充電されるのに伴って互いに重畳する画素電極１３と共通電極１６との間に電位差が生じると、画素重畳開口部１６Ａの開口縁と画素電極１３との間には、アレイ基板１１の板面に沿う成分に加えて、アレイ基板１１の板面に対する法線方向の成分を含むフリンジ電界（斜め電界）が生じる。従って、このフリンジ電界を利用することで表示を制御することができる。つまり、本実施形態に係る液晶パネル１０は、動作モードがＦＦＳ（Fringe Field Switching）モードとされている。
【００２０】
ＴＦＴ１２は、図１に示すように、接続対象とされる画素電極１３に対してＹ軸方向について図１に示す下側に配されている。ＴＦＴ１２を構成するゲート電極１２Ａは、ゲート配線１４から分岐されてＹ軸方向に沿って突出するよう形成されている。ＴＦＴ１２を構成するソース電極１２Ｂは、ソース配線１５から分岐されてＸ軸方向に沿って突出するよう形成されており、チャネル領域１２Ｄの一端側端部に接続されている。ＴＦＴ１２を構成するドレイン電極１２Ｃは、ソース電極１２Ｂに対してＸ軸方向について間隔を空けて配されており、その一端側端部がチャネル領域１２Ｄの他端側端部（ソース電極１２Ｂ側とは反対側の端部）に、他端側端部が画素電極１３に、それぞれ接続されている。ＴＦＴ１２を構成するチャネル領域１２Ｄは、ゲート電極１２Ａと重畳するとともに、Ｘ軸方向に沿って延在していてその両端部がソース電極１２Ｂ及びドレイン電極１２Ｃにそれぞれ接続されている。そして、ゲート電極１２Ａに供給される走査信号に基づいてＴＦＴ１２が駆動されると、ソース配線１５に供給される画像信号（電荷）は、ソース電極１２Ｂからチャネル領域１２Ｄを介してドレイン電極１２Ｃへと供給される。その結果、画素電極１３が画像信号に基づいた電位に充電される。
【００２１】
液晶パネル１０は、図２に示すように、上記したアレイ基板１１と、アレイ基板１１に対して間隔を空けて対向状に配されるＣＦ基板（対向基板）１７と、両基板１１，１７の間に介在していて電界印加に伴って光学特性が変化する物質である液晶分子を含む液晶層１８と、を少なくとも備える。アレイ基板１１が裏側に、ＣＦ基板１７が表側に、それぞれ配されている。アレイ基板１１及びＣＦ基板１７は、いずれも透明なガラス基板の内面側に各種の膜が積層形成されてなる。なお、両基板１１，１７の外面側には、それぞれ偏光板が貼り付けられている。
【００２２】
ＣＦ基板１７の表示領域には、図２に示すように、青色（Ｂ）、緑色（Ｇ）及び赤色（Ｒ）を呈する３色のカラーフィルタ１９が設けられている。カラーフィルタ１９は、互いに異なる色を呈するものがＸ軸方向に沿って繰り返し多数並び、それらがＹ軸方向に沿って延在することで、全体としてストライプ状に配列されている。これらのカラーフィルタ１９は、アレイ基板１１側の各画素電極１３と平面に視て重畳する配置とされている。Ｘ軸方向について隣り合って互いに異なる色を呈するカラーフィルタ１９は、その境界（色境界）がソース配線１５と重畳する配置とされる。この液晶パネル１０においては、Ｘ軸方向に沿って並ぶＲ，Ｇ，Ｂのカラーフィルタ１９と、各カラーフィルタ１９と対向する３つの画素電極１３と、が３色の画素部ＰＸをそれぞれ構成している。そして、この液晶パネル１０においては、Ｘ軸方向に沿って隣り合うＲ，Ｇ，Ｂの３色の画素部ＰＸによって所定の階調のカラー表示を可能な表示画素が構成されている。ＣＦ基板１７には、ブラックマトリクス（画素間遮光部）２０が形成されている。ブラックマトリクス２０は、隣り合うカラーフィルタ１９（画素電極１３）の間を仕切るよう平面形状が略格子状をなしており、平面に視てアレイ基板１１側の画素電極１３の大部分と重畳する位置に画素開口部２０Ａを有している。この画素開口部２０Ａにより画素電極１３の透過光を液晶パネル１０の外部へ出光させることが可能とされる。ブラックマトリクス２０は、アレイ基板１１側の少なくともゲート配線１４及びソース配線１５と平面に視て重畳する配置とされる。また、カラーフィルタ１９の上層側（液晶層１８側）には、ＣＦ基板１７のほぼ全域にわたってベタ状に配されるオーバーコート膜２１が設けられている。なお、両基板１１，１７のうち液晶層１８に接する最内面には、液晶層１８に含まれる液晶分子を配向させるための配向膜がそれぞれ形成されている。
【００２３】
続いて、アレイ基板１１の内面側に積層形成された各種の膜について図２及び図３を参照しつつ説明する。アレイ基板１１には、図２及び図３に示すように、下層側から順に第１金属膜（下層側導電膜）２２、ゲート絶縁膜（下層側絶縁膜）２３、半導体膜２４、オーミックコンタクト膜２５、第２金属膜（導電膜）２６、第１透明電極膜２７、電極間絶縁膜２８、第２透明電極膜２９が積層形成されている。
【００２４】
第１金属膜２２及び第２金属膜２６は、それぞれ銅、チタン、アルミニウム、モリブデン、タングステンなどの中から選択される１種類の金属材料からなる単層膜または異なる種類の金属材料からなる積層膜や合金とされることで導電性及び遮光性を有している。第１金属膜２２は、ゲート配線１４、ＴＦＴ１２のゲート電極１２Ａなどを構成する。第２金属膜２６は、ソース配線１５の一部やＴＦＴ１２のソース電極１２Ｂ及びドレイン電極１２Ｃの一部ずつなどを構成する。半導体膜２４は、材料として例えば酸化物半導体、アモルファスシリコン等の半導体材料を用いた薄膜からなり、ＴＦＴ１２のチャネル領域１２Ｄやソース配線１５の一部やＴＦＴ１２のソース電極１２Ｂ及びドレイン電極１２Ｃの一部ずつなどを構成する。オーミックコンタクト膜２５は、例えばリン（Ｐ）等のｎ型不純物を高濃度にドーピングしたアモルファスシリコン（ｎ＋Ｓｉ）からなる。オーミックコンタクト膜２５は、ソース配線１５の一部やＴＦＴ１２のソース電極１２Ｂ及びドレイン電極１２Ｃの一部ずつなどを構成する。第１透明電極膜２７及び第２透明電極膜２９は、透明電極材料（例えばＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium Zinc Oxide）など）からなる。第１透明電極膜２７は、画素電極１３やソース配線１５の一部やＴＦＴ１２のソース電極１２Ｂ及びドレイン電極１２Ｃの一部ずつなどを構成する。第２透明電極膜２９は、共通電極１６を構成する。以上の説明から、ソース配線１５、ソース電極１２Ｂ及びドレイン電極１２Ｃは、それぞれ半導体膜２４、オーミックコンタクト膜２５、第２金属膜２６及び第１透明電極膜２７を一部ずつ含む積層構造となるので、ソース配線１５、ソース電極１２Ｂ及びドレイン電極１２Ｃの形成に際し、必ずしも半導体膜２４、第２金属膜２６及び第１透明電極膜２７を個別にパターニングせずに済む。ドレイン電極１２Ｃは、第１透明電極膜２７の一部を含んでいるので、第１透明電極膜２７からなる画素電極１３に対して直接的に連なっている。従って、仮に第２金属膜２６と第１透明電極膜２７との間に絶縁膜が介在する場合には、その絶縁膜にコンタクトホールを開口形成してドレイン電極１２Ｃを画素電極１３に接続する必要が生じるのに比べると、製造工程数の削減を図ることができる。
【００２５】
ゲート絶縁膜２３は、図２及び図３に示すように、無機材料であるＳｉＮｘ（窒化ケイ素）からなる。ゲート絶縁膜２３は、Ｚ軸方向について第１金属膜２２と半導体膜２４との間に介在していてこれらを絶縁状態に保つ。特に、ゲート配線１４及びソース配線１５の交差箇所においては、ゲート絶縁膜２３によってゲート配線１４及びソース配線１５の短絡が防止されている。電極間絶縁膜２８は、下層側に配される第１電極間絶縁膜２８Ａと、上層側に配される第２電極間絶縁膜２８Ｂと、の積層構造とされる。第１電極間絶縁膜２８Ａ及び第２電極間絶縁膜２８Ｂは、いずれも無機材料であるＳｉＮｘからなる。電極間絶縁膜２８は、Ｚ軸方向について第１透明電極膜２７と第２透明電極膜２９との間に介在していてこれらを絶縁状態に保つ。
【００２６】
さて、本実施形態に係るゲート絶縁膜２３には、図２に示すように、少なくともソース配線１５と画素電極１３との間となる位置に凹部３０が形成されている。その上で、電極間絶縁膜２８は、圧縮応力及び引張応力のうちの圧縮応力が発生するよう形成される第１電極間絶縁膜２８Ａと、第１電極間絶縁膜２８Ａの上層側に配されて圧縮応力及び引張応力のうちの引張応力が発生するよう形成される第２電極間絶縁膜２８Ｂと、により構成されている。つまり、第１電極間絶縁膜２８Ａ及び第２電極間絶縁膜２８Ｂは、互いに逆向きの応力が作用するよう形成されている。
【００２７】
ところで、アレイ基板１１の製造過程において、異物の付着などに起因して第２金属膜２６などに膜残りが発生し、その膜残り部分３１が、図２に示すように、ソース配線１５と画素電極１３とに跨がる範囲に存在する場合がある。図２には、膜残り部分３１の形成範囲を二点鎖線により図示している。仮に、このような膜残り部分３１が残存したままであると、ソース配線１５と画素電極１３とが短絡する不良が生じることになる。その点、ゲート絶縁膜２３のうち、ソース配線１５と画素電極１３との間となる位置には、凹部３０が形成されているから、図４に示すように、第２金属膜２６などに上記のような膜残り部分３１が発生していても、凹部３０の形成に伴って少なくともソース配線１５と画素電極１３との間に存在する膜残り部分３１を除去することができる。これにより、第２金属膜２６などに膜残りが生じても、ソース配線１５と画素電極１３とが短絡する不良が生じ難くなる。
【００２８】
その上で、第１透明電極膜２７と第２透明電極膜２９との間に介在する電極間絶縁膜２８は、圧縮応力が発生するよう形成される第１電極間絶縁膜２８Ａと、第１電極間絶縁膜２８Ａの上層側に配されて引張応力が発生するよう形成される第２電極間絶縁膜２８Ｂと、により構成されているから、第１電極間絶縁膜２８Ａ及び第２電極間絶縁膜２８Ｂのそれぞれに発生する圧縮応力及び引張応力が相殺される。これにより、電極間絶縁膜２８における被覆力の向上が図られる。特に、第１電極間絶縁膜２８Ａは、自身の下層側に配されるゲート絶縁膜２３に形成される凹部３０を被覆しているので、それにより第１電極間絶縁膜２８Ａに生じる圧縮応力に関して応力緩和が好適に図られている。第１電極間絶縁膜２８Ａの応力緩和が図られることで、第１電極間絶縁膜２８Ａに生じる圧縮応力と、第２電極間絶縁膜２８Ｂに生じる引張応力と、の差が縮小することになる。これにより、電極間絶縁膜２８の被覆性がさらに向上するので、電極間絶縁膜２８の膜厚を薄くすることが可能となる。電極間絶縁膜２８の膜厚を薄くすれば、画素電極１３と共通電極１６との間に生じる電界強度が良好になり、表示品位の向上が図られる。
【００２９】
しかも、ゲート絶縁膜２３において凹部３０は、図１に示すように、ソース配線１５に並行して延在していてその延在方向であるＹ軸方向についてゲート配線１４及びＴＦＴ１２により制限された範囲で配されている。凹部３０は、画素電極１３における長辺側の側縁部の大部分（詳細にはドレイン電極１２Ｃとの接続箇所を除く全域）に対してＸ軸方向について隣り合うよう配されるとともに、ゲート配線１４及びＴＦＴ１２を横切ることがない配置とされる。つまり、ゲート絶縁膜２３は、ゲート配線１４及びＴＦＴ１２に対して重畳する部分が凹部３０により膜厚が局所的に薄くなるのが避けられている。これにより、ゲート配線１４及びＴＦＴ１２の絶縁性を担保する上で好適となる。また、凹部３０は、ソース配線１４をＸ軸方向について両側から挟むよう一対ずつ配されている。言い換えると、凹部３０は、画素電極１３をＸ軸方向について両側から挟むよう一対ずつ配されている。
【００３０】
ここで、本実施形態に係るゲート絶縁膜２３、第１電極間絶縁膜２８Ａ及び第２電極間絶縁膜２８Ｂにおける成膜条件及び膜特性について図５を用いて詳しく説明する。図５は、ゲート絶縁膜２３、第１電極間絶縁膜２８Ａ及び第２電極間絶縁膜２８Ｂにおける成膜条件及び膜特性に関する表である。図５には、成膜温度（単位は「℃」）、ステップカバレッジ、基準膜厚（５００ｎｍ）における膜応力（単位は「ＭＰａ」）、膜密度が示されている。このうちのステップカバレッジとは、段差における被覆性のことである。図５によれば、ゲート絶縁膜２３、第１電極間絶縁膜２８Ａ及び第２電極間絶縁膜２８Ｂは、いずれも同じ無機絶縁材料（ＳｉＮｘ）からなるものの、成膜温度が異なっており、それに伴ってステップカバレッジ、応力種、膜応力及び膜密度が異なっている。具体的には、ゲート絶縁膜２３は、成膜温度が最も高くなっており、それに伴ってステップカバレッジが最も悪く、膜応力が最も高く且つ膜密度が最も高くなっている。これに対し、第２電極間絶縁膜２８Ｂは、成膜温度が最も低くなっており、それに伴ってステップカバレッジが最も良く、膜応力が最も低く且つ膜密度が最も低くなっている。第１電極間絶縁膜２８Ａは、成膜温度がゲート絶縁膜２３と第２電極間絶縁膜２８Ｂとの中間程度であり、それに伴ってステップカバレッジ、膜応力及び膜密度がいずれもゲート絶縁膜２３及び第２電極間絶縁膜２８Ｂの中間程度である。成膜温度が最も低い第２電極間絶縁膜２８Ｂは、応力種が引張応力であり、それよりも成膜温度が高いゲート絶縁膜２３及び第１電極間絶縁膜２８Ａは、応力種がいずれも圧縮応力である。また、第１電極間絶縁膜２８Ａの膜応力は、応力種が異なる第２電極間絶縁膜２８Ｂの膜応力の値よりも、応力種が同じゲート絶縁膜２３の膜応力に近い値となっている。
【００３１】
次に、第１電極間絶縁膜２８Ａ及び第２電極間絶縁膜２８Ｂにおける圧縮応力及び引張応力と膜厚との関係について図６を用いて説明する。図６は、第１電極間絶縁膜２８Ａ及び第２電極間絶縁膜２８Ｂにおける圧縮応力及び引張応力と膜厚との関係を表すグラフを示す図である。図６の縦軸は、圧縮応力や引張応力（単位は「ＭＰａ」）を表し、図６の横軸は、第１電極間絶縁膜２８Ａの膜厚と第２電極間絶縁膜２８Ｂの膜厚（単位はいずれも「ｎｍ」）との関係（膜厚比率）を表す。図６において、第１電極間絶縁膜２８Ａの膜厚と第２電極間絶縁膜２８Ｂの膜厚とを足し合わせた電極間絶縁膜２８の膜厚は、一定で７５０ｎｍとなっている。図６の横軸においては、右側ほど第１電極間絶縁膜２８Ａの膜厚比率が大きくなり、左側ほど第２電極間絶縁膜２８Ｂの膜厚比率が大きくなっている。図６には、第１電極間絶縁膜２８Ａに関するグラフが２種類示されており、そのうちの一方が比較例であり他方が実施例である。比較例は、一点鎖線で表されるグラフ及び黒塗りの四角型（■）のプロットであり、ゲート絶縁膜２３に凹部３０が非形成とされる場合における第１電極間絶縁膜２８Ａにおける圧縮応力と膜厚との関係を表している。実施例は、実線で表されるグラフ及び白抜きの四角型（□）のプロットであり、ゲート絶縁膜２３に凹部３０が形成される場合における第１電極間絶縁膜２８Ａにおける圧縮応力と膜厚との関係を表している。また、図６には、第２電極間絶縁膜２８Ｂに関するグラフが破線により示されている。
【００３２】
図６によれば、圧縮応力が生じる第１電極間絶縁膜２８Ａは、引張応力が生じる第２電極間絶縁膜２８Ｂに比べると、膜厚の増加または減少に対する応力の増加または減少に係る比率が大きくなる傾向にある。続いて、第１電極間絶縁膜２８Ａに関し、図６における比較例のグラフと実施例のグラフとを比べると、実施例の方が比較例よりも全膜厚比率範囲にわたって圧縮応力が４０ＭＰａ程度低下していることが分かる。これは、ゲート絶縁膜２３に形成された凹部３０によってゲート絶縁膜２３の上層側に配される第１電極間絶縁膜２８Ａの圧縮応力が緩和された結果と推考される。特に、第１電極間絶縁膜２８Ａに生じる圧縮応力は、仮に第１電極間絶縁膜に引張応力が生じる場合に比べると、ゲート絶縁膜２３に形成された凹部３０によってより効果的に緩和されている、と推考される。従って、実施例においては、第１電極間絶縁膜２８Ａに生じる圧縮応力と、第２電極間絶縁膜２８Ｂに生じる引張応力と、の間に存在する差が縮小している。これにより、第２電極間絶縁膜２８Ｂの膜厚を薄くしても十分な被覆性を担保することができ、結果として被覆性を確保しつつ電極間絶縁膜２８の全体の膜厚を薄くすることが可能となる。具体的には、第２電極間絶縁膜２８Ｂの膜厚に関しては、５００ｎｍだったものを３５０ｎｍ程度にまで薄くすることが可能となる。電極間絶縁膜２８の全体の膜厚が薄くなれば、画素電極１３と共通電極１６との間に生じる電界強度が良好になる。これにより、表示品位の向上が図られる。
【００３３】
本実施形態は以上のような構造であり、続いてアレイ基板１１の製造方法について図７Ａから図１５Ｃを用いて説明する。アレイ基板１１の製造方法には、第１金属膜成膜工程（下層側導電膜成膜工程）、第１金属膜パターニング工程（下層側導電膜パターニング工程）、ゲート絶縁膜成膜工程（下層側絶縁膜成膜工程）、半導体膜成膜工程、オーミックコンタクト膜成膜工程、第２金属膜成膜工程（導電膜成膜工程）、第２金属膜パターニング工程（導電膜パターニング工程）、第１透明電極膜成膜工程、第１透明電極膜パターニング工程、ゲート絶縁膜パターニング工程（下層側絶縁膜パターニング工程）、電極間絶縁膜成膜工程、第２透明電極膜成膜工程、及び第２透明電極膜パターニング工程が含まれている。以下では、上記した各工程について順次に説明する。
【００３４】
第１金属膜成膜工程では、アレイ基板１１の板面上に第１金属膜２２を成膜する。第１金属膜パターニング工程では、第１金属膜２２上に感光性材料からなるレジスト膜（フォトレジスト膜）を成膜し、そのレジスト膜を、露光装置においてフォトマスクを介して露光して現像することでレジスト膜の一部を除去した後、レジスト膜の開口（除去部分）を通して第１金属膜２２をエッチング（ウェットエッチングまたはドライエッチング）する。これにより、第１金属膜２２がパターニングされて、ゲート配線１４やゲート電極１２Ａなどが形成される。その後、レジスト膜はアッシングまたは剥離液により除去される。
【００３５】
続いて、ゲート絶縁膜成膜工程、半導体膜成膜工程、オーミックコンタクト膜成膜工程及び第２金属膜成膜工程が順次に行われることで、図７Ａから図７Ｃに示すように、ゲート絶縁膜２３、半導体膜２４、オーミックコンタクト膜２５及び第２金属膜２６がそれぞれ連続的に成膜される。このうちのゲート絶縁膜２３は、３４０±１０℃程度の成膜温度でもって成膜されており、基準膜厚（５００ｎｍ）当たりの膜応力が４３０ＭＰａ程度となる圧縮応力が生じるものとされている。第２金属膜パターニング工程では、図８Ａから図８Ｃに示すように、第２金属膜２６上に感光性材料からなるレジスト膜を成膜し、そのレジスト膜を、露光装置においてフォトマスクを介して露光して現像することでレジスト膜の一部を除去した後、レジスト膜の開口を通して第２金属膜２６をエッチングする。これにより、第２金属膜２６がパターニングされて、ソース配線１５が形成される。この段階では、ＴＦＴ１２におけるチャネル領域１２Ｄ上の第２金属膜２６は除去されていないため、ソース電極１２Ｂ及びドレイン電極１２Ｃは未形成とされる。ここで、塵埃の付着などに起因して、ソース配線１５から画素電極１３の形成予定位置に至る範囲で半導体膜２４、オーミックコンタクト膜２５及び第２金属膜２６に膜残り部分３１が生じていると、図８Ｃに示すように、膜残り部分３１の一部が画素電極１３の一部に対して重畳配置されるとともに、各膜２４〜２６のうちのソース配線１５を構成する部分が、各膜２４〜２６のうちの画素電極１３の一部に対して重畳する部分に対して短絡されてしまう。その後、レジスト膜はアッシングまたは剥離液により除去される。
【００３６】
第１透明電極膜成膜工程では、第２金属膜２６の上層側に第１透明電極膜２７を成膜する。続いて行われる第１透明電極膜パターニング工程には、第１レジスト膜３２を形成する第１レジスト膜形成工程と、第１レジスト膜３２を用いて第１透明電極膜２７などをエッチングする第１エッチング工程と、第１レジスト膜３２を除去する第１レジスト膜除去工程と、が含まれている。第１レジスト膜形成工程では、図９Ａから図９Ｃに示すように、感光性材料からなる第１レジスト膜３２を第１透明電極膜２７の上層側に成膜し、その第１レジスト膜３２を、露光装置においてフォトマスクを介して露光して現像することで第１レジスト膜３２の一部を除去し、開口３２Ａを形成する。第１レジスト膜３２は、ソース電極１２Ｂ、ドレイン電極１２Ｃ、画素電極１３及びソース配線１５の各形成範囲に対して重畳するよう残存している。第１レジスト膜３２の開口３２Ａは、チャネル領域１２Ｄの形成範囲に対して重畳するとともに、画素電極１３とソース配線１５との間に位置する凹部３０の形成範囲に対して重畳するよう形成されている。
【００３７】
第１エッチング工程では、上記のようにして形成された第１レジスト膜３２の開口３２Ａを通してウェットエッチングを行う。ウェットエッチングが行われると、図１０Ａから図１０Ｃに示すように、第１透明電極膜２７のうちの開口３２Ａに臨む部分が除去されるとともに、その下層側の第２金属膜２６のうちの開口３２Ａに臨む部分が除去される。これにより、画素電極１３が形成される。このとき、図１０Ｃに示すように、第２金属膜２６に膜残り部分３１のうちの開口３２Ａに臨む部分が除去されるので、第２金属膜２６の膜残り部分３１のうちの画素電極１３と重畳する部分が、第２金属膜２６におけるソース配線１５を構成する部分から物理的に切り離される。第１エッチング工程では、ウェットエッチングに続いてドライエッチングが第１レジスト膜３２の開口３２Ａを通して行われる。ドライエッチングが行われると、オーミックコンタクト膜２５のうちの開口３２Ａに臨む部分が除去される（図１１Ａから図１１Ｃを参照）。これにより、ソース電極１２Ｂ、ドレイン電極１２Ｃ及びソース配線１５が形成される。このとき、オーミックコンタクト膜２５に膜残り部分３１のうちの開口３２Ａに臨む部分が除去されるので、オーミックコンタクト膜２５の膜残り部分３１のうちの画素電極１３と重畳する部分が、オーミックコンタクト膜２５におけるソース配線１５を構成する部分から物理的に切り離される（図１１Ｃを参照）。その後、第１レジスト膜除去工程では、図１１Ａから図１１Ｃに示すように、第１レジスト膜３２をアッシングまたは剥離液により除去する。
【００３８】
その後に行われるゲート絶縁膜パターニング工程には、第２レジスト膜３３を形成する第２レジスト膜形成工程と、第２レジスト膜３３を用いてゲート絶縁膜２３などをエッチングする第２エッチング工程と、第２レジスト膜３３を除去する第２レジスト膜除去工程と、が含まれている。第２レジスト膜形成工程では、図１２Ａから図１２Ｃに示すように、感光性材料からなる第２レジスト膜３３を第１透明電極膜２７の上層側に成膜し、その第２レジスト膜３３を、露光装置においてフォトマスクを介して露光して現像することで第２レジスト膜３３の一部を除去し、開口３３Ａを形成する。第２レジスト膜３３の開口３３Ａは、画素電極１３とソース配線１５との間に位置する凹部３０の形成範囲に対して重畳するよう形成されており、第２レジスト膜３３は、凹部３０の非形成範囲に対して重畳するよう残存している。
【００３９】
第２エッチング工程では、上記のようにして形成された第２レジスト膜３３の開口３３Ａを通してウェットエッチングを行う。ウェットエッチングが行われると、図１３Ａから図１３Ｃに示すように、第１透明電極膜２７や第２金属膜２６に、上記した第１エッチング工程にて除去されずに残存する部分が生じていた場合には、その残存部分が除去される。第２エッチング工程では、ウェットエッチングに続いてドライエッチングが第２レジスト膜３３の開口３３Ａを通して行われる。ドライエッチングが行われると、ゲート絶縁膜２３のうちの開口３３Ａに臨む部分が除去される（図１４Ａから図１４Ｃを参照）。これにより、ゲート絶縁膜２３のうちの画素電極１３とソース配線１５との間となる位置に凹部３０が形成される。このとき、半導体膜２４に膜残り部分３１のうちの開口３３Ａに臨む部分が除去されるので、半導体膜２４の膜残り部分３１のうちの画素電極１３と重畳する部分が、半導体膜２４におけるソース配線１５を構成する部分から物理的に切り離される（図１４Ｃを参照）。これにより、画素電極１３とソース配線１５との短絡状態が解消され、電気的独立性が担保される。その後、第２レジスト膜除去工程では、図１４Ａから図１４Ｃに示すように、第２レジスト膜３３をアッシングまたは剥離液により除去する。以上のように、第１透明電極膜パターニング工程にて第１レジスト膜３２を用いて画素電極１３、ソース配線１５、ソース電極１２Ｂ、ドレイン電極１２Ｃ及びチャネル領域１２Ｄを形成し、その後、ゲート絶縁膜パターニング工程にて第２レジスト膜３３を用いてゲート絶縁膜２３に凹部３０を形成するようにしているから、ゲート絶縁膜２３の凹部３０にレジスト膜が成膜されるのを避けることができる。これにより、凹部３０内にレジスト膜の残留物が堆積することが避けられるので、ゲート絶縁膜パターニング工程の後に行われる第１電極間絶縁膜成膜工程にてゲート絶縁膜２３の上層側に第１電極間絶縁膜２８Ａが成膜されたとき、ゲート絶縁膜２３に対する第１電極間絶縁膜２８Ａの密着性が向上する。従って、電極間絶縁膜２８の被覆性が向上する。
【００４０】
電極間絶縁膜成膜工程には、第１電極間絶縁膜２８Ａを成膜する第１電極間絶縁膜成膜工程と、第２電極間絶縁膜２８Ｂを成膜する第２電極間絶縁膜成膜工程と、が含まれている。第１電極間絶縁膜成膜工程が行われると、第１透明電極膜２７などの上層側に第１電極間絶縁膜２８Ａが成膜される。この第１電極間絶縁膜２８Ａは、２７０±１０℃程度の成膜温度でもって成膜されている。ここで、仮にゲート絶縁膜２３に凹部３０が非形成とされる場合には、第１電極間絶縁膜２８Ａは、基準膜厚（５００ｎｍ）当たりの膜応力が３８０ＭＰａ程度となる圧縮応力が生じるものとされる。これに対し、本実施形態では、ゲート絶縁膜２３に凹部３０が形成されているので、その上層側に成膜される第１電極間絶縁膜２８Ａは、基準膜厚当たりの膜応力が上記よりも４０ＭＰａ程度低下し、３４０ＭＰａ程度となる圧縮応力が生じるものとされる。第１電極間絶縁膜成膜工程に続いて第２電極間絶縁膜成膜工程が行われると、図１５Ａから図１５Ｃに示すように、第１電極間絶縁膜２８Ａの上層側に第２電極間絶縁膜２８Ｂが成膜される。この第２電極間絶縁膜２８Ｂは、２１０±１０℃程度の成膜温度でもって成膜されており、基準膜厚（５００ｎｍ）当たりの膜応力が１６０ＭＰａ程度となる引張応力が生じるものとされている。この第２電極間絶縁膜２８Ｂに生じる引張応力は、第１電極間絶縁膜２８Ａに生じる圧縮応力とは逆向きの応力であることから、第１電極間絶縁膜２８Ａ及び第２電極間絶縁膜２８Ｂのそれぞれに発生する圧縮応力及び引張応力が相殺される。これにより、電極間絶縁膜２８における被覆力の向上が図られるので、電極間絶縁膜２８の膜厚を薄くすることが可能となる。
【００４１】
その後、第２透明電極膜成膜工程では、第２電極間絶縁膜２８Ｂの上層側に第２透明電極膜２９が成膜される。第２透明電極膜パターニング工程では、第２透明電極膜２９上に感光性材料からなるレジスト膜を成膜し、そのレジスト膜を、露光装置においてフォトマスクを介して露光して現像することでレジスト膜の一部を除去した後、レジスト膜の開口を通して第２透明電極膜２９をエッチングする。これにより、第２透明電極膜２９がパターニングされて、図２から図４に示すように、共通電極１６が形成される。その後、レジスト膜はアッシングまたは剥離液により除去される。
【００４２】
以上説明したように本実施形態のアレイ基板（表示装置用基板）１１は、第２金属膜（導電膜）２６を含むとともに第２金属膜２６の上層側に配される第１透明電極膜２７の一部を含むソース配線（画素配線）１５と、第１透明電極膜２７のうちソース配線１５とは異なる部分を少なくとも含み、ソース配線１５に対して間隔を空けて配される画素電極１３と、第１透明電極膜２７の上層側に配される電極間絶縁膜２８であって、圧縮応力及び引張応力のうちの一方が発生するよう形成される第１電極間絶縁膜２８Ａと、第１電極間絶縁膜２８Ａの上層側に配されて圧縮応力及び引張応力のうちの他方が発生するよう形成される第２電極間絶縁膜２８Ｂと、により構成される電極間絶縁膜２８と、電極間絶縁膜２８の上層側に配される第２透明電極膜２９を含み、少なくとも一部が画素電極１３に対して重畳するよう配される共通電極１６と、第２金属膜２６及び第１電極間絶縁膜２８Ａの下層側に配されて、少なくともソース配線１５と画素電極１３との間となる位置に凹部３０が形成されるゲート絶縁膜（下層側絶縁膜）２３と、を備える。
【００４３】
このようにすれば、第１透明電極膜２７のうちソース配線１５とは異なる部分を少なくとも含む画素電極１３には、電極間絶縁膜２８を介して第２透明電極膜２９を含む共通電極１６の少なくとも一部が重畳するよう配されているから、画素電極１３と共通電極１６との間に生じる電位差に基づく電界を利用して表示を行うことが可能とされる。ソース配線１５の一部を構成する第２金属膜２６と、ソース配線１５及び画素電極１３の一部ずつを構成する第１透明電極膜２７と、が間に絶縁膜を介することなく配されているので、膜数の削減が図られる。その一方、仮に第２金属膜２６に膜残りが発生すると、ソース配線１５と画素電極１３とが短絡する不良が発生するおそれがある。
【００４４】
これに対し、第２金属膜２６の下層側に配されるゲート絶縁膜２３のうち、少なくともソース配線１５と画素電極１３との間となる位置には、凹部３０が形成されているから、仮に第２金属膜２６に膜残りが発生していても、凹部３０を形成する際に第２金属膜２６の膜残り部分３１を除去することができる。これにより、第２金属膜２６に膜残りが生じても、ソース配線１５と画素電極１３とが短絡する不良が生じ難くなる。その上で、第１透明電極膜２７と第２透明電極膜２９との間に介在する電極間絶縁膜２８は、圧縮応力及び引張応力のうちの一方が発生するよう形成される第１電極間絶縁膜２８Ａと、第１電極間絶縁膜２８Ａの上層側に配されて圧縮応力及び引張応力のうちの他方が発生するよう形成される第２電極間絶縁膜２８Ｂと、により構成されているから、第１電極間絶縁膜２８Ａ及び第２電極間絶縁膜２８Ｂのそれぞれに発生する圧縮応力及び引張応力が相殺される。これにより、電極間絶縁膜２８における被覆力の向上が図られる。特に、第１電極間絶縁膜２８Ａは、自身の下層側に配されるゲート絶縁膜２３に形成される凹部３０を被覆しているので、それにより第１電極間絶縁膜２８Ａに生じる圧縮応力及び引張応力のうちの一方に関して応力緩和が好適に図られている。第１電極間絶縁膜２８Ａの応力緩和が図られることで、第１電極間絶縁膜２８Ａに生じる圧縮応力及び引張応力のうちの一方と、第２電極間絶縁膜２８Ｂに生じる圧縮応力及び引張応力のうちの他方と、の差が縮小することになる。これにより、電極間絶縁膜２８の被覆性がさらに向上するので、電極間絶縁膜２８の膜厚を薄くすることが可能となる。電極間絶縁膜２８の膜厚を薄くすれば、画素電極１３と共通電極１６との間に生じる電界強度が良好になり、表示品位の向上が図られる。
【００４５】
また、ソース配線１５及び画素電極１３に接続されるＴＦＴ（スイッチング素子）１２を備えており、ＴＦＴ１２は、ゲート絶縁膜２３の上層側で且つ第２金属膜２６の下層側に配される半導体膜２４の一部からなるチャネル領域１２Ｄと、半導体膜２４、第２金属膜２６及び第１透明電極膜２７の一部ずつからなりソース配線１５及びチャネル領域１２Ｄに接続されるソース電極（第１電極）１２Ｂと、半導体膜２４、第２金属膜２６及び第１透明電極膜２７の一部ずつからなり画素電極１３及びチャネル領域１２Ｄに接続されるドレイン電極（第２電極）１２Ｃと、を少なくとも有しており、ソース配線１５は、第２金属膜２６及び第１透明電極膜２７の一部ずつに加えて半導体膜２４の一部からなる。このようにすれば、ＴＦＴ１２が駆動されると、ソース配線１５に接続されたソース電極１２Ｂに供給される信号がチャネル領域１２Ｄを介してドレイン電極１２Ｃに供給され、ドレイン電極１２Ｃに接続された画素電極１３が上記した信号に基づく電位に充電される。ＴＦＴ１２を構成するソース電極１２Ｂ及びドレイン電極１２Ｃと、ソース配線１５と、がそれぞれ半導体膜２４、第２金属膜２６及び第１透明電極膜２７の一部ずつからなるので、ソース電極１２Ｂ及びドレイン電極１２Ｃの形成に際し、必ずしも半導体膜２４、第２金属膜２６及び第１透明電極膜２７を個別にパターニングせずに済む。
【００４６】
また、ゲート絶縁膜２３の下層側に配される第１金属膜（下層側金属膜）２２からなりソース配線１５に対して交差するゲート配線（第２の画素配線）１４と、ソース配線１５及びゲート配線１４の交差箇所に配されてソース配線１５、ゲート配線１４及び画素電極１３に接続されるＴＦＴ１２と、を備えており、ゲート絶縁膜２３は、凹部３０が、ソース配線１５に並行して延在していてその延在方向についてゲート配線１４及びＴＦＴ１２により制限された範囲に配されるよう形成されている。ゲート配線１４は、ソース配線１５に対して交差するものの、ソース配線１５を構成する第２金属膜２６に対してゲート絶縁膜２３を介して下層側に配される第１金属膜２２によりゲート配線１４が構成されているので、ゲート配線１４とソース配線１５とが短絡する事態が避けられている。ソース配線１５及びゲート配線１４の交差箇所に配されるＴＦＴ１２は、ソース配線１５及びゲート配線１４のうちの一方に伝送される信号に基づいて駆動されるとともに、画素電極１３を、ソース配線１５及びゲート配線１４のうちの他方に伝送される信号に基づく電位に充電する。ゲート絶縁膜２３に形成される凹部３０は、ソース配線１５に並行して延在していてその延在方向についてゲート配線１４及びＴＦＴ１２により制限された範囲で配されているので、凹部３０がゲート配線１４及びＴＦＴ１２を横切ることが避けられている。従って、ゲート配線１４及びＴＦＴ１２の絶縁性を担保する上で好適となる。
【００４７】
また、第１電極間絶縁膜２８Ａは、圧縮応力が発生するよう形成されるのに対し、第２電極間絶縁膜２８Ｂは、引張応力が発生するよう形成されている。このようにすれば、圧縮応力が生じる第１電極間絶縁膜２８Ａは、引張応力が生じる第２電極間絶縁膜２８Ｂに比べると、膜厚の増加に対する応力の増加に係る比率が大きくなる傾向にある。このような第１電極間絶縁膜２８Ａに生じる圧縮応力は、仮に第１電極間絶縁膜に引張応力が生じる場合に比べると、ゲート絶縁膜２３に形成された凹部３０によってより効果的に緩和される。これにより、第１電極間絶縁膜２８Ａに生じる圧縮応力と、第２電極間絶縁膜２８Ｂに生じる引張応力と、の差がより効果的に縮小する。
【００４８】
また、本実施形態に係る液晶パネル（表示装置）１０は、上記記載のアレイ基板１１と、アレイ基板１１に対して対向状に配されるＣＦ基板（対向基板）１７と、を備える。このような構成の表示装置によれば、電極間絶縁膜２８の膜厚を薄くすることができるので、画素電極１３と共通電極１６との間に生じる電界強度が良好になり、表示品位の向上が図られる。
【００４９】
また、本実施形態に係るアレイ基板１１の製造方法は、ゲート絶縁膜２３を成膜するゲート絶縁膜成膜工程（下層側絶縁膜成膜工程）と、ゲート絶縁膜２３の上層側に第２金属膜２６を成膜する第２金属膜成膜工程（導電膜成膜工程）と、第２金属膜２６によりソース配線１５の一部が形成されるよう第２金属膜２６をパターニングする第２金属膜パターニング工程（導電膜パターニング工程）と、第２金属膜２６の上層側に第１透明電極膜２７を成膜する第１透明電極膜成膜工程と、第１透明電極膜２７の一部によりソース配線１５の一部が形成され、第１透明電極膜２７のうちソース配線１５とは異なる部分によりソース配線１５に対して間隔を空けて配される画素電極１３が形成されるよう第１透明電極膜２７をパターニングする第１透明電極膜パターニング工程と、ゲート絶縁膜２３のうち、少なくともソース配線１５と画素電極１３との間となる位置に凹部３０が形成されるようゲート絶縁膜２３をパターニングするゲート絶縁膜パターニング工程（下層側絶縁膜パターニング工程）と、第１透明電極膜２７の上層側に電極間絶縁膜２８を構成する第１電極間絶縁膜２８Ａ及び第２電極間絶縁膜２８Ｂを順次に成膜する電極間絶縁膜成膜工程であって、圧縮応力及び引張応力のうちの一方が発生する第１電極間絶縁膜２８Ａを成膜する第１電極間絶縁膜成膜工程と、圧縮応力及び引張応力のうちの他方が発生する第２電極間絶縁膜２８Ｂを成膜する第２電極間絶縁膜成膜工程と、を含む電極間絶縁膜成膜工程と、電極間絶縁膜２８の上層側に第２透明電極膜２９を成膜する第２透明電極膜成膜工程と、第２透明電極膜２９により少なくとも一部が画素電極１３に対して重畳するよう配される共通電極１６が形成されるよう第２透明電極膜２９をパターニングする第２透明電極膜パターニング工程と、を備える。
【００５０】
ゲート絶縁膜成膜工程及び第２金属膜成膜工程が行われると、ゲート絶縁膜２３及びその上層側に配される第２金属膜２６がそれぞれ成膜される。第２金属膜パターニング工程にて第２金属膜２６がパターニングされると、ソース配線１５の一部が第２金属膜２６により形成される。第１透明電極膜パターニング工程にて第１透明電極膜２７がパターニングされると、ソース配線１５の一部が第１透明電極膜２７の一部により形成されるとともに、ソース配線１５に対して間隔を空けて配される画素電極１３が第１透明電極膜２７のうちソース配線１５とは異なる部分により形成される。このように、ソース配線１５の一部を構成する第２金属膜２６と、ソース配線１５及び画素電極１３の一部ずつを構成する第１透明電極膜２７と、が間に絶縁膜を介することなく配されているので、膜数の削減が図られる。その一方、仮に第２金属膜２６に膜残りが発生すると、ソース配線１５と画素電極１３とが短絡する不良が発生するおそれがある。
【００５１】
ゲート絶縁膜パターニング工程にてゲート絶縁膜２３がパターニングされると、ゲート絶縁膜２３のうち、少なくともソース配線１５と画素電極１３との間となる位置に凹部３０が形成される。このようにすれば、仮にソース配線１５と画素電極１３との間となる位置において第２金属膜２６に膜残りが発生していても、凹部３０を形成する際に第２金属膜２６の膜残り部分３１を除去することができる。これにより、第２金属膜２６に膜残りが生じても、ソース配線１５と画素電極１３とが短絡する不良が生じ難くなる。
【００５２】
続いて、電極間絶縁膜成膜工程が行われると、第１透明電極膜２７の上層側に電極間絶縁膜２８を構成する第１電極間絶縁膜２８Ａ及び第２電極間絶縁膜２８Ｂが順次に成膜される。詳しくは、電極間絶縁膜成膜工程に含まれる第１電極間絶縁膜成膜工程では、圧縮応力及び引張応力のうちの一方が発生する第１電極間絶縁膜２８Ａが成膜される。電極間絶縁膜成膜工程に含まれる第２電極間絶縁膜成膜工程では、圧縮応力及び引張応力のうちの他方が発生する第２電極間絶縁膜２８Ｂが成膜される。第２透明電極膜成膜工程が行われると、電極間絶縁膜２８の上層側に第２透明電極膜２９が成膜される。このようにすれば、第１電極間絶縁膜２８Ａ及び第２電極間絶縁膜２８Ｂのそれぞれに発生する圧縮応力及び引張応力が相殺される。これにより、電極間絶縁膜２８における被覆力の向上が図られる。特に、第１電極間絶縁膜２８Ａは、自身の下層側に配されるゲート絶縁膜２３に形成される凹部３０を被覆しているので、それにより第１電極間絶縁膜２８Ａに生じる圧縮応力及び引張応力のうちの一方に関して応力緩和が好適に図られている。第１電極間絶縁膜２８Ａの応力緩和が図られることで、第１電極間絶縁膜２８Ａに生じる圧縮応力及び引張応力のうちの一方と、第２電極間絶縁膜２８Ｂに生じる圧縮応力及び引張応力のうちの他方と、の差が縮小することになる。これにより、電極間絶縁膜２８の被覆性がさらに向上するので、電極間絶縁膜２８の膜厚を薄くすることが可能となる。第２透明電極膜パターニング工程にて第２透明電極膜２９がパターニングされると、少なくとも一部が画素電極１３に対して重畳するよう配される共通電極１６が第２透明電極膜２９により形成される。このようにして形成された共通電極１６と画素電極１３との間に生じる電位差に基づく電界を利用することで、表示を行うことが可能とされる。ここで、電極間絶縁膜成膜工程にて成膜された電極間絶縁膜２８の膜厚が薄くされていれば、画素電極１３と共通電極１６との間に生じる電界強度が良好になり、表示品位の向上が図られる。
【００５３】
また、ゲート絶縁膜成膜工程と第２金属膜成膜工程との間に行われ、ゲート絶縁膜２３の上層側に半導体膜２４を成膜する半導体膜成膜工程を備えており、第２金属膜パターニング工程では、ソース配線１５及び画素電極１３に加え、ＴＦＴ１２を構成していてソース配線１５に接続されるソース電極１２Ｂと、画素電極１３に接続されるドレイン電極１２Ｃと、ソース電極１２Ｂ及びドレイン電極１２Ｃに接続されるチャネル領域１２Ｄと、が、半導体膜２４及び第２金属膜２６により形成されるよう半導体膜２４及び第２金属膜２６をパターニングしており、第１透明電極膜パターニング工程には、第１透明電極膜２７の上層側に第１レジスト膜３２を成膜し、第１レジスト膜３２のうち、ソース配線１５と画素電極１３との間に位置する部分と、チャネル領域１２Ｄに対して重畳する部分と、が開口するよう第１レジスト膜３２をパターニングする第１レジスト膜形成工程と、第１レジスト膜３２の開口３２Ａを通して第１透明電極膜２７をエッチングするとともに第２金属膜２６の一部をエッチングする第１エッチング工程と、第１レジスト膜３２を除去する第１レジスト膜除去工程と、が含まれており、ゲート絶縁膜パターニング工程には、第１透明電極膜２７の上層側に第２レジスト膜３３を成膜し、第２レジスト膜３３のうち、少なくともソース配線１５と画素電極１３との間に位置する部分が開口するよう第２レジスト膜３３をパターニングする第２レジスト膜形成工程と、第２レジスト膜３３の開口３３Ａを通してゲート絶縁膜２３をエッチングして凹部３０を形成し、半導体膜２４に残存部分がある場合には第２レジスト膜３３の開口３３Ａを通して半導体膜２４をエッチングして残存部分を除去する第２エッチング工程と、第２レジスト膜３３を除去する第２レジスト膜除去工程と、が含まれる。
【００５４】
ゲート絶縁膜成膜工程が行われた後に半導体膜成膜工程が行われると、ゲート絶縁膜２３の上層側に半導体膜２４が成膜される。その後、第２金属膜成膜工程が行われると、半導体膜２４の上層側に第２金属膜２６が成膜される。第２金属膜パターニング工程が行われると、ソース配線１５及び画素電極１３に加えて、ＴＦＴ１２を構成するソース電極１２Ｂ、ドレイン電極１２Ｃ及びチャネル領域１２Ｄが半導体膜２４及び第２金属膜２６により形成される。第１透明電極膜パターニング工程に含まれる第１レジスト膜形成工程が行われると、まず、第１透明電極膜２７の上層側に第１レジスト膜３２が成膜される。この第１レジスト膜３２のうち、ソース配線１５と画素電極１３との間に位置する部分と、チャネル領域１２Ｄに対して重畳する部分と、が開口するよう第１レジスト膜３２がパターニングされる。第１透明電極膜パターニング工程に含まれる第１エッチング工程が行われると、第１レジスト膜３２の開口３２Ａを通して第１透明電極膜２７がエッチングされるとともに第２金属膜２６の一部がエッチングされる。この第１レジスト膜３２は、ソース配線１５と画素電極１３との間に位置する部分が開口しているので、ソース配線１５と画素電極１３との間となる位置において第２金属膜２６及び半導体膜２４に膜残りが発生していた場合には、第２金属膜２６の膜残り部分３１が除去される。第１レジスト膜３２は、チャネル領域１２Ｄに対して重畳する部分が開口しているので、第２金属膜２６のうちチャネル領域１２Ｄに対して重畳する部分が除去される。これにより、半導体膜２４からなるチャネル領域１２Ｄが形成される。また、ソース電極１２Ｂ及びドレイン電極１２Ｃは、第２金属膜２６及び半導体膜２４の一部ずつに加えて第１透明電極膜２７の一部によりそれぞれ構成される。第１透明電極膜パターニング工程に含まれる第１レジスト膜除去工程が行われると、第１レジスト膜３２が除去される。
【００５５】
ゲート絶縁膜パターニング工程に含まれる第２レジスト膜形成工程が行われると、まず、第１透明電極膜２７の上層側に第２レジスト膜３３が成膜される。この第２レジスト膜３３のうち、少なくともソース配線１５と画素電極１３との間に位置する部分が開口するよう第２レジスト膜３３がパターニングされる。ゲート絶縁膜パターニング工程に含まれる第２エッチング工程が行われると、第２レジスト膜３３の開口３３Ａを通してゲート絶縁膜２３がエッチングされ、凹部３０が形成される。このとき、ソース配線１５と画素電極１３との間となる位置において半導体膜２４に残存部分がある場合には第２レジスト膜３３の開口３３Ａを通して半導体膜２４がエッチングされ、半導体膜２４の残存部分が除去される。これにより、第２金属膜２６及び半導体膜２４に膜残りが生じていても、ソース配線１５と画素電極１３とが短絡する不良が生じ難くなる。ゲート絶縁膜パターニング工程に含まれる第２レジスト膜除去工程が行われると、第２レジスト膜３３が除去される。その後、電極間絶縁膜成膜工程に含まれる第１電極間絶縁膜成膜工程が行われる。
【００５６】
以上のように、第１透明電極膜パターニング工程にて第１レジスト膜３２を用いて画素電極１３、ソース配線１５、ソース電極１２Ｂ、ドレイン電極１２Ｃ及びチャネル領域１２Ｄを形成し、その後、ゲート絶縁膜パターニング工程にて第２レジスト膜３３を用いてゲート絶縁膜２３に凹部３０を形成するようにしているから、ゲート絶縁膜２３の凹部３０にレジスト膜が成膜されるのを避けることができる。これにより、凹部３０内にレジスト膜の残留物が堆積することが避けられるので、ゲート絶縁膜パターニング工程の後に行われる第１電極間絶縁膜成膜工程にてゲート絶縁膜２３の上層側に第１電極間絶縁膜２８Ａが成膜されたとき、ゲート絶縁膜２３に対する第１電極間絶縁膜２８Ａの密着性が向上する。従って、電極間絶縁膜２８の被覆性がさらに向上する。
【００５７】
また、第１電極間絶縁膜成膜工程では、第１電極間絶縁膜２８Ａに圧縮応力が発生するよう形成し、第２電極間絶縁膜成膜工程では、第２電極間絶縁膜２８Ｂに引張応力が発生するよう形成する。このようにすれば、第１電極間絶縁膜成膜工程にて形成される第１電極間絶縁膜２８Ａには、圧縮応力が生じ、第２電極間絶縁膜成膜工程にて形成される第２電極間絶縁膜２８Ｂには、引張応力が生じる。圧縮応力が生じる第１電極間絶縁膜２８Ａは、引張応力が生じる第２電極間絶縁膜２８Ｂに比べると、膜厚の増加に対する応力の増加に係る比率が大きくなる傾向にある。このような第１電極間絶縁膜２８Ａに生じる圧縮応力は、仮に第１電極間絶縁膜に引張応力が生じる場合に比べると、ゲート絶縁膜２３に形成された凹部３０によってより効果的に緩和される。これにより、第１電極間絶縁膜２８Ａに生じる圧縮応力と、第２電極間絶縁膜２８Ｂに生じる引張応力と、の差がより効果的に縮小する。
【００５８】
＜実施形態２＞
本発明の実施形態２を図１６によって説明する。この実施形態２では、凹部１３０の形成範囲を変更したものを示す。なお、上記した実施形態１と同様の構造、作用及び効果について重複する説明は省略する。
【００５９】
本実施形態に係る凹部１３０は、図１６に示すように、平面に視てＬ字型に屈曲した形状とされる。詳しくは、凹部１３０は、Ｙ軸方向（ソース配線１１５の延在方向）に沿って延在する第１凹部１３０Ａと、Ｘ軸方向（ゲート配線１１４の延在方向）に沿って延在する第２凹部１３０Ｂと、を相互に連ねた構成とされる。画素電極１１３を挟んで配される一対の凹部１３０のうち、Ｙ軸方向についてＴＦＴ１１２に対して隣り合う凹部１３０は、第１凹部１３０Ａの両端部のうちＴＦＴ１１２側とは反対側（図１６に示す上側）の端部に第２凹部１３０Ｂが連なる構成とされる。画素電極１１３を挟んで配される一対の凹部１３０のうち、ＴＦＴ１１２とは隣り合わないもう片方の凹部１３０は、第１凹部１３０Ａの両端部のうち図１６に示す下側の端部に第２凹部１３０Ｂが連なる構成とされる。従って、画素電極１１３は、一対の第１凹部１３０ＡによってＸ軸方向について両側から挟まれるとともに、一対の第２凹部１３０ＢによってＹ軸方向について両側から挟まれている。このような構成の凹部１３０により、電極間絶縁膜のさらなる応力緩和が図られる。
【００６０】
以上説明したように本実施形態によれば、ゲート絶縁膜は、凹部１３０が、ソース配線１１５に並行して延在する第１凹部１３０Ａと、ゲート配線１１４に並行して延在していて第１凹部１３０Ａに連なる第２凹部１３０Ｂと、から構成されるよう形成されている。このように、第２凹部１３０Ｂは、ソース配線１１５に対して交差するゲート配線１１４に並行して延在していて、ソース配線１１５に並行して延在する第１凹部１３０Ａに連ねられている。従って、凹部１３０は、全体として屈曲形状となっているので、電極間絶縁膜のさらなる応力緩和を図ることができる。
【００６１】
＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
【００６２】
（１）上記した各実施形態では、凹部（第１凹部）がソース配線に並行して直線状に延在する場合を示したが、凹部（第１凹部）の具体的な平面形状は適宜に変更可能である。例えば凹部（第１凹部）がジグザグ状に蛇行しつつ概ねソース配線に沿って延在していてもよい。また、例えば複数の凹部（第１凹部）がソース配線の延在方向について間隔を空けて並ぶよう配されていても構わない。
【００６３】
（２）上記した各実施形態では、ソース配線と画素電極との間に１つの凹部（第１凹部）が挟まれるよう配される場合を示したが、ソース配線と画素電極との間に複数の凹部（第１凹部）が挟まれるよう配されていても構わない。
【００６４】
（３）上記した実施形態２では、第２凹部がゲート配線に並行して直線状に延在する場合を示したが、第２凹部の具体的な平面形状は適宜に変更可能である。例えば第２凹部がジグザグ状に蛇行しつつ概ねゲート配線に沿って延在していてもよい。また、例えば複数の第２凹部がゲート配線の延在方向について間隔を空けて並ぶよう配されていても構わない。
【００６５】
（４）上記した実施形態２では、ゲート配線と画素電極との間に１つの第２凹部が挟まれるよう配される場合を示したが、ゲート配線と画素電極との間に複数の第２凹部が挟まれるよう配されていても構わない。
【００６６】
（５）上記した各実施形態では、第１電極間絶縁膜に圧縮応力が生じ、第２電極間絶縁膜に引張応力が生じる場合を示したが、例えば第１電極間絶縁膜に引張応力が生じ、第２電極間絶縁膜に圧縮応力が生じる構成であっても構わない。
【００６７】
（６）上記した各実施形態では、電極間絶縁膜が第１電極間絶縁膜と第２電極間絶縁膜とを積層してなる二層構造とされる場合を示したが、電極間絶縁膜が三層以上の多層構造であっても構わない。
【００６８】
（７）上記した各実施形態以外にも、ゲート絶縁膜、第１電極間絶縁膜及び第２電極間絶縁膜の具体的な成膜温度の数値は適宜に変更可能である。成膜温度を変更した場合、それに伴って基準膜厚当たりの膜応力の値やステップカバレッジや膜密度の評価が変更されることになるものの、その傾向は概ね上記した実施形態１にて説明した通りになると推考される。
【００６９】
（８）上記した各実施形態以外にも、ゲート絶縁膜、第１電極間絶縁膜及び第２電極間絶縁膜の具体的な材料名は適宜に変更可能である。例えば、ＳｉＯ２（酸化ケイ素）を用いることも可能である。
【００７０】
（９）上記した各実施形態以外にも、共通電極に設けられた画素重畳開口部の具体的な平面形状は適宜に変更可能である。画素重畳開口部の平面形状が屈曲形状や湾曲形状であっても構わない。また、画素重畳開口部の具体的な設置数や配列ピッチなども適宜に変更可能である。
【００７１】
（１０）上記した各実施形態では、共通電極に画素重畳開口部を設けるようにした場合を示したが、逆に画素電極に共通電極重畳開口部を設けることも可能である。また、共通電極が第１透明電極膜からなり、画素電極が第２透明電極膜からなるようにすることも可能である。
【００７２】
（１１）上記した各実施形態では、カラーフィルタ及び画素部の色数が３つとされる場合を示したが、それ以外にも具体的な色数は適宜に変更可能である。
【００７３】
（１２）上記した各実施形態以外にも、アレイ基板に備わる各金属膜、各絶縁膜、各半導体膜、各透明電極膜などに用いる具体的な材料などは適宜に変更可能である。また、アレイ基板における絶縁膜の積層数などは適宜に変更可能である。
【００７４】
（１３）上記した各実施形態では、透過型の液晶パネルについて示したが、反射型の液晶パネルや半透過型の液晶パネルでもよい。
【符号の説明】
【００７５】
１０…液晶パネル（表示装置）、１１…アレイ基板（表示装置用基板）、１２，１１２…ＴＦＴ（スイッチング素子）、１２Ｂ…ソース電極（第１電極）、１２Ｃ…ドレイン電極（第２電極）、１２Ｄ…チャネル領域、１３，１１３…画素電極、１４，１１４…ゲート配線（第２の画素配線）、１５，１１５…ソース配線（画素配線）、１６…共通電極、１７…ＣＦ基板（対向基板）、２２…第１金属膜（下層側金属膜）、２３…ゲート絶縁膜（下層側絶縁膜）、２４…半導体膜、２６…第２金属膜（導電膜）、２７…第１透明電極膜、２８…電極間絶縁膜、２８Ａ…第１電極間絶縁膜、２８Ｂ…第２電極間絶縁膜、２９…第２透明電極膜、３０，１３０…凹部、３１…膜残り部分、３２…第１レジスト膜、３２Ａ…開口、３３…第２レジスト膜、３３Ａ…開口、１３０Ａ…第１凹部、１３０Ｂ…第２凹部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１６】
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