(57)【要約】【課題】大容量のメモリデバイスを低コストで実現する。信頼性の高いメモリデバイスを提供する。【解決手段】基板の一部をチャネルが形成される半導体とするトランジスタ（第１のトランジスタともよぶ）等を形成する。続いて、酸化物半導体が適用されたトランジスタ、及び容量素子等を含む機能層の形成と、第１のバリア層の形成とを、交互に所定の回数だけ繰り返し、複数の機能層と、複数の第１のバリア層とが交互に積層された積層体を形成する。続いて、当該積層体を複数のエリアに分割するように、当該積層体の一部をエッチングして、複数の積層ブロックを形成する。その後、各積層ブロックを覆う第２のバリア層と、第２のバリア層上に各積層ブロック間の隙間を埋める絶縁層を形成する。続いて、各積層ブロックと重ならない領域において、当該絶縁層とバリア層に埋め込まれる第２のプラグ電極を形成する。【選択図】図１
2020123612.tif 000002
【特許請求の範囲】
【請求項１】
基板を準備する工程と、
前記基板の一部がチャネル形成領域となる第１のトランジスタを形成する工程と、
前記第１のトランジスタ上に、機能層と、第１のバリア層と、を交互にｎ回（ｎは２以上２００以下の整数）形成し、前記機能層と前記第１のバリア層とが交互にｎ個積層された積層体を形成する工程と、
前記積層体を複数のエリアに分割するように、前記積層体の一部エッチングし、複数の積層ブロックを形成する工程と、
前記複数の積層ブロックの上面及び側面を覆う第２のバリア層と、前記第２のバリア層を覆い、かつ前記積層ブロック間に位置する絶縁層と、を形成する工程と、
前記積層ブロックと重ならない領域において、前記絶縁層及び前記第２のバリア層の一部に、前記基板に達する開口内に埋め込まれるプラグ電極を形成する工程と、を有し、
前記機能層は、第２のトランジスタと、容量を含み、
前記第２のトランジスタは、チャネル形成領域に金属酸化物を含む、
半導体装置の製造方法。
【請求項２】
請求項１において、
前記第２のトランジスタのソースまたはドレインの一方と、前記容量の一対の電極の一方とは、電気的に接続される、
半導体装置の製造方法。
【請求項３】
基板を準備する工程と、
前記基板の一部がチャネル形成領域となる第１のトランジスタを形成する工程と、
前記第１のトランジスタ上に、機能層と、第１のバリア層と、を交互にｎ回（ｎは２以上２００以下の整数）形成し、前記機能層と前記第１のバリア層とが交互にｎ個積層された積層体を形成する工程と、
前記積層体を複数のエリアに分割するように、前記積層体の一部エッチングし、複数の積層ブロックを形成する工程と、
前記複数の積層ブロックの上面及び側面を覆う第２のバリア層と、前記第２のバリア層を覆い、かつ前記積層ブロック間に位置する絶縁層と、を形成する工程と、
前記積層ブロックと重ならない領域において、前記絶縁層及び前記第２のバリア層の一部に、前記基板に達する開口内に埋め込まれるプラグ電極を形成する工程と、を有し、
前記機能層は、第２のトランジスタと、第３のトランジスタと、容量を含み、
前記第２のトランジスタ及び前記第３のトランジスタは、チャネル形成領域に金属酸化物を含む、
半導体装置の製造方法。
【請求項４】
請求項３において、
前記第２のトランジスタのソースまたはドレインの一方と、前記第３のトランジスタのゲートとは、電気的に接続される、
半導体装置の製造方法。
【請求項５】
請求項１乃至請求項４のいずれか一において、
厚さ方向に重なる複数の前記第２のトランジスタは、ソースまたはドレインの他方が、互いに電気的に接続されるように形成される、
半導体装置の製造方法。
【請求項６】
基板搬入部と、第１の製造ラインと、第２の製造ラインと、第３の製造ラインと、基板搬出部と、第１の搬送経路と、第２の搬送経路と、を有する、半導体装置の製造装置であって、
前記基板搬入部は、搬入された基板を一時的に保管する部分であり、
前記第１の製造ラインは、前記基板の一部がチャネル形成領域となる第１のトランジスタを形成する機能を有し、
前記第２の製造ラインは、機能層と、第１のバリア層と、を、この順に形成する機能を有し、
前記第３の製造ラインは、複数の積層体を複数のエリアに分割するように、前記積層体の一部をエッチングし、複数の積層ブロックを形成する機能と、前記複数の積層ブロックの上面及び側面を覆う第２のバリア層と、前記第２のバリア層を覆い、かつ前記積層ブロック間に位置する絶縁層と、を形成する機能と、前記積層ブロックと重ならない領域において、前記絶縁層及び前記第２のバリア層の一部に、前記基板に達する開口内に埋め込まれるプラグ電極を形成する機能と、を有し、
前記基板搬出部は、工程が完了した前記基板を一時的に保管する部分であり、
前記第１の搬送経路は、前記第２の製造ラインから前記第３の製造ラインへ前記基板を搬送する機能を有し、
前記第２の搬送経路は、前記第２の製造ラインで工程が完了した前記基板を、前記第２の製造ラインへ搬送する機能を有する、
半導体装置の製造装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置に関する。本発明の一態様は、半導体装置の製造方法に関する。本発明の一態様は、半導体装置の製造装置に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。半導体装置は、半導体特性を利用することで機能しうる装置全般を指す。
【背景技術】
【０００３】
メモリデバイスであるＤＲＡＭは低コスト化が求められており、さらなる低コスト化を図るうえで、大容量化の研究開発が活発に行われている。例えば、メモリセルのレイアウト変更、及び素子の微細化によって、ある程度の低コスト化が達成できるものの、メモリセルの寸法の縮小や、素子の小型化には限界がある。
【０００４】
メモリセルのレイアウトに関する工夫として、シリコンを半導体層に用いたトランジスタを３次元的に積層させることでメモリセルの寸法を縮小する構成や、酸化物半導体（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＯＳ）を半導体層に用いたトランジスタ（以下、ＯＳトランジスタ）を積層させることでメモリセルの寸法を縮小する構成などが開示されている（特許文献１及び特許文献２）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−４０７７２号公報
【特許文献２】特開２０１３−１４５８７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の一態様は、大容量のメモリデバイスを低コストで実現することを課題の一とする。または、信頼性の高いメモリデバイスを提供することを課題の一とする。または、新規なメモリデバイスを提供することを課題の一とする。
【０００７】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から抽出することが可能である。
【課題を解決するための手段】
【０００８】
本発明の一態様は、基板を準備する工程と、基板の一部がチャネル形成領域となる第１のトランジスタを形成する工程と、第１のトランジスタ上に、機能層と、第１のバリア層と、を交互にｎ回（ｎは２以上２００以下の整数）形成し、機能層と第１のバリア層とが交互にｎ個積層された積層体を形成する工程と、積層体を複数のエリアに分割するように、積層体の一部エッチングし、複数の積層ブロックを形成する工程と、複数の積層ブロックの上面及び側面を覆う第２のバリア層と、第２のバリア層を覆い、かつ積層ブロック間に位置する絶縁層と、を形成する工程と、積層ブロックと重ならない領域において、絶縁層及び第２のバリア層の一部に、基板に達する開口内に埋め込まれるプラグ電極を形成する工程と、を有する、半導体装置の製造方法である。ここで、機能層は、第２のトランジスタと、容量を含むように形成され、第２のトランジスタは、チャネル形成領域に金属酸化物を含むように形成される。
【０００９】
また、上記において、第２のトランジスタのソースまたはドレインの一方と、容量の一対の電極の一方とが、電気的に接続されるように形成することが好ましい。
【００１０】
本発明の他の一態様は、基板を準備する工程と、基板の一部がチャネル形成領域となる第１のトランジスタを形成する工程と、第１のトランジスタ上に、機能層と、第１のバリア層と、を交互にｎ回（ｎは２以上２００以下の整数）形成し、機能層と第１のバリア層とが交互にｎ個積層された積層体を形成する工程と、積層体を複数のエリアに分割するように、積層体の一部エッチングし、複数の積層ブロックを形成する工程と、複数の積層ブロックの上面及び側面を覆う第２のバリア層と、第２のバリア層を覆い、かつ積層ブロック間に位置する絶縁層と、を形成する工程と、積層ブロックと重ならない領域において、絶縁層及び第２のバリア層の一部に、基板に達する開口内に埋め込まれるプラグ電極を形成する工程と、を有する半導体装置の製造方法である。ここで、機能層は、第２のトランジスタと、第３のトランジスタと、容量を含むように形成され、第２のトランジスタ及び第３のトランジスタは、チャネル形成領域に金属酸化物を含むように形成される。
【００１１】
また、上記において、第２のトランジスタのソースまたはドレインの一方と、前記第３のトランジスタのゲートとが、電気的に接続されるように形成することが好ましい。
【００１２】
また、上記において、厚さ方向に重なる複数の第２のトランジスタを、ソースまたはドレインの他方が、互いに電気的に接続されるように形成することが好ましい。
【００１３】
また、本発明の他の一態様は、基板搬入部と、第１の製造ラインと、第２の製造ラインと、第３の製造ラインと、基板搬出部と、第１の搬送経路と、第２の搬送経路と、を有する、半導体装置の製造装置である。基板搬入部は、搬入された基板を一時的に保管する部分である。第１の製造ラインは、基板の一部がチャネル形成領域となる第１のトランジスタを形成する機能を有する。第２の製造ラインは、機能層と、第１のバリア層と、を、この順に形成する機能を有する。第３の製造ラインは、複数の積層体を複数のエリアに分割するように、積層体の一部をエッチングし、複数の積層ブロックを形成する機能と、複数の積層ブロックの上面及び側面を覆う第２のバリア層と、第２のバリア層を覆い、かつ積層ブロック間に位置する絶縁層と、を形成する機能と、積層ブロックと重ならない領域において、絶縁層及び第２のバリア層の一部に、基板に達する開口内に埋め込まれるプラグ電極を形成する機能と、を有する。基板搬出部は、工程が完了した基板を一時的に保管する部分である。また第１の搬送経路は、第２の製造ラインから第３の製造ラインへ基板を搬送する機能を有する。また第２の搬送経路は、第２の製造ラインで工程が完了した基板を、第２の製造ラインへ搬送する機能を有する。
【発明の効果】
【００１４】
本発明の一態様によれば、大容量のメモリデバイスを低コストで実現できる。または、信頼性の高いメモリデバイスを提供できる。または、新規なメモリデバイスを提供できる。
【００１５】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から抽出することが可能である。
【図面の簡単な説明】
【００１６】
【図１】（Ａ）製造装置の構成例。（Ｂ）半導体装置の製造方法に係るフローチャート。
【図２】（Ａ）乃至（Ｅ）半導体装置の製造方法を説明する図。
【図３】（Ａ）乃至（Ｃ）半導体装置の製造方法を説明する図。
【図４】半導体装置の構成例。
【図５】（Ａ）（Ｂ）半導体装置の構成例。
【図６】半導体装置の構成例。
【図７】記憶装置の（Ａ）上面図、（Ｂ）断面図。
【図８】記憶装置の（Ａ）上面図、（Ｂ）断面図。
【図９】記憶装置の上面図。
【図１０】記憶装置の断面図。
【図１１】記憶装置の断面図。
【図１２】記憶装置の断面図。
【図１３】記憶装置の断面図。
【図１４】記憶装置の作製方法を示す（Ａ）上面図、（Ｂ）断面図。
【図１５】記憶装置の作製方法を示す（Ａ）上面図、（Ｂ）断面図。
【図１６】記憶装置の作製方法を示す（Ａ）上面図、（Ｂ）断面図。
【図１７】記憶装置の作製方法を示す（Ａ）上面図、（Ｂ）断面図。
【図１８】記憶装置の作製方法を示す（Ａ）上面図、（Ｂ）断面図。
【図１９】記憶装置の作製方法を示す（Ａ）上面図、（Ｂ）断面図。
【図２０】記憶装置の作製方法を示す（Ａ）上面図、（Ｂ）断面図。
【図２１】記憶装置の作製方法を示す（Ａ）上面図、（Ｂ）断面図。
【図２２】記憶装置の作製方法を示す（Ａ）上面図、（Ｂ）断面図。
【図２３】記憶装置の作製方法を示す（Ａ）上面図、（Ｂ）断面図。
【図２４】記憶装置の作製方法を示す（Ａ）上面図、（Ｂ）断面図。
【図２５】（Ａ）ＩＧＺＯの結晶構造の分類を説明する図、（Ｂ）石英ガラスのＸＲＤスペクトルを説明する図、（Ｃ）結晶性ＩＧＺＯのＸＲＤスペクトルを説明する図。
【図２６】（Ａ）（Ｂ）記憶装置の構成例を示すブロック図。
【図２７】（Ａ）乃至（Ｈ）記憶装置の構成例を示す回路図。
【図２８】（Ａ）（Ｂ）記憶装置の構成例を示す回路図。
【図２９】（Ａ）半導体装置のブロック図。（Ｂ）半導体装置の模式図。
【図３０】各種の記憶装置を階層ごとに示す図。
【図３１】（Ａ）（Ｂ）電子部品の一例を説明する図。
【図３２】（Ａ）乃至（Ｅ）記憶装置の模式図。
【図３３】（Ａ）乃至（Ｃ）半導体装置の構成例を示すブロック図。
【図３４】半導体装置の構成例を示す（Ａ）ブロック図、（Ｂ）回路図。（Ｃ）半導体装置の動作例を示すタイミングチャート。
【図３５】半導体装置の構成例を示すブロック図。
【図３６】（Ａ）半導体装置の構成例を示す回路図。（Ｂ）半導体装置の動作例を示すタイミングチャート。
【図３７】半導体装置を示すブロック図。
【図３８】半導体装置を示す回路図。
【図３９】（Ａ）（Ｂ）電子部品の例を示す模式図。
【図４０】（Ａ）乃至（Ｆ）電子機器を示す図。
【発明を実施するための形態】
【００１７】
以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００１８】
なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
【００１９】
なお、本明細書で説明する各図において、各構成要素の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００２０】
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
【００２１】
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を含む。
【００２２】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００２３】
また、本明細書等において、トランジスタのソース、又はドレインのどちらか一方のことを「第１電極」と呼び、ソース、又はドレインの他方を「第２電極」とも呼ぶことがある。なお、ゲートについては「ゲート」又は「ゲート電極」とも呼ぶ。
【００２４】
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、コイル、容量素子、その他の各種機能を有する素子などが含まれる。
【００２５】
なお、以下では「上」、「下」などの向きを示す表現は、基本的には図面の向きと合わせて用いるものとする。しかしながら、説明を容易にするためなどの目的で、明細書中の「上」または「下」が意味する向きが、図面とは一致しない場合がある。一例としては、積層体等の積層順（または形成順）などを説明する場合に、図面において当該積層体が設けられる側の面（被形成面、支持面、接着面、平坦面など）が当該積層体よりも上側に位置していても、その向きを下、これとは反対の向きを上、などと表現する場合がある。
【００２６】
なお、本明細書等において、トランジスタのチャネル長方向とは、ソース領域とドレイン領域間を最短距離で結ぶ直線に平行な方向のうちの１つをいう。すなわち、チャネル長方向は、トランジスタがオン状態のときに半導体層を流れる電流の方向のうちの１つに相当する。また、チャネル幅方向とは、当該チャネル長方向に直交する方向をいう。なお、トランジスタの構造や形状によっては、チャネル長方向及びチャネル幅方向は１つに定まらない場合がある。
【００２７】
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」や「絶縁層」という用語は、「導電膜」や「絶縁膜」という用語に相互に交換することが可能な場合がある。
【００２８】
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置の製造方法、及び半導体装置の製造装置について説明する。
【００２９】
［概要］
本発明の一態様により製造することのできる半導体装置としては、単結晶シリコンなどの半導体基板上に、複数の回路が積層して設けられる、３次元構造を有する積層デバイスである。例えば、シリコン単結晶基板上に、複数のメモリセルアレイが積層された、メモリデバイスを製造することができる。
【００３０】
半導体基板には、基板の一部をチャネルが形成される半導体層としたトランジスタを形成することが好ましい。これにより、半導体基板に、メモリセルアレイと電気的に接続されるセンスアンプやドライバ回路を設けることができる。半導体基板に形成されるトランジスタは、駆動周波数を極めて高いものとすることができるため、メモリデバイスを高速に駆動することができる。
【００３１】
一方、半導体基板上に積層される複数のメモリセルアレイには、チャネルが形成される半導体層に、酸化物半導体が適用されたトランジスタを適用することが好ましい。酸化物半導体が適用されたトランジスタは、オフ状態におけるリーク電流（オフ電流ともいう）が著しく低いといった特徴を有するため、トランジスタに接続された容量に長期間に亘って電荷を保持することができる。
【００３２】
また、本発明の一態様の半導体装置は、半導体基板上にトランジスタ及び容量により構成されたメモリセル、またはメモリセルを複数有するメモリセルアレイ含む層（機能層ともいう）と、第１のバリア層とが交互に積層された構成を有する。メモリセルを含む機能層の積層数は例えば２層以上２５６層以下、好ましくは２層以上２００層以下、より好ましくは２層以上１２８層以下とすることができ、代表的には、２層、４層、５層、８層、１０層、１２層、１６層、２４層、３２層、６４層、１００層、１２８層、または２５６層などとすることが好ましい。
【００３３】
第１のバリア層は、水や水素、または酸素の拡散を防ぐ機能を有する。２つの機能層間にバリア層を設けることで、各層に設けられるトランジスタの信頼性を高めることができる。
【００３４】
また、機能層とバリア層が積層された積層体は、平面視（基板の被形成面側から見たとき）において、複数のブロック（積層ブロックともいう）に分割されていることが好ましい。複数のブロックは、基板上に１次元的に配列されるか、または２次元マトリクス状に配置されることが好ましい。
【００３５】
１つのブロックは、厚さ方向に積層された複数のメモリセル（またはメモリセルアレイ）を有する。各メモリセルアレイは、ブロック内に配置され、各メモリセルを連結させるプラグ電極により、基板に設けられたセンスアンプや駆動回路等と電気的に接続される構成とすることができる。これにより、半導体装置は、ブロック毎にデータの書き込み、読み出しを行うことができる。
【００３６】
また、各ブロックの上面及び側面に接して、第２のバリア層を設けることができる。第２のバリア層は、第１のバリア層と同様に、水、水素、または酸素の拡散を防ぐ機能を有する。これにより、各ブロックが有する機能層は、上面及び側面だけでなく、四方の側面もバリア層に囲まれる構成とすることができるため、極めて信頼性の高い半導体装置を実現することができる。
【００３７】
また、複数のブロック間を埋めるように、上記第２のバリア層上に絶縁層が設けられている。さらに、ブロックが設けられない領域において、絶縁層上の接続電極と、基板とを電気的に接続するためのプラグ電極を設けることが好ましい。
【００３８】
本発明の一態様の半導体装置の製造方法について説明する。まず、基板を準備する。次いで、基板の一部をチャネルが形成される半導体とするトランジスタ（第１のトランジスタともよぶ）等を形成する。続いて、酸化物半導体が適用されたトランジスタ、及び容量素子等を含む機能層の形成と、第１のバリア層の形成とを、交互に所定の回数だけ繰り返すことで、複数の機能層と、複数の第１のバリア層とが交互に積層された積層体を形成する。続いて、当該積層体を複数のエリアに分割するように、当該積層体の一部をエッチングして、複数の積層ブロックを形成する。その後、各積層ブロックを覆う第２のバリア層と、第２のバリア層上に各積層ブロック間の隙間を埋める絶縁層を形成する。続いて、各積層ブロックの間において、当該絶縁層と第２のバリア層に埋め込まれる第２のプラグ電極を形成する。
【００３９】
上記で説明した製造方法によれば、機能層と第１のバリア層を形成する工程を繰り返す回数を異ならせることで、積層数を自由に設定することができる。また、機能層と第１のバリア層とは、同じ工程を繰り返すことで積層できるため、同じ製造ラインを繰り返し利用することができる。これにより、積層デバイスであっても、積層数の数だけ製造ラインを設ける必要は無く、生産設備（製造装置）を簡略化することができるため、半導体装置の製造コストを大幅に削減することができる。
【００４０】
以下では、より具体的な例について図面を参照して説明する。
【００４１】
［製造装置の構成例］
図１（Ａ）に、製造装置１０のブロック図を示す。製造装置１０は、基板搬入部ＬＬ１、第１の製造ライン１１と、第２の製造ライン１２と、第３の製造ライン１３と、基板搬出部ＬＬ２と、を有する。また、製造装置１０は、基板の搬送経路である搬送経路２１、搬送経路２２、搬送経路２３ａ、搬送経路２３ｂ、及び搬送経路２４を有する。製造装置１０は、基板搬入部ＬＬ１から基板を投入し、各製造ラインを経て完成した基板を基板搬出部ＬＬ２から搬出することができる。製造装置１０は、複数の装置を備える生産設備とも言うことができる。
【００４２】
基板搬入部ＬＬ１は、基板が搬入される部分である。基板搬入部ＬＬ１は、搬入された基板を一時的に保管することができる。基板搬入部ＬＬ１は、例えばロードロック室を備える構成とすることができる。
【００４３】
搬送経路２１は、基板搬入部ＬＬ１から第１の製造ライン１１へ基板を搬送する機構を有する。
【００４４】
第１の製造ライン１１は、少なくとも基板の一部がチャネル形成領域となる第１のトランジスタを形成するための装置を備える。第１の製造ライン１１を経て搬出される基板には、上記第１のトランジスタのほかに、配線、容量、プラグ電極等が形成されうる。例えば基板として、シリコンウェハを用いた場合には、シリコンを半導体層に用いたｎ型のトランジスタ、ｐ型のトランジスタ、またはその両方を、第１の製造ライン１１にて形成することができる。
【００４５】
搬送経路２２は、第１の製造ライン１１から第２の製造ライン１２へ基板を搬送する機構を有する。
【００４６】
第２の製造ライン１２は、機能層と、第１のバリア層とを順に形成するための装置を備える。
【００４７】
機能層は、少なくともチャネルが形成される半導体層に酸化物半導体が適用された第２のトランジスタと、容量と、を有する。また機能層には、そのほかに電極、配線、プラグ電極、絶縁層等が含まれていてもよい。
【００４８】
第１のバリア層は、機能層の上面を覆って形成される。第１のバリア層は、水、水素、または酸素が拡散しにくい絶縁層を含む。第１のバリア層としては、酸化アルミニウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン、または窒化酸化シリコンなどを含む絶縁膜を用いることが好ましい。特に、窒化シリコンまたは窒化酸化シリコンは、水素に対するバリア性が高いため、封止する材質として好適に用いることができる。また、酸化アルミニウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物などの金属酸化物は、水素を捕獲、及び固着する機能を有する場合があるため好ましい。また、第１のバリア層は、上述した絶縁膜を２層以上積層した構成とすると、バリア性が向上するため好ましい。
【００４９】
搬送経路２３ａは、第２の製造ライン１２から搬出された基板を、再度第２の製造ライン１２に搬送する機構を有する。搬送経路２３ａを設けることで、第２の製造ライン１２により、機能層と第１のバリア層を繰り返し形成し、これらが交互に積層された積層体を形成することができる。
【００５０】
搬送経路２３ｂは、第２の製造ライン１２から搬出された基板を、第３の製造ライン１３に搬送する機構を有する。
【００５１】
第３の製造ライン１３は、以下の工程に係る装置を備える。第３の製造ライン１３にて、まず第２の製造ライン１２で形成した積層体を、複数のエリアに分割するように、当該積層体の一部をエッチングし、複数の積層ブロックを形成する。続いて、複数の積層ブロックの上面及び側面を覆う第２のバリア層と、当該第２のバリア層を覆い、且つ積層ブロック間を埋め込む絶縁層とを形成する。続いて、積層ブロックが設けられない部分（例えば積層ブロックの間に位置する領域）において、絶縁層と第２のバリア層に開口を形成し、基板に形成される配線等と電気的に接続するプラグ電極を形成する。
【００５２】
また、第３の製造ライン１３は、絶縁層上に、上記で形成したプラグ電極と電気的に接続する接続端子を形成する装置を有していてもよい。
【００５３】
搬送経路２４は、第３の製造ライン１３から搬出された基板を、基板搬出部ＬＬ２に搬送する機構を有する。
【００５４】
基板搬出部ＬＬ２は、基板が搬入される部分である。また基板搬出部ＬＬ２は、工程が完了した基板を一時的に保管することができる。基板搬出部ＬＬ２は、例えばロードロック室を備える構成とすることができる。
【００５５】
ここで、製造装置１０が有する第１の製造ライン１１、第２の製造ライン１２、及び第３の製造ライン１３は、目的とする半導体装置の製造工程に必要な種々の装置を備えることができる。代表的には、成膜装置、フォトリソグラフィ装置、エッチング装置、洗浄装置、イオンドーピング装置、熱処理装置、レーザ装置などを備える構成とすることができる。また、第１の製造ライン１１、第２の製造ライン１２、及び第３の製造ライン１３は、製造工程の順に種々の装置が配置される、いわゆるインライン装置を備える構成とすることが好ましい。
【００５６】
［半導体装置の製造方法例］
以下では、上記製造装置１０を用いて半導体装置を製造する方法の一例について、図面を参照して説明する。
【００５７】
図１（Ｂ）は、製造装置１０を用いて半導体装置を製造する方法に係るフローチャートである。また、図２（Ａ）乃至（Ｅ）、図３（Ａ）乃至（Ｃ）は、半導体装置の製造方法を説明するための斜視概略図である。
【００５８】
〔基板投入（ステップＳ１）〕
まず、製造装置１０の基板搬入部ＬＬ１に、基板３０を搬入する。搬入された基板３０は、基板搬入部ＬＬ１に一時的に保管されたのち、搬送経路２１を介して第１の製造ライン１１に送られる。
【００５９】
ここでは、基板３０として、シリコンウェハを用いた場合を例に挙げて説明する。
【００６０】
〔Ｓｉ−ＦＥＴ形成工程（ステップＳ２）〕
第１の製造ライン１１では、シリコンを半導体層に適用したトランジスタ（第１のトランジスタ、Ｓｉ−ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）ともいう）を形成する。またこれに加えて、配線、電極、容量などを形成することで、基板３０に第１のトランジスタを含む様々な回路を形成することができる。例えば記憶装置を製造する場合、当該回路の一例として、書き込み、読み出し動作を制御する駆動回路や、センスアンプ回路などが挙げられる。
【００６１】
第１のトランジスタの製造方法は、公知のＳｉ−ＬＳＩ製造プロセスを援用することができる。例えば、プレーナ型、Ｆｉｎ型、トレンチ型などのトランジスタを作製することができる。また、第１の製造ライン１１では、ｎ型のトランジスタ、ｐ型のトランジスタ、またはその両方を製造することができる。ｎ型のトランジスタとｐ型のトランジスタの両方を用いて回路を構成することで、回路の機能性や性能を高めることができる。
【００６２】
図２（Ａ）では、基板３０に、センスアンプ３２を含む回路３１と、配線３３と、接続部３４と、を形成する例を示している。回路３１は、後に形成されるメモリセル４１のデータの読み出しを行う読み出し回路として機能する。なお、基板３０には、このほか行ドライバ回路、列ドライバ回路、演算回路、記憶回路など（図示しない）が形成されうる。接続部３４は、後に形成されるプラグ５６が接続される部分である。配線３３は、回路３１と電気的に接続される配線であり、例えば後に形成される端子５７に供給される信号または電位を、回路３１に供給する機能を有する。
【００６３】
続いて、第１の製造ライン１１において、回路３１等を覆うバリア層３９が形成される（図２（Ｂ））。バリア層３９は、後に形成される機能層４０側に、水や水素が拡散することを防ぐ機能を有する。また、基板３０に設ける配線や電極に含まれる金属元素（代表的には銅など）の拡散を抑制する機能を有していてもよい。バリア層３９は、上述した絶縁膜を一以上含む構成とすることが好ましい。バリア層３９は、後述するバリア層５１と同様の方法により形成することができる。
【００６４】
第１の製造ライン１１での工程が完了した基板３０は、搬送経路２２を介して、第２の製造ライン１２へ送られる。
【００６５】
〔ＯＳ−ＦＥＴ、容量形成工程（ステップＳ３）〕
第２の製造ライン１２において、バリア層３９上に機能層４０を形成する（図２（Ｃ））。
【００６６】
図２（Ｃ）では、機能層４０として、複数のメモリセル４１を有する例を示している。メモリセル４１は、トランジスタ４２と、容量４３を有する。トランジスタ４２は、チャネルが形成される半導体層に、酸化物半導体が適用されたトランジスタ（第２のトランジスタ、ＯＳ（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）−ＦＥＴともいう）である。メモリセル４１は、トランジスタ４２を介して容量４３に電荷を保持することでデータを記憶することができる。
【００６７】
トランジスタ４２は、ビット線として機能するプラグ４４を介して、基板３０に設けられる回路３１と電気的に接続する。図２（Ｃ）では、２つのメモリセルが、１つのビット線（プラグ４４）を共有する例を示している。これにより、より高密度にメモリセルを配置することができるため好ましい。プラグ４４は、バリア層３９を貫通するように形成される。
【００６８】
第２の製造ライン１２では、トランジスタ４２、容量４３、及びプラグ４４を形成することができる。またこのほかに、配線、電極等を形成することで、メモリセル４１を形成することができる。なお、メモリセル４１の他にも回路を形成してもよい。
【００６９】
〔バリア層形成工程（ステップＳ４）〕
続いて、第２の製造ライン１２にて、機能層４０上にバリア層５１を形成する（図２（Ｄ））。
【００７０】
バリア層５１は、上述した絶縁膜を単層で、または積層して形成することができる。バリア層５１は、ＣＶＤ法、ＡＬＤ法、またはスパッタリング法などの成膜方法により形成することができる。
【００７１】
バリア層５１に用いる絶縁膜は、成膜条件を適宜設定することにより、膜中の水素濃度を低減することが好ましい。一般に、ＣＶＤ法やＡＬＤ法を用いて成膜した膜は、スパッタリング法を用いて成膜した膜よりも被覆性が高い。一方、ＣＶＤ法またはＡＬＤ法に用いる化合物ガスは、水素を含む場合が多く、ＣＶＤ法またはＡＬＤ法を用いて成膜した膜は、スパッタリング法を用いて成膜した膜よりも水素の含有量が多い。
【００７２】
したがって、例えば機能層４０と近接する膜に、膜中の水素濃度が低減された膜（具体的にはスパッタリング法を用いて成膜した膜）を用いるとよい。さらに、不純物の拡散を抑制する膜として、被覆性が高い膜（具体的にはＣＶＤ法またはＡＬＤ法を用いて成膜した膜）を、上記水素濃度が低減された一対の膜で挟む構成とするとよい。また、上記被覆性の高い膜に接して、水素を捕獲、及び固着する機能を有し、且つ水素濃度が低減された膜を配置するとよい。
【００７３】
バリア層５１を設けることで、２つの機能層４０間で水、水素、及び酸素が拡散することを防ぐことができる。バリア層５１は、２つの機能層４０を分離する分離層として機能するともいえる。
【００７４】
〔分岐（ステップＳ５）〕
ここで、第２の製造ライン１２での工程の繰り返し数が既定の回数（ｎ回）に達したときは、ステップＳ６へ移行する。一方、当該繰り返し数がｎ回未満であるとき、ステップＳ３へ移行する。ここではまず、後者について説明する。
【００７５】
第２の製造ライン１２で工程が完了した基板３０は、搬送経路２３ａを介して、再度第２の製造ライン１２へ送られる。
【００７６】
その後、第２の製造ライン１２で上記と同じ工程を経て、バリア層５１上に、機能層４０と、バリア層５１とが積層して形成される。
【００７７】
図２（Ｅ）では、第２の製造ライン１２での工程を複数回繰り返した後の斜視概略図を示している。ここでは一例として、機能層４０とバリア層５１とが交互に６つ積層された様子を示している。
【００７８】
ここで、２つの機能層４０の間には、プラグ４４と電気的に接続するプラグ４５が設けられる。プラグ４５は、プラグ４４と同様の工程で形成される。複数のプラグ４５と、プラグ４４が連結した構成が、ビット線として機能する。
【００７９】
〔ブロック化工程（ステップＳ６）〕
第２の製造ライン１２での工程が既定の回数（ｎ回）完了した基板は、搬送経路２３ｂを介して、第３の製造ライン１３へ送られる。
【００８０】
第３の製造ライン１３において、機能層４０とバリア層５１とが交互に積層された積層体を、複数のエリアに分割するように、積層体の一部をエッチングし、複数の積層ブロック６０を形成する（図３（Ａ））。エッチングは、バリア層３９の上面が露出するように行うことができる。エッチングは、異方性のドライエッチング法により行うことが好ましい。
【００８１】
１つの積層ブロック６０は、島状の機能層４０ａと、島状のバリア層５１ａとが、交互に積層された構成を有している。複数の積層ブロック６０は、１次元的に配列させる、または２次元的にマトリクス状に配列させるように、形成することが好ましい。
【００８２】
〔ブロック封止工程（ステップＳ７）〕
続いて、製造ライン１３にて、積層ブロック６０の上面及び側面、ならびにバリア層３９の上面を覆うように、バリア層５２を形成する。バリア層５２は、バリア層５１と同様の条件で形成することができる。バリア層５２とバリア層５１とを同じ条件で形成することで、用いる成膜ガスなどを共通にできるため、製造コストを削減することができる。
【００８３】
バリア層５２の形成後、積層ブロック６０の間を埋めるように、絶縁層５５を形成する。絶縁層５５は、積層ブロック６０上に位置するバリア層５２の上面を覆うように設けてもよい。また、絶縁層５５の成膜後、その上面を平坦化する処理（平坦化処理）を行なうことが好ましい。平坦化処理としては、代表的にはＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を用いることができる。
【００８４】
バリア層５２を形成することで、積層ブロック６０が有する各機能層４０ａの側面を保護し、当該側面に、絶縁層５５から水や水素などの不純物が拡散することを抑制することができる。そのため、信頼性の高い半導体装置を実現できる。また、絶縁層５５には、水素の含有量の高い膜を用いることができるため、絶縁層５５の成膜方法や材料の選択の幅が広がる。その結果、成膜速度を高めた条件で、絶縁層５５を形成することができ、製造コストを低減できるといった副次的な効果を奏する。
【００８５】
〔プラグ電極形成工程（ステップＳ８）〕
続いて、第３の製造ライン１３にて、積層ブロック６０が設けられていない領域において、絶縁層５５、バリア層５２、及びバリア層３９に、基板３０の接続部３４に達する開口を形成する。続いて、当該開口を埋めるように導電層を形成することにより、接続部３４と電気的に接続するプラグ５６を形成することができる（図３（Ｃ））。
【００８６】
図３（Ｃ）では、絶縁層５５上に設けられ、プラグ５６と電気的に接続する端子５７を明示している。端子５７は、外部接続端子として機能し、ワイヤーボンディング法などにより、ＩＣパッケージ等が有する電極と電気的に接続することができる。
【００８７】
なお、図３（Ｃ）では、積層ブロック６０と重なる領域において、絶縁層５５がバリア層５２を被覆する構成を示したが、上述の平坦化処理により、バリア層５２の上面が露出した状態であってもよい。またこのとき、バリア層５２の上面、及び絶縁層５５の上面を覆って、さらに絶縁層を設けてもよい。
【００８８】
以上の工程により、製造装置１０を用いて積層構造を有する半導体装置を製造することができる。
【００８９】
［半導体装置の構成例］
以下では、製造装置１０を用いて作製することのできる半導体装置の構成例について説明する。以下で例示する半導体装置は、記憶装置（メモリ装置）として用いることができる。
【００９０】
〔構成例１〕
図４は、半導体装置５０の積層構造を分解して示した概略図である。なお、図４では、一部の構成要素（バリア層５２等）は明示していない。
【００９１】
１つの積層ブロック６０には、基板３０上に、ｎ個の機能層４０ａが積層されている。図４では、基板３０側から、機能層４０ａ＿１、機能層４０ａ＿２、及び最も上側に位置する機能層４０ａ＿ｎを示している。また、２つの機能層４０ａの間には、バリア層５１ａが設けられている。また、基板３０と、機能層４０ａ＿１の間には、バリア層３９が設けられている。
【００９２】
ひとつの機能層４０ａには、１つ以上のメモリセル４１を有する。メモリセル４１は、トランジスタ４２と、容量４３とを有する。トランジスタ４２は、ソースまたはドレインの一方がビット線として機能するプラグ４４（またはプラグ４４及びプラグ４５）を介して、回路３１と電気的に接続され、他方が容量４３の一方の電極と電気的に接続されている。
【００９３】
メモリセル４１へのデータの書き込みは、トランジスタ４２をオン状態とし、トランジスタ４２を介してビット線の電位に応じて容量４３を充電または放電することで行われる。データの保持は、トランジスタ４２をオフ状態とすることで行われる。データの読み出しは、トランジスタ４２をオン状態としたときのビット線の電位の変化を回路３１のセンスアンプで読み出すことで行われる。そのため、半導体装置５０は、破壊読出し型の記憶装置として機能する。
【００９４】
また、図４では、２つのメモリセルが１つのビット線を共有する構成を示している。これにより、メモリセルの占有面積を縮小することが可能で、より大容量の記憶装置とすることができる。
【００９５】
続いて、積層ブロック６０の構成例について、図５（Ａ）、（Ｂ）を用いて説明する。図５（Ａ）、（Ｂ）は、複数の積層ブロック６０の構成を示す概略図である。
【００９６】
図５（Ａ）に示すように、１つの積層ブロック６０には、複数の機能層４０ａが積層して設けられている。機能層４０ａは、複数のメモリセル４１が電気的に接続された、メモリセルアレイ６５を有する。
【００９７】
メモリセルアレイ６５は、複数のビット線ＢＬ、複数のワード線ＷＬ、及び複数の配線ＣＬを有する。メモリセルアレイ６５は、ビット線ＢＬを共有する一対のメモリセル４１が、ワード線ＷＬ方向に複数配列した構成を有する。
【００９８】
図５（Ａ）に示す構成は、１つの機能層４０ａに、１つのメモリセルアレイ６５が設けられている例である。ここで、１つのメモリセルアレイ６５が、ワード線ＷＬ方向にｍ個のメモリセル４１を有し、且つ、積層ブロック６０に、ｎ個の機能層４０ａが積層されるとすると、１つの積層ブロック６０には、２×ｍ×ｎ個のメモリセル４１が設けられる。
【００９９】
また、図５（Ｂ）に示す構成は、１つの機能層４０ａに、複数のメモリセルアレイ６５が設けられる例である。このような構成とすることで、１つの積層ブロック６０当たりのデータ量を増やすことができるため、より大容量の記憶装置を実現できる。
【０１００】
〔構成例２〕
図６には、半導体装置５０ａの積層構造を分解して示した概略図を示す。半導体装置５０ａは、上記図４で例示した半導体装置５０とはメモリセルの構成が異なる。
【０１０１】
メモリセル４１ａは、トランジスタ４２、容量４３に加えて、トランジスタ４６を有する。ここでは、ビット線として機能するプラグ４４（及びプラグ４５）を共有する一対のメモリセル４１ａが、１つの機能層４０ａに設けられる例を示している。また、メモリセル４１ａには、読み出し配線として機能するプラグ４７ａ（またはプラグ４７ｂ）が電気的に接続されている。プラグ４７ａ及びプラグ４７ｂは、積層される複数のメモリセル４１ａ、及び回路３１と電気的に接続されている。
【０１０２】
トランジスタ４２は、ソースまたはドレインの一方がビット線として機能するプラグ４４（またはプラグ４４及びプラグ４５）を介して、回路３１と電気的に接続され、他方が容量４３の一方の電極と電気的に接続されている。トランジスタ４２のソースまたはドレインの他方は、容量４３の一方の電極、及びトランジスタ４６のゲートと電気的に接続されている。トランジスタ４６のソースまたはドレインの一方は、プラグ４７ａ（またはプラグ４７ｂ）を介して、回路３１と電気的に接続されている。
【０１０３】
メモリセル４１ａは、トランジスタ４６のゲートが接続されるノードに、電位を保持することによりデータを保持することができる。また、トランジスタ４６のゲートが接続される電位（すなわちデータ電位）に応じて、トランジスタ４６のオン状態が変化するため、トランジスタ４６に流れる電流を回路３１で検知することで、データを読み出すことができる。すなわちメモリセル４１ａを有する半導体装置５０ａは、非破壊読み出し型の記憶装置として機能する。
【０１０４】
トランジスタ４２及びトランジスタ４６は、同一の工程を経て作製することができる。そのため、本発明の一態様の製造装置１０を用いて、上記で例示した半導体装置５０と、半導体装置５０ａとを、作り分けることが可能となる。なお、トランジスタ４２とトランジスタ４６を異なる工程により作製することもできる。
【０１０５】
図４及び図６で例示した構成において、トランジスタ４２には、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタを適用することで、容量４３に書き込んだ電位を長期間に亘って保持することができる。またトランジスタ４２のオフ状態におけるリーク電流が著しく小さいため、保持期間中のデータ電位がほとんど変化しない。そのため、２値のデータだけではなく、３値以上の多値のデータ、またはアナログデータの書き込み、読み出しを行うことのできる記憶装置を実現することができる。
【０１０６】
ここで、図４及び図６では、同一の回路構成を有する機能層４０ａを積層する場合の例を示したが、異なる回路構成を有する機能層４０ａを積層することもできる。例えば、上記製造方法において、第２の製造ライン１２が有する露光装置で用いるフォトマスクのみを変更することで、異なるレイアウトパターンを有する機能層４０を作り分けることができる。またこのとき、フォトマスク以外の工程を共通にできるため、新たな装置を必要とせず、且つ、露光装置以外の各装置における処理条件の変更を伴うことなく、１つの第２の製造ライン１２を繰り返し用いることができる。さらに、フォトマスクの切り替えのみで様々な品種の半導体装置を作製することができるため、同じ設備を用いて低コストで、多品種の製品を少量から生産することが可能となる。
【０１０７】
上記方法により、２種類以上の機能層４０を所望の順に積層することが可能となる。例えば図４で例示したメモリセル４１を有する機能層４０ａと、図６で例示したメモリセル４１ａを有する機能層４０とが積層された半導体装置を製造することもできる。また例えば、基板３０上に、セレクタ回路、バッファ回路、またはセンスアンプ回路等を有する機能層が積層され、その上にメモリセル４１ａを有する機能層４０が積層され、さらにその上にメモリセル４１を有する機能層４０が複数積層された半導体装置を製造することもできる。
【０１０８】
以上が、製造装置１０を用いて作製することのできる半導体装置の構成例についての説明である。
【０１０９】
本発明の一態様によれば、大容量の記憶装置を、歩留り良く低コストで製造することができる。本発明の一態様によれば、機能層と第１のバリア層を形成する工程を繰り返す回数を異ならせることで、記憶容量の異なる記憶装置を容易に作り分けることができる。そのため製品ごとに製造ラインを設ける必要がなく、低コストで多品種の記憶装置を製造することが可能となる。
【０１１０】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０１１１】
（実施の形態２）
以下では、実施の形態１で例示した製造方法、及び製造装置により製造しうる半導体装置の構成例について説明する。ここでは特に、半導体装置の一例として記憶装置について説明する。
【０１１２】
以下で例示するメモリセルは、実施の形態１で例示した、機能層に設けられるメモリセルに対応する。また、以下で例示するメモリセル層は、実施の形態１で例示した機能層に対応する。
【０１１３】
＜メモリセルの構成例＞
図７（Ａ）および図７（Ｂ）に、本発明の一態様に係る記憶装置を構成するメモリセル８６０の構造を示す。図７（Ａ）は、メモリセル８６０及びその周辺の上面図である。また、図７（Ｂ）は、メモリセル８６０の断面図であり、図７（Ｂ）は、図７（Ａ）にＡ１−Ａ２の一点鎖線で示す部位に対応する。図７（Ｂ）において、トランジスタ６００のチャネル長方向の断面と、トランジスタ７００のチャネル幅方向の断面を示す。なお、図７（Ａ）の上面図では、図の明瞭化のために一部の要素を省いている。なお、図７（Ａ）に示す、Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに直交または交差する方向である。ここで、Ｘ方向およびＹ方向は基板面に対して平行または概略平行であり、Ｚ方向は基板面に対して垂直または概略垂直であることが好ましい。
【０１１４】
本実施の形態に示す、メモリセル８６０は、トランジスタ６００、トランジスタ７００、および容量素子６５５を有する。メモリセル８６０は、先の実施の形態に示すメモリセル４１ａと対応しており、トランジスタ６００、トランジスタ７００、および容量素子６５５は、それぞれ、先の実施の形態に示す、トランジスタ４２、トランジスタ４６、容量４３と対応する。よって、トランジスタ６００のソースおよびドレインの一方と、トランジスタ７００のゲートと、容量素子６５５の電極の一方は電気的に接続されている。
【０１１５】
図７（Ａ）（Ｂ）に示すように、メモリセル８６０では、絶縁体６１４上にトランジスタ６００およびトランジスタ７００が配置され、また、トランジスタ６００およびトランジスタ７００の一部の上に絶縁体６８０が配置され、トランジスタ６００、トランジスタ７００および絶縁体６８０の上に絶縁体６８２が配置され、絶縁体６８２の上に絶縁体６８５が配置され、絶縁体６８５の上に容量素子６５５が配置され、容量素子６５５の上に絶縁体６８８が配置される。絶縁体６１４、絶縁体６８０、絶縁体６８２、絶縁体６８５、および絶縁体６８８は、層間膜として機能する。
【０１１６】
ここで、トランジスタ６００は、絶縁体６１４上の絶縁体６１６と、絶縁体６１６に埋め込まれるように配置された導電体６０５（導電体６０５ａ、および導電体６０５ｂ）と、絶縁体６１６上、および導電体６０５上の絶縁体６２２と、絶縁体６２２上の絶縁体６２４と、絶縁体６２４上の酸化物６３０ａと、酸化物６３０ａ上の酸化物６３０ｂと、酸化物６３０ｂ上の酸化物６４３ａおよび酸化物６４３ｂと、酸化物６４３ａ上の導電体６４２ａと、酸化物６４３ｂ上の導電体６４２ｂと、絶縁体６２４の一部、酸化物６３０ａの側面、酸化物６３０ｂの側面、酸化物６４３ａの側面、導電体６４２ａの側面、導電体６４２ａの上面、酸化物６４３ｂの側面、導電体６４２ｂの側面、および導電体６４２ｂの上面とそれぞれ接する絶縁体６７２と、絶縁体６７２上の絶縁体６７３と、酸化物６３０ｂ上の酸化物６３０ｃと、酸化物６３０ｃ上の絶縁体６５０と、絶縁体６５０上に位置し、酸化物６３０ｃと重なる導電体６６０（導電体６６０ａ、および導電体６６０ｂ）と、を有する。また、酸化物６３０ｃは、酸化物６４３ａの側面、酸化物６４３ｂの側面、導電体６４２ａの側面および導電体６４２ｂの側面とそれぞれ接する。ここで、図７（Ｂ）に示すように、導電体６６０の上面は、絶縁体６５０の上面、酸化物６３０ｃの上面、および絶縁体６８０の上面と略一致して配置される。また、絶縁体６８２は、導電体６６０、絶縁体６５０、酸化物６３０ｃ、および絶縁体６８０のそれぞれの上面と接する。
【０１１７】
なお、以下において、酸化物６３０ａ、酸化物６３０ｂ、および酸化物６３０ｃをまとめて酸化物６３０と呼ぶ場合がある。また、酸化物６４３ａと酸化物６４３ｂをまとめて酸化物６４３と呼ぶ場合がある。また、導電体６４２ａと導電体６４２ｂをまとめて導電体６４２と呼ぶ場合がある。
【０１１８】
トランジスタ６００において、導電体６６０は、ゲートとして機能し、導電体６４２ａおよび導電体６４２ｂは、それぞれソースまたはドレインとして機能する。また、導電体６０５は、バックゲートとして機能する。トランジスタ６００は、ゲートとして機能する導電体６６０が、絶縁体６８０などによって形成される開口を埋めるように自己整合的に形成される。このように、本実施の形態に係る記憶装置では、位置合わせをせずに、導電体６６０を導電体６４２ａと導電体６４２ｂの間の領域に確実に配置することができる。
【０１１９】
また、トランジスタ７００は、絶縁体６１４上の絶縁体６１６と、絶縁体６１６に埋め込まれるように配置された導電体７０５（導電体７０５ａ、および導電体７０５ｂ）と、絶縁体６１６上、および導電体７０５上の絶縁体６２２と、絶縁体６２２上の絶縁体６２４と、絶縁体６２４上の酸化物７３０ａと、酸化物７３０ａ上の酸化物７３０ｂと、酸化物７３０ｂ上の酸化物７４３ａおよび酸化物７４３ｂと、酸化物７４３ａ上の導電体７４２ａと、酸化物７４３ｂ上の導電体７４２ｂと、絶縁体６２４の一部、酸化物７３０ａの側面、酸化物７３０ｂの側面、酸化物７４３ａの側面、導電体７４２ａの側面、導電体７４２ａの上面、酸化物７４３ｂの側面、導電体７４２ｂの側面、および導電体７４２ｂの上面とそれぞれ接する絶縁体６７２と、絶縁体６７２上の絶縁体６７３と、酸化物７３０ｂ上の酸化物７３０ｃと、酸化物７３０ｃ上の絶縁体７５０と、絶縁体７５０上に位置し、酸化物７３０ｃと重なる導電体７６０（導電体７６０ａ、および導電体７６０ｂ）と、を有する。また、酸化物７３０ｃは、酸化物７４３ａの側面、酸化物７４３ｂの側面、導電体７４２ａの側面および導電体７４２ｂの側面とそれぞれ接する。ここで、図７（Ｂ）に示すように、導電体７６０の上面は、絶縁体７５０の上面、酸化物７３０ｃの上面、および絶縁体６８０の上面と略一致して配置される。また、絶縁体６８２は、導電体７６０、絶縁体７５０、酸化物７３０ｃ、および絶縁体６８０のそれぞれの上面と接する。
【０１２０】
また、以下において、酸化物７３０ａ、酸化物７３０ｂ、および酸化物７３０ｃをまとめて酸化物７３０と呼ぶ場合がある。また、酸化物７４３ａと酸化物７４３ｂをまとめて酸化物７４３と呼ぶ場合がある。また、導電体７４２ａと導電体７４２ｂをまとめて導電体７４２と呼ぶ場合がある。
【０１２１】
トランジスタ７００において、導電体７６０は、ゲートとして機能し、導電体７４２ａおよび導電体７４２ｂは、それぞれソースまたはドレインとして機能する。また、導電体７０５は、バックゲートとして機能する。トランジスタ７００は、ゲートとして機能する導電体７６０が、絶縁体６８０などによって形成される開口を埋めるように自己整合的に形成される。このように、本実施の形態に係る記憶装置では、位置合わせをせずに、導電体７６０を導電体７４２ａと導電体７４２ｂの間の領域に確実に配置することができる。
【０１２２】
ここで、トランジスタ７００は、トランジスタ６００と同じ層に形成され、同様の構成を有する。よって、トランジスタ７００のチャネル長方向の断面は図示されていないが、図７（Ｂ）に示すトランジスタ６００のチャネル長方向の断面と同様の構造を有する。つまり、断面図において図示されていない、酸化物７４３と導電体７４２も、図７（Ｂ）に示す、酸化物６４３と導電体６４２と同様の構造を有する。なお、トランジスタ６００のチャネル幅方向の断面は図示されていないが、図７（Ｂ）に示すトランジスタ７００のチャネル幅方向の断面と同様の構造を有する。
【０１２３】
よって、酸化物７３０は、酸化物６３０と同様の構成を有し、酸化物６３０の記載を参酌することができる。導電体７０５は、導電体６０５と同様の構成を有し、導電体６０５の記載を参酌することができる。酸化物７４３は、酸化物６４３と同様の構成を有し、酸化物６４３の記載を参酌することができる。導電体７４２は、導電体６４２と同様の構成を有し、導電体６４２の記載を参酌することができる。絶縁体７５０は、絶縁体６５０と同様の構成を有し、絶縁体６５０の記載を参酌することができる。導電体７６０は、導電体６６０と同様の構成を有し、導電体６６０の記載を参酌することができる。以下において、特段の記載がない限り、上記のようにトランジスタ７００の構成は、トランジスタ６００の構成の記載を参酌することができる。
【０１２４】
ここで、トランジスタ６００およびトランジスタ７００は、チャネルが形成される領域（以下、チャネル形成領域ともいう。）を含む酸化物６３０および酸化物７３０に、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。
【０１２５】
例えば、酸化物半導体として機能する金属酸化物は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。エネルギーギャップの大きい金属酸化物を用いることで、トランジスタ６００の非導通状態におけるリーク電流（オフ電流）を極めて小さくすることができる。
【０１２６】
酸化物半導体として、例えば、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。また、酸化物半導体として、Ｉｎ−Ｍ酸化物、Ｉｎ−Ｚｎ酸化物、またはＭ−Ｚｎ酸化物を用いてもよい。
【０１２７】
チャネル形成領域に酸化物半導体を用いたトランジスタ６００およびトランジスタ７００は、非導通状態におけるリーク電流（オフ電流）が極めて小さいため、低消費電力の半導体装置を提供できる。また、トランジスタ６００およびトランジスタ７００は、高温環境下でもオフ電流がほとんど増加しない。具体的には室温以上２００℃以下の環境温度下でもオフ電流がほとんど増加しない。よって、高温環境下においても動作が安定し、信頼性の良好な記憶装置を実現できる。
【０１２８】
トランジスタ６００のオフ電流が極めて小さいので、容量素子６５５の容量値を小さく設定することができる。これにより、メモリセル８６０の占有面積を小さくし、記憶装置の集積化を図ることができる。
【０１２９】
図７（Ａ）に示すように、導電体７４２ａ、導電体６６０、導電体６０５、および導電体７０５は、Ｙ方向に延在していることが好ましい。導電体７４２ａは、選択線として機能する。また、導電体６６０は、ワード線として機能する。また、導電体６０５及び導電体７０５は、それぞれトランジスタ６００またはトランジスタ７００のバックゲート電位を制御するための配線として機能する。
【０１３０】
容量素子６５５は、絶縁体６８５上の導電体６４６ａと、導電体６４６ａを覆う絶縁体６８６と、導電体６５６の少なくとも一部と重畳して絶縁体６８６上に配置される導電体６５６と、を有する。ここで、導電体６４６ａは、容量素子６５５の一方の電極として機能し、導電体６４６ｂは、容量素子６５５の他方の電極として機能する。また、絶縁体６８６は容量素子６５５の誘電体として機能する。
【０１３１】
導電体６５６は、Ｙ方向に延在させ、容量線として機能させることが好ましい。
【０１３２】
また、絶縁体６２２、絶縁体６２４、絶縁体６７２、絶縁体６７３、絶縁体６８０、絶縁体６８２、および絶縁体６８５に開口が形成されており、プラグとして機能する導電体６４０（導電体６４０ａ、導電体６４０ｂ、導電体６４０ｃ、および導電体６４０ｄ）が当該開口に埋め込まれるように設けられる。また、導電体６４０は、絶縁体６８５の上面に露出して設けられる。
【０１３３】
導電体６４０ａは、下面が導電体６４２ａに接し、上面が導電体６４６ａに接する。導電体６４０ｃは、下面が導電体７６０に接し、上面が導電体６４６ａに接する。このようにして、トランジスタ６００のソースおよびドレインの一方と、トランジスタ７００のゲートと、容量素子６５５の電極の一方は電気的に接続される。
【０１３４】
導電体６４０ｂは、導電体６４２ｂの側面に接して設けられる。導電体６４０ｂの下方に導電体６１５および導電体６０７が設けられ、導電体６４０ｂの上方に導電体６４６ｂおよび導電体６５７が設けられる。導電体６０７は絶縁体６１４に形成された開口に設けられる。ここで、導電体６１５は導電体６０５と同じ層に形成され、同様の構成を有する。また、導電体６４６ｂは導電体６４６ａと同じ層に形成され、同様の構成を有する。また、導電体６５７は絶縁体６８６および絶縁体６８８に形成された開口に設けられる。
【０１３５】
導電体６４０ｂは、導電体６０７および導電体６１５によって、下層のメモリセル８６０の導電体６４０ｂと電気的に接続される。また、導電体６４０ｂは、導電体６４６ｂおよび導電体６５７によって、上層のメモリセル８６０の導電体６４０ｂと電気的に接続される。このように、導電体６０７、導電体６１５、導電体６４０ｂ、導電体６４６ｂ、および導電体６５７はＺ方向に延在しており、ビット線として機能する。
【０１３６】
また、断面図に図示していないが、導電体６４０ｄは、導電体７４２ｂの側面に接して設けられる。また、導電体６４０ｄの下方に導電体７１５が設けられている。導電体６０７、導電体６４６ｂ、および導電体６５７と同様の構造の導電体が設けられており、導電体６４０ｄは、上層および下層の導電体６４０ｄと電気的に接続される。このように、導電体７１５および導電体６４０ｄ等はＺ方向に延在しており、上記とは別のビット線として機能する。
【０１３７】
図７（Ｂ）に示すように、トランジスタ６００とトランジスタ７００を同じ層に形成することで、トランジスタ６００とトランジスタ７００と同じ工程で形成することができるので、記憶装置製造の工程を短縮し、生産性を向上させることができる。
【０１３８】
なお、メモリセル８６０において、トランジスタ６００のチャネル長方向とトランジスタ７００のチャネル長方向が平行になるように、トランジスタ６００、トランジスタ７００および容量素子６５５を設けているが、本実施の形態に示す記憶装置はこれに限られるものではない。図７等に示すメモリセル８６０は、記憶装置の構成の一例であり、回路構成や駆動方法に応じて、適切な構造のトランジスタまたは容量素子などを、適宜配置すればよい。
【０１３９】
［メモリセルの詳細な構成］
以下では、本発明の一態様に係るメモリセル８６０の詳細な構成について説明する。以下において、トランジスタ７００の構成要素は、トランジスタ６００の構成要素の記載を参酌できるものとする。
【０１４０】
図７に示すように、酸化物６３０は、絶縁体６２４上の酸化物６３０ａと、酸化物６３０ａ上の酸化物６３０ｂと、酸化物６３０ｂ上に配置され、少なくとも一部が酸化物６３０ｂの上面に接する酸化物６３０ｃと、を有することが好ましい。ここで、酸化物６３０ｃの側面は、酸化物６４３ａ、酸化物６４３ｂ、導電体６４２ａ、導電体６４２ｂ、絶縁体６７２、絶縁体６７３、および絶縁体６８０に接して設けられていることが好ましい。
【０１４１】
つまり、酸化物６３０は、酸化物６３０ａと、酸化物６３０ａ上の酸化物６３０ｂと、酸化物６３０ｂ上の酸化物６３０ｃと、を有する。酸化物６３０ｂ下に酸化物６３０ａを有することで、酸化物６３０ａよりも下方に形成された構造物から、酸化物６３０ｂへの不純物の拡散を抑制することができる。また、酸化物６３０ｂ上に酸化物６３０ｃを有することで、酸化物６３０ｃよりも上方に形成された構造物から、酸化物６３０ｂへの不純物の拡散を抑制することができる。
【０１４２】
なお、トランジスタ６００では、チャネル形成領域と、その近傍において、酸化物６３０ａ、酸化物６３０ｂ、および酸化物６３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物６３０ｂの単層、酸化物６３０ｂと酸化物６３０ａの２層構造、酸化物６３０ｂと酸化物６３０ｃの２層構造、または４層以上の積層構造を設ける構成にしてもよい。例えば、酸化物６３０ｃを２層構造にして、４層の積層構造を設ける構成にしてもよい。
【０１４３】
また、酸化物６３０は、各金属原子の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物６３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物６３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物６３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物６３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物６３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物６３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物６３０ｃは、酸化物６３０ａまたは酸化物６３０ｂに用いることができる金属酸化物を、用いることができる。なお、酸化物６３０ｃに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物６３０ｂに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きくなってもよい。
【０１４４】
具体的には、酸化物６３０ａとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成、または１：１：０．５［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。
【０１４５】
また、酸化物６３０ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成、または１：１：１［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物６３０ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３［原子数比］もしくはその近傍の組成、またはＩｎ：Ｇａ：Ｚｎ＝１０：１：３［原子数比］もしくはその近傍の組成の金属酸化物を用いてもよい。また、酸化物６３０ｂとして、Ｉｎ−Ｚｎ酸化物（例えば、Ｉｎ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｚｎ＝５：１［原子数比］もしくはその近傍の組成、またはＩｎ：Ｚｎ＝１０：１［原子数比］もしくはその近傍の組成）を用いてもよい。また、酸化物６３０ｂとして、Ｉｎ酸化物を用いてもよい。
【０１４６】
また、酸化物６３０ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比もしくはその近傍の組成］、Ｇａ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成、またはＧａ：Ｚｎ＝２：５［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物６３０ｃに、酸化物６３０ｂに用いることのできる材料を適用し、単層または積層で設けてもよい。例えば、酸化物６３０ｃを積層構造とする場合の具体例としては、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成と、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成との積層構造、Ｇａ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成と、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成との積層構造、Ｇａ：Ｚｎ＝２：５［原子数比］もしくはその近傍の組成と、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成との積層構造、酸化ガリウムと、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成との積層構造などが挙げられる。
【０１４７】
また、酸化物６３０ｂ、６３０ｃとして、膜中のインジウムの比率を高めることで、トランジスタのオン電流、または電界効果移動度などを高めることができるため、好適である。また、上述した近傍の組成とは、所望の原子数比の±３０％の範囲を含む。
【０１４８】
また、酸化物６３０ｂは、結晶性を有していてもよい。例えば、後述するＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物は、不純物や欠陥（酸素欠損など）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物６３０ｂからの酸素の引き抜きを抑制することができる。また、加熱処理を行っても、酸化物６３０ｂから酸素が、引き抜かれることを低減できるので、トランジスタ６００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
【０１４９】
また、酸化物６３０ｃは、絶縁体６８０を含む層間膜に設けた開口内に設けられることが好ましい。従って、絶縁体６５０、および導電体６６０は、酸化物６３０ｃを介して、酸化物６３０ｂ、および酸化物６３０ａの積層構造と重畳する領域を有する。当該構造とすることで、酸化物６３０ｃと絶縁体６５０とを連続成膜により、形成することが可能となるため、酸化物６３０と絶縁体６５０との界面を清浄に保つことができる。従って、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ６００は高いオン電流、および高い周波数特性を得ることができる。
【０１５０】
酸化物６３０（例えば、酸化物６３０ｂ）には、キャリア濃度の低い酸化物半導体を用いることが好ましい。酸化物半導体のキャリア濃度を低くする場合においては、酸化物半導体中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。なお、酸化物半導体中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
【０１５１】
特に、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸化物半導体中に酸素欠損（ＶＯ：ｏｘｙｇｅｎ  ｖａｃａｎｃｙともいう）を形成する場合がある。さらに、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある。）はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。また、酸化物半導体中の水素は、熱、電界などのストレスによって動きやすいため、酸化物半導体に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。
【０１５２】
ＶＯＨは、酸化物半導体のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、酸化物半導体においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、酸化物半導体のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。
【０１５３】
以上より、酸化物半導体を酸化物６３０に用いる場合、酸化物６３０中のＶＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された酸化物半導体を得るには、酸化物半導体中の水分、水素などの不純物を除去すること（脱水、脱水素化処理と記載する場合がある。）と、酸化物半導体に酸素を供給して酸素欠損を補填すること（加酸素化処理と記載する場合がある。）が重要である。ＶＯＨなどの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
【０１５４】
例えば、酸化物６３０ｂの二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とすることができる。水素などの不純物が十分に低減された酸化物６３０をトランジスタ６００のチャネル形成領域に用いることで、ノーマリーオフ特性にすることができ、安定した電気特性を有するとともに、信頼性を向上させることができる。
【０１５５】
また、酸化物６３０に酸化物半導体を用いる場合、チャネル形成領域として機能する領域の酸化物半導体のキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域として機能する領域の酸化物半導体のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
【０１５６】
そこで、絶縁体６１４、絶縁体６２２、絶縁体６７２、絶縁体６７３、および絶縁体６８２として、不純物の拡散を抑制する材料（以下、不純物に対するバリア性材料ともいう）を用いて、水素などの不純物が酸化物６３０に拡散するのを低減することが好ましい。なお、本明細書等において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いともいう）とする。または、対応する物質を、捕獲、および固着する（ゲッタリングともいう）機能とする。また、本明細書等において、バリア性を有する絶縁膜をバリア絶縁膜と呼ぶ場合がある。
【０１５７】
例えば、水素、および酸素に対する拡散を抑制する機能を有する材料として、酸化アルミニウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン、または窒化酸化シリコンなどがある。特に、窒化シリコンまたは窒化酸化シリコンは、水素に対するバリア性が高いため、封止する材質として用いることが好ましい。
【０１５８】
また、例えば、水素を捕獲、および固着する機能を有する材料として、酸化アルミニウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、などの金属酸化物がある。
【０１５９】
例えば、絶縁体６１４として、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、水または水素などの不純物が、基板側からトランジスタ６００側に拡散するのを抑制することができる。または、絶縁体６２４などに含まれる酸素が、基板側に拡散するのを抑制することができる。
【０１６０】
導電体６０５は、酸化物６３０、および導電体６６０と、重なるように配置する。また、導電体６０５は、絶縁体６１６に埋め込まれて設けることが好ましい。
【０１６１】
導電体６０５がゲート電極として機能する場合、導電体６０５に印加する電位を、導電体６６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ６００のしきい値電圧（Ｖｔｈ）を制御することができる。特に、導電体６０５に負の電位を印加することにより、トランジスタ６００のＶｔｈをより大きくし、オフ電流を低減することが可能となる。したがって、導電体６０５に負の電位を印加したほうが、印加しない場合よりも、導電体６６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
【０１６２】
なお、導電体６０５は、図７（Ａ）に示すように、酸化物６３０の導電体６４２ａおよび導電体６４２ｂと重ならない領域の大きさよりも、大きく設けるとよい。特に、図７（Ｃ）に示すように、導電体６０５は、酸化物６３０のチャネル幅方向と交わる端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物６３０のチャネル幅方向における側面の外側において、導電体６０５と、導電体６６０とは、絶縁体を介して重畳していることが好ましい。または、導電体６０５を大きく設けることによって、導電体６０５形成以降の作製工程のプラズマを用いた処理において、局所的なチャージング（チャージアップと言う）の緩和ができる場合がある。ただし、本発明の一態様はこれに限定されない。導電体６０５は、少なくとも導電体６４２ａと、導電体６４２ｂとの間に位置する酸化物６３０と重畳すればよい。
【０１６３】
また、絶縁体６２４の底面を基準として、酸化物６３０ａおよび酸化物６３０ｂと、導電体６６０とが、重ならない領域における導電体６６０の底面の高さは、酸化物６３０ｂの底面の高さより低い位置に配置されていることが好ましい。
【０１６４】
図に示すように、ゲートとして機能する導電体６６０は、チャネル形成領域の酸化物６３０ｂの側面および上面を酸化物６３０ｃおよび絶縁体６５０を介して覆う構造とすることにより、導電体６６０から生じる電界を、酸化物６３０ｂに生じるチャネル形成領域全体に作用させやすくなる。従って、トランジスタ６００のオン電流を増大させ、周波数特性を向上させることができる。本明細書において、第１のゲート、および第２のゲートの電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
【０１６５】
また、導電体６０５ａは、水または水素などの不純物および酸素の透過を抑制する導電体が好ましい。例えば、チタン、窒化チタン、タンタル、または窒化タンタルを用いることができる。また、導電体６０５ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、導電体６０５を２層で図示したが、３層以上の多層構造としてもよい。
【０１６６】
また、絶縁体６１６、絶縁体６８０、絶縁体６８５、および絶縁体６８８は、絶縁体６１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体６１６、絶縁体６８０、絶縁体６８５、および絶縁体６８８として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、または空孔を有する酸化シリコンなどを適宜用いればよい。
【０１６７】
また、絶縁体６１６、絶縁体６８０、絶縁体６８５、および絶縁体６８８は、水素原子を含まない、または水素原子の含有量が少ない、化合物ガスを用いてＣＶＤ法またはＡＬＤ法により成膜してもよい。
【０１６８】
上記絶縁膜の成膜では、成膜ガスとして、シリコン原子を含む分子を有するガスが主に用いられる。上記絶縁膜に含まれる水素を低減するには、当該シリコン原子を含む分子に含まれる水素原子が少ないことが好ましく、当該シリコン原子を含む分子が水素原子を含まないことがより好ましい。もちろん、シリコン原子を含む分子を有するガス以外の成膜ガスも、含有される水素原子が少ないことが好ましく、水素原子を含まないことがより好ましい。
【０１６９】
上記のようなシリコン原子を含む分子をＳｉｘ−Ｒｙで表すと、例えば、官能基Ｒとして、イソシアネート基（−Ｎ＝Ｃ＝Ｏ）、シアネート基（−Ｏ−Ｃ≡Ｎ）、シアノ基（−Ｃ≡Ｎ）、ジアゾ基（＝Ｎ２）、アジド基（−Ｎ３）、ニトロソ基（−ＮＯ）、およびニトロ基（−ＮＯ２）の少なくとも一つを用いることができる。例えば、１≦ｘ≦３、１≦ｙ≦８、とればよい。このようなシリコン原子を含む分子としては、例えば、テトライソシアネートシラン、テトラシアネートシラン、テトラシアノシラン、ヘキサイソシアネートシラン、オクタイソシアネートシラン等を用いることができる。ここでは、シリコン原子に同じ種類の官能基が結合する分子を例示したが、本実施の形態はこれに限られるものではない。シリコン原子に異なる種類の官能基が結合する構成にしてもよい。
【０１７０】
また、例えば、官能基Ｒとしてハロゲン（Ｃｌ、Ｂｒ、Ｉ、またはＦ）を用いる構成にしてもよい。例えば、１≦ｘ≦２、１≦ｙ≦６、とすればよい。このようなシリコン原子を含む分子としては、例えば、テトラクロロシラン（ＳｉＣｌ４）、ヘキサクロロジシラン（Ｓｉ２Ｃｌ６）等を用いることができる。塩素を官能基とする例を示したが、塩素以外の、臭素、ヨウ素、フッ素等のハロゲンを官能基として用いてもよい。また、シリコン原子に異なる種類のハロゲンが結合する構成にしてもよい。
【０１７１】
絶縁体６２２、および絶縁体６２４は、ゲート絶縁体としての機能を有する。
【０１７２】
ここで、酸化物６３０と接する絶縁体６２４は、加熱により酸素を脱離することが好ましい。本明細書では、加熱により離脱する酸素を過剰酸素と呼ぶことがある。例えば、絶縁体６２４は、酸化シリコンまたは酸化窒化シリコンなどを適宜用いればよい。酸素を含む絶縁体を酸化物６３０に接して設けることにより、酸化物６３０中の酸素欠損を低減し、トランジスタ６００の信頼性を向上させることができる。
【０１７３】
絶縁体６２４として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、昇温脱離ガス分析（ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析）にて、酸素分子の脱離量が１．０×１０１８ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、好ましくは１．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、または３．０×１０２０ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
【０１７４】
絶縁体６２２は、水または水素などの不純物が、基板側からトランジスタ６００に混入するのを抑制するバリア絶縁膜として機能することが好ましい。例えば、絶縁体６２２は、絶縁体６２４より水素透過性が低いことが好ましい。絶縁体６２２、および絶縁体６８３によって、絶縁体６２４および酸化物６３０などを囲むことにより、外方から水または水素などの不純物がトランジスタ６００に侵入することを抑制することができる。
【０１７５】
さらに、絶縁体６２２は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。例えば、絶縁体６２２は、絶縁体６２４より酸素透過性が低いことが好ましい。絶縁体６２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物６３０が有する酸素が、絶縁体６２２より下側へ拡散することを低減できるので、好ましい。また、導電体６０５が、絶縁体６２４や、酸化物６３０が有する酸素と反応することを抑制することができる。
【０１７６】
絶縁体６２２は、絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体６２２を形成した場合、絶縁体６２２は、酸化物６３０からの酸素の放出や、トランジスタ６００の周辺部から酸化物６３０への水素等の不純物の混入を抑制する層として機能する。
【０１７７】
または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
【０１７８】
また、絶縁体６２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いてもよい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
【０１７９】
なお、絶縁体６２２、および絶縁体６２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
【０１８０】
また、酸化物６３０ｂと、ソース電極またはドレイン電極として機能する導電体６４２（導電体６４２ａよび導電体６４２ｂ）と、の間に酸化物６４３（酸化物６４３ａおよび酸化物６４３ｂ）を配置してもよい。導電体６４２と、酸化物６３０とが接しない構成となるので、導電体６４２が、酸化物６３０の酸素を吸収することを抑制できる。つまり、導電体６４２の酸化を防止することで、導電体６４２の導電率の低下を抑制することができる。従って、酸化物６４３は、導電体６４２の酸化を抑制する機能を有することが好ましい。
【０１８１】
従って、酸化物６４３は、酸素の透過を抑制する機能を有することが好ましい。ソース電極やドレイン電極として機能する導電体６４２と酸化物６３０ｂとの間に酸素の透過を抑制する機能を有する酸化物６４３を配置することで、導電体６４２と、酸化物６３０ｂとの間の電気抵抗が低減されるので好ましい。このような構成とすることで、トランジスタ６００の電気特性およびトランジスタ６００の信頼性を向上させることができる。
【０１８２】
酸化物６４３として、元素Ｍを有する金属酸化物を用いてもよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。酸化物６４３は、酸化物６３０ｂよりも元素Ｍの濃度が高いことが好ましい。また、酸化物６４３として、酸化ガリウムを用いてもよい。また、酸化物６４３として、Ｉｎ−Ｍ−Ｚｎ酸化物等の金属酸化物を用いてもよい。具体的には、酸化物６４３に用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物６３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物６４３の膜厚は、０．５ｎｍ以上５ｎｍ以下が好ましく、より好ましくは、１ｎｍ以上３ｎｍ以下である。また、酸化物６４３は、結晶性を有すると好ましい。酸化物６４３が結晶性を有する場合、酸化物６３０中の酸素の放出を好適に抑制することが出来る。例えば、酸化物６４３としては、六方晶などの結晶構造であれば、酸化物６３０中の酸素の放出を抑制できる場合がある。
【０１８３】
なお、酸化物６４３は必ずしも設けなくてもよい。その場合、導電体６４２（導電体６４２ａ、および導電体６４２ｂ）と酸化物６３０とが接することで、酸化物６３０中の酸素が導電体６４２へ拡散し、導電体６４２が酸化する場合がある。導電体６４２が酸化することで、導電体６４２の導電率が低下する蓋然性が高い。なお、酸化物６３０中の酸素が導電体６４２へ拡散することを、導電体６４２が酸化物６３０中の酸素を吸収する、と言い換えることができる。
【０１８４】
また、酸化物６３０中の酸素が導電体６４２（導電体６４２ａ、および導電体６４２ｂ）へ拡散することで、導電体６４２ａと酸化物６３０ｂとの間、および、導電体６４２ｂと酸化物６３０ｂとの間に異層が形成される場合がある。当該異層は、導電体６４２よりも酸素を多く含むため、当該異層は絶縁性を有すると推定される。このとき、導電体６４２と、当該異層と、酸化物６３０ｂとの３層構造は、金属−絶縁体−半導体からなる３層構造とみなすことができ、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造と呼ぶ、またはＭＩＳ構造を主としたダイオード接合構造と呼ぶ場合がある。
【０１８５】
なお、上記異層は、導電体６４２と酸化物６３０ｂとの間に形成されることに限られず、例えば、異層が、導電体６４２と酸化物６３０ｃとの間に形成される場合や、導電体６４２と酸化物６３０ｂとの間、および導電体６４２と酸化物６３０ｃとの間に形成される場合がある。
【０１８６】
酸化物６４３上には、ソース電極、およびドレイン電極として機能する導電体６４２（導電体６４２ａ、および導電体６４２ｂ）が設けられる。導電体６４２の膜厚は、例えば、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２５ｎｍ以下、とすればよい。
【０１８７】
導電体６４２としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
【０１８８】
絶縁体６７２は、導電体６４２上面に接して設けられており、バリア絶縁膜として機能することが好ましい。また、絶縁体６７２上に、バリア絶縁膜として機能する絶縁体６７３を設けることが好ましい。このような構成にすることで、導電体６４２による、絶縁体６８０が有する過剰酸素の吸収を抑制することができる。また、導電体６４２の酸化を抑制することで、トランジスタ６００と配線とのコンタクト抵抗の増加を抑制することができる。よって、トランジスタ６００に良好な電気特性および信頼性を与えることができる。
【０１８９】
従って、絶縁体６７２および絶縁体６７３は、酸素の拡散を抑制する機能を有することが好ましい。例えば、絶縁体６７２は、絶縁体６８０よりも酸素の拡散を抑制する機能を有することが好ましい。絶縁体６７２としては、例えば、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。絶縁体６７３としては、例えば、窒化シリコンまたは窒化酸化シリコンなどを用いればよい。
【０１９０】
また、水または水素などの不純物が、絶縁体６７２および絶縁体６７３を介して配置されている絶縁体６８０などからトランジスタ６００側に拡散するのを抑制することができる。このように、トランジスタ６００を、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁体６７２、および絶縁体６７３で取り囲む構造とすることが好ましい。
【０１９１】
絶縁体６５０は、ゲート絶縁体として機能する。絶縁体６５０は、酸化物６３０ｃの上面に接して配置することが好ましい。絶縁体６５０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
【０１９２】
絶縁体６２４と同様に、絶縁体６５０は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。加熱により酸素が放出される絶縁体を、絶縁体６５０として、酸化物６３０ｃの上面に接して設けることにより、酸化物６３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体６２４と同様に、絶縁体６５０中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体６５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
【０１９３】
また、絶縁体６５０と導電体６６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体６５０から導電体６６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体６５０から導電体６６０への酸素の拡散が抑制される。つまり、酸化物６３０へ供給する酸素量の減少を抑制することができる。また、絶縁体６５０の酸素による導電体６６０の酸化を抑制することができる。
【０１９４】
また、当該金属酸化物は、ゲート絶縁体の一部としての機能を有する場合がある。したがって、絶縁体６５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、当該金属酸化物は、比誘電率が高いｈｉｇｈ−ｋ材料である金属酸化物を用いることが好ましい。ゲート絶縁体を、絶縁体６５０と当該金属酸化物との積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
【０１９５】
具体的には、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。
【０１９６】
または、当該金属酸化物は、ゲートの一部としての機能を有する場合がある。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
【０１９７】
特に、ゲートとして機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
【０１９８】
導電体６６０は、底面および側面が絶縁体６５０に接して配置される。導電体６６０は、図７では２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
【０１９９】
導電体６６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
【０２００】
また、導電体６６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体６５０に含まれる酸素により、導電体６６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。
【０２０１】
また、導電体６６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体６６０は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体６６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層構造としてもよい。
【０２０２】
絶縁体６８０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、または空孔を有する酸化シリコンなどを用いることが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。また、絶縁体６８０は、上記の材料が積層された構造でもよく、例えば、スパッタリング法で成膜した酸化シリコンと、その上に積層されたＣＶＤ法で成膜された酸化窒化シリコンの積層構造とすればよい。また、さらに上に窒化シリコンを積層してもよい。
【０２０３】
ここで、絶縁体６８０は、過剰酸素を有することが好ましい。例えば、絶縁体６８０は、酸化シリコンまたは酸化窒化シリコンなどを適宜用いればよい。過剰酸素を含む絶縁体６８０を酸化物６３０に接して設けることにより、酸化物６３０中の酸素欠損を低減し、トランジスタ６００の信頼性を向上させることができる。絶縁体６８０に過剰酸素を含ませるには、例えば、絶縁体６８２の成膜を、酸素を含む雰囲気でスパッタリング法を用いて行えばよい。スパッタリング法を用いて、酸素を含む雰囲気で絶縁体６８２の成膜を行うことで、成膜しながら、絶縁体６８０に酸素を添加することができる。
【０２０４】
絶縁体６８０中の水または水素などの不純物濃度が低減されていることが好ましい。また、絶縁体６８０の上面は、平坦化されていてもよい。
【０２０５】
絶縁体６８２は、水または水素などの不純物が、上方から絶縁体６８０に混入するのを抑制するバリア絶縁膜として機能することが好ましい。また、絶縁体６８２は、酸素の透過を抑制するバリア絶縁膜として機能することが好ましい。絶縁体６８２としては、例えば、酸化アルミニウム、窒化シリコン、または窒化酸化シリコンなどの絶縁体を用いればよい。例えば、絶縁体６８２として、酸素に対してバリア性が高い酸化アルミニウムを用いればよい。
【０２０６】
図７（Ｂ）に示すように、絶縁体６８２は、酸化物６３０ｃに直接接する構造となっている。当該構造とすることで、絶縁体６８０に含まれる酸素の導電体６６０への拡散を抑制することができる。従って、絶縁体６８０に含まれる酸素は、酸化物６３０ｃを介して、酸化物６３０ａおよび酸化物６３０ｂへ効率よく供給することができるので、酸化物６３０ａ中および酸化物６３０ｂ中の酸素欠損を低減し、トランジスタ６００の電気特性および信頼性を向上させることができる。
【０２０７】
また、絶縁体６８２の上に、層間膜として機能する絶縁体６８５を設けることが好ましい。絶縁体６８５は、絶縁体６２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
【０２０８】
導電体６４０は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体６４０は積層構造としてもよい。なお、図７（Ａ）で導電体６４０は、上面視において円形状にしているが、これに限られるものではない。例えば、導電体６４０が、上面視において、楕円などの略円形状、四角形などの多角形状、四角形等の多角形の角部を丸めた形状になっていてもよい。
【０２０９】
また、導電体６４０を積層構造とする場合、水または水素などの不純物、および酸素の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。また、水または水素などの不純物、および酸素の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。当該導電性材料を用いることで、絶縁体６８０などから拡散する水または水素などの不純物が、導電体６４０を通じて酸化物６３０に混入するのをさらに低減することができる。また、絶縁体６８０に添加された酸素が導電体６４０に吸収されるのを防ぐことができる。
【０２１０】
また、導電体６４０ａの上面、および導電体６４０ｃの上面に接して導電体６４６ａが配置され、導電体６４０ｂの上面に接して導電体６４６ｂが配置される。導電体６４６ａおよび導電体６４６ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体６４６ａおよび導電体６４６ｂは、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、絶縁体に設けられた開口に埋め込むように形成してもよい。
【０２１１】
絶縁体６８５、導電体６４６ａ、および導電体６４６ｂを覆って、絶縁体６８６が設けられる。絶縁体６８６は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウム、酸化ジルコニウムなどを用いればよく、積層または単層で設けることができる。
【０２１２】
例えば、絶縁体６８６には、酸化窒化シリコンなどの絶縁耐力が大きい材料と、高誘電率（ｈｉｇｈ−ｋ）材料との積層構造を用いてもよい。当該構成により、容量素子６５５は、高誘電率（ｈｉｇｈ−ｋ）の絶縁体を有することで、十分な容量を確保でき、絶縁耐力が大きい絶縁体を有することで、絶縁耐力が向上し、容量素子６５５の静電破壊を抑制することができる。
【０２１３】
なお、高誘電率（ｈｉｇｈ−ｋ）材料（高い比誘電率の材料）の絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。または、絶縁体６８６は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ、Ｓｒ）ＴｉＯ３（ＢＳＴ）などのｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いてもよい。例えば、絶縁体６８６を積層とする場合、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、が順に形成された３層積層や、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、酸化アルミニウムと、が順に形成されて４層積層などを用いれば良い。また、絶縁体６８６としては、ハフニウムと、ジルコニウムとが含まれる化合物などを用いても良い。半導体装置の微細化、および高集積化が進むと、ゲート絶縁体、および容量素子に用いる誘電体の薄膜化により、トランジスタや容量素子のリーク電流などの問題が生じる場合がある。ゲート絶縁体、および容量素子に用いる誘電体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減、および容量素子の容量の確保が可能となる。
【０２１４】
一方、絶縁耐力が大きい材料（低い比誘電率の材料）としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などがある。
【０２１５】
絶縁体６８６を介して導電体６４６ａの少なくとも一部と重畳するように導電体６５６が配置される。導電体６５６は、導電体６４６に用いることができる導電体を用いればよい。
【０２１６】
また、絶縁体６８６および導電体６４６ｂの上に、層間膜として機能する絶縁体６８８を設けることが好ましい。絶縁体６８８は、絶縁体６２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
【０２１７】
＜＜メモリセルの変形例＞＞
以下では、図８を用いてメモリセルの変形例について説明する。図８（Ａ）は、メモリセル８６０周辺の上面図である。また、図８（Ｂ）は、メモリセル８６０の断面図であり、図８（Ｂ）は、図８（Ａ）にＡ１−Ａ２の一点鎖線で示す部位に対応する。図８（Ｂ）において、トランジスタ６００のチャネル長方向の断面と、トランジスタ７００のチャネル幅方向の断面を示す。なお、図８（Ａ）の上面図では、図の明瞭化のために一部の要素を省いている。なお、図８（Ａ）に示す、Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに直交または交差する方向である。ここで、Ｘ方向およびＹ方向は基板面に対して平行または概略平行であり、Ｚ方向は基板面に対して垂直または概略垂直であることが好ましい。
【０２１８】
図８に示すメモリセル８６０は、トランジスタ６００およびトランジスタ７００の代わりに、トランジスタ６９０およびトランジスタ７９０が用いられている点において、図７に示すメモリセル８６０と異なる。ここで、トランジスタ７９０は、トランジスタ６９０と同じ層に形成され、同様の構成を有する。以下において、トランジスタ７９０の構成要素は、トランジスタ６９０の構成要素の記載を参酌できるものとする。
【０２１９】
トランジスタ６９０は、酸化物６３０ｃが、絶縁体６８０、絶縁体６７２、絶縁体６７３、導電体６４２（導電体６４２ａ、導電体６４２ｂ）、及び酸化物６３０ｂに形成された開口部を沿うようにＵ字状（Ｕ−Ｓｈａｐｅ）に形成される点において、トランジスタ６００と異なる。
【０２２０】
例えば、トランジスタのチャネル長を微細化（代表的には５ｎｍ以上６０ｎｍ未満、好ましくは１０ｎｍ以上３０ｎｍ以下）した場合に、トランジスタ６００が上記の構造を有することで、実効Ｌ長を長くすることができる。一例としては、導電体６４２ａと、導電体６４２ｂとの間の距離が２０ｎｍである場合、実効Ｌ長を４０ｎｍ以上６０ｎｍ以下と、導電体６４２ａと導電体６４２ｂとの間の距離、すなわち最小加工寸法よりも２倍以上３倍以下程度長くすることができる。したがって、図８に示すメモリセル８６０は、微細化に優れたトランジスタ６９０、トランジスタ７９０、および容量素子６５５を有する構造となる。
【０２２１】
＜＜金属酸化物＞＞
酸化物６３０として、酸化物半導体として機能する金属酸化物を用いることが好ましい。以下では、本発明に係る酸化物６３０に適用可能な金属酸化物について説明する。
【０２２２】
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特に、インジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、ガリウム、イットリウム、錫などが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
【０２２３】
ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫とする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
【０２２４】
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ  ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ  ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
【０２２５】
［金属酸化物の構造］
以下では、ＯＳトランジスタに用いることができる金属酸化物であるＣＡＣ−ＯＳ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ  Ｃｏｍｐｏｓｉｔｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、及びＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の構成について説明する。
【０２２６】
ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（又はホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
【０２２７】
また、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
【０２２８】
また、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
【０２２９】
また、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
【０２３０】
すなわち、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ  ｃｏｍｐｏｓｉｔｅ）、又は金属マトリックス複合材（ｍｅｔａｌ  ｍａｔｒｉｘ  ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
【０２３１】
＜金属酸化物の構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及び非晶質酸化物半導体などがある。
【０２３２】
また、酸化物半導体は、結晶構造に着目した場合、上記とは異なる分類となる場合がある。ここで、酸化物半導体における、結晶構造の分類について、図２５（Ａ）を用いて説明を行う。図２５（Ａ）は、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
【０２３３】
図２５（Ａ）に示すように、ＩＧＺＯは、大きく分けてＡｍｏｒｐｈｏｕｓと、Ｃｒｙｓｔａｌｌｉｎｅと、Ｃｒｙｓｔａｌと、に分類される。また、Ａｍｏｒｐｈｏｕｓの中には、ｃｏｍｐｌｅｔｅｌｙ  ａｍｏｒｐｈｏｕｓが含まれる。また、Ｃｒｙｓｔａｌｌｉｎｅの中には、ＣＡＡＣ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、及びＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ  Ｃｏｍｐｏｓｉｔｅ）が含まれる。また、Ｃｒｙｓｔａｌの中には、ｓｉｎｇｌｅ  ｃｒｙｓｔａｌ、及びｐｏｌｙ  ｃｒｙｓｔａｌが含まれる。
【０２３４】
なお、図２５（Ａ）に示す太枠内の構造は、Ｎｅｗ  ｃｒｙｓｔａｌｌｉｎｅ  ｐｈａｓｅに属する構造である。当該構造は、Ａｍｏｒｐｈｏｕｓと、Ｃｒｙｓｔａｌとの間の境界領域にある。すなわち、エネルギー的に不安定なＡｍｏｒｐｈｏｕｓと、Ｃｒｙｓｔａｌｌｉｎｅとは全く異なる構造と言い換えることができる。
【０２３５】
なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）像を用いて評価することができる。ここで、石英ガラス、及びｃｒｙｓｔａｌｌｉｎｅに分類される結晶構造を有するＩＧＺＯ（結晶性ＩＧＺＯともいう。）のＸＲＤスペクトルを図２５（Ｂ）、（Ｃ）に示す。また、図２５（Ｂ）が石英ガラス、図２５（Ｃ）が結晶性ＩＧＺＯのＸＲＤスペクトルである。なお、図２５（Ｃ）に示す結晶性ＩＧＺＯとしては、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の組成である。また、図２５（Ｃ）に示す結晶性ＩＧＺＯとしては、厚さ５００ｎｍである。
【０２３６】
図２５（Ｂ）の矢印に示すように、石英ガラスは、ＸＲＤスペクトルのピークがほぼ対称である。一方で、図２５（Ｃ）の矢印に示すように、結晶性ＩＧＺＯは、ＸＲＤスペクトルのピークが非対称である。ＸＲＤスペクトルのピークが非対称であることは、結晶の存在を明示している。別言すると、ＸＲＤスペクトルのピークで左右対称でないと、Ａｍｏｒｐｈｏｕｓであるとは言えない。
【０２３７】
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
【０２３８】
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、及び七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。なお、明確な結晶粒界（グレインバウンダリ―）が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、または電界効果移動度の低下を引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ−ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ−ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ−Ｚｎ酸化物、及びＩｎ−Ｇａ−Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
【０２３９】
また、ＣＡＡＣ−ＯＳは、インジウム、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
【０２４０】
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
【０２４１】
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０２４２】
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ  ＯＳは、鬆又は低密度領域を有する。即ち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、結晶性が低い。
【０２４３】
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
【０２４４】
＜酸化物半導体を有するトランジスタ＞
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
【０２４５】
上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
【０２４６】
また、トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。
【０２４７】
また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
【０２４８】
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
【０２４９】
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
【０２５０】
＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。
【０２５１】
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０２５２】
また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
【０２５３】
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０２５４】
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【０２５５】
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
【０２５６】
＜＜その他の半導体材料＞＞
酸化物６３０に用いることができる半導体材料は、上述の金属酸化物に限られない。酸化物６３０として、バンドギャップを有する半導体材料（ゼロギャップ半導体ではない半導体材料）を用いてもよい。例えば、シリコンなどの単体元素の半導体、ヒ化ガリウムなどの化合物半導体、半導体として機能する層状物質（原子層物質、２次元材料などともいう。）などを半導体材料に用いることが好ましい。特に、半導体として機能する層状物質を半導体材料に用いると好適である。
【０２５７】
ここで、本明細書等において、層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合やイオン結合によって形成される層が、ファンデルワールス力のような、共有結合やイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを提供することができる。
【０２５８】
層状物質として、グラフェン、シリセン、カルコゲン化物などがある。カルコゲン化物は、カルコゲンを含む化合物である。また、カルコゲンは、第１６族に属する元素の総称であり、酸素、硫黄、セレン、テルル、ポロニウム、リバモリウムが含まれる。また、カルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイドなどが挙げられる。
【０２５９】
酸化物６３０として、例えば、半導体として機能する遷移金属カルコゲナイドを用いることが好ましい。酸化物６３０として適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。
【０２６０】
＜メモリセル配置の構成例＞
次に上述のメモリセル８６０の配置の一例について、図９および図１０を用いて説明する。図９および図１０に、上記メモリセル８６０を２×２×２個配置した、メモリセルブロックを示す。図９は、メモリセルブロックの上面図である。また、図１０は、メモリセルブロックの断面図であり、図１０は、図９にＢ１−Ｂ２の一点鎖線で示す部位に対応する。図１０において、トランジスタ６００のチャネル長方向の断面と、トランジスタ７００のチャネル幅方向の断面を示す。なお、図９の上面図では、図の明瞭化のために一部の要素を省いている。なお、図９に示す、Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに直交または交差する方向である。ここで、Ｘ方向およびＹ方向は基板面に対して平行または概略平行であり、Ｚ方向は基板面に対して垂直または概略垂直であることが好ましい。
【０２６１】
図９および図４に示すメモリセルブロックにおいて、メモリセル８６０＿１のＸ方向に隣接してメモリセル８６０＿２が配置される。また、メモリセル８６０＿１、およびメモリセル８６０＿２のＹ方向に隣接してメモリセル８６０＿３、およびメモリセル８６０＿４が配置される。また、メモリセル８６０＿１、およびメモリセル８６０＿２のＺ方向に隣接してメモリセル８６０＿５、およびメモリセル８６０＿６が配置される。
【０２６２】
図９および図１０に示すように、メモリセル８６０＿１とメモリセル８６０＿２は、それぞれの構成要素を線対称に配置することができる。このとき、導電体６４０ｂの側面が、メモリセル８６０＿１の導電体６４２ｂおよび、メモリセル８６０＿２の導電体６４２ｂと、接することが好ましい。つまり、ビット線として機能する、導電体６０７、導電体６１５、導電体６４０ｂ、導電体６４６ｂ、および導電体６５７が、メモリセル８６０＿１のトランジスタ６００のソースおよびドレインの一方と、メモリセル８６０＿２のトランジスタ６００のソースおよびドレインの一方と、電気的に接続されることが好ましい。このように、メモリセル８６０＿１とメモリセル８６０＿２に接続する配線を共通化することで、メモリセルの占有面積をさらに縮小することができる。
【０２６３】
また、図１０に示すように、ビット線として機能する、導電体６０７、導電体６１５、導電体６４０ｂ、導電体６４６ｂ、および導電体６５７は、上層に配置される、メモリセル８６０＿５およびメモリセル８６０＿６のトランジスタ６００とも電気的に接続される。なお、図１０に示すように、メモリセル８６０＿１およびメモリセル８６０＿２の導電体６５７は、メモリセル８６０＿５およびメモリセル８６０＿６の導電体６０７に相当する。このようにして、Ｚ方向にビット線を延在させることができる。また、断面図で図示してはいないが、導電体６４０ｄなどを含むビット線も同様にＺ方向に延在させることができる。
【０２６４】
また、図９に示すように、メモリセル８６０＿１の導電体６６０は、メモリセル８６０＿３に延在して設けられている。このようにしてワード線をＹ方向に延在させることができる。また、図９に示すように、メモリセル８６０＿１の導電体７４２ａは、メモリセル８６０＿３に延在して設けられている。このようにして選択線をＹ方向に延在させることができる。なお、選択線は、Ｘ方向に隣接するメモリセル８６０と共通化してもよい。また、図９に示すように、メモリセル８６０＿１の導電体６０５は、メモリセル８６０＿３に延在して設けられている。このようにして配線をＹ方向に延在させることができる。また、図９に示すように、メモリセル８６０＿１の導電体７０５は、メモリセル８６０＿３に延在して設けられている。このようにして配線をＹ方向に延在させることができる。
【０２６５】
なお、図９では、導電体６６０に重ねて酸化物６３０ｃを延在させる構成にしているが、本実施の形態に示す記憶装置はこれに限られるものではない。例えば、酸化物６３０ｃをメモリセル８６０ごとにパターン形成して、酸化物６３０ｃをトランジスタ６００ごとに離隔して設ける構成にしてもよい。また、例えば、酸化物６３０ｃを２層の積層構造にする場合、酸化物６３０ｃの上層および下層のいずれか一方を、トランジスタ６００ごとに離隔して設ける構成にしてもよい。
【０２６６】
なお、ここではメモリセルとして、トランジスタ６００と、トランジスタ７００の２つのトランジスタを有する例を示したがこれに限られない。例えば図４及び図５に示すように、メモリセルが１つのトランジスタと１つの容量を有する構成とする場合には、図１１に示すように、図１１におけるトランジスタ７００を有さない構成とすることができる。図１１に示す構成は、図１０に示す構成と同一の作製方法により作製することができる。
【０２６７】
＜記憶装置の構成例＞
次に、上述のメモリセル８６０を積層させた記憶装置の一例について、図１２を用いて説明する。図１２は、シリコン層８７１の上に、メモリセル８６０を含むメモリセル層８７０が複数積層された、記憶装置の断面図である。図１２に示す記憶装置は、図６に示す半導体装置５０ａに対応しており、シリコン層８７１は基板３０に対応し、メモリセル層８７０は機能層４０ａに対応する。
【０２６８】
まず、シリコン層８７１について説明する。シリコン層８７１には複数のトランジスタ８００が設けられている。
【０２６９】
トランジスタ８００は、基板８１１上に設けられ、ゲートとして機能する導電体８１６、ゲート絶縁体として機能する絶縁体８１５、基板８１１の一部からなる半導体領域８１３、およびソース領域またはドレイン領域として機能する低抵抗領域８１４ａ、および低抵抗領域８１４ｂを有する。トランジスタ８００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
【０２７０】
ここで、図１２に示すトランジスタ８００はチャネルが形成される半導体領域８１３（基板８１１の一部）が凸形状を有する。また、半導体領域８１３の側面および上面を、絶縁体８１５を介して、導電体８１６が覆うように設けられている。なお、導電体８１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ８００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
【０２７１】
なお、図１２に示すトランジスタ８００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
【０２７２】
また、各構造体の間には、層間膜、配線、およびプラグ等が設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。ここで、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
【０２７３】
例えば、トランジスタ８００上には、層間膜として、絶縁体８２０、絶縁体８２２、絶縁体８２４、および絶縁体８２６が順に積層して設けられている。また、絶縁体８２０、絶縁体８２２、絶縁体８２４、および絶縁体８２６には、プラグまたは配線として機能する導電体８２８、および導電体８３０等が埋め込まれている。
【０２７４】
また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体８２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
【０２７５】
絶縁体８２６、および導電体８３０上に、配線層を設けてもよい。例えば、図１２において、絶縁体８５０、絶縁体８５２、及び絶縁体８５４が順に積層して設けられている。また、絶縁体８５０、絶縁体８５２、及び絶縁体８５４には、導電体８５６が形成されている。導電体８５６は、プラグ、または配線として機能する。
【０２７６】
層間膜として用いることができる絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
【０２７７】
例えば、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
【０２７８】
例えば、絶縁体８２０、絶縁体８２２、絶縁体８２６、絶縁体８５２、および絶縁体８５４等には、比誘電率の低い絶縁体を有することが好ましい。例えば、当該絶縁体は、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂との積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
【０２７９】
また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。従って、絶縁体８２４および絶縁体８５０等には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。
【０２８０】
水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
【０２８１】
配線、プラグに用いることができる導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
【０２８２】
例えば、導電体８２８、導電体８３０、および導電体８５６等としては、上記の材料で形成される金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
【０２８３】
シリコン層８７１の上に、絶縁体６１１および絶縁体６１２が配置され、絶縁体６１１および絶縁体６１２の上に、メモリセル層８７０＿１乃至メモリセル層８７０＿ｎ（ｎは２以上の自然数）が積層される。なお、上記ｎの値については、特に限定は無いが２以上２００以下、好ましくは２以上１００以下、さらに好ましくは、２以上１０以下である。例えば、１≦ｎ≦１０、好ましくは１≦ｎ≦５０、より好ましくは１≦ｎ≦１００とすればよい。）
【０２８４】
各メモリセル層８７０においては、図９と同様に、メモリセル８６０および各種配線がマトリクス状に配置されている。また、積層方向に隣接する各メモリセル層８７０は、図１０で示したように、ビット線などの配線で電気的に接続されている。
【０２８５】
また、図１２に示すように、最下層のメモリセル層８７０＿１において、絶縁体６１１および絶縁体６１２に埋め込まれるように、導電体６０７が配置されている。導電体６０７は、導電体８５６と同じ層に設けられた導電体８５７と接している。このようにして、メモリセル８６０に接続されたビット線は、導電体８５７を介して、読み書き回路に接続される。
【０２８６】
また、メモリセル層８７０＿１乃至メモリセル層８７０＿ｎは、絶縁体６１１、絶縁体６１２、絶縁体６８７、絶縁体６８３、および絶縁体６８４によって、封止された構造であることが好ましい。ここで、シリコン層８７１の上に絶縁体６１１が配置され、絶縁体６１１の上に絶縁体６１２が配置される。絶縁体６１２の上にメモリセル層８７０＿１乃至メモリセル層８７０＿ｎが配置されており、絶縁体６１２も、上面視において、メモリセル層８７０＿１乃至メモリセル層８７０＿ｎと同じパターンに形成されている。絶縁体６１１の上面、絶縁体６１２の側面、およびメモリセル層８７０＿１乃至メモリセル層８７０＿ｎの側面に接して絶縁体６８７が配置される。つまり、絶縁体６８７は、メモリセル層８７０＿１乃至メモリセル層８７０＿ｎに対してサイドウォール状に形成される。絶縁体６１１、絶縁体６８７、およびメモリセル層８７０＿１乃至メモリセル層８７０＿ｎを覆って絶縁体６８３が配置される。さらに、絶縁体６８３を覆って絶縁体６８４が配置される。
【０２８７】
絶縁体６１１、絶縁体６１２、絶縁体６８７、絶縁体６８３、および絶縁体６８４は、絶縁体６８２などと同様に、バリア性材料を用いることが好ましい。
【０２８８】
ここで、各メモリセル層８７０は、絶縁体６１４、絶縁体６８７、および絶縁体６８２によって封止されている。絶縁体６１４、絶縁体６８７、および絶縁体６８２には、同じ材料を用いることが好ましい。また、絶縁体６１４、絶縁体６８７、および絶縁体６８２の成膜方法は、同じ条件を用いて成膜することが好ましい。膜質が等しい絶縁体６１４、絶縁体６８７、および絶縁体６８２が接することで、密閉性が高い封止構造とすることができる。
【０２８９】
また、絶縁体６１４、絶縁体６８７、および絶縁体６８２には、水素を捕獲、および固着する機能を有する材料を用いることが好ましい。具体的には、酸化アルミニウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物などの金属酸化物を用いることができる。
【０２９０】
封止構造を形成する絶縁体６１４、絶縁体６８７、および絶縁体６８２は、絶縁体６８０に接して設けられる。従って、絶縁体６８０中に混入した水素を捕獲、および固着することで、メモリセル８６０が有する酸化物半導体の水素濃度を低減することができる。
【０２９１】
また、メモリセル層８７０を封止する構造である絶縁体６１４、絶縁体６８７、および絶縁体６８２は、絶縁体６１１、絶縁体６１２、絶縁体６８３によってさらに覆われている。例えば、図１２に示すように、メモリセル層８７０＿１乃至メモリセル層８７０＿ｎの外側で、絶縁体６１１と絶縁体６８３とが接することで、２重目の封止構造を形成する。
【０２９２】
ここで、絶縁体６１１、絶縁体６１２と絶縁体６８３には、水素、および酸素に対する拡散を抑制する機能を有する材料を用いることが好ましい。特に、窒化シリコンまたは窒化酸化シリコンは、水素に対するバリア性が高いため、封止する材質として用いることが好ましい。
【０２９３】
また、トランジスタ６００の上方を被覆する絶縁体６８３の上方に、被覆性が高い絶縁体６８４を設けることが好ましい。なお、絶縁体６８４は、絶縁体６１２および絶縁体６８３と同じ材料を用いることが好ましい。
【０２９４】
例えば、絶縁体６１２、絶縁体６８３は、スパッタリング法を用いて成膜することで、膜中の水素濃度が比較的低い膜により封止構造を設けることができる。
【０２９５】
一方、スパッタリング法を用いて成膜した膜は、比較的被覆性が低い。そこで、絶縁体６１１、および絶縁体６８４を、被覆性が高いＣＶＤ法などを用いて成膜することで、より密閉性を高めることができる。
【０２９６】
従って、絶縁体６１２および絶縁体６８３は、絶縁体６１１と絶縁体６８４よりも水素濃度が低いことが好ましい。
【０２９７】
以上のようにして、メモリセル層８７０＿１乃至メモリセル層８７０＿ｎを、バリア絶縁膜を用いて封止することで、各メモリセル８６０に含まれる酸化物半導体に拡散する水素を低減することができるので、信頼性の高い記憶装置を提供することができる。
【０２９８】
なお、好ましくは、絶縁体６１１、絶縁体６１２、絶縁体６１４、絶縁体６８２、絶縁体６８７、絶縁体６８３、および絶縁体６８４は、酸素に対するバリア性を有する材料を用いてもよい。上記封止構造が、酸素に対するバリア性を有することで、絶縁体６８０が有する過剰酸素の外方拡散を抑制し、効率的にトランジスタ６００へと供給することができる。
【０２９９】
また、メモリセル層８７０＿１乃至メモリセル層８７０＿ｎ、および絶縁体６８４などを埋め込むように絶縁体６７４が設けられることが好ましい。絶縁体６７４は、絶縁体６８０に用いることができる絶縁体を用いればよい。図１２に示すように、絶縁体６７４と絶縁体６８４は、上面の高さが概略一致することが好ましい。
【０３００】
また、図１２に示すように、絶縁体６７４、絶縁体６８４、絶縁体６８３、および絶縁体６１１に開口を設け、当該開口に導電体８７６を配置してもよい。導電体８７６は、下面が導電体８５６に接する。導電体８７６の上面に接して配線として機能する導電体８７８を設ければよい。また、メモリセル層８７０＿ｎ、絶縁体６７４、および導電体８７８を覆って、層間膜として機能する絶縁体６８９を設けることが好ましい。このような構造にすることで、メモリセル層８７０を介さず、上層の配線（導電体８７８）とシリコン層８７１の回路を電気的に接続することができる。
【０３０１】
なお、図１２では、メモリセル層８７０＿１乃至メモリセル層８７０＿ｎを絶縁体６１１、絶縁体６１２、絶縁体６８７、絶縁体６８３、および絶縁体６８４で一括して封止する構成を示したが、本実施の形態に係る記憶装置はこれに限られるものではない。たとえば、図１３に示すように、各メモリセル層８７０が絶縁体６１１、絶縁体６１２、絶縁体６８７、絶縁体６８３、および絶縁体６８４で封止される構成にしてもよい。ここで、絶縁体６１４の下に絶縁体６１２および絶縁体６１１が配置される。
【０３０２】
絶縁体６８０、絶縁体６７３、絶縁体６７２、絶縁体６２４、絶縁体６２２、絶縁体６１６、および絶縁体６１４の側面に接して絶縁体６８７が配置される。絶縁体６８０および絶縁体６８７を覆って、絶縁体６８３が設けられ、絶縁体６８３の上に絶縁体６８４が配置される。この場合、絶縁体６８２より上に設けられる、容量素子６５５および絶縁体６８８は、絶縁体６８４の上に配置すればよい。
【０３０３】
＜メモリセルの作製方法＞
次に、図７に示す、記憶装置が有するメモリセル８６０について、作製方法を図１４乃至図２４を用いて説明する。以下において、トランジスタ７００の構成要素、およびその作製方法等は、トランジスタ６００の構成要素、およびその作製方法等の記載を参酌できるものとする。
【０３０４】
図１４（Ａ）乃至図２４（Ｂ）において、各図の（Ａ）はメモリセル８６０の上面図を示す。また、各図の（Ｂ）は、（Ａ）に示すＡ１−Ａ２の一点鎖線で示す部位に対応する断面図であり、トランジスタ６００のチャネル長方向の断面図と、トランジスタ７００のチャネル幅方向の断面図を示す。なお、各図の（Ａ）の上面図では、図の明瞭化のために一部の要素を省いている。また、図７（Ａ）に示す、Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに直交または交差する方向である。ここで、Ｘ方向およびＹ方向は基板面に対して平行または概略平行であり、Ｚ方向は基板面に対して垂直または概略垂直であることが好ましい。
【０３０５】
まず、絶縁体６１４を成膜する。絶縁体６１４の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、またはＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。
【０３０６】
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ  ＣＶＤ）法、光を利用する光ＣＶＤ法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ法、有機金属ＣＶＤ法に分けることができる。また、成膜時の圧力によって、大気圧下で成膜を行なう常圧ＣＶＤ（ＡＰＣＶＤ：Ａｔｍｏｓｐｈｅｒｉｃ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）法、大気圧より低い減圧状態で成膜を行う減圧ＣＶＤ（ＬＰＣＶＤ：Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）法、に分けることができる。
【０３０７】
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
【０３０８】
また、ＡＬＤ法としては、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ（Ｔｈｅｒｍａｌ  ＡＬＤ）法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＡＬＤ）法などを用いることができる。
【０３０９】
ＡＬＤ法は、原子の性質である自己制御性を利用し、一層ずつ原子を堆積することができるので、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、および低温での成膜が可能、などの効果がある。ＰＥＡＬＤ法では、プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。なお、ＡＬＤ法で用いるプリカーサには炭素などの不純物を含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
【０３１０】
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
【０３１１】
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
【０３１２】
本実施の形態では、絶縁体６１４として、スパッタリング法によって酸化アルミニウムを成膜する。
【０３１３】
この後の工程にて絶縁体６１４上に、トランジスタ６００を形成するが、トランジスタ６００に近接する膜は、水素濃度が比較的低いことが好ましく、水素濃度が比較的高い膜は、トランジスタ６００から遠隔して配置することが好ましい。
【０３１４】
次に、絶縁体６１４に開口を形成し、当該開口に埋め込むように導電体６０７を形成する。導電体６０７の形成については、後述する導電体６０５の形成方法を参酌することができる。また、図示していないが、導電体６０７と並行して、後の工程で導電体７１５を重畳する導電体を形成することができる。
【０３１５】
次に、絶縁体６１４、および導電体６０７上に絶縁体６１６を成膜する。絶縁体６１６の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体６１６として、酸化シリコンまたは酸化窒化シリコンを用いる。また、絶縁体６１６は、上述の水素原子が低減または除去されたガスを用いた成膜方法で成膜することが好ましい。これにより、絶縁体６１６の水素濃度を低減することができる。
【０３１６】
次に、絶縁体６１６に絶縁体６１４に達する開口を形成する。開口とは、例えば、溝やスリットなども含まれる。また、開口が形成された領域を指して開口部とする場合がある。開口の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。また、絶縁体６１４は、絶縁体６１６をエッチングして溝を形成する際のエッチングストッパ膜として機能する絶縁体を選択することが好ましい。例えば、溝を形成する絶縁体６１６に酸化シリコン膜または酸化窒化シリコン膜を用いた場合は、絶縁体６１４は窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜を用いるとよい。
【０３１７】
開口の形成後に、導電体６０５ａとなる導電膜を成膜する。該導電膜は、酸素の透過を抑制する機能を有する導電体を含むことが望ましい。たとえば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。またはタンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電体６０５ａとなる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０３１８】
本実施の形態では、導電体６０５ａとなる導電膜を多層構造とする。まず、スパッタリング法によって窒化タンタルを成膜し、当該窒化タンタルの上に窒化チタンを積層する。このような金属窒化物を導電体６０５ｂの下層に用いることにより、後述する導電体６０５ｂとなる導電膜として銅などの拡散しやすい金属を用いても、当該金属が導電体６０５ａから外に拡散するのを防ぐことができる。
【０３１９】
次に、導電体６０５ｂとなる導電膜を成膜する。該導電膜の成膜は、メッキ法、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、導電体６０５ｂとなる導電膜として、銅などの低抵抗導電性材料を成膜する。
【０３２０】
次に、ＣＭＰ処理（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を行うことで、導電体６０５ａとなる導電膜、ならびに導電体６０５ｂとなる導電膜の一部を除去し、絶縁体６１６を露出する。その結果、開口部のみに、導電体６０５ａ及び導電体６０５ｂが残存する。これにより、上面が平坦な、導電体６０５を形成することができる。なお、当該ＣＭＰ処理により、絶縁体６１６の一部が除去される場合がある（図１４参照）。
【０３２１】
ここで、導電体６０５と並行して、導電体６１５、導電体７０５、および導電体７１５も形成することができる。図１４（Ａ）に示すように、導電体６０５および導電体７０５は、Ｙ方向に延在して形成すればよい。また、導電体６１５は、導電体６０７の少なくとも一部と重畳するように形成する。図視していないが、導電体７１５も導電体６１５と同様に形成する。
【０３２２】
なお、上記においては、導電体６０５を絶縁体６１６の開口に埋め込むように形成したが、本実施の形態はこれに限られるものではない。例えば、絶縁体６１４上に導電体６０５を形成し、導電体６０５上に絶縁体６１６を成膜し、絶縁体６１６にＣＭＰ処理を行うことで、絶縁体６１６の一部を除去し、導電体６０５の表面を露出させてもよい。
【０３２３】
次に、絶縁体６１６、導電体６０５、導電体６１５、導電体７０５、および導電体７１５上に絶縁体６２２を成膜する。絶縁体６２２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。
【０３２４】
絶縁体６２２として、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。なお、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体は、酸素、水素、および水に対するバリア性を有する。絶縁体６２２が、水素および水に対するバリア性を有することで、トランジスタ６００の周辺に設けられた構造体に含まれる水素、および水が、絶縁体６２２を通じてトランジスタ６００の内側へ拡散することが抑制され、酸化物６３０中の酸素欠損の生成を抑制することができる。
【０３２５】
次に、絶縁体６２２上に絶縁体６２４を成膜する。絶縁体６２４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体６２４として、酸化シリコンまたは酸化窒化シリコンを用いる。また、絶縁体６２４は、上述の水素原子が低減または除去されたガスを用いた成膜方法で成膜することが好ましい。これにより、絶縁体６２４の水素濃度を低減することができる。絶縁体６２４は、後の工程で酸化物６３０ａと接する絶縁体６２４となるので、このように水素濃度が低減されていることが好適である。
【０３２６】
続いて、加熱処理を行うことが好ましい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。なお、加熱処理は、窒素または不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素または不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理を行ってもよい。
【０３２７】
本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行った後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。当該加熱処理によって、絶縁体６２４に含まれる水、水素などの不純物を除去することができる。
【０３２８】
また、加熱処理は、絶縁体６２２の成膜後に行ってもよい。当該加熱処理は、上述した加熱処理条件を用いることができる。
【０３２９】
ここで、絶縁体６２４に過剰酸素領域を形成するために、減圧状態で酸素を含むプラズマ処理を行ってもよい。酸素を含むプラズマ処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが好ましい。または、基板側にＲＦなどの高周波を印加する電源を有してもよい。高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを効率よく絶縁体６２４内に導くことができる。または、この装置を用いて不活性ガスを含むプラズマ処理を行った後に、脱離した酸素を補うために酸素を含むプラズマ処理を行ってもよい。なお、当該プラズマ処理の条件を適宜選択することにより、絶縁体６２４に含まれる水、水素などの不純物を除去することができる。その場合、加熱処理は行わなくてもよい。
【０３３０】
ここで、絶縁体６２４上に、例えば、スパッタリング法によって、酸化アルミニウムを成膜し、該酸化アルミニウムを絶縁体６２４に達するまで、ＣＭＰを行ってもよい。当該ＣＭＰを行うことで絶縁体６２４表面の平坦化および絶縁体６２４表面の平滑化を行うことができる。当該酸化アルミニウムを絶縁体６２４上に配置してＣＭＰを行うことで、ＣＭＰの終点検出が容易となる。また、ＣＭＰによって、絶縁体６２４の一部が研磨されて、絶縁体６２４の膜厚が薄くなることがあるが、絶縁体６２４の成膜時に膜厚を調整すればよい。絶縁体６２４表面の平坦化および平滑化を行うことで、後に成膜する酸化物の被覆率の悪化を防止し、半導体装置の歩留りの低下を防ぐことができる場合がある。また、絶縁体６２４上に、スパッタリング法によって、酸化アルミニウムを成膜することにより、絶縁体６２４に酸素を添加することができるので好ましい。
【０３３１】
次に、絶縁体６２４上に、酸化膜６３０Ａ、酸化膜６３０Ｂを順に成膜する（図１４参照）。なお、上記酸化膜は、大気環境にさらさずに連続して成膜することが好ましい。大気開放せずに成膜することで、酸化膜６３０Ａ、および酸化膜６３０Ｂ上に大気環境からの不純物または水分が付着することを防ぐことができ、酸化膜６３０Ａと酸化膜６３０Ｂとの界面近傍を清浄に保つことができる。
【０３３２】
酸化膜６３０Ａおよび、酸化膜６３０Ｂの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。
【０３３３】
例えば、酸化膜６３０Ａ、および酸化膜６３０Ｂをスパッタリング法によって成膜する場合は、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。また、上記の酸化膜をスパッタリング法によって成膜する場合は、上記のＩｎ−Ｍ−Ｚｎ酸化物ターゲットを用いることができる。
【０３３４】
特に、酸化膜６３０Ａの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁体６２４に供給される場合がある。したがって、酸化膜６３０Ａのスパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。
【０３３５】
また、酸化膜６３０Ｂをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い電界効果移動度が得られる。また、基板を加熱しながら成膜を行うことによって、当該酸化膜の結晶性を向上させることができる。ただし、本発明の一態様はこれに限定されない。酸化膜６３０Ｂをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を、３０％を超えて１００％以下、好ましくは７０％以上１００％以下として成膜すると、酸素過剰型の酸化物半導体が形成される。酸素過剰型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い信頼性が得られる。
【０３３６】
本実施の形態では、酸化膜６３０Ａとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［原子数比］（２：２：１［原子数比］）、あるいは１：３：４［原子数比］のターゲットを用いて成膜する。また、酸化膜６３０Ｂとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］、あるいは１：１：１［原子数比］のターゲットを用いて成膜する。なお、各酸化膜は、成膜条件、および原子数比を適宜選択することで、酸化物６３０に求める特性に合わせて形成するとよい。
【０３３７】
次に、加熱処理を行ってもよい。加熱処理は、上述した加熱処理条件を用いることができる。加熱処理によって、酸化膜６３０Ａ、および酸化膜６３０Ｂ中の水、水素などの不純物を除去することなどができる。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行った後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。
【０３３８】
次に、酸化膜６３０Ｂ上に酸化膜６４３Ａを成膜する（図１４参照）。酸化膜６４３Ａの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。酸化膜６４３Ａは、Ｉｎに対するＧａの原子数比が、酸化膜６３０ＢのＩｎに対するＧａの原子数比より大きいことが好ましい。本実施の形態では、酸化膜６４３Ａとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて成膜する。
【０３３９】
次に、酸化膜６４３Ａ上に導電膜６４２Ａを成膜する（図１４参照）。導電膜６４２Ａの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。
【０３４０】
次に、リソグラフィー法を用いて、酸化膜６３０Ａ、酸化膜６３０Ｂ、酸化膜６４３Ａ、および導電膜６４２Ａを島状に加工して、酸化物６３０ａ、酸化物６３０ｂ、酸化物層６４３Ｂ、および導電体層６４２Ｂを形成する（図１５参照）。ここで、酸化物６３０ａ、酸化物６３０ｂ、酸化物層６４３Ｂ、および導電体層６４２Ｂは、少なくとも一部が導電体６０５と重なるように形成する。また、当該加工はドライエッチング法やウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。なお、当該工程において、絶縁体６２４の酸化物６３０ａと重ならない領域の膜厚が薄くなることがある。
【０３４１】
また、酸化物６３０ａ、酸化物６３０ｂ、酸化物層６４３Ｂ、および導電体層６４２Ｂの形成と同時に、酸化物７３０ａ、酸化物７３０ｂ、酸化物層７４３Ｂ、および導電体層７４２Ｂを形成する（図１５参照）。ここで、酸化物７３０ａ、酸化物７３０ｂ、酸化物層７４３Ｂ、および導電体層７４２Ｂは、少なくとも一部が導電体７０５と重なるように形成する。また、図１５（Ａ）に示すように、導電体層７４２Ｂの一部がＹ方向に延在して形成されるようにすればよい。
【０３４２】
なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ  Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクの除去には、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことができる。
【０３４３】
また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、導電膜６４２Ａ上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。導電膜６４２Ａなどのエッチングは、レジストマスクを除去してから行っても良いし、レジストマスクを残したまま行っても良い。後者の場合、エッチング中にレジストマスクが消失することがある。導電膜６４２Ａなどのエッチング後にハードマスクをエッチングにより除去しても良い。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
【０３４４】
ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）エッチング装置などを用いることができる。
【０３４５】
また、酸化物６３０ａ、酸化物６３０ｂ、酸化物層６４３Ｂ、および導電体層６４２Ｂの側面は、絶縁体６２２の上面に対し、概略垂直であることが好ましい。酸化物６３０ａ、酸化物６３０ｂ、酸化物層６４３Ｂ、および導電体層６４２Ｂの側面が、絶縁体６２２の上面に対し、概略垂直であることで、複数のトランジスタ６００を設ける際に、小面積化、高密度化が可能となる。ただし、これに限られず、酸化物６３０ａ、酸化物６３０ｂ、酸化物層６４３Ｂ、および導電体層６４２Ｂの側面と絶縁体６２２の上面のなす角が低い角度になる構成にしてもよい。なお、酸化物７３０ａ、酸化物７３０ｂ、酸化物層７４３Ｂ、および導電体層７４２Ｂの側面も、酸化物６３０ａ、酸化物６３０ｂ、酸化物層６４３Ｂ、および導電体層６４２Ｂの側面と同様に加工される。
【０３４６】
次に、絶縁体６２４、酸化物６３０ａ、酸化物６３０ｂ、酸化物層６４３Ｂ、導電体層６４２Ｂ、酸化物７３０ａ、酸化物７３０ｂ、酸化物層７４３Ｂ、および導電体層７４２Ｂ上に、絶縁体６７２を成膜する（図１６参照）。絶縁体６７２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体６７２として、スパッタリング法によって、酸化アルミニウムを成膜する。スパッタリング法によって、酸化アルミニウムを成膜することで、絶縁体６２４へ酸素を注入することができる。
【０３４７】
次に、絶縁体６７２上に絶縁体６７３を成膜する。絶縁体６７３の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体６７３として、スパッタリング法によって、窒化シリコンを成膜する（図１６参照）。
【０３４８】
次に、絶縁体６８０となる絶縁膜を成膜する。絶縁体６８０となる絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。例えば、絶縁体６８０として、スパッタリング法を用いて酸化シリコン膜を成膜し、その上にＰＥＡＬＤ法またはサーマルＡＬＤ法を用いて酸化シリコン膜を成膜すればよい。また、絶縁体６８０となる絶縁膜は、上述の水素原子が低減または除去されたガスを用いた成膜方法で成膜することが好ましい。これにより、絶縁体６８０の水素濃度を低減することができる。
【０３４９】
次に、絶縁体６８０にＣＭＰ処理を行い、上面が平坦な絶縁体６８０を形成する（図１７参照）。なお、絶縁体６２４と同様に、絶縁体６８０上に、例えば、スパッタリング法によって、酸化アルミニウムを成膜し、該酸化アルミニウムを絶縁体６８０に達するまで、ＣＭＰを行ってもよい。
【０３５０】
次に、絶縁体６８０の一部、絶縁体６７３の一部、絶縁体６７２の一部、導電体層６４２Ｂの一部、および酸化物層６４３Ｂの一部を加工して、酸化物６３０ｂに達する開口を形成する（図１８参照）。該開口は、導電体６０５と重なるように形成することが好ましい。該開口の形成によって、導電体６４２ａ、導電体６４２ｂ、酸化物６４３ａ、および酸化物６４３ｂを形成する。後述する工程において、導電体６６０をＹ方向に延在して形成できるように、図１９に示すように、当該開口はＹ方向に延在して形成すればよい。
【０３５１】
また、同時に、絶縁体６８０の他の一部、絶縁体６７３の他の一部、絶縁体６７２の他の一部、導電体層７４２Ｂの一部、および酸化物層７４３Ｂの一部を加工して、酸化物７３０ｂに達する開口を形成する（図１８参照）。該開口は、導電体７０５と重なるように形成することが好ましい。該開口の形成によって、導電体７４２ａ、導電体７４２ｂ、酸化物７４３ａ、および酸化物７４３ｂを形成する。
【０３５２】
絶縁体６８０の一部、絶縁体６７３の一部、絶縁体６７２の一部、酸化物層６４３Ｂの一部、および導電体層６４２Ｂの一部の加工は、ドライエッチング法、またはウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。また、当該加工は、それぞれ異なる条件で加工してもよい。例えば、絶縁体６８０の一部をドライエッチング法で加工し、絶縁体６７３の一部をウェットエッチング法で加工し、絶縁体６７２をドライエッチング法で加工し、酸化物層６４３Ｂ、および導電体層６４２Ｂの一部をドライエッチング法で加工してもよい。なお、上記の加工については、導電体層７４２Ｂ、および酸化物層７４３Ｂについても同様である。
【０３５３】
これまでのドライエッチングなどの処理を行うことによって、エッチングガスなどに起因した不純物が酸化物６３０ａ、酸化物６３０ｂ、酸化物７３０ａ、および酸化物７３０ｂなどの表面または内部に付着または拡散することがある。不純物としては、例えば、フッ素または塩素などがある。
【０３５４】
上記の不純物などを除去するために、洗浄を行う。洗浄方法としては、洗浄液など用いたウェット洗浄、プラズマを用いたプラズマ処理、または加熱処理による洗浄などがあり、上記洗浄を適宜組み合わせて行ってもよい。
【０３５５】
ウェット洗浄としては、シュウ酸、リン酸、アンモニア水、またはフッ化水素酸などを炭酸水または純水で希釈した水溶液を用いて洗浄処理を行ってもよい。または、純水または炭酸水を用いた超音波洗浄を行ってもよい。
【０３５６】
これまでドライエッチングなどの加工、または上述の洗浄処理によって、酸化物６３０ｂの酸化物６４３ａ、および酸化物６４３ｂと重ならない領域の膜厚が、酸化物６３０ｂの酸化物６４３ａ、および酸化物６４３ｂと重なる領域の膜厚より薄くなることがある（図１８参照）。また、同様に、酸化物７３０ｂの酸化物７４３ａ、および酸化物７４３ｂと重ならない領域の膜厚が、酸化物７３０ｂの酸化物７４３ａ、および酸化物７４３ｂと重なる領域の膜厚より薄くなることがある。
【０３５７】
上記エッチング後、または上記洗浄後に加熱処理を行ってもよい。加熱処理は、例えば、１００℃以上４５０℃以下、より好ましくは３５０℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物６３０ａ、酸化物６３０ｂ、酸化物７３０ａ、および酸化物７３０ｂに酸素を供給して、酸素欠損ＶＯの低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、酸素雰囲気で加熱処理した後に、大気に露出せずに連続して窒素雰囲気で加熱処理を行ってもよい。
【０３５８】
次に、酸化膜６３０Ｃを成膜する（図１９参照）。酸化膜６３０Ｃの成膜前に加熱処理を行っても良く、当該加熱処理は、減圧下で行い、大気に暴露することなく、連続して酸化膜６３０Ｃを成膜することが好ましい。また、当該加熱処理は、酸素を含む雰囲気で行うことが好ましい。このような処理を行うことによって、酸化物６３０ｂ、酸化物７３０ｂの表面などに吸着している水分および水素を除去し、さらに酸化物６３０ａ、酸化物６３０ｂ、酸化物７３０ａ、および酸化物７３０ｂ中の水分濃度および水素濃度を低減させることができる。加熱処理の温度は、１００℃以上４００℃以下が好ましく、さらに好ましくは１５０℃以上３５０℃以下である。本実施の形態では、加熱処理の温度を２００℃とし、減圧下で行う。
【０３５９】
ここで、酸化膜６３０Ｃは、少なくとも酸化物６３０ｂの上面の一部、酸化物６４３の側面の一部、導電体６４２の側面の一部、酸化物７３０ｂの上面の一部、酸化物７４３の側面の一部、導電体７４２の側面の一部、絶縁体６７２の側面の一部、絶縁体６７３の側面の一部、および絶縁体６８０の側面の一部と接するように設けられることが好ましい。導電体６４２は、酸化物６４３、絶縁体６７２、絶縁体６７３、および酸化膜６３０Ｃに囲まれることで、以降の工程において導電体６４２の酸化による導電率の低下を抑制することができる。また同様に、導電体７４２も、酸化物７４３、絶縁体６７２、絶縁体６７３、および酸化膜６３０Ｃに囲まれることで、以降の工程において導電体７４２の酸化による導電率の低下を抑制することができる。
【０３６０】
酸化膜６３０Ｃの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。酸化膜６３０Ｃとして、Ｉｎに対するＧａの原子数比が、酸化膜６３０ＢのＩｎに対するＧａの原子数比より大きいことが好ましい。本実施の形態では、酸化膜６３０Ｃとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて成膜する。なお、酸化膜６３０Ｃとして、Ｇａに対するＩｎの原子数比が、酸化膜６３０ＢのＧａに対するＩｎの原子数比より大きいものを用いてもよい。この場合、酸化膜６３０Ｃとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３［原子数比］またはＩｎ：Ｇａ：Ｚｎ＝１０：１：３［原子数比］のターゲットを用いて成膜すればよい。
【０３６１】
なお、酸化膜６３０Ｃは、積層としてもよい。例えば、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて成膜して、連続してＩｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて成膜してもよい。
【０３６２】
酸化膜６３０Ｃの成膜時に、スパッタリングガスに含まれる酸素の一部が酸化物７３０ａ、酸化物７３０ｂ、酸化物６３０ａ、および酸化物６３０ｂに供給される場合がある。または、酸化膜６３０Ｃの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁体６８０に供給される場合がある。したがって、酸化膜６３０Ｃのスパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。
【０３６３】
次に、加熱処理を行っても良い。また、当該加熱処理を減圧下で行い、大気に暴露することなく、連続して、絶縁膜６５０Ａの成膜を行ってもよい。当該加熱処理を行うことによって、酸化膜６３０Ｃの表面などに表面に吸着している水分および水素を除去し、さらに酸化物６３０ａ、酸化物６３０ｂ、酸化物７３０ａ、酸化物７３０ｂ、および酸化膜６３０Ｃ中の水分濃度および水素濃度を低減させることができる。加熱処理の温度は、１００℃以上４００℃以下が好ましい。本実施の形態では、加熱処理の温度を２００℃とする。
【０３６４】
次に、酸化膜６３０Ｃ上に絶縁膜６５０Ａを成膜する（図１９参照）。絶縁膜６５０Ａは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて成膜することができる。また、絶縁膜６５０Ａは、上述の水素原子が低減または除去されたガスを用いた成膜方法で成膜することが好ましい。これにより、絶縁膜６５０Ａの水素濃度を低減することができる。絶縁膜６５０Ａは、後の工程で酸化物６３０ｃと接する絶縁体６５０、および酸化物７３０ｃと接する絶縁体７５０となるので、このように水素濃度が低減されていることが好適である。
【０３６５】
次に、マイクロ波、またはＲＦ等の高周波を照射してもよい。照射されたマイクロ波、またはＲＦ等の高周波は絶縁体６８０、酸化物６３０ｂ、酸化物６３０ａ、酸化物７３０ｂ、および酸化物７３０ａ中に浸透して、これらの中の水素を除去する。特に、酸化物６３０ａ、酸化物６３０ｂ、酸化物７３０ｂ、および酸化物７３０ａにおいては、ＶｏＨの結合が切断される反応が起き、脱水素化されることになる。このとき発生した水素の一部は、酸化物６３０、酸化物７３０、および絶縁体６８０から除去される場合がある。また、水素の一部は、導電体６４２または導電体７４２にゲッタリングされる場合がある。このように、マイクロ波、またはＲＦ等の高周波を照射することで、絶縁体６８０、酸化物６３０ｂ、酸化物６３０ａ、酸化物７３０ｂ、および酸化物７３０ａ中の水素濃度を低減することができる。
【０３６６】
また、マイクロ波、またはＲＦ等の高周波によって酸素ガスをプラズマ化し、酸素ラジカルを形成してもよい。つまり、絶縁体６８０、酸化物６３０ｂ、酸化物６３０ａ、酸化物７３０ｂ、および酸化物７３０ａに酸素を有する雰囲気でプラズマ処理を行ってもよい。このような処理を以下において、酸素プラズマ処理という場合がある。また、形成した酸素ラジカルによって、絶縁体６８０、酸化物６３０ｂ、酸化物６３０ａ、酸化物７３０ｂ、および酸化物７３０ａ中に酸素を供給することができる。また、絶縁体６８０、酸化物６３０ｂ、酸化物６３０ａ、酸化物７３０ｂ、および酸化物７３０ａに酸素を有する雰囲気でプラズマ処理を行う場合、酸化物６３０および酸化物７３０にマイクロ波、またはＲＦ等の高周波が照射されにくい構成にしてもよい。
【０３６７】
なお、酸素プラズマ処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する、マイクロ波処理装置を用いることが好ましい。また、マイクロ波処理装置は基板側にＲＦを印加する電源を有してもよい。高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができる。また、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素イオンを、効率よく絶縁体６８０、酸化物６３０、および酸化物７３０中に導くことができる。また、上記酸素プラズマ処理は、減圧下で行うことが好ましく、圧力を６０Ｐａ以上、好ましくは１３３Ｐａ以上、より好ましくは２００Ｐａ以上、さらに好ましくは４００Ｐａ以上とすればよい。また、酸素流量比（Ｏ２／Ｏ２＋Ａｒ）が５０％以下、好ましくは１０％以上３０％以下で行うとよい。また、処理温度は、例えば４００℃程度で行えばよい。また、酸素プラズマ処理を行った後に、外気に曝すことなく、連続して熱処理を行ってもよい。
【０３６８】
次に、導電膜６６０Ａ（導電膜６６０Ａａおよび導電膜６６０Ａｂ）を成膜する（図２０参照）。導電膜６６０Ａａおよび導電膜６６０Ａｂの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。例えば、ＣＶＤ法を用いることが好ましい。本実施の形態では、ＡＬＤ法を用いて、導電膜６６０Ａａを成膜し、ＣＶＤ法を用いて導電膜６６０Ａｂを成膜する。
【０３６９】
次に、ＣＭＰ処理によって、酸化膜６３０Ｃ、絶縁膜６５０Ａ、導電膜６６０Ａａおよび導電膜６６０Ａｂを絶縁体６８０が露出するまで研磨することによって、酸化物６３０ｃ、絶縁体６５０、導電体６６０（導電体６６０ａおよび導電体６６０ｂ）、酸化物７３０ｃ、絶縁体７５０および導電体７６０（導電体６６０ａおよび導電体６６０ｂ）を形成する（図２１参照）。このようにして、トランジスタ６００とトランジスタ７００を同じ工程で形成することができる。これにより、本実施の形態に係る記憶装置の製造工程を短縮し、生産性の向上を図ることができる。
【０３７０】
次に、加熱処理を行ってもよい。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行う。該加熱処理によって、絶縁体６５０、絶縁体７５０および絶縁体６８０中の水分濃度および水素濃度を低減させることができる。なお、上記加熱処理後、大気に曝すことなく連続して、絶縁体６８２の成膜を行ってもよい。
【０３７１】
次に、導電体６６０上、酸化物６３０ｃ上、絶縁体６５０上、導電体７６０上、酸化物７３０ｃ上、絶縁体７５０上、および絶縁体６８０上に、絶縁体６８２を形成する（図２２参照）。絶縁体６８２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。絶縁体６８２となる絶縁膜としては、例えば、スパッタリング法によって、酸化アルミニウムを成膜することが好ましい。スパッタリング法を用いて、酸素を含む雰囲気で絶縁体６８２の成膜を行うことで、成膜しながら、絶縁体６８０に酸素を添加することができる。このとき、基板加熱を行いながら、絶縁体６８２を成膜することが好ましい。また、導電体６６０および導電体７６０の上面に接して、絶縁体６８２を形成することで、この後の加熱処理において、絶縁体６８０が有する酸素が導電体６６０および導電体７６０へ吸収されることを抑制することができるので好ましい。
【０３７２】
次に、加熱処理を行ってもよい。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行う。当該加熱処理によって、絶縁体６８２の成膜によって添加された酸素を絶縁体６８０へ拡散させ、さらに酸化物６３０ｃを介して、酸化物６３０ａ、および酸化物６３０ｂへ供給することができる。このように、酸化物６３０に加酸素化処理を行うことで、酸化物６３０（酸化物６３０ｂ）中の酸素欠損を酸素により修復させる。
【０３７３】
さらに、酸化物６３０中に残存した水素は、絶縁体６８０を介して、絶縁体６８２に拡散し、絶縁体６８２に捕獲、または固着する場合がある。つまり、酸化物６３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制することができる。なお、当該加熱処理は、絶縁体６８２の成膜後に限らず、さらに後の工程で行ってもよい。
【０３７４】
次に、絶縁体６８２上に絶縁体６８５を成膜する（図２３参照）。絶縁体６８５の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。
【０３７５】
次に、絶縁体６２２、絶縁体６２４、絶縁体６７２、絶縁体６７３、絶縁体６８０、絶縁体６８２、および絶縁体６８５に、導電体６４２ａ、導電体６１５、導電体７６０、および導電体７１５に達する開口を、を形成する（図２３参照）。当該開口の形成は、リソグラフィー法を用いて行えばよい。なお、図２３（Ａ）で当該開口の形状は、上面視において円形状にしているが、これに限られるものではない。例えば、当該開口が、上面視において、楕円などの略円形状、四角形などの多角形状、四角形等の多角形の角部を丸めた形状になっていてもよい。
【０３７６】
また、図２３（Ａ）に示すように、導電体６１５に達する開口は、酸化物６３０ａ、酸化物６３０ｂ、酸化物６４３ｂ、および導電体６４２ｂの一部を除去して形成してもよい。同様に、導電体７１５に達する開口は、酸化物７３０ａ、酸化物７３０ｂ、酸化物７４３ｂ、および導電体７４２ｂの一部を除去して形成してもよい。
【０３７７】
次に、導電体６４０ａ乃至導電体６４０ｄとなる導電膜を成膜する。導電体６４０ａ乃至導電体６４０ｄとなる導電膜は、水、水素など不純物の透過を抑制する機能を有する導電体を含む積層構造とすることが望ましい。たとえば、窒化タンタル、窒化チタンなどと、タングステン、モリブデン、銅など、と、の積層とすることができる。導電体６４０ａ乃至導電体６４０ｄとなる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
次に、ＣＭＰ処理を行うことで、導電体６４０ａ乃至導電体６４０ｄとなる導電膜の一部を除去し、絶縁体６８５の上面を露出する。その結果、上記開口のみに、当該導電膜が残存することで上面が平坦な導電体６４０ａ乃至導電体６４０ｄを形成することができる（図２３参照）。なお、当該ＣＭＰ処理により、絶縁体６８５の上面の一部が除去される場合がある。
【０３７８】
次に、導電体６４６ａおよび導電体６４６ｂとなる導電膜を成膜する。導電体６４６ａおよび導電体６４６ｂとなる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０３７９】
次に、導電体６４６ａおよび導電体６４６ｂとなる導電膜をリソグラフィー法によって加工し、導電体６４０ａおよび導電体６４０ｃの上面と接する導電体６４６ａ、および導電体６４０ｂの上面と接する導電体６４６ｂを形成する（図２４参照）。この時、導電体６４６ａおよび導電体６４６ｂと、絶縁体６８５とが重ならない領域の絶縁体６８５の一部が除去されることがある。ここで、図示してはいないが、導電体６４６ｂと同様の構造で、導電体６４０ｄの上面と接する導電体も形成する。
【０３８０】
次に、導電体６４６上、および絶縁体６８４上に、絶縁体６８６を成膜する（図２４参照）。絶縁体６８６の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。絶縁体６８６は少なくとも導電体６４６ａを覆うことが好ましい。
【０３８１】
次に、絶縁体６８６上に、導電体６５６となる導電膜を成膜する。導電体６５６となる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０３８２】
次に、導電体６５６となる導電膜をリソグラフィー法によって加工し、導電体６４６ａの少なくとも一部と重畳する、導電体６５６を形成する（図２４参照）。このようにして容量素子６５５を形成することができる。
【０３８３】
次に、導電体６５６上、および絶縁体６８６上に、絶縁体６８８を成膜する（図７参照）。絶縁体６８８の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。絶縁体６８８は、例えば、ＣＶＤ法を用いて酸化窒化シリコンを成膜すればよい。
【０３８４】
次に、絶縁体６８６および絶縁体６８８に、導電体６４６ｂに達する開口を形成し、当該開口に埋め込まれるように導電体６５７を形成する（図７参照）。導電体６５７の形成は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。図７に示すように、導電体６０７、導電体６１５、導電体６４０ｂ、導電体６４６ｂ、および導電体６５７は、ｚ方向に延在する配線として機能する。また、導電体６５７と同時に、導電体６４０ｄに電気的に接続される導電体が形成される。当該導電体と、導電体７１５、導電体６４０ｄなどを含んでｚ方向に延在する配線として機能する。
【０３８５】
以上により、図７に示す、トランジスタ６００、トランジスタ７００、および容量素子６５５を有する半導体装置を作製することができる。図１４乃至図２４に示すように、本実施の形態に示すメモリセルの作製方法を用いることで、メモリセル８６０、およびメモリセル８６０を複数積層させた記憶装置を作製することができる。
【０３８６】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０３８７】
（実施の形態３）
本実施の形態では、図２６および図２７を用いて、本発明の一態様に係る、酸化物を半導体に用いたトランジスタ（以下、ＯＳトランジスタと呼ぶ場合がある）、および容量素子が適用されている記憶装置（以下、ＯＳメモリ装置と呼ぶ場合がある）について説明する。ＯＳメモリ装置は、少なくとも容量素子と、容量素子の充放電を制御するＯＳトランジスタを有する記憶装置である。ＯＳトランジスタのオフ電流は極めて小さいので、ＯＳメモリ装置は優れた保持特性をもち、不揮発性メモリとして機能させることができる。
【０３８８】
＜記憶装置の構成例＞
図２６（Ａ）にＯＳメモリ装置の構成の一例を示す。記憶装置１４００は、周辺回路１４１１、およびメモリセルアレイ１４７０を有する。周辺回路１４１１は、行回路１４２０、列回路１４３０、出力回路１４４０、コントロールロジック回路１４６０を有する。
【０３８９】
列回路１４３０は、例えば、列デコーダ、プリチャージ回路、センスアンプ、および書き込み回路等を有する。プリチャージ回路は、配線をプリチャージする機能を有する。センスアンプは、メモリセルから読み出されたデータ信号を増幅する機能を有する。なお、上記配線は、メモリセルアレイ１４７０が有するメモリセルに接続されている配線であり、詳しくは後述する。増幅されたデータ信号は、出力回路１４４０を介して、データ信号ＲＤＡＴＡとして記憶装置１４００の外部に出力される。また、行回路１４２０は、例えば、行デコーダ、ワード線ドライバ回路等を有し、アクセスする行を選択することができる。
【０３９０】
記憶装置１４００には、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回路１４１１用の高電源電圧（ＶＤＤ）、メモリセルアレイ１４７０用の高電源電圧（ＶＩＬ）が供給される。また、記憶装置１４００には、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、行デコーダおよび列デコーダに入力され、ＷＤＡＴＡは書き込み回路に入力される。
【０３９１】
コントロールロジック回路１４６０は、外部からの入力信号（ＣＥ、ＷＥ、ＲＥ）を処理して、行デコーダ、列デコーダの制御信号を生成する。ＣＥは、チップイネーブル信号であり、ＷＥは、書き込みイネーブル信号であり、ＲＥは、読み出しイネーブル信号である。コントロールロジック回路１４６０が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
【０３９２】
メモリセルアレイ１４７０は、行列状に配置された、複数個のメモリセルＭＣと、複数の配線を有する。なお、メモリセルアレイ１４７０と行回路１４２０とを接続している配線の数は、メモリセルＭＣの構成、一列に有するメモリセルＭＣの数などによって決まる。また、メモリセルアレイ１４７０と列回路１４３０とを接続している配線の数は、メモリセルＭＣの構成、一行に有するメモリセルＭＣの数などによって決まる。
【０３９３】
なお、図２６（Ａ）において、周辺回路１４１１とメモリセルアレイ１４７０を同一平面上に形成する例について示したが、本実施の形態はこれに限られるものではない。例えば、図２６（Ｂ）に示すように、周辺回路１４１１の一部の上に、メモリセルアレイ１４７０が重なるように設けられてもよい。例えば、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にしてもよい。
【０３９４】
図２７に上述のメモリセルＭＣに適用できるメモリセルの構成例について説明する。
【０３９５】
［ＤＯＳＲＡＭ］
図２７（Ａ）乃至（Ｃ）に、ＤＲＡＭのメモリセルの回路構成例を示す。本明細書等において、１ＯＳトランジスタ１容量素子型のメモリセルを用いたＤＲＡＭを、ＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）と呼ぶ場合がある。図２７（Ａ）に示す、メモリセル１４７１は、トランジスタＭ１と、容量素子ＣＡと、を有する。なお、トランジスタＭ１は、ゲート（フロントゲートと呼ぶ場合がある）、及びバックゲートを有する。
【０３９６】
トランジスタＭ１の第１端子は、容量素子ＣＡの第１端子と接続され、トランジスタＭ１の第２端子は、配線ＢＩＬと接続され、トランジスタＭ１のゲートは、配線ＷＯＬと接続され、トランジスタＭ１のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＡの第２端子は、配線ＣＡＬと接続されている。
【０３９７】
配線ＢＩＬは、ビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＡの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、及び読み出し時において、配線ＣＡＬには、低レベル電位を印加するのが好ましい。配線ＢＧＬは、トランジスタＭ１のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ１のしきい値電圧を増減することができる。
【０３９８】
また、メモリセルＭＣは、メモリセル１４７１に限定されず、回路構成の変更を行うことができる。例えば、メモリセルＭＣは、図２７（Ｂ）に示すメモリセル１４７２のように、トランジスタＭ１のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続される構成にしてもよい。また、例えば、メモリセルＭＣは、図２７（Ｃ）に示すメモリセル１４７３ように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタＭ１で構成されたメモリセルとしてもよい。
【０３９９】
トランジスタＭ１としてＯＳトランジスタを用いることによって、トランジスタＭ１のリーク電流を非常に低くすることができる。つまり、書き込んだデータをトランジスタＭ１によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセル１４７１、メモリセル１４７２、メモリセル１４７３に対して多値データ、又はアナログデータを保持することができる。
【０４００】
また、ＤＯＳＲＡＭにおいて、上記のように、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にすると、ビット線を短くすることができる。これにより、ビット線容量が小さくなり、メモリセルの保持容量を低減することができる。
【０４０１】
ここで、周辺回路１４１１上にメモリセルアレイ１４７０を設け、メモリセルアレイ１４７０に複数のメモリセル１４７１が設けられた、記憶装置１４００の例を図２８（Ａ）に示す。
【０４０２】
メモリセルアレイ１４７０において、複数のメモリセル１４７１は行列状に配置され、配線ＷＯＬ、配線ＢＧＬなどもメモリセルアレイ１４７０において、行方向または列方向に延伸される。配線ＢＩＬは周辺回路１４１１に設けられた列回路１４３０に接続され、メモリセルアレイ１４７０は配線ＢＩＬを介してセンスアンプなどに電気的に接続される。
【０４０３】
メモリセルアレイ１４７０は、ＯＳトランジスタを含んでおり、図２７に示すように、メモリセルアレイ１４７０の上面、側面、および下面が、複数の絶縁体によって、封止されることが好ましい。
【０４０４】
また、図２８（Ｂ）に示すように、複数のメモリセルアレイ１４７０＿１乃至メモリセルアレイ１４７０＿ｎを積層する構造にしてもよい。各メモリセルアレイ１４７０の構造は、図２７（Ａ）に示す構造とほぼ同様だが、配線ＢＩＬによって、列回路１４３０と各メモリセルアレイ１４７０のメモリセル１４７１が接続される。また、配線ＢＩＬは、図３２に示したように、メモリセルアレイ１４７０＿１乃至メモリセルアレイ１４７０＿ｎを、複数または単数の導電体で貫通して形成してもよい。
【０４０５】
［ＮＯＳＲＡＭ］
図２７（Ｄ）乃至（Ｈ）に、２トランジスタ１容量素子のゲインセル型のメモリセルの回路構成例を示す。図２７（Ｄ）に示す、メモリセル１４７４は、トランジスタＭ２と、トランジスタＭ３と、容量素子ＣＢと、を有する。なお、トランジスタＭ２は、フロントゲート（単にゲートと呼ぶ場合がある）、及びバックゲートを有する。本明細書等において、トランジスタＭ２にＯＳトランジスタを用いたゲインセル型のメモリセルを有する記憶装置を、ＮＯＳＲＡＭ（Ｎｏｎｖｏｌａｔｉｌｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＲＡＭ）と呼ぶ場合がある。
【０４０６】
トランジスタＭ２の第１端子は、容量素子ＣＢの第１端子と接続され、トランジスタＭ２の第２端子は、配線ＷＢＬと接続され、トランジスタＭ２のゲートは、配線ＷＯＬと接続され、トランジスタＭ２のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＢの第２端子は、配線ＣＡＬと接続されている。トランジスタＭ３の第１端子は、配線ＲＢＬと接続され、トランジスタＭ３の第２端子は、配線ＳＬと接続され、トランジスタＭ３のゲートは、容量素子ＣＢの第１端子と接続されている。
【０４０７】
配線ＷＢＬは、書き込みビット線として機能し、配線ＲＢＬは、読み出しビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＢの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、データ保持の最中、データの読み出し時において、配線ＣＡＬには、低レベル電位を印加するのが好ましい。配線ＢＧＬは、トランジスタＭ２のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ２のしきい値電圧を増減することができる。
【０４０８】
また、メモリセルＭＣは、メモリセル１４７４に限定されず、回路の構成を適宜変更することができる。例えば、メモリセルＭＣは、図２７（Ｅ）に示すメモリセル１４７５のように、トランジスタＭ２のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続される構成にしてもよい。また、例えば、メモリセルＭＣは、図２７（Ｆ）に示すメモリセル１４７６のように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタＭ２で構成されたメモリセルとしてもよい。また、例えば、メモリセルＭＣは、図２７（Ｇ）に示すメモリセル１４７７のように、配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとしてまとめた構成であってもよい。
【０４０９】
トランジスタＭ２としてＯＳトランジスタを用いることによって、トランジスタＭ２のリーク電流を非常に低くすることができる。これにより、書き込んだデータをトランジスタＭ２によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセル１４７４に多値データ、又はアナログデータを保持することができる。メモリセル１４７５乃至１４７７も同様である。
【０４１０】
なお、トランジスタＭ３は、チャネル形成領域にシリコンを有するトランジスタ（以下、Ｓｉトランジスタと呼ぶ場合がある）であってもよい。Ｓｉトランジスタの導電型は、ｎチャネル型としてもよいし、ｐチャネル型としてもよい。Ｓｉトランジスタは、ＯＳトランジスタよりも電界効果移動度が高くなる場合がある。よって、読み出しトランジスタとして機能するトランジスタＭ３として、Ｓｉトランジスタを用いてもよい。また、トランジスタＭ３にＳｉトランジスタを用いることで、トランジスタＭ３の上に積層してトランジスタＭ２を設けることができるので、メモリセルの占有面積を低減し、記憶装置の高集積化を図ることができる。
【０４１１】
また、トランジスタＭ３はＯＳトランジスタであってもよい。トランジスタＭ２、Ｍ３にＯＳトランジスタを用いた場合、メモリセルアレイ１４７０をｎ型トランジスタのみを用いて回路を構成することができる。
【０４１２】
また、図２７（Ｈ）に３トランジスタ１容量素子のゲインセル型のメモリセルの一例を示す。図２７（Ｈ）に示すメモリセル１４７８は、トランジスタＭ４乃至Ｍ６、および容量素子ＣＣを有する。容量素子ＣＣは適宜設けられる。メモリセル１４７８は、配線ＢＩＬ、ＲＷＬ、ＷＷＬ、ＢＧＬ、およびＧＮＤＬに電気的に接続されている。配線ＧＮＤＬは低レベル電位を与える配線である。なお、メモリセル１４７８を、配線ＢＩＬに代えて、配線ＲＢＬ、ＷＢＬに電気的に接続してもよい。
【０４１３】
トランジスタＭ４は、バックゲートを有するＯＳトランジスタであり、バックゲートは配線ＢＧＬに電気的に接続されている。なお、トランジスタＭ４のバックゲートとゲートとを互いに電気的に接続してもよい。あるいは、トランジスタＭ４はバックゲートを有さなくてもよい。
【０４１４】
なお、トランジスタＭ５、Ｍ６はそれぞれ、ｎチャネル型Ｓｉトランジスタまたはｐチャネル型Ｓｉトランジスタでもよい。或いは、トランジスタＭ４乃至Ｍ６がＯＳトランジスタでもよい、この場合、メモリセルアレイ１４７０をｎ型トランジスタのみを用いて回路を構成することができる。
【０４１５】
トランジスタＭ４としてＯＳトランジスタを用いることによって、トランジスタＭ４のリーク電流を非常に低くすることができる。
【０４１６】
なお、本実施の形態に示す、周辺回路１４１１、およびメモリセルアレイ１４７０等の構成は、上記に限定されるものではない。これらの回路、および当該回路に接続される配線、回路素子等の、配置または機能は、必要に応じて、変更、削除、または追加してもよい。
【０４１７】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０４１８】
（実施の形態４）
本実施の形態では、図２９を用いて、本発明の半導体装置が実装されたチップ１２００の一例を示す。チップ１２００には、複数の回路（システム）が実装されている。このように、複数の回路（システム）を一つのチップに集積する技術を、システムオンチップ（Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ：ＳｏＣ）と呼ぶ場合がある。
【０４１９】
図２９（Ａ）に示すように、チップ１２００は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）１２１１、ＧＰＵ（Ｇｒａｐｈｉｃｓ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）１２１２、一または複数のアナログ演算部１２１３、一または複数のメモリコントローラ１２１４、一または複数のインターフェース１２１５、一または複数のネットワーク回路１２１６等を有する。
【０４２０】
チップ１２００には、バンプ（図示しない）が設けられ、図２９（Ｂ）に示すように、プリント基板（Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ：ＰＣＢ）１２０１の第１の面と接続する。また、ＰＣＢ１２０１の第１の面の裏面には、複数のバンプ１２０２が設けられており、マザーボード１２０３と接続する。
【０４２１】
マザーボード１２０３には、ＤＲＡＭ１２２１、フラッシュメモリ１２２２等の記憶装置が設けられていてもよい。例えば、ＤＲＡＭ１２２１に先の実施の形態に示すＤＯＳＲＡＭを用いることができる。また、例えば、フラッシュメモリ１２２２に先の実施の形態に示すＮＯＳＲＡＭを用いることができる。
【０４２２】
ＣＰＵ１２１１は、複数のＣＰＵコアを有することが好ましい。また、ＧＰＵ１２１２は、複数のＧＰＵコアを有することが好ましい。また、ＣＰＵ１２１１、およびＧＰＵ１２１２は、それぞれ一時的にデータを格納するメモリを有していてもよい。または、ＣＰＵ１２１１、およびＧＰＵ１２１２に共通のメモリが、チップ１２００に設けられていてもよい。該メモリには、前述したＮＯＳＲＡＭや、ＤＯＳＲＡＭを用いることができる。また、ＧＰＵ１２１２は、多数のデータの並列計算に適しており、画像処理や積和演算に用いることができる。ＧＰＵ１２１２に、本発明の酸化物半導体を用いた画像処理回路や、積和演算回路を設けることで、画像処理、および積和演算を低消費電力で実行することが可能になる。
【０４２３】
また、ＣＰＵ１２１１、およびＧＰＵ１２１２が同一チップに設けられていることで、ＣＰＵ１２１１およびＧＰＵ１２１２間の配線を短くすることができ、ＣＰＵ１２１１からＧＰＵ１２１２へのデータ転送、ＣＰＵ１２１１、およびＧＰＵ１２１２が有するメモリ間のデータ転送、およびＧＰＵ１２１２での演算後に、ＧＰＵ１２１２からＣＰＵ１２１１への演算結果の転送を高速に行うことができる。
【０４２４】
アナログ演算部１２１３はＡ／Ｄ（アナログ／デジタル）変換回路、およびＤ／Ａ（デジタル／アナログ）変換回路の一、または両方を有する。また、アナログ演算部１２１３に上記積和演算回路を設けてもよい。
【０４２５】
メモリコントローラ１２１４は、ＤＲＡＭ１２２１のコントローラとして機能する回路、およびフラッシュメモリ１２２２のインターフェースとして機能する回路を有する。
【０４２６】
インターフェース１２１５は、表示装置、スピーカー、マイクロフォン、カメラ、コントローラなどの外部接続機器とのインターフェース回路を有する。コントローラとは、マウス、キーボード、ゲーム用コントローラなどを含む。このようなインターフェースとして、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）、ＨＤＭＩ（登録商標）（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ  Ｍｕｌｔｉｍｅｄｉａ  Ｉｎｔｅｒｆａｃｅ）などを用いることができる。
【０４２７】
ネットワーク回路１２１６は、ＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）などのネットワーク回路を有する。また、ネットワークセキュリティー用の回路を有してもよい。
【０４２８】
チップ１２００には、上記回路（システム）を同一の製造プロセスで形成することが可能である。そのため、チップ１２００に必要な回路の数が増えても、製造プロセスを増やす必要が無く、チップ１２００を低コストで作製することができる。
【０４２９】
ＧＰＵ１２１２を有するチップ１２００が設けられたＰＣＢ１２０１、ＤＲＡＭ１２２１、およびフラッシュメモリ１２２２が設けられたマザーボード１２０３は、ＧＰＵモジュール１２０４と呼ぶことができる。
【０４３０】
ＧＰＵモジュール１２０４は、ＳｏＣ技術を用いたチップ１２００を有しているため、そのサイズを小さくすることができる。また、画像処理に優れていることから、スマートフォン、タブレット端末、ラップトップＰＣ、携帯型（持ち出し可能な）ゲーム機などの携帯型電子機器に用いることが好適である。また、ＧＰＵ１２１２を用いた積和演算回路により、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの演算を実行することができるため、チップ１２００をＡＩチップ、またはＧＰＵモジュール１２０４をＡＩシステムモジュールとして用いることができる。
【０４３１】
一般に、コンピュータなどの半導体装置では、用途に応じて様々な記憶装置（メモリ）が用いられる。図３０に、各種の記憶装置を階層ごとに示す。上層に位置する記憶装置ほど速いアクセス速度が求められ、下層に位置する記憶装置ほど大きな記憶容量と高い記録密度が求められる。図３０では、最上層から順に、ＣＰＵなどの演算処理装置にレジスタとして混載されるメモリ、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、３Ｄ  ＮＡＮＤメモリを示している。
【０４３２】
ＣＰＵなどの演算処理装置にレジスタとして混載されるメモリは、演算結果の一時保存などに用いられるため、演算処理装置からのアクセス頻度が高い。よって、記憶容量よりも速い動作速度が求められる。また、レジスタは演算処理装置の設定情報などを保持する機能も有する。
【０４３３】
ＳＲＡＭは、例えばキャッシュに用いられる。キャッシュは、メインメモリに保持されている情報の一部を複製して保持する機能を有する。使用頻繁が高いデータをキャッシュに複製しておくことで、データへのアクセス速度を高めることができる。
【０４３４】
ＤＲＡＭは、例えばメインメモリに用いられる。メインメモリは、ストレージから読み出されたプログラムやデータを保持する機能を有する。ＤＲＡＭの記録密度は、おおよそ０．１乃至０．３Ｇｂｉｔ／ｍｍ２である。
【０４３５】
３Ｄ  ＮＡＮＤメモリは、例えばストレージに用いられる。ストレージは、長期保存が必要なデータや、演算処理装置で使用する各種のプログラムなどを保持する機能を有する。よって、ストレージには動作速度よりも大きな記憶容量と高い記録密度が求められる。ストレージに用いられる記憶装置の記録密度は、おおよそ０．６乃至６．０Ｇｂｉｔ／ｍｍ２である。
【０４３６】
本発明の一態様の記憶装置は、動作速度が速く、長期間のデータ保持が可能である。本発明の一態様の記憶装置は、キャッシュが位置する階層とメインメモリが位置する階層の双方を含む境界領域９０１に位置する記憶装置として好適に用いることができる。また、本発明の一態様の記憶装置は、メインメモリが位置する階層とストレージが位置する階層の双方を含む境界領域９０２に位置する記憶装置として好適に用いることができる。
【０４３７】
本発明の一態様の記憶装置は、サーバ、ノートＰＣ、スマートフォン、ゲーム機、イメージセンサ、ＩｏＴ（Ｉｎｔｅｒｎｅｔ  ｏｆ  Ｔｈｉｎｇｓ）、ヘルスケアなどに用いる記憶装置として好適に用いることができる。
【０４３８】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０４３９】
（実施の形態５）
本実施の形態は、本発明の一態様の記憶装置などが組み込まれた電子部品および電子機器の一例を示す。
【０４４０】
＜電子部品＞
まず、記憶装置が組み込まれた電子部品の例を、図３１（Ａ）および（Ｂ）を用いて説明を行う。
【０４４１】
図３１（Ａ）に電子部品５００および電子部品５００が実装された基板（実装基板５０４）の斜視図を示す。図３１（Ａ）に示す電子部品５００は、モールド５１１内に記憶装置５５０を有している。
【０４４２】
図３１（Ａ）は、電子部品５００の内部を示すために、一部を省略している。電子部品５００は、モールド５１１の外側にランド５１２を有する。ランド５１２は電極パッド５１３と電気的に接続され、電極パッド５１３は記憶装置５５０とワイヤ５１４によって電気的に接続されている。電子部品５００は、例えばプリント基板５０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板５０２上で電気的に接続されることで実装基板５０４が完成する。
【０４４３】
記憶装置５５０は、基板５５１と、基板５５１上に複数のメモリセルを有する機能層が積層された記憶回路層５５２と、を有する。
【０４４４】
図３１（Ｂ）に電子部品５３０の斜視図を示す。電子部品５３０は、ＳｉＰ（Ｓｙｓｔｅｍ  ｉｎ  ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ  Ｃｈｉｐ  Ｍｏｄｕｌｅ）の一例である。電子部品５３０は、パッケージ基板５３２（プリント基板）上にインターポーザ５３１が設けられ、インターポーザ５３１上に半導体装置５３５、および複数の記憶装置５５０が設けられている。
【０４４５】
電子部品５３０では、記憶装置５５０を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ  Ｂａｎｄｗｉｄｔｈ  Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置５３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡなどの集積回路（半導体装置）を用いることができる。
【０４４６】
パッケージ基板５３２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ５３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
【０４４７】
インターポーザ５３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ５３１は、インターポーザ５３１上に設けられた集積回路をパッケージ基板５３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ５３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板５３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）を用いることも出来る。
【０４４８】
インターポーザ５３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
【０４４９】
ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
【０４５０】
また、シリコンインターポーザを用いたＳｉＰやＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
【０４５１】
また、電子部品５３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ５３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品５３０では、記憶装置５５０と半導体装置５３５の高さを揃えることが好ましい。
【０４５２】
電子部品５３０を他の基板に実装するため、パッケージ基板５３２の底部に電極５３３を設けてもよい。図３１（Ｂ）では、電極５３３を半田ボールで形成する例を示している。パッケージ基板５３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）実装を実現できる。また、電極５３３を導電性のピンで形成してもよい。パッケージ基板５３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ  Ｇｒｉｄ  Ａｒｒａｙ）実装を実現できる。
【０４５３】
電子部品５３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ  Ｐｉｎ  Ｇｒｉｄ  Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ  Ｇｒｉｄ  Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ  Ｆｌａｔ  Ｊ−ｌｅａｄｅｄ  ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ  Ｆｌａｔ  Ｎｏｎ−ｌｅａｄｅｄ  ｐａｃｋａｇｅ）などの実装方法を用いることができる。
【０４５４】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０４５５】
（実施の形態６）
本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例について説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、ナビゲーションシステムなど）の記憶装置に適用できる。なお、ここで、コンピュータとは、タブレット型のコンピュータや、ノート型のコンピュータや、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す半導体装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用される。図３２にリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
【０４５６】
図３２（Ａ）はＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。基板１１０４のメモリチップ１１０５などに先の実施の形態に示す半導体装置を組み込むことができる。
【０４５７】
図３２（Ｂ）はＳＤカードの外観の模式図であり、図３２（Ｃ）は、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。基板１１１３のメモリチップ１１１４などに先の実施の形態に示す半導体装置を組み込むことができる。
【０４５８】
図３２（Ｄ）はＳＳＤの外観の模式図であり、図３２（Ｅ）は、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＯＳＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。基板１１５３のメモリチップ１１５４などに先の実施の形態に示す半導体装置を組み込むことができる。
【０４５９】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０４６０】
（実施の形態７）
本実施の形態では、図３３から図３６を用いて、本発明の一態様に係る、ＯＳトランジスタ、および容量素子が適用されている半導体装置の一例として、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）について説明する。本実施の形態のＦＰＧＡは、コンフィギュレーションメモリ、およびレジスタにＯＳメモリが適用されている。ここでは、このようなＦＰＧＡを「ＯＳ−ＦＰＧＡ」と呼ぶ。
【０４６１】
＜＜ＯＳ−ＦＰＧＡ＞＞
図３３（Ａ）にＯＳ−ＦＰＧＡの構成例を示す。図３３（Ａ）に示すＯＳ−ＦＰＧＡ３１１０は、マルチコンテキスト構造によるコンテキスト切り替えとＰＬＥ毎の細粒度パワーゲーティングを実行するＮＯＦＦ（ノーマリーオフ）コンピューティングが可能である。ＯＳ−ＦＰＧＡ３１１０は、コントローラ（Ｃｏｎｔｒｏｌｌｅｒ）３１１１、ワードドライバ（Ｗｏｒｄ  ｄｒｉｖｅｒ）３１１２、データドライバ（Ｄａｔａ  ｄｒｉｖｅｒ）３１１３、プログラマブルエリア（Ｐｒｏｇｒａｍｍａｂｌｅ  ａｒｅａ）３１１５を有する。
【０４６２】
プログラマブルエリア３１１５は、２個の入出力ブロック（ＩＯＢ）３１１７、コア３１１９を有する。ＩＯＢ３１１７は複数のプログラマブル入出力回路を有する。コア３１１９は、複数のロジックアレイブロック（ＬＡＢ）３１２０、複数のスイッチアレイブロック（ＳＡＢ）３１３０を有する。ＬＡＢ３１２０は複数のＰＬＥ３１２１を有する。図３３（Ｂ）には、ＬＡＢ３１２０を５個のＰＬＥ３１２１で構成する例を示す。図３３（Ｃ）に示すようにＳＡＢ３１３０はアレイ状に配列された複数のスイッチブロック（ＳＢ）３１３１を有する。ＬＡＢ３１２０は自身の入力端子と、ＳＡＢ３１３０を介して４（上下左右）方向のＬＡＢ３１２０に接続される。
【０４６３】
図３４（Ａ）乃至図３４（Ｃ）を参照して、ＳＢ３１３１について説明する。図３４（Ａ）に示すＳＢ３１３１には、ｄａｔａ、ｄａｔａｂ、信号ｃｏｎｔｅｘｔ［１：０］、ｗｏｒｄ［１：０］が入力される。ｄａｔａ、ｄａｔａｂはコンフィギュレーションデータであり、ｄａｔａとｄａｔａｂは論理が相補的な関係にある。ＯＳ−ＦＰＧＡ３１１０のコンテキスト数は２であり、信号ｃｏｎｔｅｘｔ［１：０］はコンテキスト選択信号である。信号ｗｏｒｄ［１：０］はワード線選択信号であり、信号ｗｏｒｄ［１：０］が入力される配線がそれぞれワード線である。
【０４６４】
ＳＢ３１３１は、ＰＲＳ（プログラマブルルーティングスイッチ）３１３３［０］、３１３３［１］を有する。ＰＲＳ３１３３［０］、３１３３［１］は、相補データを格納できるコンフィギュレーションメモリ（ＣＭ）を有する。なお、ＰＲＳ３１３３［０］とＰＲＳ３１３３［１］とを区別しない場合、ＰＲＳ３１３３と呼ぶ。他の要素についても同様である。
【０４６５】
図３４（Ｂ）にＰＲＳ３１３３［０］の回路構成例を示す。ＰＲＳ３１３３［０］とＰＲＳ３１３３［１］とは同じ回路構成を有する。ＰＲＳ３１３３［０］とＰＲＳ３１３３［１］とは入力されるコンテキスト選択信号、ワード線選択信号が異なる。信号ｃｏｎｔｅｘｔ［０］、信号ｗｏｒｄ［０］はＰＲＳ３１３３［０］に入力され、信号ｃｏｎｔｅｘｔ［１］、ｗｏｒｄ［１］はＰＲＳ３１３３［１］に入力される。例えば、ＳＢ３１３１において、信号ｃｏｎｔｅｘｔ［０］が“Ｈ”になることで、ＰＲＳ３１３３［０］がアクティブになる。
【０４６６】
ＰＲＳ３１３３［０］は、ＣＭ３１３５、ＳｉトランジスタＭ３１を有する。ＳｉトランジスタＭ３１は、ＣＭ３１３５により制御されるパストランジスタである。ＣＭ３１３５は、メモリ回路３１３７、３１３７Ｂを有する。メモリ回路３１３７、３１３７Ｂは同じ回路構成である。メモリ回路３１３７は、容量素子Ｃ３１、ＯＳトランジスタＭＯ３１、ＭＯ３２を有する。メモリ回路３１３７Ｂは、容量素子ＣＢ３１、ＯＳトランジスタＭＯＢ３１、ＭＯＢ３２を有する。
【０４６７】
上記実施の形態に示す半導体装置をＳＡＢ３１３０に用いる場合、ＯＳトランジスタＭＯ３１、ＭＯＢ３１として上記実施の形態に示すトランジスタを用いることができる。これにより、ＯＳトランジスタＭＯ３１、ＭＯＢ３１のオフ電流を小さくすることができるので、コンフィギュレーションデータを長期間保持することができる。また、トランジスタと容量素子一組当たりの上面視における占有面積を低減することができるので、本実施の形態に係る半導体装置を高集積化させることができる。
【０４６８】
ＯＳトランジスタＭＯ３１、ＭＯ３２、ＭＯＢ３１、ＭＯＢ３２はバックゲートを有し、これらバックゲートはそれぞれ固定電圧を供給する電源線に電気的に接続されている。
【０４６９】
ＳｉトランジスタＭ３１のゲートがノードＮ３１であり、ＯＳトランジスタＭＯ３２のゲートがノードＮ３２であり、ＯＳトランジスタＭＯＢ３２のゲートがノードＮＢ３２である。ノードＮ３２、ＮＢ３２はＣＭ３１３５の電荷保持ノードである。ＯＳトランジスタＭＯ３２はノードＮ３１と信号ｃｏｎｔｅｘｔ［０］用の信号線との間の導通状態を制御する。ＯＳトランジスタＭＯＢ３２はノードＮ３１と低電位電源線ＶＳＳとの間の導通状態を制御する。
【０４７０】
メモリ回路３１３７、３１３７Ｂが保持するデータは相補的な関係にある。したがって、ＯＳトランジスタＭＯ３２またはＭＯＢ３２の何れか一方が導通する。
【０４７１】
図３４（Ｃ）を参照して、ＰＲＳ３１３３［０］の動作例を説明する。ＰＲＳ３１３３［０］にコンフィギュレーションデータが既に書き込まれており、ＰＲＳ３１３３［０］のノードＮ３２は“Ｈ”であり、ノードＮＢ３２は“Ｌ”である。
【０４７２】
信号ｃｏｎｔｅｘｔ［０］が“Ｌ”である間はＰＲＳ３１３３［０］は非アクティブである。この期間に、ＰＲＳ３１３３［０］の入力端子が“Ｈ”に遷移しても、ＳｉトランジスタＭ３１のゲートは“Ｌ”が維持され、ＰＲＳ３１３３［０］の出力端子も“Ｌ”が維持される。
【０４７３】
信号ｃｏｎｔｅｘｔ［０］が“Ｈ”である間はＰＲＳ３１３３［０］はアクティブである。信号ｃｏｎｔｅｘｔ［０］が“Ｈ”に遷移すると、ＣＭ３１３５が記憶するコンフィギュレーションデータによって、ＳｉトランジスタＭ３１のゲートは“Ｈ”に遷移する。
【０４７４】
ＰＲＳ３１３３［０］がアクティブである期間に、入力端子が“Ｈ”に遷移すると、メモリ回路３１３７のＯＳトランジスタＭＯ３２がソースフォロアであるために、ブースティング（ｂｏｏｓｔｉｎｇ）によってＳｉトランジスタＭ３１のゲート電圧は上昇する。その結果、メモリ回路３１３７のＯＳトランジスタＭＯ３２は駆動能力を失い、ＳｉトランジスタＭ３１のゲートは浮遊状態となる。
【０４７５】
マルチコンテキスト機能を備えるＰＲＳ３１３３において、ＣＭ３１３５はマルチプレクサの機能を併せ持つ。
【０４７６】
図３５にＰＬＥ３１２１の構成例を示す。ＰＬＥ３１２１はＬＵＴ（ルックアップテーブル）ブロック（ＬＵＴ  ｂｌｏｃｋ）３１２３、レジスタブロック３１２４、セレクタ３１２５、ＣＭ３１２６を有する。ＬＵＴブロック３１２３は、入力ｉｎＡ−ｉｎＤに従って内部のデータを選択し、出力する構成である。セレクタ３１２５は、ＣＭ３１２６が格納するコンフィギュレーションデータに従って、ＬＵＴブロック３１２３の出力またはレジスタブロック３１２４の出力を選択する。
【０４７７】
ＰＬＥ３１２１は、パワースイッチ３１２７を介して電圧ＶＤＤ用の電源線に電気的に接続されている。パワースイッチ３１２７のオンオフは、ＣＭ３１２８が格納するコンフィギュレーションデータによって設定される。各ＰＬＥ３１２１にパワースイッチ３１２７を設けることで、細粒度パワーゲーティングが可能である。細粒度パワーゲーティング機能により、コンテキストの切り替え後に使用されないＰＬＥ３１２１をパワーゲーティングすることができるので、待機電力を効果的に低減できる。
【０４７８】
ＮＯＦＦコンピューティングを実現するため、レジスタブロック３１２４は、不揮発性レジスタで構成される。ＰＬＥ３１２１内の不揮発性レジスタはＯＳメモリを備えるフリップフロップ（以下［ＯＳ−ＦＦ］と呼ぶ）である。
【０４７９】
レジスタブロック３１２４は、ＯＳ−ＦＦ３１４０［１］３１４０［２］を有する。信号ｕｓｅｒ＿ｒｅｓ、ｌｏａｄ、ｓｔｏｒｅがＯＳ−ＦＦ３１４０［１］、３１４０［２］に入力される。クロック信号ＣＬＫ１はＯＳ−ＦＦ３１４０［１］に入力され、クロック信号ＣＬＫ２はＯＳ−ＦＦ３１４０［２］に入力される。図３６（Ａ）にＯＳ−ＦＦ３１４０の構成例を示す。
【０４８０】
ＯＳ−ＦＦ３１４０は、ＦＦ３１４１、シャドウレジスタ３１４２を有する。ＦＦ３１４１は、ノードＣＫ、Ｒ、Ｄ、Ｑ、ＱＢを有する。ノードＣＫにはクロック信号が入力される。ノードＲには信号ｕｓｅｒ＿ｒｅｓが入力される。信号ｕｓｅｒ＿ｒｅｓはリセット信号である。ノードＤはデータ入力ノードであり、ノードＱはデータ出力ノードである。ノードＱとノードＱＢとは論理が相補関係にある。
【０４８１】
シャドウレジスタ３１４２は、ＦＦ３１４１のバックアップ回路として機能する。シャドウレジスタ３１４２は、信号ｓｔｏｒｅに従いノードＱ、ＱＢのデータをそれぞれバックアップし、また、信号ｌｏａｄに従い、バックアップしたデータをノードＱ、ＱＢに書き戻す。
【０４８２】
シャドウレジスタ３１４２は、インバータ回路３１８８、３１８９、ＳｉトランジスタＭ３７、ＭＢ３７、メモリ回路３１４３、３１４３Ｂを有する。メモリ回路３１４３、３１４３Ｂは、ＰＲＳ３１３３のメモリ回路３１３７と同じ回路構成である。メモリ回路３１４３は容量素子Ｃ３６、ＯＳトランジスタＭＯ３５、ＭＯ３６を有する。メモリ回路３１４３Ｂは容量素子ＣＢ３６、ＯＳトランジスタＭＯＢ３５、ＯＳトランジスタＭＯＢ３６を有する。ノードＮ３６、ＮＢ３６はＯＳトランジスタＭＯ３６、ＯＳトランジスタＭＯＢ３６のゲートであり、それぞれ電荷保持ノードである。ノードＮ３７、ＮＢ３７は、ＳｉトランジスタＭ３７、ＭＢ３７のゲートである。
【０４８３】
上記実施の形態に示す半導体装置をＬＡＢ３１２０に用いる場合、ＯＳトランジスタＭＯ３５、ＭＯＢ３５として上記実施の形態に示すトランジスタを用いることができる。これにより、ＯＳトランジスタＭＯ３５、ＭＯＢ３５のオフ電流を小さくすることができるので、ＯＳ−ＦＦにおいて、バックアップしたデータを長期間保持することができる。また、トランジスタと容量素子一組当たりの上面視における占有面積を低減することができるので、本実施の形態に係る半導体装置を高集積化させることができる。
【０４８４】
ＯＳトランジスタＭＯ３５、ＭＯ３６、ＭＯＢ３５、ＭＯＢ３６はバックゲートを有し、これらバックゲートはそれぞれ固定電圧を供給する電源線に電気的に接続されている。
【０４８５】
図３６（Ｂ）を参照して、ＯＳ−ＦＦ３１４０の動作方法例を説明する。
【０４８６】
（バックアップ（Ｂａｃｋｕｐ））
“Ｈ”の信号ｓｔｏｒｅがＯＳ−ＦＦ３１４０に入力されると、シャドウレジスタ３１４２はＦＦ３１４１のデータをバックアップする。ノードＮ３６は、ノードＱのデータが書き込まれることで、“Ｌ”となり、ノードＮＢ３６は、ノードＱＢのデータが書き込まれることで、“Ｈ”となる。しかる後、パワーゲーティングが実行され、パワースイッチ３１２７をオフにする。ＦＦ３１４１のノードＱ、ＱＢのデータは消失するが、電源オフであっても、シャドウレジスタ３１４２はバックアップしたデータを保持する。
【０４８７】
（リカバリ（Ｒｅｃｏｖｅｒｙ））
パワースイッチ３１２７をオンにし、ＰＬＥ３１２１に電源を供給する。しかる後、“Ｈ”の信号ｌｏａｄがＯＳ−ＦＦ３１４０に入力されると、シャドウレジスタ３１４２はバックアップしているデータをＦＦ３１４１に書き戻す。ノードＮ３６は“Ｌ”であるので、ノードＮ３７は“Ｌ”が維持され、ノードＮＢ３６は“Ｈ”であるので、ノードＮＢ３７は“Ｈ”となる。よって、ノードＱは“Ｈ”になり、ノードＱＢは“Ｌ”になる。つまり、ＯＳ−ＦＦ３１４０はバックアップ動作時の状態に復帰する。
【０４８８】
細粒度パワーゲーティングと、ＯＳ−ＦＦ３１４０のバックアップ／リカバリ動作とを組み合わせることで、ＯＳ−ＦＰＧＡ３１１０の消費電力を効果的に低減できる。
【０４８９】
メモリ回路において発生しうるエラーとして放射線の入射によるソフトエラーが挙げられる。ソフトエラーは、メモリやパッケージを構成する材料などから放出されるα線や、宇宙から大気に入射した一次宇宙線が大気中に存在する原子の原子核と核反応を起こすことにより発生する二次宇宙線中性子などがトランジスタに照射され、電子正孔対が生成されることにより、メモリに保持されたデータが反転するなどの誤作動が生じる現象である。ＯＳトランジスタを用いたＯＳメモリはソフトエラー耐性が高い。そのため、ＯＳメモリを搭載することで、信頼性の高いＯＳ−ＦＰＧＡ３１１０を提供することができる。
【０４９０】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０４９１】
（実施の形態８）
本実施の形態においては、上述した記憶装置など、本発明の一態様に係る半導体装置を含むＣＰＵの一例について説明する。
【０４９２】
＜ＣＰＵの構成＞
図３７に示す半導体装置６４００は、ＣＰＵコア６４０１、パワーマネージメントユニット６４２１および周辺回路６４２２を有する。パワーマネージメントユニット６４２１は、パワーコントローラ（Ｐｏｗｅｒ  Ｃｏｎｔｒｏｌｌｅｒ）６４０２、およびパワースイッチ（Ｐｏｗｅｒ  Ｓｗｉｔｃｈ）６４０３を有する。周辺回路６４２２は、キャッシュメモリを有するキャッシュ（Ｃａｃｈｅ）６４０４、バスインターフェース（ＢＵＳ  Ｉ／Ｆ）６４０５、及びデバッグインターフェース（Ｄｅｂｕｇ  Ｉ／Ｆ）６４０６を有する。ＣＰＵコア６４０１は、データバス６４２３、制御装置（Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）６４０７、ＰＣ（プログラムカウンタ）６４０８、パイプラインレジスタ（Ｐｉｐｅｌｉｎｅ  Ｒｅｇｉｓｔｅｒ）６４０９、パイプラインレジスタ（Ｐｉｐｅｌｉｎｅ  Ｒｅｇｉｓｔｅｒ）６４１０、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ）６４１１、及びレジスタファイル（Ｒｅｇｉｓｔｅｒ  Ｆｉｌｅ）６４１２を有する。ＣＰＵコア６４０１と、キャッシュ６４０４等の周辺回路６４２２とのデータのやり取りは、データバス６４２３を介して行われる。
【０４９３】
上記実施の形態に示す半導体装置は、パワーコントローラ６４０２、制御装置６４０７をはじめ、多くの論理回路に適用することができる。これにより、消費電力低減することが可能な半導体装置６４００を提供できる。また、動作速度を向上することが可能な半導体装置６４００を提供できる。また、電源電圧の変動を低減することが可能な半導体装置６４００を提供できる。
【０４９４】
また、ｐチャネル型Ｓｉトランジスタと、先の実施の形態に記載の酸化物半導体をチャネル形成領域に含むトランジスタと、半導体装置６４００に適用することが好ましい。これにより、小型の半導体装置６４００を提供できる。また、消費電力低減することが可能な半導体装置６４００を提供できる。また、動作速度を向上することが可能な半導体装置６４００を提供できる。特に、Ｓｉトランジスタはｐチャネル型のみとすることで、半導体装置の製造コストを低く抑えることができる。
【０４９５】
制御装置６４０７は、ＰＣ６４０８、パイプラインレジスタ６４０９、パイプラインレジスタ６４１０、ＡＬＵ６４１１、レジスタファイル６４１２、キャッシュ６４０４、バスインターフェース６４０５、デバッグインターフェース６４０６、及びパワーコントローラ６４０２の動作を統括的に制御することで、入力されたアプリケーションなどのプログラムに含まれる命令をデコードし、実行する機能を有する。
【０４９６】
ＡＬＵ６４１１は、四則演算、論理演算などの各種演算処理を行う機能を有する。
【０４９７】
キャッシュ６４０４は、使用頻度の高いデータを一時的に記憶しておく機能を有する。ＰＣ６４０８は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。なお、図３７では図示していないが、キャッシュ６４０４には、キャッシュメモリの動作を制御するキャッシュコントローラが設けられている。
【０４９８】
パイプラインレジスタ６４０９は、命令データを一時的に記憶する機能を有するレジスタである。
【０４９９】
レジスタファイル６４１２は、汎用レジスタを含む複数のレジスタを有しており、メインメモリから読み出されたデータ、またはＡＬＵ６４１１の演算処理の結果得られたデータ、などを記憶することができる。
【０５００】
パイプラインレジスタ６４１０は、ＡＬＵ６４１１の演算処理に利用するデータ、またはＡＬＵ６４１１の演算処理の結果得られたデータなどを一時的に記憶する機能を有するレジスタである。
【０５０１】
バスインターフェース６４０５は、半導体装置６４００と半導体装置６４００の外部にある各種装置との間におけるデータの経路としての機能を有する。デバッグインターフェース６４０６は、デバッグの制御を行うための命令を半導体装置６４００に入力するための信号の経路としての機能を有する。
【０５０２】
パワースイッチ６４０３は、半導体装置６４００が有する、パワーコントローラ６４０２以外の各種回路への、電源電圧の供給を制御する機能を有する。上記各種回路は、幾つかのパワードメインにそれぞれ属しており、同一のパワードメインに属する各種回路は、パワースイッチ６４０３によって電源電圧の供給の有無が制御される。また、パワーコントローラ６４０２はパワースイッチ６４０３の動作を制御する機能を有する。
【０５０３】
上記構成を有する半導体装置６４００は、パワーゲーティングを行うことが可能である。パワーゲーティングの動作の流れについて、一例を挙げて説明する。
【０５０４】
まず、ＣＰＵコア６４０１が、電源電圧の供給を停止するタイミングを、パワーコントローラ６４０２のレジスタに設定する。次いで、ＣＰＵコア６４０１からパワーコントローラ６４０２へ、パワーゲーティングを開始する旨の命令を送る。次いで、半導体装置６４００内に含まれる各種レジスタとキャッシュ６４０４が、データの退避を開始する。次いで、半導体装置６４００が有するパワーコントローラ６４０２以外の各種回路への電源電圧の供給が、パワースイッチ６４０３により停止される。次いで、割込み信号がパワーコントローラ６４０２に入力されることで、半導体装置６４００が有する各種回路への電源電圧の供給が開始される。なお、パワーコントローラ６４０２にカウンタを設けておき、電源電圧の供給が開始されるタイミングを、割込み信号の入力に依らずに、当該カウンタを用いて決めるようにしてもよい。次いで、各種レジスタとキャッシュ６４０４が、データの復帰を開始する。次いで、制御装置６４０７における命令の実行が再開される。
【０５０５】
このようなパワーゲーティングは、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において行うことができる。また、短い時間でも電源の供給を停止することができる。このため、空間的に、あるいは時間的に細かい粒度で消費電力の削減を行うことができる。
【０５０６】
パワーゲーティングを行う場合、ＣＰＵコア６４０１や周辺回路６４２２が保持する情報を短期間に退避できることが好ましい。そうすることで、短期間に電源のオンオフが可能となり、省電力の効果が大きくなる。
【０５０７】
ＣＰＵコア６４０１や周辺回路６４２２が保持する情報を短期間に退避するためには、フリップフロップ回路がその回路内でデータ退避できることが好ましい（バックアップ可能なフリップフロップ回路と呼ぶ）。また、ＳＲＡＭ回路が回路内でデータ退避できることが好ましい（バックアップ可能なＳＲＡＭ回路と呼ぶ）。バックアップ可能なフリップフロップ回路やＳＲＡＭ回路は、酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むトランジスタを有することが好ましい。その結果、トランジスタが低いオフ電流を有することで、バックアップ可能なフリップフロップ回路やＳＲＡＭ回路は長期間電源供給なしに情報を保持することができる。また、トランジスタが高速なスイッチング速度を有することで、バックアップ可能なフリップフロップ回路やＳＲＡＭ回路は短期間のデータ退避および復帰が可能となる場合がある。
【０５０８】
バックアップ可能なフリップフロップ回路の例について、図３８を用いて説明する。
【０５０９】
図３８に示す半導体装置６５００は、バックアップ可能なフリップフロップ回路の一例である。半導体装置６５００は、第１の記憶回路６５０１と、第２の記憶回路６５０２と、第３の記憶回路６５０３と、読み出し回路６５０４と、を有する。半導体装置６５００には、電位Ｖ１と電位Ｖ２の電位差が、電源電圧として供給される。電位Ｖ１と電位Ｖ２は一方がハイレベルであり、他方がローレベルである。以下、電位Ｖ１がローレベル、電位Ｖ２がハイレベルの場合を例に挙げて、半導体装置６５００の構成例について説明するものとする。
【０５１０】
第１の記憶回路６５０１は、半導体装置６５００に電源電圧が供給されている期間において、データを含む信号Ｄが入力されると、当該データを保持する機能を有する。そして、半導体装置６５００に電源電圧が供給されている期間において、第１の記憶回路６５０１からは、保持されているデータを含む信号Ｑが出力される。一方、第１の記憶回路６５０１は、半導体装置６５００に電源電圧が供給されていない期間においては、データを保持することができない。すなわち、第１の記憶回路６５０１は、揮発性の記憶回路と呼ぶことができる。
【０５１１】
第２の記憶回路６５０２は、第１の記憶回路６５０１に保持されているデータを読み込んで記憶する（あるいは退避する）機能を有する。第３の記憶回路６５０３は、第２の記憶回路６５０２に保持されているデータを読み込んで記憶する（あるいは退避する）機能を有する。読み出し回路６５０４は、第２の記憶回路６５０２または第３の記憶回路６５０３に保持されたデータを読み出して第１の記憶回路６５０１に記憶する（あるいは復帰する）機能を有する。
【０５１２】
特に、第３の記憶回路６５０３は、半導体装置６５００に電源電圧が供給されてない期間においても、第２の記憶回路６５０２に保持されているデータを読み込んで記憶する（あるいは退避する）機能を有する。
【０５１３】
図３８に示すように、第２の記憶回路６５０２はトランジスタ６５１２と容量素子６５１９とを有する。第３の記憶回路６５０３はトランジスタ６５１３と、トランジスタ６５１５と、容量素子６５２０とを有する。読み出し回路６５０４はトランジスタ６５１０と、トランジスタ６５１８と、トランジスタ６５０９と、トランジスタ６５１７と、を有する。
【０５１４】
トランジスタ６５１２は、第１の記憶回路６５０１に保持されているデータに応じた電荷を、容量素子６５１９に充放電する機能を有する。トランジスタ６５１２は、第１の記憶回路６５０１に保持されているデータに応じた電荷を容量素子６５１９に対して高速に充放電できることが望ましい。具体的には、トランジスタ６５１２が、結晶性を有するシリコン（好ましくは多結晶シリコン、更に好ましくは単結晶シリコン）をチャネル形成領域に含むことが望ましい。
【０５１５】
トランジスタ６５１３は、容量素子６５１９に保持されている電荷に従って導通状態または非導通状態が選択される。トランジスタ６５１５は、トランジスタ６５１３が導通状態であるときに、配線６５４４の電位に応じた電荷を容量素子６５２０に充放電する機能を有する。トランジスタ６５１５は、オフ電流が著しく小さいことが望ましい。具体的には、トランジスタ６５１５が、酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むことが望ましい。
【０５１６】
各素子の接続関係を具体的に説明すると、トランジスタ６５１２のソース及びドレインの一方は、第１の記憶回路６５０１に接続されている。トランジスタ６５１２のソース及びドレインの他方は、容量素子６５１９の一方の電極、トランジスタ６５１３のゲート、及びトランジスタ６５１８のゲートに接続されている。容量素子６５１９の他方の電極は、配線６５４２に接続されている。トランジスタ６５１３のソース及びドレインの一方は、配線６５４４に接続されている。トランジスタ６５１３のソース及びドレインの他方は、トランジスタ６５１５のソース及びドレインの一方に接続されている。トランジスタ６５１５のソース及びドレインの他方は、容量素子６５２０の一方の電極、及びトランジスタ６５１０のゲートに接続されている。容量素子６５２０の他方の電極は、配線６５４３に接続されている。トランジスタ６５１０のソース及びドレインの一方は、配線６５４１に接続されている。トランジスタ６５１０のソース及びドレインの他方は、トランジスタ６５１８のソース及びドレインの一方に接続されている。トランジスタ６５１８のソース及びドレインの他方は、トランジスタ６５０９のソース及びドレインの一方に接続されている。トランジスタ６５０９のソース及びドレインの他方は、トランジスタ６５１７のソース及びドレインの一方、及び第１の記憶回路６５０１に接続されている。トランジスタ６５１７のソース及びドレインの他方は、配線６５４０に接続されている。また、図３８においては、トランジスタ６５０９のゲートは、トランジスタ６５１７のゲートと接続されているが、トランジスタ６５０９のゲートは、必ずしもトランジスタ６５１７のゲートと接続されていなくてもよい。
【０５１７】
トランジスタ６５１５に先の実施の形態で例示したトランジスタを適用することができる。トランジスタ６５１５のオフ電流が小さいために、半導体装置６５００は、長期間電源供給なしに情報を保持することができる。トランジスタ６５１５のスイッチング特性が良好であるために、半導体装置６５００は、高速のバックアップとリカバリを行うことができる。
【０５１８】
（実施の形態９）
本実施の形態は、上記実施の形態に示す記憶装置が組み込まれた電子部品および電子機器の一例を示す。
【０５１９】
＜電子部品＞
まず、上記実施の形態に示す記憶装置が組み込まれた電子部品の例を、図３９（Ａ）、（Ｂ）を用いて説明を行う。
【０５２０】
図３９（Ａ）に示す電子部品７０００はＩＣチップであり、リード及び回路部を有する。電子部品７０００は、例えばプリント基板７００２に実装される。このようなＩＣチップが複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで電子部品が実装された基板（実装基板７００４）が完成する。
【０５２１】
電子部品７０００の回路部は、基板７０３１、層７０３２、層７０３３の積層でなる。
【０５２２】
基板７０３１として、上記実施の形態に示す基板に用いることが可能な材料を適用すればよい。また、基板７０３１としてシリコンなどの半導体基板を用いた場合、基板７０３１に集積回路を形成し、その上にＯＳトランジスタを有する層７０３２を形成してもよい。
【０５２３】
層７０３２は、上記実施の形態に示すＯＳトランジスタを有する。例えば、ＣＰＵなどの制御回路を層７０３２に設けることができる。
【０５２４】
層７０３３はメモリを有する。当該メモリとして、例えば、ＮＯＳＲＡＭ、ＤＯＳＲＡＭ（登録商標）などのＯＳトランジスタを用いたメモリ（以下、ＯＳメモリと呼ぶ）を用いることができる。また、ＮＯＳＲＡＭとして上記実施の形態に示す記憶装置を用いることができる。
【０５２５】
ＯＳメモリは、他の半導体素子に積層させて設けることができるため、電子部品７０００を小型化することができる。また、ＯＳメモリはデータを書き換える際の消費電力が小さく、電子部品７０００の消費電力を低減させることができる。
【０５２６】
上記ＯＳメモリは、層７０３３ではなく、層７０３２に設けてもよい。そうすることで、ＩＣチップの製造工程を短縮することができる。
【０５２７】
層７０３３はＯＳメモリ以外に、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ  ｃｈａｎｇｅ  ＲＡＭ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）などのメモリを設けてもよい。
【０５２８】
図３９（Ａ）では、電子部品７０００のパッケージにＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）を適用しているが、パッケージの態様はこれに限定されない。
【０５２９】
図３９（Ｂ）は、電子部品７４００の模式図である。電子部品７４００はカメラモジュールであり、イメージセンサチップ７４５１を内蔵している。電子部品７４００は、イメージセンサチップ７４５１を固定するパッケージ基板７４１１、レンズカバー７４２１、およびレンズ７４３５等を有する。また、パッケージ基板７４１１およびイメージセンサチップ７４５１の間には撮像装置の駆動回路および信号変換回路などの機能を有するＩＣチップ７４９０も設けられており、ＳｉＰ（Ｓｙｓｔｅｍ  ｉｎ  ｐａｃｋａｇｅ）としての構成を有している。ランド７４４１は電極パッド７４６１と電気的に接続され、電極パッド７４６１はイメージセンサチップ７４５１またはＩＣチップ７４９０とワイヤ７４７１によって電気的に接続されている。図３９（Ｂ）は、電子部品７４００の内部を示すために、レンズカバー７４２１およびレンズ７４３５の一部を省略して図示している。
【０５３０】
イメージセンサチップ７４５１の回路部は、基板７０３１、層７０３２、層７０３３、層７０３４の積層でなる。
【０５３１】
基板７０３１、層７０３２および層７０３３の詳細は、上述の電子部品７０００の記載を参照すればよい。
【０５３２】
層７０３４は受光素子を有する。当該受光素子として、例えば、セレン系材料を光電変換層としたｐｎ接合型フォトダイオードなどを用いることができる。セレン系材料を用いた光電変換素子は、可視光に対する外部量子効率が高く、高感度の光センサを実現することができる。
【０５３３】
セレン系材料はｐ型半導体として用いることができる。セレン系材料としては、単結晶セレンや多結晶セレンなどの結晶性セレン、非晶質セレン、銅、インジウム、セレンの化合物（ＣＩＳ）、または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）などを用いることができる。
【０５３４】
上記ｐｎ接合型フォトダイオードのｎ型半導体は、バンドギャップが広く、可視光に対して透光性を有する材料で形成することが好ましい。例えば、亜鉛酸化物、ガリウム酸化物、インジウム酸化物、錫酸化物、またはそれらが混在した酸化物などを用いることができる。
【０５３５】
また、層７０３４が有する受光素子として、ｐ型シリコン半導体とｎ型シリコン半導体の用いたｐｎ接合型フォトダイオードを用いてもよい。また、ｐ型シリコン半導体とｎ型シリコン半導体の間にｉ型シリコン半導体層を設けたｐｉｎ接合型フォトダイオードであってもよい。
【０５３６】
上記シリコンを用いたフォトダイオードは単結晶シリコンを用いて形成することができる。このとき、層７０３３と層７０３４とは、貼り合わせ工程を用いて電気的な接合を得ることが好ましい。また、上記シリコンを用いたフォトダイオードは、非晶質シリコン、微結晶シリコン、多結晶シリコンなどの薄膜を用いて形成することもできる。
【０５３７】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０５３８】
（実施の形態１０）
本実施の形態では、本発明の一態様の半導体装置に適用可能な電子機器の具体例について図４０を用いて説明する。
【０５３９】
より具体的には、本発明の一態様に係る半導体装置は、ＣＰＵやＧＰＵなどのプロセッサ、またはチップに用いることができる。図４０に、本発明の一態様に係るＣＰＵやＧＰＵなどのプロセッサ、またはチップを備えた電子機器の具体例を示す。
【０５４０】
＜電子機器・システム＞
本発明の一態様に係るＧＰＵ又はチップは、様々な電子機器に搭載することができる。電子機器の例としては、例えば、テレビジョン装置、デスクトップ型もしくはノート型のパーソナルコンピュータ、コンピュータ用などのモニタ、デジタルサイネージ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。また、本発明の一態様に係る集積回路又はチップを電子機器に設けることにより、電子機器に人工知能を搭載することができる。
【０５４１】
本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
【０５４２】
本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。
【０５４３】
本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。図４０に、電子機器の例を示す。
【０５４４】
［携帯電話］
図４０（Ａ）には、情報端末の一種である携帯電話（スマートフォン）が図示されている。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
【０５４５】
情報端末５５００は、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、会話を認識してその会話内容を表示部５５１１に表示するアプリケーション、表示部５５１１に備えるタッチパネルに対してユーザが入力した文字、図形などを認識して、表示部５５１１に表示するアプリケーション、指紋や声紋などの生体認証を行うアプリケーションなどが挙げられる。
【０５４６】
［情報端末１］
図４０（Ｂ）には、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、ディスプレイ５３０２と、キーボード５３０３と、を有する。
【０５４７】
デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、設計支援ソフトウェア、文章添削ソフトウェア、献立自動生成ソフトウェアなどが挙げられる。また、デスクトップ型情報端末５３００を用いることで、新規の人工知能の開発を行うことができる。
【０５４８】
なお、上述では、電子機器としてスマートフォン、及びデスクトップ用情報端末を例として、それぞれ図４０（Ａ）、（Ｂ）に図示したが、スマートフォン、及びデスクトップ用情報端末以外の情報端末を適用することができる。スマートフォン、及びデスクトップ用情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。
【０５４９】
［宇宙用途］
本発明の一態様の半導体装置は、宇宙用途の装置にも適用することができる。例えば、図４０（Ｃ）は、人工衛星５８００を示している。人工衛星５８００は、機体５８０１と、ソーラーパネル５８０２と、を有する。人工衛星５８００の機体５８０１内に、本発明の一態様の半導体装置を使用することができる。なお、本発明の一態様の半導体装置は、ソーラーパネル５８０２から供給される電力が少ない状況（例えば、ソーラーパネルに太陽が当たらない状況）においても、低消費電力であるため駆動できる場合がある。また、宇宙空間においては、太陽光が当たった領域においては、機体５８０１内に設けられる電子機器や半導体装置などは、２００℃以上の高温環境下に曝される場合がある。本発明の一態様の半導体装置は、高温環境下においても、高い信頼性を有するため、好適に用いることができる。
【０５５０】
［ゲーム機］
図４０（Ｄ）は、ゲーム機の一例である携帯ゲーム機５２００を示している。携帯ゲーム機は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
【０５５１】
携帯ゲーム機５２００に本発明の一態様のＧＰＵ又はチップを適用することによって、低消費電力の携帯ゲーム機５２００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
【０５５２】
更に、携帯ゲーム機５２００に本発明の一態様のＧＰＵ又はチップを適用することによって、人工知能を有する携帯ゲーム機５２００を実現することができる。
【０５５３】
本来、ゲームの進行、ゲーム上に登場する生物の言動、ゲーム上で発生する現象などの表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機５２００に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能になる。例えば、プレイヤーが問いかける内容、ゲームの進行状況、時刻、ゲーム上に登場する人物の言動が変化するといった表現が可能となる。
【０５５４】
また、携帯ゲーム機５２００で複数のプレイヤーが必要なゲームを行う場合、人工知能によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能によるゲームプレイヤーとすることによって、１人でもゲームを行うことができる。
【０５５５】
図４０（Ｄ）では、ゲーム機の一例として携帯ゲーム機を図示しているが、本発明の一態様のＧＰＵ又はチップを適用するゲーム機はこれに限定されない。本発明の一態様のＧＰＵ又はチップを適用するゲーム機としては、例えば、家庭用の据え置き型ゲーム機、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
【０５５６】
［移動体］
本発明の一態様のＧＰＵ又はチップは、移動体である自動車、及び自動車の運転席周辺に適用することができる。
【０５５７】
図４０（Ｅ１）は移動体の一例である自動車５７００を示し、図４０（Ｅ２）は、自動車の室内におけるフロントガラス周辺を示す図である。図４０（Ｅ２）では、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
【０５５８】
表示パネル５７０１乃至表示パネル５７０３は、スピードメーターやタコメーター、走行距離、燃料計、ギア状態、空調の設定などを表示することで、様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
【０５５９】
表示パネル５７０４には、自動車５７００に設けられた撮像装置（図示しない）からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。
【０５６０】
本発明の一態様のＧＰＵ又はチップは人工知能の構成要素として適用できるため、例えば、当該チップを自動車５７００の自動運転システムに用いることができる。また、当該チップを道路案内、危険予測などを行うシステムに用いることができる。表示パネル５７０１乃至表示パネル５７０４には、道路案内、危険予測などの情報を表示する構成としてもよい。
【０５６１】
なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様のチップを適用して、人工知能を利用したシステムを付与することができる。
【０５６２】
［放送システム］
本発明の一態様のＧＰＵ又はチップは、放送システムに適用することができる。
【０５６３】
図４０（Ｆ）は、放送システムにおけるデータ伝送を模式的に示している。具体的には、図４０（Ｆ）は、放送局５６８０から送信された電波（放送信号）が、各家庭のテレビジョン受信装置（ＴＶ）５６００に届くまでの経路を示している。ＴＶ５６００は、受信装置を備え（図示しない）、アンテナ５６５０で受信された放送信号は、当該受信装置を介して、ＴＶ５６００に送信される。
【０５６４】
図４０（Ｆ）では、アンテナ５６５０は、ＵＨＦ（Ｕｌｔｒａ  Ｈｉｇｈ  Ｆｒｅｑｕｅｎｃｙ）アンテナを図示しているが、アンテナ５６５０としては、ＢＳ・１１０°ＣＳアンテナ、ＣＳアンテナなども適用できる。
【０５６５】
電波５６７５Ａ、電波５６７５Ｂは地上波放送用の放送信号であり、電波塔５６７０は受信した電波５６７５Ａを増幅して、電波５６７５Ｂの送信を行う。各家庭では、アンテナ５６５０で電波５６７５Ｂを受信することで、ＴＶ５６００で地上波ＴＶ放送を視聴することができる。なお、放送システムは、図４０（Ｆ）に示す地上波放送に限定せず、人工衛星を用いた衛星放送、光回線によるデータ放送などとしてもよい。
【０５６６】
上述した放送システムは、本発明の一態様のチップを適用して、人工知能を利用した放送システムとしてもよい。放送局５６８０から各家庭のＴＶ５６００に放送データを送信するとき、エンコーダによって放送データの圧縮が行われ、アンテナ５６５０が当該放送データを受信したとき、ＴＶ５６００に含まれる受信装置のデコーダによって当該放送データの復元が行われる。人工知能を利用することによって、例えば、エンコーダの圧縮方法の一である動き補償予測において、表示画像に含まれる表示パターンの認識を行うことができる。また、人工知能を利用したフレーム内予測などを行うこともできる。また、例えば、解像度の低い放送データを受信して、解像度の高いＴＶ５６００で当該放送データの表示を行うとき、デコーダによる放送データの復元において、アップコンバートなどの画像の補間処理を行うことができる。
【０５６７】
上述した人工知能を利用した放送システムは、放送データの量が増大する超高精細度テレビジョン（ＵＨＤＴＶ：４Ｋ、８Ｋ）放送に対して好適である。
【０５６８】
また、ＴＶ５６００側における人工知能の応用として、例えば、ＴＶ５６００に人工知能を有する録画装置を設けてもよい。このような構成にすることによって、当該録画装置にユーザの好みを人工知能に学習させることで、ユーザの好みにあった番組を自動的に録画することができる。
【０５６９】
本実施の形態で説明した電子機器、その電子機器の機能、人工知能の応用例、その効果などは、他の電子機器の記載と適宜組み合わせることができる。
【０５７０】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【符号の説明】
【０５７１】
１０：製造装置、１１：第１の製造ライン、１２：第２の製造ライン、１３：第３の製造ライン、２１、２２、２３ａ、２３ｂ、２４：搬送経路、３０：基板、３１：回路、３２：センスアンプ、３３：配線、３４：接続部、３９：バリア層、４０、４０ａ、４０ａ＿ｎ、４０ａ＿１、４０ａ＿２：機能層、４１、４１ａ：メモリセル、４２、４６：トランジスタ、４３：容量、４４、４５、４７ａ、４７ｂ：プラグ、５０、５０ａ：半導体装置、５１、５１ａ、５２：バリア層、５５：絶縁層、５６：プラグ、５７：端子、６０：積層ブロック、６５：メモリセルアレイ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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