(57)【要約】【課題】信頼性の高いトリミング回路を提供する。書き換え可能なトリミング回路を提供する。信頼性の高いトリミング回路の駆動方法を提供する。書き換え可能なトリミング回路の駆動方法を提供する。【解決手段】オフリーク電流が極めて小さいトランジスタのソース電極またはドレイン電極に接続された記憶ノードと、該記憶ノードにゲート電極が接続されたトランジスタを用いてトリミング回路を構成する。また、該オフリーク電流が極めて小さいトランジスタを用いて、該記憶ノードにゲート電極が接続されたトランジスタのソース電極とドレイン電極に対して並列に接続された素子または回路のトリミング状態を制御する。【選択図】図１
2020123755.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電層と、
前記第１の導電層上方の第１の絶縁層と、
前記第１の絶縁層上方の第１のトランジスタと、
前記第１の絶縁層上方の第２のトランジスタと、
前記第１のトランジスタのソースまたはドレインの一方と電気的に接続され、かつ、前記第１のトランジスタの上方に配置された第２の導電層と、
前記第１のトランジスタのソースまたはドレインの他方と電気的に接続され、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、かつ、前記第１のトランジスタの上方及び前記第２のトランジスタの上方に配置された第３の導電層と、
前記第２のトランジスタのソースまたはドレインの他方と電気的に接続され、かつ、前記第２のトランジスタの上方に配置された第４の導電層と、を有し、
前記第１のトランジスタは、前記第１のトランジスタのチャネル形成領域の上方に第１のゲート電極を有し、
前記第２のトランジスタは、前記第２のトランジスタのチャネル形成領域の上方に第２のゲート電極を有し、
前記第２の導電層には、第１の電源電位が供給され、
前記第４の導電層には、第２の電源電位が供給される半導体装置であって、
前記半導体装置は、前記第３の導電層の電位に従って素子の動作状態を制御する機能を有し、
前記第１のトランジスタがオフ状態であり、かつ、前記第２のトランジスタがオフ状態である期間を有する半導体装置。
【請求項２】
第１の導電層と、
前記第１の導電層上方の第１の絶縁層と、
前記第１の絶縁層上方の第１のトランジスタと、
前記第１の絶縁層上方の第２のトランジスタと、
前記第１のトランジスタのソースまたはドレインの一方と電気的に接続され、かつ、前記第１のトランジスタの上方に配置された第２の導電層と、
前記第１のトランジスタのソースまたはドレインの他方と電気的に接続され、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、かつ、前記第１のトランジスタの上方及び前記第２のトランジスタの上方に配置された第３の導電層と、
前記第２のトランジスタのソースまたはドレインの他方と電気的に接続され、かつ、前記第２のトランジスタの上方に配置された第４の導電層と、を有し、
前記第１のトランジスタは、前記第１のトランジスタのチャネル形成領域の上方に第１のゲート電極を有し、
前記第２のトランジスタは、前記第２のトランジスタのチャネル形成領域の上方に第２のゲート電極を有し、
前記第２の導電層には、第１の電源電位が供給され、
前記第４の導電層には、第２の電源電位が供給され、
前記第１のゲート電極には、第１の信号が入力され、
前記第２のゲート電極には、第２の信号が入力される半導体装置であって、
前記半導体装置は、前記第３の導電層の電位に従って素子の動作状態を制御する機能を有し、
前記第１のトランジスタがオフ状態であり、かつ、前記第２のトランジスタがオフ状態である期間を有する半導体装置。
【請求項３】
請求項１または請求項２において、
前記第１のトランジスタのチャネル形成領域及び前記第２のトランジスタのチャネル形成領域は、前記第３の導電層と重なる領域を有さない半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記第１のトランジスタのチャネル形成領域及び前記第２のトランジスタのチャネル形成領域は、インジウム、ガリウム、及び亜鉛を含む半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トリミング回路に関する。また、トリミング回路の駆動方法に関する。
【背景技術】
【０００２】
高い精度の電圧値、電流値が要求される集積回路（たとえばＡＤコンバータやＤＡコンバ
ータ）の製造工程において、製造条件の調整では抑制しきれない特性のバラツキを補償す
る方法が必要とされている。
【０００３】
また、高い歩留まりが要求される集積回路（たとえば大容量の記憶装置）の製造工程にお
いて、内蔵する冗長回路への接続を切り替える方法が必要とされている。
【０００４】
このような用途にトリミング回路とよばれる回路が用いられている。トリミング回路は、
該トリミング回路に並列に接続された素子や回路を利用可能な状態とするか、利用不可能
な状態（トリミング状態）とするか、を選択する回路である。従来のトリミング回路には
、例えばヒューズやツェナーザップダイオードなどが用いられている。
【０００５】
また、チャネル形成領域に酸化物半導体を用いたトランジスタが知られている（特許文献
１）。酸化物半導体層はスパッタリング法などを用いて比較的容易に作製できるため、チ
ャネル形成領域に酸化物半導体を用いたトランジスタは作製が容易であるという特徴を備
える。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１２３８６１公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、ヒューズやツェナーザップダイオードなどは信頼性に問題を生じる場合がある
。例えば、レーザを用いてヒューズを焼き切るレーザーカット法においては、切断箇所に
残渣が残り回路が正しく遮断されない場合がある。
【０００８】
また、ヒューズやツェナーザップダイオードなど不可逆な素子を用いる従来のトリミング
回路はひとたび切断すると元の状態に戻すことができないため、トリミングのやり直しや
、書き換えができないといった問題がある。
【０００９】
本発明の一態様は、このような技術的背景のもとでなされたものである。本発明の一態様
は、信頼性の高いトリミング回路を提供することを課題の一とする。または、書き換え可
能なトリミング回路を提供することを課題の一とする。または、信頼性の高いトリミング
回路の駆動方法を提供することを課題の一とする。または、書き換え可能なトリミング回
路の駆動方法を提供することを課題の一とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明の一態様は物理的に回路を切断することなく、設定さ
れた開閉器の状態を長い期間保つ構成に着眼した。そして、オフリーク電流が極めて小さ
いトランジスタのソース電極またはドレイン電極に接続された記憶ノードと、該記憶ノー
ドにゲート電極が接続されたトランジスタを備える構成に想到した。また、該オフリーク
電流が極めて小さいトランジスタを用いて、該記憶ノードにゲート電極が接続されたトラ
ンジスタのソース電極とドレイン電極に対して並列に接続された素子または回路のトリミ
ング状態を制御する方法に想到し、上記課題の解決に至った。
【００１１】
すなわち、本発明の一態様は、一方の電極が記憶ノードに、他方の電極が接地電位線に、
それぞれ電気的に接続された容量素子と、ゲート電極が書き込み端子に、ソース電極また
はドレイン電極の一方が記憶ノードに、他方が電源電位線に、それぞれ電気的に接続され
た第１のトランジスタと、ゲート電極が消去端子に、ソース電極またはドレイン電極の一
方が記憶ノードに、他方が接地電位線に、それぞれ電気的に接続された第２のトランジス
タと、ゲート電極が記憶ノードに電気的に接続された第３のトランジスタと、を有する。
そして、第１のトランジスタと、第２のトランジスタは、バンドギャップが２．５ｅＶ以
上の半導体材料をチャネル形成領域に備え、第３のトランジスタのソース電極およびドレ
イン電極が抵抗素子に並列に接続されたトリミング回路である。
【００１２】
上記本発明の一態様のトリミング回路は、バンドギャップが２．５ｅＶ以上の半導体材料
をチャネル形成領域に備える第１のトランジスタおよび第２のトランジスタと、それぞれ
のトランジスタのソース電極またはドレイン電極の一方と、第３のトランジスタのゲート
電極と、容量素子の一方の電極が接続された記憶ノードを備える。バンドギャップが２．
５ｅＶ以上の半導体材料をチャネル形成領域に備えるトランジスタは、オフリーク電流が
小さく、このような構成の記憶ノードは電荷の保持能力に優れており、該記憶ノードにゲ
ート電極が接続された第３のトランジスタの動作状態を安定して保持できる。これにより
、構成要素の構造を変化させることなく（例えば、素子や配線の破壊を伴うことなく）第
３のトランジスタの動作状態を長期間維持できる。その結果、信頼性の高いトリミング回
路を提供できる。
【００１３】
また、上記本発明の一態様のトリミング回路は、その構成要素の不可逆な構造の変化を伴
うことなく第３のトランジスタの動作状態を変更できる。これにより、第３のトランジス
タの動作状態を何度でも変更できる。その結果、書き換え可能なトリミング回路を提供で
きる。
【００１４】
また、本発明の一態様は、一方の電極が記憶ノードに、他方の電極が接地電位線に、それ
ぞれ電気的に接続された容量素子と、ゲート電極が書き込み端子に、ソース電極またはド
レイン電極の一方が記憶ノードに、他方が電源電位線に、それぞれ電気的に接続された第
１のトランジスタと、ゲート電極が消去端子に、ソース電極またはドレイン電極の一方が
記憶ノードに、他方が接地電位線に、それぞれ電気的に接続された第２のトランジスタと
、ゲート電極が記憶ノードに電気的に接続された第３のトランジスタと、を有する。そし
て、第１のトランジスタと、第２のトランジスタのオフリーク電流がチャネル幅１μｍあ
たり１×１０−１７Ａ以下であって、第３のトランジスタのソース電極およびドレイン電
極が抵抗素子に並列に接続されたトリミング回路である。
【００１５】
上記本発明の一態様のトリミング回路は、オフリーク電流が極めて小さい第１のトランジ
スタおよび第２のトランジスタを備える。具体的には、チャネル形成領域に酸化物半導体
層を備えるトランジスタであり、そのオフリーク電流の大きさはチャネル幅１μｍあたり
１×１０−１７Ａ以下である。それぞれのトランジスタのソース電極またはドレイン電極
の一方と、第３のトランジスタのゲート電極と、容量素子の一方の電極が接続された記憶
ノードを備える。このような構成の記憶ノードは電荷の保持能力に優れており、該記憶ノ
ードにゲート電極が接続された第３のトランジスタの動作状態を安定して保持できる。こ
れにより、構成要素の構造を変化させることなく（例えば、素子や配線の破壊を伴うこと
なく）第３のトランジスタの動作状態を長期間維持できる。その結果、信頼性の高いトリ
ミング回路を提供できる。
【００１６】
また、上記本発明の一態様のトリミング回路は、その構成要素の不可逆な構造の変化を伴
うことなく第３のトランジスタの動作状態を変更できる。これにより、第３のトランジス
タの動作状態を何度でも変更できる。その結果、書き換え可能なトリミング回路を提供で
きる。
【００１７】
また、本発明の一態様は、第１のトランジスタと、第２のトランジスタが、いずれもチャ
ネル形成領域に酸化物半導体層を備える上記のトリミング回路である。
【００１８】
上記本発明の一態様のトリミング回路は、オフリーク電流が極めて小さい第１のトランジ
スタと第２のトランジスタを備える。具体的には、チャネル形成領域に酸化物半導体層を
備えるトランジスタであり、それぞれのトランジスタのソース電極またはドレイン電極の
一方と、第３のトランジスタのゲート電極と、容量素子の一方の電極が接続された記憶ノ
ードを備える。酸化物半導体層を用いたトランジスタはオフリーク電流が極めて小さい。
また、酸化物半導体層はスパッタリング法等により簡便に形成できる。これにより、容易
に信頼性の高いトリミング回路を提供できる。また、他の半導体装置（例えばシリコン単
結晶を用いた半導体装置）に、積層してトリミング回路を形成できる。その結果、付加価
値の高い半導体装置を提供できる。
【００１９】
また、本発明の一態様は、一方の電極が記憶ノードに、他方の電極が接地電位線に、それ
ぞれ電気的に接続された容量素子と、ゲート電極が書き込み端子に、ソース電極またはド
レイン電極の一方が記憶ノードに、他方が電源電位線に、それぞれ電気的に接続された第
１のトランジスタと、ゲート電極が消去端子に、ソース電極またはドレイン電極の一方が
記憶ノードに、他方が接地電位線に、それぞれ電気的に接続された第２のトランジスタと
、ゲート電極が前記記憶ノードに電気的に接続された第３のトランジスタと、を有する。
また、第１のトランジスタと、第２のトランジスタのオフリーク電流がチャネル幅１μｍ
あたり１×１０−１７Ａ以下であって、第３のトランジスタのソース電極およびドレイン
電極が抵抗素子に並列に接続された、抵抗素子のトリミング回路の駆動方法である。そし
てそれは、書き込み端子に第１のトランジスタがオン状態となる信号を、消去端子に第２
のトランジスタがオフ状態となる信号を入力して、記憶ノードの電位を第３のトランジス
タがオン状態となる電位とする第１のステップと、書き込み端子および消去端子のそれぞ
れに、第１のトランジスタおよび第２のトランジスタがオフ状態となる信号を入力する第
２のステップとを含む、抵抗素子をトリミングされた状態とするトリミング回路の駆動方
法である。
【００２０】
上記本発明の一態様のトリミング回路の駆動方法は、記憶ノードの電位を第３のトランジ
スタがオン状態となる電位とするステップと、記憶ノードにソース電極またはドレイン電
極が接続された第１のトランジスタおよび第２のトランジスタをオフ状態とするステップ
を有する。これにより、トリミング回路を構成するいずれの要素の構造を変化することな
く、可逆的に第３のトランジスタの動作状態を変更できる。その結果、信頼性の高いトリ
ミング回路の駆動方法を提供できる。
【００２１】
また、本発明の一態様は、一方の電極が記憶ノードに、他方の電極が接地電位線に、それ
ぞれ電気的に接続された容量素子と、ゲート電極が書き込み端子に、ソース電極またはド
レイン電極の一方が記憶ノードに、他方が電源電位線に、それぞれ電気的に接続された第
１のトランジスタと、ゲート電極が消去端子に、ソース電極またはドレイン電極の一方が
記憶ノードに、他方が接地電位線に、それぞれ電気的に接続された第２のトランジスタと
、ゲート電極が記憶ノードに電気的に接続された第３のトランジスタと、を有する。また
、第１のトランジスタと、第２のトランジスタのオフリーク電流がチャネル幅１μｍあた
り１×１０−１７Ａ以下であって、第３のトランジスタのソース電極およびドレイン電極
が抵抗素子に並列に接続された、抵抗素子のトリミング回路の駆動方法である。そしてそ
れは、書き込み端子に第１のトランジスタをオフ状態となる信号を、消去端子に第２のト
ランジスタがオン状態となる信号を入力して、記憶ノードの電位を第３のトランジスタが
オフ状態となる電位とする第１のステップと、書き込み端子および消去端子のそれぞれに
、第１のトランジスタおよび第２のトランジスタがオフ状態となる信号を入力する第２の
ステップとを含む、抵抗素子を利用可能な状態とするトリミング回路の駆動方法である。
【００２２】
上記本発明の一態様のトリミング回路の駆動方法は、記憶ノードの電位を第３のトランジ
スタがオフ状態となる電位とするステップと、記憶ノードにソース電極またはドレイン電
極が接続された第１のトランジスタおよび第２のトランジスタをオフ状態とするステップ
を有する。これにより、トリミング回路を構成するいずれの要素の構造も変化することな
く、可逆的に第３のトランジスタの動作状態を変更できる。その結果、信頼性の高いトリ
ミング回路の駆動方法を提供できる。
【００２３】
また、本発明の一態様は、上述の第２のステップに続いて、書き込み端子に第１のトラン
ジスタをオン状態となる信号を、消去端子に前記第２のトランジスタがオフ状態となる信
号を入力して、記憶ノードの電位を第３のトランジスタがオン状態となる電位とするか、
書き込み端子に第１のトランジスタがオフ状態となる信号を、消去端子に第２のトランジ
スタがオン状態となる信号を入力して、記憶ノードの電位を第３のトランジスタがオフ状
態となる電位として、記憶ノードの電位を第２のステップと異なる電位とする、第３のス
テップと、書き込み端子および消去端子のそれぞれに、第１のトランジスタおよび第２の
トランジスタがオフ状態となる信号を入力する第４のステップと、を含む、抵抗素子のト
リミング状態を変更するトリミング回路の駆動方法である。
【００２４】
上記本発明の一態様のトリミング回路の駆動方法は、記憶ノードの電位を駆動前とは異な
る電位とするステップと、記憶ノードにソース電極またはドレイン電極が接続された第１
のトランジスタおよび第２のトランジスタをオフ状態とするステップを有する。これによ
り、トリミング回路を構成するいずれの要素の構造も変化することなく、可逆的に第３の
トランジスタの動作状態を変更できる。その結果、書き換え可能なトリミング回路の駆動
方法を提供できる。
【発明の効果】
【００２５】
本発明の一態様によれば、信頼性の高いトリミング回路を提供できる。または、書き換え
可能なトリミング回路を提供できる。または、信頼性の高いトリミング回路の駆動方法を
提供できる。または、書き換え可能なトリミング回路の駆動方法を提供できる。
【図面の簡単な説明】
【００２６】
【図１】実施の形態に係るトリミング回路の構成を説明する図。
【図２】実施の形態に係るトリミング回路の動作を説明する図。
【図３】実施の形態に係るトリミング回路の構成を説明する図。
【図４】実施の形態に係るトリミング回路の作製方法を説明する図。
【図５】実施の形態に係るトリミング回路の作製方法を説明する図。
【図６】実施の形態に係る酸化物材料の構造を説明する図。
【図７】実施の形態に係る酸化物材料の構造を説明する図。
【図８】実施の形態に係る酸化物材料の構造を説明する図。
【図９】実施の形態に係る酸化物材料の構造を説明する図。
【発明を実施するための形態】
【００２７】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定さ
れず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し
得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の
記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において
、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、
その繰り返しの説明は省略する。
【００２８】
（実施の形態１）
本実施の形態では、オフリーク電流が極めて小さいトランジスタのソース電極またはドレ
イン電極に接続された記憶ノードと、該記憶ノードにゲート電極が接続されたトランジス
タを備えるトリミング回路の構成について、図１を参照して説明する。
【００２９】
本発明の一態様のトリミング回路の構成を図１に示す。図１に例示するトリミング回路１
００は、容量素子１４０と、第１のトランジスタ１１０と、第２のトランジスタ１２０と
、第３のトランジスタ１３０とを有する。なお、第１のトランジスタ１１０と、第２のト
ランジスタ１２０は、バンドギャップが２．５ｅＶ以上の半導体材料をチャネル形成領域
に備え、オフリーク電流が極めて小さいトランジスタである。オフリーク電流を極めて小
さくすることで、記憶ノード１５０に書き込まれた電荷を長期間保持できる。例えばバン
ドギャップが３．１５ｅＶの酸化物半導体層をチャネル形成領域に備え、オフリーク電流
の大きさがチャネル幅１μｍあたり１×１０−１７Ａ以下であるトランジスタを用いるこ
とができる。
【００３０】
第１のトランジスタ１１０と、第２のトランジスタ１２０に用いることができるトランジ
スタは、バンドギャップがシリコン半導体の１．１２ｅＶよりも大きな半導体材料をその
チャネル形成領域に備えるトランジスタが好適である。例えば、バンドギャップが２．５
ｅＶ以上、好ましくは３．０ｅＶ以上の半導体材料をチャネル形成領域に備えるトランジ
スタ、具体的には酸化物半導体、窒化物半導体、酸窒化物半導体、炭化物半導体、半導体
特性を示すダイヤモンド薄膜等をチャネル形成領域に備えるトランジスタを用いることが
できる。バンドギャップが２．５ｅＶ以上の半導体材料をチャネル形成領域に備えるトラ
ンジスタは、バンドギャップが１．１２ｅＶのシリコン半導体をチャネル形成領域に備え
るトランジスタよりもオフリーク電流を小さくできる。
【００３１】
なお、第１のトランジスタと第２のトランジスタのオフリーク電流を低減するために、様
々な構成のトランジスタを用いることができる。例えば、直列に接続された二つ以上のチ
ャネル形成領域を有する半導体層を含むマルチゲート型のトランジスタをもちいてもよい
。また、ソース電極またはドレイン電極とチャネル形成領域の間に間隔（オフセットとも
いう）が設けられたトランジスタを用いてもよい。
【００３２】
容量素子１４０は、その一方の電極が記憶ノード１５０に、他方の電極が接地電位線にそ
れぞれ電気的に接続されている。
【００３３】
記憶ノード１５０は、バンドギャップが２．５ｅＶ以上の半導体材料をチャネル形成領域
に備え、オフリーク電流が低減された第１のトランジスタ１１０と、第２のトランジスタ
１２０と、容量素子１４０とに、接続されている。容量素子１４０を設けると、サージ電
流などにより記憶ノード１５０の電位が不安定になる現象の発生を抑制でき、信頼性が高
まるため好ましい。
【００３４】
第１のトランジスタ１１０は、ゲート電極が書き込み端子１１５に、ソース電極またはド
レイン電極の一方が記憶ノード１５０に、他方が電源電位線にそれぞれ電気的に接続され
ている。なお、電源電位線には接地電位より高い電源電位Ｖｄｄが供給されている。
【００３５】
第２のトランジスタ１２０は、ゲート電極が消去端子１２５に、ソース電極またはドレイ
ン電極の一方が記憶ノード１５０に、他方が接地電位線にそれぞれ電気的に接続されてい
る。
【００３６】
第３のトランジスタ１３０は、ゲート電極が記憶ノード１５０に電気的に接続され、ソー
ス電極およびドレイン電極が抵抗素子１０５に並列に接続されている。
【００３７】
記憶ノード１５０は、容量素子１４０の一方の電極が接続され、オフリーク電流が極めて
小さい第１のトランジスタ１１０により電源電位線から電気的に切り離され、オフリーク
電流が極めて小さい第２のトランジスタ１２０により接地電位線から電気的に切り離され
ている。このように構成された、記憶ノード１５０は書き込まれた電荷を長期間安定して
保持できる。
【００３８】
書き込まれた電荷を長期間安定して保持できる記憶ノード１５０に第３のトランジスタ１
３０のゲート電極が接続された構成により、当該ゲート電極を介して、第３のトランジス
タ１３０の動作状態（具体的にはオン状態またはオフ状態のいずれか一方）を長期間維持
できる。
【００３９】
また、この構成によれば、いずれの構成要素の不可逆な構造の変化を伴うことなく第３の
トランジスタ１３０の動作状態を長期間維持できるため、特に信頼性が高い。また、不可
逆な構造の変化を伴うことなく記憶ノード１５０の電位を書き換えて、第３のトランジス
タ１３０の動作状態を何度でも変更できる。
【００４０】
本発明の一態様によれば、信頼性の高いトリミング回路を提供できる。または、書き換え
可能なトリミング回路を提供できる。
【００４１】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
【００４２】
（実施の形態２）
本実施の形態では、オフリーク電流が極めて小さいトランジスタのソース電極またはドレ
イン電極に接続された記憶ノードと、該記憶ノードにゲート電極が接続されたトランジス
タを備えるトリミング回路の駆動方法について、図２を参照して説明する。具体的には、
実施の形態１で例示したトリミング回路１００の駆動方法について説明する。
【００４３】
＜駆動方法例１．＞
はじめに、トリミング回路に並列に接続された素子や回路を利用不可能な状態（トリミン
グ状態）とする方法について図２（Ａ）と、図２（Ｃ）を用いて説明する。
【００４４】
書き込み端子１１５に第１のトランジスタ１１０がオン状態となる信号を、消去端子１２
５に第２のトランジスタ１２０がオフ状態となる信号を入力する。その結果、記憶ノード
１５０は第１のトランジスタ１１０を介して電源電位線と接続され、電荷が容量素子１４
０に接続されている記憶ノード１５０に蓄積される。また、記憶ノード１５０にゲート電
極が接続された第３のトランジスタはオン状態となり、そのソース電極とドレイン電極を
介して、第３のトランジスタに電流が流れるようになる。なお、ここまでを駆動方法例１
の第１のステップとする（図２（Ａ）参照）。
【００４５】
次いで、書き込み端子１１５に第１のトランジスタ１１０がオフ状態となる信号を、消去
端子１２５に第２のトランジスタ１２０がオフ状態となる信号を入力する。その結果、記
憶ノード１５０は電源電位線または接地電位線のいずれからも電気的に切り離され、記憶
ノード１５０に書き込んだ電荷が保持される。なお、ここまでを駆動方法例１の第２のス
テップとする（図２（Ｃ）参照）。
【００４６】
上記本発明の一態様のトリミング回路１００の駆動方法は、記憶ノード１５０の電位を第
３のトランジスタ１３０がオン状態となる電位とする第１のステップと、記憶ノード１５
０にソース電極またはドレイン電極が接続された第１のトランジスタ１１０および第２の
トランジスタ１２０をオフ状態とする第２のステップを有する。これにより、トリミング
回路１００を構成するいずれの要素の構造も変化することなく、第３のトランジスタ１３
０により多くの電流が流れるようにできる。その結果、信頼性の高いトリミング回路の駆
動方法を提供できる。
【００４７】
＜駆動方法例２．＞
次に、トリミング回路に並列に接続された素子や回路を利用可能な状態とする方法につい
て図２（Ｂ）と、図２（Ｃ）を用いて説明する。
【００４８】
書き込み端子１１５に第１のトランジスタ１１０がオフ状態となる信号を、消去端子１２
５に第２のトランジスタ１２０がオン状態となる信号を入力する。その結果、記憶ノード
１５０は第２のトランジスタ１２０を介して接地電位線と接続され、記憶ノード１５０は
接地電位と等しくなる。また、記憶ノード１５０にゲート電極が接続された第３のトラン
ジスタはオフ状態となり、そのソース電極とドレイン電極に並列に接続された抵抗素子１
０５に電流が流れるようになる。なお、ここまでを駆動方法例２の第１のステップとする
（図２（Ｂ）参照）。
【００４９】
次いで、書き込み端子１１５に第１のトランジスタ１１０がオフ状態となる信号を、消去
端子１２５に第２のトランジスタ１２０がオフ状態となる信号を入力する。その結果、記
憶ノード１５０は電源電位線または接地電位線のいずれからも電気的に切り離され、記憶
ノード１５０に書き込んだ電荷が保持される。なお、ここまでを駆動方法例２の第２のス
テップとする（図２（Ｃ）参照）。
【００５０】
上記本発明の一態様のトリミング回路１００の駆動方法は、記憶ノード１５０の電位を第
３のトランジスタ１３０がオフ状態となる電位とする第１のステップと、記憶ノード１５
０にソース電極またはドレイン電極が接続された第１のトランジスタ１１０および第２の
トランジスタ１２０をオフ状態とする第２のステップを有する。これにより、トリミング
回路１００を構成するいずれの要素の構造も変化することなく、第３のトランジスタ１３
０のソース電極とドレイン電極に並列に接続された抵抗素子１０５により多くの電流が流
れるようにできる。その結果、信頼性の高いトリミング回路１００の駆動方法を提供でき
る。
【００５１】
＜駆動方法例３．＞
次に、駆動方法例１または駆動方法例２に記載した方法を用いてトリミング状態が設定さ
れたトリミング回路１００の設定を、変更する方法について説明する。
【００５２】
書き込み端子１１５に第１のトランジスタ１１０をオン状態となる信号を、消去端子１２
５に第２のトランジスタ１２０がオフ状態となる信号を入力して、記憶ノード１５０の電
位を第３のトランジスタ１３０がオン状態（図２（Ａ）参照）となる電位とするか、書き
込み端子１１５に第１のトランジスタ１１０がオフ状態となる信号を、消去端子１２５に
第２のトランジスタ１２０がオン状態となる信号を入力して、記憶ノード１５０の電位を
第３のトランジスタ１３０がオフ状態（図２（Ｂ）参照）となる電位とした後、駆動方法
例１または駆動方法例２に記載した方法を用いてトリミング状態が設定された記憶ノード
１５０の電位を書き換える。なお、ここまでのステップを、駆動方法例１または駆動方法
例２で説明したいずれか一方の駆動方法の第１のステップおよび第２のステップの後につ
づいて行うため、駆動方法例３の第３のステップとする。
【００５３】
次いで、書き込み端子１１５に第１のトランジスタ１１０がオフ状態となる信号を、消去
端子１２５に第２のトランジスタ１２０がオフ状態となる信号を入力する。その結果、記
憶ノード１５０は電源電位線または接地電位線のいずれからも電気的に切り離され、記憶
ノード１５０に書き込んだ電荷が保持される。なお、ここまでを駆動方法例３の第４のス
テップとする（図２（Ｃ）参照）。
【００５４】
上記本発明の一態様のトリミング回路１００の駆動方法は、記憶ノード１５０の電位を、
駆動方法例３を用いてトリミング回路１００を駆動する前とは異なる電位とする第３のス
テップと、記憶ノード１５０にソース電極またはドレイン電極が接続された第１のトラン
ジスタ１１０および第２のトランジスタ１２０をオフ状態とする第４のステップと、を有
する。これにより、トリミング回路を構成するいずれの要素の構造も変化することなく、
第３のトランジスタ１３０の動作状態を変更できる。その結果、書き換え可能なトリミン
グ回路１００の駆動方法を提供できる。
【００５５】
＜変形例＞
駆動方法例３では、第３のトランジスタ１３０の動作状態を変更する方法について記載し
たが、第３のトランジスタ１３０の動作状態を変更せず、書き込み端子１１５と消去端子
１２５に信号を改めて入力して、データを書き込む駆動方法も、本発明の一態様というこ
とができる。
【００５６】
本発明の一態様のトリミング回路は、第１のトランジスタ１１０と、第２のトランジスタ
１２０に、オフリーク電流が極めて小さいトランジスタを備え、記憶ノード１５０に書き
込まれた電荷を長期間保持できる。ここで、記憶ノード１５０が電荷を保持している状態
を維持するように書き込み端子１１５と、消去端子１２５に信号を入力することにより、
さらに信頼性を向上できる。
【００５７】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
【００５８】
（実施の形態３）
本実施の形態では、本発明の一態様のトリミング回路の構成について、図３を参照して説
明する。具体的には、酸化物半導体以外の半導体を用いたトランジスタとチャネル形成領
域に酸化物半導体層を備えるトランジスタと、を含むトリミング回路の構成について説明
する。
【００５９】
本発明の一態様のトリミング回路の構成を図３に示す。図３（Ａ）は、トリミング回路３
００の上面図であり、図３（Ｂ）は図３（Ａ）に示す切断線Ｃ１−Ｃ２における断面図で
あり、図３（Ｃ）は同じく図３（Ａ）に示す切断線Ｄ１−Ｄ２における断面図である。
【００６０】
図３に例示するトリミング回路３００は、第３のトランジスタ３３０と、抵抗素子３０５
が形成された基板３０１上に、絶縁層３０４を介して設けられた第１のトランジスタ３１
０と、第２のトランジスタ３２０と、容量素子３４０と、を有する。
【００６１】
＜第３のトランジスタと抵抗素子の構成＞
本実施の形態では、第３のトランジスタ３３０のチャネル形成領域に酸化物半導体以外の
半導体材料を適用する場合について説明する。具体的には、基板３０１にシリコン単結晶
基板を用い、その表面に第３のトランジスタ３３０が形成された構成について説明する（
図３（Ｂ）参照）。
【００６２】
なお、酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリ
コンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができる。また、
有機半導体材料などを用いてもよい。
【００６３】
また、いずれの半導体材料も非結晶状態を含んでいても、結晶状態を含んでいてもよいが
、単結晶半導体基板を用いると、高速に動作可能なトランジスタを作製できるため好まし
い。
【００６４】
また、ＳＯＩ基板などを適用することができる。一般に「ＳＯＩ基板」は、絶縁表面上に
シリコン半導体膜が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上
にシリコン以外の材料からなる半導体膜が設けられた構成の基板も含む。つまり、「ＳＯ
Ｉ基板」が有する半導体膜は、シリコン半導体膜に限定されない。また、ＳＯＩ基板には
、ガラス基板などの絶縁基板上に絶縁層を介して半導体膜が設けられた構成のものが含ま
れるものとする。
【００６５】
素子分離絶縁層３０２が第３のトランジスタ３３０を囲むように設けられている。第３の
トランジスタ３３０のゲート電極３３１は絶縁層３０３に設けられた開口部を介して配線
３３２と電気的に接続されている。
【００６６】
配線３３２と同じ導電層で作られた配線３３５が備える屈曲した部分が抵抗素子３０５と
して機能する。そして、当該抵抗素子３０５は、第３のトランジスタ３３０のソース電極
およびドレイン電極に対し並列に接続されている（図３（Ａ）参照）。
【００６７】
＜容量素子、第１のトランジスタ及び第２のトランジスタの構成＞
容量素子３４０は、配線３４１と配線３５２の間に絶縁層を挟んで備え、絶縁層３０４上
に形成されている。なお、配線３５２は絶縁層３０４に形成された開口部を介して、配線
３３２と接続されている（図３（Ｂ）参照）。
【００６８】
第１のトランジスタ３１０は、絶縁層３０４上に形成された酸化物半導体層３１３と、ゲ
ート電極として機能する配線３１１の間にゲート絶縁層３１２を備える。なお、配線３１
１はその側壁に絶縁層が設けられ、ソース電極またはドレイン電極として機能する配線３
５１および配線３５２と絶縁されている（図３（Ｃ）参照）。
【００６９】
第２のトランジスタ３２０は、絶縁層３０４上に形成された酸化物半導体層３２３と、ゲ
ート電極として機能する配線３２１の間にゲート絶縁層３２２を備える。なお、配線３２
１はその側壁に絶縁層が設けられ、ソース電極またはドレイン電極として機能する配線３
５２および配線３５３と絶縁されている（図３（Ｃ）参照）。
【００７０】
本実施の形態で例示するトリミング回路は、オフリーク電流が極めて小さい第１のトラン
ジスタ３１０と、第２のトランジスタ３２０を備える。具体的には、チャネル形成領域に
酸化物半導体層を備えるトランジスタであり、そのオフリーク電流の大きさはチャネル幅
１μｍあたり１×１０−１７Ａ以下である。オフリーク電流を極めて小さく（例えば、チ
ャネル幅１μｍあたり１×１０−１７Ａ以下）することで、記憶ノードに書き込まれた電
荷を長期間保持できる。
【００７１】
また、本実施の形態で例示するトリミング回路は、酸化物半導体層を備えるトランジスタ
を有し、当該酸化物半導体層を備えるトランジスタが、酸化物半導体以外の半導体を用い
たトランジスタが形成された基板上に設けられている。このような構成とすることにより
、例えば酸化物半導体以外の半導体を用いて、例えば高速に動作するトランジスタと、オ
フリーク電流が低減された酸化物半導体を用いたトランジスタを組み合わせて利用できる
。その結果、酸化物半導体以外の半導体とオフリーク電流が低減された酸化物半導体の長
所を生かしたトリミング回路、および当該トリミング回路をそなえる半導体装置を提供で
きる。
【００７２】
また、本実施の形態で例示するトリミング回路は、積層された構成を有する。具体的には
、酸化物半導体層を備えるトランジスタと抵抗素子が重ねて設けられている。その結果、
トリミング回路が占有する面積を小さくできる。また、当該トリミング回路を適用するこ
とにより半導体装置を小型化できる。
【００７３】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
【００７４】
（実施の形態４）
本実施の形態では、本発明の一態様のトリミング回路に用いることができるトランジスタ
の構成について説明する。具体的にはバンドギャップが２．５ｅＶ以上の半導体材料をチ
ャネル形成領域に備えるトランジスタの構成について説明する。なお、本実施の形態で例
示するトランジスタの作製方法は実施の形態５で説明する。
【００７５】
本実施の形態で例示するトランジスタの構成を、図４（Ｄ）を用いて説明する。図４（Ｄ
）はトランジスタの断面を表している。
【００７６】
本実施の形態で例示するトランジスタ７１０は、基板７０１上に下地となる絶縁層７０４
と、酸化物半導体層７１３と、ゲート絶縁層７１２と、ゲート電極７１１と、ソース電極
またはドレイン電極として機能する電極７５１と電極７５２と、トランジスタを保護する
絶縁層７０５と、を有する。
【００７７】
＜下地となる絶縁層の構成＞
下地となる絶縁層７０４は絶縁性の表面を有し、チャネルが形成される酸化物半導体層７
１３の下地となる。
【００７８】
下地となる絶縁層７０４は、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒
化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸
化アルミニウム、酸化ハフニウム、酸化ガリウムなどから選ばれた一または複数の材料を
含む層の単層構造であっても、２層以上の積層構造であってもよい。
【００７９】
＜酸化物半導体層＞
チャネルが形成される酸化物半導体層７１３は、ゲート絶縁層７１２を介してゲート電極
７１１と重なり、ゲート電極７１１を挟んで設けられた電極７５１と電極７５２と、電気
的に接続されている。なお、電極７５１と電極７５２は、ソース電極またはドレイン電極
として機能する。
【００８０】
チャネルが形成される酸化物半導体層７１３の厚さは、２ｎｍ以上２００ｎｍ以下、好ま
しくは５ｎｍ以上３０ｎｍ以下とする。
【００８１】
なお、酸化物半導体層７１３は島状に加工されていなくてもよい。
【００８２】
酸化物半導体層７１３は単結晶、多結晶（ポリクリスタルともいう。）または非晶質など
の状態をとる。
【００８３】
好ましくは、酸化物半導体層は、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒ
ｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層とする。
【００８４】
結晶性を有する酸化物半導体層の一例としては、ｃ軸配向結晶（ＣＡＡＣ：ｃ−ａｘｉｓ
ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｓ）を有する酸化物半導体層が挙げられる。なお、ｃ
軸配向結晶を有する酸化物半導体層の詳細は実施の形態７で説明する。
【００８５】
酸化物半導体層７１３は、その化学量論比に対し、酸素を過剰に含む構成が好ましい。酸
素を過剰にすることにより金属酸化物層の酸素欠損に起因するキャリアの生成を抑制する
ことができる。
【００８６】
酸化物半導体層７１３は、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むこ
とが好ましい。特にＩｎとＺｎを含むことが好ましい。
【００８７】
また、該酸化物半導体層を用いたトランジスタの電気特性のばらつきを減らすためのスタ
ビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、ス
タビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとして
ハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム
（Ａｌ）を有することが好ましい。
【００８８】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００８９】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化
物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系
酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の
酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系
酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸
化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化
物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物
、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、
Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉ
ｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ
−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉ
ｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−
Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用
いることができる。
【００９０】
ここで、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇ
ａ）、亜鉛（Ｚｎ）を有する酸化物、という意味であり、その組成比は問わない。また、
ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。例えば、ＳｉＯ２が入っていても
良い。
【００９１】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）
で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた
一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５
（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【００９２】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に
応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キ
ャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度
等を適切なものとすることが好ましい。
【００９３】
＜ゲート絶縁層＞
ゲート絶縁層７１２は酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコ
ン、酸化ガリウム、酸化アルミニウム、酸化窒化アルミニウム、酸化タンタルなどを用い
ることができる。
【００９４】
ゲート絶縁層７１２は高誘電率（ｈｉｇｈ−ｋ）材料を用いることもできる。高誘電率材
料としては、酸化ハフニウム、酸化イットリウム、酸化ランタン、ハフニウムシリケート
（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ
＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞
０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮ
ｚ（ｘ＞０、ｙ＞０、ｚ＞０））などをその例として挙げられる。
【００９５】
ゲート絶縁層７１２は単層構造であっても、積層構造であっても良い。例えば、ｈｉｇｈ
−ｋ材料を含む層と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコ
ン、酸化アルミニウムなどから選ばれた材料を含む層との積層構造としてもよい。
【００９６】
ゲート絶縁層７１２はその厚さを薄くするか、上述したｈｉｇｈ−ｋ材料をその材料に用
いると、動作特性を損なうことなくトランジスタを微細化できる。
【００９７】
例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎ
ｍ以上５０ｎｍ以下とすることができる。
【００９８】
一方、ｈｉｇｈ−ｋ材料を用いる場合には、その厚さをトンネル効果などに起因するゲー
トリークが発生する程度に薄くすることなく、トランジスタを微細化できる。
【００９９】
なお、ゲート絶縁層７１２に第１３族元素および酸素を含む絶縁材料を適用できる。なお
、第１３族元素を含む絶縁材料とは、絶縁材料に一または複数の第１３族元素を含むこと
を意味する。
【０１００】
例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムア
ルミニウムなどが、第１３族元素および酸素を含む絶縁材料の一例として挙げられる。こ
こで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの
含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量
（原子％）がアルミニウムの含有量（原子％）以上のものを示す。
【０１０１】
酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸
化物半導体材料との相性が良い。したがって、第１３族元素および酸素を含む絶縁材料を
酸化物半導体層に接する絶縁層に用いることで、酸化物半導体層との界面の状態を良好に
保つことができる。
【０１０２】
例えば、ガリウムを含有する酸化物半導体層に接してゲート絶縁層を形成する場合に、ゲ
ート絶縁層に酸化ガリウムを含む材料を用いることで酸化物半導体層とゲート絶縁層の界
面特性を良好に保つことができる。
【０１０３】
また、酸化物半導体層と酸化ガリウムを含む絶縁層とを接して設けることにより、酸化物
半導体層と絶縁層の界面における水素のパイルアップを低減することができる。
【０１０４】
例えば、酸化アルミニウムを含む材料を用いて絶縁層を形成することも有効である。なお
、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用
いることは、酸化物半導体層への水の侵入防止という点においても好ましい。
【０１０５】
このように、絶縁層に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の
効果を得ることが可能である。
【０１０６】
＜ゲート電極＞
ゲート電極７１１はゲート絶縁層７１２を介して酸化物半導体層７１３と重なり、トラン
ジスタ７１０のゲート電極として機能する。
【０１０７】
ゲート電極７１１は導電材料を含む層の単層構造であっても、２層以上の積層構造であっ
てもよい。
【０１０８】
導電材料は熱処理工程に耐えられる材料であればよく、例えばモリブデン、チタン、タン
タル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等から選ばれた一の金
属、またはこれらから選ばれた一を含む合金を用いることができる。
【０１０９】
また、リン等の不純物元素をドーピングした多結晶シリコン層に代表される半導体層、ニ
ッケルシリサイドなどのシリサイド層を用いてもよい。
【０１１０】
＜ゲート電極上の絶縁層および側壁＞
ゲート電極上の絶縁層７１４ａは、ゲート電極７１１と重なり、絶縁性を有する。
【０１１１】
側壁７１４ｂは、ゲート絶縁層７１２、ゲート電極７１１、およびゲート電極上の絶縁層
７１４ａの積層体の側面に接し、絶縁層を有する。
【０１１２】
＜ソース電極およびドレイン電極＞
電極７５１または電極７５２は、いずれも酸化物半導体層７１３と電気的に接続し、当該
トランジスタのソース電極およびドレイン電極として機能する。
【０１１３】
ソース電極またはドレイン電極として機能する電極は導電材料を含む層の単層構造であっ
ても、２層以上の積層構造であってもよい。
【０１１４】
導電材料は熱処理工程に耐えられる材料であればよく、例えばアルミニウム、クロム、銅
、チタン、タンタル、モリブデンおよびタングステンから選ばれた一の金属、またはこれ
らから選ばれた一を含む合金を用いることができる。また、マンガン、マグネシウム、ジ
ルコニウム、ベリリウム、ネオジムおよびスカンジウムから選ばれた一の金属、またはこ
れらから選ばれた一を含む合金を用いることもできる。
【０１１５】
また、導電材料は金属窒化物を用いることができる。具体的には、窒化チタン、窒化モリ
ブデン、窒化タングステン等をその例に挙げることができる。
【０１１６】
また、導電材料は導電性の金属酸化物を用いることができる。具体的には、酸化インジウ
ム、酸化スズ、インジウム−スズ酸化物（ＩＴＯともいう）、インジウム−亜鉛酸化物、
酸化亜鉛、ガリウムまたはアルミニウムが添加された酸化亜鉛、またはこれらの金属酸化
物材料に酸化シリコンを含ませたものを用いることができる。
【０１１７】
また、導電材料はグラフェンなどを用いることができる。
【０１１８】
例えば、チタンや窒化チタンからなる単層構造、シリコンを含むアルミニウムの単層構造
、アルミニウム層上にチタン層が積層された２層構造、窒化チタン層上にチタン層が積層
された２層構造、チタン層とアルミニウム層とチタン層とが積層された３層構造などが挙
げられる。
【０１１９】
なお、トランジスタのチャネル長（Ｌ）は酸化物半導体層に接するソース電極の端部と酸
化物半導体層に接するドレイン電極の端部の間隔によって決定される。
【０１２０】
＜トランジスタを保護する絶縁層＞
トランジスタを保護する絶縁層７０５は水分等の不純物が外部から侵入する現象を防いで
、トランジスタを保護する層である。
【０１２１】
絶縁層７０５の厚みは、少なくとも１ｎｍ以上とする。
【０１２２】
絶縁層７０５はバリア性を有する絶縁体を含む層の単層構造であっても、２層以上の積層
構造であってもよい。
【０１２３】
特に、酸化アルミニウムを含む構成が好ましく、酸化アルミニウム層と、他の無機絶縁材
料を含む層との積層構造としてもよい。酸化アルミニウムは、水分、酸素、その他の不純
物を透過させにくいからである。
【０１２４】
また、絶縁層７０５は酸素過剰領域を有する酸化物絶縁層と、酸化アルミニウム層の積層
体であって、酸化物半導体層側に酸素過剰領域を有する酸化物絶縁層を設ける構成として
もよい。
【０１２５】
酸素過剰領域を有する酸化物絶縁層は、例えば、酸化シリコン膜、酸化窒化シリコン膜等
を用いることができる。
【０１２６】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
【０１２７】
（実施の形態５）
本実施の形態では、実施の形態４で説明したバンドギャップが２．５ｅＶ以上の半導体材
料をチャネル形成領域に備えるトランジスタ７１０の作製方法について、図４を用いて説
明する。
【０１２８】
＜下地となる絶縁層の形成＞
はじめに、チャネルが形成される酸化物半導体層の下地となる絶縁層７０４を形成する。
下地となる絶縁層７０４は、基板７０１上にプラズマＣＶＤ法又はスパッタリング法等に
より形成する。
【０１２９】
基板７０１は下地となる絶縁層を形成する工程以後の工程において、処理に耐えうる程度
の耐熱性を有すれば良く、その大きさには制限はない。
【０１３０】
基板７０１はあらかじめ他の半導体素子が設けられていてもよい。
【０１３１】
基板７０１として、例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなど
のガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。
また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲ
ルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもできる。
【０１３２】
基板７０１として、可撓性を有する基板を用いてもよい。可撓性基板上にトランジスタを
直接作製してもよいし、他の作製基板上にトランジスタを作製し、その後可撓性基板に剥
離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置する場合は、作製基板
と酸化物半導体層を含むトランジスタとの間に剥離層を設けるとよい。
【０１３３】
＜酸化物半導体層の形成＞
次に、チャネルが形成される酸化物半導体層７１３を下地となる絶縁層７０４上に形成す
る。
【０１３４】
酸化物半導体層は、スパッタリング法、分子線エピタキシー法、原子層堆積法またはパル
スレーザー蒸着法により成膜できる。
【０１３５】
例えば、酸化物半導体としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料を用いる場合、ターゲットを
用いて作製することができる。ターゲットの材料及びその組成比は様々なものを用いるこ
とが可能であり、例えば、Ｉｎ２Ｏ３とＧａ２Ｏ３とＺｎＯを１：１：１［ｍｏｌ数比］
（＝Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ）の割合で含む酸化物ターゲットを用いることがで
きる。また、例えば、Ｉｎ２Ｏ３とＧａ２Ｏ３とＺｎＯを１：１：２［ｍｏｌ数比］（＝
Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ）の割合で含む酸化物ターゲットを用いることもできる
。
【０１３６】
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲット中の
金属元素の原子数比は、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ
３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比
に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝
１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）
とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比
がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【０１３７】
また、例えば、酸化物半導体としてＩｎ−Ｓｎ−Ｚｎ−Ｏ系の材料を用いる場合、ターゲ
ットを用いて作製することができる。ターゲットの組成比は、様々なモノを用いることが
可能であり、例えば、ＩｎとＳｎとＺｎを原子数比で１：２：２（＝Ｉｎ：Ｓｎ：Ｚｎ）
の割合で含む酸化物ターゲットを用いることができる。また、例えば、ＩｎとＳｎとＺｎ
を原子数比で２：１：３（＝Ｉｎ：Ｓｎ：Ｚｎ）の割合で含む酸化物ターゲットを用いる
ことができる。また、例えば、ＩｎとＳｎとＺｎを原子数比で１：１：１（＝Ｉｎ：Ｓｎ
：Ｚｎ）の割合で含む酸化物ターゲットを用いることができる。また、例えば、ＩｎとＳ
ｎとＺｎを原子数比で２０：４５：３５（＝Ｉｎ：Ｓｎ：Ｚｎ）の割合で含む酸化物ター
ゲットを用いることができる。
【０１３８】
なお、ターゲットの相対密度は９０％以上１００％以下、好ましくは９５％以上９９．９
％以下である。相対密度の高いターゲットを用いることにより、成膜した酸化物半導体層
は緻密な膜とすることができる。
【０１３９】
また、酸化物半導体層はキャリア密度を低減し実質的にＩ型とすることができる。その方
法の詳細は、実施の形態６で説明する。
【０１４０】
次に、フォトリソグラフィ工程によりレジストマスクを形成し、該レジストマスクを用い
て、酸化物半導体層を選択的にエッチングして島状に形成する（図４（Ａ）参照）。
【０１４１】
なお、該レジストマスクを後退させつつエッチングすると、酸化物半導体層をテーパ形状
にできる。島状の酸化物半導体層をテーパ形状にすると、本工程以降に形成される層の断
切れを防止し、被覆性を向上できる。
【０１４２】
＜ゲート絶縁層、ゲート電極およびゲート電極上の絶縁層の形成＞
次に、ゲート絶縁層７１２、ゲート電極７１１、およびゲート電極上の絶縁層７１４ａの
積層体を酸化物半導体層７１３上に形成する。
【０１４３】
ゲート絶縁層となる絶縁層およびゲート電極上の絶縁層となる絶縁層は、プラズマＣＶＤ
法やスパッタリング法等を用いて成膜する。
【０１４４】
ゲート電極となる導電層はスパッタリング法等を用いて成膜する。
【０１４５】
次に、フォトリソグラフィ工程によりレジストマスクを形成し、該レジストマスクを用い
て、ゲート絶縁層となる絶縁層、ゲート電極となる導電層およびゲート電極上の絶縁層と
なる絶縁層をエッチングしてゲート絶縁層７１２、ゲート電極７１１、およびゲート電極
上の絶縁層７１４ａの積層体を形成する。
【０１４６】
＜側壁の形成＞
次に、側壁７１４ｂをゲート絶縁層７１２、ゲート電極７１１、およびゲート電極上の絶
縁層７１４ａの積層体の側面に接して形成する。
【０１４７】
側壁となる絶縁層は、プラズマＣＶＤ法やスパッタリング法等を用いて成膜する。
【０１４８】
次に、異方性のエッチングを行い、積層体の側面に接する絶縁層を残して側壁を形成する
（図４（Ｂ）参照）。
【０１４９】
＜ソース電極またはドレイン電極として機能する電極の形成＞
次に、ソース電極またはドレイン電極として機能する電極７５１、電極７５２を形成する
。
【０１５０】
ソース電極またはドレイン電極となる導電材料を含む層は、スパッタリング法などを用い
て成膜する。
【０１５１】
次に、フォトリソグラフィ工程によりレジストマスクを形成し、該レジストマスクを用い
て、導電材料を含む層を選択的にエッチングして電極７５１、電極７５２を形成する（図
４（Ｃ）参照）。なお、同じ導電材料を含む層からなる配線等（図示せず）も同一の工程
で形成する。
【０１５２】
なお、チャネル長（Ｌ）を１０ｎｍ以上１０００ｎｍ（１μｍ）以下、特に２５ｎｍ未満
のトランジスタを形成する場合、波長が数ｎｍ〜数十ｎｍの短い超紫外線（Ｅｘｔｒｅｍ
ｅ  Ｕｌｔｒａｖｉｏｌｅｔ）を用いてマスクを形成すると好ましい。超紫外線を用いる
と、解像度が高く焦点深度も大きいからである。
【０１５３】
なお、ソース電極又はドレイン電極として機能する電極をテーパ形状に形成するとよい。
ソース電極又はドレイン電極として機能する電極をテーパ形状にすると、本工程以降に形
成される層（例えばゲート絶縁層）の断切れを防止し、被覆性を向上できる。なおテーパ
角は、例えば、３０°以上６０°以下とすることが好ましい。
【０１５４】
なお、導電材料を含む層をチタン層や窒化チタン層の単層構造とする場合には、テーパ形
状を有するソース電極およびドレイン電極への加工が容易である。
【０１５５】
＜トランジスタを保護する絶縁層の形成＞
次に、トランジスタを保護する絶縁層７０５を形成する。
【０１５６】
トランジスタを保護する絶縁層は、プラズマＣＶＤ法やスパッタリング法等を用いて成膜
する。
【０１５７】
以上の工程により、チャネルが形成される領域に酸化物半導体材料を用いたトランジスタ
７１０を作製できる。
【０１５８】
なお、本実施の形態において用いるレジストマスクは、フォトリソグラフィ工程により形
成されるものに限られない。フォトリソグラフィ法の他に、インクジェット法、印刷法等
を適宜用いて形成できる。フォトマスクを使用することなくレジストマスクを形成すると
、半導体装置の製造コストを低減することができる。
【０１５９】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
【０１６０】
（実施の形態６）
本実施の形態では、本発明の一態様のトリミング回路に用いることができるオフリーク電
流が極めて小さい（例えば、チャネル幅１μｍあたり１×１０−１７Ａ以下）トランジス
タに適用可能な酸化物半導体層の形成方法について説明する。具体的には、キャリア密度
が低減され、実質的にＩ型の酸化物半導体層の作製方法について、図５を用いて説明する
。
【０１６１】
＜下地となる絶縁層の構成およびその作製方法＞
チャネルが形成される酸化物半導体層の下地となる絶縁層５０４の少なくとも酸化物半導
体層に接する領域は、熱処理により酸素が脱離する絶縁層を含む構成が好ましい。なぜな
ら、絶縁層５０４が酸素過剰領域を有すると、酸化物半導体層から絶縁層５０４に酸素が
移動する現象を防ぐことができ、且つ後に説明する加熱処理を施すことで、絶縁層５０４
から酸化物半導体層に、酸素を供給できるからである。
【０１６２】
下地となる絶縁層が積層構造である場合、酸素過剰領域を有する酸化物絶縁層を酸化物半
導体層側に備える構成がより好ましい。
【０１６３】
例えば、下地となる絶縁層は、酸化物半導体層側から、酸素過剰領域を有する酸化シリコ
ン層と、酸化アルミニウム層と、の積層構造とする構成が好ましい。
【０１６４】
なお、本明細書等において、「熱処理により酸素が脱離する」とは、ＴＤＳ（Ｔｈｅｒｍ
ａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析に
て、酸素原子に換算した酸素の脱離量（又は放出量）が１．０×１０１８ｃｍ−３以上、
好ましくは３．０×１０２０ｃｍ−３以上であることをいう。また、「熱処理により酸素
が脱離しない」とは、ＴＤＳ分析にて、酸素原子に換算した酸素の脱離量（又は放出量）
が１．０×１０１８ｃｍ−３未満であることをいう。
【０１６５】
熱処理により酸素が脱離する絶縁層を作製する方法としては、酸素雰囲気下にて成膜する
方法、または、成膜後に酸素（少なくとも、酸素ラジカル、酸素原子または酸素イオンの
いずれかを含む）を注入する方法等を挙げることができる。
【０１６６】
酸素の注入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイ
オンインプランテーション法、プラズマ処理などを用いることができる。
【０１６７】
＜不純物濃度が低減された酸化物半導体層の形成方法１：成膜方法＞
酸化物半導体層４１３ａを、下地となる絶縁層５０４上に形成する（図５（Ａ）参照）。
酸化物半導体層４１３ａは、後にチャネルが形成される酸化物半導体層となるため、水素
原子を含む不純物を極力排除されるように形成する。なぜなら、水素原子を含む不純物は
、酸化物半導体層にドナー準位を形成し易いからである。
【０１６８】
水素原子を含む不純物が低減された酸化物半導体層を作製する方法としては、スパッタリ
ング法を用いて成膜するのが好ましい。特に、大気に暴露されていない絶縁層を下地とし
て、該絶縁層に連続して酸化物半導体層を成膜する方法が好ましい。
【０１６９】
例えば、基板表面に付着した水素を含む不純物を、熱処理またはプラズマ処理で除去した
後、大気に解放することなく下地となる絶縁層を形成し、続けて大気に解放することなく
酸化物半導体層を形成してもよい。このようにすることで、下地となる絶縁層の表面に付
着した水素を含む不純物を低減し、また、基板と下地となる絶縁層との界面、及び、下地
となる絶縁層と酸化物半導体層との界面に、大気成分が付着する現象を抑制できる。
【０１７０】
なお、スパッタリング法を用いて酸化物半導体層を成膜する前に、処理室にアルゴンガス
を導入してプラズマを発生させる逆スパッタリングを行い、下地となる絶縁層の表面に付
着している粉状物質（パーティクル、ごみともいう）を除去することが好ましい。
【０１７１】
逆スパッタリングとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側に
ＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法であ
る。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。
【０１７２】
また、酸化物半導体層を、リークレートが小さい処理室を用いて成膜する方法が好ましい
。具体的には、スパッタリング装置の処理室のリークレートを１×１０−１０Ｐａ・ｍ３
／秒以下とすることで、成膜途中における酸化物半導体層中へ、アルカリ金属、水素化物
等の不純物の混入を低減することができる。
【０１７３】
また、酸化物半導体層を吸着型の真空ポンプ（例えば、クライオポンプなど）を用いて排
気されたスパッタリング装置の処理室で成膜する方法が好ましい。排気系からアルカリ金
属、水素原子、水素分子、水、水酸基、または水素化物等の不純物の逆流を低減すること
ができる。
【０１７４】
また、酸化物半導体層を、スパッタリング装置の処理室内に高純度の雰囲気ガスを供給し
て、成膜する方法が好ましい。具体的には、水、水酸基を含む化合物または水素化物など
の不純物が除去された高純度の希ガス（代表的にはアルゴン）、酸素、または希ガスと酸
素との混合ガスを適宜用いるものとする。
【０１７５】
例えば、アルゴンの純度を、９Ｎ（９９．９９９９９９９％）以上（Ｈ２Ｏは、０．１ｐ
ｐｂ、Ｈ２は、０．５ｐｐｂ）とし、露点−１２１℃とする。また、酸素の純度は、８Ｎ
（９９．９９９９９９％）以上（Ｈ２Ｏは、１ｐｐｂ、Ｈ２は、１ｐｐｂ）とし、露点−
１１２℃とする。
【０１７６】
また、希ガスと酸素の混合ガスを用いる場合には、酸素の流量比率を大きくすることが好
ましい。
【０１７７】
《酸化物半導体層の成膜条件の一例。》
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ
、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用さ
れる。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減でき、膜
厚分布も均一となるために好ましい。
【０１７８】
＜不純物濃度が低減された酸化物半導体層の形成方法２：第１の熱処理＞
水素原子を含む不純物が極力排除された酸化物半導体層４１３ｂを形成する（図５（Ｂ）
参照）。
【０１７９】
水素原子を含む不純物が低減された酸化物半導体層を作製する方法としては、酸化物半導
体層中の水分又は水素などの不純物を低減（脱水化または脱水素化ともいう）するために
、酸化物半導体層に第１の熱処理を施す方法が好ましい。
【０１８０】
第１の熱処理を行う場合、酸化物半導体層に接する絶縁層は、熱処理により酸素が脱離す
る絶縁層を用いることが好ましい。なぜなら、第１の熱処理を行うと、水素原子を含む不
純物とともに、酸素も酸化物半導体層から放出されてしまうからである。酸素が放出され
た酸化物半導体層に生じる酸素欠損の一部がドナーとなり、酸化物半導体層にキャリアが
発生し、トランジスタの特性に影響を与えるおそれがある。
【０１８１】
第１の熱処理の温度は、例えば、１５０℃以上基板歪み点温度未満、好ましくは２５０℃
以上４５０℃以下、さらに好ましくは３００℃以上４５０℃以下とする。
【０１８２】
第１の熱処理の時間は３分〜２４時間とする。２４時間を超える熱処理は生産性の低下を
招くため好ましくない。
【０１８３】
第１の熱処理は酸化性雰囲気または不活性雰囲気で行う。ここで、酸化性雰囲気は、酸素
、オゾンまたは窒化酸素などの酸化性ガスを１０ｐｐｍ以上含有する雰囲気をいう。また
、不活性雰囲気は、前述の酸化性ガスが１０ｐｐｍ未満であり、その他が、窒素または希
ガスで充填された雰囲気をいう。
【０１８４】
例えば、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又
は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用い
て測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ
以下、より好ましくは１０ｐｐｂ以下の空気）雰囲気下とする。
【０１８５】
また、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれな
いことが好ましい。または、熱処理装置に導入する窒素、またはヘリウム、ネオン、アル
ゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９
９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とするこ
とが好ましい。
【０１８６】
第１の熱処理に用いる加熱装置は特別に限定されない。当該加熱装置は抵抗発熱体などの
発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい
。
【０１８７】
例えば、電気炉や、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉ
ｎｇ）装置、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装
置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置を用いることが
できる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークラン
プ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発
する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温
のガスを用いて熱処理を行う装置である。
【０１８８】
以上の第１の熱処理を施すことにより、酸化物半導体層から水素（水、水酸基を含む化合
物）を放出させられる。また、第１の熱処理によって、不純物が低減され、ｉ型（真性）
または実質的にｉ型の酸化物半導体層を形成できる。
【０１８９】
第１の熱処理によって、酸化物半導体層から不安定なキャリア源である水素を脱離させる
ことができるため、トランジスタのしきい値電圧がマイナス方向へ変動する現象を抑制で
きる。さらに、トランジスタの信頼性を向上できる。
【０１９０】
＜変形例＞
第１の熱処理の後、酸化物半導体層に酸素（少なくとも、酸素ラジカル、酸素原子または
酸素イオンのいずれかを含む）を注入してもよい。
【０１９１】
酸素の注入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイ
オンインプランテーション法、プラズマ処理などを用いることができる。
【０１９２】
＜ゲート絶縁層の構成およびその作製方法＞
チャネルが形成される酸化物半導体層５１３を覆うゲート絶縁層５１２の少なくとも酸化
物半導体層に接する領域は、熱処理により酸素が脱離する絶縁層を含む構成が好ましい。
なぜなら、ゲート絶縁層５１２が酸素過剰領域を有すると、酸化物半導体層５１３からゲ
ート絶縁層５１２に酸素が移動する現象を防ぐことができ、且つ後に説明する第２の加熱
処理を施すことで、ゲート絶縁層５１２から酸化物半導体層５１３に、酸素を供給できる
からである。
【０１９３】
チャネルが形成される酸化物半導体層を覆う絶縁層が積層構造である場合、酸素過剰領域
を有する酸化物絶縁層を酸化物半導体層側に備える構成がより好ましい。
【０１９４】
例えば、チャネルが形成される酸化物半導体層を覆う絶縁層は、酸化物半導体層側から、
酸素過剰領域を有する酸化シリコン層と、酸化アルミニウム層と、の積層構造とする構成
が好ましい。
【０１９５】
酸化アルミニウム層は、水素、水分などの不純物、及び酸素の両方を透過させない効果、
言い換えると遮断効果（ブロック効果）が高く、酸化アルミニウム層を成膜後に第２の加
熱処理を行うと、酸化物半導体層からの酸素の放出を防止できるからである。
【０１９６】
＜ゲート絶縁層、ゲート電極およびゲート電極上の絶縁層の形成＞
次に、ゲート絶縁層５１２、ゲート電極５１１、およびゲート電極上の絶縁層５１４ａの
積層体を酸化物半導体層５１３上に形成する。
【０１９７】
ゲート絶縁層となる絶縁層およびゲート電極上の絶縁層となる絶縁層は、プラズマＣＶＤ
法やスパッタリング法等を用いて成膜する。
【０１９８】
ゲート電極となる導電層はスパッタリング法等を用いて成膜する。
【０１９９】
次に、フォトリソグラフィ工程によりレジストマスクを形成し、該レジストマスクを用い
て、ゲート絶縁層となる絶縁層、ゲート電極となる導電層およびゲート電極上の絶縁層と
なる絶縁層をエッチングしてゲート絶縁層５１２、ゲート電極５１１、およびゲート電極
上の絶縁層５１４ａの積層体を形成する。
【０２００】
＜側壁の形成＞
次に、絶縁層５１４ｂをゲート絶縁層５１２、ゲート電極５１１、およびゲート電極上の
絶縁層５１４ａの積層体の側壁に接して形成する。
【０２０１】
側壁となる絶縁層は、プラズマＣＶＤ法やスパッタリング法等を用いて成膜する。
【０２０２】
次に、異方性のエッチングを行い、積層体の側面に接する絶縁層を残して側壁を形成する
。
【０２０３】
＜酸素が供給された酸化物半導体層の作製方法１：第２の加熱処理＞
チャネルが形成される酸化物半導体層５１３は、酸素が供給された酸化物半導体層が好ま
しい。特に、酸素欠損が補填された酸化物半導体層が好ましい。なぜなら、酸素欠損の一
部がドナーとなって酸化物半導体層にキャリアが発生し、トランジスタの特性に影響を与
えるおそれがあるからである。
【０２０４】
酸素が供給された酸化物半導体層を作製する方法としては、熱処理により酸素が脱離する
絶縁層とチャネルが形成される酸化物半導体層が接した状態で、第２の加熱処理を施す方
法が挙げられる。具体的には、熱処理により酸素が脱離する絶縁層を用いて下地となる絶
縁層または／およびチャネルが形成される領域を覆う絶縁層を形成し、第２の加熱処理を
施して酸化物半導体層に酸素を供給すればよい（図５（Ｃ）参照）。
【０２０５】
なお、第２の加熱処理は、酸化物半導体層のチャネルが形成される領域に熱処理により酸
素が脱離する絶縁層を含む絶縁層が接して形成された後であれば、いずれかの工程の後で
あっても効果を奏する。
【０２０６】
特に、酸化物半導体層側から、酸素過剰領域を有する酸化シリコン層と、遮断効果（ブロ
ック効果）が高い酸化アルミニウム層と、の積層構造とし、酸化アルミニウム層が形成さ
れた状態で第２の熱処理を施す方法が好ましい。
【０２０７】
第２の熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１
ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウ
ムなど）の雰囲気下で行えばよいが、上記窒素、酸素、超乾燥空気、または希ガス等の雰
囲気に水、水素などが含まれないことが好ましい。また、熱処理装置に導入する窒素、酸
素、または希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９
９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする
ことが好ましい。
【０２０８】
《酸素原子に換算した酸素の脱離量の測定方法。》
以下、酸素の放出量をＴＤＳ分析で酸素原子に換算して定量する方法について説明する。
【０２０９】
ＴＤＳ分析したときの気体の脱離量は、スペクトルの積分値に比例する。このため、絶縁
層のスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の脱離量を計算
することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分
値に対する原子の密度の割合である。
【０２１０】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、およ
び絶縁層のＴＤＳ分析結果から、絶縁層の酸素分子の脱離量（ＮＯ２）は、数式１で求め
ることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全
てが酸素分子由来と仮定する。質量数３２のものとしてＣＨ３ＯＨがあるが、存在する可
能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の
酸素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率
が極微量であるため考慮しない。
【０２１１】
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α      （数式１）
【０２１２】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試
料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、Ｎ
Ｈ２／ＳＨ２とする。ＳＯ２は、絶縁層をＴＤＳ分析したときのスペクトルの積分値であ
る。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。数式１の詳細に関
しては、特開平６−２７５６９７公報を参照できる。なお、上記した酸素の脱離量の数値
は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試
料として１×１０１６ｃｍ−３の水素原子を含むシリコンウェハを用いて測定した数値で
ある。
【０２１３】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の脱離量を評価することで、酸素原子の脱離量につ
いても見積もることができる。
【０２１４】
なお、ＮＯ２は酸素分子の脱離量である。絶縁層においては、酸素原子に換算したときの
酸素の脱離量は、酸素分子の脱離量の２倍となる。
【０２１５】
熱処理により酸素が脱離する層の一例として、酸素が過剰な酸化シリコン（ＳｉＯｘ（ｘ
＞２））がある。酸素が過剰な酸化シリコン（ＳｉＯｘ（ｘ＞２））とは、シリコン原子
数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコ
ン原子数および酸素原子数は、ラザフォード後方散乱法により測定した値である。
【０２１６】
＜ソース電極またはドレイン電極として機能する電極の形成＞
次に、ソース電極またはドレイン電極として機能する電極５５１、電極５５２を形成する
。
【０２１７】
ソース電極またはドレイン電極となる導電材料を含む層は、スパッタリング法などを用い
て成膜する。
【０２１８】
次に、フォトリソグラフィ工程によりレジストマスクを形成し、該レジストマスクを用い
て、導電材料を含む層を選択的にエッチングして電極５５１、電極５５２を形成する。な
お、同じ導電材料を含む層からなる配線等（図示せず）も同一の工程で形成する。
【０２１９】
なお、チャネル長（Ｌ）を１０ｎｍ以上１０００ｎｍ（１μｍ）以下、特に２５ｎｍ未満
のトランジスタを形成する場合、波長が数ｎｍ〜数十ｎｍの短い超紫外線（Ｅｘｔｒｅｍ
ｅ  Ｕｌｔｒａｖｉｏｌｅｔ）を用いてマスクを形成すると好ましい。超紫外線を用いる
と、解像度が高く焦点深度も大きいからである。
【０２２０】
なお、ソース電極又はドレイン電極として機能する電極をテーパ形状に形成するとよい。
ソース電極又はドレイン電極として機能する電極をテーパ形状にすると、本工程以降に形
成される層（例えばゲート絶縁層）の断切れを防止し、被覆性を向上できる。なおテーパ
角は、例えば、３０°以上６０°以下とすることが好ましい。
【０２２１】
なお、導電材料を含む層をチタン層や窒化チタン層の単層構造とする場合には、テーパ形
状を有するソース電極およびドレイン電極への加工が容易である。
【０２２２】
＜トランジスタを保護する絶縁層の形成＞
次に、トランジスタを保護する絶縁層５０５を形成する。
【０２２３】
トランジスタを保護する絶縁層は、プラズマＣＶＤ法やスパッタリング法等を用いて成膜
する（図５（Ｄ）参照）。
【０２２４】
以上のように、チャネルが形成される酸化物半導体層のキャリアの生成を抑制できるため
、トランジスタの特性の変動を抑制できる。
【０２２５】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
【０２２６】
（実施の形態７）
本実施の形態では、本発明の一態様のトリミング回路に用いることができるオフリーク電
流が極めて小さい（例えば、チャネル幅１μｍあたり１×１０−１７Ａ以下）トランジス
タに適用可能な酸化物半導体層について説明する。具体的には、ｃ軸配向結晶を有する酸
化物半導体層について説明する。
【０２２７】
本実施の形態では、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状ま
たは六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原
子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中
心に回転した）結晶（ＣＡＡＣ：Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌともい
う。）を含む酸化物について説明する。
【０２２８】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜
は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜で
ある。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであること
が多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏ
ｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と
結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレ
インバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に
起因する電子移動度の低下が抑制される。
【０２２９】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角
形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または
金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸お
よびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８
５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５
°以上５°以下の範囲も含まれることとする。
【０２３０】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。
【０２３１】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成
面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。な
お、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、また
は成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【０２３２】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【０２３３】
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見
て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な
方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸
化物をいう。
【０２３４】
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡ
ＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明
確に判別できないこともある。
【０２３５】
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣ
を構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣが形成される基板面、
ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個
々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣが形成される基板面、ＣＡ
ＡＣの表面などに垂直な方向）を向いていてもよい。
【０２３６】
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であっ
たりする。また、その組成などに応じて、可視光に対して透明であったり不透明であった
りする。
【０２３７】
このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直な
方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察す
ると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる
結晶を挙げることもできる。
【０２３８】
ＣＡＡＣに含まれる結晶構造の一例について図６乃至図８を用いて詳細に説明する。なお
、特に断りがない限り、図６乃至図８は上方向をｃ軸方向とし、ｃ軸方向と直交する面を
ａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、
下半分をいう。また、図６において丸で囲まれたＯ原子は４配位のＯ原子を示し、二重丸
で囲まれたＯ原子は３配位のＯ原子を示す。
【０２３９】
図６（Ａ）に、１個の６配位のＩｎ原子と、Ｉｎ原子に近接の６個の４配位の酸素原子（
以下４配位のＯ原子）と、を有する構造を示す。ここでは、金属原子が１個に対して、近
接の酸素原子のみ示した構造を小グループと呼ぶ。図６（Ａ）の構造は、八面体構造をと
るが、簡単のため平面構造で示している。なお、図６（Ａ）の上半分および下半分にはそ
れぞれ３個ずつ４配位のＯ原子がある。図６（Ａ）に示す小グループは電荷が０である。
【０２４０】
図６（Ｂ）に、１個の５配位のＧａ原子と、Ｇａ原子に近接の３個の３配位の酸素原子（
以下３配位のＯ原子）と、Ｇａ原子に近接の２個の４配位のＯ原子と、を有する構造を示
す。３配位のＯ原子は、いずれもａｂ面に存在する。図６（Ｂ）の上半分および下半分に
はそれぞれ１個ずつ４配位のＯ原子がある。また、Ｉｎ原子も５配位をとるため、図６（
Ｂ）に示す構造をとりうる。図６（Ｂ）に示す小グループは電荷が０である。
【０２４１】
図６（Ｃ）に、１個の４配位のＺｎ原子と、Ｚｎ原子に近接の４個の４配位のＯ原子と、
を有する構造を示す。図６（Ｃ）の上半分には１個の４配位のＯ原子があり、下半分には
３個の４配位のＯ原子がある。または、図６（Ｃ）の上半分に３個の４配位のＯ原子があ
り、下半分に１個の４配位のＯ原子があってもよい。図６（Ｃ）に示す小グループは電荷
が０である。
【０２４２】
図６（Ｄ）に、１個の６配位のＳｎ原子と、Ｓｎ原子に近接の６個の４配位のＯ原子と、
を有する構造を示す。図６（Ｄ）の上半分には３個の４配位のＯ原子があり、下半分には
３個の４配位のＯ原子がある。図６（Ｄ）に示す小グループは電荷が＋１となる。
【０２４３】
図６（Ｅ）に、２個のＺｎ原子を含む小グループを示す。図６（Ｅ）の上半分には１個の
４配位のＯ原子があり、下半分には１個の４配位のＯ原子がある。図６（Ｅ）に示す小グ
ループは電荷が−１となる。
【０２４４】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を
大グループ（ユニットセルともいう。）と呼ぶ。
【０２４５】
ここで、これらの小グループ同士が結合する規則について説明する。図６（Ａ）に示す６
配位のＩｎ原子の上半分の３個のＯ原子は、下方向にそれぞれ３個の近接Ｉｎ原子を有し
、下半分の３個のＯ原子は、上方向にそれぞれ３個の近接Ｉｎ原子を有する。図６（Ｂ）
に示す５配位のＧａ原子の上半分の１個のＯ原子は下方向に１個の近接Ｇａ原子を有し、
下半分の１個のＯ原子は上方向に１個の近接Ｇａ原子を有する。図６（Ｃ）に示す４配位
のＺｎ原子の上半分の１個のＯ原子は、下方向に１個の近接Ｚｎ原子を有し、下半分の３
個のＯ原子は、上方向にそれぞれ３個の近接Ｚｎ原子を有する。この様に、金属原子の上
方向の４配位のＯ原子の数と、そのＯ原子の下方向にある近接金属原子の数は等しく、同
様に金属原子の下方向の４配位のＯ原子の数と、そのＯ原子の上方向にある近接金属原子
の数は等しい。Ｏ原子は４配位なので、下方向にある近接金属原子の数と、上方向にある
近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯ原子の数
と、別の金属原子の下方向にある４配位のＯ原子の数との和が４個のとき、金属原子を有
する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（Ｉｎま
たはＳｎ）が下半分の４配位のＯ原子を介して結合する場合、４配位のＯ原子が３個であ
るため、５配位の金属原子（ＧａまたはＩｎ）、４配位の金属原子（Ｚｎ）のいずれかと
結合することになる。
【０２４６】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯ原子を介して結合す
る。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合
して中グループを構成する。
【０２４７】
図７（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す
。図７（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図７（Ｃ）は
、図７（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０２４８】
図７（Ａ）においては、簡単のため、３配位のＯ原子は省略し、４配位のＯ原子は個数の
み示し、例えば、Ｓｎ原子の上半分および下半分にはそれぞれ３個ずつ４配位のＯ原子が
あることを丸枠の３として示している。同様に、図７（Ａ）において、Ｉｎ原子の上半分
および下半分にはそれぞれ１個ずつ４配位のＯ原子があり、丸枠の１として示している。
また、同様に、図７（Ａ）において、下半分には１個の４配位のＯ原子があり、上半分に
は３個の４配位のＯ原子があるＺｎ原子と、上半分には１個の４配位のＯ原子があり、下
半分には３個の４配位のＯ原子があるＺｎ原子とを示している。
【０２４９】
図７（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から
順に４配位のＯ原子が３個ずつ上半分および下半分にあるＳｎ原子が、４配位のＯ原子が
１個ずつ上半分および下半分にあるＩｎ原子と結合し、そのＩｎ原子が、上半分に３個の
４配位のＯ原子があるＺｎ原子と結合し、そのＺｎ原子の下半分の１個の４配位のＯ原子
を介して４配位のＯ原子が３個ずつ上半分および下半分にあるＩｎ原子と結合し、そのＩ
ｎ原子が、上半分に１個の４配位のＯ原子があるＺｎ原子２個からなる小グループと結合
し、この小グループの下半分の１個の４配位のＯ原子を介して４配位のＯ原子が３個ずつ
上半分および下半分にあるＳｎ原子と結合している構成である。この中グループが複数結
合して大グループを構成する。
【０２５０】
ここで、３配位のＯ原子および４配位のＯ原子の場合、結合１本当たりの電荷はそれぞれ
−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）原
子、Ｚｎ（４配位）原子、Ｓｎ（５配位または６配位）原子の電荷は、それぞれ＋３、＋
２、＋４である。従って、Ｓｎ原子を含む小グループは電荷が＋１となる。そのため、Ｓ
ｎ原子を含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電
荷−１をとる構造として、図６（Ｅ）に示すように、２個のＺｎ原子を含む小グループが
挙げられる。例えば、Ｓｎ原子を含む小グループが１個に対し、２個のＺｎ原子を含む小
グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることが
できる。
【０２５１】
具体的には、図７（Ｂ）に示した大グループとすることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結
晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ
系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成
式で表すことができる。
【０２５２】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物や
、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物（ＩＧＺＯとも表記する。）
、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｇａ−Ｚｎ−
Ｏ系酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系酸化物、Ｉｎ−
Ｌａ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系酸化
物、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ
−Ｏ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−
Ｄｙ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系酸化
物、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ
−Ｏ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｚｎ−Ｏ系
酸化物、Ａｌ−Ｚｎ−Ｏ系酸化物、Ｚｎ−Ｍｇ−Ｏ系酸化物、Ｓｎ−Ｍｇ−Ｏ系酸化物、
Ｉｎ−Ｍｇ−Ｏ系酸化物や、Ｉｎ−Ｇａ−Ｏ系酸化物などを用いた場合も同様である。
【０２５３】
例えば、図８（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル
図を示す。
【０２５４】
図８（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から
順に４配位のＯ原子が３個ずつ上半分および下半分にあるＩｎ原子が、４配位のＯ原子が
１個上半分にあるＺｎ原子と結合し、そのＺｎ原子の下半分の３個の４配位のＯ原子を介
して、４配位のＯ原子が１個ずつ上半分および下半分にあるＧａ原子と結合し、そのＧａ
原子の下半分の１個の４配位のＯ原子を介して、４配位のＯ原子が３個ずつ上半分および
下半分にあるＩｎ原子と結合している構成である。この中グループが複数結合して大グル
ープを構成する。
【０２５５】
図８（Ｂ）に３つの中グループで構成される大グループを示す。なお、図８（Ｃ）は、図
８（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０２５６】
ここで、Ｉｎ（６配位または５配位）原子、Ｚｎ（４配位）原子、Ｇａ（５配位）原子の
電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ原子、Ｚｎ原子およびＧａ原子のい
ずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わ
せであれば中グループの合計の電荷は常に０となる。
【０２５７】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図８（Ａ）に示した中
グループに限定されず、Ｉｎ原子、Ｇａ原子、Ｚｎ原子の配列が異なる中グループを組み
合わせた大グループも取りうる。
【０２５８】
具体的には、図８（Ｂ）に示した大グループとすることで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の結
晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ−Ｏ系の層構造は、ＩｎＧａＯ
３（ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表すことができる。
【０２５９】
ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図９（Ａ）に示す結晶構造を取りうる。
なお、図９（Ａ）に示す結晶構造において、図６（Ｂ）で説明したように、Ｇａ原子及び
Ｉｎ原子は５配位をとるため、Ｇａ原子がＩｎ原子に置き換わった構造も取りうる。
【０２６０】
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図９（Ｂ）に示す結晶構造を取
りうる。なお、図９（Ｂ）に示す結晶構造において、図６（Ｂ）で説明したように、Ｇａ
原子及びＩｎ原子は５配位をとるため、Ｇａ原子がＩｎ原子に置き換わった構造も取りう
る。
【０２６１】
本発明の一態様に用いるトランジスタを、チャネル形成領域にＣＡＡＣを含む酸化物半導
体層が適用された構成とすることで、高い信頼性が期待でき、好ましい。
【０２６２】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
【符号の説明】
【０２６３】
１００    トリミング回路
１０５    抵抗素子
１１０    トランジスタ
１１５    端子
１２０    トランジスタ
１２５    消去端子
１３０    トランジスタ
１４０    容量素子
１５０    記憶ノード
３００    トリミング回路
３０１    基板
３０２    素子分離絶縁層
３０３    絶縁層
３０４    絶縁層
３０５    抵抗素子
３１０    トランジスタ
３１１    配線
３１２    ゲート絶縁層
３１３    酸化物半導体層
３２０    トランジスタ
３２１    配線
３２２    ゲート絶縁層
３２３    酸化物半導体層
３３０    トランジスタ
３３１    ゲート電極
３３２    配線
３３５    配線
３４０    容量素子
３４１    配線
３５１    配線
３５２    配線
３５３    配線
４１３ａ    酸化物半導体層
４１３ｂ    酸化物半導体層
５０４    絶縁層
５０５    絶縁層
５１１    ゲート電極
５１２    ゲート絶縁層
５１３    酸化物半導体層
５１４ａ    絶縁層
５１４ｂ    絶縁層
５５１    電極
５５２    電極
７０１    基板
７０４    絶縁層
７０５    絶縁層
７１０    トランジスタ
７１１    ゲート電極
７１２    ゲート絶縁層
７１３    酸化物半導体層
７１４ａ    絶縁層
７１４ｂ    側壁
７５１    電極
７５２    電極
【図１】
2020123755.tif 000003
【図２】
2020123755.tif 000004
【図３】
2020123755.tif 000005
【図４】
2020123755.tif 000006
【図５】
2020123755.tif 000007
【図６】
2020123755.tif 000008
【図７】
2020123755.tif 000009
【図８】
2020123755.tif 000010
【図９】
2020123755.tif 000011