(57)【要約】【課題】バッファ容量を抑制しつつ書込処理及び消去処理に要する処理時間を短縮する。【解決手段】センサ（１２）の出力をデジタル変換したデータであって、データ授受に要する単位容量に対応する予め定めたデータ容量のデータを一時的にバッファメモリ（３０Ｍ）に記憶し、バッファに記憶されたデータを記憶する第１メモリ（６０Ａ）及び第２メモリ（６０Ｂ）に記憶する場合、第１メモリ（６０Ａ）及び第２メモリ（６０Ｂ）のうちの一方のメモリにデータを書き込む書込処理を行うと共に、他方のメモリに対してデータを消去する消去処理を同時に制御を行う記録制御ロジック回路（３０）を備えるデータ収録装置（１００）。【選択図】図３
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【特許請求の範囲】
【請求項１】
センサ出力をデジタル変換した収録データを出力するデータ収録装置において、
データ授受に要する単位容量に対応する予め定めたデータ容量の前記収録データを一時的に記憶するバッファと、
前記バッファに記憶された収録データを記憶する複数のメモリと、
を備え、
前記バッファに記憶された収録データを前記複数のメモリの何れか１つのメモリに記憶する場合、前記複数のメモリにおける異なるメモリに対して、一方のメモリに前記収録データを書き込む書込処理と、他方のメモリに格納済みの収録データを消去する消去処理とを同時に行うように制御する制御部と、
を備えるデータ収録装置。
【請求項２】
前記消去処理は、次に前記書込処理を行う場合の次に対象とする予め定めたメモリである、
請求項１に記載のデータ収録装置。
【請求項３】
前記バッファは、前記複数のメモリに対する１回の処理で前記収録データを格納するために予め定めた容量の前記収録データを一時的に記憶する
請求項１又は請求項２に記載のデータ収録装置。
【請求項４】
前記複数の記憶部の各々は、不揮発性メモリである
請求項１から請求項３の何れか１項に記載のデータ収録装置。
【請求項５】
前記制御部は、前記バッファに記憶された収録データに対して消去禁止情報が入力された場合、前記バッファに記憶された収録データを前記複数のメモリの何れか１つのメモリに記憶し、かつ該記憶された収録データに対して前記消去処理を行うことを禁止するように制御を行う
請求項１から請求項４の何れか１項に記載のデータ収録装置。
【請求項６】
前記消去禁止情報は、前記収録データに含まれる情報、前記収録データに基づいて特定される情報、又は外部装置から入力される情報である
請求項５に記載のデータ収録装置。
【請求項７】
センサ出力をデジタル変換した収録データを出力するデータ収録方法であって、
コンピュータが、データ授受に要する単位容量に対応する予め定めたデータ容量の前記収録データを一時的に記憶するバッファに記憶された収録データを、複数のメモリのうちの何れか１つのメモリに、記憶する場合、前記複数のメモリにおける異なるメモリに対して、一方のメモリに前記収録データを書き込む書込処理と、他方のメモリに格納済みの収録データを消去する消去処理とを同時に行うように制御する
データ収録方法。
【請求項８】
コンピュータが、センサ出力をデジタル変換した収録データを出力するためのデータ収録プログラムであって、
データ授受に要する単位容量に対応する予め定めたデータ容量の前記収録データを一時的に記憶するバッファに記憶された収録データを、複数のメモリのうちの何れか１つのメモリに、記憶する場合、前記複数のメモリにおける異なるメモリに対して、一方のメモリに前記収録データを書き込む書込処理と、他方のメモリに格納済みの収録データを消去する消去処理とを同時に行うように制御する
データ収録プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ収録装置、データ収録方法、及びデータ収録プログラムに関する。
【背景技術】
【０００２】
特許文献１には、記録媒体を２基備え、撮像したタイミングの古いものから順に撮像画像を消去し、順次記録媒体の空き領域を確保しながら、新しい撮像画像を蓄積するドライブレコーダに関する技術が開示されている。
【０００３】
また、特許文献２には、複数のメモリカードを制御するホスト機器においてメモリカードに対する書き込み、読み込みを行っている間に、別のカードに対して準備処理を行う技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−２２０８０３号公報
【特許文献２】特開２００９−５４１０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１では、装置に内蔵されたバッファを介して、２つのメモリカードに対して、順番に録画データを蓄積し、蓄積容量が無くなると、最古のデータを消去して新規のデータを書き込む。また、一方のメモリカードの蓄積容量が無くなる前に、他方のメモリカードのデータを全て消去して、連続してデータを蓄積可能としている。しかしながら、最古のデータを消去して新規のデータを書き込んだりデータを全て消去したりすることで、メモリカードに連続して蓄積可能であるものの、データの消去を考えると、装置に内蔵されたメモリに、データを消去する時間にデータを保持するバッファの領域を確保することが必要であり、装置に内蔵されたバッファの容量を抑制することは困難である。
【０００６】
また、特許文献２では、２つのメモリカードに対して、一方のメモリカードで書き込みをしている間に、他方のメモリカードについて、領域を分割して書込み又は読み取りのための準備処理を行っている。しかしながら、領域を分割して準備処理を行うことで、メモリカード全体を処理することに比べてバッファ容量を抑制可能であるものの、メモリカードを切り替えて処理を行うため、全体の処理時間を抑制するのには改善の余地がある。
【０００７】
本開示は、上記事実に鑑みてなされたものであり、バッファ容量を抑制しつつ、書込処理及び消去処理に要する処理時間を短縮することを目的とする。
【課題を解決するための手段】
【０００８】
本開示の第１態様は、センサ出力をデジタル変換した収録データを出力するデータ収録装置において、データ授受に要する単位容量に対応する予め定めたデータ容量の前記収録データを一時的に記憶するバッファと、前記バッファに記憶された収録データを記憶する複数のメモリと、を備え、前記バッファに記憶された収録データを前記複数のメモリの何れか１つのメモリに記憶する場合、前記複数のメモリにおける異なるメモリに対して、一方のメモリに前記収録データを書き込む書込処理と、他方のメモリに格納済みの収録データを消去する消去処理とを同時に行うように制御する制御部と、を備えるデータ収録装置である。
【０００９】
本開示の第２態様は、第１態様のデータ収録装置において、前記消去処理は、次に前記書込処理を行う場合の次に対象とする予め定めたメモリである。
【００１０】
本開示の第３態様は、第１態様又は第２態様のデータ収録装置において、前記バッファは、前記複数のメモリに１回の処理で前記収録データを格納するために予め定めた容量の前記収録データを一時的に記憶する。
【００１１】
本開示の第４態様は、第１態様から第３態様の何れか１態様のデータ収録装置において、前記複数の記憶部の各々は、不揮発性メモリである。
【００１２】
本開示の第５態様は、第１態様から第４態様の何れか１態様のデータ収録装置において、前記制御部は、前記バッファに記憶された収録データに対して消去禁止情報が入力された場合、前記バッファに記憶された収録データを前記複数のメモリの何れか１つのメモリに記憶し、かつ該記憶された収録データに対して前記消去処理を行うことを禁止するように制御を行う。
【００１３】
本開示の第６態様は、第５態様のデータ収録装置において、前記消去禁止情報は、前記収録データに含まれる情報、前記収録データに基づいて特定される情報、又は外部装置から入力される情報である。
【００１４】
本開示の第７態様は、センサ出力をデジタル変換した収録データを出力するデータ収録方法であって、コンピュータが、データ授受に要する単位容量に対応する予め定めたデータ容量の前記収録データを一時的に記憶するバッファに記憶された収録データを、複数のメモリのうちの何れか１つのメモリに、記憶する場合、前記複数のメモリにおける異なるメモリに対して、一方のメモリに前記収録データを書き込む書込処理と、他方のメモリに格納済みの収録データを消去する消去処理とを同時に行うように制御するデータ収録方法である。
【００１５】
本開示の第８態様は、コンピュータが、センサ出力をデジタル変換した収録データを出力するためのデータ収録プログラムであって、データ授受に要する単位容量に対応する予め定めたデータ容量の前記収録データを一時的に記憶するバッファに記憶された収録データを、複数のメモリのうちの何れか１つのメモリに、記憶する場合、前記複数のメモリにおける異なるメモリに対して、一方のメモリに前記収録データを書き込む書込処理と、他方のメモリに格納済みの収録データを消去する消去処理とを同時に行うように制御するデータ収録プログラムである。
【発明の効果】
【００１６】
本発明によれば、書込処理及び消去処理を同時に処理することで、バッファの容量を書き込み時のデータの容量まで抑制することが可能となる。
【図面の簡単な説明】
【００１７】
【図１】第１実施形態に係るデータ収録装置の回路構成の一例を示す回路ブロック図である。
【図２】第１実施形態に係るデータ収録装置の構成を示す斜視図である
【図３】第１実施形態に係るロジック回路を主としたデータ収録装置の機能構成の一例を示す回路ブロック図である。
【図４】第１実施形態に係るメモリの構成の一例を示すブロック図である。
【図５】第１実施形態に係る記録制御ロジック回路でデータをメモリに蓄積する処理の流れの一例を示すフローチャートである。
【図６】第１実施形態に係るデータをメモリに蓄積する処理におけるタイムチャートの一例である。
【図７】第１実施形態に係るデータをメモリに蓄積する処理におけるメモリ上の状態の一例を示す概念図である。
【図８】第２実施形態に係るロジック回路を主としたデータ収録装置の機能構成の一例を示す回路ブロック図である。
【図９】第２実施形態に係る記録制御ロジック回路におけるデータの消去禁止及び解除までの対象物の温度変化の一例を示す温度変動図である。
【図１０】第２実施形態に係る記録制御ロジック回路でデータをメモリに蓄積する処理の流れの一例を示すフローチャートである。
【図１１】第２実施形態に係る記録制御ロジック回路でデータをメモリに蓄積する処理においてメモリ上の状態の一例を示す概念図である。
【発明を実施するための形態】
【００１８】
以下、本開示の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与し、重複する説明は適宜省略する。
【００１９】
［第１実施形態］
図１は、本開示の第１実施形態に係るデータ収録装置１００の回路構成の一例を示す回路ブロック図である。図２は、データ収録装置１００の構成を示す斜視図である。なお、図１において、データ収録装置１００に接続される複数のセンサ１２がデータ収録装置１００と共に示されている。
【００２０】
データ収録装置１００は、配線基板１に搭載されたＡＦＥ（Analog Front End）１０、ロジック回路３００、ＲＦ（Radio Frequency）通信モジュール４１、ＵＡＲＴ（Universal Asynchronous Receiver Transmitter）４２、ＣＰＵ（Central Processing Unit）５０及びメモリ６０を含んで構成されている。なお、詳細は後述するが、メモリ６０は複数のメモリを備え（図３）、データ収録装置１００は、メモリ６０として管理される複数のメモリの各々に対する処理を行う。
【００２１】
データ収録装置１００は、センサ１２から出力されるセンサ信号をデジタル値に変換して、メモリ６０として管理される複数のメモリの各々に対しての記録、及び消去を行う機能を主な機能として有する（詳細は後述）。また、データ収録装置１００は、外部装置（例えば、データ収録装置１００に通信可能に接続されたパーソナルコンピュータ）からの要求に応じてメモリ６０に記録したセンサ信号値を外部装置に送信する機能を有する。データ収録装置１００に接続されるセンサ１２として、圧力センサ、加速度センサ、変位センサ、電圧センサ、温度センサ、歪みセンサ等のあらゆるセンサを想定することができる。
【００２２】
ＡＦＥ１０は、計装アンプ２１、ローパスフィルタ２２、マルチプレクサ２３、アナログ・デジタル変換器（以下、ＡＤ変換器と称する）２４を単一の半導体チップに集積した集積回路である。ＡＦＥ１０は、一例として、１６個のセンサ信号の入力チャンネルを有し、１６個のセンサ１２を接続することが可能である。複数のセンサ１２の各々から出力されたセンサ信号は、配線基板１に設けられた入力端子９０及びＡＦＥ１０を構成する半導体チップに設けられたセンサ信号入力用のポート９１を介してＡＦＥ１０に供給される。
【００２３】
計装アンプ２１、ローパスフィルタ２２は、それぞれ、１６個のセンサ１２の各々に対応して設けられている。計装アンプ２１の各々は、対応するセンサ１２から出力されるセンサ信号を増幅する。ローパスフィルタ２２は、計装アンプ２１によって増幅された対応するセンサ信号から高周波成分（ノイズ）を除去する。なお、センサ信号から高周波成分が問題とならない場合には、ローパスフィルタ２２を省略してもよい。
【００２４】
マルチプレクサ２３及びＡＤ変換器２４は、４つの入力チャンネル毎に１つずつ設けられている。マルチプレクサ２３の各々は、対応する４つのローパスフィルタ２２から出力されるセンサ信号を順次選択し、選択したセンサ信号をＡＤ変換器２４に供給する。
【００２５】
ＡＤ変換器２４は、マルチプレクサ２３から順次供給されるアナログ信号であるセンサ信号をデジタル値に変換する。ＡＤ変換器２４によってデジタル値に変換されたセンサ信号値は、後述する記録制御ロジック回路３０に供給される。なお、ＡＤ変換器２４を複数の入力チャンネルで共有するのではなく、入力チャンネル毎にＡＤ変換器２４を設け、ローパスフィルタ２２からそれぞれ出力されるセンサ信号を、対応するＡＤ変換器２４で直接受ける構成としてもよい。この場合、マルチプレクサ２３は不要となる。
【００２６】
ロジック回路３００は、記録制御ロジック回路３０及び通信制御ロジック回路４０を、ＡＥＦ１０とは別体の単一の半導体チップに集積した集積回路である。ロジック回路３００は、ＣＰＬＤ（Complex Programmable Logic Device）またはＦＰＧＡ（Field Programmable Gate Array）等のプログラマブルロジックデバイスであり、記録制御ロジック回路３０及び通信制御ロジック回路４０のロジック構成が外部からの指定によりプログラム可能である。従って、記録制御ロジック回路３０及び通信制御ロジック回路４０のロジック構成をプログラミングによって事後的に変更することが可能である。
【００２７】
記録制御ロジック回路３０は、ＣＰＵ５０から供給される指令に基づいて各種の動作を行う。記録制御ロジック回路３０は、ＣＰＵ５０からデータ収録を行うべき指令が発せられた場合には、マルチプレクサ２３及びＡＤ変換器２４に制御信号を供給することによってこれらを稼働させ、ＡＤ変換器２４から順次供給されるセンサ信号値をメモリ６０に記録する処理を行う。一方、記録制御ロジック回路３０は、ＣＰＵ５０からデータ読み出しを行うべき指令が発せられた場合には、メモリ６０に記録されたセンサ信号値を読み出し、通信制御ロジック回路４０及びＲＦ通信モジュール４１またはＵＡＲＴ４２を介して読み出したセンサ信号値を外部装置に送信する。
【００２８】
また、記録制御ロジック回路３０は、ＣＰＵ５０から外部装置に向けてデータ送信を行うべき指令が発せられた場合には、ＡＤ変換器２４から順次供給されるセンサ信号値、あるいは、センサ信号値に付加情報を加えたデータを、メモリ６０を介することなく通信制御ロジック回路４０を介して外部装置に送信する。記録制御ロジック回路３０は、ＣＰＵ５０からの指令に基づいて、ＡＤ変換器２４から供給されるデジタル値の、メモリ６０に対する記録制御と、外部装置に対する送信制御を並行して行うことが可能である。また、記録制御ロジック回路３０は、メモリ６０に対するデータの記録と、外部装置に対するデータの送信について、優先度を設定することが可能である。例えば、メモリ６０に対するデータの記録について設定された優先度が、外部装置に対するデータの送信について設定された優先度よりも低い場合、ＡＤ変換器２４から供給されるデジタル値を間引いてメモリ６０に記録してもよい。
【００２９】
通信制御ロジック回路４０は、外部装置との間の通信を制御する回路ブロックである。通信制御ロジック回路４０は、例えば、記録制御ロジック回路３０から供給される、メモリ６０から読み出されたセンサ信号値、あるいは、ＡＤ変換器２４から直接供給されるセンサ信号値若しくはこれに付加情報を加えたデータを、所定の通信プロトコルに従ってＲＦ通信モジュール４１またはＵＡＲＴ４２を介して外部装置に送信する。通信制御ロジック回路４０は、ＣＰＵ５０からの指令に基づいて、ＲＦ通信モジュール４１及びＵＡＲＴ４２のいずれか一方または双方を介してセンサ信号値またはこれに付加情報を加えたデータを外部装置に送信する。また、通信制御ロジック回路４０は、外部装置からＲＦ通信モジュール４１またはＵＡＲＴ４２を介して供給される指令及び情報をＣＰＵ５０に供給する。
【００３０】
メモリ６０は、センサ１２から出力され、デジタル値に変換されたセンサ信号値を記録するための記録媒体である。メモリ６０は、データの書き込み、消去及び書き換えが可能な不揮発性の記録媒体である。メモリ６０は、例えば、ＮＡＮＤ型フラッシュメモリであってもよい。メモリ６０は、ＡＦＥ１０を構成する半導体チップ及びロジック回路３００を構成する半導体チップとは別体の半導体チップとして構成され、ロジック回路３００のデータ入出力用のポート９３を介して記録制御ロジック回路３０に接続されている。
【００３１】
ＲＦ通信モジュール４１は、通信制御ロジック回路４０による制御の下で外部装置と無線通信を行うための通信モジュールである。ＲＦ通信モジュール４１は、ＡＦＥ１０を構成する半導体チップ及びロジック回路３００を構成する半導体チップとは別体のパッケージ部品として構成され得る。ＲＦ通信モジュール４１は、ロジック回路３００の通信用のポート９５を介して通信制御ロジック回路４０と接続されている。
【００３２】
ＵＡＲＴ４２は、通信制御ロジック回路４０による制御の下で外部装置と有線通信を行うための通信モジュールである。ＵＡＲＴ４２は、シリアル転送方式のデータとパラレル転送方式のデータを相互に変換する機能を有する。ＵＡＲＴ４２は、ＡＦＥ１０を構成する半導体チップ及びロジック回路３００を構成する半導体チップとは別体のパッケージ部品として構成され得る。ＵＡＲＴ４２は、ロジック回路３００の通信用のポート９６を介して通信制御ロジック回路４０と接続されている。なお、本実施形態では、外部装置との通信を行うための通信モジュールとして、ＲＦ通信モジュール４１及びＵＡＲＴ４２の双方を備える構成を例示しているが、ＲＦ通信モジュール４１及びＵＡＲＴ４２の一方のみを備える構成としてもよい。また、ＲＦ通信モジュール４１及びＵＡＲＴ４２に相当する機能が、データ収録装置１００と連携する外部機器において提供される場合には、これらをデータ収録装置１００から削減することができる。
【００３３】
ＣＰＵ５０は、データ収録装置１００の動作を統括的に制御する中央演算処理装置である。ＣＰＵ５０は、記録制御ロジック回路３０に対して指令を送ることにより、データ収録及びデータ読み出しを制御する。また、ＣＰＵ５０は、通信制御ロジック回路４０に指令を送ることにより、外部装置との間の通信を制御する。ＣＰＵ５０は、ＡＦＥ１０を構成する半導体チップ、ロジック回路３００を構成する半導体チップ及びメモリ６０を構成する半導体チップとは別体の半導体チップとして構成されている。ＣＰＵ５０は、ロジック回路３００の通信用のポート９７を介して通信制御ロジック回路４０と接続され、ロジック回路３００の通信用のポート９８を介して記録制御ロジック回路３０と接続されている。
【００３４】
データ収録装置１００は、通信用のポート９２に接続される外部機器（例えば、他のデータ収録装置）との間で、保持しているデータを一致させる同期処理を行うことが可能である。
【００３５】
また、データ収録装置１００は、トリガ信号Ｓｔを外部から供給することによってデータ収録の開始及び停止のタイミングを外部から制御することが可能である。ロジック回路３００は、外部装置から供給されるトリガ信号Ｓｔの入力を受け付けるトリガ信号入力用のポート９４を有する。ポート９４を介してロジック回路３００に入力されたトリガ信号Ｓｔは、記録制御ロジック回路３０によって受信される。記録制御ロジック回路３０は、受信したトリガ信号Ｓｔに応じてセンサ信号値の収録を開始または停止させる。
【００３６】
トリガ信号Ｓｔには、付加情報を含めることができ、この付加情報をセンサ信号値とともにメモリ６０に記録することができる。付加情報としては、例えば、時刻情報、センサ１２によってセンシングされる対象物（以下、センシング対象物という）の温度、湿度、気圧などの環境情報、センシング対象物の状態に関する情報などが挙げられる。例えば、センシング対象物が所定の移動経路上を移動する移動体である場合、移動経路上におけるセンシング対象物の位置を示す位置情報を、付加情報としてトリガ信号に含めることが可能である。付加情報は、トリガ信号と統合されたデジタル信号であってもよく、例えば、光信号または無線信号の形態でデータ収録装置１００に供給され得る。
【００３７】
記録制御ロジック回路３０は、付加情報を含むトリガ信号Ｓｔに応じてセンサ信号値をメモリ６０に記録する場合に、ＡＤ変換器２４から順次供給されるセンサ信号値の各々に、対応する付加情報を付加してメモリ６０に記録する。このように、メモリ６０に記録するセンサ信号値の各々に付加情報を含めることで、センサ１２から逐次出力されるセンサ信号の取得時点における付加的な情報をセンサ信号値とともに収録することが可能となる。
【００３８】
なお、所定期間内にＡＤ変換器２４から供給される複数のセンサ信号値に共通の１つの付加情報を付加したものを１つのデータセットとしてメモリ６０に記録してもよい。この態様によれば、センサ信号値の各々に付加情報を含める場合と比較して、メモリ６０に記録するデータ量を削減することができる。また、記録制御ロジック回路３０は、ＡＤ変換器２４から順次供給されるセンサ信号値を、メモリ６０を介することなく通信制御ロジック回路４０を介して外部装置に送信する場合、トリガ信号Ｓｔに付加された付加情報を、センサ信号値に加えて外部装置に送信することも可能である。
【００３９】
また、記録制御ロジック回路３０は、ＡＤ変換器２４から供給されるセンサ信号値のメモリ６０への記録の継続、中断及び終了を示すステータス情報（制御情報）を、当該センサ信号値とともにメモリ６０に記録する。センサ信号値のメモリ６０への記録の継続、中断及び終了に関する指令は、ＣＰＵ５０から記録制御ロジック回路３０に供給される。
【００４０】
記録制御ロジック回路３０は、ＣＰＵ５０からデータ収録を継続すべき指令が発せられている間、ＡＤ変換器２４から供給されるセンサ信号値に、データ収録の「継続中」を示すステータス情報を付加して、当該センサ信号値をメモリ６０に記録する。記録制御ロジック回路３０は、ＣＰＵ５０からデータ収録を中断すべき指令が発せられた場合、ＡＤ変換器２４から供給されるセンサ信号値に、データ収録の「中断」を示すステータス情報を付加して、当該センサ信号値をメモリ６０に記録した後、データ収録を中断させる。すなわち、データ収録を中断する直前にメモリ６０に記録するセンサ信号値に対してデータ収録の「中断」を示すステータス情報が付加される。記録制御ロジック回路３０は、ＣＰＵ５０からデータ収録を終了すべき指令が発せられた場合、ＡＤ変換器２４から供給されるセンサ信号値に、データ収録の「終了」を示すステータス情報を付加して、当該センサ信号値をメモリ６０に記録した後、データ収録を終了させる。すなわち、データ収録を終了する直前にメモリ６０に記録するセンサ信号値に対してデータ収録の「終了」を示すステータス情報が付加される。
【００４１】
このようにメモリ６０に記録するセンサ信号値の各々にステータス情報を含めることで、データの収録経緯をセンサ信号値とともに収録することが可能となる。記録制御ロジック回路３０は、上記の付加情報を含むトリガ信号Ｓｔに応じてセンサ信号値をメモリ６０に記録する場合、１つまたは複数のセンサ信号値、付加情報、及びステータス情報を含むデータセットをメモリ６０に記録する。この場合、ＣＰＵ５０は、トリガ信号Ｓｔを出力する外部装置と連携することで、データ収録の継続、中断及び終了を判断する。
【００４２】
また、記録制御ロジック回路３０は、ＣＰＵ５０からの指令に基づいて、ＡＤ変換器２４の各々から逐次供給される複数のセンサ信号値のメモリ６０への記録順序を制御する。すなわち、記録制御ロジック回路３０は、ＡＤ変換器２４の各々から供給される順序とは異なる順序で、複数のセンサ信号値をメモリ６０に記録することが可能である。
【００４３】
データ収録装置１００の構成部品のうち、ＡＦＥ１０、ロジック回路３００、ＣＰＵ５０及びメモリ６０は、それぞれ、別々の半導体チップで構成され、モールド樹脂で覆われていないチップ状態で配線基板１に搭載されている。ＡＦＥ１０、ロジック回路３００、ＣＰＵ５０及びメモリ６０は、それぞれ、機械的ストレス及び熱的ストレスからこれらを保護するための樹脂等からなる保護膜で覆われていてもよい。ＲＦ通信モジュール４１及びＵＡＲＴ４２は、ＡＦＥ１０、ロジック回路３００、ＣＰＵ５０及びメモリ６０を構成する各半導体チップとは別体のパッケージ部品として構成されている。なお、ＲＦ通信モジュール４１及びＵＡＲＴ４２は、モールド樹脂で覆われていないチップ状態であってもよい。
【００４４】
図２に示すように、ロジック回路３００、ＲＦ通信モジュール４１及びＵＡＲＴ４２は、それぞれ、配線基板１の上面Ｓ１に搭載されている。ＡＦＥ１０、メモリ６０及びＣＰＵ５０は、それぞれ、配線基板１の内層に設けられている。配線基板１は、多層構造を有しており、ＡＦＥ１０、メモリ６０及びＣＰＵ５０は、配線基板１の内部において積層された状態で搭載されている。ＡＦＥ１０は、配線基板１が備える複数の内層のうち、配線基板１の下面Ｓ２に隣接する最下層に搭載されている。メモリ６０は、ＡＦＥ１０が搭載された層の１つ上の層に搭載されている。ＣＰＵ５０は、メモリ６０が搭載された層の１つ上の層に搭載されている。配線基板１に搭載された各構成部品は、配線基板１の上面Ｓ１及び下面Ｓ２に設けられた配線、配線基板１の内層に設けられた配線及びビア（いずれも図示せず）を介して、他の構成部品と電気的に接続されている。配線基板１の下面Ｓ２には、センサ１２から出力されるセンサ信号が入力される入力端子９０が設けられている。入力端子９０は、配線基板１の下面Ｓ２に設けられた配線（図示せず）及び配線基板１の内部に設けられたビア（図示せず）を介してＡＦＥ１０のポート９１に接続されている。
【００４５】
以上のように、データ収録装置１００において、ＡＦＥ１０、メモリ６０、ＣＰＵ５０及びロジック回路３００は、これらの構成部品が積層された状態で配線基板１に搭載されている。これらの構成部品のうち、ＡＦＥ１０が配線基板１が備える複数の内層のうち、最下層に搭載され、センサ信号の入力端子９０が、ＡＦＥ１０が搭載された最下層に隣接する配線基板１の下面Ｓ２に設けられている。アナログ信号であるセンサ信号が通過するアナログ信号配線は、入力端子９０とＡＦＥ１０のポート９１との間に設けられる。
【００４６】
このように、複数の構成部品を積層して構成されるデータ収録装置１００において、ＡＦＥ１０を、構成部品の積層方向の端部に配置するとともに、センサ信号が入力される入力端子９０を、ＡＦＥ１０の直近の基板面に設けることで、アナログ信号配線が、デジタル信号配線と近接することを回避できる。また、アナログ信号配線とデジタル信号配線とが交差状態または並行状態となることを回避できる。従って、アナログ信号であるセンサ信号へのノイズの重畳を抑制することができる。
【００４７】
ところで、データをメモリ６０に蓄積する場合、取得したデータをバッファメモリに一時的に記憶してメモリ６０に格納する。これは、メモリ６０へのデータの書き込みタイミングの相違を調整するためや、メモリ６０にデータを格納する場合に事前にデータ内容を消去する必要があるためである。このバッファメモリに格納するデータは、データ容量を抑制することが好ましく、また、データをメモリ６０に蓄積する処理に要する処理時間を最小限に抑制することが好ましい。
そこで、本実施形態では、複数のメモリを管理化に置き、重複処理が可能な処理を同時に行うことで、バッファメモリの容量を抑制する。また、本実施形態では、データをメモリ６０に書き込む書込処理及びデータをメモリ６０から消去する消去処理に要する処理時間を短縮可能にする。
【００４８】
次に、データをメモリ６０に蓄積する場合に、バッファ容量を抑制しつつ、データをメモリ６０に書き込む書込処理及びデータを消去する消去処理に要する処理時間を短縮可能にするデータ収録装置１００を説明する。なお、以下の説明では、不揮発性のメモリ６０は、データの消去可能な容量、及びデータの読み書き可能な容量が予め定められているものとする。
【００４９】
図３は、ロジック回路３００を主としたデータ収録装置１００の機能構成の一例を示す回路ブロック図である。
図３に示すように、ロジック回路３００に含まれる記録制御ロジック回路３０は、データを一時的に記憶するバッファメモリ３０Ｍを含む。記録制御ロジック回路３０は、ＡＦＥ１０において、複数のセンサ１２各々によるセンサ信号各々を、各々対応するＡＤ変換器２４で変換されたデジタル値をデータとして取得し、取得したデータを、バッファメモリ３０Ｍに一時的に記憶する。バッファメモリ３０Ｍに記憶されたデータは、メモリ６０に蓄積される。このＡＤ変換器２４で変換されたデジタル値が変換されたデータは、本開示の収録データの一例である。
【００５０】
本実施形態では、メモリ６０として、各々不揮発性のメモリである第１メモリ６０Ａ及び第２メモリ６０Ｂを備えている。なお、本実施形態では、メモリ６０の一例として第１メモリ６０Ａ及び第２メモリ６０Ｂを備えた場合を説明するが、３つ以上のメモリを備えてもよい。メモリ６０は、データ収録装置１００で管理可能なメモリであればよく、内蔵メモリ又は外部メモリでもよく、内蔵メモリ及び外部メモリ組み合わせてもよい。
【００５１】
データ収録装置１００は、センサ１２から出力されるセンサ信号をデジタル値に変換して、メモリ６０として管理される第１メモリ６０Ａ及び第２メモリ６０Ｂに交互に記録する、及びデータを消去する処理を行う。
【００５２】
図４は、メモリ６０として管理される第１メモリ６０Ａの構成の一例を示すブロック図である。
図４に示すように第１メモリ６０Ａは、データの消去が可能な予め定めた容量の領域（以下、ブロックと称する。）を複数有する構成になっている。図４に示す例では、４つのブロックＢ１からブロックＢ４を有する構成である。
また、各々のブロックは、データの読み書き可能な予め定めた容量の領域（以下、ページと称する。）を複数有する構成になっている。図４に示す例では、複数のブロックＢ１〜Ｂ４の各々が５つのページＰ１〜Ｐ５を有する構成である。
メモリ６０Ａの各々のブロックＢ１〜Ｂ４では、ページＰ単位でデータの書き込みが可能であり、ブロックＢ単位でデータの消去が可能になっている。
【００５３】
なお、第２メモリ６０Ｂは、第１メモリ６０Ａと同様の構成のため、詳細な説明を省略する。
また、以降では、複数のブロックの各々について区別不要の場合は数字符号を省略し、ブロックＢと称する。また、ブロックＢ内における複数のページの各々について区別不要の場合は数字符号を省略し、ページＰと称する。さらに、メモリ６０として管理される、各々不揮発性のメモリである第１メモリ６０Ａ及び第２メモリ６０Ｂの各々について区別不要の場合は、メモリ６０と称する場合がある。
【００５４】
次に、図５から図７を参照して本実施形態に係るデータ収録装置１００の処理を説明する。
図５は、記録制御ロジック回路３０において、センサにより検出されたデータをメモリ６０に蓄積する場合における書込処理及び消去処理の流れの一例を示すフローチャートである。図６は、書込処理及び消去処理におけるタイムチャートの一例である。図７は、書込処理及び消去処理の各処理においてメモリ６０上の状態の一例を示す概念図である。
なお、メモリ６０へのデータの蓄積（書き込み）は、メモリ６０におけるページＰの容量単位のデータで、バッファメモリ３０Ｍに格納されたデータがメモリ６０のページＰに格納されるものとする。
【００５５】
ステップＳ１００で、ＡＦＥ１０からのＡＤ変換値を取得し、バッファメモリ３０Ｍに一時的に記憶する。すなわち、記録制御ロジック回路３０は、複数のセンサ１２によるセンサ信号を、各々対応するＡＤ変換器２４で変換されたデジタル値をデータとして取得し、取得したデータを、バッファメモリ３０Ｍに格納する。
【００５６】
次のステップＳ１０２では、取得したデータの書込対象のメモリ及びブロックと、消去対象のメモリ及びブロックと、を決定する。すなわち、記録制御ロジック回路３０は、予め定めた管理条件に従って、メモリ６０として管理される第１メモリ６０Ａ及び第２メモリ６０Ｂの何れか一方を、取得したデータの書込対象のメモリとし、他方を消去対象のメモリとして決定する。
【００５７】
次に、ステップＳ１０４で、書込対象のメモリ及びブロックに取得したデータを書き込む書込処理を行うと共に、消去対象のメモリ及びブロックに対してデータを消去する消去処理を行う。
【００５８】
上記の管理条件は、メモリ６０として管理される第１メモリ６０Ａ及び第２メモリ６０Ｂに対してデータを書き込む場合及び消去する場合における条件を示す。管理条件の一例は、書込対象のメモリと、消去対象のメモリと、を異なるメモリを設定することである。また、管理条件の他例には、未格納のページＰを有するブロックＢを有するメモリを優先してデータの書込対象のメモリとすること、前回消去対象とされたメモリを優先してデータの書込対象のメモリとすること、第１メモリ６０Ａ及び第２メモリ６０Ｂについて同一メモリを連続してデータの書込対象のメモリとしないこと、第１メモリ６０Ａ及び第２メモリ６０Ｂの各々で第１番目のブロックＢ１から第４番目のブロックＢ４の順序で書込対象のメモリにおけるブロックを決定すること、第１メモリ６０Ａ又は第２メモリ６０Ｂに、データが満たされている場合、最古にデータを蓄積したページＰ消去対象のページＰとし、かつ消去対象のページＰを有するブロックＢを有するメモリを消去対象のメモリとすること、等が挙げられる。
本実施形態では、書込対象のメモリと、消去対象のメモリとに異なるメモリが設定されるように決定し、かつ書込対象のメモリと、消去対象のメモリとが第１メモリ６０Ａ及び第２メモリ６０Ｂで交互に入れ替わるように決定する。
【００５９】
すなわち、図６に示すように、バッファメモリ３０Ｍに、１ページＰに相当する容量のデータが逐次格納され、まず第１メモリ６０Ａにデータを書き込む書込処理が実行される（図６に示す状態ＪＷ１）。また、バッファメモリ３０Ｍに、１ページＰに相当する容量以下のデータが逐次格納され、まず第１メモリ６０Ａにバッファメモリ３０Ｍからデータを書き込む書込処理が実行される場合もある。なお、データを書き込む第１メモリ６０ＡのブロックＢは、データが消去されているものとする。次に、バッファメモリ３０Ｍに格納されたデータが、第２メモリ６０Ｂに書き込まれる（図６に示す状態ＪＷ２）。このデータの第２メモリ６０Ｂへの書込処理の実行と共に、第１メモリ６０Ａに対してデータを消去する消去処理が実行される（図６に示す状態ＪＥ２）。そして、次に、バッファメモリ３０Ｍに格納されたデータが、第１メモリ６０Ａに書き込まれ（図６に示す状態ＪＷ３）。この第１メモリ６０Ａへの書込処理の実行と共に、第２メモリ６０Ｂに対する消去処理が実行される（図６に示す状態ＪＥ３）。このように、第１メモリ６０Ａ及び第２メモリ６０Ｂの各々に対して交互に書込処理と消去処理とが実行される。
【００６０】
図７（Ａ）に管理条件の一例を示す。なお、図７では、メモリ６０のブロックＢを、縦横２ｘ２の四角形の形状に模式的に示している。図７（Ａ）に示す例では、メモリ６０で第１番目のブロックＢ１から第４番目のブロックＢ４の順序でブロックが決定されることを示している。
【００６１】
図７（Ｂ）に示すように、第１メモリ６０ＡのブロックＢ１にデータが書き込まれている期間（すなわち、符号Ｗで示されているブロックＢに対する書込処理の実行期間）に、第２メモリ６０ＢのブロックＢ１のデータが消去される（符号Ｅで示されているブロックＢに対する消去処理が実行される）。図７（Ｂ）に示す例では、書込処理と消去処理に関わらない残存領域、すなわち６つのブロック（第１メモリ６０ＡのブロックＢ２、Ｂ３、Ｂ４、及び第２メモリ６０ＢのブロックＢ２、Ｂ３、Ｂ４）にデータＤ１〜Ｄ６が蓄積されている。
【００６２】
次に、図７（Ｃ）に示すように、次に第２メモリ６０ＢのブロックＢ１にデータが書き込まれている期間に、第１メモリ６０ＡのブロックＢ２のデータが消去される。そして、図７（Ｄ）に示すように、次の第１メモリ６０ＡのブロックＢ２にデータが書き込まれている期間に第２メモリ６０ＢのブロックＢ２のデータが消去され、図７（Ｅ）に示すように、次に第２メモリ６０ＢのブロックＢ２にデータが書き込まれている期間に、第１メモリ６０ＡのブロックＢ３のデータが消去される。図７（Ｃ）に示す例では、データＤ２〜Ｄ７が蓄積され、図７（Ｄ）に示す例では、データＤ３〜Ｄ８が蓄積され、図７（Ｅ）に示す例では、データＤ４〜Ｄ９が蓄積されている。
【００６３】
本実施形態によれば、データ収録装置１００においてメモリ６０として複数のメモリを管理し、データの書込処理及び消去処理を行う場合に、異なるメモリの各々に対して、一方に書込処理を行うと共に、他方に消去処理を行う。これによって、メモリ６０に対して、書込処理及び消去処理を重複処理させることが可能になる。よって、バッファメモリ３０Ｍの容量を抑制できる。また、書込処理及び消去処理に要する処理時間を短縮することができる。
【００６４】
［第２実施形態］
次に、第２実施形態を説明する。第２実施形態は、メモリ６０の一部にデータの消去が禁止された場合に開示の技術を適用したものである。なお、第２実施形態は第１実施形態と同様の構成のため、同一部分には同一符号を付して詳細な説明を省略する。
【００６５】
図８は、本実施形態に係るロジック回路３００を主としたデータ収録装置１００の機能構成の一例を示す回路ブロック図である。
図８に示すように、ロジック回路３００に含まれる記録制御ロジック回路３０は、データの消去禁止を判定する判定部３０Ｈ、及び消去禁止が設定された領域（ブロック）を記憶するテーブルメモリ３０Ｔを含む。テーブルメモリ３０Ｔには、データの消去禁止対象のブロック及び当該ブロックのメモリを示す情報をテーブルとして記憶する。
【００６６】
なお、本実施形態では、メモリ６０のブロックＢ単位でデータの消去が禁止される場合を説明するが、本開示の技術はブロック単位に限定されるものではなく、メモリ単位でもよく、予め定めた容量単位でもよい。
【００６７】
判定部３０Ｈは、予め定めた判定条件に基づいて、データの消去禁止を判定する。判定条件の第１の例には、ＲＦ通信により外部から禁止指令が入力された場合をデータの消去禁止と判定する条件がある。また、第２の例として、外部同期（トリガー）回路を通して、禁止指令（例えば、パルス信号）が入力された場合をデータの消去禁止と判定する条件がある。このように、入力された禁止指令を禁止情報とすることができる。また、第３の例には、ＡＦＥ１０から取得したデータに基づいて、データの消去禁止とされた場合をデータの消去禁止と判定する条件がある。この場合、データの消去禁止と判定したことを示す情報を禁止情報とすることができる。
【００６８】
また、判定条件には、データの消去禁止の解除を判定する条件を含むことができる。すなわち、判定部３０Ｈは、予め定めた判定条件に基づいて、データの消去禁止の解除を判定することができる。消去禁止解除の判定条件の第１の例には、ＲＦ通信により外部から解除指令が入力された場合をデータの消去禁止と判定する条件がある。また、第２の例として、外部同期（トリガー）回路を通して、解除指令（例えば、パルス信号）が入力された場合をデータの消去禁止と判定する条件がある。また、第３の例には、ＡＦＥ１０から取得したデータに基づいて、データの消去禁止を解除するとされた場合をデータの消去禁止の解除と判定する条件がある。この場合、入力された解除指令又はデータの消去禁止を解除すると判定したことを示す情報を解除情報とすることができる。
【００６９】
上記データの消去禁止と判定してからデータの消去禁止の解除と判定するまでの期間が、消去禁止期間である。この消去禁止期間は、予め定めた所定時間が設定されたタイマによって決定してもよい。すなわち、データの消去禁止の解除を判定する条件に代えて、タイマ設定により設定された所定時間の期間を消去禁止期間と決定してもよい。
【００７０】
次に、判定部３０Ｈにおいてデータの消去禁止を判定する具体的な一例を説明する。ここでは、ＡＦＥ１０から取得したデータに基づいて、データの消去禁止と判定する場合の一例を説明する。
本実施形態に係るデータ収録装置１００において、例えば、対象物の温度について予め定めた温度以上になる状態（例えば注意状態）を監視する場合、センサ１２からの対象物の温度を示すデータが、予め定めた注目温度の場合に、その状態における複数のセンサ１２からのデータの保持を維持することが好ましい。注目温度の一例は、対象物の温度が予め定めた第１の温度以上に温度上昇してから、第２の温度以下に加工するまでの温度範囲を設定することが可能である。
【００７１】
図９は、本実施形態に係るロジック回路３００に含まれる記録制御ロジック回路３０におけるデータの消去禁止を設定してから解除するまでの対象物の温度変化の一例を示す温度変動図である。図９に示す例では、注目温度の内の第１の温度として第１閾値Ｔｔｈ１が設定され、第２の温度として第２閾値Ｔｔｈ２が設定されている。
図９に示すように、記録制御ロジック回路３０では、判定部３０Ｈは、第１閾値Ｔｔｈ１以上になり（時刻ｔ１）、第２閾値Ｔｔｈ２以下になる（時刻ｔ２）までの期間ｔｘを消去禁止期間とする。具体的には、判定部３０Ｈは、取得したデータのうち、対象物の温度が第１閾値Ｔｔｈ１以上になった場合（時刻ｔ１）、データの消去禁止と判定する。また、判定部３０Ｈは、取得したデータのうち、対象物の温度が第２閾値Ｔｔｈ２以下になった場合（時刻ｔ２）、データの消去禁止の解除と判定する。
【００７２】
次に、図１０及び図１１を参照して本実施形態に係るデータ収録装置１００の処理を説明する。
図１０は、記録制御ロジック回路３０における書込処理及び消去処理の流れの一例を示すフローチャートである。図１１は、書込処理及び消去処理の各処理においてメモリ６０上の状態の一例を示す概念図である。
【００７３】
ステップＳ２００で、ＡＦＥ１０からのＡＤ変換値を取得し、バッファメモリ３０Ｍに一時的に記憶する。
【００７４】
次のステップＳ２０２では、上述の禁止情報、及びテーブルに記憶された情報、すなわち、テーブルメモリ３０Ｔに記憶されている消去禁止対象のブロックＢと当該ブロックのメモリとを示す情報を取得する。次のステップＳ２０４では、取得した消去禁止対象のブロックＢ（及びメモリ）を除いたブロックＢの中から上記管理条件に従って、取得したデータの書込対象のメモリ及びブロックＢと、消去対象のメモリ及びブロックＢと、を導出する。
【００７５】
次に、ステップＳ２０６において、禁止情報を用いて、導出された書込対象のメモリ及びブロックＢに書き込むデータが消去禁止であるか否かを判断する。書込対象のメモリ及びブロックＢが消去禁止対象でない場合は、ステップＳ２０６で否定判断し、ステップＳ２１０へ処理を移行する。一方、データが消去禁止である場合は、ステップＳ２０６で肯定判断し、ステップＳ２０８において、テーブルメモリ３０Ｔに記憶されたテーブルを更新した後に、ステップＳ２１０へ処理を移行する。ステップＳ２０８では、消去禁止対象であるメモリ及びブロックＢをテーブルに追加する処理を行う。
【００７６】
次に、ステップＳ２１０で、書込対象のメモリ及びブロックに取得したデータを書き込む書込処理を行うと共に、消去対象のメモリ及びブロックに対してデータを消去する消去処理を行う。
【００７７】
次のステップＳ２１２では、上記解除情報を取得したか否かを判別することにより、消去禁止解除ブロックが有るか否かを判断する。ステップＳ２１２で否定判断の場合は、ステップＳ２００へ処理を戻し、ステップＳ２１２で肯定判断の場合は、ステップＳ２１４でテーブルを更新した後に、ステップＳ２００へ処理を戻す。ステップＳ２１４におけるテーブルの更新は、消去禁止ブロックの禁止を解除する機能の一例である。
【００７８】
図１１（Ａ）に示すように、第２メモリ６０ＢのブロックＢ２に対して消去禁止が設定されている場合（図ではデータＤ２Ｓと表記している。）、第１メモリ６０ＡのブロックＢ１にデータが書き込まれている期間に、第２メモリ６０ＢのブロックＢ１のデータが消去される。図１１（Ａ）に示す例では、データＤ１、Ｄ２Ｓ，Ｄ３，Ｄ４，Ｄ５，Ｄ６の各々が６つのブロックに蓄積される。
【００７９】
次に、図１１（Ｂ）に示すように、第２メモリ６０ＢのブロックＢ１にデータが書き込まれている期間に、第１メモリ６０ＡのブロックＢ２のデータが消去される。そして、図１１（Ｃ）に示すように、次に対象となる順序の第１メモリ６０ＡのブロックＢ２にデータが書き込まれている期間に第２メモリ６０ＢのブロックＢのデータが消去される。この場合、管理条件に従ったブロックは第２メモリ６０ＢのブロックＢ２となるが、第２メモリ６０ＢのブロックＢ２は消去禁止対象のブロックであるため、管理条件に従って次のブロックＢ３が消去対象のブロックとなる。そして、図１１（Ｄ）に示すように、次に第２メモリ６０ＢのブロックＢ３にデータが書き込まれている期間に、第１メモリ６０ＡのブロックＢ３のデータが消去される。
【００８０】
本実施形態によれば、データ収録装置１００においてメモリ６０として複数のメモリを管理し、データの書込処理及び消去処理を行う際に、データの消去禁止が設定されている場合であっても、消去禁止が設定されたブロックを除く異なるメモリの各々に対して、一方に書込処理を行うと共に、他方に消去処理を行う。これによって、メモリ６０に対して、書込処理及び消去処理を重複処理させることが可能になる。よって、バッファメモリ３０Ｍの容量を抑制できる。また、書込処理及び消去処理に要する処理時間を短縮することができる。
【００８１】
以上、各実施の形態を用いて説明したが、開示の技術の技術的範囲は上記実施形態に記載の範囲には限定されない。要旨を逸脱しない範囲で上記実施形態に多様な変更または改良を加えることができ、当該変更または改良を加えた形態も開示の技術の技術的範囲に含まれる。
【００８２】
また、上記実施形態では、フローチャートを用いた処理によるソフトウエア構成によって実現した場合について説明したが、これに限定されるものではなく、ハードウェア構成により実現する形態としてもよい。
【符号の説明】
【００８３】
１、２、３、８  配線基板
４、９  接続基板
１０  ＡＦＥ
１２  センサ
２１  計装アンプ
２２  ローパスフィルタ
２３  マルチプレクサ
２４  ＡＤ変換器
３０  記録制御ロジック回路
３０Ｈ  判定部
３０Ｍ  バッファメモリ
３０Ｔ  テーブルメモリ
４０  通信制御ロジック回路
４１  ＲＦ通信モジュール
４２  ＵＡＲＴ
５０  ＣＰＵ
６０  メモリ
６０Ａ  第１メモリ
６０Ｂ  第２メモリ
１００  データ収録装置
Ｂ  ブロック
Ｐ  ページ
【図１】
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【図２】
2020143929.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2020143929.tif 000009
【図８】
2020143929.tif 000010
【図９】
2020143929.tif 000011
【図１０】
2020143929.tif 000012
【図１１】
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