(57)【要約】      （修正有）【課題】寄生ダイオードがオンになることを完全に防止するブリッジ回路及びそれを動作させる方法を提供する。【解決手段】ハーフブリッジは、第１の動作モードにおいて、少なくとも一方向に実質的な電圧を阻止し、第２の動作モードにおいて、チャネルを介して一方向に実質的な電流を流し、第３の動作モードにおいて、チャネルを介して反対方向に実質的な電流を流すチャネルを有する少なくとも１つのトランジスタ８１を備えるハーフブリッジ回路は、このようなトランジスタを含む２つの回路を有する。【選択図】図４
2020018164.tif 000002
【特許請求の範囲】
【請求項１】
第１の動作モードにおいて、少なくとも一方向に実質的な電圧を阻止し、第２の動作モードにおいて、チャネルを介して少なくとも一方向に実質的な電流を流し、第３の動作モードにおいて、チャネルを介して反対方向に実質的な電流を流すチャネルを有する少なくとも１つのトランジスタを備えるハーフブリッジ。
【請求項２】
前記ハーフブリッジは、少なくとも２つのトランジスタを含み、各トランジスタは、スイッチングトランジスタ及び逆並列ダイオードとして機能するように構成されている請求項１記載のハーフブリッジ。
【請求項３】
請求項１記載のハーフブリッジを複数備えるブリッジ回路。
【請求項４】
前記トランジスタのそれぞれのゲート電圧を個別に制御するように構成されたゲート駆動回路を更に備える請求項３記載のブリッジ回路。
【請求項５】
前記トランジスタは、部品の第１のトランジスタであり、前記部品は、第２のトランジスタを更に備える請求項１記載のハーフブリッジ。
【請求項６】
前記第１のトランジスタのゲートは、前記第２のトランジスタのソースに電気的に接続されており、前記第１のトランジスタのソースは、前記第２のトランジスタのドレインに電気的に接続されている請求項５記載のハーフブリッジ。
【請求項７】
前記第１のトランジスタは、デプレション型素子であり、前記第２のトランジスタは、エンハンス型素子である請求項５記載のハーフブリッジ。
【請求項８】
前記第１のトランジスタは、高電圧素子であり、前記第２のトランジスタは、低電圧素子である請求項５記載のハーフブリッジ。
【請求項９】
前記第１のトランジスタは、回路ハイ電圧に少なくとも等しい電圧を阻止するように構成されている請求項５記載のハーフブリッジ。
【請求項１０】
前記第２のトランジスタは、前記第１のトランジスタの閾値電圧に少なくとも等しい電圧を阻止するように構成されている請求項５記載のハーフブリッジ。
【請求項１１】
前記第２のトランジスタは、前記閾値電圧の約２倍の電圧を阻止するように構成されている請求項１０記載のハーフブリッジ。
【請求項１２】
前記第１のトランジスタは、高電圧デプレッション型トランジスタであり、前記第２のトランジスタは、低電圧エンハンス型トランジスタである請求項５記載のハーフブリッジ。
【請求項１３】
前記第１のトランジスタは、ＩＩＩ−Ｎ  ＨＥＭＴ又はＳｉＣ  ＪＦＥＴである請求項１２記載のハーフブリッジ。
【請求項１４】
前記第２のトランジスタは、ＩＩＩ−Ｎ  ＨＥＭＴである請求項１２記載のハーフブリッジ。
【請求項１５】
前記第２のトランジスタは、窒素面ＩＩＩ−Ｎ  ＨＥＭＴである請求項１４記載のハーフブリッジ。
【請求項１６】
前記第２のトランジスタは、シリコンベース又はＳｉＣベースの素子である請求項１２記載のハーフブリッジ。
【請求項１７】
前記第２のトランジスタは、縦型シリコンＭＯＳＦＥＴ、ＳｉＣ  ＪＦＥＴ又はＳｉＣ  ＭＯＳＦＥＴである請求項１６記載のハーフブリッジ。
【請求項１８】
前記ハーフブリッジは、少なくとも２つの前記部品を備える請求項５記載のハーフブリッジ。
【請求項１９】
請求項１８記載のハーフブリッジを複数備えるブリッジ回路。
【請求項２０】
前記第２のトランジスタは、寄生ダイオードを含み、前記ハーフブリッジは、前記寄生ダイオードに並列に接続された低電圧ダイオードを備える請求項５記載のハーフブリッジ。
【請求項２１】
前記低電圧ダイオードは、少なくとも前記第２のトランジスタと同じ電圧を阻止するように構成されている請求項２０記載のハーフブリッジ。
【請求項２２】
前記低電圧ダイオードは、前記寄生ダイオードより低いターンオン電圧を有する請求項２０記載のハーフブリッジ。
【請求項２３】
低電圧ダイオードを更に備え、前記低電圧ダイオードは、回路ハイ電圧より低い最大電圧を阻止するように構成されている請求項１記載のハーフブリッジ。
【請求項２４】
２つのトランジスタから構成され、前記トランジスタは、それぞれＦＥＴ、ＨＥＭＴ、ＭＥＳＦＥＴ又はＪＦＥＴ素子である請求項１記載のハーフブリッジ。
【請求項２５】
前記２つのトランジスタは、エンハンス型トランジスタである請求項２４記載のハーフブリッジ。
【請求項２６】
前記トランジスタは、エンハンス型ＩＩＩ−Ｎトランジスタ又はＳｉＣ  ＪＦＥＴトランジスタである請求項２５記載のハーフブリッジ。
【請求項２７】
請求項２６記載のハーフブリッジを複数備えるブリッジ回路。
【請求項２８】
前記トランジスタは、窒素面ＩＩＩ−Ｎ  ＨＥＭＴである請求項２５記載のハーフブリッジ。
【請求項２９】
前記２つのトランジスタは、少なくとも２Ｖの閾値電圧を有する請求項２５記載のハーフブリッジ。
【請求項３０】
前記２つのトランジスタは、ソースからドレインに０．５〜２ｅＶの内部障壁を有する請求項２５記載のハーフブリッジ。
【請求項３１】
前記２つのトランジスタは、５ｍΩ−ｃｍ２未満のオン抵抗と、少なくとも６００Ｖの降伏電圧とを有する請求項２５記載のハーフブリッジ。
【請求項３２】
前記２つのトランジスタは、１０ｍΩ−ｃｍ２未満のオン抵抗と、少なくとも１２００Ｖの降伏電圧とを有する請求項２５記載のハーフブリッジ。
【請求項３３】
請求項２４記載のハーフブリッジを複数備えるブリッジ回路。
【請求項３４】
前記ハーフブリッジのそれぞれの２つのトランジスタの間にノードがあり、前記ノードのそれぞれは、誘導負荷を介して互いに接続されている請求項３３記載のブリッジ回路。
【請求項３５】
前記ブリッジ回路は、ダイオードを含まない請求項３３記載のブリッジ回路。
【請求項３６】
前記ハーフブリッジは、ダイオードを含まない請求項１記載のハーフブリッジ。
【請求項３７】
第１のトランジスタと、第２のトランジスタと、誘導成分とを備え、前記誘導成分が、前記第１のトランジスタと前記第２のトランジスタとの間に接続されており、前記第１のトランジスタが、電圧源と前記第２のトランジスタとの間に接続されており、前記第２のトランジスタが、グラウンドと前記第１のトランジスタとの間に接続されているハーフブリッジ回路段を備える回路を動作させる方法において、
前記第１のトランジスタをオンにバイアスし、前記第２のトランジスタをオフにバイアスし、前記第１のトランジスタ及び前記誘導成分を介して電流を流し、前記第２のトランジスタに亘る電圧を阻止するステップと、
前記第１のトランジスタをオフバイアスに変更し、前記第２のトランジスタ及び前記誘導成分を介して電流を流し、前記第２のトランジスタをダイオードモードにするステップとを有する方法。
【請求項３８】
前記第１のトランジスタをオフバイアスに変更するステップの後に、前記第２のトランジスタをオンバイアスに変更するステップを更に有する請求項３７記載の方法。
【請求項３９】
前記第１のトランジスタをオフバイアスに変更するステップと、前記第２のトランジスタをオンバイアスに変更するステップとの間の期間は、ハイ電圧源からグラウンドへの貫通電流を防止するために十分である請求項３８記載の方法。
【請求項４０】
前記第２のトランジスタをオンバイアスに変更するステップの後に、前記第２のトランジスタをオフバイアスに変更して、前記第２のトランジスタをダイオードモードにするステップと、
前記第１のトランジスタをオンバイアスに変更して、前記第１のトランジスタを介して電流を流し、前記第２のトランジスタを介する電流を阻止するステップとを更に有する請求項３９記載の方法。
【請求項４１】
前記第２のトランジスタをオフバイアスに変更するステップと、前記第１のトランジスタをオンバイアスに変更するステップとの間の期間は、ハイ電圧源からグラウンドへの貫通電流を防止するために十分である請求項４０記載の方法。
【請求項４２】
誘導成分と、第１のトランジスタ及び第２のトランジスタを含むハーフブリッジとを備え、前記誘導成分は、前記第１のトランジスタと第２のトランジスタとの間に接続され、前記第１のトランジスタは、電圧源に接続され、前記第２のトランジスタは、グラウンドに接続されている回路を動作させる方法において、
前記第１のトランジスタをオフにバイアスし、前記第２のトランジスタをオンにバイアスし、前記誘導成分及び前記第２のトランジスタを介して電流を流し、前記第１のトランジスタが第１の電圧を阻止するようにするステップと、
前記第２のトランジスタをオフバイアスに変更し、前記第１のトランジスタをダイオードモードで動作させ、環流電流を導通させ、前記第２のトランジスタが第２の電圧を阻止するようにするステップとを有する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ブリッジ回路、及びブリッジ回路を構成する部品に関する。
【背景技術】
【０００２】
ブリッジ回路は、様々な用途で用いられている。モータ駆動のための典型的な３相ブリッジ回路を図１に示す。回路１０内の３つのハーフブリッジ１５、２５、３５は、それぞれ２つのスイッチ（６１〜６６）を含み、これらは、一方向の電流を阻止でき、及び両方向に電流を流すことができる。電力回路で一般的に用いられているトランジスタ（４１〜４６）は、生来的に、逆方向に電流を流すことができないので、回路１０の各スイッチ６１〜６６のトランジスタ（４１〜４６）は、環流ダイオード（freewheeling diode）５１〜５６に逆並列（anti-parallel）に接続されている。トランジスタ４１〜４６は、それぞれ、オフ状態にバイアスされたとき、回路１０のハイ電圧（high voltage：ＨＶ）源と少なくとも同じ大きさの電圧を阻止することができ、ダイオード５１〜５６は、それぞれ、逆バイアスされたとき、回路１０のハイ電圧（ＨＶ）源と少なくとも同じ大きさの電圧を阻止することができる。ダイオード５１〜５６は、良好なスイッチング特性を有し、スイッチングの間の過渡電流を最小化することが理想的であり、したがって、ショットキーダイオードが広く用いられている。トランジスタ４１〜４６は、エンハンス型（通常オフ、Ｖｔｈ＞０）、すなわち、Ｅモード素子であってもよく、デプレション型（通常オン、Ｖｔｈ＜０）、すなわち、Ｄモード素子であってもよい。電力回路では、通常、素子又は他の回路要素へのダメージを回避するために、偶発的にオンになることを防止するよう、エンハンス型素子が使用される。ノード１７、１８、１９は、全て、誘導負荷、すなわち、誘導成分、例えば、モータコイル（図１には示していない。）を介して、互いに接続されている。
【０００３】
図２ａは、図１の全３相モータドライブ（full 3-phase motor drive）のハーフブリッジ１５を、ノード１７とノード１８との間のモータの巻線（誘導成分２１）、及びモータ電流が供給されるスイッチ６４と共に示している。この電力の位相では、トランジスタ４４は、継続的にオンであり（Ｖｇｓ４４＞Ｖｔｈ）、トランジスタ４２は、継続的にオフであり（Ｖｇｓ４２＜Ｖｔｈ、すなわち、エンハンス型トランジスタが使用されている場合、Ｖｇｓ４２＝０Ｖ）、トランジスタ４１は、パルス幅変調（ＰＷＭ）信号によって変調され、所望のモータ電流が得られる。図２ｂは、図２ａの図の簡略化されたバージョンであり、トランジスタ４１がバイアスされてオンになっている間の電流２７の経路を示している。このバイアスでは、モータ電流は、トランジスタ４１、４４を流れ、一方、トランジスタ４２がオフにバイアスされ、及びダイオード５２が逆バイアスされるので、スイッチ６２には電流が流れない。図２ｃでは、トランジスタ４１がオフにバイアスされている間、電流は、トランジスタ４１又はダイオード５１を流れず、したがって、モータ電流は、ダイオード５２を流れる。この動作の部分の間、誘導成分２１は、ノード１７の電圧を、ダイオード５２を導通させるために十分な負の値にする。
【０００４】
現在、大電力ブリッジ回路では、通常、絶縁ゲート型バイポーラトランジスタ（insulated gate bipolar transistor：ＩＧＢＴ）が使用され、小電力用途では、ＭＯＳＦＥＴとも呼ばれるシリコンＭＯＳトランジスタが使用されている。従来のＩＧＢＴは、生来的に、一方向のみに導通し、したがって、ＩＧＢＴを有するスイッチの適切な動作のためには、環流ダイオードが必要である。標準的なＭＯＳトランジスタは、生来的に逆並列寄生ダイオード（anti-parallel parasitic diode）を含む。図３ａに示すように、ＭＯＳ素子５０のゲート及びソースが同じ電圧でバイアスされ、ドレインが、例えば、トランジスタ４１がオフのときにトランジスタ４２で生じるようなより低い電圧でバイアスされると（図２ｃ）、寄生ダイオード６０は、真性ＭＯＳトランジスタ７１がオンになることを阻止する。したがって、逆方向電流３７の経路は、寄生ダイオード６０を通る。寄生ダイオード６０は、スイッチング特性が生来的に劣っているため、ＭＯＳ素子５０がオン又はオフに切り替えられると、寄生ダイオード６０では、過渡電流が大きくなる。
【０００５】
寄生ダイオード６０がオンになることを完全に防止するために、図３ｂに示すような３部品ソリューション（3-component solution）が採用されることが多い。図３ｂでは、スイッチにダイオード６９を追加して、寄生ダイオード６０に如何なる電流も流れないようにし、及び図３ｂに示す方向、すなわち、ＭＯＳ素子５０のソース側からドレイン側に電流が流れる間、その電流を流すショットキーダイオード６８を追加している。
【発明の概要】
【課題を解決するための手段】
【０００６】
第１の動作モードにおいて、少なくとも一方向に実質的な電圧を阻止し、第２の動作モードにおいて、チャネルを介して少なくとも一方向に実質的な電流を流し、第３の動作モードにおいて、チャネルを介して反対方向に実質的な電流を流すチャネルを有する少なくとも１つのトランジスタを備えるハーフブリッジを開示する。
【０００７】
第１のトランジスタと、第２のトランジスタと、誘導成分とを備え、誘導成分が、第１のトランジスタと第２のトランジスタとの間に接続されており、第１のトランジスタが、電圧源と第２のトランジスタとの間に接続されており、第２のトランジスタが、グラウンドと第１のトランジスタとの間に接続されているハーフブリッジ回路段を備える回路を動作させる方法を開示する。第１のトランジスタをオンにバイアスし、第２のトランジスタをオフにバイアスし、第１のトランジスタ及び誘導成分を介して電流を流し、第２のトランジスタに亘る電圧を阻止する。そして、第１のトランジスタをオフバイアスに変更し、第２のトランジスタ及び誘導成分を介して電流を流し、第２のトランジスタをダイオードモードにする。
【０００８】
誘導成分と、第１のトランジスタ及び第２のトランジスタを含むハーフブリッジとを備え、誘導成分は、第１のトランジスタと第２のトランジスタとの間に接続され、第１のトランジスタは、電圧源に接続され、第２のトランジスタは、グラウンドに接続されている回路を動作させる方法を開示する。第１のトランジスタをオフにバイアスし、第２のトランジスタをオンにバイアスし、誘導成分及び第２のトランジスタを介して電流を流し、第１のトランジスタが第１の電圧を阻止するようにする。そして、第２のトランジスタをオフバイアスに変更し、第１のトランジスタをダイオードモードで動作させ、環流電流を導通させ、第２のトランジスタが第２の電圧を阻止するようにする。
【０００９】
ここに説明する素子及び方法の実施の形態は、以下の１つ以上を含むことができる。ハーフブリッジは、少なくとも２つのトランジスタを含み、各トランジスタは、スイッチングトランジスタ及び逆並列ダイオードとして機能するように構成することができる。ここに説明するハーブリッジからブリッジ回路を形成してもよい。ゲート駆動回路は、トランジスタのそれぞれのゲート電圧を個別に制御するように構成できる。トランジスタは、ブリッジ部品の第１のトランジスタであってもよく、このブリッジ部品は、第２のトランジスタを更に備えていてもよい。第１のトランジスタのゲートは、第２のトランジスタのソースに電気的に接続してもよく、第１のトランジスタのソースは、第２のトランジスタのドレインに電気的に接続してもよい。第１のトランジスタは、デプレション型素子であってもよく、第２のトランジスタは、エンハンス型素子であってもよい。第１のトランジスタは、高電圧素子であってもよく、第２のトランジスタは、低電圧素子であってもよい。第１のトランジスタは、回路ハイ電圧に少なくとも等しい電圧を阻止するように構成してもよい。第２のトランジスタは、第１のトランジスタの閾値電圧に少なくとも等しい電圧を阻止するように構成してもよい。第２のトランジスタは、閾値電圧の約２倍の電圧を阻止するように構成してもよい。第１のトランジスタは、高電圧デプレッション型トランジスタであってもよく、第２のトランジスタは、低電圧エンハンス型トランジスタであってもよい。第１のトランジスタは、ＩＩＩ−Ｎ  ＨＥＭＴ又はＳｉＣＪＦＥＴであってもよい。第２のトランジスタは、ＩＩＩ−Ｎ  ＨＥＭＴであってもよい。第２のトランジスタは、窒素面ＩＩＩ−Ｎ  ＨＥＭＴ（nitrogen face III-N HEMT）であってもよい。第２のトランジスタは、シリコンベース又はＳｉＣベースの素子であってもよい。第２のトランジスタは、縦型シリコンＭＯＳＦＥＴ、ＳｉＣ  ＪＦＥＴ又はＳｉＣ  ＭＯＳＦＥＴであってもよい。ハーフブリッジは、少なくとも２つのブリッジ部品を備えていてもよい。第２のトランジスタは、寄生ダイオードを含み、ハーフブリッジは、寄生ダイオードに並列に接続された低電圧ダイオードを備えていてもよい。低電圧ダイオードは、少なくとも第２のトランジスタと同じ電圧を阻止するように構成してもよい。低電圧ダイオードは、寄生ダイオードより低いターンオン電圧を有していてもよい。ハーフブリッジは、低電圧ダイオードを更に備えていてもよく、低電圧ダイオードは、回路ハイ電圧より低い最大電圧を阻止するように構成してもよい。ハーフブリッジは、２つのトランジスタから構成してもよく、トランジスタは、それぞれＦＥＴ、ＨＥＭＴ、ＭＥＳＦＥＴ又はＪＦＥＴ素子である。２つのトランジスタは、エンハンス型トランジスタであってもよい。トランジスタは、エンハンス型ＩＩＩ−Ｎトランジスタ又はＳｉＣ  ＪＦＥＴトランジスタであってもよい。トランジスタは、窒素面ＩＩＩ−Ｎ  ＨＥＭＴであってもよい。２つのトランジスタは、少なくとも２Ｖの閾値電圧を有していてもよい。２つのトランジスタは、ソースからドレインに０．５〜２ｅＶの内部障壁を有していてもよい。２つのトランジスタは、５ｍΩ−ｃｍ２のオン抵抗と��少なくとも６００Ｖの降伏電圧とを有していてもよい。２つのトランジスタは、１０ｍΩ−ｃｍ２のオン抵抗と、少なくとも１２００Ｖの降伏電圧とを有していてもよい。ハーフブリッジのそれぞれの２つのトランジスタの間にノードがあってもよく、ノードのそれぞれは、誘導負荷を介して互いに接続してもよい。ここで説明するハーフブリッジを有するブリッジ回路は、ダイオードを含まなくてもよい。ハーフブリッジは、ダイオードを含まなくてもよい。第１のトランジスタをオフバイアスに変更した後に、第２のトランジスタをオンバイアスに変更してもよい。第１のトランジスタをオフバイアスに変更するステップと、第２のトランジスタをオンバイアスに変更するステップとの間の期間は、ハイ電圧源からグラウンドへの貫通電流を防止するために十分であってもよい。第２のトランジスタをオフバイアスに変更するステップと、第１のトランジスタをオンバイアスに変更するステップとの間の期間は、ハイ電圧源からグラウンドへの貫通電流を防止するために十分であってもよい。
【発明の効果】
【００１０】
ここに説明する素子及び方法は、以下の利点の１つ以上を提供できる。スイッチは、単一トランジスタ素子だけで形成できる。トランジスタ素子は、スイッチングトランジスタ又はダイオードとして機能することができる。トランジスタが２つの役割を担う能力を有しているため、スイッチ内に独立した逆並列ダイオードを設ける必要性をなくすことができる。単一トランジスタだけを含むスイッチは、環流電流を流すためのダイオードも必要とする素子に比べて、より単純な素子である。素子は、電力散逸を最小化するように動作させることができる。更に、トランジスタ上のタイミング及びバイアスによって、単一素子スイッチを用いるハーフブリッジから構成されたモータ等の素子は、ハイ電圧源からグラウンドへの貫通電流を回避しながら、総電力損失を低減させるように動作することができる。
【図面の簡単な説明】
【００１１】
【図１】３相ブリッジ回路の概略図である。
【図２ａ】３相ブリッジ回路が導通されたときの概略及び電流経路を示す図である。
【図２ｂ】３相ブリッジ回路が導通されたときの概略及び電流経路を示す図である。
【図２ｃ】３相ブリッジ回路が導通されたときの概略及び電流経路を示す図である。
【図３ａ】ＭＯＳ素子及びその電流経路の概略図である。
【図３ｂ】ＭＯＳ素子及びその電流経路の概略図である。
【図４】単一素子スイッチを有するブリッジ回路の概略図である。
【図５ａ】単一トランジスタスイッチを介する電流経路を示す図である。
【図５ｂ】単一トランジスタスイッチを介する電流経路を示す図である。
【図５ｃ】単一トランジスタスイッチを介する電流経路を示す図である。
【図５ｄ】単一トランジスタスイッチを介する電流経路を示す図である。
【図６】ゲート信号のタイミングチャートである。
【図７】図４のブリッジ回路内で用いることができるスイッチの概略図である。
【図８】図４のブリッジ回路内で用いることができるスイッチの概略図である。
【図９】図４のブリッジ回路内で用いることができるスイッチの概略図である。
【発明を実施するための形態】
【００１２】
様々な図面における同様の参照符号は、同様の要素を指示している。
【００１３】
図４は、６つのスイッチのそれぞれが単一トランジスタ素子（８１〜８６）を含むブリッジ回路の概略図を示している。トランジスタ８１〜８６は、閾値電圧Ｖｔｈ＞０のエンハンス型素子であってもよく、閾値電圧Ｖｔｈ＜０のデプレション型素子であってもよい。大電力用途では、閾値電圧が可能な限り大きく、例えば、Ｖｔｈ＞２Ｖ又はＶｔｈ＞３Ｖであり、０バイアスにおけるソースからドレインへの内部障壁が高く（例えば、０．５〜２ｅＶ）、アクセス領域導電率が高く（例えば、シート抵抗＜７５０Ω／ｓｑｕａｒｅ）、降伏電圧が高く（６００／１２００Ｖ）、オン抵抗が低い（６００／１２００Ｖのそれぞれについて、５ｍΩ−ｃｍ２未満／１０ｍΩ−ｃｍ２未満）エンハンス型素子を用いることが望ましい。ゲート電圧Ｖｇｓ８１〜Ｖｇｓ８６は、それぞれ、ゲート駆動回路によって個別に制御される。素子８１〜８６のそれぞれは、グラウンドに最も近い端子の電圧がＤＣハイ電圧源に最も近い端子の電圧より低くなったときに、電流が流れることを阻止することできる。幾つかの実施の形態では、これらの素子は、両方向の電流を阻止することができる。また、素子８１〜８６のそれぞれは、同じ導通経路／チャネルを介して、電流を両方向に流すことができる。ノード１７、１８、１９は、全て、誘導負荷、すなわち、誘導成分、例えば、モータコイル（図４には示していない。）を介して、互いに接続されている。
【００１４】
図５ａ及び図５ｂは、上述した要件を満たすエンハンス型素子を含むブリッジ回路のための図４の回路の３個のハーフブリッジの１つの動作を示している。ここでは、例示的に、素子が閾値電圧Ｖｔｈ＝２Ｖを有すると仮定する。素子８４は、例えば、Ｖｇｓ８４＞Ｖｔｈ、例えば、Ｖｇｓ８４＝５Ｖに設定することによって継続的にオンにバイアスされる。素子８２は、例えば、Ｖｇｓ８２＜Ｖｔｈ、例えば、Ｖｇｓ８２＝０Ｖに設定することによって継続的にオフにバイアスされる。図５ａに示すように、例えば、Ｖｇｓ８１＞Ｖｔｈ、例えば、Ｖｇｓ８１＝５Ｖに設定することによって、素子８１がオンにバイアスされている間、素子８１、誘導成分（モータコイル）２１及び素子８４を通る電流経路２７を電流が流れる。この間、ノード１７の電圧は、素子８２のソースの電圧より高いが、ハイ電圧源から回路へのハイ電圧（ＨＶ）値を超えることはない。素子８２は、オフにバイアスされ、したがって、ここに印加される電圧Ｖａを阻止し、ここで、Ｖａは、ノード１７の電圧である。ここで用いる「電圧を阻止する」という表現は、通常の導通の間に、トランジスタに電圧が印加されたとき、無視できない電流、例えば、動作電流の０．００１倍より大きな電流がトランジスタを流れることを防ぐトランジスタの能力を意味する。換言すれば、トランジスタに印加される電圧をトランジスタが阻止している間は、通常の導通の間にトランジスタを流れる総電流は、動作電流の０．００１倍を超えない。
【００１５】
図５ｂは、例えば、Ｖｇｓ８１＜Ｖｔｈ、例えば、Ｖｇｓ８１＝０Ｖに設定することによって、素子８１がオフにされている間の電流経路２７を示している。この間、モータ電流は、素子８２のチャネル、誘導成分（モータコイル）２１及び素子８４を流れる。電流がこの方向に素子８２を流れる場合、素子８２のゲート端子及びソース端子は、何れも０Ｖであるので、素子８２は、事実上、ダイオードとして機能し、これを「ダイオードモード」と呼ぶ。すなわち、素子８２のゲートにバイアスされている電圧が素子８２の閾値電圧以下であっても、素子８２は、図５ｂに示す方向に電流を導通し、したがって、素子８２は、逆環流ダイオード（reverse free-wheeling diode）を備える従来のトランジスタと同様に動作する。ノード１７の電圧Ｖａは、負であり、素子８２のソース電圧を下回る閾値電圧（Ｖｔｈ）に略々等しく、この場合、素子８１は、電圧ＨＶ＋Ｖｔｈを阻止する。なお、一方向の電流／電圧の阻止及び反対の方向のダイオード動作は、同じ素子（８２）で達成される。
【００１６】
素子８２は、能動スイッチング素子として使用でき、図５ｃ及び図５ｄに示すように、誘導成分（モータコイル）２１を介して反対の方向に電流を流すことができる。素子８２がオンの場合（図５ｃ）、電流２７は、素子８２を流れ、素子８１は、電圧ＨＶ−Ｖａを阻止し、素子８２がオフの場合（図５ｄ）、素子８１は、ダイオードモードで動作して環流電流を流し、素子８２は、電圧ＨＶ＋Ｖｔｈを阻止する。このように、全体の回路素子８１〜８６は、逆並列環流ダイオード（図１の６１〜６６）を有する従来の単方向のトランジスタと同様に機能する。
【００１７】
ダイオードモードで動作するとき、電流レベル及び素子８１〜８６の閾値電圧（図４参照）によっては、素子における電力散逸が許容できないほどに大きくなる。この場合、図６に示す形状のゲート信号を適用することによって、よりパワーが小さい動作モードを達成してもよい。例えば、素子８１が図５ａ及び図５ｂに示すように切り替えられると、素子８２が環流電流を流している（素子８１がオフである）間、素子８２のゲートは、ハイに駆動され、素子８２のドレイン−ソース電圧は、単にオン状態抵抗（Ｒｄｓ−ｏｎ）×モータ電流になる。ハイ電圧源（ＨＶ）からグラウンドへの貫通電流を回避するために、素子８１をオフにする時点と、素子８２をオンにする時点との間、及び再び素子８２をオフにする時点と、素子８１をオンにする時点との間に、ある程度の不動作時間を設ける必要がある。図６では、この不動作時間を「Ａ」の符号で示している。これらの不動作時間の間、素子８２は、上述したダイオードモードで動作する。これは、スイッチングサイクルの全体に比べると短時間であるので、電力散逸は、深刻ではない。時間「Ｂ」は、素子８２の支配的な損失係数を提供し、これは素子８２が完全にエンハンスされたときの小電力モードに対応している。
【００１８】
図４に戻って説明すると、素子８１〜８６のダイオードモードの動作は、常に、インダクタ電流のための電流経路を提供する。過渡電流及び実際のインピーダンスを考慮しても、回路は、所望の動作を行う。例えば、素子８１〜８６のゲート−ドレイン容量及びゲート駆動回路のソース抵抗がゼロではない場合、ノード１７におけるスルーレートが高いと、Ｖａの立ち下がり時間の間、素子８２のゲートの電位がグラウンド以下になる。この結果は、単純であり、Ｖａは、誘導成分２１によって理想的なケースより低い電圧に駆動されるが、素子８２は、導通する。
【００１９】
素子８１〜８６は、実質的な電流、例えば、少なくとも、トランジスタが使用されている回路の最大動作電流と同じ大きさの電流を、同じプライマリチャネル（primary channel）を介して両方向に流すことができ、及び実質的な電圧、例えば、回路ＤＣハイ電圧ＨＶより大きい電圧を少なくとも一方向に阻止することができる如何なるトランジスタであってもよい。各素子は、少なくとも一方向において、少なくともゼロボルトと、ＨＶより大きい電圧、例えば、ＨＶ＋１Ｖ、ＨＶ＋５Ｖ又はＨＶ＋１０Ｖとの間にある電圧を阻止することができなければならない。ＨＶの値、したがって、素子が阻止できる必要がある電圧の範囲は、回路用途毎に異なる。例えば、ある小電力用途では、ＨＶは、１０Ｖであり、素子は、それぞれ、少なくとも０Ｖと１０Ｖの間の電圧を阻止できればよく、及び１０Ｖより大きい電圧、例えば、１１Ｖ、２０Ｖ又は３０Ｖの電圧を阻止してもよい。ある大電力用途では、ＨＶは、１０００Ｖであり、したがって、素子は、それぞれ、少なくとも０Ｖと１０００Ｖとの間の全ての電圧を阻止し、及び１０００Ｖより大きい電圧、例えば、１１００Ｖ、１１５０Ｖ又は１２００Ｖの電圧を阻止してもよい。このように、十分な大きさの電圧を阻止することができる適切なトランジスタの選択は、回路の用途に依存する。十分な量の電流を阻止できるトランジスタでは、素子のプライマリチャネル又はプライマリチャネル以外の他の部分から少量の電流が漏れてもよい。但し、トランジスタは、通常の動作の間にトランジスタを流れる最大電流の大きな割合、例えば、最大電流の９０％以上、９５％以上、９９％以上又は９９．９％以上の十分な量の電流を阻止できてもよい。
【００２０】
これらの基準を満たす素子の具体例は、あらゆる材料系の金属半導体電界効果トランジスタ（metal-semiconductor field effect transistor：ＭＥＳＦＥＴ）、あらゆる材料系の接合形電界効果トランジスタ（junction field effect transistor：ＪＦＥＴ）、例えば、電流開口縦型電子トランジスタ（current aperture vertical electron transistor：ＣＡＶＥＴ）等の縦型素子を含むあらゆる材料系の高電子移動度トランジスタ（high electron mobility transistor：ＨＥＭＴ又はＨＦＥＴ）、並びに例えば、分極ドープ電界効果トランジスタ（polarization-doped field effect transistor：ＰＯＬＦＥＴ）等のチャネル電荷が３次元的に分布する素子である。ＨＥＭＴ及びＭＥＳＦＥＴのための一般的な材料系には、ＧａｘＡｌｙＩｎ１−ｘ−ｙＮｍＡｓｎＰ１−ｍ−ｎ又はＩＩＩ−Ｖ材料、例えば、ＩＩＩ−Ｎ材料、ＩＩＩ−Ａｓ材料及びＩＩＩ−Ｐ材料が含まれる。ＪＦＥＴのための一般的な材料には、ＩＩＩ−Ｖ材料、ＳｉＣ、及びＳｉ、すなわち実質的に炭素を含まないシリコンが含まれる。幾つかの実施の形態では、素子は、エンハンス型素子であり（閾値電圧Ｖｔｈ＞０）、他の実施の形態では、素子は、デプレション型素子である（Ｖｔｈ＜０）。
【００２１】
幾つかの実施の形態では、素子８１〜８６は、閾値電圧は、可能な限り大きく、例えば、Ｖｔｈ＞２Ｖ又はＶｔｈ＞３Ｖであり、０バイアスにおけるソースからドレインへの内部障壁が高く（例えば、０．５〜２ｅＶ）、アクセス領域導電率が高く（例えば、シート抵抗＜７５０Ω／ｓｑｕａｒｅ）、降伏電圧が高く（６００／１２００Ｖ）、オン抵抗が低い（６００／１２００Ｖのそれぞれについて、５ｍΩ−ｃｍ２未満／１０ｍΩ−ｃｍ２未満）エンハンス型ＩＩＩ族窒化物（ＩＩＩ−Ｎ）素子から形成される。幾つかの実施の形態では、素子は、例えば、２００７年９月１７日に出願された米国特許出願番号１１／８５６，６８７号、及び２００８年１１月２６日に出願された米国特許出願番号１２／３２４，５７４号に開示されている窒素面ＩＩＩ−Ｎ  ＨＥＭＴ（nitrogen-face III-N HEMT）であり、これらの文献は、引用によって本願に援用される。また、素子は、ＳｉＮ等のサーフェスパッシベーション層、傾斜フィールドプレート等のフィールドプレート及びゲートの下の絶縁体の何れを含んでいてもよい。他の実施の形態では、素子は、ＳｉＣ  ＪＦＥＴから形成される。
【００２２】
幾つかの実施の形態では、図４の素子８１〜８６の何れか又は全てに代えて、図７に示すような素子９１が、ハーフブリッジ又はブリッジ回路で用いられる。素子９１は、例えば、ＩＩＩ−Ｎ  Ｅモードトランジスタである低電圧Ｅモードトランジスタ９２を含み、低電圧Ｅモードトランジスタ９２は、ここに示すように、例えば、ＩＩＩ−Ｎ  Ｄモードトランジスタである高電圧Ｄモードトランジスタ９０に接続されている。幾つかの実施の形態では、Ｅモードトランジスタ９２は、窒素面ＩＩＩ−Ｎ素子であり、Ｄモードトランジスタ９０は、ＩＩＩ面ＩＩＩ−Ｎ素子である。Ｅモードトランジスタ９２が何れかの方向に電流を流す場合、実質的に全ての電流がトランジスタ９２の同じプライマリ素子チャネルを流れる。Ｄモードトランジスタ９０のゲートは、Ｅモードトランジスタ９２のソースに電気的に接続されており、Ｄモードトランジスタ９０のソースは、Ｅモードトランジスタ９２のドレインに電気的に接続されている。幾つかの実施の形態では、Ｄモードトランジスタ９０のゲートは、Ｅモードトランジスタ９２のソースに直接的には接続されない。これに代えて、Ｄモードトランジスタ９０のゲート及びＥモードトランジスタ９２のソースは、それぞれ、コンデンサの反対端に電気的に接続される。図７の素子９１は、Ｅモードトランジスタ９２と同じ閾値電圧を有する単一高電圧Ｅモードトランジスタと同様に動作する。すなわち、ノード９７に対してノード９６に印加される入力電圧信号によって、ノード９４において出力信号が生成され、この出力信号は、Ｅモードトランジスタのソースに対してＥモードトランジスタのゲートに入力電圧信号が印加されたときにＥモードトランジスタのドレイン端子において生成される出力信号と同じである。ここでは、単一トランジスタの３つの端子について用いる用語と同様に、ノード９７、９６、９４をそれぞれ素子９１のソース、ゲート、ドレインと呼ぶ。素子９１が阻止モードにある場合、以下に説明するように、電圧の大部分は、Ｄモードトランジスタ９０によって阻止され、Ｅモードトランジスタ９２によって阻止されるのは、僅かな部分のみである。素子９１が何れかの方向に電流を流す場合、実質的に全ての電流がＥモードトランジスタ９２のチャネル及びＤモードトランジスタ９０のチャネルの両方を流れる。
【００２３】
図７の素子９１は、以下のように動作する。ノード９４がノード９７より高い電位に保持されているとき、ノード９７に対してノード９６に十分な正の電圧（すなわち、Ｅモードトランジスタ９２の閾値電圧より高い電圧）が印加されると、ノード９４からノード９７に電流が流れ、この電流は、Ｅモードトランジスタ９２のチャネル及びＤモードトランジスタ９０のチャネルの両方を流れる。ノード９７に対するノード９６の電圧が、Ｅモードトランジスタ９２の閾値電圧より低い値、例えば、０Ｖに切り替えられると、素子９１は、阻止モードになり、ノード９７とノード９４との間の電圧を阻止し、素子９１には電流が流れなくなる。そして、ノード９４の電圧が、同じ電圧に保持されているノード９７、９６の電圧より低い値に切り替えられると、素子９１は、ダイオードモードに切り替わり、全ての実質的な電流がＥモードトランジスタ９２のチャネル及びＤモードトランジスタ９０のチャネルの両方を流れる。ノード９７に対してノード９４にハイ電圧（ＨＶ）が印加され、ノード９６がノード９７に対して０Ｖにバイアスされると、Ｅモードトランジスタ９２は、｜Ｖｔｈ９０｜に略々等しい又はこれより僅かに大きい電圧を阻止する。ここで、｜Ｖｔｈ９０｜は、Ｄモードトランジスタ９０の閾値電圧の大きさである。Ｖｔｈ９０の値は、約−５〜−１０Ｖであってもよい。したがって、ノード９５の電圧は、｜Ｖｔｈ９０｜に略々等しく又はこれより僅かに大きくなり、したがって、Ｄモードトランジスタ９０は、オフ状態になり、ＨＶから｜Ｖｔｈ９０｜を減算した値に略々等しい電圧を阻止し、すなわち、Ｄモードトランジスタ９０は、実質的な電圧を阻止する。ノード９７に対してノード９４に正の電圧が印加され、ノード９６がＥモードトランジスタ９２の閾値電圧Ｖｔｈ９２より大きい電圧、例えば、２＊Ｖｔｈ９２でバイアスされると、Ｅモードトランジスタ９２のチャネル及びＤモードトランジスタ９０のチャネルの両方を介して、ノード９４からノード９７に電流が流れ、Ｅモードトランジスタ９２に亘る電圧降下ＶＦは、例えば、約０．２Ｖ未満等、｜Ｖｔｈ９０｜より遙かに小さくなる。これらの条件下では、ノード９７に対するノード９５の電圧は、ＶＦになり、Ｄモードトランジスタ９０のゲート−ソース電圧ＶＧＳ９０は、略々−ＶＦになる。
【００２４】
Ｄモードトランジスタ９０は、例えば、少なくとも６００Ｖ、又は少なくとも１２００Ｖ、又は回路用途に必要な他の適切な阻止電圧である大きな電圧を阻止することができる高電圧素子であってもよい。Ｄモードトランジスタは、少なくとも、実質的な電圧、例えば、上述のように、素子９１が阻止モードにある場合、回路ＤＣハイ電圧ＨＶより大きい電圧を阻止することができる。更に、アセンブリがオン状態にあるとき、Ｄモードトランジスタ９０が使用されている回路の用途にとって十分に小さい導通損失で、ノード９４からノード９７に電流を流すように、Ｄモードトランジスタ９０の閾値電圧Ｖｔｈ９０は、−ＶＦより十分小さい。すなわち、回路用途に対して、導通損失が大きくなり過ぎないように、Ｄモードトランジスタ９０のゲート−ソース電圧は、Ｖｔｈ９０より十分大きい。例えば、Ｖｔｈ９０は、−３Ｖ、−５Ｖ又は−７Ｖ以下であってもよく、Ｄモードトランジスタ９０のゲート−ソース電圧ＶＧＳ９０が略々−ＶＦであるとき、Ｄモードトランジスタ９０は、７Ｗ未満の導通損失で、１０Ａ以上の電流を流すことができる。
【００２５】
Ｅモードトランジスタ９２は、少なくとも、｜Ｖｔｈ９０｜より大きい電圧を阻止でき、ここで｜Ｖｔｈ９０｜は、Ｄモードトランジスタ９０の閾値電圧の大きさである。幾つかの実施の形態では、Ｅモードトランジスタ９２は、約２＊｜Ｖｔｈ９０｜の電圧を阻止することができる。高電圧ＤモードＩＩＩ−Ｎトランジスタ、例えばＩＩＩ−Ｎ  ＨＥＭＴ又はＳｉＣ  ＪＦＥＴ等をＤモードトランジスタ９０として使用することができる。高電圧ＤモードＩＩＩ−Ｎトランジスタの典型的な閾値電圧は、約−５〜−１０Ｖであるので、Ｅモードトランジスタ９２は、約１０〜２０Ｖ以上の電圧を阻止することができるものであるとよい。幾つかの実施の形態では、Ｅモードトランジスタ９２は、ＩＩＩ−Ｎ  ＨＥＭＴ等のＩＩＩ−Ｎトランジスタである。他の実施の形態では、Ｅモードトランジスタ９２は、ＳｉＣ  ＪＦＥＴ等のＳｉＣトランジスタである。
【００２６】
図４のブリッジ回路の素子８１〜８６に代わって図７の素子９１が使用される場合、回路は以下のように動作する。素子９１が素子８１〜８６に代わって使用される場合、素子８１〜８６を素子８１’〜８６’と記す。幾つかの実施の形態では、素子８１’〜８６’の全ては、互いに同じである。これの素子が全く同じではない場合であっても、これらの素子のそれぞれは、０より大きい閾値電圧を有する。図５ａ及び図５ｂに示すスイッチングシーケンスを参照して説明すると、素子８１’、８４’のゲート−ソース電圧がＥモードトランジスタ９２の閾値電圧より高く、素子８２’のゲート−ソース電圧が０Ｖ等、Ｅモードトランジスタ９２の閾値電圧より低いとき、ハイ電圧源からグラウンドに、素子８１’のトランジスタのチャネル及び素子８４’のトランジスタのチャネルの両方を介して電流が流れる。素子８２’は、電圧Ｖａを阻止する。ここで、Ｖａは、上述と同様、ノード１７の電圧である。図５ｂに示すように、素子８１’がオフに切り替えられると、誘導成分２１は、ノード１７の電圧であるＶａを負の値にし、このとき、素子８１’は、ＨＶからＶａを減算した電圧を阻止する。これにより、素子８２’は、ダイオードモードで動作し、素子８２’を介して、グラウンドからノード１７に電流が流れる。素子８２’を流れる実質的に全ての電流は、Ｅモードトランジスタ９２のチャネル及びＤモードトランジスタ９０のチャネルの両方を介して流れる。ブリッジ回路が図５ｃに示す条件下で動作する場合、すなわち、電流が誘導成分を介してノード１８からノード１７に流れる場合、素子８１’は、オフに切り替えられ、素子８２’のゲート−ソース電圧は、Ｅモードトランジスタ９２の閾値電圧より高くされ、電流は、素子８２’を介して、ノード１７からグラウンドに流れる。素子８２’を流れる実質的に全ての電流は、Ｅモードトランジスタ９２のチャネル及びＤモードトランジスタ９０のチャネルの両方を介して流れる。
【００２７】
このように、図５ａに示す動作モードでは、素子の８２’内のＤモードトランジスタは、実質的な電圧を阻止し、図５ｂに示す動作モードでは、素子８２’のＤモードトランジスタは、自らのチャネルを介して、ソースからドレインに実質的な電流を流し、図５ｃに示す動作モードでは、素子８２’のＤモードトランジスタは、自らのチャネルを介して、ドレインからソースに実質的な電流を流す。
【００２８】
図７に戻って説明すると、素子９１がダイオードモードで動作する場合、ノード９５の電圧は、ノード９７の電圧より低い必要がある。したがって、Ｄモードトランジスタ９０のゲートは、Ｄモードトランジスタ９０のソースよりより高い電圧にあり、Ｄモードトランジスタ９０のチャネルは、エンハンスされる。但し、素子８１’〜８６’がダイオードモードで動作するとき、電流レベル及びＥモードトランジスタ９２の閾値電圧によっては、Ｅモードトランジスタ９２における電力散逸が許容できないほどに大きくなることがある。この場合、図６に示す形状のゲート信号を適用することによって、よりパワーが小さい動作モードを達成できる。例えば、素子８１’が図５ａ及び図５ｂに示すように切り替えられると、素子８２’が環流電流を流している（素子８１’がオフである）間に、素子８２’のゲートは、ハイに駆動され、素子８２’のドレイン−ソース電圧は、単に素子８２’の実効オン状態抵抗（Ｒｄｓ−ｏｎ）×モータ電流になる。ハイ電圧源（ＨＶ）からグラウンドへの貫通電流を回避するために、素子８１’をオフにする時点と、素子８２’をオンにする時点との間、及び再び素子８２’をオフにする時点と、素子８１’をオンにする時点との間に、ある程度の不動作時間を設ける必要がある。図６では、この不動作時間を「Ａ」の符号で示している。これらの不動作時間の間、素子８２’は、上述したダイオードモードで動作する。これは、スイッチングサイクルの全体に比べると短時間であるので、電力散逸は、深刻ではない。時間「Ｂ」は、素子８２の支配的な損失係数を提供し、これは素子８２が完全にエンハンスされたときの小電力モードに対応している。
【００２９】
幾つかの実施の形態では、図４の素子８１〜８６の何れか又は全てに代えて、図８に示すような素子１１１が、ハーフブリッジ又はブリッジ回路で用いられる。素子１１１は、Ｅモードトランジスタ９２が、ここでは、Ｓｉ  ＭＯＳトランジスタ１０３と呼ぶシリコン（Ｓｉ）ベースの縦型Ｓｉ  ＭＯＳ電界効果トランジスタ（ＦＥＴ）等の低電圧Ｅモードトランジスタに置換されている点を除いて、図７の素子９１と同様である。幾つかの実施の形態では、低電圧Ｅモードトランジスタは、ＳｉＣ  ＪＦＥＴ又はＳｉＣ  ＭＯＳＦＥＴである。Ｓｉ  ＭＯＳトランジスタ１０３は、図７のＥモードトランジスタ９２と同じ電圧阻止要求を有する。すなわちＳｉ  ＭＯＳトランジスタ１０３は、少なくとも、｜Ｖｔｈ９０｜より大きい電圧を阻止でき、ここで｜Ｖｔｈ９０｜は、Ｄモードトランジスタ９０の閾値電圧の大きさである。幾つかの実施の形態でＳｉ  ＭＯＳトランジスタ１０３は、約２＊｜Ｖｔｈ９０｜の電圧を阻止することができる。高電圧ＤモードＩＩＩ−ＮトランジスタをＤモードトランジスタ９０として使用することができる。高電圧ＤモードＩＩＩ−Ｎトランジスタの典型的な閾値電圧は、約−５〜−１０Ｖであるので、Ｓｉ  ＭＯＳトランジスタ１０３は、約１０〜２０Ｖ以上の電圧を阻止することができるものであるとよい。
【００３０】
図８に示すように、Ｓｉ  ＭＯＳトランジスタは、生来的に、真性トランジスタ１０２に逆並列の寄生ダイオード１０１を含む。Ｓｉ  ＭＯＳトランジスタ１０３は、素子１１１が阻止モードにあるとき、及び標準の順方向導通モードの間（すなわち、ノード９４からノード９７に電流が流れるとき）、Ｅモードトランジスタ９２と同様に動作する。すなわち、ノード９７に対してノード９４にハイ電圧ＨＶが印加され、素子１１１が阻止モードになるようにＳｉ  ＭＯＳトランジスタ１０３のゲート−ソース電圧が閾値以下になると、Ｓｉ  ＭＯＳトランジスタ１０３は、｜Ｖｔｈ９０｜に略々等しい又はこれより僅かに大きい電圧を阻止し、ハイ電圧の残りは、Ｄモードトランジスタ９０によって阻止され、すなわち、Ｄモードトランジスタ９０は、実質的な電圧を阻止する。ノード９４の電圧がノード９７の電圧より高く、Ｓｉ  ＭＯＳトランジスタ１０３のゲート−ソース電圧が閾値を超えている場合、素子１１１は、標準の順方向導通モードになり、ノード９４からノード９７に電流が流れる。実質的に全ての電流がＳｉ  ＭＯＳトランジスタ１０３のチャネル及びＤモードトランジスタ９０のチャネルを介して流れる。ノード９５とノード９７との間の電位差は、０Ｖと｜Ｖｔｈ９０｜との間にあり、ここで、Ｖｔｈ９０は、Ｄモードトランジスタ９０の閾値電圧である。この動作モードでは、寄生ダイオード１０１が逆バイアスされ、｜Ｖｔｈ９０｜より低い電圧を阻止する。
【００３１】
素子１１１がダイオードモードのとき、Ｓｉ  ＭＯＳトランジスタ１０３の動作は、Ｅモードトランジスタ９２とは異なる。素子１１１がダイオードモードで動作している場合、ノード９４の電圧は、ノード９７の電圧より低く、Ｓｉ  ＭＯＳトランジスタ１０３のゲート−ソース電圧は、閾値を下回り、ノード９７からノード９４に電流が流れる。これらの条件下では、ノード９５の電圧は、ノード９７の電圧より低い必要がある。順方向にバイアスされた寄生ダイオード１０１は、オンになり、真性トランジスタ１０２がオンになることを防ぐ。したがって、素子１１１がダイオードモードにある場合、Ｓｉ  ＭＯＳトランジスタ１０３を流れる電流の大部分は、Ｓｉ  ＭＯＳトランジスタ１０３のチャネルではなく、寄生ダイオード１０２を流れる。但し、素子１１１がダイオードモードにあるときも、Ｄモードトランジスタ９０のチャネルには、実質的に全ての電流が流れる。
【００３２】
素子１１１がダイオードモードで動作する場合、ノード９５の電圧は、ノード９７の電圧より低い必要がある。したがって、Ｄモードトランジスタ９０のゲートは、Ｄモードトランジスタ９０のソースよりより高い電圧にあり、Ｄモードトランジスタ９０のチャネルは、エンハンスされる。素子１１１がダイオードモードで動作するとき、電流レベル及び寄生ダイオード１０１の順方向導通特性によっては、寄生ダイオード１０１における電力散逸が許容できないほどに大きくなることがある。この場合、図６に示す形状のゲート信号を適用することによって、よりパワーが小さい動作モードを達成できる。図４のブリッジ回路について、素子８１〜８６のそれぞれを素子１１１に置き換えた具体例を検討する。この具体例では、ブリッジ回路内の素子を素子８１”〜８６”と呼ぶ。素子８１”が図５ａ、５ｂに示すように切り替えられると、素子８２”が環流電流を流している（素子８１”がオフである）間、素子８２”のゲートは、ハイに駆動される。これにより、素子８２”のＳｉトランジスタ１０３を流れる電流は、寄生ダイオード１０１ではなく、主に、エンハンスされた真性トランジスタ１０２を介して流れるようになり、Ｓｉトランジスタ１０３のドレイン−ソース電圧は、単にＳｉトランジスタ１０３の実効オン状態抵抗（Ｒｄｓ−ｏｎ）×電流になる。ハイ電圧源（ＨＶ）からグラウンドへの貫通電流を回避するために、素子８１”をオフにする時点と、素子８２”をオンにする時点との間、及び再び素子８２”をオフにする時点と、素子８１”をオンにする時点との間に、ある程度の不動作時間を設ける必要がある。図６では、この不動作時間を「Ａ」の符号で示している。これらの不動作時間の間、素子８２”は、上述したダイオードモードで動作し、電流は、主に寄生ダイオード１０１を介して、Ｓｉトランジスタ１０３を流れる。
【００３３】
幾つかの実施の形態では、図４の素子８１〜８６の何れか又は全てに代えて、図９に示すような素子１１２が、ハーフブリッジ又はブリッジ回路で用いられる。素子１１２は、図８の素子１１１と同様であるが、寄生ダイオード１０１に並列に接続された低電圧低オン抵抗ダイオード１０４を備える。ダイオード１０４は、Ｓｉ  ＭＯＳトランジスタ１０３と同じ電圧阻止要求を有する。すなわちダイオード１０４は、少なくとも、｜Ｖｔｈ９０｜より大きい電圧を阻止できる。ここで｜Ｖｔｈ９０｜は、Ｄモードトランジスタ９０の閾値電圧の大きさである。幾つかの実施の形態では、ダイオード１０４は、約２＊｜Ｖｔｈ９０｜の電圧を阻止することができる。高電圧ＤモードＩＩＩ−ＮトランジスタをＤモードトランジスタ９０として使用することができる。高電圧ＤモードＩＩＩ−Ｎトランジスタの典型的な閾値電圧は、約−５〜−１０Ｖであるので、ダイオード１０４は、約１０〜２０Ｖ以上の電圧を阻止することができるものであるとよい。低電圧素子、例えば、低電圧ダイオード又はトランジスタは、高電圧回路内のＤＣ電源によって供給される６００Ｖ又は１２００Ｖ等の高電圧を阻止することができない。幾つかの実施の形態では、低電圧ダイオード又は低電圧トランジスタが阻止できる最大電圧は、約４０Ｖ、３０Ｖ、２０Ｖ又は１０Ｖである。更に、ダイオード１０４のターンオン電圧（turn-on voltage）は、寄生ダイオード１０１より低い。この結果、素子１１２がダイオードモードでバイアスされると、電流は、寄生ダイオード１０１ではなく、主にダイオード１０４を介して流れる。ダイオード１０４のために用いることができるダイオード、例えば、低電圧ショットキーダイオードのスイッチング損失及び導通損失は、寄生ダイオード１０１より小さくすることができる。この結果、素子の動作の間の導通損失及びスイッチング損失は、素子１１１より素子１１２の方が小さい。
【００３４】
素子１１２がダイオードモードで動作するとき、電流レベル及びダイオード１０４の順方向導通特性によっては、ダイオード１０４における電力散逸が許容できないほどに大きくなることがある。この場合は、上述と同様、図６に示す形状のゲート信号を適用することによって、よりパワーが小さい動作モードを達成できる。素子１１２のゲートがハイに駆動され、素子１１２が環流電流を流すと、電流は、ダイオード１０４ではなく、主に、エンハンスされた真性トランジスタ１０２を介して流れるようになり、Ｓｉ  ＭＯＳトランジスタ１０３のドレイン−ソース電圧は、単にＳｉトランジスタ１０３の実効オン状態抵抗（Ｒｄｓ−ｏｎ）×電流になる。
【００３５】
図９の素子１１２は、ダイオードを含むが、ダイオードは、回路ＤＣ電圧ＨＶの全てを阻止する必要はなく、｜Ｖｔｈ９０｜より僅かに大きい電圧を阻止できればよい。したがって、低電圧ダイオードを用いることができる。低電圧ダイオードは、高電圧ダイオードよりスイッチング損失及び導通損失が小さくなるように作成できるので、このような構成は、ブリッジ回路に通常含まれている高電圧ダイオードを用いるより望ましい場合がある。したがって、高電圧ダイオードを用いるハーフブリッジ及びブリッジ回路に比べて、回路の電力損失を低減できる。
【００３６】
本発明の多くの実施の形態について説明した。但し、本発明の精神及び範囲から逸脱することなく、様々な変形例を想到できることは明らかである。例えば、ハーフブリッジは、単一トランジスタを用い、ダイオードを有さない第１のスイッチと、トランジスタ及びダイオードを有する第２のスイッチとを備えていてもよい。幾つかの実施の形態では、ハーフブリッジは、２つのトランジスタから構成され、ダイオードを含んでいない。幾つかの実施の形態では、電流は、ハーフブリッジから、インダクタを介して、他のハーフブリッジのトランジスタに流れるのではなく、インダクタから、コンデンサ等の他の電気部品に、若しくは接地端子又はＤＣ電源に流れてもよい。したがって、他の実施の形態も特許請求の範囲に含まれる。
【図１】
2020018164.tif 000003
【図２ａ】
2020018164.tif 000004
【図２ｂ】
2020018164.tif 000005
【図２ｃ】
2020018164.tif 000006
【図３ａ】
2020018164.tif 000007
【図３ｂ】
2020018164.tif 000008
【図４】
2020018164.tif 000009
【図５ａ】
2020018164.tif 000010
【図５ｂ】
2020018164.tif 000011
【図５ｃ】
2020018164.tif 000012
【図５ｄ】
2020018164.tif 000013
【図６】
2020018164.tif 000014
【図７】
2020018164.tif 000015
【図８】
2020018164.tif 000016
【図９】
2020018164.tif 000017
【手続補正書】
【提出日】令和1年9月27日(2019.9.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ハーフブリッジであって、
第１のスイッチと第２のスイッチとを含み、
前記第２のスイッチは、
（i）第１のゲートと、第１のソースと、第１のドレインと、第１のチャネルと、を有するデプリーションモードトランジスタと、
（ii）しきい値電圧を有し、第２のゲートと、第２のソースと、第２のドレインと、第２のチャネルと、前記第２のチャネルに逆並列な寄生ダイオードとを備え、前記第２のドレインは、前記第１のソースに接続され、前記第１のゲートは、前記第２のソースに接続されるエンハンスメントモードトランジスタと、
を含み、
前記第１のスイッチのソースおよび前記デプリーションモードトランジスタの前記第１のドレインが１つのノードに結合され、前記ノードが誘導性コンポーネントに結合されるように構成され、かつ、
記第２のスイッチが、
第１の動作モードでは、第１の方向に印加される電圧をブロックし、前記デプリーションモードトランジスタの前記第１のチャネルを介して電流を前記第１の方向に伝導し、第２の動作モードでは、前記エンハンスメントモードトランジスタの前記第２のチャネルを介して電流を前記第１の方向に伝導し、
第３の動作モードでは、前記デプリーションモードトランジスタの前記第１のチャネルを介しておよび前記エンハンスメントモードトランジスタの寄生ダイオードを介して反対方向に電流を伝導するように構成され、
前記第３の動作モードにおいて、前記エンハンスメントモードトランジスタの前記第２のゲートは、前記エンハンスメントモードトランジスタの前記しきい値電圧よりも低い電圧で前記エンハンスメントモードトランジスタの前記第２のソースに対してバイアスされる動作モードを含む
ハーフブリッジ。
【請求項２】
ハーフブリッジであって、
第１のスイッチと第２のスイッチとを含み、
前記第２のスイッチは、
（i）第１のゲートと、第１のソースと、第１のドレインと、第１のチャネルと、を有するデプリーションモードトランジスタと、
（ii）しきい値電圧を有し、第２のゲートと、第２のソースと、第２のドレインと、第２のチャネルと、前記第２のチャネルに逆並列な寄生ダイオードとを備え、前記第２のドレインは、第１のソースに接続され、第１のゲートは、第２のソースに接続されるエンハンスメントモードトランジスタと、
を含み、
前記寄生ダイオードに並列に接続され、前記寄生ダイオードよりも低いターンオン電圧を有する低電圧ダイオードと、
を含み、
前記第１のスイッチのソースおよび前記デプリーションモードトランジスタの前記第１のドレインは、１つのノードに結合され、前記ノードは、誘導性コンポーネントに結合されるように構成され、
前記第２のスイッチは、第１の動作モードで第１の方向に印加される電圧をブロックし、前記デプリーションモードトランジスタの前記第１のチャネルを通して、かつ、第２の動作モードで、前記エンハンスメントモードトランジスタの前記第２のチャネルを通して前記第１の方向に電流を伝導し、第３の動作モードにおいて前記デプリーションモードトランジスタの前記第１のチャネルを通して、かつ、前記低電圧ダイオードを介して前記第１の方向に電流を流すように構成され、
前記第３の動作モードにおいては、前記エンハンスメントモードトランジスタの前記第２のゲートが、前記エンハンスメントモードトランジスタのしきい値電圧よりも低い電圧で前記エンハンスメントモードトランジスタの前記第２のソースに対してバイアスされる動作モードを含む
ハーフブリッジ。
【請求項３】
前記第２のスイッチは、さらに、第４の動作モードにおいて、前記デプリーションモードトランジスタの前記第１のチャネルと、前記エンハンスメントモードトランジスタの前記第２のチャネルとを介して、反対方向に電流を伝導するようにさらに構成され、
前記第４の動作モードにおいて、前記エンハンスメントモードトランジスタの前記第２のゲートは、前記エンハンスメントモードトランジスタの前記第２のソースに対して、前記エンハンスメントモードトランジスタの前記しきい値電圧よりも高い電圧にバイアスされることを特徴とする請求項１又は２に記載のハーフブリッジ。
【請求項４】
前記デプリーションモードトランジスタは、
ＩＩＩ−Ｎ  ＨＥＭＴである、請求項３に記載のハーフブリッジ。
【請求項５】
前記エンハンスメントモードトランジスタは、
シリコンＭＯＳＦＥＴである、請求項４に記載のハーフブリッジ。
【請求項６】
前記デプリーションモードトランジスタは、高電圧デバイスであり、
前記エンハンスメントモードトランジスタは、低電圧デバイスである、請求項５に記載のハーフブリッジ。
【請求項７】
前記エンハンスメントモードトランジスタは、前記デプリーションモードトランジスタのしきい値電圧の大きさ以上の電圧をブロックするように構成される、請求項６に記載のハーフブリッジ。
【請求項８】
前記デプリーションモードトランジスタは、寄生ダイオードを欠いていることを特徴とする請求項３に記載のハーフブリッジ。
【請求項９】
前記ハーフブリッジは、前記第４の動作モードで動作している間は、前記第３の動作モードで動作している間よりも低い電力動作モードで動作する、請求項３に記載のハーフブリッジ。
【請求項１０】
第１のスイッチおよび第２のスイッチを含むハーフブリッジ回路段を含む回路を動作させる方法であって、
前記第２のスイッチは、以下を含み、
（i）第１のゲートと、第１のソースと、第１のドレインと、第１のチャネルと、を含むデプリーションモードトランジスタと、
（ii）しきい値電圧を有し、第２のゲートと、第２のソースと、第２のドレインと、第２のチャネルと、前記第２のチャネルに逆並列な寄生ダイオードとを備え、前記第２のドレインは、前記第１のソースに接続され、前記第１のゲートは、前記第２のソースに接続されるエンハンスメントモードトランジスタと、
を含み、
前記第１のスイッチのソースおよび前記デプリーションモードトランジスタの前記第１のドレインが１つのノードに結合され、前記ノードが誘導性コンポーネントに結合されるように構成され、かつ、
前記方法は、
前記第１のスイッチをオンにバイアスし、前記第２のスイッチをオフにバイアスし、電流が前記第１のスイッチおよび前記誘導性コンポーネントを通って流れることを許容し、前記デプリーションモードトランジスタを横切って第１の方向に印加される電圧を阻止することを許容し、
前記エンハンスメントモードトランジスタの前記第２のソースに対して前記エンハンスメントモードトランジスタのしきい値電圧よりも低い電圧で前記エンハンスメントモードトランジスタの前記第２のゲートをバイアスしながら、前記第１のスイッチをオフバイアスに変更し、電流が前記エンハンスメントモードトランジスタの寄生ダイオードおよび前記デプリーションモードトランジスタの前記第１のチャネルおよび前記誘導性コンポーネントを通って第２の方向に流れることを可能にし、
さらに、前記第１のスイッチをオフバイアスに変更した後に、前記エンハンスメントモードトランジスタをオンバイアスに変更し、電流が前記エンハンスメントモードトランジスタの前記第２のチャネルおよび前記デプリーションモードトランジスタの前記第１のチャネルを通って前記第２の方向に流れることを可能にすることをさらに含む
方法。
【請求項１１】
前記第１のスイッチをオフバイアスに変更するステップと、前記エンハンスメントモードトランジスタをオンバイアスに変更するステップとの間の時間が、高電圧源から接地への貫通電流を防止するのに十分である、請求項１０に記載の方法。
【請求項１２】
前記デプリーションモードトランジスタは、ＩＩＩ−Ｎ  ＨＥＭＴである、請求項１１に記載の方法。
【請求項１３】
前記エンハンスメントモードトランジスタは、シリコンＭＯＳＦＥＴである、請求項１２に記載の方法。
【請求項１４】
前記デプリーションモードトランジスタは、寄生ダイオードを欠いており、すべての電流は、前記デプリーションモードトランジスタの前記第１のチャネルを通って前記第２の方向に流れる、請求項１３に記載の方法。
【外国語明細書】
2020018164000001.pdf