(57)【要約】【課題】読み出しが指定された場合に、レベル変換後の信号が遅延する。【解決手段】不揮発記憶装置は、データを不揮発に記憶するメモリーセルと、変換セルおよび選択回路を含むレベル変換回路と、を有し、変換セルは、書き込みが指定された場合、入力ノードに供給された入力信号であって、第１電圧を基準とした第１論理振幅の入力信号を、第１電圧よりも高い第２電圧を基準とした第２論理振幅に変換して、中間ノードから出力し、選択回路は、読み出しが指定された場合、入力ノードを選択し、書き込みが指定された場合、中間ノードを選択して、選択したノードの信号を出力ノードからメモリーセルに出力する。【選択図】図２
2020123410.tif 000002
【特許請求の範囲】
【請求項１】
データを不揮発に記憶するメモリーセルと、
変換セルおよび選択回路を含む第１レベル変換回路と、
を有し、
前記変換セルは、
書き込みが指定された場合、
入力ノードに供給された入力信号であって、第１電圧を基準とした第１論理振幅の前記入力信号を、前記第１電圧よりも高い第２電圧を基準とした第２論理振幅に変換して、中間ノードから出力し、
前記選択回路は、
前記読み出しが指定された場合、前記入力ノードに供給された信号を選択し、
前記書き込みが指定された場合、前記中間ノードに供給された信号を選択して、
選択した信号を出力ノードから前記メモリーセルに出力する
不揮発性記憶装置。
【請求項２】
前記変換セルは、
電源電圧の高位電圧である前記第１電圧または前記第２電圧と前記第１電圧よりも低い前記電源電圧の低位電圧との間に設けられたプルアップ用の第１トランジスターおよびプルダウン用の第２トランジスターと、
前記第１トランジスターおよび前記第２トランジスターに対して並列に設けられ、前記高位電圧と前記低位電圧との間に設けられたプルアップ用の第３トランジスターおよびプルダウン用の第４トランジスターと、を有し、
前記第３トランジスターによりプルアップされ、または、前記第４トランジスターによりプルダウンされるノードが前記中間ノードとなって、前記第１トランジスターのゲートノードに接続され、
前記第１トランジスターによりプルアップされ、または、前記第２トランジスターによりプルダウンされるノードが前記第３トランジスターのゲートノードに接続され、
前記入力信号が前記第２トランジスターのゲートノードまたは前記第４トランジスターのゲートノードの一方に供給され、前記入力信号を前記第１論理振幅で反転した入力反転信号が前記第２トランジスターのゲートノードまたは前記第４トランジスターのゲートノードの他方に供給される、
請求項１に記載の不揮発性記憶装置。
【請求項３】
前記選択回路は、
選択した前記入力ノードまたは前記中間ノードの信号を、前記出力ノードに供給する論理演算回路である
請求項１に記載の不揮発性記憶装置。
【請求項４】
前記選択回路は、
前記入力ノードと前記出力ノードとの間に設けられ、前記読み出しが指定された場合にオンし、前記書き込みが指定された場合にオフする第１トランスファーゲートと、
前記中間ノードと前記出力ノードとの間に設けられ、前記読み出しが指定された場合にオフし、前記書き込みが指定された場合にオンする第２トランスファーゲートと、
を含む請求項１に記載の不揮発性記憶装置。
【請求項５】
データを不揮発に記憶するメモリーセルと、
変換セルおよび補助回路を含む第１レベル変換回路と、
を有し、
前記変換セルは、
前記書き込みが指定された場合、
入力ノードに供給された入力信号であって、第１電圧を基準とした第１論理振幅の前記入力信号を、前記第１電圧よりも高い第２電圧を基準とした第２論理振幅に変換して、出力ノードから前記メモリーセルに出力し、
前記読み出しが指定された場合、前記出力ノードを、前記第１論理振幅の低位レベルとし、
前記補助回路は、
前記読み出しが指定された場合、かつ、前記入力信号が前記第１論理振幅の高位レベルである場合、前記出力ノードを前記第１電圧にプルアップする補助トランジスターを含む
不揮発性記憶装置。
【請求項６】
前記変換セルは、
電源電圧の高位電圧である前記第１電圧または前記第２電圧と前記第１電圧よりも低い前記電源電圧の低位電圧との間の第１経路に設けられたプルアップ用の第１トランジスターおよびプルダウン用の第２トランジスターと、
前記第１経路に対して並列に設けられ、前記高位電圧と前記低位電圧との間の第２経路に設けられたプルアップ用の第３トランジスターおよびプルダウン用の第４トランジスターと、
前記第１経路に設けられ、前記読み出しが指定された場合にオフする第５トランジスターと、
前記第２経路に設けられ、前記読み出しが指定された場合にオフする第６トランジスターと、
を有し、
前記第３トランジスターによりプルアップされ、または、前記第４トランジスターによりプルダウンされるノードが前記出力ノードとなって、前記第１トランジスターのゲートノードに接続され、
前記第１トランジスターによりプルアップされ、または、前記第２トランジスターによりプルダウンされるノードが前記第３トランジスターのゲートノードに接続され、
前記入力信号が前記第２トランジスターのゲートノードに供給され、前記入力信号を前記第１論理振幅で反転した入力反転信号が前記第４トランジスターのゲートノードに供給される、
請求項５に記載の不揮発性記憶装置。
【請求項７】
電源電圧の高位電圧が前記第１電圧または前記第２電圧であり、
前記第１論理振幅の第１指定信号であって、ＣＰＵによって前記読み出しまたは前記書き込みを指定する前記第１指定信号を、前記電源電圧で論理演算して第２指定信号として出力する書込／読出制御回路と、
前記高位電圧を、前記第２指定信号に基づいて前記第１電圧または前記第２電圧に切り替える電圧切替回路と、
を含む
請求項５または６に記載の不揮発性記憶装置。
【請求項８】
電源電圧の高位電圧が前記第１電圧または前記第２電圧であり、
前記第１論理振幅の第１指定信号であって、ＣＰＵによって前記読み出しまたは前記書き込みを指定する前記第１指定信号を、前記電源電圧による論理演算に基づいて第２指定信号および電圧切替信号を出力する書込／読出制御回路と、
前記高位電圧を、前記第２指定信号に基づいて前記第１電圧または前記第２電圧に切り替える電圧切替回路と、
を含み、
前記書込／読出制御回路は、
前記第１指定信号の指定が前記読み出しから前記書き込みに変化するときには、前記電圧切替信号を前記第２指定信号よりも遅延させて出力し、
前記第１指定信号の指定が前記書き込みから前記読み出しに変化するときには、前記第２指定信号を前記電圧切替信号よりも遅延させて出力する、
請求項５または６に記載の不揮発性記憶装置。
【請求項９】
前記第２トランジスターのしきい値電圧および前記第４トランジスターのしきい値電圧は、
各々前記第１トランジスターのしきい値電圧、前記第３トランジスターのしきい値電圧よりも低い、
請求項６乃至８のいずれかに記載の不揮発性記憶装置。
【請求項１０】
第２レベル変換回路および第３レベル変換回路を有し、
前記第１レベル変換回路は、入力ノードにアドレス信号を入力して出力ノードから前記メモリーセルに出力し、
前記第２レベル変換回路は、入力ノードに書込信号を入力して出力ノードから前記メモリーセルに出力し、
前記第３レベル変換回路は、入力ノードに前記メモリーセルからの読出信号を入力して出力ノードから出力する
請求項１乃至９のいずれかに記載の不揮発性記憶装置。
【請求項１１】
請求項１乃至１０のいずれかに記載の不揮発性記憶装置と、
ＣＰＵと
を備えるマイクロコンピューター。
【請求項１２】
請求項１１に記載のマイクロコンピューターを備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば不揮発性記憶装置、マイクロコンピューターおよび電子機器に関する。
【背景技術】
【０００２】
ＣＰＵや、周辺装置、揮発性記憶装置および不揮発性記憶装置などを１以上のチップに組み込んだマイクロコンピューターにおいて、ＣＰＵは比較的低い電源電圧で動作するのに対し、不揮発性記憶装置では、書き込みに際して比較的高い電源電圧が要求される。このため、不揮発性記憶装置への書き込みに際しては、例えばＣＰＵ等への電源電圧を、マイクロコンピューター内部の昇圧回路によって昇圧して不揮発性記憶装置に供給するとともに、ＣＰＵから低振幅論理で出力されるアドレス信号や書込信号などを、レベル変換回路によって高振幅論理にレベル変換して、不揮発性記憶装置に供給する構成となっている。
なお、不揮発性記憶装置への書き込みに際しては、外部からの別途の電源電圧が不揮発性記憶装置に供給される構成でもよい。また、ＣＰＵは、Central Processing Unitの略である。
【０００３】
低振幅論理の信号を高振幅論理の信号にレベル変換するレベル変換回路としては、例えば特許文献１に記載されているように、プルアップ用のＰチャネル型のトランジスターと、プルダウン用のＮチャネル型のトランジスターとを含む構成が知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平２−２２８１１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記構成に係るレベル変換回路を、マイクロコンピューターに適用した場合、読み出しに遅延が発生する、という課題があった。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る不揮発性記憶装置は、データを不揮発に記憶するメモリーセルと、変換セルおよび選択回路を含む第１レベル変換回路と、を有し、前記変換セルは、書き込みが指定された場合、入力ノードに供給された入力信号であって、第１電圧を基準とした第１論理振幅の前記入力信号を、前記第１電圧よりも高い第２電圧を基準とした第２論理振幅に変換して、中間ノードから出力し、前記選択回路は、前記読み出しが指定された場合、前記入力ノードに供給された信号を選択し、前記書き込みが指定された場合、前記中間ノードに供給された信号を選択して、選択した信号を出力ノードから前記メモリーセルに出力する。
【図面の簡単な説明】
【０００７】
【図１】実施形態に係る不揮発性記憶装置を適用したマイクロコンピューターの構成を示す図である。
【図２】不揮発性記憶装置におけるレベル変換回路の一例を示す図である。
【図３】レベル変換回路の動作を示すタイミングチャートである。
【図４】レベル変換回路の一例を示す図である。
【図５】レベル変換回路の一例を示す図である。
【図６】レベル変換回路の一例を示す図である。
【図７】レベル変換回路の動作を示すタイミングチャートである。
【図８】マイクロコンピューターの別構成を示す図である。
【図９】レベル変換回路および周辺回路の一例を示す図である。
【図１０】レベル変換回路の動作を示すタイミングチャートである。
【図１１】レベル変換回路の一例を示す図である。
【図１２】マイクロコンピューターを有する電子機器の一例を示す図である。
【図１３】変換セルの構成を示す図である。
【図１４】変換セルの動作を示すタイミングチャートである。
【発明を実施するための形態】
【０００８】
以下、本発明の一実施形態に係る不揮発性記憶装置について図面を参照して説明する。
【０００９】
図１は、不揮発性記憶装置を適用したマイクロコンピューターの全体構成を示すブロック図である。
この図に示されるように、マイクロコンピューター１は、ＣＰＵ１０、不揮発性記憶装置２０、昇圧回路３０、揮発性記憶装置４０を含む。ＣＰＵ１０は、マイクロコンピューター１の全体を制御する処理装置であり、各部を制御する。具体的には、ＣＰＵ１０は、不揮発性記憶装置２０および揮発性記憶装置４０に、制御信号Ｒ／Ｗを出力して、読み出しまた書き込みを指定するとともに、アドレス信号Ａdを出力してアドレスを指定する。ＣＰＵ１０は、読み出しを指定する場合には、読出信号Ｒdを入力し、書き込みを指定する場合には、書込信号Ｗdを出力する。
なお、アドレス信号Ａd、書込信号Ｗd、読出信号Ｒdは、マイクロコンピューターの演算処理に基づく複数のビット、例えば１６ビット、３２ビット、６４ビットなどのように複数のビットで構成される信号である。
【００１０】
昇圧回路３０は、外部から供給される電圧（ＶDD−Ｇnd）を昇圧して、電圧（ＶPP−Ｇnd）を出力する。なお、以下においては電圧ゼロの基準を接地電位のＧndとし、電圧については、例えば単にＶDD、ＶPPと表記する。
なお、ＶDD＜ＶPPである。
【００１１】
不揮発性記憶装置２０および揮発性記憶装置４０には、一意のアドレスが割り当てられる。このため、不揮発性記憶装置２０または揮発性記憶装置４０のいずれかにアクセスするかについては、アドレス信号Ａdで指定されるアドレスによって定まる構成となっている。
【００１２】
揮発性記憶装置４０は、例えばＳＲＡＭやＤＲＡＭであり、データを記憶し続けるために電源供給が必要なメモリーである。なお、ＳＲＡＭは、Static Random Access Memoryの略であり、ＤＲＡＭは、Dynamic Random Access Memoryの略である。
【００１３】
不揮発性記憶装置２０は、例えばフラッシュメモリーやＥＥＰＲＯＭであり、データを記憶し続けるために電源供給が不要なメモリーである。なお、ＥＥＰＲＯＭは、Electrically Erasable Programmable Read Only Memoryの略である。
【００１４】
図１に示されるように、不揮発性記憶装置２０は、レベル変換回路２００ａ、２００ｂ、２００ｃ、書込／読出制御回路２７０ａ、電圧切替回路２８０およびメモリーセル２９０を含む。
書込／読出制御回路２７０ａは、ＣＰＵ１０から出力される低振幅論理の制御信号Ｒ／Ｗを、不揮発性記憶装置２０に適した制御信号Ｌ_Sel、Ｒ／Ｗ_sとして出力する回路である。具体的には、書込／読出制御回路２７０ａは、制御信号Ｒ／Ｗを論理反転して制御信号Ｌ_Selとして出力し、制御信号Ｒ／Ｗを正転して制御信号Ｒ／Ｗ_sとして出力する。このため、制御信号Ｌ_Sel、Ｒ／Ｗ_sについても、読み出し、または、書き込みを指定することになる。
【００１５】
なお、制御信号Ｒ／Ｗが例えばＬレベルであれば、読み出しが指定され、制御信号Ｒ／ＷがＨレベルであれば、書き込みが指定される。書込／読出制御回路２７０ａは、制御信号Ｌ_Sel、Ｒ／Ｗ_sにおける論理レベルのうち、Ｈレベルを、制御信号Ｒ／Ｗによって読み出しが指定されていれば電圧ＶDDとし、制御信号Ｒ／Ｗによって書き込みが指定されていれば電圧ＶPPとする。ただし、制御信号Ｒ／ＷのＨレベルによって書き込みが指定されるので、当該制御信号Ｒ／Ｗを論理反転した制御信号Ｌ_Selは、Ｌレベルとなる。このため、制御信号Ｌ_Selは、電圧ＶDDでＨレベルになるが、電圧ＶPPでＨレベルになることはない。
【００１６】
電圧切替回路２８０は、電圧ＶDDHを、電圧ＶDDまたはＶPPのいずれかに制御信号Ｌ_Selにしたがって切り替える回路である。詳細には、電圧切替回路２８０は、制御信号Ｌ_Selによって読み出しが指定された場合には、電圧ＶDDHを電圧ＶDDとし、書き込みが指定された場合には、電圧ＶDDHを電圧ＶPPとする。
なお、電圧ＶDDおよびＶDDHは、レベル変換回路２００ａ、２００ｂ、２００ｃおよびメモリーセル２９０に電源として供給される。すなわち、電圧ＶDDは第１電圧の一例であり、電圧ＶPPは第２電圧の一例であり、いずれかが電源電圧の高位電圧となる。接地電位Ｇndは電源電圧の低位電圧の一例である。電源電圧の低位電圧は、電圧ＶDDよりも低ければ接地電位Ｇndに限られない。
またこの例において、論理レベルのうち、Ｈレベル、すなわち高位レベルは、低論理振幅では電圧ＶDDに相当し、高論理振幅では電圧ＶPPに相当する。Ｌレベル、すなわち低位レベルは、低論理振幅および高論理振幅において、いずれも接地電位のＧndである。
【００１７】
レベル変換回路２００ａ、２００ｂ、２００ｃは、ノードＩNに供給された信号の論理振幅を維持して、または高振幅論理に変換して、ノードＯUTから出力する。
レベル変換回路２００ａは、第１レベル変換回路の一例であり、アドレス信号ＡdをノードＩNに入力して、ノードＯUTからメモリーセル２９０に出力する。なお、レベル変換回路２００ａには、実際には、上述したアドレス信号Ａdのビット数に相当する数の回路が含まれる。
レベル変換回路２００ｂは、第２レベル変換回路の一例であり、書込信号ＷdをノードＩNに入力して、ノードＯUTからメモリーセル２９０に出力する。なお、レベル変換回路２００ｂには、実際には、上述した書込信号Ｗdのビット数に相当する数の回路が含まれる。
レベル変換回路２００ｃは、第３レベル変換回路の一例であり、メモリーセル２９０から読み出された信号をノードＩNに入力して、ノードＯUTから読出信号Ｒdとして出力する。なお、レベル変換回路２００ｃには、実際には、上述した読出信号Ｒdのビット数に相当する数の回路が含まれる。
【００１８】
メモリーセル２９０は、ビットである信号を不揮発性に記憶するセルの集合体である。詳細には、メモリーセル２９０は、制御信号Ｒ／Ｗ_sによって書き込みが指定された場合であって、アドレス信号Ａdで示されるアドレスが不揮発性記憶装置２０に割り当てられたアドレスであれば、レベル変換回路２００ｂからの書込信号を当該アドレスに記憶する。また、メモリーセル２９０は、制御信号Ｒ／Ｗ_sによって読み出しが指定された場合であって、アドレス信号Ａdで示されるアドレスが不揮発性記憶装置２０に割り当てられたアドレスであれば、当該アドレスに記憶された信号を読み出して、レベル変換回路２００ｃに供給する。
【００１９】
ここで、レベル変換回路２００ａ、２００ｂ、２００ｃについては、ノードＩNに入力される信号およびノードＯUTから出力される信号が異なるだけで、回路自体は同一である。このため、以下について、特にレベル変換回路２００ａ、２００ｂ、２００ｃを特定する必要がない限り、符号ａ、ｂまたはｃを略して、単にレベル変換回路２００として説明することにする。
【００２０】
図２は、レベル変換回路２００の構成を示す図である。この図に示されるように、レベル変換回路２００は、ＮＯＴ回路２１１と、変換セル２２０ａと、選択回路２３０ａと、を含む。このうち、変換セル２２０ａは、トランジスター２２１〜２２４を有し、選択回路２３０ａは、ＮＯＴ回路２３１とＮＡＮＤ回路２３２〜２３４とを有する論理演算回路である。
ノードＩNに供給された信号は、ＮＯＴ回路２１１の入力端、トランジスター２２２のゲートノード、および、ＮＡＮＤ回路２３３における入力端の一方に供給される。ＮＯＴ回路２１１は、ノードＩNに供給された信号の否定信号を出力する。
なお、ノードＩNが入力ノードであり、当該ノードに供給された信号がレベル変換回路２００においてレベル変換の対象となる入力信号である。
【００２１】
変換セル２２０ａにおいて、トランジスター２２１、２２３は、Ｐチャネル型であり、プルアップ用である。トランジスター２２２、２２４は、Ｎチャネル型であり、プルダウン用である。
トランジスター２２１については、ソースノードに電圧ＶDDHが印加され、ドレインノードがトランジスター２２２のドレインノードと、トランジスター２２３のゲートノードとに接続されている。
トランジスター２２２については、ゲートノードにノードＩNの信号が供給され、ソースノードが電位Ｇndに接地されている。
トランジスター２２３については、ソースノードに電圧ＶDDHが印加され、ドレインノードがトランジスター２２４のドレインノードと、トランジスター２２１のゲートノードと、ＮＡＮＤ回路２３２における入力端の一方とに接続されている。
トランジスター２２４については、ゲートノードにＮＯＴ回路２１１による否定信号が供給され、ソースノードが電位Ｇndに接地されている。
【００２２】
便宜的に、トランジスター２２１のドレインノードと、トランジスター２２２のドレインノードと、トランジスター２２３のゲートノードとの接続点をノードＮ０と表記している。また、トランジスター２２３のドレインノードと、トランジスター２２４のドレインノードと、トランジスター２２１のゲートノードとの接続点をノードＮ１と表記している。
なお、トランジスター２２１は第１トランジスターの一例であり、トランジスター２２２は第２トランジスターの一例であり、トランジスター２２３は第３トランジスターの一例であり、トランジスター２２４は第４トランジスターの一例である。また、ノードＮ１が中間ノードの一例である。
【００２３】
また、制御信号Ｌ_Selが、ＮＡＮＤ回路２３３における入力端の他方と、ＮＯＴ回路２３１の入力端とに供給される。ＮＯＴ回路２３１は、制御信号Ｌ_Selの否定信号をＮＡＮＤ回路２３２における入力端の他方に供給する。
【００２４】
選択回路２３０ａにおいて、ＮＡＮＤ回路２３２は、ノードＮ１から出力される信号とＮＯＴ回路２３１の否定信号との否定積信号を、ＮＡＮＤ回路２３４における入力端の一方に供給する。
ＮＡＮＤ回路２３３は、ノードＩNに供給された入力信号と、制御信号Ｌ_Selとの否定論理積信号を、ＮＡＮＤ回路２３４における入力端の他方に供給する。
ＮＡＮＤ回路２３４は、ＮＡＮＤ回路２３２による否定論理積信号と、ＮＡＮＤ回路２３３による否定論理積信号との否定論理積信号をノードＯUTに出力する。
なお、ノードＯUTが出力ノードであり、当該ノードから出力される信号がレベル変換回路２００による出力信号となる。
【００２５】
図２において、領域Ａは、電圧ＶDDで動作する領域であり、領域Ｂは、電圧ＶDDHで動作する領域である。詳細には、ＮＯＴ回路２１１は、電源を電圧ＶDDとし、変換セル２２０ａ、ＮＯＴ回路２３１、ＮＡＮＤ回路２３２〜２３４は、電源を電圧ＶDDHとして動作する。
【００２６】
図３は、レベル変換回路２００の動作の一例を示すタイミングチャートである。
制御信号Ｌ_SelがＨレベルとなって読み出しが指定される場合、電圧ＶDDHは低振幅論理のＨレベルに対応する電圧ＶDDとなる。このため、変換セル２２０ａ、ＮＯＴ回路２３１、ＮＡＮＤ回路２３２〜２３４は、低振幅論理で動作することになる。
なお、図において縦方向は電圧であるが、各部の電圧波形の縦スケールは、必ずしも揃っていない。
【００２７】
制御信号Ｌ_SelがＨレベルである場合、ＮＡＮＤ回路２３３は、ノードＩNに供給された信号の否定信号を出力するＮＯＴ回路として機能する。
また、制御信号Ｌ_SelがＨレベルである場合、ＮＯＴ回路２３１による否定信号はＬレベルとなる。このため、ＮＡＮＤ回路２３２による否定積論理信号は、ノードＮ１から出力される信号の論理レベルとは関係なく、Ｈレベルとなるので、ＮＡＮＤ回路２３４は、ＮＡＮＤ回路２３３による出力信号を否定するＮＯＴ回路として機能する。
したがって、制御信号Ｌ_SelがＨレベルである場合、ノードＩNに供給された信号の論理レベルがＮＡＮＤ回路２３３、２３４によって計２回反転されて、ノードＯUTに到達する。すなわち、この場合、選択回路２３０ａは、ノードＮ１およびノードＩNのうち、ノードＩNに供給された信号を選択するので、当該信号がノードＯUTから出力されることになる。
【００２８】
制御信号Ｌ_SelがＬレベルとなって書き込みが指定される場合、電圧ＶDDHは高振幅論理のＨレベルに対応する電圧ＶPPである。このため、変換セル２２０ａ、ＮＯＴ回路２３１、ＮＡＮＤ回路２３２〜２３４は、高振幅論理で動作することになる。
【００２９】
制御信号Ｌ_SelがＬレベルである場合、ＮＯＴ回路２３１による否定信号はＨレベルとなる。このため、ＮＡＮＤ回路２３２は、ノードＮ１から出力される信号の否定信号を出力するＮＯＴ回路として機能する。
一方、制御信号Ｌ_SelがＬレベルである場合、ＮＡＮＤ回路２３３は、ノードＩNに供給された信号の論理レベルとは関係なく、Ｈレベルを出力する。このため、ＮＡＮＤ回路２３４は、ＮＡＮＤ回路２３２による出力信号を否定するＮＯＴ回路として機能する。
したがって、制御信号Ｌ_SelがＬレベルである場合、ノードＮ１から出力される信号の論理レベルがＮＡＮＤ回路２３２、２３４によって計２回反転されて、ノードＯUTに到達する。すなわち、この場合、選択回路２３０ａは、ノードＮ１およびノードＩNのうち、ノードＮ１から出力される信号を選択するので、当該信号がノードＯUTから出力されることになる。
【００３０】
ここで、変換セル２２０ａの動作について説明する。
【００３１】
図１３は、変換セル２２０ａを示す図であり、図１４は、変換セル２２０の動作を説明するためのタイミングチャートである。
なお、図１３に示される変換セル２２０ａでは、ノードＩNに供給された入力信号がトランジスター２２４のゲートノードに供給され、当該入力信号をＮＯＴ回路２１２によって論理反転した信号がトランジスター２２２のゲートノードに供給されており、図２の構成と反対の関係にある。
【００３２】
図１３に示される変換セル２２０ａにおいて、ノードＩNに供給された信号がＬレベルになると、トランジスター２２４はオフするが、ＮＯＴ回路２１２の出力信号がＨレベルになるので、トランジスター２２２がオンする。このため、ノードＮ０がプルダウンされてＬレベルになる。ノードＮ０がＬレベルになると、ノードＮ１は、トランジスター２２３のオンによってプルアップされるので、Ｈレベルになる。ノードＮ１がＨレベルになると、トランジスター２２１はオフになる。
一方、変換セル２２０ａにおいて、ノードＩNに供給された信号がＨレベルになると、ＮＯＴ回路２１２の出力信号がＬレベルになるので、トランジスター２２２はオフするが、トランジスター２２４がオンする。このため、ノードＮ１がプルダウンされてＬレベルになる。ノードＮ１がＬレベルになると、ノードＮ０は、トランジスター２２１のオンによってプルアップされるので、Ｈレベルになる。ノードＮ０がＨレベルになると、トランジスター２２３はオフになる。
【００３３】
このように、変換セル２２０ａにおいて、ノードＮ０のＨレベルからＬレベルへの変化は、トランジスター２２１によってプルアップされた状態を、トランジスター２２２によってプルダウンさせることによって発生する。ノードＮ１のＨレベルからＬレベルへの変化についても同様であり、トランジスター２２３によってプルアップされた状態を、トランジスター２２４によってプルダウンさせることによって発生する。
【００３４】
一方、変換セル２２０ａにおいて、ノードＮ０におけるＬレベルからＨレベルへの変化は、トランジスター２２２によってプルダウンされた状態を、トランジスター２２１によってプルアップさせることによって発生する。ノードＮ１のＬレベルからＨレベルへの変化についても同様であり、トランジスター２２４によってプルダウンされた状態を、トランジスター２２３によってプルアップさせることによって発生する。
ここで、プルダウン用のトランジスター２２２、２２４とプルアップ用のトランジスター２２１、２２３とにおいて駆動能力に、すなわちソース・ドレインノード間に流すことのできる電流量に、差があると、プルダウンによる立ち下がりとプルアップによる立ち上がりとが相違することになる。
【００３５】
例えばトランジスター２２２、２２４の駆動能力が、トランジスター２２１、２２３の駆動能力よりも大きい場合、図１４に示されるように、ノードＮ０、Ｎ１の電圧波形のうち、立ち上がりが、プルダウンによる立ち下がりと比較して、緩やかになる。
ノードＮ１の電圧波形は、立ち上がりおよび立ち下がりで緩やかになっても、ＮＯＴ回路２３７によって整形される。しかしながら、ノードＯUTから出力される電圧波形は、ノードＮ１の電圧波形における立ち上がりが緩やかとなっている分だけ、ノードＩNに供給された入力信号のＨレベルからＬレベルへの変化に対して遅延することになる。
【００３６】
ここで、電圧ＶDDHが電圧ＶPPである場合、トランジスター２２１または２２３のうち、オン状態となるトランジスターでは、ゲート・ソースノード間が電圧ＶPPで駆動されるのに対し、トランジスター２２２または２２４のうち、オン状態となるトランジスターでは、ゲート・ソースノード間が電圧ＶDDで駆動される。
このため、プルアップされた状態をプルダウンによって反転させるためには、トランジスター２２１、２２３の駆動能力に対してトランジスター２２２、２２４の駆動能力を十分に大きくする必要がある。したがって、変換セル２２０ａでは、入力信号のレベル変化方向に応じて遅延差が発生してしまう。
【００３７】
このように、変換セル２２０ａでは、トランジスター２２１、２２３の駆動能力とトランジスター２２２、２２４の駆動能力との差に起因して、出力波形の立ち上がりまたは立ち下がりの一方が入力信号に対して遅延する。
【００３８】
図２に示されるレベル変換回路２００では、変換セル２２０ａに、選択回路２３０ａが加えられている。
読み出しが指定された場合、選択回路２３０ａは、ノードＩNに供給された低振幅論理の信号をノードＯUTに向けて低振幅論理を維持して出力する。このため、読み出しが指定された場合、ノードＩNに供給された信号に対してノードＯUTから出力される信号の遅延は、図３に示されるように、無視できるほどに抑えられる。
【００３９】
一方、書き込みが指定された場合、変換セル２２０ａは、ノードＩNに供給された信号を高振幅論理に変換してノードＮ１から出力し、選択回路２３０ａは、ノードＮ１から出力された信号をノードＯUTに向けて出力する。
なお、図２に示される変換セル２２０ａでは、ノードＩNに供給された入力信号がトランジスター２２２のゲートノードに供給されるのに対し、図１３に示される変換セル２２０ａでは、ノードＩNに供給された入力信号がトランジスター２２４のゲートノードに供給される。このため、図３に示されるようにノードＮ０、Ｎ１の電圧波形は、図１４に示されるノードＮ０、Ｎ１の電圧波形と入れ替わった関係になる。このため、ノードＯUTから出力される電圧波形は、図３に示されるように、ノードＩNに供給された信号のＬレベルからＨレベルへの変化に対して遅延することになる。
【００４０】
不揮発性記憶装置２０は、揮発性記憶装置４０と比較して、読み出しおよび書き込みに時間を要する。このため、不揮発性記憶装置２０と揮発性記憶装置４０とを併用するマイクロコンピューター１では、書き換え頻度の低いプログラムや固定化されたデータなどを不揮発性記憶装置２０に記憶させ、書き換え頻度の高いデータ等を揮発性記憶装置４０に記憶させて、効率的に処理を実行する構成が一般的である。
また、マイクロコンピューター１が応用製品に組み込まれた場合、不揮発性記憶装置２０へのプログラムやデータなどの書き込みは、プログラム開発段階や、応用製品の工場出荷前、工場出荷後に生じる更新などのように限定的である。
したがって、このようなマイクロコンピューター１では、不揮発性記憶装置２０への書き込み時の遅延がほとんど問題にならない。
一方、マイクロコンピューター１において、目的とする処理を実行する際には、すでに確定したプログラムやデータ等を不揮発性記憶装置２０から読み出す作業が頻繁に発生する。このため、不揮発性記憶装置２０へのアドレス信号や、読み出した信号が遅延すると、具体的には、読み出しが指定された場合に、レベル変換回路２００ａ、２００ｃにおいてノードＩNに供給された信号に対してノードＯUTから出力される信号が遅延すると、応用製品において動作速度が低下するなどの問題が発生する。ただし、本実施形態では、不揮発性記憶装置２０からの読み出しに際し、レベル変換回路２００ａ、２００ｃにおいてノードＩNに供給された信号に対してノードＯUTから出力される信号の遅延が無視できるほどに小さいので、応用製品において目的とする処理速度の低下を抑えることができる。
【００４１】
なお、マイクロコンピューター１においてプログラムが実行される場合、不揮発性記憶装置２０と揮発性記憶装置４０とでアクセス速度等を個別に規定する必要が生じる。このような必要性は、不揮発性記憶装置２０には、レベル変換回路２００が必要であるのに対し、揮発性記憶装置４０には、レベル変換回路２００が不要である点に起因する。換言すれば、マイクロコンピューター１における動作速度は、不揮発性記憶装置２０におけるレベル変換回路２００によって大きく制約を受けることを意味する。ただし、本実施形態では、不揮発性記憶装置２０からの読み出しの遅延が小さいので、このような制約も受けにくい。
【００４２】
図２に示したレベル変換回路２００では、選択回路２３０ａが、ＮＯＴ回路２３１とＮＡＮＤ回路２３２〜２３４とで構成されたが、読み出しにおいてノードＩNに信号が選択され、書き込みにおいてノードＮ１から出力される信号が選択されるのであれば、これ以外の構成でも適用可能である。
【００４３】
図４は、選択回路として図２とは別の構成を採用した場合のレベル変換回路２００を示す図である。図４に示されるレベル変換回路２００では、選択回路２３０ａの代わりに、選択回路２３０ｂが設けられている。選択回路２３０ｂは、ＮＯＴ回路２３１、２３７と、トランスファーゲート２３５、２３６とで構成した例である。
【００４４】
この構成において、トランスファーゲート２３６は、第１トランスファーゲートの一例である。すなわち、トランスファーゲート２３６の入力端は、ＮＯＴ回路２１２の出力端に接続され、トランスファーゲート２３６の出力端は、ＮＯＴ回路２３７の入力端に接続される。トランスファーゲート２３６は、制御信号Ｌ_SelがＨレベルである場合にオンし、制御信号Ｌ_SelがＬレベルである場合にオフする。
なお、ＮＯＴ回路２１２の出力信号は、ノードＩNに供給された信号の否定信号であるので、トランスファーゲート２３６の入力端には、実質的に、ノードＩNに供給された信号がであるといって差し支えない。
一方、トランスファーゲート２３５は、第２トランスファーゲートの一例である。すなわち、トランスファーゲート２３５については、入力端がノードＮ１に接続され、出力端がＮＯＴ回路２３７に接続されて、制御信号Ｌ_SelがＨレベルである場合にオフし、制御信号Ｌ_SelがＬレベルである場合にオンする。
したがって、図４に示される選択回路２３０ｂでは、読み出しにおいてノードＩNに供給された信号が選択され、書き込みにおいてノードＮ１から出力される信号が選択されて、選択された信号がＮＯＴ回路２３７を介してノードＯUTから出力されることになる。
【００４５】
なお、図４に示されるレベル変換回路２００では、図１３に示される変換セル２２０ａと同様に、ノードＩNに供給された信号がトランジスター２２４のゲートノードに供給される。このため、ノードＮ０、Ｎ１の電圧波形は、図１４に示される波形と同様となるので、ノードＯUTから出力される電圧波形は、書き込みが指定されていれば、ノードＩNに供給された入力信号に対し、ＨレベルからＬレベルに変化する際に遅延する。
【００４６】
相補型の場合、一般的なＮＡＮＤ回路は４個のトランジスターで構成され、ＮＯＴ回路は２個のトランジスターで構成される。図２に示される選択回路２３０ａでは、１個のＮＯＴ回路と３個のＮＡＮＤ回路とで構成されるので、トランジスターが計１４個必要となる。これに対して、図４に示される選択回路２３０ｂは、２個のＮＯＴ回路と２個のトランスファーゲートとで構成されるので、トランジスターが計８個で済む。
このため、選択回路２３０ｂは、選択回路２３０ａと比較して、構成を簡略化することができる。
【００４７】
次に、不揮発性記憶装置２０に適用可能な別のレベル変換回路２００の一例について説明する。
【００４８】
図５は、レベル変換回路２００の構成を示す図である。図５に示されるレベル変換回路２００は、変換セル２２０ｂと補助回路２４０とを含む。
変換セル２２０ｂは、変換セル２２０ａと比較して、Ｐチャネル型のトランジスター２２５、２２６を含む。
トランジスター２２５は、トランジスター２２１とノードＮ０との間に設けられる。詳細には、トランジスター２２５にあっては、ゲートノードに制御信号Ｌ_Selが供給され、ソースノードがトランジスター２２１のドレインノードに接続され、ドレインノードがノードＮ０に接続される。
トランジスター２２６は、トランジスター２２３とノードＮ１との間に設けられる。詳細には、トランジスター２２６にあっては、ゲートノードに制御信号Ｌ_Selが供給され、ソースノードがトランジスター２２３のドレインノードに接続され、ドレインノードがノードＮ１に接続される。
トランジスター２２５は第５トランジスターの一例であり、トランジスター２２６は第６トランジスターの一例である。
なお、本説明において、ＡとＢとの間のＣに、という記載は、ＡとＢとの間にＣのみが存在する構成と、ＡとＢとの間に、Ｃと、Ｃとは別の要素とが存在する構成を含む趣旨である。
【００４９】
補助回路２４０は、ＮＡＮＤ回路２３３とトランジスター２４１とを含む。ＮＡＮＤ回路２３３は、ノードＩNに供給された信号と制御信号Ｌ_Selとの否定論理積信号を、トランジスター２４１のゲートノードに供給する。トランジスター２４１のソースノードには電圧ＶDDHが印加され、ドレインノードがノードＯUTに接続されている。
なお、トランジスター２４１は補助トランジスターの一例である。また、変換セル２２０ｂでは、ノードＮ１がノードＯUTに直接的に接続されるので、ノードＮ１はノードＯUTと等しい関係にある。
【００５０】
制御信号Ｌ_SelがＨレベルであって読み出しが指定される場合、トランジスター２２５、２２６がオフする。また、この場合、ＮＡＮＤ回路２３３は、ノードＩNに供給された信号の否定信号を出力するＮＯＴ回路として機能する。
このため、ノードＩNに供給された信号がＬレベルであれば、トランジスター２４１がオフする一方で、変換セル２２０ｂにおけるトランジスター２２４がオンするので、ノードＮ１が、プルダウンによってＬレベルとなる。
一方、入力信号がＨレベルであれば、トランジスター２２４がオフするが、トランジスター２４１がオンするので、ノードＮ１は、プルアップによってＨレベルとなる。
【００５１】
すなわち、図５に示されるレベル変換回路２００では、読み出しが指定される場合において、ノードＩNに供給された低論理振幅の入力信号が、変換セル２２０ｂを介することなく、出力されるので、遅延が問題にならない。
【００５２】
なお、制御信号Ｌ_SelがＬレベルであって書き込みが指定される場合、ＮＡＮＤ回路２３３は、ノードＩNに供給された入力信号の論理レベルとは関係なく、Ｈレベルを出力するので、トランジスター２４１がオフする。
一方、この場合、トランジスター２２５、２２６がオンするので、変換セル２２０ｂの動作は、変換セル２２０ａの動作と同じとなる。このため、ノードINに供給された低振幅論理の信号を高論理振幅に変換した信号が、ノードＮ１、すなわちノードＯutから出力される。
【００５３】
図２または図４に示される変換セル２２０ａでは、制御信号Ｌ_Selの論理レベルにかかわらず、ノードＩNに供給された信号の論理レベルが切り替わると、トランジスター２２１からトランジスター２２４に向かう経路、および、トランジスター２２３からトランジスター２２４に向かう経路で一時的に貫通電流が流れる。これに対して、変換セル２２０ｂでは、制御信号Ｌ_SelがＨレベルであれば、トランジスター２２５、２２６がオフするので、上記のような貫通電流が流れない。このため、変換セル２２０ｂでは、変換セル２２０ａよりも低消費電力化が図られる。
【００５４】
なお、図５の例は、トランジスター２２５をトランジスター２２１とノードＮ０との間に設け、トランジスター２２６をトランジスター２２３とノードＮ１との間に設けた例である。トランジスター２２５、２２６の役割は、制御信号Ｌ_SelのＨレベルである場合に、ノードＩNに供給された信号の論理レベルの切り替わりに伴って流れる貫通電流を阻止することにある。このため、上記役割が達成されるのであれば、トランジスター２２５、２２６のチャネル型および位置については、図５の例に限られない。例えば、トランジスター２２５の位置を、トランジスター２２１と入れ替えてもよいし、トランジスター２２６の位置を、トランジスター２２３と入れ替えてもよい。
【００５５】
図６は、図５に示されるレベル変換回路２００に、書込／読出制御回路２７０ａと、電圧切替回路２８０とを加えた構成を示す図であり、図７は、当該レベル変換回路２００の動作を示すタイミングチャートである。
なお、図６では、書込／読出制御回路２７０ａおよび電圧切替回路２８０が、１個のレベル変換回路２００に対応しているが、実際には、図１に示されるように、３個のレベル変換回路にわたって共用される。
【００５６】
図６に示されるように、書込／読出制御回路２７０ａは、奇数段で、例えば３段で縦続接続されたＮＯＴ回路２７１〜２７３を含む。ここで、縦続接続とは、ある段のＮＯＴ回路の出力端が次段のＮＯＴ回路の入力端に接続された状態をいう。ＮＯＴ回路２７１〜２７３は、電源を電圧ＶDDHとし、このうち、初段のＮＯＴ回路２７１の入力端には、ＣＰＵ１０からの制御信号Ｒ／Ｗが供給される一方、最終段のＮＯＴ回路２７３の出力端からは制御信号Ｌ_Selが出力される。なお、制御信号Ｌ_Selは、電圧切替回路２８０、変換セル２２０ｂおよび補助回路２４０に供給される。また、制御信号Ｒ／Ｗが第１指定信号の例であり、制御信号Ｌ_Selが第２指定信号の例である。
【００５７】
ＮＯＴ回路２７１は、Ｐチャネル型のトランジスターＭＰ１と、Ｎチャネル型のトランジスターＭＮ１とを有する。ＮＯＴ回路２７２、２７３も同様に構成されるが、簡略化のため、論理回路の表記としている。
【００５８】
ＮＯＴ回路２７１において、電圧ＶDDHが電圧ＶDDである場合、入力信号である制御信号Ｒ／ＷがＬレベルであれば、出力が電圧ＶDDのＨレベルとなり、制御信号Ｒ／ＷがＨレベルであれば、出力が電圧ゼロのＬレベルとなる。
【００５９】
また、ＮＯＴ回路２７１において、電圧ＶDDHが電圧ＶPPである場合、制御信号Ｒ／ＷがＬレベルであれば、トランジスターＭＰ１がオンとなり、トランジスターＭＮ１がオフとなるので、出力は電圧ＶPPのＨレベルとなる。一方、この場合、制御信号Ｒ／ＷがＨレベルであれば、トランジスターＭＰ１では、ゲート・ソースノード間の電圧がしきい値電圧を超えるのでオンし、トランジスターＭＮ１もオンとなる。ここで、トランジスターＭＮ１の駆動能力がトランジスターＭＰ１の駆動能力と比較して十分に高い場合、出力端の電圧は、ＮＯＴ回路２７２における論理しきい値電圧以下となるので、論理レベルでみれば、正しくＬレベルとなる。
したがって、ＮＯＴ回路２７１は、低振幅論理の制御信号Ｒ／Ｗの否定信号を、電圧ＶDDHが電圧ＶDDである場合には低振幅論理で、電圧ＶDDHが電圧ＶPPである場合には高振幅論理で、それぞれ出力するレベル変換回路として機能する。
【００６０】
なお、レベル変換回路としてみたときにＮＯＴ回路２７１では、電圧ＶDDHが電圧ＶDDである場合、貫通電流が流れることはないので、動作電圧が制約されることはない。
一方、ＮＯＴ回路２７１では、電圧ＶDDHが電圧ＶPPである場合、貫通電流が定常的に流れることになる。ただし、ＮＯＴ回路２７１は、マイクロコンピューター１を含む応用製品の全体でみれば、書込／読出制御回路２７０ａにおいて局所的に用いられているのみである。また、ＮＯＴ回路２７１において、電圧ＶDDHが電圧ＶPPとなる場合とは、書き込みが指定される場合であり、貫通電流による遅延も、読み出しから書き込みへの移行時のみである。このため、電圧ＶDDHが電圧ＶPPである場合におけるＮＯＴ回路２７１に流れる貫通電流は、応用製品の動作全体にほとんど影響を与えない。
【００６１】
電圧切替回路２８０は、ＮＯＴ回路２８１、Ｐチャネル型のトランジスター２８２、２８３を含む。
ＮＯＴ回路２８１は、制御信号Ｌ_Selの否定信号をトランジスター２８２のゲートノードに供給する。トランジスター２８２のソースノードには電圧ＶDDが印加され、トランジスター２８３のソースノードには電圧ＶPPが印加されて、トランジスター２８２のドレインノードとトランジスター２８３のドレインノードとが共通接続されて、電圧切替回路２８０の出力端となっている。
このような電圧切替回路２８０では、制御信号Ｌ_SelがＨレベルであれば、電圧ＶDDが選択され、制御信号Ｌ_SelがＬレベルであれば、電圧ＶPPが選択されて、選択された電圧がＶDDHとして、書込／読出制御回路２７０ａ、レベル変換回路２００に供給される。
【００６２】
なお、図７において、ノードＩNに供給される信号の電圧波形、および、ノードＯUTから出力される信号の電圧波形については、図３とほぼ同一である。
【００６３】
図６に示される構成において、制御信号Ｒ／Ｗのレベル変化によって、電圧ＶDDHの切り替えと、制御信号Ｌ_Selによるレベル変換回路２００での切り替えとが同時に実行される。このため、電圧ＶDDHが、切り替えに伴って安定していない状態では、ノードＯUTから出力される信号が不安定となる可能性がある。具体的には、書き込みから読み出しへの移行時に、電圧ＶDDHが切り替え前の電圧ＶPPとなっている状態で、制御信号Ｌ_SelがＨレベルになってしまうと、未だ電源が電圧ＶPPとなっているＮＡＮＤ回路２３３が、ノードＩNに供給された入力信号のＨレベルを、Ｌレベルに誤判定する可能性がある。
そこで、このような可能性を低くした構成について説明する。
【００６４】
図８は、この構成に係る不揮発性記憶装置２０の全体構成を示す図である。図８に示される不揮発性記憶装置２０が図１に示される構成と比較して相違する点は、書込／読出制御回路２７０ｂが制御信号Ｌ_Selに加えて、電圧切替信号Ｖ_Selを出力する点にある。
【００６５】
図９は、このような書込／読出制御回路２７０ｂを含む構成の一例を示す図であり、図１０は、当該構成の動作を示すタイミングチャートである。
図９に示される書込／読出制御回路２７０ｂでは、図６の書込／読出制御回路２７０ａにおける最終段のＮＯＴ回路２７３が、遅延回路Ｄly、ＮＯＲ回路２７３ａおよびＮＡＮＤ回路２７３ｂに置き換わっている。
【００６６】
遅延回路Ｄlyは、偶数個のＮＯＴ回路が縦続接続された構成であり、ＮＯＴ回路２７２の出力信号を時間Ｄly_1で遅延させる。なお、ＮＯＴ回路２７２の出力信号は、ＮＯＴ回路２７１、２７２での遅延を無視すれば、制御信号Ｒ／Ｗと論理振幅が異なるのみである。このため、ＮＯＴ回路２７２の出力信号を遅延回路Ｄlyによって遅延された信号を、ｄ_Ｒ／Ｗと表記している。
ＮＯＲ回路２７３ａは、ＮＯＴ回路２７２の出力信号と信号ｄ_Ｒ／Ｗとの否定論理和信号を求めて、当該否定論理和信号を制御信号Ｌ_Selとして変換セル２２０ｂおよび補助回路２４０に供給する。ＮＡＮＤ回路２７３ｂは、ＮＯＴ回路２７２の出力信号と信号ｄ_Ｒ／Ｗとの否定論理積信号を求めて、当該否定論理積信号を電圧切替信号Ｖ_Selとして電圧切替回路２８０に出力する。
【００６７】
なお、図９における電圧切替回路２８０では、電圧切替信号Ｖ_SelがＨレベルであれば、電圧ＶDDが選択され、制御信号Ｌ_SelがＬレベルであれば、電圧ＶPPが選択されて、選択された電圧がＶDDHとして、書込／読出制御回路２７０ｂ、レベル変換回路２００に供給される。
【００６８】
制御信号Ｌ_Selは、制御信号Ｒ／ＷがＬレベルであって、かつ、信号ｄ_Ｒ／ＷがＬレベルである場合のみ、Ｈレベルとなり、他の場合にはＬレベルとなる。一方、電圧切替信号Ｖ_Selは、制御信号Ｒ／ＷがＨレベルであって、かつ、信号ｄ_Ｒ／ＷがＨレベルである場合のみ、Ｌレベルとなり、他の場合にはＨレベルとなる。
このため、図１０に示されるように、制御信号Ｒ／ＷがＨレベルからＬレベルに変化する場合、すなわち、書き込みの指定から読み出しへの指定に変化する場合、制御信号Ｌ_Selは、当該変化に対して時間Ｄly_1だけ遅延して、ＬレベルからＨレベルに反転する。これに対し、電圧切替信号Ｖ_Selは、当該変化に対してほぼ遅延しないで、ＬレベルからＨレベルに反転する。
また、制御信号Ｒ／ＷがＬレベルからＨレベルに変化する場合、すなわち、読み出しの指定から書き込みへの指定に変化する場合、制御信号Ｌ_Selは、当該変化に対してほぼ遅延しないでＨレベルからＬレベルに反転する。これに対し、電圧切替信号Ｖ_Selは、当該変化に対して時間Ｄly_1だけ遅延して、ＨレベルからＬレベルに反転する。
【００６９】
したがって、図９に示される構成によれば、制御信号Ｒ／ＷがＨレベルからＬレベルに変化する場合、電圧ＶDDHが電圧ＶPPから電圧ＶDDに切り替わった後に、制御信号Ｌ_SelがＨレベルに反転するので、ＮＡＮＤ回路２３３がノードＩNに供給された信号のＨレベルを、Ｌレベルに誤判定する可能性を低く抑えることができる。
逆に、制御信号Ｒ／ＷがＬレベルからＨレベルに変化する場合、電圧ＶDDHが電圧ＶDDから電圧ＶPPに切り替わる前に、制御信号Ｌ_SelがＬレベルに反転するので、トランジスター２２５、２２６がオンする。このため、電圧ＶDDHの切り替わり前に、変換セル２２０ｂでの変換動作が可能となるので、その直後の書き込みに素早く対応できることになる。
【００７０】
図５、図６、図９に示される変換セル２２０ｂにおいて、トランジスター２２２のしきい値電圧、すなわちトランジスター２２２において電流が流れ始めるゲート・ソースノード間の電圧は、トランジスター２２１のしきい値電圧よりも低く設定され、トランジスター２２４のしきい値電圧は、トランジスター２２３のしきい値電圧よりも低く設定された構成が好ましい。すなわち、プルダウン用のトランジスターのしきい値電圧は、対をなすプルアップ用のトランジスターのしきい値電圧よりも低く設定される構成が好ましい。
【００７１】
このように、図１１における領域Ｎtrに含まれるトランジスター２２２、２２４のしきい値電圧が低く設定されると、プルダウン能力が向上して、トランジスターサイズが小さくて済む。また、変換セル２２０ｂにおいて低い電源電圧での変換動作が可能となるので、メモリーセル２９０への書き込み時に比較的低い電圧で済む場合にも対応可能となる。なお、読み出しが指定されていれば、トランジスター２２５、２２６がオフするので、しきい値電圧が低いために流れてしまう電流の影響をなくすことができる。
【００７２】
レベル変換回路２００において、トランジスター２２１、２２３、２２５、２２６、２４１をＰチャネル型とし、トランジスター２２２、２２４、２２５、２２６をＮチャネル型としたが、トランジスターのチャネル型については、プルアップ用またはプルダウン用という役割が確保されていれば適宜変更可能である。なお、チャネル型の変更に伴って、ゲートノードに供給する信号の論理レベルを適宜合わせる必要がある。
【００７３】
次に、マイクロコンピューター１を適用した応用製品としての電子機器の一例について説明する。
【００７４】
図１２は、電子機器の構成を示すブロック図である。この図に示されるように、電子機器５００は、マイクロコンピューター１と、ＲＯＭ５１０と、操作部５２０と、通信部５３０と、表示部５４０と、音声出力部５５０とを含む。
なお、図１２に示される構成要素のうち、少なくとも一部または全部が半導体装置（ＩＣ）に内蔵されてもよい。また、図１２に示され構成要素の一部を省略してもよいし、変更してもよいし、他の構成要素を付加してもよい。
【００７５】
ＲＯＭ５１０は、ＣＰＵ１０が各種の演算処理や制御処理を行うためのプログラムを記憶する。
操作部５２０は、例えば、操作キーやボタンスイッチ等を含む入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ１０に供給する。
通信部５３０は、例えば、アナログ回路およびデジタル回路で構成され、ＣＰＵ１０と外部装置との間のデータを通信する。
表示部５４０は、例えば、液晶表示装置等を含み、ＣＰＵ１０にしたがって各種の画像を表示する。
音声出力部５５０は、例えば、スピーカー等を含み、ＣＰＵ１０から供給される音声信号に基づいて各種の音声を出力する。
【００７６】
ＣＰＵ１０は、ＲＯＭ５１０や不揮発性記憶装置２０等に記憶されているプログラムに従い、不揮発性記憶装置２０から読み出されたデータを用いて、各種の演算処理や制御処理を実行する。例えば、ＣＰＵ１０は、操作部５２０から供給される操作信号に応じて各種のデータ処理を実行したり、外部との間でデータ通信をするために通信部５３０を制御したり、表示部５４０に各種の画像を表示させるための表示信号を生成したり、音声出力部５５０に各種の音声を出力させるための音声信号を生成したりする。
【００７７】
電子機器５００は、例えば、ＧＰＳ等を用いた位置測定機能、体動センサー等を用いた体動検出機能、脈波センサー等を用いた身体情報取得機能、または、計時機能等を有し、ユーザーの手首等に装着されるリスト機器であってもよい。
その他、電子機器５００としては、例えば、スポーツウォッチや置時計等の時計、タイマー、携帯電話機や携帯情報端末等の携帯機器、オーディオ機器、デジタルスチルカメラ、デジタルムービー、テレビ、テレビ電話、防犯用テレビモニター、ヘッドマウント・ディスプレイ、パーソナルコンピューター、プリンター、ネットワーク機器、複合機、車載装置（ナビゲーション装置等）、電卓、電子辞書、電子ゲーム機器、ロボット、測定機器、及び、医療機器（例えば、電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、及び、電子内視鏡）等が挙げられる。
【符号の説明】
【００７８】
１…マイクロコンピューター、１０…ＣＰＵ、２０…不揮発性記憶装置、３０…昇圧回路、４０…揮発性記憶装置、２００…レベル変換回路、２２０ａ、２２０ｂ…変換セル、２２１〜２２６…トランジスター、２３０ａ、２３０ｂ…選択回路、２４０…補助回路、２４１…トランジスター、２７０ａ、２７０ｂ…書込／読出制御回路、２８０…電圧切替回路、２９０…メモリーセル、５００…電子機器。
【図１】
2020123410.tif 000003
【図２】
2020123410.tif 000004
【図３】
2020123410.tif 000005
【図４】
2020123410.tif 000006
【図５】
2020123410.tif 000007
【図６】
2020123410.tif 000008
【図７】
2020123410.tif 000009
【図８】
2020123410.tif 000010
【図９】
2020123410.tif 000011
【図１０】
2020123410.tif 000012
【図１１】
2020123410.tif 000013
【図１２】
2020123410.tif 000014
【図１３】
2020123410.tif 000015
【図１４】
2020123410.tif 000016