(57)【要約】【課題】不純物拡散による性能劣化を防止することのできる高耐圧半導体素子及びその製造方法を提供することを目的とする。【解決手段】高耐圧半導体素子１は、１つのソース部Ｓと、ソース部Ｓの周りに設けられており、シリコン基板に対して不純物の濃度が高いウェル不純物領域ＰＷと、ソース部Ｓを挟んで設けられた２つのゲート部Ｇと、を備え、ゲート部Ｇの間隔は、１．２μｍ以上であって２．２μｍ以下の範囲内において設定された第１距離ＦＤに設定されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
１つのソース部と、
前記ソース部の周りに設けられており、シリコン基板に対して不純物の濃度が高いウェル不純物領域と、
前記ソース部を挟んで設けられた２つのゲート部と、
を備え、
前記ゲート部の間隔は、１．２μｍ以上であって２．２μｍ以下の範囲内において設定された第１距離に設定されている高耐圧半導体素子。
【請求項２】
前記第１距離は、１．３μｍ以上であって２．０μｍ以下の範囲内において設定される請求項１に記載の高耐圧半導体素子。
【請求項３】
前記ゲート部の間隔は、前記ウェル不純物領域において前記不純物が注入される注入領域と前記ゲート部とが重複する場合には、重複する長さだけ前記第１距離より短い第２距離に設定されており、前記第２距離は、０．８μｍ以上であって２．０μｍ以下の範囲内において設定される請求項１または２に記載の高耐圧半導体素子。
【請求項４】
シリコン基板の表面における所定の注入領域へ不純物を注入する注入工程と、
前記シリコン基板に対して熱処理を行うアニール工程と、
前記シリコン基板上において、前記シリコン基板の表面に対して垂直であり前記注入領域の中心点を通る軸に対して対向しており、１．２μｍ以上であって２．２μｍ以下の範囲内において設定された第１距離の間隔をあけて２つのゲート部を形成するゲート形成工程と、
前記ゲート部の間の領域にソース部を形成するソース形成工程と、
を有する高耐圧半導体素子の製造方法。
【請求項５】
前記第１距離は、１．３μｍ以上であって２．０μｍ以下の範囲内において設定される請求項４に記載の高耐圧半導体素子の製造方法。
【請求項６】
前記ゲート部の間隔は、前記注入領域と前記ゲート部とが重複する場合には、重複する長さだけ前記第１距離より短い第２距離に設定されており、前記第２距離は、０．８μｍ以上であって２．０μｍ以下の範囲内において設定される請求項４または５に記載の高耐圧半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧半導体素子及びその製造方法に関するものである。
【背景技術】
【０００２】
ＭＯＳ構造の半導体素子では、ゲートの幅（チャネル幅）を確保するためにゲートを分割する場合（マルチフィンガ）や、レイアウト面積を低減するために用途の異なるトランジスタのソースを共通化する場合等において、２つのゲートに対してソースが共通化された構造にレイアウトされる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】中国特許出願公告第１０４６８１６２１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、高耐圧半導体素子（ＨＶＭＯＳ）において、ゲートに挟まれたソースの周囲にウェル不純物領域（ソースの周囲に形成されており不純物が注入されたウェル領域）を形成する場合に、アニール工程においてウェル不純物領域に注入した不純物が拡散する。このため、ゲート間の距離（ウェル不純物領域のために不純物を注入する領域）が狭いと、注入した不純物がアニール工程において拡散し、ソースの周囲において不純物濃度が低下する場合がある。ソース周囲の不純物濃度が低下すると、閾値電圧が低下したり、耐圧性能が低下する可能性がある。
【０００５】
従来においては、マルチフィンガ構成等におけるゲート間のスペースは、ソースのコンタクトのマージンのみが考慮され、省スペースで設計されており、ウェル不純物領域の不純物濃度の低下は考慮されていなかった。
【０００６】
本発明は、このような事情に鑑みてなされたものであって、不純物拡散による性能劣化を防止することのできる高耐圧半導体素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の第１態様は、１つのソース部と、前記ソース部の周りに設けられており、シリコン基板に対して不純物の濃度が高いウェル不純物領域と、前記ソース部を挟んで設けられた２つのゲート部と、を備え、前記ゲート部の間隔は、１．２μｍ以上であって２．２μｍ以下の範囲内において設定された第１距離に設定されている高耐圧半導体素子である。
【０００８】
上記のような構成によれば、２つのゲート部に対してとソース部が共通化されている構成の半導体素子であっても、ゲート部の間隔は、１．２μｍ以上であって２．２μｍ以下の範囲内において設定された第１距離に設定されているため、ウェル不純物領域において、不純物の濃度低下を抑制することが可能となる。このため、ソース部が共通化されていない構造の半導体素子と比較しても、性能劣化を抑制することが可能となる。
【０００９】
上記高耐圧半導体素子において、前記第１距離は、１．３μｍ以上であって２．０μｍ以下の範囲内において設定されることとしてもよい。
【００１０】
上記のような構成によれば、ゲート部の間隔である第１距離をより適切に設定することができる。
【００１１】
上記高耐圧半導体素子において、前記ゲート部の間隔は、前記ウェル不純物領域において前記不純物が注入される注入領域と前記ゲート部とが重複する場合には、重複する長さだけ前記第１距離より短い第２距離に設定されており、前記第２距離は、０．８μｍ以上であって２．０μｍ以下の範囲内において設定されることとしてもよい。
【００１２】
上記のような構成によれば、アニール工程の前における不純物の注入領域とゲート部とが重複する場合には重複する長さだけゲート部の間隔を短くすることも可能であり、このような場合でも性能劣化を抑制することが可能となる。
【００１３】
本発明の第２態様は、シリコン基板の表面における所定の注入領域へ不純物を注入する注入工程と、前記シリコン基板に対して熱処理を行うアニール工程と、前記シリコン基板上において、前記シリコン基板の表面に対して垂直であり前記注入領域の中心点を通る軸に対して対向しており、１．２μｍ以上であって２．２μｍ以下の範囲内において設定された第１距離の間隔をあけて２つのゲート部を形成するゲート形成工程と、前記ゲート部の間の領域にソース部を形成するソース形成工程と、を有する高耐圧半導体素子の製造方法である。
【００１４】
上記のような構成によれば、２つのゲート部に対してとソース部が共通化されている構成の半導体素子であっても、ゲート部の間隔は、シリコン基板の表面に対して垂直であり注入領域の中心点を通る軸に対して対向しており、１．２μｍ以上であって２．２μｍ以下の範囲内において設定された第１距離をあけて形成されるため、ウェル不純物領域において、不純物の濃度低下を抑制することが可能となる。このため、ソース部が共通化されていない構造の半導体素子と比較しても、性能劣化を抑制することが可能となる。
【００１５】
上記高耐圧半導体素子の製造方法において、前記第１距離は、１．３μｍ以上であって２．０μｍ以下の範囲内において設定されることとしてもよい。
【００１６】
上記のような構成によれば、ゲート部の間隔である第１距離をより適切に設定することができる。
【００１７】
上記高耐圧半導体素子の製造方法において、前記ゲート部の間隔は、前記注入領域と前記ゲート部とが重複する場合には、重複する長さだけ前記第１距離より短い第２距離に設定されており、前記第２距離は、０．８μｍ以上であって２．０μｍ以下の範囲内において設定されることとしてもよい。
【００１８】
上記のような構成によれば、アニール工程の前における不純物の注入領域とゲート部とが重複する場合には重複する長さだけゲート部の間隔を短くすることも可能であり、このような場合でも性能劣化を抑制することが可能となる。
【発明の効果】
【００１９】
本発明によれば、不純物拡散による性能劣化を防止することができるという効果を奏する。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１実施形態に係る高耐圧半導体素子の断面図である。
【図２】本発明の第１実施形態に係る高耐圧半導体素子の平面図である。
【図３】マルチフィンガ型のトランジスタの回路図例である。
【図４】個別にトランジスタを設けた場合のの回路図例である。
【図５】参考例に係る高耐圧半導体素子の断面図である。
【図６】本発明の第１実施形態に係る高耐圧半導体素子のＮ−ドリフト注入工程を示した図である。
【図７】本発明の第１実施形態に係る高耐圧半導体素子のＰ−ウェル注入工程を示した図である。
【図８】本発明の第１実施形態に係る高耐圧半導体素子のアニール工程を示した図である。
【図９】本発明の第１実施形態に係る高耐圧半導体素子のＳＴＩ−ゲート形成工程を示した図である。
【図１０】本発明の第１実施形態に係る高耐圧半導体素子のソース／ドレイン形成工程を示した図である。
【図１１】本発明の第１実施形態に係る高耐圧半導体素子の絶縁膜等形成工程を示した図である。
【図１２】ゲート部の構成例を示した図である。
【図１３】本発明の第１実施形態に係る高耐圧半導体素子のゲート部周辺構成を示した図である。
【図１４】参考例に係る高耐圧半導体素子のＩｄ−Ｖｇｓ特性の例を示す図である。
【図１５】本発明の第１実施形態に係る高耐圧半導体素子のＩｄ−Ｖｇｓ特性の例を示す図である。
【図１６】本発明の第２実施形態に係る高耐圧半導体素子の断面図である。
【発明を実施するための形態】
【００２１】
〔第１実施形態〕
以下に、本発明に係る高耐圧半導体素子及びその製造方法の第１実施形態について、図面を参照して説明する。
図１は、本発明の第１実施形態に係る高耐圧半導体素子１の断面図である。図２は、本発明の第１実施形態に係る高耐圧半導体素子１の平面図である。なお、図１の断面図は、図２の平面図におけるａ−ａ面における断面図である。図１及び図２に示すように、本実施形態に係る高耐圧半導体素子１は、ソース部Ｓと、ゲート部Ｇと、ドレイン部Ｄと、ウェル部Ｗとを備えるＭＯＳ構造の半導体素子である。なお、本実施形態における高耐圧半導体素子１は、１つのトランジスタのゲートを分割した場合（マルチフィンガ型）であっても、異なる目的のトランジスタのソース部Ｓを共通化した場合であっても使用することができる。
【００２２】
マルチフィンガ型のトランジスタとは、ゲート部Ｇを複数に分割してレイアウトしたものである。隣接する２つのゲート部Ｇに挟まれた領域はソース部Ｓまたはドレイン部Ｄとして機能し、隣接する各々のゲート部Ｇに対して端子を共通化することにより小面積化を図ることができる。ゲート部Ｇを３本（３フィンガ）以上に分割する場合には必ずソース部Ｓを共通化した箇所が存在する。ゲート部Ｇを２本（２フィンガ）に分割する場合には、ドレイン部Ｄを共通化する場合と、図３に示す回路図の構成のようにソース部Ｓを共通化する場合がある。図３の例では、ソース部Ｓ、ゲート部Ｇ、ウェル部Ｗ、及びドレイン部Ｄはそれぞれ互いに接続されており、シリコン基板上にＭＯＳ構造の素子としてレイアウトする場合には、ソース部Ｓの端子を共通化することにより小面積化を図ることができる。なお、図３の例ではウェル部Ｗとソース部Ｓを同電位としているが、異なる電位を与えることもできる。
【００２３】
異なる目的のトランジスタのソース部Ｓを共通化した場合には、例えば図４のような回路構成となる。すなわち、それぞれのトランジスタにおいて、ゲート部Ｇ＿Ａ、Ｇ＿Ｂ及びドレイン部Ｄ＿Ａ、Ｄ＿Ｂはそれぞれの目的で使用（制御）され、ソース部Ｓ＿ＡＢ及びウェル部Ｗ＿ＡＢが共通化される。このような場合でも、シリコン基板上にはソース部Ｓ＿ＡＢを共通化してそれぞれのトランジスタをレイアウトすることできるため、小面積化を図ることができる。なお、図４の例ではウェル部Ｗ＿ＡＢとソース部Ｓ＿ＡＢを同電位としているが、異なる電位を与えることもできる。
【００２４】
本実施形態における高耐圧半導体素子１は、マルチフィンガ型でソース部Ｓを共通化する場合でも、異なる目的のトランジスタのソース部Ｓを共通化する場合でも、同様の構成となる。すなわち、図１に構成された高耐圧半導体素子１におけるゲート部Ｇ及びドレイン部Ｄの配線状態によって、どちらの用途にも使用することができる。なお、本実施形態では、１つのトランジスタのゲート部Ｇを２つに分割したマルチフィンガ型（２フィンガ）を例示して説明するが、異なる目的のトランジスタのソース部Ｓを共通化して構成する場合についても同様に適用することができる。
【００２５】
ソース部Ｓは、複数のゲート部Ｇに対して共通化されて設けられており、図１及び図２に示すように高耐圧半導体素子１に対して１つ設けられている。すなわち、ソース部Ｓは、ゲート部Ｇの間の領域に形成される。ソース部Ｓは、両端に配置されたゲート部Ｇに対して共通して設けられているため、ゲート部Ｇに対する制御状態によって電流の導通状態が変化する。
【００２６】
ソース部Ｓの周囲には、ウェル不純物領域ＰＷが設けられており、連続するＰｓｕｂ領域を合わせてウェル部Ｗとして機能する。ウェル不純物領域ＰＷは、シリコン基板に対して不純物濃度が高い領域である。ウェル不純物領域ＰＷは、図１において不純物が注入領域Ｉへ注入され、注入された不純物がアニール工程において拡散することによって所定の領域に広がり構成される。注入領域Ｉとは、ウェル不純物領域ＰＷを形成するための不純物が注入される領域である。ソース部Ｓに対しては、所望の不純物濃度が形成されるように、Ｎ型の不純物（例えばヒ素）がドープされる。このときゲート部Ｇがマスクとなり、ゲート部Ｇの間の領域、すなわち、注入領域Ｉと等しい平面領域にＮ＋ソース領域が形成される。ウェル不純物領域ＰＷは、不純物の注入領域Ｉに対してアニール工程で拡散し、ソース部Ｓの周りの所定領域に形成される。なお、ソース部Ｓは、比較的短時間の熱処理で活性化されるため、シリコン基板表面において注入領域Ｉと等しい領域（ゲート部Ｇの間の領域）に形成される。
【００２７】
ウェル不純物領域ＰＷでは、適切な閾値電圧（Ｖｔｈ）を得るために、ゲート部Ｇ直下の領域における不純物濃度が調整されている。すなわち、図１においてＸ１からＸ２の間及びＸ３からＸ４の間の不純物がアニール後に所望の濃度となるように設計されている。Ｎ１はＸ２及びＸ３におけるアニール後の不純物濃度を示す。
【００２８】
ゲート部Ｇは、ソース部Ｓを挟んで設けられている。具体的には、ゲート部Ｇは、共通化されたソース部Ｓ（Ｎ＋ソース領域）に対して隣接して両端に設けられている。換言すると、ゲート部Ｇは、シリコン基板上において、シリコン基板の表面に対して垂直であり注入領域Ｉの中心点を通る軸に対して対向して設けられている。図２のようにソース部Ｓの辺（ゲート部Ｇの間の距離（ゲート幅向の辺））ａ１が短辺となり、辺（ゲート長方向の辺）ａ２が長辺となっており、注入領域Ｉも同様（合同または相似）の場合には、ゲート部Ｇは、注入領域Ｉの中心点を通る長軸を通りシリコン基板の表面に対して垂直な面に対して対向して設けられる。すなわち、本実施形態では、ゲート部Ｇの間隔は、ソース部Ｓ（Ｎ＋ソース領域）となる。ソース部Ｓは、シリコン基板表面において注入領域Ｉと等しい領域に形成されるため、ゲート部Ｇの間隔は、注入領域Ｉの間隔と等しくなる。すなわち、図１に示すように、本実施形態における高耐圧半導体素子１では、ゲート部Ｇの間隔と、ソース部Ｓ（Ｎ＋ソース領域）と、注入領域Ｉとはシリコン基板表面と平行な方向において等しくなる。
【００２９】
ゲート部Ｇの間隔は、１．２μｍ以上であって２．２μｍ以下の範囲内において設定された第１距離ＦＤに設定されている。具体的には、ゲート部Ｇの間隔は、アニール工程における不純物の拡散長ＤＤ以上に設定された第１距離ＦＤに設定されている。高耐圧の半導体素子においては、アニール工程における不純物の拡散長ＤＤは素子が製造されるプロセスによって比較的影響を受けない。このため、アニール工程における不純物の拡散長ＤＤ以上となるようにゲート部Ｇの間隔が設計されると、第１距離ＦＤは、１．２μｍ以上であって２．２μｍ以下の範囲内となる。本実施形態では、ゲート部Ｇの間隔である第１距離ＦＤは、図１に示すように不純物の拡散長ＤＤに設定されている場合について説明するが、第１距離ＦＤは、拡散長ＤＤ以上であればよい。
【００３０】
拡散長ＤＤとは、アニール工程の前において不純物が注入された境界位置（注入領域Ｉの境界位置）から、アニール工程における濃度拡散により不純物の濃度が所定値まで低下した位置までの距離である。濃度の所定値とは、例えば、注入した不純物濃度に対する割合として予め設定される。
【００３１】
アニール工程では、ウェル不純物領域ＰＷ（注入領域Ｉ）に注入された不純物は、例えば１１００℃で数時間高温熱処理される。このとき、注入された不純物はシリコン基板内において拡散する。図５は、参考例に係る高耐圧半導体素子１ｅにおける不純物の拡散を示した図である。参考例とは、ゲート部Ｇの間隔が不純物の拡散長ＤＤ未満となっている場合である。すなわち、Ｘ６とＸ７の間（注入領域）が拡散長ＤＤ未満となっている。参考例の場合では、注入領域に注入された不純物は、拡散長ＤＤの距離まで拡散する。図５において、Ｘ７の位置に注入された不純物は、アニール工程によって、Ｘ５及びＸ８の位置まで拡散する。同様にＸ６からＸ７の間に注入された不純物も各々拡散長ＤＤの距離まで拡散し、ゲート部Ｇ直下のＸ７からＸ８の領域の不純物濃度を形成する。参考例のように、ゲート部Ｇの間隔が拡散長ＤＤ未満の場合には、Ｘ５からＸ６の間に不純物が注入されないため、Ｘ７からＸ８の間の領域に到達する不純物は、ゲート部Ｇの間隔が拡散長ＤＤ以上の場合と比べて低下してしまう。Ｎ２はＸ７における不純物濃度を示し、所望の濃度Ｎ１より低下してしまう。Ｘ６における不純物濃度Ｎ２も同様である。このため、所望の不純物濃度を満たすことができず、閾値電圧（Ｖｔｈ）や耐圧性能の低下等を招く可能性がある。
【００３２】
そこで、本実施形態におけるゲート部Ｇの間隔は、拡散長ＤＤ以上に設定された第１距離ＦＤとしている。換言すると、第１距離ＦＤの幅を持つ注入領域Ｉに不純物が注入され、その両端に（第１距離ＦＤをあけて）ゲート部Ｇが設けられる。ゲート部Ｇの間隔（注入領域Ｉ）を拡散長ＤＤ以上の第１距離ＦＤとしておくことで、アニール工程において濃度拡散が生じたとしても、ゲート部Ｇ直下の不純物濃度の低下を抑制することができ、性能低下を抑制することができる。図１では、Ｘ２とＸ３の間の注入領域Ｉに不純物が注入され、アニール工程において拡散する。すなわち、ウェル不純物領域ＰＷは、Ｘ１とＸ４の位置まで拡散して形成される。しかしながら、ゲート部Ｇの間隔を拡散長ＤＤ以上としているため、ソース部Ｓ近傍のウェル不純物領域ＰＷの不純物濃度の低下が抑制されている。図１では、Ｘ２及びＸ３の位置に到達できる不純物を低下させず、所望の不純物濃度であるＮ１を得ることができる。
【００３３】
拡散長ＤＤは、アニール工程におけるアニール条件に基づいて設定される。アニール条件には、アニール工程における処理温度及び処理時間が含まれている。すなわち、アニール工程における処理温度及び処理時間がわかれば、高耐圧半導体素子１の設計時において拡散長ＤＤを推定することができ、推定した拡散長ＤＤに合わせて素子をデザインすることが可能となる。
【００３４】
なお、アニール条件は、一般的に要求耐圧性能に応じて設定される。要求耐圧性能とは例えば耐電圧である。要求耐圧性能が高いほど大きな拡散長ＤＤが必要になる。このように、要求耐圧性能に応じて設定されたアニール工程の処理温度及び処理時間によって、拡散長ＤＤをより正確に求めることが可能となる。
【００３５】
ゲート部Ｇの間隔である第１距離ＦＤは、耐圧仕様に応じた拡散長ＤＤ以上に設定されており、高耐圧仕様の半導体素子においては、拡散長ＤＤは素子が製造されるプロセスによって比較的影響を受けない。このため、具体的なゲート部Ｇの間隔としては、１．２μｍ以上であって２．２μｍ以下の範囲内に設定される。なお、より好ましくは、ゲート部Ｇの間隔は、１．３μｍ以上であって２．０μｍ以下の範囲内において設定される。なお、例えば、拡散長ＤＤは、要求耐圧性能によっては影響を受け、耐電圧が低くなるほど拡散長ＤＤは短くなり（第１距離ＦＤも短くなり）、あわせてゲート部Ｇの間隔は短くなる。
【００３６】
ドレイン部Ｄは、それぞれのゲート部Ｇに対応して設けられている。ドレイン部Ｄでは、Ｎ型の不純物（例えばヒ素）がドープされてＮ＋ドレイン領域が形成される。また、ドレイン部Ｄはゲート部Ｇに対して距離をおいて設けられており、ゲート部Ｇとドレイン部Ｄとの間のシリコン基板表面には、Ｎ−ドリフト領域ＮＤが形成されている。ゲート部Ｇとドレイン部Ｄとの間にＮ−ドリフト領域ＮＤが形成されることによって、ドレイン部Ｄにおける横方向電界を緩和して高耐圧性能を確保することが可能となる。本実施形態では、ソース部Ｓを共通化したマルチフィンガ（２フィンガ）型としているため、図１及び図２においてドレイン部Ｄは左右対称に配置されている。なお、ドレイン部Ｄ及びドレイン部Ｄ周辺の構成については、図１の構成に限定されない。例えば、ゲート部Ｇとドレイン部Ｄとの間において、ＳＴＩが構成されていてもよい。また、ゲート部Ｇを３本以上に分割するマルチフィンガ型ではゲート部Ｇに挟まれたドレイン部Ｄも共通化される構成となる。
【００３７】
また、図１及び図２に示すように、高耐圧半導体素子１は、ガードリングＧＲによって囲われている。ガードリングＧＲは、隣接する素子との間で耐圧仕様を満たせるよう分離性能を向上させるとともに、高耐圧半導体素子１のウェル部Ｗに対する電極構造として機能する。
【００３８】
次に、本実施形態における高耐圧半導体素子１の製造方法（プロセスフロー）の一例について図面を参照して説明する。
図６−１１は、高耐圧半導体素子１の各製造工程を示した図である。図６は、Ｎ−ドリフト注入工程を示した図である。図７は、Ｐ−ウェル注入工程を示した図である。図８は、アニール工程を示した図である。図９は、ＳＴＩ−ゲート形成工程を示した図である。図１０は、ソース／ドレイン形成工程を示した図である。図１１は、絶縁膜等形成工程を示した図である。なお、本実施形態では、ＨＶＮＭＯＳ（Ｐ型基板Ｐｓｕｂ）を形成する場合について説明するが、ＨＶＰＭＯＳを形成する場合についても同様に適用することが可能である。
【００３９】
図６のＮ−ドリフト注入工程は、シリコン基板に対して、ドレイン部Ｄに対するＮ−ドリフト領域ＮＤを形成する領域にＮ型の不純物（例えば、リン）を注入する。なお、Ｎ−ドリフト領域ＮＤのために不純物を注入する領域以外の領域にはレジストパターンＰＲが形成されており、不純物が注入されないように構成されている。
【００４０】
図７のＰ−ウェル注入工程（注入工程）は、ソース部Ｓに対するウェル不純物領域ＰＷを形成するための領域（注入領域Ｉ）にＰ型の不純物（例えば、ボロン）を注入する。なお、図７の例ではＰ型の不純物は、ガードリングＧＲを形成する領域にも注入される。注入を兼用することでリソグラフィ及び注入の工程を省略している。
【００４１】
Ｐ−ウェル注入工程では、ゲート部Ｇを構成する領域及びＮ型の不純物が注入された領域の表面においてレジストパターンＰＲが形成され、他の領域（ソース部Ｓ等が形成される領域）にＰ型の不純物が注入される。すなわち、レジストパターンＰＲの端部Ａは、ゲート部Ｇの端部となる。このようにして、レジストパターンＰＲの端部Ａ（ゲート部Ｇの端部）の間の領域を注入領域ＩとしてＰ型の不純物が注入される。注入領域Ｉの端部（レジストパターンＰＲの端部Ａ）は、注入領域Ｉに注入された不純物のアニール工程における拡散を考慮して位置が設計される。すなわち、端部Ａの間隔が第１距離ＦＤとして設計されることで、ゲート部Ｇの間隔も第１距離ＦＤとなる。
【００４２】
図８のアニール工程（焼成工程）は、注入された不純物をシリコン基板の結晶構造に組み込み活性化するために、高温熱処理を行う。アニール工程は、所定の処理温度で所定の処理時間熱処理が行われる。具体的には、１１００℃で数時間熱処理が行われる。
【００４３】
アニール工程において、注入された不純物は拡散する。図８に示すように、注入領域Ｉに注入された不純物は、拡散し、注入領域Ｉよりも広い領域としてウェル不純物領域ＰＷが形成される。拡散によってウェル不純物領域ＰＷにおける不純物の濃度は、シリコン基板表面と平行な方向において勾配が生じる。しかしながら、注入領域Ｉの距離を第１距離ＦＤ（拡散長ＤＤ以上の距離）として設定しているため、ソース部Ｓ近傍におけるウェル不純物領域ＰＷの不純物濃度の低下は抑制され、十分な濃度を保つことができる。このため、ウェル不純物領域ＰＷにおける不純物濃度低下に伴う性能低下を抑制することができる。
【００４４】
なお、アニール工程では、Ｎ型の不純物も拡散し、Ｎ−ドリフト領域ＮＤが形成される。
【００４５】
アニール工程における不純物の拡散は、アニール工程におけるアニール条件（処理温度及び処理時間）と相関関係を有している。このため、所望の性能が達成されるように拡散長ＤＤが設計され、設計された拡散長ＤＤとなるようにアニール条件が決定され処理される。
【００４６】
図９のＳＴＩ−ゲート形成工程（ゲート形成工程）は、シリコン基板表面において、ＳＴＩ及びゲート部Ｇが形成される。ＳＴＩは、素子分離のための構成であり、所定の位置に溝（トレンチ）を掘り、溝をシリコン酸化膜で埋めて形成される。ＳＴＩは絶縁体で構成されるため、シリコン基板表面に形成された各部を電気的に分離する。
【００４７】
ゲート部Ｇは、シリコン基板表面において、所定の位置に形成される。具体的には、ゲート部Ｇは、シリコン基板上において、シリコン基板の表面に対して垂直であり注入領域の中心点を通る軸に対して対向しており、第１距離ＦＤの間隔をあけて形成される。ゲート部Ｇは、シリコン基板上に絶縁体のゲート酸化膜ＧＯが形成され、ゲート酸化膜ＧＯの上にポリシリコンＰＳが形成される。なお、ゲート部Ｇは、図１２に示すように、ゲート酸化膜ＧＯの幅に対してポリシリコンＰＳの幅が小さい構成としてもよい。図１２では、ゲート酸化膜ＧＯに対してポリシリコンＰＳが２ｓ分小さい構成となっている。このようにゲート酸化膜ＧＯの幅に対してポリシリコンＰＳの幅を小さくすることで、シリコン基板の表面とポリシリコンＰＳとがショートしてしまう可能性を低減することができる。
【００４８】
図１０のソース／ドレイン形成工程（ソース形成工程）は、所定の位置においてソース部Ｓ及びドレイン部Ｄを形成する。ソース部Ｓは、ゲート部Ｇの間の領域にＮ型の不純物（例えば、ヒ素）が注入されることによって形成される。本実施形態では、２つのゲート部Ｇの端部間の領域をウェル不純物領域ＰＷの注入領域Ｉとしているため、ソース部Ｓは、シリコン基板上における注入領域Ｉと同領域に形成される。すなわち、ゲート部Ｇの間隔は、注入領域Ｉの幅となり、ソース部Ｓの幅となる。
【００４９】
ドレイン部Ｄは、Ｎ−ドリフト領域ＮＤにおいて、ゲート部Ｇから所定距離離れた位置に形成される。ドレイン部Ｄは、所定の領域にＮ型の不純物（例えば、ヒ素）が注入されることによって形成される。なお、ガードリングＧＲの構成のために、所定領域においてＰ型の不純物（例えば、ボロン）が注入される。
【００５０】
図１１の絶縁膜等形成工程は、シリコン基板表面において、絶縁膜ＩＦ及びコンタクトＣＴが形成される。絶縁膜等形成工程では、ゲート部Ｇ等が構成されたシリコン基板表面においてＣＶＤ法等によって分厚いシリコン酸化膜を形成し、絶縁膜ＩＦを形成する。そして、素子の各端子と他の素子とを配線接続するためのコンタクトＣＴを形成する。コンタクトＣＴは、絶縁膜ＩＦにエッチングによりコンタクトホールが形成され、コンタクトホールにタングステン等を埋め込むことによって形成される。このように絶縁膜等形成工程においてＣＴ（コンタクト）層が形成され、ＣＴ層の表面にメタル配線等が敷設される（メタル層）。
【００５１】
なお、図６−１１に記載の各工程は、高耐圧半導体素子１を製造するフローの一例であり、図１の構成の高耐圧半導体素子１が製造できれば上記に限定されない。
【００５２】
なお、本実施形態では、アニール工程の前における不純物の注入領域Ｉとゲート部Ｇとが重複しない場合について説明した。すなわち、注入領域Ｉとゲート部Ｇとが重複しない場合には、ゲート部Ｇの間隔を拡散長ＤＤ以上の距離の第１距離ＦＤとすることで、注入領域Ｉを拡散長ＤＤ以上の距離とすることができ、アニール工程で拡散が生じたとしてもゲート部Ｇ直下におけるウェル不純物領域ＰＷにおいて不純物濃度の低下を抑制することができる。
【００５３】
一方で、図１３に示すように、注入領域Ｉとゲート部Ｇとが重複する場合には、注入領域Ｉが拡散長ＤＤ以上の距離に保たれていても、ゲート部Ｇの間隔は重複部分だけ短くなる。このため、ゲート部Ｇの間隔は、アニール工程の前における不純物の注入領域Ｉとゲート部Ｇとが重複する場合には、重複する長さだけ第１距離ＦＤより短い第２距離ＳＤに設定することとしてもよい。なお、第２距離ＳＤは、０．８μｍ以上であって２．０μｍ以下の範囲内において設定されることが好ましい。
【００５４】
以上説明したように、本実施形態に係る高耐圧半導体素子及びその製造方法によれば、ゲート部Ｇに対してとソース部Ｓが共通化されている構成の半導体素子であっても、ゲート部Ｇの間隔は、アニール工程における不純物の拡散長ＤＤ以上に設定された第１距離ＦＤに設定されているため、ウェル不純物領域ＰＷにおいて、不純物の濃度低下を抑制することが可能となる。このため、ソース部Ｓが共通化されていない構造の半導体素子と比較しても、性能劣化を抑制することが可能となる。
【００５５】
図１４に、図５に示す参考例に係る高耐圧半導体素子１のドレイン部Ｄに最大仕様電圧、例えば３５Ｖを印可した場合のＩｄ−Ｖｇｓ特性（ドレイン電流とゲート−ソース間電圧の関係を示す特性）を示している。なお、図１４には、Ｉｓｕｂ−Ｖｇｓ特性（基板電流とゲート−ソース間電圧の関係を示す特性）も示されている。参考例では、ゲート部Ｇの間隔が不純物の拡散長ＤＤ未満となっている場合であり、例えば０．８μｍに設定されている。また、図１５に、本実施形態に係る高耐圧半導体素子１のドレイン部Ｄに最大仕様電圧、例えば３５Ｖを印可した場合のＩｄ−Ｖｇｓ特性を示している。なお、図１５には、Ｉｓｕｂ−Ｖｇｓ特性（基板電流とゲート−ソース間電圧の関係を示す特性）も示されている。
【００５６】
参考例の場合には、ゲート部Ｇの間隔が十分でなく、換言すると注入領域Ｉの幅が拡散長ＤＤに対して短いため、ソース部Ｓにおけるウェル不純物領域ＰＷにおける不純物の濃度低下が発生する。このため、図１４に示すように、Ｖａ（例えば２Ｖ）においてブレークダウンが生じる。これは、ウェル不純物領域ＰＷの不純物濃度が低下して抵抗値が高くなることが原因である。大きなＩｓｕｂ（基板電流）が流れるため、抵抗値が高いほどウェル部Ｗの電位が浮きやすくなり、スナップバック現象によるブレークダウンが生じてしまう。
【００５７】
本実施形態の場合には、ゲート部Ｇの間隔は拡散長ＤＤを考慮して設計しているため、図１５に示すように、図１４のようなブレークダウンは発生しない。すなわち、ドレイン領域において拡散に伴う不純物の濃度低下を抑制しているため、性能劣化を防止することができる。
【００５８】
〔第２実施形態〕
次に、本発明の第２実施形態に係る高耐圧半導体素子及びその製造方法について説明する。
本実施形態では、ゲート部Ｇの間隔を製造誤差も考慮して設計する場合について説明する。以下、本実施形態に係る高耐圧半導体素子及びその製造方法について、第１実施形態と異なる点について主に説明する。
【００５９】
図１に示すような半導体素子は、フォトリソグラフィ技術を用いて製造されている。しかしながら、寸法ばらつき等によって、微小ながら製造誤差が生じる場合がある。図１のような半導体素子において製造誤差が生ずると、ゲート部Ｇの間隔（注入領域Ｉの幅）がアニール工程における拡散長ＤＤ未満となってしまう可能性がある。ゲート部Ｇの間隔（注入領域Ｉの幅）がアニール工程における拡散長ＤＤ未満となると、参考例として説明したように、性能劣化を招く恐れがある。このため、本実施形態では、製造誤差も考慮して設計を行う。
【００６０】
具体的には、第１距離ＦＤは、拡散長ＤＤに対して製造誤差に基づく所定のマージンを加算した値に設定される。ゲート部Ｇの間隔である第１距離ＦＤは、拡散長ＤＤ以上に設定されることで、拡散による性能劣化を抑制することができる。このため、第１距離ＦＤが製造誤差によって拡散長ＤＤ未満とならないように、拡散長ＤＤに対して製造誤差に基づくマージンを加算した値として第１距離ＦＤが設定される。図１６は、本実施形態における高耐圧半導体素子１の断面図を示す図である。図１６に示すように、高耐圧半導体素子１は、ゲート部Ｇの間隔が拡散長ＤＤに所定のマージンαを加えた距離（第１距離ＦＤ）に設計されている。
【００６１】
なお、所定のマージンは、半導体素子の製造誤差に基づいて設定される。具体的には０．２μｍに設定される。
【００６２】
以上説明したように、本実施形態に係る高耐圧半導体素子及びその製造方法によれば、ゲート部Ｇの間隔を製造誤差も考慮して設定することができ、より確実に性能劣化を防止することが可能となる。
【００６３】
本発明は、上述の実施形態のみに限定されるものではなく、発明の要旨を逸脱しない範囲において、種々変形実施が可能である。なお、各実施形態を組み合わせることも可能である。
【符号の説明】
【００６４】
１        ：高耐圧半導体素子
ＣＴ      ：コンタクト
Ｄ        ：ドレイン部
ＤＤ      ：拡散長
ＦＤ      ：第１距離
Ｇ        ：ゲート部
ＧＯ      ：ゲート酸化膜
ＧＲ      ：ガードリング
Ｉ        ：注入領域
ＩＦ      ：絶縁膜
ＮＤ      ：Ｎ−ドリフト領域
ＰＷ      ：ウェル不純物領域
ＰＳ      ：ポリシリコン
ＰＲ      ：レジストパターン
Ｓ        ：ソース部
ＳＤ      ：第２距離
Ｗ        ：ウェル部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【手続補正書】
【提出日】令和2年8月14日(2020.8.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
１つのソース部と、
前記ソース部の周りに設けられており、シリコン基板に対して不純物の濃度が高いウェル不純物領域と、
前記ソース部を挟んで設けられた２つのゲート部と、
を備え、
前記ゲート部の間隔は、１．２μｍ以上であって２．２μｍ以下の範囲内において設定された第１距離に設定されており、
前記第１距離は、前記ウェル不純物領域に対して注入された不純物のアニール工程における拡散長以上に設定されており、
シリコン基板表面における前記ゲート部で挟まれた領域には前記ソース部のみが形成されている高耐圧半導体素子。
【請求項２】
前記第１距離は、１．３μｍ以上であって２．０μｍ以下の範囲内において設定される請求項１に記載の高耐圧半導体素子。
【請求項３】
前記ゲート部の間隔は、前記ウェル不純物領域において前記不純物が注入される注入領域と前記ゲート部とが重複する場合には、重複する長さだけ前記第１距離より短い第２距離に設定されており、前記第２距離は、０．８μｍ以上であって２．０μｍ以下の範囲内において設定される請求項１または２に記載の高耐圧半導体素子。
【請求項４】
シリコン基板の表面における所定の注入領域へ不純物を注入する注入工程と、
前記シリコン基板に対して熱処理を行うアニール工程と、
前記シリコン基板上において、前記シリコン基板の表面に対して垂直であり前記注入領域の中心点を通る軸に対して対向しており、１．２μｍ以上であって２．２μｍ以下の範囲内において設定された第１距離の間隔をあけて２つのゲート部を形成するゲート形成工程と、
前記ゲート部の間の領域にソース部を形成するソース形成工程と、
を有し、
前記第１距離は、前記注入領域に対して注入された不純物の前記アニール工程における拡散長以上に設定されており、
シリコン基板表面における前記ゲート部で挟まれた領域には前記ソース部のみが形成される高耐圧半導体素子の製造方法。
【請求項５】
前記第１距離は、１．３μｍ以上であって２．０μｍ以下の範囲内において設定される請求項４に記載の高耐圧半導体素子の製造方法。
【請求項６】
前記ゲート部の間隔は、前記注入領域と前記ゲート部とが重複する場合には、重複する長さだけ前記第１距離より短い第２距離に設定されており、前記第２距離は、０．８μｍ以上であって２．０μｍ以下の範囲内において設定される請求項４または５に記載の高耐圧半導体素子の製造方法。