(57)【要約】      （修正有）【課題】上面を研磨した場合においても、電子装置の蓋体の実装精度を向上させることが可能となり、電子装置の高機能が可能となる電子素子実装用基板を提供する。【解決手段】電子装置２１において、電子素子実装用基板１は、基板２ａと枠体２ｂを有する。基板２ａは、上面に電子素子１０が実装される第１実装領域４を有する。枠体２ｂは、上面に蓋体１２が接合される第２実装領域５を有するとともに、基板２ａの上面に、第１実装領域４を囲んで位置している。枠体２ｂは、上面が研磨された状態である。枠体２ｂは、平面視において枠体２ｂの上面に位置した複数の穴６を有している。【選択図】図１
2020123661.tif 000002
【特許請求の範囲】
【請求項１】
上面に電子素子が実装される第１実装領域を有する基板と、
上面に蓋体が接合される第２実装領域を有するとともに、前記基板の上面に、前記第１実装領域を囲んで位置した枠体と、を備えており、
前記枠体は、上面が研磨された状態 であるとともに、平面視において前記枠体の上面に
位置した複数の穴 を有していることを特徴とする電子素子実装用基板。
【請求項２】
前記枠体の上面は、前記基板の下面よりも表面粗さが大きい ことを特徴とする請求項
１に記載の電子素子実装用基板。
【請求項３】
前記枠体の上面は、前記基板の上面よりも表面粗さが大きい ことを特徴とする請求項
１または請求項２に記載の電子素子実装用基板。
【請求項４】
記複数の穴は、前記第２実装領域の外側に位置していることを特徴とする請求項１〜３のいずれか１つに記載の電子素子実装用基板。
【請求項５】
前記複数の穴の深さは、前記枠体および前記基板で囲まれた凹部の深さよりも浅いことを特徴とする請求項１〜４のいずれか１つに記載の電子素子実装用基板。
【請求項６】
前記複数の穴は、平面視において円形状であることを特徴とする請求項１〜５のいずれか１つに記載の電子素子実装用基板。
【請求項７】
前記枠体の内壁は、平面視において矩形状であり、
前記複数の穴は、平面視において前記枠体の内壁の角部を挟んで位置することを特徴とする請求項１〜６のいずれか１つに記載の電子素子実装用基板。
【請求項８】
前記複数の穴は、平面視において円形状であり、
平面視において、前記枠体の内壁の角部 を挟んだ２つの穴の中心同士を結んだ第１仮想
直線の中心と垂直に交わる第２仮想直線は、前記角部 と交わることを特徴とする請求項
１〜７のいずれか１つに記載の電子素子実装用基板。
【請求項９】
前記複数の穴は、平面視において円形状であり、
平面視において、前記枠体の内壁の角部を挟んだ２つの穴の中心同士を結んだ前記第１仮想直線の中心と垂直に交わる前記第２仮想直線 は、前記枠体の外縁の角部からずれてい
ることを特徴とする請求項８ に記載の電子素子実装用基板。
【請求項１０】
前記複数の穴は、平面視において円形状であり、
平面視において、前記枠体の内壁の角部を挟んだ２つの穴の中心同士を結んだ第１仮想直線の中心と垂直に交わる第２仮想直線 は、前記枠体の外縁の角部からずれていることを
特徴とする請求項１〜７のいずれか１つ に記載の電子素子実装用基板。
【請求項１１】
前記枠体の内壁は、断面視において階段状になっていることを特徴とする１〜１０のいずれか１つに記載の電子素子実装用基板。
【請求項１２】
前記基板および前記枠体は、セラミック材料を含んでいることを特徴とする請求項１〜１１のいずれか１つに記載の電子素子実装用基板。
【請求項１３】
前記基板および前記枠体は、樹脂を含んでいるとともに、前記基板および前記枠体は、接合材で接合されていることを特徴とする請求項１〜１１のいずれか１つに記載の電子素
子実装用基板。
【請求項１４】
請求項１〜１３のいずれか１つに記載の電子素子実装用基板と、
前記第１実装領域に実装された電子素子と、
前記電子素子を覆って、前記第２実装領域に実装された蓋体とを備えたことを特徴とする電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子素子等が実装される電子素子実装用基板、電子装置および電子モジュールに関するものである。
【背景技術】
【０００２】
絶縁層と配線層を含み、凹部を有する基板を備えた電子素子実装用基板が知られている。また、このような電子素子実装用基板を使用した電子装置は凹部からの上面に蓋体を実装する構造が知られている。（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−１１１１４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、電子装置は高機能化が要求されている。そのため、電子装置に使用される電子素子実装用基板は、その凹部の上面に実装する蓋体の実装精度（位置／平衡度）の向上が要求されている。この要求にこたえるため、電子素子実装用基板の上面を研磨加工することが考えらえるが、研磨加工を行うと上面に位置合わせマークを設けることができず、蓋体の実装精度（位置）の向上が難しくなることが懸念されていた。
【課題を解決するための手段】
【０００５】
本発明の１つの態様に係る電子素子実装用基板は、上面に電子素子が実装される第１実装領域を有する基板と、上面に蓋体が接合される第２実装領域を有するとともに、前記基板の上面に、前記第１実装領域を囲んで位置した枠体と、を備えており、前記枠体は、上面が研磨された状態であるとともに、平面視において前記枠体の上面に位置した複数の穴を有していることを特徴としている。
【０００６】
本発明の１つの態様に係る電子装置は、電子素子実装用基板と、前記第１実装領域に実装された電子素子と、前記電子素子を覆って、前記第２実装領域に実装された蓋体とを有していることを特徴とする。
【発明の効果】
【０００７】
本発明の１つの態様に係る電子素子実装用基板は、研磨された枠体の上面に複数の穴が位置している。これにより、この複数の穴を位置合わせ用のマークとして使用することが可能となる。よって、枠体の表面を研磨し平衡度を向上させつつ、蓋体の実装精度（位置精度）を向上させることが可能となる。これらのことにより、電子装置の蓋体の実装精度を向上させることが可能となり、電子装置の高機能が可能となる。
【図面の簡単な説明】
【０００８】
【図１】図１（ａ）は本発明の第１の実施形態に係る電子素子実装用基板および電子装置の外観を示す上面図であり、図１（ｂ）は図１（ａ）のＸ１−Ｘ１線に対応する縦断面図である。
【図２】図２（ａ）は本発明の第１の実施形態のその他の態様に係る電子素子実装用基板および電子装置の外観を示す上面図であり、図２（ｂ）は図２（ａ）のＸ２−Ｘ２線に対応する縦断面図である。
【図３】図３（ａ）は本発明の第１の実施形態のその他の態様に係る電子素子実装用基板および電子装置の外観を示す上面図である。
【図４】図４（ａ）は本発明の第１の実施形態のその他の態様に係る電子素子実装用基板および電子装置の外観を示す上面図であり、図４（ｂ）は図４（ａ）のＸ４−Ｘ４線に対応する縦断面図である。
【図５】図５（ａ）は本発明の第２の実施形態に係る電子素子実装用基板および電子装置の外観を示す上面図であり、図５（ｂ）は図５（ａ）のＸ５−Ｘ５線に対応する縦断面図である。
【図６】図６（ａ）は本発明の第３の実施形態に係る電子素子実装用基板および電子装置の外観を示す上面図であり、図６（ｂ）は図６（ａ）のＸ６−Ｘ６線に対応する縦断面図である。
【図７】図７（ａ）は本発明の第４の実施形態に係る電子素子実装用基板および電子装置の外観を示す上面図であり、図７（ｂ）は図７（ａ）のＸ７−Ｘ７線に対応する縦断面図である。
【図８】図８は本発明の第５の実施形態に係る電子素子実装用基板および電子装置の外観を示す上面図である。
【図９】図９は本発明の第５の実施形態のその他の態様に係る電子素子実装用基板および電子装置の外観を示す上面図である。
【図１０】図１０は本発明の第６の実施形態に係る電子素子実装用基板および電子装置の縦断面図である。
【図１１】図１１は本発明の第６の実施形態のその他の態様に係る電子素子実装用基板および電子装置の縦断面図である。
【図１２】図１２は本発明の第７の実施形態に係る電子素子実装用基板および電子装置の外観を示す上面図であり、図１２（ｂ）は図１２（ａ）の要部Ａの拡大図である。
【図１３】図１３は本発明の第８の実施形態に係る電子素子実装用基板の外観を示す上面図であり、図１３（ｂ）は図１３（ａ）の要部Ｂの拡大図である。
【図１４】図１４は本発明の第９の実施形態に係る電子素子実装用基板および電子装置の外観を示す上面図であり、図１４（ｂ）は図１４（ａ）の要部Ｃの拡大図である。
【発明を実施するための形態】
【０００９】
＜電子素子実装用基板および電子装置の構成＞
以下、本発明のいくつかの例示的な実施形態について図面を参照して説明する。なお、以下の説明では、電子素子実装用基板に電子素子が実装された構成を電子装置とする。また、電子素子実装用基板の上面側に位置するようにまたは電子装置を囲んで設けられた筐体または部材を有する構成を電子モジュールとする。電子素子実装用基板、電子装置および電子モジュールは、いずれの方向が上方若しくは下方とされてもよいが、便宜的に、直交座標系ｘｙｚを定義するとともに、ｚ方向の正側を上方とする。
【００１０】
（第１の実施形態）
図１〜図４を参照して本発明の第１の実施形態に係る電子素子実装用基板１、並びにそれを備えた電子装置２１について説明する。なお、図１、図２および図４には電子装置２１の上面図および断面図を示しており、図３には電子素子実装用基板１の上面図を示している。
【００１１】
電子素子実装用基板１は、基板２ａと枠体２ｂを有する。基板２ａは、 上面に電子素
子１０が実装される第１実装領域４を有する。枠体２ｂは、上面に蓋体１２が接合される第２実装領域５を有するとともに、基板２ａの上面に、第１実装領域４を囲んで位置している。枠体２ｂは、上面が研磨された状態である。枠体２ｂは、平面視において枠体２ｂの上面に位置した複数の穴６を有している。
【００１２】
電子素子実装用基板１は、基板２ａと枠体２ｂを有する。基板２ａは、 上面に電子素
子１０が実装される第１実装領域４を有する。枠体２ｂは、上面に蓋体１２が接合される第２実装領域５を有するとともに、基板２ａの上面に、第１実装領域４を囲んで位置している。
【００１３】
第１実装領域４とは、少なくとも１つ以上の電子素子１０が実装される領域であり、例えば後述する電極パッド３の最外周の内側またはそれ以上等、適宜定めることが可能である。また、第１実装領域４に実装される部品は電子素子１０に限らず、例えば電子部品であってもよく、電子素子１０または／および電子部品の個数は指定されない。
【００１４】
第２実装領域５とは、上面視において電子素子１０の上面に位置する蓋体１２が実装される領域であり、上面視で電子素子１０と同程度またはそれ以上の領域を有していればよい。蓋体１２は後述する蓋体接合部材１４で接合されるが、蓋体接合部材１４は第２実装領域５の内側または第２実装領域の外側に位置していてもよい。
【００１５】
以下、基板２ａ、枠体２ｂを合わせたものを基体２と称する。
【００１６】
図１に示す例では、基板２ａ、枠体２ｂからなる基体２は複数の絶縁層で構成されているが、例えばモールドで形成された構成、金型等の押圧で形成された構成またはその他、１層のみの構成等であってもよい。基体２を構成する絶縁層の材料は例えば、電気絶縁性セラミックスまたは樹脂が含まれる。
【００１７】
基体２を形成する絶縁層の材料として使用される電気絶縁性セラミックスとしては例えば、酸化アルミニウム質焼結体、ムライト質焼結体、炭化珪素質焼結体、窒化アルミニウム質焼結体、窒化珪素質焼結体またはガラスセラミック焼結体等が含まれる。基板２を形成する絶縁層の材料として使用される樹脂としては例えば、熱可塑性の樹脂、エポキシ樹脂、ポリイミド樹脂、アクリル樹脂、フェノール樹脂またはフッ素系樹脂等が含まれる。フッ素系樹脂としては例えば、四フッ化エチレン樹脂が含まれる。
【００１８】
基体２は、図１に示すように７層の絶縁層から形成されていてもよいし、６層以下または８層以上の絶縁層から形成されていてもよい。絶縁層が６層以下の場合には、電子素子実装用基板１の薄型化を図ることができる。また、絶縁層が８層以上の場合には、電子素子実装用基板１の剛性を高めることができる。
【００１９】
電子素子実装用基板１は例えば、最外周の１辺の大きさは０．３ｍｍ〜１０ｃｍであり、平面視において電子素子実装用基板１が四角形状あるとき、正方形であってもよいし長方形であってもよい。また例えば、電子素子実装用基板１の厚みは０．２ｍｍ以上である。
【００２０】
枠体２ｂは、基板２ａの上面に、第１実装領域４を囲んで位置している。ここで、第１実装領域４を囲んでいるとは、例えば枠体２ｂの内壁は第１実装領域４と同程度であってもよいし、枠体２ｂの内壁は上面視で第１実装領域４よりも大きくてもよい。
【００２１】
電子素子実装用基板１の基体２は、電極パッド３を有していてもよい。ここで、電極パッド３は、例えば電子素子１０または／および電子部品と電気的に接続されるパッドをさしている。
【００２２】
また、電子素子実装用基板１の基体２の上面、側面または下面には、外部回路接続用電極が設けられていてもよい。外部回路接続用電極は、基体２と外部回路基板、あるいは電子装置２１と外部回路基板とを電気的に接続していてもよい。
【００２３】
さらに基体２の上面または下面には、電極パッド３または／および外部回路接続用電極以外に、絶縁層間に形成される電極、内部配線導体および内部配線導体同士を上下に接続する貫通導体が設けられていてもよい。これら電極、内部配線導体または貫通導体は、基板２の表面に露出していてもよい。この電極、内部配線導体または貫通導体によって、電極パッド３または／および外部回路接続用電極はそれぞれ電気的に接続されていてもよい。
【００２４】
電極パッド３、外部回路接続用電極、電極、内部配線導体または／および貫通導体は、基体２が電気絶縁性セラミックスから成る場合には、タングステン（Ｗ）、モリブデン（Ｍｏ）、マンガン（Ｍｎ）、パラジウム（Ｐｄ）、銀（Ａｇ）若しくは銅（Ｃｕ）またはこれらから選ばれる少なくとも１種以上の金属材料を含有する合金等が含まれる。また、銅（Ｃｕ）のみからなっていてもよい。また、電極パッド３、外部回路接続用電極、内部配線導体または／および貫通導体は、基体２が樹脂から成る場合には、銅（Ｃｕ）、金（Ａｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、パラジウム（Ｐｄ）若しくはチタン（Ｔｉ）またはこれらから選ばれる少なくとも１種以上の金属材料を含有する合金等が含まれる。
【００２５】
電極パッド３、外部回路接続用電極、電極、内部配線導体または／および貫通導体の露出表面に、さらにめっき層を有していてもよい。この構成によれば、外部回路接続用の電極、導体層および貫通導体の露出表面を保護して酸化を低減することができる。また、この構成によれば、電極パッド３と電子素子１０と、をワイヤボンディング等の電子素子接続部材１３を介して良好に電気的接続することができる。めっき層は、例えば、厚さ０．５μｍ〜１０μｍのＮｉめっき層を被着させるか、またはこのＮｉめっき層および厚さ０．５μｍ〜３μｍの金（Ａｕ）めっき層を順次被着させてもよい。
【００２６】
電子素子実装用基板１の枠体２ｂは、上面が研磨された状態である。ここで、研磨された状態とは、例えば走査電子顕微鏡等を用いて表面を観察した場合、その一部または全体が粒内破壊されている領域を有している状態であってもよい。また、研磨された状態とは、例えば枠 体２ｂの上面は、基板２ａの下面よりも表面粗さが大きい場合であってもよい。また、研磨された状態とは、例えば 枠体の上面は、基板２ａの上面よりも表面粗さが大きい場合であってもよい。いずれの場合においても、枠体２ｂは研磨された状態であるため、枠体２ｂの上面の平坦度を向上させることが可能となり、蓋体１２の実装精度を向上させることが可能となる。
【００２７】
なお、表面粗さは、算術平均粗さのことである。算術平均粗さは、算術平均粗さＲａとして１９９４年度ＪＩＳ規格Ｂ０６０１（２００１年度一部改訂）による算術平均粗さを採用し、針がついた接触式あるいはレーザー等の非接触式の表面粗さ測定機を 使用して
、測定される。このとき、算術平均粗さを、算術平均高さから算出してもよい。算術平均高さについては、定義域の表面積が、定義域の面積に対してどれだけ増大しているかから算出することができる。つまり、定義域の面積は、ＪＩＳ規格に基づくとＳｄｒ＝０であるのに対して、定義域に凹凸があると、Ｓｄｒが増大することになる。これらの方法によって、算出することができる。
【００２８】
電子素子実装用基板１の枠体２ｂは、平面視において枠体２ｂの上面に位置した複数の穴６を有している。
【００２９】
近年、電子装置は高機能化が要求されている。そのため、電子装置に使用される電子素子実装用基板は、その凹部の上面に実装する蓋体の実装精度（位置／平衡度）の向上も要求されている。この要求に答えるため、電子素子実装用基板の上面を研磨加工し、平衡度を向上させることが考えられているが、電子素子実装用基板の表面の研磨加工をおこなう
と上面に位置合わせマークを設けることができず、蓋体の実装精度（位置）の向上が難しくなることが懸念されていた。
【００３０】
これに対して本実施形態では、電子素子実装用基板１の枠体２ｂは平面視において枠体２ｂの上面に位置した複数の穴６を有している。この複数の穴６を有することで、これら複数の穴６を、蓋体１２を実装する工程における位置合わせマークとして使用することが可能となる。よって、電子素子実装用基板１の上面を研磨し平坦度を向上させつつ、蓋体１２の実装の位置精度も向上させることが可能となる。よって、電子装置２１の高機能化が可能となる。
【００３１】
電子素子実装用基板１は、図１に示す例のように枠 体２ｂの内壁は、断面視において
階段状になっていてもよい。またこの時、図１に示す例のように電極パッド３は階段状となっている枠体２ｂの階段状の部分に位置していてもよい。これにより、電極パッド３が枠体２ｂの階段状の部分に位置していることで、実装領域４に実装される電子素子１０の上面と電極パッド３との断面視における位置が同程度の高さ位置とすることが可能となる。よって、電子素子接続部材１３の長さを短くすることが可能となる。これにより、電気特性の向上が可能となる。また、電子素子１０のパッドと電極パッド３との間の電子素子接続部材１３の長さを短くすることが可能となることで、電子素子接続部材１３の位置精度を向上させることが可能となる。よって、電子装置２１の高機能化が可能となる。
【００３２】
電子素子実装用基板１の 枠体２ｂは、セラミック材料を含んでいてもよい。枠体２ｂ
がセラミック材料を含んでいることで、枠体２ｂと基板２ａとは積層し、また焼結することで接合することが可能となる。これにより枠体２ｂと基板２ａとの接合強度をより向上させることが可能となる。また、枠体２ｂがセラミック材料であることで複数の穴６を金型等の打ち抜きで、一括形成することが可能となる。よって、複数の穴６同士の位置精度を向上させることが可能となり、より蓋体１２を実装する位置精度を向上させることが可能となる。よって本実施形態の効果をより向上させることが可能となる。
【００３３】
電子素子実装用基板１の 枠体２ｂは、樹脂を含んでいるとともに、基板２ａおよび枠
体２ｂは接合材１６で接合されていてもよい。枠体２が樹脂を含んでおり、基板２ａと接合材１６で接合されていることで、枠体２ｂと基板２ａとの材料を適宜異ならせることが可能となる。このことで、例えば枠体２ｂは熱等で変形し辛い樹脂材料を選択し基板２ａは電子素子１０と熱膨張率が近い材料を選択することが可能となる。これにより、電子装置２１を作製する工程において枠体２ｂの熱による変形を小さくしつつ基板２ａと電子素子１０との熱膨張率の違いによる電子素子１０への負荷を低減させることが可能となり、蓋体１２の実装における位置精度を向上させつつ電子素子１０の不良の発生を低減させることが可能となる。よって、本実施形態の効果を向上させることが可能となる。また、枠体２ｂが樹脂を含んでいることで複数の穴６をレーザー等で作製することが可能となる。よって、複数の穴６の大きさをより小さくすることが可能となり、複数の穴６にダストまたは水分をトラップし、実際に使用する場合にそのダストまたは水分が複数の穴６から排出されノイズになることを低減させることが可能となる。また、複数の穴６にダストまたは水分がトラップされることによる電子素子実装用基板１の劣化を低減させることが可能となる。
【００３４】
電子素子実装用基板１の複数の穴６は、図２に示す例のように 、第２実装領域５の外
側に位置していてもよいし、図１に示す例のように、第２実装領域５の内側に位置していてもよい。図２に示す例のように、電子素子実装用基板１の複数の穴６が第２実装領域５の外側に位置していることで、蓋体１２を実装する工程において蓋体１２の影または蓋体接合部材１４が複数の穴６と重なることを低減させることが可能となる。よって、蓋体１２の実装位置の精度を向上させることが可能となり、また工程歩留まりの向上が可能となる。また、図１に示す例のように電子素子実装用基板１の複数の穴６は第２実装領域５の内側に位置していてもよい。この場合、複数の穴６は蓋体１２を実装後には蓋体１２でその開口部を覆うことが可能となる。よって、蓋体１２を実装後の電子装置２１を例えば外部機器などに搭載した場合において、複数の穴６にダストまたは水分をトラップし、実際に使用する場合にそのダストまたは水分が複数の穴６から排出されノイズになることを低減させることが可能となる。また、複数の穴６にダストまたは水分がトラップされることによる電子素子実装用基板１の劣化を低減させることが可能となる。
【００３５】
電子素子実装用基板１の 複数の穴６の深さは、平面視において枠体２ｂおよび基板２
ａで囲まれた凹部の深さよりも浅くてもよい。これにより、複数の穴６の深さを基板２ａで囲まれた凹部の底面の深さと異ならせることで、上面から光を投射した場合の複数の穴６の色調と基板２ａで囲まれた凹部の底面の色調とを異ならせることが可能となる。よって、複数の穴６を画像機等で認識する場合において画像機の誤作動を低減させることが可能となる。よって、蓋体１２の実装の位置精度も向上させることが可能となり、本実施形態の効果をより向上させることが可能となる。また、複数の穴６の深さが平面視において枠体２ｂおよび基板２ａで囲まれた凹部の深さよりも浅いことで、電子素子実装用基板１の上面から光を投射した場合に影が発生し辛くなる。よって、複数の穴６を画像機等で認識する場合において画像機の誤作動を低減させることが可能となる。よって、蓋体１２の実装の位置精度も向上させることが可能となり、本実施形態の効果をより向上させることが可能となる。
【００３６】
電子素子実装用基板１の 複数の穴６は、平面視において円形状であってもよい。複数
の穴６が平面視で円形状であることで、画像機などで電子素子実装用基板１の上面から光を投射した場合に均等に光がはいる。これにより、複数の穴６内部にいびつに影等が発生することを低減させることが可能となる。そのため、複数の穴６を画像機等で認識する場合において画像機の誤作動を低減させることが可能となる。よって、蓋体１２の実装の位置精度も向上させることが可能となり、本実施形態の効果をより向上させることが可能となる。
【００３７】
電子素子実装用基板１の複数の穴６は、枠体２ｂが複数の絶縁層からなるとき図１に示す例のように断面視において少なくとも１層以上の深さであってもよいし、図４に示す例のように複数の絶縁層のうち最上面の１層の途中までの深さであってもよい。図１に示す例のように断面視において少なくとも１層以上の深さであることで、枠体２ｂを研磨した場合において、その研磨量に誤差が生じたとしても、複数の穴６が浅くなりすぎて画像認識が不可能になることを低減させることが可能となる。また図４に示す例の様に、複数の絶縁層のうち最上面の１層の途中までの深さであることで、複数の穴６を設けた層の直下にも配線を設けることが可能となる。よって、電子素子実装用基板１の配線設計の自由度を向上させることが可能となる。また、図４に示す例の様に複数の穴６の底面は円弧状であってもよい。これにより複数の穴６にダストまたは水分がトラップされづらくなる。図４に示す例のような複数の穴６を作製する方法としては例えば金型等で打痕を付けることで作製することが可能となる。
【００３８】
図３に示す例のように、複数の穴６は少なくとも３つあればよく、蓋体１２が矩形状であるとき、その３つの複数の穴６は蓋体１２の各角部近傍に位置していてもよい。複数の穴６が少なくとも３つあることで、蓋体１２の実装においてＸ方向、Ｙ方向および回転方向における位置合わせが可能となる。よって、よって、蓋体１２の実装の位置精度も向上させることが可能となり、本実施形態の効果をより向上させることが可能となる。また、電子素子実装用基板１は複数の穴６が３つ以上あることで、電子素子実装用基板１事態の方向性も表すことが可能となる。よって、方向性が異なる状態で蓋体１２を接合する不具合などを低減させることが可能となり、蓋体１２の実装工程負荷を低減させることが可能
となる。
【００３９】
＜電子装置の構成＞
図１に電子装置２１の例を示す。電子装置２１は、電子素子実装用基板１と、電子素子実装用基板１の上面に実装された電子素子１０を備えている。
【００４０】
電子装置２１は、電子素子実装用基板１と、電子素子実装用基板１の基板２ａの実装領域４に実装された電子素子１０を有している。電子素子１０の一例としては、例えばＣＣＤ（Charge Coupled Device）型またはＣＭＯＳ（Complementary Metal Oxide Semiconductor）型等の撮像素子、ＬＥＤ（Light Emitting Diode）等の発光素子、圧力、気圧、加速度、ジャイロ等のセンサー機能を有する素子、または集積回路等である。なお、電子素子１０は、接着材を介して、基板２ａの上面に配置されていてもよい。この接着材は、例えば、銀エポキシまたは熱硬化性樹脂等が使用される。
【００４１】
電子素子１０と電子素子実装用基板１とは例えば電子素子接続部材１３で電気的に接続されていてもよい。
【００４２】
電子装置２１は、電子素子１０を覆うとともに、電子素子実装用基板１の上面に接合された蓋体１２を有していてもよい。
【００４３】
蓋体は、例えば電子素子１０がＣＭＯＳ、ＣＣＤ等の撮像素子、またはＬＥＤなどの発光素子である場合ガラス材料等の透明度の高い部材が用いられる。また蓋体は例えば、電子素子１０が集積回路等であるとき、金属製材料、セラミック材料または有機材料が用いられていてもよい。
【００４４】
蓋体は、蓋体接続部材１４を介して電子素子実装用基板１と接合していてもよい。蓋体接続部材１４を構成する材料として例えば、熱硬化性樹脂または低融点ガラスまたは金属成分からなるろう材等がある。
【００４５】
電子装置２１が図１〜図４に示すような電子素子実装用基板１を有することで、蓋体１２の実装における平衡度の精度および位置の精度を向上させることが可能となる。よって、電子装置２１の高機能化が可能となる。
【００４６】
＜電子モジュールの構成＞
本実施形態の電子素子実装用基板１および電子装置２１は、電子装置２１と電子装置２１の上面または電子装置２１上に位置した筐体３２とを有した電子モジュール３１を構成していてもよい。なお、以下に示す例では説明のため撮像モジュールを例に説明する。ここで、電子装置２１の上面に位置した筐体３２とは、例えば電子装置２１自体が筐体３２で覆われている場合なども、筐体３２の一部が電子装置２１上に位置しているため、本構成に含まれる。
【００４７】
電子モジュール３１は筐体３２（レンズホルダー等）を有していてもよい。筐体３２を有することでより気密性の向上または外部からの応力が直接電子装置２１に加えられることを低減することが可能となる。筐体３２は、例えば樹脂または金属材料等から成る。また、筐体３２がレンズホルダーであるとき筐体３２は、樹脂、液体、ガラスまたは水晶等からなるレンズが１個以上組み込まれていてもよい。また、筐体３２は、上下左右の駆動を行う駆動装置等が付いていて、電子素子実装用基板１の表面に位置するパッド等と半田などの接合材を介して電気的に接続されていてもよい。
【００４８】
なお、筐体３２は上面視において４方向または下面側の少なくとも一つの辺において開
口部が設けられていてもよい。そして、筐体３２の開口部から外部回路基板が挿入され電子素子実装用基板１と電気的に接続していてもよい。また筐体３２の開口部は、外部回路基板が電子素子実装用基板１と電気的に接続された後、樹脂等の封止材等で開口部の隙間を閉じて電子モジュール３１の内部が気密されていてもよい。
【００４９】
＜電子素子実装用基板および電子装置の製造方法＞
次に、本実施形態の電子素子実装用基板１および電子装置２１の製造方法の一例について説明する。なお、下記で示す製造方法の一例は、多数個取り配線基板を用いた基体２の製造方法である。
【００５０】
（１）まず、基体２（基板２ａ、枠体２ｂ）を構成するセラミックグリーンシートを形成する。例えば、酸化アルミニウム（Ａｌ２Ｏ３）質焼結体である基体２を得る場合には、Ａｌ２Ｏ３の粉末に焼結助材としてシリカ（ＳｉＯ２）、マグネシア（ＭｇＯ）またはカルシア（ＣａＯ）等の粉末を添加し、さらに適当なバインダー、溶剤および可塑剤を添加し、次にこれらの混合物を混錬してスラリー状となす。その後、ドクターブレード法またはカレンダーロール法等の成形方法によって多数個取り用のセラミックグリーンシートを得る。
【００５１】
なお、基体２が、例えば樹脂から成る場合は、所定の形状に成形できるような金型を用いて、トランスファーモールド法、インジェクションモールド法または金型等での押圧等で成形することによって基体２を形成することができる。また、基体２は、例えばガラスエポキシ樹脂のように、ガラス繊維から成る基材に樹脂を含浸させたものであってもよい。この場合には、ガラス繊維から成る基材にエポキシ樹脂の前駆体を含浸させ、このエポキシ樹脂前駆体を所定の温度で熱硬化させることによって基体２を形成できる。
【００５２】
（２）次に、前述のグリーンシートを金型等によって加工する。ここで枠体２ｂに開口部を形成する。また、基体２がノッチ等を有する場合、基体２となるグリーンシートの所定の箇所に、ノッチ等を同様に形成してもよい。また、この工程において、枠体２ｂとなるグリーンシートに金型またはレーザー等を用いて複数の穴６となる貫通孔を形成してもよい。
【００５３】
（３）次に、基体２の各絶縁層となるセラミックグリーンシートを積層して加圧する。このことにより各絶縁層となるグリーンシートを積層し、基体２（電子素子実装用基板１）となるセラミックグリーンシート積層体を作製する。なお、この時適宜切欠き部等となる部分を金型などで作製してもよい。
【００５４】
（４）次に、スクリーン印刷法等によって、セラミックグリーンシートまたセラミックグリーンシート積層体に電極パッド３、外部回路接続用電極、内部配線導体および内部貫通導体となる部分に、金属ペーストを塗布または充填する。なお、セラミックグリーンシートを積層する工程の前に金属ペーストを塗布または充填してもよい。この金属ペーストは、前述した金属材料から成る金属粉末に適当な溶剤およびバインダーを加えて混練することによって、適度な粘度に調整して作製される。なお、金属ペーストは、基体２との接合強度を高めるために、ガラスまたはセラミックスを含んでいても構わない。
【００５５】
また、基体２が樹脂から成る場合には、電極パッド３、外部回路接続用電極、内部配線導体および貫通導体は、スパッタ法、蒸着法等によって作製することができる。また、表面に金属膜を設けた後に、めっき法を用いて作製してもよい。
【００５６】
（５）次にグリーンシートの所定の位置に、金型、パンチング、またはレーザー等を用いて分割溝を設ける。なお、分割溝は、焼成後にスライシング装置により多数個取り配線
基板の厚みより小さく切り込むことによって形成することができるが、多数個取り配線基板用のセラミックグリーンシート積層体にカッター刃を押し当てたり、スライシング装置によりセラミックグリーンシート積層体の厚みより小さく切り込んだりすることによって形成してもよい。なお、この工程において複数の穴６を例えば金型等で押圧することで作製してもよい。また、この工程において複数の穴６を例えばレーザー等で開口させてもよい。
【００５７】
（６）次に、このセラミックグリーンシート積層体を約１５００℃〜１８００℃の温度で焼成して、基体２（電子素子実装用基板１）が複数配列された多数個取り配線基板を得る。なお、この工程によって、前述した金属ペーストは、基体２（電子素子実装用基板１）となるセラミックグリーンシートと同時に焼成され、電極パッド３、外部回路接続用電極、内部配線導体および貫通導体となる。
【００５８】
（７）次に、焼成して得られた多数個取り配線基板を複数の基体２（電子素子実装用基板１）に分断する。この分断においては、基体２（電子素子実装用基板１）の外縁となる箇所に沿って多数個取り配線基板に（５）の工程で分割溝を形成しておき、この分割溝に沿って破断させて分割する方法がある。また、（５）の工程を行わずスライシング法等により基体２（電子素子実装用基板１）の外縁となる箇所に沿って切断する方法もある。なお、上述した多数個取り配線基板を複数の基体２（電子素子実装用基板１）に分割する前もしくは分割した後に、それぞれ電解または無電解めっき法を用いて、電極パッド３、外部接続用パッドおよび露出した配線導体にめっきを被着させてもよい。
【００５９】
（８）次に、電子素子実装用基板１に電子素子１０を実装する。電子素子１０は電子素子接続部材１３で電子素子実装用基板１と電気的に接合させる。またこのとき、電子素子１０または電子素子実装用基板１に接着材等を設け、電子素子実装用基板１に固定しても構わない。
【００６０】
以上（１）〜（７）の工程のようにして電子素子実装用基板１を作製し、電子素子１０を実装することで、電子装置２１を作製することができる。なお、上記（１）〜（８）の工程順番は加工可能な順番であれば指定されない。また上記した工程以外でも例えば３Ｄプリンター等を用いることでも作製することが可能となる。
【００６１】
（第２の実施形態）
次に、本発明の第２の実施形態による電子素子実装用基板１について、図５を参照しつつ説明する。
【００６２】
本実施形態における電子素子実装用基板１において、第１の実施形態の電子素子実装用基板１と異なる点は、複数の穴６が枠体２ｂを貫通している点である。
【００６３】
図５に示す例では、電子素子実装用基板１の複数の穴６は断面視において枠部２ｂを貫通している。このような場合においても、複数の穴６を蓋体１２の実装の工程における位置合わせマークとして使用することは可能であり枠体２ｂの表面を研磨した場合であっても、枠体２ｂの表面の平坦度を向上させつつ蓋体１２の実装の位置精度を向上させることが可能となる。よって、本発明の効果を奏することが可能となる。また、複数の穴６が枠体２ｂを貫通していることで、複数の穴６の深さをより大きくすることが可能となる。よって、例えば複数の穴６ダスト等がトラップした場合においてもトラップしたダストが表面へ出づらくなる。これにより、蓋体１２を実装する工程においてトラップされたダスト等が表面へ露出し、蓋体１２を実装するための画像認識の誤作動を低減させることが可能となる。よって、蓋体１２の実装の位置精度を向上させることが可能となるとともに蓋体１２を実装する工程の工程歩留まりを向上させることが可能となる。
【００６４】
本実施形態の電子素子実装用基板１を作製する方法としては、第１の実施形態で複数の穴６を金型等で形成する工程においてその深さを深く形成することで作製することが可能となる。
【００６５】
（第３の実施形態）
次に、本発明の第３の実施形態による電子素子実装用基板１について、図６を参照しつつ説明する。
【００６６】
本実施形態における電子素子実装用基板１において、第１の実施形態の電子素子実装用基板１と異なる点は、複数の穴６の底面に金属層６ａを有している点である。
【００６７】
図６に示す例では、電子素子実装用基板１の複数の穴６は底面に金属層６ａを有している。これにより、複数の穴６の底面の色調と基板２ａで囲まれた凹部の底面の色調とを異ならせることが可能となる。よって、複数の穴６を画像機等で認識する場合において画像機の誤作動を低減させることが可能となる。よって、蓋体１２の実装の位置精度も向上させることが可能となり、本実施形態の効果をより向上させることが可能となる。
【００６８】
金属層６ａは上面視において穴６の底面の全面を覆っていてもよいし、穴６の底面の一部にのみ設けられていてもよい。どちらの場合にも本実施形態の効果を奏することが可能となる。また、金属層６ａが穴６の底面の全面を覆っていることで画像認識においてより認識の精度を向上させることが可能となる。また、平面透視において金属層６ａが穴６の底面よりも大きいことで枠体２ｂを作製する工程における工程誤差があった場合においても金属層６ａが穴６の底面に露出しないことを低減させることが可能となる。
【００６９】
電子素子実装用基板１が複数の穴６を有している時、金属層６ａはそのうちの一部にのみ設けられていてもよい。金属層６ａを有している穴の位置などで、電子素子実装用基板１の方向性を確認することができ、また電子素子実装用基板１の回転を検知することが可能となる。
【００７０】
金属層６ａは電子素子実装用基板１の内部配線等と電気的に導通していてもよいし、絶縁していてもよい。また、金属層６ａは電子素子実装用基板１の内部配線が複数の穴６により露出したものであってもよい。
【００７１】
金属層６ａは、基体２が電気絶縁性セラミックスから成る場合には、タングステン（Ｗ）、モリブデン（Ｍｏ）、マンガン（Ｍｎ）、パラジウム（Ｐｄ）、銀（Ａｇ）若しくは銅（Ｃｕ）またはこれらから選ばれる少なくとも１種以上の金属材料を含有する合金等が含まれる。また、金属層６ａは、基体２が樹脂から成る場合には、銅（Ｃｕ）、金（Ａｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、パラジウム（Ｐｄ）若しくはチタン（Ｔｉ）またはこれらから選ばれる少なくとも１種以上の金属材料を含有する合金等が含まれる。
【００７２】
金属層６ａの露出表面に、さらにめっき層を有していてもよい。この構成によれば、金属層６ａの露出表面を保護して酸化を低減することができる。めっき層は、例えば、厚さ０．５μｍ〜１０μｍのＮｉめっき層を被着させるか、またはこのＮｉめっき層および厚さ０．５μｍ〜３μｍの金（Ａｕ）めっき層を順次被着させてもよい。
【００７３】
本実施形態の電子素子実装用基板１を作製する方法としては、第１の実施形態と基本的には同じである。第１の実施形態の製造方法において複数の穴６の底面となる位置にスクリーン印刷等をもちいて金属ペーストを塗布することで本実施形態の電子素子実装用基板
１を作製することが可能となる。
【００７４】
（第４の実施形態）
次に、本発明の第４の実施形態による電子素子実装用基板１について、図７を参照しつつ説明する。
【００７５】
本実施形態における電子素子実装用基板１において、第１の実施形態の電子素子実装用基板１と異なる点は、複数の穴６に蓋体接合部材１４が入り込んでいる点である。
【００７６】
図７示す例では、電子装置２１は蓋体１２と重なる位置に複数の穴６を有しており、複数の穴６に蓋体１２と枠体２ｂとを接合する蓋体接合部材１４が入り込んでいる。このような場合においても本発明の効果を奏することが可能となる。また、複数の穴６に蓋体１２と枠体２ｂとを接合する蓋体接合部材１４が入り込んでいることで、蓋体１２と枠体２ｂとの接合面積を大きくすることが可能となる。よって、電子装置２１が小型化した場合においても蓋体１２と枠体２ｂとの接合強度を向上させることが可能となる。
【００７７】
また、電子装置２１は蓋体１２と重なる位置に複数の穴６を有している。これにより、蓋体接合部材１４を塗布する工程においてその塗布量に工程誤差が生じた場合または第２領域５の範囲内で蓋体接合部材１４の量にバラツキが生じたにおいても、蓋体接合部材１４が複数の穴に入り込むことでその誤差の量またはバラツキの量を吸収することが可能となる。よって、蓋体１２の実装における平衡度をより向上させることが可能となり、本発明の効果をより向上させることが可能となる。
【００７８】
（第５の実施形態）
次に、本発明の第５の実施形態による電子素子実装用基板１について、図８および図９を参照しつつ説明する。
【００７９】
本実施形態における電子素子実装用基板１において、第１の実施形態の電子素子実装用基板１と異なる点は、複数の穴６の形状が異なる点である。
【００８０】
図８に示す例では、電子素子実装用基板１の複数の穴６は平面視においてＬ字形状となっている。このような場合であっても、複数の穴６を有することで、これら複数の穴６を、蓋体１２を実装する工程における位置合わせマークとして使用することが可能となる。よって、電子素子実装用基板１の上面を研磨し平坦度を向上させつつ、蓋体１２の実装の位置精度を向上させることが可能となる。よって、電子装置２１の高機能化が可能となる。また、複数の穴６が平面視においてＬ字形状であることで、複数の穴６に直角となる角部を設けることが可能となる。また、Ｌ字形状の直線部分を画像認識し、その交点を角部として使用し位置合わせを行うことも可能である。これらの角部があることで、蓋体１２の角部とで位置合わせが可能となる。これにより、蓋体１２の回転も容易に検出ができるとともに画像認識も容易となる。よって、蓋体１２の実装における位置の精度を向上させることが可能になるとともに、蓋体１２を実装する工程の工程負荷を低減させることが可能となる。
【００８１】
図９に示す例では、電子素子実装用基板１の複数の穴６は平面視において十字形状となっている。このような場合であっても、複数の穴６を有することで、これら複数の穴６を、蓋体１２を実装する工程における位置合わせマークとして使用することが可能となる。よって、電子素子実装用基板１の上面を研磨し平坦度を向上させつつ、蓋体１２の実装の位置精度を向上させることが可能となる。よって、電子装置２１の高機能化が可能となる。また、複数の穴６が平面視において十字形状であることで、複数の穴６に直角となる角部を設けることが可能となる。また、十字形状の直線部分を画像認識し、その交点を角部として使用し位置合わせを行うことも可能である。よって上述したＬ字形状である場合と同様の効果も奏することが可能となる。さらに、複数の穴６が十字形状であることで、複数の穴６の中心部分を特定しやすくなる。これにより、蓋体１２を実装する工程の工程負荷を低減させることが可能となる。
【００８２】
なお、複数の穴６の形状は全て同一である必要はなく、上述した円形状、Ｌ字形状または十字形状のそれぞれを組み合わせてもうけていてもよい。複数の穴６の形状がそれぞれ異なる場合においてもこれら複数の穴６を、蓋体１２を実装する工程における位置合わせマークとして使用することが可能となる。よって、電子素子実装用基板１の上面を研磨し平坦度を向上させつつ、蓋体１２の実装の位置精度を向上させることが可能となる。
【００８３】
また、複数の穴６の形状が異なることでそれぞれ異なる用途または意味合いで位置合わせマークとして用いることができる。これにより、それぞれの工程における画像認識で判別しやすくなり、誤った位置合わせがされることを低減させることが可能となるとともに、工程負荷を低減させることが可能となる。
【００８４】
本実施形態の電子素子実装用基板１を作製する方法としては、第１の実施形態と基本的には同じである。第１の実施形態の製造方法において複数の穴６を形成する工程において、それぞれに適した金型などを用いて打ち抜くまたはレーザーで打ち抜くなどすることで本実施形態の電子素子実装用基板１を作製することが可能となる。
【００８５】
（第６の実施形態）
次に、本発明の第６の実施形態による電子素子実装用基板１について、図１０および図１１を参照しつつ説明する。
【００８６】
本実施形態における電子素子実装用基板１において、第１の実施形態の電子素子実装用基板１と異なる点は、複数の穴６の断面視における形状が異なる点である。
【００８７】
図１０に示す例では、電子素子実装用基板１の複数の穴６は断面視において基板２ａ側よりも枠体２ｂの上面側のほうが開口が広くなっている。このような構成であっても、これら複数の穴６を、蓋体１２を実装する工程における位置合わせマークとして使用することが可能となり、本発明の効果を奏することが可能となる。また、複数の穴６が断面視において基板２ａ側よりも枠体２ｂの上面側が広くなっていることで、電子素子実装用基板１の上面から光を投射した場合に影が発生し辛くなる。よって、複数の穴６を画像機等で認識する場合において画像機の誤作動を低減させることが可能となる。よって、蓋体１２の実装の位置精度も向上させることが可能となり、本実施形態の効果をより向上させることが可能となる。
【００８８】
図１０に示す例では複数の穴６は断面視において基板２ａ側よりも枠体２ｂの上面側へ開口は連続して広くなっているが、枠体２ｂが複数の絶縁層からなるとき、上側の絶縁層の開口が広くなっており、その下側の絶縁層の開口部が狭くなっていてもよい。（連続して変化していなくてもよい）このような場合においても、本発明の効果を奏することが可能となり、図１０に示す例と同様の効果を奏することが可能となる。
【００８９】
図１１に示す例では、電子素子実装用基板１の複数の穴６は断面視において基板２ａ側よりも枠体２ｂの上面側のほうが開口が狭くなっている。このような構成であっても、これら複数の穴６を、蓋体１２を実装する工程における位置合わせマークとして使用することが可能となり、本発明の効果を奏することが可能となる。また、複数の穴６は断面視において基板２ａ側よりも枠体２ｂの上面側のほうの開口が狭くなっていることで、例えば複数の穴６にダスト等がトラップした場合においてもトラップしたダストが表面へ出づら
くなる。これにより、蓋体１２を実装する工程においてトラップされたダスト等が表面へ露出し、蓋体１２を実装するための画像認識の誤作動を低減させることが可能となる。よって、蓋体１２の実装の位置精度を向上させることが可能となるとともに蓋体１２を実装する工程の工程歩留まりを向上させることが可能となる。また、電子装置２１を外部機器などに実装した後、使用時の振動などで複数の穴６にトラップされたダスト等が表面へ出づらくなるため、例えば電子装置２１が撮像装置である場合は画像ノイズの発生を低減させることが可能となる。
【００９０】
図１１に示す例では複数の穴６は断面視において基板２ａ側よりも枠体２ｂの上面側へ開口は連続して狭くなっているが、枠体２ｂが複数の絶縁層からなるとき、上側の絶縁層の開口が狭くなっており、その下側の絶縁層の開口部が広くなっていてもよい。このような場合においても、本発明の効果を奏することが可能となり、図１１に示す例と同様の効果を奏することが可能となる。また、このような構造であることで、複数の穴６にダスト等がトラップした場合においても、絶縁層の段差部でそのダスト等を引っ掛けることが可能となる。よって、トラップしたダストが表面へより出づらくなる。これにより、蓋体１２を実装する工程においてトラップされたダスト等が表面へ露出し、蓋体１２を実装するための画像認識の誤作動をより低減させることが可能となる。
【００９１】
また、図１１に示す例のように複数の穴６は断面視において基板２ａ側よりも枠体２ｂの上面側へ開口は連続して狭くなっていることで、画像認識を行う工程において穴６の開口の縁を検出し位置合わせに使用することができる。よって、画像機の光源が十分でない場合においても、画像認識がしやすくなり、工程負荷を低減させることが可能となる。
【００９２】
本実施形態の電子素子実装用基板１を作製する方法としては、第１の実施形態と基本的には同じである。第１の実施形態の製造方法において複数の穴６を形成する工程において、絶縁層毎に開口径を異ならせた金型などで打ち抜くことで作製することが可能となる。または、それぞれの形状となるようにレーザーで削る、３Ｄプリンターを用いて作製することで本実施形態の電子素子実装用基板１を作製することが可能となる。
【００９３】
（第７の実施形態）
次に、本発明の第７の実施形態による電子素子実装用基板１について、図１２を参照しつつ説明する。ここで、中心点Ｐは複数の穴６の中心を指している。また、２つの穴６の中心点Ｐ同士を結んだ第１仮想直線αを２点鎖線で示している。また、第１仮想線αの中心と垂直に交わる第２仮想線βを２点鎖線で示している。
【００９４】
本実施形態における電子素子実装用基板１において、第１の実施形態の電子素子実装用基板１と異なる点は、複数の穴６の位置が異なる点である。
【００９５】
図１２に示す例では、 電子素子実装用基板１の枠体２ｂの内壁は、平面視において矩
形状であり、複数の穴６は、平面視において枠体２ｂの内壁の角部を挟んで位置している。このような構成であっても、これら複数の穴６を、蓋体１２を実装する工程における位置合わせマークとして使用することが可能となり、本発明の効果を奏することが可能となる。また、複数の穴６が平面視において枠体２ｂの内壁の角部を挟んでいることで、蓋体１２の位置合わせを容易とすることが可能となる。例えば、複数の穴６の中点同士を結んだ仮想線上に蓋体１２を位置合わせるなど、画像認識での位置合わせを容易とすることが可能となる。
【００９６】
また、複数の穴６が平面視において枠体２ｂの内壁の角部を挟んで位置しているということは、言い換えると、複数の穴６は平面視で枠体２ｂの角部の延長線上に位置していないといえる。近年、電子素子実装用基板は薄型化しており、枠体にクラックなどが入る場
合が有。このとき、枠体２の内壁の角部を起点としてクラックが発生する場合が有る。このクラックが複数の穴に到達すると、蓋体を実装する工程の圧力などで枠体の内壁から複数の穴にかけてのエリアで割れが発生してしまう懸念が考えられる。これに対し、本実施形態であることで複数の穴６は平面視で枠体２ｂの角部の延長線上に位置していないといえるため、枠体２ｂの内壁の角部を起点としてクラックが発生した場合においても、そのクラックが複数の貫通孔６に到達することを低減させることが可能となる。よって、蓋体１２を実装する工程の圧力などで枠体２ｂの内壁から複数の穴６にかけてのエリアで割れが発生してしまうことを低減させることが可能となり、蓋体１２を実装する工程の工程負荷を低減し、工程歩留まりを向上させることが可能となる。
【００９７】
図１２に示す例では、 複数の穴６は、平面視において円形状であり、平面視において
、枠体２ｂの内壁の角部を挟んだ２つの穴６の中心Ｐ同士を結んだ第１仮想直線αの中心と垂直に交わる第２仮想直線βは、枠体２ｂの内壁の角部と交わっている。このような構成であっても、これら複数の穴６を、蓋体１２を実装する工程における位置合わせマークとして使用することが可能となり、本発明の効果を奏することが可能となる。また、第２仮想直線β上に蓋体１２の角部が来るように位置合わせを行うことで、枠体２ｂの内壁と蓋体１２との位置合わせが容易となる。よって、蓋体１２を実装する工程の工程負荷を低減し、工程歩留まりを向上させることが可能となる。
【００９８】
また、このような構成であることで２つの穴６と枠体２ｂの内壁の角部との距離は等間隔とすることが可能となる。よって、枠体２ｂの内壁の角部を起点にクラックが発生したとしても、そのクラックが複数の貫通孔６に到達することを低減させることが可能となる。さらに、蓋体１２を実装する工程の圧力を枠体２ｂの角部近傍で偏りなくすることが可能となりクラックがどちらか一方の穴６に進行することを低減させることが可能となる。よって、蓋体１２を実装する工程の圧力などで枠体２ｂの内壁から複数の穴６にかけてのエリアで割れが発生してしまうことを低減させることが可能となり、蓋体１２を実装する工程の工程負荷を低減し、工程歩留まりを向上させることが可能となる。
【００９９】
（第８の実施形態）
次に、本発明の第８の実施形態による電子素子実装用基板１について、図１３を参照しつつ説明する。ここで、中心点Ｐは複数の穴６の中心を指している。また、２つの穴６の中心点Ｐ同士を結んだ第１仮想直線αを２点鎖線で示している。また、第１仮想線αの中心と垂直に交わる第２仮想線βを２点鎖線で示している。
【０１００】
本実施形態における電子素子実装用基板１において、第７の実施形態の電子素子実装用基板１と異なる点は、第１実装領域４上にアライメントマーク７を有している点である。
【０１０１】
図１３に示す例では、基板２ａは第１実装領域４にアライメントマーク７を有しており、複数の穴６は、平面視において円形状であり、平面視において、枠体２ｂの内壁の角部を挟んだ２つの穴６の中心Ｐ同士を結んだ第１仮想直線αの中心と垂直に交わる第２仮想直線βは、枠体２ｂの内壁の角部およびアライメントマーク７の角部（中心）と交わっている。ここで、アライメントマーク７とは第１実装領域４に設けられており、電子素子１０を搭載する際に用いられる位置合わせマークである。このような構成であっても、これら複数の穴６を、蓋体１２を実装する工程における位置合わせマークとして使用することが可能となり、本発明の効果を奏することが可能となる。
【０１０２】
また、このような構成であることで電子素子１０と枠体２ｂの内壁との位置合わせ、枠体２ｂの内壁と蓋体１２との位置合わせ、および電子素子１０と蓋体１２との位置合わせが可能となる。よって、電子素子１０がＣＣＤまたはＣＭＯＳなどの撮像素子であるとき、電子素子１０と蓋体１２との位置合わせを高精度とすることができ、光軸ずれなどが発生することを低減させることが可能となる。よって、電子装置２１の機能をより向上させることが可能となる。
【０１０３】
図１３に示す例では２つの穴６は円形状であるが、２つの穴６の形状は上述したＬ字形状または十字形状などの他の形状であってもよい。２つの穴６が円形状でない場合は、中点Ｐは例えば対角線の交わる場所、各辺の中点を通る仮想線の交わる場所など適宜定めることが可能となる。
【０１０４】
（第９の実施形態）
次に、本発明の第９の実施形態による電子素子実装用基板１について、図１４を参照しつつ説明する。ここで、中心点Ｐは複数の穴６の中心を指している。また、２つの穴６の中心点Ｐ同士を結んだ第１仮想直線αを２点鎖線で示している。また、第１仮想線αの中心と垂直に交わる第２仮想線βを２点鎖線で示している。
【０１０５】
本実施形態における電子素子実装用基板１において、第７の実施形態の電子素子実装用基板１と異なる点は、複数の穴６の位置が異なる点である。
【０１０６】
図１４に示す例では、複数の穴６は、平面視において円形状であり、平面視において、枠体２ｂの内壁の角部を挟んだ２つの穴６の中心Ｐ同士を結んだ第１仮想直線αの中心と垂直に交わる第２仮想直線βは、枠体２ｂの外縁の角部からずれている。このような構成であっても、複数の穴６を有することで、これら複数の穴６を、蓋体１２を実装する工程における位置合わせマークとして使用することが可能となる。よって、電子素子実装用基板１の上面を研磨し平坦度を向上させつつ、蓋体１２の実装の位置精度も向上させることが可能となる。よって、電子装置２１の高機能化が可能となる。また、このような構造であることで、例えば蓋体１２と基体２とが相似の関係になかった場合においても、複数の穴６で蓋体１２の位置合わせを行うことが可能となる。
【０１０７】
なお、本発明は上述の実施形態の例に限定されるものではなく、数値などの種々の変形は可能である。また、例えば、各図に示す例では、電極パッド３の形状は上面視において矩形状であるが、円形状やその他の多角形状であってもかまわない。また、本実施形態における電極パッド３の配置、数、形状および電子素子の実装方法などは指定されない。なお、本実施形態における特徴部の種々の組み合わせは上述の実施形態の例に限定されるものでない。また、各実施形態同士の組み合わせも可能である。
【符号の説明】
【０１０８】
１・・・・電子素子実装用基板
２・・・・基体
２ａ・・・基板
２ｂ・・・枠体
３・・・・電極パッド
４・・・・第１実装領域
５・・・・第２実装領域
６・・・・穴
６ａ・・・金属層
７・・・・アライメントマーク
１０・・・電子素子
１２・・・蓋体
１３・・・電子素子接続部材
１４・・・蓋体接続部材
１６・・・接合材
２１・・・電子装置
３１・・・電子モジュール
３２・・・筐体
α・・・・第１仮想線
β・・・・第２仮想線
Ｐ・・・・中心点（中心）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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