(57)【要約】【課題】データ欠損等への不具合対応性能を向上して収録データの安全性を向上する。【解決手段】センサ出力をデジタル変換した収録データを出力する装置（１００）において、収録データを予め定めたデータ容量のデータセットが連続して出力されるように制御し、かつデータセットの各々が収録データの一部を示す非圧縮データと、非圧縮データを用いて収録データの一部以外の収録データを圧縮した圧縮データとを含むように制御する制御部（３１）を備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
センサ出力をデジタル変換した収録データを出力するデータ収録装置において、
前記収録データを予め定めたデータ容量のデータセットが連続して出力されるように制御し、かつ前記データセットの各々が前記収録データの一部を示す非圧縮データと、前記非圧縮データを用いて前記収録データの一部以外の収録データを圧縮した圧縮データとを含むように制御する制御部
を備えるデータ収録装置。
【請求項２】
センサから出力されるセンサ信号を増幅するアンプ、及び前記アンプによって増幅された前記センサ信号をデジタル値に変換するアナログ・デジタル変換器を集積した第１の集積回路が形成された第１の半導体チップと、
前記デジタル値の出力を制御するロジック回路を集積した第２の集積回路が形成された第２の半導体チップと、
を含み、
前記制御部は、前記収録データであるデータセットの各々が連続して出力されるように制御し、かつ前記データセットの各々が前記非圧縮データと前記圧縮データとを含むように制御する
請求項１に記載のデータ収録装置。
【請求項３】
前記収録データを記憶する記憶部をさらに備え、
前記制御部は、前記記憶部に、前記収録データとして含まれる前記データセットの各々が記憶されるように制御する
請求項１又は請求項２に記載のデータ収録装置。
【請求項４】
前記記憶部は、不揮発性メモリである
請求項３に記載のデータ収録装置。
【請求項５】
前記収録データを外部装置へ通信する通信部をさらに備え、
前記制御部は、前記通信部から、前記収録データとして含まれる前記データセットの各々が前記外部装置へ通信されるように制御する
請求項１に記載のデータ収録装置。
【請求項６】
前記データセットに含まれる前記非圧縮データは、前記データセットの先頭位置である
請求項１から請求項５の何れか１項に記載のデータ収録装置。
【請求項７】
センサ出力をデジタル変換した収録データを出力するデータ収録方法であって、
前記収録データを予め定めたデータ容量のデータセットが連続して出力されるように制御し、かつ前記データセットの各々が前記収録データの一部を示す非圧縮データと、前記非圧縮データを用いて前記収録データの一部以外の収録データを圧縮した圧縮データとを含むように制御する
データ収録方法。
【請求項８】
コンピュータが、センサ出力をデジタル変換した収録データを出力するためのデータ収録プログラムであって、
前記収録データを予め定めたデータ容量のデータセットが連続して出力されるように制御し、かつ前記データセットの各々が前記収録データの一部を示す非圧縮データと、前記非圧縮データを用いて前記収録データの一部以外の収録データを圧縮した圧縮データとを含むように制御する
データ収録プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ収録装置、データ収録方法、及びデータ収録プログラムに関する。
【背景技術】
【０００２】
特許文献１には、画像データの送信において、画面めくり速度、通信速度、及び受け側の画像処理速度に基づき決定した非圧縮及び圧縮データの混合割合による画像データを送信することで、データ破損等の不具合に対処する技術が開示されている。
【０００３】
また、特許文献２には、符号化による圧縮データが圧縮しない元データよりもサイズが大きい場合に、非圧縮とすることで、効率的にデータを圧縮する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１５−２２１１４２号公報
【特許文献２】特開２００８−３１０６３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１では、送信した画像データの一部が失われても、非圧縮画像データがある頻度で送られるため、画像データの復元が可能になる。しかしながら、データ損失は、画像表示端末側での処理の遅れに関わる損失に対応するために、データ混合割合を最適化しているので、送信回線等において送信時にデータ損失が発生した場合には対応することが困難である。また、特許文献２では、差分と更に可変長符号化による圧縮を行っており、非圧縮とするのは、圧縮効率の著しい低下を招く場合である。従って、送信時にデータ損失が発生した場合には対応することが困難である。このため、データを蓄積したり、送信したりする際にデータ損失が生じた場合、そのデータ損失による影響を最小限に抑制する不具合対応性能を向上するのには改善の余地がある。
【０００６】
本開示は、上記事実に鑑みてなされたものであり、データ損失による影響を抑制する不具合対応性能を向上して収録データの安全性を向上することを目的とする。
【課題を解決するための手段】
【０００７】
本開示の第１態様は、センサ出力をデジタル変換した収録データを出力するデータ収録装置において、前記収録データを予め定めたデータ容量のデータセットが連続して出力されるように制御し、かつ前記データセットの各々が前記収録データの一部を示す非圧縮データと、前記非圧縮データを用いて前記収録データの一部以外の収録データを圧縮した圧縮データとを含むように制御する制御部を備えるデータ収録装置である。
【０００８】
本開示の第２態様は、第１態様のデータ収録装置において、センサから出力されるセンサ信号を増幅するアンプ、及び前記アンプによって増幅された前記センサ信号をデジタル値に変換するアナログ・デジタル変換器を集積した第１の集積回路が形成された第１の半導体チップと、前記デジタル値の出力を制御するロジック回路を集積した第２の集積回路が形成された第２の半導体チップと、を含み、前記制御部は、前記収録データであるデータセットの各々が連続して出力されるように制御し、かつ前記データセットの各々が前記非圧縮データと前記圧縮データとを含むように制御する。
【０００９】
本開示の第３態様は、第１態様又は第２態様のデータ収録装置において、前記収録データを記憶する記憶部をさらに備え、前記制御部は、前記記憶部に、前記収録データとして含まれる前記データセットの各々が記憶されるように制御する。
【００１０】
本開示の第４態様は、第３態様のデータ収録装置において、前記記憶部は、不揮発性メモリである。
【００１１】
本開示の第５態様は、第１態様のデータ収録装置において、前記収録データを外部装置へ通信する通信部をさらに備え、前記制御部は、前記通信部から、前記収録データとして含まれる前記データセットの各々が前記外部装置へ通信されるように制御する。
【００１２】
本開示の第６態様は、第１態様から第５態様の何れか１態様のデータ収録装置において、前記データセットに含まれる前記非圧縮データは、前記データセットの先頭位置である。
【００１３】
本開示の第７態様は、センサ出力をデジタル変換した収録データを出力するデータ収録方法であって、前記収録データを予め定めたデータ容量のデータセットが連続して出力されるように制御し、かつ前記データセットの各々が前記収録データの一部を示す非圧縮データと、前記非圧縮データを用いて前記収録データの一部以外の収録データを圧縮した圧縮データとを含むように制御するデータ収録方法である。
【００１４】
本開示の第８態様は、コンピュータが、センサ出力をデジタル変換した収録データを出力するためのデータ収録プログラムであって、前記収録データを予め定めたデータ容量のデータセットが連続して出力されるように制御し、かつ前記データセットの各々が前記収録データの一部を示す非圧縮データと、前記非圧縮データを用いて前記収録データの一部以外の収録データを圧縮した圧縮データとを含むように制御するデータ収録プログラムである。
【発明の効果】
【００１５】
本発明によれば、データ損失による影響を抑制する不具合対応性能を向上して収録データの安全性を向上することが可能となる。
【図面の簡単な説明】
【００１６】
【図１】第１実施形態に係るデータ収録装置の回路構成の一例を示す回路ブロック図である。
【図２】第１実施形態に係るデータ収録装置の構成を示す斜視図である
【図３】第１実施形態に係るロジック回路を主としたデータ収録装置の機能構成の一例を示す回路ブロック図である。
【図４】第１実施形態に係るメモリの構成の一例を示すブロック図である。
【図５】第１実施形態に係る非圧縮データ及び圧縮データの具体的な構成の一例を示すブロック図である。
【図６】第１実施形態に係るセンサにより検出されたデータをメモリに蓄積する処理の流れの一例を示すフローチャートである。
【図７】第１実施形態に係るセンサにより検出されたデータがメモリに蓄積されるまでの過程を示す概念図である。
【図８】第１変形例に係る記録制御ロジック回路でデータをメモリに蓄積する処理の流れの一例を示すフローチャートである。
【図９】第２変形例に係る非圧縮データ及び圧縮データの具体的な構成の一例を示すブロック図である。
【図１０】第２変形例に係る非圧縮データ及び圧縮データの具体的なデータ内容の一例を示すブロック図である。
【図１１】第２変形例に係る記録制御ロジック回路でデータをメモリに蓄積する処理の流れの一例を示すフローチャートである。
【図１２】第２実施形態に係る通信制御ロジック回路を主としたデータ収録装置の機能構成の一例を示す回路ブロック図である。
【図１３】第２の実施形態に係る外部装置に送信する送信データのデータ構成の一例を示すブロック図である。
【図１４】第２の実施形態に係る通信制御ロジック回路において、センサにより検出されたデータを送信する処理の流れの一例を示すフローチャートである。
【図１５】第３変形例に係るデータ送信処理の流れの一例を示すフローチャートである。
【図１６】第４変形例に係るデータ送信処理の流れの一例を示すフローチャートである。
【発明を実施するための形態】
【００１７】
以下、本開示の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与し、重複する説明は適宜省略する。
【００１８】
［第１実施形態］
図１は、本開示の第１実施形態に係るデータ収録装置１００の回路構成の一例を示す回路ブロック図である。図２は、データ収録装置１００の構成を示す斜視図である。なお、図１において、データ収録装置１００に接続される複数のセンサ１２がデータ収録装置１００と共に示されている。
【００１９】
データ収録装置１００は、配線基板１に搭載されたＡＦＥ（Analog Front End）１０、ロジック回路３００、ＲＦ（Radio Frequency）通信モジュール４１、ＵＡＲＴ（Universal Asynchronous Receiver Transmitter）４２、ＣＰＵ（Central Processing Unit）５０及びメモリ６０を含んで構成されている。
【００２０】
データ収録装置１００は、センサ１２から出力されるセンサ信号をデジタル値に変換してメモリ６０に記録し、外部装置（例えば、データ収録装置１００に通信可能に接続されたパーソナルコンピュータ）からの要求に応じてメモリ６０に記録したセンサ信号値を外部装置に送信する機能を主な機能として有する。データ収録装置１００に接続されるセンサ１２として、圧力センサ、加速度センサ、変位センサ、電圧センサ、温度センサ、歪みセンサ等のあらゆるセンサを想定することができる。
【００２１】
ＡＦＥ１０は、計装アンプ２１、ローパスフィルタ２２、マルチプレクサ２３、アナログ・デジタル変換器（以下、ＡＤ変換器と称する）２４を単一の半導体チップに集積した集積回路である。ＡＦＥ１０は、一例として、１６個のセンサ信号の入力チャンネルを有し、１６個のセンサ１２を接続することが可能である。複数のセンサ１２の各々から出力されたセンサ信号は、配線基板１に設けられた入力端子９０及びＡＦＥ１０を構成する半導体チップに設けられたセンサ信号入力用のポート９１を介してＡＦＥ１０に供給される。
【００２２】
計装アンプ２１、ローパスフィルタ２２は、それぞれ、１６個のセンサ１２の各々に対応して設けられている。計装アンプ２１の各々は、対応するセンサ１２から出力されるセンサ信号を増幅する。ローパスフィルタ２２は、計装アンプ２１によって増幅された対応するセンサ信号から高周波成分（ノイズ）を除去する。なお、センサ信号から高周波成分が問題とならない場合には、ローパスフィルタ２２を省略してもよい。
【００２３】
マルチプレクサ２３及びＡＤ変換器２４は、４つの入力チャンネル毎に１つずつ設けられている。マルチプレクサ２３の各々は、対応する４つのローパスフィルタ２２から出力されるセンサ信号を順次選択し、選択したセンサ信号をＡＤ変換器２４に供給する。
【００２４】
ＡＤ変換器２４は、マルチプレクサ２３から順次供給されるアナログ信号であるセンサ信号をデジタル値に変換する。ＡＤ変換器２４によってデジタル値に変換されたセンサ信号値は、後述する記録制御ロジック回路３０に供給される。なお、ＡＤ変換器２４を複数の入力チャンネルで共有するのではなく、入力チャンネル毎にＡＤ変換器２４を設け、ローパスフィルタ２２からそれぞれ出力されるセンサ信号を、対応するＡＤ変換器２４で直接受ける構成としてもよい。この場合、マルチプレクサ２３は不要となる。
【００２５】
ロジック回路３００は、記録制御ロジック回路３０及び通信制御ロジック回路４０を、ＡＥＦ１０とは別体の単一の半導体チップに集積した集積回路である。ロジック回路３００は、ＣＰＬＤ（Complex Programmable Logic Device）またはＦＰＧＡ（Field Programmable Gate Array）等のプログラマブルロジックデバイスであり、記録制御ロジック回路３０及び通信制御ロジック回路４０のロジック構成が外部からの指定によりプログラム可能である。従って、記録制御ロジック回路３０及び通信制御ロジック回路４０のロジック構成をプログラミングによって事後的に変更することが可能である。
【００２６】
記録制御ロジック回路３０は、ＣＰＵ５０から供給される指令に基づいて各種の動作を行う。記録制御ロジック回路３０は、ＣＰＵ５０からデータ収録を行うべき指令が発せられた場合には、マルチプレクサ２３及びＡＤ変換器２４に制御信号を供給することによってこれらを稼働させ、ＡＤ変換器２４から順次供給されるセンサ信号値をメモリ６０に記録する処理を行う。一方、記録制御ロジック回路３０は、ＣＰＵ５０からデータ読み出しを行うべき指令が発せられた場合には、メモリ６０に記録されたセンサ信号値を読み出し、通信制御ロジック回路４０及びＲＦ通信モジュール４１またはＵＡＲＴ４２を介して読み出したセンサ信号値を外部装置に送信する。
【００２７】
また、記録制御ロジック回路３０は、ＣＰＵ５０から外部装置に向けてデータ送信を行うべき指令が発せられた場合には、ＡＤ変換器２４から順次供給されるセンサ信号値、あるいは、センサ信号値に付加情報を加えたデータを、メモリ６０を介することなく通信制御ロジック回路４０を介して外部装置に送信する。記録制御ロジック回路３０は、ＣＰＵ５０からの指令に基づいて、ＡＤ変換器２４から供給されるデジタル値の、メモリ６０に対する記録制御と、外部装置に対する送信制御を並行して行うことが可能である。また、記録制御ロジック回路３０は、メモリ６０に対するデータの記録と、外部装置に対するデータの送信について、優先度を設定することが可能である。例えば、メモリ６０に対するデータの記録について設定された優先度が、外部装置に対するデータの送信について設定された優先度よりも低い場合、ＡＤ変換器２４から供給されるデジタル値を間引いてメモリ６０に記録してもよい。
【００２８】
通信制御ロジック回路４０は、外部装置との間の通信を制御する回路ブロックである。通信制御ロジック回路４０は、例えば、記録制御ロジック回路３０から供給される、メモリ６０から読み出されたセンサ信号値、あるいは、ＡＤ変換器２４から直接供給されるセンサ信号値若しくはこれに付加情報を加えたデータを、所定の通信プロトコルに従ってＲＦ通信モジュール４１またはＵＡＲＴ４２を介して外部装置に送信する。通信制御ロジック回路４０は、ＣＰＵ５０からの指令に基づいて、ＲＦ通信モジュール４１及びＵＡＲＴ４２のいずれか一方または双方を介してセンサ信号値またはこれに付加情報を加えたデータを外部装置に送信する。また、通信制御ロジック回路４０は、外部装置からＲＦ通信モジュール４１またはＵＡＲＴ４２を介して供給される指令及び情報をＣＰＵ５０に供給する。
【００２９】
メモリ６０は、センサ１２から出力され、デジタル値に変換されたセンサ信号値を記録するための記録媒体である。メモリ６０は、データの書き込み、消去及び書き換えが可能な不揮発性の記録媒体である。メモリ６０は、例えば、ＮＡＮＤ型フラッシュメモリであってもよい。メモリ６０は、ＡＦＥ１０を構成する半導体チップ及びロジック回路３００を構成する半導体チップとは別体の半導体チップとして構成され、ロジック回路３００のデータ入出力用のポート９３を介して記録制御ロジック回路３０に接続されている。
【００３０】
ＲＦ通信モジュール４１は、通信制御ロジック回路４０による制御の下で外部装置と無線通信を行うための通信モジュールである。ＲＦ通信モジュール４１は、ＡＦＥ１０を構成する半導体チップ及びロジック回路３００を構成する半導体チップとは別体のパッケージ部品として構成され得る。ＲＦ通信モジュール４１は、ロジック回路３００の通信用のポート９５を介して通信制御ロジック回路４０と接続されている。
【００３１】
ＵＡＲＴ４２は、通信制御ロジック回路４０による制御の下で外部装置と有線通信を行うための通信モジュールである。ＵＡＲＴ４２は、シリアル転送方式のデータとパラレル転送方式のデータを相互に変換する機能を有する。ＵＡＲＴ４２は、ＡＦＥ１０を構成する半導体チップ及びロジック回路３００を構成する半導体チップとは別体のパッケージ部品として構成され得る。ＵＡＲＴ４２は、ロジック回路３００の通信用のポート９６を介して通信制御ロジック回路４０と接続されている。なお、本実施形態では、外部装置との通信を行うための通信モジュールとして、ＲＦ通信モジュール４１及びＵＡＲＴ４２の双方を備える構成を例示しているが、ＲＦ通信モジュール４１及びＵＡＲＴ４２の一方のみを備える構成としてもよい。また、ＲＦ通信モジュール４１及びＵＡＲＴ４２に相当する機能が、データ収録装置１００と連携する外部機器において提供される場合には、これらをデータ収録装置１００から削減することができる。
【００３２】
ＣＰＵ５０は、データ収録装置１００の動作を統括的に制御する中央演算処理装置である。ＣＰＵ５０は、記録制御ロジック回路３０に対して指令を送ることにより、データ収録及びデータ読み出しを制御する。また、ＣＰＵ５０は、通信制御ロジック回路４０に指令を送ることにより、外部装置との間の通信を制御する。ＣＰＵ５０は、ＡＦＥ１０を構成する半導体チップ、ロジック回路３００を構成する半導体チップ及びメモリ６０を構成する半導体チップとは別体の半導体チップとして構成されている。ＣＰＵ５０は、ロジック回路３００の通信用のポート９７を介して通信制御ロジック回路４０と接続され、ロジック回路３００の通信用のポート９８を介して記録制御ロジック回路３０と接続されている。
【００３３】
データ収録装置１００は、通信用のポート９２に接続される外部機器（例えば、他のデータ収録装置）との間で、保持しているデータを一致させる同期処理を行うことが可能である。
【００３４】
また、データ収録装置１００は、トリガ信号Ｓｔを外部から供給することによってデータ収録の開始及び停止のタイミングを外部から制御することが可能である。ロジック回路３００は、外部装置から供給されるトリガ信号Ｓｔの入力を受け付けるトリガ信号入力用のポート９４を有する。ポート９４を介してロジック回路３００に入力されたトリガ信号Ｓｔは、記録制御ロジック回路３０によって受信される。記録制御ロジック回路３０は、受信したトリガ信号Ｓｔに応じてセンサ信号値の収録を開始または停止させる。
【００３５】
トリガ信号Ｓｔには、付加情報を含めることができ、この付加情報をセンサ信号値とともにメモリ６０に記録することができる。付加情報としては、例えば、時刻情報、センサ１２によってセンシングされる対象物（以下、センシング対象物という）の温度、湿度、気圧などの環境情報、センシング対象物の状態に関する情報などが挙げられる。例えば、センシング対象物が所定の移動経路上を移動する移動体である場合、移動経路上におけるセンシング対象物の位置を示す位置情報を、付加情報としてトリガ信号に含めることが可能である。付加情報は、トリガ信号と統合されたデジタル信号であってもよく、例えば、光信号または無線信号の形態でデータ収録装置１００に供給され得る。
【００３６】
記録制御ロジック回路３０は、付加情報を含むトリガ信号Ｓｔに応じてセンサ信号値をメモリ６０に記録する場合に、ＡＤ変換器２４から順次供給されるセンサ信号値の各々に、対応する付加情報を付加してメモリ６０に記録する。このように、メモリ６０に記録するセンサ信号値の各々に付加情報を含めることで、センサ１２から逐次出力されるセンサ信号の取得時点における付加的な情報をセンサ信号値とともに収録することが可能となる。
【００３７】
なお、所定期間内にＡＤ変換器２４から供給される複数のセンサ信号値に共通の１つの付加情報を付加したものを１つのデータセットとしてメモリ６０に記録してもよい。この態様によれば、センサ信号値の各々に付加情報を含める場合と比較して、メモリ６０に記録するデータ量を削減することができる。また、記録制御ロジック回路３０は、ＡＤ変換器２４から順次供給されるセンサ信号値を、メモリ６０を介することなく通信制御ロジック回路４０を介して外部装置に送信する場合、トリガ信号Ｓｔに付加された付加情報を、センサ信号値に加えて外部装置に送信することも可能である。
【００３８】
また、記録制御ロジック回路３０は、ＡＤ変換器２４から供給されるセンサ信号値のメモリ６０への記録の継続、中断及び終了を示すステータス情報（制御情報）を、当該センサ信号値とともにメモリ６０に記録する。センサ信号値のメモリ６０への記録の継続、中断及び終了に関する指令は、ＣＰＵ５０から記録制御ロジック回路３０に供給される。
【００３９】
記録制御ロジック回路３０は、ＣＰＵ５０からデータ収録を継続すべき指令が発せられている間、ＡＤ変換器２４から供給されるセンサ信号値に、データ収録の「継続中」を示すステータス情報を付加して、当該センサ信号値をメモリ６０に記録する。記録制御ロジック回路３０は、ＣＰＵ５０からデータ収録を中断すべき指令が発せられた場合、ＡＤ変換器２４から供給されるセンサ信号値に、データ収録の「中断」を示すステータス情報を付加して、当該センサ信号値をメモリ６０に記録した後、データ収録を中断させる。すなわち、データ収録を中断する直前にメモリ６０に記録するセンサ信号値に対してデータ収録の「中断」を示すステータス情報が付加される。記録制御ロジック回路３０は、ＣＰＵ５０からデータ収録を終了すべき指令が発せられた場合、ＡＤ変換器２４から供給されるセンサ信号値に、データ収録の「終了」を示すステータス情報を付加して、当該センサ信号値をメモリ６０に記録した後、データ収録を終了させる。すなわち、データ収録を終了する直前にメモリ６０に記録するセンサ信号値に対してデータ収録の「終了」を示すステータス情報が付加される。
【００４０】
このようにメモリ６０に記録するセンサ信号値の各々にステータス情報を含めることで、データの収録経緯をセンサ信号値とともに収録することが可能となる。記録制御ロジック回路３０は、上記の付加情報を含むトリガ信号Ｓｔに応じてセンサ信号値をメモリ６０に記録する場合、１つまたは複数のセンサ信号値、付加情報、及びステータス情報を含むデータセットをメモリ６０に記録する。この場合、ＣＰＵ５０は、トリガ信号Ｓｔを出力する外部装置と連携することで、データ収録の継続、中断及び終了を判断する。
【００４１】
また、記録制御ロジック回路３０は、ＣＰＵ５０からの指令に基づいて、ＡＤ変換器２４の各々から逐次供給される複数のセンサ信号値のメモリ６０への記録順序を制御する。すなわち、記録制御ロジック回路３０は、ＡＤ変換器２４の各々から供給される順序とは異なる順序で、複数のセンサ信号値をメモリ６０に記録することが可能である。
【００４２】
データ収録装置１００の構成部品のうち、ＡＦＥ１０、ロジック回路３００、ＣＰＵ５０及びメモリ６０は、それぞれ、別々の半導体チップで構成され、モールド樹脂で覆われていないチップ状態で配線基板１に搭載されている。ＡＦＥ１０、ロジック回路３００、ＣＰＵ５０及びメモリ６０は、それぞれ、機械的ストレス及び熱的ストレスからこれらを保護するための樹脂等からなる保護膜で覆われていてもよい。ＲＦ通信モジュール４１及びＵＡＲＴ４２は、ＡＦＥ１０、ロジック回路３００、ＣＰＵ５０及びメモリ６０を構成する各半導体チップとは別体のパッケージ部品として構成されている。なお、ＲＦ通信モジュール４１及びＵＡＲＴ４２は、モールド樹脂で覆われていないチップ状態であってもよい。
【００４３】
図２に示すように、ロジック回路３００、ＲＦ通信モジュール４１及びＵＡＲＴ４２は、それぞれ、配線基板１の上面Ｓ１に搭載されている。ＡＦＥ１０、メモリ６０及びＣＰＵ５０は、それぞれ、配線基板１の内層に設けられている。配線基板１は、多層構造を有しており、ＡＦＥ１０、メモリ６０及びＣＰＵ５０は、配線基板１の内部において積層された状態で搭載されている。ＡＦＥ１０は、配線基板１が備える複数の内層のうち、配線基板１の下面Ｓ２に隣接する最下層に搭載されている。メモリ６０は、ＡＦＥ１０が搭載された層の１つ上の層に搭載されている。ＣＰＵ５０は、メモリ６０が搭載された層の１つ上の層に搭載されている。配線基板１に搭載された各構成部品は、配線基板１の上面Ｓ１及び下面Ｓ２に設けられた配線、配線基板１の内層に設けられた配線及びビア（いずれも図示せず）を介して、他の構成部品と電気的に接続されている。配線基板１の下面Ｓ２には、センサ１２から出力されるセンサ信号が入力される入力端子９０が設けられている。入力端子９０は、配線基板１の下面Ｓ２に設けられた配線（図示せず）及び配線基板１の内部に設けられたビア（図示せず）を介してＡＦＥ１０のポート９１に接続されている。
【００４４】
以上のように、データ収録装置１００において、ＡＦＥ１０、メモリ６０、ＣＰＵ５０及びロジック回路３００は、これらの構成部品が積層された状態で配線基板１に搭載されている。これらの構成部品のうち、ＡＦＥ１０が配線基板１が備える複数の内層のうち、最下層に搭載され、センサ信号の入力端子９０が、ＡＦＥ１０が搭載された最下層に隣接する配線基板１の下面Ｓ２に設けられている。アナログ信号であるセンサ信号が通過するアナログ信号配線は、入力端子９０とＡＦＥ１０のポート９１との間に設けられる。
【００４５】
このように、複数の構成部品を積層して構成されるデータ収録装置１００において、ＡＦＥ１０を、構成部品の積層方向の端部に配置するとともに、センサ信号が入力される入力端子９０を、ＡＦＥ１０の直近の基板面に設けることで、アナログ信号配線が、デジタル信号配線と近接することを回避できる。また、アナログ信号配線とデジタル信号配線とが交差状態または並行状態となることを回避できる。従って、アナログ信号であるセンサ信号へのノイズの重畳を抑制することができる。
【００４６】
ところで、データをメモリ６０に蓄積する場合、及びメモリ６０に蓄積されたデータを外部装置に送信する場合、データの蓄積、及びデータの送信の少なくとも一方を行う際にデータ損失が生じる場合がある。データ損失が生じた場合には、データ損失による影響を最小限に抑制することが好ましい。
そこで、本実施形態では、蓄積容量を抑制したり送信負荷を抑制したりするためにデータサイズを圧縮したデータを用いる点に着目し、流通するデータとして、データサイズが圧縮されたデータ（以下、圧縮データと称する。）と、圧縮されていないデータ（以下、非圧縮データと称する。）とを含む所定データサイズのセットデータを用いる。このセットデータを用いることで、データ損失による影響を抑制する不具合対応性能を向上して収録データの安全性を向上する。
【００４７】
次に、データ損失による影響を抑制してデータをメモリ６０に蓄積する場合を説明する。なお、以下の説明では、不揮発性のメモリ６０は、データの消去可能な容量、及びデータの読み書き可能な容量が予め定められているものとする。
【００４８】
図３は、ロジック回路３００を主としたデータ収録装置１００の機能構成の一例を示す回路ブロック図である。
図３に示すように、ロジック回路３００に含まれる記録制御ロジック回路３０は、圧縮ロジック回路３１を含む。圧縮ロジック回路３１は、データ取得部３２、一時格納メモリとして機能する一時格納部３３、差分演算部３４、及び書込バッファ３５を備えている。データ取得部３２は、ＡＤ変換器２４（図１）から供給されたデータ（デジタル値に変換されたセンサ信号値）を順次取得し、当該データを、一時格納部３３に格納する。差分演算部３４は、次に供給されたデータと、一時格納部３３に格納されたデータとを用いて非圧縮データと圧縮データとを演算し、書込バッファ３５へ格納する。なお、図３に示す例では書込バッファ３５を記録制御ロジック回路３０に含む一例を示したが、これに限定されるものではなく、例えば、書込バッファ３５はメモリ６０内に含めてもよい。
【００４９】
図４は、メモリ６０の構成の一例を示すブロック図である。
図４に示すようにメモリ６０は、データの消去が可能な予め定めた容量の領域（以下、ブロックと称する。）を複数有する構成になっている。図４に示す例では、５つのブロックＢ１からブロックＢ５を有する構成である。
また、各々のブロックは、データの読み書き可能な予め定めた容量の領域（以下、ページと称する。）を複数有する構成になっている。図４に示す例では、複数のブロックＢ１〜Ｂ５の各々が５つのページＰ１〜Ｐ５を有する構成である。
なお、以降では、複数のブロックの各々について区別不要の場合は数字符号を省略し、ブロックＢと称する。また、ブロックＢ内における複数のページの各々について区別不要の場合は数字符号を省略し、ページＰと称する。
【００５０】
メモリ６０の各々のブロックＢでは、先頭のページＰ１は該当ブロックに関する収録パラメータを格納するための収録パラメータ格納域ＰＧ、及び、例えばＡＤ変換器２４からのデータを格納するための収録データ域ＰＤから構成される。次ページＰ以降は、収録データ域ＰＤで構成される。
メモリ６０へのデータの書き込みは、ブロックＢの先頭ページＰ１から順に格納される。具体的には、データの書き込み時は、ブロックＢの先頭ページＰ１の収録パラメータ格納域ＰＧに収録パラメータを先ず格納し、次にＡＤ変換器２４からのデータを収録データ域ＰＤに格納する。そして、次のページＰ２以降にはデータが収録データ域ＰＤに格納される。
本実施形態では、収録データ域ＰＤに格納するデータ（データセット）は、データ損失による影響を抑制するために、圧縮データＣＤの基となる非圧縮データＮＤ（図４に斜線で示す）を少なくとも含むようにする（詳細は後述する）。
【００５１】
図５は、非圧縮データＮＤ及び圧縮データＣＤの具体的な構成の一例を示すブロック図である。図５（Ａ）は非圧縮データＮＤの構成の一例を示し、図５（Ｂ）は圧縮データＣＤの構成の一例を示す。
なお、非圧縮データＮＤは、２バイト（byte）のデータとし、圧縮データＣＤは１バイトのデータとした場合を説明する。また、ＡＤ変換器２４（図１）から供給されたデータ（デジタル値に変換されたセンサ信号値）は、１２ビット（bit）のデータとした場合を説明する。
【００５２】
図５（Ａ）及び図５（Ｂ）に示すように、非圧縮データＮＤ及び圧縮データＣＤの各バイトにおける最上位ビットは、圧縮、又は非圧縮を識別するための圧縮・非圧縮識別ビットを示す。具体的には、圧縮・非圧縮識別ビットには、該当するバイトの圧縮・非圧縮識別ビットより下位ビットが非圧縮データが格納される場合に「０」が格納され、圧縮データが格納される場合に「１」が格納される。従って、２バイトの非圧縮データＮＤにおける上位バイト及び下位バイトの各々の最上位ビットには、圧縮・非圧縮識別ビットとして、常に「０」が格納される。一方、１バイトの圧縮データＣＤでは、最上位ビットに、圧縮・非圧縮識別ビットとして、常に「１」が格納される。
【００５３】
図５（Ａ）に示すように、２バイトの非圧縮データＮＤにおける下位バイトは、最上位ビットに、圧縮・非圧縮識別ビットとして、「０」が格納され、残りの下位ビットをデータを格納するためのデータ域として、データの下位ビットが格納される。
２バイトの非圧縮データＮＤにおける上位バイトは、最上位ビットに、圧縮・非圧縮識別ビットとして、「０」が格納され、次の下位２ビットは、データ収録におけるシステムの制御情報を格納する領域とする。具体的には、最上位ビットの次の下位ビットは、ステータス情報の一例の制御情報として、一時停止の場合に「１」が格納され、それ以外の場合は「０」が格納される。次の下位ビットは、制御情報として、同期信号が入力された場合に「１」が格納され、それ以外では「０」が格納される。
残り下位ビットは、データを格納するためのデータ域として、データの上位ビットが格納される。
これにより、２バイトの非圧縮データは両方の最上位ビットが「０」である場合に非圧縮データと判別できる。
【００５４】
図５（Ｂ）に示すように、圧縮データＣＤは、最上位ビットに、圧縮・非圧縮識別ビットとして、「１」が格納され、残りの下位ビットをデータを格納するためのデータ域として、データが格納される。詳細を後述するが、データ域に格納されるデータは、符号（正負）ビットを含めた差分データである。
これにより、１バイトの圧縮データＣＤは、最上位ビットが「１」である場合に、圧縮データとして判別できる。
【００５５】
次に、図６及び図７を参照して本実施形態に係るデータ収録装置１００の処理を説明する。図６は、記録制御ロジック回路３０において、センサにより検出されたデータをメモリ６０に蓄積する処理の流れの一例を示すフローチャートである。図７は、センサにより検出されたデータがメモリ６０に蓄積されるまでの過程を示す概念図である。
なお、メモリ６０へのデータの蓄積（書き込み）は、メモリ６０におけるページＰの容量単位のデータ（データセット）で、書込バッファ３５に格納されたデータがメモリのページＰに格納されるものとする。
【００５６】
ステップＳ１００で、ＡＦＥ１０からのＡＤ変換値を取得し（図７に示す状態Ｊ１０、Ｊ２０，Ｊ３０、Ｊ４０）、一時的に記憶する（図７に示す状態Ｊ１１、Ｊ２１，Ｊ３１、Ｊ４１）。すなわち、圧縮ロジック回路３１では、データ取得部３２が、１又は複数のセンサ１２によるセンサ信号を、各々対応するＡＤ変換器２４で変換されたデジタル値をデータとして取得する。また、データ取得部３２は、取得したデータを、一時格納部３３に格納する。図７に示す例では、３つのセンサ１２をチャンネルＣＨ１、ＣＨ２，ＣＨ３として、各々のデータの取得を、ＣＨ１−データ取得、ＣＨ２−データ取得、及びＣＨ３−データ取得と表記している。
【００５７】
次のステップＳ１０２では、予め定めた非圧縮条件に適合するか否かを判断する。すなわち、圧縮ロジック回路３１では、差分演算部３４が、非圧縮条件に基づいて、取得したデータに対してデータ圧縮するか否かを判断する。非圧縮条件は、データ（ＡＤ変換値）を、非圧縮データＮＤとしてメモリ６０に蓄積することを判別するための条件である。具体的には、取得したデータが初回のデータとしてメモリ６０に蓄積される場合、取得したデータがページＰの先頭のデータとしてメモリ６０に蓄積される場合、書込バッファ３５で、１ページＰに相当する容量内に、非圧縮データＮＤが存在していない場合、の条件が挙げられる。
【００５８】
取得したデータに対して、上記何れかの非圧縮条件に適合する場合、ステップＳ１０２で肯定され、ステップＳ１０４へ処理を移行する。すなわち、差分演算部３４は、取得したデータに対してデータ圧縮を行わずにそのままのデータを（図７に示す状態Ｊ１２）、非圧縮データＮＤとして書込バッファ３５に格納する（図７に示す状態Ｊ１３）。一方、取得したデータに対して、上記非圧縮条件に不適合の場合、ステップＳ１０２で否定され、ステップＳ１０６へ処理を移行する。すなわち、差分演算部３４は、取得したデータに対して前回の一時格納部３３に格納されたデータとの差分を演算することによりデータ圧縮し（図７に示す状態Ｊ１２、Ｊ２２，Ｊ３２、Ｊ４２）、データ圧縮された圧縮データＣＤを書込バッファ３５に格納する（図７に示す状態Ｊ２３，Ｊ３３、Ｊ４３）。差分演算部３４は、直前のデータを用いて連続して時系列にデータを差分し（図７に示す状態Ｊ２２＜Ｊ３２＜Ｊ４２）、その差分のみを圧縮データＣＤとすることでデータ圧縮する。
なお、本実施形態では、データ圧縮は、連続した時系列データを差分し、その差分のみをデータとする一例を説明するが、本開示は、圧縮演算を差分演算に限定するものではなく、他の圧縮方法を用いてもよい。
【００５９】
次に、ステップＳ１０８では、書込バッファ３５に、１ページＰに相当する容量のデータ（非圧縮データＮＤ及び圧縮データＣＤ）が格納されているか否かを判断する。すなわち、圧縮ロジック回路３１は、書込バッファ３５を参照し、１ページＰに相当する容量のデータが格納済みか否かを判断する。書込バッファ３５に格納済のデータの容量が、１ページＰに相当する容量に満たない場合（図７に示す状態Ｊ１４、Ｊ２４，Ｊ３４までの場合）、ステップＳ１０８で否定され、ステップＳ１００へ処理を戻し、上記処理を継続する。一方、書込バッファ３５に、１ページＰに相当する容量のデータが格納済みの場合（図７に示す状態Ｊ１４、Ｊ２４，Ｊ３４、Ｊ４４の場合）、ステップＳ１０８で肯定され、ステップＳ１１０で、書込バッファ３５に格納済みのデータ（非圧縮データＮＤ及び圧縮データＣＤ）をメモリ６０に格納した後に、ステップＳ１００へ処理を戻し、上記処理を継続する。
【００６０】
本実施形態によれば、圧縮ロジック回路３１において、取得したデータを圧縮することが可能になる。このため、データをメモリ６０に蓄積する場合、又は外部通信手段を通して外部に送信する場合に、容量（データサイズ）が圧縮されたデータを用いることで、蓄積容量を有効に利用でき、また送信負荷を抑制（実質送信レートを上げる）することができる。
【００６１】
また、データを蓄積する場合にメモリ６０の内部エラーの発生等により蓄積するデータに欠損が生じるので、その欠損によるデータ損失を最小限に抑制することが好ましい。そこで、本実施形態では、データ欠損が生ずる最小単位ごとに非圧縮データＮＤを含むようにすることで、データ欠損時の復元を可能とし、かつデータ圧縮によるデータ量の削減と共に、欠損データの拡大を最小限に抑制する、すなわち、欠損部のみとすることができる。
このように、データを蓄積する場合に欠損が生じても、蓄積の最小単位に非圧縮データが存在するため、このデータを元に、圧縮データを復元可能である。これにより、同一のメモリサイズでも、より多くのデータを蓄積できる。
【００６２】
［第１変形例］
次に、本開示の第１実施形態に係るデータ収録装置１００の第１変形例を説明する。
上記では、差分演算部３４は、直前のデータを用いて連続して時系列にデータを差分し、その差分のみを圧縮データＣＤとすることでデータ圧縮している。第１変形例は、データ圧縮による圧縮効果が乏しいデータへの対応を追加したものである。すなわち、差分演算部３４は、予め定めた大きさ（例えば、規定ビット）を超えた容量である場合、取得したデータをデータ圧縮することなく、非圧縮データＮＤとする。
なお、第１変形例は第１実施形態と同様の構成のため、同一部分には同一符号を付して詳細な説明を省略する。
【００６３】
図８は、第１変形例に係る記録制御ロジック回路３０でデータをメモリ６０に蓄積する処理の流れの一例を示すフローチャートであり、図６に示すステップＳ１０６の処理に代えてステップＳ１０６Ａ，Ｓ１０６Ｂ，Ｓ１０６Ｃを処理する点が、図６と異なる。
【００６４】
取得したデータに対して、上記非圧縮条件に不適合の場合、ステップＳ１０２で否定され、ステップＳ１０６ＡからステップＳ１０６Ｃの処理を実行する。すなわち、差分演算部３４は、ステップＳ１０６Ａで、取得したデータに対して前回の一時格納部３３に格納されたデータとの差分を演算する。次に、差分演算部３４は、差分値が規定ビット以内か否かを判別することにより、圧縮データＣＤの容量が規定ビット以内の容量か否かを判断する。ステップＳ１０６Ｂで否定判断の場合はステップＳ１０４へ処理を移行し、取得したデータをデータ圧縮することなく、非圧縮データＮＤとして書込バッファ３５に格納する。一方、ステップＳ１０６Ｂで肯定判断の場合はステップＳ１０６Ｃへ処理を移行し、データ圧縮された圧縮データＣＤを書込バッファ３５に格納した後に、ステップＳ１０８へ処理を移行する。
【００６５】
このように、第１変形例によれば、データ圧縮による効果が乏しいデータを、非圧縮データＮＤとするので、データ圧縮による圧縮効果（データ量の削減性能）を維持しつつ、データ欠損時の復元性能を向上することが可能になる。
【００６６】
［第２変形例］
次に、本開示の第１実施形態に係るデータ収録装置１００の第２変形例を説明する。
第１変形例では、データ圧縮による効果が乏しいデータをデータ圧縮することなく、非圧縮データＮＤとした。ところが、非圧縮データＮＤを格納する頻度が増加すると、データ圧縮による圧縮効果が低下する。第２変形例は、データ域を拡大してデータ圧縮による圧縮効果を向上する構成を追加したものである。
なお、第２変形例は第１実施形態と同様の構成のため、同一部分には同一符号を付して詳細な説明を省略する。
【００６７】
第２変形例では、圧縮効果向上のため、圧縮・非圧縮識別ビット（図５（Ａ）参照）を削除する。一方、非圧縮データＮＤには、データが非圧縮データＮＤか否かを識別するための非圧縮識別データを追加する。
【００６８】
図９は、第２変形例に係る非圧縮データＮＤ及び圧縮データＣＤの具体的な構成の一例を示すブロック図である。図９（Ａ）は非圧縮データＮＤの構成の一例を示し、図９（Ｂ）は圧縮データＣＤの構成の一例を示す。
また、図１０は、第２変形例に係る非圧縮データＮＤ及び圧縮データＣＤの具体的なデータ内容の一例を示すブロック図である。図１０（Ａ）は非圧縮データＮＤの直前に挿入される非圧縮識別データの一例を示し、図１０（Ｂ）は非圧縮データＮＤの下位バイトの一例を示し、図１０（Ｃ）は非圧縮データＮＤの上位バイトの一例を示す。図１０（Ｄ）は差分値が「０」の場合の圧縮データＣＤの一例を示し、図１０（Ｅ）は差分値が「＋１」の場合の圧縮データＣＤの一例を示し、図１０（Ｆ）は差分値が「−１」の場合の圧縮データＣＤの一例を示す。
【００６９】
図９（Ａ）に示すように、取得したデータを非圧縮データとする場合には非圧縮データＮＤの直前に非圧縮識別データを挿入する。非圧縮識別データは、１バイトであり、最上位ビットに「１」が格納され、以降の下位ビットに「０」が格納される。
２バイトの非圧縮データＮＤにおける下位バイトは、最上位ビットに、圧縮・非圧縮識別ビットとして、「０」が格納され、残りの下位ビットをデータを格納するためのデータ域として、データの下位ビットが格納される。
２バイトの非圧縮データＮＤにおける上位バイトは、最上位ビットに、圧縮・非圧縮識別ビットとして、「０」が格納され、次の下位２ビットは、システムの制御情報を格納する領域として対応する値が格納され、続く残りの下位ビットは、データを格納するためのデータ域として、データの上位ビットが格納される。
これにより、非圧縮識別データと、非圧縮データＮＤとを判別できる。
【００７０】
図９（Ｂ）に示すように、圧縮データＣＤは、最上位ビットに、差分データの符号（正負）を示す符号ビットとして、「０」又は「１」が格納され、残りの下位ビットをデータを格納するためのデータ域として、データが格納される。
圧縮データには非圧縮識別データ「１０００００００」は含まれることはないため、圧縮データと非圧縮識別データとを判別できる。
【００７１】
図１１は、第２変形例に係る記録制御ロジック回路３０でデータをメモリ６０に蓄積する処理の流れの一例を示すフローチャートであり、ステップＳ１０４の処理の直前に、ステップＳ１０３の処理を追加した点が、図６と異なる。
【００７２】
取得したデータに対して、上記非圧縮条件に適合する場合、ステップＳ１０２で肯定され、ステップＳ１０３で非圧縮識別データを書込バッファ３５に格納した後に、ステップＳ１０４へ処理を移行する。
【００７３】
このように、第２変形例によれば、圧縮・非圧縮識別ビットを削除し、非圧縮識別データを追加するので、データの圧縮率は低下するもの、非圧縮データＮＤを格納する頻度が増加する場合に、圧縮・非圧縮識別ビットを含む非圧縮データＮＤが連続する場合と比べて、圧縮率を向上させることができる。
【００７４】
［第２実施形態］
次に、第２実施形態を説明する。第２実施形態は、データを外部装置に送信する場合に開示の技術を適用したものである。なお、第２実施形態は第１実施形態と同様の構成のため、同一部分には同一符号を付して詳細な説明を省略する。
【００７５】
図１２は、第２実施形態に係る通信制御ロジック回路４０を主としたデータ収録装置１００の機能構成の一例を示す回路ブロック図である。
第２実施形態では、ＡＤ変換器２４から直接供給されるセンサ信号値若しくはこれに付加情報を加えたデータを、リアルタイムで、所定の通信プロトコルに従ってＲＦ通信モジュール４１またはＵＡＲＴ４２を介して外部装置に送信する場合を説明する。
【００７６】
図１２に示すように、通信制御ロジック回路４０は、圧縮ロジック回路４３１を含む。圧縮ロジック回路４３１は、データ取得部４３２、一時格納メモリとして機能する一時格納部４３３、差分演算部４３４、及び送信バッファ４３５を備えている。データ取得部４３２は、ＡＤ変換器２４（図１）から供給されたデータ（デジタル値に変換されたセンサ信号値）を順次取得し、当該データを、一時格納部４３３に格納する。差分演算部４３４は、次に供給されたデータと、一時格納部４３３に格納されたデータとを用いて非圧縮データと圧縮データとを演算し、送信バッファ４３５へ格納する。なお、図１２に示す例では送信バッファ４３５を通信制御ロジック回路４０に含む一例を示したが、これに限定されるものではなく、例えば、送信バッファ４３５はＲＦ通信モジュール４１内に含めてもよい。
【００７７】
図１３は、外部装置に送信する送信データＳＤのデータ構成の一例を示すブロック図である。
図１３に示すように、送信データＳＤは、ヘッダ部ＳＤＨ、送信データ列ＳＤＤ、及び符号部ＳＤＦの順序で構成される。
ヘッダ部ＳＤＨには、通信固有の情報、データを取得した際の各種の設定情報（例えば、ＡＤ変換周波数、アンプ定数等）、データ長、データ（通し）番号等の情報が格納される。
データ列ＳＤＤには、通信デバイス固有の最大データ長内において、データ、すなわち、ＡＤ変換器２４から供給されたデータが、データの書誌情報（例えば、ヘッダ情報、及びフッタ情報）を含めて格納される。データ列ＳＤＤには、非圧縮データが先頭に格納され、その後に圧縮データが続く。または、データ列ＳＤＤの途中に非圧縮データが格納される。すなわち、圧縮データ／非圧縮データ／圧縮データの順序で格納される。
符号部ＳＤＦには、誤り判定符号、またはデータ区切りを示す情報が格納される。
【００７８】
次に、図１４を参照して本実施形態に係るデータ収録装置１００の処理を説明する。図１４は、通信制御ロジック回路４０において、センサにより検出されたデータを送信する処理の流れの一例を示すフローチャートである。なお、データの送信は、送信データＳＤの容量単位で、送信されるものとする。
【００７９】
ステップＳ２００で、ＡＦＥ１０からのＡＤ変換値を取得し、一時的に記憶する。すなわち、圧縮ロジック回路４３１では、データ取得部４３２が、１又は複数のセンサ１２によるセンサ信号を、各々対応するＡＤ変換器２４で変換されたデジタル値をデータとして取得する。また、データ取得部４３２は、取得したデータを、一時格納部４３３に格納する。
【００８０】
次のステップＳ２０２では、上記図６に示すステップＳ１０２の処理と同様に、非圧縮条件に適合するか否かを判断する。すなわち、圧縮ロジック回路３１では、差分演算部３４が、非圧縮条件に基づいて、取得したデータに対してデータ圧縮するか否かを判断する。
【００８１】
取得したデータに対して、非圧縮条件に適合する場合、ステップＳ２０２で肯定され、ステップＳ２０４へ処理を移行する。すなわち、差分演算部４３４は、取得したデータに対してデータ圧縮を行わずにそのままのデータを、非圧縮データＮＤとして送信バッファ４３５に格納する。一方、取得したデータに対して、非圧縮条件に不適合の場合、ステップＳ２０２で否定され、ステップＳ２０６へ処理を移行する。すなわち、差分演算部４３４は、取得したデータに対して前回の一時格納部４３３に格納されたデータとの差分を演算することによりデータ圧縮し、データ圧縮された圧縮データＣＤを送信バッファ４３５に格納する。
【００８２】
次に、ステップＳ２０８では、送信バッファ４３５に、１つの送信データとして予め定めた容量のデータ（非圧縮データＮＤ及び圧縮データＣＤ）が格納されているか否かを判断する。すなわち、圧縮ロジック回路４３１は、送信バッファ４３５を参照し、予め定めた容量のデータが格納済みか否かを判断する。送信バッファ４３５に格納済のデータの容量が、予め定めた容量に満たない場合、ステップＳ２０８で否定され、ステップＳ２００へ処理を戻し、上記処理を継続する。一方、ステップＳ２０８で肯定された場合、ステップＳ２１０で、送信バッファ４３５に格納済みのデータ（非圧縮データＮＤ及び圧縮データＣＤ）を送信部（例えば、ＲＦ通信モジュール４１またはＵＡＲＴ４２）に送信した後に、ステップＳ２００へ処理を戻し、上記処理を継続する。
【００８３】
本実施形態によれば、圧縮ロジック回路４３１において、取得したデータを圧縮することが可能になる。このため、データを外部装置に送信する場合、容量（データサイズ）が圧縮されたデータを用いることで、送信負荷を抑制（実質送信レートを上げる）することができる。
【００８４】
また、外部へデータを送信（特に無線通信）する場合にデータに欠損が生じる場合であっても、その欠損によるデータ損失を最小限に抑制することができる。すなわち、本実施形態では、送信データＳＤとして、データ欠損が生ずる最小単位ごとに非圧縮データＮＤを含むようにすることで、データ欠損時の復元を可能とし、かつデータ圧縮によるデータ量の削減と共に、欠損データの拡大を最小限に抑制する、すなわち、欠損部のみとすることができる。
このように、リアルタイムに送信データを送信する場合に送信データに欠損が生じても、送信の最小単位に非圧縮データが存在するため、このデータを元に、圧縮データを復元可能である。これにより、同一の外部送信能力においても、より実効送信レートを上げることができ、より高速または大容量のデータを送信することができる。
【００８５】
［第３変形例］
次に、本開示の第２実施形態に係るデータ収録装置１００の第３変形例を説明する。
第３変形例は、第１変形例における、データ圧縮による圧縮効果が乏しいデータへの対応機能をデータ送信に適用したものである。
なお、第３変形例は、第１変形例及び第２実施形態と同様の構成のため、同一部分には同一符号を付して詳細な説明を省略する。
【００８６】
図１５は、第３変形例に係るデータ送信処理の流れの一例を示すフローチャートである。
【００８７】
第３変形例では、取得したデータ（ステップＳ２００）に対して非圧縮条件に不適合の場合（ステップＳ２０２で否定）、ステップＳ２０６ＡからステップＳ２０６Ｃの処理を実行する。すなわち、差分演算部４３４は、ステップＳ２０６Ａで、取得したデータに対して前回の一時格納部４３３に格納されたデータとの差分を演算する。次に、差分演算部４３４は、差分値が規定ビット以内か否かを判別することにより、圧縮データＣＤの容量が規定ビット以内の容量か否かを判断する。ステップＳ２０６Ｂで否定判断の場合は、取得したデータをデータ圧縮することなく、非圧縮データＮＤとして送信バッファ４３５に格納する（ステップＳ２０４）。一方、ステップＳ２０６Ｂで肯定判断の場合はステップＳ２０６Ｃで、データ圧縮された圧縮データＣＤを書込バッファ３５に格納した後に、ステップＳ２０８へ処理を移行する。
【００８８】
このように、第３変形例によれば、データ圧縮による効果が乏しいデータを、非圧縮データＮＤとするので、データ圧縮による圧縮効果（データ量の削減性能）を維持しつつ、送信データＳＤにおけるデータ欠損時の復元性能を向上することが可能になる。
【００８９】
［第４変形例］
次に、本開示の第２実施形態に係るデータ収録装置１００の第４変形例を説明する。
第４変形例では、第２変形例における、圧縮効果を向上する機能をデータ送信に適用したものである。
なお、第４変形例は第２変形例及び第２実施形態と同様の構成のため、同一部分には同一符号を付して詳細な説明を省略する。
【００９０】
図１６は、第４変形例に係るデータ送信処理の流れの一例を示すフローチャートであり、ステップＳ２０４の処理の直前に、ステップＳ２０３の処理を追加した点が、図４と異なる。
【００９１】
取得したデータに対して、上記非圧縮条件に適合する場合、ステップＳ２０２で肯定され、ステップＳ２０３で非圧縮識別データを送信バッファ４３５に格納した後に、ステップＳ２０４へ処理を移行する。
【００９２】
このように、第４変形例によれば、圧縮・非圧縮識別ビットを削除し、非圧縮識別データを追加するので、データの圧縮率は低下するもの、非圧縮データＮＤを格納する頻度が増加する場合に、圧縮・非圧縮識別ビットを含む非圧縮データＮＤが連続する場合と比べて、圧縮率を向上させることができる。
【００９３】
以上、各実施の形態を用いて説明したが、開示の技術の技術的範囲は上記実施形態に記載の範囲には限定されない。要旨を逸脱しない範囲で上記実施形態に多様な変更または改良を加えることができ、当該変更または改良を加えた形態も開示の技術の技術的範囲に含まれる。
【００９４】
また、上記実施形態では、フローチャートを用いた処理によるソフトウエア構成によって実現した場合について説明したが、これに限定されるものではなく、ハードウェア構成により実現する形態としてもよい。
【符号の説明】
【００９５】
１、２、３、８  配線基板
４、９  接続基板
１０  ＡＦＥ
１２  センサ
２１  計装アンプ
２２  ローパスフィルタ
２３  マルチプレクサ
２４  ＡＤ変換器
３０  記録制御ロジック回路
３１  圧縮ロジック回路
３２  データ取得部
３３  一時格納部
３４  差分演算部
３５  書込バッファ
４０  通信制御ロジック回路
４１  ＲＦ通信モジュール
４２  ＵＡＲＴ
５０  ＣＰＵ
６０  メモリ
１００  データ収録装置
４３１  圧縮ロジック回路
４３２  データ取得部
４３３  一時格納部
４３４  差分演算部
４３５  送信バッファ
Ｂ  ブロック
ＣＤ  圧縮データ
ＮＤ  非圧縮データ
Ｐ     ページ
ＰＤ   収録データ域
ＰＧ   収録パラメータ格納域
ＳＤＤ 送信データ列
ＳＤＤ データ列
ＳＤＦ 符号部
ＳＤＨ ヘッダ部
【図１】
2020143928.tif 000003
【図２】
2020143928.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2020143928.tif 000015
【図１４】
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【図１５】
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【図１６】
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