(57)【要約】【課題】電圧検出回路における消費電力を低減する。【解決手段】電圧検出回路は、バンドギャップ回路を構成する第１及び第２のトランジスタＱ１、Ｑ２、第１カレントミラー回路１１、第２カレントミラー回路１２、第３カレントミラー回路１３を有し、第２カレントミラー回路１２のトランジスタＭ４と並列にトランジスタＭ５、第３カレントミラー回路１３のトランジスタＭ６と並列にトランジスタＭ８を有する。トランジスタＭ５とトランジスタＭ８のドレインが接続された接続ノードにクランプ制御素子（トランジスタＭ９）、入力電圧を分圧する抵抗Ｒ１、Ｒ２の間に電流制限素子（トランジスタＭ１０）を有し、入力電圧の変化に伴って第１及び第２のトランジスタのベース電圧を所定値以下にクランプするクランプ回路を制御する。【選択図】図１
2020180932.tif 000002
【特許請求の範囲】
【請求項１】
電圧入力端に印加された入力電圧を分圧する第１の抵抗及び第２の抵抗と、
前記第１の抵抗と前記第２の抵抗との間に互いにベースが接続され、バンドギャップ回路を構成する第１のトランジスタ及び第２のトランジスタと、を有し、
前記第１のトランジスタのコレクタに第１カレントミラー回路の入力部の一方が接続され、前記第１カレントミラー回路の入力部の他方が前記電圧入力端に接続され、
前記第２のトランジスタのコレクタに第２カレントミラー回路の入力部の一方が接続され、前記第２カレントミラー回路の入力部の他方が前記電圧入力端に接続され、
前記第１カレントミラー回路の出力部に第３カレントミラー回路の入力部の一方が接続され、前記第３カレントミラー回路の入力部の他方が接地され、
前記第１のトランジスタのエミッタが第３の抵抗及び第４の抵抗を介して接地され、前記第２のトランジスタのエミッタが前記第３の抵抗と前記第４の抵抗の接続ノードに接続されて前記第４の抵抗を介して接地された差動入力回路部と、
前記第２カレントミラー回路の第１出力部と前記第３カレントミラー回路の第１出力部とが互いに接続された接続ノードに設けられる検出出力端と、を有し、
前記入力電圧の変化に伴い、前記第２カレントミラー回路及び前記第３カレントミラー回路の第１出力部の電圧が変化することによって、前記入力電圧が所定の電圧値以上、又は所定の電圧値以下になったことを検出する電圧検出回路であって、
前記第２カレントミラー回路の第１出力部に並列に設けられた第２カレントミラー回路の第２出力部と、
前記第３カレントミラー回路の第１出力部に並列に設けられた第３カレントミラー回路の第２出力部と、
前記第１の抵抗と前記第２の抵抗との間に設けられ、前記第１の抵抗及び前記第２の抵抗に流れる電流を制限することにより、前記第１及び第２のトランジスタのベース電圧を所定値以下にクランプするクランプ回路を構成する電流制限素子と、
前記第２カレントミラー回路の第２出力部と前記第３カレントミラー回路の第２出力部とが互いに接続された接続ノードに設けられ、前記入力電圧の変化に伴う前記第２カレントミラー回路及び前記第３カレントミラー回路の第２出力部の電圧の変化によって、前記クランプ回路の動作を制御するクランプ制御素子と、を有する、
電圧検出回路。
【請求項２】
請求項１に記載の電圧検出回路であって、
前記クランプ制御素子は、前記第２カレントミラー回路の第２出力部と前記第３カレントミラー回路の第２出力部との接続ノードにゲートが接続され、ソースが接地され、ドレインが第５の抵抗を介して前記電圧入力端に接続された第１のＭＯＳＦＥＴを有し、
前記電流制限素子は、前記第１の抵抗にドレインが接続され、ソースが前記第１のトランジスタ及び前記第２のトランジスタのベースと前記第２の抵抗とに接続され、ゲートが前記第１のＭＯＳＦＥＴのドレインと前記第５の抵抗とに接続された第２のＭＯＳＦＥＴを有し、
前記第１のＭＯＳＦＥＴは、前記入力電圧の変化に応じて前記第２のＭＯＳＦＥＴのゲート電圧を制御し、前記第２のＭＯＳＦＥＴは、ゲート電圧に応じてドレイン電流が変化し、前記第１の抵抗及び前記第２の抵抗に流れる電流を制限するものであり、前記検出出力端の出力電圧が反転する第１の電圧値よりも大きい第２の電圧値以上の電圧において前記クランプ回路を動作させる、
電圧検出回路。
【請求項３】
請求項１又は２に記載の電圧検出回路であって、
前記第３カレントミラー回路の第１出力部及び第２出力部は、それぞれＭＯＳＦＥＴにより構成され、２つのＭＯＳＦＥＴのゲート幅の比は、１：Ｎ（Ｎ＞１）である、
電圧検出回路。
【請求項４】
請求項１に記載の電圧検出回路であって、
前記電圧入力端と前記第１カレントミラー回路及び前記第２カレントミラー回路の電源入力部との間に設けられ、前記第１カレントミラー回路及び前記第２カレントミラー回路の電源入力部を分離する電源分離素子を、さらに有する、
電圧検出回路。
【請求項５】
請求項４に記載の電圧検出回路であって、
前記クランプ制御素子は、前記第２カレントミラー回路の第２出力部と前記第３カレントミラー回路の第２出力部との接続ノードにゲートが接続され、ソースが接地され、ドレインが第５の抵抗を介して前記電圧入力端に接続された第１のＭＯＳＦＥＴを有し、
前記電流制限素子は、前記第１の抵抗にドレインが接続され、ソースが前記第１及び第２のトランジスタのベースと前記第２の抵抗とに接続され、ゲートが前記第１のＭＯＳＦＥＴのドレインと前記第５の抵抗とに接続された第２のＭＯＳＦＥＴを有し、
前記電源分離素子は、前記電圧入力端にドレインが接続され、ソースが前記第１カレントミラー回路及び前記第２カレントミラー回路の電源入力部に接続され、ゲートが前記第２のＭＯＳＦＥＴのゲートと共に前記第１のＭＯＳＦＥＴのドレイン及び前記第５の抵抗に接続された第３のＭＯＳＦＥＴを有する、
電圧検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧検出回路に関する。
【背景技術】
【０００２】
半導体集積回路等を含む各種装置の回路において、電力源の電源電圧等を入力電圧とし、対象の回路が安定動作しない低電圧状態又は高電圧状態を検出する電圧検出回路が用いられている。この種の電圧検出回路として、例えば、低電圧誤動作防止回路（ＵＶＬＯ（Under Voltage Lock Out）回路）では、コンパレータ等を用いて入力電圧が所定電圧よりも低い低電圧状態を検出し、対象の回路の動作をオフする機能を有している。
【０００３】
ＵＶＬＯ回路に用いる電圧検出回路としては、例えば特許文献１に開示されているように、バンドギャップ回路を有する電圧検出回路が知られている。特許文献１の電圧検出回路では、バンドギャップ回路を構成する接合面積が互いに異なる２つのトランジスタにおいて、入力電圧に応じてそれぞれのトランジスタを流れる電流に差異が生じることを利用している。この従来例において、電源電圧が所定電圧を超えたときにバンドギャップの出力が得られ、この出力によって出力端子の論理が反転することにより、所定電圧に対して電源電圧が上昇又は降下したことが検出される。この構成により、基準電圧を生成する安定化電源及び入力電圧を基準電圧と比較するコンパレータを設ける必要がなく、所定電圧に対する電圧検出を行うことが可能となっている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１−２７４０７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記特許文献１のような従来例の電圧検出回路では、電源電圧が上昇するとバンドギャップ回路を構成する２つのトランジスタのコレクタに流れる電流が増加するため、電圧上昇に伴って消費電力が増加していく。このような電圧検出回路をＵＶＬＯ回路に用いた場合、通常動作時の電源電圧は低電圧状態を検出する検知電圧よりもかなり大きい電圧範囲にあるため、通常動作時に電圧検出回路による消費電力が大きくなるという課題がある。近年では、電池駆動の装置などにおいて、電圧検出回路の更なる低消費電力化が求められている。
【０００６】
本発明は、消費電力を低減することが可能な電圧検出回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、電圧入力端に印加された入力電圧を分圧する第１の抵抗及び第２の抵抗と、前記第１の抵抗と前記第２の抵抗との間に互いにベースが接続され、バンドギャップ回路を構成する第１のトランジスタ及び第２のトランジスタと、を有し、前記第１のトランジスタのコレクタに第１カレントミラー回路の入力部の一方が接続され、前記第１カレントミラー回路の入力部の他方が前記電圧入力端に接続され、前記第２のトランジスタのコレクタに第２カレントミラー回路の入力部の一方が接続され、前記第２カレントミラー回路の入力部の他方が前記電圧入力端に接続され、前記第１カレントミラー回路の出力部に第３カレントミラー回路の入力部の一方が接続され、前記第３カレントミラー回路の入力部の他方が接地され、前記第１のトランジスタのエミッタが第３の抵抗及び第４の抵抗を介して接地され、前記第２のトランジスタのエミッタが前記第３の抵抗と前記第４の抵抗の接続ノードに接続されて前記第４の抵抗を介して接地された差動入力回路部と、前記第２カレントミラー回路の第１出力部と前記第３カレントミラー回路の第１出力部とが互いに接続された接続ノードに設けられる検出出力端と、を有し、前記入力電圧の変化に伴い、前記第２カレントミラー回路及び前記第３カレントミラー回路の第１出力部の電圧が変化することによって、前記入力電圧が所定の電圧値以上、又は所定の電圧値以下になったことを検出する電圧検出回路であって、前記第２カレントミラー回路の第１出力部に並列に設けられた第２カレントミラー回路の第２出力部と、前記第３カレントミラー回路の第１出力部に並列に設けられた第３カレントミラー回路の第２出力部と、前記第１の抵抗と前記第２の抵抗との間に設けられ、前記第１の抵抗及び前記第２の抵抗に流れる電流を制限することにより、前記第１及び第２のトランジスタのベース電圧を所定値以下にクランプするクランプ回路を構成する電流制限素子と、前記第２カレントミラー回路の第２出力部と前記第３カレントミラー回路の第２出力部とが互いに接続された接続ノードに設けられ、前記入力電圧の変化に伴う前記第２カレントミラー回路及び前記第３カレントミラー回路の第２出力部の電圧の変化によって、前記クランプ回路の動作を制御するクランプ制御素子と、を有する、電圧検出回路を提供する。
【０００８】
また、本発明は、上記の電圧検出回路であって、前記クランプ制御素子は、前記第２カレントミラー回路の第２出力部と前記第３カレントミラー回路の第２出力部との接続ノードにゲートが接続され、ソースが接地され、ドレインが第５の抵抗を介して前記電圧入力端に接続された第１のＭＯＳＦＥＴを有し、前記電流制限素子は、前記第１の抵抗にドレインが接続され、ソースが前記第１のトランジスタ及び前記第２のトランジスタのベースと前記第２の抵抗とに接続され、ゲートが前記第１のＭＯＳＦＥＴのドレインと前記第５の抵抗とに接続された第２のＭＯＳＦＥＴを有し、前記第１のＭＯＳＦＥＴは、前記入力電圧の変化に応じて前記第２のＭＯＳＦＥＴのゲート電圧を制御し、前記第２のＭＯＳＦＥＴは、ゲート電圧に応じてドレイン電流が変化し、前記第１の抵抗及び前記第２の抵抗に流れる電流を制限するものであり、前記検出出力端の出力電圧が反転する第１の電圧値よりも大きい第２の電圧値以上の電圧において前記クランプ回路を動作させる、電圧検出回路を提供する。
【０００９】
また、本発明は、上記の電圧検出回路であって、前記第３カレントミラー回路の第１出力部及び第２出力部は、それぞれＭＯＳＦＥＴにより構成され、２つのＭＯＳＦＥＴのゲート幅の比は、１：Ｎ（Ｎ＞１）である、電圧検出回路を提供する。
【００１０】
また、本発明は、上記の電圧検出回路であって、前記電圧入力端と前記第１カレントミラー回路及び前記第２カレントミラー回路の電源入力部との間に設けられ、前記第１カレントミラー回路及び前記第２カレントミラー回路の電源入力部を分離する電源分離素子を、さらに有する、電圧検出回路を提供する。
【００１１】
また、本発明は、上記の電圧検出回路であって、前記クランプ制御素子は、前記第２カレントミラー回路の第２出力部と前記第３カレントミラー回路の第２出力部との接続ノードにゲートが接続され、ソースが接地され、ドレインが第５の抵抗を介して前記電圧入力端に接続された第１のＭＯＳＦＥＴを有し、前記電流制限素子は、前記第１の抵抗にドレインが接続され、ソースが前記第１及び第２のトランジスタのベースと前記第２の抵抗とに接続され、ゲートが前記第１のＭＯＳＦＥＴのドレインと前記第５の抵抗とに接続された第２のＭＯＳＦＥＴを有し、前記電源分離素子は、前記電圧入力端にドレインが接続され、ソースが前記第１カレントミラー回路及び前記第２カレントミラー回路の電源入力部に接続され、ゲートが前記第２のＭＯＳＦＥＴのゲートと共に前記第１のＭＯＳＦＥＴのドレイン及び前記第５の抵抗に接続された第３のＭＯＳＦＥＴを有する、電圧検出回路を提供する。
【発明の効果】
【００１２】
本発明によれば、消費電力を低減することが可能な電圧検出回路を提供できる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態の電圧検出回路の構成を示す図である。
【図２】図１の回路における動作特性の一例を示す特性図である。
【図３】第２の実施形態の電圧検出回路の構成を示す図である。
【図４】ＵＶＬＯ回路の基本的な構成を示す図である。
【図５】図４の回路における動作特性の一例を示す特性図である。
【発明を実施するための形態】
【００１４】
以下、本発明に係る電圧検出回路を具体的に開示した実施形態（以下、「本実施形態」という）について、図面を参照して詳細に説明する。
【００１５】
（本実施形態に至る背景）
まず、電圧検出回路における消費電力の課題について説明する。
【００１６】
ここでは、電圧検出回路の一例として、電源電圧の立ち上がり（０Ｖ付近から所定電圧以上への上昇）、又は電源電圧の低下（通常動作可能な電圧から所定電圧未満への降下）を検出するＵＶＬＯ回路に適用した場合の構成を想定する。
【００１７】
ＵＶＬＯ回路では、電源電圧の立ち上がり時又は低下時において、温度の影響を受けずに常に一定の検知電圧を検出できることが望ましい。一方で、このようなＵＶＬＯ回路は、電源電圧の立ち上がりを検出するため、基準電圧の生成回路が十分な出力電圧を出力できていない状態でも、正常に動作する必要がある。このため、他の回路から温度変動の小さい参照電圧を受けて、その参照電圧と検出する電源電圧とを比較する構成を取れないことがある。従って、ＵＶＬＯ回路は、バンドギャップ回路を応用したコンパレータを使用する構成が用いられることが多い。
【００１８】
図４は、ＵＶＬＯ回路の基本的な構成を示す図である。ＵＶＬＯ回路は、バンドギャップ回路を構成する第１のトランジスタＱ１及び第２のトランジスタＱ２を有し、コンパレータの機能を持つ回路である。第１及び第２のトランジスタＱ１、Ｑ２は、ＮＰＮ型のトランジスタにより構成され、互いにベースが接続されている。第１のトランジスタＱ１と第２のトランジスタＱ２のエミッタ面積比は、例えばＭ：１（Ｍ＞１）となっている。第１のトランジスタＱ１のコレクタには、ＰＭＯＳ型のトランジスタＭ１、Ｍ２による第１カレントミラー回路が接続され、第２のトランジスタＱ２のコレクタには、ＰＭＯＳ型のトランジスタＭ３、Ｍ４による第２カレントミラー回路が接続される。
【００１９】
ＵＶＬＯ回路の入力端（電圧入力端）ＶＩＮには、トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４のソースが接続され、入力端ＶＩＮに供給される電源電圧の入力電圧Ｖｉｎが印加される。また、入力端ＶＩＮには、分圧用の抵抗Ｒ１、Ｒ２が接続され、抵抗Ｒ１、Ｒ２の接続ノードに第１及び第２のトランジスタＱ１、Ｑ２のベースが接続され、入力電圧Ｖｉｎに比例する電圧がトランジスタＱ１、Ｑ２のベースに印加される。
【００２０】
第１のトランジスタＱ１のエミッタには抵抗Ｒ３、Ｒ４が接続され、抵抗Ｒ３、Ｒ４の接続ノードに第２のトランジスタＱ２のエミッタが接続され、抵抗Ｒ４の他端が接地される。さらに、抵抗Ｒ２の両端にツェナーダイオードＤＺ１が接続されている。
【００２１】
トランジスタＭ１、Ｍ２による第１カレントミラー回路には、さらにＮＭＯＳ型のトランジスタＭ６、Ｍ７による第３カレントミラー回路が接続され、トランジスタＭ６、Ｍ７のソースが接地される。そして、トランジスタＭ４のドレインとトランジスタＭ７のドレインとが接続され、トランジスタＭ４、Ｍ７の接続ノードにＵＶＬＯ回路の出力端（検出出力端）ＯＵＴ＿ＵＶＬＯが接続される。
【００２２】
上記構成において、第１のトランジスタＱ１と第２のトランジスタＱ２のコレクタ電流は、それぞれカレントミラー回路を介してトランジスタＭ４とトランジスタＭ７のドレインにおいて合わせられる。電源電圧（入力端ＶＩＮの入力電圧）の変動に伴い、第１及び第２のトランジスタＱ１、Ｑ２のベース電圧が変化し、このベース電圧の変化によってトランジスタＱ１、Ｑ２のコレクタ電流の比が変化する。入力端ＶＩＮの入力電圧Ｖｉｎが所定電圧より低い場合、第１のトランジスタＱ１のコレクタ電流の方が第２のトランジスタＱ２よりも多く流れる状態となる。このとき、トランジスタＭ４とトランジスタＭ７のドレイン電流がトランジスタＭ７側に引き込まれ、出力端ＯＵＴ＿ＵＶＬＯの出力電圧がＬｏｗレベルとなる。
【００２３】
ここで、第１及び第２のトランジスタＱ１、Ｑ２のコレクタ電流が等しくなった時に、ＵＶＬＯ回路の出力端ＯＵＴ＿ＵＶＬＯの出力電圧がＬｏｗレベルからＨｉｇｈレベルに切り替わるように設定する。このときの入力端ＶＩＮの入力電圧、すなわちＵＶＬＯ回路の解除電圧Ｖｒｉｎは、以下の（１）式で表される。
【００２４】
【数１】
2020180932.tif 000003
【００２５】
上式において、Ｖｂｅｑ２…Ｑ２のベース−エミッタ間電位差、ＶＴ…ＶＴ＝ｋＴ／ｑで表され、ｋ：ボルツマン定数、Ｔ：温度、ｑ：電荷素量であり、温度Ｔａ＝２７℃のときＶＴ＝０．０２６Ｖである。また、Ｍ…Ｑ１とＱ２のエミッタ面積比（Ｑ１：Ｑ２＝Ｍ：１（Ｍ＞１））である。
【００２６】
このとき、抵抗Ｒ３、Ｒ４の抵抗比を調整して、ＵＶＬＯ回路の解除電圧Ｖｒｉｎの温度変化量（Ｖｒｉｎの温度微分値）を、トランジスタＱ２のベース−エミッタ間電圧Ｖｂｅｑ２の１次温度係数（例えば約−２ｍＶ／℃)と等しくする。これにより、ＵＶＬＯ回路の出力が切り替わる解除電圧（検知電圧）Ｖｒｉｎの温度変化を小さく抑え、ほぼ一定の温度特性として他の回路からの参照電圧の供給を不要とする。
【００２７】
図４に示した回路構成では、電源電圧が高いときに電圧検出回路の消費電力、すなわちバンドギャップ回路のトランジスタＱ１、Ｑ２等における消費電流が増加する課題がある。ＵＶＬＯ回路の温度特性をフラットにした場合、出力電圧が切り替わる時（解除電圧となった時）のトランジスタＱ１、Ｑ２のベース電圧は例えば約１．２５Ｖ程度になる。ＵＶＬＯ回路の入力電圧が解除電圧より高くなり、トランジスタＱ１、Ｑ２のベース電圧が上昇すると、トランジスタＱ１、Ｑ２のコレクタ電流の合計値が大きくなる。例えばトランジスタＱ１、Ｑ２のベース電圧が３Ｖの場合には、コレクタ電流の合計値は、出力電圧が切り替わる時の約４倍の値になる。ＵＶＬＯ回路の解除電圧が低い場合、或いは通常動作時の電源電圧が高い場合など、通常動作時の入力電圧Ｖｉｎと解除電圧Ｖｒｉｎとの差が大きい場合には、ＵＶＬＯ回路の消費電流はさらに増大する。
【００２８】
図５は、図４の回路における動作特性の一例を示す特性図である。図５の例では、ＵＶＬＯ回路の解除電圧Ｖｒｉｎを２．７Ｖ、通常動作時の電源電圧（通常動作電圧）Ｖｏｐを１２〜１４Ｖとした場合の入力電圧Ｖｉｎに対するトランジスタＱ２のコレクタ電流ＩｃＱ２を示している。
【００２９】
例えば、車載機器の電源ＩＣの場合、通常動作電圧は１２〜１４Ｖ程度であるが、エンジンスタート時等の大電力消費時のバッテリー電圧低下を考慮して、３Ｖ程度の電源電圧で動作する必要がある。このため、ＵＶＬＯ回路は３Ｖ以下で電源電圧の立ち上がりを検出する必要があり、例えば解除電圧を２．７Ｖに設定して電圧検出を行う。この場合、解除電圧の検出時と通常動作時との電圧差が大きく、通常電圧で動作しているときのＵＶＬＯ回路の消費電力を押し上げる一因となっていた。
【００３０】
このような電圧検出回路の消費電力特性を改善するために、トランジスタＱ１、Ｑ２のベース電圧が必要以上に高く上がりすぎないように、クランプ回路を設ける必要がある。しかし、クランプ回路についても外部のバンドギャップ回路等が立ち上がっていなければ、温度に対して安定したクランプ電圧を得ることが難しい。図４の回路構成では、クランプ回路としてツェナーダイオードを使用しているが、このクランプ回路によるクランプ電圧Ｖｂは５Ｖ前後となる。このため、ＵＶＬＯ回路の解除電圧と比較してクランプ電圧が２倍程度高くなり、消費電流の増加は避けられない状況である。
【００３１】
本実施形態では、上記事情に鑑み、ＵＶＬＯ回路における消費電流の増加を抑制し、消費電力を低減することが可能な電圧検出回路の構成例を示す。本実施形態の構成により、ＵＶＬＯ回路を搭載したスイッチング電源、複合電源ＩＣ等の回路の消費電力を低減する。
【００３２】
以下の実施形態では、本発明に係る電圧検出回路として、ＵＶＬＯ回路に適用した電圧検出回路の構成及び動作の一例を説明する。
【００３３】
（第１の実施形態）
図１は、第１の実施形態の電圧検出回路の構成を示す図である。本実施形態の電圧検出回路は、ＵＶＬＯ回路を構成するものである。電圧検出回路は、バンドギャップ回路を構成する第１のトランジスタＱ１及び第２のトランジスタＱ２を有する。第１及び第２のトランジスタＱ１、Ｑ２は、ＮＰＮ型のトランジスタにより構成され、互いにベースが接続されている。第１のトランジスタＱ１と第２のトランジスタＱ２のエミッタ面積比は、例えばＭ：１となっている。一例として、Ｍ＝４程度に設定する。第１のトランジスタＱ１のコレクタには、ＰＭＯＳ型のトランジスタ（ＭＯＳＦＥＴ）Ｍ１、Ｍ２による第１カレントミラー回路１１（第１カレントミラー回路の入力部の一方）が接続される。また、第２のトランジスタＱ２のコレクタには、ＰＭＯＳ型のトランジスタ（ＭＯＳＦＥＴ）Ｍ３、Ｍ４による第２カレントミラー回路１２（第２カレントミラー回路の入力部の一方）が接続される。
【００３４】
電圧検出回路の入力端（電圧入力端）ＶＩＮには、トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４のソース（第１、第２カレントミラー回路の入力部の他方）が接続され、入力端ＶＩＮに供給される電源電圧の入力電圧Ｖｉｎが印加される。また、入力端ＶＩＮには、分圧用の抵抗である第１の抵抗Ｒ１が接続され、抵抗Ｒ１と第１及び第２のトランジスタＱ１、Ｑ２のベースとの間に、ベース電圧を制限するクランプ回路を構成するＮＭＯＳ型のトランジスタＭ１０（第２のＭＯＳＦＥＴ）が設けられる。トランジスタＭ１０のドレインは抵抗Ｒ１に接続され、ソースはトランジスタＱ１、Ｑ２のベースと第２の抵抗Ｒ２とに接続され、抵抗Ｒ２の他端が接地される。トランジスタＭ１０のゲートは、抵抗Ｒ５を介して入力端ＶＩＮと接続され、抵抗Ｒ５によってプルアップされる。
【００３５】
トランジスタＭ１０のゲートとグランドとの間には、ＮＭＯＳ型のトランジスタＭ９（第１のＭＯＳＦＥＴ）が設けられ、トランジスタＭ９のドレインはトランジスタＭ１０のゲート及び抵抗Ｒ５に接続され、トランジスタＭ９のソースが接地される。第１及び第２のトランジスタＱ１、Ｑ２のベースには、入力端ＶＩＮから抵抗Ｒ１、トランジスタＭ１０を介して、入力電圧Ｖｉｎに応じた電圧が印加される。入力電圧Ｖｉｎの上昇に伴い、トランジスタＭ９においてドレイン電流が流れると、トランジスタＭ１０のゲート電圧が引き下げられ、その結果、トランジスタＱ１、Ｑ２のベース電圧も引き下げられる。
【００３６】
第１のトランジスタＱ１のエミッタには第３の抵抗Ｒ３、第４の抵抗Ｒ４が接続され、抵抗Ｒ３、Ｒ４の接続ノードに第２のトランジスタＱ２のエミッタが接続され、抵抗Ｒ４の他端が接地される。このように、第１及び第２のトランジスタＱ１、Ｑ２によるバンドギャップ回路は、上記の抵抗Ｒ３、Ｒ４の接続構成による差動入力回路部を有する。抵抗Ｒ３、Ｒ４は、ＵＶＬＯ回路の出力が切り替わる解除電圧Ｖｒｉｎがほぼ一定の温度特性となるように、抵抗比を調整して設定する。
【００３７】
トランジスタＭ１、Ｍ２による第１カレントミラー回路の出力部には、さらにＮＭＯＳ型のトランジスタＭ６、Ｍ７による第３カレントミラー回路１３が接続され、トランジスタＭ６、Ｍ７のソース（第３カレントミラー回路の入力部の他方）が接地される。そして、トランジスタＭ４のドレイン（第２カレントミラー回路の第１出力部）とトランジスタＭ７のドレイン（第３カレントミラー回路の第１出力部）とが互いに接続され、トランジスタＭ４、Ｍ７の接続ノードに電圧検出回路の出力端（検出出力端）ＯＵＴ＿ＵＶＬＯが接続される。
【００３８】
また、トランジスタＭ４と並列に、第２カレントミラー回路１２の第２出力部として、トランジスタＭ４と同じＰＭＯＳ型のトランジスタＭ５が設けられる。また、トランジスタＭ６と並列に、第３カレントミラー回路１３の第２出力部として、トランジスタＭ６と同じＮＭＯＳ型のトランジスタＭ８が設けられる。そして、トランジスタＭ５のドレインとトランジスタＭ８のドレインとが互いに接続され、この接続ノードにトランジスタＭ９のゲートが接続される。ここで、トランジスタＭ６とトランジスタＭ８のゲート幅の比は、例えば１：Ｎ（Ｎ＞１）となっている。一例として、Ｎ＝１．５〜２．０程度に設定し、トランジスタＭ６のドレイン電流よりもトランジスタＭ８のドレイン電流が多くなるように、ゲート幅の比を決定しておく。
【００３９】
上記構成により、電圧入力端ＶＩＮに供給される入力電圧Ｖｉｎの変化により、第２カレントミラー回路１２及び第３カレントミラー回路１３の第１出力部の電圧が変化することで、入力電圧Ｖｉｎが所定の電圧値以上、又は所定の電圧値以下になったことを検出する。すなわち、ＵＶＬＯ回路の解除電圧Ｖｒｉｎ以上への入力電圧Ｖｉｎの立ち上がり、又は解除電圧Ｖｒｉｎ以下への入力電圧Ｖｉｎの低下を検出する。
【００４０】
上記構成において、第１のトランジスタＱ１と第２のトランジスタＱ２のコレクタ電流は、それぞれカレントミラー回路を介してトランジスタＭ４とトランジスタＭ７のドレインにおいて合わせられる。電源電圧（入力端ＶＩＮの入力電圧）の変動に伴い、第１及び第２のトランジスタＱ１、Ｑ２のベース電圧が変化し、このベース電圧の変化によってトランジスタＱ１、Ｑ２のコレクタ電流の比が変化する。入力端ＶＩＮの入力電圧Ｖｉｎが所定電圧より低い場合、第１のトランジスタＱ１のコレクタ電流の方が第２のトランジスタＱ２よりも多く流れる状態となる。このとき、トランジスタＭ４とトランジスタＭ７のドレイン電流がトランジスタＭ７側に引き込まれ、出力端ＯＵＴ＿ＵＶＬＯの出力電圧がＬｏｗレベルとなる。
【００４１】
そして、入力端ＶＩＮの入力電圧Ｖｉｎが０Ｖから立ち上がる場合を想定する。入力電圧Ｖｉｎの上昇に比例して、トランジスタＱ１、Ｑ２のベース電圧も増加する。このベース電圧が約０．６Ｖ程度に達すると、トランジスタＱ１、Ｑ２のコレクタ電流が流れ始める。第２のトランジスタＱ２に対して第１のトランジスタＱ１のエミッタ面積はＭ倍であるため、ベース電圧が低い場合には、第１のトランジスタＱ１のコレクタ電流は第２のトランジスタＱ２のコレクタ電流に対して多く流れる。ここで、第１のトランジスタＱ１のエミッタに抵抗Ｒ３があるため、ベース電圧の増加伴いコレクタ電流の差は減少していく。第２のトランジスタＱ２のコレクタ電流が大きくなるに連れて、トランジスタＭ４のドレイン電流が増加する。第１のトランジスタＱ１のコレクタ電流と第２のトランジスタＱ２のコレクタ電流とが同じになった時に、出力端ＯＵＴ＿ＵＶＬＯの出力電圧がＬｏｗレベルからＨｉｇｈレベルに切り替わり、入力端ＶＩＮの入力電圧Ｖｉｎの立ち上がりを検出する。このときの入力電圧ＶｉｎがＵＶＬＯ回路の解除電圧Ｖｒｉｎとなる。
【００４２】
この出力電圧の切り替え時点において、トランジスタＭ８のドレイン電流がトランジスタＭ６のドレイン電流よりもＮ倍になるように設定されている。このため、トランジスタＭ５のソースする電流よりもトランジスタＭ８のシンクする電流の方が多く、トランジスタＭ９のゲート電圧はＬｏｗレベルであり、トランジスタＭ９はＯＦＦ状態になっている。このときのトランジスタＭ１０のゲート電圧は入力端ＶＩＮの入力電圧Ｖｉｎに等しい。ここで、第１のＭＯＳＦＥＴであるトランジスタＭ９は、第２のＭＯＳＦＥＴであるトランジスタＭ１０のゲート電圧を制御し、クランプ回路の動作を切り替えるクランプ制御素子として機能する。また、第２のＭＯＳＦＥＴであるトランジスタＭ１０は、ゲート電圧に応じてドレイン電流が変化し、第１の抵抗Ｒ１及び第２の抵抗Ｒ２に流れる電流を制限する電流制限素子として機能する。これにより、第１及び第２のトランジスタのベース電圧を制限するクランプ回路が構成される。
【００４３】
入力端ＶＩＮの入力電圧Ｖｉｎがさらに上昇すると、第１のトランジスタＱ１のコレクタ電流は第２のトランジスタＱ２のコレクタ電流より少なくなり、トランジスタＭ５のソースする電流が増加する。やがて、トランジスタＭ９のゲート電圧はＨｉｇｈレベルに切り替わり、トランジスタＭ９のドレイン電流が流れ始める。これにより、トランジスタＭ１０のゲート電圧が引き下げられ、トランジスタＭ１０のドレイン電流が減少し、第１及び第２のトランジスタＱ１、Ｑ２のベース電圧が引き下げられる。こうした一連のフィードバックの作用により、入力端ＶＩＮの入力電圧Ｖｉｎが所定の第２の電圧値以上になると、第１及び第２のトランジスタＱ１、Ｑ２のベース電圧は一定値に収束する。結果として、第１及び第２のトランジスタＱ１、Ｑ２のベース電圧が抑えられるため、そのコレクタ電流の増加も抑えられ、ＵＶＬＯ回路を含む電圧検出回路全体の消費電流も所定値以上には増加しない。
【００４４】
上記のように第１及び第２のトランジスタＱ１、Ｑ２のベース電圧が一定値に収束する時、すなわちベース電圧にクランプがかかり始める時の電源電圧（入力端ＶＩＮの入力電圧）をクランプ電圧Ｖｃｉｎとする。クランプ電圧Ｖｃｉｎは、トランジスタＱ１、Ｑ２のベース電流が抵抗Ｒ１、Ｒ２に流れる電流に比べて無視できるほど小さい場合、以下の（２）式で近似される。
【００４５】
【数２】
2020180932.tif 000004
【００４６】
上式において、Ｖｂｅｑ２…Ｑ２のベース−エミッタ間電位差、ＶＴ…ＶＴ＝ｋＴ／ｑで表され、ｋ：ボルツマン定数、Ｔ：温度、ｑ：電荷素量であり、温度Ｔａ＝２７℃のときＶＴ＝０．０２６Ｖである。また、Ｍ…Ｑ１とＱ２のエミッタ面積比（Ｑ１：Ｑ２＝Ｍ：１（Ｍ＞１））、Ｎ…Ｍ６とＭ８のゲート幅の比（Ｍ６：Ｍ８＝１：Ｎ（Ｎ＞１））である。トランジスタＭ６、Ｍ８のゲート幅の比Ｎは、例えばＮ＝１．５〜２．０程度であり、カレントミラー回路の特性ばらつき、温度特性等を考慮し、クランプ電圧Ｖｃｉｎが解除電圧Ｖｒｉｎよりも常に高い電圧となるように設定する。
【００４７】
図２は、図１の回路における動作特性の一例を示す特性図である。図２の例では、ＵＶＬＯ回路の解除電圧Ｖｒｉｎを２．７Ｖ、通常動作時の電源電圧（通常動作電圧）Ｖｏｐを１２〜１４Ｖとした場合の入力電圧Ｖｉｎに対するトランジスタＱ２のコレクタ電流ＩｃＱ２を示している。
【００４８】
入力電圧Ｖｉｎが０Ｖから立ち上がり、解除電圧Ｖｒｉｎを超えて出力電圧がＬｏｗレベルからＨｉｇｈレベルに切り替わる。そして、入力電圧Ｖｉｎがクランプ電圧Ｖｃｉｎに達すると、トランジスタＱ１、Ｑ２のベース電圧が所定値以下になるように制御されてベース電圧の上昇が抑えられ、コレクタ電流ＩｃＱ２の増加も抑制される。電源電圧の入力電圧Ｖｉｎが通常動作電圧Ｖｏｐの１２〜１４Ｖとなる状態においても、コレクタ電流ＩｃＱ２は多く流れることなく、ＵＶＬＯ回路の消費電流を低減できる。
【００４９】
本実施形態の構成では、ＵＶＬＯ回路以外からトランジスタＱ１とＱ２のベース電圧の上昇を抑えるクランプ回路の参照電圧を必要としないため、電源電圧が立ち上がる際の小さい電圧においても安定して回路を動作させることができる。また、クランプ回路となるトランジスタＭ１０によるクランプ電圧Ｖｃｉｎを決めるための素子は、トランジスタＭ５、Ｍ６及びＭ８であり、ＵＶＬＯ回路の出力を反転させるトランジスタＭ４、Ｍ６及びＭ７と同種のトランジスタで構成される。これらのトランジスタは、ＵＶＬＯ回路の解除電圧Ｖｒｉｎの検出を行うＮＰＮ型トランジスタＱ１、Ｑ２のベース−エミッタ間電圧Ｖｂｅの電圧差を利用している。このとき、各トランジスタの特性ばらつきは同じ傾向を示すことになる。したがって、素子の特性のばらつきに関わらず、トランジスタＱ１、Ｑ２のベース電圧のクランプを開始するクランプ電圧Ｖｃｉｎを、確実にＵＶＬＯ回路の解除電圧Ｖｒｉｎ（出力端ＯＵＴ＿ＵＶＬＯの出力電圧が切り替わる時の入力電圧）よりも高い電圧に設定できる。
【００５０】
（第２の実施形態）
図３は、第２の実施形態の電圧検出回路の構成を示す図である。第２の実施形態は、図１に示した第１の実施形態における一部の構成を変更した例である。ここでは、第１の実施形態と異なる部分を中心に説明し、同様の構成及び動作については説明を省略する。
【００５１】
第２の実施形態の電圧検出回路は、カレントミラー回路を構成するトランジスタＭ１、Ｍ２のソース、及びトランジスタＭ３、Ｍ４、Ｍ５のソース、すなわちカレントミラー回路の電源入力部は、入力端ＶＩＮと分離されて直接接続されない。入力端ＶＩＮとトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５のソースとの間には、ＮＭＯＳ型のトランジスタＭ１１（第３のＭＯＳＦＥＴ）が設けられ、トランジスタＭ１１のドレインが入力端ＶＩＮに接続され、ソースがトランジスタＭ１〜Ｍ５のソースと接続される。トランジスタＭ１１のゲートは、トランジスタＭ１０のゲートと共に抵抗Ｒ５を介して入力端ＶＩＮに接続される。第３のＭＯＳＦＥＴであるトランジスタＭ１１は、電圧入力端と第１カレントミラー回路及び第２カレントミラー回路の電源入力部とを分離する電源分離素子として機能する。その他の構成は第１の実施形態と同様である。
【００５２】
上記構成において、入力電圧Ｖｉｎの上昇に伴ってトランジスタＱ１、Ｑ２のベース電圧が上昇する際、入力電圧Ｖｉｎがクランプ電圧Ｖｃｉｎを超えると、トランジスタＱ１、Ｑ２のベース電圧は所定値以下になるように制御される。このとき、トランジスタＭ１、Ｍ２、及びトランジスタＭ３、Ｍ４、Ｍ５のソース電圧も同様に、トランジスタＭ１１によって所定値以下になるように制御され、ソース電圧の上昇が抑えられる。
【００５３】
図１に示した第１の実施形態では、入力端ＶＩＮに高い電圧が印加される場合、トランジスタＱ１、Ｑ２及びトランジスタＭ１〜Ｍ１０もその高電圧に耐える高い耐圧の素子が必要となる。これに対し、第２の実施形態では、トランジスタＱ１、Ｑ２、トランジスタＭ１、Ｍ２、及びトランジスタＭ３、Ｍ４、Ｍ５の各素子に印加される電圧、すなわちＵＶＬＯ回路の電源電圧は所定値以下に制御される。このため、素子レイアウトサイズが小さい低い耐圧の素子が使用可能であり、ＵＶＬＯ回路のレイアウト面積の縮小が可能となる。
【００５４】
なお、電圧検出回路の入力部に他の電圧制限素子又は回路を追加して設け、入力端ＶＩＮに印加される入力電圧Ｖｉｎが通常動作時の電圧範囲を超えないようにクランプし、入力電圧Ｖｉｎを所定値以下に制限する構成としてもよい。
【００５５】
上述したように、本実施形態の電圧検出回路は、ＵＶＬＯ回路におけるカレントミラー回路に第２出力部（トランジスタＭ５、Ｍ８）を設け、第２出力部の出力電流によってＵＶＬＯ回路の入力部の分圧抵抗Ｒ１、Ｒ２に挿入された電流制限素子（トランジスタＭ１０）の電流を制御する。これにより、ＵＶＬＯ回路の入力部の第１及び第２のトランジスタＱ１、Ｑ２のベース電圧が所定値以上に上がらないように制御する。
【００５６】
また、第２の実施形態の構成では、入力端ＶＩＮに印加される電圧検出を行う部分である分圧抵抗Ｒ１、Ｒ２への入力電圧と、ＵＶＬＯ回路の電源電圧（カレントミラー回路の電源電圧）とを分離し、ＵＶＬＯ回路の電源電圧についても第２出力部の出力電流によって制御する。
【００５７】
このような構成により、通常動作時の入力電圧に対してバンドギャップ回路を構成する第１及び第２のトランジスタＱ１、Ｑ２のベース電圧を所定値以下に抑制し、ＵＶＬＯ回路の消費電流を抑制でき、回路全体の消費電力を低減することができる。このとき、自身の回路内における第２出力部のトランジスタＭ５、Ｍ８を流れる電流によって第１及び第２のトランジスタＱ１、Ｑ２のベース電圧を抑制しているため、素子の特性のばらつきの影響を受けることがない。例えば、素子の特性によってＵＶＬＯ回路の解除電圧（検知電圧）Ｖｒｉｎが変動する場合、解除電圧Ｖｒｉｎに連動してクランプ電圧Ｖｃｉｎも変動する。このため、常に適切に解除電圧Ｖｒｉｎの検出と、消費電流の抑制とを実現できる。また、ＵＶＬＯ回路の電源電圧を所定値以下に抑制することにより、低い耐圧の素子によって電圧検出回路を構成可能となり、回路面積を縮小でき、電圧検出回路を搭載する装置の小型化を図れる。
【００５８】
本実施形態では、電圧検出回路において、第２カレントミラー回路１２の第１出力部（トランジスタＭ４）に並列に設けられた第２出力部（トランジスタＭ５）と、第３カレントミラー回路１３の第１出力部（トランジスタＭ７）に並列に設けられた第２出力部（トランジスタＭ８）とを有する。また、第１の抵抗Ｒ１と第２の抵抗Ｒ２との間に、第１の抵抗Ｒ１及び第２の抵抗Ｒ２に流れる電流を制限することにより、第１及び第２のトランジスタＱ１、Ｑ２のベース電圧を所定値以下にクランプするクランプ回路を構成する電流制限素子（トランジスタＭ１０）を有する。また、第２カレントミラー回路１２の第２出力部と第３カレントミラー回路１３の第２出力部とが互いに接続された接続ノードに、入力電圧の変化に伴う第２カレントミラー回路１２及び第３カレントミラー回路１３の第２出力部の電圧の変化によって、クランプ回路の動作を制御するクランプ制御素子（トランジスタＭ９）を有する。
【００５９】
また、クランプ制御素子は、第２カレントミラー回路１２の第２出力部と第３カレントミラー回路１３の第２出力部との接続ノードにゲートが接続され、ソースが接地され、ドレインが第５の抵抗Ｒ５を介して電圧入力端ＶＩＮに接続された第１のＭＯＳＦＥＴ（トランジスタＭ９）を有する。また、電流制限素子は、第１の抵抗Ｒ１にドレインが接続され、ソースが第１及び第２のトランジスタＱ１、Ｑ２のベースと第２の抵抗Ｒ２とに接続され、ゲートが第１のＭＯＳＦＥＴのドレインと第５の抵抗Ｒ５とに接続された第２のＭＯＳＦＥＴ（トランジスタＭ１０）を有する。第１のＭＯＳＦＥＴは、入力電圧の変化に応じて第２のＭＯＳＦＥＴのゲート電圧を制御し、第２のＭＯＳＦＥＴは、ゲート電圧に応じてドレイン電流が変化し、第１の抵抗Ｒ１及び第２の抵抗Ｒ２に流れる電流を制限するものである。検出出力端ＯＵＴ＿ＵＶＬＯの出力電圧が反転する第１の電圧値（ＵＶＬＯ回路の解除電圧Ｖｒｉｎ）よりも大きい第２の電圧値（クランプ電圧Ｖｃｉｎ）以上の電圧において、クランプ回路を動作させる。このとき、第３カレントミラー回路１３の入力部（トランジスタＭ６）及び第１出力部（トランジスタＭ７）と、第２出力部（トランジスタＭ８）とのゲート幅の比は、１：Ｎ（Ｎ＞１）である。
【００６０】
上記構成において、電圧入力端ＶＩＮの入力電圧Ｖｉｎが０Ｖから上昇していき、解除電圧Ｖｒｉｎに達するとトランジスタＭ４のドレイン電流の方がトランジスタＭ７より大きくなり、検出出力端ＯＵＴ＿ＵＶＬＯの出力電圧が反転することによって、入力電圧の立ち上がりを検出する。この時点では、トランジスタＭ５、Ｍ６、Ｍ７のドレイン電流よりトランジスタＭ８の方が大きくなっている。そして、入力電圧Ｖｉｎがさらに上昇してクランプ電圧Ｖｃｉｎに達すると、トランジスタＭ５のドレイン電流の方がトランジスタＭ８より大きくなり、第１のＭＯＳＦＥＴ（トランジスタＭ９）がオンして第２のＭＯＳＦＥＴ（トランジスタＭ１０）のドレイン電流を制限し、結果として第１及び第２のトランジスタＱ１、Ｑ２のベース電圧が所定値以下に抑制される。これにより、第１の抵抗Ｒ１及び第２の抵抗Ｒ２に流れる電流が制限され、消費電流が低減される。
【００６１】
また、電圧検出回路において、電圧入力端ＶＩＮと第１カレントミラー回路１１及び第２カレントミラー回路１２の電源入力部との間に、第１カレントミラー回路１１及び第２カレントミラー回路１２の電源入力部を分離する電源分離素子（トランジスタＭ１１）をさらに有する。電源分離素子は、電圧入力端ＶＩＮにドレインが接続され、ソースが第１カレントミラー回路１１及び第２カレントミラー回路１２の電源入力部に接続され、ゲートが第２のＭＯＳＦＥＴのゲートと共に第１のＭＯＳＦＥＴのドレイン及び第５の抵抗Ｒ５に接続された第３のＭＯＳＦＥＴ（トランジスタＭ１１）を有する。これにより、電源分離素子によって電圧入力端ＶＩＮと第１カレントミラー回路１１及び第２カレントミラー回路１２の電源入力部とを分離し、第１カレントミラー回路１１及び第２カレントミラー回路１２に印加される電源電圧が所定値以下に抑制される。このため、低い耐圧の素子によって電圧検出回路を構成可能となる。
【００６２】
以上、図面を参照しながら各種の実施形態について説明したが、本発明はかかる例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例又は修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。また、本発明の趣旨を逸脱しない範囲において、上記実施形態における各構成要素を任意に組み合わせてもよい。
【産業上の利用可能性】
【００６３】
本発明は、電圧検出回路における消費電力を低減することが可能となる効果を有し、例えばＵＶＬＯ回路等において所定電圧を検出する電圧検出回路に有用である。
【符号の説明】
【００６４】
Ｑ１、Ｑ２：トランジスタ（ＮＰＮ型）
Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５：トランジスタ（ＰＭＯＳ型）
Ｍ６、Ｍ７、Ｍ８、Ｍ９、Ｍ１０、Ｍ１１：トランジスタ（ＮＭＯＳ型）
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５：抵抗
ＶＩＮ：入力端（電圧入力端）
ＯＵＴ＿ＵＶＬＯ：出力端（検出出力端）
１１：第１カレントミラー回路
１２：第２カレントミラー回路
１３：第３カレントミラー回路
【図１】
2020180932.tif 000005
【図２】
2020180932.tif 000006
【図３】
2020180932.tif 000007
【図４】
2020180932.tif 000008
【図５】
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