(57)【要約】【課題】作製中にＥＳＤにより半導体素子が破壊されることを抑制する駆動回路および当該駆動回路の作製方法を提供する。また、リーク電流の小さい保護回路が設けられた駆動回路および当該駆動回路の作製方法を提供する。【解決手段】駆動回路中の半導体素子と電気的に接続して、駆動回路中に保護回路を設け、駆動回路中の半導体素子となるトランジスタと駆動回路中の保護回路を形成するトランジスタを同時に形成することにより、駆動回路の作製中にＥＳＤにより半導体素子が破壊されることを抑制する。さらに、駆動回路中の保護回路を形成するトランジスタに酸化物半導体膜を用いることにより、保護回路のリーク電流を低減する。【選択図】図１
2020123742.tif 000002
【特許請求の範囲】
【請求項１】
保護回路と、半導体素子と、を含み、前記保護回路は、酸化物半導体膜が設けられたトランジスタを有し、当該トランジスタは、前記半導体素子の端子の一とソース電極層またはドレイン電極層の一方が電気的に接続され、ゲート電極層とソース電極層またはドレイン電極層のいずれかとが電気的に接続され、前記酸化物半導体膜は、前記ゲート電極層と重畳する領域にチャネル形成領域を有し、当該チャネル形成領域を挟んで、前記チャネル形成領域より抵抗が低く、金属元素を含む、ソース領域およびドレイン領域を有する駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気放電などによる高電圧の印加に対して回路の破壊を防ぐために保護回
路を設けた駆動回路、当該駆動回路の作製方法および当該駆動回路を用いた表示装置に関
する。
【背景技術】
【０００２】
表示装置などの半導体装置に用いられる半導体回路は、静電気放電（Ｅｌｅｃｔｒｏ  
Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ、以下、「ＥＳＤ」と呼ぶ。）によって半導体素子や
電極などが破壊されることがある。このＥＳＤによる半導体回路の破壊防止対策として、
多くの半導体回路には、保護回路が接続されている。保護回路は、端子や配線などに印加
された過剰な電圧が半導体回路に供給されることを防ぐための回路である。保護回路に用
いられる代表的な素子には、抵抗素子、ダイオード、トランジスタ、容量素子などがある
。
【０００３】
また、保護回路を設けることで、信号や電源電圧と共にノイズが配線等に入力された場
合であっても、該ノイズによる後段の半導体回路の誤動作の防止が可能であり、また該ノ
イズによる半導体素子の劣化又は破壊を防ぐこともできる。
【０００４】
例えば、特許文献１では、表示装置の走査電極と表示部の外周に配置した導電線との間
に、ソースとゲートを短絡させたＭＯＳ型トランジスタと、ゲートとドレインを短絡させ
たＭＯＳ型トランジスタとを直列に接続した保護回路を接続する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平７−９２４４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献１のように表示装置の走査電極と表示部の外周に配置した導電線との
間に保護回路を形成しただけでは、当該表示装置の駆動回路に設けられた半導体素子、例
えばトランジスタへのＥＳＤによる損傷を防ぐことは困難である。特に、駆動回路のトラ
ンジスタの作製工程においてプラズマ処理を用いると、当該プラズマのダメージによって
トランジスタの作製中にＥＳＤが発生し、トランジスタや電極が破壊される恐れもある。
【０００７】
また、代表的な半導体材料であるシリコンを用いた半導体素子（ダイオード、トランジ
スタなど）では、オフ状態でのリーク電流が比較的大きい。そのため、駆動回路に設けら
れた信号線などの配線と電源線との間に該素子で形成した保護回路を接続した場合、該配
線間にリーク電流が流れ、該配線の電位や電源電位が変化し、駆動回路の動作を不安定に
させることがある。
【０００８】
そこで、開示する発明の一態様は、作製中にＥＳＤにより半導体素子が破壊されること
を抑制する駆動回路および当該駆動回路の作製方法を提供することを課題の一とする。ま
た、リーク電流の小さい保護回路が設けられた駆動回路および当該駆動回路の作製方法を
提供することを課題の一とする。
【課題を解決するための手段】
【０００９】
開示する発明では、駆動回路中の半導体素子と電気的に接続して、駆動回路中に保護回
路を設け、駆動回路中の半導体素子となるトランジスタと駆動回路中の保護回路を形成す
るトランジスタを同時に形成することにより、駆動回路の作製中にＥＳＤにより半導体素
子が破壊されることを抑制することができる。さらに、開示する発明では、駆動回路中の
保護回路を形成するトランジスタに酸化物半導体膜を用いることにより、保護回路のリー
ク電流を低減することができる。
【００１０】
開示する発明の一態様は、保護回路と、半導体素子と、を含み、保護回路は、酸化物半
導体膜が設けられたトランジスタを有し、当該トランジスタは、半導体素子の端子の一と
ソース電極層またはドレイン電極層の一方が電気的に接続され、ゲート電極層とソース電
極層またはドレイン電極層のいずれかとが電気的に接続され、酸化物半導体膜は、ゲート
電極層と重畳する領域にチャネル形成領域を有し、当該チャネル形成領域を挟んで、チャ
ネル形成領域より抵抗が低く、金属元素を含む、ソース領域およびドレイン領域を有する
駆動回路である。
【００１１】
開示する発明の他の一態様は、高電位電源線と、低電位電源線と、第１の保護回路と、
第２の保護回路と、半導体素子と、を含み、第１の保護回路は、第１の酸化物半導体膜が
設けられた第１のトランジスタを有し、当該第１のトランジスタは、半導体素子の端子の
一と第１のソース電極層または第１のドレイン電極層の一方が電気的に接続され、高電位
電源線と第１のソース電極層または第１のドレイン電極層の他方が電気的に接続され、半
導体素子の端子の一の電位が高電位電源線の電位より高い場合に順方向バイアスとなるよ
うに、第１のゲート電極層と第１のソース電極層または第１のドレイン電極層のいずれか
とが電気的に接続され、第２の保護回路は、第２の酸化物半導体膜が設けられた第２のト
ランジスタを有し、当該第２のトランジスタは、半導体素子の端子の一と第２のソース電
極層または第２のドレイン電極層の一方が電気的に接続され、低電位電源線と第２のソー
ス電極層または第２のドレイン電極層の他方が電気的に接続され、半導体素子の端子の一
の電位が低電位電源線の電位より低い場合に順方向バイアスとなるように、第２のゲート
電極層と第２のソース電極層または第２のドレイン電極層のいずれかとが電気的に接続さ
れる駆動回路である。
【００１２】
上記において、第１の保護回路は、互いに直列接続された複数の第１のトランジスタを
有し、第２の保護回路は、互いに直列接続された複数の第２のトランジスタを有してもよ
い。また、第１の酸化物半導体膜は、第１のゲート電極層と重畳する領域にチャネル形成
領域を有し、当該チャネル形成領域を挟んで、チャネル形成領域より抵抗が低く、金属元
素を含む、ソース領域およびドレイン領域を有し、第２の酸化物半導体膜は、第２のゲー
ト電極層と重畳する領域にチャネル形成領域を有し、当該チャネル形成領域を挟んで、チ
ャネル形成領域より抵抗が低く、金属元素を含む、ソース領域およびドレイン領域を有す
ることが好ましい。
【００１３】
また、半導体素子は、第３の酸化物半導体膜が設けられた第３のトランジスタであるこ
とが好ましい。また、第３の酸化物半導体膜は、第３のトランジスタのゲート電極層と重
畳する領域にチャネル形成領域を有し、当該チャネル形成領域を挟んで、チャネル形成領
域より抵抗が低く、金属元素を含む、ソース領域およびドレイン領域を有することが好ま
しい。
【００１４】
また、開示する発明の他の一態様は、上記に記載の駆動回路を有する表示装置である。
【００１５】
また、開示する発明の他の一態様は、基板上に酸化物半導体膜を形成し、酸化物半導体
膜上にゲート絶縁膜及びゲート電極層を積層して形成し、酸化物半導体膜、ゲート絶縁膜
およびゲート電極層上に、酸化物半導体膜の一部と接するように金属元素を含む膜を、基
板を加熱しながらスパッタリング法で成膜し、酸化物半導体膜のゲート電極層と重畳する
領域にチャネル形成領域を形成し、酸化物半導体膜の当該チャネル形成領域を挟む領域に
、チャネル形成領域より抵抗が低く、金属元素を含む、ソース領域およびドレイン領域を
形成し、金属元素を含む膜を、ウェットエッチングを用いて除去し、酸化物半導体膜、ゲ
ート絶縁膜およびゲート電極層上に絶縁膜を形成し、絶縁膜上にソース電極層およびドレ
イン電極層を形成し、絶縁膜に形成した開口を介して、ソース領域およびドレイン領域と
電気的に接続し、ソース電極層またはドレイン電極層の一方は、同一基板上に形成された
半導体素子の端子の一と電気的に接続し、ソース電極層またはドレイン電極層の他方は、
同一基板上に形成された配線と電気的に接続し、ゲート電極層と、ソース電極層またはド
レイン電極層のいずれかが電気的に接続するトランジスタを形成し、保護回路として用い
る駆動回路の作製方法である。また、上記において、金属元素を含む膜の成膜は、アルゴ
ン雰囲気、窒素雰囲気または真空中で行うことが好ましい。
【００１６】
また、開示する発明の他の一態様は、基板上に酸化物半導体膜を形成し、酸化物半導体
膜上にゲート絶縁膜及びゲート電極層を積層して形成し、酸化物半導体膜、ゲート絶縁膜
およびゲート電極層上に、酸化物半導体膜の一部と接するように金属元素を含む膜をスパ
ッタリング法で成膜し、酸化物半導体膜および金属元素を含む膜を加熱して金属元素を含
む膜から金属元素を酸化物半導体膜に導入し、酸化物半導体膜のゲート電極層と重畳する
領域にチャネル形成領域を形成し、酸化物半導体膜の当該チャネル形成領域を挟む領域に
、チャネル形成領域より抵抗が低く、金属元素を含む、ソース領域およびドレイン領域を
形成し、金属元素を含む膜を、ウェットエッチングを用いて除去し、酸化物半導体膜、ゲ
ート絶縁膜およびゲート電極層上に絶縁膜を形成し、絶縁膜上にソース電極層およびドレ
イン電極層を形成し、絶縁膜に形成した開口を介して、ソース領域およびドレイン領域と
電気的に接続し、ソース電極層またはドレイン電極層の一方は、同一基板上に形成された
半導体素子の端子の一と電気的に接続し、ソース電極層またはドレイン電極層の他方は、
同一基板上に形成された配線と電気的に接続し、ゲート電極層と、ソース電極層またはド
レイン電極層のいずれかが電気的に接続するトランジスタを形成し、保護回路として用い
る駆動回路の作製方法である。また、上記において、酸化物半導体膜および金属元素を含
む膜の加熱は、アルゴン雰囲気、窒素雰囲気または真空中で行うことが好ましい。
【００１７】
また、上記において、金属元素を含む膜を成膜してから、当該金属元素を含む膜を除去
するまでの間に、ゲート絶縁膜及びゲート電極層をマスクとして、酸化物半導体膜に金属
元素を含む膜を通過してドーパントを選択的に導入し、酸化物半導体膜のチャネル形成領
域を挟む領域に、チャネル形成領域より抵抗が低く、金属元素およびドーパントを含む、
ソース領域およびドレイン領域を形成することが好ましい。
【００１８】
また、半導体素子は、酸化物半導体が設けられた第２のトランジスタであり、第２のト
ランジスタは、上記のトランジスタと並行して作製することが好ましい。
【００１９】
また、金属元素を含む膜のウェットエッチングにおいて、金属元素を含む膜がゲート電
極層に対して高いエッチング選択比を取ることが好ましい。また、金属元素としてアルミ
ニウムまたはマグネシウムのいずれかを用いることが好ましい。また、ドーパントとして
リンまたはホウ素のいずれかを用いることが好ましい。
【００２０】
本明細書等において、「駆動回路」とは、表示装置における走査線駆動回路及び／又は
信号線駆動回路を指すものである。また、駆動回路を構成する半導体素子、または駆動回
路に含まれる半導体素子とは、当該駆動回路に信号を入力する配線より内側に接続され、
且つ当該駆動回路から信号を出力する配線より内側に接続された半導体素子を指すものと
する。
【００２１】
また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能
的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることが
あり、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電
極」や「配線」が一体となって形成されている場合なども含む。
【００２２】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合
や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このた
め、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いるこ
とができるものとする。
【００２３】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するも
の」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するも
の」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない
。
【００２４】
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジス
タなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有
する素子などが含まれる。
【発明の効果】
【００２５】
開示する発明の一態様によって、作製中にＥＳＤにより半導体素子が破壊されることを
抑制する駆動回路および当該駆動回路の作製方法を提供することができる。また、開示す
る発明の一態様によって、リーク電流の小さい保護回路が設けられた駆動回路および当該
駆動回路の作製方法を提供することができる。
【図面の簡単な説明】
【００２６】
【図１】駆動回路に用いる保護回路を説明する回路図。
【図２】駆動回路に用いる保護回路を説明する回路図。
【図３】表示装置のブロック図を説明する図。
【図４】信号線駆動回路の構成を説明する図及び動作を説明するタイミングチャート。
【図５】駆動回路を形成するシフトレジスタおよびパルス出力回路を説明するブロック図。
【図６】駆動回路を形成するパルス出力回路を説明する回路図。
【図７】シフトレジスタの動作を説明するタイミングチャート。
【図８】駆動回路に用いる保護回路の作製方法を説明する断面図。
【図９】駆動回路に用いる保護回路の作製方法を説明する断面図。
【図１０】駆動回路に用いる保護回路の作製方法を説明する断面図。
【図１１】駆動回路に用いる保護回路の作製方法を説明する断面図。
【図１２】駆動回路を有する表示装置を説明する図。
【図１３】駆動回路を有する表示装置を説明する図。
【図１４】開示する発明の駆動回路を用いた表示装置を有する電子機器の外観図。
【図１５】駆動回路に用いる保護回路の作製方法を説明する断面図。
【図１６】駆動回路に用いる保護回路を説明する断面図。
【発明を実施するための形態】
【００２７】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以
下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態およ
び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以
下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明す
る実施の形態において、同一部分又は同様な機能を有する部分には同一の符号を異なる図
面間で共通して用い、その繰り返しの説明は省略する。
【００２８】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、
実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、
必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００２９】
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混
同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００３０】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る駆動回路および当該駆動回路に用いる
ことができる保護回路の構成及び動作方法について図１乃至図４を用いて説明する。
【００３１】
開示する発明の一態様に係る、駆動回路に用いる保護回路と、当該駆動回路を構成する
半導体素子との接続関係を図１に示す。駆動回路は、当該駆動回路を構成する半導体素子
１０１の端子の一と第１の配線１０２との間に第１の保護回路１０４が設けられ、当該駆
動回路を構成する半導体素子１０１の端子の一と第２の配線１０３との間に第２の保護回
路１０５が設けられる構成となっている。また、図１に示す駆動回路において、第１の配
線１０２は高電位電源線（ＶＤＤ）、第２の配線１０３は低電位電源線（ＶＳＳ）とする
ことができる。また、第２の配線１０３は接地電位線（ＧＮＤ）としてもよい。
【００３２】
図１に示す駆動回路においては、第１の保護回路１０４としてトランジスタ１１４が設
けられ、第２の保護回路１０５としてトランジスタ１１５が設けられ、半導体素子１０１
としてトランジスタ１１１が設けられている。ここで、トランジスタ１１１のゲート電極
層と、トランジスタ１１４のソース電極層またはドレイン電極層の一方と、トランジスタ
１１５のソース電極層またはドレイン電極層の一方と、が電気的に接続される。また、ト
ランジスタ１１４のソース電極層またはドレイン電極層の他方と第１の配線１０２とが電
気的に接続され、トランジスタ１１５のソース電極層またはドレイン電極層の他方と第２
の配線１０３とが電気的に接続される。また、トランジスタ１１１のゲート電極層の電位
が第１の配線１０２の電位より高い場合に順方向バイアスとなるように、トランジスタ１
１４のゲート電極層とソース電極層またはドレイン電極層のいずれかとが電気的に接続さ
れ、トランジスタ１１１のゲート電極層の電位が第２の配線１０３の電位より低い場合に
順方向バイアスとなるように、トランジスタ１１５のゲート電極層とソース電極層または
ドレイン電極層のいずれかとが電気的に接続される。
【００３３】
なお、本実施の形態においては、トランジスタ１１４およびトランジスタ１１５はｎチ
ャネル型として説明を行うが、これに限られずｐチャネル型としてもよい。ｐチャネル型
とする場合、第１の配線１０２と第２の配線１０３に与えられる電位を逆にする。
【００３４】
半導体素子１０１は、トランジスタに限られず、駆動回路を形成する半導体素子ならば
どのような素子でも対象となる。また、半導体素子１０１の端子としては、当該半導体素
子に接続された配線も含むものとする。また、駆動回路内の複数の半導体素子１０１それ
ぞれに対して、図１に示すように第１の保護回路１０４および第２の保護回路１０５を設
けることもできる。
【００３５】
第１の保護回路１０４は、第１の配線１０２と半導体素子１０１の端子間に印加される
電圧の大小により順方向バイアスまたは逆方向バイアスをとる非線形素子を形成していれ
ば良く、図１に示す駆動回路においては、ゲート電極層とソース電極層またはドレイン電
極層のいずれかとが電気的に接続されたトランジスタ１１４とした。ここで、トランジス
タ１１４がｎチャネル型の場合、トランジスタ１１４のゲート電極層はソース電極層また
はドレイン電極層の一方（ここでは、ソース電極層）と電気的に接続される。
【００３６】
また、第１の保護回路１０４は、少なくとも一つ以上の、ゲート電極層とソース電極層
またはドレイン電極層のいずれかとが電気的に接続されたトランジスタ１１４を有してい
ればよく、他の半導体素子を含んでいても良い。例えば、図２に示すように、ゲート電極
層とソース電極層またはドレイン電極層のいずれかとが電気的に接続されたトランジスタ
１１４ａおよびトランジスタ１１４ｂを直列に接続して第１の保護回路１０４を形成して
も良い。もちろん三つ以上のトランジスタを直列に接続しても良い。
【００３７】
第２の保護回路１０５は、第２の配線１０３と半導体素子１０１の端子間に印加される
電圧の大小により順方向バイアスまたは逆方向バイアスをとる非線形素子を形成していれ
ば良く、図１に示す駆動回路においては、ゲート電極層とソース電極層またはドレイン電
極層のいずれかとが電気的に接続されたトランジスタ１１５とした。ここで、トランジス
タ１１５がｎチャネル型の場合、トランジスタ１１５のゲート電極層はソース電極層また
はドレイン電極層の他方（ここでは、ソース電極層）と電気的に接続される。
【００３８】
また、第２の保護回路１０５も第１の保護回路１０４と同様に、少なくとも一つ以上の
、ゲート電極層とソース電極層またはドレイン電極層のいずれかとが電気的に接続された
トランジスタ１１５を有していればよく、他の半導体素子を含んでいても良い。例えば、
図２に示すように、ゲート電極層とソース電極層またはドレイン電極層のいずれかとが電
気的に接続されたトランジスタ１１５ａおよびトランジスタ１１５ｂを直列に接続して第
２の保護回路１０５を形成しても良い。もちろん三つ以上のトランジスタを直列に接続し
ても良い。
【００３９】
ここで、トランジスタ１１４およびトランジスタ１１５は、逆方向バイアスが印加され
る際のオフ電流が極めて小さいことが好ましい。オフ電流が極めて小さいトランジスタと
しては、シリコンよりも広いバンドギャップを有する半導体（ワイドバンドギャップ半導
体）をチャネル形成領域に用いたトランジスタが挙げられる。
【００４０】
具体的には、非常に高いオフ抵抗を得るためには、シリコン（バンドギャップ１．１ｅ
Ｖ）では不十分であり、バンドギャップが２．５ｅＶ以上４ｅＶ以下、好ましくは３ｅＶ
以上３．８ｅＶ以下のワイドバンドギャップ半導体を使用すると良い。ワイドバンドギャ
ップ半導体の一例として、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などの化合物半
導体、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体などの金属酸化物でなる酸化物半導体などを
適用することができる。
【００４１】
トランジスタのオフ抵抗は、チャネルが形成される半導体層において、熱的に励起され
るキャリアの濃度に反比例する。ドナーやアクセプタによるキャリアが全く存在しない状
態（真性半導体）であっても、シリコンの場合にはバンドギャップが１．１ｅＶなので、
室温（３００Ｋ）での熱励起キャリアの濃度は１×１０１１ｃｍ−３程度である。
【００４２】
一方、バンドギャップ３．２ｅＶのワイドバンドギャップ半導体では熱励起キャリアの
濃度は１×１０−７ｃｍ−３程度となる。電子移動度が同じ場合、オフ抵抗は、キャリア
濃度に反比例するので、バンドギャップ３．２ｅＶの半導体のオフ抵抗は、シリコンより
１８桁も大きくなる。このような化合物半導体としては、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系
やＩｎ−Ｓｎ−Ｚｎ−Ｏ系の酸化物半導体が知られている。
【００４３】
従って、トランジスタ１１４およびトランジスタ１１５に酸化物半導体に代表されるワ
イドバンドギャップ半導体を用いれば、逆方向バイアスが印加される際のオフ電流を極め
て小さくすることができる。また、駆動回路を形成するトランジスタ１１１も同様に、酸
化物半導体に代表されるワイドバンドギャップ半導体を用いることが好ましい。これによ
り、トランジスタ１１１のオフ電流を低減し、駆動回路の消費電力の低減を図ることがで
きる。
【００４４】
上述のように駆動回路において、第１の保護回路１０４および第２の保護回路１０５を
、駆動回路を形成する半導体素子１０１の端子の一に接続することで、ＥＳＤなどの高い
サージ電圧が半導体素子１０１の端子の一に印加された場合でも、第１の保護回路１０４
または第２の保護回路１０５が放電経路となり、サージ電流が半導体素子１０１に流れる
ことを防ぐことができる。
【００４５】
例えば、正のサージ電圧が半導体素子１０１の端子の一に印加された場合、第１の保護
回路１０４が順方向バイアスとなるため、半導体素子１０１の端子の一から第１の配線１
０２へ電流が流れる。また、負のサージ電圧が半導体素子１０１の端子の一に印加された
場合、第２の保護回路１０５が順方向バイアスとなるため、第２の配線１０３から半導体
素子１０１の端子の一へ電流が流れる。このようにしてＥＳＤ等で半導体素子１０１の端
子の一に供給された電荷を打ち消し、半導体素子１０１への不要な電荷の流入を防ぐこと
ができる。特に半導体素子１０１としてトランジスタ１１１を用いる場合、第１の保護回
路１０４および第２の保護回路１０５がなければ、サージ電圧により過剰な電流がトラン
ジスタ１１１のゲート絶縁膜を通過してトランジスタ１１１が絶縁破壊を引き起こす恐れ
があるが、第１の保護回路１０４および第２の保護回路１０５を設けることによりその危
険性を排除することができる。
【００４６】
また、上述の第１の保護回路１０４および第２の保護回路１０５の機能は、第１の配線
１０２に高電位が与えられ、第２の配線１０３に低電位が与えられる場合だけではなく、
第１の配線１０２および第２の配線１０３にこれらの電位が与えられていない場合、すな
わち駆動回路の作製工程の途中、もしくは駆動回路を表示装置に取り付けている途中につ
いても同様のことが言える。正のサージ電圧は電圧の絶対値が十分に大きいため、第１の
配線１０２に高電位が与えられていなくとも第１の保護回路１０４は順方向バイアスとな
る。また、負のサージ電圧も電圧の絶対値が十分に大きいため、第２の配線１０３に低電
位が与えられていなくとも第２の保護回路１０５は順方向バイアスとなる。
【００４７】
ただし、駆動回路の作製工程の途中において、第１の保護回路１０４および第２の保護
回路１０５を動作させるには、第１の保護回路１０４および第２の保護回路１０５と半導
体素子１０１を同時に作製することが必要である。よって、トランジスタ１１４、トラン
ジスタ１１５およびトランジスタ１１１は同様の構成で同時に作製することが好ましい。
【００４８】
なお、駆動回路の通常動作時においては、第１の保護回路１０４または第２の保護回路
１０５に用いられるトランジスタ１１４またはトランジスタ１１５が逆方向バイアス状態
か、または第１の配線１０２または第２の配線１０３と半導体素子１０１の端子の一との
間の電位差がトランジスタ１１４またはトランジスタ１１５の動作電圧を超えない状態で
あるため、第１の保護回路１０４または第２の保護回路１０５は基本的には動作しない。
【００４９】
このとき、トランジスタ１１４およびトランジスタ１１５にシリコンなどのバンドギャ
ップの狭い半導体を用いると、逆方向バイアスでも僅かな電流が流れるため、第１の配線
１０２または第２の配線１０３と半導体素子１０１の端子の一との間でリーク電流が流れ
、第１の配線１０２または第２の配線１０３の電位、または半導体素子１０１の端子の一
の電位に変化が生じてしまう。
【００５０】
しかし、上述のようにトランジスタ１１４およびトランジスタ１１５に酸化物半導体に
代表されるワイドバンドギャップ半導体を用いることにより、逆方向バイアスが印加され
る際のトランジスタ１１４およびトランジスタ１１５のオフ電流を極めて小さくすること
ができるので、第１の保護回路１０４および第２の保護回路１０５のリーク電流を低減す
ることができる。
【００５１】
また、図２に示すように、トランジスタ１１４またはトランジスタ１１５を直列に接続
して、第１の保護回路１０４または第２の保護回路１０５を形成することで、第１の保護
回路１０４または第２の保護回路１０５に順方向バイアスが掛かって電流が流れるために
必要な、半導体素子１０１の端子の一と第１の配線１０２との電位差、または半導体素子
１０１の端子の一と第２の配線１０３との電位差を大きくすることができる。例えば、ト
ランジスタ１１４がｎ個直列に接続されている場合には、半導体素子１０１の端子の一と
第１の配線１０２との電位差がｎ×Ｖｔｈ（Ｖｔｈはトランジスタ１１４のしきい値電圧
）以上にならなければ、第１の保護回路１０４に順方向バイアスの電流は流れない。よっ
て、少量のノイズなどが半導体素子１０１の端子に入ることで第１の保護回路１０４また
は第２の保護回路１０５が動作してしまうのを防ぐことができる。
【００５２】
図１または図２に示す保護回路を用いることができる駆動回路および当該駆動回路を用
いたアクティブマトリクス表示装置の一例を以下に示す。
【００５３】
アクティブマトリクス型表示装置のブロック図の一例を図３（Ａ）に示す。表示装置の
基板５３００上には、画素部５３０１、第１の走査線駆動回路５３０２、第２の走査線駆
動回路５３０３、信号線駆動回路５３０４が設けられる。画素部５３０１には、複数の信
号線が信号線駆動回路５３０４から延伸して配置され、複数の走査線が第１の走査線駆動
回路５３０２、及び第２の走査線駆動回路５３０３から延伸して配置されている。なお走
査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に配置され
ている。また、表示装置の基板５３００はＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  
Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路５３０５（コントローラ、制
御ＩＣともいう）に接続されている。
【００５４】
図３（Ａ）に示す、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３、
信号線駆動回路５３０４には、図１または図２で示した駆動回路を用いることができる。
また、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３、信号線駆動回路
５３０４は、画素部５３０１と同じ基板５３００上に形成される。そのため、外部に設け
る駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板５３
００と外部の駆動回路との接続部（ＦＰＣなど）を減らすことができるため、信頼性の向
上、又は歩留まりの向上を図ることができる。
【００５５】
なお、タイミング制御回路５３０５は、第１の走査線駆動回路５３０２に対し、一例と
して、第１の走査線駆動回路用スタート信号（ＧＳＰ１）、走査線駆動回路用クロック信
号（ＧＣＫ１）を供給する。また、タイミング制御回路５３０５は、第２の走査線駆動回
路５３０３に対し、一例として、第２の走査線駆動回路用スタート信号（ＧＳＰ２）（ス
タートパルスともいう）、走査線駆動回路用クロック信号（ＧＣＫ２）を供給する。信号
線駆動回路５３０４に、信号線駆動回路用スタート信号（ＳＳＰ）、信号線駆動回路用ク
ロック信号（ＳＣＫ）、ビデオ信号用データ（ＤＡＴＡ）（単にビデオ信号ともいう）、
ラッチ信号（ＬＡＴ）を供給するものとする。なお各クロック信号は、周期のずれた複数
のクロック信号でもよいし、クロック信号を反転させた信号（ＣＫＢ）とともに供給され
るものであってもよい。なお、第１の走査線駆動回路５３０２と第２の走査線駆動回路５
３０３との一方を省略することが可能である。
【００５６】
図３（Ｂ）では、駆動周波数が低い回路（例えば、第１の走査線駆動回路５３０２、第
２の走査線駆動回路５３０３）を画素部５３０１と同じ基板５３００に形成し、信号線駆
動回路５３０４を画素部５３０１とは別の基板に形成する構成について示している。当該
構成により、単結晶半導体を用いたトランジスタと比較すると電界効果移動度が小さい薄
膜トランジスタによって、基板５３００に形成する駆動回路を構成することができる。し
たがって、表示装置の大型化、工程数の削減、コストの低減、又は歩留まりの向上などを
図ることができる。
【００５７】
また、図３（Ａ）および図３（Ｂ）に示す、第１の走査線駆動回路５３０２、第２の走
査線駆動回路５３０３または信号線駆動回路５３０４、および当該駆動回路の一部は、Ｌ
ＳＩで形成してもよい。
【００５８】
また、図４（Ａ）、図４（Ｂ）ではｎチャネル型ＴＦＴで構成する信号線駆動回路の構
成、動作について一例を示し説明する。
【００５９】
信号線駆動回路は、シフトレジスタ５６０１、及びスイッチング回路５６０２を有する
。スイッチング回路５６０２は、スイッチング回路５６０２＿１〜５６０２＿Ｎ（Ｎは自
然数）という複数の回路を有する。スイッチング回路５６０２＿１〜５６０２＿Ｎは、各
々、薄膜トランジスタ５６０３＿１〜５６０３＿ｋ（ｋは自然数）という複数のトランジ
スタを有する。薄膜トランジスタ５６０３＿１〜５６０３＿ｋは、ｎチャネル型ＴＦＴで
ある例を説明する。
【００６０】
信号線駆動回路の接続関係について、スイッチング回路５６０２＿１を例にして説明す
る。薄膜トランジスタ５６０３＿１〜５６０３＿ｋの第１端子は、各々、配線５６０４＿
１〜５６０４＿ｋと接続される。薄膜トランジスタ５６０３＿１〜５６０３＿ｋの第２端
子は、各々、信号線Ｓ１〜Ｓｋと接続される。薄膜トランジスタ５６０３＿１〜５６０３
＿ｋのゲートは、配線５６０５＿１と接続される。
【００６１】
シフトレジスタ５６０１は、配線５６０５＿１〜５６０５＿Ｎに順番にＨレベル（Ｈ信
号、高電源電位レベル、ともいう）の信号を出力し、スイッチング回路５６０２＿１〜５
６０２＿Ｎを順番に選択する機能を有する。
【００６２】
例えば、スイッチング回路５６０２＿１は、配線５６０４＿１〜５６０４＿ｋと信号線
Ｓ１〜Ｓｋとの導通状態（第１端子と第２端子との間の導通）を制御する機能、即ち配線
５６０４＿１〜５６０４＿ｋの電位を信号線Ｓ１〜Ｓｋに供給するか否かを制御する機能
を有する。このように、スイッチング回路５６０２＿１は、セレクタとしての機能を有す
る。また薄膜トランジスタ５６０３＿１〜５６０３＿ｋは、各々、配線５６０４＿１〜５
６０４＿ｋと信号線Ｓ１〜Ｓｋとの導通状態を制御する機能、即ち配線５６０４＿１〜５
６０４＿ｋの電位を信号線Ｓ１〜Ｓｋに供給する機能を有する。このように、薄膜トラン
ジスタ５６０３＿１〜５６０３＿ｋは、各々、スイッチとしての機能を有する。
【００６３】
なお、配線５６０４＿１〜５６０４＿ｋには、各々、ビデオ信号用データ（ＤＡＴＡ）
が入力される。ビデオ信号用データ（ＤＡＴＡ）は、画像情報又は画像信号に応じたアナ
ログ信号である場合が多い。
【００６４】
次に、図４（Ａ）の信号線駆動回路の動作について、図４（Ｂ）のタイミングチャート
を参照して説明する。図４（Ｂ）には、信号Ｓｏｕｔ＿１〜Ｓｏｕｔ＿Ｎ、及び信号Ｖｄ
ａｔａ＿１〜Ｖｄａｔａ＿ｋの一例を示す。信号Ｓｏｕｔ＿１〜Ｓｏｕｔ＿Ｎは、各々、
シフトレジスタ５６０１の出力信号の一例であり、信号Ｖｄａｔａ＿１〜Ｖｄａｔａ＿ｋ
は、各々、配線５６０４＿１〜５６０４＿ｋに入力される信号の一例である。なお、信号
線駆動回路の１動作期間は、表示装置における１ゲート選択期間に対応する。１ゲート選
択期間は、一例として、期間Ｔ１〜期間ＴＮに分割される。期間Ｔ１〜ＴＮは、各々、選
択された行に属する画素にビデオ信号用データ（ＤＡＴＡ）を書き込むための期間である
。
【００６５】
なお、本実施の形態の図面等において示す各構成の、信号波形のなまり等は、明瞭化の
ために誇張して表記している場合がある。よって、必ずしもそのスケールに限定されない
ものであることを付記する。
【００６６】
期間Ｔ１〜期間ＴＮにおいて、シフトレジスタ５６０１は、Ｈレベルの信号を配線５６
０５＿１〜５６０５＿Ｎに順番に出力する。例えば、期間Ｔ１において、シフトレジスタ
５６０１は、ハイレベルの信号を配線５６０５＿１に出力する。すると、薄膜トランジス
タ５６０３＿１〜５６０３＿ｋはオンになるので、配線５６０４＿１〜５６０４＿ｋと、
信号線Ｓ１〜Ｓｋとが導通状態になる。このとき、配線５６０４＿１〜５６０４＿ｋには
、Ｄａｔａ（Ｓ１）〜Ｄａｔａ（Ｓｋ）が入力される。Ｄａｔａ（Ｓ１）〜Ｄａｔａ（Ｓ
ｋ）は、各々、薄膜トランジスタ５６０３＿１〜５６０３＿ｋを介して、選択される行に
属する画素のうち、１列目〜ｋ列目の画素に書き込まれる。こうして、期間Ｔ１〜ＴＮに
おいて、選択された行に属する画素に、ｋ列ずつ順番にビデオ信号用データ（ＤＡＴＡ）
が書き込まれる。
【００６７】
以上のように、ビデオ信号用データ（ＤＡＴＡ）が複数の列ずつ画素に書き込まれるこ
とによって、ビデオ信号用データ（ＤＡＴＡ）の数、又は配線の数を減らすことができる
。よって、外部回路との接続数を減らすことができる。また、ビデオ信号用データ（ＤＡ
ＴＡ）が複数の列ずつ画素に書き込まれることによって、書き込み時間を長くすることが
でき、ビデオ信号用データ（ＤＡＴＡ）の書き込み不足を防止することができる。
【００６８】
走査線駆動回路及び／または信号線駆動回路の一部に用いることができ、図１または図
２に示す保護回路を用いたシフトレジスタの一形態について図５乃至図７を用いて説明す
る。
【００６９】
走査線駆動回路は、シフトレジスタを有している。また場合によってはレベルシフタや
バッファなどを有していても良い。走査線駆動回路において、シフトレジスタにクロック
信号（ＣＫ）及びスタートパルス信号（ＳＰ）が入力されることによって、選択信号が生
成される。生成された選択信号はバッファにおいて緩衝増幅され、対応する走査線に供給
される。走査線には、１ライン分の画素のトランジスタのゲート電極が接続されている。
そして、１ライン分の画素のトランジスタを一斉にＯＮにしなくてはならないので、バッ
ファは大きな電流を流すことが可能なものが用いられる。
【００７０】
シフトレジスタは、第１のパルス出力回路１０＿１乃至第Ｎのパルス出力回路１０＿Ｎ
（Ｎは３以上の自然数）を有している（図５（Ａ）参照）。図５（Ａ）に示すシフトレジ
スタの第１のパルス出力回路１０＿１乃至第Ｎのパルス出力回路１０＿Ｎには、第１の配
線１１より第１のクロック信号ＣＫ１、第２の配線１２より第２のクロック信号ＣＫ２、
第３の配線１３より第３のクロック信号ＣＫ３、第４の配線１４より第４のクロック信号
ＣＫ４が供給される。また第１のパルス出力回路１０＿１では、第５の配線１５からのス
タートパルスＳＰ１（第１のスタートパルス）が入力される。また２段目以降の第ｎのパ
ルス出力回路１０＿ｎ（ｎは、２以上、Ｎ以下の自然数）では、一段前段のパルス出力回
路からの信号（前段信号ＯＵＴ（ｎ−１）という）（ｎは２以上の自然数）が入力される
。また第１のパルス出力回路１０＿１では、２段後段の第３のパルス出力回路１０＿３か
らの信号が入力される。同様に、２段目以降の第ｎのパルス出力回路１０＿ｎでは、２段
後段の第（ｎ＋２）のパルス出力回路１０＿（ｎ＋２）からの信号（後段信号ＯＵＴ（ｎ
＋２）という）が入力される。従って、各段のパルス出力回路からは、後段及び／または
二つ前段のパルス出力回路に入力するための第１の出力信号（ＯＵＴ（１）（ＳＲ）〜Ｏ
ＵＴ（Ｎ）（ＳＲ））、別の配線等に入力される第２の出力信号（ＯＵＴ（１）〜ＯＵＴ
（Ｎ））が出力される。なお、図５（Ａ）に示すように、シフトレジスタの最終段の２つ
の段には、後段信号ＯＵＴ（ｎ＋２）が入力されないが、一例としては、別途第６の配線
１６より第２のスタートパルスＳＰ２、第７の配線１７より第３のスタートパルスＳＰ３
をそれぞれ入力する構成とすればよい。または、別途シフトレジスタの内部で生成された
信号であってもよい。例えば、画素部へのパルス出力に寄与しない第（Ｎ＋１）のパルス
出力回路１０＿（Ｎ＋１）、第（Ｎ＋２）のパルス出力回路１０＿（Ｎ＋２）を設け（ダ
ミー段ともいう）、当該ダミー段より第２のスタートパルス（ＳＰ２）及び第３のスター
トパルス（ＳＰ３）に相当する信号を生成する構成としてもよい。
【００７１】
なお、クロック信号（ＣＫ）は、一定の間隔でＨレベルとＬレベル（Ｌ信号、低電源電
位レベル、ともいう）を繰り返す信号である。ここで、第１のクロック信号（ＣＫ１）〜
第４のクロック信号（ＣＫ４）は、順に１／４周期分遅延している。本実施の形態では、
第１のクロック信号（ＣＫ１）〜第４のクロック信号（ＣＫ４）を利用して、パルス出力
回路の駆動の制御等を行う。なお、クロック信号は、入力される駆動回路に応じて、ＧＣ
Ｋ、ＳＣＫということもあるが、ここではＣＫとして説明を行う。
【００７２】
第１の入力端子２１、第２の入力端子２２及び第３の入力端子２３は、第１の配線１１
〜第４の配線１４のいずれかと電気的に接続されている。例えば、図５（Ａ）において、
第１のパルス出力回路１０＿１は、第１の入力端子２１が第１の配線１１と電気的に接続
され、第２の入力端子２２が第２の配線１２と電気的に接続され、第３の入力端子２３が
第３の配線１３と電気的に接続されている。また、第２のパルス出力回路１０＿２は、第
１の入力端子２１が第２の配線１２と電気的に接続され、第２の入力端子２２が第３の配
線１３と電気的に接続され、第３の入力端子２３が第４の配線１４と電気的に接続されて
いる。
【００７３】
第１のパルス出力回路１０＿１〜第Ｎのパルス出力回路１０＿Ｎの各々は、第１の入力
端子２１、第２の入力端子２２、第３の入力端子２３、第４の入力端子２４、第５の入力
端子２５、第１の出力端子２６、第２の出力端子２７を有しているとする（図５（Ｂ）参
照）。第１のパルス出力回路１０＿１において、第１の入力端子２１に第１のクロック信
号ＣＫ１が入力され、第２の入力端子２２に第２のクロック信号ＣＫ２が入力され、第３
の入力端子２３に第３のクロック信号ＣＫ３が入力され、第４の入力端子２４にスタート
パルスが入力され、第５の入力端子２５に後段信号ＯＵＴ（３）が入力され、第１の出力
端子２６より第１の出力信号ＯＵＴ（１）（ＳＲ）が出力され、第２の出力端子２７より
第２の出力信号ＯＵＴ（１）が出力されていることとなる。
【００７４】
次に、図５（Ａ）に示したパルス出力回路に図１または図２に示す保護回路を用いた具
体的な回路構成の一例について、図６を用いて説明する。
【００７５】
図６に示すパルス出力回路は、第１のトランジスタ３１〜第１１のトランジスタ４１を
有している。また、第１の保護回路１０４ａ〜第１の保護回路１０４ｈ、第２の保護回路
１０５ａ〜第２の保護回路１０５ｈを有している。ここで、第１の保護回路１０４ａ〜第
１の保護回路１０４ｈは図１または図２に示す第１の保護回路１０４と対応しており、第
２の保護回路１０５ａ〜第２の保護回路１０５ｈは図１または図２に示す第２の保護回路
１０５と対応している。また、上述した第１の入力端子２１〜第５の入力端子２５、及び
第１の出力端子２６、第２の出力端子２７に加え、第１の高電源電位ＶＤＤが供給される
電源線５１、低電源電位ＶＳＳが供給される電源線５３から、第１のトランジスタ３１〜
第１１のトランジスタ４１に信号、または電源電位が供給される。ここで図６における各
電源線の電源電位の大小関係は、電源電位ＶＤＤは電源電位ＶＳＳより大きい電位とする
。なお、第１のクロック信号（ＣＫ１）〜第４のクロック信号（ＣＫ４）は、一定の間隔
でＨレベルとＬレベルを繰り返す信号であるが、ＨレベルのときはＶＤＤ、Ｌレベルのと
きはＶＳＳであるとする。なお、電源電位ＶＤＤより小さく、電源電位ＶＳＳより大きい
電源電位ＶＣＣを有する電源線を設けても良い。当該電源線の電位ＶＣＣを、電源線５１
の電位ＶＤＤより低くすることにより、動作に影響を与えることなく、トランジスタのゲ
ート電極に印加される電位を低く抑えることができ、トランジスタのしきい値のシフトを
低減し、劣化を抑制することができる。
【００７６】
なお、トランジスタのソースとドレインとは、薄膜トランジスタの構造や動作条件等に
よって変わるため、いずれがソースまたはドレインであるかを限定することが困難である
。そこで、ソース及びドレインとして機能する領域を、ソースもしくはドレインと呼ばな
い場合がある。その場合、一例としては、それぞれを第１端子、第２端子と表記する場合
がある。
【００７７】
図６において第１のトランジスタ３１は、第１端子が電源線５１に電気的に接続され、
第２端子が第９のトランジスタ３９の第１端子に電気的に接続され、ゲート電極が第４の
入力端子２４に電気的に接続されている。第２のトランジスタ３２は、第１端子が電源線
５３に電気的に接続され、第２端子が第９のトランジスタ３９の第１端子に電気的に接続
され、ゲート電極が第４のトランジスタ３４のゲート電極に電気的に接続されている。第
３のトランジスタ３３は、第１端子が第１の入力端子２１に電気的に接続され、第２端子
が第１の出力端子２６に電気的に接続されている。第４のトランジスタ３４は、第１端子
が電源線５３に電気的に接続され、第２端子が第１の出力端子２６に電気的に接続されて
いる。第５のトランジスタ３５は、第１端子が電源線５３に電気的に接続され、第２端子
が第２のトランジスタ３２のゲート電極及び第４のトランジスタ３４のゲート電極に電気
的に接続され、ゲート電極が第４の入力端子２４に電気的に接続されている。第６のトラ
ンジスタ３６は、第１端子が電源線５１に電気的に接続され、第２端子が第２のトランジ
スタ３２のゲート電極及び第４のトランジスタ３４のゲート電極に電気的に接続され、ゲ
ート電極が第５の入力端子２５に電気的に接続されている。第７のトランジスタ３７は、
第１端子が電源線５１に電気的に接続され、第２端子が第８のトランジスタ３８の第２端
子に電気的に接続され、ゲート電極が第３の入力端子２３に電気的に接続されている。第
８のトランジスタ３８は、第１端子が第２のトランジスタ３２のゲート電極及び第４のト
ランジスタ３４のゲート電極に電気的に接続され、ゲート電極が第２の入力端子２２に電
気的に接続されている。第９のトランジスタ３９は、第１端子が第１のトランジスタ３１
の第２端子及び第２のトランジスタ３２の第２端子に電気的に接続され、第２端子が第３
のトランジスタ３３のゲート電極及び第１０のトランジスタ４０のゲート電極に電気的に
接続され、ゲート電極が電源線５１に電気的に接続されている。第１０のトランジスタ４
０は、第１端子が第１の入力端子２１に電気的に接続され、第２端子が第２の出力端子２
７に電気的に接続され、ゲート電極が第９のトランジスタ３９の第２端子に電気的に接続
されている。第１１のトランジスタ４１は、第１端子が電源線５３に電気的に接続され、
第２端子が第２の出力端子２７に電気的に接続され、ゲート電極が第２のトランジスタ３
２のゲート電極及び第４のトランジスタ３４のゲート電極に電気的に接続されている。
【００７８】
なお、電源電位ＶＣＣを有する電源線を設ける場合、第６のトランジスタ３６の第１端
子、第７のトランジスタ３７の第１端子および第９のトランジスタ３９のゲート電極に電
源線５１の代わりに、電源電位ＶＣＣを有する電源線を電気的に接続すればよい。
【００７９】
図６において、電源線５１と電気的に接続された第１の保護回路１０４ａと電源線５３
と電気的に接続された第２の保護回路１０５ａの間に第１のトランジスタ３１のゲート電
極が電気的に接続されている。また、電源線５１と電気的に接続された第１の保護回路１
０４ｂと電源線５３と電気的に接続された第２の保護回路１０５ｂの間に第８のトランジ
スタ３８のゲート電極が電気的に接続されている。また、電源線５１と電気的に接続され
た第１の保護回路１０４ｃと電源線５３と電気的に接続された第２の保護回路１０５ｃの
間に第７のトランジスタ３７のゲート電極が電気的に接続されている。また、電源線５１
と電気的に接続された第１の保護回路１０４ｄと電源線５３と電気的に接続された第２の
保護回路１０５ｄの間に第６のトランジスタ３６のゲート電極が電気的に接続されている
。また、電源線５１と電気的に接続された第１の保護回路１０４ｅと電源線５３と電気的
に接続された第２の保護回路１０５ｅの間に第４のトランジスタ３４のゲート電極が電気
的に接続されている。また、電源線５１と電気的に接続された第１の保護回路１０４ｆと
電源線５３と電気的に接続された第２の保護回路１０５ｆの間に第１の出力端子２６が電
気的に接続されている。また、電源線５１と電気的に接続された第１の保護回路１０４ｇ
と電源線５３と電気的に接続された第２の保護回路１０５ｇの間に第１の入力端子２１が
電気的に接続されている。また、電源線５１と電気的に接続された第１の保護回路１０４
ｈと電源線５３と電気的に接続された第２の保護回路１０５ｈの間に第２の出力端子２７
が電気的に接続されている。
【００８０】
図１および図２を用いて説明したように、電源線５１と接続された第１の保護回路１０
４ａ乃至第１の保護回路１０４ｈと電源線５３と接続された第２の保護回路１０５ａ乃至
第２の保護回路１０５ｈの間に設けられた電極または端子を有する半導体素子、および当
該電極や端子と接続された半導体素子において、ＥＳＤなどの高いサージ電圧が印加され
た場合でも、第１の保護回路１０４ａ乃至第１の保護回路１０４ｈまたは第２の保護回路
１０５ａ乃至第２の保護回路１０５ｈが放電経路となり、当該半導体素子にサージ電流が
流れることを防ぐことができる。
【００８１】
ただし、第１の保護回路１０４ａ乃至第１の保護回路１０４ｈおよび第２の保護回路１
０５ａ乃至第２の保護回路１０５ｈは、全てが必須というわけではなく、必要に応じて適
宜設ければよい。
【００８２】
図６において、第３のトランジスタ３３のゲート電極、第１０のトランジスタ４０のゲ
ート電極、及び第９のトランジスタ３９の第２端子の接続箇所をノードＡとする。また、
第２のトランジスタ３２のゲート電極、第４のトランジスタ３４のゲート電極、第５のト
ランジスタ３５の第２端子、第６のトランジスタ３６の第２端子、第８のトランジスタ３
８の第１端子、及び第１１のトランジスタ４１のゲート電極の接続箇所をノードＢとする
。
【００８３】
ここで、図６に示したパルス出力回路を複数具備するシフトレジスタのタイミングチャ
ートについて図７に示す。なおシフトレジスタが走査線駆動回路である場合、図７中の期
間６１は垂直帰線期間であり、期間６２はゲート選択期間に相当する。
【００８４】
なお、図６に示すように、ゲートに電源電位ＶＤＤが印加される第９のトランジスタ３
９を設けておくことにより、ブートストラップ動作の前後において、以下のような利点が
ある。
【００８５】
ゲート電極に電源電位ＶＤＤが印加される第９のトランジスタ３９がない場合、ブート
ストラップ動作によりノードＡの電位が上昇すると、第１のトランジスタ３１の第２端子
であるソースの電位が上昇していき、電源電位ＶＤＤより大きくなる。そして、第１のト
ランジスタ３１のソースが第１端子側、即ち電源線５１側に切り替わる。そのため、第１
のトランジスタ３１においては、ゲートとソースの間、ゲートとドレインの間ともに、大
きな電圧が印加されるために大きなストレスがかかり、トランジスタの劣化の要因となり
うる。そこで、ゲート電極に電源電位ＶＤＤが印加される第９のトランジスタ３９を設け
ておくことにより、ブートストラップ動作によりノードＡの電位は上昇するものの、第１
のトランジスタ３１の第２端子の電位の上昇を生じないようにすることができる。つまり
、第９のトランジスタ３９を設けることにより、第１のトランジスタ３１のゲートとソー
スの間に印加される負の電圧の値を小さくすることができる。よって、本実施の形態の回
路構成とすることにより、第１のトランジスタ３１のゲートとソースの間に印加される負
の電圧も小さくできるため、ストレスによる第１のトランジスタ３１の劣化を抑制するこ
とができる。
【００８６】
なお、第９のトランジスタ３９を設ける箇所については、第１のトランジスタ３１の第
２端子と第３のトランジスタ３３のゲートとの間に第１端子と第２端子を介して接続され
るように設ける構成であればよい。なお、本実施形態でのパルス出力回路を複数具備する
シフトレジスタの場合、走査線駆動回路より段数の多い信号線駆動回路では、第９のトラ
ンジスタ３９を省略してもよく、トランジスタ数を削減することができる利点がある。
【００８７】
なお第１のトランジスタ３１乃至第１１のトランジスタ４１の半導体層として、酸化物
半導体を用いることにより、薄膜トランジスタのオフ電流を低減すると共に、オン電流及
び電界効果移動度を高めることが出来ると共に、劣化の度合いを低減することが出来るた
め、回路内の誤動作を低減することができる。
【００８８】
なお、第７のトランジスタ３７のゲート電極に第３の入力端子２３によって供給される
クロック信号、第８のトランジスタ３８のゲート電極に第２の入力端子２２によって供給
されるクロック信号は、第７のトランジスタ３７のゲート電極に第２の入力端子２２によ
って供給されるクロック信号、第８のトランジスタ３８のゲート電極に第３の入力端子２
３によって供給されるクロック信号となるように、結線関係を入れ替えても同様の作用を
奏する。この時、図６に示すシフトレジスタにおいて、第７のトランジスタ３７及び第８
のトランジスタ３８が共にオンの状態から、第７のトランジスタ３７がオフ、第８のトラ
ンジスタ３８がオンの状態、次いで第７のトランジスタ３７がオフ、第８のトランジスタ
３８がオフの状態とすることによって、第２の入力端子２２及び第３の入力端子２３の電
位が低下することで生じる、ノードＢの電位の低下が第７のトランジスタ３７のゲート電
極の電位の低下、及び第８のトランジスタ３８のゲート電極の電位の低下に起因して２回
生じることとなる。一方、図６に示すシフトレジスタにおいて、第７のトランジスタ３７
及び第８のトランジスタ３８が共にオンの状態から、第７のトランジスタ３７がオン、第
８のトランジスタ３８がオフの状態、次いで、第７のトランジスタ３７がオフ、第８のト
ランジスタ３８がオフの状態とすることによって、第２の入力端子２２及び第３の入力端
子２３の電位が低下することで生じるノードＢの電位の低下を、第８のトランジスタ３８
のゲート電極の電位の低下による一回に低減することができる。そのため、第７のトラン
ジスタ３７のゲート電極に第３の入力端子２３からクロック信号ＣＫ３が供給され、第８
のトランジスタ３８のゲート電極に第２の入力端子２２からクロック信号ＣＫ２が供給さ
れる結線関係とすることが好適である。なぜなら、ノードＢの電位の変動回数が低減され
、またノイズを低減することが出来るからである。
【００８９】
このように、第１の出力端子２６及び第２の出力端子２７の電位をＬレベルに保持する
期間に、ノードＢに定期的にＨレベルの信号が供給される構成とすることにより、パルス
出力回路の誤動作を抑制することができる。
【００９０】
以上のような構成とすることにより、作製中にＥＳＤにより半導体素子が破壊されるこ
とを抑制する駆動回路を提供することができる。また、リーク電流の小さい保護回路が設
けられた駆動回路を提供することができる。
【００９１】
以上、本実施の形態に示す構成、方法などは、本実施の形態に示す構成どうしで組み合
わせて用いることもできるし、他の実施の形態に示す構成、方法などと適宜組み合わせて
用いることもできる。
【００９２】
（実施の形態２）
本実施の形態においては、実施の形態１に示す駆動回路の作製方法について、図８およ
び図９を用いて説明する。例として図８に示す、トランジスタ４４０およびトランジスタ
４５０を同時に作製する方法について説明する。ここで、トランジスタ４４０は、先の実
施の形態に示す第１の保護回路１０４を形成するトランジスタ１１４に対応し、トランジ
スタ４５０は、半導体素子１０１として機能するトランジスタ１１１に対応する。なお、
本実施の形態では、直接図示しないが、先の実施の形態に示す第２の保護回路１０５を形
成するトランジスタ１１５もトランジスタ４４０と同様の方法で形成することができる。
また、図３に示すように駆動回路部と表示部を同一基板上に作製する場合、表示部のトラ
ンジスタも同様の方法で作製することができる。
【００９３】
図８（Ｆ）に示すように、トランジスタ４４０は、絶縁膜４２０が設けられた絶縁表面
を有する基板４００上に、チャネル形成領域４０９、ソース領域４０４ａ、ドレイン領域
４０４ｂを含む酸化物半導体膜４０３、ソース電極層４０５ａ、ドレイン電極層４０５ｂ
、ゲート絶縁膜４０２、ゲート電極層４０１を有する。また、トランジスタ４５０は、絶
縁膜４２０が設けられた絶縁表面を有する基板４００上に、チャネル形成領域４１９、ソ
ース領域４１４ａ、ドレイン領域４１４ｂを含む酸化物半導体膜４１３、ソース電極層４
１５ａ、ドレイン電極層４１５ｂ、配線層４１５ｃ、ゲート絶縁膜４１２、ゲート電極層
４１１を有する。
【００９４】
以下、図８（Ａ）乃至図８（Ｆ）を用いてトランジスタ４４０およびトランジスタ４５
０の作製工程について説明する。
【００９５】
まず、絶縁表面を有する基板４００上に絶縁膜４２０を形成する。
【００９６】
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少な
くとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バ
リウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板
、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコン
などの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体
基板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられた
ものを、基板４００として用いてもよい。
【００９７】
絶縁膜４２０としては、プラズマＣＶＤ法又はスパッタリング法等により、酸化シリコ
ン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸
化ガリウム、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウ
ム、又はこれらの混合材料を用いて形成することができる。
【００９８】
絶縁膜４２０は、単層でも積層でもよいが、酸化物半導体膜４０３に接する膜には酸化
物絶縁膜を用いることが好ましい。本実施の形態では絶縁膜４２０としてスパッタリング
法を用いて形成する酸化シリコン膜を用いる。
【００９９】
次に、絶縁膜４２０上に酸化物半導体膜を成膜し、当該酸化物半導体膜を島状にパター
ニングして酸化物半導体膜４０３および酸化物半導体膜４１３を形成する。
【０１００】
絶縁膜４２０は、酸化物半導体膜４０３および酸化物半導体膜４１３と接するため、膜
中（バルク中）に少なくとも化学量論比を超える量の酸素が存在することが好ましい。例
えば、絶縁膜４２０として、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただし、
α＞０）とする。このような絶縁膜４２０を用いることで、酸化物半導体膜４０３および
酸化物半導体膜４１３に酸素を供給することができ、特性を良好にすることができる。酸
化物半導体膜４０３および酸化物半導体膜４１３へ酸素を供給することにより、膜中の酸
素欠損を補填することができる。
【０１０１】
例えば、酸素の供給源となる酸素を多く（過剰に）含む絶縁膜４２０を酸化物半導体膜
４０３および酸化物半導体膜４１３と接して設けることによって、該絶縁膜４２０から酸
化物半導体膜４０３および酸化物半導体膜４１３へ酸素を供給することができる。酸化物
半導体膜４０３および酸化物半導体膜４１３と絶縁膜４２０を少なくとも一部が接した状
態で加熱処理を行うことによって酸化物半導体膜４０３および酸化物半導体膜４１３への
酸素の供給を行ってもよい。
【０１０２】
酸化物半導体膜４０３および酸化物半導体膜４１３の形成工程において、酸化物半導体
膜４０３および酸化物半導体膜４１３に水素、又は水がなるべく含まれないようにするた
めに、酸化物半導体膜４０３および酸化物半導体膜４１３の成膜の前処理として、スパッ
タリング装置の予備加熱室で絶縁膜４２０が形成された基板を予備加熱し、基板及び絶縁
膜４２０に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予
備加熱室に設ける排気手段はクライオポンプが好ましい。
【０１０３】
酸化物半導体膜４０３および酸化物半導体膜４１３に用いる酸化物半導体としては、少
なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺ
ｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばら
つきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有するこ
とが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また
、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライ
ザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【０１０４】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム
（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウ
ム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホ
ルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、
ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【０１０５】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸
化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ
系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属
の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ
系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系
酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸
化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化
物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物
、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、
Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉ
ｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、
Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ
−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を
用いることができる。本実施の形態では、酸化物半導体としてＩＧＺＯを用いるものとす
る。
【０１０６】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分と
して有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、Ｉｎと
ＧａとＺｎ以外の金属元素が入っていてもよい。
【０１０７】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない
）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれ
た一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ
５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【０１０８】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：
Ｚｎ＝１：３：２（＝１／６：１／２：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２（＝１
／２：１／６：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１
／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることが
できる。または、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：
Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：
１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成
の近傍の酸化物を用いるとよい。
【０１０９】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）
に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、
キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密
度等を適切なものとすることが好ましい。
【０１１０】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしな
がら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低くすることにより移動度を
上げることができる。
【０１１１】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ
＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋
Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２
＋（ｃ−Ｃ）２≦ｒ２を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の
酸化物でも同様である。
【０１１２】
また、酸化物半導体膜は、単層だけでなく、２層以上の積層構造としても良い。このと
き、酸化物半導体膜を構成するそれぞれの酸化物半導体層どうしは、異なるエネルギーギ
ャップを有する構造でも良いし、ほぼ同等のエネルギーギャップを有する構造であっても
良い。例えば、酸化物半導体膜が、第１の酸化物半導体層、第２の酸化物半導体層、第３
の酸化物半導体層の順番で積層された構造の場合、エネルギーギャップの小さい第２の酸
化物半導体層を、エネルギーギャップの大きい第１の酸化物半導体層及び第３の酸化物半
導体層により挟む構造とすることによって、よりトランジスタのオフ電流（リーク電流）
を低減する効果が得られる。
【０１１３】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結
晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファ
スでもよい。
【０１１４】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため
、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的
高い移動度を得ることができる。
【０１１５】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表
面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる
。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好まし
く、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好
ましくは０．１ｎｍ以下の表面上に形成するとよい。
【０１１６】
なお、Ｒａは、ＪＩＳ  Ｂ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義さ
れている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基
準面から指定面までの偏差の絶対値を平均した値」で表現でき、以下の式にて定義される
。
【０１１７】
【数１】
2020123742.tif 000003
【０１１８】
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，
ｙ１））（ｘ１，ｙ２，ｆ（ｘ１，ｙ２））（ｘ２，ｙ１，ｆ（ｘ２，ｙ１））（ｘ２，
ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影
した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａは原
子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて測定可
能である。
【０１１９】
よって、絶縁膜４２０において酸化物半導体膜４０３および酸化物半導体膜４１３が接
して形成される領域に、平坦化処理を行ってもよい。平坦化処理としては、特に限定され
ないが、研磨処理（例えば、化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ
Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法）、ドライエッチング処理、プラズマ処理を用いるこ
とができる。
【０１２０】
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパ
ッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲ
Ｆ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である
。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタ
リングを行うと、絶縁膜４２０の表面に付着している粉状物質（パーティクル、ごみとも
いう）を除去することができる。
【０１２１】
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行っても
よく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に
限定されず、絶縁膜４２０表面の凹凸状態に合わせて適宜設定すればよい。
【０１２２】
酸化物半導体膜４０３および酸化物半導体膜４１３として、結晶を含み、結晶性を有す
る酸化物半導体膜（結晶性酸化物半導体膜）を用いることができる。結晶性酸化物半導体
膜における結晶状態は、結晶軸の方向が無秩序な状態でも、一定の配向性を有する状態で
あってもよい。
【０１２３】
例えば、結晶性酸化物半導体膜として、表面に概略垂直なｃ軸を有している結晶を含む
、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄ
ｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜を用いることができる。
【０１２４】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ
膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、
当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また
、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒ
ｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境
界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダ
リーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子
移動度の低下が抑制される。
【０１２５】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三
角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状また
は金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸
およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、
８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−
５°以上５°以下の範囲も含まれることとする。
【０１２６】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡ
ＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被
形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、Ｃ
ＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非
晶質化することもある。
【０１２７】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形
成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。
なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、ま
たは成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【０１２８】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変
動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【０１２９】
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
【０１３０】
また、ＣＡＡＣ−ＯＳのように結晶部を有する酸化物半導体では、よりバルク内欠陥を
低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移
動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体
を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは
０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【０１３１】
酸化物半導体膜４０３および酸化物半導体膜４１３の膜厚は、１ｎｍ以上２００ｎｍ以
下（好ましくは５ｎｍ以上３０ｎｍ以下）とし、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃ
ｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａ
ｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。また
、酸化物半導体膜４０３および酸化物半導体膜４１３は、スパッタリングターゲット表面
に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置、所謂
ＣＰスパッタ装置（Ｃｏｌｕｍｎａｒ  Ｐｌａｓｍａ  Ｓｐｕｔｔｅｒｉｎｇ  ｓｙｓｔ
ｅｍ）を用いて成膜してもよい。
【０１３２】
なお、酸化物半導体膜は、成膜時に酸素が多く含まれるような条件（例えば、酸素１０
０％の雰囲気下でスパッタリング法により成膜を行うなど）で成膜して、酸素を多く含む
（好ましくは酸化物半導体が結晶状態における化学量論比に対し、酸素の含有量が過剰な
領域が含まれている）膜とすることが好ましい。
【０１３３】
酸化物半導体膜をスパッタリング法で作製するためのターゲットとしては、例えば、組
成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ比］の金属酸化物タ
ーゲットを用い、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜を成膜する。また、このターゲットの材料
及び組成に限定されず、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ
比］などの金属酸化物ターゲットを用いてもよい。
【０１３４】
また、金属酸化物ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以
上９９．９％以下である。充填率の高い金属酸化物ターゲットを用いることにより、成膜
した酸化物半導体膜は緻密な膜とすることができる。
【０１３５】
酸化物半導体膜を、成膜する際に用いるスパッタリングガスは水素、水、水酸基又は水
素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【０１３６】
減圧状態に保持された成膜室内に基板を保持する。そして、成膜室内の残留水分を除去
しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板４
００上に酸化物半導体膜を成膜する。成膜室内の残留水分を除去するためには、吸着型の
真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを
用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップ
を加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素
原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も
）等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を
低減できる。
【０１３７】
また、絶縁膜４２０と酸化物半導体膜とを大気に解放せずに連続的に形成することが好
ましい。絶縁膜４２０と酸化物半導体膜とを大気に曝露せずに連続して形成すると、絶縁
膜４２０表面に水素や水分などの不純物が吸着することを防止することができる。
【０１３８】
酸化物半導体膜４０３および酸化物半導体膜４１３としてＣＡＡＣ−ＯＳ膜を用いる場
合、ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲッ
トを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオ
ンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し
、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離
することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したま
ま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
【０１３９】
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
【０１４０】
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制で
きる。例えば、成膜室内に存在する不純物（水素、水、二酸化炭素および窒素など）の濃
度を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露
点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
【０１４１】
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイ
グレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好まし
くは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、
平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり
、スパッタリング粒子の平らな面が基板に付着する。
【０１４２】
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメー
ジを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００
体積％とする。
【０１４３】
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットに
ついて以下に示す。
【０１４４】
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処
理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−
Ｇａ−Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。こ
こで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が
、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２のｍ
ｏｌ数比である。なお、粉末の種類、およびその混合する比率は、作製するスパッタリン
グ用ターゲットによって適宜変更すればよい。
【０１４５】
また、酸化物半導体膜に、過剰な水素（水や水酸基を含む）を除去（脱水化または脱水
素化）するための加熱処理を行ってもよい。加熱処理の温度は、３００℃以上７００℃以
下、または基板の歪み点未満とする。加熱処理は減圧下又は窒素雰囲気下などで行うこと
ができる。例えば、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体膜に
対して窒素雰囲気下４５０℃において１時間の加熱処理を行う。
【０１４６】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または
熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ  
Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  
Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎ
ｅａｌ）装置を用いることができる。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行
う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理
によって被処理物と反応しない不活性気体が用いられる。ＬＲＴＡ装置は、ハロゲンラン
プ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリ
ウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理
物を加熱する装置である。
【０１４７】
例えば、加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を
入れ、数分間加熱した後、基板を不活性ガス中から出すＧＲＴＡを行ってもよい。
【０１４８】
なお、脱水化又は脱水素化のための加熱処理は、酸化物半導体膜４０３および酸化物半
導体膜４１３の形成後、金属元素を含む膜が形成されている間、及び酸化物半導体膜４０
３および酸化物半導体膜４１３への酸素の導入工程前などであれば、トランジスタ４４０
およびトランジスタ４５０の作製工程においてどのタイミングで行ってもよい。
【０１４９】
脱水化又は脱水素化のための加熱処理を、酸化物半導体膜が島状に加工される前に行う
と、絶縁膜４２０に含まれる酸素が加熱処理によって放出されるのを防止することができ
るため好ましい。
【０１５０】
なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、
水、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、または
ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好まし
くは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．
１ｐｐｍ以下）とすることが好ましい。
【０１５１】
また、加熱処理で酸化物半導体膜を加熱した後、同じ炉に高純度の酸素ガス、高純度の
一酸化二窒素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法
）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下
、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。
酸素ガスまたは一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。または
、熱処理装置に導入する酸素ガスまたは一酸化二窒素ガスの純度を、６Ｎ以上好ましくは
７Ｎ以上（即ち、酸素ガスまたは一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ま
しくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又は一酸化二窒素ガスの作用
により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしま
った酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導
体膜を高純度化及びｉ型（真性）化することができる。
【０１５２】
酸化物半導体膜４０３および酸化物半導体膜４１３は、成膜された酸化物半導体膜をフ
ォトリソグラフィ工程により島状に加工して形成する。また、島状の酸化物半導体膜４０
３および酸化物半導体膜４１３を形成するためのレジストマスクをインクジェット法で形
成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しな
いため、製造コストを低減できる。
【０１５３】
なお、酸化物半導体膜のエッチングは、ドライエッチングでもウェットエッチングでも
よく、両方を用いてもよい。例えば、酸化物半導体膜のウェットエッチングに用いるエッ
チング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、Ｉ
ＴＯ０７Ｎ（関東化学社製）を用いてもよい。
【０１５４】
また、酸化物半導体膜を素子ごとに分離する絶縁膜からなる素子分離領域を設けても良
い。
【０１５５】
次いで、酸化物半導体膜４０３および酸化物半導体膜４１３上にゲート絶縁膜４２２を
形成する。
【０１５６】
なお、ゲート絶縁膜４２２の被覆性を向上させるために、酸化物半導体膜４０３および
酸化物半導体膜４１３表面にも上記平坦化処理を行ってもよい。特にゲート絶縁膜４２２
として膜厚の薄い絶縁膜を用いる場合、酸化物半導体膜４０３および酸化物半導体膜４１
３表面の平坦性が良好であることが好ましい。
【０１５７】
ゲート絶縁膜４２２の膜厚は、１ｎｍ以上１００ｎｍ以下とし、スパッタリング法、Ｍ
ＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。また、
ゲート絶縁膜４２２は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表
面がセットされた状態で成膜を行うスパッタ装置、所謂ＣＰスパッタ装置を用いて成膜し
てもよい。
【０１５８】
ゲート絶縁膜４２２の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニ
ウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸
化シリコン膜を用いて形成することができる。ゲート絶縁膜４２２は、酸化物半導体膜４
０３および酸化物半導体膜４１３と接する部分において酸素を含むことが好ましい。特に
、ゲート絶縁膜４２２は、膜中（バルク中）に少なくとも化学量論比を超える量の酸素が
存在することが好ましく、例えば、ゲート絶縁膜４２２として、酸化シリコン膜を用いる
場合には、ＳｉＯ２＋α（ただし、α＞０）とする。本実施の形態では、ゲート絶縁膜４
２２として、ＳｉＯ２＋α（ただし、α＞０）である酸化シリコン膜を用いる。この酸化
シリコン膜をゲート絶縁膜４２２として用いることで、酸化物半導体膜４０３および酸化
物半導体膜４１３に酸素を供給することができ、特性を良好にすることができる。さらに
、ゲート絶縁膜４２２は、作製するトランジスタのサイズやゲート絶縁膜４２２の段差被
覆性を考慮して形成することが好ましい。
【０１５９】
また、ゲート絶縁膜４２２の材料として酸化ハフニウム、酸化イットリウム、ハフニウ
ムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリ
ケート（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘ
Ｏｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲート
リーク電流を低減できる。さらに、ゲート絶縁膜４２２は、単層構造としても良いし、積
層構造としても良い。
【０１６０】
それから、プラズマＣＶＤ法又はスパッタリング法等を用いて導電膜を成膜し、当該導
電膜を選択的にパターニングしてゲート電極層４０１およびゲート電極層４１１をゲート
絶縁膜４２２上に形成する（図８（Ａ）参照）。ゲート電極層４０１およびゲート電極層
４１１は、モリブデン、チタン、タンタル、タングステン、銅、クロム、ネオジム、スカ
ンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができ
る。また、ゲート電極層４０１およびゲート電極層４１１としてリン等の不純物元素をド
ーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサ
イド膜を用いてもよい。ゲート電極層４０１およびゲート電極層４１１は、単層構造とし
てもよいし、積層構造としてもよい。本実施の形態では、ゲート電極層４０１およびゲー
ト電極層４１１としてタングステンを用いる。
【０１６１】
また、ゲート電極層４０１およびゲート電極層４１１の材料は、インジウム錫酸化物、
酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化
物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジ
ウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用する
こともできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
【０１６２】
また、ゲート絶縁膜４２２と接するゲート電極層４０１およびゲート電極層４１１を積
層とする場合その一層として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇ
ａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒
素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属
窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は５電子ボルト、好ま
しくは５．５電子ボルト以上の仕事関数を有し、ゲート電極層として用いた場合、トラン
ジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイ
ッチング素子を実現できる。
【０１６３】
次に、ゲート電極層４０１およびゲート電極層４１１をマスクとしてゲート絶縁膜４２
２をエッチングして、酸化物半導体膜４０３および酸化物半導体膜４１３の一部を露出さ
せ、ゲート絶縁膜４０２およびゲート絶縁膜４１２を形成する（図８（Ｂ）参照）。
【０１６４】
次いで、酸化物半導体膜４０３、酸化物半導体膜４１３、ゲート絶縁膜４０２、ゲート
絶縁膜４１２、ゲート電極層４０１およびゲート電極層４１１上に、酸化物半導体膜４０
３および酸化物半導体膜４１３の一部と接して、金属元素を含む膜４２４を基板４００を
加熱しながら成膜する（図８（Ｃ）参照）。金属元素を含む膜４２４の加熱成膜の温度は
１００℃以上７００℃以下、好ましくは２００℃以上４００℃以下とすればよい。
【０１６５】
金属元素を含む膜４２４としては、金属膜、金属酸化物膜、金属窒化物膜等が挙げられ
る。なお、金属元素を含む膜４２４は、酸化物半導体膜４０３のチャネル形成領域４０９
および酸化物半導体膜４１３のチャネル形成領域４１９に含まれる金属元素とは異なる金
属元素を含むものとする。
【０１６６】
金属元素を含む膜４２４中の金属元素としては、アルミニウム（Ａｌ）、チタン（Ｔｉ
）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）
、ランタン（Ｌａ）、バリウム（Ｂａ）、マグネシウム（Ｍｇ）、ジルコニウム（Ｚｒ）
、及びニッケル（Ｎｉ）のいずれかから選択される一以上を用いることができる。金属元
素を含む膜４２４として、上記金属元素のいずれかから選択される一以上を含む金属膜、
金属酸化物膜、又は金属窒化物膜（例えば、窒化チタン膜、窒化モリブデン膜、窒化タン
グステン膜）を用いることができる。また、金属元素を含む膜４２４にリン（Ｐ）、ホウ
素（Ｂ）などのドーパントを含ませてもよい。本実施の形態において金属元素を含む膜４
２４は導電性を有する。
【０１６７】
金属元素を含む膜４２４は、プラズマＣＶＤ法、スパッタリング法、又は蒸着法等によ
り成膜することができる。金属元素を含む膜４２４の膜厚は５ｎｍ以上３０ｎｍ以下とす
ればよい。
【０１６８】
本実施の形態では、金属元素を含む膜４２４として膜厚１０ｎｍのアルミニウム膜をス
パッタリング法によって形成する。
【０１６９】
なお、加熱成膜は、窒素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐ
ｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウムなど
）の雰囲気下で行えばよいが、上記窒素、超乾燥空気、または希ガス等の雰囲気に水、水
素などが含まれないことが好ましい。また、加熱処理装置に導入する窒素、または希ガス
の純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（
即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、減圧下または真空中で行っても良い。
【０１７０】
金属元素を含む膜４２４の加熱成膜により、金属元素を含む膜４２４から酸化物半導体
膜４０３および酸化物半導体膜４１３へ金属元素が導入される。これにより、酸化物半導
体膜４０３のゲート電極層４０１と重畳する領域にチャネル形成領域４０９が形成され、
当該チャネル形成領域をチャネル長方向に挟む領域に、金属元素を含み、当該チャネル形
成領域４０９より抵抗が低いソース領域４０４ａおよびドレイン領域４０４ｂが形成され
る。また同様に、酸化物半導体膜４１３にチャネル形成領域４１９と、金属元素を含み、
当該チャネル形成領域４１９より抵抗が低いソース領域４１４ａおよびドレイン領域４１
４ｂが形成される。
【０１７１】
なお、図８（Ｃ）においては、酸化物半導体膜４０３の膜厚方向全域に、チャネル形成
領域４０９より抵抗が低いソース領域４０４ａおよびドレイン領域４０４ｂが形成されて
いるが、必ずしもこのように形成されるとは限らない。ソース領域４０４ａおよびドレイ
ン領域４０４ｂが酸化物半導体膜４０３の一部、つまり表面近傍に形成される場合もある
。また、酸化物半導体膜４１３に形成されるソース領域４１４ａおよびドレイン領域４１
４ｂについても同様である。
【０１７２】
次に、ゲート絶縁膜４０２、ゲート電極層４０１、ゲート絶縁膜４１２およびゲート電
極層４１１をマスクとして、酸化物半導体膜４０３および酸化物半導体膜４１３に金属元
素を含む膜４２４を通過してドーパント４２１を選択的に導入し、ソース領域４０４ａ、
ドレイン領域４０４ｂ、ソース領域４１４ａおよびドレイン領域４１４ｂのさらなる低抵
抗化を図っても良い（図８（Ｄ）参照）。
【０１７３】
ドーパント４２１は、酸化物半導体膜４０３および酸化物半導体膜４１３の導電率を変
化させる不純物である。ドーパント４２１としては、１５族元素（代表的にはリン（Ｐ）
、砒素（Ａｓ）、およびアンチモン（Ｓｂ））、ホウ素（Ｂ）、アルミニウム（Ａｌ）、
窒素（Ｎ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉｎ
）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、及び亜鉛（Ｚｎ）のいずれかから選
択される一以上を用いることができる。
【０１７４】
上記ドーパントは金属元素を含む膜４２４に含ませてもよい。
【０１７５】
ドーパント４２１は、注入法により、金属元素を含む膜４２４を通過して、酸化物半導
体膜４０３および酸化物半導体膜４１３に導入される。ドーパント４２１の導入方法とし
ては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテー
ション法などを用いることができる。その際には、ドーパント４２１の単体のイオンある
いは水素化物やフッ化物、塩化物のイオンを用いると好ましい。
【０１７６】
ドーパント４２１の導入工程は、加速電圧、ドーズ量などの注入条件、また通過させる
金属元素を含む膜４２４の膜厚を適宜設定して制御すればよい。例えば、ホウ素を用いて
、イオン注入法でホウ素イオンの注入を行う場合、加速電圧１５ｋＶ、ドーズ量を１×１
０１５ｉｏｎｓ／ｃｍ２とすればよい。ドーズ量は、１×１０１３ｉｏｎｓ／ｃｍ２以上
５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。
【０１７７】
ソース領域またはドレイン領域におけるドーパント４２１の濃度は、５×１０１８／ｃ
ｍ３以上１×１０２２／ｃｍ３以下であることが好ましい。
【０１７８】
なお、酸化物半導体膜４０３および酸化物半導体膜４１３にドーパント４２１を導入す
る処理は、複数回行ってもよく、ドーパントの種類も複数種用いてもよい。
【０１７９】
また、ドーパント４２１の導入処理後、加熱処理を行ってもよい。加熱条件としては、
温度３００℃以上７００℃以下、好ましくは３００℃以上４５０℃以下とし、窒素雰囲気
下、減圧下、大気（超乾燥エア）下で加熱処理を行ってもよい。
【０１８０】
酸化物半導体膜４０３および酸化物半導体膜４１３を結晶性酸化物半導体膜とした場合
、ドーパント４２１の導入により、一部非晶質化する場合がある。この場合、ドーパント
４２１の導入後に加熱処理を行うことによって、酸化物半導体膜４０３および酸化物半導
体膜４１３の結晶性を回復することができる。
【０１８１】
なお、上記のドーパントの導入は、ソース領域４０４ａ、ドレイン領域４０４ｂ、ソー
ス領域４１４ａおよびドレイン領域４１４ｂのさらなる低抵抗化を図るために行うが、ト
ランジスタ４４０およびトランジスタ４５０の作製において必ずしも行う必要はない。
【０１８２】
次に、金属元素を含む膜４２４をウェットエッチングを用いて除去する（図８（Ｅ）参
照）。本実施の形態に示すように、ゲート電極層４０１およびゲート電極層４１１として
タングステンを用い、酸化物半導体膜４０３および酸化物半導体膜４１３としてＩＧＺＯ
を用い、金属元素を含む膜４２４としてアルミニウムを用いる場合、ＴＭＡＨ（Ｔｅｔｒ
ａ  Ｍｅｔｈｙｌ  Ａｍｍｏｎｉｕｍ  Ｈｙｄｒｏｘｉｄｅ、テトラメチルアンモニウム
ヒドロキシド）を０．２〜５．０％含む有機アルカリ水溶液（例えば、東京応化工業株式
会社製、商品名：ＮＭＤ３）を用いるのが好ましい。このようにウェットエッチングを行
うことにより、ゲート電極層４０１、ゲート電極層４１１、酸化物半導体膜４０３および
酸化物半導体膜４１３に対して高いエッチング選択比で金属元素を含む膜４２４を除去す
ることができる。
【０１８３】
もちろんウェットエッチングの条件はこれに限られるものではなく、ゲート電極層４０
１、ゲート電極層４１１、酸化物半導体膜４０３、酸化物半導体膜４１３および金属元素
を含む膜４２４の種類などに合わせて適宜設定すればよい。
【０１８４】
このように、ウェットエッチングで金属元素を含む膜４２４を除去することにより、プ
ラズマ処理を行うことなく、金属元素を含む膜４２４を除去できるので、第１の保護回路
１０４および第２の保護回路１０５が形成される前に、プラズマのダメージでＥＳＤが発
生して駆動回路を形成するトランジスタ４５０が破壊されるのを防ぐことができる。
【０１８５】
そして、トランジスタ４４０およびトランジスタ４５０を覆うように絶縁膜４２５を形
成する。
【０１８６】
絶縁膜４２５は、スパッタリング法など、絶縁膜４２５に水、水素等の不純物を混入さ
せない方法を適宜用いて形成することが好ましい。また、絶縁膜４２５としては酸素を過
剰に含む膜とすると、酸化物半導体膜４０３および酸化物半導体膜４１３への酸素の供給
源となるために好ましい。
【０１８７】
本実施の形態では、絶縁膜４２５として膜厚１００ｎｍの酸化シリコン膜を、スパッタ
リング法を用いて成膜する。酸化シリコン膜のスパッタリング法による成膜は、希ガス（
代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下にお
いて行うことができる。
【０１８８】
酸化物半導体膜の成膜時と同様に、絶縁膜４２５の成膜室内の残留水分を除去するため
には、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライオポ
ンプを用いて排気した成膜室で成膜した絶縁膜４２５に含まれる不純物の濃度を低減でき
る。また、絶縁膜４２５の成膜室内の残留水分を除去するための排気手段としては、ター
ボ分子ポンプにコールドトラップを加えたものであってもよい。
【０１８９】
絶縁膜４２５を、成膜する際に用いるスパッタガスとしては、水素、水、水酸基又は水
素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【０１９０】
絶縁膜４２５を積層する場合、酸化シリコン膜の他に、代表的に酸化アルミニウム膜、
酸化窒化シリコン膜、酸化窒化アルミニウム膜、又は酸化ガリウム膜などの無機絶縁膜を
用いることができる。例えば、絶縁膜４２５として酸化シリコン膜と酸化アルミニウム膜
との積層を用いることができる。
【０１９１】
さらに、トランジスタ起因の表面凹凸を低減するために平坦化絶縁膜として機能する絶
縁膜４２６を形成してもよい。絶縁膜４２６としては、ポリイミド、アクリル、ベンゾシ
クロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘
電率材料（ｌｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される
絶縁膜を複数積層させることで、絶縁膜４２６を形成してもよい。
【０１９２】
また、絶縁膜４２５の形成後、不活性ガス雰囲気下、または酸素雰囲気下で熱処理を行
ってもよい。熱処理の温度は、２００℃以上４５０℃以下とするのが好ましく、２５０℃
以上３５０℃以下とするのがより好ましい。このような熱処理を行うことによって、トラ
ンジスタ４４０およびトランジスタ４５０の電気的特性のばらつきを軽減することができ
る。また、絶縁膜４２０、ゲート絶縁膜４０２、ゲート絶縁膜４１２または絶縁膜４２５
が酸素を含む場合、酸化物半導体膜４０３および酸化物半導体膜４１３に酸素を供給し、
該酸化物半導体膜４０３および酸化物半導体膜４１３の酸素欠損を補填することもできる
。このように、上述の熱処理には酸素を供給する効果があるため、当該熱処理を、加酸化
（加酸素化）などと呼ぶこともできる。また、加酸化は、上記の金属元素を含む膜４２４
の加熱処理や、ドーパント４２１の添加後の熱処理で兼ねることもできる。
【０１９３】
最後に、絶縁膜４２５および絶縁膜４２６にゲート電極層４０１、ゲート電極層４１１
、ソース領域４０４ａ、ドレイン領域４０４ｂ、ソース領域４１４ａおよびドレイン領域
４１４ｂに達する開口を形成し、絶縁膜４２５および絶縁膜４２６上に当該開口を介して
、ソース領域４０４ａおよびゲート電極層４０１と接するようにソース電極層４０５ａを
、ドレイン領域４０４ｂと接するようにドレイン電極層４０５ｂを、ソース領域４１４ａ
と接するようにソース電極層４１５ａを、ドレイン領域４１４ｂと接するようにドレイン
電極層４１５ｂを、ゲート電極層４１１と接するように配線層４１５ｃを形成する（図８
（Ｆ）参照）。
【０１９４】
ソース電極層４０５ａ、ドレイン電極層４０５ｂ、ソース電極層４１５ａ、ドレイン電
極層４１５ｂおよび配線層４１５ｃに用いる導電膜としては、例えば、Ａｌ、Ｃｒ、Ｃｕ
、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分とす
る金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いるこ
とができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方または双方にＴｉ、Ｍ
ｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン
膜、窒化タングステン膜）を積層させた構成としても良い。
【０１９５】
ソース電極層４０５ａ、ドレイン電極層４０５ｂ、ソース電極層４１５ａ、ドレイン電
極層４１５ｂおよび配線層４１５ｃの作製の際に、ＥＳＤなどの高いサージ電圧がトラン
ジスタ１１１（トランジスタ４５０）に印加されたとしても、先の実施の形態で示したよ
うに、トランジスタ１１４からなる第１の保護回路１０４またはトランジスタ１１５から
なる第２の保護回路１０５が放電経路となるため、サージ電流がトランジスタ１１１に流
れることを防ぐことができる。
【０１９６】
フォトリソグラフィ工程により当該導電膜上にレジストマスクを形成し、選択的にエッ
チングを行ってソース電極層４０５ａ、ドレイン電極層４０５ｂ、ソース電極層４１５ａ
、ドレイン電極層４１５ｂおよび配線層４１５ｃを形成することができる。
【０１９７】
このようにして、チャネル形成領域４０９、ソース領域４０４ａ、ドレイン領域４０４
ｂを含む酸化物半導体膜４０３、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、ゲー
ト絶縁膜４０２、ゲート電極層４０１を有するトランジスタ４４０と、チャネル形成領域
４１９、ソース領域４１４ａ、ドレイン領域４１４ｂを含む酸化物半導体膜４１３、ソー
ス電極層４１５ａ、ドレイン電極層４１５ｂ、配線層４１５ｃ、ゲート絶縁膜４１２、ゲ
ート電極層４１１を有するトランジスタ４５０と、を同時に形成することができる。
【０１９８】
ここで、図１に示したように、ソース電極層４０５ａと配線層４１５ｃとは電気的に接
続され、ドレイン電極層４０５ｂは、図１に示す第１の配線１０２と電気的に接続される
。また、図８（Ａ）乃至図８（Ｆ）に示す方法でトランジスタ１１４ではなく、図１に示
す第２の保護回路１０５を形成するトランジスタ１１５を作製した場合には、ドレイン電
極層４０５ｂと配線層４１５ｃとは電気的に接続され、ソース電極層４０５ａは、図１に
示す第２の配線１０３と電気的に接続される。
【０１９９】
また、図８に示す方法とは異なる方法で、実施の形態１に示す駆動回路を形成すること
もできる。図９を用いて、図８に示す方法とは異なる方法でトランジスタ４４０およびト
ランジスタ４５０を同時に作製する一例を示す。
【０２００】
まず、図８（Ｂ）に示す状態と同様に、基板４００上に、絶縁膜４２０、酸化物半導体
膜４０３、酸化物半導体膜４１３、ゲート絶縁膜４０２、ゲート絶縁膜４１２、ゲート電
極層４０１およびゲート電極層４１１を形成する。これらの詳細については、上述の記載
を参酌することができる。
【０２０１】
それから、酸化物半導体膜４０３、酸化物半導体膜４１３、ゲート絶縁膜４０２、ゲー
ト絶縁膜４１２、ゲート電極層４０１およびゲート電極層４１１上に、酸化物半導体膜４
０３および酸化物半導体膜４１３の一部と接して、金属元素を含む膜４２４を成膜する（
図９（Ａ）参照）。ここで、図８（Ｃ）に示す工程では、金属元素を含む膜４２４を基板
４００を加熱しながら成膜したが、本工程においては、基板４００の加熱は行わない、ま
たは金属元素を含む膜４２４から酸化物半導体膜４０３および酸化物半導体膜４１３に金
属元素が導入されない程度の温度、例えば１００℃未満の温度で加熱する。
【０２０２】
ここで、金属元素を含む膜４２４としては、図８（Ｃ）の説明で挙げたものと同様のも
のを用いることができ、成膜方法も同様のものを用いることができる。
【０２０３】
次に、酸化物半導体膜４０３および酸化物半導体膜４１３の一部と金属元素を含む膜４
２４が接した状態で加熱処理を行う（図９（Ｂ）参照）。ここで、加熱温度は１００℃以
上７００℃以下、好ましくは２００℃以上４００℃以下とすればよい。
【０２０４】
例えば、加熱処理装置の一つである電気炉に基板を導入し、金属元素を含む膜４２４、
酸化物半導体膜４０３および酸化物半導体膜４１３に対して不活性ガス雰囲気下３００℃
において１時間の加熱処理を行う。
【０２０５】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または
熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ  
Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  
Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎ
ｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライド
ランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水
銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置で
ある。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには
、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない
不活性気体が用いられる。
【０２０６】
例えば、加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を
入れ、数分間加熱した後、基板を不活性ガス中から出すＧＲＴＡを行ってもよい。
【０２０７】
なお、加熱処理は、窒素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐ
ｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウムなど
）の雰囲気下で行えばよいが、上記窒素、超乾燥空気、または希ガス等の雰囲気に水、水
素などが含まれないことが好ましい。また、加熱処理装置に導入する窒素、または希ガス
の純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（
即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、減圧下または真空中で行っても良い。
【０２０８】
金属元素を含む膜４２４の加熱処理により、金属元素を含む膜４２４から酸化物半導体
膜４０３および酸化物半導体膜４１３へ金属元素が導入される。これにより、酸化物半導
体膜４０３のゲート電極層４０１と重畳する領域にチャネル形成領域４０９が形成され、
当該チャネル形成領域をチャネル長方向に挟む領域に、金属元素を含み、当該チャネル形
成領域４０９より抵抗が低いソース領域４０４ａおよびドレイン領域４０４ｂが形成され
る。また同様に、酸化物半導体膜４１３にチャネル形成領域４１９と、金属元素を含み、
当該チャネル形成領域４１９より抵抗が低いソース領域４１４ａおよびドレイン領域４１
４ｂが形成される。
【０２０９】
なお、図９（Ｂ）においては、酸化物半導体膜４０３の膜厚方向全域に、チャネル形成
領域４０９より抵抗が低いソース領域４０４ａおよびドレイン領域４０４ｂが形成されて
いるが、必ずしもこのように形成されるとは限らない。ソース領域４０４ａおよびドレイ
ン領域４０４ｂが酸化物半導体膜４０３の一部、つまり表面近傍に形成される場合もある
。また、酸化物半導体膜４１３に形成されるソース領域４１４ａおよびドレイン領域４１
４ｂについても同様である。
【０２１０】
なお、当該加熱処理の前後において、図８（Ｄ）で示したように、ゲート絶縁膜４０２
、ゲート電極層４０１、ゲート絶縁膜４１２およびゲート電極層４１１をマスクとして、
酸化物半導体膜４０３および酸化物半導体膜４１３に金属元素を含む膜４２４を通過して
ドーパント４２１を選択的に導入してもよい。ドーパント４２１の導入の詳細については
、図８（Ｄ）に関する記載を参酌することができる。
【０２１１】
以下、図８（Ｅ）および図８（Ｆ）で示した方法と同様に、金属元素を含む膜４２４を
ウェットエッチングを用いて除去し（図９（Ｃ）参照）、トランジスタ４４０およびトラ
ンジスタ４５０を覆うように絶縁膜４２５および絶縁膜４２６を形成し、ソース領域４０
４ａおよびゲート電極層４０１と接するようにソース電極層４０５ａを、ドレイン領域４
０４ｂと接するようにドレイン電極層４０５ｂを、ソース領域４１４ａと接するようにソ
ース電極層４１５ａを、ドレイン領域４１４ｂと接するようにドレイン電極層４１５ｂを
、ゲート電極層４１１と接するように配線層４１５ｃを形成する（図９（Ｄ）参照）。こ
れらの詳細については、図８（Ｅ）および図８（Ｆ）に関する記載を参酌することができ
る。
【０２１２】
以上のようにして、トランジスタ４４０の酸化物半導体膜４０３に金属元素とドーパン
ト４２１を含ませて、チャネル形成領域４０９より抵抗の低いソース領域４０４ａおよび
ドレイン領域４０４ｂを形成することができる。これにより、トランジスタ４４０はオン
特性（例えば、オン電流及び電界効果移動度）が高く、高速動作、高速応答が可能となる
。また、ソース領域４０４ａとドレイン領域４０４ｂの間に形成されるチャネル形成領域
４０９に加わる電界を緩和させることができる。また、ソース領域４０４ａとドレイン領
域４０４ｂにおいて酸化物半導体膜４０３とソース電極層４０５ａ及びドレイン電極層４
０５ｂとを電気的に接続させることによって、酸化物半導体膜４０３とソース電極層４０
５ａ及びドレイン電極層４０５ｂとの接触抵抗を低減することができる。このようなトラ
ンジスタ４４０を、第１の保護回路１０４のトランジスタ１１４または第２の保護回路１
０５のトランジスタ１１５に用いることによって、トランジスタ１１１のサージ電流の放
電経路となってもトランジスタ１１４およびトランジスタ１１５が破壊される危険性を低
減することができる。
【０２１３】
また、トランジスタ４５０の酸化物半導体膜４１３に金属元素とドーパント４２１を含
ませて、チャネル形成領域４１９より抵抗の低いソース領域４１４ａおよびドレイン領域
４１４ｂを形成することができる。これにより、トランジスタ４５０はオン特性（例えば
、オン電流及び電界効果移動度）が高く、高速動作、高速応答が可能となる。また、ソー
ス領域４１４ａとドレイン領域４１４ｂの間に形成されるチャネル形成領域４１９に加わ
る電界を緩和させることができる。また、ソース領域４１４ａとドレイン領域４１４ｂに
おいて酸化物半導体膜４１３とソース電極層４１５ａ及びドレイン電極層４１５ｂとを電
気的に接続させることによって、酸化物半導体膜４１３とソース電極層４１５ａ及びドレ
イン電極層４１５ｂとの接触抵抗を低減することができる。
【０２１４】
高純度化され、酸素欠損が補填された酸化物半導体膜４０３および酸化物半導体膜４１
３は、水素、水などの不純物が十分に除去されており、酸化物半導体膜４０３および酸化
物半導体膜４１３中の水素濃度は５×１０１９／ｃｍ３以下、好ましくは５×１０１８／
ｃｍ３以下である。なお、酸化物半導体膜４０３および酸化物半導体膜４１３中の水素濃
度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐ
ｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。
【０２１５】
このような酸化物半導体膜４０３および酸化物半導体膜４１３中にはキャリアが極めて
少なく（ゼロに近い）、キャリア濃度は１×１０１４／ｃｍ３未満、好ましくは１×１０
１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満である。
【０２１６】
本実施の形態を用いて作製した、高純度化し、酸素欠損を補填する酸素を過剰に含む酸
化物半導体膜４０３および酸化物半導体膜４１３を用いたトランジスタ４４０およびトラ
ンジスタ４５０は、オフ状態における電流値（オフ電流値）を、チャネル幅１μｍ当たり
室温にて１００ｚＡ／μｍ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、好ま
しくは１０ｚＡ／μｍ以下、より好ましくは１ｚＡ／μｍ以下、さらに好ましくは１００
ｙＡ／μｍ以下レベルにまで低くすることができる。
【０２１７】
このようなトランジスタ４４０を第１の保護回路１０４のトランジスタ１１４に用いる
ことによって、第１の保護回路１０４におけるリーク電流を低減することができる。また
、このようなトランジスタ４４０を第２の保護回路１０５のトランジスタ１１５に用いる
ことによって、第２の保護回路１０５におけるリーク電流を低減することができる。また
、このように電気特性の高いトランジスタ４４０およびトランジスタ４５０を用いること
で高性能及び高信頼性の駆動回路を提供することができる。
【０２１８】
以上のような構成とすることにより、作製中にＥＳＤにより半導体素子が破壊されるこ
とを抑制する駆動回路および当該駆動回路の作製方法を提供することができる。また、リ
ーク電流の小さい保護回路が設けられた駆動回路および当該駆動回路の作製方法を提供す
ることができる。
【０２１９】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることもできる。
【０２２０】
（実施の形態３）
本実施の形態においては、実施の形態２に示すトランジスタとは、異なる形状のトラン
ジスタからなる駆動回路を作製する方法について、図１０を用いて説明する。例として図
１０に示す、トランジスタ４６０およびトランジスタ４７０を同時に作製する方法につい
て示す。ここで、トランジスタ４６０は、先の実施の形態に示すトランジスタ４４０、つ
まり第１の保護回路１０４を形成するトランジスタ１１４に対応し、トランジスタ４７０
は、トランジスタ４５０、つまり半導体素子１０１として機能するトランジスタ１１１に
対応する。なお、本実施の形態においても、直接図示しないが、先の実施の形態に示す第
２の保護回路１０５を形成するトランジスタ１１５もトランジスタ４６０と同様の方法で
形成することができる。また、図３に示すように駆動回路部と表示部を同一基板上に作製
する場合、表示部のトランジスタも同様の方法で作製することができる。
【０２２１】
図１０（Ｃ）に示すように、トランジスタ４６０は、絶縁膜４２０が設けられた絶縁表
面を有する基板４００上に、チャネル形成領域４０９、ソース領域４０４ａ、ドレイン領
域４０４ｂを含む酸化物半導体膜４０３、電極層４２４ａ、電極層４２４ｂ、ソース電極
層４０５ａ、ドレイン電極層４０５ｂ、ゲート絶縁膜４０２、ゲート電極層４０１を有す
る。また、トランジスタ４７０は、絶縁膜４２０が設けられた絶縁表面を有する基板４０
０上に、チャネル形成領域４１９、ソース領域４１４ａ、ドレイン領域４１４ｂを含む酸
化物半導体膜４１３、電極層４２４ｃ、電極層４２４ｄ、ソース電極層４１５ａ、ドレイ
ン電極層４１５ｂ、配線層４１５ｃ、ゲート絶縁膜４１２、ゲート電極層４１１を有する
。
【０２２２】
つまり、トランジスタ４６０は、ソース領域４０４ａとソース電極層４０５ａとが電極
層４２４ａを介して接続され、ドレイン領域４０４ｂとドレイン電極層４０５ｂとが電極
層４２４ｂを介して接続される点においてトランジスタ４４０と異なる。また、トランジ
スタ４７０は、ソース領域４１４ａとソース電極層４１５ａとが電極層４２４ｃを介して
接続され、ドレイン領域４１４ｂとドレイン電極層４１５ｂとが電極層４２４ｄを介して
接続される点においてトランジスタ４５０と異なる。
【０２２３】
以下、図１０（Ａ）乃至図１０（Ｃ）を用いてトランジスタ４６０およびトランジスタ
４７０の作製工程について説明する。
【０２２４】
まず、図８（Ｄ）または図９（Ｂ）に示す状態と同様に、基板４００上に、絶縁膜４２
０、酸化物半導体膜４０３（ソース領域４０４ａ、ドレイン領域４０４ｂおよびチャネル
形成領域４０９を有する。）、酸化物半導体膜４１３（ソース領域４１４ａ、ドレイン領
域４１４ｂおよびチャネル形成領域４１９を有する。）、ゲート絶縁膜４０２、ゲート絶
縁膜４１２、ゲート電極層４０１およびゲート電極層４１１、並びに金属元素を含む膜４
２４を形成する（図１０（Ａ）参照）。これらの詳細については、実施の形態２の記載を
参酌することができる。
【０２２５】
次に、フォトリソグラフィ工程により金属元素を含む膜４２４上にレジストマスクを形
成し、当該金属元素を含む膜４２４の一部をウェットエッチングを用いて選択的に除去し
、ソース領域４０４ａと接するように電極層４２４ａを、ドレイン領域４０４ｂと接する
ように電極層４２４ｂを、ソース領域４１４ａと接するように電極層４２４ｃを、ドレイ
ン領域４１４ｂと接するように電極層４２４ｄを形成する（図１０（Ｂ）参照。）。ここ
で当該ウェットエッチの詳細については、図８（Ｅ）に関する記載を参酌することができ
る。
【０２２６】
ここで、電極層４２４ａおよび電極層４２４ｂは、ゲート電極層４０１およびゲート絶
縁膜４０２と接しないように形成され、電極層４２４ｃおよび電極層４２４ｄは、ゲート
電極層４１１およびゲート絶縁膜４１２と接しないように形成される。
【０２２７】
次に、トランジスタ４６０およびトランジスタ４７０を覆うように絶縁膜４２５および
絶縁膜４２６を形成する（図１０（Ｃ）参照）。絶縁膜４２５および絶縁膜４２６の詳細
については、先の実施の形態を参酌することができる。
【０２２８】
なお、電極層４２４ａ乃至電極層４２４ｄの形成後、例えば絶縁膜４２５の形成後に、
図８（Ｄ）で示したように、ゲート絶縁膜４０２、ゲート電極層４０１、ゲート絶縁膜４
１２、ゲート電極層４１１および電極層４２４ａ乃至電極層４２４ｄをマスクとして、酸
化物半導体膜４０３および酸化物半導体膜４１３に金属元素を含む膜４２４を通過してド
ーパント４２１を選択的に導入してもよい。ドーパント４２１の導入の詳細については、
図８（Ｄ）に関する記載を参酌することができる。これにより、ソース領域４０４ａの電
極層４２４ａと重畳していない領域、ドレイン領域４０４ｂの電極層４２４ｂと重畳して
いない領域、ソース領域４１４ａの電極層４２４ｃと重畳していない領域、ドレイン領域
４１４ｂの電極層４２４ｄと重畳していない領域をより低抵抗にすることができるので、
トランジスタ４６０およびトランジスタ４７０のオン特性（例えば、オン電流及び電界効
果移動度）の向上を図ることができる。
【０２２９】
最後に、絶縁膜４２５および絶縁膜４２６にゲート電極層４０１、ゲート電極層４１１
および電極層４２４ａ乃至電極層４２４ｄに達する開口を形成し、絶縁膜４２５および絶
縁膜４２６上に当該開口を介して、電極層４２４ａおよびゲート電極層４０１と接するよ
うにソース電極層４０５ａを、電極層４２４ｂと接するようにドレイン電極層４０５ｂを
、電極層４２４ｃと接するようにソース電極層４１５ａを、電極層４２４ｄと接するよう
にドレイン電極層４１５ｂを、ゲート電極層４１１と接するように配線層４１５ｃを形成
する（図１０（Ｃ）参照）。ここで、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、
ソース電極層４１５ａ、ドレイン電極層４１５ｂおよび配線層４１５ｃに用いる導電膜、
当該導電膜の成膜方法および当該導電膜のエッチング方法については、先の実施の形態を
参酌することができる。
【０２３０】
このようにして、チャネル形成領域４０９、ソース領域４０４ａ、ドレイン領域４０４
ｂを含む酸化物半導体膜４０３、電極層４２４ａ、電極層４２４ｂ、ソース電極層４０５
ａ、ドレイン電極層４０５ｂ、ゲート絶縁膜４０２、ゲート電極層４０１を有するトラン
ジスタ４６０と、チャネル形成領域４１９、ソース領域４１４ａ、ドレイン領域４１４ｂ
を含む酸化物半導体膜４１３、電極層４２４ｃ、電極層４２４ｄ、ソース電極層４１５ａ
、ドレイン電極層４１５ｂ、配線層４１５ｃ、ゲート絶縁膜４１２、ゲート電極層４１１
を有するトランジスタ４７０と、を同時に形成することができる。
【０２３１】
このように、ソース領域４０４ａとソース電極層４０５ａとが電極層４２４ａを介して
接続され、ドレイン領域４０４ｂとドレイン電極層４０５ｂとが電極層４２４ｂを介して
接続され、ソース領域４１４ａとソース電極層４１５ａとが電極層４２４ｃを介して接続
され、ドレイン領域４１４ｂとドレイン電極層４１５ｂとが電極層４２４ｄを介して接続
されることにより、各々の接続部分における接触抵抗を低減することができる。
【０２３２】
ソース電極層４０５ａ、ドレイン電極層４０５ｂ、ソース電極層４１５ａ、ドレイン電
極層４１５ｂおよび配線層４１５ｃの作製の際に、ＥＳＤなどの高いサージ電圧をトラン
ジスタ１１１（トランジスタ４７０）に印加されたとしても、先の実施の形態で示したよ
うに、トランジスタ１１４（トランジスタ４６０）からなる第１の保護回路１０４または
トランジスタ１１５（トランジスタ４６０）からなる第２の保護回路１０５が放電経路と
なるため、サージ電流がトランジスタ１１１に流れることを防ぐことができる。このとき
、ソース領域４０４ａとソース電極層４０５ａとが電極層４２４ａを介して接続され、ド
レイン領域４０４ｂとドレイン電極層４０５ｂとが電極層４２４ｂを介して接続されて接
続部分における接触抵抗が低減されているので、トランジスタ１１１のサージ電流の放電
経路となってもトランジスタ１１４およびトランジスタ１１５が破壊される危険性を低減
することができる。
【０２３３】
このようなトランジスタ４６０を第１の保護回路１０４のトランジスタ１１４に用いる
ことによって、第１の保護回路１０４におけるリーク電流を低減することができる。また
、このようなトランジスタ４６０を第２の保護回路１０５のトランジスタ１１５に用いる
ことによって、第２の保護回路１０５におけるリーク電流を低減することができる。また
、このように電気特性の高いトランジスタ４６０およびトランジスタ４７０を用いること
で高性能及び高信頼性の駆動回路を提供することができる。
【０２３４】
また、図１０に示すトランジスタ４６０およびトランジスタ４７０とも異なる、トラン
ジスタ４８０およびトランジスタ４９０からなる駆動回路を作製する方法について、図１
１を用いて説明する。ここで、トランジスタ４８０は、先の実施の形態に示すトランジス
タ４４０、つまり第１の保護回路１０４を形成するトランジスタ１１４に対応し、トラン
ジスタ４９０は、トランジスタ４５０、つまり半導体素子１０１として機能するトランジ
スタ１１１に対応する。なお、本実施の形態においても、直接図示しないが、先の実施の
形態に示す第２の保護回路１０５を形成するトランジスタ１１５もトランジスタ４８０と
同様の方法で形成することができる。また、図３に示すように駆動回路部と表示部を同一
基板上に作製する場合、表示部のトランジスタも同様の方法で作製することができる。
【０２３５】
図１１（Ｅ）に示すように、トランジスタ４８０は、絶縁膜４２０が設けられた絶縁表
面を有する基板４００上に、チャネル形成領域４０９、ソース領域４０４ａ、ドレイン領
域４０４ｂ、低濃度不純物領域４３４ａおよび低濃度不純物領域４３４ｂを含む酸化物半
導体膜４０３、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、ゲート絶縁膜４０２、
ゲート電極層４０１、サイドウォール絶縁膜４２９ａを有する。また、トランジスタ４９
０は、絶縁膜４２０が設けられた絶縁表面を有する基板４００上に、チャネル形成領域４
１９、ソース領域４１４ａ、ドレイン領域４１４ｂ、低濃度不純物領域４４４ａおよび低
濃度不純物領域４４４ｂを含む酸化物半導体膜４１３、ソース電極層４１５ａ、ドレイン
電極層４１５ｂ、配線層４１５ｃ、ゲート絶縁膜４１２、ゲート電極層４１１、サイドウ
ォール絶縁膜４２９ｂを有する。
【０２３６】
つまり、トランジスタ４８０は、ゲート電極層４０１の側面にサイドウォール絶縁膜４
２９ａが設けられ、酸化物半導体膜４０３のサイドウォール絶縁膜４２９ａと重畳する領
域において、ソース領域４０４ａとチャネル形成領域４０９に挟まれるように低濃度不純
物領域４３４ａが、ドレイン領域４０４ｂとチャネル形成領域４０９に挟まれるように低
濃度不純物領域４３４ｂが設けられる点においてトランジスタ４４０と異なる。また、ト
ランジスタ４９０は、ゲート電極層４１１の側面にサイドウォール絶縁膜４２９ｂが設け
られ、酸化物半導体膜４１３のサイドウォール絶縁膜４２９ｂと重畳する領域において、
ソース領域４１４ａとチャネル形成領域４１９に挟まれるように低濃度不純物領域４４４
ａが、ドレイン領域４１４ｂとチャネル形成領域４１９に挟まれるように低濃度不純物領
域４４４ｂが設けられる点においてトランジスタ４５０と異なる。
【０２３７】
以下、図１１（Ａ）乃至図１１（Ｅ）を用いてトランジスタ４８０およびトランジスタ
４９０の作製工程について説明する。
【０２３８】
まず、図８（Ｂ）に示す状態と同様に、基板４００上に、絶縁膜４２０、酸化物半導体
膜４０３、酸化物半導体膜４１３、ゲート絶縁膜４０２、ゲート絶縁膜４１２、ゲート電
極層４０１およびゲート電極層４１１を形成する。これらの詳細については、実施の形態
２の記載を参酌することができる。
【０２３９】
次に、酸化物半導体膜４０３、酸化物半導体膜４１３、ゲート絶縁膜４０２、ゲート絶
縁膜４１２、ゲート電極層４０１およびゲート電極層４１１を覆うように絶縁膜４２９を
成膜し、ゲート絶縁膜４０２、ゲート電極層４０１、ゲート絶縁膜４１２およびゲート電
極層４１１をマスクとして、酸化物半導体膜４０３および酸化物半導体膜４１３に絶縁膜
４２９を通過してドーパント４２３を選択的に導入する（図１１（Ａ）参照）。これによ
り、酸化物半導体膜４０３のゲート電極層４０１と重畳する領域にチャネル形成領域４０
９が形成され、当該チャネル形成領域をチャネル長方向に挟む領域に、当該チャネル形成
領域４０９より抵抗が低い低濃度不純物領域４３４ａおよび低濃度不純物領域４３４ｂが
形成される。また同様に、酸化物半導体膜４１３にチャネル形成領域４１９と、当該チャ
ネル形成領域４１９より抵抗が低い低濃度不純物領域４４４ａおよび低濃度不純物領域４
４４ｂが形成される。
【０２４０】
ここで、絶縁膜４２９について特に限定はないが、例えば、ＴＥＯＳ（Ｔｅｔｒａｅｔ
ｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素
等とを反応させて形成した段差被覆性のよい酸化シリコンを用いることができる。絶縁膜
４２９は熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ、スパッタリン
グ等の方法によって形成することができる。また、低温酸化（ＬＴＯ：Ｌｏｗ  Ｔｅｍｐ
ｅｒａｔｕｒｅ  Ｏｘｉｄａｔｉｏｎ）法により形成する酸化シリコンを用いてもよい。
【０２４１】
また、ドーパント４２３の導入は、図８（Ｄ）に示すドーパント４２１の導入と同様の
方法で行うことができる。ただし、低濃度不純物領域４３４ａ、低濃度不純物領域４３４
ｂ、低濃度不純物領域４４４ａおよび低濃度不純物領域４４４ｂは、後の工程で形成する
、ソース領域４０４ａ、ドレイン領域４０４ｂ、ソース領域４１４ａおよびドレイン領域
４１４ｂより不純物濃度が低くなるので、後の工程で行うドーパント４２１の導入よりド
ーズ量を小さくすることが好ましい。
【０２４２】
次に、絶縁膜４２９に異方性のエッチングを行って、ゲート電極層４０１の側面に接し
てサイドウォール絶縁膜４２９ａを、ゲート電極層４１１の側面に接してサイドウォール
絶縁膜４２９ｂを、それぞれ自己整合的に形成する（図１１（Ｂ）参照）。ここで、絶縁
膜４２９のエッチングは、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ
：反応性イオンエッチング）法を用いて行うことができる。
【０２４３】
次に、図８（Ｃ）で示したのと同様に、酸化物半導体膜４０３、酸化物半導体膜４１３
、ゲート絶縁膜４０２、ゲート絶縁膜４１２、ゲート電極層４０１およびゲート電極層４
１１上に、酸化物半導体膜４０３および酸化物半導体膜４１３の一部と接して、金属元素
を含む膜４２４を基板４００を加熱しながら成膜する（図１１（Ｃ）参照）。これにより
、金属元素を含む膜４２４から酸化物半導体膜４０３および酸化物半導体膜４１３へ金属
元素が導入される。
【０２４４】
よって、低濃度不純物領域４３４ａのサイドウォール絶縁膜４２９ａと重畳していない
領域にソース領域４０４ａが、低濃度不純物領域４３４ｂのサイドウォール絶縁膜４２９
ａと重畳していない領域にドレイン領域４０４ｂが形成される。また、低濃度不純物領域
４４４ａのサイドウォール絶縁膜４２９ｂと重畳していない領域にソース領域４１４ａが
、低濃度不純物領域４４４ｂのサイドウォール絶縁膜４２９ｂと重畳していない領域にド
レイン領域４１４ｂが形成される。ここで、ソース領域４０４ａ、ドレイン領域４０４ｂ
、ソース領域４１４ａおよびドレイン領域４１４ｂは、低濃度不純物領域４３４ａ、低濃
度不純物領域４３４ｂ、低濃度不純物領域４４４ａおよび低濃度不純物領域４４４ｂより
抵抗が低くなる。
【０２４５】
ここで、金属元素を含む膜４２４の成膜は、図８（Ｄ）で示した方法と同様の方法で行
うことができる。また、図９（Ａ）および図９（Ｂ）で示したように、金属元素を含む膜
４２４を成膜した後で加熱処理を行うようにしても良い。
【０２４６】
次に、ゲート絶縁膜４０２、ゲート電極層４０１、サイドウォール絶縁膜４２９ａ、ゲ
ート絶縁膜４１２、ゲート電極層４１１およびサイドウォール絶縁膜４２９ｂをマスクと
して、酸化物半導体膜４０３および酸化物半導体膜４１３に金属元素を含む膜４２４を通
過してドーパント４２１を選択的に導入し、ソース領域４０４ａ、ドレイン領域４０４ｂ
、ソース領域４１４ａおよびドレイン領域４１４ｂのさらなる低抵抗化を図っても良い（
図１１（Ｄ）参照）。
【０２４７】
ここで、ドーパント４２１の導入は、図８（Ｄ）に示すドーパント４２１の導入と同様
の方法で行うことができる。
【０２４８】
以下、図８（Ｅ）および図８（Ｆ）で示した方法と同様に、金属元素を含む膜４２４を
ウェットエッチングを用いて除去し、トランジスタ４８０およびトランジスタ４９０を覆
うように絶縁膜４２５および絶縁膜４２６を形成し、ソース領域４０４ａおよびゲート電
極層４０１と接するようにソース電極層４０５ａを、ドレイン領域４０４ｂと接するよう
にドレイン電極層４０５ｂを、ソース領域４１４ａと接するようにソース電極層４１５ａ
を、ドレイン領域４１４ｂと接するようにドレイン電極層４１５ｂを、ゲート電極層４１
１と接するように配線層４１５ｃを形成する（図１１（Ｅ）参照）。これらの詳細につい
ては、図８（Ｅ）および図８（Ｆ）に関する記載を参酌することができる。
【０２４９】
このようにして、チャネル形成領域４０９、ソース領域４０４ａ、ドレイン領域４０４
ｂ、低濃度不純物領域４３４ａおよび低濃度不純物領域４３４ｂを含む酸化物半導体膜４
０３、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、ゲート絶縁膜４０２、ゲート電
極層４０１、サイドウォール絶縁膜４２９ａを有するトランジスタ４８０と、チャネル形
成領域４１９、ソース領域４１４ａ、ドレイン領域４１４ｂ、低濃度不純物領域４４４ａ
および低濃度不純物領域４４４ｂを含む酸化物半導体膜４１３、ソース電極層４１５ａ、
ドレイン電極層４１５ｂ、配線層４１５ｃ、ゲート絶縁膜４１２、ゲート電極層４１１、
サイドウォール絶縁膜４２９ｂを有するトランジスタ４９０と、を同時に形成することが
できる。
【０２５０】
このように、トランジスタ４８０の酸化物半導体膜４０３において、チャネル形成領域
４０９を挟み込むように、低濃度不純物領域４３４ａおよび低濃度不純物領域４３４ｂを
設け、さらにそれらを挟み込むようにソース領域４０４ａおよびドレイン領域４０４ｂを
設けることにより、チャネル形成領域に加わる電界を緩和させることができ、短チャネル
効果の抑制を図ることができる。このことはトランジスタ４９０についても同様である。
【０２５１】
ソース電極層４０５ａ、ドレイン電極層４０５ｂ、ソース電極層４１５ａ、ドレイン電
極層４１５ｂおよび配線層４１５ｃの作製の際に、ＥＳＤなどの高いサージ電圧をトラン
ジスタ１１１（トランジスタ４９０）に印加されたとしても、先の実施の形態で示したよ
うに、トランジスタ１１４（トランジスタ４８０）からなる第１の保護回路１０４または
トランジスタ１１５（トランジスタ４８０）からなる第２の保護回路１０５が放電経路と
なるため、サージ電流がトランジスタ１１１に流れることを防ぐことができる。
【０２５２】
このようなトランジスタ４８０を第１の保護回路１０４のトランジスタ１１４に用いる
ことによって、第１の保護回路１０４におけるリーク電流を低減することができる。また
、このようなトランジスタ４８０を第２の保護回路１０５のトランジスタ１１５に用いる
ことによって、第２の保護回路１０５におけるリーク電流を低減することができる。また
、このように電気特性の高いトランジスタ４８０およびトランジスタ４９０を用いること
で高性能及び高信頼性の駆動回路を提供することができる。
【０２５３】
また、図１１に示すトランジスタ４８０およびトランジスタ４９０とも異なる、トラン
ジスタ４８１およびトランジスタ４９１からなる駆動回路を作製する方法について、図１
５を用いて説明する。ここで、トランジスタ４８１は、先の実施の形態に示すトランジス
タ４４０、つまり第１の保護回路１０４を形成するトランジスタ１１４に対応し、トラン
ジスタ４９１は、トランジスタ４５０、つまり半導体素子１０１として機能するトランジ
スタ１１１に対応する。
【０２５４】
図１５（Ｅ）に示すように、トランジスタ４８１は、絶縁膜４２０が設けられた絶縁表
面を有する基板４００上に、チャネル形成領域４０９、ソース領域４０４ａ、ドレイン領
域４０４ｂを含む酸化物半導体膜４０３、ソース電極層４０５ａ、ドレイン電極層４０５
ｂ、ゲート絶縁膜４０２、ゲート電極層４０１、サイドウォール絶縁膜４３１ａを有する
。また、トランジスタ４９１は、絶縁膜４２０が設けられた絶縁表面を有する基板４００
上に、チャネル形成領域４１９、ソース領域４１４ａ、ドレイン領域４１４ｂを含む酸化
物半導体膜４１３、ソース電極層４１５ａ、ドレイン電極層４１５ｂ、配線層４１５ｃ、
ゲート絶縁膜４１２、ゲート電極層４１１、サイドウォール絶縁膜４３１ｂを有する。
【０２５５】
つまり、トランジスタ４８１は、１〜１０ｎｍ程度の薄い膜厚のサイドウォール絶縁膜
４３１ａが形成され、実質的に低濃度不純物領域が形成されていない点において、トラン
ジスタ４８０と異なる。また、トランジスタ４９１は、１〜１０ｎｍ程度の薄い膜厚のサ
イドウォール絶縁膜４３１ｂが形成され、実質的に低濃度不純物領域が形成されていない
点において、トランジスタ４９０と異なる。
【０２５６】
以下、図１５（Ａ）乃至図１５（Ｅ）を用いてトランジスタ４８１およびトランジスタ
４９１の作製工程について説明する。
【０２５７】
まず、図８（Ｂ）に示す状態と同様に、基板４００上に、絶縁膜４２０、酸化物半導体
膜４０３、酸化物半導体膜４１３、ゲート絶縁膜４０２、ゲート絶縁膜４１２、ゲート電
極層４０１およびゲート電極層４１１を形成する。これらの詳細については、実施の形態
２の記載を参酌することができる。
【０２５８】
次に、酸化物半導体膜４０３、酸化物半導体膜４１３、ゲート絶縁膜４０２、ゲート絶
縁膜４１２、ゲート電極層４０１およびゲート電極層４１１を覆うように膜厚の薄い絶縁
膜４３１を成膜し、ゲート絶縁膜４０２、ゲート電極層４０１、ゲート絶縁膜４１２およ
びゲート電極層４１１をマスクとして、酸化物半導体膜４０３および酸化物半導体膜４１
３に絶縁膜４３１を通過してドーパント４２３を選択的に導入する（図１５（Ａ）参照）
。これにより、酸化物半導体膜４０３のゲート電極層４０１と重畳する領域にチャネル形
成領域４０９が形成され、当該チャネル形成領域をチャネル長方向に挟む領域に、当該チ
ャネル形成領域４０９より抵抗が低い低濃度不純物領域４３４ａおよび低濃度不純物領域
４３４ｂが形成される。また同様に、酸化物半導体膜４１３にチャネル形成領域４１９と
、当該チャネル形成領域４１９より抵抗が低い低濃度不純物領域４４４ａおよび低濃度不
純物領域４４４ｂが形成される。
【０２５９】
ここで、絶縁膜４３１の膜厚は、好ましくは１ｎｍ乃至１０ｎｍとし、より好ましくは
３ｎｍ乃至５ｎｍとする。なお、絶縁膜４３１は、図１１（Ａ）に示す絶縁膜４２９と同
様の材料および方法で形成することができる。また、ドーパント４２３の導入は、図１１
（Ａ）に示すドーパント４２３の導入と同様の方法で行うことができる。
【０２６０】
次に、絶縁膜４３１に異方性のエッチングを行って、ゲート電極層４０１の側面に接し
てサイドウォール絶縁膜４３１ａを、ゲート電極層４１１の側面に接してサイドウォール
絶縁膜４３１ｂを、それぞれ自己整合的に形成する（図１５（Ｂ）参照）。
【０２６１】
このように膜厚の薄いサイドウォール絶縁膜４３１ａを設けることにより、トランジス
タ４８１において、ゲートと、ソースまたはドレインのいずれかが短絡することを防ぐこ
とができる。また、膜厚の薄いサイドウォール絶縁膜４３１ｂを設けることにより、トラ
ンジスタ４９１において、ゲートと、ソースまたはドレインが短絡することを防ぐことが
できる。
【０２６２】
ここで、絶縁膜４３１のエッチングは、図１１（Ｂ）に示す絶縁膜４２９のエッチング
と同様の方法を用いて行うことができる。
【０２６３】
次に、図８（Ｃ）で示したのと同様に、酸化物半導体膜４０３、酸化物半導体膜４１３
、ゲート絶縁膜４０２、ゲート絶縁膜４１２、ゲート電極層４０１およびゲート電極層４
１１上に、酸化物半導体膜４０３および酸化物半導体膜４１３の一部と接して、金属元素
を含む膜４２４を基板４００を加熱しながら成膜する（図１５（Ｃ）参照）。これにより
、金属元素を含む膜４２４から酸化物半導体膜４０３および酸化物半導体膜４１３へ金属
元素が導入される。
【０２６４】
よって、低濃度不純物領域４３４ａ、低濃度不純物領域４３４ｂ、低濃度不純物領域４
４４ａおよび低濃度不純物領域４４４ｂに金属元素が導入されてより抵抗が低くなる。こ
こで、図１１（Ｃ）に示す工程においては、サイドウォール絶縁膜が酸化物半導体膜に重
畳した部分には金属元素が導入されず、低濃度不純物領域が維持されたが、図１５（Ｃ）
に示す工程においては、サイドウォール絶縁膜４３１ａおよびサイドウォール絶縁膜４３
１ｂの膜厚が十分に小さいため、低濃度不純物領域４３４ａ、低濃度不純物領域４３４ｂ
、低濃度不純物領域４４４ａおよび低濃度不純物領域４４４ｂ全体に金属元素が導入され
る。よって、低濃度不純物領域４３４ａがソース領域４０４ａに、低濃度不純物領域４３
４ｂがドレイン領域４０４ｂに、低濃度不純物領域４４４ａがソース領域４１４ａに、低
濃度不純物領域４４４ｂがドレイン領域４１４ｂになり、トランジスタ４８１およびトラ
ンジスタ４９１はシングルドレイン構造となる。
【０２６５】
ここで、金属元素を含む膜４２４の成膜は、図８（Ｄ）で示した方法と同様の方法で行
うことができる。また、図９（Ａ）および図９（Ｂ）で示したように、金属元素を含む膜
４２４を成膜した後で加熱処理を行うようにしても良い。
【０２６６】
次に、ゲート絶縁膜４０２、ゲート電極層４０１、ゲート絶縁膜４１２およびゲート電
極層４１１をマスクとして、酸化物半導体膜４０３および酸化物半導体膜４１３に金属元
素を含む膜４２４を通過してドーパント４２１を選択的に導入し、ソース領域４０４ａ、
ドレイン領域４０４ｂ、ソース領域４１４ａおよびドレイン領域４１４ｂのさらなる低抵
抗化を図っても良い（図１５（Ｄ）参照）。もちろんドーパント４２１も、ソース領域４
０４ａ、ドレイン領域４０４ｂ、ソース領域４１４ａおよびドレイン領域４１４ｂ全体に
導入され、トランジスタ４８１およびトランジスタ４９１は、シングルドレイン構造とな
る。
【０２６７】
ここで、ドーパント４２１の導入は、図１１（Ｄ）に示すドーパント４２１の導入と同
様の方法で行うことができる。
【０２６８】
以下、図８（Ｅ）および図８（Ｆ）で示した方法と同様に、金属元素を含む膜４２４を
ウェットエッチングを用いて除去し、トランジスタ４８１およびトランジスタ４９１を覆
うように絶縁膜４２５および絶縁膜４２６を形成し、ソース領域４０４ａおよびゲート電
極層４０１と接するようにソース電極層４０５ａを、ドレイン領域４０４ｂと接するよう
にドレイン電極層４０５ｂを、ソース領域４１４ａと接するようにソース電極層４１５ａ
を、ドレイン領域４１４ｂと接するようにドレイン電極層４１５ｂを、ゲート電極層４１
１と接するように配線層４１５ｃを形成する（図１５（Ｅ）参照）。これらの詳細につい
ては、図８（Ｅ）および図８（Ｆ）に関する記載を参酌することができる。
【０２６９】
このようにして、チャネル形成領域４０９、ソース領域４０４ａ、ドレイン領域４０４
ｂを含む酸化物半導体膜４０３、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、ゲー
ト絶縁膜４０２、ゲート電極層４０１、サイドウォール絶縁膜４３１ａを有するトランジ
スタ４８１と、チャネル形成領域４１９、ソース領域４１４ａ、ドレイン領域４１４ｂを
含む酸化物半導体膜４１３、ソース電極層４１５ａ、ドレイン電極層４１５ｂ、配線層４
１５ｃ、ゲート絶縁膜４１２、ゲート電極層４１１、サイドウォール絶縁膜４３１ｂを有
するトランジスタ４９１と、を同時に形成することができる。
【０２７０】
なお、図１５に示すトランジスタ４８１およびトランジスタ４９１の作製工程において
は、ゲート絶縁膜４０２およびゲート絶縁膜４１２を形成した後で、サイドウォール絶縁
膜４３１ａおよびサイドウォール絶縁膜４３１ｂを形成したが、これに限られるものでは
ない。サイドウォール絶縁膜４３１ａおよびサイドウォール絶縁膜４３１ｂと、ゲート絶
縁膜４０２およびゲート絶縁膜４１２とを同時にエッチングして形成しても良いし、形成
したサイドウォール絶縁膜４３１ａおよびサイドウォール絶縁膜４３１ｂをマスクとして
ゲート絶縁膜４０２およびゲート絶縁膜４１２とをエッチングで形成してもよい。このよ
うにトランジスタ４８１およびトランジスタ４９１を作製した場合、図１６に示すように
、ゲート絶縁膜４０２上に接してサイドウォール絶縁膜４３１ａが形成され、ゲート絶縁
膜４１２上に接してサイドウォール絶縁膜４３１ｂが形成される。
【０２７１】
以上のような構成とすることにより、作製中にＥＳＤにより半導体素子が破壊されるこ
とを抑制する駆動回路および当該駆動回路の作製方法を提供することができる。また、リ
ーク電流の小さい保護回路が設けられた駆動回路および当該駆動回路の作製方法を提供す
ることができる。
【０２７２】
以上、本実施の形態に示す構成、方法などは、本実施の形態に示す構成どうしで組み合
わせて用いることもできるし、他の実施の形態に示す構成、方法などと適宜組み合わせて
用いることもできる。
【０２７３】
（実施の形態４）
先の実施の形態に示したトランジスタおよび当該トランジスタを用いた駆動回路を用い
て表示機能を有する半導体装置（表示装置ともいう）を作製することができる。また、ト
ランジスタを含む駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、シス
テムオンパネルを形成する場合、当該駆動回路に用いたトランジスタと同時に表示部のト
ランジスタを形成することもできる。
【０２７４】
図１２（Ａ）において、第１の基板４００１上に設けられた画素部４００２を囲むよう
にして、シール材４００５が設けられ、第２の基板４００６によって封止されている。図
１２（Ａ）においては、第１の基板４００１上のシール材４００５によって囲まれている
領域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形
成された走査線駆動回路４００４、信号線駆動回路４００３が実装されている。また別途
形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に
与えられる各種信号及び電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃ
ｕｉｔ）４０１８ａ、４０１８ｂから供給されている。
【０２７５】
図１２（Ｂ）（Ｃ）において、第１の基板４００１上に設けられた画素部４００２と、
走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また
画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている
。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール
材４００５と第２の基板４００６とによって、表示素子と共に封止されている。図１２（
Ｂ）（Ｃ）においては、第１の基板４００１上のシール材４００５によって囲まれている
領域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形
成された信号線駆動回路４００３が実装されている。図１２（Ｂ）（Ｃ）においては、別
途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２
に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
【０２７６】
また図１２（Ｂ）（Ｃ）においては、信号線駆動回路４００３を別途形成し、第１の基
板４００１に実装している例を示しているが、この構成に限定されない。走査線駆動回路
を別途形成して実装してもよいし、信号線駆動回路の一部または走査線駆動回路の一部の
みを別途形成して実装してもよい。
【０２７７】
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃ
ｈｉｐ  Ｏｎ  Ｇｌａｓｓ）方法、ワイヤボンディング方法、或いはＴＡＢ（Ｔａｐｅ  
Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）方法などを用いることができる。図１２（Ａ）は
、ＣＯＧ方法により信号線駆動回路４００３、走査線駆動回路４００４を実装する例であ
り、図１２（Ｂ）は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図
１２（Ｃ）は、ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
【０２７８】
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントロー
ラを含むＩＣ等を実装した状態にあるモジュールとを含む。
【０２７９】
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは
光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣもしくはＴＡＢテープも
しくはＴＣＰが取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板
が設けられたモジュール、または表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実
装されたモジュールも全て表示装置に含むものとする。
【０２８０】
また第１の基板上に設けられた画素部は、トランジスタを複数有しており、先の実施の
形態で示した駆動回路と同様に、先の実施の形態のいずれかで一例を示したトランジスタ
を適用することができる。
【０２８１】
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう）、発光素子
（発光表示素子ともいう）、を用いることができる。発光素子は、電流または電圧によっ
て輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ
Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子、有機ＥＬ素子等が含まれる。また、電子インクなど
、電気的作用によりコントラストが変化する表示媒体も適用することができる。
【０２８２】
表示装置の一形態について、図１２及び図１３を用いて説明する。図１３は、図１２（
Ｂ）のＭ−Ｎにおける断面図に相当する。
【０２８３】
図１２及び図１３で示すように、表示装置は接続端子電極４０１５及び端子電極４０１
６を有しており、接続端子電極４０１５及び端子電極４０１６はＦＰＣ４０１８が有する
端子と異方性導電膜４０１９を介して、電気的に接続されている。
【０２８４】
接続端子電極４０１５は、第１の電極層４０３０と同じ導電膜から形成され、端子電極
４０１６は、トランジスタ４０１０、４０１１のソース電極層及びドレイン電極層と同じ
導電膜で形成されている。
【０２８５】
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は
、トランジスタを複数有しており、図１３では、画素部４００２に含まれるトランジスタ
４０１０と、走査線駆動回路４００４に含まれるトランジスタ４０１１とを例示している
。図１３（Ａ）では、トランジスタ４０１０、４０１１上には絶縁膜４０２０が設けられ
、図１３（Ｂ）ではさらに、絶縁膜４０２１が設けられている。ここで、絶縁膜４０２０
は、図８乃至図１１に示す絶縁膜４２５と対応し、絶縁膜４０２１は、図８乃至図１１に
示す絶縁膜４２６と対応する。なお、絶縁膜４０２３は下地膜として機能する絶縁膜であ
る。
【０２８６】
トランジスタ４０１０、トランジスタ４０１１としては、先の実施の形態のいずれかで
示した半導体素子として機能するトランジスタを適用することができる。本実施の形態で
は、実施の形態２で示したトランジスタ４５０と同様な構造を有するトランジスタを適用
する例を示す。
【０２８７】
先の実施の形態で示したように、トランジスタ４０１０及びトランジスタ４０１１はチ
ャネル長方向にチャネル形成領域を挟んで低抵抗領域を含む酸化物半導体膜を有するトラ
ンジスタを用いることができる。よって、トランジスタ４０１０及びトランジスタ４０１
１は、オン特性（例えば、オン電流及び電界効果移動度）が高く、高速動作、高速応答が
可能である。また、微細化も達成できる。
【０２８８】
本実施の形態に係る表示装置の駆動回路は、先の実施の形態で示したように、作製中に
ＥＳＤにより半導体素子が破壊されることを抑制し、且つリーク電流の小さい保護回路が
設けられている。これにより大変信頼性の高い駆動回路を提供することができる。
【０２８９】
よって、図１２及び図１３で示す本実施の形態の表示装置として高性能及び高信頼性の
表示装置を提供することができる。
【０２９０】
画素部４００２に設けられたトランジスタ４０１０は表示素子と電気的に接続し、表示
パネルを構成する。表示素子は表示を行うことができれば特に限定されず、様々な表示素
子を用いることができる。
【０２９１】
図１３（Ａ）に表示素子として液晶素子を用いた液晶表示装置の例を示す。図１３（Ａ
）において、表示素子である液晶素子４０１３は、第１の電極層４０３０、第２の電極層
４０３１、及び液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜と
して機能する絶縁膜４０３２、４０３３が設けられている。第２の電極層４０３１は第２
の基板４００６側に設けられ、第１の電極層４０３０と第２の電極層４０３１とは液晶層
４００８を介して積層する構成となっている。
【０２９２】
また４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり
、液晶層４００８の膜厚（セルギャップ）を制御するために設けられている。なお球状の
スペーサを用いていてもよい。
【０２９３】
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子
液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これ
らの液晶材料（液晶組成物）は、条件により、コレステリック相、スメクチック相、キュ
ービック相、カイラルネマチック相、等方相等を示す。
【０２９４】
また、液晶層４００８に、配向膜を用いないブルー相を発現する液晶組成物を用いても
よい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステ
リック相から等方相へ転移する直前に発現する相である。ブルー相は、液晶及びカイラル
剤を混合させた液晶組成物を用いて発現させることができる。また、ブルー相が発現する
温度範囲を広げるために、ブルー相を発現する液晶組成物に重合性モノマー及び重合開始
剤などを添加し、高分子安定化させる処理を行って液晶層を形成することもできる。ブル
ー相を発現する液晶組成物は、応答速度が短く、光学的等方性であるため配向処理が不要
であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要
となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製
工程中の液晶表示装置の不良や破損を軽減することができる。よって液晶表示装置の生産
性を向上させることが可能となる。酸化物半導体膜を用いるトランジスタは、静電気の影
響によりトランジスタの電気的な特性が著しく変動して設計範囲を逸脱する恐れがある。
よって酸化物半導体膜を用いるトランジスタを有する液晶表示装置にブルー相を発現する
液晶組成物を用いることはより効果的である。
【０２９５】
また、液晶材料の固有抵抗は、１×１０９Ω・ｃｍ以上であり、好ましくは１×１０１
１Ω・ｃｍ以上であり、さらに好ましくは１×１０１２Ω・ｃｍ以上である。なお、本明
細書における固有抵抗の値は、２０℃で測定した値とする。
【０２９６】
液晶表示装置に設けられる保持容量の大きさは、画素部に配置されるトランジスタのリ
ーク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。保持容量の
大きさは、トランジスタのオフ電流等を考慮して設定すればよい。本明細書に開示する酸
化物半導体膜を有するトランジスタを用いることにより、各画素における液晶容量に対し
て１／３以下、好ましくは１／５以下の容量の大きさを有する保持容量を設ければ充分で
ある。
【０２９７】
本明細書に開示する酸化物半導体膜を用いたトランジスタは、オフ状態における電流値
（オフ電流値）を低くすることができる。よって、画像信号等の電気信号の保持時間を長
くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッ
シュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
【０２９８】
また、本明細書に開示する酸化物半導体膜を用いたトランジスタは、高い電界効果移動
度が得られるため、高速駆動が可能である。例えば、このような高速駆動が可能なトラン
ジスタを液晶表示装置に用いることで、画素部のスイッチングトランジスタと、駆動回路
部に使用するドライバートランジスタを同一基板上に形成することができる。すなわち、
別途駆動回路として、シリコンウェハ等により形成された半導体装置を用いる必要がない
ため、半導体装置の部品点数を削減することができる。また、画素部においても、高速駆
動が可能なトランジスタを用いることで、高画質な画像を提供することができる。よって
、半導体装置として高信頼化も達成できる。
【０２９９】
液晶表示装置には、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−
Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉ
ｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ  Ｓｙｍｍｅｔｒｉｃ  ａｌｉｇｎｅｄ
Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ  Ｃｏｍｐｅｎｓａｔｅｄ  
Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕ
ｉｄ  Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉ
ｑｕｉｄ  Ｃｒｙｓｔａｌ）モードなどを用いることができる。
【０３００】
また、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用し
た透過型の液晶表示装置としてもよい。垂直配向モードとしては、いくつか挙げられるが
、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ
）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モー
ド、ＡＳＶ（Ａｄｖａｎｃｅｄ  Ｓｕｐｅｒ  Ｖｉｅｗ）モードなどを用いることができ
る。また、ＶＡ型の液晶表示装置にも適用することができる。ＶＡ型の液晶表示装置とは
、液晶表示パネルの液晶分子の配列を制御する方式の一種である。ＶＡ型の液晶表示装置
は、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式であ
る。また、画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方
向に分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわ
れる方法を用いることができる。
【０３０１】
また、表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反
射防止部材などの光学部材（光学基板）などは適宜設ける。例えば、偏光基板及び位相差
基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを
用いてもよい。
【０３０２】
また、画素部における表示方式は、プログレッシブ方式やインターレース方式等を用い
ることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒ
は赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、ＲＧＢＷ（Ｗは白を表す
）、又はＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加したものがある。なお
、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、開示する発
明はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用す
ることもできる。
【０３０３】
また、表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光
素子を適用することができる。エレクトロルミネッセンスを利用する発光素子は、発光材
料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機
ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
【０３０４】
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正
孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキ
ャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形
成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよ
うな発光素子は、電流励起型の発光素子と呼ばれる。
【０３０５】
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに
分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を
有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−
アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み
、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を
利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明
する。
【０３０６】
発光素子は発光を取り出すために少なくとも一対の電極の一方が透光性であればよい。
そして、基板上にトランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り
出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側
の面から発光を取り出す両面射出構造の発光素子があり、どの射出構造の発光素子も適用
することができる。
【０３０７】
図１３（Ｂ）に表示素子として発光素子を用いた発光装置の例を示す。表示素子である
発光素子４５１３は、画素部４００２に設けられたトランジスタ４０１０と電気的に接続
している。なお発光素子４５１３の構成は、第１の電極層４０３０、電界発光層４５１１
、第２の電極層４０３１の積層構造であるが、示した構成に限定されない。発光素子４５
１３から取り出す光の方向などに合わせて、発光素子４５１３の構成は適宜変えることが
できる。
【０３０８】
隔壁４５１０は、有機絶縁材料、又は無機絶縁材料を用いて形成する。特に感光性の樹
脂材料を用い、第１の電極層４０３０上に開口部を形成し、その開口部の側壁が連続した
曲率を持って形成される傾斜面となるように形成することが好ましい。
【０３０９】
電界発光層４５１１は、単数の層で構成されていても、複数の層が積層されるように構
成されていてもどちらでもよい。
【０３１０】
発光素子４５１３に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極
層４０３１及び隔壁４５１０上に保護膜を形成してもよい。保護膜としては、窒化シリコ
ン膜、窒化酸化シリコン膜、ＤＬＣ膜等を形成することができる。また、第１の基板４０
０１、第２の基板４００６、及びシール材４００５によって封止された空間には充填材４
５１４が設けられ密封されている。このように外気に曝されないように気密性が高く、脱
ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー
材でパッケージング（封入）することが好ましい。
【０３１１】
充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂ま
たは熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリ
イミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（
エチレンビニルアセテート）を用いることができる。例えば充填材として窒素を用いれば
よい。
【０３１２】
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）
、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けても
よい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸によ
り反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
【０３１３】
また、表示装置として、電子インクを駆動させる電子ペーパーを提供することも可能で
ある。電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）とも呼ばれており、
紙と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能
という利点を有している。
【０３１４】
電気泳動表示装置は、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒子
と、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒または溶質に複
数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロカ
プセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示する
ものである。なお、第１の粒子または第２の粒子は染料を含み、電界がない場合において
移動しないものである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を含
む）とする。
【０３１５】
このように、電気泳動表示装置は、誘電定数の高い物質が高い電界領域に移動する、い
わゆる誘電泳動的効果を利用したディスプレイである。
【０３１６】
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、
この電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。ま
た、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
【０３１７】
なお、マイクロカプセル中の第１の粒子および第２の粒子は、導電体材料、絶縁体材料
、半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレ
クトロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料
を用いればよい。
【０３１８】
また、電子ペーパーとして、ツイストボール表示方式を用いる表示装置も適用すること
ができる。ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に
用いる電極層である第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２
の電極層に電位差を生じさせて球形粒子の向きを制御することにより、表示を行う方法で
ある。
【０３１９】
なお、図１２及び図１３において、第１の基板４００１、第２の基板４００６としては
、ガラス基板の他、可撓性を有する基板も用いることができ、例えば透光性を有するプラ
スチック基板などを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇ
ｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオラ
イド）フィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができ
る。また、透光性が必要でなければ、アルミニウムやステンレスなどの金属基板（金属フ
ィルム）を用いてもよい。例えば、アルミニウムホイルをＰＶＦフィルムやポリエステル
フィルムで挟んだ構造のシートを用いることもできる。
【０３２０】
表示装置は光源又は表示素子からの光を透過させて表示を行う。よって光が透過する画
素部に設けられる基板、絶縁膜、導電膜などの薄膜はすべて可視光の波長領域の光に対し
て透光性とする。
【０３２１】
表示素子に電圧を印加する第１の電極層及び第２の電極層（画素電極層、共通電極層、
対向電極層などともいう）においては、取り出す光の方向、電極層が設けられる場所、及
び電極層のパターン構造によって透光性、反射性を選択すればよい。
【０３２２】
第１の電極層４０３０、第２の電極層４０３１は、酸化タングステンを含むインジウム
酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸
化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す
。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物、グラフェンな
どの透光性を有する導電性材料を用いることができる。
【０３２３】
また、第１の電極層４０３０、第２の電極層４０３１はタングステン（Ｗ）、モリブデ
ン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（
Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チ
タン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）等の金属
、又はその合金、若しくはその金属窒化物から一つ、又は複数種を用いて形成することが
できる。
【０３２４】
また、第１の電極層４０３０、第２の電極層４０３１として、導電性高分子（導電性ポ
リマーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子とし
ては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン
またはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、
若しくはアニリン、ピロールおよびチオフェンの２種以上からなる共重合体若しくはその
誘導体などがあげられる。
【０３２５】
以上のように先の実施の形態に示したトランジスタおよび当該トランジスタを用いた駆
動回路を適用することで、様々な機能を有する表示装置を提供することができる。
【０３２６】
（実施の形態５）
本明細書に開示する駆動回路は、さまざまな電子機器（遊技機も含む）の表示装置とし
て適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、また
はテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジ
タルビデオカメラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電
話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大
型ゲーム機などが挙げられる。上記実施の形態で説明した駆動回路を具備する表示装置を
有する電子機器の例について説明する。
【０３２７】
図１４（Ａ）は、ノート型のパーソナルコンピュータであり、本体３００１、筐体３０
０２、表示部３００３、キーボード３００４などによって構成されている。先の実施の形
態のいずれかで示した駆動回路を表示部３００３に適用することにより、高性能及び高信
頼性なノート型のパーソナルコンピュータとすることができる。
【０３２８】
図１４（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体３０２１には表示部３０２３と
、外部インターフェイス３０２５と、操作ボタン３０２４等が設けられている。また操作
用の付属品としてスタイラス３０２２がある。先の実施の形態のいずれかで示した駆動回
路を表示部３０２３に適用することにより、より高性能及び高信頼性な携帯情報端末（Ｐ
ＤＡ）とすることができる。
【０３２９】
図１４（Ｃ）は、電子書籍の一例を示している。例えば、電子書籍は、筐体２７０１お
よび筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０３は、
軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うことが
できる。このような構成により、紙の書籍のような動作を行うことが可能となる。
【０３３０】
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組
み込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成とし
てもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とする
ことで、例えば右側の表示部（図１４（Ｃ）では表示部２７０５）に文章を表示し、左側
の表示部（図１４（Ｃ）では表示部２７０７）に画像を表示することができる。先の実施
の形態のいずれかで示した駆動回路を表示部２７０５、表示部２７０７に適用することに
より、高性能及び高信頼性な電子書籍とすることができる。表示部２７０５として半透過
型、又は反射型の液晶表示装置を用いる場合、比較的明るい状況下での使用も予想される
ため、太陽電池を設け、太陽電池による発電、及びバッテリーでの充電を行えるようにし
てもよい。なおバッテリーとしては、リチウムイオン電池を用いると、小型化を図れる等
の利点がある。
【０３３１】
また、図１４（Ｃ）では、筐体２７０１に操作部などを備えた例を示している。例えば
、筐体２７０１において、電源２７２１、操作キー２７２３、スピーカー２７２５などを
備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同
一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体
の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部な
どを備える構成としてもよい。さらに、電子書籍は、電子辞書としての機能を持たせた構
成としてもよい。
【０３３２】
また、電子書籍は、無線で情報を送受信できる構成としてもよい。無線により、電子書
籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能
である。
【０３３３】
図１４（Ｄ）は、携帯電話であり、筐体２８００及び筐体２８０１の二つの筐体で構成
されている。筐体２８０１には、表示パネル２８０２、スピーカー２８０３、マイクロフ
ォン２８０４、ポインティングデバイス２８０６、カメラ用レンズ２８０７、外部接続端
子２８０８などを備えている。また、筐体２８００には、携帯電話の充電を行う太陽電池
セル２８１０、外部メモリスロット２８１１などを備えている。また、アンテナは筐体２
８０１内部に内蔵されている。先の実施の形態のいずれかで示した駆動回路を表示パネル
２８０２に適用することにより、高性能及び高信頼性な携帯電話とすることができる。
【０３３４】
また、表示パネル２８０２はタッチパネルを備えており、図１４（Ｄ）には映像表示さ
れている複数の操作キー２８０５を点線で示している。なお、太陽電池セル２８１０で出
力される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。
【０３３５】
表示パネル２８０２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネ
ル２８０２と同一面上にカメラ用レンズ２８０７を備えているため、テレビ電話が可能で
ある。スピーカー２８０３及びマイクロフォン２８０４は音声通話に限らず、テレビ電話
、録音、再生などが可能である。さらに、筐体２８００と筐体２８０１は、スライドし、
図１４（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に
適した小型化が可能である。
【０３３６】
外部接続端子２８０８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可
能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外
部メモリスロット２８１１に記録媒体を挿入し、より大量のデータ保存及び移動に対応で
きる。
【０３３７】
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであって
もよい。
【０３３８】
図１４（Ｅ）は、デジタルビデオカメラであり、本体３０５１、表示部３０５７、接眼
部３０５３、操作スイッチ３０５４、表示部３０５５、バッテリー３０５６などによって
構成されている。先の実施の形態のいずれかで示した駆動回路を表示部３０５７、表示部
３０５５に適用することにより、高性能及び高信頼性なデジタルビデオカメラとすること
ができる。
【０３３９】
図１４（Ｆ）は、テレビジョン装置の一例を示している。テレビジョン装置は、筐体９
６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示するこ
とが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持した構成
を示している。先の実施の形態のいずれかで示した駆動回路を表示部９６０３に適用する
ことにより、高性能及び高信頼性なテレビジョン装置とすることができる。
【０３４０】
テレビジョン装置の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操
作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出力す
る情報を表示する表示部を設ける構成としてもよい。
【０３４１】
なお、テレビジョン装置は、受信機やモデムなどを備えた構成とする。受信機により一
般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通
信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信
者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
【０３４２】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可
能である。
【符号の説明】
【０３４３】
１０    パルス出力回路
１１    配線
１２    配線
１３    配線
１４    配線
１５    配線
１６    配線
１７    配線
２１    入力端子
２２    入力端子
２３    入力端子
２４    入力端子
２５    入力端子
２６    出力端子
２７    出力端子
３１    トランジスタ
３２    トランジスタ
３３    トランジスタ
３４    トランジスタ
３５    トランジスタ
３６    トランジスタ
３７    トランジスタ
３８    トランジスタ
３９    トランジスタ
４０    トランジスタ
４１    トランジスタ
５１    電源線
５３    電源線
６１    期間
６２    期間
１０１    半導体素子
１０２    配線
１０３    配線
１０４    第１の保護回路
１０５    第２の保護回路
１１１    トランジスタ
１１４    トランジスタ
１１５    トランジスタ
４００    基板
４０１    ゲート電極層
４０２    ゲート絶縁膜
４０３    酸化物半導体膜
４０９    チャネル形成領域
４１１    ゲート電極層
４１２    ゲート絶縁膜
４１３    酸化物半導体膜
４１９    チャネル形成領域
４２０    絶縁膜
４２１    ドーパント
４２２    ゲート絶縁膜
４２３    ドーパント
４２４    金属元素を含む膜
４２５    絶縁膜
４２６    絶縁膜
４２９    絶縁膜
４３１    絶縁膜
４４０    トランジスタ
４５０    トランジスタ
４６０    トランジスタ
４７０    トランジスタ
４８０    トランジスタ
４８１    トランジスタ
４９０    トランジスタ
４９１    トランジスタ
１０４ａ    第１の保護回路
１０４ｂ    第１の保護回路
１０４ｃ    第１の保護回路
１０４ｄ    第１の保護回路
１０４ｅ    第１の保護回路
１０４ｆ    第１の保護回路
１０４ｇ    第１の保護回路
１０４ｈ    第１の保護回路
１０５ａ    第２の保護回路
１０５ｂ    第２の保護回路
１０５ｃ    第２の保護回路
１０５ｄ    第２の保護回路
１０５ｅ    第２の保護回路
１０５ｆ    第２の保護回路
１０５ｇ    第２の保護回路
１０５ｈ    第２の保護回路
１１４ａ    トランジスタ
１１４ｂ    トランジスタ
１１５ａ    トランジスタ
１１５ｂ    トランジスタ
２７０１    筐体
２７０３    筐体
２７０５    表示部
２７０７    表示部
２７１１    軸部
２７２１    電源
２７２３    操作キー
２７２５    スピーカー
２８００    筐体
２８０１    筐体
２８０２    表示パネル
２８０３    スピーカー
２８０４    マイクロフォン
２８０５    操作キー
２８０６    ポインティングデバイス
２８０７    カメラ用レンズ
２８０８    外部接続端子
２８１０    太陽電池セル
２８１１    外部メモリスロット
３００１    本体
３００２    筐体
３００３    表示部
３００４    キーボード
３０２１    本体
３０２２    スタイラス
３０２３    表示部
３０２４    操作ボタン
３０２５    外部インターフェイス
３０５１    本体
３０５３    接眼部
３０５４    操作スイッチ
３０５５    表示部
３０５６    バッテリー
３０５７    表示部
４００１    基板
４００２    画素部
４００３    信号線駆動回路
４００４    走査線駆動回路
４００５    シール材
４００６    基板
４００８    液晶層
４０１０    トランジスタ
４０１１    トランジスタ
４０１３    液晶素子
４０１５    接続端子電極
４０１６    端子電極
４０１８    ＦＰＣ
４０１９    異方性導電膜
４０２０    絶縁膜
４０２１    絶縁膜
４０２３    絶縁膜
４０３０    電極層
４０３１    電極層
４０３２    絶縁膜
４０４ａ    ソース領域
４０４ｂ    ドレイン領域
４０５ａ    ソース電極層
４０５ｂ    ドレイン電極層
４１４ａ    ソース領域
４１４ｂ    ドレイン領域
４１５ａ    ソース電極層
４１５ｂ    ドレイン電極層
４１５ｃ    配線層
４２４ａ    電極層
４２４ｂ    電極層
４２４ｃ    電極層
４２４ｄ    電極層
４２９ａ    サイドウォール絶縁膜
４２９ｂ    サイドウォール絶縁膜
４３１ａ    サイドウォール絶縁膜
４３１ｂ    サイドウォール絶縁膜
４３４ａ    低濃度不純物領域
４３４ｂ    低濃度不純物領域
４４４ａ    低濃度不純物領域
４４４ｂ    低濃度不純物領域
４５１０    隔壁
４５１１    電界発光層
４５１３    発光素子
４５１４    充填材
５３００    基板
５３０１    画素部
５３０２    走査線駆動回路
５３０３    走査線駆動回路
５３０４    信号線駆動回路
５３０５    タイミング制御回路
５６０１    シフトレジスタ
５６０２    スイッチング回路
５６０３    薄膜トランジスタ
５６０４    配線
５６０５    配線
９６０１    筐体
９６０３    表示部
９６０５    スタンド
【図１】
2020123742.tif 000004
【図２】
2020123742.tif 000005
【図３】
2020123742.tif 000006
【図４】
2020123742.tif 000007
【図５】
2020123742.tif 000008
【図６】
2020123742.tif 000009
【図７】
2020123742.tif 000010
【図８】
2020123742.tif 000011
【図９】
2020123742.tif 000012
【図１０】
2020123742.tif 000013
【図１１】
2020123742.tif 000014
【図１２】
2020123742.tif 000015
【図１３】
2020123742.tif 000016
【図１４】
2020123742.tif 000017
【図１５】
2020123742.tif 000018
【図１６】
2020123742.tif 000019
【手続補正書】
【提出日】令和2年5月19日(2020.5.19)
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のトランジスタと第２のトランジスタとを有し、
前記第１のトランジスタ及び前記第２のトランジスタは、それぞれ、酸化物半導体膜と、ゲート絶縁膜を介して前記酸化物半導体膜と重なるゲート電極層と、を有し、
前記酸化物半導体膜は、ＩｎとＧａとＺｎとを有し、
前記酸化物半導体膜は、前記ゲート電極層と重なるチャネル形成領域と、前記チャネル形成領域よりも抵抗が低い第１の領域及び第２の領域と、を有し、
前記チャネル形成領域は、前記第１の領域と前記第２の領域との間に位置し、
前記第１のトランジスタは、前記第１のトランジスタの前記ゲート電極層と前記第１のトランジスタの前記第１の領域とが電気的に接続され、
前記第２のトランジスタは、前記第２のトランジスタの前記ゲート電極層と前記第２のトランジスタの前記第１の領域とが電気的に接続される保護回路。
【手続補正書】
【提出日】令和2年5月25日(2020.5.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のトランジスタと第２のトランジスタとを有し、
前記第１のトランジスタは、第１の酸化物半導体膜と、第１のゲート絶縁膜を介して前記第１の酸化物半導体膜上に重なる第１のゲート電極層と、前記第１の酸化物半導体膜と接続する第１の電極と、を有し、
前記第２のトランジスタは、第２の酸化物半導体膜と、第２のゲート絶縁膜を介して前記第２の酸化物半導体膜上に重なる第２のゲート電極層と、前記第２の酸化物半導体膜と接続する第２の電極と、を有し、
前記第１のゲート電極層は前記第１の酸化物半導体膜と電気的に接続され、
前記第２のゲート電極層は前記第２の酸化物半導体膜と電気的に接続され、
前記第１のゲート電極層の上面及び側面、前記第１のゲート絶縁膜の側面、前記第１の酸化物半導体膜の上面及び側面、前記第２のゲート電極層の上面及び側面、前記第２のゲート絶縁膜の側面、並びに前記第２の酸化物半導体膜の上面及び側面に接する絶縁膜を有し、
前記第１の酸化物半導体膜は、前記第１のゲート電極層と重なる第１のチャネル形成領域と、前記第１のチャネル形成領域よりも抵抗が低い第１の領域及び第２の領域と、を有し、
前記第１のチャネル形成領域は、前記第１の領域と前記第２の領域との間に位置し、
前記第２の酸化物半導体膜は、前記第２のゲート電極層と重なる第２のチャネル形成領域と、前記第２のチャネル形成領域よりも抵抗が低い第３の領域及び第４の領域と、を有し、
前記第２のチャネル形成領域は、前記第３の領域と前記第４の領域との間に位置し、
前記第１の酸化物半導体膜の上面は、前記第１のゲート絶縁膜と接する領域と、前記絶縁膜と接する領域と、前記第１の電極と接する領域と、を有し、且つ前記第１の酸化物半導体膜の側面は前記絶縁膜と接し、
前記第２の酸化物半導体膜の上面は、前記第２のゲート絶縁膜と接する領域と、前記絶縁膜と接する領域と、前記第２の電極と接する領域と、を有し、且つ前記第２の酸化物半導体膜の側面は前記絶縁膜と接する保護回路。
【請求項２】
第１のトランジスタと第２のトランジスタとを有し、
前記第１のトランジスタは、第１の酸化物半導体膜と、第１のゲート絶縁膜を介して前記第１の酸化物半導体膜上に重なる第１のゲート電極層と、前記第１の酸化物半導体膜と接続する第１の電極と、を有し、
前記第２のトランジスタは、第２の酸化物半導体膜と、第２のゲート絶縁膜を介して前記第２の酸化物半導体膜上に重なる第２のゲート電極層と、前記第２の酸化物半導体膜と接続する第２の電極と、を有し、
前記第１のゲート電極層は前記第１の酸化物半導体膜と電気的に接続され、
前記第２のゲート電極層は前記第２の酸化物半導体膜と電気的に接続され、
前記第１のゲート電極層の上面及び側面、前記第１のゲート絶縁膜の側面、前記第１の酸化物半導体膜の上面及び側面、前記第２のゲート電極層の上面及び側面、前記第２のゲート絶縁膜の側面、並びに前記第２の酸化物半導体膜の上面及び側面に接する絶縁膜を有し、
前記第１の酸化物半導体膜は、前記第１のゲート電極層と重なる第１のチャネル形成領域と、前記第１のチャネル形成領域よりも抵抗が低い第１の領域及び第２の領域と、を有し、
前記第１のチャネル形成領域は、前記第１の領域と前記第２の領域との間に位置し、
前記第２の酸化物半導体膜は、前記第２のゲート電極層と重なる第２のチャネル形成領域と、前記第２のチャネル形成領域よりも抵抗が低い第３の領域及び第４の領域と、を有し、
前記第２のチャネル形成領域は、前記第３の領域と前記第４の領域との間に位置し、
前記第１の酸化物半導体膜の上面は、前記第１のゲート絶縁膜と接する領域と、前記絶縁膜と接する領域と、前記第１の電極と接する領域と、を有し、且つ前記第１の酸化物半導体膜の側面は前記絶縁膜と接し、
前記第２の酸化物半導体膜の上面は、前記第２のゲート絶縁膜と接する領域と、前記絶縁膜と接する領域と、前記第２の電極と接する領域と、を有し、且つ前記第２の酸化物半導体膜の側面は前記絶縁膜と接し、
前記第１の酸化物半導体膜及び前記第２の酸化物半導体膜は、それぞれ、ＩｎとＧａとＺｎとを有する保護回路。