(57)【要約】      （修正有）【課題】素子の大型化を抑制することで、小型化を図ることが可能な電力増幅回路を提供する。【解決手段】電力増幅回路１は、複数台のＥ級インバータ２が並列接続されることによって構成されている。各Ｅ級インバータ２で、内部電圧検出回路３０によって、共振型電源回路１０もしくは整合回路２０の内部電圧を検出し、それに基づいてＭＯＳＦＥＴ１３の駆動用信号の位相を調整する。これにより、各Ｅ級インバータ２の正弦波状の電流電圧の位相が一致させられ、高効率での電力合成が可能となる。そして、このような高効率の電力合成を可変キャパシタや可変インダクタを用いることなく行えることから、素子の大型化を抑制でき、ひいては電力増幅回路１の小型化を図ることが可能になる。【選択図】図１
2020137265.tif 000002
【特許請求の範囲】
【請求項１】
直流電源（Ｖｈ）に基づいて負荷（ＲＬ）に対して供給する交流出力を発生させる電力増幅回路であって、
前記直流電源に基づいて前記交流出力を生成するスイッチング素子（１３）を有する共振型電源回路（１０）と、前記共振型電源回路の出力側に備えられた整合回路（２０）と、を備えたインバータ（２）を複数備え、
複数の前記インバータは、それぞれの前記インバータにおける前記共振型電源回路が前記整合回路を介して並列接続されており、
複数の前記インバータそれぞれは、
前記整合回路の出力よりも前記直流電源側において前記共振型電源回路もしくは前記整合回路の内部電圧を検出する内部電圧検出回路（３０）と、
前記内部電圧検出回路での前記内部電圧の検出結果に基づいて、前記スイッチング素子のスイッチング位相を調整する位相調整回路（１１）と、を備えている電力増幅回路。
【請求項２】
前記整合回路が、インダクタ（２１）と第１コンデンサ（２２）および第２コンデンサ（２３）を含むＴ型のＬＣＣ回路によって構成されている請求項１に記載の電力増幅回路。
【請求項３】
前記共振型電源回路は、インダクタ（１５ａ）およびコンデンサ（１５ｂ、１５ｃ）を含むＬＣ共振回路（１５）を有し、
前記Ｔ型のＬＣＣ回路における前記インダクタが前記ＬＣ共振回路に含まれる前記インダクタに一体化されている請求項２に記載の電力増幅回路。
【請求項４】
前記ＬＣＣ回路に含まれる前記インダクタと前記第１コンデンサおよび前記第２コンデンサは、前記直流電源と前記負荷との間において前記インダクタと前記第２コンデンサとが直列接続されていると共に、前記第１コンデンサが前記インダクタと前記第２コンデンサとの間において並列接続され、
前記インダクタのリアクタンス値をＸＬ１、前記第１コンデンサのリアクタンス値をＸＣ２、前記第２コンデンサのリアクタンス値をＸＣ３は、
前記整合回路の入力側と出力側のポートをそれぞれ第１ポート（４１）と第２ポート（４２）、前記負荷として前記インバータの数に対応して均等に分割したインピーダンスをｒ２、前記第２ポートに対してインピーダンスｒ２を接続したときの入力インピーダンスをｒ１、前記整合回路のインピーダンス変換比をｋ、前記整合回路の入力アドミタンスを同相アドミタンスと非同相アドミタンスとしたときの前記同相アドミタンスと前記非同相アドミタンスの比の虚部をｕとして、
【数１】
2020137265.tif 000024
【数２】
2020137265.tif 000025
【数３】
2020137265.tif 000026
を満たしている請求項２または３に記載の電力増幅回路。
【請求項５】
前記位相調整回路は、信号源（３）からの信号に基づいて三角波を形成する三角波形成回路（１１１）と、前記三角波形成回路の出力に対して直流バイアスを印加することで位相調整された入力電圧（Ｖｉｎ）を形成する直流バイアス回路（１１３）と、前記入力電圧をクロックとして位相調整後の駆動用信号を生成するＤ型フリップフロップ（１１２）と、を含んでいる請求項１ないし４のいずれか１つに記載の電力増幅回路。
【請求項６】
前記共振型電源回路は、Ｅ級方式とされている請求項１ないし５のいずれか１つに記載の電力増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、交流を出力する共振型電源を二系統以上含む電力増幅回路に関するものである。
【背景技術】
【０００２】
従来、電力増幅回路として、共振型電源を複数並列接続することで大きな電力が得られるようにしたＲＦ（Radio Frequency）電力増幅器などがある。ＲＦ電力増幅器は、誘導加熱、プラズマプロセス、無線電力供給など様々な用途に利用されている。これらの用途において、ＲＦ電力増幅器には、組込み性と電力利用率の観点で小型・高効率化が要求され、より高い処理能力や供給電力を達成するために大出力化が要求される。
【０００３】
例えば、ＲＦ電力増幅器の小型・高効率化には、半導体スイッチを用いたＥ級増幅器が適している。Ｅ級増幅器の出力電力は、原理的には直流入力電圧を上げれば大きくできるが、半導体スイッチに入力電圧の３．５６倍の電圧が加わるため半導体スイッチの耐圧で制限される。
【０００４】
半導体スイッチの耐圧による出力制限を超える出力を達成するため、複数のＥ級増幅器の出力を別途設けた電力合成回路を介して電力合成する技術がある。しかしながら、別途設けた電力合成回路は損失の要因となる。
【０００５】
また、電力合成回路を別途設けることなく、Ｅ級増幅器の出力を直接合成する研究事例もある。この手法では、高い出力電力を実現するために、個々のＥ級増幅器を完全に同相動作させる必要がある。各Ｅ級増幅器が同じ構成とされていても、個々のＥ級増幅器内の半導体スイッチング素子の特性やゲート信号の遅延バラツキなどがあるため、完全に同相動作させることは困難であり、同相動作の不完全性は特定の相のＥ級増幅器内の半導体スイッチング素子の損失を増加させ、大出力化を阻むことになる。
【０００６】
このため、特許文献１において、Π型接続の可変キャパシタや可変インダクタを備えた位相制御型整合回路を介して、Ｅ級増幅器を並列接続した構成が提案されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第５８３２７０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１のような位相制御型整合回路では、可変キャパシタや可変インダクタを用いていることから、素子の大型化を招き、電力増幅回路が大型化してしまう。
【０００９】
本発明は上記点に鑑みて、素子の大型化を抑制することで、小型化を図ることが可能な電力増幅回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、請求項１に記載の発明は、直流電源（Ｖｈ）に基づいて負荷（ＲＬ）に対して供給する交流出力を発生させる電力増幅回路であって、直流電源に基づいて交流出力を生成するスイッチング素子（１３）を有する共振型電源回路（１０）と、共振型電源回路の出力側に備えられた整合回路（２０）と、を備えたインバータ（２）を複数備えている。このような構成において、複数のインバータは、それぞれのインバータにおける共振型電源回路が整合回路を介して並列接続されており、複数のインバータそれぞれは、整合回路の出力よりも直流電源側において共振型電源回路もしくは整合回路の内部電圧を検出する内部電圧検出回路（３０）と、内部電圧検出回路での内部電圧の検出結果に基づいて、スイッチング素子のスイッチング位相を調整する位相調整回路（１１）と、を備えている。
【００１１】
このように、共振型電源回路と整合回路とを有する同じ回路構成とされたインバータを複数備え、共振型電源回路が整合回路を介して並列接続されるようにしている。そして、共振型電源回路の内部電圧を内部電圧検出回路で検出し、その検出結果に基づいて位相調整回路によるスイッチング素子のスイッチング位相が調整されるようにしている。これにより、各インバータの交流出力の位相が一致させられ、高効率での電力合成が可能となる。そして、このような高効率の電力合成を可変キャパシタや可変インダクタを用いることなく行えることから、素子の大型化を抑制でき、ひいては電力増幅回路の小型化を図ることが可能になる。
【００１２】
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態にかかる電力増幅回路の回路構成を示した図である。
【図２】位相調整回路の回路構成を示した図である。
【図３】整合回路の回路構成を示した図である。
【図４】内部電圧検出回路の詳細を含めた電力増幅回路の回路構成を示した図である。
【図５】電力増幅回路を構成するＥ級インバータの並列接続の状態を説明した回路図である。
【図６Ａ】Ｅ級インバータに同相電圧のみが印加された場合の整合回路群の等価回路図である。
【図６Ｂ】Ｅ級インバータに非同相電圧のみが印加された場合の整合回路群の等価回路図である。
【図７Ａ】同相電圧を分離した場合のｉ番目の整合回路の等価回路図である。
【図７Ｂ】非同相電圧を分離した場合のｉ番目の整合回路の等価回路図である。
【図８Ａ】Ｔ型の整合回路の回路図である。
【図８Ｂ】Π型の整合回路の回路図である。
【図９Ａ】Ｔ型の整合回路について使用するリアクタンス素子の組み合わせ毎の特徴をまとめた図表である。
【図９Ｂ】Π型の整合回路について使用するリアクタンス素子の組み合わせ毎の特徴をまとめた図表である。
【図１０】第２実施形態にかかる電力増幅回路の回路構成を示した図である。
【図１１】他の実施形態で説明する電力増幅回路の回路構成を示した図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１５】
（第１実施形態）
第１実施形態について説明する。本実施形態にかかる電力増幅回路は、直流電源に基づいて負荷に対して供給する交流出力を発生させるもので、車両の無線電力供給などの用途で使用され、例えば工場内における無人搬送車への給電、電気自動車への給電などに適用される。その場合、電力増幅回路は、例えば地面に埋め込まれ、ＲＦ負荷となるアンテナとして平行平板コンデンサなどを用いた電界結合、または対向したコイルを用いた磁界結合に基づいて送電を行う。この電力増幅回路は、ＲＦ帯の周波数帯域で動作させられるが、例えば６．７８ＭＨｚまたは１３．５６ＭＨｚなどのＩＳＭ（Industry Science Medical）帯の周波数帯域での適用が好ましい。また、後述する個々のＥ級増幅器の出力およびＥ級増幅器の台数によって決まるが、電力増幅回路によって数百Ｗ〜数十ｋＷの出力電圧を発生させることが可能であり、これに基づいて無線電力供給がなされる。以下、本実施形態の電力増幅回路について図を参照して説明する。
【００１６】
図１に示すように、電力増幅回路１は、複数台のＥ級インバータ２が並列接続されることによって構成されている。そして、直流電源Ｖｈからの電力供給に基づいて、電力増幅回路１で電力増幅がなされたのち、ＲＦ負荷ＲＬへの送電が行われる。この電力増幅回路１は、例えばプリント基板上に実装されたディスクリート半導体やセラミックコンデンサ、巻線インダクタなどから構成されており、各Ｅ級インバータ２は同一設計とされている。また、外付けの電力合成回路などの電力合成のための外付け部品が用いられていないため、それによる電力増幅回路１の効率低下は生じないようになっている。
【００１７】
ここで使用されるＥ級インバータ２は、Ｅ級増幅器のことであるが、直流から交流への電力変換を行うものとして用いられることから、この名称で呼ぶこととする。また、ここではＥ級インバータ２の台数がｎ個である場合を例に上げて説明し、ｎ個のＥ級インバータ２それぞれの参照符号を２−１、２−２・・・２−ｎとして図示する。なお、ｎは２以上の整数である。また、図１では、一番上に記載したＥ級インバータ２−１についてのみ回路構成を示したが、それ以外のＥ級インバータ２−２〜２−ｎについても同様の回路構成とされている。
【００１８】
Ｅ級インバータ２は、共振型電源回路１０、整合回路２０および内部電圧検出回路３０を有している。
【００１９】
共振型電源回路１０は、別途備えられる信号源３からの高周波信号に参照して駆動され、位相調整回路１１、ゲートドライバ１２、ＭＯＳＦＥＴ１３、ダイオード１４、ＬＣ共振回路１５、チョークコイル１６を備えた回路構成とされている。
【００２０】
信号源３は、共振型電源回路１０が参照する高周波信号を生成するもので、矩形波を出力する発振回路等で構成され、位相調整回路１１およびゲートドライバ１２を介してＭＯＳＦＥＴ１３のゲート電圧となる駆動用信号を出力する。ここでは、駆動用信号として、例えば周波数が６．７８ＭＨｚ、デューティ比が５０％の矩形波を用いている。なお、各Ｅ級インバータ２に備えられる信号源３は、同一のものである。この信号源３については、電力増幅回路１の他の部分が形成された基板と異なる基板に形成されていても良い。
【００２１】
位相調整回路１１は、内部電圧検出回路３０での検出結果に基づいて駆動用信号の位相調整を行うことで、スイッチング素子となるＭＯＳＦＥＴ１３のスイッチング位相を調整する。この位相調整回路１１によって駆動用信号の位相調整が行われることにより、複数のＥ級インバータ２が同相動作させられるようになっている。各Ｅ級インバータ２は同一設計とされているが、様々な要因に基づいて伝搬遅延ばらつきが生じることから、各Ｅ級インバータ２において位相調整が行われるようにしている。
【００２２】
伝搬遅延ばらつきの原因としては様々なものがある。例えば、信号源３が電力増幅回路１の他の部分が形成された基板と異なる基板で構成されている場合には、両基板間が同軸線路で接続されることになり、その間で伝搬遅延ばらつきが発生する。ＭＯＳＦＥＴ１３のオンオフ状態が遷移するまでの遅延時間のばらつきによっても、伝搬遅延ばらつきが発生する。さらに、共振型電源回路１０を構成する各素子の製造ばらつきによっても、伝搬遅延ばらつきが発生する。中でも、ＭＯＳＦＥＴ１３の状態遷移の際の遅延時間のばらつきが伝搬遅延ばらつきの主要因になっている。伝搬遅延ばらつきを調査したところ、５〜２３［ｎｓ］程度の伝搬遅延ばらつきが発生することを確認している。このような伝搬遅延ばらつきによって、各共振型電源回路１０の出力電圧の位相にばらつきが生じ、電力増幅回路１の効率低下を生じさせることになる。したがって、位相調整回路１１による位相調整を行うことで、各共振型電源回路１０の出力電圧の位相のばらつきを低減し、各Ｅ級インバータ２を同相動作させるようにする。
【００２３】
例えば、位相調整回路１１は、図２に示す回路構成とされている。図２に示すように、位相調整回路１１は、三角波形成回路１１１、Ｄ型フリップフロップ１１２、分圧回路１１３、１ショットパルス発生器１１４などを有している。
【００２４】
三角波形成回路１１１は、Ｔ型接続された抵抗１１１ａ、コンデンサ１１１ｂによって構成されている。信号源３とＤ型フリップフロップ１１２との間において抵抗１１１ａと後述するコンデンサ１１３ｃとが直列接続されており、抵抗１１１ａとコンデンサ１１３ｃとの間においてコンデンサ１１１ｂが並列接続されている。
【００２５】
このような構成により、信号源３から矩形波が入力されることで接点Ａに三角波状の電圧を発生させる。そして、ＤＣバイアスとして可変電圧Ｖｂが加えられると、その電圧の大きさに応じて接点Ｂの電圧Ｖｉｎ（以下、入力電圧という）がＤ型フリップフロップ１１２のクロックＣＬＫの電圧しきい値を通過する位相が変化するようになっている。なお、可変電圧Ｖｂは、後述するように、内部電圧検出回路３０の検出結果を表した出力電圧であり、その検出結果に応じて変化する。
【００２６】
Ｄ型フリップフロップ１１２は、後述する１ショットパルス発生器１１４の時定数に基づき、クロックＣＬＫが反応してから一定期間、Ｑ端子の電圧をハイレベルにする回路として機能する。このため、Ｄ型フリップフロップ１１２は、クロックＣＬＫが１周期に一度反応するような周期波形に対して、常に一定のデューティ、具体的にはデューティ比が５０％の矩形波電圧を出力する。そして、Ｄ型フリップフロップ１１２の入力電圧Ｖｉｎの位相が可変電圧Ｖｂに基づいて変化させられることから、Ｄ型フリップフロップ１１２の出力電圧も入力電圧Ｖｉｎの位相の変化に対応して位相が変化することになる。
【００２７】
なお、ここでは、Ｄ型フリップフロップ１１２として、入力電圧Ｖｉｎがローレベルからハイレベルに切り替わったポジティブエッジに基づいてクロックＣＬＫが反応する例を示す。ただし、Ｄ型フリップフロップ１１２として、入力電圧Ｖｉｎがハイレベルからローレベルに切り替わったネガティブエッジに基づいてクロックＣＬＫが反応するものであっても良い。位相調整回路１１における位相遅延量は、ポジティブエッジの場合には可変電圧Ｖｂが上昇すると減少し、ネガティブエッジの場合には可変電圧Ｖｂが上昇すると増加する。シミュレーションによれば、図２に示した回路構成の位相調整回路１１により、３０〜２１０°の範囲において位相調整が可能であった。
【００２８】
分圧回路１１３は、直流バイアス回路に相当し、第１分圧抵抗１１３ａ、第２分圧抵抗１１３ｂおよびコンデンサ１１３ｃによって構成され、定電圧源と可変電圧Ｖｂとの電位差相当を第１分圧抵抗１１３ａと第２分圧抵抗１１３ｂとによって分圧する。そして、この分圧された電圧が可変電圧Ｖｂに対応する電圧として、接点Ｂの直流バイアスとされる。直流バイアスとして可変電圧Ｖｂに対応する電圧を接点Ｂに印加する回路構成としては、分圧回路１１３以外のものであっても構わない。ただし、分圧回路１１３を用いる場合、可変電圧Ｖｂの印加前の状態、つまり可変電圧Ｖｂがゼロのときにも、三角波形成回路１１１に基づく発振が可能になる。
【００２９】
１ショットパルス発生器１１４は、Ｄ型フリップフロップ１１２の−Ｑ端子の出力に基づいて１ショットパルスを発生させ、それを負論理のＣＬＲ端子に入力するものである。１ショットパルス発生器１１４は、抵抗１１４ａ、１１４ｂ、ダイオード１１４ｃおよびコンデンサ１１４ｄによって構成され、抵抗１１４ｂとコンデンサ１１４ｄは過渡応答により負論理入力に対する1ショットパルスを発生させる。また、抵抗１１４ｂおよびコンデンサ１１４ｄの素子値によって１ショットパルス発生器１１４の時定数を設定し、Ｄ型フリップフロップ１１２のデューティ比を設定している。具体的には、１ショットパルス発生器１１４は、次のように動作を行う。
【００３０】
Ｄ型フリップフロップ１１２のＱ端子がローレベルのとき、−Ｑ端子はハイレベルなのでコンデンサ１１４ｄは抵抗１１４ａ、ダイオード１１４ｃを通して充電される。続いて、クロックが反応すると，Ｄ端子がハイレベルなので，Ｑ端子はハイレベルに、−Ｑ端子はローレベルに遷移する。そして、−Ｑ端子がローレベルなので、あらかじめ充電されていたコンデンサ１１４ｄは抵抗１１４ｂを通して放電される。負論理のＣＬＲ端子に印加される電圧は指数関数的に減少し、ＣＬＲ端子の電圧しきい値を下回ったとき、Ｑ端子出力がクリアされ、ローレベルになる。
【００３１】
なお、「−Ｑ端子」は、本来は「Ｑ」の上にバーを付して表記するのが正しいが、電子出願に基づく表現上の制限があるため、「Ｑ」の前に「−」を付して表記するものとする。
【００３２】
このような回路構成により、位相調整回路１１は、三角波形成回路１１１で形成される接点Ａの三角波と可変電圧Ｖｂとに基づいて接点Ｂにおいて位相調整された矩形波の入力電圧Ｖｉｎを形成する。そして、位相調整回路１１は、Ｄ型フリップフロップ１１２を通じて、位相調整後の駆動用信号を生成する。
【００３３】
ゲートドライバ１２は、位相調整回路１１とＭＯＳＦＥＴ１３との間に配置されている。ゲートドライバ１２は、位相調整回路１１で位相調整された高周波信号を増幅し、ＭＯＳＦＥＴ１３の入力容量を急速に充放電してＭＯＳＦＥＴ１３のオンオフを急速に切り替えるための駆動用信号を出力する。
【００３４】
ＭＯＳＦＥＴ１３は、半導体スイッチング素子として備えられたものであり、位相調整回路１１による位相調整後のゲートドライバ１２からの駆動用信号に基づいてオンオフ駆動される。ダイオード１４は、ＭＯＳＦＥＴ１３の内蔵ダイオードである。
【００３５】
ＬＣ共振回路１５は、インダクタ１５ａ、コンデンサ１５ｂ、１５ｃによって構成されている。直流電源Ｖｈと整合回路２０との間においてインダクタ１５ａとコンデンサ１５ｂとが直列接続されており、シャントキャパシタとなるコンデンサ１５ｃがＭＯＳＦＥＴ１３とインダクタ１５ａとの間において並列接続されている。コンデンサ１５ｃはＭＯＳＦＥＴ１３の寄生出力容量を含む。このような構成により、ＬＣ共振回路１５は、ＭＯＳＦＥＴ１３のオン時には、インダクタ１５ａとコンデンサ１５ｂとの直列共振、オフ時には、並列接続されたコンデンサ１５ｂを加えた直列共振を行う。これにより、直流電源Ｖｈが生成する直流電圧に基づいて正弦波電圧が生成される。
【００３６】
チョークコイル１６は、ＭＯＳＦＥＴ１３のオンオフ駆動に基づいて発生させられる高周波が直流電源Ｖｈに影響することを抑制するために備えられている。
【００３７】
インダクタ１５ａ、コンデンサ１５ｂは、強力なローパスフィルタとして働くため共振型電源回路１０は正弦波状の電流および電圧を出力する。加えて、チョークコイル１６が電流リプルの小さな直流電流を供給するので、ＭＯＳＦＥＴ１３およびコンデンサ１５ｃには、直流と正弦波交流が重畳した電流が流れる。ＭＯＳＦＥＴ１３オン時にはＭＯＳＦＥＴ１３のソース−ドレイン間に半波に似たパルス状の電流が流れる。また、ＭＯＳＦＥＴ１３オフ時には残りの電流がコンデンサ１５ｃに流入、流出する。インダクタ１５ａ、コンデンサ１５ｂ、１５ｃの値を適宜調整すると、ＭＯＳＦＥＴ１３がオフからオンに切り替わる瞬間のコンデンサ１５ｃに流れる電流およびコンデンサ１５ｃに蓄積された電荷を０にすることができる。この結果、ＭＯＳＦＥＴ１３のターンオン時のスイッチング損失を無くすことができ、高周波でも高効率な電力変換が可能となる。以下、この共振型電源回路１０の出力電流および出力電圧を内部出力電流および内部出力電圧という。
【００３８】
整合回路２０は、共振型電源回路１０の出力側に備えられ、インピーダンス整合を行うためのものであり、Ｔ型整合回路によって構成され、他相のＥ級インバータ２の影響を抑制して、他相のＥ級インバータ２との電力合成を可能にする。Ｅ級インバータ２の動作条件を満たすのは、ある特定のインピーダンスのときだけである。このため、整合回路２０にて、ＲＦ負荷ＲＬをＥ級インバータ２の数で均等に分割した場合に想定される負荷抵抗と、各共振型電源回路１０の設計に都合の良い最適負荷抵抗との間で整合を取る必要がある。したがって、最適負荷抵抗になるように、整合回路２０にて、共振型電源回路１０と整合回路２０との接続点となるポートから見たインピーダンスを低下させている。例えば、整合回路２０は、ＲＦ負荷ＲＬが実際は５０Ωだったとしても、共振型電源回路１０と整合回路２０との接続点となるポートから見たインピーダンスが１０Ωに見えるようにしている。また、当該ポートからＲＦ負荷ＲＬ側を見たときの抵抗成分が純抵抗であることが望ましいが、実際にはＬ成分を含んでいることがあるため、整合回路２０にて、インピーダンスの虚数部を打ち消す役割も果たしている。
【００３９】
具体的には、整合回路２０は、図３に示すように、インダクタ２１とコンデンサ２２、２３とによって構成されている。共振型電源回路１０とＲＦ負荷ＲＬとの間においてインダクタ２１とコンデンサ２３とが直列接続されており、コンデンサ２２がインダクタ２１とコンデンサ２３との間において並列接続されている。詳細については、後述するが、インダクタ２１、コンデンサ２２、２３それぞれのリアクタンス値をＸＬ１、ＸＣ２、ＸＣ３と定義すると、これらは数式１〜数式３を満たす値に設定されている。
【００４０】
なお、図３において整合回路２０の入力側のポートを第１ポート４１、出力側のポートを第２ポート４２とすると、ｒ１は、第２ポート４２にインピーダンスｒ２を接続したときの入力インピーダンスであり、共振型電源回路１０の最適負荷抵抗に相当する。ｒ２は、ＲＦ負荷ＲＬが合成数分に均等に分割された場合のインピーダンスであり、負荷抵抗ｎＲＬである。ｋは、整合回路２０のインピーダンス変換比であり、ｋ＝ｒ２／ｒ１で表される。ｕは、Ｅ級インバータ２の並列接続における内部出力電圧を仮想的に同相成分と非同相成分に分離し、それぞれにとっての整合回路２０の入力アドミタンスを同相アドミタンス、非同相アドミタンスとしたときの比ｗの虚部を意味する。
【００４１】
【数１】
2020137265.tif 000003
【００４２】
【数２】
2020137265.tif 000004
【００４３】
【数３】
2020137265.tif 000005
このように整合回路２０をＴ型とし、かつ、インダクタ２１とコンデンサ２２、２３によるＬＣＣ回路としていることから、インダクタ数を最小にしつつ、Ｅ級インバータ２の並列接続に起因する全体効率の低下の抑制が可能になる。
【００４４】
内部電圧検出回路３０は、例えば整合回路２０の内部電圧をモニタし、その結果に相当する出力を位相調整回路１１に伝えることで、ＭＯＳＦＥＴ１３のスイッチングに用いられる駆動用信号の位相が調整されるようにする。例えば、内部電圧検出回路３０は、図４に示す回路構成とされている。
【００４５】
図４に示す内部電圧検出回路３０は、分圧回路３１とダイオード３２およびフィルタ回路３３を有した構成とされている。分圧回路３１は、コンデンサ３１１とコンデンサ３１２とによって構成され、モニタ対象となる正弦波状の電圧を分圧しつつ、直流電流の経路を切断する。ダイオード３２は、分圧回路３１が分圧した電圧の負側をクランプすることで、直流成分を有する電圧Ｖｒｅｃｔを生成する。フィルタ回路３３は、直列抵抗３３１、コンデンサ３３２、並列抵抗３３３によって構成され、電圧Ｖｒｅｃｔからノイズ成分を除去して、モニタ対象の電圧振幅に比例した直流の可変電圧Ｖｂを生成している。このように、分圧回路３１とダイオード３２およびフィルタ回路３３を用いて、内部出力電圧の位相に対応した可変電圧Ｖｂを生成でき、それを位相調整回路１１にフィードバックできる。
【００４６】
以上のようにして、本実施形態にかかる電力増幅回路１が構成されている。このような電力増幅回路１では、複数台備えられた各Ｅ級インバータ２の共振型電源回路１０にて、ＭＯＳＦＥＴ１３がオンオフ駆動されることにより、直流電源Ｖｈから印加される直流電圧に基づいて正弦波状の電流電圧が生成される。そして、各Ｅ級インバータ２の共振型電源回路１０で生成された正弦波状の電流電圧が整合回路２０を介して電力合成され、ＲＦ負荷ＲＬに供給される。これに基づいて、無線電力供給などが行われる。
【００４７】
このとき、各Ｅ級インバータ２では、内部電圧検出回路３０によって、整合回路２０の内部電圧を検出し、それに基づいてＭＯＳＦＥＴ１３の駆動用信号の位相を調整している。このため、各Ｅ級インバータ２の正弦波状の電流電圧の位相が一致させられ、高効率での電力合成が可能となる。そして、このような高効率の電力合成を可変キャパシタや可変インダクタを用いることなく行えることから、素子の大型化を抑制でき、ひいては電力増幅回路１の小型化を図ることが可能になる。
【００４８】
次に、本実施形態の電力増幅回路１の各Ｅ級インバータ２に備えられた整合回路２０の回路設計の詳細について説明する。電力増幅回路１においては、同相での電力合成を前提としつつも、上記したように各Ｅ級インバータ２の動作不均一が生じることから、それを考慮して整合回路２０の回路設計を行う必要がある。
【００４９】
まず、上記したように、Ｅ級インバータ２の並列接続における内部出力電圧を仮想的に同相成分と非同相成分に分離し、それぞれにとっての整合回路２０の入力アドミタンスを同相アドミタンス、非同相アドミタンスとして定義する。そして、内部出力電圧のばらつきに対するＥ級インバータ２の並列接続の振る舞いに規則を与えるために同相アドミタンスと非同相アドミタンスの比ｗをパラメータとして与える。これらに基づいて検討を行った結果、整合回路２０は少なくとも３つの受動素子が必要になることが判った。これについて説明する。
【００５０】
Ｅ級インバータ２の並列接続部分の整合回路２０について着目すると、Ｅ級インバータ２の並列接続には、ｎ個の合成数分の整合回路２０が含まれる。そして、図５に示すように、すべての整合回路２０は、一端が共通のＲＦ負荷ＲＬに接続され、他端が共振型電源回路１０に接続される。
【００５１】
ここで、ｉ番目の整合回路２０の第１ポート４１には内部出力電圧に相当する電圧Ｖｉが印加され、電流Ｉｉが流れ込むとする。ただし、ｉは、１≦ｉ≦Ｎを満たす整数である。このとき、整合回路群の第１ポート４１の電圧は、次の数式４のようにベクトル表記できる。
【００５２】
【数４】
2020137265.tif 000006
続いて、上記数式４で表されるＶｉの平均値Ｖｉａｖｅを数式５として定義する。
【００５３】
【数５】
2020137265.tif 000007
この場合において、電圧Ｖｉは、数式６のように仮想的に同相電圧Ｖｉａｖｅと非同相電圧Ｖｉ−Ｖｉａｖｅに分離できる。
【００５４】
【数６】
2020137265.tif 000008
各Ｅ級インバータ２に同相電圧のみが印加された場合、各Ｅ級インバータ２では、合成数分に均等に分割された負荷抵抗ｎＲＬに対してのみ電流が流れると考えることができる。このため、整合回路群の等価回路は図６Ａのように表される。一方、非同相電圧のみが印加された場合には、電圧ベクトルの要素である各整合回路２０の第１ポート４１の電圧の合計がゼロになる。また、すべての整合回路２０が同一設計となっていることから、第２ポート４２の電圧がゼロになる。このため、整合回路群の等価回路は図６Ｂのように表される。
【００５５】
したがって、電圧Ｖｉの同相電圧と非同相電圧を分離すると、図５の整合回路群を図７Ａや図７Ｂのような分割された等価回路に置き換えることができる。
【００５６】
ここで、同相電圧および非同相電圧に対するｉ番目の整合回路２０の第１ポート４１の入力アドミタンスＹｉをそれぞれ同相アドミタンスＹｃ、非同相アドミタンスＹｄと定義する。図７Ａより、同相アドミタンスＹｃは、第２ポート４２に対して負荷抵抗ｎＲＬが接続されたときの整合回路２０の第１ポート４１の入力アドミタンスに等しい。また、図７Ｂより、非同相アドミタンスＹｄは、第２ポートを短絡したときの整合回路２０の第１ポート４１の入力アドミタンスに等しく、整合回路２０のＹパラメータのｙ１１に相当する。同様に、同相電圧および非同相電圧によって整合回路２０の第１ポート４１に流れ込む電流をそれぞれ同相電流Ｉｃ、非同相電流Ｉｄとする。これら同相電流Ｉｃと非同相電流Ｉｄは数式７、８で表され、これらを用いて、電流Ｉｉを数式９で表すことができる。
【００５７】
【数７】
2020137265.tif 000009
【００５８】
【数８】
2020137265.tif 000010
【００５９】
【数９】
2020137265.tif 000011
そして、数式９より、ｉ番目の整合回路２０の第１ポート４１の入力アドミタンスＹｉの一般形は、数式１０のように表される。
【００６０】
【数１０】
2020137265.tif 000012
Ｅ級インバータ２の並列接続では、基本的に同相電流を合成する。したがって、Ｅ級インバータ２の並列接続を構成する整合回路２０は、ＲＦ負荷ＲＬをＥ級インバータ２の数で均等に分割した場合に想定される負荷抵抗ｎＲＬと共振型電源回路１０の最適負荷ｒｏｐｔとの間で整合を取る必要がある。この場合の設計条件は、数式１１で表される。
【００６１】
【数１１】
2020137265.tif 000013
さらに、Ｅ級インバータ２の並列接続に含まれる複数の共振型電源回路１０の不均一動作が生む、非同相電圧に対する整合回路群の振る舞いに規則を与えなければならない。そこで、数式１２のように、非同相アドミタンスＹｄを同相アドミタンスＹｃに対して一定の比ｗを与えることとした。この比ｗによって、電流Ｉｃと電流Ｉｄの比をある程度規定できる。
【００６２】
【数１２】
2020137265.tif 000014
無損失の整合回路であれば、非同相アドミタンスＹｄが虚部のみとなり、数式１１より、同相アドミタンスＹｃは実部のみを持つ。このため、設計の時点ではｖ＝０となり、比ｗの虚部ｕによって同相アドミタンスＹｃと非同相アドミタンスＹｄとの比が与えられる。
【００６３】
そして、Ｅ級インバータ２の並列接続を構成する整合回路２０には、負荷抵抗ｎＲＬと最適負荷ｒｏｐｔとの間の整合で２つ、比ｗの決定で１つ、合計３つの自由度、つまり設計パラメータが求められる。相互の結合を持たない集中定数素子を用いることを仮定すると、Ｅ級インバータ２の並列接続を構成する整合回路２０は最低で３素子含まなければならない。このため、整合回路２０を３素子以上が含まれる構成としている。
【００６４】
続いて、具体的な整合回路２０の選定について説明する。
【００６５】
整合回路２０を構成する各素子としては、相互の結合を持たないインダクタ、キャパシタを使用することを前提として検討している。Ｅ級インバータ２の並列接続を構成する整合回路２０に求められる条件としては、上記したように、（１）最低で３素子を含むことが挙げられる。また、第１ポート４１から見た左右、つまり共振型電源回路１０側とＲＦ負荷ＲＬ側とについて、（２）純抵抗−純抵抗のインピーダンス変換が可能であることがある。さらに、（３）第１ポート４１の入力インピーダンスｒ１よりも第２ポート４２のインピーダンスｒ２を大きくする設計が可能、（４）各共振型電源回路１０と整合回路２０とを接続したことによるインダクタの増加数が最小、が挙げられる。なお、条件（４）については、インダクタ数の増加によるＥ級インバータ２の並列接続の全体効率を低下させないための条件である。
【００６６】
条件（１）、（４）を考慮すると、使用するリアクタンス素子数は３となり、整合回路２０のトポロジは、図８Ａに示すＴ型および図８Ｂに示すΠ型に限定される。Ｔ型およびΠ型について使用するリアクタンス素子の組み合わせ毎の特徴を、それぞれ、図９Ａおよび図９Ｂにまとめた。なお、図９Ａおよび図９Ｂ中のＸ１、Ｘ２、Ｘ３は、図８Ａおよび図８Ｂに示したリアクタンス素子Ｘ１、Ｘ２、Ｘ３を表している。また、インダクタ増加数とは基本的に整合回路に含まれるインダクタ数である。Ｔ型トポロジのＸ１にインダクタを用いる場合に限っては、共振型電源回路１０に含まれるインダクタ１５ａとの一体化が可能であることから増加数にはカウントしない。
【００６７】
これらの図に示されるように、条件（２）、（３）を考慮すると、整合回路２０の候補が８種類に絞られることが判る。そして、条件（４）を持たすことまで考慮すると、整合回路２０の候補がＴ型のＬＣＣ回路の１種類に絞られる。したがって、本実施形態ではＴ型のＬＣＣ回路によって整合回路２０を構成しており、これにより、条件（１）〜（４）を満たすことが可能となる。
【００６８】
続いて、整合回路２０を図３に示したＬＣＣ回路で構成する場合の各リアクタンス素子のリアクタンス値について説明する。
【００６９】
上記した比ｗの虚部ｕをパラメータとしたＴ型のＬＣＣ回路で構成された整合回路２０の各リアクタンス素子のリアクタンス値の導出については、以下のようにして行うことができる。まず、図２に示したＴ型のＬＣＣ回路で構成される整合回路２０のインダクタ２１、コンデンサ２２、２３それぞれに対応するリアクタンスをＸＬ１、ＸＣ２、ＸＣ３とする。また、第２ポート４２にインピーダンスｒ２を接続したときの入力インピーダンスをｒ１とし、ＲＦ負荷ＲＬが合成数分に均等に分割された場合のインピーダンスをｒ２とする。その場合、整合回路２０のインピーダンス変換比ｋは、数式１３で示される。
【００７０】
【数１３】
2020137265.tif 000015
まず、リアクタンスＸＣ２とリアクタンスＸＣ３の比γを与えてリアクタンス値を導出していく。比γについては数式１４で示される。
【００７１】
【数１４】
2020137265.tif 000016
第２ポート４２にインピーダンスｒ２が接続されたときに第１ポート４１からＲＦ負荷ＲＬ側を見たインピーダンスがｒ１に等しくなることから、数式１５〜数式１７のようにリアクタンスＸＬ１、ＸＣ２、ＸＣ３を定式化できる。
【００７２】
【数１５】
2020137265.tif 000017
【００７３】
【数１６】
2020137265.tif 000018
【００７４】
【数１７】
2020137265.tif 000019
また、上記数式１１および数式１２より、第２ポート４２を短絡したときに第１ポート４１からＲＦ負荷ＲＬ側を見たインピーダンスがｊｒ１／ｕに等しくなることから、数式１８のようにｋ、γ、ｕの関係を表すことができる。なお、第２ポート４２を短絡させたときのＴ型のＬＣＣ回路で構成される整合回路２０は誘導性であるため、ｕは負の実数となる。このｕの変域は、数式１９のように表される。
【００７５】
【数１８】
2020137265.tif 000020
【００７６】
【数１９】
2020137265.tif 000021
そして、数式１５〜数式１７と数式１８を組み合わせることで、上記した数式１〜３のｕをパラメータとしたＴ型のＬＣＣ回路で構成される整合回路２０の各リアクタンス素子のリアクタンス値の設計式が得られる。
【００７７】
このように、整合回路２０をＴ型のＬＣＣ回路によって構成し、各リアクタンス素子のリアクタンス値を数式１〜数式３で示される値に設計することで、条件（１）〜（４）を満たすことができる。したがって、Ｅ級インバータ２を並列接続した構成においても、高効率で電力合成を行うことが可能となる。
【００７８】
以上説明したように、本実施形態の電力増幅回路１では、共振型電源回路１０と整合回路２０とを有する同じ回路構成とされたＥ級インバータ２を複数備え、共振型電源回路１０が整合回路２０を介して並列接続されるようにしている。そして、整合回路２０内部の電圧を内部電圧検出回路３０でモニタし、内部出力電圧に対応する可変電圧Ｖｂに基づいて位相調整回路１１による位相調整が行われるようにしている。これにより、各Ｅ級インバータ２の正弦波状の電流電圧の位相が一致させられ、高効率での電力合成が可能となる。そして、このような高効率の電力合成を可変キャパシタや可変インダクタを用いることなく行えることから、素子の大型化を抑制でき、ひいては電力増幅回路１の小型化を図ることが可能になる。
【００７９】
なお、ここでは、整合回路２０内のコンデンサ２２に印加される電圧（仮に整合回路内電圧と名付ける）に基づいて位相調整回路１１による位相調整が行われるようにしているが、整合回路内電圧の振幅と位相とが強い相関関係を有していることを確認している。
【００８０】
例えば、信号源３の位相を基準とした各Ｅ級インバータ２の並列接続の接点での出力電圧位相をθｓｉ、その平均値をθｓｉａｖｅとして、平均値θｓｉａｖｅからの各Ｅ級インバータ２の出力電圧位相θｓｉの偏差となる出力相対位相をθｒｉと定義する。具体的には、出力電圧位相θｓｉの平均値θｓｉａｖｅと出力相対位相θｒｉは、数式２０および数式２１で示される。
【００８１】
【数２０】
2020137265.tif 000022
【００８２】
【数２１】
2020137265.tif 000023
このように定義される出力相対位相θｒｉは様々な要因による出力電圧位相θｓｉのばらつきが集約された物理量としての意味を持つ。
【００８３】
この出力相対位相θｒｉにばらつきを与えるシミュレーションの準備として、複数のＥ級インバータ２を完全に同相で動作させるシミュレーションを行い、各種特性を取得した。具体的には、整合回路２０のパラメータや合成するＥ級インバータ２の数を変化させて、Ｅ級インバータ２のドレイン電圧やドレイン電流のピーク値、ドレイン電圧とドレイン電流を掛け合わせて求められる電力の時間平均値、効率、整合回路内電圧の振幅の変化を調べた。その結果、整合回路内電圧の振幅を除く特性量については、整合回路２０のパラメータや合成するＥ級インバータ２の数を変化させても殆ど変化しなかった。これは、整合回路２０のパラメータや合成するＥ級インバータ２の数の変化によらず、共振型電源回路１０にとっての負荷が変化しなかったことによる。
【００８４】
また、正規分布に従うランダムな位相を各Ｅ級インバータ２に与えることで出力相対位相θｒｉのばらつきを再現し、多数回の試行を行った。そして、整合回路内電圧の振幅を抽出し、同相動作時の結果を用いて正規化した。
【００８５】
この結果に基づき、Ｅ級インバータ２の出力相対位相θｒｉと正規化された整合回路内電圧の振幅との関係をプロットしたところ、並列接続するＥ級インバータ２の数が３以上の場合にも、２次元的な広がりを持たない直線状の分布を示した。また、前記した整合回路２０のパラメータｕが一定であれば並列接続するＥ級インバータ２の数を変化させても直線状の分布の傾きはほぼ一定であった。
【００８６】
この結果から、Ｅ級インバータ２の出力相対位相θｒｉと正規化された整合回路内電圧の振幅とは強い相関を有していることが判る。また、複数のＥ級インバータ２同士が相互干渉しているにもかかわらず、あるＥ級インバータ２の出力相対位相θｒｉと正規化された整合回路内電圧の振幅の関係が他のＥ級インバータ２の影響を殆ど受けていないことも判る。
【００８７】
したがって、整合回路内電圧の振幅が出力相対位相θｒｉを表すパラメータとなるため、整合回路内電圧をモニタし、整合回路内電圧の振幅に対応する可変電圧Ｖｂに基づいて位相調整回路１１による位相調整を行うことが可能となる。そして、これはパラメータｕを用いて整合回路２０を設計する限りＥ級インバータ２の数によらずに実現可能である。
【００８８】
また、上記のシミュレーションにおいて、ドレイン電圧のピーク値、ドレイン電流のピーク値、および、ドレイン電圧とドレイン電流を掛け合わせて求められるドレイン損失の時間平均値についても同相動作時の結果を用いて正規化した。これらは、出力相対位相θｒｉのばらつきがＥ級インバータ２の並列接続に用いるスイッチング素子、本実施形態の場合はＭＯＳＦＥＴ１３にどの程度悪影響を及ぼすかを表している。
【００８９】
一般的な電力用半導体のディレーティングの目安に基づいてＥ級インバータ２を設計したとすると、正規化ドレインピーク電圧が１．２５、正規化ドレインピーク電流が１．４３、正規化ドレイン損失が２を超えるとスイッチング素子が破損する可能性が生じる。これに対して、上記シミュレーションの結果では、正規化ドレインピーク電圧は１．２５、正規化ドレインピーク電流は１．４３に共に達していなかったが、正規化ドレイン損失については２を超えるという結果が得られた。したがって、出力相対位相θｒｉのばらつきによるドレイン損失増加によってスイッチング素子が破損する可能性があると考えられる。このため、スイッチング素子の破損の抑制の観点からも、出力相対位相θｒｉのばらつきを低減することが有効であることが判る。
【００９０】
よって、整合回路内電圧に基づいて位相調整回路１１による位相調整が行えると共に、位相調整を行うことで、複数のＥ級インバータ２を並列接続した電力増幅回路１の効率向上が図れるのに加えて、スイッチング素子の破損も抑制できる。
【００９１】
なお、上記したように、出力相対位相θｒｉのばらつきの原因としてスイッチング素子のオンオフ状態が遷移するまでの伝搬遅延ばらつきや、ゲートドライバ１２内部の伝搬遅延ばらつきなどがある。これらのばらつきに対しては、予め大量購入したスイッチング素子やゲートドライバ１２となるＩＣなどの位相遅延特性を測定しておき、位相遅延量が近い値を取る組み合わせをＥ級インバータ２の並列接続に用いることも想定される。
【００９２】
しかしながら、位相遅延特性を測定するための機器を用意する必要があるし、測定の手間も要し、さらに測定時にどれだけ実使用時の動作状態を再現できているかということの検証を行う必要もある。さらには、Ｅ級インバータ２の並列接続の合成数が多く、かつ作製数が少ない場合には、位相遅延量が近い値を取る組み合わせを見つけるために、実際に使用するよりも膨大なスイッチング素子やＩＣを用意しなければならない。
【００９３】
以上を踏まえると、本実施形態のように位相調整回路１１によって駆動用信号の位相調整を行うことは、Ｅ級インバータ２の並列接続を含む電力増幅回路１を多種少量生産する場合や合成数が多い場合に、特に有効であると考えられる。
【００９４】
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対して位相調整回路１１の構成変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００９５】
図１０に示すように、本実施形態では、位相調整回路１１を第１回路１１ａと第２回路１１ｂとによって構成し、第１回路１１ａと第２回路１１ｂそれぞれが図２に示した回路構成とされるようにしている。すなわち、本実施形態の位相調整回路１１は、第１実施形態で示した位相調整回路１１を２段組み合わせた構成とされている。
【００９６】
上記したように、図２に示す回路構成においては、３０〜２１０°の範囲での位相調整が可能であった。このため、この回路構成を２段直列に繋いで用いることで、その倍の角度範囲において位相調整が可能になる。これにより、電力増幅回路１において、より広範囲での位相調整を行うことが可能となる。
【００９７】
（他の実施形態）
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【００９８】
具体的には、上記各実施形態において、実施形態を構成する要素は、特に必須であると明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、上記各実施形態において、実施形態の構成要素の個数、数値、量、範囲等の数値が言及されている場合、特に必須であると明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではない。また、各種回路構成も一例を示したに過ぎず、同様の機能を実現する他の回路構成を適用しても良い。
【００９９】
例えば、上記各実施形態では、整合回路２０をＬＣＣ回路で構成し、リアクタンス素子となるインダクタ２１、コンデンサ２２、２３をすべて１つの素子として備えている構成を例に挙げて説明した。しかしながら、これは一例を示したに過ぎない。例えば、図１１に示すように、インダクタ２１については、ＬＣ共振回路１５におけるインダクタ１５ａに一体化させることが可能である。その場合、素子としては１つとなるが、共振回路１５のインダクタ１５ａと整合回路２０のインダクタ２１を足し合わせたリアクタンス値が設定される。
【０１００】
なお、内部電圧検出回路３０がモニタする共振型電源回路１０もしくは整合回路２０の内部電圧について、コンデンサ２２に印加される整合回路内電圧を例に挙げたが、これに限るものではない。例えば、共振型電源回路１０の出力電圧に相当する内部出力電圧を内部電圧検出回路３０でモニタしても良いし、共振型電源回路１０の中点の電圧をモニタしても良い。すなわち、共振回路１５のインダクタ１５ａとコンデンサ１５ｂとの接続点よりもＲＦ負荷ＲＬ側、かつ、整合回路２０の出力より直流電源Ｖｈ側、つまり両コンデンサ２２、２３の接続点よりも直流電源Ｖｈ側の電圧を内部電圧検出回路３０でモニタすれば良い。ただし、インダクタ１５ａよりも直流電源Ｖｈ側では、高電圧が発生することから、好ましくはインダクタ１５ａよりもＲＦ負荷ＲＬ側をモニタするのが良い。
【０１０１】
また、ここでは直流電源Ｖｈに基づいて交流の出力電流および出力電圧を発生させるインバータとしてＥ級方式のものを例に挙げて説明したが、インバータとしては、Ｄ級方式などの他の方式のインバータであっても良い。また、直流電源Ｖｈに基づいて交流の出力電流および出力電圧を発生させるスイッチング素子としてＭＯＳＦＥＴ１３を例に挙げたが、他のスイッチング素子であっても良い。その場合でも、位相調整回路１１によってスイッチング素子のスイッチング位相を調整することで、上記各実施形態と同様の効果が得られる。
【符号の説明】
【０１０２】
１    電力増幅回路
２    Ｅ級インバータ
１０  共振型電源回路
１１  位相調整回路
１３  ＭＯＳＦＥＴ
２０  整合回路
３０  内部電圧検出回路
Ｖｈ  直流電源
ＲＬ  ＲＦ負荷
【図１】
2020137265.tif 000027
【図２】
2020137265.tif 000028
【図３】
2020137265.tif 000029
【図４】
2020137265.tif 000030
【図５】
2020137265.tif 000031
【図６Ａ】
2020137265.tif 000032
【図６Ｂ】
2020137265.tif 000033
【図７Ａ】
2020137265.tif 000034
【図７Ｂ】
2020137265.tif 000035
【図８Ａ】
2020137265.tif 000036
【図８Ｂ】
2020137265.tif 000037
【図９Ａ】
2020137265.tif 000038
【図９Ｂ】
2020137265.tif 000039
【図１０】
2020137265.tif 000040
【図１１】
2020137265.tif 000041