(57)【要約】【課題】一つの実施形態は、テストのコストを容易に低減できる評価装置、半導体装置、及び送信制御方法を提供することを目的とする。【解決手段】一つの実施形態によれば、第１のデータバスと送信デバイスとを有する評価装置が提供される。送信デバイスは、出力側が第１のデータバスに電気的に接続され、データ及び前記データと異なる所定の信号を入力する。送信デバイスは、第１の期間に、前記第１のデータバスへ前記データを供給する。第１の期間は、バリッド信号がアクティブレベルである期間である。送信デバイスは、第２の期間に、第１のデータバスへ前記所定の信号を供給する。第２の期間は、バリッド信号がノンアクティブレベルである期間である。【選択図】図１
2020149493.tif 000002
【特許請求の範囲】
【請求項１】
第１のデータバスと、
出力側が前記第１のデータバスに電気的に接続され、データ及び前記データと異なる所定の信号を入力する送信デバイスと、
を備え、
前記送信デバイスは、バリッド信号がアクティブレベルである第１の期間に、前記第１のデータバスへ前記データを供給し、前記バリッド信号がノンアクティブレベルである第２の期間に、前記第１のデータバスへ前記所定の信号を供給する
評価装置。
【請求項２】
前記送信デバイスは、
第１のバス入力ノード、第２のバス入力ノード、第１の制御ノード、及び前記第１のデータバスに電気的に接続された第１のバス出力ノードを有するマルチプレクサと、
第２のデータバスを介して前記第１のバス入力ノードに電気的に接続された第１の回路と、
第１の信号バスを介して前記第２のバス入力ノードに電気的に接続された第２の回路と、
前記第１の制御ノードに電気的に接続され、前記バリッド信号を前記第１の制御ノードへ伝送する第１の制御ラインと、
を有する
請求項１に記載の評価装置。
【請求項３】
前記マルチプレクサは、前記第１の期間に前記第１の回路を選択し、前記第２の期間に前記第２の回路を選択する
請求項２に記載の評価装置。
【請求項４】
前記第１のデータバスを介して前記送信デバイスに電気的に接続された受信デバイスをさらに備え、
前記受信デバイスは、
前記第１のデータバスが接続された入力ノード、第２の制御ノード、第２のバス出力ノード、及び第３のバス出力ノードを有するデマルチプレクサと、
第３のデータバスを介して前記第２のバス出力ノードに電気的に接続された第３の回路と、
第２の信号バスを介して前記第３のバス出力ノードに電気的に接続された第４の回路と、
前記第２の制御ノードに接続され、前記バリッド信号を前記第２の制御ノードへ伝送する第２の制御ラインと、
を有する
請求項２に記載の評価装置。
【請求項５】
前記マルチプレクサは、前記第１の期間に前記第１の回路を選択し、前記第２の期間に前記第２の回路を選択し、
前記デマルチプレクサは、前記第１の期間に前記第３の回路を選択し、前記第２の期間に前記第４の回路を選択する
請求項４に記載の評価装置。
【請求項６】
送信回路と、
前記送信回路に電気的に接続された第１のデータバスと、
を備え、
前記送信回路は、
第１のバス入力ノード、第２のバス入力ノード、制御ノード、及び前記第１のデータバスに電気的に接続されたバス出力ノードを有するマルチプレクサと、
第２のデータバスを介して前記第１のバス入力ノードに電気的に接続され、データを前記第１のバス入力ノードへ供給する第１の回路と、
第１の信号バスを介して前記第２のバス入力ノードに電気的に接続され、前記データと異なる所定の信号を前記第２のバス入力ノードへ供給する第２の回路と、
前記制御ノードに電気的に接続され、バリッド信号を前記制御ノードへ伝送する制御ラインと、
を有し、
前記マルチプレクサは、前記バリッド信号がアクティブレベルにある期間に前記第１の回路を選択して前記第１のデータバスへ前記データを供給し、前記バリッド信号がノンアクティブレベルにある期間に前記第２の回路を選択して前記第１のデータバスへ前記所定の信号を供給する
半導体装置。
【請求項７】
データ及び前記データと異なる所定の信号を入力する送信デバイスの送信制御方法であって、
バリッド信号がアクティブレベルである第１の期間に、前記送信デバイスの出力側に接続されたデータバスへ第１のデータを供給することと、
前記バリッド信号がノンアクティブレベルである第２の期間に、前記データバスへ前記データと異なる所定の信号を供給することと、
前記バリッド信号がアクティブレベルである第３の期間に、前記データバスへ第２のデータを供給することと、
を備えた送信制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、評価装置、半導体装置、及び送信制御方法に関する。
【背景技術】
【０００２】
評価ボードなどの評価装置では、送信デバイスの出荷前に、送信デバイスに対してテストが行われる。このとき、テストのコストを低減することが望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第２９５１３９６号公報
【特許文献２】特表２０１６−５２６７１６号公報
【特許文献３】特許第５３４６９７９号公報
【非特許文献】
【０００４】
【非特許文献１】ＰＨＹ  Ｉｎｔｅｒｆａｃｅ  ｆｏｒ  ｔｈｅ  ＰＣＩ  Ｅｘｐｒｅｓｓ  Ａｒｃｈｉｔｅｃｔｕｒｅ  ＰＣＩ  Ｅｘｐｒｅｓｓ  ３．０  Ｒｅｖｉｓｉｏｎ  ．９
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一つの実施形態は、テストのコストを容易に低減できる評価装置、半導体装置、及び送信制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
一つの実施形態によれば、第１のデータバスと送信デバイスとを有する評価装置が提供される。送信デバイスは、出力側が第１のデータバスに電気的に接続され、データ及び前記データと異なる所定の信号を入力する。送信デバイスは、第１の期間に、前記第１のデータバスへ前記データを供給する。第１の期間は、バリッド信号がアクティブレベルである期間である。送信デバイスは、第２の期間に、第１のデータバスへ前記所定の信号を供給する。第２の期間は、バリッド信号がノンアクティブレベルである期間である。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１の実施形態にかかる評価装置における１２８ｂ／１３０ｂ符号化方式を説明するための図である。
【図２】図２は、第１の実施形態にかかる評価装置の構成を示す図である。
【図３】図３は、第１の実施形態にかかる評価装置の動作を示す波形図である。
【図４】図４は、第１の実施形態にかかる評価装置の動作を示すフローチャートである。
【図５】図５は、第２の実施形態にかかる評価装置の構成を示す図である。
【図６】図６は、第２の実施形態にかかる評価装置の動作を示す波形図である。
【図７】図７は、第２の実施形態にかかる評価装置の動作を示すフローチャートである。
【図８】図８は、第３の実施形態にかかる半導体装置の構成を示す図である。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかる評価装置を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
【０００９】
（第１の実施形態）
第１の実施形態にかかる評価装置は、例えば、ＰＣＩｅ規格に準拠したデータリンク層インタフェース（Ｌｉｎｋ回路）と物理層インタフェース（ＰＨＹ回路）との間でデータがパラレルに接続されたインタフェースを評価する装置である。このインタフェースは、ＰＩＰＥ（ＰＨＹ  Ｉｎｔｅｒｆａｃｅ  ｆｏｒ  ｔｈｅ  ＰＣＩ  Ｅｘｐｒｅｓｓ  Ａｒｃｈｉｔｅｃｔｕｒｅ）インタフェースと呼ばれる。ＰＩＰＥインタフェースを評価する際には、デジタル的な回路であるＬｉｎｋ回路は、ＦＰＧＡの半導体デバイスとして構成され、アナログ的な回路であるＰＨＹ回路は、ＴＥＧの半導体デバイスとして構成されることがある。
【００１０】
ＰＣＩｅ規格では、第３世代（Ｇｅｎ３）以降、ＰＩＰＥインタフェースにおいて伝送すべき信号として、イコライザ（Ｅｑ）用の制御信号が多く加わっている。このため、ＰＨＹ回路を含むＴＥＧの半導体デバイスと、Ｌｉｎｋ回路を構成するＦＰＧＡの半導体デバイスと、の間の信号線数が膨れ上がる。また、ＰＣＩｅ規格の要請により、ＰＩＰＥインタフェースで伝送すべきデータ量、すなわち、データ信号のビット幅が増えている。このため、Ｌｉｎｋ回路の半導体デバイスとＰＨＹ回路の半導体デバイスとの接続のためのピン数が増大する可能性がある。ピン数が増大すると、既存のＦＰＧＡ及び／又はＴＥＧの利活用が困難になる（すなわち、より多くのピン数でＦＰＧＡ及び／又はＴＥＧを作り直すことになる）など、評価装置を構成するための無駄なコストが発生しやすく、テストのコストが増大しやすい。Ｌｉｎｋ回路の半導体デバイスとＰＨＹ回路の半導体デバイスとの接続のためのピン数を信号数より低減することが望まれる。
【００１１】
一方、ＰＣＩｅ規格では、第３世代（Ｇｅｎ３）以降、データにクロックの情報を重畳させるための符号化の方式として、１２８ｂ／１３０ｂ符号化が採用されている。１２８ｂ／１３０ｂ符号化では、２ビットのプリアンブルが１２８ビットのペイロードの先頭に付加される。プリアンブルは、ペイロードに関する情報を示し、例えば、“０１”でペイロードが通常のデータであることを示し、“１０”でペイロードが制御データであることを示す。ペイロードでは、スクランブル方式でデータにクロックの情報が重畳される。
【００１２】
図１は、第１の実施形態にかかる評価装置における１２８ｂ／１３０ｂ符号化方式を説明するための図である。１２８ｂ／１３０ｂ符号化方式の波形は、例えば、図１の上図に示すようになる。図１の上図において、ＣＬＫ＿ＰＩＰＥは、送信用のクロックである。ＶＡＬＩＤ信号は、アクティブレベルにより、データが送信される期間を示す。ＤＡＴＡＶＡＬＩＤ信号は、アクティブレベルにより、データが送信される期間におけるデータの有効区間を示し、ノンアクティブレベルにより、データが送信される期間におけるデータの無効区間を示す。ＤＡＴＡは、送信されるデータにおけるペイロード（以下、単にデータとも呼ぶ）を示す。ＳＹＮＣＨＥＡＤＥＲ信号は、送信されるデータにおけるプリアンブルを示す。ＳＴＡＲＴＢＬＯＣＫ信号は、送信されるデータにおける符号化の単位（ＢＬＯＣＫ）の先頭を示す。
【００１３】
図１の上図の波形図で示されるように、ペイロード（ＤＡＴＡ）に対して２ビットのプリアンブル（ＳＹＮＣＨＥＡＤＥＲ）を付けて、データが送信される。このとき、ＰＩＰＥインタフェースでは、図１の下図に示すように、ペイロード（ＤＡＴＡ）とプリアンブル（ＳＹＮＣＨＥＡＤＥＲ）とを並列の信号で送っている。このため、元の送信信号とＰＩＰＥインタフェースで伝送されるパラレル信号との間でデータ量に微妙な差異が生じる。
【００１４】
すなわち、図１の下図に示すように、ＰＩＰＥインタフェースにおけるデータバスのバス幅は、１２８ビットより小さく構成され、プリアンブルのバス幅は、２ビットで構成される。例えば、ＰＩＰＥインタフェースにおいて、データバスのバス幅は、８ビット、１６ビット、３２ビット、又は６４ビットで構成されることが多い。図１では、データバスのバス幅が６４ビットである場合が例示されている。このため、プリアンブルのバスで伝送される信号において、斜線のハッチングで示す余剰ビットが、元の送信信号とパラレル信号との差異として発生する。
【００１５】
ＰＣＩｅ規格では、この差異を吸収するために、ＤａｔａＶａｌｉｄ信号が設けられており、この余剰ビットのバックログがペイロードサイズ（１２８ビット）を超えないタイミングでＤａｔａＶａｌｉｄ信号がデアサートされることが要請されている。これにより、ＰＩＰＥインタフェースにおける受信デバイスで余剰ビットのバックログが一括して破棄され、この差異が吸収され得る。図１の上図に斜線のハッチングで示されるデータは、ＤａｔａＶａｌｉｄ信号がデアサートされる期間に送信されるデータであり、差分吸収の為の全く意味の無いデータであるため、受信デバイスで捨てられる。この意味の無いデータは、例えば、６４ビットのサイズを有する。
【００１６】
そこで、本実施形態では、評価装置において、ＤａｔａＶａｌｉｄ信号がデアサートされる期間に、データに代えて制御信号を半導体デバイス間のデータバスに送信することで、半導体デバイス間の接続のためのピン数を信号数より低減することを目指す。
【００１７】
具体的には、評価装置１は、図２に示すように構成され得る。図２は、評価装置１の構成を示す図である。図２は、外部（例えば、ＣＰＵ等のホスト）への送信パスを評価する構成を例示しており、外部からの受信パスを評価する構成は図示の簡略化のため省略されている。
【００１８】
評価装置１は、評価ボード２、ＰＩＰＥインタフェース９、コネクタ７、及び制御用コンピュータ８を有する。ＰＩＰＥインタフェース９は、半導体デバイス３、半導体デバイス４、データバス５、及び制御ライン６を有する。半導体デバイス３は、ＰＩＰＥインタフェース９における送信デバイスとしての半導体デバイスである。半導体デバイス４は、ＰＩＰＥインタフェース９における受信デバイスとしての半導体デバイスである。ＰＩＰＥインタフェース９における外部（例えば、ＣＰＵ等のホスト）への送信動作を評価する場合、半導体デバイス３にＬｉｎｋ回路がＦＰＧＡとして搭載され、半導体デバイス４にＰＨＹ回路がＴＥＧとして搭載され、データバス５は、送信デバイスから受信デバイスへデータを伝送するバスとして搭載される。ＰＩＰＥインタフェース９における外部（例えば、ＣＰＵ等のホスト）からの受信動作を評価する場合、データバス５は、送信デバイスから受信デバイスへデータを伝送するバスとして搭載される。図２では、ＰＩＰＥインタフェース９における外部（例えば、ＣＰＵ等のホスト）への送信動作を評価する場合について例示している。
【００１９】
半導体デバイス３及び半導体デバイス４は、制御用コンピュータ８との間でテスト用の信号を送受信可能に評価ボード２上に搭載される。例えば、制御用コンピュータ８のテスト用の配線がコネクタ７に接続され、評価ボード２上にコネクタ７と電気的にそれぞれ接続された第１のソケット及び第２のソケット（図示せず）が設けられ、半導体デバイス３が第１のソケットに載せられるとともに半導体デバイス４が第２のソケットに載せられる。これにより、制御用コンピュータ８は、コネクタ７及び第１のソケットを介して半導体デバイス３へテスト用の信号を送信でき、半導体デバイス４から第２のソケット及びコネクタ７を介してテスト用の信号を受信できる。
【００２０】
半導体デバイス（送信デバイス）３は、信号処理回路３１、信号バス３２、データバス３３、ラッチ回路３４、ラッチ回路３５、信号バス３６、データバス３７、マルチプレクサ３８、制御ライン３９、データバス５１、データピン群３ａ、及び制御ピン３ｂを有する。信号バス３２は、信号処理回路３１とラッチ回路３４の入力側との間に電気的に接続されている。データバス３３は、信号処理回路３１とラッチ回路３５の入力側との間に電気的に接続されている。信号バス３６は、ラッチ回路３４の出力側とマルチプレクサ３８の入力ノード３８ａとの間に電気的に接続されている。データバス３７は、ラッチ回路３５の出力側とマルチプレクサ３８の入力ノード３８ｂとの間に電気的に接続されている。データバス５１は、マルチプレクサ３８の出力ノード３８ｃとデータピン群３ａとの間に電気的に接続されている。データピン群３ａは、データバス５を介して半導体デバイス４に電気的に接続されている。制御ライン４９は、信号処理回路３１とマルチプレクサ３８の制御ノード３８ｄと制御ピン３ｂとの間に電気的に接続されている。制御ライン４９は、ライン３９ａ〜３９ｃ及びノード３９ｄを含む。ライン３９ａは、信号処理回路３１とノード３９ｄとを電気的に接続し、ライン３９ｂは、ノード３９ｄとマルチプレクサ３８の制御ノード３８ｄとを電気的に接続し、ライン３９ｃは、ノード３９ｄと制御ピン３ｂとを電気的に接続する。制御ピン３ｂは、制御ライン６を介して半導体デバイス４に電気的に接続されている。
【００２１】
半導体デバイス（受信デバイス）４は、データピン群４ａ、制御ピン４ｂ、データバス５２、デマルチプレクサ４１、信号バス４２、データバス４３、ラッチ回路４４、ラッチ回路４５、信号バス４６、データバス４７、信号処理回路４８、及び制御ライン４９を有する。データピン群４ａは、データバス５を介して半導体デバイス３のデータピン群３ａに電気的に接続されている。データバス５２は、データピン群４ａとデマルチプレクサ４１の入力ノード４１ａとの間に電気的に接続されている。信号バス４２は、デマルチプレクサ４１の出力ノード４１ｂとラッチ回路４４の入力側との間に電気的に接続されている。データバス４３は、デマルチプレクサ４１の出力ノード４１ｃとラッチ回路４５の入力側との間に電気的に接続されている。信号バス４６は、ラッチ回路４４の出力側と信号処理回路４８との間に電気的に接続されている。データバス４７は、ラッチ回路４５の出力側と信号処理回路４８との間に電気的に接続されている。制御ピン４ｂは、制御ライン６を介して半導体デバイス３の制御ピン３ｂに電気的に接続されている。制御ライン４９は、制御ピン４ｂとデマルチプレクサ４１の制御ノード４１ｄとの間に電気的に接続されている。
【００２２】
例えば、半導体デバイス３において、信号処理回路３１は、制御用コンピュータ８からコネクタ７及び第１のソケットを介してテスト用の信号を受ける。信号処理回路３１は、テスト用の信号に応じて、図３（ａ）に示すような制御信号Ａ〜Ｃを生成して信号バス３２経由でラッチ回路３４へ供給し、図３（ａ）に示すようなデータＤＡＴＡを生成してデータバス３３経由でラッチ回路３５へ供給する。図３は、評価装置１における半導体デバイス３の動作を示す波形図である。制御信号Ａ〜Ｃは、多少レイテンシが付いても支障が無いような変化が少ない信号が用いられ得る。ラッチ回路３４は、制御信号Ａ〜Ｃをラッチし、ラッチされた制御信号Ａ〜Ｃを信号バス３６経由でマルチプレクサ３８へ供給する。ラッチ回路３５は、データＤＡＴＡをラッチし、ラッチされたデータＤＡＴＡをデータバス３７経由でマルチプレクサ３８へ供給する。
【００２３】
また、信号処理回路３１は、図３（ａ）に示すようなＤａｔａＶａｌｉｄ信号をマルチプレクサ３８の制御ノード３８ｄへ供給する。マルチプレクサ３８は、ＤａｔａＶａｌｉｄ信号がアクティブレベル（例えば、Ｈレベル）にある期間ＴＰ１に入力ノード３８ｂを選択し、ＤａｔａＶａｌｉｄ信号がノンアクティブレベル（例えば、Ｌレベル）にある期間ＴＰ２に入力ノード３８ａを選択し、ＤａｔａＶａｌｉｄ信号がアクティブレベルにある期間ＴＰ３に入力ノード３８ｂを再び選択する。すなわち、マルチプレクサ３８は、期間ＴＰ１にラッチ回路３５を選択し、期間ＴＰ２にラッチ回路３４を選択し、期間ＴＰ３にラッチ回路３５を再び選択する。マルチプレクサ３８は、選択したデータ又は信号をデータバス５１及びデータピン群３ａ経由でデータバス５へ供給する。
【００２４】
これにより、データバス５において、図３（ｂ）に示すように、ＤａｔａＶａｌｉｄ信号がアサートされる期間ＴＰ１１にデータＤＡＴＡを伝送し、ＤａｔａＶａｌｉｄ信号がデアサートされる期間ＴＰ１２にデータに代えて制御信号Ａ〜Ｃを伝送し、ＤａｔａＶａｌｉｄ信号がアサートされる期間ＴＰ１３にデータＤＡＴＡを再び伝送する。
【００２５】
また、半導体デバイス４において、デマルチプレクサ４１は、データバス５、データピン群４ａ、及びデータバス５２経由で図３（ｃ）に示すようなデータＤＡＴＡを受け、制御ライン６、制御ピン４ｂ、及び制御ライン４９経由で図３（ｃ）に示すようなＤａｔａＶａｌｉｄ信号を受ける。デマルチプレクサ４１は、ＤａｔａＶａｌｉｄ信号がアクティブレベル（例えば、Ｈレベル）にある期間ＴＰ２１に出力ノード４１ｃを選択し、ＤａｔａＶａｌｉｄ信号がノンアクティブレベル（例えば、Ｌレベル）にある期間ＴＰ２２に出力ノード４１ｂを選択し、ＤａｔａＶａｌｉｄ信号がアクティブレベル（例えば、Ｈレベル）にある期間ＴＰ２３に出力ノード４１ｃを再び選択する。すなわち、デマルチプレクサ４１は、期間ＴＰ２１にラッチ回路４５を選択し、期間ＴＰ２２にラッチ回路４４を選択し、期間ＴＰ２３にラッチ回路４５を再び選択する。
【００２６】
これにより、半導体デバイス４では、期間ＴＰ２１にデータＤＡＴＡが信号処理回路４８へ供給され、期間ＴＰ２２に制御信号Ａ〜Ｃが信号処理回路４８へ供給され、期間ＴＰ２３にデータＤＡＴＡが信号処理回路４８へ供給される。信号処理回路４８は、期間ＴＰ２２にラッチ回路４５から供給された制御信号Ａ〜Ｃを復元し、受けたデータＤＡＴＡ及び復元された制御信号Ａ〜Ｃに応じて、テスト用の信号（テスト結果としての信号）を第２のソケット及びコネクタ７経由で制御用コンピュータ８へ供給する。これにより、制御用コンピュータ８は、テスト結果の解析を行い、ＰＩＰＥインタフェース９の送信動作を評価することができる。
【００２７】
すなわち、制御信号Ａ〜Ｃの伝送経路は、データ用の伝送経路と兼用され、半導体デバイス（送信デバイス）３→データピン群３ａ→データバス５→データピン群４ａ→半導体デバイス（受信デバイス）４の経路で、半導体デバイス３から半導体デバイス４へ伝送される。これにより、半導体デバイス３と半導体デバイス４との間における接続ためのピン数を削減できる。
【００２８】
次に、評価装置１の動作について図４を用いて説明する。図４は、評価装置１の動作を示すフローチャートである。ここでは、図４を用いて、送信側と受信側とのそれぞれについて説明する。
【００２９】
半導体デバイス（送信デバイス）３は、ＶＡＬＩＤ信号＝Ｈになるまで（Ｓ１で「Ｎｏ」）待機する。半導体デバイス３は、ＶＡＬＩＤ信号＝Ｈになると（Ｓ１で「Ｙｅｓ」）、ＤＡＴＡＶＡＬＩＤ信号を確認する。半導体デバイス３は、ＤＡＴＡＶＡＬＩＤ信号＝Ｈであれば（Ｓ２で「Ｎｏ」）データＤＡＴＡを選択してデータバス５へ送信し（Ｓ３）、ＤＡＴＡＶＡＬＩＤ信号＝Ｌであれば（Ｓ２で「Ｙｅｓ」）制御信号Ａ〜Ｃを選択してデータバス５へ送信する（Ｓ４）。半導体デバイス３は、ＶＡＬＩＤ信号＝Ｌになるまで（Ｓ５で「Ｎｏ」）Ｓ１〜Ｓ４のループ処理を繰り返し、ＶＡＬＩＤ信号＝Ｌになると（Ｓ５で「Ｙｅｓ」）処理を終了する。
【００３０】
また、半導体デバイス（受信デバイス）４は、ＶＡＬＩＤ信号＝Ｈになるまで（Ｓ１で「Ｎｏ」）待機する。半導体デバイス４は、ＶＡＬＩＤ信号＝Ｈになると（Ｓ１で「Ｙｅｓ」）、ＤＡＴＡＶＡＬＩＤ信号を確認する。半導体デバイス３は、ＤＡＴＡＶＡＬＩＤ信号＝Ｈであれば（Ｓ２で「Ｎｏ」）データＤＡＴＡを選択して信号処理し（Ｓ３）、ＤＡＴＡＶＡＬＩＤ信号＝Ｌであれば（Ｓ２で「Ｙｅｓ」）制御信号Ａ〜Ｃを選択して信号処理する（Ｓ４）。半導体デバイス３は、ＶＡＬＩＤ信号＝Ｌになるまで（Ｓ５で「Ｎｏ」）Ｓ１〜Ｓ４のループ処理を繰り返し、ＶＡＬＩＤ信号＝Ｌになると（Ｓ５で「Ｙｅｓ」）処理を終了する。
【００３１】
以上のように、第１の実施形態では、評価装置１において、ＤａｔａＶａｌｉｄ信号がデアサートされる期間に、データに代えて制御信号を、データの伝送経路を介して半導体デバイス３，４間のデータバス５に送信する。これにより、半導体デバイス３，４間の接続のためのピン数を信号数より低減できるので、テストのコストを容易に低減できる。
【００３２】
（第２の実施形態）
次に、第２の実施形態にかかる評価装置について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
【００３３】
第２の実施形態にかかる評価装置１ｉは、図５に示すように、半導体デバイス４（図１参照）が省略され、データバス５がプローブ８ｉ１を介して制御用コンピュータ８ｉに接続される。また、半導体デバイス３ｉは、制御ピン３ｂ（図１参照）が省略され、制御ライン３９ｉが信号処理回路３１とマルチプレクサ３８の制御ノード３８ｄとを接続するように構成される。
【００３４】
信号処理回路３１は、ステートマシンを含み、そのステートマシンの状態をデバッグするために、ステートマシンの状態を示す信号をデバッグ情報として信号バス３２経由でラッチ回路３４ｉへ供給してもよい。ラッチ回路３４ｉは、デバッグ情報をラッチし、ラッチされたデバッグ情報を信号バス３６経由でマルチプレクサ３８へ供給する。
【００３５】
例えば、半導体デバイス３ｉにおいて、信号処理回路３１は、制御用コンピュータ８ｉからコネクタ７及び第１のソケットを介してテスト用の信号を受ける。信号処理回路３１は、テスト用の信号に応じて、図６（ａ）に示すようなデバッグ情報Ｄ〜Ｆを生成して信号バス３２経由でラッチ回路３４ｉへ供給し、図６（ａ）に示すようなデータＤＡＴＡを生成してデータバス３３経由でラッチ回路３５へ供給する。図６は、評価装置１ｉにおける半導体デバイス３ｉの動作を示す波形図である。ラッチ回路３４ｉは、デバッグ情報Ｄ〜Ｆをラッチし、ラッチされたデバッグ情報Ｄ〜Ｆを信号バス３６経由でマルチプレクサ３８へ供給する。ラッチ回路３５は、データＤＡＴＡをラッチし、ラッチされたデータＤＡＴＡをデータバス３７経由でマルチプレクサ３８へ供給する。
【００３６】
また、信号処理回路３１は、図６（ａ）に示すようなＤａｔａＶａｌｉｄ信号をマルチプレクサ３８の制御ノード３８ｄへ供給する。マルチプレクサ３８は、ＤａｔａＶａｌｉｄ信号がアクティブレベル（例えば、Ｈレベル）にある期間ＴＰ３１に入力ノード３８ｂを選択し、ＤａｔａＶａｌｉｄ信号がノンアクティブレベル（例えば、Ｌレベル）にある期間ＴＰ３２に入力ノード３８ａを選択し、ＤａｔａＶａｌｉｄ信号がアクティブレベルにある期間ＴＰ３３に入力ノード３８ｂを再び選択する。すなわち、マルチプレクサ３８は、期間ＴＰ３１にラッチ回路３５を選択し、期間ＴＰ３２にラッチ回路３４ｉを選択し、期間ＴＰ３３にラッチ回路３５を再び選択する。マルチプレクサ３８は、出力ノード３８ｃから、選択したデータ又はデバッグ情報をデータバス５１及びデータピン群３ａ経由でデータバス５へ供給する。
【００３７】
これにより、データバス５において、図６（ｂ）に示すように、ＤａｔａＶａｌｉｄ信号がアサートされる期間ＴＰ４１にデータＤＡＴＡを伝送し、ＤａｔａＶａｌｉｄ信号がデアサートされる期間ＴＰ４２にデータに代えてデバッグ情報Ｄ〜Ｆを伝送し、ＤａｔａＶａｌｉｄ信号がアサートされる期間ＴＰ４３にデータＤＡＴＡを再び伝送する。これにより、制御用コンピュータ８ｉは、プローブ８ｉ１を介して、期間ＴＰ４１にデータＤＡＴＡをモニタし、期間ＴＰ４２にデバッグ情報Ｄ〜Ｆをモニタし、期間ＴＰ４３にデータＤＡＴＡを再びモニタすることができる。すなわち、本第２の実施形態によれば、制御用コンピュータ８ｉは、本来のデータとデバッグ情報とを１つのプローブ８ｉ１で観測でき、効率的にデバッグ解析を行うことができる。
【００３８】
次に、評価装置１ｉの動作について図７を用いて説明する。図７は、評価装置１ｉの動作を示すフローチャートである。図７において、図４のフローチャートと同じ処理については同じ符号を付している。
【００３９】
半導体デバイス（送信デバイス）３ｉは、ＶＡＬＩＤ信号＝Ｈになるまで（Ｓ１で「Ｎｏ」）待機する。半導体デバイス３ｉは、ＶＡＬＩＤ信号＝Ｈになると（Ｓ１で「Ｙｅｓ」）、ＤＡＴＡＶＡＬＩＤ信号を確認する。半導体デバイス３ｉは、ＤＡＴＡＶＡＬＩＤ信号＝Ｈであれば（Ｓ２で「Ｎｏ」）データＤＡＴＡを選択してデータバス５へ送信し（Ｓ３）、ＤＡＴＡＶＡＬＩＤ信号＝Ｌであれば（Ｓ２で「Ｙｅｓ」）デバッグ情報Ｄ〜Ｆを選択してデータバス５へ送信する（Ｓ１４）。半導体デバイス３ｉは、ＶＡＬＩＤ信号＝Ｌになるまで（Ｓ５で「Ｎｏ」）Ｓ１〜Ｓ３、Ｓ１４のループ処理を繰り返し、ＶＡＬＩＤ信号＝Ｌになると（Ｓ５で「Ｙｅｓ」）処理を終了する。
【００４０】
以上のように、第２の実施形態では、評価装置１ｉにおいて、ＤａｔａＶａｌｉｄ信号がデアサートされる期間に、データに代えてデバッグ情報を、データの伝送経路を介してデータバス５に送信する。これにより、本来のデータとデバッグ情報とを１つのプローブ８ｉ１で観測でき、効率的にデバッグ解析を行うことができる。
【００４１】
（第３の実施形態）
次に、第３の実施形態にかかる半導体装置について説明する。以下では、第１の実施形態及び第２の実施形態と異なる部分を中心に説明する。
【００４２】
第３の実施形態にかかる半導体装置１ｊは、図８に示すように、評価ボード２ｉ（図５参照）が半導体デバイス２ｊに置き換えられ、半導体デバイス３ｉ（図５参照）が送信回路３ｊに置き換えられている。送信回路３ｊは、導体デバイス２ｊ上に回路的に実装されているため、データピン群３ａ（図５参照）が省略されている。また、半導体デバイス２ｊは、制御端子２ｊ１及びデバッグ端子２ｊ２を有する。制御端子２ｊ１は、信号処理回路３１に電気的に接続されている。デバッグ端子２ｊ２は、データバス５に電気的に接続されている。
【００４３】
例えば、送信回路３ｊにおいて、信号処理回路３１は、外部のコントローラから制御端子２ｊ１経由で制御信号を受ける。信号処理回路３１は、制御信号に応じて、図６（ａ）に示すようなデバッグ情報Ｄ〜Ｆを生成して信号バス３２経由でラッチ回路３４ｉへ供給し、図６（ａ）に示すようなデータＤＡＴＡを生成してデータバス３３経由でラッチ回路３５へ供給する。図６は、評価装置１ｉにおける半導体デバイス３ｉの動作を示す波形図であるが、第３の実施形態の説明に流用する。ラッチ回路３４ｉは、デバッグ情報Ｄ〜Ｆをラッチし、ラッチされたデバッグ情報Ｄ〜Ｆを信号バス３６経由でマルチプレクサ３８へ供給する。ラッチ回路３５は、データＤＡＴＡをラッチし、ラッチされたデータＤＡＴＡをデータバス３７経由でマルチプレクサ３８へ供給する。
【００４４】
また、信号処理回路３１は、図６（ａ）に示すようなＤａｔａＶａｌｉｄ信号をマルチプレクサ３８の制御ノード３８ｄへ供給する。マルチプレクサ３８は、ＤａｔａＶａｌｉｄ信号がアクティブレベル（例えば、Ｈレベル）にある期間ＴＰ３１に入力ノード３８ｂを選択し、ＤａｔａＶａｌｉｄ信号がノンアクティブレベル（例えば、Ｌレベル）にある期間ＴＰ３２に入力ノード３８ａを選択し、ＤａｔａＶａｌｉｄ信号がアクティブレベルにある期間ＴＰ３３に入力ノード３８ｂを再び選択する。すなわち、マルチプレクサ３８は、期間ＴＰ３１にラッチ回路３５を選択し、期間ＴＰ３２にラッチ回路３４ｉを選択し、期間ＴＰ３３にラッチ回路３５を再び選択する。マルチプレクサ３８は、選択したデータ又はデバッグ情報をデータバス５へ供給する。
【００４５】
これにより、データバス５において、図６（ｂ）に示すように、ＤａｔａＶａｌｉｄ信号がアサートされる期間ＴＰ４１にデータＤＡＴＡを伝送し、ＤａｔａＶａｌｉｄ信号がデアサートされる期間ＴＰ４２にデータに代えてデバッグ情報Ｄ〜Ｆを伝送し、ＤａｔａＶａｌｉｄ信号がアサートされる期間ＴＰ４３にデータＤＡＴＡを再び伝送する。これにより、外部のコントローラは、デバッグ端子２ｊ２を介して、期間ＴＰ４１にデータＤＡＴＡをモニタし、期間ＴＰ４２にデバッグ情報Ｄ〜Ｆをモニタし、期間ＴＰ４３にデータＤＡＴＡを再びモニタすることができる。すなわち、本第３の実施形態によれば、外部のコントローラは、本来のデータとデバッグ情報とを１つのデバッグ端子２ｊ２で観測でき、効率的にデバッグ解析を行うことができる。
【００４６】
次に、半導体装置１ｊの動作について図７を流用して説明する。
【００４７】
送信回路３ｊは、ＶＡＬＩＤ信号＝Ｈになるまで（Ｓ１で「Ｎｏ」）待機する。送信回路３ｊは、ＶＡＬＩＤ信号＝Ｈになると（Ｓ１で「Ｙｅｓ」）、ＤＡＴＡＶＡＬＩＤ信号を確認する。送信回路３ｊは、ＤＡＴＡＶＡＬＩＤ信号＝Ｈであれば（Ｓ２で「Ｎｏ」）データＤＡＴＡを選択してデータバス５へ送信し（Ｓ３）、ＤＡＴＡＶＡＬＩＤ信号＝Ｌであれば（Ｓ２で「Ｙｅｓ」）デバッグ情報Ｄ〜Ｆを選択してデータバス５へ送信する（Ｓ１４）。送信回路３ｊは、ＶＡＬＩＤ信号＝Ｌになるまで（Ｓ５で「Ｎｏ」）Ｓ１〜Ｓ３，１４のループ処理を繰り返し、ＶＡＬＩＤ信号＝Ｌになると（Ｓ５で「Ｙｅｓ」）処理を終了する。
【００４８】
以上のように、第３の実施形態では、半導体装置１ｊにおいて、ＤａｔａＶａｌｉｄ信号がデアサートされる期間に、データに代えてデバッグ情報をデータバス５に送信する。これにより、本来のデータとデバッグ情報とを１つのデバッグ端子２ｊ２で観測でき、効率的にデバッグ解析を行うことができる。
【００４９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５０】
１，１ｉ  評価装置、１ｊ  半導体装置、３，３ｉ，４  半導体デバイス、３ｊ  送信回路、５  データバス、３４，３４ｉ，３５，４４，４５  ラッチ回路、３８  マルチプレクサ、３９，３９ｉ，４９  制御ライン、４１  デマルチプレクサ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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