(57)【要約】【課題】光導波路を有する半導体装置の製造コストを低減する。【解決手段】半導体装置は、基板、光学素子および半導体素子を有する。基板は、互いに異なる領域である第１領域および第２領域を含む。光学素子は、第１領域および第２領域の一方に形成されている。電気素子は、第１領域および第２領域の他方に形成されている。第１領域は、第１絶縁層と、第１絶縁層上に形成された第１半導体層と、を有する。第２領域は、第１絶縁層と、第１半導体層と、第１半導体層上に形成された第２絶縁層と、第２絶縁層上に形成された第２半導体層と、を有する。【選択図】図３
2020144294.tif 000002
【特許請求の範囲】
【請求項１】
互いに異なる領域である第１領域および第２領域を含む基板と、
前記第１領域および前記第２領域の一方に形成された第１光学素子と、
前記第１領域および前記第２領域の他方に形成された電気素子と、
を有し、
前記第１領域は、第１絶縁層と、前記第１絶縁層上に形成された第１半導体層と、を有し、
前記第２領域は、前記第１絶縁層と、前記第１半導体層と、前記第１半導体層上に形成された第２絶縁層と、前記第２絶縁層上に形成された第２半導体層と、を有する、
半導体装置。
【請求項２】
前記第１光学素子は、前記第１領域内に形成されており、かつ前記第１半導体層で構成された光導波路であり、
前記電気素子は、前記第２領域内に形成されており、かつ前記第２半導体層で構成されたトランジスタである、
請求項１に記載の半導体装置。
【請求項３】
前記第１領域は、平面視において、前記第２領域を囲っている、請求項２に記載の半導体装置。
【請求項４】
前記第１光学素子は、前記第２領域内に形成されており、かつ前記第２半導体層で構成された光導波路であり、
前記電気素子は、前記第１領域内に形成されており、かつ前記第１半導体層で構成されたトランジスタである、
請求項１に記載の半導体装置。
【請求項５】
前記第２領域は、平面視において、前記第１領域を囲っている、請求項４に記載の半導体装置。
【請求項６】
前記第１光学素子は、光変調部であり、かつ前記電気素子と電気的に接続されている、請求項１に記載の半導体装置。
【請求項７】
前記光変調部における光導波路の幅方向は、前記第１半導体層の結晶方向＜１００＞に沿っている、請求項６に記載の半導体装置。
【請求項８】
前記第１光学素子は、単結晶シリコンで構成された光導波路である、請求項１に記載の半導体装置。
【請求項９】
前記第１半導体層の裏面には、第１開口部が形成されており、
前記第１開口部は、平面視において、前記第１光学素子と重なっている、
請求項１に記載の半導体装置。
【請求項１０】
前記第１開口部内には、樹脂層が形成されている、請求項９に記載の半導体装置。
【請求項１１】
前記第１領域および前記第２領域の一方に形成された第２光学素子をさらに有し、
前記第１半導体層の裏面には、前記第１開口部と異なる位置に第２開口部がさらに形成されており、
前記第２開口部は、平面視において、前記第２光学素子と重なっている、
請求項９に記載の半導体装置。
【請求項１２】
第１絶縁層、第１半導体層、第２絶縁層および第２半導体層がこの順番で積層された半導体ウェハを準備する工程と、
前記第２絶縁層および前記第２半導体層の一部を除去して、前記第１絶縁層および前記第１半導体層がこの順番で積層されている第１領域と、前記第１絶縁層、前記第１半導体層、前記第２絶縁層および前記第２半導体層がこの順番で積層されている第２領域とを形成する工程と、
前記第１領域および前記第２領域の一方に光学素子を形成する工程と、
前記第１領域および前記第２領域の他方に電気素子を形成する工程と、
を含む、半導体装置の製造方法。
【請求項１３】
前記光学素子を形成する工程では、前記第１半導体層を加工して、前記第１領域内に光導波路を形成し、
前記電気素子を形成する工程では、前記第２半導体層を加工して、前記第２領域内にトランジスタを形成する、
請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記光学素子を形成する工程では、前記第２半導体層を加工して、前記第２領域内に光導波路を形成し、
前記電気素子を形成する工程では、前記第１半導体層を加工して、前記第１領域内にトランジスタを形成する、
請求項１２に記載の半導体装置の製造方法。
【請求項１５】
前記光学素子および前記電気素子を電気的に接続する配線層を前記半導体ウェハ上に形成する工程をさらに有する、請求項１２に記載の半導体装置の製造方法。
【請求項１６】
前記光学素子の形成工程は、前記電気素子の形成工程の前に行われる、請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、光学素子および電気素子を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
光通信技術として、シリコンフォトニクス技術が知られている。シリコンフォトニクス技術において、光導波路のような光学素子と、トランジスタのような電気素子とは、互いに異なる半導体チップ内に製造される。光学素子を有する半導体チップと、電気素子を有する半導体チップとは、一体として組み立てられる（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−０３５５４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の半導体装置の製造方法では、２つの半導体チップの組み立てコストによって、半導体装置の製造コストが高い。このため、特許文献１に記載の半導体装置では、半導体装置の製造コストを低減する観点から、改善の余地がある。
【０００５】
実施の形態の課題は、半導体装置の製造コストを低減することである。その他の課題および新規な特徴は、本明細書および図面の記載から明らかになる。
【課題を解決するための手段】
【０００６】
実施の形態に係る半導体装置は、互いに異なる領域である第１領域および第２領域を含む基板と、上記第１領域および上記第２領域の一方に形成された光学素子と、上記第１領域および上記第２領域の他方に形成された電気素子と、を有する。上記第１領域は、第１絶縁層および第１半導体層を有する。上記第２領域は、上記第１絶縁層、上記第１半導体層、第２絶縁層および第２半導体層を有する。
【０００７】
実施の形態に係る半導体装置の製造方法は、第１絶縁層、第１半導体層、第２絶縁層および第２半導体層を有する半導体ウェハを準備する工程と、上記半導体ウェハ上に光学素子を形成する工程と、上記半導体ウェハ上に電気素子を形成する工程と、を含む。
【発明の効果】
【０００８】
実施の形態によれば、半導体装置の製造コストを低減できる。
【図面の簡単な説明】
【０００９】
【図１】図１は、実施の形態１、２に係る光電気混載装置の回路構成の一例を示すブロック図である。
【図２】図２は、実施の形態１に係る半導体装置の平面図である。
【図３】図３は、実施の形態１に係る半導体装置の要部断面図である。
【図４】図４は、実施の形態１に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。
【図５】図５は、実施の形態１に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。
【図６】図６は、実施の形態１に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。
【図７】図７は、実施の形態１に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。
【図８】図８は、実施の形態１に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。
【図９】図９は、実施の形態１に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。
【図１０】図１０は、実施の形態１に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。
【図１１】図１１は、検討例に係る半導体装置の構成の一例を示す要部断面図である。
【図１２】図１２は、実施の形態１の変形例１に係る半導体装置の構成の一例を示す要部断面図である。
【図１３】図１３は、実施の形態１の変形例２に係る半導体装置の構成の一例を示す要部断面図である。
【図１４】図１４は、実施の形態２に係る半導体装置の平面図である。
【図１５】図１５は、実施の形態２に係る半導体装置の要部断面図である。
【図１６】図１６は、実施の形態２の変形例に係る半導体装置の構成の一例を示す要部断面図である。
【発明を実施するための形態】
【００１０】
以下、一実施の形態に係る半導体装置について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要件または対応する構成要件には、同一の符号を付し、重複する説明は省略する。また、図面では、説明の便宜上、構成を省略または簡略化している場合もある。断面図は、端面図として示している場合もある。各実施の形態および各変形例の少なくとも一部は、互いに任意に組み合わされてもよい。
【００１１】
［実施の形態１］
実施の形態１に係る半導体装置ＳＤ１において、光学素子は、半導体基板ＳＳ、第１絶縁層ＩＬ１および第１半導体層ＳＬ１がこの順で積層された第１領域Ｒ１内に形成されている。また、電気素子は、半導体基板ＳＳ、第１絶縁層ＩＬ１、第１半導体層ＳＬ１、第２絶縁層ＩＬ２および第２半導体層ＳＬ２がこの順で積層された第２領域Ｒ２内に形成されている。
【００１２】
（光電気混載装置の回路構成）
図１は、実施の形態１に係る光電気混載装置ＬＥ１の回路構成の一例を示すブロック図である。
【００１３】
図１に示されるように、光電気混載装置ＬＥ１は、半導体装置ＳＤ１および光源ＬＳを有する。実施の形態１に係る半導体装置ＳＤ１は、光回路部ＯＣＵおよび電子回路部ＥＣＵを有する。光回路部ＯＣＵは、光導波路ＯＷ、光変調部ＯＭ、光出力部ＬＯ、光入力部ＬＩおよび受光部ＯＲを有する。電子回路部ＥＣＵは、第１電子回路ＥＣ１、第２電子回路ＥＣ２および第３電子回路ＥＣ３を有する。半導体装置ＳＤ１の構成の詳細については、後述する。
【００１４】
第１電子回路ＥＣ１は、第２電子回路ＥＣ２および第３電子回路ＥＣ３をそれぞれ制御するための電気信号（制御信号）を出力する。また、第１電子回路ＥＣ１は、第３電子回路ＥＣ３から出力された電気信号を受信する。第１電子回路ＥＣ１は、第２電子回路ＥＣ２および第３電子回路ＥＣ３に電気的に接続されている。第１電子回路ＥＣ１は、例えば、制御回路および記憶回路を含む公知のＣＰＵ（Central Processing Unit）またはＦＰＧＡ（Field-Programmable gate array）によって構成されている。
【００１５】
光源ＬＳは、光を出射する。光源ＬＳの種類の例には、レーザダイオードが含まれる。光源ＬＳからの出射光の波長は、当該出射光が光導波路ＯＷの内部を透過できればよく、光導波路ＯＷを構成する材料に応じて適宜設定され得る。たとえば、光源ＬＳからの出射光のピーク波長は、１．０μｍ以上かつ１．６μｍ以下である。光源ＬＳは、光導波路ＯＷを介して光変調部ＯＭに光学的に接続されている。
【００１６】
第２電子回路ＥＣ２は、光変調部ＯＭの動作を制御するための電気信号（制御信号）を出力する。より具体的には、第２電子回路ＥＣ２は、第１電子回路ＥＣ１から受信した制御信号に基づいて、光変調部ＯＭを制御する。第２電子回路ＥＣ２は、光変調部ＯＭに電気的に接続されている。第２電子回路ＥＣ２は、例えば、制御回路を含む公知のトランシーバ集積回路によって構成されている。
【００１７】
光変調部ＯＭは、第２電子回路ＥＣ２から受信した制御信号に基づいて、光源ＬＳから出射された光の位相を変調する。光変調部ＯＭは、当該制御信号に含まれる情報を含んだ光信号を生成する。光変調部ＯＭの種類の例には、マッハツェンダ型光変調部およびリング型光変調部が含まれる。また、光変調部ＯＭは、電気制御型光変調部であってもよいし、熱制御型光変調部であってもよいし、電気制御および熱制御を併用した併用型光変調部であってもよい。光変調部ＯＭは、光導波路ＯＷを介して、光出力部ＬＯに光学的に接続されている。
【００１８】
光出力部ＬＯは、光変調部ＯＭで変調された光信号を、半導体装置ＳＤ１の外部に出力する。たとえば、光出力部ＬＯは、光信号を外部の光ファイバに向けて出射する。光出力部ＬＯの種類の例には、グレーティングカプラおよびスポットサイズコンバータが含まれる。光出力部ＬＯは、光導波路ＯＷと同じ材料により形成され得る。
【００１９】
光入力部ＬＩは、外部からの光を半導体装置ＳＤ１の内部に入力する。たとえば、外部の光ファイバから出射された光信号を半導体装置ＳＤ１の内部に入力する。光入力部ＬＩの種類の例には、グレーティングカプラおよびスポットサイズコンバータが含まれる。光入力部ＬＩは、光導波路ＯＷを介して、受光部ＯＲに光学的に接続されている。光入力部ＬＩは、光導波路ＯＷと同じ材料により形成され得る。
【００２０】
受光部ＯＲは、光入力部ＬＩから受信した光信号に基づいて、電子正孔対を生成する。受光部ＯＲは、光信号を電気信号に変換する。受光部ＯＲは、光電変換特性を有していればよい。受光部ＯＲの種類の例には、アバランシェフォトダイオード型受光部が含まれる。受光部ＯＲは、第３電子回路ＥＣ３に電気的に接続されている。
【００２１】
第３電子回路ＥＣ３は、受光部ＯＲから受信した電気信号を処理するとともに、処理された電気信号を第１電子回路ＥＣ１に出力する。より具体的には、第３電子回路ＥＣ３は、受光部ＯＲから受信した電気信号を増幅し、第１電子回路ＥＣ１に出力する。第３電子回路ＥＣ３は、例えば、増幅回路を含む公知のレシーバ集積回路によって構成されている。
【００２２】
（光電気混載装置の動作）
次いで、実施の形態１に係る光電気混載装置ＬＥ１の動作例について説明する。
【００２３】
まず、光電気混載装置ＬＥ１の送信用部分について説明する。光源ＬＳからの出射光は、光導波路ＯＷを介して光変調部ＯＭに到達する。第２電子回路ＥＣ２は、第１電子回路ＥＣ１から受信した制御信号に基づいて光変調部ＯＭの動作を制御し、光変調部ＯＭに到達した光を変調する。これにより、電気信号が、光信号に変換される。そして、当該光信号は、光導波路ＯＷを介して光出力部ＬＯに到達し、光出力部ＬＯにおいて半導体装置ＳＤ１の外部に出射される。半導体装置ＳＤ１から出力された光信号は、光ファイバなどを介して他の半導体装置に導光される。
【００２４】
次いで、光電気混載装置ＬＥ１の受信用部分について説明する。光ファイバなどを介して他の半導体装置から導光された光信号は、光入力部ＬＩに到達する。当該光信号は、光入力部ＬＩにおいて光導波路ＯＷの内部に導かれる。上記光信号は、光導波路ＯＷを介して受光部ＯＲに到達し、電気信号に変換される。そして、当該電気信号は、第３電子回路ＥＣ３で処理された後、第１電子回路ＥＣ１に送信される。
【００２５】
（半導体装置の構成）
次いで、実施の形態に係る半導体装置ＳＤ１の構成について説明する。
【００２６】
図２は、半導体装置ＳＤ１の平面図である。図３は、半導体装置ＳＤ１の要部断面図である。図３は、図２に示されるＡ−Ａ線における断面図である。
【００２７】
半導体装置ＳＤ１は、図３に示されるように、基板ＳＵＢ１、光導波路ＯＷ、光変調部ＯＭ、グレーティングカプラＧＣ、トランジスタＴｒ、多層配線層ＭＷＬおよび保護層ＰＬを有する。
【００２８】
基板ＳＵＢ１は、光学素子および電気素子を支持する支持体である。基板ＳＵＢ１は、互いに異なる領域である第１領域Ｒ１および第２領域Ｒ２を含む。光学素子の例には、光導波路ＯＷ、光変調部ＯＭおよびグレーティングカプラＧＣが含まれる。また、電気素子の例には、トランジスタＴｒ、キャパシタンス、インダクタおよびレジスタンスが含まれる。上記電気素子は、上記光学素子の動作を制御するための電気素子を含む。実施の形態１では、トランジスタＴｒは、光変調部ＯＭの動作を制御する。光学素子および電気素子の詳細については後述する。
【００２９】
第１領域Ｒ１は、半導体基板ＳＳ、第１絶縁層ＩＬ１および第１半導体層ＳＬ１を有する。第２領域Ｒ２は、半導体基板ＳＳ、第１絶縁層ＩＬ１、第１半導体層ＳＬ１、第２絶縁層ＩＬ２および第２半導体層ＳＬ２を有する。実施の形態１では、光学素子を含む光回路部ＯＣＵは、基板ＳＵＢの第１領域Ｒ１上に形成されており、電気素子を含む電気回路部ＥＣＵは、基板ＳＵＢの第２領域Ｒ２上に形成されている。
【００３０】
図２に示されるように、実施の形態１では、第１領域Ｒ１は、平面視において、第２領域Ｒ２を囲っている。換言すると、第１領域Ｒ１は、平面視において、第２領域Ｒ２よりも半導体装置ＳＤ１の外縁側に配置されている。これにより、レイアウト設計の観点から、光導波路ＯＷから外部の光ファイバに光を導きやすくなったり、または外部の光ファイバから光導波路ＯＷの内部に光を導きやすくなったりする。なお、第１領域Ｒ１は、平面視において、全周に亘って第２領域Ｒ２を囲っていてもよいし、全周に亘って第２領域Ｒ２を囲っていなくてもよい。
【００３１】
半導体基板ＳＳは、例えば、ホウ素（Ｂ）およびリン（Ｐ）などの不純物を含む単結晶シリコン基板である。たとえば、半導体基板ＳＳの主面の面方位は（１００）であり、半導体基板ＳＳの抵抗率は５Ω・ｃｍ以上かつ５０Ω・ｃｍ以下である。半導体基板ＳＳの厚さは、例えば、１００μｍ以上かつ９００μｍ以下である。
【００３２】
第１絶縁層ＩＬ１は、半導体基板ＳＳ上に形成されている。実施の形態１では、第１絶縁層ＩＬ１は、半導体基板ＳＳの上面と直接的に接している。第１絶縁層ＩＬ１は、光導波路ＯＷの内部を伝搬する光を光導波路ＯＷの内部に実質的に閉じ込めるためのクラッド層である。第１絶縁層ＩＬ１の材料は、光導波路ＯＷの材料の屈折率より小さい屈折率を有する。第１絶縁層ＩＬ１の材料は、例えば、酸化シリコン（ＳｉＯ２）である。第１絶縁層ＩＬ１の材料の屈折率は、例えば、１．４６である。なお、本明細書における屈折率は、波長１．５μｍの光に対する数値である。
【００３３】
第１絶縁層ＩＬ１の厚さは、光導波路ＯＷからの光の染み出し距離より大きいことが好ましい。半導体装置ＳＤ１に加わる応力を低減させる観点と、半導体装置ＳＤ１の製造時における静電チャックによる半導体ウェハの貼りつきを抑制する観点とから、第１絶縁層ＩＬ１の厚さは、小さいことが好ましい。第１絶縁層ＩＬ１の厚さは、第２絶縁層ＩＬ２の厚さより大きくてもよいし、小さくてもよい。実施の形態１では、第１絶縁層ＩＬ１の厚さは、第２絶縁層ＩＬ２の厚さより大きい。たとえば、第１絶縁層ＩＬ１の厚さは、１μｍ以上かつ３μｍ以下である。
【００３４】
なお、第１絶縁層ＩＬ１が支持体として機能する場合には、半導体装置ＳＤ１は、半導体基板ＳＳを有していなくてもよい。この場合、第１絶縁層ＩＬ１は、例えば、サファイヤ基板である。
【００３５】
第１半導体層ＳＬ１は、第１絶縁層ＩＬ１上に形成されている。実施の形態１では、第１半導体層ＳＬ１は、第１絶縁層ＩＬ１の上面と直接的に接している。実施の形態１では、第１領域Ｒ１における第１半導体層ＳＬ１は、光学素子の全部または一部を構成している。
【００３６】
第１半導体層ＳＬ１の材料の例には、シリコン（Ｓｉ）およびゲルマニウム（Ｇｅ）が含まれる。第１半導体層ＳＬ１の材料の結晶構造の例には、単結晶および多結晶が含まれる。光学素子における光の伝搬損失を低減する観点からは、第１半導体層ＳＬ１の材料の結晶構造は、単結晶であることが好ましい。第１半導体層ＳＬ１の材料の屈折率は、例えば、３．５である。第１半導体層ＳＬ１は、光回路部ＯＣＵを構成する光学素子の種類に応じて、例えば、ホウ素（Ｂ）およびリン（Ｐ）などの不純物を含んでいてもよいし、不純物を含んでいなくてもよい。
【００３７】
第１半導体層ＳＬ１の厚さは、光学素子の大きさに応じて適宜調整され得る。実施の形態１では、第１半導体層ＳＬ１の厚さは、半導体基板ＳＳの厚さより小さい。第１半導体層ＳＬ１の厚さは、例えば、２００ｎｍ以上かつ３００ｎｍ以下である。
【００３８】
第２絶縁層ＩＬ２は、第１半導体層ＳＬ１のうち、第２領域Ｒ２内に位置する部分の上に形成されている。実施の形態１では、第２絶縁層ＩＬ２は、第１半導体層ＳＬ１のうち、第２領域Ｒ２内に位置する部分の上面と直接的に接している。第２絶縁層ＩＬ２の厚さは、特に限定されず、例えば、１００ｎｍ以上かつ２００ｎｍ以下である。第２絶縁層ＩＬ２の材料は、例えば、酸化シリコン（ＳｉＯ２）である。
【００３９】
第２半導体層ＳＬ２は、第２絶縁層ＩＬ２上に形成されている。実施の形態１では、第２半導体層ＳＬ２は、第２絶縁層ＩＬ２の上面と直接的に接している。実施の形態１では、第２半導体層ＳＬ２は、電気回路部ＥＣＵに含まれる電気素子を構成している。
【００４０】
第２半導体層ＳＬ２の材料は、例えば、シリコン（Ｓｉ）およびゲルマニウム（Ｇｅ）が含まれる。第２半導体層ＳＬ２の材料の結晶構造は、単結晶である。第２半導体層ＳＬ２は、電気回路部ＥＣＵを構成する電気素子の種類に応じて、例えば、ホウ素（Ｂ）およびリン（Ｐ）などの不純物を含んでいてもよい。第２半導体層ＳＬ２の厚さは、半導体基板ＳＳの厚さ、および第１半導体層ＳＬ１の厚さと同じであってもよい。また、第２半導体層ＳＬ２の厚さは、半導体基板ＳＳの厚さ、および第１半導体層ＳＬ１の厚さより、大きくてもよいし、小さくてもよい。実施の形態１では、第２半導体層ＳＬ２の厚さは、半導体基板ＳＳの厚さと、第１半導体層ＳＬ１の厚さより小さい。第２半導体層ＳＬ２の厚さは、例えば、５０ｎｍ以上かつ１００ｎｍ以下である。
【００４１】
なお、第１領域Ｒ１および第２領域Ｒ２の境界に形成されている、第１半導体層ＳＬ１および第２絶縁層ＩＬ２で構成される段差は、半導体装置ＳＤ１のサイズと比較して小さい。半導体装置ＳＤ１の製造時における上記段差の影響は無視できる。
【００４２】
光導波路ＯＷは、その内部を光が伝搬可能な経路である。光導波路ＯＷは、第１絶縁層ＩＬ１上に形成されている。光導波路ＯＷの構成としては、シリコンフォトニクス技術における光導波路として公知の構成が採用され得る。たとえば、光導波路ＯＷは、３００ｎｍ以上かつ５００ｎｍ以下の幅と、２００ｎｍ以上かつ３００ｎｍ以下の厚さとを有する。光導波路ＯＷの断面視形状は、矩形状または台形状である。前述のとおり、光導波路ＯＷは、第１半導体層ＳＬ１で構成されている。
【００４３】
光変調部ＯＭは、光変調部ＯＭの内部を進行する光の位相を変化させるためのマッハツェンダ型光変調部である。光変調部ＯＭは、第１絶縁層ＩＬ１上に形成されている。光変調部ＯＭの構成としては、シリコンフォトニクス技術における光変調部として公知の構成が採用され得る。実施の形態１では、光変調部ＯＭは、光導波路として機能するコア層ＣＬと、コア層ＣＬを挟むように形成された一対のスラブ部ＳＬＢとを有する。前述のとおり、光変調部ＯＭは、第１半導体層ＳＬ１で構成されている。コア層ＣＬおよびスラブ部ＳＬＢは、所定の不純物を含んでいる。
【００４４】
グレーティングカプラＧＣは、光導波路ＯＷの内部に光を入力したり、光導波路ＯＷの外部に光を出力したりする。グレーティングカプラＧＣは、第１絶縁層ＩＬ１上に形成されている。グレーティングカプラＧＣの構成としては、シリコンフォトニクス技術におけるグレーティングカプラとして公知の構成が採用され得る。たとえば、グレーティングカプラＧＣは、その上面の形状が凹凸形状である光導波路である。前述のとおり、グレーティングカプラＧＣも、第１半導体層ＳＬ１で構成されている。
【００４５】
半導体基板ＳＳの主面に沿う方向（面内方向）において、第１領域Ｒ１に形成された光学素子と、第１領域Ｒ１および第２領域Ｒ２の境界に位置する第１半導体層ＳＬ１の側面との間隔Ｌ１は、３０μｍ以上であることが好ましい（図３参照）。これにより、たとえば、第２領域Ｒ２における電気素子の形成工程において、第１領域Ｒ１にあらかじめ形成された光学素子がダメージを受けることを抑制できる。間隔Ｌ１は、第１領域Ｒ１に形成された光学素子のうち、最も第２領域Ｒ２の近くに形成された光学素子と、第１半導体層ＳＬ１のうち、第１領域Ｒ１および第２領域Ｒ２の境界に位置する部分との最短距離である。
【００４６】
トランジスタＴｒは、第２絶縁層ＩＬ２上に形成されている。トランジスタＴｒの構成としては、半導体技術におけるトランジスタとして公知の構成が採用され得る。トランジスタＴｒの例には、ＦｉｎＦＥＴおよびプレーナ型ＭＩＳＦＥＴなどの電界効果型トランジスタが含まれる。実施の形態１では、トランジスタＴｒは、ＦｉｎＴＥＴである。トランジスタＴｒは、ソース／ドレイン領域を含む突出部、当該突出部の一部を覆うように形成されたゲート絶縁膜と、当該ゲート絶縁膜上に形成されたゲート電極ＧＥとを有する。トランジスタＴｒの上記突出部は、第２半導体層ＳＬ２で構成されている。
【００４７】
図３に示されるように、半導体基板ＳＳの主面に沿う方向において、第２領域Ｒ２に形成された電気素子と、第１領域Ｒ１および第２領域Ｒ２の境界に位置する第１半導体層ＳＬ１の側面との間隔Ｌ２は、３０μｍ以上であることが好ましい。これにより、たとえば、第２領域Ｒ２における電気素子の形成工程において、第１領域Ｒ１にあらかじめ形成された光学素子がダメージを受けることを抑制できる。間隔Ｌ２は、第２領域Ｒ２に形成された電気素子のうち、最も第１領域Ｒ１の近くに形成された電気素子と、第１半導体層ＳＬ１のうち、第１領域Ｒ１および第２領域Ｒ２の境界に位置する部分との間隔である。
【００４８】
多層配線層ＭＷＬは、２つ以上の配線層により構成された層である。多層配線層ＭＷＬは、基板ＳＵＢ上に形成されている。上記配線層は、層間絶縁層と、当該層間絶縁層内に形成された配線およびビア（「プラグ」ともいう）の一方または両方と、を有する層である。当該ビアは、互いに異なる層に形成された２つの配線を電気的に接続する導電体である。
【００４９】
多層配線層ＭＷＬは、第１層間絶縁層ＩＩＬ１、第２層間絶縁層ＩＩＬ２、第１ビアＶ１、第１配線ＷＲ１、第３層間絶縁層ＩＩＬ３、第２ビアＶ２、第２配線ＷＲ２、第４層間絶縁層ＩＩＬ４、第３ビアＶ３、第３配線ＷＲ３および第５層間絶縁層ＩＩＬ５を有する。
【００５０】
第１層間絶縁層ＩＩＬ１は、光導波路ＯＷ、光変調部ＯＭおよびグレーティングカプラＧＣを覆うように、基板ＳＵＢ１上に形成されている。第１層間絶縁層ＩＩＬ１の材料は、例えば、酸化シリコン（ＳｉＯ２）が含まれる。第１層間絶縁層ＩＩＬ１の材料の屈折率は、例えば、１．４６である。
【００５１】
第２層間絶縁層ＩＩＬ２は、トランジスタＴｒを覆うように、第２絶縁層ＩＬ２および第１層間絶縁層ＩＩＬ１上に形成されている。第２層間絶縁層ＩＩＬ２の材料は、例えば、酸化シリコン（ＳｉＯ２）である。
【００５２】
第２層間絶縁層ＩＩＬ２上に形成されている配線によって、光導波路ＯＷから染み出した光が散乱されるのを抑制する観点から、第１領域Ｒ１において、第１層間絶縁層ＩＩＬ１および第２層間絶縁層ＩＩＬ２の合計厚さは、１μｍ以上かつ５μｍ以下であることが好ましく、２μｍ以上かつ３μｍ以下であることがより好ましい。
【００５３】
第１ビアＶ１は、第１領域Ｒ１において、光変調部ＯＭのスラブ部ＳＬＢと、第１配線ＷＲ１とを電気的に接続している。第１ビアＶ１は、第２領域Ｒ２において、トランジスタＴｒのソース／ドレイン領域およびゲート領域と、第１配線ＷＲ１とを電気的に接続している。第１ビアＶ１の構成としては、半導体技術におけるビアとして公知の構成が採用され得る。例えば、第１ビアＶ１は、例えば、バリアメタルと、当該バリアメタル上に形成された導電膜とで構成された積層膜である。上記バリアメタルの材料の例には、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）および窒化タンタル（ＴａＮ）が含まれる。上記導電膜の材料は、例えば、タングステン（Ｗ）である。
【００５４】
第１配線ＷＲ１は、半導体技術における配線として公知の構成が採用され得る。実施の形態１では、第１配線ＷＲ１は、第１ビアＶ１を介して、トランジスタＴｒおよび光変調部ＯＭを電気的に接続している。第１配線ＷＲ１は、例えば、第１バリアメタル、導電膜および第２バリアメタルがこの順番で構成された積層膜である。上記第１バリアメタルおよび上記第２バリアメタルの材料の例には、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）および窒化タンタル（ＴａＮ）が含まれる。上記導電膜の材料の例には、アルミニウム（Ａｌ）および銅（Ｃｕ）が含まれる。
【００５５】
第３層間絶縁層ＩＩＬ３は、第２層間絶縁層ＩＩＬ２上に形成されている。第３層間絶縁層ＩＩＬ３の材料は、例えば、酸化シリコン（ＳｉＯ２）である。第３層間絶縁層ＩＩＬ３の厚さは、例えば、０．８μｍ以上かつ１．２μｍ以下である。
【００５６】
第２ビアＶ２は、第１配線ＷＲ１および第２配線ＷＲ２を電気的に接続している。第２ビアＶ２の構成としては、半導体技術におけるビアとして公知の構成が採用され得る。例えば、第２ビアＶ２の材料は、例えば、バリアメタルと、当該バリアメタル上に形成された導電膜とで構成された積層膜である。上記バリアメタルの材料の例には、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）および窒化タンタル（ＴａＮ）が含まれる。上記導電膜の材料の例には、タングステン（Ｗ）、アルミニウム（Ａｌ）および銅（Ｃｕ）が含まれる。
【００５７】
第２配線ＷＲ２は、半導体技術における配線として公知の構成が採用され得る。第２配線ＷＲ２の構成の例は、第１配線ＷＲ１と同様である。
【００５８】
第４層間絶縁層ＩＩＬ４は、第３層間絶縁層ＩＩＬ３上に形成されている。第４層間絶縁層ＩＩＬ４の構成は、第３層間絶縁層ＩＩＬ３と同様である。
【００５９】
第３ビアＶ３は、第２配線ＷＲ２および第３配線ＷＲ３を電気的に接続している。第３ビアＶ３の構成としては、半導体技術におけるビアとして公知の構成が採用され得る。第３ビアＶ３の構成の例は、第２ビアＶ２と同様である。
【００６０】
第３配線ＷＲ３は、半導体技術における配線として公知の構成が採用され得る。第３配線ＷＲ３の構成の例は、第１配線ＷＲ１と同様である。
【００６１】
第５層間絶縁層ＩＩＬ５は、第４層間絶縁層ＩＩＬ４上に形成されている。第５層間絶縁層ＩＩＬ５の構成は、第３層間絶縁層ＩＩＬ３と同様である。
【００６２】
保護層ＰＬは、第５層間絶縁層ＩＩＬ５上に形成されている。保護層ＰＬは、半導体装置ＳＤ１を保護することができればよい。保護層ＰＬの材料の例には、酸化シリコン、酸窒化シリコン、窒化シリコンおよびＰＳＧ（Phospho Silicate Glass）が含まれる。保護層ＰＬの厚さは、例えば、０．３μｍ以上かつ０．７μｍ以下である。保護層ＰＬに形成されたパッド開口部ＰＯＰの内部には、第３配線ＷＲ３の一部が露出している。
【００６３】
保護層ＰＬには、第３配線ＷＲ３を外部に露出するパッド開口部ＰＯＰが形成されている。第３配線ＷＲ３の露出した部分は、例えば、ボンディングワイヤのような外部配線と接続されるように構成されている。外部配線が第３配線ＷＲ３に接続されるときの衝撃により生じ得る、半導体装置ＳＤ１へのダメージを抑制する観点からは、パッド開口部ＰＯＰは、平面視において、光学素子および電気素子と異なる領域に位置することが好ましい。換言すると、パッド開口部ＰＯＰは、平面視において、光学素子および電気素子と重ならないように形成されていることが好ましい。
【００６４】
（半導体装置の製造方法）
次いで、実施の形態１に係る半導体装置ＳＤ１の製造方法の一例について説明する。図４〜図１０は、半導体装置ＳＤ１の製造方法に含まれる工程の一例を示す要部断面図である。
【００６５】
実施の形態１に係る半導体装置ＳＤ１の製造方法は、（１）半導体ウェハＳＷの準備工程と、（２）第１領域Ｒ１および第２領域Ｒ２の形成工程と、（３）光学素子の形成工程と、（４）第１層間絶縁層ＩＩＬ１の形成工程と、（５）電気素子の形成工程と、（６）多層配線層ＭＷＬの形成工程と、（７）保護層ＰＬの形成工程と、を含む。
【００６６】
（１）半導体ウェハＳＷの準備
まず、図４に示されるように、半導体基板ＳＳ、第１絶縁層ＩＬ１、第１半導体層ＳＬ１、第２絶縁層ＩＬ２および第２半導体層ＳＬ２がこの順番で積層された半導体ウェハＳＷを準備する。
【００６７】
半導体ウェハＳＷは、製造されてもよいし、市販品として購入されてもよい。半導体ウェハＳＷの製造方法としては、公知の製造方法から適宜選択され得る。たとえば、半導体ウェハＳＷは、特開２０１７−０３２７０８号公報および特開２００１−２１０８１０号公報などに記載の方法によって製造され得る。
【００６８】
（２）第１領域Ｒ１および第２領域Ｒ２の形成
次いで、図５に示されるように、第２絶縁層ＩＬ２および第２半導体層ＳＬ２の一部を除去する。これにより、半導体基板ＳＳ、第１絶縁層ＩＬ１および第１半導体層ＳＬ１がこの順番で積層されている第１領域Ｒ１と、半導体基板ＳＳ、第１絶縁層ＩＬ１、第１半導体層ＳＬ１、第２絶縁層ＩＬ２および第２半導体層ＳＬ２がこの順番で構成されている第２領域Ｒ２とを形成される。第２絶縁層ＩＬ２および第２半導体層ＳＬ２の除去は、例えば、フォトリソグラフィ技術およびエッチング技術によって行われる。
【００６９】
（３）光学素子の形成
次いで、図６に示されるように、第１半導体層ＳＬ１のうち、第１領域Ｒ１に位置する部分を加工して、光学素子を形成する。実施の形態１では、光導波路ＯＷ、光変調部ＯＭおよびグレーティングカプラＧＣが形成される。具体的には、まず、図６に示されるように、第１半導体層ＳＬ１の一部をパターニングする。第１半導体層ＳＬ１のパターニングは、例えば、フォトリソグラフィ技術およびエッチング技術によって行われる。これにより、光導波路ＯＷおよびグレーティングカプラＧＣが形成される。また、フォトリソグラフィ技術およびイオン注入技術によって、光変調部ＯＭを構成する第１半導体層ＳＬ１内に、所望の不純物を注入する。これにより、光変調部ＯＭが形成される。光学素子の形成工程では、必要に応じて、熱処理が行われてもよい。
【００７０】
（４）第１層間絶縁層ＩＩＬ１の形成
次いで、図７に示されるように、多層配線層ＭＷＬの一部を構成する第１層間絶縁層ＩＩＬ１を形成する。より具体的には、第１領域Ｒ１における光学素子を覆うように第１層間絶縁層ＩＩＬ１を半導体ウェハＳＷ上に形成する。実施の形態１では、第２領域Ｒ２における第２半導体層ＳＬ２を露出するように、第１層間絶縁層ＩＩＬ１を半導体ウェハＳＷ上に形成する。たとえば、第１層間絶縁層ＩＩＬ１を半導体ウェハＳＷ上に形成した後、第３半導体層ＳＬ３が第１層間絶縁層ＩＩＬ１から露出するように、第１層間絶縁層ＩＩＬ１を研磨すればよい。第１層間絶縁層ＩＩＬ１の形成方法は、例えば、ＣＶＤ法である。第１層間絶縁層ＩＩＬ１の研磨方法の例には、ＣＭＰ法が含まれる。なお、ＣＭＰ法の代わりにウェットエッチング法が用いられてもよい。
【００７１】
（５）電気素子の形成
次いで、図８に示されるように、第２領域Ｒ２に位置する第２半導体層ＳＬ２を加工して、電気素子を形成する。実施の形態１では、電気素子としてＦｉｎＦＥＴが形成される。電気素子の形成方法は、半導体技術における電気素子を形成する公知の方法と同様に形成され得る。たとえば、まず、第２半導体層ＳＬ２をパターニングする。第２半導体層ＳＬ２のパターニングは、例えば、フォトリソグラフィ技術およびエッチング技術によって行われる。次いで、特に図示しないが、ソース領域およびドレイン領域となる領域に所望の不純物を注入する。このとき、必要に応じて、熱処理も行われる。次いで、上記パターニング後、第２半導体層ＳＬ２である突出部の一部を覆うゲート絶縁膜（不図示）およびゲート電極ＧＥをこの順番で形成する。ゲート絶縁膜の形成方法は、例えば、ＣＶＤ法である。ゲート電極ＧＥの形成方法は、例えば、スパッタ法である。
【００７２】
（５）多層配線層ＭＷＬの形成
次いで、図９に示されるように、光変調部ＯＭおよびトランジスタＴｒを電気的に接続する多層配線層ＭＷＬを半導体ウェハＳＷ上に形成する。多層配線層ＭＷＬの形成工程は、例えば、第２層間絶縁層ＩＩＬ２、第１ビアＶ１、第１配線ＷＲ１、第３層間絶縁層ＩＩＬ３、第２ビアＶ２、第２配線ＷＲ２、第４層間絶縁層ＩＩＬ４、第３ビアＶ３、第３配線ＷＲ３および第５層間絶縁層ＩＩＬ５のそれぞれを形成する工程を含む。
【００７３】
第２層間絶縁層ＩＩＬ２、第３層間絶縁層ＩＩＬ３、第４層間絶縁層ＩＩＬ４および第５層間絶縁層ＩＩＬ５のそれぞれは、第１層間絶縁層ＩＩＬ１と同様に形成され得る。第１ビアＶ１、第２ビアＶ２および第３ビアＶ３のそれぞれは、半導体技術におけるビアを形成する公知の方法と同様に形成され得る。第１配線ＷＲ１、第２配線ＷＲ２および第３配線ＷＲ３のそれぞれは、半導体技術における配線を形成する公知の方法と同様に形成され得る。
【００７４】
（６）保護層ＰＬの形成
次いで、図１０に示されるように、第５層間絶縁層ＩＩＬ５上に保護層ＰＬを形成する。保護層ＰＬの形成方法は、特に限定されず、公知の方法から適宜選択され得る。次いで、保護層ＰＬのうち、第３配線ＷＲ３上に位置する部分を除去する。これにより、第３配線ＷＲ３の一部を露出するパッド開口部ＰＯＰが保護層ＰＬに形成され得る。
【００７５】
最後に、半導体ウェハＳＷをダイシングすることによって、個片化された複数の半導体装置ＳＤ１が得られる。すなわち、図１０における半導体ウェハＳＷが個片化されることで、図３に示されるような、基板ＳＵＢ１を有する半導体装置ＳＤ１が取得される。
【００７６】
以上の製造方法により、実施の形態１に係る半導体装置ＳＤ１を製造することができる。なお、実施の形態１に係る半導体装置ＳＤ１の製造方法は、必要に応じて、他の工程をさらに含んでいてもよい。たとえば、他の工程の例には、光源としてのレーザダイオードの配置工程および受光部の形成工程が含まれる。当該他の工程は、シリコンフォトニクス技術において公知の方法から適宜採用され得る。
【００７７】
実施の形態１では、光学素子の形成工程は、電気素子の形成工程の前に行われたが、電気素子の形成工程の後に光学素子の形成工程が行われてもよい。光学素子の形成工程における熱処理によって、電気素子の特性に影響が及ぶことを防ぐ観点からは、電気素子の形成工程は、光学素子の形成工程の後に行われることが好ましい。これにより、光学素子および電気素子の両方の特性を両立できる。
【００７８】
（検討例）
ここで、実施の形態１に係る半導体装置ＳＤ１の特徴について説明するために、検討例に係る半導体装置ｃＳＤ１について説明する。図１１は、半導体装置ｃＳＤ１の構成の一例を示す要部断面図である。半導体装置ｃＳＤ１は、電気素子が形成された第１チップＣＰ１と、光学素子が形成された第２チップＣＰ２とを有する。半導体装置ｃＳＤ１は、第１チップＣＰ１および第２チップＣＰ２のそれぞれを別々に製造した後に、２つのチップＣＰ１およびＣＰ２を組み立てることによって製造される。なお、半導体装置ｃＳＤ１は、開口部ｍＯＰが形成された半導体基板ｍＳＳ１を有する。開口部ｍＯＰ内には、樹脂層ｍＲＳが形成されている。樹脂層ｍＲＳの詳細については後述する（実施の形態１の変形例１参照）。
【００７９】
これに対して、実施の形態１に係る半導体装置は、第１絶縁層ＩＬ１、第１半導体層ＳＬ１、第２絶縁層ＩＬ２および第２半導体層ＳＬ２がこの順番で積層された半導体ウェハＳＷを用いて製造される。これにより、光学素子および電気素子は、１つの基板ＳＵＢ１上に形成され得る。このため、検討例に係る半導体装置ｃＳＤ１と比較して、組み立てのコストが抑制され、結果として、半導体装置の製造コストが低減される。
【００８０】
（効果）
実施の形態１に係る半導体装置ＳＤ１では、１つの基板ＳＵＢ１上に光学素子および電気素子が混載される。これにより、実施の形態１によれば、光学素子を含む半導体チップと、電気素子を含む半導体チップとを組み立てて、半導体装置が製造される場合と比較して、製造コストを低減できる。
【００８１】
［実施の形態１の変形例１］
図１２は、実施の形態１の変形例１に係る半導体装置ｍＳＤ１１の構成の一例を示す要部断面図である。
【００８２】
図１２に示されるように、変形例１に係る半導体装置ｍＳＤ１１では、基板ｍＳＵＢ１１の裏面に、開口部ｍＯＰが形成されている。開口部ｍＯＰは、半導体基板ｍＳＳ１を貫通している。開口部ｍＯＰの底部には、第１絶縁層ＩＬ１が露出している。開口部ｍＯＰは、平面視において、光導波路ＯＷ、光変調部ＯＭおよびグレーティングカプラＧＣなどの光学素子と重なるように、半導体基板ｍＳＳ１に形成されている。これにより、上記光学素子からの漏れ光は、半導体基板ｍＳＳ１により散乱されない。
【００８３】
開口部ｍＯＰ内には、樹脂層が形成されていてもよいし、樹脂層が形成されていなくてもよい。半導体装置ｍＳＤ１１の強度を高める観点からは、開口部ｍＯＰ内には、樹脂層が形成されていることが好ましい。変形例１では、開口部ｍＯＰ内には、樹脂層ｍＲＳが形成されている。
【００８４】
開口部ｍＯＰの形成方法の例には、ドライエッチング法およびウェットエッチング法が含まれる。ウェットエッチング法で用いられるエッチング剤の例には、水酸化カリウム（ＫＯＨ）水溶液、水酸化テトラメチルアンモニウム（ＴＭＡＨ）水溶液、エチレンジアミン・ピロカテール（ＥＤＰ）水溶液、ヒドラジン（Ｎ２Ｈ４）水溶液、水酸化ナトリウム水溶液および水酸化セシウム（ＣｓＯＨ）水溶液が含まれる。
【００８５】
開口部ｍＯＰがウェットエッチング法によって形成される場合、半導体基板ｍＳＳ１の結晶方位毎にエッチング速度が異なる。平面視において、開口部ｍＯＰの長軸方向と、光導波路ＯＷの延在方向とが互いに一致するように、開口部ｍＯＰを形成することによって、設計の自由度を高めることができる。このような観点からは、第１半導体層ＳＬ１の結晶方位および第２半導体層ＳＬ２の結晶方位と、半導体基板ｍＳＳ１の結晶方位との差は、４０°以上かつ５０°以下であることが好ましく、約４５°であることがより好ましい。
【００８６】
また、光変調部ＯＭにおけるキャリア移動度を高める観点からは、光変調部ＯＭにおける光導波路ＯＷの幅方向は、第１半導体層ＳＬ１の結晶方向が＜１００＞に沿っていることが好ましい。さらに、トランジスタＴｒにおけるキャリア移動度を高める観点からは、トランジスタＴｒにおけるチャネルの結晶方向は、第２半導体層ＳＬ２の結晶方向＜１００＞に沿っていることが好ましい。
【００８７】
樹脂層ｍＲＳは、クラッド層として機能できればよい。すなわち、樹脂層ｍＲＳの材料は、光導波路ＯＷの材料の屈折率より小さい屈折率を有していればよい。たとえば、樹脂層ｍＲＳの材料の屈折率は、１．３以上かつ１．７以下である。樹脂層ｍＲＳの材料は、例えば、ポリイミドである。
【００８８】
樹脂層ｍＲＳの形成方法は、特に限定されない。樹脂層ｍＲＳの形成方法の例には、リソグラフィ法、モスキート法およびナノインプリント法が含まれる。たとえば、樹脂層ｍＲＳは、樹脂層ｍＲＳを構成する硬化性組成物を開口部ｍＯＰ内に提供した後に、当該硬化性組成物を硬化させることによって、形成され得る。上記硬化性組成物は、熱硬化性組成物であってもよいし、光硬化性組成物であってもよい。
【００８９】
変形例１に係る半導体装置ｍＳＤ１１では、第１絶縁層ＩＬ１の代わりに、第１半導体層ｍＳＬ１の開口部ｍＯＰ内に形成された樹脂層ｍＲＳが、光導波路ＯＷのクラッド層として機能する。このため、第１絶縁層ＩＬ１の厚さは小さくてもよい。たとえば、第１絶縁層ＩＬ１の厚さは、５００ｎｍ以上かつ１μｍ以下である。これにより、半導体装置ｍＳＤ１１の製造時における静電チャックによる半導体ウェハＳＷの貼りつきを抑制できる。この結果として、半導体装置ｍＳＤ１１は、高い歩留まりで製造され得る。
【００９０】
［実施の形態１の変形例２］
図１３は、実施の形態１の変形例２に係る半導体装置ｍＳＤ１２の構成の一例を示す要部断面図である。
【００９１】
図１３に示されるように、変形例２に係る半導体装置ｍＳＤ１２では、基板ｍＳＵＢ１２の裏面に、３つの開口部ｍＯＰ１、ｍＯＰ２およびｍＯＰ３が形成されている。変形例２では、３つの開口部ｍＯＰ１、ｍＯＰ２およびｍＯＰ３のそれぞれは、半導体基板ｍＳＳ２を貫通している。３つの開口部ｍＯＰ１、ｍＯＰ２およびｍＯＰ３のそれぞれの底部には、第１絶縁層ＩＬ１が露出している。各開口部は、平面視において、光学素子と重なるように、半導体基板ｍＳＳ２に形成されている。変形例２では、平面視において、第１開口部ｍＯＰ１は、グレーティングカプラＧＣと重なっており、第２開口部ｍＯＰ２は、光変調部ＯＭと重なっており、第３開口部ｍＯＰ３は、光導波路ＯＷと重なっている。これにより、上記光学素子からの漏れ光は、半導体基板ｍＳＳ２により散乱され難くなる。これに加えて、半導体装置ｍＳＤ１２では、互いに隣り合う２つの開口部の間に半導体基板ｍＳＳ２の一部が残存している。これにより、変形例１に係る半導体装置ｍＳＤ１１と比較して、半導体基板ｍＳＳ２の強度がより高い。
【００９２】
［実施の形態２］
実施の形態２に係る半導体装置ＳＤ２において、光学素子は、半導体基板ＳＳ、第２絶縁層ＩＬ２、第２半導体層ＳＬ２、第１絶縁層ＩＬ１および第１半導体層ＳＬ１がこの順で積層された第２領域Ｒ２内に形成されている。また、電気素子は、半導体基板ＳＳ、第２絶縁層ＩＬ２および第２半導体層ＳＬ２がこの順で積層された第１領域Ｒ１内に形成されている。
【００９３】
実施の形態２に係る光電気混載装置ＬＥ２および半導体装置ＳＤ２では、基板ＳＵＢ２の構成のみが、実施の形態１に係る光電気混載装置ＬＥ１および半導体装置ＳＤ１と異なる。そこで、実施の形態１に係る光電気混載装置ＬＥ１および半導体装置ＳＤ１と同一または対応する構成要素については、同一の符号を付して、その説明を省略する。
【００９４】
図１は、実施の形態２に係る光電気混載装置ＬＥ２の回路構成の一例を示すブロック図である。図１４は、半導体装置ＳＤ２の平面図である。図１５は、半導体装置ＳＤ２の要部断面図である。図１５は、図１４に示されるＡ−Ａ線における断面図である。
【００９５】
図１に示されるように、光電気混載装置ＬＥ２は、半導体装置ＳＤ２および光源ＬＳを有する。実施の形態２に係る半導体装置ＳＤ２は、光回路部ＯＣＵおよび電気回路部ＥＣＵを有する。
【００９６】
半導体装置ＳＤ２は、図１５に示されるように、基板ＳＵＢ２、光導波路ＯＷ、光変調部ＯＭ、グレーティングカプラＧＣ、トランジスタＴｒ、多層配線層ＭＷＬおよび保護層ＰＬを有する。
【００９７】
基板ＳＵＢ２は、互いに異なる領域である第１領域Ｒ１および第２領域Ｒ２を含む。実施の形態２では、第１領域Ｒ１は、半導体基板ＳＳ、第２絶縁層ＩＬ２および第２半導体層ＳＬ２を有する。第２領域Ｒ２は、半導体基板ＳＳ、第２絶縁層ＩＬ２、第２半導体層ＳＬ２、第１絶縁層ＩＬ１および第１半導体層ＳＬ１を有する。実施の形態２では、光学素子を含む光回路部ＯＣＵは、基板ＳＵＢの第２領域Ｒ２内に形成されており、電気素子を含む電気回路部ＥＣＵは、基板ＳＵＢの第１領域Ｒ１内に形成されている。
【００９８】
図１４に示されるように、実施の形態２では、第２領域Ｒ２は、平面視において、第１領域Ｒ１を囲っている。換言すると、第２領域Ｒ２は、平面視において、第１領域Ｒ１よりも、半導体装置ＳＤ２の外縁側に配置されている。これにより、レイアウト設計の観点から、光導波路ＯＷから外部の光ファイバに光を導きやすくなったり、または外部の光ファイバから光導波路ＯＷの内部に光を導きやすくなったりする。なお、第２領域Ｒ２は、平面視において、全周に亘って第１領域Ｒ１を囲っていてもよいし、全周に亘って第１領域Ｒ１を囲っていなくてもよい。
【００９９】
第２絶縁層ＩＬ２は、半導体基板ＳＳ上に形成されている。実施の形態２では、第２絶縁層ＩＬ２は、半導体基板ＳＳの上面と直接的に接している。
【０１００】
第１絶縁層ＩＬ１は、第２半導体層ＳＬ２のうち、第２領域Ｒ２に位置する部分上に形成されている。実施の形態１では、第１絶縁層ＩＬ１は、第２半導体層ＳＬ２のうち、第２領域Ｒ２に位置する部分の上面と直接的に接している。
【０１０１】
図１５に示されるように、半導体基板ＳＳの主面に沿う方向（面内方向）において、第２領域Ｒ２に形成された光学素子と、第１領域Ｒ１および第２領域Ｒ２の境界に位置する第２半導体層ＳＬ２の側面との間隔Ｌ１は、３０μｍ以上であることが好ましい。間隔Ｌ１は、第２領域Ｒ２に形成された光学素子のうち、最も第１領域Ｒ１の近くに形成された光学素子と、第２半導体層ＳＬ２のうち、第１領域Ｒ１および第２領域Ｒ２の境界に位置する部分との最短距離である。これにより、たとえば、第２領域Ｒ２における電気素子の形成工程において、第１領域Ｒ１にあらかじめ形成された光学素子がダメージを受けることを抑制できる。
【０１０２】
図１５に示されるように、半導体基板ＳＳの主面に沿う方向において、第１領域Ｒ１に形成された電気素子と、第１領域Ｒ１および第２領域Ｒ２の境界に位置する第２半導体層ＳＬ２の側面との間隔Ｌ２は、３０μｍ以上であることが好ましい。これにより、たとえば、第２領域Ｒ２における電気素子の形成工程において、第１領域Ｒ１にあらかじめ形成された光学素子がダメージを受けることを抑制できる。間隔Ｌ２は、第１領域Ｒ１に形成された電気素子のうち、最も第２領域Ｒ２の近くに形成された電気素子と、第２半導体層ＳＬ２のうち、第１領域Ｒ１および第２領域Ｒ２の境界に位置する部分の側面との間隔である。
【０１０３】
（半導体装置の製造方法）
次いで、実施の形態２に係る半導体装置ＳＤ２の製造方法の一例について説明する。実施の形態２に係る半導体装置ＳＤ２の製造方法は、（１）半導体ウェハＳＷの準備工程と、（２）第１領域Ｒ１および第２領域Ｒ２の形成工程と、（３）光学素子の形成工程と、（４）第１層間絶縁層ＩＩＬ１の形成工程と、（５）電気素子の形成工程と、（６）多層配線層ＭＷＬの形成工程と、（７）保護層ＰＬの形成工程と、を含む。
【０１０４】
半導体装置ＳＤ２の製造方法は、第１領域Ｒ１および第２領域Ｒ２の形成工程において、第２領域Ｒ２が、平面視において、第１領域Ｒ１を囲うように、第１領域Ｒ１および第２領域Ｒ２を形成する点を除いて、実施の形態１に係る半導体装置ＳＤ１の製造方法と同様である。
【０１０５】
（効果）
実施の形態２に係る半導体装置ＳＤ２も、実施の形態１に係る半導体装置ＳＤ１と同様の効果を奏する。
【０１０６】
［実施の形態２の変形例］
図１６は、実施の形態２の変形例に係る半導体装置ｍＳＤ２の構成の一例を示す要部断面図である。
【０１０７】
図１６に示されるように、変形例に係る半導体装置ｍＳＤ２では、基板ｍＳＵＢ２の裏面に、開口部ｍＯＰが形成されている。本変形例では、開口部ｍＯＰは、半導体基板ｍＳＳ、第２絶縁層ＩＬ２および第２半導体層ＳＬ２を貫通している。開口部ｍＯＰの底部には、第１絶縁層ＩＬ１が露出している。開口部ｍＯＰ内には、樹脂層が形成されていてもよいし、樹脂層が形成されていなくてもよい。半導体装置ｍＳＤ２の強度を高める観点からは、開口部ｍＯＰ内には、樹脂層が形成されていることが好ましい。本変形例では、開口部ｍＯＰ内には、樹脂層ｍＲＳが形成されている。
【０１０８】
樹脂層ｍＲＳの材料および形成方法については、実施の形態１の変形例に係る半導体装置ｍＳＤ１１と同様である。
【０１０９】
なお、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更され得る。たとえば、配線が銅配線の場合、配線構造は、公知のダマシン構造が採用され得る。この場合、配線は、公知のダマシンプロセスにより製造され得る。
【０１１０】
また、特定の数値例について記載した場合であっても、理論的に明らかにその数値に限定される場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値であってもよい。また、成分については、「Ａを主要な成分として含むＢ」などの意味であり、他の成分を含む態様を排除するものではない。
【符号の説明】
【０１１１】
ＣＰ１  第１チップ
ＣＰ２  第２チップ
ＣＬ  コア層
ＥＣＵ  電子回路部
ＥＣ１  第１電子回路
ＥＣ２  第２電子回路
ＥＣ３  第３電子回路
ＧＣ  グレーティングカプラ
ＧＥ  ゲート電極
ＩＩＬ１  第１層間絶縁層
ＩＩＬ２  第２層間絶縁層
ＩＩＬ３  第３層間絶縁層
ＩＩＬ４  第４層間絶縁層
ＩＩＬ５  第５層間絶縁層
ＩＬ１  第１絶縁層
ＩＬ２  第２絶縁層
ＩＬ３  第３絶縁層
ＬＥ１、ＬＥ２  光電気混載装置
ＬＩ  光入力部
ＬＯ  光出力部
ＬＳ  光源
ＭＷＬ  多層配線層
ＯＣＵ  光回路部
ＯＭ  光変調部
ＯＷ  光導波路
ｍＯＰ、ｍＯＰ１、ｍＯＰ２、ｍＯＰ３  開口部
ＰＬ  保護層
ＰＯＰ  パッド開口部
Ｒ１  第１領域
Ｒ２  第２領域
ｍＲＳ  樹脂層
ＳＤ１、ｃＳＤ１、ｍＳＤ１、ＳＤ２、ｍＳＤ２  半導体装置
ＳＬ１  第１半導体層
ＳＬ２  第２半導体層
ＳＬＢ  スラブ部
ＳＳ、ｍＳＳ１、ｍＳＳ２  半導体基板
ＳＵＢ１、ｍＳＵＢ１１、ｍＳＵＢ１２、ＳＵＢ２、ｍＳＵＢ２  基板
ＳＷ  半導体ウェハ
Ｔｒ  トランジスタ
Ｖ１  第１ビア
Ｖ２  第２ビア
Ｖ３  第３ビア
ＷＲ１  第１配線
ＷＲ２  第２配線
ＷＲ３  第３配線
【図１】
2020144294.tif 000003
【図２】
2020144294.tif 000004
【図３】
2020144294.tif 000005
【図４】
2020144294.tif 000006
【図５】
2020144294.tif 000007
【図６】
2020144294.tif 000008
【図７】
2020144294.tif 000009
【図８】
2020144294.tif 000010
【図９】
2020144294.tif 000011
【図１０】
2020144294.tif 000012
【図１１】
2020144294.tif 000013
【図１２】
2020144294.tif 000014
【図１３】
2020144294.tif 000015
【図１４】
2020144294.tif 000016
【図１５】
2020144294.tif 000017
【図１６】
2020144294.tif 000018