(57)【要約】【課題】  本発明は、デジタルピクセルを含むイメージセンサを提供する。【解決手段】  本発明の実施形態による複数のピクセルを含むイメージセンサの複数のピクセルの各々は、光電変換素子を含む光検出器と、光検出器によって検出された検出信号とランプ信号とを比較するコンパレータと、コンパレータの比較信号を用いて、検出信号の第１の電圧レベルに対応する第１のカウンティング値を格納し、第１のカウンティング値を複数の伝送ラインを介して出力する複数の第１のメモリセルと、コンパレータの比較信号を用いて、検出信号の第２の電圧レベルに対応する第２のカウンティング値を格納し、第２のカウンティング値を複数の伝送ラインを介して出力する複数の第２のメモリセルと、を備える。【選択図】      図３
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【特許請求の範囲】
【請求項１】
複数のピクセルを含むイメージセンサであって、
前記複数のピクセルの各々は、
光電変換素子を含む光検出器と、
前記光検出器によって検出された検出信号とランプ信号とを比較するコンパレータと、
前記コンパレータの比較信号を用いて、前記検出信号の第１の電圧レベルに対応する第１のカウンティング値を格納し、前記第１のカウンティング値を複数の伝送ラインを介して出力する複数の第１のメモリセルと、
前記コンパレータの前記比較信号を用いて、前記検出信号の第２の電圧レベルに対応する第２のカウンティング値を格納し、前記第２のカウンティング値を前記複数の伝送ラインを介して出力する複数の第２のメモリセルと、を備えるイメージセンサ。
【請求項２】
前記複数の伝送ラインを介して伝送される前記第１のカウンティング値が前記複数の第１のメモリセルに格納されるように前記複数の第１のメモリセルを選択し、前記複数の伝送ラインを介して伝送される前記第２のカウンティング値が前記複数の第２のメモリセルに格納されるように前記複数の第２のメモリセルを選択する選択回路、をさらに含む請求項１に記載のイメージセンサ。
【請求項３】
前記複数の第１のメモリセルに格納された前記第１のカウンティング値が前記複数の伝送ラインに出力されるように前記複数の第１のメモリセルを選択し、前記複数の第２のメモリセルに格納された前記第２のカウンティング値が前記複数の伝送ラインに出力されるように前記複数の第２のメモリセルを選択する選択回路、をさらに含む請求項１又は２に記載のイメージセンサ。
【請求項４】
前記複数の第１及び第２のメモリセルのすべては、平面的な観点から、前記複数のピクセルの各々と重なるように積層される請求項１乃至３のいずれか一項に記載のイメージセンサ。
【請求項５】
前記検出信号が生成されるフローティングディフュージョンノードと前記検出信号が入力される前記コンパレータの入力端子との間に連結されたキャパシタ、をさらに含む請求項１乃至４のいずれか一項に記載のイメージセンサ。
【請求項６】
前記複数の第１のメモリセルの数、前記複数の第２のメモリセルの数、及び前記複数の伝送ラインの数は、互いに同一である請求項１乃至５のいずれか一項に記載のイメージセンサ。
【請求項７】
前記複数の伝送ラインを介してカウンティング値を出力するカウンタ、をさらに備え、
前記第１のカウンティング値は、前記ランプ信号が前記検出信号の前記第１の電圧レベルに達した時の前記カウンティング値と同一であり、
前記第２のカウンティング値は、前記ランプ信号が前記検出信号の前記第２の電圧レベルに達した時の前記カウンティング値と同一である請求項１乃至６のいずれか一項に記載のイメージセンサ。
【請求項８】
前記複数の第１及び第２のメモリセルが前記第１及び第２のカウンティング値を格納するように、前記カウンタと前記複数の伝送ラインとを電気的に連結し、前記複数の第１及び第２のメモリセルから前記第１及び第２のカウンティング値が出力されるように、前記カウンタと前記複数の伝送ラインとを電気的に連結しないスイッチ回路と、をさらに含む  請求項７に記載のイメージセンサ。
【請求項９】
前記複数の伝送ラインを介して前記第１及び第２のカウンティング値を各々検出するセンスアンプと、
前記第１及び第２のカウンティング値が前記センスアンプに出力されるように前記複数の伝送ラインと前記センスアンプとを電気的に連結するスイッチ回路と、をさらに含む請求項１乃至８のいずれか一項に記載のイメージセンサ。
【請求項１０】
前記第１及び第２のメモリセルの各々は、１つのトランジスタ及び１つのキャパシタを含むダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルである、請求項１乃至９のいずれか一項に記載のイメージセンサ。
【請求項１１】
複数のピクセルを含むイメージセンサであって、
前記複数のピクセルの各々は、
フローティングディフュージョン（ＦＤ）ノードに各々連結される第１〜第Ｍのサブピクセル（Ｍは２以上の自然数）と、
前記第１〜第Ｍのサブピクセルのいずれか１つにより前記ＦＤノードに生成される検出信号とランプ信号とを比較するコンパレータと、
前記コンパレータの比較信号を用いて、前記第１〜第Ｍのサブピクセルによって各々決定される前記検出信号の第１〜第Ｍのリセットレベルに各々対応する第１〜第Ｍのリセットカウンティング値を格納する複数の第１のメモリセルと、
前記コンパレータの前記比較信号を用いて、前記第１〜第Ｍのサブピクセルによって各々決定される前記検出信号の第１〜第Ｍの信号レベルに各々対応する第１〜第Ｍの信号カウンティング値を格納する複数の第２のメモリセルと、を備えるイメージセンサ。
【請求項１２】
前記複数の第１のメモリセルの数は、前記第１〜第Ｍのサブピクセルの数である前記Ｍと前記第１〜第Ｍのリセットカウンティング値の各々のビット数であるＮ（Ｎは自然数）との積であり、
前記複数の第２のメモリセルの数は、前記第１〜第Ｍのサブピクセルの数である前記Ｍと前記第１〜第Ｍの信号カウンティング値の各々の前記ビット数である前記Ｎとの積である請求項１１に記載のイメージセンサ。
【請求項１３】
前記検出信号は、順序に従って前記第１〜第Ｍのサブピクセルの中から選択される前記１つにより前記ＦＤノードに生成される請求項１１又は１２に記載のイメージセンサ。
【請求項１４】
前記第１〜第Ｍのリセットカウンティング値の各々は、順序に従って前記複数の第１のメモリセルの中から選択される第１のメモリセルに格納され、
前記第１〜第Ｍの信号カウンティング値の各々は、前記順序に従って前記複数の第２のメモリセルの中から選択される第２のメモリセルに格納される請求項１１乃至１３のいずれか一項に記載のイメージセンサ。
【請求項１５】
前記第１〜第Ｍのリセットカウンティング値は、複数の伝送ラインを介して前記複数の第１のメモリセルに伝送され、
前記第１〜第Ｍの信号カウンティング値は、前記複数の伝送ラインを介して前記複数の第２のメモリセルに伝送され、
前記複数の伝送ラインの数は、前記複数の第１及び第２のカウンティング値の各々のビット数である請求項１１乃至１４のいずれか一項に記載のイメージセンサ。
【請求項１６】
前記第１〜第Ｍのサブピクセルの中のいずれか１つのサブピクセルに配置されるフィルタのカラーと前記第１〜第Ｍのサブピクセルの中の別のいずれか１つのサブピクセルに配置されるフィルタのカラーは、互いに異なる請求項１１乃至１５のいずれか一項に記載のイメージセンサ。
【請求項１７】
複数のピクセルを含むイメージセンサであって、
前記複数のピクセルの各々は、
フローティングディフュージョン（ＦＤ）ノードに各々連結される第１〜第Ｍのサブピクセル（Ｍは２以上の自然数）と、
前記第１〜第Ｍのサブピクセルのすべてによって前記ＦＤノードに生成される検出信号とランプ信号とを比較するコンパレータと、
前記コンパレータの比較信号を用いて、前記検出信号の第１の電圧レベルに対応する第１のカウンティング値を格納する複数の第１のメモリセルと、
前記コンパレータの前記比較信号を用いて、前記検出信号の第２の電圧レベルに対応する第２のカウンティング値を格納する複数の第２のメモリセルと、を備えるイメージセンサ。
【請求項１８】
前記複数の第１のメモリセルの数は、前記第１及び第２のカウンティング値の各々のビット数であり、
前記複数の第２のメモリセルの数は、前記第１及び第２のカウンティング値の各々の前記ビット数である請求項１７に記載のイメージセンサ。
【請求項１９】
前記第１〜第Ｍのサブピクセルに同じカラーフィルタが配置される請求項１７又は１８に記載のイメージセンサ。
【請求項２０】
前記第１のカウンティング値は、複数の伝送ラインを介して前記複数の第１のメモリセルに伝送され、
前記第２のカウンティング値は、前記複数の伝送ラインを介して前記複数の第２のメモリセルに伝送され、
前記複数の伝送ラインの数は、前記複数の第１及び第２のカウンティング値の各々のビット数である請求項１７乃至１９のいずれか一項に記載のイメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルピクセルを含むイメージセンサに関する。
【背景技術】
【０００２】
イメージセンサは、光学イメージを電気信号に変換する。最近のコンピュータ産業及び通信産業の発達により、デジタルカメラ、カムコーダ、ＰＣＳ（Personal  Communication  System）、ゲーム機器、警備用カメラ、医療用マイクロカメラなどの多様な分野において性能が改善されたイメージセンサの需要が増加している。
【０００３】
従来のイメージセンサは、アナログピクセルをベースに動作した。アナログピクセルの各々から入射光に応じたアナログ信号が出力され、アナログ信号がイメージデータに変換された。しかし、上述したアナログ信号は、デジタル信号に比べてノイズやカップリングに脆弱であるため、従来のイメージセンサは、高解像度のイメージ信号を処理するのに問題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】韓国公開特許第１０-２０１７-００３１６４５号公報
【特許文献２】米国特許出願公開第２０１８/０２０４８６７号明細書
【特許文献３】米国特許出願公開第２０１８/０２２７５２２号明細書
【特許文献４】米国特許出願公開第２０１６/０３６０１３８号明細書
【特許文献５】米国特許出願公開第２０１７/０３１７０６１号明細書
【特許文献６】米国特許出願公開第２００４/０１４１０７９号明細書
【特許文献７】米国特許出願公開第２０１７/０２０８２７３号明細書
【特許文献８】米国特許出願公開第２０１７/０３３２０２２号明細書
【特許文献９】米国特許出願公開第２０１５/０３１２４９１号明細書
【特許文献１０】米国特許出願公開第２０１５/０１１５１３４号明細書
【特許文献１１】米国特許第９９８６１９４号明細書
【特許文献１２】米国特許第９０４１５７９号明細書
【特許文献１３】米国特許第９１５４７１３号明細書
【特許文献１４】米国特許第８３５４６３０号明細書
【特許文献１５】米国特許第８４４５８２８号明細書
【特許文献１６】米国特許第１００２１３３１号明細書
【特許文献１７】米国特許第８９４６６１０号明細書
【特許文献１８】米国特許第６９７５３５５号明細書
【特許文献１９】米国特許第６９２７７９６号明細書
【特許文献２０】米国特許第９６８１０７１号明細書
【特許文献２１】米国特許第７９９０４５３号明細書
【特許文献２２】米国特許第９３３２２００号明細書
【特許文献２３】米国特許第９３９８２３７号明細書
【特許文献２４】米国特許第９７７４８０１号明細書
【特許文献２５】米国特許第８５０２１５５号明細書
【特許文献２６】米国特許第２０９３９９７号明細書
【特許文献２７】米国特許第７９１１５１８号明細書
【特許文献２８】米国特許第８３３４４９１号明細書
【特許文献２９】米国特許第８７７３５６２号明細書
【特許文献３０】米国特許第９０６４７６９号明細書
【特許文献３１】米国特許第９２９９７３２号明細書
【特許文献３２】米国特許第９６５２５７５号明細書
【特許文献３３】米国特許第９８１８７９１号明細書
【非特許文献】
【０００５】
【非特許文献１】Boyd  Fowler,et  al.,“Techniques  for  Pixel  Level  Analog  to  Digital  Conversion”,Part  of  the  SPIE  Conference  on  Infrared  Readout  Electronics  IV,April,1998
【非特許文献２】David  Schor,“IEDM  2017:  Sony’s  3-layer  stacked  CMOS  image  sensor  technology”,  https://fuse.wikichip.org/news/763/iedm-2017-sonys-3-layer-stacked-cmos-image-sensortechnology,February  3,  2018
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上述した技術的課題を解決するためのものであり、本発明の目的は、デジタルピクセルを含むイメージセンサを提供することにある。
【課題を解決するための手段】
【０００７】
本発明の実施形態による、複数のピクセルを含むイメージセンサの複数のピクセルの各々は、光電変換素子を含む光検出器と、光検出器によって検出された検出信号とランプ信号とを比較するコンパレータと、コンパレータの比較信号を用いて検出信号の第１の電圧レベルに対応する第１のカウンティング値を格納し、第１のカウンティング値を複数の伝送ラインを介して出力する複数の第１のメモリセルと、コンパレータの比較信号を用いて検出信号の第２の電圧レベルに対応する第２のカウンティング値を格納し、第２のカウンティング値を複数の伝送ラインを介して出力する複数の第２のメモリセルと、を備える。
【０００８】
本発明の他の実施形態による、複数のピクセルを含むイメージセンサの複数のピクセルの各々は、フローティングディフュージョン（Floating  Diffusion；ＦＤ）ノードに各々連結される第１〜第Ｍのサブピクセル（Ｍは２以上の自然数）と、第１〜第Ｍのサブピクセルのいずれか１つによってＦＤノードから生成される検出信号とランプ信号とを比較するコンパレータと、コンパレータの比較信号を用いて、第１〜第Ｍのサブピクセルによって各々決定される検出信号の第１〜第Ｍのリセットレベルに各々対応する第１〜第Ｍのリセットカウンティング値を格納する複数の第１のメモリセルと、コンパレータの比較信号を用いて、第１〜第Ｍのサブピクセルによって各々決定される検出信号の第１〜第Ｍの信号レベルに各々対応する第１〜第Ｍの信号カウンティング値を格納する複数の第２のメモリセルと、を備える。
【０００９】
本発明のもう１つの実施形態による、複数のピクセルを含むイメージセンサの複数のピクセルの各々は、ＦＤノードに各々連結される第１〜第Ｍのサブピクセル（Ｍは２以上の自然数）と、第１〜第ＭのサブピクセルのすべてによってＦＤノードから生成される検出信号とランプ信号とを比較するコンパレータと、コンパレータの比較信号を用いて検出信号の第１の電圧レベルに対応する第１のカウンティング値を格納する複数の第1のメモリセルと、コンパレータの比較信号を用いて検出信号の第２の電圧レベルに対応する第２のカウンティング値を格納する複数の第２のメモリセルと、を備える。
【発明の効果】
【００１０】
本発明の実施形態によるイメージセンサは、デジタルピクセルをベースに動作することができるため、イメージデータを処理するのに必要な消費電力、及び単位ピクセルあたりに必要な面積を向上させることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態によるイメージセンサを示すブロック図である。
【図２】図１のイメージセンサをより具体的に示すブロック図である。
【図３】図１のデジタルピクセルを例として示すブロック図である。
【図４Ａ】図４Ａ〜図４Ｃは、図３のデジタルピクセルを例として示す回路図である。
【図４Ｂ】図４Ａ〜図４Ｃは、図３のデジタルピクセルを例として示す回路図である。
【図４Ｃ】図４Ａ〜図４Ｃは、図３のデジタルピクセルを例として示す回路図である。
【図５】図５及び図６は、図４Ａのデジタルピクセルの動作を説明するためのタイミング図である。
【図６】図５及び図６は、図４Ａのデジタルピクセルの動作を説明するためのタイミング図である。
【図７Ａ】図７Ａ〜図７Ｄは、本発明の実施形態によるデジタルピクセルを例として示す。
【図７Ｂ】図７Ａ〜図７Ｄは、本発明の実施形態によるデジタルピクセルを例として示す。
【図７Ｃ】図７Ａ〜図７Ｄは、本発明の実施形態によるデジタルピクセルを例として示す。
【図７Ｄ】図７Ａ〜図７Ｄは、本発明の実施形態によるデジタルピクセルを例として示す。
【図８】他の実施形態によって、図１のデジタルピクセルを例として示すブロック図である。
【図９Ａ】図９Ａ及び図９Ｂは、図８のデジタルピクセルが行と列に沿って繰り返し配置される場合を例として示す。
【図９Ｂ】図９Ａ及び図９Ｂは、図８のデジタルピクセルが行と列に沿って繰り返し配置される場合を例として示す。
【図１０】図８のデジタルピクセルの動作のタイミング図を例として示す。
【図１１】もう１つの実施形態による図１のデジタルピクセルを例として示すブロック図である。
【図１２Ａ】図１２Ａ及び図１２Ｂは、図１のイメージセンサをより具体的に示すブロック図である。
【図１２Ｂ】図１２Ａ及び図１２Ｂは、図１のイメージセンサをより具体的に示すブロック図である。
【図１３】図１のデジタルロジック回路を例として示すブロック図である。
【図１４】図１のイメージセンサを例として示す斜視図である。
【図１５】図１４の実施形態によって、実現されたイメージセンサを例として示す断面図である。
【図１６】本発明のイメージセンサが適用される電子装置を例として示すブロック図である。
【発明を実施するための形態】
【００１２】
図１は、本発明の実施形態によるイメージセンサを示すブロック図である。イメージセンサ１０は、ピクセルアレイ１００と、ピクセルドライバー４００と、デジタルロジック回路５００と、を備えることができる。
【００１３】
ピクセルアレイ１００は、各々が、外部からの光信号を検出し、検出された光信号に対応するデータを格納し、データを出力する複数のデジタルピクセル（ＤＰ）１１０を含み得る。デジタルピクセル１１０は、光検出器（ＰＤＴ：Photo  Detector）、アナログデジタル変換器（ＡＤＣ）及びメモリセル（ＭＣ）を含み得る。
【００１４】
光検出器（ＰＤＴ）は、外部から入射した光信号を検出して検出信号を出力する。アナログデジタル変換器（ＡＤＣ）は、光検出器（ＰＤＴ）によって検出された検出信号（アナログ信号）をデジタル信号に変換する。メモリセル（ＭＣ）は、検出信号に対応するデータを格納する。メモリセル（ＭＣ）は、格納されたデータを出力データ（ＤＯＵＴ）として、デジタルロジック回路５００に出力することができる。
【００１５】
ピクセルドライバー４００は、デジタルロジック回路５００の制御に基づいて、ピクセルアレイ１００を制御するための制御信号（ＣＴＲＬ）を出力する。デジタルロジック回路５００は、ピクセルアレイ１００から受信した出力データ（ＤＯＵＴ）に対するデジタル信号処理を遂行して、最終的なイメージを外部装置（例えば、イメージ信号プロセッサ（Image  Signal  Processor；ＩＳＰ）、アプリケーションプロセッサ（Application  Processor；ＡＰ）など）に提供することができる。
【００１６】
従来のアナログピクセルとは異なり、デジタルピクセル１１０の各々は、ピクセルレベルで、光検出器（ＰＤＴ）によって検出された検出信号に対応するデータを格納する。したがって、デジタルピクセル１１０にデータを格納したり、格納されたデータを読み出したり、読み出したデータを処理したりするのに必要な面積、時間、消費電力が改善され得る。
【００１７】
図２は、図１のイメージセンサをより具体的に示すブロック図である。ピクセルドライバー４００は、行ドライバー（ＲＤＶ）と、カウンタ（ＣＮＴ）と、ランプ発生器（ＲＡＭＰ  ＧＥＮ）と、電圧発生器（Ｖ  ＧＥＮ）と、を備える。行ドライバー（ＲＤＶ）は、行単位でデジタルピクセル１１０を選択することができる。行ドライバー（ＲＤＶ）は、光検出器の制御信号（ＣＳ＿ＰＤ）及びメモリ制御信号（ＣＳ＿ＭＣ）を出力することができる。
【００１８】
カウンタ（ＣＮＴ）は、デジタルロジック回路５００の制御に基づいて、ランプ信号（ＲＡＭＰ）の電圧レベル（ＶＲＡＭＰ）が変更されるにつれて、カウンタ動作を開始できる。カウンタ（ＣＮＴ）は、ランプ信号（ＲＡＭＰ）の電圧レベル（ＶＲＡＭＰ）が変更され始めたら、クロック信号（図示せず）の周期ごとにコード（ＣＯＤＥ）の値（つまり、カウンティング値）を順次増加させたり、減少させたりすることができる。コード（ＣＯＤＥ）の値は、時間の流れに沿って順次変化することができる。コード（ＣＯＤＥ）の値は、ランプ信号（ＲＡＭＰ）の電圧レベル（ＶＲＡＭＰ）に比例（又は、反比例）することができる。
【００１９】
ランプ発生器（ＲＡＭＰ  ＧＥＮ）は、デジタルロジック回路５００の制御に基づいて、一定に減少又は増加する信号（一定の傾きを有する増加/減少信号）であるランプ信号（ＲＡＭＰ）を出力する。ランプ信号（ＲＡＭＰ）は、光検出器（ＰＤＴ）によって検出された検出信号と比較されるため、基準信号と称される。例えば、ランプ発生器（ＲＡＭＰ  ＧＥＮ）は、積分器（integrator）を利用して実現される。
【００２０】
電圧発生器（Ｖ  ＧＥＮ）は、イメージセンサ１０が動作するのに必要な多様な電圧を生成する。電圧発生器（Ｖ  ＧＥＮ）は、デジタルピクセル１１０内でアナログ信号を処理する回路にアナログ電圧（電源電圧（ＶＤＤＡ）、バイアス電圧（ＶＢ）など）を供給し、デジタルピクセル１１０内でデジタル信号を処理する回路にデジタル電圧を供給する。図２の光検出器制御信号（ＣＳ＿ＰＤ）、メモリ制御信号（ＣＳ＿ＭＣ）、コード（ＣＯＤＥ）、及びランプ信号（ＲＡＭＰ）は、図１を参照して説明された制御信号（ＣＴＲＬ）に含まれる。
【００２１】
実施形態において、コード（ＣＯＤＥ）の大きさは、Ｎビットであり、複数の伝送ライン１１９の数は、Ｎであり得る（例えば、一つの伝送ラインあたり１ビットずつ伝送）。デジタルピクセル１１０は、カウンタ（ＣＮＴ）から第１のスイッチ回路１４１、及び複数の伝送ライン１１９を介してコード（ＣＯＤＥ）を提供される。デジタルピクセル１１０は、コード（ＣＯＤＥ）に基づいて、光検出器（ＰＤＴ）によって検出された検出信号のリセットレベル、及び信号レベルに各々対応するリセットカウンティング値、及び信号カウンティング値をラッチして格納することができる。リセットカウンティング値及び信号カウンティング値は、デジタルロジック回路５００によって遂行される相関２重サンプリング（ＣＤＳ）のために使用される。デジタルピクセル１１０は、複数の伝送ライン１１９及び第2スイッチ回路１４２を介してリセットカウンティング値、及び信号カウンティング値を出力データ（ＤＯＵＴ）として、デジタルロジック回路５００に出力する。複数の伝送ライン１１９は、複数の伝送ライン１１９が延長される方向（例えば、行方向又は列方向）に沿って配置したり、複数の伝送ライン１１９に連結された１つ以上のデジタルピクセルによって共有できたりする。
【００２２】
第１のスイッチ回路１４１は、コード（ＣＯＤＥ）がデジタルピクセル１１０に伝送されるように、カウンタ（ＣＮＴ）と複数の伝送ライン１１９とを電気的に連結できる。第２のスイッチ回路１４２は、デジタルピクセル１１０に格納されたリセットカウンティング値、及び信号カウンティング値がデジタルロジック回路５００のセンスアンプ（ＳＡ）に伝送されるように、複数の伝送ライン１１９とセンスアンプ（ＳＡ）とを電気的に連結できる。第１のスイッチ回路１４１は、ピクセルアレイ１００に含まれたもので示されたが、イメージセンサ１０の任意の位置で実現され得る。
【００２３】
第１のスイッチ回路１４１が、カウンタ（ＣＮＴ）と複数の伝送ライン１１９とを電気的に連結するとき、第２のスイッチ回路１４２は、ターンオフされてセンスアンプ（ＳＡ）と複数の伝送ライン１１９とを電気的に連結しないとし得る。逆に、第２のスイッチ回路１４２が、センスアンプ（ＳＡ）と複数の伝送ライン１１９とを電気的に連結するとき、第１のスイッチ回路１４１は、ターンオフされてカウンタ（ＣＮＴ）と複数の伝送ライン１１９とを電気的に連結しないとし得る。第１及び第２のスイッチ回路１４１、１４２は、コード（ＣＯＤＥ）をデジタルピクセル１１０に伝送し、デジタルピクセル１１０からリセットカウンティング値、及び信号カウンティング値を読み取るのに使用される伝送ラインの数を減少させることができる。
【００２４】
センスアンプ（ＳＡ）は、複数の伝送ライン１１９を介して伝送される出力データ（ＤＯＵＴ）を検出して増幅することができる。図２に示した複数の伝送ライン１１９は、１つのグループに該当し、ピクセルアレイ１００には、複数のグループの伝送ラインが配置され、センスアンプ（ＳＡ）の数は、複数の伝送ライン１１９の数に応じて１つ以上であり得る。
【００２５】
図３は、図１のデジタルピクセルを例として示したブロック図である。デジタルピクセル１１０は、ピクセルドライバー４００から出力された信号（ＣＴＲＬ、例えば、ＣＳ＿ＰＤ、ＣＳ＿ＭＣ、ＣＯＤＥ、ＲＡＭＰなど）に応答して動作することができる。デジタルピクセル１１０は、光検出器１１１と、コンパレータ１１２と、メモリ回路１１３と、を備える。
【００２６】
光検出器１１１は、外部から入射した光信号を検出し、検出された光信号に対応する検出信号（ＤＥＴ）を生成する。検出信号（ＤＥＴ）は、アナログ信号であるとし得る。
【００２７】
コンパレータ１１２は、１ビットＡＤＣ又は差動増幅器として検出信号（ＤＥＴ）とランプ信号（ＲＡＭＰ）とを比較することができる。コンパレータ１１２は、シングルスロープ（single-slope）ＡＤＣとも称される。コンパレータ１１２は、（−）入力端子を介して検出信号（ＤＥＴ）を受信し、（+）入力端子を介してランプ信号（ＲＡＭＰ）を受信する増幅器であり得る。入力端子の極性は、例としてのものに過ぎない。ランプ信号（ＲＡＭＰ）の電圧レベル（ＶＲＡＭＰ）は、事前に決定された時間の間に、事前に決定された傾きで（線形的に）減少したり、増加したりすることができる。コンパレータ１１２は、ランプ信号（ＲＡＭＰ）の電圧レベル（ＶＲＡＭＰ）が検出信号（ＤＥＴ）の電圧レベル（ＶＦＤ）に達すると（電圧レベル（ＶＲＡＭＰ）が電圧レベル（ＶＦＤ）より低くなったり、高くなったりすると）、比較信号（ＣＭＰ＿ＯＵＴ）のロジック状態（又は位相）を変更することができる。コンパレータ１１２は、検出信号（ＤＥＴ）のリセットレベル、及び信号レベルに各々対応するリセットカウンティング値、及び信号カウンティング値をメモリ回路１１３がラッチするように、電圧レベル（ＶＲＡＭＰ）が検出信号（ＤＥＴ）のリセットレベル、及び信号レベルに到達すると、比較信号（ＣＭＰ＿ＯＵＴ）のロジック状態を変更することができる。
【００２８】
メモリ回路１１３は、比較信号（ＣＭＰ＿ＯＵＴ）及びメモリ制御信号（ＣＳ＿ＭＣ）に応答して検出信号（ＤＥＴ）に対応するコード（ＣＯＤＥ）を格納することができる。メモリ回路１１３は、メモリ制御信号（ＣＳ＿ＭＣ）に応答してリセットカウンティング値及び信号カウンティング値を出力データ（ＤＯＵＴ）として出力することができる。
【００２９】
図４Ａ〜図４Ｃは、図３のデジタルピクセルを例として示す回路図である。以下では、例としての回路図を参照して、デジタルピクセル１１０の構造、構成要素、及び動作を説明するが、本発明の範囲はこれに限定されない。
【００３０】
光検出器１１１は、光電変換素子（photoelectric  conversion  element）を含み得る。光電変換素子は、外部から入射する光量に比例して電荷を生成し蓄積することができる。光電変換素子は、入射した光を電気信号に変換することができる。例えば、光電変換素子は、フォトダイオード（photo  diode：PD）、フォトトランジスタ（photo  transistor）、フォトゲート（photo  gate）、埋め込みフォトダイオード（Pinned  Photo  Diode：PPD）、又はそれらの組み合わせであり得る。例として、図４Ａでの光電変換素子は、フォトダイオード（ＰＤ）として図示された。
【００３１】
光検出器１１１は、光電変換素子に加えてリードアウト（readout）回路を構成する１つ以上のトランジスタ（ＴＸ、ＲＸ）を含み得る。転送トランジスタ（ＴＸ）は、転送信号（ＴＧ）に基づいて光電変換素子（ＰＤ）とフローティングディフュージョン（floating  diffusion；ＦＤ）ノードとを電気的に連結することができる。転送トランジスタ（ＴＸ）は、転送信号（ＴＧ）によりターンオンしたり、ターンオフしたりすることができる。転送トランジスタ（ＴＸ）は、光電変換素子（ＰＤ）に蓄積された電荷（又は電子）をＦＤノードに伝送する。転送トランジスタ（ＴＸ）を介して伝送されたＦＤノードの電荷量（Ｑ）は、ＦＤノードのキャパシタンス（ＣＦＤ）によって電圧差（=Ｑ/ＣＦＤ）に変換され得る。検出信号（ＤＥＴ）の電圧レベル（ＶＦＤ）はＦＤノードの電圧レベルに対応することができる。
【００３２】
リセットトランジスタ（ＲＸ）は、リセット信号（ＲＧ）に基づいて、ＦＤノードを電源電圧（ＶＤＤＡ）にリセットすることができる。リセットトランジスタ（ＲＸ）は、ＦＤノードに蓄積された電荷（又は電子）を排出することができる。リセットトランジスタ（ＲＸ）は、リセット信号（ＲＧ）によってターンオンしたり、ターンオフしたりすることができる。リセットトランジスタ（ＲＸ）及び転送トランジスタ（ＴＸ）がターンオンされると、光電変換素子（ＰＤ）の電荷（又は電子）が排出され、光電変換素子（ＰＤ）もリセットされ得る。
【００３３】
コンパレータ１１２は、トランジスタ（ＭＮ１〜ＭＮ４、ＭＰ１〜ＭＰ３）を含み得る。トランジスタ（ＭＮ１、ＭＮ２）のゲートは、差動増幅器であるコンパレータ１１２の入力端子であり得、検出信号（ＤＥＴ）及びランプ信号（ＲＡＭＰ）を各々提供される。トランジスタ（ＭＮ１、ＭＮ２）のソースは、互いに電気的に連結されて電流源であるトランジスタ（ＭＮ３）によってバイアシング（biasing）される。トランジスタ（ＭＮ３）のゲートは、バイアス電圧（ＶＢ）に連結され、トランジスタ（ＭＮ３）を介してバイアス電圧（ＶＢ）によるバイアス電流が流れる。
【００３４】
トランジスタ（ＭＰ１）は、電源電圧（ＶＤＤＡ）とトランジスタ（ＭＮ１）のドレインとの間に連結され得る。トランジスタ（ＭＰ２）は、電源電圧（ＶＤＤＡ）とトランジスタ（ＭＮ２）のドレインとの間に連結され得る。例えば、コンパレータ１１２に供給される電源電圧（ＶＤＤＡ）は、アナログ電圧であり、他の構成（ＭＣ１、ＭＣ２、ＳＥＬ１、ＳＥＬ２）に供給されるデジタル電源電圧（複数個）と異なり得る。トランジスタ（ＭＰ１）のドレインは、トランジスタ（ＭＮ１）のドレインに連結され得る。トランジスタ（ＭＮ１）のドレイン、トランジスタ（ＭＰ１）のゲート及びドレイン、並びにトランジスタ（ＭＰ２）のゲートは、互いに連結することができる。トランジスタ（ＭＰ１、ＭＰ２）は、カレントミラー負荷（current  mirror  load）を構成することができる。
【００３５】
トランジスタ（ＭＮ１、ＭＮ２、ＭＮ３、ＭＰ１、ＭＰ２）は、フローティングディフュージョン（ＦＤ）ノードの電圧レベル（ＶＦＤ）とランプ信号（ＲＡＭＰ）の電圧レベル（ＶＲＡＭＰ）との間の差を増幅することができる。電圧レベル（ＶＦＤ）と電圧レベル（ＶＲＡＭＰ）によりトランジスタ（ＭＮ２、ＭＰ２）のドレインの電圧レベルが決定され得る。トランジスタ（ＭＰ３）のゲートは、トランジスタ（ＭＮ２、ＭＰ２）のドレインの電圧レベルを提供される。トランジスタ（ＭＮ４）は、トランジスタ（ＭＮ３）と同じように動作することができる。トランジスタ（ＭＮ４、ＭＰ３）は、インバータ（inverter）と同じようにトランジスタ（ＭＮ２、ＭＰ２）のドレインの電圧レベルを反転させることで、比較信号（ＣＭＰ＿ＯＵＴ）を生成することができる。例えば、電圧レベル（ＶＲＡＭＰ）が電圧レベル（ＶＦＤ）より高ければ、比較信号（ＣＭＰ＿ＯＵＴ）のレベルは、ロジック１に対応する電源電圧（ＶＤＤＡ）であり得る。電圧レベル（ＶＲＡＭＰ）が電圧レベル（ＶＦＤ）に達するか、又は電圧レベル（ＶＦＤ）より低くなると、比較信号（ＣＭＰ＿ＯＵＴ）のレベルは、例えば、電源電圧（ＶＤＤＡ）からロジック０に対応する電源電圧（ＧＮＤ）にスイッチングされ得る。
【００３６】
前述したトランジスタ（ＭＮ１〜ＭＮ４、ＭＰ１〜ＭＰ３）のタイプ（P-type、N-type）と電圧レベル（VＲＡＭＰ、VＦＤ）による比較信号（ＣＭＰ＿ＯＵＴ）の電圧（ロジック）レベルは、すべて例としてのものに過ぎない。電圧レベル（ＶＲＡＭＰ）と電圧レベル（ＶＦＤ）との間の比較結果が変更されると、比較信号（ＣＭＰ＿ＯＵＴ）のレベルも変更され得る。コンパレータ１１２を構成するトランジスタの数も図４Ａで示されたものに限定されない。
【００３７】
メモリ回路１１３は、比較信号（ＣＭＰ＿ＯＵＴ）及びメモリ制御信号（ＣＳ＿ＭＣ）に応答して動作する。メモリ回路１１３は、選択回路（ＳＥＬ１）、選択回路（ＳＥＬ２）、及びメモリセル（ＭＣ１、ＭＣ２）を含み得る。メモリセル（ＭＣ１）は検出信号（ＤＥＴ）のリセットレベルに対応するリセットカウンティング値を格納でき、メモリセル（ＭＣ２）は検出信号（ＤＥＴ）の信号レベルに対応する信号カウンティング値を格納できる。
【００３８】
メモリセル（ＭＣ１、ＭＣ２）の各々は、トランジスタ（ＴＲ）及びキャパシタ（Ｃ１）を含むＤＲＡＭ（Dynamic  Random  Access  Memory）セル（１Ｔ１Ｃ）であり得る。メモリセル（ＭＣ１）のトランジスタ（ＴＲ）は、ワードライン（ＷＬ１）の信号に基づいてビットライン（ＢＬ１）とキャパシタ（Ｃ１）とを電気的に連結することができる。メモリセル（ＭＣ２）のトランジスタ（ＴＲ）は、ワードライン（ＷＬ２）の信号に基づいてビットライン（ＢＬ２）とキャパシタ（Ｃ１）とを電気的に連結することができる。メモリセル（ＭＣ１、ＭＣ２）の各々は、１ビットを格納できる。メモリセル（ＭＣ１）の数は、Ｎ（ただし、Ｎは自然数）個であり得、メモリセル（ＭＣ２）の数もＮ個であり得る。例えば、メモリセル（ＭＣ１）の数、メモリセル（ＭＣ２）の数、及び複数の伝送ライン１１９の数は、すべてＮであり、互いに同じであり得る。ただし、メモリセル（ＭＣ１）の数、メモリセル（ＭＣ２）の数、及び複数の伝送ライン１１９の数は、互いに異なることもある。
【００３９】
図４Ｂを参照すると、選択回路（ＳＥＬ１）は、比較信号（ＣＭＰ＿ＯＵＴ）及びメモリ制御信号（ＣＳ＿ＭＣ）に応答してワードライン（ＷＬ１、ＷＬ２）を制御することができる。選択回路（ＳＥＬ１）は、第１のスイッチ（ＳＷ１）を含み得る。第１のスイッチ（ＳＷ１）の各々は、比較信号（ＣＭＰ＿ＯＵＴ）及びメモリ制御信号（ＣＳ＿ＭＣ）に応答して、ワードライン（ＷＬ１）及びワードライン（ＷＬ２）のいずれか１つに第１の電圧（Ｖ１）を提供することができる。第１の電圧（Ｖ１）は、メモリセル（ＭＣ１、ＭＣ２）の各々のトランジスタ（ＴＲ）をターンオンさせる高電圧であり得る。
【００４０】
メモリ制御信号（ＣＳ＿ＭＣ）は、第１及び第２のサンプリング信号（ＳＭＰ１、ＳＭＰ２）、並びに第１及び第２の読み取り信号（ＲＤ１、ＲＤ２）を含み得る。第１のサンプリング信号（ＳＭＰ１）は、リセットサンプリング値をメモリセル（ＭＣ１）に格納するための信号であり得、第２のサンプリング信号（ＳＭＰ２）は、信号のサンプリング値をメモリセル（ＭＣ２）に格納するための信号であり得る。第１の読み取り信号（ＲＤ１）は、メモリセル（ＭＣ１）に格納されたリセットサンプリング値を出力データ（ＤＯＵＴ）として出力するための信号であり得、第２の読み取り信号（ＲＤ２）は、メモリセル（ＭＣ２）に格納された信号のサンプリング値を出力データ（ＤＯＵＴ）として出力するための信号であり得る。ただし、メモリ回路１１３を制御するためのメモリ制御信号（ＣＳ＿ＭＣ）は多様に変形することができる。
【００４１】
第１のスイッチ（ＳＷ１）は、第１のサンプリング信号（ＳＭＰ１）が活性化される時間の間に、比較信号（ＣＭＰ＿ＯＵＴ）のレベルがスイッチングされると、メモリセル（ＭＣ１）のトランジスタ（ＴＲ）をターンオンさせてメモリセル（ＭＣ１）を選択（活性化）し、メモリセル（ＭＣ２）のトランジスタ（ＴＲ）をターンオフさせてメモリセル（ＭＣ２）を選択しないとし得る。第１のスイッチ回路１４１は、第１のサンプリング信号（ＳＭＰ１）が活性化される時間の間に、カウンタ（ＣＮＴ）と複数の伝送ライン１１９とを電気的に連結することができる。メモリセル（ＭＣ１）は、第１のサンプリング信号（ＳＭＰ１）が活性化される時間の間に比較信号（ＣＭＰ＿ＯＵＴ）のレベルがスイッチングされる時点のコード（ＣＯＤＥ）の値をリセットサンプリング値として格納することができる。
【００４２】
第１のスイッチ（ＳＷ１）は、第２のサンプリング信号（ＳＭＰ２）が活性化される時間の間に、比較信号（ＣＭＰ＿ＯＵＴ）のレベルがスイッチングされると、メモリセル（ＭＣ２）のトランジスタ（ＴＲ）をターンオンさせてメモリセル（ＭＣ２）を選択し、メモリセル（ＭＣ１）のトランジスタ（ＴＲ）をターンオフさせてメモリセル（ＭＣ１）を選択しないとし得る。第１のスイッチ回路１４１は、第２のサンプリング信号（ＳＭＰ２）が活性化される時間の間に、カウンタ（ＣＮＴ）と複数の伝送ライン１１９とを電気的に連結することができる。メモリセル（ＭＣ２）は、第２のサンプリング信号（ＳＭＰ２）が活性化される時間の間に比較信号（ＣＭＰ＿ＯＵＴ）のレベルがスイッチングされる時点のコード（ＣＯＤＥ）の値を信号サンプリング値として格納することができる。
【００４３】
選択回路（ＳＥＬ１）は、第１の読み取り信号（ＲＤ１）が活性化されると、メモリセル（ＭＣ１）を選択し、メモリセル（ＭＣ２）を選択しないとし得る。選択回路（ＳＥＬ１）は、第２の読み取り信号（ＲＤ２）が活性化されると、メモリセル（ＭＣ２）を選択し、メモリセル（ＭＣ１）を選択しないとし得る。第２スイッチ回路１４２は、第１又は第２の読み取り信号（ＲＤ１、ＲＤ２）が活性化されると、複数の伝送ライン１１９とセンスアンプ（ＳＡ）とを電気的に連結することができる。メモリセル（ＭＣ１）に格納されたリセットサンプリング値がセンスアンプ（ＳＡ）に出力される。メモリセル（ＭＣ２）に格納された信号のサンプリング値がセンスアンプ（ＳＡ）に出力される。メモリセル（ＭＣ１、ＭＣ２）に格納されたカウンティング値が出力されるときには、比較信号（ＣＭＰ＿ＯＵＴ）と関係なしに、メモリセル（ＭＣ１、ＭＣ２）がそれぞれ第１及び第２の読み取り信号（ＲＤ１、ＲＤ２）によって選択され得る。
【００４４】
図４Ｃを参照すると、選択回路（ＳＥＬ２）は、メモリ制御信号（ＣＳ＿ＭＣ）に応答して、複数の伝送ライン１１９と、ビットライン（ＢＬ１）及びビットライン（ＢＬ２）のいずれか１つと、を電気的に連結する第２のスイッチ（ＳＷ２）を含み得る。第２のスイッチ（ＳＷ２）は、メモリ制御信号（ＣＳ＿ＭＣ、例えば、ＳＭＰ１、ＳＭＰ２、ＲＤ１、ＲＤ２）に応答して、ビットライン（ＢＬ１）、ビットライン（ＢＬ２）と複数の伝送ライン１１９との間のスイッチング動作を行うことができる。
【００４５】
第１のサンプリング信号（ＳＭＰ１）が活性化される場合には、第２のスイッチ（ＳＷ２）は、ビットライン（ＢＬ１）を複数の伝送ライン１１９に連結させる。コード（ＣＯＤＥ）が複数の伝送ライン１１９、第２のスイッチ（ＳＷ２）、及びビットライン（ＢＬ１）を介して、メモリセル（ＭＣ１）に提供される。第２のサンプリング信号（ＳＭＰ２）が活性化される場合には、第２のスイッチ（ＳＷ２）は、ビットライン（ＢＬ２）を複数の伝送ライン１１９に連結させる。コード（ＣＯＤＥ）が複数の伝送ライン１１９、第２のスイッチ（ＳＷ２）、及びビットライン（ＢＬ２）を介して、メモリセル（ＭＣ２）に提供される。
【００４６】
第１の読み取り信号（ＲＤ１）が活性化される場合には、第２のスイッチ（ＳＷ２）は、ビットライン（ＢＬ１）を複数の伝送ライン１１９に連結させる。メモリセル（ＭＣ１）に格納されたリセットサンプリング値が、複数の伝送ライン１１９を介して出力データ（ＤＯＵＴ）として出力する。第２の読み取り信号（ＲＤ２）が活性化される場合には、第２のスイッチ（ＳＷ２）は、ビットライン（ＢＬ２）を複数の伝送ライン１１９に連結させる。メモリセル（ＭＣ２）に格納された信号のサンプリング値が、複数の伝送ライン１１９を介して出力データ（ＤＯＵＴ）として出力され得る。
【００４７】
実施形態において、選択回路（ＳＥＬ１、ＳＥＬ２）は、同じタイミングで動作するように構成された他のデジタルピクセルに含まれた複数のメモリセルを制御することもできる。つまり、複数のデジタルセルのうちの少なくとも２以上のデジタルピクセルが、別途に備えられた選択回路（ＳＥＬ１、ＳＥＬ２）を共有するように構成されてもよい。このとき、それら少なくとも２以上のデジタルピクセルの各々のメモリ回路では、選択回路（ＳＥＬ１、ＳＥＬ２）が省略され得る。
【００４８】
実施形態において、デジタルピクセル１１０のメモリセル（ＭＣ１）のトランジスタ（ＴＲ）の一端（ドレイン）は、複数の伝送ライン１１９の各々に連結される。デジタルピクセル１１０のメモリセル（ＭＣ２）のトランジスタ（ＴＲ）の一端（ドレイン）は、複数の伝送ライン１１９の各々に連結される。複数の伝送ライン１１９の一つの伝送ラインに２つのメモリセル（ＭＣ１、ＭＣ２）が連結される。一つの伝送ラインに連結された２つのメモリセル（ＭＣ１、ＭＣ２）の中の１つが選択回路（ＳＥＬ１）によって選択され、残りの一つは、選択されないとし得る。図４Ａの図示とは異なり、デジタルピクセル１１０は、選択回路ＳＥＬ２を含まないこともある。
【００４９】
図５及び図６は、図４Ａのデジタルピクセルの動作を説明するためのタイミング図である。図面の簡潔性と説明の便宜のために、本発明の技術的思想を説明するのに不必要な構成要素は、省略されており、図５及び図６に示したタイミング図は、例としてのものに過ぎない。
【００５０】
Ｔ１の時点より前に、光電変換素子（ＰＤ）及びＦＤノードすべてがリセットされて検出信号（ＤＥＴ）の電圧レベル（ＶＦＤ）がリセットレベルに設定され得る。Ｔ１の時点からＴ３の時点までのランプ信号（ＲＡＭＰ）の電圧レベル（ＶＲＡＭＰ）が事前に決定された傾きで減少（増加）することができる。Ｔ１の時点からＴ３の時点まで第１のサンプリング信号（ＳＭＰ１）が活性化され得る。第１のサンプリング信号（ＳＭＰ１）が活性化される時間は、リセットレベルのサンプリングのために、電圧レベル（ＶＲＡＭＰ）が事前に決定された傾きで減少する時間に対応することができる。Ｔ１の時点から電圧レベル（ＶＲＡＭＰ）が変更され始めて、Ｔ１の時点からカウンタ（ＣＮＴ）がカウント動作を開始することができる。コード（ＣＯＤＥ）のカウンティング値（Ｒ）は、時間に沿って変更される電圧レベル（ＶＲＡＭＰ）に比例（又は、反比例）して対応することができる。
【００５１】
Ｔ２の時点で、電圧レベル（ＶＲＡＭＰ）が電圧レベル（ＶＦＤ）に到達し、Ｔ２の時点の直後には、電圧レベル（ＶＲＡＭＰ）が電圧レベル（ＶＦＤ）より低い。Ｔ２の時点で、比較信号（ＣＭＰ＿ＯＵＴ）がロジックハイ（又は、ロー）からロジックロー（又は、ハイ）に切り替わることができる。第１のサンプリング信号（ＳＭＰ１）が活性化される時間の間に、比較信号（ＣＭＰ＿ＯＵＴ）のレベルがスイッチングされる時点（Ｔ２）でのコード（ＣＯＤＥ）のカウンティング値（Ｒ）の各々のビットが、リセットカウンティング値として、各々のメモリセル（ＭＣ１）に格納され得る。
【００５２】
Ｔ１の時点からＴ３の時点までの時間は、光検出器１１１のリセットレベルを検出するためのものである。  Ｔ３の時点で、電圧レベル（ＶＲＡＭＰ）は、初期（リセット）レベルに再び変更され得、比較信号（ＣＭＰ＿ＯＵＴ）の電圧レベルも初期レベルに再び変更され得る。Ｔ４の時点で、光検出器１１１の信号レベルを検出するために、事前に決定された時間の間に転送信号（ＴＧ）が活性化されて転送トランジスタ（ＴＸ）がターンオンされる。光電変換素子（ＰＤ）に蓄積された電荷が転送トランジスタ（ＴＸ）を介してＦＤノードに提供され、電圧レベル（ＶＦＤ）がリセットレベルから信号レベルに変更される。
【００５３】
Ｔ５の時点からＴ７の時点まで、光検出器１１１の信号レベルを検出するために、電圧レベル（ＶＲＡＭＰ）が事前に決定された傾きで減少される。Ｔ５の時点からＴ７の時点まで第２のサンプリング信号（ＳＭＰ２）が活性化される。第２のサンプリング信号（ＳＭＰ２）が活性化される時間は、電圧レベル（ＶＲＡＭＰ）が信号レベルのサンプリングのために、事前に決定された傾きで減少される時間に対応することができる。Ｔ５の時点から電圧レベル（ＶＲＡＭＰ）が変更され始めてＴ５の時点からカウンタ（ＣＮＴ）がカウンティング動作を再び開始することができる。
【００５４】
Ｔ６の時点で、電圧レベル（ＶＲＡＭＰ）が電圧レベル（ＶＦＤ）に到達し、Ｔ６の時点直後には、電圧レベル（ＶＲＡＭＰ）が電圧レベル（ＶＦＤ）より低い。  Ｔ６の時点で、比較信号（ＣＭＰ＿ＯＵＴ）がロジックハイからロジックローに切り替わる。第２のサンプリング信号（ＳＭＰ２）が活性化される時間の間に比較信号（ＣＭＰ＿ＯＵＴ）のレベルがスイッチングされた時点（Ｔ６）でのコード（ＣＯＤＥ）のカウンティング値（Ｓ）の各々のビットが、信号カウンティング値として、各々のメモリセル（ＭＣ２）に格納される。
【００５５】
Ｔ５の時点からＴ７の時点までの時間は、光検出器１１１の信号レベルを検出するためのものである。Ｔ７の時点で、電圧レベル（ＶＲＡＭＰ）は、初期レベルに再び変更され、比較信号（ＣＭＰ＿ＯＵＴ）のレベルも初期レベルに再び変更される。Ｔ７の時点からＴ８の時点までの時間の間に、メモリセル（ＭＣ１、ＭＣ２）に格納されたリセットカウンティング値、及び信号カウンティング値を各々読み出すことができる。第１の読み取り信号（ＲＤ１）が活性化される時間の間に、メモリセル（ＭＣ１）に格納されたリセットカウンティング値を読み出すことができる。第２の読み取り信号（ＲＤ２）が活性化される時間の間に、メモリセル（ＭＣ２）に格納された信号カウンティング値を読み出すことができる。読み出しの順序は、図５に示したものに限定されず、リセットカウンティング値を読み出すために使用される複数の伝送ライン１１９と、信号カウンティング値を読み出すために使用される複数の伝送ライン１１９とは、同一で共有することができる。デジタルピクセル１１０は、Ｔ１の時点からＴ８の時点までの動作を繰り返し遂行できる。
【００５６】
図６を参照すると、ｉは自然数としてｉ番目のフレームを示す。イメージセンサ１０のピクセルアレイ１００に入力されるフレームを繰り返し読み取ることができる。例えば、一つのフレームを読み取るのに必要な時間は１Ｆの時間であり得る。
【００５７】
１Ｆの時間は、ピクセルアレイのすべてのデジタルピクセル１１０をリセットし、すべてのデジタルピクセル１１０のリセットレベルをリセットカウンティング値に変換するのに必要な時間（ＲＳＴ  Ａ/Ｄ、図５のＴ３の時点までの時間を参照）は、すべてのデジタルピクセル１１０の信号レベルを信号カウンティング値に変換するのに必要な時間（ＳＩＧ  Ａ/Ｄ、図５のＴ３の時点からＴ７の時点参照）と、すべてのデジタルピクセルに１１０に格納されたリセットカウンティング値及び信号カウンティング値を読み出すのに必要な時間（Data  Scan、図５のＴ７の時点からＴ８の時点参照）と、に区分される。
【００５８】
時間（ＲＳＴ  Ａ/Ｄ）の間に、デジタルピクセル１１０をリセットさせる動作は、同時に又は順次に（行単位で）行うことができる。デジタルピクセル１１０のリセットカウンティング値をメモリセル（ＭＣ１）に格納する動作は、同時に又は順次に（行単位で）行うことができる。時間（ＳＩＧ  Ａ/Ｄ）の間に、ピクセル１１０の信号のカウンティング値がメモリセル（ＭＣ２）に格納される動作は、同時に又は順次に（行単位で）行うことができる。時間（Data  Scan）中に１つの行に沿って配列されるデジタルピクセル１１０に格納されたリセットカウンティング値が（並列に）出力され、その次の1つの行に沿って配列されるデジタルピクセル１１０に格納された信号カウンティング値が（並列に）出力される。リセットカウンティング値よりも信号カウンティング値が先に出力されてもよい。その次の隣接する行に沿って配列される他のピクセル１１０に対する読み出しの動作が進行される。
【００５９】
図７Ａ〜図７Ｄは、本発明の実施形態によるデジタルピクセルを例として示す。図７Ａ〜図７Ｄを参照して、本発明の実施形態によるデジタルピクセル（１１０ａ〜１１０ｄ）の多様な構造が説明されて、先に説明した構成要素と同一又は類似の構成要素に対する詳細な説明又は参照番号は省略する。図７Ａを参照すると、光検出器１１１ａは、リセットトランジスタ（ＲＸａ）を含み得る。リセットトランジスタ（ＲＸａ）は、リセットトランジスタ（ＲＸ）とは異なり、ＦＤノードと第１のノード（ｎ１）との間に連結することができる。第１のノード（ｎ１）は、コンパレータ１１２ａのトランジスタ（ＭＰ１）とトランジスタ（ＭＮ１）との間に位置する。電圧レベル（ＶＲＡＭＰ）がリセットレベル（例えば、ＶＤＤＡ）に設定され、リセットトランジスタ（ＲＸａ）及び転送トランジスタ（ＴＸ）がターンオンされると、ＦＤノード及び光電変換素子（ＰＤ）に蓄積された電荷は、転送トランジスタ（ＴＸ）、リセットトランジスタ（ＲＸａ）、及びトランジスタ（ＭＰ１）を介して電源電圧（ＶＤＤＡ）に排出され得、ＦＤノード及び光電変換素子（ＰＤ）は、リセットされ得る。リセットトランジスタ（ＲＸａ）の接続構成及び比較信号（ＣＭＰ＿ＯＵＴ）の信号反転を除いて、デジタルピクセル１１０ａの残りの動作原理は、デジタルピクセル１１０と同じであり得る。
【００６０】
図７Ｂを参照すると、光検出器１１１ｂのリセットトランジスタ（ＲＸｂ）は、電源電圧（ＶＤＤＡ）の代わりに比較信号（ＣＭＰ＿ＯＵＴ）でＦＤノードをリセットさせることができる。リセットトランジスタ（ＲＸｂ）の接続構成を除いて、デジタルピクセル１１０ｂの残りの動作原理は、デジタルピクセル１１０と同じであり得る。
【００６１】
図７Ｃを参照すると、光検出器１１１ｃは、ＦＤノードと第２のノード（ｎ２）との間に連結される第２のキャパシタ（Ｃ２）を含み得る。第２のキャパシタ（Ｃ２）は、受動素子、ＭＯＳ（Metal  Oxide  Semiconductor）トランジスタ、ＭＩＭ（Metal  Insulator  Metal）キャパシタ、セルキャパシタ（Ｃ１と同じ）などであり得る。第２のキャパシタ（Ｃ２）は、コンパレータ１１２のミスマッチ（mismatch）、トランジスタの閾値電圧の差、コンパレータ１１２の幾何学的構造（geometry）の差などに起因するオフセット電圧を無効化（cancel）するために使用することができる。光検出器１１１ｃのリセットトランジスタ（ＲＸ１ｃ）は、リセット信号（ＲＧ）に応答してコンパレータ１１２の入力端子（第２のノード（ｎ２））及び出力端子（比較信号（ＣＭＰ＿ＯＵＴ））を短絡させることができる。第２のキャパシタ（Ｃ２）にコンパレータ１１２のオフセット電圧に対応する電荷が格納される。ＦＤノードの電圧にキャパシタ（Ｃ２）の電圧が追加された検出信号（ＤＥＴ）がコンパレータ１１２に入力されるため、コンパレータ１１２のオフセット電圧が除去され得る。
【００６２】
光検出器１１１ｃは、電源電圧（ＶＤＤＡ）とフォトダイオード（ＰＤ）との間に連結されたリセットトランジスタ（ＲＸ２ｃ）をさらに含み得る。リセットトランジスタ（ＲＸ２ｃ）は、グローバルリセット信号（ＧＲ）に応答してフォトダイオード（ＰＤ）を電源電圧（ＶＤＤＡ）にリセットすることができる。図７Ｄを参照すると、光検出器１１１ｄのリセットトランジスタ（ＲＸ２ｄ）は、電源電圧（ＶＤＤＡ）とＦＤノードとの間に連結され、グローバルリセット信号（ＧＲ）に応答して動作することができる。他の構成要素とそれらの動作は、前記したものに類似するため、これに対する詳しい説明は省略する。
【００６３】
デジタルピクセル１１０は、動作方式、実現方式などに応じて多様な形態を有し得、ピクセルのレベルから検出された光信号に対応する出力データ（ＤＯＵＴ）を出力することができる。アナログピクセルに比べてノイズやカップリングによる影響が低減されるため、デジタルピクセル１１０は、高解像度のイメージをより正確に処理することができる。
【００６４】
図８は、他の実施形態に基づいて、図１のデジタルピクセルを例として示すブロック図である。デジタルピクセル２１０とデジタルピクセル１１０との間の相違点が、主に説明されるはずである。デジタルピクセル２１０は、１つのＦＤノード及び１つのコンパレータ２１２を共有し、Ｍ個のサブピクセルであるＭ個の光検出器（２１１＿１〜２１１＿Ｍ）と、コンパレータ２１２と、メモリ回路２１３と、を備える。メモリ回路２１３は、メモリセル（ＭＣ１［ＳＵＢ＿１］〜ＭＣ１［ＳＵＢ＿Ｍ］、ＭＣ２［ＳＵＢ＿１］〜ＭＣ２［ＳＵＢ＿Ｍ］）と、選択回路（ＳＥＬ１）と、選択回路ＳＥＬ２と、を有し得る。Ｍは２以上の自然数であり、Ｎとは独立である。
【００６５】
光検出器（２１１＿１〜２１１＿Ｍ）の各々は、前述した光検出器１１１と同様に動作することができる。デジタルピクセル２１０がＭ個の光検出器（２１１＿１〜２１１＿Ｍ）を含むから、デジタルピクセル２１０は、光検出器（２１１＿１〜２１１＿Ｍ）によって各々決定される検出信号（ＤＥＴ）のＭ個のリセットレベルに各々対応するＭ個のリセットカウンティング値を格納するメモリセル（ＭＣ１［ＳＵＢ＿１］〜ＭＣ１［ＳＵＢ＿Ｍ］）を含み得る。メモリセル（ＭＣ１［ＳＵＢ＿１］）の数は、メモリセル（ＭＣ１）と同様に、Ｎ個であり、メモリセル（ＳＵＢ＿Ｍ）の数もＮ個である。メモリセル（ＭＣ１［ＳＵＢ＿１］〜ＭＣ１［ＳＵＢ＿Ｍ］）の合計数は、光検出器（２１１＿１〜２１１＿Ｍ）の数（Ｍ）と、リセットカウンティング値のビット数（Ｎ）の乗算であり得る。同様に、デジタルピクセル２１０は、光検出器（２１１＿１〜２１１＿Ｍ）によって各々決定される検出信号（ＤＥＴ）のＭ個の信号レベルに各々対応するＭ個の信号カウンティング値を格納するメモリセル（ＭＣ２[ＳＵＢ＿１]〜ＭＣ２［ＳＵＢ＿Ｍ］）を含み得る。メモリセル（ＭＣ２［ＳＵＢ＿１］）の数は、メモリセル（ＭＣ２）と同様に、Ｎ個であり、メモリセル（ＭＣ２［ＳＵＢ＿Ｍ］）の数もＮ個である。メモリセル（ＭＣ２［ＳＵＢ＿１］〜ＭＣ２［ＳＵＢ＿Ｍ］）の合計数は、光検出器（２１１＿１〜２１１＿Ｍ）の数（Ｍ）と信号カウンティング値のビット数（Ｎ）の乗算であり得る。デジタルピクセル２１０内のメモリセル（ＭＣ１［ＳＵＢ＿１］〜ＭＣ１［ＳＵＢ＿Ｍ］、ＭＣ２［ＳＵＢ＿１］〜ＭＣ２［ＳＵＢ＿Ｍ］）の合計数は、２×Ｍ×Ｎであり得る。
【００６６】
コンパレータ２１２は、光検出器２１１＿１に基づく検出信号（ＤＥＴ）とランプ信号（ＲＡＭＰ）とを比較して、比較信号（ＣＭＰ＿ＯＵＴ）を選択回路（ＳＥＬ１）に出力することができる。コンパレータ２１２は、光検出器２１１＿Ｍに基づく検出信号（ＤＥＴ）とランプ信号（ＲＡＭＰ）を比較して、比較信号（ＣＭＰ＿ＯＵＴ）を選択回路（ＳＥＬ１）に出力することができる。光検出器（２１１＿１〜２１１＿Ｍ）に転送信号（ＴＧ＜１：Ｍ＞）が各々又は独立して印加され得る。検出信号（ＤＥＴ）のレベルは、光検出器（２１１＿１〜２１１＿Ｍ）の中から転送信号（ＴＧ＜１：Ｍ＞）によって選択された光検出器（１つ以上）によって決定される。
【００６７】
選択回路（ＳＥＬ１）は、デジタルピクセル１１０の選択回路（ＳＥＬ１）と同様に動作することができる。選択回路（ＳＥＬ１）は、第１のサンプリング信号（ＳＭＰ１＜１＞）が活性化される時間の間に、比較信号（ＣＭＰ＿ＯＵＴ）のレベルがスイッチングされると、メモリセル（ＭＣ１［ＳＵＢ＿１］）を選択して、残りのメモリセルを選択しないとし得る。第１のスイッチ回路１４１は、第１のサンプリング信号（ＳＭＰ１＜１＞）が活性化される時間の間に、カウンタ（ＣＮＴ）と複数の伝送ライン２１９とを電気的に連結することができる。メモリセル（ＭＣ１［ＳＵＢ＿１］）は、第１のサンプリング信号（ＳＭＰ１＜１＞）が活性化される時間の間に比較信号（ＣＭＰ＿ＯＵＴ）のレベルがスイッチングされる時点のコード（ＣＯＤＥ）の値を光検出器２１１＿１のリセットサンプリング値として格納することができる。同様に、他の光検出器（２１１＿２〜２１１＿Ｍ）のリセットサンプリング値も第１のサンプリング信号（ＳＭＰ１＜２：Ｍ＞）、比較信号（ＣＭＰ＿ＯＵＴ）、選択回路（ＳＥＬ１）、及び第１のスイッチ回路１４１に基づいて、メモリセル（ＭＣ１［ＳＵＢ＿２］〜ＭＣ１［ＳＵＢ＿Ｍ］）に各々格納される。
【００６８】
選択回路（ＳＥＬ１）は、第２のサンプリング信号（ＳＭＰ２＜１＞）が活性化される時間の間に、比較信号（ＣＭＰ＿ＯＵＴ）のレベルがスイッチングされると、メモリセル（ＭＣ２［ＳＵＢ＿１］）を選択し、残りのメモリセルを選択しないとし得る。第１スイッチ回路１４１は、第２のサンプリング信号（ＳＭＰ２＜１＞）が活性化される時間の間に、カウンタ（ＣＮＴ）と複数の伝送ライン２１９とを電気的に連結することができる。メモリセル（ＭＣ２［ＳＵＢ＿１］）は、第２のサンプリング信号（ＳＭＰ２＜１＞）が活性化される時間の間に比較信号（ＣＭＰ＿ＯＵＴ）のレベルがスイッチングされる時点のコード（ＣＯＤＥ）の値を光検出器２１１＿１の信号サンプリング値として格納することができる。同様に、他の光検出器（２１１＿２〜２１１＿Ｍ）の信号のサンプリング値も第２のサンプリング信号（ＳＭＰ２＜２：Ｍ＞）、比較信号（ＣＭＰ＿ＯＵＴ）、選択回路（ＳＥＬ１）、及び第1のスイッチ回路１４１に基づいて、メモリセル（ＭＣ２[ＳＵＢ＿２] 〜ＭＣ２［ＳＵＢ＿Ｍ］）に各々格納される。
【００６９】
選択回路（ＳＥＬ１）は、第１の読み取り信号（ＲＤ１＜１＞）が活性化されると、メモリセル（ＭＣ１［ＳＵＢ＿１］）を選択して、残りのメモリセルを選択しないとし得る。第２のスイッチ回路１４２は、第１の読み取り信号（ＲＤ１＜１＞）が活性化されるときに、複数の伝送ライン２１９とセンスアンプ（ＳＡ）とを電気的に連結することができる。メモリセル（ＭＣ１［ＳＵＢ＿１］）に格納されたリセットサンプリング値がセンスアンプ（ＳＡ）に出力される。同様に、他のメモリセル（ＭＣ１［ＳＵＢ＿２］〜ＭＣ１［ＳＵＢ＿Ｍ］）に格納されたリセットサンプリング値も、第１の読み取り信号（ＲＤ１＜２：Ｍ＞）、選択回路（ＳＥＬ１）、及び第２のスイッチ回路１４２に基づいてセンスアンプ（ＳＡ）に出力される。
【００７０】
選択回路（ＳＥＬ１）は、第２の読み取り信号（ＲＤ２＜１＞）が活性化されると、メモリセル（ＭＣ２[ＳＵＢ＿１]）を選択し、残りのメモリセルを選択しないとし得る。第２のスイッチ回路１４２は、第２の読み取り信号（ＲＤ２＜１＞）が活性化されるときに、複数の伝送ライン２１９とセンスアンプ（ＳＡ）とを電気的に連結することができる。メモリセル（ＭＣ２[ＳＵＢ＿１]）に格納された信号のサンプリング値がセンスアンプ（ＳＡ）に出力される。同様に、他のメモリセル（ＭＣ２[ＳＵＢ＿２] 〜ＭＣ２[ＳＵＢ＿Ｍ]）に格納された信号のサンプリング値も、第２の読み取り信号（ＲＤ２＜２：Ｍ＞）、選択回路（ＳＥＬ１）、及び第２のスイッチ回路１４２に基づいてセンスアンプ（ＳＡ）に出力される。
【００７１】
選択回路（ＳＥＬ２）は、制御信号（ＳＭＰ１＜１：Ｍ＞、ＳＭＰ２＜１：Ｍ＞、ＲＤ１＜１：Ｍ＞、ＲＤ２＜１：Ｍ＞）に基づいて、デジタルピクセル１１０の選択回路（ＳＥＬ２）と同様に動作することができる。選択回路（ＳＥＬ２）は、第１のサンプリング信号（ＳＭＰ１＜１＞）又は第１の読み取り信号（ＲＤ１＜１＞）が活性化されると、メモリセル（ＭＣ１［ＳＵＢ＿１］）と、複数の伝送ライン２１９とを電気的に連結し、残りのメモリセルと複数の伝送ライン１１９とを電気的に連結しないとし得る。選択回路ＳＥＬ２は、第２サンプリング信号（ＳＭＰ２＜１＞）又は第２の読み取り信号（ＲＤ２＜１＞）が活性化されると、メモリセル（ＭＣ２［ＳＵＢ＿１］）と複数の伝送ライン２１９とを電気的に連結し、残りのメモリセルと複数の伝送ライン２１９とを電気的に連結しないとし得る。選択回路（ＳＥＬ２）は、制御信号（ＳＭＰ１＜２：Ｍ＞、ＳＭＰ２＜２：Ｍ>、ＲＤ１＜２：Ｍ＞、ＲＤ２＜２：Ｍ＞）を利用して、メモリセル（ＭＣ１［ＳＵＢ＿２］〜ＭＣ１［ＳＵＢ＿Ｍ］、ＭＣ２[ＳＵＢ＿２]〜ＭＣ２［ＳＵＢ＿Ｍ］）と、複数の伝送ライン２１９とを電気的に連結することができる。
【００７２】
図９Ａ及び図９Ｂは、図８のデジタルピクセルが行及び列に沿って、繰り返し配置される場合を例として示す。図９Ａのピクセルアレイ２００ａを参照すると、行に沿って２つのデジタルピクセル２１０ａが配置され、列に沿って２つのデジタルピクセル２１０ａが配置され（2×2配列）、デジタルピクセル２１０ａの各々において行に沿って２つのサブピクセルが配置され、列に沿って２つのサブピクセルが配置されている。行又は列に沿って配置されるピクセルの数、及びピクセルのサブピクセルの数は、図９Ａ及び図９Ｂで示されたものに限定されない。
【００７３】
サブピクセルの領域は、トランジスタ領域（ＴＲ）、リセットメモリセル領域（ＭＣ（Ｒ)）、及び信号メモリセル領域（ＭＣ（Ｓ)）に区分される。領域（ＴＲ、ＭＣ（Ｒ)、ＭＣ（Ｓ)）の配置は、図９Ａに示したものに限定されない。トランジスタ領域（ＴＲ）には、光検出器（２１１＿１〜２１１＿Ｍ）のいずれか１つのトランジスタやコンパレータ２１２を構成するトランジスタの一部と、選択回路（ＳＥＬ１、ＳＥＬ２）を構成するトランジスタの一部とが配置され得る。リセットメモリセル領域（ＭＣ（Ｒ)）には、メモリセル（ＭＣ１［ＳＵＢ＿１］〜ＭＣ１［ＳＵＢ＿Ｍ］）の中で、トランジスタ領域（ＴＲ）に配置される光検出器に対応するＮ個のメモリセルが配置され得る。信号メモリセル領域（ＭＣ（Ｓ)）には、メモリセル（ＭＣ２［ＳＵＢ＿１］〜ＭＣ２［ＳＵＢ＿Ｍ］）の中で、トランジスタ領域（ＴＲ）に配置される光検出器に対応するＮ個のメモリセルが配置され得る。
【００７４】
デジタルピクセル２１０ａのサブピクセルは、３つの色相又は４つの色相を有するカラーフィルタを含み得る。サブピクセルの各々は、青色（Ｂ）、赤色（Ｒ）、又は緑色（Ｇｂ、Ｇｒ）カラーフィルタのいずれか１つを含み得る。本発明の範囲はこれに限定されず、サブピクセル（Ｒ、Ｂ、Ｇｂ、Ｇｒ）はマゼンタ（Ｍｇ）光、黄色（Ｙ）光、シアン（Ｃｙ）光、及び/又は白色（Ｗ）の光を通過させるカラーフィルタを含むことも有り得る。サブピクセルの（Ｒ、Ｂ、Ｇｂ、Ｇｒ）の一部は、赤外線を通過させる赤外線フィルタ（Ｚ）を含み得る。１つの行では、第１のカラーフィルタ（赤色のカラーフィルタ（Ｒ）又は青色のカラーフィルタ（Ｂ））及び第２のカラーフィルタ（緑色のカラーフィルタ（Ｇｒ、Ｇｂ））が交互に配置される。カラーフィルタは、そのカラーの光を受光することを可能にする。行の青色のカラーフィルタ（Ｂ）と緑のカラーフィルタ（Ｇｂ）が交互に配置され得るとともに、隣接する行で赤色のカラーフィルタ（Ｒ）と緑色のカラーフィルタ（Ｇｒ）とが交互に配置され得る。青色のカラーフィルタ（Ｂ）は、赤色カラーフィルタ（Ｒ）と斜めに配置される。輝度信号との関連がある緑色のカラーフィルタ（Ｇｂ、Ｇｒ）は、すべての行に配置され、赤色のカラーフィルタ（Ｒ）と青色のカラーフィルタ（Ｂ）は、行ごとに交互に配置される。
【００７５】
一つのデジタルピクセル２１０ａ内で、各々のサブピクセルに対するリセットサンプリング動作及び信号のサンプリング動作が、事前に決定された順序通りに進行され得る。図９Ａを参照すると、一つのデジタルピクセル２１０内の（１，１）、（１，２）、（２，１）、（２，２）の座標に配置されたサブピクセルに対するリセットサンプリング動作が順番に進行され得る。次に、一つのデジタルピクセル２１０ａ内の（１，１）、（１，２）、（２，１）、（２，２）の座標に配置されたサブピクセルに対する信号のサンプリング動作が順番に進行され得る。一つのデジタルピクセル２１０ａ内のサブピクセルに対するサンプリング動作は、デジタルピクセル２１０ａ内のローカルなローリングシャッター方式で進行され得る。図９Ａで示される座標の値は、相対的かつ例示的であり、矢印も例としてのものに過ぎない。リセットサンプリング動作及び信号のサンプリング動作が完了された後に、行単位でサブピクセルのリセットサンプリング値が出力され、サブピクセルの信号のサンプリング値が出力される。
【００７６】
図９Ａでは、１つのデジタルピクセル２１０ａ内のサブピクセルの各々は、青色（Ｂ）、赤色（Ｒ）、又は緑（Ｇｂ、Ｇｒ）カラーフィルタのいずれかを有し得る。一方、図９Ｂを参照すると、ピクセルアレイ２００ｂのいずれか１つのデジタルピクセル２１０ｂ内のサブピクセルの各々は、同じカラーフィルタを有することもできる。カラーフィルタの配置を除けば、図９Ｂのデジタルピクセル２１０ｂ内のサブピクセルに対するサンプリング動作、及び読み出し動作を図９Ａのデジタルピクセル２１０ａ内のサブピクセルに対するサンプリング動作及び読み出し動作と同様に行うことができる。
【００７７】
図１０は、図８のデジタルピクセル動作のタイミング図を例として示している。図１０と図６の違いが、主に説明されるはずである。１Ｆの時間は、ピクセルアレイ２００のデジタルピクセル２１０をリセットして、デジタルピクセル２１０のリセットレベルをリセットカウンティング値に変換するのに必要な時間（ＲＳＴ  Ａ/Ｄ）、デジタルピクセル２１０の信号レベルを信号カウンティング値に変換するのに必要な時間（ＳＩＧ  Ａ/Ｄ）、並びにデジタルピクセル２１０に格納されたリセットカウンティング値及び信号カウンティング値を読み出すのに必要な時間（Data  Scan）に区分される。
【００７８】
時間（ＲＳＴ  Ａ/Ｄ）の間に、すべてのデジタルピクセル２１０をリセットさせる動作が、同時に又は順次に（行単位で）行われる。すべてのデジタルピクセル２１０のリセットカウンティング値がメモリセル（ＭＣ１［ＳＵＢ＿１］〜ＭＣ１［ＳＵＢ＿Ｍ］を参照）に格納される動作が、同時に又は順次に（行単位で）行われる。図１０に図示したように、デジタルピクセル２１０の各々のサブピクセルをリセットさせる動作は、ローカルなローリングシャッター方式で遂行される。デジタルピクセル２１０の各々のサブピクセルのリセットカウンティング値がメモリセル（ＭＣ１［ＳＵＢ＿１］〜ＭＣ１［ＳＵＢ＿Ｍ］）に格納される動作は、ローカルなローリングシャッター方式で遂行される。
【００７９】
時間（ＳＩＧ  Ａ/Ｄ）の間に、すべてのデジタルピクセル２１０の信号カウンティング値がメモリセル（ＭＣ２［ＳＵＢ＿１］〜ＭＣ２［ＳＵＢ＿Ｍ］を参照）に格納される動作が、同時に又は順次に（行単位で）遂行される。デジタルピクセル２１０の各々のサブピクセルの信号カウンティング値がメモリセル（ＭＣ２［ＳＵＢ＿１］〜ＭＣ２［ＳＵＢ＿Ｍ］）に格納される動作は、ローカルなローリングシャッター方式で遂行される。
【００８０】
データスキャン（Data  Scan）の時間中に、１つの行に沿って配列されるサブピクセルに格納されたリセットカウンティング値が（並列に）出力され、その次のいずれかの行に沿って配列されるサブピクセルに格納された信号カウンティング値が（並列に）出力される。リセットカウンティング値よりも信号カウンティング値が先に出力されることも有り得る。その次の隣接する行に沿って配列される他のサブピクセルに対する読み出し動作が行われる。
【００８１】
図１１は、もう１つの実施形態による図１のデジタルピクセルを例として示すブロック図である。デジタルピクセル３１０とデジタルピクセル１１０、２１０との間の相違点が、主に説明されるであろう。デジタルピクセル３１０は、１つのＦＤノードと１つのコンパレータ３１２とを共有し、Ｍ個のサブピクセルである光検出器（３１１＿１〜３１１＿Ｍ）、コンパレータ３１２、及びメモリ回路３１３を含み得る。メモリ回路３１３は、メモリセル（ＭＣ１、ＭＣ２）、選択回路（ＳＥＬ１）、及び選択回路（ＳＥＬ２）を含み得る。Ｍは２以上の自然数である。一つのデジタルピクセル３１０内のサブピクセルは、図９Ｂ及び図９Ａに示すように同一であるか、又は異なるカラーフィルタを有し得る。
【００８２】
実施形態において、Ｍ個の光検出器（３１１＿１〜３１１＿Ｍ）は、前述したＭ個の光検出器（２１１＿１〜２１１＿Ｍ）と同様に動作することができる。他の実施形態において、Ｍ個の光検出器（３１１＿１〜３１１＿Ｍ）は、前述した１つの光検出器１１１として動作することができる（電荷ビニング（charge  binning））。  Ｍ個の光検出器（３１１＿１〜３１１＿Ｍ）は、同時にリセットされ、同時に検出信号を生成できる。互いに隣接する光検出器（３１１＿１〜３１１＿Ｍ）によって蓄積された電荷が一つのＦＤノードに蓄積されたり、ビニングされたりすることができる。Ｍ個の光検出器（３１１＿１〜３１１＿Ｍ）が同時に動作するため、ＳＮＲ（Signal  to  Noise  Ratio）が改善される。デジタルピクセル３１０がＭ個の光検出器（３１１＿１〜３１１＿Ｍ）を含むことを除けば、デジタルピクセル３１０の残りの構成要素（３１２、３１３、ＭＣ１、ＭＣ２、ＳＥＬ１、ＳＥＬ２）は、デジタルピクセル１１０の構成要素（１１２、１１３、ＭＣ１、ＭＣ２、ＳＥＬ１、ＳＥＬ２）と同一である。
【００８３】
デジタルピクセル３１０に含まれているメモリセル（ＭＣ１、ＭＣ２）の数（2×N）は、デジタルピクセル２１０に含まれているメモリセル（ＭＣ１［ＳＵＢ＿１］〜ＭＣ１［ＳＵＢ＿Ｍ］、ＭＣ２［ＳＵＢ＿１］〜ＭＣ２[ＳＵＢ＿Ｍ]）の数（２×Ｍ×Ｎ）よりも小さいとし得る。デジタルピクセル２１０の場合には、リセットカウンティング値及び信号カウンティング値がメモリセル（ＭＣ１［ＳＵＢ＿１］〜ＭＣ１［ＳＵＢ＿Ｍ］、ＭＣ２［ＳＵＢ＿１］〜ＭＣ２［ＳＵＢ＿Ｍ］）に格納された後に、メモリセル（ＭＣ１［ＳＵＢ＿１］〜ＭＣ１［ＳＵＢ＿Ｍ］、ＭＣ２［ＳＵＢ＿１］〜ＭＣ２［ＳＵＢ＿Ｍ］）からリセットカウンティング値及び信号カウンティング値が読み出され得る。
【００８４】
デジタルピクセル３１０の場合には、光検出器３１１＿１のリセットカウンティング値、及び信号カウンティング値がメモリセル（ＭＣ１、ＭＣ２）に格納され、その次にメモリセル（ＭＣ１、ＭＣ２）から光検出器３１１＿１のリセットカウンティング値、及び信号カウンティング値が読み出される。同様に、光検出器３１１＿Ｍのリセットカウンティング値、及び信号カウンティング値がメモリセル（ＭＣ１、ＭＣ２）に格納され、その次にメモリセル（ＭＣ１、ＭＣ２）から光検出器３１１＿Ｍのリセットカウンティング値及び信号カウンティング値が読み出される。デジタルピクセル３１０に含まれているメモリセル（ＭＣ１、ＭＣ２）の数（２×Ｎ）がデジタルピクセル１１０に含まれているメモリセルの数と同じでありながら、サブピクセル単位でリセットカウンティング値のサンプリング、信号カウンティング値のサンプリング、及びデータスキャンが遂行される。
【００８５】
実施形態において、デジタルピクセル２１０内のメモリセル（ＭＣ１［ＳＵＢ＿１］〜ＭＣ１［ＳＵＢ＿Ｍ］、ＭＣ２［ＳＵＢ＿１］〜ＭＣ２［ＳＵＢ＿Ｍ］）の中の一部（例えば、メモリセル（ＭＣ１［ＳＵＢ＿２］〜ＭＣ１［ＳＵＢ＿Ｍ］、ＭＣ２[ＳＵＢ＿２]〜ＭＣ２［ＳＵＢ＿Ｍ］）が活性化されないと、デジタルピクセル２１０は、デジタルピクセル３１０と同様に動作することができる。ここで、活性化されないいくつかの例示は、上述したものに限定されない。
【００８６】
図１２Ａ及び図１２Ｂは、図１のイメージセンサをより具体的に示すブロック図である。図１２Ａ及び図１２Ｂを参照して、ピクセルドライバー（４００ａ、４００ｂ）とピクセルアレイ（１００ａ、１００ｂ）のデジタルピクセル１１０との間の連結関係が説明されるであろう。
【００８７】
図１２Ａを参照すると、ピクセルドライバー４００ａは、行ドライバー（ＲＤＶ）、複数のランプ発生器（ＲＡＭＰ１〜ＲＡＭＰｋ）、及び複数のカウンタ（ＣＮＴ１〜ＣＮＴｋ）を含み得る。ここで、ｋは自然数である。行ドライバー（ＲＤＶ）は、ピクセルアレイ１００ａに含まれているデジタルピクセル１１０を行単位で制御することができる。たとえば、行ドライバー（ＲＤＶ）は、デジタルピクセル１１０各々に、ピクセル制御信号（ＣＳ＿ＰＤ１〜ＣＳ＿ＰＤｋ）、及びメモリ制御信号（ＣＳ＿ＭＣ１〜ＣＳ＿ＭＣk）を各々行単位で提供することができる。デジタルピクセル１１０は、行単位でランプ信号及びコードを共有することができる。例えば、ランプ発生器（ＲＡＭＰ１〜ＲＡＭＰｋ）は、ランプ信号（VＲＡＭＰ１〜VＲＡＭＰｋ）を行単位のデジタルピクセル１１０に各々提供することができる。カウンタ（CNＴ１〜CNTｋ）は、コード（ＣＯＤＥ1〜ＣＯＤＥｋ）を行単位でデジタルピクセル１１０に各々提供することができる。同じ行のデジタルピクセルは同じランプ信号と同じコードを共有することができる。図１２ｂを参照すると、ピクセルドライバー４００ｂは、行ドライバー（ＲＤＶ）、ランプ発生器（ＲＡＭＰ１〜ＲＡＭＰｋ）、及びカウンタ（CNＴ１〜CNTｋ）を含み得る。図１２ａとは異なり、図１１２ｂにおいて、デジタルピクセル１１０は、列単位で、ランプ信号及びコードを共有することができる。列単位でランプ信号及びコードを共有するという点を除けば、相異なる点は、先に説明した通りである。
【００８８】
図１３は、図１のデジタルロジック回路を例として示すブロック図である。デジタルロジック回路５００は、センサコントローラ５１０と、デジタル信号処理部５２０と、入出力インターフェース５３０と、を備え得る。
【００８９】
センサコントローラ５１０は、入出力インターフェース５３０を介して外部装置（例えば、ＩＳＰ、ＡＰなど）から提供される制御情報（ＣＩ）をベースにイメージセンサの全体的な動作を制御することができる。センサコントローラ５１０は、ピクセルドライバー４００の動作タイミングを制御するためのタイミングコントローラであり得る。
【００９０】
デジタル信号処理部５２０は、ピクセルアレイ１００から出力データ（ＤＯＵＴ）を受信し、受信した出力データ（ＤＯＵＴ）に対するデジタル信号処理を遂行することができる。例えば、１つのデジタルピクセル１１０に対する出力データ（ＤＯＵＴ）は、リセットサンプリング値（Ｒ）及び信号のサンプリング値（Ｓ）を含み得る。デジタル信号処理部５２０は、信号のサンプリング値（Ｓ）及びリセットサンプリング値（Ｒ）の演算動作（例えば、相関２重サンプリング（ＣＤＳ）演算、Ｓ-Ｒ）を遂行して、１つのデジタルピクセル１１０で検出された光信号に対応する最終的デジタル値を決定することができる。デジタルピクセル１１０の各々の最終的デジタル値が組み合わせられることで、最終的イメージデータ（ＩＭＧ）が生成され得る。
【００９１】
入出力インターフェース５３０は、外部装置（例えば、ＩＳＰ、ＡＰなど）から制御情報（ＣＩ）を提供されるか、又は最終的イメージデータ（ＩＭＧ）を出力することができる。例えば、入出力インターフェース５３０は、予め定められたプロトコルに基づいて、上述した情報をやり取りすることができ、プロトコルをサポートするための物理層を含み得る。
【００９２】
図１４は、図１のイメージセンサを例として示す斜視図である。イメージセンサ１０が物理的な構造の観点から説明される。もう少し具体的には、イメージセンサ１０に含まれている半導体ダイを基準に、本発明の実施形態が説明される。以下の図面に示した構成要素は、実際に実現された半導体ウェハー、半導体チップ、半導体ダイ、半導体パッケージなどと異なり、簡略化して示される。例えば、イメージセンサ１０の半導体ダイ（ＤＩＥ１〜ＤＩＥ３）の各々は、異なる半導体プロセス又は異なる半導体ウェハーから製造され得る。
【００９３】
半導体ダイ（ＤＩＥ１）は、半導体ダイ（ＤＩＥ２）上で半導体ダイ（ＤＩＥ２）と連結することができる。半導体ダイ（ＤＩＥ２）は、半導体ダイ（ＤＩＥ３）上で半導体ダイ（ＤＩＥ３）に連結することができる。半導体ダイ（ＤＩＥ２）は、半導体ダイ（ＤＩＥ１、ＤＩＥ３）の間に位置することができる。半導体ダイ（ＤＩＥ１）は、デジタルピクセル領域（ＤＰＡ１）及びパッド領域（ＰＡ１）を含み得る。デジタルピクセル領域（ＤＰＡ１）とパッド領域（ＰＡ１）は、互いに物理的に区分されるか、又は所定の距離だけ離隔され得る。
【００９４】
デジタルピクセル領域（ＤＰＡ１）は、デジタルピクセル１１０の各々の一部が形成される。デジタルピクセル１１０の光検出器１１１及びコンパレータ１１２の一部が半導体ダイ（ＤＩＥ１）のデジタルピクセル領域（ＤＰＡ１）で形成される。パッド領域（ＰＡ１）には、半導体ダイ（ＤＩＥ２）のパッド領域（ＰＡ２）に連結される複数のパッドが形成される。パッド領域（ＰＡ１）は、半導体ダイ（ＤＩＥ１）の金属層を介してデジタルピクセル領域（ＤＰＡ１）の素子に連結する。
【００９５】
半導体ダイ（ＤＩＥ２）は、デジタルピクセル領域（ＤＰＡ２）と、パッド領域（ＰＡ２）と、ピクセルドライバー領域（ＰＤＡ）と、パッド領域（ＰＡ３）と、を備える。デジタルピクセル領域（ＤＰＡ２）には、デジタルピクセル１１０の構成要素の中の半導体ダイ（ＤＩＥ１）のデジタルピクセル領域（ＤＰＡ１）に形成されていない、残りの構成要素及びデジタルピクセル１１０のメモリセル（ＭＣ１、ＭＣ２、又はメモリ回路１１３）が形成される。
【００９６】
半導体ダイ（ＤＩＥ１）のデジタルピクセル領域（ＤＰＡ１）に形成されたコンパレータ１１２の一部と、半導体ダイ（ＤＩＥ２）のデジタルピクセル領域（ＤＰＡ２）に形成されたコンパレータ１１２の残りの部分とは、デジタルピクセル領域（ＤＰＡ１）又はデジタルピクセル領域（ＤＰＡ２）に対応する平面上に形成された連結構造体を介して、各々接合できる。連結構造体は、Ｃｕ-ｔｏ-Ｃｕボンディング(Cu-to-Cu  Bonding)、ＴＳＶ（Through  Silicon  Via）、ＢＶＳ（Back  Via  Stack）などであり得る。
【００９７】
ピクセルドライバー領域（ＰＤＡ）には、ピクセルドライバー４００が形成される。パッド領域（ＰＡ２）には、パッド領域（ＰＡ１）に連結される複数のパッドが形成される。パッド領域（ＰＡ２）の複数のパッドは、パッド領域（ＰＡ１）の複数のパッドに連結構造体を介して、各々連結できる。連結構造体は、Ｃｕ-ｔｏ-Ｃｕボンディング、ＴＳＶ、ＢＶＳなどであり得る。パッド領域（ＰＡ３）には、半導体ダイ（ＤＩＥ３）に連結される複数のパッドが形成される。デジタルピクセル領域（ＤＰＡ２）、パッド領域（ＰＡ２）、ピクセルドライバー領域（ＰＤＡ）、及びパッド領域（ＰＡ３）の各々に含まれている多様な素子は、半導体ダイ（ＤＩＥ２）の金属層を介して、相互に各々連結することができる。
【００９８】
半導体ダイ（ＤＩＥ３）は、デジタルロジック回路領域（ＤＬＡ）及びパッド領域（ＰＡ４）を含み得る。デジタルロジック回路領域（ＤＬＡ）には、デジタルロジック回路５００が形成される。パッド領域（ＰＡ４）には、複数のパッドが形成される。パッド領域（ＰＡ４）の複数のパッドは、パッド領域（ＰＡ３）の複数のパッドに連結構造体を介して相互に連結することができる。連結構造体は、Ｃｕ-ｔｏ-Ｃｕボンディング、ＴＳＶ、ＢＶＳなどであり得る。
【００９９】
半導体ダイ（ＤＩＥ１）のデジタルピクセル領域（ＤＰＡ１）、及び半導体ダイ（ＤＩＥ２）のデジタルピクセル領域（ＤＰＡ２）は、互いに同じ平面領域で重なるように配置され得る。半導体ダイ（ＤＩＥ１、ＤＩＥ２）のデジタルピクセル領域（ＤＰＡ１、ＤＰＡ２）を除いた残りの領域は、周辺回路領域として、半導体ダイ間の連結構造体、又は駆動回路、アナログ回路等を形成するための領域であり得る。イメージセンサ１０においてデジタル信号に基づいて動作する回路又は物理構成は、半導体ダイ（ＤＩＥ３）に形成できる。
【０１００】
本発明の実施形態によるイメージセンサ１０は、半導体ダイ（ＤＩＥ１〜ＤＩＥ３）を用いて実現することができる。デジタルピクセル１１０の構成要素が半導体ダイ（ＤＩＥ１、ＤＩＥ２）に分割又は分離して形成されることにより、多数のデジタルピクセル１１０を形成するためのピクセルのコア領域の面積が減少され得る。デジタル信号に基づいた回路が半導体ダイ（ＤＩＥ３）に形成されるため、アナログベースの回路及びデジタルベースの回路が半導体ダイ単位に区分され得る。
【０１０１】
図１５は、図１４の実施形態に基づいて実現されたイメージセンサを例として示す断面図である。説明の便宜のために、図３のデジタルピクセル１１０を基準に説明するものの、本発明の範囲はこれに限定されない。
【０１０２】
半導体ダイ（ＤＩＥ１）は、基板（ＳＵＢ１）を含み得る。例えば、基板（ＳＵＢ１）にフォトダイオード（ＰＤ）が形成され、フォトダイオード（ＰＤ）の上部にカラーフィルタ（ＣＦ）とレンズ（ＬＳ）が形成される。基板（ＳＵＢ１）の下にトランジスタ層（ＴＲ＿ＬＡＹ１）が形成される。光検出器１１１の転送トランジスタ（ＴＸ）及びリセットトランジスタ（ＲＸ）、並びにコンパレータ１１２の一部（トランジスタの一部）がトランジスタ層（TR_LAY1）に形成される。フォトダイオード（ＰＤ）、カラーフィルタ（ＣＦ）、レンズ（ＬＳ）、転送トランジスタ（ＴＸ）、リセットトランジスタ（ＲＸ）、及びコンパレータ１１２の一部は、デジタルピクセル領域（ＤＰＡ１）に形成される。トランジスタ層（ＴＲ＿ＬＡＹ１）の下に金属層（ＭＬ＿ＬＡＹ１）が形成される。
【０１０３】
半導体ダイ（ＤＩＥ２）は、基板（ＳＵＢ２）を含み得る。例えば、半導体ダイ（ＤＩＥ２）はコンパレータ１１２の残りの部分及びメモリ回路１１３を含み得る。基板（ＳＵＢ２）の上にコンパレータ１１２の残りの部分を含むトランジスタ層（ＴＲ＿ＬＡＹ２）が形成される。トランジスタ層（ＴＲ＿ＬＡＹ２）の上にはメモリ回路層（ＭＣ＿ＬＡＹ）が形成される。メモリ回路１１３の多数のメモリセル（ＭＣ１、ＭＣ２）は、平面的な観点から、デジタルピクセル１１０と重なるように積層することができる。メモリセル（ＭＣ１、ＭＣ２）のトランジスタは、ＩＧＺＯ（Indium  Gallium  Zinc  Oxide）を含み、ＩＧＺＯ（薄膜）トランジスタとも称され得る。メモリ回路層（ＭＣ＿ＬＡＹ）の上に金属層（ＭＬ＿ＬＡＹ２）が形成され得る。半導体ダイ（ＤＩＥ２）に含まれる複数の素子の各々を連結するための金属配線が金属層（ＭＬ＿ＬＡＹ２）に形成され得る。
【０１０４】
メモリ回路１１３に含まれている選択回路（ＳＥＬ１、ＳＥＬ２）は、メモリ回路層（ＭＣ＿ＬＡＹ）及びトランジスタ層（ＴＲ＿ＬＡＹ２）のいずれか１つに形成できる。あるいは、選択回路（ＳＥＬ１、ＳＥＬ２）は、半導体ダイ（ＤＩＥ２）のピクセルドライバー領域（ＰＤＡ）に形成でき、金属層（ＭＬ＿ＬＡＹ２）の金属配線を介して、メモリ回路１１３に連結することができる。メモリ回路１１３に含まれた複数のメモリセル（ＭＣ１、ＭＣ２）は、メモリ回路層（ＭＣ＿ＬＡＹ）のデジタルピクセル領域（ＤＰＡ２）に形成でき、コンパレータ１１２の残りの部分は、トランジスタ層（ＴＲ＿ＬＡＹ２）のデジタルピクセル領域（ＤＰＡ２）に形成できる。半導体ダイ（ＤＩＥ２）のトランジスタ層（ＴＲ＿ＬＡＹ２）とメモリ回路層（ＭＣ＿ＬＡＹ）とが互いに分離されているが、コンパレータ１１２の残りの部分及びメモリ回路１１３は、同一の層で形成することもできる。
【０１０５】
半導体ダイ（ＤＩＥ３）は、基板（ＳＵＢ３）を含み得る。基板（ＳＵＢ３）上に、デジタルロジック回路５００を含むデジタルロジック回路層（ＤＬＣ＿ＬＡＹ）が形成され得る。半導体ダイ（ＤＩＥ３）は、デジタルロジック回路５００に含まれた複数の素子の各々を連結する複数の金属配線を含む追加の金属層をさらに含み得る。
【０１０６】
半導体ダイ（ＤＩＥ１）の金属層（ＭＬ＿ＬＡＹ１）、及び半導体ダイ（ＤＩＥ２）の金属層（ＭＬ＿ＬＡＹ２）は、連結層（ＣＴ＿ＬＡＹ）を介して互いに対向するように接合することができる。デジタルピクセル領域（ＤＰＡ１）の金属層（ＭＬ＿ＬＡＹ１）に含まれている金属配線は、デジタルピクセル領域（ＤＰＡ２）の金属層（ＭＬ＿ＬＡＹ２）に含まれている金属配線、及び連結構造体（例えば、Ｃｕ-ｔｏ-Ｃｕボンディング）を介して連結することができる。上述した金属配線は、コンパレータ１１２の一部の１つの素子及びコンパレータ１１２の残りの部分の一つの素子に連結することができる。半導体ダイ（ＤＩＥ１）に含まれているコンパレータ１１２の一部、及び半導体ダイ（ＤＩＥ２）に含まれているコンパレータ１１２の残りの部分は、デジタルピクセル領域（ＤＰＡ１、ＤＰＡ２）に属する連結構造体を介して相互に連結することができる。
【０１０７】
パッド領域（ＰＡ１）の金属層（ＭＬ＿ＬＡＹ１）に含まれている金属配線は、パッド領域（ＰＡ２）の金属層（ＭＬ＿ＬＡＹ２）に含まれている金属配線に連結構造体（例えば、Ｃｕ-ｔｏ-Ｃｕボンディング）を介して互いに連結することができる。半導体ダイ（ＤＩＥ２）と半導体ダイ（ＤＩＥ３）は、ＴＳＶを介して相互に連結することができる。半導体ダイ（ＤＩＥ２）の金属層（ＭＬ＿ＬＡＹ２）から半導体ダイ（ＤＩＥ２）を貫通するＴＳＶが形成され得、ＴＳＶを介して金属層（ＭＬ＿ＬＡＹ２）と半導体ダイ（ＤＩＥ３）の基板（ＳＵＢ３、又は別の金属層）とが互いに連結され得る。
【０１０８】
図１６は、本発明のイメージセンサが適用された電子装置を例として示すブロック図である。電子装置１０００は、ポータブル通信端末、ＰＤＡ（Personal  Digital  Assistant）、ＰＭＰ（Portable  Media  Player）、デジタルカメラ、スマートフォン、タブレットコンピュータ、ラップトップコンピュータ、ウェアラブル（Wearable）装置などのような電子装置のいずれか１つであり得る。
【０１０９】
タッチ駆動回路（ＴＤＩ）１１０２は、タッチパネル１１００を制御することができる。タッチパネル１１００は、タッチ駆動回路１１０２の制御に基づいて、ユーザーからのタッチ入力を検出することができる。表示駆動回路（ＤＤＩ）１２０２は、ディスプレイパネル１２００を制御することができる。ディスプレイパネル１２００は、表示駆動回路１２０２の制御に基づいてイメージ情報を表示することができる。システムメモリ１３００は、電子装置１０００の動作に利用されるデータを格納することができる。システムメモリ１３００は、揮発性メモリ及び／又は不揮発性メモリを含み得る。ストレージ装置１４００は、電源供給に関係なしに、データを保存することができる。ストレージ装置１４００は、不揮発性メモリを含み得る。ストレージ装置１４００は、エンベデッドメモリ及び／又はリムーバブルメモリを含み得る。通信ブロック１５００は、アンテナ１５１０を介して外部装置／システムと信号を交換することができる。通信ブロック１５００のトランシーバ１５２０及びモデム（Modulator／Demodulator）１５３０は、無線通信プロトコルに基づいて、外部装置／システムと交換する信号を処理することができる。オーディオプロセッサ１６００は、オーディオ信号プロセッサ１６１０を利用して、オーディオ信号を処理することができる。オーディオプロセッサ１６００は、マイク１６２０を介して音声入力を受信したり、スピーカー１６３０を介して音声出力を提供したりすることができる。メインプロセッサ１７００は、電子装置１０００の構成要素の動作を制御／管理することができる。図１６の構成要素のいくつかは、システム・オン・チップ（System-on-Chip）の形態に実現され得、ＡＰ（Application  Processor）であり得る。イメージプロセッサ１８００は、レンズ１８１０を介して光を受信することができる。イメージプロセッサ１８００に含まれるイメージセンサ１８２０、及びＩＳＰ１８３０は、受信された光に基づいて、外部オブジェクトに関するイメージ情報を生成することができる。イメージプロセッサ１８００又はイメージセンサ１８２０は、図１〜図１５を参照して説明されたイメージセンサであり得る。
【符号の説明】
【０１１０】
１０    イメージセンサ
１００、２００  ピクセルアレイ
１１０、２１０、３１０  ピクセル（デジタルピクセル）
１１１、２１１、３１１  光検出器
１１２、２１２、３１２  コンパレータ
１１３、２１３、３１３  メモリ回路
１１９、２１９  伝送ライン
４００  ピクセルドライバー
５００  デジタルロジック回路
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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