(57)【要約】      （修正有）【課題】計測部に対する過電圧の問題とＦＥＴの動作不良の問題の双方を解消する。【解決手段】電圧計測回路４は、直列に接続された各段の蓄電素子１Ａ、１Ｂ及び１Ｃの電圧を分圧する各分圧回路５Ａ、５Ｂ及び５Ｃと、各段の分圧回路５Ａ、５Ｂ及び５Ｃの電流を遮断する各スイッチ６Ａ、６Ｂ及び６Ｃと、各段の分圧回路５Ａ、５Ｂ及び５Ｃの出力に基づいて、各段の前記蓄電素子１Ａ、１Ｂ及び１Ｃの電圧を計測する計測部７とを備える。各段の前記分圧回路５Ａ、５Ｂ及び５Ｃは、グランドに接続される第１抵抗Ｒ１ａ〜ｃと、対応する前記蓄電素子の正極に接続される第２抵抗Ｒ２ａ〜ｃとを備え、各段の前記スイッチ６Ａ、６Ｂ及び６Ｃのうち、所定段数のスイッチ６Ｂは、ソースを前記第１抵抗Ｒ１ａ〜ｃに接続し、ドレインを前記第２抵抗Ｒ２ａ〜ｃに接続したＮチャンネルのＦＥＴであり、前記ＦＥＴのソースが、前記計測部７に対する電圧出力端子である。【選択図】図３
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【特許請求の範囲】
【請求項１】
電圧計測回路であって、
直列に接続された各段の蓄電素子の電圧を分圧する各分圧回路と、
各段の前記分圧回路の電流を遮断する各スイッチと、
各段の前記分圧回路の出力に基づいて、各段の前記蓄電素子の電圧を計測する計測部と、を備え、
各段の前記分圧回路は、グランドに接続される第１抵抗と、対応する前記蓄電素子の正極に接続される第２抵抗と、を備え、
各段の前記スイッチのうち、所定段数のスイッチは、ソースを前記第１抵抗に接続し、ドレインを前記第２抵抗に接続したＮチャンネルのＦＥＴであり、前記ＦＥＴのソースが、前記計測部に対する電圧出力端子である、電圧計測回路。
【請求項２】
請求項１に記載の電圧計測回路であって、
各段の前記スイッチのうち、所定段数より高い段数のスイッチは、前記分圧回路のハイサイドに位置するＰチャンネルのＦＥＴである、電圧計測回路。
【請求項３】
請求項２に記載の電圧計測回路であって、
各段の前記スイッチのうち、所定段数より低い段数のスイッチは、ソースをグランドに接続したＮチャンネルのＦＥＴである、電圧計測回路。
【請求項４】
請求項３に記載の電圧計測回路は、
Ｐチャンネルの前記ＦＥＴを駆動する第１駆動ラインと、
Ｎチャンネルの前記ＦＥＴを駆動する第２駆動ラインと、を有し、
前記第１駆動ラインは、第１スイッチを介して、グランドに接続され、
前記第２駆動ラインは、第２スイッチを介して、最上段の蓄電素子の正極に接続されている、電圧計測回路。
【請求項５】
請求項１〜請求項４のいずれか一項に記載の電圧計測回路であって、
前記所定段数の前記蓄電素子は、正極の最高電圧が前記計測部の許容値より高く、正極の最低電圧が前記ＦＥＴの閾値電圧よりも低い、電圧計測回路。
【請求項６】
電圧計測回路であって、
蓄電素子の電圧を分圧する分圧回路と、
前記分圧回路の電流を遮断するスイッチと、
前記分圧回路の出力に基づいて前記蓄電素子の電圧を計測する計測部と、を備え、
前記分圧回路は、グランドに接続される第１抵抗と、前記蓄電素子の正極に接続される第２抵抗と、を備え、
前記スイッチは、ソースを前記第１抵抗に接続し、ドレインを前記第２抵抗に接続したＮチャンネルのＦＥＴであり、前記ＦＥＴのソースが、前記計測部に対する電圧出力端子である、電圧計測回路。
【請求項７】
１又は直列に接続された複数の蓄電素子と、
請求項１〜請求項６のうちいずれか一項に記載の電圧計測回路と、を備えた、蓄電装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、蓄電素子の電圧計測回路に関する。
【背景技術】
【０００２】
蓄電素子の電圧計測に分圧回路が使用される場合がある。下記特許文献１には、非計測時に分圧回路の電流を遮断するためスイッチング素子を設ける点が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−１９５５６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図１は電圧計測回路２の回路図である。電圧計測回路２は、直列に接続された３つの蓄電素子１Ａ、蓄電素子１Ｂ及び蓄電素子１Ｃの電圧計測用であり、第１分圧回路５Ａ、第１ＦＥＴ６Ａ、第２分圧回路５Ｂ、第２ＦＥＴ６Ｂ、第３分圧回路５Ｃ、第３ＦＥＴ６Ｃ及び計測部７から構成されている。ＦＥＴは電界効果トランジスタ（Field effect transistor）
である。
【０００５】
第１分圧回路５Ａは、電位が最も低い１段目の蓄電素子１Ａの正極の電圧（Ｐ１の電圧）を分圧する回路である。第２分圧回路５Ｂは、２段目の蓄電素子１Ｂの正極の電圧（Ｐ２の電圧）を分圧する回路である。第３分圧回路５Ｃは、電位が最も高い３段目の蓄電素子１Ｃの正極の電圧（Ｐ３の電圧）を分圧する回路である。
【０００６】
第１分圧回路５Ａは、第１抵抗Ｒ１ａと第２抵抗Ｒ２ａから成り、２つの抵抗の接続点Ｄ１が信号線を介して、計測部７の第１入力ポート８Ａに接続されている。第２分圧回路５Ｂは、第１抵抗Ｒ１ｂと第２抵抗Ｒ２ｂから構成されており、２つの抵抗の接続点Ｄ２が信号線を介して、計測部７の第２入力ポート８Ｂに接続されている。第３分圧回路５Ｃは、第１抵抗Ｒ１ｃと第２抵抗Ｒ２ｃから構成されており、２つの抵抗の接続点Ｄ３が信号線を介して、計測部７の第３入力ポート８Ｃに接続されている。
【０００７】
計測部７は、ＣＰＵやＭＰＵであり、第１入力ポート８Ａの電圧に基づいて、１段目の蓄電素子１Ａの正極の電圧を検出する。第２入力ポート８Ｂの電圧に基づいて、２段目の蓄電素子１Ｂの正極の電圧を検出する。第３入力ポート８Ｃの電圧に基づいて、３段目の蓄電素子１Ｃの正極の電圧を検出する。
【０００８】
電圧計測回路２は、第１分圧回路５Ａのロウサイドに、Ｎチャンネルの第１ＦＥＴ６Ａを設けている。電圧計測回路２は、第２分圧回路５Ｂのロウサイドに、Ｎチャンネルの第２ＦＥＴ６Ｂを設けている。電圧計測回路２は、第３分圧回路５Ｃのロウサイドに、Ｎチャンネルの第３ＦＥＴ６Ｃを設けている。非計測時に、第１ＦＥＴ６Ａ、第２ＦＥＴ６Ｂ及び第３ＦＥＴ６Ｃをオフすることで、第１分圧回路５Ａの電流、第２分圧回路５Ｂの電流及び第３分圧回路５Ｃの電流を遮断できる。
【０００９】
ＦＥＴ６を分圧回路５のロウサイドに配置した場合、ＦＥＴ６をオフすると、計測部７は蓄電素子１の正極と導通する。そのため、図１に示すように、電流遮断中（ＦＥＴのオフ時）、計測部７の入力ポート８に対して、対応する蓄電素子１の正極の電圧が加わる。
【００１０】
蓄電素子１の正極の電圧は、段数ごとに高くなるため、高順位の蓄電素子１を計測する入力ポート８で、許容電圧を超える場合がある。
【００１１】
例えば、入力ポート８Ａ〜８Ｃの許容電圧が５Ｖで、蓄電素子１Ａ〜１Ｃのセル電圧Ｖｓが３、６Ｖの場合、１段目の蓄電素子１Ａの正極の電圧は３．６Ｖ、２段目の蓄電素子１Ｂの正極の電圧は７．２Ｖである。２段目の蓄電素子１Ｂの正極の電圧は、許容電圧よりも高いため、第２ＦＥＴ６Ｂのオフ時に、第２入力ポート８Ｂに、許容値よりも高い過電圧が加わる。
【００１２】
３段目の蓄電素子１Ｃの正極の電圧は、２段目の蓄電素子１Ｂの正極の電圧より高いため、第３ＦＥＴ６Ｃをオフした場合、第３入力ポート８Ｃは、２段目と同様に、許容値よりも高い過電圧が加わる。
【００１３】
図２の電圧計測回路３は、電圧計測回路２に対して、第２ＦＥＴ６Ｂ及び第３ＦＥＴ６Ｃが異なる。第２ＦＥＴ６Ｂ及び第３ＦＥＴ６Ｃは、Ｐチャンネルであり、第２分圧回路５Ｂ及び第３分圧回路５Ｃのハイサイドに位置する。
【００１４】
第２ＦＥＴ６Ｂ及び第３ＦＥＴ６Ｃをハイサイドに設けることで、ＦＥＴ６をオフした時に、２段目の蓄電素子１Ｂと３段目の蓄電素子１Ｃを、第２入力ポート８Ｂ及び第３入力ポート８Ｃから切り離すことが出来るので、第２入力ポート８Ｂ及び第３入力ポート８Ｃに過電圧が加わることを抑制できる。
【００１５】
しかし、分圧回路５のハイサイドに配置したＰチャンネルのＦＥＴ６は、対応する蓄電素子１の正極を基準電位として動作するため、対応する蓄電素子１の正極の電圧が低いと、ＳＷをオンしてゲートをグランドに導通させても、Ｖｇｓ＞Ｖｔｈにならず、ＦＥＴ６がオフからオンに切り換わらない場合がある。つまり、ＦＥＴ６をオンして電圧を計測しようとしても、ＦＥＴ６がオフから切り換わらず、蓄電素子１の正極の電圧が計測できない場合がある。
【００１６】
例えば、各段の蓄電素子１Ａ〜１Ｃのセル電圧Ｖｓが１．２Ｖで、Ｖｔｈが２．５Ｖの場合、２段目の蓄電素子１Ｂの正極の電圧は２．４Ｖである。そのため、ＳＷをオンした時のＶｇｓは２．４Ｖであり、Ｖｔｈ＝２．５Ｖよりも小さい。Ｖｇｓ＜Ｖｔｈの場合、第２ＦＥＴ６Ｂはオンせず、計測不良が起きる。ＶｇｓはＦＥＴ６のゲート−ソース間電圧であり、Ｖｔｈは閾値電圧（ＦＥＴがオフからオンに切り換わる電圧）である。
【００１７】
一方、３段目の蓄電素子１Ｃの正極の電圧は３．６Ｖであり、ＳＷをオンしてゲートをグランドに導通した時に、Ｖｇｓ＞Ｖｔｈであることから、第３ＦＥＴ６Ｃは正常に動作する。
【００１８】
２段目の蓄電素子１Ｂに例示される通り、蓄電素子１の正極の最高電圧が計測部７の許容電圧より高く、正極の最低電圧がＦＥＴの閾値電圧Ｖｔｈよりも低い場合、ＦＥＴ６を分圧回路５のロウサイド又はハイサイドのいずれに配置しても、過電圧の問題とＦＥＴの動作不良の問題の双方を解消することはできない。
【００１９】
つまり、ＮチャンネルのＦＥＴ６を分圧回路５のロウサイドに配置することを選択した場合は、過電圧の問題が解消できないし、ＰチャンネルのＦＥＴ６を分圧回路５のハイサイドに配置することを選択した場合は、ＦＥＴの動作不良の問題を解決することが出来ない。ハイサイドは、電気の流れ方向で上流側（電源側）であり、ロウサイドは、電気の流れ方向で下流側（グランド側）である。
【００２０】
また、蓄電素子の正極の電圧と計測部の許容電圧の大小関係、ＦＥＴの閾値電圧との大小関係に拘わらず、過電圧とＦＥＴの動作不良の両対策を行っておけば、電圧計測回路の信頼性が高まる。
【００２１】
本技術は、計測部に対する過電圧の問題とＦＥＴの動作不良の問題の双方を解消することを目的とする。
【課題を解決するための手段】
【００２２】
電圧計測回路は、直列に接続された各段の蓄電素子の電圧を分圧する各分圧回路と、各段の分圧回路の電流を遮断する各スイッチと、各段の分圧回路の出力に基づいて、各段の前記蓄電素子の電圧を計測する計測部と、を備え、各段の前記分圧回路は、グランドに接続される第１抵抗と、対応する前記蓄電素子の正極に接続される第２抵抗と、を備え、各段の前記スイッチのうち、所定段数のスイッチは、ソースを前記第１抵抗に接続し、ドレインを前記第２抵抗に接続したＮチャンネルのＦＥＴであり、前記ＦＥＴのソースが、前記計測部に対する電圧出力端子である。
【００２３】
本技術は、蓄電装置に適用することが出来る。
【発明の効果】
【００２４】
計測部に対する過電圧の問題とＦＥＴの動作不良の問題の双方を解消する。
【図面の簡単な説明】
【００２５】
【図１】電圧計測回路の回路図
【図２】電圧計測回路の回路図
【図３】電圧計測回路の回路図
【図４】バッテリの分解斜視図
【図５】二次電池の平面図
【図６】図５のＡ−Ａ線断面図
【図７】自動車の側面図
【図８】バッテリのブロック図
【図９】アナログ処理回路の回路図
【発明を実施するための形態】
【００２６】
発明者らは、ＦＥＴのチャンネルや、ＦＥＴと分圧回路との位置関係を見直すことで、ＦＥＴの動作不良を抑制しつつ、計測部に対する過電圧を抑制することが出来ないか、検討を行った。
【００２７】
図３は電圧計測回路４の回路図である。電圧計測回路４は、図２の電圧計測回路３に対して、２段目のＦＥＴ６Ｂのチャンネルを変更した点と分圧回路５Ｂに対する位置関係を変更した点が異なっている。
【００２８】
ＦＥＴ６Ｂは、Ｎチャンネルである。ＦＥＴ６Ｂは、分圧回路５Ｂの第１抵抗Ｒ１ｂと第２抵抗Ｒ２ｂの中間に位置し、ソースを第１抵抗Ｒ１ｂに接続し、ドレインを第２抵抗Ｒ２ｂに接続する。ＦＥＴ６Ｂは、グランド基準で動作するため、２段目の蓄電素子１Ｂの正極の電圧（Ｐ２の電圧）に依存せず、スイッチングできる。従って、ＦＥＴ６Ｂの動作不良を抑制できる。
【００２９】
ＦＥＴ６Ｂのソースは、信号線を介して、計測部７の第２入力ポート８Ｂに接続されており、計測部７に対する電圧出力端子である。ＦＥＴ６Ｂのオフ時、第２入力ポート８Ｂは、第１抵抗Ｒ１ｂを介して、グランドに導通するため、２段目の蓄電素子１Ｂの正極の電圧が加わることは無い。このように、ＦＥＴ６のチャンネルと分圧回路５との位置関係を見直すことで、過電圧の問題とＦＥＴの動作不良の問題の双方を解決出来るという知見を得た。
【００３０】
以下、本発明の概要を説明する。
電圧計測回路は、直列に接続された各段の蓄電素子の電圧を分圧する各分圧回路と、各段の分圧回路の電流を遮断する各スイッチと、各段の分圧回路の出力に基づいて、各段の前記蓄電素子の電圧を計測する計測部と、を備え、各段の前記分圧回路は、グランドに接続される第１抵抗と、対応する前記蓄電素子の正極に接続される第２抵抗と、を備え、各段の前記スイッチのうち、所定段数のスイッチは、ソースを前記第１抵抗に接続し、ドレインを前記第２抵抗に接続したＮチャンネルのＦＥＴであり、前記ＦＥＴのソースが、前記計測部に対する電圧出力端子である。
【００３１】
所定段数のスイッチは、ＮチャンネルのＦＥＴであり、グランド基準で動作するため、蓄電素子の正極の電圧に依存せず、スイッチングできる。従って、ＦＥＴの動作不良を抑制できる。
【００３２】
ＦＥＴは、第１抵抗と第２抵抗の間に位置しており、ソースが計測部に対する電圧出力端子である。ＦＥＴのオフ時、計測部は、第１抵抗を介してグランドに導通し、蓄電素子の正極と非導通である。従って、非計測時に、所定段数で、蓄電素子の正極の電圧が計測部に加わって、過電圧になることを抑制できる。計測部の故障を抑制し、蓄電素子の電圧監視が実施できなくなることを防止することが出来る。
【００３３】
各段の前記スイッチのうち、所定段数より高い段数のスイッチは、前記分圧回路のハイサイドに位置するＰチャンネルのＦＥＴでもよい。非計測時に、所定段数より高い段数で、蓄電素子の正極の電圧が計測部に加わって、過電圧になることを抑制できる。計測部の故障を抑制し、蓄電素子の電圧監視が実施できなくなることを防止することが出来る。
【００３４】
各段の前記スイッチのうち、所定段数より低い段数のスイッチは、ソースをグランドに接続したＮチャンネルのＦＥＴでもよい。グランド基準で動作するため、所定段数よりも低い段数で、ＦＥＴの動作不良が発生することを抑制できる。
【００３５】
電圧計測回路は、Ｐチャンネルの前記ＦＥＴを駆動する第１駆動ラインと、Ｎチャンネルの前記ＦＥＴを駆動する第２駆動ラインと、を有し、前記第１駆動ラインは、第１スイッチを介して、グランドに接続され、前記第２駆動ラインは、第２スイッチを介して、最上段の蓄電素子の正極に接続されていてもよい。
【００３６】
第１スイッチをオンすると、第１駆動ラインがグランドに導通して、ゲートの電圧を下げるため、ＰチャンネルのＦＥＴをオフからオンに切り換えることが出来る。第２スイッチをオンすると、第２駆動ラインが最上段の蓄電素子の正極に導通して、ゲートの電圧が上がるため、ＮチャンネルのＦＥＴをオフからオンに切り換えが出来る。第２駆動ラインは、最上段の蓄電素子の正極に接続されるため、ＦＥＴの駆動電圧が確保し易い。つまり、各蓄電素子のセル電圧が低い場合でも、最上段の蓄電素子の正極の電圧は、セル電圧の総和であるからＦＥＴの駆動電圧が確保し易い。
【００３７】
前記所定段数の前記蓄電素子は、正極の最高電圧が前記計測部の許容値より高く、正極の最低電圧が前記ＦＥＴの閾値電圧より低くてもよい。蓄電素子の正極が最高電圧の場合、過電圧が問題となり、蓄電素子の正極が最低電圧の場合、ＦＥＴの動作不良が問題となるが、本技術を適用することで、双方の問題を解消することが出来る。
【００３８】
＜実施形態１＞
１．バッテリ５０の構造説明
バッテリ５０は、図４に示すように、組電池６０と、制御基板６５と、収容体７１を備える。
【００３９】
収容体７１は、合成樹脂材料からなる本体７３と蓋体７４とを備えている。本体７３は有底筒状である。本体７３は、底面部７５と、４つの側面部７６とを備えている。４つの側面部７６によって上端部分に上方開口部７７が形成されている。
【００４０】
収容体７１は、組電池６０と制御基板６５を収容する。組電池６０は１２個の二次電池６２を有する。１２個の二次電池６２は、３並列で４直列に接続されている。制御基板６５は、回路基板ＣＰと回路基板ＣＰ上に搭載される電子部品とを含み、組電池６０の上部に配置されている。
【００４１】
蓋体７４は、本体７３の上方開口部７７を閉鎖する。蓋体７４の周囲には外周壁７８が設けられている。蓋体７４は、平面視略Ｔ字形の突出部７９を有する。蓋体７４の前部のうち、一方の隅部に正極の第１外部端子５１が固定され、他方の隅部に負極の第２外部端子５２が固定されている。
【００４２】
図５及び図６に示すように、二次電池６２は、直方体形状のケース８２内に電極体８３を非水電解質と共に収容したものである。二次電池６２は一例としてリチウムイオン二次電池である。ケース８２は、ケース本体８４と、その上方の開口部を閉鎖する蓋８５とを有している。
【００４３】
電極体８３は、詳細については図示しないが、銅箔からなる基材に活物質を塗布した負極要素と、アルミニウム箔からなる基材に活物質を塗布した正極要素との間に、多孔性の樹脂フィルムからなるセパレータを配置したものである。これらはいずれも帯状で、セパレータに対して負極要素と正極要素とを幅方向の反対側にそれぞれ位置をずらした状態で、ケース本体８４に収容可能となるように扁平状に巻回されている。
【００４４】
正極要素には正極集電体８６を介して正極端子８７が、負極要素には負極集電体８８を介して負極端子８９がそれぞれ接続されている。正極集電体８６及び負極集電体８８は、平板状の台座部９０と、この台座部９０から延びる脚部９１とからなる。台座部９０には貫通孔が形成されている。脚部９１は正極要素又は負極要素に接続されている。正極端子８７及び負極端子８９は、端子本体部９２と、その下面中心部分から下方に突出する軸部９３とからなる。そのうち、正極端子８７の端子本体部９２と軸部９３とは、アルミニウム（単一材料）によって一体成形されている。負極端子８９においては、端子本体部９２がアルミニウム製で、軸部９３が銅製であり、これらを組み付けたものである。正極端子８７及び負極端子８９の端子本体部９２は、蓋８５の両端部に絶縁材料からなるガスケット９４を介して配置され、このガスケット９４から外方へ露出されている。
【００４５】
蓋８５は、圧力開放弁９５を有している。圧力開放弁９５は、図５に示すように、正極端子８７と負極端子８９の間に位置している。圧力開放弁９５は、ケース８２の内圧が制限値を超えた時に、開放して、ケース８２の内圧を下げる。
【００４６】
バッテリ５０は、図７に示すように、自動車１０に搭載して使用することが出来る。バッテリ５０は、自動車１０の駆動装置であるエンジン２０の始動用でもよい。
【００４７】
２．バッテリ５０の電気的構成
図８はバッテリ５０のブロック図である。バッテリ５０は「蓄電装置」である。バッテリ５０は、組電池６０と、電流センサ５３と、電流遮断装置５５と、アナログ処理回路１３０と、管理部１００と、組電池６０の温度を検出する温度センサ（図略）と、を備える。
【００４８】
組電池６０は、直列に接続された４つの二次電池６２Ａ、二次電池６２Ｂ、二次電池６２Ｃ及び二次電池６２Ｄから構成されている。二次電池６２は、「蓄電素子」である。バッテリ５０は、定格１２Ｖである。
【００４９】
組電池６０、電流センサ５３及び電流遮断装置５５は、パワーライン６６、パワーライン６７を介して、直列に接続されている。パワーライン６６、パワーライン６７は電流経路の一例である。
【００５０】
パワーライン６６は、第１外部端子５１と組電池６０の正極とを接続するパワーラインである。パワーライン６７は、第２外部端子５２と組電池６０の負極とを接続するパワーラインである。
【００５１】
電流センサ５３は、組電池６０の負極のパワーライン６７に設けられている。電流センサ５３は、組電池６０の電流Ｉを計測することができる。
【００５２】
電流遮断装置５５は、組電池６０の負極のパワーライン６７に設けられている。電流遮断装置５５は、ＦＥＴ（電界効果トランジスタ：Field effect transistor）を用いることが出来る。電流遮断装置５５は、正常時は、クローズに制御される。異常時に、オープンすることで、バッテリ５０を保護することが出来る。
【００５３】
アナログ処理回路１３０は、１段目の二次電池６２Ａの正極の電圧、２段目の二次電池６２Ｂの正極の電圧、３段目の二次電池６２Ｃの正極の電圧、４段目の二次電池６２Ｄの正極の電圧を、それぞれ分圧して、管理部１００に出力する。分圧して電圧を下げる理由は、ＣＰＵ１１０の許容電圧を超えないようにするためである。
【００５４】
管理部１００は、ＣＰＵ１１０と、メモリ１２０を備える。ＣＰＵ１１０は、二次電池６２の電圧を計測する計測部であり、電圧計測用に４つの入力ポート１１１Ａ〜１１１Ｄを有している。入力ポート１１１の許容電圧は５Ｖである。
【００５５】
管理部１００は、アナログ処理回路１３０、電流センサ５３、温度センサの出力に基づいて、バッテリ５０の監視処理を行う。バッテリ５０の監視処理は、バッテリ５０の電流Ｉの異常、各二次電池６２のセル電圧Ｖｓの異常及びバッテリ５０の温度の異常を監視する処理でもよい。
【００５６】
バッテリ５０には、図８に示すように、エンジン始動装置であるセルモータ２１、車両発電機であるオルタネータ２３、一般電気負荷２５が接続されている。一般電気負荷２５は、定格１２Ｖであり、車両１０に搭載された車両ＥＣＵや、エアコン、オーディオ、カーナビゲーション、補機類などを例示することができる。
【００５７】
３．アナログ処理回路
図９は、アナログ処理回路１３０の回路図である。アナログ処理回路１３０は、第１分圧回路１３１Ａ、第１ＦＥＴ１３３Ａ、第２分圧回路１３１Ｂ、第２ＦＥＴ１３３Ｂ、第３分圧回路１３１Ｃ、第３ＦＥＴ１３３Ｃ、第４分圧回路１３１Ｄ、第４ＦＥＴ１３３Ｄ、第１駆動ラインＬ５及び第２駆動ラインＬ６を有している。ＦＥＴは、電界効果トランジスタである。
【００５８】
第１分圧回路１３１Ａは、電位が最も低い１段目の二次電池６２Ａの正極の電圧（Ｐ１の電圧）を分圧する回路である。第１分圧回路１３１Ａは、第１抵抗Ｒ１ａと第２抵抗Ｒ２ａから成り、２つの抵抗の接続点Ｄ１が信号線Ｌ１を介して、ＣＰＵ１１０の第１入力ポート１１１Ａに接続されている。ＬＨはローパスフィルタである。
【００５９】
第１ＦＥＴ１３３Ａは、Ｎチャンネルであり、第１分圧回路１３１Ａのハイサイドに位置する。第１ＦＥＴ１３３Ａは、ソースを第１分圧回路１３１Ａに接続し、ドレインを１段目の二次電池６２Ａの正極に接続する。第１ＦＥＴ１３３Ａのゲートは、ゲート抵抗Ｒｇを介して、第２駆動ラインＬ６に接続されている。
【００６０】
第２分圧回路１３１Ｂは、２段目の二次電池６２Ｂの正極の電圧（Ｐ２の電圧）を分圧する回路である。第２分圧回路１３１Ｂは、第１抵抗Ｒ１ｂと第２抵抗Ｒ２ｂから成り、２つの抵抗の接続点Ｄ２が信号線Ｌ２を介して、ＣＰＵ１１０の第２入力ポート１１１Ｂに接続されている。ＬＨはローパスフィルタである。
【００６１】
第２ＦＥＴ１３３Ｂは、Ｎチャンネルであり、第１抵抗Ｒ１ｂと第２抵抗Ｒ２ｂの間に位置する。第２ＦＥＴ１３３Ｂは、ソースを第１抵抗Ｒ１ｂに接続し、ドレインを第２抵抗Ｒ２ｂに接続する。第２ＦＥＴ１３３Ｂのゲートは、ゲート抵抗Ｒｇを介して、第２駆動ラインＬ６に接続されている。
【００６２】
第３分圧回路１３１Ｃは、３段目の二次電池６２Ｃの正極の電圧（Ｐ３の電圧）を分圧する回路である。第３分圧回路１３１Ｃは、第１抵抗Ｒ１ｃと第２抵抗Ｒ２ｃから成り、２つの抵抗の接続点Ｄ３が信号線Ｌ３を介して、ＣＰＵ１１０の第３入力ポート１１１Ｃに接続されている。ＬＨはローパスフィルタである。
【００６３】
第３ＦＥＴ１３３Ｃは、Ｐチャンネルであり、第３分圧回路１３１Ｃのハイサイドに位置する。第３ＦＥＴ１３３Ｃは、ソースを３段目の二次電池６２Ｃの正極（Ｐ３）に接続し、ドレインを第３分圧回路１３１Ｃに接続する。第３ＦＥＴ１３３Ｃのゲートは、ゲート抵抗Ｒｇを介して、第１駆動ラインＬ５に接続されている。
【００６４】
第４分圧回路１３１Ｄは、電位が最も高い４段目の二次電池６２Ｄの正極の電圧（Ｐ４の電圧）を分圧する回路である。第４分圧回路１３１Ｄは、第１抵抗Ｒ１ｄと第２抵抗Ｒ２ｄから成り、２つの抵抗の接続点Ｄ４が信号線Ｌ４を介して、ＣＰＵ１１０の第４入力ポート１１１Ｄに接続されている。ＬＨはローパスフィルタである。
【００６５】
第４ＦＥＴ１３３Ｄは、Ｐチャンネルであり、第４分圧回路１３１Ｄのハイサイドに位置する。第４ＦＥＴ１３３Ｄは、ソースを４段目の二次電池６２Ｄの正極（Ｐ４）に接続し、ドレインを第４分圧回路１３１Ｄに接続する。第４ＦＥＴ１３３Ｄのゲートは、ゲート抵抗Ｒｇを介して、第１駆動ラインＬ５に接続されている。
【００６６】
アナログ処理回路１３０は、第１スイッチ１４１と第２スイッチ１４３を有している。第１スイッチ１４１は、ＮチャンネルのＦＥＴである。第１スイッチ１４１は、ソースをグランドに接続し、ドレインを第１駆動ラインＬ５に接続する。第１スイッチ１４１のゲートは、ＣＰＵ１１０の出力ポート１１３に接続されている。第１スイッチ１４１がオフの時、第１駆動ラインＬ５は、所定の高電位と導通していてもよい。所定の高電位は、４段目の二次電池６２Ｄの正極（Ｐ４）でもよい。
【００６７】
第２スイッチ１４３は、ＰチャンネルのＦＥＴである。第２スイッチ１４３は、ソースを最上段（４段目）の二次電池６２Ｄの正極（Ｐ４）に接続し、ドレインを第２駆動ラインＬ６に接続する。第２駆動ラインＬ６は抵抗Ｒ３を介してグランドに接続されている。
【００６８】
ＣＰＵ１１０の出力ポート１１３からＨレベルの計測指令Ｓｒを出力すると、第１スイッチ１４１がオンする。
【００６９】
第１スイッチ１４１がオンすると、第１駆動ラインＬ５がグランドに導通する。第１駆動ラインＬ５がグランドに導通すると、第３ＦＥＴ１３３Ｃ及び第４ＦＥＴ１３３Ｄのゲートがロウレベルになるため、第３ＦＥＴ１３３Ｃ及び第４ＦＥＴ１３３Ｄがオフからオンに切り換わる。
【００７０】
第３ＦＥＴ１３３Ｃがオンに切り換わることで、３段目の二次電池６２Ｃの正極の電圧（Ｐ３の電圧）を、第３分圧回路１３１Ｃで分圧した電圧が、ＣＰＵ１１０の第３入力ポート１１１Ｃに入力される。
【００７１】
第４ＦＥＴ１３３Ｄがオンに切り換わることで、４段目の二次電池６２Ｄの正極の電圧（Ｐ４の電圧）を、第４分圧回路１３１Ｄで分圧した電圧が、ＣＰＵ１１０の第４入力ポート１１１Ｄに入力される。
【００７２】
第１スイッチ１４１がオンすると、第２スイッチ１４３がオンし、第２駆動ラインＬ６が４段目の二次電池６２Ｄの正極と導通する。第２駆動ラインＬ６が４段目の二次電池６２Ｄの正極と導通すると、第１ＦＥＴ１３３Ａ及び第２ＦＥＴ１３３Ｂのゲートがハイレベルになるため、第１ＦＥＴ１３３Ａ及び第２ＦＥＴ１３３Ｂがオフからオンに切り換わる。
【００７３】
第１ＦＥＴ１３３Ａがオンに切り換わることで、１段目の二次電池６２Ａの正極の電圧（Ｐ１の電圧）を、第１分圧回路１３１Ａで分圧した電圧が、ＣＰＵ１１０の第１入力ポート１１１Ａに入力される。
【００７４】
第２ＦＥＴ１３３Ｂがオンに切り換わることで、２段目の二次電池６２Ｂの正極の電圧（Ｐ２の電圧）を、第２分圧回路１３１Ｂで分圧した電圧が、ＣＰＵ１１０の第２入力ポート１１１Ｂに入力される。
【００７５】
このように、計測指令Ｓｒを出力すると、１段目〜４段目の各二次電池６２Ａ、二次電池６２Ｂ、二次電池６２Ｃ及び二次電池６２Ｄの正極の電圧を、第１分圧回路１３１Ａ、第２分圧回路１３１Ｂ、第３分圧回路１３１Ｃ及び第４分圧回路１３１Ｄでそれぞれ分圧した電圧が、ＣＰＵ１１０の４つの入力ポート１１１Ａ、入力ポート１１１Ｂ、入力ポート１１１Ｃ及び入力ポート１１１Ｄに入力される。
【００７６】
そのため、ＣＰＵ１１０は、第１入力ポート１１１Ａ、第２入力ポート１１１Ｂ、第３入力ポート１１１Ｃ及び第４入力ポート１１１Ｄの入力電圧から各二次電池６２Ａ、二次電池６２Ｂ、二次電池６２Ｃ、二次電池６２Ｄのセル電圧Ｖｓを求めることが出来る。
【００７７】
つまり、２段目の二次電池６２Ｂの正極の電圧から１段目の二次電池６２Ａの正極の電圧を引くことで、２段目の二次電池６２Ｂのセル電圧Ｖｓを求めることが出来る。同様に、３段目の二次電池６２Ｃの正極の電圧から２段目の二次電池６２Ｂの正極の電圧を引くことで、３段目の二次電池６２Ｃのセル電圧Ｖｓを求めることが出来る。４段目の二次電池６２Ｄの正極の電圧から３段目の二次電池６２Ｃの正極の電圧を引くことで、４段目の二次電池６２Ｄのセル電圧Ｖｓを求めることが出来る。
【００７８】
４．効果説明
二次電池６２の正極の最高電圧がＣＰＵ１１０の許容電圧（Ｖ＝５Ｖ）より高く、正極の最低電圧がＦＥＴ１３３の閾値電圧（Ｖｔｈ＝２．５Ｖ）よりも低い場合、ＦＥＴ１３３を分圧回路１３１のロウサイド又はハイサイドのいずれに配置しても、過電圧の問題とＦＥＴの動作不良の問題の双方を解消することはできない。
【００７９】
例えば、二次電池６２Ａ〜６２Ｄの使用範囲（セル電圧Ｖｓ）が１．２Ｖ〜３．８Ｖである場合、２段目の二次電池６２Ｂの正極の最低電圧は２．４Ｖ、正極の最高電圧は７．６Ｖであり、正極の最高電圧がＣＰＵ１１０の許容電圧（５Ｖ）より高く、正極の最低電圧がＦＥＴ１３３の閾値電圧（Ｖｔｈ＝２．５Ｖ）より低い。
【００８０】
アナログ処理回路１３０は、２段目の二次電池６２Ｂに対応する第２ＦＥＴ１３３ＢにＮチャンネルのＦＥＴを用いている。第２ＦＥＴ１３３Ｂは、第１抵抗Ｒ１ｂと第２抵抗Ｒ２ｂの間に位置しており、ソースがＣＰＵ１１０に対する電圧出力端子である。
【００８１】
第２ＦＥＴ１３３Ｂは、Ｎチャンネルであり、グランド基準で動作するため、２段目の二次電池６２Ｂの正極の電圧に依存せず、スイッチングできる。従って、第２ＦＥＴ１３３Ｂの動作不良を抑制できる。
【００８２】
第２ＦＥＴ１３３Ｂをオフすると、ＣＰＵ１１０の第２入力ポート１１１Ｂは、第１抵抗Ｒ１ｂを介してグランドに導通し、２段目の二次電池６２Ｂの正極とは非導通である。そのため、非計測時、ＣＰＵ１１０の第２入力ポート１１１Ｂに対して許容電圧を超える過電圧が入力されることは無い。
【００８３】
以上のことから、２段目の二次電池６２Ｂについて、ＣＰＵ１１０に対する過電圧の問題と第２ＦＥＴ１３３Ｂの動作不良の問題の双方を解消することが出来る。
【００８４】
３段目の第３ＦＥＴ１３３Ｃは、第３分圧回路１３１Ｃのハイサイドに位置するＰチャンネルのＦＥＴであり、４段目の第４ＦＥＴ１３３Ｄは、第４分圧回路１３１Ｄのハイサイドに位置するＰチャンネルのＦＥＴである。
【００８５】
第３ＦＥＴ１３３Ｃをオフすると、ＣＰＵ１１０の第３入力ポート１１１Ｃは３段目の二次電池６２Ｃの正極に対して非導通となり、第４ＦＥＴ１３３Ｄをオフすると、ＣＰＵ１１０の第４入力ポート１１１Ｄは４段目の二次電池６２Ｄの正極に対して非導通となる。そのため、非計測時に、３段目の二次電池６２Ｃの電圧を計測する第３入力ポート１１１Ｃや、４段目の二次電池６２Ｃの電圧を計測する第４入力ポート１１１Ｄが過電圧になることを抑制できる。
【００８６】
１段目の第１ＦＥＴ１３３Ａは、第１分圧回路１３１Ａのハイサイドに位置するＮチャンネルのＦＥＴである。第１ＦＥＴ１３３Ａのソースは、第１分圧回路１３１Ａを介してグランドに接続されている。第１ＦＥＴ１３３Ａは、グランド基準で動作するため、１段目の二次電池６２ａの正極の電圧に依存せず、スイッチングできる。従って、第１ＦＥＴ１３３Ａの動作不良を抑制できる。
【００８７】
＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
【００８８】
（１）上記実施形態１では、蓄電素子の一例として、二次電池６２を例示した。蓄電素子は、二次電池６２に限らず、キャパシタでもよい。二次電池６２は、リチウムイオン二次電池に限らず他の非水電解質二次電池でもよい。鉛蓄電池などを使用することも出来る。
【００８９】
（２）上記実施形態１では、バッテリ５０を自動車１０に搭載した。自動二輪車に搭載してもよい。バッテリ５０の用途はエンジン始動用以外でもよい。バッテリ５０は、移動体用（車両用や船舶用、AGVなど）や、産業用（無停電電源システムや太陽光発電システムの蓄電装置）など、種々の用途に使用してもよい。
【００９０】
（３）上記実施形態１では、ＣＰＵ１１０に、電圧計測用として、４つの入力ポート１１１Ａ、１１１Ｂ、１１１Ｃ及び１１１Ｄを設けた。入力ポート１１１は１つでもよい。この場合、マルチプレクサなどを使用して、入力ポート１１１の接続先を、各段の分圧回路１３１Ａ〜１３１Ｄとの間で、切り換えるようにしてもよい。
【００９１】
（４）上記実施形態１では、１段目から４段目の４つのＦＥＴ１３３Ａ、ＦＥＴ１３３Ｂ、ＦＥＴ１３３Ｃ及びＦＥＴ１３３Ｄのうち、２段目の第２ＦＥＴ１３３Ｂを、Ｎチャンネルとし、第２分圧回路１３１Ｂの第１抵抗Ｒ１ｂと第２抵抗Ｒ２ｂの間の位置に配置した。２段目に限らず、所定段数のＦＥＴを、Ｎチャンネルとし、分圧回路１３１の第１抵抗Ｒ１と第２抵抗Ｒ２の間の位置に配置してもよい。例えば、過電圧の問題は、高い段数の二次電池を計測する計測ラインで発生し易く、ＦＥＴの動作不良の問題は、低い段数の二次電池を計測する計測ラインで発生し易い。つまり、中段の二次電池を計測する計測ラインで、過電圧の問題とＦＥＴの動作不良の問題が起こりやすい。そのため、二次電池の正極の電圧とＣＰＵの許容電圧の関係、ＦＥＴの閾値電圧との関係に拘わらず、２段目と３段目など、中段のＦＥＴを、Ｎチャンネルとし、分圧回路１３１の第１抵抗Ｒ１と第２抵抗Ｒ２の間の位置に配置してもよい。また、１段目や４段目など、正極の最高電圧がＣＰＵ１１０の許容電圧より高いか、正極の最低電圧がＦＥＴ１３３の閾値電圧より低い場合のいずれか一方にのみ該当する場合でも、ＦＥＴ１３３を、Ｎチャンネルとして、分圧回路１３１の第１抵抗Ｒ１と第２抵抗Ｒ２の間に配置してもよい。
【００９２】
（５）上記実施形態１では、組電池６０用の電圧計測回路を示した。電圧計測回路は、単セル用の電圧計測回路でもよい。つまり、単セルの場合でも、正極の最高電圧が計測部の許容電圧より高く、正極の最低電圧がＦＥＴの閾値電圧Ｖｔｈよりも低い場合、同様の問題が起きるからである。
【符号の説明】
【００９３】
１０  自動車
５０  バッテリ（蓄電装置）
６２  二次電池（蓄電素子）
１００  管理部
１１０  ＣＰＵ（計測部）
１３０  アナログ処理回路
１３１Ａ〜１３１Ｄ  第１分圧回路〜第４分圧回路
１３３Ａ〜１３３Ｄ  第１ＦＥＴ〜第４ＦＥＴ
１４１  第１スイッチ
１４３  第２スイッチ
Ｌ５  第１駆動ライン
Ｌ６  第２駆動ライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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