(57)【要約】【課題】超電導ゲートメモリ回路を提供する。【解決手段】超電導ゲートメモリ回路は、書込みイネーブル入力に提供される書込みイネーブル単一磁束量子（ＳＦＱ）パルスと、データ書込み入力に提供される書込みデータＳＦＱパルスの個々の存否とに応答してデジタル状態を第１のデータ状態および第２のデータ状態のうちの１つとして設定するように構成されたジョセフソンＤゲート回路を含む。回路は、ジョセフソンＤゲートに結合された記憶ループをも含む。記憶ループは、デジタル状態を記憶して、読出しイネーブル入力に提供される読出しイネーブルＳＦＱパルスと、読出しデータ入力に提供される読出しデータＳＦＱパルスとに応答して出力においてデジタル状態を読み出すように構成することができる。【選択図】  図１
2020149761.tif 000002
【特許請求の範囲】
【請求項１】
超電導ゲートメモリ回路であって、
データ書込み入力に提供される書込みデータ単一磁束量子（ＳＦＱ）パルスの存否に応答してデジタル状態を第１のデータ状態および第２のデータ状態のうちの１つとして設定するように構成されたゲート回路と、
前記ゲート回路に結合され、デジタル状態に基づいて設定された電流振幅を有するループ電流を伝導する記憶ループと
を備える超電導ゲートメモリ回路。
【請求項２】
前記ゲート回路は、書込みイネーブル入力に提供される書込みイネーブルＳＦＱパルスと、書込みデータ入力に提供される前記書込みデータＳＦＱパルスの個々の存否とに応答してデジタル状態を第１のデータ状態および第２のデータ状態のうちの１つとして設定するように構成されるジョセフソンＤゲート回路として構成され、前記ゲート回路は、前記書込みイネーブル入力と関連付けられた第１のジョセフソン接合と、前記書込みデータ入力と関連付けられた第２のジョセフソン接合とを含み、前記デジタル状態は、前記第１のジョセフソン接合と関連付けられた超電導相に対応する、請求項１に記載の回路。
【請求項３】
前記記憶ループは、読出しイネーブル入力に提供される読出しイネーブルＳＦＱパルスと、読出しデータ入力に提供される読出しデータＳＦＱパルスとに応答して出力において前記デジタル状態の読み出しを提供するように構成されている、請求項１に記載の回路。
【請求項４】
前記記憶ループは、少なくとも１つのループ変圧器を含み、前記少なくとも１つのループ変圧器の各ループ変圧器は、
バイアス電流を伝導するように構成された一次インダクタと、
読出しジョセフソン接合と直列であり、かつ前記ループ電流が前記第１のデータ状態に対応する前記ゲート回路によって設定される第１の電流振幅と、前記第２のデータ状態に対応する前記ゲート回路によって設定される第２の電流振幅とを有するように、前記ループ電流を誘導するように構成される二次インダクタと
を含む、請求項１に記載の回路。
【請求項５】
請求項１に記載の超電導ゲートメモリ回路を備えたメモリセルであって、
ワード書込み線を書込みイネーブル入力に結合して、前記ワード書込み線上を伝播するワード書込み信号に基づいて書込みイネーブルＳＦＱパルスを提供する第１のジョセフソン伝送線（ＪＴＬ）相互接続と、
ビット書込み線を書込みデータ入力に結合して、前記ビット書込み線上を伝播するビット書込み信号に基づいて書込みデータＳＦＱパルスを提供する第２のＪＴＬ相互接続と、
ワード読出し線を読出しイネーブル入力に結合して、前記ワード読出し線上を伝播するワード読出し信号に基づいて読出しイネーブルＳＦＱパルスを提供する第３のＪＴＬ相互接続と、
ビット読出し線を読出しデータ入力に結合して、前記ビット読出し線上を伝播するビット読出し信号に基づいて読出しデータＳＦＱパルスを提供する第４のＪＴＬ相互接続と
をさらに備える、メモリセル。
【請求項６】
超電導メモリ回路からデジタル状態を読み出すための方法であって、
記憶ループに流れるループ電流の振幅に基づいて前記デジタル状態を第１のデータ状態および第２のデータ状態のうちの１つとして記憶するステップと、
前記ループ電流の振幅に基づいて出力において個々の第１のデータ状態または第２のデータ状態を示すために、読出しデータ単一磁束量子（ＳＦＱ）パルスに応答して読出しジョセフソン接合をトリガするか、またはトリガしないように読出しデータ入力に前記読出しデータＳＦＱパルスを提供するステップと
を含む、方法。
【請求項７】
読出しイネーブル入力に読出しイネーブルＳＦＱパルスを提供して前記読出しジョセフソン接合をバイアスするステップをさらに含み、前記読出しデータＳＦＱパルスを提供するステップは、バイアスされた前記読出しジョセフソン接合をトリガするか、またはトリガしないように前記読出しデータ入力に前記読出しデータＳＦＱパルスを提供することを含む、請求項６に記載の方法。
【請求項８】
少なくとも１つのループ変圧器にバイアス電流を提供するステップをさらに含み、前記少なくとも１つのループ変圧器の各ループ変圧器は、前記バイアス電流を伝導するように構成された一次インダクタと、前記読出しジョセフソン接合と直列であり、前記ループ電流が前記第１のデータ状態に対応する第１の振幅と前記第２のデータ状態に対応する第２の振幅とを有するように、前記ループ電流を誘導するように構成される二次インダクタとを含み、前記少なくとも１つのループ変圧器のうちの１つのループ変圧器は、個々の少なくとも１つのループ変圧器と関連付けられた前記一次インダクタに誘導結合される三次インダクタをさらに含み、方法はさらに読出しイネーブルＳＦＱパルスを前記三次インダクタに提供して、前記ループ電流の振幅を変更して、前記読出しジョセフソン接合をバイアスすることを含む、請求項６に記載の方法。
【請求項９】
前記デジタル状態を記憶するステップは、ジョセフソンＤゲートを介して前記第１のデータ状態および前記第２のデータ状態のうちの１つとして前記デジタル状態を記憶して、記憶ループと関連付けられたループ電流を伝導することを含む、請求項６に記載の方法。
【請求項１０】
前記ループ電流は、前記第１のデータ状態に対応する第１の振幅と、前記第２のデータ状態に対応する第２の振幅とを有し、前記ループ電流の前記第２の振幅は、前記ループ電流の前記第１の振幅から、前記記憶ループ内で誘導される、ジョセフソンＤゲートと関連付けられた少なくとも１つのジョセフソン接合の超電導相に対応する誘導電流成分を差し引いたものにほぼ等しい、請求項６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般に、量子および古典的デジタル超電導回路に関し、具体的には、超電導ゲートメモリ回路に関する。
【背景技術】
【０００２】
デジタル論理回路の分野で、よく知られ、高度に開発されたＣＭＯＳ（相補型金属酸化膜半導体：ｃｏｍｐｌｉｍｅｎｔａｒｙ  ｍｅｔａｌ−ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術が広く使用されている。ＣＭＯＳは、技術として成熟に近づき始めているので、速度、消費電力計算密度、相互接続帯域幅などの点でより高性能につながり得る代替方法に関心がある。ＣＭＯＳ技術に対する代替方法は、２０Ｇｂ／ｓ（ギガバイト／秒）以上の典型的なデータレート、およびおよそ４°ケルビンの動作温度で、およそ４ｎＷ（ナノワット）の典型的な信号電力を有する、超電導ジョセフソン接合を利用する超電導体ベースの単一磁束量子回路構成を含む。
【発明の概要】
【０００３】
１つの例は、超電導ゲートメモリ回路を含む。回路は、書込みイネーブル入力に提供される書込みイネーブル単一磁束量子（ＳＦＱ：ｓｉｎｇｌｅ  ｆｌｕｘ  ｑｕａｎｔｕｍ）パルスと、データ書込み入力に提供される書込みデータＳＦＱパルスの個々の存否とに応答してデジタル状態を第１のデータ状態および第２のデータ状態のうちの１つとして設定するように構成されたジョセフソンＤゲート回路を含む。回路は、ジョセフソンＤゲートに結合された記憶ループをも含む。記憶ループは、デジタル状態を記憶して、読出しイネーブル入力に提供される読出しイネーブルＳＦＱパルスと、読出しデータ入力に提供される読出しデータＳＦＱパルスとに応答して出力においてデジタル状態を読み出すように構成することができる。
【０００４】
別の例は、超電導ゲートメモリ回路からデジタル状態を読み出すための方法を含む。方法は、ジョセフソンＤゲートを介して第１のデータ状態および第２のデータ状態のうちの１つとしてデジタル状態を記憶して、読出しジョセフソン接合および出力を含む記憶ループと関連付けられたループ電流を伝導することを含み、ループ電流は、デジタル状態に基づく振幅を有する。方法は、読出しイネーブル入力に読出しイネーブルＳＦＱパルスを提供して読出しジョセフソン接合をバイアスすることをも含む。方法は、ループ電流の振幅に基づいて出力において個々の第１のデータ状態または第２のデータ状態を示すために、読出しデータＳＦＱパルスに応答して読出しジョセフソン接合をトリガするか、またはトリガしないように読出しデータ入力に読出しデータＳＦＱパルスを提供することをさらに含む。
【０００５】
別の例は、メモリセル回路を含む。回路は、ワード書込み線を書込みイネーブル入力に結合して、ワード書込み線上を伝播するワード書込み信号に基づいて書込みイネーブルＳＦＱパルスを提供する第１のジョセフソン伝送線（ＪＴＬ：Ｊｏｓｅｐｈｓｏｎ  ｔｒａｎｓｍｉｓｓｉｏｎ  ｌｉｎｅ）相互接続と、ビット書込み線を書込みデータ入力に結合して、ビット書込み線上を伝播するビット書込み信号に基づいて書込みデータＳＦＱパルスを提供する第２のＪＴＬ相互接続とを含む。回路は、書込みイネーブルＳＦＱパルスと、書込みデータＳＦＱパルスの個々の存否とに応答してデジタル状態を第１のデータ状態および第２のデータ状態のうちの１つとして設定するように構成されたジョセフソンＤゲート回路をも含む。回路は、ワード読出し線を読出しイネーブル入力に結合して、ワード読出し信号に基づいて読出しイネーブルＳＦＱパルスを提供する第３のＪＴＬ相互接続と、ビット読出し線を読出しデータ入力に結合して、ビット読出し信号に基づいて読出しデータＳＦＱパルスを提供する第４のＪＴＬ相互接続とをも含む。回路は、ジョセフソンＤゲートに結合された記憶ループをさらに含み、記憶ループは、デジタル状態を記憶して、読出しイネーブルＳＦＱパルスと、読出しデータＳＦＱパルスとに応答して出力においてデジタル状態を読み出すように構成される。
【図面の簡単な説明】
【０００６】
【図１】超電導ゲートメモリ回路の例示的略図を示す。
【図２】超電導ゲートメモリ回路の例を示す。
【図３】超電導ゲートメモリ回路のデータ書込み動作の例示的略図を示す。
【図４】超電導ゲートメモリ回路のデータ読出し動作の例示的略図を示す。
【図５】超電導ゲートメモリ回路のデータ書込み動作の別の例示的略図を示す。
【図６】超電導ゲートメモリ回路のデータ読出し動作の別の例示的略図を示す。
【図７】超電導ゲートメモリ回路の別の例を示す。
【図８】メモリセルの例示的略図を示す。
【図９】メモリ回路の例を示す。
【図１０】超電導ゲートメモリ回路からデジタル状態を読み出すための方法の例を示す。
【発明を実施するための形態】
【０００７】
本開示は、一般に、量子および古典的デジタル超電導回路に関し、具体的には、超電導ゲートメモリ回路に関する。レシプロカル量子論理（ＲＱＬ：ｒｅｃｉｐｒｏｃａｌ  ｑｕａｎｔｕｍ  ｌｏｇｉｃ）は、正パルスを使用して論理演算が完了され、他方、半クロックサイクル後に来る対応する負パルスを使用して内部状態が消去されるレシプロカルデータ符号化を利用して、組合せ論理挙動を作り出す。ＲＱＬ論理演算の例は、ともに「単一磁束量子回路（Ｓｉｎｇｌｅ  Ｆｌｕｘ  Ｑｕａｎｔｕｍ  Ｃｉｒｃｕｉｔｓ）」と題された、米国特許第７，７２４，０２０号明細書および米国特許第７，９７７，９６４号明細書に開示され、両方の内容全体が本明細書に参照により援用される。
【０００８】
超電導ゲートメモリ回路は、第１のデータ状態（例えば、論理０）または第２のデータ状態（例えば、論理１）に対応するデジタル状態を設定するように構成された双安定ループを含み、かつＲＱＬアーキテクチャを具体化するジョセフソンＤゲート回路を含み得る。一例として、双安定ループは、双安定ループを構成する複数（例えば、一対）のジョセフソン接合のうちの１つの超電導相に対応する双安定電流に基づいてデジタル状態を設定することができる。デジタル状態は、イネーブル入力に提供される書込みイネーブルＳＦＱパルスと、データ入力に提供される書込みデータＳＦＱパルスの存否とに基づいて、ジョセフソンＤゲート回路に書き込むことができる。例えば、書込みデータＳＦＱパルスの非存在は、第１のデータ状態（例えば、論理０）に対応することができ、書込みデータＳＦＱパルスの存在は、第２のデータ状態（例えば、論理１）に対応することができる。書込みイネーブルＳＦＱパルスおよび／または書込みデータＳＦＱパルスに応答して、ジョセフソンＤゲート回路内の複数のジョセフソン接合は、ジョセフソン接合を２π状態に設定するように順次トリガして超電導相を提供し、したがってデジタル状態を設定することができる。
【０００９】
超電導ゲートメモリ回路は、変圧器を介してジョセフソンＤゲートに誘導結合される記憶ループをも含み得る。記憶ループは、バイアス電流を介して誘導されるループ電流を伝導するように構成することができ、ループ電流は、デジタル状態に対応する振幅を有する。例えば、デジタル状態の第１のデータ状態で、ループ電流は、誘導されたバイアス電流に基づく第１の振幅を有することができ、第２のデータ状態で、ループ電流は、第１の振幅からジョセフソンＤゲートと関連付けられたジョセフソン接合の超電導相に対応する誘導電流成分を差し引いたものに対応する第２の振幅を有することができる。記憶ループは、記憶ループに誘導的に提供される読出しイネーブルＳＦＱパルスを受け取って、ループ電流の振幅を変更して、記憶ループ内に設けられる読出しジョセフソン接合をバイアスすることができる。記憶ループは、ループ電流の第２の振幅に応答して読出しジョセフソン接合をトリガするか、またはループ電流の第１の振幅に応答して読出しジョセフソン接合をトリガしないように構成され得る読出しデータＳＦＱパルスを受け取ることもできる。読出しジョセフソン接合をトリガすること、またはトリガしないことにより、記憶ループに結合される超電導ゲートメモリ回路の出力においてデジタル状態の指標を提供することができる。
【００１０】
一例として、超電導ゲートメモリ回路は、超電導メモリ回路の一部などの、メモリセルに実装することができる。超電導メモリ回路は、超電導ゲートメモリ回路を含むことができ、ワード線およびビット線をメモリセルに結合するジョセフソン伝送線（ＪＴＬ：Ｊｏｓｅｐｈｓｏｎ  ｔｒａｎｓｍｉｓｓｉｏｎ  ｌｉｎｅ）相互接続をさらに含むことができる。一例として、第１のＪＴＬ相互接続は、行内のメモリセルのすべてと関連付けられたワード書込み線を書込みイネーブル入力に結合して、ワード書込み線上を伝播するワード書込み信号に基づいて書込みイネーブルＳＦＱパルスを提供することができ、第２のＪＴＬ相互接続は、列内のメモリセルのすべてと関連付けられたビット書込み線を書込みデータ入力に結合して、ビット書込み線上を伝播するビット書込み信号に基づいて書込みデータＳＦＱパルスを提供することができる。したがって、ワード書込み線は、データ書込み動作中にメモリセルの所与の行を選択して、ビット書込み線に基づいてその行にデータを書き込むことができる。同様に、第３のＪＴＬ相互接続は、行内のメモリセルと関連付けられたワード読出し線を読出しイネーブル入力に結合して、ワード読出し線上を伝播するワード読出し信号に基づいて読出しイネーブルＳＦＱパルスを提供することができ、第４のＪＴＬ相互接続は、列内のメモリセルのすべてと関連付けられたビット読出し線を読出しデータ入力に結合して、ビット読出し線上を伝播するビット読出し信号に基づいて読出しデータＳＦＱパルスを提供することができる。したがって、ワード読出し線は、データ読出し動作中にメモリセルの所与の行を選択して、ビット読出し線に基づいてその行からデータを読み出すことができる。それゆえ、超電導ゲートメモリ回路は、データの選択可能なワードを記憶するためのメモリアレイとして動作することができる。
【００１１】
図１は、超電導ゲートメモリ回路１０の例示的略図を示す。一例として、超電導ゲートメモリ回路１０は、超電導ゲートメモリ回路１０がアレイ内のメモリセルに対応することができるように、メモリ回路に実装することができる。
【００１２】
超電導ゲートメモリ回路１０は、ジョセフソンＤゲート回路１２を含む。一例として、ジョセフソンＤゲート１２は、双安定ループを含み得、双安定ループは、双安定ループ内の双安定電流に基づいてデジタル状態を設定することができる。図１の例において、バイアス電流ＩＢＩＡＳがジョセフソンＤゲートに供給されて、ジョセフソンＤゲートにバイアス電流を誘導し、ジョセフソンＤゲート内に配置される少なくとも１つのジョセフソン接合にバイアスを提供する。一例として、バイアス電流ＩＢＩＡＳは、ＤＣ電流として提供することができる。例えば、バイアス電流ＩＢＩＡＳは、所与のメモリアレイ内の所与の行または列で、それぞれが超電導ゲートメモリ回路１０に対応している、複数のメモリセルのそれぞれに順次に提供することができる。
【００１３】
書込み動作中に、ジョセフソンＤゲート回路１２は、書込みイネーブル入力などにおいて、書込みイネーブル信号ＥＮＷを受け取り、書込みデータ入力などにおいて、書込みデータ信号ＤＴＷを受け取る。一例として、書込みイネーブル信号ＥＮＷおよび書込みデータ信号ＤＴＷは、それぞれ、単一磁束量子（ＳＦＱ：ｓｉｎｇｌｅ  ｆｌｕｘ  ｑｕａｎｔｕｍ）パルスの存在に対応する第１の二値状態と、ＳＦＱパルスの非存在に対応する第２の二値状態とを有することができる。例えば、書込みイネーブル信号ＥＮＷおよび書込みデータ信号ＤＴＷは、超電導ゲートメモリ回路１０を含むメモリ回路で生成されるワード書込み信号およびビット書込み信号に基づいてジョセフソン伝送線（ＪＴＬ：Ｊｏｓｅｐｈｓｏｎ  ｔｒａｎｓｍｉｓｓｉｏｎ  ｌｉｎｅ）相互接続によって生成することができる。書込みイネーブル信号ＥＮＷは、したがって、デジタル状態の記憶のために超電導ゲートメモリ回路１０への書込み動作を可能にすることができ、書込みデータ信号ＤＴＷは、書込みデータＳＦＱパルスの存否に基づくデジタル状態に対応することができる。例えば、書込みデータＳＦＱパルスの非存在は、第１のデータ状態（例えば、論理０）に対応することができ、書込みデータＳＦＱパルスの存在は、第２のデータ状態（例えば、論理１）に対応することができる。書込みイネーブルＳＦＱパルスおよび／または書込みデータＳＦＱパルスに応答して、ジョセフソンＤゲート回路１２内の複数のジョセフソン接合は、順次トリガして、デジタル状態を設定することに対応する超電導相（例えば、双安定電流）を生成するようにジョセフソン接合のうちの１つを２π状態に設定することができる。デジタル状態を設定する方式は、全体として参照により本明細書に援用される、代理人整理番号第ＮＧ（ＥＳ）０２２８７６  ＵＳ  ＰＲＩ、米国特許出願第１４／３２５，５１８号明細書に説明される。
【００１４】
図１の例において、デジタル状態は、記憶ループ１４に提供される信号ＳＴによって表される。デジタル状態ＳＴは、続いて記憶ループ１４に記憶される第１のデータ状態または第２のデータ状態のいずれかに対応する。一例として、記憶ループ１４は、デジタル状態に基づく振幅を有するループ電流を伝導するように構成される超電導ループとして構成することができる。加えて、例えば、記憶ループ１４は、例えばデジタル状態に対応するようなループ電流の振幅に基づいて、読出し動作中に出力信号ＯＵＴとしてデジタル状態の指標を提供することができる読出しジョセフソン接合を含み得る。
【００１５】
読出し動作中に、記憶ループ１４は、読出しイネーブル入力などにおいて、読出しイネーブル信号ＥＮＲを受け取り、読出しデータ入力などにおいて、読出しデータ信号ＤＴＲを受け取る。一例として、読出しイネーブル信号ＥＮＲおよび読出しデータ信号ＤＴＲは、それぞれ、ＳＦＱパルスとして提供することができる。例えば、読出しイネーブル信号ＥＮＲおよび読出しデータ信号ＤＴＲは、超電導ゲートメモリ回路１０を含むメモリ回路で生成されるワード読出し信号およびビット読出し信号に基づいてＪＴＬ相互接続によって生成することができる。読出しイネーブル信号ＥＮＲは、したがって、超電導ゲートメモリ回路１０への読出し動作を可能にすることができ、読出しデータ信号ＤＴＲは、読出しデータＳＦＱパルスの存否に基づいて出力信号ＯＵＴとしてのデジタル信号の読出しをトリガすることができる。
【００１６】
図１の例において、記憶ループ１４は、少なくとも１つのループ変圧器に提供することができるバイアス電流ＩＢＩＡＳを受け取って、記憶ループ１４内にループ電流を誘導するように構成される。ジョセフソンＤゲート１２は、ジョセフソンＤゲートのジョセフソン接合の超電導相に基づいて記憶ループ１４のループ電流における電流成分を誘導することができるデジタル状態ＳＴを設定することができる。したがって、デジタル状態ＳＴは、記憶ループ１４内のループ電流の振幅に影響を与えることができる。一例として、読出しイネーブル信号ＥＮＲは、誘導結合を介して記憶ループ１４のループ電流の振幅に同じく影響を与えるように提供することができ、かつ読出しジョセフソン接合に対するバイアスを提供することができる。そのため、第１のデータ状態では、読出しデータ信号ＤＴＲは、読出しジョセフソン接合をトリガするのに不十分であり得、それにより、デジタル状態が第１のデータ状態にあることの指標を出力信号ＯＵＴとして提供することができる。しかしながら、第２のデータ状態では、読出しジョセフソン接合は、十分にバイアスされ得、読出しデータ信号ＤＴＲが読出しジョセフソン接合をトリガして、デジタル状態が第２のデータ状態にあることの指標を出力信号ＯＵＴとして提供することができる。それゆえ、超電導ゲートメモリ回路１０は、データ書込み動作でデジタル状態を記憶するように構成することができ、デジタル状態は、データ読出し動作で記憶ループから読み出すことができる。
【００１７】
図２は、超電導ゲートメモリ回路５０の例を示す。一例として、超電導ゲートメモリ回路５０は、超電導ゲートメモリ回路５０がアレイ内のメモリセルに対応することができるように、メモリ回路に実装することができる。
【００１８】
超電導ゲートメモリ回路５０は、ジョセフソンＤゲート回路５２および記憶ループ５４を含む。ジョセフソンＤゲート回路５２は、書込みイネーブル信号ＥＮＷが提供される書込みイネーブル入力５６と、書込みデータ信号ＤＴＷが提供される書込みデータ入力５８とを含む。ジョセフソンＤゲート回路５２は、一次インダクタＬ１および二次インダクタＬ２を含むバイアス変圧器６０をも含む。バイアス電流ＩＢＩＡＳが一次インダクタＬ１を介して提供されて、二次インダクタＬ２でバイアス電流を誘導する。ジョセフソンＤゲート回路５２は、第１のジョセフソン接合ＪＪ１、第２のジョセフソン接合ＪＪ２、および二次インダクタＬ２によって形成される双安定ループ６２をも含む。ジョセフソンＤゲート回路５２は、書込みイネーブル入力５６と双安定ループ６２とを相互接続する第３のジョセフソン接合ＪＪ３、および書込みデータ入力５８と双安定ループ６２とを相互接続するインダクタＬ３をも含む。
【００１９】
記憶ループ５４は、一次インダクタＬ５および二次インダクタＬ６を含む第１のループ変圧器６４、ならびに一次インダクタＬ７および二次インダクタＬ８を含む第２のループ変圧器６６を含む。バイアス電流ＩＢＩＡＳは、一次インダクタＬ５およびＬ７を介して提供されて、個々の二次インダクタＬ６およびＬ８でループ電流を誘導する。加えて、図２の例において、バイアス変圧器６０は、一次インダクタＬ１および二次インダクタＬ２に誘導結合される三次インダクタＬ４をも含む。そのため、ループ電流は、ジョセフソンＤゲート回路５２で一次インダクタＬ１を介して流れるバイアス電流ＩＢＩＡＳに応答して三次インダクタＬ４を介して流れる。記憶ループ５４は、三次インダクタＬ４ならびに二次インダクタＬ６およびＬ８と直列に配置された読出しジョセフソン接合ＪＪＲＯをも含む。そのため、記憶ループ５４は、ループ電流が記憶ループ５４の周りを流れる超電導ループとして配置される。
【００２０】
記憶ループ５４は、読出しイネーブル信号ＥＮＲが提供される読出しイネーブル入力６８をも含む。読出しイネーブル信号ＥＮＲは、一次インダクタＬ７および二次インダクタＬ８に誘導結合される三次インダクタＬ９を介して提供されるものとして明示される。一例として、本明細書でより詳細に説明するように、三次インダクタＬ９は、読出しイネーブル信号ＥＮＲがバイアス電流ＩＢＩＡＳに対して反対方向に電流を誘導することができるように一次および二次インダクタＬ７およびＬ８に関して巻回されることができる。加えて、記憶ループ５４は、読出しデータ信号ＤＴＲが提供される読出しデータ入力７０と、出力信号ＯＵＴが提供される出力７２とをも含む。読出しジョセフソン接合ＪＪＲＯは、ループ電流の振幅に基づいて、本明細書でより詳細に説明するように、読出しジョセフソン接合ＪＪＲＯのトリガなしまたはトリガに応答して出力７２においてＳＦＱパルスまたはＳＦＱパルスなしのうちの１つとして出力信号ＯＵＴを提供することができるように、読出しデータ入力７０と出力７２とを相互接続する。
【００２１】
本明細書で説明するように、ループ電流ＩＬＯＯＰに関する用語「ループ電流の振幅」は、ループ電流ＩＬＯＯＰの絶対値と対照的に、電流方向に関わりなく、所与の一方向の電流フローにおけるループ電流ＩＬＯＯＰの振幅を記述する。そのため、本明細書でより詳細に説明するように、ループ電流ＩＬＯＯＰは、第１のデータ状態（例えば、論理０）を有するデジタル状態に対応するような、正の振幅に対応する（例えば、時計回りの）第１の振幅を有することができる。本明細書でより詳細に説明するように、ループ電流ＩＬＯＯＰは、記憶ループ５４が第１のデータ状態を記憶している間に読出しイネーブルＳＦＱパルスＥＮＲを介して誘導される電流成分１５４に基づくような、第１の振幅よりも小さいがそれでも正（例えば、それでも時計回り）である振幅を有することができる。本明細書でより詳細に説明するように、ループ電流ＩＬＯＯＰは、第２のデータ状態（例えば、論理１）を有するデジタル状態に対応するような、ほぼ０（例えば、わずかに正またはわずかに負）である振幅を有することができる。そのうえ、本明細書でより詳細に説明するように、ループ電流ＩＬＯＯＰは、記憶ループ５４が第２のデータ状態を記憶している間に読出しイネーブルＳＦＱパルスＥＮＲを介して誘導される電流成分１５４に基づくような、負（例えば、反時計回り）である振幅を有することができる。本明細書で説明する可能な振幅は、ループ電流ＩＬＯＯＰがデジタル状態ならびに／またはデータ書込みおよびデータ読出し動作と関連付けられた個々のさまざまな条件に対応し得る幅広い振幅を有し得るように、例示的に提供され、振幅のいずれも記憶ループ５４における個別の電流方向に対応しないか、または振幅の一部が記憶ループ５４における個別の電流方向に対応する。そのため、記憶されるデジタル状態の第１および第２のデータ状態のそれぞれにおける静止状態で、ループ電流ＩＬＯＯＰは個別の電流方向に対応するか、または対応しない個別の振幅を有する。
【００２２】
図３は、超電導ゲートメモリ回路５０へのデータ書込み動作の例示的略図１００を示す。略図１００は、第１のデータ状態（例えば、論理０）に対応するデジタル状態を記憶している図２の例における超電導ゲートメモリ回路５０に対応することができる。本明細書で説明するように、図３の例における超電導ゲートメモリ回路１００の以下の説明で、図２の例における超電導ゲートメモリ回路５０に類似の参照番号および参照がなされることになっている。
【００２３】
図３の例において、バイアス電流ＩＢＩＡＳは、各変圧器６０、６４、および６６における各一次インダクタＬ１、Ｌ５、およびＬ７を介してＤＣ電流として提供される。バイアス電流ＩＢＩＡＳは、それぞれ、変圧器６０、６４、および６６の三次インダクタＬ４、二次インダクタＬ６、および二次インダクタＬ８を介して、ループ電流ＩＬＯＯＰとして図３の例に明示されるループ電流として誘導することができる。一例として、変圧器６０、６４、および６６の巻線は、誘導されるループ電流ＩＬＯＯＰがバイアス電流ＩＢＩＡＳに応答して同じ電流方向を有することができるようなものとすることができ、その結果、変圧器６０、６４、および６６の三次インダクタＬ４、二次インダクタＬ６、および二次インダクタＬ８は、バイアス電流ＩＢＩＡＳに応答して付加的にループ電流ＩＬＯＯＰを誘導することができる。そのため、図３の例において、ループ電流ＩＬＯＯＰは、記憶ループ５４の周りを所与の方向（例えば、時計回り）に流れるように明示される。
【００２４】
一例として、ループ電流ＩＬＯＯＰの所与の方向（例えば、時計回り）は、記憶ループ５４に記憶されるデジタル状態の所与のデータ状態（例えば、論理０）に対応することができる。例えば、本明細書で説明するように、ジョセフソンＤゲート回路５２は、データ書込み動作中にデジタル状態を第１のデータ状態に設定するように構成することができ、その結果、論理０が記憶ループ５４に書き込まれる。図３の例において、矢印１０２で明示されるように、書込みイネーブルＳＦＱパルスＥＮＷが書込みイネーブル入力５６に提供されて、データ書込み動作のために超電導ゲートメモリ回路５０を選択する。ほぼ同時に、書込みデータ入力５８における矢印の欠如によって示されるように、書込みデータＳＦＱパルスＤＴＷが書込みデータ入力５８に提供されない。そのため、略図１００によって明示される書込みデータ動作で、超電導ゲートメモリ回路５０は、記憶ループ５４の周りに時計回りにループ電流ＩＬＯＯＰの流れを提供する振幅を有するようにループ電流ＩＬＯＯＰが提供される、第１のデータ状態としてのデジタル状態を記憶する。そのため、ループ電流ＩＬＯＯＰは、バイアス電流ＩＢＩＡＳに基づいて変圧器６０、６４、および６６の三次インダクタＬ４、二次インダクタＬ６、および二次インダクタＬ８を介して誘導されるループ電流ＩＬＯＯＰにのみ基づく振幅を有する。
【００２５】
図４は、超電導ゲートメモリ回路５０のデータ読出し動作の例示的略図１５０を示す。略図１５０は、図３の例で説明したデータ書込み動作を介して提供されるように、第１のデータ状態（例えば、論理０）に対応するデジタル状態を記憶している図２の例における超電導ゲートメモリ回路５０に対応することができる。本明細書で説明するように、図４の例における略図１５０の以下の説明で、図２および図３の例における超電導ゲートメモリ回路５０に類似の参照番号および参照がなされることになっている。
【００２６】
図４の例において、バイアス電流ＩＢＩＡＳは、依然として、各変圧器６０、６４、および６６における各一次インダクタＬ１、Ｌ５、およびＬ７を介してＤＣ電流として提供される。したがって、バイアス電流ＩＢＩＡＳは、依然として、それぞれ、変圧器６０、６４、および６６の三次インダクタＬ４、二次インダクタＬ６、および二次インダクタＬ８を介してループ電流ＩＬＯＯＰとして誘導される。データ読出し動作中に、矢印１５２によって明示されるように、読出しイネーブル入力６８において読出しイネーブルＳＦＱパルスＥＮＲを受け取る。読出しイネーブルＳＦＱパルスＥＮＲは、ループ変圧器６６の一次インダクタＬ７および二次インダクタＬ８に誘導結合される三次インダクタＬ９を介して提供される。三次インダクタＬ９は、一次および二次インダクタＬ７およびＬ８に関して反対の電流を誘導するように巻回されるので、読出しイネーブルＳＦＱパルスＥＮＲは、バイアス電流ＩＢＩＡＳに対して反対方向に、反時計回りの矢印１５４として図４の例に明示される電流成分を誘導して、読出しジョセフソン接合ＪＪＲＯをバイアスする。そのため、図４の例において、誘導されたバイアス電流ＩＢＩＡＳに起因するループ電流ＩＬＯＯＰの振幅から電流成分１５４の振幅を差し引くことによって、電流成分１５４は、ループ電流ＩＬＯＯＰの振幅を変更する。
【００２７】
データ読出し動作中に（例えば、読出しイネーブルＳＦＱパルスＥＮＲの印加とほぼ同時に）、矢印１５６によって明示されるように、読出しデータ入力７０において読出しデータＳＦＱパルスＤＴＲを受け取る。読出しデータＳＦＱパルスＤＴＲは、記憶ループ５４内の読出しジョセフソン接合ＪＪＲＯに提供され、ループ電流ＩＬＯＯＰから差し引かれる。図４の例において、ループ電流ＩＬＯＯＰの瞬間的な振幅に基づいて、ループ電流ＩＬＯＯＰの振幅から差し引かれる読出しデータＳＦＱパルスＤＴＲの振幅は、読出しジョセフソン接合ＪＪＲＯをトリガするのに不十分である。結果として、読出しデータＳＦＱパルスＤＴＲは、読出しジョセフソン接合ＪＪＲＯを通過して出力７２に達し、したがって、矢印１５８として図４の例に明示される出力信号ＯＵＴとして提供される。そのため、図４の例でデータ読出し動作中に、出力信号ＯＵＴは、ＳＦＱパルスとして提供され、出力信号ＯＵＴは、読出しジョセフソン接合ＪＪＲＯのトリガ不成功に基づいて、第１のデータ状態（例えば、論理０）に対応する超電導ゲートメモリ回路５０のデジタル状態を示している。それゆえ、出力信号ＯＵＴは、ＳＦＱパルスとして提供されている出力信号ＯＵＴに基づいて第１のデータ状態の指標を提供する。
【００２８】
図５は、超電導ゲートメモリ回路５０へのデータ書込み動作の例示的略図２００を示す。略図２００は、したがって、第１のデータ状態（例えば、論理０）に対応するデジタル状態を記憶している図２の例における超電導ゲートメモリ回路５０に対応することができる。本明細書で説明するように、図５の例における略図２００の以下の説明で、図２の例における超電導ゲートメモリ回路５０に類似の参照番号および参照がなされることになっている。
【００２９】
図５の例において、バイアス電流ＩＢＩＡＳは、各変圧器６０、６４、および６６における各一次インダクタＬ１、Ｌ５、およびＬ７を介してＤＣ電流として提供される。バイアス電流ＩＢＩＡＳは、それぞれ、変圧器６０、６４、および６６の三次インダクタＬ４、二次インダクタＬ６、および二次インダクタＬ８を介して、ループ電流ＩＬＯＯＰとして図５の例に明示されるループ電流として誘導することができる。一例として、変圧器６０、６４、および６６の巻線は、誘導されるループ電流ＩＬＯＯＰがバイアス電流ＩＢＩＡＳに応答して同じ電流方向を有することができるようなものとすることができ、その結果、変圧器６０、６４、および６６の三次インダクタＬ４、二次インダクタＬ６、および二次インダクタＬ８は、バイアス電流ＩＢＩＡＳに応答して付加的にループ電流ＩＬＯＯＰを誘導することができる。
【００３０】
図５の例において、本明細書で説明するように、ジョセフソンＤゲート回路５２は、データ書込み動作中にデジタル状態を第２のデータ状態に設定するように構成することができ、その結果、論理１が記憶ループ５４に書き込まれる。図５の例において、矢印２０２で明示されるように、書込みイネーブルＳＦＱパルスＥＮＷが書込みイネーブル入力５６に提供されて、データ書込み動作のために超電導ゲートメモリ回路５０を選択する。ほぼ同時に、矢印２０４によって示されるように、書込みデータＳＦＱパルスＤＴＷが書込みデータ入力５８に提供される。書込みイネーブルＳＦＱパルスＥＮＷと書込みデータＳＦＱパルスＤＴＷとの組合せに応答して、２０６で示されるように、ジョセフソン接合ＪＪ１を２π状態に設定して、超電導相（例えば、双安定電流）を生成することができる。図５の例において、超電導相は、ジョセフソン接合ＪＪ１からジョセフソン接合ＪＪ２へ流れる自発的超電導電流Ｉπとして明示される。結果として、超電導相Ｉπは、二次インダクタＬ２への誘導結合に基づいて三次インダクタＬ４を介して、矢印２０８によって明示される電流成分として誘導される。結果として、電流成分２０８の振幅は、誘導されたバイアス電流ＩＢＩＡＳに起因するループ電流ＩＬＯＯＰの振幅から差し引かれる。そのため、第２のデータ状態で、ループ電流ＩＬＯＯＰは、第１のデータ状態におけるループ電流ＩＬＯＯＰの振幅よりも小さい振幅を有する。例えば、ループ電流ＩＬＯＯＰは、第２のデータ状態でほぼ０（例えば、わずかに正またはわずかに負）である振幅を有することができる。
【００３１】
図６は、超電導ゲートメモリ回路５０のデータ読出し動作の例示的略図２５０を示す。略図２５０は、したがって、図５の例で説明したデータ書込み動作を介して提供されるように、第１のデータ状態（例えば、論理０）に対応するデジタル状態を記憶している図２の例における超電導ゲートメモリ回路５０に対応することができる。本明細書で説明するように、図６の例における略図２５０の以下の説明で、図２および図５の例における超電導ゲートメモリ回路５０に類似の参照番号および参照がなされることになっている。
【００３２】
図６の例において、バイアス電流ＩＢＩＡＳは、依然として、各変圧器６０、６４、および６６における各一次インダクタＬ１、Ｌ５、およびＬ７を介してＤＣ電流として提供される。したがって、バイアス電流ＩＢＩＡＳは、依然として、それぞれ、変圧器６０、６４、および６６の三次インダクタＬ４、二次インダクタＬ６、および二次インダクタＬ８を介してループ電流ＩＬＯＯＰとして誘導される。そのうえ、超電導相Ｉπは、ジョセフソン接合ＪＪ１からジョセフソン接合ＪＪ２へ流れ、したがって記憶ループ５４に電流成分２０８を誘導する。そのため、ループ電流ＩＬＯＯＰは、図５の例で前に説明したように、第１のデータ状態におけるループ電流ＩＬＯＯＰの振幅に対して第２のデータ状態における減少した振幅（例えば、ほぼ０の振幅）を有する。
【００３３】
データ読出し動作中に、矢印２５２によって明示されるように、読出しイネーブル入力６８において読出しイネーブルＳＦＱパルスＥＮＲを受け取る。読出しイネーブルＳＦＱパルスＥＮＲは、ループ変圧器６６の一次インダクタＬ７および二次インダクタＬ８に誘導結合される三次インダクタＬ９を介して提供される。三次インダクタＬ９は、一次および二次インダクタＬ７およびＬ８に関して反対の電流を誘導するように巻回されるので、読出しイネーブルＳＦＱパルスＥＮＲは、バイアス電流ＩＢＩＡＳに対して反対方向に、反時計回りの矢印２５４として図６の例に明示される電流成分を誘導して、読出しジョセフソン接合ＪＪＲＯをバイアスする。そのため、図６の例において、誘導されたバイアス電流ＩＢＩＡＳに起因するループ電流ＩＬＯＯＰの振幅から電流成分２５４の振幅を差し引くことによって、電流成分２５４は、ループ電流ＩＬＯＯＰの振幅を変更する。そのため、電流成分２０８と電流成分２５４との組合せは、ループ電流ＩＬＯＯＰのさらに小さい振幅（例えば、負の振幅）を提供することができる。
【００３４】
データ読出し動作中に（例えば、読出しイネーブルＳＦＱパルスＥＮＲの印加とほぼ同時に）、矢印２５６によって明示されるように、読出しデータ入力７０において読出しデータＳＦＱパルスＤＴＲを受け取る。読出しデータＳＦＱパルスＤＴＲは、記憶ループ５４内の読出しジョセフソン接合ＪＪＲＯに提供され、ループ電流ＩＬＯＯＰから差し引かれる。図６の例において、ループ電流ＩＬＯＯＰの瞬間的な振幅に基づいて、ループ電流ＩＬＯＯＰの振幅から差し引かれる読出しデータＳＦＱパルスＤＴＲの振幅は、読出しジョセフソン接合ＪＪＲＯの閾値電圧を達成するのに十分であり、したがって読出しジョセフソン接合ＪＪＲＯをトリガするのに十分である。結果として、読出しジョセフソン接合ＪＪＲＯは、読出しデータＳＦＱパルスＤＴＲに対して反対方向に電圧パルスを生成し、したがって読出しデータＳＦＱパルスＤＴＲを遮断する。結果として、読出しデータＳＦＱパルスＤＴＲが読出しジョセフソン接合ＪＪＲＯを通過して出力７２に達することが妨げられる。そのため、図６の例ではデータ読出し動作中に、出力信号ＯＵＴは、ＳＦＱパルスなしとして提供され、それはしたがって、読出しジョセフソン接合ＪＪＲＯのトリガに基づいて、第２のデータ状態（例えば、論理１）に対応する超電導ゲートメモリ回路５０のデジタル状態を示している。それゆえ、出力信号ＯＵＴは、ＳＦＱパルスなしとして提供されている出力信号ＯＵＴに基づいて第２のデータ状態の指標を提供する。
【００３５】
図７は、超電導ゲートメモリ回路３２０の別の例を示す。一例として、超電導ゲートメモリ回路３２０は、超電導ゲートメモリ回路３２０がアレイ内のメモリセルに対応することができるように、メモリ回路に実装することができる。
【００３６】
超電導ゲートメモリ回路３２０は、ジョセフソンＤゲート回路３２２および記憶ループ３２４を含む。ジョセフソンＤゲート回路３２２は、書込みイネーブル信号ＥＮＷが提供される書込みイネーブル入力３２６と、書込みデータ信号ＤＴＷが提供される書込みデータ入力３２８とを含む。ジョセフソンＤゲート回路３２２は、一次インダクタＬ１および二次インダクタＬ２を含むバイアス変圧器３３０をも含む。バイアス電流ＩＢＩＡＳが一次インダクタＬ１を介して提供されて、二次インダクタＬ２でバイアス電流を誘導する。ジョセフソンＤゲート回路３２２は、第１のジョセフソン接合ＪＪ１、第２のジョセフソン接合ＪＪ２、および二次インダクタＬ２によって形成される双安定ループ３３２をも含む。ジョセフソンＤゲート回路３２２は、書込みイネーブル入力３２６と双安定ループ３３２とを相互接続する第３のジョセフソン接合ＪＪ３、および書込みデータ入力３２８と双安定ループ３３２とを相互接続するインダクタＬ３をも含む。
【００３７】
記憶ループ３２４は、一次インダクタＬ５および二次インダクタＬ６を含む第１のループ変圧器３３４、ならびに一次インダクタＬ７および二次インダクタＬ８を含む第２のループ変圧器３３６を含む。バイアス電流ＩＢＩＡＳは、一次インダクタＬ５およびＬ７を介して提供されて、個々の二次インダクタＬ６およびＬ８でループ電流を誘導する。加えて、図７の例において、バイアス変圧器３３０は、一次インダクタＬ１および二次インダクタＬ２に誘導結合される三次インダクタＬ４をも含む。そのため、ループ電流は、ジョセフソンＤゲート回路３２２で一次インダクタＬ１を介して流れるバイアス電流ＩＢＩＡＳに応答して三次インダクタＬ４を介して同じく流れる。記憶ループ３２４は、三次インダクタＬ４ならびに二次インダクタＬ６およびＬ８と直列に配置される読出しジョセフソン接合ＪＪＲＯをも含む。そのため、記憶ループ３２４は、ループ電流が記憶ループ３２４の周りを流れる超電導ループとして配置される。
【００３８】
記憶ループ３２４は、読出しイネーブル信号ＥＮＲが提供される読出しイネーブル入力３３８をも含む。読出しイネーブル信号ＥＮＲは、一次インダクタＬ７および二次インダクタＬ８に誘導結合される三次インダクタＬ９を介して提供されるものとして明示される。一例として、本明細書でより詳細に説明するように、三次インダクタＬ９は、読出しイネーブル信号ＥＮＲがバイアス電流ＩＢＩＡＳに対して反対方向に電流を誘導することができるように一次および二次インダクタＬ７およびＬ８に関して巻回されることができる。加えて、記憶ループ３２４は、読出しデータ信号ＤＴＲが提供される読出しデータ入力３４０と、出力信号ＯＵＴが提供される出力３４２とをも含む。
【００３９】
図２の例における記憶ループ５４と対照的に、図７の例において、読出しデータ入力３４０は、読出しジョセフソン接合ＪＪＲＯおよび出力インダクタＬＯＵＴを介した出力の両方に結合される。図２の例における記憶ループ５４と対照的に、読出しジョセフソン接合ＪＪＲＯが読出しデータ入力３４０とグラウンドとを相互接続するように、記憶ループ３２４は接地される。記憶ループ３２４は、図２の例における記憶ループ５４と実質的に同じように機能する。しかしながら、図２の例における記憶ループ５４と対照的に、読出しジョセフソン接合ＪＪＲＯは、図６の例で説明したように、読出しデータＳＦＱパルスＤＴＲを遮断するためのエスケープジョセフソン接合として配置されないが、その代わりに伝送ジョセフソン接合として配置される。そのため、ループ電流の振幅に基づいて、それぞれ、読出しジョセフソン接合ＪＪＲＯのトリガまたはトリガなしに応答して出力３４２においてＳＦＱパルスまたはＳＦＱパルスなしのうちの１つとして出力信号ＯＵＴを提供することができる。そのため、図７の例において、出力３４２において提供されるように、第１のデータ状態および第２のデータ状態における読出しデータＳＦＱパルスＤＴＲへの応答は、図２の例における記憶ループ５４に対して逆になる。そのため、超電導ゲートメモリ回路３２０は、図２の例における超電導ゲートメモリ回路５０に対してデジタル状態を記憶する別の例として明示される。
【００４０】
図８は、メモリセル３００の例示的略図を示す。メモリセル３００は、行と列で配置されるような、メモリ回路内の複数のメモリセルのうちの単一のメモリセルに対応することができる。メモリセル３００は、したがって、図１、図２および図７の個々の例における超電導ゲートメモリ回路１０、超電導ゲートメモリ回路５０、または超電導ゲートメモリ回路３２０などの超電導ゲートメモリ回路に対応することができる。したがって、メモリセル３００は、図２の例におけるジョセフソンＤゲート回路５２と実質的に同じように構成され得るジョセフソンＤゲート回路３０２を含む。メモリセル３００は、データ読出し動作中に個々のジョセフソンＤゲート回路に記憶されたデジタル状態に対応する出力信号ＯＵＴを提供するために、図２の例における記憶ループ５４または図７の例における記憶ループ３２４などの記憶ループ３０４をも含む。
【００４１】
図８の例において、メモリセル３００は、第１のＪＴＬ３０６および第２のＪＴＬ３０８をも含む。第１のＪＴＬ３０６は、ワード書込み信号ＷＷが提供されるワード書込み線３１０をジョセフソンＤゲート回路３０２の書込みイネーブル入力に結合することができる。第１のＪＴＬ３０６は、イネーブルＳＦＱパルス（例えば、ＲＱＬ方式で正および負のイネーブルＳＦＱパルス）などのワード書込み信号ＷＷから書込みイネーブル信号ＥＮＷを生成することができる。別の例として、第１のＪＴＬ３０６は、受動相互接続として構成することができ、ワード書込み信号ＷＷは、第１のＪＴＬ３０６がＳＦＱパルスを提供しないようにする書込みイネーブル信号ＥＮＷの第１の二値状態に対応する第１の二値状態と、第１のＪＴＬ３０６がイネーブルＳＦＱパルスを提供するようにする書込みイネーブル信号ＥＮＷの第２の二値状態に対応する第２の二値状態とを有するデジタル信号とすることができる。一例として、ワード書込み線３１０は、メモリセル３００を含むメモリセルのアレイの行内の複数のメモリセルのそれぞれに結合することができる。したがって、第１のＪＴＬ３０６は、ワード書込み線３１０からＳＦＱパルスを分離することなどによって、メモリセルの行の書込み動作を可能にするために提供されるワード書込み信号ＷＷからイネーブルＳＦＱパルスを生成することができる。
【００４２】
第２のＪＴＬ３０８は、ビット書込み信号ＢＷが提供されるビット書込み線３１２をジョセフソンＤゲート回路３０２の書込みデータ入力に結合することができる。第２のＪＴＬ３０８は、データＳＦＱパルス（例えば、ＲＱＬ方式で正および負のイネーブルＳＦＱパルス）などのビット書込み信号ＢＷから書込みデータ信号ＤＴＷを生成することができる。別の例として、第２のＪＴＬ３０８は、受動相互接続として構成することができ、ビット書込み信号ＢＷは、第２のＪＴＬ３０８がＳＦＱパルスを提供しないようにする書込みデータ信号ＤＴＷの第１の二値状態に対応する第１の二値状態と、第２のＪＴＬ３０８がイネーブルＳＦＱパルスを提供するようにする書込みデータ信号ＤＴＷの第２の二値状態に対応する第２の二値状態とを有するデジタル信号とすることができる。一例として、ビット書込み線３１２は、メモリセル３００を含むメモリセルのアレイの列内の複数のメモリセルのそれぞれに結合することができる。したがって、第２のＪＴＬ３０８は、ビット書込み線３１２からＳＦＱパルスを分離することなどによって、メモリセルの行にデジタル状態を書き込むために提供されるビット書込み信号ＢＷから書込みデータＳＦＱパルスを生成することができる。
【００４３】
同様に、図８の例において、メモリセル３００は、第３のＪＴＬ３１４および第４のＪＴＬ３１６をも含む。第３のＪＴＬ３１４は、ワード読出し信号ＷＲが提供されるワード読出し線３１８をジョセフソンＤゲート回路３０２の読出しイネーブル入力に結合することができる。第３のＪＴＬ３１４は、イネーブルＳＦＱパルス（例えば、ＲＱＬ方式で正および負のイネーブルＳＦＱパルス）などのワード読出し信号ＷＲから読出しイネーブル信号ＥＮＲを生成することができる。別の例として、第３のＪＴＬ３１４は、受動相互接続として構成することができ、ワード読出し信号ＷＲは、第３のＪＴＬ３１４がＳＦＱパルスを提供しないようにする読出しイネーブル信号ＥＮＲの第１の二値状態に対応する第１の二値状態り、第３のＪＴＬ３１４がイネーブルＳＦＱパルスを提供するようにする読出しイネーブル信号ＥＮＲの第２の二値状態に対応する第２の二値状態とを有するデジタル信号とすることができる。一例として、ワード読出し線３１８は、メモリセル３００を含むメモリセルのアレイの行内の複数のメモリセルのそれぞれに結合することができる。したがって、第３のＪＴＬ３１４は、ワード読出し線３１８からＳＦＱパルスを分離することなどによって、メモリセルの行の読出し動作を可能にするために提供されるワード読出し信号ＷＲからイネーブルＳＦＱパルスを生成することができる。
【００４４】
第４のＪＴＬ３１６は、ビット読出し信号ＢＲが提供されるビット読出し線３２０をジョセフソンＤゲート回路３０２の読出しデータ入力に結合することができる。第４のＪＴＬ３１６は、データＳＦＱパルス（例えば、ＲＱＬ方式で正および負のイネーブルＳＦＱパルス）などのビット読出し信号ＢＲから読出しデータ信号ＤＴＲを生成することができる。別の例として、第４のＪＴＬ３１６は、受動相互接続として構成することができ、ビット読出し信号ＢＲは、第４のＪＴＬ３１６がＳＦＱパルスを提供しないようにする読出しデータ信号ＤＴＲの第１の二値状態に対応する第１の二値状態と、第４のＪＴＬ３１６がイネーブルＳＦＱパルスを提供するようにする読出しデータ信号ＤＴＲの第２の二値状態に対応する第２の二値状態とを有するデジタル信号とすることができる。一例として、ビット読出し線３２０は、メモリセル３００を含むメモリセルのアレイの列内の複数のメモリセルのそれぞれに結合することができる。したがって、第４のＪＴＬ３１６は、ビット読出し線３２０からＳＦＱパルスを分離することなどによって、メモリセルの行からデジタル状態を読み出すために提供されるビット読出し信号ＢＲから読出しデータＳＦＱパルスを生成することができる。
【００４５】
図９は、メモリ回路３５０の例を示す。メモリ回路３５０は、さまざまな量子および／または古典的計算応用におけるメモリ構造として実装することができる。一例として、メモリ回路３５０は、およそ４ケルビン以下で動作するように、量子計算回路内で極低温に構成することができ、古典的データおよび／またはコントローラ命令を量子計算環境に記憶することができる。
【００４６】
メモリ回路３５０は、メモリセル３５２のアレイとして配置されるものとして図９の例に明示される。具体的には、メモリセル３５２は、ワード１からワードＹとして明示されるデータワードにそれぞれ対応する行３５４に配置され、ここでＹは１より大きい整数である。各行３５４は、行３５４全体にわたってＸ個の列３５６を形成する一組のメモリセル３５２を含み、ワード１内のメモリセル３５２は、Ｃ１からＣＸとして図９の例に明示され、ここでＸは１より大きい整数である。そのため、メモリ回路３５０のアレイ内の各メモリセル３５２は、行３５４および列３５６によって個別にアドレス指定可能とすることができる。
【００４７】
図９の例において、各行３５４は、それぞれ、ワード書込み信号ＷＷ１およびワード読出し信号ＷＲ１からワード書込み信号ＷＷＹおよびワード読出し信号ＷＲＹを提供するものとして明示される、関連したワード書込み線３５８およびワード読出し線３６０を有するものとして明示される。ワード書込み線３５８およびワード読出し線３６０は、相互接続（例えば、各メモリセル３５２における第１のＪＴＬ３０６）などを介して、メモリ回路３５０の各行３５４における各メモリセル３５２に結合することができる。加えて、各メモリセル３５２は、ビット書込み信号ＢＷ１からＢＷＸを提供するものとして明示される、関連したビット書込み線３６２を有するものとして明示される。ビット書込み線３６２は、相互接続（例えば、各メモリセル３５２における第２のＪＴＬ３０８）などを介して、メモリ回路３５０の各列３５６におけるそれぞれの対応する番号付きメモリセル３５２に結合することができる。
【００４８】
各メモリセル３５２は、個々のデジタル状態として単一ビットのデータを記憶するように構成される。具体的には、各メモリセル３５２は、図８の例におけるメモリセル３００と実質的に同じように構成され得る。具体的には、各メモリセル３５２は、図２の例におけるジョセフソンＤゲート５２および記憶ループ５４と同じように、ジョセフソンＤゲート３０２および記憶ループ３０４を含む超電導ゲートメモリ回路を含み得る。各メモリセル３５２のデジタル状態は、データ書込み動作のために行内の各メモリセル３５２を活性化するための個々の書込みイネーブル信号ＥＮＷ（例えば、書込みイネーブルＳＦＱパルス）を提供するために個々のワード書込み線３５８に提供される個々のワード書込み信号ＷＷと、個々の活性化されたメモリセル３５２にデジタル状態を書き込むための個々の書込みデータ信号ＤＴＷ（例えば、書込みデータＳＦＱパルス）を提供するために個々のビット書込み線３６２に提供されるビット書込み信号ＢＷとに応答して設定することができる。一例として、ワード書込み信号ＷＷおよびビット書込み信号ＢＷは、個々のワード書込み線３５８およびビット書込み線３６２に沿って伝播する個々のＳＦＱパルスとして提供することができる。
【００４９】
同様に、各メモリセル３５２に記憶されている個々のデジタル状態は、データ読出し動作のために行３５４の所与の１つの行を選択するために個々のワード読出し線３６０に提供されるワード読出し信号ＷＲに基づいてメモリセル３５２から読み出すことができる。各メモリセル３５２のデジタル状態は、データ読出し動作のために行内の各メモリセル３５２を活性化するための（例えば、各メモリセル３５２の記憶ループ内の個々の読出しジョセフソン接合をバイアスするための）個々の読出しイネーブル信号ＥＮＲ（例えば、読出しイネーブルＳＦＱパルス）を提供するために個々のワード読出し線３６０に提供される個々のワード読出し信号ＷＲと、個々の活性化されたメモリセル３５２のデジタル状態を読み出すための個々の読出しデータ信号ＤＴＲ（例えば、読出しデータＳＦＱパルス）を提供するために個々のビット読出し線３６４に提供されるビット読出し信号ＢＲとに応答して読み出すことができる。一例として、ワード読出し信号ＷＲおよびビット読出し信号ＢＲは、個々のワード読出し線３６０およびビット読出し線３６４に沿って伝播する個々のＳＦＱパルスとして提供することができる。一例として、各メモリセル３５２の出力は、関連した行３５４の各メモリセル３５２のデジタル状態が論理１状態に対応するか論理０状態に対応するかを決定するように構成されるセンスレジスタ３６６に結合することができる。それゆえ、センスレジスタ３６６は、個々の記憶ループ（例えば、図１の例における記憶ループ１４）を介して個々の出力信号ＯＵＴ１からＯＵＴＸとしてメモリセル３５２のデジタル状態を読み出すことができる。
【００５０】
上に説明した前述の構造的および機能的特徴を考慮して、本発明のさまざまな実施態様による技法は、図１０を参照してよりよく認識されるであろう。解説を簡潔にするために、図１０の技法は、連続的に実行するものとして示され説明されるが、いくつかの実施態様が、本発明に従って、異なる順序で、および／または本明細書で示され説明された実施態様からの他の実施態様と同時に起こり得るので、本発明は例示された順序によって限定されないことを理解および認識されたい。さらに、本発明の一実施態様による技法を実装するために、例示されたすべての特徴が必要とされるわけではない場合がある。
【００５１】
図１０は、超電導ゲートメモリ回路（例えば、超電導ゲートメモリ回路１０）からデジタル状態（例えば、デジタル状態ＯＵＴ）を読み出すための方法４００の例を示す。４０２において、デジタル状態は、ジョセフソンＤゲート（例えば、ジョセフソンＤゲート１２）を介して第１のデータ状態および第２のデータ状態のうちの１つとして記憶されて、読出しジョセフソン接合（例えば、読出しジョセフソン接合ＪＪＲＯ）および出力（例えば、出力７２）を含む記憶ループ（例えば、記憶ループ１４）と関連付けられたループ電流（例えば、ループ電流ＩＬＯＯＰ）を伝導する。ループ電流は、デジタル状態に基づく振幅を有することができる。４０４において、読出しイネーブルＳＦＱパルス（例えば、読出しイネーブルＳＦＱパルスＥＮＲ）が読出しイネーブル入力（例えば、読出しイネーブル入力７０）に提供されて、読出しジョセフソン接合をバイアスする。４０６において、読出しデータＳＦＱパルスに応答して読出しジョセフソン接合をトリガするかまたはトリガしないように読出しデータ入力（例えば、読出しデータ入力６８）に読出しデータＳＦＱパルス（例えば、読出しデータＳＦＱパルスＤＴＲ）が提供されて、ループ電流の振幅に基づいて出力において個々の第１のデータ状態または第２のデータ状態を示すようにする。
【００５２】
上に説明したものは、本開示の例である。もちろん、本開示を説明する目的で構成要素または方法の考えられるあらゆる組合せを説明することはできないが、当業者は、本開示の多くのさらなる組合せおよび置換が可能であることを認識するであろう。それゆえ、本開示は、添付の特許請求の範囲を含む、本出願の範囲に含まれるすべてのそのような変更、修正、および変形を包含するように意図される。
【００５３】
以下に、上記実施形態から把握できる技術思想を付記として記載する。
［付記１］
メモリセル回路であって、
ワード書込み線を書込みイネーブル入力に結合して、前記ワード書込み線上を伝播するワード書込み信号に基づいて書込みイネーブルＳＦＱパルスを提供する第１のジョセフソン伝送線（ＪＴＬ）相互接続と、
ビット書込み線を書込みデータ入力に結合して、前記ビット書込み線上を伝播するビット書込み信号に基づいて書込みデータＳＦＱパルスを提供する第２のＪＴＬ相互接続と、
前記書込みイネーブルＳＦＱパルスと、前記書込みデータＳＦＱパルスの個々の存否とに応答してデジタル状態を第１のデータ状態および第２のデータ状態のうちの１つとして設定するように構成されたジョセフソンＤゲート回路と、
ワード読出し線を読出しイネーブル入力に結合して、ワード読出し信号に基づいて読出しイネーブルＳＦＱパルスを提供する第３のＪＴＬ相互接続と、
ビット読出し線を読出しデータ入力に結合して、ビット読出し信号に基づいて読出しデータＳＦＱパルスを提供する第４のＪＴＬ相互接続と、
前記ジョセフソンＤゲート回路に結合された記憶ループであって、前記記憶ループは、前記デジタル状態を記憶して、前記読出しイネーブルＳＦＱパルスと、前記読出しデータＳＦＱパルスとに応答して出力において前記デジタル状態を読み出すように構成される、前記記憶ループと、
を備えるメモリセル回路。
【００５４】
［付記２］
前記記憶ループは、前記ジョセフソンＤゲート回路によって設定される振幅を有するループ電流を伝導するように構成され、前記記憶ループは、前記ループ電流の振幅に基づいて前記出力において個々の第１のデータ状態または第２のデータ状態を示すために、前記読出しイネーブルＳＦＱパルスおよび前記読出しデータＳＦＱパルスに応答してトリガするか、またはトリガしないように構成される読出しジョセフソン接合を含む、付記１に記載のメモリセル回路。
【００５５】
［付記３］
前記記憶ループは、少なくとも１つのループ変圧器を含み、前記少なくとも１つのループ変圧器の各ループ変圧器は、
バイアス電流を伝導するように構成された一次インダクタと、
前記読出しジョセフソン接合と直列であり、前記ループ電流が前記第１のデータ状態に対応する第１の振幅と、前記第２のデータ状態に対応する前記ジョセフソンＤゲートによって設定される第２の振幅とを有するように、前記ループ電流を誘導するように構成される二次インダクタと
を含む、付記２に記載のメモリセル回路。
【００５６】
［付記４］
前記記憶ループは、前記読出しデータＳＦＱパルスを受け取って、前記第２の振幅を有する前記ループ電流に応答して前記読出しジョセフソン接合をトリガするか、または前記第１の振幅を有する前記ループ電流に応答して前記読出しジョセフソン接合をトリガしないように構成され、前記ループ電流の前記第２の振幅は、前記ループ電流の前記第１の振幅から、前記記憶ループ内で誘導される、前記ジョセフソンＤゲートと関連付けられた少なくとも１つのジョセフソン接合の超電導相に対応する誘導電流成分を差し引いたものにほぼ等しい、付記３に記載のメモリセル回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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