(57)【要約】【課題】負荷への電力供給を維持しつつ、異常なパルス波形が繰り返し出力される事態を防止することができる電源装置を提供する。【解決手段】電源装置２は、インバータ部８と、変圧部９と、整流部１０と、インバータ制御部１３とを備える。インバータ部８は、ＦＥＴのブリッジ回路１８と、一次電流を検出するＤＣＣＴとを有する。インバータ制御部１３は、ＤＣＣＴからの検出に基づいて一次電流のパルス列としての第１パルス列の相互に隣接するパルスの離間時間を検出する。そして、離間時間が所定の閾値未満であるときは、ブリッジ回路１８に供給するＰＷＭパルス信号のパルス列としての第２パルス列の相互に隣接するパルス対の一方のパルスを間引く。【選択図】図１
2020137252.tif 000002
【特許請求の範囲】
【請求項１】
直流電圧源と、
トランスと、
前記直流電圧源に並列接続されたブリッジ回路を構成する複数のスイッチング素子を有し、ＰＷＭパルス信号により各スイッチング素子のオン、オフが切り替えられて、前記トランスの一次電流を生成するインバータ部と、
前記ＰＷＭパルス信号を前記インバータ部に供給して各スイッチング素子のオン、オフを切り替えるインバータ制御部と、
前記トランスの二次電流を整流して、負荷側に出力する整流部と、
前記一次電流のパルス波形を検出するパルス検出部と、
を備え、
前記インバータ制御部は、前記パルス検出部の検出に基づいて前記一次電流のパルス列としての第１パルス列の相互に隣接するパルスの離間時間を検出し、該離間時間が所定の閾値未満であるときは、前記ＰＷＭパルス信号のパルス列としての第２パルス列の相互に隣接するパルス対の一方のパルスを間引いて、前記インバータ部に供給することを特徴とする電源装置。
【請求項２】
請求項１に記載の電源装置において、
前記インバータ制御部は、前記第２パルス列におけるパルスの間引き処理の継続時間が第１所定時間以上になると、前記間引き処理を解除することを特徴とする電源装置。
【請求項３】
請求項２に記載の電源装置において、
前記インバータ制御部は、前記間引き処理の解除後、前記パルス検出部の検出に基づいて前記一次電流に異常波形が含まれているか否かを判定し、含まれていると判定したときは、前記間引き処理を再開し、再開した前記間引き処理は前記第１所定時間より長い第２所定時間以上継続することを特徴とする電源装置。
【請求項４】
請求項１〜３のいずれか１項に記載の電源装置において、
一端において前記整流部の一端に接続されているインダクタと、
両端においてそれぞれ前記インダクタの他端及び前記整流部の他端に接続されているキャパシタと、
前記インダクタと前記キャパシタとの接続点から出力される駆動電流を前記負荷側に導く駆動電流路に介在して、該駆動電流路の駆動電流を検出する駆動電流検出器と、
前記駆動電流検出器が検出した前記駆動電流が所定値以上になると、前記駆動電流路を一定時間、遮断し、該一定時間の経過後は遮断を解除する保護器と、
を備え、
前記インバータ制御部は、前記一定時間中は前記第２パルス列のパルスを所定の比率で間引くことを特徴とする電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、成膜形成装置等の負荷に電力を供給する電源装置に関する。
【背景技術】
【０００２】
成膜形成装置等の負荷に高電圧を供給する電源装置は、トランスと、直流電圧源に並列接続されたブリッジ回路を構成する複数のスイッチング素子を有し、ＰＷＭパルス信号により各スイッチング素子のオン、オフが切り替えられて、トランスの一次電流を生成するインバータ部と、ＰＷＭパルス信号をインバータ部に供給して各スイッチング素子のオン、オフを切り替えるインバータ制御部と、トランスの二次電流を整流して、負荷側に出力する整流部と、一次電流の検出する一次電流検出部と、を備える。そして、一次電流検出部により検出された一次電流が目標値になるように、ＰＷＭパルス信号のデューティ比を制御している（例：特許文献１，２）。
【０００３】
特許文献２の電源装置は、さらに、過電流防止装置を備える。該過電流防止装置は、駆動電流が過大になると、負荷と電源との接続を遮断して、電源装置の素子が過電流で損傷するのを防止する。そして、該電源装置は、遮断期間も、インバータ部のスイッチング素子にＰＷＭパルス信号を供給して、二次電流の生成を維持し、遮断解除後は、成膜形成装置のような負荷をもつ電源装置で通常行う煩雑なスタート処理を省略して、電源装置から負荷に遮断前の電力パルスを速やかに供給再開できるようにしている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２５３０９６号公報
【特許文献２】特開２００７−１６９７１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
インバータ部のスイッチング素子をＰＷＭパルス信号でオン、オフする処理では、一般にＰＷＭコントロールＩＣが使用される。具体的には、ＰＷＭコントロールＩＣに、目標値に係る情報を入力し、ＰＷＭコントロールＩＣは、該入力情報に対応するＰＷＭパルス信号をインバータ部のスイッチング素子に出力している。
【０００６】
ＰＷＭコントロールＩＣでは、情報の入力時刻から、入力情報に基づいてＰＷＭパルス信号を生成し、出力するまでに遅延時間がある。このため、パルス幅等の入力情報のパルス信号のパルス列におけるパルスの離間時間が短くなると、遅延時間のために、ＰＷＭパルス信号において前側のパルスが該パルスの区間内に終了せず、後ろ側のパルスの区間にはみ出てしまうことが可能性として存在する。
【０００７】
本発明者は、なんらかの原因で二次電流のパルスが結合してしまうと、トランスの一次電流を生成するＦＥＴのブリッジ回路に供給するＰＷＭパルス信号のデューティ比を元に戻しても、二次電流の波形が正常なパルス波形に戻らず、異常なパルス波形が繰り返されるという知見を得た。異常なパルス波形の繰り返しを継続させることは、好ましくないことは明らかである。
【０００８】
電源装置を運転停止して、再起動すれば、異常なパルス波形が繰り返す出力を解消することができる。しかしながら、電源装置の運転を一旦停止させると、前述の過電流発生時の駆動電流路の遮断期間に電源装置を停止するのと同様に時間を要するスタート処理が必要になってしまう。
【０００９】
本発明の目的は、負荷への電力供給を維持しつつ、異常なパルス波形が繰り返される出力される事態を防止することができる電源装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明の電源装置は、
直流電圧源と、
トランスと、
前記直流電圧源に並列接続されたブリッジ回路を構成する複数のスイッチング素子を有し、ＰＷＭパルス信号により各スイッチング素子のオン、オフが切り替えられて、前記トランスの一次電流を生成するインバータ部と、
前記ＰＷＭパルス信号を前記インバータ部に供給して各スイッチング素子のオン、オフを切り替えるインバータ制御部と、
前記トランスの二次電流を整流して、負荷側に出力する整流部と、
前記一次電流のパルス波形を検出するパルス検出部と、
を備え、
前記インバータ制御部は、前記パルス検出部の検出に基づいて前記一次電流のパルス列としての第１パルス列の相互に隣接するパルスの離間時間を検出し、該離間時間が所定の閾値未満であるときは、前記ＰＷＭパルス信号のパルス列としての第２パルス列の相互に隣接するパルス対の一方のパルスを間引いて、前記インバータ部に供給することを特徴とする。
【００１１】
本発明によれば、インバータ制御部は、一次電流のパルス列としての第１パルス列の相互に隣接するパルスの離間時間を検出し、該離間時間が所定の閾値未満であるときは、ＰＷＭパルス信号のパルス列としての第２パルス列の相互に隣接するパルス対の一方のパルスを間引いて、インバータ部に供給する。これにより、一次電流中のパルス時間間隔が開くので、負荷への電力供給を維持しつつ、異常なパルス波形が繰り返される出力される事態を防止することができる。
【００１２】
好ましくは、本発明の電源装置において、前記インバータ制御部は、前記第２パルス列におけるパルスの間引き処理の継続時間が第１所定時間以上になると、前記間引き処理を解除する。
【００１３】
第２パルス列におけるパルスの間引き処理の継続時間としての第１所定時間は、ＰＷＭパルス信号を生成するインバータ制御部内のＰＷＭコントロールＩＣ等の素子をリセットするのと同様な作動となる。こうして、この構成によれば、異常波形の発生中の負荷への電力供給を維持しつつ、速やかに間引き無しの通常の処理に復帰することができる。
【００１４】
好ましくは、本発明の電源装置において、前記インバータ制御部は、前記間引き処理の解除後、前記パルス検出部の検出に基づいて前記一次電流に異常波形が含まれているか否かを判定し、含まれていると判定したときは、前記間引き処理を再開し、再開した前記間引き処理は前記第１所定時間より長い第２所定時間以上継続する。
【００１５】
異常波形の発生を解消するために、まれにではあるが、通常の第１所定時間より長くかかることがある。この構成によれば、時折り、生じる異常波形に対しても、支障なく、間引き無しの通常処理に復帰することができる。
【００１６】
好ましくは、本発明の電源装置は、
一端において前記整流部の一端に接続されているインダクタと、
両端においてそれぞれ前記インダクタの他端及び前記整流部の他端に接続されているキャパシタと、
前記インダクタと前記キャパシタとの接続点から出力される駆動電流を前記負荷側に導く駆動電流路に介在して、該駆動電流路の駆動電流を検出する駆動電流検出器と、
前記駆動電流検出器が検出した前記駆動電流が所定値以上になると、前記駆動電流路を一定時間、遮断し、該一定時間の経過後は遮断を解除する保護器と、
を備え、
前記インバータ制御部は、前記一定時間中は前記第２パルス列のパルスを所定の比率で間引く。
【００１７】
この構成によれば、インバータ制御部による間引き処理を過電流発生時にも利用することができる。
【図面の簡単な説明】
【００１８】
【図１】成膜形成システムの構成図。
【図２】成膜形成システムの各箇所の電気波形図。
【図３】過電流発生時の電源装置の作用の説明図。
【発明を実施するための形態】
【００１９】
［成膜形成システム］
図１は、成膜形成システム１の構成図である。成膜形成システム１は、電源装置２、及び電源装置２の負荷としての成膜形成装置３を備える。電源装置２は、さらに、直流電圧源７、インバータ部８、変圧部９、整流部１０、ＬＣ部１１、過電流保護装置１２及びインバータ制御部１３を備える。
【００２０】
直流電圧源７は、例えば、三相交流（図示せず）や単相交流（図示せず）を整流して得られる。インバータ部８は、ＤＣＣＴ（直流ＣＴ）とブリッジ回路１８とを有する。ブリッジ回路１８は、フルブリッジ型接続の４つのＦＥＴ１〜４から構成される。直流電圧源７、ブリッジ回路１８及びＤＣＣＴは、変圧部９の後述のトランス１９の一次巻線Ｗ１と共に、変圧部９の一次電流側のループ回路を構成する。ＤＣＣＴは、一次電流の値を検出する。
【００２１】
図示のＦＥＴ１〜４は、例えばｎチャネルのＭＯＳ−ＦＥＴである。図２において、Ｇ１〜Ｇ４は、ＦＥＴ１〜４のゲートを示している。ＦＥＴ１〜４は、スイッチング素子の働きを有し、ｐチャネルのＦＥＴであってもよいし、バイポーラ型の半導体であってもよい。さらには、ＦＥＴの代わりのスイッチング素子として、サイリスタが用いられてもよい。
【００２２】
変圧部９は、トランス１９を有している。トランス１９は、一次側の一次巻線Ｗ１と、二次側の二次巻線Ｗ２とを備える。整流部１０は、４つのダイオードＤ１〜Ｄ４から構成されるブリッジ回路２０を備える。ブリッジ回路２０は、入力側の端子対において二次巻線Ｗ２の両端に接続されている。
【００２３】
ＬＣ部１１は、インダクタＬとキャパシタＣとが直列接続されたＬＣ回路から構成される。該ＬＣ回路は、両端において整流部１０のブリッジ回路２０の出力側の端子対に接続されている。キャパシタＣの両端は、過電流保護装置１２を経て電源装置２の出力端子２６ａ，２６ｂに接続されている。インダクタＬとキャパシタＣとの接続点２４から出力端子２６ａまでの電流路は、駆動電流路２５を形成する。
【００２４】
過電流保護装置１２は、変流器ＣＴ、スイッチＳＷ、抵抗Ｒ、及び保護器３０を備える。変流器ＣＴは、駆動電流路２５の電流を検出する。スイッチＳＷは、オン、オフを切り替えられて、駆動電流路２５の遮断と接続とを切り替える。抵抗Ｒは、十分に大きな抵抗値を有し、スイッチＳＷに並列接続されている。保護器３０は、電流検出部としての変流器ＣＴが検出した駆動電流Ｉｄの電流値に基づいてスイッチＳＷのオン、オフを切り替える。
【００２５】
インバータ制御部１３は、入力端子３３ａ，３３ｂ、平均化回路３４、パルス波形検出部３５、パルス列補正部３６、比較器ＣＰ、及びＣＯＮＴ−ＩＣ（コントロールＩＣ）１〜４を有する。ＣＯＮＴ−ＩＣ１〜４は、入力情報に基づいてＰＭＷのパルス列のパルス信号を生成するコントロールＩＣである。以降、ＣＯＮＴ−ＩＣ１〜４を区別しないときは、「ＣＯＮＴ−ＩＣ」と総称する。
【００２６】
入力端子３３ａには、インバータ部８のＤＣＣＴの検出信号が入力される。該検出信号は、一次電流の各瞬間の電流値を示し、入力端子３３ａから平均化回路３４及びパルス波形検出部３５に送られる。
【００２７】
別の入力端子３３ｂには、図示していないユーザ設定部から所定周波数ののこぎり波形信号が入力される。成膜形成システム１のユーザ（電源装置２を購入したユーザでもある。）は、成膜形成装置３の作動に先立ち、のこぎり波形信号のオフセット量（平均の電圧レベルのシフト量）や周波数を所望の値にユーザ設定部において設定する。入力端子３３ｂのオフセット量や周波数等の情報は、一次電流の目標値に係る情報として比較器ＣＰの正相側の入力端子に送られる。
【００２８】
平均化回路３４は、ＤＣＣＴの検知信号としての検出電圧のレベルを均して、平均化する。平均化された電圧レベルは、比較器ＣＰの負相側の入力端子に送られる。比較器ＣＰは、正相側の電圧レベルと負相側の電圧レベルとを対比し、前者が後者を上回るときは、二値論理の”１”に対応する電圧を出力し、前者が後者を下回るときは、二値論理の”０”に対応する電圧を出力する。こうして、比較器ＣＰは、トランス１９の一次電流の目標値に対応するパルス幅のパルスから成るパルス信号をパルス列補正部３６に出力する。
【００２９】
パルス波形検出部３５は、ＤＣＣＴと共に、一次電流のパルス波形を検出するパルス検出部を構成する。パルス波形検出部３５は、ＤＣＣＴの各瞬間値の検出電流値から一次電流の波形を検出する。パルス波形検出部３５の検出波形の情報は、パルス列補正部３６に出力される。パルス列補正部３６は、平均化回路３４から入力されたパルス信号のパルス列を保護器３０（符号Ｋを参照）及びパルス波形検出部３５等からの入力情報に基づいて補正する。補正には、パルス信号のパルス列からのパルスの間引きが含まれる。間引き処理の具体的な内容については、図２以降で後述する。
【００３０】
パルス列補正部３６は、補正したパルス信号のパルス列をＣＯＮＴ−ＩＣに出力する。パルス列補正部３６が補正したパルス信号のパルス列は、トランス１９の一次電流を目標値に制御するときのＣＯＮＴ−ＩＣの制御パルス信号に相当する。パルス列補正部３６は、ＣＯＮＴ−ＩＣ１，４の第１対のゲートＧ１，Ｇ４にはＩＣ制御パルス信号Ｓｉａを送り、ＣＯＮＴ−ＩＣ２，３の第２対のゲートＧ２，Ｇ４にはＩＣ制御パルス信号Ｓｉｂを送る。
【００３１】
入力端子３３ｂに入力されるのこぎり波の信号の周期をＴとすると、ＩＣ制御パルス信号Ｓｉａ，Ｓｉｂとは、パルスの占有区間がＴ／２ずれている（後述の図２参照）。また、これに伴い、ＣＯＮＴ−ＩＣ１，４がＩＣ制御パルス信号Ｓｉａに基づいて生成し、ＦＥＴ１，４のゲートＧ１，Ｇ４に出力するゲートパルス信号Ｓｇａと、ＣＯＮＴ−ＩＣ２，３がＩＣ制御パルス信号Ｓｉｂに基づいて生成し、ＦＥＴ２，３のゲートＧ２，Ｇ３に出力するゲートパルス信号Ｓｇｂとは、ゲートパルスの占有区間がＴ／２ずれることになる。
【００３２】
以下、ＩＣ制御パルス信号Ｓｉａ，Ｓｉｂとを合成したパルス信号をＩＣ制御パルス信号Ｓｉｃと呼ぶことにするとともに、ＩＣ制御パルス信号Ｓｉａ，Ｓｉｂとを区別しないときは、ＩＣ制御パルス信号Ｓｉｃで総称する。同様に、ゲートパルス信号Ｓｇａとゲートパルス信号Ｓｇｂとを合成したパルス信号をゲートパルス信号Ｓｇと呼ぶことにするとともに、ゲートパルス信号Ｓｇａとゲートパルス信号Ｓｇｂとを区別しないときは、ゲートパルス信号Ｓｇで総称する。
【００３３】
成膜形成装置３は、筐体３０１、及び筐体３０１の内部に形成された真空室３０２を有する。筐体３０１には、真空室３０２に連通する導入口３０３及び導出口３０４が設けられる。成膜形成装置３を作動させるときは、図示しない真空ポンプを使って、導出口３０４から真空室３０２内の空気を排出した後、導入口３０３からアルゴンガス等の放電ガスが真空室３０２に導入する。
【００３４】
ターゲット電極３０８及び基板電極３０９は、真空室３０２内に対向して配置される。ターゲット電極３０８及び基板電極３０９は、真空室３０２の外の端子３１４ａ，３１４ｂに接続されている。端子３１４ａ，３１４ｂは、電源装置２の出力端子２６ａ，２６ｂに接続される。筐体３０１は、アースに接続される。ターゲット電極３０８及び基板電極３０９には、ターゲット及び基板が取り付けられる。
【００３５】
ターゲット電極３０８及び基板電極３０９間に高電圧パルスを印加するのに伴って、真空室３０２内にグロー放電３１７が生じる。グロー放電３１７は、プラズマを生成し、プラズマ中のイオンがターゲットに衝突し、ターゲットの材料の原子をはじき出す。ターゲットからはじき出された原子は、基板の表面に付着する。このようなスパッタ現象を利用して、基板の表面にターゲットの原子の膜が形成される。
【００３６】
［ＰＷＭパルス信号の間引き処理：異常波形防止］
図２は、成膜形成システム１の各箇所の電気波形（例：電流波形、電圧波形又は信号波形）を示している。
【００３７】
ＩＣ制御パルス信号Ｓｉｃのパルス信号の各パルスは、各Ｔ／２の区間に収められる。各パルスの立ち上り時刻としての始端は、各区間の始端に合わせられる。各パルスの立ち下がり時刻としての終端は、各区間の終端より前にパルス幅に応じて設定される。
【００３８】
電力パルス信号Ｓｒｃ１〜Ｓｒｃ３は、種々の状況における接続点２４における電圧波形である。電力パルス信号Ｓｒｃ１〜Ｓｒｃ３を区別しないときは、電力パルス信号Ｓｒｃで総称する。
【００３９】
電力パルス信号Ｓｒｃは、電力パルス信号ＳｒａとＳｒｂとを合成したものである。Ｓｒａは、ＣＯＮＴ−ＩＣ１，４がＩＣ制御パルス信号Ｓｉａに基づいて生成したＰＷＭパルス信号をゲートＧ１，Ｇ４に出力することにより接続点２４において発生する電圧波形である。電力パルス信号Ｓｒｂは、ＣＯＮＴ−ＩＣ２，３がＩＣ制御パルス信号Ｓｉｂに基づいて生成したＰＷＭパルス信号をゲートＧ２，Ｇ３に出力することにより接続点２４において発生する電圧波形である。接続点２４の実際の電圧波形は、電力パルス信号Ｓｒａ，Ｓｒｂの電圧波形が個々に生じず、両者を合わせた電力パルス信号Ｓｒｃとなる。さらに、電力パルス信号Ｓｒａに対応する駆動電流Ｉｄと電力パルス信号Ｓｒｂに対応する駆動電流Ｉｄとは、実際には逆方向であるので、電力パルス信号Ｓｒａの電圧波形と電力パルス信号Ｓｒｂの電圧波形とは正負が逆であるが、図２では、説明の便宜上、両者共に、電圧の絶対値としての正の電圧波形で示している。
【００４０】
ＣＯＮＴ−ＩＣは、パルス列補正部３６からのＩＣ制御パルス信号Ｓｉｃに基づいてブリッジ回路１８のゲートＧへのゲートパルス信号Ｓｇを生成する。しかしながら、ゲートパルス信号Ｓｇは、ＩＣ制御パルス信号Ｓｉｃに対して遅延する。このため、ＩＣ制御パルス信号Ｓｉｃのパルスの終端が各Ｔ／２の区間の終端に近付くと（図２の波線）、換言すれば、パルス波形検出部３５が出力したパルス波形のパルス列としての一次電流のパルス列である第１パルス列の相互に隣接するパルスの離間時間Ｕが減少すると、本来は、電力パルス信号Ｓｒｃで示すように、前後の電力パルスが分離していなければならないにもかかわらず、電力パルス信号Ｓｒｃ２に示すように、前後の電力パルスが重なって、長大なパルス幅の１つのパルスになってしまうことが起こることが考えられる。
【００４１】
本発明者は、電力パルス信号Ｓｒｃ２のようなことが起こると、その後、ＩＣ制御パルス信号Ｓｉｃのパルス列の前後のパルスの時間間隔を増大しても、電力パルス信号Ｓｒｃ１に復帰せず、電力パルス信号Ｓｒｃ３のような正常波形４１と異常波形４２とが交互に繰り返される現象が起きるという知見を得た。このような異常波形４２を継続させて、電源装置２を作動させることが好ましくないと、考えられる。
【００４２】
電源装置２は、異常波形４２が繰り返す発生する事態に次のようにして、防止する。パルス列補正部３６は、パルス波形検出部３５の出力からインバータ部８における一次電流のパルス列としての第１パルス列の相互に隣接するパルスの離間時間Ｕを検出する。そして、離間時間Ｕが所定の閾値未満であると判断したときは、ゲートパルス信号Ｓｇのパルス列としての第２パルス列の相互に隣接するパルス対の一方のパルス（図２の例では前側のパルス）を間引いて、ＣＯＮＴ−ＩＣに出力する。
【００４３】
具体的には、パルス列補正部３６は、ＩＣ制御パルス信号Ｓｉａのパルスはそのまま残存させるが、ＩＣ制御パルス信号Ｓｉｂのパルスは除去する。すなわち、ＩＣ制御パルス信号Ｓｉｂは、パルス無しの信号でゲートＧ２，Ｇ３に供給される。このときのＩＣ制御パルス信号Ｓｉｃ及び電力パルス信号Ｓｒｃは、図２にＩＣ制御パルス信号Ｓｉｘ及び電力パルス信号Ｓｒｘとして示されている。
【００４４】
パルス列補正部３６は、ＩＣ制御パルス信号Ｓｉｃにおけるパルスの間引き処理の継続時間が第１所定時間以上になると、該第１所定時間は、ＰＷＭパルス信号を生成するインバータ制御部内のＰＷＭコントロールＩＣ等の素子をリセットするのと同様な作動となる。こうして、該第１所定時間も負荷としての成膜形成装置３への電力供給を維持しつつ、速やかに間引き無しの通常処理に復帰することができる。
【００４５】
パルス列補正部３６は、前述の間引き処理の解除後、パルス波形検出部３５の検出に基づいて一次電流に異常波形４２が含まれているか否かを判定する。そして、含まれていると判定したときは、間引き処理を再開する。再開したときは、再開した間引き処理は第１所定時間より長い第２所定時間以上継続する。
【００４６】
第２所定時間＞第１所定時間とした理由は、一次電流中の異常波形４２を解消するために、まれにではあるが、第１所定時間より長くかかることがあるからである。第２所定時間の設定により、時折り、生じる異常波形４２に対しても、支障なく、間引き無しの通常処理に復帰することができる。
【００４７】
［ＰＷＭパルス信号の間引き処理：遮断中の電力保持］
図３は、過電流発生時の電源装置２の作用の説明図である。
【００４８】
変流器ＣＴは、駆動電流路２５の駆動電流Ｉｄの電流値を検出して、検出信号を保護器３０に送る。時刻ｔ１以前では、駆動電流路２５の駆動電流Ｉｄが所定値Ｉ１未満にある。これにより、保護器３０は、スイッチＳＷをオンに維持している。
【００４９】
真空室３０２における異常放電等のために、時刻ｔ１において、駆動電流路２５の駆動電流Ｉｄが所定値Ｉ１以上になると、保護器３０は、スイッチＳＷをオンからオフに切り替える。これにより、駆動電流路２５は、遮断状態になって、過電流がＬＣ部１１に向かうことが阻止される。なお、僅かの電流が抵抗Ｒを流れているが、成膜形成装置３における成膜は中止状態になっている。
【００５０】
保護器３０は、時刻ｔ１から時刻ｔ２において、スイッチＳＷをオフからオンに切り替える。時刻ｔ１−時刻ｔ２の期間を遮断期間Ｗと呼ぶことにする。遮断期間Ｗは、一定時間に設定されている。
【００５１】
インバータ制御部１３は、遮断期間Ｗも電源装置２に少ないながらも所定電力の生成を維持する。理由は、電源装置２の運転を一旦停止すると、次の再起動時に、時間を要する電源装置２のスタート処理が必要になってしまうからである。遮断期間Ｗの小電力の生成維持に一般的に考えられる手法は、ゲートパルス信号Ｓｇのパルス幅をデューティ比制御により減少させることである。
【００５２】
これに対し、電源装置２では、パルス列補正部３６による間引き処理が行われる。なお、遮断期間Ｗの間引き処理は、異常波形４２の対策時の間引き処理とは態様が異なっている。具体的には、異常波形４２の対策時では、パルス列補正部３６は、ＣＯＮＴ−ＩＣ２，３に送るＩＣ制御パルス信号Ｓｉｂのパルスを全部間引きする処理を行っていた。これに対し、遮断期間Ｗの間引きでは、ＩＣ制御パルス信号Ｓｉｃのパルスを所定の比率で間引く。これにより、一次電流は低下し、パルス列Ｓｏのパルス幅をデューティ比の減少と同様の結果を得ることができる。なお、遮断期間Ｗに生成される二次電力はＬＣ部１１に蓄えられる。
【符号の説明】
【００５３】
２・・・電源装置、３・・・成膜形成装置（負荷）、７・・・直流電圧源、８・・・インバータ部、９・・・変圧部、１０・・・整流部、１１・・・ＬＣ部、１２・・・過電流保護装置、１３・・・インバータ制御部、１８，２０・・・ブリッジ回路、２５・・・駆動電流路、３０・・・保護器、・・・平均化回路（パルス検出部）、３５・・・パルス波形検出部、３６・・・パルス列補正部、４２・・・異常波形。
【図１】
2020137252.tif 000003
【図２】
2020137252.tif 000004
【図３】
2020137252.tif 000005
【手続補正書】
【提出日】令和1年6月10日(2019.6.10)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
図示のＦＥＴ１〜４は、例えばｎチャネルのＭＯＳ−ＦＥＴである。図１において、Ｇ１〜Ｇ４は、ＦＥＴ１〜４のゲートを示している。ＦＥＴ１〜４は、スイッチング素子の働きを有し、ｐチャネルのＦＥＴであってもよいし、バイポーラ型の半導体であってもよい。さらには、ＦＥＴの代わりのスイッチング素子として、サイリスタが用いられてもよい。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
インバータ制御部１３は、入力端子３３ａ，３３ｂ、平均化回路３４、パルス波形検出部３５、パルス列補正部３６、比較器ＣＰ、及びＣＯＮＴ−ＩＣ（コントロールＩＣ）１〜４を有する。ＣＯＮＴ−ＩＣ１〜４は、入力情報に基づいてＰＷＭのパルス列のパルス信号を生成するコントロールＩＣである。以降、ＣＯＮＴ−ＩＣ１〜４を区別しないときは、「ＣＯＮＴ−ＩＣ」と総称する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
以下、ＩＣ制御パルス信号Ｓｉａ，Ｓｉｂとを合成したパルス信号をＩＣ制御パルス信号Ｓｉｃと呼ぶことにするとともに、ＩＣ制御パルス信号Ｓｉａ，Ｓｉｂとを区別しないときは、ＩＣ制御パルス信号Ｓｉで総称する。同様に、ゲートパルス信号Ｓｇａとゲートパルス信号Ｓｇｂとを区別しないときは、ゲートパルス信号Ｓｇで総称する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
ＣＯＮＴ−ＩＣは、パルス列補正部３６からのＩＣ制御パルス信号Ｓｉｃに基づいてブリッジ回路１８のゲートＧへのゲートパルス信号Ｓｇを生成する。しかしながら、ゲートパルス信号Ｓｇは、ＩＣ制御パルス信号Ｓｉｃに対して遅延する。このため、ＩＣ制御パルス信号Ｓｉｃのパルスの終端が各Ｔ／２の区間の終端に近付くと（図２の波線）、換言すれば、パルス波形検出部３５が出力したパルス波形のパルス列としての一次電流のパルス列である第１パルス列の相互に隣接するパルスの離間時間Ｕが減少すると、本来は、電力パルス信号Ｓｒｃ１で示すように、前後の電力パルスが分離していなければならないにもかかわらず、電力パルス信号Ｓｒｃ２に示すように、前後の電力パルスが重なって、長大なパルス幅の１つのパルスになってしまうことが起こることが考えられる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
パルス列補正部３６は、ＩＣ制御パルス信号Ｓｉｃにおけるパルスの間引き処理の継続時間が第１所定時間以上になると、間引き処理を解除する。該第１所定時間は、ＰＷＭパルス信号を生成するインバータ制御部内のＰＷＭコントロールＩＣ等の素子をリセットするのと同様な作動となる。こうして、該第１所定時間も負荷としての成膜形成装置３への電力供給を維持しつつ、速やかに間引き無しの通常処理に復帰することができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正の内容】
【００５２】
これに対し、電源装置２では、パルス列補正部３６による間引き処理が行われる。なお、遮断期間Ｗの間引き処理は、異常波形４２の対策時の間引き処理とは態様が異なっている。具体的には、異常波形４２の対策時では、パルス列補正部３６は、ＣＯＮＴ−ＩＣ２，３に送るＩＣ制御パルス信号Ｓｉｂのパルスを全部間引きする処理を行っていた。これに対し、遮断期間Ｗの間引きでは、ＩＣ制御パルス信号Ｓｉｃのパルスを所定の比率で間引く。これにより、一次電流は低下し、ゲートパルス信号Ｓｇのパルス幅をデューティ比の減少と同様の結果を得ることができる。なお、遮断期間Ｗに生成される二次電力はＬＣ部１１に蓄えられる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正の内容】
【００５３】
２・・・電源装置、３・・・成膜形成装置（負荷）、７・・・直流電圧源、８・・・インバータ部、９・・・変圧部、１０・・・整流部、１１・・・ＬＣ部、１２・・・過電流保護装置、１３・・・インバータ制御部、１８，２０・・・ブリッジ回路、２５・・・駆動電流路、３０・・・保護器、３４・・・平均化回路（パルス検出部）、３５・・・パルス波形検出部、３６・・・パルス列補正部、４２・・・異常波形。
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
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