(57)【要約】      （修正有）【課題】揮発性メモリから不揮発性メモリへのデータ書込みに必要とされる電力を確保できる情報処理装置を提供する。【解決手段】不揮発性メモリ１０６３への書込データをキャッシュする揮発性メモリ１０６２を有する情報処理装置１００の装置本体１０２は、不揮発性メモリ１０６３および揮発性メモリ１０６２へ供給する電力をスイッチング動作により生成する第一電力供給部１１０，１１１、を有する。第一電力供給部１１０，１１１は、情報処理装置１００へ供給される電圧が低下した場合、スイッチング周波数を下げて、不揮発性メモリ１０６３および揮発性メモリ１０６２へ電力を供給する。【選択図】図１
2020144783.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリへの書込データをキャッシュする揮発性メモリを有する情報処理装置であって、
前記不揮発性メモリおよび前記揮発性メモリへ供給する電力をスイッチング動作により生成する第一電力供給部、を有し、
前記第一電力供給部は、前記情報処理装置へ供給される電圧が低下した場合、スイッチング周波数を下げて、前記不揮発性メモリおよび前記揮発性メモリへ電力を供給する、
情報処理装置。
【請求項２】
前記揮発性メモリにキャッシュされている書込データを前記不揮発性メモリへ書き込むことができるフラッシュコントローラ、を有し、
前記フラッシュコントローラは、前記第一電力供給部から電力が供給され、前記情報処理装置へ供給される電圧が低下した場合、前記揮発性メモリにキャッシュされている書込データを前記不揮発性メモリへ書き込む退避処理を実行する、
請求項１記載の情報処理装置。
【請求項３】
前記情報処理装置の各部の動作を制御する装置制御部、を有し、
前記装置制御部は、前記情報処理装置へ供給される電圧が低下した場合、前記不揮発性メモリに対するアクセスを禁止する、
請求項１または２記載の情報処理装置。
【請求項４】
前記情報処理装置において前記揮発性メモリ、および前記不揮発性メモリの他の各部へ電力を供給する第二電力供給部、を有し、
前記第二電力供給部は、前記情報処理装置へ供給される電圧が低下した場合、電力供給を停止する、
請求項１から３のいずれか一項記載の情報処理装置。
【請求項５】
前記第一電力供給部および前記第二電力供給部の動作を制御する電源制御部、を有し、
前記電源制御部は、前記情報処理装置へ供給される電圧が低下した場合、前記第一電力供給部のスイッチング周波数を下げた後に、前記第二電力供給部による電力供給を停止する、
請求項４記載の情報処理装置。
【請求項６】
前記情報処理装置へ供給される電圧が入力されるコネクタ、を有し、
前記第一電力供給部および前記第二電力供給部は、前記コネクタを通じて前記情報処理装置へ供給される電圧を、スイッチング動作により変換して電力を生成する、
前記コネクタと、前記第一電力供給部および前記第二電力供給部との間には、コンデンサが接続される、
請求項５記載の情報処理装置。
【請求項７】
電源制御部は、前記第一電力供給部および前記第二電力供給部を介することなく、前記コネクタに接続される、
請求項６記載の情報処理装置。
【請求項８】
不揮発性メモリへの書込データをキャッシュする揮発性メモリを有する情報処理装置の電力供給方法であって、
前記情報処理装置へ供給される電圧の低下を検出する検出工程と、
前記不揮発性メモリおよび前記揮発性メモリへ供給する電力を生成するためのスイッチング周波数を下げる制御工程と、
を有する、情報処理装置の電力供給方法。
【請求項９】
不揮発性メモリへの書込データをキャッシュする揮発性メモリを有する情報処理装置の電力供給方法をコンピュータに実行させるプログラムであって、
前記情報処理装置の電力供給方法は、
前記情報処理装置へ供給される電圧の低下を検出する検出工程と、
前記不揮発性メモリおよび前記揮発性メモリへ供給する電力を生成するためのスイッチング周波数を下げる制御工程と、
を有する、プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報処理装置に関する。
【背景技術】
【０００２】
情報処理装置には、たとえばフラッシュメモリモジュールを使用可能なものがある。フラッシュメモリモジュールは、データを無給電状態で保持することができる不揮発性メモリとともに、不揮発性メモリへの書込データをキャッシュする揮発性メモリを有する。そして、フラッシュメモリモジュールのフラッシュコントローラは、揮発性メモリにキャッシュされている書込データを不揮発性メモリに書き込むフラッシュキャッシュ動作を実行する。また、フラッシュコントローラは、不揮発性メモリの使用済み領域を書込可能な状態に解放するガベジコレクション処理を実行したり、不揮発性メモリからデータを読み出したりする。情報処理装置の装置制御部は、フラッシュメモリモジュールへのアクセスを制御し、装置で使用するデータなどをフラッシュメモリモジュールに書き込んだり、装置で使用するデータなどをフラッシュメモリモジュールから読み出したりする。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１６０６５４号公報
【特許文献２】特開平９−３３０２７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
このようにフラッシュメモリモジュールは、不揮発性メモリへの書込データを揮発性メモリに一時的に保存する。その後、フラッシュメモリモジュールは、たとえば所定量のデータごとに揮発性メモリから不揮発性メモリへの書き込みを実行する。そして、不揮発性メモリへの書き込みを完了する前に情報処理装置への給電が停止すると、不揮発性メモリは、書込データのすべてを保持することができない。情報処理装置は、フラッシュメモリモジュールへ書き込んだデータを失う可能性がある。そこで、特許文献１または特許文献２では、情報処理装置の電源コネクタとフラッシュメモリモジュールとの間にコンデンサまたはバッテリを設ける。そして、情報処理装置への給電が停止した状態では、コンデンサまたはバッテリの蓄電電力を用いて、不揮発性メモリへのデータ書き込みを完了させる。しかしながら、フラッシュメモリモジュールは大容量化が進んでいる。このため、仮にこのような対策をしたとしても、情報処理装置は、不揮発性メモリへのデータ書き込みを完了させるために必要とされる電力をコンデンサまたはバッテリに蓄電させて確保することができなくなる恐れがある。情報処理装置は、小型で利便性が高いフラッシュメモリモジュールを用いるために、大きなコンデンサまたはバッテリを設ける必要性が生じ得る。
【０００５】
このように情報処理装置では、揮発性メモリから不揮発性メモリへのデータ書込みに必要とされる電力を確保できるようにするための対策が求められている。
【課題を解決するための手段】
【０００６】
本発明に係る情報処理装置は、不揮発性メモリへの書込データをキャッシュする揮発性メモリを有する情報処理装置であって、前記不揮発性メモリおよび前記揮発性メモリへ供給する電力をスイッチング動作により生成する第一電力供給部、を有し、前記第一電力供給部は、前記情報処理装置へ供給される電圧が低下した場合、スイッチング周波数を（通常時のものより）下げて、前記不揮発性メモリおよび前記揮発性メモリへ電力を供給する。
【発明の効果】
【０００７】
本発明では、揮発性メモリから不揮発性メモリへのデータ書込みに必要とされる電力の確保を期待できる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態に係る情報処理装置の模式的なブロック図である。
【図２】ＤＣ／ＤＣコンバータのＰＷＭ動作でのスイッチング波形の説明図である。
【図３】ＤＣ／ＤＣコンバータのＰＷＭ動作での出力電圧波形の模式的な説明図である。
【図４】ＤＣ／ＤＣコンバータのＰＦＭ動作でのスイッチング波形の説明図である。
【図５】ＤＣ／ＤＣコンバータのＰＦＭ動作での出力電圧波形の模式的な説明図である。
【図６】図１のＤＣ／ＤＣコンバータのスイッチング周波数と動作状態との定性的な特徴の説明図である。
【図７】図１の情報処理装置の通常の起動から停止までの電力供給状態を模式的に示すタイミングチャートである。
【図８】図１のＣＰＵによるシャットダウン処理の一例のフローチャートである。
【図９】図１の電源制御回路によるシャットダウンシーケンスの一例のフローチャートである。
【図１０】電圧低下検出時の電源制御回路の処理のフローチャートである。
【図１１】図１の情報処理装置の電圧低下検出時の電力供給状態を模式的に示すタイミングチャートである。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態について図面を参照しながら詳細に説明する。しかしながら、以下の実施形態に記載されている構成はあくまで例示に過ぎず、本発明の範囲は実施形態に記載されている構成によって限定されることはない。
【００１０】
図１は、本発明の実施形態に係る情報処理装置１００の模式的なブロック図である。図１の情報処理装置１００は、装置本体１０２、外部負荷１０３、ＡＣ／ＤＣコンバータ１０１、を有する。装置本体１０２は、データを用いたコンピュータ制御により所定の処理を実行する。装置本体１０２は、たとえばＭＦＰといった画像形成装置、コンピュータ装置、である。外部負荷１０３は、装置本体１０２とは別体の負荷機器である。外部負荷１０３は、たとえば装置本体１０２が画像形成装置である場合、画像形成装置を周辺機器として用いるコンピュータ装置でよい。ＡＣ／ＤＣコンバータ１０１は、装置本体１０２、および外部負荷１０３に接続される。ＡＣ／ＤＣコンバータ１０１は、商用交流電力から直流電圧の電力を生成し、接続される装置本体１０２および外部負荷１０３へ供給する。ＡＣ／ＤＣコンバータ１０１は、たとえば１２Ｖの直流電圧の電力を生成する。装置本体１０２は、装置本体１０２に電力を消費して動作する負荷デバイスとして、フラッシュメモリモジュール１０６、ＣＰＵ１０７、ＩＣ１０８、ハードディスクデバイス（ＨＤＤ）１０９、を有する。装置本体１０２は、装置本体１０２の負荷デバイスへ電力を供給するために、コネクタ１２２、スイッチ回路１０４、電源制御回路１０５、複数のＤＣ／ＤＣコンバータ１１０〜１１４、レギュレータ回路１１５、電圧低下補償用のコンデンサ１１６、を有する。ハードディスクデバイス１０９は、情報処理装置１００の記録デバイスである。ハードディスクデバイス１０９は、ＣＰＵ１０７が実行するプログラムを記録する。ＣＰＵ１０７は、ハードディスクデバイス１０９からプログラムを読み込んで実行する。これにより、ＣＰＵ１０７には、情報処理装置１００の各部の動作を全体的に制御する装置制御部が実現される。装置制御部としてのＣＰＵ１０７は、ハードディスクデバイス１０９やフラッシュメモリモジュール１０６へリードアクセスし、情報処理装置１００の処理に必要となるデータを読出す。ＣＰＵ１０７は、ハードディスクデバイス１０９やフラッシュメモリモジュール１０６へライトアクセスし、情報処理装置１００の処理にて生成したデータを書込む。ＩＣ１０８は、情報処理装置１００において特定の処理を実行する。ＩＣ１０８は、たとえばプリント、スキャン、コピーのための画像処理を実行する。ＩＣ１０８は、ハードディスクデバイス１０９やフラッシュメモリモジュール１０６に直接にアクセスしてよい。
【００１１】
フラッシュメモリモジュール１０６は、不揮発性メモリ１０６３、揮発性メモリ１０６２、フラッシュコントローラ１０６１、を有する。フラッシュメモリモジュール１０６は、装置本体１０２に対して、取外可能に取り付けられてよい。不揮発性メモリ１０６３は、データを無給電状態で保持できるメモリである。不揮発性メモリ１０６３は、たとえばＮＡＮＤ型のフラッシュメモリである。フラッシュメモリは、データが書込まれていない記録領域にデータを書込むことができる。揮発性メモリ１０６２は、不揮発性メモリ１０６３への書込データをキャッシュする。揮発性メモリ１０６２は、たとえばＲＡＭでよい。フラッシュコントローラ１０６１は、フラッシュメモリモジュール１０６の不揮発性メモリ１０６３へのライトアクセスの際に、書込データを揮発性メモリ１０６２にキャッシュする。揮発性メモリ１０６２に所定量以上の書込データがキャッシュされると、フラッシュコントローラ１０６１は、書込データを不揮発性メモリ１０６３に書込むフラッシュキャッシュ処理を実行する。キャッシュフラッシュ処理において、揮発性メモリ１０６２の書込データは、不揮発性メモリ１０６３のブロックといった単位量ごとに、不揮発性メモリ１０６３についてのデータが書込まれていない記録領域へ書込まれる。フラッシュコントローラ１０６１は、書込可能な記録領域が不足する場合、使用済みの記録領域を、新たなデータの書込を可能にするためのガベジコレクション処理を実行する。フラッシュコントローラ１０６１は、フラッシュメモリモジュール１０６の不揮発性メモリ１０６３へのリードアクセスの際に、不揮発性メモリ１０６３または揮発性メモリ１０６２からデータを読出して出力する。このような各種の処理を実行することにより、不揮発性メモリ１０６３そのものの書込速度がたとえばＳＡＴＡインタフェースのデータ転送速度より遅い場合でも、フラッシュメモリモジュール１０６に対して高速にライトアクセスすることができる。不揮発性メモリ１０６３への書込回数を減らすことができる。
【００１２】
コネクタ１２２は、ＡＣ／ＤＣコンバータ１０１に接続される。コネクタ１２２には、情報処理装置１００へ供給される電圧が入力される。スイッチ回路１０４は、電力供給線１２３，１２４により、コネクタ１２２と複数のＤＣ／ＤＣコンバータ１１０〜１１４との間に接続される。スイッチ回路１０４は、オン状態において、複数のＤＣ／ＤＣコンバータ１１０〜１１４をコネクタ１２２に接続する。スイッチ回路１０４は、オフ状態において、複数のＤＣ／ＤＣコンバータ１１０〜１１４をコネクタ１２２から切り離す。複数のＤＣ／ＤＣコンバータ１１０〜１１４は、ＥＮ端子に有意なイネーブル信号が入力されている場合、ＦＣ端子に設定されるスイッチング周波数または固定のスイッチング周波数でのスイッチング動作を実行する。複数のＤＣ／ＤＣコンバータ１１０〜１１４は、スイッチング動作により入力電圧を変換し、所定の出力電圧の電力を出力する。複数のＤＣ／ＤＣコンバータ１１０〜１１４は、有意なイネーブル信号が入力されていない場合、動作を停止する。複数のＤＣ／ＤＣコンバータ１１０〜１１４は、互いを区別する場合、第一ＤＣ／ＤＣコンバータ１１０、第二ＤＣ／ＤＣコンバータ１１１、第三ＤＣ／ＤＣコンバータ１１２、第四ＤＣ／ＤＣコンバータ１１３、第五ＤＣ／ＤＣコンバータ１１４、という。第一ＤＣ／ＤＣコンバータ１１０は、フラッシュメモリモジュール１０６に接続される。第一ＤＣ／ＤＣコンバータ１１０は、３．３Ｖの電圧の電力を生成してフラッシュメモリモジュール１０６へ供給する。第二ＤＣ／ＤＣコンバータ１１１は、フラッシュメモリモジュール１０６に接続される。第二ＤＣ／ＤＣコンバータ１１１は、１．２Ｖの電圧の電力を生成してフラッシュメモリモジュール１０６へ供給する。第三ＤＣ／ＤＣコンバータ１１２は、ＣＰＵ１０７に接続される。第三ＤＣ／ＤＣコンバータ１１２は、１．５Ｖの電圧の電力を生成してＣＰＵ１０７へ供給する。第四ＤＣ／ＤＣコンバータ１１３は、ＣＰＵ１０７およびＩＣ１０８に接続される。第四ＤＣ／ＤＣコンバータ１１３は、３．３Ｖの電圧の電力を生成してＣＰＵ１０７およびＩＣ１０８へ供給する。第五ＤＣ／ＤＣコンバータ１１４は、ハードディスクデバイス１０９に接続される。第五ＤＣ／ＤＣコンバータ１１４は、５Ｖの電圧の電力を生成してハードディスクデバイス１０９へ供給する。第一ＤＣ／ＤＣコンバータ１１０および第二ＤＣ／ＤＣコンバータ１１１は、フラッシュメモリモジュール１０６の不揮発性メモリ１０６３および揮発性メモリ１０６２へ供給する電力をスイッチング動作により生成する第一電力供給部として機能する。第三ＤＣ／ＤＣコンバータ１１２から第五ＤＣ／ＤＣコンバータ１１４は、情報処理装置１００においてフラッシュメモリモジュール１０６の他の各部へ電力を供給する第二電力供給部として機能する。第一電力供給部および第二電力供給部は、コネクタ１２２を通じて情報処理装置１００へ供給される電圧を、スイッチング動作により変換して電力を生成する。
【００１３】
電圧低下補償用のコンデンサ１１６は、スイッチ回路１０４から複数のＤＣ／ＤＣコンバータ１１０〜１１４までの電力供給線１２３に接続される。これにより、コンデンサ１１６は、コネクタ１２２と、第一電力供給部および第二電力供給部との間に接続される、コンデンサ１１６は、電圧低下時にフラッシュメモリモジュール１０６がキャッシュフラッシュ動作を実行できる程度の容量を有する。なお、スイッチ回路１０４から複数のＤＣ／ＤＣコンバータ１１０〜１１４までの電力供給線１２３の配線容量が大きい場合、コンデンサ１１６は不要としてよい。また、図１に参考的に示すように、コネクタ１２２からスイッチ回路１０４までの電力供給線１２４にも、他のコンデンサ１２５を接続してもよい。
【００１４】
レギュレータ回路１１５は、たとえばＤＣ／ＤＣコンバータと同様に固定のスイッチング周波数のスイッチング動作により、入力電圧を変換し、所定の出力電圧の電力を出力する。レギュレータ回路１１５は、３．３Ｖの電圧の電力をフラッシュメモリモジュール１０６へ供給する。電源制御回路１０５は、電力供給線１２４により、コネクタ１２２およびレギュレータ回路１１５に接続される。電源制御回路１０５は、たとえば図示外のＣＰＵおよびメモリを有し、メモリに記録されるプログラムをＣＰＵが読み込んで実行する。電源制御回路１０５は、制御線１１７〜１２０により複数のＤＣ／ＤＣコンバータ１１０〜１１４に接続される。電源制御回路１０５は、複数のＤＣ／ＤＣコンバータ１１０〜１１４の動作およびスイッチング周波数を制御する。電源制御回路１０５は、双方向通信線１２１によりＣＰＵ１０７に接続される。電源制御回路１０５とＣＰＵ１０７は、双方向に信号を出力する。これにより、電源制御回路１０５は、第一電力供給部および第二電力供給部の動作を制御する電源制御部として機能し、情報処理装置１００での給電を制御する。電源制御回路１０５は、第一電力供給部および第二電力供給部を介することなく、コネクタ１２２に直接に接続される電源制御部として機能する。
【００１５】
ところで、情報処理装置１００の装置制御部としてのＣＰＵ１０７は、フラッシュメモリモジュール１０６へのアクセスを制御する。たとえば、ＣＰＵ１０７は、装置で使用するデータなどをフラッシュメモリモジュール１０６に書込む。ＣＰＵ１０７は、装置で使用するデータなどをフラッシュメモリモジュール１０６から読出す。フラッシュメモリモジュール１０６は、フラッシュメモリモジュール１０６の不揮発性メモリ１０６３への書込データを揮発性メモリ１０６２に一時的に保存する。その後、フラッシュメモリモジュール１０６は、たとえば所定量のデータごとに揮発性メモリ１０６２から不揮発性メモリ１０６３へキャッシュしている書込データを書き込む。そして、不揮発性メモリ１０６３へのキャッシュしている書込データの書込みが完了する前に停電などにより情報処理装置１００への給電が停止すると、不揮発性メモリ１０６３は、書込データのすべてを保持することができない。瞬時的な停電であったとしても、情報処理装置１００は、フラッシュメモリモジュール１０６へ書込んだデータを失う可能性がある。電圧低下補償用のコンデンサ１１６を設けたとしても、情報処理装置１００は、フラッシュメモリモジュール１０６へ書込んだデータを失う可能性がある。このように情報処理装置１００では、フラッシュメモリモジュール１０６での揮発性メモリ１０６２から不揮発性メモリ１０６３へのデータ書込みに必要とされる電力を確保できるようにすることが求められている。
【００１６】
図１で用いられるＤＣ／ＤＣコンバータは、基本的に、たとえば図示外のＦＥＴといったスイッチ素子を駆動することにより、スイッチ素子の負荷側に接続されるインダクタに電圧を誘導し、インダクタの負荷側に接続されるコンデンサを充電する。コンデンサに蓄電される電圧が、ＤＣ／ＤＣコンバータの出力電圧となる。ＤＣ／ＤＣコンバータの出力電圧は、インダクタとコンデンサとにより平滑化されることにより直流電圧となる。ＤＣ／ＤＣコンバータは、スイッチ素子の駆動パルス幅などを調整することにより、出力電圧を調整することができる。図２は、ＤＣ／ＤＣコンバータのＰＷＭ動作でのスイッチング波形の説明図である。図３は、ＤＣ／ＤＣコンバータのＰＷＭ動作での出力電圧波形の模式的な説明図である。ＰＷＭ（パルス幅変調）方式では、図２に示すように、スイッチング周波数（周期）を一定とし、デューティ比（ＯＮ期間とＯＦＦ期間の割合）を調整する。この場合、図３に示すように、出力電圧は、ＯＮ期間に対応して高い電圧となり、ＯＦＦ期間に対応して電圧が降下する。ＯＦＦ期間は、ＯＮ期間の電圧より低いリプル電圧４０２となる。ＰＷＭ動作での平均出力電圧４０１は、リプル電圧４０２の影響により、ＯＮ期間の電圧より低くなる。図４は、ＤＣ／ＤＣコンバータのＰＦＭ動作でのスイッチング波形の説明図である。図５は、ＤＣ／ＤＣコンバータのＰＦＭ動作での出力電圧波形の模式的な説明図である。ＰＦＭ（パルス周波数変調）方式では、図４に示すように、ＯＮ期間を一定とし、スイッチング周波数（周期）を調整する。この場合、図５に示すように、出力電圧は、ＯＮ期間に対応して高い電圧となり、ＯＦＦ期間に対応して電圧が降下する。ＯＦＦ期間は、ＯＮ期間の電圧より低いリプル電圧５０２となる。ＰＦＭ動作での平均出力電圧５０１は、リプル電圧５０２の影響により、ＯＮ期間の電圧より低くなる。ＰＦＭ方式では、スイッチング間隔が広くなるため、ＰＷＭ方式よりもリプル電圧による降下量が大きくなる傾向にある。ＤＣ／ＤＣコンバータは、負荷の消費電力が大きい重負荷の場合にはＰＷＭ動作を採用し、軽負荷の場合にはＰＦＭ動作を採用する傾向にある。
【００１７】
図６は、図１のＤＣ／ＤＣコンバータのスイッチング周波数と動作状態との定性的な特徴の説明図である。図６には、スイッチング周波数が低い場合と、スイッチング周波数高い場合とに分けて、それぞれの特徴が示されている。スイッチング周波数が高い場合、ＤＣ／ＤＣコンバータのインダクタとコンデンサを小さくすることができ、ＤＣ／ＤＣコンバータとしての部品サイズを小型化できる。また、出力電圧のリプルが小さくできる。過渡応答が速くなる。しかしながら、変換効率が下がる。これに対し、スイッチング周波数が低い場合、ＤＣ／ＤＣコンバータのインダクタとコンデンサ１１６が大きくなり、部品サイズが大きくなる。また、出力電圧のリプルが大きくなる。過渡応答が遅くなる。しかしながら、変換効率が上がる。スイッチング周波数が高い場合に変換効率が下がる原因は、負荷電流に対して変換に伴う消費電流が大きくなることに一因がある。変換に伴う消費電流には、スイッチ素子がスイッチング動作により消費する電流が含まれる。スイッチ素子のＯＮ／ＯＦＦ回数が増えると、スイッチング動作により消費される電流量も増える。
【００１８】
図７は、図１の情報処理装置１００の通常の起動から停止までの電力供給状態を模式的に示すタイミングチャートである。図７（Ａ）は、スイッチ回路１０４の入力電圧である。図７（Ｂ）は、スイッチ回路１０４の出力電圧である。図７（Ｃ）は、電源制御回路１０５が、制御線１１７を通じて第一ＤＣ／ＤＣコンバータ１１０および第一ＤＣ／ＤＣコンバータ１１０へ出力する第一電源制御信号である。図７（Ｄ）は、電源制御回路１０５が、制御線１１８を通じて第三ＤＣ／ＤＣコンバータ１１２および第四ＤＣ／ＤＣコンバータ１１３へ出力する第二電源制御信号である。図７（Ｅ）は、電源制御回路１０５が、制御線１１９を通じて第五ＤＣ／ＤＣコンバータ１１４へ出力する第三電源制御信号である。図７（Ｆ）は、電源制御回路１０５が、制御線１２０を通じて第一ＤＣ／ＤＣコンバータ１１０および第一ＤＣ／ＤＣコンバータ１１０へ出力する第四電源制御信号である。図７（Ｇ）は、第二ＤＣ／ＤＣコンバータ１１１が、フラッシュメモリモジュール１０６へ出力する電圧である。図７（Ｈ）は、第一ＤＣ／ＤＣコンバータ１１０が、フラッシュメモリモジュール１０６へ出力する電圧である。図７（Ｉ）は、第三ＤＣ／ＤＣコンバータ１１２が、ＣＰＵ１０７へ出力する電圧である。図７（Ｊ）は、第四ＤＣ／ＤＣコンバータ１１３が、ＣＰＵ１０７およびＩＣ１０８へ出力する電圧である。図７（Ｋ）は、第五ＤＣ／ＤＣコンバータ１１４が、ハードディスクデバイス１０９へ出力する電圧である。同図において、期間Ｔ６１は、情報処理装置１００が起動から通常動作となるまでの起動期間である。期間Ｔ６２は、情報処理装置１００が通常動作している定常期間である。期間Ｔ６３は、情報処理装置１００が通常動作からシャットダウンするまでのシャットダウン期間である。
【００１９】
起動期間Ｔ６１において、スイッチ回路１０４には、図７（Ａ）に示すように、ＡＣ／ＤＣコンバータ１０１からコネクタ１２２を通じて、１２Ｖの電圧の電力が入力される。スイッチ回路１０４は、１２Ｖのプルアップ（図示しない）によりＯＮとなると、図７（Ｂ）に示すように１２Ｖ＿１の電圧の電力を出力する。電源制御回路１０５には、レギュレータにより生成された３．３Ｖの電圧の電力が供給される。電源制御回路１０５は、情報処理装置１００を起動するための電源制御を開始する。電源制御回路１０５は、図７（Ｃ）から図７（Ｆ）に示すように、複数のＤＣ／ＤＣコンバータ１１０〜１１４へハイレベルの制御信号を出力する。ハイレベルの制御信号により、複数のＤＣ／ＤＣコンバータ１１０〜１１４は、それぞれのスイッチング周波数で電圧変換動作を開始し、図７（Ｇ）から図７（Ｋ）に示すように、それぞれに接続される負荷への給電を開始する。たとえば、第一ＤＣ／ＤＣコンバータ１１０と第二ＤＣ／ＤＣコンバータ１１１とは、第四電源制御信号が”Ｈ（ハイレベル）”になったことにより、高いスイッチング周波数でのスイッチング動作を開始する。また、第一ＤＣ／ＤＣコンバータ１１０と第二ＤＣ／ＤＣコンバータ１１１とは、第一電源制御信号が”Ｈ”になったことにより、それぞれ３．３Ｖ＿１と１．２Ｖの出力を開始する。第三ＤＣ／ＤＣコンバータ１１２と第四ＤＣ／ＤＣコンバータ１１３とは、第二電源制御信号が”Ｈ”になったことにより、それぞれ１．５Ｖと３．３Ｖ＿２の出力を開始する。第五ＤＣ／ＤＣコンバータ１１４は、第三電源制御信号が”Ｈ”になったことにより、５Ｖの出力を開始する。情報処理装置１００の各部は、定常期間Ｔ６２に示すように、電力が供給されることにより、通常動作を開始する。フラッシュコントローラ１０６１も、通常動作を開始する。
【００２０】
ユーザにより電源スイッチのＯＦＦなどの操作がなされると、ＣＰＵ１０７は、情報処理装置１００の動作を終了するためのシャットダウン処理を開始する。シャットダウン処理において、ＣＰＵ１０７は、フラッシュメモリモジュール１０６に対して、揮発性メモリ１０６２に残っているデータを不揮発性メモリ１０６３に書込むように指示する。ＣＰＵ１０７からのキャッシュフラッシュ動作開始指示に基づいて、フラッシュコントローラ１０６１は、揮発性メモリ１０６２の書込データを不揮発性メモリ１０６３に書込む。フラッシュメモリモジュール１０６のキャッシュフラッシュ動作が完了すると、ＣＰＵ１０７は、フラッシュメモリモジュール１０６についてのアンマウント処理を実行する。また、ＣＰＵ１０７は、必要に応じて、ハードディスクデバイス１０９に対して、キャッシュデータの書込みを指示する。ハードディスクデバイス１０９でのキャッシュデータの書込みが完了すると、ＣＰＵ１０７は、ハードディスクデバイス１０９についてのアンマウント処理を実行する。キャッシュした書込データの退避処理が完了すると、ＣＰＵ１０７は、双方向信号線を通じて、電源制御回路１０５へ、シャットダウンシーケンスの開始を指示する。電源制御回路１０５は、図７（Ｃ）から図７（Ｆ）のシャットダウン期間Ｔ６３に示すように、第一電源制御信号から第三電源制御信号のすべてを“Ｌ（ロー）”レベルに切り替える。第一電源制御信号が”Ｌ”になると、第一ＤＣ／ＤＣコンバータ１１０と第二ＤＣ／ＤＣコンバータ１１１とは、図７（Ｇ）および図７（Ｈ）に示すように、それぞれ３．３Ｖ＿１と１．２Ｖの出力を停止する。第二電源制御信号が”Ｌ”になると、第三ＤＣ／ＤＣコンバータ１１２と第四ＤＣ／ＤＣコンバータ１１３とは、図７（Ｉ）および図７（Ｊ）に示すように、それぞれ１．５Ｖと３．３Ｖ＿２の出力を停止する。第三電源制御信号が”Ｌ”になると、第五ＤＣ／ＤＣコンバータ１１４は、図７（Ｋ）に示すように、５Ｖの出力を停止する。複数のＤＣ／ＤＣコンバータ１１０〜１１４から給電が停止すると、情報処理装置１００の各部は、動作を停止する。情報処理装置１００は、シャットダウンして動作を停止する。
【００２１】
図８は、図１のＣＰＵ１０７によるシャットダウン処理の一例のフローチャートである。図８のシャットダウン処理のステップＳ８０１において、ＣＰＵ１０７は、シャットダウン処理を実行するか否かを判断する。シャットダウン処理を実行しない場合、ＣＰＵ１０７は、ステップＳ８０１の判断処理を繰り返す。シャットダウン処理を実行する場合、ＣＰＵ１０７は、処理をステップＳ８０２へ進める。ステップＳ８０２において、ＣＰＵ１０７は、フラッシュメモリモジュール１０６およびハードディスクデバイス１０９へ、キャッシュしている書込データについての書込みによる終了処理を指示する。ステップＳ８０３において、ＣＰＵ１０７は、電源制御回路１０５へ、シャットダウンシーケンスの開始を指示する。
【００２２】
図９は、図１の電源制御回路１０５によるシャットダウンシーケンスの一例のフローチャートである。図９のシャットダウンシーケンスのステップＳ９０１において、電源制御回路１０５は、ＣＰＵ１０７からシャットダウン処理の開始指示を受けたか否かを判断する。シャットダウン処理の開始指示を受けていない場合、電源制御回路１０５は、ステップＳ９０１の判断処理を繰り返す。シャットダウン処理の開始指示を受けた場合、電源制御回路１０５は、処理をステップＳ９０２へ進める。ステップＳ９０２において、電源制御回路１０５は、電源制御信号（１１７〜１１９）のすべてを“Ｌ（ロー）”レベルに切り替える。
【００２３】
図１０は、電圧低下検出時の電源制御回路１０５の処理のフローチャートである。電源制御回路１０５は、コネクタ１２２に接続され、コネクタ１２２を通じてＡＣ／ＤＣコンバータ１０１から情報処理装置１００へ供給される電圧を監視する。監視している電圧が所定の閾値より低くなると、電源制御回路１０５は、割込信号を、双方向通信線１２１を通じてＣＰＵ１０７へ出力する。割込信号が入力されると、ＣＰＵ１０７は、シャットダウン処理を開始する。図１０の電圧低下検出処理のステップＳ１００１において、電源制御回路１０５は、監視している情報処理装置１００へ供給される電圧について、通常時の１２Ｖに対して通常のマージン以上での低下が検出されたか否かを判断する。電圧低下が検出されていな場合、電源制御回路１０５は、ステップＳ１００１の判断処理を繰り返す。電圧低下が検出される場合、電源制御回路１０５は、処理をステップＳ１００２へ進める。ステップＳ１００２において、電源制御回路１０５は、電圧低下の検出による割込信号を、双方向通信線１２１を通じてＣＰＵ１０７へ出力する。ＣＰＵ１０７は、シャットダウン処理を開始する。装置制御部としてのＣＰＵ１０７は、たとえば、フラッシュメモリデバイスの不揮発性メモリ１０６３に対するアクセスを禁止する。また、ＣＰＵ１０７は、フラッシュメモリモジュール１０６に対して、退避処理としてのキャッシュフラッシュ処理のみの実行を指示する。フラッシュコントローラ１０６１は、キャッシュフラッシュ処理の他の、たとえば読出処理、またはリフレッシュ処理といった処理を実行している場合には、それを中止する。フラッシュコントローラ１０６１は、揮発性メモリ１０６２にキャッシュされている書込データを不揮発性メモリ１０６３へ書込む。ステップＳ１００３において、電源制御回路１０５は、第四電源制御信号（１２０）を“Ｌ”に制御する。第四電源制御信号が”Ｌ”になると、第一ＤＣ／ＤＣコンバータ１１０と第二ＤＣ／ＤＣコンバータ１１１とは、スイッチング周波数を通常時より低くして、スイッチング動作を継続する。第一電力供給部としての第一ＤＣ／ＤＣコンバータ１１０と第二ＤＣ／ＤＣコンバータ１１１とは、スイッチング周波数を通常時のものより下げて、それぞれの電圧出力を維持する。フラッシュメモリモジュール１０６には、通常時と同程度の３．３Ｖ＿１の電圧と１．２Ｖの電圧とが供給され続ける。ステップＳ１００４において、電源制御回路１０５は、第二電源制御信号（１１８）を“Ｌ”に制御する。第二電源制御信号が”Ｌ”になると、第三ＤＣ／ＤＣコンバータ１１２と第四ＤＣ／ＤＣコンバータ１１３とは、それぞれの１．５Ｖと３．３Ｖ＿２との出力を停止する。第二電力供給部としての第三ＤＣ／ＤＣコンバータ１１２と第四ＤＣ／ＤＣコンバータ１１３とは、たとえばＣＰＵ１０７がフラッシュメモリモジュール１０６に対するアクセスを禁止した後に、電力供給を停止する。電源制御回路１０５は、ステップＳ１００３の処理とステップＳ１００４の処理とを同時的に実行してよい。
【００２４】
図１１は、図１の情報処理装置１００の電圧低下検出時の電力供給状態を模式的に示すタイミングチャートである。図１１（Ａ）から図１１（Ｋ）は、図７（Ａ）から図７（Ｋ）に対応する。図１１の期間Ｔ７１は、図７の起動期間Ｔ６１に対応する。期間Ｔ７２は、図７の定常期間Ｔ６２に対応する。期間Ｔ７３は、図７のシャットダウン期間Ｔ６３に対応する。図７（Ａ）のシャットダウン期間Ｔ７３に示すように、通常動作中に情報処理装置１００へ供給される電圧が停電などにより低下すると、電源制御回路１０５は、双方向通信線１２１を通じてＣＰＵ１０７へ割込信号を出力する。電圧低下を通知されたＣＰＵ１０７は、キャッシュフラッシュ処理のみの実行を、フラッシュメモリモジュール１０６へ指示する。割込信号を出力した後、電源制御回路１０５は、第四電源制御信号（１２０）を”Ｌ”に制御する。第四電源制御信号が”Ｌ”になると、第一ＤＣ／ＤＣコンバータ１１０と第二ＤＣ／ＤＣコンバータ１１１とは、スイッチング周波数を低下させて、それぞれの３．３Ｖ＿１と１．２Ｖの電圧出力を継続する。また、電源制御回路１０５は、第二電源制御信号（１１８）を”Ｌ”に制御する。第二電源制御信号が”Ｌ”になると、第三ＤＣ／ＤＣコンバータ１１２と第四ＤＣ／ＤＣコンバータ１１３とは、それぞれの１．５Ｖと３．３Ｖ＿２の電圧の出力を停止する。この際、電源制御回路１０５は、第一電源制御信号（１１７）と第三電源制御信号（１１９）とを“Ｈ”レベルに維持している。よって、情報処理装置１００において、フラッシュメモリモジュール１０６の他のＣＰＵ１０７などの負荷の動作が停止する。電圧低下補償用のコンデンサ１１６の蓄電電力は、フラッシュメモリモジュール１０６への電力供給に利用される。これにより、電圧低下補償用のコンデンサ１１６が接続されている電力供給線１２３の電圧低下は、これらの制御を実行しなかった場合より遅延し得る。
【００２５】
以上のように、本実施形態では、情報処理装置１００への供給電圧が低下した場合、スイッチング動作により生成する第一電力供給部としての第一ＤＣ／ＤＣコンバータ１１０および第二ＤＣ／ＤＣコンバータ１１１は、スイッチング周波数を下げる。第一ＤＣ／ＤＣコンバータ１１０および第二ＤＣ／ＤＣコンバータ１１１は、通常時のものより下げたスイッチング周波数で生成した電力を、フラッシュメモリモジュール１０６の不揮発性メモリ１０６３および揮発性メモリ１０６２へ電力を供給する。スイッチング周波数が通常時のものより下がることにより、第一電力供給部としての第一ＤＣ／ＤＣコンバータ１１０および第二ＤＣ／ＤＣコンバータ１１１の電圧変換効率を上げることができる。電圧変換により消費される電力を減らすことができる。本実施形態では、フラッシュコントローラ１０６１は、第一電力供給部としての第一ＤＣ／ＤＣコンバータ１１０および第二ＤＣ／ＤＣコンバータ１１１から電力が供給される。そして、情報処理装置１００への供給電圧が低下した場合、フラッシュコントローラ１０６１は、揮発性メモリ１０６２にキャッシュされている書込データを不揮発性メモリ１０６３へ書込む退避処理を実行する。フラッシュコントローラ１０６１は、退避処理の他のたとえば読出処理やリフレッシュ処理といった処理を実行しない。これにより、フラッシュメモリモジュール１０６のフラッシュコントローラ１０６１、揮発性メモリ１０６２、および不揮発性メモリ１０６３は、揮発性メモリ１０６２から不揮発性メモリ１０６３へキャッシュしている書込データを書込む処理のみを実行する。
【００２６】
本実施形態では、情報処理装置１００の各部の動作を制御する装置制御部としてのＣＰＵ１０７は、情報処理装置１００へ供給される電圧が低下した場合、フラッシュメモリモジュール１０６の不揮発性メモリ１０６３に対するアクセスを禁止する。よって、フラッシュメモリモジュール１０６のフラッシュコントローラ１０６１、揮発性メモリ１０６２、および不揮発性メモリ１０６３は、装置制御部としてのＣＰＵ１０７からのアクセスを受けなくなる。フラッシュコントローラ１０６１は、揮発性メモリ１０６２から不揮発性メモリ１０６３へキャッシュしている書込データを書込む処理のみを実行することができる。本実施形態では、情報処理装置１００において、第二電力供給部としての第三ＤＣ／ＤＣコンバータ１１２から第五ＤＣ／ＤＣコンバータ１１４は、フラッシュメモリモジュール１０６の他の各部へ電力を供給する。そして、情報処理装置１００への供給電圧が低下した場合、第三ＤＣ／ＤＣコンバータ１１２から第五ＤＣ／ＤＣコンバータ１１４は、装置制御部としてのＣＰＵ１０７がフラッシュメモリモジュール１０６へのアクセスを禁止した後に、電力供給を停止する。よって、情報処理装置１００に残存する電力は、フラッシュメモリモジュール１０６のフラッシュコントローラ１０６１、揮発性メモリ１０６２、および不揮発性メモリ１０６３の他により消費され難くなる。
【００２７】
その結果、本実施形態では、それらの削減分に相当する電力を、フラッシュメモリモジュール１０６の不揮発性メモリ１０６３および揮発性メモリ１０６２へ供給することができる。フラッシュメモリモジュール１０６の不揮発性メモリ１０６３および揮発性メモリ１０６２は、情報処理装置１００において、データ書込みに必要とされる電力を確保することが可能になる。フラッシュメモリモジュール１０６は限られた動作しかしないため、消費電力も通常時に比べてはるかに少なくなる。電圧低下補償用のコンデンサ１１６の容量は、これらの制御をしない場合と比べて格段に小さくし得る。
【００２８】
本実施形態では、電源制御部としての電源制御回路１０５は、第一電力供給部および第二電力供給部としての複数のＤＣ／ＤＣコンバータ１１０〜１１４の動作を制御する。そして、情報処理装置１００へ供給される電圧が低下した場合、電源制御回路１０５は、第一電力供給部のスイッチング周波数を通常時のものより下げた後に、第二電力供給部による電力供給を停止する。よって、第二電力供給部から電力が供給される装置制御部としてのＣＰＵ１０７は、フラッシュメモリモジュール１０６の不揮発性メモリ１０６３に対するアクセスを禁止することができる。ＣＰＵ１０７は、フラッシュメモリモジュール１０６へ電力を供給する第一電力供給部とは別の第二電力供給部から電力を供給されているにもかかわらず、フラッシュメモリモジュール１０６へのアクセスを禁止することができる。
【００２９】
本実施形態では、情報処理装置１００へ供給される電圧が入力されるコネクタ１２２と、第一電力供給部および第二電力供給部としての複数のＤＣ／ＤＣコンバータ１１０〜１１４との間に、コンデンサ１１６が接続される。よって、コンデンサ１１６に蓄電させた電力を、フラッシュメモリモジュール１０６の不揮発性メモリ１０６３および揮発性メモリ１０６２へ供給することができる。しかも、本実施形態では、電源制御部としての電源制御回路１０５は、第一電力供給部および第二電力供給部を介することなく、コネクタ１２２に直接に接続される。電源制御回路１０５は、第一電力供給部の動作および第二電力供給部の動作に影響されることなく、コネクタ１２２に接続される電力供給線１２４またはその電力供給線１２４に接続される他のコンデンサ１２５に蓄電させた電力で動作することができる。
【００３０】
上記実施形態では、情報処理装置１００は、ハードディスクデバイス１０９を備える。この他にもたとえば、情報処理装置１００は、ハードディスクデバイス１０９を備えなくてもよい。
【００３１】
以上、本発明をその好適な実施形態に基づいて詳述してきたが、本発明はこれら特定の実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の様々な形態も本発明に含まれる。
【００３２】
本発明は、上述の実施の形態の１以上の機能を実現するプログラムを、ネットワークや記憶媒体を介してシステムや装置に供給し、そのシステム又は装置のコンピュータの１つ以上のプロセッサーがプログラムを読出して実行する処理でも実現可能である。また、本発明は、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
【符号の説明】
【００３３】
１００  情報処理装置
１０２  装置本体
１０４  スイッチ回路
１０５  電源制御回路
１０６  フラッシュメモリモジュール
１０７  ＣＰＵ
１１０  第一ＤＣ／ＤＣコンバータ
１１１  第二ＤＣ／ＤＣコンバータ
１１２  第三ＤＣ／ＤＣコンバータ
１１３  第四ＤＣ／ＤＣコンバータ
１１４  第五ＤＣ／ＤＣコンバータ
１１６  コンデンサ
１２２  コネクタ
１２３、１２４  電力供給線
１２５  他のコンデンサ
１０６１  フラッシュコントローラ
１０６２  揮発性メモリ
１０６３  不揮発性メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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