(57)【要約】【課題】装置の小型化に寄与し、寄生トランジスタのターンオンによるラッチアップを回避することができる電力変換装置を提供する。【解決手段】電力変換装置１Ａは、互いに直列に接続された複数の昇圧回路３１（１）〜３１（Ｎ）による多段構成を有するチャージポンプ回路としての昇圧部３と、昇圧部３の動作を制御する制御部２と、を備える。昇圧回路３１（１）〜３１（Ｎ）は、互いに接続された複数のＭＯＳＦＥＴと、各段の電圧を保持するコンデンサとを含む。昇圧部３は、昇圧回路３１（１）〜３１（Ｎ）の動作をそれぞれ独立に制御可能な入力端３５ａと、昇圧回路３１（１）〜３１（Ｎ）の入力端と定電位線３９との間に接続された寄生トランジスタ防止回路３７（１）〜３７（Ｎ）とを有する。制御部２は、昇圧部３を起動する際、後段側に位置する昇圧回路３１（Ｎ）から順に動作を開始させる。【選択図】図２
2020137360.tif 000002
【特許請求の範囲】
【請求項１】
互いに直列に接続された複数の昇圧回路による多段構成を有するチャージポンプ回路と、
前記チャージポンプ回路の動作を制御する制御部と、を備え、
各昇圧回路は、互いに接続された複数のＭＯＳＦＥＴと、各段の電圧を保持するコンデンサとを含み、
前記チャージポンプ回路は、各昇圧回路の動作をそれぞれ独立に制御可能な独立制御端子と、各昇圧回路毎に設けられ、前記昇圧回路の入力端と定電位線との間に接続されたトランジスタを含む寄生トランジスタ防止回路とを更に有し、
前記制御部は、前記チャージポンプ回路を起動する際、後段側に位置する前記昇圧回路から順に動作を開始させる、電力変換装置。
【請求項２】
前記チャージポンプ回路の出力配線に接続された入力端と、各寄生トランジスタ防止回路の前記トランジスタの制御端子に接続された出力端とを有し、前記チャージポンプ回路の出力電圧と目標電圧との差分を小さくするための負帰還信号を前記制御端子に与える帰還回路を更に備える、請求項１に記載の電力変換装置。
【請求項３】
前記帰還回路の前記入力端と前記チャージポンプ回路の前記出力配線との間に接続されたスイッチ回路を更に備える、請求項２に記載の電力変換装置。
【請求項４】
各昇圧回路は、前記複数のＭＯＳＦＥＴとしてｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴを含み、
前記ｎチャネルＭＯＳＦＥＴと前記ｐチャネルＭＯＳＦＥＴとは互いに直列に接続されている、請求項１〜３のいずれか１項に記載の電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力変換装置に関するものである。
【背景技術】
【０００２】
特許文献１，２には、チャージポンプ回路に関する技術が記載されている。特許文献１に記載されたチャージポンプ回路は、寄生トランジスタのターンオンによるラッチアップを回避するために、寄生トランジスタに流れる電流を逃がすためのトランジスタを備える。また、特許文献１に記載されたチャージポンプ回路では、寄生トランジスタのターンオンによるラッチアップを回避するために、チャージポンプ回路の外側に設けられたショットキーダイオードをチャージポンプ回路に接続している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２７７８３２号公報
【特許文献２】米国特許出願公開第２００５／１４０４２６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、例えば計測センサなどの種々の装置において小型化が進められている。そして、装置内部に駆動用電源を備えるものがあり、装置によっては、磁界ノイズを発生せず磁界の影響も受けない小型の電源が望まれる場合がある。その点、磁性部品を備える電源では、磁性部品に電流が流れることによって磁束が発生し、この磁束は簡単には除去できない。これに対し、チャージポンプ回路は、複数のコンデンサ及び複数のスイッチの組み合わせにより構成され、複数のスイッチの切り替えのみによって所望の電源電圧を発生し得るので、上記の要求に応えることができる。
【０００５】
しかしながら、複数のスイッチとして集積回路のＭＯＳＦＥＴを用いる場合、ＭＯＳＦＥＴに生じる寄生トランジスタが問題となる。ｎチャネルＭＯＳＦＥＴは、ｐ型半導体基板の内部に形成されたｎ型ウェル領域と、ｎ型ウェル領域の内側に形成されたｐ型ウェル領域とを有するが、これらのｐ型半導体基板、ｎ型ウェル領域、及びｐ型ウェル領域のｐｎｐ構造において寄生トランジスタが生じる。また、ｐチャネルＭＯＳＦＥＴは、ｐ型半導体基板の内部に形成されたｎ型ウェル領域と、ｎ型ウェル領域の内側に形成された高濃度ｐ型ドレイン領域とを有するが、これらのｐ型半導体基板、ｎ型ウェル領域、及び高濃度ｐ型ドレイン領域のｐｎｐ構造において寄生トランジスタが生じる。寄生トランジスタがターンオンすると、チャージポンプ回路が動作できなくなる等の不都合が生じる。
【０００６】
そこで、特許文献１では、寄生トランジスタに流れる電流を逃がすためのトランジスタを新たに設けている。しかし、そのような構成では、新たに設けられたトランジスタに余分な電流を流すことによって電力損失が発生する。この電力損失はチャージポンプ回路の負荷となるので、チャージポンプ回路を安定して起動させるためには、この負荷に対して出力インピーダンスを十分に低くする必要がある。出力インピーダンスを低下させるためにはＭＯＳＦＥＴ及びコンデンサのサイズを大きくしなければならず、装置の小型化を妨げることとなる。また、特許文献２では、外付けのショットキーダイオードをチャージポンプ回路に接続しているが、チャージポンプ回路を内蔵するＩＣの周辺に取り付ける部品が多くなるので、やはり装置の小型化を妨げてしまう。
【０００７】
本発明は、このような問題点に鑑みてなされたものであり、装置の小型化に寄与し、寄生トランジスタのターンオンによるラッチアップを回避することができる電力変換装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決するために、本発明による電力変換装置は、互いに直列に接続された複数の昇圧回路による多段構成を有するチャージポンプ回路と、チャージポンプ回路の動作を制御する制御部と、を備える。各昇圧回路は、互いに接続された複数のＭＯＳＦＥＴと、各段の電圧を保持するコンデンサとを含む。チャージポンプ回路は、各昇圧回路の動作をそれぞれ独立に制御可能な独立制御端子と、各昇圧回路毎に設けられ、昇圧回路の入力端と定電位線との間に接続されたトランジスタを含む寄生トランジスタ防止回路とを更に有する。制御部は、チャージポンプ回路を起動する際、後段側に位置する昇圧回路から順に動作を開始させる。
【０００９】
この電力変換装置では、チャージポンプ回路に或る大きさの電圧が入力されると、各昇圧回路毎に一定電圧が加算され、最終的に昇圧回路の段数に応じた出力電圧が得られる。チャージポンプ回路を起動する際、通常は前段側から順に昇圧回路を動作させるが、その場合、各段において昇圧回路の入力電圧が出力電圧よりも大きい期間が生じる。昇圧回路の入力電圧が出力電圧よりも大きい状態では、当該昇圧回路に含まれるＭＯＳＦＥＴの寄生トランジスタがターンオンし易い。寄生トランジスタがターンオンすると、チャージポンプ回路がラッチアップしてしまう。そこで、この電力変換装置では、制御部が、チャージポンプ回路を起動する際、後段側に位置する昇圧回路から順に動作を開始させる。このような動作は、各昇圧回路の動作をそれぞれ独立に制御可能な独立制御端子と、昇圧回路の入力端と定電位線との間に接続されたトランジスタを含む寄生トランジスタ防止回路とが各昇圧回路毎に設けられることによって可能となる。これにより、各段において昇圧回路の入力電圧が出力電圧よりも大きい期間が生じなくなり、各昇圧回路に含まれるＭＯＳＦＥＴの寄生トランジスタのターンオンを抑制することができる。故に、この電力変換装置によれば、寄生トランジスタのターンオンによるラッチアップを回避することができる。また、寄生トランジスタ防止回路はチャージポンプ回路とともに半導体基板上に作り込むことが可能であり、電力損失による負荷の増大も少ないのでＭＯＳＦＥＴ及びコンデンサの大型化も回避することができる。従って、装置の小型化に寄与できる。
【００１０】
上記の電力変換装置は、チャージポンプ回路の出力配線に接続された入力端と、各寄生トランジスタ防止回路のトランジスタの制御端子に接続された出力端とを有し、チャージポンプ回路の出力電圧と目標電圧との差分を小さくするための負帰還信号を制御端子に与える帰還回路を更に備えてもよい。これにより、チャージポンプ回路の出力電圧を所望の目標電圧に容易に近づけることができる。また、寄生トランジスタ防止回路がチャージポンプ回路の出力電圧の制御を兼ねるので、帰還回路を設けることによる回路の大型化を抑制することができる。
【００１１】
この場合、電力変換装置は、帰還回路の入力端とチャージポンプ回路の出力配線との間に接続されたスイッチ回路を更に備えてもよい。チャージポンプ回路においては、出力配線から一定量の電流が流出する毎にチャージ動作が必要となるが、出力配線から電流が流出しなければ（すなわち、負荷において電流が消費されなければ）、基本的にチャージ動作は不要である。これにより、チャージポンプ回路は、極めて小さな消費電力でもって高い出力電圧を実現することができる。しかし、帰還回路を通じて余分な電流が常時流れると、負荷において電流が消費されない場合であってもチャージ動作が必要となってしまい、チャージポンプ回路の利点が損なわれることとなる。上記のように、帰還回路の入力端とチャージポンプ回路の出力配線との間にスイッチ回路を設けることによって、負帰還動作が不要であるときには帰還回路と出力配線との接続を遮断できるので、帰還回路を通じて余分な電流が常時流れることを抑止できる。
【００１２】
上記の電力変換装置において、各昇圧回路は、複数のＭＯＳＦＥＴとしてｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴを含み、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴとは互いに直列に接続されてもよい。この場合、ｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴのそれぞれにおいて寄生トランジスタが生じる。上記の電力変換装置は、このような場合に特に有効である。
【発明の効果】
【００１３】
本発明による電力変換装置によれば、装置の小型化に寄与し、且つ消費電力の増大を抑制しつつ、寄生トランジスタのターンオンによるラッチアップを回避することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態に係る電力変換装置１Ａの構成を示すブロック図である。
【図２】昇圧部３の具体的な構成を示す回路図である。
【図３】昇圧回路３１（ｎ）を拡大して示す回路図である。
【図４】初段の寄生トランジスタ防止回路３７（１）を拡大して示す回路図である。
【図５】第２段以降の寄生トランジスタ防止回路３７（ｎ）を拡大して示す回路図である。
【図６】制御部２による起動シーケンスを示すタイミングチャートである。
【図７】整流回路３２（ｎ）に含まれるＦＥＴ３２１，３２２及びコンデンサ３３を拡大して示す回路図である。
【図８】（ａ），（ｂ）寄生ダイオードＤ１，Ｄ２及び寄生トランジスタＴＲ１，ＴＲ２が発生する要因を説明する為の模式図である。
【図９】第１変形例に係る電力変換装置の構成を示す回路図である。
【図１０】第２変形例に係る電力変換装置の構成を示す回路図である。
【図１１】第３変形例に係る電力変換装置の構成を示す回路図である。
【図１２】第４変形例に係る電力変換装置が備える電流制限回路（定電流回路）１０及び制限状態検出回路１３を概念的に示すブロック図である。
【図１３】第４変形例の昇圧回路３１（ｎ）、レベルシフト回路３５、及び電流制限回路（定電流回路）１１，１２を示す回路図である。
【図１４】電流制限回路１１，１２、及び制限状態検出回路１３の具体的構成例を示す回路図である。
【図１５】（ａ）〜（ｃ）電流制限回路の様々な構成例を示す回路図である。
【図１６】（ａ）〜（ｃ）電流制限回路の様々な構成例を示す回路図である。
【図１７】（ａ）〜（ｃ）電流制限回路の様々な構成例を示す回路図である。
【図１８】（ａ）〜（ｃ）電流制限回路の様々な構成例を示す回路図である。
【図１９】（ａ），（ｂ）電流制限回路の様々な構成例を示す回路図である。
【図２０】（ａ），（ｂ）電流制限回路の様々な構成例を示す回路図である。
【図２１】シミュレーションに使用した具体的な回路構成を示す図であって、図１４に示された制限状態検出回路４３を省略して示している。
【図２２】シミュレーションに使用した具体的な回路構成を示す図である。
【図２３】簡略化した昇圧回路３１（ｎ）を示す回路図である。
【図２４】シミュレーション結果を示すグラフである。
【図２５】シミュレーション結果を示すグラフである。
【図２６】シミュレーション結果を示すグラフである。
【図２７】シミュレーション結果を示すグラフである。
【図２８】特許文献１に記載されたチャージポンプ回路に存在する寄生トランジスタを示す図である。
【発明を実施するための形態】
【００１５】
以下、添付図面を参照しながら本発明による電力変換装置の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００１６】
図１は、本発明の一実施形態に係る電力変換装置１Ａの構成を示すブロック図である。図１に示されるように、本実施形態の電力変換装置１Ａは、制御部２、昇圧部３、及び出力部４を備える。また、電力変換装置１Ａは、制御部２、昇圧部３、及び出力部４に電源電圧ＶＰを供給するための電源５を更に備える。制御部２、昇圧部３、及び出力部４は、例えば１つのＩＣチップにまとめて収容される。一実施例では、昇圧部３及び出力部４は、トリプルウェル構造（フローティングセル構造）の高耐電圧半導体プロセスを使用して形成されたＣＭＯＳ集積回路に含まれる。
【００１７】
制御部２は、例えば論理回路により構成される。制御部２は、昇圧部３及び出力部４の動作を制御する。具体的には、制御部２は少なくとも２つの信号出力端群２ａ，２ｂを有している。昇圧部３は信号入力端子群３ａを有し、出力部４は信号入力端子群４ａを有している。信号出力端群２ａは信号入力端子群３ａと電気的に接続されており、信号出力端群２ｂは信号入力端子群４ａと電気的に接続されている。これらの接続は、例えば有線のパラレル接続である。制御部２は、昇圧部３の動作を制御するための制御信号群Ｓｃを、信号出力端群２ａから信号入力端子群３ａに提供する。また、制御部２は、出力部４の動作を制御するための制御信号群Ｓｍを、信号出力端群２ｂから信号入力端子群４ａに提供する。制御信号群Ｓｃ及びＳｍは、低電圧パルス信号及び論理信号を含む。
【００１８】
昇圧部３は、チャージポンプ回路を含む回路部分である。昇圧部３は、電圧入力端３ｂ及び電圧出力端群３ｃを有する。昇圧部３は、制御信号群Ｓｃに従って動作し、電圧入力端３ｂに或る大きさの直流電圧を入力し、該直流電圧を昇圧して電圧出力端群３ｃから出力する。電圧出力端群３ｃは複数の電圧出力端から構成され、各電圧出力端からはそれぞれ異なる大きさの直流電圧が出力される。電圧入力端３ｂは、例えば電源５と電気的に接続されている。その場合、電圧入力端３ｂに入力される電圧は電源電圧ＶＰである。なお、電圧入力端３ｂには電源電圧ＶＰとは異なる電圧が入力されてもよく、電圧入力端３ｂは電源５とは別の電源に接続されてもよい。
【００１９】
出力部４は、マルチレベルインバータ回路を含む回路部分である。出力部４は、電圧入力端群４ｂ及び電圧出力端４ｃを有する。電圧入力端群４ｂは、昇圧部３の電圧出力端群３ｃと電気的に接続されている。出力部４は、電圧出力端群３ｃから出力されたそれぞれ異なる大きさの電圧を電圧入力端群４ｂに入力し、制御信号群Ｓｍに従っていずれかの電圧を選択し、該電圧を電圧出力端４ｃから出力する。なお、本実施形態では昇圧部３が出力電圧を出力部４（マルチレベルインバータ回路）に供給しているが、出力電圧の供給対象は他の回路や装置であってもよい。
【００２０】
図２は、昇圧部３の具体的な構成を示す回路図である。図２に示されるように、昇圧部３は、チャージポンプ回路を含む。チャージポンプ回路は、互いに直列に接続された複数の昇圧回路３１（１）〜３１（Ｎ）による多段構成を有し、或る昇圧回路３１（ｋ）（ｋ＝１，２，・・・，Ｎ−１）の出力電圧が、次段の昇圧回路３１（ｋ＋１）の入力電圧となっている。なお、Ｎは昇圧回路の個数を表す整数であって、Ｎ≧２である。各昇圧回路３１（ｎ）（ｎ＝１，２，・・・，Ｎ）は、互いに接続された複数のＭＯＳＦＥＴと、各段の電圧を保持するコンデンサとを含む。各昇圧回路３１（ｎ）は、入力電圧に対して一定の電圧（例えば入力電圧ＶＩＮ）を加算（昇圧）することにより出力電圧Ｖｏｕｔ（ｎ＋１）を生成する。昇圧回路３１（１）〜３１（Ｎ）の出力電圧Ｖｏｕｔ（２）〜Ｖｏｕｔ（Ｎ＋１）は、それぞれ異なる大きさの直流電圧であって、出力部４に提供される。また、昇圧回路３１（１）への入力電圧ＶＩＮが、出力電圧Ｖｏｕｔ（１）として出力部４に提供される。入力電圧ＶＩＮは、例えば１２Ｖといった大きさを有する。
【００２１】
図３は、昇圧回路３１（ｎ）を拡大して示す回路図である。図３に示されるように、昇圧回路３１（ｎ）は、整流回路３２と、一対のコンデンサ３３，３４（ポンピングコンデンサ）と、レベルシフト回路３５と、出力コンデンサ３６とを含んで構成されている。
【００２２】
整流回路３２は、電圧入力端３２ａ及び電圧出力端３２ｂを有しており、更に、電圧入力端３２ａと電圧出力端３２ｂとの間において互いに並列に接続された一対のトランジスタ回路３２ｃ，３２ｄを有する。トランジスタ回路３２ｃは、２つのＭＯＳＦＥＴ３２１，３２２が直列に接続されて成る。２つのＭＯＳＦＥＴ３２１，３２２のうち、前段側のＦＥＴ３２１はｎチャネルＭＯＳＦＥＴであり、後段側のＦＥＴ３２２はｐチャネルＭＯＳＦＥＴである。同様に、トランジスタ回路３２ｄは、２つのＭＯＳＦＥＴ３２３，３２４が直列に接続されて成る。２つのＭＯＳＦＥＴ３２３，３２４のうち、前段側のＦＥＴ３２３はｎチャネルＭＯＳＦＥＴであり、後段側のＦＥＴ３２４はｐチャネルＭＯＳＦＥＴである。出力コンデンサ３６は、整流回路３２の電圧出力端３２ｂと定電位線３９（例えばＧＮＤ配線若しくは負の電源電位線）との間に接続されている。
【００２３】
コンデンサ３３の一方の電極は、ＭＯＳＦＥＴ３２１，３２２の電流端子の間のノードＮ１に接続されており、且つ、ＭＯＳＦＥＴ３２３，３２４の各制御端子に接続されている。コンデンサ３３の他方の電極は、レベルシフト回路３５に接続されている。コンデンサ３４の一方の電極は、ＭＯＳＦＥＴ３２１，３２２の各制御端子に接続されており、且つ、ＭＯＳＦＥＴ３２３，３２４の電流端子の間のノードＮ２に接続されている。コンデンサ３４の他方の電極は、レベルシフト回路３５に接続されている。
【００２４】
レベルシフト回路３５は、一対の入力端３５ａ，３５ｂと一対の出力端３５ｃ，３５ｄとを有する。入力端３５ａは、各昇圧回路３１（１）〜３１（Ｎ）の動作をそれぞれ独立に制御可能とする独立制御端子である。入力端３５ａには、制御部２（図１を参照）からイネーブル信号ＥＮ（ｎ）が入力される。イネーブル信号ＥＮ（ｎ）は、昇圧回路３１（ｎ）を駆動させる（オン）か否（オフ）かを切り替える信号であって、各昇圧回路３１（１）〜３１（Ｎ）毎に独立して制御部２から出力される。入力端３５ｂには、制御部２からクロック信号Ｓｃｋが入力される。クロック信号Ｓｃｋは、昇圧回路３１（ｎ）を駆動させるための周期的なパルス信号である。イネーブル信号ＥＮ（ｎ）及びクロック信号Ｓｃｋは、制御信号群Ｓｃに含まれる信号である。出力端３５ｃは、コンデンサ３３の他方の電極に接続されている。出力端３５ｄは、コンデンサ３４の他方の電極に接続されている。レベルシフト回路３５は、イネーブル信号ＥＮ（ｎ）がオン状態である場合に、クロック信号Ｓｃｋと同位相のパルスを出力端３５ｃから出力し、クロック信号Ｓｃｋと逆位相のパルスを出力端３５ｄから出力する。レベルシフト回路３５は、クロック信号Ｓｃｋの波高値と入力電圧ＶＩＮとの電圧レベルとが互いに異なる場合には、出力端３５ｃ，３５ｄから出力されるパルスの波高値を入力電圧ＶＩＮの電圧レベルと同じとする。この２つのパルス信号をコンデンサ３３，３４を経由して整流回路３２に供給することにより、出力コンデンサ３６の一方の電極に、昇圧回路３１（ｎ）への入力電圧と、パルスの波高値（ＶＩＮ）とを加算した電圧を発生させることができる。
【００２５】
なお、入力電圧ＶＩＮは、昇圧部３の電圧入力端３ｂから入力される。前述したように、入力電圧ＶＩＮは、回路全体の電源電圧ＶＰ（図１を参照）であってもよいし、チャージポンプ回路などの昇圧手段によって別途生成された電圧（例えば電源電圧ＶＰの４倍の電圧）であってもよい。
【００２６】
再び図２を参照する。昇圧部３は、寄生トランジスタ防止回路３７（１）〜３７（Ｎ）を更に含む。寄生トランジスタ防止回路３７（１）〜３７（Ｎ）は、昇圧回路３１（１）〜３１（Ｎ）毎に設けられている。寄生トランジスタ防止回路３７（ｎ）は、対応する昇圧回路３１（ｎ）の入力端（本実施形態では整流回路３２の電圧入力端３２ａ）と、定電位線３９との間に接続されている。
【００２７】
図４は、初段の寄生トランジスタ防止回路３７（１）を拡大して示す回路図である。図４に示されるように、寄生トランジスタ防止回路３７（１）は、互いに直列に接続されたｐチャネルＭＯＳＦＥＴ３７１及びｎチャネルＭＯＳＦＥＴ３７２を含む、いわゆるＣＭＯＳインバータである。ＦＥＴ３７１，３７２による直列回路の一端は電圧入力端３ｂに接続されており、他端は定電位線３９に接続されている。ＦＥＴ３７１，３７２の間のノードＮ３は、昇圧回路３１（１）の整流回路３２の電圧入力端３２ａと接続されている。ＦＥＴ３７１，３７２の各制御端子は、信号入力端子３８（１）と接続されている。信号入力端子３８（１）は、信号入力端子群３ａ（図１を参照）を構成する一の信号入力端子である。信号入力端子３８（１）には、制御部２からセレクト信号ＳＥ（１）が入力される。セレクト信号ＳＥ（１）は、寄生トランジスタ防止回路３７（１）を動作させるか否かを選択するための信号であって、制御信号群Ｓｃを構成する一の制御信号である。
【００２８】
図５は、第２段以降の寄生トランジスタ防止回路３７（ｎ）を拡大して示す回路図である。図５に示されるように、第２段以降の寄生トランジスタ防止回路３７（ｎ）は、昇圧回路３１（ｎ）の入力端と定電位線３９との間に接続されたｎチャネルＭＯＳＦＥＴ３７３を含む。ｎチャネルＭＯＳＦＥＴ３７３の制御端子は、図２に示されるように、抵抗５１を介して信号入力端子３８（ｎ）と接続されている。信号入力端子３８（ｎ）は、信号入力端子群３ａを構成する一の信号入力端子である。信号入力端子３８（ｎ）には、制御部２からセレクト信号ＳＥ（ｎ）が入力される。セレクト信号ＳＥ（ｎ）は、寄生トランジスタ防止回路３７（ｎ）を動作させるか否かを選択するための信号であって、制御信号群Ｓｃを構成する一の制御信号である。
【００２９】
再び図２を参照する。電力変換装置１Ａは、帰還回路６を更に備える。帰還回路６は、昇圧部３の出力電圧（すなわち最終段の昇圧回路３１（Ｎ）の出力電圧）と、所望の目標電圧との差分を小さくするための負帰還信号Ｒｄａ（２）〜Ｒｄａ（Ｎ）を、第２段以降の寄生トランジスタ防止回路３７（２）〜３７（Ｎ）のＦＥＴ３７３の制御端子に与える。具体的には、帰還回路６は、昇圧部３の出力配線に接続された入力端６ａと、寄生トランジスタ防止回路３７（２）〜３７（Ｎ）のＦＥＴ３７３の制御端子に接続された出力端６ｂ（２）〜６ｂ（Ｎ）とを有する。そして、帰還回路６は、分圧抵抗６１，６２と、エラーアンプ（増幅器）６３と、アナログ／ディジタル（Ａ／Ｄ）コンバータ６４と、演算器６５と、ディジタル／アナログ（Ｄ／Ａ）コンバータ６６（２）〜６６（Ｎ）とを有する。分圧抵抗６１，６２は、入力端６ａと定電位線３９との間に直列に接続されており、入力端６ａに入力された昇圧部３の出力電圧を分圧する。エラーアンプ６３の一方の入力端（例えば非反転入力端）は、分圧抵抗６１，６２の間のノードに接続されており、分圧された電圧（すなわち昇圧部３の出力電圧よりも小さく、昇圧部３の出力電圧に比例する電圧）を受ける。エラーアンプ６３の他方の入力端（例えば反転入力端）は、指令電圧を生成する電圧生成部６７と接続されており、電圧生成部６７から指令電圧を受ける。指令電圧は、所望の目標電圧を分圧抵抗６１，６２の分圧比に応じて小さくした電圧であり、所望の目標電圧に比例する。エラーアンプ６３は、一方の入力端への入力電圧と他方の入力端への入力電圧との差電圧を、出力端から出力する。
【００３０】
Ａ／Ｄコンバータ６４の入力端は、エラーアンプ６３の出力端に接続されている。Ａ／Ｄコンバータ６４は、エラーアンプ６３から上記の差電圧を受け、該差電圧をディジタル信号に変換する。変換後のディジタル信号は演算器６５に送られる。演算器６５は、ディジタル演算によって好適な制御値を各昇圧回路３１（２）〜３１（Ｎ）毎に算出し、該制御値をＤ／Ａコンバータ６６（２）〜６６（Ｎ）それぞれへ送る。Ｄ／Ａコンバータ６６（２）〜６６（Ｎ）それぞれは、制御値を電圧信号である負帰還信号Ｒｄａ（２）〜Ｒｄａ（Ｎ）それぞれに変換する。各Ｄ／Ａコンバータ６６（ｎ）は、対応する寄生トランジスタ防止回路３７（ｎ）のＦＥＴ３７３の制御端子と抵抗５２を介して接続されており、各負帰還信号Ｒｄａ（ｎ）は寄生トランジスタ防止回路３７（ｎ）のＦＥＴ３７３の制御端子に入力される。抵抗５１，５２はセレクト信号ＳＥ（ｎ）と負帰還信号Ｒｄａ（ｎ）とを両立させるために設けられ、各寄生トランジスタ防止回路３７（ｎ）のＦＥＴ３７３の制御端子への入力電圧は、抵抗５１，５２により分圧された電圧となる。
【００３１】
また、電力変換装置１Ａは、スイッチ回路７を更に備える。スイッチ回路７は、帰還回路６の入力端６ａと昇圧部３の出力配線との間に接続されている。換言すると、スイッチ回路７は、昇圧部３の出力配線と定電位線３９との間において、分圧抵抗６１，６２と直列に接続されている。スイッチ回路７は、例えばｐチャネルＭＯＳＦＥＴを含んで構成される。その場合、ｐチャネルＭＯＳＦＥＴの一方の電流端子が昇圧部３の出力配線に接続され、ｐチャネルＭＯＳＦＥＴの他方の電流端子が帰還回路６の入力端６ａに接続される。ｐチャネルＭＯＳＦＥＴの制御端子には、制御部２から制御信号ＥＮｆｂが入力される。なお、スイッチ回路７としては、ｐチャネルＭＯＳＦＥＴ以外にも様々な構成を採用することができ、例えばｐチャネルＭＯＳＦＥＴを除く他のトランジスタ、或いは機械式スイッチ等であってもよい。
【００３２】
以上に説明した電力変換装置１Ａの動作について説明する。図６は、制御部２による起動シーケンスを示すタイミングチャートである。図６は、例として、昇圧回路が３段の場合（Ｎ＝３）を示している。図６において、（ａ）は入力電圧ＶＩＮを示し、（ｂ）はクロック信号Ｓｃｋを示し、（ｃ）はイネーブル信号ＥＮ（３）を示し、（ｄ）はセレクト信号ＳＥ（３）及びイネーブル信号ＥＮ（２）を示し、（ｅ）はセレクト信号ＳＥ（２）及びイネーブル信号ＥＮ（１）を示し、（ｆ）はセレクト信号ＳＥ（１）を示す。また、図６の（ｇ）は、昇圧回路３１（３）からの出力電圧（グラフＧ３）と、昇圧回路３１（２）からの出力電圧（グラフＧ２）と、昇圧回路３１（１）からの出力電圧（グラフＧ１）と、昇圧回路３１（１）への入力電圧（すなわち寄生トランジスタ防止回路３７（１）からの出力電圧、グラフＧ０）とを示している。
【００３３】
図６に示されるように、まず、タイミングＴ１において、電圧入力端３ｂに電圧ＶＩＮが入力されるとともに、制御部２からのイネーブル信号ＥＮ（１）〜ＥＮ（３）が、各整流回路３２（１）〜（３）が動作しない（ターンオフ）論理とされる。また、制御部２からのセレクト信号ＳＥ（１）〜ＳＥ（３）が、ＦＥＴ３７１〜３７３がターンオンとなる論理とされる。クロック信号Ｓｃｋは、一定の周波数のパルスとされる。
【００３４】
上記の状態の後、まず最終段（図６では第３段）を動作させるために、タイミングＴ２において、イネーブル信号ＥＮ（３）の論理を切り替える。これにより第３段の昇圧回路３１（３）が動作する。このとき、昇圧回路３１（１）〜３１（３）の入力電圧は、セレクト信号ＳＥ（１）〜（３）により定電位線３９の電位ＶＳＳに固定されている。そのため、第３段の昇圧回路３１（３）の出力電圧（コンデンサ３６の一方の電極電位）は、レベルシフト回路３５の出力パルスの波高値の電圧であるＶＩＮまで上昇する（グラフＧ３）。
【００３５】
次に、タイミングＴ３において、イネーブル信号ＥＮ（２）及びセレクト信号ＳＥ（３）の論理を切り替える。これにより第２段の昇圧回路３１（２）が動作し、第２段の昇圧回路３１（２）の出力電圧は、レベルシフト回路３５の出力パルスの波高値の電圧であるＶＩＮまで上昇する（グラフＧ２）。これにより、第３段の昇圧回路３１（３）の出力電圧は、ＶＩＮの２倍まで上昇する（グラフＧ３）。
【００３６】
次に、タイミングＴ４において、イネーブル信号ＥＮ（１）及びセレクト信号ＳＥ（２）の論理を切り替える。これにより初段の昇圧回路３１（１）が動作し、初段の昇圧回路３１（１）の出力電圧は、レベルシフト回路３５の出力パルスの波高値の電圧であるＶＩＮまで上昇する（グラフＧ１）。これにより、第２段の昇圧回路３１（２）の出力電圧は、ＶＩＮの２倍まで上昇する（グラフＧ２）。更に、第３段の昇圧回路３１（３）の出力電圧は、ＶＩＮの３倍まで上昇する（グラフＧ３）。
【００３７】
最後に、タイミングＴ５において、セレクト信号ＳＥ（１）の論理を切り替える。これにより、初段の昇圧回路３１（１）の入力電圧がＶＩＮまで上昇する（グラフＧ０）。これにより、第１段の昇圧回路３１（１）の出力電圧は、ＶＩＮの２倍まで上昇する（グラフＧ１）。更に、第２段の昇圧回路３１（２）の出力電圧は、ＶＩＮの３倍まで上昇する（グラフＧ２）。更に、第３段の昇圧回路３１（３）の出力電圧は、ＶＩＮの４倍まで上昇する（グラフＧ３）。結果的に、昇圧部３は、入力電圧ＶＩＮの４倍まで昇圧することができる。このように、電力変換装置１Ａでは、昇圧部３に或る大きさの電圧ＶＩＮが入力されると、昇圧回路３１（１）〜３１（Ｎ）毎に一定電圧ＶＩＮが加算され、最終的に昇圧回路の段数Ｎに応じた出力電圧が得られる。
【００３８】
以上に説明した本実施形態の電力変換装置１Ａによって得られる効果について、従来の電力変換装置が有する課題と共に説明する。なお、以下では整流回路３２（ｎ）に含まれるＦＥＴ３２１，３２２を例に説明するが、ＦＥＴ３２３，３２４においても同様の問題が生じる。図７は、整流回路３２（ｎ）に含まれるＦＥＴ３２１，３２２及びコンデンサ３３を拡大して示す回路図である。図７に示されるように、電圧入力端３２ａとノードＮ１との間には、ＮＭＯＳ型のＦＥＴ３２１が接続されているが、状態によって動作する寄生ダイオードＤ１及び寄生トランジスタＴＲ１も存在する。また、ノードＮ１と電圧出力端３２ｂとの間には、ＰＭＯＳ型のＦＥＴ３２２が接続されているが、状態によって動作する寄生ダイオードＤ２及び寄生トランジスタＴＲ２も存在する。
【００３９】
図８は、寄生ダイオードＤ１，Ｄ２及び寄生トランジスタＴＲ１，ＴＲ２が発生する要因を説明する為の模式図である。図８の（ａ）に示されるように、ｎチャネルＭＯＳＦＥＴは、ｐ型半導体基板１００の内部に形成されたｎ型ウェル領域１０２と、ｎ型ウェル領域１０２の内側に形成されたｐ型ウェル領域１０４とを有する。これらのｐ型半導体基板１００、ｎ型ウェル領域１０２、及びｐ型ウェル領域１０４のｐｎｐ構造において寄生トランジスタＴＲ１が生じる。また、ｎ型ウェル領域１０２の表面に形成された高濃度ｎ型ドレイン領域１０６とｐ型ウェル領域１０４とのｐｎ構造において寄生ダイオードＤ１が生じる。また、図８の（ｂ）に示されるように、ｐチャネルＭＯＳＦＥＴは、ｐ型半導体基板１００の内部に形成されたｎ型ウェル領域１０８と、ｎ型ウェル領域１０８の内側に形成された高濃度ｐ型ドレイン領域１１０とを有する。これらのｐ型半導体基板１００、ｎ型ウェル領域１０８、及び高濃度ｐ型領域１１０のｐｎｐ構造において寄生トランジスタＴＲ２が生じる。また、高濃度ｐ型領域１１０とｎ型ウェル領域１０８とのｐｎ構造において寄生ダイオードＤ２が生じる。このように、寄生トランジスタＴＲ１，ＴＲ２及び寄生ダイオードＤ１，Ｄ２は、集積回路上にＭＯＳＦＥＴを作成する工程において形成される。
【００４０】
昇圧後の定常状態では、昇圧回路３１（ｎ）の入力電圧Ｖｉｎは出力電圧Ｖｏｕｔよりも小さく、また、ノードＮ１の電位はクロック信号Ｓｃｋに応じて時間変化しており、ローレベルが入力電圧Ｖｉｎであり、ハイレベル電位が出力電圧Ｖｏｕｔである。ノードＮ１の電位がローレベルであるとき、ＦＥＴ３２１がターンオンし、ＦＥＴ３２２がターンオフする。このとき、寄生ダイオードＤ１のアノード及びカソード、並びに寄生トランジスタＴＲ１のエミッタ及びベースは同電位となるので、寄生ダイオードＤ１及び寄生トランジスタＴＲ１はいずれもターンオンしない。また、寄生ダイオードＤ２および寄生トランジスタＴＲ２には逆バイアスが掛かるので、寄生ダイオードＤ２及び寄生トランジスタＴＲ２もターンオンしない。ノードＮ１の電位がハイレベルであるとき、ＦＥＴ３２１がターンオフし、ＦＥＴ３２２がターンオンする。このとき、寄生ダイオードＤ１及び寄生トランジスタＴＲ１には逆バイアスが掛かるので、寄生ダイオードＤ１及び寄生トランジスタＴＲ１はターンオンしない。また、寄生ダイオードＤ２のアノード及びカソード、並びに寄生トランジスタＴＲ２のエミッタ及びベースは同電位となるので、寄生ダイオードＤ２及び寄生トランジスタＴＲ２もターンオンしない。
【００４１】
しかしながら、昇圧部３を起動する際、昇圧部３の前段側から順に昇圧回路３１（１）〜３１（Ｎ）の動作を開始すると、各段において昇圧回路３１（ｎ）の入力電圧Ｖｉｎが出力電圧Ｖｏｕｔよりも大きい期間が生じる。昇圧回路３１（ｎ）の入力電圧Ｖｉｎが出力電圧Ｖｏｕｔよりも大きい状態では、当該昇圧回路３１（ｎ）に含まれる寄生トランジスタＴＲ１，ＴＲ２がターンオンし易い。具体的に説明すると、寄生ダイオードＤ１が順方向に動作するので、ノードＮ１の電位は、入力電圧Ｖｉｎよりも順方向電圧分だけ低くなる。また、寄生ダイオードＤ２が順方向に動作するので、出力電圧Ｖｏｕｔの電位は、ノードＮ１の電位よりも順方向電圧分だけ低くなる。これにより、寄生トランジスタＴＲ１及びＴＲ２においてエミッタ電位よりもベース電位が低い状態となり、寄生トランジスタＴＲ１及びＴＲ２が動作してしまう。いずれかの段において寄生トランジスタＴＲ１及びＴＲ２がターンオンすると、その時点で昇圧部３のチャージポンプ回路がラッチアップし、動作できなくなる等の不都合が生じる。
【００４２】
図２８は、特許文献１に記載されたチャージポンプ回路に存在する寄生トランジスタを示す図である。図２８に示されるように、このチャージポンプ回路には、寄生ＰＮＰトランジスタ２０１及び寄生ＮＰＮトランジスタ２０２が存在している。端子２０３は入力電圧が供給される端子であり、端子２０４は出力電圧のハイレベル電位が出力される端子であり、端子２０５は出力電圧のローレベル電位が出力される端子である。いま、トランジスタ２０６がないと仮定すると、端子２０３の電位が端子２０４の電位よりも大きくなった場合に寄生ＰＮＰトランジスタ２０１がターンオンし、次いで寄生ＮＰＮトランジスタ２０２がターンオンする。これによりチャージポンプ回路がラッチアップする。しかし、端子２０５にトランジスタ２０６が接続された場合、寄生ＰＮＰトランジスタ２０１からの電流はトランジスタ２０６を介して定電位線に流れるので（図中の破線Ａ）、寄生ＮＰＮトランジスタ２０２がターンオンせずラッチアップが防止される、と特許文献１に記載されている。
【００４３】
しかしながら、図２８に示された方式では、寄生ＰＮＰトランジスタ２０１から定電位線に向けて電流を流すことにより電力損失が発生してしまう。この電力損失は、省エネルギーの観点からも問題であるが、機能面においても問題となり得る。すなわち、この電力損失はチャージポンプ回路の負荷となるので、チャージポンプ回路を安定して起動させるためには、この負荷に対して出力インピーダンスを十分に低くする必要がある。出力インピーダンスを低下させるためにはＭＯＳＦＥＴ及びコンデンサのサイズを大きくしなければならず、結果として実装面積の増加に繋がり、装置の小型化を妨げることとなる。
【００４４】
そこで、本実施形態の電力変換装置１Ａでは、制御部２が、昇圧部３のチャージポンプ回路を起動する際、図６に示されたように後段側に位置する昇圧回路３１（Ｎ）から順に動作を開始させる。このような動作は、昇圧回路３１（１）〜３１（Ｎ）の動作をそれぞれ独立に制御可能な入力端３５ａと、寄生トランジスタ防止回路３７（ｎ）とが各昇圧回路３１（ｎ）毎に設けられることによって可能となる。これにより、各段において昇圧回路３１（ｎ）の入力電圧Ｖｉｎが出力電圧Ｖｏｕｔよりも大きい期間が生じなくなり、各昇圧回路３１（ｎ）に含まれる寄生トランジスタＴＲ１，ＴＲ２のターンオンを抑制することができる。具体的には、図６に示されたタイミングＴ２の後においては、昇圧回路３１（３）の入力電圧Ｖｉｎ（＝ＶＳＳ）は出力電圧Ｖｏｕｔ（＝ＶＩＮ）よりも小さい。また、タイミングＴ３の後においては、昇圧回路３１（２）の入力電圧Ｖｉｎ（＝ＶＳＳ）は出力電圧Ｖｏｕｔ（＝ＶＩＮ）よりも小さく、また、昇圧回路３１（３）の入力電圧Ｖｉｎと出力電圧ＶｏｕｔとはＶｉｎ＜Ｖｏｕｔの関係を維持する。また、タイミングＴ４の後においては、昇圧回路３１（１）の入力電圧Ｖｉｎ（＝ＶＳＳ）は出力電圧Ｖｏｕｔ（＝ＶＩＮ）よりも小さく、また、昇圧回路３１（２）及び昇圧回路３１（３）の入力電圧Ｖｉｎと出力電圧ＶｏｕｔとはＶｉｎ＜Ｖｏｕｔの関係を維持する。このように、各昇圧回路３１（１）〜３１（Ｎ）において、Ｖｉｎ＜Ｖｏｕｔの関係を維持しつつ昇圧動作を行うことができるので、寄生トランジスタＴＲ１，ＴＲ２のターンオンを抑制することができる。
【００４５】
故に、本実施形態の電力変換装置１Ａによれば、寄生トランジスタＴＲ１，ＴＲ２のターンオンによるチャージポンプ回路のラッチアップを回避することができ、インダクタベースの電源装置と同等以上の昇圧性能と、チャージポンプ回路に特有の低消費電力及び低ノイズといった利点の双方を得ることが可能な電力変換装置を提供することができる。また、寄生トランジスタ防止回路３７（１）〜３７（Ｎ）はチャージポンプ回路とともに半導体基板上に作り込むことが可能であり、電力損失による負荷の増大も少ないのでＭＯＳＦＥＴ３２１〜３２４及びコンデンサ３３，３４，３６の大型化も回避することができる。従って、電力変換装置１Ａの小型化に寄与できる。また、図２８に示された方式と比較して、本実施形態ではラッチアップ回避のために余分な電流を消費しない。従って、消費電力の増大を抑え、省エネルギー化に寄与することができる。
【００４６】
また、本実施形態のように、電力変換装置１Ａは、帰還回路６を備えてもよい。前述したように、帰還回路６は、昇圧部３の出力配線に接続された入力端６ａと、寄生トランジスタ防止回路３７（２）〜３７（Ｎ）のＦＥＴ３７３の制御端子に接続された出力端６ｂ（２）〜６ｂ（Ｎ）とを有し、昇圧部３の出力電圧と目標電圧との差分を小さくするための負帰還信号Ｒｄａ（２）〜Ｒｄａ（Ｎ）をＦＥＴ３７３の制御端子に与える。この帰還回路６は、次のようにシャントレギュレータとしての動作を行う。すなわち、昇圧部３の出力電圧が目標電圧から乖離すると、帰還回路６において、乖離量に応じた大きさの負帰還信号Ｒｄａ（２）〜Ｒｄａ（Ｎ）が生成される。ＦＥＴ３７３では、昇圧部３の出力電圧が目標電圧よりも高い場合にはゲート−ソース間電圧が高くなり、低い場合にはゲート−ソース間電圧が低くなる。これにより、昇圧回路３１（１）〜３１（Ｎ−１）の出力コンデンサ３６にチャージされている電荷量が変化し、昇圧回路３１（１）〜３１（Ｎ−１）の出力電圧が調整される。従って、昇圧部３の出力電圧を所望の目標電圧に容易に且つ精度良く近づけることができ、昇圧部３の出力電圧を安定化することができる。また、寄生トランジスタ防止回路３７（２）〜３７（Ｎ）が昇圧部３の出力電圧の制御を兼ねるので、帰還回路６を設けることによる回路の大型化を抑制することができる。また、演算器６５がディジタル制御を行うことによって、より複雑な制御や多機能制御を実現できる。
【００４７】
なお、ＦＥＴ３７３のゲート−ソース間電圧が限界まで低下しても尚、昇圧部３の出力電圧が目標電圧よりも低い場合には、クロック信号Ｓｃｋの周波数を大きくすることによって昇圧部３の出力電圧を上昇させるとよい。つまり、負荷が軽い場合にはシャントレギュレータによる制御を行い、負荷が重い場合には周波数制御を行うことにより、昇圧部３の出力電圧を広い電圧範囲にわたって可変にすることができる。
【００４８】
また、本実施形態のように、電力変換装置１Ａは、帰還回路６の入力端６ａと昇圧部３の出力配線との間に接続されたスイッチ回路７を備えてもよい。チャージポンプ回路である昇圧部３においては、出力配線から一定量の電流が流出する毎にチャージ動作が必要となるが、出力配線から電流が流出しなければ（すなわち、負荷において電流が消費されなければ）、基本的にチャージ動作は不要である。これにより、チャージポンプ回路は、極めて小さな消費電力でもって高い出力電圧を実現することができる。このような特徴は、例えば、電力変換装置１Ａが光電子増倍管の電源装置として用いられる場合、光電子増倍管のセンサに感度を持たせた状態で待機する際に有効となる。また、その間、クロック信号Ｓｃｋを停止すれば、電力変換装置１Ａから発生するノイズを無くす、若しくは格段に低減することができる。
【００４９】
しかし、帰還回路６を通じて余分な電流が常時流れると、負荷において電流が消費されない場合であってもチャージ動作が必要となってしまい、上述したチャージポンプ回路の利点が損なわれることとなる。本実施形態のように、帰還回路６の入力端６ａと昇圧部３の出力配線との間にスイッチ回路７を設けることによって、負帰還動作が不要であるときには帰還回路６と出力配線との接続を遮断できるので、帰還回路６を通じて余分な電流が常時流れることを抑止できる。
【００５０】
また、本実施形態のように、各昇圧回路３１（１）〜３１（Ｎ）は、ｎチャネルＭＯＳＦＥＴ３２１（３２３）及びｐチャネルＭＯＳＦＥＴ３２２（３２４）を含み、ｎチャネルＭＯＳＦＥＴ３２１（３２３）とｐチャネルＭＯＳＦＥＴ３２２（３２４）とは互いに直列に接続されてもよい。この場合、ｎチャネルＭＯＳＦＥＴ３２１（３２３）及びｐチャネルＭＯＳＦＥＴ３２２（３２４）のそれぞれにおいて寄生トランジスタＴＲ１，ＴＲ２が生じる。上記の効果を奏する本実施形態の電力変換装置１Ａは、このような場合に特に有効である。
【００５１】
（第１変形例）
図９は、上記実施形態の第１変形例に係る電力変換装置の構成を示す回路図である。上記実施形態と本変形例との相違点は、帰還回路の構成である。上記実施形態の帰還回路６がＡ／Ｄコンバータ６４、演算器６５、及びＤ／Ａコンバータ６６（２）〜６６（Ｎ）を有するのに対し、本変形例の帰還回路６Ａは、これらを有していない。そして、エラーアンプ６３の出力端は、抵抗５３を介して寄生トランジスタ防止回路３７（２）〜３７（Ｎ）のＦＥＴ３７３の制御端子に接続されている。このような形態であっても、昇圧部３の出力電圧を所望の目標電圧に容易に且つ精度良く近づけることができる。また、寄生トランジスタ防止回路３７（２）〜３７（Ｎ）が昇圧部３の出力電圧の制御を兼ねるので、帰還回路６Ａを設けることによる回路の大型化を抑制することができる。
【００５２】
（第２変形例）
図１０は、上記実施形態の第２変形例に係る電力変換装置の構成を示す回路図である。上記実施形態と本変形例との相違点は、帰還回路の有無である。本変形例の電力変換装置は、上記実施形態の帰還回路６及びスイッチ回路７を備えていない。このような場合であっても、上記実施形態と同様に、装置の小型化に寄与しつつ、寄生トランジスタのターンオンによるラッチアップを回避することができる。なお、帰還回路が設けられない場合、図２に示された抵抗５１は不要である。
【００５３】
（第３変形例）
図１１は、上記実施形態の第３変形例に係る電力変換装置の構成を示す回路図である。上記実施形態と本変形例との相違点は、出力コンデンサの接続形態である。上記実施形態の出力コンデンサ３６が整流回路３２の電圧出力端３２ｂと定電位線３９との間に接続されているのに対し、本変形例の出力コンデンサ３６Ａは、整流回路３２の電圧入力端３２ａと電圧出力端３２ｂとの間に接続されている。このような場合であっても、上記実施形態と同様に、装置の小型化に寄与しつつ、寄生トランジスタのターンオンによるラッチアップを回避することができる。また、本変形例によれば、上記実施形態と比較して、出力コンデンサの両端の電位差が低減される。従って、出力コンデンサの耐圧性能を下げることが可能となり、低コスト化に寄与できる。
【００５４】
（第４変形例）
図２、図９、図１０、及び図１１（以下、図２等という）に示された昇圧回路３１（１）〜３１（Ｎ）では、電源立ち上げ時の突入電流、急な入力変動、または負荷の急な変動が生じた場合に、図３に示されたＭＯＳＦＥＴ３２１〜３２４のいずれかにおいて、ドレイン抵抗Ｒｄｓとドレイン電流Ｉｄｓとの積が、寄生ダイオードの順方向電圧Ｖｆよりも大きくなるおそれがある。このような状態に陥ると、当該トランジスタはラッチアップしてしまい、故障の要因となる。この現象は、図２等に示された回路要素のみでは回避し難い。従って、本変形例では、確実にラッチアップを防止して安定動作を実現する為に、電流急変時の過渡電流の最大値を制限する回路を追加する。
【００５５】
図１２は、上記実施形態の第４変形例に係る電力変換装置が備える電流制限回路（定電流回路）１０及び制限状態検出回路１３を概念的に示すブロック図である。電流制限回路１０は、図２等に示された昇圧回路３１（１）〜３１（Ｎ）のトランジスタ（図３に示されたＭＯＳＦＥＴ３２１〜３２４）を流れる電流の大きさを制限するための回路であって、例えばレベルシフト回路３５に接続される。制限状態検出回路１３は、電流制限回路１０における電流制限状態を検出するための回路であって、その検出結果に関する信号を制御部２（図１を参照）に提供する。制御部２は、制限状態検出回路１３からの信号に基づいて、昇圧部３の動作の停止といった対応を行う。
【００５６】
図１３は、本変形例の昇圧回路３１（ｎ）、レベルシフト回路３５、及び電流制限回路（定電流回路）１１，１２を示す回路図である。電流制限回路１１，１２は、上述した電流制限回路１０の一例である。なお、この変形は、上記実施形態（図２）に限らず、第１変形例（図９）、第２変形例（図１０）及び第３変形例（図１１）のそれぞれに対して適用可能である。
【００５７】
電流制限回路１１，１２は、昇圧回路３１（ｎ）のＭＯＳＦＥＴ３２１〜３２４を流れる電流の大きさを制限するための回路であって、レベルシフト回路３５に接続されている。電流制限回路１１はレベルシフト回路３５に対する電源電圧Ｖｄｄの供給経路上に設けられ、電流制限回路１２はレベルシフト回路３５と定電位線３９との接続経路上に設けられる。電流制限回路１１は電流検出信号ＤｅｔＨ（ｎ）を出力するための信号出力端を有し、電流制限回路１２は電流検出信号ＤｅｔＬ（ｎ）を出力するための信号出力端を有する。
【００５８】
図１４は、電流制限回路１１，１２、及び制限状態検出回路１３の具体的構成例を示す回路図である。図１４に示すように、電流制限回路１１は、電源電圧Ｖｄｄの電源５とレベルシフト回路３５との間で直列接続されたトランジスタ１１１および電流制限抵抗１１２、並びにトランジスタ１１１と並列に逆方向接続されたダイオード１１３（内部の寄生ダイオードもしくは外付けされたショットキダイオード）を有する。トランジスタ１１１は例えばデプレッション型のｎチャネルＭＯＳＦＥＴである。その場合、ｎチャネルＭＯＳＦＥＴのドレインは電源５に接続され、ソースは電流制限抵抗１１２を介してレベルシフト回路３５に接続される。また、電流制限回路１２は、レベルシフト回路３５と定電位線３９との間に直列接続されたトランジスタ１２１及び電流制限抵抗１２２、並びにトランジスタ１２１と並列に逆方向接続されたダイオード１２３を有する。トランジスタ１２１は例えばデプレッション型のｎチャネルＭＯＳＦＥＴである。その場合、ｎチャネルＭＯＳＦＥＴのドレインはレベルシフト回路３５に接続され、ソースは電流制限抵抗１２２を介して定電位線３９に接続される。トランジスタ１１１，１２１をＭＯＳＦＥＴとすることにより、昇圧部３の集積化を妨げることなく電流制限回路１１，１２を配置することができる。電流制限回路１１，１２及び制限状態検出回路１３のそれぞれに含まれる電流制限抵抗及びバイアス抵抗は、要求仕様（物理的寸法、抵抗値精度）に応じて、ポリシリコン抵抗、拡散抵抗、能動素子（ＭＯＳＦＥＴ）等のいずれを用いても実現することができる。なお、図１４のレベルシフト回路３５に示された矢印は、そのブロックの流入／流出電流の方向を示している。
【００５９】
制限状態検出回路１３は、電流制限回路１１の電流制限抵抗１１２における降下電圧を入力して電流制限回路１１における電流制限状態を検出する検出部１３ａと、電流制限回路１２の電流制限抵抗１２２における降下電圧を入力して電流制限回路１２における電流制限状態を検出する検出部１３ｂとを有する。検出部１３ａ、１３ｂから出力された各信号は、ＯＲ回路１３１に入力される。ＯＲ回路１３１は、検出部１３ａ，１３ｂのうち少なくとも一方から有意な信号を受けた場合に、電流制限回路１１，１２の少なくとも一方において電流制限が生じていることを示す信号を制御部２（図１を参照）に提供する。
【００６０】
図１５〜図２０は、電流制限回路の様々な構成例を示す回路図である。図１５の（ａ），（ｂ）及び（ｃ）は、エンハンスメント型ｎチャネルＭＯＳＦＥＴをベースとする回路であって、電流制限回路１１の変形例である。これらの例では、いずれの回路も、電源５とレベルシフト回路３５との間に接続されたエンハンスメント型ｎチャネルＭＯＳＦＥＴであるトランジスタ１１１、トランジスタ１１１とレベルシフト回路３５との間に接続された電流制限抵抗１１２、及びトランジスタ１１１と並列に逆方向接続されたダイオード１１３（内部の寄生ダイオードもしくは外付けされたショットキダイオード）を有する。なお、抵抗１１４はバイアス抵抗である。
【００６１】
図１６の（ａ），（ｂ）及び（ｃ）は、エンハンスメント型ｎチャネルＭＯＳＦＥＴをベースとする回路であって、電流制限回路１２の変形例である。これらの例では、いずれの回路も、レベルシフト回路３５と定電位線３９との間に接続されたエンハンスメント型ｎチャネルＭＯＳＦＥＴであるトランジスタ１２１、トランジスタ１２１と定電位線３９との間に接続された電流制限抵抗１２２、及びトランジスタ１２１と並列に逆方向接続されたダイオード１２３を有する。
【００６２】
図１７の（ａ），（ｂ）及び（ｃ）は、エンハンスメント型ｐチャネルＭＯＳＦＥＴをベースとする回路であって、電流制限回路１１の変形例である。これらの例では、いずれの回路も、電源５とレベルシフト回路３５との間に接続されたエンハンスメント型ｐチャネルＭＯＳＦＥＴであるトランジスタ１１１、電源５とトランジスタ１１１との間に接続された電流制限抵抗１１２、及びトランジスタ１１１と並列に逆方向接続されたダイオード１１３（内部の寄生ダイオードもしくは外付けされたショットキダイオード）を有する。なお、抵抗１１４はバイアス抵抗である。
【００６３】
図１８の（ａ），（ｂ）及び（ｃ）は、エンハンスメント型ｐチャネルＭＯＳＦＥＴをベースとする回路であって、電流制限回路１２の変形例である。これらの例では、いずれの回路も、レベルシフト回路３５と定電位線３９との間に接続されたエンハンスメント型ｐチャネルＭＯＳＦＥＴであるトランジスタ１２１、トランジスタ１２１と定電位線３９との間に接続された電流制限抵抗１２２、及びトランジスタ１２１と並列に逆方向接続されたダイオード１２３を有する。
【００６４】
図１９の（ａ）及び（ｂ）は、デプレッション型ｎチャネルＭＯＳＦＥＴをベースとする回路である。図１９の（ａ）は電流制限回路１１の変形例であり、図１９の（ｂ）は電流制限回路１２の変形例である。図１９の（ａ）に示す回路は、電源５とレベルシフト回路３５との間に接続されたデプレッション型ｎチャネルＭＯＳＦＥＴであるトランジスタ１１１、トランジスタ１１１とレベルシフト回路３５との間に接続された電流制限抵抗１１２、及びトランジスタ１１１と並列に逆方向接続されたダイオード１１３（内部の寄生ダイオードもしくは外付けされたショットキダイオード）を有する。また、図１９の（ｂ）に示す回路は、レベルシフト回路３５と定電位線３９との間に接続されたデプレッション型ｎチャネルＭＯＳＦＥＴであるトランジスタ１２１、トランジスタ１２１と定電位線３９との間に接続された電流制限抵抗１２２、及びトランジスタ１２１と並列に逆方向接続されたダイオード１２３を有する。
【００６５】
図２０の（ａ）及び（ｂ）は、デプレッション型ｐチャネルＭＯＳＦＥＴをベースとする回路である。図２０の（ａ）は電流制限回路１１の変形例であり、図２０の（ｂ）は電流制限回路１２の変形例である。図２０の（ａ）に示す回路は、電源５とレベルシフト回路３５との間に接続されたデプレッション型ｐチャネルＭＯＳＦＥＴであるトランジスタ１１１、電源５とトランジスタ１１１との間に接続された電流制限抵抗１１２、及びトランジスタ１１１と並列に逆方向接続されたダイオード１１３（内部の寄生ダイオードもしくは外付けされたショットキダイオード）を有する。また、図２０の（ｂ）に示す回路は、レベルシフト回路３５と定電位線３９との間に接続されたデプレッション型ｐチャネルＭＯＳＦＥＴであるトランジスタ１２１、レベルシフト回路３５とトランジスタ１２１との間に接続された電流制限抵抗１２２、及びトランジスタ１２１と並列に逆方向接続されたダイオード１２３を有する。
【００６６】
上記の電流制限回路１１，１２及びそれらの変形例では、電流制限値Ｉｐ、ドレイン抵抗Ｒｄｓ、および寄生ダイオードの順方向電圧Ｖｆが下記の関係式
Ｉｐ×Ｒｄｓ＜Ｖｆ
を満たすように、電流制限抵抗１１２，１２２の大きさを決定する。これにより、ドレイン抵抗Ｒｄｓとドレイン電流Ｉｄｓとの積が、寄生ダイオードの順方向電圧Ｖｆよりも大きくなることを防ぎ、トランジスタのラッチアップを抑制することができる。
【００６７】
続いて、上述した電流制限による効果を確認するために行ったシミュレーションについて説明する。図２１及び図２２は、このシミュレーションに使用した具体的な回路構成を示す図である。図２１では、図１４に示された制限状態検出回路１３を省略して示している。また、図２１の回路は２段の昇圧回路３１（１），３１（２）を有しており、図２２の回路は１段の昇圧回路３１（１）を有しているが、シミュレーション時間の短縮のためこれらの昇圧回路を簡略化している。図２３は、簡略化した昇圧回路３１（ｎ）を示す回路図である。この簡略化回路では、ＭＯＳＦＥＴ３２１〜３２４それぞれを、順方向電圧が０Ｖの整流素子１４（図２１及び図２２のＤ１，Ｄ６に相当）、整流素子１５（図２１及び図２２のＤ３，Ｄ８に相当）、整流素子１６（図２１及び図２２のＤ２，Ｄ５に相当）、及び整流素子１７（図２１及び図２２のＤ４，Ｄ７に相当）とし、ＭＯＳＦＥＴ３２１〜３２４それぞれのドレイン抵抗Ｒｄｓを抵抗９１〜９４（それぞれＲ１４，Ｒ１２，Ｒ１５，Ｒ１３に相当）として表している（図２１の昇圧回路３１（１）についてはドレイン抵抗を省略）。また、図２１及び図２２の回路構成において、電流制限回路１１，１２は、デプレッション型（図１９，図２０を参照）とした。また、トランジスタＱ１〜Ｑ４は、レベルシフト回路３５における最終ドライバ段を表している。Ｑ５，Ｑ７はそれぞれトランジスタ１１１，１２１に相当する。Ｒ６，Ｒ８はそれぞれ電流制限抵抗１１２，１２２に相当し、このシミュレーションではＲ６，Ｒ８を２ｍΩ（電流制限回路１１，１２が作動しない条件）または２００ｍΩ（電流制限回路１１，１２が作動する条件）とした。
【００６８】
図２４〜図２７は、シミュレーション結果を示すグラフである。図２４及び図２５はＲ６，Ｒ８を２００ｍΩとした場合を示し、図２６及び図２７はＲ６，Ｒ８を２ｍΩとした場合を示す。図２４及び図２６は図２１に対応しており、図２５及び図２７は図２２に対応している。これらの図において、グラフＧ１１，Ｇ１２はそれぞれ電圧ＶＣ１（コンデンサＣ１の両端電圧）及びＶＣ５（コンデンサＣ５の両端電圧）を表す。グラフＧ１３，Ｇ１４はダイオードＤ１，Ｄ６をそれぞれ流れる電流を表す。グラフＧ１５はトランジスタＱ１２を流れる電流を表す。グラフＧ１６はダイオードＤ８を流れる電流を表す。グラフＧ１７はトランジスタＱ１０を流れる電流を表す。グラフＧ１８は制限状態検出回路１３から出力される信号を表す。なお、横軸は時間（単位：ｍｓ）である。
【００６９】
図２４に示されるように、Ｒ６，Ｒ８が２００ｍΩである場合、電流制限の結果として寄生トランジスタＱ１２のターンオンが防止できている。なお、ダイオードＤ１，Ｄ６の電流を比較すると、２段目の制限電流は１段目の制限電流のおよそ半分となっている。また、この場合、図２５に示されるように、制限状態検出回路１３から出力される信号が立ち上がって有意な状態となっており、電流制限回路１１，１２によって電流が制限されている。これに対し、図２６に示されるように、Ｒ６，Ｒ８が２ｍΩである場合、寄生トランジスタＱ１２が完全にターンオンして大電流が流れている。故に、図２４と比較して、ＶＣ１，ＶＣ５の電圧上昇のために更に長い時間を要している。
【００７０】
また、Ｒ６，Ｒ８が２００ｍΩである場合、電流制限回路１１，１２によって電流が制限された結果として、図２５のグラフＧ１８に示されるように、制限状態検出回路１３から出力される信号が立ち上がって有意な状態となっている。これに対し、Ｒ６，Ｒ８が２ｍΩである場合、図２７のグラフＧ１８に示されるように、制限状態検出回路１３から出力される信号が立ち上がらず、電流制限回路１１，１２による電流制限がなされていない。故に、図２７では、図２５と比較して、寄生トランジスタがＯＮしている時間だけ、ＶＣ５の電圧上昇に更に長い時間を要する。
【００７１】
上記のシミュレーションによって明らかなとおり、本変形例の回路によって、昇圧回路に流れる電流を制限することができる。よって、ドレイン抵抗Ｒｄｓとドレイン電流Ｉｄｓとの積が、寄生ダイオードの順方向電圧Ｖｆよりも大きくなることを防ぎ、トランジスタのラッチアップを抑制することができる。
【００７２】
ここで、制限状態検出回路１３からの信号に基づいて制御部２が行う動作の例について説明する。
（１）出力電力制限（抑制）
・チャージポンプ回路を駆動する為の発振信号（クロック、レベルシフタ駆動信号等）の停止、間欠動作への移行（パルスの間引き、Pulse Density Modulation化）
・発振周波数の低減、動作停止
具体的な実現方法としては、制御部２がＭＰＵ（Micro Processing Unit）である場合には、制限状態検出回路１３からの信号を割り込み信号とすることが挙げられる。また、制御部２がロジック回路である場合には、チャージポンプ駆動信号とのＡＮＤ回路または分周回路（プリスケーラ）を介して制限状態検出回路１３からの信号を入力することが挙げられる。更に、制限状態検出回路１３からの信号を、適切な時定数を有する積分回路に入力してアナログ信号とすることにより、オペアンプ、コンパレータ等で構成されるリニア制御へ適用することもできる。
（２）状態遷移、状態表示
制限状態検出回路１３からの信号を制御部２が監視することにより、定常状態からアラート、Ｅｍｅｒｇｅｎｃｙ状態へ遷移し、アプリケーション側へ通達することが可能になる。
【００７３】
本発明による電力変換装置は、上述した実施形態及び各変形例に限られるものではなく、他に様々な変形が可能である。例えば、上述した実施形態及び各変形例を、必要な目的及び効果に応じて互いに組み合わせてもよい。
【符号の説明】
【００７４】
１Ａ…電力変換装置、２…制御部、２ａ，２ｂ…信号出力端群、３…昇圧部、３ａ…信号入力端子群、３ｂ…電圧入力端、３ｃ…電圧出力端群、４…出力部、４ａ…信号入力端子群、４ｂ…電圧入力端群、４ｃ…電圧出力端、５…電源、６，６Ａ…帰還回路、６ａ…入力端、６ｂ…出力端、７…スイッチ回路、３１（１）〜３１（Ｎ）…昇圧回路、３２…整流回路、３２ａ…電圧入力端、３２ｂ…電圧出力端、３２ｃ，３２ｄ…トランジスタ回路、３３，３４…コンデンサ、３５…レベルシフト回路、３５ａ，３５ｂ…入力端、３５ｃ，３５ｄ…出力端、３６，３６Ａ…出力コンデンサ、３７（１）〜３７（Ｎ）…寄生トランジスタ防止回路、３８（１）〜３８（Ｎ）…信号入力端子、３９…定電位線、５１，５２，５３…抵抗、６１，６２…分圧抵抗、６３…エラーアンプ、６４…Ａ／Ｄコンバータ、６５…演算器、６６（２）〜６６（Ｎ）…Ｄ／Ａコンバータ、６７…電圧生成部、１００…ｐ型半導体基板、１０２，１０８…ｎ型ウェル領域、１０４…ｐ型ウェル領域、１０６…高濃度ｎ型ドレイン領域、１１０…高濃度ｐ型ドレイン領域、３２１，３２３…ｎチャネルＭＯＳＦＥＴ、３２２，３２４…ｐチャネルＭＯＳＦＥＴ、３７１…ｐチャネルＭＯＳＦＥＴ、３７２，３７３…ｎチャネルＭＯＳＦＥＴ、Ｄ１，Ｄ２…寄生ダイオード、ＥＮ（１）〜ＥＮ（Ｎ）…イネーブル信号、ＥＮｆｂ…制御信号、Ｎ１，Ｎ２，Ｎ３…ノード、Ｒｄａ（２）〜Ｒｄａ（Ｎ）…負帰還信号、Ｓｃ…制御信号群、Ｓｃｋ…クロック信号、ＳＥ（１）〜ＳＥ（Ｎ）…セレクト信号、Ｓｍ…制御信号群、ＴＲ１，ＴＲ２…寄生トランジスタ、Ｖｉｎ…入力電圧、Ｖｏｕｔ…出力電圧、ＶＰ…電源電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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