(57)【要約】【課題】ピーク電流の小さい半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１、第２ビット線と、第１、第２ビット線にそれぞれ接続された第１、第２メモリトランジスタと、第１、第２メモリトランジスタに接続されたソース線と、第１、第２メモリトランジスタのゲート電極に接続されたワード線と、を備える。第１、第２メモリトランジスタのデータを消去する消去動作において、第１の消去電圧印加動作が実行され、第１、第２メモリトランジスタの一方のみに対して消去ベリファイ動作が実行され、第１、第２メモリトランジスタの他方に対して消去ベリファイ動作を実行することなく第２の消去電圧印加動作が実行される。【選択図】図１５
2020149745.tif 000002
【特許請求の範囲】
【請求項１】
第１ビット線及び第２ビット線と、
前記第１ビット線に接続された第１メモリトランジスタと、
前記第２ビット線に接続された第２メモリトランジスタと、
前記第１メモリトランジスタ及び前記第２メモリトランジスタに接続されたソース線と、
前記第１メモリトランジスタのゲート電極及び前記第２メモリトランジスタのゲート電極に接続されたワード線と
を備え、
前記第１メモリトランジスタ及び前記第２メモリトランジスタのデータを消去する消去動作において、
第１の消去電圧印加動作が実行され、
前記第１メモリトランジスタ及び前記第２メモリトランジスタの一方のみに対して消去ベリファイ動作が実行され、
前記第１メモリトランジスタ及び前記第２メモリトランジスタの他方に対して消去ベリファイ動作を実行することなく第２の消去電圧印加動作が実行される
半導体記憶装置。
【請求項２】
第１ビット線及び第２ビット線と、
前記第１ビット線に接続された第１メモリトランジスタと、
前記第２ビット線に接続された第２メモリトランジスタと、
前記第１メモリトランジスタ及び前記第２メモリトランジスタに接続されたソース線と、
前記第１メモリトランジスタのゲート電極及び前記第２メモリトランジスタのゲート電極に接続されたワード線と
を備え、
前記第１メモリトランジスタ及び前記第２メモリトランジスタのデータを消去する消去動作において、
前記消去動作が開始され、
前記第１メモリトランジスタ及び前記第２メモリトランジスタの一方のみに対してプリリード動作が実行され、
前記第１メモリトランジスタ及び前記第２メモリトランジスタの他方に対してプリリード動作を実行することなく消去電圧印加動作が実行される
半導体記憶装置。
【請求項３】
第１電圧供給線及び第２電圧供給線と、
前記第１ビット線及び前記第１電圧供給線の間に接続された第１接続トランジスタと、
前記第１ビット線及び前記第２電圧供給線の間に接続された第２接続トランジスタと、
前記第１接続トランジスタのゲート電極及び前記第２接続トランジスタのゲート電極に接続された第１ラッチ回路と、
前記第２ビット線及び前記第１電圧供給線の間に接続された第３接続トランジスタと、
前記第２ビット線及び前記第２電圧供給線の間に接続された第４接続トランジスタと、
前記第３接続トランジスタのゲート電極及び前記第４接続トランジスタのゲート電極に接続された第２ラッチ回路と
を備え、
前記消去動作において、前記第１ラッチ回路及び前記第２ラッチ回路に異なるデータがラッチされる
請求項１又は２記載の半導体記憶装置。
【請求項４】
電圧供給線と、
前記電圧供給線及び前記第１ビット線の間に接続された第５接続トランジスタと、
前記電圧供給線及び前記第２ビット線の間に接続された第６接続トランジスタと
を備え、
前記消去動作において、前記第５接続トランジスタのゲート電極及び前記第６接続トランジスタのゲート電極に異なる電圧が供給される
請求項１又は２記載の半導体記憶装置。
【請求項５】
前記第１ビット線に接続された第３電圧供給線と、
前記第２ビット線に接続された第４電圧供給線と
を備え、
前記消去動作において、前記第３電圧供給線及び前記第４電圧供給線に異なる電圧が供給される
請求項１又は２記載の半導体記憶装置。
【請求項６】
複数のメモリトランジスタを含むメモリブロックと、
前記メモリブロックに接続された周辺回路と、
前記周辺回路に電力を供給可能なパッド電極と
を備え、
前記メモリブロックに含まれる前記複数のメモリトランジスタが消去状態である場合に前記メモリトランジスタに対して読出動作を実行すると前記パッド電極に第１電流が流れ、
前記メモリブロックに含まれる前記複数のメモリトランジスタが消去状態である場合に前記メモリトランジスタに対して消去動作を実行すると、前記消去動作のプリリード動作に際して前記パッド電極に第２電流が流れ、
前記第２電流は前記第１電流よりも小さい
半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
複数のメモリトランジスタを含む半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−１７６３０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ピーク電流の小さい半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態に係る半導体記憶装置は、第１ビット線及び第２ビット線と、第１ビット線に接続された第１メモリトランジスタと、第２ビット線に接続された第２メモリトランジスタと、第１メモリトランジスタ及び第２メモリトランジスタに接続されたソース線と、第１メモリトランジスタのゲート電極及び第２メモリトランジスタのゲート電極に接続されたワード線と、を備える。第１メモリトランジスタ及び第２メモリトランジスタのデータを消去する消去動作において、第１の消去電圧印加動作が実行され、第１メモリトランジスタ及び第２メモリトランジスタの一方のみに対して消去ベリファイ動作が実行され、第１メモリトランジスタ及び第２メモリトランジスタの他方に対して消去ベリファイ動作を実行することなく第２の消去電圧印加動作が実行される。
【０００６】
一の実施形態に係る半導体記憶装置は、第１ビット線及び第２ビット線と、第１ビット線に接続された第１メモリトランジスタと、第２ビット線に接続された第２メモリトランジスタと、第１メモリトランジスタ及び第２メモリトランジスタに接続されたソース線と、第１メモリトランジスタのゲート電極及び第２メモリトランジスタのゲート電極に接続されたワード線と、を備える。第１メモリトランジスタ及び第２メモリトランジスタのデータを消去する消去動作において、消去動作が開始され、第１メモリトランジスタ及び第２メモリトランジスタの一方のみに対してプリリード動作が実行され、第１メモリトランジスタ及び第２メモリトランジスタの他方に対してプリリード動作を実行することなく消去電圧印加動作が実行される。
【０００７】
一の実施形態に係る半導体記憶装置は、複数のメモリトランジスタを含むメモリブロックと、メモリブロックに接続された周辺回路と、周辺回路に電力を供給可能なパッド電極と、を備える。メモリブロックに含まれる複数のメモリトランジスタが消去状態である場合にメモリトランジスタに対して読出動作を実行するとパッド電極に第１電流が流れる。メモリブロックに含まれる複数のメモリトランジスタが消去状態である場合にメモリトランジスタに対して消去動作を実行すると、消去動作のプリリード動作に際してパッド電極に第２電流が流れる。第２電流は第１電流よりも小さい。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態に係る半導体記憶装置の構成を示す模式的なブロック図である。
【図２】第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
【図３】第１実施形態に係る半導体記憶装置の一部の構成を示す模式的なブロック図である。
【図４】第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
【図５】第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な斜視図である。
【図６】図５のＡで示した部分の模式的な拡大図である。
【図７】読出動作について説明するための模式的な断面図である。
【図８】書込動作について説明するための模式的なフローチャートである。
【図９】書込動作について説明するための模式的な断面図である。
【図１０】書込動作について説明するための模式的な断面図である。
【図１１】消去動作について説明するための模式的なフローチャートである。
【図１２】消去動作について説明するための模式的なフローチャートである。
【図１３】消去動作について説明するための模式的な断面図である。
【図１４】消去動作について説明するための模式的な波形図である。
【図１５】消去動作について説明するための模式的な断面図である。
【図１６】消去動作について説明するための模式的な断面図である。
【図１７】消去動作について説明するための模式的な断面図である。
【図１８】消去動作について説明するための模式的な断面図である。
【図１９】第２実施形態に係る半導体記憶装置の一部の構成例を示す模式的なブロック図である。
【図２０】第２実施形態に係る半導体記憶装置の一部の構成例を示す模式的なブロック図である。
【図２１】第３実施形態に係る半導体記憶装置の一部の構成例を示す模式的なブロック図である。
【図２２】第３実施形態に係る半導体記憶装置の一部の構成例を示す模式的なブロック図である。
【図２３】第４実施形態に係る半導体記憶装置について説明するための模式的なヒストグラムである。
【図２４】トラッキング読出動作について説明するための模式的なフローチャートである。
【図２５】第５実施形態に係る半導体記憶装置について説明するための模式的なヒストグラムである。
【図２６】ＥＰＤ読出動作について説明するための模式的なフローチャートである。
【発明を実施するための形態】
【０００９】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成を省略することがある。また、複数の実施形態について共通の部分については、基本的に説明を省略するものとする。
【００１０】
また、本明細書においては、基板の表面に対して平行な所定の方向をＸ方向、基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の表面に対して垂直な方向をＺ方向と呼ぶ。
【００１１】
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
【００１２】
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記第１方向に沿って基板から離れる向きを上と、第１方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、第２方向又は第３方向と交差する面を側面等と呼ぶ。
【００１３】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ等の、コントロールダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【００１４】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【００１５】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第１の構成が第２の構成及び第３の構成の電流経路に設けられていることを意味する場合がある。
【００１６】
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
【００１７】
［第１実施形態］
［構成］
図１は、第１実施形態に係る半導体記憶装置の構成を示す模式的な等価回路図である。
【００１８】
本実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡと、メモリセルアレイＭＣＡを制御する周辺回路ＰＣと、を備える。
【００１９】
メモリセルアレイＭＣＡは、複数のメモリブロックＭＢを備える。これら複数のメモリブロックＭＢは、図２に示す通り、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
【００２０】
メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン選択トランジスタＳＴＤ、複数のメモリセルＭＣ、及び、ソース選択トランジスタＳＴＳを備える。以下、ドレイン選択トランジスタＳＴＤ、及び、ソース選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
【００２１】
メモリセルＭＣは、チャネル領域として機能する半導体層、電荷蓄積膜を含むゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタである。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＭＢ中の全てのメモリストリングＭＳに共通に接続される。
【００２２】
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、チャネル領域として機能する半導体層、ゲート絶縁膜及びゲート電極を備える電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。ドレイン選択線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース選択線ＳＧＳは、１のメモリブロックＭＢ中の全てのメモリストリングＭＳに共通に接続される。
【００２３】
周辺回路ＰＣは、図１に示す通り、ロウデコーダＲＤと、センスアンプモジュールＳＡＭと、電圧生成回路ＶＧと、カウント回路ＣＮＴと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、を備える。
【００２４】
ロウデコーダＲＤは、例えば、デコード回路及びスイッチ回路を備える。デコード回路は、アドレスレジスタＡＤＲに保持されたロウアドレスＲＡをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、ロウアドレスＲＡに対応するワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）を、対応する電圧供給線と導通させる。
【００２５】
センスアンプモジュールＳＡＭは、図３に示す通り、複数のビット線ＢＬに対応する複数のセンスアンプユニットＳＡＵを備える。センスアンプユニットＳＡＵは、ビット線ＢＬに接続されたセンスアンプＳＡと、データラッチＳＤＬ，ＡＤＬ，ＢＤＬ，ＣＤＬ，ＸＤＬと、論理回路ＯＰと、これらの構成に接続された配線ＬＢＵＳと、を備える。
【００２６】
センスアンプＳＡは、図４に示す通り、ビット線ＢＬ及びセンスノードＳＥＮの間に直列に接続された耐圧トランジスタ３１、クランプトランジスタ３２、ノードＣＯＭ、及び、放電トランジスタ３３を備える。また、センスアンプＳＡは、配線ＬＢＵＳ及び接地電圧供給線の間に直列に接続されたスイッチトランジスタ３４及びセンストランジスタ３５を備える。接地電圧供給線は、接地電圧ＶＳＳ供給用のパッド電極に接続されている。
【００２７】
耐圧トランジスタ３１は、ＮＭＯＳ型の耐圧トランジスタである。耐圧トランジスタ３１は、例えば、ソース線ＳＬ（図２）に比較的大きい電圧が供給された際、センスアンプＳＡを保護する。耐圧トランジスタ３１のゲート電極には、シーケンサＳＱＣからの制御信号が信号線ＢＬＳを介して供給される。
【００２８】
クランプトランジスタ３２は、ＮＭＯＳ型のトランジスタである。クランプトランジスタ３２は、ビット線ＢＬの電圧を制御する。クランプトランジスタ３２のゲート電極には、シーケンサＳＱＣからの制御信号が信号線ＢＬＣを介して供給される。
【００２９】
ノードＣＯＭは、充電トランジスタ３６、充電トランジスタ３７及び電源電圧供給線ＶＤＤに接続されている。電源電圧供給線ＶＤＤは電源電圧供給用のパッド電極に接続されている。また、ノードＣＯＭは、放電トランジスタ３８を介して電圧供給線ＶＳＲＣに接続されている。充電トランジスタ３６及び放電トランジスタ３８は、ＮＭＯＳ型のトランジスタである。充電トランジスタ３７は、ＰＭＯＳ型のトランジスタである。充電トランジスタ３６のゲート電極には、シーケンサＳＱＣからの制御信号が信号線ＢＬＸを介して供給される。充電トランジスタ３７及び放電トランジスタ３８のゲート電極は、それぞれ、データラッチＳＤＬのノードＩＮＶに接続されている。
【００３０】
放電トランジスタ３３は、ＮＭＯＳ型のトランジスタである。放電トランジスタ３３は、センスノードＳＥＮの電荷を放電する。放電トランジスタ３３のゲート電極には、シーケンサＳＱＣからの制御信号が信号線ＸＸＬを介して供給される。
【００３１】
センスノードＳＥＮは、充電トランジスタ３９及び充電トランジスタ３７を介して電源電圧供給線ＶＤＤに接続されている。また、センスノードＳＥＮは、キャパシタ４０を介して信号線ＣＬＫに接続されている。この信号線ＣＬＫには、シーケンサＳＱＣから制御信号が供給される。充電トランジスタ３９は、ＮＭＯＳ型のトランジスタである。充電トランジスタ３９のゲート電極には、シーケンサＳＱＣからの制御信号が信号線ＨＬＬを介して供給される。
【００３２】
スイッチトランジスタ３４は、ＮＭＯＳ型のトランジスタである。スイッチトランジスタ３４は、配線ＬＢＵＳ及びセンストランジスタ３５を導通させる。スイッチトランジスタ３４のゲート電極には、シーケンサＳＱＣからの制御信号が信号線ＳＴＢを介して供給される。
【００３３】
センストランジスタ３５は、ＮＭＯＳ型のトランジスタである。センストランジスタ３５は、センスノードＳＥＮの電圧に応じて、配線ＬＢＵＳ中の電荷を放出又は維持する。センストランジスタ３５のゲート電極は、センスノードＳＥＮに接続されている。
【００３４】
尚、図３に例示する様に、本実施形態において、上述の信号線ＢＬＳ，ＢＬＣ，ＢＬＸ，ＸＸＬ，ＨＬＬ，ＳＴＢは、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵの間で共通に接続されている。また、本実施形態において、上述の電源電圧供給線ＶＤＤ及び電圧供給線ＶＳＲＣは、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵの間で共通に接続されている。
【００３５】
データラッチＳＤＬは、図４に示す様に、ノードＬＡＴ及びノードＩＮＶと、これらノードＬＡＴ及びノードＩＮＶの間に並列に接続されたインバータ４１，４２と、ノードＬＡＴ及び配線ＬＢＵＳの間に接続されたスイッチトランジスタ４３と、ノードＩＮＶ及び配線ＬＢＵＳの間に接続されたスイッチトランジスタ４４と、を備える。インバータ４１の出力端子及びインバータ４２の入力端子は、ノードＬＡＴに接続されている。インバータ４１の入力端子及びインバータ４２の出力端子は、ノードＩＮＶに接続されている。尚、図示は省略するものの、データラッチＡＤＬ，ＢＤＬ，ＣＤＬ，ＸＤＬは、データラッチＳＤＬと同様の構成を備える。
【００３６】
データラッチＡＤＬ，ＢＤＬ，ＣＤＬには、例えば、データラッチＳＤＬに含まれるデータが適宜転送される。論理回路ＯＰ（図３）は、例えば、データラッチＡＤＬ，ＢＤＬ，ＣＤＬ中のデータに対してＡＮＤ，ＯＲ，ＸＯＲ等の論理演算を行い、メモリセルＭＣに割り当てられていたユーザデータを算出する。
【００３７】
データラッチＸＤＬは、配線ＬＢＵＳ及びバスＤＢを構成する配線ｄｂ（図３）に接続されている。データラッチＸＤＬには、例えば、メモリセルＭＣに書き込まれるユーザデータ又はメモリセルＭＣから読み出されたユーザデータが格納される。
【００３８】
また、センスアンプモジュールＳＡＭは、図示しないデコード回路及びスイッチ回路を備える。デコード回路は、アドレスレジスタＡＤＲ（図１）に保持されたカラムアドレスＣＡをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、カラムアドレスＣＡに対応するデータラッチＸＤＬをバスＤＢと導通させる。
【００３９】
電圧生成回路ＶＧ（図１）は、例えば、電源電圧供給線ＶＤＤ及び接地電圧供給線に接続されたチャージポンプ回路等の昇圧回路、レギュレータ等の降圧回路、及び、図示しない複数の電圧供給線を備える。電圧生成回路ＶＧは、シーケンサＳＱＣからの内部制御信号に従い、メモリセルアレイＭＣＡに対する読出動作（ｒｅａｄ  ｏｐｅｒａｔｉｏｎ）、書込動作（ｗｒｉｔｅ  ｏｐｅｒａｔｉｏｎ）及び消去動作（ｅｒａｓｅ  ｏｐｅｒａｔｉｏｎ）に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に供給される複数通りの動作電圧を生成し、複数の電圧供給線から同時に出力する。
【００４０】
カウント回路ＣＮＴは、バスＤＢに接続され、データラッチＸＤＬに含まれるデータのうちの“１”を示すデータの数、及び、“０”を示すデータの数を数える。また、カウント回路ＣＮＴは、“１”又は“０”を示すデータの数を間引きして数えることも可能である。即ち、センスアンプモジュールＳＡＭに含まれる全てのデータラッチＸＤＬに保持されたデータの数を数えるのではなく、一部のデータラッチＸＤＬに保持されたデータのみに基づいてメモリセルＭＣの数を数えることも可能である。
【００４１】
シーケンサＳＱＣは、コマンドレジスタＣＭＲに保持されたコマンドデータＣＭＤを順次デコードし、複数の信号線から出力して、ロウデコーダＲＤ、センスアンプモジュールＳＡＭ、電圧生成回路ＶＧ、及び、カウント回路ＣＮＴに内部制御信号を出力する。また、シーケンサＳＱＣは、適宜自身の状態を示すステータスデータをステータスレジスタＳＴＲに出力する。例えば、書込動作又は消去動作の実行に際して、書込動作又は消去動作が正常に終了したか否かを示す情報をステータスデータとして出力する。
【００４２】
入出力制御回路Ｉ／Ｏは、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７と、これらデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７に接続されたシフトレジスタと、このシフトレジスタに接続されたＦＩＦＯバッファと、を備える。入出力制御回路Ｉ／Ｏは、８つのパッド電極であり、論理回路ＣＴＲからの内部制御信号に応じて、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から入力されたデータを、センスアンプモジュールＳＡＭ内のデータラッチＸＤＬ、アドレスレジスタＡＤＲ又はコマンドレジスタＣＭＲに出力する。また、データラッチＸＤＬ又はステータスレジスタＳＴＲから入力されたデータを、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７に出力する。
【００４３】
論理回路ＣＴＲは、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥを介してコントロールダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。
【００４４】
次に、図５及び図６を参照して、本実施形態に係る半導体記憶装置の構成例について説明する。図５は、本実施形態に係る半導体記憶装置の一部の構成を示す模式的な斜視図である。図６は、図５のＡで示した部分の模式的な拡大図である。
【００４５】
図５に示す通り、本実施形態に係る半導体記憶装置は、半導体基板１００と、半導体基板１００の上方に設けられた複数の導電層１１０と、複数の半導体層１２０と、複数の導電層１１０及び複数の半導体層１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、半導体基板１００の表面に接続された導電層１４０と、半導体層１２０の上端に接続された導電層１５０と、を備える。
【００４６】
半導体基板１００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含む単結晶シリコン（Ｓｉ）等の半導体基板である。半導体基板１００の表面の一部には、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェルが設けられている。また、Ｎ型ウェルの表面の一部には、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェルが設けられている。
【００４７】
導電層１１０は、Ｘ方向に延伸する略板状の導電層であり、Ｚ方向に複数並んでいる。導電層１１０は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含んでいても良いし、リン又はホウ素等の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
【００４８】
複数の導電層１１０のうち、最下層に位置する一又は複数の導電層１１０は、ソース選択線ＳＧＳ（図２）及びこれに接続された複数のソース選択トランジスタＳＴＳのゲート電極として機能する。また、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図２）及びこれに接続された複数のメモリセルＭＣ（図２）のゲート電極として機能する。また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン選択線ＳＧＤ及びこれに接続された複数のドレイン選択トランジスタＳＴＤ（図２）のゲート電極として機能する。ドレイン選択トランジスタＳＴＤとして機能する導電層１１０は、Ｘ方向に延伸する絶縁層ＳＨＥを介してＹ方向に分断されている。
【００４９】
半導体層１２０は、Ｘ方向及びＹ方向に複数配設される。半導体層１２０は、例えば、ノンドープの多結晶シリコン（Ｓｉ）等の半導体膜である。半導体層１２０は、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁膜１２１が設けられている。また、半導体層１２０の外周面は、それぞれ導電層１１０によって囲われている。半導体層１２０の下端部は、ノンドープの単結晶シリコン等の半導体層１２２を介して半導体基板１００のＰ型ウェルに接続される。半導体層１２２は、酸化シリコン等の絶縁層１２３を介して導電層１１０に対向する。半導体層１２０の上端部は、リン（Ｐ）等のＮ型の不純物を含む半導体層１２４、コンタクトＣｈ及びＣｂを介してビット線ＢＬに接続される。半導体層１２０は、それぞれ、１つのメモリストリングＭＳ（図２）に含まれる複数のメモリセルＭＣ及びドレイン選択トランジスタＳＴＤのチャネル領域として機能する。半導体層１２２は、ソース選択トランジスタＳＴＳの一部のチャネル領域として機能する。
【００５０】
ゲート絶縁膜１３０は、例えば図６に示す通り、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体層１２０の外周面に沿ってＺ方向に延伸する。
【００５１】
尚、図６には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示したが、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
【００５２】
導電層１４０は、例えば図５に示す様に、Ｘ方向及びＺ方向に延伸する略板状の導電層である。導電層１４０は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含んでいても良いし、リン等の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１４０及び導電層１１０の間には、絶縁層１４１が設けられている。導電層１４０は、ソース線ＳＬとして機能する。
【００５３】
導電層１５０は、Ｙ方向に延伸し、Ｘ方向に複数配設される。導電層１５０は、窒化チタン（ＴｉＮ）及び銅（Ｃｕ）の積層膜等を含んでいても良いし、リン等の不純物を含む多結晶シリコン等を含んでいても良い。導電層１５０は、ビット線ＢＬとして機能する。
【００５４】
［読出動作］
次に、図７を参照して、本実施形態に係る半導体記憶装置の読出動作について説明する。図７は、読出動作について説明するための模式的な断面図である。
【００５５】
尚、以下の説明では、複数のワード線ＷＬを、ワード線ＷＬ０〜ＷＬ２３として例示する。ソース選択線ＳＧＳに最も近いワード線がワード線ＷＬ０であり、ドレイン選択線ＳＧＤに最も近いワード線がワード線ＷＬ２３である。また、以下の説明では、複数のビット線ＢＬを、ビット線ＢＬ０〜ＢＬ５として例示する。また、以下の説明においては、ワード線ＷＬ３に接続された複数のメモリセルＭＣを選択メモリセルＭＣとして例示する。
【００５６】
読出動作では、例えば、センスアンプモジュールＳＡＭに含まれる全てのデータラッチＳＤＬ（図３）に“１”を保持させる。これにより、全てのデータラッチＳＤＬのノードＬＡＴ（図４）が“Ｈ”状態となる。これにより、充電トランジスタ３７はＯＮ状態となり、放電トランジスタ３８はＯＦＦ状態となる。
【００５７】
そして、例えば、耐圧トランジスタ３１、クランプトランジスタ３２、充電トランジスタ３６及び充電トランジスタ３９をＯＮ状態とし、放電トランジスタ３３をＯＦＦ状態とするようにシーケンサＳＱＣから制御信号を供給する。これにより、電源電圧供給線ＶＤＤを介してビット線ＢＬ及びセンスノードＳＥＮが充電され、図７に示す様に、ビット線ＢＬに所定の読出ビット線電圧ＶＢＬＲが供給される。
【００５８】
また、読出動作では、例えば、選択メモリセルＭＣをビット線ＢＬ及びソース線ＳＬと導通させる。例えば、ドレイン選択線ＳＧＤ及びソース選択線ＳＧＳにＯＮ電圧ＶＯＮを供給する。ＯＮ電圧ＶＯＮは、例えば、ドレイン選択トランジスタＳＴＤ及びソース選択トランジスタＳＴＳのチャネル領域に電子のチャネルが形成され、ドレイン選択トランジスタＳＴＤ及びソース選択トランジスタＳＴＳがＯＮ状態となる程度の大きさを有する。また、非選択ワード線ＷＬ０〜ＷＬ２、ＷＬ４〜ＷＬ２３（以下、単に「非選択ワード線ＷＬ」と記載する場合がある。）に読出パス電圧ＶＲＥＡＤを供給する。読出パス電圧ＶＲＥＡＤは、例えば、メモリセルＭＣに記録されたデータに拘わらずメモリセルＭＣがＯＮ状態となる程度の大きさを有する。
【００５９】
また、読出動作では、例えば、選択ワード線ＷＬ３に読出電圧ＶＣＧＲを供給する。読出電圧ＶＣＧＲは、例えば、選択メモリセルＭＣに記録されたデータに応じてメモリセルＭＣがＯＮ状態となり、又は、ＯＦＦ状態となる程度の大きさを有する。読出電圧ＶＣＧＲは、読出パス電圧ＶＲＥＡＤより小さい。
【００６０】
また、読出動作では、例えば、ソース線ＳＬに接地電圧ＶＳＳを供給する。
【００６１】
これにより、ビット線ＢＬを流れる電流に基づいてメモリセルＭＣに保持されているデータを判定することができる。
【００６２】
例えば、図４に例示した充電トランジスタ３９をＯＦＦ状態とし、放電トランジスタ３３をＯＮ状態とするようにシーケンサＳＱＣから制御信号を供給する。これにより、ＯＮ状態のメモリセルＭＣに接続されたセンスノードＳＥＮの電圧は減少し、これに対応するセンストランジスタ３５はＯＦＦ状態となる。一方、ＯＦＦ状態のメモリセルＭＣに接続されたセンスノードＳＥＮの電圧は大きくは減少せず、これに対応するセンストランジスタ３５はＯＮ状態となる。
【００６３】
次に、例えばスイッチトランジスタ３４をＯＮ状態とするようにシーケンサＳＱＣから制御信号を供給する。この際、ＯＮ状態のメモリセルＭＣに接続された配線ＬＢＵＳの電荷は維持され、この配線ＬＢＵＳの電圧は大きくは減少しない。一方、ＯＦＦ状態のメモリセルＭＣに接続された配線ＬＢＵＳの電荷はセンストランジスタ３５を介して放出され、この配線ＬＢＵＳの電圧は減少する。
【００６４】
次に、例えばスイッチトランジスタ４３をＯＮ状態とするようにシーケンサＳＱＣから制御信号を供給する。この際、ＯＮ状態のメモリセルＭＣに接続されたノードＬＡＴの電圧は大きくは減少せず、ノードＬＡＴは“Ｈ”状態に維持される。一方、ＯＦＦ状態のメモリセルＭＣに接続されたノードＬＡＴの電圧は減少し、ノードＬＡＴは“Ｌ”状態となる。これにより、各データラッチＳＤＬに、メモリセルＭＣがＯＮ状態であるかＯＦＦ状態であるかを示す１ビットのデータが取得される。このデータは、例えば、データラッチＸＤＬに転送される。
【００６５】
［書込動作］
次に、図８〜図１０を参照して、本実施形態に係る半導体記憶装置の書込動作について説明する。図８は、書込動作について説明するための模式的なフローチャートである。図９及び図１０は、書込動作について説明するための模式的な断面図である。
【００６６】
尚、書込動作においては、複数の選択メモリセルＭＣの一部のメモリセルＭＣのしきい値電圧が調整され、一部のメモリセルＭＣのしきい値電圧は調整されない。以下、選択メモリセルＭＣのうち、しきい値の調整が行われるものを「書込メモリセルＭＣ」と呼び、しきい値の調整が行われないものを「禁止メモリセルＭＣ」と呼ぶ場合がある。
【００６７】
ステップＳ１０１では、ループ回数ｎを１に設定する。ループ回数ｎは、レジスタ等に記録される。また、書込メモリセルＭＣに接続されたビット線ＢＬに対応するセンスアンプユニットＳＡＵにおけるデータラッチＳＤＬ（図４）に“０”（“Ｌ”）を保持させ、禁止メモリセルＭＣに接続されたビット線ＢＬに対応するセンスアンプユニットＳＡＵにおけるデータラッチＳＤＬに“１”（“Ｈ”）を保持させる。
【００６８】
ステップＳ１０２では、プログラム動作を実行する。プログラム動作では、例えば図９に例示する様な態様で、メモリセルＭＣ等に電圧を供給する。また、例えば、図４に例示した耐圧トランジスタ３１、クランプトランジスタ３２及び充電トランジスタ３６をＯＮ状態とし、放電トランジスタ３３および充電トランジスタ３９をＯＦＦ状態とするようにシーケンサＳＱＣから制御信号を供給する。
【００６９】
これにより、書込メモリセルＭＣについては、対応するセンスアンプユニットＳＡＵにおけるデータラッチＳＤＬに“０”（“Ｌ”）が格納されていることから、充電トランジスタ３７はＯＦＦ状態となり、放電トランジスタ３８はＯＮ状態となる。従って、ビット線ＢＬが電圧供給線ＶＳＲＣと導通し、ビット線ＢＬに接地電圧ＶＳＳ程度の電圧が供給される。一方で、禁止メモリセルＭＣについては、対応するセンスアンプユニットＳＡＵにおけるデータラッチＳＤＬに“１”（“Ｈ”）が格納されていることから、充電トランジスタ３７はＯＮ状態となり、放電トランジスタ３８はＯＦＦ状態となる。従って、ビット線ＢＬが電源電圧供給線ＶＤＤと導通し、ビット線ＢＬに書込禁止電圧ＶＩＨＢが供給される。書込禁止電圧ＶＩＨＢは、例えば、接地電圧ＶＳＳよりも大きい。
【００７０】
また、プログラム動作では、書込メモリセルＭＣを、選択的にビット線ＢＬと導通させる。例えば、ドレイン選択線ＳＧＤにＯＮ電圧ＶＯＮ´を供給する。ＯＮ電圧ＶＯＮ´は、例えば、接地電圧ＶＳＳが供給されたビット線ＢＬに接続されたドレイン選択トランジスタＳＴＤがＯＮ状態となり、書込禁止電圧ＶＩＨＢが供給されたビット線ＢＬに接続されたドレイン選択トランジスタＳＴＤがＯＦＦ状態となる程度の大きさを有する。また、ソース選択線ＳＧＳにＯＦＦ電圧ＶＯＦＦを供給する。ＯＦＦ電圧ＶＯＦＦは、例えば、ドレイン選択トランジスタＳＴＤ及びソース選択トランジスタＳＴＳがＯＦＦ状態となる程度の大きさを有する。また、非選択ワード線ＷＬに書込パス電圧ＶＰＡＳＳを供給する。書込パス電圧ＶＰＡＳＳは、例えば、メモリセルＭＣに記録されたデータに拘わらずメモリセルＭＣがＯＮ状態となる程度の大きさを有する。書込パス電圧ＶＰＡＳＳは、例えば、読出パス電圧ＶＲＥＡＤより大きい。
【００７１】
そして、選択ワード線ＷＬ３にプログラム電圧ＶＰＧＭを供給する。プログラム電圧ＶＰＧＭは、書込パス電圧ＶＰＡＳＳより大きい。これにより、書込メモリセルＭＣの電荷蓄積膜１３２（図６）に電子が蓄積され、書込メモリセルＭＣのしきい値電圧が増大する。
【００７２】
ステップＳ１０３（図８）では、ベリファイ動作を実行する。ベリファイでは、例えば図１０に例示する様な態様で、メモリセルＭＣ等に電圧を供給する。
【００７３】
ベリファイ動作は、基本的には読出動作と同様である。ただし、読出動作ではセンスアンプモジュールＳＡＭに含まれる全てのデータラッチＳＤＬに“１”（“Ｈ”）を保持させるのに対して、ベリファイ動作では、対象となるメモリセルＭＣに対応するデータラッチＳＤＬにのみ“１”（“Ｈ”）を保持させ、対象とならないメモリセルＭＣに対応するデータラッチＳＤＬには“０”（“Ｌ”）を保持させる。具体的には、検証の対象となるプログラム動作における書込メモリセルＭＣに対応するデータラッチＳＤＬにのみ“１”（“Ｈ”）を保持させ、禁止メモリセルＭＣに対応するデータラッチＳＤＬには“０”（“Ｌ”）を保持させる。これにより、書込メモリセルＭＣに対応するビット線ＢＬには所定の読出ビット線電圧ＶＢＬＲが供給される一方で、禁止メモリセルＭＣに対応するビット線ＢＬには電圧供給線ＶＳＲＣ（図４）を介して接地電圧ＶＳＳ程度の電圧が供給される。例えば、データラッチＡＤＬなど他のデータラッチに格納されているデータを（必要であれば適宜演算を行って）データラッチＳＤＬに転送させることで、センスアンプモジュールＳＡＭに含まれるデータラッチＳＤＬに対して、検証の対象となるプログラム動作に応じて、“１”（“Ｈ”）または“０”（“Ｌ”）を保持させることができる。
【００７４】
そして、選択メモリセルＭＣをビット線ＢＬ及びソース線ＳＬと導通させる。
【００７５】
また、選択ワード線ＷＬ３にベリファイ電圧ＶＶＦＹを供給する。ベリファイ電圧ＶＶＦＹは、例えば、選択メモリセルＭＣに記録されたデータに応じてメモリセルＭＣがＯＮ状態となり、又は、ＯＦＦ状態となる程度の大きさを有する。ベリファイ電圧ＶＶＦＹは、読出電圧ＶＣＧＲより大きい。
【００７６】
また、ソース線ＳＬに接地電圧ＶＳＳを供給する。
【００７７】
これにより、検証の対象となるプログラム動作における書込メモリセルＭＣについて、対応するセンスアンプユニットＳＡＵにより、そこに接続されたビット線ＢＬの電流に基づいて、メモリセルＭＣがＯＮ状態であるかＯＦＦ状態であるかを判定することができる。例えば、ＯＦＦ状態だった書込メモリセルＭＣに接続されたデータラッチＳＤＬのノードＬＡＴは“Ｌ”状態となり、この書込メモリセルＭＣは書込動作における以後の工程においては禁止メモリセルＭＣとされる。その際、データラッチＳＤＬのデータに基づいて、データラッチＡＤＬなど他のデータラッチに保持されているデータを、適宜更新する。また、データラッチＳＤＬのデータは、ＸＤＬに転送される。
【００７８】
ステップＳ１０４（図８）では、カウント動作を実行する。カウント動作では、例えば、センスアンプモジュールＳＡＭ（図３）のデータラッチＸＤＬに保持されたデータに基づき、ＯＮ状態のメモリセルＭＣの数を数える。尚、カウント動作においては、メモリセルＭＣを間引きしても良い。即ち、センスアンプモジュールＳＡＭに含まれる全てのデータラッチＸＤＬに保持されたデータに基づいてＯＮ状態のメモリセルＭＣの数を数えるのではなく、一部のデータラッチＸＤＬに保持されたデータのみに基づいてＯＮ状態のメモリセルＭＣの数を数えても良い。
【００７９】
ステップＳ１０５では、例えば、カウント動作において数えられたＯＮ状態のメモリセルＭＣの数が所定数以下であったか否かを判定する。所定数以下でなかった場合にはステップＳ１０６に進み、所定数以下であった場合にはステップＳ１０８に進む。
【００８０】
ステップＳ１０６では、ループ回数ｎが所定の回数Ｎに達したか否かを判定する。達していなかった場合にはステップＳ１０７に進む。達していた場合にはステップＳ１０９に進む。
【００８１】
ステップＳ１０７では、ループ回数ｎに１を加算し、プログラム電圧ＶＰＧＭを増大させて、ステップＳ１０２に進む。
【００８２】
ステップＳ１０８では、書込動作が正常に終了した旨のステータスデータを出力して、書込動作を終了する。
【００８３】
ステップＳ１０９では、書込動作が正常に終了しなかった旨のステータスデータを出力して、書込動作を終了する。
【００８４】
［消去動作］
次に、図１１〜図１３を参照して、本実施形態に係る半導体記憶装置の消去動作について説明する。図１１及び図１２は、消去動作について説明するための模式的なフローチャートである。図１３は、消去動作について説明するための模式的な断面図である。
【００８５】
ステップＳ２０１（図１１）では、プリリード動作を実行する。プリリード動作は、基本的には読出動作と同様に実行される。プリリード動作の詳細については後述する。
【００８６】
ステップＳ２０２では、カウント動作を実行する。カウント動作では、例えば、センスアンプモジュールＳＡＭ（図３）のデータラッチＸＤＬに保持されたデータに基づき、ＯＮ状態のメモリセルＭＣの数を数える。尚、カウント動作においては、メモリセルＭＣを間引きしても良い。
【００８７】
ステップＳ２０３では、例えば、カウント動作において数えられたＯＮ状態のメモリセルＭＣの数が所定数以下であったか否かを判定する。所定数以下でなかった場合にはステップＳ２０４に進み、所定数以下であった場合にはステップＳ２２１に進む。
【００８８】
ステップＳ２０４では、プリプログラム動作を実行する。プリプログラム動作は、例えば、書込動作におけるプログラム動作（図８、図９）と同様に実行される。
【００８９】
尚、ステップＳ２０１からステップＳ２０４までの動作は、一つのワード線ＷＬ３に対応して１回のみ実行しても良いし、複数のワード線ＷＬを順次選択して複数回繰り返し実行しても良い。また、プリプログラム動作においては、一つのワード線ＷＬを選択ワード線として選択してプログラム電圧を供給しても良いし、全てのワード線ＷＬにプログラム電圧を供給しても良い。
【００９０】
ステップＳ２２１（図１２）では、ループ回数ｎを１に設定する。ループ回数ｎは、レジスタ等に記録される。
【００９１】
ステップＳ２２２では、消去電圧印加動作を実行する。消去電圧印加動作では、例えば図１３に例示する様な態様で、メモリセルＭＣ等に電圧を供給する。
【００９２】
例えば、消去電圧印加動作では、ソース線ＳＬに消去電圧ＶＥＲＡを供給する。消去電圧ＶＥＲＡは、書込パス電圧ＶＰＡＳＳよりも大きい。
【００９３】
また、例えば、消去電圧印加動作では、ドレイン選択線ＳＧＤにＯＦＦ電圧ＶＯＦＦを供給し、ソース選択線ＳＧＳにＯＮ電圧ＶＯＮ´´を供給する。ＯＮ電圧ＶＯＮ´´は、例えば、ソース選択トランジスタＳＴＳのチャネル領域に正孔のチャネルが形成され、ソース選択トランジスタＳＴＳがＯＮ状態となる程度の大きさを有する。
【００９４】
また、例えば、消去電圧印加動作では、全てのワード線ＷＬに接地電圧ＶＳＳを供給する。これにより、メモリセルＭＣの電荷蓄積膜１３２（図６）に正孔が蓄積され、メモリセルＭＣのしきい値電圧が減少する。
【００９５】
ステップＳ２２３（図１２）では、消去ベリファイ動作を実行する。消去動作における消去ベリファイ動作は、基本的には書込動作におけるベリファイ動作と同様に実行される。消去ベリファイ動作の詳細については後述する。
【００９６】
ステップＳ２２４では、カウント動作を実行する。カウント動作では、例えば、センスアンプモジュールＳＡＭ（図３）のデータラッチＸＤＬに保持されたデータに基づき、ＯＦＦ状態のメモリセルＭＣの数を数える。尚、カウント動作においては、メモリセルＭＣを間引きしても良い。
【００９７】
ステップＳ２２５では、例えば、カウント動作において数えられたＯＦＦ状態のメモリセルＭＣの数が所定数以下であったか否かを判定する。所定数以下でなかった場合にはステップＳ２２６に進み、所定数以下であった場合にはステップＳ２２８に進む。
【００９８】
ステップＳ２２６では、ループ回数ｎが所定の回数Ｎに達したか否かを判定する。達していなかった場合にはステップＳ２２７に進む。達していた場合にはステップＳ２２９に進む。
【００９９】
ステップＳ２２７では、ループ回数ｎに１を加算し、消去電圧ＶＥＲＡを増大させて、ステップＳ２２２に進む。
【０１００】
ステップＳ２２８では、消去動作が正常に終了した旨のステータスデータを出力して、消去動作を終了する。
【０１０１】
ステップＳ２２９では、消去動作が正常に終了しなかった旨のステータスデータを出力して、消去動作を終了する。
【０１０２】
［プリリード動作及び消去ベリファイ動作］
上述の通り、本実施形態に係る消去動作においては、消去電圧印加動作（図１２のステップＳ２２２）より前にプリリード動作（図１１のステップＳ２０１）を実行し、ＯＮ状態のメモリセルＭＣの数が所定数以下であった場合にはプリプログラム動作（図１１のステップＳ２０４）を実行する。これにより、消去状態のメモリセルＭＣに対して更に消去電圧印加動作が実行されることを抑制し、メモリセルＭＣのしきい値電圧が小さくなりすぎてしまうことを抑制可能である。
【０１０３】
特に、メモリブロックＭＢに含まれる一部のワード線ＷＬのみに対してプログラム動作が実行されている場合、残りのワード線ＷＬに接続されたメモリセルＭＣは消去状態となっている。この様なメモリブロックＭＢに対して消去動作を実行してしまうと、多くのメモリセルＭＣのしきい値電圧が小さくなりすぎてしまう場合がある。そこで、例えば、メモリブロックＭＢ中の書込動作の実行順が遅いワード線ＷＬに対してプリリード動作を実行し、プリプログラム動作においてメモリセルアレイＭＡ中の全てのワード線ＷＬにプログラム電圧を供給することにより、メモリセルＭＣのしきい値電圧が小さくなりすぎてしまうことを好適に抑制可能である。
【０１０４】
また、本実施形態に係る消去動作においては、消去電圧印加動作（図１２のステップＳ２２２）の実行後に消去ベリファイ動作（図１２のステップＳ２２３）を実行し、ＯＦＦ状態のメモリセルＭＣの数が所定数以下でなかった場合には再度消去電圧印加動作を実行する。これにより、メモリセルＭＣのしきい値電圧の調整を複数回に渡って徐々に行い、メモリセルＭＣのしきい値電圧の分布を好適に制御可能である。
【０１０５】
しかしながら、プリリード動作及び消去ベリファイ動作においては、複数のメモリセルＭＣに流れる電流の総量が大きくなってしまう場合がある。例えば、図１４には、消去動作におけるワード線ＷＬ３の電圧、ソース線ＳＬの電圧、及び、電源電圧供給線ＶＤＤ及び接地電圧供給線の少なくとも一方に流れる電源電流ＩＣＣを示している。図示の様に、メモリセルＭＣのしきい値電圧を制御するプリプログラム動作（Ｓ２０４）や消去電圧印加動作（Ｓ２２２）等においては、メモリセルＭＣに電流がほぼ流れず、電源電流ＩＣＣもほぼ流れない。一方、メモリセルＭＣのしきい値電圧を確認するためのプリリード動作（Ｓ２０１）及び消去ベリファイ動作においては、複数のメモリセルＭＣに比較的大きい電流が流れてしまい、図１４に示した様に、電源電流ＩＣＣも比較的大きい電流ＩＣＣ０となってしまう場合がある。これにより、ピーク電流の増大、及び、消費電力の増大につながってしまう場合がある。
【０１０６】
ここで、プリリード動作及び消去ベリファイ動作によって取得されたデータは、読出動作（図７）の様にユーザデータの演算に利用されるわけでもなく、書込動作におけるベリファイ動作（図８のステップＳ１０３）の様に書込メモリセルＭＣの禁止メモリセルＭＣへの変更に利用されるわけでもない。プリリード動作及び消去ベリファイ動作によって取得されたデータは、その後に行われるカウント動作（図１１のステップＳ２０２、及び、図１２のステップＳ２２４）に利用されるのみである。また、上述の通り、これらカウント動作では、メモリセルＭＣが間引きされる場合がある。従って、カウント動作において間引きされるメモリセルＭＣをプリリード動作及び消去ベリファイ動作において間引きしても、各種判定動作への影響は無いものと考えられる。
【０１０７】
また、プリリード動作及び消去ベリファイ動作においてメモリセルＭＣの間引きを行うことにより、メモリセルＭＣに流れる電流を抑制して、図１４に示した様に、電源電流ＩＣＣを比較的小さい電流ＩＣＣ１とすることが可能である。これにより、ピーク電流及び消費電力の大幅な削減を図ることが可能である。
【０１０８】
次に、図１５及び図１６を参照して、本実施形態に係るプリリード動作について説明する。図１５及び図１６は、プリリード動作について説明するための模式的な断面図である。
【０１０９】
本実施形態に係るプリリード動作では、例えば、センスアンプモジュールＳＡＭに含まれる複数のデータラッチＳＤＬ（図３）のうち、間引きされるメモリセルＭＣに対応するものに“０”を保持し、間引きされないメモリセルＭＣに対応するものに“１”を保持する。
【０１１０】
間引きされるメモリセルＭＣは、種々の態様によって選択可能である。例えば図１５に例示する様に、ニアビット（ロウデコーダＲＤ（図１）に近い半数のビット）に対応するメモリセルＭＣを間引きしても良いし、ファービット（ロウデコーダＲＤ（図１）から遠い半数のビット）に対応するメモリセルＭＣを間引きしても良い。また、例えば、図１６に例示する様に、奇数ビットに対応するメモリセルＭＣを間引きしても良いし、偶数ビットに対応するメモリセルＭＣを間引きしても良い。また、このように、全てのメモリセルＭＣのうちの半数のメモリセルＭＣを間引きするのでなく、３／４のメモリセルＭＣを間引きしても良いし、７／８のメモリセルＭＣを間引きしても良いし、その他の態様でメモリセルＭＣを間引きしても良い。ただし、間引きされるメモリセルＭＣは、カウント動作（図１１のステップＳ２０２）に使用されないメモリセルＭＣであることが望ましい。間引きされるメモリセルＭＣは、例えば、カウント動作に使用されない全てのメモリセルＭＣでも良い。
【０１１１】
また、プリリード動作では、図７を参照して説明した読出動作とほぼ同様の態様で、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ，ＳＧＳ）に電圧が供給される。ただし、間引きされるメモリセルＭＣに対応するビット線ＢＬには、電圧供給線ＶＳＲＣ（図４）を介して接地電圧ＶＳＳ程度の電圧が供給される。
【０１１２】
また、プリリード動作では、ビット線ＢＬを流れる電流に基づく判定を行う。
【０１１３】
尚、本実施形態においては、一回の消去動作において、間引きされたメモリセルＭＣにはプリリード動作が実行されない。即ち、消去動作が開始されてからプリプログラム動作（図１１のステップＳ２０４）又は消去電圧印加動作（図１２のステップＳ２２２）が実行されるまでの間に、間引きされないメモリセルＭＣに対するプリリード動作のみが実行され、間引きされるメモリセルＭＣに対するプリリード動作は実行されない。
【０１１４】
また、本実施形態に係るプリリード動作は、図７を参照して説明した読出動作とほぼ同様の態様で実行され、メモリセルＭＣが間引きされる。従って、同じ条件のメモリブロックに対して読出動作及びプリリード動作を実行した場合、上記電源電流ＩＣＣは、間引きされるメモリセルＭＣの数にほぼ正比例して減少する場合も想定される。例えば、プリリード動作においてメモリセルＭＣの半数を間引きした場合、プリリード動作における電源電流ＩＣＣは、読出動作における電源電流ＩＣＣの約半分になる場合が想定される。尚、読出動作及びプリリード動作における電源電流ＩＣＣの差は、例えば、消去状態のメモリブロックＭＢに対して読出動作及びプリリード動作を実行することにより、確認可能であると考えられる。
【０１１５】
次に、図１７及び図１８を参照して、本実施形態に係る消去ベリファイ動作について説明する。図１７及び図１８は、消去ベリファイ動作について説明するための模式的な断面図である。
【０１１６】
図示の通り、消去ベリファイ動作は、基本的にはプリリード動作と同様に実行される。ただし、消去ベリファイ動作においては、全てのワード線ＷＬ０〜ＷＬ２３に消去ベリファイ電圧ＶＥＲＶが供給される。消去ベリファイ電圧ＶＥＲＶは、例えば、接地電圧ＶＳＳと同程度の大きさを有していても良い。
【０１１７】
間引きされるメモリセルＭＣは、プリリード動作と同様に、種々の態様によって選択可能である。例えば図１７に例示する様に、ニアビットに対応するメモリセルＭＣを間引きしても良いし、ファービットに対応するメモリセルＭＣを間引きしても良い。また、例えば、図１８に例示する様に、奇数ビットに対応するメモリセルＭＣを間引きしても良いし、偶数ビットに対応するメモリセルＭＣを間引きしても良い。また、このように、全てのメモリセルＭＣのうちの半数のメモリセルＭＣを間引きするのでなく、３／４のメモリセルＭＣを間引きしても良いし、７／８のメモリセルＭＣを間引きしても良いし、その他の態様でメモリセルＭＣを間引きしても良い。ただし、間引きされるメモリセルＭＣは、カウント動作（図１２のステップＳ２２４）に使用されないメモリセルＭＣであることが望ましい。間引きされるメモリセルＭＣは、例えば、カウント動作に使用されない全てのメモリセルＭＣでも良い。
【０１１８】
本実施形態においては、消去電圧印加動作（図１２、図１３）が一度実行されてから再度消去電圧印加動作が実行されるまでの間に、間引きされたメモリセルＭＣには消去電圧印加動作が実行されない。
【０１１９】
尚、本実施形態では、消去動作が、図１１に示すプリリード動作及びプリプログラム動作と、図１２に示す消去電圧印加動作及び消去ベリファイ動作とを含む例を示したが、プリリード動作及びプリプログラム動作は省略されてもよい。すなわち、消去動作として、図１２に示す消去電圧印加動作及び消去ベリファイ動作のみが実行されてもよい。
【０１２０】
［第２実施形態］
次に、図１９及び図２０を参照して、第２実施形態に係る半導体記憶装置について説明する。図１９及び図２０は、本実施形態に係るセンスアンプモジュールＳＡＭの構成例を示す模式的なブロック図である。尚、図１９では、ニアビット及びファービットに対応するセンスアンプユニットＳＡＵを、それぞれ、“ＳＡＵｎ”及び“ＳＡＵｆ”として示している。また、図２０では、奇数ビット及び偶数ビットに対応するセンスアンプユニットＳＡＵを、それぞれ、“ＳＡＵｏ”及び“ＳＡＵｅ”として示している。
【０１２１】
第１実施形態では、データラッチＳＤＬのデータを操作することによってメモリセルＭＣを間引きする例を示した。しかしながら、メモリセルＭＣの間引きは、それ以外の方法によって行うことも可能である。
【０１２２】
例えば、図３を参照して説明した様に、第１実施形態に係る半導体記憶装置では、センスアンプユニットＳＡＵに含まれる信号線ＢＬＣが、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵの間で共通に接続されていた。
【０１２３】
一方、図１９及び図２０に示す様に、第２実施形態に係る半導体記憶装置では、間引きされるメモリセルＭＣに対応する信号線ＢＬＣと、間引きされないメモリセルＭＣに対応する信号線ＢＬＣとが、独立に制御可能に構成されている。
【０１２４】
例えば、図１９の例では、ニアビットに対応する信号線ＢＬＣ及びファービットに対応する信号線ＢＬＣが独立して制御可能に構成されている。例えば図示の例では、ニアビットに対応する信号線ＢＬＣが共通の信号線ＢＬＣｎに接続され、ファービットに対応する信号線ＢＬＣが共通の信号線ＢＬＣｆに接続され、信号線ＢＬＣｎ、ＢＬＣｆが電気的に独立に構成されている。
【０１２５】
また、例えば図２０の例では、偶数ビットに対応する信号線ＢＬＣ及び奇数ビットに対応する信号線ＢＬＣが独立して制御可能に構成されている。例えば図示の例では、偶数ビットに対応する信号線ＢＬＣが共通の信号線ＢＬＣｅに接続され、奇数ビットに対応する信号線ＢＬＣが共通の信号線ＢＬＣｏに接続され、信号線ＢＬＣｅ、ＢＬＣｏが電気的に独立に構成されている。
【０１２６】
この様な構成によれば、上述のプリリード動作及び消去ベリファイ動作に際して間引きされるメモリセルＭＣに対応する信号線ＢＬＣを“Ｌ”状態とし、間引きされないメモリセルＭＣに対応する信号線ＢＬＣを“Ｈ”状態とすることにより、データラッチＳＤＬのデータを操作することなくメモリセルＭＣを間引きすることが出来る。従って、第１実施形態と比較して、消去動作の高速化が期待される。
【０１２７】
尚、図１９及び図２０の例では、複数のセンスアンプユニットＳＡＵ間で信号線ＢＬＣを独立して制御可能に構成する例を示したが、他の信号線を独立して制御可能に構成しても良い。また、図１９及び図２０の例では、複数のセンスアンプユニットＳＡＵを２つのグループにグループ分けする例を示したが、複数のセンスアンプユニットＳＡＵを３以上のグループにグループ分けしても良い。
【０１２８】
［第３実施形態］
次に、図２１及び図２２を参照して、第３実施形態に係る半導体記憶装置について説明する。
【０１２９】
第２実施形態では、間引きされるメモリセルＭＣに対応する信号線と、間引きされないメモリセルＭＣに対応する信号線とが、独立に制御可能に構成されている例を示した。しかしながら、メモリセルＭＣの間引きは、それ以外の方法によって行うことも可能である。
【０１３０】
例えば、図２１及び図２２に示す様に、第３実施形態に係る半導体記憶装置では、図４を参照して説明した充電トランジスタ３７の一端が、電源電圧供給線ＶＤＤでなく、電圧供給線Ｖ１又はＶ２に接続されている。
【０１３１】
例えば、図２１の構成は、ニアビットに対応するセンスアンプユニットＳＡＵｎ及びファービットに対応するセンスアンプユニットＳＡＵｆに異なる電圧を供給可能に構成されている。例えば図示の例では、ニアビットに対応する充電トランジスタ３７の一端が共通の電圧供給線Ｖ１に接続され、ファービットに対応する充電トランジスタ３７の一端が共通の電圧供給線Ｖ２に接続され、電圧供給線Ｖ１、Ｖ２が電気的に独立に構成されている。
【０１３２】
また、例えば図２２の構成は、偶数ビットに対応するセンスアンプユニットＳＡＵｅ及び奇数ビットに対応するセンスアンプユニットＳＡＵｏに異なる電圧を供給可能に構成されている。例えば図示の例では、奇数ビットに対応する充電トランジスタ３７の一端が共通の電圧供給線Ｖ１に接続され、偶数ビットに対応する充電トランジスタ３７の一端が共通の電圧供給線Ｖ２に接続され、電圧供給線Ｖ１、Ｖ２が電気的に独立に構成されている。
【０１３３】
この様な構成によれば、上述のプリリード動作及び消去ベリファイ動作に際して電圧供給線Ｖ１，Ｖ２の一方に接地電圧ＶＳＳを供給し、他方に読出ビット線電圧ＶＢＬＲを供給することにより、データラッチＳＤＬのデータを操作することなくメモリセルＭＣを間引きすることが出来る。従って、第１実施形態と比較して、消去動作の高速化が期待される。
【０１３４】
尚、図２１及び図２２の例では、複数のセンスアンプユニットＳＡＵ間で充電トランジスタ３７の一端に接続される電圧供給線を独立して制御可能に構成する例を示したが、他の電圧供給線を独立して制御可能に構成しても良い。また、図２１及び図２２の例では、複数のセンスアンプユニットＳＡＵを２つのグループにグループ分けする例を示したが、複数のセンスアンプユニットＳＡＵを３以上のグループにグループ分けしても良い。
【０１３５】
［第４実施形態］
次に、図２３及び図２４を参照して、第４実施形態に係る半導体記憶装置について説明する。
【０１３６】
第１実施形態〜第３実施形態では、プリリード動作及び消去ベリファイ動作に際してメモリセルＭＣを間引きする例を示した。しかしながら、メモリセルＭＣの間引きは、それ以外の動作において行うことも可能である。
【０１３７】
例えば、読出動作に際しては、トラッキング読出動作を実行する場合がある。図２３は、トラッキング読出動作について説明するための模式的なヒストグラムである。図２４は、トラッキング読出動作について説明するための模式的なフローチャートである。
【０１３８】
図２３に示す様に、選択ワード線ＷＬ３に接続された複数のメモリセルＭＣのしきい値は、所定の範囲に渡って分布している。図中の分布Ｅｒは、例えば、データ“０”が記録されたメモリセルＭＣのしきい値分布に対応している。分布Ａは、例えば、データ“１”が記録されたメモリセルＭＣのしきい値分布に対応している。
【０１３９】
ここで、図示の様に、分布Ｅｒ及び分布Ａは、一部重複してしまう場合がある。即ち、データ“０”を記録するメモリセルＭＣの一部は、データ“１”を記録するメモリセルＭＣの一部よりも、大きいしきい値電圧を有する場合がある。この様なメモリセルＭＣに対して読出動作を実行すると、このメモリセルＭＣのビットは誤りビットになってしまう。誤りビットが所定数以下である場合、誤り検出訂正（ＥＣＣ）によって適切にデータを読み出すことが可能である。しかしながら、誤りビットが所定数よりも大きくなってしまうと、適切にデータを読み出すことが出来なくなってしまう場合がある。
【０１４０】
そこで、トラッキング読出動作においては、図示の様に、読出電圧ＶＣＧＲを複数のしきい値電圧ＶＴＨ１〜ＶＴＨ４に調整しつつ複数の第１読出動作を実行して誤りビットが最も少なくなるしきい値電圧ＶＴＨを検出し、このしきい値電圧ＶＴＨを読出電圧ＶＣＧＲとして用いて第２読出動作を実行する。
【０１４１】
ステップＳ３０１（図２４）では、読出電圧ＶＣＧＲの調整を行う。例えば、１週目のループでは読出電圧ＶＣＧＲをしきい値電圧ＶＴＨ１に設定し、２週目のループでは読出電圧ＶＣＧＲをしきい値電圧ＶＴＨ２に設定する。同様に、３週目又は４週目のループでは、読出電圧ＶＣＧＲをしきい値電圧ＶＴＨ３又はしきい値電圧ＶＴＨ４に設定する。
【０１４２】
ステップＳ３０２では、ステップＳ３０１において調整された読出電圧ＶＣＧＲを用いて第１読出動作を実行する。第１読出動作は、プリリード動作（図１５、図１６）と同様に実行される。
【０１４３】
ステップＳ３０３では、カウント動作を実行する。カウント動作では、例えば、センスアンプモジュールＳＡＭ（図３）のデータラッチＸＤＬに保持されたデータに基づき、ＯＮ状態のメモリセルＭＣの数を数える。尚、カウント動作においては、ＯＮ状態のメモリセルＭＣの数を間引きして数えても良い。
【０１４４】
ステップＳ３０４では、第１読出動作を終了するか否か判定する。終了しない場合にはステップＳ３０１に進み、終了する場合にはステップＳ３０５に進む。
【０１４５】
ステップＳ３０５では、誤りビットが最も少なくなるしきい値電圧ＶＴＨを検出する。例えば、ｋ（ｋは自然数）回目に実行された第１読出動作におけるＯＮ状態のメモリセルＭＣの数と、ｋ＋１回目に実行された第１読出動作におけるＯＮ状態のメモリセルＭＣの数と、の差分を算出する。次に、この算出された差分に基づき、誤りビットが最も少なくなるしきい値電圧ＶＴＨを検出する。
【０１４６】
ステップＳ３０６では、第２読出動作を実行する。第２読出動作は、基本的には読出動作（図７）と同様に実行される。また、第２読出動作に際しては、ステップＳ３０５において検出されたしきい値電圧ＶＴＨを読出電圧ＶＣＧＲとして用いる。
【０１４７】
尚、本実施形態においては、読出電圧ＶＣＧＲの調整（Ｓ３０１）が一度実行されてから再度読出電圧ＶＣＧＲの調整（Ｓ３０１）が実行されるまでの間に、間引きされたメモリセルＭＣには第１読出動作（Ｓ３０２）が実行されない。
【０１４８】
［第５実施形態］
次に、図２５及び図２６を参照して、第５実施形態に係る半導体記憶装置について説明する。
【０１４９】
第１実施形態〜第４実施形態では、プリリード動作、消去ベリファイ動作及びトラッキング読出動作に際してメモリセルＭＣを間引きする例を示した。しかしながら、メモリセルＭＣの間引きは、それ以外の動作において行うことも可能である。
【０１５０】
例えば、書込動作においては、図８〜図１０を参照して説明した動作の終了後に、消去状態のメモリセルＭＣのしきい値分布の上裾の広がりを確認するＥＰＤ読出動作を実行する場合がある。図２５は、ＥＰＤ読出動作について説明するための模式的なヒストグラムである。図２６は、ＥＰＤ読出動作について説明するための模式的なフローチャートである。
【０１５１】
図２５に示す様に、選択ワード線ＷＬ３に接続された複数のメモリセルＭＣに対してプログラム動作を実行すると、書込メモリセルＭＣだけでなく禁止メモリセルＭＣのしきい値電圧も変動してしまう場合がある。ＥＰＤ読出動作では、この様な禁止メモリセルＭＣのしきい値電圧の変動を検出する。
【０１５２】
ステップＳ４０１（図２４）では、読出電圧ＶＣＧＲの調整を行う。例えば、読出電圧ＶＣＧＲをＥＰＤ読出電圧ＶＥＰＤ１（図２５）に設定する。
【０１５３】
ステップＳ４０２では、第１ＥＰＤ読出動作を実行する。第１ＥＰＤ読出動作は、プリリード動作（図１５、図１６）と同様に実行される。
【０１５４】
ステップＳ４０３では、カウント動作を実行する。カウント動作では、例えば、センスアンプモジュールＳＡＭ（図３）のデータラッチＸＤＬに保持されたデータに基づき、ＯＮ状態のメモリセルＭＣの数を数える。尚、カウント動作においては、ＯＮ状態のメモリセルＭＣの数を間引きして数えても良い。
【０１５５】
ステップＳ４０４では、読出電圧ＶＣＧＲの調整を行う。例えば、読出電圧ＶＣＧＲをＥＰＤ読出電圧ＶＥＰＤ２（図２５）に設定する。ＥＰＤ読出電圧ＶＥＰＤ２は、ＥＰＤ読出電圧ＶＥＰＤ１よりも大きい。
【０１５６】
ステップＳ４０５では、第２ＥＰＤ読出動作を実行する。第２ＥＰＤ読出動作は、プリリード動作（図１５、図１６）と同様に実行される。
【０１５７】
ステップＳ４０６では、カウント動作を実行する。カウント動作では、例えば、センスアンプモジュールＳＡＭ（図３）のデータラッチＸＤＬに保持されたデータに基づき、ＯＮ状態のメモリセルＭＣの数を数える。尚、カウント動作においては、ＯＮ状態のメモリセルＭＣの数を間引きして数えても良い。
【０１５８】
その後、ステップＳ４０３及びステップＳ４０６において数えられたＯＮ状態のメモリセルＭＣの数を比較することにより、しきい値電圧がＥＰＤ読出電圧ＶＥＰＤ１及びＥＰＤ読出電圧ＶＥＰＤ２の間の範囲であるメモリセルＭＣの数、割合等を算出可能である。
【０１５９】
尚、本実施形態においては、一回のＥＰＤ読出動作において、第１ＥＰＤ読出動作（Ｓ４０２）において間引きされたメモリセルＭＣに対する第１ＥＰＤ読出動作は実行されない。同様に、一回のＥＰＤ読出動作において、第２ＥＰＤ読出動作（Ｓ４０５）において間引きされたメモリセルＭＣに対する第２ＥＰＤ読出動作は実行されない。
【０１６０】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１６１】
ＭＣ…メモリセル（メモリトランジスタ）、ＢＬ…ビット線、ＳＬ…ソース線、ＷＬ…ワード線、ＶＰＧＭ…プログラム電圧、ＶＶＦＹ…ベリファイ電圧、ＶＥＲＡ…消去電圧、ＶＥＲＶ…消去ベリファイ電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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