(57)【要約】【課題】製造時のビアの位置ずれに起因する信頼性低下を抑制可能で、かつ実装基板との間の熱応力に起因する信頼性低下を抑制可能なセラミックス基板を提供する。【解決手段】電極１２と、その電極１２に接続されたビア１４と、を備えるセラミックス基板１０。セラミックス基板１０は、電極１２が設けられた表面１０ｂに平行でその表面の中心１０ｃと電極１２の中心１２ｃとを結ぶ第１の方向における電極１２の中央部１２ａに、中心１０ｃに平行で第１の方向に直交する第２の方向に沿って複数のビア１４が設けられている。【選択図】図１Ｂ
2020150000.tif 000002
【特許請求の範囲】
【請求項１】
電極と、該電極に接続されたビアと、を備えるセラミックス基板であって、
前記電極が設けられた表面に平行で該表面の中心と前記電極の中心とを結ぶ第１の方向における前記電極の中央部に、前記表面に平行で前記第１の方向に直交する第２の方向に沿って複数の前記ビアが設けられていることを特徴とするセラミックス基板。
【請求項２】
前記セラミックス基板は、前記表面に複数の前記電極を有し、
各々の前記電極の前記第１の方向における前記中央部に、各々の前記電極の前記第２の方向に沿って複数の前記ビアが設けられていることを特徴とする請求項１に記載のセラミックス基板。
【請求項３】
前記セラミックス基板は、前記表面に平行で互いに直交する第３の方向および第４の方向においてそれぞれ所定の間隔で配置された複数の前記電極を有し、
少なくとも前記表面の外縁に沿う外縁部において、各々の前記電極の前記第１の方向における前記中央部に、各々の前記電極の前記第２の方向に沿って複数の前記ビアが設けられていることを特徴とする請求項１に記載のセラミックス基板。
【請求項４】
複数の前記電極は、前記第３の方向に平行な複数の直線と、前記第４の方向に平行な複数の直線との交点上に設けられていることを特徴とする請求項３に記載のセラミックス基板。
【請求項５】
複数のセラミックス層が積層された多層構造を有し、
前記ビアが設けられた表面側の前記セラミックス層よりも内側の前記セラミックス層に、複数の内層ビアが設けられ、
前記第２の方向において、複数の前記内層ビアは、前記表面側の前記ビアと異なる間隔で設けられ、少なくとも一部が前記表面側の前記ビアに接続されていることを特徴とする請求項１に記載のセラミックス基板。
【請求項６】
前記表面と反対側の表面に、半導体素子に接続される複数の一次側電極を有し、
複数の前記電極は、複数の前記一次側電極よりも広い範囲に設けられ、実装基板に接続される二次側電極であり、
各々の前記一次側電極と各々の前記二次側電極は、複数の前記ビアの少なくとも一部と、複数の前記内層ビアの少なくとも一部とを介して接続されていることを特徴とする請求項５に記載のセラミックス基板。
【請求項７】
前記電極の周縁部を含めて前記表面を覆うレジスト層を備え、
複数の前記ビアのうちの一部の前記ビアが、前記周縁部に接続されていることを特徴とする請求項１に記載のセラミックス基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、セラミックス基板に関する。
【背景技術】
【０００２】
従来から所要のビアおよび金属膜配線パターンを備えたセラミックスグリーンシートを積層、焼成することで形成する、表層および内層に配線パターンを備えた積層セラミックス基板に係る発明が知られている（下記特許文献１を参照）。この従来の積層セラミックス基板は、円形の凹部と、電極と、ハンダ材と、金属ボールとを備えている（同文献、請求項１等を参照）。上記円形の凹部は、上記セラミックス基板の底面に同心円状で、少なくとも２段以上の段差を有する。上記電極は、上記凹部の各段の底面に設けられている。上記ハンダ材は、上記凹部に充填され、上記電極に接合されている。上記金属ボールは、上記ハンダ材に接合されている。
【０００３】
この従来の積層セラミックス基板によれば、セラミックス基板の底面に同心円上で、少なくとも２段以上の段差を有する円形の凹部を形成し、凹部内を段構造とすることにより凹状角部の数が増える。これにより、実装基板とセラミックス基板との熱膨張係数差によって生じる角部に集中してしまう熱応力を、多方面へ分散し、１箇所にかかる熱応力を格段に軽減させることができる。これにより、セラミックス基板底面に設けた端子接続部の凹部におけるクラックの発生を効果的に抑制防止し、積層セラミックス基板の実装強度を向上させ、信頼性を高めることができる（同文献、第０００８段落等を参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２３９１００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記従来の積層セラミックス基板のような低温同時焼成セラミックス（Low Temperature Co-fired Ceramics：ＬＴＣＣ）基板は、前述のように、複数のセラミックスグリーンシートを積層させて焼結することで製造されている。このようなセラミックス基板は、焼結時のセラミックス層の寸法変化によって各層のビアの位置がある程度ずれたとしても、各層のビアを接続させて基板の表裏面の電極の接続信頼性を確保できるような冗長性が求められる。しかしながら、上記従来の積層セラミックス基板は、構造上、このような冗長性を持たせることが困難である。
【０００６】
また、上記従来の積層セラミックス基板は、前述のように、セラミックス基板の底面の凹部内を段構造とすることで凹状角部の数を増やし、角部に集中してしまう熱応力を、多方面へ分散させて軽減することができる。しかし、実装基板とセラミックス基板との熱膨張係数差によって生じる熱応力は、セラミックス基板の底面における位置や、セラミックス基板の温度変化によって異なる。そのため、凹状角部の数を増やすだけでは、セラミックス基板の底面における位置や、セラミックス基板および実装基板の温度変化によって、一部の端子接続部における接続が断たれ、セラミックス基板の信頼性が低下するおそれがある。
【０００７】
本開示は、製造時のビアの位置ずれに起因する信頼性低下を抑制可能で、かつ実装基板との間の熱応力に起因する信頼性低下を抑制可能なセラミックス基板を提供する。
【課題を解決するための手段】
【０００８】
本開示の一態様は、電極と、該電極に接続されたビアと、を備えるセラミックス基板であって、前記電極が設けられた表面に平行で該表面の中心と前記電極の中心とを結ぶ第１の方向における前記電極の中央部に、前記表面に平行で前記第１の方向に直交する第２の方向に沿って複数の前記ビアが設けられていることを特徴とするセラミックス基板である。
【発明の効果】
【０００９】
本開示の上記一態様によれば、製造時のビアの位置ずれに起因する信頼性低下を抑制可能で、かつ実装基板との間の熱応力に起因する信頼性低下を抑制可能なセラミックス基板を提供することができる。
【図面の簡単な説明】
【００１０】
【図１Ａ】本開示の実施形態１に係るセラミックス基板の正面図。
【図１Ｂ】図１Ａのセラミックス基板の下面図。
【図１Ｃ】図１Ｂのセラミックス基板のＣ−Ｃ線に沿う断面図。
【図２Ａ】図１Ａのセラミックス基板の使用例を示す正面図。
【図２Ｂ】図１Ａのセラミックス基板の使用例を示す正面図。
【図３】図１Ａのセラミックス基板の製造方法を説明する斜視図。
【図４】比較形態に係るセラミックス基板の拡大断面図。
【図５】図１Ａのセラミックス基板の拡大断面図。
【図６Ａ】図２Ａに示すセラミックス基板と実装基板の熱変形前の正面図。
【図６Ｂ】図２Ａに示すセラミックス基板と実装基板の熱変形後の正面図。
【図７】セラミックス基板の電極に作用する熱応力が大きい領域を示す下面図。
【図８】本開示の実施形態２に係るセラミックス基板の下面図。
【図９】本開示の実施形態３に係るセラミックス基板の下面図。
【図１０】本開示の実施形態４に係るセラミックス基板の下面図。
【図１１】本開示の実施形態５に係るセラミックス基板の下面図。
【図１２】本開示の実施形態６に係るセラミックス基板の下面図。
【図１３Ａ】本開示の実施形態７に係るセラミックス基板の断面図。
【図１３Ｂ】図１３Ａのセラミックス基板の下面図。
【図１３Ｃ】図１３Ｂのセラミックス基板のＣ−Ｃ線に沿う断面図。
【図１４Ａ】本開示の実施例に係るセラミックス基板のビアの配置を示す下面図。
【図１４Ｂ】図１４Ａに示す実施例に係るセラミックス基板の主応力分布図。
【図１５Ａ】比較例に係るセラミックス基板のビアの配置を示す下面図。
【図１５Ｂ】図１５Ａに示す比較例に係るセラミックス基板の主応力分布図。
【図１６】実施例と比較例のセラミックス基板の最大主応力を示すグラフ。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本開示に係るセラミックス基板の実施形態を説明する。
【００１２】
（実施形態１）
図１Ａは、本開示の実施形態１に係るセラミックス基板１０の正面図である。図１Ｂは、図１Ａのセラミックス基板１０の下面図である。図１Ｃは、図１Ｂのセラミックス基板１０のＣ‐Ｃ線に沿う断面図である。図２Ａおよび図２Ｂは、それぞれ、図１Ａのセラミックス基板１０の使用例を示す正面図である。
【００１３】
セラミックス基板１０の素材は、セラミックスである。そのため、セラミックス基板１０は、耐熱性や耐湿性に優れ、低損失である。セラミックス基板１０は、たとえば、低温同時焼成セラミックス（Low Temperature Co-fired Ceramics：ＬＴＣＣ）基板である。ＬＴＣＣは、セラミックスグリーンシート１５ｇ（図３参照）の焼結温度を、たとえば約１０００℃程度にすることができる。そのため、セラミックス基板１０の内層配線１３、ビア１４および内層ビア１４ｉに融点の低い銀や銅を使用することが可能になり、電気抵抗の低い回路を実現できる。
【００１４】
図２Ａおよび図２Ｂに示すように、本実施形態のセラミックス基板１０は、たとえば、端子のピッチが異なる半導体素子２０と実装基板３０との間に配置され、半導体素子２０の端子と実装基板３０の端子とを中継するインターポーザとして使用される。半導体素子２０は、たとえば、シリコンを主成分とする半導体チップである。実装基板３０は、たとえば、ガラスエポキシを主体として銅製の配線を有するプリント配線基板である。本実施形態のセラミックス基板１０は、主に、次のような構成を特徴としている。
【００１５】
セラミックス基板１０は、電極１２と、その電極１２に接続されたビア１４とを備えている。セラミックス基板１０は、電極１２が設けられた表面１０ｂに平行な第１の方向における電極１２の中央部１２ａに、第２の方向に沿って複数のビア１４が設けられている。なお、第１の方向は、セラミックス基板１０の電極１２が設けられた表面１０ｂの中心１０ｃと電極１２の中心１２ｃとを結ぶ方向であり、第２の方向は、セラミックス基板１０の電極１２が設けられた表面１０ｂに平行で第１の方向に直交する方向である。以下、本実施形態のセラミックス基板１０の構成を、より詳細に説明する。
【００１６】
セラミックス基板１０は、たとえば、図１Ｂに示すように、一方の表面１０ｂに複数の電極１２を有している。そして、各々の電極１２の第１の方向における中央部１２ａに、各々の電極１２の第２の方向に沿って複数のビア１４が設けられている。図１Ｂでは、セラミックス基板１０の対角線上に配置された複数の電極１２と、セラミックス基板１０の中央部に配置された複数の電極１２について、各々の電極１２の第１の方向を一点鎖線で示し、各々の電極１２の第２の方向を二点鎖線で示している。それ以外の電極１２については、第１の方向と第２の方向の図示は省略する。
【００１７】
ここで、各々の電極１２の第１の方向における中央部１２ａとは、たとえば、第１の方向における電極１２の中央を通り、その電極１２における第２の方向に平行な直線上の点を含み、その直線の両側に所定の幅を有する部分である。電極１２の中央部１２ａの第１の方向における幅は、たとえば、第１の方向における電極１２の全幅の１／２以下であり、好ましくはその全幅の１／３以下であり、より好ましくはその全幅の１／４以下である。
【００１８】
セラミックス基板１０は、たとえば、図１Ａ、図２Ａおよび図２Ｂに示すように、複数の電極１２が設けられた表面１０ｂと反対側の表面１０ａに、半導体素子２０に接続される複数の一次側電極１１を備えている。すなわち、図１Ｂに示すセラミックス基板１０の一方の表面１０ｂに設けられた複数の電極１２は、たとえば、複数の一次側電極１１よりも広い範囲に、複数の一次側電極１１よりも広いピッチで設けられ、図２Ａおよび図２Ｂに示す実装基板３０に接続される二次側電極である。
【００１９】
セラミックス基板１０は、たとえば、図１Ｃに示すように、複数のセラミックス層１５ｓ，１５ｉが積層された積層構造または多層構造を有している。たとえば、二次側電極である電極１２が設けられた表面１０ｂ側のセラミックス層１５ｓには、その電極１２に接続された複数のビア１４が設けられている。その表面１０ｂ側のセラミックス層１５ｓの内側のセラミックス層１５ｉには、複数の内層ビア１４ｉが設けられている。図１Ｃの断面の左右方向である第２の方向において、表面１０ｂ側のセラミックス層１５ｓの内側のセラミックス層１５ｉに設けられた複数の内層ビア１４ｉは、二次側電極である電極１２に接続された表面１０ｂ側のビア１４と異なる間隔で設けられている。これら複数の内層ビア１４ｉの少なくとも一部が表面１０ｂ側のビア１４に接続されている。
【００２０】
より詳細には、たとえば、表面１０ｂ側のセラミックス層１５ｓに設けられた複数のビア１４の間隔およびピッチと、その内側のセラミックス層１５ｉに設けられた複数の内層ビア１４ｉの間隔およびピッチとが異なっている。さらに、表面１０ｂ側のセラミックス層１５ｓの内側のセラミックス層１５ｉに設けられた複数の内層ビア１４ｉの間隔およびピッチと、そのセラミックス層１５ｉのさらに内側のセラミックス層１５ｉに設けられた複数の内層ビア１４ｉの間隔およびピッチとが異なっている。そして、これら各セラミックス層１５ｉの複数の内層ビア１４ｉの少なくとも一部が、表面１０ｂ側のセラミックス層１５ｓの複数のビア１４の少なくとも一部に接続されている。
【００２１】
これにより、各々の一次側電極１１と、二次側電極である各々の電極１２とは、複数のビア１４の少なくとも一部と、複数の内層ビア１４ｉの少なくとも一部とを介して接続されている。より詳細には、図１Ｂおよび図１Ｃに示す例において、セラミックス基板１０の一方の表面１０ｂに設けられた二次側電極である各々の電極１２には、第２の方向に沿って設けられた三つのビア１４が接続されている。しかし、第２の方向に沿って設けられるビア１４の数は、二つ以上であればよく、四つ以上であってもよい。
【００２２】
また、セラミックス基板１０の二次側電極である各々の電極１２は、たとえば、表面１０ｂ側のセラミックス層１５ｓに設けられたビア１４と、その内側のセラミックス層１５ｉに設けられた内層ビア１４ｉと、さらにその内側のセラミックス層１５ｉに設けられた内層ビア１４ｉとを介して、内層配線１３に接続されている。しかし、各々の電極１２と内層配線１３との間のセラミックス層１５ｓ，１５ｉの数は、特に限定されない。
【００２３】
また、各々の一次側電極１１と、二次側電極である各々の電極１２とは、複数のビア１４と、複数の内層ビア１４ｉに加えて、たとえば、内層配線１３と、図１Ｃでは図示を省略する他の複数の内層ビアおよびビアを介して接続されている。これら内層配線１３および図１Ｃで図示を省略する他の複数の内層ビアは、内側のセラミックス層１５ｉに設けられている。また、図１Ｃでは図示を省略する他の複数のビアは、一次側電極１１が設けられた表面１０ａ側のセラミックス層１５ｓに設けられ、一次側電極１１と他の内層ビアに接続されている。ビア１４、内層ビア１４ｉ、および内層配線１３の素材としては、たとえば、セラミックスグリーンシートとともに１０００℃以下の温度で焼成可能な、銀などを用いることができる。
【００２４】
このように、多層構造のセラミックス基板１０の内部に、ビア１４、内層ビア１４ｉ、および内層配線１３等によって、複数の一次側電極１１と、二次側電極である複数の電極１２とを接続する電気回路が構成されている。セラミックス基板１０は、一次側電極１１が設けられた表面１０ａと、二次側電極である電極１２が設けられた表面１０ｂとに、スケールの異なる配線層によって回路を形成することができる。そのため、セラミックス基板１０は、たとえば、高周波用のモジュールや半導体パッケージ用の基板として活用することができる。
【００２５】
セラミックス基板１０は、たとえば、図１Ｂに示すように、電極１２が設けられた表面１０ｂに平行で互いに直交する第３の方向および第４の方向において、それぞれ所定の間隔で配置された複数の電極１２を有している。換言すると、図１Ｂに示す例において、セラミックス基板１０の複数の電極１２は、第３の方向に平行で等間隔に配置された複数の直線と、第４の方向に平行で等間隔に配置された複数の直線とが成す格子の交点上に設けられている。なお、図１Ｂに示す例において、第３の方向と第４の方向は、矩形のセラミックス基板１０の互いに直交する縦横の側縁のうち、一方の側縁に沿う方向と他方の側縁に沿う方向である。
【００２６】
より具体的には、図１Ｂに示す例において、セラミックス基板１０は、おおむね正方形の外形を有している。セラミックス基板１０の表面１０ｂに設けられた二次側電極である複数の電極１２は、おおむね円形の外形を有している。電極１２は、セラミックス基板１０の縦方向の側縁に沿う第３の方向に１０個、セラミックス基板１０の横方向の側縁に沿う第４の方向に１０個、縦横に１０個×１０個の配列で、合計１００個が配置されている。
【００２７】
すなわち、セラミックス基板１０は、たとえば、図２Ａに示すように、錫を主成分とするはんだボール４０が格子状に並んだＢＧＡ（Ball Grid Array）構造によって、二次側電極である複数の電極１２が実装基板３０に接続される。なお、セラミックス基板１０と実装基板３０との接続は、ＢＧＡ構造による接続に限定されず、たとえば図２Ｂに示すように、薄いはんだ層４１を介した接続であってもよい。また、セラミックス基板１０と実装基板３０との接続は、はんだボール４０や薄いはんだ層４１を介した接続に限定されず、異方性導電フィルム(anisotropic conductive film)や焼結材を介した接続であってもよい。
【００２８】
また、セラミックス基板１０は、たとえば、図２Ａおよび図２Ｂに示すように、錫を主成分とするはんだボール５０によって、複数の一次側電極１１が半導体素子２０に接続される。半導体素子２０の電極の寸法およびピッチは、実装基板３０の電極の寸法やピッチとは異なっている。具体的には、たとえば、半導体素子２０の電極の寸法およびピッチは、実装基板３０の電極の寸法やピッチよりも小さい。しかし、半導体素子２０と実装基板３０との間に、インターポーザとしてセラミックス基板１０を配置することで、スケールの異なる半導体素子２０の電極と実装基板３０の電極とを接続して、電気電子回路を構成することができる。
【００２９】
次に、図３から図５を参照して、本実施形態のセラミックス基板１０の製造時の作用を説明する。図３は、図１Ａのセラミックス基板１０の製造方法を説明する斜視図である。
【００３０】
セラミックス基板１０は、たとえば、複数のセラミックスグリーンシート１５ｇを積層させて焼結させることによって製造することができる。各々のセラミックスグリーンシート１５ｇは、たとえば、積層させる前にビア１４および内層ビア１４ｉを形成するための貫通孔１５ｈが設けられ、その貫通孔１５ｈの内部に銀を含むペースト状の材料が配置される。ここで、一次側電極１１寄りに位置するセラミックスグリーンシート１５ｇの貫通孔１５ｈのピッチは、たとえば、二次電極である電極１２寄りに位置するセラミックスグリーンシート１５ｇの貫通孔１５ｈのピッチよりも小さくされる。
【００３１】
このように、貫通孔１５ｈにペースト状の材料が配置され、表面の一部に同材料によって配線パターンや電極パターンが形成された複数のセラミックスグリーンシート１５ｇを積層させて焼結することで、図１Ａから図１Ｃに示すセラミックス基板１０を製造することができる。なお、積層させるセラミックスグリーンシート１５ｇの数は特に限定されず、形成する回路に応じて、適宜、変更することができる。
【００３２】
図４は、本実施形態のセラミックス基板１０とは異なる、比較形態に係るセラミックス基板９０の拡大断面図である。図５は、図１Ａのセラミックス基板１０の拡大断面図である。セラミックスグリーンシート１５ｇを焼結してセラミックス層１５ｓ，１５ｉを形成すると、焼結後のセラミックス層１５ｓ，１５ｉの寸法は、焼結前のセラミックスグリーンシート１５ｇの寸法に対して、わずかに変化する。
【００３３】
このような寸法変化により、図４に示すように、電極９２に接続された一つのビア９４と、そのビア９４よりも内側のセラミックス層９５ｉに設けられた一つの内層ビア９４ｉとの位置にずれが生じる場合がある。この場合、比較形態に係るセラミックス基板９０では、セラミック層９５ｓの一つのビア９４とセラミック層９５ｉの一つの内層ビア９４ｉとの間の電気的な接続が断たれ、セラミックス基板９０の信頼性が低下するおそれがある。
【００３４】
これに対し、本実施形態のセラミックス基板１０は、前述のように、電極１２と、その電極１２に接続されたビア１４と、を備え、次の構成を主な特徴としている。セラミックス基板１０は、電極１２が設けられた表面１０ｂに平行でその表面１０ｂの中心１０ｃと電極１２の中心１２ｃとを結ぶ第１の方向における電極１２の中央部１２ａに、その表面１０ｂに平行で第１の方向に直交する第２の方向に沿って複数のビア１４が設けられている。
【００３５】
この構成により、図４に示すセラミック層９５ｓの一つのビア９４とセラミック層９５ｉの一つの内層ビア９４ｉとの接続と比較して、図５に示す複数のビア１４の少なくとも一部とその複数のビア１４に隣接する複数の内層ビア１４ｉの少なくとも一部とを、より確実に接続させることができる。より具体的には、電極１２に接続された複数のビア１４と、その複数のビア１４よりも内側のセラミックス層１５ｉに設けられた複数の内層ビア１４ｉとの間に位置にずれが生じた場合でも、複数のビア１４の少なくとも一部と、複数の内層ビア１４ｉの少なくとも一部とを、より高い確率で接続させることができる。
【００３６】
これにより、電極１２に接続されたビア１４と、そのビア１４に接続される内層ビア１４ｉとの接続信頼性を向上させることができる。したがって、本実施形態のセラミックス基板１０は、焼結時のセラミックス層１５ｓ，１５ｉの寸法変化によって各セラミックス層１５ｓ，１５ｉのビア１４または内層ビア１４ｉの位置がある程度ずれたとしても、これらのビア１４および内層ビア１４ｉをより確実に接続させることができる。すなわち、本実施形態によれば、前述のようにビア１４または内層ビア１４ｉの位置がある程度ずれたとしても接続信頼性を確保できるような冗長性を有し、製造時のビア１４の位置ずれに起因する信頼性低下を抑制可能なセラミックス基板１０を提供することができる。
【００３７】
同様に、ビア１４に接続された内層ビア１４ｉを、その内側のセラミックス層１５ｉに設けられた複数の内層ビア１４ｉの少なくとも一部に、より高い確率で接続することができる。さらに、そのセラミックス層１５ｉに設けられた複数の内層ビア１４ｉを、その内層ビア１４ｉに隣接する内層配線１３により高い確率で接続することができる。したがって、本実施形態のセラミックス基板１０によれば、一次側電極１１と二次側電極である電極１２との間の接続信頼性をより向上させることができる。
【００３８】
また、本実施形態のセラミックス基板１０は、前述のように、複数のセラミックス層１５ｓ，１５ｉが積層された多層構造を有している。また、ビア１４が設けられた表面１０ｂ側のセラミックス層１５ｓの内側のセラミックス層１５ｉに、複数の内層ビア１４ｉが設けられている。そして、第２の方向において、複数の内層ビア１４ｉは、表面１０ｂ側の複数のビア１４と異なる間隔で設けられ、少なくとも一部が表面１０ｂ側のビア１４に接続されている。
【００３９】
この構成により、表面１０ｂ側のセラミックス層１５ｓに設けられた複数のビア１４の少なくとも一部と、その内側のセラミックス層１５ｉに設けられた複数の内層ビア１４ｉの少なくとも一部を、より確実に接続することができる。具体的には、表面１０ｂ側のセラミックス層１５ｓの内側のセラミックス層１５ｉに設けられたいずれかの内層ビア１４ｉの位置と、表面１０ｂ側のセラミックス層１５ｓに設けられたビア１４の位置との間に位置ずれが生じて、これらの間の接続が断たれたとする。この場合でもそれ以外のビア１４と内層ビア１４ｉとを接続させることが可能になる。
【００４０】
すなわち、複数のビア１４のピッチと、複数の内層ビア１４ｉのピッチが等しい場合、一つのビア１４と一つの内層ビア１４ｉの接続が位置ずれによって断たれると、他のビア１４と内層ビア１４ｉの接続も、位置ずれによって同様に断たれる。しかし、複数のビア１４のピッチと、複数の内層ビア１４ｉのピッチが異なることで、いずれかのビア１４といずれかの内層ビア１４ｉとの接続が位置ずれによって断たれても、他のビア１４と内層ビア１４ｉとの位置を合わせて接続することが可能になる。したがって、本実施形態のセラミックス基板１０によれば、一次側電極１１と二次側電極である電極１２との間の接続信頼性をより向上させることができる。
【００４１】
なお、複数のビア１４の位置および間隔と、複数の内層ビア１４ｉの位置および間隔は、たとえば、各々のセラミックスグリーンシート１５ｇの変形量および変形方向が予測できる場合には、その変形量および変形方向に応じて設定することができる。これにより、複数のビア１４の位置および間隔と、複数の内層ビア１４ｉの位置および間隔を、任意に異ならせる場合と比較して、ビア１４と内層ビア１４ｉとの間のより大きな位置ずれに対応することができる。
【００４２】
また、本実施形態のセラミックス基板１０は、電極１２が設けられた表面１０ｂと反対側の表面１０ａに、半導体素子２０に接続される複数の一次側電極１１を有している。また、複数の電極１２は、複数の一次側電極１１よりも広い範囲に設けられ、実装基板３０に接続される二次側電極である。そして、各々の一次側電極１１と二次側電極である各々の電極１２は、複数のビア１４の少なくとも一部と、複数の内層ビア１４ｉの少なくとも一部とを介して接続されている。
【００４３】
この構成により、端子のピッチが異なる半導体素子２０と実装基板３０との間にセラミックス基板１０を配置して、一次側電極１１に接続された半導体素子２０の電極と、二次側電極である電極１２に接続された実装基板３０の電極とを中継することができる。これにより、セラミックス基板１０をインターポーザとして用い、スケールの異なる半導体素子２０の電極と実装基板３０の電極とを接続して、電気電子回路を構成することができる。
【００４４】
次に、図６Ａおよび図６Ｂならびに図７を参照して、実装基板３０に実装された本実施形態のセラミックス基板１０の作用を説明する。
【００４５】
図６Ａは、図２Ａに示すセラミックス基板１０と実装基板３０の熱変形前の正面図である。図６Ｂは、図２Ａに示すセラミックス基板１０と実装基板３０の熱変形後の正面図である。なお、図６Ａおよび図６Ｂにおいて、図２Ａに示すセラミックス基板１０の一次側電極１１、はんだボール５０、および半導体素子２０の図示は省略している。
【００４６】
セラミックス基板１０を構成するセラミックスの線膨張係数は、たとえば、実装基板３０を構成するガラスエポキシの線膨張係数よりも小さい。したがって、図６Ａに示す熱変形前の状態から、セラミックス基板１０および実装基板３０の温度が低下すると、セラミックス基板１０の収縮量よりも、実装基板３０の収縮量が大きくなる。そのため、セラミックス基板１０が取り付けられた実装基板３０の表面において、実装基板３０の収縮がセラミックス基板１０によって妨げられる。
【００４７】
すると、図６Ｂに示すように、実装基板３０がセラミックス基板１０に向けて凸状に湾曲するような反りが、実装基板３０に生じる。このとき、セラミックス基板１０の電極１２には、実装基板３０からはんだボール４０を介して引張力が作用する。この引張力によって、セラミックス基板１０の表面１０ｂから電極１２を引き剥がすような熱応力が、電極１２に対して作用する。
【００４８】
また、図６Ａに示す熱変形前の状態から、セラミックス基板１０および実装基板３０の温度が上昇すると、セラミックス基板１０の膨張量よりも、実装基板３０の膨張量が大きくなる。そのため、セラミックス基板１０が取り付けられた実装基板３０の表面において、実装基板３０の膨張がセラミックス基板１０によって妨げられる。
【００４９】
すると、図６Ｂに示す湾曲方向とは逆に、実装基板３０がセラミックス基板１０の反対側に向けて凸状に湾曲するような反りが、実装基板３０に生じる。このとき、セラミックス基板１０の電極１２には、実装基板３０からはんだボール４０を介して押付力が作用する。この押付力によって、セラミックス基板１０の表面１０ｂから電極１２を引き剥がすような熱応力が、電極１２に対して作用する。
【００５０】
図７は、セラミックス基板１０および実装基板３０の温度低下時と温度上昇時に、セラミックス基板１０の電極１２に作用する熱応力が大きくなる領域を示すセラミックス基板１０の下面図である。図７において、各々の電極１２において、ハッチングが施されていない第１の方向における中央部１２ａは、セラミックス基板１０および実装基板３０の温度低下時と温度上昇時に作用する熱応力が、他の部分よりも相対的に小さい。
【００５１】
しかし、各々の電極１２において、中央部１２ａよりもセラミックス基板１０の外縁側のハッチングが施された領域では、セラミックス基板１０および実装基板３０の温度低下時に、他の部分よりも相対的に熱応力が大きくなる。また、各々の電極１２において、中央部１２ａよりもセラミックス基板１０の中心１０ｃ側のハッチングが施された領域では、セラミックス基板１０および実装基板３０の温度上昇時に、他の部分よりも相対的に熱応力が大きくなる。
【００５２】
ここで、本実施形態のセラミックス基板１０は、前述のように、電極１２と、その電極１２に接続されたビア１４と、を備えている。図１Ｂに示すように、セラミックス基板１０は、電極１２が設けられた表面１０ｂに平行でその表面１０ｂの中心１０ｃと電極１２の中心１２ｃとを結ぶ第１の方向における電極１２の中央部１２ａに、その表面１０ｂに平行で第１の方向に直交する第２の方向に沿って複数のビア１４が設けられている。
【００５３】
この構成により、図１Ｂおよび図１Ｃに示す複数のビア１４を、電極１２に作用する熱応力が、他の部分よりも相対的に小さい電極１２の中央部１２ａに配置することができる。これにより、電極１２の中央部１２ａ以外の部分にビア１４を接続する場合と比較して、セラミックス基板１０および実装基板３０の温度低下時と温度上昇時に、電極１２とビア１４との間に作用する応力を低減することができる。そのため、電極１２に作用する熱応力によって電極１２とビア１４との間の接続が断たれることが防止され、電極１２とビア１４との間の接続信頼性が向上する。したがって、本実施形態によれば、実装基板３０との間の熱応力に起因する信頼性低下を抑制可能なセラミックス基板１０を提供することができる。
【００５４】
また、本実施形態のセラミックス基板１０は、前述のように、表面１０ｂに複数の電極１２を有している。そして、各々の電極１２の第１の方向における中央部１２ａに、各々の電極１２の第２の方向に沿って複数のビア１４が設けられている。
【００５５】
この構成により、図７に示すように、セラミックス基板１０の表面１０ｂに設けられたすべての電極１２において、熱応力が他の部分よりも小さい第１の方向の中央部１２ａに複数のビア１４を配置することができる。したがって、本実施形態のセラミックス基板１０によれば、セラミックス基板１０のすべての電極１２において、電極１２とビア１４との接続信頼性を向上させ、実装基板３０との間の熱応力に起因する信頼性をより向上させることができる。
【００５６】
また、本実施形態のセラミックス基板１０は、前述のように、表面１０ｂに平行で互いに直交する第３の方向および第４の方向においてそれぞれ所定の間隔で配置された複数の電極１２を有している。すなわち、本実施形態のセラミックス基板１０において、複数の電極１２は、第３の方向に平行な複数の直線と、第４の方向に平行な複数の直線との交点上に設けられている。
【００５７】
この構成により、セラミックス基板１０は、図２Ａに示すように、錫を主成分とするはんだボール４０が格子状に並んだＢＧＡ構造によって、二次側電極である複数の電極１２が実装基板３０に接続することができる。ＢＧＡ構造を採用することで、セラミックス基板１０の外周に突出する電極を設ける必要がなく、実装基板３０に対するセラミックス基板１０の実装面積を小さくすることができる。
【００５８】
以上説明したように、本実施形態によれば、製造時のビア１４と内層ビア１４ｉとの位置ずれに起因する信頼性低下を抑制可能で、かつ実装基板３０との間の熱応力に起因する信頼性低下を抑制可能なセラミックス基板１０を提供することができる。
【００５９】
（実施形態２）
次に、図１Ａおよび図１Ｃを援用し、図８を参照して本開示の実施形態２に係るセラミックス基板１０を説明する。図８は、図１Ｂに相当する本実施形態のセラミックス基板１０の下面図である。
【００６０】
本実施形態のセラミックス基板１０は、前述の実施形態１に係るセラミックス基板１０と同様に、表面１０ｂに平行で互いに直交する第３の方向および第４の方向において、それぞれ所定の間隔で配置された複数の電極１２を有している。本実施形態のセラミックス基板１０は、少なくとも表面１０ｂの外縁に沿う外縁部において、各々の電極１２の第１の方向における中央部１２ａに、各々の電極１２の第２の方向に沿って複数のビア１４が設けられている。
【００６１】
すなわち、本実施形態のセラミックス基板１０において、複数の電極１２は、たとえば、セラミックス基板１０の縦方向の外縁に沿う第３の方向に平行な複数の直線と、セラミックス基板１０の横方向の外縁に沿う第４の方向に平行な複数の直線との交点上に設けられている。そして、セラミックス基板１０の外縁に沿って並んだ電極１２だけが、各々の電極１２の第１の方向における中央部１２ａに、各々の電極１２の第２の方向に沿って複数のビア１４が設けられている。これらの電極１２よりもセラミックス基板１０の中心１０ｃ側に配置された電極１２は、たとえば、セラミックス基板１０の横方向の外縁に沿って配置されている。本実施形態のセラミックス基板１０のその他の構成は、前述の実施形態１のセラミックス基板１０と同様である。
【００６２】
本実施形態のセラミックス基板１０によれば、電極１２に作用する熱応力が最も大きくなるセラミックス基板１０の外縁部において、前述の実施形態１のセラミックス基板１０と同様の効果を奏することができる。また、セラミックス基板１０の外縁部と比較して、電極１２に作用する熱応力が小さい外縁部の内側の領域では、各々の電極１２に接続する複数のビア１４の配置を一様にすることができる。
【００６３】
これにより、たとえば、セラミックスグリーンシート１５ｇに貫通孔１５ｈを形成し、銀を含むペースト状の材料を貫通孔１５ｈに配置してビア１４および内層ビア１４ｉを形成する工程において、マスクのパターンを簡潔にすることができる。したがって、マスクをより容易に作製することができる。なお、セラミックス基板１０の外縁部の内側の部分において、各々の電極１２に接続する複数のビア１４の配置は、すべての電極１２において一様でなくてもよい。たとえば配線の引き回しなどを考慮して、各々の電極１２の複数のビア１４を任意の方向に配置してもよい。
【００６４】
（実施形態３）
次に、図１Ａおよび図１Ｃを援用し、図９を参照して本開示の実施形態３に係るセラミックス基板１０を説明する。図９は、図１Ｂに相当する本実施形態のセラミックス基板１０の下面図である。
【００６５】
本実施形態のセラミックス基板１０は、表面１０ｂの中心１０ｃの近傍に電極１２を有しない点で、図１Ｂに示す実施形態１のセラミックス基板１０と異なっている。本実施形態のセラミックス基板１０のその他の構成は、前述の実施形態１のセラミックス基板１０と同様である。本実施形態のセラミックス基板１０によっても、前述の実施形態１のセラミックス基板１０と同様の効果を奏することができる。
【００６６】
（実施形態４）
次に、図１Ａおよび図１Ｃを援用し、図１０を参照して本開示の実施形態４に係るセラミックス基板１０を説明する。図１０は、図１Ｂに相当する本実施形態のセラミックス基板１０の下面図である。
【００６７】
本実施形態のセラミックス基板１０は、表面１０ｂの中心１０ｃの近傍に電極１２を有しない点で、図８に示す実施形態２のセラミックス基板１０と異なっている。本実施形態のセラミックス基板１０のその他の構成は、前述の実施形態２のセラミックス基板１０と同様である。本実施形態のセラミックス基板１０によっても、前述の実施形態２のセラミックス基板１０と同様の効果を奏することができる。
【００６８】
（実施形態５）
次に、図１Ａおよび図１Ｃを援用し、図１１を参照して本開示の実施形態５に係るセラミックス基板１０を説明する。図１１は、図１Ｂに相当する本実施形態のセラミックス基板１０の下面図である。
【００６９】
本実施形態のセラミックス基板１０は、各々の電極１２が二つのビア１４に接続されている点で、図１Ｂに示す実施形態１のセラミックス基板１０と異なっている。本実施形態のセラミックス基板１０のその他の構成は、前述の実施形態１のセラミックス基板１０と同様である。なお、すべての電極１２が同じ数のビア１４に接続されている必要はなく、各々の電極１２に接続されるビア１４の数を、適宜、異ならせてもよい。本実施形態のセラミックス基板１０によっても、前述の実施形態１のセラミックス基板１０と同様の効果を奏することができる。
【００７０】
（実施形態６）
次に、図１Ａおよび図１Ｃを援用し、図１２を参照して本開示の実施形態６に係るセラミックス基板１０を説明する。図１２は、図１Ｂに相当する本実施形態のセラミックス基板１０の下面図である。
【００７１】
本実施形態のセラミックス基板１０は、平面形状が長方形である点で、図１Ｂに示す実施形態１のセラミックス基板１０と異なっている。本実施形態のセラミックス基板１０のその他の構成は、前述の実施形態１のセラミックス基板１０と同様である。本実施形態のセラミックス基板１０によっても、前述の実施形態１のセラミックス基板１０と同様の効果を奏することができる。
【００７２】
（実施形態７）
次に、図１３Ａから図１３Ｃを参照して本開示の実施形態７に係るセラミックス基板１０を説明する。図１３Ａは、本実施形態のセラミックス基板１０の断面図である。図１３Ｂは、図１３Ａに示すセラミックス基板１０の下面図である。図１３Ｃは、図１３Ｂに示すセラミックス基板１０のＣ−Ｃ線に沿う拡大断面図である。
【００７３】
本実施形態のセラミックス基板１０は、電極１２の周縁部１２ｂを含めて表面１０ｂを覆うレジスト層１６を備え、複数のビア１４のうちの一部のビア１４が、電極１２の周縁部１２ｂに接続されている点で、前述の実施形態１のセラミックス基板１０と異なっている。レジスト層１６としては、たとえば、はんだに対する濡れ性の低いソルダレジスト材を用いることができる。
【００７４】
このような構成により、本実施形態のセラミックス基板１０は、各々の電極１２の周縁部１２ｂがレジスト層１６によって覆われて、周縁部１２ｂが表面１０ｂに露出していない。これにより、図２Ａに示すはんだボール４０が電極１２の周縁部１２ｂに接続されるのを防止できる。これにより、セラミックス基板１０を実装基板３０に実装した後に、セラミックス基板１０および実装基板３０の温度変化によって電極１２の周縁部１２ｂに作用する熱応力が低減される。さらに、レジスト層１６によって電極１２の周縁部１２ｂを覆うことで、電極１２の周縁部１２ｂが表面１０ｂから剥離するのを、より効果的に防止することができる。
【００７５】
さらに、各々の電極１２に接続された複数のビア１４のうちの一部のビア１４が、レジスト層１６によって覆われた電極１２の周縁部１２ｂに接続されている。この構成により、電極１２の周縁部１２ｂとその周縁部１２ｂに接続されたビア１４との間に作用する熱応力を、レジスト層１６によって、より効果的に低減することができる。したがって、本実施形態のセラミックス基板１０によれば、実施形態１のセラミックス基板１０と同様の効果を奏することができるだけでなく、レジスト層１６によってより信頼性を向上させることができる。
【００７６】
なお、本実施形態のセラミックス基板１０の変形例として、レジスト層１６に代えて、セラミックス基板１０の素材と同一の組成の素材によって電極１２の周縁部１２ｂを覆うようにしてもよい。この場合、電極１２が形成されたセラミックス基板１０の表面に、レジスト層１６の代わりに、たとえば、セラミックス層を形成するための材料を印刷して、電極１２の周縁部１２ｄを含めてセラミックス基板１０の表面を覆う。その後、セラミックス層を形成するため材料を焼結することで、形成されたセラミックス層とセラミックス基板１０が強固に接続される。これにより、セラミックス基板１０の信頼性を向上させることができる。
【００７７】
以上、図面を用いて本開示に係るセラミックス基板の実施形態を詳述してきたが、具体的な構成はこの実施形態に限定されるものではなく、本開示の要旨を逸脱しない範囲における設計変更等があっても、それらは本開示に含まれるものである。
【００７８】
［実施例］
以下、本開示に係るセラミックス基板の実施例を説明する。
【００７９】
図１４Ａは、本実施例のセラミックス基板１０の解析モデルを示す下面図である。まず、コンピュータソフトウェアを用い、前述の実施形態１のセラミックス基板１０と同様に、各々の電極１２に対して複数のビア１４を配置した解析モデルを作成した。
【００８０】
解析モデルにおいて、電極１２は、縦横に１．２［ｍｍ］のピッチ（中心間の間隔）で１５個ずつ、すなわち縦横に１５個×１５個の合計２２５個を配置した。また、各々の電極１２に対し、三つのビア１４を接続した。セラミックス基板１０の寸法は、縦×横×厚さを２０［ｍｍ］×２０［ｍｍ］×１［ｍｍ］とした。電極１２は、直径が０．８［ｍｍ］の円形とした。ビア１４は、直径が０．０８［ｍｍ］の円柱状にした。各々の電極１２におけるビア１４のピッチは、０．５［ｍｍ］とした。
【００８１】
次に、上記のように作成した実施例のセラミックス基板１０の解析モデルを、厚さを１．６［ｍｍ］の実装基板の解析モデルに対し、はんだボールを介して実装した解析モデルを作成した。そして、セラミックス基板１０と実装基板の温度を降下させたときに各々の電極に作用する熱応力を、有限要素法によって計算した。熱応力の計算結果である主応力分布を、図１４Ｂに示す。
【００８２】
図１４Ｂに示すように、セラミックス基板１０の複数の電極１２に作用する熱応力は、セラミックス基板１０の外縁に近い電極ほど大きくなっている。また、各々の電極１２に作用する熱応力も、セラミックス基板１０の外縁に近い部分ほど大きくなっている。また、図示を省略するが、同じ解析モデルを用い、セラミックス基板１０と実装基板の温度を上昇させた場合も、複数の電極１２に作用する熱応力は、セラミックス基板１０の外縁に近い電極１２ほど大きくなる。一方、各々の電極１２に作用する熱応力は、セラミックス基板１０の電極１２が設けられた表面の中心に近い部分ほど大きくなる。
【００８３】
本実施例のセラミックス基板１０の解析モデルでは、電極１２が設けられた表面に平行でその表面の中心と電極１２の中心とを結ぶ第１の方向における電極１２の中央部に、その表面に平行で第１の方向に直交する第２の方向に沿って複数のビア１４が設けられている。その結果、各々の電極１２において、ビア１４が設けられた中央部に作用する最大熱応力は、その他の部分に作用する最大熱応力よりも小さく、７５．１［ＭＰａ］であった。
【００８４】
［比較例］
次に、本開示に係るセラミックス基板とは異なる構成を備えた比較例を説明する。
【００８５】
図１５Ａは、本比較例のセラミックス基板の解析モデルを示す下面図である。まず、コンピュータソフトウェアを用い、実施例のセラミックス基板１０において、各々の電極に接続された複数のビアの配置を変更して比較例のセラミックス基板９０’の解析モデルを作成した。より具体的には、すべての電極１２において、複数のビア１４を矩形のセラミックス基板９０’の縦方向の側縁に沿って配置した。
【００８６】
次に、上記のように作成した比較例のセラミックス基板９０’の解析モデルを、厚さを１．６［ｍｍ］の実装基板の解析モデルに対し、はんだボールを介して実装した解析モデルを作成した。そして、セラミックス基板９０’と実装基板の温度を降下させたときに各々の電極１２に作用する熱応力を、有限要素法によって計算した。熱応力の計算結果である主応力分布を、図１５Ｂに示す。
【００８７】
本比較例のセラミックス基板９０’の解析モデルでは、すべての電極１２において、複数のビア１４を矩形のセラミックス基板９０’の縦方向の端縁に沿って配置した。その結果、各々の電極１２において、ビア１４に作用する最大熱応力は、実施例のセラミックス基板１０の解析モデルよりも増加し、９７．９［ＭＰａ］となった。
【００８８】
図１６に、実施例のセラミックス基板１０の解析結果と、比較例のセラミックス基板９０’の解析結果を比較したグラフを示す。図１６に示すように実施例のセラミックス基板１０のビア１４に作用する最大主応力は、比較例のセラミックス基板９０’のビア１４に作用する最大主応力の約３／４程度に減少した。以上の結果から、実施例のセラミックス基板１０によれば、比較例のセラミックス基板９０’よりも、ビア１４に作用する熱応力を低減することができ、熱応力に起因する信頼性低下を抑制することができる。
【符号の説明】
【００８９】
１０    セラミックス基板
１０ａ  表面
１０ｂ  表面
１０ｃ  中心
１１    一次側電極
１２    電極（二次側電極）
１２ａ  中央部
１２ｂ  周縁部
１２ｃ  中心
１３  内部配線
１４    ビア
１４ｉ  内層ビア
１５ｇ  セラミックグリーンシート
１５ｈ  貫通孔
１５ｉ  セラミックス層
１５ｓ  セラミックス層
１６    レジスト層
２０    半導体素子
３０    実装基板
４０  はんだボール
４１  薄いはんだ層
５０  はんだボール
【図１Ａ】
2020150000.tif 000003
【図１Ｂ】
2020150000.tif 000004
【図１Ｃ】
2020150000.tif 000005
【図２Ａ】
2020150000.tif 000006
【図２Ｂ】
2020150000.tif 000007
【図３】
2020150000.tif 000008
【図４】
2020150000.tif 000009
【図５】
2020150000.tif 000010
【図６Ａ】
2020150000.tif 000011
【図６Ｂ】
2020150000.tif 000012
【図７】
2020150000.tif 000013
【図８】
2020150000.tif 000014
【図９】
2020150000.tif 000015
【図１０】
2020150000.tif 000016
【図１１】
2020150000.tif 000017
【図１２】
2020150000.tif 000018
【図１３Ａ】
2020150000.tif 000019
【図１３Ｂ】
2020150000.tif 000020
【図１３Ｃ】
2020150000.tif 000021
【図１４Ａ】
2020150000.tif 000022
【図１４Ｂ】
2020150000.tif 000023
【図１５Ａ】
2020150000.tif 000024
【図１５Ｂ】
2020150000.tif 000025
【図１６】
2020150000.tif 000026