(57)【要約】【課題】逆流防止用の回路要素による電力損失を低減できる電圧選択回路及びマルチレベルインバータを提供する。【解決手段】電圧選択回路４は、複数の入力端４ｂ（１）〜４ｂ（Ｎ）及び出力端４ｃを備える。入力電圧が最も大きい入力端４ｂ（Ｎ）は、ｐチャネルＭＯＳＦＥＴであるＦＥＴ４１（Ｎ）を介して出力端に接続される。ＦＥＴ４１（Ｎ）のソース端子は入力端４ｂ（Ｎ）側に接続され、ドレイン端子は出力端４ｃ側に接続される。他の入力端４ｂ（ｋ）（ｋ＝１，２，・・・，Ｎ−１）は、互いに直列に接続された、ｐチャネルＭＯＳＦＥＴであるＦＥＴ４１（ｋ）及びｎチャネルＭＯＳＦＥＴであるＦＥＴ４２（ｋ）を介して出力端４ｃに接続される。これらのＦＥＴ４１（ｋ），４２（ｋ）のソース端子は入力端４ｂ（ｋ）側に接続され、ドレイン端子は出力端４ｃ側に接続される。【選択図】図２
2020137361.tif 000002
【特許請求の範囲】
【請求項１】
互いに大きさが異なる複数の電圧それぞれを入力する複数の入力端と、
前記複数の電圧のうち何れかの電圧を選択的に出力する出力端と、
を備え、
前記複数の入力端のうち入力電圧が最も大きい前記入力端は、第１のｐチャネルＭＯＳＦＥＴを介して前記出力端と電気的に接続されており、
前記第１のｐチャネルＭＯＳＦＥＴのソース端子は前記入力端側に接続され、前記第１のｐチャネルＭＯＳＦＥＴのドレイン端子は前記出力端側に接続され、
前記複数の入力端のうち入力電圧が最も大きい前記入力端を除く他の前記入力端は、互いに直列に接続された第２のｐチャネルＭＯＳＦＥＴ及び第１のｎチャネルＭＯＳＦＥＴを介して前記出力端と電気的に接続されており、
前記第２のｐチャネルＭＯＳＦＥＴ及び前記第１のｎチャネルＭＯＳＦＥＴのソース端子は前記入力端側に接続され、前記第２のｐチャネルＭＯＳＦＥＴ及び前記第１のｎチャネルＭＯＳＦＥＴのドレイン端子は前記出力端側に接続される、電圧選択回路。
【請求項２】
前記出力端は、第２のｎチャネルＭＯＳＦＥＴを介して、前記複数の電圧に対する基準電位を規定する定電位線と電気的に接続されており、
前記第２のｎチャネルＭＯＳＦＥＴのソース端子は前記定電位線側に接続され、前記第２のｎチャネルＭＯＳＦＥＴのドレイン端子は前記出力端側に接続される、請求項１に記載の電圧選択回路。
【請求項３】
前記第１及び第２のｐチャネルＭＯＳＦＥＴをそれぞれ駆動する複数のレベルシフト回路を更に備え、
前記複数のレベルシフト回路は、前記第１及び第２のｐチャネルＭＯＳＦＥＴの各ゲート電圧を前記複数の電圧から生成する、請求項１または２に記載の電圧選択回路。
【請求項４】
請求項１〜３のいずれか１項に記載の電圧選択回路と、
少なくとも前記第１及び第２のｐチャネルＭＯＳＦＥＴ並びに前記第１のｎチャネルＭＯＳＦＥＴの動作を制御することにより、周期的に変化する電圧を前記電圧選択回路から出力させる制御部と、を備える、マルチレベルインバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧選択回路及びマルチレベルインバータに関する。
【背景技術】
【０００２】
特許文献１には、マルチレベルインバータ装置に関する技術が記載されている。図８は、この文献に記載された装置の構成を示す回路図である。図８に示されるように、マルチレベルインバータ装置２００は、直列接続された２つのスイッチング素子を有する２つのインバータアーム２０４，２０５を並列接続してなるインバータ部２０３と、インバータ部２０３に複数のレベルの直流電圧を供給可能なマルチレベル化部２０２とを備える。マルチレベル化部２０２は、外部から入力された外部直流電圧Ｖｉｎを分圧する２つの分圧用コンデンサ２１１，２１２と、レベル切替用の２つのスイッチング素子２１３，２１４とを備える。スイッチング素子２１３，２１４のいずれか１つ以上が閉状態とされると、分圧前の外部直流電圧Ｖｉｎまたは分圧後の外部直流電圧Ｖｉｎ／２のうちの１つが、閉状態とされたスイッチング素子２１３または２１４を介してインバータ部２０３に供給される。スイッチング素子２１３，２１４はいずれも電界効果トランジスタ（ＦＥＴ）であり、図中のダイオード２１５，２１６はそれぞれスイッチング素子２１３，２１４の寄生ダイオードである。また、ダイオード２１７は、外部直流電圧Ｖｉｎがインバータ部２０３に供給される際に、寄生ダイオード２１６を通じて電流が逆流することを防ぐために設けられる。
【０００３】
図９は、図８に示されたマルチレベルインバータ装置２００から出力される電圧波形の例を示すグラフである。図９において、横軸は時間を表し、縦軸は電圧値を表す。また、グラフＧ１は図８に示される電圧Ｖａを示し、グラフＧ２は図８に示される電圧Ｖｂ（すなわちインダクタによる平滑化後の交流電圧）を示す。図９において、例えば期間Ｔ１では、スイッチング素子２１３を開状態（すなわちターンオフ）、スイッチング素子２１４を閉状態（すなわちターンオン）とすることにより、インバータ部２０３に分圧後の外部直流電圧Ｖｉｎ／２を供給する。また、例えば期間Ｔ２では、スイッチング素子２１３を閉状態（すなわちターンオン）、スイッチング素子２１４を開状態（すなわちターンオフ）とすることにより、インバータ部２０３に分圧前の外部直流電圧Ｖｉｎを供給する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１６−９３０７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、図８に示されたマルチレベルインバータ装置２００において、インバータ部２０３に分圧後の外部直流電圧Ｖｉｎ／２を供給する際には、逆流防止用のダイオード２１７が順方向にて動作する。従って、インバータ部２０３に分圧後の外部直流電圧Ｖｉｎ／２を供給する間、ダイオード２１７の順方向電圧による電圧降下が生じ、電力損失が発生する。この電力損失は、負荷へ供給する電流量が大きいほど増大する。
【０００６】
本発明は、このような問題点に鑑みてなされたものであり、逆流防止用の回路要素による電力損失を低減できる電圧選択回路及びマルチレベルインバータを提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明の一実施形態に係る電圧選択回路は、互いに大きさが異なる複数の電圧それぞれを入力する複数の入力端と、複数の電圧のうち何れかの電圧を選択的に出力する出力端と、を備える。複数の入力端のうち入力電圧が最も大きい入力端は、第１のｐチャネルＭＯＳＦＥＴを介して出力端と電気的に接続されている。第１のｐチャネルＭＯＳＦＥＴのソース端子は入力端側に接続され、第１のｐチャネルＭＯＳＦＥＴのドレイン端子は出力端側に接続される。複数の入力端のうち入力電圧が最も大きい入力端を除く他の入力端は、互いに直列に接続された第２のｐチャネルＭＯＳＦＥＴ及び第１のｎチャネルＭＯＳＦＥＴを介して出力端と電気的に接続されている。第２のｐチャネルＭＯＳＦＥＴ及び第１のｎチャネルＭＯＳＦＥＴのソース端子は入力端側に接続される。第２のｐチャネルＭＯＳＦＥＴ及び第１のｎチャネルＭＯＳＦＥＴのドレイン端子は出力端側に接続される。
【０００８】
この電圧選択回路では、或る電圧が選択されて出力される場合、その電圧（対象電圧）が入力される入力端に接続されたｐチャネルＭＯＳＦＥＴがターンオン状態とされ、他の入力端に接続されたｐチャネルＭＯＳＦＥＴがターンオフ状態とされる。同時に、対象電圧が複数の電圧のうち最も大きい電圧ではない場合には、対象電圧が入力される入力端に接続されたｎチャネルＭＯＳＦＥＴもまた、ターンオン状態とされる。そして、他の入力端に接続されたｎチャネルＭＯＳＦＥＴは、ターンオフ状態とされる。これにより、ターンオン状態のｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴ、或いはｐチャネルＭＯＳＦＥＴのみ（対象電圧が複数の電圧のうち最も大きい電圧である場合）を通じて、対象電圧が出力端から外部へ出力される。
【０００９】
ここで、上記の電圧選択回路では、ｐチャネルＭＯＳＦＥＴのソース端子が入力端側に接続され、ドレイン端子が出力端側に接続されている。この場合、ｐチャネルＭＯＳＦＥＴが有する寄生ダイオードの向きは、入力端側がカソード、出力端側がアノードとなる。従って、ｐチャネルＭＯＳＦＥＴがオフ状態である場合に、当該入力端への入力電圧が出力電圧より高い場合であっても、当該入力端から寄生ダイオードを通じて出力端へ電流が流れることを防止できる。また、上記の電圧選択回路では、ｎチャネルＭＯＳＦＥＴのソース端子が入力端側に接続され、ドレイン端子が出力端側に接続されている。この場合、ｎチャネルＭＯＳＦＥＴが有する寄生ダイオードの向きは、入力端側がアノード、出力端側がカソードとなる。従って、ｎチャネルＭＯＳＦＥＴがオフ状態である場合に、当該入力端への入力電圧が出力電圧より低い場合であっても、出力端から寄生ダイオードを通じて当該入力端へ電流が逆流することを防止できる。そして、ｎチャネルＭＯＳＦＥＴがオン状態である場合には、ｎチャネルＭＯＳＦＥＴを通じて電流が流れるので、ダイオードを用いる場合と比較して電圧降下が格段に低減される。従って、上記の電圧選択回路によれば、逆流防止用の回路要素による電力損失を低減できる。
【００１０】
また、上記の電圧選択回路において、出力端は、第２のｎチャネルＭＯＳＦＥＴを介して、複数の電圧に対する基準電位を規定する定電位線と電気的に接続されており、第２のｎチャネルＭＯＳＦＥＴのソース端子は定電位線側に接続され、第２のｎチャネルＭＯＳＦＥＴのドレイン端子は出力端側に接続されてもよい。これにより、出力端から出力する電圧として基準電位を選択することが可能になり、より多様な電圧波形を生成することができる。
【００１１】
また、上記の電圧選択回路は、第１及び第２のｐチャネルＭＯＳＦＥＴをそれぞれ駆動する複数のレベルシフト回路を更に備え、複数のレベルシフト回路は、第１及び第２のｐチャネルＭＯＳＦＥＴの各ゲート電圧を複数の電圧から生成してもよい。これにより、ｐチャネルＭＯＳＦＥＴを駆動するための電源を別に用意する必要が無く、回路規模の小型化に寄与できる。
【００１２】
本発明の一実施形態に係るマルチレベルインバータは、上記いずれかの電圧選択回路と、少なくとも第１及び第２のｐチャネルＭＯＳＦＥＴ並びに第１のｎチャネルＭＯＳＦＥＴの動作を制御することにより、周期的に変化する電圧を電圧選択回路から出力させる制御部と、を備える。このマルチレベルインバータによれば、上記いずれかの電圧選択回路を備えることによって、逆流防止用の回路要素による電力損失を低減できる。
【発明の効果】
【００１３】
本発明による電圧選択回路及びマルチレベルインバータによれば、逆流防止用の回路要素による電力損失を低減できる。
【図面の簡単な説明】
【００１４】
【図１】一実施形態に係るマルチレベルインバータを備える電力変換装置１Ａの構成を示すブロック図である。
【図２】電圧選択回路４の構成を示す回路図である。
【図３】寄生ダイオード４４（１）〜４４（Ｎ）、４５（１）〜４５（Ｎ−１）及び４６が発生する要因を説明する為の模式図である。
【図４】ＦＥＴ４１（Ｎ）にゲート電圧を供給するための回路構成を示す図である。
【図５】ＦＥＴ４１（ｋ）及び４２（ｋ）（ｋ＝１，２，・・・，Ｎ−１）にゲート電圧を供給するための回路構成を示す図である。
【図６】レベルシフト回路４８（ｋ）の具体的な構成例を示す回路図である。
【図７】電圧選択回路４の出力波形の例を示すグラフである。
【図８】特許文献１に記載されたマルチレベルインバータ装置の構成を示す回路図である。
【図９】図８に示されたマルチレベルインバータ装置２００から出力される電圧波形の例を示すグラフである。
【発明を実施するための形態】
【００１５】
以下、添付図面を参照しながら本発明による電圧選択回路及びマルチレベルインバータの実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００１６】
図１は、本発明の一実施形態に係るマルチレベルインバータを備える電力変換装置１Ａの構成を示すブロック図である。図１に示されるように、本実施形態の電力変換装置１Ａは、制御部２、昇圧部３、及び電圧選択回路４を備える。また、電力変換装置１Ａは、制御部２、昇圧部３、及び電圧選択回路４に電源電圧ＶＰを供給するための電源５を更に備える。制御部２、昇圧部３、及び電圧選択回路４は、例えば１つのＩＣチップにまとめて収容される。一実施例では、昇圧部３及び電圧選択回路４は、トリプルウェル構造（フローティングセル構造）の高耐電圧半導体プロセスを使用して形成されたＣＭＯＳ集積回路に含まれる。
【００１７】
制御部２は、例えば論理回路により構成される。制御部２は、昇圧部３及び電圧選択回路４の動作を制御する。具体的には、制御部２は少なくとも２つの信号出力端群２ａ，２ｂを有している。昇圧部３は信号入力端子群３ａを有し、電圧選択回路４は信号入力端子群４ａを有している。信号出力端群２ａは信号入力端子群３ａと電気的に接続されており、信号出力端群２ｂは信号入力端子群４ａと電気的に接続されている。これらの接続は、例えば有線のパラレル接続である。制御部２は、昇圧部３の動作を制御するための制御信号群Ｓｃを、信号出力端群２ａから信号入力端子群３ａに提供する。また、制御部２は、電圧選択回路４の動作を制御するための制御信号群Ｓｍを、信号出力端群２ｂから信号入力端子群４ａに提供する。制御信号群Ｓｃ及びＳｍは、低電圧パルス信号及び論理信号を含む。
【００１８】
昇圧部３は、例えば、スイッチ及びコンデンサを含む昇圧回路が複数段にわたって直列に接続されてなるチャージポンプ回路を含んで構成される。昇圧部３は、電圧入力端３ｂ及び電圧出力端群３ｃを有する。昇圧部３は、制御信号群Ｓｃに従って動作し、電圧入力端３ｂに或る大きさの直流電圧を入力し、該直流電圧を昇圧して電圧出力端群３ｃから出力する。電圧出力端群３ｃは複数の電圧出力端から構成され、各電圧出力端からはそれぞれ異なる大きさの直流電圧（チャージポンプ回路の各段における出力電圧）が出力される。電圧入力端３ｂは、例えば電源５と電気的に接続されている。その場合、電圧入力端３ｂに入力される電圧は電源電圧ＶＰである。なお、電圧入力端３ｂには電源電圧ＶＰとは異なる電圧が入力されてもよく、電圧入力端３ｂは電源５とは別の電源に接続されてもよい。また、昇圧部３は、チャージポンプ回路に限らず、互いに異なる大きさの複数の電圧を出力できる回路や装置であればよい。
【００１９】
電圧選択回路４は、入力端群４ｂ及び出力端４ｃを有する。入力端群４ｂは、昇圧部３の電圧出力端群３ｃと電気的に接続されている。電圧選択回路４は、電圧出力端群３ｃから出力されたそれぞれ異なる大きさの電圧を入力端群４ｂに入力し、制御信号群Ｓｍに従っていずれかの電圧を選択し、該電圧を出力端４ｃから出力する。この電圧選択回路４は、制御部２とともにマルチレベルインバータを構成する。
【００２０】
図２は、電圧選択回路４の構成を示す回路図である。図２に示されるように、電圧選択回路４は、Ｎ個（Ｎは２以上の整数、例えば３９）の入力端４ｂ（１）〜４ｂ（Ｎ）と、一つの出力端４ｃとを備える。入力端４ｂ（１）〜４ｂ（Ｎ）それぞれは、互いに大きさが異なる複数の直流電圧Ｖ（１）〜Ｖ（Ｎ）それぞれを昇圧部３から入力する。一例では、複数の電圧Ｖ（１）〜Ｖ（Ｎ）は或る電圧ＶＩＮの整数倍であり、各入力端４ｂ（ｎ）（ｎ＝１，２，・・・，Ｎ）には電圧ｎ×ＶＩＮが入力される。出力端４ｃは、これらの電圧のうち何れか一つの電圧を選択的に出力する。
【００２１】
電圧選択回路４は、ハイサイドスイッチとしてのＦＥＴ４１（１）〜４１（Ｎ）と、逆流防止用スイッチとしてのＦＥＴ４２（１）〜４２（Ｎ−１）と、ローサイドスイッチとしてのＦＥＴ４３とを更に備える。ＦＥＴ４１（Ｎ）は、本実施形態における第１のｐチャネルＭＯＳＦＥＴである。ＦＥＴ４１（１）〜４１（Ｎ−１）は、本実施形態における第２のｐチャネルＭＯＳＦＥＴである。ＦＥＴ４２（１）〜４２（Ｎ−１）は、本実施形態における第１のｎチャネルＭＯＳＦＥＴである。ＦＥＴ４３は、本実施形態における第２のｎチャネルＭＯＳＦＥＴである。これらのＦＥＴ４１（１）〜４１（Ｎ）、４２（１）〜４２（Ｎ−１）、及び４３は、前述したように、高耐電圧半導体プロセスを使用して形成されたＣＭＯＳ集積回路に含まれる。なお、図中には、ＦＥＴ４１（１）〜４１（Ｎ）が有する寄生ダイオード４４（１）〜４４（Ｎ）と、ＦＥＴ４２（１）〜４２（Ｎ−１）が有する寄生ダイオード４５（１）〜４５（Ｎ−１）と、ＦＥＴ４３が有する寄生ダイオード４６とが示されている。
【００２２】
複数の入力端４ｂ（１）〜４ｂ（Ｎ）のうち入力電圧が最も大きい入力端４ｂ（Ｎ）は、ＦＥＴ４１（Ｎ）を介して出力端４ｃと電気的に接続されている。ＦＥＴ４１（Ｎ）のソース端子は入力端４ｂ（Ｎ）側に接続され、ＦＥＴ４１（Ｎ）のドレイン端子は出力端４ｃ側に接続されている。この場合、ＦＥＴ４１（Ｎ）の寄生ダイオード４４（Ｎ）の向きは、入力端４ｂ（Ｎ）側がカソード、出力端４ｃ側がアノードとなる。一例では、ＦＥＴ４１（Ｎ）のソース端子は入力端４ｂ（Ｎ）に短絡され、ＦＥＴ４１（Ｎ）のドレイン端子は出力端４ｃに短絡されている。
【００２３】
複数の入力端４ｂ（１）〜４ｂ（Ｎ）のうち入力電圧が最も大きい入力端４ｂ（Ｎ）を除く他の入力端４ｂ（ｋ）（ｋ＝１，２，・・・，Ｎ−１）は、互いに直列に接続されたＦＥＴ４１（ｋ）及びＦＥＴ４２（ｋ）を介して出力端４ｃと電気的に接続されている。ＦＥＴ４１（ｋ）及びＦＥＴ４２（ｋ）の各ソース端子は入力端４ｂ（ｋ）側に接続され、ＦＥＴ４１（ｋ）及びＦＥＴ４２（ｋ）の各ドレイン端子は出力端４ｃ側に接続されている。具体的には、ＦＥＴ４１（ｋ）のソース端子は入力端４ｂ（ｋ）に接続され、ＦＥＴ４１（ｋ）のドレイン端子はＦＥＴ４２（ｋ）のソース端子に接続され、ＦＥＴ４２（ｋ）のドレイン端子は出力端４ｃに接続されている。なお、本実施形態では入力端４ｂ（ｋ）とＦＥＴ４２（ｋ）との間にＦＥＴ４１（ｋ）が接続されているが、入力端４ｂ（ｋ）とＦＥＴ４１（ｋ）との間にＦＥＴ４２（ｋ）が接続されてもよい。その場合、ＦＥＴ４２（ｋ）のソース端子は入力端４ｂ（ｋ）に接続され、ＦＥＴ４２（ｋ）のドレイン端子はＦＥＴ４１（ｋ）のソース端子に接続され、ＦＥＴ４１（ｋ）のドレイン端子は出力端４ｃに接続される。
【００２４】
出力端４ｃは、ＦＥＴ４３を介して定電位線４７と電気的に接続されている。定電位線４７は、複数の電圧Ｖ（１）〜Ｖ（Ｎ）に対する基準電位ＶＳＳを規定する。ＦＥＴ４３のソース端子は定電位線４７側に接続され、ＦＥＴ４３のドレイン端子は出力端４ｃ側に接続されている。この場合、ＦＥＴ４３の寄生ダイオード４６の向きは、出力端４ｃ側がカソード、定電位線４７側がアノードとなる。一例では、ＦＥＴ４３のソース端子は定電位線４７に短絡され、ＦＥＴ４３のドレイン端子は出力端４ｃに短絡されている。
【００２５】
ここで、寄生ダイオードについて詳細に説明する。図３は、寄生ダイオード４４（１）〜４４（Ｎ）、４５（１）〜４５（Ｎ−１）及び４６が発生する要因を説明する為の模式図である。図３の（ａ）に示されるように、ｎチャネルＭＯＳＦＥＴは、ｐ型半導体基板１００の内部に形成されたｎ型ウェル領域１０２と、ｎ型ウェル領域１０２の内側に形成されたｐ型ウェル領域１０４とを有する。これらのｐ型半導体基板１００、ｎ型ウェル領域１０２、及びｐ型ウェル領域１０４のｐｎｐ構造において寄生トランジスタＴＲ１が生じる。また、ｎ型ウェル領域１０２の表面に形成された高濃度ｎ型ドレイン領域１０６とｐ型ウェル領域１０４とのｐｎ構造において寄生ダイオードＤ１が生じる。この寄生ダイオードＤ１が、寄生ダイオード４５（１）〜４５（Ｎ−１）及び４６である。また、図３の（ｂ）に示されるように、ｐチャネルＭＯＳＦＥＴは、ｐ型半導体基板１００の内部に形成されたｎ型ウェル領域１０８と、ｎ型ウェル領域１０８の内側に形成された高濃度ｐ型ドレイン領域１１０とを有する。これらのｐ型半導体基板１００、ｎ型ウェル領域１０８、及び高濃度ｐ型ドレイン領域１１０のｐｎｐ構造において寄生トランジスタＴＲ２が生じる。また、高濃度ｐ型ドレイン領域１１０とｎ型ウェル領域１０８とのｐｎ構造において寄生ダイオードＤ２が生じる。この寄生ダイオードＤ２が、寄生ダイオード４４（１）〜４４（Ｎ）である。このように、寄生トランジスタＴＲ１，ＴＲ２及び寄生ダイオードＤ１，Ｄ２は、集積回路上にＭＯＳＦＥＴを作成する工程において形成される。
【００２６】
続いて、ＦＥＴ４１（１）〜４１（Ｎ）及びＦＥＴ４２（１）〜４２（Ｎ−１）にゲート電圧を供給するための回路構成について説明する。図４は、ＦＥＴ４１（Ｎ）にゲート電圧を供給するための回路構成を示す図である。図４に示されるように、本実施形態の電圧選択回路４は、レベルシフト回路４８（Ｎ）を更に備える。
【００２７】
レベルシフト回路４８（Ｎ）は、ＦＥＴ４１（Ｎ）を駆動するために設けられ、制御部２に接続された信号入力端４８ａと、ＦＥＴ４１（Ｎ）のゲート端子に接続された信号出力端４８ｂとを有する。なお、信号出力端４８ｂとＦＥＴ４１（Ｎ）のゲート端子との間に、駆動能力の強化を目的とするバッファ回路を接続してもよい。また、レベルシフト回路４８（Ｎ）は、電圧入力端４８ｃ，４８ｄ，４８ｅを更に有する。電圧入力端４８ｃは、入力端４ｂ（Ｎ）に接続されており、入力端４ｂ（Ｎ）から電圧Ｖ（Ｎ）の供給を受ける。電圧入力端４８ｄは、入力端４ｂ（Ｎ−１）に接続されており、入力端４ｂ（Ｎ−１）から電圧Ｖ（Ｎ−１）の供給を受ける。電圧入力端４８ｅは、制御部２にハイレベル電圧ＶＤＤを供給する配線に接続されており、該配線からハイレベル電圧ＶＤＤの供給を受ける。なお、ハイレベル電圧ＶＤＤは論理回路である制御部２においてＨｉ論理を規定する電圧であり、通常は基準電圧ＶＩＮよりも小さい。レベルシフト回路４８（Ｎ）は、Ｈｉ論理がハイレベル電圧ＶＤＤであり、Ｌｏ論理がローレベル電圧ＶＳＳであるディジタルの制御信号Ｓｉｎ１（Ｎ）を制御部２から受ける。そして、レベルシフト回路４８（Ｎ）は、この制御信号Ｓｉｎ１（Ｎ）の電圧オフセットおよび振幅を変換することにより、Ｈｉ論理が電圧Ｖ（Ｎ）であり、Ｌｏ論理が電圧Ｖ（Ｎ−１）であるディジタルの制御信号Ｓｏｕｔ１（Ｎ）を生成する。制御信号Ｓｏｕｔ１（Ｎ）は、ゲート電圧としてＦＥＴ４１（Ｎ）のゲート端子に供給される。従って、制御信号Ｓｉｎ１（Ｎ）を通じて、制御部２がＦＥＴ４１（Ｎ）のオン／オフを制御することができる。なお、制御信号Ｓｉｎ１（Ｎ）は、図１に示された制御信号群Ｓｍに含まれる制御信号である。
【００２８】
図５は、ＦＥＴ４１（ｋ）及び４２（ｋ）（ｋ＝１，２，・・・，Ｎ−１）にゲート電圧を供給するための回路構成を示す図である。図５に示されるように、本実施形態の電圧選択回路４は、レベルシフト回路４８（ｋ）及び４９（ｋ）と、ＦＥＴ５５（ｋ），５６（ｋ）とを更に備える。レベルシフト回路４８（ｋ）及び４９（ｋ）は、複数の入力端４ｂ（１）〜４ｂ（Ｎ−１）毎に設けられる。
【００２９】
レベルシフト回路４８（ｋ）は、ＦＥＴ４１（ｋ）を駆動するために設けられ、制御部２に接続された信号入力端４８ａと、ＦＥＴ４１（ｋ）のゲート端子に接続された信号出力端４８ｂとを有する。なお、信号出力端４８ｂとＦＥＴ４１（ｋ）のゲート端子との間に、駆動能力の強化を目的とするバッファ回路を接続してもよい。また、レベルシフト回路４８（ｋ）は、電圧入力端４８ｃ，４８ｄ，４８ｅを更に有する。電圧入力端４８ｃは、入力端４ｂ（ｋ）に接続されており、入力端４ｂ（ｋ）から電圧Ｖ（ｋ）の供給を受ける。電圧入力端４８ｄは、入力端４ｂ（ｋ−１）に接続されており、入力端４ｂ（ｋ−１）から電圧Ｖ（ｋ−１）の供給を受ける。電圧入力端４８ｅは、制御部２にハイレベル電圧ＶＤＤを供給する配線に接続されており、該配線からハイレベル電圧ＶＤＤの供給を受ける。レベルシフト回路４８（ｋ）は、Ｈｉ論理がハイレベル電圧ＶＤＤであり、Ｌｏ論理がローレベル電圧ＶＳＳであるディジタルの制御信号Ｓｉｎ１（ｋ）を制御部２から受ける。そして、レベルシフト回路４８（ｋ）は、この制御信号Ｓｉｎ１（ｋ）の電圧オフセットおよび振幅を変換することにより、Ｈｉ論理が電圧Ｖ（ｋ）であり、Ｌｏ論理が電圧Ｖ（ｋ−１）であるディジタルの制御信号Ｓｏｕｔ１（ｋ）を生成する。制御信号Ｓｏｕｔ１（ｋ）は、ゲート電圧としてＦＥＴ４１（ｋ）のゲート端子に供給される。従って、制御信号Ｓｉｎ１（ｋ）を通じて、制御部２がＦＥＴ４１（ｋ）のオン／オフを制御することができる。なお、制御信号Ｓｉｎ１（ｋ）は、図１に示された制御信号群Ｓｍに含まれる制御信号である。
【００３０】
ＦＥＴ５５（ｋ）は、ＦＥＴ４２（ｋ）を駆動するためのトランジスタである。ＦＥＴ５５（ｋ）はＭＯＳＦＥＴであり、例えばｐチャネルＭＯＳＦＥＴである。ＦＥＴ５５（ｋ）の一方の電流端子（例えばソース端子）は、入力端４ｂ（ｋ＋１）に接続されており、入力端４ｂ（ｋ＋１）から電圧Ｖ（ｋ＋１）の供給を受ける。ＦＥＴ５５（ｋ）の他方の電流端子（例えばドレイン端子）は、抵抗５７を介してＦＥＴ４２（ｋ）のゲート端子に接続されている。なお、ＦＥＴ４２（ｋ）のゲート端子とソース端子との間において、ツェナーダイオード５８及び抵抗５９が並列に接続されてもよい。ツェナーダイオード５８は、ＦＥＴ４２（ｋ）のゲート−ソース間に、アノードをＦＥＴ４２（ｋ）のソース端子と接続する向きで挿入され、ゲート−ソース間の電位差がＦＥＴ４２（ｋ）のゲート−ソース間の最大耐圧を超えることを防ぐ。ツェナーダイオード５８が動作する際、抵抗５７によって電流量が制限される。また、抵抗５９は、ＦＥＴ４２（ｋ）のゲート−ソース間に挿入され、ＦＥＴ４２（ｋ）のソース電位が不定となることを防ぐ。
【００３１】
レベルシフト回路４９（ｋ）は、ＦＥＴ４２（ｋ）を駆動するために設けられ、ＦＥＴ５５（ｋ）を駆動することによって間接的にＦＥＴ４２（ｋ）を駆動する。レベルシフト回路４９（ｋ）は、制御部２に接続された信号入力端４９ａと、ＦＥＴ５５（ｋ）のゲート端子に接続された信号出力端４９ｂとを有する。なお、信号出力端４９ｂとＦＥＴ５５（ｋ）のゲート端子との間に、駆動能力の強化を目的とするバッファ回路を接続してもよい。また、レベルシフト回路４９（ｋ）は、電圧入力端４９ｃ，４９ｄ，４９ｅを更に有する。電圧入力端４９ｃは、入力端４ｂ（ｋ＋１）に接続されており、入力端４ｂ（ｋ＋１）から電圧Ｖ（ｋ＋１）の供給を受ける。電圧入力端４９ｄは、入力端４ｂ（ｋ）に接続されており、入力端４ｂ（ｋ）から電圧Ｖ（ｋ）の供給を受ける。電圧入力端４９ｅは、制御部２にハイレベル電圧ＶＤＤを供給する配線に接続されており、該配線からハイレベル電圧ＶＤＤの供給を受ける。レベルシフト回路４９（ｋ）は、Ｈｉ論理がハイレベル電圧ＶＤＤであり、Ｌｏ論理がローレベル電圧ＶＳＳであるディジタルの制御信号Ｓｉｎ２（ｋ）を制御部２から受ける。そして、レベルシフト回路４９（ｋ）は、この制御信号Ｓｉｎ２（ｋ）の電圧オフセットおよび振幅を変換することにより、Ｈｉ論理が電圧Ｖ（ｋ＋１）であり、Ｌｏ論理が電圧Ｖ（ｋ）であるディジタルの制御信号Ｓｏｕｔ２（ｋ）を生成する。制御信号Ｓｏｕｔ２（ｋ）は、ゲート電圧としてＦＥＴ５５（ｋ）のゲート端子に供給される。そして、ＦＥＴ５５（ｋ）がターンオンすると、電圧Ｖ（ｋ＋１）がＦＥＴ４２（ｋ）のゲート端子に供給される。これにより、ＦＥＴ４２（ｋ）がターンオンすることができる。従って、制御信号Ｓｉｎ２（ｋ）を通じて、制御部２がＦＥＴ４２（ｋ）のオン／オフを制御することができる。なお、制御信号Ｓｉｎ２（ｋ）は、図１に示された制御信号群Ｓｍに含まれる制御信号である。
【００３２】
ＦＥＴ５６（ｋ）は、ＦＥＴ４２（ｋ）が有する寄生トランジスタの動作を妨げるために設けられる。ＦＥＴ５６（ｋ）はＭＯＳＦＥＴであり、例えばｎチャネルＭＯＳＦＥＴである。ＦＥＴ５６（ｋ）の一方の電流端子（例えばドレイン端子）は、ＦＥＴ４１（ｋ）とＦＥＴ４２（ｋ）との間のノードＮ（ｋ）に接続されている。ＦＥＴ５６（ｋ）の他方の電流端子（例えばソース端子）は、定電位線４７に接続されている。ＦＥＴ５６（ｋ）のゲート端子には、Ｈｉ論理がハイレベル電圧ＶＤＤであり、Ｌｏ論理がローレベル電圧ＶＳＳであるディジタルの制御信号Ｓｉｎ３（ｋ）を制御部２から受ける。なお、制御信号Ｓｉｎ３（ｋ）は、図１に示された制御信号群Ｓｍに含まれる制御信号である。
【００３３】
なお、図５に示された回路において、ＦＥＴ４２（ｋ）のソース電位がドレイン電位よりも高いとき、寄生ダイオード４５（ｋ）が順方向で動作することによりＦＥＴ４２（ｋ）の寄生トランジスタがターンオンする。このとき、場合によっては、定電位線４７から出力端４ｃに向けて大電流が流れてしまう。例えば、出力端４ｃから出力する電圧を基準電位ＶＳＳから電圧Ｖ（ｋ）に移行する際、まずＦＥＴ４１（ｋ）をターンオンし、次にＦＥＴ４２（ｋ）をターンオンさせると、ＦＥＴ４１（ｋ）のターンオンからＦＥＴ４２（ｋ）のターンオンまでの期間においては、ＦＥＴ４２（ｋ）のソース電位（すなわち電圧Ｖ（ｋ））がＦＥＴ４２（ｋ）のドレイン電位（すなわち基準電位ＶＳＳ）よりも大きくなり、寄生ダイオード４５（ｋ）を通じて出力端４ｃへ電流が流れる。これにより、ＦＥＴ４２（ｋ）の寄生トランジスタがターンオンし、その電流増幅率（ｈＦＥ）に応じた大きさの電流が定電位線４７に向けて流れる。このような状況を回避するためには、ＦＥＴ４２（ｋ）は、ＦＥＴ４１（ｋ）よりも先にターンオンすることが望ましい。
【００３４】
しかし、ＦＥＴ４２（ｋ）をＦＥＴ４１（ｋ）よりも先にターンオンさせるためにＦＥＴ５５（ｋ）をターンオンさせると、ＦＥＴ４２（ｋ）のソース電位がＶ（ｋ）となる前に、ＦＥＴ４２（ｋ）のゲート端子にＶ（ｋ＋１）が印加されてＦＥＴ４２（ｋ）のゲート−ソース間電圧が耐圧限界を超えるおそれがある。故に、ＦＥＴ４２（ｋ）のゲート−ソース間にツェナーダイオード５８が設けられる。ただし、ツェナーダイオード５８が設けられることにより、ＦＥＴ５５（ｋ）がターンオンしてからＦＥＴ４２（ｋ）がターンオンするまでの期間においてＦＥＴ４２（ｋ）のソース電位が上昇するので、ＦＥＴ４２（ｋ）のソース電位がＦＥＴ４２（ｋ）のドレイン電位よりも大きくなり、寄生ダイオード４５（ｋ）を通じて出力端４ｃへ電流が流れるので、やはりＦＥＴ４２（ｋ）の寄生トランジスタがターンオンする。そこで、寄生トランジスタのターンオンを防ぐためのＦＥＴ５６（ｋ）が設けられる。
【００３５】
出力端４ｃから出力する電圧を基準電位ＶＳＳから電圧Ｖ（ｋ）に移行する際には、まず、ＦＥＴ４１（ｋ）及びＦＥＴ５５（ｋ）をオフ状態とするとともにＦＥＴ５６（ｋ）をオン状態とし、ＦＥＴ４２（ｋ）のゲート電位及びソース電位を基準電位ＶＳＳに固定する。ＦＥＴ４２（ｋ）のゲート電位は、抵抗５９の存在により不定にならず基準電位ＶＳＳに固定される。この状態からＦＥＴ５５（ｋ）をターンオンさせると、ＦＥＴ４２（ｋ）のソース電位が基準電位ＶＳＳに維持されつつ、ツェナーダイオード５８が動作し始める（すなわち、ＦＥＴ４２（ｋ）のゲート−ソース間の電位差が広がり始める）。これにより、ＦＥＴ４２（ｋ）がターンオンする。その後、この状態からＦＥＴ５６（ｋ）をターンオフさせると、ＦＥＴ４２（ｋ）のオン状態が維持されつつＦＥＴ４２（ｋ）のソース電位が上昇する。ＦＥＴ４２（ｋ）がオン状態であれば、ＦＥＴ４２（ｋ）のソース電位が上昇しても寄生ダイオード４５（ｋ）ではなくチャネルから出力端４ｃへ電流が流れるので、ＦＥＴ４２（ｋ）の寄生トランジスタはターンオンしない。最後に、ＦＥＴ４１（ｋ）をターンオンさせることにより、出力端４ｃに電圧Ｖ（ｋ）を出力することができる。なお、以上のＦＥＴのターンオン／ターンオフ制御は、全て制御部２によって行われる。
【００３６】
図６は、レベルシフト回路４８（ｋ）の具体的な構成例を示す回路図である。なお、レベルシフト回路４９（ｋ）、及び図４に示されたレベルシフト回路４８（Ｎ）もこれと同様の構成を有することができる。図６を参照すると、レベルシフト回路４８（ｋ）は、３組の対トランジスタを有する。すなわち、レベルシフト回路４８（ｋ）は、一対のＦＥＴ６１ａ，６１ｂと、一対のＦＥＴ６２ａ，６２ｂと、一対のＦＥＴ６３ａ，６３ｂとを有する。ＦＥＴ６１ａ，６２ａ，６３ａは、入力電圧Ｖ（ｋ）と定電位線４７との間でこの順に直列接続されている。同様に、ＦＥＴ６１ｂ，６２ｂ，６３ｂは、入力電圧Ｖ（ｋ）と定電位線４７との間でこの順に直列接続されている。この例では、ＦＥＴ６１ａ，６１ｂ，６２ａ，６２ｂはｐチャネルＭＯＳＦＥＴであり、ＦＥＴ６３ａ，６３ｂはｎチャネルＭＯＳＦＥＴである。
【００３７】
ＦＥＴ６１ａのゲート端子はＦＥＴ６１ｂのドレイン端子と接続され、ＦＥＴ６１ｂのゲート端子はＦＥＴ６１ａのドレイン端子と接続されている。また、ＦＥＴ６２ａ，６２ｂのゲート端子には電圧Ｖ（ｋ−１）が印加される。なお、ＦＥＴ６１ａとＦＥＴ６２ａとの間のノードＮ３と電圧Ｖ（ｋ−１）との間にはダイオード６４ａが逆方向接続されており、ノードＮ３の電位がダイオード６４ａによってクランプされる。同様に、ＦＥＴ６１ｂとＦＥＴ６２ｂとの間のノードＮ４と電圧Ｖ（ｋ−１）との間にはダイオード６４ｂが逆方向接続されており、ノードＮ４の電位がダイオード６４ｂによってクランプされる。ＦＥＴ６３ａのゲート端子には、バッファ６５ａによって増幅された制御信号Ｓｉｎ１（ｋ）が入力される。ＦＥＴ６３ｂのゲート端子には、反転バッファ６５ｂによって増幅された制御信号Ｓｉｎ１（ｋ）の逆相信号が入力される。
【００３８】
上記の構成を有するレベルシフト回路４８（ｋ）によれば、ノードＮ３，Ｎ４の電位を出力することによって、ＶＤＤとＶＳＳとの間で変化する制御信号Ｓｉｎ１（ｋ）を、Ｖ（ｋ）とＶ（ｋ−１）との間で変化する制御信号Ｓｏｕｔ１（ｋ）に変換することができる。
【００３９】
図７は、電圧選択回路４の出力波形の例を示すグラフであって、Ｎ＝９の場合を示している。図７において、横軸は時間を表し、縦軸は電圧を表す。電圧選択回路４は、制御部２とともにマルチレベルインバータを構成することができ、制御部２が制御信号Ｓｉｎ１（１）〜Ｓｉｎ１（Ｎ）及びＳｉｎ２（１）〜Ｓｉｎ２（Ｎ−１）を任意の順序で出力することにより、例えば周期的に変化する電圧を出力することができる。図７に示される例では、期間ＴＡにおいて電圧Ｖ（ｎ）と電圧ＶＳＳとを繰り返し出力することにより、方形波を生成している。また、期間ＴＢにおいては、電圧Ｖ（ｎ）を継続して出力しつつｎの増加及び減少を周期的に繰り返すことにより、階段状の擬似的な正弦波を生成している。
【００４０】
例えば、図７の期間ＴＡ１では、ＦＥＴ４３をターンオンし、他のＦＥＴをターンオフすることによって、定電位線４７の電位ＶＳＳが出力端４ｃから出力される。期間ＴＡ２では、ＦＥＴ４１（１）及び４２（１）をターンオンし、他のＦＥＴをターンオフすることによって、入力端４ｂ（１）に入力された電圧Ｖ（１）が出力端４ｃから出力される。期間ＴＢ１では、ＦＥＴ４１（８）及び４２（８）をターンオンし、他のＦＥＴをターンオフすることによって、入力端４ｂ（８）に入力された電圧Ｖ（８）が出力端４ｃから出力される。期間ＴＢ２では、ＦＥＴ４１（９）をターンオンし、他のＦＥＴをターンオフすることによって、入力端４ｂ（９）に入力された最も大きい電圧Ｖ（９）が出力端４ｃから出力される。なお、図７に示されたグラフは電圧選択回路４の出力波形の一例であって、制御信号Ｓｉｎ１（１）〜Ｓｉｎ１（Ｎ）の出力タイミングは用途に応じて自由に設定されることができる。例えば、或る一定の大きさの電圧Ｖ（ｎ）を出力し続けることにより、直流電圧を生成することもできる。
【００４１】
以上に説明した本実施形態の電圧選択回路４及びマルチレベルインバータによって得られる効果について説明する。この電圧選択回路４では、或る電圧Ｖ（ｍ）（ｍは１以上Ｎ以下の整数）が選択されて出力される場合、その電圧（対象電圧）Ｖ（ｍ）が入力される入力端４ｂ（ｍ）に接続されたＦＥＴ４１（ｍ）が制御信号Ｓｉｎ１（ｍ）によってターンオン状態とされ、他の入力端４ｂ（ｐ）（ｐ＝１，２，・・・，Ｎ、但しｍを除く）に接続されたＦＥＴ４１（ｐ）が制御信号Ｓｉｎ１（ｐ）によってターンオフ状態とされる。同時に、対象電圧Ｖ（ｍ）が複数の電圧Ｖ（１）〜Ｖ（Ｎ）のうち最も大きい電圧Ｖ（Ｎ）ではない場合には、対象電圧Ｖ（ｍ）が入力される入力端４ｂ（ｍ）に接続されたＦＥＴ４２（ｍ）もまた、制御信号Ｓｉｎ２（ｍ）によってターンオン状態とされる。そして、他の入力端４ｂ（ｐ）に接続されたＦＥＴ４２（ｐ）は、制御信号Ｓｉｎ２（ｐ）によってターンオフ状態とされる。これにより、ターンオン状態のＦＥＴ４１（ｍ）及び４２（ｍ）、或いはＦＥＴ４１（ｍ）のみ（対象電圧Ｖ（ｍ）が複数の電圧Ｖ（１）〜Ｖ（Ｎ）のうち最も大きい電圧Ｖ（Ｎ）である場合）を通じて、対象電圧Ｖ（ｍ）が出力端４ｃから外部へ出力される。
【００４２】
更に、本実施形態の電圧選択回路４では、ＦＥＴ４１（１）〜ＦＥＴ４１（Ｎ）がｐチャネルＭＯＳＦＥＴであり、ソース端子が入力端４ｂ（１）〜４ｂ（Ｎ）側に接続され、ドレイン端子が出力端４ｃ側に接続されている。この場合、寄生ダイオード４４（１）〜４４（Ｎ）の向きは、入力端４ｂ（１）〜４ｂ（Ｎ）側がカソード、出力端４ｃ側がアノードとなる。従って、ＦＥＴ４１（ｐ）がオフ状態である場合に、当該入力端４ｂ（ｐ）への入力電圧Ｖ（ｐ）が出力電圧Ｖ（ｍ）より高い場合であっても、当該入力端４ｂ（ｐ）から寄生ダイオード４４（ｐ）を通じて出力端４ｃへ電流が流れることを防止できる。また、本実施形態の電圧選択回路４では、ＦＥＴ４２（１）〜ＦＥＴ４２（Ｎ−１）がｎチャネルＭＯＳＦＥＴであり、ＦＥＴ４２（１）〜４２（Ｎ−１）のソース端子が入力端４ｂ（１）〜４ｂ（Ｎ−１）側に接続され、ドレイン端子が出力端４ｃ側に接続されている。この場合、寄生ダイオード４５（１）〜４５（Ｎ−１）の向きは、入力端４ｂ（１）〜４ｂ（Ｎ−１）側がアノード、出力端４ｃ側がカソードとなる。従って、ＦＥＴ４２（ｐ）がオフ状態である場合に、当該入力端４ｂ（ｐ）への入力電圧Ｖ（ｐ）が出力電圧Ｖ（ｍ）より低い場合であっても、出力端４ｃから寄生ダイオード４５（ｐ）を通じて当該入力端４ｂ（ｐ）へ電流が逆流することを防止できる。そして、ＦＥＴ４２（ｍ）がオン状態である場合には、ＦＥＴ４２（ｍ）を通じて電流が流れるので、図８のダイオード２１７を用いる場合と比較して電圧降下が格段に低減される。従って、本実施形態の電圧選択回路４によれば、逆流防止用の回路要素による電力損失を低減できる。
【００４３】
なお、図８に示された構成を高電耐圧プロセスを用いた半導体集積回路に適用する場合、ダイオードの耐電圧が不足することが懸念される。ＭＯＳＦＥＴの寄生ダイオードを使用する方式も考えられるが、その場合、寄生ダイオードを順方向に動作させると、寄生トランジスタも同時に動作し、負荷へ供給する電流量に比例して電力損失が発生してしまう。本実施形態の電圧選択回路４によれば、十分な耐電圧性能を確保しつつ、電力損失を低減することができる。
【００４４】
ここで、ＦＥＴ４１（１）〜４１（Ｎ）を駆動する際、低電圧の論理信号では電圧オフセット若しくは振幅レベルが足りず、オン状態及びオフ状態の切り替えができない。そのため、ＦＥＴ４１（１）〜４１（Ｎ）のソースと同電位の電圧（＝スイッチオフの電圧）と、ＦＥＴ４１（１）〜４１（Ｎ）のゲート−ソース間耐圧を超えない範囲でソースよりも低い電圧（＝スイッチオンの電圧）が必要となる。そこで、本実施形態では、電圧選択回路４が、ＦＥＴ４１（１）〜４１（Ｎ）をそれぞれ駆動するレベルシフト回路４８（１）〜４８（Ｎ）を備え、レベルシフト回路４８（１）〜４８（Ｎ）は、ＦＥＴ４１（１）〜４１（Ｎ）の各ゲート電圧を入力電圧Ｖ（１）〜Ｖ（Ｎ）から生成している。これにより、ＦＥＴ４１（１）〜４１（Ｎ）を駆動するための電源を昇圧部３とは別に用意する必要が無く、回路規模の小型化に寄与できる。同様に、電圧選択回路４が、ＦＥＴ４２（１）〜４２（Ｎ−１）をそれぞれ駆動するレベルシフト回路４９（１）〜４９（Ｎ−１）を備え、レベルシフト回路４９（１）〜４９（Ｎ−１）は、ＦＥＴ４２（１）〜４２（Ｎ−１）を駆動するための電圧を入力電圧Ｖ（１）〜Ｖ（Ｎ）から生成している。これにより、ＦＥＴ４２（１）〜４２（Ｎ−１）を駆動するための電源を昇圧部３とは別に用意する必要が無く、回路規模の小型化に寄与できる。
【００４５】
なお、ＦＥＴ４１（１）〜ＦＥＴ４１（Ｎ）としてｎチャネルＭＯＳＦＥＴを用いると、ＦＥＴ４１（１）〜ＦＥＴ４１（Ｎ）をターンオンさせるために入力電圧Ｖ（Ｎ）よりも大きな電圧が必要となり、ＦＥＴ４２（１）〜４２（Ｎ−１）を駆動するための電源を昇圧部３とは別に用意する必要がある。従って、ＦＥＴ４１（１）〜ＦＥＴ４１（Ｎ）はｐチャネルＭＯＳＦＥＴであることが好ましい。
【００４６】
また、本実施形態のように、出力端４ｃは、ｎチャネルＭＯＳＦＥＴであるＦＥＴ４３を介して定電位線４７と電気的に接続されており、ＦＥＴ４３のソース端子は定電位線４７側に接続され、ＦＥＴ４３のドレイン端子は出力端４ｃ側に接続されてもよい。これにより、出力端４ｃから出力する電圧として基準電位ＶＳＳを選択することが可能になり、より多様な電圧波形を生成することができる。
【００４７】
本発明による電圧選択回路及びマルチレベルインバータは、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態では、レベルシフト回路４８（１）〜４８（Ｎ），４９（１）〜４９（Ｎ−１）を用いて、入力電圧Ｖ（１）〜Ｖ（Ｎ）からＦＥＴ４１（１）〜４１（Ｎ），４２（１）〜４２（Ｎ−１）の各ゲート電圧を生成しているが、レベルシフト回路に代えて、これらのＦＥＴを駆動するための別の電源を用意してもよい。
【符号の説明】
【００４８】
１Ａ…電力変換装置、２…制御部、２ａ，２ｂ…信号出力端群、３…昇圧部、３ａ…信号入力端子群、３ｂ…電圧入力端、３ｃ…電圧出力端群、４…電圧選択回路、４ａ…信号入力端子群、４ｂ…入力端群、４ｂ（１）〜４ｂ（Ｎ）…入力端、４ｃ…出力端、５…電源、４１（１）〜４１（Ｎ），４２（１）〜４２（Ｎ−１），４３…ＦＥＴ、４４（１）〜４４（Ｎ），４５（１）〜４５（Ｎ−１），４６…寄生ダイオード、４７…定電位線、４８（ｋ），４９（ｋ）…レベルシフト回路、４８ａ，４９ａ…信号入力端、４８ｂ，４９ｂ…信号出力端、４８ｃ，４８ｄ，４８ｅ，４９ｃ，４９ｄ，４９ｅ…電圧入力端、５５（ｋ），５６（ｋ）…ＦＥＴ、５７，５９…抵抗、５８…ツェナーダイオード、６１ａ，６１ｂ，６２ａ，６２ｂ，６３ａ，６３ｂ…ＦＥＴ、６４ａ，６４ｂ…ダイオード、６５ａ…バッファ、６５ｂ…反転バッファ、１００…ｐ型半導体基板、１０２…ｎ型ウェル領域、１０４…ｐ型ウェル領域、１０６…高濃度ｎ型ドレイン領域、１０８…ｎ型ウェル領域、１１０…高濃度ｐ型ドレイン領域、Ｄ１，Ｄ２…寄生ダイオード、Ｎ（ｋ），Ｎ３，Ｎ４…ノード、Ｓｃ…制御信号群、Ｓｉｎ１（ｋ），Ｓｉｎ１（Ｎ），Ｓｉｎ２（ｋ），Ｓｉｎ３（ｋ）…制御信号、Ｓｍ…制御信号群、Ｓｏｕｔ１（ｋ），Ｓｏｕｔ１（Ｎ），Ｓｏｕｔ２（ｋ）…制御信号、ＴＲ１，ＴＲ２…寄生トランジスタ、Ｖ（１）〜Ｖ（Ｎ）…入力電圧、ＶＰ…電源電圧、ＶＳＳ…基準電位。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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