(57)【要約】【課題】一つの実施形態は、アシスト制御を適正に行うことに適した半導体記憶装置を提供することを目的とする。【解決手段】一つの実施形態によれば、ビットセルと１対のビット線とワード線とライトアンプとワード線ドライバとアシストタイミング制御回路とを有する半導体記憶装置が提供される。１対のビット線は、ビットセルに電気的に接続されている。ワード線は、ビットセルに電気的に接続されている。ライトアンプは、１対のビット線に電気的に接続されている。ワード線ドライバは、ワード線に電気的に接続されている。アシストタイミング制御回路は、出力側がライトアンプ及びワード線ドライバに電気的に接続されている。【選択図】図１
2020149747.tif 000002
【特許請求の範囲】
【請求項１】
ビットセルと、
前記ビットセルに電気的に接続された１対のビット線と、
前記ビットセルに電気的に接続されたワード線と、
前記１対のビット線に電気的に接続されたライトアンプと、
前記ワード線に電気的に接続されたワード線ドライバと、
出力側が前記ライトアンプ及び前記ワード線ドライバに電気的に接続されたアシストタイミング制御回路と、
を備えた半導体記憶装置。
【請求項２】
前記アシストタイミング制御回路は、第１のタイミングにおいて、前記ワード線ドライバへ第１のアシスト制御信号を供給し、前記第１のタイミングより後の第２のタイミングにおいて、前記ライトアンプへ第２のアシスト制御信号を供給する
請求項１に記載の半導体記憶装置。
【請求項３】
前記アシストタイミング制御回路の入力側に電気的に接続され、前記第１のアシスト制御信号に対応した第１の信号を前記アシストタイミング制御回路へ供給する第１の遅延回路と、
前記アシストタイミング制御回路の入力側に電気的に接続され、前記第２のアシスト制御信号に対応した第２の信号を前記アシストタイミング制御回路へ供給する第２の遅延回路と、
をさらに備えた
請求項２に記載の半導体記憶装置。
【請求項４】
前記アシストタイミング制御回路は、前記第１の信号と前記第２の信号とのうち遅い方の信号に応じて、前記ワード線ドライバへ第１のアシスト制御信号を供給する
請求項３に記載の半導体記憶装置。
【請求項５】
前記アシストタイミング制御回路は、前記第１の遅延回路が電気的に接続された第１の入力ノードと前記第２の遅延回路が電気的に接続された第２の入力ノードと前記ワード線ドライバが電気的に接続された第１の出力ノードとを有する論理積回路を有する
請求項３に記載の半導体記憶装置。
【請求項６】
前記アシストタイミング制御回路は、前記第１の出力ノードが電気的に接続された入力ノードと前記ライトアンプが電気的に接続された出力ノードとを有する遅延素子をさらに有する
請求項５に記載の半導体記憶装置。
【請求項７】
ビットセルと、
前記ビットセルに電気的に接続された１対のビット線と、
前記ビットセルに電気的に接続されたワード線と、
前記１対のビット線に電気的に接続されたライトアンプと、
前記ワード線に電気的に接続されたワード線ドライバと、
ワード線電圧検知回路と、
入力側が前記ワード線電圧検知回路に電気的に接続され、出力側が前記ライトアンプに電気的に接続されたアシストタイミング制御回路と、
を備えた半導体記憶装置。
【請求項８】
ダミービットセルと、
前記ダミービットセルに電気的に接続されたダミーワード線と、
前記ダミーワード線に電気的に接続されたダミーワード線ドライバと、
をさらに備え、
前記ワード線電圧検知回路は、前記ダミーワード線に電気的に接続されている
請求項７に記載の半導体記憶装置。
【請求項９】
前記アシストタイミング制御回路は、前記ワード線電圧検知回路から受ける信号に応じて、前記ライトアンプへアシスト制御信号を供給する
請求項７又は８に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の半導体記憶装置では、ビットセルの動作をアシストするアシスト制御が行われることがある。このとき、アシスト制御が適正に行われることが望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−０３２３３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、アシスト制御を適正に行うことに適した半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
一つの実施形態によれば、ビットセルと１対のビット線とワード線とライトアンプとワード線ドライバとアシストタイミング制御回路とを有する半導体記憶装置が提供される。１対のビット線は、ビットセルに電気的に接続されている。ワード線は、ビットセルに電気的に接続されている。ライトアンプは、１対のビット線に電気的に接続されている。ワード線ドライバは、ワード線に電気的に接続されている。アシストタイミング制御回路は、出力側がライトアンプ及びワード線ドライバに電気的に接続されている。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施形態におけるビットセルアレイ及び周辺回路の一部の構成を示す図である。
【図２】図２は、実施形態におけるビットセルの構成を示す図である。
【図３】図３は、実施形態におけるアシスト動作のタイミングを示す波形図である。
【図４】図４は、実施形態にかかる半導体記憶装置の構成を示す図である。
【図５】図５は、実施形態におけるアシストタイミング制御回路の構成を示す図である。
【図６】図６は、実施形態にかかる半導体記憶装置の動作を示す図である。
【図７】図７は、実施形態の変形例にかかる半導体記憶装置の構成を示す図である。
【図８】図８は、実施形態の変形例にかかる半導体記憶装置の動作を示す図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかる半導体記憶装置を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
【０００８】
（実施形態）
実施形態にかかる半導体記憶装置は、例えばＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）であり、複数のビットセルを有する。複数のビットセルのそれぞれには、データを保持するために電力が継続的に供給され、低消費電力化・低電圧動作が要求され得る。各ビットセルへの電源電位が低電圧化すると、各ビットセルからデータをリードする際にデータが破壊されたり、各ビットセルへデータをライトしにくくなったりすることがある。
【０００９】
具体的には、半導体記憶装置１は、図１に示すように構成され得る。図１は、半導体記憶装置１におけるビットセルアレイ２及び周辺回路の一部の構成を示す図である。半導体記憶装置１は、ビットセルアレイ２、複数のワード線ＷＬ［０］，ＷＬ［１］、複数の１対のビット線（ＢＬ［０］，ＢＬＢ［０］），（ＢＬ［１］，ＢＬＢ［１］）、ロウデコーダ（Ｒｏｗ  Ｄｅｃｏｄｅｒ）３、ワード線ドライバ（Ｗｏｒｄ  Ｌｉｎｅ  Ｄｒｉｖｅｒ）４、ライトアンプ（Ｗｒｉｔｅ  Ａｍｐ．）５、及びセンスアンプ（Ｓｅｎｓｅ  Ａｍｐ．）６を有する。図１では、図示の簡略化のため、ビットセルアレイ２において２ロウ×２カラムのビットセルＢＣ（０，０）〜ＢＣ（１，１）が配列されている場合を例示している。
【００１０】
ロウデコーダ３及びワード線ドライバ４は、複数のワード線ＷＬ［０］，ＷＬ［１］を介して複数のビットセルビットセルＢＣ（０，０）〜ＢＣ（１，１）に接続されている。
【００１１】
複数のワード線ＷＬ［０］，ＷＬ［１］は、それぞれロウ方向に延びているとともに、カラム方向に配列されている。各ワード線ＷＬは、同一ロウのビットセルＢＣに共通に接続される。ワード線ＷＬ［０］は、ビットセルＢＣ（０，０），ＢＣ（０，１）に共通に接続される。ワード線ＷＬ［１］は、ビットセルＢＣ（１，０），ＢＣ（１，１）に共通に接続される。
【００１２】
ライトアンプ５及びセンスアンプ６は、それぞれ、複数の一対のビット線（ＢＬ［０］，ＢＬＢ［０］），（ＢＬ［１］，ＢＬＢ［１］）を介して複数のビットセルＢＣ（０，０）〜ＢＣ（１，１）に接続されている。
【００１３】
複数の一対のビット線（ＢＬ［０］，ＢＬＢ［０］），（ＢＬ［１］，ＢＬＢ［１］）は、それぞれカラム方向に延びているとともに、ロウ方向に配列されている。各一対のビット線ＢＬ，ＢＬＢは、同一カラムのビットセルＢＣに共通に接続される。一対のビット線ＢＬ［０］，ＢＬＢ［０］は、ビットセルＢＣ（１，０），ＢＣ（０，０）に共通に接続される。一対のビット線ＢＬ［１］，ＢＬＢ［１］は、ビットセルＢＣ（１，１），ＢＣ（０，１）に共通に接続される。
【００１４】
各ビットセルＢＣは、図２に示すように構成される。図２では、ビットセルＢＣ（０，０）の構成について例示するが、他のビットセルＢＣ（０，１）〜ＢＣ（１，１）の構成もビットセルＢＣ（０，０）の構成と同様である。
【００１５】
ビットセルＢＣ（０，０）は、負荷トランジスタＴ３、Ｔ５、駆動トランジスタＴ４、Ｔ６及び転送トランジスタＴ１、Ｔ２を有する６トランジスタ型のＳＲＡＭセルである。負荷トランジスタＴ３と駆動トランジスタＴ４とはインバータＩＮＶ１を構成し、負荷トランジスタＴ５と駆動トランジスタＴ６とはインバータＩＮＶ２を構成する。インバータＩＮＶ１の出力端子は反転記憶ノードＮｃを介してインバータＩＮＶ２の入力端子に接続され、インバータＩＮＶ２の出力端子は記憶ノードＮｔを介してインバータＩＮＶ１の入力端子に接続されている。インバータＩＮＶ１とインバータＩＮＶ２は、フリップフロップを構成する。
【００１６】
フリップフロップの記憶ノードＮｔとビット線ＢＬとの間には、転送トランジスタＴ１が接続されている。フリップフロップの反転記憶ノードＮｃと反転ビット線ＢＬＢとの間には、転送トランジスタＴ２が接続されている。転送トランジスタＴ１、Ｔ２はそれぞれ、ワード線ドライバ４からワード線ＷＬにアクティブレベルの制御信号が供給された際にオンする。これにより、記憶ノードＮｔ及び反転記憶ノードＮｃとビット線ＢＬ及び反転ビット線ＢＬＢとがそれぞれ電気的に接続される。
【００１７】
例えば、ビットセルＢＣにおいて、記憶ノードＮｔにＬレベルが保持され、反転記憶ノードＮｃにＨレベルが保持されている場合を例示する。リード動作において、転送トランジスタＴ１、Ｔ２がオンされると、記憶ノードＮｔ、Ｎｃに保持されたデータがビット線ＢＬ及び反転ビット線ＢＬＢへ転送される。これにより、メモリセルＭＣにより保持されたデータがビット線ＢＬ及び反転ビット線ＢＬＢを介してセンスアンプ６におけるカラムデコーダ６ａへ読み出される。センスアンプ６は、カラムデコーダ６ａで選択されたカラムのデータを検知して出力データＤａｔａＯｕｔとして出力する。
【００１８】
このとき、ビットセルＢＣへの電源電位が低電圧化すると、Ｈレベル及びＬレベルの判定レベルの電位も低電圧化する。これに伴い、転送トランジスタＴ１、Ｔ２がオンしてビット線ＢＬ及び反転ビット線ＢＬＢから記憶ノードＮｔ及び反転記憶ノードＮｃへ移動し得る電荷により、記憶ノードＮｔ及び／又は反転記憶ノードＮｃの電位が論理的に反転する可能性がある。すなわち、記憶ノードＮｔ及び／又は反転記憶ノードＮｃに保持されたデータが破壊される可能性がある。
【００１９】
それに対して、ワード線ドライバ４は、図３に示すように、リード動作の期間ＴＰｒｄにおいて、リードアシスト動作を行う。リードアシスト動作は、ビットセルＢＣに保持されたデータの破壊を抑制するための動作であり、転送トランジスタＴ１、Ｔ２のドライブ能力を下げるような動作を含む。図３は、アシスト動作のタイミングを示す波形図である。
【００２０】
ワード線ドライバ４は、リード動作の期間ＴＰｒｄにおいて、ワード線ＷＬへ供給する制御信号のレベルをハイレベルＶＨ（例えば、１．２Ｖ）より低いリードアシストレベルＶＲＡＳＴ（例えば、１．０Ｖ）に制御する。これにより、転送トランジスタＴ１、Ｔ２のゲート電圧が低く抑えられるので、転送トランジスタＴ１、Ｔ２のドライブ能力が下がる。これにより、ビット線ＢＬ及び反転ビット線ＢＬＢから記憶ノードＮｔ及び反転記憶ノードＮｃへの電荷の移動が抑制されるので、記憶ノードＮｔ及び／又は反転記憶ノードＮｃの電位が論理的に反転しにくくなる。すなわち、記憶ノードＮｔ及び／又は反転記憶ノードＮｃに保持されたデータの破壊を抑制できる。
【００２１】
また、例えば、ライト動作において、転送トランジスタＴ１、Ｔ２がオンされると、ライトアンプ５からビット線ＢＬ及び反転ビット線ＢＬＢへ供給されたデータ（電圧）が記憶ノードＮｔ、Ｎｃへ転送され、記憶ノードＮｔ、Ｎｃにデータに応じた電位レベルが書き込まれる。
【００２２】
このとき、ビットセルＢＣへの電源電位が低電圧化すると、転送トランジスタＴ１、Ｔ２のゲート電圧が低電圧化する。これに伴い、ビットセルＢＣのデータを書き換える場合、ビット線ＢＬ及び反転ビット線ＢＬＢから記憶ノードＮｔ及び反転記憶ノードＮｃへ移動し得る電荷の量が記憶ノードＮｔ、Ｎｃの電位を論理的に反転させる量より不足する可能性がある。すなわち、記憶ノードＮｔ及び反転記憶ノードＮｃに異なるレベルのデータをライトしにくくなる可能性がある。
【００２３】
それに対して、ライトアンプ５は、図３に示すように、ライト動作の期間ＴＰｗｒにおいて、ライトアシスト動作を行う。ライトアシスト動作は、ビットセルＢＣのデータの書き換えを促進するための動作であり、転送トランジスタＴ１、Ｔ２のドライブ能力を上げるような動作を含む。
【００２４】
ライトアンプ５は、ライト動作の期間ＴＰｗｒにおいて、ビット線ＢＬへ供給する電位レベルをローレベルＶＬ（例えば、０Ｖ）より低いライトアシストレベルＶＷＡＳＴ（例えば、−０．２Ｖ）に制御する。これにより、転送トランジスタＴ１、Ｔ２のゲート・ソース間電圧が増加するので、転送トランジスタＴ１、Ｔ２のドライブ能力が上がる。これにより、ビット線ＢＬ及び反転ビット線ＢＬＢから記憶ノードＮｔ及び反転記憶ノードＮｃへの電荷の移動が促進されるので、記憶ノードＮｔ及び反転記憶ノードＮｃの電位が論理的に反転しやすくなる。すなわち、記憶ノードＮｔ及び反転記憶ノードＮｃに異なるレベルのデータをライトしやすくなる。
【００２５】
ここで、半導体記憶装置１の動作を高速化するためには、リード動作とライト動作とを連続的に行うことが有効である。各ビットセルＢＣが低電圧化する場合、半導体記憶装置１は、リード動作の期間にリードアシスト動作を行い、ライト動作の期間にライトアシスト動作を行う。また、選択ビットセルＢＣのワード線にアクティブレベルの制御信号を供給するとそのワード線を共有する非選択ビットセルＢＣの転送トランジスタＴ１、Ｔ２もオンされリード可能な状態になるため、リード動作を行わない場合においても、ライト動作の前半の期間にリードアシスト動作を行い、ライト動作の後半の期間にライトアシスト動作を行うことがある。
【００２６】
このとき、リードアシスト動作及びライトアシスト動作では、逆方向の制御が行われ得る。すなわち、リードアシスト動作では、ビットセルＢＣの転送トランジスタＴ１、Ｔ２のドライブ能力を下げる制御を行うのに対して、ライトアシスト動作では、ビットセルＢＣの転送トランジスタＴ１、Ｔ２のドライブ能力を上げる制御を行う。このため、リードアシスト動作の期間とライトアシスト動作の期間とが重複する（すなわち、ライト動作の開始タイミングがリード動作の完了タイミングより前になる）と、リード動作及び／又はライト動作における誤動作が発生し得る。例えば、半導体記憶装置１において、リードアシスト動作及び／又はライトアシスト動作のタイミングが別制御となっていると、製造プロセスによる回路素子のばらつきや電圧・温度などの動作環境の変動によってタイミングがずれて、リードアシスト動作の期間とライトアシスト動作の期間とが重複する可能性がある。
【００２７】
それに対して、図３に示すように、リードアシスト動作の完了タイミングとライトアシスト動作の開始タイミングとの間のマージン期間ＴＰｍｇを長く確保すれば、リードアシスト動作とライトアシスト動作とが干渉しないようにすることが可能である。この場合、１つのビットセルＢＣの動作期間ＴＰｏｐ（＝ＴＰｒｄ＋ＴＰｍｇ＋ＴＰｗｒ）が長時間化し、半導体記憶装置１の動作の高速化が困難になる可能性がある。
【００２８】
そこで、本実施形態では、半導体記憶装置１において、リードアシスト動作の完了を指示する信号とライトアシスト動作の開始を指示する信号とのうち遅い方の信号を用いて、リードアシスト動作の完了とライトアシスト動作の開始とを順次に行うよう制御することで、半導体記憶装置１の動作の高速化を図る。
【００２９】
具体的には、半導体記憶装置１は、図４に示すように、主制御回路（Ｃｏｎｔｒｏｌ）７、ライトアンプ制御回路（Ｗｒｉｔｅ  Ａｍｐ．  Ｃｏｎｔｒｏｌｌｅｒ）８、レプリカ遅延回路（Ｂｉｔ  Ｌｉｎｅ  Ｒｅｐｌｉｃａ  Ｄｅｌａｙ）９、アシストタイミング制御回路（Ｗｒｉｔｅ／Ｒｅａｄ  Ａｓｓｉｓｔ  Ｃｏｎｔｒｏｌｌｅｒ）１０、ダミーワード線ドライバ（Ｄｕｍｍｙ  Ｗｏｒｄ  Ｌｉｎｅ  Ｄｒｉｖｅｒ）１１、ダミービットセル（Ｄｕｍｍｙ  Ｂｉｔ  Ｃｅｌｌ）１２、レプリカ遅延回路（Ｂｉｔ  Ｌｉｎｅ  Ｒｅｐｌｉｃａ  Ｄｅｌａｙ）１３、及びセンスアンプ制御回路（Ｓｅｎｓｅ  Ａｍｐ．  Ｃｏｎｔｒｏｌｌｅｒ）１４をさらに有する。図４は、半導体記憶装置１の構成を示す図である。
【００３０】
主制御回路７は、外部（例えば、上位のコントローラ）からクロックＣｌｏｃｋ、ライトイネーブル信号ＷｒｉｔｅＥｎ、アドレス信号Ａｄｄｒｅｓｓを受ける。ライトアンプ制御回路８は、主制御回路７及びレプリカ遅延回路９及びライトアンプ５の間に電気的に接続されている。レプリカ遅延回路９は、ライトアンプ制御回路８及びアシストタイミング制御回路１０の間に電気的に接続されている。
【００３１】
ロウデコーダ３は、主制御回路７及びワード線ドライバ４の間に電気的に接続されている。ワード線ドライバ４は、ロウデコーダ３及びビットセルアレイ２の間に電気的に接続されている。ビットセルアレイ２は、ワード線ドライバ４、ライトアンプ５、及びセンスアンプ６の間に電気的に接続されている。センスアンプ制御回路１４は、主制御回路７及びセンスアンプ６の間に電気的に接続されている。
【００３２】
ダミーワード線ドライバ１１は、主制御回路７及びダミービットセル１２の間に電気的に接続されている。ダミーワード線ドライバ１１は、ダミーワード線ＤＷＬを介してダミービットセル１２に電気的に接続されている。ダミービットセル１２は、ダミーワード線ドライバ１１及びレプリカ遅延回路１３の間に電気的に接続されている。レプリカ遅延回路１３は、ダミービットセル１２及びアシストタイミング制御回路１０の間に電気的に接続されている。
【００３３】
アシストタイミング制御回路１０は、レプリカ遅延回路９、レプリカ遅延回路１３、ワード線ドライバ４、ダミーワード線ドライバ１１、及びライトアンプ５を有する。アシストタイミング制御回路１０は、入力ノード１１１がレプリカ遅延回路９に電気的に接続され、入力ノード１１２がレプリカ遅延回路１３に電気的に接続され、出力ノード１１３がワード線ドライバ４及びダミーワード線ドライバ１１にそれぞれ電気的に接続され、出力ノード１１４がライトアンプ５に電気的に接続されている。
【００３４】
アシストタイミング制御回路１０は、例えば、図５に示すように構成され得る。図５は、アシストタイミング制御回路１０の構成を示す図である。
【００３５】
アシストタイミング制御回路１０は、遅延素子１０ａ、遅延素子１０ｂ、論理積回路１０ｃ、及び遅延素子１０ｄを有する。遅延素子１０ａは、遅延素子１０ｂ、及び遅延素子１０ｄは、互いに等価な遅延量を有していてもよい。遅延素子１０ａは、入力ノード１０ａ１が入力ノード１１１に電気的に接続されている。遅延素子１０ｂは、入力ノード１０ｂ１が入力ノード１１２に電気的に接続されている。論理積回路１０ｃは、入力ノード１０ｃ１が遅延素子１０ａの出力ノード１０ａ２に電気的に接続され、入力ノード１０ｃ２が遅延素子１０ｂの出力ノード１０ｂ２に電気的に接続され、出力ノード１０ｃ３が遅延素子１０ｄの入力ノード１０ｄ１と出力ノード１１３とにそれぞれ電気的に接続されている。遅延素子１０ｄの出力ノード１０ｄ２は、出力ノード１１４に電気的に接続されている。
【００３６】
次に、半導体記憶装置１の動作について図６を用いて説明する。図６は、半導体記憶装置１の動作を示す図である。半導体記憶装置１は、図６（ａ）、図６（ｂ）、図６（ｃ）に示す動作を順次に行う。
【００３７】
図６（ａ）に一点鎖線の矢印で示すように、主制御回路７は、リードアシスト動作を完了すべきと判断すると、リードアシスト動作の完了を指示する制御信号（リードアシスト完了指示信号）をダミーワード線ドライバ１１、ダミービットセル１２、及びレプリカ遅延回路１３経由でアシストタイミング制御回路１０へ供給する。また、図６（ａ）に点線の矢印で示すように、主制御回路７は、ライトアシスト動作を開始すべきと判断すると、ライトアシスト動作の開始を指示する制御信号（ライトアシスト開始指示信号）をライトアンプ制御回路８及びレプリカ遅延回路９経由でアシストタイミング制御回路１０へ供給する。
【００３８】
図６（ｂ）に点線で示すように、アシストタイミング制御回路１０は、リードアシスト完了指示信号とライトアシスト開始指示信号とのうち遅い方の信号に応じて、ワード線ドライバ４及びダミーワード線ドライバ１１のそれぞれへ、リードアシスト動作の完了を制御するリードアシスト制御信号を供給する。これに応じて、ワード線ドライバ４及びダミーワード線ドライバ１１は、それぞれ、リードアシスト動作を完了させる。例えば、ワード線ドライバ４及びダミーワード線ドライバ１１は、それぞれ、選択ワード線ＷＬ及び選択ダミーワード線へ供給する制御信号のレベルをリードアシストレベルＶＲＡＳＴからハイレベルＶＨへ変更する（図３参照）。
【００３９】
その後、図６（ｃ）に点線で示すように、アシストタイミング制御回路１０は、ライトアンプ５へ、ライトアシスト動作の開始を制御するライトアシスト制御信号を供給する。これに応じて、ライトアンプ５は、ライトアシスト動作を開始する。例えば、ライトアンプ５は、選択ビット線ＢＬへ供給する電位レベルをローレベルＶＬからライトアシストレベルＶＷＡＳＴへ変更する（図３参照）。
【００４０】
半導体記憶装置１では、製造プロセスによる回路素子のばらつきや電圧・温度などの動作環境の変動によって、レプリカ遅延回路９の遅延量とレプリカ遅延回路１３の遅延量とでばらつきが生じ得る。これに対して、アシストタイミング制御回路１０は、リードアシスト完了指示信号とライトアシスト開始指示信号とのうちタイミング的にワースト側の信号をトリガーとしてリードアシスト動作の完了を制御し、その制御信号に対して例えば遅延素子１段分で遅延させた制御信号でライトアシスト動作の開始を制御する。これにより、図６（ａ）〜図６（ｃ）に示されるように、タイミング的に、確実に、「リードアシスト動作の完了」→「ライトアシスト動作の開始」の順に制御が行われるようにすることができる。
【００４１】
以上のように、本実施形態では、半導体記憶装置１において、リードアシスト動作の完了を指示する信号とライトアシスト動作の開始を指示する信号とのうち遅い方の信号を用いて、リードアシスト動作の完了とライトアシスト動作の開始とを順次に行うよう制御する。これにより、リードアシスト動作とライトアシスト動作とが干渉しないようにすることができ、半導体記憶装置１の動作を高速化できる。したがって、製造プロセスによる回路素子のばらつきや電圧・温度などの動作環境の変動がある場合に、動作速度を犠牲にすることなく、低電圧のライト動作、リード動作の安定化を実現できる。
【００４２】
なお、リードアシスト信号のレプリカディレイ通過後ではなく、ダミーワード線の電位がＨレベルになったことを検出した結果として生成される信号と、ライトアシスト信号のレプリカディレイ通過後の信号とを使って、ライトアシスト動作の開始を制御するライトアシスト制御信号を生成してもよい。
【００４３】
例えば、半導体記憶装置１ｊは、図７に示すように構成され得る。図７は、実施形態に変形例にかかる半導体記憶装置１ｊの構成を示す図である。半導体記憶装置１ｊは、アシストタイミング制御回路１０（図４参照）に代えて、アシストタイミング制御回路（Ｒｅａｄ  Ａｓｓｉｓｔ  Ｃｏｎｔｒｏｌｌｅｒ）１６ｊ及びアシストタイミング制御回路（Ｗｒｉｔｅ  Ａｓｓｉｓｔ  Ｃｏｎｔｒｏｌｌｅｒ）１０ｊを有し、ワード線電圧検知回路（Ｗｏｒｄ  Ｌｉｎｅ  Ｈｉｇｈ  Ｌｅｖｅｌ  Ｄｅｔｅｃｔｏｒ）１５ｊをさらに有する。アシストタイミング制御回路１６ｊは、レプリカ遅延回路１３とワード線ドライバ４及びダミーワード線ドライバ１１との間に電気的に接続されている。アシストタイミング制御回路１０ｊは、レプリカ遅延回路９とライトアンプ５との間に電気的に接続されている。ワード線電圧検知回路１５ｊは、ダミーワード線ドライバ１１、ダミービットセル１２、及びアシストタイミング制御回路１０ｊの間に電気的に接続されている。すなわち、ワード線電圧検知回路１５ｊは、ダミーワード線に電気的に接続されている。
【００４４】
また、半導体記憶装置１ｊは、図８に示すような動作を行う。図８は、半導体記憶装置１ｊの動作を示す図である。半導体記憶装置１ｊは、図８（ａ）、図８（ｂ）、図８（ｃ）に示す動作を順次に行う。
【００４５】
図８（ａ）に示すように、主制御回路７は、リードアシスト動作を完了すべきと判断すると、一点鎖線の矢印で示すように、リードアシスト動作の完了を指示する制御信号（リードアシスト完了指示信号）をダミーワード線ドライバ１１、ダミービットセル１２、レプリカ遅延回路１３、及びタイミング制御回路１６ｊ経由でワード線ドライバ４及びダミーワード線ドライバ１１へ供給する。これに応じて、ワード線ドライバ４及びダミーワード線ドライバ１１は、それぞれ、リードアシスト動作を完了させる。例えば、ワード線ドライバ４及びダミーワード線ドライバ１１は、それぞれ、選択ワード線ＷＬ及び選択ダミーワード線へ供給する制御信号のレベルをリードアシストレベルＶＲＡＳＴからハイレベルＶＨへ変更する（図３参照）。これに応じて、ワード線電圧検知回路１５ｊは、選択ダミーワード線へ供給する制御信号のレベルがリードアシストレベルＶＲＡＳＴからハイレベルＶＨへ変更されたことを検知する。
【００４６】
図８（ｂ）に点線の矢印で示すように、主制御回路７は、ライトアシスト動作を開始すべきと判断すると、ライトアシスト動作の開始を指示する制御信号（ライトアシスト開始指示信号）をライトアンプ制御回路８及びレプリカ遅延回路９経由でアシストタイミング制御回路１０ｊへ供給する。また、図８（ｂ）に一点鎖線の矢印で示すように、ワード線電圧検知回路１５ｊは、選択ダミーワード線へ供給する制御信号のレベルがリードアシストレベルＶＲＡＳＴからハイレベルＶＨへ変更されたことを示すレベル変更検知信号をアシストタイミング制御回路１０ｊへ供給する。
【００４７】
図８（ｃ）に点線で示すように、アシストタイミング制御回路１０ｊは、レベル変更検知信号とライトアシスト開始指示信号とのうち遅い方の信号に応じて、ライトアンプ５へ、ライトアシスト動作の開始を制御するライトアシスト制御信号を供給する。これに応じて、ライトアンプ５は、ライトアシスト動作を開始する。例えば、ライトアンプ５は、選択ビット線ＢＬへ供給する電位レベルをローレベルＶＬからライトアシストレベルＶＷＡＳＴへ変更する（図３参照）。
【００４８】
このように、ダミーワード線の電位がＨレベルになったことを検出した結果として生成される信号と、ライトアシスト信号のレプリカディレイ通過後の信号とを使って、ライトアシスト制御信号を生成することによっても、リードアシスト動作とライトアシスト動作とが干渉しないようにすることができ、半導体記憶装置１ｊの動作を高速化できる。
【００４９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５０】
１，１ｊ  半導体記憶装置、４  ワード線ドライバ、５  ライトアンプ、１０，１０ｊ、１６ｊ  タイミング制御回路、１１  ダミーワード線ドライバ、１５ｊ  ワード線電圧検知回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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