(57)【要約】【課題】高品質な半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置１は、ワード線ＷＬ＿ｓｅｌに接続されるメモリセルＭＴ＿ｎおよびメモリセルＭＴ＿ｍと、メモリセルＭＴ＿ｎに接続される第１ビット線ＢＬと、メモリセルＭＴ＿ｍに接続される第２ビット線ＢＬと、制御回路とを含み、前記制御回路は、第１ビット線ＢＬとノードＳＥＮ＿ｎとの間に設けられ、ノードＳＥＮ＿ｎに電気的に接続される一端を含む第１トランジスタＴｒ５と、第２ビット線ＢＬとノードＳＥＮ＿ｍとの間に設けられ、ノードＳＥＮ＿ｍに電気的に接続される一端を含む第２トランジスタＴｒ５とを含み、第２トランジスタＴｒ５は第１トランジスタＴｒ５に隣り合うように設けられ、前記制御回路は、第１トランジスタＴｒ５と第２トランジスタＴｒ５との一方をオフ状態にしつつもう一方をオン状態にするように構成される。【選択図】図１１
2020144966.tif 000002
【特許請求の範囲】
【請求項１】
第１ワード線に接続される第１メモリセルおよび第２メモリセルと、
前記第１メモリセルに接続される第１ビット線と、
前記第２メモリセルに接続される第２ビット線と、
第１ノードおよび第２ノードと、前記第１ビット線と前記第１ノードとの間に設けられ、前記第１ノードに電気的に接続される一端を含む第１トランジスタと、前記第２ビット線と前記第２ノードとの間に設けられ、前記第２ノードに電気的に接続される一端を含む第２トランジスタとを備える制御回路とを具備し、
前記第２トランジスタは前記第１トランジスタに隣り合うように設けられ、
前記制御回路は、
前記第２トランジスタをオフ状態にしつつ前記第１トランジスタをオン状態にして前記第１ノードを前記第１ビット線に電気的に接続し、前記第１ビット線に電気的に接続された後の前記第１ノードをセンスし、
前記第１トランジスタをオフ状態にしつつ前記第２トランジスタをオン状態にして前記第２ノードを前記第２ビット線に電気的に接続し、前記第２ビット線に電気的に接続された後の前記第２ノードをセンスする
ように構成される、
半導体記憶装置。
【請求項２】
前記制御回路は、前記第２ノードの電位を維持しつつ前記第１トランジスタをオン状態にし、前記第１ノードの電位を維持しつつ前記第２トランジスタをオン状態にするように構成される、請求項１に記載の半導体記憶装置。
【請求項３】
前記制御回路は、前記第２ノードに第１電圧を供給しつつ前記第１トランジスタをオン状態にし、前記第１ノードに前記第１電圧を供給しつつ前記第２トランジスタをオン状態にするように構成される、請求項１に記載の半導体記憶装置。
【請求項４】
前記制御回路は、前記第１ノードを前記第１電圧により充電した後に前記第１トランジスタをオン状態にし、前記第２ノードを前記第１電圧により充電した後に前記第２トランジスタをオン状態にするように構成される、請求項３に記載の半導体記憶装置。
【請求項５】
前記制御回路は、
前記第１ノードに電気的に接続される第１端と、第１電圧が供給される第２端とを含む第３トランジスタと、
前記第２ノードに電気的に接続される第１端と、前記第１電圧が供給される第２端とを含む第４トランジスタとを備え、
前記第３トランジスタをオフ状態かつ前記第４トランジスタをオン状態にしつつ前記第１トランジスタをオン状態にし、前記第４トランジスタをオフ状態かつ前記第３トランジスタをオン状態にしつつ前記第２トランジスタをオン状態にするように構成される、
請求項１に記載の半導体記憶装置。
【請求項６】
前記制御回路は、前記第１ノードと前記第２ノードとを異なるタイミングでセンスするように構成される、請求項１に記載の半導体記憶装置。
【請求項７】
前記第１トランジスタが設けられるアクティブエリアと前記第２トランジスタが設けられるアクティブエリアは、間隔を有して設けられる、請求項１に記載の半導体記憶装置。
【請求項８】
前記第１ワード線に接続される第３メモリセルと、
前記第３メモリセルに接続される第３ビット線とをさらに具備し、
前記制御回路は、第３ノードと、前記第３ビット線と前記第３ノードとの間に設けられ、前記第３ノードに電気的に接続される一端を含む第５トランジスタとをさらに備え、
前記第５トランジスタは前記第１トランジスタに隣り合うように設けられ、
前記制御回路は、前記第１トランジスタをオフ状態にしつつ前記第５トランジスタをオン状態にして前記第３ノードを前記第３ビット線に電気的に接続し、前記第３ビット線に電気的に接続された後の前記第３ノードをセンスするようにさらに構成される、
請求項１に記載の半導体記憶装置。
【請求項９】
前記第５トランジスタ、前記第１トランジスタ、および前記第２トランジスタは、第１方向に沿って前記第５トランジスタ、前記第１トランジスタ、前記第２トランジスタの順で順次隣り合うように設けられる、請求項８に記載の半導体記憶装置。
【請求項１０】
第１ワード線に接続される第１メモリセルおよび第２メモリセルと、
前記第１メモリセルに接続される第１ビット線と、
前記第２メモリセルに接続される第２ビット線と、
前記第１ビット線に接続され、第１ノードを含む第１センスアンプであって、前記第１ノードが前記第１ビット線に電気的に接続された後に前記第１ノードをセンスするように構成される第１センスアンプと、
前記第２ビット線に接続され、第２ノードを含む第２センスアンプであって、前記第２ノードが前記第２ビット線に電気的に接続された後に前記第２ノードをセンスするように構成される第２センスアンプと、
前記第１ノードを第１電圧により充電した後に、前記第２ノードの電位を第２電圧により維持しつつ前記第１ノードを前記第１ビット線に電気的に接続し、前記第２ノードを前記第１電圧により充電した後に、前記第１ノードの電位を前記第２電圧により維持しつつ前記第２ノードを前記第２ビット線に電気的に接続するように構成される制御回路と
を備える半導体記憶装置。
【請求項１１】
前記第１電圧の大きさは、前記第２電圧の大きさと等しい、請求項１０に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１８−１２０６４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高品質な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、第１ワード線に接続される第１メモリセルおよび第２メモリセルと、前記第１メモリセルに接続される第１ビット線と、前記第２メモリセルに接続される第２ビット線と、制御回路とを含み、前記制御回路は、第１ノードおよび第２ノードと、前記第１ビット線と前記第１ノードとの間に設けられ、前記第１ノードに電気的に接続される一端を含む第１トランジスタと、前記第２ビット線と前記第２ノードとの間に設けられ、前記第２ノードに電気的に接続される一端を含む第２トランジスタとを含み、前記第２トランジスタは前記第１トランジスタに隣り合うように設けられ、前記制御回路は、前記第２トランジスタをオフ状態にしつつ前記第１トランジスタをオン状態にして前記第１ノードを前記第１ビット線に電気的に接続し、前記第１ビット線に電気的に接続された後の前記第１ノードをセンスし、前記第１トランジスタをオフ状態にしつつ前記第２トランジスタをオン状態にして前記第２ノードを前記第２ビット線に電気的に接続し、前記第２ビット線に電気的に接続された後の前記第２ノードをセンスするように構成される。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置を含むメモリシステムの構成の一例を示すブロック図。
【図２】第１実施形態に係る半導体記憶装置の構成の一例を示すブロック図。
【図３】第１実施形態に係る半導体記憶装置中のメモリセルアレイの回路構成の一例を示す図。
【図４】第１実施形態に係る半導体記憶装置中のメモリセルアレイの断面構造の一部の一例を示す図。
【図５】第１実施形態に係る半導体記憶装置のメモリセルトランジスタにより形成される閾値電圧分布の一例を示す図。
【図６】第１実施形態に係る半導体記憶装置中のセンスアンプモジュールの構成の一例を示すブロック図。
【図７】第１実施形態に係る半導体記憶装置中のセンスアンプモジュールの回路構成の一部の一例を示す図。
【図８】第１実施形態に係る半導体記憶装置中の各センスアンプユニットに供給される制御信号の割当ての一例を示すブロック図。
【図９】第１実施形態に係る半導体記憶装置中のセンスアンプユニットおよびセンスアンプユニット中のトランジスタのレイアウトの一例を示す図。
【図１０】第１実施形態に係る半導体記憶装置の断面構造の一部の一例を示す図。
【図１１】第１実施形態に係る半導体記憶装置における読出し動作で利用される、センスアンプユニットに係る種々の回路構成要素に印加される電圧の時間変化の一例を示すタイミングチャート。
【図１２】比較例に係る半導体記憶装置における読出し動作で利用される、或るセンスアンプユニットに係る種々の回路構成要素に印加される電圧の時間変化の一例を示すタイミングチャート。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能および構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。
【０００８】
＜第１実施形態＞
以下に、第１実施形態に係る半導体記憶装置１について説明する。
【０００９】
［構成例］
（１）メモリシステム
図１は、第１実施形態に係る半導体記憶装置１を含むメモリシステム３の構成の一例を示すブロック図である。
【００１０】
図１に示されるように、メモリシステム３は、半導体記憶装置１およびメモリコントローラ２を含み、ホスト装置４により制御される。メモリシステム３は、例えば、ＳＳＤ（solid state drive）またはＳＤＴＭカード等である。
【００１１】
半導体記憶装置１は、メモリコントローラ２により制御される。メモリコントローラ２は、ホスト装置４から命令を受け取り、当該受け取った命令に基づいて半導体記憶装置１を制御する。
【００１２】
メモリコントローラ２は、ホストインタフェースユニット２１、ＣＰＵ（central processing unit）２２、ＲＡＭ（random access memory）２３、ＲＯＭ（read only memory）２４、およびメモリインタフェースユニット２５を含む。メモリコントローラ２は、例えばＳｏＣ（System-on-a-chip）として構成される。
【００１３】
ＲＯＭ２４はファームウェア（プログラム）を格納する。ＲＡＭ２３は、当該ファームウェアを保持可能であり、ＣＰＵ２２の作業領域として使用される。ＲＡＭ２３はさらに、データを一時的に保持し、バッファおよびキャッシュとして機能する。ＲＯＭ２４に格納されていてＲＡＭ２３上にロードされたファームウェアがＣＰＵ２２により実行される。これにより、メモリコントローラ２は、書込み動作および後述する読出し動作等を含む種々の動作、ならびに、ホストインタフェースユニット２１およびメモリインタフェースユニット２５の機能の一部を実行する。
【００１４】
ホストインタフェースユニット２１は、バスを介してホスト装置４に接続され、メモリコントローラ２とホスト装置４との間の通信を司る。メモリインタフェースユニット２５は、メモリバスを介して半導体記憶装置１に接続され、メモリコントローラ２と半導体記憶装置１との間の通信を司る。メモリバスは、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、ライトプロテクト信号ＷＰｎ、レディ／ビジー信号Ｒ／Ｂｎ、および信号ＤＱを伝送する。
【００１５】
（２）半導体記憶装置
図２は、第１実施形態に係る半導体記憶装置１の構成の一例を示すブロック図である。第１実施形態に係る半導体記憶装置１は、例えば、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。
【００１６】
図２に示されるように、半導体記憶装置１は、メモリセルアレイ１１、センスアンプモジュール１２、ロウデコーダモジュール１３、入出力回路１４、レジスタ１５、ロジック制御回路１６、シーケンサ１７、レディ／ビジー制御回路１８、および電圧生成回路１９を含む。半導体記憶装置１では、書込みデータＤＡＴをメモリセルアレイ１１に記憶させる書込み動作、読出しデータＤＡＴをメモリセルアレイ１１から読み出す読出し動作等の、各種動作が実行される。
【００１７】
メモリセルアレイ１１は、ブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含む。ブロックＢＬＫは、ビット線およびワード線に関連付けられた複数の不揮発性メモリセルを含み、例えばデータの消去単位となる。半導体記憶装置１では、例えばＳＬＣ（Single-Level Cell）方式またはＭＬＣ（Multi-Level Cell）方式を適用可能である。ＳＬＣ方式では、各メモリセルに１ビットデータが保持され、ＭＬＣ方式では、各メモリセルに２ビットデータが保持される。
【００１８】
入出力回路１４は、メモリコントローラ２との信号ＤＱの入出力を制御する。信号ＤＱは、コマンドＣＭＤ、データＤＡＴ、アドレス情報ＡＤＤ、およびステータス情報ＳＴＳ等を含む。コマンドＣＭＤは、例えば、ホスト装置４からの命令を実行するための命令を含む。データＤＡＴは、書込みデータＤＡＴまたは読出しデータＤＡＴを含む。アドレス情報ＡＤＤは、例えば、カラムアドレスおよびロウアドレスを含む。ステータス情報ＳＴＳは、例えば、書込み動作および読出し動作に関する半導体記憶装置１のステータスに関する情報を含む。
【００１９】
より具体的には、入出力回路１４は、入力回路および出力回路を備え、入力回路および出力回路が次に述べる処理を行う。入力回路は、メモリコントローラ２から、書込みデータＤＡＴ、アドレス情報ＡＤＤ、およびコマンドＣＭＤを受信する。入力回路は、受信した書込みデータＤＡＴをセンスアンプモジュール１２に転送し、受信したアドレス情報ＡＤＤおよびコマンドＣＭＤをレジスタ１５に転送する。出力回路は、レジスタ１５からステータス情報ＳＴＳを受け取り、センスアンプモジュール１２から読出しデータＤＡＴを受け取る。出力回路は、受け取ったステータス情報ＳＴＳおよび読出しデータＤＡＴを、メモリコントローラ２に送信する。ここで、入出力回路１４とセンスアンプモジュール１２は、データバスを介して接続される。データバスは、例えば、信号ＤＱ０〜ＤＱ７に対応する８本のデータ線ＩＯ０〜ＩＯ７を含む。なお、データ線ＩＯの本数は、８本に限定されるものではなく、例えば１６本または３２本であってもよく、任意に設定可能である。
【００２０】
レジスタ１５は、ステータスレジスタ１５１、アドレスレジスタ１５２、およびコマンドレジスタ１５３を含む。
【００２１】
ステータスレジスタ１５１は、ステータス情報ＳＴＳを保持し、当該ステータス情報ＳＴＳを、シーケンサ１７の指示に基づいて入出力回路１４に転送する。
【００２２】
アドレスレジスタ１５２は、入出力回路１４から転送されるアドレス情報ＡＤＤを保持する。アドレスレジスタ１５２は、アドレス情報ＡＤＤ中のカラムアドレスをセンスアンプモジュール１２に転送し、アドレス情報ＡＤＤ中のロウアドレスをロウデコーダモジュール１３に転送する。
【００２３】
コマンドレジスタ１５３は、入出力回路１４から転送されるコマンドＣＭＤを保持し、コマンドＣＭＤをシーケンサ１７に転送する。
【００２４】
ロジック制御回路１６は、メモリコントローラ２から、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、およびライトプロテクト信号ＷＰｎを受信する。ロジック制御回路１６は、受信される信号に基づいて、入出力回路１４およびシーケンサ１７を制御する。
【００２５】
チップイネーブル信号ＣＥｎは、半導体記憶装置１をイネーブルにするために使用される信号である。コマンドラッチイネーブル信号ＣＬＥは、半導体記憶装置１に入力される信号ＤＱがコマンドＣＭＤであることを入出力回路１４に通知するために使用される信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体記憶装置１に入力される信号ＤＱがアドレス情報ＡＤＤであることを入出力回路１４に通知するために使用される信号である。ライトイネーブル信号ＷＥｎおよびリードイネーブル信号ＲＥｎはそれぞれ、例えば信号ＤＱの入力および出力を入出力回路１４に対して命令するために使用される信号である。ライトプロテクト信号ＷＰｎは、データの書込みおよび消去の禁止を半導体記憶装置１に指示するために使用される信号である。
【００２６】
シーケンサ１７は、コマンドレジスタ１５３に保持されるコマンドＣＭＤに基づいて、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１７は、センスアンプモジュール１２、ロウデコーダモジュール１３、および電圧生成回路１９等を制御して、書込み動作および読出し動作等の各種動作を実行する。
【００２７】
レディ／ビジー制御回路１８は、シーケンサ１７による制御にしたがってレディ／ビジー信号Ｒ／Ｂｎを生成し、生成したレディ／ビジー信号Ｒ／Ｂｎをメモリコントローラ２に送信する。レディ／ビジー信号Ｒ／Ｂｎは、半導体記憶装置１がメモリコントローラ２からの命令を受け付けるレディ状態にあるか、あるいは命令を受け付けないビジー状態にあるかを通知するために使用される信号である。
【００２８】
電圧生成回路１９は、シーケンサ１７による制御に基づいて各種電圧を生成し、当該生成した電圧を、メモリセルアレイ１１、センスアンプモジュール１２、およびロウデコーダモジュール１３等に供給する。例えば、電圧生成回路１９は、読出しおよび書込み等の動作で後述のワード線およびソース線に印加する各種電圧を生成する。電圧生成回路１９は、生成したワード線に印加する各種電圧を、ロウデコーダモジュール１３に供給し、生成したソース線に印加する電圧を、メモリセルアレイ１１中のソース線に供給する。
【００２９】
センスアンプモジュール１２は、アドレスレジスタ１５２からカラムアドレスを受け取り、受け取ったカラムアドレスをデコードする。センスアンプモジュール１２は、当該デコードの結果に基づいて、以下のようにメモリコントローラ２とメモリセルアレイ１１との間でのデータＤＡＴの転送動作を実行する。すなわち、センスアンプモジュール１２は、メモリセルアレイ１１内のメモリセルトランジスタの閾値電圧をセンスして読出しデータＤＡＴを生成し、生成した読出しデータＤＡＴを、入出力回路１４を介してメモリコントローラ２に出力する。また、センスアンプモジュール１２は、メモリコントローラ２から入出力回路１４を介して書込みデータＤＡＴを受け取り、受け取った書込みデータＤＡＴを、メモリセルアレイ１１に転送する。
【００３０】
ロウデコーダモジュール１３は、アドレスレジスタ１５２からロウアドレスを受け取り、受け取ったロウアドレスをデコードする。ロウデコーダモジュール１３は、当該デコードの結果に基づいて、読出し動作および書込み動作等の各種動作を実行する対象のブロックＢＬＫを選択する。ロウデコーダモジュール１３は、当該選択したブロックＢＬＫに、電圧生成回路１９から供給される電圧を転送可能である。
【００３１】
（３）メモリセルアレイ
図３は、第１実施形態に係る半導体記憶装置１中のメモリセルアレイ１１の回路構成の一例を示す図である。メモリセルアレイ１１の回路構成の一例として、メモリセルアレイ１１に含まれる複数のブロックＢＬＫのうち１つのブロックＢＬＫの回路構成の一例が示されている。例えば、メモリセルアレイ１１に含まれる複数のブロックＢＬＫの各々は、図３に示される回路構成を有する。
【００３２】
図３に示されるように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含む。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。各ＮＡＮＤストリングＮＳは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）のうち対応するビット線ＢＬに対応付けられ、例えばメモリセルトランジスタＭＴ０〜ＭＴ７ならびに選択トランジスタＳＴ１およびＳＴ２を含む。各メモリセルトランジスタＭＴは、制御ゲートおよび電荷蓄積層を含んでおり、データを不揮発に記憶する。選択トランジスタＳＴ１およびＳＴ２の各々は、各種動作時における、当該選択トランジスタＳＴ１およびＳＴ２を含むＮＡＮＤストリングＮＳの選択に使用される。
【００３３】
各ＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、上記対応するビット線ＢＬに接続される。選択トランジスタＳＴ１のソースと、選択トランジスタＳＴ２のドレインとの間に、メモリセルトランジスタＭＴ０〜ＭＴ７が直列接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
【００３４】
同一のブロックＢＬＫに含まれる複数のＮＡＮＤストリングＮＳのメモリセルトランジスタＭＴｋの制御ゲートは、ワード線ＷＬｋに共通して接続される。ここで、図３の例では、ｋは０から７の整数のいずれかである。同一のストリングユニットＳＵｊに含まれる複数のＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のゲート（制御ゲート）は、セレクトゲート線ＳＧＤｊに共通して接続される。ここで、ｊは０から３の整数のいずれかである。同一のブロックＢＬＫに含まれる複数のＮＡＮＤストリングＮＳの選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに共通して接続される。
【００３５】
各ビット線ＢＬは、各ストリングユニットＳＵに含まれる対応するＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインに共通して接続される。ソース線ＳＬは、複数のストリングユニットＳＵ間で共有される。
【００３６】
１つのストリングユニットＳＵ中の、或るワード線ＷＬに共通して接続される複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、セルユニットＣＵ内のメモリセルトランジスタＭＴの各々に保持される同位ビットの集合を、例えば「１ページ」と呼ぶ。
【００３７】
以上でメモリセルアレイ１１の回路構成について説明したが、メモリセルアレイ１１の回路構成は上述したものに限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数を任意の個数に設計することが可能である。また、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴならびに選択トランジスタＳＴ１およびＳＴ２の各々を任意の個数に設計することが可能である。ワード線ＷＬならびにセレクトゲート線ＳＧＤおよびＳＧＳの本数の各々は、ＮＡＮＤストリングＮＳ中のメモリセルトランジスタＭＴならびに選択トランジスタＳＴ１およびＳＴ２の個数に基づいて変更される。
【００３８】
図４は、第１実施形態に係る半導体記憶装置１中のメモリセルアレイ１１の断面構造の一部の一例を示す断面図である。なお、図４の例では、層間絶縁体が省略されている。
【００３９】
メモリセルアレイ１１の構造の一部を、導電体４１、４２、および４９、メモリピラー４３、ならびにコンタクトプラグ４８が構成する。
【００４０】
半導体記憶装置１は、半導体基板４０を含む。ここで、半導体基板４０の面に平行な例えば互いに直交する２方向を第１方向Ｄ１および第２方向Ｄ２として定義する。また、半導体基板４０の面に例えば直交する方向であって、半導体基板４０を基準にメモリセルアレイ１１が形成される方向を第３方向Ｄ３として定義する。また、以下の説明では、第３方向Ｄ３の方向を上方とし、第３方向Ｄ３と反対方向を下方として説明を行うが、この表記は便宜的なものに過ぎず、例えば重力の方向とは無関係である。
【００４１】
半導体基板４０の上方に、絶縁体を介して導電体４１が設けられる。導電体４１は、ソース線ＳＬとして機能する。導電体４１の上方に、複数層の導電体４２が、隣り合う導電体との間に絶縁体を介して順次積層される。図４では、例えば１０層の導電体４２が積層され、当該１０層の導電体４２は、下方から上方に向かってそれぞれセレクトゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、およびセレクトゲート線ＳＧＤとして機能する。
【００４２】
複数層の導電体４２中にメモリピラー４３が設けられる。メモリピラー４３は、例えばＤ３方向に延びる。メモリピラー４３内には、ピラー状の半導体４４の側面に、トンネル絶縁層４５、電荷蓄積層４６、およびブロック絶縁層４７が順次設けられる。半導体４４は、下端において導電体４１に達する。メモリピラー４３のうち１つの導電体４２と交わる部分が、１つのメモリセルトランジスタＭＴ、１つの選択トランジスタＳＴ１、または１つの選択トランジスタＳＴ２として機能する。半導体４４が、ＮＡＮＤストリングＮＳの電流経路として機能し、各メモリセルトランジスタＭＴのチャネルが形成される領域となる。半導体４４の上端は、コンタクトプラグ４８を介して、導電体４９に接続される。導電体４９は、例えば第１方向Ｄ１に延び、ビット線ＢＬとして機能する。また、導電体４１上には、導電体ＬＩが設けられる。導電体ＬＩは、例えば第２方向Ｄ２に延び、ソース線コンタクトとして機能する。導電体ＬＩは、第２方向Ｄ２に沿って例えばライン形状を有する。２つの導電体ＬＩの間に、例えば、１つのストリングユニットＳＵが配置される。
【００４３】
（４）メモリセルトランジスタの閾値電圧分布
図５は、図１に示したメモリセルアレイ１１中の各メモリセルトランジスタＭＴが２ビットデータを保持する場合の、閾値電圧分布、データの割当て、読出し電圧、およびベリファイ電圧の一例を示す図である。
【００４４】
メモリセルトランジスタＭＴは、そのメモリセルトランジスタＭＴをオフ状態からオン状態に切り替えることを可能とするゲート・ソース間の電位差（以降、閾値電圧と称する）に基づいて、上記２ビットデータを保持する。上記書込み動作では、メモリセルトランジスタＭＴのこの閾値電圧の制御が行われる。図５は、メモリセルトランジスタＭＴに２ビットデータを保持させる場合の上記閾値電圧の制御の結果として形成される４つの閾値電圧分布を示している。図５に示す閾値電圧分布では、縦軸がメモリセルトランジスタＭＴの個数に対応し、横軸がメモリセルトランジスタＭＴの閾値電圧Ｖthに対応している。横軸では、一例として、メモリセルトランジスタＭＴのソースに電圧ＶＳＳが印加される場合に、そのメモリセルトランジスタＭＴをオフ状態からオン状態に切り替えることを可能とする、当該メモリセルトランジスタＭＴのゲートに印加する電圧が示されている。
【００４５】
例えば、メモリセルトランジスタＭＴの閾値電圧がこの４つの閾値電圧分布のいずれに含まれるかに応じて、そのメモリセルトランジスタＭＴが“Ｅｒ”ステート、“Ａ”ステート、“Ｂ”ステート、および“Ｃ”ステートのいずれかに属するものとして区別する。メモリセルトランジスタＭＴの属するステートが“Ｅｒ”ステート、“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステートとなる順に、そのメモリセルトランジスタＭＴの閾値電圧が高くなる。例えば、“Ｅｒ”ステートに“１１”（“上位ビット／下位ビット”）データが割り当てられ、“Ａ”ステートに“０１”データが割り当てられ、“Ｂ”ステートに“００”データが割り当てられ、“Ｃ”ステートに“１０”データが割り当てられる。メモリセルトランジスタＭＴの属するステートに割り当てられたデータが、そのメモリセルトランジスタＭＴに記憶されているデータである。
【００４６】
隣り合う閾値電圧分布の間には、書込み動作で使用されるベリファイ電圧がそれぞれ設定される。具体的には、“Ａ”ステートに対応してベリファイ電圧ＡＶが設定され、“Ｂ”ステートに対応してベリファイ電圧ＢＶが設定され、“Ｃ”ステートに対応してベリファイ電圧ＣＶが設定される。ベリファイ電圧は、メモリセルトランジスタＭＴの閾値電圧が所定の電圧を超えたか否かを確認するベリファイ動作において使用される電圧である。
【００４７】
例えば、ベリファイ電圧ＡＶが印加された場合、オン状態になるメモリセルトランジスタＭＴは“Ｅｒ”ステートに属し、オフ状態になるメモリセルトランジスタＭＴは“Ａ”ステート以上のいずれかのステートに属することが分かる。これにより、例えば“０１”データの書込み動作の結果、書込み対象のメモリセルトランジスタＭＴの閾値電圧が“Ａ”ステート以上の閾値電圧分布に含まれるようになったか否かを確認することが可能となる。その他のベリファイ電圧ＢＶおよびＣＶについても同様である。
【００４８】
また、隣り合う閾値電圧分布の間には、読出し動作で使用される読出し電圧がそれぞれ設定される。具体的には、“Ａ”ステートに対応して読出し電圧ＡＲが設定され、“Ｂ”ステートに対応して読出し電圧ＢＲが設定され、“Ｃ”ステートに対応して読出し電圧ＣＲが設定される。読出し電圧は、メモリセルトランジスタＭＴがどのステートに属するかを確認する読出し動作において使用される電圧である。
【００４９】
例えば、読出し電圧ＡＲが印加された場合、オン状態になるメモリセルトランジスタＭＴは“Ｅｒ”ステートに属し、オフ状態になるメモリセルトランジスタＭＴは“Ａ”ステート以上のいずれかのステートに属することが分かる。これにより、メモリセルトランジスタＭＴが“Ｅｒ”ステートに属するのか“Ａ”ステート以上に属するのかを判定することが可能となる。その他の読出し電圧ＢＲおよびＣＲについても同様である。
【００５０】
なお、上記ベリファイ電圧と読出し電圧との間には次の大小関係がある。すなわち、ベリファイ電圧ＡＶは読出し電圧ＡＲよりも高く、ベリファイ電圧ＢＶは読出し電圧ＢＲよりも高く、ベリファイ電圧ＣＶは読出し電圧ＣＲよりも高い。
【００５１】
さらに、最も高い“Ｃ”ステートに属するメモリセルトランジスタＭＴの閾値電圧より常に高くなるように、読出しパス電圧ＶＲＥＡＤが設定される。読出しパス電圧ＶＲＥＡＤがゲートに印加されたメモリセルトランジスタＭＴは、記憶するデータにかかわらずオン状態になる。
【００５２】
なお、以上で説明した１つのメモリセルトランジスタＭＴに記憶するデータのビット数と、上記閾値電圧分布に対するデータの割当てはあくまで一例に過ぎず、これに限定されない。例えば、１ビットまたは３ビット以上のデータが各メモリセルトランジスタＭＴに保持されるようにしてもよい。
【００５３】
（５）センスアンプモジュール
図６は、第１実施形態に係る半導体記憶装置１中のセンスアンプモジュール１２の構成の一例を示すブロック図である。
【００５４】
図６に示されるように、センスアンプモジュール１２は、複数のセンスアンプユニットＳＡＵおよび複数のラッチ回路ＸＤＬを含む。
【００５５】
センスアンプユニットＳＡＵは、例えばビット線ＢＬ毎に設けられる。各センスアンプユニットＳＡＵは、対応するビット線ＢＬに接続されたメモリセルトランジスタＭＴの閾値電圧をセンスし、また、対応するビット線ＢＬに書込みデータを転送する。
【００５６】
例えば、１６個のビット線ＢＬの組み合わせ毎に、１６個のセンスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜１５＞のグループＳＡＵＧが設けられ、当該グループＳＡＵＧが複数設けられる。例えば、１つのグループＳＡＵＧのセンスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜１５＞は、１つのバスＤＢＵＳに共通して接続される。
【００５７】
センスアンプユニットＳＡＵ毎に、ラッチ回路ＸＤＬが設けられる。例えば、上述した１６個のセンスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜１５＞のグループＳＡＵＧ毎に、１６個のラッチ回路ＸＤＬ＜０＞〜ＸＤＬ＜１５＞のグループが設けられる。なお、図６では、１６個のラッチ回路ＸＤＬ＜０＞〜ＸＤＬ＜１５＞は、ラッチ回路ＸＤＬ＜１５：０＞として示されている。上記バスＤＢＵＳに、１つのグループのラッチ回路ＸＤＬ＜１５：０＞が共通して接続される。各ラッチ回路ＸＤＬは、対応するセンスアンプユニットＳＡＵを介して１つのビット線ＢＬと対応付けられており、当該ビット線ＢＬに関連するデータを一時的に保持する。また、ラッチ回路ＸＤＬ＜０＞〜ＸＤＬ＜１５＞の各々は、上述した複数のデータ線ＩＯのうち対応するデータ線ＩＯに接続される。
【００５８】
ラッチ回路ＸＤＬは、バスＤＢＵＳとデータ線ＩＯとを介して、対応するセンスアンプユニットＳＡＵと入出力回路１４との間でのデータの送受信を可能にする。すなわち、例えばメモリコントローラ２等から受信したデータは、先ずデータ線ＩＯを介してラッチ回路ＸＤＬに保持され、その後、バスＤＢＵＳを介してセンスアンプユニットＳＡＵに転送される。逆もまた同じであり、センスアンプユニットＳＡＵ中のデータは、バスＤＢＵＳを介してラッチ回路ＸＤＬに転送されて保持され、データ線ＩＯを介して入出力回路１４に転送された後に半導体記憶装置１の外部に出力される。
【００５９】
図７は、第１実施形態に係る半導体記憶装置１中のセンスアンプモジュール１２の回路構成の一部の一例を示す図である。以下では、センスアンプモジュール１２中の或るセンスアンプユニットＳＡＵの回路構成について詳細に説明する。以下の説明では、書込み対象または読出し対象のメモリセルトランジスタＭＴのことを、選択メモリセルトランジスタＭＴと称する。なお、以下で詳細に説明するセンスアンプモジュール１２の構成は一例に過ぎず、センスアンプモジュール１２としては種々の構成が適用可能である。
【００６０】
１つのセンスアンプユニットＳＡＵは、センスアンプ回路１２１およびラッチ回路１２２を含む。各メモリセルトランジスタＭＴが２ビット以上のデータを保持する際等には、当該データのビット数に基づいて２つ以上のラッチ回路が設けられる。
【００６１】
センスアンプ回路１２１は、高耐圧ｎチャネルＭＯＳトランジスタＴｒ１、ｎチャネルＭＯＳトランジスタＴｒ２，Ｔｒ３，・・・，およびＴｒ８、ならびにｐチャネルＭＯＳトランジスタＴｒ９を含む。
【００６２】
トランジスタＴｒ１の第１端子は上記対応するビット線ＢＬに接続され、トランジスタＴｒ１の第２端子はトランジスタＴｒ２の第１端子に接続される。トランジスタＴｒ１のゲートには制御信号ＢＬＳが印加される。トランジスタＴｒ２の第２端子はノードＮ１に接続され、トランジスタＴｒ２のゲートには制御信号ＢＬＣが印加される。トランジスタＴｒ２により、上記対応するビット線ＢＬを、制御信号ＢＬＣに応じた電位にクランプすることが可能となる。
【００６３】
トランジスタＴｒ３の第１端子はノードＮ１に接続され、トランジスタＴｒ３の第２端子はノードＮ２に接続される。トランジスタＴｒ３のゲートには、制御信号ＢＬＸが印加される。トランジスタＴｒ４の第１端子はノードＮ２に接続され、トランジスタＴｒ４の第２端子には電圧ＳＲＣが印加される。電圧ＳＲＣは、例えばソース線ＳＬに印加される電圧であり、例えば電圧ＶＳＳである。トランジスタＴｒ４のゲートはノードＩＮＶに接続される。トランジスタＴｒ９の第１端子はノードＮ２に接続され、トランジスタＴｒ９の第２端子には電圧ＶＤＤが印加される。電圧ＶＤＤは、例えば電源電圧である。トランジスタＴｒ９のゲートはノードＩＮＶに接続される。
【００６４】
トランジスタＴｒ５の第１端子はノードＮ１に接続され、トランジスタＴｒ５の第２端子はノードＳＥＮに接続される。トランジスタＴｒ５のゲートには、制御信号ＸＸＬが印加される。トランジスタＴｒ６の第１端子はノードＳＥＮに接続され、トランジスタＴｒ６の第２端子には電圧ＶＤＤが印加される。トランジスタＴｒ６のゲートには、制御信号ＳＰＣが印加される。
【００６５】
トランジスタＴｒ９およびトランジスタＴｒ３は、ビット線ＢＬをプリチャージすることを可能にする。トランジスタＴｒ６は、ノードＳＥＮをプリチャージすることを可能にする。トランジスタＴｒ５は、データセンスにおいてノードＳＥＮをディスチャージすることを可能にする。トランジスタＴｒ４およびトランジスタＴｒ３は、ビット線ＢＬを一定電位に固定することを可能にする。
【００６６】
トランジスタＴｒ７の第１端子には電圧ＶＳＳが印加され、トランジスタＴｒ７の第２端子はトランジスタＴｒ８の第１端子に接続される。電圧ＶＳＳは、例えば基準電圧である。トランジスタＴｒ７のゲートはノードＳＥＮに接続される。トランジスタＴｒ８の第２端子はノードＬＢＵＳに接続され、トランジスタＴｒ８のゲートには、制御信号ＳＴＢが印加される。ノードＬＢＵＳは、センスアンプ回路１２１とラッチ回路１２２とを接続する信号経路である。
【００６７】
トランジスタＴｒ７は、ノードＳＥＮの電位に基づいて、読出しデータが“０”であるか“１”であるかをセンスすることを可能にする。トランジスタＴｒ８は、データのセンスタイミングを決定することと、読出しデータをラッチ回路１２２に記憶させることとを可能にする。
【００６８】
ノードＩＮＶは、ラッチ回路１２２内のノードであり、ラッチ回路１２２が記憶するデータに応じた論理レベルを取り得る。例えば、データの読出し時に選択メモリセルトランジスタＭＴがオン状態となってノードＳＥＮの電位が十分に低下するとき、ノードＩＮＶはハイ（Ｈ）レベルとなる。他方、選択メモリセルトランジスタＭＴがオフ状態でありノードＳＥＮの電位が十分に低下しないとき、ノードＩＮＶはロー（Ｌ）レベルである。
【００６９】
以上の構成において、上記制御信号ＳＴＢがアサートされるタイミングで、ノードＳＥＮの電位に基づく読出しデータが、トランジスタＴｒ８によってラッチ回路１２２に転送される。制御信号ＳＴＢ、ＢＬＳ、ＢＬＣ、ＢＬＸ、ＸＸＬ、およびＳＰＣは、例えばシーケンサ１７によって供給される。
【００７０】
図８は、第１実施形態に係る半導体記憶装置１中の各センスアンプユニットＳＡＵに供給される制御信号の割当ての一例を示すブロック図である。半導体記憶装置１では、図７を参照して説明した制御信号ＸＸＬとして、互いに独立に制御可能な制御信号ＸＸＬ＿ｎおよびＸＸＬ＿ｍが使用される。
【００７１】
１つのグループＳＡＵＧのセンスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜１５＞には、制御信号ＸＸＬ＿ｎおよびＸＸＬ＿ｍのいずれかが共通して供給される。
【００７２】
上述した複数のグループＳＡＵＧのうち、制御信号ＸＸＬ＿ｎが供給されるセンスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜１５＞のグループＳＡＵＧを、グループＳＡＵＧ＿ｎ（ＳＡＵＧ＿ｎ１，ＳＡＵＧ＿ｎ２，・・・）と称する。
【００７３】
上述した複数のグループＳＡＵＧのうち、制御信号ＸＸＬ＿ｍが供給されるセンスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜１５＞のグループＳＡＵＧを、グループＳＡＵＧ＿ｍ（ＳＡＵＧ＿ｍ１，ＳＡＵＧ＿ｍ２，・・・）と称する。
【００７４】
上述した複数のグループＳＡＵＧは、グループＳＡＵＧ＿ｎとグループＳＡＵＧ＿ｍとが交互になるように、半導体基板４０上で或る方向に沿って順次隣り合うように設けられる。例えば、上述した複数のグループＳＡＵＧは、上記或る方向に沿ってグループＳＡＵＧ＿ｎ１、グループＳＡＵＧ＿ｍ１、グループＳＡＵＧ＿ｎ２、グループＳＡＵＧ＿ｍ２、・・・の順で順次隣り合うように設けられる。
【００７５】
制御信号ＸＸＬ＿ｎおよびＸＸＬ＿ｍの各センスアンプユニットＳＡＵへの供給は、例えば以下のような構成によって実現されるものであってもよい。
【００７６】
例えば、グループＳＡＵＧ＿ｎのセンスアンプユニットＳＡＵ＜ｉ＞は、配線ＭＬ＿ｎ＜ｉ＞に共通して接続される。ここで、ｉは０から１５の整数のいずれかである。配線ＭＬ＿ｎ＜０＞〜ＭＬ＿ｎ＜１５＞には、制御信号ＸＸＬ＿ｎが供給される。
【００７７】
例えば、グループＳＡＵＧ＿ｍのセンスアンプユニットＳＡＵ＜ｉ＞は、配線ＭＬ＿ｍ＜ｉ＞に共通して接続される。配線ＭＬ＿ｍ＜０＞〜ＭＬ＿ｍ＜１５＞には、制御信号ＸＸＬ＿ｍが供給される。
【００７８】
同様に、半導体記憶装置１では、図７を参照して説明した制御信号ＳＰＣとして、互いに独立に制御可能な制御信号ＳＰＣ＿ｎおよびＳＰＣ＿ｍが使用され、さらに、図７を参照して説明した制御信号ＳＴＢとして、互いに独立に制御可能な制御信号ＳＴＢ＿ｎおよびＳＴＢ＿ｍが使用される。
【００７９】
グループＳＡＵＧ＿ｎのセンスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜１５＞には、上記で制御信号ＸＸＬ＿ｎについて説明したのと同様に、制御信号ＳＰＣ＿ｎおよびＳＴＢ＿ｎが共通して供給される。グループＳＡＵＧ＿ｍのセンスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜１５＞には、上記で制御信号ＸＸＬ＿ｍについて説明したのと同様に、制御信号ＳＰＣ＿ｍおよびＳＴＢ＿ｍが共通して供給される。
【００８０】
図９は、第１実施形態に係る半導体記憶装置１中のセンスアンプユニットＳＡＵおよびセンスアンプユニットＳＡＵ中のトランジスタＴｒのレイアウトの一例を示す図である。図９の例では、メモリセルアレイ１１に対応する構造とセンスアンプモジュール１２に対応する構造とが、第１方向Ｄ１に沿って並ぶように設けられる。
【００８１】
各グループＳＡＵＧのセンスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜１５＞は、第１方向Ｄ１に沿ってセンスアンプユニットＳＡＵ＜０＞、センスアンプユニットＳＡＵ＜１＞、・・・、センスアンプユニットＳＡＵ＜１５＞の順で順次隣り合うように設けられる。また、上述した複数のグループＳＡＵＧは、グループＳＡＵＧ＿ｎとグループＳＡＵＧ＿ｍとが交互になるように、第２方向Ｄ２に沿って順次隣り合うように設けられる。より具体的には、上述した複数のグループＳＡＵＧのセンスアンプユニットＳＡＵ＜ｉ＞が、グループＳＡＵＧ＿ｎのセンスアンプユニットＳＡＵ＜ｉ＞とグループＳＡＵＧ＿ｍのセンスアンプユニットＳＡＵ＜ｉ＞とが交互になるように、第２方向Ｄ２に沿って順次隣り合うように設けられる。
【００８２】
図９では、４つのセンスアンプユニットＳＡＵ＜０＞が図示されており、当該４つのセンスアンプユニットＳＡＵ＜０＞は、第２方向Ｄ２に沿って、グループＳＡＵＧ＿ｎ１のセンスアンプユニットＳＡＵ＜０＞、グループＳＡＵＧ＿ｍ１のセンスアンプユニットＳＡＵ＜０＞、グループＳＡＵＧ＿ｎ２のセンスアンプユニットＳＡＵ＜０＞、グループＳＡＵＧ＿ｍ２のセンスアンプユニットＳＡＵ＜０＞の順で順次隣り合うように設けられる。以下では、センスアンプユニットＳＡＵ＜０＞を例に挙げて詳細に説明するが、センスアンプユニットＳＡＵ＜１＞〜ＳＡＵ＜１５＞についても同様である。
【００８３】
各センスアンプユニットＳＡＵ＜０＞では、トランジスタＴｒが第１方向Ｄ１に沿って間隔を有しながら順次隣り合うように設けられる。各トランジスタＴｒは、例えば、図７に示したトランジスタＴｒ１〜Ｔｒ９のうち任意のものに対応する。各トランジスタＴｒは、１対のソース領域およびドレイン領域（図示せず）とゲート電極（図示せず）とを含む。１対のソース領域およびドレイン領域は、半導体基板４０のアクティブエリアＡＡの表面上に、例えば第１方向Ｄ１に沿って間隔を有して設けられる。ゲート電極は、ソース領域およびドレイン領域の間でアクティブエリアＡＡの上面上にゲート絶縁体（図示せず）を介して設けられる。各トランジスタＴｒのゲート電極上にはコンタクトプラグＧＣが設けられ、各トランジスタＴｒのソース領域またはドレイン領域上にはコンタクトプラグＣＳが設けられる。ここで、図９に図示する例では、第１方向Ｄ１に沿って隣り合うように設けられる２つのトランジスタＴｒのゲート電極に挟まれる、一方のトランジスタＴｒのソース領域またはドレイン領域上、ならびに、もう一方のトランジスタＴｒのソース領域またはドレイン領域上に、１つのコンタクトプラグＣＳが設けられる。したがって、各センスアンプユニットＳＡＵ＜０＞では、コンタクトプラグＣＳとコンタクトプラグＧＣとが交互に、第１方向Ｄ１に沿って間隔を有しながら順次隣り合うように設けられる。例えば、図７を参照して説明したトランジスタＴｒに係る接続では、このようなコンタクトプラグＧＣおよびＣＳが利用される。
【００８４】
第２方向Ｄ２に沿って隣り合うように設けられるセンスアンプユニットＳＡＵ＜０＞の一方に含まれるアクティブエリアＡＡと、もう一方に含まれるアクティブエリアＡＡは、互いに間隔を有して設けられる。この間隔は、当該間隔を有するように設けられる２つのアクティブエリアＡＡのうち一方の表面上に設けられるトランジスタＴｒと、もう一方の表面上に設けられるトランジスタＴｒとを、互いに独立して動作可能とするためのものである。
【００８５】
第２方向Ｄ２に沿って順次隣り合うように設けられるセンスアンプユニットＳＡＵ＜０＞では、互いに対応する、各センスアンプユニットＳＡＵ＜０＞のトランジスタＴｒが、第２方向Ｄ２に沿って間隔を有しながら順次隣り合うように設けられる。ここで、互いに対応するトランジスタＴｒとは、例えば、各センスアンプユニットＳＡＵ＜０＞に含まれる、図７に示した同一のトランジスタＴｒのことを意味する。
【００８６】
さらに、第２方向Ｄ２に沿って順次隣り合うように設けられるセンスアンプユニットＳＡＵ＜０＞では、互いに対応する、各センスアンプユニットＳＡＵ＜０＞のコンタクトプラグＣＳが、第２方向Ｄ２に沿って間隔を有しながら順次隣り合うように設けられる。同様に、互いに対応する、各センスアンプユニットＳＡＵ＜０＞のコンタクトプラグＧＣが、第２方向Ｄ２に沿って間隔を有しながら順次隣り合うように設けられる。ここで、互いに対応するコンタクトプラグＣＳまたはＧＣとは、上記同一のトランジスタＴｒの同一のソース、ドレイン、またはゲートに係るコンタクトプラグＣＳまたはＧＣのことを意味する。
【００８７】
例えば、各センスアンプユニットＳＡＵ＜０＞中の上述したノードＳＥＮに係るコンタクトプラグＣＳが、第２方向Ｄ２に沿って間隔を有しながら順次隣り合うように設けられる。すなわち、グループＳＡＵＧ＿ｎのセンスアンプユニットＳＡＵ＜０＞中のノードＳＥＮに係るコンタクトプラグＣＳと、グループＳＡＵＧ＿ｍのセンスアンプユニットＳＡＵ＜０＞中のノードＳＥＮに係るコンタクトプラグＣＳとが交互になるように、ノードＳＥＮに係るコンタクトプラグＣＳが第２方向Ｄ２に沿って順次隣り合うように設けられる。
【００８８】
図１０は、第１実施形態に係る半導体記憶装置１の断面構造の一部の一例を示す図である。なお、図１０の例においても、層間絶縁体が省略されている。
【００８９】
図１０の（ａ）では、半導体記憶装置１を第２方向Ｄ２に垂直な面で切断した場合の断面構造の一部の一例が図示されている。
【００９０】
半導体基板４０の上方に、図４を参照して説明したようなメモリセルアレイ１１に対応する構造が設けられる。半導体基板４０の上面上の、メモリセルアレイ１１に対応する構造が上方にある領域とは異なる領域において、トランジスタＴｒが設けられる。トランジスタＴｒは、図９を参照して説明したトランジスタＴｒに対応する。
【００９１】
より具体的には、半導体基板４０のうち、メモリセルアレイ１１に対応する構造が上方にある領域とは異なる領域において、アクティブエリアＡＡが設けられる。アクティブエリアＡＡは、半導体基板４０の上面まで達している。図９を参照して説明したように、トランジスタＴｒは、アクティブエリアＡＡの表面上に設けられる１対のソース領域Ｓおよびドレイン領域Ｄと、当該ソース領域Ｓおよびドレイン領域Ｄの間でアクティブエリアＡＡの上面上にゲート絶縁体を介して設けられるゲート電極Ｇとを含む。
【００９２】
トランジスタＴｒのゲート電極Ｇ上にはコンタクトプラグＧＣが設けられ、トランジスタＴｒのソース領域Ｓおよびドレイン領域Ｄ上にはコンタクトプラグＣＳが設けられる。以下の説明では、コンタクトプラグＧＣおよびＣＳを総称してコンタクトプラグＣＰ０として説明する。各コンタクトプラグＣＰ０の上面は、金属配線層Ｌ０中の配線に接続される。金属配線層Ｌ０中の或る配線は、例えばバスＤＢＵＳとして機能する。
【００９３】
金属配線層Ｌ０中の配線の上面上にはコンタクトプラグＣＰ１が設けられる。コンタクトプラグＣＰ１の上面は、金属配線層Ｌ１中の配線に接続される。金属配線層Ｌ１中の或る配線は、例えばビット線ＢＬとして機能する。金属配線層Ｌ１中の配線の上面上にはコンタクトプラグＣＰ２が設けられる。コンタクトプラグＣＰ２の上面は、金属配線層Ｌ２中の配線に接続される。
【００９４】
図１０の（ｂ）では、半導体記憶装置１を第１方向Ｄ１に垂直な面で切断した場合の断面構造の一部の一例が示されている。図１０の（ｂ）の例では、図１０の（ａ）に図示したトランジスタＴｒと、図９を参照して説明した、当該トランジスタＴｒに第２方向Ｄ２に沿って隣り合うように設けられるトランジスタＴｒとが図示されている。
【００９５】
図９を参照して説明したように、２つのトランジスタＴｒのうち一方が設けられるアクティブエリアＡＡと、もう一方が設けられるアクティブエリアＡＡは、半導体基板４０において間隔を有して設けられる。
【００９６】
２つのトランジスタＴｒのコンタクトプラグＣＰ０間の距離に対して各コンタクトプラグＣＰ０の第３方向Ｄ３に沿った長さは、上記コンタクトプラグＣＰ０間に寄生容量が生じるほど長い。当該２つのコンタクトプラグＣＰ０は、一方のトランジスタＴｒのコンタクトプラグＧＣおよび２つのコンタクトプラグＣＳと、もう一方のトランジスタＴｒのコンタクトプラグＧＣおよび２つのコンタクトプラグＣＳとの、任意の組み合わせであってよい。このように生じる寄生容量が原因で、当該寄生容量が生じる２つのコンタクトプラグＣＰ０の一方の電位がもう一方の電位の変化の影響を受けることがある。
【００９７】
例えば、図９を参照して説明した、隣り合うように設けられる、ノードＳＥＮに係るコンタクトプラグＣＳの間において、寄生容量が生じる。
【００９８】
［動作例］
図１１は、第１実施形態に係る半導体記憶装置１における読出し動作で利用される、センスアンプユニットＳＡＵに係る種々の回路構成要素に印加される電圧の時間変化の一例を示すタイミングチャートである。図１１では、読出し電圧ＶＷＬを用いた読出し動作が実行される場合の例が示されている。読出し電圧ＶＷＬは、例えば、図５を参照して説明した読出し電圧ＡＲ，ＢＲ，およびＣＲのいずれかである。なお、図１１に示すタイミングチャートでは、図面の参照を容易にするため、ソース線ＳＬに印加される電圧は省略されている。また、以下で詳細に説明する読出し動作は一例に過ぎず、本実施形態に係る読出し動作はこれに限定されるものではない。以下では、読出し動作について説明を行うが、ベリファイ動作についても同様の動作が実行可能である。
【００９９】
以下の説明では、選択メモリセルトランジスタＭＴに接続されるワード線を選択ワード線ＷＬ＿ｓｅｌと称し、選択メモリセルトランジスタＭＴに接続されないワード線を非選択ワード線ＷＬ＿ｕｓｅｌと称する。また、セレクトゲート線ＳＧＤのうち、選択されるストリングユニットＳＵのセレクトゲート線ＳＧＤを選択セレクトゲート線ＳＧＤ＿ｓｅｌと称し、非選択のストリングユニットＳＵのセレクトゲート線を非選択セレクトゲート線ＳＧＤ＿ｕｓｅｌと称する。さらに、上述したグループＳＡＵＧ＿ｎの任意のセンスアンプユニットＳＡＵ中のノードＳＥＮをノードＳＥＮ＿ｎと称し、上述したグループＳＡＵＧ＿ｍの任意のセンスアンプユニットＳＡＵ中のノードＳＥＮをノードＳＥＮ＿ｍと称する。例えば、図９および図１０を参照して説明したように、グループＳＡＵＧ＿ｎの或るセンスアンプユニットＳＡＵ中のノードＳＥＮ＿ｎに係るコンタクトプラグＣＳと、グループＳＡＵＧ＿ｍの或るセンスアンプユニットＳＡＵ中のノードＳＥＮ＿ｍに係るコンタクトプラグＣＳとの間では、寄生容量が生じる。
【０１００】
ワード線ＷＬ＿ｓｅｌおよびＷＬ＿ｕｓｅｌ、ならびに、セレクトゲート線ＳＧＤ＿ｓｅｌ，ＳＧＤ＿ｕｓｅｌ，およびＳＧＳに対する電圧の印加は、シーケンサ１７による、電圧生成回路１９とロウデコーダモジュール１３との制御により実行される。ソース線ＳＬに対する電圧の印加は、シーケンサ１７による電圧生成回路１９の制御により実行される。ビット線ＢＬに対する電圧の印加は、シーケンサ１７による、電圧生成回路１９とセンスアンプモジュール１２との制御により実行される。さらに、制御信号ＸＸＬ＿ｎおよびＸＸＬ＿ｍ，制御信号ＳＰＣ＿ｎおよびＳＰＣ＿ｍ，ならびに、制御信号ＳＴＢ＿ｎおよびＳＴＢ＿ｍは、シーケンサ１７によって供給される。
【０１０１】
図１１の例では、読出し動作の開始時には、ワード線ＷＬ＿ｓｅｌおよびＷＬ＿ｕｓｅｌ、セレクトゲート線ＳＧＤ＿ｓｅｌ，ＳＧＤ＿ｕｓｅｌ，およびＳＧＳ、ビット線ＢＬ、ならびにソース線ＳＬに印加される電圧は各々、電圧ＶＳＳである。また、制御信号ＸＸＬ＿ｎおよびＸＸＬ＿ｍ、制御信号ＳＰＣ＿ｎおよびＳＰＣ＿ｍ、ならびに制御信号ＳＴＢ＿ｎおよびＳＴＢ＿ｍの電圧は各々、Ｌレベルである。このとき、ノードＳＥＮ＿ｎおよびＳＥＮ＿ｍの電圧は、例えば、電圧ＶＳＳである。
【０１０２】
時刻ｔ０において、選択ワード線ＷＬ＿ｓｅｌに読出し電圧ＶＷＬが印加され、非選択ワード線ＷＬ＿ｕｓｅｌに電圧ＶＲＥＡＤが印加される。このとき、セレクトゲート線ＳＧＤ＿ｓｅｌおよびＳＧＳには電圧ＶＳＧが印加され、セレクトゲート線ＳＧＤ＿ｕｓｅｌには電圧ＶＳＳが印加され続ける。また、ソース線ＳＬには電圧ＶＳＳが印加される。その後、時刻ｔ１において、ビット線ＢＬの充電が開始される。当該充電では、ビット線ＢＬに電圧ＶＢＬが印加される。電圧ＶＢＬは、例えば、選択メモリセルトランジスタＭＴがオン状態のときに、対応するビット線ＢＬに読出し電流を流すことを可能とする電圧である。
【０１０３】
先ず、グループＳＡＵＧ＿ｎのセンスアンプユニットＳＡＵによる、読出し電圧ＶＷＬを用いた読出し動作が実行される。
【０１０４】
時刻ｔ２において、制御信号ＳＰＣ＿ｎおよびＳＰＣ＿ｍがＨレベルにされる。これにより、ノードＳＥＮ＿ｎおよびＳＥＮ＿ｍに電圧ＶＤＤが印加され、ノードＳＥＮ＿ｎおよびＳＥＮ＿ｍの電位が上昇する。ノードＳＥＮ＿ｎおよびＳＥＮ＿ｍの電位が安定した後に、制御信号ＳＰＣ＿ｎおよびＳＰＣ＿ｍがＬレベルにされる。
【０１０５】
次に、時刻ｔ３において、制御信号ＳＰＣ＿ｍがＨレベルにされる。これにより、ノードＳＥＮ＿ｍに電圧ＶＤＤが印加され続け、ノードＳＥＮ＿ｍの電位が維持される。一方、このときに、制御信号ＸＸＬ＿ｎがＨレベルにされる。これにより、ノードＳＥＮ＿ｎがビット線ＢＬに電気的に接続されてノードＳＥＮ＿ｎの電位が低下し始める。この低下の程度は、読出し電圧ＶＷＬにより、ノードＳＥＮ＿ｎに接続される選択メモリセルトランジスタＭＴ＿ｎがオン状態になっている場合の方が、選択メモリセルトランジスタＭＴ＿ｎがオフ状態である場合より大きい。
【０１０６】
その後、時刻ｔ４において、制御信号ＸＸＬ＿ｎがＬレベルにされる。選択メモリセルトランジスタＭＴ＿ｎがオン状態になっている場合には、このときのノードＳＥＮ＿ｎの電位は、例えばビット線ＢＬと同等の電位まで低下している。時刻ｔ４における、選択メモリセルトランジスタＭＴ＿ｎがオン状態の場合のノードＳＥＮ＿ｎの電位と、選択メモリセルトランジスタＭＴ＿ｎがオフ状態の場合のノードＳＥＮ＿ｎの電位との間の電位差を、ΔＶとする。時刻ｔ４で、制御信号ＳＴＢ＿ｎがＨレベルにされアサートされる。これにより、図７を参照して説明したラッチ回路に、読出し電圧ＶＷＬに基づく読出しデータが転送される。
【０１０７】
グループＳＡＵＧ＿ｎのセンスアンプユニットＳＡＵによる読出し動作に続いて、グループＳＡＵＧ＿ｍのセンスアンプユニットＳＡＵによる、読出し電圧ＶＷＬを用いた読出し動作が実行される。
【０１０８】
Ｈレベルにされていた制御信号ＳＰＣ＿ｍが、時刻ｔ５においてもＨレベルで維持される。これにより、時刻ｔ５においても、ノードＳＥＮ＿ｍに電圧ＶＤＤが印加され続け、ノードＳＥＮ＿ｍの電位が維持される。一方、このときに、制御信号ＳＰＣ＿ｎがＨレベルにされる。これにより、ノードＳＥＮ＿ｎに電圧ＶＤＤが印加され、ノードＳＥＮ＿ｎの電位が上昇する。その後、ノードＳＥＮ＿ｎの電位が安定する。
【０１０９】
Ｈレベルにされていた制御信号ＳＰＣ＿ｎが、時刻ｔ６においてもＨレベルで維持される。これにより、時刻ｔ６においても、ノードＳＥＮ＿ｎに電圧ＶＤＤが印加され続け、ノードＳＥＮ＿ｎの電位が維持される。一方、このときに、Ｈレベルに維持されていた制御信号ＳＰＣ＿ｍがＬレベルにされ、制御信号ＸＸＬ＿ｍがＨレベルにされる。これにより、ノードＳＥＮ＿ｍがビット線ＢＬに電気的に接続されてノードＳＥＮ＿ｍの電位が低下し始める。この低下の程度は、読出し電圧ＶＷＬにより、ノードＳＥＮ＿ｍに接続される選択メモリセルトランジスタＭＴ＿ｍがオン状態になっている場合の方が、選択メモリセルトランジスタＭＴ＿ｍがオフ状態である場合より大きい。
【０１１０】
その後、時刻ｔ７において、制御信号ＸＸＬ＿ｍがＬレベルにされる。選択メモリセルトランジスタＭＴ＿ｍがオン状態になっている場合には、このとき、ノードＳＥＮ＿ｍの電位は、例えばビット線ＢＬと同等の電位まで低下している。時刻ｔ７における、選択メモリセルトランジスタＭＴ＿ｍがオン状態の場合のノードＳＥＮ＿ｍの電位と、選択メモリセルトランジスタＭＴ＿ｍがオフ状態の場合のノードＳＥＮ＿ｍの電位との間の電位差は、ΔＶである。時刻ｔ７で、制御信号ＳＴＢ＿ｍがＨレベルにされアサートされる。これにより、図７を参照して説明したラッチ回路に、読出し電圧ＶＷＬに基づく読出しデータが転送される。
【０１１１】
Ｈレベルにされていた制御信号ＳＰＣ＿ｎが、時刻ｔ８においてもＨレベルで維持される。これにより、時刻ｔ８においても、ノードＳＥＮ＿ｎに電圧ＶＤＤが印加され続け、ノードＳＥＮ＿ｎの電位が維持される。一方、このときに、制御信号ＳＰＣ＿ｍがＨレベルにされる。これにより、ノードＳＥＮ＿ｍに電圧ＶＤＤが印加され、ノードＳＥＮ＿ｍの電位が上昇する。その後、ノードＳＥＮ＿ｍの電位が安定する。
【０１１２】
その後、時刻ｔ９において、ワード線ＷＬ＿ｓｅｌおよびＷＬ＿ｕｓｅｌ、セレクトゲート線ＳＧＤ＿ｓｅｌおよびＳＧＳ、ならびにビット線ＢＬに印加される電圧が各々、電圧ＶＳＳとされる。
【０１１３】
なお、上記で詳細に説明したタイミングチャートは一例に過ぎない。例えば、時刻ｔ３からｔ４および時刻ｔ６からｔ７のようにノードＳＥＮ＿ｎおよびＳＥＮ＿ｍの一方が対応するビット線ＢＬに電気的に接続されるときについて説明する。この場合、例えば、ビット線ＢＬに電気的に接続されるノードＳＥＮの当該接続の直前の電位と、当該接続の間のもう一方のノードＳＥＮの電位との条件を、ビット線ＢＬにノードＳＥＮ＿ｎが電気的に接続される場合とノードＳＥＮ＿ｍが電気的に接続される場合とで一致させるものであればよい。つまり、時刻ｔ３から時刻ｔ４におけるノードＳＥＮ＿ｍの電位と、時刻ｔ６から時刻ｔ７におけるノードＳＥＮ＿ｎの電位とは、一致していればよく、必ずしも電圧ＶＤＤであることを要しない。
【０１１４】
［効果］
図１２は、比較例に係る半導体記憶装置における読出し動作で利用される、或るセンスアンプユニットＳＡＵ＿ａに係る種々の回路構成要素に印加される電圧の時間変化の一例を示すタイミングチャートである。当該比較例に係る半導体記憶装置は、例えば、各センスアンプユニットＳＡＵに共通の制御信号ＸＸＬ、ＳＰＣ、およびＳＴＢが供給される構成を有している点を除くと、第１実施形態に係る半導体記憶装置１について説明したのと同一の構成を有している。図１２では、参照を容易にするため、センスアンプユニットＳＡＵ＿ａのノードＳＥＮ＿ａおよび制御信号ＸＸＬについてのタイミングチャートのみが示されている。制御信号ＳＰＣおよびＳＴＢについては後述する。他の配線に印加される電圧についてのタイミングチャートは、図１１に示したものと同様である。
【０１１５】
時刻ｔ１０において、制御信号ＳＰＣがＨレベルにされることにより、ノードＳＥＮ＿ａに電圧ＶＤＤが印加される。ノードＳＥＮ＿ａの電位が安定した後に、制御信号ＳＰＣがＬレベルにされ、その後、時刻ｔ１１において、制御信号ＸＸＬがＨレベルにされる。これにより、ノードＳＥＮ＿ａがビット線ＢＬに電気的に接続されてノードＳＥＮ＿ａの電位が低下し始める。この低下の程度は、ノードＳＥＮ＿ａに接続される選択メモリセルトランジスタＭＴ＿ａがオン状態になっている場合の方が、選択メモリセルトランジスタＭＴ＿ａがオフ状態である場合より大きい。
【０１１６】
その後、時刻ｔ１２において、制御信号ＸＸＬがＬレベルにされる。選択メモリセルトランジスタＭＴ＿ａがオン状態になっている場合には、このときのノードＳＥＮ＿ａの電位は、例えばビット線ＢＬと同等の電位まで低下している。この電位は、例えば電圧ＶＢＬにより安定されたものである。この点については、比較例に係る半導体記憶装置の動作は、第１実施形態に係る半導体記憶装置１の動作と同等である。
【０１１７】
一方、選択メモリセルトランジスタＭＴ＿ａがオフ状態である場合のノードＳＥＮ＿ａの電位の低下の程度は以下のようになる。
【０１１８】
図９および図１０を参照して説明したのと同様に、ノードＳＥＮ＿ａに係るコンタクトプラグＣＳと、センスアンプユニットＳＡＵ＿ａに第２方向に沿って隣り合うように設けられるセンスアンプユニットＳＡＵ＿ｂのノードＳＥＮ＿ｂに係るコンタクトプラグＣＳとの間では、寄生容量が生じる。この寄生容量によってノードＳＥＮ＿ａの電位がノードＳＥＮ＿ｂの電位とカップリングし、ノードＳＥＮ＿ｂの電位の変化に応じてノードＳＥＮ＿ａの電位が意図せず変化する可能性がある。このため、ノードＳＥＮ＿ｂの電位は、ノードＳＥＮ＿ａのセンス期間中に一定に保たれていることが望ましい。
【０１１９】
しかしながら、センスアンプユニットＳＡＵ＿ｂにも上記制御信号ＸＸＬ、ＳＰＣが供給されているので、ノードＳＥＮ＿ｂの電位も時刻ｔ１１において低下し始める。具体的には、ノードＳＥＮ＿ｂの電位は、ノードＳＥＮ＿ｂに接続される選択メモリセルトランジスタＭＴ＿ｂがオフ状態の場合は殆ど低下しないが、選択メモリセルトランジスタＭＴ＿ｂがオン状態の場合は大きく低下する。
【０１２０】
このため、上記カップリングの影響により、ノードＳＥＮ＿ｂの電位の低下に応じてノードＳＥＮ＿ａの電位が低下しうる。選択メモリセルトランジスタＭＴ＿ｂがオフ状態の場合よりも、選択メモリセルトランジスタＭＴ＿ｂがオン状態でありノードＳＥＮ＿ｂの電位が大きく低下する場合に、このノードＳＥＮ＿ａの電位の低下の程度は大きい。これに応じて、選択メモリセルトランジスタＭＴ＿ａがオン状態のときとオフ状態のときのノードＳＥＮ＿ａの電位差ΔＶが減少する。図１２では、この場合のノードＳＥＮ＿ａの電位が示されている。
【０１２１】
これに対して、第１実施形態に係る半導体記憶装置１では、図８および図９を参照して説明したように、複数のグループＳＡＵＧが、制御信号ＸＸＬ＿ｎ、ＳＰＣ＿ｎ、およびＳＴＢ＿ｎが供給されるセンスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜１５＞のグループＳＡＵＧ＿ｎと、制御信号ＸＸＬ＿ｍ、ＳＰＣ＿ｍ、およびＳＴＢ＿ｍが供給されるセンスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜１５＞のグループＳＡＵＧ＿ｍとが交互になるように、第２方向Ｄ２に沿って順次設けられる。このような制御信号を利用することにより、図１１を参照して説明したように、グループＳＡＵＧ＿ｎのセンスアンプユニットＳＡＵと、グループＳＡＵＧ＿ｍのセンスアンプユニットＳＡＵとでは、異なるタイミングで読出し動作が実行される。ここで、グループＳＡＵＧ＿ｎの或るセンスアンプユニットＳＡＵ中のノードＳＥＮ＿ｎに係るコンタクトプラグＣＳと、グループＳＡＵＧ＿ｍの或るセンスアンプユニットＳＡＵ中のノードＳＥＮ＿ｍに係るコンタクトプラグＣＳとの間では、上述した比較例の場合と同様に、寄生容量が生じる。
【０１２２】
このような、読み出し動作のタイミング制御では、例えばノードＳＥＮ＿ｎの電位が低下する際に、ノードＳＥＮ＿ｍの電位を維持することが可能である。ノードＳＥＮ＿ｍの電位が維持されると、ノードＳＥＮ＿ｎがノードＳＥＮ＿ｍから受けるカップリングの影響を、選択メモリセルトランジスタＭＴ＿ｍがオン状態であるかオフ状態であるかにかかわらず一定に保つことができる。また、ノードＳＥＮ＿ｍの電位が維持されるため、カップリングの影響によるノードＳＥＮ＿ｎの電位の低下が抑制される。ノードＳＥＮ＿ｍの電位が低下する場合も同様の制御を行うことが可能である。
【０１２３】
さらに、ノードＳＥＮ＿ｎのセンス中におけるノードＳＥＮ＿ｍの電位と、ノードＳＥＮ＿ｍのセンス中におけるノードＳＥＮ＿ｎの電位とを、常に同じ条件（図１１では、電圧ＶＤＤ）にすることが可能である。当該同じ条件の下では、選択メモリセルトランジスタＭＴ＿ｎがオフ状態である場合のノードＳＥＮ＿ｎの電位の低下の程度と、選択メモリセルトランジスタＭＴ＿ｍがオフ状態である場合のノードＳＥＮ＿ｍの電位の低下の程度とが一定となる。
【０１２４】
したがって、選択メモリセルトランジスタＭＴ＿ｎがオン状態の場合とオフ状態の場合のノードＳＥＮ＿ｎの電位差ΔＶ、ならびに、選択メモリセルトランジスタＭＴ＿ｍがオン状態の場合とオフ状態の場合のノードＳＥＮ＿ｍの電位差ΔＶを、上述した比較例の場合と比べて大きくすることが可能であり、また、いずれの読出し動作においてもΔＶをほぼ一定に保つことが可能である。
【０１２５】
これにより、第１実施形態に係る半導体記憶装置１では、電位差ΔＶに対応するセンスマージンの減少を抑制することが可能となり、また、センスマージンを、読出しデータにかかわらずほぼ一定とすることが可能である。このため、半導体記憶装置１によれば、例えばより正確にデータセンスを行うことが可能となる。また、センスマージンの減少が抑制されると、読出し動作に伴うビット線の充電時間を短縮したとしてもデータセンスを行うのに十分なセンスマージンを確保することが可能となる。一般的に、ビット線の充電時間が短縮されるほど読出し動作の速度は速くなる。したがって、半導体記憶装置１によれば、ビット線の充電時間をこのように短縮するようにすることにより読出し動作を高速化させることも可能となる。
【０１２６】
＜他の実施形態＞
上記第１実施形態では、第１方向に沿って順次隣り合うように設けられるセンスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜１５＞に、共通の制御信号ＸＸＬ、ＳＰＣ、およびＳＴＢが供給される場合の例について説明した。しかしながら、センスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜１５＞に共通の制御信号ＸＸＬ、ＳＰＣ、およびＳＴＢが供給されることは必ずしも必要としない。
【０１２７】
上記第１実施形態において、同一、一致、および一定という表記を用いている場合には、設計の範囲での誤差が含まれている場合を含んでいてもよい。また、維持という表記を用いている場合にも、設計の範囲での誤差が含まれている場合を含んでいてもよい。
【０１２８】
また、或る電圧を印加または供給すると表記している場合、当該電圧を印加または供給するような制御を行うことと、当該電圧が実際に印加または供給されることとのいずれをも含む。さらに、或る電圧を印加または供給することは、例えば０Ｖの電圧を印加または供給することを含んでいてもよい。
【０１２９】
本明細書において“接続”とは、電気的な接続のことを示しており、例えば間に別の素子を介することを除外しない。
【０１３０】
上記ではいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことが出来る。これら実施形態およびその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３１】
１…半導体記憶装置、１１…メモリセルアレイ、１２…センスアンプモジュール、１２１…センスアンプ回路、１２２…ラッチ回路、１３…ロウデコーダモジュール、１４…入出力回路、１５…レジスタ、１５１…ステータスレジスタ、１５２…アドレスレジスタ、１５３…コマンドレジスタ、１６…ロジック制御回路、１７…シーケンサ、１８…レディ／ビジー制御回路、１９…電圧生成回路、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＮＳ…ＮＡＮＤストリング、ＣＵ…セルユニット、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…セレクトゲート線、ＳＬ…ソース線、ＭＴ…メモリセルトランジスタ、ＳＴ…選択トランジスタ、４０…半導体基板、４１，４２，４９，ＬＩ…導電体、４３…メモリピラー、４４…半導体、４５…トンネル絶縁層、４６…電荷蓄積層、４７…ブロック絶縁層、４８…コンタクトプラグ、ＳＡＵ…センスアンプユニット、ＳＡＵＧ…センスアンプユニットのグループ、ＤＢＵＳ…バス、ＸＤＬ…ラッチ回路、Ｔｒ…トランジスタ、Ｎ，ＳＥＮ，ＬＢＵＳ…ノード、ＭＬ…配線、ＡＡ…アクティブエリア、ＣＳ，ＧＣ，ＣＰ…コンタクトプラグ、Ｓ…ソース領域、Ｄ…ドレイン領域、Ｇ…ゲート電極、Ｌ…金属配線層、２…メモリコントローラ、２１…ホストインタフェースユニット、２２…ＣＰＵ、２３…ＲＡＭ、２４…ＲＯＭ、２５…メモリインタフェースユニット、３…メモリシステム、４…ホスト装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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