(57)【要約】【課題】従来の半導体装置では、アーリーライト方式の書き込みサイクルにおいてノイズによる影響により書き込みサイクルに要する時間を短縮できない問題があった。【解決手段】一実施の形態によれば、複数のメモリセル１０のうち同一列に配置されるメモリセル１０とセンスアンプ１３とを接続する複数のビット線と、ビット線選択幅をｍとした場合、ｍ本のビット線毎に一括してデータ線に接続するか否かを切り替えるカラムスイッチ１４と、データ線を介してビット線に対して選択的に書き込みデータを与えるデータ入力回路と、ビット線に対して書き込みデータが与えられた後に、センスアンプを無効状態から有効状態に切り替えるセンスアンプ制御回路と、を有し、ｍを１６以上の値とし、データ入力回路は、ｍ本のビット線のうち１本に対応するデータ線に対して前記書き込みデータを与える。【選択図】図１１
2020149740.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルと、前記複数のメモリセルに対応して設けられる複数のセル容量と、前記複数のセル容量の一端が接続されるセル対極プレートと、を有するメモリアレイマットと、
それぞれが、同一の列に配置される前記複数のメモリセルに対するデータの読み書き動作を行う複数のセンスアンプと、
それぞれが、前記複数のメモリセルのうち同一列に配置されるメモリセルと前記センスアンプとを接続する複数のビット線と、
ビット線選択幅をｍとした場合、前記複数のビット線のうち前記ｍ本のビット線毎に一括してデータ線に接続するか否かを切り替えるカラム制御回路と、
前記ビット線に対して書き込みデータが与えられた後に、前記複数のセンスアンプを無効状態から有効状態に切り替えるセンスアンプ制御回路と、を有し、
前記ｍを１６以上の値とする半導体装置。
【請求項２】
格子状に配置される複数の前記メモリアレイマットを有し、
隣接する位置に配置される前記メモリアレイマットは、それぞれ電気的に接続される請求項１に記載の半導体装置。
【請求項３】
前記複数のメモリアレイマットが配置される領域の外周に沿って、一端が前記セル対極プレートに接続され、他端に接地電圧が供給される前記複数のセル容量が接続されるセル対極プレートを有するダミーメモリアレイマットが複数個配置される請求項１に記載の半導体装置。
【請求項４】
前記センスアンプは、互いに電気的に接続された前記セル対極プレートを有する異なる前記メモリアレイマットに属する前記メモリセルを用いて指定された前記メモリセルへのデータの読み書きを行う請求項１に記載の半導体装置。
【請求項５】
前記メモリセルの前記セル容量が設けられるセルシリンダと、
それぞれが前記複数のビット線と直交する複数のワード線と、を有し、
１つの前記メモリアレイマット内において、前記ビット線と前記ワード線とにより構成される格子内に前記セルシリンダが設けられるシールドセル格子の面積比率が前記ビット線と前記ワード線とが交差する領域の面積に対して７０％以上となる請求項１に記載の半導体装置。
【請求項６】
前記ｍ本のビット線に対応する前記センスアンプが含まれるセンスアンプグループが配置されるセンスアンプグループ配置領域と、
隣接して配置される前記センスアンプグループ配置領域の間に設けられ、シールド配線が配置されるシールド配線配置領域と、を有し、
前記シールド配線配置領域には、前記センスアンプに対する電源配線及び信号配線が配置される請求項１に記載の半導体装置。
【請求項７】
前記センスアンプグループ毎に、前記セル対極プレートを分離して、それぞれのセル対極プレート毎にセル対極電圧を供給する請求項６に記載の半導体装置。
【請求項８】
前記複数のメモリアレイマットが配置される領域の外周に沿って、一端が前記セル対極プレートに接続され、他端に接地電圧が供給される前記複数のセル容量が接続されるセル対極プレートを有するダミー容量領域が配置される請求項１に記載の半導体装置。
【請求項９】
前記メモリアレイマットの下部であって、前記メモリセルの外周に沿って前記メモリセルに含まれるセルトランジスタと前記セル容量と含み、前記セルトランジスタが無効化されたダミーセルが配置される請求項１に記載の半導体装置。
【請求項１０】
複数のメモリセルと、前記複数のメモリセルに対応して設けられる複数のセル容量と、前記複数のセル容量の一端が接続されるセル対極プレートと、を有するメモリアレイマットと、
それぞれが、同一の列に配置される前記複数のメモリセルに対するデータの読み書き動作を行う複数のセンスアンプと、
それぞれが、前記複数のメモリセルのうち同一列に配置されるメモリセルと前記センスアンプとを接続する複数のビット線と、
前記複数のビット線と、前記複数のビット線のうち対応するデータ線と、を接続するか否かを切り替えるカラムスイッチと、
前記データ線を介して前記ビット線に対して選択的に書き込みデータを与えるデータ入力回路と、
前記ビット線に対して書き込みデータが与えられた後に、前記複数のセンスアンプを無効状態から有効状態に切り替えるセンスアンプ制御回路と、を有し、
前記セル容量のうち１つの書き込みサイクル中に選択対象となる前記メモリセルのセル容量の総容量と、前記セル対極プレートの寄生容量との比が所定の比以上である半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、例えばビット線とワード線との組み合わせにより特定のメモリセルが選択されるメモリセルが多数配置される半導体記憶装置を含む半導体装置に関する。
【背景技術】
【０００２】
半導体装置に搭載されるメモリでは、書き込み時間を短縮するためにアーリーライト方式が採用されることがある。このアーリーライト方式では、書き込み対象のビット線に対応するセンスアンプを活性化する前に、書き込み対象のビット線に書き込みデータを与える。このアーリーライト方式を採用する半導体装置の例が特許文献１に開示されている。
【０００３】
特許文献１に記載のメモリ回路は、ビット線が接続された複数のセンスアンプを有するメモリ回路であって、上記複数のビット線が少なくとも一のビット線からなる複数のビット線群に分割され、各ビット線群毎にビット線電位を初期設定する設定回路を有する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平８−７５６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載のメモリ回路は、ライト動作サイクル期間にデータ入力期間が新たに必要となるため、ライト動作サイクルの速度性能がアーリーライト方式において理想とする書き込み速度より悪化する。つまり、特許文献１に記載のメモリ回路では、アーリーライト方式のメリットが無くなる、もしくは薄れてしまう問題が生じる。また、リード動作サイクルにおいてもライト動作サイクル時と同じカラム選択タイミングになるため読出しアクセス速度性能も悪化してしまうという問題がある。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、半導体装置は、複数のメモリセルと、複数のメモリセルに対応して設けられる複数のセル容量と、複数のセル容量の一端が接続されるセル対極プレートと、を有するメモリアレイマットと、複数のメモリセルのうち同一列に配置されるメモリセルとセンスアンプとを接続する複数のビット線と、ビット線選択幅をｍとした場合、ｍ本のビット線毎に一括してデータ線に接続するか否かを切り替える列選択回路と、データ線を介してビット線に対して選択的に書き込みデータを与えるデータ入力回路と、ビット線に対して書き込みデータが与えられた後に、センスアンプを無効状態から有効状態に切り替えるセンスアンプ制御回路と、を有し、ｍを１６以上の値とし、データ入力回路は、ｍ本のビット線のうち１本に対応するデータ線に対して前記書き込みデータを与える。
【発明の効果】
【０００８】
前記一実施の形態によれば、半導体装置は、アーリーライト方式のライト動作サイクルの時間を短縮することができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１にかかる半導体装置に搭載されるメモリ回路のブロック図である。
【図２】実施の形態１にかかるメモリ回路のリードライト制御回路の詳細を説明する回路図である。
【図３】実施の形態１にかかるメモリ回路のリードライト回路の詳細を説明する回路図である。
【図４】実施の形態１にかかるメモリセルの構造を説明する断面図である。係を説明するメモリ回路の概略図である。
【図５】実施の形態１にかかるメモリ回路の通常の書き込みサイクル中の動作と、アーリーライト方式の書き込みサイクル中の動作と、を説明するタイミングチャートである。
【図６】実施の形態１にかかるメモリ回路において選択ビット線にロウレベルデータを書き込む場合に発生するノイズを説明するメモリ回路の回路図である。
【図７】実施の形態１にかかるメモリ回路において選択ビット線にロウレベルデータを書き込む場合の動作を説明するタイミングチャートである。
【図８】実施の形態１にかかるメモリ回路において選択ビット線にハイレベルデータを書き込む場合に発生するノイズを説明するメモリ回路の回路図である。
【図９】実施の形態１にかかるメモリ回路において選択ビット線にハイデータを書き込む場合の動作を説明するタイミングチャートである。
【図１０】実施の形態１にかかるメモリ回路におけるノイズと、そのノイズの影響を説明する表である。
【図１１】実施の形態１にかかるメモリ回路におけるビット線選択幅と読み出し差電位との関係を説明するグラフである。
【図１２】実施の形態２にかかるメモリ回路におけるメモリアレイマットの第１の例を説明するブロック図である。
【図１３】実施の形態２にかかるメモリ回路におけるメモリアレイマットの第２の例を説明するブロック図である。
【図１４】実施の形態３にかかるメモリ回路の第１の例において発生するノイズを説明するメモリアレイマットのブロック図である。
【図１５】実施の形態３にかかるメモリ回路の第２の例において発生するノイズを説明するメモリアレイマットのブロック図である。
【図１６】実施の形態４にかかるメモリ回路におけるセルシリンダのプラグ配置の第１の例を説明する図である。
【図１７】実施の形態４にかかるメモリ回路におけるセルシリンダのプラグ配置の第２の例を説明する図である。
【図１８】メモリ回路におけるビット線間でノイズを伝搬させる寄生容量を説明する図である。
【図１９】実施の形態５にかかるメモリ回路におけるシールド配線の配置を説明する図である。
【図２０】実施の形態６にかかるメモリ回路における容量ブロックの配置例を説明する図である。
【図２１】実施の形態７にかかるメモリ回路におけるダミーセルの配置例を説明する図である。
【図２２】実施の形態７にかかるダミーセルの回路図例である。
【図２３】実施の形態８にかかるメモリ回路におけるセル対極プレートとセンスアンプとの関係を説明する図である。
【発明を実施するための形態】
【００１０】
実施の形態１
実施の形態１にかかる半導体装置１は、メモリ回路を搭載する半導体装置で有り、このメモリ回路に特徴の１つを有する。そこで、図１に実施の形態１にかかる半導体装置１に搭載されるメモリ回路のブロック図を示す。
【００１１】
図１に示すように、実施の形態１にかかる半導体装置１のメモリ回路は、所定の領域毎にメモリセル１０が格子状に配置される。また、実施の形態１にかかる半導体装置１では、所定の領域毎にセル対極プレート２０が設けられる。このセル対極プレート２０は、メモリセル１０の上部に設けられる配線層に形成される板状の配線である。実施の形態１にかかる半導体装置１では、セル対極プレート２０の下部に格子状にメモリセル１０を配置する。以下の説明では、１つのセル対極プレート２０と当該１つのセル対極プレート２０の下部に形成される複数のメモリセル１０を１つのグループとし、このグループに対してメモリアレイマットと称す。なお、セル対極プレート２０には、セル対極電圧ＨＶＤＰが図示しないセル対極電圧生成回路から供給される。
【００１２】
また、実施の形態１にかかる半導体装置１では、１つのセル対極プレート２０の下部に配置されるメモリセル１０に対するリードライト制御回路２とワード線制御回路３が設けられる。図１に示す例では、偶数列のメモリセル１０に対応するリードライト回路（図１のＲＷ）と奇数列のメモリセル１０に対応するリードライト回路がメモリアレイマットを挟んで対向する位置に配置される。そのため、リードライト制御回路２は、１つのメモリアレイマットに対して２つ設けられる形態となっている。リードライト制御回路２は、後述するリチャージ制御回路、センスアンプ制御回路、カラム制御回路、データ入力回路及びデータ出力回路を少なくとも含む。なお、リードライト回路は、リードライト回路を挟んで対向する位置にある２つのメモリアレイマットに配置されるメモリセル及びビット線に対してデータの読み書きを行う。また、図１に示す例では、データ０とデータ１が一組のデータとして与えられ、奇数列に配置されるメモリセルに対してデータ０が書き込まれ、偶数列に配置されるメモリセルにデータ１が書き込まれる。
【００１３】
また、図１に示す例では、偶数行のメモリセル１０に対応するワード線制御回路３と奇数行のメモリセル１０に対応するワード線制御回路３がメモリアレイマットを挟んで対向する位置に配置される。そのため、ワード線制御回路３は、１つのメモリアレイマットに対して２つ設けられる形態となっている。
【００１４】
ここで、リードライト制御回路２の構成について説明する。そこで、図２にリードライト制御回路２のブロック図を示す。図２に示すように、リードライト制御回路２は、プリチャージ制御回路４、センスアンプ制御回路５、データ入力回路及びデータ出力回路６、カラム制御回路７を有する。
【００１５】
プリチャージ制御回路４は、リードライト回路１１内のイコライジング回路１２を有効化するか否かを制御するプリチャージ制御信号ＥＱを出力する。センスアンプ制御回路５は、リードライト回路１１内のセンスアンプ１３を有効化するか否か制御するセンスアップ制御信号ＳＡＰ、ＳＡＮを出力する。データ入力回路及びデータ出力回路６は、メモリセルに与える入力データの出力と、メモリセルから読み出した出力データの外部回路への出力と、を行う。カラム制御回路７は、リードライト回路１１内のカラムスイッチ１４を有効化するか否かを制御するカラムスイッチ制御信号Ｙ０〜Ｙｍを出力する。なお、図２では、図２では、ｍ本のカラムスイッチ制御信号のうち０番目のＹ０と１番目のＹ１とを示した。
【００１６】
続いて、図３に実施の形態１にかかるメモリ回路のリードライト回路の詳細を説明する回路図を示す。図３に示す例では、メモリアレイマットに設けられる複数のメモリセルの一部のメモリセル１０とリードライト回路１１を示した。また、図３では、列選択信号Ｙとカラムスイッチとの関係を簡潔に示すために、奇数列のメモリセルに対応するリードライト回路１１と偶数列のメモリセルに対応するリードライト回路１１とをメモリアレイマットの同一の辺に配置した例とした。
【００１７】
図３に示すように、メモリセル１０は、セルトランジスタＴｒ１、セル容量Ｃｓを有する。セルトランジスタＴｒ１のゲートはワード線ＷＬに接続される。セルトランジスタＴｒ１のソースとドレインの一方はビット線ＢＬＴに接続され、他方はセル容量Ｃｓの一方の端子に接続される。セル容量Ｃｓの他方の端子にはセル対極電圧ＶＨＤＰが与えられる。
【００１８】
リードライト回路１１は、イコライジング回路１２、センスアンプ１３、カラムスイッチ１４を有する。イコライジング回路１２は、リードライト制御回路２内のプリチャージ制御回路が出力するプリチャージ制御信号ＥＱにより制御される。イコライジング回路１２は、書き込みサイクル又は読み出しサイクルが開始される前に、ビット線ＢＬＴと、ビット線ＢＬＴと対となるビット線ＢＬＮと、の電位をプリチャージ電圧ＨＶＤＲとする。イコライジング回路１２は、トランジスタＴｒ２〜Ｔｒ４を有する。トランジスタＴｒ２〜Ｔｒ４は、ＮＭＯＳトランジスタである。トランジスタＴｒ２〜Ｔｒ４は、ゲートにプリチャージ制御信号ＥＱが与えられる。トランジスタＴｒ２は、ソースとドレインの一方がビット線ＢＬＴに接続され、他方がビット線ＢＬＮに接続される。トランジスタＴｒ３は、ソースとドレインの一方がビット線ＢＬＴに接続され、他方にプリチャージ電圧ＨＶＤＲ供給される。トランジスタＴｒ３は、ソースとドレインの一方がビット線ＢＬＮに接続され、他方にプリチャージ電圧ＨＶＤＲ供給される。
【００１９】
センスアンプ１３は、リードライト制御回路２内のセンスアンプ制御回路が出力するセンスアンプ制御信号ＳＡＰ、ＳＡＮにより制御される。センスアンプ１３は、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＮＭＯＳトランジスタＭＮ１、ＭＮ２を有する。ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１は直列に接続される、ＰＭＯＳトランジスタＭＰ１のソースにはセンスアンプ制御信号ＳＡＰが与えられ、ＮＭＯＳトランジスタＭＮ１のソースにはセンスアンプ制御信号ＳＡＮが与えられる。ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２は直列に接続される、ＰＭＯＳトランジスタＭＰ２のソースにはセンスアンプ制御信号ＳＡＰが与えられ、ＮＭＯＳトランジスタＭＮ２のソースにはセンスアンプ制御信号ＳＡＮが与えられる。ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１のゲートは、ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２の接続点及びビット線ＢＬＮに接続される。ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２のゲートは、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１の接続点及びビット線ＢＬＴに接続される。
【００２０】
カラムスイッチ１４は、トランジスタＴｒ５、Ｔｒ６を有する。トランジスタＴｒ５、Ｔｒ６は、ゲートにカラムスイッチ制御信号Ｙ０が与えられる。このカラムスイッチ制御信号Ｙ０は、リードライト制御回路２内のカラム制御回路が出力する。トランジスタＴｒ５、Ｔｒ６は、ＮＭＯＳトランジスタである。トランジスタＴｒ５は、ビット線ＢＬＴを、データ線Ｄ０Ｔに接続するか否かをカラムスイッチ制御信号Ｙ０に基づき切り替える。トランジスタＴｒ６は、ビット線ＢＬＮを、データ線Ｄ０Ｎに接続するか否かをカラムスイッチ制御信号Ｙ０に基づき切り替える。
【００２１】
なお、図３に示すメモリ回路では、奇数列に配置されるメモリセルにはデータ０に対応するデータ線が接続され、偶数列に配置されるメモリセルにはデータ１に対応するデータ線が接続される。また、図３に示すメモリ回路では、奇数列目のビット線とデータ線との接続状態を切り替えるカラムスイッチ１４と、当該奇数列の次の偶数列のビット線とデータ線との接続状態を切り替えるカラムスイッチ１４と、は同一のカラムスイッチ制御信号により制御される。
【００２２】
実施の形態１にかかるメモリ回路では、メモリセルに対する書き込み時に発生するノイズに起因するデータの非選択セルのリフレッシュ動作の不良を低減するものである。このノイズの一部は、メモリセルの回路構成に起因して伝搬する。そこで、図４に実施の形態１にかかるメモリセルの構造を説明する断面図を示す。そして、図４を参照して、メモリセルの回路において生じる寄生容量について説明する。
【００２３】
図４に示すようにメモリセルのセルトランジスタＴｒ１は、半導体基板に設けられた拡散層Ｄｉｆｆｂ、Ｄｉｆｆｃと、半導体基板上に設けられたゲート電極により構成される。ゲート電極にはワード配線ＷＬが接続されるため、図４では、ゲート電極にＷＬの符号を付した。
【００２４】
そして、拡散層Ｄｉｆｆｂには、ビット線側ビアを介してビット線ＢＬが接続される。このビット線ＢＬは、ビット線対ＢＬＴ、ＢＬＮのいずれか一方に対応するものである。そして、ビット線ＢＬＴとビット線ＢＬＮとの区別なくビット線を説明する場合には以下の説明でもビット線をＢＬと称す。
【００２５】
また、拡散層Ｄｉｆｆｃには、セルノード線側ビアを介してセル容量Ｃｓが接続される。セル容量Ｃｓは、シリンダ形状を有し、セルノードとなる配線と、セル対極プレートから下方に突出したシリンダプラグとの間に絶縁膜を設けることで形成される。つまり、セル対極プレートには、その下部に設けられるメモリセルのセル容量Ｃｓのための複数のシリンダプラグが設けられる。
【００２６】
図４に示すように、メモリセルにおいては、寄生容量Ｃｂｓ、Ｃｃｓ、Ｃｂｃが形成される。また、セル対極プレートにおいては寄生容量Ｃｈｖｄｐが形成される。寄生容量Ｃｂｓは、ビット線或いはビット線側ビアと半導体基板との間に形成される寄生容量である。寄生容量Ｃｃｓは、セルノード側ビア或いはセル容量Ｃｓと半導体基板との間に形成される寄生容量である。寄生容量Ｃｂｃは、ビット線ＢＬとセルノードとの間に形成される寄生容量である。寄生容量Ｃｈｖｄｐは、セル対極プレートと、セル対極プレートが形成される配線層の上に形成される配線層に設けられる配線と、の間に形成される寄生容量である。以下の説明では、ノイズの伝搬経路について、図４で説明した寄生容量の符号を用いて説明する。
【００２７】
続いて、メモリ回路における書き込み動作について説明する。実施の形態１にかかる半導体装置１のメモリ回路では、アーリーライト方式でデータの書き込みを行う。そこで、以下では、通常のデータ書き込み動作と、アーリーライト方式のデータ書き込み動作とを説明することで、アーリーライト方式のデータ書き込み動作の特徴を説明する。図５に、実施の形態１にかかるメモリ回路の通常の書き込みサイクル中の動作と、アーリーライト方式の書き込みサイクル中の動作と、を説明するタイミングチャートを示す。図５では、上図に通常の書き込みサイクル中のメモリ回路の動作を示し、下図にアーリーライト方式の書き込みサイクル中のメモリ回路の動作を示した。
【００２８】
まず、図５の上図に示すように、通常のデータ書き込みサイクルでは、タイミングＴ０でプリチャージ制御信号ＥＱを立ち下げることで書き込みサイクルが開始される。続いて、タイミングＴ１でワード線ＷＬを立ち上げる。これにより、電位が立ち上がったワード線ＷＬにより選択された行に配置されるメモリセルが活性化（セルトランジスタＴｒ１が導通した状態となる）する。また、ワード線ＷＬの電位を立ち上げることでメモリセルのセル容量Ｃｓに蓄積されていた電荷がビット線ＢＬに読み出され、ビット線対を構成するビット線ＢＬの間に読み出し差電位が生じる。
【００２９】
続いて、タイミングＴ２において、センスアンプ１３を活性化する。これにより、タイミングＴ２以前までの期間に生じたビット線対の読み出し差電位がセンスアンプの動作により拡大する。タイミングＴ２において、データ入力回路は、データ線を介して書き込みデータを入力する。ここで、図５では、データの書き込みを行うメモリセルが配置される列に対応するビット線を選択ビット線、データの書き込みを行わずにメモリセルのセル容量Ｃｓの電荷量の減少を補うリフレッシュ動作を行うビット線を非選択ビット線と示した。
【００３０】
そして、タイミングＴ３でカラムスイッチ１４を導通状態とすることで、選択ビット線ＢＬの電位は入力データに応じて反転する。また、非選択ビット線ＢＬには入力データが与えられないため、非選択ビット線ＢＬはタイミングＴ３以前の電位差をさらに拡大する。そして、タイミングＴ４でカラムスイッチ１４を非導通状態とする。タイミングＴ４以降、センスアンプ１３は、それ以前の電位差をさらに拡大させる。また、メモリ回路では、ビット線の電位差の拡大に基づきセルノードの電位も変化する。その後、タイミングＴ５においてワード線ＷＬの電位を立ち下げる。その後、プリチャージ制御信号ＥＱを立ち上げてビット線対の電位を同電位とし、タイミングＴ６でプリチャージ制御信号ＥＱを立ち下げることで書き込みサイクルが終了する。
【００３１】
つまり、通常の書き込み動作では、プリチャージ電圧ＨＶＤＲにセットされているビット線に対してプリチャージ制御信号ＥＱによりプリチャージ状態を解除にしてメモリアレイマットに属するメモリセルの活性化を開始する。そして、ワード線ＷＬによる行選択によりメモリセルのセル容量Ｃｓがもつ蓄積電荷とビット線の寄生容量がもつ保持電荷の電荷シェアによりビット線上に読出し電圧が現われる。また、読み出し電圧とプリチャージ電圧ＨＶＤＲとの電位差となる読み出し差電位をセンスアンプ１３にて増幅する。これにより、ビット線対の一方の電圧を電源電圧レベル他方の電圧を接地電圧レベルに設定する。その後、カラムスイッチ１４により選択されたビット線にデータバスからの入力データ（ＤＴ、ＤＮ）が伝搬されセンスアンプの論理が反転することでビット線の電位も電源電圧レベルで反転し、ワード線ＷＬにより選択されることでオン状態となったセルトランジスタを通してメモリセルのセルノードに入力データが書込まれる。一方、非選択ビット線対では、先にビット線対に発生した読み出し差電位が活性化したセンスアンプにより増幅され、ビット線が電源電圧レベルと接地電圧レベルまで増幅した電圧をメモリセルに書き戻すリフレッシュ動作が同時並行して行われている。
【００３２】
続いて、図５の下図に示すアーリーライト方式の書き込みサイクルの動作について説明する。アーリーライト方式のデータ書き込みサイクルにおいても、タイミングＴ１０でプリチャージ制御信号ＥＱを立ち下げることで書き込みサイクルが開始される。また、アーリーライト方式では、プリチャージ制御信号ＥＱの立ち下げ直後にデータ線に入力データを入力する。続いて、アーリーライト方式では、タイミングＴ１１でワード線ＷＬを立ち上げるとともにカラムスイッチ１４を導通した状態とする。これにより、アーリーライト方式では、センスアンプ１３が活性化される前に、選択ビット線ＢＬに書き込みデータが与えられる。一方、非選択ビット線ＢＬには、ワード線ＷＬにより選択された行に配置されるメモリセルのセル容量Ｃｓがもつ蓄積電荷に基づく読み出し電圧が現れる。
【００３３】
続いて、タイミングＴ１２において、センスアンプ１３を活性化する。これにより、タイミングＴ１２以前までの期間に生じた選択ビット線対ＢＬ及び非選択ビット線対の電位差が更に拡大しメモリセルに対するデータの書き込み及びリフレッシュ動作が行われる。また、センスアンプ１３を活性化させた後にカラムスイッチ１４を遮断状態に切り替える。
【００３４】
その後、タイミングＴ１３においてワード線ＷＬの電位を立ち下げる。また、タイミングＴ１３以降、プリチャージ制御信号ＥＱを立ち上げてビット線対の電位を同電位とし、タイミングＴ１４でプリチャージ制御信号ＥＱを立ち下げることで書き込みサイクルが終了する。
【００３５】
つまり、アーリーライト方式では、プリチャージ制御信号ＥＱによりプリチャージ状態を解除後、かつ、センスアンプ１３によるビット線対の読み出し差電位の増幅前の段階でカラムスイッチ１４を導通した状態とする。これにより、アーリーライト方式では、センスアンプ活性化に先行させてビット線対に入力データを入力し、入力データ（ＤＴ、ＤＮ）に対応したビット線電位が設定される。その後にセンスアンプ１３によりビット線対の電位差の増幅を行うことで、ビット線を電源電圧レベル及び接地電圧レベルに増幅し、同時にメモリセルにもこの電圧が伝達され書込み動作が実行される。このアーリーライト方式では、センスアンプ１３による増幅後にビット線対の電位の反転を行わない。そのため、アーリーライト方式は、通常方式に比べてセルノードへの電圧書込みが早く完了できる。また、図５で示したアーリーライト方式では、プリチャージ状態を解除する前にカラムスイッチ１４を導通状態とする動作は必要とせず書き込みサイクルの性能を悪化させる要素がない。また、図５で示したアーリーライト方式では、読み出しサイクルの動作においても、プリチャージ状態の解除から始まるメモリアレイマットの活性化動作を遅らせる特別な制御は必要としないため、アーリーライト方式がもつ高速な書き込みサイクルの性能を最も効果的に引き出すことができる。
【００３６】
ここで、アーリーライト方式では、入力データは、カラムスイッチ１４のトランジスタＴｒ５、Ｔｒ６（ＮＭＯＳトランジスタ）を介してビット線対に入力される。そのため、センスアンプ１３を活性化する前のハイ側電圧は、電源電圧ＶＤＤからＮＭＯＳトランジスタの閾値電圧Ｖｔｈを引いた電圧（ＶＤＤ−Ｖｔｈ）となる。この電圧（ＶＤＤ−Ｖｔｈ）は、プリチャージ電圧ＨＶＤＲに近い１／２×ＶＤＤ電圧と同程度の電圧である。一方、ロウ側電圧は、１／２×ＶＤＤと設置電圧ＧＮＤの中間電圧となる。このハイ側電圧とロウ側電圧との電位差は、メモリセルからの読出し差電圧よりは大きな値になるのが一般的である。そして、アーリーライト方式の書き込み動作においても、通常の書き込み動作と同様に非選択のビット線対において読み出し電位差がセンスアンプ１３により増幅され、各メモリセルに書き戻すリフレッシュ動作が同時に行われる。このとき、アーリーライト方式で特有な大きな入力データに起因するビット線の電圧差は、非選択のビット線対の読み出し差電位を減少させるノイズを発生させる。このノイズが発生するとセンスアンプ１３を活性化させたときに非選択ビット線に接続されるメモリセルで行われるリフレッシュ動作において誤動作を起こす危険性がある。そこで以下では、アーリーライト方式の書き込み動作において発生するノイズについて説明する。
【００３７】
まず、アーリーライト方式における選択ビット線への入力データの入力するときの電圧変化が非選択ビット線にノイズとして伝播する現象について説明する。図６に実施の形態１にかかるメモリ回路において選択ビット線にロウレベルデータを書き込む場合に発生するノイズを説明するメモリ回路の回路図を示す。
【００３８】
図６に示すように、選択ビット線にロウレベルデータを書き込む場合、選択ビット線ＢＬＴをハイレベルからロウレベルとする。また、この例では、非選択ビット線ＢＬＴにおいてリフレッシュされるデータは、ビット線ＢＬＴ側においてハイレベルであるものとする。このような場合、選択ビット線ＢＬＴが配置されるメモリアレイマットと同一メモリアレイマット内では、選択ビット線ＢＬＴと隣接するビット線との間で発生するクロストークノイズＮ１が発生する。また、メモリ回路では同一メモリマット内のメモリセルのセル容量Ｃｓがセル対極プレート２０により互いに接続される。そのため、このセル対極プレート２０を介してノイズＮ２、Ｎ３が伝播する。ノイズＮ２、Ｎ３は、ともにセル対極プレート２０を介して伝播するノイズである。
【００３９】
クロストークノイズＮ１は、選択ビット線から非選択ビット線に形成される配線間カップリング寄生容量を介して伝播する電圧ノイズである。
【００４０】
ノイズＮ２は、選択メモリセルを介して伝播するノイズである。このノイズＮ２には、ノイズＮ２ａとノイズＮ２ｖがある（例えば、図１０を参照）。ノイズＮ２ａは、選択ビット線上の選択メモリセルを介して、ライト時のビット線の電位変化がセルノードに入力され、このセルノードに入力された電位変化がセル容量Ｃｓを介してセル対極プレート２０のセル対極電圧ＨＶＤＰを低下させる現象により発生するノイズである。ノイズＮ２ｖは、非選択ビット線において、ノイズＮ２ａに起因して発生するノイズである。具体的には、非選択ビット線では、活性化されたワード線ＷＬ０に接続されたメモリセルにおいて保持されているハイレベル（Ｈ）に対応した記憶保持電荷がセル容量Ｃｓとビット線寄生容量Ｃｂｓのチャージシェアによりビット線上に出力される。これにより、非選択ビット線では、リフレッシュ動作に必要な読み出し差電位ΔＶが発生する。このとき、セル対極プレート２０のセル対極電圧ＨＶＤＰにノイズＮ２ａにより発生する負側電圧変化がノイズＮ２ｖとなる。このノイズＮ２ｖにより、セル容量Ｃｓにより保持しているセル保持電圧が目減りした状態になり、非選択ビット線対に現れる読み出し差電位ΔＶが減少する。
【００４１】
ノイズＮ３は、選択ビット線に接続されるメモリセルのうちワード線により非活性状態が維持される非選択メモリセルを介してセル対極プレート２０に伝播するノイズである。具体的には、選択ビット線に接続される非選択メモリセルには、セルトランジスタＴｒ１が非導通状態であっても、ビット線セルノード間寄生容量Ｃｂｃが存在する。そのため、このビット線セルノード間寄生容量Ｃｂｃを介して、選択ビット線の電位低下が非選択メモリセルのセルノードに伝搬し、さらに、セル容量Ｃｓを介してセル対極プレート２０に伝播する（図１０のノイズＮ３ａ）。そして、セル対極プレート２０に伝播したノイズＮ３ａは、非選択ビット線に接続される非選択メモリセルのセル容量Ｃｓ、ビット線セルノード間寄生容量Ｃｂｃを介して非選択ビット線に伝搬し、非選択ビット線対に生じる読み出し差電位ΔＶを低下させる（図１０のノイズＮ３ｖ）。
【００４２】
ここで、ノイズＮ３ａ、ノイズＮ３ｖについてさらに詳細に説明する。まず、ノイズＮ３ａについて説明する。セル容量Ｃｓとビット線セルノード間寄生容量Ｃｂｃの容量比率は、Ｃｓ＞＞Ｃｂｃとなる。そのため、セル対極プレート２０のセル対極寄生容量Ｃｈｖｄｐに対するビット線セルノード間寄生容量Ｃｂｃの容量比率により、ノイズＮ３ａの大きさは決まる。ここで、１つのメモリセルで発生するノイズＮ３ａは小さい。しかし、ビット線には多数のメモリセルが接続される。また、メモリアレイマット全体で見たとき、ノイズＮ３ａの大きさは、選択ビット線に接続されるメモリセルの数の倍数の大きさとなる。そのため、メモリアレイマット全体で見たときのノイズＮ３ａの大きさは無視できない大きさとなってセル対極プレート２０に伝播する。
【００４３】
続いて、ノイズＮ３ｖについて説明する。非選択ビット線では、セル対極電圧ＨＶＤＰの電圧降下ノイズがワード線によって非選択状態にされた非選択メモリセルのセルノードに伝搬し、ビット線セルノード間寄生容量Ｃｂｃを通してビット線容量Ｃｂで保持される電荷量を低下させて読み出し差電位ΔＶを低下させる。ここで、セル容量Ｃｓとビット線寄生容量Ｃｂｓの容量比率はＣｓ＞＞Ｃｂｓとなる。そのため、ビット線寄生容量Ｃｂｓとビット線セルノード間寄生容量Ｃｂｃとの容量比で伝搬するノイズＮ３ｖの量は決まる。ノイズＮ３ｖの大きさは１つのメモリセルでの値は小さいが、非選択ビット線に伝播するノイズＮ３ｖの大きさは非選択ビットに接続される非選択メモリセル数の倍数の大きさとなる。そのため、メモリアレイマット全体で見たときのノイズＮ３ｖの大きさは、無視できない大きさとなり非選択ビット線に伝搬する。
【００４４】
ここで、上記クロストークノイズＮ１及びノイズＮ２、Ｎ３により生じる非選択ビット線対における読み出し差電位ΔＶの低下を書き込みサイクルのタイミングチャートを用いて説明する。そこで、図７に実施の形態１にかかるメモリ回路において選択ビット線にロウレベルデータを書き込む場合の動作を説明するタイミングチャートを示す。
【００４５】
図７に示すように、同一メモリマット内では、選択ビット線ＢＬＴにロウレベルデータを書き込む際にクロストークノイズＮ１及びノイズＮ２、Ｎ３が発生すると、非選択ビット線対に読み出し差電位ΔＶを発生させるタイミングＴ１１〜Ｔ１２の期間に、セル対極電圧ＨＶＤＰに電圧低下Ｖｗｎが生じる。そして、この電圧低下Ｖｗｎに起因して、非選択ビット線ＢＬＴに生じる読み出し電位が低下し、非選択ビット線対の読み出し差電位ΔＶが、ノイズがない場合の読み出し差電位ΔＶ１からΔＶ２に低下する。このような読み出し差電位の低下が生じるとリフレッシュ動作において復元対象のデータが反転する可能性がある。
【００４６】
続いて、図６に示した例とは逆にハイレベルデータを選択ビット線ＢＬＴに書き込む場合に発生するノイズについて説明する。そこで、図８に実施の形態１にかかるメモリ回路において選択ビット線にハイレベルデータを書き込む場合に発生するノイズを説明するメモリ回路の回路図を示す。図８に示すように、選択ビット線ＢＬＴにハイレベルデータを書き込む場合、選択ビット線ＢＬＮの電位をハイレベルからロウレベルにする。また、図８に示す例において非選択ビット線ＢＬＴに接続されるメモリセルにはロウレベルデータが保持されているものとする。
【００４７】
図８に示す例では、クロストークノイズＮ１とノイズＮ２が示されていない。これは、図８に示す動作では、クロストークノイズＮ１とノイズＮ２の影響は、ほぼ生じないためである。その理由を以下で説明する。
【００４８】
まず、クロストークノイズＮ１について説明する。図８に示す例では、選択ビット線ＢＬＮは、全てのワード線（例えば、ワード線ＷＬ０〜ＷＬｍ）が非活性状態となる非選択メモリアレイマット内にある。また、非選択メモリアレイマットには、図７では図示を省略したが、図１で示したデータ０とデータ１との関係のように、データの書き込み対象から外れ、プリチャージ電圧ＨＶＤＲに固定される未使用の非選択ビット線ＢＬＮが存在する。そして、非選択メモリアレイマットでは、プリチャージ電圧ＨＶＤＲに固定される未使用の非選択ビット線ＢＬＮがシールド配線となり、クロストークノイズＮ１の影響がほぼなくなる。
【００４９】
続いて、ノイズＮ２について説明する。ノイズＮ２は、選択メモリセルを介して発生する。しかしながら、非選択メモリマットアレイでは、ワード線が全て非活性状態であるため、選択メモリセルが存在しない。そのため、ノイズＮ２は発生しない。
【００５０】
続いて、図８に示す例で、問題となるノイズＮ３について説明する。図８に示す例では、ノイズＮ３のうちノイズＮ３ａが、選択ビット線ＢＬＮの電位低下に伴い発生する。そしして、発生したノイズＮ３ａは、ビット線セルノード間寄生容量Ｃｂｃ及びセル容量Ｃｓを介してセル対極プレート２０に伝搬する。また、セル対極プレート２０に伝搬したノイズＮ３ａは、非選択メモリアレイマットのセル対極プレート２０、セル容量Ｃｓ及びビット線セルノード間寄生容量Ｃｂｃを介して非選択ビット線ＢＬＮに伝達される。そして、非選択ビット線ＢＬＮに伝達したノイズＮ３ｖにより非選択ビット線対における読み出し差電位ΔＶの低下が発生する。
【００５１】
ここで、上記ノイズＮ３により生じる非選択ビット線対における読み出し差電位ΔＶの低下を書き込みサイクルのタイミングチャートを用いて説明する。そこで、図９に実施の形態１にかかるメモリ回路において選択ビット線にハイレベルデータを書き込む場合の動作を説明するタイミングチャートを示す。
【００５２】
図９に示すように、選択ビット線ＢＬＴにハイレベルデータ（つまり選択ビット線ＢＬＮにロウレベルデータ）を書き込む際にノイズＮ３が発生すると、非選択ビット線対に読み出し差電位ΔＶを発生させるタイミングＴ１１〜Ｔ１２の期間に、セル対極電圧ＨＶＤＰに電圧低下Ｖｗｎが生じる。そして、この電圧低下Ｖｗｎに起因して、非選択ビット線ＢＬＮの電位が低下し、読み出し差電位ΔＶが、ノイズがない場合の書き込み差電位ΔＶ１からΔＶ２に低下する。このような書き込み差電位の低下が生じるとリフレッシュ動作において復元対象のデータが反転する可能性がある。
【００５３】
ここで、上記で説明したノイズＮ２、Ｎ３の発生原因とノイズＮ２、Ｎ３により影響を受ける事象について表を用いて説明する。そこで、図１０に、実施の形態１にかかるメモリ回路におけるノイズと、そのノイズの影響を説明する表を示す。
【００５４】
図１０に示すように、ノイズＮ２ａは、選択ビット線に入力データの書き込みが発生することで発生し、ワード線ＷＬによって選択された選択メモリセルを経由するパスにより伝達される。ノイズＮ３ａは、選択ビット線に入力データの書き込みが発生することで発生し、ワード線ＷＬによって選択されていない非選択メモリセルを経由するパスにより伝達される。
【００５５】
そして、セル対極プレート２０に伝達されたノイズＮ２ａは、セル対極電圧ＨＶＤＰに電圧低下Ｖｗｍ＿Ｎ２をもたらす。また、セル対極プレート２０に伝達されたノイズＮ３ａは、セル対極電圧ＨＶＤＰに電圧低下Ｖｗｍ＿Ｎ３をもたらす。そして、実際にセル対極電圧ＨＶＤＰに発生する電圧低下は、電圧低下Ｖｗｍ＿Ｎ２と電圧低下Ｖｗｍ＿Ｎ３とを合算した大きさとなる。そして、合算された電圧低下量を有するセル対極電圧ＨＶＤＰにより、ノイズＮ２ｖ及びノイズＮ３ｖが発生する。ノイズＮ２ｖは、ワード線ＷＬによって選択された選択メモリセルを経由するパスにより非選択ビット線に伝達される。ノイズＮ３ｖは、ワード線ＷＬによって選択された選択メモリセルを経由するパスにより非選択ビット線に伝達される。
【００５６】
実施の形態１にかかる半導体装置１のメモリ回路では、上記ノイズＮ２、Ｎ３に対して有効な対策が採用されている。そこで、ノイズＮ２、Ｎ３に対して行われる実施の形態１にかかるメモリ回路の対策について説明する。
【００５７】
実施の形態１にかかるメモリ回路では、上記で説明した様に、ノイズの発生源側（Ａｇｇｒｅｓｓｏｒ側）では、セル容量Ｃｓ及びビット線セルノード間寄生容量Ｃｂｃに対するセル対極プレート２０のセル対極寄生容量Ｃｈｖｄｐの容量の比率を大きくすることで電圧低下Ｖｗｍの大きさを低下させることができる。
【００５８】
また、ノイズの影響を受ける側（Ｖｉｃｔｉｍ側）では、セル容量Ｃｓ及びビット線セルノード間寄生容量Ｃｂｃに対するビット線寄生容量Ｃｂｓの容量の比率を大きくすることで、読み出し差電位ΔＶの電圧低下量を小さくすることができる。しかしながら、ビット線寄生容量Ｃｂｓを大きくすると、ノイズの影響がない状態であっても読み出し差電位ΔＶが低下する問題が発生する。
【００５９】
上記のような検討結果をもとに、ビット線選択幅ｍの大きさに対する非選択ビット線対の読み出し差電圧ΔＶとの関係を検討する。ここで、ビット線選択幅とは、カラム選択数のことを示す。例えば、ビット線選択幅をｍとしたときには、ｍ本のビット線のうち１本がカラム選択される。すなわち、メモリアレイマットに配置される複数のビット線は、ｍ本のビット線毎に１本が、一括してデータ線に接続される。
【００６０】
図１１に実施の形態１にかかるメモリ回路におけるビット線選択幅と非選択セルの読み出し差電位との関係を説明するグラフを示す。図１１に示すグラフは、図３で示したオープンビット線構成のメモリ回路を４０ｎｍ世代以降の製造プロセスを用いて製造した場合において、非選択セルの読み出し差電位ΔＶがノイズＮ２、Ｎ３の影響によりどの程度低下するかを、ビット線選択幅に対して見積もったものである。
【００６１】
図１１に示すように、単独のメモリアレイマットにおいては、ノイズＮ２、Ｎ３が発生しても、ｍが１６以上であれば、概ね問題のない読み出し差電位ΔＶを確保することが出来ることがわかる。すなわち、図１１によれば、ノイズ源となる選択ビット線１本に対して、少なくとも１６本分のセル対極プレートの大きさが確保できれば、非選択セルの読み出し差電位ΔＶへのノイズの影響を低減できることが分かる。また、単独のメモリアレイマットにおいて、発生するノイズがノイズＮ２のみである場合、ｍが８以上であれば問題のない読み出し差電位ΔＶを確保することができる。また、読み出し対象とする選択メモリアレイマットに対して、選択アレイマットを含めて３つのメモリアレイマットを用い、かつ、発生するノイズのノイズＮ２のみである場合、ビット線選択幅を２以上まで下げることが出来る。
【００６２】
つまり、実施の形態１にかかる半導体装置のメモリ回路は、複数のメモリセル１０と、複数のメモリセル１０に対応して設けられる複数のセル容量Ｃｓと、複数のセル容量Ｃｓの一端が接続されるセル対極プレート２０と、を有するメモリアレイマットと、それぞれが、同一の列に配置される複数のメモリセル１０に対するデータの読み書き動作を行う複数のセンスアンプ１３と、それぞれが、複数のメモリセル１０のうち同一列に配置されるメモリセル１０とセンスアンプ１３とを接続する複数のビット線ＢＬと、ビット線選択幅をｍとした場合、複数のビット線ＢＬのうちｍ本のビット線毎に一本を一括してデータ線に接続するか否かを切り替えるカラム制御回路と、データ線を介してビット線ＢＬに対して選択的に書き込みデータを与えるデータ入力回路と、ビット線ＢＬに対して書き込みデータが与えられた後に、複数のセンスアンプ１３を無効状態から有効状態に切り替えるセンスアンプ制御回路と、を有し、ｍを１６以上の値とし、データ入力回路は、ｍ本のビット線のうち１本に対応するデータ線に対して書き込みデータを与える。
【００６３】
また、別の観点では、実施の形態１にかかる半導体装置のメモリ回路では、複数のメモリセル１０と、複数のメモリセル１０に対応して設けられる複数のセル容量Ｃｓと、複数のセル容量Ｃｓの一端が接続されるセル対極プレート２０と、を有するメモリアレイマットと、それぞれが、同一の列に配置される複数のメモリセル１０に対するデータの読み書き動作を行う複数のセンスアンプ１３と、それぞれが、複数のメモリセル１０のうち同一列に配置されるメモリセル１０とセンスアンプ１３とを接続する複数のビット線ＢＬと、複数のビット線ＢＬと、複数のビット線ＢＬのうち対応するデータ線と、を接続するか否かを切り替えるカラム選択回路と、データ線を介して前記ビット線に対して選択的に書き込みデータを与えるデータ入力回路と、ビット線に対して書き込みデータが与えられた後に、複数のセンスアンプ１３を無効状態から有効状態に切り替えるセンスアンプ制御回路と、を有し、セル容量のうち１つの書き込みサイクル中に選択対象となるメモリセルのセル容量の総容量と、セル対極プレート２０の寄生容量との比が所定の比以上である。
【００６４】
ここで、セル容量の総容量は、選択対象のメモリセルのセル容量Ｃｓに、さらにビット線セルノード間寄生容量Ｃｂｃ及びビット線寄生容量Ｃｂｓを加えたものである。そして、セル対極寄生容量をＣｈｖｄｐ、上記所定の比をＣｒａｔｉｏとした場合、以下の（１）式で表される。
Ｃｈｖｄｐ／（Ｃｓ＋Ｃｂｃ＋Ｃｂｓ）＞Ｃｒａｔｉｏ・・・（１）
【００６５】
上記説明より、実施の形態１にかかる半導体装置では、ビット線選択幅ｍを読み出し差電位ΔＶの大きさに基づき所定の大きさ以上に制限することで、アーリーライト方式で書き込み制御を行った場合においても非選択ビット線に接続されるメモリセルの読み出し差電位ΔＶが低下してリフレッシュ動作において不具合が生じることを防止することができる。なお、所定の比は、Ｃｒａｔｉｏ＞２程度であると、リフレッシュ動作における不具合の防止効果が高くなる。
【００６６】
また、実施の形態１にかかるメモリ回路では、制御のために回路の追加を必要とせず、回路面積は増加しない。また、実施の形態１にかかるメモリ回路では、データの書き込みサイクルにおいて、例えば、特許文献１のような待ち時間を要しないため、アーリーライト方式を採用した場合の書き込み速度の向上の効果を損ねる事がなく、メモリ回路の動作を高速化することができる。
【００６７】
実施の形態２
実施の形態２では、実施の形態１で説明したメモリアレイマットの別の形態について説明する。なお、以下の説明では、実施の形態１で説明した構成要素については実施の形態１と同じ符号を付して説明を省略する。
【００６８】
この実施の形態２では、アーリーライト方式でのセル対極プレート２０を介したノイズ伝搬についての改善対策について説明する。そこで、図１２に実施の形態２にかかるメモリ回路におけるメモリアレイマットの第１の例を説明するブロック図を示し、図１３に実施の形態２にかかるメモリ回路におけるメモリアレイマットの第２の例を説明するブロック図を示す。なお、図１２及び図１３は、セル対極プレート２０を共有するメモリアレイの最小単位となるメモリセルアレイマットを複数した場合のレイアウト構成図を示す。
【００６９】
各メモリアレイマットの構成は、実施の形態１で説明した構成と同じもので、その規模は、縦方向がワード選択数（ｍ）にて、横方向がカラム選択数（ｎ）×データ幅にて決まる。そして、縦横に複数のメモリアレイマットを連続して配置される複数のメモリアレイマットを同時活性化するように制御する場合と、各メモリアレイマットを個別に選択して活性化するように制御する場合と、を切り替える事が可能である。この制御方法の切り替えは、各メモリアレイマットに与える制御信号にて行うことができる。
【００７０】
図１２に示す例では、横方向のメモリアレイマットを同時に活性化し、縦方向は行毎に個別に選択される動作を行うものであり、縦方向に隣接するメモリアレイマットは非活性になるケースである。図１３に示す例は、活性化の対象となる選択メモリアレイマットが１つで縦方向、横方向ともに隣接するメモリアレイマットは、非活性となる非選択メモリアレイマットになるケースである。また、各メモリアレイマットがもつセル対極プレート２０には、複数のメモリアレイマットで共通に用いられるセル対極電圧生成回路２１から電源ラインでセル対極電圧ＨＶＤＰが供給される。つまり、図１２及び図１３に示す例では、各メモリアレイマットが隣接するメモリアレイマットと電気的に接続されている状態である。
【００７１】
ここで、セル対極プレート２０経由のビット線間のノイズ伝搬は、ノイズ発生源（Ａｇｇｒｅｓｓｏｒ側）である選択ビット線への書き込み電圧入力（入力データの入力）と、ノイズの影響先（Ｖｉｃｔｉｍ側）である非選択ビット線のセンス動作がほぼ同時間に起こる現象である。そのため、セル対極電圧生成回路２１によるセル対極電圧ＨＶＤＰの電圧低下に対するリカバリは効果が少ない。
【００７２】
また、隣接する非選択メモリアレイマットのセル対極プレート２０と選択メモリアレイマットのセル対極プレート２０が低抵抗な配線で接続されていれば実質的にセル対極プレート２０のセル対極寄生容量Ｃｈｖｄｐが増加したことと等価であると考える事ができる。これにより、実施の形態２にかかる半導体装置では、ノイズ低減効果が発揮される。しかしながら、選択メモリアレイマットから離れた位置にあるセル対極プレート２０のセル対極寄生容量Ｃｈｖｄｐの寄与は小さくなる。従って、効果的な改善は、隣接するメモリアレイマットのうち非選択メモリアレイマット、かつ、セル対極プレート２０同士が低抵抗なメタル配線等により接続されている場合になる。
【００７３】
図１２の場合には、縦方向の上下で非選択メモリアレイマットの効果が得られセル対極寄生容量Ｃｈｖｄｐが単独のメモリアレイマットの３倍になる。しかし、図１２に示す例ではメモリアレイマットが配置される領域の端部に位置するメモリアレイマットでは隣接する縦方向のメモリアレイマットは図面下方向の一方のみになるのでセル対極寄生容量Ｃｈｖｄｐの増加は２倍までとなる。
【００７４】
一方、図１３の場合には、選択メモリアレイマットの周囲に配置される４つの非選択メモリアレイマットが選択メモリアレイマットのセル対極寄生容量Ｃｈｖｄｐとして貢献する。そのため、図１３に示す例では、カラム数（ｎ）が疑似的に５倍になった効果をもつ。なお、メモリアレイマットが配置される領域の端部のメモリアレイマットでは、隣接する非選択メモリアレイマットの数が減るために、ノイズ低減効果が薄れてしまうが、図１３に示す例では、メモリアレイマットが配置される領域の外周にダミー用の非選択メモリアレイマット、あるいは、セル対極電圧ＨＶＤＰの安定化用容量素子を配置することで、端部のメモリアレイマットについてのノイズ低減効果の悪化分をカバーする。
【００７５】
上記説明より、実施の形態２にかかる半導体装置では、ビット線選択幅ｍが１６以下メモリ回路であってもアーリーライト方式の書き込みサイクルで生じるノイズを低減する効果が得られる。つまり、実施の形態２にかかる半導体装置は、ビット線選択幅ｍが小さい構成に対してもノイズ削減効果を得ること可能になる。
【００７６】
実施の形態３
実施の形態３では、メモリ回路のビット線駆動方式により最適なアーリーライト時のセル対極プレート２０を介したビット線間ノイズ伝搬の改善対策を示す。なお、以下の説明では、実施の形態１で説明した構成要素については実施の形態１と同じ符号を付して説明を省略する。
【００７７】
まず、図１４に実施の形態３にかかるメモリ回路の第１の例（オープンビット方式のセンスアンプを用いた例）において発生するノイズを説明するメモリアレイマットのブロック図を示す。オープンビット方式のセンスアンプは、図３において説明したセンスアンプの方式である。このオープンビット方式では、ビット線方向方向（図１４の上下）において隣接するメモリアレイマットは、センスアンプ１３をシェアしている。センスアンプ１３の読出し差電圧ΔＶは、選択メモリアレイマットのビット線と、リファレンス側となる選択メモリアレイマットに隣接するメモリアレイマットにあるビット線との間で発生する。セル対極プレート２０がビット線方向に隣接したメモリアレイマットと低抵抗で接続されていれば、非選択ビット線へのセル対極プレート２０からのノイズ伝搬であるノイズＮ３ｖは、センスアンプ１３に接続される対となるビット線ＢＬＴとビット線ＢＬＮに均等に伝搬してキャンセルされる。そのため、オープンビット方式のセンスアンプを用いたメモリ回路では、ノイズＮ３ｖに起因するΔＶ減少の影響がキャンセルされて無くなり、非選択ビット線に影響を及ぼすノイズはノイズＮ２ｖのみに低減される。
【００７８】
また、図１５に実施の形態３にかかるメモリ回路の第２の例（ホールデッド方式のセンスアンプを用いた例）において発生するノイズを説明するメモリアレイマットのブロック図を示す。この場合には、選択メモリアレイマット内にビット線ＢＬＴとビット線ＢＬＮが存在する。そのため、隣接するメモリアレイマットに関係なく伝搬するノイズのうちノイズＮ３ｖをキャンセルすることができる。
【００７９】
ここで、図１１には、オープンビット方式のセンスアンプを用いた場合と、ホールデッド方式のセンスアンプを用いた場合の読み出し差電位ΔＶを示した。マット数ｐ＝１、かつ、ノイズＮ２で示す曲線がホールデッド方式のセンスアンプを用いた場合である。また、オープンビット方式のセンスアンプを用い、かつ、隣接するメモリアレイマットを低抵抗な配線で接続してマット数をｐ＝３とした場合が、マット数ｐ＝３、かつ、ノイズＮ２で示した曲線である。それぞれのビット線選択幅ｍの制限を８以上、或いは、２以上まで緩和することができる。これにより、メモリ回路の書き込み動作について自由度を上げることができる。特に、このような構成とすることで、多ビット構成のメモリアレイ構成を実現しやすくなる。
【００８０】
実施の形態４
実施の形態４では、クロストークノイズＮ１の低減方法について説明する。なお、以下の説明では、実施の形態１で説明した構成要素については実施の形態１と同じ符号を付して説明を省略する。
【００８１】
メモリ回路では、ビット線間にセル容量Ｃｓが形成されるセルシリンダが配置される。そこで、アーリーライト時のビット線間で伝搬するノイズに対するシールドとして用いる。つまり、メモリセル領域において、セルシリンダを用いて隣接するビット線間のシールド効果を持ったメモリセル構造にする。そして、実施の形態４では、このセルシリンダの密度を、隣接するビット線間に密度高く配置することでシールド効果を持たせる。
【００８２】
そこで、図１６に実施の形態４にかかるメモリ回路におけるセルシリンダのプラグ配置の第１の例を説明する図を示し、図１７に実施の形態４にかかるメモリ回路におけるセルシリンダのプラグ配置の第２の例を説明する図を示す。
【００８３】
メモリ回路のレイアウトにおいては、メモリセル１０のセル容量Ｃｓが設けられるセルシリンダと、それぞれが複数のビット線と直交する複数のワード線と、を有する。そして、実施の形態４の説明においては、１つのメモリアレイマット内において、ビット線とワード線とにより構成される格子内にセルシリンダが設けられるシールドセル格子の面積比率がビット線とワード線とが交差する領域の面積に対して７０％以上となるようにレイアウトを行う。これにより、実施の形態４ではビット線間で発生するクロストークノイズＮ１を低減する。
【００８４】
具体的には、ビット線間に配置されるセルシリンダの密度が密な第１の領域（図１６、図１７のＡ）と密度が疎な第２の領域（図１６、図１７のＢ）の比率を、繰返しピッチ全体（Ａ＋Ｂ）に対して第１の領域の比率を７割程度以上に高くしたメモリセル構成にする。ここで、第１の領域は上記シールドセル格子であり、第２の領域は、ビット線とワード線とにより囲まれる格子内にセルシリンダが設けられない領域である。
【００８５】
図１６は、代表的なメモリセル構成でのプラグコンタクト配置を模式的に示すものである。図１６において、Ａ領域の比率が５０％、Ｂ領域の比率が５０％となる例が８Ｆ２タイプ、Ａ領域の比率が７０％、Ｂ領域の比率が３０％となる例が６Ｆ２タイプ、Ａ領域の比率が１００％となる例が４Ｆ２タイプである。このように、メモリセル１０の回路面積の縮小化が進む方向に合わせてこのＡ領域比率は高まる。また、現在主流のである６Ｆ２タイプでは、Ａ領域の比率を７０％程度にでき十分なシールド効果を発揮できる。なお、ＣＵＢ構造（シリンダ上ビット線構成）やトレンチ構造などはＡ比率が低く不適切になる。
【００８６】
また、図１７は、メモリ構成としてＦｉｎ−ＦＥＴを使用したメモリ回路におけるプラグコンタクト配置を模式的に示すものである。図１７においてＡ領域の比率が５０％、Ｂ領域の比率が５０％となる例（図１７の上図）では、拡散層（Ｆｉｎ）とワード線がそれぞれ一定ピッチで繰返され、それらが直交配置される構成になる。そのため、図１７上図では、トランジスタのソース側ビット線コンタクト、ドレイン側メモリセルコンタクトが、ビット線方向に交互に置かれている。この場合、ビット線間のプラグコンタクトとしてシールド効果がある部分（Ａ領域）は全体の約５０％であり、ノイズシールド効果が不十分である。一方、図１７の下図に示す例では、メモリセル１０の基本構成は同じだが、ビット線の隣同士で、セルトランジスタのソース側とドレイン側を入れ替えている。こうすることで、ビット線間に密度高くセルシリンダを配置することができる。つまり、Ｆｉｎ−ＦＥＴを用いた場合においても図１７の下図のような配置とすることで、アーリーライト時の書込みクロストークノイズＮ１を効果的にシールドすることが出来る。
【００８７】
上記説明より、実施の形態４にかかる半導体装置では、メモリセルアレイ配置領域に対して新たなシールド配線を設けることなく効果的なクロストークノイズを低減できる。
【００８８】
実施の形態５
実施の形態５では、実施の形態４とは異なるビット線間のクロストークノイズＮ１の低減対策について説明する。なお、以下の説明では、実施の形態１で説明した構成要素については実施の形態１と同じ符号を付して説明を省略する。
【００８９】
まず、図１８にメモリ回路におけるビット線間でノイズを伝搬させる寄生容量を説明する図を示す。図１８に示すように、隣接するビット線間のクロストークノイズＮ１が伝搬するビット線は、メモリセルアレイ領域以外にセンスアンプ１３が配置されるセンスアンプ領域まで伸びている。そのため、センスアンプ１３が配置されるセンスアンプ領域内においてもビット線間のカップリング容量Ｃｂｓによるノイズ伝搬にも対策が必要になる。以下では、このセンスアンプ領域でのノイズ対策を示す。
【００９０】
ここで、アーリーライト方式では書き込み動作時に入力データは、選択ビット線対カラムのみに与えられる。そこで、共通のカラムスイッチ制御信号で制御される複数のデータセットになるビット線及びセンスアンプを１つのグループとして連続配置している場合には、このグループ間の境界に位置するビット線境界がノイズ影響を受ける対象となる。そこで、センスアンプ１３のカラム選択グループ間にノイズシールド配線領域を設ける。つまり、実施の形態５にかかる半導体装置は、ｍ本（ビット線選択幅に対応するビット線の本数）のビット線に対応するセンスアンプ１３が含まれるセンスアンプグループが配置されるセンスアンプグループ配置領域と、隣接して配置される前記センスアンプグループ配置領域の間に設けられ、シールド配線が配置されるシールド配線配置領域と、を備える。
【００９１】
そこで、図１９に、実施の形態５にかかるメモリ回路におけるシールド配線の配置を説明する図に示す。メモリ回路では、センスアンプ１３への電源や制御信号の入力には、上層配線から下層素子への引き込みが必要になり、これには中間層のスルーホールやメタル層を通して行われる。この領域は、連続した複数台のセンスアンプの回路配列に対して一定間隔で設けた専用領域を設けることで行われる。そこで、実施の形態５にかかる半導体装置では、連続してセンスアンプが配置されるセンスアンプグループ配置領域を設定し、この専用領域に配置する電源配線及び信号配線を、隣接するセンスアンプグループ配置領域の間に設定する。このような構成とすることで、センスアンプ用電源や制御信号引き込み用のメタル層やスルーホールビアに、ビット線間のシールド配線としての効果を持たせることができる。
【００９２】
上記説明より、実施の形態５にかかる半導体装置では、ビット線間のシールド用に新たな配線やビアパターンの追加が必要なくなるため、面積増加が生じない効果的なノイズ対策が可能になる。
【００９３】
実施の形態６
実施の形態６では、セル対極プレート２０を介したノイズＮ２、Ｎ３の伝搬量の削減方法の一例を説明する。なお、以下の説明では、実施の形態１で説明した構成要素については実施の形態１と同じ符号を付して説明を省略する。
【００９４】
図２０に、実施の形態６にかかるメモリ回路における容量ブロックの配置例を説明する図を示す。図２０に示すように、実施の形態６にかかる半導体装置では、各メモリアレイマットの周囲にはセンスアンプ１３及びワードドライバ３が配置される。また、メモリアレイマットは、格子状に複数枚配置される。そして、実施の形態６にかかる半導体装置では、複数のメモリアレイマットが配置される領域の外周に沿って、一端がセル対極プレート２０に接続され、他端に接地電圧が供給される前記複数のセル容量が接続されるセル対極プレートを有するダミー容量領域が配置される。
【００９５】
実施の形態６にかかる半導体装置では、ダミー容量領域がセル対極電圧ＨＶＤＰに対するデカップリング容量として機能させる。これにより、実施の形態６にかかる半導体装置では、メモリアレイマットが配置される領域の端部に位置するメモリアレイマットを選択した場合のノイズＮ２、Ｎ３の発生量を低減することができる。
【００９６】
実施の形態７
実施の形態７では、メモリアレイマットの下部に形成される複数のメモリセルが配置される外周に沿ってダミーセルを設ける例について説明する。なお、以下の説明では、実施の形態１で説明した構成要素については実施の形態１と同じ符号を付して説明を省略する。
【００９７】
そこで、図２１に、実施の形態７にかかるメモリ回路におけるダミーセルの配置例を説明する図を示す。図２１に示すように、実施の形態７にかかるメモリ回路では、メモリアレイマットを構成するメモリセル領域の外周にダミーセル領域を通常メモリセルに連続した形で配置する。また、ダミーセル領域に配置するダミーセルは、ダミーセル内のセル容量Ｃｓをセル対極電圧ＨＶＤＰの安定化の為に利用される。なお、図２１では、センスアンプに接続されないダミービット線ＤＢＬとワードドライバに接続されないダミーワード線ＤＷＬに接続されるダミーセルに（Ｃ）の符号を付した。また、通常セルと同様にワード線に接続され、かつ、ビット線ＢＬに代えてダミービット線ＤＢＬに接続されるダミーセルに（Ｘ）の符号を付した。また、通常セルと同様にビット線ＢＬに接続され、かつ、ワード線ＷＬに代えてダミーワード線ＤＷＬに接続されるダミーセルに（Ｙ）の符号を付した。なお、ダミーワード線ＤＷＬ及びダミービット線ＤＢＬは、ともに電圧が固定される固定電源に接続される。
【００９８】
つまり、実施の形態７にかかる半導体装置では、メモリアレイマットの下部であって、メモリセル１０の外周に沿ってメモリセル１０に含まれるセルトランジスタＴｒ１とセル容量Ｃｓと含み、セルトランジスタＴｒ１が無効化されたダミーセルが配置される。
【００９９】
ここで、図２２に実施の形態７にかかるダミーセルの回路図例を示す。図２２では、２つのダミーセルの回路例を示した。図２２に示す第１の例は、ダミーセル（Ｘ）の例である。ダミーセル（Ｘ）は、ワード線ＷＬによりセルトランジスタＴｒ１の導通状態が制御される。そこで、ダミーセル（Ｘ）では、セルトランジスタＴｒ１のソース・ドレイン間をショートする。これにより、セルトランジスタＴｒ１は、ノーマルオンの状態なり、セル容量Ｃｓの一端がダミービット線ＤＢＬを介して固定電源で接続される。
【０１００】
また、図２２に示す第２の例は、ダミーセル（Ｙ）である。ダミーセル（Ｙ）は、セルトランジスタＴｒ１のゲートが固定電源に接続されたダミーワード線ＤＷＬ接続される。そこで、ダミーセル（Ｙ）では、セルトランジスタＴｒ１とセル容量Ｃｓを接続するセルノードを接地電圧に固定する。これにより、セル容量Ｃｓが固定的な容量を有するデカップリングコンデンサとして機能する。なお、ダミーセル（Ｃ）としては、ダミーセル（Ｘ）とダミーセル（Ｙ）の何れかの形状を使用すれば良い。
【０１０１】
上記説明より、実施の形態７にかかるメモリ回路では、ダミーセルを用いることでセル対極プレート２０の寄生容量Ｃｈｖｄｐを見かけ上大きくし、ノイズＮ２、Ｎ３を低減することができる。
【０１０２】
実施の形態８
実施の形態８では、セル対極プレート２０を分割することで、ノイズＮ２、Ｎ３の影響を低減させる方法について説明する。なお、以下の説明では、実施の形態１で説明した構成要素については実施の形態１と同じ符号を付して説明を省略する。
【０１０３】
そこで、図２３に実施の形態８にかかるメモリ回路におけるセル対極プレート２０とセンスアンプ１３（図中のリードライト回路１１）との関係を説明する図を示す。図２３に示すように、実施の形態８にかかるメモリ回路では、一括して制御されるビット線に対応して設けられるセンスアンプグループ毎に、セル対極プレート２０を分離して、それぞれのセル対極プレート毎にセル対極電圧ＨＶＤＰを供給する。図２３に示す例では、カラムスイッチ制御信号Ｙ０によって制御されるセンスアンプグループに対しては、セル対極電圧ＨＶＤＰ０が供給され、カラムスイッチ制御信号Ｙｎによって制御されるセンスアンプグループに対しては、セル対極電圧ＨＶＤＰｎが供給される。このセル対極電圧ＨＶＤＰ０〜ＨＶＤＰｎは、個別のセル対極電圧生成回路２１により生成してもよく、また、１つのセル対極電圧生成回路２１を用いセル対極電圧生成回路２１の出力点から配線を分岐させるような配線からそれぞれ供給されてもよい。
【０１０４】
このように、セル対極プレート２０をセンスアンプグループ毎に分割することで、異なるセンスアンプグループ間でセル対極プレート２０を経由したノイズ伝搬経路を遮断できる。
【０１０５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【０１０６】
１  半導体装置
２  リードライト制御回路
３  ワード線制御回路
４  プリチャージ制御回路
５  センスアンプ制御回路
６  データ入力回路及びデータ出力回路
７  カラム制御回路
１０  メモリセル
１１  リードライト回路
１２  イコライジング回路
１３  センスアンプ
１４  カラムスイッチ
２０  セル対極プレート
２１  セル対極電圧生成回路
Ｃｓ  セル容量
Ｔｒ１  セルトランジスタ
Ｔｒ２  トランジスタ
Ｔｒ３  トランジスタ
Ｔｒ４  トランジスタ
Ｔｒ５  トランジスタ
Ｔｒ６  トランジスタ
ＭＰ１  ＰＭＯＳトランジスタ
ＭＰ２  ＰＭＯＳトランジスタ
ＭＮ１  ＮＭＯＳトランジスタ
ＭＮ２  ＮＭＯＳトランジスタ
ＢＬ  ビット線
ＷＬ  ワード線
Ｃｂｃ  ビット線セルノード間寄生容量
Ｃｂｓ  ビット線寄生容量
Ｃｃｓ  セルノード寄生容量
Ｃｈｖｄｐ  セル対極寄生容量
ＥＱ  プリチャージ制御信号
ＳＡＰ  センスアンプ制御信号
ＳＡＮ  センスアンプ制御信号
ＤＴ、ＤＮ  データ線
Ｙ  カラムスイッチ制御信号
ＨＶＤＲ  プリチャージ電圧
ＨＶＤＰ  セル対極電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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