(57)【要約】【課題】多数のチャネルから入力信号が到来する場合にも、これらの複数チャネルの信号の波形を１画面に表示することが可能な画像処理装置を提供する。【解決手段】複数のチャネルから到来するアナログ信号をディジタル化するディジタル化手段と、ディジタル化されたディジタル値に基づき、ディジタル値に対応する画素情報を各チャネル毎に定められた水平・垂直オフセット値により補正して、対応するフレームメモリの位置へ配置する画素配置手段と、前記フレームメモリに配置された画素情報を読み出して、表示手段に出力する画像信号を作成する画像信号作成手段へ転送する画素情報転送手段とを具備する。【選択図】図１
2020122705.tif 000002
【特許請求の範囲】
【請求項１】
複数のチャネルから到来するアナログ信号をディジタル化するディジタル化手段と、
ディジタル化されたディジタル値に基づき、ディジタル値に対応する画素情報を各チャネル毎に定められた水平・垂直オフセット値により補正して、対応するフレームメモリの位置へ配置する画素配置手段と、
前記フレームメモリに配置された画素情報を読み出して、表示手段に出力する画像信号を作成する画像信号作成手段へ転送する画素情報転送手段と
を具備することを特徴とする画像処理装置。
【請求項２】
前記ディジタル化手段は、各チャネルのディジタル値を対応するそれぞれのラインメモリに格納することを特徴とする請求項１に記載の画像処理装置。
【請求項３】
画素情報は各チャネルに対応する画素の色情報により構成され、前記画素配置手段は、複数チャネルの画素が重なる位置では、重なった色情報を合成して新たな色情報とすることを特徴とする請求項１または２に記載の画像処理装置。
【請求項４】
前記フレームメモリは、ｎ×ｍのタイル領域をＮ×Ｍ個集合して構成されており、
前記画素配置手段は、前記ｎ×ｍのタイル領域を縦に並べた短冊状の領域の縦方向を同じ時刻として配置を行い、前記ｎ×ｍのタイル領域への配置が完成する毎にパッキング処理を行うことを特徴とする請求項１乃至３のいずれか１項に記載の画像処理装置。
【請求項５】
前記画像情報転送手段は、前記ｎ×ｍのタイル領域の画像情報を単位として転送することを特徴とする請求項４に記載の画像処理装置。
【請求項６】
前記画素配置手段は、前記ディジタル値に対応する画素情報に基づき、複数の位置へ配置を行うことを特徴とする請求項１乃至５のいずれか１項に記載の画像処理装置。
【請求項７】
複数のチャネルから到来するアナログ信号をディジタル化するディジタル化手段からディジタル値を得て画像処理するコンピュータを、
前記ディジタル化されたディジタル値に基づき、ディジタル値に対応する画素情報を各チャネル毎に定められた水平・垂直オフセット値により補正して、対応するフレームメモリの位置へ配置する画素配置手段、
前記フレームメモリに配置された画素情報を読み出して、表示手段に出力する画像信号を作成する画像信号作成手段へ転送する画素情報転送手段、
として機能させることを特徴とする画像処理プログラム。
【請求項８】
前記ディジタル化手段は、各チャネルのディジタル値を対応するそれぞれのラインメモリに格納することを特徴とする請求項７に記載の画像処理プログラム。
【請求項９】
画素情報は各チャネルに対応する画素の色情報により構成され、前記コンピュータを前記画素配置手段として、複数チャネルの画素が重なる位置では、重なった色情報を合成して新たな色情報とするように機能させることを特徴とする請求項７または８に記載の画像処理プログラム。
【請求項１０】
前記フレームメモリは、ｎ×ｍのタイル領域をＮ×Ｍ個集合して構成されており、
前記コンピュータを画素配置手段として、前記ｎ×ｍのタイル領域を縦に並べた短冊状の領域の縦方向を同じ時刻として配置を行い、前記ｎ×ｍのタイル領域への配置が完成する毎にパッキング処理を行うように機能させることを特徴とする請求項７乃至９のいずれか１項に記載の画像処理プログラム。
【請求項１１】
前記コンピュータを前記画像情報転送手段として、前記ｎ×ｍのタイル領域の画像情報を単位として転送するように機能させることを特徴とする請求項１０に記載の画像処理プログラム。
【請求項１２】
前記コンピュータを前記画素配置手段として、前記ディジタル値に対応する画素情報に基づき、複数の位置へ配置を行うことを特徴とする請求項７乃至１１のいずれか１項に記載の画像処理プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、画像処理装置及び画像処理プログラムに関するものである。
【背景技術】
【０００２】
例えば、図１に示されるように複数の信号源９００−１〜９００−ｊ（２以上の整数）から発生される信号を表示する画像処理装置においては、信号源９００−１〜９００−ｊからの信号をアッテネータ９０１−１〜９０１−ｊにより減衰させ、更にアンプ９０２−１〜９０２−ｊに導いて増幅を行う。
【０００３】
以上により適切なレベルに調整した信号をＡＤＣ（ＡＤコンバータ）９０３−１〜９０３−ｊによりディジタル化してＤＡＴＡＭＩＸ（混合器）９０４により合成して伝送路９０５から外部メモリ９０６へ送る。外部メモリ９０６に格納されたデータを用いて表示のための画像処理などが行われる。
【０００４】
しかしながら、上記の画像処理装置においては、複数チャネルの数が膨大な場合には、伝送路９０５を伝送するデータ量が膨大となり、データ伝送が不可能となることが予測される。これに対応するためには、ＡＤＣ９０３−１〜９０３−ｊによりディジタル化する場合のサンプリングレートを低下させるなどのデータ量を低下させる必要があるが、これでは、元の信号を適切に再現した画像の表示ができなくなる恐れがある。
【０００５】
また、特許文献１には、例えば４チャネルの入力部から４チャネル分の入力信号を取り込んで、ローカルメモリのスロット＃１〜＃４に記憶し、別の４チャネル分の入力信号を取り込んで上記ローカルメモリのスロット＃５〜＃８に記憶し、全体で８チャネル分の信号波形を縦方向に並べて表示することが開示されている。
【０００６】
特許文献２には、ディジタルオシロスコープにおけるロールモードにおける、ソフトウェアでの処理時間の影響で高速化できない状況を、Ａ／Ｄ変換器の出力にデュアルポートのシリアルアクセスメモリを２段直列に接続し、１段目のシリアルアクセスメモリの書き込みアドレスと読み出しアドレスをあらかじめ差を持たせるようクロック制御する構成を採用し、リアルタイム感覚でしかも高品位の高速ロールモードを実現することが開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特表２００２−５０６９７５号公報
【特許文献２】特開平８−２１１１０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記特許文献１においては、８チャネルの信号を２度に分けて取り込んで、これらを同一時間軸に並べて表示するもので、同一時刻における信号波形の変化を表示できるものとはなっていない。
【０００９】
また、特許文献２においては、高速のロールモードの表示を実現する工夫がなされているものの、入力信号のチャネル数が膨大となった場合の対策はなされておらず、そのための画像処理を行えるものとはなっていない。
【００１０】
本実施形態は、１画面内の縦方向に並べて表示することが困難な程度の数のチャネルから入力信号が到来する場合にも、これらの複数チャネルの信号の波形を１画面に表示することが可能な画像処理装置を提供する。
【課題を解決するための手段】
【００１１】
本実施形態に係る画像処理装置は、複数のチャネルから到来するアナログ信号をディジタル化するディジタル化手段と、ディジタル化されたディジタル値に基づき、ディジタル値に対応する画素情報を各チャネル毎に定められた水平・垂直オフセット値により補正して、対応するフレームメモリの位置へ配置する画素配置手段と、前記フレームメモリに配置された画素情報を読み出して、表示手段に出力する画像信号を作成する画像信号作成手段へ転送する画素情報転送手段とを具備することを特徴とする。
【図面の簡単な説明】
【００１２】
【図１】従来の多チャネル信号波形を表示する画像処理装置の構成を示すブロック図。
【図２】本発明の実施形態に係る画像処理装置を含んで構成された画像表示システムの構成を示すブロック図。
【図３】本発明の実施形態に係る画像処理装置の要部が行うトリガ条件とサンプリング時間の設定動作を示すフローチャート。
【図４】本発明の実施形態に係る画像処理装置において、表示すべき１チャネル分データについてシリアルパラレル変換からラインメモリへ到るまでの構成を示すブロック図。
【図５】本発明の実施形態に係る画像処理装置において、ラインメモリに対するデータのライトの手順を示すフローチャート。
【図６】本発明の実施形態に係る画像処理装置において、ラインメモリに対するデータのリードの手順を示すフローチャート。
【図７Ａ】本発明の実施形態に係る画像処理装置において、ラインメモリに対するデータのリードライトタイミングを示す図（前半）。
【図７Ｂ】本発明の実施形態に係る画像処理装置において、ラインメモリに対するデータのリードライトタイミングを示す図（後半）。
【図８】本発明の実施形態に係る画像処理装置において、フレームメモリの所要位置へ配置する画像配置処理を行う部分の構成を示すブロック図。
【図９】本発明の実施形態に係る画像処理装置において、画像補間以降の処理を行う部分の構成を示すブロック図。
【図１０】本発明の実施形態に係る画像処理装置において、水平垂直オフセット参照、短冊処理、タイル転送処理を行う部分の構成を示すブロック図。
【図１１】本発明の実施形態に係る画像処理装置において、水平垂直オフセット参照において用いられるオフセット値の概念を示す図。
【図１２】本発明の実施形態に係る画像処理装置において行われる、水平垂直オフセット参照処理の過程を示す図。
【図１３】本発明の実施形態に係る画像処理装置において行われる、水平垂直オフセット参照処理の過程を示す図。
【図１４】本発明の実施形態に係る画像処理装置において行われる、水平垂直オフセット参照処理の過程を示す図。
【図１５Ａ】本発明の実施形態に係る画像処理装置において行われる、短冊処理の概念を示す図。
【図１５Ｂ】本発明の実施形態に係る画像処理装置において画素配置が行われる、タイルの概念を示す図。
【図１６】本発明の実施形態に係る画像処理装置において画素配置に用いられる、４チャネル分の補正後のデータの第１の一例を示す図。
【図１７】本発明の実施形態に係る画像処理装置において行われる、短冊処理の手順を示すフローチャート。
【図１８】本発明の実施形態に係る画像処理装置において画素配置に用いられる、４チャネル分の補正後のデータの第２の一例を示す図。
【図１９】本発明の実施形態に係る画像処理装置において図１８のデータを用いて行った画素配置結果を示す図。
【図２０】本発明の実施形態に係る画像処理装置において図１８のデータを用いて行った画素配置結果に対し画素間の「繋ぎ処理」を行った結果を示す図。
【図２１】本発明の実施形態に係る画像処理装置において図２０の画素配置結果に対し「フィルタリング処理」を行った結果を示す図。
【図２２】本発明の実施形態に係る画像処理装置において行った画素配置結果をフレームメモリ全体について示す図。
【図２３】本発明の実施形態に係る画像処理装置において、フレームメモリに対し３チャネル分のアナログ信号に対する画素配置を行う場合の第１チャネルの画素配置を示す図。
【図２４】本発明の実施形態に係る画像処理装置において、フレームメモリに対し３チャネル分のアナログ信号に対する画素配置を行う場合の第２チャネルまでの画素配置を示す図。
【図２５】本発明の実施形態に係る画像処理装置において、フレームメモリに対し３チャネル分のアナログ信号に対する画素配置を行う場合の第３チャネルまでの画素配置を示す図。
【図２６】本発明の実施形態に係る画像処理装置において行われる、マッピング後のパッキングとＤＭＡ転送のタイミングチャートを示す図。
【図２７】発明の実施形態に係る画像処理装置において行われる、バッファに対する短冊処理及びフレームメモリへの転送処理手順を示すフローチャート。
【図２８】発明の実施形態に係る画像処理装置において行われる、フレームメモリからのデータのリード及び画像出力の手順を示すフローチャート。
【発明を実施するための形態】
【００１３】
以下添付図面を参照して本発明の実施形態に係る画像処理装置及び画像処理プログラムを説明する。各図において同一の構成要素には、同一の符号を付して重複する説明を省略する。図２には、実施形態に係る画像処理装置１００を含んで構成した画像表示システムの概略構成図が示されている。画像処理装置１００には、信号源１０１−１〜１０１−ｊから信号を受けて到来するアナログ信号をディジタル化するディジタル化手段としてのＡＤＣ（ＡＤコンバータ）１０２−１〜１０２−ｊが備えられている。
【００１４】
ＡＤＣ１０２−１〜１０２−ｊによりディジタル化されたディジタルデータは画像処理本体部１１０のＭＩＸ部（混合器）１１１へ送られる。画像処理本体部１１０は、ＦＰＧＡ（Field Programmable Gate Array）により構成することができる。
【００１５】
ＭＩＸ部（混合器）１１１は、ＡＤＣ１０２−１〜１０２−ｊに対応するラインメモリへディジタルデータを書き込み、更に１枚のフレームメモリへ画素情報を配置するために、ラインメモリに書込んだディジタルデータを読み出す処理を行うものである。
【００１６】
画像処理装置１００には、画像処理部１１２が設けられている。画像処理部１１２は、ＭＩＸ部（混合器）１１１のラインメモリから読み出されたディジタルデータに基づきフレームメモリであるＤＤＲ１１４の対応する位置へ画像情報を配置する処理を行うものである。
【００１７】
画像処理装置１００には、出力処理部１１３が設けられている。出力処理部１１３（画像信号作成手段）は、フレームメモリであるＤＤＲ１１４からＨＤＭＩやＵＤＰの規格により画像情報を表示データに変換して表示デバイス１５０へ送出する。表示デバイス１５０には、パーソナルコンピュータを含むものとする。
【００１８】
上記ＭＩＸ部（混合器）１１１においては、ＡＤＣ１０２−１〜１０２−ｊの出力をサンプリングするために、図３のフローチャートに示すようにトリガ条件とサンプリング時間の設定が行われる。まず、取り込むべき信号が到来するチャネルの設定をする「トリガチャネル設定」が行われる（Ｓ１１）。トリガとなる信号の変化（上から下への変化或いは下から上への変化）を設定する「トリガエッジ設定」が行われる（Ｓ１２）。次に、どのレベル（電圧値など）でトリガを発生させるかを設定する「トリガレベル設定」が行われる（Ｓ１３）。更に、サンプリング時間（水平時間）の設定が行われる（Ｓ１４）。
【００１９】
上記ＭＩＸ部（混合器）１１１において上記のようにトリガ条件とサンプリング時間の設定が行われることにより、図４に示す構成部分が対応して動作が行われる。即ち、ＡＤＣ１０２−１〜１０２−ｊについてそれぞれに接続して設けられるが、この図４では、その１チャネルを代表として示す。即ち、シリアル／パラレル変換を行うシリパラ変換部１０４、ＬＰＦ（ローパスフィルタ）１０５、トリガ・シグナル検出部１０６、垂直スケーラ部１０７、位相変動サンプリングレート変換部１０８、水平スケーラ部１０９、ラインメモリ１２０により構成される。
【００２０】
上記では、ＡＤＣ１０２から出力されたディジタルデータは、シリパラ変換部１０４においてシリアル／パラレル変換が行われ、ＬＰＦ１０５において高周波数部分の除去と所定周波数以下のデータの通過によるノイズ除去処理がなされる。ＬＰＦ１０５を通過したデータは、トリガ・シグナル検出部１０６において設定されたトリガレベル以上であるときに、トリガ・シグナル検出部１０６からトリガシグナル検出パルスと共に垂直スケーラ部１０７へ出力される。更に、垂直スケーラ部１０７では、信号レベルの増幅に相当する大きさの調整が行われ、位相変動サンプリングレート変換部１０８では設定されたサンプリングレートの周波数でサンプリングが行われる。このサンプリングされたデータは、水平スケーラ部１０９へ送られて、トリガシグナル検出パルスを起点としてラインメモリ１２０への格納を行う。ラインメモリ１２０は、２枚のメモリにより構成されるダブルバッファ構造であり、ライト面とリード面が交互に切り換えられて使用される。
【００２１】
上記のラインメモリ１２０に対するデータのリードライトの手順を図５のフローチャートに示す。ライト側のラインメモリ１２０では、トリガ検出となると（Ｓ２１）、ライト側のラインメモリ１２０へのデータライトが開始され（Ｓ２２）。つまり、サンプリングカウンタによるカウントが開始され（Ｓ２３）、サンプリングカウンタが設定値に到るまでカウントがなされる（Ｓ２４）。サンプリングカウンタが設定値に到ると、垂直時間（Ｖ−Ｓｙｎｃ（フレーム時間））であるとしてデータの格納が終わり（Ｓ２５）、このライト側のラインメモリ１２０がリード側のメモリに切り換えられ、他方のラインメモリ１２０がライト側のメモリに切り換えられ（Ｓ２６）、ステップＳ２１へ戻る。
【００２２】
上記のときにリード側となっているラインメモリ１２０では、図６に示すように、ラインメモリリードし（Ｓ３１），メモリ垂直時間（Ｖ−Ｓｙｎｃ（フレーム時間））となるのを監視し（Ｓ３２）、垂直時間（Ｖ−Ｓｙｎｃ（フレーム時間））となるとライト側のラインメモリ１２０へと切り換えられ（Ｓ３３）、ライト側のラインメモリ１２０の処理へと進む。つまり、ステップＳ２１以降の処理が行われる。なお、サンプリング時間がフレーム時間を超える場合には、複数フレーム単位でライト側とリード側との切り換えを行う。
【００２３】
ラインメモリ１２０に格納されたデータは、読み出されてフレームメモリに配置される。上記のラインメモリ１２０に対するデータのリードライトタイミングを図７Ａと、図７Ａの続きである図７Ｂに示す。この図７Ａ、図７Ｂにおいては処理対象のデータをアナログで示しているが、実際にはディジタルデータである。この図７Ａ、図７Ｂに示す通り、設定したトリガレベルの位置においてトリガパルス（trig＿pulse）が生成される。周期的にトリガパルス（trig＿pulse）が検出されると、トリガ検出信号（trig＿det）がＬレベルからＨレベルへ変化させられる。周期的にトリガパルス（trig＿pulse）が検出されなくなると、トリガ検出信号（trig＿det）がＨレベルからＬレベルへ変化させられる。
【００２４】
また、トリガレベルが検出できない入力に対してはＤＣレベルの信号であるとしてＤＣ検出信号（trig＿dc＿det）がＬレベルからＨレベルへ変化させられる。ラインメモリ１２０に対するデータの格納は垂直パルス（tg＿vs）を起点とし、トリガパルス（trig＿pulse）の位置から実行される。既に述べた通り、ラインメモリ１２０は、２枚のメモリにより構成されるダブルバッファ構造であり、その時点でライト側とされているラインメモリ１２０の他方のラインメモリ１２０からデータがリードされる。つまり、その時点でライト側とされているラインメモリ１２０の他方のラインメモリ１２０がリード側のメモリである。
【００２５】
上記の通りにしてラインメモリ１２０に書き込まれたデータについて読み出しが行われ、フレームメモリの所要位置へ配置する画像配置処理が行われる。この画像配置処理はＣＰＵである図２の画像処理部１１２が画素配置手段として行う。この部分の構成を図８のブロック図により示す。ここでも、ＡＤＣ１０２−１〜１０２−ｊに対応する複数のチャネル分のラインメモリ１２０に対応する数の系列が設けられているが、１チャネル分だけを示す。
【００２６】
ラインメモリ１２０から読み出されたデータは水平垂直オフセット参照部１２１へ送られ、水平垂直オフセット値に基づきフレームメモリ上の座標位置を示す値に補正される。補正された値は、画像マッピング部１２２へ送られ、画像マッピング部１２２は、補正値に基づきフレームメモリ上の対応する位置へ画素を配置する。補正された値は、更に画像補間／フィルタ部１２３へ送られ、１つの補正値（画素情報）に基づき複数の位置へ画素が配置される。これにより、波形の曲がりなどに応じた滑らかな曲線が表示可能となる。
【００２７】
画像補間／フィルタ部１２３以降の処理は、図９のブロック図により示される構成により実行される。画像補間／フィルタ部１２３により補間等がなされたフレームメモリのデータに対して、ＲＧＢ変換チャネルＭＩＸ部１２４において各画素のデータがＲＧＢデータに変更され、１フレーム分の画像情報が完成すると、ＤＭＡＣ（ダイレクトメモリアクセスコントローラ）１２５により上記フレームメモリから画像データ用のＤＲＡＭである３ＬＭＥＭ１２６へデータ転送が行われる。３ＬＭＥＭ１２６のデータは画像データ処理を行う表示デバイス１５０のＤＶＩ／ＨＤＭＩ（登録商標）変換部１５１へ送られ画像信号に変換されて表示部へ送られる。
【００２８】
上記水平垂直オフセット参照部１２１、画像マッピング部１２２及び画像補間／フィルタ部１２３による処理を詳細に説明する。この処理部分は、図１０のように書き換えることができる。水平垂直オフセット参照部１２１と短冊処理部１２７とｔｉｌｅ転送部１２８である。
【００２９】
水平垂直オフセット参照部１２１は、設定された各チャネル毎の水平垂直オフセット値を用いてラインメモリ１２０から読み出されたデータに補正を加えるものである。各チャネルの水平オフセット値と垂直オフセット値とは、図１１に示されるように設定されている。各チャネルの水平垂直オフセット値は、基本的には異なる値であるが、同じ値を持つチャネルがあっても良い。
【００３０】
表示画面の画素点の位置が図１２において四角枠で示されるものであるとすると、このオフセット値は、１チャネル毎に所望の１枠が設定される。図１２のハッチングの１枠が或る１チャネルに対応する水平垂直オフセット値の点であるとする。一方、この１チャネルに対応するラインメモリ１２０に格納されたデータは、表示画面の高さ方向の値を時系列に並べたものとなるっている。具体的には、ラインメモリ１２０に格納されたデータである表示画面の高さ方向の値が、表示画面の画素点の位置に一致しているものとして、図１３に示されるように表示できるものとする。
【００３１】
上記の場合、水平垂直オフセット参照部１２１は、図１３に示されるように表示されたラインメモリ１２０に格納されたデータに対し水平垂直オフセット値で補正を行う。具体的には、ラインメモリ１２０に格納されたデータに対し水平垂直オフセット値を加えて補正値を求める。この結果、補正されたデータを表示すると、図１３において表示されたいくつかの画素により構成される画像（原画像）に対し、図１２の水平垂直オフセット値を加えた画素位置へ移動した図１４に示すが如き「オフセット値移動画像」による画素の表示となる。
【００３２】
画像マッピング部１２２においては、ラインメモリ１２０に格納されたマルチサンプリングのデータをサンプリングされた時刻順にフレームメモリの所要位置へ並列に格納する。この場合に、フレームメモリの横方向は時間軸とされ、同時刻にサンプリングされたマルチチャネルのデータはフレームメモリの同じ列であって、水平垂直オフセット値を加えた値の画素位置へ同時に格納される。このため、フレームメモリを図１５Ａに示すように横方向に８ビットずつの短冊状に分割して処理（短冊処理）をするように構成されている。より正確には、８ビットずつの短冊は、図１５Ｂに示すように縦方向に４ラインずつで１区分されたｔｉｌｅに分けられている。フレームメモリにデータが格納されると、ｔｉｌｅ単位で読み出しが行われる。
【００３３】
次に、０ｃｈ〜３ｃｈにより構成される４チャネルのラインメモリから８ビットまたは１２ビット分のデータが読み出され水平垂直オフセット値により補正された値が図１６に示すようであると、これに基づきフレームメモリへのデータ格納（１短冊分のデータ格納）は、図１７のフローチャートに示すように行われる。ここで述べるフレームメモリへのデータ格納（１短冊分のデータ格納）は、後に述べるように４ライン＋α分のバッファ（ＦＩＦＯ）において行い、このバッファからフレームメモリへＤＭＡ転送するものである。
【００３４】
ラインメモリの横方向８ビットのいずれであるかを示すビット位置情報ＬについてＬ＝０とし（Ｓ１２１）、フレームメモリのライン数ＫについてＫ＝１とし（Ｓ１２２）、各チャネルのデータにライン数Ｋに一致するものがあるかを検出する（Ｓ１２３）。このステップＳ１２３において一致するデータとなっているチャネルでは、このチャネルを示す画素データをフレームメモリにおける当該位置に書き込む（Ｓ１２４）。
【００３５】
上記ステップＳ１２４に次いでＫがフレームメモリの最終ライン数と一致したのかを検出する（Ｓ１２５）。このステップＳ１２５においてＮＯとなると、ＫをＫ＋１にして（Ｓ１２６）ステップＳ１２３へ戻る。このようにして、ビット位置情報Ｌが０であるラインメモリの位置においてフレームメモリのライン数が増加する方向（図の下方）へ比較を行って最終ラインまで至ると、ステップＳ１２５においてＹＥＳへ分岐し、ビット位置情報Ｌが７であるかを検出してｔｉｌｅの１行分の処理を行ったかを検出する（Ｓ１２７）。
【００３６】
このステップＳ１２７においてＮＯとなると、ＬをＬ＋１にして（Ｓ１２８）ステップＳ１２２へ戻る。これにより、次にラインメモリの横方向の２ビット目の処理へと進む。２ビット目、３ビット目、・・・、７ビット目についても上記と同様に処理を進めると、ステップＳ１２７においてＬ＝７が検出されて１短冊分の処理が終了する。
【００３７】
以上のフローチャートによる処理を、４チャネルのラインメモリのデータを垂直水平オフセット値に基づき補正した値が、図１８に示すようである場合について説明する。ここでは、フレームメモリの４９６ラインから５１５ラインの部分について説明するものとする。第０チャネルから第３チャネルまでの４つのチャネルにおいて、０ビット目のデータは、それぞれ、「５１１」、「５００」、「５０６．９」、「０」である。ここでは、「０」は対象ではない。図１７のフローチャートにより説明した通り、フレームメモリの４９６ラインから１ラインずつ増加させて５１５ラインまで一致する（実際には、整数部分が一致する）データがあるか検出して行く。
【００３８】
まず、第１チャネルの「５００」が一致し、次に第２チャネルの「５０６．９」が「５０６」に一致し、更に第０チャネルの「５１１」が一致する。次に、１ビット目に移り、「５２９」、「５０２」、「５０７．１」、「０」のデータが一致するか検出され、「５０２」、「５０７」の順に一致する。更に、２ビット目では、「４９６」、「５０４」、「５０７」の順に一致し、３ビット目では、「５００」、「５０６」、「５０７」の順に一致し、４ビット目では、「５００」、「５０７」、「５０８」の順に一致し、５ビット目では、「４９６」、「５０７」、「５１０」の順に一致し、６ビット目では、「５０８」、「５１２」の順に一致し、７ビット目では、「５０８」、「５１４」の順に一致する。この結果、フレームメモリには図１９に示す位置にデータが格納される。
【００３９】
短冊処理部１２７は、上述のように各チャネルのラインメモリのデータを垂直水平オフセット値に基づき補正した各ビット位置のデータの値が、フレームメモリの何ラインと一致するのかを検出し、一致した画素位置にデータを格納するだけでなく、隣接するビット位置のデータの値との関係を考慮して画素間の「繋ぎ処理」を行う。
【００４０】
例えば、第３チャネルでは、２ビット目の４９６ラインの画素にデータが格納され、隣接の３ビット目の５００ラインの画素にデータが格納されている。現在ラインの数（４９６）から０．５を引き算して、小数点以下を切捨てた値（４９５）から、隣接ラインの数（５００）に０．５を加算して、小数点以下を切り捨てた値（５００）の１つ前までのラインの画素位置にデータを格納する。つまり、２ビット目の４９７ライン〜４９９の画素位置にデータが格納される。
【００４１】
一般的には、補正した各ビット位置のデータの値と一致したラインにおける該当位置について、１つ目のビットの画素位置のライン値Ｑとその隣接ビットの画素位置のライン値Ｒとするとき、Ｑ＜Ｒであればrounddown（Ｑ−０．５）＜＝（Ｔ）＜rounddown（Ｒ＋０．５）、Ｑ＞Ｒであればrounddown（Ｒ−０．５）＜＝（Ｔ）＜rounddown（Ｑ＋０．５）により示される「繋ぎ処理の式」において、Ｔラインの画素位置に補間を行う。第３チャネルの２ビット目に対して行った処理と同様の処理を第３チャネルの残りのビット及び他チャネルの全てのビットについて行うことにより、図２０に示す画素位置にデータが格納される。
【００４２】
更に、短冊処理部１２７は、「繋ぎ処理」に加えて表示する波形の角が滑らかになるように「フィルタリング処理」を行う。「フィルタリング処理」は、「繋ぎ処理の式」において両端に記載されている切り捨て対象の値を求める式（Ｑ−０．５）または式（Ｒ−０．５）と式（Ｒ＋０．５）または式（Ｑ＋０．５）の値が小数点以下の数値を含むものとなっている場合に、切り下げと切り上げを行って得られる数を求める処理を含む。そして、上記切り下げと切り上げを行って得られる数に対応するラインの、ｔｉｌｅにおける上記「Ｑ」が属するビット目の画素位置に補間を行う。
【００４３】
「フィルタリング処理」により補間を行った場合に、データが格納されるフレームメモリの画素位置を図２１に示す。「フィルタリング処理」により補間を行った画素については、濃度を低下させて示している。この図２１と「フィルタリング処理」を行う前の状態を示す図２０とを比較して明らかな通り、「フィルタリング処理」を行うことによって滑らかな線を描けるようになることが判る。
【００４４】
短冊処理部１２７は、上記のように、ディジタル化されたディジタル値に基づき、ディジタル値に対応する画素情報を各チャネル毎に定められた水平・垂直オフセット値により補正して、対応するフレームメモリの位置へ配置する画素配置手段として機能する。ここで、各チャネル毎に定められた水平・垂直オフセット値により補正を行うために、同じ水平・垂直オフセット値を複数のチャネルに用いると、これらのチャネルの波形が重なった位置に表示されることになる。複数のチャネルの波形が重なって表示されるのは、同じ水平・垂直オフセット値を用いる場合に限らず、複数のチャネルの波形の大きさ（振幅等）との関係で水平・垂直オフセット値を適宜なものに設定した場合にも生じるものである。
【００４５】
図２０、図２１においては、１短冊分の、しかも４９６ラインから５１５ラインまでの、限られたフレームメモリの領域に関するデータ格納について説明した。実際のフレームメモリは、例えば図２２に示されるように、８ビット×４ラインのタイル領域（ｔｉｌｅ）を２４０列×２７０行集合して構成される。一般的な書き方をすれば、フレームメモリは、ｎ×ｍのタイル領域をＮ×Ｍ個集合して構成される。
【００４６】
上記フレームメモリに対し３チャネル分のアナログ信号を受けるものとする。ラインメモリからは、図２３に示すように画素クロック（ドットクロック）pclkによりアドレスストローブ信号ＬＭＥＭ  ＲＥＮのタイミングでアドレスを与えて読み出しを行い、８画素ずつマッピングを行う。この図２３は、ラインメモリから読み出した第０チャネルのデータ（水平・垂直オフセット値による補正済のもの）に基づく、１列目の短冊に対する書込みを示すものである。
【００４７】
ラインメモリからは、０、１、２、３、・・・、１１というデータが順に読み出され、前述の「繋ぎ処理の式」を用いた格納位置を求める演算がＣＡ１として示され、演算結果に基づく「フィルタリング処理」を含めた処理によりデータのマッピングが、図２３に示されるｔｉｌｅ１、ｔｉｌｅ２、・・・、ｔｉｌｅ２７０まで行われる。
【００４８】
図２４は、ラインメモリから読み出した第１チャネルのデータ（水平・垂直オフセット値による補正済のもの）に基づく、１列目の短冊に対する書込みを示すものである。画素クロック（ドットクロック）pclkとアドレスストローブ信号ＬＭＥＭ  ＲＥＮは、図２３と同じである。ラインメモリからは、２、２．２５、２．５、２．７５、・・・、４．７５というデータが順に読み出され、前述の「繋ぎ処理の式」を用いた格納位置を求める演算がＣＡ２として示され、演算結果に基づく「フィルタリング処理」を含めた処理によりデータのマッピングが、ｔｉｌｅ１、ｔｉｌｅ２、・・・、ｔｉｌｅ２７０まで行われることが示されている。この第１チャネルのデータのマッピングは、第０チャネルのデータのマッピング結果に重ねて行われる。
【００４９】
図２５は、ラインメモリから読み出した第２チャネルのデータ（水平・垂直オフセット値による補正済のもの）に基づく、１列目の短冊に対する書込みを示すものである。画素クロック（ドットクロック）pclkとアドレスストローブ信号ＬＭＥＭ  ＲＥＮは、図２３と同じである。ラインメモリからは、５０、５０、５０、６０、・・・、５０というデータが順に読み出され、前述の「繋ぎ処理の式」を用いた格納位置を求める演算がＣＡ３として示され、演算結果に基づく「フィルタリング処理」を含めた処理によりデータのマッピングが、ｔｉｌｅ１、ｔｉｌｅ２、・・・、ｔｉｌｅ２７０まで行われることが示されている。
【００５０】
この第２チャネルのデータのマッピングは、第０チャネル及び第１チャネルのデータのマッピング結果に重ねて行われる。ただし、第２チャネルのデータのマッピングは、ラインメモリからは、５０、５０、５０、６０、・・・、５０というデータが順に読み出されていることから明らかで、図２５にも示されている通り、ｔｉｌｅ１２、ｔｉｌｅ１３、ｔｉｌｅ１４においてマッピングがなされる。従って、１列目の短冊に対する書込みにおいては、第２チャネルのデータが第０チャネル及び第１チャネルのデータに重なることはない。
【００５１】
ＤＭＡ転送速度を考慮して１ｔｉｌｅは、８サイクル（ｄｏｔクロックの８サイクル）で処理するがＤＭＡ転送とのクロック比率になるためサイクル数は可変（４〜１６サイクル）できるようにしておくと好適である。１短冊処理が完了したら、次の列の短冊処理に順次移行する。図２２においては、２列分の短冊までマッピングが行われた状態を示している。
【００５２】
図２６には、マッピング後のパッキングとＤＭＡ転送のタイミングチャートが示されている。即ち、１ｔｉｌｅへのマッピングが完成したら、パッキング処理を行う。パッキングにおける１ｔｉｌｅのｂｉｔ数は、「４ｌｉｎｅ×８ｄｏｔ×８ｂｉｔ×３（ＲＧＢ）＝７６８ｂｉｔ」とすることができる。従って、１画素のデータは、８ｂｉｔ×３（ＲＧＢ）＝２４ｂｉｔであり、波形を構成する画素の色を各チャネル毎にユニークな色に設定することで、各チャネルを識別可能である。同じ画素位置に複数のチャネルの画素が重なる場合には、混合された色を上記２４ｂｉｔで表わすようにする。更に、表示画面の背景をグリッド画像としマーカーを表示する構成を採用することにより、レンジ、振幅レベル、周波数表示などの情報をブレンドした付加画像とすることで使用用途に合わせた表示に特化することができる効果がある。また、ＤＭＡ転送のバス幅は、１２８ｂｉｔとすることができ、６バースト（図２６の６ａｃｌｋ）で１ｔｉｌｅ分のデータを転送することができる。ＤＲＡＭへのアドレスはｔｉｌｅの左上（座標の一番小さい画素）にｔｉｌｅアドレスを付加しＤＲＡＭへ格納することができる。なお、ＤＭＡのＷｒｉｔｅ  ＲＥＡＤＹが落ちてもＷｒｉｔｅが破綻しないように、４ライン＋α分をバッファできるようにＦＩＦＯを持っておくと好適である。
【００５３】
フレームメモリからのデータ読み出しは前述した通り、水平方向に読み出して表示パネルの規格に合った画像フォーマットで順次出力することができる。そのため、ＤＭＡ  Ｒｅａｄは、Ｒｅａｄ優先で４ラインに１回動作するため、１ライン期間（４ライン分のデータの転送する時間）においては、Ｗｒｉｔｅ側を連続して待たせることとすることができる。
【００５４】
上記のバッファに対する短冊処理及びフレームメモリへのまたフレームメモリからのデータのリードライトの手順を図２７、図２８のフローチャートに示す。図６において説明したラインメモリ１２０からの読み出しにより得られたデータを用いて、ＤＲＡＭ  ｗｒｉｔｅ側の処理である図２７に示すように、短冊処理が行われる（Ｓ４１）。短冊処理において１ｔｉｌｅへのマッピングが完成したら、パッキング処理を行い（Ｓ４２）、パッキングされた１ｔｉｌｅのデータ毎にフレームメモリへＤＭＡ転送を行う（Ｓ４３）。
【００５５】
次に、図６において説明した垂直時間（Ｖ−Ｓｙｎｃ（フレーム時間））の監視を行い（Ｓ４４）、フレーム時間となるとライト用ラインメモリをリード用ラインメモリへ変更し（Ｓ４５）、ステップＳ４１へ戻り処理が続けられる。ＤＲＡＭ  ｗｒｉｔｅ側でステップＳ４４の処理が行われているとき、ＤＲＡＭ  ｒｅａｄ側でも垂直時間（Ｖ−Ｓｙｎｃ（フレーム時間））の監視を行っており（Ｓ５１）、フレーム時間となるとフレームメモリから１フレーム分のデータを読み出してＤＭＡ転送を行う（Ｓ５２（画素情報転送手段））。ＤＭＡ転送されたデータに基づき画像出力を行い（Ｓ５３（画像信号作成手段））、垂直時間（Ｖ−Ｓｙｎｃ（フレーム時間））の監視を行い（Ｓ５４）、ＹＥＳとなるとステップＳ５２へ戻って処理を続ける。
【００５６】
上記のフレームメモリへのデータ格納では、格納と対となるダブルバッファの一方のメモリを順次呼び出し、パネルに表示できる画像の座標へマッピングしながらデータ格納する。フレームメモリもダブルバッファ構造となっており、格納と対となるメモリ領域からデータを呼び出し、パネルに表示できるように出力する（画像信号作成手段）。従って、サンプリングからパネル表示までのシステム遅延は、通常２フレーム遅延することとなる。サンプリング期間がフレームを跨る場合は、その限りではない。フレーム単位でダブルバッファ構造のフレームメモリも更新して行くことにより、リアルタイムでの表示が可能となる。なお、出力媒体はＲＧＢ転送できるデバイスであれば限定はない。
【００５７】
以上のように本実施形態では、マルチサンプリングされたデータを１フレーム画像の指定座標に描画する。その１フレーム画像を定量的に伝送するようにでき、伝送帯域をデータ量に依存することなく伝送することができる。
【符号の説明】
【００５８】
１００  画像処理装置
１０１  信号源
１０４  シリパラ変換部
１０６  トリガ・シグナル検出部
１０７  垂直スケーラ部
１０８  位相変動サンプリングレート変換部
１０９  水平スケーラ部
１１０  画像処理本体部
１１２  画像処理部
１１３  出力処理部
１２０  ラインメモリ
１２１  水平垂直オフセット参照部
１２２  画像マッピング部
１２３  画像補間／フィルタ部
１２４  ＲＧＢ変換チャネルＭＩＸ部
１２７  短冊処理部
１２８  ｔｉｌｅ転送部
１５０  表示デバイス
１５１  ＤＶＩ／ＨＤＭＩ（登録商標）変換部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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