(57)【要約】【課題】酸化物半導体を用いた半導体装置であって、信頼性の高い半導体装置を提供する。【解決手段】第１の電極層と、第１の電極層上に位置し、第１の導電層及び第２の導電層の積層構造を含む第２の電極層と、厚さ方向において第１の電極層と第２の電極層との間に位置する酸化物半導体膜及び絶縁膜と、を有し、第１の導電層及び絶縁膜は第１の電極層と重なる領域に第１の開口部を有し、酸化物半導体膜は、第１の開口部と重なる領域に第２の開口部を有し、第２の導電層は、第１の開口部及び第２の開口部から露出した第１の電極層と接する半導体装置を提供する。【選択図】図１
2020149058.tif 000002
【特許請求の範囲】
【請求項１】
第１のトランジスタと、第２のトランジスタと、表示素子と、を有する画素を有し、
前記第１のトランジスタは、第１の導電層と、前記第１の導電層上の第１の絶縁層と、前記第１の絶縁層上に接し、前記第１の導電層上に重なる領域を有する第１の酸化物半導体層と、前記第１の酸化物半導体層上に重なる領域を有する第２の導電層と、を有し、
前記第２のトランジスタは、前記第１の絶縁層上に接する領域を有する第２の酸化物半導体層と、前記第２の酸化物半導体層上に重なる領域を有する第３の導電層と、を有し、
前記第１のトランジスタ上及び前記第２のトランジスタ上の第２の絶縁層を有し、
前記第２の導電層の上面及び前記第３の導電層の上面は、前記第２の絶縁層に接する領域を有し、
前記第１の導電層と、前記第２の導電層とは、前記第１の絶縁層の開口部を介して電気的に接続され、
前記第３の導電層は、前記第２のトランジスタのゲートとして機能する領域を有し、且つ前記第１のトランジスタのソース又はドレインと電気的に接続され、
前記第２のトランジスタのソース又はドレインは、前記表示素子と電気的に接続される表示装置。
【請求項２】
第１のトランジスタと、第２のトランジスタと、表示素子と、容量素子と、を有する画素を有し、
前記第１のトランジスタは、第１の導電層と、前記第１の導電層上の第１の絶縁層と、前記第１の絶縁層上に接し、前記第１の導電層上に重なる領域を有する第１の酸化物半導体層と、前記第１の酸化物半導体層上に重なる領域を有する第２の導電層と、を有し、
前記第２のトランジスタは、前記第１の絶縁層上に接する領域を有する第２の酸化物半導体層と、前記第２の酸化物半導体層上に重なる領域を有する第３の導電層と、を有し、
前記第１のトランジスタ上及び前記第２のトランジスタ上の第２の絶縁層を有し、
前記第２の導電層の上面及び前記第３の導電層の上面は、前記第２の絶縁層に接する領域を有し、
前記第１の導電層と、前記第２の導電層とは、前記第１の絶縁層の開口部を介して電気的に接続され、
前記第３の導電層は、前記第２のトランジスタのゲートとして機能する領域を有し、且つ前記第１のトランジスタのソース又はドレイン、及び前記容量素子の電極の一方と電気的に接続され、
前記第２のトランジスタのソース又はドレインは、前記表示素子と電気的に接続される表示装置。
【請求項３】
第１のトランジスタと、第２のトランジスタと、表示素子と、を有する画素を有し、
前記第１のトランジスタは、第１の導電層と、前記第１の導電層上の第１の絶縁層と、前記第１の絶縁層上に接し、前記第１の導電層上に重なる領域を有する第１の酸化物半導体層と、前記第１の酸化物半導体層上に重なる領域を有する第２の導電層と、を有し、
前記第２のトランジスタは、前記第１の絶縁層上に接する領域を有する第２の酸化物半導体層と、前記第２の酸化物半導体層上に重なる領域を有する第３の導電層と、を有し、
前記第１のトランジスタ上及び前記第２のトランジスタ上の第２の絶縁層を有し、
前記第２の導電層の上面及び前記第３の導電層の上面は、前記第２の絶縁層に接する領域を有し、
前記第１の導電層と、前記第２の導電層とは、前記第１の絶縁層の開口部を介して電気的に接続され、
前記第３の導電層は、前記第２のトランジスタのゲートとして機能する領域を有し、且つ前記第１のトランジスタのソース又はドレインと電気的に接続され、
前記第２のトランジスタのソース又はドレインは、前記表示素子と電気的に接続され、
前記第１のトランジスタは、前記画素のスイッチング用トランジスタとしての機能を有し、
前記第２のトランジスタは、前記画素の駆動用トランジスタとしての機能を有する表示装置。
【請求項４】
第１のトランジスタと、第２のトランジスタと、表示素子と、容量素子と、を有する画素を有し、
前記第１のトランジスタは、第１の導電層と、前記第１の導電層上の第１の絶縁層と、前記第１の絶縁層上に接し、前記第１の導電層上に重なる領域を有する第１の酸化物半導体層と、前記第１の酸化物半導体層上に重なる領域を有する第２の導電層と、を有し、
前記第２のトランジスタは、前記第１の絶縁層上に接する領域を有する第２の酸化物半導体層と、前記第２の酸化物半導体層上に重なる領域を有する第３の導電層と、を有し、
前記第１のトランジスタ上及び前記第２のトランジスタ上の第２の絶縁層を有し、
前記第２の導電層の上面及び前記第３の導電層の上面は、前記第２の絶縁層に接する領域を有し、
前記第１の導電層と、前記第２の導電層とは、前記第１の絶縁層の開口部を介して電気的に接続され、
前記第３の導電層は、前記第２のトランジスタのゲートとして機能する領域を有し、且つ前記第１のトランジスタのソース又はドレイン及び前記容量素子の電極の一方と電気的に接続され、
前記第２のトランジスタのソース又はドレインは、前記表示素子と電気的に接続され、
前記第１のトランジスタは、前記画素のスイッチング用トランジスタとしての機能を有し、
前記第２のトランジスタは、前記画素の駆動用トランジスタとしての機能を有する表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物、方法、又は製造方法に関する。又は、本発明は、プロセス、マシン、マニ
ュファクチャ、又は組成物（コンポジション・オブ・マター）に関する。また、本発明の
一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法又
はそれらの製造方法に関する。特に、本発明の一態様は、酸化物半導体を含む半導体装置
、表示装置、又は発光装置に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。電気光学装置、画像表示装置、半導体回路及び電子機器は、半導体装置を有
する場合がある。
【背景技術】
【０００３】
半導体層を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集
積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広
く応用されている。トランジスタに適用可能な半導体材料としてシリコン系半導体材料が
広く知られているが、その他の材料として酸化物半導体が注目されている。
【０００４】
酸化物半導体にチャネルが形成されるトランジスタにおいて、酸化物半導体に含まれる水
素の一部はドナー準位を形成し、キャリア密度を増大させることが知られている。そのた
め、酸化物半導体を用いたトランジスタにおいて安定した電気特性を得るためには、酸化
物半導体に含まれる水素濃度を低減する措置を講じることが求められる。例えば、特許文
献１では、酸化物半導体層及びそれに接する絶縁層を、水素等の不純物濃度が低減された
成膜室内で成膜することで、酸化物半導体層中に含有されうる水素濃度を低減する方法が
開示されている。また、特許文献２では、酸化物半導体層の加工に用いるレジストマスク
を、薬液処理に代えてアッシングによって除去することで、酸化物半導体層中への水、水
素、ハイドロカーボンなどの混入を防止する方法が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−０９１３８１号公報
【特許文献２】特開２０１２−１６０７１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述したように、酸化物半導体層の加工に用いるレジストマスクの薬液による除去処理は
、酸化物半導体層への不純物混入の抑制の観点から好ましくない。一方で、酸化物半導体
層の加工に用いるレジストマスクのアッシング処理による除去は、酸化物半導体層の加工
形状によっては好ましくない場合がある。例えば、酸化物半導体層の下層に設けられた電
極層に達する開口部を形成するためのレジストマスクをアッシング処理によって除去する
と、開口部から露出した電極層の表面が酸化してしまうため、開口部における電気的な接
続に不良が生じることがある。
【０００７】
そこで、本発明の一態様は、酸化物半導体層の上下に設けられる電極層を、該酸化物半導
体層に設けられた開口部において安定して接続することの可能な半導体装置の作製方法及
びその作製方法によって作製された半導体装置を提供することを課題の一とする。
【０００８】
または、本発明の一態様は、酸化物半導体を用いた半導体装置であって、信頼性の高い半
導体装置を提供することを課題の一とする。または、本発明の一態様は、新規な半導体装
置を提供することを課題の一とする。
【０００９】
または、本発明の一態様は、酸化物半導体を用いた半導体装置であって微細化を達成した
半導体装置を提供することを課題の一とする。トランジスタの動作の高速化、トランジス
タの低消費電力化、半導体装置の低価格化、半導体装置の高集積化等を達成するためには
、トランジスタの微細化が必須である。
【００１０】
なお、これらの課題の記載は他の課題の存在を妨げるものではない。本発明の一態様は、
これらの課題の全てを解決する必要はないものとする。また、上記以外の課題は、明細書
等の記載から自ずと明らかになるものであり、明細書等の記載から上記以外の課題を抽出
することが可能である。
【課題を解決するための手段】
【００１１】
本発明の一態様は、第１の電極層と、第１の電極層上に位置し、第１の導電層及び第２の
導電層の積層構造を含む第２の電極層と、厚さ方向において第１の電極層と第２の電極層
との間に位置する酸化物半導体膜及び絶縁膜と、を有し、第１の導電層及び絶縁膜は第１
の電極層と重なる領域に第１の開口部を有し、酸化物半導体膜は、第１の開口部と重なる
領域に第２の開口部を有し、第２の導電層は、第１の開口部及び第２の開口部から露出し
た第１の電極層と接する半導体装置である。
【００１２】
または、本発明の一態様は、島状の酸化物半導体層と、島状の酸化物半導体層と電気的に
接続するソース電極層及びドレイン電極層と、ソース電極層及びドレイン電極層上に設け
られ、島状の酸化物半導体層と接する酸化物半導体膜と、酸化物半導体膜上に設けられた
ゲート絶縁膜と、ゲート絶縁膜上において、島状の酸化物半導体層と重なるゲート電極層
と、ゲート絶縁膜上において、ソース電極層及びドレイン電極層の一方と重なる第１の電
極層と、を有し、第１の電極層は、第１の導電層及び第２の導電層の積層構造を含み、第
１の導電層及びゲート絶縁膜は、ソース電極層及びドレイン電極層の一方と重なる領域に
第１の開口部を有し、酸化物半導体膜は、第１の開口部と重なる領域に第２の開口部を有
し、第２の導電層は、第１の開口部及び第２の開口部から露出したソース電極層及びドレ
イン電極層の一方と接する半導体装置である。
【００１３】
上記の半導体装置において、ゲート電極層は、第１の導電層及び第２の導電層とそれぞれ
同じ作製工程で形成される第３の導電層および第４の導電層の積層構造を含んでいてもよ
い。
【００１４】
または、本発明の一態様は、第１のトランジスタと、第１のトランジスタと隣接する第２
のトランジスタと、を有し、第１のトランジスタは、島状の酸化物半導体層と、島状の酸
化物半導体層と電気的に接続するソース電極層及びドレイン電極層と、ソース電極層及び
ドレイン電極層上に設けられ、島状の酸化物半導体層と接する酸化物半導体膜と、酸化物
半導体膜上に設けられたゲート絶縁膜と、ゲート絶縁膜上において、島状の酸化物半導体
層と重なる第１のゲート電極層と、を有し、第２のトランジスタは、第１の導電層及び第
２の導電層の積層構造を含む第２のゲート電極層を少なくとも有し、第１の導電層及びゲ
ート絶縁膜は、第１のトランジスタのソース電極層及びドレイン電極層の一方と重なる開
口部を有し、酸化物半導体膜は、第１の開口部と重なる領域に第２の開口部を有し、第２
の導電層は、第１の開口部及び第２の開口部から露出した第１のトランジスタのソース電
極層及びドレイン電極層の一方と接する半導体装置である。
【００１５】
または、本発明の一態様は、基板上に設けられた電極層上に酸化物半導体膜、絶縁膜及び
第１の導電膜を順に形成し、第１の導電膜上にレジストマスクを形成し、レジストマスク
を用いて第１の導電膜及び絶縁膜を加工して、電極層と重なる位置に酸化物半導体膜に達
する第１の開口部を形成し、レジストマスクを除去し、第１の開口部を有する第１の導電
膜をマスクとして、酸化物半導体膜を加工して、電極層に達する第２の開口部を形成し、
第１の導電膜上に、第１の開口部及び第２の開口部から露出した電極層と接する第２の導
電膜を形成する半導体装置の作製方法である。
【００１６】
上記の半導体装置の作製方法において、レジストマスクを、酸素プラズマを用いたアッシ
ング処理によって除去することが好ましい。また、レジストマスクの除去後であって、第
２の導電膜の形成前に、酸素プラズマを用いたアッシング処理によって、第１の導電膜の
上面に形成された酸化膜を除去する処理を行うことが好ましい。
【発明の効果】
【００１７】
本発明の一態様によって、酸化物半導体を用いた半導体装置であって、信頼性の高い半導
体装置を提供することができる。
【００１８】
または、本発明の一態様によって、酸化物半導体を用いた半導体装置であって、微細化を
達成した半導体装置を提供することができる。なお、本発明の一態様はこれらの効果に限
定されるものではない。例えば、本発明の一態様は、場合によっては、または、状況に応
じて、これらの効果以外の効果を有する場合もある。または、例えば、本発明の一態様は
、場合によっては、または、状況に応じて、これらの効果を有さない場合もある。
【図面の簡単な説明】
【００１９】
【図１】半導体装置の一態様を説明する平面図及び断面図。
【図２】半導体装置の作製方法を説明する断面図。
【図３】半導体装置の作製方法を説明する断面図。
【図４】半導体装置の作製方法を説明する断面図。
【図５】半導体装置の一態様を説明する断面図。
【図６】半導体装置の一態様を説明する平面図、断面図及び回路図。
【図７】実施の形態に係る、ＲＦＩＣタグの構成例。
【図８】実施の形態に係る、ＣＰＵの構成例。
【図９】実施の形態に係る、記憶素子の回路図。
【図１０】実施の形態に係る、電子機器。
【図１１】実施の形態に係る、ＲＦＩＣの使用例。
【図１２】実施例で作製した試料の断面ＳＴＥＭ像。
【図１３】半導体装置の一態様を説明する断面図。
【図１４】実施の形態に係る、表示装置のブロック図および回路図。
【発明を実施するための形態】
【００２０】
以下では、開示する発明の実施の形態について図面を用いて詳細に説明する。ただし、本
明細書に開示する発明は、以下の説明に限定されず、その形態及び詳細を様々に変更し得
ることは、当業者であれば容易に理解される。また、本明細書に開示する発明は以下に示
す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に示す本発明の
一態様の構成において、同一部分又は同様の機能を有する部分には、同一の符号を異なる
図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を有する部分
を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
【００２１】
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるた
めに付すものであり、数的に限定するものではない。
【００２２】
また、本明細書等において、「上」や「下」の用語は、構成要素の位置関係が「直上」又
は「直下」であることを限定するものではない。例えば、「ゲート絶縁膜上のゲート電極
層」との表現であれば、ゲート絶縁膜とゲート電極層との間に他の構成要素を含むものを
除外しない。「下」についても同様である。
【００２３】
また、本明細書等において、膜の上面とは、基板表面と略平行な面のうち、基板表面から
の距離が離れた側の面を示し、膜の底面とは、基板表面と略平行な面のうち、基板表面に
近い側の面を示す。
【００２４】
本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置
されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」
とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って
、８５°以上９５°以下の場合も含まれる。
【００２５】
また、本明細書等において、結晶が三方晶または菱面体晶である場合、六方晶系として表
す。
【００２６】
また、本明細書等において、「ソース」や「ドレイン」の機能は、異なる極性のトランジ
スタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わる
ことがある。このため、本明細書等においては、「ソース」や「ドレイン」の用語は、入
れ替えて用いることができるものとする。
【００２７】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ
などのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。
【００２８】
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置及び半導体装置の作製方法を、図１乃至
図４を参照して説明する。本実施の形態では、半導体装置の一例として酸化物半導体にチ
ャネルが形成されるトップゲート構造のトランジスタを含む半導体装置を示す。
【００２９】
＜半導体装置の構成例１＞
図１（Ａ）及び図１（Ｂ）にトランジスタ３００を含む半導体装置の構成例を示す。図１
（Ａ）は、半導体装置の平面図であり、図１（Ｂ）は、図１（Ａ）のＡ１−Ａ２及びＡ３
−Ａ４における断面図である。なお、図１（Ａ）では、煩雑になることを避けるためトラ
ンジスタ３００の構成要素の一部（例えば、ゲート絶縁膜４１０等）を省略して図示して
いる。
【００３０】
図１（Ａ）及び図１（Ｂ）に示す半導体装置は、トランジスタ３００と、トランジスタ３
００のソース電極層４０６ａと電気的に接続する電極層４１６ｂと、を含んで構成される
。なお、電極層４１６ｂは、ソース電極層４０６ａに代えてドレイン電極層４０６ｂと電
気的に接続していてもよい。
【００３１】
電極層４１６ｂは、順に積層された第１の導電層４１２ｂと、第２の導電層４１４ｂと、
を有する。トランジスタ３００は、下地絶縁膜４０２を介して基板４００上に設けられた
島状の酸化物半導体層４０４と、酸化物半導体層４０４と電気的に接続するソース電極層
４０６ａ及びドレイン電極層４０６ｂと、ソース電極層４０６ａ及びドレイン電極層４０
６ｂ上の酸化物半導体膜４０８と、酸化物半導体膜４０８上のゲート絶縁膜４１０と、ゲ
ート絶縁膜４１０を介して島状の酸化物半導体層４０４と重なるゲート電極層４１６ａと
、を有する。本実施の形態においてゲート電極層４１６ａは、順に積層された第１の導電
層４１２ａと、第２の導電層４１４ａと、を有する。なお、ゲート電極層４１６ａ上に形
成された保護絶縁膜４１８及び／又は保護絶縁膜４１８上に形成された絶縁膜４２０をト
ランジスタ３００の構成要素に含めてもよい。
【００３２】
図１（Ｂ）の断面図に示すように、トランジスタ３００のソース電極層４０６ａと電極層
４１６ｂとの間には、酸化物半導体膜４０８及びゲート絶縁膜４１０が設けられている。
電極層４１６ｂの第１の導電層４１２ｂ及びゲート絶縁膜４１０は、ソース電極層４０６
ａと重なる領域に開口部４１７を有し、ゲート絶縁膜４１０とソース電極層４０６ａとの
間に位置する酸化物半導体膜４０８は、開口部４１７と重なる開口部４１５を有する。電
極層４１６ｂの第２の導電層４１４ｂは、開口部４１７及び開口部４１５を覆って第１の
導電層４１２ｂ上に設けられ、開口部４１７及び開口部４１５から露出したソース電極層
４０６ａと接する。これによって、トランジスタ３００のソース電極層４０６ａと、電極
層４１６ｂとが電気的に接続している。
【００３３】
酸化物半導体膜４０８は、チャネルが形成される（電流の主な経路となる）酸化物半導体
層４０４とゲート絶縁膜４１０との間に位置し、酸化物半導体層４０４への不純物の混入
を抑制し、酸化物半導体層４０４の界面を安定化させる機能を有する。チャネルが形成さ
れる酸化物半導体層４０４に接する酸化物半導体膜４０８は、可能な限り水、水素などの
不純物が含まれないことが好ましい。酸化物半導体層４０４と接する酸化物半導体膜４０
８に水素が含まれると、その水素が酸化物半導体層４０４へ侵入する恐れ、又は、その水
素が酸化物半導体層４０４中の酸素を引き抜く恐れがあるためである。
【００３４】
図１（Ａ）及び図１（Ｂ）に示す半導体装置の作製工程において、ゲート絶縁膜４１０及
び酸化物半導体膜４０８に開口部を形成した後、開口部を形成するためのレジストマスク
を薬液処理によって除去すると、水、水素などの不純物が開口部の内側から酸化物半導体
膜４０８へと混入することがある。したがって、該レジストマスクの除去に薬液処理を用
いることは好ましくない。また、酸化物半導体膜４０８の組成によっては、レジストマス
クの剥離に適用する薬液に可溶であり、該薬液の使用によって、開口部４１５の形状不良
が発生する場合がある。一方、ゲート絶縁膜４１０上にレジストマスクを形成し、ソース
電極層４０６ａに達する開口部を形成後に、酸素プラズマ等を用いたアッシングによって
該レジストマスクを除去する場合、露出したソース電極層４０６ａの表面が酸化され、後
に形成される電極層４１６ｂとの電気的接続に不良が生じる。
【００３５】
そこで、本実施の形態の半導体装置では、ソース電極層４０６ａと接する電極層４１６ｂ
として、ゲート絶縁膜４１０上に第１の導電層４１２ｂを形成し、第１の導電層４１２ｂ
及びゲート絶縁膜４１０に開口部４１７を形成後、該第１の導電層４１２ｂをマスクとし
て酸化物半導体膜４０８に開口部４１５を形成し、第２の導電層４１４ｂを形成する。酸
化物半導体膜４０８の上下に設けられる電極層（ここでは、ソース電極層４０６ａと電極
層４１６ｂ）の接続部をこのような作製方法によって形成することで、薬液処理による水
等の不純物の混入及び形状不良個所の形成と、レジストマスクのアッシングによる酸化物
半導体膜４０８の下層の電極層（ここでは、ソース電極層４０６ａ）の表面の酸化の双方
を防止することができ、良好な電気特性を有する半導体装置を形成することが可能である
。
【００３６】
なお、本発明の一態様は、これに限定されない。例えば、断面図として、図１（Ｂ）とは
別の構成をとってもよい。例えば、酸化物半導体層４０４の下側に、導電層４２２を設け
た場合の断面図を図１３（Ａ）に示す。なお、図１３（Ｂ）に示すように、開口部を介し
て、導電層４２２をゲート電極層４１６ａと接続させてもよい。その結果、導電層４２２
は、ゲート電極（バックゲート電極）として機能させることが出来る。図１３（Ａ）の場
合には、導電層４２２には、ゲート電極層４１６ａと異なる電位を供給してもよいし、同
じ電位を供給してもよい。例えば、導電層４２２には、一定電位を供給して、トランジス
タ３００の閾値電圧を制御してもよい。
【００３７】
本実施の形態の半導体装置に含まれる各要素の詳細について、以下に説明する。
【００３８】
≪基板≫
基板４００は、単なる支持体に限らず、他のトランジスタやキャパシタなどの素子が形成
された基板であってもよい。この場合、トランジスタ３００のゲート電極層４１６ａ、ソ
ース電極層４０６ａ又はドレイン電極層４０６ｂの少なくとも一つが、上記他の素子と電
気的に接続されていてもよい。
【００３９】
≪下地絶縁膜≫
下地絶縁膜４０２は、基板４００からの不純物の拡散を防止する役割を有するほか、チャ
ネルが形成される酸化物半導体層４０４に酸素を供給する役割を担うことができる。した
がって、下地絶縁膜４０２は、酸素を含む絶縁膜であることが好ましく、化学量論的組成
よりも多い酸素を含む絶縁膜であることがより好ましい。また、上述のように基板４００
が他の素子が形成された基板である場合、下地絶縁膜４０２は、層間絶縁膜としての機能
も有する。その場合、下地絶縁膜４０２の表面が平坦化されていてもよい。例えば、下地
絶縁膜４０２にＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ
）法等で平坦化処理を行えばよい。
【００４０】
≪酸化物半導体層≫
酸化物半導体層４０４は、インジウムを含む酸化物半導体である。酸化物半導体がインジ
ウムを含むと、キャリア移動度（電子移動度）が高くなるため、好ましい。また、酸化物
半導体層４０４は、例えば、アルミニウム、ガリウム、ゲルマニウム、イットリウム、ジ
ルコニウム、スズ、ランタン、セリウム又はハフニウムなどの元素Ｍを含むことが好まし
い。このような元素Ｍは、酸素との結合エネルギーが高い元素である。又はこのような元
素Ｍは、酸化物のエネルギーギャップを大きくする機能を有する元素である。また、酸化
物半導体層４０４は、亜鉛を含むことが好ましい。酸化物半導体が亜鉛を含むと、酸化物
半導体層４０４を結晶化しやすくなる。又は、酸化物半導体の価電子帯上端のエネルギー
を、例えば亜鉛の原子数比によって制御することができる。ただし、酸化物半導体層４０
４は、インジウムを含む酸化物半導体に限定されない。酸化物半導体層４０４は、例えば
Ｚｎ−Ｓｎ酸化物、Ｇａ−Ｓｎ酸化物であってもよい。
【００４１】
また、酸化物半導体層４０４はエネルギーギャップの大きい酸化物半導体を用いて形成す
る。酸化物半導体層４０４のエネルギーギャップは、例えば２．５ｅＶ以上、好ましくは
２．８ｅＶ以上、より好ましくは３．０ｅＶ以上とする。ただし、半導体層として機能さ
せるためには、酸化物半導体層４０４のエネルギーギャップは４．２ｅＶ以下、好ましく
は３．８ｅＶ以下、より好ましくは３．５ｅＶ以下とする。
【００４２】
なお、酸化物半導体層４０４をスパッタリング法で成膜する場合、パーティクル数低減の
ためにインジウムを含むターゲットを用いることが好ましい。また、上述の元素Ｍの原子
数比が高い酸化物ターゲットを用いる場合、ターゲットの導電性が低くなる場合があるが
、元素Ｍに加えてインジウムを含むターゲットを用いる場合、ターゲットの導電性の低下
を抑制、又はターゲットの導電性を高めることができ、ＤＣ放電、ＡＣ放電を容易に行う
ことが可能となるため、大面積基板への成膜に効果的である。すなわち、インジウムを含
むターゲットを用いて酸化物半導体層４０４を形成することで、半導体装置に生産性を高
めることができる。
【００４３】
酸化物半導体層４０４をスパッタリング法で成膜する場合、用いるターゲットの原子数比
は、Ｉｎ：Ｍ：Ｚｎが３：１：１、３：１：２、３：１：４、１：１：０．５、１：１：
１、１：１：２などとすればよい。なお、酸化物半導体層４０４をスパッタリング法で成
膜する場合、成膜された酸化物半導体層４０４の原子数比は、用いるターゲットの原子数
比と必ずしも一致しない。特に成膜後の酸化物半導体層４０４における亜鉛の原子数比は
、ターゲットの原子数比よりも小さくなる場合がある。具体的には、ターゲットに含まれ
る亜鉛の原子数比の４０ａｔｏｍｉｃ％以上９０ａｔｏｍｉｃ％程度以下となる場合があ
る。
【００４４】
トランジスタ３００の電気特性を安定化するためには、チャネルが形成される酸化物半導
体層４０４中の不純物濃度を低減し、低キャリア密度化及び高純度真性化することが有効
である。酸化物半導体層４０４中に含まれるキャリア密度は、１×１０１７個／ｃｍ３未
満、１×１０１５個／ｃｍ３未満、又は１×１０１３個／ｃｍ３未満とすることが好まし
い。酸化物半導体にとってキャリアの生成要因となりうる不純物としては、例えばシリコ
ン、水素、窒素等が挙げられる。また、酸化物半導体層４０４中に酸素欠損が存在する場
合、その一部がドナーとなり、キャリアである電子を放出する。
【００４５】
例えば、酸化物半導体層４０４中にシリコンが含まれると、シリコンによって形成された
不純物準位がキャリアトラップとなる場合がある。そのため、酸化物半導体層４０４と下
地絶縁膜４０２との間におけるシリコン濃度を、二次イオン質量分析法（ＳＩＭＳ：Ｓｅ
ｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０１
９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好
ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【００４６】
また、酸化物半導体層４０４中に水素が含まれると、キャリア密度を増大させてしまう場
合がある。そのため、酸化物半導体層４０４の水素濃度はＳＩＭＳにおいて、２×１０２
０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ま
しくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ
／ｃｍ３以下とする。また、酸化物半導体層４０４中に窒素が含まれると、キャリア密度
を増大させてしまう場合がある。酸化物半導体層４０４の窒素濃度は、ＳＩＭＳにおいて
、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以
下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１
７ａｔｏｍｓ／ｃｍ３以下とする。
【００４７】
また、酸化物半導体層４０４の水素濃度を低減するために、下地絶縁膜４０２の水素濃度
を低減することが好ましい。下地絶縁膜４０２の水素濃度はＳＩＭＳにおいて、２×１０
２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好
ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍ
ｓ／ｃｍ３以下とする。また、酸化物半導体層４０４の窒素濃度を低減するために、下地
絶縁膜４０２の窒素濃度を低減すると好ましい。下地絶縁膜４０２の窒素濃度は、ＳＩＭ
Ｓにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ
／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは
５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【００４８】
≪ソース電極層及びドレイン電極層≫
ソース電極層４０６ａ及びドレイン電極層４０６ｂには、酸化物半導体層４０４から酸素
を引き抜く性質を有する導電層を用いることが好ましい。このような性質を有する導電層
として、アルミニウム、チタン、クロム、ニッケル、モリブデン、タンタル、タングステ
ンなどを含む導電層が挙げられる。
【００４９】
酸化物半導体層４０４から酸素を引き抜く性質を有する導電層の作用により、酸化物半導
体層４０４中の酸素が脱離し、酸化物半導体層４０４中に酸素欠損を形成する場合がある
。酸素の引き抜きは、高い温度で加熱するほど起こりやすい。トランジスタの作製工程に
は、いくつかの加熱工程があることから、酸化物半導体層４０４のソース電極層４０６ａ
又はドレイン電極層４０６ｂと接触した近傍の領域には酸素欠損が形成される可能性が高
く、酸素欠損が形成された領域はｎ型化する。また、加熱により該酸素欠損のサイトに水
素が入りこみ、酸化物半導体層４０４がｎ型化する場合がある。したがって、ソース電極
層４０６ａ及びドレイン電極層４０６ｂの作用により、酸化物半導体層４０４と、ソース
電極層４０６ａ又はドレイン電極層４０６ｂと、が接する領域を低抵抗化させ、トランジ
スタ３００のオン抵抗を低減することができる。
【００５０】
なお、チャネル長が小さい（例えば２００ｎｍ以下、又は１００ｎｍ以下）トランジスタ
を作製する場合、ｎ型化領域の形成によってソース−ドレイン間が短絡してしまうことが
ある。そのため、チャネル長が小さいトランジスタを形成する場合は、ソース電極層４０
６ａ及びドレイン電極層４０６ｂに酸化物半導体層４０４から適度に酸素を引き抜く性質
を有する導電層を用いればよい。適度に酸素を引き抜く性質を有する導電層としては、例
えば、ニッケル、モリブデン又はタングステンを含む導電層などがある。
【００５１】
また、チャネル長がごく小さい（４０ｎｍ以下、又は３０ｎｍ以下）トランジスタを作製
する場合、ソース電極層４０６ａ及びドレイン電極層４０６ｂとして、酸化物半導体層４
０４からほとんど酸素を引き抜くことのない導電層を用いればよい。酸化物半導体層４０
４からほとんど酸素を引き抜くことのない導電層としては、例えば、窒化タンタル、窒化
チタン、又はルテニウムを含む導電層などがある。なお、複数種の導電層を積層しても構
わない。
【００５２】
なお、チャネル長がごく小さい（４０ｎｍ以下、又は３０ｎｍ以下）トランジスタを作製
する場合は、電子ビーム露光などの細線加工に適した方法を用いてレジストマスク加工を
行い、エッチング工程によってソース電極層４０６ａとドレイン電極層４０６ｂ間の導電
膜をエッチングすればよい。なお、当該レジストマスクとしては、ポジ型レジストを用い
れば、露光領域を最小限にすることができ、スループットを向上させることができる。こ
のような方法を用いれば、チャネル長を３０ｎｍ以下とするトランジスタを形成すること
ができる。
【００５３】
本実施の形態において、ソース電極層４０６ａ及びドレイン電極層４０６ｂの側面は、図
１（Ｂ）に示すように、酸化物半導体層４０４の側面と接する。また、ゲート電極層４１
６ａの電界によって、酸化物半導体層４０４を電気的に取り囲むことができる（ゲート電
極層の電界によって、酸化物半導体層を電気的に取り囲むトランジスタの構造を、ｓｕｒ
ｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。）。そのため、酸
化物半導体層４０４の全体（バルク）にチャネルが形成される。ｓ−ｃｈａｎｎｅｌ構造
では、トランジスタのソース−ドレイン間に大電流を流すことができ、高いオン電流を得
ることができる。
【００５４】
高いオン電流が得られるため、ｓ−ｃｈａｎｎｅｌ構造は、微細化されたトランジスタに
適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体
装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、ト
ランジスタのチャネル長を、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、
より好ましくは２０ｎｍ以下とし、かつ、トランジスタのチャネル幅を、好ましくは４０
ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とする。
【００５５】
なお、チャネル長とは、上面図において、半導体層とゲート電極層とが重なる領域におけ
る、ソース（ソース領域又はソース電極層）とドレイン（ドレイン領域又はドレイン電極
層）との距離をいう。すなわち、図１（Ａ）及び図１（Ｂ）では、チャネル長は、酸化物
半導体層４０４とゲート電極層４１６ａとが重なる領域における、ソース電極層４０６ａ
とドレイン電極層４０６ｂとの間の距離となる。チャネル幅とは、半導体層とゲート電極
層とが重なる領域における、ソースとドレインとが平行に向かい合っている長さをいう。
すなわち、図１（Ａ）及び図１（Ｂ）では、チャネル幅は、酸化物半導体層４０４とゲー
ト電極層４１６ａとが重なる領域における、ソース電極層４０６ａとドレイン電極層４０
６ｂとが平行に向かい合っている長さをいう。
【００５６】
≪酸化物半導体膜≫
ソース電極層４０６ａ及びドレイン電極層４０６ｂ上に形成され、チャネルを形成する酸
化物半導体層４０４と接する酸化物半導体膜４０８としては、酸化物半導体層４０４を構
成する金属元素のうち少なくとも一の金属元素を構成元素として含む酸化物半導体膜を適
用する。酸化物半導体層４０４と接して、該酸化物半導体層４０４を構成する元素とは異
なる元素（例えばシリコン）を含む絶縁層を形成する場合、酸化物半導体層４０４と該絶
縁層との界面においてトラップ準位が形成されることがある。しかしながら、本実施の形
態において酸化物半導体層４０４と接して設けられる酸化物半導体膜４０８は、酸化物半
導体層４０４を構成する金属元素を一種以上含んで構成されるため、酸化物半導体層４０
４との界面でのキャリアの散乱が起こりにくい。このような構成とすることでトランジス
タの電界効果移動度を高めることができる。また、酸化物半導体膜４０８を含むことで、
ゲート絶縁膜４１０として、酸化物半導体層４０４とは異なる元素（例えばシリコン）を
含む絶縁層を用いたとしても、酸化物半導体膜４０８とゲート絶縁膜４１０との界面に形
成されうるトラップ準位の影響が、チャネルが形成される酸化物半導体層４０４へと及ぶ
ことを防止することができる。
【００５７】
また、酸化物半導体層４０４として、インジウム、亜鉛、及び元素Ｍ（Ｍはアルミニウム
、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、スズ、ランタン、セリウム又
はハフニウム）を含むＩｎ−Ｍ−Ｚｎ酸化物で表される酸化物半導体材料を用いるとき、
酸化物半導体膜４０８として、Ｉｎ−Ｍ−Ｚｎ酸化物で表記され、酸化物半導体層４０４
よりもインジウムに対する元素Ｍの原子数比が高い酸化物半導体材料を用いることが好ま
しい。より好ましくは、酸化物半導体層４０４がＩｎ−Ｍ−Ｚｎ酸化物であるとき、酸化
物半導体層４０４をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体膜４
０８をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］とすると、ｙ２／ｘ２はｙ１／ｘ
１よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。なお、
このとき、酸化物半導体層４０４において、ｙ１がｘ１以上であるとトランジスタの電気
特性を安定させることができる。ただし、ｙ１がｘ１の３倍以上になると、トランジスタ
の電界効果移動度が低下してしまうため、ｙ１はｘ１の３倍未満であることが好ましい。
【００５８】
酸化物半導体膜４０８をスパッタリング法で成膜する場合、用いるターゲットの原子数比
は、Ｉｎ：Ｍ：Ｚｎが１：３：２、１：４：４、１：６：４、又は１：９：６などとすれ
ばよい。
【００５９】
なお、元素Ｍは、酸化物のエネルギーギャップを大きくする機能を有する元素であるため
、酸化物半導体膜４０８は、酸化物半導体層４０４と比較してエネルギーギャップの大き
い膜である。ここで、インジウムに対する元素Ｍの原子数比が多すぎると、酸化物半導体
膜４０８のエネルギーギャップが大きくなり絶縁層として機能しうるため、酸化物半導体
膜４０８が半導体層として機能しうる程度にインジウムに対するＭの原子数比を調整する
ことが好ましい。但し、インジウムに対するＭの原子数比によっては酸化物半導体膜４０
８が絶縁膜として（例えば、ゲート絶縁膜の一部として）機能することもある。
【００６０】
また、上述したように、元素Ｍは、酸素との結合エネルギーが高い元素であるため、イン
ジウムに対する元素Ｍの原子数比が酸化物半導体層４０４よりも高い酸化物半導体膜４０
８は、酸化物半導体層４０４と比較して酸素欠損の生じにくい膜である。チャネルが形成
される酸化物半導体層４０４に接して、酸素欠損の生じにくい酸化物半導体膜４０８を形
成することで、酸化物半導体層４０４における酸素欠損を低減することができる。ゲート
絶縁膜４１０と酸化物半導体層４０４との間に酸化物半導体膜４０８を設けることで、酸
化物半導体層４０４のゲート絶縁膜４１０側の界面に、酸素欠損に起因するトラップ準位
が形成されることを抑制することができる。
【００６１】
また、ゲート電極層４１６ａに電界を印加した際に、酸化物半導体層４０４にチャネルが
形成されるためには、酸化物半導体膜と酸化物半導体層との伝導帯下端にエネルギー差を
有する必要がある。具体的には、酸化物半導体膜４０８には、酸化物半導体層４０４より
も伝導帯下端が真空準位に近い酸化物を適用する。換言すると、酸化物半導体膜４０８と
して、酸化物半導体層４０４よりも電子親和力（真空準位と伝導帯下端のエネルギー差）
の小さい酸化物を適用する。例えば、酸化物半導体膜４０８として酸化物半導体層４０４
よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７
ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下小さい酸化物を用いること
が好ましい。
【００６２】
酸化物半導体層４０４と酸化物半導体膜４０８との間には、酸化物半導体層４０４と酸化
物半導体膜４０８との混合領域を有する場合がある。混合領域は、界面準位密度が低くな
るため、酸化物半導体層４０４及び酸化物半導体膜４０８の積層構造は、それぞれの界面
近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる
。
【００６３】
また、トランジスタのオン電流を向上させるためには、酸化物半導体膜４０８の厚さは小
さいほど好ましい。例えば、酸化物半導体膜４０８は、１０ｎｍ未満、好ましくは５ｎｍ
以下、さらに好ましくは３ｎｍ以下とする。一方、酸化物半導体膜４０８は、チャネルの
形成される酸化物半導体層４０４へ、ゲート絶縁膜４１０を構成する酸素以外の元素（シ
リコンなど）が入り込まないようブロックする機能を有する。そのため、酸化物半導体膜
４０８は、ある程度の厚さを有することが好ましい。例えば、酸化物半導体膜４０８の厚
さは、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上とする。
【００６４】
また、信頼性を高めるためには、酸化物半導体膜４０８の不純物濃度を低減することが好
ましい。例えば、酸化物半導体層４０４と酸化物半導体膜４０８との間におけるシリコン
濃度を、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０
１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満と
する。また、酸化物半導体膜４０８の水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏ
ｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１
×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３
以下とする。また、酸化物半導体膜４０８の窒素濃度は、ＳＩＭＳにおいて、５×１０１
９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ま
しくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ
／ｃｍ３以下とする。
【００６５】
≪ゲート絶縁膜≫
ゲート絶縁膜４１０は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒
化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ系金属
酸化物、窒化シリコンなどを用いればよく、積層または単層で設ける。また、ゲート絶縁
膜４１０として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウム
シリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡ
ｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いるこ
とでトランジスタのゲートリークを低減できる。
【００６６】
≪電極層≫
電極層４１６ｂは、酸化物半導体膜４０８及びゲート絶縁膜４１０に開口部４１５を形成
する際のハードマスクとして機能する第１の導電層４１２ｂと、第１の導電層４１２ｂ上
の第２の導電層４１４ｂとの積層構造を有する。第１の導電層４１２ｂ及び第２の導電層
４１４ｂの材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、
クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を
成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タン
グステン膜）等から適宜選択して用いることができる。また、第１の導電層４１２ｂ又は
第２の導電層４１４ｂとしてリン等の不純物元素をドーピングした多結晶シリコン膜に代
表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。又は、イン
ジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むイ
ンジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム
錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電
性材料を適用することもできる。
【００６７】
≪ゲート電極層≫
ゲート電極層４１６ａは、先に示した電極層４１６ｂと同一の工程で作製することができ
る。したがって、ゲート電極層４１６ａは、ゲート絶縁膜４１０に接し、第１の導電層４
１２ｂと同一の材料で形成される第１の導電層４１２ａと、第１の導電層４１２ａ上に設
けられ、第２の導電層４１４ｂと同一の材料で形成される第２の導電層４１４ａと、の積
層構造を有する。なお、ゲート電極層４１６ａにおいてゲート絶縁膜４１０と接する第１
の導電層４１２ａとして、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−
Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を
含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化
膜（窒化インジウム膜、窒化スズ膜、窒化タンタル膜、窒化チタン膜など）を用いること
が好ましい。これらの膜は５ｅＶ（電子ボルト）以上、好ましくは５．５ｅＶ（電子ボル
ト）以上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタのしきい値電
圧をプラス側にシフトさせることができ、所謂ノーマリオフのスイッチング素子を実現で
きる。
【００６８】
本実施の形態では、第１の導電層４１２ａ、４１２ｂとして、窒化タンタル膜又は窒化チ
タン膜を適用し、第２の導電層４１４ａ、４１４ｂとして、タングステン膜を適用するも
のとする。
【００６９】
本実施の形態の半導体装置において、トランジスタ３００のゲート電極層４１６ａと、ト
ランジスタ３００のソース電極層４０６ａ又はドレイン電極層４０６ｂと接続する電極層
４１６ｂとを、同一の工程で作製することで、半導体装置を作製するためのマスク数を低
減することができるため、好ましい。ただし、本実施の形態はこれに限られず、ゲート電
極層４１６ａと、電極層４１６ｂとを別々の工程によって作製してもよい。例えば、トラ
ンジスタ３００のゲート電極層４１６ａを形成後、トランジスタ３００を覆う絶縁膜を形
成し、該絶縁膜上にソース電極層４０６ａ又はドレイン電極層４０６ｂと電気的に接続す
る電極層４１６ｂを形成してもよい。その場合、ゲート電極層４１６ａは、単層構造とし
てもよい。
【００７０】
≪保護絶縁膜≫
トランジスタ３００上に設けられる保護絶縁膜４１８としては、酸化物半導体膜４０８及
びゲート絶縁膜４１０よりも酸素に対する透過性が低い（酸素に対するバリア性を有する
）絶縁膜を設ける。ゲート絶縁膜４１０に接して酸素に対するバリア性を有する保護絶縁
膜４１８を設けることで、ゲート絶縁膜４１０及びそれに接する酸化物半導体膜４０８か
らの酸素の脱離を抑制することができる。酸化物半導体膜４０８及びゲート絶縁膜４１０
からの酸素の脱離を抑制することで、該膜中に含まれる酸素欠損に起因する酸化物半導体
層４０４からの酸素の引き抜きを抑制することができ、結果としてチャネル形成領域の酸
素欠損を抑制することができる。このような保護絶縁層として、例えば、酸化アルミニウ
ム膜、窒化シリコン膜又は窒化酸化シリコン膜を設けることができる。
【００７１】
また、酸化物半導体は、酸素欠損に加えて水素がキャリアの供給源となる。酸化物半導体
中に水素が含まれると、伝導帯に近い準位（浅い準位）にドナーが生成され低抵抗化（ｎ
型化）してしまう。よって、保護絶縁膜４１８に含まれる水素濃度を低減することが好ま
しい。具体的には、保護絶縁膜４１８に含まれる水素濃度は、５×１０１９ｃｍ−３未満
とすることが好ましく、５×１０１８ｃｍ−３未満とすることがより好ましい。
【００７２】
また、酸化アルミニウム膜は、酸素に対するバリア性に加えて水素に対するバリア性を有
する膜である。よって、保護絶縁膜４１８として酸化アルミニウム膜を適用することは好
適である。
【００７３】
≪絶縁膜≫
絶縁膜４２０は、保護絶縁膜４１８上に積層して設けられることで、トランジスタ３００
の絶縁耐圧を向上させることができる。絶縁膜４２０は、無機絶縁材料を用いて形成する
ことができ、その膜厚は少なくとも保護絶縁膜４１８の膜厚より大きい膜厚とすることが
好ましい。
【００７４】
＜半導体装置の構成例２＞
本実施の形態の半導体装置は、以上に示した構成に限られるものではない。例えば、本実
施の形態の半導体装置に適用可能な酸化物半導体層４０４の他の構成例について、以下に
説明する。
【００７５】
≪酸化物半導体層の変形例≫
酸化物半導体層４０４は、酸化物半導体層の積層膜であってもよい。例えば、図１（Ｃ）
に示すように、酸化物半導体層４０４ａと、チャネルが形成される酸化物半導体層４０４
ｂの積層構造であってもよい。
【００７６】
チャネルが形成される酸化物半導体層４０４ｂ（中層）は、ここまでの酸化物半導体層４
０４についての記載を参照する。チャネルが形成される酸化物半導体層４０４ｂと、下地
絶縁膜４０２との間に設けられる酸化物半導体層４０４ａは、酸化物半導体層４０４ｂを
構成する金属元素のうち少なくとも一の金属元素を構成元素として含む酸化物半導体層を
適用する。酸化物半導体層４０４ａを設けることで、酸化物半導体層４０４ｂの界面にト
ラップ準位が形成されることを抑制し、且つ、酸化物半導体層４０４ａと下地絶縁膜４０
２との界面に形成されうるトラップ準位の影響が、チャネルが形成される酸化物半導体層
４０４ｂへと及ぶことを防止することができる。酸化物半導体層４０４ａの構成の詳細は
、先に示した酸化物半導体膜４０８と同様とすることができる。
【００７７】
なお、信頼性を高めるためには、酸化物半導体層４０４ａは厚く、酸化物半導体膜４０８
は薄いことが好ましい。具体的には、酸化物半導体層４０４ａの厚さは、２０ｎｍ以上、
好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上
とする。酸化物半導体層４０４ａの厚さを、２０ｎｍ以上、好ましくは３０ｎｍ以上、さ
らに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上とすることで、下地絶縁膜４
０２と酸化物半導体層４０４ａとの界面からチャネルの形成される酸化物半導体層４０４
ｂまでを２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より
好ましくは６０ｎｍ以上離すことができる。ただし、半導体装置の生産性が低下する場合
があるため、酸化物半導体層４０４ａの厚さは、２００ｎｍ以下、好ましくは１２０ｎｍ
以下、さらに好ましくは８０ｎｍ以下とする。
【００７８】
＜半導体装置の作製方法＞
図１（Ａ）及び図１（Ｂ）に示す半導体装置の作製方法について、図２乃至図４を参照し
て説明する。
【００７９】
基板４００上に下地絶縁膜４０２を形成する（図２（Ａ）参照）。下地絶縁膜４０２は、
スパッタリング法、化学気相成長（ＣＶＤ：：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏ
ｓｉｔｉｏｎ）法（有機金属化学堆積（ＭＯＣＶＤ）法、プラズマ化学気相堆積（ＰＥＣ
ＶＤ）法を含む）、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐ
ｉｔａｘｙ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏ
ｎ）法又はパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏ
ｎ）法を用いて成膜すればよい。成膜された膜へのプラズマによるダメージを低減するた
めには、ＭＯＣＶＤ法又はＡＬＤ法を用いることが好ましい。
【００８０】
下地絶縁膜４０２を形成後、下地絶縁膜４０２の表面を平坦化するために、ＣＭＰ処理を
行ってもよい。ＣＭＰ処理を行うことで、下地絶縁膜４０２の平均面粗さ（Ｒａ）を１ｎ
ｍ以下、好ましくは０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以下とする。上述の数
値以下のＲａとすることで、酸化物半導体層４０４の結晶性が高くなる場合がある。Ｒａ
は原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて測
定可能である。
【００８１】
次に、下地絶縁膜４０２に酸素を添加することにより、過剰酸素を含む絶縁層を形成して
も構わない。酸素の添加は、プラズマ処理又はイオン注入法などにより行えばよい。酸素
の添加をイオン注入法で行う場合、例えば、加速電圧を２ｋＶ以上１００ｋＶ以下とし、
ドーズ量を５×１０１４ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすれ
ばよい。
【００８２】
次いで、下地絶縁膜４０２上に酸化物半導体層４０４となる酸化物半導体膜をスパッタリ
ング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法、又はＰＬＤ法を用いて形成する。その後、該酸
化物半導体膜を、フォトリソグラフィ法を用いたエッチングによって島状に加工し、酸化
物半導体層４０４を形成する（図２（Ｂ）参照）。ここでのエッチング処理で下地絶縁膜
４０２を同時にエッチングして、酸化物半導体層４０４から露出した領域の膜厚を減少さ
せてもよい。ただし、下地絶縁膜４０２のエッチングは、基板４００の表面（又は、下地
絶縁膜４０２の下層に設けられた膜表面）を露出しない程度に適度に行うものとする。酸
化物半導体層４０４から露出した領域の下地絶縁膜４０２の膜厚を減少させることで、後
に形成されるゲート電極層が酸化物半導体層の膜厚方向の下端またはその近傍と対向する
こと可能となり、酸化物半導体層４０４の全体に電圧を印加することができる。
【００８３】
なお、酸化物半導体層４０４として、酸化物半導体層４０４ａ及び酸化物半導体層４０４
ｂを含む積層構造を形成する場合、各層を形成するための積層膜を大気に触れさせること
なく連続的に形成することが好ましい。
【００８４】
不純物の混入を低減し、結晶性の高い酸化物半導体層４０４を形成するために、酸化物半
導体層４０４となる酸化物半導体膜は、基板温度を１００℃以上、好ましくは１５０℃以
上、さらに好ましくは２００℃以上として成膜する。また、成膜ガスとして用いる酸素ガ
スやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−
１００℃以下にまで高純度化したガスを用いる。なお、不純物濃度が低く、欠陥準位密度
が低い（酸素欠損の少ない）ことを高純度真性又は実質的に高純度真性と呼ぶ。
【００８５】
酸化物半導体層４０４の形成後に、第１の加熱処理を行ってもよい。第１の加熱処理は、
２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス
雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、又は減圧状態で行えばよい。また、第
１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うた
めに酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によって、
酸化物半導体層４０４の結晶性を高め、さらに下地絶縁膜４０２から水素や水などの不純
物を除去することができる。
【００８６】
次に、酸化物半導体層４０４上にソース電極層４０６ａ及びドレイン電極層４０６ｂとな
る導電膜を形成する。該導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法又
はＰＬＤ法を用いて成膜すればよい。その後、導電膜を分断するようにエッチングし、ソ
ース電極層４０６ａ及びドレイン電極層４０６ｂを形成する（図２（Ｃ）参照）。なお、
導電膜をエッチングする際、ソース電極層４０６ａ及びドレイン電極層４０６ｂの端部が
丸みを帯びる（曲面を有する）場合がある。また、導電膜をエッチングする際、ソース電
極層４０６ａ、ドレイン電極層４０６ｂ及び酸化物半導体層４０４から露出した下地絶縁
膜４０２がエッチングされて、当該領域の下地絶縁膜４０２の膜厚が減少してもよい。
【００８７】
なお、ソース電極層４０６ａ及びドレイン電極層４０６ｂとなる導電膜が残渣物として酸
化物半導体層４０４上に残存すると、該残渣物が酸化物半導体層４０４中又は界面におい
て不純物準位を形成することがある。または、該残渣物によって、酸化物半導体層４０４
から酸素が引き抜かれてしまい、酸素欠損が形成されることがある。よって、ソース電極
層４０６ａ及びドレイン電極層４０６ｂを形成後、酸化物半導体層４０４表面に該残渣物
除去処理を施してもよい。残渣物除去処理は、エッチング（例えば、ウェットエッチング
）による処理、もしくは、酸素又は一酸化二窒素を用いたプラズマ処理によって行うこと
ができる。当該残渣物除去処理によって、ソース電極層４０６ａ及びドレイン電極層４０
６ｂ間に露出した酸化物半導体層４０４の膜厚が１ｎｍ以上３ｎｍ以下程度減少すること
がある。
【００８８】
次いで、ソース電極層４０６ａ及びドレイン電極層４０６ｂ上に酸化物半導体膜４０８及
びゲート絶縁膜４１０を積層して形成する（図２（Ｄ）参照）。なお、酸化物半導体膜４
０８とゲート絶縁膜４１０とを大気に開放せずに連続的に形成すると、酸化物半導体膜４
０８表面に水素や水分などの不純物が吸着することを防止することができるため、好まし
い。
【００８９】
酸化物半導体膜４０８は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法、又はＰＬ
Ｄ法を用いて形成することができる。なお、酸化物半導体層４０４となる酸化物半導体膜
と同様に、不純物の混入を低減し、結晶性の高い酸化物半導体膜４０８を形成するために
、基板温度を１００℃以上、好ましくは１５０℃以上、さらに好ましくは２００℃以上と
して成膜する。また、成膜ガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃
以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで高純度化したガス
を用いる。
【００９０】
ゲート絶縁膜４１０は、上述の材料を用いて、スパッタリング法、ＭＢＥ法、ＣＶＤ法、
パルスレーザ堆積法、ＡＬＤ法等によって形成することができる。なお、ゲート絶縁膜４
１０は、例えば、μ波（例えば周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤに
より形成されることで、緻密で絶縁耐圧の高められた膜とすることができるため好ましい
。
【００９１】
次いで、ゲート絶縁膜４１０上に、第１の導電層４１２ａ、４１２ｂを形成するための導
電膜４１２を形成する（図３（Ａ）参照）。導電膜４１２は、スパッタリング法、ＣＶＤ
法、ＭＢＥ法、ＡＬＤ法又はＰＬＤ法を用いて成膜すればよい。本実施の形態では、導電
膜４１２として窒化タンタル膜又は窒化チタン膜を形成する。
【００９２】
次いで、導電膜４１２上に有機塗布膜４２９及びレジストマスク４３０を形成し、該レジ
ストマスク４３０を用いて、有機塗布膜４２９、導電膜４１２及びゲート絶縁膜４１０を
エッチングする。ここでのエッチング工程によって、導電膜４１２及びゲート絶縁膜４１
０において、ソース電極層４０６ａと重なる領域に、酸化物半導体膜４０８に達する開口
部４１７が形成される（図３（Ｂ）参照）。
【００９３】
なお、有機塗布膜４２９を設けることで、レジストマスク４３０の密着性を向上させるこ
とができる。ただし、レジストマスク４３０の密着性が十分である場合は、有機塗布膜４
２９は設けなくともよい。有機塗布膜４２９は、反射防止膜（ＢＡＲＣ：Ｂｏｔｔｏｍ  
Ａｎｔｉ  Ｒｅｆｌｅｃｔｉｖｅ  Ｃｏａｔｉｎｇ）、例えば、ＳＷＫ−Ｔ７（東京応化
製）や密着増強剤、例えば、ＡＺ  ＡＤプロモーター（ＡＺ  ＥＬＥＣＴＲＯＮＩＣ  Ｍ
ＡＴＥＲＩＡＬＳ製）などを用いることができる。
【００９４】
レジストマスク４３０の加工のための露光に用いる光は、例えばｉ線（波長３６５ｎｍ）
、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用
い、フォトマスクを介してレジストマスク４３０を形成するためのレジスト膜に照射する
ことができる。また、液浸露光技術により露光を行ってもよい。また、露光には、極端紫
外光（ＥＵＶ：Ｅｘｔｒｅｍｅ  Ｕｌｔｒａ−ｖｉｏｌｅｔ）やＸ線を用いてもよい。ま
た、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線また
は電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビー
ムなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
なお、半導体装置の微細化のためには、開口部４１７の面積を縮小することが好ましい。
開口部４１７を微細化するためには、例えば電子ビーム露光などの細線加工に適した方法
を用いてレジストマスク４３０を加工すればよい。
【００９５】
次いで、レジストマスク４３０を除去する（図３（Ｃ）参照）。レジストマスク４３０の
除去には、酸素プラズマ処理等を用いたアッシング処理を適用することが好ましい。開口
部４１７から酸化物半導体膜４０８が露出した状態でレジストマスク４３０のアッシング
処理を行うことで、ゲート絶縁膜４１０へのプラズマによるダメージを防止し、且つ酸化
物半導体膜４０８の下層に位置するソース電極層４０６ａの表面の酸化を防止することが
できる。また、レジストマスク４３０の除去処理に、アッシング処理を適用することで、
レジストマスクを剥離する際の薬液処理による酸化物半導体膜４０８の表面へのダメージ
（不純物による汚染、膜厚の減少、又は酸素欠損等）を防止することができる。なお、こ
こでのアッシング処理によって、導電膜４１２の表面に酸化膜４３１が形成される場合が
ある。
【００９６】
次いで、開口部４１７を有する導電膜４１２をマスクとして酸化物半導体膜４０８をエッ
チングする。ここでのエッチング工程によって、酸化物半導体膜４０８に、開口部４１７
と重なり、ソース電極層４０６ａに達する開口部４１５が形成される。
【００９７】
また、導電膜４１２に逆スパッタ処理を施すことによって、導電膜４１２の表面に形成さ
れた酸化膜４３１を除去する（図３（Ｄ）参照）。逆スパッタ処理とは、ターゲット側に
電圧を印加せずに、不活性ガス（例えばアルゴン）雰囲気下で基板側にＲＦ電源を用いて
電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。逆スパッタ処
理によって、後に形成される導電膜４１４の被成膜面が平坦化される効果も奏する。
【００９８】
次いで、開口部４１５及び開口部４１７から露出したソース電極層４０６ａと接するよう
に導電膜４１２上に導電膜４１４を形成する（図４（Ａ）参照）。導電膜４１４は、スパ
ッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法又はＰＬＤ法を用いて成膜すればよい。本
実施の形態では、導電膜４１４としてタングステン膜を形成する。
【００９９】
その後、フォトリソグラフィ法を用いたエッチングによって導電膜４１２及び導電膜４１
４を加工し、第１の導電層４１２ａ及び第２の導電層４１４ａを含むゲート電極層４１６
ａと、第１の導電層４１２ｂ及び第２の導電層４１４ｂを含む電極層４１６ｂを形成する
（図４（Ｂ）参照）。ここでのエッチング処理によって、トランジスタ３００と、該トラ
ンジスタ３００のソース電極層４０６ａと電気的に接続する電極層４１６ｂと、が形成さ
れる。
【０１００】
次いで、トランジスタ３００及び電極層４１６ｂ上に保護絶縁膜４１８を形成する。また
、保護絶縁膜４１８上に絶縁膜４２０を形成する（図４（Ｃ）参照）。
【０１０１】
上述したように、保護絶縁膜４１８としては、酸化物半導体膜４０８及びゲート絶縁膜４
１０よりも酸素に対する透過性が低い（酸素に対するバリア性を有する）絶縁膜を設ける
。例えば、保護絶縁膜４１８として、酸化アルミニウム膜、窒化シリコン膜、又は窒化酸
化シリコン膜を設けることができる。なお、保護絶縁膜４１８は含有される水素濃度を低
減することが好ましいため、スパッタリング法で成膜することが好ましい。
【０１０２】
例えば、保護絶縁膜４１８として酸化アルミニウム膜を形成する場合、酸化アルミニウム
を含むスパッタリングターゲットを用いて酸化アルミニウム膜を形成してもよいし、アル
ミニウムターゲットを用いて酸素雰囲気下、又は酸素及び希ガス雰囲気下にてスパッタリ
ング法を行うことで、酸化アルミニウム膜を形成してもよい。
【０１０３】
絶縁膜４２０は、保護絶縁膜４１８上に積層して設けられることで、トランジスタ３００
の絶縁耐圧を向上させることができる。絶縁膜４２０は、無機絶縁材料を用いて形成する
ことができ、その膜厚は少なくとも保護絶縁膜４１８よりも大きい膜厚とすることが好ま
しい。例えば、絶縁膜４２０としてプラズマＣＶＤ法によって膜厚３００ｎｍの酸化窒化
シリコン膜を形成することができる。
【０１０４】
保護絶縁膜４１８及び絶縁膜４２０を形成後に、熱処理を行うことが好ましい。熱処理の
温度は、３００℃以上４５０℃以下とすることが好ましい。ここでの熱処理により、下地
絶縁膜４０２から酸素が放出されやすくなり、酸化物半導体層４０４の酸素欠損を低減す
ることができる。
【０１０５】
なお、ソース電極層４０６ａ及びドレイン電極層４０６ｂとなる導電膜をスパッタリング
法によって成膜する場合、成膜時に酸化物半導体層４０４の表面にプラズマによる損傷が
生じ、酸素欠損が形成されることがある。また、形成された酸素欠損には水素が入り込む
ことがある。従って、ソース電極層４０６ａ及びドレイン電極層４０６ｂとなる導電膜を
形成後では、該導電膜と接する酸化物半導体層４０４の全面がｎ型化されうる。そこで、
ｎ型化した酸化物半導体層４０４の一部と接して酸化物半導体膜４０８を形成し、且つ、
該酸化物半導体膜４０８の上層に酸素の脱離を抑制する保護絶縁膜４１８を形成した後に
、酸素を供給する熱処理を行うことは有効である。該熱処理によって酸化物半導体層４０
４へ酸素を供給することで、チャネルが形成される領域がｎ型化した場合であっても再び
ｉ型化することが可能となる。
【０１０６】
なお、ここでの熱処理の温度及び時間を適宜調整することで、ソース電極層４０６ａ及び
ドレイン電極層４０６ｂと接する領域では酸素欠損によりｎ型化した領域を残存させなが
ら、チャネルが形成される領域においてはｉ型化を図ることができる。この場合、ソース
領域又はドレイン領域として機能するｎ型化した領域を含み、且つ、真性化又は実質的に
真性化したチャネル領域を有する酸化物半導体層４０４を形成することができる。
【０１０７】
以上によって、本実施の形態の半導体装置を作製することができる。
【０１０８】
＜半導体装置の構成例３＞
図５にトランジスタ３６０を含む半導体装置の構成例を示す。図５は、酸化物半導体膜４
０８及びゲート絶縁膜４１０が、ゲート電極層４１６ａ及び電極層４１６ｂをマスクとし
て自己整合的に加工されている点において、先に示した半導体装置と異なる構成を有する
半導体装置である。図５に示す構成において、酸化物半導体膜４０８及びゲート絶縁膜４
１０は自己整合的に加工されるため、先に示した半導体装置の作製方法からマスクを増加
させることなく図５に示す構成を形成することができる。図５に示す構成とすることで、
酸化物半導体膜４０８及びゲート絶縁膜４１０の側面を保護絶縁膜４１８で覆うことが可
能であるため、側面からの酸素の脱離及び／又は水素等の不純物の混入を抑制することが
できる。一方、図１（Ａ）及び図１（Ｂ）に示した構成とすることで、保護絶縁膜４１８
の被成膜面の平坦性を向上させることができるため、保護絶縁膜４１８及び保護絶縁膜４
１８上に設けられる絶縁膜４２０の被覆性を向上させることが可能となる。
【０１０９】
以上、本実施の形態の構成を有することで、酸化物半導体層の上下に設けられる電極層を
、該酸化物半導体層に設けられた開口部において安定して接続することの可能な半導体装
置を提供することが可能となる。また、本実施の形態の構成を有する半導体装置は、形状
不良及び接続不良が抑制された信頼性の高い半導体装置である。
【０１１０】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【０１１１】
（実施の形態２）
以下では、本発明の一態様の半導体装置に含まれる酸化物半導体層４０４に適用可能な酸
化物半導体層の構造について説明する。
【０１１２】
酸化物半導体層は、非単結晶酸化物半導体層と単結晶酸化物半導体層とに大別される。非
単結晶酸化物半導体層とは、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓ
ｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層、多結晶酸化物半導体層
、微結晶酸化物半導体層、非晶質酸化物半導体層などをいう。
【０１１３】
まずは、ＣＡＡＣ−ＯＳ層について説明する。
【０１１４】
ＣＡＡＣ−ＯＳ層は、複数の結晶部を有する酸化物半導体層の一つであり、ほとんどの結
晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。したがって、ＣＡＡＣ
−ＯＳ層に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満又は３ｎｍ未満の立方体
内に収まる大きさの場合も含まれる。
【０１１５】
ＣＡＡＣ−ＯＳ層を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔ
ｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結
晶粒界（グレインバウンダリーともいう。）を確認することが困難である。そのため、Ｃ
ＡＡＣ−ＯＳ層は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１１６】
ＣＡＡＣ−ＯＳ層を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ−ＯＳ層を形成する面（被形成面ともいう。）又は上面の凹凸を反映
した形状であり、ＣＡＡＣ−ＯＳ層の被形成面又は上面と平行に配列する。
【０１１７】
一方、ＣＡＡＣ−ＯＳ層を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状又は六角形状に配列していること
を確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない
。
【０１１８】
断面ＴＥＭ観察及び平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ層の結晶部は配向性を有してい
ることがわかる。
【０１１９】
ＣＡＡＣ−ＯＳ層に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ層
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ層の結晶がｃ軸配向性を有し、ｃ軸が被形成面又は上面に概略
垂直な方向を向いていることが確認できる。
【０１２０】
一方、ＣＡＡＣ−ＯＳ層に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化
物半導体層であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ層の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０１２１】
以上のことから、ＣＡＡＣ−ＯＳ層では、異なる結晶部間ではａ軸及びｂ軸の配向は不規
則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面又は上面の法線ベクトルに平行な方
向を向いていることがわかる。したがって、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０１２２】
なお、結晶部は、ＣＡＡＣ−ＯＳ層を成膜した際、又は加熱処理などの結晶化処理を行っ
た際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ層の被形成面又は上
面の法線ベクトルに平行な方向に配向する。したがって、例えば、ＣＡＡＣ−ＯＳ層の形
状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ層の被形成面
又は上面の法線ベクトルと平行にならないこともある。
【０１２３】
また、ＣＡＡＣ−ＯＳ層中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ層
の結晶部が、ＣＡＡＣ−ＯＳ層の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡ
Ｃ−ＯＳ層に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。
【０１２４】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ層のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ層中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ層は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１２５】
ＣＡＡＣ−ＯＳ層は、不純物濃度の低い酸化物半導体層である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体層の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体層を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体層から酸素を奪うことで酸化物半導体層の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
（又は分子半径）が大きいため、酸化物半導体層内部に含まれると、酸化物半導体層の原
子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体層に含まれる不純物
は、キャリアトラップやキャリア発生源となる場合がある。
【０１２６】
また、ＣＡＡＣ−ＯＳ層は、欠陥準位密度の低い酸化物半導体層である。例えば、酸化物
半導体層中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。
【０１２７】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性又は実
質的に高純度真性と呼ぶ。高純度真性又は実質的に高純度真性である酸化物半導体層は、
キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該
酸化物半導体層を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノー
マリーオンともいう。）になることが少ない。また、高純度真性又は実質的に高純度真性
である酸化物半導体層は、キャリアトラップが少ない。そのため、当該酸化物半導体層を
用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。な
お、酸化物半導体層のキャリアトラップに捕獲された電荷は、放出するまでに要する時間
が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、
欠陥準位密度が高い酸化物半導体層を用いたトランジスタは、電気特性が不安定となる場
合がある。
【０１２８】
また、ＣＡＡＣ−ＯＳ層を用いたトランジスタは、可視光や紫外光の照射による電気特性
の変動が小さい。
【０１２９】
次に、微結晶酸化物半導体層について説明する。
【０１３０】
微結晶酸化物半導体層は、ＴＥＭによる観察像では、明確に結晶部を確認することが困難
な場合がある。微結晶酸化物半導体層に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、
又は１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下
、又は１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）
を有する酸化物半導体層を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層と呼ぶ。また、ｎｃ−ＯＳ層は、例えば、ＴＥＭによ
る観察像では、結晶粒界を明確に確認することが困難な場合がある。
【０１３１】
ｎｃ−ＯＳ層は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ層は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、全体で配向性が見られない。した
がって、ｎｃ−ＯＳ層は、分析方法によっては、非晶質酸化物半導体層と区別が付かない
場合がある。例えば、ｎｃ−ＯＳ層に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ
装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を
示すピークが検出されない。また、ｎｃ−ＯＳ層は、結晶部よりも大きいプローブ径（例
えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行
うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ層に対し、
結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）
の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポットが
観測される。また、ｎｃ−ＯＳ層に対しナノビーム電子線回折を行うと、円を描くように
（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ層に対しナノ
ビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある
。
【０１３２】
ｎｃ−ＯＳ層は、非晶質酸化物半導体層よりも規則性の高い酸化物半導体層である。その
ため、ｎｃ−ＯＳ層は、非晶質酸化物半導体層よりも欠陥準位密度が低くなる。ただし、
ｎｃ−ＯＳ層は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−Ｏ
Ｓ層は、ＣＡＡＣ−ＯＳ層と比べて欠陥準位密度が高くなる。
【０１３３】
なお、酸化物半導体層は、例えば、非晶質酸化物半導体層、微結晶酸化物半導体層、ＣＡ
ＡＣ−ＯＳ層のうち、二種以上を有してもよい。また、酸化物半導体層４０４に接して設
けられる酸化物半導体膜４０８も、上述した酸化物半導体層と同様の構造を有することが
できる。
【０１３４】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【０１３５】
（実施の形態３）
本実施の形態では、実施の形態１で示す半導体装置の一例として、電力が供給されない状
況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（半導体
記憶装置）を、図面を用いて説明する。
【０１３６】
図６は、半導体装置の構成の一例である。図６（Ａ）に、半導体装置の平面図を、図６（
Ｂ）に図６（Ａ）のＸ１−Ｙ１における断面図を、図６（Ｃ）に半導体装置の回路図をそ
れぞれ示す。
【０１３７】
図６（Ａ）及び図６（Ｂ）に示す本実施の形態の半導体装置は、トランジスタ３００、ト
ランジスタ３００と隣接するトランジスタ３１０、及び容量素子３２０を有し、トランジ
スタ３００は実施の形態１で示したトランジスタ３００と同様の構成を有する。トランジ
スタ３１０は、トランジスタ３００と同じ工程で作製され、下地絶縁膜４０２を介して基
板４００上に設けられた島状の酸化物半導体層４０５と、酸化物半導体層４０５と電気的
に接続するソース電極層４０６ｃ及びドレイン電極層４０６ｄと、ソース電極層４０６ｃ
及びドレイン電極層４０６ｄ上の酸化物半導体膜４０８と、酸化物半導体膜４０８上のゲ
ート絶縁膜４１０と、ゲート絶縁膜４１０を介して島状の酸化物半導体層４０５と重畳す
るゲート電極層４１６ｄと、を有する。ゲート電極層４１６ｄは、順に積層された第１の
導電層４１２ｄと、第２の導電層４１４ｄと、を有する。なお、トランジスタ３００とト
ランジスタ３１０において酸化物半導体膜４０８及びゲート絶縁膜４１０は共通している
。
【０１３８】
トランジスタ３１０のゲート電極層４１６ｄは、トランジスタ３００のソース電極層４０
６ａと接する領域を有し、実施の形態１の電極層４１６ｂに相当する。より具体的には、
ゲート電極層４１６ｄの第１の導電層４１２ｄ及びゲート絶縁膜４１０は、トランジスタ
３００のソース電極層４０６ａと重なる位置に開口部４１７を有し、酸化物半導体膜４０
８は開口部４１７と重なる開口部４１５を有する。そして、開口部４１７及び開口部４１
５から露出したソース電極層４０６ａと接するように、ゲート電極層４１６ｄの第２の導
電層４１４ｄが形成されている。これによって、トランジスタ３００のソース電極層４０
６ａと、トランジスタ３１０のゲート電極層４１６ｄとが電気的に接続する。
【０１３９】
また、トランジスタ３００のソース電極層４０６ａは、容量素子３２０の一方の電極とし
ても機能する。容量素子３２０の他方の電極４１６ｃは、第１の導電層４１２ｃ及び第２
の導電層４１４ｃの積層構造を有し、トランジスタ３００のゲート電極層４１６ａ及びト
ランジスタ３１０のゲート電極層４１６ｄと同じ工程で作製される。なお、容量が不要の
場合には、容量素子３２０を設けない構成とすることもできる。また、容量素子３２０は
、別途、トランジスタ３００の上方に設けてもよい。
【０１４０】
図６（Ａ）に示すトランジスタ３００は、酸化物半導体をチャネル形成領域に用いたトラ
ンジスタである。酸化物半導体をチャネル形成領域に用いたトランジスタは、極めて小さ
いオフ特性を実現することができる。トランジスタ３００は、オフ電流が小さいため、こ
れを半導体記憶装置に用いることにより長期にわたり記憶内容を保持することが可能であ
る。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極め
て少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することが
できる。なお、トランジスタ３００に含まれる酸化物半導体層は、高純度化されたもので
あることが望ましい。高純度化された酸化物半導体を用いることで、より優れたオフ特性
のトランジスタ３００を得ることができる。
【０１４１】
図６（Ａ）及び図６（Ｂ）に対応する回路構成の一例を図６（Ｃ）に示す。
【０１４２】
図６（Ｃ）において、第１の配線（１ｓｔ  Ｌｉｎｅ）とトランジスタ３１０のソース電
極層とは、電気的に接続され、第２の配線（２ｎｄ  Ｌｉｎｅ）とトランジスタ３１０の
ドレイン電極層とは、電気的に接続されている。また、第３の配線（３ｒｄ  Ｌｉｎｅ）
とトランジスタ３００のソース電極層またはドレイン電極層の一方とは、電気的に接続さ
れ、第４の配線（４ｔｈ  Ｌｉｎｅ）と、トランジスタ３００のゲート電極層とは、電気
的に接続されている。そして、トランジスタ３１０のゲート電極層と、トランジスタ３０
０のソース電極層またはドレイン電極層の他方は、容量素子３２０の電極の一方と電気的
に接続され、第５の配線（５ｔｈ  Ｌｉｎｅ）と、容量素子３２０の電極の他方は電気的
に接続されている。
【０１４３】
図６（Ｃ）に示す半導体装置では、トランジスタ３１０のゲート電極層の電位が保持可能
という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である
。
【０１４４】
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ
３００がオン状態となる電位にして、トランジスタ３００をオン状態とする。これにより
、第３の配線の電位が、トランジスタ３１０のゲート電極層、および容量素子３２０に与
えられる。すなわち、トランジスタ３１０のゲート電極層には、所定の電荷が与えられる
（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷
、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線
の電位を、トランジスタ３００がオフ状態となる電位にして、トランジスタ３００をオフ
状態とすることにより、トランジスタ３１０のゲート電極層に与えられた電荷が保持され
る（保持）。
【０１４５】
トランジスタ３００のオフ電流は極めて小さいため、トランジスタ３１０のゲート電極層
の電荷は長時間にわたって保持される。
【０１４６】
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態
で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ３１０のゲート
電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジ
スタ３１０をｎチャネル型とすると、トランジスタ３１０のゲート電極層にＨｉｇｈレベ
ル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ３１０のゲ
ート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより
低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３１０を「オン
状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線
の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ３１０
のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレ
ベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば
、トランジスタ３１０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合に
は、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３１０は「オフ
状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を
読み出すことができる。
【０１４７】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み
出せることが必要になる。情報を読み出さないメモリセルにおいては、ゲート電極層の状
態にかかわらずトランジスタ３１０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿
Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極層の状態にかかわら
ずトランジスタ３１０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい
電位を第５の配線に与えればよい。
【０１４８】
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流
の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持する
ことが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動
作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができ
る。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であ
っても、長期にわたって記憶内容を保持することが可能である。ここで、トランジスタ３
００をノーマリオフのトランジスタとすることで、電力の供給がない場合において、トラ
ンジスタ３００のゲート（ゲート電極層４１６ａ）には接地電位が入力される構成とする
ことができる。こうして、電力の供給が無い場合において、トランジスタ３００はオフ状
態を維持することができ、記憶内容を保持し続けることができる。
【０１４９】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲート
への電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、
ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体
装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信
頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の
書き込みが行われるため、高速な動作も容易に実現しうる。
【０１５０】
また、本実施の形態に示す半導体装置は、実施の形態１に示した作製方法を用いて隣接す
るトランジスタにおける電極の接続を図ることで、微細化した構造を有し、且つ信頼性の
高い半導体装置とすることが可能である。
【０１５１】
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装
置、及び該半導体装置の作製方法を提供することができる。
【０１５２】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【０１５３】
（実施の形態４）
本実施の形態では、先の実施の形態で説明したトランジスタ、または半導体記憶装置を含
むＲＦＩＣタグについて、図７を参照して説明する。
【０１５４】
本実施の形態におけるＲＦＩＣタグは、内部に記憶回路を有し、記憶回路に必要な情報を
記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。この
ような特徴から、ＲＦＩＣタグは、物品などの個体情報を読み取ることにより物品の識別
を行う個体認証システムなどに用いることが可能である。なお、これらの用途に用いるた
めには極めて高い信頼性が要求される。
【０１５５】
ＲＦＩＣタグの構成について図７を用いて説明する。図７は、ＲＦＩＣタグの構成例を示
すブロック図である。
【０１５６】
図７に示すようにＲＦＩＣタグ８００は、通信器８０１（質問器、リーダ／ライタなどと
もいう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアンテナ
８０４を有する。またＲＦＩＣタグ８００は、整流回路８０５、定電圧回路８０６、復調
回路８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有して
いる。なお、復調回路８０７に含まれる整流作用を示すトランジスタに逆方向電流を十分
に抑制することが可能な材料、例えば、酸化物半導体、が用いられた構成としてもよい。
これにより、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和する
ことを防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけるこ
とができる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって
交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交
信する電波方式の３つに大別される。本実施の形態に示すＲＦＩＣタグ８００は、そのい
ずれの方式に用いることも可能である。
【０１５７】
次に各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたアン
テナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８
０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流
、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑
化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側また
は出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が
大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないよ
うに制御するための回路である。
【０１５８】
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための
回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよ
い。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０
９のリセット信号を生成するための回路である。
【０１５９】
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成す
るための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応
じて変調をおこなうための回路である。
【０１６０】
論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は、
入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを
有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行
うための回路である。
【０１６１】
なお、上述の各回路は、必要に応じて、適宜、取捨することができる。
【０１６２】
ここで、先の実施の形態で説明した半導体記憶装置を、記憶回路８１０に用いることがで
きる。本発明の一態様の半導体記憶装置は、電源が遮断された状態であっても情報を保持
できるため、ＲＦＩＣタグに好適に用いることができる。さらに本発明の一態様の半導体
記憶装置は、データの書き込みに必要な電力（電圧）が従来の不揮発性メモリに比べて著
しく小さいため、データの読み出し時と書込み時の最大通信距離の差を生じさせないこと
も可能である。さらに、データの書き込み時に電力が不足し、誤動作または誤書込みが生
じることを抑制することができる。
【０１６３】
また、本発明の一態様の半導体記憶装置は、不揮発性のメモリとして用いることが可能で
あるため、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１
にデータを書き込むためのコマンドを別途用意し、ユーザが自由に書き換えできないよう
にしておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷する
ことで、作製したＲＦＩＣタグすべてについて固有番号を付与するのではなく、出荷する
良品にのみ固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続に
なることがなく出荷後の製品に対応した顧客管理が容易となる。
【０１６４】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【０１６５】
（実施の形態５）
本実施の形態では、少なくとも実施の形態で説明したトランジスタを用いることができ、
先の実施の形態で説明した半導体記憶装置を含むＣＰＵについて説明する。
【０１６６】
図８は、先の実施の形態で説明したトランジスタを少なくとも一部に用いたＣＰＵの一例
の構成を示すブロック図である。
【０１６７】
図８に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉ
ｃ  ｌｏｇｉｃ  ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクシ
ョンデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１
１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１
９８（Ｂｕｓ  Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェー
ス１１８９（ＲＯＭ  Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板
、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、
別チップに設けてもよい。もちろん、図８に示すＣＰＵは、その構成を簡略化して示した
一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、
図８に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、そ
れぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路や
データバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビット
などとすることができる。
【０１６８】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。
【０１６９】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御する
ための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアド
レスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０１７０】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、および
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号
ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記
各種回路に供給する。
【０１７１】
図８に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１
１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができる
。
【０１７２】
図８に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指
示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９
６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素
子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選
択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。
容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが
行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
【０１７３】
図９は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。記
憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶デ
ータが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子
１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１
２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を
有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダクタ
などのその他の素子をさらに有していても良い。
【０１７４】
ここで、回路１２０２には、先の実施の形態で説明した半導体記憶装置を用いることがで
きる。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ
１２０９のゲートには接地電位（０Ｖ）、またはトランジスタ１２０９がオフする電位が
入力され続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介
して接地される構成とする。
【０１７５】
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用い
て構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）の
トランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端
子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２
の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３は
トランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の
端子の間の導通または非導通（つまり、トランジスタ１２１３のオン状態またはオフ状態
）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレ
インの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースと
ドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力され
る制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、ト
ランジスタ１２１４のオン状態またはオフ状態）が選択される。
【０１７６】
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のう
ちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部
分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位
を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ
１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接
続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの
他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一
方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソ
ースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続さ
れる。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方
）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方
）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、
は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対
の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電
源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる
。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配
線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他
方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等
）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０
８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ
線）と電気的に接続される。
【０１７７】
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を
積極的に利用することによって省略することも可能である。
【０１７８】
トランジスタ１２０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力され
る。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤ
によって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のス
イッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第
２の端子の間は非導通状態となる。
【０１７９】
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータ
に対応する信号が入力される。図９では、回路１２０１から出力された信号が、トランジ
スタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第
２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論
理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して
回路１２０１に入力される。
【０１８０】
なお、図９では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレ
インの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回路
１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（
トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転
させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入
力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に
、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）か
ら出力される信号を当該ノードに入力することができる。
【０１８１】
また、図９において、記憶素子１２００に用いられるトランジスタのうち、トランジスタ
１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９０
にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシ
リコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子１
２００に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるトラン
ジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外に
も、チャネルが酸化物半導体層で形成されるトランジスタを含んでいてもよく、残りのト
ランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成さ
れるトランジスタとすることもできる。
【０１８２】
図９における回路１２０１には、例えばフリップフロップ回路を用いることができる。ま
た、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いるこ
とができる。
【０１８３】
本発明の一態様における半導体装置では、記憶素子１２００に電源電圧が供給されない間
は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０
８によって保持することができる。
【０１８４】
また、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。
例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有
するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。その
ため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１
２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわた
り保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（デ
ータ）を保持することが可能である。
【０１８５】
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動
作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が
元のデータを保持しなおすまでの時間を短くすることができる。
【０１８６】
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ
１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開
された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（
オン状態、またはオフ状態）に変換して、回路１２０２から読み出すことができる。それ
故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号
を正確に読み出すことが可能である。
【０１８７】
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの
記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐこ
とができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰
することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、また
は複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を
抑えることができる。
【０１８８】
本実施の形態では、記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１
２００は、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬ
ＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）等のＬＳＩ、Ｒ
Ｆ−ＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用
可能である。
【０１８９】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【０１９０】
（実施の形態６）
本実施の形態では、本発明の一態様の表示パネルの構成例について説明する。
【０１９１】
［構成例］
図１４（Ａ）は、本発明の一態様の表示パネルの上面図であり、図１４（Ｂ）は、本発明
の一態様の表示パネルの画素に液晶素子を適用する場合に用いることができる画素回路を
説明するための回路図である。また、図１４（Ｃ）は、本発明の一態様の表示パネルの画
素に有機ＥＬ素子を適用する場合に用いることができる画素回路を説明するための回路図
である。
【０１９２】
画素部に配置するトランジスタは、上記実施の形態に従って形成することができる。また
、当該トランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャネ
ル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同一
基板上に形成する。このように、画素部や駆動回路に上記実施の形態に示すトランジスタ
を用いることにより、信頼性の高い表示装置を提供することができる。
【０１９３】
アクティブマトリクス型表示装置のブロック図の一例を図１４（Ａ）に示す。表示装置の
基板７００上には、画素部７０１、第１の走査線駆動回路７０２、第２の走査線駆動回路
７０３、信号線駆動回路７０４を有する。画素部７０１には、複数の信号線が信号線駆動
回路７０４から延伸して配置され、複数の走査線が第１の走査線駆動回路７０２、及び第
２の走査線駆動回路７０３から延伸して配置されている。なお走査線と信号線との交差領
域には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装置
の基板７００はＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）等の接続
部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されている
。
【０１９４】
図１４（Ａ）では、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線
駆動回路７０４は、画素部７０１と同じ基板７００上に形成される。そのため、外部に設
ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板７
００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増え
る。同じ基板７００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ
、信頼性の向上、又は歩留まりの向上を図ることができる。
【０１９５】
〔液晶パネル〕
また、画素の回路構成の一例を図１４（Ｂ）に示す。ここでは、ＶＡ型液晶表示パネルの
画素に適用することができる画素回路を示す。
【０１９６】
この画素回路は、一つの画素に複数の画素電極層を有する構成に適用できる。それぞれの
画素電極層は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動
できるように構成されている。これにより、マルチドメイン設計された画素の個々の画素
電極層に印加する信号を、独立して制御できる。
【０１９７】
トランジスタ７１６のゲート配線７１２と、トランジスタ７１７のゲート配線７１３には
、異なるゲート信号を与えることができるように分離されている。一方、データ線として
機能するソース電極層又はドレイン電極層７１４は、トランジスタ７１６とトランジスタ
７１７で共通に用いられている。トランジスタ７１６とトランジスタ７１７は上記実施の
形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い液晶
表示パネルを提供することができる。
【０１９８】
トランジスタ７１６と電気的に接続する第１の画素電極層と、トランジスタ７１７と電気
的に接続する第２の画素電極層の形状について説明する。第１の画素電極層と第２の画素
電極層の形状は、スリットによって分離されている。第１の画素電極層はＶ字型に広がる
形状を有し、第２の画素電極層は第１の画素電極層の外側を囲むように形成される。
【０１９９】
トランジスタ７１６のゲート電極はゲート配線７１２と接続され、トランジスタ７１７の
ゲート電極はゲート配線７１３と接続されている。ゲート配線７１２とゲート配線７１３
に異なるゲート信号を与えてトランジスタ７１６とトランジスタ７１７の動作タイミング
を異ならせ、液晶の配向を制御できる。
【０２００】
また、容量配線７１０と、誘電体として機能するゲート絶縁膜と、第１の画素電極層また
は第２の画素電極層と電気的に接続する容量電極とで保持容量を形成してもよい。
【０２０１】
マルチドメイン構造は、一画素に第１の液晶素子７１８と第２の液晶素子７１９を備える
。第１の液晶素子７１８は第１の画素電極層と対向電極層とその間の液晶層とで構成され
、第２の液晶素子７１９は第２の画素電極層と対向電極層とその間の液晶層とで構成され
る。
【０２０２】
なお、図１４（Ｂ）に示す画素回路は、これに限定されない。例えば、図１４（Ｂ）に示
す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、又は論理回路な
どを追加してもよい。
【０２０３】
〔有機ＥＬパネル〕
画素の回路構成の他の一例を図１４（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示
パネルの画素構造を示す。
【０２０４】
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が、
他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして
、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、そ
の励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光
素子は、電流励起型の発光素子と呼ばれる。
【０２０５】
図１４（Ｃ）は、適用可能な画素回路の一例を示す図である。ここではｎチャネル型のト
ランジスタを１つの画素に２つ用いる例を示す。なお、本発明の一態様の酸化物半導体膜
は、ｎチャネル型のトランジスタのチャネル形成領域に用いることができる。また、当該
画素回路は、デジタル時間階調駆動を適用することができる。
【０２０６】
適用可能な画素回路の構成及びデジタル時間階調駆動を適用した場合の画素の動作につい
て説明する。
【０２０７】
画素７２０は、スイッチング用トランジスタ７２１、駆動用トランジスタ７２２、発光素
子７２４及び容量素子７２３を有している。スイッチング用トランジスタ７２１は、ゲー
ト電極層が走査線７２６に接続され、第１電極（ソース電極層及びドレイン電極層の一方
）が信号線７２５に接続され、第２電極（ソース電極層及びドレイン電極層の他方）が駆
動用トランジスタ７２２のゲート電極層に接続されている。駆動用トランジスタ７２２は
、ゲート電極層が容量素子７２３を介して電源線７２７に接続され、第１電極が電源線７
２７に接続され、第２電極が発光素子７２４の第１電極（画素電極）に接続されている。
発光素子７２４の第２電極は共通電極７２８に相当する。共通電極７２８は、同一基板上
に形成される共通電位線と電気的に接続される。
【０２０８】
スイッチング用トランジスタ７２１および駆動用トランジスタ７２２は上記実施の形態で
説明するトランジスタを適宜用いることができる。これにより、信頼性の高い有機ＥＬ表
示パネルを提供することができる。
【０２０９】
発光素子７２４の第２電極（共通電極７２８）の電位は低電源電位に設定する。なお、低
電源電位とは、電源線７２７に供給される高電源電位より低い電位であり、例えばＧＮＤ
、０Ｖなどを低電源電位として設定することができる。発光素子７２４の順方向のしきい
値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子７２４
に印加することにより、発光素子７２４に電流を流して発光させる。なお、発光素子７２
４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しき
い値電圧を含む。
【０２１０】
なお、容量素子７２３は駆動用トランジスタ７２２のゲート容量を代用することにより省
略できる。駆動用トランジスタ７２２のゲート容量については、チャネル形成領域とゲー
ト電極層との間で容量が形成されていてもよい。
次に、駆動用トランジスタ７２２に入力する信号について説明する。電圧入力電圧駆動方
式の場合、駆動用トランジスタ７２２が十分にオンするか、オフするかの二つの状態とな
るようなビデオ信号を、駆動用トランジスタ７２２に入力する。なお、駆動用トランジス
タ７２２を線形領域で動作させるために、電源線７２７の電圧よりも高い電圧を駆動用ト
ランジスタ７２２のゲート電極層にかける。また、信号線７２５には、電源線電圧に駆動
用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。
【０２１１】
アナログ階調駆動を行う場合、駆動用トランジスタ７２２のゲート電極層に発光素子７２
４の順方向電圧に駆動用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧をか
ける。なお、駆動用トランジスタ７２２が飽和領域で動作するようにビデオ信号を入力し
、発光素子７２４に電流を流す。また、駆動用トランジスタ７２２を飽和領域で動作させ
るために、電源線７２７の電位を、駆動用トランジスタ７２２のゲート電位より高くする
。ビデオ信号をアナログとすることで、発光素子７２４にビデオ信号に応じた電流を流し
、アナログ階調駆動を行うことができる。
【０２１２】
なお、画素回路の構成は、図１４（Ｃ）に示す画素構成に限定されない。例えば、図１４
（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタ又は論理
回路などを追加してもよい。
【０２１３】
図１４で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、低電位
側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気
的に接続される構成とする。さらに、制御回路等により第１のゲート電極の電位を制御し
、第２のゲート電極には図示しない配線によりソース電極に与える電位よりも低い電位な
ど、上記で例示した電位を入力可能な構成とすればよい。
【０２１４】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【０２１５】
（実施の形態７）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備
えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍、ビデオカメラ、デ
ジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ
）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレ
イヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い
機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１０に示す。
【０２１６】
図１０（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部
９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８
等を有する。なお、図１０（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示
部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない
。
【０２１７】
図１０（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９
１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３
は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられてい
る。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており
、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である
。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９
１２との間の角度に従って、切り替える構成としても良い。また、第１表示部９１３およ
び第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装
置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパ
ネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォ
トセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加すること
ができる。
【０２１８】
図１０（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キ
ーボード９２３、ポインティングデバイス９２４等を有する。
【０２１９】
図１０（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３
３等を有する。
【０２２０】
図１０（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、
操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ
９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられて
いる。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されてお
り、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能であ
る。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４
２との間の角度に従って切り替える構成としても良い。
【０２２１】
図１０（Ｆ）は普通自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ラ
イト９５４等を有する。
【０２２２】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【０２２３】
（実施の形態８）
本実施の形態では、本発明の一態様に係るＲＦＩＣの使用例について図１１を用いながら
説明する。ＲＦＩＣの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名
債券類、証書類（運転免許証や住民票等、図１１（Ａ）参照）、包装用容器類（包装紙や
ボトル等、図１１（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図１１（Ｂ
）参照）、乗り物類（自転車等、図１１（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品
類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機
器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若し
くは各物品に取り付ける荷札（図１１（Ｅ）、図１１（Ｆ）参照）等に設けて使用するこ
とができる。
【０２２４】
本発明の一態様に係るＲＦＩＣ４０００は、表面に貼る、または埋め込むことにより、物
品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれ
ば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦＩＣ
４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザ
イン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書
類等に本発明の一態様に係るＲＦＩＣ４０００を設けることにより、認証機能を設けるこ
とができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器
類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一
態様に係るＲＦＩＣを取り付けることにより、検品システム等のシステムの効率化を図る
ことができる。また、乗り物類であっても、本発明の一態様に係るＲＦＩＣを取り付ける
ことにより、盗難などに対するセキュリティ性を高めることができる。
【０２２５】
以上のように、本発明の一態様に係わるＲＦＩＣを本実施の形態に挙げた各用途に用いる
ことにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を
長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期
間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることがで
きる。
【０２２６】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【実施例】
【０２２７】
本実施例では、本発明の一態様の作製方法によって作製した電極層の断面構造について、
比較例とともに示す。はじめに、本実施例の試料１及び比較例試料１乃至比較例試料３の
作製方法を以下に示す。
【０２２８】
＜試料１＞
シリコン基板上に、第１の電極層２０６となる導電膜として１０ｎｍのタングステン膜を
形成した。タングステン膜の成膜条件は、アルゴン雰囲気下（流量８０ｓｃｃｍ）、圧力
０．８Ｐａ、電源電力（ＤＣ）１ｋＷとし、基板温度２００℃、基板とターゲット間の距
離を６０ｍｍとしてスパッタリング法によって成膜した。
【０２２９】
次いで、第１の電極層２０６上に、酸化物半導体膜２０８としてＩｎ：Ｇａ：Ｚｎ＝１：
３：２［原子数比］の酸化物ターゲットを用いたスパッタリング法により、膜厚５ｎｍの
Ｉｎ−Ｇａ−Ｚｎ酸化物膜を形成した。成膜条件は、アルゴン及び酸素雰囲気下（アルゴ
ン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）、圧力０．４Ｐａ、電源電力（ＤＣ）０．５ｋ
Ｗ、基板温度２００℃、基板とターゲット間の距離を６０ｍｍとした。
【０２３０】
次いで、酸化物半導体膜２０８上にゲート絶縁膜に相当する絶縁膜２１０として、膜厚１
０ｎｍの酸化窒化シリコン膜をＣＶＤ法によって成膜した。成膜温度は３５０℃、圧力２
００Ｐａとした。
【０２３１】
絶縁膜２１０上に第１の導電膜２１２としてスパッタリング法により膜厚１０ｎｍの窒化
タンタル膜を形成した。窒化タンタル膜の成膜条件は、アルゴン及び窒素雰囲気下（アル
ゴン：窒素＝５０ｓｃｃｍ：１０ｓｃｃｍ）、圧力０．６Ｐａ、電源電力（ＤＣ）１ｋＷ
とし、基板温度を室温、基板とターゲット間の距離を６０ｍｍとした。
【０２３２】
次いで、第１の導電膜２１２上に膜厚約２０ｎｍの有機塗布膜、及び膜厚約１００ｎｍの
レジスト膜をそれぞれ塗布法により成膜した。続いて、レジスト膜に対して電子ビームを
走査して露光した後、現像処理を行うことでレジスト膜にパターンを形成し、レジストマ
スクとした。
【０２３３】
次いで、レジストマスクを用いて有機塗布膜、第１の導電膜２１２（窒化タンタル膜）及
び絶縁膜２１０（酸化窒化シリコン膜）をエッチングして、酸化物半導体膜２０８に達す
る開口部を形成した。エッチング条件は、エッチングガスとして四フッ化メタン（流量１
００ｓｃｃｍ）を用い、電源電力２ｋＷ、バイアス電力５０Ｗ、圧力０．６７Ｐａとした
。
【０２３４】
その後、酸素雰囲気下のプラズマを用いたアッシング処理によって有機塗布膜及びレジス
トマスクを除去した。アッシング処理の条件は、酸素の流量を１００ｓｃｃｍとし、ＲＦ
バイアス電力２００Ｗ、圧力５００ｍＴｏｒｒの条件で３０秒間行った。
【０２３５】
次いで、開口部を有する第１の導電膜２１２をマスクとして酸化物半導体膜２０８をエッ
チングして、第１の電極層２０６に達する開口部を形成した。エッチング条件は、はじめ
に、エッチングガスとして四フッ化メタンとアルゴンの混合ガス（ＣＦ４：Ａｒ＝１６ｓ
ｃｃｍ：３２ｓｃｃｍ）を用い、電源電力６００Ｗ、バイアス電力１００Ｗ、圧力３．０
Ｐａとして３秒間処理した後、圧力を１．０Ｐａへ変化させて２０秒間処理した。
【０２３６】
次いで、逆スパッタ処理を行い、先のアッシング処理によって第１の導電膜２１２表面に
形成された酸化膜を除去した。逆スパッタ処理の条件は、アルゴン雰囲気下（流量５０ｓ
ｃｃｍ）、圧力０．６Ｐａ、電源（ＲＦ）電力２００Ｗとして４５秒間処理した。
【０２３７】
その後、酸化物半導体膜２０８の開口部から露出した第１の電極層２０６に接するように
、第１の導電膜２１２上に第２の導電膜２１４として膜厚１０ｎｍのタングステン膜を形
成した。タングステン膜の成膜条件は、アルゴン雰囲気下（流量１００ｓｃｃｍ）、圧力
２．０Ｐａ、電源電力（ＤＣ）１ｋＷとし、基板温度２００℃、基板とターゲット間の距
離を６０ｍｍとしてスパッタリング法によって成膜した。
【０２３８】
以上の作製工程によって、本実施例の試料１を形成した。
【０２３９】
＜比較試料１＞
比較試料１では、試料１と同じ作製方法で形成した酸化物半導体膜２０８及び絶縁膜２１
０に一度のエッチング工程によって開口部を形成した後、レジストマスクをアッシング処
理によって除去し、開口部を覆う第１の導電膜２１２及び第２の導電膜２１４を形成した
。詳細な作製方法を以下に示す。
【０２４０】
試料１と同じ作製方法によって、シリコン基板上に第１の電極層２０６と、第１の電極層
２０６上の酸化物半導体膜２０８と、酸化物半導体膜２０８上の絶縁膜２１０とを形成し
た。その後、絶縁膜２１０上に、試料１と同様に有機塗布膜及びレジストマスクを形成し
た。
【０２４１】
次いで、レジストマスクを用いて有機塗布膜、絶縁膜２１０（酸化窒化シリコン膜）及び
酸化物半導体膜２０８をエッチングして、第１の電極層２０６に達する開口部を形成した
。エッチング条件は、まず、エッチングガスとして四フッ化メタン（流量１００ｓｃｃｍ
）を用い、電源電力２ｋＷ、バイアス電力５０Ｗ、圧力０．６７Ｐａ、基板温度−１０℃
として１２秒間処理して有機塗布膜をエッチングした。次いで、エッチングガスとして、
トリフルオロメタンとヘリウムの混合ガス（ＣＨＦ３：Ｈｅ＝５０ｓｃｃｍ：１００ｓｃ
ｃｍ）を用い、電源電力４７５Ｗ、バイアス電力３００Ｗ、圧力５．５Ｐａとして３秒間
処理した後、エッチングガスの流量比をＣＨＦ３：Ｈｅ＝７．５ｓｃｃｍ：１４２．５ｓ
ｃｃｍへと変えて１６秒間処理して、絶縁膜２１０及び酸化物半導体膜２０８をエッチン
グした。
【０２４２】
その後、酸素雰囲気下のプラズマを用いたアッシング処理によって有機塗布膜及びレジス
トマスクを除去した。アッシング処理の条件は、酸素の流量を３００ｓｃｃｍとし、ＲＦ
電力１８００Ｗ、圧力６６．５Ｐａの条件で３分間行った。
【０２４３】
次いで、絶縁膜２１０上に開口部を覆う第１の導電膜２１２として窒化タンタル膜を形成
し、窒化タンタル膜上に第２の導電膜２１４としてタングステン膜を形成した。第１の導
電膜２１２及び第２の導電膜２１４の成膜条件は、試料１と同じである。
【０２４４】
以上の作製工程によって、本実施例の比較試料１を形成した。
【０２４５】
＜比較試料２＞
比較試料２では、比較試料１と同じ工程によって、絶縁膜２１０及び酸化物半導体膜２０
８に、第１の電極層２０６に達する開口部を形成した後、アッシング処理及び薬液（剥離
液）処理によって有機塗布膜及びレジストマスクを除去した。
【０２４６】
比較試料２において、有機塗布膜及びレジストマスクの除去は、比較資料１と同じ条件で
アッシング処理を行った後、剥離液による処理を行った。
【０２４７】
比較試料２において、有機樹脂膜及びレジストマスクの除去以外の工程は、比較試料１と
同様に行った。以上の作製工程によって、本実施例の比較試料２を形成した。
【０２４８】
＜比較試料３＞
比較試料３では、試料１と同様の作製方法によって、第１の導電膜２１２をマスクとして
酸化物半導体膜２０８をエッチングして、第１の電極層２０６に達する開口部を形成した
後、逆スパッタ処理による第１の導電膜２１２表面の酸化膜の除去を行うことなく第２の
導電膜２１４を形成した。
【０２４９】
比較試料３は、逆スパッタ処理を行わない以外は試料１と同様に作製した。以上の作製工
程によって、本実施例の比較試料３を形成した。
【０２５０】
以上によって得られた本実施例の試料１、比較試料１、比較試料２及び比較試料３の、第
１の電極層２０６と、第１の導電膜２１２及び第２の導電膜２１４を含む第２の電極層と
の接続部の断面構造を走査透過型電子顕微鏡（ＳＴＥＭ：Ｓｃａｎｎｉｎｇ    Ｔｒａｎ
ｓｍｉｓｓｉｏｎ    Ｅｌｅｃｔｒｏｎ    Ｍｉｃｒｏｓｃｏｐｅ）によって観察した写
真を図１２に示す。図１２（Ａ）は、比較試料１の断面ＳＴＥＭ像であり、図１２（Ｂ）
は比較試料２の断面ＳＴＥＭ像であり、図１２（Ｃ）は比較試料３の断面ＳＴＥＭ像であ
り、図１２（Ｄ）は試料１の断面ＳＴＥＭ像である。
【０２５１】
図１２（Ａ）より、比較試料１では直径６０ｎｍ程度の微小な開口部が形成され、第１の
導電膜２１２及び第２の導電膜２１４が該開口部を埋め込んで設けられていることが確認
された。しかしながら、図１２（Ａ）の点線で囲んだ領域１００に示すように、第１の電
極層２０６と第１の導電膜２１２との間に酸化物層が形成されていることが確認された。
該酸化物層は、有機塗布膜及びレジストマスクのアッシング処理を行う際に開口部から露
出した第１の電極層２０６が酸化されて形成された層であることが示唆される。
【０２５２】
また、図１２（Ｂ）より、レジストマスクを除去する際に、剥離液を用いた比較試料２で
は、開口部に面する酸化物半導体膜２０８（領域１１０）の形状不良が確認された。これ
は、剥離液に曝された酸化物半導体膜２０８がダメージを受けたためと理解できる。
【０２５３】
また、図１２（Ｃ）より、逆スパッタ処理を行わない比較試料３では、直径６０ｎｍ程度
の微小な開口部が形成され、開口部において第１の電極層２０６と第２の導電膜２１４と
が接していることが確認された。しかしながら、図１２（Ｃ）の点線で囲んだ領域１００
に示すように、第１の導電膜２１２と第２の導電膜２１４との間に酸化物層が形成されて
いることが確認された。該酸化物層は、有機塗布膜及びレジストマスクのアッシング処理
を行う際に第１の導電膜２１２の表面が酸化されて形成された層であることが示唆される
。
【０２５４】
一方、図１２（Ｄ）より、本実施例の試料１では、直径６０ｎｍ程度の微小な開口部が形
成され、開口部において第１の電極層２０６と第２の導電膜２１４とが接し、さらに、絶
縁膜２１０上において第１の導電膜２１２と第２の導電膜２１４とが接していることが確
認された。すなわち、本発明の一態様の作製方法によって得られた試料１では、酸化物半
導体膜２０８の上下に位置する電極層が良好に接続可能であることが示された。また、本
実施例の試料１において、レジストマスク除去のためのアッシング処理は、開口部から酸
化物半導体膜２０８が露出した状態にて施されるため、第１の電極層２０６表面の酸化を
防止するとともに、絶縁膜２１０へのプラズマダメージを抑制することが可能である。
【０２５５】
以上、本実施例に示す構成、方法などは、本明細書の他の実施の形態に示す構成、方法な
どと適宜組み合わせて用いることができる。
【符号の説明】
【０２５６】
１００    領域
１１０    領域
３００    トランジスタ
３１０    トランジスタ
３２０    容量素子
３６０    トランジスタ
４００    基板
４０２    下地絶縁膜
４０４    酸化物半導体層
４０４ａ    酸化物半導体層
４０４ｂ    酸化物半導体層
４０５    酸化物半導体層
４０６ａ    ソース電極層
４０６ｂ    ドレイン電極層
４０６ｃ    ソース電極層
４０６ｄ    ドレイン電極層
４０８    酸化物半導体膜
４１０    ゲート絶縁膜
４１２    導電膜
４１２ａ    導電層
４１２ｂ    導電層
４１２ｃ    導電層
４１２ｄ    導電層
４１４    導電膜
４１４ａ    導電層
４１４ｂ    導電層
４１４ｃ    導電層
４１４ｄ    導電層
４１５    開口部
４１６ａ    ゲート電極層
４１６ｂ    電極層
４１６ｃ    電極
４１６ｄ    ゲート電極層
４１７    開口部
４１８    保護絶縁膜
４２０    絶縁膜
４２２    導電層
４２９    有機塗布膜
４３０    レジストマスク
４３１    酸化膜
７００    基板
７０１    画素部
７０２    走査線駆動回路
７０３    走査線駆動回路
７０４    信号線駆動回路
７１０    容量配線
７１２    ゲート配線
７１３    ゲート配線
７１４    ドレイン電極層
７１６    トランジスタ
７１７    トランジスタ
７１８    液晶素子
７１９    液晶素子
７２０    画素
７２１    スイッチング用トランジスタ
７２２    駆動用トランジスタ
７２３    容量素子
７２４    発光素子
７２５    信号線
７２６    走査線
７２７    電源線
７２８    共通電極
８００    ＲＦＩＣタグ
８０１    通信器
８０２    アンテナ
８０３    無線信号
８０４    アンテナ
８０５    整流回路
８０６    定電圧回路
８０７    復調回路
８０８    変調回路
８０９    論理回路
８１０    記憶回路
８１１    ＲＯＭ
９０１    筐体
９０２    筐体
９０３    表示部
９０４    表示部
９０５    マイクロフォン
９０６    スピーカー
９０７    操作キー
９０８    スタイラス
９１１    筐体
９１２    筐体
９１３    表示部
９１４    表示部
９１５    接続部
９１６    操作キー
９２１    筐体
９２２    表示部
９２３    キーボード
９２４    ポインティングデバイス
９３１    筐体
９３２    冷蔵室用扉
９３３    冷凍室用扉
９４１    筐体
９４２    筐体
９４３    表示部
９４４    操作キー
９４５    レンズ
９４６    接続部
９５１    車体
９５２    車輪
９５３    ダッシュボード
９５４    ライト
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
１２００    記憶素子
１２０１    回路
１２０２    回路
１２０３    スイッチ
１２０４    スイッチ
１２０６    論理素子
１２０７    容量素子
１２０８    容量素子
１２０９    トランジスタ
１２１０    トランジスタ
１２１３    トランジスタ
１２１４    トランジスタ
１２２０    回路
４０００    ＲＦＩＣ
【図１】
2020149058.tif 000003
【図２】
2020149058.tif 000004
【図３】
2020149058.tif 000005
【図４】
2020149058.tif 000006
【図５】
2020149058.tif 000007
【図６】
2020149058.tif 000008
【図７】
2020149058.tif 000009
【図８】
2020149058.tif 000010
【図９】
2020149058.tif 000011
【図１０】
2020149058.tif 000012
【図１１】
2020149058.tif 000013
【図１２】
2020149058.tif 000014
【図１３】
2020149058.tif 000015
【図１４】
2020149058.tif 000016