(57)【要約】      （修正有）【課題】時間の経過に伴うＶｔドリフトに起因する信頼性の問題に対処することができるメモリデバイスの選択失敗を軽減する技術を提供する。【解決手段】ロジックフローにおいて、、あるメモリセルへの１つまたは複数の選択バイアス電圧の印加により、第１リフレッシュ書き込み動作に対して複数のメモリセルの中からメモリセルを選択し、１つまたは複数の選択バイアス電圧が印加されている間、メモリセルに対してスナップバックイベントが検出されたかどうかに基づいて、メモリセルが第１リフレッシュ書き込み動作に対して選択されたかどうかを判定し、１つまたは複数の選択バイアス電圧が印加されている間、メモリセルに対してスナップバックイベントが検出されないことに基づいて、１つまたは複数の選択バイアス電圧の再印加により、第２リフレッシュ書き込み動作に対してメモリセルを選択する。【選択図】図９
2020144967.tif 000002
【特許請求の範囲】
【請求項１】
装置であって、
メモリデバイスの複数のメモリセルにアクセスするインタフェースと、
前記メモリデバイス用のコントローラであって、前記コントローラはロジックを含み、その少なくとも一部がハードウェアとして実装される、前記コントローラとを備え、前記ロジックは、
あるメモリセルへの１つまたは複数の選択バイアス電圧の印加により、第１リフレッシュ書き込み動作に対して前記複数のメモリセルの中から前記メモリセルを選択し、
前記１つまたは複数の選択バイアス電圧が印加されている間、前記メモリセルに対してスナップバックイベントが検出されたかどうかに基づいて、前記メモリセルが前記第１リフレッシュ書き込み動作に対して選択されたかどうかを判定し、
前記１つまたは複数の選択バイアス電圧が印加されている間、前記メモリセルに対してスナップバックイベントが検出されないことに基づいて、前記１つまたは複数の選択バイアス電圧の再印加により、第２リフレッシュ書き込み動作に対して前記メモリセルを選択する、
装置。
【請求項２】
期間の終了に応答して、前記第１リフレッシュ書き込み動作に対して前記メモリセルを選択する前記ロジックを備える、
請求項１に記載の装置。
【請求項３】
前記期間が４８時間である、
請求項２に記載の装置。
【請求項４】
前記１つまたは複数の選択バイアス電圧が再印加されている間、前記メモリセルに対してスナップバックイベントが検出されたかどうかに基づいて、前記メモリセルが前記第２リフレッシュ書き込み動作に対して選択されたかどうかを判定し、
前記１つまたは複数の選択バイアス電圧が再印加されている間、前記メモリセルに対してスナップバックイベントが検出されないことに基づいて、選択失敗を引き起こす電圧閾値ドリフトを前記期間にわたって有するものとして前記メモリセルを識別する
前記ロジックをさらに備える、
請求項２又は３に記載の装置。
【請求項５】
前記第１リフレッシュ書き込み動作および前記第２リフレッシュ書き込み動作は、ＲＥＳＥＴ書き込み動作を含む、
請求項１から４のいずれか一項に記載の装置。
【請求項６】
前記１つまたは複数の選択バイアス電圧は、プログラミング時間制限内でリフレッシュ書き込み動作に対して前記メモリセルを選択するための最高選択バイアス電圧である第１選択バイアス電圧と、前記最高選択バイアス電圧より低い第２選択バイアス電圧とを含む、
請求項１から５のいずれか一項に記載の装置。
【請求項７】
不揮発性メモリセルである前記メモリセルを備え、前記不揮発性メモリセルは、カルコゲナイド相変化材料を使用する相変化メモリ、強誘電体メモリ、メモリ、ポリマーメモリ、強誘電体ポリマーメモリ、強誘電体トランジスタランダムアクセスメモリ（ＦｅＴＲＡＭまたはＦｅＲＡＭ）、オボニックメモリ、ナノワイヤメモリ、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）またはスピントランスファートルクＭＲＡＭ（ＳＴＴ−ＭＲＡＭ）を含む、
請求項１から６のいずれか一項に記載の装置。
【請求項８】
前記コントローラに通信可能に結合された１つまたは複数のプロセッサ、
前記装置に通信可能に結合されたネットワークインタフェース、
前記装置に結合されたバッテリー、または
前記装置に通信可能に結合されたディスプレイ
のうちの１つまたは複数を備える、
請求項１から７のいずれか一項に記載の装置。
【請求項９】
あるメモリセルに１つまたは複数の選択バイアス電圧を印加することにより、第１リフレッシュ書き込み動作に対してメモリデバイスの前記メモリセルを選択する段階と、
前記１つまたは複数の選択バイアス電圧が印加されている間、前記メモリセルに対してスナップバックイベントが検出されたかどうかに基づいて、前記メモリセルが前記第１リフレッシュ書き込み動作に対して選択されたかどうかを判定する段階と、
前記１つまたは複数の選択バイアス電圧が印加されている間、前記メモリセルに対してスナップバックイベントが検出されないことに基づいて、前記１つまたは複数の選択バイアス電圧の再印加により、第２リフレッシュ書き込み動作に対して前記メモリセルを選択する段階と、
を備える、方法。
【請求項１０】
期間の終了に応答して、前記第１リフレッシュ書き込み動作に対して前記メモリセルを選択する段階を備える、
請求項９に記載の方法。
【請求項１１】
前記１つまたは複数の選択バイアス電圧が再印加されている間、前記メモリセルに対してスナップバックイベントが検出されたかどうかに基づいて、前記メモリセルが前記第２リフレッシュ書き込み動作に対して選択されたかどうかを判定する段階と、
前記１つまたは複数の選択バイアス電圧が再印加されている間、前記メモリセルに対してスナップバックイベントの検出がないことに基づいて、選択失敗を引き起こす電圧閾値ドリフトを前記期間にわたって有するものとして前記メモリセルを識別する段階と、
をさらに備える、
請求項１０に記載の方法。
【請求項１２】
前記第１リフレッシュ書き込み動作および前記第２リフレッシュ書き込み動作は、ＲＥＳＥＴ書き込み動作を含む、
請求項９から１１のいずれか一項に記載の方法。
【請求項１３】
前記１つまたは複数の選択バイアス電圧は、プログラミング時間制限内でリフレッシュ書き込み動作に対して前記メモリセルを選択するための最高選択バイアス電圧である第１選択バイアス電圧と、前記最高選択バイアス電圧より低い第２選択バイアス電圧とを含む、
請求項９から１２のいずれか一項に記載の方法。
【請求項１４】
システムに請求項９から１３のいずれか一項に記載の方法を実行させるためのプログラム。
【請求項１５】
請求項１４に記載のプログラムを格納するコンピュータ可読記憶媒体。
【請求項１６】
請求項９から１３のいずれか一項に記載の方法を実行する手段を備える装置。
【請求項１７】
システムであって、
メモリデバイス用の複数のメモリセルと、
前記複数のメモリセルにアクセスするインタフェースと、
前記インタフェースに結合されたコントローラであって、前記コントローラはロジックを含み、その少なくとも一部がハードウェアとして実装される、コントローラと、
を備え、前記ロジックは、
前記複数のメモリセルへの１つまたは複数の選択バイアス電圧の印加により、第１リフレッシュ書き込み動作に対して前記複数のメモリセルの中からメモリセルを選択し、
前記１つまたは複数の選択バイアス電圧が印加されている間、前記複数のメモリセルに対してそれぞれのスナップバックイベントが検出されたかどうかに基づいて、前記複数のメモリセルが前記第１リフレッシュ書き込み動作に対して選択されたかどうかを判定し、
前記１つまたは複数の選択バイアス電圧が印加されている間、前記複数のメモリセルの少なくとも一部に対してスナップバックイベントが検出されないことに基づいて、前記１つまたは複数の選択バイアス電圧の再印加により、第２リフレッシュ書き込み動作に対して前記複数のメモリセルを選択する、
システム。
【請求項１８】
前記複数のメモリセルの少なくとも一部の選択失敗によって引き起こされる前記メモリデバイスの残留ビットエラー率（ＲＢＥＲ）の期待値に基づいて、前記複数のメモリセルの少なくとも一部を含む、
請求項１７に記載のシステム。
【請求項１９】
期間の終了に応答して、前記第１リフレッシュ書き込み動作に対して前記複数のメモリセルを選択する前記ロジックを備える、
請求項１８に記載のシステム。
【請求項２０】
前記期間が４８時間である、
請求項１９に記載のシステム。
【請求項２１】
前記１つまたは複数の選択バイアス電圧が再印加されている間、前記複数のメモリセルの少なくとも一部に対してスナップバックイベントが検出されたかどうかに基づいて、前記複数のメモリセルが前記第２リフレッシュ書き込み動作に対して選択されたかどうかを判定し、
前記１つまたは複数の選択バイアス電圧が再印加されている間、スナップバックイベントの検出がないことに基づいて、前記複数のメモリセルの少なくとも一部の中から、選択失敗を引き起こす電圧閾値ドリフトを前記期間にわたって有するものとして各メモリセルを識別する
前記ロジックをさらに備える、
請求項１９または２０に記載のシステム。
【請求項２２】
前記１つまたは複数の選択バイアス電圧は、プログラミング時間制限内でリフレッシュ書き込み動作に対して前記複数のメモリセルを選択するための最高選択バイアス電圧である第１選択バイアス電圧と、前記最高選択バイアス電圧より低い第２選択バイアス電圧とを含む、
請求項１７から２１のいずれか一項に記載のシステム。
【請求項２３】
不揮発性メモリセルである前記複数のメモリセルを備え、前記不揮発性メモリセルは、カルコゲナイド相変化材料を使用する相変化メモリ、強誘電体メモリ、メモリ、ポリマーメモリ、強誘電体ポリマーメモリ、強誘電体トランジスタランダムアクセスメモリ（ＦｅＴＲＡＭまたはＦｅＲＡＭ）、オボニックメモリ、ナノワイヤメモリ、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）またはスピントランスファートルクＭＲＡＭ（ＳＴＴ−ＭＲＡＭ）を含む、
請求項１７から２２のいずれか一項に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で説明する例は、一般に、閾値電圧ドリフトに起因する、メモリデバイスに含まれるメモリセルの選択失敗を軽減する技術に関する。
【背景技術】
【０００２】
不揮発性メモリなどのタイプのメモリは、以降時間の経過に伴う「Ｖｔドリフト」と呼ばれる個別の閾値電圧を有する不揮発性メモリセルの傾向によって引き起こされる信頼性の問題を抱えている場合がある。「ＲＥＳＥＴ」状態にプログラムされたメモリセルなどのより高いＶｔｓを使用した状態にプログラムされたメモリセル（例えば、「０」の値を格納）は、時間の経過に伴いドリフトする場合があり、そのため、これらのメモリセルに新しい書き込みまたはリフレッシュ書き込みが行われるまで、時間単位ごとに書き込み選択失敗のリスクが増加する。言い換えれば、１つまたは複数の時間単位が終了する前に新しい書き込みまたはリフレッシュ書き込みが実装されていない場合、１つまたは複数の時間単位（例えば、４８時間）後のドリフト後のＶｔは、最大書き込み選択バイアス電圧よりも高いＶｔになり得る。Ｖｔが最大書き込み選択バイアス電圧よりも高くなると、メモリセルがプログラム不能になったり、データを確実に格納できなくなったりするのを引き起こすことがある。
【図面の簡単な説明】
【０００３】
【図１】システムの例を示す。
【０００４】
【図２】アレイ部分の例を示す。
【０００５】
【図３】分布の例を示す。
【０００６】
【図４】グラフの例を示す。
【０００７】
【図５】メモリセル電圧バイアスの比較例を示す。
【０００８】
【図６】第１スキームの例を示す。
【０００９】
【図７】第２スキームの例を示す。
【００１０】
【図８】装置のブロック図の例を示す。
【００１１】
【図９】ロジックフローの例を示す。
【００１２】
【図１０】記憶媒体の例を示す。
【００１３】
【図１１】コンピューティングプラットフォームの例を示す。
【発明を実施するための形態】
【００１４】
本開示で企図されるように、１つまたは複数の時間単位にわたるＶｔドリフトは、不揮発性メモリセルの書き込み選択失敗をもたらし得る。特に、ＲＥＳＥＴ状態にプログラムされた不揮発性メモリセルの場合。相変化メモリ（ＰＣＭ）などの抵抗型メモリセルを含み得る不揮発性メモリアーキテクチャのタイプは、このタイプのＶｔドリフトの影響を受けやすい場合がある。いくつかの例では、ＰＣＭは、カルコゲナイド相変化材料（例えば、カルコゲナイドガラス）で構成されるメモリセルを含み得る。カルコゲナイドベースのメモリセルは、時間の経過に伴うＶｔドリフトに起因して可能性のある信頼性の問題に直面する抵抗型メモリセルとして特徴付けられ得る。例えば、カルコゲナイドベースのメモリセルの閾値電圧は、所与の時間内に新しい書き込みまたはリフレッシュ書き込みが実施されない場合、１つまたは複数の時間単位で増加し続け得る。最終的に、カルコゲナイドベースのメモリセルの閾値電圧は、最大選択バイアス電圧を超えてドリフトし得る。このＶｔドリフトを軽減する技術は、カルコゲナイドベースのメモリセルのＶｔが最大書き込み選択バイアス電圧よりも低い方向にシフトし得るように、Ｖｔドリフトをリセットするカルコゲナイドベースのメモリセルの単一リフレッシュ書き込みを固定間隔で実施することである。
【００１５】
固定間隔での単一リフレッシュ書き込みに基づくＶｔドリフトを軽減する技術には、２つの欠点があり得る。第１の欠点は、カルコゲナイドベースのメモリセルのＶｔが最大選択バイアス電圧よりも低くなるように、単一リフレッシュ書き込みがＶｔドリフトのリセットに成功したという確認がとれないことである。例えば、ドリフト後のＶｔが既に最大選択バイアスより高い場合、リフレッシュ書き込みの対象となるメモリセルがリフレッシュ書き込み用に選択されない場合があるので、Ｖｔドリフトは正常にリセットされない。これは、メモリセルを含むメモリデバイスの許容できないほど高いビットエラー率につながり得る。第２の欠点は、Ｖｔドリフトが、カルコゲナイドベースのメモリセルなどの抵抗型メモリセルの材料、製造プロセス、またはプログラミングアルゴリズムと強い相関があることである。したがって、固定間隔では、材料、製造プロセス、またはプログラミングアルゴリズムの可能性のある変動を考慮できない。可能性のある変動により、さらなる選択失敗が生じるかまたはそれにつながり得る。本明細書で説明する例は、上述の欠点ならびにＶｔドリフトに関連する他の課題に対処し得る。
【００１６】
図１は、例示的なシステム１００を示す。図１に示されるようにいくつかの例では、システム１００は、アレイに構成され得るメモリセル１０２を含む。メモリセル１０２は、例えば、これらに限定されないが、電流によって生成される熱の印加により、結晶状態とアモルファス状態との間で切り替えられ得るカルコゲナイドガラスなどの相変化材料を含み得る。相変化材料の状態（例えば、結晶／アモルファス）は、１つまたは複数のメモリセル１０２の論理値（例えば、１または０）に対応し得る。本開示の主題はこれに関して限定されず、例としては、他のタイプのアーキテクチャおよび／またはメモリデバイスのメモリセルに含まれる他のタイプの抵抗材料を含み得る。
【００１７】
いくつかの例によれば、システム１００は、図１に示されるように、メモリセル１０２に結合されたビット線１０４およびワード線１０６も含み得る。ビット線１０４およびワード線１０６は、メモリセル１０２に含まれる各メモリセルが個々のビット線とワード線との交点に配置され得るように構成され得る。書き込み動作のためにターゲットメモリセルをプログラムするために、ワード線１０６からのワード線およびビット線１０４の中からのビット線を使用して、メモリセル１０２のターゲットメモリセルに電圧バイアスを印加し得る。図１に示すように、メモリセル１０２の復号／選択を容易にするために、それぞれのビット線ドライバ１２８は、それぞれのビット線１０４に結合されてよく、それぞれのワード線ドライバ１２６は、それぞれのワード線１０６に結合されてよい。また、それぞれのコンデンサ１３０は、図１に示されるように、それぞれのビット線１０４およびそれぞれのワード線１０６に結合されてよい。
【００１８】
いくつかの例では、システム１００は、１つまたは複数のタイル１２４を含むメモリデバイスであり得る。これらの例では、１つまたは複数のタイル１２４は、ワード線１０６、ビット線１０４、およびターゲットメモリセルの選択動作時に不連続単位として扱われ得るメモリセル１０２を含むメモリアレイの一部として配置され得る。すなわち、いくつかの例では、１つまたは複数のタイル１２４の各々は、アレイ内の１つまたは複数のターゲットメモリセル（例えばビット（複数可））を選択するようにバイアスされるメモリアレイの単位である。図１に示される１つまたは複数のタイル１２４は、４本のワード線と４本のビット線のアレイ（４ＷＬ×４ＢＬ）を含み得る。しかし、他の例では、ワード線とビット線の比率が等しいか、比率が等しくない（例えば、１ＢＬごとに２ＷＬまたは１ＷＬごとに２ＢＬ）他のタイルサイズが使用されてもよい。１つまたは複数のタイル１２４は、スタックメモリ構成の任意のメモリ層の一部であり得る。例えば、１つまたは複数のタイル１２４は、別のメモリ層上に形成されたメモリ層の一部であり得る。追加のワード線ドライバおよび／またはビット線ドライバは、メモリ層ごとに提供され得る。
【００１９】
いくつかの例によれば、ビット線１０４は、ビット線電極またはビット線パス１０８と結合することができ、さらに、ビット線１０４に電源を供給するように構成されるビット線電源１３２と結合し得る。ワード線１０６も、ワード線電極またはワード線パス１１０に結合することができ、さらに、ワード線１０６に電源を供給するように構成されるワード線電源１３４に結合し得る。ビット線電極１０８およびワード線電極１１０は各々、メモリセル１０２への電流パスであり得る。ワード線ドライバ１２６およびビット線ドライバ１２８は各々、様々な例に従って、電極ごとに単一または複数のトランジスタを含み得る。ワード線ドライバ１２６およびビット線ドライバ１２８に複数のトランジスタが使用される例では、複数のトランジスタは、本明細書で説明される例に同様に適合し得る追加のワード線電極および／またはビット線電極を使用して追加の電圧源に結合され得る。例えば、第１ワード線電極は１つまたは複数の選択されたメモリセルに第１電圧源を提供し得、第２ワード線電極は１つまたは複数の選択解除メモリセルに第２電圧源を提供し得る。
【００２０】
いくつかの例では、システム１００は、ワード線電極１１０に結合されたセンシング回路１１２を含む。これらの例では、センシング回路１１２は、メモリセル１０２に含まれる１つまたは複数のメモリセルのセンシング動作などの読み取り動作を実行するための電気ノードとして、ワード線電極１１０を使用し得る。センシング回路１１２は、電圧比較器１１４を含み得る。例えば、センシング回路１１２は、ワード線電極１１０上の電流を電圧比較器１１４への第１入力である電圧に変換するために、ワード線電極１１０に接続されたワード線負荷を含み得る。電圧比較器１１４への第２入力である電圧を提供するために、同等のワード線負荷が基準電流（図示せず）に接続され得る。システム１００で特定のワード線およびビット線が選択されると、ワード線電極１１０のワード線負荷は、選択されたワード線上の電流を電圧に変換し得る。電流の漏れ成分は、漏れを低減または最小化し得るメモリセル１０２の選択解除メモリセル用のすべての他の非選択ワード線およびビット線のバイアス電圧をそれぞれ選択することにより軽減され得る。電流の容量性成分は、容量性成分が消散するのに十分な時間を許容することにより軽減され得る。電圧比較器１１４への第１入力に変換される電流は、選択されたメモリセルまたはターゲットメモリセルの電流に対応し得る。基準電流は、ターゲットメモリセルまたは選択されたメモリセルの電流が、ターゲットメモリセルまたは選択されたメモリセルのスナップバック前の基準電流より低く、ターゲットメモリセルのスナップバック後の基準電流より高くなるように選択され得る。このようにして、電圧比較器１１４の出力は、ターゲットメモリセルまたは選択されたメモリセルのスナップ検出読み取りの一部として、ターゲットメモリセルまたは選択されたメモリセルの状態を示し得る。スナップ検出読み取り動作に関連する情報を格納するために、ラッチ（図示せず）が電圧比較器１１４に結合され得る。以下で詳しく説明するように、１つまたは複数のターゲットメモリセルのＶｔドリフトをリフレッシュ書き込みが正常にリセットしたかどうかを確認するために、スナップ検出読み取り動作の様々な選択バイアスレベルを使用して１つまたは複数の軽減スキームが実装され得る。例としては、センシング動作を実行するためにワード線電極１１０などのワード線電極を使用するセンシング回路１１２を有することに限定されない。他の例では、センシング回路は、センシング動作を実行するためにビット線電極１０８などのビット線電極を使用し得る。
【００２１】
いくつかの例によれば、システム１００はまた、ワード線電極１１０に結合された書き込み回路１１６を含み得る。書き込み回路１１６は、メモリセル１０２の中の１つまたは複数のメモリセルのＳＥＴ動作またはＲＥＳＥＴ動作などの書き込み動作を実行するための電気ノードとして、ワード線電極１１０を使用し得る。書き込み回路１１６は、書き込み動作を実行するための電流プロファイルを生成する電流プロファイル生成器１１８を含み得る。例としては、書き込み動作を実行するためにワード線電極１１０などのワード線電極を使用する書き込み回路１１６を有することに限定されない。他の例では、書き込み回路は、センシング動作を実行するためにビット線電極１０８などのビット線電極を使用し得る。
【００２２】
いくつかの例では、メモリデバイス１００は、ワード線電極１１０に結合された選択モジュール１２０の構成要素も含み得る。選択モジュール１２０の電流制限回路１２２は、ワード線電極１１０を使用したメモリセル１０２の１つまたは複数のメモリセルの選択動作を容易にするためにワード線電極１１０に結合され得る。選択動作は、読み出し／書き込み動作に先行し、ターゲットメモリセルを読み出し／書き込み動作を受信する状態にし得る。選択中、ターゲットメモリセルは、ターゲットメモリセルに選択電圧バイアスを印加することにより、閾値以下の動作領域から閾値の動作領域より上の動作領域に移動し得る。ターゲットメモリセルの選択を達成するための電圧バイアスは、電流制限回路１２２と共にターゲットメモリセルのそれぞれのワード線およびビット線のワード線ドライバ回路およびビット線ドライバ回路（例えば、選択モジュール１２０の）によって提供され得る。それぞれのワード線およびビット線のワード線バイアスおよびビット線バイアスは、組み合わせて、ターゲットメモリセルを閾値電圧（Ｖｔ）より上になるようにするのに十分な全電圧バイアスがターゲットメモリセルに印加されるように選択され得る。本例では、「Ｖｔより上」は、書き込み動作に十分な電流を流すことができる、ターゲットメモリセルの動作領域を指し得るが、より小さい電流でターゲットメモリセルを動作領域に維持することがある。閾値以下からＶｔまたはＶｔ領域より上への移行には、セルを通る所与の電流に対して選択されたセルによって維持される電圧が突然低下する「スナップバック」イベントが伴い得る。以下で詳しく説明するように、「スナップバック」イベントまたはスナップ検出は、リフレッシュ書き込み動作の前にターゲットメモリセルの状態を読み取るのに利用され、リフレッシュ書き込み動作がターゲットメモリセルのＶｔドリフトを正常にリセットしたかどうかの確認を容易にし得る。電流制限回路１２２は、ワード線電極１１０の電流を制限して、選択されたメモリセルが過剰な電流で損傷するのを防ぎ得る。すなわち、ワード線電極１１０の最大電流を制限すると、メモリセル１０２を通る最大電流も制限され得る。制限機能は、ターゲットワード線のワード線電極１１０およびワード線復号パスが定常状態に充電されている間は無効であり得る。例としては、メモリセルを過剰な電流から保護するためにワード線電極１１０などのワード線電極を使用する電流制限回路１２２を有することに限定されない。現在の制限回路１２２の他の例では、メモリセルを過剰な電流から保護するためにビット線電極１０８などのビット線電極を使用し得る。
【００２３】
いくつかの例によれば、電流制限回路１２２は、１つまたは複数のメモリセル１０２のスナップバック後の過渡電流をメモリセル１０２の損傷または外乱を低減するレベルまで低減または最小化するために、より低い静電容量を有するワード線電極１１０またはビット線電極１０８のいずれかに配置され得る。図１に示す例では、電流制限回路１２２はワード線電極１１０上に配置される。
【００２４】
いくつかの例では、電流制限回路１２２は、カレントミラー回路を含み得る。電流制限回路１２２は、ワード線電極１１０の電流を最大電流レベルに制限するように構成されたトランジスタゲートを含み得る。例えば、トランジスタは、トランジスタが最大所望電流まで送達するようなアナログレベルに制御されるゲートを有するｎ型トランジスタであり得る。電流制限回路１２２は、トランジスタにゲート電圧を印加することにより有効になり得る。選択モジュール１２０は、１つまたは複数のメモリセル１０２のターゲットメモリセルの復号を容易にする追加の制御回路を含み得るため、ターゲットメモリセルは、閾値以下の動作領域からＶｔより上の動作領域に移動する。ここで、Ｖｔは電流の関数である。
【００２５】
システム１００に含まれるメモリの例示的なタイプが、ＰＣＭなどの不揮発性型メモリを含むものとして説明されてきたが、本開示はＰＣＭに限定されない。いくつかの例では、ブロックアドレス指定可能でもバイトアドレス指定可能でもよい３−Ｄクロスポイントメモリアーキテクチャに含まれる他のタイプの抵抗性不揮発性メモリが、本開示によって企図されている。これらのブロックアドレス指定可能またはバイトアドレス指定可能な抵抗不揮発性型メモリは、シングルまたはマルチレベルの相変化メモリ（ＰＣＭ）、ナノワイヤメモリ、ポリマーメモリ、強誘電体ポリマーメモリ、強誘電体トランジスタランダムアクセスメモリ（ＦｅＴＲＡＭ）、オボニックメモリ、メモリスタ技術を組み込んだ磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、もしくはスピントランスファートルクＭＲＡＭ（ＳＴＴ−ＭＲＡＭ）、または上記のいずれかの組み合わせ、または他の抵抗性不揮発性メモリタイプを含み得るが、これらに限定されない。
【００２６】
図２は、例示的なアレイ部分２００を示す。いくつかの例では、図２に示されるアレイ部分２００が、メモリセル２０２−１から２０２−４、ビット線（ＢＬ）２０４−１、２０４−２、およびワード線（ＷＬ）２０６−１、２０６−２を含む。アレイ部分２００は、これらのメモリセルへのアクセス（書き込みまたは読み取り動作）に使用される金属線であり得るＷＬとＢＬとの交点に配置されるメモリセル２０２−１から２０２−４を有し得る。システム１００について上述したのと同様に、メモリセル２０２−１から２０２−４のターゲットメモリセルは、適切な電圧バイアスをＷＬ２０６−１または２０６−２の１つとＢＬ２０４−１または２０４−２の１つに印加することにより選択され得るため、ターゲットメモリセルにかかる総差動電圧がＶｔを超えて、アクセス時にターゲットメモリセルを選択する。例えば、書き込み動作時に、ＷＬ２０６−１または２０６−２の所与のＷＬ（例えば、ＷＬ電極によって提供される）またはＢＬ２０４−１または２０４−２の所与のＢＬ（例えば、ＢＬ電極によって提供される）のバイアス電圧が、選択されたメモリセルを正しい状態（例えば、ＳＥＴまたはＲＥＳＥＴ）にプログラムするために、選択されたメモリセルに十分な電流が流れるのを可能にするように調整され得る。
【００２７】
いくつかの例によれば、影付きのメモリセル２０２−１は、選択のためのターゲットメモリセルであり得る。ターゲットメモリセルとして、メモリセル２０２−１は、書き込み動作中にメモリセル２０２−１を選択してプログラムするのに十分な電流と電圧を送達するために、総バイアス電圧を受け取ることができる。図２に示されるように、総バイアス電圧は、ＷＬ電圧バイアス２１１を提供するＷＬ電極２１０からＷＬ２０６−１を介して、およびＢＬ電圧バイアス２２１を提供するＢＬ電極２２０からＢＬ２０４−１を介して送達され得、ＷＬ電圧バイアス２１１とＢＬ電圧バイアス２２１の組み合わせからメモリセル２０２−１にセル電圧バイアス２１２を生成する。いくつかの例では、図２に示されるように、ＷＬ電圧バイアス２１１が、負電圧バイアスであり得、ＢＬ電圧バイアス２２１は正電圧バイアスを有し得る。影付けされていないメモリセル２０２−２、２０２−３、および２０２−４は、選択解除メモリセルであり得る。ターゲットメモリセル２０２−１と同じＷＬ上の選択解除メモリセル２０２−２は、Ａセルと呼ばれる場合がある。選択されたメモリセル２０２−１と同じＢＬ上の選択解除メモリセル２０２−３は、Ｂセルと呼ばれる場合がある。
【００２８】
いくつかの例では、ＷＬ電圧バイアス２１１およびＢＬ電圧バイアス２２１は、別々に取られた場合、両方とも閾値以下の電圧バイアス（例えばＶｔ未満）にある。これらの閾値以下の電圧バイアスは、選択されたメモリセルで実行されている動作に応じて、大きさと持続時間が異なり得る。通常、プログラミングのために選択されたターゲットメモリセルを介して比較的大きな電流が必要になり得るＲＥＳＥＴ動作などの書き込み動作のタイプに、最高の電圧バイアスが必要になり得る。ＲＥＳＥＴ動作は、比較的大きな電流を必要とするため、ＳＥＴ動作と比較して、時間の経過に伴うＶｔドリフトに対してより脆弱である。例えば、時間の経過に伴うＶｔドリフトが最大選択電圧バイアスを超える場合がある。最大選択電圧バイアスは、少なくとも部分的に、メモリセルを損傷することなく、および／またはプログラミング時間制限内で（例えば、コンデンサ充電時間によって決定される）ターゲットメモリセルに印加され得る電圧バイアスの量に基づき得る。以下で詳しく説明するように、リフレッシュ書き込みの確認を容易にするために、様々な軽減スキームを実装し得、１つまたは複数のメモリセルのＶｔドリフトが、Ｖｔを１つまたは複数のメモリセルの少なくとも最大選択電圧バイアスよりも低いレベルにリセットするのに十分にリセットされたかどうかを判定する。
【００２９】
図３は、例示的な分布３００を示す。図３に示すようにいくつかの例では、分布３００は、第１閾値電圧分布３１０（ドリフト前）および第２閾値電圧分布３２０（ドリフト後）を含む。これらの例では、閾値電圧分布３２０と比較した閾値電圧分布３１０は、ＲＥＳＥＴ動作を介してプログラムされたメモリセルのＶｔドリフトを示してもよく（例えば、「０」の値を維持するため）、一定の期間（例えば、４８時間の期間に）にドリフトする。
【００３０】
いくつかの例では、図３に示すように、選択バイアス３１２は、最大選択バイアス３１４と比較してより低い選択電圧バイアスであり得る。これらの例では、ドリフト前閾値電圧分布３１０により、何れかの選択電圧バイアスを使用して、ＲＥＳＥＴ動作に対してメモリセルを選択し得る。しかし、閾値電圧分布３２０は、メモリセルのＶｔドリフトにより、閾値電圧分布３２０がメモリセルの大部分の選択バイアス３１２より大きく、メモリセルの小部分の最大選択バイアス３１４を超えていることを示している。したがって、複数のメモリセルの少なくとも一部は、Ｖｔドリフトに起因して選択され得ない。いくつかの例では、メモリセルの閾値電圧分布が最大選択バイアス３１４および／または選択バイアス３１２の下または左に落ちるようにＶｔドリフトをリセットしようとする単純なリフレッシュ書き込み動作は、少なくとも一部のメモリセルの選択はできないため成功し得ない。複数のメモリセルの少なくとも一部を選択する能力のこうした欠如は、最終的に、許容できないほど多くのメモリセルをプログラム不能にさせる場合があり、また、追加のメモリセルは、これらの追加のメモリセルもプログラム不能にさせる同様のＶｔドリフトプロファイルを有し得るため、許容できない高レベルのビットエラーが発生する場合がある。
【００３１】
図４は、例示的なグラフ４００を示す。図４に示すようにいくつかの例では、グラフ４００は、４８時間前に発生し、その４８時間の間に摂氏８５度の動作温度を有した初期書き込み動作後の第２リフレッシュ書き込み動作後に残留ビットエラー率（ＲＢＥＲ）がどのように実質的に減少し得るかを示す。グラフ４００は、２よりも多くのリフレッシュ書き込み動作がＲＢＥＲをわずかに減少させ得るが、リターンが減少することも示している。
【００３２】
いくつかの例では、２つの連続したリフレッシュ書き込み動作を実行してＶｔドリフトを修正し、ＲＢＥＲを減らす方法を実装し得る。ただし、２回連続してリフレッシュ書き込み動作を実行すると、単一リフレッシュ書き込みの２倍のエネルギーが消費される場合があり、追加のリフレッシュ書き込み動作を完了するために追加のメモリ帯域幅が消費される場合がある。以下で詳しく説明するように、Ｖｔドリフトをリセットするためにメモリセルが選択されているかどうかを最初に確認しようとするために、様々な軽減スキームを実装し得、「スナップバック」イベントの検出の欠如に基づいてメモリセルが選択されていないと判定された場合にのみ、第２リフレッシュ書き込みを試みる。
【００３３】
図５は、例示的な比較５００を示す。いくつかの例では、図５に示すように、比較５００は、リフレッシュ書き込み動作のターゲットメモリセルを選択するための最大選択バイアス５１４より低い選択バイアス５１２のメモリセルバイアスの比較を電圧（Ｖ）で示す。これらの例では、リフレッシュ書き込み動作はＲＥＳＥＴ動作用であり得、カルコゲナイドガラスなどのＰＣＭを含む３Ｄクロスポイントメモリアーキテクチャに適用され得る。図５に示すように、選択バイアス５１２は、約４．０Ｖのセルバイアス電圧を印加することができ、一方、最大選択バイアス５１４は、約５．０Ｖのセルバイアス電圧を印加し得る。
【００３４】
いくつかの例では、図５に示すように、スナップ検出５１０を利用して、選択バイアス５１２がターゲットメモリセルのＶｔに到達するのに十分であったかどうかを判定し得る。例えば、ターゲットメモリセルをＲＥＳＥＴ書き込み動作に十分な電流を流すレベルにするための十分なセルバイアス電圧。低電力のニーズまたは厳しいタイミング要件を満たすために低電力または低レイテンシのプログラミングが必要な場合、選択バイアス５１２を使用し得る。ただし、最大選択バイアス５１４と比較して、選択バイアス５１２に低いセルバイアスを使用すると、最大選択バイアス５１４を使用する場合と比較して、Ｖｔドリフトをリセットしようとする選択失敗が多くなり得る。これらの選択失敗は、メモリデバイスのＲＢＥＲを増加させ得る。
【００３５】
いくつかの例によれば、図５に示されるように、スナップ検出５２０を利用して、最大選択バイアス５１４が、ターゲットメモリセルのＶｔに到達するのに十分であったかどうかを判定し得る。目標がＶｔドリフトをリセットしようとする選択失敗を最小化することである場合、最大選択バイアス５１４を使用し得る。しかしながら、最大選択バイアス５１４は、ＲＥＳＥＴ書き込み動作を完了するための時間を増やし、選択バイアス５１２と比較してより多くの電力を使用し得る。したがって、電力とレイテンシを減らすことと選択失敗を減らすこととの間にはトレードオフが存在する。
【００３６】
図６は、例示的なスキーム６００を示す。いくつかの例では、スキーム６００は、第１リフレッシュ書き込み動作（書き込み＃１）のための選択バイアス５１２および最大選択バイアス５１４の使用を組み込み得る。これらの例では、閾値電圧分布６０５は、ドリフト後の抵抗型メモリセルの閾値電圧分布を表し得る。言い換えれば、閾値電圧分布６０５は、ある期間後のＲＥＳＥＴ値でプログラムされたメモリセルの閾値電圧分布を示す。図６に示すように、閾値電圧分布６０５は、メモリセルのＶｔのすべてを選択バイアス５１２よりも大きいレベルまでドリフトさせ、メモリセルのＶｔの大部分を最大選択バイアス５１４よりも大きいレベルまでドリフトさせたＶｔドリフトを有し得る。例は、閾値電圧分布６０５の特定の期間に限定されないが、ドリフト後の期間は４８時間であり得、その開始は４８時間ドリフトクロックを開始または設定し得る。いくつかの例では、ドリフト後の期間は、メモリセルのＶｔｓが時間の経過に伴いどれだけドリフトし得るかに少なくとも部分的に基づいて、４８時間を超えても４８時間未満であってもよい。選択バイアス５１２および最大選択バイアス５１４を大幅に上回って閾値電圧分布をドリフトさせ得る高レートのＶｔドリフトは、より短い期間（例えば２４時間）を必要とし得る。また、４８時間後に依然として最大選択バイアス５１４を下回り得るように閾値電圧分布をドリフトさせ得る低レートのＶｔドリフトは、より長い期間（例えば７２時間）を使用し得る。
【００３７】
いくつかの例によれば、スキーム６００は、最初に、より低い選択バイアス５１２を使用して、第１リフレッシュ書き込み動作に対してメモリセルを選択しようと試み得る。これらの例では、閾値電圧分布６０５のメモリセルのＶｔは選択バイアス５１２より大きいため、スナップ検出６１２は、スナップバックイベントを発生したメモリセルがなく、したがって、メモリセルが選択されなかったことを示す。検出されたスナップバックイベントの欠如に基づいて、最大選択バイアス５１４が次いでメモリセルに印加され得、第２スナップ検出６１６は、複数のメモリセルの少なくとも一部がスナップバックイベントを発生していたが、大部分はスナップバックイベントを発生していなかったことを示し得る。
【００３８】
いくつかの例では、スキーム６００は、第２リフレッシュ書き込み動作の使用を含み得る。これらの例では、閾値電圧分布６１５は、第１リフレッシュ書き込み動作に起因して閾値電圧分布が左にシフトしたが、閾値電圧分布６１５が選択バイアス５１２を下回るほどシフトしていないことを示す。選択バイアス５１２が第２リフレッシュ書き込み動作に使用される場合、複数のメモリセルの少なくとも一部は、スナップ検出６１８により検出される選択失敗を有するであろう。複数のメモリセルの少なくとも一部に対して検出されたスナップバックイベントの欠如に基づいて、次に、最大選択バイアス５１４をメモリセルに印加し、そして、第２スナップ検出６２０は、メモリセルの実質的により大きな部分（例えば、リフレッシュ書き込み動作を受信する全メモリセルの９９％以上）がスナップバックイベントを発生したことを示し得る。スナップ検出６２０でメモリセルの実質的により大きな部分の「スナップバック」を検出することは、許容可能な数のメモリセルについて選択が成功したことの確認として役立つ。
【００３９】
いくつかの例によれば、図６に示されるように、閾値電圧分布６２５は、書き込み＃２後のメモリセルの閾値電圧分布を示し得る。つまり、第２リフレッシュ書き込み動作の後。これらの例では、閾値電圧分布６２５が、選択バイアス５１２または最大選択バイアス５１４のいずれかを使用して、リフレッシュ書き込み動作に対してメモリセルを選択し得るように現在シフトされている。いくつかの例では、４８時間のドリフトクロックをリセットまたは再起動して、新しい期間を開始し得る。
【００４０】
いくつかの例では、メモリセルの閾値数が第１リフレッシュ書き込み動作のための選択バイアス５１２の使用を介して選択されなかった場合、複数のメモリセルに対して第２ＲＥＳＥＴ書き込み動作を実施するかどうかの判定を行うことができる。メモリセルの数が選択バイアス５１２で正常に選択されず、選択を成功させるために最大選択バイアス５１４が必要な場合、閾値は予想されるＲＢＥＲに基づいてもよい。したがって、第２リフレッシュ書き込み動作は、閾値に基づいてのみトリガし得る。
【００４１】
図７は、例示的なスキーム７００を示す。いくつかの例では、スキーム７００は、第１リフレッシュ書き込み動作のための選択バイアス５１２および最大選択バイアス５１４の使用を組み込み得る。これらの例では、閾値電圧分布７０５は、ドリフト後の抵抗型メモリセルの閾値電圧分布を表し得る。図７に示すように、閾値電圧分布７０５は、メモリセルのＶｔのすべてを最大選択バイアス５１２よりも大きいレベルまでドリフトさせ、メモリセルのＶｔの大部分を最大選択バイアス５１４よりも大きいレベルまでドリフトさせたＶｔドリフトを有し得る。例は、閾値電圧分布７０５の任意の特定の期間に限定されないが、ドリフト後の期間は４８時間であり得、その開始は４８時間ドリフトクロックを開始または設定し得る。いくつかの例では、ドリフト後の期間は、メモリセルのＶｔｓが時間の経過に伴いどれだけドリフトし得るかに少なくとも部分的に基づいて、４８時間を超えても４８時間未満であってもよい。選択バイアス５１２および最大選択バイアス５１４を大幅に上回って閾値電圧分布をドリフトさせ得る高レートのＶｔドリフトは、より短い期間を必要とし得る。また、４８時間後に選択バイアス５１２および最大選択バイアス５１４をまだ下回り得るように閾値電圧分布をドリフトさせ得る低レートのＶｔドリフトは、より長い期間を使用し得る。
【００４２】
いくつかの例によれば、スキーム７００は、最初に、より低い選択バイアス５１２を使用して、第１リフレッシュ書き込み動作に対してメモリセルを選択しようと試み得る。これらの例では、閾値電圧分布７０５のメモリセルのＶｔは最大選択バイアス５１２よりも大きいため、スナップ検出７１２は、スナップバックイベントが発生したメモリセルがなく、したがって、メモリセルが選択されなかったことを示す。検出されたスナップバックイベントの欠如に基づいて、最大選択バイアス５１４が次いでメモリセルに印加され得る。しかしながら、スキーム７００は、第２スナップ検出が実装されないという点でスキーム６００とは異なる。第２スナップ検出を削除すると、電力を節約し（例えば、スナップ検出結果をラッチするために回路に電力を供給する必要がない）、第２リフレッシュ書き込み動作をより迅速に完了し得る。ただし、第２スナップ検出を削除すると、最大選択バイアス５１４を使用するときにメモリセルが選択されたかどうかに関してある程度の不確実性があるというトレードオフが生じ得る。
【００４３】
いくつかの例では、スキーム７００は、第２リフレッシュ書き込み動作の使用を含み得る。これらの例では、閾値電圧分布７１５は、閾値電圧分布が第１リフレッシュ書き込み動作に起因して左にシフトしたが、まだ閾値電圧分布７１５が選択バイアス５１２を下回るほどまだシフトしていないことを示す。選択バイアス５１２が、第２リフレッシュ書き込み動作に使用される場合、複数のメモリセルの少なくとも一部は、スナップ検出７１８によって検出される選択失敗を有するであろう。複数のメモリセルの少なくとも一部に対して検出されたスナップバックイベントの欠如に基づいて、次に、メモリセルが選択されたことを確認するための第２スナップ検出なしに、最大選択バイアス５１４をメモリセルに印加し得る。
【００４４】
いくつかの例によれば、図７に示されるように、閾値電圧分布７２５は、書き込み＃２後のメモリセルの閾値電圧分布を示し得る。つまり、第２リフレッシュ書き込み動作の後。これらの例では、閾値電圧分布７２５は、選択バイアス５１２または最大選択バイアス５１４のいずれかを使用してリフレッシュ書き込み動作に対してメモリセルを選択し得るように現在十分にシフトされている。いくつかの例では、４８時間のドリフトクロックをリセットまたは再起動して、新しい期間を開始し得る。
【００４５】
いくつかの例では、メモリセルの閾値数が第１リフレッシュ書き込み動作のための選択バイアス５１２の使用を介して選択されなかった場合、複数のメモリセルに対して第２ＲＥＳＥＴ書き込み動作を実施するかどうかの判定を行うことができる。メモリセルの数が選択バイアス５１２で正常に選択されない場合、閾値は予想されるＲＢＥＲに基づいてもよい。したがって、第２リフレッシュ書き込み動作は、閾値に基づいてのみトリガされ得る。
【００４６】
図８は、装置８００の例示的なブロック図を示す。図８に示される装置８００は、特定のトポロジーにおいて限られた数の要素を有するが、装置８００は、所与の実装に所望の代替トポロジーにおいてより多いまたはより少ない要素を含み得ることが理解され得る。
【００４７】
装置８００は、回路８２０によってサポートされてもよく、装置８００は、メモリセルにアクセスするためにも使用され得るインタフェースを介して（例えば、読み取りまたは書き込み動作を介して）、メモリデバイスまたはメモリデバイスのメモリセルに結合されたメモリシステムで維持されるコントローラであり得る。メモリデバイスは、ホストコンピューティングプラットフォームに結合されるか、ホストコンピューティングプラットフォームに含まれ得る。回路８２０は、１つまたは複数のソフトウェアまたはファームウェア実装ロジック、構成要素またはモジュール８２２−ａ（例えば、少なくとも部分的にメモリデバイスのコントローラによって実装される）を実行するように配置され得る。本明細書で使用される「ａ」と「ｂ」および「ｃ」ならびに同様の指定子は、任意の正の整数を表す変数であることを意図することに留意する価値がある。したがって、例えば、実装がａ＝４の値を設定する場合、ロジック、構成要素、またはモジュール８２２−ａのソフトウェアまたはファームウェアの完全なセットは、ロジック８２２−１、８２２−２、８２２−３、または８２２−４を含み得る。また、「ロジック」の少なくとも一部は、コンピュータ可読媒体に格納されたソフトウェア／ファームウェアであり得、または少なくとも部分的にハードウェアでロジックは図８に示されているが、個別のボックスとして実装され得、これは、ロジックを個別のコンピュータ可読媒体構成要素（例えば、個別のメモリなど）のストレージや、個別のハードウェア構成要素（例えば、個別の特定用途向け集積回路（ＡＳＩＣ）またはフィールドプログラマブルゲートアレイ（ＦＰＧＡ））による実装に限定しない。
【００４８】
いくつかの例によれば、回路８２０は、プロセッサまたはプロセッサ回路を含み得る。プロセッサまたはプロセッサ回路は、ＡＭＤ（登録商標）Ａｔｈｌｏｎ（登録商標）、Ｄｕｒｏｎ（登録商標）、およびＯｐｔｅｒｏｎ（登録商標）プロセッサ、ＡＲＭ（登録商標）アプリケーション、組み込みおよび安全なプロセッサ、ＩＢＭ（登録商標）およびＭｏｔｏｒｏｌａ（登録商標）ＤｒａｇｏｎＢａｌｌ（登録商標）およびＰｏｗｅｒＰＣ（登録商標）プロセッサ、ＩＢＭおよびＳｏｎｙ（登録商標）Ｃｅｌｌプロセッサ、Ｉｎｔｅｌ（登録商標）Ａｔｏｍ（登録商標）、Ｃｅｌｅｒｏｎ（登録商標）、Ｃｏｒｅ（２）Ｄｕｏ（登録商標）、Ｃｏｒｅ  ｉ３、Ｃｏｒｅ  ｉ５、Ｃｏｒｅ  ｉ７、Ｉｔａｎｉｕｍ（登録商標）、Ｐｅｎｔｉｕｍ（登録商標）、Ｘｅｏｎ（登録商標）、Ｘｅｏｎ  Ｐｈｉ（登録商標）およびＸＳｃａｌｅ（登録商標）プロセッサおよび類似のプロセッサを含むがこれらに限定されない様々な市販のプロセッサのいずれかであり得る。いくつかの例によれば、回路８２０はまた、１つまたは複数のＡＳＩＣまたはＦＰＧＡを含み得、いくつかの例では、少なくともいくつかのロジック８２２−ａは、これらのＡＳＩＣまたはＦＰＧＡのハードウェア要素として実装され得る。
【００４９】
いくつかの例によれば、装置８００は選択ロジック８２２−１を含み得る。選択ロジック８２２−１は、１つまたは複数の選択バイアス電圧をメモリセルに印加することにより、第１リフレッシュ書き込み動作に対してメモリデバイスの複数のメモリセルの中からメモリセルを選択するために回路８２０によって実行されるロジックおよび／または特徴であり得る。これらの例では、メモリセルの選択は、ドリフトクロック終了８１０を介して受信された期間の終了の指示の受信に応答し得る。１つまたは複数の選択バイアス電圧は、選択バイアス電圧８３０を介してメモリセルに印加され得る。
【００５０】
いくつかの例では、装置８００は、スナップ検出ロジック８２２−２も含み得る。スナップ検出ロジック８２２−２は、回路８２０によって実行されるロジックおよび／または特徴であり得、１つまたは複数の選択バイアス電圧が印加されている間、メモリセルに対してスナップバックイベントが検出されたかどうかに基づいて、メモリセルが第１リフレッシュ書き込み動作に対して選択たかどうかを判定する。これらの例では、スナップ検出８４０は、「スナップバック」イベントが検出されたかどうかの表示を含み得る。
【００５１】
いくつかの例によれば、装置８００はまた、書き込みパルスロジック８２２−３を含み得る。書き込みパルスロジック８２２−３は、回路８２０によって実行されるロジックおよび／または特徴であり得、第１リフレッシュ書き込み動作のためにメモリセルに書き込みパルスを印加させる。これらの例では、書き込みバイアス８４５は、書き込みパルスを引き起こすのに十分な書き込みバイアス電圧を含み得る。例えば、第１リフレッシュ書き込み動作がＲＥＳＥＴ書き込み動作である場合、書き込みバイアス８４５は、ＲＥＳＥＴ書き込みパルスを生じさせるために約４．０Ｖから５．０ＶのＲＥＳＥＴバイアス電圧を含み得る。
【００５２】
いくつかの例では、選択ロジック８２２−１は、第１リフレッシュ書き込み動作中に、スナップ検出ロジック８２２−２によってメモリセルに対してスナップバックイベントが検出されないことに基づいて、１つまたは複数の選択バイアス電圧の再印加により、第２リフレッシュ書き込み動作に対してメモリセルを選択し得る。この第２リフレッシュ書き込み動作では、選択バイアス電圧８３５を介して１つまたは複数の選択バイアス電圧を再印加し得る。また、書き込みパルスロジック８２２−３は、第２リフレッシュ書き込み動作のためにメモリセルに第２書き込みパルスを印加させ得る。
【００５３】
いくつかの例によれば、スナップ検出ロジック８２２−２は、１つまたは複数の選択バイアス電圧が再印加されている間、メモリセルに対してスナップバックイベントが検出されたかどうかに基づいて、メモリセルが第２リフレッシュ書き込み動作に対して選択されたかどうかを判定し得る。いくつかの例では、装置８００は識別ロジック８２２−４も含み得る。識別ロジック８２２−４は、回路８２０によって実行されるロジックおよび／または特徴であり得、メモリセルが第２リフレッシュ書き込み動作に続いてスナップバックイベントを検出しなかったという指示をスナップ検出ロジック８２２−２から受信する。次に、識別ロジック８２２−４は、選択失敗を引き起こす期間（例えば、４８時間以上）にわたってＶｔドリフトを有するものとしてメモリセルを識別し得る。この例では、選択失敗は、１つまたは複数の選択バイアス電圧が再印加されている間、スナップ検出ロジック８２２−２によるメモリセルに対してスナップバックイベントの検出なしまたは検出の欠如に基づいている。
【００５４】
いくつかの例では、スナップ検出ロジック８２２−２が第１または第２リフレッシュ書き込み動作のいずれかのスナップバックイベントを検出した場合、選択ロジック８２２−１はリセットドリフトクロック８１５を介してドリフトクロックのリセットを引き起こし得る。例えば、第１リフレッシュ書き込み動作に対してスナップバックイベントが検出された場合、第２リフレッシュ書き込み動作は不要であり得、第１リフレッシュ書き込み動作後にドリフトクロックをリセットできる。第２リフレッシュ書き込み動作に対してスナップバックイベントが検出された場合、メモリセルは、識別ロジック８２２−４によってドリフトクロックによって保持されている過度のＶｔドリフトを期間にわたって有するものとして識別されないため、ドリフトクロックは第２リフレッシュ書き込み動作後にリセットできる。
【００５５】
本明細書には、開示されたアーキテクチャの新規な態様を実行するための例示的な方法論を表すロジックフローのセットが含まれる。一方、説明を簡単にするために、本明細書に示す１つまたは複数の方法論は一連の行為として示され説明されているが、当業者は方法論が行為の順序に限定されないことを理解および認識するだろう。いくつかの行為は、それに応じて、本明細書に示され説明されたものとは異なる順序でおよび／または他の行為と同時に発生し得る。例えば、当業者は、方法論が代替的に、状態図などの一連の相互に関係する状態またはイベントとして表され得ることを理解および認識するだろう。さらに、新しい実装には、方法論に示されているすべての行為が必要ではあり得ない。
【００５６】
ロジックフローは、ソフトウェア、ファームウェア、および／またはハードウェアで実装され得る。ソフトウェアおよびファームウェアの実施形態では、光学、磁気、または半導体ストレージなどの少なくとも１つの非一時的コンピュータ可読媒体または機械可読媒体に格納されたコンピュータ実行可能命令によってロジックフローを実装し得る。実施形態はこの文脈に限定されない。
【００５７】
図９は、ロジックフロー９００の例を示す。ロジックフロー９００は、装置８００など、本明細書で説明する１つまたは複数のロジック、特徴、またはデバイスによって実行される動作の一部またはすべてを表し得る。より具体的には、ロジックフロー９００は、選択ロジック８２２−１、スナップ検出ロジック８２２−２、書き込みパルスロジック８２２−３、または識別ロジック８２２−４のうちの１つまたは複数によって実装され得る。
【００５８】
いくつかの例によれば、ブロック９０２のロジックフロー９００は、メモリセルに１つまたは複数の選択バイアス電圧を印加することにより、第１リフレッシュ書き込み動作に対してメモリデバイスのメモリセルを選択し得る。これらの例では、選択ロジック８２２−１はメモリセルを選択し得る。
【００５９】
いくつかの例では、ブロック９０４のロジックフロー９００は、１つまたは複数の選択バイアス電圧が印加されている間、メモリセルに対してスナップバックイベントが検出されたかどうかに基づいて、メモリセルが第１リフレッシュ書き込み動作に対して選択されたかどうかを判定し得る。これらの例では、スナップ検出ロジック８２２−２は、スナップバックイベントが検出されたかどうかに基づいて、メモリセルが選択されたかどうかを判定し得る。
【００６０】
いくつかの例によれば、ブロック９０６でのロジックフロー９００は、１つまたは複数の選択バイアス電圧が印加されている間、メモリセルに対してスナップバックイベントが検出されないことに基づいて、１つまたは複数の選択バイアス電圧の再印加により、第２リフレッシュ書き込み動作に対してメモリセルを選択し得る。これらの例について、選択ロジック８２２−１は、スナップバックイベントが検出されなかったというスナップ検出ロジック８２２−２からの指示に基づいて、１つまたは複数の選択バイアス電圧を再印加させ得る。
【００６１】
図１０は、第１記憶媒体の例を示す。図１０に示されるように、第１記憶媒体は、記憶媒体１０００を含む。記憶媒体１０００は、製品を含み得る。いくつかの例では、記憶媒体１０００は、光学、磁気、または半導体ストレージなどの任意の非一時的コンピュータ可読媒体または機械可読媒体を含み得る。記憶媒体１０００は、ロジックフロー９００を実装するための命令などの様々な種類のコンピュータ実行可能命令を格納し得る。コンピュータ可読記憶媒体または機械可読記憶媒体の例は、揮発性メモリまたは不揮発性メモリ、リムーバブルまたは非リムーバブルメモリ、消去可能または非消去可能メモリ、書き込み可能または書き換え可能メモリなどを含む、電子データを格納できる任意の有形媒体を含み得る。コンピュータ実行可能命令の例は、ソースコード、コンパイル済みコード、解釈済みコード、実行可能コード、静的コード、動的コード、対象物指向コード、視覚コードなどの任意の適切なタイプのコードを含み得る。例はこの文脈に限定されない。
【００６２】
図１１は、例示的なコンピューティングプラットフォーム１１００を示す。図１１に示されるように、いくつかの例では、コンピューティングプラットフォーム１１００は、メモリシステム１１３０、処理構成要素１１４０、他のプラットフォーム構成要素１１５０または通信インタフェース１１６０を含み得る。いくつかの例によれば、コンピューティングプラットフォーム１１００はコンピューティングデバイスに実装され得る。
【００６３】
いくつかの例によれば、メモリシステム１１３０は、コントローラ１１３２およびメモリデバイス１１３４を含み得る。これらの例では、コントローラ１１３２に常駐または配置されるロジックおよび／または特徴は、装置８００の少なくともいくつかの処理動作またはロジックを実行し得、また記憶媒体１０００を含む記憶媒体を含み得る。また、メモリデバイス１１３４は、図１および図２に示されるシステム１００またはアレイ部分２００について上述した同様のタイプの不揮発性メモリ（図示せず）を含み得る。いくつかの例では、コントローラ１１３２は、メモリデバイス１１３４と同じダイの一部であり得る。他の例では、コントローラ１１３２およびメモリデバイス１１３４は、プロセッサ（例えば、処理構成要素１１４０に含まれる）と同じダイまたは集積回路上に配置され得る。さらに他の例では、コントローラ１１３２は、メモリデバイス１１３４と結合された個別のダイまたは集積回路内にあり得る。
【００６４】
いくつかの例によれば、処理構成要素１１４０は、様々なハードウェア要素、ソフトウェア要素、または両方の組み合わせを含み得る。ハードウェア要素の例は、デバイス、ロジックデバイス、構成要素、プロセッサ、マイクロプロセッサ、回路、プロセッサ回路、回路要素（例えば、トランジスタ、抵抗器、コンデンサ、インダクタなど）、集積回路、ＡＳＩＣ、プログラマブルロジックデバイス（ＰＬＤ）、デジタルシグナルプロセッサ（ＤＳＰ）、ＦＰＧＡ／プログラマブルロジック、メモリユニット、ロジックゲート、レジスタ、半導体デバイス、チップ、マイクロチップ、チップセットなどを含み得る。ソフトウェア要素の例は、ソフトウェア構成要素、プログラム、アプリケーション、コンピュータプログラム、アプリケーションプログラム、システムプログラム、ソフトウェア開発プログラム、マシンプログラム、オペレーティングシステムソフトウェア、ミドルウェア、ファームウェア、ソフトウェアモジュール、ルーチン、サブルーチン、機能、方法、手順、ソフトウェアインタフェース、ＡＰＩ、命令セット、コンピューティングコード、コンピュータコード、コードセグメント、コンピュータコードセグメント、ワード、値、シンボル、またはそれらの任意の組み合わせを含み得る。例がハードウェア要素および／またはソフトウェア要素を使用して実装されているかどうかを判定する段階は、所望の計算レート、電力レベル、熱耐性、処理サイクルの予算、入力データレート、出力データレート、メモリリソース、データバス速度、および所与の例の所望のその他の設計または性能の制約などの様々な要因に応じて異なり得る。
【００６５】
いくつかの例では、他のプラットフォーム構成要素１１５０は、１つまたは複数のプロセッサ、マルチコアプロセッサ、コプロセッサ、メモリユニット、チップセット、コントローラ、周辺機器、インタフェース、発振器、タイミングデバイス、ビデオカード、オーディオカード、マルチ媒体Ｉ／Ｏ構成要素（例えばデジタルディスプレイ）、電源などの一般的なコンピューティング要素を含み得る。他のプラットフォーム構成要素１１５０またはストレージシステム１１３０のいずれかに関連付けられたメモリユニットの例は、限定されないが、読み取り専用メモリ（ＲＯＭ）、ＲＡＭ、ＤＲＡＭ、ＤＤＲ  ＤＲＡＭ、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）、ＤＤＲ  ＳＤＲＡＭ、ＳＲＡＭ、プログラマブルＲＯＭ（ＰＲＯＭ）、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ、強誘電体メモリ、ＳＯＮＯＳメモリ、強誘電体ポリマーメモリなどのポリマーメモリ、ナノワイヤ、ＦｅＴＲＡＭまたはＦｅＲＡＭ、オボニックメモリ、相変化メモリ、メモリスタ、ＳＴＴ−ＭＲＡＭ、磁気カードまたは光カード、および情報の格納に適したその他の種類の記憶媒体などの１つまたは複数の高速メモリユニットの形態で、様々な種類のコンピュータ可読記憶媒体および機械可読記憶媒体を含み得る。
【００６６】
いくつかの例では、通信インタフェース１１６０は、通信インタフェースをサポートするためのロジックおよび／または特徴を含み得る。これらの例では、通信インタフェース１１６０は、直接通信リンクまたはネットワーク通信リンクを介して通信するために、様々な通信プロトコルまたは標準に従って動作する１つまたは複数の通信インタフェースを含み得る。直接通信は、通信プロトコルまたは１つまたは複数の業界標準（産物およびバリアントを含む）で説明されているＳＭＢｕｓ仕様、ＰＣＩｅ仕様、ＮＶＭｅ仕様、ＳＡＴＡ仕様、ＳＡＳ仕様、またはＵＳＢ仕様に関連するものなどの標準の使用を介して、直接インタフェースを介して行われ得る。ネットワーク通信は、ＩＥＥＥによって公表された１つまたは複数のイーサネット（登録商標）規格に記載されているような通信プロトコル又は規格を使用して、ネットワークインタフェースを介して行われ得る。例えば、そのようなイーサネット（登録商標）規格の１つには、ＩＥＥＥ  ８０２．３−２０１２、すなわち２０１１年１２月に公開された搬送波感知多重アクセス／衝突検出（ＣＳＭＡ／ＣＤ）アクセス方法および物理層仕様書（以下「ＩＥＥＥ  ８０２．３」）を含み得る。
【００６７】
コンピューティングプラットフォーム１１００は、例えば、ユーザ機器、コンピュータ、パーソナルコンピュータ（ＰＣ）、デスクトップコンピュータ、ラップトップコンピュータ、ノートブックコンピュータ、ネットブックコンピュータ、タブレット、スマートフォン、組み込み電子機器、ゲームコンソール、サーバー、サーバーアレイまたはサーバーファーム、ウェブサーバー、ネットワークサーバー、インターネットサーバー、ワークステーション、ミニコンピュータ、メインフレームコンピュータ、スーパーコンピュータ、ネットワークアプライアンス、ウェブアプライアンス、分散コンピューティングシステム、マルチプロセッサシステム、プロセッサベースのシステム、またはそれらの組み合わせであり得るコンピューティングデバイスの一部であり得る。したがって、本明細書で説明されるコンピューティングプラットフォーム１１００の機能および／または特定の構成は、適切に望まれるように、コンピューティングプラットフォーム１１００の様々な実施形態に含まれるかまたは省略され得る。
【００６８】
コンピューティングプラットフォーム１１００の構成要素および特徴は、個別の回路、ＡＳＩＣ、ロジックゲート、および／またはシングルチップアーキテクチャの任意の組み合わせを使用して実装され得る。さらに、コンピューティングプラットフォーム１１００の特徴は、適当に適切な場合、マイクロコントローラ、プログラマブルロジックアレイおよび／またはマイクロプロセッサ、または前述のものの任意の組み合わせを使用して実装され得る。本明細書では、ハードウェア、ファームウェア、および／またはソフトウェア要素を、集合的または個別に「ロジック」、「回路」、または「電気回路」と呼ぶ場合があることに留意されたい。
【００６９】
図示されていないが、任意のシステムは、限定されないが、バッテリー、少なくとも交流電流を受け取って直流電流を供給するためのＡＣ−ＤＣコンバーター、再生可能エネルギー源（例えば、太陽光発電またはモーションベースの電力）などの電源を含み、これらの電源を使用し得る。
【００７０】
少なくとも１つの例の１つまたは複数の態様は、プロセッサ内の様々なロジックを表す少なくとも１つの機械可読媒体に格納された代表的な命令によって実装され得、これらの命令は、機械、コンピューティングデバイス、またはシステムによって読み取られると、機械、コンピューティングデバイス、またはシステムに、本明細書に記載の技術を実行するためのロジックを作成させる。そのような表現は、有形の機械可読媒体に格納され、様々な顧客または製造施設に供給されて、実際にロジックまたはプロセッサを作成する製造機械にロードされ得る。
【００７１】
様々な例は、ハードウェア要素、ソフトウェア要素、または両方の組み合わせを使用して実装され得る。いくつかの例では、ハードウェア要素は、デバイス、構成要素、プロセッサ、マイクロプロセッサ、回路、回路要素（例えば、トランジスタ、抵抗、コンデンサ、インダクタなど）、集積回路、ＡＳＩＣ、ＰＬＤ、ＤＳＰ、ＦＰＧＡ、メモリユニット、ロジックゲート、レジスタ、半導体デバイス、チップ、マイクロチップ、チップセットなどを含み得る。いくつかの例では、ソフトウェア要素は、ソフトウェア構成要素、プログラム、アプリケーション、コンピュータプログラム、アプリケーションプログラム、システムプログラム、マシンプログラム、オペレーティングシステムソフトウェア、ミドルウェア、ファームウェア、ソフトウェアモジュール、ルーチン、サブルーチン、機能、方法、手順、ソフトウェアインタフェース、ＡＰＩ、命令セット、コンピューティングコード、コンピュータコード、コードセグメント、コンピュータコードセグメント、ワード、値、シンボル、またはそれらの任意の組み合わせを含み得る。ハードウェア要素および／またはソフトウェア要素を使用して例を実装するかどうかを判定する段階は、所望の計算レート、電力レベル、熱耐性、処理サイクルの予算、入力データレート、出力データレート、メモリリソース、データバス速度および所与の実装に所望のその他の設計または性能の制約など、様々な要因に応じて異なり得る。
【００７２】
いくつかの例は、製造品または少なくとも１つのコンピュータ可読媒体を含み得る。コンピュータ可読媒体は、ロジックを格納するための非一時的記憶媒体を含み得る。いくつかの例では、非一時的記憶媒体は、揮発性メモリまたは不揮発性メモリ、リムーバブルまたは非リムーバブルメモリ、消去可能または非消去可能メモリ、書き込み可能または書き換え可能なメモリなどを含む、電子データを格納できる１つまたは複数のタイプのコンピュータ可読記憶媒体含み得る。いくつかの例では、ロジックは、ソフトウェア構成要素、プログラム、アプリケーション、コンピュータプログラム、アプリケーションプログラム、システムプログラム、マシンプログラム、オペレーティングシステムソフトウェア、ミドルウェア、ファームウェア、ソフトウェアモジュール、ルーチン、サブルーチン、機能、方法、手順、ソフトウェアインタフェース、ＡＰＩ、命令セット、コンピューティングコード、コンピュータコード、コードセグメント、コンピュータコードセグメント、ワード、値、シンボル、またはそれらの任意の組み合わせなどの様々なソフトウェア要素を含み得る。
【００７３】
いくつかの例によれば、コンピュータ可読媒体は、命令を格納または維持するための非一時的記憶媒体を含み得、機械、コンピューティングデバイス、またはシステムによって実行されると、機械、コンピューティングデバイス、またはシステムに、説明された例に従って方法および／または動作を実行させる。命令は、ソースコード、コンパイル済みコード、解釈済みコード、実行可能コード、静的コード、動的コードなどの任意の適切なタイプのコードを含み得る。命令は、機械、コンピューティングデバイスまたはシステムに特定の機能を実行するように指示するために、事前定義されたコンピュータ言語、方法、または構文に従って実装され得る。命令は、適切な高レベル、低レベル、対象物指向、視覚、コンパイル済みおよび／または解釈済みプログラミング言語を使用して実装され得る。
【００７４】
いくつかの例は、「一例では」または「例」という表現とその派生語を使用して説明できる。これらの用語は、例に関連して説明した特定の特徴、構造、または特性が少なくとも１つの例に含まれることを意味する。明細書の様々な場所での「一例では」というフレーズの出現は、必ずしもすべてが同じ例を指しているわけではない。
【００７５】
いくつかの例は、「結合された（ｃｏｕｐｌｅｄ）」および「接続された（ｃｏｎｎｅｃｔｅｄ）」という表現とその派生語を使用して説明できる。これらの用語は、必ずしも互いの同義語として意図されているわけではありない。例えば、「接続された（ｃｏｎｎｅｃｔｅｄ）」および／または「結合された（ｃｏｕｐｌｅｄ）」という用語を使用した説明は、２つ以上の要素が互いに直接物理的または電気的に接触していることを示し得る。ただし、「結合された（ｃｏｕｐｌｅｄ）」という用語は、２つ以上の要素が互いに直接接触していないが、それでも互いに協働または相互作用していることを意味する場合もある。
【００７６】
以下の例は、本明細書で開示される技術の追加の例に関する。
【００７７】
実施例１．例の装置は、メモリデバイスのメモリセルにアクセスするインタフェースを含み得る。装置はまた、メモリデバイス用のコントローラを含み得る。これらの例では、コントローラは、その少なくとも一部がハードウェアとして実装されるロジックを含み得、ロジックは、メモリセルへの１つまたは複数の選択バイアス電圧の印加により、第１リフレッシュ書き込み動作に対して複数のメモリセルの中からメモリセルを選択し得る。ロジックはまた、１つまたは複数の選択バイアス電圧が印加されている間、メモリセルに対してスナップバックイベントが検出されたかどうかに基づいて、メモリセルが第１リフレッシュ書き込み動作に対して選択たかどうかを判定し得る。ロジックはまた、１つまたは複数の選択バイアス電圧が印加されている間、メモリセルに対してスナップバックイベントが検出されないことに基づいて、１つまたは複数の選択バイアス電圧の再印加により、第２リフレッシュ書き込み動作に対してメモリセルを選択し得る。
【００７８】
実施例２．実施例１の装置はまた、期間の終了に応答して、第１リフレッシュ書き込み動作に対してメモリセルを選択するためのロジックを含み得る。
【００７９】
実施例３．実施例２の装置は、期間が４８時間であり得る。
【００８０】
実施例４．実施例２の装置は、１つまたは複数の選択バイアス電圧が再印加されている間、メモリセルに対してスナップバックイベントが検出されたかどうかに基づいて、メモリセルが第２リフレッシュ書き込み動作に対して選択されたかどうかを判定するロジックも含み得る。ロジックはまた、１つまたは複数の選択バイアス電圧が再印加されている間、メモリセルに対してスナップバックイベントが検出されないことに基づいて、選択失敗を引き起こす電圧閾値ドリフトを期間にわたって有するものとしてメモリセルを識別し得る。
【００８１】
実施例５．実施例１の装置、第１リフレッシュ書き込み動作および第２リフレッシュ書き込み動作は、ＲＥＳＥＴ書き込み動作であり得る。
【００８２】
実施例６．実施例１の装置では、１つまたは複数の選択バイアス電圧は、プログラミング時間制限内のリフレッシュ書き込み動作に対してメモリセルを選択するための最高選択バイアス電圧である第１選択バイアス電圧と、最高選択バイアス電圧より低い第２選択バイアス電圧とを含み得る。
【００８３】
実施例７．実施例１の装置では、メモリセルは不揮発性メモリセルであってもよく、不揮発性メモリセルは、カルコゲナイド相変化材料を使用する相変化メモリ、強誘電体メモリ、メモリ、ポリマーメモリ、強誘電体ポリマーメモリ、ＦｅＴＲＡＭ、ＦｅＲＡＭ、オボニックメモリ、ナノワイヤメモリ、ＭＲＡＭまたはＳＴＴ−ＭＲＡＭを含む。
【００８４】
実施例８．実施例１の装置では、また、コントローラに通信可能に結合された１つまたは複数のプロセッサ、装置に通信可能に結合されたネットワークインタフェース、装置に結合されたバッテリー、または装置に通信可能に結合されたディスプレイ、のうちの１つまたは複数を含み得る。
【００８５】
実施例９．例示的な方法は、１つまたは複数の選択バイアス電圧をメモリセルに印加することにより、第１リフレッシュ書き込み動作に対してメモリデバイスのメモリセルを選択する段階を含み得る。方法はまた、１つまたは複数の選択バイアス電圧が印加されている間、メモリセルに対してスナップバックイベントが検出されたかどうかに基づいて、メモリセルが第１リフレッシュ書き込み動作に対して選択たかどうかを判定する段階を含み得る。方法はまた、１つまたは複数の選択バイアス電圧が印加されている間、メモリセルに対してスナップバックイベントが検出されないことに基づいて、１つまたは複数の選択バイアス電圧の再印加により、第２リフレッシュ書き込み動作に対してメモリセルを選択する段階を含み得る。
【００８６】
実施例１０．実施例９の方法では、第１リフレッシュ書き込み動作に対してメモリセルを選択する段階は、期間の終了に応答し得る。
【００８７】
実施例１１．実施例１０の方法では、期間が４８時間であり得る。
【００８８】
実施例１２．実施例１０の方法はまた、１つまたは複数の選択バイアス電圧が再印加されている間、メモリセルに対してスナップバックイベントが検出されたかどうかに基づいて、メモリセルが第２リフレッシュ書き込み動作に対して選択されたかどうか判定する段階を含み得る。方法はまた、１つまたは複数の選択バイアス電圧が再印加されている間、メモリセルに対してスナップバックイベントが検出されないことに基づいて、選択失敗を引き起こす電圧閾値ドリフトを期間にわたって有するものとしてメモリセルを識別する段階を含み得る。
【００８９】
実施例１３．実施例９の方法、第１リフレッシュ書き込み動作および第２リフレッシュ書き込み動作は、ＲＥＳＥＴ書き込み動作であり得る。
【００９０】
実施例１４．実施例９の方法では、１つまたは複数の選択バイアス電圧は、プログラミング時間制限内のリフレッシュ書き込み動作に対してメモリセルを選択するための最高選択バイアス電圧である第１選択バイアス電圧と、最高選択バイアス電圧より低い第２選択バイアス電圧とを含み得る。
【００９１】
実施例１５．実施例９の方法では、メモリセルは不揮発性メモリセルであってもよく、不揮発性メモリセルは、カルコゲナイド相変化材料を使用する相変化メモリ、強誘電体メモリ、メモリ、ポリマーメモリ、強誘電体ポリマーメモリ、ＦｅＴＲＡＭ、ＦｅＲＡＭ、オボニックメモリ、ナノワイヤメモリ、ＭＲＡＭまたはＳＴＴ−ＭＲＡＭを含む。
【００９２】
実施例１６．少なくとも１つの機械可読媒体の例は、システムによる実行に応答して、システムに実施例９から１５のいずれか１つによる方法を実行させ得る複数の命令を含み得る。
【００９３】
実施例１７．例示的な装置は、実施例９から１５のいずれか１つの方法を実行する手段を含み得る。
【００９４】
実施例１８．例示的なシステムは、メモリデバイス用の複数のメモリセルを含み得る。システムはまた、複数のメモリセルにアクセスするインタフェースを含み得る。システムは、インタフェースに結合されたコントローラも含み得る。これらの例では、コントローラは、その少なくとも一部がハードウェアとして実装されるロジックを含み得、ロジックは、メモリセルへの１つまたは複数の選択バイアス電圧の印加により、第１リフレッシュ書き込み動作に対して複数のメモリセルの中からメモリセルを選択し得る。ロジックはまた、１つまたは複数の選択バイアス電圧が印加されている間、メモリセルに対してそれぞれのスナップバックイベントが検出されたかどうかに基づいて、メモリセルが第１リフレッシュ書き込み動作に対して選択されたかどうかも判定し得る。ロジックはまた、１つまたは複数の選択バイアス電圧が印加されている間、複数のメモリセルの少なくとも一部に対するスナップバックイベントが検出されないことに基づいて、１つまたは複数の選択バイアス電圧の再印加により、第２リフレッシュ書き込み動作に対してメモリセルを選択し得る。
【００９５】
実施例１９．実施例１８のシステムでは、複数のメモリセルの少なくとも一部は、複数のメモリセルの少なくとも一部の選択失敗によって引き起こされるメモリデバイスのＲＢＥＲの期待値に基づいてもよい。
【００９６】
実施例２０．実施例１９のシステムでは、ロジックはまた、期間の終了に応答して、第１リフレッシュ書き込み動作に対してメモリセルも選択し得る。
【００９７】
実施例２１．実施例２０のシステムでは、期間が４８時間であり得る。
【００９８】
実施例２２．実施例２０のシステムでは、ロジックはまた、１つまたは複数の選択バイアス電圧が再印加されている間、複数のメモリセルの少なくとも一部に対してスナップバックイベントが検出されたかどうかに基づいて、メモリセルが第２リフレッシュ書き込み動作に対して選択されたかどうかも判定し得る。ロジックはまた、複数のメモリセルの少なくとも一部の中から各メモリセルを、１つまたは複数の選択バイアス電圧が再印加されている間、スナップバックイベントが検出されないことに基づいて、選択失敗を引き起こす電圧閾値ドリフトを期間にわたって有するものとして識別し得る。
【００９９】
実施例２３：例１８のシステムでは、第１リフレッシュ書き込み動作および第２リフレッシュ書き込み動作は、ＲＥＳＥＴ書き込み動作であり得る。
【０１００】
実施例２４．例１８のシステムでは、１つまたは複数の選択バイアス電圧は、プログラミング時間制限内のリフレッシュ書き込み動作に対してメモリセルを選択するための最高選択バイアス電圧である第１選択バイアス電圧と、最高選択バイアス電圧より低い第２選択バイアス電圧とを含み得る。
【０１０１】
実施例２５．実施例１８のシステムは、メモリセルが不揮発性メモリセルであってもよく、不揮発性メモリセルは、カルコゲナイド相変化材料を使用する相変化メモリ、強誘電体メモリ、メモリ、ポリマーメモリ、強誘電体ポリマーメモリ、ＦｅＴＲＡＭ、ＦｅＲＡＭ、オボニックメモリ、ナノワイヤメモリ、ＭＲＡＭまたはＳＴＴ−ＭＲＡＭを含む。
【０１０２】
３７  Ｃ．Ｆ．Ｒ．に準拠するために開示の要約が提供されていることが強調されている。セクション１．７２（ｂ）、読者が技術的開示の性質を迅速に確認できるようにする要約を要求する。請求項の範囲または意味を解釈または限定するために使用されないことを理解して提出される。さらに、前述の詳細な説明では、開示を簡素化する目的で、様々な特徴が単一の例にまとめられていることがわかり得る。本開示方法は、請求された例が各請求項で明示的に列挙されているよりも多くの特徴を必要とするという意図を反映していると解釈されるべきではない。むしろ、以下の請求項が反映するように、発明の主題は、単一の開示された例のすべての特徴よりも少ないことにある。したがって、以下の請求項はこれにより詳細な説明に組み込まれ、各請求項は個別の例として独立している。添付の特許請求の範囲では、「含む（ｉｎｃｌｕｄｉｎｇ）」および「そこで（ｉｎ  ｗｈｉｃｈ）」という用語は、「含む（ｃｏｍｐｒｉｓｉｎｇ）」および「ここで（ｗｈｅｒｅｉｎ）」というそれぞれの用語の平易な英語の同義語としてそれぞれ使用される。さらに、「第１」、「第２」、「第３」などの用語は、単なるラベルとして使用され、対象物に数値要件を課すことを意図したものでない。
【０１０３】
主題は構造的特徴および／または方法論的行為に特有の言語で説明されているが、添付の特許請求の範囲で定義される主題は必ずしも上記の特定の特徴または行為に限定されないことを理解されたい。むしろ、上記の特定の特徴および行為は、特許請求の範囲を実装する例示的な形態として開示されている。
（項目１）
装置であって、
メモリデバイスの複数のメモリセルにアクセスするインタフェースと、
上記メモリデバイス用のコントローラであって、上記コントローラはロジックロジックを含み、その少なくとも一部がハードウェアとして実装される、上記コントローラとを備え、上記ロジックは、
あるメモリセルへの１つまたは複数の選択バイアス電圧の印加により、第１リフレッシュ書き込み動作に対して上記複数のメモリセルの中から上記メモリセルを選択し、
上記１つまたは複数の選択バイアス電圧が印加されている間、上記メモリセルに対してスナップバックイベントが検出されたかどうかに基づいて、上記メモリセルが上記第１リフレッシュ書き込み動作に対して選択されたかどうかを判定し、
上記１つまたは複数の選択バイアス電圧が印加されている間、上記メモリセルに対してスナップバックイベントが検出されないことに基づいて、上記１つまたは複数の選択バイアス電圧の再印加により、第２リフレッシュ書き込み動作に対して上記メモリセルを選択する、
装置。
（項目２）
期間の終了に応答して、上記第１リフレッシュ書き込み動作に対して上記メモリセルを選択する上記ロジックを備える、
項目１に記載の装置。
（項目３）
上記期間が４８時間である、
項目２に記載の装置。
（項目４）
上記１つまたは複数の選択バイアス電圧が再印加されている間、上記メモリセルに対してスナップバックイベントが検出されたかどうかに基づいて、上記メモリセルが上記第２リフレッシュ書き込み動作に対して選択されたかどうかを判定し、
上記１つまたは複数の選択バイアス電圧が再印加されている間、上記メモリセルに対してスナップバックイベントが検出されないことに基づいて、選択失敗を引き起こす電圧閾値ドリフトを上記期間にわたって有するものとして上記メモリセルを識別する
ロジックをさらに備える、
項目２に記載の装置。
（項目５）
上記第１リフレッシュ書き込み動作および上記第２リフレッシュ書き込み動作は、ＲＥＳＥＴ書き込み動作を含む、
項目１に記載の装置。
（項目６）
上記１つまたは複数の選択バイアス電圧は、プログラミング時間制限内でリフレッシュ書き込み動作に対して上記メモリセルを選択するための最高選択バイアス電圧である第１選択バイアス電圧と、上記最高選択バイアス電圧より低い第２選択バイアス電圧とを含む、
項目１に記載の装置。
（項目７）
不揮発性メモリセルである上記メモリセルを備え、上記不揮発性メモリセルは、カルコゲナイド相変化材料を使用する相変化メモリ、強誘電体メモリ、メモリ、ポリマーメモリ、強誘電体ポリマーメモリ、強誘電体トランジスタランダムアクセスメモリ（ＦｅＴＲＡＭまたはＦｅＲＡＭ）、オボニックメモリ、ナノワイヤメモリ、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）またはスピントランスファートルクＭＲＡＭ（ＳＴＴ−ＭＲＡＭ）を含む、
項目１に記載の装置。
（項目８）
上記コントローラに通信可能に結合された１つまたは複数のプロセッサ、
上記装置に通信可能に結合されたネットワークインタフェース、
上記装置に結合されたバッテリー、または
上記装置に通信可能に結合されたディスプレイ
のうちの１つまたは複数を備える、
項目１に記載の装置。
（項目９）
あるメモリセルに１つまたは複数の選択バイアス電圧を印加することにより、第１リフレッシュ書き込み動作に対してメモリデバイスの上記メモリセルを選択する段階と、
上記１つまたは複数の選択バイアス電圧が印加されている間、上記メモリセルに対してスナップバックイベントが検出されたかどうかに基づいて、上記メモリセルが上記第１リフレッシュ書き込み動作に対して選択されたかどうかを判定する段階と、
上記１つまたは複数の選択バイアス電圧が印加されている間、上記メモリセルに対してスナップバックイベントが検出されないことに基づいて、上記１つまたは複数の選択バイアス電圧の再印加により、第２リフレッシュ書き込み動作に対して上記メモリセルを選択する段階と、
を備える、方法。
（項目１０）
期間の終了に応答して、上記第１リフレッシュ書き込み動作に対して上記メモリセルを選択する段階を備える、
項目９に記載の方法。
（項目１１）
上記１つまたは複数の選択バイアス電圧が再印加されている間、上記メモリセルに対してスナップバックイベントが検出されたかどうかに基づいて、上記メモリセルが上記第２リフレッシュ書き込み動作に対して選択されたかどうかを判定する段階と、
上記１つまたは複数の選択バイアス電圧が再印加されている間、上記メモリセルに対してスナップバックイベントの検出がないことに基づいて、選択失敗を引き起こす電圧閾値ドリフトを上記期間にわたって有するものとして上記メモリセルを識別する段階と、
をさらに備える、
項目１０に記載の方法。
（項目１２）
上記第１リフレッシュ書き込み動作および上記第２リフレッシュ書き込み動作は、ＲＥＳＥＴ書き込み動作を含む、
項目９に記載の方法。
（項目１３）
上記１つまたは複数の選択バイアス電圧は、プログラミング時間制限内でリフレッシュ書き込み動作に対して上記メモリセルを選択するための最高選択バイアス電圧である第１選択バイアス電圧と、上記最高選択バイアス電圧より低い第２選択バイアス電圧とを含む、
項目９に記載の方法。
（項目１４）
システムであって、
メモリデバイス用の複数のメモリセルと、
上記複数のメモリセルにアクセスするインタフェースと、
インタフェースに結合されたコントローラであって、上記コントローラはロジックを含み、その少なくとも一部がハードウェアとして実装される、コントローラと、
を備え、上記ロジックは、
上記メモリセルへの１つまたは複数の選択バイアス電圧の印加により、第１リフレッシュ書き込み動作に対して複数のメモリセルの中からメモリセルを選択し、
上記１つまたは複数の選択バイアス電圧が印加されている間、上記複数のメモリセルに対してそれぞれのスナップバックイベントが検出されたかどうかに基づいて、上記複数のメモリセルが上記第１リフレッシュ書き込み動作に対して選択されたかどうかを判定し、
上記１つまたは複数の選択バイアス電圧が印加されている間、上記複数のメモリセルの少なくとも一部に対してスナップバックイベントが検出されないことに基づいて、上記１つまたは複数の選択バイアス電圧の再印加により、第２リフレッシュ書き込み動作に対して上記複数のメモリセルを選択する、
システム。
（項目１５）
上記複数のメモリセルの上記少なくとも一部の選択失敗によって引き起こされる上記メモリデバイスの残留ビットエラー率（ＲＢＥＲ）の期待値に基づいて、上記複数のメモリセルの少なくとも一部を備える、
項目１４に記載のシステム。
（項目１６）
期間の終了に応答して、上記第１リフレッシュ書き込み動作に対して上記複数のメモリセルを選択する上記ロジックを備える、
項目１４に記載のシステム。
（項目１７）
上記期間が４８時間である、
項目１６に記載のシステム。
（項目１８）
上記１つまたは複数の選択バイアス電圧が再印加されている間、上記複数のメモリセルの上記少なくとも一部に対してスナップバックイベントが検出されたかどうかに基づいて、上記複数のメモリセルが上記第２リフレッシュ書き込み動作に対して選択されたかどうかを判定し、
上記１つまたは選択バイアス電圧が再印加されている間、各メモリセルを、スナップバックイベントが検出されないことに基づいて、上記複数のメモリセルの上記少なくとも一部の中から、選択失敗を引き起こす電圧閾値ドリフトを上記期間にわたって有するものとして識別する
上記ロジックをさらに備える、
項目１６に記載のシステム。
（項目１９）
上記１つまたは複数の選択バイアス電圧は、プログラミング時間制限内でリフレッシュ書き込み動作に対して上記複数のメモリセルを選択するための最高選択バイアス電圧である第１選択バイアス電圧と、上記最高選択バイアス電圧より低い第２選択バイアス電圧とを含む、
項目１４に記載のシステム。
（項目２０）
不揮発性メモリセルである上記メモリセルを備え、上記不揮発性メモリセルは、カルコゲナイド相変化材料を使用する相変化メモリ、強誘電体メモリ、メモリ、ポリマーメモリ、強誘電体ポリマーメモリ、強誘電体トランジスタランダムアクセスメモリ（ＦｅＴＲＡＭまたはＦｅＲＡＭ）、オボニックメモリ、ナノワイヤメモリ、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）またはスピントランスファートルクＭＲＡＭ（ＳＴＴ−ＭＲＡＭ）を含む、
項目１４に記載のシステム。
【図１】
2020144967.tif 000003
【図２】
2020144967.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2020144967.tif 000011
【図１０】
2020144967.tif 000012
【図１１】
2020144967.tif 000013
【外国語明細書】
2020144967000001.pdf