(57)【要約】【課題】好適且つ高速に動作する半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１メモリトランジスタ、第１トランジスタ、第２トランジスタ及び第１配線を備える。また、第１メモリトランジスタ、第１トランジスタ、第２トランジスタのゲート電極に接続された第２配線、第３配線及び第４配線を備える。消去動作の第１のタイミングから第１のタイミングの後の第２のタイミングにかけて、第１配線の電圧が、第１電圧から、第２配線〜第４配線の電圧よりも大きい第２電圧に増大する。第２のタイミングから第２のタイミングの後の第３のタイミングにかけて、第１配線の電圧が、第２電圧から第３電圧に増大し、第３配線の電圧が、第４電圧から、第２配線の電圧及び第４配線の電圧よりも大きく第３電圧よりも小さい第５電圧に増大する。【選択図】図１０
2020144962.tif 000002
【特許請求の範囲】
【請求項１】
第１配線と、
前記第１配線に接続された第１メモリトランジスタと、
前記第１配線及び前記第１メモリトランジスタの間に接続された第１トランジスタと、
前記第１配線及び前記第１トランジスタの間に接続された第２トランジスタと、
前記第１メモリトランジスタのゲート電極に接続された第２配線と、
前記第１トランジスタのゲート電極に接続された第３配線と、
前記第２トランジスタのゲート電極に接続された第４配線と、
前記第１メモリトランジスタのデータを消去する消去動作を実行可能な制御回路と
を備え、
前記制御回路は、前記消去動作において前記第１配線と前記第３配線との電圧差が所定の値をとり、前記第３配線と前記第４配線との間の電圧差が所定の値をとり、所定の間維持されるとき、
第１配の電圧が、第３配線の電圧よりも大きく、
第３配線の電圧が、第４配線の電圧よりも大きく、
なるように制御する半導体記憶装置。
【請求項２】
第１配線と、
前記第１配線に接続された第１メモリトランジスタと、
前記第１配線及び前記第１メモリトランジスタの間に接続された第１トランジスタと、
前記第１配線及び前記第１トランジスタの間に接続された第２トランジスタと、
前記第１メモリトランジスタのゲート電極に接続された第２配線と、
前記第１トランジスタのゲート電極に接続された第３配線と、
前記第２トランジスタのゲート電極に接続された第４配線と、
前記第１メモリトランジスタのデータを消去する消去動作を実行可能な制御回路と
を備え、
前記制御回路は、前記消去動作の
第１のタイミングから前記第１のタイミングの後の第２のタイミングにかけて、
前記第１配線の電圧を、第１電圧から、前記第２配線の電圧、前記第３配線の電圧及び前記第４配線の電圧よりも大きい第２電圧に増大させ、
前記第２のタイミングから前記第２のタイミングの後の第３のタイミングにかけて、
前記第１配線の電圧を、前記第２電圧から第３電圧に増大させ、
前記第３配線の電圧を、第４電圧から、前記第２配線の電圧及び前記第４配線の電圧よりも大きく前記第３電圧よりも小さい第５電圧に増大させる
半導体記憶装置。
【請求項３】
前記第３のタイミングから前記第３のタイミングの後の第４のタイミングにかけて、
前記第１配線の電圧が、前記第３電圧から第６電圧に増大し、
前記第３配線の電圧が、第５電圧から、前記第２配線の電圧及び前記第４配線の電圧よりも大きく前記第６電圧よりも小さい第７電圧に増大し、
前記第４配線の電圧が、第８電圧から、前記第２配線の電圧よりも大きく前記第７電圧よりも小さい第９電圧に増大する
請求項２記載の半導体記憶装置。
【請求項４】
第１配線と、
前記第１配線に接続された第１メモリトランジスタと、
前記第１配線及び前記第１メモリトランジスタの間に接続された第１トランジスタと、
前記第１配線及び前記第１トランジスタの間に接続された第２トランジスタと、
前記第１メモリトランジスタのゲート電極に接続された第２配線と、
前記第１トランジスタのゲート電極に接続された第３配線と、
前記第２トランジスタのゲート電極に接続された第４配線と、
前記第１メモリトランジスタのデータを消去する消去動作を実行可能な制御回路と
を備え、
前記制御回路は、前記消去動作の
第１のタイミングから前記第１のタイミングの後の第２のタイミングにかけて、
前記第３配線の電圧を、第１電圧から、前記第２配線の電圧及び前記第４配線の電圧よりも大きい第２電圧に増大させ、
前記第２のタイミングから前記第２のタイミングの後の第３のタイミングにかけて、
前記第３配線の電圧を、前記第２電圧から第３電圧に増大させ、
前記第４配線の電圧を、第４電圧から、前記第２配線の電圧よりも大きく前記第３電圧よりも小さい第５電圧に増大させる
半導体記憶装置。
【請求項５】
第５配線と、
前記第５配線に接続された第２メモリトランジスタと、
前記第５配線及び前記第２メモリトランジスタの間に接続された第３トランジスタと、
前記第５配線及び前記第３トランジスタの間に接続された第４トランジスタと、
前記第２メモリトランジスタのゲート電極に接続された第６配線と、
前記第３トランジスタのゲート電極に接続された第７配線と、
前記第４トランジスタのゲート電極に接続された第８配線と
を備え、
前記制御回路は、データを読み出す読出動作及びデータを書き込む書込動作の少なくとも一方の所定のタイミングにおいて、
前記第２配線の電圧、前記第３配線の電圧、前記第４配線の電圧、前記第６配線の電圧及び前記第８配線の電圧を、前記第７配線の電圧よりも大きくする
請求項２〜４のいずれか１項記載の半導体記憶装置。
【請求項６】
基板と、
前記基板の表面と交差する第１方向に並ぶ複数の導電層と、
前記第１方向に延伸し前記複数の導電層に対向する半導体層と、
前記複数の導電層及び前記半導体層の間に設けられ電荷蓄積膜を含むゲート絶縁膜と
を備え、
前記第１メモリトランジスタは、前記複数の導電層の中の第１導電層と、前記半導体層の前記第１導電層に対向する第１領域と、前記第１導電層及び前記第１領域の間に設けられた前記電荷蓄積膜と、を含み、
前記第１トランジスタは、前記複数の導電層の中の前記第１導電層よりも前記基板から遠い第２導電層と、前記半導体層の前記第２導電層に対向する第２領域と、を含み、
前記第２トランジスタは、前記複数の導電層の中の前記第２導電層よりも前記基板から遠い第３導電層と、前記半導体層の前記第３導電層に対向する第３領域及び第４領域と、を含み、
前記半導体層の第４領域は前記半導体層の第３領域よりも前記基板から遠く、
前記半導体層の第４領域におけるＮ型の不純物の不純物濃度は、前記半導体層の第３領域におけるＮ型の不純物の不純物濃度よりも大きい
請求項２〜５のいずれか１項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
第１配線と、第１配線に接続された第１メモリトランジスタと、第１配線及び第１メモリトランジスタの間に接続された第１トランジスタと、第１メモリトランジスタのゲート電極に接続された第２配線と、第１トランジスタのゲート電極に接続された第３配線と、を備える半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−１７１２４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
好適且つ高速に動作する半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態に係る半導体記憶装置は、第１配線と、第１配線に接続された第１メモリトランジスタと、第１配線及び第１メモリトランジスタの間に接続された第１トランジスタと、第１配線及び第１トランジスタの間に接続された第２トランジスタと、第１メモリトランジスタのゲート電極に接続された第２配線と、第１トランジスタのゲート電極に接続された第３配線と、第２トランジスタのゲート電極に接続された第４配線と、第１メモリトランジスタのデータを消去する消去動作を実行可能な制御回路と、を備える。制御回路は、消去動作の、第１のタイミングから第１のタイミングの後の第２のタイミングにかけて、第１配線の電圧を、第１電圧から、第２配線の電圧、第３配線の電圧及び第４配線の電圧よりも大きい第２電圧に増大させる。また、第２のタイミングから第２のタイミングの後の第３のタイミングにかけて、第１配線の電圧を、第２電圧から第３電圧に増大させ、第３配線の電圧を、第４電圧から、第２配線の電圧及び第４配線の電圧よりも大きく第３電圧よりも小さい第５電圧に増大させる。
【０００６】
一の実施形態に係る半導体記憶装置は、第１配線と、第１配線に接続された第１メモリトランジスタと、第１配線及び第１メモリトランジスタの間に接続された第１トランジスタと、第１配線及び第１トランジスタの間に接続された第２トランジスタと、第１メモリトランジスタのゲート電極に接続された第２配線と、第１トランジスタのゲート電極に接続された第３配線と、第２トランジスタのゲート電極に接続された第４配線と、第１メモリトランジスタのデータを消去する消去動作を実行可能な制御回路と、を備える。制御回路は、消去動作の、第１のタイミングから第１のタイミングの後の第２のタイミングにかけて、第３配線の電圧を、第１電圧から、第２配線の電圧及び第４配線の電圧よりも大きい第２電圧に増大させる。また、第２のタイミングから第２のタイミングの後の第３のタイミングにかけて、第３配線の電圧を、第２電圧から第３電圧に増大させ、第４配線の電圧を、第４電圧から、第２配線の電圧よりも大きく第３電圧よりも小さい第５電圧に増大させる。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態に係る半導体記憶装置の構成を示す模式的なブロック図である。
【図２】同半導体記憶装置の構成を示す模式的な平面図である。
【図３】図２のＡで示した部分の拡大図である。
【図４】図３に示す構造をＢ−Ｂ´線で切断して矢印の方向に見た断面図である。
【図５】図４のＣで示した部分の拡大図である。
【図６】第１実施形態に係る半導体記憶装置の構成を示す模式的な断面図である。
【図７】読出動作について説明するための模式的な断面図である。
【図８】書込動作について説明するための模式的な断面図である。
【図９】消去動作について説明するための模式的な断面図である。
【図１０】消去動作について説明するための模式的な波形図である。
【図１１】第２実施形態に係る半導体記憶装置について説明するための模式的な断面図である。
【図１２】消去動作について説明するための模式的な波形図である。
【図１３】第３実施形態に係る半導体記憶装置について説明するための模式的な断面図である。
【図１４】同半導体記憶装置の製造方法について説明するための模式的な断面図である。
【図１５】同製造方法について説明するための模式的な断面図である。
【図１６】同製造方法について説明するための模式的な断面図である。
【図１７】同製造方法について説明するための模式的な断面図である。
【図１８】同製造方法について説明するための模式的な断面図である。
【図１９】同製造方法について説明するための模式的な断面図である。
【図２０】同製造方法について説明するための模式的な断面図である。
【図２１】同製造方法について説明するための模式的な断面図である。
【図２２】同製造方法について説明するための模式的な断面図である。
【図２３】同製造方法について説明するための模式的な断面図である。
【図２４】同製造方法について説明するための模式的な断面図である。
【図２５】同製造方法について説明するための模式的な断面図である。
【図２６】同製造方法について説明するための模式的な断面図である。
【図２７】同製造方法について説明するための模式的な断面図である。
【図２８】同製造方法について説明するための模式的な断面図である。
【図２９】他の実施形態における半導体装置の消去動作について説明するための模式的な波形図である。
【発明を実施するための形態】
【０００８】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【０００９】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ等の、コントロールダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【００１０】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【００１１】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第１の構成が第２の構成及び第３の構成の電流経路に設けられていることを意味する場合がある。
【００１２】
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
【００１３】
［第１実施形態］
［構成］
以下、図面を参照して、第１実施形態に係る半導体記憶装置の構成について説明する。
【００１４】
図１は、第１実施形態に係る半導体記憶装置の構成を示す模式的な等価回路図である。
【００１５】
本実施形態に係る半導体記憶装置は、メモリセルアレイＭＡと、メモリセルアレイＭＡを制御する周辺回路ＰＣと、を備える。
【００１６】
メモリセルアレイＭＡは、複数のメモリブロックＭＢを備える。これら複数のメモリブロックＭＢは、それぞれ、複数のサブブロックＳＢを備える。これら複数のサブブロックＳＢは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
【００１７】
メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン選択トランジスタＳＴＤＴ、ドレイン選択トランジスタＳＴＤ、複数のメモリセルＭＣ、ソース選択トランジスタＳＴＳ、及び、ソース選択トランジスタＳＴＳｂを備える。以下、ドレイン選択トランジスタＳＴＤＴ、ドレイン選択トランジスタＳＴＤ、ソース選択トランジスタＳＴＳ、及び、ソース選択トランジスタＳＴＳｂを、単に選択トランジスタ（ＳＴＤＴ、ＳＴＤ、ＳＴＳ、ＳＴＳｂ）等と呼ぶ事がある。
【００１８】
メモリセルＭＣは、チャネル領域として機能する半導体層、電荷蓄積膜を含むゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタ（メモリトランジスタ）である。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＭＢ中の全てのメモリストリングＭＳに共通に接続される。
【００１９】
選択トランジスタ（ＳＴＤＴ、ＳＴＤ、ＳＴＳ、ＳＴＳｂ）は、チャネル領域として機能する半導体層、ゲート絶縁膜及びゲート電極を備える電界効果型のトランジスタである。選択トランジスタ（ＳＴＤＴ、ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤＴ、ＳＧＤ、ＳＧＳ、ＳＧＳｂ）が接続される。ドレイン選択線ＳＧＤＴは、１のメモリブロックＭＢ中の全てのメモリストリングＭＳに共通に接続される。ドレイン選択線ＳＧＤは、サブブロックＳＢに対応して設けられ、１のサブブロックＳＢ中の全てのメモリストリングＭＳに共通に接続される。ソース選択線ＳＧＳ及びソース選択線ＳＧＳｂは、１のメモリブロックＭＢ中の複数のサブブロックＳＢ中の全てのメモリストリングＭＳに共通に接続される。
【００２０】
周辺回路ＰＣは、動作電圧を生成する動作電圧生成回路２１と、アドレスデータをデコードするアドレスデコーダ２２と、アドレスデコーダ２２の出力信号に応じてメモリセルアレイＭＡに動作電圧を転送するブロック選択回路２３及び電圧選択回路２４と、ビット線ＢＬに接続されたセンスアンプ２５と、これらを制御するシーケンサ２６と、を備える。
【００２１】
動作電圧生成回路２１は、シーケンサ２６からの制御信号に従って、メモリセルアレイＭＡに対する読出動作、書込動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤＴ、ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に印加される複数通りの動作電圧を順次生成し、複数の動作電圧出力端子に出力する。
【００２２】
動作電圧生成回路２１は、例えば、複数のチャージポンプ回路３１ａ及び複数のレギュレータ回路３１ｂを備える。チャージポンプ回路３１ａ及びレギュレータ回路３１ｂは、それぞれ、動作電圧出力端子を備える。
【００２３】
チャージポンプ回路３１ａは、例えば、クロック信号に従い、電源電圧よりも大きい電圧を動作電圧出力端子に出力する。チャージポンプ回路３１ａの動作電圧出力端子の電圧が所定の電圧より小さい場合、チャージポンプ回路３１ａにクロック信号が入力される。従って、動作電圧出力端子の電圧は、所定の電圧まで増大する。一方、チャージポンプ回路３１ａの動作電圧出力端子の電圧が所定の電圧より大きい場合、チャージポンプ回路３１ａにはクロック信号が入力されない。従って、動作電圧出力端子の電圧は、所定の電圧まで減少する。尚、チャージポンプ回路３１ａの動作電圧出力端子の電圧は、例えば、シーケンサ２６によって制御可能である。
【００２４】
レギュレータ回路３１ｂは、例えば、チャージポンプ回路３１ａの動作電圧出力端子に接続されている。チャージポンプ回路３１ａの出力電圧が十分に大きい場合、レギュレータ回路３１ｂの出力電圧は、チャージポンプ回路３１ａの出力電圧よりも一定の電圧だけ小さい電圧となる。一方、チャージポンプ回路３１ａの出力電圧がこの一定の電圧よりも小さい場合、レギュレータ回路３１ｂの出力電圧はおよそ接地電圧ＶＳＳ程度の大きさとなる。
【００２５】
尚、本実施形態においては、センスアンプ２５を介してビット線ＢＬに接続可能な所定のチャージポンプ回路３１ａの動作電圧出力端子に、２以上のレギュレータ回路３１ｂが接続されている。これら２以上のレギュレータ回路３１ｂのうちの一方の動作電圧出力端子はドレイン選択線ＳＧＤに接続され、他方の動作電圧出力端子はドレイン選択線ＳＧＤＴに接続されている。
【００２６】
アドレスデコーダ２２は、複数のブロック選択線３２及び複数の電圧選択線３３を備える。例えば、アドレスデコーダ２２は、シーケンサ２６からの制御信号に従って順次アドレスレジスタのアドレスデータを参照し、このアドレスデータをデコードして、アドレスデータに対応する所定のブロック選択線３２及び電圧選択線３３を“Ｈ”状態とし、それ以外のブロック選択線３２及び電圧選択線３３を“Ｌ”状態とする。
【００２７】
ブロック選択回路２３は、メモリブロックＭＢに対応する複数のブロック選択部３４を備える。これら複数のブロック選択部３４は、それぞれ、ワード線ＷＬ及び選択ゲート線（ＳＧＤＴ、ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に対応する複数のブロック選択トランジスタ３５を備える。ブロック選択トランジスタ３５は、例えば、電界効果型の耐圧トランジスタである。ブロック選択トランジスタ３５の一端は、それぞれ、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤＴ、ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に電気的に接続される。他端は、それぞれ、配線ＣＧ及び電圧選択回路２４を介してチャージポンプ回路３１ａ又はレギュレータ回路３１ｂの動作電圧出力端子に電気的に接続される。ゲート電極は、対応するブロック選択線３２に共通に接続される。
【００２８】
電圧選択回路２４は、ワード線ＷＬ及び選択ゲート線（ＳＧＤＴ、ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に対応する複数の電圧選択部３６を備える。これら複数の電圧選択部３６は、それぞれ、複数の電圧選択トランジスタ３７を備える。電圧選択トランジスタ３７は、例えば、電界効果型の耐圧トランジスタである。電圧選択トランジスタ３７の一端は、それぞれ、配線ＣＧ及びブロック選択回路２３を介して、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤＴ、ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に電気的に接続される。他端は、それぞれ、対応する動作電圧出力端子に電気的に接続される。ゲート電極は、それぞれ、対応する電圧選択線３３に接続される。
【００２９】
センスアンプ２５は、複数のビット線ＢＬに接続される。センスアンプ２５は、例えば、ビット線ＢＬに対応する複数のセンスアンプユニットを備える。センスアンプユニットは、それぞれ、動作電圧生成回路２１において生成された電圧に基づいてビット線ＢＬを充電するクランプトランジスタと、ビット線ＢＬの電圧又は電流をセンスするセンス回路と、このセンス回路の出力信号や書込みデータ、ベリファイパスフラグ等を保持する複数のラッチと、論理回路と、を備える。論理回路は、例えば読出動作に際して、ラッチに保持された下位ページのデータを参照してメモリセルＭＣに保持されたデータを特定する。また、例えば書込動作に際して、ラッチに保持された下位ページのデータを参照して、ビット線ＢＬの電圧を制御する。
【００３０】
シーケンサ２６は、入力された命令及び半導体記憶装置の状態に応じて、動作電圧生成回路２１、アドレスデコーダ２２及びセンスアンプ２５に制御信号を出力する。例えば、シーケンサ２６は、クロック信号に従って順次コマンドレジスタのコマンドデータを参照し、このコマンドデータをデコードして、動作電圧生成回路２１、アドレスデコーダ２２及びセンスアンプ２５に出力する。
【００３１】
図２は、本実施形態に係る半導体記憶装置の模式的な平面図である。図２に示す通り、本実施形態に係る半導体記憶装置は、半導体基板１００を備える。図示の例において、半導体基板１００にはＸ方向に並ぶ２つのメモリセルアレイＭＡが設けられる。メモリセルアレイＭＡは、Ｙ方向に並ぶ複数のメモリブロックＭＢを備える。メモリブロックＭＢは、Ｙ方向に並ぶ２つのブロック構造ＢＳを備える。ブロック構造ＢＳは、Ｙ方向に並ぶ２つのサブブロックＳＢを備える。
【００３２】
図３は、図２のＡで示した部分の模式的な拡大図である。図３に示す通り、Ｙ方向に並ぶ２つのブロック構造ＢＳの間には、Ｘ方向に延伸するブロック構造間絶縁層ＳＴが設けられる。ブロック構造ＢＳは、Ｘ方向に延伸する導電層１１０と、Ｘ方向及びＹ方向に所定のパターンで並ぶ複数の半導体層１２０と、を備える。また、Ｙ方向に並ぶ２つのサブブロックＳＢの間には、Ｘ方向に延伸するサブブロック間絶縁層ＳＨＥが設けられる。サブブロック間絶縁層ＳＨＥは、一部の導電層１１０及び半導体層１２０をＹ方向に分断する。また、図３には、Ｘ方向に並びＹ方向に延伸する複数のビット線ＢＬを図示している。これら複数のビット線ＢＬは、それぞれ、各サブブロックＳＢに含まれる１の半導体層１２０に接続されている。
【００３３】
図４は、図３に示す構造をＢ−Ｂ´線で切断し、矢印の方向に見た模式的な断面図である。図５は、図４のＣで示した部分の模式的な拡大図である。
【００３４】
図４に示す通り、ブロック構造ＢＳは、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、複数の導電層１１０及び複数の半導体層１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
【００３５】
導電層１１０は、メモリセルＭＣ等のゲート電極及びワード線ＷＬ等として機能する。導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含んでいても良いし、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。また、Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
【００３６】
導電層１１０の下方には、導電層１１１が設けられている。導電層１１１は、ソース選択トランジスタＳＴＳｂのゲート電極及びソース選択線ＳＧＳｂとして機能する。導電層１１１は、例えば、リン（Ｐ）等の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１１１及び導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
【００３７】
導電層１１１の下方には、導電層１１２が設けられている。導電層１１２は、ソース線ＳＬとして機能する。導電層１１２は、例えば、タングステンシリサイド（ＷＳｉ）等の金属を含む導電層１１３と、リン（Ｐ）等のＮ型の不純物を含む多結晶シリコン等の導電層１１４と、を含んでいても良い。また、導電層１１２及び導電層１１１の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
【００３８】
半導体層１２０は、１つのメモリストリングＭＳ（図１）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤＴ、ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のチャネル領域として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１２０は、例えば、略有底円筒状の形状を有し、中心部分には酸化シリコン等の絶縁膜１２１が設けられている。また、半導体層１２０の外周面は、それぞれ導電層１１０によって囲われている。
【００３９】
半導体層１２０の下端部及び上端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２２，１２３が設けられている。また、不純物領域１２２，１２３の間には、これら不純物領域１２２，１２３よりも不純物濃度が小さいノンドープ領域１２４が設けられている。不純物領域１２２は、導電層１１４に接続され、導電層１１１と対向している。ノンドープ領域１２４は、導電層１１１及びＺ方向に並ぶ全ての導電層１１０に対向している。不純物領域１２３は、コンタクトＣＨを介してビット線ＢＬ（図３）に接続され、最も上方に設けられた導電層１１０に対向している。
【００４０】
ゲート絶縁膜１３０は、半導体層１２０の外周面及び下端を覆う略有底円筒状の形状を有する。ただし、ゲート絶縁膜１３０は、半導体層１２０及び導電層１１４の接続部分には設けられていない。
【００４１】
ゲート絶縁膜１３０は、例えば図５に示す通り、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体層１２０の外周面に沿ってＺ方向に延伸する。
【００４２】
尚、図５には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
【００４３】
図６は、本実施形態に係る半導体記憶装置の模式的な断面図である。
【００４４】
図６に示す通り、Ｚ方向に並ぶ複数の導電層１１０のうち、最下層に位置する複数の導電層１１０は、ソース選択線ＳＧＳ（図１）及びこれに接続された複数のソース選択トランジスタＳＴＳのゲート電極として機能する。図示の例において、絶縁層１０１を介してＺ方向に並ぶ複数のソース選択線ＳＧＳは、お互いに電気的に接続されている。また、ブロック構造間絶縁層ＳＴを介してＹ方向に並ぶ複数のソース選択線ＳＧＳは、お互いに電気的に絶縁されている。
【００４５】
これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図１）及びこれに接続された複数のメモリセルＭＣ（図１）のゲート電極として機能する。図示の例において、絶縁層１０１を介してＺ方向に並ぶ複数のワード線ＷＬは、お互いに電気的に絶縁されている。また、１のメモリブロックＭＢに含まれブロック構造間絶縁層ＳＴを介してＹ方向に並ぶ２つのワード線ＷＬは、お互いに電気的に接続されている。
【００４６】
また、これよりも上方に位置する複数の導電層１１０は、ドレイン選択線ＳＧＤ及びこれに接続された複数のドレイン選択トランジスタＳＴＤ（図１）のゲート電極として機能する。図示の例において、絶縁層１０１を介してＺ方向に並ぶ複数のドレイン選択線ＳＧＤは、お互いに電気的に接続されている。また、ブロック構造間絶縁層ＳＴを介してＹ方向に並ぶ２つのドレイン選択線ＳＧＤは、お互いに電気的に絶縁されている。同様に、サブブロック間絶縁層ＳＨＥを介してＹ方向に並ぶ２つのドレイン選択線ＳＧＤは、お互いに電気的に絶縁されている。
【００４７】
また、最も上方に位置する１の導電層１１０は、ドレイン選択線ＳＧＤＴ及びこれに接続された複数のドレイン選択トランジスタＳＴＤＴ（図１）のゲート電極として機能する。図示の例において、１のメモリブロックＭＢに含まれブロック構造間絶縁層ＳＴ又はサブブロック間絶縁層ＳＨＥを介してＹ方向に並ぶ４つのドレイン選択線ＳＧＤＴは、お互いに電気的に接続されている。
【００４８】
尚、図示の例において、メモリブロックＭＢは、４つのサブブロックＳＢを含んでいる。以下、これら４つのサブブロックＳＢに含まれるメモリストリングＭＳ（図１）を、それぞれ、ストリングＳｔｒＡ、ストリングＳｔｒＢ、ストリングＳｔｒＣ、ストリングＳｔｒＤと呼ぶ場合がある。
【００４９】
［読出動作］
図７は、本実施形態に係る半導体記憶装置の読出動作について説明するための模式的な断面図である。尚、図７においては、ストリングＳｔｒＡに対応する選択ページＰに対して読出動作を実行する例について説明する。
【００５０】
読出動作に際しては、例えば、選択ページＰに含まれる複数の選択メモリセルＭＣを、選択的にビット線ＢＬ及びソース線ＳＬと導通させる。例えば、ストリングＳｔｒＡに対応する選択ゲート線（ＳＧＤＴ，ＳＧＤ，ＳＧＳ，ＳＧＳｂ）にＯＮ電圧ＶＯＮを供給して、複数の選択トランジスタ（ＳＴＤＴ，ＳＴＤ，ＳＴＳ，ＳＴＳｂ）をＯＮ状態とする。また、ストリングＳｔｒＢに対応するドレイン選択線ＳＧＤ、及び、ストリングＳｔｒＣ、ストリングＳｔｒＤに対応する選択ゲート線（ＳＧＤ，ＳＧＳ，ＳＧＳｂ）にＯＦＦ電圧ＶＯＦＦを供給して、選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）をＯＦＦ状態とする。また、非選択ページに対応する非選択ワード線ＷＬに読出パス電圧ＶＲＥＡＤを供給して、非選択ワード線ＷＬに接続された全てのメモリセルＭＣをＯＮ状態とする。
【００５１】
尚、ＯＮ電圧ＶＯＮは、半導体層１２０の表面に電子のチャネルが形成される程度の大きさの電圧である。また、ＯＦＦ電圧ＶＯＦＦは、半導体層１２０の表面にチャネルが形成されない程度の大きさの電圧である。また、読出パス電圧ＶＲＥＡＤは、メモリセルＭＣに記憶されたデータに拘わらず、半導体層１２０の表面に電子のチャネルが形成される程度の大きさの電圧である。
【００５２】
また、読出動作に際しては、例えば、選択ページＰに対応する選択ワード線ＷＬに読出電圧ＶＣＧＲを供給する。読出電圧ＶＣＧＲは、メモリセルＭＣに記憶されたデータ、即ち、メモリセルＭＣのしきい値電圧に応じてメモリセルＭＣの表面に電子のチャネルが形成される程度の大きさの電圧である。
【００５３】
また、読出動作に際しては、例えば、ビット線ＢＬ−ソース線ＳＬ間に所定の電圧差を供給し、センスアンプ２５（図１）によってビット線ＢＬの電流又は電圧を検知する。
【００５４】
［書込動作］
図８は、本実施形態に係る半導体記憶装置の書込動作について説明するための模式的な断面図である。
【００５５】
書込動作に際しては、例えば、しきい値電圧の調整を行うメモリセルＭＣに接続されたビット線ＢＬに接地電圧ＶＳＳを供給し、しきい値電圧の調整を行わないメモリセルＭＣに接続されたビット線ＢＬに禁止電圧供給する。禁止電圧は、接地電圧ＶＳＳよりも大きい。
【００５６】
また、書込動作に際しては、例えば、しきい値電圧の調整を行うメモリセルＭＣを、選択的にビット線ＢＬと導通させる。例えば、ドレイン選択線ＳＧＤＴ及びストリングＳｔｒＡに対応するドレイン選択線ＳＧＤにＯＮ電圧ＶＯＮ´を供給し、ストリングＳｔｒＢ，ＳｔｒＣ，ＳｔｒＤに対応するドレイン選択線ＳＧＤにＯＦＦ電圧ＶＯＦＦを供給する。ＯＮ電圧ＶＯＮ´は、例えば、図７のＯＮ電圧ＶＯＮより小さくても良い。また、非選択ページに対応する非選択ワード線ＷＬに書込パス電圧ＶＰＡＳＳを供給する。書込パス電圧ＶＰＡＳＳは、例えば、図７の読出パス電圧ＶＲＥＡＤより大きくても良い。
【００５７】
また、書込動作に際しては、例えば、選択ワード線ＷＬにプログラム電圧ＶＰＧＭを供給する。プログラム電圧ＶＰＧＭは、書込パス電圧ＶＰＡＳＳよりも大きい。これにより、所望のメモリセルＭＣの電荷蓄積膜１３２（図５）に電子が蓄積され、メモリセルＭＣのしきい値電圧が増大する。
【００５８】
［消去動作］
図９は、本実施形態に係る半導体記憶装置の消去動作について説明するための模式的な断面図である。
【００５９】
消去動作に際しては、例えば、ビット線ＢＬ及びソース線ＳＬに消去電圧ＶＥＲＡを供給する。消去電圧ＶＥＲＡは、例えば、図８の書込パス電圧ＶＰＡＳＳよりも大きい。
【００６０】
また、消去動作に際しては、例えば、選択メモリブロックＭＢに含まれる全てのメモリセルＭＣを、ビット線ＢＬ及びソース線ＳＬと導通させる。例えば、選択メモリブロックＭＢに含まれる全てのドレイン選択線ＳＧＤ及びソース選択線ＳＧＳに、電圧Ｖ１１，Ｖ１３を供給する。電圧Ｖ１１，Ｖ１３は、例えば、半導体層１２０の表面に正孔のチャネルが形成される程度の大きさの電圧である。電圧Ｖ１１，Ｖ１３は、消去電圧ＶＥＲＡよりも小さい。尚、電圧Ｖ１１，Ｖ１３は、例えば、同じ大きさの電圧であっても良い。
【００６１】
また、消去動作に際しては、例えば、選択メモリブロックＭＢに含まれるドレイン選択線ＳＧＤＴ及びソース選択線ＳＧＳｂに、電圧Ｖ１２，Ｖ１４を供給する。電圧Ｖ１２，Ｖ１４は、例えば、半導体層１２０の表面においてＧＩＤＬ（Gate Induced Drain Leakage）が発生する程度の大きさの電圧である。電圧Ｖ１２，Ｖ１４は、電圧Ｖ１１，Ｖ１３よりも小さい。
【００６２】
また、消去動作に際しては、例えば、選択メモリブロックＭＢに含まれる全てのワード線ＷＬに接地電圧ＶＳＳを供給する。これにより、選択メモリブロックＭＢに含まれる全てのメモリセルＭＣの電荷蓄積膜１３２（図５）に正孔が蓄積され、メモリセルＭＣのしきい値電圧が減少する。
【００６３】
図１０は、本実施形態に係る半導体記憶装置の消去動作について説明するための模式的な波形図である。
【００６４】
本実施形態に係る半導体記憶装置の消去動作においては、例えば、ビット線ＢＬ及びソース線ＳＬをチャージポンプ回路３１ａ（図１）に接続し、このチャージポンプ回路３１ａにクロック信号を入力して、動作電圧出力端子の電圧を消去電圧ＶＥＲＡ程度まで増大させることが考えられる。また、選択ゲート線（ＳＧＤＴ、ＳＧＤ、ＳＧＳ、ＳＧＳｂ）をレギュレータ回路３１ｂ（図１）に接続し、上記電圧Ｖ１１，Ｖ１２，Ｖ１３，Ｖ１４を供給することが考えられる。図１０は、この様な態様で行われた消去動作における波形を例示している。
【００６５】
タイミングＴ１０１では、ビット線ＢＬ、ドレイン選択線ＳＧＤＴ及びドレイン選択線ＳＧＤの電圧が、全て接地電圧ＶＳＳ程度の電圧である。タイミングＴ１０１からタイミングＴ１０２にかけて、ビット線ＢＬの電圧は所定の大きさ（例えば８Ｖ程度）まで増大する。
【００６６】
タイミングＴ１０２では、ビット線ＢＬ及びドレイン選択線ＳＧＤの間の電圧差が、所定の大きさ（例えば８Ｖ程度）となる。タイミングＴ１０２からタイミングＴ１０３にかけて、ビット線ＢＬの電圧は更に増大する。また、ドレイン選択線ＳＧＤの電圧も増大する。この間、ビット線ＢＬ及びドレイン選択線ＳＧＤの間の電圧差は、大よそ所定の大きさ（例えば８Ｖ程度）に維持される。
【００６７】
タイミングＴ１０３でも、ビット線ＢＬ及びドレイン選択線ＳＧＤの間の電圧差が、所定の大きさ（例えば８Ｖ程度）である。また、タイミングＴ１０３では、ドレイン選択線ＳＧＤ及びドレイン選択線ＳＧＤＴの間の電圧差が、所定の大きさ（例えば８Ｖ程度）となる。タイミングＴ１０３からタイミングＴ１０４にかけて、ビット線ＢＬの電圧は更に増大する。また、ドレイン選択線ＳＧＤの電圧も更に増大する。また、ドレイン選択線ＳＧＤＴの電圧も増大する。この間、ビット線ＢＬ及びドレイン選択線ＳＧＤの間の電圧差、及び、ドレイン選択線ＳＧＤ及びドレイン選択線ＳＧＤＴの間の電圧差は、大よそ所定の大きさ（例えば８Ｖ程度）に所定の期間維持される。
ビット線ＢＬ及びドレイン選択線ＳＧＤの間の電圧差と、ドレイン選択線ＳＧＤ及びドレイン選択線ＳＧＤＴの間の電圧差とは同じでもよいし、異なっていても良い。
【００６８】
タイミングＴ１０４では、ビット線ＢＬの電圧が消去電圧ＶＥＲＡ（図９）に達している。また、ドレイン選択線ＳＧＤの電圧が上記電圧Ｖ１１（図９）に達している。また、ドレイン選択線ＳＧＤの電圧が上記電圧Ｖ１２（図９）に達している。
【００６９】
［効果］
図９を参照して説明した通り、本実施形態においては、消去動作において、ＧＩＤＬを利用して正孔を発生させている。この様な場合、ゲート−チャネル間の電圧差が大きければ大きいほど高速に正孔を発生させることが可能であり、消去動作を高速化させることが可能である。しかしながら、例えば、ドレイン選択線ＳＧＤ−半導体層１２０間の電圧差を大きくし過ぎてしまうと、ドレイン選択線ＳＧＤのゲート絶縁膜１３０に含まれる電荷蓄積膜１３２に正孔が蓄積してしまい、ドレイン選択トランジスタＳＴＤのしきい値電圧が変動してしまう場合がある。この様な場合、ドレイン選択トランジスタＳＴＤを好適に制御することが出来なくなってしまう場合がある。
【００７０】
そこで、本実施形態においては、メモリストリングＭＳの選択に用いるドレイン選択線ＳＧＤに加え、消去動作に際してＧＩＤＬを発生させるために用いるドレイン選択線ＳＧＤＴを設けている。また、消去動作に際して、ドレイン選択線ＳＧＤにはしきい値電圧が変動しない程度の電圧を供給し、ドレイン選択線ＳＧＤＴには正孔が高速に発生する様な電圧を供給する。これにより、誤動作を抑制しつつ消去動作を高速に実行可能な半導体記憶装置を実現可能である。
【００７１】
また、図１０を参照して説明した通り、本実施形態においては、ビット線ＢＬ、ドレイン選択線ＳＧＤ及びドレイン選択線ＳＧＤＴの電圧が、所定の電圧差を維持しつつ順次立ち上がる。この様な態様によれば、半導体層１２０及びドレイン選択線ＳＧＤの電圧差が一定の大きさに維持されるため、ドレイン選択線ＳＧＤのしきい値電圧の変動を好適に抑制可能である。
【００７２】
また、図６を参照して説明した通り、本実施形態においては、ドレイン選択線ＳＧＤＴとして機能する複数の導電層１１０が、お互いに電気的に接続されている。この様な構成によれば、例えば１のメモリブロックＭＢに含まれる４つのドレイン選択線ＳＧＤＴを別々に制御する場合と比較して、回路面積を縮小可能である。
【００７３】
［第２実施形態］
次に、図１１及び図１２を参照して、第２実施形態に係る半導体記憶装置について説明する。
【００７４】
図１１は、本実施形態に係る半導体記憶装置の模式的な断面図である。本実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、本実施形態においては、図１１に示す通り、ドレイン選択線ＳＧＤＴとして、Ｚ方向に並ぶ２つのドレイン選択線ＳＧＤＴ１，ＳＧＤＴ０が設けられている。これら２つのドレイン選択線ＳＧＤＴ１，ＳＧＤＴ０は、お互いに電気的に絶縁されている。
【００７５】
図１２は、本実施形態に係る消去動作について説明するための模式的な波形図である。本実施形態に係る消去動作は、基本的には第１実施形態に係る消去動作と同様に実行される。ただし、本実施形態においては、図１２に示す様に、ドレイン選択線ＳＧＤＴ１の電圧が増大し始めるタイミングＴ１０５と、ドレイン選択線ＳＧＤＴ０の電圧が増大し始めるタイミングＴ１０６と、がお互いに異なっている。また、これらドレイン選択線ＳＧＤＴ１，ＳＧＤＴ０に供給される電圧の大きさも、お互いに異なっている。尚、この様な動作は、例えば、ドレイン選択線ＳＧＤＴ１に接続されたレギュレータ回路３１ｂ（図１）の出力電圧と、ドレイン選択線ＳＧＤＴ０に接続されたレギュレータ回路３１ｂ（図１）の出力電圧と、を異なる大きさの電圧とすることによって実現可能である。
【００７６】
ここで、ＧＩＤＬを好適に発生させるためには、半導体層１２０の不純物領域１２３（図４）とノンドープ領域１２４（図４）との境界部分が、ドレイン選択線ＳＧＤＴとして機能する導電層１１０と対向していることが望ましい。しかしながら、不純物領域１２３とノンドープ領域１２４との境界部分のＺ方向における位置の調整は困難な場合がある。
【００７７】
そこで、本実施形態においては、図１１を参照して説明した様に、Ｚ方向に並ぶ２つのドレイン選択線ＳＧＤＴ１，ＳＧＤＴ０を独立して制御可能に構成している。この様な構成によれば、仮に不純物領域１２３とノンドープ領域１２４との境界部分の位置がばらついたとしても、ドレイン選択線ＳＧＤＴ１，ＳＧＤＴ０の電圧を調整することにより、誤動作を抑制しつつ消去動作を高速に実行可能な半導体記憶装置を実現可能である。
【００７８】
［第３実施形態］
［構成］
次に、図１３を参照して、第３実施形態に係る半導体記憶装置の構成について説明する。
【００７９】
図１３は、本実施形態に係る半導体記憶装置の模式的な断面図である。本実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。
【００８０】
ただし、本実施形態に係る半導体層１２０´は、半導体層１２０（図４）と異なり、不純物領域１２３及びノンドープ領域１２４の間に設けられたノンドープ領域１２５を備える。ノンドープ領域１２５におけるＮ型の不純物の不純物濃度は、不純物領域１２２，１２３におけるＮ型の不純物の不純物濃度よりも小さい。ノンドープ領域１２５の下面はドレイン選択線ＳＧＤＴとして機能する導電層１１０の下面よりも下方に設けられ、ノンドープ領域１２４及び絶縁膜１２１の上面に接続されている。また、ノンドープ領域１２５の上面は、Ｚ方向においてドレイン選択線ＳＧＤＴとして機能する導電層１１０の下面及び上面の間に設けられ、不純物領域１２３の下面に接続されている。本実施形態において、ドレイン選択線ＳＧＤＴとして機能する導電層１１０は、ノンドープ領域１２５及び不純物領域１２３の双方に対向している。
【００８１】
また、本実施形態に係るゲート絶縁膜１３０´のトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３の上端は、ノンドープ領域１２５の下面近傍まで延伸している。また、本実施形態に係るゲート絶縁膜１３０´は、ノンドープ領域１２５及び導電層１１０の間、及び、不純物領域１２３及び導電層１１０の間に設けられた酸化シリコン（ＳｉＯ２）等のゲート絶縁膜１３４を備える。ゲート絶縁膜１３４は、ドレイン選択トランジスタＳＴＤＴのゲート絶縁膜として機能する。尚、ゲート絶縁膜１３４は、電荷蓄積膜等を含んでいない。
【００８２】
［製造方法］
次に、図１４〜図２８を参照して、本実施形態に係るドレイン選択トランジスタＳＴＤＴの製造方法について簡単に説明する。図１４〜図２８は、同製造方法について説明するための模式的な断面図である。
【００８３】
同製造方法においては、例えば図１４に示す様に、絶縁層１０１上に、導電層１１３、シリコン等の半導体層１１４Ａ、酸化シリコン等の犠牲層１１４Ｂ、シリコン等の犠牲層１１４Ｃ、酸化シリコン等の犠牲層１１４Ｄ、シリコン等の半導体層１１４Ｅ、絶縁層１０１及び導電層１１１を形成する。また、複数の絶縁層１０１及び複数の犠牲層１１０Ａを交互に形成する。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって行われる。
【００８４】
次に、例えば図１５に示す様に、複数の絶縁層１０１及び複数の犠牲層１１０Ａ、導電層１１１、半導体層１１４Ｅ、犠牲層１１４Ｄ、犠牲層１１４Ｃ及び犠牲層１１４Ｂを貫通してＺ方向に延伸する開口ＭＨを形成する。この工程は、例えば、ＲＩＥ（Reactive Ion Etching）等の方法によって行われる。
【００８５】
次に、例えば図１６に示す様に、開口ＭＨの内部に、ゲート絶縁膜１３０´、半導体層１２０Ａ及び絶縁膜１２１を形成する。この工程は、例えば、ＣＶＤによる成膜及びＲＩＥによるエッチバック等の方法によって行われる。
【００８６】
次に、例えば図１７に示す様に、ゲート絶縁膜１３０´、半導体層１２０Ａ及び絶縁膜１２１の一部を除去する。この工程は、例えば、ゲート絶縁膜１３０´、半導体層１２０Ａ及び絶縁膜１２１の上端が、複数の犠牲層１１０Ａのうち最上層に位置するものの下面よりも下方に位置する様に行われる。この工程は、例えば、ＲＩＥ等の方法によって行われる。
【００８７】
次に、例えば図１８に示す様に、絶縁層１０１及び犠牲層１１０Ａの内周面、及び、ゲート絶縁膜１３０´、半導体層１２０Ａ及び絶縁膜１２１の上端に、ゲート絶縁膜１３４を形成する。この工程は、例えば、ＣＶＤ等の方法によって行われる。
【００８８】
次に、例えば図１９に示す様に、ゲート絶縁膜１３４のうち、半導体層１２０Ａ及び絶縁膜１２１の上端に設けられた部分を除去する。この工程は、例えば、半導体層１２０Ａの上端が露出する様に行われる。この工程は、例えば、ＲＩＥ等の方法によって行われる。
【００８９】
次に、例えば図２０に示す様に、半導体層１２０Ａ及び絶縁膜１２１の上端及びゲート絶縁膜１３４の内周面に、半導体層１２５Ａを形成する。半導体層１２５Ａは、例えば、不純物を含まないアモルファスシリコン等である。この工程は、例えば、ＣＶＤ等の方法によって行われる。
【００９０】
次に、例えば図２１に示す様に、半導体層１２５Ａの一部を除去して、半導体層１２０´のノンドープ領域１２５を形成する。この工程は、例えば、半導体層１２５Ａの上面が、複数の犠牲層１１０Ａのうち最上層に位置するものの下面よりも上方に位置し、上面よりも下方に位置する様に行われる。この工程は、例えば、ＲＩＥ等の方法によって行われる。
【００９１】
次に、例えば図２２に示す様に、ノンドープ領域１２５の上面及びゲート絶縁膜１３４の内周面に、半導体層１２３Ａを形成する。半導体層１２３Ａは、例えば、リン（Ｐ）等のＮ型の不純物を含むアモルファスシリコン等である。この工程は、例えば、ＣＶＤ等の方法によって行われる。
【００９２】
次に、例えば図２３に示す様に、半導体層１２３Ａの一部を除去して、半導体層１２０´の不純物領域１２３を形成する。この工程は、例えば、ＣＭＰ（Chemical Mechanical Polishing）等の方法によって行われる。
【００９３】
次に、例えば図２４に示す様に、複数の絶縁層１０１及び複数の犠牲層１１０Ａ、導電層１１１、半導体層１１４Ｅ及び犠牲層１１４Ｄを貫通してＸ方向及びＺ方向に延伸する開口ＳＴＡを形成する。この工程は、例えば、ＲＩＥ等の方法によって行われる。また、ＣＶＤ等の方法により、開口ＳＴＡのＹ方向の側面に、窒化シリコン等の保護膜ＳＴＢを形成する。
【００９４】
次に、例えば図２５に示す様に、犠牲層１１４Ｃ及びゲート絶縁膜１３０´の一部を除去する。この工程は、例えば、ウェットエッチング等の方法によって行われる。
【００９５】
次に、例えば図２６に示す様に、導電層１１４を形成する。例えば、ウェットエッチング等の方法によって犠牲層１１４Ｂ及び犠牲層１１４Ｄを除去し、ＣＶＤ等の方法によってリン等の不純物を含むシリコンを形成する。
【００９６】
次に、例えば図２７に示す様に、保護膜ＳＴＢを除去する。この工程は、例えば、ウェットエッチング等の方法によって行われる。
【００９７】
次に、例えば図２８に示す様に、導電層１１０を形成する。例えば、ウェットエッチング等の方法によって犠牲層１１０Ａを除去し、ＣＶＤ等の方法によってタングステン等を形成する。
【００９８】
その後、ＣＶＤ等の方法によって開口ＳＴＡの内部にブロック構造間絶縁層ＳＴ（図１３）を形成し、ＲＩＥ及びＣＶＤ等の方法によってサブブロック間絶縁層ＳＨＥ（図１３）を形成し、ＲＩＥ及びＣＶＤ等の方法によってコンタクトＣＨ（図１３）を形成する。これにより、図１３を参照して説明した構造が形成される。
【００９９】
［効果］
本実施形態においては、ドレイン選択トランジスタＳＴＤＴのゲート絶縁膜１３４が電荷蓄積膜を含まない。従って、ドレイン選択トランジスタＳＴＤＴのしきい値の変動を大幅に抑制可能であり、消去動作等をより好適に制御可能である。
【０１００】
また、本実施形態においては、図２１を参照して説明した様に、半導体層１２０´のノンドープ領域１２５の上面の位置を加工によって制御可能である。従って、図１３を参照して説明したノンドープ領域１２５及び不純物領域１２３の境界部分の位置を比較的容易に調整可能である。これにより、消去動作等をより好適に制御可能である。
【０１０１】
［その他の実施形態］
以上、実施形態に係る半導体記憶装置について説明した。しかしながら、以上の説明はあくまでも例示であり、上述した構成や方法等は適宜調整可能である。
【０１０２】
例えば、以上の説明では、ドレイン選択トランジスタＳＴＤによってメモリストリングＭＳの選択を行い、ドレイン選択トランジスタＳＴＤＴによってＧＩＤＬを発生させる例について説明した。しかしながら、例えば、ソース選択トランジスタＳＴＳによってメモリストリングＭＳの選択を行い、ソース選択トランジスタＳＴＳｂによってＧＩＤＬを発生させても良い。また、これらの組み合わせを用いても良い。
【０１０３】
また、図１０を参照して説明した様な動作は、ビット線ＢＬ、ドレイン選択トランジスタＳＴＤ及びドレイン選択トランジスタＳＴＤＴの組み合わせによって実行することも可能であるし、ソース線ＳＬ、ソース選択トランジスタＳＴＳ及びソース選択トランジスタＳＴＳｂの組み合わせによって実行することも可能である。
【０１０４】
また、図１０に示した様な動作は一例にすぎず、例えば図２９に例示する様に、具体的な態様は適宜調整可能である。図２９は、変形例に係る消去動作について説明するための模式的な波形図である。
【０１０５】
図２９（ａ）では、ビット線ＢＬとドレイン選択線ＳＧＤＴとがタイミングＴ１０１から同時に立ち上がり、タイミングＴ１０２からドレイン選択線ＳＧＤが立ち上がる。タイミングＴ１０４以降では、ビット線ＢＬと、ドレイン選択線ＳＧＤとの電圧差と、ドレイン選択線ＳＧＤとドレイン選択線ＳＧＤＴとの電圧差とは、それぞれ略一定で一定期間維持される。このとき、ビット線ＢＬの電圧はドレイン選択線ＳＧＤの電圧よりも大きく、ドレイン選択線ＳＧＤの電圧はドレイン選択線ＳＧＤＴの電圧よりも大きくなる。
【０１０６】
図２９（ｂ）では、ドレイン選択線ＳＧＤがタイミングＴ１０１から立ち上がる。タイミングＴ１０２からビット線ＢＬが立ち上がる。タイミングＴ１０３からドレイン選択線ＳＧＤＴが立ち上がる。タイミングＴ１０４以降では、ビット線ＢＬと、ドレイン選択線ＳＧＤとの電圧差と、ドレイン選択線ＳＧＤとドレイン選択線ＳＧＤＴとの電圧差とは、それぞれ略一定で一定期間維持される。このとき、ビット線ＢＬの電圧はドレイン選択線ＳＧＤの電圧よりも大きく、ドレイン選択線ＳＧＤの電圧はドレイン選択線ＳＧＤＴの電圧よりも大きくなる。
【０１０７】
図２９（ｃ）では、ビット線ＢＬとドレイン選択線ＳＧＤＴとドレイン選択線ＳＧＤとがタイミングＴ１０１から同時に立ち上がる。タイミングＴ１０４以降では、ビット線ＢＬと、ドレイン選択線ＳＧＤとの電圧差と、ドレイン選択線ＳＧＤとドレイン選択線ＳＧＤＴとの電圧差とは、それぞれ略一定で一定期間維持される。このとき、ビット線ＢＬの電圧はドレイン選択線ＳＧＤの電圧よりも大きく、ドレイン選択線ＳＧＤの電圧はドレイン選択線ＳＧＤＴの電圧よりも大きくなる。
【０１０８】
図２９（ｄ）ではドレイン選択線ＳＧＤＴがタイミングＴ１０１から立ち上がる。タイミングＴ１０２からドレイン選択線ＳＧＤが立ち上がる。タイミングＴ１０３からビット線ＢＬが立ち上がる。タイミングＴ１０４以降では、ビット線ＢＬ、とドレイン選択線ＳＧＤとの電圧差と、ドレイン選択線ＳＧＤとドレイン選択線ＳＧＤＴとの電圧差とは、それぞれ略一定で一定期間維持される。このとき、ビット線ＢＬの電圧はドレイン選択線ＳＧＤの電圧よりも大きく、ドレイン選択線ＳＧＤの電圧はドレイン選択線ＳＧＤＴの電圧よりも大きくなる。
【０１０９】
上述のように他の実施形態においても、消去動作の際、最終的には、ビット線ＢＬ、とドレイン選択線ＳＧＤとの電圧差と、ドレイン選択線ＳＧＤとドレイン選択線ＳＧＤＴとの電圧差とは、それぞれ略一定で一定期間維持される。このとき、ビット線ＢＬの電圧はドレイン選択線ＳＧＤの電圧よりも大きく、ドレイン選択線ＳＧＤの電圧はドレイン選択線ＳＧＤＴの電圧よりも大きくなる。
【０１１０】
ビット線ＢＬ、ドレイン選択線ＳＧＤ、ドレイン選択線ＳＧＤＴの電圧を変化させる場合、レギュレータ回路３１ｂを介さずチャージポンプ回路３１ａから直接電圧を印加してもよい。
【０１１１】
上述の略一定とは、電気的な揺らぎやノイズがあっても略一定として差し支えない。
ビット線ＢＬ、とドレイン選択線ＳＧＤとの電圧差と、ドレイン選択線ＳＧＤとドレイン選択線ＳＧＤＴとの電圧差とは同じでもよいし、異なっていても良い。
【０１１２】
また、上記実施形態においては、消去動作に際して、ドレイン選択線ＳＧＤにはしきい値電圧が変動しない程度の電圧を供給し、ドレイン選択線ＳＧＤＴには正孔が高速に発生する様な電圧を供給する。これにより、誤動作を抑制しつつ消去動作を高速に実行可能な半導体記憶装置を実現可能である。
【０１１３】
また、ドレイン選択線ＳＧＤＴとして機能する複数の導電層１１０が、お互いに電気的に接続されている。この様な構成によれば、例えば１のメモリブロックＭＢに含まれる４つのドレイン選択線ＳＧＤＴを別々に制御する場合と比較して、回路面積を縮小可能である。
【０１１４】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１５】
ＭＣ…メモリセル（メモリトランジスタ）、ＷＬ…ワード線、ＳＴＤ，ＳＴＤＴ…ドレイン選択トランジスタ、ＳＧＤ，ＳＧＤＴ…ドレイン選択線、ＳＴＳ，ＳＴＳｂ…ソース選択トランジスタ、ＳＧＳ，ＳＧＳｂ…ソース選択線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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