(57)【要約】【課題】フライングキャパシタを有するマルチレベル電力変換装置において、スイッチング損失を低減し、装置の小型化、高効率化を図る。【解決手段】第１，第２基本セルＣｅｌｌ１，Ｃｅｌｌ２の第１，第２フライングキャパシタＣ１，Ｃ２に対して、それぞれ直列に第１，第２リアクトルＬ１，Ｌ２を設ける。これにより、第１，第２リアクトルＬ１，Ｌ２によって、電流のｄｉ／ｄｔが抑制され、ターンオン時のスイッチング損失が低減される。【選択図】図１
2020054071.tif 000002
【特許請求の範囲】
【請求項１】
第１基本セルと第２基本セルを有する各相共通の共通モジュールと、１相以上の相モジュールと、を備え、直流−交流変換、または、交流−直流変換を行うマルチレベル電力変換装置であって、
前記第１基本セルは、
第１直流リンクキャパシタと、
前記第１直流リンクキャパシタの正極端に一端が接続された第１半導体スイッチと、
前記第１直流リンクキャパシタの負極端に一端が接続された第２半導体スイッチと、
前記第１半導体スイッチの他端と前記第２半導体スイッチの他端との間に接続された第１フライングキャパシタと、
前記第１フライングキャパシタに直列接続された第１リアクトルと、
前記第１半導体スイッチの他端と前記第２半導体スイッチの他端との間に直列接続された第３，第４半導体スイッチと、を有し、
前記第２基本セルは、
前記第１直流リンクキャパシタに直列接続された第２直流リンクキャパシタと、
前記第２直流リンクキャパシタの正極端に一端が接続された第５半導体スイッチと、
前記第２直流リンクキャパシタの負極端に一端が接続された第６半導体スイッチと、
前記第５半導体スイッチの他端と前記第６半導体スイッチの他端との間に接続された第２フライングキャパシタと、
前記第２フライングキャパシタに直列接続された第２リアクトルと、
前記第５半導体スイッチの他端と前記第６半導体スイッチの他端との間に直列接続された第７，第８半導体スイッチと、を有し、
前記相モジュールは、
前記第１半導体スイッチの一端、および、前記第３，第４半導体スイッチの共通接続点、および、前記第２，第５半導体スイッチの共通接続点、および、前記第７，第８半導体スイッチの共通接続点、および、前記第６半導体スイッチの一端と、交流端子との間にそれぞれスイッチングデバイスを有し、前記スイッチングデバイスをＯＮ，ＯＦＦすることにより、前記各端子の電圧を選択的に出力することを特徴とするマルチレベル電力変換装置。
【請求項２】
下記表１、表２に基づいて前記第１，第２基本セルの各Ｍｏｄｅを選択し、
前記第１基本セルのＭｏｄｅ１の時は、前記第１，第４半導体スイッチをオン、前記第２，第３半導体スイッチをオフとし、
前記第１基本セルのＭｏｄｅ２の時は、前記第２，第３半導体スイッチをオン、前記第１，第４半導体スイッチをオフとし、
前記第２基本セルのＭｏｄｅ１の時は、前記第５，第８半導体スイッチをオン、前記第６，第７半導体スイッチをオフとし、
前記第２基本セルのＭｏｄｅ２の時は、前記第６，第７半導体スイッチをオン、前記第５，第８半導体スイッチをオフとし、
各基本セル毎に、Ｍｏｄｅ１とＭｏｄｅ２の切り替え時に、基本セル内のすべての半導体スイッチをオフするデッドタイムＴｄを設け、
前記デッドタイムＴｄは、以下の（２）式の値とすることを特徴とする請求項１記載のマルチレベル電力変換装置。
【表１】
2020054071.tif 000018
【表２】
2020054071.tif 000019
【数２】
2020054071.tif 000020
Ｖｃ１：第１フライングキャパシタの電圧
Ｅ：フライングキャパシタの電圧指令値
Ｉｄ１：第３，第４半導体スイッチの共通接続点の電流
Ｖｃ２：第２フライングキャパシタの電圧
Ｉｄ２：第７，第８半導体スイッチの共通接続点の電流
Ｉ０：初期電流値（装置が動作する範囲での最大電流（固定値））
Ｌ：第１，第２リアクトルのインダクタンス値
【請求項３】
前記第３，第４半導体スイッチの共通接続点および前記第７，第８半導体スイッチの共通接続点、もしくは、前記第１，第２リアクトルに直列に電流センサを設け、
下記表１、表２に基づいて前記第１，第２基本セルの各Ｍｏｄｅを選択し、
前記第１基本セルのＭｏｄｅ１の時は、前記第１，第４半導体スイッチをオン、前記第２，第３半導体スイッチをオフとし、
前記第１基本セルのＭｏｄｅ２の時は、前記第２，第３半導体スイッチをオン、前記第１，第４半導体スイッチをオフとし、
前記第２基本セルのＭｏｄｅ１の時は、前記第５，第８半導体スイッチをオン、前記第６，第７半導体スイッチをオフとし、
前記第２基本セルのＭｏｄｅ２の時は、前記第６，第７半導体スイッチをオン、前記第５，第８半導体スイッチをオフとし、
前記各基本セル毎に、Ｍｏｄｅ１とＭｏｄｅ２の切り替え時に、基本セル内のすべての半導体スイッチをオフするデッドタイムＴｄを設け、
前記デッドタイムＴｄは以下の（３）式の値とすることを特徴とする請求項１記載のマルチレベル電力変換装置。
【表１】
2020054071.tif 000021
【表２】
2020054071.tif 000022
【数３】
2020054071.tif 000023
Ｖｃ１：第１フライングキャパシタの電圧
Ｅ：フライングキャパシタの電圧指令値
Ｉｄ１：第３，第４半導体スイッチの共通接続点の電流
Ｖｃ２：第２フライングキャパシタの電圧
Ｉｄ２：第７，第８半導体スイッチの共通接続点の電流
Ｉ０：初期電流値（電流センサで検出した値）
Ｌ：第１，第２リアクトルのインダクタンス値
【請求項４】
前記第1基本セルがＭｏｄｅ２からＭｏｄｅ１へ移行する場合、デッドタイム後、かつ、Ｍｏｄｅ１の前に、下記表３に示す前記第１，第２、第３，第４半導体スイッチのスイッチングパターンを追加し、
前記第１基本セルがＭｏｄｅ１からＭｏｄｅ２へ移行する場合、デッドタイム後、かつ、Ｍｏｄｅ２の前に、下記表３に示す前記第１，第２、第３，第４半導体スイッチのスイッチングパターンを追加し、
前記第２基本セルがＭｏｄｅ２からＭｏｄｅ１へ移行する場合、デッドタイム後、かつ、Ｍｏｄｅ１の前に、下記表４に示す前記第５，第６、第７，第８半導体スイッチのスイッチングパターンを追加し、
前記第２基本セルがＭｏｄｅ１からＭｏｄｅ２へ移行する場合、デッドタイム後、かつ、Ｍｏｄｅ２の前に、下記表４に示す前記第５，第６、第７，第８半導体スイッチのスイッチングモードを追加することを特徴とする請求項３記載のマルチレベル電力変換装置。
【表３】
2020054071.tif 000024
【表４】
2020054071.tif 000025
Ｉｄ１：第３，第４半導体スイッチの共通接続点の電流
Ｉｄ２：第７，第８半導体スイッチの共通接続点の電流
Ｓｆ１〜Ｓｆ８：第１〜第８半導体スイッチ
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチレベル電力変換装置に係り、各相共通のフライングキャパシタを有するマルチレベル電力変換装置に関する。
【背景技術】
【０００２】
図１１は従来のマルチレベル電力変換装置を示す回路図である。Ｃ１、Ｃ２は第１，第２フライングキャパシタであり、Ｕ相、Ｖ相、Ｗ相の相モジュール２の共通電源として用いられる。第１，第２フライングキャパシタＣ１、Ｃ２は共通モジュール１内の半導体スイッチのオンオフ動作によって充放電を行い、第１，第２フライングキャパシタＣ１、Ｃ２の電圧を所定の電圧に制御する。
【０００３】
図１１において、ＰＮ端子間に直流電源、Ｕ相，Ｖ相，Ｗ相の交流端子にモータなどの３相交流負荷を接続した場合には、このマルチレベル電力変換装置はインバータとして動作する。Ｕ相，Ｖ相，Ｗ相の交流端子にリアクトルやコンデンサなどから成るフィルタ回路を介して３相交流電源を接続し、ＰＮ端子間に負荷を接続した場合には、このマルチレベル電力変換装置はコンバータとして動作する。
【０００４】
また、図１１の相モジュール２はマルチレベル電力変換装置の相数に応じて並列接続される。３相の場合は、相モジュール２の並列接続数＝３となる。なお、図１１の相モジュール２のダイオードＤ５、Ｄ６は、ＩＧＢＴなどのスイッチング素子に置き換えてもよい。
【０００５】
次に、図１１のような回路構成におけるフライングキャパシタの電圧制御法について説明する。 図１２に示すように、第１基本セルＣｅｌｌ１では、第３，第４半導体スイッチＳｆ３，Ｓｆ４の共通接続点を流れる電流Ｉｄ１を検出する。第２フライングキャパシタＣ２を有するもう一方の第２基本セルＣｅｌｌ２でも同様に、第７，第８半導体スイッチＳｆ７，Ｓｆ８を流れる電流Ｉｄ２を検出する。
【０００６】
図１２中の破線の矢印は第１フライングキャパシタＣ１に流れる電流を表す。電流Ｉｄ１は図１２の矢印の向きを正とする。検出した電流Ｉｄ１を用いる場合、第１フライングキャパシタＣ１の電圧をＶｃ１、第２フライングキャパシタＣ２の電圧をＶｃ２、Ｖｃ１の指令値およびＶｃ２の指令値をＥとすると、Ｖｃ１とＩｄ１、Ｖｃ２とＩｄ２、Ｍｏｄｅ１、Ｍｏｄｅ２の関係はそれぞれ表１、表２に示すようになる。
【０００７】
【表１】
2020054071.tif 000003
【０００８】
【表２】
2020054071.tif 000004
【０００９】
表１では、Ｖｃ１−Ｅ＞０の時に「１」、Ｖｃ１−Ｅ≦０の時に「０」となる。Ｉｄ１＞０の時に「１」、Ｉｄ１≦０の時に「０」となる。表１の選択信号Ａが「１」（Ｍｏｄｅ２）のときに、第１基本セルＣｅｌｌ１の第２，第３半導体スイッチＳｆ２、Ｓｆ３をオンする。選択信号Ａが「０」（Ｍｏｄｅ１）のときに、第１基本セルＣｅｌｌ１の第１，第４半導体スイッチＳｆ１、Ｓｆ４をオンする。
【００１０】
表２では、Ｖｃ２−Ｅ＞０の時に「１」、Ｖｃ２−Ｅ≦０の時に「０」となる。Ｉｄ２＞０の時に「１」、Ｉｄ２≦０の時に「０」となる。表２の選択信号Ｂが「１」（Ｍｏｄｅ２）のときに、第２基本セルＣｅｌｌ２の第６，第７半導体スイッチＳｆ６、Ｓｆ７をオンする。選択信号Ｂが「０」（Ｍｏｄｅ１）のときに、第２基本セルＣｅｌｌ２の第５，第８半導体スイッチＳｆ５、Ｓｆ８をオンする。
【００１１】
この真理値表通りにＭｏｄｅ１、Ｍｏｄｅ２のパターンを選択することで第１，第２フライングキャパシタＣ１，Ｃ２の電圧Ｖｃ１、Ｖｃ２を指令値Ｅに制御することが可能となる。例えば、表１の最上位の行の状態（Ｖｃ１−Ｅ≦０、Ｉｄ１＜０）では、Ｉｄ＜０の電流極性で第１フライングキャパシタＣ１を充電する必要がある。そこで、図１２に示すようなＭｏｄｅ２（充電）が選択される。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２０１５−４７０５６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかし、図１１の回路は共通モジュール１のスイッチングパターンＭｏｄｅ１，Ｍｏｄｅ２を切り替える際に電流が流れている場合、半導体スイッチの特性などに起因して、 図１３の点線丸部のように共通モジュール１の半導体スイッチ（Ｓｆ１など）のスイッチング時に電流と電圧が重なり、スイッチング損失（ターンオン損失とターンオフ損失）が発生する。
【００１４】
したがって、共通モジュール１の損失が増大し、電力変換装置の効率の悪化、冷却器の大型化を引き起こすという問題があった。
【００１５】
以上示したようなことから、フライングキャパシタを有するマルチレベル電力変換装置において、スイッチング損失を低減し、装置の小型化、高効率化を図ることが課題となる。
【課題を解決するための手段】
【００１６】
本発明は、前記従来の問題に鑑み、案出されたもので、その一態様は、第１基本セルと第２基本セルを有する各相共通の共通モジュールと、１相以上の相モジュールと、を備え、直流−交流変換、または、交流−直流変換を行うマルチレベル電力変換装置であって、前記第１基本セルは、第１直流リンクキャパシタと、前記第１直流リンクキャパシタの正極端に一端が接続された第１半導体スイッチと、前記第１直流リンクキャパシタの負極端に一端が接続された第２半導体スイッチと、前記第１半導体スイッチの他端と前記第２半導体スイッチの他端との間に接続された第１フライングキャパシタと、前記第１フライングキャパシタに直列接続された第１リアクトルと、前記第１半導体スイッチの他端と前記第２半導体スイッチの他端との間に直列接続された第３，第４半導体スイッチと、を有し、前記第２基本セルは、前記第１直流リンクキャパシタに直列接続された第２直流リンクキャパシタと、前記第２直流リンクキャパシタの正極端に一端が接続された第５半導体スイッチと、前記第２直流リンクキャパシタの負極端に一端が接続された第６半導体スイッチと、前記第５半導体スイッチの他端と前記第６半導体スイッチの他端との間に接続された第２フライングキャパシタと、前記第２フライングキャパシタに直列接続された第２リアクトルと、前記第５半導体スイッチの他端と前記第６半導体スイッチの他端との間に直列接続された第７，第８半導体スイッチと、を有し、前記相モジュールは、前記第１半導体スイッチの一端、および、前記第３，第４半導体スイッチの共通接続点、および、前記第２，第５半導体スイッチの共通接続点、および、前記第７，第８半導体スイッチの共通接続点、および、前記第６半導体スイッチの一端と、交流端子との間にそれぞれスイッチングデバイスを有し、前記スイッチングデバイスをＯＮ，ＯＦＦすることにより、前記各端子の電圧を選択的に出力することを特徴とする。
【００１７】
また、その一態様として、下記表１、表２に基づいて前記第１，第２基本セルの各Ｍｏｄｅを選択し、前記第１基本セルのＭｏｄｅ１の時は、前記第１，第４半導体スイッチをオン、前記第２，第３半導体スイッチをオフとし、前記第１基本セルのＭｏｄｅ２の時は、前記第２，第３半導体スイッチをオン、前記第１，第４半導体スイッチをオフとし、前記第２基本セルのＭｏｄｅ１の時は、前記第５，第８半導体スイッチをオン、前記第６，第７半導体スイッチをオフとし、前記第２基本セルのＭｏｄｅ２の時は、前記第６，第７半導体スイッチをオン、前記第５，第８半導体スイッチをオフとし、各基本セル毎に、Ｍｏｄｅ１とＭｏｄｅ２の切り替え時に、基本セル内のすべての半導体スイッチをオフするデッドタイムＴｄを設け、前記デッドタイムＴｄは、以下の（２）式の値とすることを特徴とする。
【００１８】
【表１】
2020054071.tif 000005
【００１９】
【表２】
2020054071.tif 000006
【００２０】
【数２】
2020054071.tif 000007
【００２１】
Ｖｃ１：第１フライングキャパシタの電圧
Ｅ：フライングキャパシタの電圧指令値
Ｉｄ１：第３，第４半導体スイッチの共通接続点の電流
Ｖｃ２：第２フライングキャパシタの電圧
Ｉｄ２：第７，第８半導体スイッチの共通接続点の電流
Ｉ０：初期電流値（装置が動作する範囲での最大電流（固定値））
Ｌ：第１，第２リアクトルのインダクタンス値。
【００２２】
また、他の態様として、前記第３，第４半導体スイッチの共通接続点および前記第７，第８半導体スイッチの共通接続点、もしくは、前記第１，第２リアクトルに直列に電流センサを設け、下記表１、表２に基づいて前記第１，第２基本セルの各Ｍｏｄｅを選択し、前記第１基本セルのＭｏｄｅ１の時は、前記第１，第４半導体スイッチをオン、前記第２，第３半導体スイッチをオフとし、前記第１基本セルのＭｏｄｅ２の時は、前記第２，第３半導体スイッチをオン、前記第１，第４半導体スイッチをオフとし、前記第２基本セルのＭｏｄｅ１の時は、前記第５，第８半導体スイッチをオン、前記第６，第７半導体スイッチをオフとし、前記第２基本セルのＭｏｄｅ２の時は、前記第６，第７半導体スイッチをオン、前記第５，第８半導体スイッチをオフとし、前記各基本セル毎に、Ｍｏｄｅ１とＭｏｄｅ２の切り替え時に、基本セル内のすべての半導体スイッチをオフするデッドタイムＴｄを設け、前記デッドタイムＴｄは以下の（３）式の値とすることを特徴とする。
【００２３】
【表１】
2020054071.tif 000008
【００２４】
【表２】
2020054071.tif 000009
【００２５】
【数３】
2020054071.tif 000010
【００２６】
Ｖｃ１：第１フライングキャパシタの電圧
Ｅ：フライングキャパシタの電圧指令値
Ｉｄ１：第３，第４半導体スイッチの共通接続点の電流
Ｖｃ２：第２フライングキャパシタの電圧
Ｉｄ２：第７，第８半導体スイッチの共通接続点の電流
Ｉ０：初期電流値（電流センサで検出した値）
Ｌ：第１，第２リアクトルのインダクタンス値。
【００２７】
また、その一態様として、前記第1基本セルがＭｏｄｅ２からＭｏｄｅ１へ移行する場合、デッドタイム後、かつ、Ｍｏｄｅ１の前に、下記表３に示す前記第１，第２、第３，第４半導体スイッチのスイッチングパターンを追加し、前記第１基本セルがＭｏｄｅ１からＭｏｄｅ２へ移行する場合、デッドタイム後、かつ、Ｍｏｄｅ２の前に、下記表３に示す前記第１，第２、第３，第４半導体スイッチのスイッチングパターンを追加し、前記第２基本セルがＭｏｄｅ２からＭｏｄｅ１へ移行する場合、デッドタイム後、かつ、Ｍｏｄｅ１の前に、下記表４に示す前記第５，第６、第７，第８半導体スイッチのスイッチングパターンを追加し、前記第２基本セルがＭｏｄｅ１からＭｏｄｅ２へ移行する場合、デッドタイム後、かつ、Ｍｏｄｅ２の前に、下記表４に示す前記第５，第６、第７，第８半導体スイッチのスイッチングモードを追加することを特徴とする。
【００２８】
【表３】
2020054071.tif 000011
【００２９】
【表４】
2020054071.tif 000012
【００３０】
Ｉｄ１：第３，第４半導体スイッチの共通接続点の電流
Ｉｄ２：第７，第８半導体スイッチの共通接続点の電流
Ｓｆ１〜Ｓｆ８：第１〜第８半導体スイッチ 。
【発明の効果】
【００３１】
本発明によれば、フライングキャパシタを有するマルチレベル電力変換装置において、スイッチング損失を低減し、装置の小型化、高効率化を図ることが可能となる。
【図面の簡単な説明】
【００３２】
【図１】実施形態１におけるマルチレベル電力変換装置の回路図。
【図２】実施形態１における半導体スイッチのゲート信号と半導体スイッチの電圧と電流の波形を示すタイムチャート。
【図３】実施形態１におけるスイッチングパターンの遷移を示す図。
【図４】実施形態１におけるスイッチングパターンの遷移を示す図。
【図５】実施形態２におけるマルチレベル電力変換装置の回路図。
【図６】実施形態２におけるスイッチングパターンの遷移を示す図。
【図７】実施形態２における半導体スイッチのゲート信号と半導体スイッチの電圧と電流の波形を示すタイムチャート。
【図８】実施形態３におけるスイッチングパターンの遷移を示す図。
【図９】実施形態３におけるスイッチングパターンの遷移を示す図。
【図１０】実施形態３における半導体スイッチのゲート信号と半導体スイッチの電圧と電流の波形を示すタイムチャート。
【図１１】従来のマルチレベル電力変換装置の一例を示す回路図。
【図１２】基本セルのスイッチングモードを示す図。
【図１３】従来技術における半導体スイッチのゲート信号と半導体スイッチの電圧と電流の波形を示すタイムチャート。
【発明を実施するための形態】
【００３３】
以下、本願発明におけるマルチレベル電力変換装置の実施形態１〜３を図１〜図１０に基づいて詳述する。
【００３４】
［実施形態１］
図１に本実施形態１におけるマルチレベル電力変換装置の回路構成を示す。本実施形態１におけるマルチレベル電力変換装置は、各相共通の共通モジュール１と、１相以上の相モジュール２と、各相共通のスナバ回路３と、を備え、直流−交流変換、または、交流−直流変換を行う。なお、図１では、簡略化して相モジュール２を１相分のみ示している。
【００３５】
共通モジュール１は、直列接続された第１，第２直流リンクキャパシタＣDC1，ＣDC2を有する。第１直流リンクキャパシタＣDC1の正極端に第１半導体スイッチＳｆ１の一端が接続される。第１直流リンクキャパシタＣDC1の負極端に第２半導体スイッチＳｆ２の一端が接続される。第１半導体スイッチＳｆ１の他端と第２半導体スイッチＳｆ２の他端との間に第１フライングキャパシタＣ１と第１リアクトルＬ１が直列接続される。
【００３６】
第１半導体スイッチＳｆ１の他端と第２半導体スイッチＳｆ２の他端との間に第３，第４半導体スイッチＳｆ３，Ｓｆ４が直列接続される。ここで、第１〜第４半導体スイッチＳｆ１〜Ｓｆ４，第１リアクトルＬ１，第１フライングキャパシタＣ１を第１基本セルＣｅｌｌ１とする。
【００３７】
第２直流リンクキャパシタＣDC2の正極端に第５半導体スイッチＳｆ５の一端が接続される。第２直流リンクキャパシタＣDC2の負極端に第６半導体スイッチＳｆ６の一端が接続される。第５半導体スイッチＳｆ５の他端と第６半導体スイッチＳｆ６の他端との間に第２フライングキャパシタＣ２と第２リアクトルＬ２が直列接続される。
【００３８】
第５半導体スイッチＳｆ５の他端と第６半導体スイッチＳｆ６の他端との間に第７，第８半導体スイッチＳｆ７，Ｓｆ８が直列接続される。ここで、第５〜第８半導体スイッチＳｆ５〜Ｓｆ８，第２リアクトルＬ２，第２フライングキャパシタＣ２を第２基本セルＣｅｌｌ２とする。
【００３９】
なお、図１では、第１，第２リアクトルＬ１，Ｌ２を第１，第５半導体スイッチＳｆ１，Ｓｆ５側、第１，第２フライングキャパシタＣ１，Ｃ２を第２，第６半導体スイッチＳｆ２，Ｓｆ６側に接続した構成を示しているが、第１，第２リアクトルＬ１，Ｌ２と第１，第２フライングキャパシタＣ１，Ｃ２の接続位置は逆でも良い。
【００４０】
相モジュール２は、第１半導体スイッチＳｆ１の一端と第３，第４半導体スイッチＳｆ３，Ｓｆ４の共通接続点との間に第１，第２スイッチングデバイスＳ１，Ｓ２が直列接続される。
【００４１】
第７，第８半導体スイッチＳｆ７，Ｓｆ８の共通接続点と第６半導体スイッチＳｆ６の一端との間に第７，第８スイッチングデバイスＳ７，Ｓ８が直列接続される。第１，第２スイッチングデバイスＳ１，Ｓ２の共通接続点と、第７，第８スイッチングデバイスＳ７，Ｓ８の共通接続点との間に第３，第４，第５，第６スイッチングデバイスＳ３，Ｓ４，Ｓ５，Ｓ６が直列接続される。
【００４２】
第３，第４スイッチングデバイスＳ３，Ｓ４の共通接続点と第５，第６スイッチングデバイスＳ５，Ｓ６の共通接続点との間に第５，第６ダイオードＤ５，Ｄ６が直列接続される。なお、この第５，第６ダイオードＤ５，Ｄ６は、第９，第１０スイッチングデバイス（ＩＧＢＴ等）に置き換えても良い。
【００４３】
スナバ回路３は、第１半導体スイッチＳｆ１の一端と第３，第４半導体スイッチＳｆ３，Ｓｆ４の共通接続点との間に第１スナバコンデンサＣｆ１と第１スナバダイオードＤ１が直列接続される。第３，第４半導体スイッチＳｆ３，Ｓｆ４の共通接続点と第２半導体スイッチＳｆ２の一端との間に第２スナバダイオードＤ２と第２スナバコンデンサＣｆ２が直列接続される。第１スナバコンデンサＣｆ１と第１スナバダイオードＤ１の共通接続点と第２スナバダイオードＤ２と第２スナバコンデンサＣｆ２の共通接続点との間に第１抵抗Ｒｆ１が接続される。
【００４４】
第５半導体スイッチＳｆ５の一端と第７，第８半導体スイッチＳｆ７，Ｓｆ８の共通接続点との間に第３スナバコンデンサＣｆ３と第３スナバダイオードＤ３が直列接続される。第７，第８半導体スイッチＳｆ７，Ｓｆ８の共通接続点と第６半導体スイッチＳｆ６の一端との間に第４スナバダイオードＤ４と第４スナバコンデンサＣｆ４が接続される。第３スナバコンデンサＣｆ３と第３スナバダイオードＤ３の共通接続点と第４スナバダイオードＤ４と第４スナバコンデンサＣｆ４の共通接続点との間に第２抵抗Ｒｆ２が接続される。
【００４５】
第２，第５半導体スイッチＳｆ２，Ｓｆ５の共通接続点と第５，第６ダイオードＤ５，Ｄ６（第９，第１０スイッチングデバイスＳ９，Ｓ１０）の共通接続点とを接続する。第４，第５スイッチングデバイスＳ４，Ｓ５の共通接続点を交流端子とする。
【００４６】
なお、図１内の各半導体スイッチ，スイッチングデバイス（またはダイオード）は、複数の半導体スイッチ，スイッチングデバイス（またはダイオード）を直列接続または並列接続する構成としてもよい。 
【００４７】
図２は、第１〜第４半導体スイッチＳｆ１〜Ｓｆ４のゲート信号および第１半導体スイッチＳｆ１の電圧、電流を示す波形図である。図２は図１３と比較して、第１半導体スイッチＳｆ１ターンオン時のｄｉ／ｄｔ（電流の傾き）がリアクトルＬにより抑制されていることがわかる。よって、スイッチング損失が低減される。
【００４８】
このような構成により、スナバキャパシタＣｆの充電電流が流れる際に第１，第２リアクトルＬ１，Ｌ２によって電流ｉＬのｄｉ／ｄｔが抑制されるためターンオン時のスイッチング損失を低減できる。
【００４９】
図３，図４に、Ｍｏｄｅ１，Ｍｏｄｅ２切換時における本実施形態１の回路動作例を示す。図３は第１リアクトルＬ１の電流初期値Ｉ０が負の場合を示しており、図４は、第１リアクトルＬ１の電流初期値Ｉ０が正の場合を示している。ここで、図３、図４中の網掛けの素子は導通中の半導体スイッチ、スイッチングデバイスを表している。
【００５０】
図３（ａ）は、定常時において、Ｍｏｄｅ１、出力電圧がＥの場合を示している。具体的には、第１，第４半導体スイッチＳｆ１，Ｓｆ４，第２，第３，第４スイッチングデバイスＳ２，Ｓ３，Ｓ４がＯＮとなっている。そして、第１直流リンクキャパシタＣDC1→第１半導体スイッチＳｆ１→第１リアクトルＬ１→第１フライングキャパシタＣ１→第４半導体スイッチＳｆ４→第２スイッチングデバイスＳ２→第３スイッチングデバイスＳ３→第４スイッチングデバイスＳ４の経路で電流が流れる。
【００５１】
図３（ｂ）は、デッドタイム時を示している。この時、第１基本セルＣｅｌｌ１内の半導体スイッチはＯＦＦとなる。第１リアクトルＬ１に蓄えられたエネルギーは、第１フライングキャパシタＣ１→第４半導体スイッチＳｆ４のフリーホイールダイオード→第３半導体スイッチＳｆ３のフリーホイールダイオードの経路で流れる。
【００５２】
図３（ｃ）は、スイッチング切り替え後のＭｏｄｅ２、出力電圧Ｅの場合を示している。具体的には、第２，第３半導体スイッチＳｆ２，Ｓｆ３，第２，第３，第４スイッチングデバイスＳ２，Ｓ３，Ｓ４がＯＮとなっている。第２半導体スイッチＳｆ２→第１フライングキャパシタＣ１→第１リアクトルＬ１→第３半導体スイッチＳｆ３→第２スイッチングデバイスＳ２→第３スイッチングデバイスＳ３→第４スイッチングデバイスＳ３の経路で電流が流れる。
【００５３】
図４（ａ）は、定常時において、Ｍｏｄｅ１、出力電圧がＥの場合を示している。具体的には、第１，第４半導体スイッチＳｆ１，Ｓｆ４，第２，第３，第４スイッチングデバイスＳ２，Ｓ３，Ｓ４がＯＮとなっている。そして、第４スイッチングデバイスＳ４→第３スイッチングデバイスＳ３→第２スイッチングデバイスＳ２→第４半導体スイッチＳｆ４→第１フライングキャパシタＣ１→第１リアクトルＬ１→第１半導体スイッチＳｆ１→第１直流リンクキャパシタＣDC1の経路で電流が流れる。
【００５４】
図４（ｂ）は、デッドタイム時を示している。この時、第１基本セルＣｅｌｌ１内の半導体スイッチはＯＦＦとなる。第１リアクトルＬ１に蓄えられたエネルギーは、第１半導体スイッチＳｆ１のフリーホイールダイオード→第１直流リンクキャパシタＣDC1→第２半導体スイッチＳｆ２のフリーホイールダイオード→第１フライングキャパシタＣ１の経路で流れる。
【００５５】
図４（ｃ）は、スイッチング切り替え後のＭｏｄｅ２、出力電圧Ｅの場合を示している。具体的には、第２，第３半導体スイッチＳｆ２，Ｓｆ３，第２，第３，第４スイッチングデバイスＳ２，Ｓ３，Ｓ４がＯＮとなっている。そして、第４スイッチングデバイスＳ４→第３スイッチングデバイスＳ３→第２スイッチングデバイスＳ２→第３半導体スイッチＳｆ３→第１リアクトルＬ１→第１フライングキャパシタＣ１→第２半導体スイッチＳｆ２の経路で電流が流れる。
【００５６】
図３，図４では、第１基本セルＣｅｌｌ１について説明したが、第２基本セルＣｅｌｌ２も同様である。
【００５７】
このように、デッドタイムＴｄの期間で図３（ｂ）、図４（ｂ）のように動作することで第１，第２リアクトルＬ１，Ｌ２のエネルギーを第１，第２直流リンクキャパシタＣDC1，ＣDC2、第１，第２フライングキャパシタＣ１，Ｃ２に充電することにより第１，第２リアクトルＬ１，Ｌ２の電流を零にする。
【００５８】
さらに、各第１，第２基本セルＣｅｌｌ１，Ｃｅｌｌ２において、すべての半導体スイッチがオフになるデッドタイム期間Ｔｄを適切な値に設定する。 次にデッドタイム期間Ｔｄの設計方法について説明する。デッドタイム期間Ｔｄ中の第１，第２リアクトルＬ１，Ｌ２の放電経路は、電流方向別に図３（ｂ）、図４（ｂ）に示したような第１，第２半導体スイッチＳｆ１，Ｓｆ２、または、第３，第４半導体スイッチＳｆ３，Ｓｆ４のフリーホイールダイオードを流れるループとなる。この時、第１，第２リアクトルＬ１，Ｌ２に流れる電流ｉは電流初期値（放電開始時の電流）をＩ０とし、第１直流リンクキャパシタＣDC1の電圧を２Ｅ、第１フライングキャパシタＣ１の電圧をＥとすると、第１リアクトルＬ１に印加される電圧はＥとなる事から、Ｅ＝Ｌｄｉ／ｄｔが成り立つ。これを積分すると、以下の（１）と表すことができる。
【００５９】
【数１】
2020054071.tif 000013
【００６０】
Ｌ：第１，第２リアクトルＬ１，Ｌ２のインダクタンス値
Ｅ：第１，第２フライングキャパシタの電圧指令値
したがって、電流ｉが零となる条件がデッドタイムＴｄの必要条件となる。よって、必要なデッドタイムＴｄは、（１）式にｉ＝０を代入することで、以下の（２）式となる。
【００６１】
【数２】
2020054071.tif 000014
【００６２】
（２）式のデッドタイムＴｄを確保することで、共通モジュール１のスイッチング損失を低減できる。 
【００６３】
この時、装置が動作する範囲での最大電流（固定値）を（２）式の電流初期値Ｉ０に設定することで、装置の全運転範囲において（２）式の条件を満たすことができるため、ターンオン時の電流を零にでき、ターンオン損失を低減できる。以上により共通モジュール１のターンオン時に零電流スイッチングが達成でき、共通モジュール１のスイッチング損失が低減できる。
【００６４】
以上示したように、本実施形態１によれば、第１，第２フライングキャパシタＣ１，Ｃ２に直列接続された第１，第２リアクトルＬ１，Ｌ２により、ｄｉ／ｄｔが抑制されるため、ターンオン時のスイッチング損失を低減できる。また、デッドタイムＴｄを（２）式を満足するように設定することにより、ターンオン時の電流を零にでき、さらにターンオン時のスイッチング損失を低減することができる。その結果、電力変換装置の冷却器の小型化、高効率化を実現す ることが可能となる。
【００６５】
［実施形態２］ 
本実施形態２では共通モジュール１の出力端（第３，第４半導体スイッチＳｆ３，Ｓｆ４の共通接続点、第７，第８半導体スイッチＳｆ７，Ｓｆ８の共通接続点）もしくは第１，第２リアクトルＬ１，Ｌ２に直列に電流センサ４を設けることで第１，第２リアクトルＬ１，Ｌ２に流れている電流値を検出し、運転状態ごとに最適なデッドタイムＴｄ時間を設定する方法を説明する。
【００６６】
図５に本実施形態２におけるマルチレベル電力変換装置を示す。実施形態１では（２）式の電流初期値Ｉ０に装置が動作する範囲での最大電流（固定値）を設定するため、電流が低い状態でも不必要にデッドタイムＴｄが長くなってしまう。デッドタイムＴｄが必要以上に長くなることは、マルチレベル電力変換装置の出力電圧精度の低下につながる。
【００６７】
そこで、本実施形態２のように、電流センサ４を用いて第１，第２リアクトルＬ１，Ｌ２の電流初期値Ｉ０を検出して、（１）式を変形した（３）式に代入することで、最適なデッドタイムＴｄを決定することができるようになる。なお、本実施形態２での第１，第２リアクトルＬ１，Ｌ２の電流初期値Ｉ０は、デットタイム開始の直前（共通モジュール１のすべての半導体スイッチをオフする直前）に検出する。
【００６８】
【数３】
2020054071.tif 000015
【００６９】
以上示したように、本実施形態２によれば、実施形態１と同様の作用効果を奏する。また、電流検出値（電流初期値）Ｉ０、電圧指令値Ｅより（３）式を用いて必要なデッドタイムＴｄを演算することにより、運転状態に応じた最適なデッドタイムを生成することができる。
【００７０】
［実施形態３］
実施形態１、実施形態２では共通モジュール１のデッドタイム期間中に第１，第２リアクトルＬ１，Ｌ２の電流ｉを零にすることでターンオン時のスイッチング損失を低減していた。また、実施形態２では電流センサ４により第１，第２リアクトルＬ１，Ｌ２に流れる電流ｉを検出し、第１，第２基本セルＣｅｌｌ１，Ｃｅｌｌ２のデッドタイムＴｄの大きさが最小となるようにデッドタイムＴｄを可変とする方法を説明した。
【００７１】
しかし、第１，第２リアクトルＬ１，Ｌ２の電流初期値Ｉ０が０の場合、スイッチング損失は低減されるが、負荷電流と第１，第２リアクトルＬ１，Ｌ２の電流ｉが一致するまでは第１，第２リアクトルＬ１，Ｌ２に電圧が印加されるため、図４（ｃ）のようなスイッチング切り替え後に第１，第２リアクトルＬ１，Ｌ２の印加電圧分の電圧降下が電力変換装置の出力電圧にも発生し、出力電圧の誤差となってしまう。
【００７２】
特に、図１のようなスナバ回路３を接続している場合、図６、図７に示す例のように第１リアクトルＬ１に印加される電圧ＶｌがＥ−Ｖｓ１となり低くなってしまうため、リアクトル電流ｉが負荷電流と同じ値になるまで時間がかかる。（Ｖｓ１はＳｆ３とＳｆ４の共通接続点の電圧である。）そのため、出力電圧誤差が大きくなる。
【００７３】
本実施形態３では、上記の課題を解決するために実施形態２と同様の構成で第１，第２リアクトルＬ１，Ｌ２に流れている電流の方向と大きさを検出し、スイッチングパターンにより第１，第２リアクトルＬ１，Ｌ２の電流ｉを負荷電流と等しくなるまでの時間を早めることで、出力電圧誤差を低減する。
【００７４】
図８，図９に、本実施形態３における回路動作例を示す。図８はＭｏｄｅ２からＭｏｄｅ１への切り替えを示し、図９はＭｏｄｅ１からＭｏｄｅ２への切り替えを示す。
【００７５】
図８（ａ）は、Ｍｏｄｅ２の状態を示し、第２，第３半導体スイッチＳｆ２，Ｓｆ３がＯＮとなっている。そして、第２半導体スイッチＳｆ２→第１フライングキャパシタＣ１→第１リアクトルＬ１→第３半導体スイッチＳｆ３の経路で電流が流れる。
【００７６】
図８（ｂ）はデッドタイムの状態を示す。この時、第１リアクトルＬ１に蓄えられたエネルギーは、第１半導体スイッチＳｆ１のフリーホイールダイオード→第１直流リンクキャパシタＣDC1→第２半導体スイッチＳｆ２のフリーホイールダイオード→第１フライングキャパシタＣ１の経路で電流が流れ、第１リアクトルＬ１に流れる電流を０にする。
【００７７】
図８（ｃ）では、第１，第２半導体スイッチＳｆ１，Ｓｆ２をオンする。そしして、第１直流リンクキャパシタＣDC1→第１半導体スイッチＳｆ１→第１リアクトルＬ１→第１フライングキャパシタＣ１→第２半導体スイッチＳｆ２の経路に強制的に電流を流し、第１リアクトルＬ１に流れる電流を負荷電流付近まで上昇させる。第１リアクトルＬ１に印加される電圧ＶｌはＶｌ＝２Ｅ−Ｅ＝Ｅとなる。
【００７８】
その後、第１リアクトルＬ１に流れる電流が負荷電流（（３）式で代入したＩ０）に到達したら、図８（ｄ）に示すように、Ｍｏｄｅ１へ移行する。Ｍｏｄｅ１では、第１，第４半導体スイッチＳｆ１，Ｓｆ４をオンとする。第１直流リンクキャパシタＣDC1→第１半導体スイッチＳｆ１→第１リアクトルＬ１→第１フライングキャパシタＣ１→第４半導体スイッチＳｆ１のフリーホイールダイオードの経路で電流が流れる。
【００７９】
図９（ａ）は、Ｍｏｄｅ１の状態を示し、第１，第４半導体スイッチＳｆ１，Ｓｆ４がＯＮとなっている。そして、第１直流リンクキャパシタＣDC1→第１半導体スイッチＳｆ１→第１リアクトルＬ１→第１フライングキャパシタＣ１→第４半導体スイッチＳｆ１のフリーホイールダイオードの経路で電流が流れる。
【００８０】
図９（ｂ）はデッドタイムの状態を示す。この時、第１リアクトルＬ１に蓄えられたエネルギーは、第１フライングキャパシタＣ１→第４半導体スイッチＳｆ４のフリーホイールダイオード→第３半導体スイッチＳｆ３のフリーホイールダイオードの経路で電流が流れ、第１リアクトルＬ１に流れる電流を０にする。
【００８１】
図９（ｃ）では、第３，第４半導体スイッチＳｆ３，Ｓｆ４をオンする。そしして、第１リアクトルＬ１→第３半導体スイッチＳｆ３→第４半導体スイッチＳｆ４→第１フライングキャパシタＣ１の経路に強制的に電流を流し、第１リアクトルＬ１に流れる電流を負荷電流付近まで上昇させる。第１リアクトルＬ１に印加される電圧ＶｌはＶｌ＝２Ｅ−Ｅ＝Ｅとなる。
【００８２】
その後、第１リアクトルＬ１に流れる電流が負荷電流（（３）式で代入したＩ０）に到達したら、図９（ｄ）に示すように、Ｍｏｄｅ２へ移行する。Ｍｏｄｅ２では、第２，第３半導体スイッチＳｆ２，Ｓｆ３をオンとする。第２半導体スイッチＳｆ２→第１フライングキャパシタＣ１→第１リアクトルＬ１→第３半導体スイッチＳｆ３の経路で電流が流れる。
【００８３】
図８（ｃ）、図９（ｃ）のようなスイッチングパターンを追加することで第１リアクトルＬ１に印加される電圧をＥとし、この期間中に第１リアクトルＬ１に流れる電流を強制的に負荷電流（（３）式で代入したＩ０）まで上昇させる。
【００８４】
図８のようにＭｏｄｅ２からＭｏｄｅ１への切り替えの場合、第１リアクトルＬ１の電流が零になってから第１半導体スイッチＳｆ１，Ｓｆ２をオンさせ電流を流し、第１リアクトルＬ１の電流と負荷電流を等しくする。この時、第１半導体スイッチＳｆｌは図８（ｃ）のリアクトル電流（すなわちＳｆｌの電流）が零のときにターンオンしているため、ターンオン損失は発生しない。第４半導体スイッチＳｆ４は電流方向からフリーホイールダイオードを導通するため、ターンオン損失は発生しない。
【００８５】
図９のようにＭｏｄｅ１からＭｏｄｅ２への切り替えの場合、第１リアクトルＬ１の電流が零になってから第３，第４半導体スイッチＳｆ３，Ｓｆ４をオンさせ、第１リアクトルＬ１の電流と負荷電流を等しくする。この時、第３半導体スイッチＳｆ３は図９（ｃ）のリアクトル電流（すなわちＳｆ３の電流）が零のときにターンオンしているため、ターンオン損失は発生しない。第２半導体スイッチＳｆ２は電流方向からフリーホイールダイオードを導通するため、ターンオン損失は発生しない。
【００８６】
なお、図８，図９は、第１基本セルの第３，第４半導体スイッチＳｆ３，Ｓｆ４の共通接続点を流れる電流Ｉｄ１が正のときの動作である。Ｉｄ１が負のときは、図８（ｃ）および図９（ｃ）でオンする半導体スイッチが異なる。
【００８７】
第２基本セルにおいても同様で、第７，第８半導体スイッチＳｆ７，Ｓｆ８の共通接続点を流れる電流Ｉｄ２の極性によって、オンする半導体スイッチが異なる。
【００８８】
表３、表４に、図８（ｃ）および図９（ｃ）のモード時でのスイッチングパターンを示す。
【００８９】
【表３】
2020054071.tif 000016
【００９０】
【表４】
2020054071.tif 000017
【００９１】
表３では、Ｉｄ１＞０の時に「１」、Ｉｄ１≦０の時に「０」となる。Ｓｆ１が「１」のときに、第１基本セルＣｅｌｌ１の第１半導体スイッチＳｆ１をオンする。Ｓｆ１が「０」のときに、第１基本セルＣｅｌｌ１の第１半導体スイッチＳｆ１をオフする。Ｓｆ２、Ｓｆ３、Ｓｆ４についても同様である。
【００９２】
表４では、Ｉｄ２＞０の時に「１」、Ｉｄ２≦０の時に「０」となる。Ｓｆ５が「１」のときに、第２基本セルＣｅｌｌ２の第５半導体スイッチＳｆ５をオンする。Ｓｆ５が「０」のときに、第２基本セルＣｅｌｌ２の第５半導体スイッチＳｆ５をオフする。Ｓｆ６、Ｓｆ７、Ｓｆ８についても同様である。
【００９３】
以上のようにスイッチングパターンにより第１，第２リアクトルＬ１，Ｌ２に印加される電圧を調整し、電流の傾きを急峻にすることでリアクトル電流が負荷電流と等しくなるまでの時間を短縮できるため、電力変換装置の出力電圧誤差を低減することができる。さらに実施形態１、２と同様に、ターンオン損失を低減できる。
【００９４】
以上、本発明において、記載された具体例に対してのみ詳細に説明したが、本発明の技術思想の範囲で多彩な変形および修正が可能であることは、当業者にとって明白なことであり、このような変形および修正が特許請求の範囲に属することは当然のことである。
【００９５】
例えば、実施形態１〜３では、スナバ回路３を備えた回路を説明しているが、スナバ回路３は図１以外の回路構成でも良いし、スナバ回路３を省略しても良い。
【００９６】
また、実施形態１〜３では、特定の回路構成の相モジュール２を示しているが、相モジュール２は、第１半導体スイッチＳｆ１の一端、および、第３，第４半導体スイッチＳｆ３，Ｓｆ４の共通接続点、および、第２，第５半導体スイッチＳｆ２，Ｓｆ５の共通接続点、および、第７，第８半導体スイッチＳｆ７，Ｓｆ８の共通接続点、および、第６半導体スイッチＳｆ６の一端と、交流端子との間にスイッチングデバイスを有し、スイッチングデバイスをＯＮ，ＯＦＦすることにより、各端子の電圧を選択的に出力する構成であれば、その他の回路構成でも良い。
【符号の説明】
【００９７】
１…共通モジュール
２…相モジュール
３…スナバ回路
４…電流センサ
Ｃｅｌｌ１，Ｃｅｌｌ２…第１，第２基本セル
ＣDC1，ＣDC2…第１，第２直流リンクキャパシタ
Ｓｆ１〜Ｓｆ８…第１〜第８半導体スイッチ
Ｓ１〜Ｓ８…第１〜第８スイッチングデバイス
Ｌ１，Ｌ２…第１，第２リアクトル
Ｃ１，Ｃ２…第１，第２フライングキャパシタ
【図１】
2020054071.tif 000026
【図２】
2020054071.tif 000027
【図３】
2020054071.tif 000028
【図４】
2020054071.tif 000029
【図５】
2020054071.tif 000030
【図６】
2020054071.tif 000031
【図７】
2020054071.tif 000032
【図８】
2020054071.tif 000033
【図９】
2020054071.tif 000034
【図１０】
2020054071.tif 000035
【図１１】
2020054071.tif 000036
【図１２】
2020054071.tif 000037
【図１３】
2020054071.tif 000038