(57)【要約】      （修正有）【課題】画素サイズを縮小することが可能なセンサチップおよび測距装置を提供する。【解決手段】センサチップ１は、複数の画素Ｐがアレイ状に配置された画素アレイ部Ｒ１を有する半導体基板１１と、画素Ｐ毎に半導体基板１１に設けられ、高電界領域によりキャリアをアバランシェ増倍させる増倍領域Ｘを有する受光素子２０と、画素Ｐ間に設けられ、半導体基板１１の一の面１１Ｓ１から対向する他の面１１Ｓ２に向かって延伸すると共に、半導体基板１１内に底部１２Ｓを有する第１の画素分離部１２とを備える。【選択図】図１
2020167249.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素がアレイ状に配置された画素アレイ部を有する半導体基板と、
前記画素毎に前記半導体基板に設けられ、高電界領域によりキャリアをアバランシェ増倍させる増倍領域を有する受光素子と、
前記画素間に設けられ、前記半導体基板の一の面から対向する他の面に向かって延伸すると共に、前記半導体基板内に底部を有する第１の画素分離部と
を備えたセンサチップ。
【請求項２】
前記半導体基板は前記画素毎にウェルを有し、
前記ウェルは、前記半導体基板の他の面側において前記複数の画素間で共通化されている、請求項１に記載のセンサチップ。
【請求項３】
前記半導体基板の前記一の面側に積層されると共に、前記高電界領域の少なくとも一部を覆うように設けられた光反射部をさらに有する、請求項１に記載のセンサチップ。
【請求項４】
前記第１の画素分離部は、遮光性を有する導電材料を含む第１の遮光膜と、前記半導体基板内において前記第１の遮光膜の表面を覆う絶縁膜とから構成されている、請求項１に記載のセンサチップ。
【請求項５】
前記ウェルは、前記画素アレイ部の周囲に設けられた周辺部においてアノードと電気的に接続されている、請求項２に記載のセンサチップ。
【請求項６】
前記アノードは、前記複数の画素で共用されている、請求項５に記載のセンサチップ。
【請求項７】
前記半導体基板は、前記画素間に設けられ、前記他の面から前記一の面に向かって延伸する第２の画素分離部をさらに有する、請求項１に記載のセンサチップ。
【請求項８】
前記第２の画素分離部は酸化膜によって構成されている、請求項７に記載のセンサチップ。
【請求項９】
前記第２の画素分離部の底部は、前記半導体基板内において、前記第１の画素分離部の底部と接している、請求項７に記載のセンサチップ。
【請求項１０】
前記第２の画素分離部は、隣接する前記複数の画素の交点に開口を有する、請求項７に記載のセンサチップ。
【請求項１１】
前記第１の画素分離部および前記第２の画素分離部は、それぞれの底部の間に隙間を有する、請求項７に記載のセンサチップ。
【請求項１２】
前記半導体基板の前記他の面の前記画素間に第２の遮光膜をさらに有する、請求項１に記載のセンサチップ。
【請求項１３】
前記第２の遮光膜は、前記画素アレイ部の周囲に設けられた周辺部において前記半導体基板と電気的に接続されている、請求項１２に記載のセンサチップ。
【請求項１４】
前記半導体基板の前記他の面の前記画素間に第２の遮光膜をさらに有し、
前記第２の遮光膜の一部は、前記第２の画素分離部内に延在している、請求項７に記載のセンサチップ。
【請求項１５】
電圧印加部をさらに有し、
前記第１の遮光膜は、前記電圧印加部から電圧が印加される、請求項４に記載のセンサチップ。
【請求項１６】
前記半導体基板は、前記画素アレイ部の周囲に周辺部を有し、
前記画素アレイ部と前記周辺部とは、絶縁膜によって電気的に分離されている、請求項１に記載のセンサチップ。
【請求項１７】
前記半導体基板の前記他の面側に積層されたオンチップレンズをさらに有する、請求項１に記載のセンサチップ。
【請求項１８】
光学系と、センサチップと、前記センサチップの出力信号から測定対象物までの距離を算出する信号処理回路とを備え、
前記センサチップは、
複数の画素がアレイ状に配置された画素アレイ部を有する半導体基板と、
前記画素毎に前記半導体基板に設けられ、高電界領域によりキャリアをアバランシェ増倍させる増倍領域を有する受光素子と、
前記画素間に設けられ、前記半導体基板の一の面から対向する他の面に向かって延伸すると共に、前記半導体基板内に底部を有する第１の画素分離部と
を有する測距装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、例えば、アバランシェフォトダイオードを用いたセンサチップおよびこれを備えた測距装置に関する。
【背景技術】
【０００２】
シングルフォトンアバランシェダイオード（ＳＰＡＤ）を用いた測距画像センサ（測距装置）では、キャリアの増倍時に画素内の高電界領域で発光することで、隣接画素にフォトンが入射し、隣接画素で意図せず信号が検出されてしまうことがある。これに対して、例えば、特許文献１では、アバランシェフォトダイオード素子が形成される半導体基板において、隣接する他の画素との間を物理的に分離する画素間分離部を設けたセンサチップが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１８−８８４８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、測距装置を構成するセンサチップでは、画素サイズの縮小が求められている。
【０００５】
画素サイズを縮小することが可能なセンサチップおよび測距装置を提供することが望ましい。
【課題を解決するための手段】
【０００６】
本開示の一実施形態のセンサチップは、複数の画素がアレイ状に配置された画素アレイ部を有する半導体基板と、画素毎に半導体基板に設けられ、高電界領域によりキャリアをアバランシェ増倍させる増倍領域を有する受光素子と、画素間に設けられ、半導体基板の一の面から対向する他の面に向かって延伸すると共に、半導体基板内に底部を有する第１の画素分離部とを備えたものである。
【０００７】
本開示の一実施形態の測距装置は、光学系と、センサチップと、センサチップの出力信号から測定対象物までの距離を算出する信号処理回路とを備えたものであり、センサチップとして、上記本開示の一実施形態のセンサチップを有する。
【０００８】
本開示の一実施形態のセンサチップおよび一実施形態の測距装置では、複数の画素がアレイ状に配置された半導体基板の画素アレイ部において、画素間を一の面から他の面に向かって延伸する第１の画素分離部の底部を半導体基板内に設けることにより、画素アレイ部において半導体基板を他の面側で共通化する。
【図面の簡単な説明】
【０００９】
【図１】本開示の実施の形態に係るセンサチップの概略構成の一例を表す断面模式図である。
【図２】図１に示したセンサチップの画素アレイ部の構成の一例を表す平面模式図である。
【図３】図１に示したセンサチップの構成の一例を表すブロック図である。
【図４】図１に示したセンサチップの画素の等価回路図の一例である。
【図５】図１に示したセンサチップの画素分離部の構造を説明する模式図である。
【図６】参考例としてのセンサチップの概略構成の一例を表す断面模式図である。
【図７】図１に示したセンサチップにおける効果を説明する断面模式図である。
【図８】本開示の変形例１に係るセンサチップの概略構成の一例を表す断面模式図である。
【図９】本開示の変形例１に係るセンサチップの概略構成の一例を表す断面模式図である。
【図１０Ａ】図８および図９に示したＩ−Ｉ’線におけるセンサチップの平面模式図である。
【図１０Ｂ】図８および図９に示したＩＩ−ＩＩ’線におけるセンサチップの平面模式図である。
【図１１】本開示の変形例１に係るセンサチップの概略構成の他の例を表す断面模式図である。
【図１２】本開示の変形例１に係るセンサチップの概略構成の他の例を表す断面模式図である。
【図１３】本開示の変形例２に係るセンサチップの概略構成の一例を表す断面模式図である。
【図１４】本開示の変形例３に係るセンサチップの概略構成の一例を表す断面模式図である。
【図１５】車両制御システムの概略的な構成の一例を示すブロック図である。
【図１６】車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
【発明を実施するための形態】
【００１０】
以下、本開示における実施の形態について、図面を参照して詳細に説明する。以下の説明は本開示の一具体例であって、本開示は以下の態様に限定されるものではない。また、本開示は、各図に示す各構成要素の配置や寸法、寸法比等についても、それらに限定されるものではない。なお、説明する順序は、下記の通りである。
１．実施の形態（受光面側でｐウェルが画素間で共通化されたセンサチップの例
１−１．センサチップの構成
１−２．センサチップの製造方法
１−３．センサチップの動作
１−４．作用・効果
２．変形例
２−１．変形例１（光入射面側に画素分離部をさらに設けた例）
２−２．変形例２（画素分離部に配線を接続した例）
２−３．変形例３（周辺部において半導体基板と画素間遮光膜とを電気的に接続した例）
３．応用例
【００１１】
＜１．実施の形態＞
図１は、本開示の一実施の形態に係るセンサチップ（センサチップ１）の断面構成の一例を模式的に表したものである。図２は、図１に示したセンサチップ１の画素アレイ部Ｒ１の平面構成の一例を模式的に表したものである。図３は、図１に示したセンサチップ１の構成を表したブロック図であり、図４は、図１に示したセンサチップ１の画素Ｐの等価回路の一例を表したものである。センサチップ１は、例えば、ＴｏＦ（Time-of-Flight）法により距離計測を行う距離画像センサ（測距装置）やイメージセンサ等に適用されるものである。
【００１２】
センサチップ１は、例えば、複数の画素Ｐがアレイ状に配置された画素アレイ部Ｒ１と、画素アレイ部Ｒ１の周囲に設けられた周辺部Ｒ２とを有する。複数の画素Ｐは、それぞれ、例えば、受光素子２０、ｐ型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）２６およびＣＭＯＳインバータ２７を含んで構成されている。また、センサチップ１は、例えば、センサ基板１０と、ロジック基板３０とが積層された構造を有する。センサ基板１０は、受光素子２０が設けられた半導体基板１１と、半導体基板１１の表面（面１１Ｓ１）側に設けられた配線層１３との積層構造を有し、この配線層１３上（配線層１３の面１３Ｓ１側）にロジック基板３０が積層されている。本実施の形態のセンサチップ１は、画素間に、半導体基板１１の面１１Ｓ１から対向する裏面（面１１Ｓ２、受光面）に向かって延伸すると共に、半導体基板１１内に底部１２Ｓを有する画素分離部１２が設けられた構成を有する。この画素分離部１２が、本開示の「第１の画素分離部」の一具体例に相当する。
【００１３】
（１−１．センサチップの構成）
センサチップ１は、例えば、センサ基板１０の表面側（例えば、半導体基板１１の表面（面１１Ｓ１）側）にロジック基板３０が積層され、裏面側（例えば、半導体基板１１の裏面（面１１Ｓ２）側）から光を受光する、いわゆる裏面照射型のセンサチップである。
【００１４】
センサ基板１０は、例えば、シリコン基板で構成された半導体基板１１と、配線層１３とを有する。本実施の形態の半導体基板１１は、裏面（１１Ｓ２、受光面）に複数の画素Ｐに対して共通のｐウェル２１を有する。半導体基板１１は、例えば、画素Ｐごとにｐ型またはｎ型の不純物濃度が制御されており、これにより、画素Ｐごとに受光素子２０が形成されている。半導体基板１１には、さらに上記のように、半導体基板１１の表面（面１１Ｓ１）から裏面（面１１Ｓ２）に向かって延伸する画素分離部１２が設けられている。画素分離部１２は、半導体基板１１内に底部１２Ｓを有し、これにより、ｐウェル２１は、複数の画素Ｐに対して共通化されている。配線層１３は、半導体基板１１の表面（面１１Ｓ１）側に設けられている。
【００１５】
受光素子２０は、高電界領域によりキャリアをアバランシェ増倍させる増倍領域（アバランシェ増倍領域）を有するものであり、例えばアノードに大きな負電圧を印加することによってアバランシェ増倍領域を形成し、１フォトンの入射で発生する電子をアバランシェ増倍させることが可能なＳＰＡＤ素子である。
【００１６】
受光素子２０は、例えば、半導体基板１１に形成されるｎ型半導体領域２２と、ｎ型拡散領域２３と、ｐ型拡散領域２４とから構成されている。受光素子２０では、ｎ型拡散領域２３とｐ型拡散領域２４とが接続する領域に形成される空乏層によってアバランシェ増倍領域Ｘが形成される。
【００１７】
ｎ型半導体領域２２は、半導体基板１１の不純物濃度がｎ型に制御された領域である。ｎ型半導体領域２２は、半導体基板の表面（面１１Ｓ１）の一部およびその近傍に設けられており、受光素子２０における光電変換により発生する電子をアバランシェ増倍領域Ｘに転送する電界が形成される。
【００１８】
ｎ型拡散領域２３は、ｎ型半導体領域２２内の、半導体基板１１の表面（面１１Ｓ１）近傍に形成される、ｎ型半導体領域２２よりも不純物濃度の高いｎ型の半導体領域（ｎ+）である。ｎ型拡散領域２３は、画素Ｐのほぼ全面に亘るように形成されている。また、ｎ型拡散領域２３は、コンタクト電極１７（カソード）と電気的に接続するために、一部が半導体基板１１の表面（面１１Ｓ１）に面する凸形状となっている。
【００１９】
ｐ型拡散領域２４は、ｎ型半導体領域２２内の、半導体基板１１の表面（面１１Ｓ１）近傍に形成されるｐ型の半導体領域（ｐ+）であり、ｎ型拡散領域２３に対して受光面（１１Ｓ２）側に形成されたものである。ｐ型拡散領域２４は、ｎ型拡散領域２３と同様に、画素Ｐのほぼ全面に亘るように形成されている。
【００２０】
アバランシェ増倍領域Ｘは、アノード（本実施の形態では、周辺部Ｒ２においてｐウェルに接続されているコンタクト電極１７）に印加される大きな負電圧によってｎ型拡散領域２３およびｐ型拡散領域２４の境界面に形成される高電界領域である。アバランシェ増倍領域Ｘでは、受光素子２０に入射する１フォトンで発生する電子（ｅ-）が増倍される。
【００２１】
画素分離部１２は、半導体基板１１の表面（面１１Ｓ１）の画素間に設けられ、半導体基板１１の表面（面１１Ｓ１）側において隣り合う画素Ｐを電気的および光学的に分離するためのものである。画素分離部１２は、画素間のｐウェル２１において半導体基板１１の厚み方向（Ｙ軸方向）に延伸する分離溝１１Ｈ１を、例えば、遮光膜１２Ａと絶縁膜１２Ｂとで埋設することで形成される。換言すると、画素分離部１２は、遮光膜１２Ａおよび絶縁膜１２Ｂから構成されており、絶縁膜１２Ｂは、遮光膜１２Ａの表面（側面および底面）を覆うように設けられている。この遮光膜１２Ａが、本開示の「第１の遮光膜」の一具体例に相当する。
【００２２】
分離溝１１Ｈ１は、半導体基板１１の表面（１１Ｓ１）から裏面（１１Ｓ２）に向かって形成されており、その底部には、ｐウェル２１を有する半導体基板１１が残っている。即ち、分離溝１１Ｈ１の深さ（ｄ２）は、半導体基板１１の厚み（ｄ１）以下となっている。これにより、ｐウェル２１は、複数の画素Ｐに対して共通化されている。
【００２３】
遮光膜１２Ａは、遮光性を有する導電材料を用いて形成されている。このような材料としては、例えば、タングステン（Ｗ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）またはＡｌと銅（Ｃｕ）との合金等が挙げられる。なお、遮光膜１２Ａには、例えば図５に示したように、内部にボイドＶが形成されていてもよい。絶縁膜１２Ｂは、例えば、酸化シリコン（ＳｉＯx）等を用いて形成されている。
【００２４】
半導体基板１１には、さらに、周辺部Ｒ２において、例えば、ｐウェル２１を間にｎ型半導体領域２５Ａ，２５Ｂが設けられている。
【００２５】
配線層１３は、半導体基板１１の表面（面１１Ｓ１）に接して設けられており、例えば、層間絶縁膜１４と、配線１５Ａ，１５Ｂと、パッド部１６Ａ，１６Ｂとを有する。配線１５Ａ，１５Ｂおよびパッド部１６Ａ，１６Ｂは、例えば、ｐウェル２１や受光素子２０に印加する電圧を供給したり、受光素子２０で発生した電荷（例えば、電子）を取り出すためのものである。例えば、配線１５Ａは、コンタクト電極１７を介してｎ型拡散領域２３と、パッド部１６Ａは、コンタクト電極１８を介して配線１５Ａと電気的に接続されている。配線１５Ｂは、周辺部Ｒ２において、コンタクト電極１７を介してｐウェル２１と、パッド部１６Ｂは、コンタクト電極１８を介して配線１５Ｂと電気的に接続されている。なお、図１では、配線層１３内に単層の配線（配線１５Ａ，１５Ｂ）が形成されている例を示したが、配線層１３内の配線の総数は限定されず、２層以上の配線が形成されていてもよい。以下、変形例１〜３（図８，９，１１〜１４）についても同様である。
【００２６】
層間絶縁膜１４は、例えば、酸化シリコン（ＳｉＯx）、ＴＥＯＳ、窒化シリコン（ＳｉＮx）および酸窒化シリコン（ＳｉＯxＮy）等のうちの１種よりなる単層膜、あるいはこれらのうちの２種以上よりなる積層膜により構成されている。
【００２７】
配線１５Ａ，１５Ｂは、層間絶縁膜１４内に形成されている。配線１５Ａは、例えば、アバランシェ増倍領域Ｘを覆うように、アバランシェ増倍領域Ｘよりも広い範囲で形成されており、受光素子２０を透過した光を受光素子２０に反射する反射板を兼ねている。この配線１５Ａが、本開示の「光反射部」の一具体例に相当する。配線１５Ｂは、例えば、周辺部Ｒ２において、コンタクト電極１７をアノードとしてｐウェル２１と電気的に接続されている。配線１５Ａ，１５Ｂは、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）およびタングステン（Ｗ）等により構成されている。
【００２８】
パッド部１６Ａ，１６Ｂは、層間絶縁膜１４のロジック基板３０との接合面（例えば、配線層１３の面１３Ｓ１）に露出しており、例えば、ロジック基板３０との接続に用いられるものである。パッド部１６Ａ，１６Ｂは、例えば銅（Ｃｕ）パッドにより構成されている。
【００２９】
ロジック基板３０は、センサ基板１０の接合面（例えば、配線層１３の面１３Ｓ１）に接する配線層３１と、例えば、バイアス電圧印加部５１（図３参照）や、画素Ｐを構成するｐ型ＭＯＳＦＥＴ２６およびＣＭＯＳインバータ２７が形成されると共に、センサ基板１０に対向する半導体基板（図示せず）とを有する。配線層３１は、層間絶縁膜３２と、絶縁膜３３と、パッド部３４Ａ，３４Ｂとパッド電極３５Ａ，３５Ｂとを有する。
【００３０】
配線層３１は、センサ基板１０側から、層間絶縁膜３２および絶縁膜３３をこの順に有しており、層間絶縁膜３２および絶縁膜３３は積層して設けられている。層間絶縁膜３２および絶縁膜３３は、層間絶縁膜１４と同様に、例えば、酸化シリコン（ＳｉＯx）、ＴＥＯＳ、窒化シリコン（ＳｉＮx）および酸窒化シリコン（ＳｉＯxＮy）等のうちの１種よりなる単層膜、あるいはこれらのうちの２種以上よりなる積層膜により構成されている。
【００３１】
パッド部３４Ａ，３４Ｂは、層間絶縁膜３２のセンサ基板１０との接合面（例えば、配線層３１の面３１Ｓ２）に露出しており、例えば、センサ基板１０との接続に用いられるものである。パッド部３４Ａ、３４Ｂは、例えば銅（Ｃｕ）パッドにより構成されている。パッド電極３５Ａ，３５Ｂは、例えば、ロジック基板３０の半導体基板との接続に用いられるものであり、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）およびタングステン（Ｗ）等により構成されている。パッド部３４Ａ，３４Ｂおよびパッド電極３５Ａ，３５Ｂは、例えば、バイアス電圧印加部５１からｐウェル２１や受光素子２０に印加する電圧を供給したり、受光素子２０で発生した電荷（例えば、電子）を取り出すためのものであり、例えば、パッド部３４Ａ，３４Ｂは、コンタクト電極３６を介して、それぞれ、パッド電極３５Ａ，３５Ｂと電気的に接続されている。
【００３２】
センサチップ１では、パッド部１６Ａ，１６Ｂとパッド部３４Ａ，３４Ｂとの間で、例えばＣｕＣｕ接合がなされている。これにより、例えば画素アレイ部Ｒ１のパッド電極３５Ａは、コンタクト電極３６、パッド部３４Ａ、パッド部１６Ａ、コンタクト電極１８、配線１５Ａおよびコンタクト電極１７を介して、例えばｎ型拡散領域２３と電気的に接続されている。また、周辺部Ｒ２のパッド電極３５Ｂは、コンタクト電極３６、パッド部３４Ｂ、パッド部１６Ｂ、コンタクト電極１８、配線１５Ｂおよびコンタクト電極１７を介して、例えばｐウェル２１と電気的に接続されている。
【００３３】
バイアス電圧印加部５１は、画素アレイ部Ｒ１の画素Ｐごとに配置される複数の受光素子２０のそれぞれに対してバイアス電圧を印加するものである。ｐ型ＭＯＳＦＥＴ２６は、受光素子２０でアバランシェ増倍された電子による電圧が負電圧（ＶBD）に達すると、受光素子２０で増倍された電子を放出して初期電圧に戻すクエンチングを行うものである。ＣＭＯＳインバータ２７は、受光素子２０で増倍された電子により発生する電圧を成形することで、１フォトンの到来時刻を視点としてパルス波形が発生する受光信号（APD OUT）を出力するものである。
【００３４】
センサ基板１０の受光面（半導体基板１１の裏面（面１１Ｓ２））側には、例えば、パッシベーション膜４１を介してオンチップレンズ４２が、例えば画素Ｐごとに設けられている。また、画素間には、画素間遮光膜４３が設けられている。
【００３５】
パッシベーション膜４１は、半導体基板１１の裏面（面１１Ｓ２）を保護するためのものである。また、パッシベーション膜４１は、例えば、反射防止機能を有していてもよい。パッシベーション膜４１は、例えば窒化シリコン（ＳｉＮ）膜，酸化アルミニウム（ＡｌＯx）膜，酸化シリコン（ＳｉＯx）膜、酸化タンタル（ＴａＯx）膜、酸化ハフニウム（ＨｆＯx）、酸化チタン（ＴｉＯx）およびＳＴＯ等の酸化膜によって形成されている。
【００３６】
オンチップレンズ４２は、その上方から入射した光を受光素子２０へ集光させるためのものであり、例えば、酸化シリコン（ＳｉＯx）等を含んで構成されている。画素間遮光膜４３は、隣接画素間における斜入射光のクロストークを抑えるためのものである。画素間遮光膜４３は、例えば画素アレイ部Ｒ１において隣り合う画素Ｐの間に設けられ、例えば、格子形状を有する。画素間遮光膜４３は、遮光膜１２Ａと同様に、遮光性を有する導電材料によって構成されている。具体的には、タングステン（Ｗ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）またはＡｌと銅（Ｃｕ）との合金等を用いて形成されている。
【００３７】
センサチップ１は、上記のように、画素アレイ部Ｒ１と、画素アレイ部Ｒ１の周囲に設けられた周辺部Ｒ２とを有する。画素アレイ部Ｒ１には、複数の画素Ｐがアレイ状に配置されており、各画素Ｐには、上述した受光素子２０、ｐ型ＭＯＳＦＥＴ２６およびＣＭＯＳインバータ２７等が設けられている。周辺部Ｒ２には、例えばｐウェル２１を間に、ｎ型半導体領域２５Ａ，２５Ｂが設けられている。ｎ型半導体領域２５Ａとｎ型半導体領域２５Ｂとの間のｐウェル２１には、例えば、コンタクト電極１７，１８，３６を介して配線１５Ｂ、パッド部１６Ｂ，３４Ｂ，パッド電極３５Ｂが順に接続されており、パッド電極３５Ｂは、例えばグランド（ＧＮＤ）に接続されている。
【００３８】
（１−２．センサチップの製造方法）
センサチップ１は、例えば、次のようにして製造することができる。まず、イオン注入により、半導体基板１１にｐ型またはｎ型の不純物濃度を制御し、ｐウェル２１、ｎ型半導体領域２２、ｎ型拡散領域２３およびｐ型拡散領域２４を形成する。続いて、半導体基板１１の表面（面１１Ｓ１）に、例えば、ＳｉＯx等の酸化膜または窒化膜をハードマスクとしてパターニングしたのち、エッチングにより表面（１１Ｓ１）側から分離溝１１Ｈ１を形成する。続いて、分離溝１１Ｈ１の側面および底面に、例えばＣＶＤ（Chemical Vapor Deposition）法、ＰＶＤ（Physical Vapor Deposition）法、ＡＬＤ（Atomic Layer Deposition）法または蒸着法等により絶縁膜１２Ｂおよび遮光膜１２Ａを順に成膜する。次に、例えば、ＣＭＰ（Chemical Mechanical Polishing）により、ハードマスクをストッパとして半導体基板１１の表面（１１Ｓ１）上の遮光膜１２Ａおよび絶縁膜１２Ｂを除去したのち、半導体基板１１の表面（１１Ｓ１）上に配線層１３を形成する。こののち、別途作成したロジック基板３０を貼り合わせる。このとき、配線層１３の接合面１４Ｓ１に露出したパッド部１６Ａ，１６Ｂと、ロジック基板３０側の配線層３１の接合面３２Ｓ１に露出したパッド部３４Ａ，３４ＢとがＣｕＣｕ接合される。続いて、半導体基板１１の裏面（面１１Ｓ２）を、例えばＣＭＰにより研磨したのち、パッシベーション膜４１、画素間遮光膜４３およびオンチップレンズ４２を順に形成する。これにより、図１に示したセンサチップ１が完成する。
【００３９】
（１−３．センサチップの動作）
受光素子２０では、アノード（周辺部Ｒ２においてｐウェルに接続されているコンタクト電極１７）に大きな負電圧（ＶBD）が印加されると、これに接続されたｎ型拡散領域２３とｐ型拡散領域２４とのｐｎ接合面から空乏層が広がり、アバランシェ増倍領域Ｘが形成される。アバランシェ増倍領域Ｘでは、１フォトンの入射で発生する電子をアバランシェ増倍させることができる。アバランシェ増倍された電子は信号電荷として取り出され、信号処理回路により信号処理がなされる。
【００４０】
センサチップ１は、ＴｏＦ法による測距センサとして用いることができる。ＴｏＦ法では、信号電荷による信号と基準信号との間の信号遅延時間が測定対象物までの距離に換算される。信号処理回路は、例えば、各画素Ｐから得られた信号電荷による信号および基準信号から信号遅延時間を算出する。得られた信号遅延時間は距離に換算され、これにより測定対象物までの距離が測定される。
【００４１】
（１−４．作用・効果）
本実施の形態のセンサチップ１は、複数の画素Ｐがアレイ状に配置された画素アレイ部Ｒ１において、半導体基板１１を表面（面１１Ｓ１）から裏面（面１１Ｓ２）に向かって延伸すると共に、半導体基板１１内に底部１２Ｓを有する画素分離部１２を画素間に設けることにより、半導体基板１１に形成されたｐウェル２１を複数の画素間で共通化した。これにより、画素Ｐごとにアノードを設ける必要ななくなり、複数の画素間で共有することが可能となる。以下、これについて説明する。
【００４２】
図６は、参考例としての一般的なセンサチップ１００の断面構成を模式的に表したものである。アバランシェフォトダイオード素子を画素Ｐごとに有する一般的なセンサチップでは、隣接画素間におけるホットキャリア発光による混色を防ぐために、前述したように、隣接する他の画素との間を物理的に分離する画素間分離部が設けられている。この画素分離部は、図６に示した画素分離部１２００のように、半導体基板１１００を貫通しており、半導体基板１１００は画素Ｐ単位で切り離されている。このため、センサチップ１００では、アノード２４１０およびそれに接続される配線等を画素Ｐごとに設ける必要があった。
【００４３】
上記のような構成を有するセンサチップでは、画素Ｐ内にアノードを形成する領域を確保する必要があり、その分、画素サイズの縮小は困難であった。
【００４４】
これに対して、本実施の形態では、画素分離部１２の底部１２Ｓを半導体基板１１内に設け、半導体基板１１に形成されたｐウェル２１を、半導体基板１１の裏面（面１１Ｓ２）側で複数の画素Ｐに対して共通化した。これにより、画素Ｐごとにアノードを設ける必要がなくなり、例えば、上述したアノード形成領域分の画素サイズの縮小が可能となる。
【００４５】
あるいは、画素サイズを維持した場合には、アノード形成領域分、ｎ型拡散領域２３およびｐ型拡散領域２４の面積を拡大することができる。これにより、アバランシェ増倍領域Ｘを拡大することができる。また、図６に示したセンサチップ１００のように、アノード２１１０に接続される配線構造Ｃを画素Ｐごとに設ける必要がなくなるため、半導体基板１１を透過した光を受光素子２０に反射する反射板（配線１５Ａ）を拡大して形成することができる。よって、ＰＤＥ（Photon Detection Efficiency）を向上させることが可能となる。
【００４６】
また、一般的なセンサチップ１００では、図６に示したように、画素分離部１２００と、半導体基板１１００の受光面（面１１００Ｓ）側の画素間に設けられた画素間遮光膜４３００とは一体化されている。これに対して、本実施の形態のセンサチップ１では、画素分離部１２と画素間遮光膜４３とは独立して形成されているため、図７に示した矢印Ａのように、オンチップレンズ４２および画素間遮光膜４３を、画素Ｐに対して容易にシフトさせることができる。即ち、画素Ｐに対するオンチップレンズ４２および画素間遮光膜４３の設計の自由度が向上する。よって、瞳補正を容易に実施することが可能となる。
【００４７】
次に、本開示の変形例について説明する。以下では、上記実施の形態と同様の構成要素については同一の符号を付し、適宜その説明を省略する。
【００４８】
＜２．変形例＞
（２−１．変形例１）
図８は、本開示の変形例１に係るセンサチップ（センサチップ２）の断面構成の一例を模式的に表したものである。図９は、センサチップ２の他の位置における断面構成の一例を模式的に表したものである。図１０Ａは、図８，９に示したＩ−Ｉ’線における平面構成を模式的に表したものであり、図１０Ｂは、図８，９に示したＩＩ−ＩＩ’線における平面構成を模式的に表したものである。なお、図８は、図１０Ａおよび図１０Ｂに示したＡ−Ａ’線における断面を表しており、図９は、図１０Ａおよび図１０Ｂに示したＢ−Ｂ’線における断面を表している。センサチップ２は、上記実施の形態におけるセンサチップ１と同様に、例えば、ＴｏＦ法により距離計測を行う距離画像センサ（測距装置）に適用されるものである。本変形例のセンサチップ２は、画素間に、半導体基板１１の裏面（面１１Ｓ２）から対向する表面（面１１Ｓ１）に向かって延伸する画素分離部６１Ａを設けた点が上記実施の形態とは異なる。この画素分離部６１Ａが、本開示の「第２の画素分離部」の一具体例に相当する。
【００４９】
画素分離部６１Ａは、半導体基板１１の裏面（面１１Ｓ２）側において隣り合う画素Ｐを電気的に分離するためのものである。画素分離部６１Ａは、半導体基板１１の裏面（面１１Ｓ２）を保護するパッシベーション膜６１が、半導体基板１１の裏面（面１１Ｓ２）から厚み方向（Ｙ軸方向）に延伸する分離溝１１Ｈ２を埋設することで形成される。パッシベーション膜６１は、上記パッシベーション膜４１と同様に、例えば、反射防止機能を有していてもよい。パッシベーション膜６１は、例えば窒化シリコン（ＳｉＮ）膜、酸化アルミニウム（ＡｌＯx）膜、酸化シリコン（ＳｉＯx）膜および酸化タンタル（ＴａＯx）膜等の酸化膜によって形成されている。なお、画素分離部６１Ａは、上記構成に限らず、例えば、酸化膜内に反射防止膜が埋め込まれた構成としてもよい。具体的には、画素間遮光膜４３が酸化膜と共に埋設されていてもよい（図１１参照）。
【００５０】
画素分離部６１Ａの底部６１Ｓは、図９に示したように、半導体基板１１の表面（面１１Ｓ１）から厚み方向（Ｙ軸方向）に延伸する画素分離部１２の底部１２Ｓと接している。また、画素分離部６１Ａは、例えば、図１０Ａに示したように、例えば、５行×２列に配置された画素アレイ部Ｒ１において、隣接する画素間の交点Ｉを除いて設けられている。これにより、半導体基板１１のｐウェル２１は、隣接する画素間の交点Ｉにおいて、複数の画素Ｐに対して共通化されている。
【００５１】
以上のように、本変形例では、画素間に、半導体基板１１の裏面（面１１Ｓ２）から対向する表面（面１１Ｓ１）に向かって延伸する画素分離部６１Ａを設けることにより、上記実施の形態の効果に加えて、画素Ｐ内における入射光の光閉じ込め効果が向上する。
【００５２】
また、画素分離部６１Ａ内には、図１１に示したように、画素間遮光膜４３が延在していてもよい。これにより、画素Ｐ内における入射光の光閉じ込め効果をさらに向上させることが可能となる。
【００５３】
更に、画素分離部６１Ａは、図１２に示したように、底部６１Ｓと画素分離部１２の底部１２Ｓとの間に隙間Ｇを有していてもよい。その場合には、半導体基板１１のｐウェル２１は、隙間Ｇを介して複数の画素Ｐに対して共通化されるため、図１０Ｂに示した画素分離部１２の平面形状と同様に、隣接する画素間の交点Ｉにも画素分離部６１Ａを設けてもよい。
【００５４】
（２−２．変形例２）
図１３は、本開示の変形例２に係るセンサチップ（センサチップ３）の断面構成の一例を模式的に表したものである。センサチップ３は、上記実施の形態におけるセンサチップ１と同様に、例えば、ＴｏＦ法により距離計測を行う距離画像センサ（測距装置）に適用されるものである。本変形例のセンサチップ３は、画素分離部１２に配線を接続した点が、上記実施の形態とは異なる。
【００５５】
本変形例の画素分離部１２には、コンタクト電極１７，１８，３６を介して、配線１５Ｃ、パッド部１６Ｃ，３４Ｃおよびパッド電極３５Ｃが電気的に接続されており、アノード（周辺部Ｒ２のコンタクト電極１７）およびカソード（画素アレイ部Ｒ１のコンタクト電極１７）とは独立して画素分離部１２に電圧を印加することができる。これにより、ピニングを行い、暗電流の発生を抑制することが可能となる。また、遮光膜１２Ａと半導体基板１１との間の絶縁膜１２Ｂへ印加される電界を低減し、絶縁膜１２Ｂの劣化を防ぐことが可能となる。よって、上記実施の形態の効果に加えて、信頼性を向上させることが可能となる。
【００５６】
（２−３．変形例３）
図１４は、本開示の変形例３に係るセンサチップ（センサチップ４）の断面構成の一例を模式的に表したものである。センサチップ４は、上記実施の形態におけるセンサチップ１と同様に、例えば、ＴｏＦ法により距離計測を行う距離画像センサ（測距装置）に適用されるものである。本変形例のセンサチップ４は、画素間遮光膜４３が周辺部Ｒ２まで延在しており、周辺部Ｒ２において、パッシベーション膜４１に設けられた開口４１Ｈを介して画素間遮光膜４３が半導体基板１１のｐウェル２１と電気的に接続されている点が、上記実施の形態とは異なる。
【００５７】
また、本変形例のセンサチップ４では、上記のように、画素間遮光膜４３が周辺部Ｒ２において半導体基板１１のｐウェル２１と電気的に接続されている。ｐウェル２１には、周辺部Ｒ２において、アノードとしてコンタクト電極１７が接続されており、配線１５Ｂ、コンタクト電極１８、パッド部１６Ｂ，３４Ｂ、コンタクト電極３６およびパッド電極３５Ｂを介してバイアス電圧印加部５１と電気的に接続されている。これにより、画素間遮光膜４３にもアノード電位を印加することが可能となる。
【００５８】
更に、周辺部Ｒ２には、例えば図１４に示したように、半導体基板１１を貫通する絶縁膜１９を設け、絶縁膜１９の内側と外側とで異なる電位を印加するようにしてもよい。絶縁膜１９の外側は、例えばグランド（ＧＮＤ）と接続するようにしてもよい。これにより、例えば、上記実施の形態において懸念される、周辺部Ｒ２にも電位が印加されることによる下基板（例えば、ロジック基板３０）へのカップリング等による影響を低減することが可能となる。
【００５９】
＜３．応用例＞
（移動体への応用例）
本開示に係る技術は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット、建設機械、農業機械（トラクター）などのいずれかの種類の移動体に搭載される装置として実現されてもよい。
【００６０】
図１５は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
【００６１】
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１５に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（interface）１２０５３が図示されている。
【００６２】
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
【００６３】
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
【００６４】
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
【００６５】
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
【００６６】
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
【００６７】
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
【００６８】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【００６９】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
【００７０】
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１５の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
【００７１】
図１６は、撮像部１２０３１の設置位置の例を示す図である。
【００７２】
図１６では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
【００７３】
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
【００７４】
なお、図１６には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
【００７５】
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
【００７６】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【００７７】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
【００７８】
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
【００７９】
以上、実施の形態および変形例１〜３を挙げて説明したが、本開示内容は上記実施の形態等に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態等では、電子を信号電荷として用いた例を示したが、正孔を信号電荷としてもよい。
【００８０】
また、上記実施の形態等では、ｐウェル２１を有する半導体基板１１を例に示したが、半導体基板１１には、ｐウェル２１に替えて、不純物濃度がｎ型に制御されたｎウェルが形成されていてもよい。更に、上記実施の形態等では、アノードに負電位が印加される例を示したが、アノードとカソードとの間に逆バイアスを印加することでアバランシェ増倍が起きるような状態であれば、それぞれの電位は限定されない。
【００８１】
また、上記実施の形態等において説明した効果は一例であり、他の効果であってもよいし、更に他の効果を含んでいてもよい。
【００８２】
なお、本開示は、以下のような構成であってもよい。以下の構成の本技術によれば、複数の画素がアレイ状に配置された半導体基板の画素アレイ部において、画素間を一の面から他の面に向かって延伸する第１の画素分離部の底部を半導体基板内に設けるようにしたので、他の面側で半導体基板が共通化される。これにより、例えばアノードを画素毎に設ける必要がなくなり、複数画素間で共用できるようなる。よって、画素サイズを縮小することが可能となる。
（１）
複数の画素がアレイ状に配置された画素アレイ部を有する半導体基板と、
前記画素毎に前記半導体基板に設けられ、高電界領域によりキャリアをアバランシェ増倍させる増倍領域を有する受光素子と、
前記画素間に設けられ、前記半導体基板の一の面から対向する他の面に向かって延伸すると共に、前記半導体基板内に底部を有する第１の画素分離部と
を備えたセンサチップ。
（２）
前記半導体基板は前記画素毎にウェルを有し、
前記ウェルは、前記半導体基板の他の面側において前記複数の画素間で共通化されている、前記（１）に記載のセンサチップ。
（３）
前記半導体基板の前記一の面側に積層されると共に、前記高電界領域の少なくとも一部を覆うように設けられた光反射部をさらに有する、前記（１）または（２）に記載のセンサチップ。
（４）
前記第１の画素分離部は、遮光性を有する導電材料を含む第１の遮光膜と、前記半導体基板内において前記第１の遮光膜の表面を覆う絶縁膜とから構成されている、前記（１）乃至（３）のうちのいずれかに記載のセンサチップ。
（５）
前記ウェルは、前記画素アレイ部の周囲に設けられた周辺部においてアノードと電気的に接続されている、前記（２）乃至（４）のうちのいずれかに記載のセンサチップ。
（６）
前記アノードは、前記複数の画素で共用されている、前記（５）に記載のセンサチップ。
（７）
前記半導体基板は、前記画素間に設けられ、前記他の面から前記一の面に向かって延伸する第２の画素分離部をさらに有する、前記（１）乃至（６）のうちのいずれかに記載のセンサチップ。
（８）
前記第２の画素分離部は酸化膜によって構成されている、前記（７）に記載のセンサチップ。
（９）
前記第２の画素分離部の底部は、前記半導体基板内において、前記第１の画素分離部の底部と接している、前記（７）または（８）に記載のセンサチップ。
（１０）
前記第２の画素分離部は、隣接する前記複数の画素の交点に開口を有する、前記（７）乃至（９）のうちのいずれかに記載のセンサチップ。
（１１）
前記第１の画素分離部および前記第２の画素分離部は、それぞれの底部の間に隙間を有する、前記（７）または（８）に記載のセンサチップ。
（１２）
前記半導体基板の前記他の面の前記画素間に第２の遮光膜をさらに有する、前記（１）乃至（１１）のうちのいずれかに記載のセンサチップ。
（１３）
前記第２の遮光膜は、前記周辺部において前記半導体基板と電気的に接続されている、前記（１２）に記載のセンサチップ。
（１４）
前記半導体基板の前記他の面の前記画素間に第２の遮光膜をさらに有し、
前記第２の遮光膜の一部は、前記第２の画素分離部内に延在している、前記（７）乃至（１３）のうちのいずれかに記載のセンサチップ。
（１５）
電圧印加部をさらに有し、
前記第１の遮光膜は、前記電圧印加部から電圧が印加される、前記（４）乃至（１４）のうちのいずれかに記載のセンサチップ。
（１６）
前記半導体基板は、前記画素アレイ部の周囲に周辺部を有し、
前記画素アレイ部と前記周辺部とは、絶縁膜によって電気的に分離されている、前記（１）乃至（１５）のうちのいずれかに記載のセンサチップ。
（１７）
前記半導体基板の前記他の面側に積層されたオンチップレンズをさらに有する、前記（１）乃至（１６）のうちのいずれかに記載のセンサチップ。
（１８）
光学系と、センサチップと、前記センサチップの出力信号から測定対象物までの距離を算出する信号処理回路とを備え、
前記センサチップは、
複数の画素がアレイ状に配置された画素アレイ部を有する半導体基板と、
前記画素毎に前記半導体基板に設けられ、高電界領域によりキャリアをアバランシェ増倍させる増倍領域を有する受光素子と、
前記画素間に設けられ、前記半導体基板の一の面から対向する他の面に向かって延伸すると共に、前記半導体基板内に底部を有する第１の画素分離部と
を有する測距装置。
【符号の説明】
【００８３】
１，２，３，４…センサチップ、１０…センサ基板、１１…半導体基板、１２…画素分離部、１２Ａ…遮光膜、１２Ｂ，１９，３３…絶縁膜、１３…配線層、１４，３２…層間絶縁膜、１５Ａ，１５Ｂ，１５Ｃ…配線、１６Ａ，１６Ｂ，１６Ｃ，３４Ａ，３４Ｂ，３４Ｃ…パッド部、１７，１８，３６…コンタクト電極、２０…受光素子、２１…ｐウェル、２２，２５Ａ，２５Ｂ…ｎ型半導体領域、２３…ｎ型拡散領域、２４…ｐ型拡散領域、３０…ロジック基板、３１…配線層、３５Ａ，３５Ｂ，３５Ｃ…パッド電極、４１…パッシベーション膜、４２…オンチップレンズ、４３…画素間遮光膜、Ｐ…画素、Ｒ１…画素アレイ部、Ｒ２…周辺部。
【図１】
2020167249.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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