(57)【要約】【課題】差動増幅回路において高温領域でのゲイン低下を抑制する。【解決手段】差動増幅回路（１０）は、差動入力信号を受ける入力差動素子対（１１）と、入力差動素子対に対して負荷として設けられた負荷用カレントミラー回路（１２）と、入力差動素子対にバイアス電流（ＩＢＩＡＳ）を供給するバイアス電流源（１３）と、を備える。バイアス電流源は、所定の第１温度よりも高い所定の第２温度において、第１温度に比べバイアス電流を増加させる。【選択図】図４
2020195075.tif 000002
【特許請求の範囲】
【請求項１】
差動入力信号を受ける入力差動素子対と、
前記入力差動素子対に対して負荷として設けられた負荷用カレントミラー回路と、
前記入力差動素子対にバイアス電流を供給するバイアス電流源と、を備えた差動増幅回路において、
前記バイアス電流源は、所定の第１温度よりも高い所定の第２温度において、前記第１温度に比べ前記バイアス電流を増加させる
ことを特徴とする差動増幅回路。
【請求項２】
前記バイアス電流源は、
前記第１温度及び前記第２温度において前記入力差動素子対に定電流を供給する定電流源と、
前記定電流源に並列接続され、前記第２温度において前記入力差動素子対に追加電流を供給する追加電流源と、を有し、
前記第１温度では、前記定電流にて前記バイアス電流が構成される一方、
前記第２温度では、前記定電流と前記追加電流とで前記バイアス電流が構成される
ことを特徴とする請求項１に記載の差動増幅回路。
【請求項３】
前記追加電流源は、前記第１温度及び前記第２温度の内、前記第２温度においてのみリーク電流を前記追加電流として発生させるリーク用素子を有する
ことを特徴とする請求項２に記載の差動増幅回路。
【請求項４】
前記定電流源は定電流用トランジスタを有し、
前記定電流用トランジスタの制御電極の電圧が制御されることで前記定電流用トランジスタを介し前記定電流が前記入力差動素子対に供給され、
前記追加電流源は、前記リーク用素子に直列接続された挿入トランジスタを有し、
前記挿入トランジスタの制御電極は前記定電流源用ＦＥＴの制御電極と共通接続される
ことを特徴とする請求項３に記載の差動増幅回路。
【請求項５】
前記リーク用素子は、オフ状態に設定されたリーク用トランジスタである
ことを特徴とする請求項３又は４に記載の差動増幅回路。
【請求項６】
前記リーク用トランジスタは、ゲート及びソース間が短絡された電界効果トランジスタ、又は、ベース及びエミッタ間が短絡されたバイポーラトランジスタである
ことを特徴とする請求項５に記載の差動増幅回路。
【請求項７】
前記負荷用カレントミラー回路を構成する２つのトランジスタと、前記リーク用トランジスタとは、互いに同一の構造を有し且つ互いに同じサイズを有する
ことを特徴とする請求項５又は６に記載の差動増幅回路。
【請求項８】
前記バイアス電流源は、前記第２温度で生じる前記負荷のインピーダンス低下に伴った当該差動増幅回路のゲイン低下を、前記第２温度における前記バイアス電流の増加で補償する
ことを特徴とする請求項１〜７の何れかに記載の差動増幅回路。
【請求項９】
入力電圧から出力電圧を生成する電源装置において、
前記入力電圧が加わる端子と前記出力電圧が加わる端子との間に直列に介在する出力トランジスタと、
前記出力電圧に基づくフィードバック電圧と所定の基準電圧とに基づいて、前記出力トランジスタを制御する制御回路と、を備え、
前記制御回路は、請求項１〜８の何れかに記載の差動増幅回路を有し、
前記フィードバック電圧を示す信号及び前記基準電圧を示す信号が前記差動入力信号として、前記差動増幅回路の前記入力差動素子対に入力される
ことを特徴とする電源装置。
【請求項１０】
請求項９に記載の電源装置と、
前記電源装置の出力電圧に基づき駆動する負荷装置と、を備える
ことを特徴とする車両。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅回路、電源装置及び車両に関する。
【背景技術】
【０００２】
図９に一般的な差動増幅回路９１０の構成を示す。差動増幅回路９１０は、入力信号ｖｉ１及びｖｉ２から成る差動入力信号を受ける一対のＭＯＳＦＥＴから成る入力差動素子対９１１と、入力差動素子対９１１に対して負荷として設けられたカレントミラー回路９１２と、入力差動素子対９１１にバイアス電流を供給する定電流源９１３と、を備え、入力信号ｖｉ１及びｖｉ２間の差分を差動増幅した信号（例えば図９に示される信号ｖｏ）を生成する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−１３６９１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図９のカレントミラー回路９１２を構成するＭＯＳＦＥＴでは、素子の特性上、高領領域にてリーク電流が発生する。このようなリーク電流の発生はバイアス電流の一部を奪うことに相当し、結果として、カレントミラー回路９１２としての負荷のインピーダンスを低下させる作用をもたらす。負荷のインピーダンスが低下すると差動増幅回路９１０のゲインが低下する。つまり、差動増幅回路９１０では、高温領域においてリーク電流の発生に起因してゲインが低下し、所望の増幅特性が損なわれる。
【０００５】
本発明は、高温領域でのゲイン低下を抑制可能な差動増幅回路、並びに、それを利用した電源装置及び車両を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る差動増幅回路は、差動入力信号を受ける入力差動素子対と、前記入力差動素子対に対して負荷として設けられた負荷用カレントミラー回路と、前記入力差動素子対にバイアス電流を供給するバイアス電流源と、を備えた差動増幅回路において、前記バイアス電流源は、所定の第１温度よりも高い所定の第２温度において、前記第１温度に比べ前記バイアス電流を増加させる構成（第１の構成）である。
【０００７】
上記第１の構成に係る差動増幅回路において、前記バイアス電流源は、前記第１温度及び前記第２温度において前記入力差動素子対に定電流を供給する定電流源と、前記定電流源に並列接続され、前記第２温度において前記入力差動素子対に追加電流を供給する追加電流源と、を有し、前記第１温度では、前記定電流にて前記バイアス電流が構成される一方、前記第２温度では、前記定電流と前記追加電流とで前記バイアス電流が構成される構成（第２の構成）であっても良い。
【０００８】
上記第２の構成に係る差動増幅回路において、前記追加電流源は、前記第１温度及び前記第２温度の内、前記第２温度においてのみリーク電流を前記追加電流として発生させるリーク用素子を有する構成（第３の構成）であっても良い。
【０００９】
上記第３の構成に係る差動増幅回路において、前記定電流源は定電流用トランジスタを有し、前記定電流用トランジスタの制御電極の電圧が制御されることで前記定電流用トランジスタを介し前記定電流が前記入力差動素子対に供給され、前記追加電流源は、前記リーク用素子に直列接続された挿入トランジスタを有し、前記挿入トランジスタの制御電極は前記定電流源用ＦＥＴの制御電極と共通接続される構成（第４の構成）であっても良い。
【００１０】
上記第３又は第４の構成に係る差動増幅回路において、前記リーク用素子は、オフ状態に設定されたリーク用トランジスタである構成（第５の構成）であっても良い。
【００１１】
上記第５の構成に係る差動増幅回路において、前記リーク用トランジスタは、ゲート及びソース間が短絡された電界効果トランジスタ、又は、ベース及びエミッタ間が短絡されたバイポーラトランジスタである構成（第６の構成）であっても良い。
【００１２】
上記第５又は第６の構成に係る差動増幅回路において、前記負荷用カレントミラー回路を構成する２つのトランジスタと、前記リーク用トランジスタとは、互いに同一の構造を有し且つ互いに同じサイズを有する構成（第７の構成）であっても良い。
【００１３】
上記第１〜第７の構成の何れかに係る差動増幅回路において、前記バイアス電流源は、前記第２温度で生じる前記負荷のインピーダンス低下に伴った当該差動増幅回路のゲイン低下を、前記第２温度における前記バイアス電流の増加で補償する構成（第８の構成）であっても良い。
【００１４】
本発明に係る電源装置は、入力電圧から出力電圧を生成する電源装置において、前記入力電圧が加わる端子と前記出力電圧が加わる端子との間に直列に介在する出力トランジスタと、前記出力電圧に基づくフィードバック電圧と所定の基準電圧とに基づいて、前記出力トランジスタを制御する制御回路と、を備え、前記制御回路は、上記第１〜第８の構成の何れかに係る差動増幅回路を有し、前記フィードバック電圧を示す信号及び前記基準電圧を示す信号が前記差動入力信号として、前記差動増幅回路の前記入力差動素子対に入力される構成（第９の構成）である。
【００１５】
本発明に係る車両は、上記第９の構成に係る電源装置と、前記電源装置の出力電圧に基づき駆動する負荷装置と、を備える構成（第１０の構成）である。
【発明の効果】
【００１６】
本発明によれば、高温領域でのゲイン低下を抑制可能な差動増幅回路、並びに、それを利用した電源装置及び車両を提供することが可能となる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１実施形態に係る差動増幅回路の概略回路図である。
【図２】参考構成に係る増幅回路の構成図である。
【図３】本発明の第１実施形態に係るバイアス電流源の構成図である。
【図４】本発明の第１実施形態に係る差動増幅回路の詳細回路図である。
【図５】本発明の第１実施形態に属する実施例ＥＸ１＿２に係り、リーク用トランジスタの変形構成を示す図である。
【図６】本発明の第１実施形態に属する実施例ＥＸ１＿５に係り、差動増幅回路の回路図（変形回路図）である。
【図７】本発明の第２実施形態に属する実施例ＥＸ２＿１に係り、電源装置の構成図である。
【図８】本発明の第２実施形態に属する実施例ＥＸ２＿２に係り、車両の構成図である。
【図９】一般的な差動増幅回路の構成図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、素子又は部位等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、素子又は部位等の名称を省略又は略記することがある。例えば、後述の“Ｖｆｂ”によって参照されるフィードバック電圧は（図７参照）、フィードバック電圧Ｖｆｂと表記されることもあるし、電圧Ｖｆｂと略記されることもあり得るが、それらは全て同じものを指す。
【００１９】
まず、本発明の実施形態の記述にて用いられる幾つかの用語について説明を設ける。
本発明の実施形態において、ＩＣとは集積回路（Integrated Circuit）の略称である。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する導電部を指す又は０Ｖの電位そのものを指す。０Ｖの電位をグラント電位と称することもある。本発明の実施形態において、特に基準を設けずに示される電圧は、グランドから見た電位を表す。
【００２０】
ＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通状態となっていることを指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通状態（遮断状態）となっていることを指す。ＦＥＴに分類されないトランジスタについても同様である。以下、オン状態、オフ状態を、単に、オン、オフと表現することもある。
【００２１】
以下に示される任意のＭＯＳＦＥＴについて、特に記述無き限り、バッグゲートはソースに接続されているものとする。ＭＯＳＦＥＴは“metal-oxide-semiconductor field-effect transistor”の略称である。ＭＯＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＯＳＦＥＴであると解して良い。ＭＯＳＦＥＴを含む任意の電界効果トランジスタにおいて、ゲート−ソース間電圧とは、ソースの電位から見たゲートの電位を指す。バイポーラトランジスタにおいて、ベース−エミッタ間電圧とは、エミッタの電位から見たベースの電位を指す。
【００２２】
＜＜第１実施形態＞＞
本発明の第１実施形態を説明する。図１は本発明の第１実施形態に係る差動増幅回路１０の回路図である。尚、第１実施形態において、温度とは、特に記述無き限り、差動増幅回路１０の温度を指す。差動増幅回路１０を構成する各素子の温度は一様であると考えて良い。ここでは、差動増幅回路１０が半導体集積回路として形成されていることを考える。そうすると、温度、又は、差動増幅回路１０の温度とは、特に記述無き限り、差動増幅回路１０を含む半導体集積回路の温度を指すと解される。
【００２３】
差動増幅回路１０は、一対の差動入力端子ｉｎ１及びｉｎ２と、差動入力素子対１１と、カレントミラー回路１２と、バイアス電流源１３と、を備える。差動入力端子ｉｎ１に対して電圧信号である入力信号ｖｉ１が入力され、差動入力端子ｉｎ２に対して電圧信号である入力信号ｖｉ２が入力される。
【００２４】
入力信号ｖｉ１及びｖｉ２が差動入力信号として差動入力素子対１１に入力される。入力信号ｖｉ１と入力信号ｖｉ２とで１つの差動入力信号が形成されると考えても良いし、入力信号ｖｉ１、ｖｉ２が、夫々、第１、第２差動入力信号であると考えることもできる。何れにせよ、差動増幅回路１０は入力信号ｖｉ１及びｖｉ２間の差分を増幅して出力する。
【００２５】
差動入力素子対１１はトランジスタＭ１及びＭ２により構成される。差動増幅回路１０において、トランジスタＭ１及びＭ２はＮチャネル型のＭＯＳＦＥＴとして構成されている。トランジスタＭ１のゲートが差動入力端子ｉｎ１に接続されて当該ゲートに入力信号ｖｉ１が入力され、トランジスタＭ２のゲートが差動入力端子ｉｎ２に接続されて当該ゲートに入力信号ｖｉ２が入力される。
【００２６】
カレントミラー回路１２は、差動入力素子対１１に対する負荷（能動負荷）として設けられた負荷用カレントミラー回路である。カレントミラー回路１２はトランジスタＭ３及びＭ４により構成される。差動増幅回路１０において、トランジスタＭ３及びＭ４はＰチャネル型のＭＯＳＦＥＴとして構成されている。
【００２７】
バイアス電流源１３は、差動入力素子対１１に対してバイアス電流ＩＢＩＡＳを供給する。
【００２８】
各素子の接続関係をより具体的に説明する。トランジスタＭ３及びＭ４のソースは、正の直流電圧である電源電圧Ｖｒｅｇが加わる端子に接続される。以下、電源電圧Ｖｒｅｇが加わる端子を電源電圧端子と称する。トランジスタＭ３のゲートと、トランジスタＭ４のゲート及びドレインと、トランジスタＭ２のドレインは、互いに共通接続される。トランジスタＭ３のドレインとトランジスタＭ１のドレインはノードＮＤ２にて接続される。トランジスタＭ１及びＭ２の各ソースはノードＮＤ１にて接続される。バイアス電流源１３はノードＮＤ１とグランドとの間に設けられる。
【００２９】
バイアス電流源１３はノードＮＤ１からグランドに向けてバイアス電流ＩＢＩＡＳを流す。バイアス電流ＩＢＩＡＳは、入力信号ｖｉ１及びｖｉ２に応じてトランジスタＭ１及びＭ２に分流されることになり、その結果、入力信号ｖｉ１及びｖｉ２に応じた信号がトランジスタＭ１又はＭ２のドレインに生じる。図１では、ゲートがノードＮＤ２に接続されたトランジスタＭ０が設けられることが想定されており、トランジスタＭ０のドレインに出力信号ｖｏが生じる。図１において、トランジスタＭ０はＰチャネル型のＭＯＳＦＥＴであり、トランジスタＭ０のソースは電源電圧端子に接続され、トランジスタＭ０のドレインは抵抗Ｒ０を介してグランドに接続されている。トランジスタＭ０及び抵抗Ｒ０も差動増幅回路１０の構成要素に含まれると解することも可能である。
【００３０】
差動増幅回路１０における差動増幅のゲインを“Ａ１０”で表した場合、入力信号ｖｉ１及びｖｉ２間の差分信号をＡ１０倍した信号成分が出力信号ｖｏに含まれることになる。
【００３１】
バイアス電流源１３は基本的には定電流源として振る舞うが、高温領域においてはバイアス電流ＩＢＩＡＳを積極的に増大させるよう動作する。つまり、バイアス電流源１３は、所定の第１温度よりも高い所定の第２温度において、第１温度と比べバイアス電流ＩＢＩＡＳを増大させる。換言すれば、差動増幅回路１０の温度が第１温度であるときのバイアス電流ＩＢＩＡＳと比べて、差動増幅回路１０の温度が第２温度であるときのバイアス電流ＩＢＩＡＳの方が大きい。
【００３２】
第１温度は第２温度と比べて相対的に低い温度であれば任意であり、第２温度は第１温度と比べて相対的に高い温度であれば任意である。但し、第１及び第２温度間の差が小さすぎると、又は、第２温度が低すぎると、第１及び第２温度間でバイアス電流ＩＢＩＡＳに有意な差が生じ難くなる。故に、第１及び第２温度間でバイアス電流ＩＢＩＡＳに有意な差が生じる程度に、第１及び第２温度間の差があり、且つ、第２温度が高いものとする。具体的には、第１温度は、常温又は常温近辺の温度であって良く、例えば、１０℃〜４０℃の範囲内の温度である。これに対し、第２温度は、例えば１００℃〜１５０℃の範囲内の温度である。
【００３３】
実際には例えば、第１温度を含む所定の第１温度領域（第１温度範囲）においてバイアス電流ＩＢＩＡＳは実質的に一定値を有し、第１温度領域よりも高い温度領域であって且つ第２温度を含む所定の第２温度領域（第２温度範囲）において、バイアス電流ＩＢＩＡＳは第１温度領域においてよりも大きく且つ差動増幅回路１０の温度の増大につれて増大してゆく。但し、後述されるように、バイアス電流ＩＢＩＡＳの増大に上限が設定されることもある。尚、以下では、第１温度領域、第２温度領域を、夫々、低温領域、高温領域と称する。低温領域は、一般的に常温領域と考えられる温度領域を含む概念である。
【００３４】
図２をも参照しつつ、バイアス電流源１３の機能の意義を説明する。図２には、一般的なソース接地による増幅回路が示されている。図２において、Ｎチャネル型のＭＯＳＦＥＴとして構成されたトランジスタＭＭのドレインは負荷抵抗ＲＬを介し電源電圧端子に接続され、トランジスタＭＭのソースはグランドに接続されている。そうすると、トランジスタＭＭのゲートに加わる信号の増幅信号（反転増幅信号）がトランジスタＭＭのドレインから得られる。図２の増幅回路のゲインは、トランジスタＭＭの相互コンダクタンスと負荷抵抗ＲＬの抵抗値に比例する。故に、図２の増幅回路において、負荷抵抗ＲＬの抵抗値が低下したならばゲインは低下する。
【００３５】
図１の差動増幅回路１０では、差動入力素子対１１に対する負荷がカレントミラー回路１２にて構成されており、図１のトランジスタＭ１を図２のトランジスタＭＭに対応付けて考えれば、図１のトランジスタＭ３が図３の負荷抵抗ＲＬの代わりを成すと考えることができる。
【００３６】
ところで、ＭＯＳＦＥＴでは、その特性上、高温領域においてドレイン−ソース間にリーク電流（漏れ電流）と称される電流が流れる。Ｎチャネル型のＭＯＳＦＥＴで考えた場合、ＭＯＳＦＥＴは、ゲートソース間電圧が所定のスレッショルド電圧（例えば０．７Ｖ）未満であるときにおいてオフ状態となるが、ゲートソース間電圧が所定のスレッショルド電圧未満（例えば０Ｖ）であっても高温領域ではドレイン−ソース間に無視できない程度の電流が流れることがある。この電流がリーク電流である。
【００３７】
ここでは、高温領域において、カレントミラー回路１２を構成するトランジスタＭ３及びＭ４にリーク電流が発生することを想定している。このようなリーク電流の発生はバイアス電流ＩＢＩＡＳの一部を奪うことに相当し、結果として、カレントミラー回路１２としての負荷のインピーダンスを低下させる作用をもたらす。インピーダンス低下の単純な概念例を挙げたならば、トランジスタＭ３及びＭ４は、低温領域において“１０”のチャネル長を有する素子として動作するに対し、高温領域では、あたかも“５”のチャネル長しか持たない素子として動作するようになる。
【００３８】
図１の差動増幅回路１０において負荷（トランジスタＭ３及びＭ４）のインピーダンスが低下することは、図２の増幅回路において負荷抵抗ＲＬの抵抗値が低下することに等しい。負荷（トランジスタＭ３及びＭ４）のインピーダンスの低下は、差動増幅回路１０のゲインＡ１０の低下をもたらす。
【００３９】
但し、図１の差動増幅回路１０では、第２温度を含む高温領域において負荷（トランジスタＭ３及びＭ４）のインピーダンス低下が生じるものの、そのインピーダンス低下に伴うゲインＡ１０の低下がバイアス電流ＩＢＩＡＳの増大で補償されることになる。ゲインＡ１０は負荷に流れる電流に比例するので、負荷（トランジスタＭ３及びＭ４）のインピーダンスが低下しても、代わりにバイアス電流ＩＢＩＡＳが増大したならば、ゲインＡ１０の低下は軽減される又は打ち消される。
【００４０】
このように、第１実施形態によれば、高温領域におけるゲイン低下が抑制され、広い温度領域おいて安定した増幅特性を有する差動増幅回路を形成することが可能となる。
【００４１】
図３に、バイアス電流源１３の概略構成を示す。バイアス電流源１３は、定電流源１４と、リーク電流源１５と、から成る。
【００４２】
定電流源１４は、第１温度を含む低温領域においても第２温度を含む高温領域においても、一定の電流値を持つ定電流ＩＣＣをノードＮＤ１からグランドに向けて流す（換言すれば差動入力素子対１１に定電流ＩＣＣを供給する）。
【００４３】
リーク電流源１５は定電流源１４に並列接続された追加電流源である。リーク電流源１５は、後述されるように高温領域においてリーク電流源１５内のＭＯＳＦＥＴに生じるリーク電流をノードＮＤ１及びグランド間に流す回路であり、リーク電流源１５を通じてノードＮＤ１からグランドに流れる電流をリーク電流ＩＬＥＡＫと称する。第１温度を含む低温領域において、リーク電流ＩＬＥＡＫはゼロである又は無視できる程度小さい。故に、以下では、第１温度を含む低温領域でのリーク電流ＩＬＥＡＫはゼロであるとする。一方、第２温度を含む高温領域では、ゼロより大きい有意なリーク電流ＩＬＥＡＫが生じる。このように、リーク電流源１５は、第１温度を含む低温領域及び第２温度を含む高温領域の内、第２温度を含む高温領域においてのみ有意なリーク電流ＩＬＥＡＫを生じさせる（換言すれば差動入力素子対１１にリーク電流ＩＬＥＡＫを供給する）。リーク電流ＩＬＥＡＫは、高温領域において定電流ＩＣＣに対し追加される電流（追加電流）として機能する。
【００４４】
上述の説明から明らかなように、第１温度を含む低温領域においては、定電流ＩＣＣのみにてバイアス電流ＩＢＩＡＳが形成される、即ち“ＩＢＩＡＳ＝ＩＣＣ”である。一方、第２温度を含む高温領域においては、定電流ＩＣＣとリーク電流ＩＬＥＡＫとでバイアス電流ＩＢＩＡＳが形成される、即ち“ＩＢＩＡＳ＝ＩＣＣ＋ＩＬＥＡＫ”である。このため、低温領域における消費電力の増大は無く、必要なときだけバイアス電流ＩＢＩＡＳが増大されることになる。
【００４５】
図４に、定電流源１４及びリーク電流源１５の具体的構成例を含んだ差動増幅回路１０の回路例を示す。図４の差動増幅回路１０において、トランジスタＭ０〜Ｍ４、ノードＮＤ１及びＮＤ２、抵抗Ｒ０並びに電源電圧端子の接続関係は上述した通りである。図４の差動増幅回路１０において、定電流源１４はトランジスタＭ５及びＭ６と抵抗Ｒ１とを有して構成され、リーク電流源１５はトランジスタＭ７及びＭ８を有して構成される。トランジスタＭ５、Ｍ６及びＭ８は、Ｎチャネル型のＭＯＳＦＥＴであり、トランジスタＭ７はＰチャネル型のＭＯＳＦＥＴである。図４の構成において、ノードＮＤ１からトランジスタＭ７及びＭ８を介してグランドに流れる電流がリーク電流ＩＬＥＡＫである。
【００４６】
トランジスタＭ５のドレインとトランジスタＭ７のソース及びゲートはノードＮＤ１に接続される。トランジスタＭ７及びＭ８のドレイン同士は互いに共通接続される。トランジスタＭ５、Ｍ６及びＭ８のゲート同士は互いに共通接続される。トランジスタＭ５、Ｍ６及びＭ８の各ソースはグランドに接続される。トランジスタＭ６のドレインは抵抗Ｒ１を介して電源電圧端子に接続される。
【００４７】
トランジスタＭ５及びＭ６により定電流源用のカレントミラー回路が形成されており、電源電圧Ｖｒｅｇと抵抗Ｒ１の各値に依存した電流値を有する定電流ＩＣＣがトランジスタＭ５のドレイン電流として、ノードＮＤ１からトランジスタＭ５を介しグランドへと流れる。即ち、定電流源１４において、トランジスタＭ５は定電流用トランジスタとして機能し、定電流源用のカレントミラー回路によりトランジスタＭ５のゲート（制御電極）の電圧が制御されることでトランジスタＭ５を介し定電流ＩＣＣが差動入力素子対１１に供給される。
【００４８】
一方、リーク電流源１５におけるトランジスタＭ７はリーク用トランジスタであって、リーク用素子の一種である。リーク用素子は、第１温度を含む低温領域及び第２温度を含む高温領域の内、高温領域においてのみリーク電流ＩＬＥＡＫを発生させる素子である。
【００４９】
トランジスタＭ７においてゲート及びソース間は短絡されている。故に、トランジスタＭ７のゲート−ソース間電圧はトランジスタＭ７のスレッショルド電圧の絶対値よりも小さく、トランジスタＭ７はオフ状態に固定される。但し、トランジスタＭ７において、ドレインから見てソースに高電位が加わるため、ソースからドレインに向けてリーク電流が流れ得る。しかしながら、第１温度を含む低温領域では、トランジスタＭ７にリーク電流は発生しないため、リーク電流ＩＬＥＡＫはゼロである。これに対し、第２温度を含む高温領域では、トランジスタＭ７にリーク電流が発生してトランジスタＭ７のリーク電流がリーク電流ＩＬＥＡＫとなる。
【００５０】
このため、高温領域では定電流ＩＣＣにリーク電流ＩＬＥＡＫを加えたものがバイアス電流ＩＢＩＡＳとなる。結果、トランジスタＭ３及びＭ４でのリーク電流の発生に抗して、高温領域におけるゲイン低下が抑制される。また、高温領域では、温度の増大につれてトランジスタＭ３及びＭ４のリーク電流も増大することが想定されるが、これに連動してリーク電流源１５のリーク電流ＩＬＥＡＫも増大するため、広い温度領域に亘ってゲイン低下の抑制効果が得られる。
【００５１】
尚、トランジスタＭ７がオフ状態とされるのであれば、トランジスタＭ７のゲート及びソース間の短絡は必須では無く、トランジスタＭ７のゲート及びソースに対し、互いに異なる電位が与えられていても良い。
【００５２】
カレントミラー回路１２を構成するトランジスタＭ３及びＭ４は、カレントミラー機能を実現すべく、互いに同じ構造及び同じサイズを有する同一素子である。トランジスタＭ７も、トランジスタＭ３及びＭ４と同じ素子であると良い。即ち、トランジスタＭ３、Ｍ４及びＭ７は、互いに同じ構造及び同じサイズを有する同一素子であると良い。
【００５３】
これにより、高温領域において、トランジスタＭ３、Ｍ４のリーク電流量に対応したリーク電流ＩＬＥＡＫが得られ、広い温度領域に亘ってゲインが安定すると期待される。
【００５４】
また、図４のリーク電流源１５では、トランジスタＭ７に対して直列にトランジスタＭ８（挿入トランジスタ）が設けられており、トランジスタＭ８のゲートはトランジスタＭ５（定電流用トランジスタ）のゲートと共通接続されている。つまり、トランジスタＭ６、Ｍ５及びＭ８にてカレントミラー回路が構成されている。
【００５５】
このため  トランジスタＭ５とトランジスタＭ８とのサイズ比を設定することで、定電流ＩＣＣとの関係においてリーク電流ＩＬＥＡＫの最大値を設定することが可能となる（即ち、定電流ＩＣＣの値とリーク電流ＩＬＥＡＫの最大値との比を設定することが可能となる）。例えば、トランジスタＭ５とトランジスタＭ８とのサイズ比を“１：１”としておけば、定電流ＩＣＣの値とリーク電流ＩＬＥＡＫの最大値との比も“１：１”となり、結果、高温領域のバイアス電流ＩＢＩＡＳは、低温領域のバイアス電流ＩＢＩＡＳの２倍までに制限されることになる。
【００５６】
また、特に図示しないが、トランジスタＭ５、Ｍ６及びＭ８のゲートを必要に応じグランドに短絡する回路等を設けておけば、定電流源１４とリーク電流源１５の動作を同期してオン／オフするといったことも可能となる。
【００５７】
但し、トランジスタＭ８のゲートとトランジスタＭ５のゲートを共通接続することは必須ではなく、それらは非接続とされても良い。この場合、トランジスタＭ８のゲートには、例えば、トランジスタＭ５のゲート電位とは異なる、他の電位が加えられる。
【００５８】
上述の内容を基礎として、以下、第１実施形態に属する実施例ＥＸ１＿１〜ＥＸ１＿６を説明する。実施例ＥＸ１＿１〜ＥＸ１＿６の中で、上述の各回路に対する変形例等を説明する。第１実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の実施例ＥＸ１＿１〜ＥＸ１＿６に適用され、各実施例において、第１実施形態での上述事項と矛盾する事項については各実施例での記載が優先されて良い。また矛盾無き限り、実施例ＥＸ１＿１〜ＥＸ１＿６の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。
【００５９】
［実施例ＥＸ１＿１］
実施例ＥＸ１＿１を説明する。図４において、トランジスタＭ８を削除し、トランジスタＭ７のドレインをグランドに直接接続するようにしても良い。但し、この場合、上述したような、リーク電流ＩＬＥＡＫに最大値を設けるといった機能は働かなくなる。
【００６０】
［実施例ＥＸ１＿２］
実施例ＥＸ１＿２を説明する。リーク電流源１５に設けられるリーク用素子は、第１温度を含む低温領域及び第２温度を含む高温領域の内、高温領域においてのみリーク電流ＩＬＥＡＫを発生させる素子であれば任意である。即ち例えば、図４において、リーク用素子（リーク用トランジスタ）としてのトランジスタＭ７は、オフ状態となるようにゲート−ソース間電圧が設定された任意の電界効果トランジスタであっても良いし、オフ状態となるようにベース−エミッタ間電圧が設定された任意のバイポーラトランジスタであっても良い。
【００６１】
より具体的には例えば、トランジスタＭ７として、オフ状態に設定されたＮチャネル型のＭＯＳＦＥＴであるトランジスタＭ７＿１を用いても良い（図５（ａ）参照）。この場合、トランジスタＭ７＿１がオフ状態となるようにトランジスタＭ７＿１のゲート−ソース間電圧が設定される（例えばトランジスタＭ７＿１のゲート及びソース間が短絡される）。そして、トランジスタＭ７＿１において、ドレインをノードＮＤ１に接続し、ソースをトランジスタＭ８のドレインに接続又はグランドに接続すれば良い。
【００６２】
また例えば、トランジスタＭ７として、オフ状態に設定されたＰＮＰ型のバイポーラトランジスタであるトランジスタＭ７＿２を用いても良い（図５（ｂ）参照）。この場合、トランジスタＭ７＿２がオフ状態となるようにトランジスタＭ７＿２のベース−エミッタ間電圧が設定される（例えばトランジスタＭ７＿２のベース及びエミッタ間が短絡される）。そして、トランジスタＭ７＿２において、エミッタをノードＮＤ１に接続し、コレクタをトランジスタＭ８のドレインに接続又はグランドに接続すれば良い。
【００６３】
また例えば、トランジスタＭ７として、オフ状態に設定されたＮＰＮ型のバイポーラトランジスタであるトランジスタＭ７＿３を用いても良い（図５（ｃ）参照）。この場合、トランジスタＭ７＿３がオフ状態となるようにトランジスタＭ７＿３のベース−エミッタ間電圧が設定される（例えばトランジスタＭ７＿３のベース及びエミッタ間が短絡される）。そして、トランジスタＭ７＿３において、コレクタをノードＮＤ１に接続し、エミッタをトランジスタＭ８のドレインに接続又はグランドに接続すれば良い。
【００６４】
［実施例ＥＸ１＿３］
実施例ＥＸ１＿３を説明する。高温領域において十分に大きなリーク電流ＩＬＥＡＫを生じさせる素子をリーク用素子として用いるようにすれば、高温領域でのゲインＡ１０を低温領域でのゲインＡ１０よりも高めるといったことも可能である。これは例えば、高温領域においてゲインＡ１０を高めて信号の検出感度を高めたい用途（サーマルシャットダウン用途等）に好適である。
【００６５】
また例えば、差動増幅回路１０を含む第１増幅回路と第２増幅回路とで信号増幅を行う場合において、第２増幅回路のゲインが高温領域にて低温領域よりも２０％低下するのであれば、高温領域での第１増幅回路のゲインを低温領域より２０％増大させ、回路全体としてのゲインを一定に保つ、といった応用例も考えられる。
【００６６】
［実施例ＥＸ１＿４］
実施例ＥＸ１＿４を説明する。差動増幅回路１０を利用してアンプを構成することができる。差動増幅回路１０単体でアンプを構成しても良いが、差動増幅回路１０を入力段として用い、差動増幅回路１０の後段に増幅段及び出力段を設けてアンプを構成するようにしても良い。
【００６７】
［実施例ＥＸ１＿５］
実施例ＥＸ１＿５を説明する。図６に、実施例ＥＸ１＿５に係る差動増幅回路２０の回路図を示す。差動増幅回路２０は差動増幅回路１０の変形回路である。差動増幅回路２０は、図４の差動増幅回路１０を構成する各ＭＯＳＦＥＴの型をＮチャネル型とＰチャネル型との間で逆転させ（但しトランジスタＭ７については逆転させず）、天地を反転させたものに過ぎないが、以下に差動増幅回路２０の構成等の説明を設けておく。
【００６８】
差動増幅回路２０は、一対の差動入力端子ｉｎ１及びｉｎ２と、差動入力素子対２１と、カレントミラー回路２２と、定電流源２４及びリーク電流源２５から成るバイアス電流源２３と、を備える。差動入力端子ｉｎ１に対して電圧信号である入力信号ｖｉ１が入力され、差動入力端子ｉｎ２に対して電圧信号である入力信号ｖｉ２が入力される。入力信号ｖｉ１及びｖｉ２が差動入力信号として差動入力素子対２１に入力される。差動増幅回路２０は入力信号ｖｉ１及びｖｉ２間の差分を増幅して出力する。
【００６９】
差動入力素子対２１はトランジスタＭ２１及びＭ２２により構成される。差動増幅回路２０において、トランジスタＭ２１及びＭ２２はＰチャネル型のＭＯＳＦＥＴとして構成されている。トランジスタＭ２１のゲートが差動入力端子ｉｎ１に接続されて当該ゲートに入力信号ｖｉ１が入力され、トランジスタＭ２２のゲートが差動入力端子ｉｎ２に接続されて当該ゲートに入力信号ｖｉ２が入力される。
【００７０】
カレントミラー回路２２は、差動入力素子対２１に対する負荷（能動負荷）として設けられた負荷用カレントミラー回路である。カレントミラー回路２２はトランジスタＭ２３及びＭ２４により構成される。差動増幅回路２０において、トランジスタＭ２３及びＭ２４はＮチャネル型のＭＯＳＦＥＴとして構成されている。
【００７１】
定電流源２４とリーク電流源２５とで構成されるバイアス電流源２３は、差動入力素子対２１に対してバイアス電流ＩＢＩＡＳを供給する。バイアス電流ＩＢＩＡＳは低温領域において定電流ＩＣＣのみから構成されるが、高温領域においては定電流ＩＣＣとリーク電流ＩＬＥＡＫとで構成される。
【００７２】
図６の差動増幅回路２０において、定電流源２４はトランジスタＭ２５及びＭ２６と抵抗Ｒ２１とを有して構成され、リーク電流源２５はトランジスタＭ２７及びＭ２８を有して構成される。トランジスタＭ２５〜Ｍ２８はＰチャネル型のＭＯＳＦＥＴである。図６の構成において、電源電圧端子からトランジスタＭ２８及びＭ２７を介してノードＮＤ２１に流れる電流がリーク電流ＩＬＥＡＫであり、電源電圧端子からトランジスタＭ２５を介してノードＮＤ２１に流れる電流が定電流ＩＣＣである。
【００７３】
各素子の接続関係をより具体的に説明する。トランジスタＭ２５、Ｍ２６及びＭ２８の各ソースは電源電圧端子に接続され、トランジスタＭ２５、Ｍ２６及びＭ２８の各ゲートは互いに共通接続される。トランジスタＭ２８のドレインとトランジスタＭ２７のソース及びゲートは互いに共通接続される。トランジスタＭ２５及びＭ２７の各ドレインはノードＮＤ２１に接続される。トランジスタＭ２６のドレインは抵抗Ｒ２１を介してグランドに接続される。トランジスタＭ２１及びＭ２２の各ソースはノードＮＤ２１に接続される。トランジスタＭ２１のドレインと、トランジスタＭ２３のドレイン及びゲートと、トランジスタＭ２４のゲートは、互いに共通接続される。トランジスタＭ２１及びＭ２３の各ドレインが互いに接続されるノードをノードＮＤ２２と称する。トランジスタＭ２２及びＭ２４の各ドレインは互いに共通接続される。トランジスタＭ２３及びＭ２４の各ソースはグランドに接続される。
【００７４】
トランジスタＭ２５及びＭ２６により定電流源用のカレントミラー回路が形成されており、電源電圧Ｖｒｅｇと抵抗Ｒ２１の各値に依存した電流値を有する定電流ＩＣＣがトランジスタＭ２５のドレイン電流として、電源電圧端子からトランジスタＭ２５を介しノードＮＤ２１へと流れる。即ち、定電流源２４において、トランジスタＭ２５は定電流用トランジスタとして機能し、定電流源用のカレントミラー回路によりトランジスタＭ２５のゲート（制御電極）の電圧が制御されることでトランジスタＭ２５を介し定電流ＩＣＣが差動入力素子対２１に供給される。
【００７５】
一方、リーク電流源２５におけるトランジスタＭ２７はリーク用トランジスタであって、リーク用素子の一種である。トランジスタＭ２７においてゲート及びソース間は短絡されている。故に、トランジスタＭ２７のゲート−ソース間電圧はトランジスタＭ２７のスレッショルド電圧の絶対値よりも小さく、トランジスタＭ２７はオフ状態に固定される。但し、トランジスタＭ２７において、ドレインから見てソースに高電位が加わるため、ソースからドレインに向けてリーク電流が流れ得る。しかしながら、第１温度を含む低温領域では、トランジスタＭ２７にリーク電流は発生しないため、リーク電流ＩＬＥＡＫはゼロである。これに対し、第２温度を含む高温領域では、トランジスタＭ２７にリーク電流が発生してトランジスタＭ２７のリーク電流がリーク電流ＩＬＥＡＫとなる。
【００７６】
このため、高温領域では定電流ＩＣＣにリーク電流ＩＬＥＡＫを加えたものがバイアス電流ＩＢＩＡＳとなる。低温領域では、リーク電流ＩＬＥＡＫがゼロであるので、定電流ＩＣＣそのものがバイアス電流ＩＢＩＡＳとなる。
【００７７】
尚、トランジスタＭ２７がオフ状態とされるのであれば、トランジスタＭ２７のゲート及びソース間の短絡は必須では無く、トランジスタＭ２７のゲート及びソースに対し、互いに異なる電位が与えられていても良い。
【００７８】
バイアス電流ＩＢＩＡＳは、入力信号ｖｉ１及びｖｉ２に応じてトランジスタＭ２１及びＭ２２に分流されることになり、その結果、入力信号ｖｉ１及びｖｉ２に応じた信号がトランジスタＭ２１又はＭ２２のドレインに生じる。図６では、ゲートがノードＮＤ２２に接続されたトランジスタＭ２０が設けられることが想定されており、トランジスタＭ２０のドレインに出力信号ｖｏが生じる。差動増幅回路２０における差動増幅のゲインを“Ａ２０”で表した場合、入力信号ｖｉ１及びｖｉ２間の差分信号をＡ２０倍した信号成分が出力信号ｖｏに含まれることになる。図６において、トランジスタＭ２０はＰチャネル型のＭＯＳＦＥＴであり、トランジスタＭ２０のソースは電源電圧端子に接続され、トランジスタＭ２０のドレインは抵抗Ｒ２０を介してグランドに接続されている。トランジスタＭ２０及び抵抗Ｒ２０も差動増幅回路２０の構成要素に含まれると解することも可能である。
【００７９】
また、図６のリーク電流源２５では、トランジスタＭ２７に対して直列にトランジスタＭ２８（挿入トランジスタ）が設けられており、トランジスタＭ２８のゲートはトランジスタＭ２５（定電流用トランジスタ）のゲートと共通接続されている。つまり、トランジスタＭ２６、Ｍ２５及びＭ２８にてカレントミラー回路が構成されている。これによる効果は上述した通りである。但し、トランジスタＭ２８のゲートとトランジスタＭ２５のゲートを共通接続することは必須ではなく、それらは非接続とされても良い。この場合、トランジスタＭ２８のゲートには、例えば、トランジスタＭ２５のゲート電位とは異なる、他の電位が加えられる。トランジスタＭ２８を削除して、トランジスタＭ２７のソースを電源電圧端子に直接接続することも可能である。
【００８０】
実施例ＥＸ１＿１〜ＥＸ１＿４を含む第１実施形態における上記記述は、実施例ＥＸ１＿５にも適用可能である（この適用の際には、差動増幅回路１０は差動増幅回路２０に読み替えられる）。故に例えば、図６のトランジスタＭ２７は、Ｎチャネル型のＭＯＳＦＥＴとして構成されていても良いし、ＰＮＰ型又はＮＰＮ型のバイポーラトランジスタとして構成されていても良い。トランジスタＭ２７をＮチャネル型のＭＯＳＦＥＴとして構成する場合、トランジスタＭ２３、Ｍ２４及びＭ２７は、互いに同じ構造及び同じサイズを有する同一素子であって良い。
【００８１】
［実施例ＥＸ１＿６］
実施例ＥＸ１＿６を説明する。差動増幅回路１０又は２０を、ＭＯＳＦＥＴを用いて構成することを説明したが、ＭＯＳＦＥＴの代わりに接合型ＦＥＴ又はバイポーラトランジスタを用いて差動増幅回路１０又は２０を構成しても良い。ＭＯＳＦＥＴの代わりにバイポーラトランジスタを用いる場合、差動増幅回路１０又は２０において、Ｐチャネル型のＭＯＳＦＥＴはＰＮＰ型のバイポーラトランジスタに置換され、Ｎチャネル型のＭＯＳＦＥＴはＮＰＮ型のバイポーラトランジスタに置換される。
【００８２】
任意のトランジスタは第１電極、第２電極及び制御電極を有する。ＦＥＴにおいては、第１及び第２電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。バイポーラトランジスタにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。
【００８３】
＜＜第２実施形態＞＞
本発明の第２実施形態を説明する。第２実施形態は第１実施形態を基礎とする実施形態であり、第２実施形態において特に述べない事項に関しては、矛盾の無い限り、第１実施形態の記載が第２実施形態にも適用される。第２実施形態の記載を解釈するにあたり、第１及び第２実施形態間で矛盾する事項については第２実施形態の記載が優先されて良い。
【００８４】
第２実施形態は以下の実施例ＥＸ２＿１〜ＥＸ２＿５を含む。矛盾無き限り、実施例ＥＸ２＿１〜ＥＸ２＿５の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。
【００８５】
［実施例ＥＸ２＿１］
実施例ＥＸ２＿１を説明する。第１実施形態に示した差動増幅回路１０又は２０を用いて電源装置を構成しても良い。図７に実施例ＥＸ２＿１に係る電源装置１００の構成を示す。電源装置１００は、入力端子ＴＭ１及び出力端子ＴＭ２と、Ｐチャネル型のＭＯＳＦＥＴとして構成された出力トランジスタ１１０と、制御回路１２０と、内部電源回路１３０と、帰還回路１４０と、を備える。
【００８６】
電源装置１００は、正の入力電圧Ｖｉｎ（例えば５Ｖ〜４５Ｖ）を受け、入力電圧Ｖｉｎを降圧することで所望の正の直流電圧である出力電圧Ｖｏｕｔ（例えば３．３Ｖ又は５Ｖ）を生成するリニアレギュレータである。入力電圧Ｖｉｎは入力端子ＴＭ１に加わり、出力電圧Ｖｏｕｔは出力端子ＴＭ２に加わる。電源装置１００はＬＤＯ（Low Drop Out）レギュレータに分類される電源装置であって良い。内部電源回路１３０は入力端子ＴＭ１に加わる入力電圧Ｖｉｎに基づき電源電圧Ｖｒｅｇを生成する。
【００８７】
入力端子ＴＭ１は出力トランジスタ１１０のソースに接続され、出力端子ＴＭ２は出力トランジスタ１１０のドレインに接続される。帰還抵抗１４１及び１４２から成る帰還回路１４０は、出力端子ＴＭ２とグランドとの間に設けられ、出力電圧Ｖｏｕｔに応じたフィードバック電圧Ｖｆｂを生成する。具体的には、帰還抵抗１４１の一端は出力端子ＴＭ２に接続され、帰還抵抗１４１の他端は帰還抵抗１４２を介してグランドに接続される。帰還抵抗１４１及び１４２間の接続ノードに出力電圧Ｖｏｕｔに比例する電圧としてフィードバック電圧Ｖｆｂが生じる。フィードバック電圧Ｖｆｂは制御回路１２０に伝達される。
【００８８】
制御回路１２０は、内部電源回路１３０にて生成された電源電圧Ｖｒｅｇに基づいて駆動し、フィードバック電圧Ｖｆｂが所定の基準電圧Ｖｒｅｆと一致するように出力トランジスタ１１０のゲート電圧を制御する。結果、帰還抵抗１４及び１４２の抵抗値の比と基準電圧Ｖｒｅｆとで定まる電圧が目標電圧Ｖｔｇとして設定され、制御回路１２０は、出力電圧Ｖｏｕｔが目標電圧Ｖｔｇと一致するように出力トランジスタ１１０のオン抵抗値を連続的に制御することになる。尚、出力電圧Ｖｏｕｔそのものがフィードバック電圧Ｖｆｂであっても良い。何れにせよ、フィードバック電圧Ｖｆｂは出力電圧Ｖｏｕｔに応じた電圧である。
【００８９】
制御回路１２０は、基準電圧Ｖｒｅｆを生成する基準電圧源１２２と、演算増幅器であるアンプ１２１と、で構成される。アンプ１２１の反転入力端子に基準電圧Ｖｒｅｆが入力され、アンプ１２１の非反転入力端子にフィードバック電圧Ｖｆｂが入力され、アンプ１２１の出力端子に出力トランジスタ１１０のゲートが接続される。このため、アンプ１２１は、フィードバック電圧Ｖｆｂが所定の基準電圧Ｖｒｅｆと一致するように出力トランジスタ１１０のゲート電圧を制御することになる。
【００９０】
アンプ１２１は、第１実施形態に示した差動増幅回路１０又は２０を含む。この際、上述の差動入力端子ｉｎ１及びｉｎ２の内、一方がアンプ１２１の非反転入力端子として機能し、他方がアンプ１２１の反転入力端子として機能する。つまり、フィードバック電圧Ｖｆｂを示す信号及び基準電圧Ｖｒｅｆを示す信号が差動入力信号として、図４の差動入力素子対１１又は図６の差動入力素子対２１に入力されることになる。そして、電圧Ｖｆｂ及びＶｒｅｆ間の差分を差動増幅回路１０又は２０により差動増幅した信号が出力トランジスタ１１０のゲートに供給される。
【００９１】
尚、アンプ１２１は、差動増幅回路１０又は２０のみを含むものであっても良いし、差動増幅回路１０又は２０の後段に増幅段や出力段を含む構成を有していても良いが、何れにせよ、図７の電源装置１００では、出力電圧Ｖｏｕｔの上昇、低下に伴って出力トランジスタ１１０のゲート電圧が上昇、低下するよう、アンプ１２１を含む制御回路１２０が構成されているものとする。
【００９２】
［実施例ＥＸ２＿２］
実施例ＥＸ２＿２を説明する。上述の電源装置１００の出力電圧Ｖｏｕｔを任意の負荷装置に供給することができ、電源装置１００及び負荷装置を含む任意の電気機器を構成して良い。負荷装置は電源装置１００の出力電圧Ｖｏｕｔに基づいて駆動する。電源装置１００及び負荷装置を含む電気機器は、自動車等の車両に搭載される機器（即ち車載機器）であっても良いし、産業機器、事務機器、家電機器、情報端末を含むポータブル機器などであっても良い。
【００９３】
図８に、電源装置１００及び負荷装置ＬＤを含む電気機器が搭載された自動車である車両２００の概略構成を示す。車両２００において、車両２００に設けられたバッテリＢＡＴから電源装置１００に対し入力電圧Ｖｉｎが供給される。負荷装置ＬＤは電源装置１００の出力電圧Ｖｏｕｔに基づいて駆動する。負荷装置ＬＤは車両２００に設けられた任意の負荷であって良い。例えば、負荷装置ＬＤはＥＣＵ（Electronic Control Unit）であって良い。当該ＥＣＵは、車両２００の走行制御、車両２００に設けられた空調機、ランプ、パワーウィンドウ、エアバッグの駆動制御などを行う。或いは例えば、それらの空調機、ランプ、パワーウィンドウ又はエアバッグが負荷装置ＬＤであっても良い。
【００９４】
［実施例ＥＸ２＿３］
実施例ＥＸ２＿３を説明する。電源装置１００の一部又は全部を電源ＩＣの形態で形成しても良い。電源ＩＣは、電源装置１００の一部又は全部を構成する半導体集積回路が形成された半導体チップと、半導体チップを収容する筐体（パッケージ）と、筐体に取り付けられ且つ筐体から露出した複数の外部端子と、を備えた電子部品（半導体装置）であり、半導体チップを樹脂にて構成された筐体内に封入することで形成される。
【００９５】
［実施例ＥＸ２＿４］
実施例ＥＸ２＿４を説明する。電源装置１００がリニアレギュレータとして機能することを想定して電源装置１００の構成を説明したが、電源装置１００は、スイッチングレギュレータとして構成されていても良い。電源装置１００がスイッチングレギュレータとして構成される場合、入力電圧Ｖｉｎが出力トランジスタ１１０にてスイッチングされて出力電圧Ｖｏｕｔが生成されることになる。この際、制御回路１２０は、アンプ１２１による電圧Ｖｒｅｆ及びＶｆｂ間の差分の増幅信号に基づき、出力トランジスタ１１０をスイッチング駆動すれば良い。
【００９６】
［実施例ＥＸ２＿５］
実施例ＥＸ２＿５を説明する。第１実施形態に示した差動増幅回路１０及び２０は、電源装置に限らず、信号増幅を必要とする任意の装置に適用可能である。
【００９７】
本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
【符号の説明】
【００９８】
１０、２０  差動増幅回路
１１、２１  差動入力素子対
１２、２２  カレントミラー回路
１３、２３  バイアス電流源
１４、２４  定電流源
１５、２５  リーク電流源
Ｍ７、Ｍ７＿１、Ｍ７＿２、Ｍ７＿３  トランジスタ（リーク用トランジスタ）
ＩＢＩＡＳ  バイアス電流
ＩＣＣ  定電流
ＩＬＥＡＫ  リーク電流
１００  電源装置
２００  車両
【図１】
2020195075.tif 000003
【図２】
2020195075.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2020195075.tif 000008
【図７】
2020195075.tif 000009
【図８】
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【図９】
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