(57)【要約】【課題】トレンチの角部への電流集中が抑制されたIII 族窒化物半導体からなる半導体素子を提供すること。【解決手段】半導体素子は単位セルを正六角形とし、その正六角形がハニカム状に配列されたパターンである。トレンチＴ１により、半導体層は正六角形のパターンに区画されている。リセスＲ１は、トレンチＴ１により区画される半導体層の正六角形のパターンに内包される小さな正六角形のパターンであり、半導体層の正六角形を中心を同一にして縮小した正六角形のパターンである。また、半導体層の正六角形に対して、３０°回転させた正六角形のパターンである。ｐ層１３０のトレンチＴ１側面Ｔ１ｂ近傍の領域のうち、トレンチＴ１の角部Ｔ１ｄ近傍では、他の領域に比べてＭｇ活性化率が低くなっている。【選択図】図２
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【特許請求の範囲】
【請求項１】
III 族窒化物半導体からなり、第１のｎ層と、前記第１のｎ層上に設けられたｐ層と、前記ｐ層上に設けられた第２のｎ層と、を有した半導体層と、
前記第２のｎ層表面から前記第１のｎ層に達する深さの溝であって、前記半導体層を単位セルごとに区画し、前記半導体層を所定の平面パターンに区画するトレンチと、
前記第２のｎ層表面から前記ｐ層に達する深さのリセスと、を有し、
前記リセスの平面パターンは、前記半導体層の平面パターンに内包される正多角形であって、前記正多角形の各辺は、前記半導体層の平面パターンの各辺に対して非平行であり、平面視において、前記トレンチの角部から前記リセスまでの最短距離をａ、前記トレンチの辺から前記リセスまでの最短距離をｂとして、ａ＞ｂとなるパターンであり、
前記ｐ層の前記トレンチ側面近傍の領域のうち、前記トレンチの角部近傍では、他の領域に比べてＭｇ活性化率が低くなっている、
ことを特徴とする半導体素子。
【請求項２】
前記トレンチの平面パターンは、前記半導体層の平面パターンを正六角形がハニカム状に配列されたパターンとするものであり、
前記リセスの平面パターンは、前記半導体層の平面パターンの正六角形を中心を同一にして縮小した正六角形であって、前記半導体層の平面パターンの正六角形に対して回転させたパターンである、ことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記リセスの平面パターンの正六角形は、前記半導体層の平面パターンの正六角形に対して２５〜３５°回転させたパターンである、ことを特徴とする請求項２に記載の半導体素子。
【請求項４】
前記リセスの平面パターンの正六角形の内接円の直径は、０．８〜２．０μｍである、ことを特徴とする請求項２または請求項３に記載の半導体素子。
【請求項５】
前記トレンチの側面はａ面であり、前記リセスの側面はｍ面である、ことを特徴とする請求項１ないし請求項４のいずれか１項に記載の半導体素子。
【請求項６】
ａ−ｂが０．８μｍ以上１．９μｍ以下である、ことを特徴とする請求項１ないし請求項５のいずれか１項に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、III 族窒化物半導体からなる半導体素子に関する。
【背景技術】
【０００２】
特許文献１には、III 族窒化物半導体からなるトレンチゲート型のＦＥＴにおいて、ｐ層とトレンチ側面の間に、ｐ層よりもＭｇ濃度の低い低濃度ｐ型領域を設けることが記載されている。このような構造により、オン電圧を低減することができ、チャネル抵抗を低減することができると記載されている。
【０００３】
また、特許文献２には、トレンチゲート型のＦＥＴが記載され、単位セルを正六角形として、ハニカム状に配列した平面パターンとすることが記載されている。また、ｐ層上に設けられたｎ層の一部を除去してｐ層を露出させる溝（リセス）を設け、ｐ層に接する電極を設けたリセス構造が示されている。リセスの平面パターンは、単位セルの正六角形を縮小した正六角形のパターンとすることが示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１８−１２５４４１号公報
【特許文献２】特開２００９−１１７８２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１の構造は、半導体層の再成長やイオン注入が必要であり、プロセスが煩雑であった。また、トレンチ側面の低濃度ｐ型領域のホール濃度が一定であると、トレンチの角部に電流が集中してしまう問題があった。
【０００６】
そこで本発明の目的は、トレンチの角部への電流集中が抑制されたIII 族窒化物半導体からなる半導体素子を提供することである。
【課題を解決するための手段】
【０００７】
本発明は、III 族窒化物半導体からなり、第１のｎ層と、第１のｎ層上に設けられたｐ層と、ｐ層上に設けられた第２のｎ層と、を有した半導体層と、第２のｎ層表面から第１のｎ層に達する深さの溝であって、半導体層を単位セルごとに区画し、半導体層を所定の平面パターンに区画するトレンチと、第２のｎ層表面からｐ層に達する深さのリセスと、を有し、リセスの平面パターンは、半導体層の平面パターンに内包される正多角形であって、正多角形の各辺は、半導体層の平面パターンの各辺に対して非平行であり、平面視において、トレンチの角部からリセスまでの最短距離をａ、トレンチの辺から前記リセスまでの最短距離をｂとして、ａ＞ｂとなるパターンであり、ｐ層のトレンチ側面近傍の領域のうち、トレンチの角部近傍では、他の領域に比べてＭｇ活性化率が低くなっている、ことを特徴とする半導体素子である。
【０００８】
本発明において、トレンチの平面パターンは、半導体層の平面パターンを正六角形がハニカム状に配列されたパターンとするものであり、リセスの平面パターンは、半導体層の平面パターンの正六角形を中心を同一にして縮小した正六角形であって、半導体層の平面パターンの正六角形に対して回転させたパターンであってもよい。この場合、リセスの平面パターンは、半導体層の平面パターンの正六角形に対して２５〜３５°回転させたパターンであることが好ましい。
【０００９】
本発明において、リセスの平面パターンの正六角形の内接円の直径は、０．８〜２．０μｍであることが好ましい。この範囲であれば、ｐ層活性化の熱処理においてリセスから効率的に水素を離脱させることができる。また、単位セルを小さくすることができ、トレンチの側面の面積を大きくすることができるので、電気的特性の向上を図ることができる。
【００１０】
本発明において、トレンチの側面はａ面であり、前記リセスの側面はｍ面であることが好ましい。トレンチおよびリセスの平面パターンの再現性が向上する。
【００１１】
本発明において、ａ−ｂは０．８μｍ以上１．９μｍ以下であることが好ましい。この範囲であれば、トレンチ角部への電流集中をより抑制することができる。
【発明の効果】
【００１２】
本発明によれば、トレンチの角部に電流が集中するのを抑制することができる。
【図面の簡単な説明】
【００１３】
【図１】実施例１の半導体素子の構成を示した図。
【図２】トレンチＴ１とリセスＲ１のパターンを示した図。
【図３】実施例１の半導体素子の製造工程を示した図。
【図４】トレンチＴ１とリセスＲ１のパターンを示した図。
【図５】トレンチＴ１とリセスＲ１のパターンを示した図。
【発明を実施するための形態】
【００１４】
以下、本発明の具体的な実施例について図を参照に説明するが、本発明は実施例に限るものではない。
【実施例１】
【００１５】
図１は、実施例１の半導体素子の構成を示した図である。図１のように、実施例１の半導体素子は、トレンチゲート型のＦＥＴであり、基板１１０と、第１のｎ層１２０と、ｐ層１３０と、第２のｎ層１４０と、トレンチＴ１と、リセスＲ１と、ゲート絶縁膜Ｆ１と、ゲート電極Ｇ１と、ソース電極Ｓ１と、ボディ電極Ｂ１と、ドレイン電極Ｄ１と、を有している。
【００１６】
基板１１０は、ｃ面を主面とするＳｉドープのｎ−ＧａＮからなる厚さ３００μｍの平板状の基板である。Ｓｉ濃度は、１×１０18／ｃｍ3 である。ｎ−ＧａＮ以外にも、導電性を有し、III 族窒化物半導体の成長基板となる任意の材料の基板を用いることができる。たとえば、ＺｎＯ、Ｓｉなどを用いることも可能である。ただし、格子整合性の点から、本実施例のようにＧａＮ基板を用いることが望ましい。
【００１７】
第１のｎ層１２０は、基板１１０上（基板１１０の一方の表面１００ａ）に積層され、ｃ面を主面とするＳｉドープのｎ−ＧａＮ層である。第１のｎ層１２０の厚さは１０μｍ、Ｓｉ濃度は１×１０16／ｃｍ3 である。
【００１８】
ｐ層１３０は、第１のｎ層１２０上に積層され、ｃ面を主面とするＭｇドープのｐ−ＧａＮ層である。ｐ層１３０の厚さは１．０μｍ、Ｍｇ濃度は２×１０18／ｃｍ3 である。ｐ層１３０は、主面に平行な面内において、Ｍｇ活性化率（水素濃度）の分布があり、リセスＲ１から遠い領域ほどＭｇ活性化率が低くなっている。ｐ層１３０のトレンチＴ１側面Ｔ１ｂ近傍の領域のうち、トレンチＴ１の角部Ｔ１ｄ近傍では、他の領域に比べてＭｇ活性化率が低くなっている（言い換えれば、水素濃度が高くなっている）。
【００１９】
第２のｎ層１４０は、ｐ層１３０上に積層され、ｃ面を主面とするＳｉドープのｎ−ＧａＮ層である。第２のｎ層１４０の厚さは０．２μｍ、Ｓｉ濃度は１×１０18／ｃｍ3 である。
【００２０】
トレンチＴ１は、第２のｎ層１４０表面の所定位置に形成された溝であり、第２のｎ層１４０およびｐ層１３０を貫通して第１のｎ層１２０に達する深さである。トレンチＴ１の底面Ｔ１ａには第１のｎ層１２０が露出し、トレンチＴ１の側面Ｔ１ｂには第１のｎ層１２０、ｐ層１３０、第２のｎ層１４０が露出する。このトレンチＴ１の側面Ｔ１ｂに露出するｐ層１３０の側面が、実施例１のＦＥＴのチャネルとして動作する領域である。また、トレンチＴ１の側面Ｔ１ｂはａ面であり、そのａ面には微細な凹凸が設けられている。凹凸によりトレンチＴ１の側面Ｔ１ｂの面積が広くなり、これにより半導体素子の電気的特性の向上を図っている。
【００２１】
ゲート絶縁膜Ｆ１は、Ａｌ2 Ｏ3 からなり、トレンチＴ１の底面Ｔ１ａ、側面Ｔ１ｂ、上面Ｔ１ｃにわたって連続して膜状に設けられている。トレンチＴ１の上面とは、第２のｎ層１４０表面であってトレンチＴ１の側面Ｔ１ｂ近傍の領域である。ゲート絶縁膜Ｆ１の厚さは１００ｎｍである。ゲート絶縁膜Ｆ１の材料には、Ａｌ2 Ｏ3 以外にも、ＳｉＯ2 、ＳｉＮ、ＳｉＯＮ、ＡｌＮ、ＡｌＯＮ、ＺｒＯＮ、ＨｆＯ2 、ＺｒＯ2 などを用いることができる。また、ゲート絶縁膜Ｆ１は単層である必要はなく、複数の層で構成されていてもよい。
【００２２】
ゲート電極Ｇ１は、ゲート絶縁膜Ｆ１を介して、トレンチＴ１の底面Ｔ１ａ、側面Ｔ１ｂ、トレンチＴ１の上面Ｔ１ｃに連続して膜状に設けられている。ゲート電極Ｇ１は、Ａｌからなる。
【００２３】
リセスＲ１は、第２のｎ層１４０表面であってゲート絶縁膜Ｆ１が設けられていない領域に設けられた溝であり、第２のｎ層１４０を貫通してｐ層１３０に達する深さである。リセスＲ１の底面にはｐ層１３０が露出し、側面にはｐ層１３０、第２のｎ層１４０が露出する。リセスＲ１の側面はｍ面である。
【００２４】
図２は、リセスＲ１とトレンチＴ１の平面パターンを示した図である。図２のように、実施例１の半導体素子は単位セルを正六角形とし、その正六角形がハニカム状に配列されたパターンである。トレンチＴ１により、半導体層（第１のｎ層１２０、ｐ層１３０および第２のｎ層１４０）は正六角形のパターンに区画されている。
【００２５】
リセスＲ１は、トレンチＴ１により区画される半導体層（第２のｎ層１４０）の正六角形のパターンに内包される小さな正六角形のパターンであり、半導体層（第２のｎ層１４０）の正六角形を中心を同一にして縮小した正六角形のパターンである。また、半導体層（第２のｎ層１４０）の正六角形に対して、３０°回転させた正六角形のパターンである。
【００２６】
リセスＲ１のパターンを回転させない従来の構造では、トレンチＴ１の側面Ｔ１ｂにおいてＭｇ活性化率はおよそ等しく、素子のオン動作時にトレンチＴ１の角部Ｔ１ｄに電流が集中する。一方、リセスＲ１のパターンを回転させた実施例１の場合、ｐ層１３０のトレンチＴ１側面Ｔ１ｂのうちトレンチＴ１の角部Ｔ１ｄのＭｇ活性化率が他の領域に比べて低くなり、トレンチＴ１の角部Ｔ１ｄへの電流集中が抑制される。これは、平面視において、トレンチＴ１の角部Ｔ１ｄからリセスＲ１までの最短距離をａ、トレンチＴ１の辺Ｔ１ｅからリセスＲ１までの最短距離をｂとすると、リセスＲ１のパターンを回転させることでａ−ｂの値がより大きくなるためである。
【００２７】
なお、リセスＲ１は必ずしも３０°の回転である必要はなく、平面視においてリセスＲ１の各辺がトレンチＴ１の各辺に対して非平行となるように回転されていれば任意のパターンでよい。つまり、０°より大きく３０°未満の角度回転させた範囲であればよい。ただし、トレンチＴ１の角部Ｔ１ｄへの電流集中をより抑制するために２５〜３５°回転させたパターンとすることが好ましく、最も好ましくはａ−ｂが最大となる３０°である。
【００２８】
また、ａ−ｂは０．８〜１．９μｍとすることが好ましい。この範囲とすれば、トレンチＴ１の角部Ｔ１ｄへの電流集中をより抑制することができる。より好ましくは１〜１．６μｍである。
【００２９】
リセスＲ１の正六角形の内接円の直径は、０．８〜２．０μｍとすることが好ましい。この範囲であれば、ｐ層１３０をｐ型化するための熱処理時にｐ層１３０から効率的に水素を離脱させることができる。また、単位セルを小さくすることができ、トレンチＴ１の側面Ｔ１ｂの面積を大きくすることができるので、電気的特性の向上を図ることができる。より好ましくは０．９〜１．５μｍ、さらに好ましくは１．０〜１．２μｍである。
【００３０】
なお、リセスＲ１は正六角形である必要はなく、平面視においてリセスＲ１の各辺がトレンチＴ１の各辺に対して非平行であって、ａ−ｂ＞０となるような多角形であれば任意のパターンでよい。ただし、設計や形成の容易さの点から、単位セル中の半導体層のパターン（第２のｎ層１４０のパターン）である正六角形を縮小、回転したパターンが好ましい。
【００３１】
ボディ電極Ｂ１は、リセスＲ１の底面に設けられている。ボディ電極Ｂ１は、Ｐｄからなる。
【００３２】
ソース電極Ｓ１は、ボディ電極Ｂ１上、第２のｎ層１４０上にわたって連続的に設けられている。ソース電極Ｓ１は、Ｔｉ／Ａｌからなる。
【００３３】
ドレイン電極Ｄ１は、基板１１０の裏面（第１のｎ層１２０が設けられている側とは反対側の面１００ｂ）に設けられている。ドレイン電極Ｄ１は、ソース電極Ｓ１と同一材料からなり、Ｔｉ／Ａｌからなる。
【００３４】
以上、実施例１の半導体素子では、ｐ層１３０の面内にＭｇ活性化率の分布があり、ｐ層１３０のうちトレンチＴ１の側面Ｔ１ｂ近傍の領域のうち、角部Ｔ１ｄ近傍の領域は、他の領域に比べてＭｇ活性化率が低くなっている。そのため、実施例１の半導体素子をオンにしたときにトレンチＴ１の角部Ｔ１ｄに電流が集中することが抑制されており、オン抵抗が低減されている。
【００３５】
次に、実施例１の半導体素子の製造方法について、図を参照に説明する。
【００３６】
まず、ｃ面を主面とするｎ−ＧａＮからなる基板１１０を用意し、ＭＯＣＶＤ法によって、第１のｎ層１２０、ｐ層１３０、第２のｎ層１４０を順に形成する（図３（ａ）参照）。ＭＯＣＶＤ法において、窒素源は、アンモニア、Ｇａ源は、トリメチルガリウム（Ｇａ（ＣＨ3 ）3 ：ＴＭＧ）、Ｉｎ源は、トリメチルインジウム（Ｉｎ（ＣＨ3 ）3 ：ＴＭＩ）、Ａｌ源は、トリメチルアルミニウム（Ａｌ（ＣＨ3 ）3 ：ＴＭＡ）である。また、ｎ型ドーパントガスは、シラン（ＳｉＨ4 ）、ｐ型ドーパントガスは、シクロペンタジエニルマグネシウム（Ｍｇ（Ｃ5 Ｈ5 ）2 ：ＣＰ2 Ｍｇ）である。キャリアガスは水素や窒素である。
【００３７】
次に、第２のｎ層１４０表面の所定位置をドライエッチングすることで、トレンチＴ１を形成する（図３（ｂ）参照）。トレンチＴ１のパターンは、半導体層のパターン（第２のｎ層１４０のパターン）が正六角形をハニカム状に配列したパターンとなるようなパターンである。また、トレンチＴ１の側面Ｔ１ｂがａ面となるようなパターンである。ドライエッチングは、第１のｎ層１２０が露出するまで行う。ドライエッチングには、塩素系ガスを用いる。たとえば、Ｃｌ2 、ＳｉＣｌ4 、ＣＣｌ4 である。また、ドライエッチングは、ＩＣＰエッチングなど任意の方式を用いることができる。
【００３８】
次に、ＴＭＡＨ（水酸化テトラメチルアンモニウム）水溶液を用いてウェットエッチングを行う。ＴＭＡＨ水溶液は、III 族窒化物半導体のｃ面以外をウェットエッチングすることが可能であり、ウェットエッチングはｍ面が露出するまで進行する。ここで、トレンチＴ１の側面Ｔ１ｂはａ面である。そのため、トレンチＴ１の側面Ｔ１ｂは、ｍ面で構成されるノコギリ歯状のギザギザにエッチングされる。ノコギリ歯状となることでトレンチＴ１の側面Ｔ１ｂの面積が増え、半導体素子の電気的特性が向上する。ウェットエッチング溶液には、ＴＭＡＨ以外にも、ＮａＯＨ（水酸化ナトリウム）、ＫＯＨ（水酸化カリウム）、Ｈ3 ＰＯ4 （リン酸）などを用いることができる。
【００３９】
次に、第２のｎ層１４０表面の所定位置をドライエッチングすることで、リセスＲ１を形成する（図３（ｃ）参照）。エッチングは、ｐ層１３０が露出するまで行う。エッチングガスは、トレンチＴ１の形成時と同様である。
【００４０】
ここで、リセスＲ１の平面パターンは、第２のｎ層１４０の正六角形と中心を同一として縮小した正六角形であって、第２のｎ層１４０の正六角形に対して３０°回転させた正六角形のパターンとする。
【００４１】
なお、実施例１では、トレンチＴ１の形成後にリセスＲ１を形成しているが、先にリセスＲ１を形成後にトレンチＴ１を形成してもよい。
【００４２】
また、リセスＲ１の形成後、リセスＲ１の側面をＴＭＡＨ水溶液によりウェットエッチングしてもよい。リセスＲ１の正六角形のパターンをより高精度に形成することができる。この時のウェットエッチング溶液は、トレンチＴ１の側面Ｔ１ｂのウェットエッチング時と同様である。
【００４３】
次に、窒素雰囲気で加熱することにより、ｐ層１３０のｐ型化を行う。リセスＲ１の底面により露出したｐ層１３０から効率的に水素が抜け出すため、効率的にｐ層１３０中のＭｇの活性化を行うことができる。なお、トレンチＴ１の側面Ｔ１ｂからは水素はほとんど抜けない。
【００４４】
この熱処理において、ｐ層１３０中の水素は、リセスＲ１に近い領域ほど抜けやすく、遠い領域ほど抜けにくい。一方で上記のようにトレンチＴ１の側面Ｔ１ｂからは水素が抜けない。よって、リセスＲ１のパターンに応じてｐ層１３０の水素濃度に分布が生じる。
【００４５】
リセスＲ１の正六角形のパターンを第２のｎ層１４０の正六角形のパターンに対して回転させていない従来のパターンの場合、トレンチＴ１の角部Ｔ１ｄからリセスＲ１までの最短距離ａと、トレンチＴ１の辺Ｔ１ｅからリセスＲ１までの最短距離ｂとの差ａ−ｂが小さい。そのため、ｐ層１３０のうちトレンチの角部Ｔ１ｄ近傍とトレンチＴ１の各辺中央近傍とでは、水素が抜ける量に大きな差がなく、Ｍｇ活性化率にも大きな差がない。その結果、従来のリセスＲ１のパターンでは、ｐ層１３０のトレンチＴ１の側面Ｔ１ｂ近傍の領域では、Ｍｇ活性化率がおよそ一定である。
【００４６】
一方、リセスＲ１の正六角形のパターンを第２のｎ層１４０の正六角形のパターンに対して３０°回転させた実施例１では、トレンチＴ１の角部Ｔ１ｄからリセスＲ１までの最短距離ａと、トレンチＴ１の辺Ｔ１ｅからリセスＲ１までの最短距離ｂとの差ａ−ｂが、従来のパターンに比べて大きくなっている。そのため、ｐ層１３０のうちトレンチの角部Ｔ１ｄ近傍とトレンチＴ１の各辺中央近傍とでは、水素が抜ける量に差が生じ、Ｍｇ活性化率にも差が生じる。その結果、実施例１のリセスＲ１のパターンでは、ｐ層１３０のトレンチＴ１の側面Ｔ１ｂ近傍の領域のうち、トレンチＴ１の角部Ｔ１ｄ近傍では、他の領域に比べてＭｇ活性化率が低くなっている。
【００４７】
次に、トレンチＴ１の底面Ｔ１ａ、側面Ｔ１ｂ、および第２のｎ層１４０表面であってトレンチＴ１の近傍領域に、ＡＬＤ法によってゲート絶縁膜Ｆ１を形成する（図３（ｄ）参照）。
【００４８】
次に、リフトオフ法を用いてゲート電極Ｇ１、ボディ電極Ｂ１、ソース電極Ｓ１を順に形成し、さらに基板１１０裏面にリフトオフ法を用いてドレイン電極Ｄ１を形成する。なお、電極の形成順はこの順に限らず、任意の順でよい。以上によって、図１に示す実施例１の半導体素子が製造される。
【００４９】
（変形例）
実施例１では、トレンチＴ１により区画される単位セルのパターンを正六角形とし、半導体層を正六角形のパターンに区画し、単位セルをハニカム状に配列したパターンとしているが、これに限るものではない。たとえば、正方形などの形状を三角格子状や正方格子状に配列したパターンとしてもよい。リセスＲ１の平面パターンは、半導体層（第２のｎ層１４０）の平面パターンに内包される正多角形であって、正多角形の各辺は、半導体層の平面パターンの各辺に対して非平行であり、ａ＞ｂとなるパターンであれば任意である。
【００５０】
トレンチＴ１によって半導体層を正多角形に区画する場合、リセスＲ１のパターンは、その正多角形を中心を同一にして縮小して回転させたパターンとすることが好ましい。図４に一例を示す。図４は、半導体層（第２のｎ層１４０）を正方形として単位セルを正方格子状に配列したパターンとし、リセスＲ１をその正方形を中心を同一にして縮小したパターンである。この場合、半導体層（第２のｎ層１４０）を正方形に対してリセスＲ１の正方形を４５°回転させることで、ａ−ｂが最大となるようにすることが好ましい（図４参照）。
【００５１】
また、トレンチＴ１により区画される単位セルのパターンを長尺な長方形や六角形とし、単位セルをストライプ状に配列したパターンとしてもよい。この場合、複数の正多角形のパターンのリセスＲ１を長尺方向に所定間隔で配列してもよい。図５に一例を示す。図５は、半導体層を長尺な六角形のパターンとし、その六角形内に正六角形のパターンのリセスＲ１を複数長尺方向に配列したパターンである。長尺な六角形は、正六角形の各辺のうち平行な２辺を延ばしたものである。また、リセスＲ１の正六角形は、その各辺が半導体層の長尺な六角形の各辺に対して３０°を成している。
【産業上の利用可能性】
【００５２】
本発明は、ＦＥＴなどの半導体デバイスに適用することができる。
【符号の説明】
【００５３】
１１０：基板
１２０：第１のｎ層
１３０：ｐ層
１４０：第２のｎ層
Ｆ１：ゲート絶縁膜
Ｇ１：ゲート電極
Ｓ１：ソース電極
Ｂ１：ボディ電極
Ｄ１：ドレイン電極
Ｔ１：トレンチ
Ｒ１：リセス
【図１】
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【図２】
2020150085.tif 000004
【図３】
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【図４】
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【図５】
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