(57)【要約】【課題】動作信頼性を向上させることができる半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、基板１００と、基板１００の上方においてＺ方向に積層された複数の導電層３１と、複数の導電層３１内をＺ方向に延伸するコア絶縁層４２Ａ、４２Ｂと、コア絶縁層４２Ａ、４２Ｂと複数の導電層３１との間に配置される半導体層４１と、半導体層４１と複数の導電層３１との間に配置される電荷蓄積層４０Ｂとを備える。コア絶縁層４２Ａ、４２Ｂは、基板１００側に配置され、ポリシラザンを含むコア絶縁層４２Ａと、コア絶縁層４２Ａの基板１００とは反対の側に配置されるコア絶縁層４２Ｂとを有する。【選択図】図６
2020150234.tif 000002
【特許請求の範囲】
【請求項１】
基礎層と、
前記基礎層の上方において第１方向に積層された複数の導電層と、
前記複数の導電層内を前記第１方向に延伸する絶縁層と、
前記絶縁層と前記複数の導電層との間に配置される半導体層と、
前記半導体層と前記複数の導電層との間に配置される電荷蓄積層と、
を備え、
前記絶縁層は、
前記基礎層側に配置され、ポリシラザンを含む第１絶縁層と、
前記第１絶縁層の前記基礎層とは反対の側に配置される第２絶縁層と、
を具備する半導体記憶装置。
【請求項２】
前記第１絶縁層は、前記複数の導電層のうち最下層の導電層より上の位置まで設けられている請求項１に記載の半導体記憶装置。
【請求項３】
前記電荷蓄積層の下端は、前記第１方向において前記複数の導電層のうち最下層の導電層と前記基礎層との間の位置にある請求項１または２に記載の半導体記憶装置。
【請求項４】
前記第１絶縁層の上面は、前記電荷蓄積層の下端より上に位置する請求項３に記載の半導体記憶装置。
【請求項５】
前記第２絶縁層はエアギャップを有する請求項１乃至４のいずれかに記載の半導体記憶装置。
【請求項６】
前記第２絶縁層の前記エアギャップの下端は、前記第１方向において前記電荷蓄積層の下端より上に位置する請求項５に記載の半導体記憶装置。
【請求項７】
前記第１絶縁層は、窒素（Ｎ）を含む請求項１乃至６のいずれかに記載の半導体記憶装置。
【請求項８】
前記複数の導電層と前記半導体層との交差部は、メモリセルトランジスタとして機能する請求項１乃至７のいずれかに記載の半導体記憶装置。
【請求項９】
前記導電層は、前記メモリセルトランジスタのゲート及び前記ゲートに接続されたワード線として機能する請求項８に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
メモリセルが三次元に配列された半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−１７５３４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
動作信頼性を向上させることができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、基礎層と、前記基礎層の上方において第１方向に積層された複数の導電層と、前記複数の導電層内を前記第１方向に延伸する絶縁層と、前記絶縁層と前記複数の導電層との間に配置される半導体層と、前記半導体層と前記複数の導電層との間に配置される電荷蓄積層とを備え、前記絶縁層は、前記基礎層側に配置され、ポリシラザンを含む第１絶縁層と、前記第１絶縁層の前記基礎層とは反対の側に配置される第２絶縁層とを有する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態にかかわる半導体記憶装置のブロック図である。
【図２】図２は、第１実施形態にかかわる半導体記憶装置のブロックに対応する回路図である。
【図３】図３は、第１実施形態にかかわる半導体記憶装置のメモリセルアレイを模式的にみた斜視図である。
【図４】図４は、第１実施形態にかかわる半導体記憶装置のメモリセルアレイのレイアウトを上方からみた平面図である。
【図５】図５は、図４におけるＡ１−Ａ２線に沿った断面図である。
【図６】図６は、第１実施形態にかかる半導体記憶装置のメモリピラー部分の断面図である。
【図７】図７は、第１実施形態の半導体記憶装置の各製造工程におけるＡ１−Ａ２線に沿った構造の断面図である。
【図８】図８は、第１実施形態の半導体記憶装置の各製造工程におけるＡ１−Ａ２線に沿った構造の断面図である。
【図９】図９は、第１実施形態の半導体記憶装置の各製造工程におけるＡ１−Ａ２線に沿った構造の断面図である。
【図１０】図１０は、第１実施形態の半導体記憶装置の各製造工程におけるメモリピラー形成領域の断面図である。
【図１１】図１１は、第１実施形態の半導体記憶装置の各製造工程におけるメモリピラー形成領域の断面図である。
【図１２】図１２は、第１実施形態の半導体記憶装置の各製造工程におけるメモリピラー形成領域の断面図である。
【図１３】図１３は、第１実施形態の半導体記憶装置の各製造工程におけるメモリピラー形成領域の断面図である。
【図１４】図１４は、第１実施形態の半導体記憶装置の各製造工程におけるメモリピラー形成領域の断面図である。
【図１５】図１５は、第１実施形態の半導体記憶装置の各製造工程におけるメモリピラー形成領域の断面図である。
【図１６】図１６は、第２実施形態にかかる半導体記憶装置のメモリピラーの断面図である。
【図１７】図１７は、第２実施形態の半導体記憶装置の各製造工程におけるＡ１−Ａ２線に沿った構造の断面図である。
【図１８】図１８は、第２実施形態の半導体記憶装置の各製造工程におけるメモリピラー形成領域の断面図である。
【図１９】図１９は、第２実施形態の半導体記憶装置の各製造工程におけるメモリピラー形成領域の断面図である。
【図２０】図２０は、第２実施形態の半導体記憶装置の各製造工程におけるメモリピラー形成領域の断面図である。
【図２１】図２１は、第２実施形態の半導体記憶装置の各製造工程におけるメモリピラー形成領域の断面図である。
【図２２】図２２は、第２実施形態の半導体記憶装置の各製造工程におけるメモリピラー形成領域の断面図である。
【図２３】図２３は、第２実施形態の半導体記憶装置の各製造工程におけるメモリピラー形成領域の断面図である。
【図２４】図２４は、第２実施形態の半導体記憶装置の各製造工程におけるメモリピラー形成領域の断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。
【０００８】
各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。各機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。ここでは、不揮発性半導体記憶装置として、メモリセルトランジスタが半導体基板の上方に積層された三次元積層型のＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００９】
１．第１実施形態
以下に、第１実施形態の半導体記憶装置について説明する。
【００１０】
１．１  半導体記憶装置の回路ブロック構成
先ず、図１を用いて、第１実施形態の半導体記憶装置の回路ブロック構成について説明する。図１は、第１実施形態の半導体記憶装置の回路構成を示すブロック図である。半導体記憶装置１０は、メモリセルアレイ１１、ロウデコーダ１２、ドライバ１３、センスアンプ１４、アドレスレジスタ１５、コマンドレジスタ１６、及びシーケンサ１７を備える。また例えば、半導体記憶装置１０には、外部にＮＡＮＤバスを介してコントローラ２０が接続される。コントローラ２０は、半導体記憶装置１０にアクセスし、半導体記憶装置１０を制御する。
【００１１】
１．１．１  各ブロックの構成
メモリセルアレイ１１は、ロウ及びカラムに対応付けられた複数の不揮発性メモリセルを含む複数のブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…ＢＬＫｎ（ｎは０以上の整数）を備える。以下の説明において、「ブロックＢＬＫ」は、便宜的に、ブロックＢＬＫ０〜ＢＬＫｎの各々、もしくは特定のブロックＢＬＫを指して説明する場合がある。メモリセルアレイ１１は、コントローラ２０から与えられたデータを記憶する。メモリセルアレイ１１及びブロックＢＬＫの詳細については後述する。
【００１２】
ロウデコーダ１２は、ブロックＢＬＫのいずれかを選択し、更に選択したブロックＢＬＫにおけるワード線を選択する。ロウデコーダ１２の詳細については後述する。
【００１３】
ドライバ１３は、選択されたブロックＢＬＫに対して、ロウデコーダ１２を介して電圧を供給する。
【００１４】
センスアンプ１４は、データの読み出し時には、メモリセルアレイ１１から読み出されたデータＤＡＴをセンスし、必要な演算を行う。そして、このデータＤＡＴをコントローラ２０に出力する。センスアンプ１４は、データの書き込み時には、コントローラ２０から受信した書き込みデータＤＡＴを、メモリセルアレイ１１に転送する。
【００１５】
アドレスレジスタ１５は、コントローラ２０から受信したアドレスＡＤＤを保持する。アドレスＡＤＤは、動作対象のブロックＢＬＫを指定するブロックアドレス、及び指定されたブロック内の動作対象のワード線を指示するページアドレスを含む。コマンドレジスタ１６は、コントローラ２０から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１７に書き込み動作を命ずる書き込みコマンド、及び読み出し動作を命ずる読み出しコマンドなどを含む。
【００１６】
シーケンサ１７は、コマンドレジスタ１６に保持されたコマンドＣＭＤに基づいて、半導体記憶装置１０の動作を制御する。具体的には、シーケンサ１７は、コマンドレジスタ１６に保持された書き込みコマンドに基づいて、ロウデコーダ１２、ドライバ１３、及びセンスアンプ１４を制御して、アドレスＡＤＤにて指定された複数のメモリセルトランジスタに書き込みを行う。シーケンサ１７は、またコマンドレジスタ１６に保持された読み出しコマンドに基づいて、ロウデコーダ１２、ドライバ１３、及びセンスアンプ１４を制御して、アドレスＡＤＤにて指定された複数のメモリセルトランジスタから読み出しを行う。
【００１７】
半導体記憶装置１０には、前述したように、ＮＡＮＤバスを介してコントローラ２０が接続される。ＮＡＮＤバスは、ＮＡＮＤインターフェースに従った信号の送受信を行う。具体的には、ＮＡＮＤバスは、例えばチップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、入出力信号Ｉ／Ｏ、及びレディ／ビジー信号Ｒ／Ｂｎを通信するバスを含む。入出力信号Ｉ／Ｏは８ビットのバス幅で伝送される。入出力信号Ｉ／Ｏは、コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＡＴ等を通信する。
【００１８】
１．１．２  メモリセルアレイ１１の回路構成
前述したように、メモリセルアレイ１１は、ブロックＢＬＫ０〜ＢＬＫｎを備える。ブロックＢＬＫ０〜ＢＬＫｎの各々は、同じ構成を有する。以下に、１つのブロックＢＬＫの回路構成を説明する。
【００１９】
図２は、メモリセルアレイ１１が有するブロックＢＬＫの回路図である。図示するように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含む。以降、ストリングユニットＳＵと記した場合、ストリングユニットＳＵ０〜ＳＵ３の各々を示すものとする。ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。
【００２０】
ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ０〜ＭＴ７及びセレクトトランジスタＳＴ１、ＳＴ２を含む。以降、メモリセルトランジスタＭＴと記した場合、メモリセルトランジスタＭＴ０〜ＭＴ７の各々を示すものとする。メモリセルトランジスタ（以下、メモリセルとも記す）ＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。メモリセルトランジスタＭＴは、セレクトトランジスタＳＴ１のソースとセレクトトランジスタＳＴ２のドレインとの間に直列接続されている。
【００２１】
ストリングユニットＳＵ０〜ＳＵ３の各々におけるセレクトトランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０〜ＳＧＤ３に接続される。これに対して、ストリングユニットＳＵ０〜ＳＵ３の各々におけるセレクトトランジスタＳＴ２のゲートは、例えば１つのセレクトゲート線ＳＧＳに接続される。セレクトトランジスタＳＴ２のゲートは、ストリングユニット毎に異なるセレクトゲート線ＳＧＳ０〜ＳＧＳ３に接続されてもよい。また、ブロックＢＬＫ内のストリングユニットＳＵ０〜ＳＵ３にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に接続される。
【００２２】
また、メモリセルアレイ１１は、複数のブロックＢＬＫ０〜ＢＬＫｎ間でビット線ＢＬ０〜ＢＬ（Ｌ−１）を共有する。但し、Ｌは２以上の自然数である。ブロックＢＬＫ内の複数のストリングユニットＳＵ０〜ＳＵ３において、各ビット線ＢＬは、同一列にあるＮＡＮＤストリングＮＳのセレクトトランジスタＳＴ１のドレインに共通に接続される。すなわち、各ビット線ＢＬは、同一列の複数のストリングユニットＳＵ０〜ＳＵ３間でＮＡＮＤストリングＮＳを共通に接続する。更に、複数のセレクトトランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。つまり、ストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリングＮＳを複数含む。
【００２３】
また、ブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵを含む。
【００２４】
ストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴは、セルユニットＣＵと称される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて記憶容量が変化する。例えば、セルユニットＣＵは、各メモリセルトランジスタＭＴが１ビットデータを記憶する場合に１ページデータを記憶し、２ビットデータを記憶する場合に２ページデータを、３ビットデータを記憶する場合に３ページデータをそれぞれ記憶する。
【００２５】
なお、メモリセルアレイ１１の構成は、上記の構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵは、任意の個数に設定可能である。各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ、及び選択ゲートトランジスタＳＴ１及びＳＴ２の各々も、任意の個数に設定可能である。
【００２６】
メモリセルアレイ１１の構成については、例えば、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月19日に出願された米国特許出願12/407,403号に記載されている。また、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月18日に出願された米国特許出願12/406,524号、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME”という2010年3月25日に出願された米国特許出願12/679,991号、及び“SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME”という2009年3月23日に出願された米国特許出願12/532,030号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００２７】
１．２  半導体記憶装置の構造
次に、第１実施形態の半導体記憶装置の構造について説明する。
【００２８】
１．２．１  半導体記憶装置のレイアウト構造
図３は、第１実施形態の半導体記憶装置１０におけるメモリセルアレイ１１の一部の構造を示す鳥瞰図である。図３において、相互に直交（または交差）し、半導体基板１００面に平行な２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向（ＸＹ面）に対して直交（または交差）する方向をＺ方向とする。
【００２９】
図３に示すように、半導体記憶装置１０は、３次元構造のメモリセルアレイ１１を有する。メモリセルアレイ１１は、半導体基板１００の上方に設けられた積層体（または構造体）３０、複数のメモリピラーＭＰ、及び複数の導電層（配線）３５を含む。
【００３０】
各積層体３０は、１つのブロックＢＬＫまたは１つのストリングユニットＳＵに対応する。積層体３０は、セレクトトランジスタＳＴ２、複数のメモリセルトランジスタＭＴ、及びセレクトトランジスタＳＴ１を含む。
【００３１】
具体的には、積層体３０は、複数の導電層３１と複数の絶縁層３２とを含む。導電層３１と絶縁層３２は、半導体基板１００の上方に、Ｚ方向に交互に積層されている。Ｚ方向は、基板１００の表面に対してほぼ直交する。
【００３２】
複数のメモリピラーＭＰは、例えばＸＹ平面のＹ方向に千鳥状に配列される。各メモリピラーＭＰは、ＮＡＮＤストリングＮＳに対応する。なお、複数のメモリピラーＭＰは、ＸＹ平面に正方格子状に配列されてもよい。
【００３３】
複数のメモリピラーＭＰは、積層体３０内をＺ方向に延伸するように、積層体３０内に設けられる。各メモリピラーＭＰは、ほぼ円柱状の構造を有する。
【００３４】
積層体３０の上方には、複数の導電層３５が設けられる。複数の導電層３５は、複数のビット線ＢＬとして機能する。複数のビット線ＢＬは、Ｘ方向に配列され、Ｙ方向に延伸する。ビット線ＢＬは、金属層であり、例えばタングステン（Ｗ）を含む。
【００３５】
各メモリピラーＭＰの上端部は、コンタクトプラグＣＰ及びビアプラグＶ１を介してビット線ＢＬに接続される。複数のメモリピラーＭＰは、共通の１本のビット線ＢＬに接続される。その共通のビット線ＢＬに接続された複数のメモリピラーＭＰは、例えば、互い異なる積層体３０から１つずつ選択される。
【００３６】
なお、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向（長手方向）に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応する。また、以下の断面図において、第１実施形態の半導体記憶装置に含まれる絶縁層（層間絶縁膜）、配線、及びコンタクト等の構成要素は、適宜省略されている。
【００３７】
図４は、第１実施形態の半導体記憶装置におけるメモリセルアレイ１１の平面レイアウトの一例を示す図である。図４では、Ｙ方向に配列された複数のブロックＢＬＫのうち任意の１つのブロックＢＬＫに対応する構成が抽出されている。
【００３８】
図４に示すように、例えば、複数の積層体３０が基板上に設けられる。複数の積層体３０は、ブロックＢＬＫのストリングユニットＳＵ０〜ＳＵ３のそれぞれに対応する。複数の積層体３０は、Ｙ方向に配列されている。各積層体３０は、Ｘ方向に延伸する。
【００３９】
ストリングユニットＳＵ０〜ＳＵ３は、スリットＳＬＴによって互いに分離される。Ｙ方向に隣り合うストリングユニットＳＵ０〜ＳＵ３間に、Ｘ方向に延伸するスリットＳＬＴが設けられる。Ｘ方向に延伸した２つのスリットＳＬＴは、Ｙ方向に隣り合う。
【００４０】
本例において、Ｙ方向に隣り合う２つのスリットＳＬＴ間の積層体３０が、１つのストリングユニットＳＵに対応している。なお、スリットＳＬＴに囲まれた各領域に、複数のストリングユニットＳＵが設けられてもよい。
【００４１】
なお、図４に示したメモリピラーＭＰは模式的に示したものであり、メモリピラーＭＰの個数は、図示された個数に限定されない。
【００４２】
１．２．２  半導体記憶装置の断面構造
次に、図５を用いて、第１実施形態の半導体記憶装置１０におけるメモリセルアレイ１１の断面構造について説明する。図５は、図４におけるＡ１−Ａ２線に沿った断面図であり、メモリセルアレイ１１の断面構造を示す。
【００４３】
図５に示すように、半導体基板１００の上方に積層体３０が設けられる。基板１００上の積層体３０内には、Ｚ方向に延伸するメモリピラーＭＰが設けられる。
【００４４】
基板１００は、半導体層１０１と、半導体層１０２とを含む。半導体層１０１は、例えば、シリコン単結晶層（シリコン単結晶バルク基板）でもよいし、エピタキシャル成長によって形成されたシリコン層でもよい。半導体層１０２は、半導体層１０１上に設けられる。半導体層１０２は、例えば、エピタキシャル成長によって形成されたシリコン層、あるいは多結晶シリコン層（ポリシリコン層）である。半導体層１０２は、例えばソース線ＳＬとして機能する。
【００４５】
半導体層１０２の上方には、複数の絶縁層３２と、複数の導電層３１とがＺ方向に交互に積層された積層体３０が設けられる。すなわち、積層体３０は、交互に積層された複数の絶縁層３２と複数の導電層３１とを含む。複数の導電層３１は、ＸＹ面（または半導体基板１００面）に平行なプレート形状を有する。各導電層３１は、例えば、タングステン（Ｗ）あるいは多結晶シリコンを含む。
【００４６】
各絶縁層３２は、Ｚ方向に積層された導電層３１間に設けられる。これにより、Ｚ方向に積層された導電層３１は、絶縁層３２によって分離される。絶縁層３２は、例えば、酸化シリコンを含む。
【００４７】
積層体３０上には、絶縁層３３が設けられる。絶縁層３３は、例えば、酸化シリコンを含む。
【００４８】
積層体３０の複数の導電層３１のうち少なくとも最上層（絶縁層３３側）の導電層３１とメモリピラーＭＰとが交差する部分が、ドレイン側セレクトトランジスタＳＴ１として機能する。なお、最上層側の１〜４つの導電層３１とメモリピラーＭＰとが交差する部分が、ドレイン側セレクトトランジスタＳＴ１として機能してもよい。セレクトトランジスタＳＴ１に対応する１以上の導電層３１は、ドレイン側セレクトゲート線ＳＧＤとして機能する。
【００４９】
積層体３０の複数の導電層３１のうち少なくとも最下層（基板１００側）の導電層３１とメモリピラーＭＰとが交差する部分が、ソース側セレクトトランジスタＳＴ２として機能する。なお、最下層側の１〜４つの導電層３１とメモリピラーＭＰとが交差する部分が、ソース側セレクトトランジスタＳＴ２として機能してもよい。セレクトトランジスタＳＴ２に対応する１以上の導電層３１は、ソース側セレクトゲート線ＳＧＳとして機能する。
【００５０】
セレクトゲート線ＳＧＤとセレクトゲート線ＳＧＳとの間に配置された導電層３１の各々、すなわち、セレクトゲート線ＳＧＤ，ＳＧＳとしての導電層３１を除く、導電層３１の各々は、ワード線ＷＬとして機能する。ワード線ＷＬとしての導電層３１とメモリピラーＭＰとが交差する部分が、メモリセルトランジスタＭＴとして機能する。なお、ワード線ＷＬとしての導電層３１のうち１以上が、ダミーワード線として用いられてもよい。
【００５１】
前述したように、複数の絶縁層３２及び複数の導電層３１を含む積層体３０、及び絶縁層３３には、柱状体の複数のメモリピラーＭＰが設けられる。各メモリピラーＭＰは、絶縁層３３、絶縁層３２、及び導電層３１をＺ方向（積層方向）に貫くように延伸し、絶縁層３３の上面から半導体基板１００に達する。すなわち、メモリピラーＭＰは、絶縁層３３上面から、セレクトゲート線ＳＧＤ、複数のワード線ＷＬ、及びセレクトゲート線ＳＧＳを通り、ソース線ＳＬに接続される。
【００５２】
１．２．２．１  メモリピラーＭＰの構造
次に、メモリピラーＭＰ（ＮＡＮＤストリングＮＳ）の構造について説明する。
【００５３】
メモリピラーＭＰの一端は、図３に示したように、コンタクトプラグＣＰ及びビアプラグＶ１を介して導電層３５（例えば、ビット線ＢＬ）に接続される。メモリピラーＭＰの他端は、半導体基板１００（例えば、ソース線ＳＬ）に接続される。以降において、メモリピラーＭＰのうちＮＡＮＤストリングＮＳのビット線側を、メモリピラーＭＰの上部と称する。メモリピラーＭＰのうちＮＡＮＤストリングＮＳのソース線側を、メモリピラーＭＰの下部（または底部）と称する。
【００５４】
図５に示すように、メモリピラーＭＰは、例えば、導電層３１及び絶縁層３２の側面側から順に設けられたメモリ層４０、半導体層４１、及びコア絶縁層４２Ａ、コア絶縁層４２Ａ上のコア絶縁層４２Ｂ、及びコア絶縁層４２Ｂ上のキャップ層４３を含む。コア絶縁層４２Ａは、メモリピラーＭＰの下部または底部に設けられる。コア絶縁層４２Ｂは、コア絶縁層４２Ａ上に設けられる。コア絶縁層４２Ｂは、その内部にエアギャップ４４を有する。エアギャップ４４は、コア絶縁層４２Ｂに囲まれた空気層、空間あるいは空洞である。
【００５５】
以下に、図６を用いて、メモリピラーＭＰの詳細な構造について説明する。図６は、第１実施形態におけるメモリピラーＭＰの構造を示す断面図である。
【００５６】
半導体層１０２上には、積層体３０が設けられ、積層体３０上には絶縁層３３が設けられる。絶縁層３２と半導体層１０２との間には、絶縁層３２Ａが設けられる。絶縁層３２Ａは、例えば、酸化シリコンを含む。積層体３０は、複数のメモリピラーＭＰを設けるための、複数のホール（貫通孔）を有する。以降において、メモリピラーＭＰが設けられるホールを、メモリホールＭＨと称する。
【００５７】
各メモリホールＭＨには、メモリ層４０、半導体層４１、コア絶縁層４２Ａ，４２Ｂ、及びキャップ層４３を含むメモリピラーＭＰが設けられる。
【００５８】
メモリ層４０は、積層体３０の側面、すなわちメモリホールＭＨの内壁に沿ってＺ方向に延伸している。メモリ層４０は、ブロック絶縁層４０Ａ、電荷蓄積層４０Ｂ、及びトンネル絶縁層４０Ｃを有する。具体的には、メモリピラーＭＰを形成するためのメモリホールＭＨの内壁に、ブロック絶縁層４０Ａが設けられる。ブロック絶縁層４０Ａの内壁に、電荷蓄積層４０Ｂが設けられる。さらに、電荷蓄積層４０Ｂの内壁に、トンネル絶縁層４０Ｃが設けられる。
【００５９】
半導体層４１は、例えば筒状の構造を有し、半導体層１０２上に設けられ、メモリ層４０の側面に沿ってＺ方向に延伸している。すなわち、半導体層１０２上及びトンネル絶縁層４０Ｃの内壁に、半導体層４１が設けられる。
【００６０】
半導体層１０２Ａは、半導体層４１と半導体層１０２との間に設けられる。半導体層１０２Ａは、半導体層４１に直接接触している。半導体層１０２Ａは、例えば、結晶性のシリコン層である。半導体層１０２Ａは、エピタキシャル成長により半導体層１０２を下地に用いて形成され、半導体層１０２に連続している。半導体層１０２Ａの上端は、最下層の絶縁層３２の側面上に配置されている。例えば、Ｚ方向において、半導体層１０２Ａの下端は、半導体層１０２と絶縁層３２Ａとの境界領域より基板１００の底部側に位置している。
【００６１】
ブロック絶縁層４０Ａは、Ｚ方向に延伸し、半導体層１０２Ａとの境界部分にてＸＹ面に沿って曲がっている。すなわち、ブロック絶縁層４０Ａは、ＹＺ面（あるいはＺ方向）に沿った断面において、Ｚ方向に沿って延伸した部分と、ＸＹ面に沿って延伸した部分とを含むＬ字型を有する。同様に、電荷蓄積層４０Ｂは、Ｚ方向に延伸し、半導体層１０２Ａとの境界近傍部分にてＸＹ面に沿って曲がっている。すなわち、電荷蓄積層４０Ｂは、ＹＺ面（あるいはＺ方向）に沿った断面において、Ｚ方向に沿って延伸した部分と、ＸＹ面に沿って延伸した部分とを含むＬ字型を有する。
【００６２】
半導体層４１の内壁に、コア絶縁層４２Ａ，４２Ｂが設けられる。具体的には、コア絶縁層４２Ａは、半導体層４１内壁の底面上及び側面上に設けられる。コア絶縁層４２Ａは、エアギャップを有することなく、半導体層４１内壁の底面及び側面に挟まれた領域に埋め込まれる。
【００６３】
例えば、コア絶縁層４２Ａは、半導体層４１内壁の底面（あるいはメモリピラーＭＰの底面）から、ブロック絶縁層４０Ａあるいは電荷蓄積層４０ＢがＸＹ面に沿って曲がった部分より高い（または、上の）位置まで設けられる。コア絶縁層４２Ａの上面は、またセレクトゲート線ＳＧＳあるいは最下層のワード線ＷＬに対応する導電層３１より高い（または、上の）位置まで設けられてもよい。コア絶縁層４２Ａは、例えば、酸化シリコン、あるいはポリシラザンのいずれかを少なくとも含む。ポリシラザンは、シリコン（Ｓｉ）、窒素（Ｎ）、及び水素（Ｈ）を含む。
【００６４】
コア絶縁層４２Ｂは、コア絶縁層４２Ａ上の半導体層４１の側面上に設けられる。コア絶縁層４２Ｂは、半導体層４１の側面に沿ってＺ方向に延伸している。コア絶縁層４２Ｂは、例えば、酸化シリコンを含む。
【００６５】
例えば、メモリピラーＭＰ内に、エアギャップ４４が設けられる場合がある。すなわち、コア絶縁層４２Ｂは、その内部にエアギャップ４４を有する場合がある。エアギャップ４４は、コア絶縁層（例えば、酸化シリコン層）４２Ｂに囲まれた空気層、空間あるいは空洞である。エアギャップ４４の底は、ブロック絶縁層４０Ａあるいは電荷蓄積層４０ＢがＸＹ面に沿って曲がった部分より上に位置する。
【００６６】
さらに、コア絶縁層４２Ｂ上にキャップ層４３が設けられる。キャップ層４３は、メモリピラーＭＰの上端側において、コア絶縁層４２Ｂ上に設けられる。キャップ層４３は、例えばシリコン層または導電層を含む。
【００６７】
また、半導体層４１は、メモリセルトランジスタＭＴ、セレクトトランジスタＳＴ１，ＳＴ２のチャネル層として機能する。チャネル層は、各メモリセルトランジスタＭＴのデータ書き込み・消去とデータ読み出しを行う際にキャリアが流れる膜となるため、半導体層４１がメモリ膜４０に沿ってメモリピラーＭＰ内で所定の膜厚で均一に形成されることが構造上、重要である。
【００６８】
電荷蓄積層４０Ｂは、ブロック絶縁層４０Ａとトンネル絶縁層４０Ｃとの間に設けられる。電荷蓄積層４０Ｂは、データ書き込み時には高電位側の半導体層４１から供給された電荷を捕獲・保持する特性を持つ膜である。データ消去時には、電荷蓄積層４０Ｂは、保持している電荷を半導体層４１に放出する。電荷蓄積層４０Ｂは、例えば、窒化シリコンを含む。メモリセルトランジスタＭＴのしきい値電圧（オン電圧）は、電荷蓄積層４０Ｂ内の電荷量に応じて変化する。メモリセルトランジスタＭＴのしきい値電圧（メモリセルのオン／オフ）とデータとの関連付けに基づいて、半導体記憶装置１０のメモリセルトランジスタＭＴは、１ビット以上のデータを保持できる。
【００６９】
トンネル絶縁層４０Ｃは、半導体層４１と電荷蓄積層４０Ｂとの間に設けられる。トンネル絶縁層４０Ｃは、半導体層４１から電荷蓄積層４０Ｂに電荷が注入される際に、または電荷蓄積層４０Ｂに蓄積された電荷が半導体層４１へ拡散する際に電位障壁として機能する。トンネル絶縁層４０Ｃは、例えば、酸化シリコンを含む。
【００７０】
ブロック絶縁層４０Ａは、導電層３１と電荷蓄積層４０Ｂとの間に設けられる。ブロック絶縁層４０Ａは、電荷蓄積層４０Ｂに蓄積された電荷が導電層（ワード線ＷＬ）３１へ拡散するのを防止する。ブロック絶縁層４０Ａは、例えば、酸化シリコン及び窒化シリコンを含む。
【００７１】
１．３  半導体記憶装置の製造方法
次に、第１実施形態の半導体記憶装置の製造方法について説明する。図７〜図１５は、第１実施形態の半導体記憶装置の各製造工程における構造の断面図である。図７〜図９は、図３におけるＡ１−Ａ２線に沿った断面図である。図１０〜図１５は、Ａ１−Ａ２線に沿ったメモリピラーＭＰが形成されるべき領域の断面図である。
【００７２】
図７に示すように、先ず、基板１００上に、絶縁層３２と犠牲層３４とが交互に積層される。
【００７３】
具体的には、例えば、ＣＶＤ（Chemical Vapor Deposition）法により、絶縁層３２（及び絶縁層３２Ａ）が、基板１００の半導体層１０２上に形成される。続いて、例えば、ＣＶＤ法により、犠牲層３４が絶縁層３２上に形成される。さらに、絶縁層３２が、犠牲層３４上に形成される。このように、半導体層１０２上に、絶縁層３２及び犠牲層３４が交互に形成される。絶縁層３２及び犠牲層３４が交互に形成された積層体を、積層体３０Ａとする。絶縁層３２は、例えば、酸化シリコンを含む。犠牲層３４は、エッチング時において絶縁層３２に対して選択性を有する。犠牲層３４は、例えば、窒化シリコンなどの絶縁層を含む。これにより、積層体３０Ａが基板１００上に形成される。
【００７４】
ここでは、犠牲層３４と絶縁層３２との間のエッチング選択比が大きくなるように、犠牲層３４及び絶縁層３２の材料が選択されることが望ましい。前述したように、例えば、絶縁層３２の材料が酸化シリコンである場合、犠牲層３４の材料は、窒化シリコンあるいはシリコンゲルマニウムである。
【００７５】
次に、例えば、ＣＶＤ法により、絶縁層３３が最上層の犠牲層３４上に形成される。その後、例えば、ＣＭＰ（Chemical Mechanical Polishing）法により、絶縁層３３の上面が平坦化される。
【００７６】
積層体３０Ａ内の犠牲層３４の数は、ストリングユニット（または、ＮＡＮＤストリング）のワード線ＷＬの数及びセレクトゲート線ＳＧＤ，ＳＧＳの数に対応している。
【００７７】
なお、積層体３０Ａが形成される前に、半導体層１０１の領域内に、例えば、トランジスタ及び配線を含む回路（図示せず）が形成されてもよい。これらトランジスタ及び配線を含む回路は、半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）１０を動作させる周辺回路を構成する。
【００７８】
次に、図８に示すように、メモリピラーＭＰが形成される積層体３０Ａの領域に、複数のメモリホールＭＨがＺ方向に形成される。
【００７９】
具体的には、例えば、マスク層９０が絶縁層３３上に形成される。フォトリソグラフィ及びエッチングにより、開口部を有するマスク層９０を用いて、メモリピラーＭＰが形成されるべき積層体３０Ａの領域に複数のメモリホールＭＨが形成される。
【００８０】
メモリホールＭＨは、複数の絶縁層３２，３３及び複数の犠牲層３４を貫通する。メモリホールＭＨは、絶縁層３３から半導体層１０２に達する。メモリホールＭＨの形成には、例えば、ＲＩＥ（Reactive Ion Etching）のような異方性エッチングが用いられる。
【００８１】
メモリホールＭＨの形成の後、例えば、結晶層（図示せず）が、ＭＩＬＣ（Metal Induced lateral crystallization）法によって、半導体層１０２の表面（露出面）上に形成されてもよい。
【００８２】
次に、図９及び図１０に示すように、メモリホールＭＨ内の積層体３０Ａの側面（メモリホールＭＨの内壁）に、メモリ層４０及び半導体層４１が順に形成される。図１０は、図９に示すメモリホールＭＨを拡大した図である。
【００８３】
具体的には、図１０に示すように、メモリホールＭＨ内の半導体層１０２上に半導体層１０２Ａが形成される。続いて、例えば、ＣＶＤ法により、メモリホールＭＨ内の半導体層１０２Ａ上の積層体３０Ａの側面上に、ブロック絶縁層４０Ａ、電荷蓄積層４０Ｂ、及びトンネル絶縁層４０Ｃが順に形成される。これにより、メモリ層４０がメモリホールＭＨの内壁に形成される。
【００８４】
半導体層１０２Ａ上（メモリホールＭＨ底部）のメモリ層４０が除去された後、図１０に示すように、例えば、ＣＶＤ法により、メモリホールＭＨ内の半導体層１０２Ａ上及びトンネル絶縁層４０Ｃの側面上に半導体層４１が形成される。半導体層４１は、例えば、ポリシリコンを含む。
【００８５】
このとき、半導体層４１によってメモリホールＭＨ内が埋め込まれないように、半導体層４１の膜厚（例えば、半導体層４１の形成時間）が制御される。なお、メモリホールＭＨ底部のメモリ層４０の除去時において、メモリホールＭＨ側面のメモリ層４０が除去されない（または劣化しない）ように、メモリ層４０の除去の前に、保護層（例えば、シリコン層）がメモリホールＭＨ側面のメモリ層４０上に形成されてもよい。
【００８６】
次に、図１１に示すように、メモリホールＭＨ内の半導体層４１の底面上及び側面上に、コア絶縁層４２Ａが形成される。
【００８７】
具体的には、図１０に示した構造の基板１００を含むウェハ上に、例えば、ポリシラザンを溶かした溶液を滴下し、スピンコートにより、ウェハ上に溶液を塗布する。その後、ウェハに対して必要な熱処理を行う。これにより、図１１に示すように、メモリホールＭＨ内の半導体層４１の底面上及び側面上に、ＳＯＧ(Spin on Glass)層としてのコア絶縁層４２Ａが形成される。すなわち、ポリシラザンを含む溶液は、濡れ性が良く、メモリホールＭＨの底面上及び側面上に均一に流れ込む。これにより、コア絶縁層４２Ａは、メモリホールＭＨの底部に、エアギャップを有することなく埋め込まれる。なお、酸化シリコンを溶かした溶液をウェハ上に塗布し、ＳＯＧ層としてのコア絶縁層４２Ａを形成してもよいし、また、ＣＶＤ法等を用いてコア絶縁層４２Ａを形成してもよい。
【００８８】
次に、図１２に示すように、メモリホールＭＨ内のコア絶縁層４２Ａ上及びコア絶縁層４２Ａ上の半導体層４１の側面上に、コア絶縁層４２Ｂが形成される。
【００８９】
具体的には、例えば、ＣＶＤ法により、コア絶縁層４２Ｂが、メモリホールＭＨ内のコア絶縁層４２Ａ上、及びコア絶縁層４２Ａ上の半導体層４１の側面上に形成される。
【００９０】
このとき、コア絶縁層４２Ｂによって、メモリホールＭＨ内部が埋め込まれる前に、メモリホールＭＨの開口部が閉塞する場合がある。このような場合に、エアギャップ４４が、メモリホールＭＨ（メモリピラーＭＰ）内に形成される。これにより、メモリピラーＭＰは、コア絶縁層４２Ｂ内にエアギャップ４４を含む構造を有する。
【００９１】
次に、図１３〜図１５に示すように、メモリホールＭＨ内のコア絶縁層４２Ｂ上、及びコア絶縁層４２Ｂ上の半導体層４１の側面上に、キャップ層４３を形成する。
【００９２】
具体的には、図１３に示すように、例えば、エッチバックにより、メモリホールＨＭ上及び絶縁層３３上方のコア絶縁層４２Ｂを除去する。
【００９３】
次に、図１４に示すように、図１３に示した構造上に、すなわちコア絶縁層４２Ｂの一部が除去されたメモリホールＨＭ内に、ＣＶＤ法により導電層４３Ａを形成する。
【００９４】
次に、図１４に示した構造に対して、すなわち導電層４３Ａが形成されたメモリホールＭＨの上面に対して、例えば、ＣＭＰ法が行われる。これにより、図１５に示すように、メモリホールＭＨの上面を平坦化すると共に、コア絶縁層４２Ｂ上にキャップ層４３を形成する。以上の工程により、メモリピラーＭＰが形成される。
【００９５】
その後、例えば、犠牲層３４を導電層３１に置き換える工程、導電層３１及びメモリピラーＭＰに配線を接続する工程、コンタクトプラグ、ビアプラグ、配線、及び層間絶縁層等を形成する工程が行われる。
【００９６】
具体的には、例えば、スリット（図示せず）が、積層体３０Ａの端部及びストリングユニットの境界部分に形成される。続いて、犠牲層３４が、スリットを介したエッチングによって除去される。犠牲層３４が除去された絶縁層３２間のスペースに、導電層３１が形成される。これにより、ワード線ＷＬ及びセレクトゲート線ＳＧＤ，ＳＧＳが形成される。
【００９７】
この結果として、図６に示したように、ワード線ＷＬとしての導電層３１がメモリピラーＭＰの周囲に形成され、これによりメモリセルトランジスタＭＴが形成される。セレクトゲート線ＳＧＤとしての導電層３１がメモリピラーＭＰの周囲に形成され、セレクトトランジスタＳＴ１が形成される。セレクトゲート線ＳＧＳとしての導電層３１がメモリピラーＭＰの周囲に形成され、セレクトトランジスタＳＴ２が形成される。
【００９８】
導電層３１が形成された後、絶縁層（図示せず）が、スリット内に埋め込まれる。また、複数のコンタクトプラグ及びビアプラグが、メモリピラーＭＰ及び導電層３１に接続されるように形成される。さらに、コンタクトプラグあるいはビアプラグに接続される配線（例えば、ビット線ＢＬ）が、形成される。
【００９９】
以上の製造方法によって、第１実施形態の半導体記憶装置１０の製造が終了する。
【０１００】
１．４  第１実施形態の効果
第１実施形態によれば、動作信頼性を向上させることができる半導体記憶装置を提供可能である。
【０１０１】
以下に、比較例における、半導体記憶装置のメモリピラーＭＰが有する課題について説明する。比較例の、メモリピラーＭＰは、メモリホールＭＨを形成した後、メモリホールＭＨの側壁にメモリ層、半導体層、及びコア絶縁層を順に形成する。ここで、メモリ層を形成した後、続いて、ＣＶＤ法等によりコア絶縁層を堆積させると、メモリホールＭＨ内の空間がコア絶縁層で塞がれてしまい、メモリピラーＭＰ内部にギャップ（いわゆる、エアギャップ）が形成される場合がある。
【０１０２】
このエアギャップが、メモリピラーＭＰの内部、特にメモリピラーＭＰ下部に形成されるとその後に行われる酸化工程において、メモリ層の側壁に設けられたチャネル層としての半導体層が酸化され、半導体層が薄くなる場合がある。これにより、半導体層の抵抗値の上昇や半導体層の断線などが発生し、チャネル層として機能せず、半導体記憶装置の動作信頼性が失われるという懸念がある。
【０１０３】
これに対し、第１実施形態によれば、メモリピラーＭＰ下部の半導体層４１内部をコア絶縁層４２Ａで埋め込む、すなわち、メモリピラーＭＰ下部の半導体層４１の底面上及び側面上に、エアギャップ４４を有しないコア絶縁層４２Ａを設ける。これにより、第１実施形態では、コア絶縁層４２Ｂ形成後の酸化工程において、メモリ層４０とコア絶縁層４２Ａとの間に存在する半導体層４１が酸化されるのを抑制でき、半導体層が薄くなるのを低減することができる。これにより、メモリピラーＭＰの下部における半導体層４１の抵抗値上昇や断線を防ぐことができる。この結果、ＮＡＮＤストリングＮＳとソース線ＳＬとの間の接続不良や断線の発生を低減でき、動作信頼性を向上させることが可能である。
【０１０４】
２．第２実施形態
次に、第２実施形態の半導体記憶装置について説明する。第２実施形態では、第１実施形態と同様に、メモリピラーＭＰ下部の半導体層４１の薄膜化を防ぎ、さらに、メモリピラーＭＰ上部における半導体層４１の不均一性を改善する例である。
【０１０５】
第２実施形態における半導体記憶装置の回路ブロック構成、半導体記憶装置のレイアウト構造、及び半導体記憶装置の断面構造は、第１実施形態と同様である。以下に、主に第１実施形態と異なるメモリピラーＭＰの構造とその製造方法について説明する。
【０１０６】
２．１  メモリピラーＭＰの構造
次に、メモリピラーＭＰの詳細な構造について説明する。図１６は、第２実施形態におけるメモリピラーＭＰの構造を示す断面図である。
【０１０７】
半導体層１０２上に設けられる積層体３０、絶縁層３３、及びメモリピラーＭＰの構造は、第１実施形態と同様である。
【０１０８】
第２実施形態において、メモリピラーＭＰの上部側における半導体層（例えば、シリコン層）４１の部分（以下、上部シリコン層）４１０の膜厚Ｔ１は、メモリピラーＭＰの中部における半導体層４１の部分（以下、中部シリコン層）４１２の膜厚Ｔ２より厚い。メモリピラーＭＰの底部側における半導体層４１の部分（以下、下部シリコン層）４１４の膜厚Ｔ３は、中部シリコン層４１２の膜厚Ｔ２より薄い。例えば、基板１００の表面に対して垂直方向（Ｚ方向）において、メモリピラーＭＰの中部は、メモリピラーＭＰの寸法（高さ）Ｈのおおよそ２分の１の位置近傍の部分に対応する。
【０１０９】
上部シリコン層４１０の結晶性（晶質）の傾向は、上部シリコン層４１０の全体又はその大部分において、中部シリコン層４１２及び下部シリコン層４１４の結晶性の傾向に比較して、小さい粒径の結晶を含み得る。例えば、上部シリコン層４１０は、アモルファスシリコン層又は微結晶シリコン層である。微結晶とは、結晶粒径が２００ｎｍ以下の結晶、例えば、５０ｎｍ〜１００ｎｍ程度の結晶である。微結晶層は、２００ｎｍ以下の複数の結晶からなる層である。なお、上部シリコン層４１０内の一部分に、ポリシリコン層（ポリシリコン領域）が形成されていてもよい。この場合において、上部シリコン層４１０は、アモルファスシリコン領域（及び又は微結晶シリコン領域）とポリシリコン領域とを含む。
【０１１０】
半導体層４１のうち上部シリコン層４１０より下方の中部シリコン層４１２及び下部シリコン層４１４は、例えば、ポリシリコン層である。
【０１１１】
上部シリコン層４１０は、ボロン（Ｂ）、炭素（Ｃ）、ゲルマニウム（Ｇｅ）、フッ素（Ｆ）、アルゴン（Ａｒ）、キセノン（Ｘｅ）、及び、ＢＦ２に起因する分子などの中から選択された少なくとも１つの不純物を含む。これらの不純物は、ポリシリコン層をアモルファスシリコン層へ変えるためのイオン注入に用いられるイオン種である。
【０１１２】
上部シリコン層４１０内における選択された不純物濃度は、中部シリコン層４１２及び下部シリコン層４１４内における選択された不純物濃度より高い。ただし、上部シリコン層４１０の不純物濃度が、中部シリコン層４１２及び下部シリコン層４１４の不純物濃度と実質的に同じ場合もある。なお、上部シリコン層４１０がボロンを含む場合、上部シリコン層４１０は、ボロンに加えて、フッ素を含む場合もある。なお、アルゴン及びキセノンは、半導体層４１内から脱離し得る。
【０１１３】
半導体層４１の内壁に、コア絶縁層４２Ａ，４２Ｂが設けられる。具体的には、コア絶縁層４２Ａは、下部シリコン層４１４内壁の底面上及び側面上、及び中部シリコン層４１２内壁の側面上に設けられる。コア絶縁層４２Ａは、エアギャップを有することなく、下部シリコン層４１４内壁の底面及び側面に挟まれた領域に埋め込まれる。
【０１１４】
例えば、コア絶縁層４２Ａは、半導体層４１内壁の底面（あるいはメモリピラーＭＰの底面）から、ブロック絶縁層４０Ａあるいは電荷蓄積層４０ＢがＸＹ面に沿って曲がった部分より高い（または、上の）位置まで設けられる。コア絶縁層４２Ａの上面は、またセレクトゲート線ＳＧＳあるいは最下層のワード線ＷＬに対応する導電層３１より高い（または、上の）位置まで設けられてもよい。
【０１１５】
コア絶縁層４２Ｂは、コア絶縁層４２Ａ上の中部シリコン層４１２の側面上及び上部シリコン層４１０の側面上に設けられる。コア絶縁層４２Ｂは、中部シリコン層４１２及び上部シリコン層４１０の側面に沿ってＺ方向に延伸している。
【０１１６】
例えば、コア絶縁層４２Ｂは、その内部にエアギャップ４４を有する場合がある。エアギャップ４４は、コア絶縁層４２Ｂに囲まれた空気層、空間あるいは空洞である。エアギャップ４４の底は、ブロック絶縁層４０Ａあるいは電荷蓄積層４０ＢがＸＹ面に沿って曲がった部分より上に位置する。
【０１１７】
下部シリコン層４１４とコア絶縁層４２Ａとの境界面は、曲面を有する。言い換えると、下部シリコン層４１４とコア絶縁層４２Ａとの境界面は、Ｕ字型（あるいはＣ字型）の形状を有する。
【０１１８】
第２実施形態において、メモリピラーＭＰの上部側の半導体層４１（上部シリコン層４１０）がアモルファス状態である場合、アモルファス状態の上部シリコン層４１０の平坦性が、改善される。この結果として、コア絶縁層に対するエッチング時において、積層体３０Ａ／ＮＡＮＤストリングＮＳに発生する不良が抑制される。
【０１１９】
２．２  半導体記憶装置の製造方法
次に、第２実施形態の半導体記憶装置の製造方法について説明する。図１７〜図２４は、第２実施形態の半導体記憶装置の各製造工程における構造の断面図である。図１７は、図３におけるＡ１−Ａ２線に沿った断面図である。図１８〜図２４は、Ａ１−Ａ２線に沿ったメモリピラーＭＰが形成されるべき領域の断面図である。
【０１２０】
第１実施形態と同様に、図７に示すように、先ず、基板１００上に、絶縁層３２と犠牲層３４とが交互に積層される。次に、図８に示すように、メモリピラーＭＰが形成されるべき積層体３０Ａの領域に、メモリホールＭＨがＺ方向に形成される。次に、図９に示すように、メモリホールＭＨ内の積層体３０Ａの側面（メモリホールＭＨの内壁）に、メモリ層４０及び半導体層４１が順に形成される。
【０１２１】
次に、図１７及び図１８に示すように、積層体３０Ａの上部側の半導体層４１に対して、アモルファス化のための処理（以下、アモルファス化処理と称す）が施され、上部シリコン層４１０がアモルファス化される。
【０１２２】
具体的には、アモルファス化処理としてイオン注入（イオン照射）またはプラズマ処理が、半導体層４１の上部シリコン層（メモリホールの開口側の部分）に対して実行される。イオン注入によって、半導体層４１がアモルファス化される場合、例えば、ボロン、炭素、ゲルマニウム、アルゴン、キセノン、フッ素、及びＢＦ２などの中から選択される少なくとも１つが、アモルファス化のためのイオン注入のイオン種として、選択される。
【０１２３】
イオンが注入（添加）された半導体層４１Ａの部分は、イオン衝突による結晶粒の破壊、またはシリコン元素とイオン種を形成する元素との化学反応などによって、アモルファス化する。
【０１２４】
これによって、図１７及び図１８に示すように、アモルファス化処理として、イオンが注入された、あるいはプラズマに曝された半導体層４１Ａの部分４１０Ａは、多結晶状態からアモルファス状態に変化する。一方、イオンが注入されなかった、あるいはプラズマに曝されなかった半導体層４１Ａの部分４１２Ａは、多結晶状態を維持する。なお、アモルファス状態の部分（アモルファスシリコン層）４１０Ａ及び多結晶状態の部分（ポリシリコン層）４１２Ａは、連続した層である。
【０１２５】
なお、プラズマ処理によって、半導体層４１Ａの部分（アモルファスシリコン層）４１０Ａが形成された場合、例えば、プラズマ処理の後、上述のイオン種を用いたイオン注入（例えば、ボロン又は炭素のイオン注入）が、部分４１０Ａに対して実行される。
【０１２６】
次に、半導体層４１Ａの上部側の部分４１０Ａにアモルファス処理を行った後、図１９に示すように、半導体層４１Ａに対するスリミングが実行される。半導体層４１Ａのスリミングは、ＲＩＥ、ガスエッチング等のＣＤＥ（Chemical Dry Etching）、あるいはウェットエッチングによって実行される。これにより、半導体層４１の膜厚が薄くされる。
【０１２７】
具体的には、半導体層４１の上部シリコン層４１０は、比較的平坦な表面を有する。それゆえ、上部シリコン層４１０は、比較的均一にエッチングされる。
【０１２８】
次に、半導体層４１に対するスリミングの後、図２０に示すように、メモリホールＭＨ内の半導体層４１の底面上及び側面上に、コア絶縁層４２Ａが形成される。
【０１２９】
具体的には、第１実施形態と同様に、図１９に示した構造の基板１００を含むウェハ上に、例えば、ポリシラザンを溶かした溶液を塗布し、その後、ウェハに対して必要な熱処理を行う。これにより、図２０に示すように、メモリホールＭＨ内の下部シリコン層４１４の底面上及び側面上に、ＳＯＧ層としてのコア絶縁層４２Ａが形成される。ポリシラザンを含む溶液は、濡れ性が良く、下部シリコン層４１４の底面上及び側面上に均一に流れ込む。これにより、コア絶縁層４２Ａは、メモリホールＭＨの底部に、エアギャップを有することなく埋め込まれる。
【０１３０】
次に、図２１に示すように、メモリホールＭＨ内のコア絶縁層４２Ａ上、及びコア絶縁層４２Ａ上の半導体層４１の側面に、コア絶縁層４２Ｂが形成される。コア絶縁層４２Ｂを形成する工程は、第１実施形態と同様である。
【０１３１】
次に、図２２〜図２４に示すように、メモリホールＭＨ内のコア絶縁層４２Ｂ上、及びコア絶縁層４２Ｂ上の半導体層４１の側面上に、キャップ層４３を形成する。
【０１３２】
具体的には、図２２に示すように、例えば、エッチバックにより、メモリホールＨＭ上及び絶縁層３３上方のコア絶縁層４２Ｂを除去する。これにより、コア絶縁層４２Ｂの上端の位置は、積層体３０Ａの上部（絶縁層３３の上面）より基板１００側に後退する。
【０１３３】
上述のように、半導体層４１の上部側の上部シリコン層４１０は、アモルファスシリコン層である。上部シリコン層４１０の上面（露出面）は、比較的均質（平坦）である。比較的厚い上部シリコン層４１０が、積層体３０Ａの上部を覆っている。
【０１３４】
それゆえ、コア絶縁層（酸化シリコン）４２Ｂのエッチング時において、酸化シリコンのエッチング条件下に曝されたとしても、上部シリコン層４１０が積層体３０Ａの上部を覆っているため、上部シリコン層４１０の不均一性（例えば、シリコン層の局所的に薄い部分に起因する不良、及び／又は、結晶性の違いに起因するエッチングレートの違い）に起因する積層体３０Ａ及びメモリ層４０の不良（例えば、パターンの崩壊、層の意図しないエッチング）の発生は抑制できる。
【０１３５】
次に、図２３に示すように、導電層４３Ａが、積層体３０Ａ上方及びコア絶縁層４２Ｂ上に形成される。導電層４３Ａは、例えば、アモルファスシリコン層である。
【０１３６】
続いて、図２４に示すように、導電層４３Ａ、上部シリコン層４１０、及びメモリ層４０が、例えば、ＲＩＥ法により、積層体３０Ａの上面から除去される。これにより、メモリピラーＭＰが、積層体３０ＡのメモリホールＭＨ内に形成される。
【０１３７】
その後、スリット（図示せず）が、積層体３０Ａの端部及びストリングユニットの境界部分に形成される。続いて、犠牲層３４が、スリットを介したエッチングによって除去される。犠牲層３４が除去された絶縁層３２間のスペースに、導電層３１が形成される。これにより、ワード線ＷＬ及びセレクトゲート線ＳＧＤ，ＳＧＳが形成される。
【０１３８】
この結果として、図１６に示したように、ワード線ＷＬとしての導電層３１がメモリピラーＭＰの周囲に形成され、これによりメモリセルトランジスタＭＴが形成される。セレクトゲート線ＳＧＤとしての導電層３１がメモリピラーＭＰの周囲に形成され、セレクトトランジスタＳＴ１が形成される。セレクトゲート線ＳＧＳとしての導電層３１がメモリピラーＭＰの周囲に形成され、セレクトトランジスタＳＴ２が形成される。
【０１３９】
導電層３１が形成された後、絶縁層（図示せず）が、スリット内に埋め込まれる。また、複数のコンタクトプラグ及びビアプラグが、メモリピラーＭＰ及び導電層３１に接続されるように形成される。さらに、コンタクトプラグあるいはビアプラグに接続される配線（例えば、ビット線ＢＬ）が、形成される。
【０１４０】
なお、メモリピラーＭＰの上部シリコン層（アモルファスシリコン層）４１０は、ＮＡＮＤ型フラッシュメモリの製造工程中にシリコン層に印加される熱によって、結晶化（例えば、微結晶化）する場合がある。但し、上部シリコン層４１０から微結晶シリコン層への変化は、コア絶縁層４２Ｂに対するエッチング後に生じる。それゆえ、コア絶縁層４２Ｂに対するエッチング時において、半導体層４１の平坦性は維持される。
【０１４１】
以上の製造方法によって、第２実施形態の半導体記憶装置１０の製造が終了する。
【０１４２】
２．３  第２実施形態の効果
第２実施形態によれば、第１実施形態と同様に、動作信頼性を向上させることができる半導体記憶装置を提供可能である。
【０１４３】
第２実施形態では、メモリピラーＭＰ下部の半導体層４１内部に、エアギャップ４４を有しないコア絶縁層４２Ａを設ける。これにより、コア絶縁層４２Ａを形成した後、その後の酸化工程において半導体層４１が酸化されるのを抑制でき、半導体層４１の薄膜化を低減することができる。この結果、メモリピラーＭＰ内における半導体層４１の抵抗値の上昇や半導体層４１の断線などの発生を低減でき、動作信頼性を向上させることが可能である。
【０１４４】
さらに、第２実施形態では、コア絶縁層（酸化シリコン）４２Ｂのエッチング時において、酸化シリコンのエッチング条件下に曝されたとしても、比較的層が厚い上部シリコン層（アモルファスシリコン層）４１０が積層体３０Ａの上部を覆っている。このため、上部シリコン層４１０の不均一性に起因する積層体３０Ａ及びメモリ層４０の不良（例えば、パターンの崩壊、層の意図しないエッチングなど）の発生を抑制できる。なお、上部シリコン層４１０の不均一性とは、例えば、上部シリコン層４１０に局所的に厚さの違う部分が存在すること、及び／又は、上部シリコン層４１０において局所的に結晶性が異なることなどを指す。上部シリコン層４１０に不均一性が存在すると、上部シリコン層４１０におけるエッチングの進度が異なり、積層体３０Ａ及びメモリ層４０におけるパターンの崩壊や層の意図しないエッチングなどの不良が発生する懸念がある。第２実施形態では、このような不良の発生を低減することが可能である。
【０１４５】
３．その他変形例等
前記実施形態は、半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に説明したが、ＮＡＮＤ型フラッシュメモリに限らず、メモリピラーＭＰを有するその他の半導体メモリ全般に適用でき、さらには半導体メモリ以外の種々の記憶装置に適用できる。
【０１４６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１４７】
１０…半導体記憶装置、１１…メモリセルアレイ、１２…ロウデコーダ、１３…ドライバ、１４…センスアンプ、１５…アドレスレジスタ、１６…コマンドレジスタ、１７…シーケンサ、２０…コントローラ、３０…積層体、３１…導電層、３２，３３…絶縁層、３４…犠牲層、３５…導電層、４０…メモリ層、４０Ａ…ブロック絶縁層、４０Ｂ…電荷蓄積層、４０Ｃ…トンネル絶縁層、４１…半導体層、４２Ａ，４２Ｂ…コア絶縁層、４３…キャップ層、４４…エアギャップ、１００…半導体基板、１０１，１０２…半導体層、４１０…上部シリコン層、４１２…中部シリコン層、４１４…下部シリコン層、ＭＨ…メモリホール、ＭＰ…メモリピラー。
【図１】
2020150234.tif 000003
【図２】
2020150234.tif 000004
【図３】
2020150234.tif 000005
【図４】
2020150234.tif 000006
【図５】
2020150234.tif 000007
【図６】
2020150234.tif 000008
【図７】
2020150234.tif 000009
【図８】
2020150234.tif 000010
【図９】
2020150234.tif 000011
【図１０】
2020150234.tif 000012
【図１１】
2020150234.tif 000013
【図１２】
2020150234.tif 000014
【図１３】
2020150234.tif 000015
【図１４】
2020150234.tif 000016
【図１５】
2020150234.tif 000017
【図１６】
2020150234.tif 000018
【図１７】
2020150234.tif 000019
【図１８】
2020150234.tif 000020
【図１９】
2020150234.tif 000021
【図２０】
2020150234.tif 000022
【図２１】
2020150234.tif 000023
【図２２】
2020150234.tif 000024
【図２３】
2020150234.tif 000025
【図２４】
2020150234.tif 000026