(57)【要約】【課題】サイズを小さくしつつ、入力コンデンサの放電を行うことができる電源装置を得る。【解決手段】本発明の電源装置は、入力コンデンサの電圧に基づいてスイッチング動作を行うことが可能なスイッチング回路と、スイッチング回路の出力電圧に基づいて整流動作を行うことが可能な整流回路と、整流回路の出力電圧を平滑化可能な平滑回路と、平滑回路の出力ノードと基準ノードとの間の経路において直列に接続された１または複数の第１の抵抗素子および第１のスイッチを有する放電回路と、第１の動作モードにおいて、スイッチング回路にスイッチング動作を行わせるとともに、第１のスイッチをオン状態にすることが可能な制御回路とを備える。【選択図】図１
2020054176.tif 000002
【特許請求の範囲】
【請求項１】
入力コンデンサの電圧に基づいてスイッチング動作を行うことが可能なスイッチング回路と、
前記スイッチング回路の出力電圧に基づいて整流動作を行うことが可能な整流回路と、
前記整流回路の出力電圧を平滑化可能な平滑回路と、
前記平滑回路の出力ノードと基準ノードとの間の経路において直列に接続された１または複数の第１の抵抗素子および第１のスイッチを有する放電回路と、
第１の動作モードにおいて、前記スイッチング回路に前記スイッチング動作を行わせるとともに、前記第１のスイッチをオン状態にすることが可能な制御回路と
を備えた電源装置。
【請求項２】
前記入力コンデンサは、入力スイッチに接続されるとともに、前記入力スイッチがオン状態になることにより前記入力スイッチを介して電圧源に接続され、
前記制御回路は、前記入力スイッチがオフ状態になる期間内において、前記第１の動作モードで動作する
請求項１に記載の電源装置。
【請求項３】
前記平滑回路の前記出力ノードから負荷へ電力を伝える電力出力経路に設けられ、前記負荷から前記出力ノードへの電流の逆流を遮断可能な遮断素子をさらに備えた
請求項１または請求項２に記載の電源装置。
【請求項４】
前記遮断素子は第２のスイッチを有し
前記制御回路は、前記第１の動作モードにおいて、前記第２のスイッチをオフ状態にすることが可能である
請求項３に記載の電源装置。
【請求項５】
前記電力出力経路に流れる電流を検出可能な電流センサと
前記電流センサの検出結果に基づいて前記遮断素子の動作を制御可能な遮断制御回路と
をさらに備え、
前記遮断素子は第２のスイッチを有し、
前記遮断制御回路は、前記電流センサの検出結果に基づいて前記第２のスイッチをオンオフ可能である
請求項３に記載の電源装置。
【請求項６】
前記遮断制御回路は、前記電流センサの検出結果としきい値とを比較することにより、前記第２のスイッチをオンオフ可能であり、
前記制御回路は、前記しきい値を変更可能である
請求項５に記載の電源装置。
【請求項７】
前記電流センサは、
前記電力出力経路に設けられ、前記平滑回路の前記出力ノードに接続された第１の端子と、前記遮断素子に接続された第２の端子とを有する第２の抵抗素子と、
前記第１の端子での電圧および前記第２の端子での電圧の差電圧を検出可能な誤差アンプと
を有し、
前記遮断制御回路は、前記誤差アンプにより検出された前記差電圧と、しきい値電圧とに基づいて前記第２のスイッチをオンオフ可能であり、
前記制御回路は、前記しきい値電圧を変更することにより前記しきい値を変更可能である
請求項６に記載の電源装置。
【請求項８】
前記電流センサは、
前記電力出力経路に設けられ、前記平滑回路の前記出力ノードに接続された第１の端子と、前記遮断素子に接続された第２の端子とを有する第２の抵抗素子と、
前記１または複数の第１の抵抗素子のうちのいずれかの端子での電圧および前記第２の端子での電圧の差電圧を検出可能な誤差アンプと
を有し、
前記遮断制御回路は、前記誤差アンプにより検出された前記差電圧に基づいて前記第２のスイッチをオンオフ可能である
請求項５に記載の電源装置。
【請求項９】
前記制御回路は、第２の動作モードにおいて、前記スイッチング回路に前記スイッチング動作を行わせるとともに、前記第１のスイッチをオフ状態にすることが可能であり、
前記遮断制御回路は、
前記第１の動作モードにおいて、前記電力出力経路に流れる電流が第１のしきい値を下回ったときに、前記第２のスイッチをオン状態からオフ状態に変化させることが可能であり
前記第２の動作モードにおいて、前記電力出力経路に流れる電流が前記第１のしきい値よりも低い第２のしきい値を下回ったときに、前記第２のスイッチをオン状態からオフ状態に変化させることが可能である
請求項５から請求項８のいずれか一項に記載の電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流電力を変換する電源装置に関する。
【背景技術】
【０００２】
電源装置には、例えば、直流電力を変換するＤＣ／ＤＣコンバータがある。ＤＣ／ＤＣコンバータの入力端子には、しばしば入力コンデンサが接続される。また、このＤＣ／ＤＣコンバータに加え、例えばインバータを設け、ＤＣ／ＤＣコンバータの入力端子およびこのインバータの入力端子が互いに接続されるとともに、１または複数の入力コンデンサに接続される場合もある。電源装置では、この入力コンデンサを放電する放電回路が設けられる場合がある。例えば、特許文献１には、入力コンデンサと並列に接続され、入力コンデンサの放電を図る放電回路が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−８６５７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、電源装置は、装置サイズが小さいことが望まれており、このように入力コンデンサの放電を行うことが可能な電源装置においても、装置サイズの小型化が期待されている。
【０００５】
装置サイズを小さくしつつ、入力コンデンサの放電を行うことができる電源装置を提供することが望ましい。
【課題を解決するための手段】
【０００６】
本発明の電源装置は、スイッチング回路と、整流回路と、平滑回路と、放電回路と、制御回路とを備えている。スイッチング回路は、入力コンデンサの電圧に基づいてスイッチング動作を行うことが可能に構成される。整流回路は、スイッチング回路の出力電圧に基づいて整流動作を行うことが可能に構成される。平滑回路は、整流回路の出力電圧を平滑化可能に構成される。放電回路は、平滑回路の出力ノードと基準ノードとの間の経路において直列に接続された１または複数の第１の抵抗素子および第１のスイッチを有する。制御回路は、第１の動作モードにおいて、スイッチング回路にスイッチング動作を行わせるとともに、第１のスイッチをオン状態にすることが可能に構成される。
【発明の効果】
【０００７】
本発明の電源装置によれば、平滑回路の出力ノードと基準ノードとの間の経路に放電回路を設けるようにしたので、装置サイズを小さくしつつ、入力コンデンサの放電を行うことができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施の形態に係る電源装置の一構成例を表す回路図である。
【図２】第２の実施の形態に係る電源装置の一構成例を表す回路図である。
【図３】第２の実施の形態の変形例に係る電源装置の一構成例を表す回路図である。
【図４】第３の実施の形態に係る電源装置の一構成例を表す回路図である。
【図５】図４に示した電源装置の一特性例を表す特性図である。
【図６】第３の実施の形態の変形例に係る電源装置の一構成例を表す回路図である。
【図７】第３の実施の形態の他の変形例に係る電源装置の一構成例を表す回路図である。
【図８】第３の実施の形態の他の変形例に係る電源装置の一構成例を表す回路図である。
【図９】第３の実施の形態の他の変形例に係る電源装置の一構成例を表す回路図である。
【図１０】第４の実施の形態に係る電源装置の一構成例を表す回路図である。
【図１１】図１０に示した電源装置の一特性例を表す特性図である。
【図１２】第４の実施の形態の変形例に係る電源装置の一特性例を表す特性図である。
【図１３】第５の実施の形態に係る電源装置の一構成例を表す回路図である。
【図１４】図１３に示した電源装置の一動作例を表す説明図である。
【図１５】図１３に示した電源装置の一動作例を表すタイミング波形図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
３．第３の実施の形態
４．第４の実施の形態
５．第５の実施の形態
【００１０】
＜１．第１の実施の形態＞
［構成例］
図１は、本発明の第１の実施の形態に係る電源装置（電源装置１）の一構成例を表すものである。電源装置１は、直流電力を変換するＤＣ／ＤＣコンバータである。なお、本発明の実施の形態に係る判定回路は、本実施の形態により具現化されるので、併せて説明する。
【００１１】
電源装置１は、端子Ｔ１１，Ｔ１２と、端子Ｔ２１，Ｔ２２とを備えている。端子Ｔ１１，Ｔ１２は高圧バッテリＢＨから直流電力が供給される入力端子である。端子Ｔ１１は入力コンデンサＣinの一端および入力スイッチＳＷinの一端に接続される。入力スイッチＳＷinの他端は高圧バッテリＢＨの一端に接続される。端子Ｔ１２は入力コンデンサＣinの他端および高圧バッテリＢＨの他端に接続される。端子Ｔ２１，Ｔ２２には、負荷装置１００および低圧バッテリＢＬを含む負荷ＬＤが接続される。入力スイッチＳＷinがオン状態になることにより、電源装置１には、端子Ｔ１１，Ｔ１２を介して高圧バッテリＢＨから直流電力が供給される。そして、電源装置１は、高圧バッテリＢＨから供給された直流電力の電圧を降圧することにより電力変換動作を行い、変換された電力を負荷ＬＤに供給するようになっている。
【００１２】
電源装置１は、スイッチング回路１１と、トランス１２と、整流回路１３と、平滑回路１４と、電圧センサ１５と、放電回路２０と、ドライバ１６と、ダイオード１７と、制御回路１８と、トランス１９とを備えている。
【００１３】
スイッチング回路１１は、制御回路１８からトランス１９を介して供給されたスイッチング制御信号に基づいてスイッチング動作を行うことにより、端子Ｔ１１，Ｔ１２を介して高圧バッテリＢＨから供給された直流電力を交流電力に変換するように構成される。スイッチング回路１１は、１または複数のスイッチングトランジスタを用いて構成される。スイッチング回路１１は、例えば、フルブリッジ型の回路を用いることができる。
【００１４】
トランス１２は、１次側巻線および２次側巻線を有し、１次側巻線に接続された１次側回路と２次側巻線に接続された２次側回路とを互いに絶縁するとともに、スイッチング回路１１から供給された交流電力を整流回路１３に供給するように構成される。１次側巻線はスイッチング回路１１に接続され、２次側巻線は整流回路１３に接続される。トランス１２は、１次側巻線に供給された交流電圧を、１次側巻線および２次側巻線の巻線比に応じた比率で電圧変換し、変換された交流電圧を２次側巻線から出力するようになっている。
【００１５】
整流回路１３は、トランス１２から供給された交流電圧に対して整流動作を行うように構成される。
【００１６】
平滑回路１４は、整流回路１３の出力電圧を平滑化するように構成される。平滑回路１４は、コイル１４Ａと、コンデンサ１４Ｂとを有している。コイル１４Ａの一端は整流回路１３に接続され、他端は電圧線Ｌ１１に接続される。コンデンサ１４Ｂの一端は電圧線Ｌ１１に接続され、他端は基準電圧線Ｌ２に接続される。
【００１７】
電圧センサ１５は、電圧線Ｌ１１における電圧を検出するように構成される。電圧センサ１５の一端は電圧線Ｌ１１に接続され、他端は基準電圧線Ｌ２に接続される。電圧センサ１５は、基準電圧線Ｌ２での電圧を基準とした電圧線Ｌ１１での電圧を、電圧Ｖoutとして検出する。そして、電圧センサ１５は、検出した電圧Ｖoutに応じた電圧を制御回路１８に供給するようになっている。
【００１８】
放電回路２０は、後述するように、入力コンデンサＣinを放電するように構成される。放電回路２０は、この例では、例えば複数の抵抗素子２１（この例では２つの抵抗素子２１Ａ，２１Ｂ）と、スイッチ２２とを有している。複数の抵抗素子２１およびスイッチ２２は、電圧線Ｌ１１と基準電圧線Ｌ２との間の経路において、直列に接続されている。具体的には、抵抗素子２１Ａの一端は電圧線Ｌ１１に接続され、他端は抵抗素子２１Ｂの一端に接続される。抵抗素子２１Ｂの一端は抵抗素子２１Ａの他端に接続され、他端はスイッチ２２の一端に接続される。スイッチ２２の一端は抵抗素子２１Ｂの他端に接続され、スイッチ２２の他端は基準電圧線Ｌ２に接続される。スイッチ２２は、ドライバ１６から供給された制御信号に基づいてオンオフするように構成される。スイッチ２２は、例えば、トランジスタやリレーを用いて構成される。
【００１９】
この放電回路２０は、図１に示した構成に限定されるものではない。例えば、電圧線Ｌ１１と基準電圧線Ｌ２との間の経路における、複数の抵抗素子２１およびスイッチ２２の配置順は、図１に示した配置順に限定されるものではない。具体的には、例えば、複数の抵抗素子２１の配置位置と、スイッチ２２の配置位置を互いに置き換え、スイッチ２２の一端が電圧線Ｌ１１に接続されるようにしてもよい。また、複数の抵抗素子２１のそれぞれは、例えば、互いに並列に接続された複数の抵抗素子を含んでもよい。
【００２０】
ドライバ１６は、制御回路１８から供給された制御信号に基づいて、放電回路２０のスイッチ２２を駆動するように構成される。
【００２１】
ダイオード１７は、電源装置１における電力出力経路に配置され、負荷ＬＤから電流が流れ込む、いわゆる電流の逆流を防止するように構成される。ダイオード１７のアノードは電圧線Ｌ１１に接続され、カソードは電圧線Ｌ１２を介して端子Ｔ２１に接続される。
【００２２】
制御回路１８は、電源装置１の外部に設けられた制御装置１１０から供給された制御情報ＩＮＦに基づいて、電源装置１の動作を制御するように構成される。
【００２３】
具体的には、制御回路１８は、制御装置１１０から供給された制御情報ＩＮＦに、電力変換動作の開始指示が含まれる場合には、電源装置１を通常モードＭＡで動作させる。通常モードＭＡでは、制御回路１８は、放電回路２０のスイッチ２２をオフ状態にするとともに、トランス１９を介してスイッチング回路１１にスイッチング制御信号を供給することによりスイッチング回路１１にスイッチング動作を行わせる。制御回路１８は、例えば、電圧センサ１５により検出された電圧Ｖoutに基づいて、電圧Ｖoutが、制御情報ＩＮＦに含まれる目標電圧情報が示す目標電圧Ｖtargetの付近になるように、スイッチング回路１１の動作を制御する。この例では、制御回路１８は、例えば、パルス幅変調（ＰＷＭ；Pulse Width Modulation）を用いて電力変換動作を行うように、スイッチング回路１１の動作を制御する。
【００２４】
また、制御回路１８は、制御装置１１０から供給された制御情報ＩＮＦに、電力変換動作の停止指示が含まれる場合には、電源装置１を放電モードＭＢで動作させる。このとき、入力スイッチＳＷinは、あらかじめ制御装置１１０からの指示に基づいてオフ状態になる。そして、制御回路１８は、この放電モードＭＢにおいて、放電回路２０のスイッチ２２をオン状態にするとともに、トランス１９を介してスイッチング回路１１にスイッチング制御信号を供給することによりスイッチング回路１１にスイッチング動作を行わせる。これにより、入力コンデンサＣinに蓄えられていた電力が２次側回路に供給され、放電回路２０により消費される。その結果、入力コンデンサＣinは放電される。そして、その後に、制御回路１８は、スイッチング回路１１におけるスイッチング動作を停止する。このようにして、電源装置１は、制御装置１１０から供給された電力変換動作の停止指示に基づいて、入力コンデンサＣinを放電した後に、動作を停止するようになっている。
【００２５】
トランス１９は、制御回路１８から供給されたスイッチング制御信号をスイッチング回路１１に供給するように構成される。なお、この例ではトランスを用いたが、フォトカプラ等の絶縁型の信号伝送素子を用いてもよい。
【００２６】
ここで、抵抗素子２１Ａ，２１Ｂは、本開示における「１または複数の第１の抵抗素子」の一具体例に対応する。スイッチ２２は、本開示における「第１のスイッチ」の一具体例に対応する。制御回路１８は、本開示における「制御回路」の一具体例に対応する。電圧線Ｌ１１，Ｌ１２は、本開示における「電力出力経路」の一具体例に対応する。基準電圧線Ｌ２は、本開示における「基準ノード」の一具体例に対応する。ダイオード１７は、本開示における「遮断素子」の一具体例に対応する。放電モードＭＢは、本開示における「第１の動作モード」の一具体例に対応する。通常モードＭＡは、本開示における「第２の動作モード」の一具体例に対応する。高圧バッテリＢＨは、本開示における「電圧源」の一具体例に対応する。
【００２７】
［動作および作用］
続いて、本実施の形態の電源装置１の動作および作用について説明する。
【００２８】
（全体動作概要）
まず、図１を参照して、電源装置１の全体動作概要を説明する。スイッチング回路１１は、制御回路１８からトランス１９を介して供給されたスイッチング制御信号に基づいてスイッチング動作を行うことにより、高圧バッテリＢＨから供給された直流電力を交流電力に変換する。トランス１２は、スイッチング回路１１から供給された交流電圧を、１次側巻線および２次側巻線の巻線比に応じた比率で電圧変換し、変換された交流電圧を整流回路に供給する。整流回路１３は、トランス１２から供給された交流電圧に対して整流動作を行う。平滑回路１４は、整流回路１３の出力電圧を平滑化する。電圧センサ１５は、電圧線Ｌ１１における電圧を検出する。ドライバ１６は、制御回路１８から供給された制御信号に基づいて、放電回路２０のスイッチ２２を駆動する。放電回路２０は、スイッチ２２がオン状態になることにより入力コンデンサＣinを放電する。ダイオード１７は、電流の逆流を防止する。制御回路１８は、電源装置１の外部に設けられた制御装置１１０から供給された制御情報ＩＮＦに基づいて、電源装置１の動作を制御する。
【００２９】
（詳細動作）
電源装置１は、通常モードＭＡで動作している場合において、電源装置１の外部に設けられた制御装置１１０から電力変換動作の停止指示が供給された場合に、この指示基づいて、入力コンデンサＣinを放電した後に、動作を停止する。以下に、この動作について詳細に説明する。
【００３０】
制御装置１１０は、電源装置１に電力変換動作の停止を指示するのに先立ち、まず、入力スイッチＳＷinをオフ状態にする。これにより、高圧バッテリＢＨから電源装置１への直流電力の供給が停止される。入力スイッチＳＷinがオフ状態になった時点において、入力コンデンサＣinにおける電圧は、高圧バッテリＢＨの電圧と同じである。
【００３１】
そして、制御装置１１０は、電力変換動作の停止指示を含む制御情報ＩＮＦを、電源装置１に供給する。制御回路１８は、この制御情報ＩＮＦに基づいて、電源装置１を放電モードＭＢで動作させる。
【００３２】
具体的には、制御回路１８は、この放電モードＭＢにおいて、放電回路２０のスイッチ２２をオン状態にするとともに、スイッチング回路１１にスイッチング動作を行わせる。制御回路１８は、例えば、電圧センサ１５により検出された電圧Ｖoutに基づいて、電圧Ｖoutが通常モードＭＡにおける目標電圧Ｖtargetの付近になるように、スイッチング回路１１の動作を制御する。これにより、入力コンデンサＣinに蓄えられていた電力が２次側回路に供給され、放電回路２０により消費される。その結果、入力コンデンサＣinの電圧は徐々に低下する。制御回路１８は、入力コンデンサＣinの電圧の低下に応じて、スイッチング回路１１におけるスイッチングデューティ比を高くすることにより、電圧Ｖoutが目標電圧Ｖtargetの付近になるように制御する。
【００３３】
そして、入力コンデンサＣinの電圧がある程度にまで低下し、スイッチングデューティ比が所定の値（最大デューティ比）に到達すると、スイッチングデューティ比はこの最大デューティ比に維持される。これ以降、電圧Ｖoutは、入力コンデンサＣinの電圧の低下に応じて低下する。このように電圧Ｖoutが低下しても、電力出力経路にダイオード１７を設けているので、電流の逆流が生じることはない。
【００３４】
このようにして、入力コンデンサＣinの電圧が、例えば所定の安全電圧にまで低下し、入力コンデンサＣinは放電される。入力コンデンサＣinの容量値が数ｍＦ程度である場合には、この放電動作は、例えば、数秒以内に完了することができる。そして、入力コンデンサＣinが放電された後、制御回路１８は、スイッチング回路１１におけるスイッチング動作を停止する。これにより、電源装置１は、動作を停止する。
【００３５】
以上のように、電源装置１では、２次側回路における電圧線Ｌ１１と基準電圧線Ｌ２との間の経路に、放電回路２０を設けるようにした。そして、制御回路１８は、放電モードＭＢにおいて、放電回路２０のスイッチ２２をオン状態にするとともに、スイッチング回路１１にスイッチング動作を行わせるようにした。これにより、入力コンデンサＣinに蓄えられていた電力が２次側回路に供給され、放電回路２０により消費される。その結果、入力コンデンサＣinは放電される。これにより、電源装置１では、電力変換動作を停止する際、短時間で入力コンデンサＣinを放電することができる。
【００３６】
また、電源装置１では、このように、放電回路２０を２次側回路に設けるようにしたので、装置サイズを小さくすることができる。すなわち、例えば、特許文献１に記載の技術のように、放電回路を１次側回路に設けた場合には、高耐圧の部品を用いて放電回路を構成する必要がある。高耐圧の部品は、一般に部品サイズが大きいため、これらの部品を実装する際に必要な面積が大きくなってしまう。また、１次側回路では、扱う電圧が高いため、部品間やパターン間などに広い絶縁距離を設ける必要がある。また、この例では、制御回路１８を２次側回路に設けているので、このように１次側回路に放電回路を設けた場合には、トランスやフォトカプラなどの部品を介してこの放電回路のスイッチを駆動する必要がある。よって、これらのトランスやフォトカプラなどの部品を実装する面積も必要となる。このように、放電回路を１次側回路に設けた場合には、大きな面積が必要になるため、電源装置の装置サイズが大きくなるおそれがある。一方、本実施の形態に係る電源装置１では、放電回路２０を２次側回路に設けるようにした。２次側回路では、扱う電圧か低いので、部品サイズが小さい低耐圧の部品を用いて放電回路２０を構成することができ、また、絶縁距離を短くすることができる。また、この例では、制御回路１８は２次側回路に設けられているので、制御回路１８は、トランスやフォトカプラなどの部品を介さずに、この放電回路２０のスイッチ２２を駆動することができる。これにより、電源装置１では、装置サイズを小さくすることができる。また、電源装置１では、このように、部品点数を削減し、装置サイズを小さくすることができるので、低コストを実現することができる。
【００３７】
また、電源装置１では、電源装置１の電力出力経路にダイオード１７を設けるようにした。これにより、入力コンデンサＣinの放電が進み、電圧Ｖoutが低下した場合に、電流の逆流が生じない。よって、電源装置１では、例えば負荷ＬＤの低圧バッテリＢＬを放電しないので、入力コンデンサＣinを効果的に放電することができる。
【００３８】
［効果］
以上のように本実施の形態では、２次側回路における電圧線Ｌ１１と基準電圧線Ｌ２との間の経路に放電回路を設け、制御回路が、放電モードにおいて、放電回路のスイッチをオン状態にするとともに、スイッチング回路にスイッチング動作を行わせるようにしたので、電力変換動作を停止する際、短時間で入力コンデンサを放電することができる。
【００３９】
本実施の形態では、放電回路を２次側回路に設けるようにしたので、装置サイズを小さくすることができる。
【００４０】
本実施の形態では、電源装置の電力出力経路にダイオードを設けるようにしたので、入力コンデンサを効果的に放電することができる。
【００４１】
［変形例１−１］
上記実施の形態では、制御回路１８は、放電モードＭＢにおいて、電圧Ｖoutが通常モードＭＡにおける目標電圧Ｖtargetの付近になるように、スイッチング回路１１の動作を制御したが、これに限定されるものではない。これに代えて、例えば、通常モードＭＡにおける目標電圧Ｖtargetよりも高い電圧になるように、スイッチング回路１１の動作を制御してもよい。この場合には、入力コンデンサＣinに蓄積された電力の一部を負荷ＬＤに供給することができるので、負荷装置１０に電力を供給するとともに、低圧バッテリＢＬを充電することができる。
【００４２】
＜２．第２の実施の形態＞
次に、第２の実施の形態に係る電源装置２について説明する。電源装置２は、電力出力経路のダイオードをバイパス可能に構成したものである。なお、上記第１の実施の形態に係る電源装置１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
【００４３】
図２は、電源装置２の一構成例を表すものである。電源装置２は、ＦＥＴ（Field Effect Transistor）２７と、ドライバ２６と、制御回路２８とを備えている。
【００４４】
ＦＥＴ２７は、Ｎ型のパワーＭＯＳ（Metal Oxide Semiconductor）トランジスタである。ＦＥＴ２７は、電源装置２における電力出力経路に配置される。具体的には、ＦＥＴ２７のソースは電圧線Ｌ１１に接続され、ドレインは電圧線Ｌ１２に接続され、ゲートにはドライバ２６から供給された制御信号が供給される。ＦＥＴ２７は、ドライバ２６から供給された制御信号に基づいてオンオフするように構成される。ＦＥＴ２７は、ボディダイオード２７Ａを有している。ボディダイオード２７ＡのアノードはＦＥＴ２７のソースに接続され、カソードはＦＥＴ２７のドレインに接続される。すなわち、ボディダイオード２７Ａは、上記第１の実施の形態に係るダイオード１７（図１）と同様に、アノードが電圧線Ｌ１１に接続され、カソードが電圧線Ｌ１２に接続される。これにより、ボディダイオード２７Ａは、ダイオード１７と同じように、電流の逆流を防止するように動作する。
【００４５】
ドライバ２６は、制御回路２８から供給された制御信号に基づいて、ＦＥＴ２７を駆動するように構成される。
【００４６】
制御回路２８は、電源装置２の外部に設けられた制御装置１１０から供給された制御情報ＩＮＦに基づいて、電源装置２の動作を制御するように構成される。
【００４７】
具体的には、制御回路２８は、制御装置１１０から供給された制御情報ＩＮＦに、電力変換動作の開始指示が含まれる場合には、上記第１の実施の形態の場合と同様に、電源装置２を通常モードＭＡで動作させる。その際、制御回路２８は、ＦＥＴ２７をオン状態にする。これにより、電源装置２は、負荷ＬＤに電力を供給する。すなわち、出力電流は、ＦＥＴ２７におけるボディダイオード２７Ａを経由せず、このＦＥＴ２７における、オン状態であるＦＥＴ本体を介して、負荷ＬＤに向かって流れる。
【００４８】
また、制御回路２８は、制御装置１１０から供給された制御情報ＩＮＦに、電力変換動作の停止指示が含まれる場合には、電源装置２を放電モードＭＢで動作させる。具体的には、制御回路２８は、この放電モードＭＢにおいて、放電回路２０のスイッチ２２をオン状態にするとともに、スイッチング回路１１にスイッチング動作を行わせる。これにより、入力コンデンサＣinに蓄えられていた電力が２次側回路に供給され、放電回路２０により消費される。その結果、入力コンデンサＣinは放電される。その際、制御回路２８は、ＦＥＴ２７をオフ状態にする。よって、上記第１の実施の形態の場合と同様に、入力コンデンサＣinの放電が進み、電圧Ｖoutが低下した場合に、ボディダイオード２７Ａが電流の逆流を防止する。
【００４９】
ここで、制御回路２８は、本開示における「制御回路」の一具体例に対応する。ＦＥＴ２７は、本開示における「遮断素子」の一具体例に対応する。ＦＥＴ２７におけるＦＥＴ本体は、本開示における「第２のスイッチ」の一具体例に対応する。
【００５０】
以上のように、電源装置２では、電力出力経路にＦＥＴ２７を設けるようにした。そして、通常モードＭＡでは、このＦＥＴ２７をオン状態にした。これにより、出力電流は、ＦＥＴ２７におけるボディダイオード２７Ａを経由せず、このＦＥＴ２７における、オン状態であるＦＥＴ本体を介して、負荷ＬＤに向かって流れる。よって、電源装置２では、上記第１の実施の形態の場合のように出力電流がボディダイオード２７Ａに流れないので、順方向の電圧降下による順方向損失が生じないため、電力の無駄を抑えることができる。
【００５１】
また、電源装置２では、放電モードＭＢでは、このＦＥＴ２７をオフ状態にした。これにより、電源装置２では、上記第１の実施の形態の場合と同様に、入力コンデンサＣinの放電が進み、電圧Ｖoutが低下した場合に、ボディダイオード２７Ａが電流の逆流を防止することができる。
【００５２】
以上のように本実施の形態では、電力出力経路にＦＥＴを設け、通常モードにおいてこのＦＥＴをオン状態にしたので、電力の無駄を抑えることができる。また、放電モードでは、このＦＥＴをオフ状態にしたので、電流の逆流を防止することができる。その他の効果は、上記第１の実施の形態の場合と同様である。
【００５３】
［変形例２−１］
上記実施の形態では、電力出力経路にＦＥＴ２７を設けたが、これに限定されるものではない。これに代えて、例えば、図３に示す電源装置２Ｂのように、ダイオード１７およびリレーを設けてもよい。この電源装置２Ｂは、リレー２７Ｂと、ドライバ２６Ｂとを備えている。リレー２７Ｂの一端は電圧線Ｌ１１に接続され、他端は電圧線Ｌ１２に接続される。すなわち、ダイオード１７およびリレー２７Ｂは、互いに並列接続され、電力出力経路に配置される。リレー２７Ｂは、ドライバ２６Ｂから供給された制御信号に基づいてオンオフするように構成される。ドライバ２６Ｂは、制御回路２８から供給された制御信号に基づいて、リレー２７Ｂを駆動するように構成される。制御回路２８は、通常モードＭＡにおいてリレー２７Ｂをオン状態にし、放電モードＭＢにおいてリレー２７Ｂをオフ状態にする。ここで、リレー２７Ｂおよびダイオード１７は、本開示における「遮断素子」の一具体例に対応する。リレー２７Ｂは、本開示における「第２のスイッチ」の一具体例に対応する。
【００５４】
＜３．第３の実施の形態＞
次に、第３の実施の形態に係る電源装置３について説明する。電源装置３は、電力出力経路にスイッチを設け、電源装置３の出力電流に基づいてこのスイッチをオンオフするように構成される。なお、上記第２の実施の形態に係る電源装置２と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
【００５５】
図４は、電源装置３の一構成例を表すものである。電源装置３は、抵抗素子３１と、誤差アンプ３２と、電圧生成回路３３と、比較器３４と、駆動回路３５とを備えている。
【００５６】
抵抗素子３１の一端は電圧線Ｌ１１に接続され、他端はＦＥＴ２７のソースに接続される。誤差アンプ３２の正入力端子は電圧線Ｌ１１に接続され、他端はＦＥＴ２７のソースに接続される。抵抗素子３１には、電源装置３の出力電流Ｉoutが流れる。この出力電流Ｉoutの値は、電流が電源装置３から負荷ＬＤに流れる場合には正の値になり、電流が逆流する場合には負の値になる。抵抗素子３１の両端間には、出力電流Ｉoutに応じた電圧差が生じる。誤差アンプ３２は、抵抗素子３１の両端間の電圧差に応じた電圧を出力する。このように、抵抗素子３１および誤差アンプ３２は、電源装置３の出力電流Ｉoutを検出する電流センサとして動作するようになっている。
【００５７】
電圧生成回路３３は、しきい値電圧Ｖthを生成するように構成される。比較器３４は、誤差アンプ３２の出力電圧と、電圧生成回路３３が生成したしきい値電圧Ｖthとを比較するように構成される。駆動回路３５は、比較器３４の出力電圧に基づいて、ＦＥＴ２７のゲート・ソース間電圧を設定することにより、ＦＥＴ２７を駆動するように構成される。
【００５８】
図５は、ＦＥＴ２７の制御動作を表すものである。図５において、横軸は出力電流Ｉoutを示し、縦軸はＦＥＴ２７のゲート・ソース間の電圧Ｖgsを示す。電源装置３では、出力電流Ｉoutがしきい値Ｉthより多い場合にはＦＥＴ２７がオン状態になり、出力電流Ｉoutがしきい値Ｉthより少ない場合にはＦＥＴ２７はオフ状態になる。しきい値Ｉthは、電圧生成回路３３が生成するしきい値電圧Ｖthに対応している。この例では、しきい値Ｉthを正の値に設定している。
【００５９】
制御回路３８は、電源装置３の外部に設けられた制御装置１１０から供給された制御情報ＩＮＦに基づいて、電源装置３の動作を制御するように構成される。
【００６０】
具体的には、制御回路３８は、制御装置１１０から供給された制御情報ＩＮＦに、電力変換動作の開始指示が含まれる場合には、上記第２の実施の形態の場合と同様に、電源装置３を通常モードＭＡで動作させる。その際、比較器３４は、誤差アンプ３２の出力電圧と、電圧生成回路３３が生成したしきい値電圧Ｖthとを比較し、駆動回路３５は、その比較結果に基づいてＦＥＴ２７をオンオフする。具体的には、図５に示したように、出力電流Ｉoutがしきい値Ｉthより多い場合にはＦＥＴ２７がオン状態になる。この場合には、電源装置３は、このＦＥＴ２７におけるＦＥＴ本体を介して、負荷ＬＤに電力を供給する。また、出力電流Ｉoutがしきい値Ｉthより少ない場合にはＦＥＴ２７はオフ状態になる。この場合には、電源装置３は、電流の逆流を防ぐことができる。
【００６１】
また、制御回路３８は、制御装置１１０から供給された制御情報ＩＮＦに、電力変換動作の停止指示が含まれる場合には、電源装置３を放電モードＭＢで動作させる。具体的には、制御回路３８は、この放電モードＭＢにおいて、放電回路２０のスイッチ２２をオン状態にするとともに、スイッチング回路１１にスイッチング動作を行わせる。これにより、入力コンデンサＣinに蓄えられていた電力が２次側回路に供給され、放電回路２０により消費される。その結果、入力コンデンサＣinは放電される。その際、比較器３４は、誤差アンプ３２の出力電圧と、電圧生成回路３３が生成したしきい値電圧Ｖthとを比較し、駆動回路３５は、その比較結果に基づいてＦＥＴ２７をオンオフする。具体的には、図５に示したように、出力電流Ｉoutがしきい値Ｉthより多い場合にはＦＥＴ２７がオン状態になる。この場合には、電源装置３は、このＦＥＴ２７におけるＦＥＴ本体を介して、入力コンデンサＣinに蓄積された電力の一部を負荷ＬＤに供給する。また、出力電流Ｉoutがしきい値Ｉthより少ない場合にはＦＥＴ２７はオフ状態になる。この場合には、電源装置３は、電流の逆流を防ぐことができる。
【００６２】
ここで、制御回路３８は、本開示における「制御回路」の一具体例に対応する。抵抗素子３１および誤差アンプ３２は、本開示における「電流センサ」の一具体例に対応する。比較器３４、電圧生成回路３３、および駆動回路３５は、本開示における「遮断制御回路」の一具体例に対応する。
【００６３】
以上のように、電源装置３では、電力出力経路に抵抗素子３１および誤差アンプ３２を設け、抵抗素子３１および誤差アンプ３２を用いて検出した出力電流Ｉoutに基づいてＦＥＴ２７をオンオフするようにした。具体的には、出力電流Ｉoutがしきい値Ｉthより多い場合にはＦＥＴ２７をオン状態にし、出力電流Ｉoutがしきい値Ｉthより少ない場合にはＦＥＴ２７をオフ状態にした。これにより、電源装置３では、放電モードＭＢにおいて、出力電流Ｉoutがしきい値Ｉthより多い場合には、ＦＥＴ２７をオン状態にすることにより、このＦＥＴ２７におけるＦＥＴ本体を介して、入力コンデンサＣinに蓄積された電力の一部を負荷ＬＤに供給することができる。すなわち、例えば、通常モードＭＡにおいて、低圧バッテリＢＬをまだ十分に充電できていない場合には、低圧バッテリＢＬを充電するために多くの出力電流Ｉoutが流れる。このような場合に、制御装置１１０から電力変換動作の停止指示が指示された場合には、放電モードＭＢにおいて、このＦＥＴ２７におけるＦＥＴ本体を介して負荷ＬＤに電力を供給することにより、多くの出力電流Ｉoutを低圧バッテリＢＬに供給することができる。また、出力電流Ｉoutがしきい値Ｉthより少ない場合には、ＦＥＴ２７をオフ状態にすることにより、電流の逆流を防ぐことができる。
【００６４】
以上のように本実施の形態では、電力出力経路に抵抗素子３１および誤差アンプ３２を設け、抵抗素子３１および誤差アンプ３２を用いて検出した出力電流に基づいてＦＥＴをオンオフするようにした。これにより、例えば放電モードにおいて、出力電流がしきい値より多い場合には、ＦＥＴをオン状態にすることにより、負荷に電力を供給することができ、出力電流がしきい値より少ない場合には、ＦＥＴをオフ状態にすることにより、電流の逆流を防ぐことができる。その他の効果は、上記第２の実施の形態の場合と同様である。
【００６５】
[変形例３−１]
上記実施の形態では、抵抗素子３１の両端間の電圧に基づいて出力電流Ｉoutを検出したが、これに限定されるものではない。これに代えて、例えば、図６に示す電源装置３Ａのように、オン状態であるＦＥＴのドレイン・ソース間の電圧に基づいて出力電流Ｉoutを検出してもよい。この電源装置３Ａは、ＦＥＴ３６と、駆動回路３９と、制御回路３８Ａとを備えている。ＦＥＴ３６は、Ｎ型のパワーＭＯＳトランジスタであり、電源装置３Ａにおける電力出力経路に配置される。ＦＥＴ３６のソースはＦＥＴ２７のソースに接続され、ドレインは電圧線Ｌ１１に接続され、ゲートには駆動回路３９から供給された制御信号が供給される。ＦＥＴ３６は、ボディダイオード３６Ａを有している。ボディダイオード３６ＡのアノードはＦＥＴ３６のソースに接続され、カソードはＦＥＴ３６のドレインに接続される。駆動回路３９は、制御回路３８Ａから供給された制御信号に基づいて、ＦＥＴ３６のゲート・ソース間電圧を設定することにより、ＦＥＴ３６を駆動するように構成される。制御回路３８Ａは、制御装置１１０から供給された制御情報ＩＮＦに基づいて、電源装置３Ａの動作を制御するように構成される。制御回路３８Ａは、ＦＥＴ３６をオンオフする機能を有している。
【００６６】
この構成において、制御回路３８ＡがＦＥＴ３６をオン状態にすると、このＦＥＴ３６には、電源装置３Ａの出力電流Ｉoutが流れるので、ＦＥＴ３６のドレイン・ソース間には、このＦＥＴ３６のオン抵抗に基づいて、出力電流Ｉoutに応じた電圧差が生じる。誤差アンプ３２は、ＦＥＴ３６のドレイン・ソース間の電圧差に応じた電圧を出力する。このようにして、ＦＥＴ３６および誤差アンプ３２は、電源装置３Ａの出力電流Ｉoutを検出することができる。
【００６７】
[変形例３−２]
上記実施の形態では、抵抗素子３１を用いて出力電流Ｉoutを検出したが、これに限定されるものではない。これに代えて、例えば、図７に示す電源装置３Ｂのように、電流センサを用いて出力電流Ｉoutを検出してもよい。この電源装置３Ｂは、電流センサ９１Ｂを備えている。電流センサ９１Ｂは、電源装置３Ｂの出力電流Ｉoutを検出するように構成され、電源装置３Ｂにおける電力出力経路に配置される。電流センサ９１Ｂの一端は電圧線Ｌ１１に接続され、他端はＦＥＴ２７のソースに接続される。電流センサ９１Ｂは、検出した出力電流Ｉoutに応じた電圧を出力する。比較器３４は、電流センサ９１Ｂの出力電圧と、電圧生成回路３３が生成したしきい値電圧Ｖthとを比較する。そして、駆動回路３５は、比較器３４における比較結果に基づいてＦＥＴ２７をオンオフする。
【００６８】
[変形例３−２]
上記実施の形態では、出力電流Ｉoutに基づいてＦＥＴ２７をオンオフしたが、これに限定されるものではない。これに代えて、例えば、図８に示す電源装置３Ｃのように、電源装置３Ｃの入力電流Ｉinに基づいてＦＥＴ２７をオンオフしてもよい。この電源装置３Ｃは、電流センサ９２Ｃを備えている。電流センサ９２Ｃは、電源装置３Ｃの入力電流Ｉinを検出するように構成される。電流センサ９２Ｃの一端は端子Ｔ１１に接続され、他端はスイッチング回路１１に接続される。電流センサ９２Ｃは、検出した入力電流Ｉinに応じた電圧を出力する。比較器３４は、電流センサ９２Ｃの出力電圧と、電圧生成回路３３が生成したしきい値電圧Ｖthとを比較する。そして、駆動回路３５は、比較器３４における比較結果に基づいてＦＥＴ２７をオンオフする。これにより、電源装置３Ｃでは、例えば、入力電流Ｉinに基づいて、出力電流Ｉoutが多いと推定される場合には、ＦＥＴ２７をオン状態にし、入力電流Ｉinに基づいて、出力電流Ｉoutが少ないと推定される場合には、ＦＥＴ２７をオフ状態にすることができる。
【００６９】
また、例えば、図９に示す電源装置３Ｄのように、電源装置３Ｄの入力電圧Ｖinに基づいてＦＥＴ２７をオンオフしてもよい。この電源装置３Ｄは、電圧センサ９３Ｄを備えている。電圧センサ９３Ｄは、電源装置３Ｄの入力電圧Ｖinを検出するように構成される。電圧センサ９３Ｄの一端は端子Ｔ１１に接続され、他端は端子Ｔ１２に接続される。電圧センサ９３Ｄは、端子Ｔ１２での電圧を基準とした端子Ｔ１１での電圧を、入力電圧Ｖinとして検出する。そして、電圧センサ９３Ｄは、検出した入力電圧Ｖinに応じた電圧を出力する。比較器３４は、電圧センサ９３Ｄの出力電圧と、電圧生成回路３３が生成したしきい値電圧Ｖthとを比較する。そして、駆動回路３５は、比較器３４における比較結果に基づいてＦＥＴ２７をオンオフする。これにより、電源装置３Ｄでは、例えば、放電モードＭＢにおいて、入力電圧Ｖinがレギュレーション電圧より高い場合にＦＥＴ２７をオン状態にし、入力電圧Ｖinがレギュレーション電圧より低い場合にＦＥＴ２７をオフ状態にすることができる。ここで、レギュレーション電圧は、スイッチング回路１１を最大デューティ比で動作させたときに電圧Ｖoutを目標電圧Ｖtargetに維持可能な入力電圧である。
【００７０】
＜４．第４の実施の形態＞
次に、第４の実施の形態に係る電源装置４について説明する。電源装置４は、ＦＥＴ２７をオンオフする際の基準となるしきい値Ｉthを変更可能に構成したものである。なお、上記第３の実施の形態に係る電源装置３と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
【００７１】
図１０は、電源装置４の一構成例を表すものである。電源装置４は、制御回路４８を備えている。制御回路４８は、電源装置４の外部に設けられた制御装置１１０から供給された制御情報ＩＮＦに基づいて、電源装置４の動作を制御するように構成される。制御回路４８は、電圧設定部４９を有している。電圧設定部４９は、電源装置４が通常モードＭＡで動作する場合には、しきい値電圧Ｖthをしきい値電圧Ｖth1に設定し、電源装置４が放電モードＭＢで動作する場合には、しきい値電圧Ｖthをしきい値電圧Ｖth2に設定するようになっている。
【００７２】
図１１（Ａ）は、通常モードＭＡにおけるＦＥＴ２７の制御動作を表すものであり、図１１（Ｂ）は、放電モードＭＢにおけるＦＥＴ２７の制御動作を表すものである。電源装置４では、通常モードＭＡでは、しきい値Ｉthを負の値を有するしきい値Ｉth1に設定し、放電モードＭＢでは、しきい値Ｉthを正の値を有するしきい値Ｉth2に設定する。しきい値Ｉth1はしきい値電圧Ｖth1に対応し、しきい値Ｉth2はしきい値電圧Ｖth2に対応する。
【００７３】
図１１（Ａ）に示したように、通常モードＭＡにおいて、出力電流Ｉoutがしきい値Ｉth1よりも多い場合にはＦＥＴ２７がオン状態になり、出力電流Ｉoutがしきい値Ｉth1より少ない場合にはＦＥＴ２７がオフ状態になる。また、図１１（Ｂ）に示したように、放電モードＭＢにおいて、出力電流Ｉoutがしきい値Ｉth2より多い場合にはＦＥＴ２７がオン状態になり、出力電流Ｉoutがしきい値Ｉth2より少ない場合にはＦＥＴ２７がオフ状態になる。
【００７４】
制御回路４８は、制御装置１１０から供給された制御情報ＩＮＦに、電力変換動作の開始指示が含まれる場合には、上記第３の実施の形態の場合と同様に、電源装置４を通常モードＭＡで動作させる。その際、制御回路４８の電圧設定部４９は、しきい値電圧Ｖthをしきい値電圧Ｖth1に設定する。これにより、比較器３４は、誤差アンプ３２の出力電圧と、このしきい値電圧Ｖth1とを比較し、駆動回路３５は、その比較結果に基づいてＦＥＴ２７をオンオフする。具体的には、図１１（Ａ）に示したように、出力電流Ｉoutがしきい値Ｉth1より多い場合にはＦＥＴ２７がオン状態になる。この場合には、電源装置４は、このＦＥＴ２７におけるＦＥＴ本体を介して、負荷ＬＤに電力を供給する。また、出力電流Ｉoutがしきい値Ｉth1より少ない場合にはＦＥＴ２７はオフ状態になる。この場合には、電源装置４は、電流の逆流を防ぐことができる。
【００７５】
また、制御回路４８は、制御装置１１０から供給された制御情報ＩＮＦに、電力変換動作の停止指示が含まれる場合には、電源装置４を放電モードＭＢで動作させる。具体的には、制御回路４８は、この放電モードＭＢにおいて、放電回路２０のスイッチ２２をオン状態にするとともに、スイッチング回路１１にスイッチング動作を行わせる。これにより、入力コンデンサＣinに蓄えられていた電力が２次側回路に供給され、放電回路２０により消費される。その結果、入力コンデンサＣinは放電される。その際、制御回路４８の電圧設定部４９は、しきい値電圧Ｖthをしきい値電圧Ｖth2に設定する。これにより、比較器３４は、誤差アンプ３２の出力電圧と、このしきい値電圧Ｖth2とを比較し、駆動回路３５は、その比較結果に基づいてＦＥＴ２７をオンオフする。具体的には、図１１（Ｂ）に示したように、出力電流Ｉoutがしきい値Ｉth2より多い場合にはＦＥＴ２７がオン状態になる。この場合には、電源装置４は、このＦＥＴ２７におけるＦＥＴ本体を介して、入力コンデンサＣinに蓄積された電力の一部を負荷ＬＤに供給する。また、出力電流Ｉoutがしきい値Ｉth2より少ない場合にはＦＥＴ２７はオフ状態になる。この場合には、電源装置４は、電流の逆流を防ぐことができる。
【００７６】
ここで、制御回路４８は、本開示における「制御回路」の一具体例に対応する。比較器３４および駆動回路３５は、本開示における「遮断制御回路」の一具体例に対応する。
【００７７】
以上のように、電源装置４では、しきい値電圧Ｖthを変更することにより、出力電流Ｉoutのしきい値Ｉthを変更することができるようにしたので、電源装置４における動作の自由度を高めることができる。
【００７８】
具体的には、電源装置４では、この例では、図１１（Ａ）に示したように、通常モードＭＡにおいて、しきい値Ｉthを負の値を有するしきい値Ｉth1に設定した。これにより、電源装置４では、通常モードＭＡにおいて、出力電流Ｉoutがしきい値Ｉth1よりも多い場合には、ＦＥＴ２７をオン状態にすることにより、このＦＥＴ２７におけるＦＥＴ本体を介して、負荷ＬＤに電力を供給することができる。すなわち、電源装置４では、第３の実施の形態に係る電源装置３の場合（図５）とは異なり、出力電流Ｉoutが殆ど流れない（Ｉout＝０Ａ付近）場合でも、ＦＥＴ２７をオン状態にすることができる。また、出力電流Ｉoutがしきい値Ｉth1よりも少ない場合には、ＦＥＴ２７をオフ状態にすることにより、電流の逆流を防ぐことができる。
【００７９】
また、電源装置４では、この例では、図１１（Ｂ）に示したように、放電モードＭＢにおいて、しきい値Ｉthを正の値を有するしきい値Ｉth2に設定した。これにより、電源装置４では、第３の実施の形態に係る電源装置３の場合（図５）と同様に、出力電流Ｉoutが多い場合には、ＦＥＴ２７をオン状態にすることにより、このＦＥＴ２７におけるＦＥＴ本体を介して、入力コンデンサＣinに蓄積された電力の一部を負荷ＬＤに供給することができ、出力電流Ｉoutが少ない場合には、ＦＥＴ２７をオフ状態にすることにより、電流の逆流を防ぐことができる。
【００８０】
以上のように本実施の形態では、しきい値電圧を変更することにより、出力電流のしきい値を変更することができるようにしたので、電源装置における動作の自由度を高めることができる。具体的には、例えば、通常モードにおいて、出力電流が、負の値を有するしきい値よりも多い場合には、ＦＥＴをオン状態にすることにより、出力電流が殆ど流れない場合でもＦＥＴをオン状態にすることができる。その他の効果は、上記第３の実施の形態の場合と同様である。
【００８１】
[変形例４−１]
上記実施の形態では、図１１に示したように出力電流Ｉoutに基づいてＦＥＴ２７をオンオフしたが、これに限定されるものではない。これに代えて、例えば、図１２に示すように、出力電流Ｉoutに基づいて、ヒステリシス特性を用いてＦＥＴ２７をオンオフしてもよい。図１２（Ａ）は、通常モードＭＡにおけるＦＥＴ２７の制御動作を表すものであり、図１２（Ｂ）は、放電モードＭＢにおけるＦＥＴ２７の制御動作を表すものである。この例では、通常モードＭＡでは、図１２（Ａ）に示したように、出力電流Ｉoutが増加していき、出力電流Ｉoutがしきい値Ｉth11より多くなった場合にＦＥＴ２７をオン状態にし、出力電流Ｉoutが減少していき、出力電流Ｉoutがこのしきい値Ｉth11より低いしきい値Ｉth12より少なくなった場合にＦＥＴ２７をオフ状態にする。また、放電モードＭＢでは、図１２（Ｂ）に示したように、出力電流Ｉoutが増加していき、出力電流Ｉoutがしきい値Ｉth21より多くなった場合にＦＥＴ２７をオン状態にし、出力電流Ｉoutが減少していき、出力電流Ｉoutがこのしきい値Ｉth21より低いしきい値Ｉth22より少なくなった場合にＦＥＴ２７をオフ状態にする。例えば、しきい値Ｉth11，Ｉth21，Ｉth22は正の値を有し、しきい値Ｉth12は負の値を有する。例えば、しきい値Ｉth21はしきい値Ｉth11より大きい値を有し、しきい値Ｉth22はしきい値Ｉth12より大きい値を有する。
【００８２】
＜５．第５の実施の形態＞
次に、第５の実施の形態に係る電源装置５について説明する。電源装置５は、第４の実施の形態に係る電源装置４とは異なる方法でしきい値Ｉthを変更するものである。なお、上記第４の実施の形態に係る電源装置４と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
【００８３】
図１３は、電源装置５の一構成例を表すものである。電源装置５は、誤差アンプ３２と、抵抗素子５１，５２，５３と、演算増幅器５４とを備えている。
【００８４】
誤差アンプ３２の正入力端子は、放電回路２０の抵抗素子２１Ａの他端および抵抗素子２１Ｂの一端に接続される。
【００８５】
抵抗素子５１〜５３および演算増幅器５４は、ヒステリシスコンパレータを構成する。抵抗素子５１の一端には電源電圧Ｖccが供給され、他端は抵抗素子５２，５３の一端および演算増幅器５４の正入力端子に接続される。抵抗素子５２の一端は抵抗素子５１の他端、抵抗素子５３の一端、および演算増幅器５４の正入力端子に接続され、他端は基準電圧線Ｌ２に接続される。抵抗素子５３の一端は抵抗素子５１の他端、抵抗素子５２の一端、および演算増幅器５４の正入力端子に接続され、他端は演算増幅器５４の出力端子に接続される。演算増幅器５４の正入力端子は抵抗素子５１の他端および抵抗素子５２，５３の一端に接続され、負入力端子には誤差アンプ３２の出力電圧が供給され、出力端子は抵抗素子５３の他端に接続される。
【００８６】
電源装置５では、このように、ヒステリシスコンパレータを用いることにより、上記第４の実施の形態の変形例４−１の場合（図１２）と同様に、ヒステリシス特性を用いてＦＥＴ２７をオンオフさせることができる。
【００８７】
また、電源装置５では、誤差アンプ３２の正入力端子を放電回路２０の抵抗素子２１Ａの他端および抵抗素子２１Ｂの一端に接続したので、通常モードＭＡにおけるヒステリシス特性（図１２（Ａ））と、放電モードＭＢにおけるヒステリシス特性（図１２（Ｂ））を、出力電流Ｉout方向に互いにずらすことができる。以下に、この動作について詳細に説明する。
【００８８】
通常モードＭＡでは、放電回路２０のスイッチ２２はオフ状態であるので、抵抗素子２１Ａにおいて電圧降下は生じない。この場合には、誤差アンプ３２は、第４の実施の形態の場合と同様に、出力電流Ｉoutに応じた電圧を出力する。これにより、電源装置５では、図１２（Ａ）に示した特性が実現される。
【００８９】
一方、放電モードＭＢでは、放電回路２０のスイッチ２２はオン状態であるので、抵抗素子２１Ａには、放電電流に応じた電圧降下が生じる。
【００９０】
図１４は、放電モードＭＢにおける電源装置５の動作を表すものである。放電モードＭＢでは、図１４に示したように、放電回路２０のスイッチ２２はオン状態になる。これにより、抵抗素子２１Ａには、放電電流Ｉｒが流れ、抵抗素子２１Ａの両端間には、この放電電流Ｉｒに応じた電圧Ｖｒが生じる。一方、抵抗素子３１には出力電流Ｉoutが流れるので、抵抗素子３１の両端間には、この出力電流Ｉoutに応じた電圧Ｖshuntが生じる。よって、誤差アンプ３２の入力電圧Ｖｉは、電圧Ｖshuntと電圧Ｖｒの差（Ｖｉ＝Ｖshunt−Ｖｒ）で表すことができる。通常モードＭＡではこの電圧Ｖｒが生じない（Ｖｒ＝０）が、放電モードＭＢではこの電圧Ｖｒが生じるので、放電モードＭＢでは、誤差アンプ３２の入力電圧Ｖｉがこの電圧Ｖｒの分だけ低下する。よって、誤差アンプ３２の出力電圧もまた、同様に低下する。その結果、放電モードＭＢにおけるヒステリシス特性（図１２（Ｂ））は、通常モードＭＡにおけるヒステリシス特性（図１２（Ａ））を、出力電流Ｉoutが大きい方向にシフトしたものとなる。
【００９１】
図１５は、制御装置１１０から電力変換動作の停止指示を受けた時の電源装置５の動作を表すものであり、（Ａ）はＦＥＴ２７のゲート・ソース間の電圧Ｖgsの波形を示し、（Ｂ）は演算増幅器５４の出力電圧（電圧Ｖ５４）の波形を示し、（Ｃ）は誤差アンプ３２の出力電圧（電圧Ｖ３２）の波形を示し、（Ｄ）は演算増幅器５４の正入力端子における電圧Ｖ５１の波形を示し、（Ｅ）は抵抗素子３１における電圧Ｖshuntの波形を示し、（Ｆ）は抵抗素子２１における電圧Ｖｒの波形を示し、（Ｇ）は電源装置５の入力電圧Ｖinの波形を示し、（Ｈ）は電圧Ｖoutの波形を示し、（Ｉ）は電源装置５の出力電圧（電圧Ｖout2）の波形を示す。図１５（Ｃ）において、電圧Ｖ０は、誤差アンプ３２の入力電圧Ｖｉが０Ｖのときの、誤差アンプ３２の出力電圧を示す。この図１５に示した動作は、図１２（Ｂ）において、ＦＥＴ２７をオン状態からオフ状態にする動作に対応する。
【００９２】
タイミングｔ１に先立ち、制御装置１１０は、入力スイッチＳＷinをオフ状態にする。これにより、高圧バッテリＢＨから電源装置１への直流電力の供給が停止される。
【００９３】
そして、制御回路２８が、制御装置１１０から、電力変換動作の停止指示が含まれる制御情報ＩＮＦを受け取り、タイミングｔ１において、放電回路２０のスイッチ２２をオン状態にする。これにより、抵抗素子２１Ａに放電電流Ｉｒが流れ、抵抗素子２１Ａに電圧降下が生じる（図１５（Ｆ））。そして、入力コンデンサＣinに蓄えられていた電力が２次側回路に供給され、放電回路２０により消費される。これにより、電源装置５の入力電圧Ｖinが低下し始める（図１５（Ｇ））。この例では、制御回路２８は、スイッチング回路１１のスイッチングデューティ比を徐々に高くすることにより、電圧Ｖoutを、タイミングｔ１以前よりもやや高い電圧に維持する（図１５（Ｈ））。
【００９４】
そして、タイミングｔ２において、スイッチングデューティ比が最大デューティ比に到達すると、スイッチングデューティ比はこの最大デューティ比に維持される。これ以降、電圧Ｖoutは、入力コンデンサＣinの電圧の低下に応じて低下する（図１５（Ｈ））。このように電圧Ｖoutが低下すると、抵抗素子３１における電圧Ｖshuntが低下し始めるとともに、抵抗素子２１Ａにおける電圧Ｖｒが低下し始める（図１５（Ｅ），（Ｆ））。そして、タイミングｔ３において、電圧Ｖshuntと電圧Ｖｒが交差する。すなわち、このとき、誤差アンプ３２の出力電圧（電圧Ｖ３２）は電圧Ｖ０と交差する（図１５（Ｃ））。このタイミングｔ３以降、電圧Ｖshuntが電圧Ｖｒよりも低くなる。
【００９５】
そして、タイミングｔ４において、誤差アンプ３２の出力電圧（電圧Ｖ３２）は演算増幅器５４の正入力端子における電圧Ｖ５１に到達する（図１５（Ｃ），（Ｄ））。これにより、演算増幅器５４の出力電圧（電圧Ｖ５４）は、低レベルから高レベルに変化する（図１５（Ｂ））。これに応じて、ＦＥＴ２７のゲート・ソース間の電圧Ｖgsが低下し（図１５（Ａ））、ＦＥＴ２７がオフ状態になる。また、演算増幅器５４の出力電圧（電圧Ｖ５４）の変化に応じて、演算増幅器５４の正入力端子における電圧Ｖ５１は高い電圧に遷移する（図１５（Ｄ））。タイミングｔ４より前の期間における電圧Ｖ５１は、しきい値Ｉth22（図１２（Ｂ））に対応し、タイミングｔ４より後の期間における電圧Ｖ５１は、しきい値Ｉth21（図１２（Ｂ））に対応する。
【００９６】
ＦＥＴ２７がオフ状態になるタイミングｔ４では、抵抗素子３１における電圧Ｖshuntは正の電圧であるので（図１５（Ｅ））、出力電流Ｉoutは正である。このように、電源装置５では、放電モードＭＢにおいて、電流の逆流が生じる前に、ＦＥＴ２７をオフ状態にすることができる。言い換えれば、図１２（Ｂ）に示したように、放電モードＭＢにおいて、ＦＥＴ２７をオン状態からオフ状態に切り替えるしきい値Ｉth22を正の値にしたので、電流の逆流が生じる前に、ＦＥＴ２７をオフ状態にすることができる。
【００９７】
ここで、抵抗素子５１〜５３、演算増幅器５４、および駆動回路３５は、本開示における「遮断制御回路」の一具体例に対応する。
【００９８】
以上のように、電源装置５では、ヒステリシスコンパレータを用いるようにしたので、第４の実施の形態に係る電源装置４（図１０）のように制御回路がしきい値電圧Ｖthを変更することなく、ヒステリシス特性を用いてＦＥＴ２７をオンオフさせることができる。
【００９９】
また、電源装置５では、誤差アンプ３２の正入力端子を放電回路２０の抵抗素子２１Ａの他端および抵抗素子２１Ｂの一端に接続した。これにより、電源装置５では、第４の実施の形態に係る電源装置４（図１０）のように制御回路がしきい値電圧Ｖthを変更することなく、通常モードＭＡおよび放電モードＭＢの間で、出力電流Ｉoutのしきい値Ｉthを変更することができる。
【０１００】
以上のように本実施の形態では、誤差アンプの正入力端子を放電回路の抵抗素子２１Ａの他端および抵抗素子２１Ｂの一端に接続したので、通常モードおよび放電モードの間で、出力電流のしきい値を変更することができる。その他の効果は、上記第４の実施の形態の場合と同様である。
【０１０１】
[変形例５−１]
上記実施の形態では、誤差アンプ３２の正入力端子を抵抗素子２１Ａの他端および抵抗素子２１Ｂの一端に接続したが、これに限定されるものではなく、電圧線Ｌ１１と基準電圧線Ｌ２との間の経路に配置された複数の抵抗素子２１のうちのいずれかの抵抗素子２１に接続することができる。
【０１０２】
以上、いくつかの実施の形態および変形例を挙げて本発明を説明したが、本発明はこれらの実施の形態等には限定されず、種々の変形が可能である。
【０１０３】
例えば、上記の各実施の形態等では、電圧を降圧することにより直流電力を変換したが、これに限定されるものではなく、これに代えて、例えば、電圧を昇圧することにより直流電力を変換してもよい。
【０１０４】
例えば、上記の各実施の形態等では、本技術を絶縁型のＤＣ／ＤＣコンバータに適用したが、これに限定されるものではなく、これに代えて、例えばトランスを用いないで構成した非絶縁型のＤＣ／ＤＣコンバータに適用してもよい。
【符号の説明】
【０１０５】
１〜５，２Ｂ，３Ａ，３Ｂ，３Ｃ，３Ｄ…電源装置、１１…スイッチング回路、１２…トランス、１３…整流回路、１４…平滑回路、１４Ａ…コイル、１４Ｂ…コンデンサ、１５…電圧センサ、１６…ドライバ、１７…ダイオード、１８，２８，３８，３８Ａ…制御回路、１９…トランス、２６，２６Ｂ…ドライバ、２７…ＦＥＴ、２７Ａ…ボディダイオード、２７Ｂ…リレー、３１…抵抗素子、３２…誤差アンプ、３３…電圧生成回路、３４…比較器、３５…駆動回路、３６…ＦＥＴ、３６Ａ…ボディダイオード、３９…駆動回路、４９…電圧設定部、５１〜５３…抵抗素子、５４…演算増幅器、９１Ｂ，９２Ｃ…電流センサ、９３Ｄ…電圧センサ、１００…負荷装置、１１０…制御装置、ＢＨ…高圧バッテリ、ＢＬ…低圧バッテリ、Ｃin…入力コンデンサ、Ｉout…出力電流、Ｉth…しきい値、ＬＤ…負荷、Ｌ１１，Ｌ１２…電圧線、Ｌ２…基準電圧線、ＳＷin…入力スイッチ、Ｔ１１，Ｔ１２，Ｔ２１，Ｔ２２…端子、Ｖout…電圧、Ｖth…しきい値電圧。
【図１】
2020054176.tif 000003
【図２】
2020054176.tif 000004
【図３】
2020054176.tif 000005
【図４】
2020054176.tif 000006
【図５】
2020054176.tif 000007
【図６】
2020054176.tif 000008
【図７】
2020054176.tif 000009
【図８】
2020054176.tif 000010
【図９】
2020054176.tif 000011
【図１０】
2020054176.tif 000012
【図１１】
2020054176.tif 000013
【図１２】
2020054176.tif 000014
【図１３】
2020054176.tif 000015
【図１４】
2020054176.tif 000016
【図１５】
2020054176.tif 000017