(57)【要約】【課題】周波数安定精度が改善された発振回路を提供する。【解決手段】周波数可変発振器１０２は、制御信号ＳＣＴＲＬに応じた周波数を有するクロックＣＬＫＯＳＣを生成する。基準電流源１０４は、基準電流ＩＲＥＦ０を生成する。経路セレクタ１０６は、クロックＣＬＫＯＳＣと同期して、基準電流ＩＲＥＦ０を第１経路１０８と第２経路１０９に時分割で振り分ける。Ｆ／Ｖ変換回路１２０は、第１経路１０８と接続されるキャパシタＣを含み、基準電流ＩＲＥＦ１によりキャパシタＣを充電または放電し、検出電圧ＶＣを生成する。基準電圧源１３０は、第２経路１０９と接続される抵抗Ｒを含み、基準電流ＩＲＥＦ２が抵抗Ｒに発生させる電位に応じた基準電圧ＶＲを出力する。フィードバック回路１１０は、検出電圧ＶＣが基準電圧ＶＲに近づくように制御信号ＳＣＴＲＬを調節する。【選択図】図２
2020167527.tif 000002
【特許請求の範囲】
【請求項１】
制御信号に応じた周波数を有するクロックを生成する周波数可変発振器と、
基準電流を生成する基準電流源と、
前記クロックと同期して、前記基準電流を第１経路と第２経路に時分割で振り分ける経路セレクタと、
前記第１経路と接続されるキャパシタを含み、前記基準電流により前記キャパシタを充電または放電し、検出電圧を生成するＦ／Ｖ変換回路と、
前記第２経路と接続される抵抗を含み、前記基準電流が前記抵抗に発生させる電位に応じた基準電圧を出力する基準電圧源と、
前記検出電圧が前記基準電圧に近づくように前記制御信号を調節するフィードバック回路と、
を備えることを特徴とする発振回路。
【請求項２】
前記フィードバック回路は、前記クロックと同期して前記基準電圧と前記検出電圧を比較するクロックドコンパレータを含むことを特徴とする請求項１に記載の発振回路。
【請求項３】
前記周波数可変発振器は電圧制御発振器であり、
前記フィードバック回路は、前記クロックドコンパレータの出力に応じたアップ信号およびダウン信号によって制御されるチャージポンプをさらに含むことを特徴とする請求項２に記載の発振回路。
【請求項４】
前記周波数可変発振器はデジタル制御発振器であり、
前記フィードバック回路は、前記クロックドコンパレータの出力に応じてアップ信号およびダウン信号によって制御されるアップダウンカウンタをさらに含むことを特徴とする請求項２に記載の発振回路。
【請求項５】
前記クロックにもとづいて、前記クロックドコンパレータおよび前記経路セレクタを制御するタイミング発生器をさらに備えることを特徴とする請求項２から４のいずれかに記載の発振回路。
【請求項６】
前記フィードバック回路は、前記クロックと同期したオフセットキャンセル機構を有するエラーアンプを含むことを特徴とする請求項１に記載の発振回路。
【請求項７】
前記経路セレクタが前記基準電流を前記第１経路に振り分けている期間、前記第２経路にダミーの基準電流を供給するダミー電流源をさらに備えることを特徴とする請求項１に記載の発振回路。
【請求項８】
前記キャパシタは制御コードに応じて制御可能な可変容量を含み、
前記発振回路は、
前記クロックの周波数が外部から入力される基準クロックの周波数に近づくように制御コードを生成するＦＬＬ（Frequency Locked Loop）回路と、
前記ＦＬＬ回路がロックした状態の前記制御コードを不揮発的に保持するメモリと、
をさらに備えることを特徴とする請求項１から７のいずれかに記載の発振回路。
【請求項９】
請求項１から８のいずれかに記載の発振回路と、
前記発振回路が生成するクロックを受ける回路ブロックと、
を備えることを特徴とする半導体装置。
【請求項１０】
請求項１から８のいずれかに記載の発振回路を備えることを特徴とするオシレータＩＣ（Integrated Circuit）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップに集積可能な発振回路に関する。
【背景技術】
【０００２】
デジタル回路や周波数シンセサイザは、その動作に基準クロックを必要とする。基準クロックの発生には、発振器が用いられる。発振器には、水晶やセラミック、ＭＥＭＳ（Micro Electro Mechanical Systems）を用いた振動子、ＬＣ発振器、ＣＲ発振器、リングオシレータ、マルチバイブレータ、弛張型発振器などがある。
【０００３】
水晶、セラミック、ＭＥＭＳなどを用いる発振器は、高精度なクロック周波数が得られるが、標準的な半導体プロセスで製造できないため、外付けの発振器を追加する必要があり、コストアップの要因となる。
【０００４】
発振器を半導体チップに集積化したい場合、ＣＲ発振器、ＬＣ発振器、リングオシレータ、マルチバイブレータや弛張型発振器が用いられるが、発振周波数が、製造ばらつき、温度変動、電圧変動に依存するため、高い周波数安定精度を得ることが難しい。
【０００５】
半導体チップに集積化可能な発振器として比較的高精度なものとして、フィードバックループ型の発振器が提案されている。図１は、フィードバックループ型発振器のブロック図である。フィードバックループ型発振器３０は、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）４４、分周器３４、Ｆ／Ｖ（周波数−電圧）変換回路３６、基準電圧源３８、エラーアンプ４０、フィルタ４２を備える。
【０００６】
電圧制御発振器４４は、制御電圧ＶＣＴＲＬに応じた周波数で発振する。分周器３４は、電圧制御発振器４４の出力クロックＣＬＫＯＳＣを１／Ｎ分周する。Ｆ／Ｖ変換回路３６は、キャパシタＣおよびスイッチＳＷを含むスイッチドキャパシタ回路と把握できる。スイッチドキャパシタ回路は、１／（Ｃ×ｆＳＷ）の等価抵抗を有するから、この等価抵抗に基準電流ＩＲＥＦ１が流れることにより、式（１）の検出電圧ＶＣが生成される。
ＶＣ∝ＩＲＥＦ１／（Ｃ×ｆＳＷ）      …（１）
この検出電圧ＶＣは、キャパシタＣならびにスイッチング周波数ｆＳＷ（すなわち分周クロックの周波数ｆＤＩＶ）に反比例し、基準電流ＩＲＥＦ１に比例する。
【０００７】
基準電圧源３８は、抵抗Ｒを含み、抵抗Ｒおよび基準電流ＩＲＥＦ２に比例する基準電圧ＶＲを生成する。
ＶＲ∝ＩＲＥＦ２×Ｒ      …（２）
【０００８】
エラーアンプ（コンパレータ）４０は、基準電圧ＶＲと検出電圧ＶＣの誤差を増幅する。フィルタ４２は、エラーアンプ４０の出力を平滑化し、制御電圧ＶＣＴＲＬを生成する。
【０００９】
このフィードバックループ型発振器３０によれば、ＶＣ＝ＶＲが成り立つように、言い換えれば式（３）が成り立つようにフィードバックがかかる。
ＩＲＥＦ１／（Ｃ×ｆＤＩＶ）＝ＩＲＥＦ２×Ｒ      …（３）
したがってＩＲＥＦ１＝ＩＲＥＦ２が成り立つとき、フィードバックループの安定化後において、分周クロックＣＬＫＤＩＶの周波数ｆＤＩＶおよびオシレータクロックＣＬＫＯＳＣの周波数ｆＯＳＣは、それぞれ式（４）、（５）で与えられる。
ｆＤＩＶ＝１／ＣＲ      …（４）
ｆＯＳＣ＝Ｎ×ｆＤＩＶ＝Ｎ／ＣＲ    …（５）
【先行技術文献】
【非特許文献】
【００１０】
【非特許文献１】K. Lasanen, E. Raisanen-Ruotsalainen, J. Kostamovaara, "A 1-V, SELF ADJUSTING, 5-MHz CMOS RC-OSCILLATOR", 2002 IEEE International Symposium on Circuits and Systems. Proceedings (Cat. No.02CH37353), Phoenix-Scottsdale, AZ, USA, 2002, pp. IV-IV.
【非特許文献２】Ken Ueno, Tetsuya Asai, Yoshihito Amemiya, "A 30-MHz, 90-ppm／℃ Fully-integrated Clock Reference Generator with Frequency-locked Loop", 2009 Proceedings of ESSCIRC, Athens, 2009, pp. 392-395.
【非特許文献３】Myungjoon Choi, Suyoung Bang, Tae-Kwang Jang, David Blaauw, Dennis Sylvester, "A 99nW 70.4kHz Resistive Frequency Locking On-Chip Oscillator with 27.4ppm／℃ Temperature Stability", 2015 Symposium on VLSI Circuits (VLSI Circuits), Kyoto, 2015, pp. C238-C239.
【非特許文献４】Myungjoon Choi, Taekwang Jang, Suyoung Bang, Yao Shi, David Blaauw, Dennis Sylvester, "A 110nW Resistive Frequency Locked On-Chip Oscillator with 34.3ppm／℃ Temperature Stability for System-on-Chip Designs", IEEE Journal of Solid-State Circuits, vol. 51, no. 9, pp. 2106-2118, Sept. 2016
【非特許文献５】Timothy O'Shaughnessy, "A CMOS, self calibrating, 100 MHz RC-oscillator for ASIC applications", Proceedings of Eighth International Application Specific Integrated Circuits Conference, Austin, TX, USA, 1995, pp. 279-282.
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明者は、図１のフィードバックループ型発振器３０について検討した結果、以下の課題を認識するに至った。
【００１２】
図１のフィードバックループ型発振器３０では、Ｆ／Ｖ変換回路３６で使用される基準電流ＩＲＥＦ１と、基準電圧源３８で使用される基準電流ＩＲＥＦ２は、基準電流源３９が生成する基準電流ＩＲＥＦ０をカレントミラー回路によってコピーして生成される。しかしながら、カレントミラー回路のミラー比がばらついたり変動したりすると、ＩＲＥＦ１≠ＩＲＥＦ２となり、クロックの周波数ｆＤＩＶは式（６）に変化する。
ｆＤＩＶ＝１／ＣＲ×ＩＲＥＦ１／ＩＲＥＦ２      …（６）
【００１３】
２つの基準電流ＩＲＥＦ１とＩＲＥＦ２の誤差は、プロセスばらつき、温度変動、電源電圧変動の影響を受けるため、この誤差は、フィードバックループ型発振器３０の周波数安定精度を劣化させる。なおこの問題を当業者の一般的な認識と捉えてはならない。
【００１４】
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、周波数安定精度が改善された発振回路の提供にある。
【課題を解決するための手段】
【００１５】
本発明のある態様は、発振回路に関する。発振回路は、制御信号に応じた周波数のクロックを生成する周波数可変発振器と、基準電流を生成する基準電流源と、クロックと同期して基準電流を第１経路と第２経路に時分割で振り分ける経路セレクタと、第１経路と接続されるキャパシタを含み、基準電流によりキャパシタを充電または放電し、検出電圧を生成するＦ／Ｖ変換回路と、第２経路と接続される抵抗を含み、基準電流が抵抗に発生させる電位に応じた基準電圧を出力する基準電圧源と、検出電圧が基準電圧に近づくように制御信号を調節するフィードバック回路と、を備える。
【００１６】
なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１７】
本発明のある態様によれば、周波数安定精度の高い発振回路を、半導体チップに集積化できる。
【図面の簡単な説明】
【００１８】
【図１】フィードバックループ型発振器の回路図である。
【図２】実施の形態に係る発振回路の回路図である。
【図３】第１実施例に係る発振回路の回路図である。
【図４】図３の発振回路の動作波形図である。
【図５】第２実施例に係る発振回路の回路図である。
【図６】第３実施例に係る発振回路の回路図である。
【図７】図６の発振回路の動作波形図である。
【図８】第４実施例に係る発振回路の回路図である。
【図９】図９（ａ）、（ｂ）は、発振回路を備える半導体装置を示す図である。
【発明を実施するための形態】
【００１９】
（実施の形態の概要）
本明細書に開示される一実施の形態は、発振回路に関する。発振回路は、制御信号に応じた周波数を有するクロックを生成する周波数可変発振器と、基準電流を生成する基準電流源と、クロックと同期して基準電流を第１経路と第２経路に時分割で振り分ける経路セレクタと、第１経路と接続されるキャパシタを含み、基準電流によってキャパシタを充電または放電し、検出電圧を生成するＦ／Ｖ変換回路と、第２経路と接続される抵抗を含み、抵抗に生ずる電位に応じた基準電圧を発生する基準電圧源と、検出電圧が基準電圧に近づくように制御信号を調節するフィードバック回路と、を備える。
【００２０】
この態様によると、基準電圧と検出電圧を、共通の電流源が生成する基準電流にもとづいて時分割で生成することにより、２つの基準電流を用いたときに生ずる問題を解決でき、周波数精度の高いクロックを生成できる。
【００２１】
フィードバック回路は、クロック制御によるオフセットキャンセル機構をもったエラーアンプや、クロックと同期して基準電圧と検出電圧を比較するクロックドコンパレータを含んでもよい。時間的に不連続動作するコンパレータを用いることで、時分割で発生する検出電圧と基準電圧とを好適に比較することが可能となる。
【００２２】
エラーアンプを用いる系では、アンプの有限ゲインに起因してシステムオフセットが発生する。エラーアンプに代えてクロックドコンパレータを用い、チャージポンプ型ＰＬＬ回路と同様の完全積分型のシステムを形成することによりＤＣゲインを無限とすることができ、システムオフセットを理論上除去できる。
【００２３】
周波数可変発振器は電圧制御発振器であってもよい。フィードバック回路は、クロックドコンパレータの出力に応じたアップ信号およびダウン信号によって制御されるチャージポンプをさらに含んでもよい。
【００２４】
周波数可変発振器はデジタル制御発振器であり、フィードバック回路は、クロックドコンパレータの出力に応じたアップ信号およびダウン信号によって制御されるアップダウンカウンタをさらに含んでもよい。
【００２５】
発振回路は、クロックにもとづいて、クロックドコンパレータおよび経路セレクタを制御するタイミング発生器をさらに備えてもよい。
【００２６】
周波数発振器は、経路セレクタが基準電流を第１経路に振り分けている期間、第２経路にダミーの基準電流を供給するダミー電流源をさらに備えてもよい。これにより、基準電圧の電圧レベルを、クロック１サイクルの間、実質的に一定に保つことができ、基準電圧のセトリング時間を短縮できる。
【００２７】
キャパシタは制御コードに応じて制御可能な可変容量を含んでもよい。発振回路は、クロックの周波数が外部から入力される基準クロックの周波数に近づくように制御コードを生成するＦＬＬ（Frequency Locked Loop）回路と、ＦＬＬ回路がロックした状態の制御コードを不揮発的に保持するメモリと、をさらに備えてもよい。これにより、キャパシタや基準抵抗のプロセスばらつきを吸収し、周波数精度をさらに高めることができる。
【００２８】
（実施の形態）
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２９】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【００３０】
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【００３１】
図２は、実施の形態に係る発振回路１００の回路図である。発振回路１００は、抵抗Ｒ，キャパシタＣに応じて定まる周波数ｆＯＵＴを有する出力クロックＣＬＫＯＵＴを生成する。発振回路１００は、周波数可変発振器１０２、基準電流源１０４、経路セレクタ１０６、Ｆ／Ｖ（周波数−電圧）変換回路１２０、基準電圧源１３０、フィードバック回路１１０、タイミング発生器１７０を備え、ひとつの半導体基板に集積化される。
【００３２】
周波数可変発振器１０２は、制御信号ＳＣＴＲＬに応じた周波数ｆＯＳＣを有するオシレータクロックＣＬＫＯＳＣを生成する。周波数可変発振器１０２は後述するように、ＶＣＯ（Voltage Controlled Oscillator）であってもよいし、ＤＣＯ（Digital Controlled Oscillator）であってもよく、その回路形式は限定されない。本実施の形態では、オシレータクロックＣＬＫＯＳＣが、発振回路１００の出力ＣＬＫＯＵＴとして取り出される。
【００３３】
基準電流源１０４は、基準電流ＩＲＥＦ０を生成する。経路セレクタ１０６は、オシレータクロックＣＬＫＯＳＣにもとづいて生成される選択信号ＳＥＬに応じて、基準電流ＩＲＥＦ０を第１経路１０８と第２経路１０９に時分割で振り分ける。第１経路１０８に流れる基準電流ＩＲＥＦ１と、第２経路１０９に流れる基準電流ＩＲＥＦ２は、いずれも基準電流ＩＲＥＦ０と等しくなる。
ＩＲＥＦ１＝ＩＲＥＦ２＝ＩＲＥＦ０
【００３４】
経路セレクタ１０６は、オシレータクロックＣＬＫＯＳＣの周期に比例した充電時間ＴＣＨＧ（たとえば連続する４周期のうち、２周期）、第１経路１０８側を選択してもよい。
【００３５】
Ｆ／Ｖ変換回路１２０は、第１経路１０８と接続されるキャパシタＣを含む。Ｆ／Ｖ変換回路１２０は、第１経路１０８に流れる基準電流ＩＲＥＦ１によりキャパシタＣを充電し、検出電圧ＶＣを生成する。キャパシタＣは、経路セレクタ１０６から基準電流ＩＲＥＦ１が供給される充電時間ＴＣＨＧの間、充電される。
【００３６】
初期化スイッチＳＷ１１はキャパシタＣと並列に接続される。初期化スイッチＳＷ１１は、リセット信号ＲＳＴに応じて制御される。初期化スイッチＳＷ１１は、充電開始に先だちオンとなり、キャパシタＣの電荷、すなわち検出電圧ＶＣを動作サイクルごとに初期化する。初期化スイッチＳＷ１１は充電時間ＴＣＨＧの間はオフである。
【００３７】
充電時間の経過後、キャパシタＣに発生する検出電圧ＶＣは式（７）で表される。
ＶＣ＝ＩＲＥＦ１×ＴＣＨＧ／Ｃ＝ＩＲＥＦ０×ＴＣＨＧ／Ｃ      …（７）
【００３８】
基準電圧源１３０は、第２経路１０９と接続される抵抗Ｒを含み、第２経路１０９に流れる基準電流ＩＲＥＦ２が抵抗Ｒに発生させる電位に応じた基準電圧ＶＲを出力する。
ＶＲ＝ＩＲＥＦ２×Ｒ＝ＩＲＥＦ０×Ｒ        …（８）
【００３９】
フィードバック回路１１０は、式（７）の検出電圧ＶＣが基準電圧ＶＲに近づくように制御信号ＳＣＴＲＬを調節する。定常状態では、式（７）の検出電圧ＶＣと式（８）の基準電圧ＶＲは等しいから、式（９）を得る。
１／ＴＣＨＧ＝１／ＣＲ    …（９）
【００４０】
充電時間ＴＣＨＧは、オシレータクロックＣＬＫＯＳＣの周期に比例（発振周波数ｆＯＳＣに反比例）し、定数Ａを用いて式（１０）で表される。
ＴＣＨＧ＝Ａ／ｆＯＳＣ      …（１０）
【００４１】
式（９）、（１０）から、オシレータクロックＣＬＫＯＳＣの周波数ｆＯＳＣは、式（１１）の値に安定化される。
ｆＯＳＣ＝Ａ／ＣＲ    …（１１）
【００４２】
タイミング発生器１７０は、オシレータクロックＣＬＫＯＳＣにもとづいて、ＳＥＬ信号およびＲＳＴ信号を生成する。たとえばタイミング発生器１７０は、オシレータクロックＣＬＫＯＳＣ（あるいは分周クロックＣＬＫＤＩＶ）を分周し、分周後のクロックを論理演算することにより、ＳＥＬ信号，ＲＳＴ信号を生成してもよい。
【００４３】
以上が発振回路１００の基本構成である。この発振回路１００によれば、Ｆ／Ｖ変換回路１２０に供給される基準電流ＩＲＥＦ１と、基準電圧源１３０に供給される基準電流ＩＲＥＦ２が等しくなることが保証される。したがって理論上、基準電流ＩＲＥＦ１，ＩＲＥＦ２の誤差が発生せず、高精度なクロックを生成できる。続いて、より具体的な実施例を説明する。
【００４４】
図３は、第１実施例に係る発振回路１００Ａの回路図である。この実施例において周波数可変発振器１０２はＶＣＯである。経路セレクタ１０６は、排他的にオンとなる第１スイッチＳＷ２１、第２スイッチＳＷ２２を含む。第１スイッチＳＷ２１、第２スイッチＳＷ２２はＳＥＬ信号およびその反転信号ＳＥＬｘに応じて相補的に制御される。
【００４５】
発振回路１００Ａは、１／２分周器１０３を備える。１／２分周器１０３は、オシレータクロックＣＬＫＯＳＣを１／２分周し、出力クロックＣＬＫＯＵＴを生成する。
【００４６】
フィードバック回路１１０Ａは、クロックドコンパレータ１１２、チャージポンプ１１４、ループフィルタ１１６を含む。クロックドコンパレータ１１２は、出力クロックＣＬＫＯＳＣにもとづくタイミング信号（ＣＯＭＰ信号）と同期して、基準電圧ＶＲと検出電圧ＶＣを比較する。クロックドコンパレータ１１２の出力は、アップ（ＵＰ）信号、ダウン（ＤＮ）信号に変換される。
【００４７】
チャージポンプ１１４は、ＵＰ信号／ＤＮ信号に応じてキャパシタＣＣＰを充電／放電する。キャパシタＣＰの電圧ＶＣＰはループフィルタ１１６を経由し、制御電圧ＶＣＴＲとして周波数可変発振器１０２であるＶＣＯに供給される。キャパシタＣＣＰ自体がフィルタとして機能するため、電圧ＶＣＰの変動がＶＣＯの周波数変動に与える影響が十分に小さい場合、ループフィルタ１１６を削除することができる。
【００４８】
タイミング発生器１７０Ａは、オシレータクロックＣＬＫＯＳＣにもとづいて、ＳＥＬ信号、ＲＳＴ信号およびＣＯＭＰ信号を生成する。なお、タイミング発生器１７０Ａの前段には、図１の分周器４に相当する分周器１７２を設けてもよい。この場合、タイミング発生器１７０Ａは、分周後のクロックＣＬＫＤＩＶにもとづいてタイミング信号ＳＥＬ，ＲＳＴ，ＣＯＭＰを生成する。オシレータクロックＣＬＫＯＳＣの周波数ｆＯＳＣは、分周比Ｎに応じてスケーリングされる。
【００４９】
続いてその例示的な動作を説明する。図４は、図３の発振回路１００Ａの動作波形図である。図４には、連続する３動作サイクルの波形が示されており、ｆ１，ｆ２，ｆ３は、１，２，３番目サイクルのオシレータクロックＣＬＫＯＳＣの周波数ｆＯＳＣを表す。分周器１７２の分周比Ｎは１とする。
【００５０】
この例では、発振回路１００Ａは、オシレータクロックＣＬＫＯＳＣの４周期を１動作サイクルとする。具体的には、オシレータクロックＣＬＫＯＳＣの４周期のうち、２周期ごとにＳＥＬ信号がハイとローを繰り返す。経路セレクタ１０６は、ＳＥＬ信号がハイのとき第１経路１０８側にオンし、ローのときに第２経路１０９側にオンする。
【００５１】
またオシレータクロックＣＬＫＯＳＣの４周期のうち、最後の１周期においてＲＳＴ信号がアサート（たとえばハイ）され、初期化スイッチＳＷ１１がオンとなる。
【００５２】
１番目の動作サイクルに着目する。ＳＥＬ信号がハイの間、充電時間ＴＣＨＧ１となり、基準電流ＩＲＥＦ１がキャパシタＣに供給され、検出電圧ＶＣが上昇する。ＳＥＬ信号がローとなると、基準電流ＩＲＥＦ１がゼロとなり、検出電圧ＶＣの上昇は停止する。検出電圧ＶＣは、ＲＳＴ信号がアサートされるまでの間、キャパシタＣに保持される。すなわちキャパシタＣは、サンプルホールド回路としても機能している。
【００５３】
ＳＥＬ信号がローとなると、基準電流ＩＲＥＦ１が基準抵抗Ｒに流れ、基準電圧ＶＲが発生する。基準電圧ＶＲがセトリングした後に、ＣＯＭＰ信号がアサート（ハイ）される。ＣＯＭＰ信号のアサートに応答して、クロックドコンパレータ１１２は、検出電圧ＶＣと基準電圧ＶＲを比較する。１番目の動作サイクルにおいて、ＶＣ＜ＶＲであり、ＤＮ信号がアサートされる。ＤＮ信号のアサートに応答して、チャージポンプ電圧ＶＣＰは低下し、制御電圧ＶＣＴＲＬは上昇し、次の動作サイクルの発振周波数ｆ２が低下する（ｆ１＞ｆ２）。
【００５４】
２番目の動作サイクルも同様に動作する。クロックＣＬＫＯＳＣの周波数が低下しているため、ＳＥＬ信号のハイの長さ、すなわち充電時間ＴＣＨＧ２は長くなる。したがって、検出電圧ＶＣのピークは、前の動作サイクルより高くなる。そしてＣＯＭＰ信号に応じて電圧比較が行われる。この動作サイクルにおいてもＶＣ＜ＶＲであり、ＤＮ信号がアサートされる。ＤＮ信号のアサートに応答して、チャージポンプ電圧ＶＣＰは低下し、制御電圧ＶＣＴＲＬは上昇し、次の動作サイクルの発振周波数ｆ３がさらに低下する（ｆ２＞ｆ３）
【００５５】
３番目では、ＳＥＬ信号のハイの長さ、すなわち充電時間ＴＣＨＧ３はさらに長くなる。したがって、検出電圧ＶＣのピークは、前の動作サイクルより高くなる。この動作サイクルにおいてはＶＲ＜ＶＣとなり、ＵＰ信号がアサートされる。ＵＰ信号のアサートに応答して、チャージポンプ電圧ＶＣＰは増加し、制御電圧ＶＣＴＲＬは低下し、次の動作サイクルの発振周波数ｆ４は上昇する。（ｆ３＜ｆ４）
【００５６】
この動作を繰り返すことにより、フィードバックがかかる。第１実施例では、充電時間ＴＣＨＧは、出力クロックＣＬＫＯＵＴの１周期と等しく、式（１０）の比例係数Ａは１である。したがって図３の発振回路１００Ａによれば、式（１２）で表される周波数ｆＯＵＴを有する出力クロックＣＬＫＯＵＴを生成できる。
ｆＯＵＴ＝１／ＣＲ    …（１２）
【００５７】
１／２分周器１０３を省略して、オシレータクロックＣＬＫＯＳＣを出力クロックＣＬＫＯＵＴとしてもよい。その場合Ａ＝１／２となり、ｆＯＵＴ＝２／ＣＲとなる。要するに、出力クロックＣＬＫＯＵＴは、オシレータクロックＣＬＫＯＳＣまたはその分周クロックとすることができる。
【００５８】
以上が発振回路１００Ａの動作である。この発振回路１００Ａによれば、基準電圧ＶＲと検出電圧ＶＣを、共通の電流源１０４が生成する基準電流ＩＲＥＦ０を利用して時分割で生成することにより、図１を参照して説明した基準電流ＩＲＥＦ１、ＩＲＥＦ２のばらつきの問題を解消でき、周波数精度の高いクロックを生成できる。
【００５９】
また時間的に不連続動作するクロックドコンパレータ１１２を用いることで、時分割で発生する検出電圧ＶＣと基準電圧ＶＲとを好適に比較することが可能となる。エラーアンプを用いる系では、アンプの有限ゲインに起因してシステムオフセットが発生するところ、図３のように、チャージポンプ型ＰＬＬ回路と同様の完全積分型のシステムを形成することによりＤＣゲインを無限とすることができ、システムオフセットを理論上除去できるという利点もある。
【００６０】
加えて、図１の構成では、抵抗Ｒに常に電流ＩＲＥＦ２が流れているため、無駄な電力が定常的に消費される。これに対して本実施例によれば、電流ＩＲＥＦ０を時分割で利用することにより、無駄な電力消費を削減できる。
【００６１】
（第２実施例）
図５は、第２実施例に係る発振回路１００Ｂの回路図である。発振回路１００Ｂの構成について、図４の発振回路１００Ａとの相違点を説明する。周波数可変発振器１０２は、制御コードＤＣＴＲＬに応じた周波数で発振するＤＣＯである。フィードバック回路１１０Ｂは、チャージポンプ１１４に代えてアップダウンカウンタ１１８を備える。アップダウンカウンタ１１８は、クロックドコンパレータ１１２の出力に応じて、カウントアップ／カウントダウンし、制御コードＤＣＴＲＬを生成する。
【００６２】
図５の発振回路１００Ｂによれば、図３の発振回路１００Ａと同様の効果が得られる。
【００６３】
（第３実施例）
図４の動作では、充電時間ＴＣＨＧの間、基準電圧ＶＲが０Ｖまで低下する。第２スイッチＳＷ２２や抵抗Ｒ、クロックドコンパレータ１１２の入力、そしてそれらを接続する配線等は無視できない寄生容量を有するため、基準電圧ＶＲが０Ｖから正規の電圧レベルに復帰するまでには遅延が生ずる。オシレータクロックＣＬＫＯＳＣの周波数ｆＯＳＣが高くなると、この遅延が比較動作に問題を引き起こす可能性がある。第３実施例では、この問題を解決するための改良を説明する。
【００６４】
図６は、第３実施例に係る発振回路１００Ｃの回路図である。発振回路１００Ｃは、図２の発振回路１００に加えて、ダミー電流源１０５、経路セレクタ１０７およびダミー抵抗Ｒ’を含む。
【００６５】
ダミー電流源１０５は、基準電流ＩＲＥＦ０と同じ量のダミー電流ＩＲＥＦ’を生成する。経路セレクタ１０７は、第２経路１０９および第３経路１０９ｄと接続される。第３経路１０９ｄには、抵抗Ｒと抵抗値が等しいダミー抵抗Ｒ’を設けるとよい。これは、経路セレクタ１０７に接続される各配線の電圧変動を抑え、より早く正規の電圧レベルに復帰できる効果を与える。しかしながらダミー電流ＩＲＥＦ’を捨てるだけで十分に電圧変動を抑制できる場合、ダミー抵抗Ｒ’を削除してもよい。
【００６６】
経路セレクタ１０７は、ダミー電流源１０５と第２経路１０９の間に設けられるスイッチＳＷ３１と、ダミー電流源１０５と第３経路１０９ｄの間に設けられるスイッチＳＷ３２を含む。経路セレクタ１０６が基準電流ＩＲＥＦ０を第１経路１０８に振り分けている期間（すなわち充電期間ＴＣＨＧの間）、スイッチＳＷ３１はオンとなり、ダミー電流ＩＲＥＦ’は第２経路１０９に供給される。また経路セレクタ１０６が基準電流ＩＲＥＦ０を第２経路１０９に振り分けている期間、スイッチＳＷ３２はオンとなり、ダミー電流ＩＲＥＦ’は第３経路１０９ｄに供給される。
【００６７】
図７は、図６の発振回路１００Ｃの動作波形図である。充電期間ＴＣＨＧの間、抵抗Ｒには、ダミー電流ＩＲＥＦ’が供給される。したがって基準電圧ＶＲは０Ｖまで低下せず、ＩＲＥＦ’×Ｒを維持する。ＳＥＬｘ信号がハイとなり、基準電流ＩＲＥＦ２が抵抗Ｒに供給されると、基準電圧ＶＲは短い時間で正規の電圧レベルＲ×ＩＲＥＦ２に収束する。
【００６８】
このように第３実施例によれば、基準電圧ＶＲの変動を抑制できる。これにより、基準電圧ＶＲの安定時間の制約が緩和されるため、より高速な動作が可能となる。なお、ダミー電流ＩＲＥＦ’が常に流れるため、第２実施例よりは消費電力が増大する。
【００６９】
（第４実施例）
上述のように、発振回路１００の発振周波数は、キャパシタＣの容量と、抵抗Ｒの抵抗値で規定されため、容量Ｃや抵抗Ｒがプロセスばらつきによって変動すると、発振周波数に誤差が生ずる。第４実施例では周波数のキャリブレーションについて説明する。
【００７０】
図８は、第４実施例に係る発振回路１００Ｄの回路図である。周波数のキャリブレーションは、キャパシタＣの容量値を微調節することにより行われる。キャパシタＣは、固定容量Ｃｆと、デジタル制御可能な可変容量Ｃｖを含む。可変容量Ｃｖの構成は特に限定されず、公知技術を用いればよい。
【００７１】
発振回路１００Ｄは、ＦＬＬ（Frequency Locked Loop）回路１９０を備える。周波数のキャリブレーションに際して、ＦＬＬ回路１９０には外部から誤差を含まない基準クロックＣＬＫＲＥＦが与えられる。ＦＬＬ回路１９０は、発振回路１００の出力クロックＣＬＫＯＵＴの周波数の差に応じた制御コードＣＮＴを生成し、可変容量Ｃｖの容量値を変化させる。
【００７２】
ＦＬＬ回路１９０は、周波数検出器（ＦＤ：Frequency Detector）１９２、メモリ１９４、セレクタ１９６を含む。キャリブレーション時にセレクタ１９６は周波数検出器１９２の出力を選択する。周波数検出器１９２は、ＣＬＫＯＵＴ信号とＣＬＫＲＥＦ信号の周波数の差分を検出し、差分に応じて可変容量Ｃｖの増減させる。具体的には、ＣＬＫＯＵＴ信号の周波数の方が低ければ可変容量Ｃｖが小さくなるよう、ＣＬＫＯＵＴ信号の周波数の方が高ければ可変容量Ｃｖを大きくなるように、制御コードＣＮＴを変化させる。この動作を繰り返すことにより、やがてＦＬＬがロックし、ＣＬＫＯＵＴ信号の周波数が、基準クロックＣＬＫＲＥＦの周波数と一致する。最終的な制御コードＣＮＴが、メモリ１９４に書き込まれ、不揮発的に保持される。一旦キャリブレーションが完了した後は、セレクタ１９６はメモリ１９４に格納される制御コードＣＮＴを選択する。なお可変容量Ｃｖの代わりに、抵抗Ｒを直接キャリブレーションしてもよい。
【００７３】
このようにＦＬＬ回路１９０を追加することにより、周波数の精度をさらに高めることができる。
【００７４】
＜用途＞
図９（ａ）、（ｂ）は、発振回路１００を備える半導体装置を示す図である。図９（ａ）の半導体装置２００Ａは、オシレータ２０２と、回路ブロック２０４を備える。オシレータ２０２は上述の発振回路１００であり、キャパシタＣ、抵抗Ｒに応じて定まる周波数の基準クロックＣＬＫＲＥＦを発生する。回路ブロック２０４は、（i）基準クロックＣＬＫＲＥＦと同期して演算処理を行うロジック回路を含んでもよい。あるいは回路ブロック２０４は、（ii）基準クロックＣＬＫＲＥＦを逓倍し、高周波（ＲＦ）信号を生成するＰＬＬ回路（周波数シンセサイザ）を含んでもよい。ＲＦ信号は、Ａ／ＤコンバータやＤ／Ａコンバータのクロックとして利用してもよい。あるいは回路ブロック２０４は、ＲＦ信号を利用する無線通信の変調器や復調器を含んでもよい。
【００７５】
図９（ｂ）の半導体装置２００Ｂは、発振回路１００を備えるシリコンオシレータＩＣである。シリコンオシレータＩＣは、従来の水晶発振器（ＣＸＯ）の代替として回路システム２１０に組み込まれ、基準クロックＣＬＫＲＥＦは、マイコン２１２やＡＳＩＣ（Application Specific Integrated Circuit）２１４などに供給される。
【００７６】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００７７】
実施の形態では、Ｆ／Ｖ変換回路１２０は、基準電流ＩＲＥＦ１によってキャパシタＣを充電し、充電後の電圧を検出電圧としたがその限りでない。それとは反対に、キャパシタＣを基準電流ＩＲＥＦによって放電し、放電後の電圧を検出電圧ＶＣとしてもよい。
【００７８】
タイミング信号ＳＥＬ，ＲＳＴ，ＣＯＭＰの波形、シーケンスは例示に過ぎず、同じ動作が可能であれば、各信号の波形は適宜変更することができる。
【００７９】
実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００８０】
１００  発振回路
１０２  周波数可変発振器
１０４  基準電流源
１０５  ダミー電流源
１０６，１０７  経路セレクタ
１０８  第１経路
１０９  第２経路
ＳＷ２１  第１スイッチ
ＳＷ２２  第２スイッチ
１２０  Ｆ／Ｖ変換回路
Ｃ  キャパシタ
ＳＷ１１  初期化スイッチ
１３０  基準電圧源
Ｒ  基準抵抗
ＶＲ  基準電圧
ＶＣ  検出電圧
１１０  フィードバック回路
１１２  クロックドコンパレータ
１１４  チャージポンプ
１１８  アップダウンカウンタ
１７０  タイミング発生器
１９０  ＦＬＬ回路
１９２  周波数検出器
１９４  メモリ
１９６  セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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