(57)【要約】【課題】  より高性能の記憶装置の製造方法を提供する。【解決手段】  一実施形態による記憶装置の製造方法は、下地の上に、間隔をおいて第１積層体および第２積層体を形成することを含む。第１積層体の側面上の第１部分、第２積層体の側面上の第２部分、および第１積層体ならびに第２積層体の間の下地の上の第３部分を有する第１絶縁体が形成される。イオンビームを用いて、第１絶縁体の第３部分を残しながら、第１絶縁体の第１部分の一部および第２部分の一部が薄くされる。第１絶縁体の第１部分と第１絶縁体の第２部分の間に第２絶縁体が形成される。【選択図】      図９
2020167210.tif 000002
【特許請求の範囲】
【請求項１】
下地の上に、間隔をおいて第１積層体および第２積層体を形成することと、
前記第１積層体の側面上の第１部分、前記第２積層体の側面上の第２部分、および前記第１積層体ならびに前記第２積層体の間の前記下地の上の第３部分を有する第１絶縁体を形成することと、
イオンビームを用いて、前記第１絶縁体の前記第３部分を残しながら、前記第１絶縁体の前記第１部分の一部および前記第２部分の一部を薄くすることと、
前記第１絶縁体の前記第１部分と前記第１絶縁体の前記第２部分の間に第２絶縁体を形成することと、
を備える記憶装置の製造方法。
【請求項２】
前記第２絶縁体は、第１面および前記第１面と対向する第２面を有する第１部分を含み、前記第１面は前記第１積層体の前記第１部分に接し、前記第２面は前記第２積層体の前記第２部分に接する、
請求項１の記憶装置の製造方法。
【請求項３】
前記第１積層体または前記第２積層体は、磁気抵抗効果を示す素子を含む、
請求項１の記憶装置の製造方法。
【請求項４】
前記第１絶縁体の前記第１部分および前記第１絶縁体の前記第２部分を薄くすることは、前記第１積層体の前記側面または前記第２積層体の前記側面の延びる方向に対して第１角度を有するイオンビームを照射することを含む、
請求項１の記憶装置の製造方法。
【請求項５】
前記第１積層体または前記第２積層体は、双方向スイッチング素子を含む、
請求項１の記憶装置の製造方法。
【請求項６】
下地の上の第１積層体であって、前記第１積層体は磁気抵抗効果を示す素子を含む、第１積層体と、
前記下地の上で前記第１積層体との間隔を有する第２積層体であってであって、前記第２積層体は磁気抵抗効果を示す素子を含む、第２積層体と、
第１面および前記第１面と対向する第２面を有する第１部分を含む絶縁体であって、前記第１面は前記第１積層体の側面に接し、前記第２面は前記第２積層体の側面に接する、絶縁体と、
を備える記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、概して記憶装置および記憶装置の製造方法に関する。
【背景技術】
【０００２】
磁気抵抗効果素子を用いた記憶装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許９８９３１２１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
より高性能な記憶装置の製造法を提供しようとするものである。
【課題を解決するための手段】
【０００５】
一実施形態による記憶装置の製造方法は、下地の上に、間隔をおいて第１積層体および第２積層体を形成することを含む。上記第１積層体の側面上の第１部分、上記第２積層体の側面上の第２部分、および上記第１積層体ならびに上記第２積層体の間の上記下地の上の第３部分を有する第１絶縁体が形成される。イオンビームを用いて、上記第１絶縁体の上記第３部分を残しながら、上記第１絶縁体の上記第１部分の一部および上記第２部分の一部が薄くされる。上記第１絶縁体の上記第１部分と上記第１絶縁体の上記第２部分の間に第２絶縁体が形成される。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態の記憶装置の機能ブロックを示す。
【図２】図２は、第１実施形態の１つのメモリセルの回路図である。
【図３】図３は、第１実施形態のメモリセルアレイの一部の構造を示す。
【図４】図４は、第１実施形態の積層体の例および磁化の状態を示す。
【図５】図５は、第１実施形態の記憶装置の一部の製造工程の間の状態を示す。
【図６】図６は、図５に続く状態を示す。
【図７】図７は、図６に続く状態を示す。
【図８】図８は、図７に続く状態を示す。
【図９】図９は、図８に続く状態を示す。
【図１０】図１０は、図９に続く状態を示す。
【図１１】図１１は、参考用の記憶装置の製造工程の間の一状態を示す。
【図１２】図１２は、第２実施形態の記憶装置の機能ブロックを示す。
【図１３】図１３は、第２実施形態の１つのメモリセルの回路図である。
【図１４】図１４は、第２実施形態のメモリセルアレイの一部の構造を示す。
【図１５】図１５は、第２実施形態の積層体の例および磁化の状態を示す。
【図１６】図１６は、第２実施形態の記憶装置の一部の製造工程の間の状態を示す。
【図１７】図１７は、図１６に続く状態を示す。
【図１８】図１８は、図１７に続く状態を示す。
【図１９】図１９は、図１８に続く状態を示す。
【図２０】図２０は、図１９に続く状態を示す。
【発明を実施するための形態】
【０００７】
以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能および構成を有する構成要素は同一符号を付され、繰り返しの説明は省略される場合がある。図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なり得る。
【０００８】
ある実施形態についての記述は全て、明示的にまたは自明的に排除されない限り、別の実施形態の記述としても当てはまる。各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定しない。
【０００９】
また、実施形態の方法のフローにおけるいずれのステップも、例示の順序に限定されず、そうでないと示されない限り、例示の順序とは異なる順序でおよび（または）別のステップと並行して起こることが可能である。
【００１０】
本明細書および特許請求の範囲において、ある第１要素が別の第２要素に「接続されている」とは、第１要素が直接的または常時あるいは選択的に導電性となる要素を介して第２要素に接続されていることを含む。
【００１１】
＜第１実施形態＞
＜１．１．構成（構造）＞
図１は、第１実施形態に係る記憶装置の機能ブロックを示す。図１に示されるように、記憶装置１は、メモリセルアレイ１１、入出力回路１２、制御回路１３、ロウ選択回路１４、カラム選択回路１５、書き込み回路１６、および読み出し回路１７を含む。
【００１２】
メモリセルアレイ１１は、複数のメモリセルＭＣ、複数のワード線ＷＬ、および複数のビット線ＢＬならびに／ＢＬを含む。１つのビット線ＢＬと１つのビット線／ＢＬは１つのビット線対を構成する。
【００１３】
メモリセルＭＣは、データを不揮発に記憶することができる。各メモリセルＭＣは、１つのワード線ＷＬおよび１つのビット線対ＢＬならびに／ＢＬと接続されている。ワード線ＷＬは、行（ロウ）と関連付けられている。ビット線対ＢＬおよび／ＢＬは、列（カラム）と関連付けられている。１つのロウの選択および１つまたは複数のカラムの選択により、１つまたは複数のメモリセルＭＣが特定される。
【００１４】
入出力回路１２は、例えばメモリコントローラ２から、種々の制御信号ＣＮＴ、種々のコマンドＣＭＤ、アドレス信号ＡＤＤ、およびデータ（書き込みデータ）ＤＡＴを受け取り、また、例えばメモリコントローラ２にデータ（読み出しデータ）ＤＡＴを送信する。
【００１５】
ロウ選択回路１４は、入出力回路１２からアドレス信号ＡＤＤを受け取り、受け取ったアドレス信号ＡＤＤに基づいた行に対応する１つのワード線ＷＬを選択された状態にする。
【００１６】
カラム選択回路１５は、入出力回路１２からアドレス信号ＡＤＤを受け取り、受け取ったアドレス信号ＡＤＤに基づいた列に対応する複数のビット線ＢＬを選択された状態にする。
【００１７】
制御回路１３は、入出力回路１２から制御信号ＣＮＴおよびコマンドＣＭＤを受け取る。制御回路１３は、制御信号ＣＮＴによって指示される制御およびコマンドＣＭＤに基づいて、書き込み回路１６および読み出し回路１７を制御する。具体的には、制御回路１３は、メモリセルアレイ１１へのデータの書き込みの間に、データ書き込みに使用される電圧を書き込み回路１６に供給する。また、制御回路１３は、メモリセルアレイ１１からのデータの読み出しの間に、データ読み出しに使用される電圧を読み出し回路１７に供給する。
【００１８】
書き込み回路１６は、入出力回路１２から書き込みデータＤＡＴを受け取り、制御回路１３の制御および書き込みデータＤＡＴに基づいて、データ書き込みに使用される電圧をカラム選択回路１５に供給する。
【００１９】
読み出し回路１７は、センスアンプを含み、制御回路１３の制御に基づいて、データ読み出しに使用される電圧を使用して、メモリセルＭＣに保持されているデータを割り出す。割り出されたデータは、読み出しデータＤＡＴとして、入出力回路１２に供給される。
【００２０】
図２は、第１実施形態の１つのメモリセルＭＣの回路図である。メモリセルＭＣは、抵抗変化素子ＶＲおよび選択トランジスタＳＴを含む。抵抗変化素子ＶＲは、定常状態において、２つの抵抗状態の選択された方の一方にあり、２つの抵抗状態の一方の抵抗は他方での抵抗より高い。抵抗変化素子ＶＲは、低抵抗の状態と高抵抗の状態との間を切り替わることができ、２つの抵抗状態の違いを利用して、１ビットのデータを保持することができる。抵抗変化素子ＶＲは、例えば磁気抵抗効果を示し、例えばＭＴＪ（magnetic tunnel junction）素子を含む。ＭＴＪ素子は、ＭＴＪを含む構造を指す。
【００２１】
選択トランジスタＳＴは、例えば、ｎ型のＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）とすることができる。
【００２２】
抵抗変化素子ＶＲは、第１端において１つのビット線ＢＬに接続され、第２端において選択トランジスタＳＴの第１端に接続される。選択トランジスタＳＴの第２端は、ビット線／ＢＬに接続される。選択トランジスタＳＴのゲートは１つのワード線ＷＬに接続され、ソースはビット線／ＢＬに接続される。
【００２３】
以下の記述は、抵抗変化素子ＶＲがＭＴＪ素子を含む例に基づく。
【００２４】
図３は、第１実施形態のメモリセルアレイ１１の一部の構造を示す。より具体的には、図１は、複数のメモリセルＭＣのそれぞれの抵抗変化素子ＶＲとその周囲を示す。
【００２５】
基板２０の上方に、複数の独立した下部電極２１が設けられている。下部電極２１の間の領域には層間絶縁体２２が設けられている。層間絶縁体２２は、例えば、下部電極２１の間の領域を埋め込む。下部電極２１および層間絶縁体２２は、これらの層の上の層の下地として機能する。
【００２６】
各下部電極２１の上面上に１つの積層体２４が設けられている。各積層体２４は、積層された複数の層を含み、少なくとも抵抗変化素子ＶＲを構成する層、例えばＭＴＪ素子を構成する層を含む。
【００２７】
積層体２４の間の領域には層間絶縁体２６が設けられている。層間絶縁体２６は、例えば、積層体２４の間の領域を埋め込み、例えば、積層体２４の上面より高い位置まで設けられている。層間絶縁体２６は、例えば酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）、窒化アルミニウム（ＡｌＮ）、または窒化ハフニウム（ＨｆＮ）を含むか、ＳｉＯ、ＳｉＮ、ＡｌＮ、またはＨｆＮからなる。層間絶縁体２６は、これらの材料のうちの複数の材料を含んでいてもよい。
【００２８】
各積層体２４の上面上に上部電極２８が設けられている。層間絶縁体２６の上面上の領域のうち、上部電極２８が設けられていない部分には、層間絶縁体２７が設けられている。
【００２９】
図４は、第１実施形態の積層体２４の詳細の一例を示す。図４に示されるように、積層体２４は、例えば、バッファ層３１、ＭＴＪ素子３２、キャップ層３３、ハードマスク３４を含む。バッファ層３１は、１つの下部電極２１の上面上に位置する。
【００３０】
バッファ層３１は、Ａｌ、Ｂｅ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｓｃ、Ｙ、Ｌａ、Ｓｉ、Ｚｒ、Ｈｆ、Ｗ、Ｃｒ、Ｍｏ、Ｎｂ、Ｔｉ、Ｔａ、およびＶの１つまたは複数を含む。バッファ層３１は、これらの材料のホウ化物を含んでもよい。
【００３１】
ＭＴＪ素子３２は、バッファ層３１の上面上に位置する。ＭＴＪ素子３２は、トンネル磁気接合を含み、磁気抵抗効果を示す。そのようなＭＴＪ素子３２の例として、ＭＴＪ素子３２は、強磁性体３２１、絶縁体３２２、および強磁性体３２３を含む。
【００３２】
強磁性体３２１は、下部電極２１の上面上に位置し、例えば、コバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、およびコバルトパラジウム（ＣｏＰｄ）の１つまたは複数を含むか、ＣｏＰｔ、ＣｏＮｉ、およびＣｏＰｄのいずれかからなる。
【００３３】
絶縁体３２２は、強磁性体３２１の上面上に位置する。絶縁体３２２は、非磁性の絶縁体を含むか、非磁性の絶縁体からなり、例えば、酸化マグネシウム（ＭｇＯ）、酸化アルミニウム（ＡｌＯ）を含むか、ＭｇＯまたはＡｌＯからなる。絶縁体３２２は、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、ベリリウム（Ｂｅ）、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ジルコニウム（Ｚｒ）、またはハフニウム（Ｈｆ）などの元素の窒化物を含んでもよい。
【００３４】
強磁性体３２３は、絶縁体３２２の上面上に位置し、例えば、コバルト鉄ボロン（ＣｏＦｅＢ）およびホウ化鉄（ＦｅＢ）の１つまたは複数を含むか、ＣｏＦｅＢおよびＦｅＢのいずれかからなる。
【００３５】
強磁性体３２１と強磁性体３２３が互いに入れ替わっていてもよい。
【００３６】
強磁性体３２１および３２３は、磁化を有し、例えば、強磁性体３２１、絶縁体３２２、および強磁性体３２３の界面を貫く方向に沿った磁化容易軸（矢印により示されている）を有する。強磁性体３２１および３２３は、強磁性体３２１、絶縁体３２２、および強磁性体３２３の界面に沿った磁化容易軸を有していてもよい。
【００３７】
強磁性体３２１の磁化の向きは記憶装置１での通常の動作によって、すなわちデータの読み出しおよび書き込みによっても不変であり、いわゆる参照層として機能することができる。一方、強磁性体３２３の磁化の向きは可変であり、いわゆる記録層として機能することができる。絶縁体３２２は、トンネルバリアとして機能することができる。
【００３８】
具体的には、強磁性体３２１および３２３の磁化の向きが平行であると、ＭＴＪ素子３２は、抵抗値Ｒｐを示す。一方、強磁性体３２１および３２３の磁化の向きが反平行であると、ＭＴＪ素子３２は、抵抗値Ｒａｐを示す。抵抗値Ｒａｐは、抵抗値Ｒｐより高い。２つの相違する抵抗値を示す状態が、１ビットの２値のデータにそれぞれ割り当てられることが可能である。
【００３９】
強磁性体３２３から強磁性体３２１に向かって書き込み電流ＩｗＰが流れると、強磁性体３２３の磁化の向きは強磁性体３２１の磁化の向きと平行になる。一方、強磁性体３２１から強磁性体３２３に向かって書き込み電流ＩｗＡＰが流れると、強磁性体３２３の磁化の向きは強磁性体３２１の磁化の向きと反平行になる。
【００４０】
キャップ層３３は、ＭＴＪ素子３２の上面上に位置する。キャップ層３３は、例えば金属の層であり、例えば、タンタル（Ｔａ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、およびタングステン（Ｗ）の少なくとも１つを含む。
【００４１】
ハードマスク３４は、キャップ層３３の上面上に位置する。ハードマスク３４は、金属の層である。
【００４２】
積層体２４は、さらなる導電体を含んでいてもよい。そのような導電体は、下部電極２１とバッファ層３１の間の下地層を含む。
【００４３】
＜１．２．製造方法＞
図１および図５乃至図９を参照して、図３の構造の製造方法が記述される。図５乃至図９は、第１実施形態の記憶装置１の図３に示される部分の製造工程の間の状態を順に示す。
【００４４】
図５に示されように、基板２０のｘｙ面に沿って広がる面の上方に、層間絶縁体２２および下部電極２１が形成される。層間絶縁体２２の上面上および下部電極２１のそれぞれの上面上に、積層体２４Ａが形成される。積層体２４Ａは、後に積層体２４に加工され、積層体２４に含まれる複数の材料の層と同じ複数の材料の層を含む。図４の例に基づくと、積層体２４Ａは、導電体３１Ａ、強磁性体３２１Ａ、絶縁体３２２Ａ、強磁性体３２３Ａ、キャップ層３３Ａ、およびハードマスク３４Ａを含む。導電体３１Ａ、強磁性体３２１Ａ、絶縁体３２２Ａ、強磁性体３２３Ａ、キャップ層３３Ａ、およびハードマスク３４Ａは、それぞれ、バッファ層３１、強磁性体３２１、絶縁体３２２、強磁性体３２３、キャップ層３３、およびハードマスク３４と同じ材料を含む。
【００４５】
図６に示されるように、ハードマスク３４Ａに開口４１が形成される。ハードマスク３４Ａは、積層体２４が形成される予定の領域の上方において残存し、その他の部分で開口４１を有する。開口４１は、ハードマスク３４Ａの上面から底面に達する。
【００４６】
図７に示されるように、ここまでの工程で得られる構造がハードマスク３４Ａをマスクとして用いてエッチングされる。この結果、積層体２４Ａのうちのハードマスク３４Ａより下方の部分が成形され、複数の積層体２４が形成される。図７のエッチングは、積層体２４の形成に適する任意のエッチングとされることが可能であり、例えば、ＩＢＥ（ion beam etching）および（または）ＲＩＥ（reactive ion etching）とすることができる。ＩＢＥは、例えば、アルゴン（Ａｒ）、キセノン（Ｘｅ）、クリプトン（Ｋｒ）、またはネオン（Ｎｅ）のイオンを使用して行うことができる。図７でのエッチングは、ハードマスク３４Ａの上面を低下させる。隣り合う１対の積層体２４の間の領域は積層体間領域４３と称される。積層体間領域４３の上端は、積層体２４の上面の高さと同じ高さにある。
【００４７】
図７の段階で、積層体間領域４３は、１超のアスペクト比を有する。すなわち、積層体間領域４３の幅および高さを、それぞれＬおよびＨ１とすると、Ｈ１／Ｌ＞１が成り立つ。幅Ｌは、積層体間領域４３のどの高さの幅であってもよい。Ｈ１は、積層体２４の高さでもある。
【００４８】
図８に示されるように、ここまでの工程により得られる構造の上面の全体に絶縁体２６Ａが堆積される。絶縁体２６Ａは、例えばＣＶＤ（chemical vapor deposition）により形成され、層間絶縁体２６の一部を構成し、例えば、層間絶縁体２６と同じく、ＳｉＯ、ＳｉＮ、ＡｌＮ、およびＨｆＮの１つ以上を含む。絶縁体２６Ａは、積層体２４の表面（上面および側面）、ならびに積層体間領域４３中で層間絶縁体２２の上面を覆う。絶縁体２６Ａのうちの層間絶縁体２２の上面上の部分は、底部２６Ａｂと称される場合がある。絶縁体２６Ａのうちの積層体２４の側面上の部分は、側壁上部２６Ａｓと称される場合がある。絶縁体２６Ａの底部２６Ａｂは、厚さＴｂｏｔを有する。絶縁体２６Ａの側壁上部２６Ａｓは、厚さＴｓ−ｔｏｐを有する。厚さＴｂｏｔは、厚さＴｓ−ｔｏｐと異なる。絶縁体２６Ａは、厚さＴｓ−ｔｏｐが、積層体間領域４３の幅Ｌの１／３以下の大きさを有し、例えば、１／４の大きさの厚さを有する。
【００４９】
図９に示されるように、ＩＢＥにより、絶縁体２６Ａが部分的に除去される。ＩＢＥは、図７のＩＢＥと同じく、例えば、Ａｒ、Ｘｅ、Ｋｒ、またはＮｅのイオンを使用して行うことができる。イオンビームの角度θ１は、以下の等式（１）により記述される条件を満たす。
【００５０】
【数１】
2020167210.tif 000003
【００５１】
θ１はｚ軸に対する角度であり、Ｔｓ−ｂｏｔは絶縁体２６Ａの側壁上部２６Ａｓの厚さ、特にその下部の厚さである。より具体的には、Ｔｓ−ｂｏｔは、絶縁体２６Ａの側壁上部２６Ａｓのうちの、例えば絶縁体２６Ａの底部２６Ａｂの上面と同じ高さにおける厚さであり得る。
【００５２】
イオンビームは、絶縁体２６Ａのうちの積層体２４の上面上の部分を除去する。また、一部のイオンビームは、積層体間領域４３中を進行し、絶縁体２６Ａの側壁上部２６Ａｓの上部を部分的に除去する。この結果、絶縁体２６Ａの側壁上部２６Ａｓは、積層体２４の側面上の上部において薄くなり、また、テーパー状になる。
【００５３】
一方で、角度θ１のイオンビームのエッチングにより、シャドー効果が生じる。すなわち、イオンビームの別の一部が、積層体２４により遮られる。このため、イオンビームは、積層体間領域４３の下部には到達しないか、ほとんど到達しない。この結果、絶縁体２６Ａの側壁上部２６Ａｓの下部は、例えば、元の（図９のＩＢＥの前の）厚さを維持し、その厚さは、例えばＴｓ−ｂｏｔである。また、絶縁体２６Ａの底部２６Ａｂも元の厚さＴｂｏｔを維持する。
【００５４】
以下、図９の工程の結果得られる、積層体間領域４３のうちで絶縁体２６Ａが存在していない領域は、積層体間領域４３Ａと称される。積層体間領域４３Ａの体積は、図７の段階での高さＨ１および幅Ｌの積層体間領域４３の体積より小さい。特に、積層体間領域４３の底部に絶縁体２６Ａが厚さＴｂｏｔのままで残存しているので、積層体間領域４３Ａのアスペクト比は、積層体間領域４３のアスペクト比より小さい。さらに、積層体間領域４３Ａの上端の幅、すなわち、隣り合う積層体２４の上面の縁の間の間隔（幅）は、図８での間隔（幅）より広がる。積層体間領域４３Ａの上端の幅は、例えば、図７と同じくＬである。
【００５５】
図１０に示されるように、ここまでの工程により得られる構造の上面の全体に、絶縁体２６Ｂが堆積される。絶縁体２６Ｂは、層間絶縁体２６の一部を構成し、例えば、層間絶縁体２６と同じく、ＳｉＯ、ＳｉＮ、ＡｌＮ、およびＨｆＮの１つ以上を含む。絶縁体２６Ｂは、絶縁体２６Ａと、同じ特性および（または）組成を有していてもよいし、異なる特性および（または）組成を有していてもよい。
【００５６】
図１に示されるように、層間絶縁体２６の上面上に層間絶縁体２７が形成されるとともに上部電極２８が形成される。
【００５７】
＜１．３．効果＞
第１実施形態によれば、より高密度でより高性能の記憶装置を提供することができる。詳細は、以下の通りである。
【００５８】
第１実施形態の積層体２４のようなＭＴＪ素子を含んだ積層体は、メモリセルＭＣとしての機能を発現するための要件および製造のための条件などに基づいて定まる、ある程度の高さを有する必要がある。一方で、記憶装置の集積度の向上のために、積層体２４の間隔はより小さいことが望まれる。この結果、積層体間領域４３のアスペクト比は、大きくなってきている。このため、これまでの製造方法では、望まれる構造を実現できない場合がある。例えば、第１実施形態の記憶装置の図８の工程で絶縁体２６Ａが形成されるとき、積層体間領域４３の幅が狭いことに起因して、絶縁体２６Ａのうちの開口４３中で対向する２つの側壁上部２６Ａｓが互いに接触して、積層体間領域４３中にボイドが残存する場合がある。ボイドの存在は、その後の製造工程の影響により、記憶装置１（例えば、メモリセルＭＣ）の特性を劣化させる可能性がある。一方で、ボイドの形成を避けるために絶縁体２６Ａの厚さを薄くすると別の問題が生じる。
【００５９】
図１１は、参考用の磁気記憶装置の製造工程の間の一状態を示す。図１１は、第１実施形態の磁気記憶装置の図７の後の状態に対応する。ただし、図１１では、絶縁体１２６Ａは、図８での絶縁体２６Ａより薄い。図８と同じ工程で絶縁体１２６Ａが形成された後、絶縁体１２６Ａの上面が層間絶縁体１３０により覆われる。積層体２４の間の狭い空間を層間絶縁体１３０で埋め込むために、層間絶縁体１３０は、高バイアス出力のプラズマ（ＨＤＰ）の雰囲気中のＣＶＤ（ＨＤＰ−ＣＶＤ）で形成される。しかしながら、ＨＤＰ−ＣＶＤが使用されると、絶縁体１２６Ａの一部および積層体２４の一部、例えば、積層体２４の上側の角の周囲の部分が意図せずに削られることが確認されている。これは、絶縁体１２６Ａが薄いことに少なくとも一部起因し得る。このような構造は、積層体２４の、ひいては、メモリセルＭＣの性能を低下させる。
【００６０】
第１実施形態によれば、積層体２４の表面に絶縁体２６Ａが堆積された後、絶縁体２６Ａの底部２６Ａｂが維持されつつ、側壁上部２６ＡｓがＩＢＥによりシャドー効果を利用して部分的にエッチングされる。このため、積層体間領域４３Ａのアスペクト比は小さく、少なくとも積層体間領域４３よりも小さい。よって、積層体間領域４３Ａを絶縁体２６Ｂで容易に埋め込むことができる。さらに、絶縁体２６Ａの部分的エッチングにより、積層体間領域４３の上端の幅が広がる。このことも、絶縁体２６Ｂによる積層体間領域４３Ａの埋め込みを容易にする。このため、積層体間領域４３Ａ中にボイドが発生することを抑制しながら、積層体２４の間に層間絶縁体２６を形成することができる。
【００６１】
また、積層体間領域４３Ａを絶縁体２６Ｂによって埋め込むことが容易なため、絶縁体２６Ｂの埋め込みに、ＨＤＰ−ＣＶＤを使用する必要はない。よって、ＨＤＰ−ＣＶＤによって、積層体２４が意図せずにエッチングされることは回避される。
【００６２】
＜第２実施形態＞
＜２．１．構成（構造）＞
第２実施形態は、積層体２４の形状の点および製造工程の点で、第１実施形態と異なる。第２実施形態は、第１実施形態と異なる点について主に記述される。その他の点については、第１実施形態のものと同じである。
【００６３】
第２実施形態の記憶装置１は、第１実施形態での積層体２４に代えて積層体５３を含む。積層体５３は、積層体２４よりも高い高さを有する。そのような積層体５３を含む構造は様々な理由に基づくが、積層体５３の詳細によって第２実施形態は限定されない。以下の記述は、積層体５３の一例に基づく。
【００６４】
図１２は、第２実施形態に係る記憶装置１の機能ブロックを示す。各メモリセルＭＣは、１つのワード線ＷＬおよび１つのビット線ＢＬと接続されている。
【００６５】
図１３は、第１実施形態の１つのメモリセルＭＣの回路図である。メモリセルＭＣは、抵抗変化素子ＶＲおよびスイッチング素子ＳＷを含む。スイッチング素子ＳＷは、２つの端子を有し、２端子間に第１閾値未満の電圧が第１方向に印加されている場合、そのスイッチング素子ＳＷは高抵抗状態、例えば電気的に非導通状態である（オフ状態である）。一方、２端子間に第１閾値以上の電圧が第１方向に印加されている場合、そのスイッチング素子ＳＷは低抵抗状態、例えば電気的に導通状態である（オン状態である）。スイッチング素子ＳＷは、さらに、このような第１方向に印加される電圧の大きさに基づく高抵抗状態および低抵抗状態の間の切り替わりの機能と同じ機能を、第１方向と反対の第２方向についても有する。スイッチング素子ＳＷのオンまたはオフにより、当該スイッチング素子ＳＷと接続された抵抗変化素子ＶＲへの電流の供給の有無、すなわち当該抵抗変化素子ＶＲの選択または非選択を制御することができる。
【００６６】
図１４は、第２実施形態のメモリセルアレイ１１の一部の構造を示す。より具体的には、図１４は、複数のメモリセルＭＣのそれぞれの抵抗変化素子ＶＲとその周囲を示す。
【００６７】
基板２０の上方に、導電体５１が設けられている。導電体５１は、ｘ軸に沿って延び、例えば、ワード線ＷＬおよびビット線ＢＬの一方として機能することができる。導電体５１は、その上の層の下地として機能することができる。
【００６８】
導電体５１の上面上に、複数の積層体５３が設けられている。積層体５３は、高さＨ２を有する。高さＨ２は、第１実施形態の積層体２４の高さＨ１より高い。各積層体５３は、積層された複数の層を含み、少なくとも抵抗変化素子ＶＲ、例えばＭＴＪ素子、およびスイッチング素子ＳＷを含む。
【００６９】
積層体５３の間の領域には層間絶縁体５４が設けられている。層間絶縁体５４は、例えば、積層体５３の間の領域を埋め込む。層間絶縁体５４は、例えばＳｉＯ、ＳｉＮ、ＡｌＮ、またはＨｆＮを含むか、ＳｉＯ、ＳｉＮ、ＡｌＮ、またはＨｆＮからなることができる。層間絶縁体５４は、これらの材料のうちの相違する複数の材料を含んでいてもよい。
【００７０】
各積層体５３の上面上に、導電体５８が設けられている。導電体５８は、ワード線ＷＬおよびビット線ＢＬの他方として機能することができる。層間絶縁体５４の上面上の領域のうち、導電体５８が設けられていない部分には、層間絶縁体５７が設けられている。
【００７１】
図１５は、第２実施形態の積層体５３の詳細の一例を示す。図１５に示されるように、積層体５３は、例えば第１実施形態と同様にバッファ層３１、ＭＴＪ素子３２、キャップ層３３、ハードマスク３４を含み、さらに、可変抵抗材料３６を含む。可変抵抗材料３６は、例えば、導電体５１とバッファ層３１との間に位置する。各可変抵抗材料３６は、スイッチング素子ＳＷとして機能することができる。
【００７２】
可変抵抗材料３６は、例えば２端子間スイッチング素子であり、２端子のうちの第１端子は、可変抵抗材料３６の上面および底面の一方に相当し、２端子のうちの第２端子は可変抵抗材料３６の上面および底面の他方に相当する。可変抵抗材料３６は、一例として、例えば、テルル（Ｔｅ）、セレン（Ｓｅ）、および硫黄（Ｓ）からなる群より選択された少なくとも１種以上のカルコゲン元素を含んでもよい。または、可変抵抗材料３６は、一例として、上記カルコゲン元素を含む化合物であるカルコゲナイドを例えば含んでいてもよい。また、可変抵抗材料３６は、一例として、例えば、ホウ素（Ｂ）、Ａｌ、ガリウム（Ｇａ）、インジウム（Ｉｎ）、炭素（Ｃ）、Ｓｉ、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）、ヒ素（Ａｓ）、リン（Ｐ）、およびアンチモン（Ｓｂ）からなる群より選択された少なくとも１種以上の元素をさらに含んでもよい。
【００７３】
＜２．２．製造方法＞
図１４および図１６乃至図２０を参照して、図１４の構造の製造方法が記述される。図１６乃至図２０は、第２実施形態の記憶装置１の図１４に示される部分の製造工程の間の状態を順に示す。
【００７４】
まず、第１実施形態の図５乃至図７の工程と同様の工程が行われる。異なるのは、下部電極２１と導電体５１との違い、および積層体２４および積層体５３の違いのみである。すなわち、図１６に示されるように、基板２０のｘｙ面に沿って広がる面の上方に導電体５１が形成され、導電体５１の上面上に積層体５３Ａが形成される。積層体５３Ａは、後に積層体５３に加工される複数の材料の層と同じ複数の材料の層を含み、図１５の例に基づくと、積層体５３は、可変抵抗材料３６Ａ、導電体３１Ａ、強磁性体３２１Ａ、絶縁体３２２Ａ、強磁性体３２３Ａ、キャップ層３３Ａ、およびハードマスク３４Ａを含む。可変抵抗材料３６Ａは、可変抵抗材料３６と同じ材料を含む。
【００７５】
図６および図７と同様の工程により、積層体５３Ａから積層体５３が形成される。積層体５３の間の間隔は、第１実施形態と同じくＬである。積層体間領域４３に相当する、積層体５３の間の領域は積層体間領域５６と称される。図７と同様の工程により積層体５３が形成された段階で、積層体間領域５６は、１超のアスペクト比を有する。すなわち、Ｈ２／Ｌ＞１が成り立つ。
【００７６】
図１６に示されるように、ここまでの工程により得られる構造の上面の全体に絶縁体５４Ａが堆積される。絶縁体５４Ａは、層間絶縁体５４の一部を構成し、例えば、層間絶縁体５４と同じく、ＳｉＯ、ＳｉＮ、ＡｌＮ、およびＨｆＮの１つ以上を含む。絶縁体５４Ａは、積層体５３の表面（上面および側面）、ならびに導電体５１の積層体間領域５６中の部分の上面を覆う。絶縁体５４Ａのうちの導電体５１の上面上の部分は、底部５４Ａｂと称される場合がある。絶縁体５４Ａのうちの積層体５３の側面上の部分は、側壁上部５４Ａｓと称される場合がある。絶縁体５４Ａの底部５４Ａｂは、厚さＴｂｏｔを有する。絶縁体５４Ａの側壁上部５４Ａｓは、厚さＴｓ−ｔｏｐを有する。
【００７７】
図１７に示されるように、図９と同様にＩＢＥによって、絶縁体５４Ａが部分的に除去される。図１７のＩＢＥは、イオンビームの角度の点を除いて、図９のＩＢＥと同じである。
【００７８】
イオンビームの角度θ２は、以下の等式（２）により記述される条件を満たす。
【００７９】
【数２】
2020167210.tif 000004
【００８０】
θ２はｚ軸に対する角度であり、Ｔｓ−ｂｏｔ１は絶縁体５４Ａの側壁上部５４Ａｓの厚さ、特にその下部の厚さである。より具体的には、Ｔｓ−ｂｏｔ１は、絶縁体５４Ａの側壁上部５４Ａｓのうちの、例えば絶縁体５４Ａの底部５４Ａｂの上面と同じ高さにおける厚さであり得る。
【００８１】
ＩＢＥにより、第１実施形態の図９のＩＢＥと同じく、イオンビームは、積層体５３の上面を露出させ、絶縁体５４Ａの側壁上部５４Ａｓはテーパー状になる。一方、絶縁体５４Ａの側壁上部５４Ａｓの下部は、例えば、元の（図１７のＩＢＥの前の）厚さを維持し、その厚さは、例えばＴｓ−ｂｏｔ１である。また、絶縁体５４Ａの底部５４Ａｂも元の（図１７のＩＢＥの前の）厚さＴｂｏｔ１を維持する。
【００８２】
以下、図１７の工程の結果得られる、積層体間領域５６のうちで絶縁体５４Ａが存在していない領域は、積層体間領域５６Ａと称される。積層体間領域５６Ａの体積は、第１実施形態での積層体間領域４３と４３Ａの関係と同じく、図１６の段階では高さＨ２および幅Ｌの積層体間領域５６の体積より小さい。特に、積層体間領域５６の底部に絶縁体５４Ａが厚さＴｂｏｔ１のままで残存しているので、積層体間領域５６Ａのアスペクト比は、積層体間領域５６のアスペクト比より小さい。さらに、積層体間領域５６Ａの上端の幅は、図１６での幅より広く、例えば、Ｌである。
【００８３】
図１８に示されるように、ここまでの工程により得られる構造の上面の全体に、絶縁体５４Ｂが堆積されることにより、絶縁体５４Ｃが形成される。絶縁体５４Ｂは、層間絶縁体５４の一部を構成し、例えば、層間絶縁体５４と同じく、ＳｉＯ、ＳｉＮ、ＡｌＮ、およびＨｆＮの１つ以上を含む。絶縁体５４Ｂは、絶縁体５４Ａと同じ特性および（または）組成を有していてもよいし、異なる特性および（または）組成を有していてもよい。絶縁体５４Ｃのうちの導電体５１の上面上の部分は、底部５４Ｃｂと称される場合がある。絶縁体５４Ｃのうちの積層体５３の側面上の部分は、側壁上部５４Ｃｓと称される場合がある。絶縁体５４Ｃの底部５４Ｃｂは、厚さＴｂｏｔ２を有する。
【００８４】
図１９に示されるように、図９および図１７と同様にＩＢＥによって、絶縁体５４Ｃが部分的に除去される。図１９のＩＢＥは、イオンビームの角度の点を除いて、図９および図１７のＩＢＥと同じである。
【００８５】
イオンビームの角度θ３は、以下の等式（３）により記述される条件を満たす。
【００８６】
【数３】
2020167210.tif 000005
【００８７】
θ３はｚ軸に対する角度であり、Ｔｓ−ｂｏｔ２は絶縁体５４Ｃの側壁上部５４Ｃｓの下端の厚さである。より具体的には、Ｔｓ−ｂｏｔ２は、絶縁体５４Ｃの側壁上部５４Ｃｓのうちの、例えば絶縁体５４Ｃの底部５４Ｃｂの上面と同じ高さにおける厚さであり得る。
【００８８】
ＩＢＥにより、図９および図１７のＩＢＥと同じく、イオンビームは、積層体５３の上面を露出させ、絶縁体５４Ｃの側壁上部５４Ｃｓはテーパー状になる。一方、絶縁体５４Ｃの側壁上部５４Ｃｓの下部は、例えば、元の（図１９のＩＢＥの前の）厚さを維持し、その厚さは、例えばＴｓ−ｂｏｔ２である。また、絶縁体５４Ｃの底部５４Ｃｂも元の（図１９のＩＢＥの前の）厚さＴｂｏｔ２を維持する。
【００８９】
以下、図１９の工程の結果得られる、積層体間領域５６Ａのうちで絶縁体５４Ｃが存在していない領域は、積層体間領域５６Ｂと称される。積層体間領域５６Ｂの体積は、ＩＢＥの前の図１８での積層体間領域５６Ａの体積より小さい。特に、積層体間領域５６Ｂの底部に絶縁体５４Ｃが厚さＴｂｏｔ２のままで残存しているので、積層体間領域５６Ｂのアスペクト比は、積層体間領域５６Ａのアスペクト比より小さい。さらに、積層体間領域５６Ｂの上端の幅は、図１８での幅より広く、例えば、Ｌである。
【００９０】
図２０に示されるように、ここまでの工程により得られる構造の上面の全体に、絶縁体５４Ｄが堆積される。絶縁体５４Ｄは、層間絶縁体５４の一部を構成し、例えば、層間絶縁体５４と同じく、ＳｉＯ、ＳｉＮ、ＡｌＮ、およびＨｆＮの１つ以上を含む。絶縁体５４Ｄは、絶縁体５４Ａおよび５４Ｂと、同じ特性および（または）組成を有していてもよいし、異なる特性および（または）組成を有していてもよい。
【００９１】
図１４に示されるように、層間絶縁体５４の上面上に層間絶縁体５７が形成されるとともに導電体５８が形成される。
【００９２】
図１６および図１７の組、または図１８および図１９の組と同じ絶縁体の堆積および角度付きのイオンビームによるエッチングでの絶縁体の部分的除去の組が３回以上、繰り返されてもよい。
【００９３】
＜２．３．効果＞
第２実施形態によれば、第１実施形態と同じく、積層体５３の表面に絶縁体５４Ａが堆積された後、絶縁体５４Ａの底部５４Ａｂが維持されつつ、絶縁体５４Ａの側壁上部５４ＡｓがＩＢＥによりシャドー効果を利用して部分的にエッチングされる。このため、第１実施形態と同じ利点を得られる。さらに、第２実施形態によれば、このような絶縁体の堆積と、堆積された絶縁体の底部を維持しながらの積層体５３の側壁上の部分の除去が繰り返される。このため、より高い積層体５３を有する構造であっても、第１実施形態と同じく、積層体５３間の良好な層間絶縁体５４の埋め込みを実現できる。
【００９４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００９５】
１…記憶装置、１１…メモリセルアレイ、１２…入出力回路、１３…制御回路、１４…ロウ選択回路、１５…カラム選択回路、１６…書き込み回路、１７…読み出し回路、ＭＣ…メモリセル、ＷＬ…ワード線、ＢＬ、／ＢＬ…ビット線、ＶＲ…抵抗変化素子、ＳＴ…選択トランジスタ、２０…基板、２１…下部電極、２２…層間絶縁体、２４…積層体、２６…層間絶縁体、３１…バッファ層、３２…ＭＴＪ素子、３２１…強磁性体、３２２…絶縁体、３２３…強磁性体、３３…キャップ層、３４…ハードマスク、３６…可変抵抗材料、４３…積層体間領域。
【図１】
2020167210.tif 000006
【図２】
2020167210.tif 000007
【図３】
2020167210.tif 000008
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2020167210.tif 000013
【図９】
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【図１０】
2020167210.tif 000015
【図１１】
2020167210.tif 000016
【図１２】
2020167210.tif 000017
【図１３】
2020167210.tif 000018
【図１４】
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【図１５】
2020167210.tif 000020
【図１６】
2020167210.tif 000021
【図１７】
2020167210.tif 000022
【図１８】
2020167210.tif 000023
【図１９】
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【図２０】
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