(57)【要約】【課題】ゲートリーク電流の低減が可能な半導体装置を提供する。【解決手段】実施形態の半導体装置は、炭化珪素層と、ゲート電極と、第１の酸化シリコン層と、第１の酸化シリコン層とゲート電極との間に設けられた第２の酸化シリコン層とを有し、第１の酸化シリコン層は第１の窒素濃度と第１の厚さを有し、第２の酸化シリコン層は第１の窒素濃度よりも低い第２の窒素濃度と第２の厚さを有し、炭化珪素層とゲート電極との間に設けられたゲート絶縁層と、を備え、ゲート電極の端部と炭化珪素層との間の第２の厚さは、ゲート電極の中央部と炭化珪素層との間の第２の厚さよりも厚い。【選択図】図２
2020150242.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素層と、
ゲート電極と、
第１の酸化シリコン層と、前記第１の酸化シリコン層と前記ゲート電極との間に設けられた第２の酸化シリコン層とを有し、前記第１の酸化シリコン層は第１の窒素濃度と第１の厚さを有し、前記第２の酸化シリコン層は前記第１の窒素濃度よりも低い第２の窒素濃度と第２の厚さを有し、前記炭化珪素層と前記ゲート電極との間に設けられたゲート絶縁層と、
を備え、
前記ゲート電極の端部と前記炭化珪素層との間の前記第２の厚さは、前記ゲート電極の中央部と前記炭化珪素層との間の前記第２の厚さよりも厚い半導体装置。
【請求項２】
前記ゲート電極の端部と前記炭化珪素層との間の前記ゲート絶縁層の厚さは、前記ゲート電極の中央部と前記炭化珪素層との間の前記ゲート絶縁層の厚さよりも厚い請求項１記載の半導体装置。
【請求項３】
前記第２の厚さは前記第１の厚さよりも薄い請求項１又は請求項２記載の半導体装置。
【請求項４】
前記第１の窒素濃度は１×１０１８ｃｍ−３以上であり、前記第２の窒素濃度は１×１０１８ｃｍ−３未満である請求項１ないし請求項３いずれか一項記載の半導体装置。
【請求項５】
前記ゲート電極は多結晶シリコンを含み、前記多結晶シリコンはボロン（Ｂ）、リン（Ｐ）、及び、ヒ素（Ａｓ）から成る群から選ばれる少なくとも一つの不純物元素を有する請求項１ないし請求項４いずれか一項記載の半導体装置。
【請求項６】
前記第１の酸化シリコン層の前記不純物元素の濃度は、前記第２の酸化シリコン層の前記不純物元素の濃度よりも低い請求項５記載の半導体装置。
【請求項７】
前記第１の厚さは２０ｎｍ以上８０ｎｍ以下であり、前記第２の厚さは２ｎｍ以上２０ｎｍ以下である請求項１ないし請求項６いずれか一項記載の半導体装置。
【請求項８】
第１の電極と、
前記第１の電極との間に前記炭化珪素層を挟む第２の電極と、を更に備え、
前記炭化珪素層は、
前記第２の電極と前記ゲート電極との間に設けられ、少なくとも一部が前記ゲート絶縁層に接する第１導電型の第１の炭化珪素領域と、
前記第１の炭化珪素領域と前記ゲート電極との間に設けられ、少なくとも一部が前記ゲート絶縁層に接する第２導電型の第２の炭化珪素領域と、
前記第２の炭化珪素領域と前記ゲート電極との間に設けられ、少なくとも一部が前記ゲート絶縁層に接する第１導電型の第３の炭化珪素領域と、を有し、
前記ゲート電極と前記第３の炭化珪素領域との間の前記第２の厚さが、前記ゲート電極と前記第１の炭化珪素領域との間の前記第２の厚さよりも厚い請求項１ないし請求項７いずれか一項記載の半導体装置。
【請求項９】
前記ゲート電極と前記第２の炭化珪素領域との間の前記第２の厚さが、前記ゲート電極と前記第１の炭化珪素領域との間の前記第２の厚さよりも厚い請求項８記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
次世代の半導体デバイス用の材料として炭化珪素（ＳｉＣ）が期待されている。炭化珪素はシリコン（Ｓｉ）と比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。
【０００３】
例えば、炭化珪素を用いてＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を形成する場合、ゲート電極の端部で電界が集中し、ゲートリーク電流が増加するという問題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−２２２７３５
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、ゲートリーク電流の低減が可能な半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、炭化珪素層と、ゲート電極と、第１の酸化シリコン層と、前記第１の酸化シリコン層と前記ゲート電極との間に設けられた第２の酸化シリコン層とを有し、前記第１の酸化シリコン層は第１の窒素濃度と第１の厚さを有し、前記第２の酸化シリコン層は前記第１の窒素濃度よりも低い第２の窒素濃度と第２の厚さを有し、前記炭化珪素層と前記ゲート電極との間に設けられたゲート絶縁層と、を備え、前記ゲート電極の端部と前記炭化珪素層との間の前記第２の厚さは、前記ゲート電極の中央部と前記炭化珪素層との間の前記第２の厚さよりも厚い。
【図面の簡単な説明】
【０００７】
【図１】実施形態の半導体装置の模式断面図。
【図２】実施形態の半導体装置の一部の模式断面図。
【図３】実施形態の半導体装置の不純物濃度の分布を示す概念図。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
【０００９】
また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。
【００１０】
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記がある場合は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
【００１１】
本明細書中の半導体装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ  Ｄｉｓｐｅｒｓｉｖｅ  Ｘ−ｒａｙ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）、３次元アトムプローブ（３  Ｄｉｍｅｎｓｉｏｎａｌ  Ａｔｏｍ  Ｐｒｏｂｅ）により行うことが可能である。また、半導体装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。また、半導体装置を構成する部材の厚さの大小関係の測定には、例えば、３次元アトムプローブを用いることが可能である。
【００１２】
実施形態の半導体装置は、炭化珪素層と、ゲート電極と、第１の酸化シリコン層と、第１の酸化シリコン層とゲート電極との間に設けられた第２の酸化シリコン層とを有し、第１の酸化シリコン層は第１の窒素濃度と第１の厚さを有し、第２の酸化シリコン層は第１の窒素濃度よりも低い第２の窒素濃度と第２の厚さを有し、炭化珪素層とゲート電極との間に設けられたゲート絶縁層と、を備え、ゲート電極の端部と半導体層との間の第２の厚さは、ゲート電極の中央部と半導体層との間の前記第２の厚さよりも厚い。
【００１３】
以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。
【００１４】
図１は、実施形態の半導体装置の模式断面図である。実施形態の半導体装置は、ＭＯＳＦＥＴ１００である。ＭＯＳＦＥＴ１００は、ｐウェルとソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ  Ｉｍｐｌａｎｔａｔｉｏｎ  ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。また、ＭＯＳＦＥＴ１００は、電子をキャリアとするｎチャネル型の縦型ＭＯＳＦＥＴである。
【００１５】
このＭＯＳＦＥＴ１００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート絶縁層１６、ゲート電極２０、層間絶縁膜２２を備える。炭化珪素層１０の中には、ドレイン領域２４、ドリフト領域２６（第１の炭化珪素領域）、ｐウェル領域２８（第２の炭化珪素領域）、ソース領域３０（第３の炭化珪素領域）、ｐウェルコンタクト領域３２が存在する。ゲート絶縁層１６は、第１の酸化シリコン層１６ａと第２の酸化シリコン層１６ｂを有する。
【００１６】
炭化珪素層１０は、例えば、単結晶の炭化珪素である。炭化珪素層１０は、例えば、４Ｈ−ＳｉＣである。
【００１７】
ドレイン領域２４は、ｎ＋型の炭化珪素領域である。ドレイン領域２４は、例えば、窒素をｎ型不純物として含む。
【００１８】
ドリフト領域２６は、ｎ−型の炭化珪素領域である。ドリフト領域２６は、ドレイン領域２４とゲート電極２０との間に設けられる。ドリフト領域２６は、例えば、窒素をｎ型不純物として含む。ドリフト領域２６の少なくとも一部は、ゲート絶縁層１６に接する。
【００１９】
ｐウェル領域２８は、ｐ型の炭化珪素領域である。ｐウェル領域２８は、ドリフト領域２６とゲート電極２０との間に設けられる。ｐウェル領域２８は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ｐウェル領域２８の少なくとも一部は、ゲート絶縁層１６に接する。ｐウェル領域２８は、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
【００２０】
ソース領域３０は、ｎ＋型の炭化珪素領域である。ソース領域３０は、ｐウェル領域２８とゲート電極２０との間に設けられる。ソース領域３０は、例えば、リン（Ｐ）をｎ型不純物として含む。ソース領域３０の少なくとも一部は、ゲート絶縁層１６に接する。
【００２１】
ｐウェルコンタクト領域３２は、ｐ＋型の炭化珪素領域である。ｐウェルコンタクト領域３２は、ｐウェル領域２８とソース電極１２との間に設けられる。
【００２２】
図２は、実施形態の半導体装置の一部の模式断面図である。図２は、炭化珪素層１０の一部、ゲート絶縁層１６、及び、ゲート電極２０の断面を示す。
【００２３】
ゲート電極２０は、ゲート絶縁層１６の上に設けられる。ゲート電極２０は、例えば、多結晶シリコンを含む。
【００２４】
ゲート電極２０の多結晶シリコンは、ｎ型不純物又はｐ型不純物を含む。ゲート電極２０の多結晶シリコンは、例えば、ボロン（Ｂ）、リン（Ｐ）、及び、ヒ素（Ａｓ）から成る群から選ばれる少なくとも一つの不純物元素を含む。以下、ゲート電極２０が、ボロン（Ｂ）を含む多結晶シリコンである場合を例に説明する。
【００２５】
ゲート絶縁層１６は、炭化珪素層１０とゲート電極２０との間に設けられる。ゲート絶縁層１６は、第１の酸化シリコン層１６ａと第２の酸化シリコン層１６ｂを有する。
【００２６】
ゲート電極２０の端部と炭化珪素層１０との間のゲート絶縁層１６の厚さ（図２中のｔ１）は、ゲート電極２０の中央部と炭化珪素層１０との間のゲート絶縁層１６の厚さ（図２中のｔ２）よりも厚い。厚さｔ１は、例えば、厚さｔ２の１．１倍以上１．３倍以下である。
【００２７】
ゲート絶縁層１６の厚さは、例えば、２５ｎｍ以上１００ｎｍ以下である。
【００２８】
第１の酸化シリコン層１６ａは、炭化珪素層１０に接する。第１の酸化シリコン層１６ａは第１の窒素濃度と第１の厚さを有する。
【００２９】
ゲート電極２０の端部と炭化珪素層１０との間の第１の酸化シリコン層１６ａの厚さ（図２中のｔ３）は、ゲート電極２０の中央部と炭化珪素層１０との間の第１の酸化シリコン層１６ａの厚さ（図２中のｔ４）と、略同一である。
【００３０】
第１の酸化シリコン層１６ａの第１の厚さは、例えば、２０ｎｍ以上８０ｎｍ以下である。
【００３１】
第１の酸化シリコン層１６ａは、酸化シリコンを主成分として含む。酸化シリコンを主成分として含むとは、第１の酸化シリコン層１６ａを構成する物質の中で、酸化シリコンのモル比率が最も高いことを意味する。第１の酸化シリコン層１６ａの酸化シリコンのモル比率は、例えば、９０％以上である。
【００３２】
第２の酸化シリコン層１６ｂは、第１の酸化シリコン層１６ａとゲート電極２０との間に設けられる。第２の酸化シリコン層１６ｂは、第２の窒素濃度と第２の厚さを有する。第２の酸化シリコン層１６ｂは、第１の酸化シリコン層１６ａに接する。
【００３３】
第２の窒素濃度は、第１の酸化シリコン層１６ａの第１の窒素濃度よりも低い。第２の厚さは、第１の酸化シリコン層１６ａの第１の厚さよりも薄い。
【００３４】
ゲート電極２０の端部と炭化珪素層１０との間の第２の厚さ（図２中のｔ５）は、ゲート電極２０の中央部と炭化珪素層１０との間の第２の厚さ（図２中のｔ６）よりも厚い。ゲート電極２０とソース領域３０との間の第２の厚さ（図２中のｔ５）は、ゲート電極２０とドリフト領域２６との間の第２の厚さ（図２中のｔ６）よりも厚い。また、例えば、ゲート電極２０とｐウェル領域２８との間の少なくとも一部の第２の厚さ（図２中のｔ７）は、ゲート電極２０とドリフト領域２６との間の第２の厚さ（図２中のｔ６）よりも厚い。
【００３５】
第２の酸化シリコン層１６ｂの第２の厚さは、例えば、２ｎｍ以上２０ｎｍ以下である。ゲート電極２０の中央部と炭化珪素層１０との間の第２の厚さ（図２中のｔ６）をゼロとすることも可能である。
【００３６】
ゲート電極２０の端部の第１の厚さに対する第２の厚さの比（第２の厚さ／第１の厚さ）は、ゲート電極２０の中央部の第１の厚さに対する第２の厚さの比（第２の厚さ／第１の厚さ）よりも大きい。すなわちｔ５／ｔ３は、ｔ６／ｔ４よりも大きい。
【００３７】
第２の酸化シリコン層１６ｂは、酸化シリコンを主成分として含む。酸化シリコンを主成分として含むとは、第２の酸化シリコン層１６ｂを構成する物質の中で、酸化シリコンのモル比率が最も高いことを意味する。第２の酸化シリコン層１６ｂの酸化シリコンのモル比率は、例えば、９０％以上である。
【００３８】
図３は、実施形態の半導体装置の不純物濃度の分布を示す概念図である。図３は、例えば、図２のＡＡ’に沿った不純物濃度の分布を示す。図３（ａ）は窒素（Ｎ）の分布、図３（ｂ）はボロン（Ｂ）の分布である。
【００３９】
図３（ａ）に示すように、第２の酸化シリコン層１６ｂの第２の窒素濃度は、第１の酸化シリコン層１６ａの第１の窒素濃度より低い。第１の窒素濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下である。第２の窒素濃度は、例えば、１×１０１８ｃｍ−３未満である。第２の窒素濃度は、例えば、第１の窒素濃度よりも一桁以上低い。
【００４０】
図３（ｂ）に示すように、第１の酸化シリコン層１６ａのボロン濃度は、第２の酸化シリコン層１６ｂのボロン濃度より低い。
【００４１】
なお、炭化珪素層１０とゲート絶縁層１６との界面では、窒素（Ｎ）が界面終端構造を形成している。窒素（Ｎ）により、炭化珪素層１０とゲート絶縁層１６との界面のダングリングボンドが終端されている。窒素（Ｎ）は、いわゆる終端元素である。
【００４２】
層間絶縁膜２２は、ゲート電極２０上に形成される。層間絶縁膜２２は、例えば、酸化シリコン膜である。
【００４３】
ソース電極１２は、ソース領域３０とｐウェルコンタクト領域３２とに電気的に接続される。ソース電極１２は、ｐウェル領域２８に電位を与えるｐウェル電極としても機能する。
【００４４】
ソース電極１２は、例えば、金属である。ソース電極１２は、例えば、Ｎｉ（ニッケル）のバリアメタル層と、バリアメタル層上のアルミニウムのメタル層との積層で構成される
【００４５】
ドレイン電極１４は、ドレイン領域２４に電気的に接続される。ドレイン電極１４は、例えば、金属である。ドレイン電極１４は、例えば、ニッケルである。
【００４６】
次に、実施形態の半導体装置の製造方法の一例について説明する。
【００４７】
最初に、ｎ＋型のドレイン領域２４となる炭化珪素基板を準備する。炭化珪素基板は、例えば、４Ｈ−ＳｉＣである。
【００４８】
次に、炭化珪素基板にエピタキシャル成長法により、ｎ−型のドリフト領域２６を形成する。ドリフト領域２６の厚さは、例えば、５μｍ以上１００μｍ以下である。
【００４９】
次に、フォトリソグラフィー法とイオン注入法を用いて、ｐ型のｐウェル領域２８、ｎ＋型のソース領域３０、ｐ＋型のｐウェルコンタクト領域３２を形成する。
【００５０】
次に、炭化珪素層１０の上に、酸化シリコン膜を形成する。酸化シリコン膜は、例えば、Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ法により形成する。酸化シリコン膜の一部は、最終的に第１の酸化シリコン層１６ａとなる。
【００５１】
次に、酸化窒素ガス雰囲気中で熱処理を行う。酸化窒素ガス雰囲気中で熱処理を行うことにより、炭化珪素層１０と酸化シリコン膜の界面のダングリングボンドが窒素（Ｎ）により終端される。酸化窒素ガスは、例えば、亜酸化窒素（Ｎ２Ｏ）ガス、又は、一酸化窒素（ＮＯ）ガスである。
【００５２】
次に、酸化シリコン膜の上に、ボロンを含む多結晶シリコン膜を形成する。多結晶シリコン膜の一部は、最終的にゲート電極２０となる。
【００５３】
次に、フォトリソグラフィー法とＲｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ法（ＲＩＥ法）を用いて、多結晶シリコン膜をパターニングする。
【００５４】
次に、酸化性雰囲気中で熱処理を行う。この熱処理により、多結晶シリコン膜が酸化される。この際、多結晶シリコン膜の下面、すなわち多結晶シリコン膜の酸化シリコン膜と接する面からも酸化が進む。多結晶シリコン膜の酸化により、第２の酸化シリコン層１６ｂが形成される。
【００５５】
多結晶シリコン膜の下面の端部では、多結晶シリコン膜の側面からの酸化も進行するので、第２の酸化シリコン層１６ｂの厚さが厚くなる。多結晶シリコン膜を酸化する熱処理は、例えば、８５０℃のドライ酸化で行われる。
【００５６】
第２の酸化シリコン層１６ｂには、多結晶シリコン膜に含まれていたボロン（Ｂ）が取り込まれる。
【００５７】
次に、酸化した多結晶シリコン膜の上に、層間絶縁膜２２となる酸化シリコン膜をＣＶＤ法に形成する。
【００５８】
その後、炭化珪素層１０の上面にソース電極１２、下面にドレイン電極１４を形成することで、図１に示すＭＯＳＦＥＴ１００が形成される。
【００５９】
以下、実施形態の半導体装置の作用及び効果について説明する。
【００６０】
炭化珪素を用いてＭＯＳＦＥＴを形成する場合、キャリアの移動度が低下するという問題がある。キャリアの移動度が低下する一つの要因は、炭化珪素層とゲート絶縁層との間の界面に存在する界面準位であると考えられている。例えば、ゲート絶縁層の形成後に、酸化窒素ガス雰囲気中で熱処理を行うことにより、界面準位を低減する方法がある。酸化窒素ガス雰囲気中で熱処理を行うことにより、炭化珪素層とゲート絶縁層の界面のダングリングボンドが窒素（Ｎ）により終端されることで、界面準位が低減する。
【００６１】
しかし、この方法を用いると、ゲート絶縁層の中に窒素が残存する。残存した窒素はゲート絶縁層の中でトラップ準位を形成する。ゲート電極にＭＯＳＦＥＴのターンオン電圧を印加した際に、トラップ準位を介してゲート電極と炭化珪素層との間に大きなゲートリーク電流が流れ問題となる。特に、ゲート電極の端部では、電界が集中するため、ゲートリーク電流が大きくなる。ゲートリーク電流が大きくなると、例えば、ＭＯＳＦＥＴの誤動作や消費電力が増大するという問題が生ずる。
【００６２】
実施形態のＭＯＳＦＥＴ１００では、ゲート絶縁層１６が窒素濃度の低い第２の酸化シリコン層１６ｂを有する。したがって、ゲート絶縁層１６の中のトラップ準位が低減され、ゲートリーク電流が低減する。さらに、ゲート絶縁層１６のゲート電極２０の端部の厚さを厚くすることにより、ゲート電極２０の端部での電界集中を緩和する。したがって、更にゲートリーク電流が低減する。
【００６３】
加えて、ゲート電極２０の端部のゲート絶縁層１６の厚膜化は、窒素濃度の低い第２の酸化シリコン層１６ｂの厚さを厚くすることで実現されている。したがって、ゲート電極２０の端部のゲート絶縁層１６では、更に、トラップ準位の密度が低くなり、より一層のゲートリーク電流の低減が実現することになる。
【００６４】
また、ゲート電極の端部では、電界が集中するため、ゲート絶縁層１６の中のトラップ準位への電荷トラップも多くなる。ゲート絶縁層１６に電荷トラップが生じると、例えば、ＭＯＳＦＥＴの閾値電圧が変動するため問題となる。
【００６５】
実施形態のＭＯＳＦＥＴ１００では、ゲート電極２０の端部のゲート絶縁層１６が厚いため、ゲート電極２０の端部での電界が緩和され、電荷トラップが減少する。そして、ゲート電極２０の端部のゲート絶縁層１６の厚膜化は、窒素濃度の低い第２の酸化シリコン層１６ｂの厚さを厚くすることで実現されている。したがって、ゲート電極２０の端部のゲート絶縁層１６では、更に、電荷トラップが減少し、ＭＯＳＦＥＴの閾値電圧の変動が抑制される。
【００６６】
また、実施形態のＭＯＳＦＥＴ１００では、ゲート絶縁層１６のゲート電極２０の端部の厚さを厚くすることにより、ゲート電極２０の端部での電界集中が緩和され、ゲート絶縁層１６の絶縁破壊耐性も向上する。
【００６７】
ゲート電極２０の端部と炭化珪素層１０との間のゲート絶縁層１６の厚さ（図２中のｔ１）は、ゲート電極２０の中央部と炭化珪素層１０との間のゲート絶縁層１６の厚さ（図２中のｔ２）の１．１倍以上１．３倍以下であることが好ましい。上記下限値以上であることで、ゲート電極２０の端部の電界の緩和効果が増大する。また、上記上限値以下であることで、製造が容易になる。
【００６８】
炭化珪素層１０とゲート絶縁層１６の界面の界面準位を低減させる観点から、第１の酸化シリコン層１６ａの第１の窒素濃度は１×１０１８ｃｍ−３以上であることが好ましく、１×１０１９ｃｍ−３以上であることがより好ましい。トラップ準位を低減させる観点から、第２の酸化シリコン層１６ｂの第２の窒素濃度は１×１０１８ｃｍ−３未満であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましい。
【００６９】
ゲート電極２０とｐウェル領域２８との間の少なくとも一部の第２の厚さ（図２中のｔ７）は、ゲート電極２０とドリフト領域２６との間の第２の厚さ（図２中のｔ６）よりも厚いことが、チャネル領域直上の電荷トラップを抑制し、閾値変動を抑制する観点から好ましい。
【００７０】
ゲート電極２０の多結晶シリコンは、ボロン（Ｂ）を含むことが好ましい。ボロン（Ｂ）を含むことで、多結晶シリコンの酸化が増速されるため、ゲート電極２０の端部の第２の酸化シリコン層１６ｂを厚くすることが容易となる。
【００７１】
第１の酸化シリコン層１６ａのボロン濃度は、第２の酸化シリコン層１６ｂのボロン濃度より低いことが好ましい。炭化珪素層１０にボロンが拡散して、ＭＯＳＦＥＴ１００の閾値電圧が変動することが抑制される。
【００７２】
以上、実施形態によれば、ゲートリーク電流が低減された半導体装置が実現できる。また、閾値電圧変動が抑制された半導体装置が実現できる。また、ゲート絶縁層の絶縁破壊耐性が向上した半導体装置が実現できる。
【００７３】
以上、実施形態では、炭化珪素の結晶構造として４Ｈ−ＳｉＣの場合を例に説明したが、本発明は６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣなど、その他の結晶構造の炭化珪素に適用することも可能である。
【００７４】
実施形態では、第１導電型がｎ型、第２導電型がｐ型の場合を例に説明したが、第１導電型をｐ型、第２導電型をｎ型とすることも可能である。その場合、ＭＯＳＦＥＴは正孔をキャリアとすることになる。
【００７５】
実施形態では、縦型のＭＯＳＦＥＴを例に説明したが、例えば、横型のＭＯＳＦＥＴに本発明を適用することも可能である。
【００７６】
実施形態では、ＭＯＳＦＥＴを例に説明したが、例えば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）にも本発明を適用することは可能である。
【００７７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７８】
１０      炭化珪素層
１２      ソース電極（第１の電極）
１４      ドレイン電極（第２の電極）
１６      ゲート絶縁層
１６ａ    第１の酸化シリコン層
１６ｂ    第２の酸化シリコン層
２０      ゲート電極
２６      ドリフト領域（第１の炭化珪素領域）
２８      ｐウェル領域（第２の炭化珪素領域）
３０      ソース領域（第３の炭化珪素領域）
【図１】
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【図２】
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【図３】
2020150242.tif 000005