(57)【要約】【課題】安全動作領域内で動作させることで、大きな突入電流に対して破損することのないＦＥＴを備えた突入電流防止回路を提供すること。【解決手段】ドレイン−ソース間電圧検出回路１３によって検出されたＦＥＴ１２のドレイン−ソース間における電圧Ｖｄｓと、電流検出回路１４によって検出されたＦＥＴ１２のドレイン電流Ｉｄと、に基づいて、ＦＥＴ温度検出回路１５によって検出したパッケージ温度Ｔｃにおける安全動作領域内でＦＥＴ１２が動作するようゲート制御回路１６により当該ＦＥＴ１２のオンまたはオフを制御するパルス幅変調信号が生成される。そして、このパルス幅変調信号は、突入電流Ｉｒｕｓｈが流れ始める時間帯ではゲート制御回路１６から期間Ｌ１のパルス幅Ｐｗを有したパルス幅変調信号が出力され、その後時間の経過とともに順次期間Ｌ２、期間Ｌ３、期間Ｌ４、…、期間Ｌｎのパルス幅Ｐｗを有したパルス幅変調信号が出力される。【選択図】図１
2020167848.tif 000002
【特許請求の範囲】
【請求項１】
第１伝送線路と、
前記第１伝送線路に平行した第２伝送線路と、
前記第２伝送線路上にソース端およびドレイン端が介在され、当該第２伝送線路を導通または切断するＦＥＴと、
前記ＦＥＴのドレイン端に印加され前記第１伝送線路を伝搬する突入電流に応じた電圧と、前記ＦＥＴのソース端の電圧と、の電位差を検出する電位差検出回路と、
前記ＦＥＴに流れるドレイン電流を検出する電流検出回路と、
前記ＦＥＴのパッケージ温度を検出するＦＥＴ温度検出回路と、
前記電位差および前記ドレイン電流に応じて、前記ＦＥＴが前記パッケージ温度における当該ＦＥＴの安全動作領域内で動作するよう前記ＦＥＴのオンまたはオフを制御する制御部と、
を備える突入電流防止回路。
【請求項２】
前記制御部は、前記ＦＥＴのオンまたはオフを制御する制御信号を生成し、
前記制御信号は、パルス幅が異なるパルス幅変調信号である請求項１に記載の突入電流防止回路。
【請求項３】
前記制御部は、
前記電位差および前記ドレイン電流をデジタル変換するＡ／Ｄ変換部と、
前記Ａ／Ｄ変換部の後段に設けられ、前記電位差および前記ドレイン電流に応じて、クロック信号に基づき前記パルス幅変調信号を出力するＦＰＧＡと、
を備える請求項２に記載の突入電流防止回路。
【請求項４】
前記パルス幅変調信号は、前記突入電流が減少するにつれて前記パルス幅が長くなる請求項２または請求項３に記載の突入電流防止回路。
【請求項５】
前記ＦＰＧＡは、
前記ＦＥＴの前記電位差または前記ドレイン電流のいずれかの値が、前記パッケージ温度に応じた前記安全動作領域内の値であって予め設定した閾値を超えると、前記パルス幅変調信号を‘Ｌ’にし、前記ＦＥＴをオフとする請求項３に記載の突入電流防止回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタを用いた突入電流防止回路に関する。
【背景技術】
【０００２】
電気機器に、例えば直流電圧を供給する回路を接続すると、一時的に当該電気機器内に過大な電流が流れることがある。これを突入電流と呼ぶ。
【０００３】
この突入電流が生じる理由は、電気機器が実装する大容量の平滑コンデンサやデカップリングコンデンサに充電が行われるためである。
【０００４】
そして、前記突入電流が電気機器の定格電流を超えると、当該電気機器の動作に悪影響を及ぼすといった問題がある。
【０００５】
このため、前記コンデンサの充電状況に応じて電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ、以下ＦＥＴと呼ぶ）の動作を決定するツェナーダイオードや、前記ＦＥＴのゲートおよびソース間に抵抗を備えた突入電流防止回路などが提案されている。これら突入電流防止回路は、前記直流電圧を給電する回路と、被給電回路と、の間に設けられている。
【０００６】
しかし、ＦＥＴが正常動作できる安全動作領域（ＡｒｅａＯｆＳａｆｅＯｐｅｒａｔｉｏｎ）を超えた突入電流が当該ＦＥＴに流れる、当該突入電流に応じた電圧がこのＦＥＴに印加されると、ＦＥＴが破損するといった問題がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平０４−４６５１９号公報
【特許文献２】特開２０１０−７４８７４号公報
【特許文献３】特開平０６−８３４６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
そこで、突入電流防止回路に実装するＦＥＴを並列接続させて突入電流を分散させることで、当該ＦＥＴの破損を防止する突入電流防止回路も提案されている。
【０００９】
しかし、この突入電流防止回路では実装するＦＥＴの数が増えるため、コストを要し、また回路規模の拡大といった問題が生じる。
【００１０】
本発明は、前記課題に鑑みてなされたものであり、安全動作領域内で動作させることで、大きな突入電流に対して破損することのないＦＥＴを備えた突入電流防止回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
実施形態に係る突入電流防止回路は、第１伝送線路と、前記第１伝送線路に平行した第２伝送線路と、前記第２伝送線路上にソース端およびドレイン端が介在され、当該第２伝送線路を導通または切断するＦＥＴと、  前記ＦＥＴのドレイン端に印加され前記第１伝送線路を伝搬する突入電流に応じた電圧と、前記ＦＥＴのソース端の電圧と、の電位差を検出する電位差検出回路と、前記ＦＥＴに流れるドレイン電流を検出する電流検出回路と、前記ＦＥＴジのパッケージ温度を検出するＦＥＴ温度検出回路と、前記電位差および前記ドレイン電流に応じて、前記ＦＥＴが前記パッケージ温度における当該ＦＥＴの安全動作領域内で動作するよう前記ＦＥＴのオンまたはオフを制御する制御部と、を備える。
【図面の簡単な説明】
【００１２】
【図１】本実施形態に係る突入電流防止回路１０を示した図。
【図２】前記突入電流防止回路１０のＦＥＴのゲートのオンオフを制御するゲート制    御回路の回路図。
【発明を実施するための形態】
【００１３】
以下、実施形態に係る突入電流防止回路１０について図面を参照して説明する。
【００１４】
図１は、本実施形態に係る突入電流防止回路１０を示した図である。
【００１５】
突入電流防止回路１０は、第１伝送線路１、第２伝送線路２、キャパシタンス１１、ＦＥＴ１２、ドレイン−ソース間電圧検出回路１３、ドレイン電流検出回路１４、ＦＥＴ温度検出回路１５、およびゲート制御回路１６を備える。
【００１６】
突入電流防止回路１０の前段には、例えば交流電圧ＡＣを整流し直流電圧ＤＣに変換する整流回路が設けられる。なお、ここでは整流回路は図示しないものとする。
【００１７】
そして、この整流回路との接続により前記直流電圧ＤＣが突入電流防止回路１０に供給されると、当該直流電圧ＤＣに応じた突入電流Ｉｒｕｓｈが第１伝送線路１に流れる。
【００１８】
その後、突入電流防止回路１０の後段に設けられた被給電回路に突入電流Ｉｒｕｓｈ１が流れ、同時に平滑用のキャパシタンス１１に突入電流Ｉｒｕｓｈ２が流れる。ここで、突入電流Ｉｒｕｓｈ＝突入電流Ｉｒｕｓｈ１＋突入電流Ｉｒｕｓｈ２とする。
【００１９】
キャパシタンス１１は、前記第１伝送線路１上に設けられたノードＮ１と、前記第２伝送線路２上に設けられたノードＮ２と、の間に設けられる。そして、前記突入電流Ｉｒｕｓｈ２の流入により前記キャパシタンス１１に充電がなされ、この充電により、ノードＮ２の電位、すなわちＦＥＴ１２のドレインＤ端の電位が上昇する。
【００２０】
ＦＥＴ１２は、前記第２伝送線路２上に介在される。すなわち、ＦＥＴ１２は、そのドレインＤ端がノードＮ２に接続され、ソースＳ端が前記整流回路側の第２伝送線路２上のノードＮ３に接続され、ゲートＧにはゲート制御回路１６からの制御信号（Ｐｕｌｓｅ  Ｗｉｔｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ、以下、パルス幅変調信号と呼ぶ）が印加される。
【００２１】
つまり、前記パルス幅変調信号に応じてＦＥＴ１２がオンまたはオフを繰り返すことで第２伝送線路２を導通または切断させる。
【００２２】
ドレイン−ソース間電圧検出回路１３は、前記ＦＥＴ１２のドレインＤ端およびソースＳ端の電位差Ｖｄｓを検出し、これを第１検出結果として前記ゲート制御回路１６へ供給する。
【００２３】
ドレイン電流検出回路１４は、前記ＦＥＴ１２を介してノードＮ３に流入するドレイン電流Ｉｄを検出し、これを第２検出結果として前記ゲート制御回路１６へ供給する。
【００２４】
なお、検出されたドレイン電流Ｉｄは第２伝送線路２を介して前記整流回路へと戻る。
【００２５】
ＦＥＴ温度検出回路１５は、ＦＥＴのパッケージ温度Ｔｃを検出し、これを第３検出結果として前記ゲート制御回路１６へ供給する。
【００２６】
ゲート制御回路１６は、前記ドレイン−ソース間電圧検出回路１３、ドレイン電流検出回路１４、およびＦＥＴ温度検出回路１５から、第１検出結果、第２検出結果、および第３検出結果を受信し、これら第１、第２、第３検出結果の値に応じて生成した前記パルス幅変調信号をＦＥＴ１２のゲートＧに供給する。なお、パルス幅変調信号の出力タイミングは、後述するクロック信号ＣＬＫに依存する。
【００２７】
このパルス幅変調信号は、電圧レベルが、例えば“５［Ｖ］”および“０［Ｖ］”から構成されるアナログ信号であり、“５［Ｖ］”の場合にＦＥＴ１２がオンし、“０［Ｖ］”の場合にＦＥＴ１２はオフとされる。また、このパルス幅変調信号のパルス幅Ｐｗの短長に応じてＦＥＴ１２のオン、オフする期間Ｔが調整されることとなる。
【００２８】
具体的には、ＦＥＴ１２が安全動作領域内で動作できるよう、当該ＦＥＴ１２がオンする期間Ｔの長さＬが設定される。
【００２９】
すなわち、前記電位差Ｖｄｓとドレイン電流ＩｄとがＦＥＴ１２の安全動作領域内に収まるよう、前記ゲート制御回路１６が出力する前記パルス幅変調信号のパルス幅Ｐｗ（電圧レベルが“５［Ｖ］”）の長さＬが制御される。
【００３０】
なお、前記安全動作領域はＦＥＴ毎に異なり、ここでは、ＦＥＴ１２の特性に応じた安全動作領域に基づいてゲート制御回路１６が設計される。具体的には、このゲート制御回路１６内に設けられるＦＰＧＡ１６ｄ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）が、ＦＥＴ１２特有の安全動作領域に基づいて設計されている。
【００３１】
また、ゲート制御回路１６に、前記安全動作領域の最大値（電位差Ｖｄｓ_ｍａｘおよびドレイン電流Ｉｄ_ｍａｘ）を超えない範囲で、電位差Ｖｄｓに対する閾値Ｖｔｈと、ドレイン電流Ｉｄに対する閾値Ｉｔｈと、をそれぞれ設け、これらの値に基づいて、ＦＰＧＡ１６ｄの動作制御を設計してもよい。
【００３２】
さらに、前記安全動作領域は、ＦＥＴ１２の接合部温度Ｔｊによっても異なる。接合部温度Ｔｊとは、ＦＥＴ１２の内部にある半導体チップの温度である。
【００３３】
ＦＰＧＡ１６ｄは、第１検出結果、第２検出結果、第３検出結果に基づいて、接合部温度Ｔｊを算出し、算出したＴｊに基づいてあらかじめＦＰＧＡ１６ｄに記憶させておいた前記安全動作領域の情報をディレーティングする。接合部温度Ｔｊは、以下の数式（１）によって求められる。
Ｔｊ＝Ｔｃ＋Ｒｔｈｉｃ×ＰＤ      ・・・（１）
ここで、Ｔｃはパッケージ温度であり、ＦＥＴ温度検出回路１５から受信した第３検出結果である。Ｒｔｈｉｃは接合部とパッケージの間の熱抵抗であり、予めＦＰＧＡ１６ｄに記憶されている。ＰＤはＦＥＴの発熱量であり、ドレイン−ソース間電圧検出回路１３より受信した第１検出結果と、ドレイン電流検出回路１４より受信した第２検出結果に基づいて算出される。
【００３４】
このような構成を採用することで、ゲート制御回路１６にて閾値Ｖｔｈまたは閾値Ｉｔｈのいずれかを超えるまでは、パルス幅変調信号によるＦＥＴ１２のゲート制御により、突入電流Ｉｒｕｓｈ２を整流回路側に流して、前記被給電回路への悪影響を防止でき、またゲート制御回路１６にて前記閾値Ｖｔｈまたは閾値Ｉｔを超えたと判断すると、前記パルス幅変調信号の電圧レベルを“５［Ｖ］”から“０［Ｖ］”へ電圧制御でき、突入電流ＩｒｕｓｈによるＦＥＴ１２の破損を、より確実に防止することができる。
【００３５】
図２は、前記ゲート制御回路１６の回路構成を示したブロック図であり、当該ゲート制御回路１６が生成したパルス幅変調信号を出力する様子を示している。
【００３６】
図２に示すように、ゲート制御回路１６は、Ａ／Ｄコンバータ１６ａ、Ｄ／Ａコンバータ１６ｂ、クロック生成部１６ｃおよびＦＰＧＡ１６ｄを備える。
【００３７】
Ａ／Ｄコンバータ１６ａは、前記ドレイン−ソース間電圧検出回路１３およびドレイン電流検出回路１４のそれぞれから供給された第１、第２検出結果をアナログ−デジタル変換し、後段のＦＰＧＡ１６ｄに供給する。
【００３８】
クロック生成部１６ｃは、内部クロック信号ＣＬＫを前記ＦＰＧＡ１６ｄに供給する。
【００３９】
ＦＰＧＡ１６ｄは、複数のトランジスタがアレイ状に配列して構成された回路であって、前記第１、第２、第３検出結果（デジタル信号）および内部クロックＣＬＫに基づいて“０”データ又は“１”データから構成されるデータ列を生成する機能を有する。このデジタル信号が前記Ｄ／Ａコンバータ１６ｂによってアナログ変換され、前記パルス幅変調信号として前記ＦＥＴ１２のゲートＧに供給される。
【００４０】
そして、このＦＰＧＡ１６ｄが出力する“１”データが連続したデータ列になる程、ＦＥＴ１２がオンする期間Ｔの長いパルス幅Ｐｗが生成される。
【００４１】
すなわち、図２に示すように、例えば、ＦＰＧＡ１６ｄが“０１０１１０１１１０１１１１…１１１１１１１…”のデータ列を生成すると、Ｄ／Ａコンバータ１６ｂは、“１”に応じた期間Ｌ１、“１１”に応じた期間Ｌ２、“１１１”に応じた期間Ｌ３、“１１１１”に応じた期間Ｌ４、…、“１１１１１１１…”に応じた期間Ｌｎのパルス幅Ｐｗを有した前記パルス幅変調信号を順次出力する。
【００４２】
前記データ列における“０”データでは、パルス幅変調信号は“０［Ｖ］”であり、期間Ｌｎ＞…＞期間Ｌ４＞期間Ｌ３＞期間Ｌ２＞期間Ｌ１の関係が成立する。
【００４３】
ここで、ゲート制御回路１６が出力するパルス幅変調信号のパルス幅Ｐｗが期間Ｌ１から
期間Ｌｎへと変化する理由を以下に述べる。
【００４４】
例えば、前記整流回路が接続された初期には前記突入電流Ｉｒｕｓｈ２により前記キャパシタンス１１が充電されるためＦＥＴ１２の電位差Ｖｄｓの値が上昇する。しかし、この時点では前記パルス幅変調信号がＦＥＴ１２のゲートＧに供給されず、当該ＦＥＴ１２が駆動していないことからノードＮ３へのドレイン電流Ｉｄは発生していない。
【００４５】
このため、この時間帯ではゲート制御回路１６は、第１検出結果（電位差Ｖｄｓ）のみを受信することになる。
【００４６】
つまり、このような突入電流Ｉｒｕｓｈが大きいと想定される時間帯において前記第１検出結果のみを受信すると、クロック信号ＣＬＫが供給されたタイミングで、図２に示すような期間Ｌ１のパルス幅Ｐｗを有するパルス幅変調信号が出力される。
【００４７】
ここで、パルス幅Ｐｗの期間Ｌ１としては、例えば、ＦＥＴ１２のドレイン−ソース間に印加されている電位差Ｖｄｓに対して、ＦＥＴ１２に流れるドレイン電流Ｉｄが前記閾値Ｉｔｈを超えない程度の長さである。
【００４８】
すると、ＦＥＴ１２は、期間Ｌ１の前記パルス幅Ｐｗに応じた時間Ｔ１だけオンし、閾値Ｉｔｈよりも低いドレイン電流ＩｄがノードＮ３に向けて流れ始める。
【００４９】
その後、第１伝送線路１を流れる突入電流Ｉｒｕｓｈが少しずつ減少し、定常電流へ遷移していくと、ゲート制御回路１６は、期間Ｌ２、期間Ｌ３、期間Ｌ４、…、期間Ｌｎのパルス幅Ｐｗを順次出力する。
【００５０】
したがって、期間Ｌ２、期間Ｌ３、期間Ｌ４のパルス幅Ｐｗに応じてＦＥＴ１２が時間Ｔ２、Ｔ３、Ｔ４だけオンし、このオンの都度、ドレイン電流ＩｄがノードＮ３に向けて流れることになる。そして、前記定常電流が第１伝送線路１を流れると、ゲート制御回路１６は期間Ｌｎのパルス幅Ｐｗを生成し、これに応じてＦＥＴ１２が常時オン状態となる。このように、ゲート制御回路１６は、受信する第１検出結果、第２検出結果、および第３検出結果に基づいてＦＥＴ１２のゲートＧに供給するパルス幅変調信号のパルス幅Ｐｗを変調するように構成されている。
【００５１】
したがって、前記構成の突入電流防止回路１０によれば、ドレイン−ソース間電圧検出回路１３によって検出されたＦＥＴ１２のドレイン−ソース間における電位差Ｖｄｓと、ドレイン電流検出回路１４によって検出されたＦＥＴ１２のドレイン電流Ｉｄと、に基づいて、ＦＥＴ１２がＦＥＴ温度検出回路１５によって検出されたパッケージ温度Ｔｃにおける安全動作領域内で動作するようゲート制御回路１６により当該ＦＥＴ１２のオンまたはオフのタイミングを制御するパルス幅変調信号が生成される。そして、このパルス幅変調信号は、突入電流Ｉｒｕｓｈが流れ始める時間帯ではゲート制御回路１６から期間Ｌ１のパルス幅Ｐｗを有したパルス幅変調信号が出力され、その後時間の経過とともに順次期間Ｌ２、期間Ｌ３、期間Ｌ４、…、期間Ｌｎのパルス幅Ｐｗを有したパルス幅変調信号が出力される。
【００５２】
このように、時間経過とともにＦＥＴ１２に供給するパルス幅Ｐｗを変調させることで、例え突入電流Ｉｒｕｓｈが流れた場合であっても当該ＦＥＴ１２を安全動作領域内で動作させることができることから、複数のＦＥＴを実装することなく、単一のＦＥＴ１２のみで大きな突入電流Ｉｒｕｓｈに対応可能な突入電流防止回路１０を提供することができる。
【００５３】
なお、本発明は、前記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、前記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されたり、幾つかの構成要件が異なる形態にして組み合わされても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除されたり組み合わされた構成が発明として抽出され得るものである。
【符号の説明】
【００５４】
１０…突入電流防止回路、１…第１伝送線路、２…第２伝送線路、
１１…キャパシタンス、１２…ＦＥＴ、１３…ドレイン−ソース間電圧検出回路、
１４…電流検出回路、１５…ＦＥＴ温度検出回路、１６…ゲート制御回路、
１６ａ…Ａ／Ｄコンバータ、１６ｂ…Ｄ／Ａコンバータ、１６ｃ…クロック生成部、１６ｄ…ＦＧＰＡ、
Ｉｒｕｓｈ、Ｉｒｕｓｈ１、Ｉｒｕｓｈ２…突入電流、Ｉｄ…ドレイン電流、
Ｄ…ドレイン端、Ｓ…ソース端、Ｇ…ゲート、
Ｖｄｓ…ドレイン−ソース間電圧、電位差。
【図１】
2020167848.tif 000003
【図２】
2020167848.tif 000004