(57)【要約】【課題】順方向電流電圧特性及び順方向破壊電流の低下並びに素子面積の拡大が抑制されるとともに、逆方向破壊耐圧を向上させることがきる半導体装置およびその製造方法を提供する。【解決手段】Ｐ型又はＮ型である第１の導電型を有する半導体基板１の表面において、第１の導電型を有する高濃度第１導電型不純物領域６、第１の導電型とは逆の導電型である第２の導電型を有する高濃度第２導電型不純物領域５、及び高濃度第１導電型不純物領域と高濃度第２導電型不純物領域とに挟まれた素子分離領域２を含む、ＰＮ接合を利用したダイオード素子と、半導体基板における高濃度第２導電型不純物領域の下方に高濃度第２導電型不純物領域と離間した第２の導電型を有する浮遊層３と、を備えた半導体装置及びその製造方法。【選択図】図１
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【特許請求の範囲】
【請求項１】
Ｐ型又はＮ型である第１の導電型を有する半導体基板の表面において、前記第１の導電型を有する高濃度第１導電型不純物領域、前記第１の導電型とは逆の導電型である第２の導電型を有する高濃度第２導電型不純物領域、及び前記高濃度第１導電型不純物領域と前記高濃度第２導電型不純物領域とに挟まれた素子分離領域を含む、ＰＮ接合を利用したダイオード素子と、
前記半導体基板における前記高濃度第２導電型不純物領域の下方に前記高濃度第２導電型不純物領域と離間した前記第２の導電型を有する浮遊層と、
を備えた半導体装置。
【請求項２】
前記第１の導電型がＰ型であり、前記第２の導電型がＮ型である請求項１に記載の半導体装置。
【請求項３】
前記ダイオード素子が、静電気放電に対して半導体集積回路の内部回路を保護する保護ダイオードである請求項１又は請求項２に記載の半導体装置。
【請求項４】
請求項１〜請求項３のいずれか１項に記載の半導体装置を製造する方法であって、
前記第１の導電型を有する半導体基板を準備する工程と、
前記半導体基板に前記素子分離領域を形成する工程と、
前記半導体基板の前記高濃度第２導電型不純物領域となる部分を含む領域に対し、第２の導電型の不純物を１回または複数回イオン注入する第１の不純物注入、第１の導電型の不純物を１回または複数回イオン注入する第２の不純物注入、及び第２の導電型の不純物を１回または複数回イオン注入する第３の不純物注入のうち、前記第２の不純物注入と、前記第１の不純物注入及び前記第３の不純物注入の少なくとも一方の不純物注入とを、前記不純物注入の番号順に行うことにより、前記浮遊層を形成する工程と、
前記半導体基板の前記高濃度第２導電型不純物領域となる部分に第２の導電型の不純物を１回または複数回イオン注入することにより、前記高濃度第２導電型不純物領域を形成する工程と、
前記半導体基板の前記高濃度第１導電型不純物領域となる部分に第１の導電型の不純物を１回または複数回イオン注入することにより、前記高濃度第１導電型不純物領域を形成する工程と、
を含む、半導体装置の製造方法。
【請求項５】
前記浮遊層を形成する工程において、前記第１の不純物注入及び前記第３の不純物注入の少なくとも一方の不純物注入として、前記第３の不純物注入のみを行う請求項４に記載の半導体装置の製造方法。
【請求項６】
前記浮遊層を形成する工程において、前記第１の不純物注入及び前記第３の不純物注入の少なくとも一方の不純物注入として、前記第１の不純物注入のみを行う請求項４に記載の半導体装置の製造方法。
【請求項７】
前記浮遊層を形成する工程における前記不純物注入の一部または全部を、前記ダイオード素子以外の領域の不純物注入と兼ねて行う請求項４〜請求項６のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置、およびその製造方法に関する。
【背景技術】
【０００２】
例えばドライバ用半導体集積回路等の半導体装置の信号入力端子には、通常、静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ−Ｄｉｓｃｈａｒｇｅ）による意図しない過大な入力電圧・電流から内部回路を保護するための保護ダイオードが設けられている。
保護ダイオードとしては、例えば、Ｐ型基板上に形成したＰ型ウェルの表面にＮ型不純物を注入して形成したＰＮ接合ダイオードが提案されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第５８３５９７７号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
保護ダイオードに関し、図８には従来構造の平面図の一例、図９には従来構造の断面図の一例がそれぞれ示されている。なお、図８および図９に示す例では、平面構造として、一辺２０μｍの素子を示し、断面構造については、深さ１０μｍより深い位置のシリコン基板を省略して記載している。
Ｐ型のシリコン基板１０１の表面近傍の全面にＰ型ウェル１０４が形成され、幅１μｍから３μｍ程度のシリコン酸化膜による素子分離領域１０２（ＳＴＩ：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を挟んで表面に高濃度Ｎ型活性化層１０５と高濃度Ｐ型活性化層１０６が隣接して形成されている。高濃度Ｎ型活性化層１０５とＰ型ウェル１０４間に形成された接合が保護ダイオードを構成するＰＮ接合ダイオードとなる。
高濃度Ｎ型活性化層１０５と高濃度Ｐ型活性化層１０６とは、それぞれカソード電極、アノード電極として機能する。高濃度Ｎ型活性化層１０５と高濃度Ｐ型活性化層１０６はシリコン酸化膜による層間絶縁膜１０７を挟んで形成された独立したアルミ配線１０９に、コンタクト１０８を通して導通される。本構造の保護ダイオードを半導体集積回路の入出力部とグランド間に挿入するに当たり、グランド側をアノード端子、入出力側をカソード端子に接続する。
このように接続された保護ダイオードに対しては、過大な正電位の入力電圧に耐えられる逆方向破壊耐圧が必要とされる。同時に、過大な負電位の入力電圧に伴う順方向電流にも耐えられる順方向破壊電流が必要となる。さらに半導体集積回路の微細化に伴い、素子面積の縮小化も要求される。
【０００５】
しかしながら、図８、図９に示すような上記構造を有する半導体装置では、順方向電流電圧特性及び順方向破壊電流の低下抑制、並びに素子面積の拡大抑制を維持しつつ、逆方向破壊耐圧を向上させることは困難である。
【０００６】
本開示は、順方向電流電圧特性及び順方向破壊電流の低下並びに素子面積の拡大が抑制されるとともに、逆方向破壊耐圧を向上させることがきる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本開示に係る半導体装置は、Ｐ型又はＮ型である第１の導電型を有する半導体基板の表面において、前記第１の導電型を有する高濃度第１導電型不純物領域、前記第１の導電型とは逆の導電型である第２の導電型を有する高濃度第２導電型不純物領域、及び前記高濃度第１導電型不純物領域と前記高濃度第２導電型不純物領域とに挟まれた素子分離領域を含む、ＰＮ接合を利用したダイオード素子と、
前記半導体基板における前記高濃度第２導電型不純物領域の下方に前記高濃度第２導電型不純物領域と離間した前記第２の導電型を有する浮遊層と、
を備えた半導体装置である。
【０００８】
また、本開示に係る半導体装置の製造方法は、
前記本開示に係る半導体装置を製造する方法であって、
前記第１の導電型を有する半導体基板を準備する工程と、
前記半導体基板に前記素子分離領域を形成する工程と、
前記半導体基板の前記高濃度第２導電型不純物領域となる部分を含む領域に対し、第２の導電型の不純物を１回または複数回イオン注入する第１の不純物注入、第１の導電型の不純物を１回または複数回イオン注入する第２の不純物注入、及び第２の導電型の不純物を１回または複数回イオン注入する第３の不純物注入のうち、前記第２の不純物注入と、前記第１の不純物注入及び前記第３の不純物注入の少なくとも一方の不純物注入とを、前記不純物注入の番号順に行うことにより、前記浮遊層を形成する工程と、
前記半導体基板の前記高濃度第２導電型不純物領域となる部分に第２の導電型の不純物を１回または複数回イオン注入することにより、前記高濃度第２導電型不純物領域を形成する工程と、
前記半導体基板の前記高濃度第１導電型不純物領域となる部分に第１の導電型の不純物を１回または複数回イオン注入することにより、前記高濃度第１導電型不純物領域を形成する工程と、
を含む、半導体装置の製造方法である。
【発明の効果】
【０００９】
本開示によれば、順方向電流電圧特性及び順方向破壊電流の低下並びに素子面積の拡大が抑制されるとともに、逆方向破壊耐圧を向上させることがきる半導体装置およびその製造方法が提供される。
【図面の簡単な説明】
【００１０】
【図１】本開示の第１実施形態に係る半導体装置の一例を示す概略断面図である。
【図２Ａ】本開示の第１実施形態に係る半導体装置の製造方法の一例を示す概略断面図である。
【図２Ｂ】本開示の第１実施形態に係る半導体装置の製造方法の一例を示す概略断面図である。
【図３Ａ】本開示の第１実施形態に係る実施例として製造した半導体装置のＴＬＰ法による順方向電流電圧特性を示す図である。
【図３Ｂ】本開示の第１実施形態に係る実施例として製造した半導体装置のＴＬＰ法による逆方向電流電圧特性を示す図である。
【図４】本開示の第２実施形態に係る半導体装置の一例を示す概略断面図である。
【図５Ａ】本開示の第２実施形態に係る実施例として製造した半導体装置のＴＬＰ法による順方向電流電圧特性を示す図である。
【図５Ｂ】本開示の第２実施形態に係る実施例として製造した半導体装置のＴＬＰ法による逆方向電流電圧特性を示す図である。
【図６】本開示の第３実施形態に係る半導体装置の一例を示す概略断面図である。
【図７Ａ】本開示の第３実施形態に係る実施例として製造した半導体装置のＴＬＰ法による順方向電流電圧特性を示す図である。
【図７Ｂ】本開示の第３実施形態に係る実施例として製造した半導体装置のＴＬＰ法による逆方向電流電圧特性を示す図である。
【図８】従来の保護ダイオードの構造の一例を示す概略平面図である。
【図９】従来の保護ダイオードの断面構造の一例を示す概略断面図である。
【発明を実施するための形態】
【００１１】
以下、本開示の実施形態について図面を参照しつつ説明する。尚、各図面において、実質的に同一又は等価な構成要素又は部分には同一の参照符号を付している。
また、本明細書において「工程」との語は、独立した工程だけでなく、他の工程と明確に区別できない場合であっても工程の所期の目的が達成されれば、本用語に含まれる。
【００１２】
本開示に係る半導体装置は、Ｐ型又はＮ型である第１の導電型を有する半導体基板の表面において、前記第１の導電型を有する高濃度第１導電型不純物領域、前記第１の導電型とは逆の導電型である第２の導電型を有する高濃度第２導電型不純物領域、及び前記高濃度第１導電型不純物領域と前記高濃度第２導電型不純物領域とに挟まれた素子分離領域を含む、ＰＮ接合を利用したダイオード素子と、前記半導体基板における前記高濃度第２導電型不純物領域の下方に前記高濃度第２導電型不純物領域と離間した前記第２の導電型を有する浮遊層と、を備える。
【００１３】
第１の導電型を有する半導体基板と第１の導電型を有する高濃度第１導電型不純物領域は、それぞれ第１の導電型の不純物が含まれており、高濃度第１導電型不純物領域には、半導体基板よりも第１の導電型の不純物が高い濃度で含まれている。
第２の導電型を有する高濃度第２導電型不純物領域と第２の導電型を有する浮遊層は、それぞれ第２の導電型の不純物が含まれている。浮遊層は、平面視において高濃度第２導電型不純物領域と重複し、半導体基板における高濃度第２導電型不純物領域よりも深い領域にダイオード素子と電気的に接続せずに存在する層である。浮遊層における第２の導電型の不純物濃度は、高濃度第２導電型不純物領域における第２の導電型の不純物濃度よりも低いことが好ましい。
また、素子分離領域は、高濃度第１導電型不純物領域と高濃度第２導電型不純物領域との間に挟まれた領域であり、酸化膜、窒化膜等の絶縁性の材料によって構成されている。
【００１４】
本開示に係る半導体装置によれば、上記浮遊層を有することで、ダイオード素子が、例えばＥＳＤによる過大な入力電圧・電流に対して半導体装置の内部回路を保護する保護ダイオードとして機能することができ、信頼性の高い半導体装置となる。
【００１５】
前記第１の導電型、第２の導電型は、一方がＰ型、他方がＮ型であればよいが、製造容易性の観点から、第１の導電型がＰ型であり、第２の導電型がＮ型であることが好ましい。
また、前記ダイオード素子が、静電気放電等による過大な入力電圧・電流に対し、半導体集積回路の内部回路を保護する保護ダイオードであることが好ましい。
【００１６】
本開示に係る半導体装置の製造方法は特に限定されないが、
前記第１の導電型を有する半導体基板を準備する工程と、
前記半導体基板に前記素子分離領域を形成する工程と、
前記半導体基板の前記高濃度第２導電型不純物領域となる部分を含む領域に対し、第２の導電型の不純物を１回または複数回イオン注入する第１の不純物注入、第１の導電型の不純物を１回または複数回イオン注入する第２の不純物注入、及び第２の導電型の不純物を１回または複数回イオン注入する第３の不純物注入のうち、前記第２の不純物注入と、前記第１の不純物注入及び前記第３の不純物注入の少なくとも一方の不純物注入とを、前記不純物注入の番号順に行うことにより、前記浮遊層を形成する工程と、
前記半導体基板の前記高濃度第２導電型不純物領域となる部分に第２の導電型の不純物を１回または複数回イオン注入することにより、前記高濃度第２導電型不純物領域を形成する工程と、
前記半導体基板の前記高濃度第１導電型不純物領域となる部分に第１の導電型の不純物を１回または複数回イオン注入することにより、前記高濃度第１導電型不純物領域を形成する工程と、を含む半導体装置の製造方法によって好適に製造することができる。
【００１７】
前記浮遊層を形成する工程において、前記第１の不純物注入及び前記第３の不純物注入の両方を行ってもよいが、製造工程の簡略化のため、第３の不純物注入のみを行ってもよいし、第１の不純物注入のみを行ってもよい。
また、製造工程の簡略化のため、前記浮遊層を形成する工程における前記不純物注入の一部または全部を、前記ダイオード素子以外の領域の不純物注入と兼ねて行ってもよい。
【００１８】
逆方向破壊耐圧不足によるＥＳＤ破壊が見られる従来の半導体装置に対し、本開示では、例えば入出力保護ダイオードの素子面積、形成工程、順方向電流電圧特性、順方向破壊電流に影響を及ぼすことなく逆方向破壊耐圧を向上させることが可能となり、その結果、信頼性の高い半導体装置を提供することができる。
以下、本開示に係る半導体装置及びその製造方法について、３つの実施形態を例に具体的に説明する。
【００１９】
＜第１実施形態＞
図１は、本開示の第１実施形態に係る半導体装置の断面を概略的に示している。第１実施形態に係る半導体装置は、第１の導電型がＰ型であり、第２の導電型がＮ型となっている。Ｐ型シリコン基板１の表面に、高濃度Ｐ型活性化層６（高濃度第１導電型不純物領域）、高濃度Ｎ型活性化層５（高濃度第２導電型不純物領域）、高濃度Ｐ型活性化層６と高濃度Ｎ型活性化層５とに挟まれた素子分離領域２を含む、ＰＮ接合を利用したダイオード素子とともに、高濃度Ｎ型活性化層５の下方に高濃度Ｎ型活性化層と離間した（すなわち、Ｐ型シリコン基板１の一部を挟んで形成された）Ｎ型浮遊層３を備えている。
第１実施形態に係る半導体装置は、上記のようにＰＮ接合の下方にＮ型浮遊層を有していることで、ダイオード素子が、例えばＥＳＤによる過大な入力電圧・電流に対して半導体装置の内部回路を保護する保護ダイオードとして機能し、信頼性の高い半導体装置となる。
また、第１実施形態に係る半導体装置は、さらに、Ｐ型ウェル４、層間絶縁膜７、コンタクト８、アルミ配線９を備えているが、第１実施形態に係る半導体装置を平面視した場合、図８と同様の構成を有し、素子面積の増加が抑制されている。
【００２０】
第１実施形態に係る半導体装置の製造方法について説明する。図２Ａ、図２Ｂは、それぞれ第１実施形態に係る半導体装置の製造方法の一例を順に示している。
【００２１】
（半導体基板１の準備）
まず、第１の導電型の半導体基板を準備する。半導体基板はＰ型でもＮ型でもよいが、製造容易性の観点から、Ｐ型の半導体基板であることが好ましい。また、半導体基板として、化合物半導体基板でもよいが、製造コスト、入手容易性などの観点から、シリコン基板が好ましい。以下、ボロン等の不純物を含むＰ型シリコン基板を用いる場合について説明する。
【００２２】
（素子分離領域２の形成）
ボロン等の不純物を含むＰ型シリコン基板１の表面に熱酸化法により０．０２μｍ程度のシリコン酸化膜（図示せず）を形成した後、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により全面に０．２μｍ程度のシリコン窒化膜（図示せず）を形成する。
引き続きフォトリソグラフィ・エッチング法により所望の領域のシリコン窒化膜とシリコン酸化膜を除去し、シリコン基板１表面に深さ１μｍ程度の溝を形成することで、素子分離領域２とする。
【００２３】
その後熱酸化法により０．０２μｍ程度のシリコン酸化膜（図示せず）を形成し、エネルギー２０００ｋｅＶ、ドーズ量１×１０１３ｃｍ−２程度までの１回、または複数回の第１のリンのイオン注入（第１のイオン注入）を、表面が高濃度Ｎ型活性化層５となる領域に行う。引き続き１１００℃程度の熱処理を行うことで、Ｐ型シリコン基板１の表面（表層部）の一部をＮ型領域１０に変換する。このＮ型領域１０は、後述する工程を経て、高濃度Ｎ型活性化層５となる領域、高濃度Ｎ型活性化層５よりも下方（深い位置）においてＮ型浮遊層３となる領域、高濃度Ｎ型活性化層５とＮ型浮遊層３との間でＰ型となる領域、及び素子分離領域の下方でＰ型ウエルの一部を構成する領域に分けられる。
【００２４】
さらにＣＶＤ法とＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を順次適用することで素子分離領域２をシリコン酸化膜で埋める。
その後、素子分離領域２以外に残ったシリコン窒化膜とシリコン酸化膜を除去する（図２Ａ参照）。
【００２５】
（Ｐ型ウェル領域４、高濃度Ｎ型不純物領域５、高濃度Ｐ型不純物領域６、Ｎ型浮遊層３の形成）
引き続きシリコン基板１表面に熱酸化法により０．０２μｍ程度のシリコン酸化膜（図示せず）を形成し、エネルギー５００ｋｅＶ、ドーズ量１×１０１３ｃｍ−２程度までの１回、または複数回のボロンのイオン注入（第２のイオン注入）を対象となるダイオード領域全面に行い、さらに、エネルギー２０００ｋｅＶ、ドーズ量１×１０１３ｃｍ−２程度までの１回、または複数回の第２のリンのイオン注入（第３のイオン注入）を、表面が高濃度Ｎ型活性化層５となる領域に行う。
【００２６】
さらに、高濃度Ｎ型活性化層５となる領域表面にリンおよびヒ素のイオン注入（第４のイオン注入）、高濃度Ｐ型活性化層６となる領域表面にボロンのイオン注入（第５のイオン注入）を行う。その後、１０００℃程度の熱処理を行うことでＰ型ウェル領域４、高濃度Ｎ型不純物領域５、高濃度Ｐ型不純物領域６が形成される（図２Ｂ参照）。
図２Ｂに示した通り、Ｐ型ウェル領域４を形成することで、高濃度Ｎ型活性化層５の下方に、半導体基板１の一部を介してＮ型浮遊層３が形成される。深さにより、Ｐ型ウェル４を形成するボロンの濃度がリンの濃度よりも高い領域が形成されるためである。図２Ｂでは高濃度Ｎ型活性化層５とＮ型浮遊層３の間の深さにおいて、ボロンの濃度がリンの濃度よりも高くなっている。
【００２７】
（層間絶縁膜７、コンタクト８、アルミ配線９の形成）
その後、公知の方法により、層間絶縁膜７、コンタクト８、アルミ配線９を順次形成し、さらに必要に応じて素子、回路等を形成又は接続する。これにより、第１実施形態に係る半導体装置又は第１実施形態に係る半導体装置を備えた電子部品を製造することができる。
【００２８】
第１実施形態に係る半導体装置における基本的な動作は、公知の半導体装置と同様である。高濃度Ｎ型活性化層５とＰ型ウェル４間に形成された接合が保護ダイオードを構成するＰＮ接合ダイオードとなる。高濃度Ｎ型活性化層５と高濃度Ｐ型活性化層６とは、それぞれカソード電極、アノード電極として機能する。それらはシリコン酸化膜による層間絶縁膜７を挟んで形成された独立したアルミ配線９に、コンタクト８を通して導通される。本構造の保護ダイオードを半導体集積回路の入出力部とグランド間に挿入するに当たり、グランド側をアノード端子、入出力側をカソード端子に接続する。
【００２９】
ＥＳＤに対する素子の耐性は通常ＴＬＰ（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｌｉｎｅ  Ｐｕｌｓｅ）法により評価される。この評価では、逆方向破壊耐圧が高い程、実際のＥＳＤによる破壊耐圧も高く、順方向破壊電流が高い程、実際のＥＳＤによる破壊電流も高いことが知られている。
第１実施形態に係る半導体装置の実施例として、ＴＬＰ法による一連の評価結果を図３Ａ，図３Ｂに示す。図３ＡにはＴＬＰ法による順方向電流電圧特性を示す。■、▲、◆はそれぞれ第１実施形態の実施例による電流電圧特性、従来技術（図８及び図９に示す構成を有する半導体装置）による電流電圧特性、第１実施形態の実施例による各条件の電流電圧特性評価後のリーク電流特性を示す。順方向破壊電流は、破壊により前記リーク電流が急激に増加する直前の電流値で規定する。図３ＢにはＴＬＰ法による逆方向電流電圧特性を示す。■、▲はそれぞれ第１実施形態の実施例による電流電圧特性、従来技術による電流電圧特性を示す。逆方向破壊耐圧は、破壊により電流値が急激に増加する直前の電圧値で規定する。
【００３０】
第１実施形態では順方向電流電圧特性は従来技術と同等であり、順方向破壊電流も−６．４Ａと従来技術の−６．４Ａと同等であるのに対し、逆方向電流電圧特性から得られる逆方向破壊耐圧のみが従来技術の７０．５Ｖに対して８７．８Ｖであり、１７．３Ｖ（２４．５％）向上していることが分かる。第１実施形態により逆方向破壊耐圧が向上するのは、高濃度Ｎ型活性化層５とＰ型ウェル４間の接合から伸長した空乏層がＮ型浮遊層３に達し、さらにそこを起点として空乏層が延びる結果、電界が緩和し、雪崩降伏現象により発生するキャリアが減少するため、格子温度の上昇が抑えられることによると考えられる。
一方、第１実施形態により順方向破壊電流が従来技術と同等であるのは、順方向の印加時にはＰＮ接合の空乏層がＮ型浮遊層３に達しないため、Ｎ型浮遊層３に依らず、従来技術によるＰＮ接合ダイオードと同様に電流経路が高濃度Ｎ型活性化層５とＰ型ウェル４間の接合から高濃度Ｐ型活性化層６へ至るためであると考えられる。
【００３１】
さらに第１実施形態においては、Ｎ型浮遊層３を形成するためのイオン注入位置がフォトリソグラフィ時の合わせずれ等によって多少異なったり、熱処理条件の変動によりＮ型浮遊層３の広がりが多少異なっても、Ｐ型ウェル４があるためにＮ型浮遊層３と高濃度Ｐ型活性化層６との間隔を常に一定以上とすることができる。このため製造時のばらつきに対する特性の変動量を抑えることが可能となる。
【００３２】
＜第２実施形態＞
図４に本開示の第２実施形態に係る半導体装置の断面を示す。第２実施形態に係る半導体装置を平面視した場合、図８と同様の構成を有し、素子面積の増加が抑制される。また、第１実施形態と同様、ＰＮ接合の下方にＮ型浮遊層を有する。
【００３３】
第２実施形態に係る半導体装置における基本的な動作は、公知の半導体装置と同様である。高濃度Ｎ型活性化層５とＰ型ウェル４間に形成された接合が保護ダイオードを構成するＰＮ接合ダイオードとなる。高濃度Ｎ型活性化層５と高濃度Ｐ型活性化層６とは、それぞれカソード電極、アノード電極として機能する。それらはシリコン酸化膜による層間絶縁膜７を挟んで形成された独立したアルミ配線９に、コンタクトを通して導通される。本構造の保護ダイオードを半導体集積回路の入出力部とグランド間に挿入するに当たり、グランド側をアノード端子、入出力側をカソード端子に接続する。
【００３４】
第２実施形態に係る半導体装置は、基本的に第１実施形態と同様の効果が得られる。
第２実施形態に係る半導体装置の実施例として、ＴＬＰ法による一連の評価結果を図５Ａ，図５Ｂに示す。図５ＡにはＴＬＰ法による順方向電流電圧特性を示す。■、▲、◆はそれぞれ第２実施形態の実施例による電流電圧特性、従来技術による電流電圧特性、第２実施形態の実施例による各条件の電流電圧特性評価後のリーク電流特性を示す。図５ＢにはＴＬＰ法による逆方向電流電圧特性を示す。■、▲はそれぞれ第２実施形態の実施例による電流電圧特性、従来技術による電流電圧特性を示す。
第２実施形態では順方向電流電圧特性は従来技術と同等であり、順方向破壊電流も−６．５Ａと従来技術の−６．４Ａと同等であるのに対し、逆方向電流電圧特性から得られる逆方向破壊耐圧のみが従来技術の７０．５Ｖに対して８３．５Ｖであり、１３．０Ｖ（１８．４％）向上していることが分かる。この理由は第１実施形態に示した理由と同様である。
【００３５】
第２実施形態の半導体装置の製造方法は、第１実施形態の半導体装置の製造方法に示した第１のリンのイオン注入（第１のイオン注入）、および第２のリンのイオン注入（第３のイオン注入）のうち、第２のリンのイオン注入（第３のイオン注入）のみを行う。
第２実施形態では、製造方法において、第１実施形態で示した第１のリンのイオン注入（第１のイオン注入）を行わないので、工程の簡略化を行うことが可能となる。
また、図４から明らかなように、図１で示した第１実施形態に比べて高濃度Ｎ型活性化層５とその下方のＮ型浮遊層３の間隔が開いているので、イオン注入条件や熱処理条件の変動ばらつきに対して両者の連結に対する余裕が取れる利点がある。
【００３６】
＜第３実施形態＞
図６に本開示の第３実施形態に係る半導体装置の断面を示す。第３実施形態に係る半導体装置を平面視した場合、図８と同様の構成を有し、素子面積の増加が抑制される。第１実施形態と同様、ＰＮ接合の下方にＮ型浮遊層３を有する。
第３実施形態に係る半導体装置における基本的な動作は、公知の半導体装置と同様である。高濃度Ｎ型活性化層５とＰ型ウェル４間に形成された接合が保護ダイオードを構成するＰＮ接合ダイオードとなる。高濃度Ｎ型活性化層５と高濃度Ｐ型活性化層６とは、それぞれカソード電極、アノード電極として機能する。それらはシリコン酸化膜による層間絶縁膜７を挟んで形成された独立したアルミ配線９に、コンタクトを通して導通される。本構造の保護ダイオードを半導体集積回路の入出力部とグランド間に挿入するに当たり、グランド側をアノード端子、入出力側をカソード端子に接続する。
【００３７】
基本的に第１、第２実施形態と同様の効果が得られる。
第３実施形態に係る半導体装置の実施例として、ＴＬＰ法による一連の評価結果を図７Ａ、図７Ｂに示す。図７ＡにはＴＬＰ法による順方向電流電圧特性を示す。■、▲、◆はそれぞれ第３実施形態の実施例による電流電圧特性、従来技術による電流電圧特性、第３実施形態の実施例による各条件の電流電圧特性評価後のリーク電流特性を示す。図７ＢにはＴＬＰ法による逆方向電流電圧特性を示す。■、▲はそれぞれ第３実施形態の実施例による電流電圧特性、従来技術による電流電圧特性を示す。
第３実施形態では順方向電流電圧特性は従来技術と同等であり、順方向破壊電流も−６．４Ａと従来技術の−６．４Ａと同等であるのに対し、逆方向電流電圧特性から得られる逆方向破壊耐圧のみが従来技術の７０．５Ｖに対して７９．０Ｖであり、８．５Ｖ（１２．１％）向上していることが分かる。この理由は第１実施形態に示した理由と同様である。
【００３８】
第３実施形態の半導体装置の製造方法は、第１実施形態の半導体装置の製造方法に示した第１のリンのイオン注入（第１のイオン注入）、および第２のリンのイオン注入（第３のイオン注入）のうち、第１のリンのイオン注入（第１のイオン注入）のみを行う。
第３実施形態では、製造方法において、第１実施形態で示した第２のリンのイオン注入（第３のイオン注入）を行わないので、工程の簡略化を行うことが可能となる。
また、図６から明らかなように、第３実施形態では、図１、図４で示した第１、第２実施形態に比べて高濃度Ｎ型活性化層５とその下方のＮ型浮遊層３の間隔が開いているので、イオン注入条件や熱処理条件の変動ばらつきに対して両者の連結に対する余裕が取れる利点がある。
【００３９】
第１から第３の各実施形態で示したＮ型浮遊層３を形成するための第１のリンのイオン注入および第２のリンのイオン注入のどちらか一方、あるいは両方は、同一集積回路内のそれぞれ異なる領域で用いられる２種類のＮ型ウェルの形成工程の一方、あるいは両方と同一とすることが可能である。この場合、Ｎ型浮遊層３の形成は従来技術に対してレイアウトの変更のみにより対処すればよく、工程は従来技術と同一となることから、工程の増加を伴わずに逆方向破壊耐圧を向上させることが可能となる。
同様にＮ型浮遊層３を形成するための全面に行うボロンのイオン注入は、同一集積回路内のＰ型ウェル４の形成工程と同一とすることが可能である。
【００４０】
また第１から第３の各実施形態に対し、Ｎ型、Ｐ型を入れ替えて素子を作製することでも同様な効果が期待できる。ただしＰ型基板を用いる場合、リンのイオン注入とその後の熱処理により形成したＮ型ウェル内の表面に形成された高濃度Ｐ型活性化層の下方に、Ｐ型浮遊層を形成する必要がある。この場合、ＰＮダイオードを半導体集積回路の入出力部と電源間に挿入するに当たり、入出力側をアノード端子、電源側をカソード端子に接続する。
【００４１】
上記各実施形態の説明又は図面に示す実施形態における数値、材料、形状、成膜方法などは例示であり、本開示に係る半導体装置及びその製造方法は、以下の実施形態に限定されるものではない。本開示おける効果を奏する範囲内において、材料、厚み、形状、製法などを適宜変更することができる。
また、本開示に係る半導体装置におけるダイオード素子の用途は限定されず、ＥＳＤによる過大な入力電圧・電流に対して半導体装置の内部回路を保護する保護ダイオードに限定されるものではない。
【符号の説明】
【００４２】
１     Ｐ型シリコン基板
２     素子分離領域
３     Ｎ型浮遊層
４     Ｐ型ウェル
５     高濃度Ｎ型不純物領域（高濃度Ｎ型活性化層）
６     高濃度Ｐ型不純物領域（高濃度Ｐ型活性化層）
７     層間絶縁膜
８     コンタクト
９     アルミ配線
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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