(57)【要約】      （修正有）【課題】抵抗内蔵トランジスタにおいて、１つの半導体チップに形成したトランジスタ、複数の抵抗、接続領域及び３つ以上の裏面接続電極等に対して、様々なパターンの配線を施すことができるようにすること及び１つの半導体チップに複数のトランジスタを形成するとともに、配線パターンをより簡略化できるようにすること。【解決手段】半導体チップにトランジスタ、複数の抵抗、接続領域及び３つ以上の裏面接続電極を形成し、トランジスタはベース領域と電気的に接続されている表面側Ｂ電極、コレクタ領域若しくはエミッタ領域と電気的に接続されている表面側ＣＥ電極及びベース領域の外側の領域と電気的に接続されている裏面接続電極を有しており、少なくとも一つの裏面接続電極は、抵抗の外側近傍に設けられており、半導体チップの２辺以上の周辺部に、それぞれ１つ以上の裏面接続電極が設けられている抵抗内蔵トランジスタ。【選択図】図２
2020167305.tif 000002
【特許請求の範囲】
【請求項１】
１つの半導体チップに形成された少なくとも１つのトランジスタ、複数の抵抗、接続領域及び複数の裏面接続電極を有する抵抗内蔵トランジスタであって、
前記トランジスタは、前記半導体チップ内に形成されたベース領域と、前記ベース領域内に形成されたコレクタ領域若しくはエミッタ領域と、前記ベース領域と電気的に接続されている表面側Ｂ電極と、前記コレクタ領域若しくは前記エミッタ領域と電気的に接続されている表面側ＣＥ電極を有しており、
前記複数の抵抗及び前記接続領域は、前記ベース領域の外側に絶縁膜を介して設けられており、
前記複数の裏面接続電極は、前記半導体チップの前記ベース領域の外側の領域と電気的に接続され、少なくとも一つの裏面接続電極は、前記抵抗の外側近傍に設けられている  ことを特徴とする抵抗内蔵トランジスタ。
【請求項２】
前記裏面接続電極を３つ以上有し、
前記半導体チップの２辺以上の周辺部に、それぞれ１つ以上の前記裏面接続電極が設けられている
ことを特徴とする請求項１記載の抵抗内蔵トランジスタ。
【請求項３】
前記１つの半導体チップには、複数のベース領域が形成され、
該複数のベース領域内に前記コレクタ領域が形成されている場合には前記複数の裏面接続電極と電気的に接続される共通のエミッタ領域を有し、前記ベース領域内に前記エミッタ領域が形成されている場合には前記複数の裏面接続電極と電気的に接続される共通のコレクタ領域を有している
ことを特徴とする請求項１又は２記載の抵抗内蔵トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１つのチップ内にトランジスタと複数の抵抗等を内蔵しており、適宜の配線を施しトランジスタの電極や抵抗等を接続することによって、多様な抵抗とトランジスタの構成が可能な抵抗内蔵トランジスタに関するものである。
【背景技術】
【０００２】
電子部品市場では近年、チップ抵抗、チップコンデンサなどの面実装小型受動部品の需要が増加しており、その一方で供給側の生産能力が追いつかず、これらの受動部品の入手難の問題が発生している。特に、チップ抵抗は全ての電子回路に必要不可欠であり産業機器分野の生産への悪影響が深刻となっている。
抵抗内蔵トランジスタとしては、特許文献１（特許第３１５４０９０号公報）に記載されているように、半導体基板(32)にトランジスタ(24)及び抵抗(26)、(30)を一体化して設けることで１チップ化するとともに、ベース(34)とエミッタ(36)が電極(42)、抵抗(30)及びエミッタ電極(40)を介して電気的に接続され、ベース(34)とベース電極(44)が電極(42)及び抵抗(26)を介して電気的に接続されたものが知られている（特に、段落００１９、００２０及び図２、３を参照）。
また、特許文献２（特開平３−２１８６６８号公報）には、マスタ基板(100)にマトリクス状に配置された基本セル(10)がＮＰＮトランジスタ(Q1)〜(Q3)と抵抗(R1)〜(R6)を有し、複数の抵抗のうちどの抵抗を接続するか選択することで、高速動作型回路としたり低消費電力型回路としたりすることのできる半導体集積回路装置が記載されている（特に、図１〜３、特許請求の範囲、第２頁左下欄、第３頁左上欄及び第３頁左下欄〜右下欄を参照）。
【０００３】
特許文献１に記載されている抵抗内蔵トランジスタは、抵抗を外部接続する必要がなく、配線工数の簡略化、各種使用機器の小型化、軽量化等を図ることができるものの、専用の抵抗(26)、(30)がトランジスタに接続されており、抵抗値を変更することができなかった。
また、特許文献２に記載されている半導体集積回路装置は、基本セル(10)に対する配線を変更することにより回路構成を変更することはできるものの、配線は全て表面側で行われており、半導体基板本体やその裏面側を利用して電気的な接続を行えるものではなかった。そして、抵抗(R1)と(R2)はトランジスタ(Q1)のコレクタ負荷抵抗として、抵抗(R3)と(R4)はトランジスタ(Q2)のコレクタ負荷抵抗として、抵抗(R5)と(R6)はトランジスタ(Q3)のエミッタ抵抗として用いられており、配線の接続や配置の自由度が低いものであった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３１５４０９０号公報
【特許文献２】特開平３−２１８６６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、抵抗内蔵トランジスタにおいて、１つの半導体チップに形成したトランジスタ、複数の抵抗、接続領域及び複数の裏面接続電極等に対して、様々なパターンの配線を施すことができるようにすることを第一の課題としている。
また、本発明は、抵抗内蔵トランジスタにおいて、１つの半導体チップに複数のトランジスタを形成するとともに、各トランジスタのエミッタ領域又はコレクタ領域を配線パターンによって電気的に接続することなく共通化して、配線パターンを簡略化できるようにすることを第二の課題としてなされたものである。
【課題を解決するための手段】
【０００６】
請求項１に係る発明は、図１及び３に示すように、１つの半導体チップに形成された少なくとも１つのトランジスタ、複数の抵抗、接続領域及び複数の裏面接続電極を有する抵抗内蔵トランジスタであって、
前記トランジスタは、前記半導体チップ内に形成されたベース領域と、前記ベース領域内に形成されたコレクタ領域若しくはエミッタ領域と、前記ベース領域と電気的に接続されている表面側Ｂ電極と、前記コレクタ領域若しくは前記エミッタ領域と電気的に接続されている表面側ＣＥ電極を有しており、
前記複数の抵抗及び前記接続領域は、前記ベース領域の外側に絶縁膜を介して設けられており、
前記複数の裏面接続電極は、前記半導体チップの前記ベース領域の外側の領域と電気的に接続され、少なくとも一つの裏面接続電極は、前記抵抗の外側近傍に設けられていることを特徴とする。
【０００７】
請求項２に係る発明は、請求項１に記載の抵抗内蔵トランジスタにおいて、
図２に示すように、前記裏面接続電極を３つ以上有し、
前記半導体チップの２辺以上の周辺部に、それぞれ１つ以上の前記裏面接続電極が設けられていることを特徴とする。
【０００８】
請求項３に係る発明は、請求項１又は２に記載の抵抗内蔵トランジスタにおいて、
図３に示すように、前記１つの半導体チップには、複数のベース領域が形成され、
該複数のベース領域内に前記コレクタ領域が形成されている場合には前記複数の裏面接続電極と電気的に接続される共通のエミッタ領域を有し、前記ベース領域内に前記エミッタ領域が形成されている場合には前記複数の裏面接続電極と電気的に接続される共通のコレクタ領域を有していることを特徴とする。
【発明の効果】
【０００９】
請求項１に係る発明の抵抗内蔵トランジスタは、図１に示すように、１つの半導体チップにトランジスタ、複数の抵抗、接続領域及び複数の裏面接続電極が形成され、かつ、複数の抵抗及び接続領域は、図３に示すように、ベース領域の外側に絶縁膜を介して設けられており、また、ベース領域の外側の領域と電気的に接続される裏面接続電極のうちの少なくとも一つは抵抗の外側近傍に設けられている。
そして、エミッタ電極又はコレクタ電極としての機能を有する複数の裏面接続電極のうちのいずれを用いても、他の電極や抵抗等とエミッタ又はコレクタとを電気的に接続できることも相まって、半導体チップの表面側に比較的短い配線を配置するだけで、トランジスタの各電極（表面側Ｂ電極、表面側ＣＥ電極及び裏面接続電極）、複数の抵抗並びに接続領域に対して様々な接続パターンの配線を施すことができる。
そのため、請求項１に係る発明の抵抗内蔵トランジスタによれば、利用者の希望に応じた多様な抵抗とトランジスタの構成を低コストで提供できる。
【００１０】
請求項２に係る発明によれば、請求項１に係る発明の抵抗内蔵トランジスタによる効果に加え、図２に示すように、裏面接続電極を３つ以上有し、半導体チップの２辺以上の周辺部に、それぞれ１つ以上の裏面接続電極が設けられているので、表面側Ｂ電極、表面側ＣＥ電極、複数の抵抗及び接続領域といずれかの裏面接続電極を、より短い配線を用いて電気的に接続することができる。
なお、裏面接続電極は、ベース領域内にコレクタ領域が形成されている場合にはベース領域の外側のエミッタ領域と電気的に接続され、ベース領域内にエミッタ領域が形成されている場合にはベース領域の外側のコレクタ領域と電気的に接続されることとなるので、前者の場合エミッタとの接続が必要な配線、後者の場合コレクタとの接続が必要な配線は、３つ以上ある裏面接続電極のいずれかに接続すれば良いこととなる。
【００１１】
請求項３に係る発明によれば、請求項１又は２に係る発明の抵抗内蔵トランジスタによる効果に加え、図３に示すように、１つの半導体チップには複数のベース領域が形成され、各ベース領域内にコレクタ領域が形成されている場合には複数の裏面接続電極と電気的に接続される共通のエミッタ領域を有し、各ベース領域内にエミッタ領域が形成されている場合には複数の裏面接続電極と電気的に接続される共通のコレクタ領域を有するので、前者の場合各トランジスタのエミッタ領域は配線を施すことなく電気的に接続された状態となっており、後者の場合各トランジスタのコレクタ領域は配線を施すことなく電気的に接続された状態となっているため、エミッタ同士又はコレクタ同士を接続する必要のあるトランジスタ回路を構成する場合には、配線パターンをより簡略化することができる。
【図面の簡単な説明】
【００１２】
【図１】請求項１に係る抵抗内蔵トランジスタ１の構成を示す平面図。
【図２】請求項２に係る抵抗内蔵トランジスタ２の構成を示す平面図。
【図３】請求項３に係る抵抗内蔵トランジスタ３の構成を示す断面図。
【図４】実施例１の抵抗内蔵トランジスタ１の構成を示す平面図及び断面図。
【図５】抵抗内蔵トランジスタ１を搭載したパッケージ４の一例を示す図。
【図６】実施例２の抵抗内蔵トランジスタ２の構成を示す平面図。
【図７】抵抗内蔵トランジスタ２を搭載したパッケージ５の一例を示す図。
【図８】等価回路（１）及び抵抗内蔵トランジスタ２に対して等価回路（１）に対応する接続パターンの配線を施した例を示す図。
【図９】実施例３の抵抗内蔵トランジスタ３の構成を示す平面図、断面図、等価回路（３）及び抵抗内蔵トランジスタ３に対して等価回路（３）に対応する接続パターンの配線を施した例を示す図。
【図１０】変形例（５）に係る抵抗内蔵トランジスタの構成を示す平面図。
【発明を実施するための形態】
【００１３】
以下、実施例によって本発明の実施形態を説明する。
【実施例１】
【００１４】
図４（１）は実施例１の抵抗内蔵トランジスタ１の構成を示す平面図であり、図４（２）は図４（１）のＡＡ線断面図である。
実施例１の抵抗内蔵トランジスタ１は、図４に示すように、ｎ型の半導体チップ１１の表面層に選択的にｐ型の導電領域を設けることによってトランジスタ１２のベース領域１３が形成され、ベース領域１３の表面層に選択的にｎ型の導電領域を設けることによってトランジスタ１２のエミッタ領域１４が形成されており、ベース領域１３及びエミッタ領域１４を除く半導体チップ１１本体部はコレクタ領域１５となっている。
また、半導体チップ１１の表面には、ＳｉＯ２等で形成された絶縁膜１６が形成され、絶縁膜１６の表面には、複数の抵抗１７がポリシリコン等から成る薄膜抵抗によって形成され、各抵抗１７の表面も絶縁膜で覆われている。
そして、絶縁膜１６等におけるベース領域１３、エミッタ領域１４及び複数の抵抗１７の上面の一部並びにコレクタ領域１５（半導体チップ１１本体部）の上辺及び右辺近傍の中央付近には、コンタクト用の穴が形成されているとともに、その穴の内部及び開口部付近にアルミニウム等の金属を蒸着することにより、ベース電極１３Ｅ、エミッタ電極１４Ｅ、抵抗接続電極１７Ｅ及び裏面接続電極１５Ｅが形成されている。
さらに、絶縁膜１６の左上隅付近及び右下隅付近の表面には、アルミニウム等の金属を蒸着することにより、接続領域１８Ａ及び１８Ｂが形成されている。
【００１５】
図５は、実施例１の半導体チップ１１の表面側に必要な配線を施した抵抗内蔵トランジスタ１を搭載したパッケージ４の一例を示す図であり、図５（１）はパッケージ４の平面図、図５（２）はパッケージ４の正面図である。
図５に示すとおり、パッケージ４は、抵抗内蔵トランジスタ１、リードフレーム４１、リード端子４２Ａ、４２Ｂ及び４２Ｅの上部等の周囲をモールド樹脂４３で封止したものとなっている。
そして、リードフレーム４１の上面には、半導体チップ１１の裏面側が接合体４４によって接合され、半導体チップ１１の表面側に形成されている接続領域１８Ａ、１８Ｂ及びエミッタ電極１４Ｅが、それぞれリード端子４２Ａ、４２Ｂ及び４２Ｅに導電性ワイヤ４５Ａ、４５Ｂ及び４５Ｅでワイヤボンディングされている。
なお、リードフレーム４１にはリード端子４２Ｂと平行に延長部が形成され、リード端子４２Ｃとなっている。
【実施例２】
【００１６】
図６は、実施例２の抵抗内蔵トランジスタ２の構成を示す平面図である。
実施例２の抵抗内蔵トランジスタ２は、ｎ型の半導体チップ２１の表面層の２箇所に選択的にｐ型の導電領域を設けることによってトランジスタ２２Ａ、２２Ｂのベース領域２３Ａ、２３Ｂが形成され、ベース領域２３Ａ、２３Ｂの表面層に選択的にｎ型の導電領域を設けることによってトランジスタ２２Ａ、２２Ｂのコレクタタ領域（図示せず）が形成されており、ベース領域２３Ａ、２３Ｂ及びコレクタ領域を除く半導体チップ２１本体部はエミッタ領域（図示せず）となっている。
また、半導体チップ２１の表面には、ＳｉＯ２等で形成された絶縁膜２６が形成され、絶縁膜２６の表面には、複数の抵抗２７がポリシリコン等から成る薄膜抵抗によって形成され、各抵抗２７の表面も絶縁膜で覆われている。
そして、絶縁膜２６等におけるベース領域２３Ａ、２３Ｂ、コレクタ領域及び複数の抵抗２７の上面の一部並びにエミッタ領域（半導体チップ２１本体部）の上辺近傍の２箇所及び右辺、左辺、下辺近傍の中央付近には、コンタクト用の穴が形成されているとともに、その穴の内部及び開口部付近にアルミニウム等の金属を蒸着することにより、ベース電極２３Ｅ、コレクタ電極２４Ｅ、抵抗接続電極２７Ｅ及び裏面接続電極２５Ｅが形成されている。
さらに、絶縁膜２６の左上隅付近、上方中央付近及び右上隅付近の表面には、アルミニウム等の金属を蒸着することにより、接続領域２８Ａ〜２８Ｃが形成されている。
【００１７】
図７は、実施例１の抵抗内蔵トランジスタ２を搭載したパッケージ５の一例を示す平面図である。
図７に示すとおり、パッケージ５は、抵抗内蔵トランジスタ２、リードフレーム５１及びリード端子５２Ａ〜５２Ｅの上部等の周囲をモールド樹脂５３で封止したものとなっている。
そして、リードフレーム５１の上面には、半導体チップ２１の裏面側が接合体（図示せず）によって接合され、半導体チップ２１の表面側に形成されている接続領域２８Ａ〜２８Ｃが、それぞれリード端子５２Ａ〜５２Ｃに導電性ワイヤ５５Ａ〜５５Ｃでワイヤボンディングされ、また、２つのトランジスタのコレクタ電極２４Ｅ、２４Ｅが、それぞれリード端子５２Ｄ、５２Ｅに導電性ワイヤ５５Ｄ、５５Ｅでワイヤボンディングされている。
なお、リードフレーム５１にはリード端子５２Ｄ、５２Ｅと平行に延長部が形成され、リード端子５２Ｆとなっている。
【００１８】
図８（１）は或るトランジスタ回路の等価回路を示し、図８（２）は抵抗内蔵トランジスタ２に対して等価回路（１）に対応する接続パターンの配線を施した例を示す図である。
図８（２）において、網掛け部分が配線を施した部分を示している。
図８（２）に示すように、トランジスタ２２Ａ（Ｔｒ１）と接続領域２８Ａとの間の領域に形成した６つの抵抗のうち、上段の２つの抵抗を直列に接続して抵抗Ｒ１とし、中段の２つの抵抗を直列に接続して抵抗Ｒ２とし、接続領域２８Ａと２８Ｂとの間の領域に形成した２つの抵抗を直列に接続して抵抗Ｒ３とし、トランジスタ２２Ｂ（Ｔｒ２）と接続領域２８Ｃとの間の領域に形成した６つの抵抗のうち、上段の２つの抵抗を直列に接続して抵抗Ｒ４とし、中段の２つの抵抗を直列に接続して抵抗Ｒ５とし、接続領域２８Ｂと２８Ｃとの間の領域に形成した２つの抵抗を直列に接続して抵抗Ｒ６としている。
そして、抵抗Ｒ３及び抵抗Ｒ６とした２つの抵抗における中央寄り下側にある抵抗接続電極は、いずれも接続領域２８Ｂと接続され、外寄り下側にある抵抗接続電極は、それぞれＴｒ１及びＴｒ２のコレクタ電極２４Ｅと接続され、抵抗Ｒ１とした２つの抵抗における最も外寄りにある抵抗接続電極は、接続領域２８Ａと接続され、抵抗Ｒ２とした２つの抵抗における最も外寄りにある抵抗接続電極は、左辺近傍の中央付近に形成されている裏面接続電極２５Ｅと接続され、抵抗Ｒ１、Ｒ２とした４つの抵抗における最も中央寄りにある２つの抵抗接続電極は、いずれもＴｒ１のベース電極２３Ｅと接続され、抵抗Ｒ４とした２つの抵抗における最も外寄りにある抵抗接続電極は、接続領域２８Ｃと接続され、抵抗Ｒ５とした２つの抵抗における最も外寄りにある抵抗接続電極は、右辺近傍の中央付近に形成されている裏面接続電極２５Ｅと接続され、抵抗Ｒ４、Ｒ５とした４つの抵抗における最も中央寄りにある２つの抵抗接続電極は、いずれもＴｒ２のベース電極２３Ｅと接続されている。
【実施例３】
【００１９】
図９（１）は実施例３の抵抗内蔵トランジスタ３の構成を示す平面図であり、図９（２）は図９（１）のＢＢ線断面図である。
実施例３の抵抗内蔵トランジスタ３は、図９に示すように、実施例２の抵抗内蔵トランジスタ２のトランジスタ２２Ｂに代えて、コンデンサ３９を形成したものである。
コンデンサ３９は、絶縁膜３６の一部を薄く形成し、その上にポリシリコン等からなる容量電極を積層して形成される。
そして、ｎ型の半導体チップ３１、トランジスタ３２のベース領域３３及びコレクタ領域３４、エミッタ領域３５、絶縁膜３６、複数の抵抗３７、接続領域３８Ａ〜３８Ｃ、ベース電極３３Ｅ、コレクタ電極３４Ｅ、裏面接続電極３５Ｅ及び抵抗接続電極３７Ｅについては、実施例２と同じなので詳しい説明は省略する。
また、パッケージについても実施例２と同様の構成となるが、コンデンサ３９の容量電極とリード端子をワイヤボンディングする必要はない。
【００２０】
図９（３）はコンデンサを含む或るトランジスタ回路の等価回路を示し、図９（４）は抵抗内蔵トランジスタ３に対して等価回路（３）に対応する接続パターンの配線を施した例を示す図である。
図９（４）において、網掛け部分が配線を施した部分を示している。
図９（４）に示すように、接続領域３８Ａと３８Ｂとの間の領域に形成した２つの抵抗を並列に接続して抵抗Ｒとしている。
そして、抵抗Ｒとした２つの抵抗における上側にある２つの抵抗接続電極３７Ｅは、いずれも裏面接続電極３５Ｅと接続され、下側にある２つの抵抗接続電極３７Ｅは、いずれも接続領域３８Ｂ及びトランジスタ３２（Ｔｒ）のベース電極３３Ｅ（上側）と接続され、Ｔｒのベース電極３３Ｅ（右側）は、コンデンサ３９の容量電極と接続されている。  
【００２１】
実施例１〜３の変形例を列記する。
（１）実施例１〜３では、エミッタ領域及びコレクタ領域をｎ型、ベース領域をｐ型としたが、エミッタ領域及びコレクタ領域をｐ型、ベース領域をｎ型とすることもできる。
また、実施例１ではベース領域１３の表面層にエミッタ領域１４を形成し、半導体チップ１１本体部をコレクタ領域１５としたが、ベース領域１３の表面層にコレクタ領域を形成し、半導体チップ１１本体部をエミッタ領域とすることもできる。
さらに、実施例２及び３ではベース領域２３Ａ、２３Ｂ及び３３の表面層にコレクタ領域を形成し、半導体チップ２１及び３１本体部をエミッタ領域としたが、ベース領域２３Ａ、２３Ｂ及び３３の表面層にエミッタ領域を形成し、半導体チップ２１及び３１本体部をコレクタ領域とすることもできる。
そのため、特許請求の範囲においては、ベース領域の表面側に形成される電極を表面側Ｂ電極と記載し、ベース領域の表面層に形成されるコレクタ領域又はエミッタ領域の表面側に形成される電極を表面側ＣＥ電極と記載している。
【００２２】
（２）パッケージ４においては、リードフレーム４１の上面と半導体チップ１１の裏面側が接合体４４によって接合されていたが、接合体４４による接合に代えて、半導体チップ１１の表面側に形成されている裏面接続電極１５Ｅや半導体チップ１１の側面部とリード端子４２Ｃとを導電性ワイヤでワイヤボンディングして電気的に接続しても良い。
同様に、パッケージ５においても、接合体による接合に代えて、半導体チップ２１の表面側に形成されている裏面接続電極２５Ｅや半導体チップ２１の側面部とリード端子５２Ｆとを導電性ワイヤでワイヤボンディングして電気的に接続しても良い。
（３）パッケージ４、５は、半導体チップ１１、２１の表面側に必要な配線を施し、抵抗内蔵トランジスタ１、２とリードフレーム４１、５１やリード端子４２Ａ〜４２Ｃ、４２Ｅ、５２Ａ〜５２Ｆとを、接合体４４や導電性ワイヤ４５Ａ、４５Ｂ、４５Ｅ、５５Ａ〜５５Ｅを用いて電気的に接続した後、それらの周囲をモールド樹脂４３、５３で封止したものとなっていたが、パッケージ４、５は、抵抗内蔵トランジスタ１、２を収容し、抵抗内蔵トランジスタ１、２とリード端子等との電気的接続を維持できる機能を有していれば、どのようなものであっても良い。
また、パッケージ４、５では、全てのリード端子を抵抗内蔵トランジスタ１、２と電気的に接続していたが、要求されるトランジスタ回路の構成によっては、一部のリード端子は利用しない場合も有り得る。
（４）パッケージ４とパッケージ５は、大きさやリード端子の数が異なっていたが、実施例１の抵抗内蔵トランジスタ１を収容する場合においても、パッケージ５を用いるようにしても良い。
そうすることで、リードフレーム、リード端子及び封止用の型等を統一することができ、より低コストでパッケージを提供することが可能となる。
【００２３】
（５）実施例２の抵抗内蔵トランジスタ２は、トランジスタ２２Ａ及び２２Ｂを横並びに配置していたが、図１０に示すように、半導体チップ２１の右側の構成（トランジスタ２２Ｂ、左辺近傍の中央付近に形成されている裏面接続電極２５Ｅ、８つの抵抗２７及び接続領域２８Ｃ）を上下反転させた構成としても良い。
このように、２つのトランジスタ２２Ａ及び２２Ｂを対角線上に配置することで、両者が対向する部分の面積が小さくなるので寄生素子の動作を抑制することができる。
（６）実施例３の抵抗内蔵トランジスタ３では、実施例２のトランジスタ２２Ｂに代えてコンデンサ３９を形成したが、実施例２にコンデンサを追加形成したり、実施例２の接続領域２８Ａ〜２８Ｃのいずれかに代えてコンデンサを形成したりしても良い。
（７）実施例３の抵抗内蔵トランジスタ３や上記（６）の変形例では、コンデンサのみを形成したが、コンデンサに代えて又は加えてダイオードを形成しても良い。
そうした場合、より多様なニーズに対応可能な抵抗内蔵トランジスタを提供できる。
【符号の説明】
【００２４】
１、２、３  抵抗内蔵トランジスタ      ４、５  パッケージ
１１、２１、３１  半導体チップ      １２、２２Ａ、２２Ｂ、３２  トランジスタ
１３、２３Ａ、２３Ｂ、３３  ベース領域      １３Ｅ、２３Ｅ、３３Ｅ  ベース電極
１４、３５  エミッタ領域      １４Ｅ  エミッタ電極      １５、３４  コレクタ領域
１５Ｅ、２５Ｅ、３５Ｅ  裏面接続電極      １６、２６、３６  絶縁膜
１７、２７、３７  抵抗      １７Ｅ、２７Ｅ、３７Ｅ  抵抗接続電極
１８Ａ、１８Ｂ、２８Ａ〜２８Ｃ、３８Ａ〜３８Ｃ  接続領域
２４Ｅ、３４Ｅ  コレクタ電極     ３９  コンデンサ     ４１、５１  リードフレーム
４２Ａ〜４２Ｃ、４２Ｅ、５２Ａ〜５２Ｆ  リード端子      ４３、５３  モールド樹脂
４４  接合体      ４５Ａ、４５Ｂ、４５Ｅ、５５Ａ〜５５Ｅ  導電性ワイヤ
【図１】
2020167305.tif 000003
【図２】
2020167305.tif 000004
【図３】
2020167305.tif 000005
【図４】
2020167305.tif 000006
【図５】
2020167305.tif 000007
【図６】
2020167305.tif 000008
【図７】
2020167305.tif 000009
【図８】
2020167305.tif 000010
【図９】
2020167305.tif 000011
【図１０】
2020167305.tif 000012
【手続補正書】
【提出日】令和1年12月4日(2019.12.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
１つの半導体チップに形成された少なくとも１つのトランジスタ、複数の抵抗、接続領域及び複数の裏面接続電極を有する抵抗内蔵トランジスタであって、
前記トランジスタは、前記半導体チップ内に形成されたベース領域と、前記ベース領域内に形成されたコレクタ領域若しくはエミッタ領域と、前記ベース領域と電気的に接続されている表面側Ｂ電極と、前記コレクタ領域若しくは前記エミッタ領域と電気的に接続されている表面側ＣＥ電極を有しており、
前記複数の抵抗及び前記接続領域は、前記ベース領域の外側に絶縁膜を介して設けられており、
前記複数の裏面接続電極は、前記半導体チップの前記ベース領域の外側の領域と電気的に接続され、少なくとも一つの裏面接続電極は、前記抵抗の外側近傍に設けられており、
前記裏面接続電極を３つ以上有し、
前記半導体チップの２辺以上の周辺部に、それぞれ１つ以上の前記裏面接続電極が設けられている
ことを特徴とする抵抗内蔵トランジスタ。
【請求項２】
前記１つの半導体チップには、複数のベース領域が形成され、
該複数のベース領域内に前記コレクタ領域が形成されている場合には前記３つ以上の裏面接続電極と電気的に接続される共通のエミッタ領域を有し、前記ベース領域内に前記エミッタ領域が形成されている場合には前記３つ以上の裏面接続電極と電気的に接続される共通のコレクタ領域を有している
ことを特徴とする請求項１記載の抵抗内蔵トランジスタ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
請求項１に係る発明は、図１〜３に示すように、１つの半導体チップに形成された少なくとも１つのトランジスタ、複数の抵抗、接続領域及び複数の裏面接続電極を有する抵抗内蔵トランジスタであって、
前記トランジスタは、前記半導体チップ内に形成されたベース領域と、前記ベース領域内に形成されたコレクタ領域若しくはエミッタ領域と、前記ベース領域と電気的に接続されている表面側Ｂ電極と、前記コレクタ領域若しくは前記エミッタ領域と電気的に接続されている表面側ＣＥ電極を有しており、
前記複数の抵抗及び前記接続領域は、前記ベース領域の外側に絶縁膜を介して設けられており、
前記複数の裏面接続電極は、前記半導体チップの前記ベース領域の外側の領域と電気的に接続され、少なくとも一つの裏面接続電極は、前記抵抗の外側近傍に設けられており、
図２に示すように、前記裏面接続電極を３つ以上有し、
前記半導体チップの２辺以上の周辺部に、それぞれ１つ以上の前記裏面接続電極が設けられていることを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】削除
【補正の内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
請求項２に係る発明は、請求項１に記載の抵抗内蔵トランジスタにおいて、
図３に示すように、前記１つの半導体チップには、複数のベース領域が形成され、
該複数のベース領域内に前記コレクタ領域が形成されている場合には前記３つ以上の裏面接続電極と電気的に接続される共通のエミッタ領域を有し、前記ベース領域内に前記エミッタ領域が形成されている場合には前記３つ以上の裏面接続電極と電気的に接続される共通のコレクタ領域を有していることを特徴とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
請求項１に係る発明の抵抗内蔵トランジスタは、図２に示すように、１つの半導体チップにトランジスタ、複数の抵抗、接続領域及び３つ以上の裏面接続電極が形成され、かつ、複数の抵抗及び接続領域は、図３に示すように、ベース領域の外側に絶縁膜を介して設けられており、また、ベース領域の外側の領域と電気的に接続される裏面接続電極のうちの少なくとも一つは抵抗の外側近傍に設けられており、半導体チップの２辺以上の周辺部に、それぞれ１つ以上の裏面接続電極が設けられている。
そして、エミッタ電極又はコレクタ電極としての機能を有する３つ以上の裏面接続電極のうちのいずれを用いても、他の電極や抵抗等とエミッタ又はコレクタとを電気的に接続できることも相まって、半導体チップの表面側に短い配線を配置するだけで、トランジスタの各電極（表面側Ｂ電極、表面側ＣＥ電極及び裏面接続電極）、複数の抵抗並びに接続領域に対して様々な接続パターンの配線を施すことができる。
そのため、請求項１に係る発明の抵抗内蔵トランジスタによれば、利用者の希望に応じた多様な抵抗とトランジスタの構成を低コストで提供できる。
なお、裏面接続電極は、ベース領域内にコレクタ領域が形成されている場合にはベース領域の外側のエミッタ領域と電気的に接続され、ベース領域内にエミッタ領域が形成されている場合にはベース領域の外側のコレクタ領域と電気的に接続されることとなるので、前者の場合エミッタとの接続が必要な配線、後者の場合コレクタとの接続が必要な配線は、３つ以上ある裏面接続電極のいずれかに接続すれば良いこととなる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】削除
【補正の内容】
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
請求項２に係る発明によれば、請求項１に係る発明の抵抗内蔵トランジスタによる効果に加え、図３に示すように、１つの半導体チップには複数のベース領域が形成され、各ベース領域内にコレクタ領域が形成されている場合には３つ以上の裏面接続電極と電気的に接続される共通のエミッタ領域を有し、各ベース領域内にエミッタ領域が形成されている場合には３つ以上の裏面接続電極と電気的に接続される共通のコレクタ領域を有するので、前者の場合各トランジスタのエミッタ領域は配線を施すことなく電気的に接続された状態となっており、後者の場合各トランジスタのコレクタ領域は配線を施すことなく電気的に接続された状態となっているため、エミッタ同士又はコレクタ同士を接続する必要のあるトランジスタ回路を構成する場合には、配線パターンをより簡略化することができる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
【図１】請求項１に係る抵抗内蔵トランジスタの構成を説明する参考図。
【図２】請求項１に係る抵抗内蔵トランジスタの構成を示す平面図。
【図３】請求項２に係る抵抗内蔵トランジスタの構成を示す断面図。
【図４】実施例１の抵抗内蔵トランジスタ１の構成を示す平面図及び断面図。
【図５】抵抗内蔵トランジスタ１を搭載したパッケージ４の一例を示す図。
【図６】実施例２の抵抗内蔵トランジスタ２の構成を示す平面図。
【図７】抵抗内蔵トランジスタ２を搭載したパッケージ５の一例を示す図。
【図８】等価回路（１）及び抵抗内蔵トランジスタ２に対して等価回路（１）に対応する接続パターンの配線を施した例を示す図。
【図９】実施例３の抵抗内蔵トランジスタ３の構成を示す平面図、断面図、等価回路（３）及び抵抗内蔵トランジスタ３に対して等価回路（３）に対応する接続パターンの配線を施した例を示す図。
【図１０】変形例（５）に係る抵抗内蔵トランジスタの構成を示す平面図。
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正の内容】
【図４】
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