(57)【要約】【課題】メイン半導体素子と同一の半導体基板に電流センス部を備えた半導体装置を製造するにあたって、寄生ダイオードの逆回復耐量を向上させることができる半導体装置を提供すること。【解決手段】電流センス部１２は、半導体基板１０のおもて面に平行な方向に互いに隣接して配置された、メイン半導体素子１１と同じセル構造の複数の単位セルを有する。電流センス部１２のすべての単位セルは、メイン無効領域１ｂのＯＣパッド２２の直下に配置されている。電流センス部１２の単位セルのうち、センス有効領域１２ａに配置された単位セルは、所定電圧が印加されることにより電流センス部１２として動作する。電流センス部１２の単位セルのうち、第１センス無効領域１２ｂに配置された単位セルは、所定電圧が印加されない構造、または、所定電圧が印加されても動作しない構造を有するダミーの単位セルである。【選択図】図１
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【特許請求の範囲】
【請求項１】
シリコンよりもバンドギャップの広い半導体からなる半導体基板と、
前記半導体基板の内部に設けられた第１導電型領域と、
前記半導体基板の第１主面と前記第１導電型領域との間に設けられた第１の第２導電型領域と、
前記第１導電型領域をドリフト領域とし、前記第１の第２導電型領域をベース領域とする第１絶縁ゲート型電界効果トランジスタと、
前記半導体基板の第１主面上に設けられ、前記第１の第２導電型領域に電気的に接続された、前記第１絶縁ゲート型電界効果トランジスタの第１ソースパッドと、
前記半導体基板の第１主面と前記第１導電型領域との間であって、前記第１の第２導電型領域とは異なる領域に設けられた第２の第２導電型領域と、
前記第１導電型領域をドリフト領域とし、前記第２の第２導電型領域をベース領域とし、前記第１絶縁ゲート型電界効果トランジスタと同じセル構造の複数のセルを、前記第１絶縁ゲート型電界効果トランジスタよりも少ない個数で有する第２絶縁ゲート型電界効果トランジスタと、
前記半導体基板の第１主面上に前記第１ソースパッドと離れて設けられ、前記第２の第２導電型領域に電気的に接続された、前記第２絶縁ゲート型電界効果トランジスタの第２ソースパッドと、
前記半導体基板の第２主面に電気的に接続された、前記第１絶縁ゲート型電界効果トランジスタおよび前記第２絶縁ゲート型電界効果トランジスタに共通のドレイン電極と、
を備え、
前記第２絶縁ゲート型電界効果トランジスタは、
所定電圧が印加されることにより前記第２絶縁ゲート型電界効果トランジスタとして動作する第１セルと、
前記所定電圧が印加されても動作しない第２セルと、を有することを特徴とする半導体装置。
【請求項２】
前記半導体基板の第１主面上に、前記第１ソースパッドおよび前記第２ソースパッドと離れて設けられ、前記半導体基板の第１主面と直交する方向に前記半導体基板に対向する１つ以上の電極パッドをさらに備え、
前記第２セルが設けられている領域は、前記半導体基板の第１主面と直交する方向に前記第２ソースパッドに対向する領域から、前記半導体基板の第１主面と直交する方向に少なくとも１つの前記電極パッドに対向する領域まで延在していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電極パッドは、前記第１絶縁ゲート型電界効果トランジスタのゲートパッドであることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１絶縁ゲート型電界効果トランジスタの温度を検出するダイオードの前記電極パッドを有することを特徴とする請求項２に記載の半導体装置。
【請求項５】
過電圧から前記第１絶縁ゲート型電界効果トランジスタを保護するダイオードの前記電極パッドを有することを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記第２絶縁ゲート型電界効果トランジスタは、前記第１絶縁ゲート型電界効果トランジスタに流れる過電流を検出することを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【請求項７】
前記第２の第２導電型領域は、前記第１の第２導電型領域と離れて設けられていることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
【請求項８】
前記第２の第２導電型領域は、前記第１の第２導電型領域に電気的に接続されていることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
【請求項９】
前記第１セルが設けられている第２有効領域の表面積は、前記第１絶縁ゲート型電界効果トランジスタが設けられている第１有効領域の表面積の１／１０００以下であることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置。
【請求項１０】
前記第２セルは前記第１セルと隣接していることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置。
【請求項１１】
前記第２セルは前記第１セルを囲むことを特徴とする請求項１〜１０のいずれか一つに記載の半導体装置。
【請求項１２】
前記第２セルにはソース領域が設けられており、前記ソース領域が前記第２ソースパッドと電気的に絶縁されていることを特徴とする請求項１〜１１のいずれか一つに記載の半導体装置。
【請求項１３】
前記第２セルにはソース領域が設けられていないことを特徴とする請求項１〜１１のいずれか一つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：金属−酸化膜−半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。
【０００３】
例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。
【０００４】
また、ＭＯＳＦＥＴは、ＩＧＢＴと異なり、ｐ型ベース領域とｎ-型ドリフト領域とのｐｎ接合で形成される寄生ダイオードを、当該ＭＯＳＦＥＴを保護するための還流ダイオードとして使用可能である。このため、ＭＯＳＦＥＴをインバータ用デバイスとして用いた場合に、ＭＯＳＦＥＴに外付けの還流ダイオードを追加して接続することなく使用することができるため、経済性の面でも注目されている。
【０００５】
市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。このため、パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。
【０００６】
また、炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、他のシリコンよりもバンドギャップの広い半導体（以下、ワイドバンドギャップ半導体とする）も有する。
【０００７】
従来の半導体装置の構造について、ワイドバンドギャップ半導体として炭化珪素（ＳｉＣ）を用いたｎチャネル型ＭＯＳＦＥＴを例に説明する。図１５は、従来の半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１５に示す従来の半導体装置１２０は、炭化珪素からなる同一の半導体基板１１０の活性領域１０１に、メイン半導体素子１１１と、当該メイン半導体素子１１１を保護・制御するための１つ以上の回路部を有する。符号１０２はエッジ終端領域である。
【０００８】
メイン半導体素子１１１は縦型ＭＯＳＦＥＴであり、活性領域１０１の有効領域（以下、メイン有効領域とする）１０１ａ中に互いに隣接して配置された複数の単位セル（機能単位：不図示）で構成される。メイン半導体素子１１１のソースパッド１２１ａは、メイン有効領域１０１ａにおいて半導体基板１１０のおもて面上に設けられている。メイン有効領域１０１ａは、活性領域１０１のうち、メイン無効領域１０１ｂを除く部分であり、活性領域１０１の大半を占める。メイン無効領域１０１ｂは、活性領域１０１のうち、メイン半導体素子１１１の単位セルが配置されていない領域である。
【０００９】
メイン半導体素子１１１を保護・制御するための回路部としては、例えば、電流センス部１１２、温度センス部１１３、過電圧保護部（不図示）および演算回路部（不図示）等の高機能部が挙げられる。メイン半導体素子１１１を保護・制御するための回路部は、メイン無効領域１０１ｂに設けられている。電流センス部１１２は、メイン半導体素子１１１と同一構成の単位セルを、メイン半導体素子１１１の単位セル（素子の機能単位）の個数よりも少ない個数で備えた縦型ＭＯＳＦＥＴである。
【００１０】
電流センス部１１２は、メイン半導体素子１１１に流れる過電流（ＯＣ：Ｏｖｅｒ  Ｃｕｒｒｅｎｔ）を検出する機能を有する。電流センス部１１２の単位セルは、電流センス部１１２の電極パッド（以下、ＯＣパッドとする）１２２の直下の一部の領域（以下、センス有効領域とする）１１２ａに配置されている。ＯＣパッド１２２の直下の、センス有効領域１１２ａ以外の領域（以下、センス無効領域とする）１１２ｃは、電流センス部１１２の単位セルが配置されていない領域であり、電流センス部１１２として機能しない。
【００１１】
センス無効領域１１２ｃにおいて半導体基板１１０の表面領域には、センス無効領域１１２ｃの全域にわたってｐ型領域が設けられている。ソースパッド１２１ａ以外の電極パッドは、メイン無効領域１０１ｂにおいて半導体基板１１０のおもて面上に設けられている。図１５には、ソースパッド１２１ａ、ゲートパッド１２１ｂ、ＯＣパッド１２２、および温度センス部１１３の電極パッド（アノードパッド１２３ａおよびカソードパッド１２３ｂ）を、それぞれＳ、Ｇ、ＯＣ、ＡおよびＫと付して図示している。
【００１２】
また、大電流化に伴い、半導体基板のおもて面に沿ってチャネルが形成されるプレーナゲート構造と比べて、トレンチの側壁に沿って半導体基板のおもて面と直交する方向にチャネル（反転層）が形成されるトレンチゲート構造はコスト面で有利である。その理由は、トレンチゲート構造が単位面積当たりの単位セル（素子の構成単位）密度を増やすことができるため、単位面積当たりの電流密度を増やすことができるからである。
【００１３】
デバイスの電流密度を増加させた分、単位セルの占有体積に応じた温度上昇率が高くなるため、放電効率の向上と信頼性の安定化とを図るために両面冷却構造が必要になる。さらに信頼性を考慮して、メイン半導体素子である縦型ＭＯＳＦＥＴと同一の半導体基板に、メイン半導体素子を保護・制御するための回路部として電流センス部、温度センス部および過電圧保護部等の高機能部を配置した高機能構造を有することが必要になる。
【００１４】
電流センス部を備えた従来の半導体装置として、メイン半導体素子と同一の半導体基板に電流センス部、温度センス部および過電圧保護部等の高機能部を備えた半導体装置であって、高機能部の各電極パッドが活性領域において半導体基板おもて面上に配置され、活性領域の全域にわたって設けられたメイン半導体素子の単位セルが高機能部の各電極パッドの直下にも設けられた装置が提案されている（例えば、下記特許文献１参照。）。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２０１７−０７９３２４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかしながら、炭化珪素からなる半導体基板の表面に形成されたゲート絶縁膜の膜質は電荷に弱く、メイン半導体素子に比べて半導体基板に占める活性領域の表面積（以下、活性面積とする）が小さい電流センス部は、メイン半導体素子に比べてＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ：静電気放電）耐量が低くなる。さらに、電流センス部は電界が集中しやすく、ｐ型ベース領域とｎ-型ドリフト領域とのｐｎ接合で形成される寄生ダイオードの逆回復耐量はメイン半導体素子に比べて電流センス部で低くなってしまう。
【００１７】
この発明は、上述した従来技術による問題点を解消するため、メイン半導体素子と同一の半導体基板に電流センス部を備えた半導体装置を製造するにあたって、ＥＳＤ耐量を改善させることができ、かつ寄生ダイオードの逆回復耐量を向上させることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型領域は、シリコンよりもバンドギャップの広い半導体からなる半導体基板の内部に設けられている。第１の第２導電型領域は、前記半導体基板の第１主面と前記第１導電型領域との間に設けられている。第１絶縁ゲート型電界効果トランジスタは、前記第１導電型領域をドリフト領域とし、前記第１の第２導電型領域をベース領域とする。前記第１絶縁ゲート型電界効果トランジスタの第１ソースパッドは、前記半導体基板の第１主面上に設けられ、前記第１の第２導電型領域に電気的に接続されている。
【００１９】
第２の第２導電型領域は、前記第１の第２導電型領域とは異なる領域において前記半導体基板の第１主面と前記第１導電型領域との間に設けられている。第２絶縁ゲート型電界効果トランジスタは、前記第１導電型領域をドリフト領域とし、前記第２の第２導電型領域をベース領域する。前記第２絶縁ゲート型電界効果トランジスタは、前記第１絶縁ゲート型電界効果トランジスタと同じセル構造の複数のセルを、前記第１絶縁ゲート型電界効果トランジスタよりも少ない個数で有する。前記第２絶縁ゲート型電界効果トランジスタの第２ソースパッドは、前記半導体基板の第１主面上に、前記第１ソースパッドと離れて設けられている。
【００２０】
前記第２ソースパッドは、前記第２の第２導電型領域に電気的に接続されている。前記第１絶縁ゲート型電界効果トランジスタおよび前記第２絶縁ゲート型電界効果トランジスタに共通のドレイン電極は、前記半導体基板の第２主面に電気的に接続されている。前記第２絶縁ゲート型電界効果トランジスタは、第１，２セルを有する。前記第１セルは、所定電圧が印加されることにより前記第２絶縁ゲート型電界効果トランジスタとして動作する。前記第２セルは、前記所定電圧が印加されても動作しない。
【００２１】
また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板の第１主面上に、前記第１ソースパッドおよび前記第２ソースパッドと離れて設けられ、前記半導体基板の第１主面と直交する方向に前記半導体基板に対向する１つ以上の電極パッドをさらに備える。前記第２セルが設けられている領域は、前記半導体基板の第１主面と直交する方向に前記第２ソースパッドに対向する領域から、前記半導体基板の第１主面と直交する方向に少なくとも１つの前記電極パッドに対向する領域まで延在していることを特徴とする。
【００２２】
また、この発明にかかる半導体装置は、上述した発明において、前記電極パッドは、前記第１絶縁ゲート型電界効果トランジスタのゲートパッドであることを特徴とする。
【００２３】
また、この発明にかかる半導体装置は、上述した発明において、前記第１絶縁ゲート型電界効果トランジスタの温度を検出するダイオードの前記電極パッドを有することを特徴とする。
【００２４】
また、この発明にかかる半導体装置は、上述した発明において、過電圧から前記第１絶縁ゲート型電界効果トランジスタを保護するダイオードの前記電極パッドを有することを特徴とする。
【００２５】
また、この発明にかかる半導体装置は、上述した発明において、前記第２絶縁ゲート型電界効果トランジスタは、前記第１絶縁ゲート型電界効果トランジスタに流れる過電流を検出することを特徴とする。
【００２６】
また、この発明にかかる半導体装置は、上述した発明において、前記第２の第２導電型領域は、前記第１の第２導電型領域と離れて設けられていることを特徴とする。
【００２７】
また、この発明にかかる半導体装置は、上述した発明において、前記第２の第２導電型領域は、前記第１の第２導電型領域に電気的に接続されていることを特徴とする。
【００２８】
また、この発明にかかる半導体装置は、上述した発明において、前記第１セルが設けられている第２有効領域の表面積は、前記第１絶縁ゲート型電界効果トランジスタが設けられている第１有効領域の表面積の１／１０００以下であることを特徴とする。
【００２９】
また、この発明にかかる半導体装置は、上述した発明において、前記第２セルは前記第１セルと隣接していることを特徴とする。
【００３０】
また、この発明にかかる半導体装置は、上述した発明において、前記第２セルは前記第１セルを囲むことを特徴とする。
【００３１】
また、この発明にかかる半導体装置は、上述した発明において、前記第２セルにはソース領域が設けられており、前記ソース領域が前記第２ソースパッドと電気的に絶縁されていることを特徴とする。
【００３２】
また、この発明にかかる半導体装置は、上述した発明において、前記第２セルにはソース領域が設けられていないことを特徴とする。
【発明の効果】
【００３３】
本発明にかかる半導体装置によれば、メイン半導体素子と同一の半導体基板に電流センス部を備えた半導体装置を製造するにあたって、トレンチ内のゲート絶縁膜の見かけ上の面積を増加することで、無効領域に配置された第２セルによりＥＳＤ耐量が改善され、さらに電流センス部の局所的な電界集中を緩和することで、寄生ダイオードの逆回復耐量を向上させることができるという効果を奏する。
【図面の簡単な説明】
【００３４】
【図１】実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。
【図２】図１の活性領域の断面構造を示す断面図である。
【図３】図１の活性領域の断面構造を示す断面図である。
【図４】図１の活性領域の断面構造を示す断面図である。
【図５】実施の形態１にかかる半導体装置２０の等価回路を示す回路図である。
【図６】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図７】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図８】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図９】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図１０】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図１１】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図１２】実施の形態２にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。
【図１３】実施例１，２のＥＳＤ耐量を示す特性図である。
【図１４】実施例１，２の寄生ダイオードの逆回復耐量を示す特性図である。
【図１５】従来の半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。
【発明を実施するための形態】
【００３５】
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。なお、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。
【００３６】
（実施の形態１）
実施の形態１にかかる半導体装置は、シリコン（Ｓｉ）よりもバンドギャップが広い半導体（ワイドバンドギャップ半導体）を半導体材料として用いて構成される。この実施の形態１にかかる半導体装置の構造について、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１は、実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。
【００３７】
図１に示す実施の形態１にかかる半導体装置２０は、同一の半導体基板１０の活性領域１に、メイン半導体素子（第１絶縁ゲート型電界効果トランジスタ）１１と、当該メイン半導体素子１１を保護・制御するための１つ以上の回路部を有する。メイン半導体素子１１は、オン状態で、半導体基板１０の深さ方向Ｚにドリフト電流が流れる縦型ＭＯＳＦＥＴである。メイン半導体素子１１は、半導体基板１０のおもて面に平行な方向に互いに隣接して配置され、ソースパッド（第１ソースパッド）２１ａにより互いに並列接続された複数の単位セル（素子の機能単位）で構成される。
【００３８】
メイン半導体素子１１は、実施の形態１にかかる半導体装置２０の主動作を行う。メイン半導体素子１１は、活性領域１の有効領域（メイン有効領域：第１有効領域）１ａに配置されている。メイン有効領域１ａは、メイン半導体素子１１のオン時にメイン半導体素子１１の主電流が流れる領域である。メイン有効領域１ａは、例えば略矩形状の平面形状を有し、活性領域１の大半の表面積を占めている。
【００３９】
メイン半導体素子１１を保護・制御するための回路部として、例えば、電流センス部（第２絶縁ゲート型電界効果トランジスタ）１２、温度センス部１３、過電圧保護部（不図示）および演算回路部（不図示）等の高機能部が挙げられる。メイン半導体素子１１を保護・制御するための回路部は、例えば、活性領域１のメイン無効領域（第１領域）１ｂに配置される。メイン無効領域１ｂは、メイン半導体素子１１の単位セルが配置されていない領域であり、メイン半導体素子１１として機能しない。
【００４０】
メイン無効領域１ｂは例えば略矩形状の平面形状を有し、その１辺がメイン有効領域１ａの１辺に隣接する。メイン有効領域１ａとメイン無効領域１ｂとは、後述するｎ型領域３２ａ，３２ｂ（図２〜４）により分離されている。メイン無効領域１ｂは、例えば、メイン有効領域１ａと、活性領域１の周囲を囲むエッジ終端領域２と、の間に配置される。
【００４１】
エッジ終端領域２は、活性領域１と半導体基板１０の端部との間の領域であり、半導体基板１０のおもて面側の電界を緩和して耐圧を保持する。エッジ終端領域２には、例えばフィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ  Ｌｉｍｉｔｉｎｇ  Ｒｉｎｇ）や接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ）構造等の耐圧構造（不図示）が配置される。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。
【００４２】
メイン半導体素子１１のソースパッド（電極パッド）２１ａは、メイン有効領域１ａにおいて半導体基板１０のおもて面上に配置される。メイン半導体素子１１は、他の回路部に比べて電流能力が大きい。このため、メイン半導体素子１１のソースパッド２１ａは、メイン有効領域１ａと略同じ平面形状を有し、メイン有効領域１ａのほぼ全面を覆う。メイン半導体素子１１のソースパッドは、ソースパッド２１ａ以外の電極パッドと離れて配置されている。
【００４３】
ソースパッド２１ａ以外の電極パッドは、メイン無効領域１ｂにおいて半導体基板１０のおもて面上に互いに離れて配置される。ソースパッド２１ａ以外の電極パッドとは、メイン半導体素子１１のゲートパッド２１ｂ、電流センス部１２の電極パッド（以下、ＯＣパッド（第２ソースパッド）とする）２２、温度センス部１３の電極パッド（以下、アノードパッドおよびカソードパッドとする）２３ａ，２３ｂ、過電圧保護部の電極パッド（以下、ＯＶパッドとする：不図示）、および演算回路部の電極パッド（不図示）等である。
【００４４】
ソースパッド２１ａ以外の電極パッドは、例えば略矩形状の平面形状であり、後述する端子ピン４８ｂ〜４８ｅやワイヤーの接合に必要な表面積を有する。図１には、ソースパッド２１ａ以外の電極パッドがメイン無効領域１ｂとエッジ終端領域２との境界に沿って一列に配置された場合を示す（図１２においても同様）。また、図１には、ソースパッド２１ａ、ゲートパッド２１ｂ、ＯＣパッド２２、アノードパッド２３ａおよびカソードパッド２３ｂを、それぞれＳ、Ｇ、ＯＣ、ＡおよびＫと付した矩形状に図示する。
【００４５】
電流センス部１２は、メイン半導体素子１１と同じ条件で動作して、メイン半導体素子１１に流れる過電流（ＯＣ：Ｏｖｅｒ  Ｃｕｒｒｅｎｔ）を検出する機能を有する。電流センス部１２は、メイン半導体素子１１と離れて配置されている。電流センス部１２は、メイン半導体素子１１と同一構成の単位セルを、メイン半導体素子１１の単位セルの個数（例えば１万個程度）よりも少ない個数（例えば１０個程度）で備えた縦型ＭＯＳＦＥＴである。
【００４６】
例えば、実施の形態１にかかる半導体装置２０がＩＰＭ（Ｉｎｔｅｌｌｉｇｅｎｔ  Ｐｏｗｅｒ  Ｍｏｄｕｌｅ）である場合、メイン半導体素子１１の電流能力は１００Ａ程度であり、電流センス部１２の電流能力は０．１Ａ以下程度である。電流センス部１２の単位セルは、半導体基板１０のおもて面に平行な方向に互いに隣接して配置される。電流センス部１２の単位セルが互いに隣接する方向は、メイン半導体素子１１の単位セルが互いに隣接する方向と同じであってもよい。
【００４７】
また、電流センス部１２のすべての単位セルは、ＯＣパッド２２の直下に配置されている。電流センス部１２の単位セルのうち、ＯＣパッド２２の直下の領域の一部の領域（以下、センス有効領域（第２有効領域）とする）１２ａに配置された単位セル（第１セル）は、所定電圧が印加されることにより電流センス部１２として動作する。センス有効領域１２ａの単位セルは、ＯＣパッド２２により互いに並列接続されている。
【００４８】
電流センス部１２の単位セルのうち、ＯＣパッド２２の直下の、センス有効領域１２ａ以外の領域（以下、第１センス無効領域（無効領域）とする）１２ｂに配置された単位セル（第２セル）は、所定電圧が印加されない構造、または、所定電圧が印加されても動作しない構造を有するダミーの単位セルである。すなわち、ＯＣパッド２２の直下に配置された複数の単位セルの一部のみが電流センス部１２として用いられる。
【００４９】
第１センス無効領域１２ｂの単位セルは、センス有効領域１２ａの単位セルに隣接して配置されている。第１センス無効領域１２ｂの単位セルは、例えば、ＯＣパッド２２と半導体部（ｎ+型ソース領域３５ｂおよびｐ型ベース領域（第２の第２導電型領域）３４ｂ）とのコンタクト（電気的接触）を有していないことでダミーの単位セルとなっている（図２〜４参照）。
【００５０】
この場合、例えば、第１センス無効領域１２ｂにおいて層間絶縁膜４０に、ＯＣパッド２２と半導体部のコンタクトをとるための第２コンタクトホール４０ｂを形成しないことで、第１センス無効領域１２ｂの単位セルをダミーの単位セルとすることができる。このため、層間絶縁膜４０にコンタクトホールを形成するためのエッチング用マスクのパターン変更のみで、センス有効領域１２ａの表面積や配置を変更可能である。例えば、センス有効領域１２ａの単位セルを取り囲むように第１センス無効領域１２ｂの単位セルを配置することで、センス有効領域１２ａに配置された単位セルのＥＳＤ耐量や逆回復耐量を向上することができる。
【００５１】
また、第１センス無効領域１２ｂの単位セルは、互いに隣り合う２つのトレンチ３７ｂ間（メサ領域）にｐ型ベース領域３４ｂおよびｐ++型コンタクト領域３６ｂのみを有し、ｎ+型ソース領域３５ｂを有していないことでダミーの単位セルとなっていてもよい（不図示）。この場合、電流センス部１２のｎ+型ソース領域３５ｂを形成するためのイオン注入用マスクのパターン変更のみで、センス有効領域１２ａの表面積や配置を変更可能である。
【００５２】
センス有効領域１２ａは、例えば略矩形状の平面形状を有する。センス有効領域１２ａは、ＯＣパッド２２にワイヤーがボンディング（接合）される場合、深さ方向Ｚに、ＯＣパッド２２とワイヤーとの接合部（例えばＯＣパッド２２の中央部）に対向しない位置に配置されることがよい。これにより、センス有効領域１２ａの単位セルに、ＯＣパッド２２へのワイヤーボンディングによる負荷（圧力）がかかることを抑制することができる。
【００５３】
また、センス有効領域１２ａは、エッジ終端領域２から離れて、かつエッジ終端領域２よりも活性領域１側に配置されることが好ましい。センス有効領域１２ａがエッジ終端領域２から離れて配置されることで、エッジ終端領域２の影響を受けにくくすることができる。例えば、センス有効領域１２ａは、素子分離のためのｐ型領域（不図示）から所定距離だけ離れ、かつ当該ｐ型領域から可能な限り等距離に配置されることがよい。
【００５４】
素子分離のためのｐ型領域とは、エッジ終端領域２に活性領域１の周囲を囲む略矩形状に設けられ、活性領域１とエッジ終端領域２とを電気的に分離する寄生ダイオードをｎ-型ドリフト領域とのｐｎ接合で形成するｐ型領域である。例えば、センス有効領域１２ａは、半導体基板１０の１つの頂点を共有する２辺から略等距離に配置されてもよい。これにより、エッジ終端領域２の上記寄生ダイオードの影響を受けにくくすることができる。
【００５５】
センス有効領域１２ａの表面積は、メイン有効領域１ａの表面積の１／１０００以下であることが好ましい。なお、センス有効領域１２ａおよびメイン有効領域１ａの各表面積としては、各々の領域１２ａ，１ａに含まれるｎ+型ソース領域３５ｂ，３５ａの総面積を用いることができる。また、センス有効領域１２ａおよびメイン有効領域１ａの各表面積として、各々の領域１２ａ，１ａに含まれる単位セルの総数を用いてもよい。
【００５６】
センス有効領域１２ａの表面積をメイン有効領域１ａの表面積に対して上記比率とする理由は、次の通りである。をセンス有効領域１２ａの表面積が大きくなるほど、電流センス部１２のオン抵抗による導通損失が増大する。センス有効領域１２ａの表面積を上記範囲内にすることで、電流センス部１２の導通損失を、実施の形態１にかかる半導体装置２０の全体の導通損失に対して無視できる程度に小さくすることができるからである。
【００５７】
第１センス無効領域１２ｂは、センス有効領域１２ａよりも活性領域１側に配置されていてもよい。第１センス無効領域１２ｂは、例えば略矩形状の平面形状を有し、センス有効領域１２ａに接する。図１には、第１センス無効領域１２ｂが、略矩形状の平面形状のセンス有効領域１２ａを第１センス無効領域１２ｂおよびセンス有効領域１２ａのそれぞれの１つの頂点同士が重なるように内包する略矩形状の平面形状を有し、センス有効領域１２ａの当該頂点を共有する２辺に接する場合を示す。
【００５８】
第１センス無効領域１２ｂは、ＯＣパッド２２の直下の領域の大半を占める。第１センス無効領域１２ｂの表面積は、例えば、センス有効領域１２ａの表面積よりも大きくてもよい。第１センス無効領域１２ｂの表面積が大きいほど、ＯＣパッド２２の直下のｐ型領域とｎ-型ドリフト領域（第１導電型領域）３２とのｐｎ接合で形成される寄生ダイオードの面積が小さくなるため、電流センス部１２のＥＳＤ耐量を高くすることができる。
【００５９】
ＯＣパッド２２の直下の領域に、電流センス部１２の単位セルが配置されていない領域（以下、第２センス無効領域とする）１２ｃが存在してもよい。第２センス無効領域１２ｃは、例えば、ＯＣパッド２２の直下の、電流センス部１２の単位セルが配置された領域の周囲を囲む。第２センス無効領域１２ｃにおいて半導体基板１０の表面領域には、第２センス無効領域１２ｃの全域にわたってｐ型領域が設けられている。
【００６０】
温度センス部１３は、ダイオードの温度特性を利用してメイン半導体素子１１の温度を検出する機能を有する。温度センス部１３は、例えば、半導体基板１０のおもて面のフィールド絶縁膜８０ｃ上に設けられたポリシリコン（ｐｏｌｙ−Ｓｉ）層で構成されたポリシリコンダイオードであってもよいし（図３参照）、半導体基板１０の内部に形成されたｐ型領域とｎ型領域とのｐｎ接合で形成された拡散ダイオードであってもよい。
【００６１】
過電圧保護部（不図示）は、例えばサージ等の過電圧（ＯＶ：Ｏｖｅｒ  Ｖｏｌｔａｇｅ）からメイン半導体素子１１を保護するダイオードである。電流センス部１２、温度センス部１３および過電圧保護部は演算回路部により制御され、これらの出力信号に基づいてメイン半導体素子１１が制御される。演算回路部は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ：相補型ＭＯＳ）回路など複数の半導体素子で構成される。
【００６２】
次に、実施の形態１にかかる半導体装置２０の活性領域１の断面構造について説明する。図２〜４は、図１の活性領域の断面構造を示す断面図である。図２には、図１のメイン有効領域１ａからメイン無効領域１ｂの第１センス無効領域１２ｂを通ってセンス有効領域１２ａに至る切断線Ｘ１−Ｘ２−Ｘ３−Ｘ４における断面構造を示す。図２では、メイン有効領域１ａ、センス有効領域１２ａおよび第１センス無効領域１２ｂでそれぞれ単位セルの一部のみを示し、大半の単位セルを図示省略する（図３，４においても同様）。
【００６３】
図３には、図１のメイン有効領域１ａからメイン無効領域１ｂの第１センス無効領域１２ｂを通って温度センス部１３に至る切断線Ｘ１’−Ｘ２’−Ｘ３’−Ｙ１−Ｙ２における断面構造を示す。図４には、図１のメイン有効領域１ａからメイン無効領域１ｂの第１センス無効領域１２ｂを通ってゲートパッド部１４に至る切断線Ｘ１’−Ｘ２’−Ｘ３’および切断線Ｙ２−Ｙ３における断面構造を示す。図４では、電流センス部１２とゲートパッド部１４との間の温度センス部１３を図示省略する。
【００６４】
メイン半導体素子１１は、メイン有効領域１ａにおいて半導体基板１０のおもて面側にＭＯＳゲート（金属−酸化膜−半導体の３層構造からなる絶縁ゲート）を備えた縦型ＭＯＳＦＥＴである。ここでは、メイン半導体素子１１、および、メイン半導体素子１１を保護・制御する回路部がピン状の配線部材（後述する端子ピン４８ａ〜４８ｄ）を用いた同一構成の配線構造を有する場合を例に説明するが、ピン状の配線部材に代えて、ワイヤーを用いた配線構造を有していてもよい。
【００６５】
半導体基板１０は、炭化珪素からなるｎ+型出発基板３１上にｎ-型ドリフト領域３２およびｐ型ベース領域（第１の第２導電型領域）３４ａとなる各炭化珪素層７１，７２を順にエピタキシャル成長させたエピタキシャル基板である。メイン半導体素子１１のＭＯＳゲートを構成する各部は、半導体基板１０のおもて面側に設けられている。メイン半導体素子１１のＭＯＳゲートを構成する各部とは、ｐ型ベース領域３４ａ、ｎ+型ソース領域３５ａ、ｐ++型コンタクト領域３６ａ、トレンチ３７ａ、ゲート絶縁膜３８ａおよびゲート電極３９ａである。
【００６６】
トレンチ３７ａは、半導体基板１０のおもて面（ｐ型炭化珪素層７２の表面）から深さ方向Ｚにｐ型炭化珪素層７２を貫通してｎ-型炭化珪素層７１に達する。トレンチ３７ａは、例えば、半導体基板１０のおもて面に平行で、かつ電極パッド２１ｂ，２３ａ，２３ｂ，２２が並ぶ方向（図１参照：以下、第１方向とする）Ｘ、または、第１方向Ｘと直交する方向（以下、第２方向とする）Ｙに延びるストライプ状に配置されていてもよいし、半導体基板１０のおもて面側から見てマトリクス状に配置されていてもよい。図２，３には、第１方向Ｘに延びるストライプ状のトレンチ３７ａを示す。
【００６７】
トレンチ３７ａの内部には、ゲート絶縁膜３８ａを介してゲート電極３９ａが設けられている。互いに隣り合う２つのトレンチ３７ａ間（メサ領域）には、ｐ型ベース領域３４ａが設けられている。半導体基板１０の内部において、ｐ型ベース領域３４ａよりもｎ+型ドレイン領域（ｎ+型出発基板３１）に近い位置に、ｐ型ベース領域３４ａに接して、ｎ-型ドリフト領域３２が設けられている。ｐ型ベース領域３４ａとｎ-型ドリフト領域３２との間において、メサ領域に、ｎ型電流拡散領域３３ａが設けられていてもよい。
【００６８】
ｎ型電流拡散領域３３ａは、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ  Ｓｐｒｅａｄｉｎｇ  Ｌａｙｅｒ：ＣＳＬ）である。また、半導体基板１０の内部に、第１，２ｐ+型領域６１ａ，６２ａがそれぞれ選択的に設けられていてもよい。第１ｐ+型領域６１ａは、ｐ型ベース領域３４ａよりもｎ+型ドレイン領域に近い位置に、ｐ型ベース領域３４ａと離して設けられ、かつ深さ方向Ｚにトレンチ３７ａの底面に対向する。
【００６９】
第２ｐ+型領域６２ａは、メサ領域において、ｐ型ベース領域３４ａよりもｎ+型ドレイン領域に近い位置に、第１ｐ+型領域６１ａおよびトレンチ３７ａと離して設けられ、かつｐ型ベース領域３４ａに接する。第１，２ｐ+型領域６１ａ，６２ａは、ｎ型電流拡散領域３３ａおよびｎ-型ドリフト領域３２とｐｎ接合を形成して、トレンチ３７ａの底面のゲート絶縁膜３８ａにかかる電界を緩和させる機能を有する。図２〜４には、ｎ型電流拡散領域３３ａおよび第１，２ｐ+型領域６１ａ，６２ａを備える場合を示す。
【００７０】
半導体基板１０の表面領域には、ｐ型ベース領域３４ａ、ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａがそれぞれ選択的に設けられている。ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａは、半導体基板１０のおもて面とｐ型ベース領域３４ａとの間に設けられている。ｎ+型ソース領域３５ａは、トレンチ３７ａの側壁のゲート絶縁膜３８ａに接する。層間絶縁膜４０は、半導体基板１０のおもて面全面に設けられ、ゲート電極３９ａを覆う。
【００７１】
メイン半導体素子１１のすべてのゲート電極３９ａは、図示省略する部分で、例えばポリシリコンからなるゲートランナー（不図示）を介してゲートパッド２１ｂ（図１参照）に電気的に接続されている。層間絶縁膜４０を深さ方向Ｚに貫通して半導体基板１０に達する第１コンタクトホール４０ａが設けられている。第１コンタクトホール４０ａには、メイン半導体素子１１のｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａが露出されている。
【００７２】
第１コンタクトホール４０ａの内部において、半導体基板１０のおもて面上に、ニッケルシリサイド（ＮｉＳｉ、Ｎｉ2Ｓｉまたは熱的に安定なＮｉＳｉ2：以下、まとめてＮｉＳｉとする）膜４１ａが設けられている。ＮｉＳｉ膜４１ａは、第１コンタクトホール４０ａの内部において半導体基板１０にオーミック接触し、ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａに電気的に接続されている。
【００７３】
メイン有効領域１ａにおいて、層間絶縁膜４０およびＮｉＳｉ膜４１ａの表面全体に、バリアメタル４６ａが設けられている。バリアメタル４６ａは、バリアメタルの各金属膜間またはバリアメタルを挟んで対向する領域間での相互反応を防止する機能を有する。バリアメタル４６ａは、例えば、第１窒化チタン（ＴｉＮ）膜４２ａ、第１チタン（Ｔｉ）膜４３ａ、第２ＴｉＮ膜４４ａおよび第２Ｔｉ膜４５ａを順に積層した積層構造を有していてもよい。
【００７４】
第１ＴｉＮ膜４２ａは、層間絶縁膜４０の表面のみに設けられ、層間絶縁膜４０の表面全体を覆う。第１Ｔｉ膜４３ａは、第１ＴｉＮ膜４２ａおよびＮｉＳｉ膜４１ａの表面に設けられている。第２ＴｉＮ膜４４ａは、第１Ｔｉ膜４３ａの表面に設けられている。第２Ｔｉ膜４５ａは、第２ＴｉＮ膜４４ａの表面に設けられている。バリアメタルは、例えば、温度センス部１３には設けられていない。
【００７５】
ソースパッド２１ａは、第１コンタクトホール４０ａに埋め込まれ、かつ第２Ｔｉ膜４５ａの表面全面に設けられている。ソースパッド２１ａは、バリアメタル４６ａおよびＮｉＳｉ膜４１ａを介してｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａに電気的に接続され、メイン半導体素子１１のソース電極として機能する。ソースパッド２１ａは、例えば、５μｍ程度の厚さのアルミニウム（Ａｌ）膜またはＡｌ合金膜である。
【００７６】
具体的には、ソースパッド２１ａをＡｌ合金膜とする場合、ソースパッド２１ａは、例えば、シリコンを全体の５％以下程度含むアルミニウム−シリコン（Ａｌ−Ｓｉ）膜であってもよいし、シリコンを全体の５％以下程度および銅（Ｃｕ）を全体の５％以下程度含むアルミニウム−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）膜であってもよいし、銅を全体の５％以下程度含むアルミニウム−銅（Ａｌ−Ｃｕ）膜であってもよい。
【００７７】
ソースパッド２１ａ上には、めっき膜４７ａおよびはんだ層（不図示）を介して、端子ピン４８ａの一方の端部が接合されている。端子ピン４８ａの他方の端部は、半導体基板１０のおもて面に対向するように配置された金属バー（不図示）に接合されている。また、端子ピン４８ａの他方の端部は、半導体基板１０を実装したケース（不図示）の外側に露出し、外部装置（不図示）と電気的に接続される。
【００７８】
端子ピン４８ａは、所定直径を有する丸棒状（円柱状）の配線部材である。端子ピン４８ａは、半導体基板１０のおもて面に対して略垂直に立てた状態でめっき膜４７ａにはんだ接合されている。端子ピン４８ａは、ソースパッド２１ａの電位を外部に取り出す外部接続用端子となる。端子ピン４８ａを介して、ソースパッド２１ａが外部の接地電位（最低電位）に接続される。
【００７９】
めっき膜４７ａは、高温度条件下（例えば２００℃〜３００℃）においてもソースパッド２１ａとの密着性が高く、ワイヤーボンディングに比べて剥離しにくい材料で形成されている。ソースパッド２１ａの表面のめっき膜４７ａ以外の部分は、第１保護膜４９ａで覆われている。めっき膜４７ａと第１保護膜４９ａとの境界は、第２保護膜５０ａで覆われている。第１，２保護膜４９ａ，５０ａは、例えばポリイミド膜である。
【００８０】
ドレイン電極５１は、半導体基板１０の裏面（ｎ+型出発基板３１の裏面）全面にオーミック接触している。ドレイン電極５１上には、例えば、Ｔｉ膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜を順に積層した積層構造でドレインパッド（電極パッド：不図示）が設けられている。ドレインパッドは、金属ベース板（不図示）にはんだ接合され、当該金属ベース板を介して冷却フィン（不図示）のベース部に少なくとも一部が接触している。
【００８１】
このように半導体基板１０のおもて面に端子ピン４８ａを接合し、かつ裏面を金属ベース板に接合することで、実施の形態１にかかる半導体装置は、半導体基板１０の両面それぞれに冷却構造を備えた両面冷却構造となっている。すなわち、半導体基板１０で発生した熱は、半導体基板１０の裏面に金属ベース板を介して接触させた冷却フィンのフィン部から放熱され、かつ半導体基板１０のおもて面の端子ピン４８ａを接合した金属バーから放熱される。
【００８２】
メイン無効領域１ｂのゲートパッド部１４には、半導体基板１０のおもて面を覆うフィールド絶縁膜８０ｅ上に、メイン半導体素子１１のゲートパッド２１ｂが設けられている（図４）。ゲートパッド２１ｂは、例えば、ソースパッド２１ａと同じ材料で、ソースパッド２１ａと同時に形成される。ゲートパッド２１ｂは、ゲートランナー（不図示）に電気的に接続されている。ゲートランナーは、エッジ終端領域２において半導体基板１０のおもて面を覆うフィールド絶縁膜（不図示）上に設けられ、活性領域の周囲を囲む。
【００８３】
ゲートパッド２１ｂ上には、ソースパッド２１ａ上の配線構造と同じ配線構造で端子ピン４８ｅが接合される。端子ピン４８ｅは、丸棒状（円柱状）の配線部材である。端子ピン４８ｅは、例えばＯＣパッド２２の電位を外部に取り出す外部接続用端子であり、外部装置を介してゲートパッド２１ｂをメイン半導体素子のゲート電位に接続する。符号４７ｅ，４９ｅ，５０ｅは、ゲートパッド２１ｂ上の配線構造を構成するめっき膜および第１，２保護膜である。
【００８４】
ゲートパッド２１ｂとフィールド絶縁膜８０ｅとの間に、例えばメイン半導体素子１１のバリアメタル４６ａと同じ積層構造で、バリアメタル４６ｅが設けられていてもよい。バリアメタル４６ｅ上にゲートパッド２１ｂが配置される。符号４２ｅ，４３ｅ，４４ｅ，４５ｅは、それぞれバリアメタル４６ｅを構成する第１ＴｉＮ膜、第１Ｔｉ膜、第２ＴｉＮ膜、第２Ｔｉ膜である。
【００８５】
また、ゲートパッド部１４において半導体基板１０のおもて面の表面領域には、ｐ型領域３４ｅが設けられている。ｐ型領域３４ｅは、深さ方向Ｚに、ゲートパッド２１ｂの全面に対向する。半導体基板１０のおもて面とｐ型領域３４ｅとの間に、ｐ++型コンタクト領域３６ｅが設けられていてもよい。ｐ型領域３４ｅとｎ-型ドリフト領域３２との間に、第２ｐ+型領域６２ｅが設けられていてもよい。
【００８６】
これらｐ型領域３４ｅ、ｐ++型コンタクト領域３６ｅおよび第２ｐ+型領域６２ｅは、半導体基板１０のおもて面の表面領域に設けられたｎ-型領域３２ｂにより、後述するｐ型ベース領域３４ｂ、ｐ型領域３４ｃ、ｐ++型コンタクト領域３６ｃおよび第２ｐ+型領域６２ｃから分離されている。ｐ型領域３４ｅ、ｐ++型コンタクト領域３６ｅおよび第２ｐ+型領域６２ｅは、例えば、それぞれメイン半導体素子１１のｐ型ベース領域３４ａ、ｐ++型コンタクト領域３６ａおよび第２ｐ+型領域６２ａと同じ深さおよび不純物濃度を有する。
【００８７】
メイン無効領域１ｂにおいて、センス有効領域１２ａおよび第１センス無効領域１２ｂには、半導体基板１０のおもて面の表面領域に、電流センス部１２のｐ型ベース領域３４ｂが設けられている。電流センス部１２のｐ型ベース領域３４ｂは、半導体基板１０のおもて面の表面領域に設けられたｎ-型領域３２ａによって、メイン半導体素子１１のｐ型ベース領域３４ａと分離されている。ｎ-型領域３２ａを設けずに、電流センス部１２のｐ型ベース領域３４ｂとメイン半導体素子１１のｐ型ベース領域３４ａとが電気的に接続されていてもよい。
【００８８】
電流センス部１２は、メイン半導体素子１１の対応する各部と同じ構成のｐ型ベース領域３４ｂ、ｎ+型ソース領域３５ｂ、ｐ++型コンタクト領域３６ｂ、トレンチ３７ｂ、ゲート絶縁膜３８ｂ、ゲート電極３９ｂおよび層間絶縁膜４０を備える。電流センス部１２のＭＯＳゲートの各部は、センス有効領域１２ａおよび第１センス無効領域１２ｂに設けられている。電流センス部１２は、メイン半導体素子１１と同様に、ｎ型電流拡散領域３３ｂおよび第１，２ｐ+型領域６１ｂ，６２ｂを有していてもよい。
【００８９】
電流センス部１２のゲート電極３９ｂは、ゲートランナーを介してゲートパッド２１ｂ（図１参照）に電気的に接続されている。ゲート電極３９ｂは、層間絶縁膜４０に覆われている。センス有効領域１２ａには、層間絶縁膜４０を深さ方向Ｚに貫通して半導体基板１０に達する第２コンタクトホール４０ｂが設けられている。第２コンタクトホール４０ｂには、電流センス部１２のｎ+型ソース領域３５ｂおよびｐ++型コンタクト領域３６ｂが露出されている。
【００９０】
第２コンタクトホール４０ｂの内部には、半導体基板１０にオーミック接触するＮｉＳｉ膜４１ｂが設けられている。センス有効領域１２ａにおいて層間絶縁膜４０の表面全面およびＮｉＳｉ膜４１ｂの表面全面に、例えばメイン半導体素子１１のバリアメタル４６ａと同じ積層構造で、バリアメタル４６ｂが設けられている。符号４２ｂ，４３ｂ，４４ｂ，４５ｂは、それぞれバリアメタル４６ｂを構成する第１ＴｉＮ膜、第１Ｔｉ膜、第２ＴｉＮ膜および第２Ｔｉ膜である。
【００９１】
ＯＣパッド２２は、第２コンタクトホール４０ｂに埋め込まれるように、バリアメタル４６ｂの表面全面に設けられている。ＯＣパッド２２は、バリアメタル４６ｂおよびＮｉＳｉ膜４１ｂを介して電流センス部１２のｎ+型ソース領域３５ｂおよびｐ++型コンタクト領域３６ｂに電気的に接続されている。ＯＣパッド２２は、電流センス部１２のソース電極として機能する。ＯＣパッド２２は、例えば、ソースパッド２１ａと同じ材料で、ソースパッド２１ａと同時に形成される。
【００９２】
第１，２センス無効領域１２ｂ，１２ｃにおいては、層間絶縁膜４０にコンタクトホールは設けられていない。これにより、第１センス無効領域１２ｂのｎ+型ソース領域３５ｂおよびｐ++型コンタクト領域３６ｂはＯＣパッド２２と電気的に絶縁されている。第１，２センス無効領域１２ｂ，１２ｃにおける層間絶縁膜４０上には、センス有効領域１２ａからバリアメタル４６ｂおよびＯＣパッド２２が延在している。ＯＣパッド２２上に、ソースパッド２１ａ上の配線構造と同じ配線構造で、端子ピン４８ｂが接合される。端子ピン４８ｂは、端子ピン４８ａよりも小さい直径を有する丸棒状（円柱状）の配線部材である。
【００９３】
端子ピン４８ｂは、例えばＯＣパッド２２の電位を外部に取り出す外部接続用端子であり、外部の抵抗体１５（図５参照）を介してＯＣパッド２２を接地電位に接続する。符号４７ｂ，４９ｂ，５０ｂは、ＯＣパッド２２上の配線構造を構成するめっき膜および第１，２保護膜である。端子ピン４８ｂに代えてワイヤーを用いる場合、当該ワイヤーは、第１センス無効領域１２ｂにおいてＯＣパッド２２に接合されることがよい。
【００９４】
図示省略するが、第１センス無効領域１２ｂの単位セルを、ｎ+型ソース領域３５ｂを設けないことで機能しない構造とする場合、第１センス無効領域１２ｂにおけるメサ領域には、ｐ型ベース領域３４ｂおよびｐ++型コンタクト領域３６ｂのみが設けられる。このため、第１センス無効領域１２ｂにおける層間絶縁膜４０に、ｐ型ベース領域３４ｂおよびｐ++型コンタクト領域３６ｂを露出する第２コンタクトホール４０ｂが設けられていてもよい。
【００９５】
第２センス無効領域１２ｃにおいて半導体基板１０のおもて面の表面領域には、ゲートパッド部１４のｐ型領域３４ｅ、ｐ++型コンタクト領域３６ｅおよび第２ｐ+型領域６２ｅと同様に、ｐ型ベース領域３４ｂ、ｐ++型コンタクト領域３６ｂおよび第２ｐ+型領域６２ｂが設けられている。第２センス無効領域１２ｃのｐ型ベース領域３４ｂ、ｐ++型コンタクト領域３６ｂおよび第２ｐ+型領域６２ｂは、深さ方向Ｚに、ＯＣパッド２２に対向する。
【００９６】
温度センス部１３は、例えば、ｐ型アノード領域であるｐ型ポリシリコン層８１とｎ型カソード領域であるｎ型ポリシリコン層８２とのｐｎ接合で形成されたポリシリコンダイオードである。ｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２は、メイン無効領域１ｂにおいて、フィールド絶縁膜８０ｃ上に設けられている。温度センス部１３は、フィールド絶縁膜８０ｃにより、メイン半導体素子１１および電流センス部１２と電気的に絶縁されている。
【００９７】
ｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２の直下において、半導体基板１０の表面領域には、ゲートパッド部１４のｐ型領域３４ｅ、ｐ++型コンタクト領域３６ｅおよび第２ｐ+型領域６２ｅと同様に、ｐ型領域３４ｃ、ｐ++型コンタクト領域３６ｃおよび第２ｐ+型領域６２ｃが設けられている。ｐ型領域３４ｃおよびｐ++型コンタクト領域３６ｃは、電流センス部１２のｐ型ベース領域３４ｂおよびｐ++型コンタクト領域３６ｂに電気的に接続されている。
【００９８】
フィールド絶縁膜８０ｃ、ｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２は、層間絶縁膜８３に覆われている。層間絶縁膜８３を深さ方向Ｚに貫通して、ｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２それぞれを露出する第３，４コンタクトホール８３ａ，８３ｂが設けられている。アノードパッド２３ａおよびカソードパッド２３ｂは、それぞれ第３，４コンタクトホール８３ａ，８３ｂにおいてｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２に接する。
【００９９】
アノードパッド２３ａおよびカソードパッド２３ｂは、例えば、ソースパッド２１ａと同じ材料で、ソースパッド２１ａと同時に形成される。アノードパッド２３ａおよびカソードパッド２３ｂ上には、それぞれ、ソースパッド２１ａ上の配線構造と同じ配線構造で端子ピン４８ｃ，４８ｄが接合されている。符号４７ｃ，４７ｄは、ゲートパッド２１ｂ上の配線構造を構成するめっき膜である。符号４９ｃ，５０ｃは、ゲートパッド２１ｂ上の配線構造を構成する第１，２保護膜である。
【０１００】
実施の形態１にかかる半導体装置２０の動作について説明する。図５は、実施の形態１にかかる半導体装置２０の等価回路を示す回路図である。図５に示すように、電流センス部１２は、メイン半導体素子１１を構成する複数のＭＯＳＦＥＴの単位セルに並列に接続されている。メイン半導体素子１１に流れるメイン電流に対する電流センス部１２に流れるセンス電流の比率（以下、電流センス比率とする）は、予め設定されている。
【０１０１】
電流センス比率は、例えば、メイン半導体素子１１と電流センス部１２とで単位セルの個数を変える等により設定可能である。電流センス部１２には、電流センス比率に応じてメイン半導体素子１１を流れるメイン電流よりも小さいセンス電流が流れる。メイン半導体素子１１のソースは、接地電位の接地点ＧＮＤに接続されている。電流センス部１２のソースと接地点ＧＮＤとの間には、外部部品である抵抗体１５が接続されている。
【０１０２】
メイン半導体素子１１のソース電極（ソースパッド２１ａ）に対して正の電圧がドレイン電極５１に印加された状態で、メイン半導体素子１１のゲート電極３９ａにしきい値電圧以上の電圧が印加されると、メイン半導体素子１１のｐ型ベース領域３４ａの、ｎ+型ソース領域３５ａとｎ型電流拡散領域３３ａとに挟まれた部分にｎ型の反転層（チャネル）が形成される。それによって、メイン半導体素子１１のドレインからソースへ向かってメイン電流が流れ、メイン半導体素子１１がオンする。
【０１０３】
このとき、メイン半導体素子１１と同じ条件で、電流センス部１２のソース電極（ＯＣパッド２２）に対して正の電圧がドレイン電極５１に印加された状態で、電流センス部１２のゲート電極３９ｂにしきい値電圧以上の電圧が印加されると、センス有効領域１２ａのｐ型ベース領域３４ｂの、ｎ+型ソース領域３５ｂとｎ型電流拡散領域３３ｂとに挟まれた部分にｎ型の反転層が形成される。それによって、電流センス部１２のドレインからソースへ向かってセンス電流が流れ、電流センス部１２がオンする。
【０１０４】
センス電流は、電流センス部１２のソースに接続された抵抗体１５を通って接地点ＧＮＤへと流れる。これによって、抵抗体１５で電圧降下が生じる。メイン半導体素子１１に過電流が印加された場合、メイン半導体素子１１に過電流の大きさに応じて電流センス部１２のセンス電流が大きくなり、抵抗体１５での電圧降下も大きくなる。この抵抗体１５での電圧降下の大きさを監視することで、メイン半導体素子１１での過電流を検知可能である。
【０１０５】
一方、メイン半導体素子１１のゲート電極３９ａにしきい値電圧未満の電圧が印加されたときには、メイン半導体素子１１の第１，２ｐ+型領域６１ａ，６２ａとｎ型電流拡散領域３３ａおよびｎ-型ドリフト領域３２との間のｐｎ接合が逆バイアスされる。このとき、電流センス部１２のゲート電極３９ｂにもしきい値電圧未満の電圧が印加され、電流センス部１２の第１，２ｐ+型領域６１ｂ，６２ｂとｎ型電流拡散領域３３ｂおよびｎ-型ドリフト領域３２との間のｐｎ接合も逆バイアスされる。
【０１０６】
これによって、メイン半導体素子１１のメイン電流および電流センス部１２のセンス電流が遮断され、メイン半導体素子１１および電流センス部１２はオフ状態を維持する。メイン半導体素子１１のオフ時に、メイン半導体素子１１のソース電極に対して負の電圧がドレイン電極５１に印加されると、メイン有効領域１ａに、ｐ型ベース領域３４ａおよび第１，２ｐ+型領域６１ａ，６２ａとｎ型電流拡散領域３３ａおよびｎ-型ドリフト領域３２との間のｐｎ接合で形成される寄生ダイオードが導通する。
【０１０７】
このとき、電流センス部１２のソース電極に対して負の電圧がドレイン電極５１に印加され、センス有効領域１２ａにも、ｐ型ベース領域３４ｂおよび第１，２ｐ+型領域６１ｂ，６２ｂとｎ型電流拡散領域３３ｂおよびｎ-型ドリフト領域３２との間のｐｎ接合で寄生ダイオードが形成される。エッジ終端領域２にも、素子分離のためのｐ型領域とｎ-型ドリフト領域３２とのｐｎ接合で寄生ダイオードが形成される。これら寄生ダイオードは、メイン半導体素子１１および電流センス部１２がオフからオンにスイッチングしたときにターンオフする。
【０１０８】
活性領域１の寄生ダイオードのターンオフ時、ｎ-型ドリフト領域３２中の正孔（ホール）は、メイン有効領域１ａにおいて、ｐ型ベース領域３４ａからソースパッド２１ａへ引き抜かれる。センス有効領域１２ａ付近においては、メイン有効領域１ａのｐ型ベース領域３４ａを通ってソースパッド２１ａへ引き抜かれる正孔電流（寄生ダイオードの逆回復電流）の電流量よりも、センス有効領域１２ａのｐ型ベース領域３４ｂを通ってＯＣパッド２２へ引き抜かれる正孔電流の電流量が多くなる。
【０１０９】
実施の形態１においては、上述したように第１センス無効領域１２ｂに、電流センス部１２のダミーの単位セルが配置されていることで、センス有効領域１１２ａのみに電流センス部１１２の単位セルが配置された従来構造（図１５参照）と比べて、電流センス部１２のＥＳＤ耐量が高くなる。このため、従来構造と比べて、メイン無効領域１ｂの寄生ダイオードの逆回復耐量を高くすることができる。
【０１１０】
次に、実施の形態１にかかる半導体装置２０の製造方法について説明する。図６〜１１は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。図６〜１１には、メイン半導体素子１１のみを示すが、メイン半導体素子１１と同一の半導体基板１０に作製（製造）されるすべての素子の各部は例えばメイン半導体素子１１の各部と同時に形成される。電流センス部１２、温度センス部１３およびゲートパッド部１４の各部の形成については図１〜４を参照して説明する。
【０１１１】
まず、図６に示すように、炭化珪素からなるｎ+型出発基板（半導体ウエハ）３１を用意する。ｎ+型出発基板３１は、例えば窒素（Ｎ）ドープの炭化珪素単結晶基板であってもよい。次に、ｎ+型出発基板３１のおもて面に、ｎ+型出発基板３１よりも低濃度に窒素がドープされたｎ-型炭化珪素層７１をエピタキシャル成長させる。メイン半導体素子１１が耐圧３３００Ｖクラスである場合、ｎ-型炭化珪素層７１の厚さｔ１は、例えば３０μｍ程度であってもよい。
【０１１２】
次に、図７に示すように、フォトリソグラフィおよび例えばＡｌ等のｐ型不純物のイオン注入により、各半導体基板１０（図１参照）のメイン有効領域１ａにおいて、ｎ-型炭化珪素層７１の表面領域に、第１ｐ+型領域６１ａおよびｐ+型領域９１をそれぞれ選択的に形成する。このｐ+型領域９１は、第２ｐ+型領域６２ａの一部である。第１ｐ+型領域６１ａとｐ+型領域９１とは、例えば図１の第１方向Ｘに交互に繰り返し配置される。
【０１１３】
第１ｐ+型領域６１ａおよびｐ+型領域９１は、例えば図１の第２方向Ｙに延びるストライプ状に配置される。互いに隣り合う第１ｐ+型領域６１ａとｐ+型領域９１との間の距離ｄ２は、例えば１．５μｍ程度であってもよい。第１ｐ+型領域６１ａおよびｐ+型領域９１の深さｄ１および不純物濃度は、例えばそれぞれ０．５μｍ程度および５．０×１０18／ｃｍ3程度であってもよい。そして、第１ｐ+型領域６１ａおよびｐ+型領域９１の形成に用いたイオン注入用マスク（不図示）を除去する。
【０１１４】
次に、フォトリソグラフィおよび例えば窒素等のｎ型不純物のイオン注入により、各半導体基板１０それぞれに、メイン有効領域１ａの全域にわたって、ｎ-型炭化珪素層７１の表面領域にｎ型領域９２を形成する。ｎ型領域９２は、例えば、第１ｐ+型領域６１ａとｐ+型領域９１との間に、これらの領域に接して形成される。ｎ型領域９２の深さｄ３および不純物濃度は、例えばそれぞれ０．４μｍ程度および１．０×１０17／ｃｍ3程度であってもよい。
【０１１５】
このｎ型領域９２は、ｎ型電流拡散領域３３ａの一部である。ｎ-型炭化珪素層７１の、ｎ型領域９２、第１ｐ+型領域６１ａおよびｐ+型領域９１と、ｎ+型出発基板３１と、に挟まれた部分がｎ-型ドリフト領域３２となる。そして、ｎ型領域９２の形成に用いたイオン注入用マスク（不図示）を除去する。ｎ型領域９２と、第１ｐ+型領域６１ａおよびｐ+型領域９１と、の形成順序を入れ替えてもよい。
【０１１６】
次に、図８に示すように、ｎ-型炭化珪素層７１上にさらに例えば窒素等のｎ型不純物をドープしたｎ-型炭化珪素層を例えば０．５μｍの厚さｔ２でエピタキシャル成長させて、ｎ-型炭化珪素層７１の厚さを厚くする。ｎ-型炭化珪素層７１の厚さを増した部分７１ａの不純物濃度は、ｎ-型炭化珪素層７１の、厚さを増した部分７１ａとｎ+型出発基板３１との間に挟まれた部分の不純物濃度と同じであってもよい。
【０１１７】
次に、フォトリソグラフィおよびＡｌ等のｐ型不純物のイオン注入により、ｎ-型炭化珪素層７１の厚さを増した部分７１ａの、深さ方向Ｚにｐ+型領域９１に対向する部分に、ｐ+型領域９１に達する深さでｐ+型領域９３を選択的に形成する。ｐ+型領域９１，９３同士が深さ方向に連結されて第２ｐ+型領域６２ａが形成される。ｐ+型領域９３の幅および不純物濃度は、例えばｐ+型領域９１と略同じである。そして、ｐ+型領域９３の形成に用いたイオン注入用マスク（不図示）を除去する。
【０１１８】
次に、フォトリソグラフィおよび例えば窒素などのｎ型不純物のイオン注入により、ｎ-型炭化珪素層７１の厚さを増した部分７１ａに、メイン有効領域１ａにおける互いに隣り合うｐ+型領域９３間に、ｎ型領域９２に達する深さでｎ型領域９４を形成する。ｎ型領域９４の不純物濃度は、例えばｎ型領域９２と略同じである。ｎ型領域９２，９４同士が深さ方向に連結されてｎ型電流拡散領域３３ａが形成される。ｐ+型領域９３とｎ型領域９４との形成順序を入れ替えてもよい。そして、ｎ型領域９４の形成に用いたイオン注入用マスク（不図示）を除去する。
【０１１９】
次に、図９に示すように、ｎ-型炭化珪素層７１上に、例えばＡｌ等のｐ型不純物をドープしたｐ型炭化珪素層７２をエピタキシャル成長させる。ｐ型炭化珪素層７２の厚さｔ３および不純物濃度は、例えば、それぞれ１．３μｍ程度および４．０×１０17／ｃｍ3程度であってもよい。これにより、ｎ+型出発基板３１上にエピタキシャル成長によりｎ-型炭化珪素層７１およびｐ型炭化珪素層７２を順に積層した半導体基板（半導体ウエハ）１０が形成される。
【０１２０】
次に、フォトリソグラフィおよび例えばリン（Ｐ）等のｎ型不純物のイオン注入により、各半導体基板１０のメイン有効領域１ａにおいて、ｐ型炭化珪素層７２の表面領域に、ｎ+型ソース領域３５ａを選択的に形成する。そして、ｎ+型ソース領域３５ａの形成に用いたイオン注入用マスクを除去する。
【０１２１】
次に、フォトリソグラフィおよびＡｌ等のｐ型不純物のイオン注入により、各半導体基板１０のメイン有効領域１ａにおいて、ｐ型炭化珪素層７２の表面領域に、ｐ++型コンタクト領域３６ａを選択的に形成する。そして、ｐ++型コンタクト領域３６ａの形成に用いたイオン注入用マスクを除去する。
【０１２２】
次に、フォトリソグラフィおよび例えばリン等のｎ型不純物のイオン注入により、ｐ型炭化珪素層７２を深さ方向Ｚに貫通してｎ-型炭化珪素層７１に達するｎ-型領域３２ａ，３２ｂ（図２〜４参照）を形成する。ｎ-型領域３２ａにより、メイン無効領域１ｂの、ゲートパッド部１４以外の部分と、メイン有効領域１ａと、が分離される。ｎ-型領域３２ｂにより、メイン無効領域１ｂの、ゲートパッド部１４以外の部分と、ゲートパッド部１４と、が分離される。そして、ｎ-型領域３２ａ，３２ｂの形成に用いたイオン注入用マスクを除去する。
【０１２３】
ｎ+型ソース領域３５ａ、ｐ++型コンタクト領域３６ａおよびｎ-型領域３２ａの形成順序を入れ替えてもよい。メイン有効領域１ａにおいて、ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａと、ｎ-型炭化珪素層７１と、に挟まれた部分がｐ型ベース領域３４ａとなる。上述した各イオン注入において、例えばレジスト膜や酸化膜をイオン注入用マスクとして用いてもよい。
【０１２４】
次に、イオン注入で形成したすべての拡散領域（第１，２ｐ+型領域６１ａ，６２ａ、ｎ型電流拡散領域３３ａ、ｎ+型ソース領域３５ａ、ｐ++型コンタクト領域３６ａおよびｎ-型領域３２ａ）について、不純物を活性化させるための例えば１７００℃程度の温度で２分間程度の熱処理（活性化アニール）を行う。活性化アニールは、すべての拡散領域を形成した後にまとめて１回行ってもよいし、イオン注入により拡散領域を形成するごとに行ってもよい。
【０１２５】
次に、図１０に示すように、フォトリソグラフィおよび例えばドライエッチングにより、ｎ+型ソース領域３５ａおよびｐ型ベース領域３４ａを貫通して、ｎ型電流拡散領域３３ａの内部の第１ｐ+型領域６１ａに達するトレンチ３７ａを形成する。トレンチ３７ａを形成するためのエッチング用マスクには、例えばレジスト膜や酸化膜を用いてもよい。
【０１２６】
次に、図１１に示すように、半導体基板１０の表面およびトレンチ３７ａの内壁に沿ってゲート絶縁膜３８ａを形成する。ゲート絶縁膜３８ａは、例えば、酸素（Ｏ2）雰囲気中において１０００℃程度の温度での熱酸化により形成してもよい。また、ゲート絶縁膜３８ａは、高温酸化（ＨＴＯ：Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）の化学反応による堆積膜であってもよい。
【０１２７】
次に、トレンチ３７ａに埋め込むように、ゲート絶縁膜３８ａ上に例えばリンドープのポリシリコン層を堆積してパターニングし、トレンチ３７ａの内部にのみゲート電極３９ａとなる部分を残す。このとき、ポリシリコン層の、ゲート電極３９ａとなる部分を、半導体基板１０のおもて面から外側に突出するように残してもよいし、半導体基板１０のおもて面より低くなるように残してもよい。
【０１２８】
メイン半導体素子１１以外のすべての素子（例えば電流センス部１２や、過電圧保護部となる例えば拡散ダイオード、演算回路部を構成するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ：相補型ＭＯＳ））は、上述したメイン半導体素子１１の各部の形成においてメイン半導体素子１１の対応する各部と同時に、半導体基板１０の、メイン無効領域１ｂにそれぞれ形成する。
【０１２９】
例えば、半導体基板１０に配置される各素子の拡散領域は、メイン半導体素子１１を構成する拡散領域のうちの導電型、不純物濃度および拡散深さの同じ拡散領域と同時に形成すればよい。また、半導体基板１０に配置される素子のゲートトレンチ、ゲート絶縁膜およびゲート電極は、それぞれメイン半導体素子１１のトレンチ３７ａ、ゲート絶縁膜３８ａおよびゲート電極３９ａと同時に形成すればよい。
【０１３０】
次に、半導体基板１０のおもて面上にフィールド絶縁膜８０ｃを形成する。このとき、ゲートパッド部１４における半導体基板１０のおもて面上にもフィールド絶縁膜８０ｅを形成する。次に、フィールド絶縁膜８０ｃ上に、ｎ型ポリシリコン層８２となる例えばリンドープのポリシリコン層を堆積し、当該ポリシリコン層の一部をｐ型領域にしてｐ型ポリシリコン層８１とする。次に、当該ポリシリコン層をパターニングしてｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２となる部分のみを残す。
【０１３１】
ｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２を形成するために堆積したポリシリコン層で、ｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２の形成と同時に、ゲートランナー（不図示）を形成してもよい。この場合、エッジ終端領域２における半導体基板１０のおもて面上にもフィールド絶縁膜（不図示）を形成する。そして、エッジ終端領域２に、ポリシリコン層の、ゲートランナーとなる部分を残せばよい。
【０１３２】
次に、半導体基板１０のおもて面全面に層間絶縁膜４０，８３を形成する。層間絶縁膜４０，８３は、例えば、ＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）であってもよい。層間絶縁膜４０，８３の厚さは、例えば１μｍ程度であってもよい。次に、フォトリソグラフィおよびエッチングにより層間絶縁膜４０およびゲート絶縁膜３８ａ，３８ｂを選択的に除去して、第１，２コンタクトホール４０ａ，４０ｂを形成する。
【０１３３】
このとき、メイン半導体素子１１のｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａを露出する第１コンタクトホール４０ａを形成する。センス有効領域１２ａに、電流センス部１２のｎ+型ソース領域３５ｂおよびｐ++型コンタクト領域３６ｂを露出する第２コンタクトホール４０ｂを形成する。第１センス無効領域１２ｂには、コンタクトホールを形成しない。次に、熱処理により層間絶縁膜４０，８３を平坦化（リフロー）する。
【０１３４】
次に、例えばスパッタリングにより、半導体基板１０のおもて面の全面に、第１ＴｉＮ膜４２ａ，４２ｂ，４２ｅを形成する。第１ＴｉＮ膜４２ａ，４２ｂ，４２ｅは、層間絶縁膜４０，８３の表面全面を覆うとともに、半導体基板１０のおもて面の、第１，２コンタクトホール４０ａ，４０ｂに露出された部分（ｎ+型ソース領域３５ａ，３５ｂおよびｐ++型コンタクト領域３６ａ，３６ｂ）を覆う。
【０１３５】
次に、フォトリソグラフィおよびエッチングにより、第１ＴｉＮ膜４２ａ，４２ｂ，４２ｅの、第１，２コンタクトホール４０ａ，４０ｂの内部において半導体基板１０を覆う部分を除去して、ｎ+型ソース領域３５ａ，３５ｂおよびｐ++型コンタクト領域３６ａ，３６ｂを再度露出させる。これによって、第１ＴｉＮ膜４２ａ，４２ｂ，４２ｅを、バリアメタル４６ａ，４６ｂ，４６ｅとして層間絶縁膜４０，８３の表面全面に残す。
【０１３６】
次に、例えばスパッタリングにより、第１，２コンタクトホール４０ａ，４０ｂに露出される半導体部（半導体基板１０のおもて面）上にＮｉ膜（不図示）を形成する。このとき、第１ＴｉＮ膜４２ａ，４２ｂ，４２ｅ上にもＮｉ膜が形成される。次に、例えば９７０℃程度での熱処理により、Ｎｉ膜の、半導体部との接触箇所をシリサイド化して、半導体部にオーミック接触するＮｉＳｉ膜４１ａ，４１ｂを形成する。
【０１３７】
このニッケルのシリサイド化のための熱処理時、層間絶縁膜４０，８３とＮｉ膜との間に第１ＴｉＮ膜４２ａ，４２ｂが配置されていることで、Ｎｉ膜中のニッケル原子の層間絶縁膜４０，８３内への拡散を防止することができる。Ｎｉ膜の、層間絶縁膜４０，８３上の部分は、半導体部に接触していないため、シリサイド化されない。その後、Ｎｉ膜の、層間絶縁膜４０，８３上の部分を除去し、層間絶縁膜４０，８３を露出させる。
【０１３８】
次に、半導体基板１０の裏面に、例えばＮｉ膜を形成する。次に、例えば９７０℃程度での熱処理により、Ｎｉ膜をシリサイド化し、ドレイン電極５１として、半導体部（半導体基板１０の裏面）にオーミック接触するＮｉＳｉ膜を形成する。ドレイン電極５１となるＮｉＳｉ膜を形成する際のシリサイド化のための熱処理は、半導体基板１０のおもて面のＮｉＳｉ膜４１ａ，４１ｂを形成するための熱処理と同時に行ってもよい。
【０１３９】
次に、スパッタリングにより、半導体基板１０のおもて面上に、バリアメタル４６ａ，４６ｂ，４６ｅとなる第１Ｔｉ膜４３ａ，４３ｂ，４３ｅ、第２ＴｉＮ膜４４ａ，４４ｂ，４４ｅおよび第２Ｔｉ膜４５ａ，４５ｂ，４５ｅと、ソースパッド２１ａ、ゲートパッド２１ｂおよびＯＣパッド２２となるＡｌ膜（またはＡｌ合金膜）と、を順に積層する。Ａｌ膜の厚さは、例えば５μｍ以下程度である。
【０１４０】
次に、フォトリソグラフィおよびエッチングにより、半導体基板１０のおもて面上に堆積した金属膜をパターニングして、バリアメタル４６ａ，４６ｂ，４６ｃ、ソースパッド２１ａ、ゲートパッド２１ｂおよびＯＣパッド２２となる部分を残す。このとき、半導体基板１０のおもて面上に堆積した金属膜で、過電圧保護部のＯＶパッド（不図示）や、演算回路部の電極パッドを形成してもよい。
【０１４１】
この半導体基板１０のおもて面上の金属膜の形成は、温度センス部１３のｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２の全体を層間絶縁膜８３で覆った状態で行う。次に、フォトリソグラフィおよびエッチングにより層間絶縁膜８３を選択的に除去して第３，４コンタクトホール８３ａ，８３ｂを形成し、第３，４コンタクトホール８３ａ，８３ｂにそれぞれｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２を露出させる。
【０１４２】
次に、熱処理により層間絶縁膜８３を平坦化する。次に、第３，４コンタクトホール８３ａ，８３ｂに埋め込むように、半導体基板１０のおもて面上にＡｌ膜（またはＡｌ合金膜）を形成してパターニングすることで、温度センス部１３のアノードパッド２３ａおよびカソードパッド２３ｂを形成する。
【０１４３】
アノードパッド２３ａおよびカソードパッド２３ｂは、ソースパッド２１ａと同時に形成されてもよい。この場合、バリアメタル４６ａ，４６ｂ，４６ｅの形成後、電極パッドとなるＡｌ膜の形成前に、第３，４コンタクトホール８３ａ，８３ｂを形成して、ｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２の一部を露出させればよい。
【０１４４】
次に、例えばスパッタリングにより、ドレイン電極５１の表面に、例えばＴｉ膜、Ｎｉ膜および金（Ａｕ）膜を順に積層してドレインパッド（不図示）を形成する。
【０１４５】
次に、例えばＣＶＤにより、半導体基板１０のおもて面をポリイミド膜で保護する。次に、フォトリソグラフィおよびエッチングにより当該ポリイミド膜を選択的に除去して、電極パッドをそれぞれ覆う第１保護膜４９ａ〜４９ｃ，４９ｅを形成するとともに、これら第１保護膜４９ａ〜４９ｃ，４９ｅを開口する。
【０１４６】
次に、一般的なめっき前処理の後、一般的なめっき処理により、電極パッド２１ａ，２２，２３ａ，２３ｂ，２１ｂの、第１保護膜４９ａ〜４９ｃ，４９ｅの開口部に露出する部分にめっき膜４７ａ〜４７ｅを形成する。このとき、第１保護膜４９ａ〜４９ｃ，４９ｅは、めっき膜４７ａ〜４７ｅの濡れ広がりを抑制するマスクとして機能する。めっき膜４７ａ〜４７ｅの厚さは、例えば５μｍ程度であってもよい。
【０１４７】
次に、例えばＣＶＤにより、めっき膜４７ａ〜４７ｅと第１保護膜４９ａ〜４９ｃ，４９ｅとの各境界を覆う第２保護膜５０ａ〜５０ｃ，５０ｅとなるポリイミド膜を形成する。次に、めっき膜４７ａ〜４７ｅ上に、それぞれはんだ層（不図示）により端子ピン４８ａ〜４８ｅを接合する。このとき、第２保護膜５０ａ〜５０ｃ，５０ｅは、はんだ層の濡れ広がりを抑制するマスクとして機能する。
【０１４８】
その後、半導体基板１０をダイシング（切断）して個々のチップ状に個片化することで、図１〜４に示す半導体装置２０が完成する。
【０１４９】
以上、説明したように、実施の形態１によれば、メイン無効領域のＯＣパッドの直下に、センス有効領域よりも広い範囲まで電流センス部の単位セルを配置し、センス有効領域の単位セルのみが電流センス部として動作する構成とする。メイン無効領域の、センス有効領域以外の領域（第１センス無効領域）に配置された単位セルにより、メイン無効領域に寄生ダイオードを形成するｐ型領域の表面積を小さくすることができるため、当該寄生ダイオードの表面積を小さくすることができる。したがって、センス有効領域の表面積を変えずに、電流センス部を従来構造と同じ電流能力に維持したまま、メイン無効領域での寄生ダイオードの逆回復耐量を向上させることができる。
【０１５０】
また、実施の形態１によれば、第１センス無効領域の単位セルがセンス有効領域の耐セルと同じ構成であるため、第１センス無効領域の単位セルをセンス有効領域の単位セルと同時に形成することができ、工程の簡略化を図ることができる。また、実施の形態１によれば、第１センス無効領域の単位セルがセンス有効領域の耐セルと同じ構成であるため、センス有効領域の表面積を変更するだけで、電流センス部の電流能力を変更することができ、設計の自由度が高い。このとき、ＯＣパッドと半導体部とのコンタクトが形成される第２コンタクトホールを層間絶縁膜に形成するためのエッチング用マスクのパターン変更のみでセンス有効領域の表面積を変更することができるため、設計変更が容易である。
【０１５１】
（実施の形態２）
次に、実施の形態２にかかる半導体装置について説明する。図１２は、実施の形態２にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。実施の形態２にかかる半導体装置２０’が実施の形態１にかかる半導体装置２０（図１〜４参照）と異なる点は、第１センス無効領域１２ｂ’を、メイン無効領域１ｂの、ＯＣパッド２２以外の電極パッドの直下にまで延在させた点である。
【０１５２】
第１センス無効領域１２ｂ’は、深さ方向Ｚに、ＯＣパッド２２に対向するとともに、例えばゲートパッド２１ｂや、アノードパッド２３ａ、カソードパッド２３ｂ、ＯＶパッド（不図示）、および演算回路部の電極パッド（不図示）のいずれか一つ以上の電極パッドに対向する。図１２には、深さ方向Ｚに、メイン無効領域１ｂに配置されたすべての電極パッドに第１センス無効領域１２ｂ’が対向する場合を示す。
【０１５３】
すなわち、実施の形態２においては、ゲートパッド２１ｂや、アノードパッド２３ａ、カソードパッド２３ｂ、ＯＶパッド、および演算回路部の電極パッドの直下にも、電流センス部１２の、所定電圧が印加されても機能しない単位セル（不図示）が配置されている。これにより、電流センス部１２のＥＳＤ耐量をさらに高くすることができる。
【０１５４】
図１２の切断線Ｘ１−Ｘ２−Ｘ３−Ｘ４における断面構造は、実施の形態１と同様である（図２参照）。図１２の切断線Ｘ１’−Ｘ２’−Ｘ３’−Ｙ１−Ｙ２、切断線Ｘ１’−Ｘ２’−Ｘ３’および切断線Ｙ２−Ｙ３における断面構造は、図３の温度センス部１３のｐ型領域３４ｃおよび図４のゲートパッド部１４のｐ型領域３４ｅに、第１センス無効領域１２ｂと同様に、ＭＯＳゲートを配置したものである。
【０１５５】
第１センス無効領域１２ｂ’は、メイン半導体素子１１のｐ型ベース領域３４ａと離れて、メイン無効領域１ｂの、センス有効領域１２ａを除く部分全体に設けられていてもよい。
【０１５６】
以上、説明したように、実施の形態２によれば、メイン無効領域において第１センス無効領域が配置される範囲を、ＯＣパッドの直下だけでなく、メイン無効領域に配置された他の電極パッドの直下にまで広げることで、実施の形態１と同様の効果をさらに得ることができる。
【０１５７】
（実施例）
次に、実施の形態１，２にかかる半導体装置２０，２０’（以下、実施例１，２とする：図１，１２参照）のＥＳＤ耐量について検討した。図１３は、実施例１，２のＥＳＤ耐量を示す特性図である。図１４は、実施例１，２の逆回復耐量を示す特性図である。上述した実施の形態１，２にかかる半導体装置２０，２０’（以下、実施例１，２とする：図１，１２参照）と、従来の半導体装置１２０（以下、従来例とする：図１５参照）と、でＥＳＤ耐量を比較した結果を図１３に示し、寄生ダイオードの逆回復耐量を比較した結果を図１４に示す。
【０１５８】
図１３に示すように、実施例１，２は、従来例と比べてＥＳＤ耐量を高くすることができることが確認された。また、図１４に示すように、実施例１，２は、従来例と比べて寄生ダイオードの逆回復耐量を高くすることができることが確認された。実施例１，２においては、第１センス無効領域１２ｂに電流センス部１２の単位セルが配置されていることで、従来例と比べて、メイン無効領域１ｂに寄生ダイオードを形成するｐ型領域の表面積が小さく、当該寄生ダイオードの表面積を小さくすることができるからである。
【０１５９】
また、実施例２は、実施例１と比べてＥＳＤ耐量を高くすることができることが確認された。実施例２は、実施例１と比べて寄生ダイオードの逆回復耐量を高くすることができることが確認された。実施例２においては、実施例１と比べて、メイン無効領域１ｂに配置された第１センス無効領域１２ｂの表面積が大きいことで、メイン無効領域１ｂに寄生ダイオードを形成するｐ型領域の表面積が小さく、当該寄生ダイオードの表面積を小さくすることができるからである。
【０１６０】
一方、実施例１は、上述したように実施例２よりもＥＳＤ耐量が小さいが、実施例２と比べてメイン無効領域１ｂにトレンチ３７ｂが配置される範囲が狭くなるため、トレンチ３７ｂの形成不良による悪影響が小さい。したがって、トレンチ３７ｂの形成不良の抑制と、ＥＳＤ耐量の向上または寄生ダイオードの逆回復耐量の向上と、のトレードオフ関係を考慮して、第１センス無効領域１２ｂの表面積を決定することが好ましい。
【０１６１】
以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、トレンチゲート構造に代えて、プレーナゲート構造を設けてもよい。また、炭化珪素を半導体材料にすることに代えて、炭化珪素以外のワイドバンドギャップ半導体を半導体材料とした場合においても本発明を適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
【産業上の利用可能性】
【０１６２】
以上のように、本発明にかかる半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。
【符号の説明】
【０１６３】
１  活性領域
１ａ  活性領域の有効領域（メイン有効領域）
１ｂ  活性領域の無効領域（メイン無効領域）
２  エッジ終端領域
１０  半導体基板
１１  メイン半導体素子
１２  電流センス部
１２ａ  メイン無効領域のうち、電流センス部として機能する単位セルが配置された領域（センス有効領域）
１２ｂ，１２ｂ’  メイン無効領域のうち、電流センス部のダミーの単位セルが配置された領域（第１センス無効領域）
１２ｃ  メイン無効領域のうち、電流センス部の単位セルが配置されていない領域（第２センス無効領域）
１３  温度センス部
１４  ゲートパッド部
１５  抵抗体
２０，２０’  半導体装置
２１ａ  ソースパッド（電極パッド）
２１ｂ  ゲートパッド（電極パッド）
２２    ＯＣパッド（電極パッド）
２３ａ  アノードパッド（電極パッド）
２３ｂ  カソードパッド（電極パッド）
３１  ｎ+型出発基板
３２  ｎ-型ドリフト領域
３２ａ，３２ｂ  ｎ-型領域
３３ａ，３３ｂ  ｎ型電流拡散領域
３４ａ，３４ｂ  ｐ型ベース領域
３４ｃ，３４ｅ  ｐ型領域
３５ａ，３５ｂ  ｎ+型ソース領域
３６ａ，３６ｂ，３６ｃ，３６ｅ  ｐ++型コンタクト領域
３７ａ，３７ｂ  トレンチ
３８ａ，３８ｂ  ゲート絶縁膜
３９ａ，３９ｂ  ゲート電極
４０，８３  層間絶縁膜
４０ａ，４０ｂ，８３ａ，８３ｂ  コンタクトホール
４１ａ，４１ｂ  ＮｉＳｉ膜
４２ａ，４２ｂ，４２ｅ  第１ＴｉＮ膜
４３ａ，４３ｂ，４３ｅ  第１Ｔｉ膜
４４ａ，４４ｂ，４４ｅ  第２ＴｉＮ膜
４５ａ，４５ｂ，４５ｅ  第２Ｔｉ膜
４６ａ，４６ｂ，４６ｃ，４６ｅ  バリアメタル
４７ａ〜４７ｅ  めっき膜
４８ａ〜４８ｅ  端子ピン
４９ａ〜４９ｃ，４９ｅ  第１保護膜
５０ａ〜５０ｃ，５０ｅ  第２保護膜
５１  ドレイン電極
６１ａ，６１ｂ，６２ａ〜６２ｃ，６２ｅ，９１，９３  ｐ+型領域
７１  ｎ-型炭化珪素層
７１ａ  ｎ-型炭化珪素層の厚さを増した部分
７２  ｐ型炭化珪素層
８０ｃ，８０ｅ  フィールド絶縁膜
８１  ｐ型ポリシリコン層
８２  ｎ型ポリシリコン層
９２，９４  ｎ型領域
ＧＮＤ  接地点
Ｘ  半導体チップのおもて面に平行な方向（第１方向）
Ｙ  半導体チップのおもて面に平行でかつ第１方向と直交する方向（第２方向）
Ｚ  深さ方向
ｄ１  ｐ+型領域の深さ
ｄ２  ｐ+型領域間の距離
ｄ３  ｎ型領域の深さ
ｔ１  ｎ-型炭化珪素層の、ｎ+型出発基板上に最初に積層する厚さ
ｔ２  ｎ-型炭化珪素層の、厚さを増した部分の厚さ
ｔ３  ｐ型炭化珪素層の厚さ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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