(57)【要約】【課題】シリアル信号をパラレル信号に変換して出力し得る信号処理装置において、パラレル出力の異常をより早期に検出し得る構成をより簡易に実現し得る技術を提供する。【解決手段】信号処理装置１は、第１変換回路２０と第２変換回路４０と判定部とを有する。第１変換回路２０は、入力されるシリアル信号をパラレル信号に変換し、パラレル信号を複数の出力端子Ｑ０〜Ｑ７から並列に出力する。第２変換回路４０は、複数の出力端子Ｑ０〜Ｑ７から並列に出力されたパラレル信号に対応するアナログ電圧を出力する。判定部は、上記シリアル信号と上記アナログ電圧とに基づいて異常か否かを判定する。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力されるシリアル信号をパラレル信号に変換し、前記パラレル信号を複数の出力端子から並列に出力する第１変換回路と、
複数の前記出力端子から並列に出力された前記パラレル信号に対応するアナログ電圧を出力する第２変換回路と、
前記シリアル信号と前記アナログ電圧とに基づいて異常か否かを判定する判定部と、
を有する信号処理装置。
【請求項２】
前記第２変換回路は、複数の抵抗部を有する抵抗ラダー型のデジタルアナログ変換回路である請求項１に記載の信号処理装置。
【請求項３】
前記第１変換回路に前記シリアル信号を出力する制御回路を有し、
前記判定部は、前記制御回路に設けられる請求項１又は請求項２に記載の信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は信号処理装置に関するものである。
【背景技術】
【０００２】
特許文献１には、信号伝送路の故障を検知する方法が開示されている。特許文献１で開示される方法では、各ノードが故障検知に必要な所定時間ごとに自局を識別するフレームを送出する。そして、少なくとも一つのノードは、各ノードから受信したフレームに応じてノード或いは信号伝送路の故障を検知する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平４−７００３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、信号の異常を検知すべき場面は、特許文献１のような例に限られず、シリアル信号をパラレル信号に変換するシリアルパラレル変換回路などでも想定される。
【０００５】
シリアルパラレル変換回路では、入力されるシリアル信号を正確に反映したパラレル信号が出力されることが求められるため、パラレル信号が正確に出力されているか否かを何らかの方法で判定することが望ましい。そして、より望ましくは、パラレル信号の出力状態が異常となったときに異常を早期に検出し得る構成であるとよい。しかしながら、このような異常検出のために装置構成を大型化、複雑化することは望ましくない。
【０００６】
そこで、本開示では、シリアル信号をパラレル信号に変換して出力し得る信号処理装置において、パラレル出力の異常をより早期に検出し得る構成をより簡易に実現し得る技術を提供する。
【課題を解決するための手段】
【０００７】
本開示の一つである信号処理装置は、
入力されるシリアル信号をパラレル信号に変換し、前記パラレル信号を複数の出力端子から並列に出力する第１変換回路と、
複数の前記出力端子から並列に出力された前記パラレル信号に対応するアナログ電圧を出力する第２変換回路と、
前記シリアル信号と前記アナログ電圧とに基づいて異常か否かを判定する判定部と、
を有する。
【発明の効果】
【０００８】
本開示によれば、シリアル信号をパラレル信号に変換して出力し得る信号処理装置において、パラレル出力の異常をより早期に検出し得る構成をより簡易に実現し得る。
【図面の簡単な説明】
【０００９】
【図１】実施形態１の信号処理装置を例示するブロック図である。
【図２】実施形態１の信号処理装置での信号処理に関する各タイミングを例示するタイミグチャートである。
【図３】比較例１の信号処理装置を例示するブロック図である。
【図４】比較例１の信号処理装置での信号処理に関する各タイミングを例示するタイミグチャートである。
【図５】比較例２の信号処理装置を例示するブロック図である。
【図６】比較例２の信号処理装置での信号処理に関する各タイミングを例示するタイミグチャートである。
【発明を実施するための形態】
【００１０】
［本開示の実施形態の説明］
最初に本開示の実施態様を列記して説明する。
【００１１】
（１）本開示の一つである信号処理装置は、第１変換回路と第２変換回路と判定部とを有する。第１変換回路は、入力されるシリアル信号をパラレル信号に変換し、パラレル信号を複数の出力端子から並列に出力する。第２変換回路は、複数の出力端子から並列に出力されたパラレル信号に対応するアナログ電圧を出力する。判定部は、シリアル信号とアナログ電圧とに基づいて異常か否かを判定する。
上記信号処理装置は、第１変換回路に入力されたシリアル信号を第１変換回路がパラレル信号に変換し、複数の出力端子からパラレル信号を並列に出力し得る。更に、上記信号処理装置は、複数の出力端子から並列に出力されたパラレル信号を第２変換回路によってアナログ電圧に変換し、このアナログ電圧に基づいて出力の異常を判定することができる。つまり、上記信号処理装置は、並列に出力されるパラレル信号を一旦シリアル信号に再変換しなくても異常を判定することができる。このように出力状態を反映したアナログ電圧に基づいて異常を判定することができるため、異常をより早期に検出しやすくなる。また、上記信号処理装置は、少なくとも上記異常を検出する目的ではパラレル信号をシリアル信号に再変換する回路を必須としなくても済む点で構成の簡易化を図ることができる。
【００１２】
（２）本開示の信号処理装置では、第２変換回路は、複数の抵抗部を有する抵抗ラダー型のデジタルアナログ変換回路であってもよい。
このように、第２変換回路が抵抗ラダー型のデジタルアナログ変換回路として構成されていれば、「パラレル信号に対応するアナログ電圧を生成し得る構成」がより簡易に実現されることになり、ひいては、信号処理装置全体の簡素化が図られる。
【００１３】
（３）本開示の信号処理装置は、第１変換回路にシリアル信号を出力する制御回路を有していてもよい。そして、判定部は、制御回路に設けられていてもよい。
このようにすれば、制御回路は、自身が出力したシリアル信号と第２変換回路から与えられるアナログ電圧とによってパラレル信号が適正に出力されているか否かを迅速かつ正確に判定することができる。しかも、第２変換回路が出力するアナログ電圧を制御回路に入力するように構成すれば実現可能であるため、パラレル出力の異常をより早期に検出し得る構成をより一層簡易に実現し得る。
【００１４】
［本開示の実施形態の詳細］
＜実施形態１＞
以下、本発明を具体化した実施形態１について説明する。
信号処理装置１は、制御回路１０から出力されるシリアル信号をパラレル信号に変換して複数の出力端子Ｑ０〜Ｑ７から出力する機能を有する。更に、信号処理装置１は、複数の出力端子Ｑ０〜Ｑ７から出力されるパラレル信号が正しい信号であるか否かを検査する機能をも有する。
【００１５】
信号処理装置１は、主に、制御回路１０と第１変換回路２０と第２変換回路４０とを有する。
【００１６】
制御回路１０は、例えば、ＭＣＵ（Micro Controller Unit）として構成されている。制御回路１０は、データの入出力部、演算やデータ処理を行う中央処理部、プログラムメモリ、データメモリなどの要素を集積した構成をなしている。また、制御回路１０は、端子Ｔ１から第１変換回路２０の入力端子Ｐ１に対してシリアル信号を出力する構成をなしている。また、制御回路１０は、判定部の一例にも相当する。
【００１７】
制御回路１０は、所定周期のシリアルクロック（ＳＣＫ）を端子Ｔ２から出力し、シリアルクロック（ＳＣＫ）と同期させてシリアルデータ（ＳＯ）を端子Ｔ１から順次出力する。また、制御回路１０は、データ更新トリガ（ＧＰＩＯ）を端子Ｔ３から出力し得る。一方、制御回路１０は、端子Ｔ４に入力されるアナログ信号を取得し、アナログ信号が示す電圧値を検出し得る。以下の代表例では、制御回路１０が８ビットのシリアルデータを生成し、８ビットのシリアルデータを端子Ｔ１から出力し得る例について説明する。
【００１８】
第１変換回路２０は、入力されるシリアル信号をパラレル信号に変換して出力する回路である。第１変換回路２０は、複数の入力端子Ｐ０〜Ｐ４と、複数の出力端子Ｑ０〜Ｑ８とを備える。第１変換回路２０は、入力端子Ｐ１から入力されたシリアル信号をパラレル信号に変換し、変換したパラレル信号を複数の出力端子Ｑ０〜Ｑ７から並列に出力する機能を有する。
【００１９】
入力端子Ｐ０は、電源に電気的に接続され、所定の電源電圧が入力される端子である。入力端子Ｐ１は、制御回路１０から出力されるシリアル信号が入力される端子である。入力端子Ｐ２は、制御回路１０から出力されるシリアルクロックが入力される端子である。入力端子Ｐ３は、制御回路１０から出力されるデータ更新トリガが入力される端子である。入力端子Ｐ４は、グラウンドに電気的に接続され、所定のグラウンド電圧が入力される端子である。
【００２０】
第１変換回路２０は、シフトレジスタ回路２２とラッチ回路２４とストレージレジスタ２６とを有する。
【００２１】
シフトレジスタ回路２２は、複数のＤフリップフロップ２２Ａ（以下、Ｄ−ＦＦ２２Ａともいう）を複数段に接続した構成をなしている。図１の例では、制御回路１０の端子Ｔ１から出力されるシリアル信号が１段目のＤ−ＦＦ２２ＡのＤ端子に順次入力されるようになっている。具体的には、入力端子Ｐ１に入力された信号（端子Ｔ１から出力されたハイレベル信号又はローレベル信号のいずれか）が２つのインバータを介して１段目のＤ−ＦＦ２２ＡのＤ端子に入力される。つまり、端子Ｔ１がハイレベル電圧であれば１段目のＤ−ＦＦ２２ＡのＤ端子にはハイレベル電圧が印加され、端子Ｔ１がローレベル電圧であれば１段目のＤ−ＦＦ２２ＡのＤ端子にローレベル電圧が印加される。なお、図１では、シフトレジスタ回路２２を構成する８個のＤフリップフロップ２２Ａのうちの一部のみに符号を付して簡略的に示している。
【００２２】
端子Ｔ２から出力されるシリアルクロックは、２つのインバータを介して各Ｄ−ＦＦ２２ＡのＳＣＫ端子に入力される。制御回路１０は、端子Ｔ１から出力するシリアル信号の各々（各ビットの信号）を端子Ｔ２から出力するシリアルクロック毎（パルス毎）に出力する。そして、シフトレジスタ回路２２では、シリアルクロックの各パルスの立ち上がり毎に右方向（後段側）にデータがシフトされる。つまり、シリアルクロックの立ち上がり毎に、１段目のＤ−ＦＦ２２ＡのＤ端子の信号（ハイレベル電圧又はローレベル電圧のいずれか）がノードＮ１の信号となるようにシフトされる。同様に、シリアルクロックの立ち上がり毎に、ノードＮ０〜Ｎ７の各信号は、Ｎ０の信号がＮ１、Ｎ１の信号がＮ２、Ｎ２の信号がＮ３、Ｎ３の信号がＮ４、Ｎ４の信号がＮ５、Ｎ５の信号がＮ６、Ｎ６の信号がＮ７となるようにシフトする。ノードＮ０〜Ｎ７の各信号（ハイレベル電圧又はローレベル電圧のいずれか）は、ラッチ回路２４を構成する複数のＤフリップフロップ２４Ａ（以下、Ｄ−ＦＦ２４Ａともいう）の各Ｄ端子に入力される。なお、ノードＮ７に順次印加される各信号は出力端子Ｑ８から順次出力されるようになっている。
【００２３】
入力端子Ｐ０には電源電圧（ハイレベル電圧）が印加されているため、入力端子Ｐ０にインバータを介して接続される各Ｒ端子（複数のＤ−ＦＦ２２ＡのＲ端子）はローレベル電圧で維持される。よって、入力端子Ｐ０に電源電圧が印加されている間は、シフトレジスタ―回路２２の全クリアは禁止される。
【００２４】
ラッチ回路２４は、複数のＤ−ＦＦ２４Ａを複数段に接続した構成をなしている。各段のＤ−ＦＦ２４Ａの各Ｄ端子は、複数のＤ−ＦＦ２２Ａにおける対応する段のＱ端子に接続されている。つまり、複数のＤ−ＦＦ２４Ａの各Ｄ端子には、ノードＮ０〜Ｎ７の各電圧が印加される。ラッチ回路２４は、端子Ｔ３から出力される信号の立ち上がりのタイミングでシフトレジスタ回路２２にセットされた各信号（各ノードＮ０〜Ｎ７の電圧）を反転してそれぞれ保持する。そして、ラッチ回路２４は、各ノードＮ０〜Ｎ７の電圧を反転した信号をそれぞれストレージレジスタ２６に与える。なお、図１では、ラッチ回路２４を構成する８個のＤフリップフロップ２４Ａのうちの一部のみに符号を付して簡略的に示している。
【００２５】
ストレージレジスタ２６は、ラッチ回路２４で保持された各信号（各反転端子２４Ｂで保持される各信号）を反転して出力する回路である。ストレージレジスタ２６は、複数の３ステートバッファ２６Ａを備える。図１の信号処理装置１では、入力端子Ｐ４の電圧がローレベル電圧で維持されているため、ストレージレジスタ２６を構成する３ステートバッファの制御端子はハイレベル電圧で維持されている。従って、ストレージレジスタ２６は、ラッチ回路２４で保持された各信号（各反転端子２４Ｂで保持される各信号）をそれぞれ反転した各反転信号を出力し続ける。なお、図１では、ストレージレジスタ２６を構成する８個の３ステートバッファ２６Ａのうちの一部のみに符号を付して簡略的に示している。
【００２６】
制御回路１０は、ＭＳＢ（most significant bit）を１番目の信号とするように端子Ｔ１から８ビットのシリアル信号を順次出力し、８ビットのシリアル信号の出力後、端子Ｔ３からデータ更新トリガ（所定期間をハイレベル電圧とするパルス信号）を出力して更新するようになっている。一方、第１変換回路２０は、制御回路１０から８ビットのシリアル信号の出力が完了した時点で、ノードＮ０〜Ｎ７には、Ｎ７の信号をＭＳＢとし、Ｎ０の信号をＬＳＢ（least significant bit）とするように８ビットのシリアル信号がセットされる。この状態で端子Ｔ３からデータ更新トリガ（ハイレベルのパルス信号）が出力されると、ノードＮ０〜Ｎ７にセットされた各信号が出力端子Ｑ０〜Ｑ７から並列に出力される。なお、制御回路１０は、データ更新を行わない期間は、端子Ｔ３をローレベル状態で維持する。
【００２７】
第２変換回路４０は、複数の出力端子Ｑ０〜Ｑ７から並列に出力されたパラレル信号に対応するアナログ電圧を出力する回路である。第２変換回路４０は、複数の抵抗部を有する抵抗ラダー型のデジタルアナログ変換回路として構成されている。具体的には、第２変換回路４０は、抵抗値がＲである複数の抵抗部４０Ａと抵抗値が抵抗部４０Ａの２倍の２Ｒである複数の抵抗部４０Ｂとを備えたＲ−２Ｒラダー型抵抗回路として構成されている。第２変換回路４０は、複数の出力端子Ｑ０〜Ｑ７から出力されるパラレル信号が示す値が大きいほど、出力されるアナログ電圧（端子Ｔ４に入力するアナログ電圧）が大きくなるようにパラレル信号に対応するアナログ電圧を決定する。具体的には、出力端子Ｑ０〜Ｑ７から出力されるパラレル信号を１０進法で表したときの数値に比例して出力されるアナログ電圧が大きくなるようにアナログ電圧値が決定される。
【００２８】
制御回路１０は、判定部の一例として機能し、シリアル信号とアナログ電圧とに基づいて異常か否かを判定する。本構成では、８ビットの各シリアル信号の値毎に対応するアナログ電圧が定められている。各シリアル信号の値毎に定められるアナログ電圧は、各シリアル信号が端子Ｔ１から出力され且つ正常状態のときに端子Ｔ４に入力されるべき正規の値である。制御回路１０は、８ビットのシリアル信号を端子Ｔ１から出力した後、端子Ｔ３からデータ更新トリガ（ハイレベル信号のパルス）を出力し、その後、端子Ｔ４に入力されるアナログ電圧を検出する。そして、このアナログ電圧が直近に出力したシリアル信号に対応付けられた正規のアナログ電圧であるか否かを判定する。例えば、端子Ｔ４に入力されるアナログ電圧と直近に出力したシリアル信号に対応付けられた正規のアナログ電圧との差が一定値以上である場合には異常と判定し、一定値未満の場合には正常と判定する。このような方法により、制御回路１０は、複数の出力端子Ｑ０〜Ｑ７から出力されるパラレル信号が直近に出力したシリアル信号に対応する正常データであるか否かを判定することができる。
【００２９】
以上のように、本構成の信号処理装置１は、第１変換回路２０に入力されたシリアル信号を第１変換回路２０がパラレル信号に変換し、変換したパラレル信号を複数の出力端子Ｑ０〜Ｑ７から並列に出力し得る。更に、信号処理装置１は、複数の出力端子Ｑ０〜Ｑ７から並列に出力されたパラレル信号を第２変換回路４０によってアナログ電圧に変換し、このアナログ電圧に基づいて出力の異常を判定することができる。つまり、信号処理装置１は、並列に出力されるパラレル信号を一旦シリアル信号に再変換しなくても異常を判定することができる。このように出力状態を反映したアナログ電圧に基づいて異常を判定することができるため、異常をより早期に検出しやすくなる。また、本構成の信号処理装置１は、少なくとも上記異常を検出する目的ではパラレル信号をシリアル信号に再変換する回路を必須としなくても済む点で構成の簡易化を図ることができる。
【００３０】
具体的には、図２のように変換処理を行うことができる。図２では、１６進法で「ＡＡ」の値を示すシリアル信号を出力する例を挙げて説明している。図２の例では、信号処理装置１は、シリアル信号（ＳＯ）をシリアルクロック（ＳＣＫ）とともに送信した後、端子Ｔ３から更新トリガを出力することで、更新後には複数の出力端子Ｑ０〜Ｑ７からパラレル信号が出力される。なお、図２において「出力」は、パラレル信号の出力である。図２の例では、複数の出力端子Ｑ０〜Ｑ７から「ＡＡ」の値のパラレル信号が出力された直後から複数の出力端子Ｑ０〜Ｑ７に対応するアナログ電圧が生成される。そして、制御回路１０では、このアナログ電圧を早期にデジタル信号に変換し（図２のＡＤ実行トリガ参照）、アナログ電圧をデジタル値として把握することで時間Ｔ４のタイミングで早期に異常判定している。
【００３１】
一方、図３は、図１の信号処理装置１から第２変換回路４０を省略し、パラレルシリアル変換を行い得る回路１２０を付加した例を示している。この方法では、図４のように、最初に「ＦＦ」のシリアル信号を出力し、更新を行ってから、「ＡＡ」のダミーデータを送信しなければ「ＦＦ」のシリアルデータを全て制御回路１０に入力することができない。従って、図４で示すＴ１のように、異常判定のタイミングは遅くなってしまう。しかし、本構成の信号処理装置１によれば、このような問題を効果的に解消することができる。
【００３２】
また、図５は、図１の信号処理装置１から第２変換回路４０を省略し、端子Ｑ８からのシリアル出力を端子Ｔ４に入力して異常判定を行う方法を例示している。しかし、この方法では、例えば、図６のように、「ＦＦ」のシリアル信号を２回出力した後に更新しなければならず、その分、異常判定のタイミングが遅れる懸念がある。また、端子Ｔ４に入力されるシリアル信号は、出力端子Ｑ０〜Ｑ７から出力されるパラレル信号を正確に反映していない懸念もある。本構成の信号処理装置１は、このような問題を効果的に解消している。
【００３３】
また、第２変換回路４０は、複数の抵抗部を有する抵抗ラダー型のデジタルアナログ変換回路とされている。このように、第２変換回路４０が抵抗ラダー型のデジタルアナログ変換回路として構成されていれば、「パラレル信号に対応するアナログ電圧を生成し得る構成」がより簡易に実現されることになり、ひいては、信号処理装置１全体の簡素化が図られる。
【００３４】
また、信号処理装置１は、第１変換回路２０にシリアル信号を出力する制御回路１０を有する。そして、判定部は、制御回路１０に設けられている。このようにすれば、制御回路１０は、自身が出力したシリアル信号と第２変換回路４０から与えられるアナログ電圧とによってパラレル信号が適正に出力されているか否かを迅速かつ正確に判定することができる。しかも、第２変換回路４０が出力するアナログ電圧を制御回路１０に入力するように構成すれば実現可能であるため、パラレル出力の異常をより早期に検出し得る構成をより一層簡易に実現し得る。
【００３５】
＜他の実施形態＞
本開示は、上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のように変更してもよい。また、上述又は後述の実施形態の特徴は、矛盾しない範囲であらゆる組み合わせが可能である。上述又は後述の実施形態のいずれの特徴も、必須のものとして明示されていなければ省略することもできる。
【００３６】
上記実施形態では、制御回路１０から出力されるシリアル信号をパラレル信号に変換する一例（第１変換回路２０）を例示したが、この例に限定されない。シリアル信号をパラレル信号に変換し得る公知のシリアルパラレル変換回路であれば、他の回路を第１変換回路に適用してもよい。
【００３７】
上記実施形態では、パラレル信号（デジタル信号）をアナログ電圧に変換する回路の一例（第２変換回路４０）を例示したが、この例に限定されない。パラレル信号をアナログ信号に変換し得る公知の変換回路であれば、他の回路を第２変換回路４０に適用してもよい。
【００３８】
上記実施形態では、制御回路１０が判定部として機能する例を示したが、判定部が制御回路１０とは別で設けられていてもよい。この場合、判定部となる回路（他の制御回路）に、シリアル信号とアナログ電圧が入力され得るようになっていればよい。
【００３９】
今回開示された実施の形態は全ての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、今回開示された実施の形態に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。
【符号の説明】
【００４０】
１      ：信号処理装置
１０    ：制御回路
２０    ：第１変換回路
２２    ：シフトレジスタ回路
２２Ａ  ：Ｄフリップフロップ
２４    ：ラッチ回路
２４Ａ  ：Ｄフリップフロップ
２４Ｂ  ：反転端子
２６    ：ストレージレジスタ
２６Ａ  ：３ステートバッファ
４０    ：第２変換回路
４０Ａ  ：抵抗部
４０Ｂ  ：抵抗部
Ｎ０、Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、Ｎ６、Ｎ７    ：ノード
Ｐ０、Ｐ１、Ｐ２、Ｐ３、Ｐ４    ：入力端子
Ｑ０、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７    ：出力端子
Ｑ８    ：出力端子
Ｔ１、Ｔ２、Ｔ３、Ｔ４    ：端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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