(57)【要約】 【課題】メモリエリアの面積増大や半導体記憶装置の大型化を抑制する。【解決手段】一実施形態に係る半導体記憶装置は、第１方向に積層され、第２方向及び第３方向に延びる複数の第１電極層を含む第１積層体と、第１積層体の第１方向に積層され、第２方向及び第３方向に延びる複数の第２電極層を含む第２積層体と、第１積層体内及び第２積層体内で第１方向に延びる半導体膜と、複数の第１電極層と半導体膜の間と、複数の第２電極層と半導体膜との間にそれぞれ設けられた電荷蓄積層と、第１方向及び第２方向に延び、第１積層体及び第２積層体を第３方向に分離する分離構造を備える。分離構造は、第１方向に延び、第１積層体を第３方向に分離する第１分離膜と、第３方向における位置が第１分離膜と異なり、第１方向に延び、第２積層体を第３方向に分離する第２分離膜と、第１分離膜上に設けられ、第１方向に延びる第１分離膜と同じ材料を含む膜と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１方向に積層され、前記第１方向に交差する第２方向及び前記第２方向に直交する第３方向に延びる、複数の第１電極層を含む第１積層体と、
前記第１積層体の前記第１方向に積層され、前記第２方向及び前記第３方向に延びる、複数の第２電極層を含む第２積層体と、
前記第１積層体内及び前記第２積層体内で前記第１方向に延びる半導体膜と、
前記複数の第１電極層と前記半導体膜の間と、前記複数の第２電極層と前記半導体膜との間にそれぞれ設けられた電荷蓄積層と、
前記第１方向及び前記第２方向に延び、前記第１積層体及び前記第２積層体を前記第３方向に分離する分離構造を備え、
前記分離構造は、
前記第１方向に延び、前記第１積層体を前記第３方向に分離する第１分離膜と、
前記第３方向における位置が前記第１分離膜と異なり、前記第１方向に延び、前記第２積層体を前記第３方向に分離する第２分離膜と、
前記第１分離膜上に設けられ、前記第１方向に延びる前記第１分離膜と同じ材料を含む膜と、
を有する、半導体記憶装置。
【請求項２】
前記第２分離膜と前記膜の合計数が、前記第１分離膜の数よりも多い、請求項１に記載の半導体記憶装置。
【請求項３】
前記膜の数が、前記第２分離膜の数よりも多い、請求項２に記載の半導体記憶装置。
【請求項４】
前記膜は、平面視で前記第２方向に点在し、
前記第２分離膜は、平面視で前記第２方向に直線状に延在している、請求項３に記載の半導体記憶装置。
【請求項５】
前記第２分離膜の幅が、前記膜の幅よりも狭い、請求項３に記載の半導体記憶装置。
【請求項６】
前記第２分離膜および前記膜が、平面視で複数の円形状または複数の楕円状である、請求項３に記載の半導体記憶装置。
【請求項７】
前記第１分離膜も、平面視で複数の円形状または複数の楕円状であり、前記第２分離膜と前記膜とが、前記第２方向で交互に配置されている、請求項６に記載の半導体記憶装置。
【請求項８】
第１方向に積層され、前記第１方向に交差する第２方向及び前記第２方向に直交する第３方向に延びる、複数の第１層を含む第１積層体を形成し、
前記第１積層体の前記第１方向に積層され、前記第２方向及び前記第３方向に延びる、複数の第２層を含む第２積層体を形成し、
前記第１積層体内及び前記第２積層体内で前記第１方向に延びる半導体膜を形成し、
前記複数の第１層と前記半導体膜の間と、前記複数の第２層と前記半導体膜との間にそれぞれ設けられた電荷蓄積層を形成し、
前記第１方向に延び、前記第１積層体を前記第３方向に分離する第１分離膜を形成し、
前記第３方向における位置が前記第１分離膜と異なり、前記第１方向に延び、前記第２積層体を前記第３方向に分離する第２分離膜を形成し、
前記第１分離膜上に設けられ、前記第１方向に延びる前記第１分離膜と同じ材料を含む膜を形成する、半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置の一つである３次元半導体メモリの製造工程には、積層体に設けられた絶縁層を電極層に置換する工程がある。この工程では、積層体を例えば、消去ブロック単位に分割するためのスリットを所定数形成し、このスリットを用いて絶縁層が除去される。
【０００３】
一般的に３次元型半導体メモリでは、容量増加に伴って、積層体の層数が増加する傾向にある。積層体の層数が増加すると、前記絶縁層の除去工程後における前記スリットの幅が上層側に比べ下層側において広くなる傾向にある。従って、積層数の増加は、幅広のスリットの形成につながり、ひいては、メモリエリアの面積増大や、半導体記憶装置全体の大型化を招く。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第９７６８０１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、メモリエリアの面積増大や半導体記憶装置の大型化を抑制することが可能な半導体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００６】
一実施形態に係る半導体記憶装置は、第１方向に積層され、第１方向に交差する第２方向及び第２方向に直交する第３方向に延びる、複数の第１電極層を含む第１積層体と、第１積層体の第１方向に積層され、第２方向及び第３方向に延びる、複数の第２電極層を含む第２積層体と、第１積層体内及び第２積層体内で第１方向に延びる半導体膜と、複数の第１電極層と半導体膜の間と、複数の第２電極層と半導体膜との間にそれぞれ設けられた電荷蓄積層と、第１方向及び第２方向に延び、第１積層体及び第２積層体を第３方向に分離する分離構造を備える。分離構造は、第１方向に延び、第１積層体を第３方向に分離する第１分離膜と、第３方向における位置が第１分離膜と異なり、第１方向に延び、第２積層体を第３方向に分離する第２分離膜と、第１分離膜上に設けられ、第１方向に延びる第１分離膜と同じ材料を含む膜と、を有する。
【図面の簡単な説明】
【０００７】
【図１】（ａ）は、第１実施形態に係る半導体記憶装置の概略的な構成を示す平面図であり、（ｂ）は、（ａ）に示す切断線Ａ１−Ａ１に沿った断面図である。
【図２】メモリ膜の構造の一例を示す断面図である。
【図３】（ａ）は、下層スリットの形成工程を説明するための平面図であり、（ｂ）は、（ａ）に示す切断線Ａ３−Ａ３に沿った断面図である。
【図４】（ａ）は、上層積層体の形成工程を説明するための平面図であり、（ｂ）は、（ａ）に示す切断線Ａ４−Ａ４に沿った断面図である。
【図５】（ａ）は、上層スリットの形成工程を説明するための平面図であり、（ｂ）は、（ａ）に示す切断線Ａ５−Ａ５に沿った断面図である。
【図６】（ａ）は、レジストおよび保護膜の形成工程を説明するための平面図であり、（ｂ）は、（ａ）に示す切断線Ａ６−Ａ６に沿った断面図である。
【図７】（ａ）は、保護膜のエッチング工程を説明するための平面図であり、（ｂ）は、（ａ）に示す切断線Ａ７−Ａ７に沿った断面図である。
【図８】（ａ）は、犠牲膜のエッチング工程を説明するための平面図であり、（ｂ）は、（ａ）に示す切断線Ａ８−Ａ８に沿った断面図である。
【図９】（ａ）は、絶縁層のエッチング工程を説明するための平面図であり、（ｂ）は、（ａ）に示す切断線Ａ９−Ａ９に沿った断面図である。
【図１０】（ａ）は、電極層の形成工程を説明するための平面図であり、（ｂ）は、（ａ）に示す切断線Ａ１０−Ａ１０に沿った断面図である。
【図１１】第２実施形態に係る半導体記憶装置の概略的な構成を示す平面図である。
【図１２】第２実施形態に係る半導体記憶装置の製造工程の一部を説明するための断面図である。
【図１３】第３実施形態に係る半導体記憶装置の概略的な構成を示す平面図である。
【図１４】第４実施形態に係る半導体記憶装置の概略的な構成を示す平面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００９】
（第１実施形態）
図１（ａ）は、第１実施形態に係る半導体記憶装置の概略的な構成を示す平面図である。図１（ｂ）は、図１（ａ）に示す切断線Ａ１−Ａ１に沿った断面図である。本実施形態に係る半導体記憶装置は、メモリセルを積層した３次元型半導体メモリである。
【００１０】
図１（ａ）および図１（ｂ）に示す半導体記憶装置１は、半導体基板１０と、積層体２０と、メモリ膜３０と、下層分離膜４０(第１分離膜)と、膜５１と、上層分離膜５２(第２分離膜)と、を備える。
【００１１】
半導体基板１０は、例えばシリコン基板である。半導体基板１０上には、積層体２０が設けられている。半導体基板１０には、メモリを駆動するＭＯＳＦＥＴ等のトランジスタが設けられていてもよい。このメモリ駆動のためのトランジスタは、半導体基板１０上以外の領域に設けてもよい。
【００１２】
積層体２０は、下層積層体２０ａ（第１積層体）と、下層積層体２０ａ上に積層された上層積層体２０ｂ（第２積層体）と、を有する。下層積層体２０ａおよび上層積層体２０ｂでは、複数の絶縁層２１と、複数の電極層２２とが図１（ｂ）のＺ方向（第１方向）に交互に積層されている。下層積層体２０ａに設けられた電極層２２ａ(第１電極層)および上層積層体２０ｂに設けられた電極層２２ｂ（第２電極層）は、例えばタングステン（Ｗ）等の金属層である。また、各電極層２２は、メモリ膜３０に含まれる複数のメモリ素子（図２の説明で後述）の各々と電気的に接続されるワードラインとして機能する。また、各メモリ膜３０は、Ｚ方向に、直列に接続される複数のメモリ素子およびこれら複数のメモリ素子の両端に接続された選択トランジスタ（図示せず）を含む構造となっている。前記電極層２２の一部は、前記複数のメモリ素子を選択するための前記選択トランジスタのゲート電極として機能する。各絶縁層２１は、その上下に積層された電極層２２を絶縁分離もので、例えばシリコン酸化層（ＳｉＯ２）である。
【００１３】
図２は、メモリ膜３０の構造のうち、メモリ素子の一例を示す断面図である。ここではメモリ素子が２個の例を示す。メモリ膜３０は、積層体２０内をＺ方向に延びる柱状体である。図２に示すメモリ膜３０は、電荷ブロック膜３１と、電荷蓄積膜３２と、トンネル絶縁膜３３と、チャネル膜３４と、コア膜３５と、を有する。
【００１４】
電荷ブロック膜３１、トンネル絶縁膜３３およびコア膜３５は、例えばシリコン酸化膜である。電荷蓄積膜３２は、例えばシリコン窒化膜（ＳｉＮ）である。チャネル膜３４は、例えばポリシリコン膜であり、半導体膜とも称する。なお、メモリ膜３０の構造は、図２に示す構造に限定されない。尚、前述した選択トランジスタも同様の構造となっている。
【００１５】
図１（ａ）および図１（ｂ）に戻って、メモリ膜３０の周囲には、下層分離膜４０と、膜５１と、上層分離膜５２とからなる分離構造が設けられている。積層体２０は、この分離構造によって、Ｚ方向に直交するＸ方向（第３方向）に分離される。下層分離膜４０、膜５１および上層分離膜５２は、例えばシリコン酸化膜である。
【００１６】
本実施形態では、下層分離膜４０は、下層積層体２０ａをＸ方向に分離する。一方、上層分離膜５２は、上層積層体２０ｂをＸ方向に分離する。なお、本実施形態では、上層積層体２０ｂを分離する膜５１および上層分離膜５２の合計数は、下層積層体２０ａを分断する下層分離膜４０の数よりも多い。
【００１７】
さらに、膜５１は、下層分離膜４０上で保護膜５３に囲まれている。保護膜５３は例えばＬＴＯ（Low Temperature Oxide）等の酸化膜である。一方、上層分離膜５２は、膜５１からＸ方向に離れている。
【００１８】
また、本実施形態では、膜５１は、平面視で、Ｙ方向(第２方向)に沿って点在している。一方、下層分離膜４０および上層分離膜５２は、平面視で、Ｙ方向に沿って直線状に延在して形成される。
【００１９】
以下、上記のように構成された半導体記憶装置１の製造工程について説明する。
【００２０】
図３（ａ）は、下層スリットの形成工程を説明するための平面図である。図３（ｂ）は、図３（ａ）に示す切断線Ａ３−Ａ３に沿った断面図である。
【００２１】
図３（ａ）および図３（ｂ）に示すように、まず、例えばＲＩＥ（Reactive Ion Etching）を用いて、下層積層体２０ａを下層積層体２０ａ表層から半導体基板１０表面が露出するまでエッチングして下層スリット４１を形成する。下層スリット４１は、上述した下層分離膜４０が埋め込まれる領域である。
【００２２】
下層スリット４１の形成前に、下層積層体２０ａは、例えばＣＶＤ（Chemical Vapor Deposition）またはＡＬＤ（Atomic Layer Deposition）を用いて、半導体基板１０上に複数の絶縁層２１と複数の絶縁層２３とをＺ方向に交互に積層することによって形成される。各絶縁層２３は、電極層２２に置換される層であり、例えばシリコン窒化膜である。下層積層体２０ａには、メモリ膜３０が形成されており、下層スリット４１によって、メモリ膜３０の形成領域が、分離される。
【００２３】
次に、上層積層体２０ｂの形成工程を行う。図４（ａ）は、上層積層体２０ｂの形成工程を説明するための平面図である。図４（ｂ）は、図４（ａ）に示す切断線Ａ４−Ａ４に沿った断面図である。
【００２４】
図４（ａ）および図４（ｂ）に示す工程では、上層積層体２０ｂが、下層積層体２０ａ上に形成される。なお、上層積層体２０ｂを形成する前に、下層スリット４１内には、犠牲膜４２が埋め込まれている。犠牲膜４２は、例えばアモルファスシリコン膜である。
【００２５】
上層積層体２０ｂは、下層積層体２０ａと同様に、複数の絶縁層２１と複数の絶縁層２３とをＺ方向に交互に積層することによって形成される。また、上層積層体２０ｂには、下層積層体２０ａと同様に、メモリ膜３０が形成される。上層積層体２０ｂに形成されたメモリ膜３０は、下層積層体２０ａに形成されたメモリ膜３０上に形成される。
【００２６】
次に、上層スリットの形成工程を行う。図５（ａ）は、上層スリットの形成工程を説明するための平面図である。図５（ｂ）は、図５（ａ）に示す切断線Ａ５−Ａ５に沿った断面図である。
【００２７】
図５（ａ）および図５（ｂ）に示す工程では、例えばＲＩＥを用いて、上層積層体２０ｂを貫通する第１上層スリット５４および第２上層スリット５５を形成する。第１上層スリット５４および第２上層スリット５５は、上述した膜５１および上層分離膜５２がそれぞれ埋め込まれる領域である。第１上層スリット５４は、犠牲膜４２上に点在するように形成される。このとき、犠牲膜４２はエッチングストッパ膜として機能する。一方、第２上層スリット５５は、Ｙ方向に延びる直線状に延在して形成される。
【００２８】
次に、レジストおよび保護膜の形成工程を行う。図６（ａ）は、レジストおよび保護膜の形成工程を説明するための平面図である。図６（ｂ）は、図６（ａ）に示す切断線Ａ６−Ａ６に沿った断面図である。
【００２９】
図６（ａ）および図６（ｂ）に示す工程では、レジスト６０が、第２上層スリット５５内に埋め込まれるとともに、メモリ膜３０を覆う。また、保護膜５３が、第１上層スリット５４の内周面および底面に成膜されるとともに、レジスト６０を覆う。
【００３０】
次に、保護膜５３の一部を除去するエッチング工程を行う。図７（ａ）は、保護膜５３のエッチング工程を説明するための平面図である。図７（ｂ）は、図７（ａ）に示す切断線Ａ７−Ａ７に沿った断面図である。
【００３１】
図７（ａ）および図７（ｂ）に示す工程では、例えばＲＩＥを用いて、第１上層スリット５４の底面やメモリ膜３０上に成膜された保護膜５３を除去する。これにより、犠牲膜４２およびレジスト６０が露出する。その後、レジスト６０も除去する。
【００３２】
次に、犠牲膜４２のエッチングを行う。図８（ａ）は、犠牲膜４２のエッチング工程を説明するための平面図である。図８（ｂ）は、図８（ａ）に示す切断線Ａ８−Ａ８に沿った断面図である。
【００３３】
図８（ａ）および図８（ｂ）に示す工程では、例えばＲＩＥを用いて、犠牲膜４２を除去する。このとき、第１上層スリット５４内に設けられた保護膜５３によって、上層積層体２０ｂの絶縁層２１および絶縁層２３の損傷を回避することができる。
【００３４】
次に、絶縁層２３の除去エッチングを行う。図９（ａ）は、絶縁層２３のエッチング工程を説明するための平面図である。図９（ｂ）は、図８（ａ）に示す切断線Ａ９−Ａ９に沿った断面図である。
【００３５】
図９（ａ）および図９（ｂ）に示す工程では、上層積層体２０ｂおよび下層積層体２０ａを、薬液に浸漬する。この薬液は、下層スリット４１、第１上層スリット５４、および第２上層スリット５５から上層積層体２０ｂ内および下層積層体２０ａ内に浸入する。その結果、絶縁層２３がエッチングされる。この薬液には、絶縁層２１に対して選択比の高い液体、例えばリン酸溶液を用いることが望ましい。
【００３６】
次に、電極層２２の形成を行う。図１０（ａ）は、電極層２２の形成工程を説明するための平面図である。図１０（ｂ）は、図１０（ａ）に示す切断線Ａ１０−Ａ１０に沿った断面図である。
【００３７】
図１０（ａ）および図１０（ｂ）に示す工程では、例えばＣＶＤまたはＡＬＤを用いて、電極層２２が、絶縁層２３の除去箇所に形成される。すなわち、絶縁層２３が電極層２２に置換される。
【００３８】
最後に、図１（ａ）および図１（ｂ）に戻って、シリコン酸化物が、下層スリット４１、第１上層スリット５４、および第２上層スリット５５内に埋め込まれる。これにより、下層分離膜４０、膜５１、および上層分離膜５２が形成される。その結果、分離膜の数は、積層体２０の最下層から最上層に向かって段階的に増加している。
【００３９】
以上説明した本実施形態によれば、絶縁層２３のエッチングに用いるスリットを、積層体２０の下層部分と上層部分とで分割している。そのため、積層体２０の積層数が増加しても、上層と下層の各スリットの絶縁層２３のエッチング量を同じ積層数のスリットを一括で形成する場合に比べて抑制できる。これにより、幅広のスリットが不要になり、メモリエリアの面積増大や、半導体記憶装置１の大型化を抑制することができる。
【００４０】
さらに、本実施形態よれば、第１上層スリット５４が点在して配置されているので、図９（ａ）および図９（ｂ）の絶縁層の除去エッチングの工程において、薬液が第１上層スリット５４側から同心円状に拡散する。すなわち、絶縁層２３のエッチングが、第２上層スリット５５（図９（ａ）および図９（ｂ）の左側の第２上層スリット５５）側からだけでなく第１上層スリット５４（図９（ａ）および図９（ｂ）の右側の第１上層スリット５４）側からも進行する。これにより、エッチング時間を短縮することができる。
【００４１】
なお、本実施形態では、スリットを、積層体２０を下層部分と上層部分の２つに分割しているが、分割数は特に制限されない。積層数の更なる増加に伴って、例えば、積層体２０を下層部分、中間層部分、および上層部分に分割して、各部分にスリットを形成することとしてもよい。この場合も、スリットの数を、下層部分、中間層部分、および上層部分の順に増加することによって、スリット幅を制限することができる。
【００４２】
(第２実施形態)
図１１は、第２実施形態に係る半導体記憶装置の概略的な構成を示す平面図である。上述した第１実施形態と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
【００４３】
本実施形態に係る半導体記憶装置２では、第２上層スリット５５の幅は、第１上層スリット５４の幅よりも狭い値に設計されている。これにより、装置全体に占める第２上層スリット５５の面積を縮小できるので、半導体記憶装置１の大型化をさらに抑制することができる。
【００４４】
その後、絶縁層２３が電極層２２に置換されると、第１実施形態と同様に、第１上層スリット５４および第２上層スリット５５には、シリコン酸化物が埋め込まれる。したがって、図１１に示すように、上層分離膜５２の幅ｔ２は、膜５１の幅ｔ１よりも狭くなる。
【００４５】
また、本実施形態に係る半導体記憶装置２では、図１２に示すように、第２上層スリット５５が、Ｘ方向に関してメモリ膜３０の両側に形成される。換言すると、両側の第２上層スリット５５が、第１上層スリット５４とメモリ膜３０との間に形成される。このようなレイアウトであれば、絶縁層２３をエッチング除去するときに、薬液が、両側から拡散する。そのため、エッチング時間を一層短縮することができる。
【００４６】
(第３実施形態)
図１３は、第３実施形態に係る半導体記憶装置の概略的な構成を示す平面図である。上述した第１実施形態と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
【００４７】
本実施形態に係る半導体記憶装置３では、第１上層スリット５４および第２上層スリット５５は、平面視で、Ｙ方向に沿って配列された複数の楕円状に形成される。そのため、絶縁層２３を除去するときに、全方位的に薬液を供給することができる。なお、下層スリット４１は、第１実施形態と同様に直線状に形成されていてもよいし、本実施形態のように複数の楕円状に形成されていてもよい。
【００４８】
その後、絶縁層２３が電極層２２に置換されると、第１実施形態と同様に、第１上層スリット５４および第２上層スリット５５には、シリコン酸化物が埋め込まれる。その結果、図１３に示すように、膜５１および上層分離膜５２も、平面視で、Ｙ方向に沿って配列された複数の楕円状となる。
【００４９】
なお、第１上層スリット５４（膜５１）および第２上層スリット５５（上層分離膜５２）の平面形状は、楕円状に限定されず、円形状であってもよい。この場合も、絶縁層２３を除去するときに、全方位的に薬液を供給することができる。
【００５０】
(第４実施形態)
図１４は、第４実施形態に係る半導体記憶装置の概略的な構成を示す平面図である。上述した第１実施形態と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
【００５１】
本実施形態に係る半導体記憶装置４では、上述した第３実施形態と同様に、第１上層スリット５４および第２上層スリット５５は、平面視で楕円状に形成される。第１上層スリット５４および第２上層スリット５５が、第３実施形態で説明したレイアウトの場合、例えば、図１２においてメモリ膜３０の右側に配置された第２上層スリット５５から供給された薬液の流れが、第１上層スリット５４によって阻害され得る。
【００５２】
そこで、本実施形態では、第１上層スリット５４および第２上層スリット５５は、Ｙ方向に交互に形成される。換言すると、第１上層スリット５４および第２上層スリット５５は、Ｙ方向に千鳥状に形成される。
【００５３】
第１上層スリット５４および第２上層スリット５５を上記のように形成することによって、図１３に示す矢印のように、少なくとも３方向からの薬液を供給することができる。これにより、絶縁層２３を、薬液供給に関するばらつきを抑制することができる。
【００５４】
その後、絶縁層２３が電極層２２に置換されると、第１実施形態と同様に、第１上層スリット５４および第２上層スリット５５には、シリコン酸化物が埋め込まれる。その結果、図１３に示すように、膜５１および上層分離膜５２も、Ｙ方向に交互に形成される。
【００５５】
なお、本実施形態では、なお、下層スリット４１は、第１実施形態と同様に直線状に形成されていてもよいし、本実施形態のように複数の楕円状に形成されていてもよい。また、第１上層スリット５４（膜５１）および第２上層スリット５５（上層分離膜５２）の平面形状も、楕円状に限定されず、円形状であってもよい。
【００５６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５７】
１〜４：半導体記憶装置、２０ａ：下層積層体（第１積層体）、２０ｂ：上層積層体（第２積層体）、２１：絶縁層、２２：電極層、３２：電荷蓄積膜、３４：チャネル膜（半導体膜）、４０：下層分離膜(第１分離膜)、５１：膜、５２：上層分離膜(第２分離膜)
【図１】
2020150079.tif 000003
【図２】
2020150079.tif 000004
【図３】
2020150079.tif 000005
【図４】
2020150079.tif 000006
【図５】
2020150079.tif 000007
【図６】
2020150079.tif 000008
【図７】
2020150079.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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