(57)【要約】      （修正有）【課題】低電力消費、低電流、高信号対ノイズ比（ＳＮＲ）、低全高調波歪み（ＴＨＤ）などの特定の設計仕様を維持しながら、ハイレゾリューション性能を可能とするΔΣ型アナログ／デジタル変換器及びΔΣ型アナログ／デジタル変換器を動作させる方法を提供する。【解決手段】ΔΣ型アナログ／デジタル変換器２００は、単一の演算増幅器を共有する第１、第２のスイッチトキャパシタ（switched-capacitor、ＳＣ）回路４１０、４０５を使用して形成された積分回路４００を含む。スイッチトキャパシタ回路は、１つのＳＣ回路がサンプリングを実行し、一方で他のＳＣ回路が同時に積分を実行するように、様々な制御信号ＤＡ＿ＣＴＬＰ、ＤＡ＿ＣＴＬＮ、を受信する。【選択図】図４
2020150535.tif 000002
【特許請求の範囲】
【請求項１】
ΔΣ型アナログ／デジタル変換器であって、
第１の積分回路であって、
第１の入力信号及び第２の入力信号を受信するように構成された第１のスイッチトキャパシタ回路と、
前記第１の入力信号及び前記第２の入力信号を受信するように構成された第２のスイッチトキャパシタ回路と、
第１の非反転入力端子及び第１の反転入力端子を備える第１の増幅器と、を備える、第１の積分回路を備えることを特徴とし、
前記第１のスイッチトキャパシタ回路が、前記第１の非反転入力端子及び前記第１の反転入力端子に接続され、
前記第２のスイッチトキャパシタ回路が、前記第１の非反転入力端子及び前記第１の反転入力端子に接続されている、ΔΣ型アナログ／デジタル変換器。
【請求項２】
前記第１の積分回路と直列に接続された第２の積分回路を備えることを更に特徴とし、前記第２の積分回路が、
第３のスイッチトキャパシタ回路と、
第４のスイッチトキャパシタ回路と、
第２の非反転入力端子及び第２の反転入力端子を備える第２の増幅器と、を備え、
前記第３のスイッチトキャパシタ回路が、前記第２の非反転入力端子及び前記第２の反転入力端子に接続され、
前記第４のスイッチトキャパシタ回路が、前記第２の非反転入力端子及び前記第２の反転入力端子に接続されている、請求項１に記載のΔΣ型アナログ／デジタル変換器。
【請求項３】
第１の周波数を有する量子化クロック信号に従って動作する量子化器を備えることを更に特徴とし、
前記第１及び第２のスイッチトキャパシタ回路が、第１のクロック信号及び第２のクロック信号に従って動作し、
前記第１のクロック信号及び前記第２のクロック信号が、前記第１の周波数の半分である第２の周波数を有する非重複信号である、請求項１に記載のΔΣ型アナログ／デジタル変換器。
【請求項４】
ΔΣ型アナログ／デジタル変換器を動作させる方法であって、
第１のクロック信号に従って積分を実行することと、
第２のクロック信号に従ってサンプリングを実行することと、を含むことを特徴とし、
前記第１のクロック信号及び前記第２のクロック信号は、第１の周波数を有する非重複信号であり、
積分及びサンプリングは、同時に実行される、方法。
【請求項５】
第２の周波数を有する量子化クロックに従って量子化を実行すること、を含むことを更に特徴とし、前記第１の周波数が、前記第２の周波数の半分である、請求項４に記載の方法。
【請求項６】
積分を実行することは、増幅器と共に第１のスイッチトキャパシタ回路を動作させることを含み、
サンプリングを実行することは、前記増幅器と共に第２のスイッチトキャパシタ回路を動作させることを含む、ことを特徴とする、請求項４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ΔΣ型アナログ／デジタル変換器及びΔΣ型アナログ／デジタル変換器を動作させる方法に関する。
【背景技術】
【０００２】
アナログ／デジタル変換器（analog-to-digital converter、ＡＤＣ）は、アナログ信号をデジタル信号に変換するために、様々な電子デバイス及びシステムにおいて利用されている。一般に使用される１つのＡＤＣアーキテクチャは、ΔΣ型ＡＤＣである。ΔΣ型ＡＤＣの差別化態様は、デシメーションフィルタリング及び量子化ノイズシェーピングと共にオーバーサンプリングを使用することを含む。ΔΣ型ＡＤＣの有利な特性としては、高分解能及び高い安定性が含まれる。これらの特性により、ΔΣ型ＡＤＣは、しばしば聴覚デバイス、マイクロフォンなどのようなオーディオシステムでの使用のために選択される。
【０００３】
多くのオーディオアプリケーションは、ハイレゾリューションオーディオを必要とし、これは、ＡＤＣの動作周波数が標準周波数の少なくとも２倍高いことを必要とする。従来のＡＤＣでハイレゾリューションオーディオを達成するためには、電流を増加させなければならず、これにより電力消費も増加する。したがって、従来のＡＤＣは、低電力消費、低電流、高信号対ノイズ比（signal-to-noise ratio、ＳＮＲ）、及び低全高調波歪み（total harmonic distortion、ＴＨＤ）などの特定の設計仕様を維持しながら、ハイレゾリューション性能を提供することができない。これは、一部には、ΔΣ型ＡＤＣで一般に利用される演算増幅器（「オペアンプ」）の動作特性に起因する。
【発明の概要】
【０００４】
本発明は、ΔΣ型アナログ／デジタル変換器及びΔΣ型アナログ／デジタル変換器を動作させる方法に関する。
【０００５】
ΔΣ型アナログ／デジタル変換器は、単一の演算増幅器を共有する２つのスイッチトキャパシタ（switched-capacitor、ＳＣ）回路を使用して形成された積分回路を含む。スイッチトキャパシタ回路は、１つのＳＣ回路がサンプリングを実行し、一方で残りのＳＣ回路が同時に積分を実行するように、様々な制御信号を受信する。
【０００６】
本発明によって解決される技術的問題は、従来のＡＤＣが、低電力消費、低電流、高信号対ノイズ比（ＳＮＲ）、及び低全高調波歪み（ＴＨＤ）などの特定の設計仕様を維持しながら、ハイレゾリューション性能を提供することができないことである。
【０００７】
第１の態様によれば、ΔΣ型アナログ／デジタル変換器が、第１の入力信号及び第２の入力信号を受信するように構成された第１のスイッチトキャパシタ回路と、第１の入力信号及び第２の入力信号を受信するように構成された第２のスイッチトキャパシタ回路と、第１の非反転入力端子及び第１の反転入力端子を備える第１の増幅器と、を備える、第１の積分回路を備え、第１のスイッチトキャパシタ回路が、第１の非反転入力端子及び第１の反転入力端子に接続され、第２のスイッチトキャパシタ回路が、第１の非反転入力端子及び第１の反転入力端子に接続されている。
【０００８】
一実施形態では、ΔΣ型アナログ／デジタル変換器が、第１の積分回路と直列に接続された第２の積分回路を更に備え、第２の積分回路が、第３のスイッチトキャパシタ回路と、第４のスイッチトキャパシタ回路と、第２の非反転入力端子及び第２の反転入力端子を備える第２の増幅器と、を備え、第３のスイッチトキャパシタ回路が、第２の非反転入力端子及び第２の反転入力端子に接続され、第４のスイッチトキャパシタ回路が、第２の非反転入力端子及び第２の反転入力端子に接続されている。
【０００９】
一実施形態では、ΔΣ型アナログ／デジタル変換器が、第１の周波数を有する量子化クロック信号に従って動作する量子化器を更に備え、第１及び第２のスイッチトキャパシタ回路が、第１のクロック信号及び第２のクロック信号に従って動作し、第１のクロック信号及び第２のクロック信号が、第１の周波数の半分である第２の周波数を有する非重複信号である。
【００１０】
第２の態様によれば、ΔΣ型アナログ／デジタル変換器を動作させる方法は、第１のクロック信号に従って積分を実行することと、第２のクロック信号に従ってサンプリングを実行することと、を含み、第１のクロック信号及び第２のクロック信号は、第１の周波数を有する非重複信号であり、積分及びサンプリングは同時に実行される。
【００１１】
一実施形態では、本方法は、第２の周波数を有する量子化クロックに従って量子化を実行することを更に含み、第１の周波数が、第２の周波数の半分である。
【００１２】
一実施形態では、積分を実行することは、増幅器と共に第１のスイッチトキャパシタ回路を動作させることを含み、サンプリングを実行することは、増幅器と共に第２のスイッチトキャパシタ回路を動作させることを含む。
【００１３】
本発明によって達成される技術的効果は、低電力消費、低電流、高信号対ノイズ比（ＳＮＲ）、及び低全高調波歪み（ＴＨＤ）などの特定の設計仕様を維持しながら、電流を増加させることなくハイレゾリューションＡＤＣを提供することである。
【図面の簡単な説明】
【００１４】
本技術のより完全な理解は、以下の例示的な図と関連して考慮される場合、詳細な説明を参照することによって導出され得る。以下の図では、同様の参照番号は、図面全体を通して類似の要素及び工程を指す。
【００１５】
【図１】本技術の例示的な実施形態による、オーディオシステムのブロック図である。
【００１６】
【図２】本技術の例示的な実施形態による、アナログ／デジタル変換器のブロック図である。
【００１７】
【図３】本技術の例示的な実施形態による、デジタル／アナログ変換器のブロック図である。
【００１８】
【図４】本技術の様々な実施形態による、積分回路の回路図である。
【００１９】
【図５】本技術の例示的な実施形態による、積分回路のタイミング図である。
【００２０】
【図６】本技術の例示的な実施形態による、第１の信号発生器回路のブロック図である。
【００２１】
【図７】本技術の例示的な実施形態による、第１の信号発生器回路の回路図である。
【００２２】
【図８】本技術の例示的な実施形態による、第１の信号発生器回路によって生成された様々な信号のタイミング図である。
【００２３】
【図９】本技術の例示的な実施形態による、可変デジタル／アナログ変換器の回路図である。
【００２４】
【図１０】本技術の例示的な実施形態による、第２の信号発生器回路である。
【００２５】
【図１１】本技術の例示的な実施形態による、第２の信号発生器回路によって生成された様々な信号のタイミング図である。
【００２６】
【図１２】本技術の例示的な実施形態による、図４の積分回路の簡略化された回路図である。
【００２７】
【図１３】本技術の例示的な実施形態による、図１２の簡略化された回路図のタイミング図である。
【００２８】
【図１４Ａ】従来のアナログ／デジタル変換器の周波数スペクトルである。
【００２９】
【図１４Ｂ】本技術の例示的な実施形態による、アナログ／デジタル変換器の周波数スペクトルである。
【００３０】
【図１５Ａ】フルスケールに対して−３ｄＢの入力を有する従来のアナログ／デジタル変換器の周波数スペクトルである。
【００３１】
【図１５Ｂ】本技術の例示的な実施形態による、フルスケールに対して−３ｄＢの入力を有するアナログ／デジタル変換器の周波数スペクトルである。
【００３２】
【図１６Ａ】本技術の例示的な実施形態による、フルスケール対して−３ｄＢの入力、２０ｋＨｚの帯域幅、及び４８ｋＨｚのサンプリング周波数を有するアナログ／デジタル変換器の周波数スペクトルである。
【００３３】
【図１６Ｂ】本技術の例示的な実施形態による、フルスケールに対して−３ｄＢの入力、４０ｋＨｚの帯域幅、及び９６ｋＨｚのサンプリング周波数を有するアナログ／デジタルの周波数スペクトルである。
【００３４】
【図１７】本技術の第１の実施形態による、ΔΣ変調器回路の回路図である。
【００３５】
【図１８】本技術の第２の実施形態による、ΔΣ変調器回路のブロック図である。
【００３６】
【図１９】本技術の第３の実施形態による、ΔΣ変調器回路のブロック図である。
【００３７】
【図２０】本技術の第４の実施形態による、ΔΣ変調器回路のブロック図である。
【発明を実施するための形態】
【００３８】
本技術は、機能ブロック構成要素及び様々な処理工程に関して説明され得る。このような機能ブロックは、特定の機能を実行し、様々な結果を達成するように構成された任意の数の構成要素によって実現され得る。例えば、本技術は、様々な機能を実行し得る、様々なフィルタ、アンプ、信号変換器、信号処理装置、並びにトランジスタ及びコンデンサなど半導体デバイスなどを用いてよい。加えて、本技術は、自動車、航空、「スマートデバイス」、携帯機器、及び家電など任意の数の電子装置と共に実施することができ、記載の電子装置は、この技術のための例示的な用途に過ぎない。更に、本技術は、量子化、クロック信号発生などのための任意の数の従来技術を採用してよい。
【００３９】
本技術の様々な態様によるアナログ／デジタル変換器のための方法及び装置は、オーディオシステム、マイクロフォンシステム、ビデオ電話、音響システム、聴覚デバイスなどのような任意の適切な電子装置と共に動作し得る。
【００４０】
図１を参照して、本技術の様々な態様による電子デバイス及び／又はシステムは、音を検出及び処理するように構成されたオーディオシステム１００を備え得る。例えば、オーディオシステム１００は、１つ以上のアナログ入力信号及び／又はデジタル信号を受信し、１つ以上のアナログ出力信号を生成し、アナログ出力信号を音に変換し得る。例示的な実施形態によれば、オーディオシステム１００は、集積回路（integrated circuit、ＩＣ）１０５、電力増幅器１１０、及びスピーカ１１５を備えてもよい。
【００４１】
一般に、オーディオシステム１００は、信号対ノイズ比（ＳＮＲ）、ダイナミックレンジ（dynamic range、ＤＲ）、及び全高調波歪み（ＴＨＤ）など、様々な特性に従って説明され得る。ＳＮＲは、以下のように説明できる。
2020150535.tif 000003
（式１）
ダイナミックレンジＤＲは、以下のように説明できる。
ＤＲ［ｄＢ］＝｜ＴＨＤ＋Ｎ｜＋６０
（式２）、ここでＴＨＤ＋Ｎは、−６０ｄＢＦＳ入力信号におけるノイズを含む全高調波歪みである。
ノイズを有するＴＨＤは、以下のように説明できる。
2020150535.tif 000004
（式３）、ここでＨＤは、高調波歪み成分である。
【００４２】
ＩＣ１０５は、１つ以上の入力アナログ及び／又はデジタル信号を処理し得る。例えば、ＩＣ１０５は、様々なアナログ入力信号のうちの１つを選択する信号セレクタ１２０と、選択されたアナログ入力信号の利得を調整するためのプログラム可能な利得増幅器などの利得調整器回路１２５と、選択されたアナログ入力信号をデジタル信号に変換するアナログ／デジタル変換器（ＡＤＣ）１３０と、デジタル信号を処理するデジタル信号プロセッサ（ＤＳＰ）１３５と、ＤＳＰ１３５からのデジタル信号をアナログ出力信号に変換するデジタル／アナログ変換器（digital-to-analog converter、ＤＡＣ）１４０と、を備え得る。ＩＣ１０５は、アナログ出力信号を電力増幅器１１０に送信してもよく、電力増幅器１１０はアナログ出力信号を増幅する。次いで、電力増幅器１１０は、アナログ出力信号をスピーカ１１５に送信してもよく、スピーカ１１５はアナログ信号を音波に変換する。
【００４３】
図２を参照すると、例示的な実施形態では、ＡＤＣ１３０は、ΔΣ型ＡＤＣとして構成されてもよく、ΔΣ変調器２００及びデジタル回路２０５を備え得る。ΔΣ変調器２００は、アナログ入力を受信し、デジタルデータを生成し得る。
【００４４】
デジタル回路２０５は、デジタルデータを処理するように構成され得る。デジタル回路２０５は、ΔΣ変調器２００の出力に接続され、デジタルデータを受信し得る。デジタル回路２０５は、デシメーションフィルタ２１０などの第１のフィルタ２１０と、所定の周波数未満の信号を除去するためのハイパスフィルタなどの第２のフィルタ２１５と、を備えてもよい。加えて、デシメーションフィルタ２１０及び第２のフィルタ２１５は、一緒に動作して、ノイズシェーピング及びサンプリング機能を実行し得る。デジタル回路２０５は、ＩＣ１０５と同じチップ上、又はコンパニオンチップ上に形成されてもよい。
【００４５】
一般に、ＡＤＣ１３０は、特定の周波数を有する基準クロックＡＤＣ＿ＣＬＫに従って動作し得る。
【００４６】
図３を参照して、ＤＡＣ１４０は、マルチビットデジタル入力でデジタル処理を実行するためのデジタル回路部分３００と、アナログ処理を実行するためのアナログ回路部分３０５と、を備えてもよい。デジタル回路部分３００は、補間フィルタ３１０、マルチビットΔΣ変調器などの変調器回路３１５、並びにノイズシェーピング及びサンプリング機能を実行するために一緒に動作するスクランブル回路３２０を備えてもよい。補間フィルタ３１０、変調器回路３１５、及びスクランブル回路３２０は、一緒に動作してマルチビットデジタルデータを生成する。
【００４７】
アナログ回路部分３０５は、デジタル信号をアナログ信号に変換し、利得調整を提供し、及び／又は入力アナログ信号の高周波構成要素を除去するように一緒に動作する、マルチビットスイッチトキャパシタＤＡＣ回路３２５及び出力バッファ３３０を備えてもよい。例えば、出力バッファ３３０は、２次ローパスフィルタ、マルチフィードバック型２次ローパスフィルタ、１次ローパスフィルタ、又は任意の他の適切なアーキテクチャとして構成されてもよく、能動型であっても受動型であってもよい。アナログ回路部３０５は、デジタル回路部３００の出力に接続され得る。
【００４８】
様々な実施形態において、図１７〜図２０を参照すると、ΔΣ変調器（delta-sigma modulator、ＤＳＭ）２００は、アナログ入力（例えば、入力電圧ＶＩＮＰ及びＶＩＮＮ）をデジタル出力（例えば、１ビットデジタル値又はマルチビットデジタル値）に変換するように構成され得る。例えば、ΔΣ変調器２００は、第２の積分器１７００、第３の積分器１８００、及び第４の積分器１９００などの１つ以上の追加の積分器と直列に接続された第１の積分器４００などの複数の積分器を備えてもよい。ΔΣ変調器２００は、量子化器１７０５を更に備えてもよい。
【００４９】
ΔΣ変調器２００は、任意の望ましいアーキテクチャを有するように配置されてもよい。例えば、ΔΣ変調器２００は、２次ＤＳＭ（例えば、図１７）、カスケードＤＳＭ（例えば、ΔΣ変調器２００が、３次カスケードＤＳＭとして構成されている図１８）、マルチフィードバックＤＳＭ（例えば、ΔΣ変調器２００が、４次、マルチフィードバックＤＳＭとして構成されている図１９）、又はフィードフォワードＤＳＭ（例えば、ΔΣ変調器２００が、４次、フィードフォワードＤＳＭとして構成されている図２０）、として構成されてもよい。特定のトポロジーが、特定の用途の設計選択に従って選択され得る。例えば、フィードフォワード構成は、高速マルチビット変調器にタイミング制約を課す場合がある。更に、ΔΣ変調器２００の次数は、所望のノイズシェーピング特性に従って選択されてもよい。
【００５０】
様々な実施形態において、１つ以上の積分器は、１つ以上のフィードバックデジタル／アナログ変換器（ＤＡＣ）を備えてもよい。例えば、図１７、図１８及び図１９を参照すると、第１の積分器４００は、１つ以上のＤＡＣ（及び集合的に「ＤＡＣ１」と呼ばれる場合がある）を備え、第２の積分器１７００は、１つ以上のＤＡＣ（集合的に「ＤＡＣ２」と呼ばれる場合がある）を備え、第３の積分器１８００は、１つ以上のＤＡＣ（集合的に「ＤＡＣ３」と呼ばれる場合がある）を備え、第４の積分器１９００は、１つ以上のＤＡＣ（集合的に「ＤＡＣ４」と呼ばれる場合がある）を備える。
【００５１】
代替的な実施形態では、第１の積分器４００の後の後続の積分器は、フィードバックＤＡＣを備えなくてもよい。例えば、図２０を参照すると、後続の積分器２０００、２００５及び２０１０は、フィードバックＤＡＣを備えない。
【００５２】
様々な実施形態において、図４を参照すると、第１の積分器４００は、入力信号を同時にサンプリング及び積分するように構成され得る。例えば、第１の積分器４００は、第１のＳＣ回路４１０、第２のＳＣ回路４０５などの複数のスイッチトキャパシタ（ＳＣ）回路を備えてもよく、各ＳＣ回路は、アナログ入力信号ＶＩＮＰ、ＶＩＮＮを受信するように構成されている。第１の積分器４００は、第１及び第２のＳＣ回路４１０、４０５の両方によって共有される演算増幅器（オペアンプ）４１５を更に備え得る。
【００５３】
第１のＳＣ回路４１０は、スイッチＳ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ７及びＳ８などの第１の複数のスイッチと、コンデンサＣＳＰ２及びＣＳＮ２などの第１の複数のサンプリングコンデンサとを備え得る。同様に、第２のＳＣ回路４０５は、スイッチＳ９、Ｓ１０、Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４、Ｓ１５及びＳ１６などの第２の複数のスイッチと、コンデンサＣＳＰ１及びＣＳＮ１などの第２の複数のサンプリングコンデンサとを備え得る。各スイッチ（例えば、Ｓ１：Ｓ１６）は、制御信号に応答し、第１の位相Φ１及び第２の位相Φ２に従って動作し得る。
【００５４】
様々な実施形態によれば、第１及び第２のＳＣ回路４１０、４０５は、演算増幅器４１５などの単一の演算増幅器に接続され、単一の演算増幅器を共有する。例えば、サンプリングコンデンサＣＳＰ１及びＣＳＰ２は、それぞれスイッチＳ１１及びＳ３を介して、オペアンプ４１５の反転入力端子（−）に接続されている。同様に、サンプリングコンデンサＣＳＮ１及びＣＳＮ２は、それぞれスイッチＳ１５及びＳ７を介して、オペアンプ４１５の非反転入力端子（＋）に接続されている。オペアンプ４１５は、複数のトランジスタから形成された従来のオペアンプを備えてもよい。
【００５５】
一般に、安定した動作を維持するために、オペアンプ４１５は、基準クロックＡＤＣ＿ＣＬＫの周波数の少なくとも５倍のユニティ利得周波数で動作しなければならない。ユニティ利得周波数は、トランジスタのトランスコンダクタンスにリンクされる。加えて、トランジスタのトランスコンダクタンスは、トランジスタのドレイン電流の平方根に比例する。したがって、基準クロックＡＤＣ＿ＣＬＫの周波数が２倍になると、上記のように、オペアンプ４１５を通る電流は、安定した動作を維持するために４倍増加する。
【００５６】
第１の積分器４００は、第１の積分コンデンサＣＩＰ１及び第２の積分コンデンサＣＩＮ１などの複数の積分コンデンサを更に備えてもよい。各積分コンデンサＣＩＰ１、ＣＩＮ１は、オペアンプ４１５の出力端子と入力端子との間に結合され得る。例えば、第１の積分コンデンサＣＩＰ１は、正の出力端子（＋）と反転入力端子（−）との間に結合され得、一方、第２の積分コンデンサＣＩＮ１は、負の出力端子（−）と非反転入力端子（＋）との間に結合され得る。
【００５７】
様々な実施形態において、第１の積分器４００は、第１のフィードバックＤＡＣ４２０（１）、第２のフィードバックＤＡＣ４２０（２）、第３のフィードバックＤＡＣ４２０（３）、及び第４のフィードバックＤＡＣ４２０（４）などの、ＳＣ回路４１０、４０５に選択的に接続された複数のフィードバックデジタル／アナログ変換器（ＤＡＣ）４２０を更に備え得る。例示的な実施形態によれば、第１のフィードバックＤＡＣ４２０（１）は、サンプリングコンデンサＣＳＰ２及びＣＳＮ２に選択的に接続され得、第２のフィードバックＤＡＣ４２０（２）は、サンプリングコンデンサＣＳＰ２及びＣＳＮ２に選択的に接続され得、第３のフィードバックＤＡＣ４２０（３）は、サンプリングコンデンサＣＳＰ１及びＣＳＮ１に選択的に接続され得、第４のフィードバックＤＡＣ４２０（４）は、サンプリングコンデンサＣＳＰ１及びＣＳＮ１に選択的に接続され得る。
【００５８】
図９〜図１１を参照して、各ＤＡＣ４２０は、第１の選択信号ＤＡＣ＿ＳＥＬ１、第２の選択信号ＤＡＣ＿ＳＥＬ２、及び量子化器１７０５の出力値に応答し得る制御信号ＤＡ＿ＣＴＬ（Ｐ／Ｎ）などの、複数の選択信号に応答し得る。正の電圧は、制御信号ＤＡ＿ＣＴＬＰと関連付けられてもよく、負の電圧は制御信号ＤＡ＿ＣＴＬＮと関連付けられてもよい。あるいは、正の電圧は制御信号ＤＡ＿ＣＴＬＮと関連付けられてもよく、負の電圧は制御信号ＤＡ＿ＣＴＬＰと関連付けられてもよい。加えて、制御信号ＤＡ＿ＣＴＬＰ及びＤＡ＿ＣＴＬＮは、互いに反対の位相を有し得る。
【００５９】
例示的な実施形態によれば、各ＤＡＣ４２０は、１ビットＤＡＣとして構成され、例えばスイッチＳ２３：Ｓ３０などの複数のスイッチ、第１のＤＡＣコンデンサＤＡ＿ＣＡＰ１、及び第２のＤＡＣコンデンサＤＡ＿ＣＡＰ２を備えてもよい。ＤＡＣ４２０のスイッチは、信号Φ１、Φ２、ΦＤ１、ΦＤ２、ΦＤ１Ｂ、及びΦＤ２Ｂのような、様々な制御信号を受信し、これに応答し得る。
【００６０】
オーディオシステム１００は、制御信号ＤＡ＿ＣＴＬ（Ｐ／Ｎ）に応答し、制御信号ＤＡ＿ＣＴＬ（Ｐ／Ｎ）に従って信号ΦＤ１、ΦＤ２、ΦＤ１Ｂ、及びΦＤ２Ｂを生成するように構成された、信号発生回路１０００を備え得る。例示的な実施形態では、信号発生回路１０００は、スイッチＳ３１及びＳ３２、第１の遅延回路１００５、及び第２の遅延回路１０１０を備え得る。信号ΦＤ１及びΦＤ１Ｂは、第１の遅延回路１００５によって生成され得、信号ΦＤ２及びΦＤ２Ｂは、第２の遅延回路１０１０によって生成され得る。信号ΦＤ１及びΦＤ１Ｂは、互いに反対のタイミングを有し得、信号ΦＤ２及びΦＤ２Ｂは、互いに反対のタイミングを有し得る。図１１に示すように、信号ΦＤ１及びΦＤ２は、互いにわずかなタイミングのオフセットを有し得、信号ΦＤ１Ｂ及びΦＤ２Ｂは、互いにわずかなタイミングのオフセットを有し得る。
【００６１】
様々な実施形態において、図４、図５、図９及び図１０を参照すると、第１の積分器４００は、複数のフィードバックスイッチを更に備えてもよく、スイッチＳ１７：Ｓ２４などである。各フィードバックスイッチは、第１の選択信号ＤＡＣ＿ＳＥＬ１、第２の選択信号ＤＡＣ＿ＳＥＬ２、第３の選択信号ＤＡＣ＿ＳＥＬ１Ｂ、及び第４の選択信号ＤＡＣ＿ＳＥＬ２Ｂなどの選択信号に応答してもよい。例示的な実施形態によれば、第３の選択信号ＤＡＣ＿ＳＥＬ１Ｂは、第１の選択信号ＤＡＣ＿ＳＥＬ１の反対の位相を有し、第４の選択信号ＤＡＣ＿ＳＥＬ２Ｂは、第２の選択信号ＤＡＣ＿ＳＥＬ２の反対の位相を有する。加えて、第１の選択信号ＤＡＣ＿ＳＥＬ１及び第２の選択信号ＤＡＣ＿ＳＥＬ２は、それぞれ、基準クロックＡＤＣ＿ＣＬＫに従って異なる特定の周期信号を生成してもよい。
【００６２】
例示的な実施形態では、各フィードバックＤＡＣ４２０は、複数のフィードバックスイッチから２つのフィードバックスイッチを介して第１及び／又は第２のＳＣ回路４１０、４０５に選択的に接続される。換言すれば、２つのフィードバックスイッチが、１つのフィードバックＤＡＣ４２０の出力端子と２つのサンプリングコンデンサとの間に接続されている。したがって、フィードバックスイッチの動作は、上述のように、フィードバックＤＡＣ４２０を１つ以上のサンプリングコンデンサに選択的に接続する。これらの選択的接続は、フィードバックＤＡＣ４２０のコンデンサ不整合によって引き起こされる特性劣化の抑制に有効であり得る。
【００６３】
第２の積分器１７００は、第１の積分器４００と同様に構成されてもよく、積分及びサンプリングを同時に行うことができる。例えば、第２の積分器１７００は、単一のオペアンプ（例えば、オペアンプ４１５（２））を共有するスイッチ及びコンデンサ（第１の積分器４００と同様に配置された）を備える、２つのスイッチトキャパシタ回路を備えてもよい。第２の積分器１７００は、フィードバックＤＡＣ１７２０（１）、１７２０（２）、１７２０（３）、１７２０（４）などの複数のフィードバックＤＡＣを更に備え得る。フィードバックＤＡＣ１７２０は、制御信号ＤＡ＿ＣＴＬ（Ｐ／Ｎ）に応答し得る。フィードバックＤＡＣ１７２０は、サンプリングコンデンサＣＳＰ３、ＣＳＮ３、ＣＳＰ４、ＣＳＮ４などのサンプリングコンデンサに直接接続され得る。
【００６４】
例示的な実施形態によれば、第３及び第４の積分器１８００、１９００は、第２の積分器１７００と同じ、又は実質的に同じ構成を有する。
【００６５】
量子化器１７０５は、入力電圧をデジタル値に変換するように構成され得る。量子化器１７０５は、図１７、図１９及び図２０に示されるように、ΔΣ型変調器２００の最後の積分器のオペアンプ４１５の出力端子に接続されてもよく、又は中間積分器（例えば、図１８に示される第２の積分器１７００）のオペアンプ出力を受信するように接続されてもよい。量子化器１７０５の出力端子は、デジタル回路２０５の入力に接続され得る。様々な実施形態において、量子化器１７０５は、シングルビット出力値を生成し得、一方、他の実施形態は、マルチビット出力値を生成し得る。
【００６６】
量子化器１７０５の出力値は、第１の積分器４００、第２の積分器１７００、第３の積分器１８００、及び第４の積分器１９００などの積分器を制御するために使用され得る。例えば、量子化器１７０５の出力値は、制御信号（ＤＡ＿ＣＴＬＰ）が正電圧又は負電圧であるかどうか、及び制御信号（ＤＡ＿ＣＴＬＮ）が正電圧又は負電圧であるかどうかを決定し得る。様々な実施形態において、制御信号のうちの１つ（例えば、ＤＡ＿ＣＴＬＰ）は正電圧であり、残りの制御信号（例えば、ＤＡ＿ＣＴＬＮ）は負電圧である。負電圧又は正電圧の割り当ては、設計の好みに基づいてもよい。
【００６７】
図６、図７及び図８を参照すると、オーディオシステム１００は、様々なクロック信号及び／又はデジタル信号を生成するように構成された第２の信号発生回路６００を更に備えてもよい。例えば、例示的な実施形態によれば、第２の信号発生器回路６００は、量子化クロック信号（量子化ＣＬＫ）、第１の位相Φ１を有する第１のクロック信号ＣＬＫ１、第２の位相Φ２を有する第２のクロック信号、第１の選択信号ＤＡＣ＿ＳＥＬ１、及び第２の選択信号ＤＡＣ＿ＳＥＬ２を生成するように構成されている。第２の信号発生器回路６００は、基準クロック信号ＡＤＣ＿ＣＬＫに従って、様々なクロック信号及び／又はデジタル信号を生成し得る。
【００６８】
例示的な実施形態によれば、第２の信号発生器回路６００は、クロックドライバ回路６０５、第１のクロック分周回路６１０、第２のクロック分周回路６１５、第３のクロック分周回路６２５、クロック発生器回路６２０、第１のデジタル回路６３０、及び一緒に動作して様々なクロック信号及びデジタル信号を生成する第２のデジタル回路６３５を備えてもよい。
【００６９】
例示的な実施形態では、クロックドライバ回路６０５は、基準クロック信号ＡＤＣ＿ＣＬＫを受信し、量子化クロック信号を生成するように構成され得る。量子化クロック信号は、基準クロックＡＤＣ＿ＣＬＫの周波数と同じ周波数を有する。クロックドライバ回路６０５は、複数のインバータを備えてもよい。
【００７０】
第１のクロック分周回路６１０は、基準クロック信号ＡＤＣ＿ＣＬＫを受信し、基準クロック信号を２で割る（すなわち、ＡＤＣ＿ＣＬＫ／２）ように構成され得る。
【００７１】
第２のクロック分周回路６１５は、基準クロック信号ＡＤＣ＿ＣＬＫを受信し、基準クロック信号を２Ｎで分周する（すなわち、ＡＤＣ＿ＣＬＫ／２Ｎ）ように構成され得、ここでＮは自然数である。第２のクロック分周器回６１５は、その出力を第３のクロック分周回路６２５の入力及び第２のデジタル回路６３５の入力に送信し得る。
【００７２】
第３のクロック分周回路６２５は、第２のクロック分周回路６１５の出力を受信し、出力を２で割るように接続され得る。第３のクロック分周回路６２５の出力は、第１のデジタル回路６３０に送信され得る。
【００７３】
クロック発生器６２０は、第１のクロック分周回路６１０の出力に接続されて、第１のクロック分周回路６１０の分周クロック信号に従って第１のクロック信号ＣＬＫ１及び第２のクロック信号ＣＬＫ２を生成するように構成され得、第１及び第２のクロック信号ＣＬＫ１、ＣＬＫ２は、重ならない位相を有する。例示的な実施形態によれば、クロック発生回路６２０は、複数のインバータ及び複数のＮＯＲゲートなどの複数の論理回路を備えてもよい。
【００７４】
第１のデジタル回路６３０は、第１のクロック信号ＣＬＫ１及び第３のクロック分周回路６２５の出力に従って、第１の選択信号ＤＡＣ＿ＳＥＬ１を生成するように構成され得る。第２のデジタル回路６３５は、第２のクロック信号ＣＬＫ２及び第２のクロック分周回路６１５の出力に従って、第２の選択信号ＤＡＣ＿ＳＥＬ２を生成するように構成され得る。例示的な実施形態では、第１及び第２のデジタル回路６３０、６３５の各々は、第１及び第２のクロック信号ＣＬＫ１、ＣＬＫ２に応答するＤフリップフロップ回路を備えてもよい。第１及び第２の選択信号ＤＡＣ＿ＳＥＬ１及びＤＡＣ＿ＳＥＬ２は、それぞれ、第１のクロック信号ＣＬＫ１のポジティブエッジ及び第２のクロック信号ＣＬＫ２のポジティブエッジにおいて出力される。
【００７５】
動作中、及び様々な実施形態によれば、各積分器（例えば、第１の積分器４００、第２の積分器１７００、第３の積分器１８００、及び第４の積分器１９００）は、サンプリング及び積分を同時に実行するように動作してもよい。例えば、図１２及び図１３を参照すると、第１のＳＣ回路４０５がサンプリングを実行している間、第２のＳＣ回路４１０が積分を実行しており、逆もまた同様である。加えて、各積分器は、量子化クロック信号の周波数の半分である周波数で動作する。
【００７６】
加えて、図４及び５を参照すると、基準クロックＡＤＣ＿ＣＬＫの各クロックサイクルに対して、２つのサンプリングコンデンサが、第１及び第２のクロック信号ＣＬＫ１、ＣＬＫ２及び第１及び第２の選択信号ＤＡＣ＿ＳＥＬ１、ＤＡＣ＿ＳＥＬ２に従って、２つのフィードバックＤＡＣ４２０と共にアクティブ化される。したがって、２つのサンプリングコンデンサのうちの１つがサンプリングを実行し、一方、残りのサンプリングコンデンサが積分を実行している。
【００７７】
図１４Ａを参照すると、従来のシステムは、かなりの量の量子化ノイズを提示している。対照的に、図１４Ｂを参照すると、本技術の実施形態は、従来のシステムよりもはるかに少ない量子化ノイズを提示している。同様に、図１５Ａ〜図１５Ｂを参照すると、−３ｄＢＦＳ入力信号を与えたとき、従来のシステムは、かなりの量の量子化ノイズを提示しており（図１５Ａ）、一方、本技術の実施形態は、従来のシステムよりもはるかに少ない量子化ノイズを提示している（図１５Ｂ）。第１及び第２の信号発生器回路６００、１０００によって生成された様々な制御信号は、量子化ノイズの低減に大きく寄与する。
【００７８】
本技術の実施形態は、電流を増加させることなく、従来の（標準の）動作周波数とほぼ同じ特性を達成することができる。例えば、図１６Ａを参照すると、オーディオシステム１００は、−３ｄＢＦＳ入力信号が与えられ、６．１４４ＭＨｚ（すなわち、標準動作周波数）の基準クロック、２０ｋＨｚの帯域幅、及び４８ｋＨｚのサンプリング周波数で動作するとき、特定の周波数スペクトルを生成する。図１６Ｂを参照すると、本技術の実施形態によれば、オーディオシステム１００は、１２．２８８ＭＨｚ（標準動作周波数の２倍）の基準クロック、４０ｋＨｚの帯域幅、及び９６ＫＨｚのサンプリング周波数で動作しながら、標準動作周波数と同じ周波数スペクトルを生成する。換言すれば、本技術の実施形態は、動作周波数が倍になっても、電流を増加させることなくほぼ同じ特性を達成することができる。
【００７９】
前述の説明において、本技術は、特定の例示的な実施形態を参照して説明されてきた。図示及び説明される特定の実装は、技術及びその最良の形態の例示であり、いかなる場合でも本技術の範囲を別様に限定することを意図するものではない。実際に、簡潔にするために、方法及びシステムの従来の製造、接続、調製、及び他の機能的態様は、詳細に説明されない場合がある。更に、様々な図に示される接続線は、様々な要素の間の例示的な機能的関係及び／又は工程を表すことを意図している。実用的なシステムにおいては、多くの代替的又は追加の機能的関係又は物理的接続が存在し得る。
【００８０】
本技術は、特定の例示的な実施形態を参照して説明されてきた。しかしながら、本技術の範囲から逸脱することなく、様々な修正及び変更を行うことができる。説明及び図面は、限定的ではなく、例示的に見なされるべきであり、そのような全ての修正は、本技術の範囲内に含まれることが意図される。したがって、技術の範囲は、単に上述の特定の実施例によるのではなく、記載されている一般的な実施形態及びそれらの法的等価物により、決定されるべきである。例えば、任意の方法又はプロセスの実施形態に記載される工程は、特に明示的な記載のない限り、任意の順序で実行されてもよく、特定の実施例で提示される明示的な順序に限定されない。更に、任意の装置の実施形態に記載される構成要素及び／又は要素は、本技術と実質的に同じ結果を生成するために、様々な順列で組み立てられるか、ないしは別の方法で動作可能に構成されてもよく、したがって、特定の実施例に記載される特定の構成に限定されない。
【００８１】
特定の実施形態に関する利益、他の利点及び問題に対する解決策が上述されてきた。しかしながら、任意の利益、利点、問題に対する解決策、又は任意の特定の利益、利点、若しくは解決策を生じさせるか、又はより顕著にさせ得る任意の要素は、重要な、必要とされる又は必須の特徴若しくは構成要素として解釈されるべきではない。
【００８２】
用語「含む（comprises）」、「含む（comprising）」、又はそれらの任意の変形は、非排他的な包含に言及することを意図しており、そのため、要素のリストを含むプロセス、方法、物品、組成物又は装置は、記載された要素のみを含むのではなく、そのようなプロセス、方法、物品、組成物又は装置には明示的に列挙されておらず、それらに固有でもない他の要素も含み得る。具体的に記載されていないものに加えて、本技術の実施に使用される上述の構造、配置、用途、割合、要素、材料、又は構成要素の他の組み合わせ及び／又は修正は、同一の一般原則から逸脱することなく、変更されるか、ないしは別の方法で特定の環境、製造仕様、設計パラメータ又は他の動作要件に特に適合されてもよい。
【００８３】
本技術は、例示的な実施形態を参照して上述されてきた。しかしながら、本技術の範囲から逸脱することなく、例示的な実施形態に対する変更及び修正が行われてもよい。これら及び他の変更又は修正は、以下の特許請求の範囲で表される本技術の範囲内に含まれることが意図されている。
【００８４】
第１の態様によれば、ΔΣ型アナログ／デジタル変換器が、第１の入力信号及び第２の入力信号を受信するように構成された第１のスイッチトキャパシタ回路と、第１の入力信号及び第２の入力信号を受信するように構成された第２のスイッチトキャパシタ回路と、第１の非反転入力端子及び第１の反転入力端子を備える第１の増幅器と、を備える、第１の積分回路を備え、第１のスイッチトキャパシタ回路が、第１の非反転入力端子及び第１の反転入力端子に接続され、第２のスイッチトキャパシタ回路が、第１の非反転入力端子及び第１の反転入力端子に接続されている。
【００８５】
一実施形態では、ΔΣ型アナログ／デジタル変換器が、第１の積分回路と直列に接続された第２の積分回路を更に備え、第２の積分回路が、第３のスイッチトキャパシタ回路と、第４のスイッチトキャパシタ回路と、第２の非反転入力端子及び第２の反転入力端子を備える第２の増幅器と、を備え、第３のスイッチトキャパシタ回路が、第２の非反転入力端子及び第２の反転入力端子に接続され、第４のスイッチトキャパシタ回路が、第２の非反転入力端子及び第２の反転入力端子に接続されている。
【００８６】
一実施形態では、第２の積分回路が、制御信号に応答し、第３及び第４のスイッチトキャパシタ回路のうちの少なくとも１つに直接接続された複数のデジタル／アナログ変換器を更に備える。
【００８７】
一実施形態では、ΔΣ型アナログ／デジタル変換器が、第２の増幅器の出力端子に直接接続され、デジタル出力値を生成するように構成された量子化器を更に備える。
【００８８】
一実施形態では、ΔΣ型アナログ／デジタル変換器が、第１の周波数を有する基準クロック信号に従って動作し、量子化器が、第１の周波数を有する量子化クロック信号に従って動作し、第１及び第２のスイッチトキャパシタ回路が、第１のクロック信号及び第２のクロック信号に従って動作し、第１のクロック信号及び第２のクロック信号は、第１の周波数の半分である第２の周波数を有する非重複信号である。
【００８９】
一実施形態では、ΔΣ型アナログ／デジタル変換器が、量子化器のデジタル出力値に応答し、第１及び第２のスイッチトキャパシタ回路のうちの少なくとも１つに接続された複数のデジタル／アナログ変換器を更に備える。
【００９０】
一実施形態では、ΔΣ型アナログ／デジタル変換器が、スイッチを介して第１及び第２のスイッチトキャパシタ回路のうちの少なくとも１つに接続された複数のデジタル／アナログ変換器を更に備える。
【００９１】
一実施形態では、複数のデジタル／アナログ変換器からの各デジタル／アナログ変換器が、制御信号、第１デジタル信号、及び第２デジタル信号に応答する。
【００９２】
一実施形態では、ΔΣ型アナログ／デジタル変換器が、第１及び第２のスイッチトキャパシタ回路のうちの少なくとも１つに選択的に接続された複数のデジタル／アナログ変換器を更に備え、複数のデジタル／アナログ変換器は、数Ｎのデジタル／アナログ変換器を有し、かつ、第１の積分回路は、複数のコンデンサを備え、複数のコンデンサは、数Ｎのコンデンサを有する。
【００９３】
第２の態様によれば、ΔΣ型アナログ／デジタル変換器を動作させる方法は、第１のクロック信号に従って積分を実行することと、第２のクロック信号に従ってサンプリングを実行することと、を含み、第１のクロック信号及び第２のクロック信号は、第１の周波数を有する非重複信号であり、積分及びサンプリングは同時に実行される。
【００９４】
一実施形態では、ΔΣ型アナログ／デジタル変換器は、第２の周波数を有する基準クロックに従って動作する。
【００９５】
一実施形態では、この方法は、第２の周波数と同じ第３の周波数を有する量子化クロックに従って量子化を実行することを更に含む。
【００９６】
一実施形態では、第１の周波数は第３の周波数の半分である。
【００９７】
一実施形態では、積分を実行することは、増幅器と共に第１のスイッチトキャパシタ回路を動作させることを含み、サンプリングを実行することは、増幅器と共に第２のスイッチトキャパシタ回路を動作させることを含む。
【００９８】
第３の態様によれば、システムは、第１の周波数を有する基準クロック信号に従う第１のクロック信号及び第２のクロック信号であって、第１及び第２のクロック信号は第１の周波数の半分である第２の周波数を有する非重複信号である、第１のクロック信号及び第２のクロック信号と、基準クロック信号に従う量子化クロック信号であって、量子化クロック信号は第１の周波数を有する、量子化クロック信号と、を生成するように構成された信号発生器回路と、信号発生器回路と通信するアナログ／デジタル変換器であって、第１のクロック信号及び第２のクロック信号に従って積分及びサンプリングを同時に実行するように構成された第１の積分回路と、第１の積分回路と直列に接続され、第１のクロック信号及び第２のクロック信号に従って同時に積分及びサンプリングを実行するように構成された第２の積分回路と、第２の積分回路の出力に接続され、第２の周波数を有する量子化クロック信号に従って量子化を実行するように構成された量子化器であって、第２の周波数が第１の周波数の２倍である、量子化器と、を備え、デジタル出力を生成する、アナログ／デジタル変換器と、を備える。
【００９９】
一実施形態では、第１の積分回路が、第１の入力信号及び第２の入力信号を受信するように構成された第１のスイッチトキャパシタ回路と、第１の入力信号及び第２の入力信号を受信するように構成された第２のスイッチトキャパシタ回路と、第１の非反転入力端子及び第１の反転入力端子を備える第１の増幅器と、を備え、第１のスイッチトキャパシタ回路が、第１の非反転入力端子及び第１の反転入力端子に接続され、第２のスイッチトキャパシタ回路が、第１の非反転入力端子及び第１の反転入力端子に接続されている。
【０１００】
一実施形態では、システムが、スイッチを介して第１及び第２のスイッチトキャパシタ回路のうちの少なくとも１つに接続された複数のデジタル／アナログ変換器を更に備え、複数のデジタル／アナログ変換器からの各デジタル−アナログ変換器が、量子化器のデジタル出力に基づく制御信号と、第１のデジタル信号と、第２のデジタル信号と、に応答する。
【０１０１】
一実施形態では、第２の積分回路が、第３のスイッチトキャパシタ回路と、第４のスイッチトキャパシタ回路と、第２の非反転入力端子及び第２の反転入力端子を備える第２の増幅器と、を備え、第３のスイッチトキャパシタ回路が、第２の非反転入力端子及び第２の反転入力端子に接続され、第４のスイッチトキャパシタ回路が、第２の非反転入力端子及び第２の反転入力端子に接続されている。
【０１０２】
一実施形態では、第２の積分回路が、第３及び第４のスイッチトキャパシタ回路のうちの少なくとも１つに直接接続され、量子化器のデジタル出力に基づく制御信号に応答する、複数のデジタル／アナログ変換器を更に備える。
【０１０３】
一実施形態では、第１の積分回路が、サンプリングコンデンサの総数と、デジタル／アナログ変換器の総数と、を備え、デジタル／アナログ変換器の総数は、サンプリングコンデンサの総数と等しい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【外国語明細書】
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