(57)【要約】【課題】マスクパターンのスリミングの精度を高めること。【解決手段】実施形態の半導体記憶装置は、複数のメモリセルを有するセルアレイ領域、及びセルアレイ領域を取り囲んで端部に配置される外縁部を有する基板を備える半導体記憶装置であって、セルアレイ領域内に、複数の導電層が第１の絶縁層を介して積層され、複数の導電層の端部が階段状となった外縁部に面する階段部を有する積層体を備え、階段部のうちの少なくとも１つの段の中央部には、セルアレイ領域の内側に向かう窪みを有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数のメモリセルを有するセルアレイ領域、及び前記セルアレイ領域を取り囲んで端部に配置される外縁部を有する基板を備える半導体記憶装置であって、
前記セルアレイ領域内に、複数の導電層が第１の絶縁層を介して積層され、前記複数の導電層の端部が階段状となった前記外縁部に面する階段部を有する積層体を備え、
前記階段部のうちの少なくとも１つの段の中央部には、前記セルアレイ領域の内側に向かう窪みを有する、
半導体記憶装置。
【請求項２】
前記階段部は、前記セルアレイ領域の内側に向かって昇段していく複数の段を含む領域を有し、
前記領域内において、
各段の窪みは、上側の段ほど小さくなっていく、
請求項１に記載の半導体記憶装置。
【請求項３】
前記階段部は、
各段の窪みが上側の段ほど小さくなっていく前記領域を複数有し、
各段の窪みは、上側の領域ほど小さくなっていく、
請求項２に記載の半導体記憶装置。
【請求項４】
前記階段部に面する側の前記外縁部の端部であって、前記セルアレイ領域の少なくとも２方向が前記外縁部に囲まれた領域に対向する位置に、前記第１の絶縁層と同一組成を有する第３の絶縁層を介して複数の第２の絶縁層が積層されたダミーの積層体を備える、
請求項１乃至請求項３のいずれか１項に記載の半導体記憶装置。
【請求項５】
複数のメモリセルを有するセルアレイ領域と、
前記セルアレイ領域を取り囲むように配置される外縁部と、を備える半導体記憶装置の製造方法であって、
第１の絶縁層と第２の絶縁層とが複数互いに積層された積層体を形成し、
前記積層体の一部を覆う第１のマスクパターンを形成し、
前記第１のマスクパターンをスリミングしながら、前記第１のマスクパターンから露出する前記積層体の一部の層の除去を繰り返すことにより、前記複数の第２の絶縁層の端部が階段状となった階段部を前記積層体に形成し、
前記第１のマスクパターンをスリミングする際に、
前記階段部に面する側の前記外縁部となる領域の端部であって、前記第１のマスクパターンの少なくとも２方向が前記外縁部となる領域に囲まれた領域に対向する位置に、第２のマスクパターンを配置する、
半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
近年では、半導体記憶装置の微細化が進行し、積層構造のメモリセルを有する３次元積層型不揮発性メモリが提案されている。３次元積層型不揮発性メモリでは、高さ方向に配置されるメモリセルの各層におけるワード線を引き出すため、階段状の構造が採られることがある。このような階段状の構造は、例えばマスクパターンをスリミングしながら積層構造をエッチングしていくことで得られる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−０２７８７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、マスクパターンのスリミングの精度を高めることができる半導体記憶装置および半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、複数のメモリセルを有するセルアレイ領域、及び前記セルアレイ領域を取り囲んで端部に配置される外縁部を有する基板を備える半導体記憶装置であって、前記セルアレイ領域内に、複数の導電層が第１の絶縁層を介して積層され、前記複数の導電層の端部が階段状となった前記外縁部に面する階段部を有する積層体を備え、前記階段部のうちの少なくとも１つの段の中央部には、前記セルアレイ領域の内側に向かう窪みを有する。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施形態にかかる半導体記憶装置の構成の一例を模式的に示す図である。
【図２】図２は、実施形態にかかる半導体記憶装置の一部構成の詳細な例を示す図である。
【図３】図３は、実施形態にかかる半導体記憶装置の製造方法の一工程におけるレジストパターンの配置例を示す平面図である。
【図４】図４は、実施形態にかかる半導体記憶装置の製造方法の一工程を示す断面図および平面図である。
【図５】図５は、実施形態にかかる半導体記憶装置の製造方法の一工程を示す断面図および平面図である。
【図６】図６は、実施形態にかかる半導体記憶装置の製造方法の一工程を示す断面図および平面図である。
【図７】図７は、実施形態にかかる半導体記憶装置の製造方法の一工程を示す断面図および平面図である。
【図８】図８は、実施形態にかかる半導体記憶装置の製造方法の一工程を示す断面図および平面図である。
【図９】図９は、実施形態にかかる半導体記憶装置の製造方法の一工程を示す断面図および平面図である。
【図１０】図１０は、実施形態にかかる半導体記憶装置の製造方法の一工程を示す断面図および平面図である。
【図１１】図１１は、実施形態にかかる半導体記憶装置の製造方法の一工程を示す断面図および平面図である。
【図１２】図１２は、実施形態にかかる半導体記憶装置の製造方法の一工程を示す断面図および平面図である。
【図１３】図１３は、実施形態にかかる半導体記憶装置の製造方法の一工程を示す断面図および平面図である。
【図１４】図１４は、実施形態にかかる半導体記憶装置の製造方法の一工程を示す断面図および平面図である。
【図１５】図１５は、実施形態にかかる半導体記憶装置の製造方法の一工程を示す断面図および平面図である。
【図１６】図１６は、実施形態にかかる半導体記憶装置の製造方法の一工程を示す断面図および平面図である。
【図１７】図１７は、実施形態にかかる半導体記憶装置の製造方法の一工程を示す断面図および平面図である。
【図１８】図１８は、実施形態にかかる半導体記憶装置の製造方法の一工程を示す断面図および平面図である。
【図１９】図１９は、実施形態にかかる半導体記憶装置の製造方法の一工程を示す断面図および平面図である。
【図２０】図２０は、比較例にかかる半導体記憶装置の製造方法の一工程を示す断面図および平面図である。
【図２１】図２１は、実施形態の変形例１にかかる半導体記憶装置の製造方法の一工程におけるレジストパターンの配置例を示す平面図である。
【図２２】図２２は、実施形態の変形例１にかかる半導体記憶装置の構成の一例を模式的に示す図である。
【図２３】図２３は、実施形態の変形例２にかかる半導体記憶装置の製造方法の一工程におけるレジストパターンの配置例を示す平面図である。
【図２４】図２４は、実施形態の変形例２にかかる半導体記憶装置の構成の一例を模式的に示す図である。
【発明を実施するための形態】
【０００７】
以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
【０００８】
（半導体記憶装置の構成例）
図１は、実施形態にかかる半導体記憶装置１の構成の一例を模式的に示す図である。図１（ａ）は、実施形態の半導体記憶装置１の平面図であり、（ｂ）は実施形態の半導体記憶装置１のＸ方向における断面図である。
【０００９】
図１に示すように、半導体記憶装置１は、チップ状に切り出された基板１０ｃと、基板１０ｃ上に配置されるセルアレイ領域２０と、外縁部としてのスクライブライン３０とを備える。
【００１０】
セルアレイ領域２０は、半導体素子となるパターンが形成された領域である。また、スクライブライン３０は、半導体記憶装置１の製造処理にて使用される位置合わせマーク等のパターンが形成された領域である。セルアレイ領域２０は基板１０ｃの中央部に配置され、スクライブライン３０は、セルアレイ領域２０を取り囲むように基板１０ｃの端部に配置される。
【００１１】
セルアレイ領域２０は、記憶素子としてのメモリセルが配置されたメモリ部と、メモリセルの動作に寄与する周辺回路とを含むプレーンを有する。図１の例では、セルアレイ領域２０は、２つのプレーンを有する。個々のプレーンにおいて、メモリ部がそれぞれ周辺回路を備えることで、個々のプレーンは互いに独立して動作することができる。
【００１２】
セルアレイ領域２０の各プレーン内には、複数の層から構成される積層体ＬＭが配置される。これらの積層体ＬＭ内に、複数のメモリセルが３次元に配置される。積層体ＬＭの詳細の構成については後述する。
【００１３】
スクライブライン３０の所定位置には、複数の層から構成される積層体ＬＭｄが配置される。これらの積層体ＬＭｄ内にはメモリセルは配置されず、積層体ＬＭｄはダミーの積層体である。積層体ＬＭｄの詳細の構成については後述する。
【００１４】
ここでは、スクライブライン３０における積層体ＬＭｄの配置についてより詳細に説明する。積層体ＬＭｄは、スクライブライン３０内のＸ方向側の端部であって、セルアレイ領域２０の角部に対向する位置の近傍に配置される。セルアレイ領域２０の角部とは、セルアレイ領域２０のうち、例えば少なくとも２方向がスクライブライン３０に囲まれた領域である。すなわち、図１の例では、積層体ＬＭｄは、セルアレイ領域２０の４つの角部に対してＸ方向に対向するスクライブライン３０の４つの端部に配置される。
【００１５】
より具体的には、１つの積層体ＬＭｄは、セルアレイ領域２０の角部に対向する位置からセルアレイ領域２０の中央部に対向する位置へ向かって、スクライブライン３０の端部上を所定距離、Ｙ方向に延びる。ただし、積層体ＬＭｄは、セルアレイ領域２０の中央部と対向する位置には形成されない。セルアレイ領域２０の積層体ＬＭの底面におけるＹ方向の長さを「ｄ」としたとき、スクライブライン３０の積層体ＬＭｄの底面におけるＹ方向の長さは例えば「ｄ／４」より大きいことが好ましい。また、セルアレイ領域２０のＹ方向の中心を通る中心線に対して、２対の積層体ＬＭｄが互いに線対称となるよう配置されていることが好ましい。
【００１６】
図２は、実施形態にかかる半導体記憶装置１の一部構成の詳細な例を示す図である。図２（ａ）は、半導体記憶装置１のプレーン内のＸ方向の断面図であり、（ｂ）は、半導体記憶装置１のセルアレイ領域２０及びスクライブライン３０の一部を含む平面図である。ただし、図２（ｂ）において、積層体ＬＭ上の絶縁層５６、ピラーＰＬに接続されるプラグＣＨ等は省略されている。
【００１７】
図２に示すように、半導体記憶装置１のプレーン内において、シリコンウェハ等のウェハから切り出された基板１０ｃには、トランジスタ等を含む周辺回路ＰＥＲが配置される。周辺回路ＰＥＲは絶縁層５５に覆われている。絶縁層５５上には、例えばポリシリコン層等で構成されるソース線ＳＬが配置されている。
【００１８】
ソース線ＳＬ上には、導電層としてのワード線ＷＬと、第１の絶縁層としての絶縁層ＯＬとが複数交互に積層された積層体ＬＭが配置されている。ワード線ＷＬは、例えばタングステン層またはモリブデン層等である。絶縁層ＯＬは例えばＳｉＯ２層等である。図２の例では、ワード線ＷＬ１〜ＷＬ１５と、最下層の絶縁層ＯＬ０を除く絶縁層ＯＬ１〜ＯＬ１５とが、それぞれ１５層ずつ積層されている。ただし、ワード線ＷＬ及び絶縁層ＯＬの積層数は任意である。
【００１９】
積層体ＬＭは、概ねＸ方向に延びる複数のスリットＳＴにより、Ｙ方向に分割されている。スリットＳＴは、積層体ＬＭを貫通する溝状の構造を有し、溝内は例えばＳｉＯ２層等の絶縁層で充填されている。溝内が絶縁層をライナとする導電層で充填されることにより、スリットＳＴが例えばソース線コンタクト等として機能してもよい。
【００２０】
積層体ＬＭは、複数のメモリセルＭＣが配置されるメモリ部ＭＥＭと、ワード線ＷＬ及び絶縁層ＯＬの端部が階段状となった階段部ＳＴＲとを備える。
【００２１】
メモリ部ＭＥＭには、積層体ＬＭを貫通してソース線ＳＬまで到達する複数のピラーＰＬがマトリクス状に配置されている。ピラーＰＬは、柱状構造を有し、その中心部から順に、コア層ＣＲ、チャネル層ＣＮ、及びメモリ層ＭＥを備える。チャネル層ＣＮはピラーＰＬの底部にも配置される。コア層ＣＲは例えばＳｉＯ２層等である。チャネル層ＣＮは、例えばアモルファスシリコン層またはポリシリコン層等である。メモリ層ＭＥは、例えばＳｉＯ２層／ＳｉＮ層／ＳｉＯ２層等の積層構造を有する。チャネル層ＣＮの上端には、例えばビット線等の上層配線に接続されるプラグＣＨが配置される。
【００２２】
このような構造を有することにより、ピラーＰＬと各ワード線ＷＬとの交差部にはメモリセルＭＣが形成される。ワード線ＷＬからメモリセルＭＣに所定の電圧が印加され、メモリセルＭＣに所定の電荷が保持されることで、メモリセルＭＣは不揮発にデータを記憶する。ワード線ＷＬからメモリセルＭＣに所定の電圧が印加されることで、メモリセルＭＣに記憶されたデータが読み出される。
【００２３】
ただし、積層体ＬＭの最下層および最上層の導電層を含む１つ以上の導電層は、選択ゲート線として機能してもよい。この場合、選択ゲート線とピラーＰＬとの交差部には選択ゲートが形成される。選択ゲート線から選択ゲートに所定の電圧が印加され、選択ゲートがオンまたはオフすることで、所定のピラーＰＬに形成されるメモリセルＭＣを動作対象のメモリセルＭＣとして選択することができる。
【００２４】
階段部ＳＴＲは、１層のワード線ＷＬおよびその上層の１層の絶縁層ＯＬを１段分として、メモリ部ＭＥＭ側へと昇段していく階段状の形状を有する。図２の例では、下層側から、ワード線ＷＬ１及び絶縁層ＯＬ１が最下段であり、ワード線ＷＬ８及び絶縁層ＯＬ８が８段目の段であり、ワード線ＷＬ１５及び絶縁層ＯＬ１５が最上段である。すなわち、階段部ＳＴＲは、図２の長手方向左側のスクライブライン３０に面する。
【００２５】
階段部ＳＴＲは、その全体が、例えば積層体ＬＭの上面以上の高さまで絶縁層５６に覆われている。階段部ＳＴＲの各段には、上層配線に接続されるコンタクトＣＣが配置される。コンタクトＣＣは、絶縁層５６および各段の上層の絶縁層ＯＬを貫通してワード線ＷＬに接続される。このような構造を有することにより、個々のワード線ＷＬを引き出して上層配線に接続することができる。
【００２６】
階段部ＳＴＲの各段は、平坦部であるテラス部と段差部であるステップ部とが、概ね、階段部ＳＴＲの昇降方向（Ｘ方向）と交わるＹ方向に延びる。そのＹ方向の略中央部において、少なくとも幾つかの段はメモリ部ＭＥＭ側へと窪む凹部ＤＮＴを有する。また、Ｙ方向の両端部において、少なくとも幾つかの段は、メモリ部ＭＥＭ側へと後退していく丸みを帯びた形状を有していてもよい。この場合、各段のテラス部とステップ部との接線はＭ字型の形状を有する。なお、各段のＹ方向の略中央部とは、４つのスリットＳＴにより３分割される階段部ＳＴＲの全体における略中央部である。また、各段のＹ方向の両端部とは、４つのスリットＳＴにより３分割される階段部ＳＴＲの全体における両端部である。
【００２７】
階段部ＳＴＲは、幾つかの領域ＡＡ，ＡＢ，ＡＣを有する。領域ＡＡは、２段目のワード線ＷＬ２及び絶縁層ＯＬ２から、５段目のワード線ＷＬ５及び絶縁層ＯＬ５を含む領域である。領域ＡＢは、７段目のワード線ＷＬ７及び絶縁層ＯＬ７から、１０段目のワード線ＷＬ１０及び絶縁層ＯＬ１０を含む領域である。領域ＡＣは、１２段目のワード線ＷＬ１２及び絶縁層ＯＬ１２から、１５段目のワード線ＷＬ１５及び絶縁層ＯＬ１５を含む領域である。
【００２８】
各領域ＡＡ，ＡＢ，ＡＣ内において、凹部ＤＮＴの窪み量は、上側の段、つまり、スクライブライン３０から遠い側の段ほど小さくなる。例えば、領域ＡＡ内では、２段目の凹部ＤＮＴの窪み量が最も大きく、５段目の凹部ＤＮＴの窪み量が最も小さい。領域ＡＢ内では、７段目の凹部ＤＮＴの窪み量が最も大きく、１０段目の凹部ＤＮＴの窪み量が最も小さい。領域ＡＣ内では、１２段目の凹部ＤＮＴの窪み量が最も大きく、１５段目の凹部ＤＮＴの窪み量が最も小さい。
【００２９】
また、各領域ＡＡ，ＡＢ，ＡＣ間において、凹部ＤＮＴの窪み量は、上側の領域、つまり、スクライブライン３０から遠い側の領域ほど小さくなる。例えば、領域ＡＡにおける２段目の凹部ＤＮＴの窪み量は、領域ＡＢにおける７段目の凹部ＤＮＴの窪み量より大きく、領域ＡＢにおける７段目の凹部ＤＮＴの窪み量は、領域ＡＣにおける１２段目の凹部ＤＮＴの窪み量より大きい。また、領域ＡＡにおける５段目の凹部ＤＮＴの窪み量は、領域ＡＢにおける１０段目の凹部ＤＮＴの窪み量より大きく、領域ＡＢにおける１０段目の凹部ＤＮＴの窪み量は、領域ＡＣにおける１５段目の凹部ＤＮＴの窪み量より大きい。
【００３０】
なお、積層体ＬＭはＹ方向側の両端部にも階段状の形状を有していてもよい。
【００３１】
スクライブライン３０内の階段部ＳＴＲに面する側であって、階段部ＳＴＲのＹ方向両端部の近傍には、基板１０ｃを覆う絶縁層５５上に積層体ＬＭｄが配置されている。
【００３２】
積層体ＬＭｄは、第２の絶縁層と第３の絶縁層とが複数交互に積層された構造を有する。第２の絶縁層は例えばＳｉＮ層等である。第３の絶縁層は、例えば積層体ＬＭを構成する絶縁層ＯＬと同種のＳｉＯ２層等である。
【００３３】
積層体ＬＭｄは、例えば基板１０ｃの端部へと昇段していく階段状の階段部ＳＴＲｄを有する。すなわち、階段部ＳＴＲｄはセルアレイ領域２０に面し、セルアレイ領域２０内の階段部ＳＴＲに対向する。図２（ｂ）の例では、階段部ＳＴＲｄが５段の階段形状を有しているが、階段部ＳＴＲｄの段数は任意である。なお、積層体ＬＭｄは、Ｙ方向側の両端部にも階段状の形状を有していてもよい。
【００３４】
階段部ＳＴＲｄは、その全体が、積層体ＬＭの階段部ＳＴＲと同様、例えば積層体ＬＭｄの上端以上の高さまで絶縁層５６に覆われている。
【００３５】
（半導体記憶装置の製造方法の例）
次に、図３〜図１９を用いて、半導体記憶装置１の製造方法の例について説明する。図３を除く各図は、実施形態にかかる半導体記憶装置１の製造方法の一工程を示す断面図および平面図である。また、図４〜図１７の（ａ）は、後にプレーンとなる領域の断面図であり、図２（ａ）に対応している。図４〜図１７の（ｂ）は、後にセルアレイ領域２０及びスクライブライン３０となる領域の一部平面図であり、図２（ｂ）に対応している。
【００３６】
まず、基板１０ｃに切り出される前のシリコンウェハ等のウェハに周辺回路ＰＥＲが形成され、第２の絶縁層と第３の絶縁層とが複数交互に積層された積層体が形成されたものを準備する。周辺回路ＰＥＲは、例えば通常の半導体回路の形成手法を用いて形成することができる。その後、積層体の一部を覆うレジストパターンを形成する。
【００３７】
図３は、実施形態にかかる半導体記憶装置１の製造方法の一工程におけるレジストパターン６１，７１の配置例を示す平面図である。図３に示すように、ウェハ１０上には、セルアレイ領域２０が、ダイシングラインであるスクライブライン５０を介してマトリクス状に配置されている。スクライブライン５０は、ダイシングにより消失する領域であるスクライブライン４０と、消失せずにダイシング後の基板１０ｃに残るスクライブライン３０とにより構成される。このウェハ１０上の略全面には、第２の絶縁層と第３の絶縁層との積層体が形成されている。
【００３８】
また、ウェハ１０上には、積層体の一部を覆って第１のマスクパターンとしてのレジストパターン６１、及び第２のマスクパターンとしてのレジストパターン７１が形成される。レジストパターン６１は、セルアレイ領域２０のプレーンとなる部分を覆うよう形成される。レジストパターン７１は、Ｘ方向に並ぶ２つのプレーン間のスクライブライン５０、つまり、２つのスクライブライン３０及び１つのスクライブライン４０に亘って形成される。
【００３９】
より具体的には、Ｘ方向に並ぶ２つのプレーン間において、レジストパターン７１は、レジストパターン６１の角部と対向する位置から、レジストパターン６１の中央に向かってＹ方向に延びる。ただし、レジストパターン７１は、レジストパターン６１の中央部に対向する位置には形成されない。
【００４０】
ここで、レジストパターン６１の角部とは、例えば１つのプレーンを覆うレジストパターン６１の４つの角部のうち、少なくとも２つの方向がスクライブライン３０に囲まれた領域である。つまり、Ｘ方向に並ぶ複数のプレーンにおいて、セルアレイ領域２０内の２つのプレーンの内側の角部は上記の例に該当しない。１つの方向、すなわち、Ｙ方向でしかスクライブライン３０に面していないからである。よって、１つのプレーンを覆うレジストパターン６１の４つの角部のうち、セルアレイ領域２０の外側に面する２つの角部が上記の例に該当し、これらの２つの角部の外側にレジストパターン７１が配置される。
【００４１】
１つのレジストパターン６１のＹ方向の長さを「ｄ」としたとき、１つのレジストパターン７１のＹ方向の長さは例えば「ｄ／４」より大きいことが好ましい。また、１つのレジストパターン６１のＹ方向の中心を通る中心線に対して、２対のレジストパターン７１が互いに線対称となるよう配置されていることが好ましい。
【００４２】
レジストパターン６１，７１をこのような配置とすることで、レジストパターン６１の中央部付近におけるレジストパターン６１，７１の合計の被覆率ＣＶａと、レジストパターン６１のセルアレイ領域２０外側に面する角部付近におけるレジストパターン６１，７１の合計の被覆率ＣＶｂとが略等しくなる。ここで、レジストパターン６１，７１の被覆率ＣＶａ，ＣＶｂとは、ウェハ１０の単位面積あたりにおいて、レジストパターン６１，７１が形成されている領域の面積である。
【００４３】
図４に、第２の絶縁層としての絶縁層ＮＬと、第１の絶縁層または第３の絶縁層としての絶縁層ＯＬとが複数交互に積層された積層体ＬＭｓ上に、レジストパターン６１，７１が形成された状態を示す。絶縁層ＮＬは、後の処理でタングステン層またはモリブデン層等に置き換え可能な犠牲層であって、例えばＳｉＮ層である。絶縁層ＯＬは、上述の積層体ＬＭ，ＬＭｄを構成する絶縁層ＯＬと同一の層であって、例えばＳｉＯ２層等である。
【００４４】
レジストパターン６１のスクライブライン３０に面する側の端部は、メモリ部ＭＥＭからの距離が、後に形成される階段部ＳＴＲの最下段のステップ部、つまり、階段部ＳＴＲの先端部分と略等しい。レジストパターン７１は、後に積層体ＬＭｄが形成される位置に配置される。
【００４５】
図５に示すように、レジストパターン６１をマスクに、積層体ＬＭｓの露出部分の最上層の絶縁層ＯＬ１５，ＮＬ１５を除去する。このとき、スクライブライン３０においても、レジストパターン７１がマスクとなって、絶縁層ＯＬ１５，ＮＬ１５の一部が除去される。
【００４６】
図６に示すように、レジストパターン６１をＯ２プラズマ等によりスリミングしてレジストパターン６１ａを形成する。これにより、レジストパターン６１ａが後退し、新たに最上層の絶縁層ＯＬ１５，ＮＬ１５が露出する。このとき、レジストパターン６１ａの後退量は、例えば、後に形成される階段部ＳＴＲの１段分のテラス部のＸ方向の幅と同程度とする。
【００４７】
またこのとき、レジストパターン７１もＯ２プラズマ等によりスリミングされてレジストパターン７１ａが形成される。上述のようにレジストパターン６１の中央部付近におけるレジストパターン６１，７１の合計の被覆率と、レジストパターン６１の角部付近におけるレジストパターン６１，７１の合計の被覆率とは略等しい。後述するように、レジストパターン７１をレジストパターン６１の角部に近接させ、レジストパターン６１の中央部付近と角部付近とで被覆率が等しくなると、レジストパターン６１のスリミングレートが中央部付近と角部付近とで均一となりやすい。よって、レジストパターン６１ａの後退量が、中央付近と角部付近とで略等しくなる。
【００４８】
図６の例によれば、レジストパターン６１のスリミングレートは端部付近よりも中央部付近において若干速く、レジストパターン６１ａの後退量は端部付近よりも中央部付近において若干大きくなる。これにより、レジストパターン７１ａに対向する側のレジストパターン６１ａの端部は、Ｙ方向の中央部付近において、レジストパターン７１ａとは反対側、つまり、セルアレイ領域２０の内側へと窪む。
【００４９】
図７に示すように、レジストパターン６１ａをマスクに、積層体ＬＭｓの新たに露出した最上層の絶縁層ＯＬ１５，ＮＬ１５を除去する。これにより、絶縁層ＯＬ１５，ＮＬ１５は、レジストパターン６１ａの形状が転写された凹部ＤＮＴを有する形状となる。また、積層体ＬＭｓの既に絶縁層ＯＬ１５，ＮＬ１５が除去された部分では、最上層の下層の絶縁層ＯＬ１４，ＮＬ１４が除去される。絶縁層ＯＬ１４，ＮＬ１４は、元々のレジストパターン６１の形状を引き継ぎ、凹部ＤＮＴを有さない形状となる。
【００５０】
このとき、スクライブライン３０においても、レジストパターン７１ａがマスクとなって、絶縁層ＯＬ１５，ＮＬ１５の一部と、絶縁層ＯＬ１４，ＮＬ１４の一部とが除去される。
【００５１】
図８に示すように、レジストパターン６１ａをＯ２プラズマ等によりスリミングしてレジストパターン６１ｂを形成する。これにより、レジストパターン６１ｂが後退し、新たに最上層の絶縁層ＯＬ１５，ＮＬ１５が露出する。
【００５２】
このとき、レジストパターン７１ａもスリミングされてレジストパターン７１ｂが形成され、レジストパターン７１ｂに対向する側のレジストパターン６１ｂの端部は、Ｙ方向の中央部付近において、レジストパターン７１ｂとは反対側へと窪む。ただし、レジストパターン６１ａ，７１ａの距離はレジストパターン６１，７１の距離よりも遠く、この場合、レジストパターン７１ａによるレジストパターン６１ａのスリミングレートへの影響が若干弱まる。このため、レジストパターン６１ｂの窪み量は、レジストパターン６１ａの窪み量よりも小さい。
【００５３】
図９に示すように、レジストパターン６１ｂをマスクに、積層体ＬＭｓの新たに露出した最上層の絶縁層ＯＬ１５，ＮＬ１５を除去する。これにより、絶縁層ＯＬ１５，ＮＬ１５は、レジストパターン６１ｂの形状が転写された凹部ＤＮＴを有する形状となる。
【００５４】
また、積層体ＬＭｓの既に絶縁層ＯＬ１５，ＮＬ１５が除去された部分では、最上層の下層の絶縁層ＯＬ１４，ＮＬ１４が除去される。絶縁層ＯＬ１４，ＮＬ１４は、レジストパターン６１ａの形状を引き継ぎ、絶縁層ＯＬ１５，ＮＬ１５よりも大きな凹部ＤＮＴを有する形状となる。
【００５５】
また、積層体ＬＭｓの既に絶縁層ＯＬ１４，ＮＬ１４が除去された部分では、更に下層の絶縁層ＯＬ１３，ＮＬ１３が除去される。絶縁層ＯＬ１３，ＮＬ１３は、レジストパターン６１の形状を引き継ぎ、凹部ＤＮＴを有さない形状となる。
【００５６】
このとき、スクライブライン３０においても、レジストパターン７１ｂがマスクとなって、絶縁層ＯＬ１５，ＮＬ１５の一部と、絶縁層ＯＬ１４，ＮＬ１４の一部と、絶縁層ＯＬ１３，ＮＬ１３の一部とが順次、除去される。
【００５７】
図１０に示すように、レジストパターン６１ｂ，７１ｂのスリミングによりレジストパターン６１ｃ、７１ｃを形成し、図１１に示すように、絶縁層ＯＬ１５〜ＯＬ１２，ＮＬ１５〜ＮＬ１２を除去する。また、図１２に示すように、レジストパターン６１ｃ，７１ｃのスリミングによりレジストパターン６１ｄ、７１ｄを形成し、図１３に示すように、絶縁層ＯＬ１５〜ＯＬ１１，ＮＬ１５〜ＮＬ１１を除去する。
【００５８】
これらの処理により、セルアレイ領域２０内の積層体ＬＭｓの絶縁層ＯＬ１５〜ＯＬ１１，ＮＬ１５〜ＮＬ１１に、５段の階段形状が形成される。最下段の絶縁層ＯＬ１１，ＮＬ１１は、レジストパターン６１の形状を引き継いで凹部ＤＮＴを有さない。それ以外の絶縁層ＯＬ１５〜ＯＬ１２，ＮＬ１５〜ＮＬ１２は、スリミングされたレジストパターン６１ａ〜６１ｄの形状を引き継いで、上層ほど窪み量が小さくなる凹部ＤＮＴを有する。
【００５９】
このような形状は、この後の処理で、最下層を含む絶縁層ＯＬ５〜ＯＬ１及びワード線ＷＬ５〜ＷＬ１に引き継がれる。これらの層のうち、絶縁層ＯＬ５〜ＯＬ２及びワード線ＷＬ５〜ＷＬ２は領域ＡＡに含まれる層である。このように、領域ＡＡの各段の上述の形状は、レジストパターン６１の複数回のスリミングに起因して形成される。
【００６０】
一方、スクライブライン３０内の積層体ＬＭｓの絶縁層ＯＬ１５〜ＯＬ１１，ＮＬ１５〜ＮＬ１１も階段形状となる。
【００６１】
この後、レジストパターン６１ｄ、７１ｄを剥離する。
【００６２】
図１４に示すように、積層体ＬＭｓの一部を覆ってレジストパターン６２，７２を形成する。レジストパターン６２は、セルアレイ領域２０のプレーンとなる部分を覆うよう形成される。ただし、レジストパターン６２の、レジストパターン７２に対向する側の端部は、最後に形成された最上段の絶縁層ＯＬ１５，ＮＬ１５のステップ部の位置より、テラス部の幅分、レジストパターン７２から後退した位置に配置される。
【００６３】
レジストパターン７２は、Ｘ方向に並ぶ２つのプレーン間の２つのスクライブライン３０及び１つのスクライブライン４０に亘って、レジストパターン７１と略同じ位置に形成される。つまり、レジストパターン７２も、レジストパターン６２の中央部に対向する位置には形成されない。
【００６４】
レジストパターン６２，７２においても、レジストパターン６２の中央部付近におけるレジストパターン６２，７２の合計の被覆率と、レジストパターン６２の角部付近におけるレジストパターン６２，７２の合計の被覆率とは略等しい。
【００６５】
上述の図４〜図１３までと同様、レジストパターン６２，７２をスリミングしながら、新たに露出した絶縁層ＯＬ１５〜ＯＬ６，ＮＬ１５〜ＮＬ６を順次、階段状に除去していく。
【００６６】
図１５に示すように、スリミングと絶縁層ＯＬ，ＮＬの除去とを繰り返すことで、レジストパターン６２はスリミングされてレジストパターン６２ｄとなり、セルアレイ領域２０内の積層体ＬＭｓの絶縁層ＯＬ１５〜ＯＬ６，ＮＬ１５〜ＮＬ６に、新たに１０段の階段形状が形成される。最下段を含む絶縁層ＯＬ１０〜ＯＬ６，ＮＬ１０〜ＮＬ６は、レジストパターン６１，６１ａ〜６１ｄの形状を引き継ぐ。それらの上層の絶縁層ＯＬ７，ＮＬ７は、レジストパターン６２の形状を引き継いで凹部ＤＮＴを有さない。それ以外の絶縁層ＯＬ１５〜ＯＬ１１，ＮＬ１５〜ＮＬ１１は、スリミングされたレジストパターン６２ａ〜６２ｄの形状を引き継いで、上層ほど窪み量が小さくなる凹部ＤＮＴを有する。
【００６７】
ただし、元々、レジストパターン６２，７２間は、レジストパターン６１，７１間よりも離れている。この場合、レジストパターン６２，７２のスリミングにおいては、レジストパターン７２，７２ａ〜７２ｃによるレジストパターン６２，６２ａ〜６２ｃのスリミングレートへの影響が、レジストパターン７１，７１ａ〜７１ｃによるレジストパターン６１，６１ａ〜６１ｃのスリミングレートへの影響よりも弱まる。このため、レジストパターン６２ａ〜６２ｄの窪み量は、レジストパターン６１ａ〜６１ｄの窪み量より相対的に小さくなる。よって、絶縁層ＯＬ１５〜ＯＬ１２，ＮＬ１５〜ＮＬ１２の凹部ＤＮＴの窪み量も、絶縁層ＯＬ１０〜ＯＬ７，ＮＬ１０〜ＮＬ７の凹部ＤＮＴの窪み量より相対的に小さくなる。
【００６８】
絶縁層ＯＬ１５〜ＯＬ１１，ＮＬ１５〜ＮＬ１１のこのような形状は、この後の処理で、絶縁層ＯＬ１０〜ＯＬ６及びワード線ＷＬ１０〜ＷＬ６に引き継がれる。これらの層のうち、絶縁層ＯＬ１０〜ＯＬ７及びワード線ＷＬ１０〜ＷＬ７は領域ＡＢに含まれる層である。このように、領域ＡＢの各段の上述の形状は、レジストパターン６２の複数回のスリミングに起因して形成される。
【００６９】
一方、スクライブライン３０内の積層体ＬＭｓの絶縁層ＯＬ１５〜ＯＬ６，ＮＬ１５〜ＮＬ６にも新たに階段形状が形成される。ただし、スクライブライン３０内においては、レジストパターン７２をレジストパターン７１と略同じ位置に形成しているため、スクライブライン３０内の積層体ＬＭｓの階段形状は、例えばセルアレイ領域２０内の積層体ＬＭｓの階段形状のように規則的な形状となっていない場合がある。また、スクライブライン３０内の階段形状の段数も、例えばセルアレイ領域２０内の階段形状の段数と異なる場合がある。
【００７０】
この後、レジストパターン６２ｄ、７２ｄを剥離する。
【００７１】
図１６に示すように、積層体ＬＭｓの一部を覆ってレジストパターン６３，７３を形成する。レジストパターン６３は、セルアレイ領域２０のプレーンとなる部分を覆うよう形成される。ただし、レジストパターン６３の、レジストパターン７３に対向する側の端部は、最後に形成された最上段の絶縁層ＯＬ１５，ＮＬ１５のステップ部の位置より、テラス部の幅分、レジストパターン７３から後退した位置に配置される。
【００７２】
レジストパターン７３は、Ｘ方向に並ぶ２つのプレーン間の２つのスクライブライン３０及び１つのスクライブライン４０に亘って、レジストパターン７１，７２と略同じ位置に形成される。つまり、レジストパターン７３も、レジストパターン６３の中央部に対向する位置には形成されない。
【００７３】
レジストパターン６３，７３においても、レジストパターン６３の中央部付近におけるレジストパターン６３，７３の合計の被覆率と、レジストパターン６３の角部付近におけるレジストパターン６３，７３の合計の被覆率とは略等しい。
【００７４】
上述の図４〜図１３まで、あるいは、図１４〜図１５までと同様、レジストパターン６３，７３をスリミングしながら、新たに露出した絶縁層ＯＬ５〜ＯＬ１，ＮＬ５〜ＮＬ１を順次、階段状に除去していく。
【００７５】
図１７に示すように、スリミングと絶縁層ＯＬ，ＮＬの除去とを繰り返すことで、レジストパターン６３はスリミングされてレジストパターン６３ｄとなり、セルアレイ領域２０内の積層体ＬＭｓの絶縁層ＯＬ１５〜ＯＬ１，ＮＬ１５〜ＮＬ１に、新たに１５段の階段形状が形成される。最下段を含む絶縁層ＯＬ５〜ＯＬ１，ＮＬ５〜ＮＬ１は、レジストパターン６１，６１ａ〜６１ｄの形状を引き継ぐ。それらの上層の絶縁層ＯＬ１０〜ＯＬ６，ＮＬ１０〜ＮＬ６は、レジストパターン６２，６２ａ〜６２ｄの形状を引き継ぐ。それらの上層の絶縁層ＯＬ１１，ＮＬ１１は、レジストパターン６３の形状を引き継いで凹部ＤＮＴを有さない。それ以外の絶縁層ＯＬ１５〜ＯＬ１２，ＮＬ１５〜ＮＬ１２は、スリミングされたレジストパターン６３ａ〜６３ｄの形状を引き継いで、上層ほど窪み量が小さくなる凹部ＤＮＴを有する。
【００７６】
レジストパターン６３，７３間は、レジストパターン６２，７２間よりも更に離れている。このため、レジストパターン６３ａ〜６３ｄの窪み量は、レジストパターン６２ａ〜６２ｄの窪み量より相対的に更に小さくなる。よって、絶縁層ＯＬ１５〜ＯＬ１２，ＮＬ１５〜ＮＬ１２の凹部ＤＮＴの窪み量も、絶縁層ＯＬ１０〜ＯＬ７，ＮＬ１０〜ＮＬ７の凹部ＤＮＴの窪み量より相対的に更に小さくなる。
【００７７】
絶縁層ＯＬ１５〜ＯＬ１１，ＮＬ１５〜ＮＬ１１のこのような形状は、この後の処理で、絶縁層ＯＬ１５〜ＯＬ１１及びワード線ＷＬ１５〜ＷＬ１１に引き継がれる。これらの層のうち、絶縁層ＯＬ１５〜ＯＬ１２及びワード線ＷＬ１５〜ＷＬ１２は領域ＡＣに含まれる層である。このように、領域ＡＣの各段の上述の形状は、レジストパターン６３の複数回のスリミングに起因して形成される。
【００７８】
一方、スクライブライン３０内の積層体ＬＭｓの絶縁層ＯＬ１５〜ＯＬ１，ＮＬ１５〜ＮＬ１にも新たに階段形状が形成される。これにより、セルアレイ領域２０内の積層体ＬＭｓとスクライブライン３０内の積層体ＬＭｓとが分断され、スクライブライン３０内においては、階段形状を有するダミーの積層体ＬＭｄが得られる。
【００７９】
ただし、スクライブライン３０内においては、レジストパターン７３をレジストパターン７１，７２と略同じ位置に形成しているため、スクライブライン３０内の積層体ＬＭｄの階段形状は、例えばセルアレイ領域２０内の積層体ＬＭｓの階段形状のように規則的な形状となっていない場合がある。また、スクライブライン３０内の階段形状の段数も、例えばセルアレイ領域２０内の階段形状の段数と異なる場合がある。
【００８０】
なお、上述の例では、主にＸ方向、つまり、積層体ＬＭ，ＬＭｄが互いに対向する側において、階段形状を形成することについて説明した。しかし、レジストパターン６１〜６３，７１〜７３のスリミングにおいては、Ｘ方向のみならずＹ方向にもレジストパターン６１〜６３，７１〜７３がスリミングされる。よって、積層体ＬＭ，ＬＭｄのＹ方向側にも階段形状が形成されてもよい。
【００８１】
この後、レジストパターン６３ｄ、７３ｄを剥離する。
【００８２】
図１８（ａ）に示すように、メモリ部ＭＥＭの積層体ＬＭｓに形成した階段形状を覆うように、例えば積層体ＬＭｓの上面の高さまで絶縁層５６を形成する。このとき、スクライブライン３０の積層体ＬＭｄも絶縁層５６で覆われる。また、積層体ＬＭｓの階段形状の内側に、積層体ＬＭｓを貫通し、ソース線ＳＬまで到達する複数のメモリホールＭＨを形成する。
【００８３】
図１８（ｂ）に示すように、メモリホールＭＨの内壁側から、メモリ層ＭＥ、チャネル層ＣＮ、及びコア層ＣＲを順に形成する。チャネル層ＣＮはメモリホールＭＨの底部にも形成する。これにより、複数のピラーＰＬが形成される。
【００８４】
その後、積層体ＬＭｓを貫通し、メモリ部ＭＥＭ内をＸ方向に延びる複数のスリットＳＴ（図２（ｂ）参照）を形成する。この時点で、スリットＳＴ内には何も充填しない。
【００８５】
図１９（ａ）に示すように、スリットＳＴを介してメモリ部ＭＥＭ内の積層体ＬＭｓの絶縁層ＮＬを除去する。これにより、複数の絶縁層ＯＬ間に、絶縁層ＮＬが除去された空隙を有する積層体ＬＭｇが形成される。ただし、スクライブライン３０内にはスリットＳＴは形成されておらず、スクライブライン３０内の積層体ＬＭｄの絶縁層ＮＬは除去されない。
【００８６】
図１９（ｂ）に示すように、スリットＳＴを介して積層体ＬＭｇの絶縁層ＯＬ間の空隙にタングステンまたはモリブデン等の導電材料を充填する。これにより、複数の絶縁層ＯＬ間にワード線ＷＬが積層され、かつ、端部に階段部ＳＴＲを有する積層体ＬＭが形成される。ただし、スクライブライン３０内にはスリットＳＴは形成されておらず、スクライブライン３０内の積層体ＬＭｄの絶縁層ＮＬはワード線ＷＬに置換されない。
【００８７】
この後、ピラーＰＬのチャネル層ＣＮ上にプラグＣＨを形成し、階段部ＳＴＲの各段にコンタクトＣＣを形成し、さらに、これらの上層配線を形成する。
【００８８】
また、これらの構造が形成されたウェハ１０は、スクライブライン５０に沿ってダイシングされ、基板１０ｃに切り出される。このとき、スクライブライン４０を構成するウェハ１０と共に、スクライブライン４０上に形成された積層体ＬＭｄも消失し、スクライブライン３０の端部に積層体ＬＭｄが配置された半導体記憶装置１が製造される。
【００８９】
以上により、実施形態の半導体記憶装置１の製造処理が終了する。
【００９０】
（比較例）
図２０は、比較例にかかる半導体記憶装置の製造処理の一例について示す図である。
【００９１】
図２０（ａ）に示すように、比較例の半導体記憶装置の製造処理では、レジストパターン６０’のスリミングの際、スクライブライン４０’等にレジストパターンを配置しない。このため、スクライブライン４０’に面するレジストパターン６０’の角部付近における被覆率ＣＶｂ’は、レジストパターン６０’の中央部付近における被覆率ＣＶａ’よりも小さくなる。
【００９２】
これにより、スリミングの際、レジストパターン６０’の角部付近におけるＯ２プラズマ中のエッチャントが、レジストパターン６０’の中央部付近よりも過剰気味になる。よって、レジストパターン６０’の角部付近におけるスリミングレートが、レジストパターン６０’の中央部付近よりも速くなる。結果、スリミングを繰り返すごとに、スリミングされたレジストパターン６０ａ’，６０ｂ’は、後退の速い角部が丸みを帯び、中央部が突出した形状となる。
【００９３】
図２０（ｂ）に示すように、レジストパターン６０ａ’，６０ｂ’をマスクに、メモリ部内の積層体の階段部を形成すると、上層の段ほど湾曲していき、各段に配置されるべきコンタクトＣＣ’の位置が段からずれてしまう恐れがある（図中、矢印参照）。
【００９４】
実施形態の半導体記憶装置１によれば、階段部ＳＴＲを形成するためのレジストパターン６１〜６３のスリミングを行うときには、レジストパターン６１〜６３の角部に対向する位置にレジストパターン７１〜７３をそれぞれ配置する。
【００９５】
これにより、レジストパターン６１〜６３の角部において、Ｏ２プラズマ中のエッチャントが過剰気味となることを抑制することができる。換言すれば、過剰なエッチャントを、レジストパターン７１〜７３によって消費させることができる。よって、レジストパターン６１〜６３の中央部と比べて角部においてスリミングレートが高まってしまい、レジストパターン６１〜６３の角部が急速に後退してしまうことを抑制することができる。
【００９６】
実施形態の半導体記憶装置１によれば、中央部と角部とでスリミングによる後退量が略等しいレジストパターン６１ａ〜６１ｄ，６２ａ〜６２ｄ，６３ａ〜６３ｄを用いて階段部ＳＴＲを形成する。これにより、階段部ＳＴＲの各段が湾曲してしまうことを抑制し、コンタクトＣＣをより確実に各段に配置することができる。また、例えば階段部ＳＴＲの各段のテラス部の幅を広げなくともコンタクトＣＣを各段に配置することができ、半導体記憶装置１のサイズを小さくすることができる。
【００９７】
実施形態の半導体記憶装置１によれば、レジストパターン６１ａ〜６１ｄ，６２ａ〜６２ｄ，６３ａ〜６３ｄの中央部と角部との１回あたりのスリミング量が略等しくなるよう調整することができるので、１つのレジストパターンにおけるスリミング回数を増やすことができ、製造コストを低減することができる。
【００９８】
なお、当初のレジストパターン７１〜７３のＹ方向の長さ、Ｘ方向の長さ、レジストパターン６１〜６３との距離を適宜調節することで、レジストパターン６１ａ〜６１ｄ，６２ａ〜６２ｄ，６３ａ〜６３ｄの中央部と角部との１回あたりのスリミング量をより均一にすることができる。これにより、レジストパターン６１ａ〜６１ｄ，６２ａ〜６２ｄ，６３ａ〜６３ｄの、スクライブライン３０に面し、Ｙ方向に延びる端部をより一層、直線的に形成することができる。
【００９９】
（変形例１）
次に、図２１及び図２２を用いて、実施形態の変形例１の半導体記憶装置について説明する。変形例１の半導体記憶装置は、ダミーの積層体が配置される領域が実施形態とは異なる。
【０１００】
図２１は、実施形態の変形例１にかかる半導体記憶装置の製造方法の一工程におけるレジストパターン６４，７４の配置例を示す平面図である。図２１に示すように、変形例１の半導体記憶装置の製造処理において、階段部を形成するにあたり、第１のマスクパターンとしてのレジストパターン６４と、第２のマスクパターンとしてのレジストパターン７４とが、ウェハ１０上の積層体の一部を覆うように形成される。
【０１０１】
レジストパターン６４は、例えば上述の実施形態の例と同様に、セルアレイ領域２０のプレーンとなる部分を覆うよう形成される。
【０１０２】
レジストパターン７４は、Ｘ方向に並ぶ２つのプレーン間において、レジストパターン６４のセルアレイ領域２０外側に面する角部と対向する位置から、レジストパターン６４の中央に対向する位置に向かってＹ方向に延びるとともに、レジストパターン６４の中央とは反対方向にも延びる。つまり、レジストパターン７４は、レジストパターン６４の角部から、Ｙ方向のスクライブライン３０側へと突出している。このときの突出量は、例えば１０μｍ以上、より好ましくは１００μｍ以上である。変形例１の構成においても、１つのレジストパターン６４のＹ方向の中心を通る中心線に対して、２対のレジストパターン７４が互いに線対称となるよう配置されていることが好ましい。
【０１０３】
図２２は、実施形態の変形例１にかかる半導体記憶装置１ａの構成の一例を模式的に示す図である。図２２に示すように、上述のように配置されたレジストパターン６４，７４に基づき製造された変形例１の半導体記憶装置１ａは、ダミーの積層体ＬＭｄａの少なくとも底面が、セルアレイ領域２０の外側に面する積層体ＬＭの角部と対向する位置から、Ｙ方向のスクライブライン３０側へと突出している。このときの突出量は、例えば１０μｍ以上、より好ましくは１００μｍ以上である。
【０１０４】
変形例１の半導体記憶装置１ａによれば、レジストパターン７４がレジストパターン６４の角部から所定量突出することで、レジストパターン６４の中央部と角部とで、レジストパターン６４，７４の被覆率が等しくなるよう、より精密に調整することができる。
【０１０５】
変形例１の半導体記憶装置１ａによれば、レジストパターン７４がレジストパターン６４の角部から所定量突出することで、レジストパターン６４の角部において、Ｙ方向のスクライブライン３０に面した側のスリミング量も抑えることができる。よって、メモリ部において、より直線的な段を有する階段部が得られる。
【０１０６】
（変形例２）
次に、図２３及び図２４を用いて、実施形態の変形例２の半導体記憶装置について説明する。変形例２の半導体記憶装置は、半導体記憶装置が備えるプレーンの個数が実施形態とは異なる。
【０１０７】
図２３は、実施形態の変形例２にかかる半導体記憶装置の製造方法の一工程におけるレジストパターン６５，７５の配置例を示す平面図である。図２３に示すように、変形例２の半導体記憶装置は、１つのセルアレイ領域２１に４つのプレーンを有する。
【０１０８】
変形例２の半導体記憶装置の製造処理において、階段部を形成するにあたり、第１のマスクパターンとしてのレジストパターン６５と、第２のマスクパターンとしてのレジストパターン７５とが、ウェハ１０に形成されたワード線への置換前の積層体上に形成される。
【０１０９】
レジストパターン６５は、セルアレイ領域２１のプレーンとなる部分を覆うよう形成される。
【０１１０】
レジストパターン７５は、Ｘ方向に並ぶ４つのプレーン間において、Ｙ方向の片側のレジストパターン６５の角部と対向する位置から、Ｙ方向のもう一方側のレジストパターン６５と対向する位置に向かってＹ方向に延びる。
【０１１１】
ここで、レジストパターン６５の角部は、例えば１つのプレーンを覆うレジストパターン６５の４つの角部のうち、少なくとも２方向がスクライブライン３０に囲まれた角部である。つまり、セルアレイ領域２１内に配置されるレジストパターン６５の各々の角部のうち、レジストパターン６５の上記角部は、セルアレイ領域２１の角部と一致する位置にある角部である。レジストパターン７５は、セルアレイ領域２１の角部と対向する位置から、セルアレイ領域２１の中央部と対向する位置に向かってＹ方向に延びる。そして、レジストパターン７５は、セルアレイ領域２１の中央部、つまり、セルアレイ領域２１内においてＹ方向に並ぶ２つのレジストパターン６５間に対向する位置には形成されない。
【０１１２】
このように、４つのプレーンが１つのセルアレイ領域２１内に配置され、Ｙ方向に並ぶ複数のプレーン間にスクライブライン３０が配置されないときは、Ｙ方向に並ぶ複数のプレーンにそれぞれ形成される複数のレジストパターン６５を１つのレジストパターン群とみなし、そのレジストパターン群の角部付近にレジストパターン７５をそれぞれ配置すればよい。１つのセルアレイ領域２１内に配置される４つのプレーン間の間隔は充分に小さく、被覆率差によるスリミングレート差およびレジストパターン６５の後退量差は、ほとんど生じないためである。
【０１１３】
なお、変形例２の構成においても、第１のレジストパターンに対する第２のレジストパターンを、第１のレジストパターンの角部からＹ方向のスクライブラインに突出させてもよい。
【０１１４】
図２４は、実施形態の変形例２にかかる半導体記憶装置１ｂ，１ｃの構成の一例を模式的に示す図である。
【０１１５】
図２４（ａ）に示すように、上述のように配置されたレジストパターン６５，７５に基づき製造された変形例２の半導体記憶装置１ｂは、ダミーの積層体ＬＭｄｂが、Ｘ方向のスクライブライン３０において、セルアレイ領域２１内のＹ方向に並ぶ２つのプレーンの角部のうち、２方向がスクライブライン３０に囲まれた角部に対向する位置に配置される。
【０１１６】
図２４（ｂ）に示すように、第２のレジストパターンをＹ方向のスクライブラインに突出させた場合、変形例２の半導体記憶装置１ｃは、ダミーの積層体ＬＭｄｃの少なくとも底面が、プレーンの角部から、Ｙ方向のスクライブライン３０側へと突出する。このときの突出量は、例えば１０μｍ以上、より好ましくは１００μｍ以上である。
【０１１７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１８】
１…半導体記憶装置、１０…ウェハ、１０ｃ…基板、２０…セルアレイ領域、３０…スクライブライン、ＡＡ，ＡＢ，ＡＣ…領域、ＣＣ…コンタクト、ＣＮ…チャネル層、ＣＲ…コア層、ＤＮＴ…凹部、ＬＭ，ＬＭｄ，ＬＭｇ，ＬＭｓ…積層体、ＭＣ…メモリセル、ＭＥ…メモリ層、ＭＥＭ…メモリ部、ＮＬ，ＯＬ…絶縁層、ＰＥＲ…周辺回路、ＰＬ…ピラー、ＳＴ…スリット、ＳＴＲ，ＳＴＲｄ…階段部、ＷＬ…ワード線。
【図１】
2020150075.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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