(57)【要約】【課題】コストや作業時間を低減して、生産性を向上させながら、銀めっき層を含むめっき層全体の厚さを薄く抑え、且つ、封止樹脂との密着性を格段に高くした状態を維持することの可能な半導体素子搭載用部品を提供すること。【解決手段】リードフレーム基材をなす金属板１０の上面、側面、下面のうち、少なくとも上面又は側面に、針状の突起群を有する粗化銀めっき層１１を備えるとともに、粗化銀めっき層における針状の突起群の表面を覆う、補強用めっき層１１αを最表層のめっき層として備え、粗化銀めっき層は、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有し、補強用めっき層の表面は、粗化銀めっき層の針状の突起群を受け継いで、平滑な面の表面積に対する表面積比が、１．３０以上６．００以下となる針状の突起群を有する形状に形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体素子搭載用部品の基材をなす金属板の上面、側面、下面のうち、少なくとも上面又は側面に、針状の突起群を有する粗化銀めっき層を備えるとともに、該粗化銀めっき層における針状の突起群の表面を覆う、補強用めっき層を最表層のめっき層として備え、
前記粗化銀めっき層は、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有し、
前記補強用めっき層の表面は、前記粗化銀めっき層の針状の突起群を受け継いで、平滑な面の表面積に対する表面積比が、１．３０以上６．００以下となる針状の突起群を有する形状に形成されていることを特徴とする半導体素子搭載用部品。
【請求項２】
前記補強用めっき層の厚さが、０．４μｍ以上４．０μｍ以下であることを特徴とする請求項１に記載の半導体素子搭載用部品。
【請求項３】
前記粗化銀めっき層の平均結晶粒径が、０．２８μｍより小さいことを特徴とする請求項１に記載の半導体素子搭載用部品。
【請求項４】
前記半導体素子搭載用部品の基材をなす金属板と前記粗化銀めっき層との間に、下地めっき層を備えていることを特徴とする請求項１に記載の半導体素子搭載用部品。
【請求項５】
銅系材料からなるリードフレーム基材の上面、側面、下面のうち、少なくとも上面又は側面に、針状の突起群を有する粗化銀めっき層を備えるとともに、該粗化銀めっき層における針状の突起群の表面を覆う、補強用めっき層を最表層のめっき層として備え、
前記粗化銀めっき層は、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有し、
前記補強用めっき層の表面は、前記粗化銀めっき層の針状の突起群を受け継いで、平滑な面の表面積に対する表面積比が、１．３０以上６．００以下となる針状の突起群を有する形状に形成されていることを特徴とするリードフレーム。
【請求項６】
銅系材料からなる金属板の上面に凹部を設けることにより形成された、柱状端子部を有する半導体素子搭載用基板であって、
前記柱状端子部の上面に、針状の突起群を有する粗化銀めっき層を備えるとともに、該粗化銀めっき層における針状の突起群の表面を覆う、補強用めっき層を最表層のめっき層として備え、
前記粗化銀めっき層は、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有し、
前記補強用めっき層の表面は、前記粗化銀めっき層の針状の突起群を受け継いで、平滑な面の表面積に対する表面積比が、１．３０以上６．００以下となる針状の突起群を有する形状に形成されていることを特徴とする半導体素子搭載用基板。
【請求項７】
金属板の一方の面に、めっき層のみからなる柱状端子部を備えた半導体素子搭載用基板であって、
前記柱状端子部は、針状の突起群を有する粗化銀めっき層を備えるとともに、該粗化銀めっき層における針状の突起群の表面を覆う、補強用めっき層を最表層のめっき層として備え、
前記粗化銀めっき層は、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有し、
前記補強用めっき層の表面は、前記粗化銀めっき層の針状の突起群を受け継いで、平滑な面の表面積に対する表面積比が、１．３０以上６．００以下となる針状の突起群を有する形状に形成されていることを特徴とする半導体素子搭載用基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、金属板の上面、側面、下面のうち、少なくとも封止樹脂と接する上面又は側面に、銀めっきが施された、リードフレームや半導体パッケージの製造時に金属板に加工が施されるまたは金属板が除去される半導体素子搭載用基板等、の半導体素子搭載用部品に関するものである。
【背景技術】
【０００２】
半導体素子搭載用部品の一つとしてリードフレームがある。従来、リードフレーム基材の全面または一部に銀めっきが最表層のめっきとして施されたリードフレームが多く使用されているが、銀または銀を含有する合金は封止樹脂との密着性が悪く、衝撃や熱によってリードフレームと封止樹脂が容易に剥離するため、信頼性に問題がある。
この問題に対しては、リードフレーム基材の表面をマイクロエッチング処理によって凹凸を形成した粗化状態とすることで物理的なアンカー効果を生み出し、封止樹脂との密着性を向上させる手法が知られている。
しかし、リードフレームの製造において多く用いられているリードフレーム基材は、ケイ素を含む銅合金からなり、マイクロエッチング処理によってスマットと呼ばれる不純物残渣が発生する。このため、銅合金からなるリードフレーム基材の表面をマイクロエッチング処理によって凹凸を形成した粗化状態とする手法は使用できない。
【０００３】
また、銅合金からなるリードフレーム基材を用いたリードフレームの場合、半導体素子との接合時に用いる金属線との良好な接合性を確保するために、下地の銅合金からなるリードフレーム基材に存在する銅の拡散の影響を最小化する必要がある。このため、銀または銀を含有する合金などの貴金属または貴金属合金からなるめっき層を、下地めっき層を設けずに直接、銅合金からなるリードフレーム基材の上に形成する場合は、一般的にその貴金属または貴金属合金からなるめっき層の厚さを２μｍ以上にする必要がある。
その一方で、近年、半導体パッケージは小型化、低コスト化のため、軽薄短小での高密度実装が求められている。小型化のためには、めっき層の厚さをより薄くすることが求められており、貴金属または貴金属合金からなるめっき層の厚さに関しては、低コスト化の観点からもより一層薄くすることが求められている。
【０００４】
銅合金からなるリードフレーム基材を用いたリードフレームにおいて、貴金属または貴金属合金からなるめっき層の厚さを薄くするための方策の一つに、貴金属または貴金属合金からなるめっき層の下地めっき層として、銅の拡散を抑制する効果のあるニッケルまたはニッケルを含有する合金によるめっき層を形成することで、貴金属または貴金属合金からなるめっき層の厚さを薄くする手法がある。
しかし、貴金属または貴金属合金からなるめっき層を薄くしても、樹脂との密着性を向上させることはできない。
【０００５】
これらの問題に関連する従来技術として、特許文献１には、貴金属または貴金属合金からなるめっき層の下地めっき層に関し、銅合金の全面に緻密で平坦なニッケルめっき層を形成し、その上に縦方向への結晶成長を横方向への結晶成長よりも優先させたニッケルめっき層を形成して表面を凹凸のある面とすることにより物理的なアンカー効果を生み出し、封止樹脂との密着性を向上させる技術が開示されている。
【０００６】
また、特許文献２には、貴金属または貴金属合金からなるめっき層の下地めっき層に関し、銅合金上に山型状のニッケルめっき層を形成した後、その上にレベリング性の良いニッケルめっき層を形成することで凹凸形状を半球状とすることにより、封止樹脂との密着性を向上させ、且つ、エポキシ樹脂成分の滲み出しを防止する技術が開示されている。
【０００７】
また、特許文献３には、粗面のニッケル層上に金層と銀層からなる貴金属めっき層を形成する技術が開示されている。
【０００８】
また、半導体素子搭載用部品の他の一つとして半導体素子搭載用基板がある。
半導体パッケージは、多ピン化、小型化、薄型化の要求から、はんだボールを使用したＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）パッケージや半導体素子の下にアウターリードを配置したＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）や半導体素子をフリップチップ接続させたパッケージ等のさまざまなパッケージが出現している。
その中でも、比較的安価で上記要求に対応できる半導体パッケージとして、半導体素子搭載用基板の実装用端子に半導体素子をフリップチップ接続後に樹脂封止したＱＦＮ（Ｑｕａｄ  Ｆｌａｔ  Ｎｏｎ−ｌｅａｄ）タイプのパッケージがある。
【０００９】
例えば、特許文献４には半導体素子をフリップチップ実装した半導体パッケージが記載されている。この半導体パッケージの製造に際しては、金属材料を用いた上面側からのハーフエッチングにより上面側に、フリップチップ実装用の内部接続用端子部を上面に有する柱状端子部を形成した半導体素子搭載用基板を用い、半導体素子をフリップチップ実装後に半導体素子搭載用基板の上面側から封止樹脂により樹脂封止を行い、その後、半導体素子搭載用基板の下面側からのハーフエッチングにより各フリップチップ実装用の柱状端子部を独立させるとともに、下面側に外部接続用端子部を形成するようにしている。
外部接続用端子部を形成するためには、外部接続用端子部となる箇所に予め金めっきを形成し、この金めっきをマスクとしてハーフエッチングを行い、各フリップチップ実装用の柱状端子部を独立させている。したがって、フリップチップ実装用の柱状端子部となっている箇所の金属材料は上面からも下面からもエッチングされることがなく、もとの金属材料の厚さのままで残っている。
【００１０】
また、導電性を有する基材の一方の面に、所定のパターニングを施したレジストマスクを形成し、レジストマスクから露出した基材に導電性金属を電着して半導体素子搭載用の金属層と外部基板と接続するための電極層とを形成し、そのレジストマスクを除去することで半導体素子搭載用基板を形成し、形成した半導体素子搭載用基板に半導体素子を搭載、ワイヤボンディングし、又は半導体素子をフリップチップ搭載後に樹脂封止を行い、基材を除去して、電着した導電性金属の他方の面側を露出させた半導体パッケージを得ることが知られている。
【００１１】
特許文献５には、形成したレジストマスクを超えて導電性金属を電着させることで、半導体素子搭載用の金属層と、外部と接続するための電極層の上端部周縁に張り出し部を有する半導体素子搭載用基板を得て、樹脂封止の際に金属層と電極層の張り出し部が樹脂の食い込む形となって確実に樹脂側に残るようにすることが記載されている。
【００１２】
特許文献６には、レジストマスクを形成する際に散乱紫外光を用いてレジストマスクを台形に形成することで金属層あるいは電極層を逆台形の形状に形成することが記載されている。
【００１３】
特許文献７には、金属層の表面に粗化面を付与することで封止樹脂との接触面積を増加させて、金属層と樹脂封止との密着力を向上させ、金属層の張り出し部が確実に樹脂側に残るようにすることが記載されている。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特許第３２５９８９４号公報
【特許文献２】特許第４８５３５０８号公報
【特許文献３】特許第５１５１４３８号公報
【特許文献４】特許第４０３２０６３号公報
【特許文献５】特許第３６２６０７５号公報
【特許文献６】特許第４５０８０６４号公報
【特許文献７】特許第５１５１４３８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
特許文献１〜３の技術は、樹脂との密着性を向上させるために、下地のめっき層を、表面が粗化面となるように形成し、その上に、粗化面の形状に追従するように貴金属めっき層を積層するものである。しかし、下地のめっき層の表面の粗化面を、貴金属めっき層が積層されても樹脂との密着性を向上できる凹凸形状を有する面となるように形成するには、下地のめっき層を厚く形成する必要があり、しかも、下地めっき層を粗化面にするためのめっき速度は低速であるため、作業時間が増大してコスト高となり、生産性が低下してしまう。
また、樹脂との密着性を向上させるための他の方策として、リードフレーム基材の表面に平滑な貴金属めっき層を形成後、貴金属めっき層の表面を粗化することも考えられるが、貴金属めっき層の表面を、樹脂との密着性を向上できる凹凸形状を有する粗化面となるように形成するには、粗化面を形成する前の平滑な貴金属めっき層を厚く形成する必要があるため、貴金属めっき層のコストが増大し、生産性が低下してしまう。
しかも、平滑なめっき層を形成後、表面を粗化するのでは、粗化する際に除去されるめっき金属が無駄となってしまう。
【００１６】
特許文献４に記載されている半導体パッケージは、外部接続用端子部となる金属材料の下面に金めっきを形成し、この金めっきをマスクとしてハーフエッチングを行って外部接続用端子部を形成している。外部接続用端子部下面の金めっきは外部接続用端子部と基板とのはんだ接合を良好に行うために必要とされているものであるが、そのためフリップチップ実装用の柱状端子部は金属材料の厚さがそのまま残ってしまい半導体パッケージとしては薄型化が不十分である。
また、半導体素子を内部接続用端子部にフリップチップ接続後、樹脂封止を行うが、ハーフエッチング加工によって形成された柱状端子部はその突出量が小さいため封止樹脂と柱状端子部との密着性が弱く、実装工程で端子抜けが生じることがある。
【００１７】
特許文献５に示されるレジストマスクを超えて導電性金属を電着させる方法は、形成するめっき層を、そのレジストマスクをオーバーハングさせて形成するが、そのオーバーハング量をコントロールすることが難しく、形成するめっき層の全てが同じ庇長さにならない問題や、張り出し部が大きくなると隣のめっき層と繋がってしまう問題がある。また、めっき層が薄くなると張り出し部の幅も厚みも小さくなることから、樹脂との密着性が低下する問題もある。さらに、オーバーハングさせためっき層の上面は、めっきの縦方向と横方向の成長比率の関係で球状となるために、ボンディングの信頼性を低下させる要因にもなる。
【００１８】
また、特許文献６に示される散乱紫外光を用いてレジスト層の開口部の断面形状を台形に形成する方法は、使用するレジスト層の厚みが５０μｍ程度である場合、紫外光がレジストに吸収され基材方向になるほど光が減衰していくことで、開口部の断面形状における台形の角度が９０度（すなわち長方形）近く、更にはこれより大きくなって上辺が短い普通の台形形状となり、金属層あるいは電極層の形状が逆台形を成さなくなるため、金属層あるいは電極層と樹脂との密着性が低下する。
【００１９】
また、特許文献７に示されるような半導体素子実装面側の接続端子面の表面を粗化することで、ある程度のリードレスパッケージ形成後の封止樹脂とリード端子との密着力が得られるが、粗面化された下地めっき層に半導体素子接続用の貴金属めっき層を積層形成する必要性が有り、貴金属めっき層により下地めっき層の粗面化された面が埋まって粗面化状態の不足を招く虞があり、結果的に端子抜け不具合が発生する虞がある。
【００２０】
更には、特許文献５、６、７に共通する課題として、下地めっき層を粗化する為のめっき条件は低速めっきが一般的であるので、半導体素子搭載用基板製造工程における生産性低下によるコスト高が懸案事項となっている。また、貴金属めっき層もコスト高の大きな要因となっている。一方で、封止樹脂との結合性をより強化することが重要課題となっている。
【００２１】
電極層と樹脂との密着性をより向上させるためには、電極層の最表面を粗面化する必要がある。封止樹脂との密着性を上げるためには、特許文献７に記載の粗面化状態から更なる密着面積を増やすために電極層の厚みを厚くし、さらに樹脂に食い込むような逆台形の断面形状を有する電極を形成することが有効ではあるが、低速めっきを厚くすることによる生産性リスクの悪化と貴金属めっき層のコスト高の問題を検討し、封止樹脂との結合性が高い貴金属めっきを選定する必要があった。
【００２２】
しかるに、本件発明者が試行錯誤を重ねたところ、上記各特許文献に開示されている技術に比べて、めっき層全体の厚さを薄く抑え、且つ、封止樹脂との密着性を格段に高くし得る余地があることが判明した。
さらに、本件発明者が試行錯誤を重ねたところ、めっき層全体の厚さを薄く抑え、且つ、封止樹脂との密着性を格段に高くした状態を維持するために改善の余地があることが判明した。
【００２３】
本発明は上記課題を鑑みてなされたものであり、その目的とするところは、金属板の上面、側面、下面のうち、少なくとも封止樹脂と接する上面又は側面に、銀めっきが施された、リードフレームや半導体パッケージの製造時に金属板に加工が施されるまたは金属板が除去される半導体素子搭載用基板等、の半導体素子搭載用部品において、コストや作業時間を低減して、生産性を向上させながら、銀めっき層を含むめっき層全体の厚さを薄く抑え、且つ、封止樹脂との密着性を格段に高くした状態を維持することの可能な半導体素子搭載用部品を提供することである。
【課題を解決するための手段】
【００２４】
上記課題を解決するため、本発明の半導体素子搭載用部品は、半導体素子搭載用部品の基材をなす金属板の上面、側面、下面のうち、少なくとも上面又は側面に、針状の突起群を有する粗化銀めっき層を備えるとともに、該粗化銀めっき層における針状の突起群の表面を覆う、厚さが０．４μｍ以上４．０μｍ以下の補強用めっき層を最表層のめっき層として備え、前記粗化銀めっき層は、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有し、前記補強用めっき層の表面は、前記粗化銀めっき層の針状の突起群を受け継いで、平滑な面の表面積に対する表面積比が、１．３０以上６．００以下となる針状の突起群を有する形状に形成されていることを特徴とする。
【００２５】
また、本発明の半導体素子搭載用部品においては、前記粗化銀めっき層の平均結晶粒径が、０．２８μｍより小さいのが好ましい。
【００２６】
また、本発明の半導体素子搭載用部品においては、前記半導体素子搭載用部品の基材をなす金属板と前記粗化銀めっき層との間に、下地めっき層を備えているのが好ましい。
【００２７】
また、本発明によるリードフレームは、銅系材料からなるリードフレーム基材の上面、側面、下面のうち、少なくとも上面又は側面に、針状の突起群を有する粗化銀めっき層を備えるとともに、該粗化銀めっき層における針状の突起群の表面を覆う、厚さが０．４μｍ以上４．０μｍ以下の補強用めっき層を最表層のめっき層として備え、前記粗化銀めっき層は、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有し、前記補強用めっき層の表面は、前記粗化銀めっき層の針状の突起群を受け継いで、平滑な面の表面積に対する表面積比が、１．３０以上６．００以下となる針状の突起群を有する形状に形成されていることを特徴とする。
【００２８】
本発明による半導体素子搭載用基板は、銅系材料からなる金属板の上面に凹部を設けることにより形成された、柱状端子部を有する半導体素子搭載用基板であって、前記柱状端子部の上面に、針状の突起群を有する粗化銀めっき層を備えるとともに、該粗化銀めっき層における針状の突起群の表面を覆う、厚さが０．４μｍ以上４．０μｍ以下の補強用めっき層を最表層のめっき層として備え、前記粗化銀めっき層は、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有し、前記補強用めっき層の表面は、前記粗化銀めっき層の針状の突起群を受け継いで、平滑な面の表面積に対する表面積比が、１．３０以上６．００以下となる針状の突起群を有する形状に形成されていることを特徴とする。
【００２９】
また、本発明による半導体素子搭載用基板は、金属板の一方の面に、めっき層のみからなる柱状端子部を備えた半導体素子搭載用基板であって、前記柱状端子部は、針状の突起群を有する粗化銀めっき層を備えるとともに、該粗化銀めっき層における針状の突起群の表面を覆う、厚さが０．４μｍ以上４．０μｍ以下の補強用めっき層を最表層のめっき層として備え、前記粗化銀めっき層は、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有し、前記補強用めっき層の表面は、前記粗化銀めっき層の針状の突起群を受け継いで、平滑な面の表面積に対する表面積比が、１．３０以上６．００以下となる針状の突起群を有する形状に形成されていることを特徴とする。
【発明の効果】
【００３０】
本発明によれば、金属板の上面、側面、下面のうち、少なくとも封止樹脂と接する上面又は側面に、銀めっきが施された、リードフレームや半導体パッケージの製造時に金属板に加工が施されるまたは金属板が除去される半導体素子搭載用基板等、の半導体素子搭載用部品において、コストや作業時間を低減して、生産性を向上させながら、銀めっき層を含むめっき層全体の厚さを薄く抑え、且つ、封止樹脂との密着性を格段に高くした状態を維持することの可能な半導体素子搭載用部品が得られる。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１実施形態に係るリードフレームの一例を示す図で、(a)は平面図、(b)は(a)のＡ−Ａ断面を模式的に示した説明図である。
【図２】本発明の第１実施形態に係る多列配列されたリードフレームの一例を示す平面図である。
【図３】本発明の第１実施形態に係る半導体素子実装用のリードフレームの製造手順の一例を示す説明図である。
【図４】本発明の第１実施形態に係る半導体素子実装用のリードフレームを用いた半導体パッケージの製造手順の一例を示す説明図である。
【図５】本発明の第２実施形態に係るリードフレームの一例を示す図で、(a)は平面図、(b)は(a)のＢ−Ｂ断面を模式的に示した説明図である。
【図６】本発明の第２実施形態に係る多列配列されたリードフレームの一例を示す平面図である。
【図７】本発明の第２実施形態に係る半導体素子実装用のリードフレームの製造手順の一例を示す説明図である。
【図８】本発明の第２実施形態に係る半導体素子実装用のリードフレームを用いた半導体パッケージの製造手順の一例を示す説明図である。
【図９】本発明の第３実施形態に係るリードフレームの一例を示す図で、(a)は上面図、(b)は下面図、(c)は(a)のＣ−Ｃ断面を模式的に示した説明図である。
【図１０】本発明の第３実施形態に係る多列配列されたリードフレームの一例を示す平面図である。
【図１１】本発明の第３実施形態に係る半導体素子実装用のリードフレームの製造手順の一例を示す説明図である。
【図１２】本発明の第３実施形態に係る半導体素子実装用のリードフレームを用いた半導体パッケージの製造手順の一例を示す説明図である。
【図１３】本発明の第４実施形態に係るリードフレームの一例を示す図で、(a)は上面図、(b)は下面図、(c)は(a)のＤ−Ｄ断面を模式的に示した説明図である。
【図１４】本発明の第４実施形態に係る多列配列されたリードフレームの一例を示す平面図である。
【図１５】本発明の第４実施形態に係る半導体素子実装用のリードフレームの製造手順の一例を示す説明図である。
【図１６】本発明の第４実施形態に係る半導体素子実装用のリードフレームを用いた半導体パッケージの製造手順の一例を示す説明図である。
【図１７】本発明の第５実施形態に係るリードフレームの一例を示す図で、(a)は上面図、(b)は下面図、(c)は(a)のＥ−Ｅ断面を模式的に示した説明図である。
【図１８】本発明の第５実施形態に係る多列配列されたリードフレームの一例を示す平面図である。
【図１９】本発明の第５実施形態に係る半導体素子実装用のリードフレームの製造手順の一例を示す説明図である。
【図２０】本発明の第５実施形態に係る半導体素子実装用のリードフレームを用いた半導体パッケージの製造手順の一例を示す説明図である。
【図２１】本発明の第６実施形態に係るリードフレームの一例を示す図で、(a)は上面図、(b)は下面図、(c)は(a)のＦ−Ｆ断面を模式的に示した説明図である。
【図２２】本発明の第６実施形態に係る多列配列されたリードフレームの一例を示す平面図である。
【図２３】本発明の第６実施形態に係る半導体素子実装用のリードフレームの製造手順の一例を示す説明図である。
【図２４】本発明の第６実施形態に係る半導体素子実装用のリードフレームを用いた半導体パッケージの製造手順の一例を示す説明図である。
【図２５】本発明の第７実施形態に係るリードフレームの一例を示す図で、(a)は上面図、(b)は下面図、(c)は(a)のＧ−Ｇ断面を模式的に示した説明図である。
【図２６】本発明の第７実施形態に係る多列配列されたリードフレームの一例を示す平面図である。
【図２７】本発明の第７実施形態に係る半導体素子実装用のリードフレームの製造手順の一例及び他の例を示す説明図である。
【図２８】本発明の第７実施形態に係る半導体素子実装用のリードフレームを用いた半導体パッケージの製造手順の一例及び他の例を示す説明図である。
【図２９】本発明の第８実施形態に係るリードフレームの一例を示す図で、(a)は上面図、(b)は下面図、(c)は(a)のＨ−Ｈ断面を模式的に示した説明図である。
【図３０】本発明の第８実施形態に係る多列配列されたリードフレームの一例を示す平面図である。
【図３１】本発明の第８実施形態に係る半導体素子実装用のリードフレームの製造手順の一例及び他の例を示す説明図である。
【図３２】本発明の第８実施形態に係る半導体素子実装用のリードフレームを用いた半導体パッケージの製造手順の一例を示す説明図である。
【図３３】本発明の第９実施形態に係る半導体素子搭載用基板の一例を示す図で、(a)は上面図、(b)は下面図、(c)は(a)のＩ−Ｉ断面を模式的に示した説明図である。
【図３４】本発明の第９実施形態に係る多列配列された半導体素子搭載用基板の一例を示す平面図である。
【図３５】本発明の第９実施形態に係る半導体素子搭載用基板の製造手順の一例を示す説明図である。
【図３６】本発明の第９実施形態に係る半導体素子搭載用基板を用いた半導体パッケージの製造手順の一例を示す説明図である。
【図３７】本発明の第１０実施形態に係る半導体素子搭載用基板の一例を示す図で、(a)は上面図、(b)は下面図、(c)は(a)のＪ−Ｊ断面を模式的に示した説明図である。
【図３８】本発明の第１０実施形態に係る半導体素子搭載用基板の製造手順の一例を示す説明図である。
【図３９】本発明の第１０実施形態に係る半導体素子搭載用基板を用いた半導体パッケージの製造手順の一例を示す説明図である。
【図４０】本発明の第１１実施形態に係る半導体素子搭載用基板の一例を示す図で、(a)は上面図、(b)は下面図、(c)は(a)のＫ−Ｋ断面を模式的に示した説明図である。
【図４１】本発明の第１１実施形態に係る多列配列された半導体素子搭載用基板の一例を示す平面図である。
【図４２】本発明の第１１実施形態に係る半導体素子搭載用基板の製造手順の一例を示す説明図である。
【図４３】本発明の第１１実施形態に係る半導体素子搭載用基板を用いた半導体パッケージの製造手順の一例を示す説明図である。
【図４４】本発明の第１２実施形態に係る半導体素子搭載用基板の一例を示す図で、(a)は上面図、(b)は下面図、(c)は(a)のＬ−Ｌ断面を模式的に示した説明図である。
【図４５】本発明の第１２実施形態に係る半導体素子搭載用基板の製造手順の一例を示す説明図である。
【図４６】本発明の第１２実施形態に係る半導体素子搭載用基板を用いた半導体パッケージの製造手順の一例を示す説明図である。
【図４７】本発明の第１３実施形態に係る半導体素子搭載用基板の一例を示す図で、(a)は上面図、(b)は(a)のＭ−Ｍ断面を模式的に示した説明図である。
【図４８】本発明の第１３実施形態に係る多列配列された半導体素子搭載用基板の一例の平面図である。
【図４９】本発明の第１３実施形態に係る半導体素子搭載用基板の製造手順の一例を示す説明図である。
【図５０】本発明の第１３実施形態に係る半導体素子搭載用基板を用いた半導体パッケージの製造手順の一例を示す説明図である。
【図５１】本発明の第１４実施形態に係る半導体素子搭載用基板の一例を示す図で、(a)は上面図、(b)は(a)のＮ−Ｎ断面を模式的に示した説明図である。
【図５２】本発明の第１４実施形態に係る多列配列された半導体素子搭載用基板の一例の平面図である。
【図５３】本発明の第１４実施形態に係る半導体素子搭載用基板の製造手順の一例を示す説明図である。
【図５４】本発明の第１４実施形態に係る半導体素子搭載用基板を用いた半導体パッケージの製造手順の一例を示す説明図である。
【発明を実施するための形態】
【００３２】
実施形態の説明に先立ち、本発明を導出するに至った経緯及び本発明の作用効果について説明する。
【００３３】
本発明を導出する途中段階の半導体素子搭載用部品としてのリードフレーム
本件発明者は、表面の粗化面を形成するためのコストや作業時間を低減して、生産性を向上させながら、封止樹脂との密着性を向上させ、且つ、めっき層全体の厚さを薄くするためには、リードフレーム基材に対し、表面が粗化された下地めっき層を設けずに、表面が粗化された銀めっき層を、平滑な銀めっき層の表面を粗化することなく形成するか、下地めっき層を平滑に形成し、その上に表面が粗化された銀めっき層を、平滑な銀めっき層の表面を粗化することなく形成することが必要であると考えた。
そして、本件発明者は、試行錯誤の過程において、銅系材料からなるリードフレーム基材の上面、側面、下面のうち、少なくとも封止樹脂と接する上面又は側面に、平滑な銀めっき層の表面を粗化することなく表面が粗化された銀めっき層として、針状の突起群を有する粗化銀めっき層を最表層のめっき層として備えたリードフレームを導出した。
なお、本願のリードフレームにおいて、粗化銀めっき層が有する針状の突起群とは、表面積比（ここでは、平滑な面の表面積に対する、粗化銀めっき層の表面積の比率）が１．３０以上６．００以下となる複数の針状の突起の集合体をいう。
粗化銀めっき層を、このような表面積比となる針状の突起群を有する形態に形成すると、封止樹脂が個々の針状の突起の根元にまで流入し易くなり、封止樹脂が硬化したときに接触面積の増加や凹凸形状による物理的なアンカー効果を発揮し得ることが判明した。
【００３４】
さらに、本件発明者が試行錯誤を重ねた結果、針状の突起群を有する粗化銀めっき層は、従来の平滑な銀めっき層や、平滑な銀めっき層の表面を粗化することによって粗化面が形成された粗化銀めっき層の結晶構造とは異なる、所定の結晶方位の比率を大きくした結晶構造が成長することによって形成されること、及び、当該結晶構造が大きく成長することによって形成された針状の突起群を有した粗化面は、従来の技術によって形成された粗化面と比べて、封止樹脂との密着性を格段に向上させる効果があることが判明し、次のリードフレームを導出するに至った。
【００３５】
上記リードフレームは、銅系材料からなるリードフレーム基材の上面、側面、下面のうち、少なくとも封止樹脂と接する上面又は側面に、針状の突起群を有する粗化銀めっき層を最表層のめっき層として備え、粗化銀めっき層は、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有する。
上記リードフレームのように、粗化銀めっき層が、１．３０以上６．００以下となる表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）の針状の突起群を有していれば、封止樹脂が個々の針状の突起の根元にまで流入し易くなる。このため、封止樹脂が硬化したときに接触面積の増加や凹凸形状による物理的なアンカー効果を発揮し、良好な密着性を得ることができる。なお、針状の突起群における個々の針状の突起の伸びる方向は一様では無く、上方向や斜め方向は勿論のこと、曲がった針の形状も含まれる。針状の突起群における個々の針状の突起が放射線状にランダムに伸びた形態であると、より一層の封止樹脂へのアンカー効果を高めることができる。
【００３６】
しかも、上記リードフレームのように、銅系材料からなるリードフレーム基材の全面に最表層のめっき層として備わる針状の突起群を有する粗化銀めっき層を、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有した構成にすれば、例えば、表面積比（ここでは、平滑な面の表面積に対する銀めっき層の表面積の比率）が１．３０未満の凹凸による粗化面を有する銀めっき層や、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造とは異なる、従来の結晶構造を有する、平滑な銀めっき層の表面を粗化することによって粗化面が形成された粗化銀めっき層に比べて、更に深部にまで封止樹脂が入り込み易くなり、封止樹脂との密着性がより一層高くなる。
また、上記リードフレームのようにすれば、上面側における半導体素子を搭載する半導体素子搭載部や、半導体素子と直接的に又はワイヤーを介して電気的な接続を行う内部接続用端子部、下面側における外部機器との電気的な接続を行う外部接続用端子部においては、粗化銀めっき層の針状の突起群により、半田やペースト等の接続部材との接触面積が増加することで水分の浸入を防止できるとともに、熱膨張によるひずみが抑制され、接続部材とめっき被膜間の層間剥離が抑制される。
【００３７】
なお、上記リードフレームの結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有する、針状の突起群を有する粗化銀めっき層は、リードフレーム基材を下地として形成することができる。
また、上記リードフレームのようにすれば、結晶方位＜００１＞、＜１１１＞、＜１０１＞の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有する、針状の突起群を有する粗化銀めっき層により、封止樹脂との密着性を格段に向上させることができる結果、高温環境下における、リードフレーム基材の材料をなす銅の拡散を抑制するためのバリアめっき層を下地めっき層として形成する必要がある場合は、下地の銅の拡散を抑制する厚さまで、バリアめっき層を薄く平滑に形成すれば足り、表面が粗化されたバリアめっき層の形成は不要となる。
また、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有する、針状の突起群を有する粗化銀めっき層は、後述の条件での銀めっきにより、平滑な銀めっき層の表面を粗化することなく形成できる。
このため、上記リードフレームのようにすれば、樹脂との密着性を向上させるための粗化面の形成コストを最小化でき、且つ、めっき層全体の厚さを最小化することが可能となる。
【００３８】
本発明を導出する途中段階の半導体素子搭載用部品としての半導体素子搭載用基板（その１）
本件発明者は、銅系材料からなる金属板の上面に凹部を設けることにより形成された、柱状端子部を有する半導体素子搭載用基板に関し、柱状端子部と樹脂との密着性を向上させる方策として、柱状端子部の上面における下地のめっき層を、表面が粗化面となるように形成し、その上に、粗化面の形状に追従するように貴金属めっき層を積層することについて検討した。しかし、下地のめっき層の表面の粗化面を、貴金属めっき層が積層されても樹脂との密着性を向上できる凹凸形状を有する面となるように形成するためには、下地のめっき層を厚く形成する必要があり、しかも、下地めっき層を粗化するためのめっき速度は低速であるため、作業時間が増大してコスト高となり、生産性が低下してしまう。
また、本件発明者は、樹脂との密着性を向上させるための他の方策として、柱状端子部の上面の表面に平滑な貴金属めっき層を形成後、貴金属めっき層の表面を粗化することについて検討した。しかし、貴金属めっき層の表面を、樹脂との密着性を向上できる凹凸形状を有する粗化面となるように形成するには、粗化面を形成する前の平滑な貴金属めっき層を厚く形成する必要があるため、貴金属めっき層のコストが増大し、生産性が低下してしまう。
【００３９】
次に、本件発明者は、表面の粗化面を形成するためのコストや作業時間を低減して、生産性を向上させながら、封止樹脂との密着性を向上させ、且つ、めっき層全体の厚さを薄くするためには、柱状端子部の上面に対し、表面が粗化された下地めっき層を設けずに、表面が粗化された銀めっき層を、平滑な銀めっき層の表面を粗化することなく形成することが必要であると考えた。
そして、本件発明者は、試行錯誤の過程において、柱状端子部の上面に、平滑な銀めっき層の表面を粗化することなく表面が粗化された銀めっき層として、針状の突起群を有する粗化銀めっき層を最表層のめっき層として備えた半導体素子搭載用基板を導出した。
なお、本願の金属板の上面に凹部を設けることにより形成された、柱状端子部を有するタイプの半導体素子搭載用基板において、粗化銀めっき層が有する針状の突起群とは、表面積比（ここでは、平滑な面の表面積に対する、粗化銀めっき層の表面積の比率）が１．３０以上６．００以下となる複数の針状の突起の集合体をいう。
粗化銀めっき層を、このような表面積比となる針状の突起群を有する形態に形成すると、封止樹脂が個々の針状の突起の根元にまで流入し易くなり、封止樹脂が硬化したときに接触面積の増加や凹凸形状による物理的なアンカー効果を発揮し得ることが判明した。
【００４０】
さらに、本件発明者が試行錯誤を重ねた結果、針状の突起群を有する粗化銀めっき層は、従来の平滑な銀めっき層や、平滑な銀めっき層の表面を粗化することによって粗化面が形成された粗化銀めっき層の結晶構造とは異なる、所定の結晶方位の比率を大きくした結晶構造が成長することによって形成されること、及び、当該結晶構造が大きく成長することによって形成された針状の突起群を有した粗化面は、従来の技術によって形成された粗化面と比べて、封止樹脂との密着性を格段に向上させる効果があることが判明し、次の半導体素子搭載用基板を導出するに至った。
【００４１】
上記半導体素子搭載用基板は、銅系材料からなる金属板の上面に凹部を設けることにより形成された、柱状端子部を有する半導体素子搭載用基板であって、柱状端子部の上面に、針状の突起群を有する粗化銀めっき層を最表層のめっき層として備え、粗化銀めっき層は、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有する。
上記半導体素子搭載用基板のように、粗化銀めっき層が、１．３０以上６．００以下となる表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）の針状の突起群を有していれば、封止樹脂が個々の針状の突起の根元にまで流入し易くなる。このため、封止樹脂が硬化したときに接触面積の増加や凹凸形状による物理的なアンカー効果を発揮し、良好な密着性を得ることができる。なお、針状の突起群における個々の針状の突起の伸びる方向は一様では無く、上方向や斜め方向は勿論のこと、曲がった針の形状も含まれる。針状の突起群における個々の針状の突起が放射線状にランダムに伸びた形態であると、より一層の封止樹脂へのアンカー効果を高めることができる。
【００４２】
しかも、上記半導体素子搭載用基板のように、柱状端子部の上面に最表層のめっき層として備わる針状の突起群を有する粗化銀めっき層を、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有した構成にすれば、例えば、表面積比（ここでは、平滑な面の表面積に対する銀めっき層の表面積の比率）が１．３０未満の凹凸による粗化面を有する銀めっき層や、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造とは異なる、従来の結晶構造を有する、平滑な銀めっき層の表面を粗化することによって粗化面が形成された粗化銀めっき層に比べて、更に深部にまで封止樹脂が入り込み易くなり、封止樹脂との密着性がより一層高くなる。
また、上記半導体素子搭載用基板のようにすれば、柱状端子部の上面側における半導体素子を搭載する半導体素子搭載部や、半導体素子と直接的に又はワイヤーを介して電気的な接続を行う内部接続用端子部においては、粗化銀めっき層の針状の突起群により、半田やペースト等の接続部材との接触面積が増加することで水分の浸入を防止できるとともに、熱膨張によるひずみが抑制され、接続部材とめっき被膜間の層間剥離が抑制される。
【００４３】
なお、上記半導体素子搭載用基板の結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有する、針状の突起群を有する粗化銀めっき層は、半導体素子搭載用基板の基材をなす金属板の上面における柱状端子部に対応する領域を下地として形成することができる。
また、上記半導体素子搭載用基板のようにすれば、結晶方位＜００１＞、＜１１１＞、＜１０１＞の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有する、針状の突起群を有する粗化銀めっき層により、封止樹脂との密着性を格段に向上させることができる結果、高温環境下における、柱状端子部の材料をなす銅の拡散を抑制するためのバリアめっき層を下地めっき層として形成する必要がある場合は、下地の銅の拡散を抑制する厚さまで、バリアめっき層を薄く平滑に形成すれば足り、表面が粗化されたバリアめっき層の形成は不要となる。
また、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有する、針状の突起群を有する粗化銀めっき層は、後述の条件での銀めっきにより、平滑な銀めっき層の表面を粗化することなく形成できる。
このため、上記半導体素子搭載用基板のようにすれば、樹脂との密着性を向上させるための粗化面の形成コストを最小化でき、且つ、めっき層全体の厚さを最小化することが可能となる。
【００４４】
本発明を導出する途中段階の半導体素子搭載用部品としての半導体素子搭載用基板（その２）
本件発明者は、金属板の一方の面に、めっき層のみからなる柱状端子部を備えた半導体素子搭載用基板に関し、半導体パッケージの端子等として用いられる、めっき層のみからなる柱状端子部と樹脂との密着性を向上させる方策として、柱状端子部の上面における下地のめっき層を、表面が粗化面となるように形成し、その上に、粗化面の形状に追従するように貴金属めっき層を積層することについて検討した。しかし、下地のめっき層の表面の粗化面を、貴金属めっき層が積層されても樹脂との密着性を向上できる凹凸形状を有する面となるように形成するためには、下地のめっき層を厚く形成する必要があり、しかも、下地めっき層を粗化するためのめっき速度は低速であるため、作業時間が増大してコスト高となり、生産性が低下してしまう。
また、本件発明者は、樹脂との密着性を向上させるための他の方策として、柱状端子部の上面を平滑な貴金属めっき層で形成後、貴金属めっき層の表面を粗化することについて検討した。しかし、貴金属めっき層の表面を、樹脂との密着性を向上できる凹凸形状を有する粗化面となるように形成するには、粗化面を形成する前の平滑な貴金属めっき層を厚く形成する必要があるため、貴金属めっき層のコストが増大し、生産性が低下してしまう。
【００４５】
次に、本件発明者は、表面の粗化面を形成するためのコストや作業時間を低減して、生産性を向上させながら、封止樹脂との密着性を向上させ、且つ、めっき層全体の厚さを薄くするためには、金属板に備わる柱状端子部の構成に関し、下地めっき層を平滑に積層し、その上に表面が粗化された銀めっき層を、平滑な銀めっき層の表面を粗化することなく形成することが必要であると考えた。
そして、本件発明者は、試行錯誤の過程において、半導体素子搭載用基板に備わるめっき層のみからなる柱状端子部の構成として、下地めっき層の上面に、表面が粗化された銀めっき層として、針状の突起群を有する粗化銀めっき層を平滑な銀めっき層の表面を粗化することなく最表層のめっき層として備えた半導体素子搭載用基板を導出した。
なお、本願の金属板の一方の面に、めっき層のみからなる柱状端子部を備えたタイプの半導体素子搭載用基板において、粗化銀めっき層が有する針状の突起群とは、表面積比（ここでは、平滑な面の表面積に対する、粗化銀めっき層の表面積の比率）が１．３０以上６．００以下となる複数の針状の突起の集合体をいう。
粗化銀めっき層を、このような表面積比となる針状の突起群を有する形態に形成すると、封止樹脂が個々の針状の突起の根元にまで流入し易くなり、封止樹脂が硬化したときに接触面積の増加や凹凸形状による物理的なアンカー効果を発揮し、従来の技術と比べて、良好な密着性を得ることができることが判明した。
【００４６】
さらに、本件発明者が試行錯誤を重ねた結果、針状の突起群を有する粗化銀めっき層は、従来の平滑な銀めっき層や、平滑な銀めっき層の表面を粗化することによって粗化面が形成された粗化銀めっき層の結晶構造とは異なる、所定の結晶方位の比率を大きくした結晶構造が成長することによって形成されること、及び、当該結晶構造が大きく成長することによって形成された針状の突起群を有した粗化面は、従来の技術によって形成された粗化面と比べて、封止樹脂との密着性を格段に向上させる効果があることが判明し、次の半導体素子搭載用基板を導出するに至った。
【００４７】
上記半導体素子搭載用基板は、金属板の一方の面に、めっき層のみからなる柱状端子部を備えた半導体素子搭載用基板であって、柱状端子部は、針状の突起群を有する粗化銀めっき層を最表層のめっき層として備え、粗化銀めっき層は、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有する。
【００４８】
上記半導体素子搭載用基板のように、粗化銀めっき層が、１．３０以上６．００以下となる表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）の針状の突起群を有していれば、封止樹脂が個々の針状の突起の根元にまで流入し易くなる。このため、封止樹脂が硬化したときに接触面積の増加や凹凸形状による物理的なアンカー効果を発揮し、良好な密着性を得ることができる。なお、針状の突起群における個々の針状の突起の伸びる方向は一様では無く、上方向や斜め方向は勿論のこと、曲がった針の形状も含まれる。針状の突起群における個々の針状の突起が放射線状にランダムに伸びた形態であると、より一層の封止樹脂へのアンカー効果を高めることができる。
【００４９】
しかも、上記半導体素子搭載用基板のように、柱状端子部における下地めっき層の上面に最表層のめっき層として備わる針状の突起群を有する粗化銀めっき層を、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有した構成にすれば、例えば、表面積比（ここでは、平滑な面の表面積に対する銀めっき層の表面積の比率）が１．３０未満の凹凸による粗化面を有する銀めっき層や、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造とは異なる、従来の結晶構造を有する、平滑な銀めっき層の表面を粗化することによって粗化面が形成された粗化銀めっき層に比べて、更に深部にまで封止樹脂が入り込み易くなり、封止樹脂との密着性がより一層高くなる。
また、上記半導体素子搭載用基板のようにすれば、柱状端子部の上面側における半導体素子を搭載する半導体素子搭載部や、半導体素子と直接的に又はワイヤーを介して電気的な接続を行う内部接続用端子部においては、粗化銀めっき層の針状の突起群により、半田やペースト等の接続部材との接触面積が増加することで水分の浸入を防止できるとともに、熱膨張によるひずみが抑制され、接続部材とめっき被膜間の層間剥離が抑制される。
【００５０】
また、上記半導体素子搭載用基板のようにすれば、結晶方位＜００１＞、＜１１１＞、＜１０１＞の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有する、針状の突起群を有する粗化銀めっき層により、封止樹脂との密着性を格段に向上させることができる結果、柱状端子部における下地めっき層を薄く平滑に形成すれば足り、表面が粗化された下地めっき層の形成は不要となる。
また、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有する、針状の突起群を有する粗化銀めっき層は、後述の条件での銀めっきにより、平滑な銀めっき層の表面を粗化することなく形成できる。
このため、上記半導体素子搭載用基板のようにすれば、樹脂との密着性を向上させるための粗化面の形成コストを最小化でき、且つ、めっき層全体の厚さを最小化することが可能となる。
【００５１】
本発明を導出する途中段階の半導体素子搭載用部品としてのリードフレーム、半導体素子搭載用基板の改善点
さらに、これらのリードフレーム、半導体素子搭載用基板として構成される半導体素子搭載用部品に関し、本件発明者が試行錯誤を重ねたところ、粗化銀めっき層における針状の突起群を強化することで、封止樹脂との密着性を格段に高くした状態を維持できることが判明し、本発明を導出するに至った。
【００５２】
本発明の半導体素子搭載用部品は、半導体素子搭載用部品の基材をなす金属板の上面、側面、下面のうち、少なくとも上面又は側面に、針状の突起群を有する粗化銀めっき層を備えるとともに、該粗化銀めっき層における針状の突起群の表面を覆う、補強用めっき層を最表層のめっき層として備え、粗化銀めっき層は、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有し、補強用めっき層の表面は、粗化銀めっき層の針状の突起群を受け継いで、平滑な面の表面積に対する表面積比が、１．３０以上６．００以下となる針状の突起群を有する形状に形成されている。
【００５３】
本発明の半導体素子搭載用部品のように、粗化銀めっき層における針状の突起群の表面を覆う、補強用めっき層を最表層のめっき層として備え、粗化銀めっき層が、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有し、補強用めっき層の表面が、粗化銀めっき層の針状の突起群を受け継いで、平滑な面の表面積に対する表面積比が、１．３０以上６．００以下となる針状の突起群を有する形状に形成されている構成にすれば、粗化銀めっき層における針状の突起群の強度が補強用めっき層によって強化され、折れ難くなる。
このため、本発明の半導体素子搭載用部品のようにすれば、粗化銀めっき層における針状の突起群の折れによる、樹脂との密着性低下を防止でき、封止樹脂との密着性を格段に高くした状態を維持できる。
なお、本発明の半導体素子搭載用部品において、粗化銀めっき層における針状の突起群の表面を覆う、補強用めっき層の厚さは、粗化銀めっき層の針状の突起群を受け継いで、平滑な面の表面積に対する表面積比を１．３０以上６．００以下に維持でき、且つ、針状の突起群がピーリング折れを生じない強度を維持できる厚さとする。
例えば、補強用めっき層を銀めっき層で構成する場合、補強用めっき層の厚さは０．４μｍ以上４．０μｍ以下、好ましくは１．０μｍ、ニッケルめっき層で構成する場合、補強用めっき層の厚さは０．４μｍ以上４．０μｍ以下とし、好ましくは、１．０μｍとするのがよい。
これらのめっき層で構成する場合の補強用めっき層の厚さが０．４μｍ未満であると、ピーリング折れを生じ易い。一方、４．０μｍを超えると、補強用めっき層の表面の平滑な面の表面積に対する表面積比が１．３０を下回ってしまう。
また、補強用めっき層をニッケルめっき層で構成する場合、ニッケルめっき層の上に、パラジウムめっき層、金めっき層を順に積層する。
パラジウムめっき層の厚さは、０．００５μｍ以上０．１μ以下、好ましくは０．０１μｍとするのがよい。金めっき層の厚さは、０．０００５μ以上０．０１μｍ以下、好ましくは０．００１μｍとするのがよい。これらの範囲の厚さであれば、パラジウムめっき層、金めっき層を積層しても、補強用めっき層の表面の平滑な面の表面積に対する表面積比を、１．３０以上６．００以下の範囲に維持できる。
なお、補強用めっき層を、ニッケルめっき層、パラジウムめっき層、金めっき層を順に積層した構成とする場合においても、補強用めっき層の総厚さの上限は４．０μｍとする。
【００５４】
また、本発明の半導体素子搭載用部品においては、好ましくは、粗化銀めっき層の平均結晶粒径は、０．２８μｍより小さい。
粗化銀めっき層の平均結晶粒径が、０．２８μｍ以上であると、銀めっきの結晶が高さ方向に成長したときの結晶同士の間隔が広くなり、１．３０以上６．００以下の表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）が得られない。
粗化銀めっき層の平均結晶粒径が、０．２８μｍより小さければ、銀めっきの結晶が高さ方向に成長したときの結晶同士の間隔が狭くなり、１．３０以上６．００以下の表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）が得られる。なお、より好ましくは、粗化銀めっき層の平均結晶粒径は、０．１５μｍ以上０．２５μｍ以下であるのがよい。
【００５５】
なお、本発明の半導体素子搭載用部品においては、半導体素子搭載用部品の基材をなす金属板と粗化銀めっき層との間に、下地めっき層を備えていてもよい。
【００５６】
なお、本発明の半導体素子搭載用部品における、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有する、針状の突起群を有する粗化銀めっき層は、メタンスルホン酸系銀めっき液からなる、銀濃度１．０ｇ／Ｌ以上１０ｇ／Ｌ以下の銀めっき浴を用いて、温度５５℃以上６５℃以下、電流密度３Ａ／ｄｍ2以上２０Ａ／ｄｍ2以下で５〜６０秒間めっきを行うことによって得ることができる。
【００５７】
本発明の半導体素子搭載用部品としてのリードフレーム
本発明のリードフレームは、銅系材料からなるリードフレーム基材の上面、側面、下面のうち、少なくとも封止樹脂と接する上面又は側面に、針状の突起群を有する粗化銀めっき層を備えるとともに、粗化銀めっき層における針状の突起群の表面を覆う、補強用めっき層を最表層のめっき層として備え、粗化銀めっき層は、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有し、補強用めっき層の表面は、粗化銀めっき層の針状の突起群を受け継いで、平滑な面の表面積に対する表面積比が、１．３０以上６．００以下となる針状の突起群を有する形状に形成されている。
【００５８】
なお、本発明のリードフレームにおいては、リードフレーム基材と粗化銀めっき層との間に、下地めっき層を備えていてもよい。
本発明のリードフレームにおける粗化銀めっき層が有する針状の突起群の形状は、その下地の表面形態に何ら影響されずに粗化銀めっき層のみで形成されたものであることが好ましいが、下地の表面状態は平滑であっても粗化されていてもよい。生産性等のコストを考慮すれば、下地はリードフレーム基材の表面に活性化処理を施すのみで、その上に粗化銀めっき層を形成するのが好ましい。高温環境下における、下地のリードフレーム基材の材料をなす銅の拡散の影響を考慮する場合は、リードフレーム基材と粗化銀めっき層との間に、平滑な下地めっき層をバリアめっき層として設けるのがよい。この場合、下地の銅の拡散を抑制する厚さまで、めっき層を薄く平滑に形成すれば足りるため、薄い下地めっき層が好ましい。
【００５９】
また、本発明のリードフレームにおいては、粗化銀めっき層を含む銀めっき層を、下地めっき層を設けずに直接、リードフレーム基材の上面、側面、下面のうち、少なくとも上面又は側面の上に形成する場合には、リードフレーム基材の上面、側面、下面のうち、少なくとも上面又は側面の表面に銀ストライクめっき層を０．２μｍ以上３．０μｍ以下、より好ましくは１．５μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層を０．２μｍ以上３．０μｍ以下、より好ましくは０．５μｍ積層するのがよい。
下地にバリアめっき層として、例えばニッケルめっき層を設ける場合には、リードフレーム基材の上面、側面、下面のうち、少なくとも上面又は側面に備わる、ニッケルめっき層の厚さは、０．３μｍ以上３．０μｍ以下であることが好ましい。詳しくは、リードフレーム基材の上面、側面、下面のうち、少なくとも上面又は側面の表面にニッケルめっき層を０．３μｍ以上３．０μｍ以下、好ましくは１．０μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層を０．２μｍ以上３．０μｍ以下、好ましくは０．５μｍ積層するのがよい。
下地のニッケルめっき層と、粗化銀めっき層との間に、例えばパラジウムめっき層を設ける場合には、パラジウムめっき層の厚さは、０．００５μｍ以上０．１μｍ以下であることが好ましい。詳しくは、リードフレーム基材の上面、側面、下面のうち、少なくとも上面又は側面の表面に形成されたニッケルめっき層の上にパラジウムめっき層を０．００５μｍ以上０．１μｍ以下、好ましくは０．０１μｍ形成するのがよい。
下地のニッケルめっき層及びパラジウムめっき層と、粗化銀めっき層との間に、例えば金めっき層を設ける場合には、金めっき層の厚さは、０．０００５μｍ以上０．０１μｍ以下であることが好ましい。詳しくは、リードフレーム基材の上面、側面、下面のうち、少なくとも上面又は側面の表面に形成されたニッケルめっき層及びパラジウムめっき層の上に金めっき層を０．０００５μｍ以上０．０１μｍ以下、好ましくは０．００１μｍ形成するのがよい。
【００６０】
これらの場合、粗化銀めっき層における針状の突起群の表面を覆う補強用めっき層として、銀フラッシュ層を０．４μｍ以上４．０μｍ以下積層する。より好ましくは、１．０μｍ積層するのがよい。
なお、粗化銀めっき層における針状の突起群の表面を覆う補強用めっき層として、銀フラッシュ層のかわりに、厚さ０．４μｍ以上４．０μｍ以下、好ましくは１．０μｍのニッケルめっき層、厚さ０．００５μｍ以上０．１μｍ以下、好ましくは０．０１μｍパラジウムめっき層、厚さ０．０００５μｍ以上０．０１μｍ以下、好ましくは０．００１μｍの金めっき層の３層からなるめっき層を積層してもよい。補強用めっき層を、ニッケルめっき層、パラジウムめっき層、金めっき層を順に積層した構成とする場合において、補強用めっき層の総厚さの上限は４．０μｍとする。
【００６１】
本発明の半導体素子搭載用部品としての半導体素子搭載用基板（その１）
本発明の一形態の半導体素子搭載用基板は、銅系材料からなる金属板の上面に凹部を設けることにより形成された、柱状端子部を有する半導体素子搭載用基板であって、柱状端子部の上面に、針状の突起群を有する粗化銀めっき層を備えるとともに、粗化銀めっき層における針状の突起群の表面を覆う、補強用めっき層を最表層のめっき層として備え、粗化銀めっき層は、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有し、補強用めっき層の表面は、粗化銀めっき層の針状の突起群を受け継いで、平滑な面の表面積に対する表面積比が、１．３０以上６．００以下となる針状の突起群を有する形状に形成されている。
【００６２】
なお、本発明の一形態の半導体素子搭載用基板においては、柱状端子部の上面と粗化銀めっき層との間に、下地めっき層を備えていてもよい。
本発明の一形態の半導体素子搭載用基板における粗化銀めっき層が有する針状の突起群の形状は、その下地の表面形態に何ら影響されずに粗化銀めっき層のみで形成されたものであることが好ましいが、下地の表面状態は平滑であっても粗化されていてもよい。生産性等のコストを考慮すれば、下地は半導体素子搭載用基板の基材をなす金属板の上面における柱状端子部に対応する領域の表面に活性化処理を施すのみで、その上に粗化銀めっき層を形成するのが好ましい。高温環境下における、下地の柱状端子部の材料をなす銅の拡散の影響を考慮する場合は、柱状端子部と粗化銀めっき層との間に、平滑な下地めっき層をバリアめっき層として設けるのがよい。この場合、下地の銅の拡散を抑制する厚さまで、めっき層を薄く平滑に形成すれば足りるため、薄い下地めっき層が好ましい。
【００６３】
また、本発明の一形態の半導体素子搭載用基板においては、粗化銀めっき層を含む銀めっき層を、下地めっき層を設けずに直接、柱状端子部の上面上に形成する場合には、半導体素子搭載用基板の基材をなす金属板の上面における柱状端子部に対応する領域の表面に銀ストライクめっき層を０．２μｍ以上３．０μｍ以下、より好ましくは１．５μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層を０．２μｍ以上３．０μｍ以下、より好ましくは０．５μｍ積層するのがよい。
下地にバリアめっき層として、例えばニッケルめっき層を設ける場合には、柱状端子部の上面に備わる、ニッケルめっき層の厚さは、０．３μｍ以上３．０μｍ以下であることが好ましい。詳しくは、半導体素子搭載用基板の基材をなす金属板の上面における柱状端子部に対応する領域の表面にニッケルめっき層を０．３μｍ以上３．０μｍ以下、好ましくは１．０μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層を０．２μｍ以上３．０μｍ以下、好ましくは０．５μｍ積層するのがよい。
下地のニッケルめっき層と、粗化銀めっき層との間に、例えばパラジウムめっき層を設ける場合には、パラジウムめっき層の厚さは、０．００５μｍ以上０．１μｍ以下であることが好ましい。詳しくは、半導体素子搭載用基板の基材をなす金属板の上面における柱状端子部に対応する領域の表面に形成されたニッケルめっき層の上にパラジウムめっき層を０．００５μｍ以上０．１μｍ以下、好ましくは０．０１μｍ形成するのがよい。
下地のニッケルめっき層及びパラジウムめっき層と、粗化銀めっき層との間に、例えば金めっき層を設ける場合には、金めっき層の厚さは、０．０００５μｍ以上０．０１μｍ以下であることが好ましい。詳しくは、半導体素子搭載用基板の基材をなす金属板の上面における柱状端子部に対応する領域の表面に形成されたニッケルめっき層及びパラジウムめっき層の上に金めっき層を０．０００５μｍ以上０．０１μｍ以下、好ましくは０．００１μｍ形成するのがよい。
【００６４】
これらの場合、粗化銀めっき層における針状の突起群の表面を覆う補強用めっき層として、銀フラッシュ層を０．４μｍ以上４．０μｍ以下積層する。より好ましくは、１．０μｍ積層するのがよい。
なお、粗化銀めっき層における針状の突起群の表面を覆う補強用めっき層として、銀フラッシュ層のかわりに、厚さ０．４μｍ以上４．０μｍ以下、好ましくは１．０μｍのニッケルめっき層、厚さ０．００５μｍ以上０．１μｍ以下、好ましくは０．０１μｍパラジウムめっき層、厚さ０．０００５μｍ以上０．０１μｍ以下、好ましくは０．００１μｍの金めっき層の３層からなるめっき層を積層してもよい。補強用めっき層を、ニッケルめっき層、パラジウムめっき層、金めっき層を順に積層した構成とする場合、補強用めっき層の総厚さの上限は４．０μｍとする。
【００６５】
本発明の半導体素子搭載用部品としての半導体素子搭載用基板（その２）
また、本発明の他の形態の半導体素子搭載用基板は、金属板の一方の面に、めっき層のみからなる柱状端子部を備えた半導体素子搭載用基板であって、柱状端子部は、針状の突起群を有する粗化銀めっき層を備えるとともに、該粗化銀めっき層における針状の突起群の表面を覆う、補強用めっき層を最表層のめっき層として備え、粗化銀めっき層は、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有し、補強用めっき層の表面は、粗化銀めっき層の針状の突起群を受け継いで、平滑な面の表面積に対する表面積比が、１．３０以上６．００以下となる針状の突起群を有する形状に形成されている。
【００６６】
また、本発明の他の形態の半導体素子搭載用基板においては、好ましくは、柱状端子部において金属板に接しているめっき層が、金めっき層であるように構成する。
また、本発明の他の形態の半導体素子搭載用基板においては、好ましくは、柱状端子部における補強用めっき層より下層のめっき層は、金属板側から次の（１）〜（６）のいずれかの順に積層された金属からなるめっき層により形成された構成にする。
（１）金／ニッケル／銀
（２）金／パラジウム／ニッケル／銀
（３）金／パラジウム／ニッケル／パラジウム／銀
（４）金／ニッケル／パラジウム／銀
（５）金／ニッケル／パラジウム／金／銀
（６）金／パラジウム／ニッケル／パラジウム／金／銀
【００６７】
例えば、柱状端子部における補強用めっき層より下層のめっき層を、金／ニッケル／銀の順に積層された金属からなるめっき層により構成する場合は、金属板の一方の面側の柱状端子部に対応する部位の表面に、金めっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上に平滑な結晶のニッケルめっき層を５．０μｍ以上８０．０μｍ以下、好ましくは３０．０μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層を０．２μｍ以上３．０μｍ以下、好ましくは０．５μｍ形成するのがよい。
【００６８】
また、例えば、柱状端子部における補強用めっき層より下層のめっき層を、金／パラジウム／ニッケル／銀の順に積層された金属からなるめっき層により構成する場合は、金属板の一方の面側の柱状端子部に対応する部位の表面に、金めっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上に平滑な結晶のニッケルめっき層を５．０μｍ以上８０．０μｍ以下、好ましくは３０．０μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層を０．２μｍ以上３．０μｍ以下、好ましくは０．５μｍ形成するのがよい。
【００６９】
また、例えば、柱状端子部における補強用めっき層より下層のめっき層を、金／パラジウム／ニッケル／パラジウム／銀の順に積層された金属からなるめっき層により構成する場合は、金属板の一方の面側の柱状端子部に対応する部位の表面に、金めっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上に平滑な結晶のニッケルめっき層を５．０μｍ以上８０．０μｍ以下、好ましくは３０．０μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上１．５μｍ以下、好ましくは０．０５μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層を０．２μｍ以上３．０μｍ以下、好ましくは０．５μｍ形成するのがよい。
【００７０】
また、例えば、柱状端子部における補強用めっき層より下層のめっき層を、金／ニッケル／パラジウム／銀の順に積層された金属からなるめっき層により構成する場合は、一例として、金属板の一方の面側の柱状端子部に対応する部位の表面に、金めっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上に平滑な結晶のニッケルめっき層を５．０μｍ以上８０．０μｍ以下、好ましくは３０．０μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上１．５μｍ以下、好ましくは０．０５μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層を０．２μｍ以上３．０μｍ以下、好ましくは０．５μｍ形成するのがよい。
【００７１】
また、例えば、柱状端子部における補強用めっき層より下層のめっき層を、金／ニッケル／パラジウム／金／銀の順に積層された金属からなるめっき層により構成する場合は、金属板の一方の面側の柱状端子部に対応する部位の表面に、金めっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上に平滑な結晶のニッケルめっき層を５．０μｍ以上８０．０μｍ以下、好ましくは３０．０μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上１．５μｍ以下、好ましくは０．０５μｍ形成し、その上に金めっき層を０．０００５μｍ以上０．５μｍ以下、好ましくは０．００５μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層を０．２μｍ以上３．０μｍ以下、好ましくは０．５μｍ形成するのがよい。
【００７２】
また、例えば、柱状端子部における補強用めっき層より下層のめっき層を、金／パラジウム／ニッケル／パラジウム／金／銀の順に積層された金属からなるめっき層により構成する場合は、金属板の一方の面側の柱状端子部に対応する部位の表面に、金めっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上に平滑な結晶のニッケルめっき層を５．０μｍ以上８０．０μｍ以下、好ましくは３０．０μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上１．５μｍ以下、好ましくは０．０５μｍ形成し、その上に金めっき層を０．０００５μｍ以上０．５μｍ以下、好ましくは０．００５μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層を０．２μｍ以上３．０μｍ以下、好ましくは０．５μｍ形成するのがよい。
【００７３】
これらの場合、粗化銀めっき層における針状の突起群の表面を覆う補強用めっき層として、銀フラッシュ層を０．４μｍ以上４．０μｍ以下積層する。より好ましくは、１．０μｍ積層するのがよい。
なお、粗化銀めっき層における針状の突起群の表面を覆う補強用めっき層として、銀フラッシュ層のかわりに、厚さ０．４μｍ以上４．０μｍ以下、好ましくは１．０μｍのニッケルめっき層、厚さ０．００５μｍ以上０．１μｍ以下、好ましくは０．０１μｍパラジウムめっき層、厚さ０．０００５μｍ以上０．０１μｍ以下、好ましくは０．００１μｍの金めっき層の３層からなるめっき層を積層してもよい。補強用めっき層を、ニッケルめっき層、パラジウムめっき層、金めっき層を順に積層した構成とする場合、補強用めっき層の総厚さの上限は４．０μｍとする。
【００７４】
また、本発明の他の形態の半導体素子搭載用基板においては、半導体素子搭載用基板の基材をなす金属板の材質は、銅合金等の銅系材料の他、ステンレス系合金も適用可能である。
本発明の他の形態の半導体素子搭載用基板における半導体素子搭載用基板の基材をなす金属板の材質がステンレス系合金である場合は、柱状端子部における補強用めっき層より下層のめっき層を、金／ニッケル／パラジウム／銀の順に積層された金属からなるめっき層により構成する。その場合は、金属板の一方の面側の柱状端子部に対応する部位の表面に、金めっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上に平滑な結晶のニッケルめっき層を２０．０μｍ以上８０．０μｍ以下、好ましくは３０．０μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上１．５μｍ以下、好ましくは０．０５μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層を０．２μｍ以上３．０μｍ以下、好ましくは０．５μｍ形成するのがよい。
【００７５】
この場合、粗化銀めっき層における針状の突起群の表面を覆う補強用めっき層として、銀フラッシュ層を０．４μｍ以上４．０μｍ以下積層する。より好ましくは、１．０μｍ積層するのがよい。
なお、粗化銀めっき層における針状の突起群の表面を覆う補強用めっき層として、銀フラッシュ層のかわりに、厚さ０．４μｍ以上４．０μｍ以下、好ましくは１．０μｍのニッケルめっき層、厚さ０．００５μｍ以上０．１μｍ以下、好ましくは０．０１μｍパラジウムめっき層、厚さ０．０００５μｍ以上０．０１μｍ以下、好ましくは０．００１μｍの金めっき層の３層からなるめっき層を積層してもよい。補強用めっき層を、ニッケルめっき層、パラジウムめっき層、金めっき層を順に積層した構成とする場合、補強用めっき層の総厚さの上限は４．０μｍとする。
【００７６】
従って、本発明によれば、金属板の上面、側面、下面のうち、少なくとも封止樹脂と接する上面又は側面に、銀めっきが施されたリードフレームや半導体パッケージの製造時に金属板に加工が施されるまたは金属板が除去される半導体素子搭載用基板等、の半導体素子搭載用部品において、コストや作業時間を低減して、生産性を向上させながら、銀めっき層を含むめっき層全体の厚さを薄く抑え、且つ、封止樹脂との密着性を格段に高くした状態を維持することの可能な半導体素子搭載用部品が得られる。
【００７７】
以下に、本発明を適用した半導体素子搭載用基板及びその製造方法について説明する。なお、本発明は、特に限定が無い限り、以下の詳細な説明に限定されるものではない。
【００７８】
第１実施形態
図１は本発明の第１実施形態に係るリードフレームの一例を示す図で、(a)は平面図、(b)は(a)のＡ−Ａ断面を模式的に示した説明図である。図２は本発明の第１実施形態に係る多列配列されたリードフレームの一例を示す平面図である。図３は本発明の第１実施形態に係る半導体素子実装用のリードフレームの製造手順の一例を示す説明図である。図４は本発明の第１実施形態に係る半導体素子実装用のリードフレームを用いた半導体パッケージの製造手順の一例を示す説明図である。
【００７９】
本実施形態のリードフレーム１−１は、図１(a)に示すように、半導体素子が搭載される領域に向かって四方から伸びた複数の端子を備え、図１(b)に示すように、銅系材料からなるリードフレーム基材１０の全面に、粗化銀めっき層１１を備えるとともに、粗化銀めっき層１１における針状の突起群の表面を覆う、補強用めっき層１１αを最表層のめっき層として備えている。図１中、１０ａは半導体素子と電気的に接続する内部接続用端子部、１０ｂは外部接続用端子部である。
粗化銀めっき層１１は、１．３０以上６．００以下の表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）となる針状の突起群を有している。
また、粗化銀めっき層１１は、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有している。
粗化銀めっき層１１の平均結晶粒径は、０．２８μｍより小さい大きさを有している。
補強用めっき層１１αの表面は、粗化銀めっき層１１の針状の突起群を受け継いで、平滑な面の表面積に対する表面積比が、１．３０以上６．００以下となる針状の突起群を有する形状に形成されている。
【００８０】
また、本実施形態では、粗化銀めっき層１１は、銅系材料からなるリードフレーム基材１０を下地として０．２μｍ以上３．０μｍ以下の厚さに形成されている。
なお、本実施形態の変形例として、銅系材料からなるリードフレーム基材１０と粗化銀めっき層１１との間に、高温下での銅の拡散を阻止するバリアめっき層として機能する下地めっき層を備えていてもよい。その場合の下地めっき層は、ニッケルめっき、ニッケル／パラジウムめっき、ニッケル／パラジウム／金めっき、のいずれかからなるめっき層で構成することができる。その場合、粗化銀めっき層１１は、０．２μｍ以上３．０μｍ以下の厚さに形成するのがよい。
詳しくは、例えば、半導体素子との電気的接続を半田で行う場合の銅の拡散を阻止するバリアめっき層として機能する下地めっき層を、ニッケル／パラジウムめっきからなるめっき層、または、ニッケル／パラジウム／金めっきからなるめっき層で構成する場合は、粗化銀めっき層１１は、０．２μｍ以上３．０μｍ以下の厚さに形成するのがよい。
【００８１】
また、補強用めっき層１１αは、０．４μｍ以上４．０μｍ以下、より好ましくは、１．０μｍの厚さの銀フラッシュ層で構成されている。
なお、補強用めっき層１１αは、銀フラッシュ層のかわりに、厚さ０．４μｍ以上４．０μｍ以下、好ましくは１．０μｍのニッケルめっき層、厚さ０．００５μｍ以上０．１μｍ以下、好ましくは０．０１μｍパラジウムめっき層、厚さ０．０００５μｍ以上０．０１μｍ以下、好ましくは０．００１μｍの金めっき層の３層からなるめっき層を積層することによって構成してもよい。補強用めっき層１１αを、ニッケルめっき層、パラジウムめっき層、金めっき層を順に積層した構成とする場合、補強用めっき層１１αの総厚さの上限は４．０μｍとする。
また、本実施形態のリードフレーム１−１は、図２に示すように個々のリードフレーム１−１が多列配列されている。
【００８２】
次に、本実施形態のリードフレーム１−１の製造工程の一例を、図３を用いて説明する。
まず、リードフレーム基材として、銅系材料からなる金属板１０を準備する（図３(a)参照）。
次に、金属板１０の両面にレジスト層Ｒ１を形成する（図３(b)参照）。
次に、所定のリードフレーム形状が描画されたガラスマスクを用いて露光・現像し、エッチング用レジストマスク３２を形成する（図３(c)参照）。
次に、両面にエッチング加工を施し、所定のリードフレーム形状を形成する（図３(d)参照）。
次に、エッチング用レジストマスク３２を除去する（図３(e)参照）。
次に、所定のリードフレーム形状が形成された金属板１０の全面に、針状の突起群を有する粗化銀めっき層１１を形成し、その上に、補強用めっき層１１αを最表層のめっき層として粗化銀めっき層１１における針状の突起群の表面を覆うように形成する（図３(f)参照）。
これにより、本実施形態のリードフレーム１−１が完成する。
【００８３】
なお、針状の突起群を有する粗化銀めっき層１１の形成手順は、例えば、リードフレーム基材１０の表面を活性化処理するのみで粗化銀めっき層を形成するか、下地の銅の拡散を抑制しうる厚さまで、バリアめっき層として、例えばニッケルめっき層を薄く平滑に形成し、その上に粗化銀めっき層１１を形成する。このとき、粗化銀めっき層１１の密着性が懸念される場合は、粗化銀めっきの直前に、例えば銀ストライクめっき層を形成し、その上に粗化銀めっき層１１を形成してもよい。
【００８４】
このとき、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有する、表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）が１．３０以上６．００以下となる針状の突起群を有する、粗化銀めっき層１１を形成するために、メタンスルホン酸系銀めっき液からなる銀めっき浴中の銀濃度を１．０ｇ／Ｌ以上１０ｇ／Ｌ以下の範囲とする。特に、銀濃度を１．５ｇ／Ｌ以上５．０ｇ／Ｌ以下の範囲とすることがより好ましい。
銀濃度が１．０ｇ／Ｌ未満であると、十分な粗化銀めっき被膜を形成することができないので好ましくない。銀濃度が１０ｇ／Ｌよりも高いと、形成される粗化銀めっき被膜が平滑表面となってしまい、銀の針状結晶を得ることができないので好ましくない。
【００８５】
また、下地と粗化銀めっき層１１との接合性を向上させるために用いる銀ストライクめっきの代替として、パラジウムまたはパラジウムを含有する合金のめっき層を用いることにより、下地と粗化銀めっき層１１を好適に接合させることもできる。
さらに、半導体素子との接合性を向上させるために金または金を含有する合金のめっき層を粗化銀めっき層１１の下に形成してもよい。
【００８６】
なお、下地めっき層を設けずに直接、リードフレーム基材の上に形成する場合には、粗化銀めっき層１１の厚さは、０．２μｍ以上必要であり、０．２μｍ以上３．０μｍ以下とするのがよい。さらにコストの観点から、０．３μｍ以上１．０μｍ以下とするのがより好ましい。
また、半導体素子との電気的接続を半田で行う場合の銅の拡散を阻止するバリアとして機能する下地めっき層として下地めっき層をニッケル／パラジウムめっきからなるめっき層、または、ニッケル／パラジウム／金めっきからなるめっき層を設ける場合は、粗化銀めっき層１１の厚さは、０．２μｍ以上３．０μｍ以下とするのがよい。
【００８７】
粗化銀めっき層１１における針状の突起群の表面を覆う補強用めっき層１１αは、銀フラッシュ層を０．４μｍ以上４．０μｍ以下積層することによって形成する。より好ましくは、１．０μｍ積層することによって形成するのがよい。
なお、粗化銀めっき層１１における針状の突起群の表面を覆う補強用めっき層１１αを、銀フラッシュ層のかわりに、厚さ０．４μｍ以上４．０μｍ以下、好ましくは１．０μｍのニッケルめっき層、厚さ０．００５μｍ以上０．１μｍ以下、好ましくは０．０１μｍパラジウムめっき層、厚さ０．０００５μｍ以上０．０１μｍ以下、好ましくは０．００１μｍの金めっき層の３層からなるめっき層を積層することによって形成してもよい。補強用めっき層１１αを、ニッケルめっき層、パラジウムめっき層、金めっき層を順に積層した構成とする場合、補強用めっき層１１αの総厚さの上限は４．０μｍとする。
【００８８】
次に、本実施形態のリードフレーム１−１を用いた半導体パッケージの製造工程の一例を、図４を用いて説明する。
まず、図３に示した製造手順によって製造された、本実施形態のリードフレーム１−１を準備する（図４(a)参照）。
次に、リードフレーム１−１の上面の内部接続用端子部１０ａにおける半導体素子搭載領域の上に、半田１４を印刷し、その上に半導体素子２０を搭載し、固定することで、半導体素子２０の電極とリードフレーム１−１の内部接続用端子部１０ａとを電気的に接続する（図４(b)参照）。
次に、モールド金型を用いて、リードフレーム１−１の下面の外部接続用端子部１０ｂ以外の空間領域を封止樹脂１５で封止する（図４(c)参照）。
最後に、多列配列された半導体パッケージを、ダイシングやプレス等で個片化する（図４(d)参照）。
これにより、本実施形態のリードフレーム１−１を用いた半導体パッケージ２−１が得られる（図４(e)参照）。
【００８９】
第２実施形態
図５は本発明の第２実施形態に係るリードフレームの一例を示す図で、(a)は平面図、(b)は(a)のＢ−Ｂ断面を模式的に示した説明図である。図６は本発明の第２実施形態に係る多列配列されたリードフレームの一例を示す平面図である。図７は本発明の第２実施形態に係る半導体素子実装用のリードフレームの製造手順の一例を示す説明図である。図８は本発明の第２実施形態に係る半導体素子実装用のリードフレームを用いた半導体パッケージの製造手順の一例を示す説明図である。
【００９０】
本実施形態のリードフレーム１−１’は、図５(a)に示すように、半導体素子が搭載されるパッド部１０ｃと、パッド部１０ｃに向かって四方から伸びた複数の端子を備え、図５(b)に示すように、銅系材料からなるリードフレーム基材１０の全面に、粗化銀めっき層１１を備えるとともに、粗化銀めっき層１１における針状の突起群の表面を覆う、補強用めっき層１１αを最表層のめっき層として備えている。図５中、１０ａは半導体素子と電気的に接続する内部接続用端子部、１０ｂは外部接続用端子部である。
粗化銀めっき層１１は、１．３０以上６．００以下の表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）となる針状の突起群を有している。
また、粗化銀めっき層１１は、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有している。
粗化銀めっき層１１の平均結晶粒径は、０．２８μｍより小さい大きさを有している。
補強用めっき層１１αの表面は、粗化銀めっき層１１の針状の突起群を受け継いで、平滑な面の表面積に対する表面積比が、１．３０以上６．００以下となる針状の突起群を有する形状に形成されている。
【００９１】
また、本実施形態では、粗化銀めっき層１１は、銅系材料からなるリードフレーム基材１０を下地として０．２μｍ以上３．０μｍ以下の厚さに形成されている。
なお、本実施形態の変形例として、銅系材料からなるリードフレーム基材１０と粗化銀めっき層１１との間に、高温下での銅の拡散を阻止するバリアめっき層として機能する下地めっき層を備えていてもよい。その場合の下地めっき層は、ニッケルめっき、ニッケル／パラジウムめっき、ニッケル／パラジウム／金めっき、のいずれかからなるめっき層で構成することができる。その場合、粗化銀めっき層１１は、０．２μｍ以上３．０μｍ以下の厚さに形成するのがよい。
詳しくは、例えば、半導体素子との電気的接続をワイヤボンディング方式で行う場合の銅の拡散を阻止するバリアめっき層として機能する下地めっき層を、ニッケルめっきからなるめっき層で構成する場合は、粗化銀めっき層１１は、０．２μｍ以上３．０μｍ以下の厚さに形成するのがよい。
また、例えば、半導体素子との電気的接続をワイヤボンディング方式で行う場合の銅の拡散を阻止するバリアめっき層として機能する下地めっき層を、ニッケル／パラジウムめっきからなるめっき層で構成する場合は、粗化銀めっき層１１は、０．２μｍ以上３．０μｍ以下の厚さに形成するのがよい。
【００９２】
また、補強用めっき層１１αは、０．４μｍ以上４．０μｍ以下、より好ましくは、１．０μｍの厚さの銀フラッシュ層で構成されている。
なお、補強用めっき層１１αは、銀フラッシュ層のかわりに、厚さ０．４μｍ以上４．０μｍ以下、好ましくは１．０μｍのニッケルめっき層、厚さ０．００５μｍ以上０．１μｍ以下、好ましくは０．０１μｍパラジウムめっき層、厚さ０．０００５μｍ以上０．０１μｍ以下、好ましくは０．００１μｍの金めっき層の３層からなるめっき層を積層することによって構成してもよい。補強用めっき層１１αを、ニッケルめっき層、パラジウムめっき層、金めっき層を順に積層した構成とする場合、補強用めっき層１１αの総厚さの上限は４．０μｍとする。
また、本実施形態のリードフレーム１−１’は、図６に示すように個々のリードフレーム１−１’が多列配列されている。
【００９３】
次に、本実施形態のリードフレーム１−１’の製造工程の一例を、図７を用いて説明する。
本実施形態のリードフレーム１−１’の製造工程は、図３に示した第１実施形態のリードフレーム１−１の製造工程と略同様であり、針状の突起群を有する粗化銀めっき層１１、粗化銀めっき層１１における針状の突起群の表面を覆う補強用めっき層１１αの形成手順も第１実施形態のリードフレーム１−１におけるものと略同様である（図７(a)〜図７(f)参照）。
【００９４】
なお、下地めっき層を設けずに直接、リードフレーム基材の上に形成する場合には、粗化銀めっき層１１の厚さは、０．２μｍ以上必要であり、０．２μｍ以上３．０μｍ以下とするのがよい。さらにコストの観点から、０．３μｍ以上１．０μｍ以下とするのがより好ましい。
また、半導体素子との電気的接続をワイヤボンディング方式で行う場合の銅の拡散を阻止するバリアとして機能する下地めっき層として、ニッケルめっき層を設ける場合には、粗化銀めっき層１１の厚さは、０．２μｍ以上３．０μｍ以下とするのがよい。
また、半導体素子との電気的接続をワイヤボンディング方式で行う場合の銅の拡散を阻止するバリアとして機能する下地めっき層として、ニッケル／パラジウムめっきからなるめっき層を設ける場合は、粗化銀めっき層１１の厚さは、０．２μｍ以上３．０μｍ以下とするのがよい。
【００９５】
粗化銀めっき層１１における針状の突起群の表面を覆う補強用めっき層１１αは、銀フラッシュ層を０．４μｍ以上４．０μｍ以下積層することによって形成する。より好ましくは、１．０μｍ積層することによって形成するのがよい。
なお、粗化銀めっき層１１における針状の突起群の表面を覆う補強用めっき層１１αを、銀フラッシュ層のかわりに、厚さ０．４μｍ以上４．０μｍ以下、好ましくは１．０μｍのニッケルめっき層、厚さ０．００５μｍ以上０．１μｍ以下、好ましくは０．０１μｍパラジウムめっき層、厚さ０．０００５μｍ以上０．０１μｍ以下、好ましくは０．００１μｍの金めっき層の３層からなるめっき層を積層することによって形成してもよい。補強用めっき層１１αを、ニッケルめっき層、パラジウムめっき層、金めっき層を順に積層した構成とする場合、補強用めっき層１１αの総厚さの上限は４．０μｍとする。
【００９６】
次に、本実施形態のリードフレーム１−１’を用いた半導体パッケージの製造工程の一例を、図８を用いて説明する。
まず、図７に示した製造手順によって製造された、本実施形態のリードフレーム１−１’を準備する（図８(a)参照）。
次に、リードフレーム１−１’の上面のパッド部１０ｃの上に、ダイボンド１６を介して半導体素子２０を搭載し、固定するとともに、半導体素子２０の電極とリードフレーム１−１’の内部接続用端子部１０ａとをボンディングワイヤ１７を介して電気的に接続する（図８(b)参照）。
次に、モールド金型を用いて、リードフレーム１−１’の下面の外部接続用端子部１０ｂ以外の空間領域を封止樹脂１５で封止する（図８(c)参照）。
最後に、多列配列された半導体パッケージを、ダイシングやプレス等で個片化する（図８(d)参照）。
これにより、本実施形態のリードフレーム１−１’を用いた半導体パッケージ２−１’が得られる（図８(e)参照）。
【００９７】
第３実施形態
図９は本発明の第３実施形態に係るリードフレームの一例を示す図で、(a)は上面図、(b)は下面図、(c)は(a)のＣ−Ｃ断面を模式的に示した説明図である。図１０は本発明の第３実施形態に係る多列配列されたリードフレームの一例を示す平面図である。図１１は本発明の第３実施形態に係る半導体素子実装用のリードフレームの製造手順の一例を示す説明図である。図１２は本発明の第３実施形態に係る半導体素子実装用のリードフレームを用いた半導体パッケージの製造手順の一例を示す説明図である。
【００９８】
本実施形態のリードフレーム１−２は、図９(a)に示すように、半導体素子が搭載される領域に向かって四方から伸びた複数の端子を備え、図９(c)に示すように、銅系材料からなるリードフレーム基材１０の上面、側面、下面のうち、上面のみに、粗化銀めっき層１１を備えるとともに、粗化銀めっき層１１における針状の突起群の表面を覆う、補強用めっき層１１αを最表層のめっき層として備えている。図９中、１０ａは半導体素子と電気的に接続する内部接続用端子部、１０ｂは外部接続用端子部である。
粗化銀めっき層１１、補強用めっき層１１α及び粗化銀めっき層１１の下地の構成は、第１実施形態のリードフレーム１−１と略同様である。
また、本実施形態のリードフレーム１−２は、リードフレーム基材１０の下面に、ニッケル、パラジウム、金の順に積層された外部接続用めっき層１３を備えている。
また、本実施形態のリードフレーム１−２は、図１０に示すように個々のリードフレーム１−２が多列配列されている。
【００９９】
次に、本実施形態のリードフレーム１−２の製造工程の一例を、図１１を用いて説明する。
まず、リードフレーム基材として、銅系材料からなる金属板１０を準備する（図１１(a)参照）。
次に、金属板１０の両面に第１のレジスト層Ｒ１を形成する（図１１(b)参照）。
次に、金属板１０の上面側の第1のレジスト層Ｒ１の全領域を露光・現像するとともに、金属板１０の下面側の第１のレジスト層Ｒ１を外部接続用端子部１０ｂに対応した所定形状が描画されたガラスマスクを用いて露光・現像し、金属板１０の上面側の全領域を覆うとともに、金属板１０の下面側の外部接続用端子部１０ｂに対応した部位が開口した第１のめっき用レジストマスク３１−１を形成する（図１１(c)参照）。
次に、第１のめっき用レジストマスク３１−１を用いて、金属板１０の下面における外部接続用端子部１０ｂに対応した部位に、例えば、厚さ０．３〜３μｍのニッケルめっき層、厚さ０．００５〜０．１μｍのパラジウムめっき層、厚さ０．０００５〜０．１μｍの金めっき層を順に積層し、外部接続用めっき層１３を形成する（図１１(d)参照）。
次に、第１のめっき用レジストマスク３１−１を除去し（図１１(e)参照）、金属板１０の両面に第２のレジスト層Ｒ２を形成する（図１１(f)参照）。
次に、金属板１０の上面側の第２のレジスト層Ｒ２をリードフレームに対応した所定形状が描画されたガラスマスクを用いて露光・現像するとともに、金属板１０の下面側の第２のレジスト層Ｒ２の全領域を露光・現像し、金属板１０の上面側のリードフレームに対応した部位が開口し、金属板１０の下面側の全領域を覆う第２のめっき用レジストマスク３１−２を形成する（図１１(g)参照）。
次に、第２のめっき用レジストマスク３１−２を用いて、金属板１０の上面におけるリードフレームに対応した部位に、針状の突起群を有する粗化銀めっき層１１を形成し、その上に、補強用めっき層１１αを最表層のめっき層として粗化銀めっき層１１における針状の突起群の表面を覆うように形成する（図１１(h)参照）。
次に、第２のめっき用レジストマスク３１−２を除去し（図１１(i)参照）、金属板１０の両面に第３のレジスト層Ｒ３を形成する（図１１(j)参照）。
次に、所定のリードフレーム形状が描画されたガラスマスクを用いて露光・現像し、エッチング用レジストマスク３２を形成する（図１１(k)参照）。
次に、両面にエッチング加工を施し、所定のリードフレーム形状を形成する（図１１(l)参照）。
次に、エッチング用レジストマスク３２を除去する（図１１(m)参照）。
これにより、本実施形態のリードフレーム１−２が完成する。
【０１００】
なお、針状の突起群を有する粗化銀めっき層１１、粗化銀めっき層１１における針状の突起群の表面を覆う補強用めっき層１１αの形成手順、粗化銀めっき層１１、補強用めっき層１１αを構成するめっき金属の種類、めっきの厚さは、第１実施形態のリードフレーム１−１におけるものと略同様である。
【０１０１】
次に、本実施形態のリードフレーム１−２を用いた半導体パッケージの製造工程の一例を、図１２を用いて説明する。
まず、図１１に示した製造手順によって製造された、本実施形態のリードフレーム１−２を準備する（図１２(a)参照）。
以後、第１実施形態のリードフレームの製造工程と略同様に、半田１４を介した半導体素子２０の搭載、樹脂封止、半導体パッケージの個片化を行う（図１２(b)〜図１２(d)参照）。
これにより、本実施形態のリードフレーム１−２を用いた半導体パッケージ２−２が得られる（図１２(e)参照）。
【０１０２】
第４実施形態
図１３は本発明の第４実施形態に係るリードフレームの一例を示す図で、(a)は上面図、(b)は下面図、(c)は(a)のＤ−Ｄ断面を模式的に示した説明図である。図１４は本発明の第４実施形態に係る多列配列されたリードフレームの一例を示す平面図である。図１５は本発明の第４実施形態に係る半導体素子実装用のリードフレームの製造手順の一例を示す説明図である。図１６は本発明の第４実施形態に係る半導体素子実装用のリードフレームを用いた半導体パッケージの製造手順の一例を示す説明図である。
【０１０３】
本実施形態のリードフレーム１−２’は、図１３(a)に示すように、半導体素子が搭載されるパッド部１０ｃと、パッド部１０ｃに向かって四方から伸びた複数の端子を備え、図１３(c)に示すように、銅系材料からなるリードフレーム基材１０の上面、側面、下面のうち、上面のみに、粗化銀めっき層１１を備えるとともに、粗化銀めっき層１１における針状の突起群の表面を覆う、補強用めっき層１１αを最表層のめっき層として備えている。図１３中、１０ａは半導体素子と電気的に接続する内部接続用端子部、１０ｂは外部接続用端子部である。
粗化銀めっき層１１、補強用めっき層１１α及び粗化銀めっき層１１の下地の構成は、第２実施形態のリードフレーム１−１’と略同様である。
また、本実施形態のリードフレーム１−２’は、リードフレーム基材１０の下面に、ニッケル、パラジウム、金の順に積層された外部接続用めっき層１３を備えている。
また、本実施形態のリードフレーム１−２’は、図１４に示すように個々のリードフレーム１−２’が多列配列されている。
【０１０４】
次に、本実施形態のリードフレーム１−２’の製造工程の一例を、図１５を用いて説明する。
本実施形態のリードフレーム１−２’の製造工程は、図１１に示した第３実施形態のリードフレーム１−２の製造工程と略同様である（図１５(a)〜図１５(m)参照）。
また、針状の突起群を有する粗化銀めっき層１１、粗化銀めっき層１１における針状の突起群の表面を覆う補強用めっき層１１αの形成手順、粗化銀めっき層１１、補強用めっき層１１αを構成するめっき金属の種類、めっきの厚さは、第２実施形態のリードフレーム１−１’におけるものと略同様である。
【０１０５】
次に、本実施形態のリードフレーム１−２’を用いた半導体パッケージの製造工程の一例を、図１６を用いて説明する。
まず、図１５に示した製造手順によって製造された、本実施形態のリードフレーム１−２’を準備する（図１６(a)参照）。
以後、第２実施形態のリードフレームの製造工程と略同様に、ダイボンド１６を介した半導体素子２０の搭載、ワイヤボンディング、樹脂封止、半導体パッケージの個片化を行う（図１６(b)〜図１６(d)参照）。
これにより、本実施形態のリードフレーム１−２’を用いた半導体パッケージ２−２’が得られる（図１６(e)参照）。
【０１０６】
第５実施形態
図１７は本発明の第５実施形態に係るリードフレームの一例を示す図で、(a)は上面図、(b)は下面図、(c)は(a)のＥ−Ｅ断面を模式的に示した説明図である。図１８は本発明の第５実施形態に係る多列配列されたリードフレームの一例を示す平面図である。図１９は本発明の第５実施形態に係る半導体素子実装用のリードフレームの製造手順の一例を示す説明図である。図２０は本発明の第５実施形態に係る半導体素子実装用のリードフレームを用いた半導体パッケージの製造手順の一例を示す説明図である。
【０１０７】
本実施形態のリードフレーム１−３は、図１７(a)に示すように、半導体素子が搭載される領域に向かって四方から伸びた複数の端子を備え、図１７(c)に示すように、銅系材料からなるリードフレーム基材１０の上面、側面、下面のうち、上面と側面に、粗化銀めっき層１１を備えるとともに、粗化銀めっき層１１における針状の突起群の表面を覆う、補強用めっき層１１αを最表層のめっき層として備えている。図１７中、１０ａは半導体素子と電気的に接続する内部接続用端子部、１０ｂは外部接続用端子部である。
粗化銀めっき層１１、補強用めっき層１１α及び粗化銀めっき層１１の下地の構成は、第１実施形態のリードフレーム１−１と略同様である。
また、本実施形態のリードフレーム１−３は、リードフレーム基材１０の下面に、ニッケル、パラジウム、金の順に積層された外部接続用めっき層１３を備えている。
また、本実施形態のリードフレーム１−３は、図１８に示すように個々のリードフレーム１−３が多列配列されている。
【０１０８】
次に、本実施形態のリードフレーム１−３の製造工程の一例を、図１９を用いて説明する。
まず、リードフレーム基材として、銅系材料からなる金属板１０を準備する（図１９(a)参照）。
次に、金属板１０の両面にレジスト層Ｒ１を形成する（図１９(b)参照）。
次に、金属板１０の上面側の第1のレジスト層Ｒ１の全領域を露光・現像するとともに、金属板１０の下面側の第１のレジスト層Ｒ１を外部接続用端子部１０ｂに対応した所定形状が描画されたガラスマスクを用いて露光・現像し、金属板１０の上面側の全領域を覆うとともに、金属板１０の下面側の外部接続用端子部１０ｂに対応した部位が開口した第１のめっき用レジストマスク３１−１を形成する（図１９(c)参照）。
次に、第１のめっき用レジストマスク３１−１を用いて、金属板１０の下面における外部接続用端子部１０ｂに対応した部位に、例えば、厚さ０．３〜３μｍのニッケルめっき層、厚さ０．００５〜０．１μｍのパラジウムめっき層、厚さ０．０００５〜０．１μｍの金めっき層を順に積層し、外部接続用めっき層１３を形成する（図１９(d)参照）。
次に、第１のめっき用レジストマスク３１−１を除去し（図１９(e)参照）、金属板１０の上面に早い剥離性を有する第２のレジスト層Ｒ２を形成し、金属板１０の下面に剥離時間が５分程度の遅い剥製性を有する第２のレジスト層Ｒ２’を形成する（図１９(f)参照）。
次に、所定のリードフレーム形状が描画されたガラスマスクを用いて露光・現像し、エッチング用レジストマスク３２、３２’を形成する（図１９(g)参照）。
次に、両面にエッチング加工を施し、所定のリードフレーム形状を形成する（図１９(h)参照）。
次に、金属板１０の上面側のエッチング用レジストマスク３２を除去し、金属板１０の下面側のエッチング用レジストマスク３２’は除去せずに残し（図１９(i)参照）、第２のめっき用レジストマスクとして用いて、金属板１０の上面と側面に、針状の突起群を有する粗化銀めっき層１１を形成し、その上に、補強用めっき層１１αを最表層のめっき層として粗化銀めっき層１１における針状の突起群の表面を覆うように形成する（図１９(j)参照）。
次に、金属板１０の下面側のレジストマスク３２’を除去する（図１９(k)参照）。
これにより、本実施形態のリードフレーム１−３が完成する。
【０１０９】
なお、針状の突起群を有する粗化銀めっき層１１、粗化銀めっき層１１における針状の突起群の表面を覆う補強用めっき層１１αの形成手順、粗化銀めっき層１１、補強用めっき層１１αを構成するめっき金属の種類、めっきの厚さは、第１実施形態のリードフレーム１−１におけるものと略同様である。
【０１１０】
次に、本実施形態のリードフレーム１−３を用いた半導体パッケージの製造工程の一例を、図２０を用いて説明する。
まず、図１９に示した製造手順によって製造された、本実施形態のリードフレーム１−３を準備する（図２０(a)参照）。
以後、第１実施形態のリードフレームの製造工程と略同様に、半田１４を介した半導体素子２０の搭載、樹脂封止、半導体パッケージの個片化を行う（図２０(b)〜図２０(d)参照）。
これにより、本実施形態のリードフレーム１−３を用いた半導体パッケージ２−３が得られる（図２０(e)参照）。
【０１１１】
第６実施形態
図２１は本発明の第６実施形態に係るリードフレームの一例を示す図で、(a)は上面図、(b)は下面図、(c)は(a)のＦ−Ｆ断面を模式的に示した説明図である。図２２は本発明の第６実施形態に係る多列配列されたリードフレームの一例を示す平面図である。図２３は本発明の第６実施形態に係る半導体素子実装用のリードフレームの製造手順の一例を示す説明図である。図２４は本発明の第６実施形態に係る半導体素子実装用のリードフレームを用いた半導体パッケージの製造手順の一例を示す説明図である。
【０１１２】
本実施形態のリードフレーム１−３’は、図２１(a)に示すように、半導体素子が搭載されるパッド部１０ｃと、パッド部１０ｃに向かって四方から伸びた複数の端子を備え、図２１(c)に示すように、銅系材料からなるリードフレーム基材１０の上面、側面、下面のうち、上面と側面に、粗化銀めっき層１１を備えるとともに、粗化銀めっき層１１における針状の突起群の表面を覆う、補強用めっき層１１αを最表層のめっき層として備えている。図２１中、１０ａは半導体素子と電気的に接続する内部接続用端子部、１０ｂは外部接続用端子部である。
粗化銀めっき層１１、補強用めっき層１１α及び粗化銀めっき層１１の下地の構成は、第１実施形態のリードフレーム１−１と略同様である。
また、本実施形態のリードフレーム１−３’は、リードフレーム基材１０の下面に、ニッケル、パラジウム、金の順に積層された外部接続用めっき層１３を備えている。
また、本実施形態のリードフレーム１−３’は、図２２に示すように個々のリードフレーム１−３’が多列配列されている。
【０１１３】
次に、本実施形態のリードフレーム１−３’の製造工程の一例を、図２３を用いて説明する。
本実施形態のリードフレーム１−３’の製造工程は、図１９に示した第５実施形態のリードフレーム１−３の製造工程と略同様である（図２３(a)〜図２３(k)参照）。
また、針状の突起群を有する粗化銀めっき層１１、粗化銀めっき層１１における針状の突起群の表面を覆う補強用めっき層１１αの形成手順、粗化銀めっき層１１、補強用めっき層１１αを構成するめっき金属の種類、めっきの厚さは、第１実施形態のリードフレーム１におけるものと略同様である。
【０１１４】
次に、本実施形態のリードフレーム１−３’を用いた半導体パッケージの製造工程の一例を、図２４を用いて説明する。
まず、図２３に示した製造手順によって製造された、本実施形態のリードフレーム１−３’を準備する（図２４(a)参照）。
以後、第２実施形態のリードフレームの製造工程と略同様に、ダイボンド１６を介した半導体素子２０の搭載、ワイヤボンディング、樹脂封止、半導体パッケージの個片化を行う（図２４(b)〜図２４(d)参照）。
これにより、本実施形態のリードフレーム１−３’を用いた半導体パッケージ２−３’が得られる（図２４(e)参照）。
【０１１５】
第７実施形態
図２５は本発明の第７実施形態に係るリードフレームの一例を示す図で、(a)は上面図、(b)は下面図、(c)は(a)のＧ−Ｇ断面を模式的に示した説明図である。図２６は本発明の第７実施形態に係る多列配列されたリードフレームの一例を示す平面図である。図２７は本発明の第７実施形態に係る半導体素子実装用のリードフレームの製造手順の一例及び他の例を示す説明図である。図２８は本発明の第７実施形態に係る半導体素子実装用のリードフレームを用いた半導体パッケージの製造手順の一例及び他の例を示す説明図である。
【０１１６】
本実施形態のリードフレーム１−４は、図２５(a)に示すように、半導体素子が搭載される領域に向かって四方から伸びた複数の端子を備え、図２５(c)に示すように、銅系材料からなるリードフレーム基材１０の上面、側面、下面のうち、側面に、粗化銀めっき層１１を備えるとともに、粗化銀めっき層１１における針状の突起群の表面を覆う、補強用めっき層１１αを最表層のめっき層として備えている。図２５中、１０ａは半導体素子と電気的に接続する内部接続用端子部、１０ｂは外部接続用端子部である。
粗化銀めっき層１１、補強用めっき層１１α及び粗化銀めっき層１１の下地の構成は、第１実施形態のリードフレーム１−１と略同様である。
また、本実施形態のリードフレーム１−４は、リードフレーム基材１０の上面における内部接続用端子部１０ａに対応する部位に内部接続用めっき層１２、リードフレーム基材１０の下面に外部接続用めっき層１３を夫々備えている。
内部接続用めっき層１２、外部接続用めっき層１３は、夫々、ニッケル、パラジウム、金の順に積層されためっき層で構成されている。
また、本実施形態のリードフレーム１−４は、図２６に示すように個々のリードフレーム１−４が多列配列されている。
【０１１７】
次に、本実施形態のリードフレーム１−４の製造工程の一例及び他の例を、図２７を用いて説明する。
まず、リードフレーム基材として、銅系材料からなる金属板１０を準備する（図２７(a)参照）。
次に、金属板１０の両面にレジスト層Ｒ１を形成する（図２７(b)参照）。
次に、金属板１０の上面側の第1のレジスト層Ｒ１を内部接続用端子部１０ａに対応した所定形状が描画されたガラスマスクを用いて露光・現像するとともに、金属板１０の下面側の第１のレジスト層Ｒ１を外部接続用端子部１０ｂに対応した所定形状が描画されたガラスマスクを用いて露光・現像し、金属板１０の上面側の内部接続用端子部１０ａに対応した部位が開口するとともに、金属板１０の下面側の外部接続用端子部１０ｂに対応した部位が開口した第１のめっき用レジストマスク３１−１を形成する（図２７(c)参照）。
次に、第１のめっき用レジストマスク３１−１を用いて、金属板１０の上面における内部接続用端子部１０ａに対応した部位、下面における外部接続用端子部１０ｂに対応した部位の夫々に、例えば、厚さ０．３〜３μｍのニッケルめっき層、厚さ０．００５〜０．１μｍのパラジウムめっき層、厚さ０．０００５〜０．１μｍの金めっき層を順に積層し、内部接続用めっき層１２、外部接続用めっき層１３を形成する（図２７(d)参照）。
次に、第１のめっき用レジストマスク３１−１を除去し（図２７(e)参照）、金属板１０の両面に第２のレジスト層Ｒ２を形成する（図２７(f)参照）。
次に、所定のリードフレーム形状が描画されたガラスマスクを用いて露光・現像し、エッチング用レジストマスク３２を形成する（図２７(g)参照）。
次に、両面にエッチング加工を施し、所定のリードフレーム形状を形成する（図２７(h)参照）。
次に、金属板１０の両面のエッチング用レジストマスク３２を第２のめっき用レジストマスクとして用いて、金属板１０の側面に、針状の突起群を有する粗化銀めっき層１１を形成し、その上に、補強用めっき層１１αを最表層のめっき層として粗化銀めっき層１１における針状の突起群の表面を覆うように形成する（図２７(i)参照）。
次に、レジストマスク３２を除去する（図２７(j)参照）。
これにより、本実施形態のリードフレーム１−４が完成する。
【０１１８】
なお、上述の図２７(a)〜図２７(j)に示す手順で製造したリードフレーム１−４は、針状の突起群を有する粗化銀めっき層１１がリードフレーム基材１０の側面のみに形成されているが、本実施形態のリードフレーム１−４は、リードフレーム基材１０の側面に加えて、さらに、リードフレーム基材１０の上面における内部接続用端子部１０ａ以外の部位に形成されたものであってもよい。
そのようなリードフレーム１は、次の手順で製造することができる。
金属板１０の準備（図２７(a)参照）から金属板１０の両面への第２のレジスト層Ｒ２の形成（図２７(f)参照）までは、上述した製造手順と同一である。
次に、所定のリードフレーム形状が描画された両面のガラスマスクのうち、金属板１０の上面側のガラスマスクとして、リードフレーム基材１０の上面における内部接続用端子部１０ａ以外の部位に対応する部位を覆う遮光材料の濃度が、リードフレーム基材１０における内部接続用端子部１０ａに対応する部位を覆う遮光材料の濃度に比べて濃くなるように描画されたガラスマスクを用いるとともに、金属板１０の下面側のガラスマスクとして、外部接続用端子部１０ｂに対応する部位を覆う遮光材料の濃度が、金属板１０の上面側のガラスマスクにおけるリードフレーム基材１０の上面の内部接続用端子部１０ａに対応する部位を覆う遮光材料の濃度と同程度に描画されたガラスマスクを用いて、露光・現像し、エッチング用レジストマスク３２を形成する（図２７(g)参照）。このとき、金属板１０の上面に形成されたエッチング用レジストマスク３２は、リードフレーム基材１０の上面における内部接続用端子部１０ａ以外の部位に対応する部位が、内部接続用端子部１０ａに対応する部位に比べて、露光量が弱く、レジスト剥離液に対し、早い剥離性を有している。
次に、両面にエッチング加工を施し、所定のリードフレーム形状を形成する（図２７(h)参照）。
次に、金属板１０の両面のエッチング用レジストマスク３２のうち、上面側のエッチング用レジストマスク３２における、リードフレーム基材１０の上面の内部接続用端子部１０ａ以外の部位に対応する部位を除去し、内部接続用端子部１０ａに対応する部位と下面側のエッチング用レジストマスク３２は除去せずに残す（図２７(h2)参照）。
次に、金属板１０の両面のエッチング用レジストマスク３２を第２のめっき用レジストマスクとして用いて、金属板１０の上面におけるリードフレーム基材１０の上面の内部接続用端子部１０ａ以外の部位と側面に、針状の突起群を有する粗化銀めっき層１１を形成し、その上に、補強用めっき層１１αを最表層のめっき層として粗化銀めっき層１１における針状の突起群の表面を覆うように形成する（図２７(I’)参照）。
次に、レジストマスク３２を除去する（図２７(j’)参照）。
これにより、針状の突起群を有する粗化銀めっき層１１が、リードフレーム基材１０の側面に加えて、さらに、リードフレーム基材１０の上面における内部接続用端子部１０ａ以外の部位に形成された本実施形態の他の例のリードフレーム１−４が完成する。
【０１１９】
なお、針状の突起群を有する粗化銀めっき層１１、粗化銀めっき層１１における針状の突起群の表面を覆う補強用めっき層１１αの形成手順、粗化銀めっき層１１、補強用めっき層１１αを構成するめっき金属の種類、めっきの厚さは、第１実施形態のリードフレーム１−１におけるものと略同様である。
【０１２０】
次に、本実施形態のリードフレーム１−４を用いた半導体パッケージの製造工程の一例を、図２８を用いて説明する。
まず、図２７(a)〜図２７(j)に示した製造手順によって製造された、本実施形態のリードフレーム１−４を準備する（図２８(a)参照）。
以後、第１実施形態のリードフレームの製造工程と略同様に、半田１４を介した半導体素子２０の搭載、樹脂封止、半導体パッケージの個片化を行う（図２８(b)〜図２８(d)参照）。
これにより、本実施形態のリードフレーム１−４を用いた半導体パッケージ２−４が得られる（図２８(e)参照）。
なお、図２７(a)〜図２７(h)、図２７(h2)、図２７(I’)、図２７(j’)に示した製造手順によって製造された、本実施形態の他の例のリードフレーム１−４を用いた半導体パッケージ２−４も上記と略同様の手順で得られる（図２８(a’)〜図２８(e’)参照）。
【０１２１】
第８実施形態
図２９は本発明の第８実施形態に係るリードフレームの一例を示す図で、(a)は上面図、(b)は下面図、(c)は(a)のＨ−Ｈ断面を模式的に示した説明図である。図３０は本発明の第８実施形態に係る多列配列されたリードフレームの一例を示す平面図である。図３１は本発明の第８実施形態に係る半導体素子実装用のリードフレームの製造手順の一例及び他の例を示す説明図である。図３２は本発明の第８実施形態に係る半導体素子実装用のリードフレームを用いた半導体パッケージの製造手順の一例を示す説明図である。
【０１２２】
本実施形態のリードフレーム１−４’は、図２９(a)に示すように、半導体素子が搭載されるパッド部１０ｃと、パッド部１０ｃに向かって四方から伸びた複数の端子を備え、図２９(c)に示すように、銅系材料からなるリードフレーム基材１０の上面、側面、下面のうち、側面に、粗化銀めっき層１１を備えるとともに、粗化銀めっき層１１における針状の突起群の表面を覆う、補強用めっき層１１αを最表層のめっき層として備えている。図２９中、１０ａは半導体素子と電気的に接続する内部接続用端子部、１０ｂは外部接続用端子部である。
粗化銀めっき層１１、補強用めっき層１１α及び粗化銀めっき層１１の下地の構成は、第１実施形態のリードフレーム１−１と略同様である。
また、本実施形態のリードフレーム１−４’は、リードフレーム基材１０の上面における内部接続用端子部１０ａに対応する部位に内部接続用めっき層１２、リードフレーム基材１０の下面に外部接続用めっき層１３を夫々備えている。
内部接続用めっき層１２、外部接続用めっき層１３は、夫々、ニッケル、パラジウム、金の順に積層されためっき層で構成されている。
また、本実施形態のリードフレーム１−４’は、図３０に示すように個々のリードフレーム１−４’が多列配列されている。
【０１２３】
次に、本実施形態のリードフレーム１−４’の製造工程の一例を、図３１を用いて説明する。
本実施形態のリードフレーム１−４’の製造工程は、図２７に示した第７実施形態のリードフレーム１−４の製造工程と略同様である（図３１(a)〜図３１(j)参照、図３１(a)〜図３１(h)、図３１(h2)、図３１(I’)、図３１(j’)参照）。
また、針状の突起群を有する粗化銀めっき層１１、粗化銀めっき層１１における針状の突起群の表面を覆う補強用めっき層１１αの形成手順、粗化銀めっき層１１、補強用めっき層１１αを構成するめっき金属の種類、めっきの厚さは、第１実施形態のリードフレーム１におけるものと略同様である。
【０１２４】
次に、本実施形態のリードフレーム１−４’を用いた半導体パッケージの製造工程の一例を、図３２を用いて説明する。
まず、図３１に示した製造手順によって製造された、本実施形態のリードフレーム１−４’を準備する（図３２(a)参照）。
以後、第２実施形態のリードフレームの製造工程と略同様に、ダイボンド１６を介した半導体素子２０の搭載、ワイヤボンディング、樹脂封止、半導体パッケージの個片化を行う（図３２(b)〜図３２(d)参照）。
これにより、本実施形態のリードフレーム１−４’を用いた半導体パッケージ２−４’が得られる（図３２(e)参照）。
なお、図３１(a)〜図３１(h)、図３１(h2)、図３１(I’)、図３１(j’)に示した製造手順によって製造された、本実施形態の他の例のリードフレーム１−４’を用いた半導体パッケージ２−４’も上記と略同様の手順で得られる（図３２(a’)〜図３２(e’)参照）。
【０１２５】
第９実施形態
図３３は本発明の第９実施形態に係る半導体素子搭載用基板の一例を示す図で、(a)は上面図、(b)は下面図、(c)は(a)のＩ−Ｉ断面を模式的に示した説明図である。図３４は本発明の第９実施形態に係る多列配列された半導体素子搭載用基板の一例を示す平面図である。図３５は本発明の第９実施形態に係る半導体素子搭載用基板の製造手順の一例を示す説明図である。図３６は本発明の第９実施形態に係る半導体素子搭載用基板を用いた半導体パッケージの製造手順の一例を示す説明図である。
【０１２６】
本実施形態の半導体素子搭載用基板１−５は、図３３(a)に示すように、半導体素子が搭載される領域に向かって四方から伸びた複数の柱状端子部１０−１を備え、図３３(c)に示すように、柱状端子部１０−１の上面に、粗化銀めっき層１１を備えるとともに、粗化銀めっき層１１における針状の突起群の表面を覆う、補強用めっき層１１αを最表層のめっき層として備えている。柱状端子部１０−１は、銅系材料からなる金属板１０の上面に凹部１０−２を設けることにより形成されている。図３３中、１０ａは半導体素子と電気的に接続する内部接続用端子部である。
粗化銀めっき層１１、補強用めっき層１１α及び粗化銀めっき層１１の下地の構成は、第１実施形態のリードフレーム１−１と略同様である。
また、本実施形態の半導体素子搭載用基板１−５は、図３４に示すように個々の半導体素子搭載用基板１−５が多列配列されている。
【０１２７】
次に、本実施形態のリードフレーム１−５の製造工程の一例及び他の例を、図３５を用いて説明する。
まず、半導体素子搭載用基板の基材として、銅系材料からなる金属板１０を準備する（図３５(a)参照）。
次に、金属板１０の両面に第１のレジスト層Ｒ１を形成する（図３５(b)参照）。
次に、金属板１０の上面側の第１のレジスト層Ｒ１を柱状端子部１０−１に対応した所定形状が描画されたガラスマスクを用いて露光・現像するとともに、金属板１０の下面側の第１のレジスト層Ｒ１の全領域を露光・現像し、金属板１０の上面側の柱状端子部１０−１に対応した部位が開口し、金属板１０の下面側の全領域を覆うめっき用レジストマスク３１を形成する（図３５(c)参照）。
次に、めっき用レジストマスク３１を用いて、金属板１０の上面における柱状端子部１０−１に対応した部位に、針状の突起群を有する粗化銀めっき層１１を形成し、その上に、補強用めっき層１１αを最表層のめっき層として粗化銀めっき層１１における針状の突起群の表面を覆うように形成する（図３５(d)参照）。
次に、めっき用レジストマスク３１を除去し（図３５(e)参照）、金属板１０の両面に第２のレジスト層Ｒ２を形成する（図３５(f)参照）。
次に、金属板１０の上面側の第２のレジスト層Ｒ２を柱状端子部１０−１に対応した所定形状が描画されたガラスマスクを用いて露光・現像するとともに、金属板１０の下面側の第２のレジスト層Ｒ２の全領域を露光・現像し、金属板１０の上面側の柱状端子部１０−１を覆い、凹部１０−２に対応した部位が開口し、金属板１０の下面側の全領域を覆うエッチング用レジストマスク３２を形成する（図３５(g)参照）。
次に、上面にハーフエッチング加工を施し、柱状端子部１０−１、凹部１０−２を形成する（図３５(h)参照）。
次に、エッチング用レジストマスク３２を除去する（図３５(i)参照）。
これにより、本実施形態の半導体素子搭載用基板１−５が完成する。
【０１２８】
なお、針状の突起群を有する粗化銀めっき層１１、粗化銀めっき層１１における針状の突起群の表面を覆う補強用めっき層１１αの形成手順、粗化銀めっき層１１、補強用めっき層１１αを構成するめっき金属の種類、めっきの厚さは、第１実施形態のリードフレーム１−１におけるものと略同様である。
【０１２９】
次に、本実施形態の半導体素子搭載用基板１１−５を用いた半導体パッケージの製造工程の一例を、図３６を用いて説明する。
まず、図３５に示した製造手順によって製造された、本実施形態の半導体素子搭載用基板１−５を準備する（図３６(a)参照）。
次に、半導体素子搭載用基板１−５の柱状端子部１０−１上面の内部接続用端子部１０ａにおける半導体素子搭載領域の上に、半田１４を印刷し、その上に半導体素子２０を搭載し、固定することで、半導体素子２０の電極と半導体素子搭載用基板１−５の内部接続用端子部１０ａとを電気的に接続する（図３６(b)参照）。
次に、モールド金型を用いて、半導体素子搭載用基板１−５の上面側の空間領域を封止樹脂１５で封止する（図３６(c)参照）。
次に、金属板１０の下面側を、ハーフエッチング加工を施し、柱状端子部１０−１を独立させる（図３６(d)参照）。
最後に、多列配列された半導体パッケージを、ダイシングやプレス等で個片化する（図３６(e)参照）。
これにより、本実施形態の半導体素子搭載用基板１−５を用いた半導体パッケージ２−５が得られる（図３６(f)参照）。
【０１３０】
第１０実施形態
図３７は本発明の第１０実施形態に係る半導体素子搭載用基板の一例を示す図で、(a)は上面図、(b)は下面図、(c)は(a)のＪ−Ｊ断面を模式的に示した説明図である。図３８は本発明の第１０実施形態に係る半導体素子搭載用基板の製造手順の一例を示す説明図である。図３９は本発明の第１０実施形態に係る半導体素子搭載用基板を用いた半導体パッケージの製造手順の一例を示す説明図である。
【０１３１】
本実施形態の半導体素子搭載用基板１−５’は、図３７(b)、図３７(c)に示すように、金属板１０の下面における外部接続用端子部１０ｂに対応する位置に外部接続用めっき層１３が形成されている。その他の構成は、図３３に示した第９実施形態の半導体素子搭載用基板１−５と略同様である。
【０１３２】
次に、本実施形態の半導体素子搭載用基板１−５’の製造工程の一例を、図３８を用いて説明する。
まず、半導体素子搭載用基板の基材として、銅系材料からなる金属板１０を準備する（図３８(a)参照）。
次に、金属板１０の両面に第１のレジスト層Ｒ１を形成する（図３８(b)参照）。
次に、金属板１０の上面側の第1のレジスト層Ｒ１の全領域を露光・現像するとともに、金属板１０の下面側の第１のレジスト層Ｒ１を外部接続用端子部１０ｂに対応した所定形状が描画されたガラスマスクを用いて露光・現像し、金属板１０の上面側の全領域を覆うとともに、金属板１０の下面側の外部接続用端子部１０ｂに対応した部位が開口した第１のめっき用レジストマスク３１−１を形成する（図３８(c)参照）。
次に、第１のめっき用レジストマスク３１−１を用いて、金属板１０の下面における外部接続用端子部１０ｂに対応した部位に、例えば、厚さ０．３〜３μｍのニッケルめっき層、厚さ０．００５〜０．１μｍのパラジウムめっき層、厚さ０．０００５〜０．１μｍの金めっき層を順に積層し、外部接続用めっき層１３を形成する（図３８(d)参照）。
次に、第１のめっき用レジストマスク３１−１を除去し（図３８(e)参照）、金属板１０の両面に第２のレジスト層Ｒ２を形成する（図３８(f)参照）。
次に、金属板１０の上面側の第２のレジスト層Ｒ２を内部接続用端子部１０ａに対応した所定形状が描画されたガラスマスクを用いて露光・現像するとともに、金属板１０の下面側の第２のレジスト層Ｒ２の全領域を露光・現像し、金属板１０の上面側の内部接続用端子部１０ａに対応した部位が開口し、金属板１０の下面側の全領域を覆う第２のめっき用レジストマスク３１−２を形成する（図３８(g)参照）。
次に、第２のめっき用レジストマスク３１−２を用いて、金属板１０の上面における内部接続用端子部１０ａに対応した部位に、針状の突起群を有する粗化銀めっき層１１を形成し、その上に、補強用めっき層１１αを最表層のめっき層として粗化銀めっき層１１における針状の突起群の表面を覆うように形成する（図３８(h)参照）。
次に、第２のめっき用レジストマスク３１−２を除去し（図３８(i)参照）、金属板１０の両面に第３のレジスト層Ｒ３を形成する（図３８(j)参照）。
次に、金属板１０の上面側の第３のレジスト層Ｒ３を柱状端子部１０−１に対応した所定形状が描画されたガラスマスクを用いて露光・現像するとともに、金属板１０の下面側の第３のレジスト層Ｒ３の全領域を露光・現像し、金属板１０の上面側の柱状端子部１０−１を覆い、凹部１０−２に対応した部位が開口し、金属板１０の下面側の全領域を覆うエッチング用レジストマスク３２を形成する（図３８(k)参照）。
次に、上面にハーフエッチング加工を施し、柱状端子部１０−１、凹部１０−２を形成する（図３８(l)参照）。
次に、エッチング用レジストマスク３２を除去する（図３８(m)参照）。
これにより、第２実施形態の半導体素子搭載用基板１−５’が完成する。
【０１３３】
なお、針状の突起群を有する粗化銀めっき層１１、粗化銀めっき層１１における針状の突起群の表面を覆う補強用めっき層１１αの形成手順、粗化銀めっき層１１、補強用めっき層１１αを構成するめっき金属の種類、めっきの厚さは、第１実施形態のリードフレーム１−１におけるものと略同様である。
【０１３４】
次に、第１０実施形態の半導体素子搭載用基板１−５’を用いた半導体パッケージの製造工程の一例を、図３９を用いて説明する。
まず、半導体素子搭載用基板１−５’の準備（図３９(a)参照）、半導体素子２０の搭載（図３９(b)参照）からモールド金型を用いた封止樹脂の形成（図３９(c)参照）までは、第９実施形態の半導体素子搭載用基板１−５を用いた半導体パッケージの製造工程（図３４(a)〜図３４(c)参照）と略同様である。
次に、外部接続用めっき層１３をエッチング用マスクとして用いて、下面側からハーフエッチング加工を施し、外部接続用端子部１０ｂを形成する（図３９(d)参照）。
最後に、多列配列された半導体パッケージを、ダイシングやプレス等で個片化する（図３９(e)参照）。
これにより、本実施形態の半導体素子搭載用基板１−５’を用いた半導体パッケージ２−５’が得られる（図３９(f)参照）。
【０１３５】
第１１実施形態
図４０は本発明の第１１実施形態に係る半導体素子搭載用基板の一例を示す図で、(a)は上面図、(b)は下面図、(c)は(a)のＫ−Ｋ断面を模式的に示した説明図である。図４１は本発明の第１１実施形態に係る多列配列された半導体素子搭載用基板の一例を示す平面図である。図４２は本発明の第１１実施形態に係る半導体素子搭載用基板の製造手順の一例を示す説明図である。図４３は本発明の第１１実施形態に係る半導体素子搭載用基板を用いた半導体パッケージの製造手順の一例を示す説明図である。
【０１３６】
本実施形態の半導体素子搭載用基板１−５”は、図４０(a)に示すように、中央位置に配置された、大きな面積の柱状端子部１０−３と、柱状端子部１０−３の四方向周辺に配列された、小さな面積を有する複数の柱状端子部１０−１を備え、図４０(c)に示すように、柱状端子部１０−１、１０−３の上面に、粗化銀めっき層１１を備えるとともに、粗化銀めっき層１１における針状の突起群の表面を覆う、補強用めっき層１１αを最表層のめっき層として備えている。柱状端子部１０−３は、上面に半導体素子が搭載されるパッド部１０ｃとして構成され、柱状端子部１０−１は、上面にボンディングワイヤを介して半導体素子と電気的に接続する内部接続用端子部１０ａとして構成されている。
粗化銀めっき層１１、補強用めっき層１１α及び粗化銀めっき層１１の下地の構成は、第１実施形態のリードフレーム１−１と略同様である。
また、本実施形態の半導体素子搭載用基板１−５”は、図４１に示すように個々の半導体素子搭載用基板１−５”が多列配列されている。
【０１３７】
次に、本実施形態の半導体素子搭載用基板１−５”の製造工程の一例を、図４２を用いて説明する。
本実施形態の半導体素子搭載用基板１−５”の製造工程は、図３５に示した第９実施形態の半導体素子搭載用基板１−５の製造工程と略同様である（図４２(a)〜図４２(i)参照）。
また、針状の突起群を有する粗化銀めっき層１１、粗化銀めっき層１１における針状の突起群の表面を覆う補強用めっき層１１αの形成手順、粗化銀めっき層１１、補強用めっき層１１αを構成するめっき金属の種類、めっきの厚さは、第１実施形態のリードフレーム１−１におけるものと略同様である。
【０１３８】
次に、本実施形態の半導体素子搭載用基板１−５”を用いた半導体パッケージの製造工程の一例を、図４３を用いて説明する。
まず、図４２に示した製造手順によって製造された、本実施形態の半導体素子搭載用基板１−５”を準備する（図４３(a)参照）。
次に、半導体素子搭載用基板１−５”の上面の柱状端子部１０−３におけるパッド部１０ｃの上に、ダイボンド１６を介して半導体素子２０を搭載し、固定するとともに、半導体素子２０の電極と柱状端子部１０−１における内部接続用端子部１０ａとをボンディングワイヤ１７を介して電気的に接続する（図４３(b)参照）。
次に、モールド金型を用いて、半導体素子搭載用基板１−５”の上面側の空間領域を封止樹脂１５で封止する（図４３(c)参照）。
次に、金属板１０の下面側を、ハーフエッチング加工を施し、柱状端子部１０−１、１０−３を独立させる（図４３(d)参照）。
最後に、多列配列された半導体パッケージを、ダイシングやプレス等で個片化する（図４３(e)参照）。
これにより、本実施形態の半導体素子搭載用基板１−５”を用いた半導体パッケージ２−５”が得られる（図４３(f)参照）。
【０１３９】
第１２実施形態
図４４は本発明の第１２実施形態に係る半導体素子搭載用基板の一例を示す図で、(a)は上面図、(b)は下面図、(c)は(a)のＬ−Ｌ断面を模式的に示した説明図である。図４５は本発明の第１２実施形態に係る半導体素子搭載用基板の製造手順の一例を示す説明図である。図４６は本発明の第１２実施形態に係る半導体素子搭載用基板を用いた半導体パッケージの製造手順の一例を示す説明図である。
【０１４０】
本実施形態の半導体素子搭載用基板１−５”’は、図４４(b)、図４４(c)に示すように、金属板１０の下面における外部接続用端子部１０ｂに対応する位置に外部接続用めっき層１３が形成されている。その他の構成は、図４０に示した第１１実施形態の半導体素子搭載用基板１−５”と略同様である。
【０１４１】
次に、本実施形態の半導体素子搭載用基板１−５”’の製造工程の一例を、図４５を用いて説明する。
本実施形態の半導体素子搭載用基板１−５”’の製造工程は、図３７に示した第１０実施形態の半導体素子搭載用基板１−５’の製造工程と略同様である（図４５(a)〜図４５(m)参照）。
また、針状の突起群を有する粗化銀めっき層１１、粗化銀めっき層１１における針状の突起群の表面を覆う補強用めっき層１１αの形成手順、粗化銀めっき層１１、補強用めっき層１１αを構成するめっき金属の種類、めっきの厚さは、第１実施形態のリードフレーム１−１におけるものと略同様である。
【０１４２】
次に、第１２実施形態の半導体素子搭載用基板１−５”’を用いた半導体パッケージの製造工程の一例を、図４６を用いて説明する。
まず、半導体素子搭載用基板１−５”’の準備（図４６(a)参照）、半導体素子２０の搭載（図４６(b)参照）からモールド金型を用いた封止樹脂の形成（図４６(c)参照）までは、第１１実施形態の半導体素子搭載用基板１−５”を用いた半導体パッケージの製造工程（図４３(a)〜図４３(c)参照）と略同様である。
次に、外部接続用めっき層１３をエッチング用マスクとして用いて、下面側からハーフエッチング加工を施し、外部接続用端子部１０ｂを形成する（図４６(d)参照）。
最後に、多列配列された半導体パッケージを、ダイシングやプレス等で個片化する（図４６(e)参照）。
これにより、本実施形態の半導体素子搭載用基板１−５”’を用いた半導体パッケージ２−５”’が得られる（図４６(f)参照）。
【０１４３】
第１３実施形態
図４７は本発明の第１３実施形態に係る半導体素子搭載用基板の一例を示す図で、(a)は平面図、(b)は(a)のＭ−Ｍ断面を模式的に示した説明図である。図４８は本発明の第１３実施形態に係る多列配列された半導体素子搭載用基板の一例を示す平面図である。図４９は本発明の第１３実施形態に係る半導体素子搭載用基板の製造手順の一例を示す説明図である。図５０は本発明の第１３実施形態に係る半導体素子搭載用基板を用いた半導体パッケージの製造手順の一例を示す説明図である。
【０１４４】
本実施形態の半導体素子搭載用基板１−６は、図４７(a)に示すように、銅系材料からなる金属板１０の一方の面に、半導体素子が搭載される領域に向かって四方から伸びた複数の柱状端子部１２−１を備えている。
柱状端子部１２−１は、異なる金属のめっき層のみからなり、図４７(b)に示すように、針状の突起群を有する粗化銀めっき層１１を備えるとともに、粗化銀めっき層１１における針状の突起群の表面を覆う、補強用めっき層１１αを最表層のめっき層として備えている。
【０１４５】
そして、柱状端子部１２−１は、図４７(b)に示すように、一方の面が、半導体パッケージにおける半導体素子と接続する内部接続用端子部１２ａをなすとともに、他方の面が外部基板と接続する外部接続用端子部１２ｂをなしている。
【０１４６】
また、柱状端子部１２−１は、金属板１０に接しているめっき層が、金めっき層で構成されている。
なお、柱状端子部１２−１は、粗化銀めっき層１１の下地のめっき層を、必要に応じて金、パラジウム、ニッケル、などおよびそれら合金によるめっきを選択し、順次積層して形成することができる。
【０１４７】
例えば、柱状端子部１２−１における補強用めっき層１１αより下層のめっき層を、金／ニッケル／銀の順に積層された金属からなるめっき層により構成することができる。その場合は、金属板１０の一方の面側の柱状端子部１２−１に対応する部位の表面に、金めっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上に平滑な結晶のニッケルめっき層を５．０μｍ以上８０．０μｍ以下、好ましくは３０．０μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層１１を０．２μｍ以上３．０μｍ以下、好ましくは０．５μｍ形成するのがよい。
【０１４８】
また、例えば、柱状端子部１２−１における補強用めっき層１１αより下層のめっき層を、金／パラジウム／ニッケル／銀の順に積層された金属からなるめっき層により構成することができる。その場合は、金属板１０の一方の面側の柱状端子部１２−１に対応する部位の表面に、金めっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上に平滑な結晶のニッケルめっき層を５．０μｍ以上８０．０μｍ以下、好ましくは３０．０μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層１１を０．２μｍ以上３．０μｍ以下、好ましくは０．５μｍ形成するのがよい。
【０１４９】
また、例えば、柱状端子部１２−１における補強用めっき層１１αより下層のめっき層を、金／パラジウム／ニッケル／パラジウム／銀の順に積層された金属からなるめっき層により構成することができる。その場合は、金属板１０の一方の面側の柱状端子部１２−１に対応する部位の表面に、金めっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上に平滑な結晶のニッケルめっき層を５．０μｍ以上８０．０μｍ以下、好ましくは３０．０μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上１．５μｍ以下、好ましくは０．０５μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層１１を０．２μｍ以上３．０μｍ以下、好ましくは０．５μｍ形成するのがよい。
【０１５０】
また、例えば、柱状端子部１２−１における補強用めっき層１１αより下層のめっき層を、金／ニッケル／パラジウム／銀の順に積層された金属からなるめっき層により構成することができる。その場合は、金属板１０の一方の面側の柱状端子部１２−１に対応する部位の表面に、金めっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上に平滑な結晶のニッケルめっき層を５．０μｍ以上８０．０μｍ以下、好ましくは３０．０μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層１１を０．２μｍ以上３．０μｍ以下、好ましくは０．５μｍ形成するのがよい。
【０１５１】
また、例えば、柱状端子部１２−１における補強用めっき層１１αより下層のめっき層を、金／ニッケル／パラジウム／金／銀の順に積層された金属からなるめっき層により構成することができる。その場合は、金属板１０の一方の面側の柱状端子部１２−１に対応する部位の表面に、金めっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上に平滑な結晶のニッケルめっき層を５．０μｍ以上８０．０μｍ以下、好ましくは３０．０μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上１．５μｍ以下、好ましくは０．０５μｍ形成し、その上に金めっき層を０．０００５μｍ以上０．５μｍ以下、好ましくは０．００５μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層１１を０．２μｍ以上３．０μｍ以下、好ましくは０．５μｍ形成するのがよい。
【０１５２】
また、例えば、柱状端子部１２−１における補強用めっき層１１αより下層のめっき層を、金／パラジウム／ニッケル／パラジウム／金／銀の順に積層された金属からなるめっき層により構成することができる。その場合は、金属板１０の一方の面側の柱状端子部１２−１に対応する部位の表面に、金めっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上に平滑な結晶のニッケルめっき層を５．０μｍ以上８０．０μｍ以下、好ましくは３０．０μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上１．５μｍ以下、好ましくは０．０５μｍ形成し、その上に金めっき層を０．０００５μｍ以上０．５μｍ以下、好ましくは０．００５μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層１１を０．２μｍ以上３．０μｍ以下、好ましくは０．５μｍ形成するのがよい。
【０１５３】
これらの場合、粗化銀めっき層１１における針状の突起群の表面を覆う補強用めっき層１１αとして、銀フラッシュ層を０．４μｍ以上４．０μｍ以下積層する。より好ましくは、１．０μｍ積層するのがよい。
なお、粗化銀めっき層１１における針状の突起群の表面を覆う補強用めっき層１１αとして、銀フラッシュ層のかわりに、厚さ０．４μｍ以上４．０μｍ以下、好ましくは１．０μｍのニッケルめっき層、厚さ０．００５μｍ以上０．１μｍ以下、好ましくは０．０１μｍパラジウムめっき層、厚さ０．０００５μｍ以上０．０１μｍ以下、好ましくは０．００１μｍの金めっき層の３層からなるめっき層を積層してもよい。補強用めっき層１１αを、ニッケルめっき層、パラジウムめっき層、金めっき層を順に積層した構成とする場合、補強用めっき層１１αの総厚さの上限は４．０μｍとする。
【０１５４】
また、半導体素子搭載用基板１の基材をなす金属板１０の材質は、銅合金等の銅系材料の他、ステンレス系合金も適用可能である。
金属板１０の材質がステンレス系合金である場合は、柱状端子部１２−１を、金／ニッケル／パラジウム／銀の順に積層された金属からなるめっき層により構成する。その場合は、金属板１０の一方の面側の柱状端子部１２−１に対応する部位の表面に、金めっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上に平滑な結晶のニッケルめっき層を２０．０μｍ以上８０．０μｍ以下、好ましくは３０．０μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上１．５μｍ以下、好ましくは０．０５μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層を０．２μｍ以上３．０μｍ以下、好ましくは０．５μｍ形成するのがよい。
【０１５５】
この場合、粗化銀めっき層１１における針状の突起群の表面を覆う補強用めっき層１１αとして、銀フラッシュ層を０．４μｍ以上４．０μｍ以下積層する。より好ましくは、１．０μｍ積層するのがよい。
なお、粗化銀めっき層１１における針状の突起群の表面を覆う補強用めっき層１１αとして、銀フラッシュ層のかわりに、厚さ０．４μｍ以上４．０μｍ以下、好ましくは１．０μｍのニッケルめっき層、厚さ０．００５μｍ以上０．１μｍ以下、好ましくは０．０１μｍパラジウムめっき層、厚さ０．０００５μｍ以上０．０１μｍ以下、好ましくは０．００１μｍの金めっき層の３層からなるめっき層を積層してもよい。補強用めっき層１１αを、ニッケルめっき層、パラジウムめっき層、金めっき層を順に積層した構成とする場合、補強用めっき層１１αの総厚さの上限は４．０μｍとする。
【０１５６】
そして、上記の全ての例の順に積層された金属からなるめっき層により形成される、柱状端子部１２−１における、針状の突起群を表面に持つ、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有する、粗化銀めっき層１１の表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）は１．３０以上６．００以下である。好ましくは３．００であるのがよい。
また、補強用めっき層１１αの表面は、粗化銀めっき層１１の針状の突起群を受け継いで、平滑な面の表面積に対する表面積比が、１．３０以上６．００以下となる針状の突起群を有する形状に形成されている。
また、本実施形態の半導体素子搭載用基板１−６は、図４８に示すように個々の半導体素子搭載用基板１−６が多列配列されている。
【０１５７】
次に、本実施形態の半導体素子搭載用基板１−６の製造工程の一例を、図４９を用いて説明する。
まず、半導体素子搭載用基板の基材として、銅系材料からなる金属板１０を準備する（図４９(a)参照）。
次に、金属板１０の両面にレジスト層Ｒ１を形成する（図４９(b)参照）。
次に、金属板１０の上面側のレジスト層Ｒ１を柱状端子部１２−１に対応した所定形状が形成されたマスクを用いて露光・現像するとともに、金属板１０の下面側のレジスト層Ｒ１の全領域を露光・現像し、金属板１０の上面側の柱状端子部１２−１に対応した部位が開口し、金属板１０の下面側の全領域を覆うめっき用レジストマスク３１を形成する（図４９(c)参照）。
次に、めっき用レジストマスク３１を用いて、金属板１０の上面における柱状端子部１２−１に対応した部位に、針状の突起群を有する粗化銀めっき層１１を形成し、その上に、補強用めっき層１１αを最表層のめっき層として形成する（図４９(d)参照）。
次に、めっき用レジストマスク３１を除去する（図４９(e)参照）。
これにより、本実施形態の半導体素子搭載用基板１−６が完成する。
【０１５８】
なお、針状の突起群を有する粗化銀めっき層１１を備えるとともに、粗化銀めっき層１１における針状の突起群の表面を覆う、補強用めっき層１１αを最表層のめっき層とする、柱状端子部１２−１の形成手順は、例えば、柱状端子部１２−１における補強用めっき層１１αより下層のめっき層を、金／ニッケル／銀の順に積層された金属からなるめっき層により構成する場合には、半導体素子搭載用基板の基材をなす金属板１０の一方の面側の柱状端子部１２−１に対応する部位の表面に、金めっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上に平滑な結晶のニッケルめっき層を５．０μｍ以上８０．０μｍ以下、好ましくは３０．０μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層１１を０．２μｍ以上３．０μｍ以下、好ましくは０．５μｍ形成するのがよい。
【０１５９】
また、例えば、柱状端子部１２−１における補強用めっき層１１αより下層のめっき層を、金／パラジウム／ニッケル／銀の順に積層された金属からなるめっき層により構成する場合には、金属板１０の一方の面側の柱状端子部１２−１に対応する部位の表面に、金めっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上に平滑な結晶のニッケルめっき層を５．０μｍ以上８０．０μｍ以下、好ましくは３０．０μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層１１を０．２μｍ以上３．０μｍ以下、好ましくは０．５μｍ形成するのがよい。
【０１６０】
また、例えば、柱状端子部１２−１における補強用めっき層１１αより下層のめっき層を、金／パラジウム／ニッケル／パラジウム／銀の順に積層された金属からなるめっき層により構成する場合には、金属板１０の一方の面側の柱状端子部１２−１に対応する部位の表面に、金めっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上に平滑な結晶のニッケルめっき層を５．０μｍ以上８０．０μｍ以下、好ましくは３０．０μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上１．５μｍ以下、好ましくは０．０５μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層１１を０．２μｍ以上３．０μｍ以下、好ましくは０．５μｍ形成するのがよい。
【０１６１】
また、例えば、柱状端子部１２−１における補強用めっき層１１αより下層のめっき層を、金／ニッケル／パラジウム／銀の順に積層された金属からなるめっき層により構成する場合には、金属板１０の一方の面側の柱状端子部１２−１に対応する部位の表面に、金めっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上に平滑な結晶のニッケルめっき層を５．０μｍ以上８０．０μｍ以下、好ましくは３０．０μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上１．５μｍ以下、好ましくは０．０５μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層１１を０．２μｍ以上３．０μｍ以下、好ましくは０．５μｍ形成するのがよい。
【０１６２】
また、例えば、柱状端子部１２−１における補強用めっき層１１αより下層のめっき層を、金／ニッケル／パラジウム／金／銀の順に積層された金属からなるめっき層により構成する場合には、金属板１０の一方の面側の柱状端子部１２−１に対応する部位の表面に、金めっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上に平滑な結晶のニッケルめっき層を５．０μｍ以上８０．０μｍ以下、好ましくは３０．０μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上１．５μｍ以下、好ましくは０．０５μｍ形成し、その上に金めっき層を０．０００５μｍ以上０．５μｍ以下、好ましくは０．００５μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層１１を０．２μｍ以上３．０μｍ以下、好ましくは０．５μｍ形成するのがよい。
【０１６３】
また、例えば、柱状端子部１２−１における補強用めっき層１１αより下層のめっき層を、金／パラジウム／ニッケル／パラジウム／金／銀の順に積層された金属からなるめっき層により構成する場合には、金属板１０の一方の面側の柱状端子部１２−１に対応する部位の表面に、金めっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上に平滑な結晶のニッケルめっき層を５．０μｍ以上８０．０μｍ以下、好ましくは３０．０μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上１．５μｍ以下、好ましくは０．０５μｍ形成し、その上に金めっき層を０．０００５μｍ以上０．５μｍ以下、好ましくは０．００５μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層１１を０．２μｍ以上３．０μｍ以下、好ましくは０．５μｍ形成するのがよい。
【０１６４】
これらの場合、粗化銀めっき層１１における針状の突起群の表面を覆う補強用めっき層１１αとして、銀フラッシュ層を０．４μｍ以上４．０μｍ以下積層する。より好ましくは、１．０μｍ積層するのがよい。
なお、粗化銀めっき層１１における針状の突起群の表面を覆う補強用めっき層１１αとして、銀フラッシュ層のかわりに、厚さ０．４μｍ以上４．０μｍ以下、好ましくは１．０μｍのニッケルめっき層、厚さ０．００５μｍ以上０．１μｍ以下、好ましくは０．０１μｍパラジウムめっき層、厚さ０．０００５μｍ以上０．０１μｍ以下、好ましくは０．００１μｍの金めっき層の３層からなるめっき層を積層してもよい。補強用めっき層１１αを、ニッケルめっき層、パラジウムめっき層、金めっき層を順に積層した構成とする場合、補強用めっき層１１αの総厚さの上限は４．０μｍとする。
【０１６５】
なお、半導体素子搭載用基板１−６の基材をなす金属板１０の材質は、ステンレス系合金であってもよい。その場合は、柱状端子部１２−１を、金／ニッケル／パラジウム／銀の順に積層された金属からなるめっき層により構成する。その場合は、金属板１０の一方の面側の柱状端子部１２−１に対応する部位の表面に、金めっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上に平滑な結晶のニッケルめっき層を２０．０μｍ以上８０．０μｍ以下、好ましくは３０．０μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上１．５μｍ以下、好ましくは０．０５μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層を０．２μｍ以上３．０μｍ以下、好ましくは０．５μｍ形成するのがよい。
【０１６６】
この場合、粗化銀めっき層１１における針状の突起群の表面を覆う補強用めっき層１１αとして、銀フラッシュ層を０．４μｍ以上４．０μｍ以下積層する。より好ましくは、１．０μｍ積層するのがよい。
なお、粗化銀めっき層１１における針状の突起群の表面を覆う補強用めっき層１１αとして、銀フラッシュ層のかわりに、厚さ０．４μｍ以上４．０μｍ以下、好ましくは１．０μｍのニッケルめっき層、厚さ０．００５μｍ以上０．１μｍ以下、好ましくは０．０１μｍパラジウムめっき層、厚さ０．０００５μｍ以上０．０１μｍ以下、好ましくは０．００１μｍの金めっき層の３層からなるめっき層を積層してもよい。補強用めっき層１１αを、ニッケルめっき層、パラジウムめっき層、金めっき層を順に積層した構成とする場合、補強用めっき層１１αの総厚さの上限は４．０μｍとする。
【０１６７】
なお、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有する、表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）が１．３０以上６．００以下となる針状の突起群を有する、粗化銀めっき層１１を形成するために、メタンスルホン酸系銀めっき液からなる銀めっき浴中の銀濃度を１．０ｇ／Ｌ以上１０ｇ／Ｌ以下の範囲とする。特に、銀濃度を１．５ｇ／Ｌ以上５．０ｇ／Ｌ以下の範囲とすることがより好ましい。
銀濃度が１．０ｇ／Ｌ未満であると、十分な粗化銀めっき被膜を形成することができないので好ましくない。銀濃度が１０ｇ／Ｌよりも高いと、形成される粗化銀めっき被膜が平滑表面となってしまい、銀の針状結晶を得ることができないので好ましくない。
【０１６８】
次に、本実施形態の半導体素子搭載用基板１−６を用いた半導体パッケージの製造工程の一例を、図５０を用いて説明する。
まず、図４９に示した製造手順によって製造された、本実施形態の半導体素子搭載用基板１−６を準備する（図５０(a)参照）。
次に、半導体素子搭載用基板１−６の柱状端子部１２−１上面の内部接続用端子部１２ａにおける半導体素子搭載領域の上に、半田１４を印刷し、その上に半導体素子２０を搭載し、固定することで、半導体素子２０の電極と半導体素子搭載用基板１−６の内部接続用端子部１２ａとを電気的に接続する（図５０(b)参照）。
次に、モールド金型を用いて、半導体素子搭載用基板１−６の上面側の空間領域を封止樹脂１５で封止する（図５０(c)参照）。
次に、半導体素子搭載用基板１−６の基材をなす金属板１０を、金属板１０が銅系材料からなる場合はエッチングにより除去し、金属板１０がステンレス系材料からなる場合は引き剥がしにより除去する（図５０(d)参照）。
最後に、多列配列された半導体パッケージを、ダイシングやプレス等で個片化する（図５０(e)参照）。
これにより、本実施形態の半導体素子搭載用基板１−６を用いた半導体パッケージ２−６が得られる（図５０(f)参照）。
【０１６９】
第１４実施形態
図５１は本発明の第１４実施形態に係る半導体素子搭載用基板の一例を示す図で、(a)は上面図、(b)は(a)のＮ−Ｎ断面を模式的に示した説明図である。図５２は本発明の第１４実施形態に係る多列配列された半導体素子搭載用基板の一例の平面図である。図５３は本発明の第１４実施形態に係る半導体素子搭載用基板の製造手順の一例を示す説明図である。図５４は本発明の第１４実施形態に係る半導体素子搭載用基板を用いた半導体パッケージの製造手順の一例を示す説明図である。
【０１７０】
本実施形態の半導体素子搭載用基板１−６’は、図５１(a)に示すように、中央位置に配置された、大きな面積を有する柱状端子部１２−２と、柱状端子部１２−２の四方向周辺に配列された、小さな面積を有する複数の柱状端子部１２−１を備えている。柱状端子部１２−２は、上面に半導体素子が搭載されるパッド部１２ｃとして構成され、柱状端子部１２−１は、上面にボンディングワイヤを介して半導体素子と電気的に接続する内部接続用端子部１２ａとして構成されている。
柱状端子部１２−１、１２−２は、異なる金属のめっき層のみからなり、図５１(b)に示すように、針状の突起群を有する粗化銀めっき層１１を備えるとともに、粗化銀めっき層１１における針状の突起群の表面を覆う、補強用めっき層１１α最表層のめっき層として備えている。
その他の構成は、第１３実施形態の半導体素子搭載用基板１−６と略同様である。
また、本実施形態の半導体素子搭載用基板１−６’は、図５２に示すように個々の半導体素子搭載用基板１−６’が多列配列されている。
【０１７１】
次に、本実施形態の半導体素子搭載用基板１−６’の製造工程の一例を、図５３を用いて説明する。
本実施形態の半導体素子搭載用基板１−６’の製造工程は、図４９に示した第１３実施形態の半導体素子搭載用基板１−６の製造工程と略同様であり、針状の突起群を有する粗化銀めっき層１１粗化銀めっき層１１における針状の突起群の表面を覆う補強用めっき層１１αの形成手順、粗化銀めっき層１１、補強用めっき層１１αを構成するめっき金属の種類、めっきの厚さも第１３実施形態の半導体素子搭載用基板１−６におけるものと略同様である（図５３(a)〜図５３(e)参照）。
【０１７２】
次に、本実施形態の半導体素子搭載用基板１−６’を用いた半導体パッケージの製造工程の一例を、図５４を用いて説明する。
まず、図５３に示した製造手順によって製造された、本実施形態の半導体素子搭載用基板１−６’を準備する（図５４(a)参照）。
次に、半導体素子搭載用基板１−６’の上面の柱状端子部１２−２におけるパッド部１２ｃの上に、ダイボンド１６を介して半導体素子２０を搭載し、固定するとともに、半導体素子２０の電極と柱状端子部１２−１における内部接続用端子部１２ａとをボンディングワイヤ１７を介して電気的に接続する（図５４(b)参照）。
以後、第１３実施形態の半導体素子搭載用基板と略同様に、樹脂封止、金属板１０の除去、半導体パッケージの個片化を行う（図５４(c)〜図５４(e)参照）。
これにより、本実施形態の半導体素子搭載用基板１−６’を用いた半導体パッケージ２−６’が得られる（図５４(f)参照）。
【実施例】
【０１７３】
（実施例１）
実施例１の半導体素子搭載用部品は、第１実施形態のリードフレーム１−１に相当するリードフレームであって、下地めっき無しでリードフレーム基材１０を下地として、全面に粗化銀めっき層１１を形成したリードフレームの一例である。
実施例１では、リードフレーム基材１０として、厚さ０．２ｍｍ、幅１８０ｍｍの帯状銅材を準備し（図３(a）参照）、この銅材の両面に、厚さ２５μｍのレジスト層Ｒ１を形成し（図３(b)参照）、所定の形状のガラスマスクを用いて露光した後に現像してエッチング用レジストマスク３２を形成した（図３(c)参照）。次に、エッチング処理を行い（図３(d)参照）、エッチング用レジストマスク３２を除去し、所定のリードフレーム形状を形成した（図３(e)参照）。
【０１７４】
この所定のリードフレーム形状が形成された金属板１０の全面に対し、アルカリおよび酸によって前処理を施した後、次のように電気めっき処理を施した。
メタンスルホン酸系銀めっき液からなる、銀濃度３．５ｇ／Ｌの銀めっき浴を用いて、温度６０℃、電流密度５Ａ／ｄｍ2で、４５秒間めっきを行い、針状の突起群を有し、表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）、結晶方位＜００１＞、＜１１１＞、＜１０１＞の比率、結晶粒径（平均値）が表１に示す値となる、厚さが約１．５μｍの粗化銀めっき層１１を形成した。次に、粗化銀めっき層１１における針状の突起群の表面を覆う補強用めっき層１１αとして、シアン系銀めっき液からなる、銀濃度６５ｇ／Ｌの銀めっき浴を用いて、電流密度３Ａ／ｄｍ2で６０秒間めっきを行い、厚さが約１．０μｍの銀フラッシュ層を形成し（図３(f)参照）、実施例１のリードフレーム１−１を得た。
【０１７５】
（実施例２）
実施例２の半導体素子搭載用部品は、第４実施形態のリードフレーム１−２’に相当するリードフレームであって、半導体素子との電気的接続をワイヤボンディング（金ワイヤー又は銅ワイヤー）方式で行う場合に、下地のバリアめっき層として、リードフレーム基材１０の上面にニッケルめっき層を施して、リードフレーム基材１０に存在する銅の熱拡散を防止する構造のリードフレームの一例である。
実施例２では、リードフレーム基材１０として、厚さ０．２ｍｍ、幅１８０ｍｍの帯状銅材を準備し（図１５(a）参照）、この銅材の両面に、厚さ２５μｍの第１のレジスト層Ｒ１を形成し（図１５(b)参照）、金属板１０の上面側の第1のレジスト層Ｒ１の全領域を露光・現像するとともに、金属板１０の下面側の第１のレジスト層Ｒ１を外部接続用端子部１０ｂに対応した所定形状が描画されたガラスマスクを用いて露光・現像し、金属板１０の上面側の全領域を覆うとともに、金属板１０の下面側の外部接続用端子部１０ｂに対応した部位が開口した第１のめっき用レジストマスク３１−１を形成した（図１５(c)参照）。
次に、第１のめっき用レジストマスク３１−１を用いて、金属板１０の下面における外部接続用端子部１０ｂに対応した部位に、厚さ１．０μｍのニッケルめっき層、厚さ０．０１μｍのパラジウムめっき層、厚さ０．００１μｍの金めっき層を順に積層し、外部接続用めっき層１３を形成した（図１５(d)参照）。
次に、第１のめっき用レジストマスク３１−１を除去し（図１５(e)参照）、金属板１０の両面に第２のレジスト層Ｒ２を形成した（図１５(f)参照）。
次に、金属板１０の上面側の第２のレジスト層Ｒ２をリードフレームに対応した所定形状が描画されたガラスマスクを用いて露光・現像するとともに、金属板１０の下面側の第２のレジスト層Ｒ２の全領域を露光・現像し、金属板１０の上面側のリードフレームに対応した部位が開口し、金属板１０の下面側の全領域を覆う第２のめっき用レジストマスク３１−２を形成した（図１５(g)参照）。
【０１７６】
次に、第２のめっき用レジストマスク３１−２を用いて、金属板１０の上面におけるリードフレームに対応した部位に対し、アルカリおよび酸によって前処理を施した後、次のように電気めっき処理を施した。
まず、スルファミン酸ニッケルと塩化ニッケル、ホウ酸からなるニッケルめっき浴を用いて、電流密度２Ａ／ｄｍ2で１分３０秒間めっきを行い、厚さが約１．０μｍの平滑な下地としてのニッケルめっき層を形成した。次に、メタンスルホン酸系銀めっき液からなる、銀濃度３．５ｇ／Ｌの銀めっき浴を用いて、温度６０℃、電流密度５Ａ／ｄｍ2で１５秒間めっきを行い、針状の突起群を有し、表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）、結晶方位＜００１＞、＜１１１＞、＜１０１＞の比率、結晶粒径（平均値）が表１に示す値となる、厚さが約０．５μｍの粗化銀めっき層１１を形成した。次に、粗化銀めっき層１１における針状の突起群の表面を覆う補強用めっき層１１αとして、シアン系銀めっき液からなる、銀濃度６５ｇ／Ｌの銀めっき浴を用いて、電流密度３Ａ／ｄｍ2で６０秒間めっきを行い、厚さが約１．０μｍの銀フラッシュ層を形成した（図１５(h)参照）。次に、第２のめっき用レジストマスク３１−２を除去し（図１５(i)参照）、金属板１０の両面に第３のレジスト層Ｒ３を形成した（図１５(j)参照）。次に、所定のリードフレーム形状が描画されたガラスマスクを用いて露光・現像し、エッチング用レジストマスク３２を形成した（図１５(k)参照）。次に、両面にエッチング加工を施し、所定のリードフレーム形状を形成し（図１５(l)参照）、エッチング用レジストマスク３２を除去する（図１５(m)参照）ことで、実施例２のリードフレーム１−２’を得た。
【０１７７】
（実施例３）
実施例３の半導体素子搭載用部品は、第６実施形態のリードフレーム１−３’に相当するリードフレームであって、半導体素子との電気的接続をワイヤボンディング（金ワイヤー又は銅ワイヤー）方式で行う場合に、下地のバリアめっき層として、リードフレーム基材１０の上面と側面にニッケルめっき層とパラジウムめっき層を積層して、リードフレーム基材１０に存在する銅の熱拡散を防止する構造のリードフレームの一例である。
実施例３では、リードフレーム基材１０として、厚さ０．２ｍｍ、幅１８０ｍｍの帯状銅材を準備し（図２３(a）参照）、この銅材の両面に、厚さ２５μｍの第1のレジスト層Ｒ１を形成し（図２３(b)参照）、金属板１０の上面側の第1のレジスト層Ｒ１の全領域を露光・現像するとともに、金属板１０の下面側の第１のレジスト層Ｒ１を外部接続用端子部１０ｂに対応した所定形状が描画されたガラスマスクを用いて露光・現像し、金属板１０の上面側の全領域を覆うとともに、金属板１０の下面側の外部接続用端子部１０ｂに対応した部位が開口した第１のめっき用レジストマスク３１−１を形成した（図２３(c)参照）。
次に、第１のめっき用レジストマスク３１−１を用いて、金属板１０の下面における外部接続用端子部１０ｂに対応した部位に、厚さ１．０μｍのニッケルめっき層、厚さ０．０１μｍのパラジウムめっき層、厚さ０．００１μｍの金めっき層を順に積層し、外部接続用めっき層１３を形成した（図２３(d)参照）。
次に、第１のめっき用レジストマスク３１−１を除去し（図２３(e)参照）、金属板１０の上面に剥離時間が１分程度の早い剥離性を有する第２のレジスト層Ｒ２を形成し、金属板１０の下面に剥離時間が５分程度の遅い剥製性を有する第２のレジスト層Ｒ２’を形成した（図２３(f)参照）。
次に、所定のリードフレーム形状が描画されたガラスマスクを用いて露光・現像し、エッチング用レジストマスク３２、３２’を形成した（図２３(g)参照）。
次に、両面にエッチング加工を施し、所定のリードフレーム形状を形成した（図２３(h)参照）。
次に、剥離液槽に１分程度浸漬し、金属板１０の上面側のエッチング用レジストマスク３２を除去し、金属板１０の下面側のエッチング用レジストマスク３２’は除去せずに残した（図２３(i)参照）
【０１７８】
次に、金属板１０の下面側のエッチング用レジストマスク３２’を第２のめっき用レジストマスクとして用いて、金属板１０の上面と側面に対し、アルカリおよび酸によって前処理を施した後、次のように電気めっき処理を施した。
まず、スルファミン酸ニッケルと塩化ニッケル、ホウ酸からなるニッケルめっき浴を用いて、電流密度２Ａ／ｄｍ2で１分３０秒間めっきを行い、厚さが約１．０μｍの平滑な下地としてのニッケルめっき層を形成した。次に、ジクロロアミン系パラジウムめっき液からなるパラジウムめっき浴を用いて、電流密度２Ａ／ｄｍ2で１０秒間めっきを行い、厚さが約０．０１μｍの平滑な下地としてのパラジウムめっき層を形成した。次に、メタンスルホン酸系銀めっき液からなる、銀濃度３．５ｇ／Ｌの銀めっき浴を用いて、温度６０℃、電流密度５Ａ／ｄｍ2で１５秒間めっきを行い、針状の突起群を有し、表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）、結晶方位＜００１＞、＜１１１＞、＜１０１＞の比率、結晶粒径（平均値）が表１に示す値となる、厚さが約０．６μｍの粗化銀めっき層１１を形成した。次に、粗化銀めっき層１１における針状の突起群の表面を覆う補強用めっき層１１αとして、シアン系銀めっき液からなる、銀濃度６５ｇ／Ｌの銀めっき浴を用いて、電流密度３Ａ／ｄｍ2で６０秒間めっきを行い、厚さが約１．０μｍの銀フラッシュ層を形成した（図２３(j)参照）。
次に、剥離液槽に４分程度浸漬し、金属板１０の下面側のレジストマスク３２’を除去する（図２３(k)参照）ことで、実施例３のリードフレーム１−３’を得た。
【０１７９】
（実施例４）
実施例４の半導体素子搭載用部品は、第７実施形態のリードフレーム１−４に相当するリードフレームであって、半導体素子との電気的接続を半田にて行う場合に、下地のバリアめっきとして、リードフレーム基材１０の側面に銀めっき層を施すことにより、半田への銀拡散をし易くした構造のリードフレームの一例である。
実施例４では、リードフレーム基材１０として、厚さ０．２ｍｍ、幅１８０ｍｍの帯状銅材を準備し（図２７(a）参照）、この銅材の両面に、厚さ２５μｍの第1のレジスト層Ｒ１を形成し（図２７(b)参照）、金属板１０の上面側の第1のレジスト層Ｒ１を内部接続用端子部１０ａに対応した所定形状が描画されたガラスマスクを用いて露光・現像するとともに、金属板１０の下面側の第１のレジスト層Ｒ１を外部接続用端子部１０ｂに対応した所定形状が描画されたガラスマスクを用いて露光・現像し、金属板１０の上面側の内部接続用端子部１０ａに対応した部位が開口するとともに、金属板１０の下面側の外部接続用端子部１０ｂに対応した部位が開口した第１のめっき用レジストマスク３１−１を形成した（図２７(c)参照）。
次に、第１のめっき用レジストマスク３１−１を用いて、金属板１０の上面における内部接続用端子部１０ａに対応した部位、下面における外部接続用端子部１０ｂに対応した部位の夫々に、厚さ１．０μｍのニッケルめっき層、厚さ０．０１μｍのパラジウムめっき層、厚さ０．００１μｍの金めっき層を順に積層し、内部接続用めっき層１２、外部接続用めっき層１３を形成した（図２７(d)参照）。
次に、第１のめっき用レジストマスク３１−１を除去し（図２７(e)参照）、金属板１０の両面に第２のレジスト層Ｒ２を形成した（図２７(f)参照）。
次に、所定のリードフレーム形状が描画されたガラスマスクを用いて露光・現像し、エッチング用レジストマスク３２を形成した（図２７(g)参照）。
次に、両面にエッチング加工を施し、所定のリードフレーム形状を形成した（図２７(h)参照）。
【０１８０】
次に、金属板１０の両面のエッチング用レジストマスク３２を第２のめっき用レジストマスクとして用いて、金属板１０の側面に対し、アルカリおよび酸によって前処理を施した後、次のように電気めっき処理を施した。
シアン系銀めっき液からなる銀めっき浴を用いて、電流密度３Ａ／ｄｍ２で６０秒間めっきを行い、厚さが約１．１μｍの平滑な下地としての銀めっき層を形成した。次に、メタンスルホン酸系銀めっき液からなる、銀濃度３．５ｇ／Ｌの銀めっき浴を用いて、温度６０℃、電流密度５Ａ／ｄｍ2で１５秒間めっきを行い、針状の突起群を有し、表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）、結晶方位＜００１＞、＜１１１＞、＜１０１＞の比率、結晶粒径（平均値）が表１に示す値となる、厚さが約０．６μｍの粗化銀めっき層１１を形成した。次に、粗化銀めっき層１１における針状の突起群の表面を覆う補強用めっき層１１αとして、シアン系銀めっき液からなる、銀濃度６５ｇ／Ｌの銀めっき浴を用いて、電流密度３Ａ／ｄｍ2で６０秒間めっきを行い、厚さが約１．０μｍの銀フラッシュ層を形成した（図２７(i)参照）。
次に、レジストマスク３２を除去し（図２７(j)参照）、実施例４のリードフレーム１−４を得た。
【０１８１】
（実施例５）
実施例５の半導体素子搭載用部品は、第９実施形態の半導体素子搭載用基板１−５に相当する半導体素子搭載用基板であって、半導体素子との電気的接続を半田にて行う場合に、下地のバリアめっきとして、柱状端子部１０−１の上面にニッケルめっき層とパラジウムめっき層と金めっき層とを積層して、柱状端子部１０−１に存在する銅の拡散を防止する構造の半導体素子搭載用基板の一例である。
実施例５では、半導体素子搭載用基板の基材１０として、厚さ０．１２５ｍｍ、幅１８０ｍｍの帯状銅材を準備し（図３５(a）参照）、この銅材の両面に、厚さ２５μｍの第１のレジスト層Ｒ１を形成した（図３５(b)参照）。次に、金属板１０の上面側の第１のレジスト層Ｒ１を柱状端子部１０−１に対応した所定形状が描画されたガラスマスクを用いて露光・現像するとともに、金属板１０の下面側の第１のレジスト層Ｒ１の全領域を露光・現像し、金属板１０の上面側の柱状端子部１０−１に対応した部位が開口し、金属板１０の下面側の全領域を覆うめっき用レジストマスク３１を形成した（図３５(c)参照）。
【０１８２】
次に、めっき用レジストマスク３１を用いて、金属板１０の上面における柱状端子部１０−１に対応した部位に対し、アルカリおよび酸によって前処理を施した後、次のように電気めっき処理を施した。
まず、スルファミン酸ニッケルと塩化ニッケル、ホウ酸からなるニッケルめっき浴を用いて、電流密度２Ａ／ｄｍ2で１分３０秒間めっきを行い、厚さが約１．０μｍの平滑な下地としてのニッケルめっき層を形成した。次に、ジクロロアミン系パラジウムめっき液からなるパラジウムめっき浴を用いて、電流密度２Ａ／ｄｍ2で１０秒間めっきを行い、厚さが約０．０１μｍの平滑な下地としてのパラジウムめっき層を形成した。次に、シアン系金めっき液からなる金めっき浴を用いて、電流密度２Ａ／ｄｍ2で１０秒間めっきを行い、厚さが約０．００１μｍの平滑な下地としての金めっき層を形成した。次に、メタンスルホン酸系銀めっき液からなる、銀濃度３．５ｇ／Ｌの銀めっき浴を用いて、温度６０℃、電流密度５Ａ／ｄｍ2で１５秒間めっきを行い、針状の突起群を有し、表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）、結晶方位＜００１＞、＜１１１＞、＜１０１＞の比率、結晶粒径（平均値）が表１に示す値となる、厚さが約０．５μｍの粗化銀めっき層１１を形成した。次に、粗化銀めっき層１１における針状の突起群の表面を覆う補強用めっき層１１αとして、シアン系銀めっき液からなる、銀濃度６５ｇ／Ｌの銀めっき浴を用いて、電流密度３Ａ／ｄｍ2で６０秒間めっきを行い、厚さが約１．０μｍの銀フラッシュ層を形成した（図３５(d)参照）。
次に、めっき用レジストマスク３１を除去し（図３５(e)参照）、金属板１０の両面に第２のレジスト層Ｒ２を形成し（図３(f)参照）、金属板１０の上面側の第２のレジスト層Ｒ２を柱状端子部１０−１に対応した所定形状が描画されたガラスマスクを用いて露光・現像するとともに、金属板１０の下面側の第２のレジスト層Ｒ２の全領域を露光・現像し、金属板１０の上面側の柱状端子部１０−１を覆い、凹部１０−２に対応した部位が開口し、金属板１０の下面側の全領域を覆うエッチング用レジストマスク３２を形成した（図３５(g)参照）。
次に、上面にハーフエッチング加工を施し、柱状端子部１０−１、凹部１０−２を形成し（図３５(h)参照）、エッチング用レジストマスク３２を除去する（図３５(i)参照）ことで、実施例５の半導体素子搭載用基板１−５を得た。
【０１８３】
（実施例６）
実施例６の半導体素子搭載用部品は、第１３実施形態の半導体素子搭載用基板１−６に相当する半導体素子搭載用基板の一例である。
実施例６では、半導体素子搭載用基板用基材１０として厚さ０．１５ｍｍ、幅１８０ｍｍの帯状ステンレス材（ＳＵＳ４３０）を準備し（図４９(a）参照）、このステンレス材の上面側に厚さ３８μｍのフィルムレジストを２枚、下面側には同じフィルムレジストを１枚ラミネートすることで、レジスト層Ｒ１を形成した（図４９(b)参照）。
ラミネート条件は、ロール温度１０５℃、ロール圧力０．５ＭＰａ、送り速度２．５ｍ／ｍｉｎで行なった。なお、ラミネートしたフィルムレジストには、ネガ型レジストであって、紫外線による露光が可能なレジストを用いた。
次に、上面側のレジスト層Ｒ１の上に、柱状端子部１２−１に対応する所定パターンが形成されたマスクを用い、光源に紫外線の水銀ランプを用いて露光・現像するとともに、金属板１０の下面側のレジスト層Ｒ１の全領域を露光・現像し、金属板１０の上面側の柱状端子部１２−１に対応した部位が開口し、金属板１０の下面側の全領域を覆うめっき用レジストマスク３１を形成した（図４９(c)参照）。
【０１８４】
次に、めっき用レジストマスク３１を用いて、金属板１０の上面における内部接続用端子部１２ａに対応した部位に対し、アルカリおよび酸によって前処理（表面酸化皮膜の除去、表面の活性化処理）を施した後、次のように電気めっき処理を施した。
詳しくは、まず、金めっき層を０．０５μｍ形成し、その上に、スルファミン酸ニッケルと塩化ニッケル、ホウ酸からなるニッケルめっき浴を用いて、電流密度２Ａ／ｄｍ2で９０分間めっきを行い、平滑な結晶のニッケルめっき層を３０．０μｍ形成し、その上にパラジウムめっき層を０．０５μｍ形成した。
次に、メタンスルホン酸系銀めっき液からなる、銀濃度３．５ｇ／Ｌの銀めっき浴を用いて、温度６０℃、電流密度５Ａ／ｄｍ2で１５秒間めっきを行い、針状の突起群を有し、表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）、結晶方位＜００１＞、＜１１１＞、＜１０１＞の比率、結晶粒径（平均値）が表１に示す値となる、厚さが０．５μｍの粗化銀めっき層１１を形成した。次に、粗化銀めっき層１１における針状の突起群の表面を覆う補強用めっき層１１αとして、シアン系銀めっき液からなる、銀濃度６５ｇ／Ｌの銀めっき浴を用いて、電流密度３Ａ／ｄｍ2で６０秒間めっきを行い、厚さが約１．０μｍの銀フラッシュ層を形成し、柱状端子部１２−１を完成させた（図４９(d)参照）。
次に、アルカリ溶液によりめっき用レジストマスク３１を除去する（図４９(e)参照）ことで、実施例６の半導体素子搭載用基板１−６を得た。
【０１８５】
（実施例７）
実施例７の半導体素子搭載用部品は、第１実施形態のリードフレーム１−１に相当するリードフレームの一例である。
実施例７では、粗化銀めっき層１１における針状の突起群の表面を覆う補強用めっき層１１αとして、次の３層からなるめっき層を形成する以外は、実施例１と略同様の製造手順及び条件により、実施例７のリードフレーム１−１を得た。
補強用めっき層１１αの形成に際しては、まず、スルファミン酸ニッケルと塩化ニッケル、ホウ酸からなるニッケルめっき浴を用いて、電流密度２Ａ／ｄｍ2で１分３０秒間めっきを行い、厚さが約１．０μｍのニッケルめっき層を形成した。次に、ジクロロアミン系パラジウムめっき液からなるパラジウムめっき浴を用いて、電流密度２Ａ／ｄｍ2で１０秒間めっきを行い、厚さが約０．０１μｍのパラジウムめっき層を形成した。次に、シアン系金めっき液からなる金めっき浴を用いて、電流密度２Ａ／ｄｍ2で１０秒間めっきを行い、厚さが約０．００１μｍの金めっき層を形成した。
【０１８６】
（実施例８）
実施例８の半導体素子搭載用部品は、第４実施形態のリードフレーム１−２’に相当するリードフレームの一例である。
実施例８では、粗化銀めっき層１１における針状の突起群の表面を覆う補強用めっき層１１αとして、実施例７と略同様に、厚さが約１．０μｍのニッケルめっき層、厚さが約０．０１μｍのパラジウムめっき層、厚さが約０．００１μｍの金めっき層の３層からなるめっき層を形成する以外は、実施例２と略同様の製造手順及び条件により、実施例８のリードフレーム１−２’を得た。
【０１８７】
（実施例９）
実施例９の半導体素子搭載用部品は、第６実施形態のリードフレーム１−３’に相当するリードフレームの一例である。
実施例９では、粗化銀めっき層１１における針状の突起群の表面を覆う補強用めっき層１１αとして、実施例７と略同様に、厚さが約１．０μｍのニッケルめっき層、厚さが約０．０１μｍのパラジウムめっき層、厚さが約０．００１μｍの金めっき層の３層からなるめっき層を形成する以外は、実施例３と略同様の製造手順及び条件により、実施例９のリードフレーム１−３’を得た。
【０１８８】
（実施例１０）
実施例１０の半導体素子搭載用部品は、第７実施形態のリードフレーム１−４に相当するリードフレームの一例である。
実施例１０では、粗化銀めっき層１１における針状の突起群の表面を覆う補強用めっき層１１αとして、実施例７と略同様に、厚さが約１．０μｍのニッケルめっき層、厚さが約０．０１μｍのパラジウムめっき層、厚さが約０．００１μｍの金めっき層の３層からなるめっき層を形成する以外は、実施例４と略同様の製造手順及び条件により、実施例１０のリードフレーム１−４を得た。
【０１８９】
（実施例１１）
実施例１１の半導体素子搭載用部品は、第９実施形態の半導体素子搭載用基板１−５に相当する半導体素子搭載用基板の一例である。
実施例１１では、粗化銀めっき層１１における針状の突起群の表面を覆う補強用めっき層１１αとして、実施例７と略同様に、厚さが約１．０μｍのニッケルめっき層、厚さが約０．０１μｍのパラジウムめっき層、厚さが約０．００１μｍの金めっき層の３層からなるめっき層を形成する以外は、実施例５と略同様の製造手順及び条件により、実施例１１の半導体素子搭載用基板１−５を得た。
【０１９０】
（実施例１２）
実施例１２の半導体素子搭載用部品は、第１３実施形態の半導体素子搭載用基板１−６に相当する半導体素子搭載用基板の一例である。
実施例１２では、粗化銀めっき層１１における針状の突起群の表面を覆う補強用めっき層１１αとして、実施例７と略同様に、厚さが約１．０μｍのニッケルめっき層、厚さが約０．０１μｍのパラジウムめっき層、厚さが約０．００１μｍの金めっき層の３層からなるめっき層を形成する以外は、実施例６と略同様の製造手順及び条件により、実施例１２の半導体素子搭載用基板１−６を得た。
【０１９１】
（比較例１）
比較例１の半導体素子搭載用部品は、下地めっき無しでリードフレーム基材の全面に平滑な銀めっき層を形成したリードフレームの一例である。
比較例１では、リードフレーム形状の形成、電気めっきの前処理までは実施例１と略同様に行った。その後の電気めっき処理に際し、シアン系銀めっき液からなる、銀濃度６５ｇ／Ｌの銀めっき浴を用いて、電流密度３Ａ／ｄｍ2で３分間めっきを行い、平滑面を有する、厚さが約２．５μｍの銀めっき層を形成し、比較例１のリードフレームを得た。
【０１９２】
（比較例２）
比較例２の半導体素子搭載用部品は、表面積比（ここでは、平滑な面の表面積に対する銀めっき層の表面積の比率）が１．３０未満の凹凸による粗化面を有する銀めっき層をリードフレーム基材の全面に形成したリードフレームの一例である。
比較例２では、リードフレーム形状の形成、電気めっきの前処理までは実施例１と略同様に行った。その後の電気めっき処理に際し、シアン系銀めっき液からなる、銀濃度６５ｇ／Ｌの銀めっき浴を用いて、電流密度３Ａ／ｄｍ2で６分間めっきを行い、平滑な面を有する、厚さが約５．０μｍの銀めっき層を形成した。次に、銀めっき剥離液を用いて、銀めっき層の表面を、２分間マイクロエッチング処理を施すことで、銀めっき層の表面に凹凸を有する粗化面を形成し、比較例２のリードフレームを得た。このとき、表面に凹凸を有する粗化面が形成された銀めっき層の厚さは２．８μｍとなり、平滑面を有する銀めっき層の約半分程度の厚さとなった。
【０１９３】
（比較例３）
比較例３の半導体素子搭載用部品は、リードフレーム基材の全面に、表面に粗化面を有する下地めっき層を形成し、その上に銀めっき層を形成したリードフレームの一例である。
比較例３では、リードフレーム形状の形成、電気めっきの前処理までは実施例１と略同様に行った。その後の電気めっき処理に際し、まず、スルファミン酸ニッケルと塩化ニッケル、ホウ酸からなるニッケルめっき浴を用いて、電流密度２Ａ／ｄｍ2で７分３０秒間めっきを行い、平滑な面を有する、厚さが約５．０μｍのニッケルめっき層を形成した。次に、ニッケルめっき剥離液を用いて、ニッケルめっき層の表面を、２分間マイクロエッチング処理を施すことで、ニッケルめっき層の表面に凹凸を有する粗化面を形成した。このとき、表面に凹凸を有する粗化面が形成されたニッケルめっき層の厚さは２．６μｍとなり、平滑面を有するニッケルめっき層の約半分程度の厚さとなった。次に、シアン系銀めっき液からなる、銀濃度６５ｇ／Ｌの銀めっき浴を用いて、電流密度３Ａ／ｄｍ2で１分３０秒間めっきを行い、ニッケルめっき層の粗化面の形状に追従した、表面積比（ここでは、平滑な面の表面積に対する銀めっき層の表面積の比率）、結晶方位＜００１＞、＜１１１＞、＜１０１＞の比率、結晶粒径（平均値）が表１に示す値となる、厚さが約１．５μｍの、凹凸を持つ粗化面を有する銀めっき層を形成し、比較例３のリードフレームを得た。
【０１９４】
（比較例４）
比較例４の半導体素子搭載用部品は、めっき層のみからなる柱状端子部における最表層のめっき層を平滑な銀めっき層で構成した半導体素子搭載用基板の一例である。
比較例４では、電気めっき処理におけるニッケルめっき層の形成までは、実施例６と略同様に行った。次に、シアン系銀めっき液からなる、銀濃度６５ｇ／Ｌの銀めっき浴を用いて、電流密度３Ａ／ｄｍ2で１分３０秒間めっきを行い、平滑面を有する、厚さが約１．５μｍの銀めっき層を形成し、柱状端子部を完成させた。次に、アルカリ溶液によりめっき用レジストマスクを除去することで、比較例４の半導体素子搭載用基板を得た。
【０１９５】
（比較例５）
比較例５の半導体素子搭載用部品は、めっき層のみからなる柱状端子部における最表層のめっき層を平滑な銀めっき層で構成した半導体素子搭載用基板であって、表面積比（ここでは、平滑な面の表面積に対する銀めっき層の表面積の比率）が１．３０未満の凹凸による粗化面を有する銀めっき層を最表面のめっき層として柱状端子部を構成した半導体素子搭載用基板の一例である。
比較例５では、電気めっき処理における金めっき層の形成までは、実施例６と略同様に行った。次に、金めっき層の上に、スルファミン酸ニッケルと塩化ニッケル、ホウ酸からなるニッケルめっき浴を用いて、電流密度２Ａ／ｄｍ2で９０分間めっきを行い、ニッケルめっき層を３１．０μｍ形成した。次に、シアン系銀めっき液からなる、銀濃度６５ｇ／Ｌの銀めっき浴を用いて、電流密度３Ａ／ｄｍ2で５分間めっきを行い、平滑な面を有する、厚さが約４．０μｍの銀めっき層を形成した。次に、銀めっき剥離液を用いて、銀めっき層の表面を、２分間マイクロエッチング処理を施すことで、銀めっき層の表面に凹凸を有する粗化面を形成し、柱状端子部を完成させた。このとき、表面に凹凸を有する粗化面が形成された銀めっき層の厚さは１．７μｍとなった。次に、アルカリ溶液によりめっき用レジストマスクを除去することで、比較例５の半導体素子搭載用基板を得た。
【０１９６】
（比較例６）
比較例６の半導体素子搭載用部品は、めっき層のみからなる柱状端子部における最表層のめっき層を平滑な銀めっき層で構成した半導体素子搭載用基板であって、表面に粗化面を有する下地めっき層を形成し、その上に銀めっき層を形成することで、柱状端子部を構成した半導体素子搭載用基板の一例である。
比較例６では、電気めっき処理における金めっき層の形成までは、実施例６と略同様に行った。その後の電気めっき処理に際し、まず、スルファミン酸ニッケルと塩化ニッケル、ホウ酸からなるニッケルめっき浴を用いて、電流密度２Ａ／ｄｍ2で９７分３０秒間めっきを行い、平滑な面を有する、厚さが約３４．５μｍのニッケルめっき層を形成した。次に、ニッケルめっき剥離液を用いて、ニッケルめっき層の表面を、２分間マイクロエッチング処理を施すことで、ニッケルめっき層の表面に凹凸を有する粗化面を形成した。このとき、表面に凹凸を有する粗化面が形成されたニッケルめっき層の厚さは３２．０μｍとなった。次に、シアン系銀めっき液からなる、銀濃度６５ｇ／Ｌの銀めっき浴を用いて、電流密度３Ａ／ｄｍ2で１分３０秒間めっきを行い、ニッケルめっき層の粗化面の形状に追従した、表面積比（ここでは、平滑な面の表面積に対する銀めっき層の表面積の比率）、結晶方位＜００１＞、＜１１１＞、＜１０１＞の比率、結晶粒径（平均値）が表１に示す値となる、厚さが約１．６μｍの、凹凸を持つ粗化面を有する銀めっき層を形成し、柱状端子部を完成させた。次に、アルカリ溶液によりめっき用レジストマスクを除去することで、比較例６の半導体素子搭載用基板を得た。
【０１９７】
（比較例７）
比較例７の半導体素子搭載用部品は、粗化銀めっき層における針状の突起群の表面を覆う、補強用銀めっき層を形成せず、針状の突起群を有する粗化銀めっき層を最表層のめっき層として備えたリードフレームの一例である。
比較例７では、電気めっき処理における粗化銀めっき層の形成まで、実施例１と略同様に行い、比較例７のリードフレームを得た。
【０１９８】
（比較例８）
比較例８の半導体素子搭載用部品は、めっき層のみからなる柱状端子部における最表層のめっき層を平滑な銀めっき層で構成した半導体素子搭載用基板であって、粗化銀めっき層における針状の突起群の表面を覆う、補強用銀めっき層を形成せず、針状の突起群を有する粗化銀めっき層を最表層のめっき層として備えた半導体素子搭載用基板の一例である。
比較例８では、電気めっき処理における粗化銀めっき層の形成まで、実施例６と略同様に行い、比較例８の半導体素子搭載用基板を得た。
【０１９９】
実施例１〜１２、比較例１〜８の夫々の半導体素子搭載用部品おけるめっき構成要件（半導体素子搭載用部品の基材の材質、めっき層の種類及び厚さ、表面積比（ここでは、平滑な面の表面積に対する（粗化又は平滑）銀めっき層の表面積の比率）、銀めっき層の結晶方位比率、結晶粒径（平均値）を表１、表２に示す。
なお、結晶方位比率は、走査型電子顕微鏡（SEM: Scanning Electron Microscope）を用いて、10,000倍で観察した視野について電子線後方散乱回折解析装置（ESBD:Electron Backscatter Diffraction）により解析を行い、＜００１＞、＜１１１＞、＜１０１＞の各方位に対する許容角度を１５°として算出した。また、結晶粒径は、方位差１５°以上を粒界として求めた結晶粒の面積円相当径とした。
また。銀めっき層のめっき厚は、蛍光Ｘ線分析装置（SII製  SFT3300）を用いて測定し、ニッケル、パラジウム、金めっきを用いためっき層のめっき厚は、蛍光Ｘ線分析装置（SII製SFT3300）を用いて測定した。
また、表面積比は、３Ｄレーザー顕微鏡（OLYMPUS製  OLS4100）を用いて測定した。
【０２００】
【表１】
2020167207.tif 000003
【０２０１】
【表２】
2020167207.tif 000004
【０２０２】
樹脂密着性の評価
完成した実施例１〜１２、比較例１〜８の夫々の半導体素子搭載用部品における最表層のめっき層の上に、評価用のΦ２ｍｍの円筒形の樹脂モールドを形成した。この樹脂に対し、ボンドテスタとしてＤａｇｅ Ｓｅｒｉｅｓ４０００（Ｄａｇｅ社製）を用いてシェア強度を測定することで樹脂密着性の評価を行った。
実施例１〜５、７〜１１、比較例１〜３、７の夫々の樹脂密着性の評価結果を表３に、実施例６、１２、比較例４〜６、８の夫々の樹脂密着性の評価結果を表４に示す。
【０２０３】
【表３】
2020167207.tif 000005
【０２０４】
【表４】
2020167207.tif 000006
【０２０５】
比較例１、４の半導体素子搭載用部品は、シェア強度が１０ＭＰａであり、実用に際し十分な樹脂密着性を有しているとは言い難いことが認められた。
これに対し、実施例１〜１２、比較例７、８の半導体素子搭載用部品は、表３、表４に示すとおり、いずれも、比較例１、４の半導体素子搭載用部品におけるシェア強度の１．５倍のシュア強度を有し、樹脂密着性が格段に向上したことが認められた。
一方、比較例２、３、５、６の半導体素子搭載用部品は、比較例１、４の半導体素子搭載用部品におけるシェア強度に比べれば、シェア強度が高く、樹脂密着性が向上したものの、比較例１、４の半導体素子搭載用部品におけるシェア強度と比べて、１．１〜１，２倍のシェア強度にとどまり、実施例１〜１２、比較例７，８の半導体素子搭載用部品のような格段の樹脂密着性向上効果は得られないことが認められた。
【０２０６】
生産性の評価(1)（端子が金属板を含む構成の半導体素子搭載用部品）
実施例１〜５、７〜１１、比較例２、３、７の夫々の半導体素子搭載用部品における最表層のめっき層の表面形態を、粗化面を有した形態に形成するために要した加工時間および銀めっき量を比較し、生産性を評価した。生産性の評価に際しては、最表層のめっき層として平滑な銀めっき層が形成された、比較例１の半導体素子搭載用部品における当該加工時間、銀めっきの使用量を夫々１００としたときの相対的な数値を評価値として用いた。なお、半導体素子搭載用部品のめっき加工はライン搬送されている状態で行うため、当該加工時間の評価値は、各実施例、比較例の半導体素子搭載用部品のめっき加工において、最長のめっき時間を要する金属めっき層の形成に要した時間に基づいて算出した（実施例１、４：補強用銀めっき、実施例２、３、５、８、９：下地ニッケルめっき、実施例７、１０、１１：補強用ニッケルめっき、比較例２：平滑銀めっき、比較例３：平滑ニッケルめっき、比較例７：粗化銀めっき）。
実施例１〜５、７〜１１、比較例２、３、７の夫々の生産性（最表層のめっき層の表面形態を、粗化面を有した形態に形成するために要した加工時間および銀めっき量）の評価結果を表３に示す。
【０２０７】
比較例２の半導体素子搭載用部品は、平滑な面を有する、厚さが約５．０μｍの銀めっき層を形成後に、銀めっき剥離液を用いて、マイクロエッチング処理を施すことで、銀めっき層の表面に凹凸を有する粗化面を形成した例であるが、表面に凹凸を有する粗化面が形成された銀めっき層の厚さは２．８μｍであって、平滑面を有する銀めっき層の約半分程度の厚さとなっており、表３に示すように、加工時間が２００、銀使用量が２００となり、加工時間が増大することに加えて、原価が高価である銀のコストが大幅に増大し、生産性が悪化することが認められた。
比較例３の半導体素子搭載用部品は、平滑な面を有する、厚さが約５．０μｍのニッケルめっき層を形成後に、ニッケルめっき剥離液を用いて、マイクロエッチング処理を施すことで、銀めっき層の表面に凹凸を有する粗化面を形成した例であるが、表面に凹凸を有する粗化面が形成されたニッケルめっき層の厚さは２．６μｍであって、平滑面を有するニッケルめっき層の約半分程度の厚さとなっており、表３に示すように、加工時間が２５０、銀使用量が６０となり、銀のコストの増大はある程度抑えることができるものの、加工時間が大幅に増大し、生産性が大幅に悪化することが認められた。
これに対し、実施例１〜５、７〜１１、比較例７の半導体素子搭載用部品は、表３に示すとおり、いずれも、加工時間が２５〜５０、銀使用量が２０〜１００となり、比較例２の半導体素子搭載用部品に比べて、加工時間が７５〜８７．５％、銀使用量が５０〜９０％低減し、生産性が格段に向上したことが認められた。また、実施例８、９、１１の半導体素子搭載用部品は、比較例３の半導体素子搭載用部品に比べて、加工時間が８０％、銀使用量が６７％低減し、生産性が格段に向上したことが認められた。また、実施例２、３、５、７、１０の半導体素子搭載用部品は、銀使用量が比較例３の半導体素子搭載用部品と同程度ではあるものの、比較例２の半導体素子搭載用部品に比べて大幅に低減しており、また、加工時間が比較例３の半導体素子搭載用部品に比べて、８０％低減し、生産性が格段に向上したことが認められた。なお、実施例１、４の半導体素子搭載用部品は、銀使用量が比較例３の半導体素子搭載用部品と比べて、６７％増加するものの、比較例２の半導体素子搭載用部品に比べて大幅に低減しており、また、加工時間が比較例３の半導体素子搭載用部品に比べて、８７％低減し、生産性が格段に向上したことが認められた。
【０２０８】
生産性の評価(2)（端子がめっき層のみからなる構成の半導体素子搭載用部品）
実施例６、１２、比較例５、６、８の夫々の半導体素子搭載用部品は、柱状端子部がめっき層のみからなる構成であるため、めっき加工時間が実施例１〜５、７〜１１、比較例７の半導体素子搭載用部品よりも多くかかる。そこで、柱状端子部がめっき層のみからなる構成のもの同士で生産性の評価を行った。
実施例６、１２、比較例５、６、８の夫々の半導体素子搭載用部品における最表層のめっき層の表面形態を、粗化面を有した形態に形成するために要した加工時間および銀めっき量を比較し、生産性を評価した。生産性の評価に際しては、最表層のめっき層として平滑な銀めっき層が形成された、比較例４の半導体素子搭載用部品における当該加工時間、銀めっきの使用量を夫々１００としたときの相対的な数値を評価値として用いた。なお、半導体素子搭載用部品のめっき加工はライン搬送されている状態で行うため、当該加工時間の評価値は、各実施例、比較例の半導体素子搭載用部品のめっき加工において、最長のめっき時間を要する金属めっき層の形成に要した時間に基づいて算出した（実施例６、１２：下地ニッケルめっき、比較例５、６、８：平滑ニッケルめっき）。
実施例６、１２、比較例５、６、８の夫々の生産性（最表層のめっき層の表面形態を、粗化面を有した形態に形成するために要した加工時間および銀めっき量）の評価結果を表４に示す。
【０２０９】
比較例５の半導体素子搭載用部品は、平滑な面を有する、厚さが約４．０μｍの銀めっき層を形成後に、銀めっき剥離液を用いて、マイクロエッチング処理を施すことで、銀めっき層の表面に凹凸を有する粗化面を形成した例であるが、表面に凹凸を有する粗化面が形成された銀めっき層の厚さは１．５μｍであって、平滑面を有する銀めっき層の約半分程度の厚さとなっており、表４に示すように、加工時間が１００、銀使用量が２７０となり、原価が高価である銀のコストが大幅に増大し、生産性が悪化することが認められた。
比較例６の半導体素子搭載用部品は、平滑な面を有する、厚さが約３４．５μｍのニッケルめっき層を形成後に、ニッケルめっき剥離液を用いて、マイクロエッチング処理を施すことで、銀めっき層の表面に凹凸を有する粗化面を形成した例であるが、表面に凹凸を有する粗化面が形成されたニッケルめっき層の厚さは３２．０μｍの厚さとなっており、表４に示すように、加工時間が１０８、銀使用量が１００となり、加工時間が増大し、生産性が悪化することが認められた。
これに対し、実施例６、１２、比較例８の半導体素子搭載用部品は、表４に示すとおり、いずれも、加工時間が１００、銀使用量が３３〜１００となり、比較例５の半導体素子搭載用部品に比べて、加工時間が同程度ではあるものの、銀使用量が６３〜８７％低減し、生産コストが格段に低減したことが認められた。また、実施例６の半導体素子搭載用部品は、比較例６の半導体素子搭載用部品に比べて、銀使用量が同程度ではあるものの、加工時間が８％低減し、生産性が向上したことが認められた。また、実施例１２、比較例８の半導体素子搭載用部品は、比較例６の半導体素子搭載用部品に比べて、加工時間が８％、銀使用量が６７％低減し、生産性が格段に向上したことが認められた。
【０２１０】
針状の突起群の強度評価
実施例１〜１２、比較例７、８の半導体素子搭載用部品を用いて、表面の針状の突起群の強度を次のように評価した。
評価方法は、３Ｍ社製Ｓｃｏｔｃｈ６００接着テープを半導体素子搭載用部品の表面の部位に形成された針状の突起群の表面に貼付け後、そのテープを剥ぎ取ったときの針状の突起の折れの有無を２０倍光学顕微鏡で観察して行った。
評価基準は、テープ接着面に針状の突起片の付着が認められない場合を「〇」とし、針状の突起片の付着が認められた場合を「×」とした。
評価結果を表３、表４に示す。
【０２１１】
表３、表４に示すように、比較例７、８の半導体素子搭載用部品は、突起群の強度の判定結果は「×」となった。
これに対し、実施例１〜１２の半導体素子搭載用部品は、いずれも、突起群の強度の判定結果は「〇」となり、粗化銀めっき層における針状の突起群の折れによる、樹脂との密着性低下を防止でき、封止樹脂との密着性を格段に高くした状態を維持できることが認められた。
【０２１２】
以上、本発明の好ましい実施形態及び実施例について詳説したが、本発明は、上述した実施形態及び実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施形態及び実施例に種々の変形及び置換を加えることができる。
また、本発明の半導体素子搭載用部品においては、半導体素子搭載用部品の基材の材質を銅合金等の銅系材料としたが、半導体素子搭載用部品の基材の材質をニッケル系合金としても適用可能である。
【産業上の利用可能性】
【０２１３】
本発明の半導体素子搭載用部品は、最表層に銀めっき層を備えた半導体素子搭載用部品を用いて樹脂封止型の半導体パッケージを製造することが必要とされる分野に有用である。
【符号の説明】
【０２１４】
１−１、１−１’、１−２、１−２’、１−３、１−３’、１−４、１−４’
リードフレーム
１−５、１−５’、１−５”、１−５”’、１−６、１−６’
半導体素子搭載用基板
２−１、２−１’、２−２、２−２’、２−３、２−３’、２−４、２−４’、２−５、２−５’、２−５”、２−５”’、２−６、２−６’            半導体パッケージ
１０        リードフレーム基材または半導体素子搭載用基板の基材（金属板）
１０ａ      内部接続用端子部
１０ｂ      外部接続用端子部
１０ｃ      パッド部
１０−１、１０−３        柱状端子部
１０−２    凹部
１１        粗化銀めっき層
１１α      補強用めっき層
１２−１、１２−２        柱状端子部
１２        内部接続用めっき層
１２ａ      内部接続用端子部
１２ｂ      外部接続用端子部
１２ｃ      パッド部
１３        外部接続用めっき層
１４        半田
１５        封止樹脂
１６        ダイボンド
１７        ボンディングワイヤ
２０        半導体素子
３１、３１−１、３１−２        めっき用レジストマスク
３２        エッチング用レジストマスクまたはエッチング（及びめっき兼）用レジストマスク
３２’      エッチング及びめっき兼用レジストマスク
Ｒ１、Ｒ２、Ｒ２’、Ｒ３          レジスト層
【図１】
2020167207.tif 000007
【図２】
2020167207.tif 000008
【図３】
2020167207.tif 000009
【図４】
2020167207.tif 000010
【図５】
2020167207.tif 000011
【図６】
2020167207.tif 000012
【図７】
2020167207.tif 000013
【図８】
2020167207.tif 000014
【図９】
2020167207.tif 000015
【図１０】
2020167207.tif 000016
【図１１】
2020167207.tif 000017
【図１２】
2020167207.tif 000018
【図１３】
2020167207.tif 000019
【図１４】
2020167207.tif 000020
【図１５】
2020167207.tif 000021
【図１６】
2020167207.tif 000022
【図１７】
2020167207.tif 000023
【図１８】
2020167207.tif 000024
【図１９】
2020167207.tif 000025
【図２０】
2020167207.tif 000026
【図２１】
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【図２２】
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【図２３】
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【図２４】
2020167207.tif 000030
【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【手続補正書】
【提出日】令和1年6月13日(2019.6.13)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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