(57)【要約】【課題】アバランシェ増倍層による入射光信号の増倍ができ、例えば１００〜２００倍程度の適当な増倍率を確保する。【解決手段】受光回路は、ＡＰＤと、ＢＧＲ回路を用いて温度を検出し、検出された温度に基づいて、ＡＰＤのカソードバイアス電圧を変化させて出力する温度センサＢＧＲ回路とを備える。ＡＰＤは、アノード領域のＰｗｅｌｌ層とカソード領域のＮｗｅｌｌ層の間において、Ｎｗｅｌｌ層と導通しているＤｅｅｐ  Ｎｗｅｌｌ層よりウエハ表面側に、半導体基板の不純物濃度部を設けたガードリング領域を有し、ＡＰＤは、ガードリング領域を介して構成されるＰｗｅｌｌ層とＮｗｅｌｌ層の間でのブレークダウン電圧が、Ｐｗｅｌｌ層とＤｅｅｐ  Ｎｗｅｌｌ層との間でのアバランシェ増倍層でのブレークダウン電圧より高くするために、Ｐｗｅｌｌ層の不純物濃度がＤｅｅｐ  Ｎｗｅｌｌ層の不純物濃度より高い。【選択図】図３Ｃ
2020150001.tif 000002
【特許請求の範囲】
【請求項１】
ＰＮ接合層においてＮ型又はＰ型の不純物を有するアバランシェ増倍層を備え、光電変換電流を出力するアバランシェフォトダイオード（ＡＰＤ）と、
バンドギャップリファレンス回路（ＢＧＲ回路）を用いて温度を検出し、検出された温度に基づいて、前記ＡＰＤのカソードバイアス電圧を変化させて出力する温度センサＢＧＲ回路とを備えた受光回路であって、
前記ＡＰＤは、アノード領域のＰｗｅｌｌ層とカソード領域のＮｗｅｌｌ層の間において、カソード領域であるＮｗｅｌｌ層と導通しているＤｅｅｐ  Ｎｗｅｌｌ層よりウエハ表面側に、半導体基板の不純物濃度部を設けたガードリング領域を有し、
前記ＡＰＤは、前記ガードリング領域を介して構成されるアノード領域のＰｗｅｌｌ層とカソード領域のＮｗｅｌｌ層の間でのブレークダウン電圧が、アノード領域のＰｗｅｌｌ層とカソード領域のＤｅｅｐ  Ｎｗｅｌｌ層との間でのアバランシェ増倍層でのブレークダウン電圧より高くするために、アノード領域のＰｗｅｌｌ層の不純物濃度がカソード領域のＤｅｅｐ  Ｎｗｅｌｌ層の不純物濃度より高いことを特徴とする受光回路。
【請求項２】
前記ＡＰＤにおいて、前記アバランシェ増倍層の不純物濃度が、１×１０１５〜１０１７［ｃｍ−３］の範囲内であって、アノード領域の不純物濃度がカソード領域の不純物濃度の２倍以上高いことを特徴とする請求項１記載の受光回路。
【請求項３】
前記受光回路は、前記ＡＰＤからの光電変換電流の信号をデジタル信号にＡＤ変換するＡＤ変換器をさらに備えたことを特徴とする請求項１又は２記載の受光回路。
【請求項４】
請求項１に記載の受光回路のための受光素子であって、
前記ＡＰＤにおいて、前記アバランシェ増倍層の不純物濃度が、１×１０１５〜１０１７［ｃｍ−３］の範囲内であって、アノード領域の不純物濃度がカソード領域の不純物濃度の２倍以上高いことを特徴とする受光素子。
【請求項５】
請求項１〜３のうちのいずれか１つに記載の受光回路のためのＡＰＤアレイ装置であって、
複数の前記ＡＰＤを１次元又は２次元に配列したことを特徴とするＡＰＤアレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アバランシェフォトダイオード（以下、ＡＰＤという。）を備えた受光回路と、前記受光回路に用いる受光素子と、前記受光回路に用いるＡＰＤアレイ装置とに関する。
【背景技術】
【０００２】
アバランシェフォトダイオード（ＡＰＤ）は、受光信号が微弱であってもアバランシェ増倍効果により、十分な信号強度を得られるデバイスとして既に知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第６２６０９１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、今までのＡＰＤは、チップの表裏両面で電極を形成するため、ウエハ表面側のみに電極が形成される一般的なＣＭＯＳプロセスを用いた１チップ化が困難であった。その一方で、チップを積層し表裏両面の電極を利用できるような特殊なプロセスがあるが、一般的なＣＭＯＳプロセスと比較して製造コストが高く適用しにくい。
【０００５】
そこで、裏面で形成していた電極を表面側に形成することでＣＭＯＳプロセスを用いてＩＣに内蔵し、周辺制御回路と１チップ化すると、以下の問題点があった。
（１）ウエハ表面方向の耐圧が低く、本来のアバランシェ増倍層であるウエハ深さ方向でアバランシェブレークダウンを起こす前に、ウエハ表面方向でブレークダウンしてしまう。これは、「エッジブレークダウン」と呼ばれる。
（２）そのため、カソードバイアス電圧を高くすることができないので、アバランシェ増倍層による入射光信号の増倍ができず、１００〜２００倍程度の適当な増倍率を確保することができない。
【０００６】
本発明の目的は以上の問題点を解決し、アバランシェ増倍層による入射光信号の増倍ができ、例えば１００〜２００倍程度の適当な増倍率を確保できる受光回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明に係る受光回路は、
ＰＮ接合層においてＮ型又はＰ型の不純物を有するアバランシェ増倍層を備え、光電変換電流を出力するアバランシェフォトダイオード（ＡＰＤ）と、
バンドギャップリファレンス回路（ＢＧＲ回路）を用いて温度を検出し、検出された温度に基づいて、前記ＡＰＤのカソードバイアス電圧を変化させて出力する温度センサＢＧＲ回路とを備えた受光回路であって、
前記ＡＰＤは、アノード領域のＰｗｅｌｌ層とカソード領域のＮｗｅｌｌ層の間において、カソード領域であるＮｗｅｌｌ層と導通しているＤｅｅｐ  Ｎｗｅｌｌ層よりウエハ表面側に、半導体基板の不純物濃度部を設けたガードリング領域を有し、
前記ＡＰＤは、前記ガードリング領域を介して構成されるアノード領域のＰｗｅｌｌ層とカソード領域のＮｗｅｌｌ層の間でのブレークダウン電圧が、アノード領域のＰｗｅｌｌ層とカソード領域のＤｅｅｐ  Ｎｗｅｌｌ層との間でのアバランシェ増倍層でのブレークダウン電圧より高くするために、アノード領域のＰｗｅｌｌ層の不純物濃度がカソード領域のＤｅｅｐ  Ｎｗｅｌｌ層の不純物濃度より高いことを特徴とする。
【発明の効果】
【０００８】
従って、本発明によれば、アバランシェ増倍層による入射光信号の増倍ができ、例えば１００〜２００倍程度の適当な増倍率を確保できる受光回路を提供できる。
【図面の簡単な説明】
【０００９】
【図１】実施形態に係る受光回路の構成例を示すブロック図である。
【図２Ａ】増倍率を一定に制御したときのＡＰＤのカソードバイアス電圧の温度特性を示すグラフである。
【図２Ｂ】カソードバイアス電圧を一定に制御したときのＡＰＤの増倍率の温度特性を示すグラフである。
【図３Ａ】（ａ）従来例に係るＡＰＤの平面図であり、（ｂ）は（ａ）のＡ−Ａ’に沿った縦断面図である。
【図３Ｂ】（ａ）比較例に係るＡＰＤの平面図であり、（ｂ）は（ａ）のＢ−Ｂ’に沿った縦断面図である。
【図３Ｃ】（ａ）実施形態に係るＡＰＤの平面図であり、（ｂ）は（ａ）のＣ−Ｃ’に沿った縦断面図である。
【図４】実施形態に係るカソードバイアス制御動作を含むウェハテスト処理を示すフローチャートである。
【図５】変形例に係る受光回路の構成例を示すブロック図である。
【図６Ａ】図３Ｃの複数のＡＰＤ３０を備えて構成されたラインセンサ装置を示す平面図である。
【図６Ｂ】図３Ｃの複数のＡＰＤ３０を備えて構成されたエリアセンサ装置を示す平面図である。
【図７】ＡＰＤ３０を一次元に配置したＡＰＤアレイ装置を用いたＬｉＤＡＲ用途向けＴｏＦセンサ装置を用いた距離計測装置１００の構成例を示すブロック図である。
【発明を実施するための形態】
【００１０】
以下、本発明にかかる実施形態について図面を参照して説明する。なお、同一又は同様の構成要素については同一の符号を付している。
【００１１】
（実施形態）
本実施形態は、図３Ａを参照して後述するＡＰＤ３０をＩＣに内蔵し、ウエハ表面側のみに電極５１，５２を形成して周辺制御回路と１チップ化したときに、小型化する。これを同時に、エッジブレークダウンを抑制するように、アノード領域５１ＡのＰｗｅｌｌ層４３とカソード領域５２ＡのＮｗｅｌｌ層４７の間でＤｅｅｐ  Ｎｗｅｌｌ層４６よりウエハ表面側において、ガードリング領域５３を設ける。アバランシェ増倍層４８を、不純物濃度の勾配をつけて形成することで、ウエハ深さ方向でアバランシェブレークダウンを起こすような構造を形成する。従って、アバランシェ増倍層４８による入射光信号の増倍ができ、例えば１００〜２００倍程度の適当な増倍率を確保することを可能とする。以下、本実施形態について詳述する。
【００１２】
図１は実施形態に係る受光回路の構成例を示すブロック図である。
【００１３】
図１において、ＣＭＯＳプロセスを用いて１チップ化した受光回路は、ＡＰＤ３０，温度センサバンドギャップリファレンス回路（以下、温度センサＢＧＲ回路という。）３２と、メモリ３１ｍを有するカソードバイアス制御回路３１とを備えて構成される。ここで、１チップ化とは各構成要素を１枚のＳｉウエハ上に作りこむことである。また、本実施形態に係るＡＰＤ３０は微弱光を受けて光電変換電流の信号を発生する機能を持つ。
【００１４】
温度センサＢＧＲ回路３２はバイポーラトランジスタを備えて構成された公知のＢＧＲ回路である。温度センサＢＧＲ回路３２は、ＡＰＤ３０の温度を測定し、その測定された温度を示す温度検出信号をカソードバイアス制御回路３１に出力する。これに応答して、カソードバイアス制御回路３１は、温度検出信号が示す温度に応じて、ＡＰＤ３０に供給するカソードバイアス電圧Ｖｃｂを制御する。従って、光がＡＰＤ３０へ入力されるときに、１チップ化した受光回路からは光電変換電流の信号Ｓｏとして入力光に応じた電流が出力される。
【００１５】
図２Ａは増倍率を一定に制御したときのＡＰＤのカソードバイアス電圧の温度特性を示すグラフである。また、図２Ｂはカソードバイアス電圧Ｖｃｂを一定に制御したときのＡＰＤの増倍率の温度特性を示すグラフである。
【００１６】
ＡＰＤ３０は温度によって、増幅率が大きく変動するため、カソードバイアス電圧Ｖｃｂを制御する必要がある。ここで、カソードバイアス制御回路３１はオペアンプを含み、温度センサＢＧＲ回路３２からの温度検出信号に応じてカソードバイアス電圧Ｖｃｂを制御してＡＰＤ３０に出力する。温度センサＢＧＲ回路３２は、ＣＭＯＳプロセスを用いてＡＰＤ３０と１チップで作りこむため、ＡＰＤ３０の直近にＳｉ半導体基板上に作りこむことができ、より精度良くＡＰＤ３０の温度検知を行うことができる。
【００１７】
図２Ａは、増倍率Ｍを一定に制御したとき（Ｍ＝１００）のＡＰＤ３０のカソードバイアス電圧Ｖｃｂの温度特性を示す。図２Ａから明らかなように、ＡＰＤ３０のブレークダウン電圧Ｖｂｄは温度依存性を持っており、リニアモード（ブレークダウン電圧以下の逆バイアス印加）で動作させるときに、カソードバイアス電圧Ｖｃｂはブレークダウン電圧Ｖｂｄを超えないように制御しなければならない。ブレークダウン電圧Ｖｂｄとは、ＡＰＤ３０がアバランシェブレークダウンを起こす電圧のことであり、温度と正比例の関係にある。
【００１８】
当該ブレークダウン電圧Ｖｂｄを超えてカソードバイアス電圧Ｖｃｂを印加すると、ＡＰＤ３０のアバランシェ増倍率が数万〜数十万の値に大きくなってしまう。理論的には、増倍率は無限大に大きくなるが、実際には配線部分の寄生成分などが存在するため、有限の値に落ち着く。例えば、ＡＰＤ３０を間接型ＴｏＦセンサ装置として用いる場合、受光信号量を使って距離を算出するため、増倍率が数万〜数十万の値になってしまうと、正確な受光電荷量が分からず、距離の算出に使うことができない。
【００１９】
図２Ｂは、カソードバイアス電圧Ｖｃｂを一定に制御したときのＡＰＤ３０の増倍率の温度特性を示す。本実施形態では、ＣＭＯＳプロセスで作成したＡＰＤ３０のブレークダウン電圧Ｖｂｄは、この図２Ｂの場合において、８．７ｍＶ／°Ｃという温度係数を持つため、精度良くカソードバイアス制御を行わなければ、図２Ｂに示すようにブレークダウン電圧Ｖｂｄに達してしまい、増倍率が数万〜数十万になる。
【００２０】
図２Ｂに示す通り、カソードバイアス電圧Ｖｃｂが１２．３Ｖであれば、２０〜１００°Ｃの温度範囲でブレークダウン電圧Ｖｂｄ以下なので、増倍率が極端に変化することは無いが、１２．５Ｖになると、５０°Ｃ以下の温度範囲で、増倍率が無限大に大きくなってしまう。
【００２１】
図３Ａ（ａ）は従来例に係るＡＰＤの平面図であり、図３Ａ（ｂ）は図３Ａ（ａ）のＡ−Ａ’に沿った縦断面図であり、図３Ａ（ａ）と図３Ａ（ｂ）を総称して図３Ａという。
【００２２】
図３Ａにおいて、チップの表面側にカソード領域であるＮ＋半導体層４４が形成され、当該Ｎ＋半導体層４４がカソード電極５２に電気的に接続される一方、チップの裏面側にアノード領域であるＰ＋半導体層４１が形成され、当該Ｐ＋半導体層４１がアノード電極５１に電気的に接続される。アバランシェ増倍を起こすために、アノード電極５１とカソード電極５２間に数百Ｖの高電圧が印加される。電界はチップの表面側から裏面側に向かって形成され、入射光による光電変換信号がアバランシェ増倍され、カソード電極５２からアノード電極５１に向かって信号電流が発生する。なお、４２はＰ型半導体層であり、４５は素子分離を行うＳＴＩ（Shallow Trench Isolation）構造部である。
【００２３】
図３Ａの従来例では、チップの表裏両面で両電極５１，５２にそれぞれ接続するための、Ｐ＋半導体層４１及びＮ＋半導体層４４を形成するため、ＣＭＯＳプロセスを用いた１チップ化が困難であり、ＡＰＤ３０のみをパッケージ化したディスクリート部品として提供される。一方で、チップを積層し表裏両面の電極のための半導体層を利用できるような特殊なプロセスがあるが、一般的なＣＭＯＳプロセスと比較して製造コストが高く適用しにくい。
【００２４】
図３Ｂ（ａ）は、ＣＭＯＳプロセスを用いて電極５１，５２を表面側に配置した比較例に係るＡＰＤの平面図であり、図３Ｂ（ｂ）は図３Ｂ（ａ）のＢ−Ｂ’に沿った縦断面図であり、図３Ｂ（ａ）と図３Ｂ（ｂ）を総称して図３Ｂという。
【００２５】
図３Ｂにおいて、アノード領域のＰｗｅｌｌ層４３のウエハ表面より深い側に、カソード領域のＤｅｅｐ  Ｎｗｅｌｌ層４６が形成され、当該Ｄｅｅｐ  Ｎｗｅｌｌ層４６はカソード領域のＮｗｅｌｌ層４７及びＮ＋半導体層４４を介してウエハ表面側のカソード電極５２に電気的に接続される。このような構造にすることで、ウエハ表面側にアノード電極５１及びカソード電極５２の両電極のための半導体層５４，４４を配置することができるため、ＣＭＯＳプロセスの製造フローが適用でき、周辺回路との１チップ化が可能となる。しかし、この構造では、アノード領域のＰｗｅｌｌ層４３と、カソード領域のＮｗｅｌｌ層４７の境界がウエハ表面側に存在しており、ウエハ表面側は結晶欠陥が多いため耐圧が低く、アノード電極５１とカソード電極５２間はウエハ表面の経路を介してブレークダウンしてしまう可能性があった。
【００２６】
図３Ｃ（ａ）は実施形態に係るＡＰＤ３０の平面図であり、図３Ｃ（ｂ）は図３Ｃ（ａ）のＣ−Ｃ’に沿った縦断面図であり、図３Ｃ（ａ）と図３Ｃ（ｂ）を総称して図３Ｃという。
【００２７】
図３Ｃにおいて、本実施形態に係るＡＰＤ３０は、
（１）カソード領域であり、カソード電極５２に電気的に接続されるＮ＋半導体層４４と、
（２）アノード層であり、アノード電極５１に電気的に接続されるＰ＋半導体層５４と、
（３）ＤＴＩ（Deep Trench Insolation)構造部を有するガードリング領域５３と、
（４）Ｄｅｅｐ  Ｎｗｅｌｌ層４６とＰｗｅｌｌ層４３との間に形成されるアバランシェ増倍層４８とを有し、これらは以下のように形成されることを特徴とする。
【００２８】
なお、ＡＰＤ３０は、ＰＮ接合層においてＮ型又はＰ型の不純物を有するアバランシェ増倍層４８を備えて構成される。また、アバランシェ増倍層４８はＰｗｅｌｌ層４３の表面から深い方へ設けられているので、平面図である図３Ｃ（ａ）において図示していない。
【００２９】
カソード領域５２Ａは、Ｐ型半導体基板４０の表面より深い方から順番にＤｅｅｐ  Ｎｗｅｌｌ層４６と、Ｎｗｅｌｌ層４７とを備えて構成され、Ｎｗｅｌｌ層４７はＮ＋半導体層４４を介してカソード電極５２に電気的に接続される。ここで、カソード電極５２は、アノード電極５１と、ガードリング領域５３を囲むようにリング形状で形成される。ここで、Ｄｅｅｐ  Ｎｗｅｌｌ層４６はＡＰＤ３０全体を覆うように形成されており、アバランシェ増倍層４８と、Ｐｗｅｌｌ層４３とを介してアノード領域５１ＡであるＰ＋半導体層５４に接している。
【００３０】
アノード領域５１Ａは、Ｐｗｅｌｌ層４３と、Ｐ＋半導体層５４とを備えて構成され、Ｐ型半導体基板４０の表面より深い方から順番に、Ｄｅｅｐ  Ｎｗｅｌｌ層４６とアバランシェ増倍層４８を介してＰｗｅｌｌ層４３が形成される。Ｐｗｅｌｌ層４３はＡＰＤ３０の中心部分のＰ＋半導体層５４を介してアノード電極５１に電気的に接続されている。
【００３１】
アノード電極５１とカソード電極５２との間は数十Ｖの高電圧が印加されるため、比較例に係る図３Ｂに示す通り、電界の集中しやすいアノード領域５１ＡのＰｗｅｌｌ層４３とカソード領域５２ＡのＮｗｅｌｌ層４７の間でＤｅｅｐ  Ｎｗｅｌｌ層４６よりウエハ表面の層を介してエッジブレークダウンを起こしやすい。エッジブレークダウンを起こしてしまうと、本来のアバランシェ増倍層４８に所定の電圧が印加されないので、微弱光を検知するというＡＰＤ３０の動作ができない。
【００３２】
そこで、図３Ｃに示すようにアノード領域５１Ａとカソード領域５２Ａとの間にガードリング領域５３を形成し、エッジブレークダウンを抑制する。ガードリング領域５３はアノード領域５１Ａとカソード領域５２Ａの境界において、Ｄｅｅｐ  Ｎｗｅｌｌ層４６までの深さを持って、いわゆるＤＴＩ構造部を有して形成され、切れ目なく一定の幅の寸法で構成される。
【００３３】
また、ガードリング領域５３にはチップ製造プロセスにおいてイオン注入及び不純物拡散が全く行われず、Ｐ型半導体基板４０における不純物濃度の構造部となる。ここで、Ｐ型半導体基板４０の不純物濃度は例えば７×１０１４［ｃｍ−３］である。よって、Ｐ型半導体基板４０は高抵抗のＳｉ基板であり、アノード電極５１とカソード電極５２間に高電圧を印加したときにブレークダウンする電圧を、アバランシェ増倍層４８でのブレークダウン電圧より高くすることができる。さらに、ガードリング領域５３の中心部にＤＴＩ構造部を、例えば幅０．５ｕｍで形成し、ブレークダウン電圧をより高くすることができる。
【００３４】
このように、アノード領域５１Ａとカソード領域５２Ａ間の境界は、アノード領域５１ＡのＰｗｅｌｌ層と、カソード領域５２ＡのＮｗｅｌｌ層の間でＤｅｅｐ  Ｎｗｅｌｌ層４６よりウエハ表面付近にガードリング領域５３が形成されている。そのため、図３Ｃ（ｂ）の断面図で図示するアバランシェ増倍層４８において、ガードリング領域５３でのエッジブレークダウンを起こす電圧より低い電圧でブレークダウンを起こすような構造となっており、微弱光が入射したときの光信号をアバランシェ増倍することができる。
【００３５】
アノード領域５１ＡのＰｗｅｌｌ層４３とカソード領域５２ＡのＤｅｅｐ  Ｎｗｅｌｌ層４６の間はアバランシェ増倍層４８となっており、例えば、次のような不純物注入工程によって形成される。
（１）ボロン注入：注入エネルギー＝１８０ｋｅＶ；注入チルト角＝０°；注入量＝１．１×１０１２ｃｍ−２；
（２）リン注入：注入エネルギー＝１４０ｋｅＶ；注入チルト角＝７°；注入量＝３．０×１０１２ｃｍ−２。
【００３６】
また、アバランシェ増倍層４８の拡散条件は、
（１）１１８０°ＣのＮ２雰囲気で６０分のウェルドライブ工程であり、
（２）最終的に不純物濃度は、１×１０１５〜１×１０１７［ｃｍ−３］の範囲内で、アノード領域５１Ａの不純物濃度がカソード領域５２Ａの不純物濃度の２倍以上高く設定することである。
【００３７】
ここで、不純物濃度が下限値以下の場合、ブレークダウン電圧Ｖｂｄは高くなるが、Ｐｗｅｌｌ層４３−Ｄｅｅｐ  Ｎｗｅｌｌ層４６間でのアバランシェ増倍を起こせない。すなわち、受光素子として働くが、増幅はしない。一方、アバランシェ増倍層４８の不純物濃度が上限値以上の場合、ブレークダウン電圧Ｖｂｄは低くなるが、例えば１００〜２００倍といった適当な値のアバランシェ増倍率を確保できない。すなわち、ブレークダウン電圧Ｖｂｄまでの印加電圧では増倍せず、ブレークダウン電圧Ｖｂｄを超えると増倍率が数万〜数十万の値になる。
【００３８】
このように、アバランシェ増倍層４８に注入する不純物種及び注入量を組み合わせることにより、Ｐｗｅｌｌ層４３−Ｄｅｅｐ  Ｎｗｅｌｌ層４６間の不純物濃度プロファイルが不純物濃度勾配を持つため、より高電圧のブレークダウンを実現できる。
【００３９】
図４は実施形態に係るカソードバイアス制御動作を含むウェハテスト処理を示すフローチャートである。
【００４０】
以下、図４を参照して、カソードバイアス制御動作について説明する。各受光回路チップにおいて、ＡＰＤ３０の電気的特性のでき栄えは異なり、バラツキが発生するため、温度特性について補正を加える必要がある。例えば次に示すように、チップ作成工程後の図４のウェハテスト処理にて補正を行う。
【００４１】
図４のステップＳ１において、ＡＰＤ３０の増倍率Ｍを常温で決定する。すなわち、ＡＰＤ３０をいくらの増幅率で使うかを決定する。そして、常温でのカソードバイアス電圧Ｖｃｂを測定する。次いで、ステップＳ２において、各チップのＡＰＤ３０のカソードバイアス電圧Ｖｃｂの温度特性を測定する。温度を、例えば常温（２５°Ｃ）、５０°Ｃ、７５°Ｃ、１００°Ｃの４点に変更し、それぞれステップＳ１で決定した増倍率Ｍになるカソードバイアス電圧Ｖｃｂを測定し、メモリ３１ｍ内のテーブルに格納しておく。
【００４２】
次いで、ステップＳ３において、各チップのＡＰＤ３０のカソードバイアス電圧Ｖｃｂの温度係数を算出する。当該温度係数を、例えば８．７ｍＶ／°Ｃのように、ステップＳ２で準備したテーブルの温度とカソードバイアス電圧Ｖｃｂの値を使って算出し、メモリ３１ｍに格納する。次いで、ステップＳ４において、カソードバイアス電圧Ｖｃｂの温度係数と同じになるように温度センサＢＧＲ回路３２の回路定数を変更する。
【００４３】
次いで、ステップＳ５において、カソードバイアス制御回路３１の出力電圧の温度特性を測定する。ステップＳ２及びＳ３と同様に、温度を変えてカソードバイアス制御回路３１の出力電圧を測定し、メモリ３１ｍ内のテーブルに格納し、それらの値から温度係数を算出する。この温度係数値が、ステップＳ３でメモリ３１ｍに格納した値と同じならば、ＯＫとして当該処理をそのまま終了する。もし異なればＮＧとして、ステップＳ６で故障表示し、当該処理を終了する。
【００４４】
以上のように構成することで、ＡＰＤ３０のブレークダウン電圧Ｖｂｄが温度によって変わったとしても、それに追従してカソードバイアス電圧Ｖｃｂを上げることができるため、ＡＰＤ３０の増倍率は温度によらず一定に維持することができる。
【００４５】
図５は変形例に係る受光回路の構成例を示すブロック図である。図５の受光回路は、図１の受光回路に比較して、ＡＰＤ３０の後段にＡＤ変換器３３をさらに設けたことを特徴としている。
【００４６】
図５において、受光回路は、ＣＭＯＳプロセスを用いて１チップ化した受光回路であって、ＡＰＤ３０と、温度センサＢＧＲ回路３２、カソードバイアス制御回路３１と、ＡＤ変換器３３とを備えて構成される。この変形例においては、ＡＰＤ３０からの出力信号電流をＡＤ変換器３３へ入力し、デジタル信号Ｓｏｄとして出力することができる。チップ内で信号をデジタル化することで、ノイズに対して影響を受けにくくなるという効果がある。
【００４７】
図６Ａは図３Ｃの複数のＡＰＤ３０を備えて構成されたラインセンサ装置を示す平面図である。また、図６Ｂは図３Ｃの複数のＡＰＤ３０を備えて構成されたエリアセンサ装置を示す平面図である。
【００４８】
図６Ａに示すように、複数個のＡＰＤ３０を、例えば１２個を並べて１次元に配置することで、１次元方向の微弱光の分布を見ることができる。つまり、１次元方向の微弱光のイメージングを行うことができる。このセンサ装置は、ラインセンサ装置と呼ばれる。
【００４９】
また、図６Ｂに示すように、複数個のＡＰＤ３０を２次元に配列することで、２次元の微弱光の分布をみることもできる。このセンサ装置はエリアセンサ装置と呼ばれる。
【００５０】
なお、各ＡＰＤ３０の近傍には温度センサＢＧＲ回路３２を配置しており、精度良く温度を測定できる。また、温度センサＢＧＲ回路３２はＡＰＤ３０に比べて小型であるため、ＡＰＤ３０と温度センサＢＧＲ回路３２を密に配置することができる。
【００５１】
図７は、ＡＰＤ３０を一次元に配置したＡＰＤアレイ装置を用いたＬｉＤＡＲ用途向けＴｏＦ（Time Of Flight）センサを用いた距離計測装置１００の構成例を示すブロック図である。
【００５２】
図７において、距離計測装置１００は、光源からの光を投光する投光部１と、投光された対象物からの反射光を受光する受光部２と、受光部２からの出力信号を時間積算する積算器２５と、投光部１の制御及び反射信号に基づく距離計測を行う制御回路３を備える。図７では、受光部２の出力は積算器２５の入力に接続され、時間積算された反射信号が制御回路３に入力されている。
【００５３】
投光部１と受光部２は、一般的には、例えば距離計測装置として車両の前方に存在する物体を検出するように、車両の前部に配置されるが、車両の側方または後方の物体を検出する場合等、車両のあらゆる箇所に設置可能である。投光部１は、光源１１、カプリングレンズ１３、光スキャナ１４、光源駆動回路１６、光スキャナ駆動回路１７、及び走査角モニタ１８を備える。
【００５４】
光源１１は、複数の発光素子群が光走査の方向に離間して配置されている。各発光素子群は、複数の面発光レーザ（ＶＣＳＥＬ）で形成されている。光源１１は、光源駆動回路１６を介して制御回路３に接続され、制御回路３によって発光素子群の発光タイミングが互いに独立して制御されている。カプリングレンズ１３は、光源１１から出射されるレーザ光を光スキャナ（光走査部）１４に結合する。光スキャナ１４は、光源１１の複数の発光素子群から出力されるレーザ光を、同一の検出層に向けてＸＺ面内で走査する。光スキャナ１４によって与えられるビーム偏向により、所定の角度範囲に存在する物体が検出され、検出された物体までの距離を測定することが可能となる。
【００５５】
光スキャナ１４によるレーザ光の走査角は、走査角モニタ１８によって検出されて制御回路３に供給されてもよい。この場合、モニタ結果は、光スキャナ駆動信号にフィードバックされて走査角度及び走査周波数などが制御される。受光部２は、受光素子２１と受光レンズ２２を有する。受光レンズ２２は、ビーム走査方向に存在する物体から反射されたレーザ光を、受光素子２１に結合させる。受光素子２１は、図６Ａ及び図６Ｂに示したＡＰＤアレイ装置である。受光レンズ２２と受光素子２１の間に、ミラー等のその他の光学素子が配置されていてもよい。
【００５６】
投光部１と受光部２は近接して配置され、数メートル程度以上離れた位置からは、互いの光軸は同軸関係にあるとみなし得る。検出対象物で反射された光は、その反射点において様々な方向に散乱されるが、距離計測装置１００から出力されたレーザ光と等しい光路を辿って戻ってくる光成分が、受光レンズ２２を介して受光素子２１に導かれ、反射信号として検出される。
【００５７】
受光素子２１は、入力された反射光の強度に対応した光電変換電流を出力する。受光素子２１から出力される光電変換電流は、図示しないトランスインピーダンスアンプで電圧信号に変換され、増幅器２３で増幅された後、積算器２５に入力される。積算器２５は、一回の走査で複数の発光素子群から異なる発光タイミングで出力され、対象物から反射された検出信号を積算し、検出信号の総和値を制御回路３に出力する。
【００５８】
制御回路３は、光源の駆動タイミング信号が出力されてから検出信号が得られるまでの時間、すなわちレーザ光を出射した時刻と反射光を受光した時刻の差分に基づいて、検出された対象物までの距離を計測する。
【００５９】
以上のように構成された距離計測装置１００では、各発光素子群から出力されるレーザ光の品質は保証され、かつ角度分解能が高く維持されている。また、同一検出エリアに複数のレーザ光を異なるタイミングで照射することでトータルの強度を向上して、測定距離を伸ばすことができる。反射光に基づく検出信号を積算することで、検出信号を高いＳ／Ｎ比で取得して、高精度の距離計測を行うことができる。
【００６０】
なお、制御回路３は、例えば、ＬＳＩチップ、マイクロプロセッサ等の集積回路チップ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ：Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）等のロジックデバイス、集積回路チップとロジックデバイスの組み合わせ等で実現されてもよい。
【００６１】
（特許文献１との相違点）
特許文献１には、高感度の光受信器を提供する目的で、ＣＭＯＳプロセスを用いたＡＰＤを形成する手法が開示されている。しかし、特許文献１では、「チップを積層しウエハ表裏両面の電極を利用する特殊なプロセスを用いることなく、電極をウエハ表面側のみに配置したＡＰＤを形成し、なおかつアバランシェ増倍層による入射光信号の増倍で、１００〜２００倍程度の適当な増倍率を確保することができない」という問題は解消できていない。
【００６２】
今までのＡＰＤはチップの表裏両面で電極を形成するため、ウエハ表面側のみに電極が形成される一般的なＣＭＯＳプロセスを用いた１チップ化が困難であった。その一方で、チップを積層し表裏両面の電極を利用できるような特殊なプロセスがあるが、一般的なＣＭＯＳプロセスと比較して製造コストが高く適用しにくい。そこで、本実施形態では、裏面で形成していた電極を表面側に形成することでＣＭＯＳプロセスを用いてＩＣに内蔵し、周辺制御回路と１チップ化することが可能となる。さらに、小型化すると同時に、カソードバイアス電圧を高くすることができるため、アバランシェ増倍層による入射光信号の増倍ができ、例えば１００〜２００倍程度の適当な増倍率を確保することができる。
【００６３】
本実施形態では、具体的には、エッジブレークダウンを抑制するように、アノード領域５１ＡのＰｗｅｌｌ層４３とカソード領域５２ＡのＮｗｅｌｌ層４７の間でＤｅｅｐ  Ｎｗｅｌｌ層４６よりウエハ表面の層にガードリング領域５３を設ける。また、アバランシェ増倍層４８を不純物濃度勾配をつけて形成することで、ウエハ深さ方向でアバランシェブレークダウンを起こすような構造とする。これにより、カソードバイアス電圧Ｖｃｂを高くすることができるため、アバランシェ増倍層４８による入射光信号の増倍ができ、例えば１００〜２００倍程度の適当な増倍率を確保することができる。
【符号の説明】
【００６４】
１  投光部
２  受光部
３  制御回路
１１  光源
１３  カプリングレンズ
１４  光スキャナ（光走査部）
１６  光源駆動回路
１７  光スキャナ駆動回路
１８  走査角モニタ
２１  受光素子
２２  受光レンズ
２３  増幅器
２５  積算器
３０  アバランシェフォトダイオード（ＡＰＤ）
３１  カソードバイアス制御回路
３２  温度センサバンドギャップリファレンス回路（温度センサＢＧＲ回路）
３３  ＡＤ変換器（ＡＤＣ）
４０  半導体基板
４１  Ｐ＋半導体層
４２  Ｐ半導体層
４３  Ｐｗｅｌｌ層
４４  Ｎ＋半導体層
４５  ＳＴＩ構造部
４６  Ｄｅｅｐ  Ｎｗｅｌｌ層
４７  Ｎｗｅｌｌ層
４８  アバランシェ増倍層
５１  アノード電極
５１Ａ  アノード領域
５２  カソード電極
５２Ａ  カソード領域
５３  ガードリング領域
１００  距離計測装置
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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