(57)【要約】【課題】ゲート電極の電気抵抗を低減しつつボロンの拡散も抑制することが可能な半導体装置を提供する。【解決手段】一実施形態に係る半導体装置は、半導体基板と、半導体基板上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられ、ボロンを含有するゲート電極膜と、ゲート電極膜の側面と対向する側壁絶縁膜と、ゲート電極膜の側面と側壁絶縁膜との間に設けられた第１部分と、ゲート絶縁膜と側壁絶縁膜の底面との間に設けられ、第１部分と接続する第２部分と、を有し、炭素を主成分とするバリア膜と、を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ、ボロンを含有するゲート電極膜と、
前記ゲート電極膜の側面と対向する側壁絶縁膜と、
前記ゲート電極膜の前記側面と前記側壁絶縁膜との間に設けられた第１部分と、前記ゲート絶縁膜と前記側壁絶縁膜の底面との間に設けられ、前記第１部分と接続する第２部分と、を有し、炭素を主成分とするバリア膜と、
を備える半導体装置。
【請求項２】
前記炭素の含有量は、１．０〜７０．０ａｔｏｍｉｃ％である、請求項１に記載の半導体装置。
【請求項３】
前記バリア膜は、シリコンおよび窒素も含有する、請求項１または２に記載の半導体装置。
【請求項４】
前記バリア膜の厚さは、２ｎｍ以下である、請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記第２部分が、前記第１部分よりも厚い、請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、ボロンを含むゲート電極膜を形成し、
シリコンを含む第１材料ガスと、炭素を含む第２材料ガスとを交互に供給することによって、前記ゲート電極膜の側面および前記ゲート絶縁膜上に、前記炭素を主成分とするバリア膜を形成する、
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置の周辺回路には、Ｐチャネル型のＭＯＳ（Metal Oxide Semiconductor）トランジスタが設けられている場合がある。このようなＭＯＳトランジスタでは、ゲート電極としてポリシリコンにボロンを添加する技術が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第５２３５４８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ゲート電極に含まれるボロンの濃度が高いと、例えば、ＭＯＳトランジスタの製造後に行われるメモリセルの熱処理工程で、ボロンがシリコン基板側へ拡散する場合がある。この場合、ＭＯＳトランジスタの特性に悪影響を及ぼす可能性がある。その一方で、ボロンの濃度が低すぎると、空乏層が形成され実効的なゲート酸化膜厚が厚くなってしまうため期待するトランジスタ性能が満たせなくなる。
【０００５】
本発明の実施形態は、ゲート電極の空乏化を低減しつつボロンの拡散も抑制することが可能な半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
一実施形態に係る半導体装置は、半導体基板と、半導体基板上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられ、ボロンを含有するゲート電極膜と、ゲート電極膜の側面と対向する側壁絶縁膜と、ゲート電極膜の側面と側壁絶縁膜との間に設けられた第１部分と、ゲート絶縁膜と側壁絶縁膜の底面との間に設けられ、第１部分と接続する第２部分と、を有し、炭素を主成分とするバリア膜と、を備える。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態に係る半導体記憶装置の概略的な構成を示す斜視図である。
【図２】第１実施形態に係るＰチャネル型のＭＯＳトランジスタの要部の構造を示す断面図である。
【図３】ゲート絶縁膜の製造工程を説明するための断面図である。
【図４】ゲート電極膜の製造工程を説明するための断面図である。
【図５】バリア膜の製造工程を説明するための断面図である。
【図６】拡散層の製造工程を説明するための断面図である。
【図７】側壁絶縁膜の製造工程を説明するための断面図である。
【図８】第２実施形態に係るＰチャネル型のＭＯＳトランジスタの要部の構造を示す断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００９】
図１は、第１実施形態に係る半導体記憶装置の概略的な構成を示す斜視図である。本実施形態に係る半導体記憶装置１は、ワード線が積層された３次元積層型半導体記憶装置である。以下、この半導体記憶装置１の構造について簡単に説明する。
【００１０】
図１に示す半導体記憶装置１は、メモリセル領域２、駆動回路３、４、５、ワード線６、引き出し線７ａ、７ｂ、７ｃ、ビット線８、選択トランジスタ９、１０、メモリ膜１１等を備える。
【００１１】
メモリセル領域２では、ワード線６が積層されている。また、柱状のメモリ膜１１が、ワード線６を貫通し、マトリクス状に配列されている。メモリ膜１１は、電荷蓄積層等を含む。各メモリ膜１１の上部は、ビット線８に接続されている。ワード線６およびビット線８の本数は、メモリ容量やチップ面積等に応じて変更することができる。
【００１２】
本実施形態では、各ワード線６の端部が階段状に形成されている。各ワード線６の端部に、引き出し線７ａが接続されている。引き出し線７ａの上部は、引き出し線７ｂに接続されている。さらに、引き出し線７ｂの一端は、引き出し線７ｃに接続されている。引き出し線７ｃの下端部は、駆動回路３に接続される。駆動回路３は、引き出し線７ａ〜７ｃを介してワード線６を駆動する。
【００１３】
最下層のワード線６下には、選択トランジスタ９が配置されている。選択トランジスタ９は、駆動回路４によって駆動される。また、最上層のワード線６上には、選択トランジスタ１０が配置されている。選択トランジスタ１０は、駆動回路５によって駆動される。
【００１４】
駆動回路３、４、５は、メモリセル領域２の周辺に配置された周辺回路である。駆動回路３、４、５の少なくとも１つは、Ｐチャネル型のＭＯＳトランジスタ等の半導体装置を有する。以下、このＭＯＳトランジスタの要部の構造について説明する。
【００１５】
図２は、第１実施形態に係るＰチャネル型のＭＯＳトランジスタの要部の構造を示す断面図である。図２に示すＭＯＳトランジスタ１００は、半導体基板１１０と、拡散層１１１と、ゲート絶縁膜１２０と、ゲート電極膜１３０と、側壁絶縁膜１４０と、バリア膜１５０と、ライナー酸化膜１６０と、ライナー窒化膜１６１と、層間絶縁膜１７０と、窒化膜１８０と、を備える。
【００１６】
半導体基板１１０は、例えばシリコン基板である。拡散層１１１は、半導体基板１１０の表面の一部から拡散している。図２には記載されていないが、ＭＯＳトランジスタ１００には、もう一つの拡散層１１１が、ゲート電極膜１３０の長手方向に垂直な短手方向の中心線を中心として線対称に形成されている。これら２つの拡散層１１１の一方がドレイン領域であり、他方がソース領域である。
【００１７】
ゲート絶縁膜１２０は、半導体基板１１０上に設けられている。ゲート絶縁膜１２０は、例えば酸化シリコン（ＳｉＯ２）膜である。
【００１８】
ゲート電極膜１３０は、ゲート絶縁膜１２０上に設けられている。本実施形態では、ゲート電極膜１３０は、酸窒化膜１３１と、ポリシリコン膜１３２と、導電膜１３３と、窒化膜１３４と、を有する積層膜である。
【００１９】
酸窒化膜１３１は、ゲート絶縁膜１２０上に設けられている。酸窒化膜１３１は、例えば酸窒化シリコン（ＳｉＯＮ）膜である。ポリシリコン膜１３２は、酸窒化膜１３１上に設けられている。ポリシリコン膜１３２は、図２に示すように、ボロン（Ｂ）を含んでいる。このボロンの濃度を調整することによって、ゲート電極膜１３０の空乏化を低減することができる。
【００２０】
導電膜１３３は、ポリシリコン膜１３２上に設けられている。導電膜１３３は、例えばタングステン（Ｗ）およびシリコンを含んでいる。窒化膜１３４は、導電膜１３３上に設けられている。窒化膜１３４は、例えば窒化シリコン（ＳｉＮ）膜である。窒化膜１３４により、導電膜１３３に含まれるタングステンの拡散を抑制することができる。側壁絶縁膜１４０は、バリア膜１５０を介してゲート電極膜１３０の側面と対向する。側壁絶縁膜１４０は、例えば酸化シリコン膜である。
【００２１】
バリア膜１５０は、ポリシリコン膜１３２に含まれたボロンの拡散を抑制するために、炭素を主成分とする膜である。バリア膜１５０は、炭素に加えて、シリコンおよび窒素を含有してもよい。図２に示すように、バリア膜１５０は、第１部分１５０ａと、第２部分１５０ｂと、第３部分１５０ｃと、を有する。
【００２２】
第１部分１５０ａは、ゲート電極膜１３０の側面と側壁絶縁膜１４０との間に設けられている。換言すると、第１部分１５０ａは、ゲート電極膜１３０の側面に接触して側壁絶縁膜１４０に覆われている。
【００２３】
第２部分１５０ｂは、ゲート絶縁膜１２０と側壁絶縁膜１４０の底面との間に設けられている。換言すると、第２部分１５０ｂは、ゲート絶縁膜１２０の端部に接触して側壁絶縁膜１４０に覆われている。第２部分１５０ｂが、ゲート絶縁膜１２０を超えて拡散層１１１側へ延びると、第２部分１５０ｂが、拡散層１１１のコンタクトプラグに接触するおそれがある。そのため、第２部分１５０ｂの長さは、ゲート絶縁膜１２０からはみ出ない範囲内であることが望ましい。
【００２４】
第３部分１５０ｃは、ゲート電極膜１３０上に設けられている。なお、第３部分１５０ｃは形成されていなくてもよい。
【００２５】
本実施形態では、第２部分１５０ｂは、第１部分１５０ａと接続している。そのため、図２に示すように、バリア膜１５０は、第１部分１５０ａと第２部分１５０ｂからなるＬ字形の断面形状を有する。
【００２６】
ライナー酸化膜１６０は、バリア膜１５０の第３部分１５０ｃ、側壁絶縁膜１４０、および拡散層１１１を覆っている。ライナー酸化膜１６０は、例えば酸化シリコン膜である。ライナー窒化膜１６１は、ライナー酸化膜１６０を覆っている。ライナー窒化膜１６１は、例えば窒化シリコン膜である。ライナー酸化膜１６０およびライナー窒化膜１６１は、ゲート電極膜１３０および拡散層１１１と接続されるコンタクトプラグ（不図示）を埋め込むコンタクトホールを形成するときのエッチングストッパ膜として機能する。
【００２７】
層間絶縁膜１７０は、ライナー窒化膜１６１上に設けられている。層間絶縁膜１７０は、例えば酸化シリコン膜である。窒化膜１８０は、ライナー酸化膜１６０および層間絶縁膜１７０を覆っている。窒化膜１８０は、例えば窒化シリコン膜である。
【００２８】
以下、図３〜図７を用いて、上述したＭＯＳトランジスタ１００の製造工程のうちの一部について説明する。
【００２９】
まず、図３に示すように、半導体基板１１０上にゲート絶縁膜１２０を形成する。ゲート絶縁膜１２０は、例えば、成膜後にフォトレジストでパターンを形成し、ウェットエッチングすることによって形成できる。
【００３０】
次に、図４に示すように、ゲート絶縁膜１２０上にゲート電極膜１３０を形成する。ゲート電極膜１３０を形成するとき、酸窒化膜１３１は、例えばゲート電極膜１３０を窒化処理することによって形成される。ポリシリコン膜１３２、導電膜１３３、および窒化膜１３４は、例えば、各膜の材料ガスを供給するＣＶＤ（Chemical Vapor Deposition）によって形成される。なお、図４に示す酸窒化膜１３１の形成に関し、ポリシリコン膜１３２に覆われることなくゲート絶縁膜１２０上に形成された部分、すなわちゲート絶縁膜１２０上で露出した部分を残してもよい。
【００３１】
次に、図５に示すように、バリア膜１５０を形成する。本実施形態では、バリア膜１５０は、例えば、ＣＶＤによる成膜工程と、不要な成膜部分を除去するエッチング工程等により形成される。成膜工程では、シリコンを含む第１材料ガスと、炭素および窒素を含む第２材料ガスとを交互にチャンバー内に供給する。第１材料ガスは、例えばヘキサクロロジシランを含む。また、第２材料ガスは、トリエチルアミン等のアルキルアミンを含む。
【００３２】
バリア膜１５０は、炭素を主成分とするため、炭素の含有量は、１．０ａｔｏｍｉｃ％以上であることが望ましい。また、バリア膜１５０に含まれる窒素も、ボロンの拡散抑制に寄与し得るため、炭素の含有量は、７０．０ａｔｏｍｉｃ％以下であることが望ましい。すなわち、バリア膜１５０における炭素の含有量は、１．０〜７０．０ａｔｏｍｉｃ％の範囲内であることが望ましい。
【００３３】
また、バリア膜１５０の体積が大きいと、他の配線と接触して製造不良が起こり得る。そのため、バリア膜１５０の厚さｔは、２ｎｍ以下であることが望ましい。
【００３４】
次に、図６に示すように、拡散層１１１を形成する。拡散層１１１は、ボロンイオンを注入することによって、形成される。
【００３５】
次に、図７に示すように、第１部分１５０ａ上および第２部分１５０ｂ上に側壁絶縁膜１４０を形成する。側壁絶縁膜１４０は、例えば、ＣＶＤによる成膜工程と、ＲＩＥ（Reactive Ion Etching）で不要な成膜部分を除去するエッチング工程等により形成される。このエッチング工程では、拡散層１１１上に成膜されたゲート絶縁膜１２０およびバリア膜１５０も除去される。その後、ライナー酸化膜１６０、ライナー窒化膜１６１、層間絶縁膜１７０、および窒化膜１８０が順次に形成される。これらの膜の製造方法は、通常使用される製造方法を採用できるため、ここでは説明を省略する。
【００３６】
上述したＭＯＳトランジスタ１００の製造後、半導体記憶装置１のメモリセル領域２等が製造される。メモリセル領域２の製造時には、アニール等の高温の熱処理が行われる。この場合、ボロンが、ゲート電極膜１３０のポリシリコン膜１３２の側面から側壁絶縁膜１４０およびゲート絶縁膜１２０を経由して半導体基板１１０へ拡散することが懸念される。
【００３７】
しかし、上述した本実施形態によれば、炭素を主成分とするバリア膜１５０が、ゲート電極膜１３０の周囲に設けられている。そのため、ポリシリコン膜１３２に含まれるボロンの濃度が高くても、ボロンの拡散を抑制できる。よって、ゲート電極膜１３０の空乏化を低減しつつボロンの拡散も抑制することが可能となる。
【００３８】
なお、本実施形態では、ポリシリコン膜１３２の底面とゲート絶縁膜１２０との間には、酸窒化膜１３１が形成されている。酸窒化膜１３１に含まれる窒素によって、ポリシリコン膜１３２の底面から半導体基板１１０へのボロンの拡散も抑制することができる。
【００３９】
（第２実施形態）
図８は、第２実施形態に係るＰチャネル型のＭＯＳトランジスタの要部の構造を示す断面図である。図２に示す第１実施形態に係るＭＯＳトランジスタ１００と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
【００４０】
図８に示すＭＯＳトランジスタ２００のバリア膜１５０では、第２部分１５０ｂが第１部分１５０ａよりも厚い。なお、製造の都合上、第３部分１５０ｃも第１部分１５０ａよりも厚く形成される。
【００４１】
本実施形態によれば、第２部分１５０ｂの厚さが、第１実施形態に比べて大きくなる。そのため、ボロンは、ポリシリコン膜１３２の側面から半導体基板１１０へさらに拡散しにくくなる。これにより、ボロンの拡散抑制効果をより一層高めることが可能となる。
【００４２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４３】
１００、２００：ＭＯＳトランジスタ、１１０：半導体基板、１２０：ゲート絶縁膜、１３０：ゲート電極膜、１４０：側壁絶縁膜、１５０：バリア膜、１５０ａ：第１部分、１５０ｂ：第２部分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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