(57)【要約】【課題】支持基板を研削除去することなく再利用すること。【解決手段】実施形態の基板の分離方法は、第１の基板および第２の基板を有する貼り合わせ基板を分離する基板の分離方法であって、第１の基板には、第１の基板上のカーボン膜と、カーボン膜上のメモリセルと、が配置され、第２の基板には、トランジスタが配置され、第１の基板と第２の基板とは、メモリセルが配置された側の面とトランジスタが配置された側の面とで接合されており、カーボン膜を除去するステップと、貼り合わせ基板を、第１の基板と、メモリセル及びトランジスタが配置された第２の基板とに分離するステップと、を含む。【選択図】図９
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【特許請求の範囲】
【請求項１】
第１の基板および第２の基板を有する貼り合わせ基板を分離する基板の分離方法であって、
前記第１の基板には、
前記第１の基板上のカーボン膜と、
前記カーボン膜上のメモリセルと、が配置され、
前記第２の基板には、
トランジスタが配置され、
前記第１の基板と前記第２の基板とは、
前記メモリセルが配置された側の面と前記トランジスタが配置された側の面とで接合されており、
前記カーボン膜を除去するステップと、
前記貼り合わせ基板を、前記第１の基板と、前記メモリセル及び前記トランジスタが配置された前記第２の基板とに分離するステップと、を含む、
基板の分離方法。
【請求項２】
前記第２の基板は半導体基板であり、
前記トランジスタは、
前記第２の基板の表層にアクティブ領域を有する、
請求項１に記載の基板の分離方法。
【請求項３】
前記カーボン膜を除去するステップでは、
プラズマアッシング及びウェット処理の少なくともいずれかの手法により前記カーボン膜を除去する、
請求項１または請求項２に記載の基板の分離方法。
【請求項４】
前記メモリセルは絶縁層で覆われており、
前記絶縁層の前記メモリセルを取り囲むスクライブラインに相当する位置には、前記絶縁層の深さ方向に前記カーボン膜に達するまで延び、前記絶縁層の外側と連通する溝が配置されている、
請求項１乃至請求項３のいずれか１項に記載の基板の分離方法。
【請求項５】
前記貼り合わせ基板を分離するステップでは、
前記第１の基板を、第１の真空吸着機構、第１の静電吸着機構、または鉤爪のいずれかを備える第１の載置台に保持し、
前記第２の基板を、第２の真空吸着機構または第２の静電吸着機構を備える第２の載置台に保持し、
前記第１の載置台と前記第２の載置台との距離を離すことにより、前記貼り合わせ基板を分離する、
請求項１乃至請求項４のいずれか１項に記載の基板の分離方法。
【請求項６】
前記貼り合わせ基板を分離するステップでは、
前記第１の基板と前記メモリセルとの間への、気体の噴射、液体の噴射、振動の印加、および音波の印加、の少なくともいずれかを行って、前記貼り合わせ基板の分離を補助する、
請求項５に記載の基板の分離方法。
【請求項７】
前記第１の基板と前記メモリセルとの間への、気体の噴射、液体の噴射、振動の印加、および音波の印加、の少なくともいずれかを行うときは、これらの少なくともいずれかをパルス化して行う、
請求項６に記載の基板の分離方法。
【請求項８】
カーボン膜が形成された第１の基板を準備するステップと、
前記カーボン膜上にメモリセルを形成するステップと、
トランジスタが形成された第２の基板を準備するステップと、
前記メモリセルが形成された前記第１の基板と、前記トランジスタが形成された前記第２の基板との、前記メモリセルが形成された側の面と前記トランジスタが形成された側の面とを接合して貼り合わせ基板を形成するステップと、
前記カーボン膜を除去するステップと、
前記貼り合わせ基板を、前記第１の基板と、前記メモリセル及び前記トランジスタが配置された前記第２の基板とに分離するステップと、を含む、
半導体記憶装置の製造方法。
【請求項９】
処理容器と、
前記処理容器内に電力を供給してプラズマを生成する電源と、
前記処理室内にアッシングガスを供給するアッシングガス供給部と、
前記処理室内に配置され、カーボン膜上にメモリセルが配置された第１の基板を静電的に吸着する第１の載置台と、
前記処理室内に前記第１の載置台と対向して配置され、トランジスタが配置された第２の基板を真空吸着する第２の載置台と、
前記電源、前記アッシングガス供給部、前記第１の載置台、及び前記第２の載置台を制御する制御部と、を備え、
前記制御部は、
前記メモリセルが配置された側の面と前記トランジスタが配置された側の面とで接合された貼り合わせ基板が有する前記第１の基板および前記第２の基板のいずれかを、前記第１の載置台に静電的に吸着させ、
前記アッシングガスにより前記処理室内にアッシングガスを供給させ、
前記電源から前記処理室内に電力を供給してプラズマを生成させ、
前記第１の基板を前記第１の載置台に静電的に吸着させ、前記第２の基板を前記第２の載置台に真空吸着させた状態で、前記第１の載置台と前記第２の載置台との距離を離すことで、前記貼り合わせ基板を、前記第１の基板と、前記メモリセル及び前記トランジスタが配置された前記第２の基板とに分離する、
基板分離装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、基板の分離方法、半導体記憶装置の製造方法、および基板分離装置に関する。
【背景技術】
【０００２】
支持基板にメモリセルを形成し、半導体基板等の基板にトランジスタを形成し、メモリセルの形成面とトランジスタの形成面とを接合して、メモリセルとトランジスタとを有する半導体記憶装置を製造する場合がある。不要となった支持基板は、例えば研削されて除去される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第２８７７８００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、支持基板を研削除去することなく再利用することができる基板の分離方法、半導体記憶装置の製造方法、および基板分離装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
実施形態の基板の分離方法は、第１の基板および第２の基板を有する貼り合わせ基板を分離する基板の分離方法であって、前記第１の基板には、前記第１の基板上のカーボン膜と、前記カーボン膜上のメモリセルと、が配置され、前記第２の基板には、トランジスタが配置され、前記第１の基板と前記第２の基板とは、前記メモリセルが配置された側の面と前記トランジスタが配置された側の面とで接合されており、前記カーボン膜を除去するステップと、前記貼り合わせ基板を、前記第１の基板と、前記メモリセル及び前記トランジスタが配置された前記第２の基板とに分離するステップと、を含む。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施形態１にかかる半導体記憶装置の構成の一例を模式的に示す断面図である。
【図２】図２は、実施形態１にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図３】図３は、実施形態１にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図４】図４は、実施形態１にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図５】図５は、実施形態１にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図６】図６は、実施形態１にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図７】図７は、実施形態１にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図８】図８は、実施形態１にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図９】図９は、実施形態１にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図１０】図１０は、実施形態１にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図１１】図１１は、実施形態１にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図１２】図１２は、実施形態１の変形例１にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図１３】図１３は、実施形態１の変形例１にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図１４】図１４は、実施形態１の変形例１にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図１５】図１５は、実施形態１の変形例１にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図１６】図１６は、実施形態１の変形例２にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図１７】図１７は、実施形態１の変形例２にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図１８】図１８は、実施形態１の変形例３にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図１９】図１９は、実施形態１の変形例３にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図２０】図２０は、実施形態２にかかる基板分離装置の構成例を示す断面図である。
【図２１】図２１は、実施形態２の変形例１にかかる基板分離装置の構成例を示す断面図である。
【図２２】図２２は、実施形態２の変形例２にかかる基板分離装置の構成例を示す断面図である。
【図２３】図２３は、実施形態２の変形例３にかかる基板分離装置の構成例を示す断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
【０００８】
［実施形態１］
図１〜図１９を用いて、実施形態１の半導体記憶装置について説明する。
【０００９】
（半導体記憶装置の構成例）
図１は、実施形態１にかかる半導体記憶装置１の構成の一例を模式的に示す断面図である。図１（ａ）は、プリント基板ＰＷＣ搭載前の半導体記憶装置１の構成例を示す断面図であり、（ｂ）はプリント基板ＰＷＣ搭載後の半導体記憶装置１の構成例を示す断面図である。
【００１０】
図１（ａ）に示すように、半導体記憶装置１はセル構造体１０と半導体回路２０とを備える。
【００１１】
セル構造体１０は、チップ状に切り出された絶縁層１３、絶縁層１３の表層に配置されるソース線ＳＬ、及び複数の導電層が絶縁層を介して積層される積層体ＬＭを備える。積層体ＬＭの両端部は導電層が階段状に構成され、導電層の各段にはコンタクトＣＣが接続される。コンタクトＣＣの上端はプラグを介して上層配線等に接続される。
【００１２】
上層配線は、更にプラグを介して端子ＴＥＲｎに接続される。端子ＴＥＲｎは例えば銅（Ｃｕ）等で構成される。
【００１３】
積層体ＬＭ中には、積層体ＬＭを積層方向に貫通してソース線ＳＬに到達する複数のピラーＰＬがマトリクス状に配置されている。個々のピラーＰＬはメモリ層およびチャネル層を備える。ピラーＰＬのチャネル層において、下端はソース線ＳＬに接続され、上端はプラグ等を介してビット線ＢＬに接続される。ピラーＰＬ及び積層体ＬＭの導電層の交差部にはメモリセルＭＣが配置される。
【００１４】
このように、半導体記憶装置１は、例えば３次元に配置されるメモリセルＭＣを備える３次元不揮発性メモリとして構成されている。
【００１５】
積層体ＬＭ、コンタクトＣＣ、プラグ、上層配線、及びビット線ＢＬ等は絶縁層１４で覆われている。端子ＴＥＲｎは絶縁層１４の上面に露出している。
【００１６】
半導体回路２０は、チップ状に切り出された基台２１ｃ、基台２１ｃに配置された複数のトランジスタＴＲを含む周辺回路ＰＥＲを備える。トランジスタＴＲは、例えばＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ等であり、基台２０ｃの表層に配置される拡散層等であるアクティブ領域ＡＡを有する。トランジスタＴＲはコンタクトＣＳを介して上層配線に接続される。
【００１７】
上層配線は、更にプラグを介して端子ＴＥＲｔに接続される。端子ＴＥＲｔは、例えば銅（Ｃｕ）等で構成される。
【００１８】
トランジスタＴＲ等を含む周辺回路ＰＥＲ、コンタクトＣＳ、及びプラグ等は絶縁層２２で覆われている。端子ＴＥＲｔは絶縁層２２の上面に露出している。
【００１９】
セル構造体１０と半導体回路２０とは、セル構造体１０のメモリセルＭＣ等が配置された側と、半導体回路２０の周辺回路ＰＥＲ等が配置された側とで接合されている。より具体的には、メモリセルＭＣ等を覆う絶縁層１４と周辺回路ＰＥＲ等を覆う絶縁層２２とが接合され、絶縁層１４上面に露出する端子ＴＥＲｎと絶縁層２２上面に露出する端子ＴＥＲｔとが接合されている。
【００２０】
このように、セル構造体１０と半導体回路２０とは、端子ＴＥＲｎ，ＴＥＲｔを介して電気的に導通している。これにより、周辺回路ＰＥＲは、例えばメモリセルＭＣと接続される積層体ＬＭの導電層等に所定電圧を付与することにより、メモリセルＭＣの書き込み動作および読み出し動作等に寄与する。
【００２１】
図１（ｂ）に示すように、半導体記憶装置１には、例えば絶縁層１３側から、絶縁層１３，１４の全体および絶縁層２２の一部を貫通し、トランジスタＴＲの上層配線に接続されるスルービアＴＳＶが配置される。スルービアＴＳＶの絶縁層１３側に露出した端面には、例えばボールグリッドＢＧを介してプリント基板ＰＷＣ等に接続される。これにより、半導体記憶装置１がプリント基板ＰＷＣに搭載されたパッケージ２が構成される。
【００２２】
（半導体記憶装置の製造処理の例）
次に、図２〜図１１を用いて、半導体記憶装置１の製造処理の例について説明する。図２〜図１１は、実施形態１にかかる半導体記憶装置１の製造処理の手順の一例を示すフロー図である。
【００２３】
図２（ａ）に示すように、カーボン膜１２が全面に形成されたシリコン基板等の支持基板１１を準備する。支持基板１１は、製造処理において、積層体ＬＭ等を支持する基板である。後述するように、支持基板１１には、スクライブラインＳＣを隔てて複数の積層体ＬＭが形成される。スクライブラインＳＣは、後の処理で、個々の積層体ＬＭが切り出されるときにダイシングされる領域であって、支持基板１１において、例えばグリッド状に配置される。
【００２４】
カーボン膜１２は、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等の手法により形成されるカーボンが主体の膜である。この後の処理における熱処理で、カーボン膜１２の膜厚および膜質に変化が生じないよう、カーボン膜１２は比較的、高い温度で形成されることが好ましい。
【００２５】
図２（ｂ）に示すように、カーボン膜１２上に絶縁層１３を形成する。絶縁層１３の表層にソース線ＳＬを形成する。
【００２６】
図２（ｃ）に示すように、ソース線ＳＬを覆うように絶縁層１３上に、複数の犠牲層が絶縁層を介して積層される積層体ＬＭｓを形成する。複数の犠牲層は、後の処理で複数の導電層に置き換えられ、積層体ＬＭが形成される。
【００２７】
図３（ａ）に示すように、積層体ＬＭｓを加工して、両端部が階段状となった積層体ＬＭｓを形成する。両端部が階段状となった積層体ＬＭｓは、支持基板１１上に、スクライブラインＳＣを隔てて複数形成される。後の処理で、犠牲層が導電層に置き換えられた積層体ＬＭを、スクライブラインＳＣに沿って個々に切り出すことで、上述のセル構造体１０が得られる。複数の積層体ＬＭｓの階段状の構成を絶縁層１４で覆う。
【００２８】
図３（ｂ）に示すように、積層体ＬＭｓ中に、積層体ＬＭｓを積層方向に貫通してソース線ＳＬに到達する複数のピラーＰＬを形成する。ピラーＰＬは、積層体ＬＭｓを貫通するメモリホールを形成し、メモリホール内にメモリ層およびチャネル層等を充填することで形成される。
【００２９】
また、図３（ｂ）の紙面に水平な方向に延び、個々の積層体ＬＭｓを図３（ｂ）の紙面に垂直な方向に分割する複数のスリット（不図示）を形成する。複数のスリットは、個々の積層体ＬＭｓを貫通してソース線ＳＬに到達するよう形成される。
【００３０】
図４（ａ）に示すように、図示しないスリットを介して、積層体ＬＭｓの犠牲層を除去し、犠牲層に介在する絶縁層が残った積層体ＬＭｇを形成する。絶縁層間には犠牲層が除去された空隙が生じる。
【００３１】
図４（ｂ）に示すように、図示しないスリットを介して、積層体ＬＭｇの絶縁層間の空隙を導電材料で充填し、絶縁層間に導電層が積層された積層体ＬＭを形成する。
【００３２】
図５（ａ）に示すように、個々の積層体ＬＭの外周を取り巻くスクライブラインＳＣに相当する領域に、絶縁層１４，１３を貫通してカーボン膜１２に到達する溝ＧＤを形成する。支持基板１１において、溝ＧＤは、スクライブラインＳＣと同様、例えばグリッド状に配置される。それぞれの溝ＧＤの両端部は、支持基板１１端部において、絶縁層１４，１３の外側と連通している。つまり、それぞれの溝ＧＤの両端部は、絶縁層１４，１３の外側に向かって開放されている。
【００３３】
図５（ｂ）に示すように、積層体ＬＭｇの階段形状の各段に、個々の導電層に接続されるコンタクトＣＣを形成する。
【００３４】
図６（ａ）に示すように、ピラーＰＬのチャネル層にプラグを介して接続されるビット線ＢＬ、及びコンタクトＣＣにプラグを介して接続される上層配線等を形成し、これらを絶縁層１４で更に覆う。絶縁層１４を形成する際は、成膜条件のカバレッジを調整して、溝ＧＤ内に絶縁層１４が埋め込まれないようにする。これにより、溝ＧＤが絶縁層１３，１４内に内包されたエアギャップ状となる。
【００３５】
図６（ｂ）に示すように、コンタクトＣＣの上層配線にプラグを介して接続される端子ＴＥＲｎを形成する。このようなプラグ及び端子ＴＥＲｎは、例えばダマシン法等で形成することができる。
【００３６】
これにより、端子ＴＥＲｎに接続される積層体ＬＭが、例えばグリッド状に複数配置された支持基板１１が得られる。
【００３７】
図７（ａ）に示すように、複数のトランジスタＴＲを含む周辺回路ＰＥＲと、トランジスタＴＲのコンタクトＣＳに上層配線およびプラグ等を介して接続される端子ＴＥＲｔとが形成されたシリコン基板等の半導体基板としての基板２１を準備する。
【００３８】
周辺回路ＰＥＲは、例えば一般的な半導体回路を形成する手法により形成することができる。例えば、トランジスタは、ゲート電極を基板２１上に形成し、基板２１の表層に自己整合的にアクティブ領域ＡＡを形成することで得られる。
【００３９】
端子ＴＥＲｎに接続される周辺回路ＰＥＲが、基板２１上に例えばグリッド状に複数配置された基板２１が得られる。個々の周辺回路ＰＥＲは、支持基板１１の個々の積層体ＬＭに対応する位置に配置されている。
【００４０】
図７（ｂ）に示すように、支持基板１１の積層体ＬＭが形成された面と、基板２１の周辺回路ＰＥＲが形成された面とが対向するよう、支持基板１１と基板２１とを配置し、支持基板１１と基板２１との絶縁層１４，２２同士、及び支持基板１１と基板２１との端子ＴＥＲｎ，ＴＥＲｔ同士を接合する。
【００４１】
このとき、絶縁層１４，２２の表面は、予め、プラズマ処理等により活性化しておき、絶縁層１４，２２同士を接合させる。端子ＴＥＲｎ，ＴＥＲｔは、端子ＴＥＲｎ，ＴＥＲｔ同士が接触した状態で、アニール処理を行い、例えばＣｕ−Ｃｕ接合により接合させる。
【００４２】
図８に示すように、上記処理により、絶縁層１４，２２同士および端子ＴＥＲｎ，ＴＥＲｔ同士が接合された、貼り合わせ基板３１が得られる。
【００４３】
図９に示すように、低圧下でＯ２ガス等のアッシングガスをプラズマ化し、貼り合わせ基板３１をプラズマ処理する。アッシングガスとしては、Ｏ２ガスのほか、Ｈ２ガス、Ｏ２ガスとＨ２ガスとの混合ガス、Ｏ２ガスとＡｒガス及びＮ２ガス等の不活性ガスとの混合ガス等を用いることができる。
【００４４】
プラズマＰにより、支持基板１１の端部に露出したカーボン膜１２の端部から、カーボン膜１２が徐々にアッシング除去されていく。また、絶縁層１３，１４に設けられた溝ＧＤは、絶縁層１３，１４の外側と連通している。この溝ＧＤがプラズマＰの導入路となって、プラズマＰは支持基板１１の面内にもグリッド状に行きわたる。これにより、カーボン膜１２は、溝ＧＤと接する部分からもアッシング除去されていく。
【００４５】
図１０に示すように、上記処理により、支持基板１１と絶縁層１３の間のカーボン膜１２が除去された、貼り合わせ基板３１が得られる。この状態で、支持基板１１は、静電力等により絶縁層１３と付着した状態となっている。
【００４６】
図１１に示すように、支持基板１１と基板２１との距離を離すことにより、支持基板１１と基板２１とを分離する。このとき、支持基板１１と絶縁層１３との間を境に支持基板１１と基板２１とが分離され、支持基板１１単体と、複数の積層体ＬＭ及び複数の周辺回路ＰＥＲが配置された基板２１とが得られる。
【００４７】
また、支持基板１１と基板２１との距離を離す際には、支持基板１１から基板２１を遠ざけてもよく、支持基板１１を基板２１から遠ざけてもよく、支持基板１１と基板２１とを互いに遠ざけあってもよい。
【００４８】
また、支持基板１１と基板２１とをこのように分離する際には、支持基板１１と絶縁層１３との間に、空気または不活性ガス等の気体の噴射、水等の液体の噴射、振動の印加、および音波の印加のうち、少なくともいずれかを行って、支持基板１１と基板２１との分離を補助してもよい。上記に挙げた手法の幾つかを組み合わせて行ってもよい。
【００４９】
また、気体の噴射、液体の噴射、振動の印加、および音波の印加のうち、少なくともいずれかを行うときは、これらの少なくともいずれかをパルス化して行ってもよい。すなわち、気体や液体をパルス状に噴射したり、振動や音波をパルス状に印加したりしてもよい。
【００５０】
これらの少なくともいずれかの補助を行うことで、支持基板１１と絶縁層１３との間に空隙が生じやすくなり、支持基板１１と基板２１とを分離しやすくなる。
【００５１】
支持基板１１と基板２１とを分離した後、基板２１をスクライブラインＳＣに沿ってダイシングし、セル構造体１０と半導体回路２０とを備える複数の半導体記憶装置１を製造する。支持基板１１は、必要に応じて洗浄等を行った後、再生基板等として再活用される。
【００５２】
以上により、実施形態１の半導体記憶装置１の製造処理が終了する。
【００５３】
（比較例）
比較例の半導体記憶装置においては、支持基板上にソース線を含む絶縁層が、例えば直接形成され、その絶縁層上に複数の導電層が絶縁層を介して積層された積層体が形成される。この支持基板を、周辺回路が形成された基板と貼り合わせた後、不要となった支持基板は、例えば研削されて除去される。
【００５４】
しかしながら、このような手法では、基板１枚分の半導体記憶装置を得るごとに支持基板１枚が消費されてしまう。また、支持基板の研削および除去に大量の超純水等の洗浄液が必要となるほか、支持基板を構成する大量のシリコン屑等が発生してしまう。これらのことにより、比較例の半導体記憶装置では、多大な製造コストが必要となる場合がある。
【００５５】
実施形態１の半導体記憶装置１によれば、積層体ＬＭは、カーボン膜１２を介して支持基板１１上に形成された絶縁層１３上に形成される。上述のように、カーボン膜１２は例えばプラズマアッシング等により簡単に除去することができ、その後、不要となった支持基板１１と、積層体ＬＭ及び周辺回路ＰＥＲ等を備える基板２１とを物理的に分離することができる。これにより、支持基板１１を再生基板等として再利用することができる。また、支持基板１１の研削を行わないので、大量の洗浄液やシリコン屑が発生することもない。よって、半導体記憶装置１の製造コストを低減することができる。
【００５６】
実施形態１の半導体記憶装置１によれば、研削による除去と異なり、支持基板１１の全体が分離され、半導体記憶装置１に支持基板の一部が残存しない。これにより、積層体ＬＭの下層構造を薄くすることができ、その後のパッケージ化の際、スルービアＴＳＶ等を容易に形成することができる。また、支持基板の残存膜厚のばらつきによる影響も生じない。このため、歩留まりが向上する。また、全体の嵩を減らすことができ、省パッケージ化を図ることができる。
【００５７】
実施形態１の半導体記憶装置１によれば、カーボン膜１２は、支持基板１１の端部のみからならず、支持基板１１面内に例えばグリッド状に形成された溝ＧＤを介してもアッシング除去される。これにより、カーボン膜１２の除去レートを高めることができ、半導体記憶装置１の製造処理におけるスループットを向上させることができる。
【００５８】
実施形態１の半導体記憶装置１によれば、支持基板１１と基板２１とを分離する際、気体の噴射、液体の噴射、振動の印加、音波の印加等の補助を行う。これにより、より確実に支持基板１１と基板２１とを分離することができる。
【００５９】
（変形例１）
次に、図１２〜図１５を用いて、実施形態１の変形例１の半導体記憶装置について説明する。図１２〜図１５は、実施形態１の変形例１にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。変形例１の半導体記憶装置は、溝ＧＤの代わりに貫通孔ＴＨを用いてカーボン膜１２の除去を行う点が、上述の実施形態１とは異なる。
【００６０】
図１２に示すように、変形例１の半導体記憶装置においては、溝ＧＤを備えない状態で、支持基板１１と基板１１との貼り合わせ基板３２が形成される。
【００６１】
図１３に示すように、貼り合わせ基板３２の形成後、例えばスクライブラインＳＣに相当する領域に、基板２１、絶縁層２２，１４，１３を貫通し、カーボン膜１２に到達する貫通孔ＴＨを形成する。貫通孔ＴＨは、例えば、基板２１の周辺回路ＰＥＲが形成された側とは反対側の面から形成される。貫通孔ＴＨは、スクライブラインＳＣに相当する領域内に、複数形成されることが好ましい。
【００６２】
ただし、貫通孔ＴＨは、半導体記憶装置１の機能等に影響を来さない領域であれば、スクライブラインＳＣ以外の領域に形成してもよい。
【００６３】
図１４に示すように、低圧下でＯ２ガス等のアッシングガスをプラズマ化し、貼り合わせ基板３２をプラズマ処理する。このとき、基板２１の周辺回路ＰＥＲが形成された側とは反対側の面側に開口した貫通孔ＴＨからプラズマＰが進入する。これにより、カーボン膜１２は、支持基板１１端部のカーボン膜１２端部のみからならず、貫通孔ＴＨの底面と接する部分からもアッシング除去されていく。
【００６４】
図１５に示すように、上記処理により、支持基板１１と絶縁層１３の間のカーボン膜１２が除去された、貼り合わせ基板３２が得られる。この状態で、支持基板１１は、静電力等により絶縁層１３と付着した状態となっている。
【００６５】
これ以降、実施形態１と同様の手順により、支持基板１１と基板２１とが分離され、基板２１がダイシングされて変形例１の半導体記憶装置が得られる。
【００６６】
変形例１の半導体記憶装置によれば、実施形態１の半導体記憶装置１と同様の効果を奏する。
【００６７】
（変形例２）
次に、図１６及び図１７を用いて、実施形態１の変形例２の半導体記憶装置について説明する。図１６及び図１７は、実施形態１の変形例２にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。変形例２の半導体記憶装置は、溝ＧＤの代わりにダイシング後のスクライブラインＳＣａを用いてカーボン膜１２の除去を行う点が、上述の実施形態１とは異なる。
【００６８】
図１６に示すように、溝ＧＤを備えない状態で形成された、支持基板１１との貼り合わせ基板３３を、スクライブラインＳＣに沿って、カーボン膜１２に到達するまで、例えばダイシングソーＤＳ等でダイシングする。
【００６９】
図１７に示すように、ダイシング後のスクライブラインＳＣａがカーボン膜１２まで到達した、貼り合わせ基板３３が得られる。このような貼り合わせ基板３３をプラズマ処理する際においても、基板２１の周辺回路ＰＥＲが形成された側とは反対側の面側に開口したスクライブラインＳＣａからプラズマが進入し、カーボン膜１２は、支持基板１１端部のカーボン膜１２端部のみからならず、スクライブラインＳＣａの底面と接する部分からもアッシング除去される。
【００７０】
これ以降、実施形態１と同様の手順により、支持基板１１と基板２１とが分離される。これにより、個片化した変形例２の半導体記憶装置が得られる。
【００７１】
変形例２の半導体記憶装置によれば、実施形態１の半導体記憶装置１と同様の効果を奏する。
【００７２】
（変形例３）
次に、図１８及び図１９を用いて、実施形態１の変形例３の半導体記憶装置について説明する。図１８及び図１９は、実施形態１の変形例３にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。変形例３の半導体記憶装置は、ダイシングした後にカーボン膜１２が除去される点が、上述の実施形態１とは異なる。
【００７３】
図１８に示すように、溝ＧＤを備えない状態で形成された、支持基板１１との貼り合わせ基板３４ｃを、スクライブラインＳＣに沿って、ダイシングソーまたはレーザ等により、支持基板１１まで完全にダイシングする。これにより、チップ状となった支持基台１１ｃと、チップ状となった基台２１ｃと、を備える貼り合わせチップ３４ｃが形成される。
【００７４】
図１９に示すように、低圧下でＯ２ガス等のアッシングガスをプラズマ化し、貼り合わせチップ３４ｃをプラズマ処理する。このとき、貼り合わせチップ３４ｃは個片化されているので、カーボン膜１２のアッシング除去が、支持基台１１ｃの端部から露出したカーボン膜１２の端部からのみ進行したとしても、充分な除去レートを得ることができる。
【００７５】
変形例３の半導体記憶装置によれば、チップ状となった支持基台１１ｃのカーボン膜１２を除去して、チップ状に切り出された半導体記憶装置を得ることができる。支持基板の研削を行わないので、大量の洗浄液やシリコン屑が発生することがない。チップ状となった支持基台１１ｃにおいては高純度の品質が保たれているので、例えば溶融して、新たなシリコン基板等として再利用することができる。
【００７６】
なお、上述の実施形態１及び変形例１〜３においては、例えばカーボン膜１２をプラズマアッシングにより除去することとしたが、これに限られない。カーボン膜は、例えばシンナー等の薬液を用いたウェット処理により除去されてもよい。
【００７７】
［実施形態２］
上述の実施形態１および変形例１，２の貼り合わせ基板３１〜３３を分離する際には、貼り合わせ基板３１〜３３を分離する基板分離装置を用いてもよい。基板分離装置の構成によっては、変形例３の貼り合わせチップ３４ｃの分離に使用可能な場合もある。実施形態２においては、図２０〜図２３を用いて、貼り合わせ基板３１〜３３等に適用される基板分離装置について説明する。
【００７８】
（基板分離装置の構成例）
図２０は、実施形態２にかかる基板分離装置２０１の構成例を示す断面図である。図２０に示すように、基板分離装置２０１は、処理容器４０と、処理容器４０内に配置される第１の載置台としての真空チャック６１と、処理容器４０内に配置される第２の載置台としての真空チャック５１と、各部を制御する制御部１０１とを備える。
【００７９】
処理容器４０は、例えば貼り合わせ基板３１〜３３等を収容可能に構成される箱型の容器である。処理容器４０の少なくとも一方の側壁には、図示しないシャッタ等を備える基板搬出入口４１が設けられている。処理容器４０外側の基板搬出入口４１近傍には、貼り合わせ基板３１〜３３等を処理容器４０に対して搬入出する搬送アーム４２が配置されている。
【００８０】
処理容器４０内の下方中央付近には、真空チャック６１が配置されている。真空チャック６１は、例えば貼り合わせ基板３１〜３３等が備える支持基板１１を支持可能に平坦な面を有して構成される。真空チャック６１には、真空配管６３を介してドライポンプ等のポンプ６２が接続されている。
【００８１】
ポンプ６２を稼働させ、真空チャック６１上に載置された支持基板１１の裏面を真空に引くことで、支持基板１１が真空チャック６１に吸着され、支持基板１１または貼り合わせ基板３１〜３３の全体を真空チャック６１上に保持することができる。このとき、支持基板１１または貼り合わせ基板３１〜３３は、真空チャック６１上方の真空チャック５１に対向するよう保持される。
【００８２】
主に、ポンプ６２及び真空配管６３により支持基板１１等を真空吸着する第１の真空吸着機構が構成される。
【００８３】
処理容器４０内の上方中央付近には、真空チャック６１と対向するように、真空チャック５１が配置されている。真空チャック５１は、例えば貼り合わせ基板３１〜３３等が備える基板２１を支持可能に平坦な面を有して構成される。真空チャック５１には、真空配管５３を介してドライポンプ等のポンプ５２が接続されている。
【００８４】
ポンプ５２を稼働させ、真空チャック５１上に載置された基板２１の裏面を真空に引くことで、基板２１が真空チャック５１に吸着され、基板２１または貼り合わせ基板３１〜３３の全体を真空チャック５１上に保持することができる。このとき、基板２１または貼り合わせ基板３１〜３３は、真空チャック５１下方の真空チャック６１に対向するよう保持される。
【００８５】
真空チャック５１には、また、真空チャック５１を上下に駆動させる上下駆動モータ５４が設けられている。上下駆動モータ５４を稼働させることにより、例えば基板２１または貼り合わせ基板３１〜３３を保持したまま、真空チャック５１を上下に駆動させることができる。
【００８６】
主に、ポンプ５２及び真空配管５３により、基板２１等を真空吸着する第２の真空吸着機構が構成される。
【００８７】
制御部１０１は、搬送アーム４２、ポンプ５２，６２、及び上下駆動モータ５４等の基板分離装置２０１の全体を制御する。制御部１０１は、これらの各部を制御して、貼り合わせ基板３１〜３３等を分離する。貼り合わせ基板３１〜３３等を分離する処理について以下に説明する。以下の処理における各部の動作は、制御部１０１により制御される。
【００８８】
搬送アーム４２にて、いずれかの貼り合わせ基板３１〜３３を基板搬出入口４１から処理容器４０内に搬入し、例えば支持基板１１を真空チャック６１側に向けて、真空チャック６１上に載置する。ポンプ６２を稼働させて、いずれかの貼り合わせ基板３１〜３３の支持基板１１側を真空チャック６１上に保持する。
【００８９】
上下駆動モータ５４を稼働させて、真空チャック５１を真空チャック６１側へ向けて降下させ、例えばいずれかの貼り合わせ基板３１〜３３の基板２１に接触させる。ポンプ５２を稼働させて、いずれかの貼り合わせ基板３１〜３３の基板２１側を真空チャック５１上に保持する。上下駆動モータ５４を稼働させて、真空チャック５１を真空チャック６１から離間するよう上昇させる。
【００９０】
これにより、支持基板１１から基板２１が引き離される。つまり、支持基板１１は真空チャック６１に保持された状態で、基板２１は真空チャック５１に保持された状態で、いずれかの貼り合わせ基板３１〜３３が、支持基板１１と基板２１とに分離される。
【００９１】
なお、貼り合わせ基板３１〜３３等を分離する際、上述のように、処理容器４０内に図示しない補助機構を配置して、気体の噴射、液体の噴射、振動の印加、音波の印加等による補助を行ってもよい。
【００９２】
また、上記の実施形態２では、真空チャック６１にて支持基板１１を保持し、真空チャック５１にて基板２１を保持することとしたが、逆であってもよい。また、上述の実施形態２では、支持基板１１から基板２１を離間することによって、両者を分離したが、逆であってもよく、また、双方ともに互いから離間させてもよい。
【００９３】
（変形例１）
次に、図２１を用いて、実施形態２の変形例１の基板分離装置２０２について説明する。図２１は、実施形態２の変形例１にかかる基板分離装置２０２の構成例を示す断面図である。変形例１の基板分離装置２０２は、支持基板１１等を保持する機構が、上述の実施形態２とは異なる。
【００９４】
図２１に示すように、基板分離装置２０２は、支持基板１１等を保持する鉤爪７２を有する第１の載置台としてのステージ７１を備える。ステージ７１は、例えば貼り合わせ基板３１〜３３等が備える支持基板１１を支持可能に平坦な面を有して構成される。
【００９５】
鉤爪７２は、例えばステージ７１端部の複数個所に配置される。鉤爪７２には図示しない鉤爪駆動モータが設けられている。鉤爪駆動モータには鉤爪駆動モータの駆動電源７３が接続されている。駆動電源７３をオンにして鉤爪駆動モータを稼働させることにより、鉤爪７２が閉状態となって、支持基板１１等をステージ７１上に保持することができる。
【００９６】
制御部１０２は、搬送アーム４２、ポンプ５２、上下駆動モータ５４、鉤爪駆動モータ、及び駆動電源７３等の基板分離装置２０２の全体を制御する。制御部１０２は、これらの各部を制御して、貼り合わせ基板３１〜３３等を分離する。貼り合わせ基板３１〜３３等を分離する手法は、鉤爪７２により支持基板１１をステージ７１上に保持する以外、上述の実施形態２の手法と同様である。
【００９７】
なお、基板分離装置２０２も、貼り合わせ基板３１〜３３等の分離を補助する補助機構を備えていてもよい。
【００９８】
また、基板分離装置２０２においても、支持基板１１から基板２１を離間するのではなく、その逆であってもよく、また、双方ともに互いから離間させてもよい。
【００９９】
（変形例２）
次に、図２２を用いて、実施形態２の変形例２の基板分離装置２０３について説明する。図２２は、実施形態２の変形例２にかかる基板分離装置２０３の構成例を示す断面図である。変形例２の基板分離装置２０３は、支持基板１１等を保持する機構が、上述の実施形態２とは異なる。
【０１００】
図２２に示すように、基板分離装置２０３は、支持基板１１等を保持する第１の載置台としての静電チャック８１を備える。静電チャック８１は、例えば貼り合わせ基板３１〜３３等が備える支持基板１１を支持可能に平坦な面を有して構成される。静電チャック８１には、静電チャック８１の基板載置面を帯電させる直流電源８２が接続される。直流電源８２をオンにして、支持基板１１が載置された静電チャック８１の表面を帯電させることにより、支持基板１１等が静電チャック８１に静電的に吸着され、支持基板１１または貼り合わせ基板３１〜３３の全体を静電チャック８１上に保持することができる。
【０１０１】
主に、直流電源８２により支持基板１１を静電吸着する第１の静電吸着機構が構成される。
【０１０２】
制御部１０３は、搬送アーム４２、ポンプ５２、上下駆動モータ５４、及び直流電源８２等の基板分離装置２０３の全体を制御する。制御部１０３は、これらの各部を制御して、貼り合わせ基板３１〜３３等を分離する。貼り合わせ基板３１〜３３等を分離する手法は、静電吸着機構により支持基板１１を静電チャック８１上に保持する以外、上述の実施形態２の手法と同様である。
【０１０３】
なお、基板分離装置２０３も、貼り合わせ基板３１〜３３等の分離を補助する補助機構を備えていてもよい。
【０１０４】
また、上記の変形例２では、静電チャック８１にて支持基板１１を保持し、真空チャック５１にて基板２１を保持することとしたが、逆であってもよい。また、静電チャック８１にて支持基板１１を保持し、第２の静電吸着機構を備える静電チャックにより基板２１を保持してもよく、また、逆であってもよい。
【０１０５】
また、上述の変形例２では、支持基板１１から基板２１を離間することによって、両者を分離したが、逆であってもよく、また、双方ともに互いから離間させてもよい。
【０１０６】
（変形例３）
次に、図２３を用いて、実施形態２の変形例３の基板分離装置２０４について説明する。図２３は、実施形態２の変形例３にかかる基板分離装置２０４の構成例を示す断面図である。変形例３の基板分離装置２０４は、貼り合わせ基板３１〜３３等の分離に先駆けて、カーボン膜１２の除去を行う点が、上述の変形例２とは異なる。
【０１０７】
図２３に示すように、基板分離装置２０４は、変形例２の構成に加え、コイル９１、電極９２、高周波電源９３、交流電源９４、整合器９５，９６、ポンプ９７、及びガス供給部９８を備える。
【０１０８】
コイル９１は真空チャック５１内に配置される。コイル９１には、整合器９５を介して高周波電源９３が接続されている。これにより、真空チャック５１は上部電極として機能する。
【０１０９】
電極９２は静電チャック８１内に配置される。電極９２には、整合器９６を介して交流電源９４が接続されている。これにより、静電チャック８１は下部電極として機能する。
【０１１０】
ドライポンプ等のポンプ９７は処理容器４０に接続されている。ポンプ９７を稼働させることにより、処理容器４０内を真空に引くことができる。
【０１１１】
ガス供給部９８は、処理容器４０に接続され、Ｏ２ガス、Ａｒガス、及びＮ２ガス等のアッシングガスを処理容器４０内に供給する。
【０１１２】
主に、コイル９１、電極９２、高周波電源９３、交流電源９４、整合器９５，９６によりプラズマ生成機構が構成される。
【０１１３】
制御部１０４は、搬送アーム４２、ポンプ５２、上下駆動モータ５４、高周波電源９３、交流電源９４、整合器９５，９６、ポンプ９７、及びガス供給部９８等の基板分離装置２０４の全体を制御する。制御部１０４は、これらの各部を制御して、貼り合わせ基板３１〜３３等を分離する。貼り合わせ基板３１〜３３等を分離する処理について以下に説明する。以下の処理における各部の動作は、制御部１０４により制御される。
【０１１４】
いずれかの貼り合わせ基板３１〜３３を処理容器４０内に搬入し、例えば貼り合わせ基板３１〜３３が備える支持基板１１を静電チャック８１に静電吸着して、貼り合わせ基板３１〜３３を保持する。真空チャック５１は、静電チャック８１から離間した状態としておく。
【０１１５】
ポンプ９７を稼働させて処理容器４０内を減圧し、ガス供給部９８によりアッシングガスを処理容器４０内に供給する。アッシングガスとしては、例えば、Ｏ２ガス、Ａｒガス、及びＮ２ガスの混合ガス等を用いることができる。整合器９５で整合を取りながら高周波電源９３から真空チャック５１のコイル９１に高周波電力を印加する。また、整合器９６で整合を取りながら交流電源９４から静電チャック８１の電極９２に交流電力を印加する。これにより、真空チャック５１と静電チャック８１との間に、アッシングガスによるプラズマが生成する。静電チャック８１に保持されたいずれかの貼り合わせ基板３１〜３３はプラズマ処理され、貼り合わせ基板３１〜３３の支持基板１１上に形成されたカーボン膜１２がアッシング除去される。その後、コイル９１への高周波電力の印加および静電チャック８１の電極９２への交流電力の印加を停止する。
【０１１６】
上下駆動モータ５４を稼働させて、真空チャック５１を静電チャック８１側へ向けて降下させ、いずれかの貼り合わせ基板３１〜３３の基板２１を吸着させる。上下駆動モータ５４を稼働させて、真空チャック５１を静電チャック８１から離間するよう上昇させ、貼り合わせ基板３１〜３３の支持基板１１と基板２１とを分離する。
【０１１７】
なお、基板分離装置２０４も、貼り合わせ基板３１〜３３等の分離を補助する補助機構を備えていてもよい。
【０１１８】
また、上記の変形例３では、静電チャック８１にて支持基板１１を保持し、真空チャック５１にて基板２１を保持することとしたが、逆であってもよい。また、静電チャック８１にて支持基板１１を保持し、第２の静電吸着機構を備える静電チャックにより基板２１を保持してもよく、また、逆であってもよい。
【０１１９】
また、上述の変形例３では、支持基板１１から基板２１を離間することによって、両者を分離したが、逆であってもよく、また、双方ともに互いから離間させてもよい。
【０１２０】
［その他の実施形態］
上述の実施形態１，２及びこれらの変形例等において、半導体回路２０と接合される積層体ＬＭを有するメモリセルＭＣはあくまで一例であって、これに限られない。トランジスタ等のように半導体基板に形成され、半導体基板表層に構造の一部を持つのではなく、半導体基板に依拠しない種々の構造体を、セル構造体１０と置き換えて半導体回路２０と接合してもよい。
【０１２１】
上述の実施形態１，２及びこれらの変形例等において、支持基板１１は、例えばシリコン基板等であるとしたが、これに限られない。支持基板は、例えばガラス基板、石英基板、またはセラミック基板等であってもよい。
【０１２２】
上述の実施形態１，２及びこれらの変形例等において、半導体記憶装置１等が備えるセル構造体１０は、例えば３次元不揮発性メモリであるとしたがこれに限られない。また、メモリの種類として、ＮＡＮＤ型フラッシュメモリの他、磁気抵抗メモリ（ＭＲＡＭ：Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、相変化メモリ（ＰＣＭ：Ｐａｓｅ  Ｃｈａｎｇｅ  Ｍｅｍｏｒｙ）等を備えていてもよい。
【０１２３】
このように、メモリの種類を適宜、変更することで、メモリ容量及びインターフェースの通信速度を変えることが可能である。また、セル構造体１０におけるメモリの世代、セル構造体１０と接合される半導体回路２０のトランジスタの世代を適宜、選択することで、所望のアプリケーションに適した組み合わせの製品を迅速に開発することができる。
【０１２４】
アプリケーションとしては、ＮＡＮＤ型フラッシュメモリ等を用いたスマートフォン、ＭＲＡＭ及びＰＣＭ等のストレージクラスメモリを用いたデータセンタ、ＩｏＴ（Ｉｎｔｅｒｎｅｔ  ｏｆ  Ｔｈｉｎｇｓ）、カーセンサを用いた自動運転、ロボット、ＡＩ、及びニューロデバイス等がある。
【０１２５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２６】
１…半導体記憶装置、１０…セル構造体、１１…支持基板、１２…カーボン膜、２０…半導体回路、２１…基板、２１ｃ…基台、３１〜３３…貼り合わせ基板、３４ｃ…貼り合わせチップ、４０…処理容器、５１，６１…真空チャック、７１…ステージ、７２…鉤爪、８１…静電チャック、９１…コイル、９２…電極、９３…高周波電源、９４…交流電源、９５，９６…整合器、１０１〜１０４…制御部、２０１〜２０４…基板分離装置、ＡＡ…アクティブ領域、ＢＬ…ビット線、ＣＣ，ＣＳ…コンタクト、ＧＤ…溝、ＬＭ…積層体、ＭＣ…メモリセル、ＰＥＲ…周辺回路、ＰＬ…ピラー、ＳＣ，ＳＣａ…スクライブライン、ＳＬ…ソース線、ＴＥＲｎ，ＴＥＲｔ…端子、ＴＲ…トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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