(57)【要約】【課題】スーパージャンクション構造におけるボイドを低減できる半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、第１導電形の第１および第２ウェーハのそれぞれに、拡張された開口部を有するトレンチを形成する工程と、前記第１ウェーハの前記トレンチの内部に前記開口部に位置するスペースを残して、第１成長条件により第２導電形の第１半導体層を形成する工程と、前記第２ウェーハの前記トレンチの内部に、前記第１成長条件により第２導電形の第２半導体層を形成した後、第２成長条件により前記開口部に残されたスペースを埋め込んだ第３半導体層を形成する工程と、前記開口部に位置する前記スペースの底が位置する第１レベルと、前記スペースのサイズもしくは形状に基づく第２レベルと、を前記第１ウェーハにより得た後に、前記第２ウェーハの表層を前記第１レベルと前記第２レベルとの間の中間位置まで除去する工程と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電形の第１ウェーハおよび第１導電形の第２ウェーハのそれぞれに、略同一の形状およびサイズの拡張された開口部を有するトレンチを形成する工程と、
前記第１ウェーハの前記トレンチの内部に、前記開口部に位置するスペースを残して、第２導電形の第１半導体層を第１成長条件下で形成する工程と、
前記第２ウェーハの前記トレンチの内部に、前記第１成長条件下で第２導電形の第２半導体層を形成した後、前記開口部に残されたスペースを埋め込んだ第３半導体層を第２成長条件下で形成する工程と、
前記開口部に位置する前記スペースの底に対応する第１レベルであって、前記トレンチの深さ方向の第１レベルと、前記スペースのサイズもしくは形状に基づく前記深さ方向の第２レベルと、を前記第１ウェーハにより得た後に、前記第２ウェーハの前記第３半導体層が設けられた表面側において、前記第２ウェーハの表層を、前記第１レベルと前記第２レベルの間の中間位置の深さに相当する深さまで除去する工程と、
を備えた半導体装置の製造方法。
【請求項２】
前記第１成長条件は、前記トレンチの内面上に第１成長速度で第２導電形の半導体を成長する第１段階と、前記第１成長速度よりも遅い第２成長速度で第２導電形の半導体を成長する第２段階と、を含む請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２成長条件は、前記第２成長速度よりも速い成長速度で第２導電形の半導体を成長することを含む請求項２記載の半導体装置の製造方法。
【請求項４】
前記第２レベルは、前記スペースの開口幅の２分の１にｔａｎ５４．７°を乗じた値の深さに位置する前記深さ方向のレベルである請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記トレンチは、前記第１ウェーハおよび前記第２ウェーハの上に設けられたマスクを用いた選択エッチングにより形成され、
前記第１半導体層、第２半導体層および前記第３半導体層は、前記第１ウェーハおよび前記第２ウェーハの上に前記マスクを残した状態で形成される請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
電力制御用半導体装置には、電流と交差する方向にｎ形半導体層とｐ形半導体層を交互に配置した、所謂スーパージャンクション構造を有するものがある。スーパージャンクション構造は、例えば、ｎ形半導体に設けられたトレンチの内部にｐ形半導体層を埋め込むことにより形成される。しかしながら、トレンチの開口幅に対する深さの比が大きくなると、トレンチの内部にボイドを発生させることなく、ｐ形半導体層を埋め込むことが難しくなる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１５６２２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、埋め込み型スーパージャンクション構造におけるボイドを低減できる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置の製造方法は、第１導電形の第１ウェーハおよび第１導電形の第２ウェーハのそれぞれに、略同一の形状およびサイズの拡張された開口部を有するトレンチを形成する工程と、前記第１ウェーハの前記トレンチの内部に、前記開口部に位置するスペースを残して、第２導電形の第１半導体層を第１成長条件下で形成する工程と、前記第２ウェーハの前記トレンチの内部に、前記第１成長条件下で第２導電形の第２半導体層を形成した後、前記開口部に残されたスペースを埋め込んだ第３半導体層を第２成長条件下で形成する工程と、前記開口部に位置する前記スペースの底に対応する前記トレンチの深さ方向の第１レベルと、前記スペースのサイズもしくは形状に基づく前記深さ方向の第２レベルと、を前記第１ウェーハにより得た後に、前記第２ウェーハの前記第３半導体層が設けられた表面側において、前記第２ウェーハの表層を、前記第１レベルと前記第２レベルの間の中間位置の深さに相当する深さまで除去する工程と、を備える。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体装置を示す模式断面図である。
【図２】実施形態に係る半導体装置の製造過程を示す模式断面図である。
【図３】図２に続く製造過程を示す模式断面図である。
【図４】図３に続く製造過程を示す模式断面図である。
【図５】図４に続く製造過程を示す模式断面図である。
【図６】図５に続く製造過程を示す模式断面図である。
【図７】実施形態に係る半導体装置の製造過程におけるウェーハ断面の一部を示す模式図である。
【図８】実施形態に係る半導体装置の製造過程における特性を示すグラフである。
【発明を実施するための形態】
【０００７】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００８】
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
【０００９】
図１は、実施形態に係る半導体装置１を示す模式断面図である。半導体装置１は、例えば、パワーＭＯＳＦＥＴであり、スーパージャンクション構造を有する。
【００１０】
図１に示すように、半導体装置１は、半導体部１０と、ドレイン電極２０と、ソース電極３０と、ゲート電極４０と、を備える。ドレイン電極２０は、半導体部１０の裏面上に設けられる。ソース電極３０は、半導体部１０の表面上に設けられる。ゲート電極４０は、例えば、半導体部１０とソース電極３０との間に設けられる。ゲート電極４０は、例えば、ゲート絶縁膜４３を介して半導体部１０と向き合う。また、ゲート電極４０は、層間絶縁膜４５によりソース電極３０から電気的に絶縁される。
【００１１】
半導体部１０は、例えば、ドリフト層１１と、ｐ形拡散層１３と、ｎ形ソース層１５と、ｎ形ドレイン層１７と、を含む。半導体部１０は、例えば、シリコンである。
【００１２】
ドリフト層１１は、例えば、ｎ形ピラー１１Ｎと、ｐ形ピラー１１Ｐと、ｎ形半導体領域１１Ｂと、を含む。ｎ形ピラー１１Ｎおよびｐ形ピラー１１Ｐは、例えば、ドレイン電極２０からソース電極３０に向かう方向（Ｚ方向）に延び、半導体部１０の表面に沿った方向（Ｘ方向）に交互に配置される。ｎ形ピラー１１Ｎは、隣接するｐ形ピラー１１Ｐの間に位置する。ｎ形ピラー１１Ｎとｐ形ピラー１１Ｐは、チャージバランスするように設けられる。すなわち、ｎ形ピラー１１Ｎおよびｐ形ピラー１１Ｐに含まれるｐ形不純物の総量は、ｎ形ピラー１１Ｎおよびｐ形ピラー１１Ｐに含まれるｎ形不純物の総量と略同一である。
【００１３】
ｎ形半導体領域１１Ｂは、ｐ形ピラー１１Ｐとｎ形ドレイン層１７との間、および、ｎ形ピラー１１Ｎとｎ形ドレイン領域１７との間に位置する。ｎ形半導体領域１１Ｂは、ｎ形ピラー１１Ｎのｎ形不純物と略同一の濃度のｎ形不純物を含む。ｎ形半導体領域１１Ｂとｎ形ピラー１１Ｎの境界は、例えば、Ｚ方向において、ｐ形ピラー１１Ｐとｎ形半導体領域１１Ｂとの境界と同じレベルに位置する。
【００１４】
ｐ形拡散層１３は、例えば、ｐ形ピラー１１Ｐとソース電極３０との間に選択的に設けられる。ｐ形拡散層１３は、ｐ形ピラー１１Ｐのｐ形不純物よりも高濃度のｐ形不純物を含む。ソース電極３０は、ｐ形拡散層１３に電気的に接続される。
【００１５】
ｎ形ソース層１５は、ｐ形拡散層１３とソース電極３０との間に選択的に設けられる。ｎ形ソース層１５は、ｎ形ピラー１１Ｎのｎ形不純物よりも高濃度のｎ形不純物を含む。ソース電極３０は、ｎ形ソース層１５に接し、電気的に接続される。
【００１６】
ゲート電極４０は、例えば、ｎ形ピラー１１Ｎとソース電極３０との間に設けられる。ゲート電極４０は、ｎ形ピラー１１Ｎとｎ形ソース層１５との間に位置するｐ形拡散層１３の一部とゲート絶縁膜４３を介して向き合うように設けられる。
【００１７】
ｎ形ドレイン層１７は、ドリフト層１１とドレイン電極２０との間に設けられる。ｎ形ドレイン層１７は、ｎ形ピラー１１Ｎのｎ形不純物およびｎ形半導体領域１１Ｂのｎ形不純物よりも高濃度のｎ形不純物を含む。ドレイン電極２０は、例えば、ｎ形ドレイン層１７に接し、電気的に接続される。
【００１８】
次に、図２（ａ）〜図６（ｂ）を参照して、半導体装置１の製造方法を説明する。  
図２（ａ）〜図６（ｂ）は、実施形態に係る半導体装置１の製造過程を示す模式断面図である。また、図２（ａ）〜図６（ｂ）は、半導体ウェーハ１００の断面を表す模式図である。半導体ウェーハ１００は、例えば、ｎ形シリコンウェーハである。
【００１９】
図２（ａ）に示すように、半導体ウェーハ１００の表面上にマスク１０３を選択的に形成する。マスク１０３は、例えば、シリコン酸化膜である。マスク１０３は、例えば、Ｙ方向に延びるラインアンドスペース状に設けられる。
【００２０】
図２（ｂ）に示すように、マスク１０３を用いて半導体ウェーハ１００を選択的にエッチングし、半導体ウェーハ１００の表面側に開口部１０５を形成する。この際、半導体ウェーハ１００は、例えば、ＣＤＥ（Chemical Dry Etching）もしくはウェットエッチング用いて等方的にエッチングされる。開口部１０５は、例えば、マスク１０３のＸ方向の開口幅ＷＭよりも広いＸ方向の開口幅ＷＯＰを有するように設けられる。
【００２１】
図３（ａ）に示すように、マスク１０３を用いて半導体ウェーハ１００を選択的にエッチングし、半導体ウェーハ１００の表面側にトレンチ１０７を形成する。トレンチ１０７は、例えば、異方性のＲＩＥ（Reactive Ion Etching）を用いて形成される。
【００２２】
トレンチ１０７は、Ｘ方向に拡張された開口部１０５を含む。開口部１０５は、トレンチ１０７の内部におけるｐ形半導体層の成長を容易にするために設けられる。例えば、開口部１０５を設けることにより、ｐ形半導体層中の空隙（ボイド）の発生を抑制することができる。
【００２３】
図３（ｂ）に示すように、トレンチ１０７の内面を覆うように、ｐ形半導体層１１３を形成する。半導体ウェーハ１００の表面には、マスク１０３が残されているため、ｐ形半導体層１１３は、例えば、トレンチ１０７の内面に露出したシリコン上に選択的にエピタキシャル成長される。ｐ形半導体層１１３は、例えば、ｐ形不純物であるボロン（Ｂ）を含むｐ形シリコン層である。
【００２４】
図４（ａ）に示すように、トレンチ１０７の内部にｐ形半導体層１１５をさらに形成する。ｐ形半導体層１１５は、ｐ形半導体層１１３の表面上にエピタキシャル成長される。ｐ形半導体層１１５は、その成長速度がｐ形半導体層１１３の成長速度よりも遅くなる条件下で形成される。ｐ形半導体層１１５は、例えば、ｐ形不純物であるボロン（Ｂ）を含むｐ形シリコン層である。
【００２５】
ｐ形半導体層１１５の成長は、例えば、開口部１０５の内部にスペース１０５ｓを残した状態で終了する。例えば、スペース１０５ｓの内部には、ｐ形半導体層１１５の第１面１１５ｆおよび第２面１１５ｇが露出される。第１面１１５ｆは、Ｚ方向において第２面１１５ｇよりも高いレベルに位置する。また、第１面１１５ｆは、第２面１１５ｇにつながって形成される。第１面１１５ｆのＺ方向に対する傾斜角は、第２面１１５ｇのＺ方向に対する傾斜角よりも大きい。
【００２６】
例えば、半導体ウェーハ１００として、（１００）面を主表面とするシリコンウェーハを用いる場合、第１面１１５ｆは、（１１１）面となる。このようなスペース１０５ｓの形状は、マスク１０３を残して開口部１０５の内面にシリコンをエピタキシャル成長することにより形成される。また、スペース１０５ｓのＺ方向の直下に小さなボイドＤＦ１が形成されることがある。
【００２７】
図４（ｂ）に示すように、スペース１０５ｓを埋め込むように、ｐ形半導体層１１７を形成する。ｐ形半導体層１１７は、ｐ形半導体層１１５の第１面１１５ｆおよび第２面１１５ｇの上にエピタキシャル成長される。ｐ形半導体層１１７は、例えば、ｐ形不純物であるボロン（Ｂ）を含むｐ形シリコン層である。ｐ形半導体層１１７は、その成長速度がｐ形半導体層１１５の成長速度よりも速い条件下で形成される。ｐ形半導体層１１７は、Ｚ方向における第１面１１５ｆと第２面１１５ｇとの間の境界のレベルに位置するボイドＤＦ２を含む。
【００２８】
図５（ａ）に示すように、ｐ形半導体層１１７が形成された表面側において、半導体ウェーハ１００の表層を除去する。半導体ウェーハ１００の表層は、例えば、ＣＭＰ（Chemical Mechanical Polish）を用いて除去される。例えば、Ｚ方向におけるボイドＤＦ１とボイドＤＦ２との間の中間のレベルにおいて、ＣＭＰは停止される（図４（ｂ）参照）。これにより、ボイドＤＦ２を含む表層が除去される。また、半導体ウェーハ１００の表面にボイドＤＦ１が露出されることを回避できる。
【００２９】
図５（ｂ）に示すように、ｐ形半導体層１１３およびｐ形半導体層１１５を含むｐ形ピラー１１Ｐの上に、ｐ形拡散層１３を選択的に形成する。ｐ形拡散層１３は、例えば、ｐ形不純物であるボロン（Ｂ）を選択的にイオン注入し、熱処理により拡散させることにより形成される。この際、ｐ形拡散層１３は、ボイドＤＦ１がｐ形拡散層１３の内部に位置するように形成される。これにより、半導体装置１の動作時において、ボイドＤＦ１が空乏層内に位置することを回避し、ボイドＤＦ１のデバイス特性に及ぼす影響を抑制できる。
【００３０】
図６（ａ）に示すように、ｐ形拡散層１３の中にｎ形ソース層１５を選択的に形成する。ｎ形ソース層１５は、例えば、ｎ形不純物であるリン（Ｐ）を選択的にイオン注入し、熱処理により活性化させることにより形成される。
【００３１】
さらに、半導体ウェーハ１００の表面上にゲート電極４０およびソース電極３０を形成する。これにより、半導体ウェーハ１００の表面上にＭＯＳ（Metal Oxide Semiconductor）構造が形成される。続いて、半導体ウェーハ１００の裏面側を研削もしくは研磨することにより、所定の厚さに薄層化する。
【００３２】
ｐ形拡散層１３は、ｐ形ピラー１１Ｐとソース電極３０との間に位置する。ｎ形ソース層１５は、ｐ形拡散層１３とソース電極３０との間に選択的に設けられる。ゲート電極４０は、隣接するｐ形ピラー１１Ｐ間に位置する半導体ウェーハ１００の一部（ｎ形ピラー１１Ｎ）と、ソース電極３０と、の間に位置する。ソース電極４０は、ｐ形拡散層１３、ｎ形ソース層１５およびゲート電極４０を覆うように設けられ、隣接するゲート電極間において、ｐ形拡散層１３およびｎ形ソース層１５に電気的に接続される。ゲート電極４０は、ゲート絶縁膜４３を介してｎ形ピラー１１Ｎ、ｐ形拡散層１３およびｎ形ソース層１５から電気的に絶縁される。また、ゲート電極４０は、層間絶縁膜４５を介してソース電極３０から電気的に絶縁される。
【００３３】
図６（ｂ）に示すように、半導体ウェーハ１００の裏面側にｎ形ドレイン層１７を形成することにより、半導体部１０を完成させる。さらに、半導体部１０の裏面上にドレイン電極２０を形成する。半導体ウェーハ１００の一部は、ｎ形ピラー１１Ｎおよびｎ形半導体領域１１Ｂとして残る。
【００３４】
上記の例では、トレンチ１０７の内部に、ｐ形半導体層１１３、ｐ形半導体層１１５およびｐ形半導体層１１７を形成する過程を順に説明したが、これらのｐ形半導体層は、成長条件を変えながら連続的に形成される。
【００３５】
図７は、実施形態に係る半導体装置１の製造過程における半導体ウェーハ１００の断面の一部を示す模式図である。図７は、図４（ａ）に示す断面の一部を拡大した模式断面図である。
【００３６】
図７に示す構造は、例えば、トレンチ１０７の内部にｐ形半導体層１１３およびｐ形半導体層１１５を形成した時点で、エピタキシャル成長過程を終了することにより得られる。
【００３７】
図７に示すように、半導体ウェーハ１００の表面側にスペース１０５ｓが形成される。スペース１０５ｓの内面には、例えば、２つの第１面１１５ｆと、２つの第２面１１５ｇが露出される。
【００３８】
スペース１０５ｓの底の直下には、例えば、ボイドＤＦ１が形成される。すなわち、ボイドＤＦ１は、スペース１０５ｓの底が位置するＺ方向のレベルＬ１より下方に位置する。また、Ｚ方向における第１面１１５ｆと第２面１１５ｇとの境界が位置するレベルには、ボイドＤＦ２が形成される。例えば、２つの第１面１１５ｆの延長面が交差するレベルＬ２は、ボイドＤＦ２の下方に位置する。
【００３９】
例えば、レベルＬ１とレベルＬ２との間の中間のレベルまで半導体ウェーハ１００の表層を除去することにより、ボイドＤＦ２を除去することができる。また、ボイドＤＦ１が半導体ウェーハ１００の表層を除去した後の表面に露出されることを回避できる。これにより、半導体装置１の製造歩留りを向上させることができる。
【００４０】
例えば、ｐ形半導体層１１５を成長した後、ｐ形半導体層１１７を成長する前に、トレンチ１０７を埋め込むｐ形半導体層の成長を停止したモニタウェーハを形成する。モニタウェーハにおけるスペース１０５ｓのサイズを計測することにより、スペース１０５ｓの底のレベルＬ１を知ることができる。また、スペース１０５ｓの開口幅ＷＳに基づいて、レベルＬ２を導出することができる。すなわち、第１面１１５ｆがシリコンの（１１１）面である場合、レベルＬ２は、ＷＳ×（１／２）×ｔａｎ５４．７°で算出される深さである。ここで、「５４．７°」は、シリコンにおける（１００）面と（１１１）面との間の内角である。
【００４１】
このように、図２（ａ）〜図６（ｂ）に示す半導体装置１の製造過程において、ｐ形半導体層１１５を成長した後、ｐ形半導体層１１７を成長する前にｐ形半導体層の成長を停止したモニタウェーハを作成することにより、レベルＬ１およびレベルＬ２を知ることができる。これにより、半導体ウェーハ１００の表層の除去量を制御することができる。モニタウェーハには、ｐ形半導体層１１７を形成するウェーハと略同一の形状、および、サイズ（例えば、Ｘ方向の幅、およびＺ方向の深さ）のトレンチが形成される。
【００４２】
図８は、実施形態に係る半導体装置１の製造過程における特性を示すグラフである。横軸Ｘは、第１面１１５ｆと第２面１１５ｇとの間の境界のＺ方向におけるレベルである。縦軸Ｙは、スペース１０５ｓの底のＺ方向におけるレベルである。なお、Ｘ、Ｙは、例えば、半導体ウェーハ１００の表面からの深さを表す。
【００４３】
図８中のプロットは、ｐ形半導体層１１５を成長した後、ｐ形半導体層１１７を成長する前に成長プロセスを停止したモニタウェーハにより得られたデータである。これらのデータの相関関係に基づいて、半導体ウェーハ１００の表層の除去量を制御しても良い。例えば、図８のデータからＹ＝１０．６−２．２４Ｘの相関式が得られる。すなわち、スペース１０５ｓのサイズおよび形状からＸとＹのいずれかを知ることができれば、ボイドＤＦ１とボイドＤＦ２との中間のレベル、例えば、（Ｘ＋Ｙ）／２を知ることができる。これにより、半導体ウェーハ１００の表層の除去量を制御しても良い。
【００４４】
このように、本実施形態では、トレンチ１０７の開口部１０５を拡張し、ｐ形半導体層１１５の成長速度をｐ形半導体層１１３の成長速度およびｐ形半導体層１１７の成長速度よりも遅くする。これにより、スーパージャンクション構造の成長時間を抑制しつつ、ｐ形ピラー１１Ｐの内部に大きなボイドが発生することを回避できる。さらに、この成長方法でも抑制することが難しい小さなボイドＤＦ２は、半導体ウェーハ１００の表層と共に除去することができる。また、半導体ウェーハ１００の表面にボイドＤＦ１が露出することを回避できる。これにより、半導体装置１の製造歩留りを向上させることができる。
【００４５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４６】
１…半導体装置、  １０…半導体部、  １１…ドリフト層、  １１Ｂ…ｎ形半導体領域、  １１Ｎ…ｎ形ピラー、  １１Ｐ…ｐ形ピラー、  １３…ｐ形拡散層、  １５…ｎ形ソース層、  １７…ｎ形ドレイン層、  ２０…ドレイン電極、  ３０…ソース電極、  ４０…ゲート電極、  ４３…ゲート絶縁膜、  ４５…層間絶縁膜、  １００…半導体ウェーハ、  １０３…マスク、  １０５…開口部、  １０５ｓ…スペース、  １０７…トレンチ、  １１３、１１５、１１７…ｐ形半導体層、  １１５ｆ…第１面、  １１５ｇ…第２面、  ＤＦ１、ＤＦ２…ボイド、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2020140994.tif 000009
【図８】
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