(57)【要約】【課題】トレンチの微細化に伴うゲート保護ダイオードのＥＳＤ耐性の低下と縦型トランジスタの電気特性の劣化が抑制可能な半導体装置及びその製造方法を提供する。【解決手段】半導体装置１００は、半導体基板１４０に設けられたトレンチ１０４内にトレンチゲート１０６を有する縦型トランジスタが形成されたアクティブ領域Ａと、アクティブ領域Ａを囲み、前記半導体基板表面上のフィールド絶縁膜上に保護ダイオード１１７が形成されたフィールド領域Ｂとを備える。トレンチゲート１０６は、第１のポリシリコン層からなり、内部に埋め込まれた埋め込み部分と、埋め込み部分と接続され半導体基板１４０表面上に延伸する延伸部１１３ａとを有し、保護ダイオード１１７は、第１のポリシリコン層よりも膜厚が厚い第２のポリシリコン層からなる。延伸部１１３ａ上には、第２のポリシリコン層からなる重なり部１１３ｂが形成されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板に設けられたトレンチ内にトレンチゲートを有する縦型トランジスタが形成されたアクティブ領域と、
前記アクティブ領域を囲み、前記半導体基板表面上のフィールド絶縁膜上に保護ダイオードが形成されたフィールド領域と、を備えた半導体装置であって、
前記トレンチゲートは、第１のポリシリコン層を含み、前記トレンチ内に埋め込まれた埋め込み部分と、前記埋め込み部分と接続され前記半導体基板表面上に延伸する延伸部とを有し、
前記保護ダイオードは、前記第１のポリシリコン層よりも膜厚が厚い第２のポリシリコン層を含み、
前記延伸部上に前記第２のポリシリコン層を含む重なり部が形成された半導体装置。
【請求項２】
前記縦型トランジスタ及び前記保護ダイオード上に形成された絶縁膜と、
前記重なり部上の前記絶縁膜内に形成された第１のゲートコンタクトと、
前記保護ダイオードの一端の上の前記絶縁膜内に形成された第２のゲートコンタクトと、
前記第１のゲートコンタクト及び前記第２のゲートコンタクトを介して前記トレンチゲートと前記保護ダイオードの一端とを電気的に接続する金属配線とをさらに備える請求項１に記載の半導体装置。
【請求項３】
前記縦型トランジスタのソース上に前記絶縁膜内に形成された第１のソースコンタクトと、
前記保護ダイオードの他端の上の前記絶縁膜内に形成された第２のソースコンタクトと、
前記第１のソースコンタクト及び前記第２のソースコンタクトを介して前記ソースと前記保護ダイオードの他端とを電気的に接続する金属配線とをさらに備える請求項２に記載の半導体装置。
【請求項４】
前記トレンチの幅が０．２μｍ以下である請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
半導体基板のアクティブ領域にトレンチを形成し、前記アクティブ領域を囲むフィールド領域にフィールド絶縁膜を形成し、前記トレンチ底面及び側面にゲート絶縁膜を形成する工程と、
前記半導体基板上に、前記トレンチを埋め込むまでの膜厚で高濃度の不純物を含む第１のポリシリコン層を形成し、前記アクティブ領域内の前記第１のポリシリコン層をエッチングすることによりトレンチゲートと延伸部とを形成する工程と、
前記半導体基板上に前記第１のポリシリコン層よりも膜厚が厚い第２のポリシリコン層を形成し、前記第２のポリシリコン層をエッチングすることにより、前記延伸部上に重なり部を形成し、前記フィールド絶縁膜上に保護ダイオードを形成する工程と、を含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、トレンチゲート及びゲート絶縁膜を備えた縦型トランジスタ並びにゲート保護ダイオードを有する半導体装置に関する。
【背景技術】
【０００２】
ゲート絶縁膜を備えた縦型トランジスタを有する半導体装置は、通常、ゲート絶縁膜をＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）などから保護するゲート保護ダイオードを有している。そのような保護ダイオードは、絶縁膜上に形成されたポリシリコン膜などからなり、ゲートを構成するポリシリコン層と同一の層で形成される。特許文献１には、トレンチゲート及びゲート絶縁膜を備えた縦型トランジスタにおいて、トレンチ内及び半導体基板上に不純物を含まないポリシリコン層を堆積し、気相熱拡散による不純物注入とパターニングによってトレンチゲートと保護ダイオードを作り分ける技術が開示されている。一般に、トレンチゲートの形成は、トレンチ内にポリシリコン層を隙間無く埋設するためトレンチ幅と同等程度の膜厚のポリシリコン膜を堆積し、エッチバックによりトレンチ内にポリシリコン層を残すという方法が取られる。
【０００３】
近年、小型化、大電流化に対応するために、トレンチゲート及びゲート絶縁膜を備えた縦型トランジスタに対し、トレンチ幅の微細化が進展してきた。それに伴い、トレンチゲートを形成するためのポリシリコン膜が薄膜化する傾向にあった。また、トレンチゲートの低電圧駆動化も要求されるようになり、ゲート絶縁膜の薄膜化とそれに伴う保護ダイオードの低電圧化が必要になってきた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−９３５０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、トレンチゲートの幅の微細化に伴い堆積するポリシリコン層を薄くするとトレンチゲートと同一のポリシリコン層で形成される保護ダイオードのポリシリコン層も同時に薄くなるため、電流容量の低下と共にＥＳＤ耐性が低下する。そのようなＥＳＤ耐性の低下を抑制するには、電流容量を増加させるために保護ダイオードにおけるＰＮ接合面積を増やす必要があるが、それは保護ダイオードの所要面積の増加につながり、半導体装置の小型化が困難となる。また、ポリシリコン層の薄膜化と共にトレンチゲートと金属配線を電気的に接続するゲートコンタクトが、下のポリシリコン層を突きぬけてしまいリーク電流の発生といった電気特性の劣化を引き起こす虞がある。
【０００６】
一方、トレンチの幅よりも大きい膜厚のポリシリコン層を堆積した場合、トレンチゲート形成のためのエッチバック量も増大するため、エッチングばらつきの増大と共にトレンチゲート上面の深さばらつきが増大する。そして、トレンチゲート上面の深さばらつきは、トランジスタのチャネル長のばらつきを引き起こし、縦型トランジスタ特性のばらつきといった電気特性の劣化につながる。
【０００７】
したがって、本発明は、上記の点に鑑み、トレンチの微細化に伴うゲート保護ダイオードのＥＳＤ耐性の低下と縦型トランジスタの電気特性の劣化が抑制可能な半導体装置及びその製造方法を提供する事を目的とする。
【課題を解決するための手段】
【０００８】
上記の課題を解決するために、本発明は以下のような半導体装置とする。
【０００９】
すなわち、半導体基板に設けられたトレンチ内にトレンチゲートを有する縦型トランジスタが形成されたアクティブ領域と、前記アクティブ領域を囲み、前記半導体基板表面上のフィールド絶縁膜上に保護ダイオードが形成されたフィールド領域と、を備えた半導体装置であって、前記トレンチゲートは、第１のポリシリコン層を含み、前記トレンチ内に埋め込まれた埋め込み部分と、前記埋め込み部分と接続され前記半導体基板表面上に延伸する延伸部とを有し、前記保護ダイオードは、前記第１のポリシリコン層よりも膜厚が厚い第２のポリシリコン層を含み、前記延伸部上に前記第２のポリシリコン層を含む重なり部が形成された半導体装置とする。
【００１０】
また、本発明は以下のような半導体装置の製造方法とする。
【００１１】
すなわち、半導体基板のアクティブ領域にトレンチを形成し、前記アクティブ領域を囲むフィールド領域にフィールド絶縁膜を形成し、前記トレンチ底面及び側面にゲート絶縁膜を形成する工程と、前記半導体基板上に、前記トレンチを埋め込むまでの膜厚で高濃度の不純物を含む第１のポリシリコン層を形成し、前記アクティブ領域内の前記第１のポリシリコン層をエッチングすることによりトレンチゲートと延伸部とを形成する工程と、前記半導体基板上に前記第１のポリシリコン層よりも膜厚が厚い第２のポリシリコン層を形成し、前記第２のポリシリコン層をエッチングすることにより、前記延伸部上に重なり部を形成し、前記フィールド絶縁膜上に保護ダイオードを形成する工程と、を含む、半導体装置の製造方法とする。
【発明の効果】
【００１２】
本発明によれば、保護ダイオードに用いるポリシコン層と、トレンチゲートに用いるポリシリコン層を別々に設定することで、保護ダイオードのためのポリシリコン層及びゲートコンタクト下のポリシリコン層を厚くし、トレンチゲートのためのポリシリコン層をトレンチ幅に応じた膜厚とすることが可能となる。それによって、トレンチの微細化に伴うゲート保護ダイオードのＥＳＤ耐性の低下とトレンチゲート及びゲート絶縁膜を備えた縦型トランジスタの電気特性のばらつきが抑制を実現する事ができる。
【図面の簡単な説明】
【００１３】
【図１】（ａ）は、本発明の実施形態に係る半導体装置の平面図であり、（ｂ）は、図１（ａ）のゲートパッド近傍の拡大平面図である。
【図２】（ａ）は、図１（ａ）のＣ−Ｃ’線に沿った断面図であり、（ｂ）は、Ｄ−Ｄ’線に沿った断面図である。
【図３】本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【図４】（ａ）は、本発明の実施形態に係る半導体装置の製造工程を示し、図１（ａ）のＣ−Ｃ’線に沿った断面図であり、（ｂ）は、Ｄ−Ｄ’線に沿った断面図である。
【図５】（ａ）は、本発明の実施形態に係る半導体装置の製造工程を示し、図１（ａ）のＣ−Ｃ’線に沿った断面図であり、（ｂ）は、Ｄ−Ｄ’線に沿った断面図である。
【図６】（ａ）は、本発明の実施形態に係る半導体装置の製造工程を示し、図１（ａ）のＣ−Ｃ’線に沿った断面図であり、（ｂ）は、Ｄ−Ｄ’線に沿った断面図である。
【図７】（ａ）は、本発明の実施形態に係る半導体装置の製造工程を示し、図１（ａ）のＣ−Ｃ’線に沿った断面図であり、（ｂ）は、Ｄ−Ｄ’線に沿った断面図である。
【図８】本発明の実施形態に係る半導体装置の製造工程を示し、図１（ａ）の、Ｄ−Ｄ’線に沿った断面図である。
【図９】本発明の実施形態に係る半導体装置の製造工程を示し、図１（ａ）の、Ｄ−Ｄ’線に沿った断面図である。
【図１０】本発明の実施形態に係る半導体装置の製造工程を示し、図１（ａ）の、Ｄ−Ｄ’線に沿った断面図である。
【図１１】本発明の実施形態に係る半導体装置の製造工程を示し、図１（ａ）の、Ｄ−Ｄ’線に沿った断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について図面を適宜参照しながら説明する。なお、以下の説明で用いられる図面は、本発明の特徴を分かりやすくするために、一部省略、拡大、透視して示している場合があり、また実際の寸法比とは異なっていることがある。なお、同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。
【００１５】
図１（ａ）は、本発明の実施形態のトレンチゲート縦型ＭＯＳＦＥＴを有する半導体装置１００を説明するための模式平面図であり、図１（ｂ）は、図１（ａ）のゲートパッドＧＧ近傍を拡大してさらに透視した模式平面図である。
【００１６】
図１（ａ）に示すように、半導体装置１００は、アクティブ領域Ａとその外周に設けられたフィールド領域Ｂとを備える。アクティブ領域Ａは、トレンチゲート縦型ＭＯＳＦＥＴ（不図示）が形成された領域であり、その上にトレンチゲート縦型ＭＯＳＦＥＴのソースと接続されたソースメタル層１１０が設けられている。フィールド領域Ｂは、トレンチゲート縦型ＭＯＳＦＥＴが形成されない領域であり、一端がソースメタル層１１０に接続され他端がゲートメタル層１１８に接続された、ゲート絶縁膜（不図示）をＥＳＤから保護するための保護ダイオード１１７が形成されている。この保護ダイオード１１７は面積が増大するほどＥＳＤ耐性が向上するが、保護ダイオード１１７が形成されるフィールド領域Ｂの面積を増大させるとトレンチゲート縦型ＭＯＳＦＥＴが形成されるアクティブ領域Ａの面積を減少させる必要がある。従って、半導体装置１００の小型化のためには、保護ダイオード１１７の面積増大は好ましくない。
【００１７】
アクティブ領域Ａ、フィールド領域Ｂには保護膜１１１が形成され、ソースメタル層１１０上とゲートメタル層１１８上の保護膜１１１に、開口部が設けられている。ソースメタル層１１０上の開口部は、ソースパッドＳＳであり、ソース電極として用いられ、ゲートメタル層１１８上の開口部は、ゲートパッドＧＧであり、ゲート電極として用いられる。また、半導体基板１４０の裏面上には全面にドレインメタル層が形成され（不図示）、ドレイン電極として用いられる。すなわち半導体装置１００が備えるトレンチゲート縦型ＭＯＳＦＥＴは、裏面から表面へ縦方向に流れる電流をトレンチゲート１０６によって制御する縦型トランジスタである。
【００１８】
ゲートパッドＧＧ近傍を透視した図１（ｂ）に示すように、ゲートメタル層１１８の下には、ポリシリコン層からなる保護ダイオード１１７が形成され、平面視においてＰ型不純物領域１１４ａ、１１４ｂ及びＮ型不純物領域１１５ａ、１１５ｂ、１１５ｃが同心円状に設けられている。保護ダイオード１１７は、中央のＮ型不純物領域１１５ａ、それを外側に順に取り囲むＰ型不純物領域１１４ａ、Ｎ型不純物領域１１５ｂ、Ｐ型不純物領域１１４ｂ、Ｎ型不純物領域１１５ｃによって形成される複数のＰＮ接合を利用した双方向ダイオードである。そして、保護ダイオード１１７の一端となるＮ型不純物領域１１５ｃがゲートコンタクト１１６ｂを介してゲートメタル層１１８に接続され、他端となるＮ型不純物領域１１５ａがソースメタル層１１０に接続される（不図示）事で、ゲート絶縁膜がゲート電極とソース電極間に印加されるＥＳＤから保護される。
【００１９】
保護ダイオード１１７は、Ｐ型不純物領域及びＮ型不純物領域の領域間に存在する各ＰＮ接合の降伏電圧とその接合数に応じた保持電圧に達したときに、ＥＳＤで発生する電流を通過させる。また、ＥＳＤによって完全破壊しないための保護ダイオード１１７の電流容量は、断面視におけるＰＮ接合面積の増大とともに増加する。一般に保護ダイオード１１７の構成は、保護すべきゲート絶縁膜の絶縁耐圧よりも低い保持電圧となるようにＰＮ接合数が調整され、ＥＳＤで発生する電流に耐えうる電流容量となるようＰＮ接合面積が設定される。
【００２０】
図２（ａ）は、半導体装置１００におけるトレンチゲート縦型ＭＯＳＦＥＴの構造を説明するための、図１（ａ）のＣ−Ｃ’線に沿った断面図である。また、図２（ｂ）は、アクティブ領域Ａとフィールド領域Ｂとの境界部と保護ダイオードの一部を説明するための、図１（ａ）のＤ−Ｄ’線に沿った断面図である。
【００２１】
図２（ａ）に示すように、半導体装置１００は、半導体基板１４０に形成された高不純物濃度のＮ型の導電型（以下、Ｎ＋型と称す）の高濃度半導体層１０１ａと高濃度半導体層１０１ａ上に設けられた低不純物濃度のＮ型の導電型（以下、Ｎ−型と称す）のドリフト領域１０２とからなるドレインと、ドリフト領域１０２上に形成されたＰ型の導電型のベース領域１０３と、ベース領域１０３上に形成されたＮ＋型のソース領域１０８を含む縦型トランジスタを有する。半導体基板１４０の裏面上にはドレインメタル層１１９が形成されてドレイン電極とし、半導体基板１４０の表面上にはソースメタル層１１０が形成されてソース電極としている。
【００２２】
トレンチ１０４は、半導体基板１４０の表面からベース領域１０３を貫通してドリフト領域１０２の上面に達する深さを有する。各トレンチ１０４内には、内側面及び底面を覆うようにゲート絶縁膜１０５が形成され、そのゲート絶縁膜１０５を介して、トレンチ１０４底部から、半導体基板１４０表面より下方の位置ｄにまで、第１のポリシリコン層からなるゲート電極１０６が埋め込まれている。さらに、トレンチ１０４内のゲート電極１０６上には、半導体基板１４０の表面の高さまで絶縁膜１０７が埋め込まれている。
【００２３】
トレンチ１０４の上部外側面に隣接した領域には、半導体基板１４０の表面からｄの位置までの深さを有するＮ型のソース領域１０８が設けられている。またベース領域１０３内の隣接するソース領域間の半導体基板１４０表面には、ベース領域１０３よりも不純物濃度が高いＰ型のベースコンタクト領域１０９が設けられている。
【００２４】
次に、図２（ｂ）を参照して、トレンチ１０４内のゲート電極１０６をトレンチ１０４外へ引き出す部分及び、ゲート絶縁膜１０５をＥＳＤから保護するための保護ダイオードの構造について説明する。
【００２５】
トレンチ１０４内に形成されたゲート電極１０６は、アクティブ領域Ａの端部において、半導体基板１４０表面上のゲート絶縁膜１０５上へ引き出され、さらにフィールド領域Ｂのフィールド絶縁膜１１２上まで延伸された延伸部１１３ａと接続される。延伸部１１３ａ上には、ゲート電極１０６及び延伸部１１３ａと同じＮ＋型の不純物を含有する第２のポリシリコン層からなる重なり部１１３ｂが被覆され、延伸部１１３ａを介して電気的にゲート電極１０６に接続されている。
【００２６】
フィールド絶縁膜１１２上には、第２のポリシリコン層からなる保護ダイオード１１７が形成され、選択的にＰ型不純層１１４ａ、１１４ｂ及びＮ型不純物領域１１５ａ、１１５ｂ、１１５ｃが導入されている。保護ダイオード１１７は、紙面右側のＮ型不純物領域１１５ｃを一端とし、紙面左側のＮ型不純物領域１１５ａを他端とした２端子の素子である。
【００２７】
重なり部１１３ｂ及び保護ダイオード１１７の上には絶縁膜１０７が形成されている。さらにその絶縁膜１０７における重なり部１１３ｂ及び保護ダイオード１１７の一端の上に、コンタクトホール１１６ａ、１１６ｂが形成されている。絶縁膜１０７上には、ゲートメタル層１１８及びソースメタル層１１０が設けられている。ゲートメタル層１１８は、コンタクトホール１１６ａ、１１６ｂを埋め込むように形成されているため、ゲート電極１０６と保護ダイオードの一端とが電気的に接続されている。
【００２８】
ソースメタル層１１０は、図２(ａ)に示すように、半導体基板１４０上のソース領域１０８及びベースコンタクト領域１０９と接し電気的に接続されている。図２（ｂ）におけるソースメタル層１１０は、トレンチ１０４上では、半導体基板１４０表面の高さまでの深さに形成されたソースコンタクト１１６ｃに埋め込まれ、ゲート電極１０６とは接することなく電気的に絶縁されている。またソースメタル層１１０は、図１（ｂ）に示すように、保護ダイオード１１７の他端に、ソースコンタクト１１６ｃを介して接続されている。
【００２９】
絶縁膜１０７の上面は半導体基板１４０上においてほぼ平坦化されている一方、ソースメタル層１１０及びゲートメタル層１１８が下地の膜と接する構成であるために、ソースコンタクト１１６ｃはゲートコンタクト１１６ａよりも深さが深くなっている。ソースコンタクト１１６ｃとゲートコンタクト１１６ａは同一工程でエッチングにより形成されるので、このエッチングによりゲートコンタクト１１６ａの下の延伸部１１３ａは、過剰にエッチングされる傾向にある。もしフィールド絶縁膜１１２上に形成される層がポリシリコン層１２１ａからなる延伸部１１３ａのみである場合、このポリシリコン層１２１ａの膜厚が０．２μｍ以下になると過剰なエッチングによりゲートコンタクト１１６ａが延伸部１１３ａを突き抜ける場合がある。
【００３０】
本発明の実施形態においてはポリシリコン層１２１ａからなる延伸部１１３ａ上にポリシリコン層１２１ｂからなる重なり部１１３ｂを設けているので、過剰なエッチングに対しゲートコンタクト１１６ａが延伸部１１３ａの下まで突き抜けることが抑制されている。従って、トレンチ１０４の微細化と同時にポリシリコン層１２１ａが薄くなったとしても、ゲートコンタクト１１６ｃの突き抜けによるリーク電流の発生といった電気特性の劣化を抑制できる。
【００３１】
ソースメタル層１１０とゲートメタル層１１８上には、ソースメタル層１１０上面の一部及びゲートメタル層１１８上面の一部を露出させてゲートパッドＧＧ及びソースパッドＳＳが形成されるように絶縁膜１１１が設けられている。
【００３２】
一方、図２（ｂ）に示すように、保護ダイオード１１７を構成する第２のポリシリコン層は、ゲート電極１０６を構成する第１のポリシリコン層とは別の層で形成されている。従って、トレンチ１０４の幅の微細化に伴い必要とされる第１のポリシリコン層の薄膜化の影響を、保護ダイオード１１７が受ける事はない。保護ダイオード１１７の電流容量を決める保護ダイオード１１７のＰＮ接合の断面積の大きさは、図２（ｂ）におけるＰ型不純層１１４ａとＮ型不純物領域１１５ａが紙面縦方向に接する長さに比例する。従って、保護ダイオード１１７の平面視における面積を増大させずにＰＮ接合面積を増大させるには、保護ダイオード１１７を形成する第２のポリシリコン層の膜厚を厚くすればよい。そのため、ゲート電極のためのポリシリコン層と保護ダイオードのためのポリシリコン層を共用化する構成に対し、本実施形態は、トレンチの微細化に伴うゲート保護ダイオードのＥＳＤ耐性の低下を抑制できる。
【００３３】
次に、本発明の実施形態に係る半導体装置の製造方法について図３から図１１の断面図を参照しながら説明する。
【００３４】
先ず、図３に示すように、Ｎ＋型の不純物を含有する高濃度半導体層１０１ａ上に、Ｎ型の低濃度不純物（以下、Ｎ−型と称す）を含有するエピタキシャル層１０１ｂを備えた半導体基板１４０を用意する。
【００３５】
次に、図４（ａ）、（ｂ）に示すように、フィールド絶縁膜１１２、ベース領域１０３、トレンチ１０４、ゲート絶縁膜１０５の形成を行う。図４（ａ）は、図１の半導体装置１００におけるＣ−Ｃ’線に沿った断面図であり、図４（ｂ）は、Ｄ−Ｄ’線に沿った断面図を表しており、以降も必要に応じて同様に２つの断面を示す。まず、図４（ｂ）に示すように、トレンチゲート縦型ＭＯＳＦＥＴが形成されるアクティブ領域Ａとそれ以外の領域であるフィールド領域Ｂを区画するために、フィールド絶縁膜１１２を半導体基板１４０上のフィールド領域Ｂに形成する。次に、半導体基板１４０のフィールド領域ＡにＰ型のベース領域１０３を、イオン注入と熱拡散によって形成する。次に半導体基板１４０上に絶縁膜を堆積し、一部の絶縁膜をエッチングして半導体基板１４０表面を露出させ、露出させた半導体基板１４０を、絶縁膜をマスクとしてベース領域３を貫通するまでエッチングし、トレンチ１０４を形成する。次に、その絶縁膜を除去しトレンチ１０５の内側の底面及び側面を覆うようにゲート絶縁膜１０５を形成する。ベース領域１０３の形成は、トレンチ１０４の形成の後でもよく、図５（ａ）、（ｂ）のような構成となるのであれば、どのような製造工程順序であっても構わない。
【００３６】
次に、図５（ａ）、（ｂ）に示すように、高濃度のＮ＋型の不純物を含有するポリシリコン膜１２１ａを、不純物ガスを含む気相成長法によって、トレンチ１０４を埋め込み上面が平坦化するまで半導体基板１４０の表面全面に渡って堆積する。例えば、トレンチ１０４の幅が０．２μｍの場合、上面の平坦化のために、ポリシリコン層１２１ａを０．２μｍの厚さで堆積することが好ましい。ポリシリコン層１２１ａの膜厚がトレンチ１０４の幅以下になると、トレンチ内への埋め込み不良が発生しやすくなる。一方、ポリシリコン層１２１ａの膜厚がトレンチ１０４の幅を越えて形成すると、後のエッチバックの工程においてエッチングばらつきが発生しやすくなる。このＮ＋型の第１のポリシリコン層１２１ａの形成は、不純物を含まないポリシリコン層を堆積した後に気相熱拡散による不純物注入により行っても構わない。
【００３７】
次に、図６（ａ）、（ｂ）に示すように、アクティブ領域Ａとフィールド領域Ｂの境界のフォトレジスト１１９で覆った部分以外のポリシリコン層１２１ａをエッチバックし、ゲート電極１０６を形成する。このエッチングによりフィールド領域Ｂのポリシリコン層１２１ａは、フォトレジスト１１９以外のフィールド絶縁膜１１２上において全て除去される。また、アクティブ領域Ａのポリシリコン層１２１ａは、フォトレジスト１１９以外の半導体基板１４０表面上において全て除去され、トレンチ１０４内において、位置ｄの下方に残される。
【００３８】
アクティブ領域Ａにおけるフォトレジスト１１９以外の半導体基板１４０表面上のポリシリコン層１２１ａの膜厚が厚いと、それに応じてエッチング量が多くたるため、エッチングばらつきも大きくなり易い。そしてアクティブ領域Ａにおいて半導体基板１４０表面が露出し、トレンチ１０４内のエッチングに移行した際に急激にそのばらつきの差が加速される。その傾向は、ポリシリコン層１２１ａに含まれる不純物濃度が高いほど顕著となる。そしてそのばらつきは、トレンチ１０４内に残されたゲート電極１０５ａの高さである位置ｄのばらつき、すなわちトレンチ型縦型ＭＯＳＦＥＴのチャネル長のばらつきにつながる。このため、アクティブ領域Ａにおけるフォトレジスト１１９以外の半導体基板１４０表面上のポリシリコン層１２１ａの膜厚は、可能な限り薄い方が望ましい。
【００３９】
次に、図７（ａ）、（ｂ）に示すように、半導体基板１４０上の全面に、不純物を含まない第２のポリシリコン層１２１ｂを堆積する。ポリシリコン層１２１ｂは、本発明の実施形態においては０．４μｍの厚さで堆積している。ポリシリコン層１２１ｂは、膜厚を厚くする事により保護ダイオードのＰＮ接合における接合面積も広くすることになる。従って、ポリシリコン層１２１ｂの膜厚は、保護ダイオードが要求される電流容量、すなわちＥＳＤ耐性によって変更して構わない。
【００４０】
次に、図８に示すように、不純物を含まないポリシリコン層１２１ｂの、保護ダイオード形成予定領域と、アクティブ領域Ａ及びフィールド領域Ｂとの境界部分以外の部分をエッチング除去する。図８は、このときの図１の半導体装置１００におけるＤ−Ｄ’線に沿った断面図である。Ｃ−Ｃ’線に沿った断面においては、ポリシリコン層１２１ｂが全て除去され、図６（ａ）のような構成となる。ポリシリコン層１２１ｂは、不純物を含まないのでポリシリコン層１２１ａに比べてエッチング速度が遅い。またポリシリコン層１２１ｂは、第１のポリシリコン層１２１ａの上に形成されている自然酸化膜に対し充分なエッチング選択性がある。従って、ポリシリコン層１２１ｂがエッチングされたあとに続けてポリシリコン層１２１ａがすぐにエッチングされることはない。
【００４１】
次に、図９に示すように、のアクティブ領域Ａとフィールド領域Ｂとの境界部分のポリシリコン層１２１ｂにＮ＋型の不純物注入を行い、重なり部１１３ｂを形成する。同時にフィールド絶縁膜１１２上のポリシリコン層１２１ｂの一部にもＮ＋型の不純物注入を行い、Ｎ型不純物領域１１５ａ、１１５ｂ、１１５ｃを形成する。次に、ポリシリコン層１２１ｂにおいて、フィールド絶縁膜１１２上のポリシリコン層１２１ｂのＮ型不純物領域の領域にＰ型の不純物注入を行い、Ｐ型不純物層を形成１１４ａ、１４１ｂを形成する。このようにすることで、ＰＮ接合を有する保護ダイオード１１７が形成される。
【００４２】
次に、図１０に示すように、半導体基板１４０上の全面に、絶縁膜１０７を堆積する。      
【００４３】
次に、図１１に示すように、絶縁膜１０７の所定の領域に対しエッチングを行い、ゲートコンタクト１１６ａ、１１６ｂ、ソースコンタクト１１６ｃを形成する。
【００４４】
次に、金属配線の堆積と所定の領域に対するエッチングを行い、ゲートメタル層１１８、ソースメタル層１１０の形成を行う。最後に半導体基板１４０上の全面に、保護膜１１１を堆積し、所定の保護膜１１１を開口することでゲートパッドＧＧ、ソースパッドＳＳを形成し、図２（ａ）、（ｂ）の構造を得る。
【００４５】
本発明の実施形態の製造方法を用いる事で、半導体装置１００は、ゲート電極と保護ダイオードに対し、別々のポリシリコン層１２１ａ、１２１ｂを用いることができ、ゲート電極と保護ダイオードそれぞれに適した膜厚のポリシリコン層を採用できる。それによって、トレンチの微細化に伴うゲート保護ダイオードのＥＳＤ耐性の低下とトレンチゲート及びゲート絶縁膜を備えた縦型トランジスタの電気特性のばらつきが抑制を実現する事ができる。
【符号の説明】
【００４６】
１０１ａ  高濃度半導体層
１０１ｂ  エピタキシャル層
１０２  ドリフト領域
１０３  ベース領域
１０４  トレンチ
１０５  ゲート絶縁膜
１０６  ゲート電極
１０７  絶縁膜
１０８  ソース領域
１０９  ベースコンタクト領域
１１０  ソースメタル層
１１１  保護膜
１１２  フィールド絶縁膜
１１３ａ  延伸部
１１３ｂ  重なり部
１１４ａ、１１４ｂ  Ｐ型不純物領域
１１５ａ、１１５ｂ、１１５ｃ  Ｎ型不純物領域
１１６ａ、１１６ｂ  ゲートコンタクト
１１６ｃ  ソースコンタクト
１１７  保護ダイオード
１１８  ゲートメタル層
１１９  ドレインメタル層
１２０  フォトレジスト
１２１ａ、１２１ｂ  ポリシリコン層
１３０  保護ダイオード
１４０  半導体基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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