(57)【要約】【課題】高精度な容量測定回路を提供する。【解決手段】電流源５１０は、基準電圧ＶＲＥＦに比例し、第１抵抗Ｒ１の抵抗値に反比例する電流ＩＣを、キャパシタＣ１にソースし、あるいはキャパシタＣ１からシンクする。オシレータ５２０は、基準電圧ＶＲＥＦに反比例し、第１抵抗Ｒ１と相対精度が担保された第２抵抗Ｒ２の抵抗値に比例する周期ＴＣＬＫを有するクロック信号ＣＬＫを生成する。タイマー回路５３０は、キャパシタＣ１の電圧ＶＣＡＰが、所定の電圧幅ΔＶ、変化するのに要する時間Δｔを、クロック信号ＣＬＫを利用してカウントする。【選択図】図２
2020195234.tif 000002
【特許請求の範囲】
【請求項１】
キャパシタの容量を測定する容量測定回路であって、
基準電圧に比例し、第１抵抗の抵抗値に反比例する電流を、前記キャパシタにソースし、あるいは前記キャパシタからシンクする電流源と、
前記基準電圧に反比例し、前記第１抵抗と相対精度が担保された第２抵抗の抵抗値に比例する周期を有するクロック信号を生成するオシレータと、
前記キャパシタの電圧が、所定の電圧幅、変化するのに要する時間を、前記クロック信号を利用してカウントするタイマー回路と、
を備えることを特徴とする容量測定回路。
【請求項２】
前記タイマー回路は、
前記基準電圧を分圧し、第１基準電圧および第２基準電圧を生成する分圧回路と、
前記第１基準電圧と前記第２基準電圧を受け、一方を選択するセレクタと、
前記キャパシタの電圧を、前記セレクタの出力と比較するコンパレータと、
前記コンパレータの出力にもとづく期間、前記クロック信号をカウントするカウンタと、
を含むことを特徴とする請求項１に記載の容量測定回路。
【請求項３】
前記タイマー回路は、
前記基準電圧を分圧し、第１基準電圧および第２基準電圧を生成する分圧回路と、
前記キャパシタの電圧を、前記第１基準電圧と比較する第１コンパレータと、
前記キャパシタの電圧を、前記第２基準電圧と比較する第２コンパレータと、
前記第１コンパレータの出力と前記第２コンパレータの出力が規定する期間、前記クロック信号をカウントするカウンタと、
を含むことを特徴とする請求項１に記載の容量測定回路。
【請求項４】
キャパシタの容量を測定する容量測定回路であって、
基準電圧に比例し、第１抵抗の抵抗値に反比例する電流を前記キャパシタにソースし、あるいは前記キャパシタからシンクする電流源と、
前記基準電圧に反比例し、前記第１抵抗と相対精度が担保された第２抵抗の抵抗値に比例する周波数を有するクロック信号を生成するオシレータと、
前記クロック信号を所定カウント数カウントするカウンタと、
前記カウンタによるカウント中に前記キャパシタに発生する電圧変動幅を示すデジタル値を生成するＡ／Ｄコンバータと、
を備えることを特徴とする容量測定回路。
【請求項５】
バックアップキャパシタが接続されるピンと、
前記バックアップキャパシタを充電し、電源遮断時に前記バックアップキャパシタから負荷に電力を供給するバックアップ電源回路と、
前記バックアップキャパシタの容量を測定する請求項１から４のいずれかに記載の前記容量測定回路と、
を備えることを特徴とする電源回路。
【請求項６】
請求項５に記載の前記電源回路を備えることを特徴とするデータ記憶装置。
【請求項７】
バックアップキャパシタが接続されるピンと、
複数のＤＣ／ＤＣコンバータと、
前記バックアップキャパシタを充電し、電源遮断時に前記バックアップキャパシタから前記複数のＤＣ／ＤＣコンバータに電力を供給するバックアップ電源回路と、
前記バックアップキャパシタの容量を測定する請求項１から４のいずれかに記載の前記容量測定回路と、
を備えることを特徴とする電源管理回路。
【請求項８】
キャパシタの容量測定方法であって、
基準電圧に比例し、抵抗値に反比例する電流によって前記キャパシタの電圧を変化させるステップと、
前記基準電圧に反比例し、前記抵抗値に比例する周波数のクロック信号を生成するステップと、
前記キャパシタの電圧が、所定の電圧幅、変化するのに要する時間を、前記クロック信号を利用してカウントするステップと、
を備えることを特徴とする容量測定方法。
【請求項９】
キャパシタの容量測定方法であって、
基準電圧に比例し、第１抵抗の抵抗値に反比例する電流を、前記キャパシタにソースし、あるいは前記キャパシタからシンクするステップと、
前記基準電圧に反比例し、前記第１抵抗と相対精度が担保された第２抵抗の抵抗値に比例する周波数を有するクロック信号を生成するステップと、
カウンタにより前記クロック信号を所定カウント数カウントするステップと、
前記基準電圧を基準とするＡ／Ｄコンバータによって、前記カウンタによるカウント中、前記キャパシタの電圧の変動幅を、デジタル値に変換するステップと、
を備えることを特徴とする容量測定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量測定回路に関する。
【背景技術】
【０００２】
電子部品には、安定した電源電圧の供給が欠かせない。ソリッドステートドライブやハードディスクなどの記憶装置は、電源電圧が瞬断されると、記憶中のデータの破壊、消失のおそれがある。入力電圧が遮断された後も、負荷がデータ待避などの必要な保護処理を実行する期間、電源電圧を維持することが求められる。このような機能は、電源喪失保護、ＰＬＰ（Power Loss Protection）、ＰＬＩ（Power Loss Imminent）、ＰＦＰ（Power Failure Protection）などと称される。
【０００３】
図１は、ＰＬＰ機能を備えるシステムのブロック図である。システム２は、主電源１０、負荷２０および電源回路３０を備える。主電源１０は、直流の入力電圧ＶＩＮを生成する。
【０００４】
電源回路３０は、主電源１０と負荷２０に設けられる。電源回路３０の入力端子ＶＩＮには、主電源１０が生成する入力電圧ＶＩＮが供給され、出力端子ＶＳＹＳには負荷２０が接続される。
【０００５】
電源回路３０は、スイッチＳＷ１１，ＳＷ１２，ＳＷ１３、バックアップキャパシタＣｂ、コントローラ３４を備える。スイッチＳＷ１１は、主電源１０と負荷２０を結ぶ電源ライン３８上に設けられる。有効な入力電圧ＶＩＮが供給される間、スイッチＳＷ１１はオンとなり、入力電圧ＶＩＮが電源電圧ＶＳＹＳとして負荷２０に供給される。スイッチＳＷ１３は、入力端子ＶＩＮとバックアップキャパシタＣｂの間に設けられる。スイッチＳＷ１３がオンとなることで、バックアップキャパシタＣｂが充電される。
【０００６】
スイッチＳＷ１２は、バックアップキャパシタＣｂと出力端子ＶＳＹＳの間に設けられる。コントローラ３４は、入力端子ＶＩＮの入力電圧ＶＩＮを監視し、正常状態か電源喪失状態かを判定する。コントローラ３４は、電源喪失状態を検出すると、スイッチＳＷ１１およびＳＷ１３をオフし、ＳＷ１２をオンする。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
バックアップキャパシタＣｂに劣化や欠損があると、バックアップ動作が行えなくなる。したがって、バックアップキャパシタＣｂの劣化・欠損を未然に検出することが求められる。
【０００８】
本発明は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、高精度な容量測定回路の提供にある。
【課題を解決するための手段】
【０００９】
本発明のある態様は、キャパシタの容量を測定する容量測定回路に関する。容量測定回路は、基準電圧に比例し、第１抵抗の抵抗値に反比例する電流を、キャパシタにソースし、あるいはキャパシタからシンクする電流源と、基準電圧に反比例し、第１抵抗と相対精度が担保された第２抵抗の抵抗値に比例する周期を有するクロック信号を生成するオシレータと、キャパシタの電圧が、所定電圧幅、変化するのに要する時間を、クロック信号を利用してカウントするタイマー回路と、を備える。
【００１０】
本発明の別の態様もまた、容量測定回路である。この容量測定回路は、基準電圧に比例し、第１抵抗の抵抗値に反比例する電流をキャパシタにソースし、あるいはキャパシタからシンクする電流源と、基準電圧に反比例し、第１抵抗と相対精度が担保された第２抵抗の抵抗値に比例する周期を有するクロック信号を生成するオシレータと、クロック信号を所定カウント数カウントするカウンタと、カウンタによるカウント中にキャパシタに発生する電圧変動幅を示すデジタル値を生成するＡ／Ｄコンバータと、を備える。
【００１１】
なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１２】
本発明のある態様によれば、キャパシタの容量を正確に測定できる。
【図面の簡単な説明】
【００１３】
【図１】ＰＬＰ機能を備えるシステムのブロック図である。
【図２】実施の形態１に係る容量測定回路を備える半導体装置のブロック図である。
【図３】図２の容量測定回路の動作波形図である。
【図４】電流源の構成例を示す回路図である。
【図５】オシレータの構成例を示す回路図である。
【図６】タイマー回路の構成例を示す回路図である。
【図７】図６のタイマー回路の動作を説明する図である。
【図８】変形例に係るタイマー回路の回路図である。
【図９】実施の形態２に係る容量測定回路を備える半導体装置のブロック図である。
【図１０】図９の容量測定回路の動作波形図である。
【図１１】実施の形態に係る電源回路を備えるシステムのブロック図である。
【図１２】図１１の電源回路の起動時の動作を説明する図である。
【図１３】図１１の電源回路の電源遮断時の動作を説明する図である。
【図１４】変形例に係る電源回路のブロック図である。
【図１５】ＰＬＰ機能付きのデータ記憶装置のブロック図である。
【図１６】図１５のＰＬＰ機能付きの電源回路とＰＭＩＣを集積化した半導体装置を備えるシステムのブロック図である。
【発明を実施するための形態】
【００１４】
（実施の形態）
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００１５】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。また、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。
【００１６】
（実施の形態１）
図２は、実施の形態１に係る容量測定回路５００Ａを備える半導体装置６００Ａのブロック図である。容量測定回路５００Ａは、半導体装置６００Ａに集積化されている。半導体装置６００は、容量測定回路５００Ａに加えて、基準電圧源６０２、キャパシタ接続ピン（以下、ＣＡＰピン）を備える。基準電圧源６０２はバンドギャップリファレンス回路などであり、プロセスばらつき、温度変動の影響を受けない一定の基準電圧ＶＲＥＦを生成する。
【００１７】
容量測定回路５００Ａは、基準電圧ＶＲＥＦを受け、ＣＡＰピンに接続される外付けのキャパシタＣ１の容量を測定する。
【００１８】
容量測定回路５００Ａは、電流源５１０、オシレータ５２０、タイマー回路５３０、コントローラ５４０を備える。
【００１９】
電流源５１０は、第１抵抗Ｒ１を含む。電流源５１０は、基準電圧ＶＲＥＦに比例し、第１抵抗Ｒ１の抵抗値に反比例する電流ＩＣを、キャパシタＣ１にソースし、あるいはキャパシタＣ１からシンクする。本実施の形態では、電流源５１０は、電流シンク型であり、キャパシタＣ１を定電流ＩＣによって放電する。
ＩＣ＝α×ＶＲＥＦ／Ｒ１      …（１）
電流源５１０によってキャパシタＣ１を放電することにより、キャパシタＣ１には一定の傾きの電圧変化が発生する。αは、温度依存性を有しない定数である。
【００２０】
オシレータ５２０は、第２抵抗Ｒ２を含む。第２抵抗Ｒ２は、第１抵抗Ｒ１と相対精度が担保されるように形成される。具体的な抵抗Ｒ１およびＲ２は、同じデバイス構造を有し、半導体基板上に隣接して形成される（ペアリング）。
【００２１】
オシレータ５２０は、基準電圧ＶＲＥＦに反比例し、第２抵抗Ｒ２の抵抗値に比例する周期ＴＣＬＫを有するクロック信号ＣＬＫを生成する。
ＴＣＬＫ＝β×Ｒ２／ＶＲＥＦ      …（２）
βは、温度依存性を有しない定数である。
クロック信号ＣＬＫの周期ＴＣＬＫの逆数である周波数ｆは、基準電圧ＶＲＥＦに比例し、第２抵抗Ｒ２の抵抗値に反比例する。
ｆ＝ＶＲＥＦ／（β×Ｒ２）      …（３）
【００２２】
タイマー回路５３０は、キャパシタＣ１の電圧ＶＣＡＰが、所定の電圧幅ΔＶ、変化するのに要する時間を、クロック信号ＣＬＫを利用してカウントする。ΔＶは、温度およびプロセスばらつきの影響を受けない定数である。たとえば電圧幅ΔＶは基準電圧ＶＲＥＦにもとづいて生成できる。γは温度依存性を有しない定数である。
ΔＶ＝γ×ＶＲＥＦ      …（４）
タイマー回路５３０によって得られるカウント値Ｎは、キャパシタＣ１の容量値を表す。
【００２３】
コントローラ５４０は、容量測定回路５００Ａを統合的に制御する。コントローラ５４０はロジック回路で構成できる。
【００２４】
以上が容量測定回路５００Ａの基本構成である。続いてその動作を説明する。図３は、図２の容量測定回路５００Ａの動作波形図である。
【００２５】
時刻ｔ０より前に、キャパシタＣ１はとある初期電圧ＶＩＮＩＴに充電されている。コントローラ５４０は、時刻ｔ０に容量測定を開始する。具体的には、電流源５１０をイネーブルとして電流ＩＣによってキャパシタＣ１の放電を開始する。またオシレータ５２０をイネーブルとし、クロック信号ＣＬＫの生成を開始する。
【００２６】
タイマー回路５３０はキャパシタ電圧ＶＣＡＰを監視する。キャパシタ電圧ＶＣＡＰが、所定電圧幅ΔＶ変化するのに要する時間Δｔは、Δｔは式（５）で表される。Ｃはキャパシタの容量である。
Δｔ＝ΔＶ×Ｃ／ＩＣ      …（５）
【００２７】
この時間Δｔを、クロック信号ＣＬＫでカウントしたときのカウント数Ｎは、式（６）で表される。
Ｎ＝Δｔ／ＴＣＬＫ
＝ΔＶ×Ｃ／（ＩＣ×ＴＣＬＫ）      …（６）
【００２８】
式（６）に、式（１）（２）を代入すると、式（７）を得る。
Ｎ＝ΔＶ×Ｃ／（α×ＶＲＥＦ／Ｒ１×β×Ｒ２／ＶＲＥＦ）
＝ΔＶ×Ｃ／（α・β・Ｒ２／Ｒ１）      …（７）
【００２９】
２つの抵抗Ｒ１，Ｒ２はペアリングされており、プロセスばらつき、温度変動に対する相対値の精度は非常に高い。したがってＲ２／Ｒ１の精度は、±１％程度まで高めることができる。またΔＶ、α、βは、プロセスばらつき、温度変動の影響を受けない定数であるから、式（７）で表されるカウント値は、キャパシタＣを、±１％の精度で測定した値となる。
【００３０】
以上が容量測定回路５００Ａの動作である。この容量測定回路５００Ａによれば、温度変動、プロセスばらつきにかかわらず、非常に高い精度でキャパシタＣ１の容量値を測定することができる。
【００３１】
続いて容量測定回路５００Ａの具体的な構成例を説明する。図４は、電流源５１０の構成例を示す回路図である。電流源５１０は、Ｖ／Ｉ変換回路５１２、カレントミラー回路５１４，５１６を含む。Ｖ／Ｉ変換回路５１２は、第１抵抗Ｒ１、トランジスタＭ１、エラーアンプＥＡ１を含む。Ｖ／Ｉ変換回路５１２は、式（８）で表される基準電流ＩＲＥＦ１を生成する。
ＩＲＥＦ１＝ＶＲＥＦ／Ｒ１      …（８）
カレントミラー回路５１４，５１６は、基準電流ＩＲＥＦ１を折り返し、定数倍して定電流ＩＣを生成する。
ＩＣ＝Ｋ１×Ｋ２×ＩＲＥＦ１＝Ｋ１×Ｋ２×ＶＲＥＦ／Ｒ１
カレントミラー回路５１４，５１６のミラー比Ｋ１，Ｋ２は、プロセスばらつき、温度変動の影響を受けない定数であるから、α＝Ｋ１×Ｋ２とすると、定電流ＩＣは、式（１）で表される。なお、図４において、カレントミラー回路５１４，５１６を省略してＶ／Ｉ変換回路５１２を直接、ＣＡＰピンと接続詞、キャパシタＣ１から電流ＩＣ＝ＩＲＥＦ１をシンクするようにしてもよい。
【００３２】
図５は、オシレータ５２０の構成例を示す回路図である。オシレータ５２０は、Ｖ／Ｉ変換回路５２２およびキャパシタＣ２を含む。Ｖ／Ｉ変換回路５２２は、第２抵抗Ｒ２、トランジスタＭ２、エラーアンプＥＡ２を含み、式（９）で表される基準電流ＩＲＥＦ２を生成する。第２抵抗Ｒ２は、電流源５１０の第１抵抗Ｒ１とペアリングされている。
ＩＲＥＦ２＝ＶＲＥＦ／Ｒ２      …（９）
【００３３】
オシレータ５２０は、基準電流ＩＲＥＦ２にもとづく電流によって、キャパシタＣ２を充電（あるいは放電）し、キャパシタＣ２に発生する電圧ＶＣ２をしきい値と比較することにより、クロック信号ＣＬＫを生成する。クロック信号ＣＬＫの周期ＴＣＬＫは、キャパシタＣ２の容量値に比例し、基準電流ＩＲＥＦ２に反比例する。
ＴＣＬＫ＝δ・Ｃ２／ＩＲＥＦ２      …（１０）
式（１０）に、式（９）を代入すると、式（２）を得る。ただし、β＝δ・Ｃ２である。
【００３４】
基準電流ＩＲＥＦ２にもとづくオシレータ５２０の構成は特に限定されず、公知技術を用いればよい。たとえばオシレータ５２０は、キャパシタＣ２およびＶ／Ｉ変換回路５２２に加えて、電流源５２４、放電スイッチ５２６、コンパレータ５２８を含んでもよい。
【００３５】
電流源５２４は、基準電流ＩＲＥＦ２に比例する電流ＩＣＨＧによって、キャパシタＣ２を充電する。放電スイッチ５２６はコンパレータ５２８の出力に応じて制御され、キャパシタＣ２の電圧ＶＣ２がしきい値ＶＴＨを超えるとオンとなり、キャパシタＣ２の電荷を放電し、電圧ＶＣ２をリセットする。放電スイッチ５２６に代えて、基準電流ＩＲＥＦ２に比例する電流ＩＤＩＳによってキャパシタＣ２を放電する放電回路を設け、充電と放電を交互に繰り返してもよい。
【００３６】
図６は、タイマー回路５３０の構成例を示す回路図である。タイマー回路５３０は、分圧回路５３２、セレクタ５３４、コンパレータ５３６、カウンタ５３８を備える。分圧回路５３２は、基準電圧ＶＲＥＦを分圧し、第１基準電圧ＶＲＥＦＨおよび第２基準電圧をＶＲＥＦＬを生成する。第１基準電圧ＶＲＥＦＨおよび第２基準電圧をＶＲＥＦＬの差分が、上述の所定電圧幅ΔＶに相当する。分圧回路５３２は、直列に接続された３個の抵抗Ｒ３１〜Ｒ３３を含む。抵抗Ｒ３１〜Ｒ３３は、相互に相対精度が保証されるように、同じ素子構造を有し、半導体基板上に近接して配置される。
【００３７】
セレクタ５３４は、２つの基準電圧ＶＲＥＦＨ，ＶＲＥＦＬを受け、一方を選択する。コンパレータ５３６は、キャパシタＣ１の電圧ＶＣＡＰを、セレクタ５３４の出力電圧ＶＴＨと比較する。コントローラ５４０は、コンパレータ５３６の出力ＣＯＭＰＯＵＴに応じて、セレクタ５３４の状態を切り代える。コンパレータ５３６の出力は、キャパシタ電圧ＶＣＡＰが所定電圧幅ΔＶだけ変化するのに要する時間Δｔを表す。カウンタ５３８は、コンパレータ５３６の出力にもとづく期間Δｔ、クロック信号ＣＬＫをカウントする。
【００３８】
図７は、図６のタイマー回路５３０の動作を説明する図である。はじめにセレクタ５３４は、第１基準電圧ＶＲＥＦＨを選択しており、ＶＴＨ＝ＶＲＥＦＨである。時刻ｔ０に、電流源５１０がイネーブルとなり、キャパシタＣ１の放電が開始し、キャパシタ電圧ＶＣＡＰが一定の傾きで低下する。
【００３９】
時刻ｔ１に、ＶＣＡＰ＜ＶＴＨ（すなわちＶＣＡＰ＜ＶＲＥＦＨ）となると、コンパレータ５３６の出力ＣＯＭＰＯＵＴがローとなる。コントローラ５４０は、コンパレータ５３６の出力ＣＯＭＰＯＵＴに応答して、セレクタ５３４の状態を切り替える。これにより、セレクタ５３４によって第２基準電圧ＶＲＥＦＬが選択され、ＶＴＨ＝ＶＲＥＦＨとなる。時刻ｔ２に、ＶＣＡＰ＜ＶＴＨ（すなわちＶＣＡＰ＜ＶＲＥＦＬ）となると、コンパレータ５３６の出力ＣＯＭＰＯＵＴがローとなる。
【００４０】
カウンタ５３８は、ＣＯＭＰＯＵＴ信号が１回目にローとなるとカウント動作を開始し、２回目にローになるとカウント動作を停止する。カウンタ５３８の出力Ｎは、キャパシタ電圧ＶＣＡＰが所定電圧幅ΔＶ変化するのに要する時間を表す。
【００４１】
図６のタイマー回路５３０は、コンパレータ５３６がオフセット電圧ＶＯＦＳを有する場合であっても、その影響を受けずに、所定電圧幅ΔＶの変化を測定することができるという利点を有する。この利点は、図８の変形例との対比によって明確となる。
【００４２】
図８は、変形例に係るタイマー回路５３１の回路図である。このタイマー回路５３１は、２個のコンパレータ５３６，５３７を備える。コンパレータ５３６は、キャパシタ電圧ＶＣＡＰを第１基準電圧ＶＲＥＦＨと比較し、コンパレータ５３７は、キャパシタ電圧ＶＣＡＰを第２基準電圧ＶＲＥＦＬと比較する。カウンタ５３８は、コンパレータ５３６の出力ＣＯＭＰＨが変化してからコンパレータ５３７の出力ＣＯＭＰＬが変化するまでの時間を、クロック信号ＣＬＫを利用して測定する。
【００４３】
図８では、２個のコンパレータ５３６、５３７が、異なるオフセット電圧を有する場合に、電圧幅ΔＶが、オフセット電圧の影響を受けることとなる。また２個のコンパレータ５３６、５３７が、異なる応答時間（応答遅延）を有する場合に、時間差Δｔに誤差が生ずる。図６のタイマー回路５３０によれば、図８の回路で生ずる問題を解決でき、またコンパレータが１個でよいため、回路面積を小さくできる。なおオフセット電圧が十分に小さく、また応答遅延が十分に短いコンパレータを設計できる場合には、図８のタイマー回路５３１を採用してもよい。
【００４４】
（実施の形態２）
図９は、実施の形態２に係る容量測定回路５００Ｂを備える半導体装置６００Ｂのブロック図である。容量測定回路５００Ｂは、基準電圧ＶＲＥＦを受け、ＣＡＰピンに接続される外付けのキャパシタＣ１の容量を測定する。
【００４５】
容量測定回路５００Ｂは、電流源５１０、オシレータ５２０、コントローラ５４０、カウンタ５５０、Ａ／Ｄコンバータ５６０を備える。電流源５１０およびオシレータ５２０については、実施の形態１と同様である。
【００４６】
コントローラ５４０は、容量測定回路５００Ｂを制御する。Ａ／Ｄコンバータ５６０には基準電圧ＶＲＥＦが与えられており、Ａ／Ｄコンバータ５６０のビット数がＭであるとき、１ＬＳＢ相当の電圧（分解能）は、ＶＬＳＢ＝ＶＲＥＦ／２Ｍである。ある任意の電圧Ｖを入力したときのＡ／Ｄコンバータ５６０の出力のデジタル値ＤＶは、１０進数で、式（１１）で表される。
ＤＶ＝Ｖ／ＶＬＳＢ＝２Ｍ×Ｖ／ＶＲＥＦ    …（１１）
【００４７】
カウンタ５５０は、電流源５１０によるキャパシタＣ１の放電中（あるいは充電中）に、イネーブルとなり、クロック信号ＣＬＫを所定カウント数Ｎ，カウントする。Ａ／Ｄコンバータ５６０は、カウンタ５５０によるカウント動作開始時と、カウント完了時に、キャパシタＣ１の電圧ＶＣＡＰを取り込み、２つのデジタル値ＤＶ１，ＤＶ２を生成する。２つのデジタル値ＤＶ１，ＤＶ２の差分は、ＴＣＬＫ×Ｎの期間に発生するキャパシタＣ１の電圧ＶＣＡＰの変動幅ΔＶである。
【００４８】
以上が容量測定回路５００Ｂの構成である。続いてその動作を説明する。図１０は、図９の容量測定回路５００Ｂの動作波形図である。
【００４９】
時刻ｔ０より前に、キャパシタＣ１はとある初期電圧ＶＩＮＩＴに充電されている。コントローラ５４０は、時刻ｔ０に容量測定を開始する。具体的には、電流源５１０をイネーブルとして電流ＩＣによってキャパシタＣ１の放電を開始する。またオシレータ５２０をイネーブルとし、クロック信号ＣＬＫの生成を開始する。
【００５０】
コントローラ５４０は、時刻ｔ１に、Ａ／Ｄコンバータ５６０を動作させる。このときのキャパシタ電圧ＶＣＡＰ１が、デジタル値ＤＶ１に変換される。また時刻ｔ１にカウンタ５５０の動作をスタートさせる。カウンタ５５０におけるカウント数がＮに達すると、すなわち時刻ｔ１からΔｔ＝ＴＣＬＫ×Ｎの放電時間の経過後の時刻ｔ２に、Ａ／Ｄコンバータ５６０が２回目の動作を行い、そのときのキャパシタ電圧ＶＣＡＰ２がデジタル値ＤＶ２に変換される。コントローラ５４０は、２つのデジタル値ＤＶ１，ＤＶ２の差分ΔＤＶを算出する。ΔＤＶは、キャパシタＣ１に生ずる電圧変動幅ΔＶを量子化したものであり、式（１２）で表される。
ΔＤＶ＝ΔＶ／ＶＬＳＢ      …（１２）
【００５１】
ある期間Δｔの間、容量値Ｃのキャパシタを定電流ＩＣで放電したときの、キャパシタ電圧ＶＣＡＰの変動幅ΔＶは、式（１３）で与えられる。
ΔＶ＝Δｔ×ＩＣ／Ｃ      …（１３）
【００５２】
式（１２）に、式（１３）を代入すると、式（１４）を得る。
ΔＤＶ＝Δｔ×ＩＣ／（Ｃ×ＶＬＳＢ）    …（１４）
【００５３】
式（１４）に、
Δｔ＝Ｎ×ＴＣＬＫ＝Ｎ×（β×Ｒ２／ＶＲＥＦ）
ＩＣ＝α×ＶＲＥＦ／Ｒ１
を代入すると、式（１５）を得る。
ΔＤＶ＝Ｎ×（β×Ｒ２／ＶＲＥＦ）×α×ＶＲＥＦ／Ｒ１／（Ｃ×ＶＬＳＢ）
＝Ｎ×α×β×（Ｒ２／Ｒ１）／（Ｃ×ＶＬＳＢ）      …（１５）
【００５４】
２つの抵抗Ｒ１，Ｒ２はペアリングされており、プロセスばらつき、温度変動に対する相対値の精度は非常に高い。したがってＲ２／Ｒ１の精度は、±１％程度まで高めることができる。またα、β、ＶＬＳＢは、プロセスばらつき、温度変動の影響を受けない定数であるから、式（１５）で表されるデジタル値の差分ΔＤＶは、キャパシタＣを、±１％の精度で測定した値となる。
【００５５】
以上が容量測定回路５００Ｂの動作である。この容量測定回路５００Ｂによれば、温度変動、プロセスばらつきにかかわらず、非常に高い精度でキャパシタＣ１の容量値を測定することができる。
【００５６】
続いて容量測定回路５００Ａ，５００Ｂ（以下、５００と総称する）の用途を説明する。図１１は、実施の形態に係る電源回路１００Ａを備えるシステム２Ａのブロック図である。システム２Ａは、主電源１０、負荷２０および電源回路１００Ａを備える。主電源１０は、所定の第１電圧レベルの直流の入力電圧ＶＩＮを電源回路１００Ａに供給する。
【００５７】
電源回路１００Ａは、電源ＩＣ１０２ＡとバックアップキャパシタＣｂを備える。電源ＩＣ１０２Ａは、電源回路１００Ａの構成要素の主要部を集積化した機能ＩＣである。
【００５８】
電源ＩＣ１０２Ａは、入力端子（ＶＩＮピン）、出力端子（ＶＳＹＳピン）、キャパシタ接続端子（ＶＣＡＰピン）を有する。ＶＩＮピンには、主電源１０から、直流の入力電圧ＶＩＮが供給される。ＶＳＹＳピンには、負荷２０が接続される。ＶＣＡＰピンには、大容量のバックアップキャパシタＣｂが接続される。
【００５９】
第１スイッチＳＷ１は、入力端子ＶＩＮと出力端子ＶＳＹＳの間に設けられる。充電回路１１０は、入力電圧ＶＩＮを昇圧し、バックアップキャパシタＣｂを充電する。充電回路１１０は、たとえば昇圧型のチャージポンプを用いることができる。チャージポンプの昇圧率は特に限定されない。充電回路１１０は、イネーブル信号ＣＰ＿ＥＮに応じて、イネーブル、ディセーブルが切り替え可能である。充電回路１１０は、チャージポンプに変えて昇圧コンバータであってもよい。
【００６０】
第２スイッチＳＷ２は、バックアップキャパシタＣｂが接続されるＶＣＡＰピンと出力端子ＶＳＹＳの間に設けられる。
【００６１】
コントローラ１３０は、電源ＩＣ１０２Ａを統合的に制御する。コントローラ１３０は、入力電圧ＶＩＮを監視し、正常状態か、電源喪失状態かを判定する。コントローラ１３０は、正常状態において第１スイッチＳＷ１をオンし、第２スイッチＳＷ２をオフする。これにより出力端子ＶＳＹＳには、入力電圧ＶＩＮと等しい出力電圧ＶＳＹＳが発生する。
【００６２】
またコントローラ１３０は正常状態において充電回路１１０をイネーブルとする。これにより、充電回路１１０はバックアップキャパシタＣｂを充電する。コントローラ１３０は、充電完了後、ＣＰ＿ＥＮ信号をネゲートして、充電回路１１０の動作を停止してもよい。
【００６３】
コントローラ１３０は、入力電圧ＶＩＮの喪失を検出すると、第１イネーブル信号ＰＬＰ＿ＥＮをアサートする。ソフトスタート回路１２０は、第１イネーブル信号ＰＬＰ＿ＥＮのアサートに応答して、第２スイッチＳＷ２を緩やかにオンさせる。
【００６４】
容量測定回路５００は、ＶＣＡＰピンと接続され、外付けのバックアップキャパシタＣｂの容量を測定する。電源回路１００に容量測定回路５００を内蔵することにより、バックアップキャパシタＣｂの容量を正確に測定することができ、測定結果にもとづいて、バックアップキャパシタＣｂの劣化や欠損を検出することができる。
【００６５】
以上が電源回路１００Ａの基本構成である。続いて電源回路１００Ａのさらなる特徴を説明する。コントローラ１３０は、第１イネーブル信号ＰＬＰ＿ＥＮに先行して、第２イネーブル信号ＡＭＰ＿ＥＮをアサートする。
【００６６】
ソフトスタート回路１２０は、ソフトスタート電圧生成回路１２２およびアンプ１２４を備える。ソフトスタート電圧生成回路１２２は、第１イネーブル信号ＰＬＰ＿ＥＮのアサートに応答して、時間とともに緩やかに変化するソフトスタート電圧ＶＳＳを生成する。アンプ１２４は、ソフトスタート電圧ＶＳＳにもとづいて第２スイッチＳＷ２のゲート信号ＳＷ＿Ｇ２を変化させ、オンの程度を制御する。アンプ１２４は、ソフトスタート電圧ＶＳＳが生成されるより前に、第２イネーブル信号ＡＭＰ＿ＥＮのアサートに応答して、イネーブル状態（アイドル状態）となっている。アイドル状態では、アンプ１２４によって第２スイッチＳＷ２がオフ状態に維持される。
【００６７】
図１２は、図１１の電源回路１００Ａの起動時の動作を説明する図である。時刻ｔ０に入力電圧ＶＩＮが供給される。時刻ｔ１に入力電圧ＶＩＮが所定のしきい値ＶＴＨ１を超えると、第１スイッチＳＷ１がオンとなり、出力電圧ＶＳＹＳが上昇する。またＣＰ＿ＥＮ信号がアサートされ、充電回路１１０によってバックアップキャパシタＣｂが充電され、キャパシタ電圧ＶＣＡＰが上昇する。起動中、第２スイッチＳＷ２はオフに固定されている。時刻ｔ２にバックアップキャパシタＣｂの充電が完了すると、ＣＰ＿ＥＮ信号がネゲートされ、充電回路１１０による充電動作が停止し、充電回路１１０の消費電力が削減される。その後、バックアップキャパシタＣｂは、Ｅ＝Ｃ・ＶＣＡＰ２／２のエネルギーを蓄えるバックアップ電源となる。
【００６８】
バックアップキャパシタＣｂに蓄えられるエネルギーＥは、Ｅ＝Ｃ・ＶＣＡＰ２／２で表される。Ｃはバックアップキャパシタの容量であり、ＶＣＡＰはバックアップキャパシタの充電電圧である。昇圧回路によって充電電圧ＶＣＡＰを高くすることにより、同じ容量とした場合、エネルギーＥを増やすことができ、電源遮断後に負荷が動作し続ける時間を長くできる。あるいは同じエネルギーＥを保持するためのバックアップキャパシタＣｂの容量Ｃを減らすことができ、システムを低コスト化できる。
【００６９】
図１３は、図１１の電源回路１００Ａの電源遮断時の動作を説明する図である。時刻ｔ３に入力電圧ＶＩＮが遮断される。コントローラ１３０は、電源喪失状態を検出すると、時刻ｔ４に第２イネーブル信号ＡＭＰ＿ＥＮを先行してアサートする。これによりアンプ１２４がアイドル状態となり、アンプ１２４によって第２スイッチＳＷ２がオフに維持される。
【００７０】
続く時刻ｔ５に、コントローラ１３０は第１イネーブル信号ＰＬＰ＿ＥＮをアサートする。これにより、ソフトスタート電圧ＶＳＳが緩やかに変化しはじめる。アンプ１２４は、ソフトスタート電圧ＶＳＳに応じて、第２スイッチＳＷ２のゲート信号ＳＷ＿Ｇ２を変化させ、第２スイッチＳＷ２をオフ状態からオン状態に緩やかに移行させる。
【００７１】
第２スイッチＳＷ２を急峻にオンすると、高電圧ＶＣＡＰを保持するバックアップキャパシタＣｂから、出力端子ＶＳＹＳに接続される外部のキャパシタに大電流（突入電流）が流れるおそれがあるところ、ソフトスタート回路１２０によって第２スイッチＳＷ２を緩やかにオンすることで、大電流を抑制できる。
【００７２】
またソフトスタート電圧ＶＳＳが変化し始める時刻ｔ５の時点で、アンプ１２４はアイドル状態であり、起動が完了しているため、ソフトスタート電圧ＶＳＳに直ちに応答することができ、ソフトスタート電圧ＶＳＳに対して遅延無く、第２スイッチＳＷ２のゲート信号ＳＷ＿Ｇ２を変化させることができ、第２スイッチＳＷ２をオフ状態からオン状態に緩やかに移行させる。
【００７３】
図１３には、ソフトスタート電圧ＶＳＳの生成開始と同時の時刻ｔ５において、アンプ１２４をイネーブルとしたときの出力電圧ＶＳＹＳ’が一点鎖線で示される。アンプ１２４は、時刻ｔ５に起動し始めるため、起動が完了する時刻ｔ６までの間は、ソフトスタート電圧ＶＳＳに応答できない。したがって時刻ｔ５〜ｔ６の間は、出力端子ＶＳＹＳに電力が供給されないため、出力電圧ＶＳＹＳ’はΔＶだけさらに低下することとなる。本実施の形態では、ＰＬＰ＿ＥＮ信号に先行して、ＡＭＰ＿ＥＮ信号をアサートしてアンプ１２４を起動しておくことにより、出力電圧ＶＳＹＳのドロップ幅ΔＶを小さくできる。
【００７４】
（変形例）
図１４は、変形例に係る電源回路１００Ｂのブロック図である。図１１において充電回路１１０には、第１スイッチＳＷ１を介さずに、入力電圧ＶＩＮが供給された。これに対して図１４の変形例では、充電回路１１０の入力は、第１スイッチＳＷ１の出力側と接続されており、充電回路１１０には、第１スイッチＳＷ１を介して入力電圧ＶＩＮが供給される。その他は図１１と同様である。
【００７５】
（用途）
実施の形態に係る電源回路１００Ａ，１００Ｂ（以下、電源回路１００と総称する）は、データ記憶装置３００に用いることができる。図１５は、ＰＬＰ機能付きのデータ記憶装置３００のブロック図である。データ記憶装置３００はたとえばＳＳＤ（Solid State Drive）であり、電源回路１００、ＰＭＩＣ３０２、コントローラ３０４やＮＡＮＤメモリ３０６、キャッシュメモリ３０８、インタフェース３１０を備える。
【００７６】
データ記憶装置３００は、コンピュータに内蔵されてもよいし、ポータブルのＳＳＤであってもよい。あるいはサーバー用であってもよい。
【００７７】
電源回路１００には、ＡＣ／ＤＣコンバータやＵＳＢバス（上述の主電源１０、図１５に不図示）から、直流の入力電圧ＶＤＣを受け、ＰＭＩＣ３０２に所定の電圧レベルの電源電圧ＶＳＹＳを供給する。ＰＭＩＣ３０２は、コントローラ３０４やＮＡＮＤメモリ３０６、キャッシュメモリ３０８、インタフェース３１０に電源電圧を供給する。
【００７８】
なお電源回路１００の用途はデータ記憶装置３００に限定されず、電源遮断後にも、ある時間、電源電圧を維持すべき用途に利用できる。
【００７９】
図１６は、図１５のＰＬＰ機能付きの電源回路１００とＰＭＩＣ３０２を集積化した半導体装置２００を備えるシステム４００のブロック図である。半導体装置２００は、ＰＭＯＳトランジスタＭ１、Ｍ２、ロードスイッチコントローラ２０２、ＰＬＰコントローラ２０４、チャージポンプ回路２０６、Ａ／Ｄコンバータ２０８、内部電源２１０、クロック発生器２１２、インタフェース回路２１４、シーケンサ２１６、コンバータコントローラ２１８、２２０、ＬＤＯ（Low Drop Output）回路２２２、２２４を備える。半導体装置２００は、複数チャンネル（この例では、２チャンネルの降圧コンバータ、２チャンネルのＬＤＯ回路）の電源を含むＰＭＩＣである。
【００８０】
ＰＭＯＳトランジスタＭ１は、第１スイッチＳＷ１に相当し、ロードスイッチと称される。ロードスイッチコントローラ２０２は、図１１のコントローラ１３０の一部の機能を担っており、ＰＭＯＳトランジスタＭ１のオン、オフを制御する。またロードスイッチコントローラ２０２は、ＰＭＯＳトランジスタＭ１のバックゲートＢＧを、ＶＩＮピン、ＶＳＹＳ＿０ピンのうち、電位が高い方につなぎ替える制御を行う。
【００８１】
ＰＭＯＳトランジスタＭ１のバックゲートＢＧは、ＶＩＮピンの電圧ＶＩＮと、ＶＳＹＳ＿０ピンの電圧のＯＲ電源となっており、内部電源２１０に供給されている。ＰＭＯＳトランジスタＭ１がオンする前は、電源としてＶＩＮしか存在せず、ＰＬＰ中は、ＶＳＹＳ＿０しか存在しないため、それらのＯＲ電源ＢＧを内部電源２１０に供給することで、内部電源２１０を常時動作させることができる。
【００８２】
ＰＭＯＳトランジスタＭ２は、第２スイッチＳＷ２に相当する。ＰＬＰコントローラ２０４は、図１１のソフトスタート回路１２０およびコントローラ１３０の機能の一部に対応する。チャージポンプ回路２０６は図１１の充電回路１１０であり、外付けのフライングキャパシタＣｆを利用して、入力電圧ＶＩＮを昇圧し、バックアップキャパシタＣｂを充電する。図１６のＶＳＹＳ＿０ピンは、上述のＶＳＹＳピンに相当する。またＰＬＰコントローラ２０４は、ＰＭＯＳトランジスタＭ２のバックゲートを、ＶＳＹＳ＿０ピンとＶＣＡＰピンのうち、電位が高い方につなぎ替える制御を行う。
【００８３】
Ａ／Ｄコンバータ２０８は、キャパシタ電圧ＶＣＡＰや入力電圧ＶＩＮ、温度情報を示す電圧、第１スイッチＳＷ１に流れる電流を示す検出信号などをデジタル信号に変換する。
【００８４】
内部電源２１０は、内部電源電圧ＶＤＤを生成する電源回路に加えて、それに付随する基準電圧源、パワーオンリセット回路、ＵＶＬＯ（Under Voltage Lockout）回路、サーマルシャットダウン回路などを含む。クロック発生器２１２は、クロック信号を生成するオシレータである。
【００８５】
インタフェース回路２１４は、外部のホストコントローラ４０２やＳＳＤ−ＡＳＩＣ４０４と通信するためのインタフェースである。半導体装置２００はマスターのＰＭＩＣであり、半導体装置２００には、スレーブのＰＭＩＣが接続されてもよい。この場合、半導体装置２００は、インタフェース回路２１４を利用してスレーブのＰＭＩＣを制御する。
【００８６】
シーケンサ２１６は、外部からの指令にもとづいて、複数の電源の起動シーケンス、シャットダウンシーケンスを制御する。コンバータコントローラ２１８，２２０は、降圧コンバータを制御する。ＬＤＯ回路２２２，２２４は、定電流を制御する。降圧コンバータやＬＤＯ回路の入力端子には、ＶＳＹＳ＿０ピンの電圧が供給される。
【００８７】
実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００８８】
２  システム
１０  主電源
２０  負荷
Ｃｂ  バックアップキャパシタ
１００  電源回路
１０２  電源ＩＣ
ＳＷ１  第１スイッチ
ＳＷ２  第２スイッチ
ＶＩＮ  入力端子
ＶＳＹＳ  出力端子
６００  半導体装置
６０２  基準電圧源
Ｃ１  キャパシタ
５００  容量測定回路
５１０  電流源
Ｒ１  第１抵抗
５１２  Ｖ／Ｉ変換回路
５１４，５１６  カレントミラー回路
５２０  オシレータ
Ｒ２  第２抵抗
５２２  Ｖ／Ｉ変換回路
５２４  電流源
５２６  放電スイッチ
５２８  コンパレータ
５３０  タイマー回路
５３２  分圧回路
５３４  セレクタ
５３６  コンパレータ
５３８  カウンタ
５４０  コントローラ
５５０  カウンタ
５６０  Ａ／Ｄコンバータ
３００  データ記憶装置
３０２  ＰＭＩＣ
３０４  コントローラ
３０６  ＮＡＮＤメモリ
３０８  キャッシュメモリ
３１０  インタフェース
【図１】
2020195234.tif 000003
【図２】
2020195234.tif 000004
【図３】
2020195234.tif 000005
【図４】
2020195234.tif 000006
【図５】
2020195234.tif 000007
【図６】
2020195234.tif 000008
【図７】
2020195234.tif 000009
【図８】
2020195234.tif 000010
【図９】
2020195234.tif 000011
【図１０】
2020195234.tif 000012
【図１１】
2020195234.tif 000013
【図１２】
2020195234.tif 000014
【図１３】
2020195234.tif 000015
【図１４】
2020195234.tif 000016
【図１５】
2020195234.tif 000017
【図１６】
2020195234.tif 000018