(57)【要約】【課題】半導体装置の性能を向上させる。【解決手段】容量素子またはバイポーラトランジスタなどの半導体素子が形成される領域２Ａおよび領域３Ａを電気的に分離するための領域１Ａが設けられている。ｐ型の半導体基板ＳＵＢ上にはｎ型の半導体層ＥＰが形成されている。領域１Ａにおいて、半導体基板ＳＵＢ内にはｐ型の埋め込み層ＰＢＬが形成され、埋め込み層ＰＢＬに接するように、半導体層ＥＰの表面から内部に亘ってｐ型の分離層ＰｉＳＯが形成されている。ここで、分離層ＰｉＳＯ上には、絶縁膜ＩＦ１および絶縁膜ＩＦ２を含む容量絶縁膜を介して、上部電極ＵＥ１が形成されている。そして、領域１Ａにおいて、分離層ＰｉＳＯを下部電極として、上部電極ＵＥ１、上記容量絶縁膜および上記下部電極を含む容量素子が形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１半導体素子が形成される第２領域と、第２半導体素子が形成される第３領域と、前記第２領域および前記第３領域を電気的に絶縁するための第１領域と、を備える半導体装置であって、
第１導電型の半導体基板と、
前記半導体基板上に形成され、且つ、前記第１導電型と反対の第２導電型である半導体層と、
前記第１領域において、前記半導体基板内に形成された前記第１導電型の第１埋め込み層と、
前記第１領域において、前記第１埋め込み層に接するように、前記半導体層の表面から内部に亘って形成された前記第１導電型の分離層と、
を有し、
前記分離層上には、第１容量絶縁膜を介して第１上部電極が形成され、
前記第１領域において、前記分離層を第１下部電極として、前記第１上部電極、前記第１容量絶縁膜および前記第１下部電極を含む第１容量素子が形成されている、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１上部電極は、第１側面、および、前記第１側面よりも前記分離層と前記半導体層との境界の近くに位置し、且つ、前記第１側面と反対側の第２側面を有し、
前記第１領域において、前記分離層内には、その周囲の前記分離層よりも高い欠陥密度を有する欠陥領域が形成され、
前記第１側面は、前記欠陥領域に平面視において重ならない位置に設けられている、
半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記欠陥領域から前記分離層と前記半導体層との境界までの距離をＬＡとした場合、前記第１側面は、前記欠陥領域から（１／８）×ＬＡ以上の位置に設けられている、半導体装置。
【請求項４】
請求項２記載の半導体装置において、
前記第２側面は、前記分離層と前記半導体層との境界よりも前記分離層の内側の位置に設けられている、半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第１領域において、前記分離層内には、その周囲の前記分離層よりも高い欠陥密度を有する欠陥領域が形成され、
前記欠陥領域から前記分離層と前記半導体層との境界までの距離をＬＡとした場合、前記第２側面は、前記欠陥領域から（３／４）×ＬＡ以下の位置に設けられている、半導体装置。
【請求項６】
請求項２記載の半導体装置において、
前記第２側面は、前記分離層と前記半導体層との境界上、または、前記分離層と前記半導体層との境界よりも前記分離層の外側の位置に設けられている、半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記第１上部電極は、電源電位配線に電気的に接続され、
前記分離層は、基準電位配線に電気的に接続されている、半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第１領域において、前記分離層内には、前記分離層よりも高い不純物濃度を有する第１拡散領域が形成され、
前記第１拡散領域上には、第１プラグが設けられ、
前記分離層内は、前記第１プラグおよび前記第１拡散領域を介して前記基準電位配線に電気的に接続されている、半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記第１領域のうち前記第１プラグが設けられていない箇所において、前記第１拡散領域上に、前記第１容量絶縁膜および前記第１上部電極が形成されている、半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記第２領域において、前記半導体層内には、前記半導体層よりも高い不純物濃度を有する前記第２導電型のウェル領域が形成され、
前記ウェル領域上には、第２容量絶縁膜を介して第２上部電極が形成され、
前記第２領域において、前記ウェル領域を第２下部電極として、前記第２上部電極、前記第２容量絶縁膜および前記第２下部電極を含む第２容量素子が、前記第１半導体素子として形成されている、半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記第３領域において、前記半導体層内には、前記半導体層よりも高い不純物濃度を有する前記第２導電型のコレクタ領域と、前記第１導電型のベース領域とが形成され、
前記ベース領域内には、前記第２導電型のエミッタ領域が形成され、
前記第３領域において、前記コレクタ領域、前記ベース領域および前記エミッタ領域を含むバイポーラトランジスタが、前記第２半導体素子として形成されている、半導体装置。
【請求項１２】
第１半導体素子が形成される第２領域と、第２半導体素子が形成される第３領域と、前記第２領域および前記第３領域を電気的に絶縁するための第１領域と、を備える半導体装置の製造方法であって、
（ａ）第１導電型の半導体基板を準備する工程、
（ｂ）前記第１領域において、前記半導体基板内に、前記第１導電型の第１埋め込み層を形成する工程、
（ｃ）前記第１、第２および第３領域において、前記半導体基板上に、前記第１導電型と反対の第２導電型である半導体層を形成する工程、
（ｄ）前記第１領域において、前記第１埋め込み層の上方の前記半導体層内に、イオン注入法によって、前記第１導電型の分離層を形成する工程、
（ｅ）前記分離層が前記第１埋め込み層に達するように、前記半導体基板に対して熱処理を行うことで、前記第１埋め込み層および前記分離層に含まれる不純物を、前記半導体層の厚さ方向および前記厚さ方向と垂直な方向に拡散させる工程、
（ｆ）前記（ｅ）工程後に、前記分離層上に、第１容量絶縁膜を形成する工程、
（ｇ）前記第１容量絶縁膜上に、第１上部電極を形成する工程、
を有し、
前記第１領域において、前記分離層を第１下部電極として、前記第１上部電極、前記第１容量絶縁膜および前記第１下部電極を含む第１容量素子が形成される、半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記（ｇ）工程後において、前記第１上部電極は、第１側面、および、前記第１側面よりも前記分離層と前記半導体層との境界の近くに位置し、且つ、前記第１側面と反対側の第２側面を有し、
前記第１側面は、前記分離層のうち、前記（ｄ）工程でイオン注入を行った箇所に平面視において重ならない位置に設けられている、半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記厚さ方向と垂直な方向において、前記（ｅ）工程の前記熱処理前の前記分離層の端部から、前記（ｅ）工程の前記熱処理後の前記分離層の端部までの距離をＬＡとした場合、前記第１側面は、前記熱処理前の前記分離層の端部から（１／８）×ＬＡ以上の位置に設けられている、半導体装置の製造方法。
【請求項１５】
請求項１３記載の半導体装置の製造方法において、
前記第２側面は、前記分離層と前記半導体層との境界よりも前記分離層の内側の位置に設けられている、半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記厚さ方向と垂直な方向において、前記（ｅ）工程の前記熱処理前の前記分離層の端部から、前記（ｅ）工程の前記熱処理後の前記分離層の端部までの距離をＬＡとした場合、前記第２側面は、前記熱処理前の前記分離層の端部から（３／４）×ＬＡ以下の位置に設けられている、半導体装置の製造方法。
【請求項１７】
請求項１３記載の半導体装置の製造方法において、
前記第２側面は、前記分離層と前記半導体層との境界上、または、前記分離層と前記半導体層との境界よりも前記分離層の外側の位置に設けられている、半導体装置の製造方法。
【請求項１８】
請求項１２記載の半導体装置の製造方法において、
（ｈ）前記（ｅ）工程と前記（ｆ）工程の間に、前記第１領域において、前記分離層内に、前記分離層よりも高い不純物濃度を有する第１拡散領域を形成する工程、
（ｉ）前記（ｇ）工程後に、前記第１拡散領域に接続する第１プラグを形成し、前記第１上部電極に接続する第２プラグを形成する工程、
（ｊ）前記（ｉ）工程後に、前記第１プラグに接続する基準電位配線を形成し、前記第２プラグに接続する電源電位配線を形成する工程、
を更に有する、半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、
前記第１領域のうち前記第１プラグが設けられていない箇所において、前記第１拡散領域上に、前記第１容量絶縁膜および前記第１上部電極が形成されている、半導体装置の製造方法。
【請求項２０】
請求項１２記載の半導体装置の製造方法において、
（ｋ）前記（ｃ）工程と前記（ｅ）工程との間に、前記第２領域における前記半導体層内に、前記半導体層よりも高い不純物濃度を有する前記第２導電型のウェル領域を形成し、前記第３領域における前記半導体層内に、前記半導体層よりも高い不純物濃度を有する前記第２導電型のコレクタ領域を形成する工程、
（ｌ）前記（ｅ）工程と前記（ｆ）工程との間に、前記第３領域における前記半導体層内に、前記第１導電型のベース領域を形成し、前記ベース領域内に、前記第２導電型のエミッタ領域を形成する工程、
を更に有し、
前記（ｆ）工程において、前記ウェル領域上には、第２容量絶縁膜が形成され、
前記（ｇ）工程において、前記第２容量絶縁膜には、第２上部電極が形成され、
前記第２領域において、前記ウェル領域を第２下部電極として、前記第２上部電極、前記第２容量絶縁膜および前記第２下部電極を含む第２容量素子が、前記第１半導体素子として形成され、
前記第３領域において、前記コレクタ領域、前記ベース領域および前記エミッタ領域を含むバイポーラトランジスタが、前記第２半導体素子として形成される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、不純物領域からなる素子分離領域を備えた半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
近年、車載向けの半導体装置（半導体チップ）において、ＥＭＣ（ElectroMagnetic Compatibility）耐性のような電磁妨害を受けても正常に動作する性能が求められている。ＥＭＣ耐性を向上させる方法として、電源電位（Ｖｄｄ）と基準電位（Ｖｓｓ、ＧＮＤ）との間に容量を設けることによって、電源配線に入ったノイズ（電磁妨害）を減衰させることができる。従って、半導体装置内に形成される容量素子を増やし、できる限り大容量化を行うことが求められる。
【０００３】
一方で、半導体基板に設けられた容量素子およびトランジスタなどを含む複数の半導体素子を電気的に分離する方法として、半導体基板の表面付近に酸化シリコン膜からなる絶縁分離部を設ける技術、および、ＰＮ接合によって素子分離領域を形成する技術がある。
【０００４】
例えば、特許文献１には、半導体基板の表面付近に設けられた絶縁分離部の内部に溝を形成し、上記溝内に容量素子の下部電極を形成し、上記下部電極上に容量絶縁膜および上部電極を形成する技術が開示されている。
【０００５】
また、特許文献２には、ｐ型の半導体基板上にｎ型のエピタキシャル層を設け、上記エピタキシャル層内に複数の半導体素子を形成する技術が開示されている。そして、上記エピタキシャル層の表面から半導体基板に亘ってｐ型の不純物領域を設けることで、複数の半導体素子を電気的に分離する素子分離領域を形成する技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−１４８４８０号公報
【特許文献２】特開２０１６−１７９３３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
大容量の半導体装置を製造し、半導体装置の性能を向上させるためには、半導体基板に形成される容量素子の数を増やせばよいが、そうすると半導体装置のチップサイズが大きくなり、半導体装置の微細化が阻害される。他の方法としては、既存の容量素子の各々の容量絶縁膜の厚さを薄くすることで、単位容量の値を増加させることができるが、それによって耐圧が低下するため、容量素子の信頼性を保てない恐れがある。
【０００８】
そこで、特許文献１のように、通常は半導体素子が形成されない絶縁分離部に容量素子を形成することで、半導体装置の微細化を図ると共に、半導体装置全体の容量を増やすことも考えられる。しかしながら、特許文献１のような容量素子を製造するためには、既存の製造工程だけでなく、追加の製造工程が必要となるため、製造コストが増加するという問題がある。
【０００９】
その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。
【課題を解決するための手段】
【００１０】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
一実施の形態である半導体装置は、第１半導体素子が形成される第２領域と、第２半導体素子が形成される第３領域と、第２領域および第３領域を電気的に絶縁するための第１領域とを備える。また、半導体装置は、第１導電型の半導体基板と、半導体基板上に形成され、且つ、第１導電型と反対の第２導電型である半導体層と、第１領域において、半導体基板内に形成された第１導電型の第１埋め込み層と、第１領域において、第１埋め込み層に接するように、半導体層の表面から内部に亘って形成された第１導電型の分離層とを有する。ここで、分離層上には、第１容量絶縁膜を介して第１上部電極が形成され、第１領域において、分離層を第１下部電極として、第１上部電極、第１容量絶縁膜および第１下部電極を含む第１容量素子が形成されている。
【発明の効果】
【００１２】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１の半導体装置を示す断面図である。
【図２】実施の形態１の半導体装置を示す平面図である。
【図３】実施の形態１の半導体装置を示す平面図である。
【図４】比較例の半導体装置を示す断面図である。
【図５】実施の形態１の半導体装置である半導体チップの全体レイアウトを示す平面図である。
【図６】実施の形態１の半導体装置を示す拡大断面図である。
【図７】本願発明者が行ったシミュレーションの結果を示すグラフである。
【図８】実施の形態１の半導体装置の製造工程を示す断面図である。
【図９】図８に続く製造工程を示す断面図である。
【図１０】図９の製造工程が終了した際の平面図である。
【図１１】図９に続く製造工程を示す断面図である。
【図１２】図１１の製造工程が終了した際の平面図である。
【図１３】図１１に続く製造工程を示す断面図である。
【図１４】図１３に続く製造工程を示す断面図である。
【図１５】図１４に続く製造工程を示す断面図である。
【図１６】図１５に続く製造工程を示す断面図である。
【図１７】実施の形態２の半導体装置を示す拡大断面図である。
【図１８】実施の形態３の半導体装置を示す拡大断面図である。
【発明を実施するための形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１６】
また、実施の形態で用いる図面においては、図面を見易くするために、断面図であってもハッチングを省略する場合もあるし、平面図であってもハッチングを付す場合もある。
【００１７】
（実施の形態１）
以下に、図面を参照しながら本実施の形態の半導体装置について説明する。本実施の形態の半導体装置は、従来であれば容量素子またはトランジスタなどの半導体素子が形成されない素子分離領域１Ａにおいて、ｐ型の不純物領域である分離層ＰｉＳＯを用いた容量素子を有している。
【００１８】
＜半導体装置の構造＞
以下に、図１〜図３を用いて、本実施の形態の半導体装置の構造について詳細に説明する。図１は、半導体装置の断面構造を示し、図２および図３に示されるＡ−Ａ線に沿った断面図である。図２は、半導体装置の平面構造を示し、図１に示されるｎ型の半導体層ＥＰの表面付近に形成されている各不純物領域の相対的な位置を示している。図３は、半導体装置の平面構造を示し、図１に示される導電性膜ＦＧからなる各電極、および、第１配線層Ｍ１に形成されている各配線の相対的な位置を示している。また、図３では、導電性膜ＦＧからなる各電極が破線で示されている。なお、図２および図３は平面図であるが、図面を見易くするため、分離層ＰｉＳＯにハッチングを付している。
【００１９】
図１には、半導体素子である容量素子が形成される領域（容量素子形成領域）２Ａ、半導体素子であるＮＰＮバイポーラトランジスタが形成される領域（バイポーラトランジスタ形成領域）３Ａ、および、各半導体素子を電気的に分離するための領域（素子分離領域）１Ａが示されている。本実施の形態の半導体装置は、これらの領域１Ａ〜３Ａを備え、ここでは説明しないが、領域１Ａ〜３Ａ以外の他の領域に形成されている他の半導体素子（ＭＯＳトランジスタ、抵抗素子など）も含む。
【００２０】
図１に示されるように、ｐ型の半導体基板ＳＵＢ上には、ｎ型の不純物が導入された半導体層ＥＰが形成されている。半導体基板ＳＵＢおよび半導体層ＥＰを構成する材料は、例えばシリコンであり、半導体層ＥＰは、エピタキシャル成長法によって形成された不純物領域であり、例えば１０μｍの厚さを有する。
【００２１】
半導体層ＥＰの表面には、複数の絶縁分離部ＬＯＣが形成されている。複数の絶縁分離部ＬＯＣの各々は、半導体層ＥＰの一部を選択的に熱酸化することで形成される酸化シリコン膜を含み、ＬＯＣＯＳ（LOCal Oxidation of Silicon）構造を成している。また、絶縁分離部ＬＯＣの厚さは、例えば１５０〜３００ｎｍである。なお、絶縁分離部ＬＯＣは、ＳＴＩ（Shallow Trench Isolation）構造であってもよい。ＳＴＩ構造は、半導体層ＥＰに形成された溝内に、酸化シリコン膜などの絶縁膜が埋め込まれた構造である。
【００２２】
≪素子分離領域である領域１Ａの構造≫
領域１Ａにおいて、半導体基板ＳＵＢには、半導体基板ＳＵＢと半導体層ＥＰとの境界を跨ぐように、ｐ型の埋め込み層ＰＢＬが形成されている。埋め込み層ＰＢＬは、半導体基板ＳＵＢよりも高い不純物濃度を有する不純物領域である。
【００２３】
埋め込み層ＰＢＬに接するように、半導体層ＥＰの表面から内部に亘ってｐ型の分離層ＰｉＳＯが形成されている。分離層ＰｉＳＯは、埋め込み層ＰＢＬよりも高い不純物濃度を有する不純物領域である。分離層ＰｉＳＯには、分離層ＰｉＳＯの一部としてｐ型の拡散領域ＰＭが形成されている。拡散領域ＰＭは、分離層ＰｉＳＯよりも高い不純物濃度を有する不純物領域であり、主に、後述のプラグＰＧと分離層ＰｉＳＯとの間の接触抵抗を低くするために設けられている。また、図２および図３に示されるように、拡散領域ＰＭを含む分離層ＰｉＳＯは、平面視において、領域２Ａおよび領域３Ａの各々を囲んでいる。
【００２４】
また、分離層ＰｉＳＯは、図１において破線で示される欠陥領域ＤＲを有する。欠陥領域ＤＲは、分離層ＰｉＳＯを形成するためのイオン注入が行われた領域であり、例えば導電性膜ＦＧ（上部電極ＵＥ１）の直下の分離層ＰｉＳＯのような、その周囲の分離層ＰｉＳＯよりも高い欠陥密度を有する領域である。また、拡散領域ＰＭは、欠陥領域ＤＲの一部に形成されている。
【００２５】
半導体層ＥＰ上には、例えば酸化シリコン膜のような絶縁膜ＩＦ１が形成されている。絶縁膜ＩＦ１は、複数の絶縁分離部ＬＯＣの各々の間に設けられ、例えば５０〜８０ｎｍの厚さを有する。
【００２６】
絶縁膜ＩＦ１および絶縁分離部ＬＯＣの一部の各々の上面には、例えば窒化シリコン膜のような絶縁膜ＩＦ２が形成されている。絶縁膜ＩＦ２の厚さは、例えば１００〜３００ｎｍである。絶縁膜ＩＦ２上には、例えばｎ型の不純物が導入された多結晶シリコン膜からなる導電性膜ＦＧが形成されている。導電性膜ＦＧの厚さは、例えば１００〜３００ｎｍである。
【００２７】
導電性膜ＦＧ上には、例えば酸化シリコン膜のような層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬには、複数のコンタクトホールが形成されており、上記複数のコンタクトホールの各々の内部には、タングステン膜を主体とするプラグＰＧが埋め込まれている。プラグＰＧは、具体的に、例えばバリアメタル膜および上記タングステン膜を有し、上記バリアメタル膜は、例えばチタン膜および窒化チタン膜の積層膜である。領域１Ａにおいて、一部のプラグＰＧは導電性膜ＦＧに接続され、他の一部のプラグＰＧは拡散領域ＰＭに接続されている。
【００２８】
層間絶縁膜ＩＬ上には、第１配線層Ｍ１が設けられ、第１配線層Ｍ１には複数の配線が形成されている。これらの複数の配線の各々は、アルミニウム膜を主体とし、具体的に、例えば第１バリアメタル膜、上記第１バリアメタル膜上に形成された上記アルミニウム膜、および、上記アルミニウム膜上に形成された第２バリアメタル膜を有する。上記第１バリアメタル膜および上記第２バリアメタル膜は、例えばチタン膜および窒化チタン膜の積層膜である。
【００２９】
領域１Ａにおいて、第１配線層Ｍ１には、電源電位（Ｖｄｄ）を供給するための電源電位配線ＷＤと、基準電位（Ｖｓｓ、ＧＮＤ）を供給するための基準電位配線ＷＳとが設けられている。電源電位配線ＷＤは、プラグＰＧを介して導電性膜ＦＧに電気的に接続され、基準電位配線ＷＳは、プラグＰＧおよび拡散領域ＰＭを介して分離層ＰｉＳＯに電気的に接続されている。このため、半導体基板ＳＵＢには、分離層ＰｉＳＯおよび埋め込み層ＰＢＬと共に基準電位（Ｖｓｓ、ＧＮＤ）が印加される。従って、分離層ＰｉＳＯによって、領域２Ａおよび領域３Ａのように、領域１Ａ以外の半導体層ＥＰに形成されている半導体素子を、電気的に分離させることができる。
【００３０】
また、導電性膜ＦＧに電源電位（Ｖｄｄ）が供給され、分離層ＰｉＳＯに基準電位（Ｖｓｓ、ＧＮＤ）が供給されていることから、領域１Ａにおいて、導電性膜ＦＧを上部電極ＵＥ１とし、絶縁膜ＩＦ２および絶縁膜ＩＦ１を容量絶縁膜とし、分離層ＰｉＳＯを下部電極とする容量素子が形成されている。なお、容量値として使用されるのは、上部電極ＵＥ１の直下の領域であり、絶縁膜ＩＦ２および絶縁膜ＩＦ１だけでなく、絶縁分離部ＬＯＣの一部も容量絶縁膜の一部として使用される。ただし、絶縁分離部ＬＯＣの一部を介して得られる容量値は、容量絶縁膜の厚さが厚くなることから、微量である。また、絶縁分離部ＬＯＣがＬＯＣＯＳ構造である場合、絶縁分離部ＬＯＣの端部にはバーズピークが発生しているが、本実施の形態では、このようなバーズピークも絶縁分離部ＬＯＣの一部として定義する。
【００３１】
本実施の形態の主な特徴は、以下で説明する領域２Ａの容量素子とは別に、領域１Ａに分離層ＰｉＳＯを用いた追加の容量素子を設けることであるが、このような特徴の詳細については、後で説明する。
【００３２】
≪容量素子形成領域である領域２Ａの構造≫
領域２Ａにおいて、半導体層ＥＰには、ｎ型のウェル領域ＮＷが形成されている。ウェル領域ＮＷは、半導体層ＥＰよりも高い不純物濃度を有する不純物領域である。また、ウェル領域ＮＷの一部には、ｎ型の拡散領域ＮＭが形成されている。拡散領域ＮＭは、ウェル領域ＮＷよりも高い不純物濃度を有する不純物領域であり、主に、後述の導電性膜ＦＧとウェル領域ＮＷとの間の接触抵抗を低くするために設けられている。
【００３３】
ウェル領域ＮＷ上には、領域１Ａと同様な、絶縁膜ＩＦ１、絶縁膜ＩＦ２および導電性膜ＦＧが形成されている。領域２Ａの一部では、絶縁膜ＩＦ１および絶縁膜ＩＦ２に開口部が設けられており、この開口部の内部には、拡散領域ＮＭに接するように導電性膜ＦＧが埋め込まれている。領域２Ａにおける導電性膜ＦＧは、基準電位配線ＷＳと拡散領域ＮＭとの間の接続部を構成している。
【００３４】
導電性膜ＦＧ上には、層間絶縁膜ＩＬが形成され、層間絶縁膜ＩＬには、導電性膜ＦＧに接続されるプラグＰＧが形成されている。
【００３５】
層間絶縁膜ＩＬ上には、第１配線層Ｍ１が設けられ、領域２Ａにおいて、第１配線層Ｍ１には、電源電位配線ＷＤおよび基準電位配線ＷＳが設けられている。電源電位配線ＷＤは、プラグＰＧを介して、絶縁膜ＩＦ２上に形成された導電性膜ＦＧに電気的に接続され、基準電位配線ＷＳは、プラグＰＧを介して、拡散領域ＮＭに直接接している導電性膜ＦＧに電気的に接続されている。このため、ウェル領域ＮＷには、基準電位（Ｖｓｓ、ＧＮＤ）が供給されている。
【００３６】
このように、領域２Ａにおいて、電源電位配線ＷＤに接続されている導電性膜ＦＧを上部電極ＵＥ２とし、絶縁膜ＩＦ２および絶縁膜ＩＦ１を容量絶縁膜とし、ウェル領域ＮＷを下部電極とする容量素子が形成されている。
【００３７】
≪バイポーラトランジスタ形成領域である領域３Ａの構造≫
領域３Ａにおいて、半導体基板ＳＵＢには、半導体基板ＳＵＢと半導体層ＥＰとの境界を跨ぐように、ｎ型の埋め込み層ＮＢＬが形成されている。埋め込み層ＮＢＬは、半導体層ＥＰよりも高い不純物濃度を有する不純物領域である。
【００３８】
埋め込み層ＮＢＬの上方の半導体層ＥＰには、埋め込み層ＮＢＬに接するように、ｎ型のコレクタ領域ＮＣが形成されている。コレクタ領域ＮＣは、埋め込み層ＮＢＬよりも高い不純物濃度を有する不純物領域である。コレクタ領域ＮＣの一部には、ｎ型の拡散領域ＮＭが形成されている。拡散領域ＮＭは、コレクタ領域ＮＣよりも高い不純物濃度を有する不純物領域であり、主に、後述の導電性膜ＦＧ（コレクタ電極ＣＥ）とコレクタ領域ＮＣとの間の接触抵抗を低くするために設けられている。
【００３９】
また、コレクタ領域ＮＣと離間した位置における半導体層ＥＰには、２つのｐ型の拡散領域ＰＭ、ｐ型のベース領域ＰＢおよびｎ型のエミッタ領域ＮＥが形成されている。ベース領域ＰＢは、断面視において２つの拡散領域ＰＭに挟まれた位置に形成されており、拡散領域ＰＭよりも低い不純物濃度を有する不純物領域である。また、エミッタ領域ＮＥは、ベース領域ＰＢに形成されており、半導体層ＥＰよりも高い不純物濃度を有する不純物領域である。
【００４０】
このように、領域３Ａにおいて、コレクタ領域ＮＣおよび半導体層ＥＰをコレクタとし、ベース領域ＰＢをベースとし、エミッタ領域ＮＥをエミッタとするＮＰＮバイポーラトランジスタが形成されている。
【００４１】
上記ＮＰＮバイポーラトランジスタを含む半導体層ＥＰ上には、領域１Ａまたは領域２Ａと同様な、絶縁膜ＩＦ１、絶縁膜ＩＦ２および導電性膜ＦＧが形成されている。エミッタ領域ＮＥの直上では、絶縁膜ＩＦ１および絶縁膜ＩＦ２に開口部が設けられており、この開口部の内部には、エミッタ領域ＮＥに接するように導電性膜ＦＧ（エミッタ電極ＥＥ）が埋め込まれている。また、コレクタ領域ＮＣ内の拡散領域ＮＭの直上においても、絶縁膜ＩＦ１および絶縁膜ＩＦ２に開口部が設けられており、この開口部の内部には、拡散領域ＮＭに接するように導電性膜ＦＧ（コレクタ電極ＣＥ）が埋め込まれている。
【００４２】
また、図３に示されるように、コレクタ電極ＣＥは、平面視において領域３Ａの外周を取り囲むように配置され、絶縁膜ＩＦ１および絶縁膜ＩＦ２を介して半導体層ＥＰ上に形成されている。このため、コレクタ電極ＣＥは、半導体層ＥＰの表面が反転することを防止するための反転防止プレートとしての役割も果たす。
【００４３】
エミッタ電極ＥＥ上およびコレクタ電極ＣＥ上には、層間絶縁膜ＩＬが形成され、層間絶縁膜ＩＬには、ベース領域ＰＢ、エミッタ電極ＥＥおよびコレクタ電極ＣＥにそれぞれ接続されるプラグＰＧが形成されている。
【００４４】
層間絶縁膜ＩＬ上には、第１配線層Ｍ１が設けられ、領域３Ａにおいて、第１配線層Ｍ１には、プラグＰＧを介してコレクタ電極ＣＥに電気的に接続されるコレクタ配線ＷＣ、プラグＰＧを介してエミッタ電極ＥＥに電気的に接続されるエミッタ配線ＷＥ、および、プラグＰＧを介して拡散領域ＰＭに電気的に接続されるベース配線ＷＢが設けられている。従って、コレクタ領域ＮＣは、コレクタ配線ＷＣに電気的に接続され、エミッタ領域ＮＥは、エミッタ配線ＷＥに電気的に接続され、ベース領域ＰＢは、プラグＰＧおよび拡散領域ＰＭを介してベース配線ＷＢに電気的に接続される。
【００４５】
＜比較例について＞
以下に、図４を用いて、比較例の半導体装置の構造について説明する。図４は、本実施の形態の図１に対応する箇所の断面図である。
【００４６】
比較例では、本実施の形態と同様に、領域２Ａに容量素子が形成され、領域３ＡにＮＰＮバイポーラトランジスタが形成され、領域２Ａと領域３Ａとの間に、素子分離領域である領域１Ａが設けられている。また、比較例の領域１Ａでは、分離層ＰｉＳＯは、拡散領域ＰＭおよびプラグＰＧを介して基準電位配線ＷＳに電気的に接続されており、半導体基板ＳＵＢには、分離層ＰｉＳＯおよび埋め込み層ＰＢＬと共に基準電位（Ｖｓｓ、ＧＮＤ）が印加される。従って、領域２Ａおよび領域３Ａは、分離層ＰｉＳＯによって電気的に分離されている。
【００４７】
しかしながら、比較例では、本実施の形態と異なり、領域１Ａには分離層ＰｉＳＯを用いた容量素子が形成されていない。このため、例えば車載用の半導体装置を製造し、ＥＭＣ耐性の向上を図る目的で容量を大きくしたいと考えた場合、領域２Ａのような容量素子が形成される領域を増やす必要があり、チップサイズが大幅に拡大するという問題がある。また、容量絶縁膜の厚さを薄くすることで、単位容量の値を増加させると、容量素子の信頼性を保てない恐れがある。
【００４８】
＜半導体装置の主な特徴＞
以下に、本実施の形態の半導体装置の主な特徴について説明する。
【００４９】
上述のように、本実施の形態では、素子分離領域である領域１Ａにおいて、導電性膜ＦＧを上部電極ＵＥ１とし、絶縁膜ＩＦ２および絶縁膜ＩＦ１を容量絶縁膜とし、分離層ＰｉＳＯを下部電極とする容量素子が形成されている。このため、比較例で説明したような種々の問題を抱えることなく、容量の増加を行うことができる。
【００５０】
図５は、本実施の形態の半導体装置である半導体チップＣＨＰの全体的なレイアウトを示す平面図である。図５において、破線で示された領域は、領域１Ａ〜３Ａを含む製品領域（アクティブ領域）ＡＲであり、スクライブ領域（非アクティブ領域）ＮＡＲを囲み、且つ、製品領域ＡＲと半導体チップＣＨＰの端部との間に位置する領域は、スクライブ領域（非アクティブ領域）ＮＡＲである。また、分離層ＰｉＳＯが形成される領域１Ａは、太い実線で示されている。領域１Ａは、領域２Ａと領域３Ａとの間だけでなく、その他の領域に形成される種々の半導体素子を、それぞれ電気的に分離するために使用されている。
【００５１】
このように、図１〜図３を用いて説明した領域１Ａの容量素子を、図５のように半導体チップＣＨＰ全体に設けることで、容量素子形成領域である領域２Ａの面積を増やすことなく、効率的に容量を増加させることができる。
【００５２】
例えば、比較例の半導体装置において得られる容量値（領域２Ａの容量値）が、３ｐＦ程度であった場合、本実施の形態の半導体装置において得られる容量値（領域１Ａおよび領域２Ａの合計の容量値）は、１０ｐＦ以上となる。
【００５３】
また、分離層ＰｉＳＯ、埋め込み層ＰＢＬおよび半導体基板ＳＵＢには、基準電位（Ｖｓｓ、ＧＮＤ）が供給されていることから、本実施の形態の分離層ＰｉＳＯは、本来の役割である、領域２Ａおよび領域３Ａを電気的に分離するための素子分離層としても機能している。
【００５４】
すなわち、本実施の形態の半導体装置においては、分離層ＰｉＳＯに素子分離層としての機能を備えさせつつ、容量を増加させることができる。このため、半導体装置の微細化を阻害することなく、半導体装置の性能を向上させることができる。
【００５５】
図６は、領域１Ａの容量素子が形成されている箇所を拡大して示した断面図であり、後で説明する図１１などの製造工程と関連している。図６に示される距離ＬＡは、イオン注入を行った直後の分離層ＰｉＳＯの端部、すなわち熱処理前の分離層ＰｉＳＯの端部から、熱処理後の分離層ＰｉＳＯの端部までの距離を表している。言い換えれば、距離ＬＡは、欠陥領域ＤＲから分離層ＰｉＳＯと半導体層ＥＰとの境界までの距離である。なお、本実施の形態における「分離層ＰｉＳＯの端部」および「距離ＬＡ」は、それぞれ水平方向（例えば半導体層ＥＰの厚さ方向と垂直な方向）における「端部」および「距離」である。
【００５６】
上部電極ＵＥ１は、側面ＳＳ１、および、側面ＳＳ１と反対型の側面ＳＳ２を有する。側面ＳＳ１は、側面ＳＳ２よりも拡散領域ＰＭおよび欠陥領域ＤＲの近くに位置し、側面ＳＳ２よりも分離層ＰｉＳＯと半導体層ＥＰとの境界から離れている。言い換えれば、側面ＳＳ２は、側面ＳＳ１よりも拡散領域ＰＭおよび欠陥領域ＤＲから離れており、側面ＳＳ１よりも分離層ＰｉＳＯと半導体層ＥＰとの境界の近くに位置している。
【００５７】
本実施の形態において、上部電極ＵＥ１の側面ＳＳ１は、高い欠陥密度を有する欠陥領域ＤＲから離れて位置しており、欠陥領域ＤＲに平面視において重ならないように位置している。すなわち、上部電極ＵＥ１の側面ＳＳ１は、拡散領域ＰＭの直上には位置しておらず、拡散領域ＰＭに平面視において重ならないように位置している。より好ましくは、上部電極ＵＥ１の側面ＳＳ１は、欠陥領域ＤＲから（１／８）×距離ＬＡ以上の位置に設けられ、図６では、欠陥領域ＤＲから（１／８）×距離ＬＡの位置に設けられている。
【００５８】
これは、分離層ＰｉＳＯを形成するためのイオン注入が行われた欠陥領域ＤＲの表面はダメージを受けており、欠陥領域ＤＲには高い密度の欠陥が存在しているため、このような箇所に絶縁膜ＩＦ１のような容量絶縁膜を設けた場合、容量絶縁膜の膜質が劣化している恐れがある。従って、本実施の形態では、欠陥領域ＤＲの直上には上部電極ＵＥ１が設けられていない。そして、イオン注入時におけるマスクずれを考慮して、上部電極ＵＥ１の側面ＳＳ１は、欠陥領域ＤＲから（１／８）×距離ＬＡ以上の位置に設定されている。これにより、容量絶縁膜の膜質を良好に保つことができる。
【００５９】
また、上部電極ＵＥ１の側面ＳＳ２は、半導体層ＥＰの直上には位置しておらず、分離層ＰｉＳＯと半導体層ＥＰとの境界よりも分離層ＰｉＳＯの内側に設けられている。より好ましくは、上部電極ＵＥ１の側面ＳＳ２は、欠陥領域ＤＲから（３／４）×距離ＬＡ以下の位置に設けられ、図６では、欠陥領域ＤＲから（３／４）×距離ＬＡの位置に設けられている。このような理由を、図７を用いて以下に説明する。
【００６０】
図７は、分離層ＰｉＳＯと半導体層ＥＰとの境界付近におけるリーク電流および耐圧の関係について、本願発明者が行ったシミュレーションの結果を示すグラフである。図７の縦軸は、分離層ＰｉＳＯと半導体層ＥＰとの境界に発生しているリーク電流を示し、図７の横軸は、上部電極ＵＥ１および半導体層ＥＰに印加される電圧を示している。なお、ここでは、図７に示される４つのグラフのうち、実施の形態１および比較例のグラフについて説明するが、実施の形態２および実施の形態３のグラフについては、後で説明する。
【００６１】
本実施の形態では、分離層ＰｉＳＯと半導体層ＥＰとの境界付近において、絶縁分離部ＬＯＣの形成を省略し、この省略した領域に容量素子を形成している。従って、この省略した領域に上部電極ＵＥ１が形成されているので、上部電極ＵＥ１および半導体層ＥＰに印加された電圧によって、分離層ＰｉＳＯと半導体層ＥＰとの境界に電界集中が起き易くなっており、分離層ＰｉＳＯと半導体層ＥＰと間の耐圧が低下し易くなっている。
【００６２】
例えば、図７に示される比較例のグラフでは、本実施の形態のような容量素子が存在していないため、半導体層ＥＰに印加される電圧が変化しても、リーク電流の増加は極微量である。
【００６３】
これに対して、実施の形態１のグラフでは、上部電極ＵＥ１および半導体層ＥＰに印加される電圧が４３Ｖを超えた辺りから、リーク電流が徐々に増加している。そのため、高電圧領域における半導体装置の信頼性という観点からは、比較例の半導体装置は優れている。
【００６４】
しかしながら、上述のように、本実施の形態の半導体装置では、領域１Ａを効率的に利用することで、容量を増加させることができる。特に、４３Ｖ以下の場合には、リーク電流の増加が比較例とほぼ同じ状態で、容量を増加させることができる。また、製品の仕様によっては、４３Ｖを超えた点におけるリーク電流の値が許容範囲である場合もある。更に、図７に示されるように、リーク電流の増加が急激ではないので、耐圧低下による降伏は起こっていない。従って、４３Ｖを超えた高電圧領域であっても、本実施の形態の半導体装置を利用できる場合もある。
【００６５】
このように、本実施の形態の半導体装置が図７の結果を得られるのは、上部電極ＵＥ１の側面ＳＳ２が、分離層ＰｉＳＯと半導体層ＥＰとの境界よりも分離層ＰｉＳＯの内部に近い位置に設けられ、欠陥領域ＤＲから（３／４）×距離ＬＡ以下の位置に設けられていることに依る。これにより、容量値の増加と、リーク電流の抑制とのバランスを保つことができる。
【００６６】
＜半導体装置の製造方法＞
以下に、図８〜図１６を用いて、本実施の形態の半導体装置の製造方法について説明する。
【００６７】
図８は、埋め込み層ＰＢＬ、埋め込み層ＮＢＬおよび半導体層ＥＰの形成工程を示している。
【００６８】
まず、ｐ型の不純物が導入されたシリコンからなる半導体基板ＳＵＢを準備する。次に、フォトリソグラフィ技術およびイオン注入法によって、領域１Ａの半導体基板ＳＵＢにｐ型の埋め込み層ＰＢＬを形成する。次に、フォトリソグラフィ技術およびイオン注入法によって、領域３Ａの半導体基板ＳＵＢにｎ型の埋め込み層ＮＢＬを形成する。なお、埋め込み層ＮＢＬの形成工程は、埋め込み層ＰＢＬの形成工程の前であってもよい。
【００６９】
次に、領域１Ａ〜３Ａの半導体基板ＳＵＢ上に、例えば燐（Ｐ）ガスを用いたエピタキシャル成長法によって、ｎ型の不純物が導入されたシリコンからなる半導体層ＥＰを形成する。この際、半導体基板ＳＵＢと半導体層ＥＰとの境界付近において、半導体層ＥＰの一部に、埋め込み層ＰＢＬおよび埋め込み層ＮＢＬを構成する不純物が拡散される。
【００７０】
図９は、分離層ＰｉＳＯ、ウェル領域ＮＷおよびコレクタ領域ＮＣの形成工程を示している。また、図１０は、図９の各工程が終了した際の平面図である。
【００７１】
まず、フォトリソグラフィ技術およびイオン注入法によって、領域１Ａの半導体層ＥＰにｐ型の分離層ＰｉＳＯを形成する。次に、フォトリソグラフィ技術およびイオン注入法によって、領域２Ａの半導体層ＥＰにｎ型のウェル領域ＮＷを形成し、同時に領域３Ａの半導体層ＥＰにｎ型のコレクタ領域ＮＣを形成する。なお、ウェル領域ＮＷおよびコレクタ領域ＮＣの形成工程は、分離層ＰｉＳＯの形成工程の前であってもよい。また、図１０に示されるように、分離層ＰｉＳＯは、平面視において、領域２Ａのウェル領域ＮＷおよび領域３Ａのコレクタ領域ＮＣを囲むように形成されている。
【００７２】
図１１は、各不純物領域に対する熱処理工程を示している。また、図１２は、図１１の工程が終了した際の平面図である。
【００７３】
半導体基板ＳＵＢに対して、例えば窒素ガスのような不活性ガスの雰囲気中において、例えば１０５０〜１１５０℃、１０〜１２時間の条件で熱処理を施す。この熱処理によって、図１１に示されるように、埋め込み層ＰＢＬ、埋め込み層ＮＢＬ、分離層ＰｉＳＯ、ウェル領域ＮＷおよびコレクタ領域ＮＣに含まれる不純物が拡散され、これらの不純物領域に含まれる不純物が活性化される。ここで、分離層ＰｉＳＯは埋め込み層ＰＢＬに達するように拡散され、コレクタ領域ＮＣは埋め込み層ＮＢＬに達するように拡散される。また、図１２に示されるように、分離層ＰｉＳＯは、平面視において、領域２Ａのウェル領域ＮＷを含む半導体層ＥＰ、および、領域３Ａのコレクタ領域ＮＣを含む半導体層ＥＰの各々を囲む位置ように拡散されている。
【００７４】
また、図１１には、上記熱処理前の分離層ＰｉＳＯの位置（欠陥領域ＤＲ）が破線で示されており、上記熱処理前の分離層ＰｉＳＯの端部から、上記熱処理後の分離層ＰｉＳＯの端部までの距離が、距離ＬＡとして示されている。この距離ＬＡについては、上述の図６の説明を参照されたい。
【００７５】
図１３は、絶縁分離部ＬＯＣの形成工程を示している。
【００７６】
まず、領域１Ａ〜３Ａにおいて、半導体層ＥＰ上に、例えばＣＶＤ（Chemical Vapor Deposition）法によって、窒化シリコン膜を形成する。次に、フォトリソグラフィ技術およびドライエッチング処理によって、上記窒化シリコン膜を選択的に除去する。次に、上記窒化シリコン膜に覆われていない半導体層ＥＰを熱酸化処理によって酸化することで、半導体層ＥＰの表面に、酸化シリコン膜からなる絶縁分離部ＬＯＣを選択的に形成する。その後、ウェットエッチング処理などによって、上記窒化シリコン膜を除去する。なお、詳細な図示は省略しているが、上記窒化シリコン膜と半導体層ＥＰとの間にはバーズピークが発生しており、本実施の形態では、このようなバーズピークも絶縁分離部ＬＯＣの一部として定義する。
【００７７】
また、絶縁分離部ＬＯＣは、ＳＴＩ（Shallow Trench Isolation）構造であってもよい。この場合、まず、フォトリソグラフィ技術およびドライエッチング処理によって、半導体層ＥＰに溝を形成する。次に、上記溝内を含む半導体層ＥＰ上に、例えばＣＶＤ法によって、酸化シリコン膜を形成する。次に、ＣＭＰ（Chemical Mechanical Polishing）法によって上記酸化シリコン膜を研磨することで、上記溝の外部の酸化シリコン膜を除去する。このように、上記溝の内部に上記酸化シリコン膜を埋め込むことで、ＳＴＩ構造の絶縁分離部ＬＯＣを形成することもできる。
【００７８】
図１４は、ベース領域ＰＢおよび拡散領域ＰＭの形成工程を示している。
【００７９】
まず、フォトリソグラフィ技術およびイオン注入法によって、領域１Ａの分離層ＰｉＳＯおよび領域３Ａの半導体層ＥＰにｐ型の拡散領域ＰＭを形成する。次に、フォトリソグラフィ技術およびイオン注入法によって、領域３Ａの半導体層ＥＰにｐ型のベース領域ＰＢを形成する。なお、ベース領域ＰＢの形成工程は、拡散領域ＰＭの形成工程の前であってもよい。
【００８０】
図１５は、絶縁膜ＩＦ１、絶縁膜ＩＦ２、導電性膜ＦＧ、拡散領域ＮＭおよびエミッタ領域ＮＥの形成工程を示している。
【００８１】
まず、領域１Ａ〜３Ａにおいて、半導体層ＥＰ上に、熱酸化処理によって、酸化シリコン膜からなる絶縁膜ＩＦ１を形成する。この際、酸化によって絶縁分離部ＬＯＣの厚さが若干厚くなる場合もあるが、ここでは説明の簡略化のため、そのような図示は省略している。次に、絶縁膜ＩＦ１上および絶縁分離部ＬＯＣ上に、例えばＣＶＤ法によって、例えば窒化シリコン膜からなる絶縁膜ＩＦ２を形成する。次に、領域２Ａにおいてウェル領域ＮＷの一部を開口し、且つ、領域３Ａにおいてコレクタ領域ＮＣの一部およびベース領域ＰＢの一部を開口するように、フォトリソグラフィ技術およびドライエッチング処理によって、絶縁膜ＩＦ２および絶縁膜ＩＦ２の一部に開口部を形成する。
【００８２】
次に、上記開口部の内部を含む絶縁膜ＩＦ２上に、例えばＣＶＤ法によって、例えば多結晶シリコン膜からなる導電性膜ＦＧを形成する。次に、導電性膜ＦＧに、イオン注入法によって、砒素（Ａｓ）などのｎ型の不純物を導入する。
【００８３】
次に、ｎ型の導電性膜ＦＧに対して熱処理を行うことで、導電性膜ＦＧに含まれる不純物が活性化されると共に、導電性膜ＦＧに含まれる不純物の一部が半導体層ＥＰ内に拡散する。この拡散した不純物によって、領域２Ａにおいて、ウェル領域ＮＷ内にｎ型の拡散領域ＮＭが形成され、領域３Ａにおいて、コレクタ領域ＮＣ内およびベース領域ＰＢ内に、それぞれｎ型の拡散領域ＮＭおよびｎ型のエミッタ領域ＮＥが形成される。
【００８４】
図１６は、上部電極ＵＥ１、上部電極ＵＥ２、コレクタ電極ＣＥおよびエミッタ電極ＥＥの形成工程を示している。
【００８５】
フォトリソグラフィ技術およびドライエッチング処理によって、導電性膜ＦＧおよび絶縁膜ＩＦ２をパターニングすることで、領域１Ａ〜３Ａにおいて導電性膜ＦＧからなる各電極が形成される。すなわち、領域１Ａにおいて上部電極ＵＥ１が形成され、領域２Ａにおいて、上部電極ＵＥ２が形成され、且つ、ウェル領域ＮＷへの接続部となる導電性膜ＦＧが残され、領域３Ａにおいてコレクタ電極ＣＥおよびエミッタ電極ＥＥが形成される。
【００８６】
その後、層間絶縁膜ＩＬ、プラグＰＧおよび第１配線層Ｍ１の各配線を形成することで、図１に示される半導体装置が製造される。
【００８７】
まず、領域１Ａ〜３Ａにおいて導電性膜ＦＧを覆うように、例えばＣＶＤ法によって、例えば酸化シリコン膜からなる層間絶縁膜ＩＬを形成する。次に、層間絶縁膜ＩＬに、フォトリソグラフィ技術およびドライエッチング処理によって、複数のコンタクトホールが形成する。次に、上記複数のコンタクトホールの各々の内部に、タングステン膜を主体とするプラグＰＧを埋め込む。
【００８８】
プラグＰＧの形成工程を以下に記す。まず、上記複数のコンタクトホールの各々の内部を含む層間絶縁膜ＩＬ上に、スパッタリング法またはＣＶＤ法によって、例えばチタン膜および窒化チタン膜の積層膜からなるバリアメタル膜を形成する。次に、上記バリアメタル膜上に、例えばＣＶＤ法によって、上記タングステン膜を形成する。次に、ＣＭＰ法によって、層間絶縁膜ＩＬ上に形成されている上記バリアメタル膜および上記タングステン膜を除去することで、上記複数のコンタクトホールの各々の内部に、上記バリアメタル膜および上記タングステン膜を含むプラグＰＧが形成される。
【００８９】
次に、層間絶縁膜ＩＬ上に、プラグＰＧに接続し、且つ、アルミニウム膜を主体とする各配線を形成する。まず、層間絶縁膜ＩＬ上に、例えばスパッタリング法またはＣＶＤ法によって、第１バリアメタル膜、上記アルミニウム膜および第２バリアメタル膜を順次形成する。次に、フォトリソグラフィ技術およびドライエッチング処理によって、第２バリアメタル膜、上記アルミニウム膜および第１バリアメタル膜をパターニングすることで、第１配線層Ｍ１に各配線が形成される。すなわち、領域１Ａおよび領域２Ａにおいて、電源電位配線ＷＤおよび基準電位配線ＷＳが形成され、領域３Ａにおいてコレクタ配線ＷＣ、エミッタ配線ＷＥおよびベース配線ＷＢが形成される。なお、上記第１バリアメタル膜および上記第２バリアメタル膜は、例えば、チタン膜および窒化チタン膜の積層膜である。
【００９０】
（実施の形態２）
以下に、実施の形態２の半導体装置を、図１７を用いて説明する。なお、以下では、実施の形態１の半導体装置との相違点を主に説明する。
【００９１】
実施の形態１では、上部電極ＵＥ１の側面ＳＳ２は、分離層ＰｉＳＯと半導体層ＥＰとの境界よりも分離層ＰｉＳＯの内側に設けられ、欠陥領域ＤＲから（３／４）×距離ＬＡ以下の位置に設けられていた。
【００９２】
実施の形態２では、上部電極ＵＥ１の長さを長くし、上部電極ＵＥ１の側面ＳＳ２が、欠陥領域ＤＲから（３／４）×距離ＬＡより大きい位置に設けられ、図１７では、欠陥領域ＤＲから距離ＬＡの位置に設けられている。すなわち、上部電極ＵＥ１の側面ＳＳ２が、分離層ＰｉＳＯと半導体層ＥＰとの境界上に設けられている（後述の図７の試料１に対応）。また、上部電極ＵＥ１の側面ＳＳ２が、分離層ＰｉＳＯと半導体層ＥＰとの境界よりも分離層ＰｉＳＯの外側に設けられていてもよい（後述の図７の試料２に対応）。なお、これに伴って、分離層ＰｉＳＯと半導体層ＥＰとの境界付近に形成されている絶縁分離部ＬＯＣも、半導体層ＥＰ側にずれるように形成されている。このように、上部電極ＵＥ１の長さを長くしたことで、領域１Ａにおける容量値を増加させることができる。
【００９３】
しかしながら、実施の形態２の半導体装置では、実施の形態１と比較して、分離層ＰｉＳＯと半導体層ＥＰとの境界付近における耐圧が低下する場合がある。図７に示される試料１は、図１７のように、上部電極ＵＥ１の側面ＳＳ２が欠陥領域ＤＲから距離ＬＡの位置に設けられている場合である。図７に示される試料２は、上部電極ＵＥ１の側面ＳＳ２が欠陥領域ＤＲから距離ＬＡより大きい位置に設けられている場合、すなわち、上部電極ＵＥ１が半導体層ＥＰの直上まで延在している場合である。ここでは図示はしないが、試料２の上部電極ＵＥ１の側面ＳＳ２は、欠陥領域ＤＲから（５／４）×距離ＬＡの位置に設けられている。
【００９４】
図７に示されるように、上部電極ＵＥ１および半導体層ＥＰに印加される電圧が４３Ｖ以下の場合には、試料１および試料２におけるリーク電流の増加は実施の形態１とほぼ同じであるが、上記電圧がリ４３Ｖより大きい場合には、試料１および試料２において、リーク電流の急激な増加が発生し、耐圧低下による降伏が起こり易くなっている。なお、試料２の容量値は、試料１の容量値とほぼ同じであった。
【００９５】
このため、リーク電流の抑制および耐圧の確保という点では、実施の形態１は実施の形態２よりも優れている。しかしながら、例えば３２Ｖ以下のような比較的低電圧の領域であれば、実施の形態２では、実施の形態１よりも領域１Ａにおける容量値を増加させることができる。
【００９６】
（実施の形態３）
以下に、実施の形態３の半導体装置を、図１８を用いて説明する。なお、以下では、実施の形態１の半導体装置との相違点を主に説明する。
【００９７】
実施の形態１では、領域１Ａにおいて、容量絶縁膜の膜質劣化を防止するため、欠陥領域ＤＲの直上には上部電極ＵＥ１を設けていなかった。
【００９８】
実施の形態３では、基準電位配線ＷＳに接続されているプラグＰＧが形成されていない箇所において、図１８に示されるように、欠陥領域ＤＲ（拡散領域ＰＭ）の直上にも上部電極ＵＥ１、絶縁膜ＩＦ２および絶縁膜ＩＦ１が形成され、容量素子が形成されている。ここで、図１８における分離層ＰｉＳＯは、実施の形態１または実施の形態２の分離層ＰｉＳＯと一体化して接続されているため、実施の形態３の分離層ＰｉＳＯは、基準電位配線ＷＳに電気的に接続され、容量素子の下部電極を構成している。
【００９９】
製品に求められる品質、または、上部電極ＵＥ１と下部電極である分離層ＰｉＳＯとの間に掛かる電位差によっては、容量絶縁膜の膜質が多少劣化していたとしても、信頼性を許容できる場合がある。そのような場合、実施の形態３のように、領域１Ａ内の一部の直上に上部電極ＵＥ１を設けることで、容量値を増加させることができる。
【０１００】
なお、実施の形態３の技術は、実施の形態１だけでなく実施の形態２にも適用することが可能である。
【０１０１】
以上、本願発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【０１０２】
例えば、上記実施の形態では、素子分離領域１Ａにｐ型の分離層ＰｉＳＯが用いられた場合について説明したが、各構成の導電性を逆にし、素子分離領域１Ａにｎ型の分離層が用いられてもよい。その場合、ｎ型の分離層は、電源電位配線ＷＤに電気的に接続され、上部電極ＵＥ１は、基準電位配線ＷＳに電気的に接続される。
【符号の説明】
【０１０３】
１Ａ    領域（素子分離領域）
２Ａ    領域（容量素子形成領域）
３Ａ    領域（バイポーラトランジスタ形成領域）
ＡＲ    製品領域
ＣＥ    コレクタ電極
ＣＨＰ    半導体チップ
ＤＲ    欠陥領域
ＥＥ    エミッタ電極
ＥＰ    半導体層
ＦＧ    導電性膜
ＩＦ１、ＩＦ２    絶縁膜
ＩＬ    層間絶縁膜
ＬＡ    拡散距離
ＬＯＣ    絶縁分離部
Ｍ１    第１配線層
ＮＡＲ    スクライブ領域
ＮＢＬ    埋め込み層
ＮＣ    コレクタ領域
ＮＥ    エミッタ領域
ＮＭ    拡散領域
ＮＷ    ウェル領域（下部電極）
ＰＢ    ベース領域
ＰＢＬ    埋め込み層
ＰＧ    プラグ
ＰｉＳＯ    分離層（不純物領域、下部電極）
ＰＭ    拡散領域
ＳＳ１、ＳＳ２    側面
ＳＵＢ    半導体基板
ＵＥ１、ＵＥ２    上部電極
ＷＢ    ベース用配線
ＷＣ    コレクタ用配線
ＷＤ    電源電位配線
ＷＥ    エミッタ用配線
ＷＳ    基準電位配線
【図１】
2020150041.tif 000003
【図２】
2020150041.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【手続補正書】
【提出日】令和2年1月23日(2020.1.23)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
【特許文献１】特開２０００−３４０６４５号公報
【特許文献２】特開２０１８−０４６１３６号公報