(57)【要約】【課題】配線間のクロストークを抑制し、画素基板におけるノイズを低下させることができる固体撮像素子を提案する。【解決手段】本開示にかかる固体撮像素子は、第１の半導体回路を第１の面に有する第１の半導体基板と、第２の半導体回路を第２の面に有する第２の半導体基板と、画素回路を一方の面に有する画素基板と、を備え、第１の半導体基板、第２の半導体基板、及び画素基板は、第１の半導体基板の第１の面および第２の半導体基板の第２の面と、画素基板の一方の面とが対向するよう互いに接合されており、第１の半導体回路と第２の半導体回路とは、画素基板に対向する側とは反対の第１の面側および第２の面側で接続される。【選択図】図１
2020150112.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体回路を第１の面に有する第１の半導体基板と、
第２の半導体回路を第２の面に有する第２の半導体基板と、
画素回路を一方の面に有する画素基板と、を備え、
前記第１の半導体基板、前記第２の半導体基板、及び前記画素基板は、
前記第１の半導体基板の前記第１の面および前記第２の半導体基板の前記第２の面と、前記画素基板の前記一方の面とが対向するよう互いに接合されており、
前記第１の半導体回路と前記第２の半導体回路とは、前記画素基板に対向する側とは反対の前記第１の面側および前記第２の面側で接続される、
固体撮像素子。
【請求項２】
前記第１の半導体回路と前記第２の半導体回路とは、
前記第１の半導体基板を貫通する第１のビア、前記第２の半導体基板を貫通する第２のビア、及び前記第１のビアと前記第２のビアとを接続する配線によって接続される、
請求項１に記載の固体撮像素子。
【請求項３】
前記画素基板の前記第１の半導体基板および前記第２の半導体基板との接合面と、前記配線との間にはシールドが配置される、
請求項２に記載の固体撮像素子。
【請求項４】
前記配線は、
前記第１の半導体基板上と前記第２の半導体基板上とに配置される、
請求項２に記載の固体撮像素子。
【請求項５】
前記第１の半導体基板および前記第２の半導体基板の前記画素基板に対向する側とは反対側に接合される支持基板を備え、
前記第１のビア及び前記第２のビアは、それぞれ前記支持基板を貫通し、
前記配線は、
前記支持基板上であって、前記第１の半導体基板および前記第２の半導体基板とは反対の面側に配置される、
請求項２に記載の固体撮像素子。
【請求項６】
前記配線が配置される配線層は、めっき技術により形成される再配線層である、
請求項２に記載の固体撮像素子。
【請求項７】
前記配線が配置される配線層は、フォトリソグラフィ技術およびドライエッチング技術により形成される配線層である、
請求項２に記載の固体撮像素子。
【請求項８】
前記第１の半導体基板は、前記第１の半導体回路としてロジック回路を有するロジック基板であり、
前記第２の半導体基板は、前記第２の半導体回路としてメモリ回路を有するメモリ基板である、
請求項１に記載の固体撮像素子。
【請求項９】
前記第１の半導体基板は、前記第１の半導体回路として第１のロジック回路を有する第１のロジック基板であり、
前記第２の半導体基板は、前記第２の半導体回路として第２のロジック回路を有する第２のロジック基板である、
請求項１に記載の固体撮像素子。
【請求項１０】
前記第１の半導体基板は、前記第１の半導体回路として第１のメモリ回路を有する第１のメモリ基板であり、
前記第２の半導体基板は、前記第２の半導体回路として第２のメモリ回路を有する第２のメモリ基板である、
請求項１に記載の固体撮像素子。
【請求項１１】
第３の半導体回路を第３の面に有する第３の半導体基板を備え、
前記第３の半導体基板および前記画素基板は、
前記第３の半導体基板の前記第３の面と、前記画素基板の前記一方の面とが対向するよう互いに接合されており、
前記第１の半導体回路と前記第３の半導体回路とは、前記画素基板に対向する側とは反対の前記第１の面側および前記第３の面側で接続され、
前記第２の半導体回路と前記第３の半導体回路とは、前記画素基板に対向する側とは反対の前記第２の面側および前記第３の面側で接続される、
請求項１に記載の固体撮像素子。
【請求項１２】
前記第１の半導体回路と前記第３の半導体回路とを接続する第１の配線と、
前記第２の半導体回路と前記第３の半導体回路とを接続する第２の配線と、を備え、
前記第１の配線は、
前記第１の半導体基板上と前記第３の半導体基板上とに配置され、
前記第２の配線は、
前記第２の半導体基板上と前記第３の半導体基板上とに配置される、
請求項１１に記載の固体撮像素子。
【請求項１３】
前記第１の半導体基板は、前記第１の半導体回路としてロジック回路を有するロジック基板であり、
前記第２の半導体基板は、前記第２の半導体回路として第１のメモリ回路を有する第１のメモリ基板であり、
前記第３の半導体基板は、前記第３の半導体回路として第２のメモリ回路を有する第２のメモリ基板である、
請求項１１に記載の固体撮像素子。
【請求項１４】
第３の半導体回路を第３の面に有する第３の半導体基板と、
前記画素基板に対向する側とは反対の前記第１の面側および前記第３の面側で、前記第１の半導体回路と前記第３の半導体回路とを接続する第１の配線と、
前記画素基板に対向する側とは反対の前記第２の面側および前記第３の面側で、前記第２の半導体回路と前記第３の半導体回路とを接続する第２の配線と、を備え、
前記第３の半導体基板の前記第３の面と、前記画素基板の前記一方の面とが対向するよう互いに接合されており、
前記第１の配線および前記第２の配線は、
前記支持基板上であって、前記第３の半導体基板とは反対の面側に配置される、
請求項５に記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像素子に関する。
【背景技術】
【０００２】
複数の半導体基板を積層する３次元実装技術がある。例えば固体撮像素子においては、画素回路が形成された画素基板と、ロジック回路等の半導体回路が形成された半導体基板とが積層される構成が知られている（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２４５５０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１が開示する構造において、複数の半導体基板を画素基板に積層する場合、半導体基板間を接続する配線が画素回路内の配線に近接することで、クロストーク等の課題が生じる懸念がある。
【０００５】
そこで、本開示では、配線間のクロストークを抑制し、画素基板におけるノイズを低下させることができる固体撮像素子を提案する。
【課題を解決するための手段】
【０００６】
本開示にかかる固体撮像素子は、第１の半導体回路を第１の面に有する第１の半導体基板と、第２の半導体回路を第２の面に有する第２の半導体基板と、画素回路を一方の面に有する画素基板と、を備え、前記第１の半導体基板、前記第２の半導体基板、及び前記画素基板は、前記第１の半導体基板の前記第１の面および前記第２の半導体基板の前記第２の面と、前記画素基板の前記一方の面とが対向するよう互いに接合されており、前記第１の半導体回路と前記第２の半導体回路とは、前記画素基板に対向する側とは反対の前記第１の面側および前記第２の面側で接続される。
【図面の簡単な説明】
【０００７】
【図１】本開示の実施形態１にかかる固体撮像素子の一部を示す模式図である。
【図２】本開示の実施形態１にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。
【図３】本開示の実施形態１にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。
【図４】本開示の実施形態１にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。
【図５】本開示の実施形態１にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。
【図６】本開示の実施形態１にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。
【図７】本開示の実施形態１にかかる固体撮像素子の製造処理の全体を示すフロー図である。
【図８】本開示の比較例にかかる固体撮像素子の一部を示す模式図である。
【図９】本開示の実施形態１の変形例１にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。
【図１０】本開示の実施形態１の変形例１にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。
【図１１】本開示の実施形態１の変形例２にかかる固体撮像素子の一部を示す模式図である。
【図１２】本開示の実施形態１の変形例３にかかる固体撮像素子の一部を示す模式図である。
【図１３】本開示の実施形態１の変形例３にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。
【図１４】本開示の実施形態１の変形例３にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。
【図１５】本開示の実施形態１の変形例４にかかる固体撮像素子の一部を示す模式図である。
【図１６】本開示の実施形態１の変形例５にかかる固体撮像素子の一部を示す模式図である。
【図１７】本開示の実施形態２にかかる固体撮像素子の一部を示す模式図である。
【図１８】本開示の実施形態２にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。
【図１９】本開示の実施形態２にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。
【図２０】本開示の実施形態２にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。
【図２１】本開示の実施形態２にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。
【図２２】本開示の実施形態２にかかる固体撮像素子の製造処理の全体を示すフロー図である。
【図２３】本開示の実施形態２の変形例１にかかる固体撮像素子の一部を示す模式図である。
【図２４】本開示の実施形態２の変形例２にかかる固体撮像素子の一部を示す模式図である。
【発明を実施するための形態】
【０００８】
以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
【０００９】
［実施形態１］
図１〜図１６を用いて、実施形態１の固体撮像素子について説明する。
【００１０】
（固体撮像素子の構成例）
図１は、本開示の実施形態１にかかる固体撮像素子１の一部を示す模式図である。図１（ａ）は、実施形態１にかかる固体撮像素子１の一部を示す断面図であり、（ｂ）は実施形態１にかかる固体撮像素子１の一部を示す支持基板４０側から見た平面図である。ただし、図１（ｂ）において、支持基板４０は省略されている。
【００１１】
図１に示すように、固体撮像素子１は、第１の半導体基板としてのロジック基板１０、第２の半導体基板としてのメモリ基板２０、および画素基板３０を備える。ロジック基板１０の第１の面としての面１Ａ及びメモリ基板２０の第２の面としての面２Ａと、画素基板３０の一方の面としての面３Ａとは対向するように配置され、ロジック基板１０、メモリ基板２０、及び画素基板３０は、互いに対向する面側の接合面ＪＳ１３，ＪＳ２３で接合されている。ロジック基板１０及びメモリ基板２０の画素基板３０に対向する側とは反対側には、さらに支持基板４０が接合されている。これらのロジック基板１０、メモリ基板２０、画素基板３０、及び支持基板４０は、例えばシリコン基板等である。
【００１２】
画素基板３０は、ロジック基板１０及びメモリ基板２０と対向する面３Ａに、配線Ｄ３１，Ｄ３２、図示しない画素トランジスタ等を含む画素回路３１を有する。画素回路３１は、画素基板３０上の絶縁層３３中に積層されている。配線Ｄ３１，Ｄ３２は例えばＣｕ配線等である。画素基板３０は、基板中に図示しない光電変換素子を有する。画素基板３０は、面３Ａとは反対側の面３Ｂに、カラーフィルタＣＦ及びオンチップレンズＯＣＬを有する。オンチップレンズＯＣＬは照射された光を集光し、集光された光はカラーフィルタＣＦを介して光電変換素子へと導かれる。光電変換素子は、光電変換により、受光した光を受光した光量に応じた電気信号に変換する。画素回路３１は、光電変換素子からの電気信号を読み出してロジック基板１０側へ出力する。
【００１３】
ロジック基板１０は、画素基板３０と対向する面１Ａに、配線Ｄ１１，Ｄ１２、図示しない論理素子等を含む第１の半導体回路としてのロジック回路１１を有する。ロジック回路１１は、ロジック基板１０上の絶縁層１３中に積層されている。配線Ｄ１１，Ｄ１２は例えばＣｕ配線等である。ロジック回路１１は、画素基板３０から出力された電気信号を処理する。ロジック回路１１は、画素回路３１が備える配線Ｄ３２に接続される電極パッドＰ３と、ロジック回路１１が備える配線Ｄ１２に接続される電極パッドＰ１とにより、画素回路３１に電気的に接続される。電極パッドＰ１，Ｐ３は例えばＣｕ等により構成される。
【００１４】
メモリ基板２０は、画素基板３０と対向する面２Ａに、配線Ｄ２１，Ｄ２２、図示しない記憶素子等を含む第２の半導体回路としてのメモリ回路２１を有する。メモリ回路２１は、メモリ基板２０上の絶縁層２３中に積層されている。配線Ｄ２１，Ｄ２２は例えばＣｕ配線等である。メモリ回路２１は、固体撮像素子１の機能に必要な種々のデータを保持する。メモリ回路２１は、画素回路３１が備える配線Ｄ３２に接続される電極パッドＰ３と、メモリ回路２１が備える配線Ｄ２２に接続される電極パッドＰ２とにより、画素回路３１に電気的に接続される。電極パッドＰ２は例えばＣｕ等により構成される。
【００１５】
ロジック回路１１とメモリ回路２１とは、画素基板３０に対向する側とは反対側の面１Ｂ，２Ｂ側で接続される。より具体的には、ロジック基板１０とメモリ基板２０とは、ロジック基板１０を貫通する第１のビアとしてのビア１２、メモリ基板２０を貫通する第２のビアとしてのビア２２、及びビア１２，２２を接続する配線層中の配線ＤＤによって接続される。ビア１２，２２及び配線ＤＤは、例えばＣｕ等により構成される。ビア１２，２２は、それぞれロジック基板１０及びメモリ基板２０を貫通して設けられるＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）である。ビア１２，２２は、例えば面１Ａ，２Ａ側から面１Ｂ，２Ｂ側へと径が拡大していく逆テーパ形状を有する。配線ＤＤが配置される配線層は、後述するように、例えばめっき技術により形成される再配線層（ＲＤＬ：Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ  Ｌａｙｅｒ）である。配線ＤＤは、ロジック基板１０の面１Ｂ上と、メモリ基板２０の面２Ｂ上と、ロジック基板１０及びメモリ基板２０の間を埋める絶縁層５３上とに配置される。
【００１６】
図１（ｂ）に示すように、ロジック基板１０とメモリ基板２０とは複数の配線ＤＤによって接続されてよい。複数の配線ＤＤは、例えば互いに並行に配列されていてよい。
【００１７】
支持基板４０は、ロジック基板１０の面１Ｂ及びメモリ基板２０の面２Ｂに対向する面４Ａ、及び面４Ａとは反対側の面４Ｂを有する。支持基板４０は、絶縁層４３を介して、ロジック基板１０及びメモリ基板２０に接合面ＪＳ１４，ＪＳ２４で接合されている。
【００１８】
（固体撮像素子の製造処理の例）
次に、図２〜図７を用いて、実施形態１の固体撮像素子１の製造処理の例について説明する。図２〜図６は、本開示の実施形態１にかかる固体撮像素子１の製造処理の手順の一例を示すフロー図である。
【００１９】
図２（ａ）に示すように、メモリ回路２１が絶縁層２３中に積層されたメモリ基板２０を形成する。メモリ基板２０は、配線Ｄ２１，Ｄ２２，電極パッドＰ２等の形成後、研削され薄化されている。
【００２０】
図２（ｂ）に示すように、ロジック回路１１が絶縁層１３中に積層されたロジック基板１０を形成する。ロジック基板１０は、配線Ｄ１１，Ｄ１２，電極パッドＰ１等の形成後、研削され薄化されている。
【００２１】
図２（ｃ）に示すように、画素回路３１が絶縁層３３中に積層された画素基板３０を形成する。画素基板３０には、配線Ｄ３１，Ｄ３２，電極パッドＰ３等が形成されている。画素基板３０も研削され薄化されていてもよい。
【００２２】
なお、ロジック基板１０、メモリ基板２０、及び画素基板３０の形成順は問わない。
【００２３】
図２（ｄ）に示すように、ロジック基板１０の面１Ａ及びメモリ基板２０の面２Ａと、画素基板３０の面３Ａとが対向するように、ロジック基板１０及びメモリ基板２０を画素基板３０に貼り合わせる。
【００２４】
図３（ａ）に示すように、上記により、ロジック基板１０が、電極パッドＰ１，Ｐ３により接合面ＪＳ１３で画素基板３０に接合される。また、メモリ基板２０が、電極パッドＰ２，Ｐ３により接合面ＪＳ２３で画素基板３０に接合される。電極パッドＰ１，Ｐ３及び電極パッドＰ２，Ｐ３は例えばＣｕ−Ｃｕ接合されている。
【００２５】
例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、ロジック基板１０とメモリ基板２０との間を埋める絶縁層５３を形成し、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により絶縁層５３を平坦化する。
【００２６】
図３（ｂ）に示すように、面１Ｂ側からロジック基板１０を貫通し、例えば配線Ｄ１１に到達する貫通孔Ｈ１２を形成する。また、面２Ｂ側からメモリ基板２０を貫通し、例えば配線Ｄ２１に到達する貫通孔Ｈ２２を形成する。これらの貫通孔１２，２２は、面１Ｂ，２Ｂ側から面１Ａ，２Ａ側へと径が縮小していくテーパ形状となりやすい。
【００２７】
図３（ｃ）に示すように、貫通孔Ｈ１２にＣｕ等の導電材を充填して、ロジック基板１０を貫通し、例えば配線Ｄ１１に接続されるビア１２を形成する。また、貫通孔Ｈ２２にＣｕ等の導電材を充填して、メモリ基板２０を貫通し、例えば配線Ｄ２１に接続されるビア２２を形成する。例えば面１Ｂ，２Ｂ側から面１Ａ，２Ａ側へと径が縮小していくテーパ形状を有することで、ビア１２，２２が面１Ｂ，２Ｂ側から形成されたことが判る。
【００２８】
図４（ａ）に示すように、ロジック基板１０の面１Ｂ上およびメモリ基板２０の面２Ｂ上に樹脂６０を形成する。樹脂６０は、ロジック基板１０のビア１２及びメモリ基板２０のビア２２を含む領域に溝パターン６０ｔｒを有する。
【００２９】
図４（ｂ）に示すように、樹脂６０が有する溝パターン６０ｔｒ内に、例えばめっき法によりＣｕ等の導電材を充填し、配線ＤＤを形成する。
【００３０】
図４（ｃ）に示すように、樹脂６０を剥離する。これにより、再配線層における配線ＤＤが形成される。なお、再配線層の形成には、溝パターン６０ｔｒを有する樹脂６０の代わりに、溝パターンを有する絶縁層等を用いることもできる。
【００３１】
図５（ａ）に示すように、配線ＤＤを覆うように、ロジック基板１０の面１Ｂ上およびメモリ基板２０の面２Ｂ上に絶縁層４３を形成する。
【００３２】
図５（ｂ）に示すように、ロジック基板１０の面１Ｂ及びメモリ基板２０の面２Ｂと、支持基板４０の面４Ａとが対向するように、ロジック基板１０及びメモリ基板２０を支持基板４０に貼り合わせる。
【００３３】
図６（ａ）に示すように、上記により、ロジック基板１０が、絶縁層４３を介して接合面ＪＳ１４で支持基板４０に接合される。また、メモリ基板２０が、絶縁層４３を介して接合面ＪＳ２４で支持基板４０に接合される。
【００３４】
図６（ｂ）に示すように、画素基板３０の面３Ｂに、カラーフィルタＣＦ及びオンチップレンズＯＣＬを形成する。
【００３５】
図７に、実施形態１の固体撮像素子１の製造処理の全体のフローを示す。図７は、本開示の実施形態１にかかる固体撮像素子１の製造処理の全体を示すフロー図である。
【００３６】
図７に示すように、画素基板３０、ロジック基板１０、及びメモリ基板２０の表面プロセスにより、それぞれ画素回路３１、ロジック回路１１、及びメモリ回路２１が形成される。その後、ロジック基板１０及びメモリ基板２０の裏面、つまり面１Ｂ，２Ｂが研削される。
【００３７】
次に、画素基板３０に対して、ロジック基板１０とメモリ基板２０とが貼り合わされる。
【００３８】
次に、ロジック基板１０及びメモリ基板２０の裏面プロセスにより、ロジック基板１０及びメモリ基板２０にそれぞれＴＳＶとしてのビア１２，２２が形成され、さらに、これらのビア１２，２２を接続する再配線層における配線ＤＤが形成される。
【００３９】
次に、支持基板４０に対して、画素基板３０に接合済みのロジック基板１０とメモリ基板２０とが貼り合わされる。
【００４０】
次に、画素基板３０の裏面プロセスにより、画素基板３０にカラーフィルタＣＦ及びオンチップレンズＯＣＬが形成される。
【００４１】
以上により、実施形態１の固体撮像素子１の製造処理が終了する。
【００４２】
（比較例）
次に、図８を用いて、比較例の固体撮像素子が有する課題について説明する。図８に示すように、比較例の固体撮像素子は、ロジック回路１１’を有するロジック基板１０’と、メモリ回路２１’を有するメモリ基板２０’とが、画素回路３１’を有する画素基板３０’に接合されている。これらの基板１０’，２０’，３０’は更に支持基板４０’により支持されている。ロジック回路１１’とメモリ回路２１’とは、画素基板３０’との接合面側で、電極パッドＰ１’，Ｐ３’、配線ＤＤ’、および電極パッドＰ３’，Ｐ２’により電気的に接続されている。配線ＤＤ’は画素基板３０’側に形成される。
【００４３】
しかしながら、このような接続手法では、配線ＤＤ’と、例えば画素基板３０’の配線Ｄ３１’との距離Ｘ’が近接し、クロストークが発生してしまう場合がある。このようなクロストークにより、画素回路３１’にノイズが発生し、固体撮像素子の特性が悪化してしまう場合がある。また、配線ＤＤ’がロジック回路１１’の領域に形成されるため、配線設計におけるレイアウトに制約が生じる。クロストーク抑制のため、配線ＤＤ’にシールドを施した場合にはレイアウトの制約はいっそう厳しいものとなる。
【００４４】
実施形態１の固体撮像素子１によれば、ロジック回路１１とメモリ回路２１とは、画素基板３０に対向する側とは反対の面１Ｂ，２Ｂ側で接続される。これにより、ロジック回路１１とメモリ回路２１とを接続する配線ＤＤと、画素基板３０の有する配線Ｄ３１等との距離は、ロジック基板１０及びメモリ基板２０の厚さ以上の距離隔てられることとなる。よって、配線ＤＤ及び配線Ｄ３１間のクロストークを抑制し、画素回路３１におけるノイズを低下させることができる。
【００４５】
実施形態１の固体撮像素子１によれば、配線ＤＤがロジック基板１０の面１Ｂ側およびメモリ基板２０の面２Ｂ側に配置される。これにより、ロジック回路１１の領域を用いてロジック回路１１とメモリ回路２１とを接続する必要が無く配線設計におけるレイアウトの自由度が増す。
【００４６】
実施形態１の固体撮像素子１によれば、ロジック回路１１とメモリ回路２１とを接続する配線ＤＤが配置される配線層は、例えばめっき技術により形成される再配線層である。これにより、簡便で安価な手法により配線ＤＤを形成することができる。
【００４７】
（変形例１）
次に、図９及び図１０を用いて、実施形態１の変形例１の固体撮像素子について説明する。変形例１の固体撮像素子は、製造処理の一部手順が上述の実施形態１とは異なる。
【００４８】
図９（ａ）に示すように、メモリ回路２１が絶縁層２３中に積層されたメモリ基板２０を形成する。メモリ基板２０は、この段階では研削されない。メモリ基板２０には、肉厚の基板の途中まで到達するビア２２ａが設けられている。ビア２２ａはメモリ基板２０の面２Ａ側から形成され（表面プロセス）、配線Ｄ２１は、その後にビア２２ａの上面に接続するよう形成される。
【００４９】
図９（ｂ）に示すように、ロジック回路１１が絶縁層１３中に積層されたロジック基板１０を形成する。ロジック基板１０は、この段階では研削されない。ロジック基板１０には、肉厚の基板の途中まで到達するビア１２ａが設けられている。ビア１２ａはロジック基板１０の面１Ａ側から形成され（表面プロセス）、配線Ｄ１１は、その後にビア１２ａの上面に接続するよう形成される。
【００５０】
図９（ｃ）に示すように、画素回路３１が絶縁層３３中に積層された画素基板３０を形成する。ロジック基板１０、メモリ基板２０、及び画素基板３０の形成順は問わない。
【００５１】
図９（ｄ）に示すように、ロジック基板１０の面１Ａ及びメモリ基板２０の面２Ａと、画素基板３０の面３Ａとが対向するように、ロジック基板１０及びメモリ基板２０を画素基板３０に貼り合わせる。
【００５２】
例えばＣＶＤ法により、ロジック基板１０とメモリ基板２０との間を埋める絶縁層５３を形成し、例えばＣＭＰ法により絶縁層５３を平坦化する。
【００５３】
ロジック基板１０、メモリ基板２０、及びそれらの間の絶縁層５０を研削し、ビア１２ａ，２２ａの面１Ｂ，２Ｂ側の端部が露出するまで、ロジック基板１０とメモリ基板２０とを薄化する。
【００５４】
これ以降、上述の実施形態１と同様の手順にて変形例１の固体撮像素子を製造する。
【００５５】
すなわち、図１０（ａ）に示すように、例えば再配線の手法を用いて、ビア１２ａ，２２ａの面１Ｂ，２Ｂ側の端部に接続される配線ＤＤを形成する。また、図１０（ｂ）に示すように、画素基板３０が接合されたロジック基板１０とメモリ基板２０とを支持基板４０に接合し、画素基板３０にカラーフィルタＣＦとオンチップレンズＯＣＬとを形成する。
【００５６】
以上により、変形例１の固体撮像素子の製造処理が終了する。変形例１の固体撮像素子において、面１Ａ側から形成された第１のビアとしてのビア１２ａは、例えば面１Ａ側から面１Ｂ側へと径が縮小するテーパ形状を有する。また、面２Ａ側から形成された第２のビアとしてのビア２２ａは、例えば面２Ａ側から面２Ｂ側へと径が縮小するテーパ形状を有する。
【００５７】
（変形例２）
次に、図１１を用いて、実施形態１の変形例２の固体撮像素子１ｂについて説明する。変形例２の固体撮像素子１ｂは、配線ＤＤｂの配置される配線層が再配線層ではない点が上述の実施形態１とは異なる。
【００５８】
図１１に示すように、固体撮像素子１ｂは、絶縁層４３中に積層される配線ＤＤｂを有する。より具体的には、配線ＤＤｂは、２つのビア部ＶＩと、１つの架橋部ＣＲとを有する。一方のビア部ＶＩの一端はロジック基板１０のビア１２の面１Ｂ側の端部に接続され、他端は架橋部ＣＲの一端に接続される。他方のビア部ＶＩの一端はメモリ基板２０のビア２２の面２Ｂ側の端部に接続され、他端は架橋部ＣＲの他端に接続される。このような構造の配線ＤＤｂは、例えばフォトリソグラフィ技術およびドライエッチング技術を用いたダマシン法等により形成される。
【００５９】
変形例２の固体撮像素子１ｂによれば、配線ＤＤｂは、例えばフォトリソグラフィ技術およびドライエッチング技術により形成される。これにより、より微細な配線ＤＤｂを精度よく形成することができ、配線ＤＤｂの高集積化が可能となる。
【００６０】
（変形例３）
次に、図１２〜図１４を用いて、実施形態１の変形例３の固体撮像素子１ｃについて説明する。変形例３の固体撮像素子１ｃは、配線ＤＤｂに加え、配線ＤＤｂの形成手法を適用したシールドＳＳｃを更に備える。
【００６１】
図１２に示すように、導電層としてのシールド層中に配置されるシールドＳＳｃは、画素基板３０のロジック基板１０およびメモリ基板２０との接合面ＪＳ１３，ＪＳ２３と、配線ＤＤｂとの間に配置される。シールドＳＳｃも、配線ＤＤｂと同様、絶縁層４３中に積層される。より具体的には、シールドＳＳｃは、２つのビア部ＶＩｃと、１つの架橋部ＣＲｃとを有する。一方のビア部ＶＩｃの一端はロジック基板１０の面１Ｂに接続され、他端は架橋部ＣＲｃの一端に接続される。他方のビア部ＶＩｃの一端はメモリ基板２０の面２Ｂに接続され、他端は架橋部ＣＲｃの他端に接続される。このような構造のシールドＳＳｃは、配線ＤＤｂと同様、例えばフォトリソグラフィ技術およびドライエッチング技術を用いたダマシン法等により形成される。
【００６２】
配線ＤＤｂ及びシールドＳＳｃは、例えば図１３及び図１４に示すデュアルダマシン法を用いて形成することができる。図１３及び図１４に示すフローは、上述の実施形態１の図４のフローの置き換えである。図１３及び図１４においては、ロジック基板１０のビア１２の面１Ｂ側の端部およびメモリ基板２０のビア２２の面２Ｂ側の端部の付近を拡大して示す。
【００６３】
図１３（ａ）に示すように、ロジック基板１０の面１Ｂ上、絶縁層５３上、及びメモリ基板２０の面２Ｂ上に絶縁層４３を形成する。このとき、絶縁層４３は最終的な厚さよりも薄く形成される。
【００６４】
図１３（ｂ）に示すように、例えばフォトリソグラフィ技術およびドライエッチング技術を用い、絶縁層４３を貫通し、それぞれロジック基板１０の面１Ｂ上およびメモリ基板２０の面２Ｂ上に到達するホールＨＬｃ、及び両端部がそれぞれホールＨＬｃに接続される溝ＴＲｃを形成する。
【００６５】
図１３（ｃ）に示すように、例えばＣＶＤ法によりホールＨＬｃ内および溝ＴＲｃ内をＣｕ等の導電材で充填し、余分な導電材をＣＭＰ法等により除去して、ビア部ＶＩｃと架橋部ＣＲｃとを有するシールドＳＳｃを形成する。
【００６６】
図１４（ａ）に示すように、シールドＳＳｃを覆うように更に絶縁層４３を形成する。
【００６７】
図１４（ｂ）に示すように、例えばフォトリソグラフィ技術およびドライエッチング技術を用い、絶縁層４３を貫通し、それぞれロジック基板１０のビア１２上およびメモリ基板２０のビア２２上に到達するホールＨＬｂ、及び両端部がそれぞれホールＨＬｂに接続される溝ＴＲｂを形成する。
【００６８】
図１４（ｃ）に示すように、例えばＣＶＤ法によりホールＨＬｂ内および溝ＴＲｂ内をＣｕ等の導電材で充填し、余分な導電材をＣＭＰ法等により除去して、ビア部ＶＩと架橋部ＣＲとを有する配線ＤＤｂを形成する。
【００６９】
以上により、配線ＤＤｂ及びシールドＳＳｃが形成される。なお、上記の例では、ビア部と架橋部とを一括して形成するデュアルダマシン法を用いたが、ビア部と架橋部とを別々に形成するシングルダマシン法を用いてもよい。
【００７０】
変形例３の固体撮像素子１ｃによれば、配線ＤＤｂの画素基板３０側にシールドＳＳｃが配置されている。これにより、画素基板３０の配線Ｄ３１等に対して配線ＤＤｂがシールドされ、よりいっそう、配線ＤＤｂ及び配線Ｄ３１間のクロストークを抑制し、画素回路３１におけるノイズを低下させることができる。
【００７１】
（変形例４）
次に、図１５を用いて、実施形態１の変形例４の固体撮像素子１ｄについて説明する。変形例４の固体撮像素子１ｄは、２つの配線ＤＤｄａ，ＤＤｄｂが交差している点が上述の実施形態１とは異なる。
【００７２】
図１５（ａ）の平面図に示すように、ロジック基板１０とメモリ基板２０とを接続する配線ＤＤｄａ，ＤＤｄｂは互いに交差している。
【００７３】
図１５（ｂ）の斜視図に示すように、このような構成は、一方の配線ＤＤｄｂを他方の配線ＤＤｄａに対して嵩高く形成し、２つの配線ＤＤｄａ，ＤＤｄｂを立体的に交差させることで得ることができる。
【００７４】
これらの配線ＤＤｄａ，ＤＤｄｂは、例えば上述の変形例２，３のように、フォトリソグラフィ技術およびドライエッチング技術により容易に形成することができる。一方の配線ＤＤｄａが配置される配線層を実施形態１のようなめっき技術を用いた再配線層としてもよい。または、ビア１２，２２上に、ビアを更に重ねて形成し、配線ＤＤｄａ，ＤＤｄｂが配置される配線層の両方を、めっき技術を用いた再配線層としてもよい。
【００７５】
（変形例５）
上述の実施形態１等では、画素基板３０に対し、１つのロジック基板１０と、１つのメモリ基板２０とを接合することとしたが、これに限られない。以下に、図１６を用いて、実施形態１の変形例５の固体撮像素子として、画素基板３０に対して、様々に異なる基板を接合した幾つかの例を示す。
【００７６】
図１６（ａ）に示すように、固体撮像素子１ｅは、画素基板３０に対して、２つのロジック基板１０，１０ｅが貼り合わされている。２つのロジック基板１０，１０ｅが有するロジック回路同士は、ロジック基板１０のビア１２と、ロジック基板１０ｅのビア１２ｅと、これらのビア１２，１２ｅを繋ぐ配線ＤＤｅとにより電気的に接続されている。
【００７７】
図１６（ｂ）に示すように、固体撮像素子１ｆは、画素基板３０に対して、２つのメモリ基板２０，２０ｆが貼り合わされている。２つのメモリ基板２０，２０ｆが有するメモリ回路同士は、メモリ基板２０のビア２２と、メモリ基板２０ｆのビア２２ｆと、これらのビア２２，２２ｆを繋ぐ配線ＤＤｆとにより電気的に接続されている。
【００７８】
図１６（ｃ）に示すように、固体撮像素子１ｇは、画素基板３０に対して、１つのロジック基板１０、及び２つのメモリ基板２０ｇａ，２０ｇｂが貼り合わされている。ロジック基板１０のロジック回路およびメモリ基板２０ｇａのメモリ回路は、ロジック基板１０のビア１２と、メモリ基板２０ｇａのビア２２ｇａと、これらのビア１２，２２ｇａを繋ぐ配線ＤＤｇａとにより電気的に接続されている。ロジック基板１０のロジック回路およびメモリ基板２０ｇｂのメモリ回路は、ロジック基板１０のビア１２と、メモリ基板２０ｇｂのビア２２ｇｂと、これらのビア１２，２２ｇｂを繋ぐ配線ＤＤｇｂとにより電気的に接続されている。メモリ基板２０ｇａ及びメモリ基板２０ｇｂが有するメモリ回路同士は、メモリ基板２０ｇａのビア２２ｇａと、メモリ基板２０ｇｂのビア２２ｇｂと、これらのビア２２ｇａ，２２ｇｂを繋ぐ配線ＤＤｇａｂとにより電気的に接続されている。
【００７９】
変形例５の固体撮像素子は、上記以外にも種々の基板が任意の数、画素基板３０に対して貼り合わされた構成とすることができる。変形例５の固体撮像素子が、配線層に加え、シールド層を有していてもよい。
【００８０】
［実施形態２］
次に、図１７〜図２４を用いて、実施形態２の固体撮像素子２について説明する。実施形態２の固体撮像素子２は、支持基板４０の面４Ｂ側に配線ＤＤｈを備える点が、上述の実施形態１とは異なる。
【００８１】
（固体撮像素子の構成例）
図１７は、本開示の実施形態２にかかる固体撮像素子２の一部を示す模式図である。図１７に示すように、固体撮像素子２は、ロジック基板１０およびメモリ基板２０に直接的に接合される支持基板４０を備える。つまり、ロジック基板２０の面１Ｂと、メモリ基板２０の面２Ｂとは、それぞれ接合面ＪＳ１４ｈ，ＪＳ２４ｈで、支持基板４０の面４Ａに貼り合わせられている。
【００８２】
ロジック回路１１及びメモリ回路２１は、支持基板４０及びロジック基板１０を貫通する第１のビアとしてのビア１２ｈと、支持基板４０及びメモリ基板２０を貫通する第２のビアとしてのビア２２ｈと、これらのビア１２ｈ，２２ｈを繋ぐ配線ＤＤｈにより電気的に接続されている。
【００８３】
配線ＤＤｈは、支持基板４０のロジック基板１０側およびメモリ基板２０側とは反対側の面４Ｂ上に配置されている。支持基板４０の面４Ｂ上には、配線ＤＤｈを覆って絶縁層７３が配置されている。
【００８４】
（固体撮像素子の製造処理の例）
次に、図１８〜図２２を用いて、実施形態２の固体撮像素子２の製造処理の例について説明する。図１８〜図２１は、本開示の実施形態２にかかる固体撮像素子２の製造処理の手順の一例を示すフロー図である。
【００８５】
図１８（ａ）に示すように、ロジック基板１０とメモリ基板２０とが貼り合わされた画素基板３０を形成する。ここまでは、上述の実施形態１の図３（ａ）までの処理と同様である。
【００８６】
図１８（ｂ）に示すように、画素基板３０に貼り合わされたロジック基板１０の面１Ｂとメモリ基板２０の面２Ｂとに、支持基板４０の面４Ａを貼り合わせる。
【００８７】
図１９（ａ）に示すように、支持基板４０の面４Ｂ側から、支持基板４０及びロジック基板１０を貫通し、例えば配線ＤＤ１１に到達する貫通孔Ｈ１２ｈを形成する。また、支持基板４０の面４Ｂ側から、支持基板４０及びメモリ基板２０を貫通し、例えば配線ＤＤ２１に到達する貫通孔Ｈ２２ｈを形成する。
【００８８】
図１９（ｂ）に示すように、貫通孔Ｈ１２ｈにＣｕ等の導電材を充填して、支持基板４０及びロジック基板１０を貫通し、例えば配線Ｄ１１に接続されるビア１２ｈを形成する。また、貫通孔Ｈ２２ｈにＣｕ等の導電材を充填して、支持基板４０及びメモリ基板２０を貫通し、例えば配線Ｄ２１に接続されるビア２２ｈを形成する。
【００８９】
支持基板４０の面４Ｂ側から形成されたビア１２ｈ，２２ｈは、例えば、支持基板４０の面４Ｂ側から、ロジック基板１０の面１Ａ側およびメモリ基板２０の面２Ａ側へと径が縮小するテーパ形状となる。
【００９０】
図２０（ａ）に示すように、支持基板４０の面４Ｂ上に、ビア１２ｈ，２２ｈを含む領域に溝パターン６０ｈｔｒを有する樹脂６０ｈを形成する。そして、溝パターン６０ｈｔｒ内に、例えばめっき法によりＣｕ等の導電材を充填し、配線ＤＤｈを形成する。
【００９１】
図２０（ｂ）に示すように、樹脂６０ｈを剥離した後、配線ＤＤｈを覆うように、支持基板４０の面４Ｂ上に絶縁層７３を形成する。
【００９２】
図２１（ａ）に示すように、積層された支持基板４０、ロジック基板１０、メモリ基板２０、及び画素基板３０を反転させ、支持基板４０が下に向き、画素基板３０が上に向くよう配置する。
【００９３】
図２１（ｂ）に示すように、画素基板３０の面３Ｂに、カラーフィルタＣＦ及びオンチップレンズＯＣＬを形成する。
【００９４】
図２２に、実施形態２の固体撮像素子２の製造処理の全体のフローを示す。図２２は、本開示の実施形態２にかかる固体撮像素子２の製造処理の全体を示すフロー図である。
【００９５】
図２２に示すように、画素基板３０に対して、ロジック基板１０とメモリ基板２０とが貼り合わされるところまでは、上述の実施形態１の処理と同様である。
【００９６】
次に、画素基板３０に貼り合わされたロジック基板１０及びメモリ基板２０に、支持基板４０を接合する。
【００９７】
次に、支持基板４０の裏面プロセスにより、支持基板４０、ロジック基板１０、及びメモリ基板２０にそれぞれＴＳＶとしてのビア１２ｈ，２２ｈが形成され、さらに、これらのビア１２ｈ，２２ｈを接続する再配線層における配線ＤＤｈが支持基板４０上に形成される。
【００９８】
次に、画素基板３０の裏面プロセスにより、画素基板３０にカラーフィルタＣＦ及びオンチップレンズＯＣＬが形成される。
【００９９】
以上により、実施形態２の固体撮像素子２の製造処理が終了する。
【０１００】
実施形態１の固体撮像素子１によれば、ロジック回路１１とメモリ回路２１とは、支持基板４０の面４Ｂ側で接続される。これにより、ロジック回路１１とメモリ回路２１とを接続する配線ＤＤｈと、画素基板３０の有する配線Ｄ３１等との距離は、ロジック基板１０及びメモリ基板２０の厚さに加えて、支持基板４０の厚さ以上の距離隔てられることとなる。よって、配線ＤＤ及び配線Ｄ３１間のクロストークをよりいっそう抑制し、画素回路３１におけるノイズをよりいっそう低下させることができる。
【０１０１】
（変形例１）
次に、図２３を用いて、実施形態２の変形例１の固体撮像素子２ｉについて説明する。変形例１の固体撮像素子２ｉは、フォトリソグラフィ技術およびドライエッチング技術により形成された配線ＤＤｉを備える。
【０１０２】
図２３は、本開示の実施形態２の変形例１にかかる固体撮像素子２ｉの一部を示す模式図である。図２３に示すように、固体撮像素子２ｉは、上述の実施形態１の変形例２と同様、２つのビア部と１つの架橋部とを有する配線ＤＤｉを備える。配線ＤＤｉは、絶縁層７３中に積層される。配線ＤＤｉは、例えばフォトリソグラフィ技術およびドライエッチング技術等により形成される。
【０１０３】
変形例１の固体撮像素子２ｉによれば、例えばフォトリソグラフィ技術およびドライエッチング技術によって、より微細な配線ＤＤｉを精度よく形成することができ、配線ＤＤｉの高集積化が可能となる。
【０１０４】
（変形例２）
次に、図２４を用いて、実施形態２の変形例２の固体撮像素子２ｊについて説明する。変形例２の固体撮像素子２ｊは、配線ＤＤｉに加え、配線ＤＤｉの形成手法を適用した導電層としてのシールド層中に配置されるシールドＳＳｊを更に備える。
【０１０５】
図２４は、本開示の実施形態２の変形例２にかかる固体撮像素子２ｊの一部を示す模式図である。図２４に示すように、固体撮像素子２ｊは、上述の実施形態１の変形例３と同様、２つのビア部と１つの架橋部とを有するシールド層中に配置されたシールドＳＳｊを備える。シールドＳＳｊもまた、絶縁層７３中に積層される。シールドＳＳｊは、配線ＤＤｉと同様、例えばフォトリソグラフィ技術およびドライエッチング技術等により形成される。
【０１０６】
変形例２の固体撮像素子２ｊによれば、配線ＤＤｉの画素基板３０側に配置されるシールドＳＳｃにより、配線ＤＤｂ及び配線Ｄ３１間のクロストークを更に抑制し、画素回路３１におけるノイズを更に低下させることができる。
【０１０７】
（変形例３）
実施形態２等の固体撮像素子のように、支持基板４０上に配線層を有する構成においても、実施形態１の変形例５の構成のように、複数のロジック基板、複数のメモリ基板等、種々の基板が任意の数、画素基板３０に対して貼り合わされた構成とすることができる。
【０１０８】
変形例３の固体撮像素子が、支持基板４０上の配線層に加え、シールド層を有していてもよい。
【０１０９】
なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、また他の効果があってもよい。
【０１１０】
［その他の実施形態］
なお、本技術は以下のような構成も取ることができる。
（１）
第１の半導体回路を第１の面に有する第１の半導体基板と、
第２の半導体回路を第２の面に有する第２の半導体基板と、
画素回路を一方の面に有する画素基板と、を備え、
前記第１の半導体基板、前記第２の半導体基板、及び前記画素基板は、
前記第１の半導体基板の前記第１の面および前記第２の半導体基板の前記第２の面と、前記画素基板の前記一方の面とが対向するよう互いに接合されており、
前記第１の半導体回路と前記第２の半導体回路とは、前記画素基板に対向する側とは反対の前記第１の面側および前記第２の面側で接続される、
固体撮像素子。
（２）
前記第１の半導体回路と前記第２の半導体回路とは、
前記第１の半導体基板を貫通する第１のビア、前記第２の半導体基板を貫通する第２のビア、及び前記第１のビアと前記第２のビアとを接続する配線によって接続される、
前記（１）に記載の固体撮像素子。
（３）
前記画素基板の前記第１の半導体基板および前記第２の半導体基板との接合面と、前記配線との間にはシールドが配置される、
前記（２）に記載の固体撮像素子。
（４）
前記配線は、
前記第１の半導体基板上と前記第２の半導体基板上とに配置される、
前記（２）または（３）に記載の固体撮像素子。
（５）
前記第１の半導体基板および前記第２の半導体基板の前記画素基板に対向する側とは反対側に接合される支持基板を備え、
前記第１のビア及び前記第２のビアは、それぞれ前記支持基板を貫通し、
前記配線は、
前記支持基板上であって、前記第１の半導体基板および前記第２の半導体基板とは反対の面側に配置される、
前記（２）または（３）に記載の固体撮像素子。
（６）
前記配線が配置される配線層は、めっき技術により形成される再配線層である、
前記（２）乃至（５）のいずれか１つに記載の固体撮像素子。
（７）
前記配線が配置される配線層は、フォトリソグラフィ技術およびドライエッチング技術により形成される配線層である、
前記（２）乃至（５）のいずれか１つに記載の固体撮像素子。
（８）
前記第１の半導体基板は、前記第１の半導体回路としてロジック回路を有するロジック基板であり、
前記第２の半導体基板は、前記第２の半導体回路としてメモリ回路を有するメモリ基板である、
前記（１）乃至（７）のいずれか１つに記載の固体撮像素子。
（９）
前記第１の半導体基板は、前記第１の半導体回路として第１のロジック回路を有する第１のロジック基板であり、
前記第２の半導体基板は、前記第２の半導体回路として第２のロジック回路を有する第２のロジック基板である、
前記（１）乃至（７）のいずれか１つに記載の固体撮像素子。
（１０）
前記第１の半導体基板は、前記第１の半導体回路として第１のメモリ回路を有する第１のメモリ基板であり、
前記第２の半導体基板は、前記第２の半導体回路として第２のメモリ回路を有する第２のメモリ基板である、
前記（１）乃至（７）のいずれか１つに記載の固体撮像素子。
（１１）
第３の半導体回路を第３の面に有する第３の半導体基板を備え、
前記第３の半導体基板および前記画素基板は、
前記第３の半導体基板の前記第３の面と、前記画素基板の前記一方の面とが対向するよう互いに接合されており、
前記第１の半導体回路と前記第３の半導体回路とは、前記画素基板に対向する側とは反対の前記第１の面側および前記第３の面側で接続され、
前記第２の半導体回路と前記第３の半導体回路とは、前記画素基板に対向する側とは反対の前記第２の面側および前記第３の面側で接続される、
前記（１）乃至（７）のいずれか１つに記載の固体撮像素子。
（１２）
前記第１の半導体回路と前記第３の半導体回路とを接続する第１の配線と、
前記第２の半導体回路と前記第３の半導体回路とを接続する第２の配線と、を備え、
前記第１の配線は、
前記第１の半導体基板上と前記第３の半導体基板上とに配置され、
前記第２の配線は、
前記第２の半導体基板上と前記第３の半導体基板上とに配置される、
前記（１１）に記載の固体撮像素子。
（１３）
前記第１の半導体基板は、前記第１の半導体回路としてロジック回路を有するロジック基板であり、
前記第２の半導体基板は、前記第２の半導体回路として第１のメモリ回路を有する第１のメモリ基板であり、
前記第３の半導体基板は、前記第３の半導体回路として第２のメモリ回路を有する第２のメモリ基板である、
前記（１１）または（１２）に記載の固体撮像素子。
（１４）
第３の半導体回路を第３の面に有する第３の半導体基板と、
前記画素基板に対向する側とは反対の前記第１の面側および前記第３の面側で、前記第１の半導体回路と前記第３の半導体回路とを接続する第１の配線と、
前記画素基板に対向する側とは反対の前記第２の面側および前記第３の面側で、前記第２の半導体回路と前記第３の半導体回路とを接続する第２の配線と、を備え、
前記第３の半導体基板の前記第３の面と、前記画素基板の前記一方の面とが対向するよう互いに接合されており、
前記第１の配線および前記第２の配線は、
前記支持基板上であって、前記第３の半導体基板とは反対の面側に配置される、
前記（５）に記載の固体撮像素子。
【符号の説明】
【０１１１】
１，１ｂ，１ｃ，２，２ｉ，２ｊ  固体撮像素子
１０  ロジック基板
１１  ロジック回路
１２，１２ａ，１２ｈ  ビア
２０  メモリ基板
２１  メモリ回路
２２，２２ａ，２２ｈ  ビア
３０  画素基板
３１  画素回路
ＤＤ，ＤＤｂ，ＤＤ，ＤＤｈ，ＤＤｉ  配線
ＳＳｃ，ＳＳｊ  シールド
【図１】
2020150112.tif 000003
【図２】
2020150112.tif 000004
【図３】
2020150112.tif 000005
【図４】
2020150112.tif 000006
【図５】
2020150112.tif 000007
【図６】
2020150112.tif 000008
【図７】
2020150112.tif 000009
【図８】
2020150112.tif 000010
【図９】
2020150112.tif 000011
【図１０】
2020150112.tif 000012
【図１１】
2020150112.tif 000013
【図１２】
2020150112.tif 000014
【図１３】
2020150112.tif 000015
【図１４】
2020150112.tif 000016
【図１５】
2020150112.tif 000017
【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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