(57)【要約】【課題】スイッチ素子に掛かる負荷を軽減できる記憶装置を提供することである。【解決手段】実施形態の記憶装置は、第１導体と、第２導体と、抵抗変化層と、第１部分と、第２部分と、を有する。抵抗変化層は、第１導体又は第２導体と接続する。第１部分は、第１導体と第２導体との間に設けられ、抵抗値が変化する第１閾値電圧値を持つ。第２部分は、第１導体と第１部分との間、及び第２導体と第１部分との間の少なくとも一方に設けられ、抵抗値が変化する第２閾値電圧値が第１閾値電圧値よりも高い。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１導体と、
第２導体と、
前記第１導体又は前記第２導体と接続する抵抗変化層と、
前記第１導体と前記第２導体との間に設けられ、抵抗値が変化する第１閾値電圧値を持つ第１部分と、
前記第１導体と前記第１部分との間、及び前記第２導体と前記第１部分との間の少なくとも一方に設けられ、抵抗値が変化する第２閾値電圧値が前記第１閾値電圧値よりも高い第２部分と、
を備えた記憶装置。
【請求項２】
前記第１部分は、
テルル、セレン及び硫黄のうち、少なくとも１種のカルコゲン元素を含む第１元素と、
ホウ素、炭素、マグネシウム、アルミニウム、シリコン及びゲルマニウムのうち、少なくとも１種の導電性元素を含む第２元素と、
を含み、
前記第２部分は、
テルル、セレン及び硫黄のうち、少なくとも１種のカルコゲン元素を含む第３元素と、
ホウ素、炭素、マグネシウム、アルミニウム、シリコン及びゲルマニウムのうち、少なくとも１種の導電性元素を含む第４元素と、
を含む請求項１に記憶装置。
【請求項３】
前記第１部分と前記第２部分との間に設けられた中間層をさらに備えた、
請求項１又は請求項２に記載の記憶装置。
【請求項４】
前記第１部分は、複数の第１層と、複数の第２層とを含み、前記複数の第１層と前記複数の第２層とは交互に積層され、前記複数の第１層の各々は、印加される電圧に応じて高抵抗状態と低抵抗状態との間で変化し、
前記第２部分は、複数の第３層と、複数の第４層とを含み、前記複数の第３層と前記複数の第４層とは交互に積層され、前記複数の第３層の各々は、印加される電圧に応じて高抵抗状態と低抵抗状態との間で変化する、
請求項１から請求項３の何れか１項に記載の記憶装置。
【請求項５】
第１導体と、
第２導体と、
前記第１導体と前記第２導体との間に設けられ、前記第１導体と前記第２導体との間に印加される電圧が第１閾値電圧値未満の場合に第１抵抗変化傾向を持ち、前記第１閾値電圧値以上第２閾値電圧値未満の場合に前記第１抵抗変化傾向よりも単位電圧当たりの抵抗値の変化が大きい第２抵抗変化傾向を持ち、前記第２閾値電圧値以上の場合に、前記抵抗値が前記第２閾値電圧値の場合と比べて低くなる領域を含む第３抵抗変化傾向を持つスイッチ素子と、
を備えた記憶装置。
【請求項６】
第１導電層と、
第２導電層と、
前記第１導電層又は前記第２導電層と接続する抵抗変化層と、
前記第１導電層と前記第２導電層との間に設けられ、テルル、セレン及び硫黄のうち、少なくとも１種を選択された第１元素と、ホウ素、炭素、マグネシウム、アルミニウム、シリコン及びゲルマニウムのうち、少なくとも１種の導電性元素を含む第２元素と、窒化物と、を含む第１部分と、
前記第１導電層と前記第１部分との間に設けられ、テルル、セレン及び硫黄のうち、少なくとも１種を選択された前記第１元素と、ホウ素、炭素、マグネシウム、アルミニウム、シリコン及びゲルマニウムのうち、少なくとも１種の導電性元素を含む前記第２元素と、窒化物及びシリコンと、を含む第２部分と、
を備えた記憶装置。
【請求項７】
前記第１部分と前記第２部分との間に設けられ、ホウ素、炭素、マグネシウム、アルミニウム、シリコン及びゲルマニウムのうち、少なくとも１種の導電性元素の窒化物を含む第３部分をさらに備えた請求項６に記載の記憶装置。
【請求項８】
前記第１部分はＡｌＴｅＮから構成され、前記第２部分はＡｌＳｉＴｅＮから構成される請求項６に記載の記憶装置。
【請求項９】
前記第１導電層と前記第２導電層の間に電圧を０Vから徐々に印加すると電流が増大し、第１閾値電圧値に達したとき、電流は第１電流値に達し、
前記第１閾値電圧値より大きい電圧を徐々に印加すると、電流が増大し、前記第１閾値電圧値より大きい第２閾値電圧値に達したとき、電流は前記第１電流値より大きい第２電流値に達し、
前記第２閾値電圧値印加後に電圧が減少し、前記第１閾値電圧値より小さい第３閾値電圧値に達したとき、電流は前記第２電流値より大きな第３電流値に達する請求項６に記載の記憶装置。
【請求項１０】
前記第１閾値電圧値が印加されるまでの電流は第１傾斜を有して増大し、前記第１閾値電圧値から前記第２閾値電圧値が印加されるまでの電流は前記第１傾斜より勾配の大きい第２傾斜を有して増大する請求項９に記載の記憶装置。
【請求項１１】
前記第１導電層及び前記第２導電層の間に流れる電流が第１電流値よりも小さい範囲において、電流の増大に応じて電圧が第１傾斜を有して徐々に増大し、
前記第１電流値より大きく第２電流値より小さい範囲において、電流の増大に応じて電圧が前記第１傾斜より勾配の大きい第２傾斜を有して増大し、
前記第２電流値より大きく第３電流値より小さい範囲において、電流の増大に応じて電圧が減少する請求項６に記載の記憶装置。
【請求項１２】
前記第３電流値と前記第２電流値の差は、前記第２電流値と前記第１電流値の差より小さい請求項１１に記載の記憶装置。
【請求項１３】
前記第１電流値に到達したときの第１電圧値と、前記第２電流値に到達したときの第２電圧値と、前記第３電流値に到達したときの第３電圧値と、を有し、前記第２電圧値は前記第１電圧値より電圧が大きく、前記第３電圧値は前記第１電圧値より電圧小さい請求項１１に記載の記憶装置。
【請求項１４】
前記第１電圧値と前記第２電圧値の差は、前記第１電圧値と前記第３電圧値の差より大きい請求項１３に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、記憶装置に関する。
【背景技術】
【０００２】
相互に直交した方向に延びる２種類の配線の交差部分に、記憶素子が設けられた、いわゆるクロスポイント型の記憶装置が提案されている。クロスポイント型の記憶装置は、各記憶素子に対応してセル選択用のスイッチ素子を備えている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第６２７３１８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、スイッチ素子に掛かる負荷を軽減できる記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の記憶装置は、第１導体と、第２導体と、抵抗変化層と、第１部分と、第２部分と、を有する。抵抗変化層は、第１導体又は第２導体と接続する。第１部分は、第１導体と第２導体との間に設けられ、抵抗値が変化する第１閾値電圧値を持つ。第２部分は、第１導体と第１部分との間、及び第２導体と第１部分との間の少なくとも一方に設けられ、抵抗値が変化する第２閾値電圧値が第１閾値電圧値よりも高い。
【図面の簡単な説明】
【０００６】
【図１】実施形態の記憶装置を示す概略斜視図。
【図２】実施形態のメモリセルの断面図。
【図３】実施形態のスイッチ素子の断面図。
【図４】実施形態のメモリセルの電流電圧特性を示すグラフ。
【図５】実施形態の他の構成に係るスイッチ素子の断面図。
【発明を実施するための形態】
【０００７】
以下、実施形態の記憶装置を、図面を参照して説明する。以下の説明では、同一又は類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。図面は模式的又は概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率等は、必ずしも現実のものと同一とは限らない。
【０００８】
本明細書において「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合も含む。すなわち「接続」とは、２つの部材が直接に接する場合に限定されず、２つの部材の間に別の部材が介在する場合も含む。一方で、「接する」とは、直接に接することを意味する。本明細書において「重なる」及び「面する」とは、２つの部材が直接に向かい合うことに限定されず、２つの部材の間に別の部材が存在する場合も含む。また、「重なる」及び「面する」とは、２つの部材のそれぞれ一部同士が重なる又は面する場合なども含む。また「厚さ」とは、便宜上のものであり、「寸法」と読み替えられてもよい。
【０００９】
また先に、Ｘ方向、Ｙ方向、Ｚ方向について定義する。Ｘ方向は、後述するシリコン基板１１の表面と略平行な方向であって、後述するワード線２１が延びる方向である（図１参照）。Ｙ方向は、シリコン基板１１の表面と略平行な方向であって、Ｘ方向に交差する（例えば略直交する）方向であって、後述するビット線２２が延びる方向である。Ｚ方向は、シリコン基板１１の表面と略直交する方向であって、Ｘ方向及びＹ方向に交差する（例えば略直交する）方向である。＋Ｚ方向は、シリコン基板１１から後述する記憶部１３に向かう方向である（図１参照）。−Ｚ方向は、＋Ｚ方向とは反対方向である。＋Ｚ方向と−Ｚ方向とを区別しない場合は、単に「Ｚ方向」と称する。本明細書では、「＋Ｚ方向」を「上」、「−Ｚ方向」を「下」と称する場合がある。但し、これら表現は、便宜上のものであり、重力方向を規定するものではない。
【００１０】
図１は、実施形態の記憶装置１を示す概略斜視図である。
記憶装置１は、いわゆるクロスポイント型の半導体記憶装置の一例である。記憶装置１は、シリコン基板１１と、層間絶縁膜１２と、記憶部１３と、を備えている。
【００１１】
シリコン基板１１上には、記憶装置１の駆動回路（不図示）が形成されている。
層間絶縁膜１２は、シリコン基板１１上において、駆動回路を覆っている。層間絶縁膜１２は、例えばシリコン酸化物（ＳｉＯ）等により形成されている。
【００１２】
記憶部１３は、層間絶縁膜１２の上方に設けられている。記憶部１３は、ワード線（第１導体、第１導電層）２１と、ビット線（第２導体、第２導電層）２２と、メモリセルＭＣと、を備えている。
ワード線２１は、Ｘ方向に帯状に延びている。ワード線２１は、Ｙ方向及びＺ方向に間隔をあけて複数配列されている。Ｚ方向の同一高さにおいて、Ｙ方向に並んだワード線２１同士は、ワード線層２５を構成している。すなわち、本実施形態では、複数のワード線層２５がＺ方向に間隔をあけて配列されている。各ワード線２１は、例えばシリコン（Ｓｉ）等により形成されている。
【００１３】
ビット線２２は、Ｙ方向に帯状に延びている。ビット線２２は、Ｙ方向及びＺ方向に間隔をあけて複数配列されている。Ｚ方向の同一高さにおいて、Ｘ方向に並んだビット線２２同士は、ビット線層２７を構成している。本実施形態において、各ビット線層２７は、Ｚ方向で隣り合うワード線層２５の間に、ワード線層２５に対してＺ方向に間隔をあけてそれぞれ設けられている。各ビット線２２は、例えばシリコン（Ｓｉ）等により形成されている。
【００１４】
ワード線層２５における隣り合うワード線２１同士の間、ビット線層２７における隣り合うビット線２２同士の間には、層間絶縁膜（不図示）がそれぞれ設けられている。
【００１５】
ワード線２１及びビット線２２は、Ｚ方向から見た場合、互いに交差（例えば直交）して配置されている。Ｚ方向から見た場合、ワード線２１及びビット線２２の交差部分ＣＰにおいて、ワード線２１とビット線２２との間にはメモリセルＭＣが設けられている。すなわち、メモリセルＭＣは、各交差部分ＣＰに設けられることで、Ｘ方向、Ｙ方向及びＺ方向で互いに間隔をあけて三次元マトリクス状に配列されている。
【００１６】
図２は、メモリセルＭＣの断面図である。
図２に示すように、メモリセルＭＣは、Ｚ方向を長手方向とする略角柱状に形成されている。メモリセルＭＣの下端は、交差部分ＣＰにおいて、ワード線２１に接している。メモリセルＭＣの上端は、交差部分ＣＰにおいて、ビット線２２に接している。なお、Ｘ方向及びＹ方向で隣り合う各メモリセルＭＣ同士の間には、層間絶縁膜３８が設けられている。
【００１７】
メモリセルＭＣは、第１電極４０と、記憶層（抵抗変化層）４１と、第２電極４２と、スイッチ層４３と、第３電極４４と、を備えている。第１電極４０、記憶層４１、第２電極４２、スイッチ層４３及び第３電極４４は、この記載順で−Ｚ方向から＋Ｚ方向に積層されている。
【００１８】
第１電極４０、記憶層４１及び第２電極４２は、記憶素子５０を構成している。記憶素子５０は、情報の書き込みや消去、読み出しを行う。
第２電極４２、スイッチ層４３及び第３電極４４は、スイッチ素子５１を構成している。スイッチ素子５１は、複数のメモリセルＭＣ（記憶素子５０）を選択的に動作させる。各メモリセルＭＣにおいて、記憶素子５０及びスイッチ素子５１は直列に接続されている。
【００１９】
第１電極４０は、記憶素子５０の下部電極として機能する。第１電極４０は、上述した交差部分ＣＰにおいて、ワード線２１上に設けられている。第１電極４０は、炭素（Ｃ）や窒化炭素（ＣＮ）、タングステン（Ｗ）、チタン窒化物（ＴｉＮ）等により形成されている。第１電極４０とワード線２１との間には、バリア層（不図示）が設けられていてもよい。
【００２０】
記憶層４１は、ＲｅＲＡＭ（抵抗変化メモリ）やＰＣＭ（相変化型メモリ）、ＭＲＡＭ（磁気抵抗変化型メモリ）等、記憶素子５０の記憶方式に応じて適宜選択される。
【００２１】
第２電極４２は、記憶素子５０の上部電極、及びスイッチ素子５１の下部電極として機能する。第２電極４２は、記憶層４１上に設けられている。第２電極４２は、第１電極４０と同様の材料により形成されている。
【００２２】
図３は、スイッチ素子５１の断面図である。
図３に示すように、スイッチ層４３は、電圧印加時に非晶質層（アモルファス層）のまま相変化を伴うことなく、抵抗状態が変化する層である。具体的に、スイッチ層４３は、第１スイッチ部６１と、中間バリア層６２と、第２スイッチ部６３と、を備えている。第１スイッチ部６１、中間バリア層６２及び第２スイッチ部６３は、この記載順で+Ｚ方向から−Ｚ方向に積層されている。すなわち、中間バリア層６２に対して＋Ｚ方向側に第１スイッチ部６１が設けられ、中間バリア層６２に対して−Ｚ方向側に第２スイッチ部６３が設けられている。但し、中間バリア層６２に対して−Ｚ方向側に第１スイッチ部６１が設けられ、中間バリア層６２に対して＋Ｚ方向側に第２スイッチ部６３が設けられていてもよい。また、第１スイッチ部６１及び第２スイッチ部６３は、交互に設けられていてもよい。
【００２３】
第１スイッチ部６１は、第１機能層７１と、第１バリア層７２と、が交互に積層された積層膜である。
第２スイッチ部６３は、第１スイッチ部６１に直列に接続されている。第２スイッチ部６３は、第２機能層７５と、第２バリア層７６と、が交互に積層された積層膜である。第１スイッチ部６１は「第１部分」の一例であり、第２スイッチ部６３は「第２部分」の一例である。
【００２４】
第２スイッチ部６３は、第２電極４２上に設けられている。具体的に、第２スイッチ部６３は、第２バリア層７６を最下層とし、第２機能層７５を最上層とした状態で、第２機能層７５と第２バリア層７６とを交互に積層して構成されている。すなわち、最下層の第２バリア層７６は、第２電極４２に接している。但し、第２機能層７５が第２電極４２に接する構成であってもよい。第２機能層７５は「第３層」の一例であり、第２バリア層７６は「第４層」の一例である。
【００２５】
第２バリア層７６は、第１機能層７１や第２機能層７５の融点よりも高い材料であることが好ましい。具体的に、第２バリア層７６は、ホウ素（Ｂ）や炭素（Ｃ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）等の第１バリア元素から選択される少なくとも１種の元素と、窒素（Ｎ）及び酸素（Ｏ）の第２バリア元素から選択される少なくとも１種の元素と、の組み合わせにより構成されている。本実施形態の第２バリア層７６は、窒化アルミニウム（ＡｌＮ）等により形成されている。なお、第２バリア層７６で選択されるバリア元素のうち、第１バリア元素は「第９元素」の一例であり、第２バリア元素は「第１０元素」の一例である。
【００２６】
各第２バリア層７６の厚さＴａは、各層において均等であることが好ましい。本実施形態において、各第２バリア層７６の厚さＴａは、１ｎｍ程度に設定されている。
【００２７】
第２機能層７５は、各第２バリア層７６上に設けられている。第２機能層７５は、カルコゲン元素から選択される第１スイッチ元素と、導電性元素から選択される第２スイッチ元素と、窒素（Ｎ）及び酸素（Ｏ）から選択される第３スイッチ元素と、を含んでいる。すなわち、第２機能層７５は、第１スイッチ元素であるカルコゲン元素に、第２スイッチ元素である導電性元素、及び第３スイッチ元素である窒素（Ｎ）や酸素（Ｏ）が少なくとも結合された化合物（いわゆる、カルコゲナイド）である。なお、第２機能層７５で選択されるスイッチ元素のうち、第１スイッチ元素は「第３元素」の一例であり、第２スイッチ元素は「第４元素」の一例であり、第３スイッチ元素は「第６元素」の一例である。
【００２８】
第１スイッチ元素であるカルコゲン元素とは、周期表の第１６族に属する元素のうち、酸素（Ｏ）を除くものであって、例えば硫黄（Ｓ）やセレン（Ｓｅ）、テルル（Ｔｅ）等である。本実施形態の第２機能層７５は、上述したカルコゲン元素のうち、少なくとも１種を含んでいる。
【００２９】
第２スイッチ元素である導電性元素は、例えばホウ素（Ｂ）や炭素（Ｃ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）等である。本実施形態の第２機能層７５は、上述した導電性元素のうち少なくとも１種を含んでいる。
【００３０】
第３スイッチ元素である窒素（Ｎ）や酸素（Ｏ）は、第２機能層７５を高抵抗化させる。本実施形態の第２機能層７５は、上述した第１スイッチ素子、第２スイッチ素子及び第３スイッチ素子を含む化合物として、例えばＡｌＳｉＴｅＮにより形成されている。
【００３１】
上述した第２機能層７５の厚さＴｂは、０．５ｎｍ以上２．０ｎｍ以下に設定されていることが好ましい。第２機能層７５の厚さＴｂを０．５ｎｍ以上にすることで、成膜不良等を抑制できる。一方、第２機能層７５の厚さＴｂを２．０ｎｍ以下にすることで、結晶化温度を高めることができ、電圧印加時における相変化を抑制し易くなる。
【００３２】
中間バリア層６２は、第１スイッチ部６１と第２スイッチ部６３との間を仕切っている。中間バリア層６２は、第２スイッチ部６３のうち、最上層に位置する第２機能層７５上に設けられている。中間バリア層６２は、上述した第２バリア層７６と同様の材料により形成されている。中間バリア層６２の厚さＴｃは、第２バリア層７６の厚さＴａと同等の厚さで形成されていることが好ましい。中間バリア層６２は「中間層」や「第３部分」の一例である。
【００３３】
第１スイッチ部６１は、中間バリア層６２上に設けられている。具体的に、第１スイッチ部６１は、第１機能層７１を最下層とし、第１バリア層７２を最上層とした状態で、第１機能層７１と第１バリア層７２とを交互に積層して構成されている。すなわち、最下層の第１機能層７１は、中間バリア層６２に接している。本実施形態において、第１スイッチ部６１の厚さは、第２スイッチ部６３の厚さと同等になっている。但し、各機能層７１，７５間で厚さや積層数を異ならせることで、第１スイッチ部６１及び第２スイッチ部６３の厚さをそれぞれ異ならせてもよい。第１機能層７１は「第１層」の一例であり、第１バリア層７２は「第２層」の一例である。
【００３４】
本実施形態において、第１機能層７１は、例えばＡｌＴｅＮにより形成されている。すなわち、第１機能層７１は、上述した第２機能層７５と同様に、カルコゲン元素から選択される第１スイッチ元素と、導電性元素から選択される第２スイッチ元素と、窒素（Ｎ）及び酸素（Ｏ）から選択される第３スイッチ元素と、を含んでいる。なお、第１機能層７１で選択される各スイッチ元素のうち、第１スイッチ元素は「第１元素」の一例であり、第２スイッチ元素は「第２元素」の一例であり、第３スイッチ元素は「第５元素」の一例である。なお、第１機能層７１の厚さＴｄは、上述した第２機能層７５と同様に、０．５ｎｍ以上２．０ｎｍ以下であることが好ましい。
【００３５】
第１バリア層７２は、各第１機能層７１上に設けられている。第１バリア層７２は、上述した中間バリア層６２及び第２バリア層７６と同様の材料により形成されている。第１バリア層７２の厚さＴｅは、中間バリア層６２及び第２バリア層７６と同等の厚さで形成されていることが好ましい。なお、第１バリア層７２で選択されるバリア元素のうち、第１バリア元素は「第７元素」の一例であり、第２バリア元素は「第８元素」の一例である。
【００３６】
第３電極４４は、スイッチ素子５１の上部電極として機能する。第３電極４４は、最上層の第１バリア層７２上に設けられている。第３電極４４は、第１電極４０及び第２電極４２と同様の材料により形成されている。
【００３７】
上述した第１スイッチ部６１は、所定の電圧値（第１閾値電圧値（第１電圧値）Ｖｔｈ１）以上の電圧を印加することにより高抵抗状態から低抵抗状態に抵抗値が変化し、第１スイッチ部６１を流れる電流を増加させる。第２スイッチ部６３は、所定の電圧値（第２閾値電圧値（第２電圧値）Ｖｔｈ２）以上の電圧を印加することにより高抵抗状態から低抵抗状態に抵抗値が変化し、第２スイッチ部６３を流れる電流を増加させる。
【００３８】
図４は、本実施形態のメモリセルＭＣの電流電圧特性を示すグラフである。なお、図４の縦軸は、電流値を常用対数で示している。
図４に示すように、本実施形態のスイッチ素子５１は、第２スイッチ部６３において高抵抗状態（オフ状態）から低抵抗状態（オン状態）へ切り替わる際の第２閾値電圧値Ｖｔｈ２が、第１スイッチ部６１においてオフ状態からオン状態へ切り替わる際の第１閾値電圧値Ｖｔｈ１に比べて大きくなっている。すなわち、スイッチ素子５１は、印加電圧が第１閾値電圧値Ｖｔｈ１未満のとき、第１スイッチ部６１及び第２スイッチ部６３の双方がオフ状態となる。スイッチ素子５１は、印加電圧が第１閾値電圧値Ｖｔｈ１以上第２閾値電圧値Ｖｔｈ２未満のとき、第１スイッチ部６１がオン状態となり、第２スイッチ部６３がオフ状態となる。スイッチ素子５１は、印加電圧が第２閾値電圧値Ｖｔｈ２以上のとき、第１スイッチ部６１及び第２スイッチ部６３の双方がオン状態になる。そのため、スイッチ素子５１の抵抗値（第１スイッチ部６１及び第２スイッチ部６３の合成抵抗）は、印加電圧が第１閾値電圧値Ｖｔｈ１未満のときに最も高く、印加電圧が第２閾値電圧値Ｖｔｈ２以上のときに最も低くなる。本実施形態において、第１閾値電圧値Ｖｔｈ１は、ゼロ値と第２閾値電圧値Ｖｔｈ２との中間値（Ｖｔｈ２／２）に比べて第２閾値電圧値Ｖｔｈ２に近い値である（Ｖｔｈ１＞Ｖｔｈ２／２）。
【００３９】
上述した構成を言い換えると、メモリセルＭＣに印加される電圧が第１閾値電圧値Ｖｔｈ１未満の場合（各スイッチ部６１，６３がともにオフ状態）において、スイッチ素子５１は第１抵抗変化傾向（単位電圧当たりの抵抗値（第１傾斜））を持つ。メモリセルＭＣに印加される電圧が第１閾値電圧値Ｖｔｈ１以上第２閾値電圧値Ｖｔｈ２未満の場合において、スイッチ素子５１は第１抵抗変化傾向よりも単位電圧当たりの抵抗値の変化が大きい第２抵抗変化傾向（第２傾斜）を持つ。メモリセルＭＣに印加される電圧が第２閾値電圧値Ｖｔｈ２以上の場合において、スイッチ素子５１は抵抗値が第２閾値電圧値Ｖｔｈ２の場合と比べて低くなる領域を含む第３抵抗変化傾向（第３傾斜）を持つ。
【００４０】
第１閾値電圧値Ｖｔｈ１及び第２閾値電圧値Ｖｔｈ２は、各スイッチ部６１，６３の厚さ等により適宜調整可能である。すなわち、スイッチ部６１，６３の厚さを増加させることで、閾値電圧値Ｖｔｈ１，Ｖｔｈ２を高くすることができる。
【００４１】
上述したメモリセルＭＣの製造方法について簡単に説明する。まず、ワード線２１上に記憶素子５０の積層体及びスイッチ素子５１の積層体を順次積層する。その後、スイッチ素子５１の積層体（第３電極４４）上に形成したマスク（不図示）を介してエッチングを施すことで、記憶素子５０及びスイッチ素子５１の積層体のうち、マスクで覆われていない部分（メモリセルＭＣの形成領域以外の部分）を除去する。これにより、Ｘ方向及びＹ方向に間隔をあけて複数のメモリセルＭＣが一括で形成される。なお、各層の成膜は、スパッタ法等により行うことができる。
【００４２】
次に、上述した記憶装置１の記憶動作について説明する。
本実施形態の記憶装置１は、動作させるメモリセルＭＣに対して電圧を印加することで、記憶素子５０において情報の書き込みや消去、読み出しを行う。本実施形態の記憶装置１では、動作させるメモリセルＭＣ（以下、動作セルという。）に対して動作電圧値Ｖを印加し、その他のメモリセルＭＣ（以下、非動作セルという。）に対して０Ｖ又はＶ／２が印加されるものとする。なお、動作電圧値Ｖは、閾値電圧値Ｖｔｈ２以上である。
【００４３】
本実施形態のメモリセルＭＣでは、記憶素子５０とスイッチ素子５１とが直列に接続されている。そのため、スイッチ素子５１の抵抗値が記憶素子５０の抵抗値よりも高い場合（上述した第１抵抗変化傾向又は第２抵抗変化傾向の場合）には、動作セルの合成抵抗が高く、動作セルに流れる電流値が小さい。これにより、動作セルに流れる電流が低減される。
【００４４】
図４に示すように、動作セルに印加される電圧が第１閾値電圧値Ｖｔｈ１未満の場合、各スイッチ部６１，６３の双方がオフ状態である。この場合、スイッチ素子５１に流れる電流は、印加電圧と第１抵抗変化傾向とによって定まる。具体的に、電圧を０Vから徐々に印加すると電流が増大する。すなわち、メモリセルＭＣに流れる電流が第１閾値電流値Ｉｔｈ１よりも小さい範囲では、電流の増大に応じて電圧が第１抵抗変化傾向に基づいて増加する。そして、第１閾値電圧値Ｖｔｈ１に達したとき、メモリセルＭＣに流れる電流が第１閾値電流値Ｉｔｈ１まで増加する。
【００４５】
その後、動作セルに印加される電圧が第１閾値電圧値Ｖｔｈ１に達すると、第１スイッチ部６１のみがオン状態になる。この場合、スイッチ素子５１に流れる電流は、印加電圧と第２抵抗変化傾向とによって定まる。具体的に、第１閾値電圧値Ｖｔｈ１より大きい電圧を徐々に印加すると電流が増大する。すなわち、メモリセルＭＣに流れる電流が第１閾値電流値Ｉｔｈ１よりも大きく第２閾値電流値Ｉｔｈ２よりも小さい範囲では、電流の増大に応じて電圧が第２抵抗変化傾向に基づいて増加する。そして、第１閾値電圧値Ｖｔｈ１より大きい第２閾値電圧値Ｖｔｈ２に達したとき、メモリセルＭＣに流れる電流が第２閾値電流値Ｉｔｈ２まで増加する。
【００４６】
続いて、動作セルに印加される電圧が第２閾値電圧値Ｖｔｈ２に達すると、第１スイッチ部６１及び第２スイッチ部６３がオン状態になる。第１スイッチ部６１及び第２スイッチ部６３がオン状態になると、スイッチ素子５１の抵抗値が記憶素子５０の抵抗値よりも低くなる（第３抵抗変化傾向）。すると、動作セルの合成抵抗が低くなり、動作セルに流れる電流が増加する。
【００４７】
本実施形態のスイッチ素子５１では、スイッチ素子５１に印加される電圧が第２閾値電圧値Ｖｔｈ２以上になると、電圧が小さくなる（第３抵抗変化傾向：負性抵抗）。さらに、スイッチ素子５１に印加される電圧が小さくなるのに伴い、スイッチ素子５１に流れる電流が増加していく。すなわち、第２閾値電圧値Ｖｔｈ２の印加後に電圧が減少し、スイッチ素子５１に印加される電圧が第１閾値電圧値Ｖｔｈ１より小さい最小電圧値Ｖｍｉｎになったとき、スイッチ素子５１に流れる電流が第２閾値電流値Ｉｔｈ２より大きな保持電流値（第３電流値）Ｉｈｏｌｄで安定するように第３抵抗変化傾向が設定されている。なお、保持電流値Ｉｈｏｌｄとは、負性抵抗によって電圧が低下した後に再び電圧が上昇し始める変曲点における電流のことである。本実施形態において、最小電圧値Ｖｍｉｎは、第１閾値電圧値Ｖｔｈ１以下である。また、本実施形態では、第１閾値電圧値Ｖｔ１と第２閾値電圧値Ｖｔｈ２との差は、第１閾値電圧値Ｖｔｈ１と最小電圧値Ｖｍｉｎとの差より大きい。
【００４８】
ところで、本実施形態のように、スイッチ素子５１を有する記憶装置１では、記憶素子５０に印加される電圧が動作電圧値Ｖ以上（スイッチ素子５１がオン状態）で流れる電流値と、記憶素子５０に印加される電圧が動作電圧値Ｖ未満（スイッチ素子５１がオフ状態）で流れる電流値と、の比（オン／オフ比）を大きくすることができる。
【００４９】
しかし、オン／オフ比を大きくすると、スイッチ素子がオン状態になった時点での電流値（閾値電流値）と、保持電流値Ｉｈｏｌｄと、の差（電流増加量ΔＩ）が大きくなる。そのため、スイッチ素子がオン状態になった後、スイッチ素子の負性抵抗によって瞬時に過大な電流が流れる可能性がある。
【００５０】
そこで、本実施形態では、高抵抗状態から低抵抗状態へ切り替わる際の電圧が第１閾値電圧値Ｖｔｈ１である第１スイッチ部６１と、高抵抗状態から低抵抗状態へ切り替わる際の電圧が第１閾値電圧値Ｖｔｈ１よりも高い第２閾値電圧値Ｖｔｈ２である第２スイッチ部６３と、を備える構成とした。
この構成によれば、スイッチ素子５１がオン状態になった後、保持電流値Ｉｈｏｌｄまで増加する際の電流増加量ΔＩを小さくできる。すなわち、スイッチ素子５１をオン状態にさせる過程で、スイッチ素子５１に印加される電圧が第１閾値電圧値Ｖｔｈ１に達した時点で第１スイッチ部６１のみが先行してオン状態になる。これにより、各スイッチ部６１，６３がオフ状態にある場合に比べてスイッチ素子５１の抵抗が低下するので、メモリセルＭＣに流れる電流が第１閾値電流値Ｉｔｈ１まで増加する。そして、スイッチ素子５１に印加される電圧が第２閾値電圧値Ｖｔｈ２に達した時点で第２スイッチ部６３もオン状態になる。これにより、第１スイッチ部６１のみがオン状態にある場合に比べてスイッチ素子５１の抵抗が低下するので、メモリセルＭＣに流れる電流が第２閾値電流値Ｉｔｈ２まで増加する。
【００５１】
なお、本実施形態において、閾値電流値とは、所定の電圧時の電流の大きさを常用対数で表した値である。すなわち、第１閾値電流値Ｉｔｈ１は、第１閾値電圧値Ｖｔｈ１の電流の大きさを常用対数で表現した値（第１値）である。第２閾値電流値Ｉｔｈ２は、第２閾値電圧値Ｖｔｈ２の電流の大きさを常用対数で表現した値（第２値）である。保持電流値Ｉｈｏｌｄは、第３抵抗変化傾向における最小電圧値Ｖｍｉｎ時の電流の大きさを常用対数で表現した値（第３値）である。本実施形態では、第１閾値電流値Ｉｔｈ１と第２閾値電流値Ｉｔｈ２との差が、第２閾値電流値Ｉｔｈ２と保持電流値Ｉｈｏｌｄとの差よりも大きい。
【００５２】
本実施形態において、上述した第２抵抗変化傾向は、以下の２式を満たすことが好ましい。
Ｖｔｈ２−Ｖｔｈ１≧１（Ｖ）…（１）
Ｉｔｈ２／Ｉｔｈ１≧１０…（２）
【００５３】
このように、閾値電圧値の異なる複数のスイッチ部６１，６３を有することで、保持電流値Ｉｈｏｌｄまでの電流増加を段階的に行うことが可能になる。そのため、オン／オフ比を確保した上で、メモリセルＭＣに流れる電流が急激に大きくなるのを抑制でき、メモリセルＭＣへの負荷を軽減できる。
【００５４】
本実施形態では、第１機能層７１及び第２機能層７５が、カルコゲン元素を含む第１スイッチ元素と、導電性元素を含む第２スイッチ元素と、を含む構成とした。
この構成によれば、原子半径の比較的大きなカルコゲン元素を含む層内に、比較的原子半径の小さな第２スイッチ元素が添加されることで、機能層７１，７５内に原子半径の異なる複数の元素が存在する。これにより、機能層７１，７５のアモルファス構造が安定化する。
【００５５】
本実施形態では、第１機能層７１と第２機能層７５との間に中間バリア層６２が設けられた構成とした。
この構成によれば、第１機能層７１と第２機能層７５との間での拡散を抑制し、第１機能層７１及び第２機能層７５の間でリークパスが形成されるのを抑制できる。その結果、オフ状態でのリーク電流を低減させるとともに、第１機能層７１と第２機能層７５のスイッチ機能を長期に亘って発揮させることができる。
【００５６】
本実施形態では、第１機能層７１及び第１バリア層７２が交互に積層されて第１スイッチ部６１を構成するとともに、第２機能層７５及び第２バリア層７６が交互に積層されて第２スイッチ部６３を構成している。
この構成によれば、隣り合う第１機能層７１間、及び隣り合う第２機能層７５間での拡散を抑制し、隣り合う第１機能層７１間、及び隣り合う第２機能層７５間でリークパスが形成されるのを抑制できる。その結果、オフ状態でのリーク電流を低減させるとともに、第１機能層７１と第２機能層７５のスイッチ機能を長期に亘って発揮させることができる。
しかも、バリア層７２，７６を複数積層することで、各バリア層７２，７６毎に印加される電圧を抑制し、各バリア層７２，７６がブレークダウン電圧に達するのを抑制できる。
【００５７】
本実施形態では、機能層７１，７５の一部を構成する第２スイッチ元素と、バリア層６５，７２，７６の一部を構成する第１バリア元素と、が同種の材料により形成された構成とした。
この構成によれば、仮に第１バリア元素が機能層７１，７５内に混入したとしても、機能層７１，７５内で不純物となるのを抑制できる。その結果、第１機能層７１と第２機能層７５のスイッチ機能を長期に亘って発揮させることができる。
【００５８】
なお、上述した実施形態では、第１スイッチ部６１と第２スイッチ部６３との間に中間バリア層６２が設けられた構成について説明したが、この構成のみに限られない。例えば図５に示すスイッチ素子５１のように、第１スイッチ部６１（第１機能層７１）と第２スイッチ部６３（第２機能層７５）とが接していてもよい。また、上述した実施形態では、第１スイッチ部６１が第１機能層７１と第１バリア層７２との積層膜とされ、第２スイッチ部６３が第２機能層７５と第２バリア層７６との積層膜とされた構成について説明したが、この構成に限られない。例えば、第１機能層７１と第２機能層７５を一層ずつ積層してもよい。
【００５９】
以上説明した少なくともひとつの実施形態によれば、第１導体と、第２導体と、第１部分と、第２部分と、を有する。第２導体は、第１導体に対向配置されている。第１部分は、第１導体と第２導体との間に設けられ、高抵抗状態から低抵抗状態へ切り替わる際の電圧が第１閾値電圧値である。第２部分は、第１導体と第１部分との間、及び第２導体と第１部分との間の少なくとも一方に設けられ、高抵抗状態から低抵抗状態へ切り替わる際の電圧が第１閾値電圧値よりも高い第２閾値電圧値である。このような構成によれば、オン／オフ比を確保した上で、スイッチ素子に掛かる負荷を軽減できる。
【００６０】
以下、いくつかの記憶装置について付記する。
［１］第１導体と、
第２導体と、
前記第１導体と前記第２導体との間に設けられ、高抵抗状態から低抵抗状態へ切り替わる際の電圧が第１閾値電圧値である第１部分と、
前記第１導体と前記第１部分との間、及び前記第２導体と前記第１部分との間の少なくとも一方に設けられ、高抵抗状態から低抵抗状態へ切り替わる際の電圧が前記第１閾値電圧値よりも高い第２閾値電圧値である第２部分と、
を備えた記憶装置。
［２］．［１］に記載の記憶装置において、
前記第１部分は、
テルル、セレン及び硫黄のうち、少なくとも１種のカルコゲン元素から選択される第１元素と、
ホウ素、炭素、マグネシウム、アルミニウム、シリコン及びゲルマニウムのうち、少なくとも１種の導電性元素から選択される第２元素と、
を含み、
前記第２部分は、
テルル、セレン及び硫黄のうち、少なくとも１種のカルコゲン元素から選択される第３元素と、
ホウ素、炭素、マグネシウム、アルミニウム、シリコン及びゲルマニウムのうち、少なくとも１種の導電性元素から選択される第４元素と、
を含む記憶装置。
［３］．［２］に記載の記憶装置において、
前記第３元素は、前記第１元素と同じ元素であり、
前記第４元素は、前記第２元素と同じ元素である記憶装置。
［４］．［２］に記載の記憶装置において、
前記第２元素は、ホウ素、炭素、マグネシウム、シリコン及びゲルマニウムのうち、少なくとも１種の導電性元素から選択される元素であり、
前記第４元素は、ホウ素、炭素、マグネシウム、シリコン及びゲルマニウムのうち、少なくとも１種の導電性元素から選択される元素である記憶装置。
［５］．［２］に記載の記憶装置において、
前記第１部分は、窒素及び酸素のうち少なくとも１種から選択される第５元素を含み、
前記第２部分は、窒素及び酸素のうち少なくとも１種から選択される第６元素を含む記憶装置。
［６］．［５］に記載の記憶装置において、
前記第６元素は、前記第５元素と同じ元素である記憶装置。
［７］．［１］に記載の記憶装置において、
前記第１部分と前記第２部分との間に設けられた中間層をさらに備えた記憶装置。
［８］．［１］に記載の記憶装置において、
前記第１部分は、複数の第１層と、複数の第２層とを含み、前記複数の第１層と前記複数の第２層とは交互に積層され、前記複数の第１層の各々は、印加される電圧に応じて高抵抗状態と低抵抗状態との間で変化し、
前記第２部分は、複数の第３と、複数の第４層とを含み、前記複数の第３層と前記複数の第４層とは交互に積層され、前記複数の第３層の各々は、印加される電圧に応じて高抵抗状態と低抵抗状態との間で変化する、記憶装置。
［９］．［８］に記載の記憶装置において、
前記複数の第１層の各々は、
テルル、セレン及び硫黄のうち、少なくとも１種のカルコゲン元素から選択される第１元素と、
ホウ素、炭素、マグネシウム、アルミニウム、シリコン及びゲルマニウムのうち、少なくとも１種の導電性元素から選択される第２元素と、
を含み、
前記複数の第３層の各々は、
テルル、セレン及び硫黄のうち、少なくとも１種のカルコゲン元素から選択される第３元素と、
ホウ素、炭素、マグネシウム、アルミニウム、シリコン及びゲルマニウムのうち、少なくとも１種の導電性元素から選択される第４元素と、
を含む記憶装置。
［１０］．［９］に記載の記憶装置において、
前記複数の第１層の各々は、窒素及び酸素のうち少なくとも１種から選択される第５元素を含み、
前記複数の第３層の各々は、窒素及び酸素のうち少なくとも１種から選択される第６元素を含む記憶装置。
［１１］．［９］に記載の記憶装置において、
前記複数の第２層の各々は、
ホウ素、炭素、マグネシウム、アルミニウム、シリコン及びゲルマニウムのうち、少なくとも１種の導電性元素から選択される第７元素と、
窒素及び酸素のうち、少なくとも１種から選択される第８元素と、
を含み、前記複数の第４層の各々は、
ホウ素、炭素、マグネシウム、アルミニウム、シリコン及びゲルマニウムのうち、少なくとも１種の導電性元素から選択される第９元素と、
窒素及び酸素のうち、少なくとも１種から選択される第１０元素と、
を含む記憶装置。
［１２］．［１１］に記載の記憶装置において、
前記第９元素は、前記第７元素と同じ元素であり、
前記第１０元素は、前記第８元素と同じ元素である記憶装置。
［１３］．［１１］に記載の記憶装置において、
前記第２元素、前記第４元素、前記第７元素、及び前記第９元素は、互いに同じ元素である記憶装置。
［１４］．［１１］に記載の記憶装置において、
前記第５元素、前記第６元素、前記第８元素、及び前記第１０元素は、互いに同じ元素である記憶装置。
［１５］．［８］に記載の記憶装置において、
前記第１層及び前記第３層の厚さは、０．５ｎｍ以上２．０ｎｍ以下である記憶装置。
［１６］第１導体と、
第２導体と、
前記第１導体と前記第２導体との間に設けられ、前記第１導体と前記第２導体との間に印加される電圧が第１閾値電圧値未満の場合に第１抵抗変化傾向を持ち、前記第１閾値電圧値以上第２閾値電圧値未満の場合に前記第１抵抗変化傾向よりも単位電圧当たりの抵抗値の変化が大きい第２抵抗変化傾向を持ち、前記第２閾値電圧値以上の場合に、前記抵抗値が前記第２閾値電圧値の場合と比べて低くなる領域を含む第３抵抗変化傾向を持ち、前記第１閾値電圧値は、ゼロ値よりも前記第２閾値電圧値に近い値であるスイッチ素子と、
を備えた記憶装置。
［１７］．［１６］に記載の記憶装置において、
前記第１閾値電圧値は、ゼロ値と前記第２閾値電圧値との中間値と比べて前記第２閾値電圧値に近い記憶装置。
［１８］．［１６］に記載の記憶装置において、
前記第１閾値電圧値は、前記第３抵抗変化傾向における最小電圧よりも大きい記憶装置。
［１９］．［１６］に記載の記憶装置において、
前記第１閾値電圧値時の電流の大きさを常用対数で表現した第１値と、前記第２閾値電圧値時の電流の大きさを常用対数で表現した第２値との間の差が、前記第２値と、前記第３抵抗変化傾向における最小電圧時の電流の大きさを常用対数で表現した第３値との間の差よりも大きい記憶装置。
【００６１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００６２】
１…記憶装置、２１…ワード線（第１導体、第１導電層）、２２…ビット線（第２導体、第２導電層）、４１…記憶層（抵抗変化層）、５１…スイッチ素子、６１…第１スイッチ部（第１部分）、６２…中間バリア層（中間層、第３部分）、６３…第２スイッチ部（第２部分）、７１…第１機能層（第１層）、７２…第１バリア層（第２層）、７５…第２機能層（第３層）、７６…第２バリア層（第４層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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