(57)【要約】【課題】歩留まりを向上できる半導体記憶装置を提供する。【解決手段】実施形態によれば、半導体記憶装置は、半導体基板に略平行な第１方向に延伸する複数の第１配線層と、複数の第１配線層を通過し、半導体基板に略垂直な第２方向に延伸する第１メモリピラーと、を含むメモリセルアレイと、メモリセルアレイの上方に形成された第１絶縁層５１と、第１絶縁層５１上に形成され、少なくともメモリセルアレイの上方において第１絶縁層５１との間に突出部ＴＲを有するパッシベーション膜ＰＶとを含む。【選択図】図５
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【特許請求の範囲】
【請求項１】
半導体基板に略平行な第１方向に延伸する複数の第１配線層と、前記複数の第１配線層を通過し、前記半導体基板に略垂直な第２方向に延伸する第１メモリピラーと、を含むメモリセルアレイと、
前記メモリセルアレイの上方に形成された第１絶縁層と、
前記第１絶縁層上に形成され、少なくとも前記メモリセルアレイの上方で前記第１絶縁層との間に突出部を有するパッシベーション膜と
を備える半導体記憶装置。
【請求項２】
前記第１絶縁層と前記パッシベーション膜との間に、第２絶縁層を更に備え、
前記突出部は、前記第２絶縁層を通過して前記第１絶縁層に接する、
請求項１に記載の半導体記憶装置。
【請求項３】
前記突出部は、前記第１方向の長さが、前記半導体基板に略平行であり且つ前記第１方向と交差する第３方向の長さよりも長い、
請求項１または２記載の半導体記憶装置。
【請求項４】
半導体基板に略平行な第１方向に延伸する複数の第１配線層と、前記複数の第１配線層を通過し、前記半導体基板に略垂直な第２方向に延伸する第１メモリピラーと、を含むメモリセルアレイと、
前記メモリセルアレイの上方に形成された第１絶縁層と、
前記第１絶縁層上に形成され、前記第１方向に延伸する複数の第２絶縁層と、
前記第１絶縁層及び前記複数の第２絶縁層上に形成されたパッシベーション膜と
を備える半導体記憶装置。
【請求項５】
半導体基板に略平行な第１方向に延伸する複数の第１配線層と、前記複数の第１配線層を通過し、前記半導体基板に略垂直な第２方向に延伸する第１メモリピラーと、を含むメモリセルアレイと、
前記メモリセルアレイの上方に形成されたパッシベーション膜と、
前記パッシベーション膜の上方に形成され、少なくとも前記メモリセルアレイの上方で前記第１方向に延伸し、前記半導体基板に略平行であり且つ前記第１方向と交差する第３方向に並んで配置された複数の第１絶縁層と、
前記パッシベーション膜の上方に形成され、少なくとも前記メモリセルアレイの上方で前記第３方向に延伸し、前記第１方向に並んで配置された複数の第２絶縁層と
を備える半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１７／０３０９６３４号明細書
【特許文献２】米国特許出願公開第２０１７／０２６３６３４号明細書
【特許文献３】米国特許出願公開第２０１８／０２６９２２５号明細書
【特許文献４】米国特許第９９７８７６９号明細書
【特許文献５】特開２０１８−４６１６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
歩留まりの向上した半導体記憶装置を提供できる。
【課題を解決するための手段】
【０００５】
実施形態に係る構成であれば、半導体記憶装置は、半導体基板に略平行な第１方向に延伸する複数の第１配線層と、複数の第１配線層を通過し、半導体基板に略垂直な第２方向に延伸する第１メモリピラーと、を含むメモリセルアレイと、メモリセルアレイの上方に形成された第１絶縁層と、第１絶縁層上に形成され、少なくともメモリセルアレイの上方で第１絶縁層との間に突出部を有するパッシベーション膜とを含む。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る半導体記憶装置のブロック図である。
【図２】図２は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。
【図３】図３は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図である。
【図４】図４は、第１実施形態に係る半導体記憶装置の備えるカバー絶縁膜の平面図である。
【図５】図５は、第１実施形態に係る半導体記憶装置の断面図である。
【図６】図６は、第１実施形態に係る半導体記憶装置の製造工程を示す図である。
【図７】図７は、第１実施形態に係る半導体記憶装置の製造工程を示す図である。
【図８】図８は、第１実施形態に係る半導体記憶装置の製造工程を示す図である。
【図９】図９は、第２実施形態の第１例に係る半導体記憶装置の備えるカバー絶縁膜の平面図である。
【図１０】図１０は、第２実施形態の第２例に係る半導体記憶装置の備えるカバー絶縁膜の平面図である。
【図１１】図１１は、第２実施形態の第３例に係る半導体記憶装置の備えるカバー絶縁膜の平面図である。
【図１２】図１２は、第３実施形態に係る半導体記憶装置の断面図である。
【図１３】図１３は、第３実施形態に係る半導体記憶装置の製造工程を示す図である。
【図１４】図１４は、第３実施形態に係る半導体記憶装置の製造工程を示す図である。
【図１５】図１５は、第３実施形態に係る半導体記憶装置の製造工程を示す図である。
【図１６】図１６は、第４実施形態に係る半導体記憶装置の断面図である。
【図１７】図１７は、第５実施形態に係る半導体記憶装置の断面図である。
【図１８】図１８は、第５実施形態に係る半導体記憶装置の製造工程を示す図である。
【図１９】図１９は、第５実施形態に係る半導体記憶装置の製造工程を示す図である。
【図２０】図２０は、第６実施形態に係る半導体記憶装置の斜視図である。
【図２１】図２１は、第６実施形態に係る半導体記憶装置の平面図である。
【図２２】図２２は、図２１のＢ１−Ｂ２線に沿った断面図である。
【図２３】図２３は、図２１のＣ１−Ｃ２線に沿った断面図である。
【図２４】図２４は、第６実施形態に係る半導体記憶装置の製造工程を示す図である。
【図２５】図２５は、第６実施形態に係る半導体記憶装置の製造工程を示す図である。
【図２６】図２６は、第６実施形態に係る半導体記憶装置の製造工程を示す図である。
【図２７】図２７は、第６実施形態に係る半導体記憶装置の製造工程を示す図である。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【０００８】
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では、半導体記憶装置として、メモリセルトランジスタが半導体基板上に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００９】
１．１  構成
１．１．１  半導体記憶装置の構成
まず、半導体記憶装置１の全体構成の一例について、図１を用いて説明する。なお、図１の例では、各ブロックの接続の一部を矢印線により示しているが、各ブロック間の接続はこれに限定されない。
【００１０】
図１に示すように、半導体記憶装置１は、入出力回路１１、ロジック制御回路１２、アドレスレジスタ１３、コマンドレジスタ１４、シーケンサ１５、レディ／ビジー回路１６、電圧発生回路１７、メモリセルアレイ１８、ロウデコーダ１９、センスアンプ２０、データレジスタ２１、及びカラムデコーダ２２を含む。
【００１１】
入出力回路１１は、電極パッドＰＤを介してコントローラ２と接続され、コントローラ２との信号ＤＱの入出力を制御する。
【００１２】
電極パッドＰＤは、外部機器と電気的に接続される入出力端子である。半導体記憶装置１は、複数の電極パッドＰＤを介して、各種信号の入出力を行う。なお、電極パッドＰＤは、半導体基板に略平行なＸＹ平面において、メモリセルアレイ１８を含まない領域（以下、「周辺領域」と表記する）に、配置される。
【００１３】
信号ＤＱは、例えばデータＤＡＴ、アドレスＡＤＤ、及びコマンドＣＭＤを含む。より具体的には、入出力回路１１は、コントローラ２から受信したデータＤＡＴをデータレジスタ２１に送信し、アドレスＡＤＤをアドレスレジスタ１３に送信し、コマンドＣＭＤをコマンドレジスタ１４に送信する。また、入出力回路１１は、データレジスタ２１から受信したデータＤＡＴ及びアドレスレジスタ１３から受信したアドレスＡＤＤ等を、コントローラ２に送信する。
【００１４】
ロジック制御回路１２は、電極パッドＰＤを介してコントローラ２と接続され、コントローラ２から各種制御信号を受信する。そしてロジック制御回路１２は、受信した制御信号に応じて、入出力回路１１及びシーケンサ１５を制御する。
【００１５】
アドレスレジスタ１３は、受信したアドレスＡＤＤを一時的に保持する。そしてアドレスレジスタ１３は、ロウアドレスをロウデコーダ１９へ転送し、カラムアドレスをカラムデコーダ２２に転送する。
【００１６】
コマンドレジスタ１４は、受信したコマンドＣＭＤを一時的に保存し、シーケンサ１５に転送する。
【００１７】
シーケンサ１５は、半導体記憶装置１全体の動作を制御する。より具体的には、シーケンサ１５は、受信したコマンドＣＭＤに応じて、例えば、レディ／ビジー回路１６、電圧発生回路１７、ロウデコーダ１９、センスアンプ２０、データレジスタ２１、及びカラムデコーダ２２等を制御し、書き込み動作、読み出し動作、及び消去動作等を実行する。
【００１８】
レディ／ビジー回路１６は、電極パッドＰＤを介してコントローラ２と接続され、シーケンサ１５の動作状況に応じて、レディ／ビジー信号ＲＢｎをコントローラ２に送信する。
【００１９】
電圧発生回路１７は、シーケンサ１５の制御に応じて、書き込み動作、読み出し動作、及び消去動作に使用される電圧を発生させ、発生した電圧を例えばメモリセルアレイ１８、ロウデコーダ１９、センスアンプ２０、データレジスタ２１、及びカラムデコーダ２２等に供給する。ロウデコーダ１９及びセンスアンプ２０は、電圧発生回路１７より供給された電圧をメモリセルアレイ１８内のメモリセルトランジスタに印加する。
【００２０】
メモリセルアレイ１８は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルトランジスタ（以下、「メモリセル」とも表記する）を含む複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…）を備えている。各々のブロックＢＬＫは、メモリセルトランジスタが直列接続されたＮＡＮＤストリングＮＳの集合である複数（本実施形態では４個）のストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を備えている。メモリセルアレイ１８の詳細については、後述する。
【００２１】
ロウデコーダ１９は、ロウアドレスをデコードする。ロウデコーダ１９は、デコード結果に基づき、メモリセルアレイ１８に、使用される電圧を印加する。
【００２２】
センスアンプ２０は、読み出し動作のときには、メモリセルアレイ１８から読み出されたデータをセンスする。そして、センスアンプ２０は、読み出したデータをデータレジスタ２１に送信する。また、センスアンプ２０は、書き込み動作のときには、書き込みデータをメモリセルアレイ１８に送信する。
【００２３】
データレジスタ２１は、複数のラッチ回路を備える。ラッチ回路は、書き込みデータまたは読み出しデータを一時的に保持する。
【００２４】
カラムデコーダ２２は、例えば書き込み動作、読み出し動作、及び消去動作の際、カラムアドレスをデコードし、デコード結果に応じてデータレジスタ２１内のラッチ回路を選択する。
【００２５】
１．１．２  メモリセルアレイの構成
次に、メモリセルアレイ１８の構成について、図２を用いて説明する。図２の例は、ブロックＢＬＫ０を示しているが、他のブロックＢＬＫの構成も同じである。
【００２６】
図２に示すように、ブロックＢＬＫ０は、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含む。そして、各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＣ（ＭＣ０〜ＭＣ７）並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。メモリセルトランジスタＭＣは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。以下、メモリセルトランジスタＭＣ０〜ＭＣ７のいずれかを限定しない場合は、メモリセルトランジスタＭＣと表記する。
【００２７】
なお、メモリセルトランジスタＭＣは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電層を用いたＦＧ型であってもよい。以下、本実施形態では、ＭＯＮＯＳ型を例として説明する。また、１つのＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＣの個数は８個に限らず、１６個や３２個、６４個、９６個、１２８個等であってもよく、その数は限定されるものではない。図２の例は、１つのＮＡＮＤストリングＮＳに選択トランジスタＳＴ１及びＳＴ２が１個ずつ含まれている場合を示しているが、１つのＮＡＮＤストリングＮＳに含まれる選択トランジスタＳＴ１及びＳＴ２は、それぞれ１個以上であればよい。
【００２８】
ＮＡＮＤストリングＮＳ内では、選択トランジスタＳＴ２、メモリセルトランジスタＭＣ０〜ＭＣ７、選択トランジスタＳＴ１の順に、それぞれの電流経路が直列に接続される。そして、選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに接続される。また、選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
【００２９】
同一のブロックＢＬＫ内にある各ＮＡＮＤストリングＮＳのメモリセルトランジスタＭＣ０〜ＭＣ７の制御ゲートは、それぞれ異なるワード線ＷＬ０〜ＷＬ７に共通に接続される。より具体的には、例えば、ブロックＢＬＫ内にある複数のメモリセルトランジスタＭＣ０の制御ゲートは、ワード線ＷＬ０に共通に接続される。
【００３０】
同一のストリングユニットＳＵ内にある複数のＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤに共通に接続される。より具体的には、ストリングユニットＳＵ０にある複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に接続される。ストリングユニットＳＵ１にある複数の選択トランジスタＳＴ１（不図示）のゲートは、選択ゲート線ＳＧＤ１に接続される。ストリングユニットＳＵ２にある複数の選択トランジスタＳＴ１（不図示）のゲートは、選択ゲート線ＳＧＤ２に接続される。ストリングユニットＳＵ３にある複数の選択トランジスタＳＴ１（不図示）のゲートは、選択ゲート線ＳＧＤ３に接続される。以下、選択ゲート線ＳＧＤ０〜ＳＧＤ３のいずれかを限定しない場合は、選択ゲート線ＳＧＤと表記する。
【００３１】
同一のブロックＢＬＫ内にある複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通に接続される。なお、選択トランジスタＳＴ２のゲートは、ストリングユニットＳＵ毎に、異なる選択ゲート線ＳＧＳに接続されてもよい。
【００３２】
ストリングユニットＳＵ内にある複数の選択トランジスタＳＴ１のドレインは、それぞれが異なるビット線ＢＬ（ＢＬ０〜ＢＬ（Ｎ−１）、但し、Ｎは２以上の自然数）に接続される。すなわち、ストリングユニットＳＵ内にある複数のＮＡＮＤストリングＮＳは、それぞれが異なるビット線ＢＬに接続される。また、ビット線ＢＬは、各ブロックＢＬＫにあるストリングユニットＳＵ０〜ＳＵ３にそれぞれ含まれる１つのＮＡＮＤストリングＮＳを共通に接続する。
【００３３】
複数のブロックＢＬＫにある選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続される。
【００３４】
つまり、ストリングユニットＳＵは、それぞれが異なるビット線ＢＬに接続され、且つ同一の選択ゲート線ＳＧＤに接続されたＮＡＮＤストリングＮＳの集合体である。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合体である。そしてメモリセルアレイ１８は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合体である。
【００３５】
なお、メモリセルアレイ１８の構成についてはその他の構成であっても良い。すなわちメモリセルアレイ１８の構成については、例えば、“三次元積層型不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層型不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００３６】
１．１．３  メモリセルアレイの構成
次に、メモリセルアレイ１８の構成について、図３を用いて説明する。図３は、メモリセルアレイ１８の断面図である。なお、図３の例では、絶縁層の一部が省略されている。
【００３７】
図３に示すように、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤとして機能する１０層の配線層３４が、半導体基板３０に略垂直なＺ方向に離間して積層されている。配線層３４は、半導体基板３０に略平行であり且つＺ方向に略直交するＸ方向に延伸する。配線層３４は、Ｘ方向に延伸するスリットＳＬＴにより、半導体基板３０に略平行であり且つＸ方向に略直交するＹ方向に、例えばブロックＢＬＫ毎に分離されている。本実施形態では、スリットＳＬＴ内にソース線コンタクトＬＩが形成されている場合について説明する。ソース線コンタクトＬＩは、半導体基板３０とメモリピラーＭＰよりも上方に設けられる図示せぬソース線ＳＬとを接続する。また、選択ゲート線ＳＧＤとして機能する最上層の配線層３４は、例えば、２つのスリットＳＬＴ間でＸ方向に延伸するスリットＳＨＥにより、ストリングユニットＳＵ毎にＹ方向に更に分離されている。
【００３８】
Ｙ方向において、２つのスリットＳＬＴの間には、１０層の配線層３４を通過し、Ｚ方向に延伸する複数のメモリピラーＭＰが、Ｘ方向に沿って配置されている。１つのメモリピラーＭＰが１つのＮＡＮＤストリングＮＳに対応する。メモリピラーＭＰの詳細については後述する。なお、２つのスリットＳＬＴ間におけるメモリピラーＭＰの配列は任意である。例えば、メモリピラーＭＰの配置は、Ｘ方向に向かって４列の千鳥配置であってもよい。
【００３９】
より具体的には、半導体基板（ｐ型半導体基板）３０の表面領域には、ｎ型ウェル３１が設けられている。そして、ｎ型ウェル３１の表面領域には、ｐ型ウェル３２が設けられている。また、ｐ型ウェル３２の表面領域の一部には、ｎ＋型拡散層３３が設けられている。そしてｐ型ウェル３２の上方には、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤとして機能する１０層の配線層３４が積層されている。
【００４０】
ワード線ＷＬ並びに選択ゲート線ＳＧＳ及びＳＧＤとして機能する配線層３４には、ｎ型半導体またはｐ型半導体等の半導体材料、あるいはタングステン（Ｗ）等の金属材料が用いられる。例えば、ＣＶＤ（chemical vapor deposition）により形成されたＷは、引っ張り応力（tensile stress）を有する。よって、例えば、ワード線ＷＬ並びに選択ゲート線ＳＧＳ及びＳＧＤがＸ方向に長くＹ方向に短い長方形の平面形状である場合、半導体基板３０は、ワード線ＷＬ並びに選択ゲート線ＳＧＳ及びＳＧＤから受ける残留応力の影響により、Ｘ方向の反り量が大きくなる。以下、本実施形態では、配線層３４として、窒化チタン（ＴｉＮ）とＷとの積層構造が用いられる場合について説明する。ＴｉＮは、例えば、ＣＶＤによりＷを成膜する際、ＷとＳｉまたはＳｉＯ２との反応を防止するためのバリア層、あるいはＷの密着性を向上させるための密着層としての機能を有する。
【００４１】
１０層の配線層３４を貫通して、底面がｐ型ウェル３２に達するメモリピラーＭＰが形成されている。メモリピラーＭＰは、ブロック絶縁膜３６、電荷蓄積層３７、トンネル絶縁膜３８、半導体層３９、コア層４０、及びキャップ層４１を含む。
【００４２】
より具体的には、１０層の配線層３４を貫通して、底面がｐ型ウェル３２に達するように、メモリピラーＭＰに対応するホールが形成されている。ホールの側面にはブロック絶縁膜３６、電荷蓄積層３７、及びトンネル絶縁膜３８が順次積層されている。そして、側面がトンネル絶縁膜３８に接し、底面がｐ型ウェル３２に接するように半導体層３９が形成されている。半導体層３９は、メモリセルトランジスタＭＣ並びに選択トランジスタＳＴ１及びＳＴ２のチャネルが形成される領域である。よって、半導体層３９は、選択トランジスタＳＴ２、メモリセルトランジスタＭＣ０〜ＭＣ７、及び選択トランジスタＳＴ１の電流経路を接続する信号線として機能する。半導体層３９内にはコア層４０が設けられている。そして、半導体層３９及びコア層４０上には、側面がトンネル絶縁膜３８に接するキャップ層４１が形成されている。
【００４３】
ブロック絶縁膜３６、トンネル絶縁膜３８、及びコア層４０には、例えば、ＳｉＯ２が用いられる。電荷蓄積層３７には、例えば、ＳｉＮが用いられる。半導体層３９及びキャップ層４１には、例えば、ポリシリコンが用いられる。
【００４４】
メモリピラーＭＰと、ワード線ＷＬ０〜ＷＬ７としてそれぞれ機能する８層の配線層３４とにより、メモリセルトランジスタＭＣ０〜ＭＣ７がそれぞれ構成される。同様に、メモリピラーＭＰと、選択ゲート線ＳＧＤ及びＳＧＳとしてそれぞれ機能する２層の配線層３４とにより、選択トランジスタＳＴ１及びＳＴ２がそれぞれ構成される。
【００４５】
なお、図３の例では、選択ゲート線ＳＧＤ及びＳＧＳとして機能する配線層３４は、それぞれ１層ずつ設けられているが、複数層設けられても良い。
【００４６】
キャップ層４１上には、コンタクトプラグＣＰが形成される。コンタクトプラグＣＰ上には、ビット線ＢＬとして機能する配線層（不図示）が形成される。例えば、コンタクトプラグＣＰには、Ｗ及びＴｉＮ等の金属材料が用いられる。
【００４７】
１０層の配線層３４をそれぞれＹ方向に分離するように、底面がｎ＋型拡散層３３に達し、Ｘ方向に延伸するスリットＳＬＴが形成されている。スリットＳＬＴの側面には、絶縁層４２が形成されている。そして、スリットＳＬＴ内には、側面が絶縁層４２に接し、底面がｎ＋型拡散層３３に接する導電層４３が形成されている。導電層４３は、ソース線コンタクトＬＩとして機能する。導電層４３は、Ｘ方向に延伸するライン形状を有する。導電層４３の上面は、ソース線ＳＬとして機能する配線層（不図示）に接続される。
【００４８】
絶縁層４２には、例えば、ＳｉＯ２が用いられる。導電層４３には、例えば、ポリシリコン等の半導体材料、Ｗ等の金属材料、またはこれらの積層構造が用いられる。
【００４９】
更に、選択ゲート線ＳＧＤとして機能する最上層の配線層３４をＹ方向に分離するように、Ｘ方向に延伸するスリットＳＨＥが形成されている。スリットＳＨＥ内は、絶縁層４４により埋め込まれている。絶縁層４４として、例えば、ＳｉＯ２が用いられる。
【００５０】
１．１．４  パッシベーション膜の平面構成
次に、パッシベーション膜の平面構成について、図４を用いて説明する。パッシベーション膜ＰＶは、半導体基板３０上に形成された各種素子を保護するために形成される絶縁層である。パッシベーション膜ＰＶには、例えば、透湿性の低い絶縁材料が用いられる。以下では、パッシベーション膜ＰＶに、圧縮応力（compressive stress）を有するＳｉＮが用いられる場合について説明する。
【００５１】
図４に示すように、パッシベーション膜ＰＶは、下方にメモリセルアレイ１８が形成されている領域（以下、「セル領域」と表記する）内において、その下面が下方に突出した複数の突出部ＴＲを有している。図４の例では、突出部ＴＲは、９行×５列のマトリクス状に設けられている。突出部ＴＲのＸ方向の長さをＬｘとし、Ｙ方向の長さをＬｙとすると、Ｌｘ＞Ｌｙの関係にある。すなわち、突出部ＴＲは、ＸＹ平面において、Ｘ方向に長くＹ方向に短い長方形である。
【００５２】
本実施形態では、メモリセルアレイ１８の配線層３４の引っ張り応力による半導体基板３０のＸ方向の反り量を低減するため、突出部ＴＲは、配線層３４と同様に、ＸＹ平面において、Ｘ方向に長くＹ方向に短い長方形をしている。
【００５３】
なお、図４の例では、セル領域内に突出部ＴＲが設けられているが、セル領域に限定されない。周辺領域にも、突出部ＴＲが設けられてもよい。
【００５４】
１．１．５  パッシベーション膜の断面構成
次に、パッシベーション膜ＰＶの断面構成について、図５を用いて説明する。図５は、図４のＡ１−Ａ２に沿った断面図である。なお、図５の例では、説明を簡略化するため、最上層のコンタクトプラグＶ２から上方が示されており、図３で説明したメモリセルアレイ１８は省略されている。
【００５５】
図５に示すように、絶縁層５０を通過するコンタクトプラグＶ２が形成されている。セル領域において、絶縁層５０の下方には、メモリセルアレイ１８が形成されている。絶縁層５０上には絶縁層５１が形成されており、コンタクトプラグＶ２上には、最上層の配線層Ｍ２が設けられている。
【００５６】
絶縁層５０及び５１には、例えば、ＳｉＯ２が用いられる。コンタクトプラグＶ２及び配線層Ｍ２は、導電材料により構成される。コンタクトプラグＶ２及び配線層Ｍ２には、例えば、アルミニウム（Ａｌ）等の金属材料が用いられる。
【００５７】
絶縁層５１の上面には、セル領域において、Ｘ方向に延伸するスリットが形成されており、絶縁層５１上に形成された絶縁層５２により、スリット内は、埋め込まれている。絶縁層５２は、パッシベーション膜ＰＶとして機能する。そして、スリット内を埋め込んでいる絶縁層５２が突出部ＴＲとして機能する。図５の例では、Ｚ方向において、突出部ＴＲの底面の高さ位置が、配線層Ｍ２の上面の高さ位置よりも低いが、これに限定されない。突出部ＴＲのＸ方向及びＹ方向における長さ、Ｚ方向における高さ、隣合う突出部ＴＲ間の距離等は、半導体基板３０の反り量及び絶縁層５２の膜特性（膜ストレス）等に応じて設定される。
【００５８】
絶縁層５２には、例えば、ＣＶＤ−ＳｉＮが用いられる。ＳｉＮは、成膜条件（成膜温度、成膜圧力、ＲＦパワー等）を調整することにより、膜密度及び膜ストレスを変えることができる。更には、ＳｉＮは、成膜後の熱処理または注入等の処理によっても膜ストレスを引っ張り応力から圧縮応力まで変えることができる。例えば、比較的高い圧縮ストレスを有するＳｉＮを絶縁層５２に用いることにより、より効果的に、半導体基板３０のＸ方向の反り量を低減できる。なお、パッシベーション膜ＰＶは、ＳｉＮに限定されない。透湿性が低く、圧縮ストレスを有する絶縁材料であればよい。
【００５９】
絶縁層５２上には、樹脂５３が形成されている。樹脂５３も保護層としての機能を有する。樹脂５３には、例えば、ポリイミドが用いられる。
【００６０】
周辺領域において、樹脂５３、絶縁層５２、及び絶縁層５１を貫通し、底面が配線層Ｍ２に達するホールが形成されている。そして、配線層Ｍ２の露出した領域が、電極パッドＰＤとして機能する。
【００６１】
１．２  半導体記憶装置の製造方法
次に、半導体記憶装置の製造方法について、図６〜図８を用いて説明する。図６〜図８の例では、突出部ＴＲの製造工程を中心に説明する。
【００６２】
図６に示すように、まず、絶縁層５０を形成する。次に、コンタクトプラグＶ２に対応するホールを形成する。ホール内を埋め込むように、例えば、ＡｌとＴｉＮとの積層構造を形成する。次に、絶縁層５０上のＡｌとＴｉＮとの積層構造を加工して、配線層Ｍ２を形成する。次に、絶縁層５１を形成する。なお、コンタクトプラグＶ２及び配線層Ｍ２は、それぞれ別々に形成されてもよい。
【００６３】
図７に示すように、セル領域において、絶縁層５１を加工し、突出部ＴＲに対応するスリットＳＬＴ＿ＰＶを形成する。
【００６４】
図８に示すように、絶縁層５２を形成する。このとき、スリットＳＬＴ＿ＰＶ内は絶縁層５２により埋め込まれ、突出部ＴＲが形成される。その後、図５に示すように、絶縁層５２を加工して、電極パッドＰＤに対応するホールを形成した後、樹脂５３を形成する。そして、樹脂５３を加工して電極パッドＰＤとして機能する配線層Ｍ２を露出させる。なお、樹脂５３に感光性ポリイミドを用いて、樹脂５３に電極パッドＰＤのパターンを形成してもよい。
【００６５】
１．３  本実施形態に係る効果
本実施形態に係る構成であれば、歩留まりの向上した半導体記憶装置を提供できる。本効果につき、詳述する。
【００６６】
ワード線ＷＬの膜ストレスと半導体基板３０の反り量との関係に着目すると、例えば、ワード線ＷＬがＸＹ平面においてＸ方向に長くＹ方向に短い長方形をしている場合、ワード線ＷＬから受ける残留応力による半導体基板３０の反り量は、Ｘ方向に大きくＹ方向に小さくなる。三次元積層型ＮＡＮＤ型フラッシュメモリの高集積化が進み、ワード線ＷＬの積層数が増えると、その傾向は、より顕著となる。半導体基板３０のＸ方向の反り量とＹ方向の反り量との差が大きくなると、例えば、組み立て工程において、電極パッドＰＤの位置合わせが困難となり、位置ずれによる接続不良が発生しやすくなる。また、半導体基板３０の反りにより絶縁層のクラック等が発生しやすくなる。更には、ダイシングした後のチップの搬送が困難になる。このため、製造歩留まりが低下する。
【００６７】
これに対し、本実施形態に係る構成であれば、突出部ＴＲを有するパッシベーション膜ＰＶ（絶縁層５２）を形成できる。突出部ＴＲを設けることにより、パッシベーション膜ＰＶのＸ方向の膜ストレスとＹ方向の膜ストレスとが異なる。ワード線ＷＬに用いられる金属は引っ張り応力を有する。よって、圧縮応力を有する絶縁層５２を用いることにより、半導体基板３０のＸ方向の反り量を低減でき、Ｘ方向の反り量とＹ方向の反り量との差を低減できる。これにより、製造歩留まりの低下を抑制できる。
【００６８】
更に、本実施形態に係る構成であれば、ワード線ＷＬと同様に、ＸＹ平面においてＸ方向に長くＹ方向に短い長方形をした突出部ＴＲを設けることにより、突出部ＴＲによるＹ方向の反り量増加を抑制できる。
【００６９】
なお、本実施形態では、絶縁層５２の下面に突出部ＴＲを形成した場合について説明したが、絶縁層５２の上面に突出部ＴＲを形成してもよい。
【００７０】
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、突出部ＴＲのレイアウトについて３つの例を説明する。
【００７１】
２．１  第１例
まず、第１例について、図９を用いて説明する。
【００７２】
図９に示すように、突出部ＴＲは、セル領域の一方の端部から他方の端部までＸ方向に延伸している。図９の例では、９つの突出部ＴＲが、Ｙ方向に並んで設けられている。
【００７３】
２．２  第２例
次に、第２例について、図１０を用いて説明する。
【００７４】
図１０に示すように、ＸＹ平面において、Ｘ方向及びＹ方向とは異なるＡ方向に延伸する複数の突出部ＴＲと、Ａ方向とは異なるＢ方向に延伸する複数の突出部ＴＲとが、網目状に配置されている。
【００７５】
２．３  第３例
次に、第３例について、図１１を用いて説明する。
【００７６】
図１１に示すように、ＸＹ平面において、Ｘ方向に延伸する複数の突出部ＴＲと、Ｙ方向に延伸する複数の突出部ＴＲとが、格子状に配置されている。
【００７７】
２．４  本実施形態に係る効果
本実施形態に係る構成を第１実施形態に適用できる。
【００７８】
３．第３実施形態
次に、第３実施形態について説明する。第３実施形態では、第１実施形態とは異なるパッシベーション膜ＰＶの構成について説明する。以下、第１実施形態と異なる点を中心に説明する。
【００７９】
３．１  パッシベーション膜の断面構成
まず、パッシベーション膜ＰＶの断面構成について、図１２を用いて説明する。なお、図１２の例では、第１実施形態の図５と同様に、説明を簡略化するため、最上層のコンタクトプラグＶ２から上方が示されている。
【００８０】
図１２に示すように、本実施形態では、絶縁層５１と絶縁層５２との間に、絶縁層５４が設けられている。そして、絶縁層５４を貫通して、底面が絶縁層５１内に達するように、突出部ＴＲが設けられている。他の構成は、第１実施形態の図５と同じである。
【００８１】
絶縁層５４は、例えば、絶縁層５２と同じ膜ストレスのＳｉＮが用いられてもよく、異なる膜ストレスのＳｉＮが用いられてもよい。更には、絶縁層５４には、例えば、パッシベーション膜ＰＶとしての特性を有していない（例えば、透湿性が高い）絶縁材料が用いられてもよい。この場合、半導体基板３０の反り量を低減するために、例えば、圧縮応力を有する絶縁材料が選択される。
【００８２】
３．２  半導体記憶装置の製造方法
次に、半導体記憶装置の製造方法について、図１３〜図１５を用いて説明する。図１３〜図１５の例では、突出部ＴＲの製造工程を中心に説明する。
【００８３】
図１３に示すように、第１実施形態の図６と同様に、絶縁層５１を形成した後、絶縁層５１上に絶縁層５４を形成する。
【００８４】
図１４に示すように、絶縁層５４及び５１を加工し、突出部ＴＲに対応するスリットＳＬＴ＿ＰＶを形成する。これにより、絶縁層５４は、セル領域において、Ｘ方向に長くＹ方向に短い格子形状とされる。このため、絶縁層５４は、Ｘ方向における膜ストレスとＹ方向における膜ストレスとが異なる。
【００８５】
図１５に示すように、絶縁層５２を形成する。これにより、スリットＳＬＴ＿ＰＶ内は絶縁層５２により埋め込まれ、突出部ＴＲが形成される。その後、図１２に示すように、電極パッドＰＤに対応するホールを形成した後、樹脂５３を形成する。
【００８６】
３．３  本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
【００８７】
更に、本実施形態に係る構成であれば、圧縮応力を有する絶縁層５４は、セル領域において、Ｘ方向に長くＹ方向に短い格子形状とされる。このため、絶縁層５４により、Ｘ方向とＹ方向における膜ストレスが異なり、半導体基板３０のＸ方向の反り量をより効果的に低減できる。
【００８８】
更に、本実施形態に係る構成であれば、絶縁層５４を形成することにより、配線層Ｍ２の上面から絶縁層５２（突出部ＴＲ）の底面までのＺ方向の距離を長くできる。これにより、突出部ＴＲの底部の高さ位置を、配線層Ｍ２の上面の高さ位置よりも高くでき、配線層Ｍ２のレイアウトに関わらず、突出部ＴＲのレイアウトを設計できる。
【００８９】
なお、本実施形態と第２実施形態を組み合わせてもよい。
【００９０】
４．第４実施形態
次に、第４実施形態について説明する。第４実施形態では、第１及び第３実施形態とは異なるパッシベーション膜ＰＶの構成について説明する。以下、第１〜第３実施形態と異なる点を中心に説明する。
【００９１】
４．１  パッシベーション膜の断面構成
まず、パッシベーション膜ＰＶの断面構成について、図１６を用いて説明する。なお、図１６の例では、第１実施形態の図５と同様に、説明を簡略化するため、最上層のコンタクトプラグＶ２から上方が示されている。
【００９２】
図１６に示すように、本実施形態では、絶縁層５４を貫通して、底面が絶縁層５１の表面に接するように、突出部ＴＲが設けられている。他の構成は、第３実施形態の図１２と同じである。
【００９３】
４．２  本実施形態に係る効果
本実施形態に係る構成であれば、第１及び第３実施形態と同様の効果が得られる。なお、本実施形態と第２実施形態を組み合わせてもよい。
【００９４】
５．第５実施形態
次に、第５実施形態について説明する。第５実施形態では、第１、第３、及び第４実施形態とは異なるパッシベーション膜ＰＶの構成について説明する。以下、第１〜第４実施形態と異なる点を中心に説明する。
【００９５】
５．１  パッシベーション膜の断面構成
まず、パッシベーション膜ＰＶの断面構成について、図１７を用いて説明する。なお、図１７の例では、第１実施形態の図５と同様に、説明を簡略化するため、最上層のコンタクトプラグＶ２から上方が示されている。
【００９６】
図１７に示すように、本実施形態では、絶縁層５４を用いて突出部ＴＲを形成している。図１７の例では、絶縁層５４を用いて、Ｘ方向に延伸する複数の突出部ＴＲが形成されている。他の構成は、第４実施形態の図１６と同じである。
【００９７】
５．２  半導体記憶装置の製造方法
次に、半導体記憶装置の製造方法について、図１８及び図１９を用いて説明する。図１８及び図１９の例では、突出部ＴＲの製造工程を中心に説明する。
【００９８】
図１８に示すように、第１実施形態の図６と同様に、絶縁層５１を形成した後、絶縁層５１上に絶縁層５４を形成する。次に、絶縁層５４を加工して、突出部ＴＲを形成する。従って、周辺領域には、絶縁層５４は、形成されていない。
【００９９】
図１９に示すように、絶縁層５２を形成する。その後、図１７に示すように、電極パッドＰＤに対応するホールを形成した後、樹脂５３を形成する。
【０１００】
５．３  本実施形態に係る効果
本実施形態に係る構成であれば、第１乃至第４実施形態と同様の効果が得られる。
【０１０１】
６．第６実施形態
次に、第６実施形態について説明する。第６実施形態では、第１乃至第５実施形態とは異なる半導体記憶装置１の構成について説明する。
【０１０２】
６．１  半導体記憶装置の構成
まず、半導体記憶装置１の構成について、図２０を用いて説明する。図２０は、半導体記憶装置１の斜視図である。なお、図２０の例では、絶縁層の一部及び樹脂５３が省略されている。
【０１０３】
図２０に示すように、半導体基板３０上には、絶縁層６２が形成されている。絶縁層６２は、半導体基板３０上に形成される絶縁体全体を示している。例えば、絶縁層６２には、第１実施形態で説明した絶縁層５１等が含まれる。絶縁層６２内には、例えば、メモリセルアレイ１８が設けられている。絶縁層６２上には、パッシベーション膜ＰＶが形成されており、電極パッドＰＤが形成される領域においては、パッシベーション膜ＰＶが除去されている。
【０１０４】
パッシベーション膜ＰＶ上には、Ｙ方向に延伸する複数の絶縁層６０のパターンが、Ｘ方向に並んで配置されている。更に、絶縁層６０上には、Ｘ方向に延伸する複数の絶縁層６１のパターンが、Ｙ方向に並んで配置されている。
【０１０５】
絶縁層６０及び６１は、半導体基板３０の反り量を低減するために形成される。Ｙ方向に延伸する絶縁層６０とＸ方向に延伸する絶縁層６１とを積層することにより、半導体基板３０のＸ方向の反り量とＹ方向の反り量とを制御する。例えば、絶縁層６０及び６１の膜質（膜ストレス）、絶縁層６０及び６１のＺ方向の高さ、パターンの幅、及びパターン間の間隔等を調整することにより、半導体基板３０のＸ方向の反り量とＹ方向の反り量とを低減する。
【０１０６】
なお、図２０の例では、絶縁層６０上に絶縁層６１が形成されているが、絶縁層６１上に絶縁層６０が形成されていてもよい。
【０１０７】
６．２  半導体記憶装置の平面構成
次に、半導体記憶装置１の平面構成について、図２１を用いて説明する。図２１は、半導体記憶装置１における絶縁層６０及び６１のレイアウトの一例を示している。
【０１０８】
図２１に示すように、電極パッドＰＤが形成されている領域（以下、「ＰＤ領域」と表記する）を除く周辺領域及びセル領域に、Ｙ方向に延伸する絶縁層６０とＸ方向に延伸する絶縁層６１とが積層されている。なお、図２１の例では、ＰＤ領域を除く領域に、絶縁層６０及び６１が形成されているが、周辺領域には、絶縁層６０及び６１が形成されていなくてもよい。例えば、セル領域においては周辺領域よりも大きな膜ストレスが発生し、半導体基板３０の反りに対し支配的に影響を及ぼすときに、周辺領域の絶縁層６０及び６１は除去されていてもよい。
【０１０９】
６．３  半導体記憶装置の断面構成
次に、半導体記憶装置１の断面構成について、図２２及び図２３を用いて説明する。図２２は、図２１のＢ１−Ｂ２線に沿った断面図（以下、「Ｂ１−Ｂ２断面」と表記する）、すなわち、半導体記憶装置１のＸ方向の断面図を示している。図２３は、図２１のＣ１−Ｃ２線に沿った断面図（以下、「Ｃ１−Ｃ２断面」と表記する）、すなわち、半導体記憶装置１のＹ方向の断面図を示している。なお、図２２及び図２３の例では、説明を簡略化するため、周辺領域に設けられている各回路が、省略されている。
【０１１０】
図２２に示すように、半導体基板３０上には、絶縁層６２が形成されている。絶縁層６２には、例えば、ＳｉＯ２が用いられる。絶縁層６２内には、メモリセルアレイ１８が形成されている。
【０１１１】
絶縁層６２上には、パッシベーション膜ＰＶとして機能する絶縁層５２が形成されている。絶縁層５２上には、絶縁層６３が形成されている。絶縁層６３は、絶縁層６０及び６１を加工する際のエッチングストッパーとして機能する。なお、絶縁層６３は、省略されてもよい。
【０１１２】
絶縁層６３上には、Ｙ方向に延伸する複数の絶縁層６０が、Ｘ方向に並んで配置されている。絶縁層６０の間には、絶縁層６４が形成されている。なお、絶縁層６０の間には、エアギャップが形成されてもよい。
【０１１３】
図２３に示すように、絶縁層６０及び６４上には、Ｘ方向に延伸する複数の絶縁層６１が、Ｙ方向に並んで配置されている。絶縁層６１の間には、絶縁層６５が形成されている。なお、絶縁層６１の間には、エアギャップが形成されてもよい。更には、絶縁層６５が省略されて、絶縁層６１の間は、樹脂５３により埋め込まれてもよい。
【０１１４】
絶縁層６１上には、樹脂５３が形成されている。
【０１１５】
絶縁層５２、６０、６１、６３〜６５及び樹脂５３は、電極パッドＰＤを露出させるため、ＰＤ領域では除去されている。
【０１１６】
絶縁層６０及び６１には、例えば、圧縮ストレスを有するＳｉＮが用いられる。なお、絶縁層６０と絶縁層６１とは異なる膜特性（膜ストレス）のＳｉＮであってもよい。更に、絶縁層６０及び６１は、ＳｉＮに限定されない、半導体基板３０の反り量を制御するために比較的大きい膜ストレスを有する材料であれば、パッシベーション膜として機能しない絶縁材料、または半導体材料等であってもよい。絶縁層６３〜６５には、例えば、ＳｉＯ２が用いられる。また、絶縁層６３の代わりに、例えば、アモルファスシリコンのような半導体層が用いられてもよい。
【０１１７】
なお、絶縁層６０及び６１は、半導体基板３０の反り量をより効果的に低減するセル領域内に形成され、周辺領域の絶縁層６０及び６１は除去されてもよい。
【０１１８】
６．４  半導体記憶装置の製造方法
次に、半導体記憶装置の製造方法について、図２４〜図２７を用いて説明する。図２４〜図２７は、各工程におけるＢ１−Ｂ２断面及びＣ１−Ｃ２断面をそれぞれ示している。図２４〜図２７の例では、絶縁層６０及び６１の製造工程を中心に説明する。
【０１１９】
図２４に示すように、まず、半導体基板３０上に、絶縁層６２及びメモリセルアレイ１８等を形成する。次に、絶縁層５２を形成した後、ＰＤ領域の絶縁層５２を除去して、電極パッドＰＤを形成する。次に、電極パッドＰＤ及び絶縁層５２上に、絶縁層６３を形成する。
【０１２０】
図２５に示すように、絶縁層６３上に絶縁層６０を成膜後、絶縁層６０を加工して、Ｙ方向に延伸するラインアンドスペース（line and space）パターン（以下、「Ｌ/Ｓパターン」と表記する）を形成する。
【０１２１】
図２６に示すように、絶縁層６０の間を絶縁層６４で埋め込んで、例えば、ＣＭＰ（chemical mechanical polishing）等により表面を平坦化する。次に、絶縁層６１を成膜後、絶縁層６１を加工してＸ方向に延伸するＬ/Ｓパターンを形成する。
【０１２２】
図２７に示すように、絶縁層６１の間を絶縁層６５で埋め込んで、表面を平坦化する。次に、ＰＤ領域の絶縁層６０、６１、及び６３を加工して、電極パッドＰＤを露出させる。その後、図２２及び図２３に示すように、樹脂５３を形成する。
【０１２３】
なお、本実施形態では、絶縁層６０のＬ／Ｓパターンを形成してから、絶縁層６０の間を絶縁層６４で埋め込む場合について説明したが、絶縁層６４のＬ/Ｓパターンを形成して、絶縁層６４の間を絶縁層６０で埋め込んでもよい。絶縁層６１及び６５の形成方法も同様である。
【０１２４】
更に、絶縁層６０を加工してＬ／Ｓパターンを形成する際、絶縁層６０を貫通するまで加工しなくてもよく、底面に絶縁層６０が残るようにＬ/Ｓパターンを形成して、全体が１つにつながっていてもよい。絶縁層６１も同様である。
【０１２５】
６．５  本実施形態に係る効果
本実施形態に係る構成であれば、第１乃至第５実施形態と同様の効果が得られる。
【０１２６】
更に、本実施形態に係る構成であれば、半導体基板３０の反り量を制御できる複数層のパターンを別作りとすることで設計自由度が高められている。よって、各パターンの構造や膜ストレスをそれぞれ適正化することにより、例えば半導体基板３０の受けている残留応力がＸ方向及びＹ方向で大きく異なる場合であっても、半導体基板３０のＸ方向及びＹ方向の反り量をより効果的に低減できる。
【０１２７】
７．その他
上記実施形態に係る構成であれば、半導体記憶装置は、半導体基板に略平行な第１方向（Ｘ方向）に延伸する複数の第１配線層（３４）と、複数の第１配線層を通過し、半導体基板に略垂直な第２方向（Ｚ方向）に延伸する第１メモリピラー（ＭＰ）と、を含むメモリセルアレイ（１８）と、メモリセルアレイの上方に形成された第１絶縁層（５１）と、第１絶縁層上に形成され、少なくともメモリセルアレイの上方で第１絶縁層との間に突出部を有するパッシベーション膜（ＰＶ）とを含む。
【０１２８】
上記実施形態を適用することにより、歩留まりの向上した半導体記憶装置を提供できる。
【０１２９】
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
【０１３０】
上記実施形態では、メモリセルアレイ１８が１つ設けられている場合について説明したが、メモリセルアレイ１８が２つ以上設けられていてもよい。
【０１３１】
また、上記実施形態では、ＮＡＮＤ型フラッシュメモリが、三次元積層型ＮＡＮＤ型フラッシュメモリである場合について説明したが、ＮＡＮＤ型フラッシュメモリは、平面型ＮＡＮＤ型フラッシュメモリであってもよい。更には、ＮＡＮＤ型フラッシュメモリ以外のメモリであってもよく、メモリを有していない半導体装置にも本実施形態を適用できる。
【０１３２】
また、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
【０１３３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３４】
１…半導体記憶装置、２…コントローラ、１１…入出力回路、１２…ロジック制御回路、１３…アドレスレジスタ、１４…コマンドレジスタ、１５…シーケンサ、１６…レディ／ビジー回路、１７…電圧発生回路、１８…メモリセルアレイ、１９…ロウデコーダ、２０…センスアンプ、２１…データレジスタ、２２…カラムデコーダ、３０…半導体基板、３１…ｎ型ウェル、３２…ｐ型ウェル、３３…ｎ＋型拡散層、３４…配線層、３６…ブロック絶縁膜、３７…電荷蓄積層、３８…トンネル絶縁膜、３９…半導体層、４０…コア層、４１…キャップ層、４２、４４、５０〜５２、５４、６０〜６５…絶縁層、４３…導電層、５３…樹脂。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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