(57)【要約】【課題】電位が異なる複数の配線パターン間の耐圧を遵守しつつ、配線パターン間のスペースが大きくならないようにした半導体記憶装置を提供する。【解決手段】実施形態によれば、半導体記憶装置は、メモリセルアレイ２３と、メモリセルアレイ２３と半導体基板３０間に設けられた配線層Ｄ０と、配線層Ｄ０内に形成され、所定の方向に沿って延出し、かつ互いに隣接するように形成された複数の配線パターン６１，６２と、配線層Ｄ０内において所定の方向に平行に、かつ互いに隣接するように形成され、配線パターン６１，６２の電位よりも高い電位が印加される複数の配線パターン６４，６５と、複数の配線パターン６１，６２から分岐した２本の分岐配線パターン６１ａ，６２ａと、各分岐配線パターンに設けられ、メモリセルアレイ２３との電気的接続のためのビア６０Ｃ、６０Ｄと、を有する。【選択図】図１３
2020150231.tif 000002
【特許請求の範囲】
【請求項１】
各々が複数レベルの閾値電圧のいずれかに設定可能な複数のメモリセルを備えたメモリセルアレイと、
前記メモリセルアレイと半導体基板間に設けられた配線層と、
前記配線層内に形成され、所定の方向に沿って延出し、かつ互いに隣接するように形成された複数の第１の配線パターンと、
前記配線層内において前記所定の方向に平行に、かつ互いに隣接するように形成され、前記第１の配線パターンの電位よりも高い電位が印加される複数の第２の配線パターンと、
前記複数の第１の配線パターンの中の最外側の２本の第１の配線パターンのそれぞれから前記複数の第１の配線パターンの内側に分岐して、前記配線層内において前記所定の方向に平行に形成された２本の分岐配線パターンと、
各分岐配線パターンに設けられ、前記メモリセルアレイとの電気的接続のための第１のビア領域と、
を有する、半導体記憶装置。
【請求項２】
前記２本の分岐配線パターンは、同一の仮想的な直線上に形成されている、請求項１に記載の半導体記憶装置。
【請求項３】
前記複数の第１の配線パターン、前記複数の第２の配線パターン及び前記２本の分岐配線パターンは、前記メモリセルアレイの周辺回路が搭載された半導体基板上に設けられた、前記メモリセルアレイからの信号線との接続領域の上方に配設されている、請求項２に記載の半導体記憶装置。
【請求項４】
前記配線層内において前記所定の方向に平行で、前記最外側の２本の第１の配線パターン間に形成されたクランク形状の第３の配線パターンと、
前記第３の配線パターンに設けられ、前記メモリセルアレイとの電気的接続のための第２のビア領域と、
を有する、請求項１に記載の半導体記憶装置。
【請求項５】
前記２本の分岐配線パターンの一方は、前記第３の配線パターンの一部と同一の仮想的な直線上に形成されている、請求項４に記載の半導体記憶装置。
【請求項６】
前記第１〜前記第３の配線パターン及び前記２本の分岐配線パターンは、前記メモリセルアレイの周辺回路が搭載された半導体基板上に設けられた、前記メモリセルアレイからの信号線との接続領域の上方に配設されている、請求項５に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
例えばＮＡＮＤ型ＦＬＡＳＨメモリなどの半導体装置がある。半導体記憶装置は、複数の配線パターンが形成された配線層を含む。複数の配線パターンには、電位の異なる複数の配線パターンが含まれる。
【０００３】
電位の異なる２本の配線パターンが隣接する場合、耐圧を考慮した配線ピッチで配線パターンが形成される。具体的には、電位の異なる２本の配線パターン間のスペース、ビアと配線パターンとの間の距離は、耐圧を考慮して、離間させる必要がある。
【０００４】
一方で、半導体製造工程におけるリソグラフィでは、孤立したパターンは、危険点となって欠陥が発生しやすい。そのため、リソグラフィでは、２本の配線パターン間のスペースをプロセス上許される最小のスペースとする方が危険点となりにくく、２本の配線パターン間のスペースをプロセス上許される最小のスペースよりも大きくすると、かえって危険点となり欠陥が発生しやすい。一般的に、隣り合う２本の配線パターンについて、プロセス上許される最小のスペースは、耐圧を考慮した場合のスペースよりも小さいため、耐圧を考慮して２本の配線パターン間のスペースを広げると、それによってリソグラフィによる危険点が発生する場合がある。この場合、例えば、各配線パターンの幅を太くする必要があり、チップ面積の増大に繋がりえる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１９−０３６３７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
電位が異なる配線パターン間の耐圧を遵守しつつ、配線パターン間のスペースが大きくならないようにすることで、チップ面積が抑制された半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
実施形態によれば、各々が複数レベルの閾値電圧のいずれかに設定可能な複数のメモリセルを備えたメモリセルアレイと、前記メモリセルアレイと半導体基板間に設けられた配線層と、前記配線層内に形成され、所定の方向に沿って延出し、かつ互いに隣接するように形成された複数の第１の配線パターンと、前記配線層内において前記所定の方向に平行に、かつ互いに隣接するように形成され、前記第１の配線パターンの電位よりも高い電位が印加される複数の第２の配線パターンと、前記複数の第１の配線パターンの中の最外側の２本の第１の配線パターンのそれぞれから前記複数の第１の配線パターンの内側に分岐して、前記配線層内において前記所定の方向に平行に形成された２本の分岐配線パターンと、各分岐配線パターンに設けられ、前記メモリセルアレイとの電気的接続のための第１のビア領域と、を有する半導体記憶装置が提供される。
【図面の簡単な説明】
【０００８】
【図１】実施形態に関わるメモリシステムの構成例を示すブロック図である。
【図２】実施形態の不揮発性メモリの構成例を示すブロック図である。
【図３】実施形態の３次元構造のＮＡＮＤメモリセルアレイのブロックの構成例を示す図である。
【図４】実施形態に関わる不揮発性メモリが形成される半導体チップの平面レイアウト図である。
【図５Ａ】実施形態に関わる、ＮＡＮＤメモリセルアレイと、その下部に設けられたセンスアンプ回路との接続関係を説明するための模式的平面図である。
【図５Ｂ】実施形態に関わる、不揮発性メモリのＺ方向の断面図である。
【図６】実施形態に関わる、タップ・フックアップ領域の複数の接続部と、複数のフックアップ回路の配置を示す図である。
【図７】実施形態に関わる、各タップ・フックアップ領域と各センスアンプユニットとの接続関係を示す図である。
【図８】実施形態に関わる、複数のセンスアンプユニットと複数のラッチ回路との接続関係を示す図である。
【図９】実施形態に関わる、不揮発性メモリの備えるＮＡＮＤメモリセルアレイのメモリ領域の断面構造の一例を示す断面図である。
【図１０】実施形態に関わる、書き込み動作時における各配線の電位変化を示す図である。
【図１１】実施形態に関わる、ベリファイ動作時における各配線の電位変化を示す図である。
【図１２】実施形態に関わる、センスアンプ回路の具体的な構成の一例を示す回路図である。
【図１３】実施形態に関わる、配線層領域の配線層におけるビット線とバスの配線パターンの例を示す図である。
【図１４】実施形態に関わる、図１３の配線パターンとの比較例としての配線パターンの例を示す図である。
【図１５】実施形態に関わる、配線層領域の配線層におけるビット線とバスの配線パターンの他の例を示す図である。
【図１６】実施形態に関する、配線パターンの比較例を示す図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して実施形態を説明する。
（メモリシステムの構成）
図１は、実施形態に関わるメモリシステムの構成例を示すブロック図である。本実施形態のメモリシステムは、メモリコントローラ１と不揮発性メモリ２とを備える。メモリシステムは、ホストと接続可能である。ホストは、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。
【００１０】
不揮発性メモリ２は、データを不揮発に記憶する半導体記憶装置であり、例えば、ＮＡＮＤフラッシュメモリを備えている。本実施形態では、不揮発性メモリ２は、メモリセルあたり３ｂｉｔを記憶可能なメモリセルを有するＮＡＮＤメモリ、すなわち３ｂｉｔ／Ｃｅｌｌ（ＴＬＣ：Ｔｒｉｐｌｅ  Ｌｅｖｅｌ  Ｃｅｌｌ）のＮＡＮＤメモリであるとして説明する。不揮発性メモリ２は、３次元化されている。
【００１１】
メモリコントローラ１は、ホストからの書き込みリクエストに従って不揮発性メモリ２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って不揮発性メモリ２からのデータの読み出しを制御する。メモリコントローラ１は、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ（Ｅｒｒｏｒ  Ｃｈｅｃｋ  ａｎｄ  Ｃｏｒｒｅｃｔ）回路１４およびメモリインターフェイス１５を備える。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４およびメモリインターフェイス１５は、互いに内部バス１６で接続される。
【００１２】
ホストインターフェイス１３は、ホストから受信したリクエスト、ユーザデータである書き込みデータなどを内部バス１６に出力する。また、ホストインターフェイス１３は、不揮発性メモリ２から読み出されたユーザデータ、プロセッサ１２からの応答などをホストへ送信する。メモリインターフェイス１５は、プロセッサ１２の指示に基づいてユーザデータ等を不揮発性メモリ２へ書き込む処理および不揮発性メモリ２から読み出す処理を制御する。
【００１３】
プロセッサ１２は、メモリコントローラ１を統括的に制御する。プロセッサ１２は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＭＰＵ（Ｍｉｃｒｏ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）等である。プロセッサ１２は、ホストからホストインターフェイス１３経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２へのユーザデータおよびパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２からのユーザデータおよびパリティの読み出しを、メモリインターフェイス１５へ指示する。
【００１４】
プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、不揮発性メモリ２上の格納領域（以下、メモリ領域という）を決定する。ユーザデータは、内部バス１６経由でＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ、すなわちページデータ、に対して実施する。本明細書では、不揮発性メモリ２の１ページに格納されるユーザデータをユニットデータと定義する。ユニットデータは、例えば、符号化されて符号語として不揮発性メモリ２に格納される。
【００１５】
なお、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを不揮発性メモリ２に格納してもよいが、図１では、一構成例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。
【００１６】
プロセッサ１２は、ユニットデータごとに書き込み先の不揮発性メモリ２のメモリ領域を決定する。不揮発性メモリ２のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域の物理アドレスを指定してユーザデータを不揮発性メモリ２へ書き込むようメモリインターフェイス１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス１５へ指示する。
【００１７】
ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して符号語を生成する。また、ＥＣＣ回路１４は、不揮発性メモリ２から読み出された符号語を復号する。ＲＡＭ１１は、ホストから受信したユーザデータを不揮発性メモリ２へ記憶するまでに一時格納したり、不揮発性メモリ２から読み出したデータをホストへ送信するまでに一時格納する。ＲＡＭ１１は、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの汎用メモリである。
【００１８】
図１では、メモリコントローラ１が、ＥＣＣ回路１４とメモリインターフェイス１５をそれぞれ備える構成例を示した。しかしながら、ＥＣＣ回路１４がメモリインターフェイス１５に内蔵されていてもよい。また、ＥＣＣ回路１４が、不揮発性メモリ２に内蔵されていてもよい。
【００１９】
ホストから書き込みリクエストを受信した場合、メモリコントローラ１は次のように動作する。プロセッサ１２は、書き込みデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１にストアされたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリインターフェイス１５に入力する。メモリインターフェイス１５は、入力された符号語を不揮発性メモリ２に書き込む。
【００２０】
ホストから読み出しリクエストを受信した場合、メモリコントローラ１は次のように動作する。メモリインターフェイス１５は、不揮発性メモリ２から読み出した符号語をＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１１にストアする。プロセッサ１２は、ＲＡＭ１１にストアされたデータを、ホストインターフェイス１３を介してホストに送信する。
【００２１】
図２は、本実施形態の不揮発性メモリの構成例を示すブロック図である。不揮発性メモリ２は、ＮＡＮＤ  Ｉ／Ｏインターフェイス２１、制御部２２、ＮＡＮＤメモリセルアレイ２３、センスアンプ回路２４及びワード線ドライバ２５を備える。不揮発性メモリ２は、例えば１チップの半導体基板（例えば、シリコン基板）からなる。
【００２２】
ＮＡＮＤ  Ｉ／Ｏインターフェイス２１は、メモリコントローラ１から出力された、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥなどの制御信号を受け取る。また、ＮＡＮＤ  Ｉ／Ｏインターフェイス２１は、メモリコントローラ１から出力された、コマンド、アドレス、データを受け取る。
【００２３】
制御部（制御回路）２２は、ＮＡＮＤ  Ｉ／Ｏインターフェイス２１から制御信号、コマンド、アドレス、データを受け取り、それらに基づいて、不揮発性メモリ２の動作を制御する。制御部２２は、例えば、制御信号、コマンド、アドレス、データに基づいてワード線ドライバ２５やセンスアンプ回路２４を制御し、書き込み動作、読み出し動作、消去動作等を実行する。
【００２４】
制御部２２は、書き込みコマンドが入力された場合、書き込みコマンドに伴って入力されたデータをＮＡＮＤメモリセルアレイ２３上の指定されたアドレスへ書き込むようセンスアンプ回路２４とワード線ドライバ２５を制御する。また、制御部２２は、読み出しコマンドが入力された場合、ＮＡＮＤメモリセルアレイ２３上の指定されたアドレスからデータを読み出すようセンスアンプ回路２４とワード線ドライバ２５を制御する。
【００２５】
例えば、制御部２２は、ＮＡＮＤメモリセルアレイ２３に含まれるメモリセル（メモリセルトランジスタ）ＭＴへデータを書き込むために、ワード線ドライバ２５によって複数のワード線ＷＬへ印加される電圧や、センスアンプ回路２４によって複数のビット線ＢＬに印加される電圧（ビット線電圧）を制御する。
【００２６】
センスアンプ回路２４は、複数のビット線ＢＬに独立して電圧（または電流）を印加し、また、複数のビット線ＢＬの電圧（または電流）を独立して検出して各メモリセルＭＴのデータを検出することができるように構成されている。すなわち、センスアンプ回路２４は、複数のビット線ＢＬを介して、複数のメモリセルＭＴのデータを検出すると共に、複数のビット線ＢＬにビット線電圧を印加する、複数のセンスアンプユニットＳＡＵを含む。
【００２７】
ワード線ドライバ２５は、複数のワード線および選択ゲート線に独立して、プログラム電圧などの各種電圧を印加することができるように構成されている。すなわち、ワード線ドライバ２５は、複数のワード線にプログラム電圧を印加することができる。
（ＮＡＮＤメモリセルアレイの構成）
図３は、３次元構造のＮＡＮＤメモリセルアレイ２３のブロックの構成例を示す図である。図３は、３次元構造のＮＡＮＤメモリセルアレイ（以下、メモリセルアレイという）２３を構成する複数のブロックのうちの１つのブロックＢＬＫを示している。メモリセルアレイの他のブロックも図３と同様の構成を有する。メモリセルアレイ２３は、後述するように、各々が複数レベルの閾値電圧のいずれかに設定可能な複数のメモリセルＭＴを備えている。すなわち、メモリセルアレイ２３は、各々が複数レベルの閾値電圧のいずれかに設定可能な複数のメモリセルＭＴを備えている。
【００２８】
図示するように、ブロックＢＬＫは、例えば４つのストリングユニット（ＳＵ０〜ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、ここでは８個のメモリセルＭＴ（ＭＴ０〜ＭＴ７）と、選択トランジスタＳＴ１，ＳＴ２とを含む。なお、ＮＡＮＤストリングＮＳに含まれるメモリセルＭＴの個数は、ここでは８個であるが、８個に限られず、例えば、３２個、４８個、６４個、９６個でもよい。選択トランジスタＳＴ１，ＳＴ２は、電気回路上は１つのトランジスタとして示しているが、構造上はメモリセルトランジスタと同じでもよい。また、例えばカットオフ特性を高めるために、選択トランジスタＳＴ１，ＳＴ２として、それぞれ複数の選択トランジスタを用いてもよい。 さらに、メモリセルＭＴと選択トランジスタＳＴ１，ＳＴ２との間には、ダミーセルトランジスタが設けられていてもよい。
【００２９】
メモリセルＭＴは、選択トランジスタＳＴ１，ＳＴ２間において、直列接続されるようにして配置されている。一端側のメモリセルＭＴ７が、選択トランジスタＳＴ１接続され、他端側のメモリセルＭＴ０が、選択トランジスタＳＴ２に接続されている。
【００３０】
ストリングユニットＳＵ０〜ＳＵ３の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０〜ＳＧＤ３に接続される。他方で、選択トランジスタＳＴ２のゲートは、同一のブロックＢＬＫ内にある複数のストリングユニットＳＵ間で同一のセレクトゲート線ＳＧＳに共通接続される。また、同一のブロックＢＬＫ内にあるメモリセルＭＴ０〜ＭＴ７のゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。すなわち、ワード線ＷＬ０〜ＷＬ７及びセレクトゲート線ＳＧＳは、同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０〜ＳＵ３間で共通に接続されているのに対し、セレクトゲート線ＳＧＤは、同一ブロックＢＬＫ内であってもストリングユニットＳＵ０〜ＳＵ３毎に独立している。
【００３１】
ＮＡＮＤストリングＮＳを構成するメモリセルＭＴ０〜ＭＴ７のゲートには、それぞれワード線ＷＬ０〜ＷＬ７が接続されている。すなわち、複数のワード線ＷＬは、複数のメモリセルＭＴのゲートに接続されている。ブロックＢＬＫ内において同一行にあるメモリセルＭＴｉのゲートは、同一のワード線ＷＬｉに接続される。
【００３２】
各ＮＡＮＤストリングＮＳは、対応するビット線ＢＬに接続されている。従って、各メモリセルＭＴは、ＮＡＮＤストリングＮＳに含ませる選択トランジスタＳＴや他のメモリセルＭＴを介して、ビット線ＢＬに接続されている。複数のビット線ＢＬは、各々が複数のメモリセルＭＴを含む、複数のＮＡＮＤストリングＮＳの一端に接続されている。
【００３３】
上述した通り、同一のブロックＢＬＫ内にあるメモリセルＭＴのデータは、一括して消去される。一方、データの読み出し及び書き込みは、メモリセルグループＭＧ単位（またはページ単位）で行われる。本明細書では、１つのワード線ＷＬｉに接続され、かつ１つのストリングユニットＳＵに属する複数のメモリセルＭＴをメモリセルグループＭＧと定義する。本実施形態では、不揮発性メモリ２は３ビット（８値）のデータを保持可能なＴＬＣ（Ｔｒｉｐｌｅ  Ｌｅｖｅｌ  Ｃｅｌｌ）のＮＡＮＤメモリである。従って、１つのメモリセルグループＭＧが、３ページ分のデータを保持することができる。各メモリセルＭＴが保持することができる３ビットは、それぞれこの３ページに対応する。
【００３４】
図４は、本実施形態に関わる不揮発性メモリ２が形成される半導体チップの平面レイアウト図である。図４に示すように、半導体基板３０上には、メモリセルアレイ２３の周辺回路が搭載されている。ここでは、センスアンプ回路２４の複数のフックアップ回路ＢＬＨＵと複数のセンスアンプユニットＳＡＵが配設されるセンスアンプ領域３０ａ、及びセンスアンプ回路２４の複数のラッチ回路ＸＤＬが配設されるデータラッチ領域３０ｂが、示されている。センスアンプ領域３０ａとデータラッチ領域３０ｂは、３次元のＮＡＮＤメモリセルアレイ２３のＺ方向における下に、Ｘ方向に沿って並んで配設されている。ＮＡＮＤメモリセルアレイ２３に近い複数のビット線ＢＬ（上部ビット線ＢＬＵ）は、Ｘ方向に沿って延出するように形成されている。各ビット線ＢＬのうちＮＡＮＤメモリセルアレイ２３よりも上側に配置される部分を、上部ビット線ＢＬＵといい、各ビット線ＢＬのうち、ＮＡＮＤメモリセルアレイ２３よりも下側に（半導体基板３０に近い側に）配置される部分を、下部ビット線ＢＬＬという。
【００３５】
さらに、半導体基板３０上には、制御部２２が設けられる制御回路領域３０ｃ、ＮＡＮＤ  Ｉ／Ｏインターフェイス２１に含まれる入出力バッファが設けられる入出力バッファ領域３０ｄ、及び入出力パッド群ＰＤが設けられる入出力パッド領域３０ｅが配列されている。また入出力パッド群ＰＤは半導体チップの片側に集められ、半導体チップの一辺（Ｙ方向）に沿って配列される。
【００３６】
図５Ａは、ＮＡＮＤメモリセルアレイ２３と、その下部に設けられたセンスアンプ回路２４との接続関係を説明するための模式的平面図である。図５Ａの上図が、ＮＡＮＤメモリセルアレイ２３の平面図である。図５Ａの下図は、ＮＡＮＤメモリセルアレイ２３のＺ方向において下部に設けられたセンスアンプ回路２４などの周辺回路のレイアウトを示す平面図である。
【００３７】
また、図５Ｂは、不揮発性メモリ２のＺ方向の断面図である。図５Ｂは、各ビット線ＢＬに接続されるフックアップ回路ＢＬＨＵとセンスアンプユニットＳＡＵの一部のトランジスタを示す。図５Ｂに示すように、半導体基板３０上には、高耐圧トランジスタ用のウェル領域ＨＶＲと、低耐圧トランジスタ用のウェル領域ＬＶＲが設けられている。ウェル領域ＨＶＲは、ｎ型ウェルｎＨＶＲとｐ型ウェルｐＨＶＲを含む。ウェル領域ＬＶＲは、ｎ型ウェルｎＬＶＲとｐ型ウェルｐＬＶＲを含む。
【００３８】
ウェル領域ＨＶＲには、後述する高耐圧ｎチャネルＭＯＳトランジスタ１４３が形成され、ウェル領域ＬＶＲには、後述する低耐圧ｎチャネルＭＯＳトランジスタ１４２等が形成される。
【００３９】
ビット線ＢＬは、メモリセルアレイ２３よりも上側に配置される上部ビット線ＢＬＵと、メモリセルアレイ２３よりも下側に配置される下部ビット線ＢＬＬを含む。上部ビット線ＢＬＵは、コンタクトプラグＣＰ１を介して、層間絶縁膜ＲＩ内の下部ビット線ＢＬＬに接続される。下部ビット線ＢＬＬは、高耐圧ｎチャネルＭＯＳトランジスタ１４３とコンタクトプラグＣＰ２を介して接続される。高耐圧ｎチャネルＭＯＳトランジスタ１４３は、さらに、コンタクトプラグＣＰ３を介してセンスアンプ線ＳＡＬと接続される。センスアンプ線ＳＡＬは、後述する低耐圧ｎチャネルＭＯＳトランジスタ１４２とコンタクトプラグＣＰ４を介して接続される。低耐圧ｎチャネルＭＯＳトランジスタ１４２は、さらに、コンタクトプラグＣＰ５を介して、後述するノードＳＣＯＭと接続される。下部ビット線ＢＬＬ、センスアンプ線ＳＡＬ及びノードＳＣＯＭは、半導体基板３０とメモリセルアレイ２３の間の配線層領域内に配設される。
【００４０】
図５Ａ及び図５Ｂに示すように、ＮＡＮＤメモリセルアレイ２３の上部には、複数の上部ビット線ＢＬＵが形成されている。更に、ＮＡＮＤメモリセルアレイ２３には、複数の上部ビット線ＢＬＵとの電気的接続のための２つの接続領域ＲＣＵが設けられている。各接続領域ＲＣＵには、上部ビット線ＢＬＵとの電気的接続のためにＺ方向に沿って形成された複数のコンタクトプラグＣＰが形成されている。２つの接続領域ＲＣＵは、互いに離間して、Ｘ方向に沿って配設されている。
【００４１】
半導体基板３０上のセンスアンプ領域３０ａは、複数（ここでは４つ）のサブ領域ＳＡと、複数（ここでは２つ）のタップ・フックアップ領域ＴＨ１、ＴＨ２を含む。各サブ領域ＳＡは、複数のセンスアンプユニットＳＡＵを含む。各タップ・フックアップ領域ＴＨ１、ＴＨ２は、Ｚ方向である上又は下方向との接続のための複数の接続部と、複数のフックアップ回路を含む。
【００４２】
タップ・フックアップ領域ＴＨ１は、ビット線ＢＬの一部を構成する下部ビット線ＢＬＬ中の奇数の複数のビット線に関わり、タップ・フックアップ領域ＴＨ２は、ビット線ＢＬの一部を構成する下部ビット線ＢＬＬ中の偶数の複数のビット線に関わる。
【００４３】
配線層領域ＷＲからの複数のビット線ＢＬ中の奇数の各ビット線は、タップ・フックアップ領域ＴＨ１において、対応する接続部（すなわちタップ部）に接続される。配線層領域ＷＲからのビット線中の偶数の各ビット線は、タップ・フックアップ領域ＴＨ２において、対応する接続部（すなわちタップ部）に接続される。
【００４４】
タップ・フックアップ領域ＴＨ１の各ビット線ＢＬの信号は、対応するフックアップ回路を介して、タップ・フックアップ領域ＴＨ１の両側のサブ領域ＳＡに、図示しない配線パターンを介して供給される。例えば、タップ・フックアップ領域ＴＨ１の２つのサブ領域ＳＡの一方には、奇数のビット線ＢＬ１，５，９，・・・の信号が供給され、２つのサブ領域ＳＡの他方には、奇数のビット線ＢＬ３，７，１１，・・・の信号が供給される。
【００４５】
同様に、タップ・フックアップ領域ＴＨ２の各ビット線ＢＬの信号は、対応するフックアップ回路を介して、タップ・フックアップ領域ＴＨ２の両側のサブ領域ＳＡに、図示しない配線パターンを介して供給される。例えば、タップ・フックアップ領域ＴＨ２の２つのサブ領域ＳＡの一方には、偶数のビット線ＢＬ０，４，８，・・・の信号が供給され、２つのサブ領域ＳＡの他方には、奇数のビット線ＢＬ２，６，１０，・・・の信号が供給される。
【００４６】
また、データラッチ領域３０ｂ内の後述する各ラッチ回路ＸＤＬは、各センスアンプユニットＳＡＵとバスＤＢＵＳを介して接続されている。よって、タップ・フックアップ領域ＴＨ１、ＴＨ２には、ＨＶ系のビット線ＢＬの信号が入力され、かつ、タップ・フックアップ領域ＴＨ１、ＴＨ２の上方の配線層には、データラッチ領域３０ｂの複数のラッチ回路ＸＤＬと、各サブ領域ＳＡ内の各センスアンプユニットＳＡＵとを接続するＬＶ系の複数のバスＤＢＵＳのための複数の配線パターンが配設される。配線層に形成された複数の配線パターンの一部は、下部ビット線ＢＬＬの一部を構成し、他の一部は、複数のバスＤＢＵＳの一部を構成する。
【００４７】
図６は、タップ・フックアップ領域ＴＨ１の複数の接続部と、複数のフックアップ回路の配置を示す図である。ここでは、各タップ・フックアップ領域ＴＨ１、ＴＨ２が、１６個のフックアップ回路を有する場合について説明する。
【００４８】
なお、タップ・フックアップ領域ＴＨ２は、偶数のビット線ＢＬを扱うことがタップ・フックアップ領域ＴＨ１と異なるだけで、タップ・フックアップ領域ＴＨ２の構成は、タップ・フックアップ領域ＴＨ１と同じ構成を有する。よって、ここでは、タップ・フックアップ領域ＴＨ１の構成のみついて説明し、タップ・フックアップ領域ＴＨ２の構成説明は省略する。
【００４９】
タップ・フックアップ領域ＴＨ１は、中心部分に帯状に配置された接続部ＢＬＴＡＰを有する。タップ・フックアップ領域ＴＨ１において、接続部ＢＬＴＡＰの両側には、１６個のフックアップ回路ＢＬＨＵが配置されている。接続部ＢＬＴＡＰは、上方の配線パターンとの電気的な接続のための１６個の接続領域（すなわちタップ領域）を有している。
【００５０】
各接続領域は、対応するフックアップ回路ＢＬＨＵと接続されている。図６では、接続部ＢＬＴＡＰの８個の接続領域は、下側の８個のフックアップ回路ＢＬＨＵ＜１＞、＜５＞、＜９＞、・・・＜２９＞と接続されている。同様に、接続部ＢＬＴＡＰの別の８個の接続領域は、上側の８個のフックアップ回路ＢＬＨＵ＜３＞、＜７＞、＜１１＞、・・・＜３１＞と接続されている。
【００５１】
各接続領域と各フックアップ回路ＢＬＨＵとの間は、配線層領域ＷＲ中の１つ又は２つ以上の配線層中の配線パターンを介して接続される。各フックアップ回路ＢＬＨＵは、サブ領域ＳＡ内の対応するセンスアンプユニットＳＡＵと図示しない配線を介して接続されている。
【００５２】
図７は、各タップ・フックアップ領域ＴＨ１、ＴＨ２と各センスアンプユニットＳＡＵとの接続関係を示す図である。図７の上側には、奇数の複数のビット線ＢＬに関わるタップ・フックアップ領域ＴＨ１から複数のセンスアンプユニットＳＡＵとの接続が矢印で示されている。図７の下側には、偶数の複数のビット線ＢＬに関わるタップ・フックアップ領域ＴＨ２から複数のセンスアンプユニットＳＡＵとの接続が矢印で示されている。
【００５３】
図８は、複数のセンスアンプユニットＳＡＵと複数のラッチ回路ＸＤＬとの接続関係を示す図である。奇数の下位の複数のビット線ＢＬに関わる複数のセンスアンプユニットＳＡＵは、バスＤＢＵＳ＿ＯＬを介して、対応する複数のラッチ回路ＸＤＬと接続されている。奇数の上位の複数のビット線ＢＬに関わる複数のセンスアンプユニットＳＡＵは、バスＤＢＵＳ＿ＯＨを介して、対応する複数のラッチ回路ＸＤＬと接続されている。
【００５４】
偶数の下位の複数のビット線ＢＬに関わる複数のセンスアンプユニットＳＡＵは、バスＤＢＵＳ＿ＥＬを介して、対応する複数のラッチ回路ＸＤＬと接続されている。偶数の上位の複数のビット線ＢＬに関わる複数のセンスアンプユニットＳＡＵは、バスＤＢＵＳ＿ＥＨを介して、対応する複数のラッチ回路ＸＤＬと接続されている。
【００５５】
図９は、本実施形態に関わる不揮発性メモリ２の備えるＮＡＮＤメモリセルアレイ２３のメモリ領域ＭＲの断面構造の一例を示す断面図である。図９に示すように、メモリ領域ＭＲにおいて不揮発性メモリ２は、半導体基板３０、導電体３１から４７、メモリピラーＭＰ、並びにコンタクトＣ０、Ｃ１、Ｃ２及びＣＰを含む。なお、以下で説明される図面では、半導体基板３０の上面部分に形成されたＰ型又はＮ型のウェル領域と、各ウェル領域内に形成された不純物拡散領域と、ウェル領域間を絶縁する素子分離領域のそれぞれの図示は省略されている。
【００５６】
メモリ領域ＭＲにおいて、半導体基板３０上には、例えば複数のコンタクトＣ０が設けられている。複数のコンタクトＣ０は、半導体基板３０に設けられた不純物拡散領域（図示せず）に接続されている。半導体基板３０上には、配線層領域ＷＲを介してＮＡＮＤメモリセルアレイ２３が配置されている。
【００５７】
各コンタクトＣ０上には、配線パターンを形成する導電体３１が設けられている。導電体３１の複数の配線パターンの一部は、上述したビット線ＢＬの一部や、後述するラッチ回路ＸＤＬへのバスＤＢＵＳの一部である。また、複数の配線パターンの他の一部は、各種トランジスタの一部の配線である。その場合、隣り合う導電体３１間の領域付近には、ゲート電極ＧＣが設けられ、この場合、隣り合う一方の導電体３１は、トランジスタのドレインに接続され、他方の導電体３１がトランジスタのソースに接続される。
【００５８】
各導電体３１上には、例えばコンタクトＣ１が設けられている。各コンタクトＣ１上には、例えば導電体３２が設けられている。導電体３２上には、例えばコンタクトＣ２が設けられている。コンタクトＣ２上には、例えば導電体３３が設けられている。
【００５９】
上述したように、導電体３１、３２、３３の各配線パターンは、センスアンプ回路２４とＮＡＮＤメモリセルアレイ２３の間の配線層領域ＷＲに配設されている。以下、導電体３１、３２、３３が設けられる配線層を、それぞれ配線層Ｄ０、Ｄ１、Ｄ２と呼ぶ。配線層Ｄ０、Ｄ１、Ｄ２は、不揮発性メモリ２の下層部分に設けられている。なお、ここでは、配線層領域ＷＲには、３つの配線層が設けられているが、配線層領域ＷＲには、２つ以下の配線層、あるいは４つ以上の配線層が設けられていてもよい。
【００６０】
導電体３３の上方には、例えば層間絶縁膜を介して導電体３４が設けられている。導電体３４は、例えば、ＸＹ平面に平行な板状に形成されたソース線ＳＬである。導電体３４の上方には、各ストリングユニットＳＵに対応して、例えば、導電体３５〜４４が順に積層されている。これらの導電体のうちＺ方向に隣り合う導電体の間には、図示しない層間絶縁膜が設けられている。
【００６１】
１つのストリングユニットＳＵに対応する構造体は、隣り合うスリットＳＬＴ間に設けられている。スリットＳＬＴは、例えばＹ方向及びＺ方向に広がり、図示しない隣り合うストリングユニットＳＵに設けられた導電体３５〜４４間を絶縁している。
【００６２】
導電体３５〜４４のそれぞれは、例えばＸＹ平面に平行な板状に形成される。例えば、導電体３５は、セレクトゲート線ＳＧＳに対応し、導電体３６〜４３は、それぞれワード線ＷＬ０〜ＷＬ７に対応し、導電体４４は、セレクトゲート線ＳＧＤに対応している。
【００６３】
各メモリピラーＭＰは、導電体３５〜４４のそれぞれを貫通した柱状に設けられ、導電体３４に接触している。メモリピラーＭＰは、例えばブロック絶縁膜４８、電荷蓄積膜４９、トンネル酸化膜５０及び半導体材料５１を含んで構成されている。
【００６４】
ブロック絶縁膜４８は、不揮発性メモリ２の製造プロセスで形成されるメモリホールの内壁に設けられている、ブロック絶縁膜４８の内壁には、電荷蓄積膜４９が設けられている。電荷蓄積膜４９は、メモリセルトランジスタＭＴの電荷蓄積層として機能する。電荷蓄積膜４９の内壁には、トンネル酸化膜５０が設けられている。トンネル酸化膜５０の内壁には、半導体材料５１が設けられている。半導体材料５１は、導電性の材料を含み、ＮＡＮＤストリングＮＳの電流経路として機能する。半導体材料５１の内壁には、さらに異なる材料が形成されても良い。
【００６５】
例えば、メモリピラーＭＰと導電体３５とが交差する部分は、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電体３５〜４４のそれぞれとが交差する部分は、メモリセルトランジスタ（メモリセル）ＭＴとして機能する。メモリピラーＭＰと導電体４４とが交差する部分は、選択トランジスタＳＴ１として機能する。
【００６６】
メモリピラーＭＰの上面よりも上層には、層間絶縁膜を介して導電体４５が設けられている。導電体４５は、Ｘ方向に延伸したライン状に形成され、ビット線ＢＬに対応している。複数の導電体４５は、Ｙ方向において間隔をおいて配列している（図示せず）。導電体４５は、ストリングユニットＳＵ毎に対応する１つのメモリピラーＭＰと電気的に接続されている。
【００６７】
具体的には、各ストリングユニットＳＵにおいて、例えば各メモリピラーＭＰ内の半導体材料５１上にコンタクトプラグＣＰが設けられ、コンタクトプラグＣＰ上に１つの導電体４５が設けられる。なお、このような構成に限定されず、メモリピラーＭＰ及び導電体４５間は、複数のコンタクトや配線などを介して接続されてもよい。
【００６８】
導電体４５が設けられた層よりも上層には、層間絶縁膜を介して導電体４６が設けられている。導電体４６が設けられた層よりも上層には、層間絶縁膜を介して導電体４７が設けられている。
【００６９】
導電体４６及び４７は、例えばメモリセルアレイ２３に設けられた配線と、メモリセルアレイ２３下に設けられた周辺回路とを接続するための配線に対応する。導電体４６と４７の間は、図示しない柱状のコンタクトで接続されてもよい。ここでは、導電体４５が設けられた層のことを、配線層Ｍ０と称し、導電体４６が設けられた層のことを、配線層Ｍ１と称し、導電体４７が設けられた層のことを、配線層Ｍ２と称する。
【００７０】
以上のような構成によれば、図５Ａ及び図５Ｂに示すように、各タップ・フックアップ領域ＴＨ１、ＴＨ２の上方の配線層領域ＷＲ中の１又は２以上の配線層では、ＨＶ系の下部ビット線ＢＬＬの複数の配線パターンとＬＶ系のバスＤＢＵＳの複数の配線パターンとが混在する領域が存在する。
（データの書き込み動作）
次に、本実施形態に係るデータの書き込み動作について簡単に説明する。まず、書き込み動作は、大まかにはプログラム動作とベリファイ動作とを含む。
【００７１】
プログラム動作は、電子を電荷蓄積膜４９に注入することにより閾値電圧を上昇させる（または注入を禁止することで閾値を維持させる）動作のことである。以下では、閾値電圧を上昇させる動作を「“０”プログラム」または「“０”書き込み」と呼び、“０”プログラム対象とされたビット線ＢＬには“０”データが与えられる。他方で、閾値電圧を維持させる動作を「“１”プログラム」、「“１”書き込み」、または「書き込み禁止」と呼び、“１”プログラム対象とされたビット線ＢＬには“１”データが与えられる。
【００７２】
ベリファイ動作は、プログラム動作の後、データを読み出すことで、メモリセル（メモリセルトランジスタ）ＭＴの閾値電圧がターゲットレベルまで達したか否かを判定する動作である。ターゲットレベルまで達したメモリセルＭＴは、その後、書き込み禁止とされる。
【００７３】
以上のプログラム動作とベリファイ動作の組み合わせを繰り返すことで、メモリセルＭＴの閾値がターゲットレベルまで上昇される。
【００７４】
図１０は、書き込み動作時における各配線の電位変化を示す図である。図１０は、プログラム動作時における各配線の電位変化を示している。図示するように、まずセンスアンプ回路２４が各ビット線ＢＬにプログラムデータを転送する。“０”データが与えられたビット線ＢＬには“Ｌ”レベルとして接地電圧ＶＳＳ（例えば０Ｖ）が印加される。“１”データが与えられたビット線ＢＬには“Ｈ”レベルとして書き込み禁止電圧Ｖｉｎｈｉｂｉｔ（例えば２．５Ｖ）が印加される。
【００７５】
またワード線ドライバ２５は、いずれかのブロックＢＬＫを選択し、更にいずれかのストリングユニットＳＵを選択する。そして、選択されたストリングユニットＳＵにおけるセレクトゲート線ＳＧＤに例えば５Ｖを印加して、選択トランジスタＳＴ１をオン状態とさせる。他方で、セレクトゲート線ＳＧＳに電圧ＶＳＳを印加することで、選択トランジスタＳＴ２をオフ状態とさせる。
【００７６】
更にワード線ドライバ２５は、選択ブロックＢＬＫにおける非選択ストリングユニットＳＵ及び非選択ブロックＢＬＫにおける非選択ストリングユニットＳＵのセレクトゲート線ＳＧＤ及びＳＧＳに電圧ＶＳＳを印可して、選択トランジスタＳＴ１及びＳＴ２をオフ状態とさせる。また、ソース線ＳＬは、例えば１Ｖ（セレクトゲート線ＳＧＳの電位よりも高い電位）とされる。
【００７７】
その後、ワード線ドライバ２５は、選択ブロックＢＬＫにおける選択ストリングユニットＳＵにおけるセレクトゲート線ＳＧＤの電位を、例えば２．５Ｖとする。この電位は、“０”データ（０Ｖ）が与えられたビット線ＢＬに対応する選択トランジスタＳＴ１はオンさせるが、“１”データ（２．５Ｖ）が与えられたビット線ＢＬに対応する選択トランジスタＳＴ１はカットオフさせる電圧である。
【００７８】
そしてワード線ドライバ２５は、選択ブロックＢＬＫにおいていずれかのワード線ＷＬを選択し、選択ワード線に電圧Ｖｐｇｍを印加し、その他の非選択ワード線ＷＬに電圧Ｖｐａｓｓ＿ｐｇｍを印加する。電圧Ｖｐｇｍは、トンネル現象により電子を電荷蓄積膜４９に注入するための高電圧であり、Ｖｐｇｍ＞Ｖｐａｓｓ＿ｐｇｍである。
（ベリファイ動作）
ベリファイ動作は、選択メモリセルＭＴの閾値電圧がベリファイレベルに達したか否か、即ち、選択メモリセルＭＴに所望のデータが書き込まれたか否かを検証する動作である。すなわち、ベリファイ動作は、書き込み動作の一環として、選択メモリセルＭＴの閾値電圧を検証するために実行される、読み出し動作である。
【００７９】
図１１は、ベリファイ動作時における各配線の電位変化を示す図である。ワード線ドライバ２５が、プログラム動作がなされたブロックＢＬＫおよびストリングユニットＳＵを選択し、選択されたブロックＢＬＫにおけるセレクトゲート線ＳＧＳおよび選択されたストリングユニットＳＵにおけるセレクトゲート線ＳＧＤに、例えば５Ｖを印加する。これにより、選択されたストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳでは、選択トランジスタＳＴ１と選択トランジスタＳＴ２の両方がオン状態となる。
【００８０】
一方で、非選択のブロックＢＬＫにおけるセレクトゲート線ＳＧＳおよび、選択されたブロックＢＬＫにおける非選択のストリングユニットＳＵにおけるセレクトゲート線ＳＧＤには電圧ＶＳＳを印可して、選択トランジスタＳＴ１および／またはＳＴ２をオフ状態とさせる。これにより、非選択のストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳでは、少なくとも選択トランジスタＳＴ１がオフ状態となる。また、非選択のブロックＢＬＫに含まれるＮＡＮＤストリングＮＳでは、選択トランジスタＳＴ１と選択トランジスタＳＴ２の両方がオフ状態となる。
【００８１】
また、ワード線ドライバ２５は、選択ブロックＢＬＫにおいていずれかのワード線ＷＬを選択し、選択ワード線に電圧Ｖｒｅａｄを印加し、その他の非選択ワード線ＷＬに電圧Ｖｐａｓｓ＿ｒｅａｄを印加する。例えば、メモリセルＭＴの閾値電圧を状態Ａにするためのプログラム動作を行った場合、ベリファイ動作では電圧Ｖｒｅａｄとして電圧ＡＶを用いる。同様に、メモリセルＭＴの閾値電圧を状態Ｂにするためのプログラム動作を行った場合、ベリファイ動作では電圧Ｖｒｅａｄとして電圧ＢＶを用いる。電圧Ｖｐａｓｓ＿ｒｅａｄは、非選択ワード線ＷＬに接続されたメモリセルＭＴをそれらの閾値電圧にかかわらずオンさせるための電圧であり、Ｖｐａｓｓ＿ｒｅａｄ＞Ｖｒｅａｄ（ＧＶ）である。
【００８２】
そして、センスアンプ回路２４が各ビット線ＢＬを電圧Ｖｂｌに充電する。電圧Ｖｂｌは、ソース線ＳＬの電圧Ｖｓｌよりも大きく、Ｖｂｌ＞Ｖｓｌである。これにより、選択されたストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳでは、選択ワード線ＷＬに接続されたメモリセルＭＴの閾値電圧に応じて、ビット線ＢＬ側からソース線ＳＬ側へ、電流が流れる（あるいは流れない）。これにより、閾値電圧が所望のレベルまで上昇しているかどうかを検証することができる。
【００８３】
上述したように、書き込み動作は、プログラム動作とベリファイ動作とを含むループを繰り返すことにより実行される。プログラム動作では、選択ワード線ＷＬにプログラム電圧Ｖｐｇｍが印加される。続くベリファイ動作では、検証する閾値レベルに対応して、電圧ＡＶ〜ＧＶのうち少なくとも１つが印加される。なお、各ループにおいて、プログラム動作が実行された後、ベリファイ動作が複数回実行されることがある。反対に、各ループにおいて、プログラム動作が実行された後、ベリファイ動作が実行されないこともある。
【００８４】
データの読み出し時には、メモリセルＭＴに読み出し電圧を印加し、読み出し電圧よりメモリセルＭＴの閾値が低いか高いかにより、データ、すなわちそのメモリセルＭＴの閾値レベルが決定される。
（センスアンプ回路）
次に、各ビット線ＢＬにビット線電圧を供給すると共に、メモリセルＭＴに記憶されたデータの読み出し及びベリファイ動作を行うセンスアンプ回路２４のセンスアンプユニットＳＡＵについて説明する。
【００８５】
図１２は、図１中のセンスアンプ回路２４の具体的な構成の一例を示す回路図である。センスアンプ回路２４は、ビット線ＢＬ０〜ＢＬ（ｍ−１）にそれぞれ関連付けられた複数のセンスアンプユニットＳＡＵを含み、図１２には、１本のビット線ＢＬに接続された１つのセンスアンプユニットＳＡＵの詳細な回路構成を示している。
【００８６】
センスアンプユニットＳＡＵは、図１２に示すように、センスアンプ部Ｓ／Ａ、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ及びＣＤＬ、プリチャージ回路ＬＰＣ並びに、ＤＢＵＳスイッチＤＳＷを含んでいる。センスアンプユニットＳＡＵは、フックアップ回路ＢＬＨＵを介して、ビット線ＢＬに接続される。センスアンプ部Ｓ／Ａ並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬは、互いにデータを受信可能なようにバスＬＢＵＳによって接続される。バスＬＢＵＳは、ＤＢＵＳスイッチＤＳＷを介してバスＤＢＵＳに接続され、ラッチ回路ＸＤＬは、バスＤＢＵＳに接続されている。すなわち、センスアンプユニットＳＡＵはバスＤＢＵＳを介してラッチ回路ＸＤＬと接続されている。ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ及びＸＤＬは、読み出し及び書き込みデータ及び後述する各種データを一時的に保持する。ラッチ回路ＸＤＬは、バスＤＢＵＳを介して、制御部２２に接続され、センスアンプユニットＳＡＵと制御部２２との間でデータの入出力に使用される。１本のバスＤＢＵＳは、複数の、例えば４つのセンスアンプユニットＳＡＵに共有されている。
【００８７】
フックアップ回路ＢＬＨＵは、高耐圧ｎチャネルＭＯＳトランジスタ１４３を含む。トランジスタ１４３の一端がビット線ＢＬに接続され、トランジスタ１４３の他端がセンスアンプ線ＳＡＬを介してセンスアンプユニットＳＡＵに接続される。トランジスタ１４３のゲートには信号ＢＬＳが入力される。信号ＢＬＳは、ビット線ＢＬとセンスアンプユニットＳＡＵとの電気的接続を制御するための信号である。
【００８８】
センスアンプ部Ｓ／Ａは、低耐圧ｎチャネルＭＯＳトランジスタ１４１、１４２、１４４、１４５，１４６並びに１４７、低耐圧ｐチャネルＭＯＳトランジスタ１４０、及びキャパシタ１４９を含む。
【００８９】
トランジスタ１４２のゲートには、信号ＢＬＣが入力される。トランジスタ１４２の一端はトランジスタ１４３の他端に接続され、トランジスタ１４２の他端はノードＳＣＯＭに接続される。トランジスタ１４２は、対応するビット線ＢＬを、信号ＢＬＣに応じた電位にクランプする。
【００９０】
トランジスタ１４１の一端はノードＳＣＯＭに接続され、トランジスタ１４１の他端はトランジスタ１４０の他端に接続される。トランジスタ１４１のゲートには、信号ＢＬＸが入力される。
【００９１】
トランジスタ１４０のゲートは、ラッチ回路ＳＤＬのノードＩＮＶに接続される。トランジスタ１４０の一端は電源電圧ＶＤＤに接続される。トランジスタ１４４のゲートは、ラッチ回路ＳＤＬのノードＩＮＶに接続される。トランジスタ１４４の一端はノードＳＣＯＭＯに接続され、トランジスタ１４４の他端はノードＳＲＣに接続される。ノードＳＲＣには、例えば接地電圧ＶＳＳが印加される。
【００９２】
トランジスタ１４６の一端はノードＳＥＮに接続され、トランジスタ１４６の他端はノードＳＣＯＭに接続される。トランジスタ１４６のゲートには、信号ＸＸＬが入力される。
【００９３】
トランジスタ１４５の一端はトランジスタ１４０の他端に接続され、トランジスタ１４５の他端はノードＳＥＮに接続される。トランジスタ１４５のゲートには、信号ＨＬＬが入力される。
【００９４】
キャパシタ１４９の一端はノードＳＥＮに接続され、キャパシタ１４９の他端にはクロック信号ＣＬＫが入力される。
【００９５】
トランジスタ１４７のゲートはノードＳＥＮに接続される。トランジスタ１４７の一端はトランジスタ１４８の他端に接続され、トランジスタ１４７の他端は接地される。トランジスタ１４７は、ノードＳＥＮの電圧をセンスするセンストランジスタとして機能する。
【００９６】
トランジスタ１４８の一端はバスＬＢＵＳに接続され、トランジスタ１４８の他端はトランジスタ１４７の一端に接続される。トランジスタ５８のゲートには、信号ＳＴＢが入力される。
【００９７】
ラッチ回路ＳＤＬは、インバータ１５０及び１５１、並びにｎチャネルＭＯＳトランジスタ１５２及び１５３を含んでいる。インバータ１５０の入力ノードはノードＬＡＴに接続され、インバータ１５０の出力ノードはノードＩＮＶに接続される。インバータ１５１の入力ノードはノードＩＮＶに接続され、インバータ１５１の出力ノードはノードＬＡＴに接続される。トランジスタ１５２の一端はノードＩＮＶに接続され、トランジスタ１５２の他端はバスＬＢＵＳに接続され、トランジスタ１５２のゲートには制御信号ＳＴＩが入力される。トランジスタ１５３の一端はノードＬＡＴに接続され、トランジスタ１５３の他端はバスＬＢＵＳに接続され、トランジスタ１５３のゲートには制御信号ＳＴＬが入力される。ノードＬＡＴにおいて保持されるデータがラッチ回路ＳＤＬに保持されるデータに相当し、ノードＩＮＶにおいて保持されるデータはノードＬＡＴに保持されるデータの反転データに相当する。
【００９８】
プリチャージ回路ＬＰＣは、バスＬＢＵＳをプリチャージする。プリチャージ回路ＬＰＣは、低耐圧ｎチャネルＭＯＳトランジスタ１６０を含む。トランジスタ１６０のゲートには、信号ＬＢＰが入力される。トランジスタ１６０の一端はバスＬＢＵＳに接続され、トランジスタ１６０の他端には電圧ＶＨＬＢが印加される。プリチャージ回路ＬＰＣは、バスＬＢＵＳに電圧ＶＨＬＢを転送することで、バスＬＢＵＳをプリチャージする。
【００９９】
ＤＢＵＳスイッチ回路ＤＳＷは、バスＬＢＵＳとバスＤＢＵＳとを接続する。ＤＢＵＳスイッチ回路ＤＳＷは、低耐圧ｎチャネルＭＯＳトランジスタ１６１を含む。トランジスタ１６１のゲートには、信号ＤＢＳが入力される。トランジスタ１６１の一端はバスＬＢＵＳに接続され、トランジスタ１６１の他端はバスＤＢＵＳを介してラッチ回路ＸＤＬに接続される。
【０１００】
ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬは、データの書き込み時にターゲットレベルに対応するビットデータが格納される。
【０１０１】
ラッチ回路ＳＤＬは、例えばインバータ１５０，１５１及びｎチャネルＭＯＳトランジスタ１５２，１５３を含んでいる。インバータ１５０の入力ノード及びインバータ１５１の出力ノードはノードＬＡＴに接続される。インバータ１５１の入力ノード及びインバータ１５０の出力ノードはノードＩＮＶに接続される。インバータ１５０，１５１によって、ノードＩＮＶ，ＬＡＴのデータが保持される。制御部２２からの書き込みデータは、ノードＬＡＴに供給される。ノードＩＮＶにおいて保持されるデータはノードＬＡＴに保持されるデータの反転データである。
【０１０２】
トランジスタ１５２のドレイン・ソース路の一端はノードＩＮＶに接続され、他端はバスＬＢＵＳに接続される。また、トランジスタ１５３のドレイン・ソース路の一端はノードＬＡＴに接続され、他端はバスＬＢＵＳに接続される。トランジスタ１５３のゲートには制御信号ＳＴＬが入力され、トランジスタ１５２のゲートには制御信号ＳＴＩが入力される。
【０１０３】
なお、各ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬの回路構成はラッチ回路ＳＤＬと同様のため、説明を省略する。なお、センスアンプユニットＳＡＵに供給される各種制御信号は、制御部２２から与えられるものである。
【０１０４】
センスアンプ部Ｓ／Ａは、例えば、ｐチャネルＭＯＳトランジスタ１４０、ｎチャネルＭＯＳトランジスタ１４１〜１４８、及びキャパシタ１４９を含んでいる。センスアンプ部Ｓ／Ａは、読み出し動作において、対応するビット線ＢＬに読み出されたデータをセンスして、読み出したデータが“０”であるか“１”であるかを判定する。また、センスアンプ部Ｓ／Ａは、プログラム動作において、対応するビット線ＢＬを書き込むデータ“０”，“１”に応じた電圧値に設定する。
【０１０５】
センスアンプ部Ｓ／Ａにおいて、プログラム動作には、トランジスタ１４０〜１４４が関係する。内部電源電圧である電圧ＶＤＤを供給する電源線とノードＳＣＯＭとの間には、トランジスタ１４０のソース・ドレイン路及びトランジスタ１４１のドレイン・ソース路が直列接続される。また、ノードＳＣＯＭと接地電圧である電圧ＶＳＳを供給するノードＳＲＣとの間には、トランジスタ１４４のドレイン・ソース路が接続される。また、ノードＳＣＯＭとビット線ＢＬとの間にはトランジスタ１４２のドレイン・ソース路及びトランジスタ１４３のドレイン・ソース路が直列接続される。
【０１０６】
トランジスタ１４０，１４４のゲートはノードＩＮＶに接続される。従って、“０”データに対応してノードＬＡＴがローレベル（以下、“Ｌ”という）の場合には、ＩＮＶはハイレベル（以下、“Ｈ”という）に維持されており、トランジスタ１４０がオフでありトランジスタ１４４がオンである。逆に、“１”データに対応してノードＬＡＴが“Ｈ”の場合には、ノードＩＮＶは“Ｌ”に維持されており、トランジスタ１４０がオンでありトランジスタ１４４がオフである。
【０１０７】
プログラム動作時には、トランジスタ１４５，１４６のゲートにそれぞれ供給される制御信号ＨＬＬ，ＸＸＬは“Ｌ”であり、トランジスタ１４５，１４６はオフである。トランジスタ１４１に供給される制御信号は“Ｈ”であり、トランジスタ１４１はオンである。また、通常プログラム動作時には、制御信号ＢＬＣ，ＢＬＳによって、トランジスタ１４２，１４３は導通する。トランジスタ１４３は、高耐圧型のｎチャネルＭＯＳトランジスタであり、上述したフックアップ回路ＢＬＨＵを構成する。
【０１０８】
従って、“０”データがノードＬＡＴに保持されると、トランジスタ１４０はオフでトランジスタ１４４がオンとなって、ノードＳＲＣからの電圧ＶＳＳ（例えば０Ｖ）等のビット線電圧Ｖｂｌ＿Ｌがビット線ＢＬに供給される。また、“１”データがノードＬＡＴに保持されると、トランジスタ１４０はオンでトランジスタ１４４がオフとなって、トランジスタ１４２，１４３に与える制御信号ＢＬＣ，ＢＬＳに応じて、例えば、２．５Ｖ等のビット線電圧Ｖｂｌ＿Ｈがビット線ＢＬに供給される。
【０１０９】
ベリファイ動作には、センスアンプ部Ｓ／Ａの全てのトランジスタ１４０〜１４８及びキャパシタ１４９が関係する。トランジスタ１４０のドレインとノードＳＣＯＭとの間にはトランジスタ１４５のドレイン・ソース路及び１４６のドレイン・ソース路が直列接続される。また、バスＬＢＵＳと基準電位点との間には、トランジスタ１４８のドレイン・ソース路及び１４７のドレイン・ソース路が直列接続される。トランジスタ１４５のソースとトランジスタ１４６のドレインとはセンスノードＳＥＮに接続され、センスノードＳＥＮはトランジスタ１４７のゲートに接続される。トランジスタ１４５〜１４８のゲートには、それぞれ制御信号ＨＬＬ、ＸＸＬ、センスノードＳＥＮの電圧又は制御信号ＳＴＢが印加される。センスノードＳＥＮはキャパシタ１４９を介してクロックＣＬＫが印加される。
（配線層の構成）
次に、配線層領域ＷＲの構成について説明する。配線層領域ＷＲの各配線層には、上述したように、複数の配線パターンがＸＹ平面に平行な平面内に形成されている。配線層領域ＷＲの各配線層Ｄ０、Ｄ１、Ｄ２には、ＮＡＮＤメモリセルアレイ２３の各ビット線ＢＬなどの各種信号線のための配線パターン、センスアンプ回路２４などの周辺回路内の信号線のための配線パターンが複数形成されている。各配線層中の複数の配線パターンは、ビット線ＢＬ、バスＤＢＵＳなどのための配線パターンを含み、複数の配線パターンの一部は、ビット線ＢＬ、バスＤＢＵＳなどを構成する。
【０１１０】
図１３は、配線層領域ＷＲの配線層Ｄ０におけるビット線ＢＬ（下部ビット線ＢＬＬ）とバスＤＢＵＳの配線パターンの例を示す図である。図１３は、タップ・フックアップ領域ＴＨ１、ＴＨ２の上方の、配線層Ｄ０の一部の領域を示している。配線層Ｄ０において、複数のビット線ＢＬと、複数のバスＤＢＵＳは、ＸＹ平面に平行に形成されている。図１３に示す複数の配線パターンは、各タップ・フックアップ領域ＴＨ１、ＴＨ２における複数の接続部（すなわちタップ部）から複数のフックアップ回路へ向かう途中の配線部分の一部である。
【０１１１】
ビット線ＢＬには、最大で数１０Ｖ（ボルト）の電位の信号が印加される。一方、バスＤＢＵＳには、最大で数Ｖ（ボルト）の電圧が印加される。すなわち、ビット線ＢＬには、バスＤＢＵＳよりも高い電位が与えられる。ビット線ＢＬには、バスＤＢＵＳに対して、高電圧系（以下、ＨＶ系という）の電位の信号が印加される。バスＤＢＵＳには、ビット線ＢＬに比べて、低電圧系（以下、ＬＶ系という）の電位の信号が印加される。
【０１１２】
図１３では、ＬＶ系の２本のバスＤＢＵＳの配線パターン６１、６２と、ＨＶ系の４本のビット線ＢＬ（下部ビット線ＢＬＬ）の配線パターン６３、６４、６５、６６が示されている。配線パターン６１、６２は纏められ、配線パターン６３、６４も纏められ、配線パターン６５、６６は纏められている。
【０１１３】
ここでは、配線パターン６１、６２は、メモリセルアレイ２３と半導体基板３０間に設けられた配線層Ｄ０内に形成され、所定の方向に沿って延出し、かつ互いに隣接するように形成された複数（ここでは２本）の配線パターンである。配線パターン６３、６４は、配線層Ｄ０内において所定の方向に平行に、かつ互いに隣接するように形成され、配線パターン６１、６２の電位よりも高い電位が印加される複数（ここでは２本）の配線パターンである。配線パターン６５、６６は、配線層Ｄ０内において所定の方向に平行に、かつ互いに隣接するように形成され、配線パターン６３、６４と同様の配線パターンである。配線パターン６１と６４間のスペースｓ１及び配線パターン６２と６５間のスペースｓ２は、同層配線であるため、電位差に応じた耐圧を考慮した配線ピッチに従って決定される。
【０１１４】
ここでは、配線パターン６１の配線パターン６４側には、配線パターン６１と６４間のリソグラフィマージンをとるためのマージン領域６１ｍが、配線パターン６１の延伸方向に沿って形成されている。同様に、配線パターン６２の配線パターン６５側には、配線パターン６２と６５間のリソグラフィマージンをとるためのマージン領域６２ｍが、配線パターン６２の延伸方向に沿って形成されている。なお、これらのマージン領域６１ｍ、６２ｍは設けなくてもよい。
【０１１５】
図１４は、図１３の配線パターンとの比較例としての配線パターンの例を示す図である。図１４では、２本のバスＤＢＵＳの配線パターン６１Ａ、６２Ａと、４本のビット線ＢＬ（下部ビット線ＢＬＬ）の配線パターン６３Ａ、６４Ａ、６５Ａ、６６Ａが示されている。配線パターン６１Ａ、６２Ａのそれぞれには、Ｚ方向である上又は下方向に貫通する導電体と接続するためのビア６０Ａ、６０Ｂが設けられている。ビア６０Ａ、６０Ｂは、その導電体との接続領域である。
【０１１６】
図１４の配線パターンの場合、配線パターン６１Ａ、６２Ａにはそれぞれビア６０Ａ、６０Ｂが形成されているので、ビア６０Ａと配線パターン６４Ａ間のスペースｓ３及びビア６０Ｂと配線パターン６５Ａ間のスペースｓ４は、同層配線であるため、電位差に応じた耐圧を考慮した配線ピッチ（以下、耐圧ピッチともいう）に基づいて決定される。耐圧を考慮した配線ピッチは、最小配線ピッチよりも広いので、ビア６０Ａと配線パターン６４Ａ間のスペースｓ３及びビア６０Ｂと配線パターン６５Ａ間のスペースｓ４は、図１３の配線パターン６１と６４間のスペースｓ１及び配線パターン６２と６５間のスペースｓ２よりも大きい、すなわち広い。
【０１１７】
また、図１４の配線パターン６１Ａと６２Ａ間のスペースｓ５、配線パターン６３Ａと６４Ａ間のスペースｓ６、及び配線パターン６５Ａと６６Ａ間のスペースｓ７は、リソグラフィにおける最小配線ピッチに基づいて決定される。
【０１１８】
ビア６０Ａと配線パターン６４Ａ間のスペースｓ３及びビア６０Ｂと配線パターン６５Ａ間のスペースｓ４は、耐圧ピッチに基づいて決定されるが、スペースｓ３，ｓ４を耐圧を考慮して広げると、配線パターン６１Ａ、６２Ａ、６４Ａ及び６５Ａにおいてリソグラフィによる危険点が発生する虞がある。
【０１１９】
このリソグラフィによる危険点の発生を抑え、かつ耐圧も考慮して配線パターンのレイアウトを決定しなければならないが、１つのビット線ＢＬのために複数の配線パターンが、ビット線ＢＬのピッチで決まるＮＡＮＤメモリセルアレイ２３のＸＹ方向のサイズよりも大きくなってしまうと、結果として半導体メモリチップのサイズも大きくなってしまう。
【０１２０】
そこで、図１３の例では、ＬＶ系の複数のバスＤＢＵＳを纏め、最外側のバスＤＢＵＳに分岐配線パターンを内側に形成し、その分岐配線パターン上にビアを設けることにより、ＨＶ系の配線パターンとＬＶ系の配線パターン間における耐圧ピッチを考慮しなくてもよいようにした。さらに、ＨＶ系のビット線ＢＬ（下部ビット線ＢＬＬ）の複数の配線パターン６３、６４は、纏められ、ＨＶ系のビット線ＢＬ（下部ビット線ＢＬＬ）の複数の配線パターン６５、６６も、纏められている。このように同種の配線パターンを纏めることは、耐圧ピッチを考慮したスペースの数が減るので、ＸＹ平面における半導体メモリチップの大型化を抑制できる。
【０１２１】
図１３に戻り、２本の配線パターン６１と６２間に、配線パターン６１から分岐した分岐配線パターン６１ａと、配線パターン６２から分岐した分岐配線パターン６２ａとが設けられる。分岐配線パターン６１ａ、６２ａは、それぞれ２本の配線パターン６１と６２の間に形成される。
【０１２２】
特に、図１３に示すように、分岐配線パターン６１ａ，６２ａは、ＬＶ系の複数（ここでは２本）の配線パターンの中の最外側の２本の第１の配線パターン６１，６２のそれぞれからＬＶ系の複数の配線パターンの内側に分岐して、配線層Ｄ０内において所定の方向に平行に形成されている。
【０１２３】
配線パターン６１、６２、６３、６４、６５、６６及び２本の分岐配線パターン６１ａ、６２ａは、メモリセルアレイ２３の周辺回路が搭載された半導体基板３０上に設けられた、メモリセルアレイ２３からの信号線との接続領域であるタップ・フックアップ領域ＴＨ１、ＴＨ２の上方に配設されている。
【０１２４】
図１３に示すように、ＨＶ系の配線パターン６３〜６６は、ＸＹ平面に平行な平面上に形成されている。上述したように、複数の、ここでは２本の配線パターン６３，６４は、互いに平行になるように１つの群として纏めて形成されている。同様に、複数の、ここでは２本の配線パターン６５，６６も、互いに平行になるように１つの群として纏めて形成されている。２本の配線パターン６３、６４間のスペースｓ８、及び２本の配線パターン６５、６６間のスペースｓ９は、最小配線ピッチに従って決定される。
【０１２５】
ＬＶ系の配線パターン６１、６２も、ＸＹ平面に平行な平面上に形成されている。複数の、ここでは２本の配線パターン６１，６２は、互いに平行になるように１つの群として纏めて形成されている。さらに、２本の配線パターン６１，６２は、２本の配線パターン６３，６４と平行に、かつ２本の配線パターン６５，６６とも平行になるように形成されている。
【０１２６】
分岐配線パターン６１ａは、配線パターン６１から、ＸＹ平面に平行で、かつ配線パターン６１の延伸方向に対して直交する方向に延出した後に、ＸＹ平面に平行で、かつ配線パターン６１の延伸方向に平行な方向に延出するように形成されている。
【０１２７】
分岐配線パターン６２ａは、配線パターン６２から、ＸＹ平面に平行で、かつ配線パターン６２の延伸方向に対して直交する方向に延出した後に、ＸＹ平面に平行で、かつ配線パターン６２の延伸方向に平行な方向に延出するように形成されている。分岐配線パターン６１ａと６２ａは、２本の配線パターン６１，６２に平行な仮想線Ｌｃに沿って、互いに逆方向に延出するように形成されている。すなわち、２本の分岐配線パターン６１ａ，６２ａは、同一の仮想的な直線Ｌｃ上に形成されている。
【０１２８】
２本の分岐配線パターン６１ａ、６２ａには、それぞれビア６０Ｃ、６０Ｄが設けられている。ビア６０Ｃ、６０Ｄは、メモリセルアレイ２３との電気的接続のためのＺ方向の導電体とのビア領域である。ビア６０Ｃと６０Ｄは、仮想線Ｌｃに沿って配置されるため、複数の配線パターン６１〜６６が延伸する方向に直交する方向において、ＬＶ系の配線パターン６１，６２が設けられる領域の幅が広くならない。
【０１２９】
図１３の場合も、配線パターン６３と６４間のスペースｓ８、配線パターン６５と６６間のスペースｓ９、配線パターン６１と６１ａ、６２ａ間のスペースｓ１０、及び配線パターン６２と６２ａ、６１ａ間のスペースｓ１１は、リソグラフィにおける最小配線ピッチに従って決定され設定される。
【０１３０】
上述した実施形態では、ＬＶ系の配線パターンは、２本の配線パターン６１、６２であるが、上述した実施形態は、３本以上の配線パターンの場合にも適用可能である。
【０１３１】
図１５は、実施形態に関わる、配線層領域の配線層におけるビット線とバスの配線パターンの他の例を示す図である。図１５は、ＬＶ系の配線パターンが４本の場合の、配線層領域ＷＲの配線層Ｄ０におけるビット線とＤＢＵＳ線の配線パターンの例を示す図である。図１５において、図１３と同じ構成要素については、同じ符合を付し説明は省略する。
【０１３２】
図１５では、ＬＶ系の４本のバスＤＢＵＳの配線パターン７１、７２、７３、７４が、ＨＶ系の２本のビット線ＢＬ（下部ビット線ＢＬＬ）の配線パターン６３、６４と、ＨＶ系の２本のビット線ＢＬ（下部ビット線ＢＬＬ）の配線パターン６５、６６との間に設けられている。配線パターン７１、７２、７３、７４は纏められている。配線パターン７１と６４間のスペースｓ１１及び配線パターン７２と６５間のスペースｓ１２は、同層配線であるため、電位差に応じた耐圧を考慮した配線ピッチに基づいて決定される。
【０１３３】
ここでは、配線パターン７１の配線パターン６４側には、配線パターン７１と６４間のリソグラフィマージンをとるためのマージン領域７１ｍが、配線パターン７１の延伸方向に沿って形成されている。同様に、配線パターン７２の配線パターン６５側には、配線パターン７２と６５間のリソグラフィマージンをとるためのマージン領域７２ｍが、配線パターン７２の延伸方向に沿って形成されている。なお、これらのマージン領域７１ｍ、７２ｍは設けなくてもよい。
【０１３４】
配線パターン６４に隣接する配線パターン７１は、配線パターン６４とは反対側に分岐配線パターン７１ａを有している。詳しくは、分岐配線パターン７１ａは、配線パターン７１から、ＸＹ平面に平行で、かつ配線パターン７１の延伸方向に対して直交する方向に延出した後に、ＸＹ平面に平行で、かつ配線パターン７１の延伸方向に平行な方向に延出するように形成されている。
【０１３５】
配線パターン６５に隣接する配線パターン７２は、配線パターン６５とは反対側に分岐配線パターン７２ａを有している。さらに、分岐配線パターン７２ａは、配線パターン７２とは反対側に分岐配線パターン７２ｂを有している。
【０１３６】
配線パターン７１〜７４、６３〜６６及び３本の分岐配線パターン７１ａ、７２ａ、７２ｂは、メモリセルアレイ２３の周辺回路が搭載された半導体基板３０上に設けられた、メモリセルアレイ２３からの信号線との接続領域であるタップ・フックアップ領域ＴＨ１、ＴＨ２の上方に配設されている。
【０１３７】
詳しくは、分岐配線パターン７２ａは、配線パターン７２から、ＸＹ平面に平行で、かつ配線パターン７２の延伸方向に対して直交する方向に延出した後に、ＸＹ平面に平行で、かつ配線パターン７２の延伸方向に平行な方向に延出するように形成されている。分岐配線パターン７２ｂは、分岐配線パターン７２ａから、ＸＹ平面に平行で、かつ分岐配線パターン７２ａの延伸方向に対して直交する方向に延出した後に、ＸＹ平面に平行で、かつ分岐配線パターン７２ａの延伸方向に平行な方向に延出するように形成されている。
【０１３８】
配線パターン７３、７４は、クランク形状に形成されている。詳しくは、配線パターン７３は、配線パターン７２に隣接して形成され、分岐配線パターン７２ａの延伸方向の仮想線Ｌｃ１に沿って形成された部分と、分岐配線パターン７２ｂの延伸方向の仮想線Ｌｃ２に沿って形成された部分を有する。
【０１３９】
配線パターン７４も、クランク形状に形成されている。すなわち、配線パターン７３、７４は、配線層Ｄ０内において所定の方向に平行で、最外側の２本の配線パターン７１、７２間に形成されたクランク形状を有する配線パターンである。そして、配線パターン７４は、配線パターン７１に隣接して形成され、分岐配線パターン７１ａの延伸方向の仮想線Ｌｃ３に沿って形成された部分と、上述した仮想線Ｌｃ２に沿って形成された部分を有する。すなわち、分岐配線パターン７１ａは、クランク状の配線パターン７４の一部と同一の仮想的な直線Ｌｃ３上に形成されている。分岐配線パターン７２ａは、クランク状の配線パターン７３の一部と同一の仮想的な直線Ｌｃ１上に形成されている。また、配線パターン７４の一部と、配線パターン７３の一部と、分岐配線パターン７２ｂは、仮想線Ｌｃ２に沿って形成されている。
【０１４０】
特に、図１５に示すように、分岐配線パターン７１ａ，７２ａは、４本の配線パターン７１〜７４の中の最外側の２本の第１の配線パターン７１，７２のそれぞれから配線パターン７１〜７４の内側に分岐して、配線層Ｄ０内において所定の方向に平行に形成されている。
【０１４１】
４本の配線パターン７１、７２、７３，７４に関する４つのビア６０Ｅ、６０Ｆ、６０Ｇ、６０Ｈが設けられている。ビア６０Ｅは、分岐配線パターン７１ａに設けられている。ビア６０Ｆは、分岐配線パターン７２ｂに設けられている。ビア６０Ｇは、配線パターン７３の仮想線Ｌｃ２に沿って形成された部分に設けられている。ビア６０Ｈは、配線パターン７４の仮想線Ｌｃ３に沿って形成された部分に設けられている。すなわち、メモリセルアレイ２３との電気的接続のためのビア６０Ｇと６０Ｈは、それぞれ、配線パターン７３、７４に設けられている。配線パターン７１と６４間のスペースｓ１１及び配線パターン７２と６５間のスペースｓ１２は、同層配線であるため、電位差に応じた耐圧ピッチに基づいて決定される。
【０１４２】
また、２本の配線パターン６３，６４間のスペースｓ８、及び２本の配線パターン６５，６６間のスペースｓ９と同様に、配線パターン７１と７４間のスペースｓ２１、配線パターン７３と７４間のスペースｓ２２、配線パターン７３と分岐配線パターン７２ａ間のスペースｓ２３、配線パターン７２と７３間のスペースｓ２４も、最小配線ピッチに従って決定される。また、配線パターン７１と分岐配線パターン７１ａ間のスペースｓ２５、配線パターン７２と分岐配線パターン７２ａ間のスペースｓ２６、及び分岐配線パターン７２ａと分岐配線パターン７２ｂ間のスペースｓ２７も、最小配線ピッチに従って決定される。
【０１４３】
図１６は、上述した実施形態に関する、配線パターンの比較例を示す図である。図１６では、ＨＶ系の配線パターン８１同士及びＬＶ系の配線パターン８２同士を纏めず、かつＬＶ系の配線パターン８２にビア８３を形成するように、複数の配線パターンが形成されている。ＬＶ系の２本の配線パターン８２にビア８３が設けられている。
【０１４４】
図１６の場合、ＨＶ系の配線パターン同士及びＬＶ系の配線パターン同士を纏めていないため、隣り合うＨＶ系の配線パターン８１とビア８３間の各スペースｓ３１、ｓ３２、ｓ３３、ｓ３４は、耐圧を考慮した配線ピッチに従って決定される。ＨＶ系の配線パターン８１間のスペースｓ３５は、最小配線ピッチに従って決定される。そのため、図１６の場合は、ＨＶ系とＬＶ系を含む６本の配線パターン８１、８２の形成される幅は、ビット線ＢＬ（下部ビット線ＢＬＬ）間のピッチＷよりも大きくなる場合がある。
【０１４５】
図１４、図１６に比較して、図１３，図１５の場合は、ＨＶ系の配線パターン同士及びＬＶ系の配線パターン同士を纏めて配設して、耐圧のためにスペースが大きくなる領域を少なくすると共に、ＬＶ系の配線パターンに設けられるビアを、纏めたＬＶ系の複数の配線の最外側の配線パターンには設けないで、最外側の配線パターンから分岐した分岐配線パターンに設けている。その結果、ＨＶ系とＬＶ系の複数配線パターンが混在する場合に、複数配線パターンの幅が、ＮＡＮＤメモリアレイ２３におけるビット線ＢＬ（下部ビット線ＢＬＬ）間のピッチＷ内になるようにすることができる。
【０１４６】
よって、以上の実施形態によれば、電位が異なる配線パターン間の耐圧を遵守しつつ、配線パターン間のスペースが大きくならないようにした半導体記憶装置を提供することができる。
【０１４７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として例示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１４８】
１  メモリコントローラ、２  不揮発性メモリ、１２  プロセッサ、１３  ホストインターフェイス、１４  ＥＣＣ回路、１５  メモリインターフェイス、１６  内部バス、２１  インターフェイス、２２  制御部、２３  メモリセルアレイ、２４  センスアンプ回路、２５  ワード線ドライバ、３０  半導体基板、３０ａ  センスアンプ領域、３０ｂ  データラッチ領域、３０ｃ  制御回路領域、３０ｄ  入出力バッファ領域、３０ｅ  入出力パッド領域、３１〜４７  導電体、４８  ブロック絶縁膜、４９  電荷蓄積膜、５０  トンネル酸化膜、５１  半導体材料、６０Ａ、６０Ｂ、６０Ｃ、６０Ｄ、６０Ｅ、６０Ｆ、６０Ｇ、６０Ｈ  ビア、６１、６１Ａ、６２  配線パターン、６１ａ  分岐配線パターン、６１ｍ  マージン領域、６２  配線パターン、６２ａ  分岐配線パターン、６２ｍ  マージン領域、６３、６３Ａ、６４、６４Ａ、６５、６５Ａ，６６、６６Ａ、７１  配線パターン、７１ａ  分岐配線パターン、７２  配線パターン、７２ａ、７２ｂ  分岐配線パターン、７３、７４、８１、８２  配線パターン、８３  ビア、９１、９２  配線パターン、９３  ビア、１４０〜１４８  トランジスタ、１４９  キャパシタ、１５０，１５１  インバータ、１５２、１５３、１６０、１６１  トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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