(57)【要約】【課題】汎用性を向上させた半導体装置及びこの半導体装置に用いられるデバイスを提供する。【解決手段】半導体装置１０は、第１ないし第６の直列回路２１〜２６を備える。複数のモジュールＭ１、Ｍ２は、第１ないし第６の直列回路２１〜２６が含む複数のスイッチング素子（スイッチング素子Ｓ５ａ〜Ｓ５ｄ、Ｓ６ａ〜Ｓ６ｄ、Ｓ７ａ〜Ｓ７ｄ、Ｓ８ａ〜Ｓ８ｄ、Ｓ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂ、Ｓ３ａ、Ｓ３ｂ、Ｓ４ａ、Ｓ４ｂ）のうち半数以下であって少なくとも２つのスイッチング素子であるスイッチング素子群と、パッケージＰ１と、を含む。複数のモジュールＭ１、Ｍ２の各々におけるスイッチング素子の数は複数のモジュールＭ１、Ｍ２間で同じである。複数のモジュールＭ１、Ｍ２の各々におけるスイッチング素子群の接続関係は複数のモジュールＭ１、Ｍ２間で同じである。【選択図】図１２
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【特許請求の範囲】
【請求項１】
直流電力を交流電力に変換する動作と交流電力を直流電力に変換する動作とのうち少なくとも一方を行う半導体装置であって、
複数の第１のスイッチング素子の第１の直列回路と、
前記第１の直列回路に直列に接続された、複数の第２のスイッチング素子の第２の直列回路と、
複数の第３のスイッチング素子の第３の直列回路と、
前記第３の直列回路に直列に接続された、複数の第４のスイッチング素子の第４の直列回路と、
複数の第５のスイッチング素子の第５の直列回路と、
複数の第６のスイッチング素子の第６の直列回路と、を備え、
前記第５の直列回路は、前記複数の第１のスイッチング素子のうち２つの第１のスイッチング素子の第１の接続点と前記複数の第２のスイッチング素子のうち２つの第２のスイッチング素子の第２の接続点との間に接続されており、
前記第６の直列回路は、前記複数の第３のスイッチング素子のうち２つの第３のスイッチング素子の第３の接続点と前記複数の第４のスイッチング素子のうち２つの第４のスイッチング素子の第４の接続点との間に接続されており、
前記第１の直列回路における前記第２の直列回路側とは反対側の端は、前記第３の直列回路における前記第４の直列回路側とは反対側の端に接続されており、
前記第２の直列回路における前記第１の直列回路側とは反対側の端は、前記第４の直列回路における前記第３の直列回路側とは反対側の端に接続されており、
前記第１の直列回路と前記第２の直列回路との接続点は、前記第３の直列回路と前記第４の直列回路との接続点に接続されており、
前記複数の第１のスイッチング素子、前記複数の第２のスイッチング素子、前記複数の第３のスイッチング素子、前記複数の第４のスイッチング素子、前記複数の第５のスイッチング素子及び前記複数の第６のスイッチング素子のうち半数以下であって少なくとも２つのスイッチング素子であるスイッチング素子群と、前記スイッチング素子群を収容するパッケージと、を含むモジュールを複数備え、
前記複数のモジュールの各々におけるスイッチング素子の数は前記複数のモジュール間で同じであり、
前記複数のモジュールの各々における前記スイッチング素子群の接続関係は前記複数のモジュール間で同じである、
半導体装置。
【請求項２】
前記複数の第１のスイッチング素子のうち少なくとも２つの第１のスイッチング素子の直列回路と並列に接続された第１のキャパシタと、
前記複数の第２のスイッチング素子のうち少なくとも２つの第２のスイッチング素子の直列回路と並列に接続された第２のキャパシタと、
前記複数の第３のスイッチング素子のうち少なくとも２つの第３のスイッチング素子の直列回路と並列に接続された第３のキャパシタと、
前記複数の第４のスイッチング素子のうち少なくとも２つの第４のスイッチング素子の直列回路と並列に接続された第４のキャパシタと、を更に備える、
請求項１に記載の半導体装置。
【請求項３】
前記第１の直列回路は、前記複数の第１のスイッチング素子としての４つの第１のスイッチング素子の直列回路を含み、
前記第２の直列回路は、前記複数の第２のスイッチング素子としての４つの第２のスイッチング素子の直列回路を含み、
前記第３の直列回路は、前記複数の第３のスイッチング素子としての４つの第３のスイッチング素子の直列回路を含み、
前記第４の直列回路は、前記複数の第４のスイッチング素子としての４つの第４のスイッチング素子の直列回路を含み、
前記第１のキャパシタの第１端は、直列に接続された前記４つの第１のスイッチング素子のうち一端側から１番目の第１のスイッチング素子と２番目の第１のスイッチング素子との接続点に接続されており、前記第１のキャパシタの第２端は、３番目の第１のスイッチング素子と４番目の第１のスイッチング素子との接続点に接続されており、
前記第２のキャパシタの第１端は、直列に接続された前記４つの第２のスイッチング素子のうち一端側から１番目の第２のスイッチング素子と２番目の第２のスイッチング素子との接続点に接続されており、前記第２のキャパシタの第２端は、３番目の第２のスイッチング素子と４番目の第２のスイッチング素子との接続点に接続されており、
前記第３のキャパシタの第１端は、直列に接続された前記４つの第３のスイッチング素子のうち一端側から１番目の第３のスイッチング素子と２番目の第３のスイッチング素子との接続点に接続されており、前記第３のキャパシタの第２端は、３番目の第３のスイッチング素子と４番目の第３のスイッチング素子との接続点に接続されており、
前記第４のキャパシタの第１端は、直列に接続された前記４つの第４のスイッチング素子のうち一端側から１番目の第４のスイッチング素子と２番目の第４のスイッチング素子との接続点に接続されており、前記第４のキャパシタの第２端は、３番目の第４のスイッチング素子と４番目の第４のスイッチング素子との接続点に接続されており、
前記第１の接続点は、直列に接続された前記４つの第１のスイッチング素子のうち前記一端側から２番目の第１のスイッチング素子と３番目の第１のスイッチング素子との接続点であり、
前記第２の接続点は、直列に接続された前記４つの第２のスイッチング素子のうち前記一端側から２番目の第２のスイッチング素子と３番目の第２のスイッチング素子との接続点であり、
前記第３の接続点は、直列に接続された前記４つの第３のスイッチング素子のうち前記一端側から２番目の第３のスイッチング素子と３番目の第３のスイッチング素子との接続点であり、
前記第４の接続点は、直列に接続された前記４つの第４のスイッチング素子のうち前記一端側から２番目の第４のスイッチング素子と３番目の第４のスイッチング素子との接続点である、
請求項２に記載の半導体装置。
【請求項４】
前記第１ないし第４の直列回路のうち少なくとも１つにおいて、
前記複数の第１、第２、第３又は第４のスイッチング素子のうち３つ以上のスイッチング素子は、基板に実装され、前記基板を平面視したときに縦横に並ぶように配置されており、
前記基板を平面視したときに互いに対角に位置する２つの第１のスイッチング素子、２つの第２のスイッチング素子、２つの第３のスイッチング素子又は２つの第４のスイッチング素子の間には、前記第１、第２、第３又は第４のキャパシタが配置されている、
請求項２又は３に記載の半導体装置。
【請求項５】
前記複数のモジュールのうち１つのモジュールは、前記第１の直列回路と、前記第２の直列回路と、前記第５の直列回路とを含み、
前記複数のモジュールのうち別の１つのモジュールは、前記第３の直列回路と、前記第４の直列回路と、前記第６の直列回路とを含む、
請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記複数のモジュールのうち１つのモジュールは、前記第１の直列回路と、前記第２の直列回路と、前記第５の直列回路と、前記第１のキャパシタと、前記第２のキャパシタと、を含み、
前記複数のモジュールのうち別の１つのモジュールは、前記第３の直列回路と、前記第４の直列回路と、前記第６の直列回路と、前記第３のキャパシタと、前記第４のキャパシタと、を含む、
請求項２〜４のいずれか一項に記載の半導体装置。
【請求項７】
前記複数のモジュールとしての６つのモジュールは、前記第１ないし第６の直列回路と一対一で対応し、
前記６つのモジュールの各々は、前記第１ないし第６の直列回路のうち対応する直列回路を含む、
請求項１〜４のいずれか一項に記載の半導体装置。
【請求項８】
前記複数の第１のスイッチング素子は、前記複数のモジュールのうち第１のモジュールに含まれるスイッチング素子と第２のモジュールに含まれるスイッチング素子とを有し、
前記複数の第３のスイッチング素子は、前記複数のモジュールのうち前記第１のモジュールに含まれるスイッチング素子と第３のモジュールに含まれるスイッチング素子とを有し、
前記複数の第５のスイッチング素子は、前記複数のモジュールのうち前記第２のモジュールに含まれるスイッチング素子と第４のモジュールに含まれるスイッチング素子とを有し、
前記複数の第６のスイッチング素子は、前記複数のモジュールのうち前記第３のモジュールに含まれるスイッチング素子と第５のモジュールに含まれるスイッチング素子とを有し、
前記複数の第２のスイッチング素子は、前記複数のモジュールのうち前記第４のモジュールに含まれるスイッチング素子と第６のモジュールに含まれるスイッチング素子とを有し、
前記複数の第４のスイッチング素子は、前記複数のモジュールのうち前記第５のモジュールに含まれるスイッチング素子と前記第６のモジュールに含まれるスイッチング素子とを有する、
請求項１〜４のいずれか一項に記載の半導体装置。
【請求項９】
前記複数のモジュールのうち少なくとも１つは、前記パッケージに収容されている温度検出素子を含む、
請求項１〜８のいずれか一項に記載の半導体装置。
【請求項１０】
前記複数のモジュールのうち少なくとも１つは、前記パッケージに収容されている少なくとも１つの抵抗器を含み、
前記複数の第１のスイッチング素子、前記複数の第２のスイッチング素子、前記複数の第３のスイッチング素子、前記複数の第４のスイッチング素子、前記複数の第５のスイッチング素子及び前記複数の第６のスイッチング素子のうち少なくとも１つには、前記少なくとも１つの抵抗器が並列に接続されている、
請求項１〜９のいずれか一項に記載の半導体装置。
【請求項１１】
請求項１〜１０のいずれか一項に記載の半導体装置に、前記複数のモジュールのうちの１つとして用いられる、
デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は半導体装置に関し、より詳細には、複数のスイッチング素子を備える半導体装置及びこの半導体装置に用いられるデバイスに関する。
【背景技術】
【０００２】
従来例として特許文献１記載の半導体装置を例示する。特許文献１記載の半導体装置は、インバータ回路と、インバータ回路の出力に接続した導体からなる導電路と、クランプ回路とを備える。インバータ回路は、フルブリッジ接続された複数の第１のスイッチング素子を含んで構成されている。クランプ回路は、第２のスイッチング素子を含んで構成されて、導電路に接続される。インバータ回路と導電路とクランプ回路とは、一つのパッケージ内に収められている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−０３３２１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１記載の半導体装置では、インバータ回路と導電路とクランプ回路とが一つのパッケージ内に収められているため、半導体装置を用いて形成できる回路の種類が限られていた。
【０００５】
本開示は、汎用性を向上させた半導体装置及びこの半導体装置に用いられるデバイスを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本開示の一態様に係る半導体装置は、直流電力を交流電力に変換する動作と交流電力を直流電力に変換する動作とのうち少なくとも一方を行う。前記半導体装置は、複数の第１のスイッチング素子の第１の直列回路と、複数の第２のスイッチング素子の第２の直列回路と、複数の第３のスイッチング素子の第３の直列回路と、複数の第４のスイッチング素子の第４の直列回路と、複数の第５のスイッチング素子の第５の直列回路と、複数の第６のスイッチング素子の第６の直列回路と、を備える。前記第２の直列回路は、前記第１の直列回路に直列に接続されている。前記第４の直列回路は、前記第３の直列回路に直列に接続されている。前記第５の直列回路は、第１の接続点と第２の接続点との間に接続されている。前記第１の接続点は、前記複数の第１のスイッチング素子のうち２つの第１のスイッチング素子の接続点である。前記第２の接続点は、前記複数の第２のスイッチング素子のうち２つの第２のスイッチング素子の接続点である。前記第６の直列回路は、第３の接続点と第４の接続点との間に接続されている。前記第３の接続点は、前記複数の第３のスイッチング素子のうち２つの第３のスイッチング素子の接続点である。前記第４の接続点は、前記複数の第４のスイッチング素子のうち２つの第４のスイッチング素子の接続点である。前記第１の直列回路における前記第２の直列回路側とは反対側の端は、前記第３の直列回路における前記第４の直列回路側とは反対側の端に接続されている。前記第２の直列回路における前記第１の直列回路側とは反対側の端は、前記第４の直列回路における前記第３の直列回路側とは反対側の端に接続されている。前記第１の直列回路と前記第２の直列回路との接続点は、前記第３の直列回路と前記第４の直列回路との接続点に接続されている。前記半導体装置は、モジュールを複数備える。前記複数のモジュールは、スイッチング素子群と、パッケージと、を含む。前記スイッチング素子群は、前記複数の第１のスイッチング素子、前記複数の第２のスイッチング素子、前記複数の第３のスイッチング素子、前記複数の第４のスイッチング素子、前記複数の第５のスイッチング素子及び前記複数の第６のスイッチング素子のうち半数以下であって少なくとも２つのスイッチング素子である。前記パッケージは、前記スイッチング素子群を収容する。前記複数のモジュールの各々におけるスイッチング素子の数は前記複数のモジュール間で同じである。前記複数のモジュールの各々における前記スイッチング素子群の接続関係は前記複数のモジュール間で同じである。
【０００７】
本開示の一態様に係るデバイスは、前記半導体装置に、前記複数のモジュールのうちの１つとして用いられる。
【発明の効果】
【０００８】
本開示の一態様に係る半導体装置及びデバイスによれば、汎用性を向上させることができる。
【図面の簡単な説明】
【０００９】
【図１】図１は、実施形態１に係る半導体装置の第１の構成例を示す回路図である。
【図２】図２は、同上の半導体装置の第２の構成例を示す回路図である。
【図３】図３Ａ〜３Ｄは、上記第２の構成例の半導体装置の制御方法におけるスイッチングパターンの第１の例において、Ｕ相が＋でＷ相が−である極性の出力電圧を出力する時のスイッチングパターンを示す図である。
【図４】図４Ａ〜４Ｄは、上記第２の構成例の半導体装置の制御方法におけるスイッチングパターンの第１の例において、Ｕ相が−でＷ相が＋である極性の出力電圧を出力する時のスイッチングパターンを示す図である。
【図５】図５Ａ〜５Ｄは、上記第２の構成例の半導体装置の制御方法におけるスイッチングパターンの第２の例において、Ｕ相が＋でＷ相が−である極性の出力電圧を出力する時のスイッチングパターンを示す図である。
【図６】図６Ａ〜６Ｄは、上記第２の構成例の半導体装置の制御方法におけるスイッチングパターンの第２の例において、Ｕ相が−でＷ相が＋である極性の出力電圧を出力する時のスイッチングパターンを示す図である。
【図７】図７Ａ〜７Ｄは、上記第２の構成例の半導体装置の制御方法におけるスイッチングパターンの例を示す図である。
【図８】図８は、上記第２の構成例の半導体装置の制御方法の第１の例を示す図である。
【図９】図９は、上記第２の構成例の半導体装置の制御方法の第２の例を示す図である。
【図１０】図１０は、上記第２の構成例の半導体装置の制御方法の第３の例を示す図である。
【図１１】図１１は、実施形態１に係る半導体装置の第３の構成例におけるフライングキャパシタ回路を示す図である。
【図１２】図１２は、上記第２の構成例の半導体装置が複数のモジュールにより構成されていることを示す回路図である。
【図１３】図１３は、上記第２の構成例の半導体装置のモジュールの平面図である。
【図１４】図１４は、上記第２の構成例の半導体装置の複数のパッケージのうち１つのパッケージの内部の概略図である。
【図１５】図１５は、実施形態２に係る半導体装置の回路図である。
【図１６】図１６は、同上の半導体装置の複数のパッケージのうち１つのパッケージの内部の概略図である。
【図１７】図１７は、実施形態３に係る半導体装置の回路図である。
【図１８】図１８は、同上の半導体装置の複数のパッケージのうち１つのパッケージの内部の概略図である。
【図１９】図１９は、実施形態４に係る半導体装置の回路図である。
【図２０】図２０は、同上の半導体装置の複数のパッケージのうち１つのパッケージの内部の概略図である。
【図２１】図２１は、実施形態５に係る半導体装置の回路図である。
【図２２】図２２は、実施形態６に係る半導体装置の回路図である。
【発明を実施するための形態】
【００１０】
以下、実施形態に係る半導体装置及びその半導体装置に用いられるデバイスについて、図面を用いて説明する。ただし、下記の各実施形態は、本開示の様々な実施形態の一部に過ぎない。下記の各実施形態は、本開示の目的を達成できれば、設計等に応じて種々の変更が可能である。
【００１１】
（実施形態１）
図１は、実施形態１に係る半導体装置１０の回路図である。半導体装置１０は、直流電源電圧を入力する第１入力端ＩＮ１、第２入力端ＩＮ２を備える。半導体装置１０は、直流電源と並列に直列接続された第１のフライングキャパシタ回路１１及び第２のフライングキャパシタ回路１２と、直流電源及び直列接続された第１のフライングキャパシタ回路１１及び第２のフライングキャパシタ回路１２と並列に直列接続された第３のフライングキャパシタ回路１３及び第４のフライングキャパシタ回路１４と、を更に備える。つまり、第１のフライングキャパシタ回路１１及び第２のフライングキャパシタ回路１２の直列回路と、第３のフライングキャパシタ回路１３及び第４のフライングキャパシタ回路１４の直列回路とは、直流電源と並列に接続される。半導体装置１０は、第１のフライングキャパシタ回路１１及び第２のフライングキャパシタ回路１２の出力端子間に直列接続されたスイッチング素子Ｓ１及びスイッチング素子Ｓ２と、第３のフライングキャパシタ回路１３及び第４のフライングキャパシタ回路１４の出力端子間に直列接続されたスイッチング素子Ｓ３及びスイッチング素子Ｓ４と、直列接続されたスイッチング素子Ｓ１及びスイッチング素子Ｓ２の間の電路に設けられた第１出力端ＯＵＴ１と、直列接続されたスイッチング素子Ｓ３及びスイッチング素子Ｓ４の間の電路に設けられた第２出力端ＯＵＴ２とを更に備える。半導体装置１０は、直流電力を交流電力に変換する動作と交流電力を直流電力に変換する動作とのうち少なくとも一方（本実施形態では両方）を行う電力変換装置である。より詳細には、半導体装置１０は、第１出力端ＯＵＴ１及び第２出力端ＯＵＴ２から５レベルの出力電圧を出力可能な５レベルインバータである。
【００１２】
以降の説明では、直流電源電圧を第１入力端ＩＮ１及び第２入力端ＩＮ２から入力し、交流電力を第１出力端ＯＵＴ１及び第２出力端ＯＵＴ２から出力する場合の動作について主に説明するが、この半導体装置１０は双方向性を有している、つまり、第１出力端ＯＵＴ１及び第２出力端ＯＵＴ２に交流電力を入力し、第１入力端ＩＮ１及び第２入力端ＩＮ２から直流電力を出力することが可能である。言い換えると、半導体装置１０では、交流側（第１出力端ＯＵＴ１及び第２出力端ＯＵＴ２）から直流側（第１入力端ＩＮ１及び第２入力端ＩＮ２）に電力を送ることも可能である。この場合は、入力と出力が逆転し、第１出力端ＯＵＴ１及び第２出力端ＯＵＴ２は第１入力端ＩＮ１及び第２入力端ＩＮ２となり、第１入力端ＩＮ１及び第２入力端ＩＮ２は第１出力端ＯＵＴ１及び第２出力端ＯＵＴ２となる。つまり、第１入力端ＩＮ１、第２入力端ＩＮ２は、直流電力の入力端と出力端とのうち少なくとも一方として機能する接続端であり、第１出力端ＯＵＴ１及び第２出力端ＯＵＴ２は、交流電力の入力端と出力端とのうち少なくとも一方として機能する接続端である。ここで、各接続端は、例えば、電路を構成する導体の一部である。
【００１３】
図１に示した半導体装置１０では、第１〜第４のフライングキャパシタ回路１１〜１４として、３レベルの電圧を出力可能な３レベルコンバータ回路が使用されているが、後述するように、第１〜第４のフライングキャパシタ回路１１〜１４として、（２Ｎ＋３）レベルの電圧を出力可能なマルチレベルコンバータ回路が使用されてもよい（ただし、Ｎは自然数）。
【００１４】
第１入力端ＩＮ１と第２入力端ＩＮ２との間には、容量値が同じである２つのキャパシタＣ１及びＣ２が直列接続される。２つのキャパシタＣ１及びＣ２が同じ容量値を有するので、２つのキャパシタＣ１及びＣ２のそれぞれの端子間電圧は直流電源電圧Ｅの半分（Ｅ／２）に等しい。したがって、第１入力端ＩＮ１の電位をＥ［Ｖ］、第２入力端ＩＮ２の電位を０［Ｖ］とすると、キャパシタＣ１とキャパシタＣ２との接続点の電位はＥ／２［Ｖ］となる。このように、図１に示した半導体装置１０では、２つのキャパシタＣ１及びＣ２により直流電源電圧を分圧しているが、別の例では、２つの抵抗器により直流電源電圧を分圧してもよい。あるいは、第１入力端ＩＮ１と第２入力端ＩＮ２との間には、２つのキャパシタＣ１及びＣ２に代えて、電源電圧がそれぞれＥ／２［Ｖ］である２つの直流電源が接続されてもよい。第１のフライングキャパシタ回路１１と第２のフライングキャパシタ回路１２との接続点、及び第３のフライングキャパシタ回路１３と第４のフライングキャパシタ回路１４との接続点は、２つのキャパシタＣ１及びＣ２により分圧された直流電源電圧の中点に接続される。言い換えると、第１のフライングキャパシタ回路１１と第２のフライングキャパシタ回路１２との接続点、及び第３のフライングキャパシタ回路１３と第４のフライングキャパシタ回路１４との接続点は、２つのキャパシタＣ１及びＣ２の間の、電位がＥ／２［Ｖ］となる電路に接続される。
【００１５】
なお、２つのキャパシタＣ１、Ｃ２の容量値が同じであるとは、厳密に同じであることに限定されず、許容される誤差の範囲内で異なっていてもよい。２つのキャパシタＣ１、Ｃ２の容量値が同じであるとは、例えば、１０％又は２０％の誤差がある場合を含む。
【００１６】
第１〜第４のフライングキャパシタ回路１１〜１４は、全て、フライングキャパシタ形の３レベルコンバータ回路である。以下では、第１〜第４のフライングキャパシタ回路１１〜１４の各々のキャパシタを、フライングキャパシタと称す。第１〜第４のフライングキャパシタ回路１１〜１４は、後述するようにそれぞれ、直列接続された４つのスイッチング素子（スイッチング素子Ｓ５ａ〜Ｓ５ｄ、Ｓ６ａ〜Ｓ６ｄ、Ｓ７ａ〜Ｓ７ｄ、又はＳ８ａ〜Ｓ８ｄ）と、１つのフライングキャパシタ（フライングキャパシタＦＣ１、ＦＣ２、ＦＣ３、又はＦＣ４）とにより構成される。なお、別の例では、第１〜第４のフライングキャパシタ回路１１〜１４に代えて、フライングキャパシタ形以外の３レベルコンバータ回路が使用されてもよいし、３よりも多いレベル数のマルチレベルコンバータ回路が使用されてもよい。
【００１７】
第１のフライングキャパシタ回路１１は、４つのスイッチング素子Ｓ５ａ、Ｓ５ｂ、Ｓ５ｃ、Ｓ５ｄと、１つのフライングキャパシタＦＣ１とにより構成される。４つのスイッチング素子Ｓ５ａ〜Ｓ５ｄは、ＮチャネルのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）により構成され、それぞれのＭＯＳＦＥＴのソース・ドレイン間にダイオードが接続されている。このダイオードは、ＭＯＳＦＥＴの構成の一部としてのボディダイオードである。４つのスイッチング素子Ｓ５ａ〜Ｓ５ｄは、Ｓ５ａ、Ｓ５ｂ、Ｓ５ｃ、Ｓ５ｄの順に直列接続され、スイッチング素子Ｓ５ａは第１入力端ＩＮ１に接続され、スイッチング素子Ｓ５ｄはキャパシタＣ１とキャパシタＣ２との接続点に接続される。フライングキャパシタＦＣ１の一端はスイッチング素子Ｓ５ａとスイッチング素子Ｓ５ｂとの接続点に接続され、フライングキャパシタＦＣ１の他端はスイッチング素子Ｓ５ｃとスイッチング素子Ｓ５ｄとの接続点に接続される。したがって、スイッチング素子Ｓ５ｂとスイッチング素子Ｓ５ｃとの接続点に設けられた出力端の電位は、スイッチング素子Ｓ５ａにおける電位Ｅ［Ｖ］と、スイッチング素子Ｓ５ｄにおける電位Ｅ／２［Ｖ］との間の範囲の電位となる。フライングキャパシタＦＣ１はＥ／４［Ｖ］の電圧になるようにプリチャージされ、Ｅ／４［Ｖ］の電圧を中心として充放電を繰り返される。後述するように、第１のフライングキャパシタ回路１１の出力端の電位は、概ね、Ｅ［Ｖ］、３Ｅ／４［Ｖ］、Ｅ／２［Ｖ］の３レベルの電位となる。
【００１８】
第２のフライングキャパシタ回路１２は、４つのスイッチング素子Ｓ６ａ、Ｓ６ｂ、Ｓ６ｃ、Ｓ６ｄと、１つのフライングキャパシタＦＣ２とにより構成される。４つのスイッチング素子Ｓ６ａ〜Ｓ６ｄは、ＮチャネルのＭＯＳＦＥＴにより構成され、それぞれのＭＯＳＦＥＴのソース・ドレイン間にダイオードが接続されている。このダイオードは、ＭＯＳＦＥＴの構成の一部としてのボディダイオードである。４つのスイッチング素子Ｓ６ａ〜Ｓ６ｄは、Ｓ６ａ、Ｓ６ｂ、Ｓ６ｃ、Ｓ６ｄの順に直列接続され、スイッチング素子Ｓ６ａはキャパシタＣ１とキャパシタＣ２との接続点に接続され、スイッチング素子Ｓ６ｄは第２入力端ＩＮ２に接続される。フライングキャパシタＦＣ２の一端はスイッチング素子Ｓ６ａとスイッチング素子Ｓ６ｂとの接続点に接続され、フライングキャパシタＦＣ２の他端はスイッチング素子Ｓ６ｃとスイッチング素子Ｓ６ｄとの接続点に接続される。したがって、スイッチング素子Ｓ６ｂとスイッチング素子Ｓ６ｃとの接続点に設けられた出力端の電位は、スイッチング素子Ｓ６ａにおける電位Ｅ／２［Ｖ］と、スイッチング素子Ｓ６ｄにおける電位０［Ｖ］との間の範囲の電位となる。フライングキャパシタＦＣ２はＥ／４［Ｖ］の電圧になるようにプリチャージされ、Ｅ／４［Ｖ］の電圧を中心として充放電を繰り返される。後述するように、第２のフライングキャパシタ回路１２の出力端の電位は、概ね、Ｅ／２［Ｖ］、Ｅ／４［Ｖ］、０［Ｖ］の３レベルの電位となる。
【００１９】
第３のフライングキャパシタ回路１３は、４つのスイッチング素子Ｓ７ａ、Ｓ７ｂ、Ｓ７ｃ、Ｓ７ｄと、１つのフライングキャパシタＦＣ３とにより構成される。４つのスイッチング素子Ｓ７ａ〜Ｓ７ｄは、ＮチャネルのＭＯＳＦＥＴにより構成され、それぞれのＭＯＳＦＥＴのソース・ドレイン間にダイオードが接続されている。このダイオードは、ＭＯＳＦＥＴの構成の一部としてのボディダイオードである。４つのスイッチング素子Ｓ７ａ〜Ｓ７ｄは、Ｓ７ａ、Ｓ７ｂ、Ｓ７ｃ、Ｓ７ｄの順に直列接続され、スイッチング素子Ｓ７ａは第１入力端ＩＮ１に接続され、スイッチング素子Ｓ７ｄはキャパシタＣ１とキャパシタＣ２との接続点に接続される。フライングキャパシタＦＣ３の一端はスイッチング素子Ｓ７ａとスイッチング素子Ｓ７ｂとの接続点に接続され、フライングキャパシタＦＣ３の他端はスイッチング素子Ｓ７ｃとスイッチング素子Ｓ７ｄとの接続点に接続される。したがって、スイッチング素子Ｓ７ｂとスイッチング素子Ｓ７ｃとの接続点に設けられた出力端の電位は、スイッチング素子Ｓ７ａにおける電位Ｅ［Ｖ］と、スイッチング素子Ｓ７ｄにおける電位Ｅ／２［Ｖ］との間の範囲の電位となる。フライングキャパシタＦＣ３はＥ／４［Ｖ］の電圧になるようにプリチャージされ、Ｅ／４［Ｖ］の電圧を中心として充放電を繰り返される。後述するように、第３のフライングキャパシタ回路１３の出力端の電位は、概ね、Ｅ［Ｖ］、３Ｅ／４［Ｖ］、Ｅ／２［Ｖ］の３レベルの電位となる。
【００２０】
第４のフライングキャパシタ回路１４は、４つのスイッチング素子Ｓ８ａ、Ｓ８ｂ、Ｓ８ｃ、Ｓ８ｄと、１つのフライングキャパシタＦＣ４とにより構成される。４つのスイッチング素子Ｓ８ａ〜Ｓ８ｄは、ＮチャネルのＭＯＳＦＥＴにより構成され、それぞれのＭＯＳＦＥＴのソース・ドレイン間にダイオードが接続されている。このダイオードは、ＭＯＳＦＥＴの構成の一部としてのボディダイオードである。４つのスイッチング素子Ｓ８ａ〜Ｓ８ｄは、Ｓ８ａ、Ｓ８ｂ、Ｓ８ｃ、Ｓ８ｄの順に直列接続され、スイッチング素子Ｓ８ａはキャパシタＣ１とキャパシタＣ２との接続点に接続され、スイッチング素子Ｓ８ｄは第２入力端ＩＮ２に接続される。フライングキャパシタＦＣ４の一端はスイッチング素子Ｓ８ａとスイッチング素子Ｓ８ｂとの接続点に接続され、フライングキャパシタＦＣ４の他端はスイッチング素子Ｓ８ｃとスイッチング素子Ｓ８ｄとの接続点に接続される。したがって、スイッチング素子Ｓ８ｂとスイッチング素子Ｓ８ｃとの接続点に設けられた出力端の電位は、スイッチング素子Ｓ８ａにおける電位Ｅ／２［Ｖ］と、スイッチング素子Ｓ８ｄにおける電位０［Ｖ］との間の範囲の電位となる。フライングキャパシタＦＣ４はＥ／４［Ｖ］の電圧になるようにプリチャージされ、Ｅ／４［Ｖ］の電圧を中心として充放電を繰り返される。後述するように、第４のフライングキャパシタ回路１４の出力端の電位は、概ね、Ｅ／２［Ｖ］、Ｅ／４［Ｖ］、０［Ｖ］の３レベルの電位となる。
【００２１】
本実施の形態に係る半導体装置１０では、４つの３レベル回路を全てフライングキャパシタ形の３レベル回路により構成するので、４つのフライングキャパシタ回路１１〜１４を構成する全てのスイッチング素子の耐圧をＥ／４［Ｖ］とすることができる。これにより、ＭＯＳＦＥＴなどのスイッチング素子を使用することができる。なお、別の例では、４つのフライングキャパシタ回路１１〜１４を構成するスイッチング素子の一部または全部を、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの他のスイッチング素子により構成してもよい。ＩＧＢＴのコレクタ・エミッタ間には、ダイオードを接続してもよい。
【００２２】
本実施の形態に係る半導体装置１０の制御方法は、マイクロコントローラ等により構成される制御回路により実現される。後述するように、本実施の形態に係る半導体装置１０の制御方法では、直列接続された２つのフライングキャパシタ回路１１及び１２の出力電圧の差がＥ／２［Ｖ］以下となるように、２つのフライングキャパシタ回路１１及び１２を制御する。また、直列接続された２つのフライングキャパシタ回路１３及び１４の出力電圧の差もＥ／２［Ｖ］以下となるように、２つのフライングキャパシタ回路１３及び１４を制御する。したがって、半導体装置１０の出力段のスイッチング素子Ｓ１〜Ｓ４として、耐圧がＥ／２［Ｖ］であるスイッチング素子を使用することができる。これにより、ＭＯＳＦＥＴなどのスイッチング素子を出力段にも使用することができる。また、耐圧がＥ／２［Ｖ］であるスイッチング素子を使用することにより、スイッチング素子の耐圧がより高い場合と比較して、スイッチング素子の切り替えの際に生じるリカバリ電流を低減させることができるので、リカバリ電流に起因する素子の損傷を抑えることができる。
【００２３】
また、後述するように、本実施の形態に係る半導体装置１０の制御方法では、制御回路は、出力段のスイッチング素子Ｓ１〜Ｓ４を、出力電圧の極性が切り替えられる時のみに動作するように制御する。そのため、スイッチング素子Ｓ１〜Ｓ４のデューティー制御の周波数は、４つのフライングキャパシタ回路１１〜１４を構成するスイッチング素子のデューティー制御の周波数よりも低くなる。したがって、それぞれのスイッチング素子Ｓ１〜Ｓ４に代えて、より耐圧の低い複数のスイッチング素子を直列に接続した構成とすることができる。本実施の形態に係る半導体装置１０では、出力段のスイッチング素子において、直列に接続された複数のスイッチング素子に入力される制御信号の立ち上がりまたは立ち下がりのタイミングのずれや、スイッチング素子の特性の差異などに起因する、複数のスイッチング素子のオンオフのタイミングの多少のずれが生じても、半導体装置１０に接続したスナバ回路などにより電圧の急上昇を抑制し、適切に保護することができるからである。なお、後述する制御方法の第２の例におけるスイッチングパターンにおいては、電圧がゼロの状態でスイッチング素子Ｓ１〜Ｓ４をスイッチングすることができるので、更にタイミングのずれが許容される。
【００２４】
図２は、半導体装置１０の、図１とは別の構成例を示す回路図である。図２に示した半導体装置１０は、図１に示した半導体装置１０の出力段のスイッチング素子Ｓ１〜Ｓ４が、それぞれ、直列接続された２つのスイッチング素子に置き換えられている。すなわち、図１のスイッチング素子Ｓ１が、２つのスイッチング素子Ｓ１ａ、Ｓ１ｂに置き換えられ、図１のスイッチング素子Ｓ２が、２つのスイッチング素子Ｓ２ａ、Ｓ２ｂに置き換えられ、図１のスイッチング素子Ｓ３が、２つのスイッチング素子Ｓ３ａ、Ｓ３ｂに置き換えられ、図１のスイッチング素子Ｓ４が、２つのスイッチング素子Ｓ４ａ、Ｓ４ｂに置き換えられている。それ以外の構成は、図１と同様である。
【００２５】
このような構成によれば、出力段のスイッチング素子の耐圧を、図１に示した半導体装置１０と比べてさらに半分にすることができるので、出力段のスイッチング素子Ｓ１ａ〜Ｓ４ｂの耐圧は全てＥ／４［Ｖ］となる。したがって、図２に示した半導体装置１０を構成する全てのスイッチング素子として、耐圧がＥ／４［Ｖ］であるスイッチング素子を使用することができる。例えば、直流電源電圧が６００［Ｖ］である場合、全てのスイッチング素子を、より安価で高性能な、耐圧が１５０［Ｖ］であるスイッチング素子により構成することができるので、安価で高性能な半導体装置１０を提供することができる。
【００２６】
以下、図２に示した半導体装置１０の回路を用いて、本発明の実施の形態に係る半導体装置１０の制御方法について説明する。図２に示した半導体装置１０を構成する全てのスイッチング素子はＭＯＳＦＥＴにより構成され、それぞれのスイッチング素子のゲート端子には、制御回路からゲート信号が供給されてオンオフが制御されるものとする。つまり、それぞれのスイッチング素子のゲート端子とソース端子との間の電圧がローレベルとハイレベルとの間で切替えられて、それぞれのスイッチング素子のオンオフが制御される。それぞれのスイッチング素子は、ノーマリオフ型のスイッチング素子でもよいし、ノーマリオン型のスイッチング素子でもよい。
【００２７】
以下では、第１出力端ＯＵＴ１に接続された電路をＵ相と称す。また、以下では、第２出力端ＯＵＴ２に接続された電路をＷ相と称す。図３Ａ〜３Ｄは、実施の形態に係る半導体装置１０の制御方法におけるスイッチングパターンの第１の例において、Ｕ相が＋でＷ相が−である極性の出力電圧を出力する時のスイッチングパターンを示す。図３Ａ〜３Ｄでは、図を見やすくするために、スイッチング素子を簡略化して図示している。図３Ａ〜７Ｄにおいて、大括弧［］で囲まれた文字及び数字は、第２入力端ＩＮ２の電圧を０［Ｖ］とする場合の、大括弧［］が付された位置における電圧を表す。
【００２８】
以下の説明では、半導体装置１０の出力電圧の極性を明示するために、電圧に＋又は−の符号を付す場合がある。第１出力端ＯＵＴ１の電位が第２出力端ＯＵＴ２の電位よりも大きい場合は半導体装置１０の出力電圧の極性は正（＋）であり、第１出力端ＯＵＴ１の電位が第２出力端ＯＵＴ２の電位よりも小さい場合は半導体装置１０の出力電圧の極性は負（−）である。ただし、電圧に＋の符号も−の符号も付していない場合は、特に断りの無い場合、＋の電圧を表す。
【００２９】
図３Ａは、＋Ｅ［Ｖ］の出力電圧を出力するためのスイッチングパターン（１）を示す。言い換えると、図３Ａは、Ｗ相の電圧を０［Ｖ］とする場合のＵ相の電圧を＋Ｅ［Ｖ］とするためのスイッチングパターン（１）を示す。スイッチングパターン（１）においては、第１のフライングキャパシタ回路１１のスイッチング素子Ｓ５ａ及びＳ５ｂをオン、Ｓ５ｃ及びＳ５ｄをオフにして、第１のフライングキャパシタ回路１１からＥ［Ｖ］の電圧を出力させるとともに、出力段のスイッチング素子Ｓ１ａ及びＳ１ｂをオン、Ｓ２ａ及びＳ２ｂをオフにして、第１のフライングキャパシタ回路１１から出力されるＥ［Ｖ］の電圧を第１出力端ＯＵＴ１から出力させる。第１のフライングキャパシタ回路１１から出力される電圧とは、言い換えると、第２入力端ＩＮ２の電圧を０［Ｖ］とする場合の第１のフライングキャパシタ回路１１のスイッチング素子Ｓ５ｂ、Ｓ５ｃ間の電路の電圧である。第１出力端ＯＵＴ１から出力される電圧とは、言い換えると、第２入力端ＩＮ２の電圧を０［Ｖ］とする場合の第１出力端ＯＵＴ１の電圧である。
【００３０】
また、スイッチングパターン（１）においては、第４のフライングキャパシタ回路１４のスイッチング素子Ｓ８ｃ及びＳ８ｄをオン、Ｓ８ａ及びＳ８ｂをオフにして、第４のフライングキャパシタ回路１４から０［Ｖ］の電圧を出力させる（つまり、第４のフライングキャパシタ回路１４から電力を出力させない）とともに、出力段のスイッチング素子Ｓ４ａ及びＳ４ｂをオン、Ｓ３ａ及びＳ３ｂをオフにして、第４のフライングキャパシタ回路１４から出力される０［Ｖ］の電圧を第２出力端ＯＵＴ２から出力させる。これにより、第１出力端ＯＵＴ１及び第２出力端ＯＵＴ２から＋Ｅ［Ｖ］の出力電圧が出力される。第４のフライングキャパシタ回路１４から出力される電圧とは、言い換えると、第２入力端ＩＮ２の電圧を０［Ｖ］とする場合の第４のフライングキャパシタ回路１４のスイッチング素子Ｓ８ｂ、Ｓ８ｃ間の電路の電圧である。第２出力端ＯＵＴ２から出力される電圧とは、言い換えると、第２入力端ＩＮ２の電圧を０［Ｖ］とする場合の第２出力端ＯＵＴ２の電圧である。
【００３１】
第２のフライングキャパシタ回路１２から出力される電圧とは、言い換えると、第２入力端ＩＮ２の電圧を０［Ｖ］とする場合の第２のフライングキャパシタ回路１２のスイッチング素子Ｓ６ｂ、Ｓ６ｃ間の電路の電圧である。第３のフライングキャパシタ回路１３から出力される電圧とは、言い換えると、第２入力端ＩＮ２の電圧を０［Ｖ］とする場合の第３のフライングキャパシタ回路１３のスイッチング素子Ｓ７ｂ、Ｓ７ｃ間の電路の電圧である。
【００３２】
スイッチングパターン（１）において、第１のフライングキャパシタ回路１１と直列接続された第２のフライングキャパシタ回路１２を、第１のフライングキャパシタ回路１１と連動して同じスイッチングパターンで制御すると、第１のフライングキャパシタ回路１１から出力される電圧と第２のフライングキャパシタ回路１２から出力される電圧との差をＥ／２［Ｖ］とすることができる。具体的には、第２のフライングキャパシタ回路１２のスイッチング素子Ｓ６ａ及びＳ６ｂをオン、Ｓ６ｃ及びＳ６ｄをオフにして、第２のフライングキャパシタ回路１２からＥ／２［Ｖ］を出力させると、第１のフライングキャパシタ回路１１から出力される電圧Ｅ［Ｖ］と第２のフライングキャパシタ回路１２から出力される電圧Ｅ／２［Ｖ］との差はＥ／２［Ｖ］となる。
【００３３】
同様に、第４のフライングキャパシタ回路１４と直列接続された第３のフライングキャパシタ回路１３を、第４のフライングキャパシタ回路１４と連動して同じスイッチングパターンで制御すると、第３のフライングキャパシタ回路１３から出力される電圧と第４のフライングキャパシタ回路１４から出力される電圧との差をＥ／２［Ｖ］とすることができる。具体的には、第３のフライングキャパシタ回路１３のスイッチング素子Ｓ７ｃ及びＳ７ｄをオン、Ｓ７ａ及びＳ７ｂをオフにして、第３のフライングキャパシタ回路１３からＥ／２［Ｖ］を出力させると、第３のフライングキャパシタ回路１３から出力される電圧Ｅ／２［Ｖ］と第４のフライングキャパシタ回路１４から出力される電圧０［Ｖ］との差はＥ／２［Ｖ］となる。
【００３４】
スイッチングパターン（１）において、４つのフライングキャパシタＦＣ１〜ＦＣ４は充電も放電もされず、電荷が維持される。
【００３５】
図３Ｂは、＋Ｅ／２［Ｖ］の出力電圧を出力するためのスイッチングパターン（２）を示す。言い換えると、図３Ｂは、Ｗ相の電圧を０［Ｖ］とする場合のＵ相の電圧を＋Ｅ／２［Ｖ］とするためのスイッチングパターン（２）を示す。スイッチングパターン（２）においては、第１のフライングキャパシタ回路１１のスイッチング素子Ｓ５ａ及びＳ５ｃをオン、Ｓ５ｂ及びＳ５ｄをオフにして、第１のフライングキャパシタ回路１１から３Ｅ／４［Ｖ］を出力させるとともに、出力段のスイッチング素子Ｓ１ａ及びＳ１ｂをオン、Ｓ２ａ及びＳ２ｂをオフにして、第１のフライングキャパシタ回路１１から出力される３Ｅ／４［Ｖ］を第１出力端ＯＵＴ１から出力させる。また、第４のフライングキャパシタ回路１４のスイッチング素子Ｓ８ｂ及びＳ８ｄをオン、Ｓ８ａ及びＳ８ｃをオフにして、第４のフライングキャパシタ回路１４からＥ／４［Ｖ］を出力させるとともに、出力段のスイッチング素子Ｓ４ａ及びＳ４ｂをオン、Ｓ３ａ及びＳ３ｂをオフにして、第４のフライングキャパシタ回路１４から出力されるＥ／４［Ｖ］を第２出力端ＯＵＴ２から出力させる。これにより、第１出力端ＯＵＴ１及び第２出力端ＯＵＴ２から＋Ｅ／２［Ｖ］の出力電圧が出力される。
【００３６】
このとき、第２のフライングキャパシタ回路１２のスイッチング素子Ｓ６ａ及びＳ６ｃをオン、Ｓ６ｂ及びＳ６ｄをオフにして、第２のフライングキャパシタ回路１２からＥ／４［Ｖ］を出力させると、第１のフライングキャパシタ回路１１から出力される電圧３Ｅ／４［Ｖ］と第２のフライングキャパシタ回路１２から出力される電圧Ｅ／４［Ｖ］との差はＥ／２［Ｖ］となる。
【００３７】
同様に、第３のフライングキャパシタ回路１３のスイッチング素子Ｓ７ｂ及びＳ７ｄをオン、Ｓ７ａ及びＳ７ｃをオフにして、第３のフライングキャパシタ回路１３から３Ｅ／４［Ｖ］を出力させると、第３のフライングキャパシタ回路１３から出力される電圧３Ｅ／４［Ｖ］と第４のフライングキャパシタ回路１４から出力される電圧Ｅ／４［Ｖ］との差はＥ／２［Ｖ］となる。
【００３８】
スイッチングパターン（２）において、フライングキャパシタＦＣ１は充電され、フライングキャパシタＦＣ４は放電され、フライングキャパシタＦＣ２及びＦＣ３は充放電されない。
【００３９】
図３Ｃは、＋Ｅ／２［Ｖ］の出力電圧を出力するためのスイッチングパターン（３）を示す。言い換えると、図３Ｃは、Ｗ相の電圧を０［Ｖ］とする場合のＵ相の電圧を＋Ｅ／２［Ｖ］とするためのスイッチングパターン（３）を示す。スイッチングパターン（３）においては、第１のフライングキャパシタ回路１１のスイッチング素子Ｓ５ｂ及びＳ５ｄをオン、Ｓ５ａ及びＳ５ｃをオフにして、第１のフライングキャパシタ回路１１から３Ｅ／４［Ｖ］を出力させるとともに、出力段のスイッチング素子Ｓ１ａ及びＳ１ｂをオン、Ｓ２ａ及びＳ２ｂをオフにして、第１のフライングキャパシタ回路１１から出力される３Ｅ／４［Ｖ］を第１出力端ＯＵＴ１から出力させる。また、第４のフライングキャパシタ回路１４のスイッチング素子Ｓ８ａ及びＳ８ｃをオン、Ｓ８ｂ及びＳ８ｄをオフにして、第４のフライングキャパシタ回路１４からＥ／４［Ｖ］を出力させるとともに、出力段のスイッチング素子Ｓ４ａ及びＳ４ｂをオン、Ｓ３ａ及びＳ３ｂをオフにして、第４のフライングキャパシタ回路１４から出力されるＥ／４［Ｖ］を第２出力端ＯＵＴ２から出力させる。これにより、第１出力端ＯＵＴ１及び第２出力端ＯＵＴ２から＋Ｅ／２［Ｖ］の出力電圧が出力される。
【００４０】
このとき、第２のフライングキャパシタ回路１２のスイッチング素子Ｓ６ｂ及びＳ６ｄをオン、Ｓ６ａ及びＳ６ｃをオフにして、第２のフライングキャパシタ回路１２からＥ／４［Ｖ］を出力させると、第１のフライングキャパシタ回路１１から出力される電圧３Ｅ／４［Ｖ］と第２のフライングキャパシタ回路１２から出力される電圧Ｅ／４［Ｖ］との差はＥ／２［Ｖ］となる。
【００４１】
同様に、第３のフライングキャパシタ回路１３のスイッチング素子Ｓ７ａ及びＳ７ｃをオン、Ｓ７ｂ及びＳ７ｄをオフにして、第３のフライングキャパシタ回路１３から３Ｅ／４［Ｖ］を出力させると、第３のフライングキャパシタ回路１３から出力される電圧３Ｅ／４［Ｖ］と第４のフライングキャパシタ回路１４から出力される電圧Ｅ／４［Ｖ］との差はＥ／２［Ｖ］となる。
【００４２】
スイッチングパターン（３）において、フライングキャパシタＦＣ１は放電され、フライングキャパシタＦＣ４は充電され、フライングキャパシタＦＣ２及びＦＣ３は充放電されない。
【００４３】
図３Ｄは、＋Ｅ／２［Ｖ］の出力電圧を出力するためのスイッチングパターン（４）を示す。言い換えると、図３Ｄは、Ｗ相の電圧を０［Ｖ］とする場合のＵ相の電圧を＋Ｅ／２［Ｖ］とするためのスイッチングパターン（４）を示す。スイッチングパターン（４）においては、第１のフライングキャパシタ回路１１のスイッチング素子Ｓ５ｃ及びＳ５ｄをオン、Ｓ５ａ及びＳ５ｂをオフにして、第１のフライングキャパシタ回路１１からＥ／２［Ｖ］を出力させるとともに、出力段のスイッチング素子Ｓ１ａ及びＳ１ｂをオン、Ｓ２ａ及びＳ２ｂをオフにして、第１のフライングキャパシタ回路１１から出力されるＥ／２［Ｖ］を第１出力端ＯＵＴ１から出力させる。また、第４のフライングキャパシタ回路１４のスイッチング素子Ｓ８ａ及びＳ８ｂをオン、Ｓ８ｃ及びＳ８ｄをオフにして、第４のフライングキャパシタ回路１４からＥ／２［Ｖ］を出力させるとともに、出力段のスイッチング素子Ｓ４ａ及びＳ４ｂをオン、Ｓ３ａ及びＳ３ｂをオフにして、第４のフライングキャパシタ回路１４から出力されるＥ／２［Ｖ］を第２出力端ＯＵＴ２から出力させる。これにより、第１出力端ＯＵＴ１及び第２出力端ＯＵＴ２から０［Ｖ］の出力電圧が出力される（つまり、第１出力端ＯＵＴ１及び第２出力端ＯＵＴ２から電力が出力されない）。
【００４４】
このとき、第２のフライングキャパシタ回路１２のスイッチング素子Ｓ６ｃ及びＳ６ｄをオン、Ｓ６ａ及びＳ６ｂをオフにして、第２のフライングキャパシタ回路１２から０［Ｖ］を出力させると、第１のフライングキャパシタ回路１１から出力される電圧Ｅ／２［Ｖ］と第２のフライングキャパシタ回路１２から出力される電圧０［Ｖ］との差はＥ／２［Ｖ］となる。
【００４５】
同様に、第３のフライングキャパシタ回路１３のスイッチング素子Ｓ７ａ及びＳ７ｂをオン、Ｓ７ｃ及びＳ７ｄをオフにして、第３のフライングキャパシタ回路１３からＥ［Ｖ］を出力させると、第３のフライングキャパシタ回路１３から出力される電圧Ｅ［Ｖ］と第４のフライングキャパシタ回路１４から出力される電圧Ｅ／２［Ｖ］との差はＥ／２［Ｖ］となる。
【００４６】
スイッチングパターン（４）において、４つのフライングキャパシタＦＣ１〜ＦＣ４は充電も放電もされず、電荷が維持される。
【００４７】
図４Ａ〜図４Ｄは、実施の形態に係る半導体装置１０の制御方法におけるスイッチングパターンの第１の例において、Ｕ相が−でＷ相が＋である極性の出力電圧を出力する時のスイッチングパターンを示す。図４Ａ〜図４Ｄでも、図を見やすくするために、スイッチング素子を簡略化して図示している。
【００４８】
図４Ａは、−Ｅ［Ｖ］の出力電圧を出力するためのスイッチングパターン（１）を示す。スイッチングパターン（１）においては、第２のフライングキャパシタ回路１２のスイッチング素子Ｓ６ｃ及びＳ６ｄをオン、Ｓ６ａ及びＳ６ｂをオフにして、第２のフライングキャパシタ回路１２から０［Ｖ］を出力させるとともに、出力段のスイッチング素子Ｓ２ａ及びＳ２ｂをオン、Ｓ１ａ及びＳ１ｂをオフにして、第２のフライングキャパシタ回路１２から出力される０［Ｖ］を第１出力端ＯＵＴ１から出力させる。また、第３のフライングキャパシタ回路１３のスイッチング素子Ｓ７ａ及びＳ７ｂをオン、Ｓ７ｃ及びＳ７ｄをオフにして、第３のフライングキャパシタ回路１３からＥ［Ｖ］を出力させるとともに、出力段のスイッチング素子Ｓ３ａ及びＳ３ｂをオン、Ｓ４ａ及びＳ４ｂをオフにして、第３のフライングキャパシタ回路１３から出力されるＥ［Ｖ］を第２出力端ＯＵＴ２から出力させる。これにより、第１出力端ＯＵＴ１及び第２出力端ＯＵＴ２から−Ｅ［Ｖ］の出力電圧が出力される。
【００４９】
このとき、第１のフライングキャパシタ回路１１のスイッチング素子Ｓ５ｃ及びＳ５ｄをオン、Ｓ５ａ及びＳ５ｂをオフにして、第１のフライングキャパシタ回路１１からＥ／２［Ｖ］を出力させると、第１のフライングキャパシタ回路１１から出力される電圧Ｅ／２［Ｖ］と第２のフライングキャパシタ回路１２から出力される電圧０［Ｖ］との差はＥ／２［Ｖ］となる。
【００５０】
同様に、第４のフライングキャパシタ回路１４のスイッチング素子Ｓ８ａ及びＳ８ｂをオン、Ｓ８ｃ及びＳ８ｄをオフにして、第４のフライングキャパシタ回路１４からＥ／２［Ｖ］を出力させると、第３のフライングキャパシタ回路１３から出力される電圧Ｅ［Ｖ］と第４のフライングキャパシタ回路１４から出力される電圧Ｅ／２［Ｖ］との差はＥ／２［Ｖ］となる。
【００５１】
スイッチングパターン（１）において、４つのフライングキャパシタＦＣ１〜ＦＣ４は充電も放電もされず、電荷が維持される。
【００５２】
図４Ｂは、−Ｅ／２［Ｖ］の出力電圧を出力するためのスイッチングパターン（２）を示す。スイッチングパターン（２）においては、第２のフライングキャパシタ回路１２のスイッチング素子Ｓ６ｂ及びＳ６ｄをオン、Ｓ６ａ及びＳ６ｃをオフにして、第２のフライングキャパシタ回路１２からＥ／４［Ｖ］を出力させるとともに、出力段のスイッチング素子Ｓ２ａ及びＳ２ｂをオン、Ｓ１ａ及びＳ１ｂをオフにして、第２のフライングキャパシタ回路１２から出力されるＥ／４［Ｖ］を第１出力端ＯＵＴ１から出力させる。また、第３のフライングキャパシタ回路１３のスイッチング素子Ｓ７ａ及びＳ７ｃをオン、Ｓ７ｂ及びＳ７ｄをオフにして、第３のフライングキャパシタ回路１３から３Ｅ／４［Ｖ］を出力させるとともに、出力段のスイッチング素子Ｓ３ａ及びＳ３ｂをオン、Ｓ４ａ及びＳ４ｂをオフにして、第３のフライングキャパシタ回路１３から出力される３Ｅ／４［Ｖ］を第２出力端ＯＵＴ２から出力させる。これにより、第１出力端ＯＵＴ１及び第２出力端ＯＵＴ２から−Ｅ／２［Ｖ］の出力電圧が出力される。
【００５３】
このとき、第１のフライングキャパシタ回路１１のスイッチング素子Ｓ５ｂ及びＳ５ｄをオン、Ｓ５ａ及びＳ５ｃをオフにして、第１のフライングキャパシタ回路１１から３Ｅ／４［Ｖ］を出力させると、第１のフライングキャパシタ回路１１から出力される電圧３Ｅ／４［Ｖ］と第２のフライングキャパシタ回路１２から出力される電圧Ｅ／４［Ｖ］との差はＥ／２［Ｖ］となる。
【００５４】
同様に、第４のフライングキャパシタ回路１４のスイッチング素子Ｓ８ａ及びＳ８ｃをオン、Ｓ８ｂ及びＳ８ｄをオフにして、第４のフライングキャパシタ回路１４からＥ／４［Ｖ］を出力させると、第３のフライングキャパシタ回路１３から出力される電圧３Ｅ／４［Ｖ］と第４のフライングキャパシタ回路１４から出力される電圧Ｅ／４［Ｖ］との差はＥ／２［Ｖ］となる。
【００５５】
スイッチングパターン（２）において、フライングキャパシタＦＣ２は放電され、フライングキャパシタＦＣ３は充電され、フライングキャパシタＦＣ１及びＦＣ４は充放電されない。
【００５６】
図４Ｃは、−Ｅ／２［Ｖ］の出力電圧を出力するためのスイッチングパターン（３）を示す。スイッチングパターン（３）においては、第２のフライングキャパシタ回路１２のスイッチング素子Ｓ６ａ及びＳ６ｃをオン、Ｓ６ｂ及びＳ６ｄをオフにして、第２のフライングキャパシタ回路１２からＥ／４［Ｖ］を出力させるとともに、出力段のスイッチング素子Ｓ２ａ及びＳ２ｂをオン、Ｓ１ａ及びＳ１ｂをオフにして、第２のフライングキャパシタ回路１２から出力されるＥ／４［Ｖ］を第１出力端ＯＵＴ１から出力させる。また、第３のフライングキャパシタ回路１３のスイッチング素子Ｓ７ｂ及びＳ７ｄをオン、Ｓ７ａ及びＳ７ｃをオフにして、第３のフライングキャパシタ回路１３から３Ｅ／４［Ｖ］を出力させるとともに、出力段のスイッチング素子Ｓ３ａ及びＳ３ｂをオン、Ｓ４ａ及びＳ４ｂをオフにして、第３のフライングキャパシタ回路１３から出力される３Ｅ／４［Ｖ］を第２出力端ＯＵＴ２から出力させる。これにより、第１出力端ＯＵＴ１及び第２出力端ＯＵＴ２から−Ｅ／２［Ｖ］の出力電圧が出力される。
【００５７】
このとき、第１のフライングキャパシタ回路１１のスイッチング素子Ｓ５ａ及びＳ５ｃをオン、Ｓ５ｂ及びＳ５ｄをオフにして、第１のフライングキャパシタ回路１１から３Ｅ／４［Ｖ］を出力させると、第１のフライングキャパシタ回路１１から出力される電圧３Ｅ／４［Ｖ］と第２のフライングキャパシタ回路１２から出力される電圧Ｅ／４［Ｖ］との差はＥ／２［Ｖ］となる。
【００５８】
同様に、第４のフライングキャパシタ回路１４のスイッチング素子Ｓ８ｂ及びＳ８ｄをオン、Ｓ８ａ及びＳ８ｃをオフにして、第４のフライングキャパシタ回路１４からＥ／４［Ｖ］を出力させると、第３のフライングキャパシタ回路１３から出力される電圧３Ｅ／４［Ｖ］と第４のフライングキャパシタ回路１４から出力される電圧Ｅ／４［Ｖ］との差はＥ／２［Ｖ］となる。
【００５９】
スイッチングパターン（３）において、フライングキャパシタＦＣ２は充電され、フライングキャパシタＦＣ３は放電され、フライングキャパシタＦＣ１及びＦＣ４は充放電されない。
【００６０】
図４Ｄは、０［Ｖ］の出力電圧を出力する（つまり、半導体装置１０が電力を出力しない）ためのスイッチングパターン（４）を示す。スイッチングパターン（４）においては、第２のフライングキャパシタ回路１２のスイッチング素子Ｓ６ａ及びＳ６ｂをオン、Ｓ６ｃ及びＳ６ｄをオフにして、第２のフライングキャパシタ回路１２からＥ／２［Ｖ］を出力させるとともに、出力段のスイッチング素子Ｓ２ａ及びＳ２ｂをオン、Ｓ１ａ及びＳ１ｂをオフにして、第２のフライングキャパシタ回路１２から出力されるＥ／２［Ｖ］を第１出力端ＯＵＴ１から出力させる。また、第３のフライングキャパシタ回路１３のスイッチング素子Ｓ７ｃ及びＳ７ｄをオン、Ｓ７ａ及びＳ７ｂをオフにして、第３のフライングキャパシタ回路１３からＥ／２［Ｖ］を出力させるとともに、出力段のスイッチング素子Ｓ３ａ及びＳ３ｂをオン、Ｓ４ａ及びＳ４ｂをオフにして、第３のフライングキャパシタ回路１３から出力されるＥ／２［Ｖ］を第２出力端ＯＵＴ２から出力させる。これにより、第１出力端ＯＵＴ１及び第２出力端ＯＵＴ２から０［Ｖ］の出力電圧が出力される（つまり、第１出力端ＯＵＴ１及び第２出力端ＯＵＴ２から電力が出力されない）。
【００６１】
このとき、第１のフライングキャパシタ回路１１のスイッチング素子Ｓ５ａ及びＳ５ｂをオン、Ｓ５ｃ及びＳ５ｄをオフにして、第１のフライングキャパシタ回路１１からＥ［Ｖ］を出力させると、第１のフライングキャパシタ回路１１から出力される電圧Ｅ［Ｖ］と第２のフライングキャパシタ回路１２から出力される電圧Ｅ／２［Ｖ］との差はＥ／２［Ｖ］となる。
【００６２】
同様に、第４のフライングキャパシタ回路１４のスイッチング素子Ｓ８ｃ及びＳ８ｄをオン、Ｓ８ａ及びＳ８ｂをオフにして、第４のフライングキャパシタ回路１４から０［Ｖ］を出力させると、第３のフライングキャパシタ回路１３から出力される電圧Ｅ／２［Ｖ］と第４のフライングキャパシタ回路１４から出力される電圧０［Ｖ］との差はＥ／２［Ｖ］となる。
【００６３】
スイッチングパターン（４）において、４つのフライングキャパシタＦＣ１〜ＦＣ４は充電も放電もされず、電荷が維持される。
【００６４】
以上のように、本実施の形態に係る半導体装置１０は、−Ｅ、−Ｅ／２、０、＋Ｅ／２、＋Ｅの５段階の電圧を出力することができるが、図３Ａ〜図４Ｄに示した第１の例における全てのスイッチングパターンにおいて、第１のフライングキャパシタ回路１１の出力電圧と第２のフライングキャパシタ回路１２の出力電圧との差はＥ／２［Ｖ］以下であり、第３のフライングキャパシタ回路１３の出力電圧と第４のフライングキャパシタ回路１４の出力電圧との差もＥ／２［Ｖ］以下である。また、交流電力の半波を生成するために、Ｕ相が＋でＷ相が−である極性の出力電圧を出力する間は、図３Ａ〜３Ｄに示すように、出力段のスイッチング素子Ｓ１ａ、Ｓ１ｂ、Ｓ４ａ、Ｓ４ｂはオンで、Ｓ２ａ、Ｓ２ｂ、Ｓ３ａ、Ｓ３ｂはオフである。また、交流電力の逆極性の半波を生成するために、Ｕ相が−でＷ相が＋である極性の出力電圧を出力する間は、図４Ａ〜４Ｄに示すように、出力段のスイッチング素子Ｓ２ａ、Ｓ２ｂ、Ｓ３ａ、Ｓ３ｂはオンで、Ｓ１ａ、Ｓ１ｂ、Ｓ４ａ、Ｓ４ｂはオフである。このように、出力段のスイッチング素子は、半導体装置１０の出力電圧の極性が切り替わる時のみにオンオフが切り替えられる。
【００６５】
図５Ａ〜５Ｄは、実施の形態に係る半導体装置１０の制御方法におけるスイッチングパターンの第２の例において、Ｕ相が＋でＷ相が−である極性の出力電圧を出力する時のスイッチングパターンを示す。図５Ａ〜５Ｄに示すスイッチングパターン（１）〜（４）において、第１のフライングキャパシタ回路１１及び第４のフライングキャパシタ回路１４を構成するスイッチング素子と、出力段のスイッチング素子とのスイッチングパターンは、図３Ａ〜３Ｄに示した第１の例におけるスイッチングパターン（１）〜（４）とそれぞれ同じである。したがって、第１のフライングキャパシタ回路１１及び第４のフライングキャパシタ回路１４から出力される電圧と、フライングキャパシタＦＣ１及びＦＣ４の充放電の状態とは、図３Ａ〜３Ｄに示した第１の例におけるスイッチングパターン（１）〜（４）の場合とそれぞれ同じである。
【００６６】
図５Ａ〜５Ｄに示すスイッチングパターン（１）〜（４）において、第２のフライングキャパシタ回路１２及び第３のフライングキャパシタ回路１３を構成するスイッチング素子のスイッチングパターンは全て同じであり、スイッチング素子Ｓ６ａ、Ｓ６ｂ、Ｓ７ｃ、及びＳ７ｄはずっとオンのままであり、スイッチング素子Ｓ６ｃ、Ｓ６ｄ、Ｓ７ａ、及びＳ７ｂはずっとオフのままである。したがって、第２のフライングキャパシタ回路１２の出力電圧も、第３のフライングキャパシタ回路１３の出力電圧も、ずっとＥ／２［Ｖ］のままである。
【００６７】
そうすると、第１のフライングキャパシタ回路１１の出力電圧と第２のフライングキャパシタ回路１２の出力電圧との差は、スイッチングパターン（１）ではＥ／２［Ｖ］、スイッチングパターン（２）及び（３）ではＥ／４［Ｖ］、スイッチングパターン（４）では０［Ｖ］となる。また、第３のフライングキャパシタ回路１３の出力電圧と第４のフライングキャパシタ回路１４の出力電圧との差も、スイッチングパターン（１）ではＥ／２［Ｖ］、スイッチングパターン（２）及び（３）ではＥ／４［Ｖ］、スイッチングパターン（４）では０［Ｖ］となる。したがって、第２の例においても、第１のフライングキャパシタ回路１１の出力電圧と第２のフライングキャパシタ回路１２の出力電圧との差、及び、第３のフライングキャパシタ回路１３の出力電圧と第４のフライングキャパシタ回路１４の出力電圧との差がＥ／２［Ｖ］以下となるように制御することができる。
【００６８】
図６Ａ〜６Ｄは、実施の形態に係る半導体装置１０の制御方法におけるスイッチングパターンの第２の例において、Ｕ相が−でＷ相が＋である極性の出力電圧を出力する時のスイッチングパターンを示す。図６Ａ〜６Ｄに示すスイッチングパターン（１）〜（４）において、第２のフライングキャパシタ回路１２及び第３のフライングキャパシタ回路１３を構成するスイッチング素子と、出力段のスイッチング素子のスイッチングパターンは、図４Ａ〜４Ｄに示した第１の例におけるスイッチングパターン（１）〜（４）とそれぞれ同じである。したがって、第２のフライングキャパシタ回路１２及び第３のフライングキャパシタ回路１３から出力される電圧と、フライングキャパシタＦＣ２及びＦＣ３の充放電の状態も、図４Ａ〜４Ｄに示した第１の例におけるスイッチングパターン（１）〜（４）の場合とそれぞれ同じである。
【００６９】
図６Ａ〜６Ｄに示すスイッチングパターン（１）〜（４）において、第１のフライングキャパシタ回路１１及び第４のフライングキャパシタ回路１４を構成するスイッチング素子のスイッチングパターンは全て同じであり、スイッチング素子Ｓ５ｃ、Ｓ５ｄ、Ｓ８ａ、及びＳ８ｂはずっとオンのままであり、スイッチング素子Ｓ５ａ、Ｓ５ｂ、Ｓ８ｃ、及びＳ８ｄはずっとオフのままである。したがって、第１のフライングキャパシタ回路１１の出力電圧も、第４のフライングキャパシタ回路１４の出力電圧も、ずっとＥ／２［Ｖ］のままである。
【００７０】
そうすると、第１のフライングキャパシタ回路１１の出力電圧と第２のフライングキャパシタ回路１２の出力電圧との差は、スイッチングパターン（１）ではＥ／２［Ｖ］、スイッチングパターン（２）及び（３）ではＥ／４［Ｖ］、スイッチングパターン（４）では０［Ｖ］となる。また、第３のフライングキャパシタ回路１３の出力電圧と第４のフライングキャパシタ回路１４の出力電圧との差も、スイッチングパターン（１）ではＥ／２［Ｖ］、スイッチングパターン（２）及び（３）ではＥ／４［Ｖ］、スイッチングパターン（４）では０［Ｖ］となる。したがって、第２の例においても、第１のフライングキャパシタ回路１１の出力電圧と第２のフライングキャパシタ回路１２の出力電圧との差、及び、第３のフライングキャパシタ回路１３の出力電圧と第４のフライングキャパシタ回路１４の出力電圧との差がＥ／２［Ｖ］以下となるように制御することができる。
【００７１】
第２の例においては、出力電圧の極性が切り替わる時、すなわち、スイッチングパターン（４）の時には、第１のフライングキャパシタ回路１１の出力電圧と第２のフライングキャパシタ回路１２の出力電圧との差も、第３のフライングキャパシタ回路１３の出力電圧と第４のフライングキャパシタ回路１４の出力電圧との差も、０［Ｖ］となる。したがって、出力段のスイッチング素子を、ゼロ電圧スイッチング（ＺＶＳ）で制御することができるので、スイッチングの際に生じる損失や負荷などを低減させることができる。
【００７２】
半導体装置１０のスイッチングパターンは、一定のスイッチング周期の間に、例えば、スイッチングパターン（１）〜（４）の間で切り替えられる。本実施の形態に係る半導体装置１０の制御方法においては、図３Ｂ及び図３Ｃ、図５Ｂ及び図５Ｃに示すように、同じ電圧＋Ｅ／２［Ｖ］を異なるスイッチングパターン（２）及び（３）により出力することができるが、スイッチングパターン（２）ではフライングキャパシタＦＣ１が充電される一方でフライングキャパシタＦＣ４が放電される。スイッチングパターン（３）ではフライングキャパシタＦＣ１が放電される一方でフライングキャパシタＦＣ４が充電される。したがって、＋Ｅ／２［Ｖ］の出力電圧を出力する場合に、スイッチング周期のうちスイッチングパターン（２）を実行する時間長の割合と、スイッチング周期のうちスイッチングパターン（３）を実行する時間長の割合とを制御することにより、フライングキャパシタＦＣ１及びＦＣ４の電圧を一定に保つことができる。同様に、図４Ｂ及び図４Ｃ、図６Ｂ及び図６Ｃに示すように、同じ電圧−Ｅ／２［Ｖ］を異なるスイッチングパターン（２）及び（３）により出力することができるが、スイッチングパターン（２）ではフライングキャパシタＦＣ２が放電される一方でフライングキャパシタＦＣ３が充電される。スイッチングパターン（３）ではフライングキャパシタＦＣ２が充電される一方でフライングキャパシタＦＣ３が放電される。したがって、−Ｅ／２［Ｖ］の出力電圧を出力する場合に、スイッチング周期のうちスイッチングパターン（２）を実行する時間長の割合と、スイッチング周期のうちスイッチングパターン（３）を実行する時間長の割合とを制御することにより、フライングキャパシタＦＣ２及びＦＣ３の電圧を一定に保つことができる。これにより、半導体装置１０の出力電圧をより精確かつ効率的に制御することができる。
【００７３】
なお、図３Ｂ、図３Ｃ、図４Ｂ、図４Ｃ、図５Ｂ、図５Ｃ、図６Ｂ、及び図６Ｃに示したスイッチングパターンでは２つのフライングキャパシタの一方を充電しつつ他方を放電するが、以下に説明するように、双方が充電され、または放電されるように制御することも可能である。
【００７４】
図７Ｂ、７Ｄは、図３Ｂに示したスイッチングパターン（２）及び図３Ｃに示したスイッチングパターン（３）の別の例を示す。図７Ａに示すスイッチングパターンは、図３Ｂに示したスイッチングパターン（２）と同じであり、図７Ｃに示すスイッチングパターンは、図３Ｃに示したスイッチングパターン（３）と同じであるが、比較のために再度示している。図７Ｂに示すスイッチングパターン（５）では、Ｕ相側の２つのフライングキャパシタ回路１１及び１２を構成するスイッチング素子のスイッチングパターンは、スイッチングパターン（２）と同じであるが、Ｗ相側の２つのフライングキャパシタ回路１３及び１４を構成するスイッチング素子のスイッチングパターンは、スイッチングパターン（３）と同じであるので、フライングキャパシタＦＣ１及びフライングキャパシタＦＣ４は充電される。図７Ｄに示すスイッチングパターン（６）では、Ｕ相側の２つのフライングキャパシタ回路１１及び１２を構成するスイッチング素子のスイッチングパターンは、スイッチングパターン（３）と同じであるが、Ｗ相側の２つのフライングキャパシタ回路１３及び１４を構成するスイッチング素子のスイッチングパターンは、スイッチングパターン（２）と同じであるので、フライングキャパシタＦＣ１及びフライングキャパシタＦＣ４は放電される。図４Ｂ、図５Ｂ、及び図６Ｂに示したスイッチングパターン（２）及び図４Ｃ、図５Ｃ、及び図６Ｃに示したスイッチングパターン（３）についても同様に、スイッチングパターン（２）、（３）を組み合わせることにより、２つのフライングキャパシタの双方が充電され、または放電されるように制御することが可能である。
【００７５】
本実施の形態に係る半導体装置１０の制御方法におけるスイッチングパターンの第１の例において、スイッチングパターン（２）と（３）のみを用い、スイッチングパターン（５）及び（６）を用いない場合には、図３Ａ〜３Ｄ及び図４Ａ〜４Ｄに示した全てのスイッチングパターンにおいて、直列接続された２つのフライングキャパシタ回路を構成するスイッチング素子のスイッチングパターンは互いに連動しており、並列に接続された対向するアームの直列接続された２つのフライングキャパシタ回路を構成するスイッチング素子のスイッチングパターンは反転となっている。すなわち、第１のフライングキャパシタ回路１１と第２のフライングキャパシタ回路１２とは連動制御され、第３のフライングキャパシタ回路１３と第４のフライングキャパシタ回路１４も連動制御され、第１のフライングキャパシタ回路１１及び第２のフライングキャパシタ回路１２と第３のフライングキャパシタ回路１３及び第４のフライングキャパシタ回路１４とは反転制御される（スイッチングパターンが反転となっている）。また、出力段のスイッチング素子Ｓ１ａ及びＳ１ｂとＳ４ａ及びＳ４ｂとは連動制御され、スイッチング素子Ｓ２ａ及びＳ２ｂとＳ３ａ及びＳ３ｂも連動制御され、スイッチング素子Ｓ１ａ、Ｓ１ｂ、Ｓ４ａ、及びＳ４ｂと、スイッチング素子Ｓ２ａ、Ｓ２ｂ、Ｓ３ａ、及びＳ３ｂとは反転制御される（スイッチングパターンが反転となっている）。したがって、制御回路から半導体装置１０を構成する各スイッチング素子のゲート端子にゲート信号を供給するための制御線は、フライングキャパシタ回路１１〜１４を構成するスイッチング素子を制御するための４本と、出力段のスイッチング素子により出力電圧の極性を制御するための２本の、計６本でよい。第３のフライングキャパシタ回路１３及び第４のフライングキャパシタ回路１４を構成するスイッチング素子には、第１のフライングキャパシタ回路１１及び第２のフライングキャパシタ回路１２を構成するスイッチング素子に供給される制御信号の反転信号が供給される。このように、本実施の形態に係る半導体装置１０によれば、制御線の本数を６本に抑えることができるので、安価で小型な半導体装置１０を提供することができる。また、制御を簡略化することができるので、誤動作や故障の発生を低減させることができる。
【００７６】
本実施の形態に係る半導体装置１０の制御方法におけるスイッチングパターンの第１の例において、スイッチングパターン（２）及び（３）だけでなく、スイッチングパターン（５）及び（６）も併用する場合には、フライングキャパシタＦＣ１とフライングキャパシタＦＣ４、または、フライングキャパシタＦＣ２とフライングキャパシタＦＣ３の電圧にずれが生じた場合であっても、それぞれのフライングキャパシタを独立して充放電することができるので、よりきめ細かくフライングキャパシタの電圧を調整し、一定に保つことができる。この場合も、第１のフライングキャパシタ回路１１と第２のフライングキャパシタ回路１２とは連動制御され、第３のフライングキャパシタ回路１３と第４のフライングキャパシタ回路１４とは連動制御されるので、制御回路から半導体装置１０を構成する各スイッチング素子のゲート端子にゲート信号を供給するための制御線は、フライングキャパシタ回路１１及び１２を構成するスイッチング素子を制御するための４本と、フライングキャパシタ回路１３及び１４を構成するスイッチング素子を制御するための４本と、出力段のスイッチング素子により出力電圧の極性を制御するための２本の、計１０本でよい。
【００７７】
上記で説明したスイッチングパターンは、全て直流側から交流側に電力を送る場合のスイッチングパターンであるが、前述したように、本実施の形態に係る半導体装置１０は、交流側から直流側に電力を送ることも可能である。この場合、電流の向きが逆になるので、フライングキャパシタの充電と放電とは反対になる。
【００７８】
以下、本実施の形態に係る半導体装置の制御方法において、フライングキャパシタの電圧を一定に保つための技術について説明する。
【００７９】
図８は、実施の形態に係る半導体装置１０の制御方法の第１の例を示す。第１の例では、２つの搬送波を用いてスイッチング素子のデューティー比を制御する。最上段に示すように、制御回路において、三角波である第１の搬送波（実線）と、デューティー制御のための参照信号（太線の矩形波）との比較により、ゲート信号Ｇｕ２及びＧｕ３が生成され、第１の搬送波の位相を反転させた第２の搬送波（破線）と、デューティー制御のための参照信号との比較により、ゲート信号Ｇｕ１及びＧｕ４が生成される。生成されるゲート信号Ｇｕ１〜Ｇｕ４を第２〜５段に示す。デューティー制御のための参照信号は、半導体装置１０が出力すべき電圧に応じて調整される。
【００８０】
生成されたゲート信号Ｇｕ１〜Ｇｕ４は、制御線を介してそれぞれのスイッチング素子へ供給される。第１の例では、スイッチングパターン（５）及び（６）は用いず、スイッチングパターン（２）及び（３）が用いられる。したがって、スイッチング素子Ｓ５ａ及びＳ６ａにゲート信号Ｇｕ１が供給され、スイッチング素子Ｓ７ａ及びＳ８ａにゲート信号Ｇｕ１の反転信号が供給され、スイッチング素子Ｓ５ｂ及びＳ６ｂにゲート信号Ｇｕ２が供給され、スイッチング素子Ｓ７ｂ及びＳ８ｂにゲート信号Ｇｕ２の反転信号が供給され、スイッチング素子Ｓ５ｃ及びＳ６ｃにゲート信号Ｇｕ３が供給され、スイッチング素子Ｓ７ｃ及びＳ８ｃにゲート信号Ｇｕ３の反転信号が供給され、Ｓ５ｄ及びＳ６ｄにゲート信号Ｇｕ４が供給され、Ｓ７ｄ及びＳ８ｄにゲート信号Ｇｕ４の反転信号が供給される。ゲート信号Ｇｕ１〜Ｇｕ４により実現されるスイッチングパターンを第６段に示し、フライングキャパシタＦＣ１の充放電の状態を第７段に示す。
【００８１】
第１の例では、位相が反転された２つの搬送波を用いてゲート信号を生成し、生成されたゲート信号によりスイッチング素子のデューティー比を制御するので、第７段に示すように、各スイッチング周期において、スイッチングパターン（２）においてフライングキャパシタＦＣ１（ＦＣ３）が充電される期間と、スイッチングパターン（３）においてフライングキャパシタＦＣ１（ＦＣ３）が放電される期間とを常に等しくすることができる。また、各スイッチング周期において、スイッチングパターン（２）においてフライングキャパシタＦＣ４（ＦＣ２）が放電される期間と、スイッチングパターン（３）においてフライングキャパシタＦＣ４（ＦＣ２）が充電される期間とを常に等しくすることができる。これにより、簡易な構成及び制御により、フライングキャパシタの充放電の期間を均衡させることができ、フライングキャパシタの電圧を一定に保つことができる。
【００８２】
図９は、実施の形態に係る半導体装置１０の制御方法の第２の例を示す。第２の例でも、第１の例と同様に、２つの搬送波を用いてスイッチング素子のデューティー比を制御するが、第２の例では、フライングキャパシタの電圧に応じて搬送波のレベルを調整することにより、デューティー比を調整可能とする。第１の例のように、フライングキャパシタの充電期間と放電期間が常に等しくなるようにデューティー制御していても、フライングキャパシタ自体やスイッチング素子等の素子の特性のばらつきや負荷の状況などに起因して、フライングキャパシタの電圧にばらつきが生じ、所定の電圧からずれることがある。第２の例によれば、フライングキャパシタの電圧が所定の値、例えばＥ／４［Ｖ］からずれたとしても、フライングキャパシタの充電期間と放電期間を調整可能とすることにより、フライングキャパシタの電圧を所定の電圧に保つことができる。
【００８３】
最上段に示すように、第１スイッチング周期においては、位相が反転された２つの搬送波が同じレベルになっているが、第２スイッチング周期においては、実線で示す第１の搬送波のレベルが第１スイッチング周期における第１の搬送波のレベルよりも低くなるように調整されている。これにより、第２スイッチング周期では、第１の搬送波により生成されるゲート信号Ｇｕ２がハイレベルになる期間が第１スイッチング周期よりも長くなり、第１の搬送波により生成されるゲート信号Ｇｕ３がローレベルになる期間が第１スイッチング周期よりも長くなるので、スイッチングパターン（３）とされる期間がスイッチングパターン（２）とされる期間よりも長くなる。したがって、フライングキャパシタＦＣ４（ＦＣ２）が充電される期間が放電される期間よりも長くなるので、結果としてフライングキャパシタＦＣ４（ＦＣ２）は充電され、電圧が上昇する。
【００８４】
実施の形態に係る半導体装置１０の制御方法の第２の例においても、第１の例と同様に、スイッチングパターン（５）及び（６）を用いず、スイッチングパターン（２）及び（３）を用いて、６本の制御線によりスイッチング素子を制御してもよい。スイッチングパターン（５）及び（６）だけを用いるよりも、スイッチングパターン（２）及び（３）も併用する方が、Ｕ相側のフライングキャパシタとＷ相側のフライングキャパシタの電圧とを独立して調整することができるので、フライングキャパシタの電圧のばらつきをより細かく平滑化し、所定の電圧に保つことができる。スイッチングパターン（５）及び（６）に制御するときには、ゲート信号Ｇｕ１〜Ｇｕ４を反転させずに、Ｗ相側の第３のフライングキャパシタ回路１３及び第４のフライングキャパシタ回路１４を構成するスイッチング素子に供給する。
【００８５】
この場合、半導体装置１０には、第１のフライングキャパシタ回路１１を構成するフライングキャパシタＦＣ１または第２のフライングキャパシタ回路１２を構成するフライングキャパシタＦＣ２の電圧を所定の電圧と比較する第１の比較回路と、第３のフライングキャパシタ回路１３を構成するフライングキャパシタＦＣ３または第４のフライングキャパシタ回路１４を構成するフライングキャパシタＦＣ４の電圧を所定の電圧と比較する第２の比較回路とがさらに設けられる。
【００８６】
フライングキャパシタＦＣ１またはＦＣ２の電圧がＥ／４［Ｖ］よりも低い場合は、次回以降のスイッチング周期において、フライングキャパシタＦＣ１またはＦＣ２の充電期間が放電期間よりも長くなるように搬送波のレベルを調整し、レベルが調整された搬送波により生成されたゲート信号を第１のフライングキャパシタ回路１１及び第２のフライングキャパシタ回路１２を構成するスイッチング素子に供給する。つまり、第１の比較回路における比較結果に基づいて、フライングキャパシタＦＣ１またはＦＣ２の電圧がＥ／４［Ｖ］よりも低いと制御回路が判定すると、その後のスイッチング周期において、制御回路は、フライングキャパシタＦＣ１またはＦＣ２の充電期間が放電期間よりも長くなるように搬送波のレベルを調整する。フライングキャパシタＦＣ１またはＦＣ２の電圧がＥ／４［Ｖ］よりも高い場合は、次回以降のスイッチング周期において、フライングキャパシタＦＣ１またはＦＣ２の充電期間が放電期間よりも短くなるように搬送波のレベルを調整し、レベルが調整された搬送波により生成されたゲート信号を第１のフライングキャパシタ回路１１及び第２のフライングキャパシタ回路１２を構成するスイッチング素子に供給する。つまり、第１の比較回路における比較結果に基づいて、フライングキャパシタＦＣ１またはＦＣ２の電圧がＥ／４［Ｖ］よりも高いと制御回路が判定すると、その後のスイッチング周期において、制御回路は、フライングキャパシタＦＣ１またはＦＣ２の充電期間が放電期間よりも短くなるように搬送波のレベルを調整する。
【００８７】
フライングキャパシタＦＣ３またはＦＣ４の電圧がＥ／４［Ｖ］よりも低い場合は、次回以降のスイッチング周期において、フライングキャパシタＦＣ３またはＦＣ４の充電期間が放電期間よりも長くなるように搬送波のレベルを調整し、レベルが調整された搬送波により生成されたゲート信号を第３のフライングキャパシタ回路１３及び第４のフライングキャパシタ回路１４を構成するスイッチング素子に供給する。つまり、第２の比較回路における比較結果に基づいて、フライングキャパシタＦＣ３またはＦＣ４の電圧がＥ／４［Ｖ］よりも低いと制御回路が判定すると、その後のスイッチング周期において、制御回路は、フライングキャパシタＦＣ３またはＦＣ４の充電期間が放電期間よりも長くなるように搬送波のレベルを調整する。フライングキャパシタＦＣ３またはＦＣ４の電圧がＥ／４［Ｖ］よりも高い場合は、次回以降のスイッチング周期において、フライングキャパシタＦＣ３またはＦＣ４の充電期間が放電期間よりも短くなるように搬送波のレベルを調整し、レベルが調整された搬送波により生成されたゲート信号を第３のフライングキャパシタ回路１３及び第４のフライングキャパシタ回路１４を構成するスイッチング素子に供給する。つまり、第２の比較回路における比較結果に基づいて、フライングキャパシタＦＣ３またはＦＣ４の電圧がＥ／４［Ｖ］よりも高いと制御回路が判定すると、その後のスイッチング周期において、制御回路は、フライングキャパシタＦＣ３またはＦＣ４の充電期間が放電期間よりも短くなるように搬送波のレベルを調整する。
【００８８】
第１の比較回路において、Ｕ相の出力段のスイッチング素子Ｓ１ａ、Ｓ１ｂ、Ｓ２ａ、及びＳ２ｂのうちオンしているスイッチング素子に接続されている方のフライングキャパシタ回路を構成するフライングキャパシタの電圧が所定の電圧と比較され、第２の比較回路において、Ｗ相の出力段のスイッチング素子Ｓ３ａ、Ｓ３ｂ、Ｓ４ａ、及びＳ４ｂのうちオンしているスイッチング素子に接続されている方のフライングキャパシタ回路を構成するフライングキャパシタの電圧が所定の電圧と比較されてもよい。例えば、スイッチング素子Ｓ１ａ及びＳ１ｂ、または、Ｓ３ａ及びＳ３ｂがオンしている場合には、第１のフライングキャパシタ回路１１または第３のフライングキャパシタ回路１３を構成するフライングキャパシタＦＣ１またはＦＣ３の電圧が所定の電圧と比較され、スイッチング素子Ｓ２ａ及びＳ２ｂ、または、Ｓ４ａ及びＳ４ｂがオンしている場合には、第２のフライングキャパシタ回路１２または第４のフライングキャパシタ回路１４を構成するフライングキャパシタＦＣ２またはＦＣ４の電圧が所定の電圧と比較されてもよい。これにより、大電流が流れている側（オンしているスイッチング素子に接続されている方）の、電圧の変化が大きいフライングキャパシタの電圧に基づいて、フライングキャパシタの充放電を制御することができるので、フライングキャパシタの電圧をより精確に均衡させ、一定に保つことができる。
【００８９】
フライングキャパシタＦＣ１〜ＦＣ４のそれぞれの電圧を所定の電圧と比較するための４つの比較回路が設けられ、それぞれのフライングキャパシタの電圧を独立して調整可能としてもよい。また、フライングキャパシタＦＣ１〜ＦＣ４のうち１つの電圧を所定の電圧と比較するための比較回路のみが設けられ、そのフライングキャパシタの電圧に基づいて全てのフライングキャパシタの電圧が調整されてもよい。
【００９０】
図１０は、実施の形態に係る半導体装置１０の制御方法の第３の例を示す。第３の例では、第１及び第２の例と異なり、単一の搬送波を用いてスイッチング素子のデューティー比を制御する。
【００９１】
最上段に示す搬送波とデューティー制御のための参照信号により、第２段に示す制御信号Ａ及び第３段に示す制御信号Ｂが生成される。制御信号Ｂは制御信号Ａの反転信号である。第３の例でも、第２の例と同様に、フライングキャパシタの電圧と所定の電圧とを比較するための比較回路が設けられ、比較回路の出力が第４段に示す充放電制御信号として使用される。フライングキャパシタの電圧が所定の電圧よりも低い場合は、次回のスイッチング周期において充電を示すハイレベルの信号が出力され、フライングキャパシタの電圧が所定の電圧よりも高い場合は、次回のスイッチング周期において放電を示すローレベルの信号が出力される。
【００９２】
第５〜８段に示すゲート信号Ｇｕ１〜Ｇｕ４には、充放電制御信号の状態に応じて、制御信号Ａと制御信号Ｂとのいずれかが振り分けられる。言い換えると、第５〜８段に示すゲート信号Ｇｕ１〜Ｇｕ４の各々は、充放電制御信号の状態に応じて、制御信号Ａと制御信号Ｂとのいずれかになる。具体的には、充放電制御信号が充電を示すハイレベルである場合には、フライングキャパシタを充電するためのスイッチングパターンとなるようなゲート信号が生成され、充放電制御信号が放電を示すローレベルである場合には、フライングキャパシタを放電するためのスイッチングパターンとなるようなゲート信号が生成される。ゲート信号Ｇｕ１〜Ｇｕ４により実現されるスイッチングパターンを第９段に示し、フライングキャパシタの充放電の状態を第１０段に示す。
【００９３】
第３の例でも、第２の例と同様、スイッチングパターン（５）及び（６）を用いずに、フライングキャパシタＦＣ１〜ＦＣ４のいずれかの電圧を基準として第１〜第４のフライングキャパシタ回路を構成する全てのスイッチング素子を連動して制御してもよいし、スイッチングパターン（５）及び（６）を併用して、Ｕ相側の第１または第２のフライングキャパシタ回路を構成するフライングキャパシタＦＣ１またはＦＣ２の電圧を基準として第１及び第２のフライングキャパシタ回路を構成するスイッチング素子を連動して制御しつつ、Ｗ相側の第３または第４のフライングキャパシタ回路を構成するフライングキャパシタＦＣ３またはＦＣ４の電圧を基準として第３及び第４のフライングキャパシタ回路を構成するスイッチング素子を連動して制御してもよい。また、フライングキャパシタＦＣ１〜ＦＣ４のそれぞれの電圧を所定の電圧と比較するための４つの比較回路が半導体装置１０に設けられ、それぞれのフライングキャパシタの電圧を独立して調整可能としてもよいし、フライングキャパシタＦＣ１〜ＦＣ４のうち１つの電圧を所定の電圧と比較するための比較回路のみが半導体装置１０に設けられ、そのフライングキャパシタの電圧に基づいて全てのフライングキャパシタの電圧が調整されてもよい。
【００９４】
図１１は、実施の形態に係る半導体装置１０のフライングキャパシタ回路の別の例を示す。上記では、３レベルのフライングキャパシタ回路を使用した半導体装置１０について説明したが、半導体装置１０の第１〜第４のフライングキャパシタ回路１１〜１４として、３よりも多いレベル数の出力電圧を出力可能なフライングキャパシタ回路が使用されてもよい。例えば、２段のフライングキャパシタ回路を使用する場合、１段のフライングキャパシタ回路を構成する４個のスイッチング素子の高電位側と低電位側にそれぞれ１個ずつのスイッチング素子が更に直列接続され、追加した２個のスイッチング素子と、１段のフライングキャパシタ回路を構成する４個のスイッチング素子の直列回路とのそれぞれの接続点の間に、第２のフライングキャパシタＦＣ（２）が更に接続される。以降同様にして、Ｎ（Ｎは自然数）段のフライングキャパシタ回路は、（２Ｎ＋４）個のスイッチングスイッチング素子と、Ｎ個のフライングキャパシタとにより構成される。
【００９５】
１番目のキャパシタＦＣ（１）の電圧は、直流電源電圧Ｅの｛１／（２Ｎ＋２）｝倍の電圧になるように制御され、２番目のキャパシタＦＣ（２）の電圧は、直流電源電圧Ｅの｛２／（２Ｎ＋２）｝倍の電圧になるように制御され、Ｎ番目のキャパシタＦＣ（Ｎ）の電圧は、直流電源電圧Ｅの｛Ｎ／（２Ｎ＋２）｝倍の電圧になるように制御される。これにより、Ｎ段のフライングキャパシタ回路は、（２Ｎ＋１）レベルの出力電圧を出力可能となるので、Ｎ段のフライングキャパシタ回路４個により構成された半導体装置１０は、第１出力端ＯＵＴ１と第２出力端ＯＵＴ２から（２Ｎ＋３）レベルの電圧を出力可能となる。
【００９６】
以上説明した実施の形態から、以下の態様が開示されている。なお、以下の各態様において、スイッチング素子Ｓ１〜Ｓ４の各々は、複数のスイッチング素子の直列回路により代替されてもよい。
【００９７】
本実施の形態のある態様の半導体装置は、直流電源と並列に直列接続された第１のフライングキャパシタ回路及び第２のフライングキャパシタ回路と、直流電源及び直列接続された第１のフライングキャパシタ回路及び第２のフライングキャパシタ回路と並列に直列接続された第３のフライングキャパシタ回路及び第４のフライングキャパシタ回路と、第１のフライングキャパシタ回路及び第２のフライングキャパシタ回路の出力端子間に直列接続されたスイッチング素子Ｓ１及びスイッチング素子Ｓ２と、第３のフライングキャパシタ回路及び第４のフライングキャパシタ回路の出力端子間に直列接続されたスイッチング素子Ｓ３及びスイッチング素子Ｓ４と、直列接続されたスイッチング素子Ｓ１及びスイッチング素子Ｓ２の中点に設けられた第１の出力端子と、直列接続されたスイッチング素子Ｓ３及びスイッチング素子Ｓ４の中点に設けられた第２の出力端子と、を備え、第１のフライングキャパシタ回路と第２のフライングキャパシタ回路の接続点、及び第３のフライングキャパシタ回路と第４のフライングキャパシタ回路の接続点は、直流電源電圧の中点に接続され、第１の出力端子と第２の出力端子から交流電力を出力する。
【００９８】
この態様によると、出力段のスイッチング素子Ｓ１〜Ｓ４の耐圧を下げることができる。
【００９９】
この半導体装置は、スイッチング素子Ｓ１及びスイッチング素子Ｓ４がオン状態、並びにスイッチング素子Ｓ２及びスイッチング素子Ｓ３がオフ状態で交流電力の半波を生成し、スイッチング素子Ｓ１及びスイッチング素子Ｓ４がオフ状態、並びにスイッチング素子Ｓ２及びスイッチング素子Ｓ３がオン状態で交流電力の逆極性の半波を生成してもよい。
【０１００】
この態様によると、より正弦波に近い出力電圧を出力することができるので、ＬＣフィルタを小型化することができる。
【０１０１】
この半導体装置において、スイッチング素子Ｓ１及びスイッチング素子Ｓ４がオン状態、並びにスイッチング素子Ｓ２及びスイッチング素子Ｓ３がオフ状態である状態と、スイッチング素子Ｓ１及びスイッチング素子Ｓ４がオフ状態、並びにスイッチング素子Ｓ２及びスイッチング素子Ｓ３がオン状態である状態との切替は、第１の出力端子及び第２の出力端子から出力される交流電力の極性が切り替わる時に動作するように制御されてもよい。
【０１０２】
この態様によると、スイッチング素子Ｓ１〜Ｓ４をゼロクロスの時のみに動作するように制御することができるので、スイッチング素子Ｓ１〜Ｓ４を、直接接続された複数のスイッチング素子により構成することができる。
【０１０３】
この半導体装置は、スイッチング素子Ｓ１、スイッチング素子Ｓ２、スイッチング素子Ｓ３、またはスイッチング素子Ｓ４に代えて、より耐圧の低い複数のスイッチング素子を直列に接続した構成を有してもよい。
【０１０４】
この態様によると、出力段のスイッチング素子Ｓ１〜Ｓ４の耐圧をさらに下げることができる。
【０１０５】
この半導体装置において、第１のフライングキャパシタ回路の出力電圧と第２のフライングキャパシタ回路の出力電圧との差、及び、第３のフライングキャパシタ回路の出力電圧と第４のフライングキャパシタ回路の出力電圧との差が、直流電源電圧の半分の電圧以下となるように制御されてもよい。
【０１０６】
この態様によると、出力段のスイッチング素子Ｓ１〜Ｓ４の耐圧を下げることができる。
【０１０７】
この半導体装置において、第１のフライングキャパシタ回路は、直列接続された第Ｓ５ａスイッチング素子、第Ｓ５ｂスイッチング素子、第Ｓ５ｃスイッチング素子、及び第Ｓ５ｄスイッチング素子と、第Ｓ５ａスイッチング素子と第Ｓ５ｂスイッチング素子との接続点と、第Ｓ５ｃスイッチング素子と第Ｓ５ｄスイッチング素子との接続点との間に接続された第１キャパシタＦＣ１と、を含み、第２のフライングキャパシタ回路は、直列接続された第Ｓ６ａスイッチング素子、第Ｓ６ｂスイッチング素子、第Ｓ６ｃスイッチング素子、及び第Ｓ６ｄスイッチング素子と、第Ｓ６ａスイッチング素子と第Ｓ６ｂスイッチング素子との接続点と、第Ｓ６ｃスイッチング素子と第Ｓ６ｄスイッチング素子との接続点との間に接続された第２キャパシタＦＣ２と、を含み、第３のフライングキャパシタ回路は、直列接続された第Ｓ７ａスイッチング素子、第Ｓ７ｂスイッチング素子、第Ｓ７ｃスイッチング素子、及び第Ｓ７ｄスイッチング素子と、第Ｓ７ａスイッチング素子と第Ｓ７ｂスイッチング素子との接続点と、第Ｓ７ｃスイッチング素子と第Ｓ７ｄスイッチング素子との接続点との間に接続された第３キャパシタＦＣ３と、を含み、第４のフライングキャパシタ回路は、直列接続された第Ｓ８ａスイッチング素子、第Ｓ８ｂスイッチング素子、第Ｓ８ｃスイッチング素子、及び第Ｓ８ｄスイッチング素子と、第Ｓ８ａスイッチング素子と第Ｓ８ｂスイッチング素子との接続点と、第Ｓ８ｃスイッチング素子と第Ｓ８ｄスイッチング素子との接続点との間に接続された第４キャパシタＦＣ４とを含んでもよい。
【０１０８】
この態様によると、半導体装置を構成する全てのスイッチング素子の耐圧を直流電源電圧の１／４に下げることができる。
【０１０９】
この半導体装置において、第１のフライングキャパシタ回路は、１個のキャパシタを含み、第２のフライングキャパシタ回路は、１個のキャパシタを含み、第３のフライングキャパシタ回路は、１個のキャパシタを含み、第４のフライングキャパシタ回路は、１個のキャパシタを含み、キャパシタの電圧は、直流電源電圧の１／４倍の電圧になるように制御され、第１の出力端子と第２の出力端子から、５レベルの電圧が出力されてもよい。
【０１１０】
この態様によると、５レベルの出力電圧を出力可能な半導体装置を、低耐圧のスイッチング素子により構成することができる。
【０１１１】
この半導体装置において、第１のフライングキャパシタ回路は、Ｎ（Ｎは自然数）個のキャパシタを含み、第２のフライングキャパシタ回路は、Ｎ（Ｎは自然数）個のキャパシタを含み、第３のフライングキャパシタ回路は、Ｎ（Ｎは自然数）個のキャパシタを含み、第４のフライングキャパシタ回路は、Ｎ（Ｎは自然数）個のキャパシタを含み、１番目のキャパシタの電圧は、直流電源電圧の（１／（２Ｎ＋２））倍の電圧になるように制御され、２番目のキャパシタの電圧は、直流電源電圧の（２／（２Ｎ＋２））倍の電圧になるように制御され、Ｎ番目のキャパシタの電圧は、直流電源電圧の（Ｎ／（２Ｎ＋２））倍の電圧になるように制御され、第１の出力端子との第２出力端子から、（２Ｎ＋３）レベルの電圧が出力されてもよい。
【０１１２】
この態様によると、（２Ｎ＋３）レベルの出力電圧を出力可能な半導体装置を、低耐圧のスイッチング素子により構成することができる。
【０１１３】
この半導体装置において、第１のフライングキャパシタ回路のスイッチング素子、第２のフライングキャパシタ回路のスイッチング素子、第３のフライングキャパシタ回路のスイッチング素子、及び第４のフライングキャパシタ回路のスイッチング素子には、直流電源電圧より低い耐圧の素子が使用されてもよい。
【０１１４】
この態様によると、安価で高性能な半導体装置を実現することができる。
【０１１５】
この半導体装置において、スイッチング素子Ｓ１、スイッチング素子Ｓ２、スイッチング素子Ｓ３、又はスイッチング素子Ｓ４には、直流電源の電圧より低い耐圧の素子が使用されてもよい。
【０１１６】
この態様によると、安価で高性能な半導体装置を実現することができる。
【０１１７】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置、システム、記録媒体、コンピュータプログラムなどの間で変換したものもまた、本発明の態様として有効である。
【０１１８】
次に、図１２以降を参照して、半導体装置１０の構成についてより詳細に説明する。
【０１１９】
以下では、スイッチング素子Ｓ５ａ〜Ｓ５ｄ（第１のスイッチング素子）の直列回路を、第１の直列回路２１と称し、スイッチング素子Ｓ６ａ〜Ｓ６ｄ（第２のスイッチング素子）の直列回路を、第２の直列回路２２と称し、スイッチング素子Ｓ７ａ〜Ｓ７ｄ（第３のスイッチング素子）の直列回路を、第３の直列回路２３と称し、スイッチング素子Ｓ８ａ〜Ｓ８ｄ（第４のスイッチング素子）の直列回路を、第４の直列回路２４と称し、スイッチング素子Ｓ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂ（第５のスイッチング素子）の直列回路を、第５の直列回路２５と称し、スイッチング素子Ｓ３ａ、Ｓ３ｂ、Ｓ４ａ、Ｓ４ｂ（第６のスイッチング素子）の直列回路を、第６の直列回路２６と称する。つまり、半導体装置１０は、第１〜第６の直列回路２１〜２６を備えている。
【０１２０】
スイッチング素子Ｓ５ａ〜Ｓ５ｄ、Ｓ６ａ〜Ｓ６ｄ、Ｓ７ａ〜Ｓ７ｄ、Ｓ８ａ〜Ｓ８ｄ、Ｓ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂ、Ｓ３ａ、Ｓ３ｂ、Ｓ４ａ、Ｓ４ｂの各々は、半導体スイッチング素子からなる。
【０１２１】
第１の直列回路２１は、スイッチング素子Ｓ５ａ〜Ｓ５ｄを含みスイッチング素子Ｓ５ａ〜Ｓ５ｄを直列接続して構成されている。第２の直列回路２２は、スイッチング素子Ｓ６ａ〜Ｓ６ｄを含みスイッチング素子Ｓ６ａ〜Ｓ６ｄを直列接続して構成されている。第３の直列回路２３は、スイッチング素子Ｓ７ａ〜Ｓ７ｄを含みスイッチング素子Ｓ７ａ〜Ｓ７ｄを直列接続して構成されている。第４の直列回路２４は、スイッチング素子Ｓ８ａ〜Ｓ８ｄを含みスイッチング素子Ｓ８ａ〜Ｓ８ｄを直列接続して構成されている。第５の直列回路２５は、スイッチング素子Ｓ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂを含みスイッチング素子Ｓ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂを直列接続して構成されている。第６の直列回路２６は、スイッチング素子Ｓ３ａ、Ｓ３ｂ、Ｓ４ａ、Ｓ４ｂを含みスイッチング素子Ｓ３ａ、Ｓ３ｂ、Ｓ４ａ、Ｓ４ｂを直列接続して構成されている。
【０１２２】
第２の直列回路２２は、第１の直列回路２１に直列に接続されている。第４の直列回路２４は、第３の直列回路２３に直列に接続されている。
【０１２３】
第５の直列回路２５の第１端４５は、第１の接続点３１に接続されている。第１の接続点３１は、スイッチング素子Ｓ５ａ〜Ｓ５ｄ（第１のスイッチング素子）のうち２つのスイッチング素子Ｓ５ｂ、Ｓ５ｃの接続点である。第５の直列回路２５の第２端４６は、第２の接続点３２に接続されている。第２の接続点３２は、スイッチング素子Ｓ６ａ〜Ｓ６ｄ（第２のスイッチング素子）のうち２つのスイッチング素子Ｓ６ｂ、Ｓ６ｃの接続点である。つまり、第５の直列回路２５は、第１の接続点３１と第２の接続点３２との間に接続されている。
【０１２４】
第６の直列回路２６の第１端４７は、第３の接続点３３に接続されている。第３の接続点３３は、スイッチング素子Ｓ７ａ〜Ｓ７ｄ（第３のスイッチング素子）のうち２つのスイッチング素子Ｓ７ｂ、Ｓ７ｃの接続点である。第６の直列回路２６の第２端４８は、第４の接続点３４に接続されている。第４の接続点３４は、スイッチング素子Ｓ８ａ〜Ｓ８ｄ（第４のスイッチング素子）のうち２つのスイッチング素子Ｓ８ｂ、Ｓ８ｃの接続点である。つまり、第６の直列回路２６は、第３の接続点３３と第４の接続点３４との間に接続されている。
【０１２５】
第１の直列回路２１における第２の直列回路２２側とは反対側の端４１は、第３の直列回路２３における第４の直列回路２４側とは反対側の端４３に接続されている。第２の直列回路２２における第１の直列回路２１側とは反対側の端４２は、第４の直列回路２４における第３の直列回路２３側とは反対側の端４４に接続されている。第１の直列回路２１と第２の直列回路２２との接続点５１は、第３の直列回路２３と第４の直列回路２４との接続点５２に接続されている。
【０１２６】
半導体装置１０は、複数（図１２では２つ）のモジュールＭ１、Ｍ２（デバイス）を備えている。各モジュールＭ１、Ｍ２は、スイッチング素子Ｓ５ａ〜Ｓ５ｄ、Ｓ６ａ〜Ｓ６ｄ、Ｓ７ａ〜Ｓ７ｄ、Ｓ８ａ〜Ｓ８ｄ、Ｓ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂ、Ｓ３ａ、Ｓ３ｂ、Ｓ４ａ、Ｓ４ｂのうち半数以下であって少なくとも２つのスイッチング素子であるスイッチング素子群と、スイッチング素子群を収容するパッケージＰ１（図１３参照）と、を含む。複数のモジュールＭ１、Ｍ２の各々におけるスイッチング素子の数は複数のモジュールＭ１、Ｍ２間で同じである。具体的には、複数のモジュールＭ１、Ｍ２の各々は、１２個のスイッチング素子を含む。複数のモジュールＭ１、Ｍ２の各々におけるスイッチング素子群の接続関係は複数のモジュールＭ１、Ｍ２間で同じである。
【０１２７】
具体的には、モジュールＭ１は、スイッチング素子群として、スイッチング素子Ｓ５ａ〜Ｓ５ｄ、Ｓ６ａ〜Ｓ６ｄ、Ｓ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂを含む。モジュールＭ２は、スイッチング素子群として、スイッチング素子Ｓ７ａ〜Ｓ７ｄ、Ｓ８ａ〜Ｓ８ｄ、Ｓ３ａ、Ｓ３ｂ、Ｓ４ａ、Ｓ４ｂを含む。すなわち、モジュールＭ１は、第１の直列回路２１と、第２の直列回路２２と、第５の直列回路２５と、を含み、モジュールＭ２は、第３の直列回路２３と、第４の直列回路２４と、第６の直列回路２６と、を含む。
【０１２８】
このように、半導体装置１０に備えられる複数のスイッチング素子が、モジュールＭ１とモジュールＭ２とに分散して設けられている。そのため、半導体装置１０の全てのスイッチング素子を含む１つのモジュールと比較して、各モジュールＭ１、Ｍ２は、汎用性が高い。つまり、半導体装置１０の全てのスイッチング素子を含む１つのモジュールと比較して、各モジュールＭ１、Ｍ２は、半導体装置１０を構成する回路以外の回路にも用いられやすい。
【０１２９】
各モジュールＭ１、Ｍ２は、電気的に同じ回路を構成している。各モジュールＭ１、Ｍ２は、共通の工程により製造される。
【０１３０】
なお、第１、第２の接続点３１、３２及び接続点５１を含む電路は、モジュールＭ１の構成であり、第３、第４の接続点３３、３４及び接続点５２を含む電路は、モジュールＭ２の構成である。
【０１３１】
図１３に示すように、モジュールＭ１は、複数の端子９を含む。複数の端子９は、第１入力端ＩＮ１、第２入力端ＩＮ２及び第２出力端ＯＵＴ２のいずれかと接続される３つの端子と、半導体装置１０を構成する各スイッチング素子にゲート信号を入力するための複数のゲート端子と、半導体装置１０を構成する各スイッチング素子のソース電極に接続するための複数のソース端子と、を含む。モジュールＭ２も同様に、複数の端子を含む。モジュールＭ２の複数の端子は、第１入力端ＩＮ１、第２入力端ＩＮ２及び第１出力端ＯＵＴ１のいずれかと接続される３つの端子と、複数のゲート端子と、複数のソース端子と、を含む。
【０１３２】
半導体装置１０のフライングキャパシタＦＣ１（第１のキャパシタ）は、スイッチング素子Ｓ５ａ〜Ｓ５ｄ（第１のスイッチング素子）のうち２つのスイッチング素子Ｓ５ｂ、Ｓ５ｃの直列回路と並列に接続されている。半導体装置１０のフライングキャパシタＦＣ２（第２のキャパシタ）は、スイッチング素子Ｓ６ａ〜Ｓ６ｄ（第２のスイッチング素子）のうち２つのスイッチング素子Ｓ６ｂ、Ｓ６ｃの直列回路と並列に接続されている。半導体装置１０のフライングキャパシタＦＣ３（第３のキャパシタ）は、スイッチング素子Ｓ７ａ〜Ｓ７ｄ（第３のスイッチング素子）のうち２つのスイッチング素子Ｓ７ｂ、Ｓ７ｃの直列回路と並列に接続されている。半導体装置１０のフライングキャパシタＦＣ４（第４のキャパシタ）は、スイッチング素子Ｓ８ａ〜Ｓ８ｄ（第４のスイッチング素子）のうち２つのスイッチング素子Ｓ８ｂ、Ｓ８ｃの直列回路と並列に接続されている。
【０１３３】
つまり、フライングキャパシタＦＣ１の第１端は、直列に接続された４つのスイッチング素子Ｓ５ａ〜Ｓ５ｄのうち一端側から１番目のスイッチング素子Ｓ５ａと２番目のスイッチング素子Ｓ５ｂとの接続点６１に接続されている。フライングキャパシタＦＣ１の第２端は、３番目のスイッチング素子Ｓ５ｃと４番目のスイッチング素子Ｓ５ｄとの接続点６２に接続されている。
【０１３４】
また、フライングキャパシタＦＣ２の第１端は、直列に接続された４つのスイッチング素子Ｓ６ａ〜Ｓ６ｄのうち一端側から１番目のスイッチング素子Ｓ６ａと２番目のスイッチング素子Ｓ６ｂとの接続点６３に接続されている。フライングキャパシタＦＣ２の第２端は、３番目のスイッチング素子Ｓ６ｃと４番目のスイッチング素子Ｓ６ｄとの接続点６４に接続されている。
【０１３５】
また、フライングキャパシタＦＣ３の第１端は、直列に接続された４つのスイッチング素子Ｓ７ａ〜Ｓ７ｄのうち一端側から１番目のスイッチング素子Ｓ７ａと２番目のスイッチング素子Ｓ７ｂとの接続点６５に接続されている。フライングキャパシタＦＣ３の第２端は、３番目のスイッチング素子Ｓ７ｃと４番目のスイッチング素子Ｓ７ｄとの接続点６６に接続されている。
【０１３６】
また、フライングキャパシタＦＣ４の第１端は、直列に接続された４つのスイッチング素子Ｓ８ａ〜Ｓ８ｄのうち一端側から１番目のスイッチング素子Ｓ８ａと２番目のスイッチング素子Ｓ８ｂとの接続点６７に接続されている。フライングキャパシタＦＣ４の第２端は、３番目のスイッチング素子Ｓ８ｃと４番目のスイッチング素子Ｓ８ｄとの接続点６８に接続されている。
【０１３７】
第１の接続点３１は、直列に接続された４つのスイッチング素子Ｓ５ａ〜Ｓ５ｄのうち一端側から２番目のスイッチング素子Ｓ５ｂと３番目のスイッチング素子Ｓ５ｃとの接続点である。
【０１３８】
第２の接続点３２は、直列に接続された４つのスイッチング素子Ｓ６ａ〜Ｓ６ｄのうち一端側から２番目のスイッチング素子Ｓ６ｂと３番目のスイッチング素子Ｓ６ｃとの接続点である。
【０１３９】
第３の接続点３３は、直列に接続された４つのスイッチング素子Ｓ７ａ〜Ｓ７ｄのうち一端側から２番目のスイッチング素子Ｓ７ｂと３番目のスイッチング素子Ｓ７ｃとの接続点である。
【０１４０】
第４の接続点３４は、直列に接続された４つのスイッチング素子Ｓ８ａ〜Ｓ８ｄのうち一端側から２番目のスイッチング素子Ｓ８ｂと３番目のスイッチング素子Ｓ８ｃとの接続点である。
【０１４１】
なお、接続点６１〜６４を含む電路は、モジュールＭ１の構成であり、接続点６５〜６８を含む電路は、モジュールＭ２の構成である。
【０１４２】
図１４に、モジュールＭ２のパッケージＰ１の内部を図示する。モジュールＭ１のパッケージの内部もモジュールＭ２のパッケージＰ１の内部と同様の構造である。各スイッチング素子は、基板７に実装されている。基板７は、例えばセラミック基板又はリードフレームである。基板７は、パッケージＰ１に収容されている。
【０１４３】
基板７には、導体からなる複数のランド７１ａ〜７１ｋ、７１ｍが形成されている。各スイッチング素子は、これらのランド上に実装されており、ランドに電気的に接続されている。各スイッチング素子のドレインは、ランドに接触している。各スイッチング素子のソースと、スイッチング素子に隣り合うランドとの間は、ボンディングワイヤを介して接続されている。これにより、各スイッチング素子間が接続されている。図１４及び後述の図１６、１８、２０では、ボンディングワイヤを太線で図示している。
【０１４４】
スイッチング素子Ｓ７ａを実装したランド７１ａには、第１入力端ＩＮ１と接続するための端子９（図１３参照）が接続されている。ボンディングワイヤを介してスイッチング素子Ｓ８ｄと接続されたランド７１ｉには、第２入力端ＩＮ２と接続するための端子９が接続されている。スイッチング素子Ｓ８ａが実装されたランド７１ｅには、第１の直列回路２１と第２の直列回路２２との接続点５１と接続するための端子９が接続されている。スイッチング素子Ｓ４ａが実装されたランド７１ｋには、第２出力端ＯＵＴ２と接続するための端子９が接続されている。
【０１４５】
フライングキャパシタＦＣ３、ＦＣ４は、モジュールＭ１のパッケージＰ１（図１３参照）の外部に設けられている。スイッチング素子Ｓ７ｂを実装したランド７１ｂと、スイッチング素子Ｓ７ｄを実装したランド７１ｄとには、フライングキャパシタＦＣ３が接続されている。スイッチング素子Ｓ８ｂを実装したランド７１ｆと、スイッチング素子Ｓ８ｄを実装したランド７１ｈとには、フライングキャパシタＦＣ４が接続されている。
【０１４６】
また、基板７には、複数の電極７２が形成されている。各電極７２は、例えば、導体を基板７に印刷して形成されている。複数の電極７２は、２つ１組を単位として複数組設けられている。１組の電極は、複数のスイッチング素子のいずれかと対応する。１組の電極７２の一方は、対応するスイッチング素子のゲート端子（複数の端子９のうちの１つ）に接続されており、他方は、対応するスイッチング素子のソース端子（複数の端子９のうちの１つ）に接続されている。各電極７２には、外部と接続するための端子９（図１３参照）が接続されている。複数の端子９と複数の電極７２とを介して、各スイッチング素子のゲート・ソース間に電圧が印加される。
【０１４７】
（実施形態１の変形例）
次に、実施形態１の変形例を列挙する。以下の変形例は、適宜組み合わせて実現されてもよい。
【０１４８】
第１〜第６の直列回路２１〜２６の各々において、スイッチング素子の個数は、４つに限定されず、２つ、３つ、又は５つ以上であってもよい。
【０１４９】
また、モジュールＭ１は、フライングキャパシタＦＣ１、ＦＣ２のうち少なくとも一方を含んでいてもよい。モジュールＭ２は、フライングキャパシタＦＣ３、ＦＣ４のうち少なくとも一方を含んでいてもよい。
【０１５０】
また、各スイッチング素子のソース・ドレイン間には、複数のダイオードの並列回路が接続されていてもよい。この場合、各ダイオードのアノード同士が接続され、各ダイオードのカソード同士が接続される。ソース・ドレイン間において複数のダイオードの並列回路に電流を流す場合、１つのダイオードに電流を流す場合と比較して、より大きい電流を流せる。複数のダイオードは、ＭＯＳＦＥＴのボディダイオードを含んでいてもよい。
【０１５１】
また、半導体装置１０は、直流電力を交流電力に変換する動作と交流電力を直流電力に変換する動作とのうち少なくとも一方を行えばよい。
【０１５２】
また、実施形態１の半導体装置１０は、単相交流電力を入力又は出力する構成であるが、半導体装置１０は、三相交流電力を入力又は出力する構成であってもよい。半導体装置１０にモジュールＭ１と同じモジュールをもう１つ設け、新しく設けたモジュールを第１入力端ＩＮ１及び第２入力端ＩＮ２の間に接続することで、３つのモジュールの３つの出力端から、三相交流電力を出力できる。また、半導体装置１０の入力と出力との関係を入れ替えることで、半導体装置１０に三相交流電力を入力し直流電力を出力させることができる。
【０１５３】
また、第１入力端ＩＮ１、第２入力端ＩＮ２、第１出力端ＯＵＴ１及び第２出力端ＯＵＴ２の各々は、端子９であってもよいし、リード線であってもよい。
【０１５４】
（実施形態１及び実施形態１の変形例のまとめ）
以上説明した実施形態１及び実施形態１の変形例から、以下の態様が開示されている。
【０１５５】
半導体装置１０は、直流電力を交流電力に変換する動作と交流電力を直流電力に変換する動作とのうち少なくとも一方を行う。半導体装置１０は、複数のスイッチング素子Ｓ５ａ〜Ｓ５ｄの第１の直列回路２１と、複数の第２のスイッチング素子Ｓ６ａ〜Ｓ６ｄの第２の直列回路２２と、複数の第３のスイッチング素子Ｓ７ａ〜Ｓ７ｄの第３の直列回路２３と、複数の第４のスイッチング素子Ｓ８ａ〜Ｓ８ｄの第４の直列回路２４と、複数の第５のスイッチング素子Ｓ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂの第５の直列回路２５と、複数の第６のスイッチング素子Ｓ３ａ、Ｓ３ｂ、Ｓ４ａ、Ｓ４ｂの第６の直列回路２６と、を備える。第２の直列回路２２は、第１の直列回路２１に直列に接続されている。第４の直列回路２４は、第３の直列回路２３に直列に接続されている。第５の直列回路２５は、第１の接続点３１と第２の接続点３２との間に接続されている。第１の接続点３１は、複数の第１のスイッチング素子Ｓ５ａ〜Ｓ５ｄのうち２つの第１のスイッチング素子Ｓ５ｂ、Ｓ５ｃの接続点である。第２の接続点３２は、複数の第２のスイッチング素子Ｓ６ａ〜Ｓ６ｄのうち２つの第２のスイッチング素子Ｓ６ｂ、Ｓ６ｃの接続点である。第６の直列回路２６は、第３の接続点３３と第４の接続点との間に接続されている。第３の接続点３３は、複数の第３のスイッチング素子Ｓ７ａ〜Ｓ７ｄのうち２つの第３のスイッチング素子Ｓ７ｂ、Ｓ７ｃの接続点である。第４の接続点３４は、複数の第４のスイッチング素子Ｓ８ａ〜Ｓ８ｄのうち２つの第４のスイッチング素子Ｓ８ｂ、Ｓ８ｃの接続点である。第１の直列回路２１における第２の直列回路２２側とは反対側の端４１は、第３の直列回路２３における第４の直列回路２４側とは反対側の端４３に接続されている。第２の直列回路２２における第１の直列回路２１側とは反対側の端４２は、第４の直列回路２４における第３の直列回路２３側とは反対側の端４４に接続されている。第１の直列回路２１と第２の直列回路２２との接続点５１は、第３の直列回路２３と第４の直列回路２４との接続点５２に接続されている。半導体装置１０は、モジュールを複数備える。複数のモジュールＭ１、Ｍ２は、スイッチング素子群と、パッケージＰ１と、を含む。スイッチング素子群は、複数の第１のスイッチング素子Ｓ５ａ〜Ｓ５ｄ、複数の第２のスイッチング素子Ｓ６ａ〜Ｓ６ｄ、複数の第３のスイッチング素子Ｓ７ａ〜Ｓ７ｄ、複数の第４のスイッチング素子Ｓ８ａ〜Ｓ８ｄ、複数の第５のスイッチング素子Ｓ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂ、複数の第６のスイッチング素子Ｓ３ａ、Ｓ３ｂ、Ｓ４ａ、Ｓ４ｂのうち半数以下であって少なくとも２つのスイッチング素子である。パッケージＰ１は、スイッチング素子群を収容する。複数のモジュールＭ１、Ｍ２の各々におけるスイッチング素子の数は同じである。複数のモジュールＭ１、Ｍ２の各々におけるスイッチング素子群の接続関係は同じである。
【０１５６】
上記の構成によれば、半導体装置１０では、スイッチング素子群の接続関係が同じとなるように、複数の第１ないし第６のスイッチング素子Ｓ５ａ〜Ｓ５ｄ、Ｓ６ａ〜Ｓ６ｄ、Ｓ７ａ〜Ｓ７ｄ、Ｓ８ａ〜Ｓ８ｄ、Ｓ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂ、Ｓ３ａ、Ｓ３ｂ、Ｓ４ａ、Ｓ４ｂが複数のモジュールＭ１、Ｍ２に分散されているので、これらの複数の第１ないし第６のスイッチング素子が１つのモジュールに集約されている場合と比較して、半導体装置１０の汎用性が高い。つまり、モジュール同士の接続関係及び各モジュールと別の回路との接続関係を変更することで、半導体装置１０の少なくとも一部を含み半導体装置１０とは異なる回路を形成することが可能である。
【０１５７】
また、半導体装置１０は、第１のキャパシタ（フライングキャパシタＦＣ１）と、第２のキャパシタ（フライングキャパシタＦＣ２）と、第３のキャパシタ（フライングキャパシタＦＣ３）と、第４のキャパシタ（フライングキャパシタＦＣ４）と、を更に備える。第１のキャパシタは、複数の第１のスイッチング素子Ｓ５ａ〜Ｓ５ｄのうち少なくとも２つの第１のスイッチング素子Ｓ５ｂ、Ｓ５ｃの直列回路と並列に接続されている。第２のキャパシタは、複数の第２のスイッチング素子Ｓ６ａ〜Ｓ６ｄのうち少なくとも２つの第２のスイッチング素子Ｓ６ｂ、Ｓ６ｃの直列回路と並列に接続されている。第３のキャパシタは、複数の第３のスイッチング素子Ｓ７ａ〜Ｓ７ｄのうち少なくとも２つの第３のスイッチング素子Ｓ７ｂ、Ｓ７ｃの直列回路と並列に接続されている。第４のキャパシタは、複数の第４のスイッチング素子Ｓ８ａ〜Ｓ８ｄのうち少なくとも２つの第４のスイッチング素子Ｓ８ｂ、Ｓ８ｃの直列回路と並列に接続されている。
【０１５８】
上記の構成によれば、各スイッチング素子をオンオフして第１ないし第４のキャパシタを充放電させることで、第１ないし第４のキャパシタの各々の両端間の電圧を維持できる。半導体装置１０には、入力用の接続端及び出力用の接続端を設けられる。各スイッチング素子をオンオフして、半導体装置１０の入力端と出力端との間の電流が第１ないし第４のキャパシタを通るか否か、及び、電流の通る向きを切り替えることで、半導体装置１０の出力電圧を切り替えられる。
【０１５９】
また、半導体装置１０では、第１の直列回路２１は、複数の第１のスイッチング素子としての４つの第１のスイッチング素子Ｓ５ａ〜Ｓ５ｄの直列回路を含む。第２の直列回路２２は、複数の第２のスイッチング素子としての４つの第２のスイッチング素子Ｓ６ａ〜Ｓ６ｄの直列回路を含む。第３の直列回路２３は、複数の第３のスイッチング素子としての４つの第３のスイッチング素子Ｓ７ａ〜Ｓ７ｄの直列回路を含む。第４の直列回路２４は、複数の第４のスイッチング素子としての４つの第４のスイッチング素子Ｓ８ａ〜Ｓ８ｄの直列回路を含む。第１のキャパシタ（フライングキャパシタＦＣ１）の第１端は、直列に接続された４つの第１のスイッチング素子Ｓ５ａ〜Ｓ５ｄのうち一端側から１番目の第１のスイッチング素子Ｓ５ａと２番目の第１のスイッチング素子Ｓ５ｂとの接続点６１に接続されている。第１のキャパシタの第２端は、３番目の第１のスイッチング素子Ｓ５ｃと４番目の第１のスイッチング素子Ｓ５ｄとの接続点６２に接続されている。第２のキャパシタ（フライングキャパシタＦＣ２）の第１端は、直列に接続された４つの第２のスイッチング素子Ｓ６ａ〜Ｓ６ｄのうち一端側から１番目の第２のスイッチング素子Ｓ６ａと２番目の第２のスイッチング素子Ｓ６ｂとの接続点６３に接続されている。第２のキャパシタの第２端は、３番目の第２のスイッチング素子Ｓ６ｃと４番目の第２のスイッチング素子Ｓ６ｄとの接続点６４に接続されている。第３のキャパシタ（フライングキャパシタＦＣ３）の第１端は、直列に接続された４つの第３のスイッチング素子Ｓ７ａ〜Ｓ７ｄのうち一端側から１番目の第３のスイッチング素子Ｓ７ａと２番目の第３のスイッチング素子Ｓ７ｂとの接続点６５に接続されている。第３のキャパシタの第２端は、３番目の第３のスイッチング素子Ｓ７ｃと４番目の第３のスイッチング素子Ｓ７ｄとの接続点６６に接続されている。第４のキャパシタ（フライングキャパシタＦＣ４）の第１端は、直列に接続された４つの第４のスイッチング素子Ｓ８ａ〜Ｓ８ｄのうち一端側から１番目の第４のスイッチング素子Ｓ８ａと２番目の第４のスイッチング素子Ｓ８ｂとの接続点６７に接続されている。第４のキャパシタの第２端は、３番目の第４のスイッチング素子Ｓ８ｃと４番目の第４のスイッチング素子Ｓ８ｄとの接続点６８に接続されている。第１の接続点３１は、直列に接続された４つの第１のスイッチング素子Ｓ５ａ〜Ｓ５ｄのうち一端側から２番目の第１のスイッチング素子Ｓ５ｂと３番目の第１のスイッチング素子Ｓ５ｃとの接続点である。第２の接続点３２は、直列に接続された４つの第２のスイッチング素子Ｓ６ａ〜Ｓ６ｄのうち一端側から２番目の第２のスイッチング素子Ｓ６ｂと３番目の第２のスイッチング素子Ｓ６ｃとの接続点である。第３の接続点３３は、直列に接続された４つの第３のスイッチング素子Ｓ７ａ〜Ｓ７ｄのうち一端側から２番目の第３のスイッチング素子Ｓ７ｂと３番目の第３のスイッチング素子Ｓ７ｃとの接続点である。第４の接続点３４は、直列に接続された４つの第４のスイッチング素子Ｓ８ａ〜Ｓ８ｄのうち一端側から２番目の第４のスイッチング素子Ｓ８ｂと３番目の第４のスイッチング素子Ｓ８ｃとの接続点である。
【０１６０】
上記の構成によれば、各スイッチング素子に印加される最大電圧を、各スイッチング素子間で等しくできる。ここで、「等しい」とは、厳密に等しいことに限定されず、許容される誤差の範囲内で異なっていてもよい。「等しい」とは、例えば、５％又は１０％の誤差がある場合を含む。
【０１６１】
また、半導体装置１０では、複数のモジュールＭ１、Ｍ２のうち１つのモジュールＭ１は、第１の直列回路２１と、第２の直列回路２２と、第５の直列回路２５とを含む。複数のモジュールＭ１、Ｍ２のうち別の１つのモジュールＭ２は、第３の直列回路２３と、第４の直列回路２４と、第６の直列回路２６とを含む。
【０１６２】
上記の構成によれば、第１ないし第６の直列回路２１〜２６が１つのモジュールに集約されている場合と比較して、半導体装置１０の汎用性が高まる。
【０１６３】
また、デバイスは、半導体装置１０に、複数のモジュールＭ１、Ｍ２のうちの１つとして用いられる。
【０１６４】
上記の構成によれば、複数の第１ないし第６のスイッチング素子Ｓ５ａ〜Ｓ５ｄ、Ｓ６ａ〜Ｓ６ｄ、Ｓ７ａ〜Ｓ７ｄ、Ｓ８ａ〜Ｓ８ｄ、Ｓ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂ、Ｓ３ａ、Ｓ３ｂ、Ｓ４ａ、Ｓ４ｂが１つのモジュールに集約されている場合と比較して、汎用性が高いモジュールＭ１、Ｍ２を提供できる。
【０１６５】
（実施形態２）
以下、実施形態２に係る半導体装置１０Ａについて、図１５、１６を用いて説明する。実施形態１と同様の構成については、同一の符号を付して説明を省略する。
【０１６６】
半導体装置１０Ａは、実施形態１のモジュールＭ１、Ｍ２に代えて、モジュールＭ３、Ｍ４を備えている。モジュールＭ３は、実施形態１のモジュールＭ１の構成に、フライングキャパシタＦＣ１、ＦＣ２が追加された構成を有している。つまり、モジュールＭ３のパッケージＰ１（図１３参照）には、フライングキャパシタＦＣ１、ＦＣ２が更に収容されている。モジュールＭ４は、実施形態１のモジュールＭ２の構成に、フライングキャパシタＦＣ３、ＦＣ４が追加された構成を有している。つまり、モジュールＭ４のパッケージＰ１には、フライングキャパシタＦＣ３、ＦＣ４が更に収容されている。
【０１６７】
図１６に、モジュールＭ４のパッケージＰ１の内部を図示する。
【０１６８】
第３の直列回路２３において、スイッチング素子Ｓ７ａ〜Ｓ７ｄは、基板７を平面視したときに縦横に並ぶように配置されている。第３の直列回路２３において、互いに対角に位置する２つのスイッチング素子Ｓ７ｂ、Ｓ７ｄの間には、フライングキャパシタＦＣ３が配置されている。したがって、図１４のように、スイッチング素子Ｓ７ａ〜Ｓ７ｄが直線状に並んでいる場合と比較して、フライングキャパシタＦＣ３とスイッチング素子Ｓ７ｂ、Ｓ７ｄとの間の配線長を短くできる。
【０１６９】
第４の直列回路２４において、スイッチング素子Ｓ８ａ〜Ｓ８ｄは、基板７を平面視したときに縦横に並ぶように配置されている。すなわち、４つのスイッチング素子Ｓ８ａ〜Ｓ８ｄは、２行２列のマトリックス状に並んで配置されている。第４の直列回路２４において、２つのスイッチング素子Ｓ８ｂ、Ｓ８ｄは互いに対角に位置する。つまり、２つのスイッチング素子Ｓ８ｂ、Ｓ８ｄは、２行２列のマトリックス状の配置における行の方向と列の方向とに対して斜め方向に並んでいる。第４の直列回路２４において、互いに対角に位置する２つのスイッチング素子Ｓ８ｂ、Ｓ８ｄの間には、フライングキャパシタＦＣ４が配置されている。したがって、図１４のように、スイッチング素子Ｓ８ａ〜Ｓ８ｄが直線状に並んでいる場合と比較して、フライングキャパシタＦＣ４とスイッチング素子Ｓ８ｂ、Ｓ８ｄとの間の配線長を短くできる。
【０１７０】
モジュールＭ３もモジュールＭ４と同様の構造である。すなわち、第１の直列回路２１において、スイッチング素子Ｓ５ａ〜Ｓ５ｄは、基板７を平面視したときに縦横に並ぶように配置されている。第１の直列回路２１において、互いに対角に位置する２つのスイッチング素子Ｓ５ｂ、Ｓ５ｄの間には、フライングキャパシタＦＣ１が配置されている。第２の直列回路２２において、スイッチング素子Ｓ６ａ〜Ｓ６ｄは、基板７を平面視したときに縦横に並ぶように配置されている。第２の直列回路２２において、互いに対角に位置する２つのスイッチング素子Ｓ６ｂ、Ｓ６ｄの間には、フライングキャパシタＦＣ２が配置されている。
【０１７１】
モジュールＭ１〜Ｍ４の各々では、当該モジュールに含まれる全てのスイッチング素子が、基板７を平面視したときに縦横に並ぶように配置されている。より詳細には、各モジュールでは、スイッチング素子が４行３列に並んでいる。図１６では、スイッチング素子Ｓ７ａ、Ｓ７ｂ、Ｓ７ｃ、Ｓ７ｄ、Ｓ８ａ、Ｓ８ｂ、Ｓ８ｃ、Ｓ８ｄは、スイッチング素子Ｓ７ａから紙面左、下、右、下、左、下、右の向きに順次つながっている。つまり、基板７において、スイッチング素子Ｓ７ａからスイッチング素子Ｓ７ｂ〜Ｓ７ｄ、Ｓ８ａ〜Ｓ８ｃを介してスイッチング素子Ｓ８ｄまでを結ぶ電路の形状は、クランク状である。スイッチング素子Ｓ７ａとスイッチング素子Ｓ８ｄとの間には、スイッチング素子２つ分の間隔が空いている。したがって、図１４のようにスイッチング素子Ｓ７ａとスイッチング素子Ｓ８ｄとの間にスイッチング素子６つ分の間隔が空いている場合と比較して、スイッチング素子Ｓ７ａとスイッチング素子Ｓ８ｄとの間の配線長を短くできる。
【０１７２】
半導体装置１０Ａにおいて配線長を短くすることで、抵抗成分による損失の低減及び、インダクタンス成分によるノイズの低減を図ることができる。
【０１７３】
フライングキャパシタＦＣ１〜ＦＣ４のうち少なくとも１つが、モジュールＭ３、Ｍ４の外に設けられていてもよい。
【０１７４】
また、第１〜第４の直列回路２１〜２４の各々において、少なくとも３つのスイッチング素子が、基板７を平面視したときに縦横に並ぶように配置されていればよい。ここで、３つのスイッチング素子が縦横に並んでいるとは、２行２列のマトリックス状に並んだ４つのスイッチング素子のうち１つを欠いた状態での残りの３つのスイッチング素子の配置を言う。
【０１７５】
（実施形態２及び実施形態２の変形例のまとめ）
以上説明した実施形態２及び実施形態２の変形例から、以下の態様が開示されている。
【０１７６】
半導体装置１０Ａでは、第１ないし第４の直列回路２１〜２４のうち少なくとも１つにおいて、複数の第１、第２、第３又は第４のスイッチング素子Ｓ５ａ〜Ｓ８ｄのうち３つ以上のスイッチング素子（例えば、第３のスイッチング素子Ｓ７ａ〜Ｓ７ｄ）は、基板７に実装され、基板７を平面視したときに縦横に並ぶように配置されており、基板７を平面視したときに互いに対角に位置する２つの第１、第２、第３又は第４のスイッチング素子（例えば、第３のスイッチング素子Ｓ７ｂ、Ｓ７ｄ）の間には、第１、第２、第３又は第４のキャパシタ（例えば、フライングキャパシタＦＣ３、あるいは、フライングキャパシタＦＣ１、ＦＣ２又はＦＣ４）が配置されている。
【０１７７】
上記の構成によれば、第１ないし第４のキャパシタ（フライングキャパシタＦＣ１〜ＦＣ４）の少なくとも１つにおいて、スイッチング素子との間の配線長を短くできる。
【０１７８】
また、半導体装置１０Ａでは、複数のモジュールＭ３、Ｍ４のうち１つのモジュールＭ３は、第１の直列回路２１と、第２の直列回路２２と、第５の直列回路２５と、第１のキャパシタ（フライングキャパシタＦＣ１）と、第２のキャパシタ（フライングキャパシタＦＣ２）と、を含む。複数のモジュールＭ３、Ｍ４のうち別の１つのモジュールＭ４は、第３の直列回路２３と、第４の直列回路２４と、第６の直列回路２６と、第３のキャパシタ（フライングキャパシタＦＣ３）と、第４のキャパシタ（フライングキャパシタＦＣ４）と、を含む。
【０１７９】
上記の構成によれば、第１ないし第６の直列回路２１〜２６が１つのモジュールに集約されている場合と比較して、半導体装置１０の汎用性が高まる。
【０１８０】
（実施形態３）
以下、実施形態３に係る半導体装置１０Ｂについて、図１７、１８を用いて説明する。実施形態１と同様の構成については、同一の符号を付して説明を省略する。
【０１８１】
半導体装置１０Ｂは、実施形態１のモジュールＭ１、Ｍ２に代えて、複数（図１７では６つ）のモジュールＭ５〜Ｍ１０を備えている。半導体装置１０Ｂにおけるモジュールの数は、第１〜第６の直列回路２１〜２６の数と同数である。複数のモジュールＭ５〜Ｍ１０は、第１ないし第６の直列回路２１〜２６（図１２参照）と一対一で対応する。複数のモジュールＭ５〜Ｍ１０の各々は、第１ないし第６の直列回路２１〜２６のうち対応する直列回路を含む。要するに、モジュールＭ５は第１の直列回路２１を、モジュールＭ６は第２の直列回路２２を、モジュールＭ７は第３の直列回路２３を、モジュールＭ８は第４の直列回路２４を、モジュールＭ９は第５の直列回路２５を、モジュールＭ１０は第６の直列回路２６を含む。
【０１８２】
図１８に、モジュールＭ７のパッケージＰ１（図１３参照）の内部を図示する。モジュールＭ５、Ｍ６、Ｍ８〜Ｍ１０もモジュールＭ５と同様の構造である。
【０１８３】
モジュールＭ７に含まれるスイッチング素子Ｓ７ａ〜Ｓ７ｄは、一列に並んで配置されている。各スイッチング素子Ｓ７ａ〜Ｓ７ｄを実装したランド７１ａ〜７１ｄには、別のモジュール等と接続するための端子９（図１３参照）が、１つのランドにつき１つ接続されている。ボンディングワイヤを介してスイッチング素子Ｓ７ｄと接続されたランド７１ｎには、別のモジュール等と接続するための端子９が接続されている。
【０１８４】
本実施形態のモジュールＭ５〜Ｍ１０では、実施形態１のモジュールＭ１、Ｍ２と比較して、半導体装置１０Ｂの構成がより細分化されているので、半導体装置１０Ｂの汎用性を更に向上できる。
【０１８５】
なお、実施形態１の半導体装置１０では、第１、第２、第５の直列回路２１、２２、２５が１つのモジュールＭ１に集約されているため、本実施形態の半導体装置１０Ｂと比較して、第１、第２、第５の直列回路２１、２２、２５間の配線長を短くできる。実施形態１の半導体装置１０では、第３、第４、第６の直列回路２３、２４、２６が１つのモジュールＭ２に集約されているため、本実施形態の半導体装置１０Ｂと比較して、第３、第４、第６の直列回路２３、２４、２６間の配線長を短くできる。
【０１８６】
（実施形態３のまとめ）
以上説明した実施形態３から、以下の態様が開示されている。
【０１８７】
半導体装置１０Ｂでは、複数のモジュールとしての６つのモジュールＭ５〜Ｍ１０は、第１ないし第６の直列回路２１〜２６と一対一で対応する。６つのモジュールＭ５〜Ｍ１０の各々は、第１ないし第６の直列回路２１〜２６のうち対応する直列回路を含む。
【０１８８】
上記の構成によれば、第１ないし第６の直列回路２１〜２６が１つのモジュールに集約されている場合と比較して、半導体装置１０Ｂの汎用性が高まる。
【０１８９】
（実施形態４）
以下、実施形態４に係る半導体装置１０Ｃについて、図１９、２０を用いて説明する。実施形態１と同様の構成については、同一の符号を付して説明を省略する。
【０１９０】
半導体装置１０Ｃは、実施形態１のモジュールＭ１、Ｍ２に代えて、第１〜第６のモジュールＭ１１〜Ｍ１６を備えている。第１〜第６のモジュールＭ１１〜Ｍ１６の各々は、第１〜第６の直列回路２１〜２６（図１２参照）のうち１つの直列回路の２つのスイッチング素子と、第１〜第６の直列回路２１〜２６のうち別の１つの直列回路の２つのスイッチング素子と、をそれぞれ含む。
【０１９１】
複数のスイッチング素子Ｓ５ａ〜Ｓ５ｄ（第１のスイッチング素子）は、第１のモジュールＭ１１に含まれるスイッチング素子Ｓ５ａ、Ｓ５ｂと第２のモジュールＭ１２に含まれるスイッチング素子Ｓ５ｃ、Ｓ５ｄとを有している。
【０１９２】
複数のスイッチング素子Ｓ７ａ〜Ｓ７ｄ（第３のスイッチング素子）は、第１のモジュールＭ１１に含まれるスイッチング素子Ｓ７ａ、Ｓ７ｂと第３のモジュールＭ１３に含まれるスイッチング素子Ｓ７ｃ、Ｓ７ｄとを有している。
【０１９３】
複数のスイッチング素子Ｓ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂ（第５のスイッチング素子）は、第２のモジュールＭ１２に含まれるスイッチング素子Ｓ１ａ、Ｓ１ｂと第４のモジュールＭ１４に含まれるスイッチング素子Ｓ２ａ、Ｓ２ｂとを有している。
【０１９４】
複数のスイッチング素子Ｓ３ａ、Ｓ３ｂ、Ｓ４ａ、Ｓ４ｂ（第６のスイッチング素子）は、第３のモジュールＭ１３に含まれるスイッチング素子Ｓ３ａ、Ｓ３ｂと第５のモジュールＭ１５に含まれるスイッチング素子Ｓ４ａ、Ｓ４ｂとを有している。
【０１９５】
複数のスイッチング素子Ｓ６ａ〜Ｓ６ｄ（第２のスイッチング素子）は、第４のモジュールＭ１４に含まれるスイッチング素子Ｓ６ａ、Ｓ６ｂと第６のモジュールＭ１６に含まれるスイッチング素子Ｓ６ｃ、Ｓ６ｄとを有している。
【０１９６】
複数のスイッチング素子Ｓ８ａ〜Ｓ８ｄ（第４のスイッチング素子）は、第５のモジュールＭ１５に含まれるスイッチング素子Ｓ８ａ、Ｓ８ｂと第６のモジュールＭ１６に含まれるスイッチング素子Ｓ８ｃ、Ｓ８ｄとを有している。
【０１９７】
図２０に、第１のモジュールＭ１１のパッケージＰ１（図１３参照）の内部を図示する。第２〜第６のモジュールＭ１２〜Ｍ１６も第１のモジュールＭ１１と同様の構造である。
【０１９８】
第１のモジュールＭ１１に含まれる４つのスイッチング素子Ｓ５ａ、Ｓ５ｂ、Ｓ７ａ、Ｓ７ｂは、２行２列のマトリックス状に並んで配置されている。スイッチング素子Ｓ５ａを実装したランド７１ｑと、スイッチング素子Ｓ７ａを実装したランド７１ａとには、第１入力端ＩＮ１と接続するための端子９（図１３参照）が、１つのランドにつき１つ接続されている。スイッチング素子Ｓ５ｂを実装したランド７１ｒと、スイッチング素子Ｓ７ｂを実装したランド７１ｂとには、フライングキャパシタＦＣ１又はＦＣ３と接続するための端子９が、１つのランドにつき１つ接続されている。ボンディングワイヤを介してスイッチング素子Ｓ５ｂと接続されたランド７１ｓと、ボンディングワイヤを介してスイッチング素子Ｓ７ｂと接続されたランド７１ｐとには、別のモジュールと接続するための端子９が、１つのランドにつき１つ接続されている。
【０１９９】
本実施形態の第１〜第６のモジュールＭ１１〜Ｍ１６では、実施形態１のモジュールＭ１、Ｍ２と比較して、半導体装置１０Ｃの構成がより細分化されているので、半導体装置１０Ｃの汎用性を更に向上できる。
【０２００】
（実施形態４のまとめ）
以上説明した実施形態４から、以下の態様が開示されている。
【０２０１】
半導体装置１０Ｃでは、複数の第１のスイッチング素子Ｓ５ａ〜Ｓ５ｄは、複数のモジュールのうち第１のモジュールＭ１１に含まれるスイッチング素子Ｓ５ａ、Ｓ５ｂと第２のモジュールＭ１２に含まれるスイッチング素子Ｓ５ｃ、Ｓ５ｄとを有する。複数の第３のスイッチング素子Ｓ７ａ〜Ｓ７ｄは、複数のモジュールのうち第１のモジュールＭ１１に含まれるスイッチング素子Ｓ７ａ、Ｓ７ｂと第３のモジュールＭ１３に含まれるスイッチング素子Ｓ７ｃ、Ｓ７ｄとを有する。複数の第５のスイッチング素子Ｓ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂは、複数のモジュールのうち第２のモジュールＭ１２に含まれるスイッチング素子Ｓ１ａ、Ｓ１ｂと第４のモジュールＭ１４に含まれるスイッチング素子Ｓ２ａ、Ｓ２ｂとを有する。複数の第６のスイッチング素子Ｓ３ａ、Ｓ３ｂ、Ｓ４ａ、Ｓ４ｂは、複数のモジュールのうち第３のモジュールＭ１３に含まれるスイッチング素子Ｓ３ａ、Ｓ３ｂと第５のモジュールＭ１５に含まれるスイッチング素子Ｓ４ａ、Ｓ４ｂとを有する。複数の第２のスイッチング素子Ｓ６ａ〜Ｓ６ｄは、複数のモジュールのうち第４のモジュールＭ１４に含まれるスイッチング素子Ｓ６ａ、Ｓ６ｂと第６のモジュールＭ１６に含まれるスイッチング素子Ｓ６ｃ、Ｓ６ｄとを有する。複数の第４のスイッチング素子Ｓ８ａ〜Ｓ８ｄは、複数のモジュールのうち第５のモジュールＭ１５に含まれるスイッチング素子Ｓ８ａ、Ｓ８ｂと第６のモジュールＭ１６に含まれるスイッチング素子Ｓ８ｃ、Ｓ８ｄとを有する。
【０２０２】
上記の構成によれば、第１ないし第６の直列回路２１〜２６が１つのモジュールに集約されている場合と比較して、半導体装置１０Ｃの汎用性が高まる。
【０２０３】
（実施形態５）
以下、実施形態５に係る半導体装置１０Ｄについて、図２１を用いて説明する。実施形態１と同様の構成については、同一の符号を付して説明を省略する。
【０２０４】
半導体装置１０Ｄは、実施形態１のモジュールＭ１、Ｍ２に代えて、複数（図２１では２つ）のモジュールＭ１７、Ｍ１８を備えている。モジュールＭ１７は、モジュールＭ１に温度検出素子Ｔ１を追加した構成である。温度検出素子Ｔ１は、モジュールＭ１７のパッケージＰ１（図１３参照）に収容されている。モジュールＭ１８は、モジュールＭ２に温度検出素子Ｔ２を追加した構成である。温度検出素子Ｔ２は、モジュールＭ１８のパッケージＰ１（図１３参照）に収容されている。
【０２０５】
各温度検出素子Ｔ１、Ｔ２は、例えば、サーミスタである。各温度検出素子Ｔ１、Ｔ２には、パッケージＰ１の外部に設けられた制御回路から電流が流される。制御回路は、温度検出素子Ｔ１により、モジュールＭ１７のパッケージＰ１内の温度を検出する。制御回路は、温度検出素子Ｔ２により、モジュールＭ１８のパッケージＰ１内の温度を検出する。
【０２０６】
各温度検出素子Ｔ１、Ｔ２は、パッケージＰ１内の温度が大きいほど抵抗値が小さくなる。そのため、各温度検出素子Ｔ１、Ｔ２に流れる電流は、パッケージＰ１内の温度が大きいほど大きくなる。制御回路は、各温度検出素子Ｔ１、Ｔ２に流れる電流を測定することで、各温度検出素子Ｔ１、Ｔ２が収容されたパッケージＰ１内の温度を検出する。
【０２０７】
温度検出素子Ｔ１、Ｔ２として、温度が大きいほど抵抗値が大きくなるサーミスタを用いてもよい。
【０２０８】
また、温度検出素子Ｔ１、Ｔ２として、サーミスタに代えて、例えば、サーモスイッチを用いてもよい。サーモスイッチを用いることで、パッケージＰ１内の温度が閾値以上であるか否かを検知できる。
【０２０９】
また、モジュールＭ１７、Ｍ１８のうち一方のみが温度検出素子を備えていてもよい、
また、実施形態２〜４における各モジュールも、温度検出素子を備えていてもよい。
【０２１０】
（実施形態５のまとめ）
以上説明した実施形態５から、以下の態様が開示されている。
【０２１１】
半導体装置１０Ｄでは、複数のモジュールＭ１７、Ｍ１８のうち少なくとも１つは、温度検出素子Ｔ１（又はＴ２）を含む。温度検出素子Ｔ１（又はＴ２）は、パッケージＰ１に収容されている。
【０２１２】
上記の構成によれば、温度検出素子Ｔ１（又はＴ２）を用いてパッケージＰ１内の温度を検出できる。
【０２１３】
（実施形態６）
以下、実施形態６に係る半導体装置１０Ｅについて、図２２を用いて説明する。実施形態１と同様の構成については、同一の符号を付して説明を省略する。
【０２１４】
半導体装置１０Ｅは、実施形態１のモジュールＭ１、Ｍ２に代えて、複数（図２２では２つ）のモジュールＭ１９、Ｍ２０を備えている。モジュールＭ１９は、モジュールＭ１に複数の抵抗器Ｒ１を追加した構成である。複数の抵抗器Ｒ１は、モジュールＭ１９のパッケージＰ１（図１３参照）に収容されている。モジュールＭ２０は、モジュールＭ２に複数の抵抗器Ｒ１を追加した構成である。複数の抵抗器Ｒ１は、モジュールＭ２０のパッケージＰ１に収容されている。各抵抗器Ｒ１は、ディスクリート部品であり、例えば、チップ抵抗である。
【０２１５】
各モジュールＭ１９、Ｍ２０は、抵抗器Ｒ１を１２個ずつ備えている。つまり、各モジュールＭ１９、Ｍ２０において、抵抗器Ｒ１は、各モジュールＭ１９、Ｍ２０に含まれるスイッチング素子と同数備えられている。
【０２１６】
複数（２４個）の抵抗器Ｒ１は、半導体装置１０Ｅの複数（２４個）のスイッチング素子と一対一で対応する。互いに対応する抵抗器Ｒ１とスイッチング素子とは、複数のモジュールＭ１９、Ｍ２０のうち同じモジュールに含まれる。各抵抗器Ｒ１は、対応するスイッチング素子と並列に接続されている。
【０２１７】
第１入力端ＩＮ１と第２入力端ＩＮ２との間に直流電圧が印加された場合に、抵抗器Ｒ１があることで、抵抗器Ｒ１と並列に接続されたスイッチング素子の電圧を安定化できる。また、半導体装置１０Ｅにサージ電圧が入力された場合に、抵抗器Ｒ１により、抵抗器Ｒ１と並列に接続されたスイッチング素子に印加される電圧が制限される。また、複数のスイッチング素子のうち一部のスイッチング素子が正常に動作しなくなった場合に、スイッチング素子と並列に接続された抵抗器Ｒ１により電流をバイパスできる。
【０２１８】
抵抗器Ｒ１の数は、１つ以上であればよい。少なくとも１つの抵抗器Ｒ１が、抵抗器Ｒ１と同じモジュールに含まれるスイッチング素子と並列に接続されていればよい。
【０２１９】
また、各スイッチング素子には、複数の抵抗器Ｒ１の直列回路、並列回路又は直並列回路が接続されていてもよい。
【０２２０】
また、抵抗器Ｒ１は、ディスクリート部品に限定されない。例えば、抵抗器Ｒ１として、半導体における不純物の拡散層を用いてもよい。拡散層は抵抗値を有するので、抵抗器Ｒ１として用いることが可能である。抵抗器Ｒ１としての拡散層は、スイッチング素子を構成する半導体に備えられていてもよいし、スイッチング素子とは別の半導体に備えられていてもよい、
また、実施形態２〜５における各モジュールも、抵抗器Ｒ１を備えていて、その抵抗器Ｒ１が抵抗器Ｒ１と同じモジュールに含まれるスイッチング素子と並列に接続されていてもよい。
【０２２１】
（実施形態６のまとめ）
以上説明した実施形態６から、以下の態様が開示されている。
【０２２２】
半導体装置１０Ｅでは、複数のモジュールのうち少なくとも１つは、少なくとも１つの抵抗器Ｒ１を含む。少なくとも１つの抵抗器Ｒ１は、パッケージＰ１に収容されている。複数の第１のスイッチング素子Ｓ５ａ〜Ｓ５ｄ、複数の第２のスイッチング素子Ｓ６ａ〜Ｓ６ｄ、複数の第３のスイッチング素子Ｓ７ａ〜Ｓ７ｄ、複数の第４のスイッチング素子Ｓ８ａ〜Ｓ８ｄ、複数の第５のスイッチング素子Ｓ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂ及び複数の第６のスイッチング素子Ｓ３ａ、Ｓ３ｂ、Ｓ４ａ、Ｓ４ｂのうち少なくとも１つには、少なくとも１つの抵抗器Ｒ１が並列に接続されている。
【０２２３】
上記の構成によれば、スイッチング素子に電圧が印加される場合に、抵抗器Ｒ１と並列に接続されたスイッチング素子の電圧を安定化できる。
【０２２４】
上述した各実施形態は、変形例も含めて、適宜組み合わせて実現されてもよい。
【符号の説明】
【０２２５】
１０、１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ  半導体装置
２１  第１の直列回路
２２  第２の直列回路
２３  第３の直列回路
２４  第４の直列回路
２５  第５の直列回路
２６  第６の直列回路
３１  第１の接続点
３２  第２の接続点
３３  第３の接続点
３４  第４の接続点
４１、４２、４３、４４  端
５１、５２、５３、５４、６１、６２、６３、６４、６５、６６、６７、６８  接続点
７  基板
ＦＣ１  フライングキャパシタ（第１のキャパシタ）
ＦＣ２  フライングキャパシタ（第２のキャパシタ）
ＦＣ３  フライングキャパシタ（第３のキャパシタ）
ＦＣ４  フライングキャパシタ（第４のキャパシタ）
Ｍ１、Ｍ２、……、Ｍ１６  モジュール
Ｐ１  パッケージ
Ｒ１  抵抗器
Ｓ５ａ、Ｓ５ｂ、Ｓ５ｃ、Ｓ５ｄ  第１のスイッチング素子
Ｓ６ａ、Ｓ６ｂ、Ｓ６ｃ、Ｓ６ｄ  第２のスイッチング素子
Ｓ７ａ、Ｓ７ｂ、Ｓ７ｃ、Ｓ７ｄ  第３のスイッチング素子
Ｓ８ａ、Ｓ８ｂ、Ｓ８ｃ、Ｓ８ｄ  第４のスイッチング素子
Ｓ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂ  第５のスイッチング素子
Ｓ３ａ、Ｓ３ｂ，Ｓ４ａ、Ｓ４ｂ  第６のスイッチング素子
Ｔ１、Ｔ２  温度検出素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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