(57)【要約】      （修正有）【課題】リセット動作の信頼性が低下しない半導体メモリ装置。【解決手段】半導体メモリ装置は，多階層化された第１〜４半導体メモリ１０１〜１０４を備えている。各半導体メモリは、クロスポイント型の半導体メモリであって，複数の相変化メモリ素子１１を有している。また，各半導体メモリは、並列に配列された複数のワード線ＷＬ１〜４と、これらのワード線に交差する方向に沿って延びている複数のビット線ＢＬ１〜４と、ワード線とビット線の交差の交差領域に配置された記憶部１２１〜４と，を備えている。複数のビット線もワード線と同様に並列に配列される。各半導体メモリにおいて、各メモリ素子１１は、対応するワード線と対応するビット線と、それぞれの交差領域に設けられた記憶部１２１〜４と、を備えている。【選択図】図１
2020150212.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に沿って延びた第１配線と、前記第１配線の上方に配置され前記第１方向に交差する第２方向に沿って延びた第２配線と、前記第１配線と前記第２配線との交差領域に配置され、相変化材料を含む第１記憶層を備えた第１メモリセルと、を備えた第１半導体メモリと、
前記第２配線の上方に配置され前記第２方向に沿って延びた第３配線と、前記第３配線の上方に配置され前記第１方向に沿って延びた第４配線と、前記第３配線と前記第４配線との交差領域に配置され、相変化材料を含む第２記憶層を備えた第２メモリセルと、を備えた第２半導体メモリと、
前記第１メモリセルの側部に形成された第１絶縁膜と、
前記第２メモリセルの側部に形成された第２絶縁膜と、
を備え、
前記第１絶縁膜および前記第２絶縁膜の一方が他方よりも断熱性の高い材料を含む、半導体メモリ装置。
【請求項２】
前記断熱性の高い材料は、ポーラスシリコン、窒化シリコン、またはカーボンのいずれか１つを含む請求項１記載の半導体メモリ装置。
【請求項３】
第１方向に沿って延びた第１配線と、前記第１配線の上方に配置され前記第１方向に交差する第２方向に沿って延びた第２配線と、前記第１配線と前記第２配線との交差領域に配置され、相変化材料を含む第１記憶層を備えた第１メモリセルと、を備えた第１半導体メモリと、
前記第２配線の上方に配置され前記第２方向に沿って延びた第３配線と、前記第３配線の上方に配置され前記第１方向に沿って延びた第４配線と、前記第３配線と前記第４配線との交差領域に配置され、相変化材料を含む第２記憶層を備えた第２メモリセルと、を備えた第２半導体メモリと、
を備え、
前記第２方向における前記第１記憶層の長さおよび前記第２方向における前記第２記憶層の長さは、一方が他方よりも短い、半導体メモリ装置。
【請求項４】
第１方向に沿って延びた第１配線と、前記第１配線の上方に配置され前記第１方向に交差する第２方向に沿って延びた第２配線と、前記第１配線と前記第２配線との交差領域に配置され、相変化材料を含む第１記憶層を備えた第１メモリセルと、を備えた第１半導体メモリと、
前記第２配線の上方に配置され前記第２方向に沿って延びた第３配線と、前記第３配線の上方に配置され前記第１方向に沿って延びた第４配線と、前記第３配線と前記第４配線との交差領域に配置され、相変化材料を含む第２記憶層を備えた第２メモリセルと、を備えた第２半導体メモリと、
を備え、
前記第２方向における前記第１配線の長さおよび前記第２方向における前記第４配線の長さは、一方が他方よりも長い、半導体メモリ装置。
【請求項５】
第１方向に沿って延びた第１配線と、前記第１配線の上方に配置され前記第１方向に交差する第２方向に沿って延びた第２配線と、前記第１配線と前記第２配線との交差領域に配置され、相変化材料を含む第１記憶層を備えた第１メモリセルと、を備えた第１半導体メモリと、
前記第２配線の上方に配置され前記第２方向に沿って延びた第３配線と、前記第３配線の上方に配置され前記第１方向に沿って延びた第４配線と、前記第３配線と前記第４配線との交差領域に配置され、相変化材料を含む第２記憶層を備えた第２メモリセルと、を備えた第２半導体メモリと、
を備え、
前記第１方向および前記第２方向を含む平面に交差する第３方向における前記第１配線の長さおよび前記第３方向における前記第４配線の長さは、一方が他方よりも長い、半導体メモリ装置。
【請求項６】
前記第１メモリセルおよび第２メモリセルの少なくとも一方は、前記一方のメモリセルを選択するスイッチング素子と、前記記憶層の側部に配置された断熱層と、を更に備えた請求項１乃至５のいずれかに記載の半導体メモリ装置。
【請求項７】
前記第１記憶層および前記第２記憶層の少なくともいずれかは、カルコゲナイドを含む、請求項１乃至６のいずかに記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、相変化メモリ素子を備えた半導体メモリ装置に関する。
【背景技術】
【０００２】
交差する配線の交差領域に、記憶層として相変化材料（ＰＣＭ（Phase-Change Material））を用いた相変化メモリ素子（以下、ＰＣＭ素子とも云う）が設けられたクロスポイント型の半導体メモリが知られている。
【０００３】
この半導体メモリを多階層化して高集積化する場合、最下階層および最上階層のＰＣＭ素子の動作の信頼性が低下するという問題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許明細書第７９１９７６７号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態は、高集積化してもＰＣＭ素子の動作の信頼性が低下するのを抑制することのできる半導体メモリ装置を提供する。
【課題を解決するための手段】
【０００６】
本実施形態の半導体メモリ装置は、第１方向に沿って延びた第１配線と、前記第１配線の上方に配置され前記第１方向に交差する第２方向に沿って延びた第２配線と、前記第１配線と前記第２配線との交差領域に配置され、相変化材料を含む第１記憶層を備えた第１メモリセルと、を備えた第１半導体メモリと、前記第２配線の上方に配置され前記第２方向に沿って延びた第３配線と、前記第３配線の上方に配置され前記第１方向に沿って延びた第４配線と、前記第３配線と前記第４配線との交差領域に配置され、相変化材料を含む第２記憶層を備えた第２メモリセルと、を備えた第２半導体メモリと、前記第１メモリセルの側部に形成された第１絶縁膜と、前記第２メモリセルの側部に形成された第２絶縁膜と、を備え、前記第１絶縁膜および前記第２絶縁膜の一方が他方よりも断熱性の高い材料を含む。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態による半導体メモリ装置を示す断面図。
【図２】各実施形態の半導体メモリ装置を示す回路図。
【図３Ａ】各実施形態におけるメモリセルを示す断面図。
【図３Ｂ】メモリセルの変形例を示す断面図。
【図４】比較例の半導体メモリ装置を示す断面図。
【図５】図５Ａ乃至５Ｆは、第１実施形態の半導体メモリ装置の一製造方法を示す断面図。
【図６】第２実施形態による半導体メモリ装置を示す断面図。
【図７Ａ】第２実施形態の半導体メモリ装置の一製造方法を示す断面図。
【図７Ｂ】第２実施形態の半導体メモリ装置の一変形例を示す断面図。
【図８】第３実施形態による半導体メモリ装置を示す断面図。
【図９】第４実施形態による半導体メモリ装置を示す断面図。
【発明を実施するための形態】
【０００８】
本発明による一実施形態の半導体メモリ装置は、第１方向に沿って延びた第１配線と、前記第１配線の上方に配置され前記第１方向に交差する第２方向に沿って延びた第２配線と、前記第１配線と前記第２配線との交差領域に配置され、相変化材料を含む第１記憶層を備えた第１メモリセルと、を備えた第１半導体メモリと、前記第２配線の上方に配置され前記第２方向に沿って延びた第３配線と、前記第３配線の上方に配置され前記第１方向に沿って延びた第４配線と、前記第３配線と前記第４配線との交差領域に配置され、相変化材料を含む第２記憶層を備えた第２メモリセルと、を備えた第２半導体メモリと、
前記第１メモリセルの側部に形成された第１絶縁膜と、前記第２メモリセルの側部に形成された第２絶縁膜と、を備え、前記第１絶縁膜および前記第２絶縁膜の一方が他方よりも断熱性の高い材料を含む。
【０００９】
（第１実施形態）
第１実施形態による半導体メモリ装置の断面を図１に示す。この第１実施形態の半導体メモリ装置は、多階層化された第１乃至第４半導体メモリ１０１〜１０４を備えている。各半導体メモリ１０ｉ（ｉ＝１，・・・，４）は、クロスポイント型の半導体メモリであって、複数の相変化メモリ素子（以下、メモリセルとも云う）１１を有している。また、各半導体メモリ１０ｉ（ｉ＝１，・・・，４）は、並列に配列された複数（図では１０個）のワード線ＷＬｉと、これらのワード線ＷＬｉに交差する方向に沿って延びている複数のビット線ＢＬｉと、ワード線ＷＬｉとビット線ＢＬｉの交差領域に配置された記憶部１２ｉと、を備えている。複数のビット線ＢＬｉ（ｉ＝１，・・・，４）もワード線ＷＬｉと同様に並列に配列される。すなわち、各半導体メモリ１０ｉ（ｉ＝１，・・・，４）において、各メモリセル１１は、対応するワード線ＷＬｉと、対応するビット線ＢＬｉと、上記ワード線ＷＬｉと、上記ビット線ＢＬｉとの交差領域に設けられた記憶部１２ｉと、を備えている。したがって、図２においては、各半導体メモリ１０ｉ（ｉ＝１，・・・，４）は、１０個のメモリセル１１を備えている。
【００１０】
第１半導体メモリ１０１の各ワード線ＷＬ１は、第１方向（ｘ方向）沿って延びており、これらのワード線ＷＬ１上に記憶部１２１が配置され、この記憶部１２１上にビット線ＢＬ１が配置されている。複数のビット線ＢＬ１はそれぞれ、上記第１方向に交差する第２方向（ｙ方向）に沿って延びており、図２では１本しか表示されていない。複数のワード線ＷＬ１の間には、図示しない層間絶縁膜（例えば酸化シリコン）が配置されている。複数の記憶部１２１の間には、上記層間絶縁膜の材料よりも断熱性の高い材料からなる絶縁膜１３ａが配置されている。また、複数のビット線ＢＬ１の間には、図示しない層間絶縁膜が配置されている。この層間絶縁膜は、絶縁膜１３ａよりも断熱性が低い材料から構成される。
【００１１】
第１半導体メモリ１０１の各ビット線ＢＬ１上に上記第２方向に沿って第２半導体メモリの１０２のビット線ＢＬ２が配列される。これらのビット線ＢＬ２は、複数のビット線ＢＬ１と同様に並列に配列される。第２半導体メモリ１０２の各ビット線ＢＬ２上に記憶部１２２が配置される。各記憶部１２２上に第２半導体メモリ１０２のワード線ＷＬ２が配置される。これらのワード線ＷＬ２は、複数のワード線ＷＬ１と同様に、上記第１方向に沿って配列される。複数のビット線ＢＬ２の間、複数の記憶部１２２の間、および複数のワード線ＷＬ２の間には、図示しない層間絶縁膜が配置される。
【００１２】
第２半導体メモリ１０２の各ワード線ＷＬ２上に第３半導体メモリ１０３のワード線ＷＬ３が配置される。これらのワード線ＷＬ３はそれぞれ、第２半導体メモリ１０２のワード線ＷＬ２と同様に上記第１方向に沿って延びている。また、これらのワード線ＷＬ３上に第３半導体メモリ１０３の記憶部１２３が配置される。この記憶部１２３上に第３半導体メモリ１０３のビット線ＢＬ３が配置され、このビット線ＢＬ３は上記第２方向に沿って延びている。複数のワード線ＷＬ３の間、複数の記憶部１２３の間、および複数のビット線ＢＬ３の間には、図示しない層間絶縁膜が配置される。
【００１３】
第３半導体メモリ１０３の各ビット線ＢＬ３上に第４半導体メモリ１０４のビット線ＢＬ４が配置される。これらのビット線ＢＬ４はそれぞれ、複数のビット線ＢＬ１と同様に上記第２方向に沿って延びている。第４半導体メモリ１０４の各ビット線ＢＬ４上に記憶部１２４が配置される。各記憶部１２４上に第４半導体メモリ１０４のワード線ＷＬ４が配置される。これらのワード線ＷＬ４はそれぞれ、複数のワード線ＷＬ１と同様に、上記第１方向に沿って延びている。複数のビット線ＢＬ４の間に図示しない層間絶縁膜が配置される。複数の記憶部１２４の間に、上記層間絶縁膜の材料よりも断熱性の高い材料からなる絶縁膜１３ｂが配置されている。また、複数のワード線ＷＬ４の間に図示しない層間絶縁膜が配置される。この層間絶縁膜は絶縁膜１３ｂよりも断熱性が低い材料から構成される。
【００１４】
このように、第１実施形態および以下に説明する他の実施形態の半導体メモリ装置は、第１乃至第４半導体メモリ１０１〜１０４が、第１方向および第２方向に交差する第３方向（ｚ方向）に沿って積層される。
【００１５】
また、各半導体メモリ１０ｉ（ｉ＝１，２，３，４）においては、図２に示すように、複数のワード線ＷＬｉはドライバ１００Ａに接続され、複数のビット線ＢＬｉはドライバ１００Ｂに接続される。ドライバ１００Ａおよびドライバ１００Ｂは、制御回路１１０に接続される。ドライバ１００Ａは、制御回路１１０からの指令に基づいて複数のワード線ＷＬｉのうちの１つのワード線を選択し、この選択したワード線に書き込み電圧を印加する。ドライバ１００Ｂは、制御回路１１０からの指令に基づいて複数のビット線ＢＬｉのうちの１つのビット線を選択し、この選択したビット線に書き込み電圧を印加する。各ワード線ＷＬｉと各ビット線ＢＬｉとの交差領域にメモリセル１１が配置され、このメモリセル１１は、一端が対応するワード線ＷＬｉに接続され、他端が対応するビット線ＢＬｉに接続される。ドライバ１００Ａおよびドライバ１００Ｂは、各半導体メモリ１０ｉ（ｉ＝１，２，３，４）に設けられてもよいが、全ての半導体メモリ１０１〜１０４に共通に設けられてもよい。
【００１６】
第１実施形態および以下の第２乃至第４実施形態のいずれかの半導体メモリ装置において、各半導体メモリ１０１〜１０４に用いられるメモリセル１１は、図３Ａに示す構造を備えている。このメモリセル１１は、対応するワード線ＷＬｉ（ｉ＝１，２，３，４）と対応するビット線ＢＬｉとの間に記憶部１２ｉが設けられ、この記憶部１２ｉは、スイッチング素子１２ａｉと記憶層１２ｂｉとが積層された構造を有している。図３Ａに示す例では、スイッチング素子１２ａｉがワード線ＷＬｉ側に設けられ、記憶層１２ｂｉがビット線ＢＬｉ側に設けられているが、スイッチング素子１２ａｉがビット線ＢＬｉ側に設けられ、記憶層１２ｂｉがワード線ＷＬｉ側に設けられていてもよい。
【００１７】
スイッチング素子１２ａｉは、図３Ａに示すメモリセル１１が選択されたとき、選択されない他のメモリセル１１にワード線ＷＬｉまたはビット線ＢＬｉを介して書き込み電流が回り込まないようにする機能を有している。すなわち、スイッチング素子１２ａｉはメモリセルを選択するために用いられる。また、このスイッチング素子１２ａｉは、例えばＡｓＧｅＴｅＳｉＮまたはＳｉＴｅが用いられる。
【００１８】
記憶層１２ｂｉは、結晶相とアモルファス相との間で相変化する相変化材料を備えている。この相変化材料は、例えば１つの例としてカルコゲナイド合金（例えば、ＧｅＳｂＴｅ合金）を備えている。すなわち、カルコゲナイド合金はカルコゲナイドを含む、また、他の例として、ＡｓＳｂＴｅ合金、ＴａＳｂＴｅ合金、ＮｂＳｂＴｅ合金、ＶＳｂＴｅ合金、ＮｂＳｂＳｅ合金、ＶＳｂＳｅ合金、ＷＳｂＴｅ合金、ＭｏＳｂＴｅ合金、ＣｒＳｂＴｅ合金、ＷＳｂＳｅ合金、ＭｏＳｂＳｅ合金、ＣｒＳｂＳｅ合金、またはＳｎＳｂＴｅ合金が用いられる。この相変化材料は、熱して溶解させた後、緩冷（徐冷）した場合に結晶相になって抵抗値が低く、急冷した場合にアモルファス相になって抵抗値が高くなる。したがって、メモリセルの対応するワード線ＷＬｉと対応するビット線ＢＬｉ間に電圧を印加して記憶部１２ｉを熱し、その後、上記電圧の降下速度を速くすれば記憶部１２ｉの相変化材料は急冷されてアモルファス相になって高抵抗状態になる。また、熱した後に、上記電圧の降下速度を遅くすれば、記憶部１２ｉの相変化材料は徐冷されて結晶状態になって低抵抗状態となる。
【００１９】
なお、層間絶縁膜の材料よりも断熱性の高い材料からなる絶縁層１３ａ、１３ｂは、例えばポーラスシリコン、窒化シリコン、またはカーボンのいずれか１つを含んでいる。
【００２０】
なお、ワード線ＷＬｉ（ｉ＝１，２，３，４）およびビット線ＢＬｉとしては、例えばＷが用いられる。また、ワード線ＷＬｉ（ｉ＝１，２，３，４）およびビット線ＢＬｉとしては、Ｗ／Ｒｕ／Ｍｏの積層構造を用いてよい。
【００２１】
このように構成された第１実施形態の半導体メモリ装置においては、最下階層の半導体メモリ１０１のメモリセル１１および最上階層の半導体メモリ１０４のメモリセル１１の少なくとも記憶層１２ｂ１および記憶層１２ｂ４の側面は断熱性の高い絶縁膜１３ａおよび絶縁膜１３ｂによって覆われている。このため、最下階層の半導体メモリ１０１または最上階層の半導体メモリ１０４のメモリセル１１に他の階層の半導体メモリのメモリセルと同様の書き込み電圧を印加した場合、記憶層から層間絶縁膜に逃げる熱が少なくなる。すなわち、最下階層の半導体メモリ１０１のメモリセル１１および最上階層の半導体メモリ１０４のメモリセル１１は、リセット電流が低減することが可能となり、リセット動作を行うことが可能となる。したがって、第１実施形態によれば、高集積化してもリセット動作の信頼性を低下するのを抑制することが可能な半導体メモリ装置を提供することができる。このため、ドライバによって書き込まれるメモリセルの個数を大きくすることが可能となり、同一階層に設けられる半導体メモリのメモリセルの個数が増加することができる。
【００２２】
（変形例）
図３Ｂにメモリセル１１の変形例を示す。この変形例のメモリセル１１は、第１実施形態および以下の第２乃至第４実施形態のいずれかの半導体メモリ装置において、半導体メモリ１０１〜１０４のメモリセルとして用いられる。この図３Ｂに示すメモリセル１１は、図３Ａに示すメモリセルにおいて、少なくとも記憶層１２ｂｉ（ｉ＝１，２，３，４）の側面を覆うように断熱層１２ｃが設けられている。この断熱層１２ｃは、中間階層の半導体メモリ１０２、１０３の層間絶縁膜よりも断熱性が高い材料から構成される。メモリセル１１間には断熱層１２ｃよりも断熱性の低い層間絶縁膜が設けられる。断熱層１２ｃは、スイッチング素子１２ａ１、１２ａ４の側面を覆うように設けられてもよい。
【００２３】
この図３Ｂに示すメモリセル１１を中間階層の半導体メモリ１０２、１０３のメモリセル１１に用いた場合、最下階層および最上階層の半導体メモリ１０１、１０４のメモリセル間に、図１に示す第１実施形態と同様に、メモリセル１１の周囲（側部）に断熱性の高い材料の絶縁膜１３ａ、１３ｂが設けられる。
【００２４】
また、最下階層および最上階層の半導体メモリ１０１、１０４のメモリセル１１として、図３Ｂに示すメモリセル１１を用いることも可能である。この場合は、中間階層の半導体メモリ１０２、１０３のメモリセル１１間には、図３Ｂに示すメモリセル１１を設けず、第１実施形態と同様に断熱性の低い層間絶縁膜が設けられる。半導体メモリ１０２、１０３のメモリセル１１間にも図３Ｂに示すメモリセル１１を設けることも可能であるが、この場合は、半導体メモリ１０１、１０４のメモリセル１１における断熱層１２ｃのｙ方向の膜厚は、半導体メモリ１０２、１０３のメモリセル１１の断熱層１２ｃのｙ方向の膜厚よりも厚くなる。
【００２５】
本変形例においても、高集積化してもリセット動作の信頼性を低下するのを抑制することが可能な半導体メモリ装置を提供することができる。
【００２６】
（比較例）
次に、比較例による半導体メモリ装置を図４に示す。この比較例の半導体メモリ装置は、図１に示す第１実施形態の半導体メモリ装置において、最下階層および最上階層の半導体メモリ１０１、１０４において、メモリセル１１の周囲（側部）に配置した断熱性の高い絶縁膜１３ａ、１３ｂの代わりに、中間階層のメモリセル１１の周囲に配置された層間絶縁膜と同じ材料、すなわち絶縁膜１３ａ、１３ｂよりも断熱性の低い絶縁膜を配置した構成を有している。
【００２７】
この比較例の半導体メモリ装置においては、第１半導体メモリ１０１のビット線ＢＬ１と、第２半導体メモリ１０２のビット線ＢＬ２が重なって配置され、第２半導体メモリ１０２のワード線ＷＬ２と第３半導体メモリ１０３のワード線ＷＬ３が重なって配置され、第３半導体メモリ１０３のビット線ＢＬ３と第４半導体メモリ１０４のビット線ＢＬ４が重なって配置されている。しかし、最下階層と最上階層の半導体メモリの最下層の配線（図４では、ワード線ＷＬ１）および最上層の配線（図４では、ワード線ＷＬ４）は、その他の重なっている配線、例えば第１半導体メモリ１０１のビット線ＢＬ１と第２半導体メモリ１０２のビット線ＢＬ２に比べて、他の配線と重なっておらず、厚さが薄くなっている。このため、対応するメモリセル１１に、書き込み電圧を印加した場合に、配線抵抗が高い。
【００２８】
したがって、最下階層の半導体メモリ１０１と最上階層の半導体メモリ１０４のメモリセル１１のリセット動作、すなわち、低抵抗状態（結晶状態）から高抵抗状態（アモルファス状態）にする動作が他の階層の半導体メモリ１０２、１０３のメモリセルに比べて、対応するビット線と対応するワード線に同じ書き込み電圧を与えても対応する記憶部１２ｉに供給される書き込み電流が小さくなり、リセット動作が正常に行われない。このため、書き込み回路（ドライバ）によって書き込まれるメモリセルの個数を大きくすることができなくなり、同一階層に設けられる半導体メモリのメモリセルの個数が制限される。
【００２９】
（第１実施形態の半導体メモリ装置の製造方法）
次に、第１実施形態の半導体メモリ装置の製造方法について図５Ａ乃至５Ｆを参照して説明する。
【００３０】
図５Ａに示すように、半導体層２００上に配線材料層２０２を形成し、この配線材料層２０２上にメモリセル材料層２０４を形成する。その後、メモリセル材料層２０４上に第１方向（ｘ方向）に沿って延びたラインアンドスペース形状のマスク２０５を形成する。このマスク２０５は例えば感光樹脂からなっており、リソグラフィー技術を用いて形成される。
【００３１】
次に、マスク２０５を用いてメモリセル材料層２０４に例えばＲＩＥ(Reactive Ion etching)を行い、第１方向（ｘ方向）に沿って延びたライン状のパターン２０４ａを形成する。その後、上記マスク２０５を用いて配線材料層２０２にＲＩＥを行い、第１方向に沿って延びたライン状の配線２０２ａを形成する（図５Ｂ）。この配線２０２ａが例えば図１に示すワード線ＷＬ１となる。
【００３２】
続いて、図５Ｃに示すように、マスク２０５を除去した後、層間絶縁膜となる絶縁材料２０６を配線２０２ａの側部が覆われるように形成し、その後、この絶縁材料２０６よりも断熱性の高い材料からなる絶縁膜２０８を、パターン２０４ａの側部を埋め込むとともにパターン２０４ａの上面を覆うように形成する。その後、ＣＭＰ(Chemical Mechanical Polishing)を用いて絶縁膜２０８を平坦化し、パターン２０４ａの上面を露出させる。
【００３３】
次に、図５Ｄに示すように、パターン２０４ａを覆うように配線材料層２１０を形成し、この配線材料層２１０上に例えば感光樹脂からなるマスク２１１を形成する。このマスク２１３は、第２方向（ｙ方向）に沿って延びたラインアンドスペース形状を有している。続いて、このマスク２１１を用いて配線材料層２１０をパターニングし、配線２１０ａを形成する。配線２１０ａは例えば図１に示すビット線ＢＬ１となる。
【００３４】
その後、上記マスク２１１を用いてパターン２０４ａをパターニングし、メモリセル１１を形成する。続いて、メモリセル１１の第１方向に交差する側面を覆うように、絶縁材料２０６よりも断熱性の高い材料からなる絶縁膜を形成する。その後、マスク２１１を除去し、配線２１０ａ間を埋め込むとともに配線２１０ａの上面を覆うように、図示しない層間絶縁膜を形成する。この層間絶縁膜を、ＣＭＰを用いて平坦化し、配線２１０ａの上面を露出させる。
【００３５】
次に、図５Ｅに示すように、配線２１０ａおよび上記層間絶縁膜を覆うように配線材料層２１２を形成し、その後、メモリセル材料層２１４を形成する。このメモリセル材料層２１４上にマスク２１５を形成する。このマスク２１５は第２方向（ｙ方向）に沿って延びたラインアンドスペース形状を有し、配線２１０ａに重なるように形成される。このマスク２１５を用いて、メモリセル材料層２１４をパターニングし、パターン２１４ａを形成する。このパターン２１４ａは、第２方向（ｙ方向）に沿って延びたラインアンドスペース形状を有している。さらに、配線材料層２１２をパターニングし、配線２１２ａを形成する。
【００３６】
その後、マスク２１５を除去し、配線２１２ａ間およびパターン２１４ａ間を埋め込むとともにパターン２１４ａ上を覆うように図示しない層間絶縁膜を形成する。続いて、上記層間絶縁膜を、ＣＭＰを用いて平坦化し、パターン２１４ａの上面を露出させる。
【００３７】
次に、図５Ｆに示すように、上記図示しない層間絶縁膜およびパターン２１４ａ上に配線材料層２１６を形成し、この配線材料層２１６上にマスク２１８を形成する。このマスク２１６は、第１方向に沿って延びたラインアンドスペース形状を有し、配線２０２ａに重なるように形成される。このマスク２１８を用いて、配線材料層２１６およびパターン２１４ａをパタ−ニングし、配線２１６ａおよびメモリセル１１を形成する。配線２１６ａは図１に示すワード線ＷＬ２となる。その後、マスク２１８を除去し、配線２１６ａ間およびメモリセル１１間を埋め込むとともにメモリセル１１上を覆うように図示しない層間絶縁膜を形成する。この層間絶縁膜を、ＣＭＰを用いて平坦化し、メモリセル１１の上面を露出する。
【００３８】
続いて、図５Ａ乃至５Ｆに示す工程を繰り返すことにより、半導体メモリ装置が完成する。このとき、図５Ｃに示す工程において、断熱性の高い絶縁膜２０８を形成する代わりに断熱性の低い層間絶縁膜２０６を形成する。また、最上階層の半導体メモリのメモリセルの側部に層間絶縁膜２０６よりも断熱性の高い絶縁膜２０８を形成する。
【００３９】
（第２実施形態）
第２実施形態による半導体メモリ装置を図６に示す。この第２実施形態の半導体メモリ装置は、図２に示す第１実施形態の半導体メモリ装置において、第１半導体メモリ１０１から断熱性の高い絶縁膜１３ａを削除するとともに第４半導体メモリ１０４から断熱性の高い絶縁膜１３ｂを削除し、かつ記憶部１２１および記憶部１２４をそれぞれ記憶部１２Ａ１および記憶部１２Ａ４に置き換えた構成を有している。
【００４０】
第１半導体メモリ１０１の記憶部１２Ａ１および第４半導体メモリ１０４の記憶部１２Ａ４はそれぞれ、図４に示す記憶部１２ｉに比べて、記憶層１２ｂｉの幅が狭く、すなわち第２方向（ｙ方向）の長さが小さくなっている。このため、他の半導体メモリ１０２，１０３の記憶層１２ｂｉに比べて全体の体積が小さく、第１半導体メモリ１０１および第４半導体メモリ１０４のそれぞれの記憶層１２ｂｉのリセット電流を小さくすることが可能となり、半導体メモリ１０２、１０３の場合と同じ書き込み電圧を印加してもリセット動作を正常に行うことができる。すなわち、リセット動作の信頼性を高くすることができる。
【００４１】
次に、第２実施形態の半導体メモリ装置の製造方法について図７Ａを参照して説明する。図５Ａおよび図５Ｂに示す工程まで、第１実施形態の半導体メモリ装置と同じ工程を行う。その後、図７Ａに示すように、パターン２０４ａに対して、積層方向（ｚ方向）に対して傾いた方向からイオンビームを照射し、パターン２０４ａのスリミングを行う。なお、スリミングは、パターン２０４ａの第２方向（ｙ方向）の長さが小さくなるように行ったが、パターン２０４ａの第１方向（ｘ方向）の長さが小さくなるように行ってもよい。また、パターン２０４ａの第１方向および第２方向の長さがそれぞれ小さくなるように行ってもよい。
【００４２】
その後、図５Ｃ乃至図５Ｆで説明した工程を行い、その後、図５Ａ乃至図５Ｆに示す工程を繰り返す。このとき、図５Ｃに示す工程において、絶縁膜２０８を形成する代わりに層間絶縁膜２０６を形成する。また、最上階層の半導体メモリのメモリセルにスリミングを行う。
【００４３】
なお、第２実施形態において、図７Ｂに示すように、記憶層１２ｂｉとなるパターン２０４ａは、下面から上面に向かって第２方向の長さが小さくなるテーパ形状を有していてもよい。すなわち、記憶層１２ｂｉとなるパターン２０４ａは、ｘ―ｙ平面で切断した断面の面積が下面から上面に向かって小さくなるテーパ形状を有していてもよい。また、記憶層１２ｂｉとなるパターン２０４ａは、第２方向の下面の長さが第２方向の上面の長さよりも長くてもよい。また、記憶層１２ｂｉとなるパターン２０４ａは、下面の面積が上面の面積よりも広くてもよい。
【００４４】
（第３実施形態）
第３実施形態による半導体メモリ装置を図８に示す。この第３実施形態の半導体メモリ装置は、図２に示す第１実施形態の半導体メモリ装置において、第１半導体メモリ１０１から断熱性の高い絶縁膜１３ａを削除するとともに第４半導体メモリ１０４から断熱性の高い絶縁膜１３ｂを削除し、かつ第１半導体メモリ１０１のワード線ＷＬ１をワード線ＷＬａ１に置き換えるとともに記憶部１２１を記憶部１２Ｂ１に置き換え、第４半導体メモリ１０４のワード線ＷＬ４をワード線ＷＬａ４に置き換えるとともに記憶部１２４を記憶部１２Ｂ４に置き換えた構成を有している。
【００４５】
ワード線ＷＬａ１およびワード線ＷＬａ４は、ワード線ＷＬ２およびワード線ＷＬ３に比べて幅が広く、すなわち第２方向（ｙ方向）の長さが長く、かつ膜厚が厚く、すなわち第３方向（ｚ方向）の長さが長くなっている。また、記憶部１２Ｂ１および記憶部１２Ｂ４は、記憶部１２２および記憶部１２３に比べて第２方向（ｙ方向）の長さが長くなっている。なお、記憶部１２Ｂ１および記憶部１２Ｂ４の第２方向（ｙ方向）の長さはそれぞれ、ワード線ＷＬａ１およびワード線ＷＬａ４の第２方向（ｙ方向）の長さと同じになっている。これは、記憶部１２Ｂ１、１２Ｂ４とワード線ＷＬａ１、ＷＬａ４がそれぞれ同じマスクを用いて加工（パターニング）されるからであり、同じ長さである必要はない。
【００４６】
第３実施形態においては、ワード線ＷＬａ１およびワード線ＷＬａ４は、ワード線ＷＬ２、ＷＬ３に比べて第２方向（ｙ方向）の長さが長くかつ第３方向（ｚ方向）の長さが長くなっている。このため、図１に示す半導体メモリ装置に比べて配線抵抗の低減を図ることが可能となり、第１半導体メモリ１０１および第４半導体メモリ１０４のメモリセル１１のリセット電流は第２および第３半導体メモリ１０２、１０３に比べて増加するが、リセット動作が安定し、リセット動作の信頼性を高くすることができる。なお、第３実施形態においては、ワード線ＷＬａ１およびワード線ＷＬａ４は、ワード線ＷＬ２、ＷＬ３に比べて第２方向（ｙ方向）および第３方向（ｚ方向）の長さを共に長くしたが、第２方向（ｙ方向）の長さを長くし、第３方向（ｚ方向）の長さを長くしなくてもよい。
【００４７】
なお、ワード線ＷＬａ１およびワード線ＷＬａ４は、ワード線ＷＬ２、ＷＬ３の第２方向（ｙ方向）の長さおよび第３方向（ｚ方向）の長さを同じにして、ワード線ＷＬ２、ＷＬ３の電気伝導率の高い材料を用いて形成しても同様に効果を得ることができる。
【００４８】
また、図８に示す第３実施形態においては、ワード線ＷＬ２とワード線ＷＬ３は、位置ズレが生じているが一部が重なっていればよい。これは、ワード線ＷＬ２を形成するマスクとワード線ＷＬ３を形成するマスクとの間に位置ずれが生じたためである。
【００４９】
（第４実施形態）
第４実施形態による半導体メモリ装置を図９に示す。この第４実施形態の半導体メモリ装置は、図２に示す第１実施形態の半導体メモリ装置において、第１半導体メモリ１０１から断熱性の高い絶縁膜１３ａを削除するとともに第４半導体メモリ１０４から断熱性の高い絶縁膜１３ｂを削除し、かつ第１半導体メモリ１０１のワード線ＷＬ１をワード線ＷＬｂ１に置き換えるとともに、第４半導体メモリ１０４のワード線ＷＬ４をワード線ＷＬｂ４に置き換えた構成を有している。
【００５０】
ワード線ＷＬｂ１およびワード線ＷＬｂ４は、第３方向の長さ（ｚ方向）がワード線ＷＬ２およびワード線ＷＬ３の第３方向（ｚ方向）の長さのよりも長く、例えば２倍の長さを有している。したがって、ワード線ＷＬｂ１およびワード線ＷＬｂ４の形成はそれぞれ、ワード線ＷＬ２またはワード線ＷＬ３の形成工程と同じ工程を２回繰り返して行う。
【００５１】
第４実施形態においては、ワード線ＷＬｂ１およびワード線ＷＬｂ４は、ワード線ＷＬ２、ＷＬ３に比べて第３方向（ｚ方向）の長さが長くなっている。このため、図１に示す半導体メモリ装置に比べて配線抵抗の低減を図ることが可能となる。これにより、リセット動作が安定し、リセット動作の信頼性が高くすることができる。
【００５２】
なお、ワード線ＷＬｂ１およびワード線ＷＬｂ４は、ワード線ＷＬ２、ＷＬ３の第３方向（ｚ方向）の長さと同じにして、ワード線ＷＬ２、ＷＬ３の電気伝導率の高い材料を用いて形成しても同様の効果を得ることができる。
【００５３】
以上説明したように、第１乃至第４実施形態のいずれかの半導体メモリ装置は、リセット動作の信頼性を高くすることができる。
【００５４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５５】
１０１〜１０４・・・半導体メモリ、１１・・・メモリセル、１２１〜１２４・・・記憶部、１２Ａ１，１２Ａ４・・・記憶部、１２Ｂ１，１２Ｂ４・・・記憶部、１２ａｉ（ｉ＝１，２，３、４）・・・スイッチング素子、１２ｂｉ（ｉ＝１，２，３，４）・・・記憶層、１２ｃ・・・断熱層、１３ａ，１３ｂ・・・絶縁膜、１００Ａ，１００Ｂ・・・ドライバ、１１０・・・制御回路、ＢＬ１〜ＢＬ４・・・ビット線、ＷＬ１〜ＷＬ４・・・ワード線、ＷＬａ１，ＷＬａ４・・・ワード線、ＷＬｂ１，ＷＬｂ４・・・ワード線、２００・・・半導体層、２０２・・・配線材料層、２０２ａ・・・配線、２０４・・・メモリセル材料層、２０４ａ・・・パターン、２０５・・・マスク、２０６・・・層間絶縁膜、２０８・・・絶縁膜、２１０・・・配線材料層、２１０ａ・・・配線、２１１・・・マスク、２１２・・・配線材料層、２１２ａ・・・配線、２１４・・・メモリセル材料層、２１４ａ・・・パターン、２１５・・マスク、２１６・・・配線材料膜、２１８・・・マスク、２１９・・・層間絶縁膜
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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