(57)【要約】【課題】狭いパルスを生成可能であるとともに、回路の動作状態を検証可能なパルス発生器を提供する。【解決手段】セットパルス発生器２１０は、第１制御コードＤＨに応じたタイミングにエッジを有するセットパルスＳＥＴを発生する。リセットパルス発生器２２０は、第２制御コードＤＬに応じたタイミングにエッジを有するリセットパルスＲＳＴを発生する。位相周波数検出器２４０は、セットパルスＳＥＴとリセットパルスＲＳＴを受け、アップパルスＵＰおよびダウンパルスＤＮを生成する。論理ゲート２５０は、アップパルスＵＰおよびダウンパルスＤＮを受け、それらを論理演算して出力パルスＳＯＵＴを生成する。符号判定回路２６０は、アップパルスＵＰのエッジがダウンパルスＤＮのエッジより早く現れるとき第１レベル、遅く現れるとき第２レベルとなる符号信号ＳＩＧＮを生成する。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１制御コードに応じたタイミングにエッジを有するセットパルスを発生するセットパルス発生器と、
第２制御コードに応じたタイミングにエッジを有するリセットパルスを発生するリセットパルス発生器と、
前記セットパルスと前記リセットパルスを受け、アップパルスおよびダウンパルスを生成する位相周波数検出器と、
前記アップパルスおよび前記ダウンパルスを受け、それらを論理演算して出力パルスを生成する論理ゲートと、
前記アップパルスのエッジが前記ダウンパルスのエッジより早く現れるとき第１レベル、遅く現れるとき第２レベルとなる符号信号を生成する符号判定回路と、
を備えることを特徴とするパルス発生器。
【請求項２】
前記符号判定回路は、直列に接続される２段のラッチ回路を含むことを特徴とする請求項１に記載のパルス発生器。
【請求項３】
前記符号信号にもとづいて異常を検出する異常検出回路をさらに備えることを特徴とする請求項１または２に記載のパルス発生器。
【請求項４】
前記符号信号にもとづいて、前記セットパルス発生器、前記リセットパルス発生器を校正するキャリブレーション回路をさらに備えることを特徴とする請求項１から３のいずれかに記載のパルス発生器。
【請求項５】
前記セットパルス発生器、前記リセットパルス発生器の少なくとも一方は、信号経路上に設けられるキャリブレーション用の可変遅延器を含み、
前記キャリブレーション回路は、前記第１制御コードと前記第２制御コードを同値とした状態で、前記可変遅延器の遅延量を変化させ、前記符号信号のレベルの変化点を検出可能であることを特徴とする請求項４に記載のパルス発生器。
【請求項６】
前記キャリブレーション回路は、前記第１制御コードと前記第２制御コードの差分を変化させ、前記符号信号のレベルの変化点を検出可能であることを特徴とする請求項４に記載のパルス発生器。
【請求項７】
前記キャリブレーション回路は、前記パルス発生器を動作させ、ある期間にわたって得られる前記符号信号の第１レベル、第２レベルの発生確率を示すデータを生成可能であり、
前記第１レベルと前記第２レベルそれぞれの発生確率が等しくなるように、前記第１制御コードおよび前記第２制御コードの差分を変化させ、最終的に得られた前記差分を保持可能であることを特徴とする請求項４に記載のパルス発生器。
【請求項８】
前記キャリブレーション回路は、前記パルス発生器を動作させ、ある期間にわたって得られる前記符号信号の第１レベル、第２レベルの発生確率を示すデータを生成可能であり、
前記セットパルス発生器、前記リセットパルス発生器の少なくとも一方は、信号経路上に設けられるキャリブレーション用の可変遅延器を含み、
前記キャリブレーション回路は、前記第１制御コードと前記第２制御コードを同値とした状態で、前記第１レベルと前記第２レベルそれぞれの発生確率が等しくなるように、前記可変遅延器の遅延量を変化させることを特徴とする請求項４に記載のパルス発生器。
【請求項９】
前記セットパルス発生器および前記リセットパルス発生器はそれぞれ、Ｍ段（ＭはＭ≧２の整数）の遅延ステージを形成する複数の位相補間器を備え、
第１段〜第（Ｍ−１）段の遅延ステージは、前記位相補間器のペアを含み、
前記位相補間器は、第１入力ノード、第２入力ノード、出力ノードを有し、前記出力ノードに、前記第１入力ノードの信号と前記第２入力ノードの信号のうち早い方を、設定されたコードに応じた時間、遅延した信号を発生可能に構成され、
第１段において、前記位相補間器の前記第１、第２入力ノードには、第１、第２基準タイミング信号がそれぞれ入力され、
第ｉ段（２≦ｉ≦Ｍ）において、前記位相補間器の第１、第２入力ノードはそれぞれ、第（ｉ−１）段の前記位相補間器のペアの一方、他方それぞれの前記出力ノードと接続されることを特徴とする請求項１から８のいずれかに記載のパルス発生器。
【請求項１０】
前記位相周波数検出器の前段に設けられ、前記第１段〜第（Ｍ−１）段の前記位相補間器のペアの出力を受け、ひとつのペアを選択可能なマルチプレクサをさらに備えることを特徴とする請求項９に記載のパルス発生器。
【請求項１１】
第１から第６位相補間器と、
前記第３位相補間器の出力と前記第６位相補間器の出力を受け、アップパルスおよびダウンパルスを生成する位相周波数検出器と、
前記アップパルスおよび前記ダウンパルスを受け、それらを論理演算して出力パルスを生成する論理ゲートと、
前記アップパルスのエッジが前記ダウンパルスのエッジより早く現れるとき第１レベル、遅く現れるとき第２レベルとなる符号信号を生成する符号判定回路と、
を備え、各位相補間器は、２つの入力端子に受ける２つのパルスのエッジのタイミングを、与えられた制御コードに応じて内分したタイミングを有する出力を発生可能に構成され、
前記第１、第２位相補間器および前記第４、第５位相補間器それぞれの２つの入力には、所定の時間差を有する入力クロックが供給され、
前記第３位相補間器の２つの入力には、前記第１、第２位相補間器の出力が供給され、
前記第６位相補間器の２つの入力には、前記第４、第５位相補間器の出力が供給されることを特徴とするパルス発生器。
【請求項１２】
第１マルチプレクサ、第２マルチプレクサをさらに備え、
前記第１マルチプレクサは、前記第１、第３、第４位相補間器の出力を受け、ひとつを選択して前記位相周波数検出器の一方の入力に供給可能であり、
前記第２マルチプレクサは、前記第２、第４、第６位相補間器の出力を受け、ひとつを選択して前記位相周波数検出器の他方の入力に供給可能であることを特徴とする請求項１１に記載のパルス発生器。
【請求項１３】
前記符号判定回路は、直列に接続される２段のラッチ回路を含むことを特徴とする請求項１１または１２に記載のパルス発生器。
【請求項１４】
前記符号信号にもとづいて異常を検出する異常検出回路をさらに備えることを特徴とする請求項１１から１３のいずれかに記載のパルス発生器。
【請求項１５】
前記第１マルチプレクサと前記第２マルチプレクサが選択する位相補間器のペアを校正するキャリブレーション回路をさらに備えることを特徴とする請求項１２に記載のパルス発生器。
【請求項１６】
請求項１から１５のいずれかに記載のパルス発生器を備えることを特徴とする半導体集積回路。
【請求項１７】
前記出力パルスは、パルス幅変調信号であることを特徴とする請求項１６に記載の半導体集積回路。
【請求項１８】
Ｄ級アンプのコントローラであることを特徴とする請求項１６または１７に記載の半導体集積回路。
【請求項１９】
ＤＣ／ＤＣコンバータのコントローラであることを特徴とする請求項１６または１７に記載の半導体集積回路。
【請求項２０】
ＬＥＤドライバのコントローラであることを特徴とする請求項１６または１７に記載の半導体集積回路。
【請求項２１】
モータのコントローラであることを特徴とする請求項１６または１７に記載の半導体集積回路。
【請求項２２】
パルスの発生方法であって、
第１制御コードに応じたタイミングにエッジを有するセットパルスを発生するステップと、
第２制御コードに応じたタイミングにエッジを有するリセットパルスを発生するステップと、
位相周波数検出器を用いて、前記セットパルスと前記リセットパルスに応じたアップパルスおよびダウンパルスを生成するステップと、
前記アップパルスおよび前記ダウンパルスを論理演算して出力パルスを生成するステップと、
前記アップパルスのエッジが前記ダウンパルスのエッジより早く現れるとき第１レベル、遅く現れるとき第２レベルとなる符号信号を生成するステップと、
を備えることを特徴とするパルスの発生方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス発生器に関する。
【背景技術】
【０００２】
デジタル、アナログさまざまな半導体集積回路（以下、ＩＣ）の内部において、パルス信号が利用される。たとえばＤＣ／ＤＣコンバータやモータドライバ、オーディオ回路では、デューティ比が調節可能なＰＷＭ（Pulse Width Modulation）信号が生成される。
【０００３】
図１は、パルス発生器の構成例を示す図である。パルス発生器２は、セット信号生成回路４、リセット信号生成回路６、ＳＲラッチ８を備える。セット信号生成回路４は、基準クロックを受け、デジタルの制御コードに応じたタイミングｔｓにエッジを有するセット（ＳＥＴ）信号を生成する。同様にリセット信号生成回路６は、基準クロックＲＥＦＣＬＫを受け、デジタルの制御コードに応じたタイミングｔｒにエッジを有するリセット（ＲＳＴ）信号を生成する。
【０００４】
ＳＲラッチ８は、セット端子（Ｓ）、リセット端子（Ｒ）に、ＳＥＴ信号、ＲＳＴ信号を受け、それらのレベルの組み合わせに応じたパルス信号ＳＯＵＴを生成する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−２７３０４８号公報
【特許文献２】特開２００２−１９０７２４号公報
【特許文献３】特開２００３−８７１１３号公報
【特許文献４】特開２００６−３１９９６６号公報
【特許文献５】特開２００１−３３９２８０号公報
【特許文献６】特開２０１１−２５９２８６号公報
【特許文献７】特開２０１３−４６２７１号公報
【特許文献８】特開２０１２−２３１３８９４号公報
【特許文献９】国際公開ＷＯ２０１２／１６７２３９号公報
【非特許文献】
【０００６】
【非特許文献１】Aravind Tharayil Narayanan et al  ., "A Fractional-N Sub-Sampling PLL using a Pipelined Phase-Interpolator With an FoM of .250 dB"、IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 51, NO. 7, JULY 2016
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図２（ａ）〜（ｃ）は、図１のパルス発生器の動作波形図である。図２（ａ）には正常動作が示されており、出力パルスＳＯＵＴは、ＳＥＴ信号のポジティブエッジのタイミングｔｓでハイに、ＲＳＴ信号のポジティブエッジのタイミングｔｒでローに遷移する。
【０００８】
ＳＥＴ信号とＲＳＴ信号のエッジの間隔が近接した場合、理想的には図２（ｂ）の左側に示すように狭いパルスＳＯＵＴが生成されるべきである。ところが図２（ｂ）に示すように、ＳＥＴ信号とＲＳＴ信号のエッジの間隔Δｔが、ＳＥＴ信号のパルス幅Ｔより短くなると、ＳＲラッチ８の２入力が両方ハイとなる期間が発生する。ＳＲラッチ８は、２つの入力が両方ハイとなる状態は禁止されるため、ＲＳＴ信号のポジティブエッジによって正しくリセットされず、右側に示すように、出力パルスＳＯＵＴは期待した波形とはならない。
【０００９】
さらに図２（ｃ）の左側に示すように、ＳＥＴ信号とＲＳＴ信号のエッジのタイミングを一致させると、理想的には出力パルスＳＯＵＴのパルス幅はゼロ（言い換えればデューティ比はゼロ）となるべきである。ところが、ジッタやばらつきの影響は無視できず、右側に示すように、ＲＳＴ信号のエッジがＳＥＴ信号のエッジに先行するような状況が発生すると、非常に長いパルス幅を有する（言い換えればデューティ比が１００％に近い）出力パルスＳＯＵＴが生成されてしまい、期待される信号とは正反対の信号が生成されてしまう。
【００１０】
本発明は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、狭いパルスを生成可能であるとともに、回路の動作状態を検証可能なパルス発生器の提供にある。
【課題を解決するための手段】
【００１１】
本発明のある態様はパルス発生器に関する。パルス発生器は、第１制御コードに応じたタイミングにエッジを有するセットパルスを発生するセットパルス発生器と、第２制御コードに応じたタイミングにエッジを有するリセットパルスを発生するリセットパルス発生器と、セットパルスとリセットパルスを受け、アップパルスおよびダウンパルスを生成する位相周波数検出器と、アップパルスおよびダウンパルスを受け、それらを論理演算して出力パルスを生成する論理ゲートと、アップパルスのエッジがダウンパルスのエッジより早く現れるとき第１レベル、遅く現れるとき第２レベルとなる符号信号を生成する符号判定回路と、を備える。
【００１２】
本発明の別の態様もまた、パルス発生器である。このパルス発生器は、第１位相補間器、第２位相補間器、第３位相補間器、第４位相補間器、第５位相補間器、第６位相補間器と、第３位相補間器の出力と第６位相補間器の出力を受け、アップパルスおよびダウンパルスを生成する位相周波数検出器と、アップパルスおよびダウンパルスを受け、それらを論理演算して出力パルスを生成する論理ゲートと、アップパルスのエッジがダウンパルスのエッジより速いとき第１レベル、遅いとき第２レベルとなる符号信号を生成する符号判定回路と、を備える。各位相補間器は、２つの入力端子に受ける２つのパルスのエッジのタイミングを、与えられた制御コードに応じて内分したタイミングを有する出力を発生可能に構成され、第１、第２、第４、第５位相補間器それぞれの２つの入力には、所定の時間差を有する入力クロックが供給される。第３位相補間器の２つの入力には、第１、第２位相補間器の出力が供給され、第６位相補間器の２つの入力には、第４、第５位相補間器の出力が供給される。
【００１３】
なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【００１４】
さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。
【発明の効果】
【００１５】
本発明のある態様によれば、狭いパルスを生成可能であり、回路の動作状態を検証可能なパルス発生器を提供できる。
【図面の簡単な説明】
【００１６】
【図１】パルス発生器の構成例を示す図である。
【図２】図２（ａ）〜（ｃ）は、図１のパルス発生器の動作波形図である。
【図３】実施の形態に係るパルス発生器のブロック図である。
【図４】図４（ａ）〜（ｃ）は、図３のパルス発生器の出力回路の動作波形図である。
【図５】図５（ａ）、（ｂ）は、パルス発生器の符号判定回路の動作波形図である。
【図６】第１のキャリブレーション方法のフローチャートである。
【図７】第２のキャリブレーション方法のフローチャートである。
【図８】第３のキャリブレーション方法のフローチャートである。
【図９】第４のキャリブレーション方法のフローチャートである。
【図１０】実施の形態に係るタイミング発生器のブロック図である。
【図１１】位相補間器ＰＩの基本動作を説明する図である。
【図１２】図１０のタイミング発生器の動作波形図である。
【図１３】図１０のタイミング発生器のパイプライン動作を説明する図である。
【図１４】第１変形例に係るタイミング発生器の回路図である。
【図１５】図１０のタイミング発生器を用いて構成されるパルス発生器のブロック図である。
【図１６】デジタル制御のスイッチング電源のブロック図である。
【図１７】モータ駆動システムのブロック図である。
【図１８】図１８（ａ）、（ｂ）は、オーディオ回路のブロック図である。
【図１９】発光装置のブロック図である。
【発明を実施するための形態】
【００１７】
（実施の形態の概要）
本明細書に開示される一実施の形態はパルス発生器に関する。パルス発生器は、第１制御コードに応じたタイミングにエッジを有するセットパルスを発生するセットパルス発生器と、第２制御コードに応じたタイミングにエッジを有するリセットパルスを発生するリセットパルス発生器と、セットパルスとリセットパルスを受け、アップパルスおよびダウンパルスを生成する位相周波数検出器と、アップパルスおよびダウンパルスを受け、それらを論理演算して出力パルスを生成する論理ゲートと、アップパルスのエッジがダウンパルスのエッジより早く現れる第１レベル、遅く現れるとき第２レベルとなる符号信号を生成する符号判定回路と、を備える。
【００１８】
この態様によれば、ＳＲラッチに代えて、位相周波数検出器（Phase Frequency Detector）を用いて出力パルスを生成することにより、狭いパルスを生成することが可能となる。また位相周波数検出器が生成するアップパルス、ダウンパルスにもとづいて、パルス発生器の動作状態を監視することができる。
【００１９】
符号判定回路は、直列に接続される２段のラッチ回路を含んでもよい。この構成によれば、前段のラッチ回路により、アップパルス、ダウンパルスのエッジのタイミングを判定し、後段のラッチ回路により、判定結果をラッチすることができる。
【００２０】
パルス発生器は、符号信号にもとづいて異常を検出する異常検出回路をさらに備えてもよい。パルス発生器が正常に動作するとき、セットパルス（アップパルス）はリセットパルス（ダウンパルス）に先行するため、符号信号が第２レベルとなったときに異常と判定できる。
【００２１】
パルス発生器は、符号信号にもとづいて、セットパルス発生器、リセットパルス発生器を校正するキャリブレーション回路をさらに備えてもよい。符号信号にもとづいて、セットパルスとリセットパルスが同時に発生する動作条件を探索することができ、探索結果にもとづいてセットパルス発生器、リセットパルス発生器のばらつきをキャンセルできる。
【００２２】
セットパルス発生器、リセットパルス発生器の少なくとも一方は、信号経路上に設けられるキャリブレーション用の可変遅延器を含んでもよい。キャリブレーション回路は、第１制御コードと第２制御コードを同値とした状態で、可変遅延器の遅延量を変化させ、符号信号のレベルの変化点を検出可能であってもよい。
【００２３】
キャリブレーション回路は、第１制御コードと第２制御コードの差分を変化させ、符号信号のレベルの変化点を検出可能であってもよい。
【００２４】
キャリブレーション回路は、パルス発生器を動作させ、ある期間にわたって得られる符号信号の第１レベル、第２レベルの発生確率を示すデータを生成可能であってもよい。第１レベルと第２レベルそれぞれの発生確率が等しくなるように、第１制御コードおよび第２制御コードの差分を変化させ、最終的に得られた差分を保持可能であってもよい。ばらつきのない理想的な状態では、セットパルス発生器とリセットパルス発生器に同じ制御コードを与えると、セットパルスとリセットパルスのエッジは実質的に同じ時刻に発生し、ジッタによりタイミングが前後にずれることにより、第１レベル、第２レベルの発生確率は等しくなる。そこで、第１レベル、第２レベルの発生確率が近づくように回路の状態を校正することで、セットパルス発生器とリセットパルス発生器の特性を揃えることが可能となる。この方式はジッタの影響が大きい場合に有効である。
【００２５】
キャリブレーション回路は、パルス発生器を動作させ、ある期間にわたって得られる符号信号の第１レベル、第２レベルの発生確率を示すデータを生成可能であってもよい。
セットパルス発生器、リセットパルス発生器の少なくとも一方は、信号経路上に設けられるキャリブレーション用の可変遅延器を含んでもよい。キャリブレーション回路は、第１制御コードと第２制御コードを同値とした状態で、第１レベルと第２レベルそれぞれの発生確率が等しくなるように、可変遅延器の遅延量を変化させてもよい。
【００２６】
セットパルス発生器およびリセットパルス発生器はそれぞれ、Ｍ個（Ｍ≧２）の遅延ステージを備えてもよい。第１段〜第（Ｍ−１）段の遅延ステージは、位相補間器のペアを含んでもよい。位相補間器は、第１入力ノード、第２入力ノード、出力ノードを有し、出力ノードに、第１入力ノードの信号と第２入力ノードの信号のうち早い方を、設定されたコードに応じた時間、遅延した信号を発生可能に構成されてもよい。第１段において、位相補間器の第１、第２入力ノードには、第１、第２基準タイミング信号がそれぞれ入力されてもよい。第ｉ段（２≦ｉ≦Ｍ）において、位相補間器の第１、第２入力ノードはそれぞれ、第（ｉ−１）段の位相補間器のペアの一方、他方それぞれの出力ノードと接続されてもよい。この構成によれば、各遅延ステージにおける分解能Ｋを設計パラメータとすることができ、この分解能Ｋと遅延ステージの個数Ｍに応じて、パルス発生器全体としての分解能を規定できる。理論上は、基準信号の周波数に制限されずに、無限に高い時間分解能を得ることができる。またエッジにタイミング情報を有する信号がマルチプレクサ（アナログスイッチ）を通過しないため、高精度なタイミング制御が可能となる。また、各ステージの分解能Ｋを調整することで、遅延ステージの個数Ｍを抑える設計が可能であり、ステージ数の増加に伴うばらつきの抑制も可能となる。
【００２７】
パルス発生器は、位相周波数検出器の前段に設けられたマルチプレクサをさらに備えてもよい。マルチプレクサは、Ｍ個の遅延ステージそれぞれの出力信号を選択可能であってもよい。この構成により、セットパルス発生器、リセットパルス発生器に含まれる位相補間器のペアをキャリブレーションすることが可能となる。
【００２８】
（実施の形態）
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２９】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。
【００３０】
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。
【００３１】
図３は、実施の形態に係るパルス発生器２００のブロック図である。パルス発生器２００は、セットパルス発生器２１０、リセットパルス発生器２２０、出力回路２３０、符号判定回路２６０を備える。
【００３２】
セットパルス発生器２１０は、第１制御コードＤＨに応じたタイミングにエッジを有するセットパルスＳＥＴを発生する。リセットパルス発生器２２０は、第２制御コードＤＬに応じたタイミングにエッジを有するリセットパルスＲＳＴを発生する。
【００３３】
出力回路２３０は、セットパルスＳＥＴのエッジ、リセットパルスＲＳＴのエッジに応じてレベルが変化する出力パルスＳＯＵＴを生成する。出力回路２３０は、位相周波数検出器（ＰＦＤ：Phase Frequency Detector）２４０および論理ゲート２５０、２５２を含む。
【００３４】
位相周波数検出器２４０は、ＰＬＬ（Phase Locked Loop）回路などによく用いられ、フリップフロップ２４２，２４４およびＡＮＤゲート２４６を含むが、同様の動作をする論理ゲートであればその構成は問われない。位相周波数検出器２４０は、セットパルスＳＥＴとリセットパルスＲＳＴを受け、２つのパルスＳＥＴ，ＲＳＴの位相／周波数に応じたアップパルスＵＰ、ダウンパルスＤＮを生成可能に構成される。
【００３５】
論理ゲート２５０は、アップパルスＵＰおよびダウンパルスＤＮを受け、それらを論理演算して出力パルスＳＯＵＴを生成する。本実施の形態では、論理ゲート２５０はＡＮＤゲートであり、アップパルスＵＰと、ダウンパルスＤＮの反転信号の論理積をとって出力パルスＳＯＵＴとする。論理ゲート２５２は出力に直接寄与せず、回路の対称性を高めるために設けられたダミーである。
【００３６】
符号判定回路２６０は、アップパルスＵＰのエッジがダウンパルスＤＮのエッジより早く現れるとき第１レベル（たとえばハイ）、遅く現れるとき第２レベル（たとえばロー）となる符号信号ＳＩＧＮを生成する。
【００３７】
符号判定回路２６０は、直列に接続される２段のラッチ回路２６２，２６４を含む。その限りでないが、ラッチ回路２６２は、クロスカップルされたＮＡＮＤゲートのペア（すなわち反転入力型のＳＲラッチ）で構成することができる。前段のラッチ回路２６２により、アップパルスＵＰ、ダウンパルスＤＮのエッジのタイミング（早い、遅い）が判定され、後段のラッチ回路２６４により、判定結果がラッチされ、ＳＩＧＮ信号が生成される。
【００３８】
以上がパルス発生器２００の構成である。続いてその動作を説明する。図４（ａ）〜（ｃ）は、図３のパルス発生器２００の出力回路２３０の動作波形図である。図４（ａ）、（ｂ）を参照する。フリップフロップ２４２，２４４の出力であるアップパルスＵＰ，ダウンパルスＤＮは、セットパルスＳＥＴ、リセットパルスＲＳＴのポジティブエッジ（リーディングエッジ）のタイミングで順にハイに遷移する。アップパルスＵＰとダウンパルスＤＮが両方ハイに遷移すると、フリップフロップ２４２，２４４がリセットされ、アップパルスＵＰとダウンパルスＤＮがローに遷移する。そして論理ゲート２５０によって、アップパルスＵＰのみがハイの区間が切り出され、出力パルスＳＯＵＴが生成される。
【００３９】
図４（ｃ）には、リセットパルスＲＳＴがセットパルスＳＥＴに先行するときの動作が示される。この場合、ダウンパルスＤＮが先にハイに遷移し、続いてアップパルスＵＰがハイに遷移する。アップパルスＵＰのみがハイの区間は存在しないため、出力パルスＳＯＵＴはローを維持する。
【００４０】
このように実施の形態に係るパルス発生器２００によれば、図４（ｂ）に示すように、セットパルスＳＥＴ、リセットパルスＲＳＴのパルス幅の影響を受けずに、出力パルスＳＯＵＴを生成することができる。これによりＳＲラッチを用いた場合に比べて、細い出力パルスＳＯＵＴを生成することができる。
【００４１】
また図４（ｃ）に示すように、リセットパルスＲＳＴがセットパルスＳＥＴに先行した場合において出力パルスＳＯＵＴをローに維持でき、図２（ｃ）に示すようにデューティ比が大きい出力パルスＳＯＵＴの発生を防止できる。
【００４２】
図５（ａ）、（ｂ）は、パルス発生器２００の符号判定回路２６０の動作波形図である。図５（ａ）は、セットパルスＳＥＴ、すなわちアップパルスＵＰが先行しているときの動作を、図５（ｂ）は、リセットパルスＲＳＴ、すなわちダウンパルスＤＮが先行しているときの動作を示す。
【００４３】
符号判定回路２６０を設けたことにより、アップパルスＵＰ、ダウンパルスＤＮの発生順序を検出でき、符号信号ＳＩＧＮはパルス発生器２００の動作状態の監視に用いることができる。たとえば、パルス発生器２００を通常動作させる場合（パルス幅が非ゼロ）、アップパルスＵＰのエッジは必ずダウンパルスＤＮのエッジに先行するから、符号信号ＳＩＧＮは常にハイとなるべきである。そこで図３に示すように、ＳＩＧＮ信号を監視する異常検出回路２７０を設けて、ローのＳＩＧＮ信号が発生すると、異常と判定してもよい。
【００４４】
またＳＩＧＮ信号はパルス発生器２００のキャリブレーションに利用することができる。パルス発生器２００は、異常検出回路２７０に代えて、またはそれに加えて、キャリブレーション回路２８０を備えることができる。キャリブレーション回路２８０は、ＳＩＧＮ信号にもとづいて、セットパルス発生器２１０、リセットパルス発生器２２０の遅延量を校正する。
【００４５】
ＳＩＧＮ信号にもとづいて、セットパルスＳＥＴとリセットパルスＲＳＴが同時に発生する動作条件を探索することができ、その探索結果を用いてセットパルス発生器２１０、リセットパルス発生器２２０のばらつきをキャンセルできる。
【００４６】
以下、キャリブレーション方法についていくつかの例を説明する。
【００４７】
（第１のキャリブレーション方法）
キャリブレーション回路２８０は、第１制御コードＤＨと第２制御コードＤＬの差分を変化させ、ＳＩＧＮ信号のレベルの変化点を検出する。
【００４８】
図６は、第１のキャリブレーション方法のフローチャートである。本明細書に示されるフローチャートは、複数の処理の順序を限定するものでなく、複数の処理は、支障のない範囲で適宜入れ替えることができる。
【００４９】
制御コードＤＨ，ＤＬが初期化される（Ｓ１００）。この状態でパルス発生器２００を動作させ（Ｓ１０２）、ＳＩＧＮ信号を取得する（Ｓ１０４）。ＳＩＧＮ信号のレベルが、前回取得したレベルから変化したか否かが判定され（Ｓ１０６）、変化した場合（Ｓ１０６のＹ）、制御コードＤＨとＤＬの差分が保存され（Ｓ１１０）、キャリブレーションは終了する。保存された制御コードＤＨ，ＤＬは、パルス発生器２００を通常動作させる際に、制御コードＤＨ，ＤＬのオフセットとして用いられる。ＳＩＧＮ信号のレベルが変化しないとき（Ｓ１０６のＮ）、制御コードＤＨ，ＤＬの差分を変化させ（Ｓ１０８）、ステップＳ１０２に戻る。
【００５０】
（第２のキャリブレーション方法）
セットパルス発生器２１０、リセットパルス発生器２２０の少なくとも一方は、信号経路上に設けられるキャリブレーション用の可変遅延器を含む。キャリブレーション回路２８０は、第１制御コードＤＨと第２制御コードＤＬを同値とした状態で、可変遅延器の遅延量を変化させ、ＳＩＧＮ信号のレベルの変化点を検出する。可変遅延器の構成および遅延量の調節方法は限定されず、遅延経路に接続された可変キャパシタの容量を調節してもよいし、電流源付きのインバータの電流量を調整してもよいし、ＣＲ遅延器の抵抗値や容量値を調整してもよい。
【００５１】
図７は、第２のキャリブレーション方法のフローチャートである。制御コードＤＨ，ＤＬに同値がセットされ（Ｓ２００）、可変遅延器が初期化される（Ｓ２０２）。この状態でパルス発生器２００を動作させ（Ｓ２０４）、ＳＩＧＮ信号を取得する（Ｓ２０６）。ＳＩＧＮ信号のレベルが、前回取得したレベルから変化したか否かが判定され（Ｓ２０８）、変化した場合（Ｓ２０８のＹ）、可変遅延器の遅延量を保存し（Ｓ２１２）、キャリブレーションを終了する。保存された可変遅延器の遅延量は、パルス発生器２００の通常動作時において固定的に用いられる。
【００５２】
ＳＩＧＮ信号のレベルが変化しないとき（Ｓ２０８のＮ）、可変遅延器の遅延量を変化させ（Ｓ２１０）、ステップＳ２０４に戻る。
【００５３】
（第３のキャリブレーション方法）
セットパルス、リセットパルスにジッタが含まれる場合、セットパルスとリセットパルスのタイミングが揃った状態において、ＳＩＧＮ信号のハイ（Ｈ）とロー（Ｌ）の発生確率は５０％に近づく。そこでキャリブレーション回路２８０は、パルス発生器２００を動作させ、ある期間にわたって得られるＳＩＧＮ信号のＨ／Ｌの発生確率を示すデータを生成可能である。得られた発生確率にもとづいて、セットパルス発生器２１０、リセットパルス発生器２２０を校正する。
【００５４】
たとえばキャリブレーション回路２８０はアップダウンカウンタを含み、初期値をフルスケールの１／２にセットした状態でカウントを開始してもよい。発生確率が等しければ、カウント値は実質的に初期値近傍に維持されるが、発生確率に偏りがあれば、カウント値は時間とともに上昇あるいは下降する。したがって最終的なカウント値は、発生確率を表すデータとなる。
【００５５】
図８は、第３のキャリブレーション方法のフローチャートである。
制御コードＤＨ，ＤＬが初期化される（Ｓ３００）。この状態でパルス発生器２００をある期間にわたり連続動作させ（Ｓ３０２）、ＳＩＧＮ信号のＨ／Ｌの発生確率を取得する（Ｓ３０４）。そしてＨ／Ｌの発生確率が５０％であるか否かが判定され（Ｓ３０６）、５０％である場合（Ｓ３０６のＹ）、制御コードＤＨとＤＬの差分が保存され（Ｓ３１０）、キャリブレーションは終了する。保存された制御コードＤＨ，ＤＬは、パルス発生器２００を通常動作させる際に、制御コードＤＨ，ＤＬのオフセットとして用いられる。発生確率が５０％でないとき（Ｓ３０６のＮ）、制御コードＤＨ，ＤＬの差分を変化させ（Ｓ３０８）、ステップＳ３０２に戻る。なお処理Ｓ３０６において、厳密に５０％であるかを判定する必要はなく、確率が５０％近傍の許容範囲に含まれるかを判定すればよい。
【００５６】
（第４のキャリブレーション方法）
図９は、第４のキャリブレーション方法のフローチャートである。制御コードＤＨ，ＤＬに同値がセットされ（Ｓ４００）、可変遅延器が初期化される（Ｓ４０２）。この状態でパルス発生器２００をある期間にわたり連続動作させ（Ｓ４０４）、ＳＩＧＮ信号のＨ／Ｌの発生確率を取得する（Ｓ４０６）。発生確率が５０％であるか否かが判定され（Ｓ４０８）、５０％であるとき（Ｓ４０８のＹ）、可変遅延器の遅延量を保存し（Ｓ４１２）、キャリブレーションを終了する。保存された可変遅延器の遅延量は、パルス発生器２００の通常動作時において固定的に用いられる。
【００５７】
確率が５０％でないとき（Ｓ４０８のＮ）、可変遅延器の遅延量を変化させ（Ｓ４１０）、ステップＳ４０４に戻る。
【００５８】
続いて、セットパルス発生器２１０、リセットパルス発生器２２０（以下、タイミング発生器と総称する）の構成例を説明する。
【００５９】
図１０は、実施の形態に係るタイミング発生器１００のブロック図である。タイミング発生器１００は、第１基準タイミング信号φａ０および第２基準タイミング信号φｂ０を受け、制御コードＤＣＮＴに応じたタイミングにエッジを有する出力タイミング信号φＯＵＴを生成する。２つの基準信号φａ０とφｂ０の時間差は一定ΔＴ０である。
【００６０】
タイミング発生器１００は、Ｍ段（Ｍ≧２）の遅延ステージ１１０と、デコーダ１２０を備える。第１段〜第（Ｍ−１）段の遅延ステージ１１０＿１〜１１０＿（Ｍ−１）は、位相補間器ＰＩのペア１１２，１１４を含む。最終段（第Ｍ段）の遅延ステージ１１０＿Ｍは、１個の位相補間器１１２を含む。変形例において、最終段の遅延ステージ１１０＿Ｍにも２個の位相補間器１１２，１１４を設け、一方の出力を不使用としてもよい。
【００６１】
図１１は、位相補間器ＰＩの基本動作を説明する図である。時刻ｔ０に入力ノードＩＮ１の第１信号φａのエッジが発生し、時刻ｔ０から所定時間ΔＴ経過後の時刻ｔ１に、入力ノードＩＮ２の第２信号φｂのエッジが発生する。この位相補間器ＰＩの階調数をＮ（Ｎ≧２）、時間分解能をΔｔとするとき、入力される２つのタイミング信号φａ、φｂの時間差ΔＴは、Ｎ×Δｔである。位相補間器ＰＩには、制御コード（コード）ＣＯＤＥが与えられる。位相補間器ＰＩは、制御コードＣＯＤＥの値を１０進数でｄ（ｄ＝０，１，…，Ｎ−１）とするとき、ｄに対して線形に変化する遅延量を発生するデジタル−時間変換器（ＤＴＣ:Digital to Time Converter）である。第１信号φａに対する出力信号φｏの遅延量はＴｄは以下の式で与えられる。
Ｔｄ＝τ＋ｄ×Δｔ
τは所定のオフセット遅延量でありτ≧ΔＴを満たす定数である。
【００６２】
位相補間器ＰＩの構成は特に限定されず、公知技術を用いてもよいし、後述する構成を採用してもよい。
【００６３】
図１０に戻る。タイミング発生器１００は、Ｍ段（Ｍ≧２）の遅延ステージ１１０＿１〜１１０＿Ｍを備える。第１段の遅延ステージ１１０＿１の位相補間器のペア１１２，１１４の第１入力ノードＩ１には、第１基準タイミング信号φａ０が入力され、それらの第２入力ノードＩ２には、第２基準タイミング信号φｂ０が入力される。２段目以降の遅延ステージ１１０＿ｊ（２≦ｊ≦Ｍ）に関して、位相補間器１１２，１１４のペアの第１入力ノードＩ１は、前段の遅延ステージ１１０＿（ｊ−１）の位相補間器のペア１１２、１１４の一方１１２の出力ノードＯと接続され、位相補間器１１２，１１４のペアの第２入力ノードＩ２は、前段の遅延ステージ１１０＿（ｊ−１）の位相補間器のペア１１２、１１４の他方１１４の出力ノードＯと接続される。
【００６４】
デコーダ１２０は、制御コードＤＣＮＴにもとづいて、各遅延ステージ１１０＿＃（＃＝１，…，Ｍ）の位相補間器１１２，１１４それぞれに設定すべきコードＤａ＃，Ｄｂ＃を生成する。コードＤａ＃，Ｄｂ＃の値（１０進数）をａ＃、ｂ＃と表記する。
【００６５】
デコーダ１２０は、ｉ段目の遅延ステージ１１０＿ｉに含まれる位相補間器１１２，１１４それぞれが生成するタイミング信号φａｉ，φｂｉが所定の時間差ΔＴｉを有するように、コードＤａｉ，Ｄｂｉを生成する。コードの値ａｉ，ｂｉの差分は一定であり、たとえば２つの値ａｉ，ｂｉの差分を１とするとき、２つのタイミング信号φａｉとφｂｉの時間差ΔＴｉは、そのステージの分解能Δｔｉと等しくなる。
【００６６】
各ステージは、異なる階調数Ｎを有することができ、ｉ番目のステージの階調数をＮｉと表す。このとき、
ΔＴｉ＝Δｔｉ＋１×Ｎｉ＋１
の関係が成り立つものとする。
【００６７】
続いてタイミング発生器１００全体の基本動作を説明する。図１２は、図１０のタイミング発生器１００の動作波形図である。ここでは理解の容易化のために、ステージ数Ｍ＝２、Ｎ１＝Ｎ２＝４とする。図１２の例では、遅延ステージ１１０＿１に設定されるコードＤａ１、Ｄｂ１それぞれの値は、ａ１＝１，ｂ１＝２である。遅延ステージ１１０＿２に設定されるコードＤａ２値はａ２＝３である。
【００６８】
時刻ｔ０に、第１基準タイミング信号φａ０が入力され、それからΔＴ０後の時刻ｔ１に、第１基準タイミング信号φｂ０が入力される。
【００６９】
１段目の遅延ステージ１１０＿１の一方の位相補間器１１２の出力φａ１のエッジは、時刻ｔ０から遅延時間Ｔｄ１経過後の時刻ｔ２に発生する。
Ｔｄ１＝τ１＋ａ１×Δｔ１
１段目の遅延ステージ１１０＿１の他方の位相補間器１１４の出力φｂ１のエッジは、φａ１の発生時刻ｔ２からΔＴ１＝Δｔ１経過後の時刻ｔ３に発生する。
【００７０】
２段目の遅延ステージ１１０＿２の位相補間器１１２の出力φＯＵＴのエッジは、時刻ｔ２から、遅延時間Ｔｄ２経過後の時刻ｔ４に発生する。
Ｔｄ２＝τ２＋ａ２×Δｔ２
【００７１】
したがって時刻ｔ０から時刻ｔ４までのトータルの遅延時間Ｔｄ（ＴＯＴＡＬ）は、
Ｔｄ（ＴＯＴＡＬ）＝τ１＋ａ１×Δｔ１＋τ２＋ａ２×Δｔ２
となる。τ１，τ２はステージごとの固有の遅延である。
【００７２】
任意のＭ段（Ｍ≧２）の遅延ステージ１１０を備えるタイミング発生器１００に一般化すると、第１基準タイミング信号φａ０に対する出力信号φＯＵＴの遅延量は、以下の式で表される。
Ｔｄ（ＴＯＴＡＬ）＝Σｉ＝１：Ｍ（τｉ＋Δｔｉ×ａｉ）
【００７３】
図１３は、図１０のタイミング発生器のパイプライン動作を説明する図である。Ｌｉは、ｉ番目のステージの分解能を表しており、Ｎｉ＝２Ｌｉの関係が成り立つ。ステージが進む毎に、前のステージの２つの出力φａ，φｂの時間差ΔＴが、１／２Ｌｉ倍となり、時間分解能が高くなっていく。
【００７４】
以上がタイミング発生器１００の動作である。このタイミング発生器１００によれば、ステージの段数Ｍを増やすにしたがい、また各ステージの分解能Ｎｉを高めるにしたがい、位相の分解能を高めることができる。一般化すると、タイミング発生器１００の階調数は、Ｎ１×Ｎ２×・・・×ＮＭとなる。ステージ数をＮ，分解能をＮ１＝Ｎ２＝・・・＝ＮＭ＝Ｎとすれば、ＮＭ階調での位相制御が可能となり、時間分解能はΔＴ０／ＮＭとなる。たとえばＮ＝１６、Ｍ＝２の場合、２５６階調（８ビット相当）の制御が可能である。
【００７５】
タイミング発生器１００は、以下のような利点を有する。
第１に、タイミング発生器１００は、微細な時間分解能を得るために、必ずしも高速なクロックを必要としない。低速なクロックしか存在せず、２つの基準信号φａ０，φｂ０の時間差ΔＴ０が大きい場合には、ステージ数Ｍを増やす、および／または、各ステージの階調数Ｎを増やすことにより、時間分解能を高くすることができる。
【００７６】
第２に、タイミング発生器１００は回路面積が小さく、また消費電力も小さいという利点を有する。加えてタイミング発生器１００ではすべての位相補間器ＰＩが出力に寄与しており、無駄な消費電力が発生しておらず、消費電力の観点からも有利である。
【００７７】
さらに消費電力に関連して、タイミング発生器１００は、２つの基準信号φａ０，φｂ０が変化したときだけ動作するため、無駄な消費電力が発生しない。
【００７８】
第３に、タイミング発生器１００は、信号経路上にアナログスイッチ（マルチプレクサ）が不要であり、かつ各ステージの分解能Ｎｉとステージ数Ｍの両方を、設計パラメータとすることができる。実施の形態に係るタイミング発生器１００では、時間分解能を向上させても、ステージ数の増加を抑えることも可能であるため、数ｐｓ以下の時間分解能を、高い線形性で実現できる。もっともタイミング発生器１００を、数十ｐｓ〜サブｎｓの時間分解能が要求されるアプリケーションに用いてもよい。
【００７９】
第４に、タイミング発生器１００はフィードバックループを有しないため、起動が高速であるという利点がある。
【００８０】
続いてタイミング発生器１００の変形例を説明する。
【００８１】
（第１変形例）
図１４は、第１変形例に係るタイミング発生器１００の回路図である。１番目の遅延ステージ１１０＿１において、位相補間器１１２の第１入力ノードＩＮ１には基準信号φａ０が、位相補間器１１２の第２入力ノードＩＮ２と位相補間器１１４の第１入力ノードＩＮ１には、共通の基準信号φｂ０が、位相補間器１１４の第２入力ノードＩＮ２には、基準信号φｃ０が入力される。
【００８２】
（第２変形例）
実施の形態では位相補間器１１２を基準として、位相補間器１１４の出力を遅延させる場合を説明したが、その限りでなく、位相補間器１１４の出力を基準として、位相補間器１１２の出力を先行させてもよい。
【００８３】
図１５は、図１０のタイミング発生器１００を用いて構成されるパルス発生器２００のブロック図である。セットパルス発生器２１０、リセットパルス発生器２２０はそれぞれ、Ｎ＝２段のタイミング発生器１００として構成される。セットパルス発生器２１０は、第１位相補間器ＰＩ１〜第３位相補間器ＰＩ３を含む。リセットパルス発生器２２０は、第４位相補間器ＰＩ４〜第６位相補間器ＰＩ６を含む。
【００８４】
位相周波数検出器２４０は、第３位相補間器ＰＩ３の出力であるセットパルスＳＥＴと第６位相補間器ＰＩ６の出力であるリセットパルスＲＳＴを受け、アップパルスＵＰおよびダウンパルスＤＮを生成する。論理ゲート２５０は、アップパルスＵＰおよびダウンパルスＤＮを受け、それらを論理演算して出力パルスＳＯＵＴを生成する。
【００８５】
符号判定回路２６０は、アップパルスＵＰのエッジがダウンパルスＤＮのエッジより早く現れるとき第１レベル（Ｈ）、遅く現れるとき第２レベル（Ｌ）となるＳＩＮＧ信号を生成する。
【００８６】
第１マルチプレクサＭＵＸ１は、第１位相補間器ＰＩ１、第４位相補間器ＰＩ４、第３位相補間器ＰＩ３の出力を受け、ひとつを選択して位相周波数検出器２４０の一方の入力に供給可能である。また第２マルチプレクサＭＵＸ２は、第２位相補間器ＰＩ２、第５位相補間器ＰＩ５、第６位相補間器ＰＩ６の出力を受け、ひとつを選択して位相周波数検出器２４０の他方の入力に供給可能である。
【００８７】
第１マルチプレクサＭＵＸ１，第２マルチプレクサＭＵＸ２は、キャリブレーション動作において、（i）第１位相補間器ＰＩ１、第２位相補間器ＰＩ２のペア、（ii）第４位相補間器ＰＩ４、第５位相補間器ＰＩ５のペア、（iii）第３位相補間器ＰＩ３、第６位相補間器ＰＩ６のペア、を選択可能である。また第１マルチプレクサＭＵＸ１，第２マルチプレクサＭＵＸ２は、通常動作において、（iii）第３位相補間器ＰＩ３、第６位相補間器ＰＩ６のペアを選択する。
【００８８】
キャリブレーション回路２８０によるキャリブレーションを説明する。はじめにマルチプレクサＭＵＸ１，ＭＵＸ２により（i）第１位相補間器ＰＩ１、第２位相補間器ＰＩ２のペアを選択し、ＳＩＧＮ信号にもとづいて、第１位相補間器ＰＩ１、第２位相補間器ＰＩ２の遅延のばらつきを校正する。
【００８９】
またマルチプレクサＭＵＸ１，ＭＵＸ２により（ii）第４位相補間器ＰＩ４、第５位相補間器ＰＩ５のペアを選択し、ＳＩＧＮ信号にもとづいて、第４位相補間器ＰＩ４、第５位相補間器ＰＩ５の遅延のばらつきを校正する。
【００９０】
さらにマルチプレクサＭＵＸ１，ＭＵＸ２により（iii）第３位相補間器ＰＩ３、第６位相補間器ＰＩ６のペアを選択し、ＳＩＧＮ信号にもとづいて、第３位相補間器ＰＩ３、第６位相補間器ＰＩ６の遅延のばらつきを校正する。
【００９１】
これらの校正には、第１〜第４のキャリブレーション方法を用いることができる。たとえば複数の位相補間器ＰＩ１〜ＰＩ６それぞれの伝搬経路に可変遅延器を設け、その遅延量を調節してもよい。あるいは、ＰＩ１とＰＩ２に与える制御コードのオフセット、ＰＩ４とＰＩ５に与える制御コードのオフセット、ＰＩ３とＰＩ６に与える制御コードのオフセットを最適化してもよい。
【００９２】
図１５のパルス発生器２００Ａによれば、セットパルス発生器２１０、リセットパルス発生器２２０（タイミング発生器１００）の内部の位相補間器を校正でき、位相補間器ＰＩのばらつきによる遅延制御量の非線形で発生するセットパルス発生器２１０の遅延制御量の線形性を向上させることができる。
【００９３】
続いて、パルス発生器２００の用途を説明する。パルス発生器２００は、デジタルのさまざまなコントローラＩＣ（Integrated Circuit）に用いることができる。
【００９４】
図１６は、デジタル制御のスイッチング電源３００のブロック図である。スイッチング電源３００は、コントローラ４００に加えて、周辺回路３１０を備える。図１６には降圧（Buck）コンバータを示すが、周辺回路３１０のトポロジーはそれに限定されず、昇圧コンバータ、昇降圧コンバータ、フライバックコンバータやフォワードコンバータなどさまざまな回路構成を取り得る。
【００９５】
コントローラ４００は、一つの半導体チップに集積化されたＩＣ（Integrated Circuit）である。トランジスタＭＨ，ＭＬはコントローラ４００に集積化されてもよい。コントローラ４００のフィードバック（ＦＢ）ピンには、出力電圧ＶＯＵＴに応じたフィードバック信号ＶＦＢが入力される。Ａ／Ｄコンバータ４１０は、フィードバック信号ＶＦＢをデジタル信号ＤＦＢに変換する。デジタルコントローラ４２０は、デジタル信号ＤＦＢが目標値ＤＲＥＦに近づくように、デューティ比指令値ＤＵＴＹをフィードバック制御する。デジタルコントローラ４２０は、ＰＩ（比例・積分）制御器あるいはＰＩＤ（比例・積分・微分）制御器を含む。
【００９６】
デジタルパルス幅変調器４３０は、図２のパルス発生器２００のアーキテクチャを用いて構成され、デューティ比指令値ＤＵＴＹに応じたパルス幅を有するハイサイドパルスＳＨと、それと相補的なローサイドパルスＳＬを生成する。ハイサイドドライバ４４０Ｈ、ローサイドドライバ４４０Ｌはそれぞれ、ハイサイドパルスＳＨ、ローサイドパルスＳＬに応じて、周辺回路３１０のトランジスタＭＨ，ＭＬを駆動する。
【００９７】
この例では定電圧出力を説明したが、定電流出力にも本発明は適用可能である。
【００９８】
図１７は、モータ駆動システム５００のブロック図である。モータ駆動システム５００は、三相モータ５０２、三相インバータ５１０、回転数検出器５２０およびモータコントローラ６００を備える。
【００９９】
回転数検出器５２０は、三相モータ５０２の回転数を示す回転数信号ＳＤＥＴを生成する。モータコントローラ６００は、回転数信号ＳＤＥＴが示す現在の回転数が目標回転数に近づくように、三相インバータ５１０を制御する。
【０１００】
モータコントローラ６００は一つの半導体チップに集積化されたＩＣ（Integrated Circuit）である。モータコントローラ６００は、デジタルコントローラ６１０、デジタルパルス変調器６２０Ｕ〜６２０Ｗ、ゲートドライバ６３０Ｕ〜６３０Ｗを備える。
【０１０１】
デジタルコントローラ６１０は、回転数信号ＳＤＥＴが示す現在の回転数が目標回転数に近づくように、デューティ比指令値ＤＵＴＹ＿Ｕ〜ＤＵＴＹ＿Ｗを生成する。デジタルコントローラ６１０の構成や制御方式は特に限定されず、公知技術を用いればよい。デジタルパルス変調器６２０Ｕ〜６３０Ｗは、対応するデューティ比指令値ＤＵＴＹ＿Ｕ〜ＤＵＴＹ＿Ｗに応じたパルス幅を有するパルス信号ＳＯＵＴ＿Ｕ〜ＳＯＵＴ＿Ｗを生成する。ゲートドライバ６３０Ｕ〜６３０Ｗは、対応するパルス信号ＳＯＵＴ＿Ｕ〜ＳＯＵＴ＿Ｗに応じて、三相インバータ５１０の対応するレグを駆動する。
【０１０２】
この例では、回転数制御のシステムを説明したが、トルク制御や位置制御のモータ駆動システムにも本発明は適用可能である。また、デジタルパルス変調器６２０およびゲートドライバ６３０をひとつのＩＣに集積化してもよい。
【０１０３】
図１８（ａ）、（ｂ）は、オーディオ回路のブロック図である。図１８（ａ）はシングルエンド方式であり、図１８（ｂ）はＢＴＬ（Bridged Tied Load）方式であるが、基本構成は同様である。オーディオ回路８００は、電気音響変換素子８０２、フィルタ８０４およびオーディオＩＣ８２０を備える。電気音響変換素子８０２は、スピーカあるいはヘッドホンであり、電気信号を音響信号に変換する。フィルタ８０４は、オーディオＩＣ８２０が生成するＰＷＭ（Pulse Width Modulation）信号の高周波成分を除去し、電気音響変換素子８０２に供給する。
【０１０４】
オーディオＩＣ８２０は、デジタルパルス幅変調器８２２、ゲートドライバ８２４、Ｄ級アンプ８２６を備える。デジタルパルス幅変調器８２２は、デジタルオーディオ信号ＤＩＮをＰＷＭ信号ＳＰＷＭに変換する。ゲートドライバ８２４は、ＰＷＭ信号に応じてＤ級アンプ８２６を駆動する。
【０１０５】
図１８（ａ）、（ｂ）において、デジタルパルス幅変調器８２２を、上述のパルス発生器２００のアーキテクチャを用いて構成することができる。
【０１０６】
図１９は、発光装置のブロック図である。発光装置９００は、ＬＥＤ９０２、調光回路９０４、ＤＣ／ＤＣコンバータ９０６およびＬＥＤドライバコントローラ９２０を備える。
【０１０７】
ＤＣ／ＤＣコンバータ９０６は、ＬＥＤ９０２に駆動電圧ＶＯＵＴを供給するとともに、一定量に安定化された電流ＩＬＥＤを出力する。ＤＣ／ＤＣコンバータ９０６のトポロジーは限定されず、同期整流型の降圧コンバータであってもよい。あるいはＤＣ／ＤＣコンバータ９０６は昇圧コンバータや、フライバックコンバータであってもよい。センス抵抗ＲＳは、ＬＥＤ９０２（もしくは調光回路９１０）に流れる電流ＩＬＥＤを検出するためにＬＥＤ９０２と直列に設けられる。調光回路９１０は、ＬＥＤ９０２に流れる電流ＩＬＥＤを、目標輝度に応じたデューティ比でスイッチングする。調光回路９１０は、ＬＥＤ９０２と並列なバイパススイッチ９１２と、デジタルパルス幅変調器９１４を含む。デジタルパルス幅変調器９１４は、ＬＥＤ９０２の目標輝度に応じたデューティ比のＰＷＭ信号を生成し、ＰＷＭ信号に応じてバイパススイッチ９１２を駆動する。デジタルパルス幅変調器９１４は上述のパルス発生器２００のアーキテクチャを用いて構成することができる。
【０１０８】
ＬＥＤドライバコントローラ９２０は、ＤＣ／ＤＣコンバータ９０６の出力電流ＩＬＥＤが一定となるように、ＤＣ／ＤＣコンバータ９０６のスイッチング素子９０８を駆動する。Ａ／Ｄコンバータ９２２は、電流ＩＬＥＤがある程度大きい動作領域では、電流検出信号ＶＣＳの一方をデジタル値に変換する。コントローラ９２４は、電流検出信号ＶＣＳが目標値に近づくように、デューティ比指令値ＤＵＴＹを生成する（定電流モード）。電流ＩＬＥＤが小さい動作領域では、電流検出信号ＶＣＳの検出が困難であるため、Ａ／Ｄコンバータ９２２は、出力電圧ＶＯＵＴをデジタル値に変換する。コントローラ９２４は出力電圧ＶＯＵＴが目標値に近づくように、デューティ比指令値ＤＵＴＹを生成する（定電圧モード）。デジタルパルス幅変調器９２６は、デューティ比指令値ＤＵＴＹに応じたＰＷＭ信号ＳＰＷＭを生成する。ドライバ９２８は、ＰＷＭ信号ＳＰＷＭに応じて、ＤＣ／ＤＣコンバータ９０６のスイッチング素子を駆動する。デジタルパルス幅変調器９２６を、上述のパルス発生器２００のアーキテクチャを用いて構成してもよい。
【０１０９】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【０１１０】
１００  タイミング発生器
１１０  遅延ステージ
１１２  位相補間器
１１４  位相補間器
ＰＩ  位相補間器
２００  パルス発生器
２１０  セットパルス発生器
２２０  リセットパルス発生器
２３０  出力回路
２４０  位相周波数検出器
２４２，２４４  フリップフロップ
２４６  ＡＮＤゲート
２５０，２５２  論理ゲート
２６０  符号判定回路
２６２，２６４  ラッチ回路
２７０  異常検出回路
２８０  キャリブレーション回路
３００  スイッチング電源
３１０  周辺回路
４００  コントローラ
４１０  Ａ／Ｄコンバータ
４２０  デジタルコントローラ
４３０  デジタルパルス幅変調器
４４０  ドライバ
５００  モータ駆動システム
５０２  三相モータ
５１０  三相インバータ
５２０  回転数検出器
６００  モータコントローラ
６１０  デジタルコントローラ
６２０  デジタルパルス変調器
６３０  ゲートドライバ
７００  オーディオ回路
７０２  電気音響変換素子
７０４  フィルタ
８００  オーディオＩＣ
８０２  デジタルパルス幅変調器
８０４  ゲートドライバ
８０６  Ｄ級アンプ
９００  発光装置
９０２  ＬＥＤ
９０６  ＤＣ／ＤＣコンバータ
９１０  調光回路
９１２  バイパススイッチ
９１４  デジタルパルス幅変調器
９２０  ＬＥＤドライバ
９２２  Ａ／Ｄコンバータ
９２４  コントローラ
９２６  デジタルパルス幅変調器
９２８  ドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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