(57)【要約】【課題】素子部の外周部における耐圧の低下を抑制でき、かつ、それに伴うオン抵抗の低下を抑制することができる半導体装置を提供する。【解決手段】半導体装置１は、ゲートトレンチ２８と、エピタキシャル層２１の第１面２４から、ゲートトレンチ２８の深さ方向に沿って順に形成されたｎ＋型ソース領域３３、ｐ型チャネル領域３２およびｎ−型ドリフト層２７を有する素子部２２と、ゲートトレンチ２８の内面に形成されたゲート絶縁膜２９と、ゲートトレンチ２８に埋め込まれた第１ゲート電極３０とを含む。ゲートトレンチ２８は、第１ゲート電極３０が埋め込まれた第１の幅Ｗ１を有する第１部分５１と、第１ゲート電極３０の終端４７よりも外側の外周部２３に形成され、第１の幅Ｗ１よりも大きい第２の幅Ｗ２を有する第２部分５２とを含む。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１面および第２面を有する半導体層と、
前記半導体層の前記第１面に形成され、かつ第１方向に延びるトレンチと、
前記半導体層の前記第１面から、前記トレンチの深さ方向に沿って順に形成された第１導電型の第１領域、第２導電型の第２領域および第３導電型の第３領域を有する素子部と、
前記トレンチの内面に形成されたゲート絶縁膜と、
前記トレンチに埋め込まれ、前記ゲート絶縁膜を介して前記第１領域、前記第２領域および前記第３領域に対向するゲート電極と、
前記トレンチは、前記ゲート電極が埋め込まれた第１の幅を有する第１部分と、前記第１方向における前記ゲート電極の終端よりも外側の外周部に形成され、前記第１の幅よりも大きい第２の幅を有する第２部分とを含む、半導体装置。
【請求項２】
前記第２領域は、前記第１方向における前記ゲート電極の終端に一致する終端を有している、請求項１に記載の半導体装置。
【請求項３】
前記第２領域は、前記第１方向における前記ゲート電極の終端よりも前記トレンチの前記第２部分に隣接する領域まで延びる延長部を有している、請求項１に記載の半導体装置。
【請求項４】
前記第１方向における前記第２領域の終端から前記トレンチの終端までの間に、前記第３領域の延長部が形成されている、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１方向における前記トレンチの終端から、前記第１方向における前記第２領域の終端までの距離が、３μｍ〜１５μｍである、請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記トレンチの前記第２部分で挟まれた前記半導体層の部分の幅が、０．２μｍ〜１．０μｍである、請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記トレンチは、複数のストライプ状に配列されており、
各前記トレンチは、互いに独立している、請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記トレンチは、複数のストライプ状に配列されており、
隣り合う前記トレンチの前記第１方向における終端同士を接続し、前記第１方向に交差する第２方向に延びる第２トレンチをさらに含む、請求項１〜６のいずれか一項に記載の半導体装置。
【請求項９】
前記ゲート電極に対して前記トレンチの底面側に埋め込まれた第２ゲート電極をさらに含み、
前記ゲート電極と前記第２ゲート電極との間に中間絶縁膜が形成されている、請求項１〜８のいずれか一項に記載の半導体装置。
【請求項１０】
前記ゲート絶縁膜は、前記トレンチの前記底面側に形成された第１部分、および前記トレンチの開口側に形成され、前記第１部分よりも薄い第２部分を含み、
前記ゲート電極は、前記ゲート絶縁膜の前記第１部分を挟んで前記トレンチに埋め込まれており、
前記第２ゲート電極は、前記ゲート絶縁膜の前記第２部分を挟んで前記トレンチに埋め込まれている、請求項９に記載の半導体装置。
【請求項１１】
前記素子部は、ソース領域としての前記第１領域と、チャネル領域としての前記第２領域とを有するＭＩＳＦＥＴを含む、請求項１〜１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記素子部は、エミッタ領域としての前記第１領域と、ベース領域としての前記第２領域と、前記第３領域に接する第２導電型のコレクタ領域とを有するＩＧＢＴを含む、請求項１〜１０のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
特許文献１は、トレンチゲートパワー半導体装置を開示している。この半導体装置は、溝が形成されたドリフト層と、溝の内面に形成されたゲート絶縁膜と、ゲート絶縁膜を挟んで溝に埋め込まれたゲート電極膜とを含む。
特許文献２は、トレンチゲート構造のパワートランジスタを有する半導体装置を開示している。この半導体装置は、溝が形成された主面を有するエピタキシャル層（ドリフト層）と、溝の内面に形成されたゲート絶縁層と、ゲート絶縁層を挟んで溝に埋め込まれたダミーゲート電極およびゲート電極と、ダミーゲート電極およびゲート電極の間に介在する絶縁層とを含む。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２０１２／１６５３１９Ａ１号
【特許文献２】特開２００６−２０２９３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体装置の素子部（セル）の外周部における耐圧の低下を抑制するため、チャネル領域をゲートトレンチの終端よりも外側の外周部まで広く形成することが検討できる。しかしながら、このやり方では、ウォークアウト現象およびウォークイン現象が発生しやすい。ここで、ウォークアウト現象とは、たとえば、１回目の測定ではドレイン−ソース間降伏電圧（ＢＶＤＳＳ）特性が不安定であるが、２回目以降（繰り返し再測定）では、正常な特性を示す現象である。ウォークイン現象とは、たとえば、１回目の測定ではドレイン−ソース間降伏電圧（ＢＶＤＳＳ）特性が正常な特性を示すが、２回目以降（繰り返し再測定）では、ドレイン−ソース間降伏電圧（ＢＶＤＳＳ）特性が低下を示す現象である。これらの現象は、デバイスの耐圧特性不安定要因となり得る。
【０００５】
このウォークアウトおよびウォークイン対策として、チャネル領域の端部をゲートトレンチの終端よりも内側に位置させることが検討できるが、素子部におけるチャネル面積が狭くなり、オン抵抗が高くなる傾向がある。
本発明の目的は、素子部の外周部における耐圧の低下を抑制でき、かつ、それに伴うオン抵抗の低下を抑制することができる半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一の局面に係る半導体装置は、第１面および第２面を有する半導体層と、前記半導体層の前記第１面に形成され、かつ第１方向に延びるトレンチと、前記半導体層の前記第１面から、前記トレンチの深さ方向に沿って順に形成された第１導電型の第１領域、第２導電型の第２領域および第３導電型の第３領域を有する素子部と、前記トレンチの内面に形成されたゲート絶縁膜と、前記トレンチに埋め込まれ、前記ゲート絶縁膜を介して前記第１領域、前記第２領域および前記第３領域に対向するゲート電極と、前記トレンチは、前記ゲート電極が埋め込まれた第１の幅を有する第１部分と、前記第１方向における前記ゲート電極の終端よりも外側の外周部に形成され、前記第１の幅よりも大きい第２の幅を有する第２部分とを含む。
【発明の効果】
【０００７】
本発明の一の局面に係る半導体装置によれば、外周部のトレンチの幅（第２の幅）を素子部のトレンチの幅（第１の幅）よりも大きくすることによって、外周部のトレンチで挟まれた半導体層の部分（たとえば、断面視におけるメサ部）の幅を狭くすることができる。これにより、外周部の末端に向かって空乏層を延ばしやすくすることができる。つまり、たとえばチャネル領域として使用される第２領域の端部の位置に関係なく、外周部における耐圧の低下を抑制することができる。その結果、第２領域の端部の位置に関する自由度が高くなるので、第２領域を適切な範囲に形成することによって、素子部におけるチャネル面積の縮小化を抑制し、オン抵抗の低下を抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】図１は、本発明の一実施形態に係る半導体装置の模式的な平面図である。
【図２】図２は、図１の二点鎖線IIで囲まれた部分の斜視図である。
【図３】図３は、図１の二点鎖線IIIで囲まれた部分の斜視図である。
【図４】図４は、前記半導体装置の一部の構成を透視して示す拡大平面図である。
【図５】図５は、図４のＶ−Ｖ断面を示す断面図である。
【図６】図６は、図４のVI−VI断面を示す断面図である。
【図７】図７は、図４のVII−VII断面を示す断面図である。
【図８Ａ】図８Ａは、前記半導体装置の製造工程の一部を示す図である。
【図８Ｂ】図８Ｂは、前記半導体装置の製造工程の一部を示す図である。
【図９Ａ】図９Ａは、図８Ａの次の工程を示す図である。
【図９Ｂ】図９Ｂは、図８Ｂの次の工程を示す図である。
【図１０Ａ】図１０Ａは、図９Ａの次の工程を示す図である。
【図１０Ｂ】図１０Ｂは、図９Ｂの次の工程を示す図である。
【図１１Ａ】図１１Ａは、図１０Ａの次の工程を示す図である。
【図１１Ｂ】図１１Ｂは、図１０Ｂの次の工程を示す図である。
【図１２Ａ】図１２Ａは、図１１Ａの次の工程を示す図である。
【図１２Ｂ】図１２Ｂは、図１１Ｂの次の工程を示す図である。
【図１３Ａ】図１３Ａは、図１２Ａの次の工程を示す図である。
【図１３Ｂ】図１３Ｂは、図１２Ｂの次の工程を示す図である。
【図１４Ａ】図１４Ａは、図１３Ａの次の工程を示す図である。
【図１４Ｂ】図１４Ｂは、図１３Ｂの次の工程を示す図である。
【図１５Ａ】図１５Ａは、図１４Ａの次の工程を示す図である。
【図１５Ｂ】図１５Ｂは、図１４Ｂの次の工程を示す図である。
【図１６Ａ】図１６Ａは、図１５Ａの次の工程を示す図である。
【図１６Ｂ】図１６Ｂは、図１５Ｂの次の工程を示す図である。
【図１７Ａ】図１７Ａは、図１６Ａの次の工程を示す図である。
【図１７Ｂ】図１７Ｂは、図１６Ｂの次の工程を示す図である。
【図１８Ａ】図１８Ａは、図１７Ａの次の工程を示す図である。
【図１８Ｂ】図１８Ｂは、図１７Ｂの次の工程を示す図である。
【図１９Ａ】図１９Ａは、図１８Ａの次の工程を示す図である。
【図１９Ｂ】図１９Ｂは、図１８Ｂの次の工程を示す図である。
【図２０】図２０は、第１参考例に係る半導体装置の一部の構成を透視して示す拡大平面図である。
【図２１Ａ】図２１Ａは、図２０のXXI−XXI断面を示す断面図である。
【図２１Ｂ】図２１Ｂは、図２１Ａの構造のＩ−Ｖ特性を示す図である。
【図２２Ａ】図２２Ａは、第２参考例に係る半導体装置の一部の構成を示す模式的な断面図である。
【図２２Ｂ】図２２Ｂは、図２２Ａの構造のＩ−Ｖ特性を示す図である。
【図２３Ａ】図２３Ａは、第３参考例に係る半導体装置の一部の構成を示す模式的な断面図である。
【図２３Ｂ】図２３Ｂは、図２３Ａの構造のＩ−Ｖ特性を示す図である。
【図２４】図２４は、本発明の一実施形態に係る半導体装置の外周部における空乏層の広がりを示す図である。
【図２５】図２５は、本発明の一実施形態に係る半導体装置の第１変形例を示す図である。
【図２６】図２６は、本発明の一実施形態に係る半導体装置の第１変形例を示す図である。
【図２７】図２７は、本発明の一実施形態に係る半導体装置の第１変形例を示す図である。
【発明を実施するための形態】
【０００９】
＜本発明の実施形態＞
まず、本発明の実施形態を列記して説明する。
本発明の一実施形態に係る半導体装置は、第１面および第２面を有する半導体層と、前記半導体層の前記第１面に形成され、かつ第１方向に延びるトレンチと、前記半導体層の前記第１面から、前記トレンチの深さ方向に沿って順に形成された第１導電型の第１領域、第２導電型の第２領域および第３導電型の第３領域を有する素子部と、前記トレンチの内面に形成されたゲート絶縁膜と、前記トレンチに埋め込まれ、前記ゲート絶縁膜を介して前記第１領域、前記第２領域および前記第３領域に対向するゲート電極と、前記トレンチは、前記ゲート電極が埋め込まれた第１の幅を有する第１部分と、前記第１方向における前記ゲート電極の終端よりも外側の外周部に形成され、前記第１の幅よりも大きい第２の幅を有する第２部分とを含む。
【００１０】
この構成によれば、外周部のトレンチの幅（第２の幅）を素子部のトレンチの幅（第１の幅）よりも大きくすることによって、外周部のトレンチで挟まれた半導体層の部分（たとえば、断面視におけるメサ部）の幅を狭くすることができる。これにより、外周部の末端に向かって空乏層を延ばしやすくすることができる。つまり、たとえばチャネル領域として使用される第２領域の端部の位置に関係なく、外周部における耐圧の低下を抑制することができる。その結果、第２領域の端部の位置に関する自由度が高くなるので、第２領域を適切な範囲に形成することによって、素子部におけるチャネル面積の縮小化を抑制し、オン抵抗の低下を抑制することができる。
【００１１】
本発明の一実施形態に係る半導体装置では、前記第２領域は、前記第１方向における前記ゲート電極の終端に一致する終端を有していてもよい。
本発明の一実施形態に係る半導体装置では、前記第２領域は、前記第１方向における前記ゲート電極の終端よりも前記トレンチの前記第２部分に隣接する領域まで延びる延長部を有していてもよい。
【００１２】
この構成によれば、第２領域の延長部をゲート電極の終端よりも外側に設定されている。これにより、第２領域の形成時（たとえば、イオン注入時）に設計範囲からの位置ずれが多少生じても、第２領域の終端がゲート電極の終端よりも内側に配置されることを防止することができる。その結果、素子部におけるチャネル面積の縮小化を防止することができる。
【００１３】
本発明の一実施形態に係る半導体装置では、前記第１方向における前記第２領域の終端から前記トレンチの終端までの間に、前記第３領域の延長部が形成されていてもよい。
本発明の一実施形態に係る半導体装置では、前記第１方向における前記トレンチの終端から、前記第１方向における前記第２領域の終端までの距離が、３μｍ〜１５μｍであってもよい。
【００１４】
本発明の一実施形態に係る半導体装置では、前記トレンチの前記第２部分で挟まれた前記半導体層の部分の幅が、０．２μｍ〜１．０μｍであってもよい。
本発明の一実施形態に係る半導体装置では、前記トレンチは、複数のストライプ状に配列されており、各前記トレンチは、互いに独立していてもよい。
本発明の一実施形態に係る半導体装置では、前記トレンチは、複数のストライプ状に配列されており、隣り合う前記トレンチの前記第１方向における終端同士を接続し、前記第１方向に交差する第２方向に延びる第２トレンチをさらに含んでいてもよい。
【００１５】
本発明の一実施形態に係る半導体装置は、前記ゲート電極に対して前記トレンチの底面側に埋め込まれた第２ゲート電極をさらに含み、前記ゲート電極と前記第２ゲート電極との間に中間絶縁膜が形成されていてもよい。
本発明の一実施形態に係る半導体装置では、前記ゲート絶縁膜は、前記トレンチの前記底面側に形成された第１部分、および前記トレンチの開口側に形成され、前記第１部分よりも薄い第２部分を含み、前記ゲート電極は、前記ゲート絶縁膜の前記第１部分を挟んで前記トレンチに埋め込まれており、前記第２ゲート電極は、前記ゲート絶縁膜の前記第２部分を挟んで前記トレンチに埋め込まれていてもよい。
【００１６】
本発明の一実施形態に係る半導体装置では、前記素子部は、ソース領域としての前記第１領域と、チャネル領域としての前記第２領域とを有するＭＩＳＦＥＴを含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記素子部は、エミッタ領域としての前記第１領域と、ベース領域としての前記第２領域と、前記第３領域に接する第２導電型のコレクタ領域とを有するＩＧＢＴを含んでいてもよい。
＜本発明の実施形態の詳細な説明＞
次に、本発明の実施形態を、添付図面を参照して詳細に説明する。
【００１７】
図１は、本発明の一実施形態に係る半導体装置１の模式的な平面図である。
半導体装置１は、平面視において四角形状（図１では、長方形状）を有している。半導体装置１には、たとえばＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）２が形成されている。半導体装置１の表面には、電極膜３が形成されている。電極膜３は、半導体装置１の表面のほぼ全体を覆っている。電極膜３は、この実施形態では、ソース電極膜４と、第１ゲート電極膜５とを含む。
【００１８】
ソース電極膜４は、半導体装置１の表面のほぼ全体に形成されている。ソース電極膜４には、平面視において選択的に第１凹部７が形成されている。
第１ゲート電極膜５は、平面視においてソース電極膜４の第１凹部７内に形成された第１パッド部９と、この第１パッド部９から半導体装置１の辺（周縁）に沿って延びる第１フィンガー部１０とを一体的に含む。第１フィンガー部１０は、この実施形態では、ソース電極膜４の両側に形成されている。第１フィンガー部１０は、半導体装置１の互いに対向する一対の辺（たとえば、図１における上下の辺）に沿って平行に延び、半導体装置１の角部において終端を有している。
【００１９】
電極膜３の一部は、半導体装置１の表面に形成されたパッシベーション膜１３によって覆われている。パッシベーション膜１３は、ソース電極膜４および第１ゲート電極膜５を一括して覆っており、これらの電極膜３の一部を露出させる複数の開口１４，１５を有している。図１では、第１ゲート電極膜５の第１パッド部９の一部および第１フィンガー部１０が破線で示されており、この破線部がパッシベーション膜１３で覆われた部分である。一方、ソース電極膜４の一部も覆われているが、図１では、その覆われた部分の図示を省略している。
【００２０】
ソース電極膜４の一部は、第１パッド開口１４からソースパッド１７として露出しており、第１ゲート電極膜５の一部（第１パッド部９）は、第２パッド開口１５から第１ゲートパッド１８として露出している。各パッド１７，１８には、半導体装置１をパッケージングする際に、ボンディングワイヤ等の接合材が接合されてもよい。
図２は、半導体装置１の模式的な斜視図であって、図１の二点鎖線IIで囲まれた部分の斜視図である。図３は、半導体装置１の模式的な斜視図であって、図１の二点鎖線IIIで囲まれた部分の斜視図である。図４は、半導体装置１の一部の構成を透視して示す拡大平面図であって、電極膜３、層間絶縁膜３６、プラグ電極６２〜６４が省略して示されている。図５は、図４のＶ−Ｖ断面を示す断面図である。図６は、図４のVI−VI断面を示す断面図である。図７は、図４のVII−VII断面を示す断面図である。
【００２１】
なお、図５〜図７では、図４で省略された電極膜３等の構成も示されている。また、図７では、便宜的に、第１ゲート電極３０の埋め込み部分６５および第２ゲート電極３１（第２延出部４８）の埋め込み部分６６を矢印で示している。
半導体装置１は、本発明の半導体層の一例としての半導体基板２０および半導体基板２０上のエピタキシャル層２１を備えている。
【００２２】
半導体基板２０は、この実施形態では、ｎ＋型の半導体基板（たとえばシリコン基板）からなっていてもよい。その他、ＳｉＣ基板、ＧａＮ基板等、一般的にトランジスタに採用される基板であってもよい。ｎ＋型の半導体基板２０は、ｎ型不純物をドープしながら結晶成長させた半導体基板であってもよい。ｎ型不純物としては、Ｐ（リン）、Ａｓ（ヒ素）、ＳＢ（アンチモン）等を適用できる。また、ｎ＋型の半導体基板２０の不純物濃度は、たとえば、１．０×１０１８ｃｍ−３〜５．０×１０２０ｃｍ−３程度であってもよい。
【００２３】
エピタキシャル層２１は、たとえば、ｎ＋型の半導体基板２０上に、ｎ型不純物を注入しながらエピタキシャル成長されたｎ−型の層であってもよい。ｎ型不純物としては、前述のものを適用できる。また、ｎ−型のエピタキシャル層２１の不純物濃度は、ｎ＋型の半導体基板２０よりも低く、たとえば、１．０×１０１０ｃｍ−３〜１．０×１０１８ｃｍ−３程度であってもよい。
【００２４】
半導体装置１は、素子部２２および素子部２２を取り囲む外周部２３を有しており、素子部２２にｎチャネル型ＭＩＳＦＥＴ２を備えている。ＭＩＳＦＥＴ２は、エピタキシャル層２１の表面（第１面２４）と半導体基板２０の裏面（第２面２５）との間を、これらの厚さ方向に電流が流れる縦型構造の素子である。
ＭＩＳＦＥＴ２は、ｎ＋型ドレイン層２６と、本発明の第３領域の一例としてのｎ−型ドリフト層２７と、ゲートトレンチ２８と、ゲート絶縁膜２９と、第１ゲート電極３０と、第２ゲート電極３１と、本発明の第２領域の一例としてのｐ型チャネル領域３２と、本発明の第１領域の一例としてのｎ＋型ソース領域３３と、コンタクトトレンチ３４と、ｐ＋型チャネルコンタクト領域３５と、層間絶縁膜３６と、ドレイン電極３７とを含む。
【００２５】
ｎ＋型ドレイン層２６は、前述の半導体基板２０からなっていてもよく、ｎ−型ドリフト層２７は、前述のエピタキシャル層２１からなっていてもよい。
ゲートトレンチ２８は、エピタキシャル層２１の第１面２４に形成されている。ゲートトレンチ２８は、図２〜図４を参照して、本発明の第１方向の一例としてのＸ方向に延びている。より具体的には、互いに独立した複数のゲートトレンチ２８が形成されている。複数のゲートトレンチ２８は、互いに平行である。
【００２６】
ゲート絶縁膜２９は、ゲートトレンチ２８の内面に形成されている。ゲート絶縁膜２９は、たとえば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミナ膜、タンタル酸化膜等からなっていてもよい。ゲート絶縁膜２９がシリコン酸化膜からなる場合、ＭＩＳＦＥＴ２は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と称してもよい。
【００２７】
ゲート絶縁膜２９は、ゲートトレンチ２８の底面側からエピタキシャル層２１の第１面２４へ向かってこの順に形成された第２部分３９および第１部分３８を含む。ゲート絶縁膜２９の第２部分３９および第１部分３８は、互いに連続している。ゲートトレンチ２８の底面および底面から延びる側面の一部が第２部分３９で覆われており、第２部分３９からゲートトレンチ２８の開口端までの側面の残りの部分およびエピタキシャル層２１の第１面２４が第１部分３８で覆われている。
【００２８】
ゲート絶縁膜２９の第２部分３９は、第１部分３８よりも大きな厚さを有している。たとえば、ゲート絶縁膜２９の第２部分３９の厚さが１０００Å〜１５０００Åであり、ゲート絶縁膜２９の第１部分３８の厚さが３５０Å〜１０００Åであってもよい。
第１ゲート電極３０および第２ゲート電極３１は、ゲート絶縁膜２９を挟んでゲートトレンチ２８に埋め込まれている。
【００２９】
より具体的には、第２ゲート電極３１は、ゲート絶縁膜２９の第２部分３９を挟んでゲートトレンチ２８の底面側に埋め込まれている。第２ゲート電極３１は、第１端部４０および第２端部４１を含んでいてもよい。第２ゲート電極３１の第１端部４０は、ゲートトレンチ２８の開口側に位置している。第２ゲート電極３１の第２端部４１は、ゲートトレンチ２８の底面側に位置している。
【００３０】
第２ゲート電極３１の第１端部４０は、ゲート絶縁膜２９の第２部分３９に対してエピタキシャル層２１の第１面２４側に突出している。これにより、第２ゲート電極３１の第１端部４０の両側には凹部４２が形成されている。また、第２ゲート電極３１の第１端部４０は、第２端部４１よりも狭い幅を有している。
第２ゲート電極３１の第２端部４１は、ゲートトレンチ２８の底面へ向かって膨らむ凸湾曲状に形成されている。第２ゲート電極３１の第２端部４１は、より具体的には、ゲート絶縁膜２９の第２部分３９によって区画されたＵ字空間の底面に沿って形成されており、ゲートトレンチ２８の底面に向かう滑らかな凸湾曲状に形成されている。
【００３１】
このような構造によれば、第２ゲート電極３１に対する局所的な電界集中を抑制できるから、ブレークダウン電圧の低下を抑制することができる。
第２ゲート電極３１は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金または銅合金のうちの少なくとも１種を含んでいてもよい。第２ゲート電極３１は、この実施形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、ｎ型不純物またはｐ型不純物を含んでいてもよい。
【００３２】
第１ゲート電極３０は、ゲート絶縁膜２９の第１部分３８を挟んでゲートトレンチ２８の開口側に埋め込まれている。第１ゲート電極３０は、第２ゲート電極３１の凹部４２に埋め込まれており、第２ゲート電極３１の第１端部４０を挟んでいる。
第１ゲート電極３０は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金または銅合金のうちの少なくとも１種を含んでいてもよい。第１ゲート電極３０は、この実施形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、ｎ型不純物またはｐ型不純物を含んでいてもよい。
【００３３】
第１ゲート電極３０においてゲートトレンチ２８から露出する部分は、キャップ絶縁膜４３によって覆われている。キャップ絶縁膜４３は、ゲートトレンチ２８内においてゲート絶縁膜２９の第１部分３８に連なっている。キャップ絶縁膜４３は、酸化シリコン（ＳｉＯ２）を含んでいてもよい。
第１ゲート電極３０と第２ゲート電極３１との間には、中間絶縁膜４４が形成されている。中間絶縁膜４４は、第１ゲート電極３０および第２ゲート電極３１を電気的に絶縁している。
【００３４】
中間絶縁膜４４は、より具体的には、第２ゲート電極３１および第１ゲート電極３０の間の領域においてゲート絶縁膜２９の第２部分３９から露出する第２ゲート電極３１の第１端部４０の外面を覆っている。中間絶縁膜４４は、ゲート絶縁膜２９の第１部分３８および第２部分３９に連なっている。また、中間絶縁膜４４の厚さは、たとえば、５００Å〜１５０００Åであってもよい。
【００３５】
中間絶縁膜４４は、たとえば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミナ膜、タンタル酸化膜等からなっていてもよい。
図３を参照して、第１ゲート電極３０は、ゲートトレンチ２８の長さ方向途中部において、第２ゲート電極３１の第１延出部４５によって分断されている。より具体的には、ゲートトレンチ２８の長さ方向途中部において、エピタキシャル層２１の第１面２４から第２ゲート電極３１までゲートトレンチ２８の深さ方向に延びる第１延出部４５が形成されている。
【００３６】
第１延出部４５は、第２ゲート電極３１と一体的に形成され、かつエピタキシャル層２１の厚さ方向において、第１ゲート電極３０の終端４６近傍を通過してエピタキシャル層２１の第１面２４まで延びている。こ第１延出部４５は、ソース電極膜４にコンタクトし、これらの間の導通を確保する。したがって、第１延出部４５は、第２ゲート電極３１のコンタクト部と称してもよい。
【００３７】
また、第１延出部４５とゲートトレンチ２８の側面との間には、ゲート絶縁膜２９の第２部分３９の延長部が介在されている。つまり、第１延出部４５の周囲には、第１ゲート電極３０との境界部に介在する中間絶縁膜４４を除いて、ゲート絶縁膜２９の第２部分３９が形成されている。
第１延出部４５と同様の第２ゲート電極３１の延出構造は、第１ゲート電極３０の長さ方向における外周部２３側の終端４７近傍にも形成されている。つまり、図２、図４および図５に示すように、ゲートトレンチ２８の長さ方向の終端４９において、エピタキシャル層２１の第１面２４から第２ゲート電極３１までゲートトレンチ２８の深さ方向に延びる第２延出部４８が形成されている。
【００３８】
第２延出部４８は、第２ゲート電極３１と一体的に形成され、かつエピタキシャル層２１の厚さ方向において、第１ゲート電極３０の終端４７近傍を通過してエピタキシャル層２１の第１面２４まで延びている。この実施形態では、第２延出部４８は、平面視における半導体装置１の周縁に形成された第１ゲート電極膜５の一対の第１フィンガー部１０の直下に形成されている。なお、図２、図４および図５では、一方側の第１フィンガー部１０の直下に形成された第２延出部４８のみを示している。
【００３９】
また、第２延出部４８とゲートトレンチ２８の側面との間には、ゲート絶縁膜２９の第２部分３９の延長部が介在されている。つまり、図４および図６を参照して、第２延出部４８の周囲には、第１ゲート電極３０との境界部に介在する中間絶縁膜４４を除いて、ゲート絶縁膜２９の第２部分３９が形成されている。
図６を参照して、第２延出部４８においてゲートトレンチ２８から露出する部分は、キャップ絶縁膜５０によって覆われている。キャップ絶縁膜５０は、ゲートトレンチ２８内においてゲート絶縁膜２９の第２部分３９に連なっている。キャップ絶縁膜５０は、酸化シリコン（ＳｉＯ２）を含んでいてもよい。
【００４０】
第１延出部４５および第２延出部４８の形成によって、この実施形態では、１つのゲートトレンチ２８において、第１ゲート電極３０は、ゲートトレンチ２８の長さ方向一方側終端４９に形成された第２延出部４８とゲートトレンチ２８の長さ方向中央に形成された第１延出部４５との間、および第１延出部４５とゲートトレンチ２８の長さ方向他方側終端４９に形成された第２延出部４８との間の１つずつ設けられている。
【００４１】
そして、この実施形態では、後述するように、第１ゲート電極３０が、ｎ−型ドリフト層２７、ｐ型チャネル領域３２およびｎ＋型ソース領域３３を含むＭＩＳＦＥＴ２の基本構造に対向するものであるから、第１ゲート電極３０が形成された範囲を素子部２２と定義する。図４を参照して、第１ゲート電極３０の外周側の終端４７と第２延出部４８との境界が素子部２２と外周部２３との境界である。したがって、第１ゲート電極３０の外周側の終端４７よりも内側の領域が素子部２２と定義され、第１ゲート電極３０の外周側の終端４７よりも外側の領域が外周部２３と定義される。なお、ゲートトレンチ２８の終端４９と第１ゲート電極３０の終端４７とが一致する場合は、ゲートトレンチ２８の終端４９が、素子部２２と外周部２３との境界として定義されてもよい。
【００４２】
ゲートトレンチ２８は、素子部２２における幅と外周部２３における幅とが互いに異なっている。この実施形態では、ゲートトレンチ２８は、素子部２２において第１ゲート電極３０が埋め込まれた第１の幅Ｗ１を有する第１部分５１と、外周部２３に形成され、第１の幅よりも大きい第２の幅Ｗ２を有する第２部分５２とを含む。この実施形態では、ゲートトレンチ２８の第１部分５１に、第１ゲート電極３０と第２ゲート電極３１との分離構造が形成されており、ゲートトレンチ２８の第２部分５２に、第２ゲート電極３１の第２延出部４８が形成されている。
【００４３】
たとえば、ゲートトレンチ２８の第１部分５１の幅Ｗ１が０．８μｍ〜２．３μｍであり、ゲートトレンチ２８の第２部分５２の幅Ｗ２が１．０μｍ〜２．５μｍであってもよい。なお、上記の幅Ｗ１および幅Ｗ２の範囲は、あくまでも一例であり、エピタキシャル層２１の比抵抗等を考慮して適切な大きさを設定すればよい。
また、隣り合うゲートトレンチ２８の第１部分５１で挟まれるエピタキシャル層２１の部分（図５における素子部２２のメサ部５３）の幅Ｗ３は、たとえば、０．３μｍ〜１．５μｍであってもよい。隣り合うゲートトレンチ２８の第２部分５２で挟まれるエピタキシャル層２１の部分（図６における外周部２３のメサ部５４）の幅Ｗ４は、幅Ｗ３よりも狭く、たとえば、０．２μｍ〜１．０μｍであってもよい。
【００４４】
ＭＩＳＦＥＴ２を動作させるとき（つまり、ゲートのオン制御時）、第２ゲート電極３１にゲート電圧が印加され、第１ゲート電極３０にゲート電圧が印加されてもよい。この場合、第２ゲート電極３１および第１ゲート電極３０は、ゲート電極として機能する。これにより、第２ゲート電極３１および第１ゲート電極３０の間の電圧降下を抑制できるから、第２ゲート電極３１および第１ゲート電極３０の間の電界集中を抑制できる。また、エピタキシャル層２１のオン抵抗を低下させることができるから、消費電力の低減を図ることができる。
【００４５】
また、ＭＩＳＦＥＴ２を動作させるとき（つまり、ゲートのオン制御時）、第２ゲート電極３１に基準電位が印加され、第１ゲート電極３０にゲート電圧が印加されてもよい。この場合、第２ゲート電極３１がフィールド電極として機能する一方で、第１ゲート電極３０がゲート電極として機能する。これにより、寄生容量を低下させることができるから、スイッチング速度の向上を図ることができる。
【００４６】
ｐ型チャネル領域３２は、ｐ型不純物が注入された半導体層である。より具体的には、ｎ−型ドリフト層２７に対してｐ型不純物をイオン注入（インプラ）することによって形成された半導体層であってもよい。ｐ型不純物としては、Ｂ（ホウ素）、Ａｌ（アルミニウム）、Ｇａ（ガリウム）等を適用できる。また、ｐ型チャネル領域３２の不純物濃度は、たとえば、１．０×１０１５ｃｍ−３〜１．０×１０１９ｃｍ−３程度であってもよい。
【００４７】
ｐ型チャネル領域３２は、ゲートトレンチ２８の側方においてｎ−型ドリフト層２７の第１面２４に選択的に形成されている。この実施形態では、図４に示すように、複数のｐ型チャネル領域３２は、ゲートトレンチ２８に沿ってストライプ状に形成されている。ｐ型チャネル領域３２は、この実施形態では、ゲートトレンチ２８の第１部分５１に挟まれたメサ部５３のみに形成されており、図４および図７に示すように、第１ゲート電極３０の終端４７に一致する終端５５を有している。言い換えれば、ｐ型チャネル領域３２は、素子部２２と外周部２３との境界に一致する終端５５を有している。
【００４８】
また、図７を参照して、Ｘ方向におけるゲートトレンチ２８の終端４９から、ｐ型チャネル領域３２の終端５５までの距離Ｌ１は、たとえば、３μｍ〜１５μｍであってもよい。
ｎ＋型ソース領域３３は、ｐ型チャネル領域３２の表面部に選択的に形成されている。つまり、ｎ＋型ソース領域３３は、ｐ型チャネル領域３２と同様に、ゲートトレンチ２８に沿ってストライプ状に形成されている。ｎ＋型ソース領域３３は、ｐ型チャネル領域３２にｎ型不純物を選択的にイオン注入することによって形成されていてもよい。ｎ型不純物の例は、前述のとおりである。また、ｎ＋型ソース領域３３の不純物濃度は、ｎ−型ドリフト層２７よりも高く、たとえば、１．０×１０１８ｃｍ−３〜５．０×１０２０ｃｍ−３程度であってもよい。
【００４９】
また、ｎ＋型ソース領域３３は、この実施形態では、ゲートトレンチ２８の第１部分５１に挟まれたメサ部５３のみに形成されており、図４に示すように、第１ゲート電極３０の終端４７よりも内側に位置する終端５６を有している。
図２、図３および図５を参照して、ｎ＋型ソース領域３３、ｐ型チャネル領域３２およびｎ−型ドリフト層２７は、ゲートトレンチ２８の深さ方向にこの順に形成されている。第１ゲート電極３０は、ゲート絶縁膜２９（第１部分３８）を介して、ｎ＋型ソース領域３３、ｐ型チャネル領域３２およびｎ−型ドリフト層２７に対向している。ｐ型チャネル領域３２の第１ゲート電極３０に対向する部分は、ＭＩＳＦＥＴ２のチャネル形成部５７（図５）を提供する。
【００５０】
また、図４を参照して、ゲートトレンチ２８の長さ方向におけるｐ型チャネル領域３２の終端５５からゲートトレンチ２８の終端４９までの間には、ｎ−型ドリフト層２７の延長部５８が形成されている。図７を参照して、ｎ−型ドリフト層２７の延長部５８は、ｐ型チャネル領域３２の下方から側方に回り込み、外周部２３の全体に形成されていてもよい。
【００５１】
コンタクトトレンチ３４は、エピタキシャル層２１の第１面２４から半導体基板２０に向かって形成されている。コンタクトトレンチ３４は、ｎ＋型ソース領域３３を通過してｐ型チャネル領域３２に達するように形成されている。コンタクトトレンチ３４は、図２、図３および図４に示すように、ｐ型チャネル領域３２に沿ってストライプ状に形成されている。なお、コンタクトトレンチ３４は、ストライプ状のｐ型チャネル領域３２の長さ方向に間隔を空けて配列された複数のドット状であってもよい。
【００５２】
ｐ＋型チャネルコンタクト領域３５は、コンタクトトレンチ３４の内面に形成されている。図５では、コンタクトトレンチ３４の底面のみに形成されたｐ＋型チャネルコンタクト領域３５が示されているが、ｐ＋型チャネルコンタクト領域３５は、コンタクトトレンチ３４の底面に加えて側面に形成されていてもよい。ｐ＋型チャネルコンタクト領域３５は、ｐ型チャネル領域３２にｐ型不純物を選択的にイオン注入することによって形成されていてもよい。ｐ型不純物の例は、前述のとおりである。また、ｐ＋型チャネルコンタクト領域３５の不純物濃度は、ｐ型チャネル領域３２よりも高く、たとえば、５．０×１０１７ｃｍ−３〜１．０×１０１９ｃｍ−３程度であってもよい。
【００５３】
層間絶縁膜３６は、エピタキシャル層２１上に形成されている。層間絶縁膜３６は、たとえば、シリコン酸化膜、シリコン窒化膜、ＴＥＯＳ（テトラエトキシシラン）等の絶縁材料からなっていてもよい。
層間絶縁膜３６には、ｐ＋型チャネルコンタクト領域３５を露出させる第１コンタクト孔５９、第１ゲート電極３０を露出させる第２コンタクト孔６０、および第２ゲート電極３１の第１延出部４５を露出させる第３コンタクト孔６１が形成されている。
【００５４】
第１コンタクト孔５９に第１プラグ電極６２が埋め込まれ、第２コンタクト孔６０に第２プラグ電極６３が埋め込まれ、第３コンタクト孔６１に第３プラグ電極６４が埋め込まれている。第１プラグ電極６２はｐ＋型チャネルコンタクト領域３５およびｎ＋型ソース領域３３に接続され、第２プラグ電極６３は第１ゲート電極３０に接続され、第３プラグ電極６４は第２ゲート電極３１の第１延出部４５に接続されている。第１プラグ電極６２、第２プラグ電極６３および第３プラグ電極６４は、タングステンをそれぞれ含んでいてもよい。
【００５５】
層間絶縁膜３６上には、前述の電極膜３が形成されている。電極膜３は、アルミニウムその他の金属からなっていてもよい。
ソース電極膜４は、第１プラグ電極６２を介して、ｐ＋型チャネルコンタクト領域３５およびｎ＋型ソース領域３３に電気的に接続されている。第１ゲート電極膜５（第１フィンガー部１０）は、第２プラグ電極６３を介して、第１ゲート電極３０に電気的に接続されている。ソース電極膜４は、第３プラグ電極６４を介して、第２ゲート電極３１に電気的に接続されている。なお、ソース電極膜４は、単に「ソース電極」と称してもよい。
【００５６】
半導体基板２０の第２面２５には、ドレイン電極３７が形成されている。ドレイン電極３７は、アルミニウムその他の金属からなっていてもよい。ドレイン電極３７は、半導体基板２０の第２面２５において、ｎ＋型ドレイン層２６に接続されている。これにより、ドレイン電極３７は、ｎ＋型ドレイン層２６を介してｎ−型ドリフト層２７に電気的に接続されている。
【００５７】
次に、半導体装置１の製造方法について説明する。図８Ａ，８Ｂ〜図１９Ａ，１９Ｂは、半導体装置１の製造工程を工程順に説明する図である。図８Ａ，８Ｂ〜図１９Ａ，１９Ｂのうち、「Ａ」が付された図が前述の図５に対応する図であり、「Ｂ」が付された図が前述の図６に対応する図である。
半導体装置１を製造するには、たとえば、図８Ａ，８Ｂを参照して、半導体基板２０上に、シリコンをエピタキシャル成長させることによって、エピタキシャル層２１が形成される。
【００５８】
次に、図９Ａ，９Ｂを参照して、エピタキシャル層２１に、ゲートトレンチ２８が形成される。より具体的には、エピタキシャル層２１の第１面２４に所定パターンのマスク（図示せず）が形成され、このマスクを介するエッチング法によってエピタキシャル層２１の不要部分が除去される。これにより、相対的に狭い幅Ｗ１を有する第１部分５１と、相対的に広い幅Ｗ２を有する第２部分５２とを一体的に有するゲートトレンチ２８が形成される。
【００５９】
次に、図１０Ａ，１０Ｂを参照して、ゲート絶縁膜２９の第２部分３９のベースとなるベース絶縁膜６７が形成される。ベース絶縁膜６７は、エピタキシャル層２１の第１面２４およびゲートトレンチ２８の内面に沿って形成される。ベース絶縁膜６７は、酸化処理法（たとえば熱酸化処理法）またはＣＶＤ法によって形成されてもよい。ベース絶縁膜６７は、この実施形態では、熱酸化処理法によって形成される。
【００６０】
次に、図１１Ａ，１１Ｂを参照して、第２ゲート電極３１が形成される。より具体的には、ゲートトレンチ２８を埋め尽くし、かつエピタキシャル層２１の第１面２４を覆うように導電膜（この実施形態では、導電性ポリシリコン）が形成された後、当該導電膜をエッチングすることによって第２ゲート電極３１が得られる。
次に、図１２Ａ，１２Ｂを参照して、ベース絶縁膜６７の不要な部分が除去される。この工程では、まず、所定パターンを有するマスク（図示せず）がエピタキシャル層２１の第１面２４に形成される。次に、ベース絶縁膜６７の不要な部分が、マスク（図示せず）を介するエッチング法によって除去される。これにより、ベース絶縁膜６７は、ゲートトレンチ２８内において第２ゲート電極３１の第１端部４０が露出するまで除去される。これにより、ゲート絶縁膜２９の第２部分３９が形成される。
【００６１】
次に、図１３Ａ，１３Ｂを参照して、ゲート絶縁膜２９の第１部分３８、中間絶縁膜４４およびキャップ絶縁膜５０が形成される。ゲート絶縁膜２９の第１部分３８、中間絶縁膜４４およびキャップ絶縁膜５０は、酸化処理法（たとえば熱酸化処理法）またはＣＶＤ法によって形成されてもよい。この実施形態では、ゲート絶縁膜２９の第１部分３８、中間絶縁膜４４およびキャップ絶縁膜５０は、熱酸化処理法によって形成される。
【００６２】
次に、図１４Ａ，１４Ｂを参照して、第１ゲート電極３０が形成される。より具体的には、ゲートトレンチ２８を埋め尽くし、かつエピタキシャル層２１の第１面２４を覆うように導電膜（この実施形態では、導電性ポリシリコン）が形成された後、当該導電膜をエッチングすることによって第１ゲート電極３０が得られる。
次に、図１５Ａ，１５Ｂを参照して、第１ゲート電極３０の露出部を覆うキャップ絶縁膜４３が形成される。キャップ絶縁膜４３は、たとえば熱酸化処理法によって形成されてもよい。次に、エピタキシャル層２１の第１面２４の表層部にｐ型チャネル領域３２が形成される。ｐ型チャネル領域３２は、イオン注入マスク（図示せず）を介するイオン注入法によってエピタキシャル層２１の第１面２４にｐ型不純物を注入することによって形成される。
【００６３】
次に、図１６Ａ，１６Ｂを参照して、ｐ型チャネル領域３２の表層部にｎ＋型ソース領域３３が形成される。ｎ＋型ソース領域３３は、イオン注入マスク（図示せず）を介するイオン注入法によってエピタキシャル層２１の第１面２４にｎ型不純物を注入することによって形成される。
次に、図１７Ａ，１７Ｂを参照して、エピタキシャル層２１の第１面２４に、層間絶縁膜３６が形成される。層間絶縁膜３６は、たとえば、ＣＶＤ法によって形成されてもよい。
【００６４】
次に、図１８Ａ，１８Ｂを参照して、層間絶縁膜３６に、第１コンタクト孔５９、第２コンタクト孔６０および第３コンタクト孔６１が形成される。次に、第１コンタクト孔５９を介してエピタキシャル層２１をエッチングすることによって、コンタクトトレンチ３４が形成される。次に、コンタクトトレンチ３４の底面にｐ＋型チャネルコンタクト領域３５が形成される。ｐ＋型チャネルコンタクト領域３５は、イオン注入マスク（図示せず）を介するイオン注入法によってコンタクトトレンチ３４の底面にｐ型不純物を注入することによって形成される。
【００６５】
次に、図１９Ａ，１９Ｂを参照して、第１プラグ電極６２、第２プラグ電極６３および第３プラグ電極６４が形成される。より具体的には、第１コンタクト孔５９、第２コンタクト孔６０および第３コンタクト孔６１を埋め尽くし、かつ層間絶縁膜３６の表面を覆うように導電膜（この実施形態では、タングステン）が形成された後、当該導電膜をエッチングまたはＣＭＰすることによって第１プラグ電極６２、第２プラグ電極６３および第３プラグ電極６４が得られる。次に、層間絶縁膜３６上に、ソース電極膜４および第１ゲート電極膜５が形成される。
【００６６】
この後、半導体基板２０（ｎ＋型ドレイン層２６）の第２面２５にドレイン電極３７が形成されることによって、半導体装置１を得ることができる。
次に、半導体装置１の効果について説明する。半導体装置１の効果の説明に先立って、参考例に係る半導体装置６８〜７０の構造および参考例に係る半導体装置６８〜７０の特性について説明する。
【００６７】
図２０は、第１参考例に係る半導体装置６８の一部の構成を透視して示す拡大平面図である。図２１Ａは、図２０のXXI−XXI断面を示す断面図である。図２１Ｂは、図２１Ａの構造のＩ−Ｖ特性を示す図である。図２２Ａは、第２参考例に係る半導体装置６９の一部の構成を示す模式的な断面図である。図２２Ｂは、図２２Ａの構造のＩ−Ｖ特性を示す図である。図２３Ａは、第３参考例に係る半導体装置７０の一部の構成を示す模式的な断面図である。図２３Ｂは、図２３Ａの構造のＩ−Ｖ特性を示す図である。なお、図２１Ｂ，図２２Ｂおよび図２３Ｂでは、第１参考例のブレークダウン電圧を１００として示している。
【００６８】
第１参考例の半導体装置６８は、図２０および図２１Ａに示すように、（１）ゲートトレンチ２８の第１部分５１の幅Ｗ１と第２部分５２の幅Ｗ２とが同じである点、および（２）ｐ型チャネル領域３２が、第１ゲート電極３０の終端４７よりもゲートトレンチ２８の第２部分５２に隣接する領域まで延びる延長部７１を有し、かつ当該ｐ型チャネル領域３２の終端５５がゲートトレンチ２８の終端４９に一致している点で、前述の半導体装置１と異なっている。
【００６９】
第２参考例の半導体装置６９は、図２２Ａに示すように、（１）ゲートトレンチ２８の第１部分５１の幅Ｗ１と第２部分５２の幅Ｗ２とが同じである点（図示せず）、および（２）ｐ型チャネル領域３２が、第１ゲート電極３０の終端４７よりもゲートトレンチ２８の第２部分５２に隣接する領域まで延びる延長部７２を有し、かつ当該ｐ型チャネル領域３２の終端５５がゲートトレンチ２８の終端４９と第１ゲート電極３０の終端４７との間に位置している点で、前述の半導体装置１と異なっている。
【００７０】
第３参考例の半導体装置７０は、図２３Ａに示すように、（１）ゲートトレンチ２８の第１部分５１の幅Ｗ１と第２部分５２の幅Ｗ２とが同じである点（図示せず）、および（２）ｐ型チャネル領域３２の終端５５が、第１ゲート電極３０の終端４７よりも内側に位置している点で、前述の半導体装置１と異なっている。
まず、第１〜第３参考例に係る半導体装置６８〜７０の特性を比較すると、第１参考例では、第２参考例に比べて高いブレークダウン電圧を発現でき、高い耐圧を示しているが、ウォークアウト現象が発生している。つまり、図２１Ｂに示すように、１回目測定時のドレイン−ソース間降伏電圧（ＢＶＤＳＳ）特性が不安定になっている。
【００７１】
一方、第３参考例では、第１参考例および第２参考例に比べて高いブレークダウン電圧を発現でき、かつウォークアウト現象も認識されない。しかしながら、第３参考例では、型チャネル領域３２の終端５５が第１ゲート電極３０の終端４７よりも内側に位置している。そのため、ｎ−型ドリフト層２７、ｐ型チャネル領域３２およびｎ＋型ソース領域３３を含むＭＩＳＦＥＴ２の基本構造の面積の縮小が必須であり、所望のオン抵抗を発現できない場合がある。なお、図２２Ｂに示すように、第２参考例に係る半導体装置６９の耐圧が、第１参考例の半導体装置６８および第３参考例の半導体装置７０に比べて低いことは言うまでもない。
【００７２】
そこで、この実施形態に係る半導体装置１では、外周部２３のゲートトレンチ２８の第２の幅Ｗ２を素子部２２のゲートトレンチ２８の第１の幅よりも大きくすることによって、外周部２３のゲートトレンチ２８で挟まれたメサ部５４の幅Ｗ４を狭くすることができる。
これにより、図２４に示すように、空乏層７３がメサ部５４の内部に入り込まず、外周部２３の末端に向かって空乏層７３を延ばしやすくすることができる。つまり、ｐ型チャネル領域３２の終端５５の位置に関係なく、外周部２３における耐圧の低下を抑制することができる。その結果、ｐ型チャネル領域３２の終端５５の位置に関する自由度が高くなるので、ｐ型チャネル領域３２を適切な範囲に形成することによって、素子部２２におけるチャネル面積の縮小化を抑制し、オン抵抗の低下を抑制することができる。
【００７３】
以上、本発明の実施形態について説明したが、本発明は他の形態で実施することもできる。
たとえば、図２５に示すように、ｐ型チャネル領域３２は、外周部２３のメサ部５４にも形成され、第１ゲート電極３０の終端４７よりもゲートトレンチ２８の第２部分５２に隣接する領域まで延びる延長部７４を有していてもよい。つまり、ｐ型チャネル領域３２の終端５５が、第１ゲート電極３０の終端４７よりも外側に位置していてもよい。
【００７４】
これにより、ｐ型チャネル領域３２の形成時（たとえば、イオン注入時）に設計範囲からの位置ずれが多少生じても、ｐ型チャネル領域３２の終端５５が第１ゲート電極３０の終端４７よりも内側に配置されることを防止することができる。その結果、素子部２２におけるチャネル面積の縮小化を防止することができる。なお、この構成では、前述の第２参考例と同様に、ｐ型チャネル領域３２の終端５５が第１ゲート電極３０の終端４７よりも外側に位置しているが、外周部２３におけるゲートトレンチ２８の幅が第２の幅Ｗ２であるため、耐圧の低下を抑制することができる。
【００７５】
また、図２６に示すように、隣り合うゲートトレンチ２８の終端４９同士を接続し、Ｘ方向に交差する（図２６では直交する）本発明の第２方向の一例としてのＹ方向に延びる第２ゲートトレンチ７５がさらに形成されていてもよい。第２ゲートトレンチ７５には、第２ゲート電極３１の第２延出部４８が連続して形成されていてもよい。
また、前述の実施形態では、半導体装置１の素子構造の一例としてＭＩＳＦＥＴをとりあげたが、たとえば図２７に示すように、ｎ＋型の半導体基板２０をｐ＋型の半導体基板７６（ｐ＋型コレクタ層７７）に置き換えることによって、半導体装置１がＩＧＢＴ（Insulated Gate Bipolar Transistor）７８を備えていてもよい。このとき、ドレイン電極３７はコレクタ電極と称し、ソース電極膜４はエミッタ電極膜と称してもよい。また、ｎ＋型ソース領域３３はｎ＋型エミッタ領域と称し、ｐ型チャネル領域３２はｐ型ベース領域と称してもよい。
【００７６】
また、ゲートトレンチ２８は、たとえばＸ方向およびＹ方向のそれぞれに延びるトレンチが合わさることによって形成された格子状のトレンチであってもよい。この場合、ｐ型チャネル領域３２は、行列状に配列される。
また、ＭＩＳＦＥＴ２およびＩＧＢＴ７８のＭＩＳ構造は、前述の実施形態のようにトレンチゲート構造であってもよいし、プレーナゲート構造であってもよい。
【００７７】
また、ゲート電極の構造は、前述のような第１ゲート電極３０と第２ゲート電極３１との分離構造に限らず、第２ゲート電極３１が省略された態様であってもよい。
また、半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
【００７８】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００７９】
１  半導体装置
２  ＭＩＳＦＥＴ
３  電極膜
４  ソース電極膜
５  第１ゲート電極膜
７  第１凹部
２０  半導体基板
２１  エピタキシャル層
２２  素子部
２３  外周部
２４  第１面
２５  第２面
２６  ｎ＋型ドレイン層
２７  ｎ−型ドリフト層
２８  ゲートトレンチ
２９  ゲート絶縁膜
３０  第１ゲート電極
３１  第２ゲート電極
３２  ｐ型チャネル領域
３３  ｎ＋型ソース領域
３７  ドレイン電極
３８  （ゲート絶縁膜）第１部分
３９  （ゲート絶縁膜）第２部分
４４  中間絶縁膜
４７  （第１ゲート電極）外周終端
４８  （第２ゲート電極）第２延出部
４９  （ゲートトレンチ）終端
５１  （ゲートトレンチ）第１部分
５２  （ゲートトレンチ）第２部分
５３  素子部のメサ部
５４  外周部のメサ部
５５  （ｐ型チャネル領域）終端
７４  （ｐ型チャネル領域）延出部
７５  第２ゲートトレンチ
７６  半導体基板
７７  ｐ＋型コレクタ層
７８  ＩＧＢＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９Ａ】
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【図１９Ｂ】
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【図２０】
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【図２１Ａ】
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【図２１Ｂ】
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【図２２Ａ】
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【図２２Ｂ】
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【図２３Ａ】
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【図２３Ｂ】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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