(57)【要約】      （修正有）【課題】低電圧クロックを高電圧クロックにレベルシフトする際に生じる遅延を抑制することが可能なサンプリングクロック生成回路を提供する。【解決手段】高電圧クロック生成回路１００は、基本クロック信号に基づいて、基本クロック信号のクロックタイミングに応じて信号レベルが変化する第１クロック信号を生成し、基本クロック信号と同じ電圧レベルを有する低電圧クロック信号を生成するクロック生成部と、第１クロック信号と位相が異なる第２クロック信号を生成するＤＬＬ回路と、第２クロック信号をレベルシフトして高電圧クロック信号を生成し、ＤＬＬ回路に供給するレベルシフタと、を有する。ＤＬＬ回路は、第１クロック信号、低電圧クロック信号及び高電圧クロック信号の供給を受け、低電圧クロック信号と高電圧クロック信号との位相差に応じて第１クロック信号を遅延させることにより、第２クロック信号を生成する。【選択図】図１
2020167462.tif 000002
【特許請求の範囲】
【請求項１】
基本クロック信号に基づいて、前記基本クロック信号のクロックタイミングに応じて信号レベルが変化する第１クロック信号を生成するとともに、前記基本クロック信号と同じ電圧レベルを有する低電圧クロック信号を生成するクロック生成部と、
前記第１クロック信号と位相が異なる第２クロック信号を生成するＤＬＬ回路と、
前記第２クロック信号をレベルシフトして前記高電圧クロック信号を生成し、当該高電圧クロック信号を出力するとともに前記ＤＬＬ回路に供給するレベルシフタと、
を有し、
前記ＤＬＬ回路は、前記第１クロック信号、前記低電圧クロック信号、及び前記高電圧クロック信号の供給を受け、前記低電圧クロック信号と前記高電圧クロック信号との位相差に応じて前記第１クロック信号を遅延させることにより、前記第２クロック信号を生成することを特徴とする高電圧クロック生成回路。
【請求項２】
前記低電圧クロック信号は、第１の低電圧クロック信号及び第２の低電圧クロック信号からなる一対のクロック信号であり、
前記クロック生成部は、前記第１の低電圧クロック信号を前記ＤＬＬ回路に供給し、
前記高電圧クロック信号は、前記第１の低電圧クロック信号に対応するクロックタイミングを有する第１の高電圧クロック信号と、前記第２の低電圧クロック信号に対応するクロックタイミングを有する第２の高電圧クロック信号と、からなる一対のクロック信号であり、
前記レベルシフタは、前記第２クロック信号に基づいて、前記第１の高電圧クロック信号及び前記第２の高電圧クロック信号を生成し、前記第１の高電圧クロック信号を前記ＤＬＬ回路に供給する、
ことを特徴とする請求項１に記載の高電圧クロック生成回路。
【請求項３】
前記ＤＬＬ回路は、前記第１の低電圧クロック信号と前記第１の高電圧クロック信号との位相差に応じて、所定のノードに接続された容量を充電又は放電し、当該所定のノードの電位に基づく遅延時間で前記第１クロック信号を遅延させることにより、前記第２クロック信号を生成することを特徴とする請求項２に記載の高電圧クロック生成回路。
【請求項４】
コンデンサの充放電を切り替えることによりＡＤを行うサンプルホールド回路に接続され、
前記第１の低電圧クロック信号、前記第２の低電圧クロック信号、前記第１の高電圧クロック信号及び前記第２の高電圧クロック信号を、前記コンデンサの充放電の切り替えを制御する制御信号として、前記サンプルホールド回路に供給することを特徴とする請求項２又は３に記載の高電圧クロック生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高電圧クロック生成回路に関する。
【背景技術】
【０００２】
近年、ＬＣＤ（Liquid Crystal Display）ドライバやＯＬＥＤ（Organic Light Emitting Diode）ドライバの駆動回路の高集積化が進み、高電圧の電源電圧で駆動回路が駆動される一方、ロジック素子を駆動する低電圧側の電源電圧については益々低電圧化が進んでいる。
【０００３】
また、ＴＶ等に用いる大型のＯＬＥＤでは、パネル素子の特性のばらつきや経時劣化が発生する。このため、画素の特性を補正するべく、ＯＬＥＤドライバにパネル素子の特性測定用のＡＤＣ（Analog to Digital Converter）を搭載して素子特性の測定が行われている。このＡＤＣによるＡＤ変換の高速化に伴い、表示パネルの電圧及び電流をサンプリングするクロックを生成するクロック生成回路が必要となる。例えば、外部クロックの周期に応じて位相関係が一定になる複数のクロックを出力するクロック生成回路が提案されている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１２８９８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
大型のＯＬＥＤドライバ等に搭載されるクロック生成回路では、低電圧ロジック回路で作成されたクロックをレベルシフタにより高電圧のクロックに変換することが行われる。このような高電圧のクロックを用いてスイッチをオン及びオフすることにより、サンプルホールド回路において高圧信号をサンプリングすることが可能となる。
【０００６】
しかし、低電圧ロジック回路で生成されたクロックを高電圧のクロックに変換する佐生、レベルシフタの動作によるクロックの遅延が発生し、温度、電圧、プロセスによりクロックタイミングに大きなばらつきが発生してしまう。このばらつきは、サンプリング動作の高速化を阻害する原因となる。
【０００７】
本発明は、上記問題点に鑑みてなされたものであり、低電圧クロックを高電圧クロックにレベルシフトする際に生じる遅延を抑制することが可能な高電圧クロック生成回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る高電圧クロック生成回路は、基本クロック信号に基づいて、前記基本クロック信号のクロックタイミングに応じて信号レベルが変化する第１クロック信号を生成するとともに、前記基本クロック信号と同じ電圧レベルを有する低電圧クロック信号を生成するクロック生成部と、前記第１クロック信号と位相が異なる第２クロック信号を生成するＤＬＬ回路と、前記第２クロック信号をレベルシフトして前記高電圧クロック信号を生成し、当該高電圧クロック信号を出力するとともに前記ＤＬＬ回路に供給するレベルシフタと、を有し、前記ＤＬＬ回路は、前記第１クロック信号、前記低電圧クロック信号、及び前記高電圧クロック信号の供給を受け、前記低電圧クロック信号と前記高電圧クロック信号との位相差に応じて前記第１クロック信号を遅延させることにより、前記第２クロック信号を生成することを特徴とする。
【発明の効果】
【０００９】
本発明の高電圧クロック生成回路によれば、低電圧クロックを高電圧クロックにレベルシフトする際に生じる遅延を抑制することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本実施例の高電圧クロック生成回路の構成を示すブロック図である。
【図２】本実施例のＤＬＬ回路の構成を示す回路図である。
【図３】本実施例のサンプルホールド回路の構成を示す回路図である。
【図４】各信号の時間変化を示すタイムチャートである。
【図５】制御ノードの電圧と遅延時間との関係を示すグラフである。
【発明を実施するための形態】
【００１１】
以下に本発明の好適な実施例を詳細に説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一または等価な部分には同一の参照符号を付している。
【００１２】
本実施例の高電圧クロック生成回路は、低電圧ロジック回路により生成されたクロック信号（以下、低電圧クロック信号と称する）に基づいて高電圧信号としてのクロック信号（以下、高電圧クロック信号と称する）を生成する回路である。本実施例の高電圧クロック生成回路により生成された高電圧クロック信号は、例えば表示ドライバにおいて表示パネルの素子の特性を測定するためのＡＤ変換のサンプリングクロックとして用いられる。
【００１３】
図１は、本実施例の高電圧クロック生成回路１００の構成を示すブロック図である。高電圧クロック生成回路１００は、クロック生成部１１、ＤＬＬ（Delayed Locked Loop）回路１２、及びレベルシフタ１３から構成されている。
【００１４】
クロック生成部１１は、高電圧クロック生成回路１００の外部に設けられた低電圧ロジック回路であるクロック信号源（図示せず）によって生成された基本クロック信号ＣＬＫの入力を受ける。そして、クロック生成部１１は、基本クロック信号ＣＬＫに基づいて、低電圧クロック信号Ｓ３ＣＫ及びＨ３ＣＫを生成する。また、クロック生成部１１は、基本クロック信号ＣＬＫに基づいて第１クロック信号ＣＫ１を生成し、出力端子ＨＶＯから出力する。
【００１５】
クロック生成部１１から出力された第１クロック信号ＣＫ１は、ＤＬＬ回路１２の入力端子ＩＮに供給される。また、クロック生成部１１から出力された低電圧クロック信号Ｈ３ＣＫは、ＤＬＬ回路１２の第１端子Ｔ１に供給される。
【００１６】
ＤＬＬ回路１２は、第２端子Ｔ２にレベルシフタ１３から出力された高電圧クロック信号Ｈ３ＣＫ＿ＨＶの供給を受ける。そして、低電圧クロック信号Ｈ３ＣＫ及び高電圧クロック信号Ｈ３ＣＫ＿ＨＶの立ち上がりが同じタイミングとなるように位相調整を行う。ＤＬＬ回路１２は、当該位相調整の結果を反映した第２クロック信号ＣＫ２をレベルシフタ１３に供給する。
【００１７】
図２は、ＤＬＬ回路１２の構成を示す回路図である。ＤＬＬ回路１２は、位相比較ブロック２１、チャージポンプブロック２２、及びＤＬブロック２３から構成されている。
【００１８】
位相比較ブロック２１は、ＮＡＮＤゲートＮＤ１、第１ＤフリップフロップＤＦＦ１、第２ＤフリップフロップＤＦＦ２及びインバータＩＮＶ１を含む。
【００１９】
ＮＡＮＤゲートＮＤ１は、２入力のＮＡＮＤゲート回路である。ＮＡＮＤゲートＮＤ１は、一方の入力端に低電圧クロック信号Ｈ３ＣＫ、他方の入力端に高電圧クロック信号Ｈ３ＣＫ＿ＨＶの入力を受け、低電圧クロック信号Ｈ３ＣＫと高電圧クロック信号Ｈ３ＣＫ＿ＨＶとの否定論理積をリセットノードＲＳＴＢに出力する。
【００２０】
第１ＤフリップフロップＤＦＦ１は、低電圧クロック信号Ｈ３ＣＫの立ち上がりに応じて電源電圧ＶＤＤを取り込み、出力信号ＵＰとして出力する。第１ＤフリップフロップＤＦＦ１は、リセットノードＲＳＴＢに接続されたリセット端子を有し、リセットノードＲＳＴＢの電位の立下りに応じてリセット（初期化）される。
【００２１】
第２ＤフリップフロップＤＦＦ２は、高電圧クロック信号Ｈ３ＣＫ＿ＨＶの立ち上がりに応じて電源電圧ＶＤＤを取り込み、出力信号ＤＯＷＮとして出力する。第２ＤフリップフロップＤＦＦ２は、リセットノードＲＳＴＢに接続されたリセット端子を有し、リセットノードＲＳＴＢの電位の立下りに応じてリセット（初期化）される。
【００２２】
インバータＩＮＶ１は、入力端が第１ＤフリップフロップＤＦＦ１の出力端子に接続されている。インバータＩＮＶ１は、第１ＤフリップフロップＤＦＦ１から出力された出力信号ＵＰを反転させた反転信号を出力する。
【００２３】
チャージポンプブロック２２は、トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５及びＭ６と、抵抗Ｒ０と、コンデンサＣ０と、を有する。
【００２４】
トランジスタＭ１は、例えばＰチャネル型ＭＯＳＦＥＴから構成され、ドレインが制御ノードＣＴＲＬに接続されている。トランジスタＭ１は、ゲートに第１ＤフリップフロップＤＦＦ１の出力信号ＵＰを反転させた反転信号の供給を受け、当該反転信号の信号レベルに応じてオン及びオフに制御される。すなわち、トランジスタＭ１は、反転信号の信号レベルが論理レベル０の場合にオンとなり、反転信号の信号レベルが論理レベル１の場合にオフとなる。
【００２５】
トランジスタＭ２は、例えばＮチャネル型ＭＯＳＦＥＴから構成され、ドレインが制御ノードＣＴＲＬに接続されている。トランジスタＭ２は、ゲートに第２ＤフリップフロップＤＦＦ２の出力信号ＤＯＷＮの供給を受け、出力信号ＤＯＷＮの信号レベルに応じてオン及びオフに制御される。すなわち、トランジスタＭ２は、出力信号ＤＯＷＮの信号レベルが論理レベル１の場合にオンとなり、出力信号ＤＯＷＮの信号レベルが論理レベル０の場合にオフとなる。
【００２６】
トランジスタＭ３及びＭ４は、例えばＰチャネル型ＭＯＳＦＥＴから構成されている。トランジスタＭ３及びＭ４のソースは互いに接続され、電源電圧ＶＤＤの印加を受ける。また、トランジスタＭ３及びＭ４の各々のゲートは、互いに接続されている。トランジスタＭ４のドレインはトランジスタＭ１のソースに接続されている。トランジスタＭ３及びＭ４は、トランジスタＭ３のソースドレイン間に流れる電流に応じた電流をトランジスタＭ１のソースドレイン間に流すためのカレントミラーとしての機能を有する。
【００２７】
トランジスタＭ５及びＭ６は、例えばＮチャネル型ＭＯＳＦＥＴから構成されている。トランジスタＭ５及びＭ６のソースは互いに接続され、接地電位ＶＳＳの印加を受ける。また、トランジスタＭ５及びＭ６の各々のゲートは、互いに接続されている。トランジスタＭ６のドレインはトランジスタＭ２のソースに接続されている。トランジスタＭ５及びＭ６は、トランジスタＭ５のドレインソース間に流れる電流に応じた電流をトランジスタＭ２のドレインソース間に流すためのカレントミラーとしての機能を有する。
【００２８】
抵抗Ｒ０は、一端がトランジスタＭ３のドレインに接続され、他端がトランジスタＭ５のドレインに接続されている。抵抗Ｒ０は所定の抵抗値を有し、トランジスタＭ３、抵抗Ｒ０及びトランジスタＭ５からなる電流ラインに定電流を送出する定電流送出部としての機能を有する。
【００２９】
コンデンサＣ０は、一端が制御ノードＣＴＲＬに接続され、他端が接地されている。コンデンサＣ０は、制御ノードＣＴＲＬを流れる電流により充放電される。コンデンサＣ０の充放電により、制御ノードＣＴＲＬの電位が変化する。
【００３０】
ＤＬブロック２３は、インバータＩＮＶ２、ＩＮＶ３、ＩＮＶ４及びＩＮＶ５から構成される可変遅延回路である。インバータＩＮＶ２の入力端は、ＤＬＬ回路１２の入力端子ＩＮに接続され、第１クロック信号ＣＫ１の入力を受ける。インバータＩＮＶ２は、第１クロック信号ＣＫ１を反転した信号を出力する。
【００３１】
インバータＩＮＶ３の入力端は、インバータＩＮＶ２の出力端に接続されている。インバータＩＮＶ３は、インバータＩＮＶ２の出力信号を反転した信号を出力する。インバータＩＮＶ４の入力端は、インバータＩＮＶ３の出力端に接続されている。インバータＩＮＶ４は、インバータＩＮＶ３の出力信号を反転した信号を出力する。インバータＩＮＶ４の入力端は、インバータＩＮＶ３の出力端に接続されている。インバータＩＮＶ４は、インバータＩＮＶ３の出力信号を反転した信号を出力する。
【００３２】
ＤＬブロック２３からは、第１クロック信号ＣＫ１がＩＮＶ２〜ＩＮＶ５を経て遅延した信号が第２クロック信号ＣＫ２として出力される。そして、その遅延時間（ディレイタイム）は、制御ノードＣＴＲＬの電圧に応じて調整される。
【００３３】
再び図１を参照すると、レベルシフタ１３は、ＤＬＬ回路１２から入力端子ＩＮに供給された第２クロック信号ＣＫ２を高電圧信号にレベルシフトすることにより、高電圧クロック信号Ｓ３ＣＫ＿ＨＶ及びＨ３ＣＫ＿ＨＶを生成する。レベルシフタ１３は、高電圧クロック信号Ｓ３ＣＫ＿ＨＶ及びＨ３ＣＫ＿ＨＶをともに高電圧クロック生成回路１００の外部に設けられたサンプルホールド回路に出力する一方、バッファ１４を介して高電圧クロック信号Ｈ３ＣＫ＿ＨＶをＤＬＬ回路１２に帰還供給する。
【００３４】
図３は、高電圧クロック信号Ｓ３ＣＫ＿ＨＶ及びＨ３ＣＫ＿ＨＶの入力を受けるサンプルホールド回路２００の構成を示す回路図である。
【００３５】
サンプルホールド回路２００は、アンプ回路ＡＭＰ１と、コンデンサＣ１、Ｃ２、Ｃ３及びＣ４と、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６及びＳＷ７と、を含む。
【００３６】
スイッチＳＷ１及びＳＷ２は、高電圧クロック信号Ｓ３ＣＫ＿ＨＶに基づいてオン及びオフとなるスイッチである。ＳＷ４、ＳＷ５、ＳＷ６及びＳＷ７は、低電圧クロック信号Ｓ３ＣＫに基づいてオン及びオフとなるスイッチである。本実施例の低電圧クロック信号Ｓ３ＣＫ及び高電圧クロック信号Ｓ３ＣＫ＿ＨＶも、立ち上がりタイミングが同期した信号となる。このため、スイッチＳＷ１及びＳＷ２と、スイッチＳＷ４、ＳＷ５、ＳＷ６及びＳＷ７とは、同じタイミングでオンとなるように制御される。
【００３７】
一方、スイッチＳＷ３は、高電圧クロック信号Ｈ３ＣＫ＿ＨＶに基づいてオン及びオフとなるスイッチである。本実施例において、高電圧クロック信号Ｈ３ＣＫ＿ＨＶは、高電圧クロック信号Ｓ３ＣＫ＿ＨＶの立ち上がりに応じて立ち下がり、高電圧クロック信号Ｓ３ＣＫ＿ＨＶの立ち下がりに応じて立ち上がる信号波形を有する。従って、スイッチＳＷ３は、スイッチＳＷ１及びＳＷ２がオンの期間においてオフとなり、スイッチＳＷ１及びＳＷ２がオフの期間においてオンとなる（すなわち、相補的にオン及びオフとなる）ように制御される。
【００３８】
コンデンサＣ１の一端は、スイッチＳＷ２に接続され、スイッチＳＷ２を介して負入力電圧ＩＮＮの供給を受ける。コンデンサＣ１の他端は、アンプ回路ＡＭＰ１の反転入力端に接続されるとともに、スイッチＳＷ５を介してバイアス電圧ｂｉａｓの供給を受ける。コンデンサＣ１には、スイッチＳＷ２及びＳＷ５がオンのときに、負入力電圧ＩＮＮとバイアス電圧ｂｉａｓとの電位差に基づいた電荷が蓄えられる。
【００３９】
コンデンサＣ２の一端は、スイッチＳＷ１に接続され、スイッチＳＷ１を介して正入力電圧ＩＮＰの供給を受ける。コンデンサＣ２の他端は、アンプ回路ＡＭＰ１の非反転入力端に接続されるとともに、スイッチＳＷ４を介してバイアス電圧ｂｉａｓの供給を受ける。コンデンサＣ２には、スイッチＳＷ１及びＳＷ４がオンのときに、正入力電圧ＩＮＰとバイアス電圧ｂｉａｓとの電位差に基づいた電荷が蓄えられる。
【００４０】
また、コンデンサＣ１の一端及びコンデンサＣ２の他端は、スイッチＳＷ３を介して接続されている。スイッチＳＷ３がオンとなり、コンデンサＣ１及びＣ２の各々の一端が接続されると、コンデンサＣ１及びＣ２に蓄えられた電荷が保持される。
【００４１】
コンデンサＣ３の一端は、アンプ回路ＡＭＰ１の反転入力端に接続されるとともに、スイッチＳＷ５を介してバイアス電圧ｂｉａｓの供給を受ける。コンデンサＣ３の他端は、スイッチＳＷ７に接続され、スイッチＳＷ７を介してコモン電圧ＣＭの供給を受ける。コンデンサＣ３には、スイッチＳＷ５及びＳＷ７がオンのときに、コモン電圧ＣＭとバイアス電圧ｂｉａｓとの電位差に基づいた電荷が蓄えられる。
【００４２】
コンデンサＣ４の一端は、アンプ回路ＡＭＰ１の非反転入力端に接続されるとともに、スイッチＳＷ４を介してバイアス電圧ｂｉａｓの供給を受ける。コンデンサＣ４の他端は、スイッチＳＷ６に接続され、スイッチＳＷ６を介してコモン電圧ＣＭの供給を受ける。コンデンサＣ４には、スイッチＳＷ５及びＳＷ７がオンのときに、コモン電圧ＣＭとバイアス電圧ｂｉａｓとの電位差に基づいた電荷が蓄えられる。
【００４３】
アンプＡＭＰ１は、非反転入力端及び反転入力端に供給された電圧を増幅して正出力端Ｏ１Ｐ及び負出力端Ｏ１Ｎから出力する。スイッチＳＷ１、ＳＷ２、ＳＷ４、ＳＷ５、ＳＷ６及びＳＷ７がオンであり、且つスイッチＳＷ３がオフであるサンプル期間において、各コンデンサには電荷が充電される。一方、スイッチＳＷ１、ＳＷ２、ＳＷ４、ＳＷ５、ＳＷ６及びＳＷ７がオフであり、且つスイッチＳＷ３がオンであるホールド期間において、正出力端Ｏ１Ｐ及び負出力端Ｏ１Ｎの出力電圧が保持される。
【００４４】
次に、本実施例の高電圧クロック生成回路１００の動作について説明する。図４は、本実施例の高電圧クロック生成回路１００の各部において生成及び入出力される信号を示すタイムチャートである。
【００４５】
クロック生成部１１は、高電圧クロック生成回路１００の外部から供給された基本クロック信号ＣＬＫに基づいて、内部クロック信号Ｓ０ＣＫを生成する。内部クロック信号Ｓ０ＣＫは、例えば基本クロック信号ＣＬＫと同じタイミングで信号レベルが論理レベル１及び論理レベル０に遷移する信号である。
【００４６】
また、クロック生成部１１は、自身の内部に設けられた内部ディレイ回路（図示せず）により基本クロック信号ＣＬＫを遅延させ、遅延クロック信号ＤＬ１、ＤＬ２及びＤＬ３を生成する。例えば、遅延クロック信号ＤＬ１、ＤＬ２及びＤＬ３は、基本クロック信号ＣＬＫを所定の遅延間隔で順次遅延させた信号となる。
【００４７】
クロック生成部１１は、遅延クロック信号ＤＬ１、ＤＬ２及びＤＬ３に基づいて、低電圧クロック信号Ｓ３ＣＫを生成する。例えば、低電圧クロック信号Ｓ３ＣＫは、遅延クロック信号ＤＬ２及びＤＬ３の論理積により生成され、遅延クロック信号ＤＬ３が立ち上がるタイミングで立ち上がり、遅延クロック信号ＤＬ２が立ち下がるタイミングで立ち下がる信号波形となる。すなわち、低電圧クロック信号Ｓ３ＣＫは、遅延クロック信号ＤＬ２及びＤＬ３がともに論理レベル１の期間で論理レベル１の信号レベルを有する信号波形となる。一方、低電圧クロック信号Ｈ３ＣＫは、遅延クロック信号ＤＬ２及びＤＬ３の論理積により生成され、遅延クロック信号ＤＬ３が立ち下がるタイミングで立ち上がり、遅延クロック信号ＤＬ２が立ち上がるタイミングで立ち下がる信号波形となる。すなわち、低電圧クロック信号Ｈ３ＣＫは、遅延クロック信号ＤＬ２及びＤＬ３がともに論理レベル０の期間で論理レベル１の信号レベルを有する信号波形となる。
【００４８】
クロック生成部１１は、内部クロック信号Ｓ０ＣＫに基づいて第１クロック信号ＣＫ１を生成し、出力端子ＨＶＯから出力する。第１クロック信号ＣＫ１は、例えば内部クロック信号Ｓ０ＣＫの信号レベルを反転させたクロック信号となる。第１クロック信号ＣＫ１は、ＤＬＬ回路１２の入力端子ＩＮに供給される。
【００４９】
ＤＬＬ回路１２の第１端子Ｔ１には、クロック生成部１１から出力された低電圧クロック信号Ｈ３ＣＫが供給される。ＤＬＬ回路１２の第２端子Ｔ２には、レベルシフタ１３から帰還供給された高電圧クロック信号Ｈ３ＣＫ＿ＨＶが供給される。
【００５０】
ＤＬＬ回路１２は、低電圧クロック信号Ｈ３ＣＫ及び高電圧クロック信号Ｈ３ＣＫ＿ＨＶの各々の位相が揃うように位相調整を行う。低電圧クロック信号Ｈ３ＣＫ及び高電圧クロック信号Ｈ３ＣＫ＿ＨＶのいずれの立ち上がりが早いかによって、ＤＬＬ回路１２の各部（図２を参照）の動作は異なる。
【００５１】
［Ｈ３ＣＫの立ち上がりがＨ３ＣＫ＿ＨＶの立ち上がりよりも早い場合］
低電圧クロック信号Ｈ３ＣＫの立ち上がりが高電圧クロック信号Ｈ３ＣＫ＿ＨＶの立ち上がりよりも早い場合、まず、低電圧クロック信号Ｈ３ＣＫの立ち上がりに応じて、ＤＬＬ回路１２の第１ＤフリップフロップＤＦＦ１の出力信号ＵＰが立ち上がる。インバータＩＮＶ１は、第１ＤフリップフロップＤＦＦ１の出力信号ＵＰを反転させた反転信号を出力する。
【００５２】
トランジスタＭ１は、ゲートに論理レベル０の当該反転信号の供給を受けてオンとなる。これにより、抵抗Ｒ０により生成される定電流がトランジスタＭ１のソースドレイン間に流れる。トランジスタＭ１のソースドレイン間に流れる定電流は、制御ノードＣＴＲＬを充電して電圧を上昇させる。
【００５３】
次に、高電圧クロック信号Ｈ３ＣＫ＿ＨＶの立ち上がりに応じて、第２ＤフリップフロップＤＦＦ２の出力信号ＤＯＷＮが立ち上がる。出力信号ＤＯＷＮは、トランジスタＭ２のゲートに供給される。
【００５４】
トランジスタＭ２は、論理レベル１の出力信号ＤＯＷＮに応じてオンとなり、抵抗Ｒ０により生成される定電流がトランジスタＭ２のドレインソース間に流れる。トランジスタＭ２のドレインソース間に流れる定電流は、制御ノードＣＴＲＬを放電して電圧を微小に減少させる。
【００５５】
これと同時に、ＮＡＮＤゲートＮＤ１の出力により、リセットノードＲＳＴＢの電位が立ち下がり、第１ＤフリップフロップＤＦＦ１及び第２ＤフリップフロップＤＦＦ２がリセットされる。
【００５６】
制御ノードＣＴＲＬの電圧が上昇すると、ＤＬブロック２３におけるディレイ（遅延時間）が変化して、入力端子ＩＮから入力された信号が出力端子ＯＵＴから出力されるタイミングが早くなる。図４に示すように、制御ノードＣＴＲＬの電圧が高いほど遅延時間は短くなる。
【００５７】
このようにＤＬの遷移タイミングが早くなると、高電圧クロック信号Ｈ３ＣＫ＿ＨＶの遷移タイミングが早くなり、低電圧クロック信号Ｈ３ＣＫの遷移タイミングに近づく。
【００５８】
［Ｈ３ＣＫ＿ＨＶの立ち上がりがＨ３ＣＫの立ち上がりよりも早い場合］
高電圧クロック信号Ｈ３ＣＫ＿ＨＶの立ち上がりが低電圧クロック信号Ｈ３ＣＫの立ち上がりよりも早い場合、まず、高電圧クロック信号Ｈ３ＣＫ＿ＨＶの立ち上がりに応じて、第２ＤフリップフロップＤＦＦ２の出力信号ＤＯＷＮが立ち上がる。
【００５９】
トランジスタＭ２は、ゲートに論理レベル１の出力信号ＤＯＷＮの供給を受けてオンとなる。これにより、トランジスタＭ２のドレインソース間には、抵抗Ｒ０により生成される定電流が流れる。トランジスタＭ２のドレインソース間に流れる定電流は、制御ノードＣＴＲＬを放電して電圧を減少させる。
【００６０】
次に、低電圧クロック信号Ｈ３ＣＫの立ち上がりに応じて、第１ＤフリップフロップＤＦＦ１の出力信号ＵＰが立ち上がる。出力信号ＵＰは、トランジスタＭ１のゲートに供給される。インバータＩＮＶ１は、第１ＤフリップフロップＤＦＦ１の出力信号ＵＰを反転させた反転信号を出力する。
【００６１】
トランジスタＭ１は、ゲートに論理レベル０の当該反転信号の供給を受けてオンとなる。これにより、抵抗Ｒ０により生成される定電流がトランジスタＭ１のソースドレイン間に流れる。トランジスタＭ１のソースドレイン間に流れる定電流は、制御ノードＣＴＲＬを充電し、電圧を微小に上昇させる。
【００６２】
これと同時に、ＮＡＮＤゲートＮＤ１の出力により、リセットノードＲＳＴＢの電位が立ち下がり、第１ＤフリップフロップＤＦＦ１及び第２ＤフリップフロップＤＦＦ２がリセットされる。
【００６３】
制御ノードＣＴＲＬの電圧が減少すると、ＤＬブロック２３におけるディレイ（遅延時間）が変化して、入力端子ＩＮから入力された信号が出力端子ＯＵＴから出力されるタイミングが遅くなる。図４に示すように、制御ノードＣＴＲＬの電圧が低いほど遅延時間は長くなる。
【００６４】
このようにＤＬの遷移タイミングが遅くなると、高電圧クロック信号Ｈ３ＣＫ＿ＨＶの遷移タイミングが遅くなり、低電圧クロック信号Ｈ３ＣＫの遷移タイミングに近づく。
【００６５】
上記の動作により、低電圧クロック信号Ｈ３ＣＫ及び高電圧クロック信号Ｈ３ＣＫ＿ＨＶの位相調整が行われる。当該位相調整を反映した第２クロック信号ＣＫ２が出力端子ＯＵＴから出力される。なお、図４のタイムチャートにおいて、「ＤＬＬ」として示す部分は、位相調整が行われる期間を模式的に示している。
【００６６】
第２クロック信号ＣＫ２は、レベルシフタ１３の入力端子ＩＮに入力される。レベルシフタ１３は、第２クロック信号ＣＫ２を高電圧信号にレベルシフトし、高電圧クロック信号Ｓ３ＣＫ＿ＨＶ及びＨ３ＣＫ＿ＨＶとして出力する。
【００６７】
図４のタイムチャートの楕円部分に示すように、高電圧クロック信号Ｈ３ＣＫ＿ＨＶは、低電圧クロック信号Ｈ３ＣＫの立ち上がりと同じタイミングで立ち上がる信号となる。また、高電圧クロック信号Ｓ３ＣＫ＿ＨＶは、低電圧クロック信号Ｈ３ＣＫの立ち上がりと同じタイミングで立ち下がる信号となる。
【００６８】
レベルシフタ１３から出力された高電圧クロック信号Ｓ３ＣＫ＿ＨＶ及びＨ３ＣＫ＿ＨＶは、サンプルホールド回路２００に供給される。高電圧クロック信号Ｓ３ＣＫ＿ＨＶの論理レベル１の期間が、サンプルホールド回路２００によるサンプル期間となる。また、高電圧クロック信号Ｈ３ＣＫ＿ＨＶの論理レベル１の期間が、サンプルホールド回路２００によるホールド期間となる。
【００６９】
図３に示すサンプルホールド回路２００では、サンプル期間中にスイッチＳＷ１、ＳＷ２、ＳＷ４、ＳＷ５、ＳＷ６及びＳＷ７がオンとなる。一方、スイッチＳＷ３はオフとなる。これにより、コンデンサＣ１が充電され、正入力電圧ＩＮＰとバイアス電圧ｂｉａｓとの電位差に応じた電荷が蓄えられる。また、コンデンサＣ２が充電され、負入力電圧ＩＮＮとバイアス電圧ｂｉａｓとの電位差に応じた電荷が蓄えられる。また、コンデンサＣ３及びＣ４が充電され、コモン電圧ＣＭとバイアス電圧ｂｉａｓとの電位差に応じた電荷が蓄えられる。
【００７０】
ホールド期間では、スイッチＳＷ３がオフとなり、それ以外のスイッチＳＷ１、ＳＷ２、ＳＷ４、ＳＷ５、ＳＷ６及びＳＷ７がオフとなる。これにより、アンプ回路ＡＭＰ１の正出力端Ｏ１Ｐ及び負出力端Ｏ１Ｎの電圧が保持される。
【００７１】
上記のように、ＤＬＬ回路１２によって低電圧クロック信号Ｈ３ＣＫ及び高電圧クロック信号Ｈ３ＣＫ＿ＨＶの位相調整がなされることにより、低電圧クロック信号Ｓ３ＣＫ及び高電圧クロック信号Ｓ３ＣＫ＿ＨＶも同様の位相調整がなされる。そして、このように位相調整された低電圧クロック信号Ｓ３ＣＫ、高電圧クロック信号Ｓ３ＣＫ＿ＨＶ及び高電圧クロック信号Ｈ３ＣＫ＿ＨＶによりサンプルホールド回路２００が制御されることにより、サンプルホールド回路２００によるホールド期間を長くとることができる。これにより、ホールドスイッチ及びアンプの充電率を十分に取ることができるため、高精度なサンプリングを行うことが可能となる。
【００７２】
以上のように、本実施例の高電圧クロック生成回路１００によれば、クロック生成部１１とレベルシフタ１３との間に設けられたＤＬＬ回路１２が位相調整を行うことにより、低電圧クロック信号Ｈ３ＣＫのクロックタイミングと高電圧クロック信号Ｈ３ＣＫ＿ＨＶのクロックタイミングとの間のずれ（すなわち、遅延）の発生を抑制することができる。
【００７３】
仮に、本実施例とは異なり、クロック生成部から出力された低電圧クロック信号Ｓ３ＣＫ及びＨ３ＣＫをそのままレベルシフタが高電圧クロック信号Ｓ３ＣＫ＿ＨＶ及びＨ３ＣＫ＿ＨＶにレベルシフトする構成だったとすると、各低電圧クロック信号と各高電圧クロック信号との間には、レベルシフタの動作による遅延が発生する。
【００７４】
レベルシフタによる遅延量は、低電圧電源（ＬＶ電源）の電圧レベル、高電圧電源の電圧レベル、温度、プロセス条件等により大きく異なる。例えば、仮に低温条件で低電圧電源を高電圧に設定し、プロセスＦＡＳＴ条件で低電圧クロック信号Ｈ３ＣＫ及び高電圧クロック信号Ｈ３ＣＫ＿ＨＶのクロックタイミングが同時となるように回路定数を設定したとする。そうすると、この回路を高温条件で低電圧電源を低電圧に設定し、プロセスＳＬＯＷ条件で仕上げた場合、高電圧クロック信号Ｈ３ＣＫ＿ＨＶのクロックタイミングは、低電圧クロック信号Ｈ３ＣＫのクロックタイミングよりも大きく遅れる。このため、サンプルホールド回路２００によるホールド期間が短くなり、ホールドスイッチ及びアンプの充電率を十分に取ることができない。
【００７５】
これに対し、本実施例の高電圧クロック生成回路１００によれば、プロセス、温度、電圧等の条件が異なっていても、低電圧クロック信号Ｈ３ＣＫのクロックタイミングと高電圧クロック信号Ｈ３ＣＫ＿ＨＶのクロックタイミングとが同じタイミングとなるように調整されるため、ホールド期間が最大となる。従って、ホールドスイッチ及びアンプの充電率を最大にすることができるため、高精度なサンプリングが可能となる。
【００７６】
本実施例の高電圧クロック生成回路は、高電圧信号をサンプリングするために、低電圧電源動作のコントローラなどから制御信号を生成して、高電圧信号をサンプリングする用途に応用することができる。例えば、ＬＣＤ（Liquid Crystal Display）ドライバやＯＬＥＤドライバ等の表示ドライバでは、タイミングコントローラ等のＩ／Ｆから低電圧信号が生成され、表示ドライバ内部のロジック回路でサンプリング信号が生成され、レベルシフタを経由して高電圧サンプリング制御信号が生成される。
【００７７】
なお、本発明は上記実施例で示したものに限られない。例えば、上記実施例では、本実施例において生成される高電圧クロック信号が、表示ドライバにおけるＡＤ変換のサンプリングクロックとして用いられる場合を例として説明した。しかし、これ以外にも、電源コントローラや昇圧コントローラ等、高電圧回路を含む製品に広く応用が可能である。
【００７８】
また、上記実施例で示したＤＬＬ回路やサンプルホールド回路の構成は例示にすぎず、これらと同様の動作を行う回路を用いて高電圧クロック生成回路を構成することが可能である。
【符号の説明】
【００７９】
１００  高電圧クロック生成回路
１１  クロック生成部
１２  ＤＬＬ回路
１３  レベルシフタ
２１  位相比較ブロック
２２  チャージポンプブロック
２３  ＤＬブロック
【図１】
2020167462.tif 000003
【図２】
2020167462.tif 000004
【図３】
2020167462.tif 000005
【図４】
2020167462.tif 000006
【図５】
2020167462.tif 000007