(57)【要約】【課題】半導体記憶装置の歩留まりを向上させる。【解決手段】実施形態の半導体記憶装置は、第１乃至第３導電体層、第１及び第２ピラー、及び第１乃至第３部材を含む。複数の第１導電体層は、互いが第１方向に離れて積層される。第２及び第３導電体層２５は、第１導電体層２４の上方において、互いに離れて設けられる。第１ピラーＭＰは、第１領域ＣＡ内で第１及び第２導電体層を貫通する。第２ピラーＭＰは、第１領域内で第１及び第３導電体層を貫通する。第１及び第２コンタクトＣＣは、第２領域ＨＡ内で、それぞれ第２及び第３導電体層上に設けられる。第１部材ＳＨＥ１は、第１領域内で第２及び第３導電体層間に設けられる。第２部材ＳＨＥ２は、第２領域内で第２及び第３導電体層間に設けられる。第３部材ＨＲは、第１方向に延伸して設けられ、複数の第１導電体層を貫通し、第２及び第３導電体層と第１及び第２部材とのそれぞれに接触する。【選択図】図９
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【特許請求の範囲】
【請求項１】
第１領域及び前記第１領域と隣り合う第２領域を含む基板と、
前記第１領域及び前記第２領域の基板上方に設けられ、互いが第１方向に離れて積層された複数の第１導電体層と、
最上層の第１導電体層の上方に設けられた第２導電体層と、
前記最上層の第１導電体層の上方で、前記第２導電体層と互いに離隔しつつ同じ層に設けられた第３導電体層と、
前記第１領域内の前記複数の第１導電体層と前記第２導電体層とを貫通し、前記第１導電体層との交差部分がメモリセルトランジスタとして機能し、前記第２導電体層との交差部分が選択トランジスタとして機能する第１ピラーと、
前記第１領域内の前記複数の第１導電体層と前記第３導電体層とを貫通し、前記第１導電体層との交差部分がメモリセルトランジスタとして機能し、前記第３導電体層との交差部分が選択トランジスタとして機能する第２ピラーと、
前記第２領域内の前記第２導電体層上に設けられた第１コンタクトと、
前記第２領域内の前記第３導電体層上に設けられた第２コンタクトと、
前記第１領域内の前記第２導電体層と前記第３導電体層との間に設けられた第１部材と、
前記第２領域内の前記第２導電体層と前記第３導電体層との間に設けられた第２部材と、
前記第１方向に延伸して設けられ、前記複数の第１導電体層を貫通し、前記第２導電体層と前記第３導電体層と前記第１部材と前記第２部材とのそれぞれに接触した第３部材と、
を備える、半導体記憶装置。
【請求項２】
前記第３部材は、絶縁体を含み、前記第３部材上にはコンタクトが設けられない、
請求項１に記載の半導体記憶装置。
【請求項３】
前記基板と前記第３部材との間に設けられた第４導電体層と、
前記第３部材の上方の第５導電体層と、
をさらに備え、
前記第３部材は、前記第１方向に延伸して設けられ且つ前記第４導電体層と前記第５導電体層との間を電気的に接続する第６導電体層と、前記第６導電体層の側面を覆う絶縁膜とを含む、
請求項１に記載の半導体記憶装置。
【請求項４】
前記基板の表面と前記第１部材の上端との前記第１方向における間隔は、前記基板の表面と前記第２部材の上端との前記第１方向における間隔よりも小さい、
請求項１に記載の半導体記憶装置。
【請求項５】
前記第１方向と前記第２導電体層の延伸方向とのそれぞれと交差する第２方向における前記第１部材の太さは、前記第２方向における前記第２部材の太さと異なる、
請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１８−０５００１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体記憶装置の歩留まりを向上させる。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、基板と、第１乃至第３導電体層と、第１及び第２ピラーと、第１及び第２コンタクトと、第１乃至第３部材と、を含む。基板は第１領域第２領域を含む。第２領域は第１領域と隣り合う。複数の第１導電体層は、第１領域及び第２領域の基板上方に設けられ、互いが第１方向に離れて積層される。第２導電体層は、最上層の第１導電体層の上方に設けられる。第３導電体層は、最上層の第１導電体層の上方で、前記第２導電体層と互いに離隔しつつ同じ層に設けられる。第１ピラーは、第１領域内の複数の第１導電体層と第２導電体層とを貫通し、第１導電体層との交差部分がメモリセルトランジスタとして機能し、第２導電体層との交差部分が選択トランジスタとして機能する。第２ピラーは、第１領域内の複数の第１導電体層と第３導電体層とを貫通し、第１導電体層との交差部分がメモリセルトランジスタとして機能し、第３導電体層との交差部分が選択トランジスタとして機能する。第１コンタクトは、第２領域内の第２導電体層上に設けられる。第２コンタクトは、第２領域内の第３導電体層上に設けられる。第１部材は、第１領域内の第２導電体層と第３導電体層との間に設けられる。第２部材は、第２領域内の第２導電体層と第３導電体層との間に設けられる。第３部材は、第１方向に延伸して設けられ、複数の第１導電体層を貫通し、第２及び第３導電体層と第１及び第２部材とのそれぞれに接触する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置の構成例を示すブロック図。
【図２】第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路構成の一例を示す回路図。
【図３】第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面レイアウトの一例を示す平面図。
【図４】第１実施形態に係る半導体記憶装置の備えるメモリセルアレイのセル領域における詳細な平面レイアウトの一例を示す平面図。
【図５】第１実施形態に係る半導体記憶装置の備えるメモリセルアレイのセル領域における断面構造の一例を示す、図４のＶ−Ｖ線に沿った断面図。
【図６】第１実施形態に係る半導体記憶装置におけるメモリピラーの断面構造の一例を示す、図５のＶＩ−ＶＩ線に沿った断面図。
【図７】第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの引出領域における詳細な平面レイアウトの一例を示す平面図。
【図８】第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの引出領域における断面構造の一例を示す、図７のＶＩＩＩ−ＶＩＩＩ線に沿った断面図。
【図９】第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの引出領域における断面構造の一例を示す、図７のＩＸ−ＩＸ線に沿った断面図。
【図１０】第１実施形態に係る半導体記憶装置におけるコンタクトの断面構造の一例を示す、図９のＸ−Ｘ線に沿った断面図。
【図１１】第１実施形態に係る半導体記憶装置における支持柱の断面構造の一例を示す、図９のＸＩ−ＸＩ線に沿った断面図。
【図１２】第１実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャート。
【図１３】第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示すメモリセルアレイの断面図。
【図１４】第１実施形態に係る半導体記憶装置の製造途中の平面レイアウトの一例を示すメモリセルアレイの平面図。
【図１５】第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す、図１４のＸＶ−ＸＶ線に沿ったメモリセルアレイの断面図。
【図１６】第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示すメモリセルアレイの断面図。
【図１７】第１実施形態に係る半導体記憶装置の製造途中の平面レイアウトの一例を示すメモリセルアレイの平面図。
【図１８】第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す、図１７のＸＶＩＩＩ−ＸＶＩＩＩ線に沿ったメモリセルアレイの断面図。
【図１９】第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示すメモリセルアレイの断面図。
【図２０】第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示すメモリセルアレイの断面図。
【図２１】第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示すメモリセルアレイの断面図。
【図２２】第１実施形態に係る半導体記憶装置の製造途中の平面レイアウトの一例を示すメモリセルアレイの平面図。
【図２３】第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す、図２２のＸＸＩＩＩ−ＸＸＩＩＩ線に沿ったメモリセルアレイの断面図。
【図２４】第１実施形態に係る半導体記憶装置の製造途中の平面レイアウトの一例を示すメモリセルアレイの平面図。
【図２５】第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す、図２４のＸＸＶ−ＸＸＶ線に沿ったメモリセルアレイの断面図。
【図２６】第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示すメモリセルアレイの断面図。
【図２７】第１実施形態に係る半導体記憶装置の製造途中の平面レイアウトの一例を示すメモリセルアレイの平面図。
【図２８】第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す、図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿ったメモリセルアレイの断面図。
【図２９】第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示すメモリセルアレイの断面図。
【図３０】第２実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャート。
【図３１】第２実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示すメモリセルアレイの断面図。
【図３２】第２実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示すメモリセルアレイの断面図。
【図３３】第２実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示すメモリセルアレイの断面図。
【図３４】第２実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示すメモリセルアレイの断面図。
【図３５】第３実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャート。
【図３６】第３実施形態に係る半導体記憶装置の製造途中の平面レイアウトの一例を示すメモリセルアレイの平面図。
【図３７】第３実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す、図３６のＸＸＸＶＩＩ−ＸＸＸＶＩＩ線に沿ったメモリセルアレイの断面図。
【図３８】第３実施形態に係る半導体記憶装置の製造途中の平面レイアウトの一例を示すメモリセルアレイの平面図。
【図３９】第３実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示すメモリセルアレイの断面図。
【図４０】第４実施形態に係る半導体記憶装置の備えるメモリセルアレイの引出領域における詳細な平面レイアウトの一例を示す平面図。
【図４１】第４実施形態に係る半導体記憶装置の備えるメモリセルアレイの引出領域における断面構造の一例を示す、図４０のＸＬＩ−ＸＬＩ線に沿った断面図。
【図４２】第４実施形態に係る半導体記憶装置におけるコンタクトの断面構造の一例を示す、図４１のＸＬＩＩ−ＸＬＩＩ線に沿った断面図。
【図４３】第４実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャート。
【図４４】第４実施形態に係る半導体記憶装置の製造途中の平面レイアウトの一例を示すメモリセルアレイの平面図。
【図４５】第４実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す、図４４のＸＬＶ−ＸＬＶ線に沿ったメモリセルアレイの断面図。
【図４６】第１実施形態の変形例に係る半導体記憶装置における支持柱の断面構造の一例を示す断面図。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。
【０００８】
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
【０００９】
［１］第１実施形態
以下に、第１実施形態に係る半導体記憶装置１について説明する。
【００１０】
［１−１］半導体記憶装置１の構成
［１−１−１］半導体記憶装置１の全体構成
図１は、第１実施形態に係る半導体記憶装置１の構成例を示している。半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ２によって制御される。半導体記憶装置１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインターフェイス規格をサポートしている。
【００１１】
図１に示すように、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、並びにセンスアンプモジュール１６を備えている。
【００１２】
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
【００１３】
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
【００１４】
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含んでいる。例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
【００１５】
シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
【００１６】
ドライバモジュール１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡｄに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
【００１７】
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡｄに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
【００１８】
センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
【００１９】
以上で説明した半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
【００２０】
［１−１−２］メモリセルアレイ１０の回路構成
図２は、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の回路構成の一例を、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを抽出して示している。図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。
【００２１】
各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ１１、並びに選択トランジスタＳＴ１ａ、ＳＴ１ｂ、ＳＴ１ｃ及びＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１ａ、ＳＴ１ｂ、ＳＴ１ｃ及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
【００２２】
各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ１ａ、ＳＴ１ｂ及びＳＴ１ｃは直列接続され、メモリセルトランジスタＭＴ０〜ＭＴ１１は直列接続される。直列接続された選択トランジスタＳＴ１ａ、ＳＴ１ｂ及びＳＴ１ｃの一端は、関連付けられたビット線ＢＬに接続され、他端は、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ１１の一端に接続される。選択トランジスタＳＴ２の一端は、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ１１の他端に接続され、他端は、ソース線ＳＬに接続される。
【００２３】
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０〜ＭＴ１１の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ１１に共通接続される。ストリングユニットＳＵ０内の選択トランジスタＳＴ１ａ、ＳＴ１ｂ及びＳＴ１ｃのゲートは、それぞれ選択ゲート線ＳＧＤ０ａ、ＳＧＤ０ｂ及びＳＧＤ０ｃに共通接続される。ストリングユニットＳＵ１内の選択トランジスタＳＴ１ａ、ＳＴ１ｂ及びＳＴ１ｃのゲートは、それぞれ選択ゲート線ＳＧＤ１ａ、ＳＧＤ１ｂ及びＳＧＤ１ｃに共通接続される。ストリングユニットＳＵ２内の選択トランジスタＳＴ１ａ、ＳＴ１ｂ及びＳＴ１ｃのゲートは、それぞれ選択ゲート線ＳＧＤ２ａ、ＳＧＤ２ｂ及びＳＧＤ２ｃに共通接続される。ストリングユニットＳＵ３内の選択トランジスタＳＴ１ａ、ＳＴ１ｂ及びＳＴ１ｃのゲートは、それぞれ選択ゲート線ＳＧＤ３ａ、ＳＧＤ３ｂ及びＳＧＤ３ｃに共通接続される。同一のブロックＢＬＫ内の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
【００２４】
以上で説明したメモリセルアレイ１０の回路構成において、ワード線ＷＬ０〜ＷＬ５は、後述するメモリホールＬＭＨに対応し、ワード線ＷＬ６〜ＷＬ１１は、後述するメモリホールＵＭＨに対応している。ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
【００２５】
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
【００２６】
尚、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
【００２７】
また、ワード線ＷＬ５及びＷＬ６間には、１本以上のダミーワード線が設けられても良い。ダミーワード線が設けられる場合、各ＮＡＮＤストリングＮＳのメモリセルトランジスタＭＴ５及びＭＴ６間には、ダミーワード線の本数に対応してダミートランジスタが設けられる。ダミートランジスタは、メモリセルトランジスタＭＴと同様の構造を有し、データの記憶に使用されないトランジスタである。同様に、ワード線ＷＬ０及び選択ゲート線ＳＧＳ間と、ワード線ＷＬ１１及び選択ゲート線ＳＧＤａ間とのそれぞれにダミーワード線が設けられても良い。
【００２８】
［１−１−３］メモリセルアレイ１０の構造
以下に、第１実施形態におけるメモリセルアレイ１０の構造の一例について説明する。
【００２９】
尚、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体記憶装置１が形成される半導体基板２０の表面に対する鉛直方向に対応している。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図では、図を見易くするために絶縁層（層間絶縁膜）、配線、コンタクト等の構成要素が適宜省略されている。
【００３０】
（メモリセルアレイ１０の平面レイアウト）
図３は、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の平面レイアウトの一例であり、１つのブロックＢＬＫ（すなわち、ストリングユニットＳＵ０〜ＳＵ３）に対応する領域を抽出して示している。図３に示すように、メモリセルアレイ１０の平面レイアウトは、例えば、Ｘ方向においてセル領域ＣＡと引出領域ＨＡとに分割される。また、メモリセルアレイ１０は、スリットＳＬＴ１、ＳＬＴ２及びＳＬＴ３、並びにスリットＳＨＥ１及びＳＨＥ２を含んでいる。
【００３１】
セル領域ＣＡは、ＮＡＮＤストリングＮＳが形成される領域である。引出領域ＨＡは、ＮＡＮＤストリングＮＳに接続されたワード線ＷＬ並びに選択ゲート線ＳＧＳ及びＳＧＤとロウデコーダモジュール１５との間を電気的に接続するためのコンタクトが形成される領域である。また、引出領域ＨＡは、例えばＹ方向に延伸して設けられた貫通コンタクト領域Ｃ４Ｔを含んでいる。貫通コンタクト領域Ｃ４Ｔは、積層されたワード線ＷＬ等を貫通し、メモリセルアレイ１０上の回路とメモリセルアレイ１０下の回路とを電気的に接続するためのコンタクトが設けられる領域である。
【００３２】
スリットＳＬＴ１、ＳＬＴ２及びＳＬＴ３、並びにスリットＳＨＥ１及びＳＨＥ２のそれぞれは、積層された配線層を分断している。そして、スリットＳＬＴ１、ＳＬＴ２及びＳＬＴ３、並びにスリットＳＨＥ１及びＳＨＥ２のそれぞれは、内部に絶縁部材が埋め込まれた構造を有し、同じ配線層に設けられ且つ当該スリットＳＬＴを介して隣り合う導電体層間を絶縁している。
【００３３】
具体的には、スリットＳＬＴ１、ＳＬＴ２及びＳＬＴ３のそれぞれは、例えばワード線ＷＬ０〜ＷＬ１１、選択ゲート線ＳＧＤａ、ＳＧＤｂ及びＳＧＤｃ、並びに選択ゲート線ＳＧＳにそれぞれ対応する複数の配線層を分断している。スリットＳＨＥ１及びＳＨＥ２のそれぞれは、選択ゲート線ＳＧＤａ、ＳＧＤｂ及びＳＧＤｃにそれぞれ対応する複数の配線層を分断している。
【００３４】
複数のスリットＳＬＴ１は、それぞれがＸ方向に沿って延伸して設けられ、Ｙ方向に配列している。スリットＳＬＴ１は、Ｘ方向において引出領域ＨＡ及びセル領域ＣＡを横切っている。スリットＳＬＴ２及びＳＬＴ３のそれぞれは、隣り合う２本のスリットＳＬＴ１間においてＸ方向に沿って延伸して設けられる。スリットＳＬＴ２は、引出領域ＨＡ内の端部領域から延伸し、Ｘ方向においてセル領域ＣＡを横切っている。スリットＳＬＴ３は、引出領域ＨＡ内においてスリットＳＬＴ２から離れて配置される。
【００３５】
また、スリットＳＬＴ２及びＳＬＴ３は、例えばＸ方向に並んで配置される。スリットＳＬＴ２及びＳＬＴ３間には、ギャップ部ＧＰ１が配置される。言い換えると、Ｙ方向において隣り合う２本のスリットＳＬＴ１間では、引出領域ＨＡからセル領域ＣＡに亘って延伸したスリットＳＬＴが、ギャップ部ＧＰ１を除いて設けられる。ギャップ部ＧＰ１は、例えば引出領域ＨＡ内の貫通コンタクト領域Ｃ４Ｔに配置される。
【００３６】
隣り合うスリットＳＬＴ１及びＳＬＴ２間のそれぞれには、例えば１本のスリットＳＨＥ１と１本のスリットＳＨＥ２との組が配置される。スリットＳＨＥ１は、Ｘ方向に沿って延伸して設けられ、Ｘ方向においてセル領域ＣＡを横切っている。スリットＳＨＥ２は、Ｘ方向に沿って延伸して設けられ、引出領域ＨＡ内においてスリットＳＨＥ１から離れて配置される。
【００３７】
また、スリットＳＨＥ１及びＳＨＥ２は、例えばＸ方向に並んで配置される。スリットＳＨＥ１及びＳＨＥ２間には、ギャップ部ＧＰ２が配置される。ギャップ部ＧＰ２は、セル領域ＣＡと引出領域ＨＡとの境界部分の近傍に配置される。
【００３８】
以上で説明したメモリセルアレイ１０の平面レイアウトでは、セル領域ＣＡにおいてスリットＳＬＴ１、ＳＬＴ２、及びＳＨＥ１によって区切られた領域のそれぞれが、１つのストリングユニットＳＵに対応している。つまり、本例では、各々がＸ方向に延伸したストリングユニットＳＵ０〜ＳＵ３が、Ｙ方向に配列している。そして、メモリセルアレイ１０には、例えば図３に示されたレイアウトがＹ方向に繰り返し配置される。
【００３９】
尚、以上で説明したメモリセルアレイ１０の平面レイアウトにおいて、隣り合う２本のスリットＳＬＴ１間に配置されるスリットＳＬＴ２及びＳＬＴ３の本数は、任意の本数に設計され得る。隣り合うスリットＳＬＴ１及びＳＬＴ２間に配置されるスリットＳＨＥ１及びＳＨＥ２の本数は、任意の本数に設計され得る。隣り合う２本のスリットＳＬＴ１間におけるストリングユニットＳＵの個数は、隣り合う２本のスリットＳＬＴ１間に配置されるスリットＳＬＴ２、ＳＨＥ１及びＳＨＥ２の本数に基づいて変化する。
【００４０】
（セル領域ＣＡにおけるメモリセルアレイ１０の構造）
図４は、第１実施形態に係る半導体記憶装置１のセル領域ＣＡにおけるメモリセルアレイ１０の詳細な平面レイアウトの一例であり、ストリングユニットＳＵ０及びＳＵ１に対応する領域を抽出して示している。図４に示すように、セル領域ＣＡにおいてメモリセルアレイ１０は、複数のメモリピラーＭＰ、複数のコンタクトＣＶ、及び複数のビット線ＢＬをさらに含んでいる。
【００４１】
メモリピラーＭＰの各々は、例えば１つのＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、例えば隣り合うスリットＳＬＴ１及びＳＬＴ２間の領域において、９列の千鳥状に配置される。隣り合うスリットＳＬＴ１及びＳＬＴ２の中間部でＸ方向に配列したメモリピラーＭＰは、スリットＳＨＥ１と重なって配置される。つまり、複数のメモリピラーＭＰには、スリットＳＨＥ１を貫通し、隣り合う選択ゲート線ＳＧＤに接触したメモリピラーＭＰが含まれている。
【００４２】
複数のビット線ＢＬは、それぞれがＹ方向に延伸し、Ｘ方向に配列している。各ビット線ＢＬは、ストリングユニットＳＵ毎に少なくとも１つのメモリピラーＭＰと重なるように配置される。本例において各メモリピラーＭＰには、２本のビット線ＢＬが重なって配置される。メモリピラーＭＰに重なっている複数のビット線ＢＬのうち１本のビット線ＢＬと、当該メモリピラーＭＰとの間には、コンタクトＣＶが設けられる。各メモリピラーＭＰは、コンタクトＣＶを介して対応するビット線ＢＬと電気的に接続される。
【００４３】
尚、スリットＳＨＥ１と重なったメモリピラーＭＰとビット線ＢＬとの間のコンタクトＣＶは、省略される。言い換えると、異なる２本の選択ゲート線ＳＧＤに接したメモリピラーＭＰとビット線ＢＬとの間のコンタクトＣＶは、省略される。隣り合うスリットＳＬＴ間におけるメモリピラーＭＰやスリットＳＨＥ１等の個数及び配置は、図４を用いて説明した構成に限定されず、適宜変更され得る。
【００４４】
ストリングユニットＳＵ２及びＳＵ３に対応する領域におけるメモリセルアレイ１０の平面レイアウトは、例えばストリングユニットＳＵ０及びＳＵ１に対応する領域におけるメモリセルアレイ１０の平面レイアウトと同様のため、説明を省略する。
【００４５】
図５は、図４のＶ−Ｖ線に沿った断面図であり、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０のセル領域ＣＡにおける断面構造の一例を示している。また、図５には、Ｘ方向においてスリットＳＨＥ１と重なる部分が破線で示されている。図５に示すように、メモリセルアレイ１０は、導電体層２１〜２６をさらに含んでいる。導電体層２１〜２６は、半導体基板２０の上方に設けられる。
【００４６】
具体的には、半導体基板２０の上方に、絶縁体層を介して導電体層２１が設けられる。図示が省略されているが、半導体基板２０と導電体層２１との間の絶縁体層には、例えばロウデコーダモジュール１５やセンスアンプモジュール１６等に対応する回路が設けられる。導電体層２１は、例えばＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。導電体層２１は、例えばシリコン（Ｓｉ）を含んでいる。
【００４７】
導電体層２１の上方に、絶縁体層を介して導電体層２２が設けられる。導電体層２２は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＳとして使用される。導電体層２２は、例えばシリコンを含んでいる。
【００４８】
導電体層２２の上方に、絶縁体層と導電体層２３とが交互に積層される。導電体層２３は、例えばＸＹ平面に沿って広がった板状に形成される。例えば、積層された複数の導電体層２３は、半導体基板２０側から順に、それぞれワード線ＷＬ０〜ＷＬ５として使用される。導電体層２３は、例えばタングステン（Ｗ）を含んでいる。
【００４９】
最上層の導電体層２３の上方に、絶縁体層と導電体層２４とが交互に積層される。導電体層２４は、例えばＸＹ平面に沿って広がった板状に形成される。例えば、積層された複数の導電体層２４は、半導体基板２０側から順に、それぞれワード線ＷＬ６〜ＷＬ１１として使用される。導電体層２４は、例えばタングステンを含んでいる。
【００５０】
尚、最上層の導電体層２３と最下層の導電体層２４との間の絶縁体層の厚さは、隣り合う導電体層２３間の絶縁体層よりも厚く、隣り合う導電体層２４間の絶縁体層よりも厚い。言い換えると、最上層の導電体層２３と最下層の導電体層２４とのＺ方向における間隔は、隣り合う導電体層２３間のＺ方向における間隔よりも大きく、隣り合う導電体層２４間のＺ方向における間隔よりも大きい。
【００５１】
最上層の導電体層２４の上方に、絶縁体層と導電体層２５とが交互に積層される。導電体層２５は、例えばＸＹ平面に沿って広がった板状に形成される。例えば、積層された複数の導電体層２５は、半導体基板２０側から順に、それぞれ選択ゲート線ＳＧＤａ、ＳＧＤｂ及びＳＧＤｃとして使用される。導電体層２５は、例えばタングステンを含んでいる。
【００５２】
最上層の導電体層２５の上方に、絶縁体層を介して導電体層２６が設けられる。導電体層２６は、例えばＹ方向に沿って延伸したライン状に形成され、ビット線ＢＬとして使用される。つまり、図示せぬ領域において複数の導電体層２６は、Ｘ方向に沿って配列している。導電体層２６は、例えば銅（Ｃｕ）を含んでいる。
【００５３】
メモリピラーＭＰの各々は、Ｚ方向に沿って延伸して設けられ、導電体層２２〜２５を貫通している。メモリピラーＭＰの各々は、下層の積層配線に対応するメモリホールＬＭＨの内部に形成される第１部分と、上層の積層配線に対応するメモリホールＵＭＨの内部に形成される第２部分とを有している。
【００５４】
メモリホールＬＭＨに対応する第１部分は、導電体層２２及び２３を貫通し、第１部分の底部は導電体層２１に接触している。メモリホールＵＭＨに対応する第２部分は、メモリホールＬＭＨに対応する第１部分の上方に設けられ、導電体層２４及び２５を貫通している。例えば、各メモリピラーＭＰにおいて、第１部分の上端における外径は、第２部分の下端における外径よりも大きい。
【００５５】
また、メモリピラーＭＰの各々は、例えばコア部材３０、半導体層３１、積層膜３２を含んでいる。例えば、コア部材３０、半導体層３１、及び積層膜３２のそれぞれは、メモリピラーＭＰの第１部分と第２部分との間で連続的に設けられる。
【００５６】
具体的には、コア部材３０は、Ｚ方向に沿って延伸して設けられる。例えば、コア部材３０の上端は、最上層の導電体層２５よりも上層に含まれ、コア部材３０の下端は、導電体層２１が設けられた層内に含まれる。半導体層３１は、例えばコア部材３０の側面及び底面を覆った部分と、コア部材３０の底部においてＺ方向に延伸した柱状部とを有している。例えば半導体層３１の柱状部の底部が、導電体層２１に接触している。積層膜３２は、半導体層３１の柱状部が設けられた部分を除いて、半導体層３１の側面及び底面を覆っている。コア部材３０は、例えば酸化シリコン（ＳｉＯ２）等の絶縁体を含んでいる。半導体層３１は、例えばシリコンを含んでいる。
【００５７】
メモリピラーＭＰ内の半導体層３１の上面には、柱状のコンタクトＣＶが設けられる。図示された領域には、５本のメモリピラーＭＰのうち、２本のメモリピラーＭＰに対応するコンタクトＣＶが表示されている。当該領域においてスリットＳＨＥ１と重ならない且つコンタクトＣＶが接続されていないメモリピラーＭＰには、図示されない領域においてコンタクトＣＶが接続される。
【００５８】
コンタクトＣＶの上面には、１個の導電体層２６、すなわち１本のビット線ＢＬが接触している。１個の導電体層２６には、スリットＳＬＴ１、ＳＬＴ２及びＳＨＥ１、並びにスリットＳＨＥ１と接触したメモリピラーＭＰによって区切られた空間のそれぞれにおいて、１本のコンタクトＣＶが接続される。つまり、導電体層２６の各々には、例えば隣り合うスリットＳＬＴ１及びＳＨＥ１間における１本のメモリピラーＭＰと、隣り合うスリットＳＨＥ１及びＳＬＴ２間における１本のメモリピラーＭＰとが電気的に接続される。
【００５９】
スリットＳＬＴは、例えばＸＺ平面に沿って広がった板状に形成され、導電体層２２〜２５を分断している。スリットＳＬＴの上端は、最上層の導電体層２５と導電体層２６との間の層に含まれている。スリットＳＬＴの下端は、例えば導電体層２１が設けられた層に含まれている。スリットＳＬＴは、例えば酸化シリコン等の絶縁体を含んでいる。
【００６０】
スリットＳＨＥ１は、例えばＸＺ平面に沿って広がった板状に形成され、積層された導電体層２５を分断している。スリットＳＨＥ１の上端は、最上層の導電体層２５と導電体層２６との間の層に含まれている。スリットＳＨＥ１の下端は、例えば最上層の導電体層２４と最下層の導電体層２５との間の層に含まれている。スリットＳＨＥ１は、例えば酸化シリコン等の絶縁体を含んでいる。例えば、スリットＳＨＥ１の上端と、メモリピラーＭＰの上端とは揃っている。これに限定されず、メモリピラーＭＰの上端と、スリットＳＬＴ及びＳＨＥの上端とは、揃っていなくても良い。
【００６１】
図６は、図５のＶＩ−ＶＩ線に沿った断面図であり、第１実施形態に係る半導体記憶装置１におけるメモリピラーＭＰの断面構造の一例を示している。より具体的には、図５は、半導体基板２０の表面に平行且つ導電体層２３を含む層における、メモリピラーＭＰの断面構造を示している。
【００６２】
図６に示すように、導電体層２３を含む層では、コア部材３０は、例えばメモリピラーＭＰの中央部に設けられる。半導体層３１は、コア部材３０の側面を囲っている。積層膜３２は、半導体層３１の側面を囲っている。積層膜３２は、例えばトンネル絶縁膜３３、絶縁膜３４、及びブロック絶縁膜３５を含んでいる。
【００６３】
トンネル絶縁膜３３は、半導体層３１の側面を囲っている。絶縁膜３４は、トンネル絶縁膜３３の側面を囲っている。ブロック絶縁膜３５は、絶縁膜３４の側面を囲っている。導電体層２３は、ブロック絶縁膜３５の側面を囲っている。トンネル絶縁膜３３及びブロック絶縁膜３５のそれぞれは、例えば酸化シリコンを含んでいる。絶縁膜３４は、例えば窒化シリコン（ＳｉＮ）を含んでいる。
【００６４】
以上で説明したメモリピラーＭＰの構造では、メモリピラーＭＰと導電体層２２とが交差する部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電体層２３とが交差する部分と、メモリピラーＭＰと導電体層２４とが交差する部分とのそれぞれが、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層２５とが交差する部分が、選択トランジスタＳＴ１として機能する。
【００６５】
つまり、半導体層３１は、メモリセルトランジスタＭＴ０〜ＭＴ１１並びに選択トランジスタＳＴ１ａ、ＳＴ１ｂ、ＳＴ１ｃ及びＳＴ２のそれぞれのチャネルとして使用される。絶縁膜３４は、メモリセルトランジスタＭＴの電荷蓄積層として使用される。これにより、メモリピラーＭＰの各々は、１つのＮＡＮＤストリングＮＳとして機能する。
【００６６】
（引出領域ＨＡにおけるメモリセルアレイ１０の構造）
図７は、第１実施形態に係る半導体記憶装置１の引出領域ＨＡにおけるメモリセルアレイ１０の詳細な平面レイアウトの一例であり、１つのブロックＢＬＫ（すなわち、ストリングユニットＳＵ０〜ＳＵ３）に対応する領域を抽出して示している。また、図７には、引出領域ＨＡ近傍におけるセル領域ＣＡの一部も示されている。
【００６７】
図７に示すように、引出領域ＨＡでは、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ１１、並びに選択ゲート線ＳＧＤａ、ＳＧＤｂ及びＳＧＤｃの端部が階段状に設けられる。また、引出領域ＨＡにおいてメモリセルアレイ１０は、複数のコンタクトＣＣ及びＣ４、並びに複数の支持柱ＨＲをさらに含んでいる。
【００６８】
具体的には、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ１１、並びに選択ゲート線ＳＧＤａ、ＳＧＤｂ及びＳＧＤｃのそれぞれは、端部において上層の配線層（導電体層）と重ならないテラス部分を有している。例えば、ワード線ＷＬ０〜ＷＬ１１の端部は、Ｙ方向に２段の段差を有し且つＸ方向に複数の段差が形成された３列の階段状に設けられる。選択ゲート線ＳＧＤａ、ＳＧＤｂ及びＳＧＤｃのそれぞれの端部は、Ｘ方向に段差が形成された階段状に設けられる。選択ゲート線ＳＧＳは、階段状に設けられたワード線ＷＬ０〜ＷＬ１１の端部領域から外側に引き出される。
【００６９】
このような積層配線の階段構造に対して、スリットＳＬＴ３は、例えば隣り合う２本のスリットＳＬＴ１間の中間部に配置され、ワード線ＷＬ１、ＷＬ４、ＷＬ７及びＷＬ１０にそれぞれ対応する複数のテラス部分をＸ方向において横切っている。スリットＳＬＴ３は、選択ゲート線ＳＧＳのテラス部分をＸ方向において横切っていても良いし、横切っていなくても良い。スリットＳＨＥ２は、例えば隣り合うスリットＳＬＴ１及びＳＬＴ２間の中間部に配置され、選択ゲート線ＳＧＤａ、ＳＧＤｂ及びＳＧＤｃにそれぞれ対応する複数のテラス部分をＸ方向において横切っている。
【００７０】
尚、本例において、同一のブロックＢＬＫ内で同じ層に設けられたワード線ＷＬは、ギャップ部ＧＰ１を介して短絡している。言い換えると、隣り合う２本のスリットＳＬＴ１の一方のスリットＳＬＴ１に接したワード線ＷＬと、他方のスリットＳＬＴ１に接したワード線ＷＬとは、ギャップ部ＧＰ１を介して電気的に接続されている。
【００７１】
複数のコンタクトＣＣは、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ１１、並びに選択ゲート線ＳＧＤａ、ＳＧＤｂ及びＳＧＤｃのそれぞれのテラス部分上にそれぞれ設けられる。選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ１１、並びに選択ゲート線ＳＧＤａ、ＳＧＤｂ及びＳＧＤｃのそれぞれは、対応するコンタクトＣＣを介してロウデコーダモジュール１５に電気的に接続される。
【００７２】
複数のコンタクトＣ４は、貫通コンタクト領域Ｃ４Ｔに設けられる。コンタクトＣ４は、積層された配線層（例えば、ソース線ＳＬ、選択ゲート線ＳＧＳ、及びワード線ＷＬ）を貫通し、メモリセルアレイ１０下の配線に接続される。また、本例においてコンタクトＣ４は、ワード線ＷＬ１１のテラス部分と重なって配置されている。貫通コンタクト領域Ｃ４Ｔに設けられるコンタクトＣ４の個数及び配置は、適宜変更され得る。
【００７３】
複数の支持柱ＨＲは、例えば引出領域ＨＡ内において、スリットＳＬＴ１及びＳＬＴ２が形成される領域と、コンタクトＣＣ及びＣ４が形成される領域とを除いた領域に適宜配置される。支持柱ＨＲは、Ｚ方向に延伸したホール内に絶縁部材が埋め込まれた構造を有し、積層された配線層（例えば、ワード線ＷＬ及び選択ゲート線ＳＧＤ）を貫通している。例えば、支持柱ＨＲは、ワード線ＷＬ０のテラス部分においてコンタクトＣＣの周囲に複数配置され、貫通コンタクト領域Ｃ４ＴにおいてコンタクトＣ４の周囲に複数配置される。支持柱ＨＲの外径は、コンタクトＣ４の外径よりも小さい。
【００７４】
また、支持柱ＨＲは、ギャップ部ＧＰ２のそれぞれにも配置される。具体的には、支持柱ＨＲは、例えばＸ方向に並んだ１本のスリットＳＨＥ１と１本のスリットＳＨＥ２との間に配置され、これらのスリットＳＨＥ１及びＳＨＥ２間を連結している。これにより、隣り合う２本のスリットＳＬＴ１間の選択ゲート線ＳＧＤａ、ＳＧＤｂ及びＳＧＤｃは、Ｘ方向に並んだスリットＳＨＥ１及びＳＨＥ２の組と、当該スリットＳＨＥ１及びＳＨＥ２間の支持柱ＨＲとによって分離される。
【００７５】
図８は、図７のＶＩＩＩ−ＶＩＩＩ線に沿った断面図であり、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の引出領域ＨＡにおける断面構造の一例を示している。また、図８には、コンタクトＣＣを含む断面の領域が示されている。図８に示すように、引出領域ＨＡでは、ワード線ＷＬ及び選択ゲート線ＳＧＤに対応する複数の導電体層の端部が階段状に設けられる。また、引出領域ＨＡにおいてメモリセルアレイ１０は、複数の導電体層２７をさらに含んでいる。
【００７６】
図示された領域には、ワード線ＷＬ１、ＷＬ４、ＷＬ７及びＷＬ１０、並びに選択ゲート線ＳＧＤａ、ＳＧＤｂ及びＳＧＤｃにそれぞれ対応する複数のテラス部分が含まれている。そして、ワード線ＷＬ０に対応する導電体層２３と、ワード線ＷＬ４に対応する導電体層２３と、ワード線ＷＬ７に対応する導電体層２４と、ワード線ＷＬ１０に対応する導電体層２４と、選択ゲート線ＳＧＤａ、ＳＧＤｂ及びＳＧＤｃにそれぞれ対応する３層の導電体層２５とのそれぞれのテラス部分上に、１本のコンタクトＣＣが設けられる。各コンタクトＣＣ上には、１個の導電体層２７が設けられ、電気的に接続される。各導電体層２７は、例えば導電体層２６よりも上層に含まれている。
【００７７】
支持柱ＨＲは、Ｚ方向に延伸して設けられ、例えば貫通コンタクト領域Ｃ４Ｔにおいて導電体層２２〜２４を貫通している。支持柱ＨＲの上端は、例えば導電体層２６とメモリピラーＭＰの上端との間の層に含まれている。支持柱ＨＲの下端は、例えば導電体層２１が設けられた層に含まれている。これに限定されず、支持柱ＨＲの下端は、少なくとも導電体層２２まで到達していれば良い。
【００７８】
図９は、図７のＩＸ−ＩＸ線に沿った断面図であり、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の引出領域ＨＡにおける断面構造の一例を示している。また、図９には、スリットＳＨＥ１及びＳＨＥ２間の支持柱ＨＲを含む断面の領域が示され、Ｙ方向において３層の導電体層２５に重なった部分が破線で示されている。図９に示すように、引出領域ＨＡにおいてメモリセルアレイ１０は、導電体層２８及び２９、並びにコンタクトＣＰをさらに含んでいる。
【００７９】
導電体層２８は、メモリセルアレイ１０下の回路に使用される配線である。導電体層２９は、メモリセルアレイ１０上の回路に使用される配線である。導電体層２８及び２９間は、導電体層２８上のコンタクトＣ４と、コンタクトＣ４上のコンタクトＣＰとを介して電気的に接続される。
【００８０】
コンタクトＣ４は、Ｚ方向に沿って延伸して設けられ、例えば貫通コンタクト領域Ｃ４Ｔにおいて導電体層２１〜２４を貫通している。コンタクトＣ４の上端は、例えば支持柱ＨＲの上端と揃っている。コンタクトＣ４の下端は、導電体層２８に接触している。
【００８１】
また、コンタクトＣ４は、例えば導電体層３６及び絶縁体層３７を含んでいる。導電体層３６は、Ｚ方向に延伸した柱状に設けられ、導電体層３６上にコンタクトＣＰが設けられる。絶縁体層３７は、導電体層３６の側面を覆っている。コンタクトＣ４と、コンタクトＣ４が貫通している各導電体層との間は、絶縁体層３７によって絶縁されている。
【００８２】
スリットＳＨＥ２は、例えばＸＺ平面に沿って広がった板状に形成され、積層された導電体層２５を分断している。スリットＳＨＥ２の上端は、メモリピラーＭＰの上端と導電体層２６との間の層に含まれている。スリットＳＨＥ２の下端は、例えば最上層の導電体層２４と最下層の導電体層２５との間の層に含まれている。スリットＳＨＥ２は、例えば酸化シリコン等の絶縁体を含んでいる。
【００８３】
Ｘ方向において隣り合うスリットＳＨＥ１及びＳＨＥ２の間、すなわちギャップ部ＧＰ２に設けられた支持柱ＨＲは、隣り合うスリットＳＨＥ１及びＳＨＥ２のそれぞれに接している。これにより、選択ゲート線ＳＧＤａ、ＳＧＤｂ及びＳＧＤｃにそれぞれ対応する３層の導電体層２５は、スリットＳＨＥ１及びＳＨＥ２と、支持柱ＨＲと、スリットＳＨＥ１と重なったメモリピラーＭＰとによって分離されている。
【００８４】
図１０は、図９のＸ−Ｘ線に沿った断面図であり、第１実施形態に係る半導体記憶装置１におけるコンタクトＣ４の断面構造の一例を示している。より具体的には、図１０は、半導体基板２０の表面に平行且つ導電体層２４を含む層における、コンタクトＣ４の断面構造を示している。
【００８５】
図１０に示すように、導電体層２４を含む層において導電体層３６は、例えばコンタクトＣ４の中央部に設けられる。絶縁体層３７は、導電体層３６の側面を囲っている。導電体層２４は、絶縁体層３７の側面を囲っている。
【００８６】
図１１は、図９のＸＩ−ＸＩ線に沿った断面図であり、第１実施形態に係る半導体記憶装置１における支持柱ＨＲの断面構造の一例を示している。より具体的には、図１１は、半導体基板２０の表面に平行且つ導電体層２５を含む層において、隣り合うスリットＳＨＥ１及びＳＨＥ２間に設けられた支持柱ＨＲの断面構造を示している。
【００８７】
図１１に示すように、支持柱ＨＲは、絶縁部材で構成されている。これに限定されず、支持柱ＨＲは、少なくとも側面部分が絶縁部材で設けられていれば良い。導電体層２５を含む層において、スリットＳＨＥ１及びＳＨＥ２間の支持柱ＨＲは、例えばスリットＳＨＥ１の端部と、スリットＳＨＥ２の端部と、選択ゲート線ＳＧＤ０ａに対応する導電体層２５と、選択ゲート線ＳＧＤ１ａに対応する導電体層２５とのそれぞれに接触している。つまり、スリットＳＨＥ１及びＳＨＥ２間の支持柱ＨＲは、同じ配線層に設けられ且つ隣り合う２本の選択ゲート線ＳＧＤ（導電体層２５）のそれぞれと接触している。
【００８８】
以上で説明したメモリセルアレイ１０の構造において、導電体層２３及び２４の層数は、それぞれメモリホールＬＭＨ及びＵＭＨに対応するワード線ＷＬの本数に基づいて設計される。選択ゲート線ＳＧＳには、複数層に設けられた複数の導電体層２２が割り当てられても良い。選択ゲート線ＳＧＳが複数層に設けられる場合に、導電体層２２と異なる導電体が使用されても良い。選択ゲート線ＳＧＤとして使用される導電体層２５の層数は、任意の層数に設計され得る。
【００８９】
コンタクトＣＰ及びＣＶのそれぞれは、複数のコンタクトがＺ方向に連結された構造であっても良い。Ｚ方向に連結された複数のコンタクト間には、配線層が挿入されても良い。図８に示された領域には、導電体層２８及び２９が通過していても良い。同様に、図９に示された領域には、導電体層２７が通過していても良い。
【００９０】
本明細書では、引出領域ＨＡが貫通コンタクト領域Ｃ４Ｔを含む場合について例示しているが、これに限定されない。例えば、貫通コンタクト領域Ｃ４Ｔは、その他の領域に配置されても良いし、複数設けられても良い。貫通コンタクト領域Ｃ４Ｔは、セル領域ＣＡ内に挿入されても良い。セル領域ＣＡ内に配置されたコンタクトＣ４は、ソース線ＳＬ、選択ゲート線ＳＧＳ及びＳＧＤ、並びにワード線ＷＬを貫通する。
【００９１】
［１−２］半導体記憶装置１の製造方法
以下に、図１２を適宜参照して、第１実施形態に係る半導体記憶装置１における、メモリセルアレイ１０内の積層配線構造の形成に関する一連の製造工程の一例について説明する。図１２は、第１実施形態に係る半導体記憶装置１の製造方法の一例を示すフローチャートである。図１３〜図２９のそれぞれは、第１実施形態に係る半導体記憶装置１の製造途中の平面レイアウト又は断面構造の一例を示している。以下の製造方法の説明において、参照される平面図は図７に示された領域に対応し、参照される断面図は図９に示された領域に対応している。
【００９２】
まず、ステップＳ１０１の処理によって、図１３に示すように下層配線部の犠牲部材４３が積層される。下層配線部の犠牲部材４３は、その後の工程で形成されるメモリホールＬＭＨが貫通する積層配線に対応している。本工程では、まず半導体基板２０上に、導電体層２８を含む絶縁体層４０と、導電体層２１と、絶縁体層４１と、導電体層２２とが順に積層される。図示が省略されているが、絶縁体層４０内には、ロウデコーダモジュール１５やセンスアンプモジュール１６等に対応する回路が形成される。その後、導電体層２２上に絶縁体層４２及び犠牲部材４３が交互に積層され、最上層の犠牲部材４３上に絶縁体層４４が形成される。
【００９３】
導電体層２１は、ソース線ＳＬとして使用される。導電体層２１は、例えばシリコン（Ｓｉ）を含んでいる。導電体層２２は、選択ゲート線ＳＧＳとして使用される。導電体層２２は、例えばシリコンを含んでいる。絶縁体層４１、４２及び４４のそれぞれは、例えば酸化シリコン（ＳｉＯ２）を含んでいる。例えば、犠牲部材４３が形成される層数は、メモリホールＬＭＨが貫通するワード線ＷＬの本数に対応している。犠牲部材４３は、例えば窒化シリコン（ＳｉＮ）を含んでいる。
【００９４】
次に、ステップＳ１０２の処理によって、図１４及び図１５に示すようにメモリホールＬＭＨが形成される。具体的には、まずフォトリソグラフィ等によって、メモリホールＬＭＨに対応する領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、メモリホールＬＭＨが形成される。平面視において、本工程で形成された複数のメモリホールＬＭＨは、例えば千鳥状に配置される。それから、メモリホールＬＭＨの内部が、犠牲部材４５によって埋め込まれる。
【００９５】
本工程で形成されるメモリホールＬＭＨは、絶縁体層４１、４２及び４４、並びに犠牲部材４３のそれぞれを貫通し、メモリホールＬＭＨの底部は、例えば導電体層２１内で停止する。本工程における異方性エッチングは、例えばＲＩＥ（Reactive Ion Etching）である。
【００９６】
次に、ステップＳ１０３の処理によって、図１６に示すように上層配線部の犠牲部材４７及び４９が積層される。上層配線部の犠牲部材４７及び４９は、その後の工程によりメモリホールＵＭＨが貫通する積層配線に対応している。本工程では、まず絶縁体層４４及び犠牲部材４５上に絶縁体層４６及び犠牲部材４７が交互に積層され、最上層の犠牲部材４７上に絶縁体層４８が形成される。それから、絶縁体層４８上に犠牲部材４９及び絶縁体層５０が交互に積層され、最上層の犠牲部材４９上に絶縁体層５１が形成される。
【００９７】
絶縁体層４６、４８、５０及び５１のそれぞれは、例えば酸化シリコンを含んでいる。例えば、犠牲部材４７が形成される層数は、メモリホールＵＭＨが貫通するワード線ＷＬの本数に対応している。犠牲部材４９が形成される層数は、メモリホールＵＭＨが貫通する選択ゲート線ＳＧＤの本数に対応している。犠牲部材４７及び４９は、例えば犠牲部材４３と同様の材料で形成され、窒化シリコンを含んでいる。
【００９８】
次に、ステップＳ１０４の処理によって、図１７及び図１８に示すようにスリットＳＨＥ１が形成される。具体的には、まずフォトリソグラフィ等によって、スリットＳＨＥ１に対応する領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、スリットＳＨＥ１が形成される。それから、スリットＳＨＥ１内が、絶縁体によって埋め込まれる。
【００９９】
本工程で形成されるスリットＳＨＥ１は、セル領域ＣＡにおいて積層された犠牲部材４９を分断し、スリットＳＨＥ１の底部は、例えば絶縁体層４８が形成された層内で停止する。本工程における異方性エッチングは、例えばＲＩＥである。
【０１００】
次に、ステップＳ１０５の処理によって、図１９に示すようにメモリホールＵＭＨが形成される。具体的には、まずフォトリソグラフィ等によって、メモリホールＵＭＨに対応する領域、すなわち平面視においてメモリホールＬＭＨと重なった領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、メモリホールＵＭＨが形成される。
【０１０１】
本工程で形成されるメモリホールＵＭＨは、絶縁体層４６、４８、５０及び５１のそれぞれを貫通し、メモリホールＵＭＨの底部において、メモリホールＬＭＨ内の犠牲部材４５の一部が露出する。尚、本工程において、スリットＳＨＥ１と重なったメモリホールＵＭＨは、スリットＳＨＥ１内の絶縁体の一部を除去する。本工程における異方性エッチングは、例えばＲＩＥである。
【０１０２】
次に、ステップＳ１０６の処理によって、図２０に示すようにメモリピラーＭＰが形成される。具体的には、まずメモリホールＵＭＨを介して、メモリホールＬＭＨ内の犠牲部材４５が除去される。すると、メモリピラーＭＰの形状に開口したメモリホールが形成される。それから、メモリホールの側面及び底面と、絶縁体層５１の上面とに、ブロック絶縁膜３５、絶縁膜３４、及びトンネル絶縁膜３３が順に形成される。
【０１０３】
その後、メモリホール底部のブロック絶縁膜３５、絶縁膜３４、及びトンネル絶縁膜３３の一部が除去され、メモリホール底部において導電体層２１の一部が露出する。続けて、半導体層３１及びコア部材３０が順に形成され、メモリホール内がコア部材３０によって埋め込まれる。そして、メモリホール上部に形成されたコア部材３０の一部が除去され、その空間に半導体材料が埋め込まれる。
【０１０４】
本工程において絶縁体層５１よりも上層に残存するブロック絶縁膜３５、絶縁膜３４、トンネル絶縁膜３３、及び半導体層３１は、例えばＣＭＰ（Chemical Mechanical Polishing）によって除去される。これにより、メモリホール内にメモリピラーＭＰに対応する構造体が形成される。メモリピラーＭＰが形成された後、メモリピラーＭＰの上面及び絶縁体層５１上には、例えば絶縁体層５２が形成される。絶縁体層５２は、例えば酸化シリコンを含んでいる。
【０１０５】
次に、ステップＳ１０７の処理によって、図２１に示すように引出領域ＨＡ内の階段構造が形成される。具体的には、まずフォトグラフィ等によって、例えば引出領域ＨＡ内の階段領域の一部を覆うマスクが形成される。それから、形成されたマスクを用いた異方性エッチングと、当該マスクのスリミング処理との組み合わせによって、引出領域ＨＡに設けられた犠牲部材４３及び４７にＹ方向の段差が形成される。
【０１０６】
続けて、Ｙ方向の段差の形成と同様に、引出領域ＨＡ内の階段領域の一部を覆うマスクの形成と、エッチングと、スリミング処理とが実行され、引出領域ＨＡに設けられた犠牲部材４３、４７及び４９にＸ方向の段差が形成される。これにより、積層された犠牲部材４３、４７及び４９に、図７〜図９を用いて説明した配線層の階段構造と同様の階段構造が形成される。その後、引出領域ＨＡ内の階段構造上に形成された空間が埋まるように絶縁体層５３が形成され、絶縁体層５３の上面がＣＭＰ等によって平坦化される。
【０１０７】
次に、ステップＳ１０８の処理によって、図２２及び図２３に示すようにスリットＳＨＥ２が形成される。具体的には、まずフォトリソグラフィ等によって、スリットＳＨＥ２に対応する領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、スリットＳＨＥ２が形成される。それから、スリットＳＨＥ２内が、絶縁体によって埋め込まれる。
【０１０８】
本工程で形成されるスリットＳＨＥ２は、引出領域ＨＡにおいて積層された犠牲部材４９を分断し、スリットＳＨＥ２の底部は、例えば絶縁体層４８が形成された層内で停止する。本工程における異方性エッチングは、例えばＲＩＥである。
【０１０９】
次に、ステップＳ１０９の処理によって、支持柱ＨＲ及びコンタクトＣ４が形成される。具体的には、まずフォトリソグラフィ等によって、支持柱ＨＲ及びコンタクトＣ４に対応する領域が開口したマスクが形成される。それから、形成されたマスクを用いた異方性エッチングによって、図２４及び図２５に示すようにホールＨＲＨ及びＣ４Ｈが形成される。ホールＨＲＨは、支持柱ＨＲが形成される領域に対応している。ホールＣ４Ｈは、コンタクトＣ４が形成される領域に対応している。第１実施形態において形成される複数のホールＨＲＨには、Ｘ方向に隣り合うスリットＳＨＥ１及びＳＨＥ２のそれぞれの端部と重なるように設けられたホールＨＲＨが含まれている。
【０１１０】
本工程で形成されるホールＨＲＨは、例えば導電体層２２、絶縁体層４１、４２、４４、４６、４８、５０、５１、５２及び５３、並びに犠牲部材４３、４７及び４９のそれぞれを貫通し、ホールＨＲＨの底部は、例えば導電体層２１が設けられた層内で停止する。本工程で形成されるホールＣ４Ｈは、例えば導電体層２１及び２２、絶縁体層４１、４２、４４、４６、４８及び５３、並びに犠牲部材４３及び４７のそれぞれを貫通する。そして、ホールＣ４Ｈの底部において、例えば導電体層２８の表面が露出する。
【０１１１】
その後、絶縁体層３７が、ホールＣ４Ｈの側面及び底面と、ホールＨＲＨの内部とに形成され、ホールＨＲＨの内部が絶縁体層３７によって埋め込まれる。そして、ホールＣ４Ｈの底部に形成された絶縁体層３７の一部がエッチバックによって除去され、続けてホールＣ４Ｈの内部に導電体層３６が埋め込まれる。ホールＣ４Ｈ外に形成された導電体層３６は、例えばＣＭＰによって除去される。
【０１１２】
これにより、図２６に示すように支持柱ＨＲ及びコンタクトＣ４が形成される。尚、本例では、ホールＨＲＨ及びＣ４Ｈの加工時に導電体層２８の表面が露出する場合について例示したが、これに限定されない。例えば、ホールＣ４Ｈの底部において導電体層２８の表面を露出させる加工は、ホールＨＲＨ及びＣ４Ｈを同時に形成するエッチングと異なるエッチングによって実行されても良い。
【０１１３】
次に、ステップＳ１１０の処理によって、図２７に示すようにスリットＳＬＴが形成される。具体的には、まずフォトリソグラフィ等によって、スリットＳＬＴ１、ＳＬＴ２及びＳＬＴ３に対応する領域が開口したマスクが形成される。それから、形成されたマスクを用いた異方性エッチングによって、スリットＳＬＴが形成される。
【０１１４】
本工程で形成されるスリットＳＬＴは、絶縁体層４１、４２、４４、４６、４８、５０、５１、５２及び５３、並びに犠牲部材４３、４７及び４９のそれぞれを分断する。スリットＳＬＴの底部は、例えば導電体層２１が設けられた層内で停止する。尚、本例においてスリットＳＬＴの底部は、少なくとも絶縁体層４１が形成された層に達していれば良い。本工程における異方性エッチングは、例えばＲＩＥである。
【０１１５】
次に、ステップＳ１１１の処理によって、積層配線の置換処理が実行される。具体的には、まず、例えば熱リン酸によるウェットエッチングによって、図２８に示すように犠牲部材４３、４７及び４９が選択的に除去される。犠牲部材４３、４７及び４９が除去された構造体は、複数のメモリピラーＭＰ、複数の支持柱ＨＲ、及び複数のコンタクトＣ４等によってその立体構造が維持される。
【０１１６】
それから、スリットＳＬＴを介して、図２９に示すように犠牲部材４３、４７及び４９が除去された空間に導電体が埋め込まれる。本工程における導電体の形成は、例えばＣＶＤが使用される。その後、エッチバック処理によって、スリットＳＬＴ内部と絶縁体層５３の上面に形成された導電体が除去される。本工程では、少なくともスリットＳＬＴ内において、隣り合う配線層に形成された導電体が分離されていれば良い。
【０１１７】
これにより、ワード線ＷＬ０〜ＷＬ５にそれぞれ対応する複数の導電体層２３と、ワード線ＷＬ６〜ＷＬ１１にそれぞれ対応する複数の導電体層２４と、選択ゲート線ＳＧＤａ、ＳＧＤｂ及びＳＧＤｃにそれぞれ対応する複数の導電体層２５とがそれぞれ形成される。本工程において形成される導電体層２３〜２５は、バリアメタルを含んでいても良い。この場合、犠牲部材４３、４７及び４９の除去後の導電体の形成では、例えばバリアメタルとして窒化チタンが成膜された後に、タングステンが形成される。本工程において使用されたスリットＳＬＴは、積層配線が形成された後に絶縁体によって埋め込まれる。
【０１１８】
以上で説明した第１実施形態に係る半導体記憶装置１の製造工程によって、メモリピラーＭＰと、メモリピラーＭＰに接続されるソース線ＳＬ、ワード線ＷＬ、並びに選択ゲート線ＳＧＤａ、ＳＧＤｂ、ＳＧＤｃ及びＳＧＳとのそれぞれが形成される。尚、以上で説明した製造工程はあくまで一例であり、各製造工程の間にはその他の処理が挿入されても良い。
【０１１９】
［１−３］第１実施形態の効果
以上で説明した第１実施形態に係る半導体記憶装置１に依れば、半導体記憶装置１の歩留まりを向上することが出来る。以下に、第１実施形態に係る半導体記憶装置１の詳細な効果について説明する。
【０１２０】
メモリセルが三次元に積層された半導体記憶装置では、例えばワード線ＷＬとして使用される板状の配線が積層される。そして、当該積層配線を貫通するメモリピラーＭＰ内に、メモリセルトランジスタＭＴとして機能するための多層膜が形成される。また、ワード線ＷＬと同様に、メモリピラーＭＰが貫通した板状の選択ゲート線ＳＧＤが形成される。半導体記憶装置は、同じ配線層内の選択ゲート線ＳＧＤがスリットＳＨＥにより適宜分割及び絶縁されることによって、ページ単位の動作を実現することが出来る。
【０１２１】
このような半導体記憶装置の単位面積当たりの記憶容量を大きくする方法としては、ワード線ＷＬの積層数を増やす、すなわちメモリセルトランジスタＭＴの積層数を増やすことが考えられる。ワード線ＷＬの積層数を増やすと、メモリピラーＭＰを形成するためのホール加工の難易度が上昇するため、メモリピラーＭＰを形成するためのホール加工を２段階に分けて行うことも考えられる。
【０１２２】
例えば、メモリピラーＭＰを形成するためのホール加工を２段階に分けて行う場合、まず下層配線部に対応する犠牲部材４３が積層され、メモリホールＬＭＨが形成され、犠牲部材がメモリホールＬＭＨの内部に埋め込まれる。そして、上層配線部に対応する犠牲部材４７が積層され、選択ゲート線ＳＧＤに対応する犠牲部材４９がスリットＳＨＥによって分断される。それから、引出領域ＨＡにおける階段加工が行われ、メモリホールＵＭＨの形成とメモリピラーＭＰの形成とが実行される。
【０１２３】
このような半導体記憶装置の製造方法では、引出領域ＨＡにおける階段加工後に当該領域に埋め込まれる絶縁膜によって、セル領域ＣＡ内の絶縁体層と犠牲部材との積層構造が歪む可能性がある。セル領域ＣＡ内の積層構造が歪むと、下層配線部を貫通するメモリホールＬＭＨと、上層配線部を貫通するメモリホールＵＭＨとの重ね合わせのずれが生じ、メモリピラーＭＰ起因の不良が発生する可能性がある。このため、引出領域ＨＡにおける階段加工は、メモリピラーＭＰ形成後に行われることが好ましい。
【０１２４】
しかしながら、メモリピラーＭＰ形成後に階段加工が行われる場合、階段加工時に、引出領域ＨＡ内に形成されたスリットＳＨＥの部分を介して選択ゲート線ＳＧＤに対応する犠牲部材４９の一部が除去される懸念がある。このような引出領域ＨＡにおける犠牲部材４９の形状変化が生じると、選択ゲート線ＳＧＤに対応する導電体層２５の端部形状のばらつきが生じ、選択ゲート線ＳＧＤとコンタクトＣＣとの接続起因の不良が生じ得る。
【０１２５】
また、セル領域ＣＡ内の平面レイアウトにおいて、スリットＳＨＥの配置は、例えばメモリピラーＭＰの配置と重なっている。メモリピラーＭＰ内には多層膜が設けられるため、メモリピラーＭＰを形成した後にスリットＳＨＥの加工を行うことは困難である。つまり、セル領域ＣＡ内のスリットＳＨＥは、メモリピラーＭＰが形成される前に形成されることが好ましい。
【０１２６】
そこで、第１実施形態に係る半導体記憶装置１の製造方法は、セル領域ＣＡ内のスリットＳＨＥ１と引出領域ＨＡ内のスリットＳＨＥ２とを別工程で形成する。そして、第１実施形態に係る半導体記憶装置１の製造方法は、スリットＳＨＥ１を形成した後且つスリットＳＨＥ２を形成する前に、引出領域ＨＡ内の階段加工を行う。
【０１２７】
具体的には、第１実施形態に係る半導体記憶装置１の製造方法では、まずスリットＳＨＥ１によってセル領域ＣＡ内の犠牲部材４９が分断され、その後メモリピラーＭＰが形成される。そして、引出領域ＨＡ内の階段加工が実行され、その後スリットＳＨＥ２によって引出領域ＨＡ内の犠牲部材４９が分断される。
【０１２８】
そして、第１実施形態に係る半導体記憶装置１は、隣り合うスリットＳＨＥ１及びＳＨＥ２の重なりを避けるために、当該スリットＳＨＥ１及びＳＨＥ２間にギャップ部ＧＰ２を有している。このように、メモリセルアレイ１０の平面レイアウトの設計時点でギャップ部ＧＰ２が設けられると、製造時の重ね合わせのずれによって隣り合うスリットＳＨＥ１及びＳＨＥ２が重なることが抑制される。ギャップ部ＧＰ２の領域では、選択ゲート線ＳＧＤに対応する犠牲部材４９が連続した状態で残るが、その後に形成される支持柱ＨＲが、当該ギャップ部ＧＰ２に重なるように設けられる。
【０１２９】
その結果、第１実施形態に係る半導体記憶装置１では、同じ配線層において隣り合う犠牲部材４９間が、スリットＳＨＥ１及びＳＨＥ２、支持柱ＨＲ、並びにスリットＳＨＥ１を貫通するメモリピラーＭＰによって分離された構造が形成される。つまり、第１実施形態に係る半導体記憶装置１では、セル領域ＣＡ内のスリットＳＨＥ１と、引出領域ＨＡ内のスリットＳＨＥ２と、当該スリットＳＨＥ１及びＳＨＥ２間の支持柱ＨＲと、スリットＳＨＥ１を貫通するメモリピラーＭＰによって、隣り合う選択ゲート線ＳＧＤ（導電体層２５）間を絶縁することが出来る。
【０１３０】
以上のように、第１実施形態に係る半導体記憶装置１の製造方法は、引出領域ＨＡにおける階段構造を形成した後にスリットＳＨＥ２を形成するため、階段加工時における引出領域ＨＡ内の犠牲部材４９の形状変化を抑制している。また、第１実施形態に係る半導体記憶装置１の製造方法では、メモリピラーＭＰの形成後に引出領域ＨＡ内の階段加工が行われるため、メモリホールＵＭＨ形成時の重ね合わせにおいて引出領域ＨＡ内の階段加工後の歪みの影響を受けない。
【０１３１】
従って、第１実施形態に係る半導体記憶装置１は、選択ゲート線ＳＧＤのコンタクトＣＣ起因の不良の発生と、メモリホールＬＭＨ及びＵＭＨ間の重ね合わせのずれ起因の不良の発生とを抑制することが出来る。すなわち、第１実施形態に係る半導体記憶装置１は、半導体記憶装置１の歩留まりを向上することが出来る。
【０１３２】
［２］第２実施形態
第２実施形態に係る半導体記憶装置１は、第１実施形態で説明した半導体記憶装置１の製造方法の変形例であり、下層配線部に対応する階段構造と上層配線部に対応する階段構造とを別の工程で形成する。以下に、第２実施形態に係る半導体記憶装置１について、第１実施形態と異なる点を説明する。
【０１３３】
［２−１］半導体記憶装置１の製造方法
以下に、図３０を適宜参照して、第２実施形態に係る半導体記憶装置１における、メモリセルアレイ１０内の積層配線構造の形成に関する一連の製造工程の一例について説明する。図３０は、第２実施形態に係る半導体記憶装置１の製造方法の一例を示すフローチャートである。図３１〜図３４のそれぞれは、第２実施形態に係る半導体記憶装置１の製造途中の断面構造の一例を示している。
【０１３４】
まず、第１実施形態におけるステップＳ１０１及びＳ１０２の処理が順に実行される。これにより、第１実施形態で説明した図１４及び図１５における半導体基板２０上の構造と同様の構造が形成される。簡潔に述べると、犠牲部材４３が積層され、メモリホールＬＭＨが形成され、メモリホールＬＭＨの内部に犠牲部材４５が形成される。
【０１３５】
次に、ステップＳ２０１の処理によって、下層配線部の階段構造が形成される。具体的には、まずフォトグラフィ等によって、例えば引出領域ＨＡ内の階段領域の一部を覆うマスクが形成される。それから、形成されたマスクを用いた異方性エッチングと、当該マスクのスリミング処理との組み合わせによって、引出領域ＨＡに設けられた犠牲部材４３にＹ方向の段差が形成される。
【０１３６】
続けて、Ｙ方向の段差の形成と同様に、引出領域ＨＡ内の階段領域の一部を覆うマスクの形成と、エッチングと、スリミング処理とが実行され、引出領域ＨＡに設けられた犠牲部材４３にＸ方向の段差が形成される。これにより、図３１に示すように下層配線部に対応する階段構造が積層された犠牲部材４３に形成される。その後、引出領域ＨＡ内の階段構造部が埋まるように絶縁体層４６が形成され、絶縁体層４６の上面がＣＭＰ等によって平坦化される。
【０１３７】
次に、第１実施形態におけるステップＳ１０３〜Ｓ１０６の処理が順に実行される。具体的には、まず図３２に示すように上層配線部の犠牲部材４７及び４９が積層される。このとき、下層配線部に対応する階段構造が形成された領域の上方にも、犠牲部材４７及び４９が積層されている。そして、第１実施形態と同様の方法によって、図３３に示すようにスリットＳＨＥ１、メモリピラーＭＰ、及び絶縁体層５２が形成される。
【０１３８】
次に、ステップＳ２０２の処理によって、上層配線部の階段構造が形成される。具体的には、まずフォトグラフィ等によって、例えば引出領域ＨＡ内の階段領域の一部を覆うマスクが形成される。それから、形成されたマスクを用いた異方性エッチングと、当該マスクのスリミング処理との組み合わせによって、引出領域ＨＡに設けられた犠牲部材４７にＹ方向の段差が形成される。
【０１３９】
続けて、Ｙ方向の段差の形成と同様に、引出領域ＨＡ内の階段領域の一部を覆うマスクの形成と、エッチングと、スリミング処理とが実行され、引出領域ＨＡに設けられた犠牲部材４７及び４９にＸ方向の段差が形成される。これにより、図３４に示すように上層配線部に対応する階段構造が積層された犠牲部材４７及び４９に形成される。その後、引出領域ＨＡ内の階段構造上に形成された空間が埋まるように絶縁体層５３が形成され、絶縁体層５３の上面がＣＭＰ等によって平坦化される。
【０１４０】
次に、第１実施形態におけるステップＳ１０８〜Ｓ１１１の処理が順に実行される。簡潔に述べると、スリットＳＨＥ２の形成と、支持柱ＨＲ及びコンタクトＣ４の形成と、スリットＳＬＴの形成及び積層配線部の置換処理とが実行される。これにより、メモリピラーＭＰと、メモリピラーＭＰに接続されるソース線ＳＬ、ワード線ＷＬ、並びに選択ゲート線ＳＧＤａ、ＳＧＤｂ、ＳＧＤｃ及びＳＧＳとのそれぞれが形成される。
【０１４１】
第２実施形態に係る半導体記憶装置１におけるその他の製造工程の詳細は、第１実施形態と同様のため説明を省略する。尚、以上の説明では、ステップＳ２０１及びＳ２０２のそれぞれにおいてＹ方向の段差を形成する工程が挿入される場合について例示したが、これに限定されない。例えば、ステップＳ２０１における下層配線部の加工では、Ｙ方向の段差を形成する工程が省略されても良い。この場合、ステップＳ２０２において、下層配線部におけるＹ方向の段差と、上層配線部におけるＹ方向の段差とのそれぞれの加工が一括で実行される。
【０１４２】
［２−２］第２実施形態の効果
以上のように、第２実施形態に係る半導体記憶装置１の製造方法は、下層配線部の階段構造をメモリピラーＭＰが形成される前に形成する。つまり、第２実施形態に係る半導体記憶装置１の製造方法では、メモリホールＵＭＨの形成時において、引出領域ＨＡ内の階段部分に形成された絶縁体層４６による歪みの影響が、セル領域ＣＡ内の絶縁体層と犠牲部材との積層構造に生じ得る。
【０１４３】
しかしながら、第２実施形態に係る半導体記憶装置１では、引出領域ＨＡ内に埋め込まれた絶縁体層４６の総量が、引出領域ＨＡ内の階段構造が全て形成された場合に埋め込まれる絶縁体層の総量よりも大幅に少ない。つまり、引出領域ＨＡにおいて、下層配線部に対応して埋め込まれた絶縁体層４６による歪み量は、下層配線部と上層配線部とに対応する階段構造が形成された際に埋め込まれる絶縁体層５３による歪み量よりも小さくなる。
【０１４４】
その結果、第２実施形態に係る半導体記憶装置１は、第１実施形態と同様に、選択ゲート線ＳＧＤのコンタクトＣＣ起因の不良の発生と、メモリホールＬＭＨ及びＵＭＨ間の重ね合わせのずれ起因の不良の発生とを抑制することが出来る。すなわち、第１実施形態に係る半導体記憶装置１は、半導体記憶装置１の歩留まりを向上することが出来る。
【０１４５】
［３］第３実施形態
第３実施形態に係る半導体記憶装置１は、第１実施形態で説明した半導体記憶装置１の製造方法の変形例であり、スリットＳＨＥ２を形成する工程とスリットＳＬＴを形成する工程とを統合する。以下に、第３実施形態に係る半導体記憶装置１について、第１実施形態と異なる点を説明する。
【０１４６】
［３−１］半導体記憶装置１の製造方法
以下に、図３５を適宜参照して、第３実施形態に係る半導体記憶装置１における、メモリセルアレイ１０内の積層配線構造の形成に関する一連の製造工程の一例について説明する。図３５は、第３実施形態に係る半導体記憶装置１の製造方法の一例を示すフローチャートである。図３６〜図３９のそれぞれは、第３実施形態に係る半導体記憶装置１の製造途中の平面レイアウト又は断面構造の一例を示している。
【０１４７】
まず、第１実施形態におけるステップＳ１０１〜Ｓ１０７の処理が順に実行される。これにより、第１実施形態で説明した図２１における半導体基板２０上の構造と同様の構造が形成される。簡潔に述べると、犠牲部材４３、４７及び４９が積層され、スリットＳＨＥ１が形成され、メモリピラーＭＰが形成され、犠牲部材４３、４７及び４９の端部の階段構造が形成される。
【０１４８】
次に、ステップＳ１０９の処理によって、支持柱ＨＲ及びコンタクトＣ４が形成される。具体的には、まずフォトリソグラフィ等によって、支持柱ＨＲ及びコンタクトＣ４に対応する領域が開口したマスクが形成される。それから、形成されたマスクを用いた異方性エッチングによって、図３６に示すようにホールＨＲＨ及びＣ４Ｈが形成される。
【０１４９】
その後、絶縁体層３７が、ホールＣ４Ｈの側面及び底面と、ホールＨＲＨの内部とに形成され、ホールＨＲＨの内部が絶縁体層３７によって埋め込まれる。そして、ホールＣ４Ｈの底部に形成された絶縁体層３７の一部がエッチバックによって除去され、続けてホールＣ４Ｈの内部に導電体層３６が埋め込まれる。ホールＣ４Ｈ外に形成された導電体層３６は、例えばＣＭＰによって除去される。
【０１５０】
これにより、図３７に示すように支持柱ＨＲ及びコンタクトＣ４が形成される。尚、ホールＣ４Ｈの底部において導電体層２８の表面を露出させる加工は、第１実施形態で説明したように、ホールＨＲＨ及びＣ４Ｈを同時に形成するエッチングと異なるエッチングによって実行されても良い。
【０１５１】
次に、ステップＳ３０１の処理によって、図３８に示すようにスリットＳＬＴ及びＳＨＥ２が形成される。具体的には、まずフォトリソグラフィ等によって、スリットＳＬＴ１、ＳＬＴ２及びＳＬＴ３に対応する領域と、スリットＳＨＥ２に対応する領域とが開口したマスクが形成される。それから、形成されたマスクを用いた異方性エッチングによって、スリットＳＬＴ及びＳＨＥ２が形成される。尚、第３実施形態においてスリットＳＨＥ２は、図３９に示すように犠牲部材４９を分断するにとどまらず、支持柱ＨＲと同様にその下方の犠牲部材４３、４７や導電体層２２をも貫通するように形成されても良い。
【０１５２】
次に、ステップＳ１１１の処理によって、第１実施形態と同様の積層配線の置換処理が実行される。これにより、メモリピラーＭＰと、メモリピラーＭＰに接続されるソース線ＳＬ、ワード線ＷＬ、並びに選択ゲート線ＳＧＤａ、ＳＧＤｂ、ＳＧＤｃ及びＳＧＳとのそれぞれが形成される。第３実施形態に係る半導体記憶装置１におけるその他の製造工程の詳細は、第１実施形態と同様のため説明を省略する。
【０１５３】
［３−２］第３実施形態の効果
以上のように、第３実施形態に係る半導体記憶装置１の製造方法は、スリットＳＨＥ２を形成する前に、支持柱ＨＲ及びコンタクトＣ４を形成する。そして、スリットＳＬＴ及びＳＨＥ２の加工が、同一の工程により実行される。
【０１５４】
その結果、第３実施形態に係る半導体記憶装置１の製造方法は、第１実施形態よりも製造工程数を削減することが出来る。従って、第３実施形態に係る半導体記憶装置１は、第１実施形態と同様の効果に加えて、製造コストを抑制することが出来る。
【０１５５】
［４］第４実施形態
第４実施形態に係る半導体記憶装置１は、スリットＳＨＥ１及びＳＨＥ２間においてスリットＳＨＥ１及びＳＨＥ２とともに選択ゲート線ＳＧＤを分断する分断部材として、第１〜第３実施形態における支持柱ＨＲに代えてコンタクトＣ４を使用する。以下に、第４実施形態に係る半導体記憶装置１について、第１〜第３実施形態と異なる点を説明する。
【０１５６】
［４−１］メモリセルアレイ１０の構造
図４０は、第４実施形態に係る半導体記憶装置１の引出領域ＨＡにおけるメモリセルアレイ１０の詳細な平面レイアウトの一例であり、１つのブロックＢＬＫ（すなわち、ストリングユニットＳＵ０〜ＳＵ３）に対応する領域を抽出して示している。図４０に示すように、第４実施形態における引出領域ＨＡ内のメモリセルアレイ１０の平面レイアウトは、第１実施形態で図７を用いて説明したメモリセルアレイ１０の平面レイアウトに対して、ギャップ部ＧＰ２に配置された構成要素が異なっている。
【０１５７】
具体的には、第４実施形態に係る半導体記憶装置１では、ギャップ部ＧＰ２に、支持柱ＨＲではなくコンタクトＣ４が配置されている。言い換えると、第４実施形態に係る半導体記憶装置１では、Ｘ方向に隣り合う１組のスリットＳＨＥ１及びＳＨＥ２間にコンタクトＣ４が配置されている。
【０１５８】
これにより、第４実施形態に係る半導体記憶装置１では、隣り合う２本のスリットＳＬＴ１間の選択ゲート線ＳＧＤａ、ＳＧＤｂ及びＳＧＤｃが、Ｘ方向に並んだスリットＳＨＥ１及びＳＨＥ２の組と、当該スリットＳＨＥ１及びＳＨＥ２間のコンタクトＣ４と、スリットＳＨＥ１と重なったメモリピラーＭＰによって分離される。
【０１５９】
図４１は、図４０のＸＬＩ−ＸＬＩ線に沿った断面図であり、第４実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の引出領域ＨＡにおける断面構造の一例を示している。図４１に示すように、第４実施形態では、スリットＳＨＥ１及びＳＨＥ２間にコンタクトＣ４が配置され、当該コンタクトＣ４は、積層された導電体層２５も貫通している。コンタクトＣ４内の導電体層３６と、コンタクトＣ４が貫通する導電体層２５との間は、絶縁体層３７によって絶縁されている。
【０１６０】
図４２は、図４１のＸＬＩＩ−ＸＬＩＩ線に沿った断面図であり、第４実施形態に係る半導体記憶装置１におけるコンタクトＣ４の断面構造の一例を示している。より具体的には、図４２は、半導体基板２０の表面に平行且つ導電体層２５を含む層において、隣り合うスリットＳＨＥ１及びＳＨＥ２間に設けられたコンタクトＣ４の断面構造を示している。
【０１６１】
図４２に示すように、導電体層２５を含む層において、スリットＳＨＥ１及びＳＨＥ２間のコンタクトＣ４は、例えばスリットＳＨＥ１の端部と、スリットＳＨＥ２の端部と、選択ゲート線ＳＧＤ０ａに対応する導電体層２５と、選択ゲート線ＳＧＤ１ａに対応する導電体層２５とのそれぞれに接触している。つまり、スリットＳＨＥ１及びＳＨＥ２間のコンタクトＣ４は、同じ配線層に設けられ且つ隣り合う２本の選択ゲート線ＳＧＤ（導電体層２５）のそれぞれと接触している。第４実施形態に係る半導体記憶装置１のその他の構成は、第１実施形態に係る半導体記憶装置１と同様のため、説明を省略する。
【０１６２】
［４−２］半導体記憶装置１の製造方法
以下に、図４３を適宜参照して、第４実施形態に係る半導体記憶装置１における、メモリセルアレイ１０内の積層配線構造の形成に関する一連の製造工程の一例について説明する。図４３は、第４実施形態に係る半導体記憶装置１の製造方法の一例を示すフローチャートである。図４４及び図４５は、それぞれ第４実施形態に係る半導体記憶装置１の製造途中の平面レイアウト及び断面構造の一例を示している。
【０１６３】
まず、第１実施形態におけるステップＳ１０１〜Ｓ１０８の処理が順に実行される。これにより、第１実施形態で説明した図２２及び図２３における半導体基板２０上の構造と同様の構造が形成される。簡潔に述べると、犠牲部材４３、４７及び４９が積層され、スリットＳＨＥ１及びＳＨＥ２が形成され、メモリピラーＭＰが形成され、犠牲部材４３、４７及び４９の端部の階段構造が形成される。
【０１６４】
次に、ステップＳ４０１の処理によって、支持柱ＨＲ及びコンタクトＣ４が形成される。具体的には、まずフォトリソグラフィ等によって、支持柱ＨＲ及びコンタクトＣ４に対応する領域が開口したマスクが形成される。それから、形成されたマスクを用いた異方性エッチングによって、図４４及び図４５に示すようにホールＨＲＨ及びＣ４Ｈが形成される。第４実施形態において形成される複数のホールＣ４Ｈには、Ｘ方向に隣り合うスリットＳＨＥ１及びＳＨＥ２のそれぞれの端部と重なるように設けられたホールＣ４Ｈが含まれている。
【０１６５】
その後、絶縁体層３７が、ホールＣ４Ｈの側面及び底面と、ホールＨＲＨの内部とに形成され、ホールＨＲＨの内部が絶縁体層３７によって埋め込まれる。そして、ホールＣ４Ｈの底部に形成された絶縁体層３７の一部がエッチバックによって除去され、続けてホールＣ４Ｈの内部に導電体層３６が埋め込まれる。ホールＣ４Ｈ外に形成された導電体層３６は、例えばＣＭＰによって除去される。これにより、支持柱ＨＲ及びコンタクトＣ４が形成される。
【０１６６】
次に、第１実施形態におけるステップＳ１１０及びＳ１１１の処理によって、スリットＳＬＴの形成と、積層配線部の置換処理とが順に実行される。これにより、メモリピラーＭＰと、メモリピラーＭＰに接続されるソース線ＳＬ、ワード線ＷＬ、並びに選択ゲート線ＳＧＤａ、ＳＧＤｂ、ＳＧＤｃ及びＳＧＳとのそれぞれが形成される。第４実施形態に係る半導体記憶装置１におけるその他の製造工程の詳細は、第１実施形態と同様のため説明を省略する。
【０１６７】
［４−３］第４実施形態の効果
以上のように、第４実施形態に係る半導体記憶装置１は、第１実施形態においてギャップ部ＧＰ２に配置された支持柱ＨＲが、コンタクトＣ４に置き換えられた構成を有している。ギャップ部ＧＰ２に配置されたコンタクトＣ４は、第１実施形態における支持柱ＨＲと同様に、隣り合うスリットＳＨＥ１及びＳＨＥ２間を繋ぐ構成として使用される。
【０１６８】
これにより、第４実施形態に係る半導体記憶装置１は、第１実施形態と同様に、選択ゲート線ＳＧＤのコンタクトＣＣ起因の不良の発生と、メモリホールＬＭＨ及びＵＭＨ間の重ね合わせずれ起因の不良の発生とを抑制することが出来る。すなわち、第４実施形態に係る半導体記憶装置１は、半導体記憶装置１の歩留まりを向上することが出来る。
【０１６９】
［５］その他の変形例等
実施形態の半導体記憶装置は、基板と、第１乃至第３導電体層と、第１及び第２ピラーと、第１及び第２コンタクトと、第１乃至第３部材と、を含む。基板は第１領域及び第２領域を含む。第２領域は第１領域と隣り合う。複数の第１導電体層は、第１領域及び第２領域の基板上方に設けられ、互いが第１方向に離れて積層される。第２導電体層は、最上層の第１導電体層の上方に設けられる。第３導電体層は、最上層の第１導電体層の上方で、前記第２導電体層と互いに離隔しつつ同じ層に設けられる。第１ピラーは、第１領域内の複数の第１導電体層と第２導電体層とを貫通し、第１導電体層との交差部分がメモリセルトランジスタとして機能し、第２導電体層との交差部分が選択トランジスタとして機能する。第２ピラーは、第１領域内の複数の第１導電体層と第３導電体層とを貫通し、第１導電体層との交差部分がメモリセルトランジスタとして機能し、第３導電体層との交差部分が選択トランジスタとして機能する。第１コンタクトは、第２領域内の第２導電体層上に設けられる。第２コンタクトは、第２領域内の第３導電体層上に設けられる。第１部材は、第１領域内の第２導電体層と第３導電体層との間に設けられる。第２部材は、第２領域内の第２導電体層と第３導電体層との間に設けられる。第３部材は、第１方向に延伸して設けられ、複数の第１導電体層を貫通し、第２及び第３導電体層と第１及び第２部材とのそれぞれに接触する。これにより、半導体記憶装置の歩留まりを向上させることが出来る。
【０１７０】
第２実施形態のように下層配線部の階段構造と上層配線部の階段構造とを別工程で形成する方法は、その他の実施形態に対しても適用することが出来る。第３実施形態のようにスリットＳＨＥ２とスリットＳＬＴとを同一の工程で加工する方法は、第１実施形態に対して適用することが出来る。
【０１７１】
上記実施形態において、メモリセルアレイ１０の構造はその他の構造であっても良い。例えば、メモリピラーＭＰは、複数のピラーがＺ方向に３本以上連結された構造であっても良い。また、メモリピラーＭＰは、選択ゲート線ＳＧＤに対応するピラーと、ワード線ＷＬに対応するピラーとが連結された構造であっても良い。スリットＳＬＴ内は、複数種類の絶縁体により構成されても良い。各メモリピラーＭＰと重なるビット線ＢＬの本数は、任意の本数に設計され得る。
【０１７２】
上記実施形態で説明に使用された図面では、スリットＳＨＥ１及びＳＨＥ２のそれぞれの太さ（例えば、Ｙ方向における幅）が略同一である場合が示されているが、これに限定されない。図４６は、第１実施形態の変形例における支持柱ＨＲの断面構造の一例であり、図１１に示された領域と同様の領域に対応している。図４６に示すように、上記実施形態におけるスリットＳＨＥ１及びＳＨＥ２のそれぞれの太さは、異なっていても良い。
【０１７３】
また、スリットＳＨＥ１及びＳＨＥ２のＹ方向における位置は、ずれていても良い。スリットＳＨＥ１及びＳＨＥ２の形状及び配置は、少なくとも隣り合うスリットＳＨＥ１及びＳＨＥ２間がギャップ部ＧＰ２に配置された支持柱ＨＲによって繋がっていれば良い。同様に、第４実施形態におけるスリットＳＨＥ１及びＳＨＥ２の形状及び配置は、少なくとも隣り合うスリットＳＨＥ１及びＳＨＥ２間がギャップ部ＧＰ２に配置されたコンタクトＣ４によって繋がっていれば良い。また、上記実施形態において、スリットＳＨＥ１及びＳＨＥ２のそれぞれは、少なくとも積層された導電体層２５の全てを分断していれば良く、ワード線ＷＬに対応する導電体層の一部を分断していても良い。
【０１７４】
本明細書では、スリットＳＨＥ１について“Ｘ方向に延伸して設けられたスリットＳＨＥ１”と定義したが、スリットＳＨＥ１は、メモリピラーＭＰによって分断され、途切れた構造であっても良い。例えば、メモリピラーＭＰとスリットＳＨＥ１とが重なっている場合に、メモリピラーＭＰによって分断されたスリットＳＨＥ１（絶縁部材）が、当該メモリピラーＭＰを跨いでＸ方向に沿って配置されていれば良い。
【０１７５】
上記実施形態では、引出領域ＨＡにおいてワード線ＷＬ０〜ＷＬ１１の端部がＹ方向に２段の段差を有し且つＸ方向に複数の段差が形成された３列の階段状に設けられる場合について例示したが、これに限定されない。積層されたワード線ＷＬの端部においてＹ方向に形成される段差の数は、任意の数に設計され得る。つまり、半導体記憶装置１において、引出領域ＨＡにおけるワード線ＷＬの端部は、任意の列数の階段状に設計され得る。
【０１７６】
上記実施形態では、半導体記憶装置１がメモリセルアレイ１０下にセンスアンプモジュール１６等の回路が設けられた構造を有する場合を例に説明したが、これに限定されない。例えば、半導体記憶装置１は、半導体基板２０上にメモリセルアレイ１０及びセンスアンプモジュール１６が形成された構造であっても良い。また、半導体記憶装置１は、センスアンプモジュール１６等が設けられたチップと、メモリセルアレイ１０が設けられたチップとが貼り合わされた構造であっても良い。
【０１７７】
上記実施形態では、ワード線ＷＬと選択ゲート線ＳＧＳとが隣り合い、ワード線ＷＬと選択ゲート線ＳＧＤとが隣り合う構造について説明したが、これに限定されない。例えば、最上層のワード線ＷＬと選択ゲート線ＳＧＤとの間には、ダミートランジスタに対応するダミーワード線が設けられても良い。同様に、最下層のワード線ＷＬと選択ゲート線ＳＧＳとの間には、ダミーワード線が設けられても良い。また、Ｚ方向に連結されたピラーの接合部の近傍における導電体層がダミーワード線として使用されても良い。
【０１７８】
上記実施形態で説明に使用した図面では、支持柱ＨＲやコンタクトＣ４がテーパー形状を有している場合を例示したが、これに限定されない。例えば、支持柱ＨＲやコンタクトＣ４は、逆テーパー形状を有していても良いし、中間部分が膨らんだ形状を有していても良い。同様に、スリットＳＬＴやスリットＳＨＥが逆テーパー形状を有していても良いし、中間部分が膨らんだ形状を有していても良い。また、上記実施形態では、支持柱ＨＲ、コンタクトＣ４、及びメモリピラーＭＰのそれぞれの断面構造が円形である場合について例示したが、これらの断面構造は楕円形であっても良く、任意の形状に設計され得る。
【０１７９】
上記実施形態では、メモリピラーＭＰの底部を介して半導体層３１と導電体層２１とが電気的に接続される場合について例示したが、これに限定されない。半導体層３１と導電体層２１とは、メモリピラーＭＰの側面を介して電気的に接続されても良い。この場合、メモリピラーＭＰの側面部分に形成された積層膜３２の一部が除去され、当該部分を介して半導体層３１と導電体層２１とが接触した構造が形成される。また、各メモリピラーＭＰにおける積層膜３２は、メモリホール内に絶縁膜３４及びトンネル絶縁膜３３が順に形成されて構成されたものであっても良い。ブロック絶縁膜３５は、積層配線の置換処理を実行する際に、絶縁膜３４の側面側を含む導電体層２３〜２５の周囲に形成されても良い。
【０１８０】
本明細書において“接続”は、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。また、“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していても良い。“連続的に設けられる”とは、同じ製造工程によって形成されることを示している。ある構成要素において連続的に設けられた部分には、境界が形成されない。“連続的に設けられる”は、ある膜又は層における第１部分から第２部分まで連続膜であることと同義である。
【０１８１】
本明細書において“柱状”は、半導体記憶装置１の製造工程において形成されたホール内に設けられた構造体であることを示している。メモリホールＬＭＨ及びＵＭＨに形成された構造体は、それぞれ“ピラー”と称されても良い。つまり、第１実施形態においてメモリピラーＭＰは、メモリホールＬＭＨに対応するピラー上に、メモリホールＵＭＨに対応するピラーが形成された構造を有している。
【０１８２】
本明細書において“外径”は、半導体基板２０の表面と平行な断面における、構成要素の直径のことを示している。また、“外径”は、例えば測定対象の構成要素の形成に使用されるホール内の部材のうち、最外周の部材を用いて測定される。例えば、コンタクトＣ４の外径と支持柱ＨＲの外径とを比較する場合、同じ断面に含まれた各構成要素の外径が比較される。
【０１８３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１８４】
１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０…半導体基板、２１〜２９…導電体層、３０…コア部材、３１…半導体層、３２…積層膜、３３…トンネル絶縁膜、３４…絶縁膜、３５…ブロック絶縁膜、ＳＬＴ，ＳＨＥ…スリット、ＣＣ，Ｃ４，ＣＰ，ＣＶ…コンタクト、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ…選択ゲート線
【図１】
2020150073.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2020150073.tif 000009
【図８】
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【図９】
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【図１０】
2020150073.tif 000012
【図１１】
2020150073.tif 000013
【図１２】
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【図１３】
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【図１４】
2020150073.tif 000016
【図１５】
2020150073.tif 000017
【図１６】
2020150073.tif 000018
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
2020150073.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
2020150073.tif 000036
【図３５】
2020150073.tif 000037
【図３６】
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【図３７】
2020150073.tif 000039
【図３８】
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【図３９】
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【図４０】
2020150073.tif 000042
【図４１】
2020150073.tif 000043
【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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