(57)【要約】【課題】回路規模及び消費電力が大きくならず、かつ、応答性が良く、放電を行うことができるディスチャージ回路を提供する。【解決手段】バイアス部３０は、外部電圧ＶＤＤが内部電圧ＶＤＤＬより小さくなったとき、差動増幅部１０に増幅を行わせる通電を行い、かつ、差動増幅部１０は、外部電圧ＶＤＤ及び内部電圧ＶＤＤＬ間の電圧差が、予め定められた電圧差より大きくなったとき、ディスチャージ部２０に放電を行わせる電圧を印加する。これにより、ディスチャージ部２０は、内部電圧ＶＤＤＬに起因して蓄積された電荷の放電を開始する。【選択図】図１
2020167548.tif 000002
【特許請求の範囲】
【請求項１】
所定の電圧より高い制御電圧が供給された場合に、第１の電圧から生成される第２の電圧に起因して蓄積された電荷を放電するディスチャージ部と、
所定の電流より大きい制御電流の供給を受けた場合に、前記第１の電圧と前記第２の電圧との電圧差を増幅した電圧を、前記制御電圧として前記ディスチャージ部に供給する差動増幅部と、
前記第１の電圧が前記第２の電圧より低くなった場合に、前記所定の電流より大きい前記制御電流を前記差動増幅器に供給するバイアス部と、
を含むディスチャージ回路。
【請求項２】
前記差動増幅部は、前記第１の電圧を降下させる電圧降下部を有し
前記電圧降下部により降下した前記第１の電圧と前記第２の電圧との電圧差を増幅した電圧を前記制御電圧として出力する請求項１記載のディスチャージ回路。
【請求項３】
前記電圧降下部は、抵抗器を備える請求項２記載のディスチャージ回路。
【請求項４】
前記電圧降下部は、カスケード接続された複数のトランジスタを備える請求項２記載のディスチャージ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディスチャージ回路に関する。
【背景技術】
【０００２】
ディスチャージ回路に関する技術として、以下の技術が知られている。例えば、特許文献１に記載のディスチャージ回路は、残留電荷を逃がす機能を有する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−０９７４４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記した機能に関連して、ディスチャージ回路は、例えば、電源回路から電力（電源電圧ＶＤＤ）の供給を受けるマイコン回路に設けられている。電源回路が遮断されるとき、マイコン回路内の電圧（電源電圧ＶＤＤから生成される回路内部電圧ＶＤＤＬ）は、理論上では、図７に示されるように、電源電圧ＶＤＤの低下の速度と同様の速度で低下する。回路内部電圧ＶＤＤＬは、低下し続け、リセット閾値電圧ＶＲＳＴを下回る。その後、電源回路が再投入されるとき、上記したように、回路内部電圧ＶＤＤＬがリセット閾値電圧ＶＲＳＴを下回っていることから、マイコン回路を含むシステム全体の再初期設定が正常に行われる。
【０００５】
しかし、回路内部電圧ＶＤＤＬは、実際には、マイコン回路内の安定化容量及び配線容量等のために、図８に示されるように、電源電圧ＶＤＤの低下の速度と比較すると、緩やかに低下する。従って、図８に示されるように、回路内部電圧ＶＤＤＬがリセット閾値電圧ＶＲＳＴを下回る前に、電源回路が再投入されると、上記したシステムの再初期設定が正常に行われない事態に至るおそれがある。
【０００６】
上記した事態を回避すべく、上記したマイコン回路では、起動部が、電源電圧ＶＤＤが低下し始めたことを検出することにより、検出部を起動させる。さらに、検出部が、回路内部電圧ＶＤＤＬが所定の閾値電圧を下回ったことを検出することにより、ディスチャージ部を起動させる。ディスチャージ回路は、回路内部電圧ＶＤＤＬを高速に低下させるべく、回路内部電圧ＶＤＤＬにより既に蓄積されている電荷を放電させる。これにより、図７に示されるように、回路内部電圧ＶＤＤＬが、リセット閾値電圧ＶＲＳＴを下回ることを確保することができる。
【０００７】
しかしながら、上記したマイコン回路は、ディスチャージ部の他に、上記した起動部及び検出部をも必要とすることから、回路規模及び消費電力が大きくなり、しかも、回路を低消費電流で動作させることに伴い、上記した起動までの所要時間が長くなり、即ち、応答性が悪化するという課題があった。
【０００８】
本発明の目的は、回路規模及び消費電力が大きくならず、かつ、応答性が良く、放電を行うことができるディスチャージ回路を提供することにある。
【課題を解決するための手段】
【０００９】
上記した課題を解決すべく、本発明に係るディスチャージ回路は、
所定の電圧より高い制御電圧が供給された場合に、第１の電圧から生成される第２の電圧に起因して蓄積された電荷を放電するディスチャージ部と、
所定の電流より大きい制御電流の供給を受けた場合に、前記第１の電圧と前記第２の電圧との電圧差を増幅した電圧を、前記制御電圧として前記ディスチャージ部に供給する差動増幅部と、
前記第１の電圧が前記第２の電圧より低くなった場合に、前記所定の電流より大きい前記制御電流を前記差動増幅器に供給するバイアス部と、
を含む。
【発明の効果】
【００１０】
本発明に係るディスチャージ回路によれば、前記バイアス部は、前記第１の電圧が前記第２の電圧より低くなった場合に、前記所定の電流より大きい前記制御電流を前記差動増幅器に供給し、前記差動増幅部は、前記所定の電流より大きい前記制御電流の供給を受けた場合に、前記第１の電圧と前記第２の電圧との電圧差を増幅した電圧を、前記制御電圧として前記ディスチャージ部に供給し、前記ディスチャージ部は、前記所定の電圧より高い前記制御電圧が供給された場合に、第１の電圧から生成される第２の電圧に起因して蓄積された電荷を放電する。これにより、本発明に係るディスチャージ回路は、従来の駆動部及び検出部を用いることなく、前記放電を行うことができ、その結果、ディスチャージ回路の回路規模及び消費電力を従来に比較して小さくすることが可能となり、併せて、従来に比較して応答性を良くすることも可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態に係る差動増幅ユニットの構成を示す。
【図２】本発明の実施形態に係るディスチャージ回路の構成を示す。
【図３】本発明の実施形態に係るディスチャージ回路の動作を示す。
【図４】本発明の実施形態に係る差動増幅ユニットの構成を示す。
【図５】本発明の変形例１に係る差動増幅ユニットの構成を示す。
【図６】本発明の変形例２に係る差動増幅ユニットの構成を示す。
【図７】電源回路の遮断及び再投入のときの電源電圧及び回路内部電圧の理論的な波形を示す。
【図８】電源回路の遮断及び再投入のときの電源電圧及び回路内部電圧の実際の波形を示す。
【発明を実施するための形態】
【００１２】
〈実施形態〉
以下、本発明の実施形態に係るディスチャージ回路について、図面を参照して説明する。
【００１３】
〈実施形態の構成〉
図１は、実施形態に係る差動増幅ユニットの構成を示す。図２は、実施形態に係るディスチャージ回路の構成を示す。図２に示されるように、実施形態のディスチャージ回路１は、外部から印加される外部電圧ＶＤＤを監視し、外部電圧ＶＤＤが内部電圧ＶＤＤＬ（後述のレギュレータ４０が外部電圧ＶＤＤから生成する電圧）より低くなったとき、内部電圧ＶＤＤＬによりキャパシタ５０に既に蓄積されている電荷を放電することを開始することを基本的構想とする。当該構想の下に、ディスチャージ回路１は、図２に示されるように、差動増幅部１０と、ディスチャージ部２０と、バイアス部３０と、レギュレータ４０と、キャパシタ５０とを含む。ここで、外部電圧ＶＤＤは、『第１の電圧』に対応し、内部電圧ＶＤＤＬは、『第２の電圧』に対応する。
【００１４】
電流駆動型である差動増幅部１０及びディスチャージ部２０は、模式的に、図１に示されるように、一つの差動増幅ユニット１００として一体的に表わされる。差動増幅ユニット１００は、２つの入力端子ｉｎ＋、ｉｎ−と、１つの出力端子Ｖｏｕｔと、２つの電源端子ＶＤＤ、ＧＮＤ（接地）と、２つの制御用端子ｐｇｎｂ、ｉｂｐとを有する。
【００１５】
差動増幅ユニット１００は、入力端子ｉｎ＋に入力される電圧（ＶＤＤと同一）と、入力端子ｉｎ−に入力される電圧（電圧ＶＤＤＬと同一）との電圧差を増幅し、増幅後の電圧の大きさにより、ディスチャージを実施しまたは停止する。
【００１６】
制御用端子ｐｇｎｂは、外部電圧ＶＤＤの変動を監視するための監視点を定めるために用いられる。制御用端子ｉｂｐは、差動増幅ユニット１００の動作（起動状態、非起動に近い状態）を電流により制御するために用いられる。
【００１７】
図２に移り、差動増幅部１０では、入力端子ｉｎ＋は、制御用端子ｐｇｎｂに接続されており、これにより、入力端子ｉｎ＋に、制御用端子ｐｇｎｂに供給される電圧ＶＤＤが印加される。入力端子ｉｎ−は、上記したように、出力端子Ｖｏｕｔの電圧（内部電圧ＶＤＤＬと同一）が印加される。制御用端子ｉｂｐは、バイアス部３０に接続されており、バイアス部３０から、差動増幅部１０が十分に動作することができる大きさの電流、または、動作することが停止しない程度の大きさの電流の供給を受ける。差動増幅部１０の出力端子は、ディスチャージ部２０に接続されており、より詳しくは、ディスチャージ部２０内の、例えば、ＭＯＳトランジスタのゲートに接続されている。
【００１８】
ディスチャージ部２０は、差動増幅部１０から、ディスチャージ部２０（より正確には、ＭＯＳトランジスタ）が起動することができる大きさの電圧を印加されたとき、内部電圧ＶＤＤＬに起因してキャパシタ５０に蓄積されている電荷を放電する機能を有する。当該機能を果たすべく、ディスチャージ部２０のＭＯＳトランジスタでは、そのドレインが、レギュレータ４０の出力端及びキャパシタ５０の一方の電極に接続されており、また、そのソース及びそのバックゲートが、接地電位及びキャパシタ５０の他方の電極に接続されている。ここで、差動増幅部１０が出力する電圧は、『制御電圧』に対応する。
【００１９】
バイアス部３０は、電圧Ｖｒｅｆ１（外部電圧ＶＤＤと同一）及び電圧Ｖｒｅｆ２（内部電圧ＶＤＤＬと同一）の入力を受け、電流ｉｂｐを出力する。バイアス部３０は、通常のとき、即ち、外部電圧ＶＤＤが内部電圧ＶＤＤＬより大きいとき、差動増幅部１０の動作が停止しない程度の大きさの電流ｉｂｐを差動増幅部１０に供給する。バイアス部３０は、他方で、外部電圧ＶＤＤを供給する電源回路（図示せず）が遮断等されたとき、即ち、外部電圧ＶＤＤが内部電圧ＶＤＤＬより小さいとき、差動増幅部１０が十分に動作することができる程度の大きさの電流ｉｂｐを差動増幅部１０に供給する。ここで、電流ｉｂｐは、『制御電流』に対応する。
【００２０】
レギュレータ４０は、上記したように、外部電圧ＶＤＤから内部電圧ＶＤＤＬを生成し、生成された内部電圧ＶＤＤＬを端子Ｖｏｕｔから出力する。
【００２１】
キャパシタ５０は、レギュレータ４０から出力される内部電圧ＶＤＤＬを平滑化すべく、レギュレータ４０の出力端及び接地電位間に接続されている。
【００２２】
〈実施形態の構成〉
図３は、実施形態に係るディスチャージ回路の動作を示す。以下に、実施形態のディスチャージ回路の動作について、図３を参照して説明する。以下では、外部電圧ＶＤＤは、当初、内部電圧ＶＤＤＬより大きく、その後、時刻ｔ１で低下し始めることを想定する。また、ディスチャージ部２０は、当初、起動していない状態（オフ状態）であることを想定する。
【００２３】
時刻ｔ１までの間、外部電圧ＶＤＤが内部電圧ＶＤＤＬより大きいことから、バイアス部３０は、電流ｉｂｐを用いて、差動増幅部１０を駆動しない。より具体的には、バイアス部３０は、差動増幅部１０の動作が停止しない大きさの電流ｉｂｐを差動増幅部１０に供給する。
【００２４】
時刻ｔ１になると、外部電圧ＶＤＤは、低下し始める。時刻ｔ１以後、外部電圧ＶＤＤの影響を受けて、内部電圧ＶＤＤＬも、低下し始める。
【００２５】
時刻ｔ２になると、外部電圧ＶＤＤは、内部電圧ＶＤＤＬより小さくなる。これにより、バイアス部３０は、差動増幅部１０が十分に動作することができる大きさの電流ｉｂｐを差動増幅部１０に供給する。電流ｉｂｐが供給されると、差動増幅部１０は、差動増幅の動作を開始する。
【００２６】
時刻ｔ２以後では、外部電圧ＶＤＤは、低下し続ける。それにより、外部電圧ＶＤＤと内部電圧ＶＤＤＬとの電圧差が、予め定められた電圧差より大きくなる。ここで、「予め定められた電圧差」とは、例えば、当該予め定められた電圧差を増幅すれば、当該増幅後の電圧が、ディスチャージ部２０内のＭＯＳトランジスタを起動することができる大きさを有することになるという電圧差をいう。この時点で、差動増幅部１０は、ディスチャージ部２０内のＭＯＳトランジスタのゲートに、当該ＭＯＳトランジスタを起動することができる電圧を出力する。この電圧を受けて、ディスチャージ部２０は、起動状態（オン状態）になることにより、ディスチャージの動作を開始し、即ち、その時点までにキャパシタ５０に蓄積されている電荷を放電することを開始する。
【００２７】
時刻ｔ３になると、内部電圧ＶＤＤＬが、ディスチャージ回路１内の各部が動作可能である電圧を下回る。その結果、例えば、差動増幅部１０は、ディスチャージ部２０を駆動（オン状態）にすることができるほどの大きさの電圧を出力することができなくなる。それにより、ディスチャージ部２０は、起動していない状態（オフ状態）になり、即ち、放電を停止する。
【００２８】
〈実施形態の効果〉
上述したように、実施形態に係るディスチャージ回路１では、外部電圧ＶＤＤが内部電圧ＶＤＤＬより小さくなると、バイアス部３０が、差動増幅部１０が十分に動作することができるほどに大きい電流ｉｂｐを差動増幅部１０に通電する。また、外部電圧ＶＤＤ及び内部電圧ＶＤＤＬ間の電圧差が、予め定められた電圧より大きくなると、差動増幅部１０は、ディスチャージ部２０が動作できるほどの大きさの電圧をディスチャージ部２０に出力する。これにより、ディスチャージ部２０は、内部電圧ＶＤＤＬに起因してキャパシタ５０にその時点までに蓄積されていた電荷の放電を開始することができる。換言すれば、ディスチャージ部２０は、従来のディスチャージ回路に必要であった駆動部及び検出部を必要とすることなく、即ち、従来に比して小さい回路規模及び消費電力、並びに、良い応答性の下で、放電を開始することができる。
【００２９】
〈具体例〉
図４は、差動増幅ユニットの具体的な構成を示す等価回路図である。以下、差動増幅ユニットの具体的な構成について、図４を参照して説明する。
【００３０】
〈具体例の構成〉
図４に図示された差動増幅ユニット１００Ａは、図１に図示された差動増幅ユニット１００を回路素子（トランジスタ、キャパシタ等）で実現すべく、図４に示されるように、Ｐチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタＰ１〜Ｐ７（以下、例えば、「トランジスタＰ１」略記する。）と、Ｎチャネル型ＭＯＳトランジスタＮ１〜Ｎ７（以下、例えば、「トランジスタＮ１」と略記する。）と、キャパシタＣ１、Ｃ２とを有する。
【００３１】
トランジスタＰ１、Ｎ４は、反転増幅を行うべく、ソース接地型の構成を有し、外部電圧ＶＤＤ及び接地電位間に直列接続されている。
【００３２】
トランジスタＰ１について、ソース及びバックゲートが、外部電圧ＶＤＤに接続されており、ゲートが、トランジスタＰ２のドレイン及びトランジスタＮ１のドレインに接続されており、ドレインが制御用端子ｉｂｐ（バイアス部３０（図２に図示。）の出力端）及びトランジスタＮ４のドレインに接続されており、ゲート及びドレイン間に、キャパシタＣ１が接続されている。
【００３３】
トランジスタＮ４について、ゲートが、トランジスタＮ５のゲートに接続されており、ドレイン及びゲートが相互に接続されており、ソース及びバックゲートが、接地電位に接続されている。
【００３４】
トランジスタＰ２、Ｐ４、Ｎ１、Ｎ３は、第１の差動増幅機能を有する。また、トランジスタＰ３、Ｐ４、Ｎ２、Ｎ３は、第２の差動増幅機能を有する。例えば、トランジスタＰ２及びトランジスタＮ１の関係他については、トランジスタＰ２のソース及びバックゲートが、外部電圧ＶＤＤに接続されており、ゲートが、トランジスタＰ３のゲート及びトランジスタＰ４のゲートと接続されており、ドレインが、トランジスタＮ１のドレインに接続されており、トランジスタＮ１のソース、トランジスタＮ２のソース、トランジスタＮ３のソースが、相互に接続されており、かつ、トランジスタＮ５のドレインに接続されている。
【００３５】
トランジスタＰ３及びトランジスタＮ２の関係他、並びに、トランジスタＰ４及びトランジスタＮ３の関係他については、上記したトランジスタＰ２及びトランジスタＮ１との関係他と同様である。
【００３６】
更に、トランジスタＮ１のゲート及びトランジスタＮ２のゲートが、端子ｉｎ−に接続されており、トランジスタＮ３のゲートが、端子ｉｎ＋に接続されており、トランジスタＮ２のバックゲート及びトランジスタＮ３のバックゲートが、接地電位に接続されている。
【００３７】
トランジスタＰ３、Ｐ４の各ゲートと、トランジスタＰ４、Ｎ３の各ドレインと、トランジスタＰ５のゲートと、端子ｐｇｎｂとは、相互に接続されている。ここで、端子ｐｇｎｂと、端子ｉｎ＋とは、図２に示されるように、相互に接続されている（図４に図示無し）。
【００３８】
トランジスタＰ５については、ソース及びバックゲートが、外部電圧ＶＤＤに接続されており、ドレインが、トランジスタＮ６のドレインに接続されている。
【００３９】
トランジスタＰ６については、ゲートが、トランジスタＰ３、Ｎ２の各ドレインに接続されており、ソース及びバックゲートが、電源電圧ＶＤＤに接続されており、ドレインが、トランジスタＮ７のドレイン、トランジスタＮ８のゲート、及び、キャパシタＣ２の一方の電極に接続されている。
【００４０】
トランジスタＮ６及びトランジスタＮ７は、カレントシンクの機能を有する。トランジスタＮ６については、ゲート及びドレインが、相互に接続されており、ゲートが、トランジスタＮ７のゲートに接続されており、ソース及びバックゲートが、接地電位に接続されている。
【００４１】
トランジスタＮ７については、ソース及びバックゲートが、接地電位に接続されている。ここで、トランジスタＮ７の特性については、その閾値電圧は、他のトランジスタの閾値電圧よりも小さい。
【００４２】
トランジスタＰ７については、ゲートが、外部電圧ＶＤＤに接続されており、ソース及びバックゲートが、出力端子Ｖｏｕｔ、キャパシタＣ２の他方の電極、及び、トランジスタＮ８のドレインに接続されており、ドレインが、接地電位に接続されている。
【００４３】
トランジスタＮ８については、ソース及びバックゲートが、接地電位に接続されている。
【００４４】
〈具体例の動作〉
実施形態に係る差動増幅ユニットの動作について説明する。
【００４５】
１．外部電圧ＶＤＤが、内部電圧ＶＤＤＬより高いとき（端子ｉｎ＋の電圧が、端子ｉｎ−の電圧より高いとき）
トランジスタＰ５が、遮断状態であり、そのために、トランジスタＮ６、Ｎ７も、遮断状態である。これにより、トランジスタＮ８は、遮断状態であり、即ち、トランジスタＮ８のドレインが、オープン状態である。その結果、出力端子Ｖｏｕｔには、図２に示されるように、レギュレータ４０が出力する電圧である内部電圧ＶＤＤＬが、印加される。
【００４６】
２．外部電圧ＶＤＤが、内部電圧ＶＤＤＬより低くなったとき（端子ｉｎ＋の電圧が、端子ｉｎ−の電圧より低くなったとき）
外部電圧ＶＤＤが内部電圧ＶＤＤＬより低くなると、トランジスタＰ２、Ｐ３が、導通状態になる。前者のトランジスタＰ２の導通により、トランジスタＰ１が、導通状態になる。他方で、後者のトランジスタＰ３の導通により、トランジスタＰ６が、導通状態になり、更に、トランジスタＰ６の導通により、トランジスタＮ８が、導通状態になる。
【００４７】
上記に加えて、外部電圧ＶＤＤが内部電圧ＶＤＤＬより低くなると、トランジスタＮ１、Ｎ２が、導通状態になり、また、トランジスタＰ７が、導通状態になる。
【００４８】
上記した、トランジスタＮ８の導通、及び、トランジスタＰ７の導通により、トランジスタＮ８、Ｎ７は、キャパシタ５０（図２に図示）に蓄積されている電荷を放電することを開始する。加えて、トランジスタＰ７の閾値電圧は、他のトランジスタの閾値電圧より低いことから、内部電圧ＶＤＤＬが、時刻ｔ３（図３に図示）以後に、他のトランジスタが動作することができないほどに低下した後であっても、引き続き、ディスチャージの動作を継続することができる。
【００４９】
なお、電流駆動型である差動増幅ユニット１００Ａの動力源については、少しの電流ｉｂｐが流れて続けていることから、トランジスタＮ４、Ｎ５の各ゲートの電圧が高くなり、これにより、トランジスタＮ４、Ｎ５が、導通状態になる。トランジスタＮ４、Ｎ５の導通により、トランジスタＰ１、Ｎ４を通るパス、及び、トランジスタＰ２、Ｎ１、Ｎ５を通るパスに大きい電流が流れる。
【００５０】
〈変形例１〉
図５は、変形例１に係る差動増幅ユニットの構成を示す。以下、変形例１の差動増幅ユニットについて、図５を参照して説明する。
【００５１】
変形例１の差動増幅ユニット１００Ｂは、基本的に、具体例の差動増幅ユニット１００Ａと同様な構成を有する。変形例１の差動増幅ユニット１００Ｂは、他方で、具体例の差動増幅ユニット１００Ａと相違して、更に、３つの抵抗器Ｒ２、Ｒ３、Ｒ４を含む。抵抗器Ｒ２、Ｒ３、Ｒ４は、抵抗値ｒ２Ω、ｒ３Ω、ｒ４Ωを有する。また、変形例１の説明及び理解を容易にすべく、トランジスタの閾値電圧を考慮しないことにする。ここで、３つの抵抗器Ｒ２、Ｒ３、Ｒ４は、『電圧降下部』に対応する。
【００５２】
抵抗器Ｒ４は、トランジスタＰ４のドレイン及びトランジスタＮ３のドレイン間に設けられている。差動増幅ユニット１００Ｂも、具体例の差動増幅ユニット１００Ａと同様に、２つの差動増幅機能を有することから、抵抗器Ｒ２が、トランジスタＰ２のドレイン及びトランジスタＮ１のドレイン間に設けられており、また、抵抗器Ｒ３が、トランジスタＰ３のドレイン及びトランジスタＮ２のドレイン間に設けられている。
【００５３】
抵抗器Ｒ４が設けられることにより、トランジスタＰ４に電流Ｉｄｓ４が流れることを仮定すると、端子ｐｇｎｂの電圧は、外部電圧ＶＤＤから、抵抗器Ｒ４により降下する分の電圧、即ち、ｒ４×Ｉｄｓ４を差し引いた電圧［ＶＤＤ−ｒ４×Ｉｄｓ４］になる。
【００５４】
端子ｉｎ＋と端子ｐｇｎｂとは、図２に示されるように、相互に接続されている。従って、具体例の差動増幅ユニット１００Ａでは、端子ｉｎ＋に、端子ｐｇｎｂに印加される電圧であるトランジスタＰ４のドレインの電圧、即ち、電源電圧ＶＤＤがそのままの大きさで印加される。対照的に、変形例１の差動増幅ユニット１００Ｂでは、端子ｉｎ＋に、具体例での電源電圧ＶＤＤに代えて、電源電圧ＶＤＤより小さい電圧［ＶＤＤ−Ｒ４×Ｉｄｓ４］が印加される。これにより、電源電圧ＶＤＤが、内部電圧ＶＤＤＬを下回る時点である、ディスチャージを開始するタイミングを早めることができる。また、抵抗器Ｒ４、Ｒ２、Ｒ３の抵抗値を変更することにより、上記したタイミングを調整することが可能となる。より具体的には、抵抗値を大きくすれば、上記したタイミングを大きく早めることができ、反対に、抵抗値を小さくすれば、上記したタイミングを小さく早めることができる。なお、抵抗器Ｒ２、Ｒ３、Ｒ４は、抵抗値が可変である可変抵抗器を用いて構成してもよい。
〈変形例２〉
図６は、変形例２に係る差動増幅ユニットの構成を示す。以下、変形例２の差動増幅ユニットについて、図６を参照して説明する。
【００５５】
変形例２の差動増幅ユニット１００Ｃは、基本的に、具体例の差動増幅ユニット１００Ａ及び変形例１の差動増幅ユニット１００Ｂに共通する構成を有する。変形例２の差動増幅ユニット１００Ｃは、他方で、変形例１の差動増幅ユニット１００Ｂと相違して、３つの抵抗器Ｒ２、Ｒ３、Ｒ４に代えて、トランジスタＰ２−１〜Ｐ２−３、トランジスタＰ３−１〜Ｐ３−３、及び、トランジスタＰ４−１〜Ｐ４−３を含む。ここで、トランジスタＰ２−１〜Ｐ２−３、トランジスタＰ３−１〜Ｐ３−３、及び、トランジスタＰ４−１〜Ｐ４−３は、『電圧降下部』に対応する。
【００５６】
トランジスタＰ４−１〜Ｐ４−３は、変形例１での抵抗器Ｒ４と同様に、トランジスタＰ４のドレイン及びトランジスタＮ３のドレイン間に設けられおり、かつ、相互にカスコード接続（縦続接続）されている。また、トランジスタＰ４、Ｐ４−１〜Ｐ４−３の各バックゲートは、相互に接続されており、かつ、外部電圧ＶＤＤに接続されている。
【００５７】
差動増幅ユニット１００Ｃも、２つの差動増幅機能を有することから、トランジスタＰ２−１〜Ｐ２−３は、トランジスタＰ２のドレイン及びトランジスタＮ１のドレイン間に設けられており、相互にカスコード接続されている。また、トランジスタＰ２、Ｐ２−１〜Ｐ２−３の各バックゲートは、相互に接続されており、かつ、外部電圧ＶＤＤに接続されている。同様に、トランジスタＰ３−１〜Ｐ３−３は、トランジスタＰ３のドレイン及びトランジスタＮ２のドレイン間に設けられており、かつ、相互にカスコード接続されている。また、トランジスタＰ３、Ｐ３−１〜Ｐ３−３の各バックゲートは、相互に接続されており、かつ、外部電圧ＶＤＤに接続されている。
【００５８】
カスコード接続のトランジスタＰ４−１〜Ｐ４−３が設けられることにより、変形例１と同様に、端子ｐｇｎｂ、即ち、端子ｉｎ＋に印加される電圧を、外部電圧ＶＤＤよりも、トランジスタＰ４−１〜Ｐ４−３の各々の閾値電圧を合算した電圧だけ低く設定することができる。これにより、変形例１と同様に、ディスチャージを開始するタイミングを早めることが可能となる。加えて、カスケード接続するトランジスタの個数を変更することにより、上記したディスチャージを開始するタイミングを調整することが可能となる。より具体的には、カスケード接続トランジスタの個数を大きくすれば、上記したタイミングを大きく早めることができ、反対に、カスケード接続するトランジスタの戸数を小さくすれば、上記したタイミングを小さく早めることができる。
【００５９】
〈他の発明〉
本発明に係る他のディスチャージ回路は、
外部から印加を受ける外部電圧から生成される、内部で使用される内部電圧に起因して蓄積された電荷を放電するディスチャージ部であって、該ディスチャージ部の前記放電の許可または禁止を制御するための制御電圧の印加を受ける前記ディスチャージ部と、
前記外部電圧及び前記内部電圧の入力を受け、該外部電圧及び該内部電圧間の電圧差を増幅することにより前記制御電圧を生成し、かつ、該電圧差が予め定められた電圧差より大きくなったとき、前記ディスチャージ部による前記放電を許可する前記制御電圧を前記ディスチャージ部に印加する差動増幅部であって、該差動増幅部の前記増幅の許可または禁止を制御するための制御電流の通電を受ける前記差動増幅部と、
前記外部電圧が前記内部電圧より小さくなったとき、前記差動増幅部による前記増幅を許可する前記制御電流を前記差動増幅部に通電するバイアス部と、
を含む。
【００６０】
本発明に係る他のディスチャージ回路によれば、前記バイアス部が、前記外部電圧が前記内部電圧より小さくなったとき、前記差動増幅部による前記増幅を許可する前記制御電流を前記差動増幅部に通電し、かつ、前記差動増幅部が、前記外部電圧及び前記内部電圧間の前記電圧差が、予め定められた電圧差より大きくなったとき、前記ディスチャージ部による前記放電を許可する前記制御電圧を前記ディスチャージ部に印加する。これにより、前記ディスチャージ部は、前記内部電圧に起因して蓄積されている電荷を放電することを開始する。従って、本発明に係るディスチャージ回路は、従来のディスチャージ回路と異なり、駆動部及び検出部を用いることなく、前記放電を行うことができ、その結果、ディスチャージ回路の回路規模及び消費電力を従来に比して小さくすることが可能となり、併せて、従来に比して応答性を良くすることも可能となる。
【符号の説明】
【００６１】
１  ディスチャージ回路、１０  差動増幅部、２０  ディスチャージ部、３０  バイアス部、４０  レギュレータ、５０  キャパシタ、１００  差動増幅ユニット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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