(57)【要約】【課題】安定した記憶動作が可能な不揮発性記憶装置を提供する。【解決手段】実施形態によれば、不揮発性記憶装置は、第１記憶部及びポインタ制御回路を含む。前記第１記憶部は、データを記憶可能な第１領域と、前記データに関するポインタ情報を記憶可能な第２領域と、を含む。前記ポインタ制御回路は、前記ポインタ情報を変更可能である。【選択図】図１
2020140755.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶可能な第１領域と、前記データに関するポインタ情報を記憶可能な第２領域と、を含む、第１記憶部と、
前記ポインタ情報を変更可能なポインタ制御回路と、
を備えた不揮発性記憶装置。
【請求項２】
インターフェース回路をさらに備え、
前記インターフェース回路が第ｎデータ（ｎは１以上の整数）に関する第ｎ書き込みコマンドを受けたときに、
前記第１記憶部は、前記第２領域に保持された第ｎポインタ値に対応する、前記第１領域の第ｎアドレスに、前記第ｎデータを書き込む、請求項１記載の不揮発性記憶装置。
【請求項３】
前記第ｎ書き込みコマンドを受けた後に、前記インターフェース回路が第（ｎ＋１）データに関する第（ｎ＋１）書き込みコマンドを受けたときに、
前記ポインタ制御回路は、前記第ｎポインタ値に定められた値を加えた第（ｎ＋１）ポインタ値を出力し、
前記第１記憶部は、前記第２領域に保持された前記第（ｎ＋１）ポインタ値に対応する、前記第１領域の第（ｎ＋１）アドレスに、前記第（ｎ＋１）データを書き込む、請求項２記載の不揮発性記憶装置。
【請求項４】
前記第ｎ書き込みコマンドは、アドレスに関する情報を含まない、請求項２または３に記載の不揮発性記憶装置。
【請求項５】
書き込みコマンド及び前記データを受けることが可能なインターフェース回路と、
前記書き込みコマンドに基づいて前記第１記憶部を制御する制御部と、
第１レジスタと、
をさらに備え、
前記制御部は、第１記憶部に、前記第１レジスタに記憶された第ｎポインタ値（ｎは１以上の整数）に基づく、前記第１記憶部の第ｎアドレスに、前記データを書き込ませ、
前記ポインタ制御回路は、第ｎポインタ値に定められた値を加えた第（ｎ＋１）ポインタ値を出力する、請求項１記載の不揮発性記憶装置。
【請求項６】
書き込みコマンド及び前記データを受けることが可能なインターフェース回路と、
前記書き込みコマンドに基づいて前記第１記憶部を制御する制御部と、
第１レジスタと、
をさらに備え、
前記ポインタ制御回路は、前記第２領域に記憶された第ｎポインタ値（ｎは１以上の整数）に定められた値を加えた第（ｎ＋１）ポインタ値を前記第１レジスタに供給し、
前記制御部は、第１記憶部に、前記第１レジスタに保持された第（ｎ＋１）ポインタ値に基づく、前記第１記憶部の第（ｎ＋１）アドレスに、前記データを書き込ませる、請求項１記載の不揮発性記憶装置。
【請求項７】
前記第２領域は、前記ポインタ情報を不揮発に記憶する、請求項１〜６のいずれか１つに記載の不揮発性記憶装置。
【請求項８】
データを記憶可能な第１記憶部と、
前記データに関するポインタ情報を記憶可能な第２記憶部と、
前記ポインタ情報を変更可能なポインタ制御回路と、
を備えた不揮発性記憶装置。
【請求項９】
インターフェース回路をさらに備え、
前記インターフェース回路が第ｎデータ（ｎは１以上の整数）に関する第ｎ書き込みコマンドを受けたときに、
前記第１記憶部は、前記第２記憶部に保持された第ｎポインタ値に対応する、前記第１記憶部の第ｎアドレスに、前記第ｎデータを書き込む、請求項８記載の不揮発性記憶装置。
【請求項１０】
前記第ｎ書き込みコマンドを受けた後に、前記インターフェース回路が第（ｎ＋１）データに関する第（ｎ＋１）書き込みコマンドを受けたときに、
前記ポインタ制御回路は、前記第ｎポインタ値に定められた値を加えた第（ｎ＋１）ポインタ値を出力し、
前記第１記憶部は、前記第２記憶部に保持された前記第（ｎ＋１）ポインタ値に対応する、前記第１記憶部の第（ｎ＋１）アドレスに、前記第（ｎ＋１）データを書き込む、請求項９記載の不揮発性記憶装置。
【請求項１１】
前記第２記憶部は、前記ポインタ情報を不揮発に記憶する、請求項８〜１０のいずれか１つに記載の不揮発性記憶装置。
【請求項１２】
書き込みコマンド、前記データ、及び、前記データに対応するアドレスを受けることが可能なインターフェース回路と、
前記書き込みコマンドに基づいて前記第１記憶部を制御する制御部と、
をさらに備え、
前記制御部は、前記第１記憶部の前記アドレスに、前記データを書き込ませる、請求項８記載の不揮発性記憶装置。
【請求項１３】
前記ポインタ制御回路は、
前記ポインタ制御回路に供給される入力データと、定められた値と、を加算する加算回路と、
前記加算回路の出力値を、定められた最大値及び定められた最小値と比較する比較回路と、
を含み、
前記出力値が前記最小値よりも小さいときに、前記ポインタ制御回路は、前記最小値を出力し、
前記出力値が前記最小値以上で前記最大値以下のときに、前記ポインタ制御回路は、前記出力値を出力し、
前記出力値が前記最大値よりも大きいときに、前記ポインタ制御回路は、前記最小値を出力する、請求項１〜１２のいずれか１つに記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性記憶装置に関する。
【背景技術】
【０００２】
不揮発性記憶装置において、安定した記憶動作が望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１８−２２５４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、安定した記憶動作が可能な不揮発性記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、不揮発性記憶装置は、第１記憶部及びポインタ制御回路を含む。前記第１記憶部は、データを記憶可能な第１領域と、前記データに関するポインタ情報を記憶可能な第２領域と、を含む。前記ポインタ制御回路は、前記ポインタ情報を変更可能である。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る不揮発性記憶装置を例示する模式図である。
【図２】図２は、第１実施形態に係る不揮発性記憶装置の動作を例示する模式図である。
【図３】図３は、第１実施形態に係る不揮発性記憶装置の動作を例示する模式図である。
【図４】図４は、第１実施形態に係る不揮発性記憶装置の動作を例示する模式図である。
【図５】図５は、第１実施形態に係る不揮発性記憶装置を例示する模式図である。
【図６】図６は、第２実施形態に係る不揮発性記憶装置を例示する模式図である。
【図７】図７は、第２実施形態に係る不揮発性記憶装置を例示する模式図である。
【図８】図８は、実施形態に係る不揮発性記憶装置の一部を例示する模式図である。
【図９】図９は、実施形態に係る不揮発性記憶装置の一部を例示する模式的斜視図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１実施形態）  
図１は、第１実施形態に係る不揮発性記憶装置を例示する模式図である。  
図１に示すように、実施形態に係る不揮発性記憶装置１１０は、第１記憶部５１及びポインタ制御回路６０を含む。
【０００９】
第１記憶部５１は、第１領域５１ａ及び第２領域５１ｂを含む。第１領域５１ａは、例えば、データを記憶可能である。第２領域５１ｂは、データに関するポインタ情報を記憶可能である。
【００１０】
例えば、第１記憶部５１は、メモリアレイ５０Ａを含む。メモリアレイ５０Ａの一部が、第１領域５１ａに対応する。メモリアレイ５０Ａの別の一部が、第２領域５１ｂに対応する。
【００１１】
第１記憶部５１は、例えば、第１周辺回路５５ａ及び第２周辺回路５５ｂを含む。第１周辺回路５５ａは、例えば、ビット線ドライバ（ＢＬ  Ｄｒｉｖｅｒ）及びセンスアンプＳＡなどを含む。第２周辺回路５５ｂは、例えば、ロウデコーダなどを含む。第２周辺回路５５ｂは、例えば、ワード線ドライバ（ＷＬ  Ｄｒｉｖｅｒ）を含む。これらの周辺回路の動作により、メモリアレイ５０Ａにデータ（例えば、情報など）が記憶され、読み出される。
【００１２】
ポインタ制御回路６０は、ポインタ情報を変更可能である。ポインタ制御回路６０は、例えば、ポインタ値を増加させる。ポインタ制御回路６０は、例えば、インクリメント回路（「ＩＮＣ」）である。ポインタ値に対応するアドレスに、データが記憶される。
【００１３】
実施形態においては、不揮発性記憶装置１１０の内部にポインタ制御回路６０が設けられる。これにより、例えば、安定した記憶動作が可能な不揮発性記憶装置が提供できる。
【００１４】
例えば、記憶装置の外部にインクリメント回路が設けられる参考例がある。この参考例においては、外部回路（例えばＣＰＵ：central processing unit、または、制御回路など）から、データ及びポインタ値（ポインタデータ）がセットとして、記憶装置に提供される。記憶装置では、ポインタ値に対応するアドレスにデータを記憶する。この参考例においては、データの授受に障害が生じると、データが破損され易い。
【００１５】
さらに、この参考例においては、記憶装置に提供される信号の数が、ポインタ値に対応して多い。このため、記憶装置の端子の数が増える。例えば、パッケージの面積が大きくなる。または、パッケージの面積が同じ場合に、メモリ容量が少なくなる。このため、記憶密度の向上が困難である。さらに、この参考例においては、外部回路においても端子の数が多くなり、面積が大きくなる。さらに、例えば、基板に設けられる配線の数が増え、設計が困難になる。
【００１６】
これに対して、実施形態においては、不揮発性記憶装置１１０の内部にポインタ制御回路６０（例えばインクリメント回路）が設けられる。不揮発性記憶装置１１０の内部に、ポインタ値が記憶されている。例えば、第１記憶部５１（第２領域５１ｂ）は、ポインタ情報を不揮発に記憶する。これにより、例えば、データの授受に障害が生じた場合でも、データが破損され難い。安定した記憶動作が可能な不揮発性記憶装置を提供できる。
【００１７】
さらに実施形態においては、端子の数が少なくできる。これにより、パッケージの面積を小さくできる。例えば、パッケージの面積が同じ場合に、メモリ容量が大きくできる。実施形態によれば、記憶密度を向上できる。さらに、実施形態においては、外部回路においても端子の数が少なくなり、面積が縮小できる。さらに、例えば、配線の数が少なくなり、設計が容易になる。
【００１８】
実施形態に係る不揮発性記憶装置１１０は、例えば、データベースサーバなどに適用できる。例えば、データベースサーバなどにおいては、トランザクションログが記憶される。例えば、トランザクションログの記憶に、実施形態に係る不揮発性記憶装置１１０を用いることができる。トランザクションログの記憶は、例えば、順番に記憶されれば良いので、不揮発性記憶装置１１０の内部で記憶されるアドレスを定めても良い。例えば、このような用途に実施形態を適用することで、不要なポインタデータを授受することが省略でき、記憶密度を向上できる。
【００１９】
例えば、トランザクションログは、定められた期間が経過すると不要になる。このため、トランザクションログ用の記憶領域は、例えば、リサイクル使用される。後述するように、ポインタ値が最大になったら、ポインタ値を最小にし、その後ポインタ値を増加させる動作が実施されても良い。
【００２０】
例えば、不揮発性記憶装置１１０において、複数の種類の動作が切り替えられて実施されても良い。第１モードでは、不揮発性記憶装置１１０の内部に設けられるポインタ制御回路６０によりポインタ値が変更され、そのポインタ値に応じたアドレスにデータが記憶される。一方、第２モードでは、外部回路からポインタ値が不揮発性記憶装置１１０に提供され、提供されたポインタ値に対応するアドレスにデータが記憶される。
【００２１】
図１に示すように、不揮発性記憶装置１１０は、インターフェース回路７０及び制御部７５をさらに含んでも良い。
【００２２】
インターフェース回路７０は、例えば、Ｉ／Ｏ  バッファ回路（「Ｉ／Ｏ  ＢＵＦ」）に対応する。インターフェース回路７０は、例えば、コマンド受け付け部７１（「ＣＭＤ」）、及び、データ受け付け部７２（「ＤＩ」）などを含む。コマンド受け付け部７１は、例えば、コマンド（例えば、書き込みコマンドなど）を受ける。データ受け付け部７２は、データ（「ＤＡＴＡ」）を受け付ける。コマンド及びデータは、例えば、外部回路（例えばＣＰＵまたは制御回路など）から提供される。
【００２３】
図１に示すように、インターフェース回路７０は、例えば、アドレス受け付け部７３（「ＡＤＲ」及びデータ出力部７４（「ＤＯ」）をさらに含んでも良い。アドレス受け付け部７３及びデータ出力部７４は、上記の第２モードにおいて使用される。アドレス受け付け部７３及びデータ出力部７４は、必要に応じて設けられ、省略されても良い。
【００２４】
制御部７５は、例えば、シーケンサである。制御部７５から上記の第１モード及び第２モードの切り替えのためのモード信号ＳＭ１が出力される。モード信号ＳＭ１に応じた動作が他の部分で実施される。制御部７５から制御信号ＳＩＧ１（例えば、書き込み信号及び読み出し信号など）が、第１記憶部５１の第１周辺回路５５ａ及び第２周辺回路５５ｂに供給され、第１記憶部５１の特定のアドレスにデータが書き込まれる。
【００２５】
実施形態においては、例えば、インターフェース回路７０が第ｎデータ（ｎは１以上の整数）に関する第ｎ書き込みコマンドを受けたときに、第１記憶部５１は、第１領域５１ａの第ｎアドレスに、第ｎデータを書き込む。第１領域５１ａの第ｎアドレスは、第２領域５１ｂに保持された第ｎポインタ値に対応するアドレスである。
【００２６】
このような、第ｎ書き込みの後に第（ｎ＋１）書き込みが、以下のように、実施される。例えば、第ｎ書き込みコマンドを受けた後に、インターフェース回路７０が第（ｎ＋１）データに関する第（ｎ＋１）書き込みコマンドを受ける。このときに、ポインタ制御回路６０は、第ｎポインタ値に「定められた値」を加えた第（ｎ＋１）ポインタ値を、出力する。第（ｎ＋１）ポインタ値は、第（ｎ＋１）データが書き込まれるアドレスに対応する。第１記憶部５１は、第１領域５１ａの第（ｎ＋１）アドレスに、第（ｎ＋１）データを書き込む。第１領域５１ａの第（ｎ＋１）アドレスは、第２領域５１ｂに保持された第（ｎ＋１）ポインタ値に対応する。
【００２７】
上記の「定められた値」は例えば、１である。不揮発性記憶装置１１０においては、書き込みコマンドを受けるごとに、ポインタ制御回路６０は、ポインタ値を更新（例えば増加）する。第１記憶部５１は、更新されたポインタ値に対応するアドレスにデータを記憶する。
【００２８】
実施形態において、「定められた値」は、負の値でも良い。したがって、ポインタ制御回路６０によるポインタ値の制御（変更）は、ポインタ値を減少させることを含む。以下では、ポインタ制御回路６０がポインタ値を１ずつ増加させる場合の例について説明する。
【００２９】
図１に例示する不揮発性記憶装置１１０においては、第１レジスタ６１（ＲＥＧ１）、及び、第２レジスタ６２（ＲＥＧ２）が設けられる。これらのレジスタを用いて、ポインタ値の更新（増加）が行われる。
【００３０】
図１に示すように、例えば、第１記憶部５１の第２領域５１ｂに記憶されているポインタ値（例えば第ｎポインタ値）が、第１レジスタ６１に提供される。第１レジスタ６１は、例えば、内部アドレス用レジスタである。第１レジスタ６１の出力（内部アドレス７５ＩＡ）が、第１記憶部５１の第２周辺回路５５ｂに提供される。第１記憶部５１においては、第ｎポインタ値に対応する第ｎアドレスに、第ｎデータを記憶する。
【００３１】
一方、第１レジスタ６１の出力（内部アドレス７５ＩＡ）が、ポインタ制御回路６０に供給される。ポインタ制御回路６０は、第ｎポインタ値に「定められた値」である１を加えた第（ｎ＋１）ポインタ値を出力する。この例では、第（ｎ＋１）ポインタ値は、第２レジスタ６２に提供される。第２レジスタ６２から、第（ｎ＋１）ポインタ値が、第１記憶部５１の第１周辺回路５５ａに提供される。第（ｎ＋１）ポインタ値が、第１記憶部５１の第２領域５１ｂに記憶される。第２レジスタ６２は、省略されても良い。
【００３２】
このように、不揮発性記憶装置１１０は、インターフェース回路７０、制御部７５及び第１レジスタ６１を含んでも良い。インターフェース回路７０は、書き込みコマンド及びデータを受けることが可能である。制御部７５は、書き込みコマンドに基づいて第１記憶部５１を制御する。制御部７５は、第１記憶部５１に、例えば、第１レジスタ６１に記憶された第ｎポインタ値（ｎは１以上の整数）に基づく、第１記憶部５１の第ｎアドレスに、データを書き込ませる。ポインタ制御回路６０は、第ｎポインタ値に「定められた値」（例えば１）を加えた第（ｎ＋１）ポインタ値を出力する。このような動作が繰り返して実施される。
【００３３】
実施形態においては、第１モードにおいて、インターフェース回路７０が入手する書き込みコマンド（例えば、第ｎ書き込みコマンド）は、アドレスに関する情報を含まなくても良い。
【００３４】
図１に示すように、制御部７５からポインタ番号７５ＰＮ（ポインタ値）が、第２周辺回路５５ｂに提供されても良い。例えば、外部回路からポインタ番号７５ＰＮが第１記憶部５１に書き込むことが可能でも良い。外部回路が、第１記憶部５１からポインタ番号７５ＰＮを読み出することが可能でも良い。これらの動作は、例えば、製品テストなどを含む他の動作の際に実施されても良い。このように、メモリアレイ５０Ａに直接のアクセスが可能でも良い。
【００３５】
不揮発性記憶装置１１０において、第２モードが実施されても良い。この場合、インターフェース回路７０は、書き込みコマンド、データ、及び、データに対応するアドレスを受けることが可能である。制御部７５は、この書き込みコマンドに基づいて第１記憶部５１を制御する。制御部７５は、第１記憶部５１に、第１領域５１ａの上記のアドレスにそのデータを書き込ませる。
【００３６】
第２モードにおいては、例えば、アドレス受け付け部７３が、アドレスデータ（ポインタ値）を受け付ける。アドレスデータが第２周辺回路５５ｂに供給される。第１記憶部５１において、アドレスデータに対応するアドレスにデータが記憶される。記憶されたアドレスが、例えば、データ出力部７４から外部回路に提供されても良い。
【００３７】
図２は、第１実施形態に係る不揮発性記憶装置の動作を例示する模式図である。  
図２に示すように、外部回路２１０からコマンド「ＣＭＤ」及びデータ「ＤＡＴＡ」が不揮発性記憶装置１１０に供給される。不揮発性記憶装置１１０において、ポインタ制御回路６０からポインタ値（Ｐｏｉｎｔｅｒ）が出力される。第１記憶部５１において、ポインタ値に対応する内部アドレスにデータ（この例では、ログデータ）が記憶される。
【００３８】
図３は、第１実施形態に係る不揮発性記憶装置の動作を例示する模式図である。  
図３に示すように、例えば、外部回路２１０から不揮発性記憶装置１１０に供給されるデータは、アドレスに関するデータを伴わない。
【００３９】
図４は、第１実施形態に係る不揮発性記憶装置の動作を例示する模式図である。  
既に説明したように、メモリアレイ５０Ａに直接のアクセスが可能である。図４は、このような場合における、コマンド及びデータピン割り当てを例示している。
【００４０】
例えば、書き込みコマンドに対応して、書き込みデータ用にデータピンが割り当てられる。この例では、書き込みデータは、６４ビットである。
【００４１】
例えば、ポインタセットコマンドまたはポインタ取得コマンドに対応して、ポインタ番号及び内部アドレス用にデータピンが割り当てられる。例えば、書き込みコマンドに対応して、ポインタ番号及び書き込みデータ用にデータピンが割り当てられる。この例では、書き込みデータは３２ビットである。例えば、読み出しコマンドに対応して、ポインタ番号及び読み出しデータ用にデータピンが割り当てられる。この例では、読み出しデータは３２ビットである。
【００４２】
アドレス指定書き込みコマンドに対応して、内部アドレス及び書き込みデータ用にデータピンが割り当てられる。この例では、書き込みデータは３２ビットである。アドレス指定読み出しコマンドに対応して、内部アドレス及び読み出しデータ用にデータピンが割り当てられる。この例では、読み出しデータは３２ビットである。
【００４３】
図５は、第１実施形態に係る不揮発性記憶装置を例示する模式図である。  
図５に示すように、実施形態に係る不揮発性記憶装置１１１も、第１記憶部５１及びポインタ制御回路６０を含む。この例でも、第１レジスタ６１及び第２レジスタ６２が設けられている。不揮発性記憶装置１１１におけるこれらの回路の接続関係は、不揮発性記憶装置１１０における回路の接続関係とは異なる。不揮発性記憶装置１１１におけるこの他の部分については、不揮発性記憶装置１１０と同様である。
【００４４】
不揮発性記憶装置１１１においては、例えば、第１記憶部５１の第２領域５１ｂに記憶されたポインタ値（例えば第ｎポインタ値）が、第２レジスタ６２に供給される。第２レジスタ６２から第ｎポインタ値がポインタ制御回路６０に供給される。ポインタ制御回路６０は、この第ｎポインタ値に「定められた値」（例えば１）を加えた第（ｎ＋１）ポインタ値を第１レジスタ６１に供給する。第２レジスタ６２は、省略されても良い。
【００４５】
第１レジスタ６１から第（ｎ＋１）ポインタ値が第１記憶部５１の第１周辺回路５５ａ及び第２周辺回路５５ｂに供給される。第１記憶部５１は、第（ｎ＋１）ポインタ値に基づく、第１記憶部５１（第１領域５１ａ）の第（ｎ＋１）アドレスに、データ（第（ｎ＋１）データ）を書き込む。すなわち、制御部７５は、第１記憶部５１に、第１レジスタ６１に保持された第（ｎ＋１）ポインタ値に基づく第（ｎ＋１）アドレスに、データ（第（ｎ＋１）データ）を書き込ませる。
【００４６】
この場合も、例えば、第１記憶部５１（第２領域５１ｂ）は、ポインタ情報を不揮発に記憶する。安定した記憶動作が可能な不揮発性記憶装置を提供できる。さらに、端子の数が少なくできる。パッケージの面積を小さくでき、メモリ容量が大きくできる。例えば、記憶密度を向上できる。例えば、外部回路２１０においても端子の数が少なくなり、面積が縮小できる。例えば、配線の数が少なくなり、設計が容易になる。
【００４７】
不揮発性記憶装置１１１においても、第２モードが実施されても良い。
【００４８】
（第２実施形態）  
図６は、第２実施形態に係る不揮発性記憶装置を例示する模式図である。  
図６に示すように、実施形態に係る不揮発性記憶装置１２０は、第１記憶部５１、第２記憶部５２及びポインタ制御回路６０を含む。
【００４９】
第１記憶部５１は、例えば、データを記憶可能である。第２記憶部５２は、データに関するポインタ情報を記憶可能である。例えば、第１記憶部５１にメモリアレイ５０Ａが設けられる。第２記憶部５２にメモリアレイ５０Ｂが設けられる。これらの記憶部のそれぞれに、第１周辺回路５５ａ及び第２周辺回路５５ｂが設けられる。
【００５０】
ポインタ制御回路６０は、ポインタ情報を変更可能である。例えば、ポインタ制御回路６０は、例えば、ポインタ値を増加させる。ポインタ制御回路６０は、例えば、インクリメント回路である。
【００５１】
第２実施形態においても、第２記憶部５２は、ポインタ情報を不揮発に記憶する。これにより、安定した記憶動作が可能になる。例えば、端子の数が少なくでき、パッケージの面積を小さくでき、メモリ容量が大きくできる。例えば、記憶密度を向上できる。例えば、外部回路２１０においても端子の数が少なくなり、面積が縮小できる。例えば、配線の数が少なくなり、設計が容易になる。
【００５２】
例えば、インターフェース回路７０が第ｎデータ（ｎは１以上の整数）に関する第ｎ書き込みコマンドを受けたときに、第１記憶部５１は、第２記憶部５２に保持された第ｎポインタ値に対応する、第１記憶部５１の第ｎアドレスに、第ｎデータを書き込む。
【００５３】
例えば、第ｎ書き込みコマンドを受けた後に、インターフェース回路７０が第（ｎ＋１）データに関する第（ｎ＋１）書き込みコマンドを受ける。このとき、ポインタ制御回路６０は、ｎポインタ値に「定められた値」を加えた第（ｎ＋１）ポインタ値を出力する。第１記憶部５１は、第２記憶部５２に保持された第（ｎ＋１）ポインタ値に対応する、第１記憶部５１の第（ｎ＋１）アドレスに、第（ｎ＋１）データを書き込む。
【００５４】
この場合も、上記の「定められた値」は、例えば、１である。第２実施形態においても、「定められた値」は、負の値でも良い。この場合も、書き込みコマンド（例えば、第ｎ書き込みコマンド及び第（ｎ＋１）書き込みコマンド）は、アドレスに関する情報を含まなくて良い。
【００５５】
不揮発性記憶装置１２０の例では、制御部７５は、第１記憶部５１に、第１レジスタ６１に記憶された第ｎポインタ値（ｎは１以上の整数）に基づく、第１記憶部５１の第ｎアドレスに、データ（例えば第ｎデータ）を書き込ませる。ポインタ制御回路６０は、第ｎポインタ値に「定められた値」を加えた第（ｎ＋１）ポインタ値を出力する。この例では、出力された第（ｎ＋１）ポインタ値は、第２記憶部５２に供給される。この例では、第２レジスタ６２を介して、第（ｎ＋１）ポインタ値が第２記憶部５２に供給される。第２レジスタ６２は、省略されても良い。
【００５６】
図７は、第２実施形態に係る不揮発性記憶装置を例示する模式図である。  
図７に示すように、実施形態に係る不揮発性記憶装置１２１も、第１記憶部５１、第２記憶部５２及びポインタ制御回路６０を含む。この例でも、第１レジスタ６１及び第２レジスタ６２が設けられている。不揮発性記憶装置１２１におけるこれらの回路の接続関係は、不揮発性記憶装置１２０における回路の接続関係とは異なる。不揮発性記憶装置１２１におけるこの他の部分については、不揮発性記憶装置１２０と同様である。
【００５７】
不揮発性記憶装置１２１においては、ポインタ制御回路６０は、第２記憶部５２に記憶された第ｎポインタ値（ｎは１以上の整数）に「定められた値」（例えば１）を加えた第（ｎ＋１）ポインタ値を、第１レジスタ６１に供給する。第１レジスタ６１から、第（ｎ＋１）ポインタ値が、例えば、第１記憶部５１の第１周辺回路５５ａに供給される。第１記憶部５１は、第１レジスタ６１に保持された第（ｎ＋１）ポインタ値に基づく、第１記憶部５１の第（ｎ＋１）アドレスに、データ（例えば第（ｎ＋１）データ）を書き込む。すなわち、例えば、制御部７５は、第１記憶部５１に、第１レジスタ６１に保持された第（ｎ＋１）ポインタ値に基づく、第１記憶部５１の第（ｎ＋１）アドレスに、そのデータを書き込ませる。
【００５８】
一方、第１レジスタ６１から、第（ｎ＋１）ポインタ値が、例えば、第２記憶部５２の第２周辺回路５５ａに供給される。第２記憶部５２において、第（ｎ＋１）ポインタ値が記憶される。この第（ｎ＋１）ポインタ値は、次の書き込みコマンドによる書き込み動作の際に使用される。
【００５９】
不揮発性記憶装置１２１においても、第２記憶部５２は、ポインタ情報を不揮発に記憶する。例えば、安定した記憶動作が可能になる。例えば、パッケージの面積を小さくでき、記憶密度を向上できる。例えば、外部回路２１０においても端子の数が少なくなり、面積が縮小できる。例えば、配線の数が少なくなり、設計が容易になる。
【００６０】
第２実施形態においても、第２モードが実施されても良い。例えば、インターフェース回路７０は、書き込みコマンド、データ、及び、そのデータに対応するアドレスを受けることが可能である。制御部７５は、書き込みコマンドに基づいて第１記憶部５１を制御する。制御部７５は、第１記憶部５２の、受け取ったアドレスに、受け取ったデータを書き込ませる。
【００６１】
以下、ポインタ制御回路６０の例について説明する。  
図８は、実施形態に係る不揮発性記憶装置の一部を例示する模式図である。  
図８は、ポインタ制御回路６０を例示している。図８に示すように、ポインタ制御回路６０は、加算回路６０Ａ（「ＡＤＤ」）及び比較回路６０Ｃ（「ＣＯＭ」）を含む。加算回路６０Ａは、ポインタ制御回路６０に供給される入力データ（「Ｉｎｐｕｔ」）と、定められた値（この例では、「１」）と、を加算する。比較回路６０Ｃは、加算回路６０Ａの出力値ＶＸを、定められた最大値６０ｑ（「ＭＡＸ」）及び定められた最小値６０ｐ（「ＭＩＮ」）と比較する。
【００６２】
例えば、出力値ＶＸが最小値６０ｐよりも小さいときに、ポインタ制御回路６０は、最小値６０ｐを出力する。出力値ＶＸが最小値６０ｐ以上で最大値６０ｑ以下のときに、ポインタ制御回路６０は、出力値ＶＸを出力する。出力値ＶＸが最大値６０ｑよりも大きいときに、ポインタ制御回路６０は、最小値６０ｐを出力する。このような出力が、ポインタ制御回路６０の出力値（「Ｏｕｔｐｕｔ」）として出力される。
【００６３】
ポインタ制御回路６０は、例えば、以下の変更処理を繰り返す。変更処理は、書き込みコマンドを受けると、書き込みコマンドを受ける前のポインタ値（例えば第ｎポインタ値）に「定められた値」を加えた値に、そのポインタ値を更新する。更新されたポインタ値は、例えば、第（ｎ＋１）ポインタ値である。この変更処理の繰り返しにおいて、更新されたポインタ値が定められた最大値６０ｑになると、更新されたそのポインタ値を定められた最小値６０ｐにする。このような動作により、記憶部がリサイクル使用され、記憶部が効率的に使用される。
【００６４】
以下、記憶部のメモリアレイ５０Ａ（またはメモリアレイ５０Ｂなど）の例について、説明する。  
図９は、実施形態に係る不揮発性記憶装置の一部を例示する模式的斜視図である。  
図９は、第１記憶部５１のメモリアレイ５０Ａは、記憶要素ＭＥを含む。記憶要素ＭＥは、例えば、導電部材２１、積層体（第１〜第ｘ積層体ＳＢ１〜ＳＢｘなど）及びメモリ制御回路５０ＡＣを含む。実施形態において、積層体の数は、１でも良い。積層体の数は、２以上の任意の数でも良い。
【００６５】
導電部材２１は、第１部分２１ａ、第２部分２１ｂ及び第３部分２１ｃを含む。第３部分２１ｃは、第１部分２１ａと第２部分２１ｂとの間にある。
【００６６】
第１部分２１ａから第２部分２１ｂへの方向をＸ軸方向とする。Ｘ軸方向に対して垂直な１つの方向をＺ軸方向とする。Ｘ軸方向及びＺ軸方向に対して垂直な方向をＹ軸方向とする。
【００６７】
第１積層体ＳＢ１は、第１磁性層１１、第１対向磁性層１１ｃ及び第１非磁性層１１ｎを含む。第１対向磁性層１１ｃは、Ｚ軸方向において、第３部分２１ｃの一部と、第１磁性層１１と、の間に設けられる。第１非磁性層１１ｎは、第１対向磁性層１１ｃと第１磁性層１１との間に設けられる。
【００６８】
第２積層体ＳＢ２は、第２磁性層１２、第２対向磁性層１２ｃ及び第２非磁性層１２ｎを含む。第２対向磁性層１２ｃは、Ｚ軸方向において、第３部分２１ｃの別の一部と、第２磁性層１２と、の間に設けられる。第２非磁性層１２ｎは、第２対向磁性層１２ｃと第２磁性層１２との間に設けられる。
【００６９】
第ｘ積層体ＳＢｘは、第ｘ磁性層１１ｘ、第ｘ対向磁性層１１ｃｘ及び第ｘ非磁性層１１ｎｘを含む。第ｘ対向磁性層１１ｃｘは、Ｚ軸方向において、第３部分２１ｃの別の一部と、第ｘ磁性層１１ｘと、の間に設けられる。第ｘ非磁性層１１ｎｘは、第ｘ対向磁性層１１ｃｘと第ｘ磁性層１１ｘとの間に設けられる。
【００７０】
メモリ制御回路５０ＡＣは、例えば、メモリ駆動回路５０ＡＤを含む。メモリ駆動回路５０ＡＤは、例えば、ビット線ドライバ（例えば、第１周辺回路５５ａ：図１などを参照）に相当する。メモリ駆動回路５０ＡＤは、例えば、第１部分２１ａ及び第２部分２１ｂと電気的に接続される。メモリ駆動回路５０ＡＤ及び導電部材２１の電流経路にスイッチＳｗＳ１が設けられても良い。メモリ駆動回路５０ＡＤは、導電部材２１に、第１部分２１ａから第２部分２１ｂへの第１電流、または、第２部分２１ｂから第１部分２１ａへの第２電流を供給可能である。
【００７１】
積層体（例えば、第１積層体ＳＢ１）の電気抵抗は、上記の電流により制御できる。例えば、第１電流が流れたときの第１積層体ＳＢ１の電気抵抗は、第２電流が流れたときの第１積層体ＳＢ１の電気抵抗とは異なる。電気抵抗の変化は、例えば、第１対向磁性層１１ｃの磁化の向きが、これらの電流により変化することに起因する。これは、例えば、スピンホール効果に基づく。一方、第１磁性層１１の磁化の向きは、第１対向磁性層１１ｃの磁化の向きに比べて変化し難い。第１磁性層１１は、例えば、参照層として機能する。異なる向きの電流により、第１対向磁性層１１ｃの磁化の向きと、第１磁性層１１の磁化の向きと、の間の角度が変化する。これにより、第１積層体ＳＢ１の電気抵抗が変化する。この変化は、例えば、磁気抵抗効果に基づく。
【００７２】
図９の例では、第１〜第ｘ磁性層１１〜１１ｘと、メモリ駆動回路５０ＡＤと、の間のそれぞれの電流経路に、スイッチＳｗ１〜Ｓｗｘが設けられている。これらのスイッチにより、上記の電流が流れるときの第１〜第ｘ磁性層１１〜１１ｘの電位が制御されても良い。
【００７３】
例えば、第１磁性層１１の電位が、導電部材２１の電位を基準にして、正及び負の一方の第１極性（例えば負）のときに、第１対向磁性層１１ｃの磁化が変化し易い。第１磁性層１１の電位が、導電部材２１の電位を基準にして、正及び負の他方の第２極性（例えば正）のときに、第１対向磁性層１１ｃの磁化が変化し難い。第１極性の電位は、例えば、選択電位に対応する。第２極性の電位は、例えば、非選択電位に対応する。上記の電流を流しつつ、電位を制御することで、複数の積層体の電気抵抗を所望の状態にすることができる。
【００７４】
１つの積層体は、１つのメモリセルに対応する。２つの積層体が、１つのメモリセルに対応しても良い。このような構成を有する複数の記憶要素ＭＥが、メモリアレイ５０Ａ（第１記憶部５１）に設けられる。第２記憶部５２のメモリアレイ５０Ｂも、図９に例示した構成を有しても良い。
【００７５】
このような構成の記憶部を実施形態に係る不揮発性記憶装置に適用できる。これにより、例えば、高速の不揮発性記憶装置が提供できる。例えば、高耐久性の不揮発性記憶装置を提供できる。
【００７６】
実施形態は、例えば、以下の構成（例えば技術案）を含む。  
（構成１）  
データを記憶可能な第１領域と、前記データに関するポインタ情報を記憶可能な第２領域と、を含む、第１記憶部と、
前記ポインタ情報を変更可能なポインタ制御回路と、
を備えた不揮発性記憶装置。
【００７７】
（構成２）  
インターフェース回路をさらに備え、
前記インターフェース回路が第ｎデータ（ｎは１以上の整数）に関する第ｎ書き込みコマンドを受けたときに、
前記第１記憶部は、前記第２領域に保持された第ｎポインタ値に対応する、前記第１領域の第ｎアドレスに、前記第ｎデータを書き込む、構成１記載の不揮発性記憶装置。
【００７８】
（構成３）  
前記第ｎ書き込みコマンドを受けた後に、前記インターフェース回路が第（ｎ＋１）データに関する第（ｎ＋１）書き込みコマンドを受けたときに、
前記ポインタ制御回路は、前記第ｎポインタ値に定められた値を加えた第（ｎ＋１）ポインタ値を出力し、
前記第１記憶部は、前記第２領域に保持された前記第（ｎ＋１）ポインタ値に対応する、前記第１領域の第（ｎ＋１）アドレスに、前記第（ｎ＋１）データを書き込む、構成２記載の不揮発性記憶装置。
【００７９】
（構成４）  
前記定められた前記値は、１である、構成３記載の不揮発性記憶装置。
【００８０】
（構成５）  
前記第ｎ書き込みコマンドは、アドレスに関する情報を含まない、構成２〜４のいずれか１つに記載の不揮発性記憶装置。
【００８１】
（構成６）  
書き込みコマンド及び前記データを受けることが可能なインターフェース回路と、
前記書き込みコマンドに基づいて前記第１記憶部を制御する制御部と、
第１レジスタと、
をさらに備え、
前記制御部は、第１記憶部に、前記第１レジスタに記憶された第ｎポインタ値（ｎは１以上の整数）に基づく、前記第１記憶部の第ｎアドレスに、前記データを書き込ませ、
前記ポインタ制御回路は、第ｎポインタ値に定められた値を加えた第（ｎ＋１）ポインタ値を出力する、構成１記載の不揮発性記憶装置。
【００８２】
（構成７）  
書き込みコマンド及び前記データを受けることが可能なインターフェース回路と、
前記書き込みコマンドに基づいて前記第１記憶部を制御する制御部と、
第１レジスタと、
をさらに備え、
前記ポインタ制御回路は、前記第２領域に記憶された第ｎポインタ値（ｎは１以上の整数）に定められた値を加えた第（ｎ＋１）ポインタ値を前記第１レジスタに供給し、
前記制御部は、第１記憶部に、前記第１レジスタに保持された第（ｎ＋１）ポインタ値に基づく、前記第１記憶部の第（ｎ＋１）アドレスに、前記データを書き込ませる、構成１記載の不揮発性記憶装置。
【００８３】
（構成８）  
前記第２領域は、前記ポインタ情報を不揮発に記憶する、構成１〜８のいずれか１つに記載の不揮発性記憶装置。
【００８４】
（構成９）  
書き込みコマンド、前記データ、及び、前記データに対応するアドレスを受けることが可能なインターフェース回路と、
前記書き込みコマンドに基づいて前記第１記憶部を制御する制御部と、
をさらに備え、
前記制御部は、第１記憶部に、前記第１領域の前記アドレスに前記データを書き込ませる、構成１記載の不揮発性記憶装置。
【００８５】
（構成１０）  
データを記憶可能な第１記憶部と、
前記データに関するポインタ情報を記憶可能な第２記憶部と、
前記ポインタ情報を変更可能なポインタ制御回路と、
を備えた不揮発性記憶装置。
【００８６】
（構成１１）  
インターフェース回路をさらに備え、
前記インターフェース回路が第ｎデータ（ｎは１以上の整数）に関する第ｎ書き込みコマンドを受けたときに、
前記第１記憶部は、前記第２記憶部に保持された第ｎポインタ値に対応する、前記第１記憶部の第ｎアドレスに、前記第ｎデータを書き込む、構成１０記載の不揮発性記憶装置。
【００８７】
（構成１２）  
前記第ｎ書き込みコマンドを受けた後に、前記インターフェース回路が第（ｎ＋１）データに関する第（ｎ＋１）書き込みコマンドを受けたときに、
前記ポインタ制御回路は、前記第ｎポインタ値に定められた値を加えた第（ｎ＋１）ポインタ値を出力し、
前記第１記憶部は、前記第２記憶部に保持された前記第（ｎ＋１）ポインタ値に対応する、前記第１記憶部の第（ｎ＋１）アドレスに、前記第（ｎ＋１）データを書き込む、構成１１記載の不揮発性記憶装置。
【００８８】
（構成１３）  
前記定められた前記値は、１である、構成１２記載の不揮発性記憶装置。
【００８９】
（構成１４）  
前記第ｎ書き込みコマンドは、アドレスに関する情報を含まない、構成１１〜１３のいずれか１つに記載の不揮発性記憶装置。
【００９０】
（構成１５）  
書き込みコマンド及び前記データを受けることが可能なインターフェース回路と、
前記書き込みコマンドに基づいて前記第１記憶部及び第２記憶部を制御する制御部と、
第１レジスタと、
をさらに備え、
前記制御部は、第１記憶部に、前記第１レジスタに記憶された第ｎポインタ値（ｎは１以上の整数）に基づく、前記第１記憶部の第ｎアドレスに、前記データを書き込ませ、
前記ポインタ制御回路は、第ｎポインタ値に定められた値を加えた第（ｎ＋１）ポインタ値を出力する、構成１０記載の不揮発性記憶装置。
【００９１】
（構成１６）  
書き込みコマンド及び前記データを受けることが可能なインターフェース回路と、
前記書き込みコマンドに基づいて前記第１記憶部を制御する制御部と、
第１レジスタと、
をさらに備え、
前記ポインタ制御回路は、前記第２記憶部に記憶された第ｎポインタ値（ｎは１以上の整数）に定められた値を加えた第（ｎ＋１）ポインタ値を前記第１レジスタに供給し、
前記制御部は、第１記憶部に、前記第１レジスタに保持された第（ｎ＋１）ポインタ値に基づく、前記第１記憶部の第（ｎ＋１）アドレスに、前記データを書き込ませる、構成１０記載の不揮発性記憶装置。
【００９２】
（構成１７）  
前記第２記憶部は、前記ポインタ情報を不揮発に記憶する、構成１０〜１６のいずれか１つに記載の不揮発性記憶装置。
【００９３】
（構成１８）  
書き込みコマンド、前記データ、及び、前記データに対応するアドレスを受けることが可能なインターフェース回路と、
前記書き込みコマンドに基づいて前記第１記憶部を制御する制御部と、
をさらに備え、
前記制御部は、前記第１記憶部の前記アドレスに、前記データを書き込ませる、構成１０記載の不揮発性記憶装置。
【００９４】
（構成１９）  
前記ポインタ制御回路は、変更処理を繰り返し、
前記変更処理は、書き込みコマンドを受けると、前記書き込みコマンドを受ける前のポインタ値に定められた値を加えた値に前記ポインタ値を更新し、
前記変更処理の繰り返しにおいて、更新された前記ポインタ値が定められた最大値になると、前記更新された前記ポインタ値を定められた最小値にする、構成１または１０に記載の不揮発性記憶装置。
【００９５】
（構成２０）  
前記ポインタ制御回路は、
前記ポインタ制御回路に供給される入力データと、定められた値と、を加算する加算回路と、
前記加算回路の出力値を、定められた最大値及び定められた最小値と比較する比較回路と、
を含み、
前記出力値が前記最小値よりも小さいときに、前記ポインタ制御回路は、前記最小値を出力し、
前記出力値が前記最小値以上で前記最大値以下のときに、前記ポインタ制御回路は、前記出力値を出力し、
前記出力値が前記最大値よりも大きいときに、前記ポインタ制御回路は、前記最小値を出力する、構成１〜１９のいずれか１つに記載の不揮発性記憶装置。
【００９６】
（構成２１）  
前記第１記憶部は、
第１部分と、第２部分と、前記第１部分と前記第２部分との間の第３部分と、を含む導電部材と、
第１磁性層と、
前記第３部分と前記第１磁性層との間に設けられた第１対向磁性層と、
前記第１対向磁性層と前記第１磁性層との間に設けられた第１磁性層と、
を含む、構成１〜２０のいずれか１つに記載の不揮発性記憶装置。
【００９７】
実施形態によれば、安定した記憶動作が可能な不揮発性記憶装置が提供できる。
【００９８】
本願明細書において、「電気的に接続される状態」は、複数の導電体が物理的に接してこれら複数の導電体の間に電流が流れる状態を含む。「電気的に接続される状態」は、複数の導電体の間に、別の導電体が挿入されて、これらの複数の導電体の間に電流が流れる状態を含む。「電気的に接続される状態」は、複数の導電体の間に、電気的な素子（トランジスタなどのスイッチなど）が挿入されて、これらの複数の導電体の間に電流が流れる状態を形成可能な状態を含む。
【００９９】
本願明細書において、「垂直」は、厳密な垂直だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直であれば良い。
【０１００】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性記憶装置に含まれる記憶部、領域、ポインタ制御回路、レジスタ、インターフェース回路、制御部、導電部材、磁性層及び非磁性層などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
【０１０１】
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１０２】
その他、本発明の実施の形態として上述した不揮発性記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１０３】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【０１０４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０５】
１１、１２、１１ｘ…第１、第２、第ｘ磁性層、  １１ｃ、１２ｃ、１１ｃｘ…第１、第２、第ｘ対向磁性層、  １１ｎ、１２ｎ、１１ｎｘ…第１、第２、第ｘ非磁性層、  ２１…導電部材、  ２１ａ〜２１ｃ…第１〜第３部分、  ５０Ａ、５０Ｂ…メモリアレイ、  ５０ＡＣ…メモリ制御回路、  ５０ＡＤ…メモリ駆動回路、  ５１、５２…第１、第２記憶部、  ５１ａ、５１ｂ…第１、第２領域、  ５５ａ、５５ｂ…第１、第２周辺回路、  ６０…ポインタ制御回路、  ６０Ａ…加算回路、  ６０Ｃ…比較回路、  ６０ｐ…最小値、  ６０ｑ…最大値、  ６１、６２…第１、第２レジスタ、  ７０…インターフェース回路、  ７１…コマンド受け付け部、  ７２…データ受け付け部、  ７３…アドレス受け付け部、  ７４…データ出力部、  ７５…制御部、  ７５ＩＡ…内部アドレス、  ７５ＰＮ…ポインタ番号、  １１０、１１１、１２０、１２１…不揮発性記憶装置、  ２１０…外部回路、  ＭＥ…記憶要素、  ＳＡ…センスアンプ、  ＳＢ１、ＳＢ２、ＳＢｘ…第１、第２、第ｘ積層体、  ＳＩＧ１…制御信号、  ＳＭ１…モード信号、  Ｓｗ１〜Ｓｗｘ、ＳｗＳ１…スイッチ、  ＶＸ…出力値
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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