(57)【要約】【課題】高精細の表示装置を提供する。【解決手段】表示装置は、表示部と、前記表示部に配置され、第１半導体層を含む第１トランジスタと、表示部において第１トランジスタと隣接し、前記第１半導体層と異なる層に設けられた第２半導体層を有する第２トランジスタと、前記第１トランジスタと接続された第１信号線と、前記第２トランジスタと接続された第２信号線と、前記第１トランジスタおよび前記第２トランジスタに重畳するゲート線と、前記第１トランジスタおよび前記第２トランジスタ上に設けられた表示素子と、を含む。【選択図】図３
2020167326.tif 000002
【特許請求の範囲】
【請求項１】
表示部と、
前記表示部に配置され、第１半導体層を含む第１トランジスタと、
前記表示部において第１トランジスタと隣接し、前記第１半導体層と異なる層に設けられた第２半導体層を有する第２トランジスタと、
前記第１トランジスタと接続された第１信号線と、
前記第２トランジスタと接続された第２信号線と、
前記第１トランジスタおよび前記第２トランジスタに重畳するゲート線と、
前記第１トランジスタおよび前記第２トランジスタ上に設けられた表示素子と、を含む、
表示装置。
【請求項２】
前記第１信号線と、前記第２信号線とは、同一の層に設けられる、
請求項１に記載の表示装置。
【請求項３】
前記第１半導体層と、前記第２半導体層とは一部において重畳する、
請求項２に記載の表示装置。
【請求項４】
前記ゲート線は、第１ゲート線と、前記第１ゲート線と重畳し、前記第１ゲート線と異なる層に設けられた第２ゲート線とを含み、
前記第１トランジスタの前記第１半導体層は、前記第１ゲート線と前記第２ゲート線との間にあり、
前記第１ゲート線および前記第２ゲート線の一方は、前記第２トランジスタの前記第２半導体層と、前記１ゲート線および前記第２ゲート線の他方との間にある、
請求項１乃至３のいずれか一項に記載の表示装置。
【請求項５】
前記表示部を囲む周辺部に配置された駆動回路を有し、
前記駆動回路は、第３トランジスタを含み、
前記第３トランジスタの第３半導体層は、前記第１トランジスタの前記第１半導体層と同一の層に配置される、
請求項１乃至４のいずれか一項に記載の表示装置。
【請求項６】
前記第１半導体層の材料と、前記第２半導体層の材料とは異なる
請求項１乃至５のいずれか一項に記載の表示装置。
【請求項７】
前記第１半導体層は、酸化物半導体材料を含み、
前記第２半導体層は、シリコンを含む、
請求項６に記載の表示装置。
【請求項８】
前記第１半導体層および前記第２半導体層は、酸化物半導体材料を含む、
請求項１乃至５のいずれか一項に記載の表示装置。
【請求項９】
前記表示素子は、液晶素子である、
請求項１乃至８のいずれか一項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一実施形態は、表示装置に関する。
【背景技術】
【０００２】
電気器具及び電子機器に用いられる表示装置として、液晶の電気光学効果を利用した液晶表示装置や、有機エレクトロルミネセンス（有機ＥＬ：Ｏｒｇａｎｉｃ  Ｅｌｅｃｔｒｏ−Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子を用いた有機エレクトロルミネセンス表示装置が開発されている。近年、表示装置に対して、大面積化、高解像度化、高フレームレート化などの要求が高まってきており、これらの要求を満たすための取り組みが盛んに行われている。特に、高精細化された表示装置は、拡張現実（ＡＲ；Ａｕｇｍｅｎｔｅｄ  Ｒｅａｌｉｔｙ）または仮想現実（ＶＲ；Ｖｉｒｔｕａｌ  Ｒｅａｌｉｔｙ）用途として今後ニーズが高まることが予想される。
【０００３】
従来、これらの表示装置においては、半導体層としてシリコンを用いたトランジスタが用いられてきた。最近では、シリコンに替わって、酸化物半導体を用いたトランジスタの開発が進められている。酸化物半導体を用いたトランジスタは、高移動度を実現できることが期待されている。さらに、酸化物半導体は、大面積で形成できるとともに、アモルファスシリコンと比較して高耐圧性に優れるといった利点を有する。特許文献１には、酸化物半導体を用いた表示装置が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１６５５２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、高精細の表示装置を製造するうえで、表示部の半導体層を同一表面に形成する場合、配置できる各層の面積に制限が生じるとともに、製造装置の加工制限が生じてしまう。そのため、より高精細な表示装置を実現することに支障が生じる。
【０００６】
上記問題に鑑み、本発明の一実施形態は、高精細の表示装置を提供することを目的の一つとする。
【課題を解決するための手段】
【０００７】
本発明の一実施形態に係る表示装置は、表示部と、前記表示部に配置され、第１半導体層を含む第１トランジスタと、表示部において第１トランジスタと隣接し、前記第１半導体層と異なる層に設けられた第２半導体層を有する第２トランジスタと、前記第１トランジスタと接続された第１信号線と、前記第２トランジスタと接続された第２信号線と、前記第１トランジスタおよび前記第２トランジスタに重畳するゲート線と、前記第１トランジスタおよび前記第２トランジスタ上に設けられた表示素子と、を含む。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施形態に係る表示装置の平面図である。
【図２】本発明の一実施形態に係る表示装置の画素回路の回路図である。
【図３】本発明の一実施形態に係る表示装置の表示部の一部を拡大した上面図である。
【図４】本発明の一実施形態に係る表示装置の表示部の一部を拡大した断面図である。
【図５】本発明の一実施形態に係るトランジスタの製造方法の断面図である。
【図６】本発明の一実施形態に係るトランジスタの製造方法の断面図である。
【図７】本発明の一実施形態に係るトランジスタの製造方法の断面図である。
【図８】本発明の一実施形態に係るトランジスタの製造方法の断面図である。
【図９】本発明の一実施形態に係るトランジスタの製造方法の断面図である。
【図１０】本発明の一実施形態に係るトランジスタの製造方法の断面図である。
【図１１】本発明の一実施形態に係る表示装置の表示部の一部を拡大した断面図である。
【図１２】本発明の一実施形態に係る表示装置の表示部の一部を拡大した上面図である。
【図１３】本実施例に係るトランジスタの断面図である。
【図１４】本実施例に係るトランジスタの信頼性評価結果である。
【図１５】本実施例に係るトランジスタの信頼性評価結果である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態を、図面等を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に例示する実施の形態の記載内容に限定して解釈されるものではない。図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号（又は数字の後にＡ、Ｂなどを付した符号）を付して、詳細な説明を適宜省略することがある。さらに各要素に対する「第１」、「第２」と付記された文字は、各要素を区別するために用いられる便宜的な標識であり、特段の説明がない限りそれ以上の意味を有さない。
また、本明細書において、ある部材又は領域が他の部材又は領域の「上に（又は下に）」あるとする場合、特段の限定がない限りこれは他の部材又は領域の直上（又は直下）にある場合のみでなく他の部材又は領域の上方（又は下方）にある場合を含み、すなわち、他の部材又は領域の上方（又は下方）において間に別の構成要素が含まれている場合も含む。なお、以下の説明では、特に断りのない限り、断面視においては、第１基板に対して第２基板が配置される側を「上」又は「上方」といい、その逆を「下」又は「下方」として説明する。
【００１０】
また、本明細書において、「ＡとＢとが接続されている」とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、「ＡとＢとが電気的に接続されている」とは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
【００１１】
その他、本発明の属する分野における通常に知識を有する者であれば認識できるものである場合、特段の説明を行わないものとする。
【００１２】
＜第１実施形態＞
（１−１．表示装置の構成）
図１は、表示装置１０の上面図を示す。図１において、表示装置１０は、基板１００、基板２００、複数の画素１０３を有する表示部１０１と、ソースドライバとしての機能を有する駆動回路１０６と、ゲートドライバとしての機能を有する駆動回路１０７を有する周辺部１０４、フレキシブルプリント基板１０８、および端子部１０９を有する。
【００１３】
図１において、画素１０３は、マトリクス状に設けられ、表示素子（後述する液晶素子１７０）を含む。周辺部１０４は、表示部１０１の外側に配置され、表示部１０１を囲むように設けられる。画素１０３、駆動回路１０６、駆動回路１０７およびフレキシブルプリント基板１０８は、それぞれ電気的に接続されている。外部装置からの情報（信号）は、フレキシブルプリント基板１０８、および端子部１０９を介して駆動回路１０６および駆動回路１０７に入力される。ゲート線１１３は、駆動回路１０６と接続される。ゲート線１１３は、第１方向Ｄ１に延びるとともに、第１方向Ｄ１と交差する第２方向Ｄ２に並んで配置される。信号線１１５は、駆動回路１０７と接続される。信号線１１５は、第２方向に延びるとともに、第１方向に並んで配置される。
【００１４】
図２に、表示装置１０の表示部１０１が有する画素回路３０の回路図を示す。なお、以下で説明する画素回路３０の回路構成は一例であって、これに限定されるものではない。
【００１５】
画素回路３０は、少なくともトランジスタ１１０（トランジスタ１１０−１およびトランジスタ１１０−２）、トランジスタ１１１、並びにトランジスタ１１０およびトランジスタ１１１のそれぞれに接続される容量素子１２０及び液晶素子１７０を含む。なお、トランジスタ１１０およびトランジスタ１１１をまとめて半導体装置ということができる。また、トランジスタ１１０−１と、トランジスタ１１０−２を区別する必要がない場合には、トランジスタ１１０と記載して説明する。同様に信号線１１５−１、信号線１１５−２、および信号線１１５−３を区別する必要がない場合には信号線１１５と記載して説明する場合がある。
【００１６】
トランジスタ１１０（トランジスタ１１０−１）は、液晶素子１７０（液晶素子１７０−１）に接続され、液晶素子１７０−１に含まれる液晶の配向を制御するトランジスタである。トランジスタ１１０−１では、ゲート−ソース間電圧によってドレイン電流が制御される。トランジスタ１１０−１では、ゲートがゲート線１１３に接続され、ドレインが信号線１１５−１に接続され、ソースまたはドレインの他方が液晶素子１７０の第１電極に接続される。液晶素子１７０−１の第２電極は、共通電位線１１７に接続される。容量素子１２０（容量素子１２０−１）の一方の電極は、トランジスタ１１０−１のドレインと接続される。容量素子１２０の他方の電極は、容量配線１１９と接続される。トランジスタ１１０−１は、画素１０３（画素１０３−１）の構成要素である。
【００１７】
トランジスタ１１１は、液晶素子１７０（液晶素子１７０−２）に接続され、液晶素子１７０−２に含まれる液晶の配向を制御するトランジスタである。トランジスタ１１１は、ゲート−ソース間電圧によってドレイン電流が制御される。トランジスタ１１１は、ゲートがゲート線１１３に接続され、ドレインが信号線１１５−２に接続され、ソースまたはドレインの他方が液晶素子１７０−２の第１電極に接続される。液晶素子１７０−２の第２電極は、共通電位線１１７に接続される。容量素子１２０（容量素子１２０−２）の一方の電極は、トランジスタ１１１のドレインと接続される。容量素子１２０−２の他方の電極は、容量配線１１９と接続される。トランジスタ１１１は、画素１０３（画素１０３−２）の構成要素である。
【００１８】
トランジスタ１１０−２は、液晶素子１７０−３に接続され、液晶素子１７０−３に含まれる液晶の配向を制御するトランジスタである。トランジスタ１１０−２は、ゲート−ソース間電圧によってドレイン電流が制御される。トランジスタ１１０−２は、ゲートがゲート線１１３に接続され、ドレインが信号線１１５−３に接続され、ソースまたはドレインの他方が液晶素子１７０−２の第１電極に接続される。液晶素子１７０−３の第２電極は、共通電位線１１７に接続される。容量素子１２０−３の一方の電極は、トランジスタ１１０−２のドレインと接続される。容量素子１２０−３の他方の電極は、容量配線１１９と接続される。トランジスタ１１０−２は、画素１０３（画素１０３−３）の構成要素である。
【００１９】
なお、この例では、トランジスタ１１０−１、トランジスタ１１１、およびトランジスタ１１０−２は、ゲート線１１３に接続されているが、後述するように、異なるゲート線に接続されてもよい。
【００２０】
上述の構成に基づき、駆動回路１０６から送信された映像信号および駆動回路１０７から送信された走査信号（ゲート信号）がそれぞれの画素１０３に入力されることにより表示部１０１において静止画および動画が表示される。
【００２１】
（１−２．画素の構成）
次に、表示装置１０の表示部１０１に設けられた画素１０３−１、画素１０３−２および画素１０３−３の各構成について、図面を用いて説明する。
【００２２】
図３は、図１に示した表示装置１０における表示部１０１の領域１０１ａ上面図である。図４は、画素１０３−１のＡ１−Ａ２間、画素１０３−２のＢ１−Ｂ２間、および画素１０３−３のＣ１−Ｃ２間の断面図である。図３および図４に示すように、表示部１０１は、基板１００、トランジスタ１１０（トランジスタ１１０−１およびトランジスタ１１０−２）、トランジスタ１１１、液晶素子１７０および基板２００を含む。各構成について、以下に詳細に説明する。
【００２３】
（１−２−１．トランジスタの構成）
図３および図４に示すように、トランジスタ１１０のうちトランジスタ１１０−１は、半導体層１４２、絶縁層１４３、ゲート線１１３、絶縁層１４６、絶縁層１５３、絶縁層１５４、ソース・ドレイン電極１４７、および信号線１１５−１を有する。トランジスタ１１０−２は、トランジスタ１１０−１と同様の構成を有するので、説明を省略する。
【００２４】
トランジスタ１１１は、トランジスタ１１０に隣接して配置されている。トランジスタ１１１は、絶縁層１４３、ゲート線１１３、絶縁層１４６、酸化物半導体層１５２、絶縁層１５３、ゲート線１１４、絶縁層１５４、および信号線１１５−２を有する。
【００２５】
図３に示すように、半導体層１４２と、酸化物半導体層１５２とは、平面視において、離隔して設けられている。また、半導体層１４２および酸化物半導体層１５２には、ゲート線１１３およびゲート線１１４が重畳して配置されている。
【００２６】
半導体層１４２（第１半導体層ともいう）は、絶縁層１４１上に設けられる。半導体層１４２は、シリコン材料を含む。具体的には、半導体層１４２は、ポリシリコンを含む。なお、半導体層１４２は、ポリシリコンに限定されず、アモルファスシリコン、微結晶シリコン、または単結晶のシリコンが用いられてもよい。
【００２７】
絶縁層１４３は、ゲート絶縁層として機能する。絶縁層１４３には、高誘電率の材料が用いられる。絶縁層１４３には、窒化シリコン（ＳｉＮx）、酸化シリコン（ＳｉＯx）、酸化窒化シリコン（ＳｉＯxＮy）、窒化アルミニウム（ＡｌＮx）、酸化アルミニウム（ＡｌＯx）、酸化窒化アルミニウム（ＡｌＯxＮy）などが用いられる（ｘ、ｙは任意の整数）。絶縁層１４３は、上記の材料の単層構造又は積層構造であってもよい。なお、酸化物半導体層１５２と接する絶縁層１４３は、酸化シリコン膜などの酸素を含む絶縁層であることが好ましい。
【００２８】
ゲート線１１３（第１ゲート線ともいう）は、絶縁層１４３上に設けられる。トランジスタ１１０において、ゲート線１１３は、半導体層１４２に重畳して配置される。ゲート線１１３には、導電材料として、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）、ビスマス（Ｂｉ）などが用いられる。また、ゲート線１１３には、これらの金属の合金が用いられてもよい。また、ゲート線１１３には、ＩＴＯ（酸化インジウム・スズ）、ＩＧＯ（酸化インジウム・ガリウム）、ＩＺＯ（酸化インジウム・亜鉛）、ＧＺＯ（ガリウムがドーパントとして添加された酸化亜鉛）等の導電性酸化物が用いられてもよい。また、これらの膜が積層されてもよい。
【００２９】
絶縁層１４６は、絶縁層１４３上に設けられる。絶縁層１４６は、ゲート線１１３と酸化物半導体層１５２との間に設けられ、ゲート絶縁層としての機能を有する。絶縁層１４６には、絶縁層１４３と同様の材料が用いられてもよい。
【００３０】
酸化物半導体層１５２（第２半導体層ともいう）は、絶縁層１４６上に設けられる。そのため、トランジスタ１１１は、トランジスタ１１０とは異なる層に半導体層が設けられるということができる。酸化物半導体層１５２は、ゲート線１１３に重畳して配置される。酸化物半導体層１５２には、半導体層１４２とは異なる酸化物半導体材料を含む。具体的には、酸化物半導体層１５２は、インジウムやガリウムなどの第１３族元素を含むことができる。また、酸化物半導体層１５２には、異なる複数の第１３族元素を含有してもよい。酸化物半導体層１５２は、さらに、第１２族元素を含んでいてもよい。例えば、酸化物半導体層１５２には、インジウム、ガリウム、及び亜鉛を含む化合物（ＩＧＺＯ）が用いられる。
【００３１】
また、酸化物半導体層１５２は、その他の元素を含んでもよい。このとき、酸化物半導体層１５２は、第１４族元素であるスズ、第４族元素であるチタンやジルコニウムなどを含んでもよい。
【００３２】
酸化物半導体層１５２のその他の具体例として、ＩｎＯx、ＺｎＯx、ＳｎＯx、Ｉｎ−Ｇａ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ｉｎ−Ａｌ−Ｏ、Ｉｎ−Ｓｎ−Ｏ、Ｉｎ−Ｈｆ−Ｏ、Ｉｎ−Ｚｒ−Ｏ、Ｉｎ−Ｗ−Ｏ、Ｉｎ−Ｙ−Ｏ、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｉｎ−Ａｌ−Ｚｎ−Ｏ、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ、Ｉｎ−Ｇａ−Ｓｎ−Ｏ、Ｉｎ−Ａｌ−Ｓｎ−Ｏ、Ｉｎ−Ｈｆ−Ｓｎ−Ｏ、Ｉｎ−Ｇａ−Ａｌ−Ｚｎ−Ｏ、Ｉｎ−Ｇａ−Ｈｆ−Ｚｎ−Ｏ、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ等の材料が用いられてもよい。酸化物半導体層１５２の結晶性は限定されず、単結晶、多結晶、微結晶、又は非晶質でもよい。
【００３３】
絶縁層１５３は、絶縁層１４６上に設けられる。絶縁層１５３は、ゲート線１１４と酸化物半導体層１５２との間に設けられ、ゲート絶縁層としても機能する。絶縁層１５３は、絶縁層１４３と同様の材料が用いられてもよい。
【００３４】
ゲート線１１４およびソース・ドレイン電極１４７は、半導体層１４２および絶縁層１５３上に設けられる。ゲート線１１４は、ゲート線１１３、半導体層１４２および酸化物半導体層１５２に重畳して配置される。ソース・ドレイン電極１４７は、半導体層１４２と一部において接続される。ゲート線１１４およびソース・ドレイン電極１４７には、抵抗の低い金属材料が用いられる。具体的には、ゲート線１１４およびソース・ドレイン電極１４７には、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）、ビスマス（Ｂｉ）などが用いられる。また、ゲート線１１４およびソース・ドレイン電極１４７には、これらの金属の合金が用いられてもよい。また、ゲート線１１４およびソース・ドレイン電極１４７には、これらの膜が積層されてもよい。
【００３５】
絶縁層１５４は、絶縁層１５３上に設けられる。絶縁層１５４には、絶縁層１４３と同様の材料が用いられてもよいし、有機材料が用いられてもよい。具体的には、絶縁層１５４には、アクリル樹脂、エポキシ樹脂、ポリイミド樹脂などの有機樹脂が用いられてもよい。
【００３６】
信号線１１５−１、信号線１１５−２および信号線１１５−３は、絶縁層１５４上に設けられる。つまり、信号線１１５−１と、信号線１１５−２と、信号線１１５−３とは、同一の層上に設けられているということができる。これにより、表示部を設計する際の自由度を高めることができる。信号線１１５−１および信号線１１５−３は、ソース・ドレイン電極１４７と接続される。信号線１１５−２は、酸化物半導体層１５２と接続される。信号線１１５−１および信号線１１５−２には、ソース・ドレイン電極１４７と同様の材料が用いられてもよい。
【００３７】
上記の構成おいて、トランジスタ１１０においては、半導体層１４２の上側にゲート線１１３およびゲート線１１４が重畳して配置されている。言い換えれば、ゲート線１１３は、半導体層１４２とゲート線１１４との間に配置されている。このとき、トランジスタ１１０では、ゲート線１１４は、半導体層１４２に対して直接電圧を印加しない構成を有する。本実施形態では、トランジスタ１１０は、トップゲート・トップコンタクト構造を有する。
【００３８】
一方、トランジスタ１１１では、酸化物半導体層１５２は、ゲート線１１３と、ゲート線１１４との間に設けられる。このとき、ゲート線１１３は、酸化物半導体層１５２の下側からゲート電圧を印加することができ、ゲート線１１４は、酸化物半導体層１５２の上側から電圧を印加することができる。ゲート線１１３およびゲート線１１４には、同一の電位を与えることができる。本実施形態では、トランジスタ１１１は、デュアルゲート・トップコンタクト構造を有する。
【００３９】
本実施形態の場合、表示部１０１において隣接する画素が有するトランジスタに用いられる半導体層がそれぞれ異なる位置に配置される。これにより、高精細の表示装置を製造する上での半導体層の設計および加工時の制約は、二つ隣の画素が有するトランジスタの半導体層の配置によって決められる（本実施形態の場合、トランジスタ１１０−１に対するトランジスタ１１０−２が相当する）。そのため、表示部においてそれぞれの画素が有するトランジスタの半導体層を加工・形成することが容易となる。したがって、さらに高精細の表示装置を製造しやすくなる。
【００４０】
また、トランジスタ１１０の半導体層１４２にポリシリコンまたは単結晶シリコンを用いた場合、電界効果移動度が高い特長を有する。そのため、表示部１０１の外側に設けられた周辺部１０４の駆動回路１０６および駆動回路１０７には、トランジスタ１１０の半導体層１４２と同一の層の半導体層を有するトランジスタ（第３トランジスタともいう）を配置することが望ましい。第３トランジスタは、高い電界効果移動度を有することができる。これにより、第３トランジスタを含む駆動回路は表示装置の駆動速度を高めることができ、高速表示にも対応することができる。
【００４１】
（１−２−２．表示装置のその他の構成）
次に、表示部１０１におけるその他の各構成について以下に説明する。
【００４２】
基板１００には、ガラス基板又は有機樹脂基板が用いられる。有機樹脂基板としては、例えば、ポリイミドが用いられる。なお、有機樹脂基板は、ポリイミドに限定されず、ポリエチレンテレフタレート、ポリエチレンナフタレート、トリアセチルセルロース、環状オレフィン・コポリマー、シクロオレフィンポリマーが用いられてもよい。基板１００および基板２００の厚さは、適宜設定することができる。例えば、有機樹脂基板の場合、厚さを数マイクロメートルから数十マイクロメートルにするができる。この場合、可撓性を有するシートディスプレイを実現することが可能となる。
【００４３】
絶縁層１４１は、下地膜としての機能を有する。絶縁層１４１は、酸化シリコン、酸化窒化シリコン、窒化シリコンなどが用いられる。絶縁層１４１は、単層であっても、積層であってもよい。上記材料を用いることで、基板１００から不純物、代表的にはアルカリ金属、水、水素等の酸化物半導体層１５２への拡散を抑制することができる。
【００４４】
平坦化層１６０は、絶縁層１５４上に設けられる。平坦化層１６０には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、エポキシ樹脂等の有機材料が用いられる。これらの材料は、溶液塗布法により膜を形成することが可能であり、平坦化効果が高いという特長がある。
【００４５】
共通電極１７１は、平坦化層１６０上に設けられている。共通電極１７１には、透明導電材料が用いられる。この例では、酸化インジウム錫（ＩＴＯ）が用いられる。なお、これに限定されず、酸化亜鉛（ＺｎＯ）、または酸化インジウム亜鉛（ＩＺＯ）などが用いられてもよい。また、図４では、共通電極１７１は、各画素に配置されているが、各画素に跨って設けられてもよい。
【００４６】
また、共通電極１７１上に導電層１７３が設けられてもよい。導電層１７３には、ゲート線１１３およびゲート電極層１４５ｂと同様に抵抗の低い材料が用いられる。具体的には、導電層１７３には、チタン、アルミニウム、チタンの積層膜が用いられる。なお、導電層１７３は、必ずしも設けられなくてもよい。
【００４７】
絶縁層１７２は、共通電極１７１および平坦化層１６０上に設けられる。絶縁層１７２には、酸化シリコン膜又は窒化シリコン膜が用いられる。
【００４８】
画素電極１７５ａおよび画素電極１７５ｂは、絶縁層１７２上に設けられる。画素電極１７５ａおよび画素電極１７５ｂには、共通電極１７１と同様に透明導電材料が用いられる。この例では、酸化インジウム錫（ＩＴＯ）が用いられる。画素電極１７５ａは、開口部を介してソース・ドレイン電極１４７と接続される。画素電極１７５ｂは、開口部を介して酸化物半導体層１５２と接続される。そのため、画素電極１７５ｂは、ソース・ドレイン電極として機能することができる。なお、図示しないが、画素電極１７５ｂは、別の電極を介してソース・ドレイン電極と接続してもよい。なお、画素電極１７５ａおよび画素電極１７５ｂは、図示しないが、平面視において画素ごとに分離され、かつ櫛歯状に設けられている。
【００４９】
遮光層１９２は、基板２００側に設けられる。遮光層１９２は、遮光性する機能を有する。例えば、顔料を分散した樹脂、染料を含む樹脂の他、黒色クロム膜等の無機膜、カーボンブラック、複数の無機酸化物の固溶体を含む複合酸化物等を用いることができる。
【００５０】
カラーフィルタ層１９５は、遮光層１９２の開口部に設けられる。カラーフィルタ層１９５は、液晶素子１７０から透過して出射された光に対して特定の波長帯域の光を透過する機能を有する。例えば、赤色、緑色、または青色の波長帯域の光を透過させることができる。
【００５１】
平坦化層１９０は、カラーフィルタ層１９５および遮光層１９２上に設けられる。平坦化層１９０には、平坦化層１６０と同様の材料が用いられる。
【００５２】
画素電極１７５（画素電極１７５ａまたは画素電極１７５ｂ）と、平坦化層１９０との間には液晶層１８０が設けられる。画素電極１７５（画素電極１７５ａまたは画素電極１７５ｂ）、共通電極１７１および液晶層１８０で構成される本実施形態の液晶素子１７０は、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）液晶素子である。なお、液晶素子はＦＦＳ液晶素子に限定されず、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）型液晶素子でもよいし、ＶＡ（Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）型液晶素子でもよい。
【００５３】
基板２００は、ガラス基板、石英基板、フレキシブル基板（ポリイミド、ポリエチレンテレフタレート、ポリエチレンナフタレート、トリアセチルセルロース、環状オレフィン・コポリマー、シクロオレフィンポリマー、その他の可撓性を有する樹脂基板）を用いることができる。
【００５４】
（１−３．表示装置の製造方法）
次に、表示装置１０の製造方法について、トランジスタ１１０およびトランジスタ１１１を中心に図５乃至図１０を参照して説明する。
【００５５】
まず、図５に示すように、基板１００上に設けられた絶縁層１４１上に半導体層１４２を形成する。半導体層１４２は、ＣＶＤ法、スパッタリング法、蒸着法などにより形成される。この例では、ＣＶＤ法により形成されたシリコン膜が用いられる。半導体層１４２は、熱処理またはレーザ照射により多結晶化され、ポリシリコンとなる。例えば、加熱処理に用いられる温度は、５００℃以上である。半導体層１４２は、フォトリソグラフィ法、およびドライエッチング法またはウェットエッチング法により所望の形状となるように加工される。
【００５６】
次に、図６に示すように、絶縁層１４３およびゲート線１１３を形成する。
【００５７】
絶縁層１４３は、上述した材料を用いてスパッタリング法、熱ＣＶＤ法、又はプラズマＣＶＤ法により形成される。この例では、絶縁層１４３には、ＣＶＤ法により形成された厚さ３０ｎｍ以上３００ｎｍ以下の酸化シリコン膜が用いられる。
【００５８】
ゲート線１１３は、絶縁層１４３上に導電膜を成膜し、フォトリソグラフィ法およびドライエッチング法またはウェットエッチング法により所望の形状となるように加工する。当該導電膜は、スパッタリング法により、上述した材料を用いて、単層構造又は積層構造で形成される。また、ゲート線１１３の膜厚は、１００ｎｍ以上１０００ｎｍ以下とすることが好ましい。この例では、ゲート線１１３として、モリブデンとタングステンの合金膜が用いられる。
【００５９】
次に、図７に示すように、絶縁層１４６および酸化物半導体層１５２を形成する。絶縁層１４６は、酸化珪素膜、窒化珪素膜またはその積層膜が用いられる。絶縁層１４６の膜厚は５０ｎｍ以上６００ｎｍ以下である。
【００６０】
酸化物半導体層１５２は、絶縁層１４３上に、スパッタリング法を用いて形成され、フォトリソグラフィ法およびドライエッチング法により所望の形状となるように加工される。酸化物半導体層１５２の膜厚は、３０ｎｍ以上２００ｎｍ以下である。
【００６１】
酸化物半導体層１５２に対応する酸化物半導体膜をスパッタリング法により成膜する際に、酸化物半導体ターゲットに印加する電源は、直流電流（ＤＣ）でも交流電源（ＡＣ）でもよく、酸化物半導体ターゲットの形状や組成などによって決定することができる。酸化物半導体ターゲットとしては、例えば、ＩｎＧａＺｎＯであれば、Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４（Ｉｎ2Ｏ3：Ｇａ2Ｏ3：ＺｎＯ＝１：１：２）などを使用することができる。また、組成比は、トランジスタの特性などの目的に応じて決定することができる。
【００６２】
また、酸化物半導体膜を成膜する際に、酸素ガス、酸素及び希ガスの混合ガス、又は希ガスを用いてもよい。酸化物半導体膜を成膜するためのスパッタリングガスとして、この例では、酸素及び希ガスの混合ガス雰囲気で行うことが好ましく、希ガスに対する酸素ガス流量比が５％以上であることがより好ましい。酸素ガス流量比を５％以上にすることにより、酸化物半導体膜に酸素が添加されやすくなるため好ましい。
【００６３】
また、酸化物半導体層１５２を形成した後に加熱処理を行ってもよい。加熱処理は、窒素、乾燥空気、又は大気の存在下で、大気圧又は低圧（真空）で行うことができる。加熱処理は、３２５℃以上４５０℃以下、好ましくは３５０℃以上４００℃以下で行うことが望ましい。また、加熱時間は、例えば、１５分以上１２時間以下、好ましくは３０分以上２時間以下で行うことが望ましい。加熱処理により、酸化物半導体層１５２のダメージが生じた領域（バックチャネル領域）または酸化物半導体層１５２の内部に存在する酸素欠損に酸素を補填することができる。これにより、酸化物半導体層１５２に含まれる酸素欠損を低減することができ、結晶欠陥が少なく、結晶性が高い酸化物半導体層１５２が得られる。また、加熱処理により、酸化物半導体層１５２の水素濃度を低減することができる。さらに、加熱処理により、絶縁層１４３および絶縁層１４６内に含まれる欠陥準位密度が低減される。これにより、酸化物半導体層１５２を有するトランジスタ１１１の信頼性を、半導体層１４２を有するトランジスタ１１０と同様の信頼性を有するように向上させることができる。
【００６４】
次に、図８に示すように、絶縁層１５３、ゲート線１１４およびソース・ドレイン電極１４７を形成する。絶縁層１５３は、絶縁層１４６と同様の材料、方法および膜厚により形成される。
【００６５】
ソース・ドレイン電極１４７およびゲート線１１４は、半導体層１４２に重畳するように絶縁層１４３、絶縁層１４６および絶縁層１５３に開口部を設けた後、半導体層１４２および絶縁層１５３上に、ソース・ドレイン電極１４７およびゲート線１１４となる導電膜を形成する。当該導電膜は、上述の材料を用いてスパッタリング法により形成される。なお、当該導電膜は、スパッタリング法に限定されず、ＣＶＤ法や印刷法により形成してもよい。ソース・ドレイン電極１４７の膜厚は、１００ｎｍ以上１０００ｎｍ以下であることが好ましい。この例では、ソース・ドレイン電極１４７としてチタン、アルミニウム、チタンがスパッタリング法により成膜され、フォトリソグラフィ法およびドライエッチング法により、所望の形状に加工される。
【００６６】
次に、図９に示すように、絶縁層１５４および信号線１１５−１、信号線１１５−２、および信号線１１５−３を形成する。絶縁層１５４は、絶縁層１４３と同様の材料、方法および膜厚により形成される。
【００６７】
信号線１１５−１は、ソース・ドレイン電極１４７に重畳するように絶縁層１５４に開口部を設けた後、ソース・ドレイン電極１４７および絶縁層１５４上に形成される。信号線１１５−２は、ソース・ドレイン電極１４７と同様の材料、方法および膜厚により形成され、フォトリソグラフィ法およびドライエッチング法により、所望の形状に加工される。
【００６８】
次に、図１０に示すように、平坦化層１６０、共通電極１７１、導電層１７３、絶縁層１７２、画素電極１７５ａおよび画素電極１７５ｂを形成する。絶縁層１５４および絶縁層１７２は、絶縁層１４３と同様の材料、方法および膜厚により形成される。
【００６９】
平坦化層１６０は、絶縁層１５４および信号線１１５−１上に上述した材料を用いて塗布法または印刷法により形成される。
【００７０】
共通電極１７１は、上述した材料を用いて、スパッタリング法により形成され、フォトリソグラフィ法およびドライエッチング法により、所望の形状に加工される。また、共通電極１７１上には、抵抗を下げるために、導電層１７３を適宜形成してもよい。導電層１７３には、アルミニウムなどの抵抗の低い材料をスパッタリング法により形成することができる。導電層１７３は、ソース・ドレイン電極１４７および信号線１１５と重畳するようにフォトリソグラフィ法およびドライエッチング法により加工・形成される。
【００７１】
画素電極１７５ａは、ソース・ドレイン電極１４７に重畳するように、絶縁層１７２、平坦化層１６０、および絶縁層１５４に開口部を設けた後、ソース・ドレイン電極１４７および絶縁層１７２上に形成される。画素電極１７５ｂは、酸化物半導体層１５２と重畳するように、絶縁層１７２、平坦化層１６０、絶縁層１５４、および絶縁層１５３に開口部を設けた後、酸化物半導体層１５２および絶縁層１７２上に形成される。画素電極１７５ａおよび画素電極１７５ｂは、共通電極１７１と同様の材料および方法により形成され、フォトリソグラフィ法およびドライエッチング法により、所望の形状に加工される。
【００７２】
その他、液晶層１８０、平坦化層１９０、遮光層１９２およびカラーフィルタ層１９５は、一般的な方法により形成することができるので、説明を省略する。以上の方法により、表示装置１０を製造することができる。
【００７３】
本実施形態では、トランジスタ１１０およびトランジスタ１１１はそれぞれ半導体層の形成時に加えられる温度が異なる。トランジスタ１１０の半導体層１４２は、トランジスタ１１１の酸化物半導体層１５２よりも高い温度での処理を要する。一方、トランジスタ１１１の酸化物半導体層１５２は、半導体層１４２よりも上に配置されるとともに、半導体層１４２よりも低い温度で形成されるため、トランジスタ１１１形成時の熱によってトランジスタ１１０は影響をうけない（または影響が小さい）。したがって、表示装置を製造するときのプロセス温度の制約が抑えられる。また、隣接するトランジスタの半導体層を異なる層に形成することにより、隣接するトランジスタ間の距離（例えば半導体層）を近づけた場合においても加工の制約が抑えられる。例えば、i線ステッパを適用した場合の露光限界は１．５μｍであるが、本構成は異なる層に形成するため、この制約をうけない。これにより、一般的な製造装置を用いても加工しやすい特長を有する。以上より、本実施形態を用いることにより、高精細の表示装置を製造しやすくなる。
【００７４】
＜第２実施形態＞
第１実施形態において、トランジスタ１１０がシリコン材料を含む半導体層１４２を含み、トランジスタ１１１が酸化物半導体材料を含む酸化物半導体層１５２を含む例を示したが、これに限定されない。本実施形態では、第１実施形態の表示装置と半導体層に用いられる材料が異なる表示装置について説明する。
【００７５】
（表示部１０１Ａの構成）
図１１は、表示部１０１Ａの断面図である。図１１は図４と同様の断面図である。図１１に示すように、表示部１０１は、基板１００、トランジスタ１１１Ａ、液晶素子１７０、遮光層１９２および基板２００に加えて、トランジスタ１１２（トランジスタ１１２−１およびトランジスタ１１２−２）、中間層１４４、絶縁層１６３、絶縁層１６４を含む。中間層１４４は、金属材料、絶縁材料に限定されず、配線基板などを含んでもよい。
【００７６】
トランジスタ１１１Ａは、絶縁層１４３、ゲート線１１３、絶縁層１４６、酸化物半導体層１５２、絶縁層１５３、ゲート線１１４、絶縁層１５４、絶縁層１６３、絶縁層１６４および信号線１１５Ａ−２を有する。
【００７７】
トランジスタ１１２は、絶縁層１４３、ゲート線１１３、絶縁層１４６、絶縁層１５３、ゲート線１１４、絶縁層１５４、酸化物半導体層１６２、絶縁層１６３、ゲート線１１６、絶縁層１６４および信号線１１５Ａ−１を有する。
【００７８】
酸化物半導体層１６２は、絶縁層１５４上に設けられる。酸化物半導体層１６２は、酸化物半導体層１５２と同様の材料および方法により形成される。
【００７９】
絶縁層１６３は、絶縁層１５４および酸化物半導体層１６２上に設けられる。絶縁層１６３は、絶縁層１４３と同様の材料および方法により形成される。
【００８０】
信号線１１５Ａ−１は、トランジスタ１１２において、酸化物半導体層１６２と絶縁層１６３および絶縁層１６４に設けられた開口部において酸化物半導体層１６２と接続される。信号線１１５Ａ−２は、トランジスタ１１１において、絶縁層１５３、絶縁層１５４、絶縁層１６３および絶縁層１６４に設けられた開口部において酸化物半導体層１５２と接続される。信号線１１５Ａ−１および信号線１１５Ａ−２は、いずれも絶縁層１６４上に設けられるため、同一層上に設けられるということができる。信号線１１５Ａ−１および信号線１１５Ａ−２が同一層上に設けられることは、回路設計がしやすい特長を有する。
【００８１】
上記の構成おいて、トランジスタ１１２においては、酸化物半導体層１６２の下側にゲート線１１３およびゲート線１１４が配置され、酸化物半導体層１６２の上側にゲート線１１６が設けられている。このとき、トランジスタ１１２では、ゲート線１１４およびゲート線１１６は、酸化物半導体層１６２に対して上側または下側から電圧を印加できるのに対して、ゲート線１１３は、酸化物半導体層１６２に対して直接電圧を印加しない構成を有している。すなわち、ゲート線１１４およびゲート線１１６がトランジスタ１１２のゲートとして機能する。
【００８２】
一方、トランジスタ１１１では、酸化物半導体層１５２は、ゲート線１１３と、ゲート線１１４との間に設けられる。このとき、ゲート線１１３は、酸化物半導体層１５２の下側からゲート電圧を印加することができ、ゲート線１１４は、酸化物半導体層１５２の上側から電圧を印加することができる。すなわち、ゲート線１１３およびゲート線１１４がトランジスタ１１２のゲートとして機能する。
【００８３】
本実施形態では、隣接するトランジスタの半導体層が異なる層に配置されるとともに、それぞれ酸化物半導体材料を含む。これにより、トランジスタ間の距離（例えば半導体層）を近づけた場合において加工の制約が抑えられる。したがって、本実施形態を用いることにより、高精細の表示装置を製造しやすくなる。また、共に酸化物半導体層を用いることにより、画素電極とのコンタクト部で遮光されず、開口率が向上する。
【００８４】
＜第３実施形態＞
第１実施形態において、半導体層１４２と、酸化物半導体層１５２とが、平面視において離隔して設けられている例を示したが、これに限定されない。本実施形態では、第１実施形態の表示装置と半導体層の配置が異なる表示装置について説明する。
【００８５】
図１２は、表示部１０１Ｂの領域１０１Ｂａ上面図である。表示部１０１Ｂおよび領域１０１Ｂａは、第１実施形態の表示部１０１、領域１０１ａにそれぞれ対応する。図１２に示すように、トランジスタ１１０Ｂ−１の半導体層１４２Ｂと、トランジスタ１１１Ｂの酸化物半導体層１５２Ｂとは、一部（この例では、領域１４２Ｂａ）において重畳して配置されてもよい。これにより、設計の自由度がさらに高まり、高精細の表示装置を提供しやすくなる。
【実施例１】
【００８６】
本実施例では、本発明の一実施形態に係るトランジスタ１１０およびトランジスタ１１１を基板上に作製し、Ｉｄ−Ｖｇ特性を評価した結果について説明する。図１３は、Ｉｄ−Ｖｇ特性を評価するために作製したトランジスタ３１０およびトランジスタ３１１の断面図である。トランジスタ３１０およびトランジスタ３１１の作製方法を以下に示す。
【００８７】
まず、ガラス基板上に酸化シリコンの絶縁層３４１を形成し、その上に半導体層３４２として膜厚５０ｎｍのアモルファスシリコン膜を成膜し、６００℃で加熱処理を行い多結晶化させ、パターンニング法およびドライエッチング法を用いて加工した。
【００８８】
次に、半導体層３４２上に絶縁層３４３としてプラズマＣＶＤ法により膜厚１００ｎｍの酸化シリコン膜を３５０℃で成膜した。
【００８９】
次に、絶縁層３４６上にゲート線１１３に相当するゲート電極３４５として、ＤＣスパッタリング法により膜厚２００ｎｍのモリブデンおよびタングステンの合金膜（ＭｏＷ）を成膜し、パターンニング法およびドライエッチング法を用いて加工した。
【００９０】
次に、ゲート電極３４５上に、絶縁層３４６を形成した。絶縁層３４６として、プラズマＣＶＤ法により、膜厚１５０ｎｍの窒化シリコン膜と膜厚１００ｎｍの酸化シリコン膜の積層膜を３５０℃で成膜した。
【００９１】
次に、絶縁層３４３上に、ゲート電極３４５と重畳するように、酸化物半導体層３５２を形成した。酸化物半導体層３５２として、ＡＣスパッタリング法により、膜厚７５ｎｍのＩＧＺＯ膜を４００℃で成膜し、パターニング法およびドライエッチング法を用いて加工した。
【００９２】
次に、絶縁層３４６および酸化物半導体層３５２上に、絶縁層３５３としてプラズマＣＶＤ法により、膜厚２００ｎｍの酸化シリコン膜の積層膜を３５０℃で成膜した。
【００９３】
次に、絶縁層３５３上に開口部を形成後、ソース・ドレイン電極３４７およびゲート線１１４に相当するゲート電極３１４を形成した。ソース・ドレイン電極３４７およびゲート線１１４として、スパッタリング法により、膜厚５０ｎｍのチタン（Ｔｉ）、膜厚２００ｎｍのアルミニウム（Ａｌ）、膜厚５０ｎｍのチタン（Ｔｉ）を積層成膜し、パターニング法およびドライエッチング法によりを一括で加工した。
【００９４】
次に、ソース・ドレイン電極３４７上に、絶縁層３５４を形成した。絶縁層３５４として、プラズマＣＶＤ法により、膜厚３００ｎｍの酸化シリコン膜を３５０℃で成膜した。
【００９５】
次に、絶縁層３５４上に開口部を形成後、信号線１１５に相当するソース・ドレイン電極３１５を形成した。ソース・ドレイン電極３１５として、スパッタリング法により、膜厚５０ｎｍのチタン（Ｔｉ）、膜厚２００ｎｍのアルミニウム（Ａｌ）、膜厚５０ｎｍのチタン（Ｔｉ）を積層成膜し、パターニング法およびドライエッチング法によりを一括で加工した。以上により、トランジスタ３１０およびトランジスタ３１１を作製した。
【００９６】
本実施例では、作製された３２個のトランジスタ３１０および８４個のトランジスタ３１１のＩｄ−Ｖｇ特性を評価した。トランジスタ３１０のＩｄ−Ｖｇ特性の測定では、トランジスタ３１０のゲート電極３４５に印加する電圧（Ｖｇ）を−２Ｖから＋８Ｖまで０．１Ｖステップで印加した。また、ソース・ドレイン電極３４７およびソース・ドレイン電極３１５−１のうちソース電極に印加する電圧（Ｖｓ）を０Ｖとし、ドレイン電極に印加する電圧（Ｖｄ）を０．１Ｖ及び１０Ｖとした。トランジスタ３１０のＩｄ−Ｖｇ特性の測定は、室温で行った。トランジスタ３１１のＩｄ−Ｖｇ特性の測定では、トランジスタ３１１のゲート電極３４５に印加する電圧（Ｖｇ）を、−１５Ｖから＋１５Ｖまで０．１Ｖステップで印加した。また、ソース・ドレイン電極３１５−２のうちソース電極に印加する電圧（Ｖｓ）を０Ｖとし、ドレイン電極に印加する電圧（Ｖｄ）を０．１Ｖ及び１０Ｖとした。トランジスタ３１１のＩｄ−Ｖｇ特性の測定は、室温で行った。
【００９７】
図１４は、３２個のトランジスタ３１０のＩｄ−Ｖｇ特性評価結果である。図１５は、８４個のトランジスタ３１１のＩｄ−Ｖｇ特性評価結果である。表１は、３２個のトランジスタ３１０のＩｄ−Ｖｇ特性評価結果として、閾値電圧（Ｖｔｈ）をまとめたものである。表２は、８４個のトランジスタ３１１のＩｄ−Ｖｇ特性評価結果として、閾値電圧（Ｖｔｈ）をまとめたものである。閾値電圧（Ｖｔｈ）とは、ＭＯＳＦＥＴにおけるドレイン電流を流すために必要なゲート電圧をいう。
【表１】
2020167326.tif 000003
【表２】
2020167326.tif 000004
【００９８】
図１４および表１に示すように、トランジスタ３１０の閾値電圧（Ｖｔｈ（Ｖ））の平均値（Ａｖｅｒａｇｅ）、３σ、最大値（Ｍｉｘ）および最小値（Ｍｉｎ）は、それぞれ０．８１Ｖ、０．３７Ｖ、１．０８Ｖ、０．５１Ｖであった。
【００９９】
図１５および表２に示すように、トランジスタ３１１の閾値電圧（Ｖｔｈ（Ｖ））の平均値（Ａｖｅｒａｇｅ）、３σ、最大値（Ｍｉｘ）および最小値（Ｍｉｎ）は、それぞれ０．７０Ｖ、０．２６Ｖ、０．８８Ｖ、０．５０Ｖであった。
【０１００】
したがって、本実施例のトランジスタ３１０およびトランジスタ３１１の特性は、ほぼ同等の数値を示し、特性ばらつきも少なく、安定した特性を示すことが分かった。
【０１０１】
以上より、本発明の一実施形態のトランジスタを組み合わせ用いることにより、高精細の表示装置を提供することできる。
【０１０２】
なお、本発明の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
【符号の説明】
【０１０３】
１０・・・表示装置，３０・・・画素回路，１００・・・基板，１０１・・・表示部，１０３・・・画素，１０４・・・周辺部，１０６・・・駆動回路，１０７・・・駆動回路，１０８・・・フレキシブルプリント基板，１０９・・・端子部，１１０・・・トランジスタ，１１１・・・トランジスタ，１１２・・・トランジスタ，１１３・・・ゲート線，１１４・・・ゲート線，１１５・・・信号線，１１６・・・ゲート線，１１７・・・共通電位線，１１９・・・容量配線，１２０・・・容量素子，１４１・・・絶縁層，１４２・・・半導体層，１４３・・・絶縁層，１４４・・・中間層，１４５・・・絶縁層，１４６・・・絶縁層，１４７・・・ソース・ドレイン電極，１４９・・・絶縁層，１５２・・・酸化物半導体層，１５３・・・絶縁層，１５４・・・絶縁層，１６０・・・平坦化層，１６２・・・酸化物半導体層，１６３・・・絶縁層，１６４・・・絶縁層，１７０・・・液晶素子，１７１・・・共通電極，１７２・・・絶縁層，１７３・・・導電層，１７５・・・画素電極，１８０・・・液晶層，１９０・・・平坦化層，１９２・・・遮光層，１９５・・・カラーフィルタ層，２００・・・基板，３１０・・・トランジスタ，３１１・・・トランジスタ，３１４・・・ゲート電極，３１５・・・ソース・ドレイン電極，３４１・・・絶縁層，３４２・・・半導体層，３４３・・・絶縁層，３４５・・・ゲート電極，３４６・・・絶縁層，３４７・・・ソース・ドレイン電極，３５２・・・酸化物半導体層，３５３・・・絶縁層，３５４・・・絶縁層
【図１】
2020167326.tif 000005
【図２】
2020167326.tif 000006
【図３】
2020167326.tif 000007
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2020167326.tif 000012
【図９】
2020167326.tif 000013
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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