(57)【要約】【課題】記憶素子の側面だけでなく、接合面側の端面からの水素の侵入も防御できるようにした固体撮像装置、電子機器及び固体撮像装置の製造方法を提供する。【解決手段】固体撮像装置は、第１の基板と、第１の基板に形成された、光電変換により生じた電荷の量に応じた画素信号を出力する複数の画素が２次元格子状に配列された画素領域とを有する第１の構造体と、第１の構造体と積層されていると共に、第２の基板と、第２の基板に形成されたロジック回路及び不揮発性メモリとを有する第２の構造体と、を備え、不揮発性メモリを構成する記憶素子の第１の構造体と対向する側の端面には、水素の侵入を阻害する特性を有する第１の防御膜が形成されており、記憶素子の側面には、水素の侵入を阻害する特性を有する第２の防御膜が形成されている。【選択図】図４
2020150177.tif 000002
【特許請求の範囲】
【請求項１】
第１の基板と、該第１の基板に形成された、光電変換により生じた電荷の量に応じた画素信号を出力する複数の画素が２次元格子状に配列された画素領域とを有する第１の構造体と、
前記第１の構造体と積層されていると共に、第２の基板と、該第２の基板に形成されたロジック回路及び不揮発性メモリとを有する第２の構造体と、を備え、
前記不揮発性メモリを構成する記憶素子の前記第１の構造体と対向する側の端面には、水素の侵入を阻害する特性を有する第１の防御膜が形成されており、
前記記憶素子の側面には、水素の侵入を阻害する特性を有する第２の防御膜が形成されている、
固体撮像装置。
【請求項２】
前記不揮発性メモリは、前記記憶素子としての磁気トンネル接合素子と、選択トランジスタと、該選択トランジスタの拡散領域の一方と前記磁気トンネル接合素子とを接続する電極部とを有する磁気抵抗変化メモリである、
請求項１に記載の固体撮像装置。
【請求項３】
前記第１の防御膜は、水素を吸蔵する機能を有した金属を含んで構成された金属膜であり、前記磁気トンネル接合素子の前記端面を形成する電極部上に形成されている、
請求項２に記載の固体撮像装置。
【請求項４】
前記第１の防御膜は、水素を吸蔵する機能を有した金属として、チタン、マグネシウム、ニッケル、パラジウム、バナジウム、マンガン、ジルコニウム、イリジウムのうちいずれか１種類又は複数種類を含んで構成された金属膜である、
請求項３に記載の固体撮像装置。
【請求項５】
前記第１の防御膜は、平面視で前記端面の全体を内側に含み且つ隣接する他の素子と短絡しない範囲で前記端面を包囲するように形成されている、
請求項１に記載の固体撮像装置。
【請求項６】
前記第２の防御膜は、水素を吸蔵する機能を有した金属を含んで構成された金属膜であり、前記磁気トンネル接合素子の側面に絶縁膜を介して形成されている、
請求項２に記載の固体撮像装置。
【請求項７】
前記第２の防御膜は、水素を吸蔵する機能を有した金属として、チタン、マグネシウム、ニッケル、パラジウム、バナジウム、マンガン、ジルコニウム、イリジウムのうちいずれか１種類又は複数種類を含んで構成された金属膜である、
請求項６に記載の固体撮像装置。
【請求項８】
前記第１の構造体は、その一方の面側である第１の主面側に前記画素領域を構成する複数のトランジスタと第１の配線層とが形成されていると共に、これらの上層に接合用の層間絶縁膜が形成されており、
前記第２の構造体は、その一方の面側である第２の主面側に前記ロジック回路及び前記不揮発性メモリと第２の配線層とが形成されていると共に、これらの上層に接合用の層間絶縁膜が形成されており、
前記第１の構造体及び前記第２の構造体は、前記第１の主面側と前記第２の主面側とにそれぞれ形成された前記層間絶縁膜同士の接合により積層されている、
請求項１に記載の固体撮像装置。
【請求項９】
前記層間絶縁膜同士が樹脂材料を含んで構成された接着剤を介して接合されている、
請求項８に記載の固体撮像装置。
【請求項１０】
前記接着剤は、BCB（Benzocyclobutene）樹脂、Polyimide樹脂、Benzoxazole樹脂、Polyarylene樹脂のうち少なくとも１種を含んで構成されている、
請求項９に記載の固体撮像装置。
【請求項１１】
前記第１の構造体の前記第１の配線層と、前記第２の構造体の前記第２の配線層とは、シリコン貫通電極を介して電気的に接続されている、
請求項８に記載の固体撮像装置。
【請求項１２】
前記第１の構造体の前記第１の配線層よりも前記第２の構造体側と、前記第２の構造体の前記第２の配線層よりも前記第１の構造体側との少なくとも一方には、層間絶縁膜として酸化膜のみが形成されている、
請求項８に記載の固体撮像装置。
【請求項１３】
前記第１の構造体及び前記第２の構造体のそれぞれの前記層間絶縁膜の接合面部分における互いに対向する位置に複数の金属電極が設けられており、
前記第１の構造体及び前記第２の構造体の間で対向する各前記金属電極同士が直接接合されていると共に、前記層間絶縁膜同士が接着剤を介して接合されている、
請求項８に記載の固体撮像装置。
【請求項１４】
複数の前記金属電極は、前記第１の構造体と前記第２の構造体とを電気的に接続するための接続用の金属電極と、金属電極パッドのみから構成されるダミーの金属電極とを含む、
請求項１３に記載の固体撮像装置。
【請求項１５】
前記第１の構造体及び前記第２の構造体の間で対向する前記金属電極のいずれか一方又は双方の先端部が凸形状となっている、
請求項１３に記載の固体撮像装置。
【請求項１６】
前記第１の構造体の前記第１の配線層よりも前記第２の構造体側と、前記第２の構造体の前記第２の配線層よりも前記第１の構造体側との少なくとも一方には、前記層間絶縁膜として酸化膜のみが形成されている、
請求項１３に記載の固体撮像装置。
【請求項１７】
前記接着剤は、BCB（Benzocyclobutene）樹脂、Polyimide樹脂、Benzoxazole樹脂、Polyarylene樹脂のうち少なくとも１種を含んで構成されている、
請求項１３に記載の固体撮像装置。
【請求項１８】
前記第１の構造体及び前記第２の構造体のそれぞれの前記層間絶縁膜の接合面部分における互いに対向する位置に複数の金属電極が設けられており、
前記第１の構造体及び前記第２の構造体の間で対向する各前記金属電極同士が直接接合されていると共に、前記層間絶縁膜同士が直接接合されている、
請求項８に記載の固体撮像装置。
【請求項１９】
第１の基板に複数の画素が２次元格子状に配列された画素領域を形成して第１の構造体を構成する工程と、
第２の基板にロジック回路と不揮発性メモリとを形成して第２の構造体を構成する工程と、
前記第１の構造体と前記第２の構造体とを積層する工程と、を含み、
前記第２の構造体を構成する工程においては、前記不揮発性メモリを構成する記憶素子の前記第１の構造体と対向する側の端面に水素の侵入を阻害する特性を有する第１の防御膜を形成し、前記記憶素子の側面に水素の侵入を阻害する特性を有する第２の防御膜を形成する、
固体撮像装置の製造方法。
【請求項２０】
第１の基板と、該第１の基板に形成された、光電変換により生じた電荷の量に応じた画素信号を出力する複数の画素が２次元格子状に配列された画素領域とを有する第１の構造体と、
前記第１の構造体と積層されていると共に、第２の基板と、該第２の基板に形成されたロジック回路及び不揮発性メモリとを有する第２の構造体と、を備え、
前記不揮発性メモリを構成する記憶素子の前記第１の構造体と対向する側の端面には、水素の侵入を阻害する特性を有する第１の防御膜が形成されており、
前記記憶素子の側面には、水素の侵入を阻害する特性を有する第２の防御膜が形成されている、
固体撮像装置を備えた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像装置及びその製造方法、並びに電子機器に関する。
【背景技術】
【０００２】
近年、２以上の半導体基板を接合して積層することにより、１つのシステムを構成する３次元積層集積回路が研究されている。
例えば、固体撮像装置では、メモリ機能の向上を目的として、画素領域（画素アレイ）の形成された基板と、固体撮像装置の動作に関連する信号処理を行うロジック回路と不揮発性メモリとが混在して形成された基板とを積層してなる３次元積層集積回路が研究されている（例えば、特許文献１を参照）。
【０００３】
また、近年、不揮発性メモリとしては、磁気抵抗変化メモリ(ＭＲＡＭ：Magneto-resistive RAM)、強誘電体メモリ(ＦｅＲＡＭ：Ferroelectric RAM)、相変化メモリ(ＰＲＡＭ：Phase-change RAM)、抵抗変化メモリ(ＲｅＲＡＭ：Resistive RAM)などが注目されている。
【０００４】
特に磁気抵抗変化メモリは、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）素子のトンネル磁気抵抗効果を利用したメモリであり、ＳＴＴ（Spin Transfer Torque）書込み方式を採用したＳＴＴ−ＭＲＡＭは、高密度化、低消費電力化及び低リーク化に有利とされている。そのため、大量の画素データを取り扱う固体撮像装置への適用が考えられている。
【０００５】
しかし、不揮発性メモリを構成するＭＴＪ素子等の記憶素子は、ＢＥＯＬ（Back End Of Line）工程、接合工程、接合工程より後の工程において、積層型の固体撮像装置を構成する層間絶縁膜から発生する活性化した水素等の影響を受けて、特性が劣化するという問題を抱えている。
【０００６】
これに対して、活性化した水素等から記憶素子を保護するために、記憶素子の側壁を絶縁性を有する保護膜で保護する構造が開示されている（例えば、特許文献２を参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１５−６５４０７号公報
【特許文献２】特開２０１２−５９８０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、接合領域の近傍に水素含有率の高い酸化膜と耐湿性に優れた窒化膜とが隣接して積層された層間絶縁膜を有する積層型の構成では、接合工程において３５０°Ｃ〜４００°Ｃでの高温処理を行った場合に高温スチームクロスリンク現象が発生する。この高温スチームクロスリンク現象によって、活性化した水素が発生する。この活性化した水素は、アルミニウム、銅、タングステンなどの金属も通過するため、上記従来技術のように側壁の保護だけでは水素の記憶素子への侵入を防ぐには不十分である。
【０００９】
本開示はこのような事情に鑑みてなされたもので、記憶素子の側面だけでなく、接合面側の端面からの水素の侵入も防御できるようにした固体撮像装置、電子機器及び固体撮像装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本開示の第１の態様は、第１の基板と、該第１の基板に形成された、光電変換により生じた電荷の量に応じた画素信号を出力する複数の画素が２次元格子状に配列された画素領域とを有する第１の構造体と、前記第１の構造体と積層されていると共に、第２の基板と、該第２の基板に形成されたロジック回路及び不揮発性メモリとを有する第２の構造体と、を備え、前記不揮発性メモリを構成する記憶素子の前記第１の構造体と対向する側の端面には、水素の侵入を阻害する特性を有する第１の防御膜が形成されており、前記記憶素子の側面には、水素の侵入を阻害する特性を有する第２の防御膜が形成されている、固体撮像装置又はこの固体撮像装置を備えた電子機器である。
【００１１】
また、本技術の第２の態様は、第１の基板に複数の画素が２次元格子状に配列された画素領域を形成して第１の構造体を構成する工程と、第２の基板にロジック回路と不揮発性メモリとを形成して第２の構造体を構成する工程と、前記第１の構造体と前記第２の構造体とを積層する工程と、を含み、前記第２の構造体を構成する工程においては、前記不揮発性メモリを構成する記憶素子の前記第１の構造体と対向する側の端面に水素の侵入を阻害する特性を有する第１の防御膜を形成し、前記記憶素子の側面に水素の侵入を阻害する特性を有する第２の防御膜を形成する、固体撮像装置の製造方法である。
【００１２】
本開示の固体撮像装置及び電子機器によれば、記憶素子の接合面側の端面に設けられた第１の防御膜及び記憶素子の側面に設けられた第２の防御膜によって、水素などの記憶素子に悪影響を与える原子及び分子の側面からの侵入に加えて接合面側の端面からの侵入も防ぐことが可能である。
【図面の簡単な説明】
【００１３】
【図１】本開示の実施形態に係る固体撮像装置の構成例を示す図である。
【図２】本開示の実施形態に係る固体撮像装置の構成例を示す模式図である。
【図３】本開示の実施形態に係る固体撮像装置の構成例を示す断面図である。
【図４】図３のＡ部の要部を拡大した図である。
【図５】高温スチームクロスリンク現象を説明するための図である。
【図６】第１実施形態に係るＭＴＪ素子の構成を示す断面図である。
【図７Ａ】本開示の第１実施形態に係るロジック・メモリチップのメモリ部の製造方法を工程順に示す断面図である。
【図７Ｂ】第１実施形態に係るロジック・メモリチップのメモリ部の製造方法を工程順に示す断面図である。
【図７Ｃ】第１実施形態に係るロジック・メモリチップのメモリ部の製造方法を工程順に示す断面図である。
【図７Ｄ】第１実施形態に係るロジック・メモリチップのメモリ部の製造方法を工程順に示す断面図である。
【図７Ｅ】第１実施形態に係るロジック・メモリチップのメモリ部の製造方法を工程順に示す断面図である。
【図７Ｆ】第１実施形態に係るロジック・メモリチップのメモリ部の製造方法を工程順に示す断面図である。
【図８Ａ】従来のメモリ部の構成例を示す断面図である。
【図８Ｂ】図８Ａの従来のメモリ部において導電ビアのあわせずれが発生した例を示す断面図である。
【図９】第１実施形態に係るメモリ部において導電ビアのあわせずれが発生した例を示す断面図である。
【図１０Ａ】第１実施形態の変形例１に係るメモリ部の構成例を示す断面図である。
【図１０Ｂ】第１実施形態の変形例２に係るメモリ部の構成例を示す断面図である。
【図１１Ａ】本開示の第２実施形態に係るロジック・メモリチップのメモリ部の製造方法を工程順に示す断面図である。
【図１１Ｂ】第２実施形態に係るロジック・メモリチップのメモリ部の製造方法を工程順に示す断面図である。
【図１１Ｃ】第２実施形態に係るロジック・メモリチップのメモリ部の製造方法を工程順に示す断面図である。
【図１１Ｄ】第２実施形態に係るロジック・メモリチップのメモリ部の製造方法を工程順に示す断面図である。
【図１１Ｅ】第２実施形態に係るロジック・メモリチップのメモリ部の製造方法を工程順に示す断面図である。
【図１２】第２実施形態に係るメモリ部において導電ビアのあわせずれが発生した例を示す断面図である。
【図１３Ａ】本開示の第３実施形態に係る固体撮像装置の構成例を示す断面図である。
【図１３Ｂ】本開示の第３実施形態に係る固体撮像装置の製造方法を工程順に示す断面図である。
【図１３Ｃ】第３実施形態に係る固体撮像装置の製造方法を工程順に示す断面図である。
【図１３Ｄ】第３実施形態に係る固体撮像装置の製造方法を工程順に示す断面図である。
【図１４】第３実施形態に係る固体撮像装置のツインコンタクト型のＴＳＶにてチップ間の電気的接続を行った場合の構成例を示す断面図である。
【図１５】第３実施形態の変形例１に係る固体撮像装置の構成例を示す断面図である。
【図１６Ａ】本開示の第４実施形態に係る固体撮像装置の構成例を示す断面図である。
【図１６Ｂ】本開示の第４実施形態に係る固体撮像装置の製造方法を工程順に示す断面図である。
【図１６Ｃ】第４実施形態に係る固体撮像装置の製造方法を工程順に示す断面図である。
【図１６Ｄ】第４実施形態に係る固体撮像装置の製造方法を工程順に示す断面図である。
【図１７】第４実施形態に係る金属電極パッドの構成例を示す断面図である。
【図１８】第４実施形態の変形例１に係る金属電極パッドの構成例を示す断面図である。
【図１９】第４実施形態の変形例２に係る金属電極パッドの構成例を示す断面図である。
【図２０】第４実施形態の変形例３に係る金属電極パッドの構成例を示す断面図である。
【図２１Ａ】本開示の第５実施形態に係る固体撮像装置の構成例を示す断面図である。
【図２１Ｂ】本開示の第５実施形態に係る固体撮像装置の製造方法を工程順に示す断面図である。
【図２１Ｃ】第５実施形態に係る固体撮像装置の製造方法を工程順に示す断面図である。
【図２１Ｄ】第５実施形態に係る固体撮像装置の製造方法を工程順に示す断面図である。
【図２２Ａ】本開示の第６実施形態に係る固体撮像装置の構成例を示す断面図である。
【図２２Ｂ】本開示の第６実施形態に係る固体撮像装置の製造方法を工程順に示す断面図である。
【図２２Ｃ】第６実施形態に係る固体撮像装置の製造方法を工程順に示す断面図である。
【図２２Ｄ】第６実施形態に係る固体撮像装置の製造方法を工程順に示す断面図である。
【図２３】電子機器としての撮像装置の構成例を示すブロック図である。
【発明を実施するための形態】
【００１４】
以下において、図面を参照して本開示の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１５】
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
【００１６】
図１は、本開示の実施形態に係る固体撮像装置の構成例を示す図である。この固体撮像装置１００は、例えばＣＭＯＳ固体撮像装置である。図１に示すように、固体撮像装置１００は、複数の光電変換部を含む画素１０２が規則的に２次元格子状に配列された画素領域１０３と、周辺回路部とを備える。画素領域１０３は、画素アレイ１０３と称してもよい。画素１０２は、光電変換部と、複数の画素トランジスタとを有する。例えば、光電変換部はフォトダイオードＰＤで構成されている。画素トランジスタは、転送トランジスタＴｒ＿ｔｒａ、リセットトランジスタＴｒ＿ｒｅｓ、増幅トランジスタＴｒ＿ａｍｐ、選択トランジスタＴｒ＿ｓｅｌを有する。転送トランジスタＴｒ＿ｔｒａ、リセットトランジスタＴｒ＿ｒｅｓ、増幅トランジスタＴｒ＿ａｍｐ、選択トランジスタＴｒ＿ｓｅｌは、それぞれＭＯＳトランジスタで構成されている。
【００１７】
フォトダイオードＰＤは、光入射で光電変換され、その光電変換で生成された信号電荷を蓄積する領域を有して成る。転送トランジスタＴｒ＿ｔｒａは、フォトダイオードＰＤに蓄積された信号電荷をフローティングディフージョン（ＦＤ）領域に読み出すトランジスタである。リセットトランジスタＴｒ＿ｒｅｓは、フローティングディフージョン（ＦＤ）領域の電位を規定の値に設定するためのトランジスタである。増幅トランジスタＴｒ＿ａｍｐは、フローティングディフージョン（ＦＤ）領域に読み出された信号電荷を電気的に増幅するためのトランジスタである。選択トランジスタＴｒ＿ｓｅｌは、画素１行を選択して画素信号を垂直信号線１０９に読み出すためのトランジスタである。なお、図示しないが、選択トランジスタＴｒ＿ｓｅｌを省略した３トランジスタとフォトダイオードＰＤとで画素を構成することも可能である。
【００１８】
画素１０２の回路構成では、転送トランジスタＴｒ＿ｔｒａのソースがフォトダイオードＰＤに接続され、そのドレインがリセットトランジスタＴｒ＿ｒｅｓのソースに接続される。転送トランジスタＴｒ＿ｔｒａとリセットトランジスタＴｒ＿ｒｅｓ間の電荷−電圧変換手段となるフローティングディフージョン領域ＦＤ（転送トランジスタのドレイン領域、リセットトランジスタのソース領域に相当する）が増幅トランジスタＴｒ＿ａｍｐのゲートに接続される。増幅トランジスタＴｒ＿ａｍｐのソースは選択トランジスタＴｒ＿ｓｅｌのドレインに接続される。リセットトランジスタＴｒ＿ｒｅｓのドレイン及び増幅トランジスタＴｒ＿ａｍｐのドレインは、電源電圧供給部に接続される。また、選択トランジスタＴｒ＿ｓｅｌのソースが垂直信号線１０９に接続される。
【００１９】
周辺回路部は、垂直駆動回路１０４と、カラム信号処理回路１０５と、水平駆動回路１０６と、出力回路１０７と、制御回路１０８を有する。制御回路１０８は、垂直駆動回路１０４、カラム信号処理回路１０５及び水平駆動回路１０６等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路１０８は、これらの信号を垂直駆動回路１０４、カラム信号処理回路１０５及び水平駆動回路１０６等に入力する。
【００２０】
垂直駆動回路１０４は、例えばシフトレジスタによって構成されている。垂直駆動回路１０４は、画素領域１０３の各画素１０２を行単位で順次垂直方向に選択走査する。そして、垂直駆動回路１０４は、各画素１０２において受光量に応じて生成した信号電荷に基づく画素信号を、垂直信号線１０９を通してカラム信号処理回路１０５に供給する。
【００２１】
例えば、垂直駆動回路１０４は、転送トランジスタＴｒ＿ｔｒａのゲートと、リセットトランジスタＴｒ＿ｒｅｓのゲートと、選択トランジスタＴｒ＿ｓｅｌのゲートとにそれぞれ配線を介して接続している。垂直駆動回路１０４は、配線を介して、転送トランジスタＴｒ＿ｔｒａと、リセットトランジスタＴｒ＿ｒｅｓと、選択トランジスタＴｒ＿ｓｅｌの各ゲートにそれぞれ信号を印加することによって、各ゲートをそれぞれオン状態又はオフ状態にすることができる。
【００２２】
画素１０２における動作は、次の手順で行われる。まず、垂直駆動回路１０４は、転送トランジスタＴｒ＿ｔｒａのゲートとリセットトランジスタＴｒ＿ｒｅｓのゲートをオン状態にして、フォトダイオードＰＤの電荷を全て空にする。次いで、垂直駆動回路１０４は、転送トランジスタＴｒ＿ｔｒａのゲートとリセットトランジスタＴｒ＿ｒｅｓのゲートをオフ状態にして電荷蓄積を行う。次に、垂直駆動回路１０４は、フォトダイオードＰＤの電荷を読み出す直前にリセットトランジスタＴｒ＿ｒｅｓのゲートをオン状態にしてフローティングディフージョン領域ＦＤの電位をリセットする。その後、垂直駆動回路１０４は、リセットトランジスタＴｒ＿ｒｅｓのゲートをオフ状態にし、転送トランジスタＴｒ＿ｔｒａのゲートをオン状態にしてフォトダイオードＰＤからの電荷をフローティングディフージョン領域ＦＤへ転送する。増幅トランジスタＴｒ＿ａｍｐではゲートに電荷が印加されたことを受けて信号電荷を電気的に増幅する。垂直駆動回路１０４は、選択トランジスタＴｒ＿ｓｅｌのゲートをオン状態にして、増幅トランジスタＴｒ＿ａｍｐで電荷−電圧変換された画像信号を垂直信号線１０９に出力する。
【００２３】
カラム信号処理回路１０５は、画素１０２の列ごとに配置されている。カラム信号処理回路１０５は、画素１０２固有の固定パターンノイズを除去するための処理や、信号増幅、ＡＤ変換等の信号処理を行う。カラム信号処理回路１０５の出力段は、水平選択スイッチ（図示せず）を介して水平信号線１１０に接続されている。水平駆動回路１０６は、例えばシフトレジスタによって構成されている。水平駆動回路１０６は、カラム信号処理回路１０５の各々を順番に選択し、カラム信号処理回路１０５の各々から水平信号線１１０に画素信号を出力させる。
【００２４】
出力回路１０７は、カラム信号処理回路１０５の各々から水平信号線１１０を通して順次に供給される信号に対し、信号処理を行って出力する。例えば、出力回路１０７は、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。入出力端子１１２は、外部と信号のやりとりをする。
【００２５】
図２は、本開示の実施形態に係る固体撮像装置１００の構成例を示す模式図である。図２に示すように、固体撮像装置１００は、画素チップ１と、画素チップ１に積層されたロジック・メモリチップ２（以下、「Ｌ・Ｍチップ２」という）と、を備える。
【００２６】
画素チップ１には、その一方の面側である第１の主面Ｓ１側に、複数の画素１０２を有する画素領域１０３が設けられている。また、図示省略するが、第１の裏面Ｂ１側に、各画素１０２に対応するカラーフィルタやマイクロレンズが設けられている。
【００２７】
Ｌ・Ｍチップ２には、その一方の面側である第２の主面Ｓ２側に、固体撮像装置１００の動作に関する各種信号処理を実行するロジック回路を有するロジック回路部２００と、不揮発性メモリを有するメモリ部２１０とが設けられている。
【００２８】
ロジック回路部２００は、ロジック回路として、例えば、図１に示した垂直駆動回路１０４、カラム信号処理回路１０５、水平駆動回路１０６、出力回路１０７、制御回路１０８のいずれか１つ以上を含んでいる。なお、本実施形態では、Ｌ・Ｍチップ２だけでなく、画素チップ１にも、ロジック回路の一部が設けられていてもよい。例えば、垂直駆動回路１０４、カラム信号処理回路１０５及び制御回路１０８の少なくとも一部が、画素チップ１に設けられていてもよい。
【００２９】
また、不揮発性メモリとして、例えば、磁気抵抗変化メモリ、強誘電体メモリ、相変化メモリ、抵抗変化メモリなどがあるが、本実施形態のメモリ部２１０は、磁気抵抗変化メモリから構成されているものとする。
ここで、画素チップ１が特許請求の範囲に記載の第１の構造体に対応し、Ｌ・Ｍチップ２が特許請求の範囲に記載の第２の構造体に対応する。
【００３０】
画素チップ１とＬ・Ｍチップ２とは、画素チップ１の画素領域１０３の形成された側の面である第１の主面Ｓ１と、Ｌ・Ｍチップ２のロジック回路部２００及びメモリ部２１０が形成された側の面である第２の主面Ｓ２とが層間絶縁膜を介して接合されている。このように、画素チップ１とＬ・Ｍチップ２とは、両者の主面側を接合することで積層されている。これにより、接合部Ｃが形成される。この接合方式は、一般に、Face to Face接合と呼ばれている。また、本実施形態では、画素チップ１とＬ・Ｍチップ２とを貼り合わせた構造体を、積層チップ３という。
なお、図２では、画素チップ１とＬ・Ｍチップ２との主面同士を接合することで両者を積層する構成を例に挙げたが、この構成に限らず、画素チップ１の第１の主面Ｓ１とＬ・Ｍチップ２の第２の裏面Ｂ２とを接合して積層する構成としてもよい。
【００３１】
また、画素チップ１とＬ・Ｍチップ２との２層の積層構成としたが、この構成に限らず３層以上の積層構成としてもよい。例えば、画素チップ１と、ロジック回路部２００のみを設けたロジックチップと、メモリ部２１０のみを設けたメモリチップとを積層した３層構成などにしてもよい。
【００３２】
図３に示す固体撮像装置１００は、例えば裏面照射型のＣＭＯＳ固体撮像装置である。図３に示すように、固体撮像装置１００は、画素領域１０３を有する画素チップ１と、ロジック回路部２００及びメモリ部２１０を有するＬ・Ｍチップ２とを備える。Ｌ・Ｍチップ２の第２の主面Ｓ２に画素チップ１の第１の主面Ｓ１が貼り合わされて、積層チップ３が構成されている。
【００３３】
画素チップ１は、第１の半導体基板１０を備える。第１の半導体基板１０は、シリコンで構成されている。第１の半導体基板１０には、一部図示省略するが、ウェル領域１１と、光電変換部となる複数のフォトダイオードと、複数の画素トランジスタとが設けられている。図１に示したように、画素トランジスタは、転送トランジスタＴｒ＿ｔｒａ、リセットトランジスタＴｒ＿ｒｅｓ、増幅トランジスタＴｒ＿ａｍｐ、選択トランジスタＴｒ＿ｓｅｌを有する。ウェル領域１１に、フォトダイオードと画素トランジスタとが設けられている。図示省略するが、第１の半導体基板１０には、ロジック回路部２００の一部を構成する複数のＭＯＳトランジスタが設けられていてもよい。
【００３４】
第１の半導体基板１０の表面（図３では、下面）１０Ａ側には、多層配線層１２が設けられている。多層配線層１２は、層間絶縁膜１２ａと、層間絶縁膜１２ａを介して多層に配置された複数の多層配線１２ｂとを有する。即ち、複数の多層配線１２ｂのそれぞれの間は、層間絶縁膜１２ａによって絶縁されている。
多層配線１２ｂは、例えば銅（Ｃｕ）又は金（Ａｕ）で構成されている。多層配線１２ｂは、シングルダマシン法又はデュアルダマシン法で形成されている。
【００３５】
第１の半導体基板１０の裏面（図３では、上面）１０Ｂ側には、平坦化層１６が設けられている。平坦化層１６は、図示省略するが、絶縁膜と、この絶縁膜を介して設けられた遮光膜と、絶縁膜上に設けられた平坦化膜とを有している。遮光膜は、平坦化膜によって覆われている。平坦化層１６上には、カラーフィルタ層１７及びマイクロレンズ１８が設けられている。
【００３６】
第１の半導体基板１０の表面１０Ａ側には、図示省略するが、ゲート絶縁膜を介してゲート電極が設けられている。ゲート絶縁膜と、ゲート電極と、ソース・ドレイン領域とにより画素トランジスタが構成されている。各単位画素は、例えばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域（図示せず）で分離されている。フォトダイオードは、例えばｎ型半導体領域とｐ型半導体領域とで構成されている。
【００３７】
更に、多層配線層１２上には、層間絶縁膜１３が設けられ、層間絶縁膜１３上には画素チップ１の反りを調整するための層間絶縁膜１４が設けられている。層間絶縁膜１４上には接合用の層間絶縁膜１５が設けられている。
【００３８】
画素トランジスタと多層配線１２ｂとの間や、上下方向で隣り合う配線部同士の間は、導電ビアを介して電気的に接続されている。また、多層配線１２ｂを構成する複数の配線部のうち、いずれか一部の配線部には、電極が電気的に接続している。この電極は、画素チップ１の画素トランジスタと、Ｌ・Ｍチップ２のロジック回路部２００及びメモリ部２１０とを電気的に接続するように構成されている。電極としては、例えば、ＴＳＶ（Through Silicon Via）などの貫通電極や、Ｃｕ−Ｃｕ（カッパーカッパー）接合などのチップ同士の直接接合に用いられる金属電極などが挙げられる。
【００３９】
Ｌ・Ｍチップ２は、第２の半導体基板２０を備える。第２の半導体基板２０は、シリコンで構成されている。第２の半導体基板２０の表面（図３では、上面）２０Ａ側には、ロジック回路部２００及びメモリ部２１０が形成されたロジック・メモリ混載層（以下、「Ｌ・Ｍ混載層」という）２２が設けられている。Ｌ・Ｍ混載層２２は、ロジック回路部２００及びメモリ部２１０を構成するトランジスタ、記憶素子８及び電極等（図３では図示略）を有している。Ｌ・Ｍ混載層２２上には、多層配線層２３が設けられている。多層配線層２３は、層間絶縁膜２３ａと、層間絶縁膜２３ａを介して多層に配置された複数の多層配線２３ｂとを有している。多層配線層２３上には、Ｌ・Ｍチップ２の反り調整のための層間絶縁膜２５が設けられている。層間絶縁膜２５上には、接合用の層間絶縁膜２６が設けられている。
【００４０】
即ち、画素チップ１とＬ・Ｍチップ２とは、画素チップ１の第１の主面Ｓ１である層間絶縁膜１５の接合面（図３では、下面）と、Ｌ・Ｍチップ２の第２の主面Ｓ２である層間絶縁膜２６の接合面（図３では、上面）とを接合することで積層されている。
【００４１】
チップの接合方法としては、例えばプラズマ接合と、接着剤による接合とがあるが、本実施の形態では、プラズマ接合により行われるものとする。プラズマ接合の場合は、ＭＴＪ素子の温度耐性を考慮して、プラズマ活性化接合により行われるものとする。即ち、画素チップ１とＬ・Ｍチップ２の接合面に、プラズマ活性処理を施して、常温で両者を重ね合わせて仮接合し、その後３５０°Ｃ〜４５０°Ｃでアニール処理（熱処理）をすることにより、両者が強固に接合される。また、他の接合方法として、例えば、上述したＣｕ−Ｃｕ接合などのように、層間絶縁膜１５及び層間絶縁膜２６の対向面（接合界面）から表面（接合面）が露出するように銅パッドを設け、銅パッド同士を直接接合する接合方法もある。このＣｕ−Ｃｕ接合であれば、チップ間の電気的な接続も兼ねることが可能である。
【００４２】
なお、層間絶縁膜１２ａ、１３〜１５、２３ａ、２５、２６は、シリコン酸化膜（ＳｉＯ２膜、ＳｉＯ２Ｈ膜、ＳｉＯＣＨ膜など））又はシリコン窒化膜（ＳｉＮ膜、ＳｉＮＨ膜など）である。一例を挙げると、層間絶縁膜１１ａ、１３、１５、２３ａ及び２６は、シリコン酸化膜であり、層間絶縁膜１４及び２５は、シリコン窒化膜である。
【００４３】
図４に示すように、ロジック回路部２００は、層間絶縁膜２２０を介して配置された、ＣＭＯＳトランジスタを含む複数のＭＯＳトランジスタ２０１と、複数のコンタクト２０２とを有している。加えて、層間絶縁膜２２１を介して配置された複数のコンタクト２０３を有している。コンタクト２０２は、層間絶縁膜２２０を深さ方向に貫通して設けられており、一端部（図４では、下端部）が各ＭＯＳトランジスタ２０１の拡散領域の一方に接続され、他端部（図４では、上端部）がコンタクト２０３の一端部（図４では、下端部）に接続されている。コンタクト２０３は、層間絶縁膜２２１を深さ方向に貫通して設けられており、他端部（図４では、上端部）が多層配線２３ｂを構成する金属配線２０４の一端部（図４では、下端部）に接続されている。
【００４４】
メモリ部２１０は、複数のメモリセルが２次元格子状に配列されたメモリセルアレイを有する。各メモリセルは、記憶素子８と、選択トランジスタ２１１と、コンタクト２１２とを有する。コンタクト２１２は、選択トランジスタ２１１の拡散領域の一方と記憶素子とを電気的に接続するものである。メモリ部２１０は、更に、記憶素子８の一方の端面（図４では、上端面）を覆う上部防御膜４Ｔと、記憶素子８の側面を覆う側部防御膜４Ｓと、導電ビア２１３を有している。導電ビア２１３は、記憶素子８と多層配線２３ｂとを電気的に接続するものである。
【００４５】
なお、第１の半導体基板１０が特許請求の範囲に記載の第１の基板に対応し、第２の半導体基板２０が特許請求の範囲に記載の第２の基板に対応する。また、上部防御膜４Ｔが特許請求の範囲に記載の第１の防御膜に対応し、側部防御膜４Ｓが特許請求の範囲に記載の第２の防御膜に対応する。
【００４６】
選択トランジスタ２１１は、層間絶縁膜２２０を介して配置され、ＭＯＳトランジスタより構成されている。コンタクト２１２は、層間絶縁膜２２０を深さ方向に貫通して設けられている。このコンタクト２１２は、一端部（図４では、上端部）が記憶素子８の他方の端面（図４では、下端面）と接続され、他端部（図４では、下端部）が選択トランジスタ２１１の拡散領域の一方と接続されている。導電ビア２１３は、層間絶縁膜２２１を深さ方向に穿設して設けられており、一端部（図４では、下端部）が上部防御膜４Ｔと接続され、他端部（図４では、上端部）が金属配線２１４と接続されている。
【００４７】
ここで、図４では、ロジック回路部２００に含まれる複数のＭＯＳトランジスタ２０１と、メモリ部２１０に含まれる複数の選択トランジスタ２１１とを代表で示している。ウェル領域２１のロジック回路部２００側には、ゲート絶縁膜を介してゲート電極２０１Ｇが設けられている。ゲート絶縁膜と、ゲート電極２０１Ｇとソース・ドレイン領域とによりＭＯＳトランジスタ２０１が構成されている。同様に、ウェル領域２１のメモリ部２１０側には、ゲート絶縁膜を介してゲート電極２１１Ｇが設けられている。ゲート絶縁膜と、ゲート電極２１１Ｇとソース・ドレイン領域とにより選択トランジスタ２１１が構成されている。複数のＭＯＳトランジスタ２０１及び複数の選択トランジスタ２１１は、それぞれのトランジスタが、例えばＳＴＩ構造の素子分離領域（図示せず）で分離されている。
【００４８】
多層配線層２３を構成する多層配線２３ｂは、層間絶縁膜２３ａを構成する層間絶縁膜２３０及び２３１を介して配置された、ロジック回路部２００側の金属配線２０４及び２０５と、メモリ部２１０側の金属配線２１４及び２１５とを有している。金属配線２０４は、一端部（図４では、下端部）がコンタクト２０３の他端部（図４では、上端部）に接続され、他端部（図４では、上端部）が金属配線２０５の一端部（図４では、下端部）に接続されている。金属配線２１４は、一端部（図４では、下端部）が導電ビア２１３の他端部（図４では、上端部）に接続され、他端部（図４では、上端部）が金属配線２１５の一端部（図４では、下端部）に接続されている。
【００４９】
なお、金属配線２０４、２０５、２１４、２１５は、例えばＣｕ又はＡｕで構成されている。
また、コンタクト２０２、２０３、２１２は、例えばタングステン（Ｗ）から構成されている。なお、Ｗに限らず、チタン（Ｔｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、Ｃｕ、タングステンチタン（ＴｉＷ）、タングステン窒化チタン（ＴｉＮＷ）、タングステンシリサイド（ＷＳｉ２）、モリブデンシリサイド（ＭｏＳｉ２）等によって構成されてもよい。また、不純物がドーピングされたポリシリコン、又は金属シリサイド等によって構成されてもよい。また、コンタクト２０２、２０３、２１２は、上記いずれかの材料を充填したプラグの構成としてもよいし、コンタクトホールの内壁に上記いずれかの材料を成膜したホールの構成としてもよい。
また、導電ビア２１３は、例えばＣｕ又はＡｕで構成されている。
また、層間絶縁膜２２０、２２１、２３０、２３１は、シリコン酸化膜又はシリコン窒化膜である。一例を挙げると、層間絶縁膜２２０、２２１、２３０、２３１は、いずれもシリコン酸化膜である。
【００５０】
（第１実施形態）
次に、固体撮像装置１００が備えるＬ・Ｍチップ２について、より詳しく説明する。
まず、チップ接合時のアニール処理（熱処理）によって発生する高温スチームクロスリンク現象について説明する。
【００５１】
先述したように、画素チップ１とＬ・Ｍチップ２とは、互いの第１の主面Ｓ１及び第２の主面Ｓ２を構成する層間絶縁膜１５及び２６（以下、「シリコン酸化膜１５及び２６」という）の接合面同士を、プラズマ活性化接合することで接合される。図５に示すように、接合状態にあるシリコン酸化膜１５及び２６は、層間絶縁膜１４及び２５（以下、「シリコン窒化膜１４及び２５」という）によって上下に挟まれた状態となる。即ち、この挟まれた状態で、アニール処理が行われる。アニール処理では、例えば４００°Ｃの熱履歴がシリコン酸化膜１５及び２６にかかることになる。
【００５２】
ここで、シリコン酸化膜１５及び２６は、シラノール基（−ＯＨ）を多く含んだ絶縁膜である。また、シリコン窒化膜１４及び２５は、耐湿性に優れた絶縁膜である。そのため、４００°Ｃの熱履歴がかかると、シリコン酸化膜１５及び２６から水（Ｈ２Ｏ）が離脱する。そして、この離脱した水は、シリコン窒化膜１４及び２５によって閉じこめられるため外方拡散できない状態となる。このように、熱履歴の高いプロセスに起因して封止された水はスチーム化（高圧化）する。その際、下記反応式（１）に示すように、酸化反応が促進され、活性化した水素（Ｈ２）が発生する。この現象が高温スチームクロスリンク現象である。
【００５３】
Ｓｉ−Ｘ ＋ Ｈ２Ｏ→−Ｓｉ−Ｏ−Ｓｉ− ＋ Ｈ２      ・・・（１）
高温スチームクロスリンク現象が発生すると、図５に示すように、活性化した水素（Ｈ２）がシリコン窒化膜１４及び２５を突き抜ける。この水素は、多層配線層２３も突き抜けてＬ・Ｍ混載層２２へと到達する。
【００５４】
なお、高温スチームクロスリンク現象の発生源となり得る膜構成は、接合部Ｃの近傍の膜構成以外にも多層配線層１２及び２３などにも存在する。しかし、トータルの層膜厚並びに水素脱ガス量から接合部Ｃの近傍のシリコン酸化膜１５及び２６並びにシリコン窒化膜１４及び２５の積層構造が記憶素子８の特性劣化に対して支配的となる。
【００５５】
次に、記憶素子８の構成について説明する。第１実施形態において、記憶素子８は、耐熱性（〜４００°Ｃ）を有するＭＴＪ素子から構成されている。以下、記憶素子８を、ＭＴＪ素子８という。
【００５６】
ＭＴＪ素子８は、垂直磁気異方性を有する磁性材料から構成されている。このＭＴＪ素子８は、磁化方向が可変のフリー層（記憶層、記録層、磁化反転層、磁化自由層、Magnetic Free Layer とも呼ばれる）８１を備える。加えて、磁化が固着されたピン層（磁化固定層、Magnetic Pinned Layer とも呼ばれる）８３と、フリー層８１及びピン層８３との間に形成されたトンネルバリア層（トンネル絶縁層とも呼ばれる）８２とを備える。更に、フリー層８１上に設けられた上部電極８４を備える。
【００５７】
第１実施形態に係るＭＴＪ素子８は、下部電極（コンタクト２１２）の上にピン層８３を形成し、ピン層８３の上にトンネルバリア層８２を介してフリー層８１を形成するボトムピン構造となっている。なお、この構造に限らず、下部電極の上にフリー層８１を形成し、フリー層８１の上にトンネルバリア層８２を介してピン層８３を形成するトップピン構造であってもよい。また、ＭＴＪ素子８は選択トランジスタ２１１と接続されており、選択トランジスタ２１１として、通常、ＮＭＯＳ型ＦＥＴが用いられる。
【００５８】
フリー層８１の磁化方向が、ピン層８３の磁化方向と平行のとき、ＭＴＪ素子８は低抵抗状態となり、反平行のとき、ＭＴＪ素子８は高抵抗状態となる。この抵抗状態の違いを情報の記憶に用いる。
【００５９】
フリー層８１は、例えば、コバルト（Ｃｏ）、鉄（Ｆｅ）などを主成分とする磁性体金属膜から構成されている。第１実施形態では、フリー層８１は、Ｃｏ、Ｆｅ及びホウ素（Ｂ）の合金（以下、「ＣｏＦｅＢ合金」という）から構成されている。トンネルバリア層８２は、例えば、酸化マグネシウム（ＭｇＯ）、酸化アルミニウム（ＡｌＯ）などから構成されている。第１実施形態では、トンネルバリア層８２は、酸化マグネシウム（ＭｇＯ）から構成されている。トンネルバリア層８２をＭｇＯ層から構成することで、磁気抵抗変化率（ＭＲ比）を大きくすることができる。ピン層８３は、フリー層８１と同様の磁性体金属膜から構成されている。即ち、第１実施形態では、ピン層８３は、ＣｏＦｅＢ合金から構成されている。
【００６０】
上部電極８４は、例えば、タンタル（Ｔａ）、Ａｌ、Ｃｕ、Ｗなどから構成されている。第１実施形態では、上部電極８４は、Ｔａから構成されている。
かかる構成のＭＴＪ素子８は、高温スチームクロスリンク現象によって発生した活性水素の影響を受けて、例えば、ＭｇＯの還元反応などが生じて磁気特性が劣化する。活性水素は、ＭＴＪ素子８の側面から侵入するだけでなく、上部電極８４に用いられるＴａ、Ａｌ、Ｃｕ、Ｗなども貫通して侵入してくる。そのため、ＭＴＪ素子８の側面及び上面からの水素の侵入を防ぐ必要がある。
【００６１】
そこで、第１実施形態では、ＭＴＪ素子８の上面（上部電極８４の上面）に水素の侵入を阻害する特性を有する導電性の上部防御膜４Ｔを形成し、ＭＴＪ素子８の側面に水素の侵入を阻害する特性を有する絶縁性の側部防御膜４Ｓを形成している。
【００６２】
以下、図７Ａから図７Ｆに基づき、Ｌ・Ｍチップ２のメモリ部２１０の製造方法の一例を工程順に説明する。なお、選択トランジスタ２１１の形成後からの工程を説明する。メモリ部２１０は、成膜装置（ＣＶＤ（Chemical Vapor Deposition）装置、スパッタ装置を含む）、熱処理装置、リソグラフィー装置、エッチング装置、ＣＭＰ（Chemical Mechanical Polishing）装置など、各種の装置を用いて製造される。以下、これらの装置を、製造装置と総称する。
【００６３】
製造装置は、周知の方法により第２の半導体基板２０上に選択トランジスタ２１１を形成した後に、図７Ａに示すように、プラズマＣＶＤ法を用いてシリコン酸化膜からなる層間絶縁膜２２０（以下、「シリコン酸化膜２２０」という）を形成する。その後、リソグラフィー、エッチング、プラズマＣＶＤ法等を用いて、選択トランジスタ２１１の拡散領域（ここでは、ソース領域２１１Ｓ）上に、シリコン酸化膜２２０を深さ方向（図７Ａでは、上下方向）に貫通するコンタクト２１２を形成する。第１実施形態において、コンタクト２１２は、例えばＷから構成されている。
【００６４】
続いて、製造装置は、図７Ｂに示すように、周知の方法によりコンタクト２１２上にＭＴＪ素子８を形成した後に、ＭＴＪ素子８の上面及び側面を含むシリコン酸化膜２２０上にプラズマＣＶＤ法により絶縁膜４０を例えば３０［ｎｍ］程度全面に形成する。ここで、絶縁膜４０は、側部防御膜４Ｓを形成するための膜であり、第１実施形態では活性水素の侵入を阻害する特性を有する絶縁材料から形成されている。具体的に、第１実施形態では、シリコン窒化膜から形成されている。以下、絶縁膜４０を、シリコン窒化膜４０という。なお、絶縁膜４０は、シリコン窒化膜に限らず、同様の機能を有するものであれば他の材料の膜から形成してもよい。
【００６５】
続いて、製造装置は、図７Ｃに示すように、プラズマＣＶＤ法を用いて、シリコン窒化膜４０上にシリコン酸化膜からなる層間絶縁膜２２１（以下、「シリコン酸化膜２２１」という）を例えば５００［ｎｍ］形成する。続いて、製造装置は、図７Ｄに示すように、ＣＭＰ装置を用いてＭＴＪ素子８上のシリコン窒化膜４０が露出するまでシリコン酸化膜２２１を除去する。引き続き、異方性エッチングによって上部電極８４の上面が露出するまでＭＴＪ素子８上のシリコン窒化膜４０を除去する。これにより、シリコン窒化膜４０のＭＴＪ素子８の側面を覆う部分が側部防御膜４Ｓとなる。
【００６６】
続いて、製造装置は、スパッタ法によって、上部電極８４の上面を含むシリコン酸化膜２２１上に上部防御膜４Ｔとなる金属膜を例えば３０［ｎｍ］形成する。その後、図７Ｅに示すように、リソグラフィー装置を用いて、金属膜に対して所望の形状にパターニングを行い、その後、エッチングによって上部防御膜４Ｔを形成する。上部防御膜４Ｔは、第１実施形態において、ＭＴＪ素子８への水素の侵入を阻害する機能を有する導電性の金属材料によって形成されている。具体的に、上部防御膜４Ｔは、水素を吸蔵する機能を有する金属（以下、「水素吸蔵金属」という）の１つであるパラジウム（Ｐｄ）を含んで構成されている。なお、Ｐｄに限らず、Ｔｉ、Ｍｇ、Ｎｉ、バナジウム（Ｖ）、マンガン（Ｍｎ）、ジルコニウム（Ｚｒ）、イリジウム（Ｉｒ）などの他の水素吸蔵金属を含んで構成してもよいし、これらのいずれかの合金を含んで構成してもよい。
【００６７】
また、上部防御膜４Ｔの形状は、例えば、平面視で矩形状、円形状等に形成される。また、上部防御膜４Ｔは、第１実施形態では、平面視で上部電極８４の上面（接合部Ｃ側の端面）の全体を含み且つ隣接する他のＭＴＪ素子８と短絡しない範囲で上面を包囲する形状に形成される。第１実施形態では、少なくとも、上部電極８４の上面及び側部防御膜４Ｓの上面の全体とその周囲を含む範囲を覆うように形成し、短絡しない範囲で可能な限り大きく形成している。これにより、上方からのＭＴＪ素子８への活性水素の侵入をより確実に阻むことが可能となり、また、導電ビア２１３の形成が容易となる。
ここで、上部防御膜４Ｔが特許請求の範囲に記載の第１の防御膜に対応し、側部防御膜４Ｓが特許請求の範囲に記載の第２の防御膜に対応する。
【００６８】
続いて、製造装置は、図７Ｆに示すように、リソグラフィー及びエッチングによって、シリコン酸化膜２２１の上部防御膜４Ｔ上にビアホールを形成し、その後、成膜装置にてビアホール内にバリア層及びシード層を形成する。続いて、めっき法によって、シード層に覆われたビアホール内に配線材料（例えば、Ｃｕ又はＡｕ）を埋込み、その後、ＣＭＰ装置にて平坦化して導電ビア２１３を形成する。引き続き、プラズマＣＶＤ法を用いてシリコン酸化膜２２１上にシリコン酸化膜からなる層間絶縁膜２３０（以下、「シリコン酸化膜２３０」という）を形成する。続いて、リソグラフィー及びエッチングによって、導電ビア２１３上のシリコン酸化膜２３０にトレンチ（配線溝）を形成し、その後、成膜装置にてトレンチ内にバリア層及びシード層を形成する。続いて、めっき法によって、シード層に覆われたトレンチ内に配線材料（例えば、Ｃｕ又はＡｕ）を埋込み、その後、ＣＭＰ装置にて平坦化して金属配線２１４を形成する。
【００６９】
ここで、バリア層は、ビアホール又はトレンチ内に形成される電極部を構成する材料（例えば、Ｃｕ又はＡｕ）が、電極部の周囲に拡散することを防ぐために形成される。バリア層は、例えば、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、又は、これらを含む合金膜で構成されている。また、シード層は、めっきをする際の電流供給のための電極層である。シード層は、例えば、Ｃｕ又はＡｕで構成されている。なお、導電ビア２１３及び金属配線２１４を、シングルダマシン法によって形成する例を説明したが、これに限らず、デュアルダマシン法を用いて形成してもよい。
【００７０】
以降、製造装置は、金属配線２１４上に、層間絶縁膜２３０、２３１等の複数の層間絶縁膜、並びに金属配線２１５等の多層配線２３ｂを構成する複数層の金属配線を形成する。なお、１つのメモリセルに着目して製造方法を説明したが、メモリ部２１０を構成する全てのメモリセルに対して同様の製造方法が適用される。また、各工程は、複数のメモリセル毎に又は全メモリセルに対して同時並行して行われる。
【００７１】
以上説明したように、本開示の第１実施形態に係る固体撮像装置１００は、第１の半導体基板１０と、該第１の半導体基板１０に形成された、光電変換により生じた電荷の量に応じた画素信号を出力する複数の画素１０２が２次元格子状に配列された画素領域１０３とを有する画素チップ１と、画素チップ１と積層されていると共に、第２の半導体基板２０と、第２の半導体基板２０に形成されたロジック回路部２００及びメモリ部２１０（不揮発性メモリから構成）とを有するロジック・メモリチップ２と、を備える。メモリ部２１０の各メモリセルを構成する記憶素子８の画素チップ１と対向する側の端面には、水素の侵入を阻害する特性を有する上部防御膜４Ｔが形成されている。更に、記憶素子８の側面には、水素の侵入を阻害する特性を有する側部防御膜４Ｓが形成されている。
【００７２】
この構成によれば、記憶素子８の接合面側の端面に設けられた上部防御膜４Ｔ及び記憶素子８の側面に設けられた側部防御膜４Ｓによって、水素などの記憶素子８に悪影響を与える原子及び分子の側面からの侵入に加えて接合面側の端面（第１実施形態では上端面）からの侵入も防ぐことが可能である。
【００７３】
また、固体撮像装置１００において、メモリ部２１０は、記憶素子８として耐熱性を有する磁気トンネル接合素子（ＭＴＪ素子）８と、選択トランジスタ２１１と、選択トランジスタ２１１の拡散領域の一方（例えば、ソース領域２１１Ｓ）とＭＴＪ素子８とを接続するコンタクト２１２とを有する磁気抵抗変化メモリである。更に、ＭＴＪ素子８は選択トランジスタ２１１の近傍（第１実施形態では、コンタクト２１２の直上）に設けられている。
【００７４】
この構成によれば、メモリ部２１０を構成する不揮発性メモリを、ＭＴＪ素子８を有する磁気抵抗変化メモリから構成するようにしたので、メモリ部２１０の高密度化、低消費電力化且つ低リーク化が可能となる。更に、耐熱性を有するＭＴＪ素子８を選択トランジスタ２１１の近傍に設けるようにしたので、メモリ部２１０の機能を向上することが可能である。
【００７５】
また、固体撮像装置１００において、上部防御膜４Ｔは、水素吸蔵金属を含んで構成された金属膜である。具体的に、上部防御膜４Ｔは、水素吸蔵金属である、例えば、チタン、マグネシウム、ニッケル、パラジウム、バナジウム、マンガン、ジルコニウム、イリジウムのうちいずれか１種類又はいずれか複数種類を含んで構成された金属膜である。そして、上部防御膜４Ｔは、ＭＴＪ素子８の上端面を形成する上部電極８４上に設けられている。
【００７６】
この構成によれば、上部電極８４の通電を妨げることなく、例えば、高温スチームクロスリンク現象によって、ＭＴＪ素子８の上端面側からやってくる活性水素を上部防御膜４Ｔによって吸蔵して、ＭＴＪ素子８へと到達するのを阻害することが可能となる。その結果、活性水素等の原子や分子によるＭＴＪ素子８の劣化を防止又は低減することが可能となる。
【００７７】
また、固体撮像装置１００において、上部防御膜４Ｔは、ＭＴＪ素子８の上端面の面積よりも大きい面積を有する。具体的には、平面視で、上端面の全体を内側に含み且つ隣接する他の素子と短絡しない範囲で上端面を包囲するように形成されている。第１実施形態では、隣接する他のＭＴＪ素子８と短絡しない範囲で、可能な限り大きく形成した。
【００７８】
ここで、コンタクト２１２の直上にＭＴＪ素子８を形成する従来構成では、図８（Ａ）に示すように、コンタクト抵抗の低減のために上部電極８４の径のサイズに対して、導電ビア２１３の径のサイズを可能な限り大きくしている。そのため、導電ビア２１３の形成位置のあわせずれが発生すると、図８（Ｂ）に示すように、導電ビア２１３を介してフリー層８１とピン層８３とが短絡するといった問題が発生する恐れがあった。導電ビア２１３の径のサイズを小さくして対応することも可能であるが、コンタクト抵抗が大きくなるため好ましくない。なお、上記第１実施形態では、ＭＴＪ素子８の側面を、絶縁性を有した側部防御膜４Ｓで覆うようにしているが、あわせずれによって導電ビア２１３が側部防御膜４Ｓを突き抜けた状態で形成され、短絡を避けられない恐れがある。
【００７９】
そこで、本開示の第１実施形態に係る固体撮像装置１００では、上述したように、上部防御膜４Ｔを、隣接する他のＭＴＪ素子８と短絡しない範囲で、平面視で上端面を包囲すると共に可能な限り大きく形成した。これによって、例えば、図９に示すように、従来は合わせずれとなるような位置ずれが生じても、上部防御膜４Ｔにて導電ビア２１３を受けることが可能となり、フリー層８１とピン層８３とが短絡するといった問題を回避することが可能となる。
【００８０】
また、固体撮像装置１００において、画素チップ１は、その一方の面側である第１の主面Ｓ１側に画素領域１０３を構成する複数の画素トランジスタと多層配線層１２とが形成されていると共に、これらの上層に接合用の層間絶縁膜１５が形成されている。加えて、ロジック・メモリチップ２は、その一方の面側である第２の主面Ｓ２側にロジック回路部２００及びメモリ部２１０と多層配線層２３とが形成されていると共に、これらの上層に接合用の層間絶縁膜２６が形成されている。更に、画素チップ１及びロジック・メモリチップ２は、第１の主面Ｓ１側と第２の主面Ｓ２側とにそれぞれ形成された層間絶縁膜１５及び２６同士の接合により積層されている。
【００８１】
この構成によれば、画素チップ１の画素領域１０３の設けられた第１の主面Ｓ１と、Ｌ・Ｍチップ２のロジック回路部２００及びメモリ部２１０の設けられた第２の主面Ｓ２とを接合して積層チップ３を構成するようにした。これにより、例えば第１の主面Ｓ１と第２の裏面Ｂ２とを接合した場合と比較して、優れたメモリ機能を有する積層チップを構成することが可能となる。
（第１実施形態の変形例１）
上述の第１実施形態では、コンタクト２１２の直上にＭＴＪ素子８を設けた構成を説明した。第１実施形態の変形例１は、コンタクト２１２の直上にＭＴＪ素子８を形成していない点が上記第１実施形態と異なる。
【００８２】
本変形例１では、例えば、図１０Ａに示すように、コンタクト２１２の上部に、ＭＴＪ素子８の幅（図１０Ａでは、左右の幅）よりも大きい幅の下部電極８５を設ける。そして、下部電極８５上のコンタクト２１２から離れた位置にＭＴＪ素子８を形成する。なお、下部電極８５は、上部電極８４と同様の材料から構成してもよいし、導電性の材料であれば異なる材料から構成してもよい。
【００８３】
図１０Ａの構成であれば、上記第１実施形態と同等の作用及び効果に加えて、上記第１実施形態と比較して、ＭＴＪ素子８の配置自由度を向上することが可能となる。
（第１実施形態の変形例２）
上述の第１実施形態では、上部防御膜４Ｔを、平面視で、ＭＴＪ素子８の上端面及び側部防御膜４Ｓの上端部の全体を内側に含み且つ隣接する他の素子と短絡しない範囲でこれら包囲する大きさに構成した例を説明した。第１実施形態の変形例２は、平面視で、側部防御膜４Ｓの上端部を包囲しない大きさに構成した点が上記第１実施形態と異なる。
【００８４】
本変形例２では、例えば、図１０Ｂに示すように、ＭＴＪ素子８の上端面及び側部防御膜４Ｓの上端部の全体のみを覆うように上部防御膜４Ｔを形成した。なお、この構成に限らず、ＭＴＪ素子８の上端面のみを覆うように上部防御膜４Ｔを形成してもよい。
【００８５】
図１０Ｂの構成であれば、上部防御膜４Ｔが小さくなった分、防御範囲が小さくなり且つあわせずれに対して対応できなくなるが、ＭＴＪ素子８への接合部Ｃ側からの活性水素の侵入を防ぐ又は低減するという点に関しては上記第１実施形態と同様の作用及び効果が得られる。
【００８６】
（第２実施形態）
上述の第１実施形態では、ＭＴＪ素子８の上端面に水素吸蔵金属を含んで構成された金属膜（以下、「水素吸蔵金属製膜」という）からなる上部防御膜４Ｔを設け、側面に絶縁膜（シリコン窒化膜）からなる側部防御膜４Ｓを設けた構成を説明した。第２実施形態は、ＭＴＪ素子８の側面側にも水素吸蔵金属製膜を設けた点が上記第１実施形態と異なる。
以下、上記第１実施形態と同様の構成部については同様の符号を付して適宜説明を省略し、異なる点を詳細に説明する。
【００８７】
ここで、上記第１実施形態では、ＭＴＪ素子８の側面に絶縁性のシリコン窒化膜からなる側部防御膜４Ｓを設けたが、水素吸蔵金属製膜と比較して、高温スチームクロスリンク現象によって発生した活性水素の侵入を防ぐ能力は劣っている。
そこで、第２実施形態では、側部防御膜４Ｓ（第２実施形態では「側部防御膜４Ｓ１」という）上に、更に、水素吸蔵金属製膜からなる側部防御膜４Ｓ２を形成した。
【００８８】
以下、図１１Ａから図１１Ｅに基づき、第２実施形態のＬ・Ｍチップ２のメモリ部２１０の製造方法の一例を工程順に説明する。なお、メモリ部２１０は、上記第１実施形態と同様の製造装置を用いて製造する。
【００８９】
ここで、第２実施形態において、上記第１実施形態の図７Ａ〜図７Ｂに示す工程までは同様となるので説明を省略し、この後の工程から説明する。
図７Ｂに示す工程の後に、製造装置は、スパッタ法によって、シリコン窒化膜４０上のＭＴＪ素子８を覆う部分を含む全面に側部防御膜４Ｓ２となる水素吸蔵金属製膜を例えば３０［ｎｍ］形成する。続いて、製造装置は、図１１Ａに示すように、ＭＴＪ素子８の側面側のみ水素吸蔵金属製膜が残るように異方性エッチングを行う。これにより、水素吸蔵金属製膜のＭＴＪ素子８の側面側を覆う部分が側部防御膜４Ｓ２となる。
【００９０】
なお、側部防御膜４Ｓ２は、第２実施形態において、水素吸蔵金属の１つであるＰｄを含んで構成されている。なお、Ｐｄに限らず、Ｔｉ、Ｍｇ、Ｎｉ、Ｖ、Ｍｎ、Ｚｒ、Ｉｒなどの他の水素吸蔵金属を含んで構成されていてもよいし、これらのいずれかの合金を含んで構成されていてもよい。
【００９１】
続いて、製造装置は、図１１Ｂに示すように、プラズマＣＶＤ法を用いて、シリコン窒化膜４０及び側部防御膜４Ｓ２上にシリコン酸化膜２２１を例えば５００［ｎｍ］形成する。続いて、製造装置は、図１１Ｃに示すように、ＣＭＰ装置を用いてＭＴＪ素子８上のシリコン窒化膜４０及び側部防御膜４Ｓ２の上端面が露出するまでシリコン酸化膜２２１を除去する。引き続き、異方性エッチングを用いて上部電極８４の上面が露出するまでＭＴＪ素子８上のシリコン窒化膜４０を除去する。これにより、シリコン窒化膜４０のＭＴＪ素子８の側面を覆う部分が側部防御膜４Ｓ１となる。
【００９２】
続いて、製造装置は、スパッタ法によって、上部電極８４、側部防御膜４Ｓ１及び４Ｓ２の上面を含むシリコン酸化膜２２１上に上部防御膜４Ｔとなる金属膜を例えば３０［ｎｍ］形成する。その後、図１１Ｄに示すように、リソグラフィーによって、金属膜に対して上記第１実施形態と同様の形状にパターニングを行い、その後、エッチングによって上部防御膜４Ｔを形成する。
【００９３】
続いて、製造装置は、図１１Ｅに示すように、リソグラフィー及びエッチングによって、シリコン酸化膜２２１の上部防御膜４Ｔ上にビアホールを形成し、その後、成膜装置にてビアホール内にバリア層及びシード層を形成する。続いて、めっき法によって、シード層に覆われたビアホール内に配線材料（例えば、Ｃｕ又はＡｕ）を埋込み、その後、ＣＭＰ装置にて平坦化して導電ビア２１３を形成する。引き続き、プラズマＣＶＤ法を用いてシリコン酸化膜２２１上にシリコン酸化膜からなる層間絶縁膜２３０（以下、「シリコン酸化膜２３０」という）を形成する。続いて、リソグラフィー及びエッチングによって、導電ビア２１３上のシリコン酸化膜２３０にトレンチ（配線溝）を形成し、その後、成膜装置にてトレンチ内にバリア層及びシード層を形成する。続いて、めっき法によって、シード層に覆われたトレンチ内に配線材料（例えば、Ｃｕ又はＡｕ）を埋込み、その後、ＣＭＰ装置にて平坦化して金属配線２１４を形成する。
【００９４】
以降、製造装置は、金属配線２１４上に、層間絶縁膜２３０、２３１等の複数の層間絶縁膜、並びに金属配線２１５等の多層配線２３ｂを構成する複数層の金属配線を形成する。なお、１つのメモリセルに着目して製造方法を説明したが、メモリ部２１０を構成する全てのメモリセルに対して同様の製造方法が適用される。また、各工程は、複数のメモリセル毎又は全メモリセルに対して同時並行して行われる。
【００９５】
なお、第２実施形態の上部防御膜４Ｔは、平面視で、上部電極８４、側部防御膜４Ｓ１及び４Ｓ２の上面の全体を内側に含み且つ隣接する他のＭＴＪ素子８と短絡しない範囲でこれらを包囲するように構成されている。この構成によって、図１２に示すように、導電ビア２１３の合わせずれがおきても上部防御膜４Ｔで受けることが可能である。その結果、あわせずれによる、フリー層８１とピン層８３との短絡を防ぐことが可能となる。
【００９６】
以上説明したように、本開示の第２実施形態に係る固体撮像装置１００は、第１の半導体基板１０と、該第１の半導体基板１０に形成された、光電変換により生じた電荷の量に応じた画素信号を出力する複数の画素１０２が２次元格子状に配列された画素領域１０３とを有する画素チップ１と、画素チップ１と積層されていると共に、第２の半導体基板２０と、第２の半導体基板２０に形成されたロジック回路部２００及びメモリ部２１０（磁気抵抗変化メモリから構成）とを有するロジック・メモリチップ２と、を備える。メモリ部２１０の各メモリセルを構成するＭＴＪ素子８の画素チップ１と対向する側の端面（第２実施形態では上端面）には、水素吸蔵金属を含んで構成された金属膜からなる上部防御膜４Ｔが形成されている。更に、ＭＴＪ素子８の側面には、水素の侵入を阻害する特性を有する絶縁性の側部防御膜４Ｓ１が形成されている。加えて、側部防御膜４Ｓ１上には、水素吸蔵金属を含んで構成された金属膜からなる側部防御膜４Ｓ２が形成されている。
具体的に、側部防御膜４Ｓ２は、水素吸蔵金属として、例えば、チタン、マグネシウム、ニッケル、パラジウム、バナジウム、マンガン、ジルコニウム、イリジウムのうちいずれか１種類又は複数種類を含んで構成された金属膜である。
【００９７】
この構成によれば、ＭＴＪ素子８の接合面側の端面に設けられた上部防御膜４Ｔ及びＭＴＪ素子８の側面に設けられた側部防御膜４Ｓ１及び４Ｓ２によって、水素などのＭＴＪ素子８に悪影響を与える原子及び分子の側面からの侵入だけでなく接合面側の端面からの侵入も防ぐことが可能である。加えて、ＭＴＪ素子の側面側に絶縁性の側部防御膜４Ｓ１だけでなく水素吸蔵金属製の側部防御膜４Ｓ２も設けたので、水素などのＭＴＪ素子８に悪影響を与える原子及び分子の側面からの侵入をより確実に防止又は低減することが可能である。
【００９８】
（第２実施形態の変形例１）
上述の第２実施形態では、水素の侵入を阻害する特性を有する絶縁性のシリコン窒化膜から形成された側部防御膜４Ｓ１上に水素吸蔵金属製膜からなる側部防御膜４Ｓ２を設けた構成を説明した。第２実施形態の変形例１は、側部防御膜４Ｓ１に代えて水素の侵入を阻害する特性を有さない絶縁膜をＭＴＪ素子８の側面に設け、この絶縁膜上に側部防御膜４Ｓ２を設けた点が上記第２実施形態と異なる。
即ち、本変形例１では、図示省略するが、ＭＴＪ素子８の側面にシリコン窒化膜以外の水素の侵入を阻害する特性を有さない絶縁膜を形成し、この絶縁膜上に水素吸蔵金属製の側部防御膜４Ｓ２を設ける。水素の侵入を阻害する特性を有さない絶縁膜としては、例えば、シリコン酸化膜などが挙げられる。
【００９９】
この構成によれば、シリコン窒化膜の分だけ防御性能は落ちるが、上部防御膜４Ｔ及び側部防御膜４Ｓ２によって、記憶素子８に悪影響を与える原子及び分子の側面からの侵入に加えて上端面からの侵入を防ぐ又は低減することが可能となる。
【０１００】
（第３実施形態）
上記の第１及び第２実施形態では、記憶素子８の側面及び上面に防御膜を形成することで、活性水素の記憶素子８への侵入を防ぐ構成を説明した。第３実施形態は、第１又は第２実施形態の構成に加えて、活性水素の発生要因を除去する構成とした点が上記第１及び第２実施形態と異なる。
以下、上記第１及び第２実施形態と同様の構成部については同様の符号を付して適宜説明を省略し、異なる点を詳細に説明する。
【０１０１】
第３実施形態に係る固体撮像装置１００Ａは、図１３Ａに示すように、画素チップ１Ａと、Ｌ・Ｍチップ２Ａとを備えている。
第３実施形態に係る画素チップ１Ａは、画素部１ａと、レンズ部１ｂとを備えている。画素部１ａは、ウェル領域１１に画素トランジスタ等の画素が形成された第１の半導体基板１０と、多層配線層１２と、層間絶縁膜（シリコン酸化膜）１３と、層間絶縁膜（シリコン酸化膜）１５とを備えている。これは、上記第１実施形態の画素チップ１において、シリコン窒化膜１４を除去し、層間絶縁膜１３上に接合用のシリコン酸化膜１５を直接形成した構成となる。第３実施形態では、層間絶縁膜１３をシリコン酸化膜で形成し、多層配線層１２よりもＬ・Ｍチップ２Ａ側の層間絶縁膜をシリコン酸化膜のみで構成している。即ち、多層配線層１２よりもＬ・Ｍチップ２Ａ側に、高温スチームクロスリンク現象の発生要因となる反り調整用のシリコン窒化膜１４等の窒化膜を設けない構成となっている。レンズ部１ｂは、平坦化層１６と、カラーフィルタ層１７と、マイクロレンズ１８とを備えている。
【０１０２】
Ｌ・Ｍチップ２Ａは、上記第１実施形態のＬ・Ｍチップ２において、層間絶縁膜（シリコン窒化膜）２５及び層間絶縁膜（シリコン酸化膜）２６を除去した構成となっている。第３実施形態では、多層配線層２３よりも画素チップ１Ａ側の層間絶縁膜をシリコン酸化膜のみで構成している。即ち、画素チップ１Ａと同様に、多層配線層２３よりも画素チップ１Ａ側に、高温スチームクロスリンク現象の発生要因となる反り調整用のシリコン窒化膜２５等の窒化膜を設けない構成となっている。また、多層配線層２３の層間絶縁膜（シリコン酸化膜）２３ａを接合用のシリコン酸化膜として利用するためシリコン酸化膜２６も除去した構成となっている。なお、この構成に限らず、シリコン酸化膜２６を除去せずに接合用の層間絶縁膜として残してもよい。
【０１０３】
そして、第３実施形態では、画素チップ１Ａの第１の主面Ｓ１となるシリコン酸化膜１５の端面と、Ｌ・Ｍチップ２Ａの第２の主面Ｓ２となるシリコン酸化膜２３ａの端面とを接着剤５を介して接合している。これによって、画素チップ１ＡとＬ・Ｍチップ２Ａとが積層された第３実施形態に係る積層チップ３（以下、「積層チップ３Ａ」という）が構成されている。なお、第３実施形態では、接着剤５を介して画素チップ１Ａ側の接合部Ｃ１とＬ・Ｍチップ２Ａ側の接合部Ｃ２とが形成される。
【０１０４】
第３実施形態において、接着剤５は、例えば、樹脂材料を含んで構成されている。樹脂材料としては、例えば、ＢＣＢ（Benzocyclobutene（ベンゾシクロブテン））樹脂、Polyimide（ポリイミド）樹脂、Benzoxazole（ベンゾオキサゾール）樹脂、Polyarylene（ポリアリーレン）樹脂などが挙げられる。これらの樹脂材料は、それぞれ物性値が異なっており、接合以降のプロセスに応じて適切なものを選択することになる。ここで、半導体チップの接合に用いる接着剤の特性として重要視するのは、接合工程以降のプロセスの熱履歴に耐え得る耐熱温度、主に架橋時の脱ガス性、動粘度、塗布膜厚などである。これらは、製品歩留りに直結する。
【０１０５】
以下、図１３Ａから図１３Ｄに基づき、第３実施形態の積層チップ３Ａの製造方法の一例を工程順に説明する。
図１３Ａに示すように、周知の製造方法にて、上記構成の画素部１ａ及びＬ・Ｍチップ２Ａを製造する。その後、図１３Ｂに示すように、接合工程へと移行して、塗布装置により、Ｌ・Ｍチップ２Ａのシリコン酸化膜２３ａの接合面である第２の主面Ｓ２（図１３Ｃでは、上端面）上に、ペースト状の樹脂製の接着剤５を全体に均一となるように塗布する。塗布の方法としては特に限定はされないが、例えば、精密ノズルを取り付けたシリンジを有するディスペンサ等で塗布することができる。
【０１０６】
引き続き、図１３Ｄに示すように、貼り合わせ装置により、Ｌ・Ｍチップ２Ａの接着剤５の塗布面上に、画素部１ａのシリコン酸化膜１５の接合面である第１の主面Ｓ１（図１３Ｄでは、下端面）を重ねて圧着する。続いて、乾燥装置にて、接着（硬化）に必要な温度及び時間にて加熱して、接着剤５を硬化させることで接合が完了する。接着剤５の乾燥方法としては特に限定されないが、例えば、７０〜８０°Ｃの熱風を所定時間あてた後に、１５０°Ｃ〜２２０°Ｃで所定時間加熱することで接着剤５を硬化させることができる。即ち、接合工程において、上記第１及び第２実施形態のような、３５０°Ｃ〜４００°Ｃといった高温処理が不要となる。
【０１０７】
続いて、図１３Ａに示すように、第１の半導体基板１０の裏面１０Ｂ上に、周知の方法にて、レンズ部１ｂを形成する。これにより、積層チップ３Ａが形成される。
なお、上記工程において図示及び説明を省略したが、レンズ部１ｂの形成前に積層チップ３のチップ間の電気的な接続を行う。この接続方法としては、例えば、シリコン貫通電極（ＴＳＶ）によってチップの内部で接続させる方法や、上述したＣｕ−Ｃｕ接合によって接合部を介して接続させる方法などがある。
【０１０８】
ここで、第３実施形態の固体撮像装置１００Ａでは、ＴＳＶを用いて接続を行う。具体的に、図１４に示すように、画素チップ１Ａ及びＬ・Ｍチップ２Ａの各々に備わる多層配線層１２及び２３に形成された信号線同士及び電源線同士をツインコンタクト型のＴＳＶ６Ａによって電気的に接続している。
【０１０９】
このＴＳＶ６Ａは、周知の方法によって形成され、画素チップ１Ａの画素部１ａの上側の表面から第１の半導体基板１０を貫通し多層配線層１２に至る第１貫通電極６１Ａを有する。加えて、画素部１ａの上側の表面から第１の半導体基板１０と多層配線層１２を貫通しＬ・Ｍチップ２Ａの多層配線層２３に至る第２貫通電極６２Ａを有する。更に、第１及び第２貫通電極６１Ａ及び６２Ａを接続するための貫通電極接続配線６３Ａを有する。
このように、２つの貫通電極（第１貫通電極６１Ａ及び第２貫通電極６２Ａ）を介して、多層配線層１２及び２３に形成された信号線同士及び電源線同士が電気的に接続されている。
【０１１０】
なお、ＴＳＶ６Ａの各貫通電極は、上記導電ビア２１３と同様の製造方法にて形成される。また、ＴＳＶ６Ａの作成をチップ積層後に行う例を説明したが、これに限らず、画素チップ１Ａ及びＬ・Ｍチップ２Ａの作成後や、多層配線層の作成途中など他のタイミングで作成するようにしてもよい。
【０１１１】
以上説明したように、本開示の第３実施形態に係る固体撮像装置１００Ａは、画素チップ１Ａが、その一方の面側である第１の主面Ｓ１側に画素領域１０３を構成する複数の画素トランジスタと多層配線層１２とが形成されていると共に、これらの上層に接合用の層間絶縁膜１５が形成されている。加えて、ロジック・メモリチップ２Ａが、その一方の面側である第２の主面Ｓ２側にロジック回路部２００及びメモリ部２１０と多層配線層２３とが形成されていると共に、これらの上層に接合用の層間絶縁膜２３ａが形成されている。更に、画素チップ１Ａ及びロジック・メモリチップ２Ａは、第１及び第２の主面Ｓ１及びＳ２である層間絶縁膜１５及び２３ａの端面同士を樹脂製の接着剤５を介して接合することにより積層されている。
【０１１２】
この構成であれば、接着剤５により接合が行われているので、プラズマ接合を用いた接合と比較して、接合工程において低温処理での接合が可能となる。これにより、層間絶縁膜からの活性水素の発生を抑制することが可能となるので、活性水素のＭＴＪ素子８への侵入を防止又は低減することが可能となる。
【０１１３】
また、本開示の第３実施形態に係る固体撮像装置１００Ａおいて、画素チップ１Ａの多層配線層１２よりもＬ・Ｍチップ２Ａ側と、Ｌ・Ｍチップ２Ａの多層配線層２３よりも画素チップ１Ａ側とには、層間絶縁膜として酸化膜のみが形成されている。即ち、画素チップ１Ａの多層配線層１２よりもＬ・Ｍチップ２Ａ側と、Ｌ・Ｍチップ２Ａの多層配線層２３よりも画素チップ１Ａ側とには、チップの反りを調整するシリコン窒化膜等の窒化膜が形成されていない。
この構成であれば、特に反り調整用のシリコン窒化膜が要因の高温スチームクロスリンク現象の発生自体を防止することが可能となり、活性水素の発生をより抑制することが可能となる。また、接着剤５によって接合することで、反り調整用のシリコン窒化膜が存在しないことにより発生するチップの反りを吸収することが可能となり、平坦性を確保することが可能となる。
【０１１４】
また、本開示の第３実施形態に係る固体撮像装置１００Ａにおいて、上記接着剤５は、ＢＣＢ樹脂、ポリイミド樹脂、ベンゾオキサゾール樹脂、ポリアリーレン樹脂のうち少なくとも１種を含んで構成されている。
この構成であれば、上記いずれか１種の樹脂材料を含んで構成された接着剤を用いて接合するようにしたので、耐熱性、脱ガス性、動粘性、薄膜性などの良好な接合部を形成することが可能となる。これにより、接合工程において良質な接合が可能であると共に、接合工程よりも後の工程において発生する熱履歴に対して接合強度を損なうといったことを防ぐことが可能である。例えば、ＢＣＢ樹脂は、高耐熱性を有すると共に、硬化を熱のみによる重合反応で行うことが可能である。そのため、触媒や開始剤が必要なく、それらに起因する不純物が少ない。また、加熱硬化時に揮発性物質の発生、例えばポリイミドの硬化時にみられるような縮合水の発生がないため、配線材料の腐食などの心配がない。
【０１１５】
また、本開示の第３実施形態に係る固体撮像装置１００Ａにおいて、画素チップ１Ａの多層配線層１２の多層配線１２ｂと、Ｌ・Ｍチップ２Ａの多層配線層２３の多層配線２３ｂとは、ツインコンタクト型のＴＳＶ（貫通電極）６Ａを介して電気的に接続されている。
この構成であれば、ＴＳＶ６Ａによってチップ間の電気的な接続が行われるので、ＭＴＪ素子８の配置自由度を向上することが可能になる。加えて、フレキシブルに配置されたＭＴＪ素子８の特性を劣化させることがない積層チップ３Ａひいては固体撮像装置１００Ａの作製が可能となる。
【０１１６】
（第３実施形態の変形例１）
上記の第３実施形態では、ツインコンタクト型のＴＳＶ６Ａにて、チップ間の信号線及び電極を電気的に接続する構成を説明した。第３実施形態の変形例１は、シェアードコンタクト型のＴＳＶによって接続を行う点が上記第３実施形態と異なる。
即ち、本変形例１に係る固体撮像装置１００Ｂは、図１５に示すように、画素チップ１Ａ及びＬ・Ｍチップ２Ａの各々に備わる多層配線層１２及び２３に形成された信号線同士及び電源線同士をシェアードコンタクト型のＴＳＶ６Ｂによって電気的に接続している。
【０１１７】
シェアードコンタクト型のＴＳＶ６Ｂは、画素チップ１Ａの画素部１ａの表面から第１の半導体基板１０を貫通すると共に多層配線層１２をその多層配線１２ｂの一部と導通しつつ貫通し、更に、Ｌ・Ｍチップ２Ａの多層配線層２３に至って多層配線２３ｂの一部と導通するように設けられた１つの貫通電極６１Ｂを有する。更に、本変形例１の貫通電極６１Ｂは、貫通孔内に導電材料が埋め込まれた構造を有している。即ち、貫通電極６１Ｂは、画素チップ１Ａの多層配線１２ｂの一部を露出させつつ貫通し、更に、Ｌ・Ｍチップ２Ａの多層配線層２３に至って多層配線２３ｂの一部を露出させるように貫通する貫通孔を形成する。そして、この貫通孔内に導電材料（例えば、Ｃｕなど）を埋め込むことで形成される。なお、この構成に限らず、貫通孔の内壁に導電材料が成膜された構造としてもよい。
【０１１８】
このように、画素チップ１Ａ及びＬ・Ｍチップ２Ａの各多層配線層が、共通の１つの貫通電極６１Ｂをシェアして、それぞれに形成された信号線同士及び電源線同士を電気的に接続している。以下、かかる構成の画素チップ１Ａ及びＬ・Ｍチップ２Ａを積層した積層チップ３を「積層チップ３Ｂ」という。
この構成であれば、ＴＳＶ６Ｂによってチップ間の電気的な接続が行われるので、ＭＴＪ素子８の配置自由度を向上することが可能になる。加えて、フレキブルに配置されたＭＴＪ素子８の特性を劣化させることがない積層チップ３Ｂひいては固体撮像装置１００Ｂの作製が可能となる。
【０１１９】
（第３実施形態の変形例２）
上記の第３実施形態では、画素チップ１Ａ及びＬ・Ｍチップ２Ａの双方ともに、多層配線層１２よりもＬ・Ｍチップ２Ａ側及び多層配線層２３よりも画素チップ１Ａ側に層間絶縁膜として酸化膜のみを形成する構成を説明した。即ち、多層配線層１２よりもＬ・Ｍチップ２Ａ側及び多層配線層２３よりも画素チップ１Ａ側に、チップの反り調整用のシリコン窒化膜を含む窒化膜を設けない構成を説明した。第３実施形態の変形例２は、画素チップ１Ａ及びＬ・Ｍチップ２Ａの多層配線層１２よりもＬ・Ｍチップ２Ａ側及び多層配線層２３よりも画素チップ１Ａ側のいずれか一方のみ窒化膜を設けない構成とした点が上記第３実施形態と異なる。
【０１２０】
即ち、本変形例２に係る固体撮像装置１００Ａは、図示省略するが、図１４に示す構成において、例えば、画素チップ１Ａ及びＬ・Ｍチップ２Ａの多層配線層１２よりもＬ・Ｍチップ２Ａ側及び多層配線層２３よりも画素チップ１Ａ側のいずれか一方のみ層間絶縁膜として酸化膜のみを形成する構成とした。即ち、画素チップ１Ａ及びＬ・Ｍチップ２Ａの多層配線層１２よりもＬ・Ｍチップ２側及び多層配線層２３よりも画素チップ１側のいずれか一方のみ層間絶縁膜として窒化膜を形成しない構成とした。加えて、かかる構成の画素チップ１Ａ及びＬ・Ｍチップ２Ａの接合面を、接着剤５を介して接合する構成とした。
この構成であれば、第１及び第２実施形態の画素チップ１及びＬ・Ｍチップ２の構成と比較して、活性水素の発生を抑制することが可能となる。また、例えば、反りがより大きくなるチップ側にのみ反り調整用のシリコン窒化膜を設ける等することで反りの調整を容易とすることが可能となる。
【０１２１】
（第３実施形態の変形例３）
上記の第３実施形態では、画素チップ１Ａ及びＬ・Ｍチップ２Ａの双方ともに、多層配線層１２よりもＬ・Ｍチップ２Ａ側及び多層配線層２３よりも画素チップ１Ａ側にチップの反り調整用のシリコン窒化膜等の窒化膜を設けない構成を説明した。即ち、多層配線層１２よりもＬ・Ｍチップ２Ａ側及び多層配線層２３よりも画素チップ１Ａ側に、チップの反り調整用のシリコン窒化膜を含む窒化膜を設けない構成を説明した。第３実施形態の変形例３は、上記第１及び第２実施形態の画素チップ１及びＬ・Ｍチップ２を、接着剤５を介して接合する点が上記第３実施形態と異なる。
即ち、本変形例３に係る固体撮像装置１００は、図示省略するが、図３に示す構成において、プラズマ活性化接合に代えて、画素チップ１及びＬ・Ｍチップ２のシリコン酸化膜１５及び２６の接合面を、接着剤５を介して接合する構成とした。
【０１２２】
この構成であれば、プラズマ活性化接合と比較して低温処理にて接合を行うことが可能となるので、高温スチームクロスリンク現象の発生を抑制することが可能となる。これにより、活性水素の発生を抑制し、ＭＴＪ素子８へと到達する活性水素の量を低減することが可能となる。
【０１２３】
（第３実施形態の変形例４）
上記の第３実施形態では、上記第１及び第２実施形態のメモリ部２１０の構成において、多層配線層１２よりもＬ・Ｍチップ２側及び多層配線層２３よりも画素チップ１側にチップの反り調整用のシリコン窒化膜等の窒化膜を設けない構成とした。そして、かかる構成の画素チップ１Ａ及びＬ・Ｍチップ２Ａを、接着剤５を介して接合する構成を説明した。例えば、上記第１実施形態の構成を採用した場合、ＭＴＪ素子８の上面及び側面に上部防御膜４Ｔ及び側部防御膜４Ｓが設けられた構成において窒化膜を除去し且つ接着剤５を介して接合する構成を説明した。第３実施形態の変形例４は、ＭＴＪ素子８の上面及び側面の少なくとも一方に防御膜が設けられていない構成に対して、上記第３実施形態の構成を適用した点が上記第３実施形態と異なる。
即ち、本変形例４では、上記第３実施形態のメモリ部２１０の構成において、メモリセルの構成を、例えば、図８Ａに示す構成とした。具体的に、ＭＴＪ素子８の上面及び側面の双方に防御膜を形成しない構成とした。
【０１２４】
この構成であれば、金属膜やシリコン窒化膜による防御はできなくなるが、プラズマ活性化接合を行う従来の構成と比較して低温処理にて接合を行うことが可能となるので、活性水素の発生を抑制することが可能となり、反り調整用のシリコン窒化膜を有した構成や、プラズマ活性化接合を用いた場合と比較して活性水素等の悪影響を与える原子や分子のＭＴＪ素子８への侵入を低減することが可能となる。
【０１２５】
（第４実施形態）
上記の第３実施形態では、上記第１又は第２実施形態の構成において、画素チップ１及びＬ・Ｍチップ２Ａの多層配線層１２よりもＬ・Ｍチップ２側及び多層配線層２３よりも画素チップ１側に層間絶縁膜として酸化膜のみを形成する構成の画素チップ１Ａ及びＬ・Ｍチップ２Ａの層間絶縁膜１５及び２３ａの接合面同士を、接着剤５を介して接合する構成を説明した。第４実施形態では、接着剤５による接合に加えて、金属電極同士による直接接合も行う点が上記第３実施形態と異なる。
以下、上記第３実施形態と同様の構成部については同様の符号を付して適宜説明を省略し、異なる点を詳細に説明する。
【０１２６】
第４実施形態に係る固体撮像装置１００Ｃは、図１６Ａに示すように、画素チップ１Ｃと、Ｌ・Ｍチップ２Ｃとを備えている。
第４実施形態に係る画素チップ１Ｃは、画素部１ｄと、レンズ部１ｂとを備えている。画素部１ｄは、上記第３実施形態の画素部１ａにおいて、シリコン酸化膜１５に設けられた複数の金属電極７Ｐ１及び複数のダミー電極７Ｄ１を備えた構成となっている。
【０１２７】
金属電極７Ｐ１は、接合部となる金属電極パッド７１Ｐ１と、金属電極パッド７１Ｐ１から伸びて多層配線１２ｂに接続された金属電極ビア７２Ｐ１とを備えている。ダミー電極７Ｄ１は、接合部となる金属電極パッド７１Ｄ１を備えている。そして、複数の金属電極７Ｐ１及び複数のダミー電極７Ｄ１は、シリコン酸化膜１５の接合側の面から少なくとも金属電極パッド７１Ｐ１及び７１Ｄ１のパッド面（接合面）を含む一部が露出するように設けられている。
【０１２８】
Ｌ・Ｍチップ２Ｃは、上記第３実施形態のＬ・Ｍチップ２Ａにおいて、シリコン酸化膜２３ａに設けられた複数の金属電極７Ｐ２及び複数のダミー電極７Ｄ２を備えた構成となっている。
金属電極７Ｐ２は、接合部となる金属電極パッド７１Ｐ２と、金属電極パッド７１Ｐ２から伸びて多層配線２３ｂに接続された金属電極ビア７２Ｐ２とを備えている。ダミー電極７Ｄ２は、接合部となる金属電極パッド７１Ｄ２を備えている。そして、複数の金属電極７Ｐ２及び複数のダミー電極７Ｄ２は、シリコン酸化膜２３ａの接合側の面から少なくとも金属電極パッド７１Ｐ２及び７１Ｄ２のパッド面（接合面）を含む一部が露出するように設けられている。
【０１２９】
なお、金属電極７Ｐ１及び７Ｐ２は、それぞれ直接接合に適した導電性の金属材料から構成されている。この金属材料としては、例えば、Ｃｕ、Ａｕ、Ａｌなどがある。第４実施形態では、Ｃｕから構成されているものとする。
【０１３０】
ダミー電極７Ｄ１及び７Ｄ２は、金属電極７Ｐ１及び７Ｐ２と同様の材料から構成されており、いずれも金属電極パッドのみを備えた構成となっている。即ち、ダミー電極７Ｄ１及び７Ｄ２は、接合強度を高めるためのダミーの金属電極であり、電極の役割は有していないものとなる。
【０１３１】
また、金属電極７Ｐ１及び７Ｐ２並びにダミー電極７Ｄ１及び７Ｄ２は、それぞれ対となっており、これらが複数対ずつ設けられている。更に、対となる金属電極７Ｐ１及び７Ｐ２並びにダミー電極７Ｄ１及び７Ｄ２は、それぞれのパッド面の少なくとも一部が接合時に対向する位置に設けられている。
【０１３２】
また、金属電極７Ｐ１及び７Ｐ２は、例えば、シングルダマシン法又はデュアルダマシン法で形成され、ダミー電極７Ｄ１及び７Ｄ２は、例えば、シングルダマシン法で形成される。
以下、金属電極７Ｐ１及び７Ｐ２並びにダミー電極７Ｄ１及び７Ｄ２を、区別する必要が無い場合に、単に「金属電極７」という。
【０１３３】
そして、第４実施形態では、画素チップ１Ｃの第１の主面Ｓ１となるシリコン酸化膜１５の端面並びに金属電極７Ｐ１及びダミー電極７Ｄ１のパッド面と、Ｌ・Ｍチップ２Ｃの第２の主面Ｓ２となるシリコン酸化膜２３ａの端面並びに金属電極７Ｐ２及びダミー電極７Ｄ２のパッド面とが接合されている。具体的に、金属電極７Ｐ１及びダミー電極７Ｄ１と金属電極７Ｐ２及びダミー電極７Ｄ２とは、それぞれ対となって対向するもの同士が直接接合によって強固に接合されている。更に、これら電極間のシリコン酸化膜１５とシリコン酸化膜２３ａとの対向する部分は接着剤５を介して接合されている。これによって、画素チップ１ＣとＬ・Ｍチップ２Ｃとが積層された第４実施形態に係る積層チップ３（以下、「積層チップ３Ｃ」という）が構成されている。
【０１３４】
以下、図１６Ａから図１６Ｄに基づき、第４実施形態の積層チップ３Ｃの製造方法の一例を工程順に説明する。
図１６Ｂに示すように、周知の製造方法にて、上記構成の画素部１ｄ及びＬ・Ｍチップ２Ｃを製造する。その後、接合工程へと移行して、図１６Ｃに示すように、塗布装置により、Ｌ・Ｍチップ２Ｃのシリコン酸化膜２３ａ並びに金属電極７Ｐ２及びダミー電極７Ｄ２の接合面である第２の主面Ｓ２（図１６Ｃでは、上端面）上に、接着剤５を全体に均一となるように塗布する。
【０１３５】
引き続き、図１６Ｄに示すように、貼り合わせ装置により、Ｌ・Ｍチップ２Ｃの接着剤５の塗布面上に、画素部１ｄのシリコン酸化膜１５並びに金属電極７Ｐ１及びダミー電極７Ｄ１の接合面である第１の主面Ｓ１（図１６Ｄでは、下端面）を重ねて圧着する。即ち、図１７に示すように、接合時の圧力によって対となる金属電極パッド７１Ｐ１及び７１Ｐ２並びに７１Ｄ１及び７１Ｄ２の間に存在する接着剤５を外へと押し出すことで対となる金属電極パッド７１Ｐ１及び７１Ｐ２並びに７１Ｄ１及び７１Ｄ２同士の直接接合が行われる。なお、第４実施形態において、金属電極７同士の接合は、常温等の比較的低温下において行われる。
【０１３６】
続いて、乾燥装置にて、接着（硬化）に必要な温度及び時間にて加熱して、接着剤５を硬化させることで接合が完了する。続いて、図１６Ａに示すように、第１の半導体基板１０の裏面１０Ｂ上に、周知の方法にて、レンズ部１ｂを形成する。これにより、積層チップ３Ｃが形成される。
【０１３７】
以上説明したように、本開示の第４実施形態に係る固体撮像装置１００Ｃは、画素チップ１Ｃが、その一方の面側である第１の主面Ｓ１側に画素領域１０３を構成する複数の画素トランジスタと多層配線層１２とが形成されていると共に、これらの上層に接合用の層間絶縁膜（シリコン酸化膜）１５が形成されている。加えて、ロジック・メモリチップ２Ａが、その一方の面側である第２の主面Ｓ２側にロジック回路部２００及びメモリ部２１０と多層配線層２３とが形成されていると共に、これらの上層に接合用の層間絶縁膜（シリコン酸化膜）２３ａが形成されている。更に、シリコン酸化膜１５には、少なくともパッド面を含む一部が接合面側に露出するように複数の金属電極７Ｐ１が設けられている。更に、シリコン酸化膜２３ａの金属電極７Ｐ１のパッド面と対向する位置には、少なくともパッド面を含む一部が接合面側に露出するように複数の金属電極７Ｐ２が設けられている。更に、画素チップ１Ｃ及びＬ・Ｍチップ２Ｃとの間で対向する各金属電極７同士（対となる金属電極パッド７１Ｐ１及び７１Ｐ２の接合面同士）が直接接合されていると共に、シリコン酸化膜１５及び２３ａ同士が接着剤５を介して接合されている。
【０１３８】
この構成であれば、接着剤５によるシリコン酸化膜１５及び２３ａ同士の接合に加えて、金属電極７Ｐ１及び７Ｐ２同士を直接接合するようにしたので、接合強度を高めることが可能となる。加えて、接合面における金属電極同士の接続によって、例えば画素１０２とアナログデジタル変換回路（図示略）及び記憶素子８との間で一対一の接続が容易となるため、画素１０２ごとにアナログデジタル変換が行われる、いわゆる画素ＡＤＣ方式の固体撮像装置を容易に構成することが可能となる。また、接着剤５を介した金属電極同士の圧着によって、プラズマ接合を用いた場合と比較して、接合工程において低温処理での接合が可能となる。これにより、層間絶縁膜からの活性水素の発生を抑制することが可能となるので、活性水素のＭＴＪ素子８への侵入を防止又は低減することが可能となる。
【０１３９】
また、本開示の第４実施形態に係る固体撮像装置１００Ｃにおいて、シリコン酸化膜１５には、金属電極パッド７１Ｐ１及び金属電極ビア７２Ｐ１を有する複数の金属電極７Ｐ１が設けられている。加えて、シリコン酸化膜１５には、金属電極パッド７１Ｄ１を有する複数のダミー電極７Ｄ１が設けられている。各金属電極７Ｐ１及びダミー電極７Ｄ１は、シリコン酸化膜１５の接合面から、少なくともパッド面を含む一部が露出するように設けられている。更に、シリコン酸化膜２３ａの複数の金属電極７Ｐ１と対向する位置には、金属電極パッド７１Ｐ２及び金属電極ビア７２Ｐ２を有する複数の金属電極７Ｐ２が設けられている。加えて、シリコン酸化膜２３ａには、金属電極パッド７１Ｄ２を有する複数のダミー電極７Ｄ２が設けられている。各金属電極７Ｐ２及びダミー電極７Ｄ２は、シリコン酸化膜２３ａの接合面から、少なくともパッド面を含む一部が露出するように設けられている。そして、画素チップ１Ｃ及びＬ・Ｍチップ２Ｃとの間で対向する各金属電極７同士（対となる金属電極パッド７１Ｐ１及び７１Ｐ２の接合面同士、対となる金属電極パッド７１Ｄ１及び７１Ｄ２接合面同士）が直接接合されている。加えて、シリコン酸化膜１５及び２３ａの接合面同士が樹脂材料を含んで構成された接着剤５を介して接合されている。
この構成であれば、金属電極７Ｐ１及び７Ｐ２に加えて、ダミー電極７Ｄ１及び７Ｄ２を設け、これら同士も直接接合するようにしたので、接合強度をより高めることが可能となる。
【０１４０】
また、本開示の第４実施形態に係る固体撮像装置１００Ｃにおいて、画素チップ１Ｃの多層配線層１２よりもＬ・Ｍチップ２Ｃ側と、Ｌ・Ｍチップ２Ｃの多層配線層２３よりも画素チップ１Ｃ側とには、層間絶縁膜として酸化膜のみが形成されている。即ち、画素チップ１Ｃの多層配線層１２よりもＬ・Ｍチップ２Ｃ側と、Ｌ・Ｍチップ２Ｃの多層配線層２３よりも画素チップ１Ｃ側とには、チップの反りを調整するシリコン窒化膜等の窒化膜が形成されていない。
この構成であれば、特に反り調整用のシリコン窒化膜が要因の高温スチームクロスリンク現象の発生自体を防止することが可能となり、活性水素の発生をより抑制することが可能となる。また、接着剤５によって接合することで、反り調整用のシリコン窒化膜が存在しないことにより発生するチップの反りを吸収することが可能となり、平坦性を確保することが可能となる。
また、本開示の第４実施形態に係る固体撮像装置１００Ｃにおいて、上記接着剤５は、ＢＣＢ樹脂、ポリイミド樹脂、ベンゾオキサゾール樹脂、ポリアリーレン樹脂のうち少なくとも１種を含んで構成されている。
この構成であれば、上記いずれか１種の樹脂材料を含んで構成された接着剤を用いて接合するようにしたので、耐熱性、脱ガス性、動粘性、薄膜性などの良好な接合部を形成することが可能となる。これにより、接合工程において良質な接合が可能であると共に、接合工程よりも後の工程において発生する熱履歴に対して接合強度を損なうといったことを防ぐことが可能である。
【０１４１】
（第４実施形態の変形例１）
上記の第４実施形態では、対となる金属電極７Ｐ１及び７Ｐ２並びにダミー電極７Ｄ１及び７Ｄ２の金属電極パッド７１Ｐ１及び７１Ｐ２並びに７１Ｄ１及び７１Ｄ２の接合面がいずれも平坦面となっている構成を説明した（図１７を参照）。第４実施形態の変形例１は、対となる金属電極７Ｐ１及び７Ｐ２並びにダミー電極７Ｄ１及び７Ｄ２の金属電極パッド７１Ｐ１及び７１Ｐ２並びに７１Ｄ１及び７１Ｄ２のうち画素チップ１Ｃ側の金属電極パッド７１Ｐ１及び７１Ｄ１の接合面を凸形状に構成した点が上記第４実施形態と異なる。
即ち、本変形例１に係る固体撮像装置１００Ｃは、図１８に示すように、画素チップ１Ｃ側に形成された金属電極７Ｐ１及びダミー電極７Ｄ１の金属電極パッド７１Ｐ１及び７１Ｄ１の接合面の形状が接合方向（図１８では、下方向）に向かって凸状に形成されている。
【０１４２】
この構成であれば、画素チップ１Ｃ側の金属電極パッド７１Ｐ１及び７１Ｄ１の凸形状によって、圧着時における金属電極パッド７１Ｐ１及び７１Ｐ２並びに７１Ｄ１及び７１Ｄ２同士の間からの接着剤５の押し出し性能を向上することが可能となる。これにより、圧着処理時に金属電極７同士を直接接合しやすくすることが可能となり、追加の高温処理を不要とすることが可能となる。
【０１４３】
（第４実施形態の変形例２）
上記の第４実施形態では、対となる金属電極７Ｐ１及び７Ｐ２並びにダミー電極７Ｄ１及び７Ｄ２の金属電極パッド７１Ｐ１及び７１Ｐ２並びに７１Ｄ１及び７１Ｄ２の接合面がいずれも平坦面となっている構成を説明した。第４実施形態の変形例２では、対となる金属電極７Ｐ１及び７Ｐ２並びにダミー電極７Ｄ１及び７Ｄ２の金属電極パッド７１Ｐ１及び７１Ｐ２並びに７１Ｄ１及び７１Ｄ２のうちＬ・Ｍチップ２Ｃ側の金属電極７Ｐ２及びダミー電極７Ｄ２の金属電極パッド７１Ｐ２及び７１Ｄ２の接合面を凸形状に構成した点が上記第４実施形態と異なる。
【０１４４】
即ち、本変形例２に係る固体撮像装置１００Ｃは、図１９に示すように、Ｌ・Ｍチップ２Ｃ側に形成された金属電極７Ｐ２及びダミー電極７Ｄ２の金属電極パッド７１Ｐ２及び７１Ｄ２の接合面の形状が接合方向（図１９では、上方向）に向かって凸状に形成されている。
【０１４５】
この構成であれば、Ｌ・Ｍチップ２Ｃ側の金属電極パッド７１Ｐ２及び７１Ｄ２の凸形状によって、圧着時に金属電極パッド７１Ｐ１及び７１Ｐ２並びに７１Ｄ１及び７１Ｄ２同士の間からの接着剤５の押し出し性能を向上することが可能となる。これにより、圧着処理時に金属電極７同士を直接接合しやすくすることが可能となり、追加の高温処理を不要とすることが可能となる。
【０１４６】
（第４実施形態の変形例３）
上記の第４実施形態の変形例１及び２では、対となる金属電極７の金属電極パッド７１のうち、いずれか一方の金属電極パッド７１の接合面を凸形状とした構成を説明した。第４実施形態の変形例３では、対となる金属電極７の金属電極パッド７１の接合面を双方とも凸形状に構成した点が上記第４実施形態の変形例１及び２と異なる。
【０１４７】
即ち、本変形例３に係る固体撮像装置１００Ｃは、図２０に示すように、画素チップ１Ｃ側に形成された金属電極パッド７１Ｐ１及び７１Ｄ１の接合面の形状が接合方向（図２０では、下方向）に向かって凸状に形成されている。加えて、Ｌ・Ｍチップ２Ｃ側に形成された金属電極パッド７１Ｐ２及び７１Ｄ２の接合面の形状が接合方向（図２０では、上方向）に向かって凸状に形成されている。
【０１４８】
この構成であれば、対となる金属電極パッド７１Ｐ１及び７１Ｐ２並びに７１Ｄ１及び７１Ｄ２同士の接合面の双方の凸形状によって、圧着時において金属電極パッド７１Ｐ１及び７１Ｐ２並びに７１Ｄ１及び７１Ｄ２同士の間からの接着剤５の押し出し性能をより向上することが可能となる。これにより、圧着処理時に金属電極７同士を直接接合しやすくすることが可能となり、追加の高温処理を不要とすることが可能となる。
【０１４９】
（第４実施形態の変形例４）
上記の第４実施形態では、対となる金属電極７の接合面同士を圧着することで直接接合する構成を説明した。第４実施形態の変形例４は、常温等の比較的低温下における金属電極７同士の圧着処理の後で、追加のアニール処理（高温処理）を行う点が上記第４実施形態と異なる。
【０１５０】
即ち、本変形例４では、貼り合わせ装置による圧着処理で対となる金属電極７の間から接着剤５を完全に外へと押し出すことができない場合があることを想定して、圧着処理の後に、追加で、例えば３５０°Ｃから４００°Ｃのアニール処理（高温処理）を行う。その際、対となる金属電極７同士の間の圧着時の接着剤５の厚さを１５［ｎｍ］以下に制御する。厚さを１５［ｎｍ］以下に制御することで金属電極７同士の固相拡散接合を実現することが可能である。即ち、追加の熱処理によって、金属電極７の接合面のヒロック成長を促進させ、金属電極７に接着剤５の樹脂層を突き破らせて、金属電極７同士の固相拡散接合を行わせる。なお、追加の高温処理を行う場合は、接着剤５の耐熱性からプロセス温度を設定する必要がある。
【０１５１】
この構成であれば、金属電極７同士をより確実に接合することが可能になると共に、接合強度をより高めることが可能となる。また、高温処理を伴うことになるが、画素チップ１Ｃ及びＬ・Ｍチップ２Ｃには、チップの反りを調整するシリコン窒化膜が形成されていない。そのため、高温スチームクロスリンク現象の発生自体が無く、活性水素の発生を抑制することが可能となると共に、シリコン窒化膜からの離脱水素も発生しない。
【０１５２】
（第５実施形態）
上記の第３実施形態では、上記第１又は第２実施形態の構成において、画素チップ１及びＬ・Ｍチップ２Ａの多層配線層１２よりもＬ・Ｍチップ２側及び多層配線層２３よりも画素チップ１側に層間絶縁膜として酸化膜のみを形成する構成の画素チップ１Ａ及びＬ・Ｍチップ２Ａを、接着剤５を介して接合する構成を説明した。第５実施形態は、上記第３実施形態の構成において、接着剤５を用いることなくシリコン酸化膜１５及び２３ａ同士を直接接合する点が上記第３実施形態と異なる。
以下、上記第３実施形態と同様の構成部については同様の符号を付して適宜説明を省略し、異なる点を詳細に説明する。
【０１５３】
第５実施形態に係る固体撮像装置１００Ｄは、図２１Ａに示すように、画素チップ１Ｄと、Ｌ・Ｍチップ２Ｄとを備えている。
第５実施形態に係る画素チップ１Ｄは、画素部１ｅと、レンズ部１ｂとを備えている。画素部１ｅは、上記第３実施形態の画素部１ａにおいて、シリコン酸化膜１５に代えて、シリコン酸化膜１５Ｆを備えた構成となっている。Ｌ・Ｍチップ２Ｄは、上記第３実施形態のＬ・Ｍチップ２Ｃにおいて、シリコン酸化膜２３ａに代えて、シリコン酸化膜２３ａＦを備えた構成となっている。
なお、第５実施形態において、シリコン酸化膜１５Ｆ及び２３ａＦは、ＢＥＯＬ工程時に反りがフラットとなるように設計されている。
【０１５４】
そして、第５実施形態では、画素チップ１Ｄの第１の主面Ｓ１となるシリコン酸化膜１５の端面と、Ｌ・Ｍチップ２Ｄの第２の主面Ｓ２となるシリコン酸化膜２３ａの端面とを直接接合している。これによって、画素チップ１ＤとＬ・Ｍチップ２Ｄとが積層された第５実施形態に係る積層チップ３（以下、「積層チップ３Ｄ」という）が構成されている。
以下、図２１Ａから図２１Ｄに基づき、第５実施形態の積層チップ３Ｄの製造方法の一例を工程順に説明する。
【０１５５】
図２１Ｂ及び図２１Ｃに示すように、周知の製造方法にて、上記構成の画素部１ｅ及びＬ・Ｍチップ２Ｄを製造する。その後、接合工程へと移行して、ＣＭＰ法によって、シリコン酸化膜１５Ｆ及び２３ａＦの接合面を研磨して、高平坦な接合面を形成する。続いて、上記第１及び第２実施形態と同様に、プラズマ活性化接合により接合を行う。即ち、画素チップ１ＤとＬ・Ｍチップ２Ｄの接合面に、プラズマ活性処理を施して、常温で両者を重ね合わせて仮接合し、その後３５０°Ｃ〜４５０°Ｃでアニール処理をすることにより、両者が強固に接合される。その後、図示省略するが、ＴＳＶ等によりチップ間の電気的な接続を行う。
続いて、図２１Ａに示すように、第１の半導体基板１０の裏面１０Ｂ上に、周知の方法にて、レンズ部１ｂを形成する。これにより、積層チップ３Ｄが形成される。
【０１５６】
以上説明したように、チップの接合に接着剤５を用いないため、接着剤５の材料特性に起因するプロセス制限がなくなり、接合工程以降のプロセス自由度を向上させることが可能となる。また、高温処理を伴うことになるが、画素チップ１Ｄ及びＬ・Ｍチップ２Ｄには、多層配線層１２よりもＬ・Ｍチップ２Ｄ側及び多層配線層２３よりも画素チップ１Ｄ側に、チップの反りを調整するシリコン窒化膜を含む窒化膜が形成されていない。そのため、高温スチームクロスリンク現象の発生自体が無く、活性水素の発生を抑制することが可能となると共に、シリコン窒化膜からの離脱水素も発生しない。
【０１５７】
（第６実施形態）
上記の第４実施形態では、上記第３実施形態の構成において、接着剤５による接合に加えて金属電極７による直接接合も行う構成を説明した。第６実施形態は、第４実施形態の構成において、接着剤５を介さずに接合を行う点が上記第４実施形態と異なる。
以下、上記第４実施形態と同様の構成部については同様の符号を付して適宜説明を省略し、異なる点を詳細に説明する。
【０１５８】
第６実施形態に係る固体撮像装置１００Ｅは、図２２Ａに示すように、画素チップ１Ｅと、Ｌ・Ｍチップ２Ｅとを備えている。
第６実施形態に係る画素チップ１Ｅは、画素部１ｆと、レンズ部１ｂとを備えている。画素部１ｆは、上記第４実施形態の画素部１ｄにおいて、複数の金属電極７Ｐ１及び複数のダミー電極７Ｄ１に代えて、複数の金属電極７ＰＦ１及び複数のダミー電極７ＤＦ１を備えた構成となっている。
【０１５９】
金属電極７ＰＦ１は、接合部となる金属電極パッド７１ＰＦ１と、多層配線１２ｂに接続された金属電極ビア７２Ｐ１とを備えている。ダミー電極７ＤＦ１は、接合部となる金属電極パッド７１ＤＦ１を備えている。そして、複数の金属電極７ＰＦ１及び複数のダミー電極７ＤＦ１は、シリコン酸化膜１５の接合側の面から金属電極パッド７１ＰＦ１及び７１ＤＦ１のパッド面（接合面）が露出するように設けられている。
【０１６０】
Ｌ・Ｍチップ２Ｅは、上記第４実施形態のＬ・Ｍチップ２Ｄにおいて、シリコン酸化膜２３ａに設けられた複数の金属電極７Ｐ２及び複数のダミー電極７Ｄ２に代えて、複数の金属電極７ＰＦ２及び複数のダミー電極７ＤＦ２を備えた構成となっている。
【０１６１】
金属電極７ＰＦ２は、接合部となる金属電極パッド７１ＰＦ２と、多層配線２３ｂに接続された金属電極ビア７２Ｐ２とを備えている。ダミー電極７ＤＦ２は、接合部となる金属電極パッド７１ＤＦ２を備えている。そして、複数の金属電極７ＰＦ２及び複数のダミー電極７ＤＦ２は、シリコン酸化膜２３ａの接合側の面から金属電極パッド７１ＰＦ２及び７１ＤＦ２のパッド面（接合面）が露出するように設けられている。
第６実施形態において、金属電極７ＰＦ１及び７ＰＦ２並びにダミー電極７ＤＦ１及び７ＤＦ２は、ＢＥＯＬ工程時に反りがフラットとなるように設計されている。
【０１６２】
なお、金属電極７ＰＦ１及び７ＰＦ２並びにダミー電極７ＤＦ１及び７ＤＦ２は、それぞれ直接接合に適した導電性の金属材料から構成されている。この金属材料としては、例えば、Ｃｕ、Ａｕ、Ａｌなどがある。第６実施形態では、Ｃｕから構成されているものとする。
【０１６３】
また、金属電極７ＰＦ１及び７ＰＦ２並びにダミー電極７ＤＦ１及び７ＤＦ２は、それぞれ対となっており、これらが複数対ずつ設けられている。更に、対となる金属電極７ＰＦ１及び７ＰＦ２並びにダミー電極７ＤＦ１及び７ＤＦ２は、それぞれのパッド面の少なくとも一部が接合時に対向する位置に設けられている。
【０１６４】
また、金属電極７ＰＦ１及び７ＰＦ２は、例えば、シングルダマシン法又はデュアルダマシン法で形成され、ダミー電極７ＤＦ１及び７ＤＦ２は、例えば、シングルダマシン法で形成される。
【０１６５】
以下、金属電極７ＰＦ１及び７ＰＦ２並びにダミー電極７ＤＦ１及び７ＤＦ２を、区別する必要が無い場合に、単に「金属電極７Ｆ」という。
そして、第６実施形態では、画素チップ１Ｅの第１の主面Ｓ１となるシリコン酸化膜１５Ｆの端面並びに金属電極７ＰＦ１及びダミー電極７ＤＦ１のパッド面と、Ｌ・Ｍチップ２Ｅの第２の主面Ｓ２となるシリコン酸化膜２３ａＦの端面並びに金属電極７ＰＦ２及びダミー電極７ＤＦ２のパッド面とが直接接合されている。具体的に、金属電極７ＰＦ１及びダミー電極７ＤＦ１と金属電極７ＰＦ２及びダミー電極７ＤＦ２とは、それぞれ対となって対向するもの同士が直接接合によって強固に接合されている。更に、これら電極間のシリコン酸化膜１５Ｆとシリコン酸化膜２３ａＦとが対向する部分同士で直接接合されている。これによって、画素チップ１ＥとＬ・Ｍチップ２Ｅとが積層された第６実施形態に係る積層チップ３（以下、「積層チップ３Ｅ」という）が構成されている。
【０１６６】
以下、図２２Ａから図２２Ｄに基づき、第６実施形態の積層チップ３Ｅの製造方法の一例を工程順に説明する。
図２２Ｂ及び図２２Ｃに示すように、周知の製造方法にて、上記構成の画素部１ｆ及びＬ・Ｍチップ２Ｅを製造する。その後、接合工程に移行して、ＣＭＰ法によって、シリコン酸化膜１５Ｆ及び２３ａＦの接合面並びに金属電極７Ｆの接合面を研磨して、高平坦な接合面を形成する。続いて、上記第１及び第２実施形態と同様に、プラズマ活性化接合により接合を行う。即ち、画素チップ１ＥとＬ・Ｍチップ２Ｅの接合面に、プラズマ活性処理を施して、常温で両者を重ね合わせて仮接合し、その後３５０°Ｃ〜４５０°Ｃでアニール処理をすることにより、両者が強固に接合される。
続いて、図２２Ａに示すように、第１の半導体基板１０の裏面１０Ｂ上に、周知の方法にて、レンズ部１ｂを形成する。これにより、積層チップ３Ｅが形成される。
【０１６７】
以上説明したように、チップの接合に接着剤５を用いないため、接着剤５の材料特性に起因するプロセス制限がなくなり、接合工程以降のプロセス自由度を向上させることが可能となる。また、高温処理を伴うことになるが、画素チップ１Ｅ及びＬ・Ｍチップ２Ｅには、多層配線層１２よりもＬ・Ｍチップ２Ｅ側及び多層配線層２３よりも画素チップ１Ｅ側に、チップの反りを調整するシリコン窒化膜を含む窒化膜が形成されていない。そのため、高温スチームクロスリンク現象の発生自体が無く、活性水素の発生を抑制することが可能となると共に、シリコン窒化膜からの離脱水素も発生しない。
【０１６８】
＜電子機器への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、デジタルスチルカメラやデジタルビデオカメラなどの撮像装置、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
図２３は、本技術が適用され得る電子機器としての撮像装置の構成例を示すブロック図である。図２３に示される撮像装置３０１は、光学系３０２、シャッタ装置３０３、固体撮像素子３０４、制御回路３０５、信号処理回路３０６、モニタ３０７、および不揮発性メモリ３０８を備えて構成され、静止画像および動画像を撮像可能である。
【０１６９】
光学系３０２は、１枚または複数枚のレンズを有して構成され、被写体からの光（入射光）を固体撮像素子３０４に導き、固体撮像素子３０４の受光面に結像させる。
シャッタ装置３０３は、光学系３０２および固体撮像素子３０４の間に配置され、制御回路３０５の制御に従って、固体撮像素子３０４への光照射期間および遮光期間を制御する。
【０１７０】
固体撮像素子３０４は、光学系３０２およびシャッタ装置３０３を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。固体撮像素子３０４に蓄積された信号電荷は、制御回路３０５から供給される駆動信号（タイミング信号）に従って転送される。
制御回路３０５は、固体撮像素子３０４の転送動作、および、シャッタ装置３０３のシャッタ動作を制御する駆動信号を出力して、固体撮像素子３０４およびシャッタ装置３０３を駆動する。
【０１７１】
信号処理回路３０６は、固体撮像素子３０４から出力された信号電荷に対して各種の信号処理を施す。信号処理回路３０６が信号処理を施すことにより得られた画像（画像データ）は、モニタ３０７に供給されて表示されたり、不揮発性メモリ３０８に供給されて記憶（記録）されたりする。
【０１７２】
このように構成されている撮像装置３０１においても、上述した固体撮像素子３０４に代えて、固体撮像装置１００、１００Ａ〜１００Ｅを適用することにより、活性水素等によるメモリの劣化を低減できる撮像装置を実現させることが可能となる。
【０１７３】
〔その他の実施形態〕
上記のように、本開示は実施形態及び変形例によって記載したが、この開示の一部をなす論述及び図面は本開示を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１７４】
例えば、本実施形態において、メモリ部２１０は、必ずしも磁気抵抗変化メモリから構成されていなくてもよい。例えば、耐熱性等の条件が合えば、上述した、強誘電体メモリ、相変化メモリ、抵抗変化メモリなどから構成してもよい。
【０１７５】
また、本実施形態において、ＭＴＪ素子８の上面及び側面に水素吸蔵金属を含んで構成された防御膜を設ける構成に限定されない。例えば、上面及び側面に加えて下面にも防御膜を設けてもよい。
【０１７６】
このように、本開示はここでは記載していない様々な実施形態等を含むことは勿論である。上述した実施形態及び変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があってもよい。本開示の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【０１７７】
なお、本開示は以下のような構成も取ることができる。
（１）第１の基板と、該第１の基板に形成された、光電変換により生じた電荷の量に応じた画素信号を出力する複数の画素が２次元格子状に配列された画素領域とを有する第１の構造体と、
前記第１の構造体と積層されていると共に、第２の基板と、該第２の基板に形成されたロジック回路及び不揮発性メモリとを有する第２の構造体と、を備え、
前記不揮発性メモリを構成する記憶素子の前記第１の構造体と対向する側の端面には、水素の侵入を阻害する特性を有する第１の防御膜が形成されており、
前記記憶素子の側面には、水素の侵入を阻害する特性を有する第２の防御膜が形成されている、固体撮像装置。
（２）前記不揮発性メモリは、前記記憶素子としての磁気トンネル接合素子と、選択トランジスタと、該選択トランジスタの拡散領域の一方と前記磁気トンネル接合素子とを接続する電極部とを有する磁気抵抗変化メモリである、前記（１）に記載の固体撮像装置。
（３）前記第１の防御膜は、水素を吸蔵する機能を有した金属を含んで構成された金属膜であり、前記磁気トンネル接合素子の前記端面を形成する前記電極部上に形成されている、前記（１）又は（２）に記載の固体撮像装置。
（４）前記第１の防御膜は、水素を吸蔵する機能を有した金属として、チタン、マグネシウム、ニッケル、パラジウム、バナジウム、マンガン、ジルコニウム、イリジウムのうちいずれか１種類又は複数種類を含んで構成された金属膜である、前記（３）に記載の固体撮像装置。
（５）前記第１の防御膜は、隣接する他の素子と短絡しない範囲で、平面視で前記端面の全体を包囲するように形成されている、前記（１）から（４）のいずれか１項に記載の固体撮像装置。
（６）前記第２の防御膜は、水素を吸蔵する機能を有した金属を含んで構成された金属膜であり、前記記憶素子の側面に絶縁膜を介して形成されている、前記（１）から（４）のいずれか１項に記載の固体撮像装置。
（７）前記第２の防御膜は、水素を吸蔵する機能を有した金属として、チタン、マグネシウム、ニッケル、パラジウム、バナジウム、マンガン、ジルコニウム、イリジウムのうちいずれか１種類又は複数種類を含んで構成された金属膜である、前記（６）に記載の固体撮像装置。
（８）前記第１の構造体は、その一方の面側である第１の主面側に前記画素領域を構成する複数のトランジスタと第１の配線層とが形成されていると共に、これらの上層に接合用の層間絶縁膜が形成されており、
前記第２の構造体は、その一方の面側である第２の主面側に前記ロジック回路及び前記不揮発性メモリと第２の配線層とが形成されていると共に、これらの上層に接合用の層間絶縁膜が形成されており、
前記第１の構造体及び前記第２の構造体は、前記第１の主面側と前記第２の主面側とにそれぞれ形成された前記層間絶縁膜同士の接合により積層されている、前記（１）から（５）のいずれか１項に記載の固体撮像装置。
（９）前記層間絶縁膜同士が樹脂材料を含んで構成された接着剤を介して接合されている、前記（８）に記載の固体撮像装置。
（１０）前記接着剤は、BCB（Benzocyclobutene）樹脂、Polyimide樹脂、Benzoxazole樹脂、Polyarylene樹脂のうち少なくとも１種を含んで構成されている、前記（９）に記載の固体撮像装置。
（１１）前記第１の構造体の前記第１の配線層と、前記第２の構造体の前記第２の配線層とは、シリコン貫通電極を介して電気的に接続されている、前記（８）から（１０）のいずれか１項に記載の固体撮像装置。
（１２）前記第１の構造体の前記第１の配線層よりも前記第２の構造体側と、前記第２の構造体の前記第２の配線層よりも前記第１の構造体側との少なくとも一方には、層間絶縁膜として酸化膜のみが形成されている、前記（８）から（１１）のいずれか１項に記載の固体撮像装置。
（１３）前記第１の構造体及び前記第２の構造体のそれぞれの前記層間絶縁膜の接合面部分における互いに対向する位置に複数の金属電極が設けられており、
前記第１の構造体及び前記第２の構造体の間で対向する各前記金属電極同士が直接接合されていると共に、前記層間絶縁膜同士が樹脂材料を含んで構成された接着剤を介して接合されている、前記（８）に記載の固体撮像装置。
（１４）複数の前記金属電極は、前記第１の構造体と前記第２の構造体とを電気的に接続するための接続用の金属電極と、金属電極パッドのみから構成されるダミーの金属電極とを含む、前記（１３）に記載の固体撮像装置。
（１５）前記第１の構造体及び前記第２の構造体の間で対向する前記金属電極のいずれか一方又は双方の先端部が凸形状となっている、前記（１３）又は（１４）に記載の固体撮像装置。
（１６）前記第１の構造体の前記第１の配線層よりも前記第２の構造体側と、前記第２の構造体の前記第２の配線層よりも前記第１の構造体側との少なくとも一方には、層間絶縁膜として酸化膜のみが形成されている、前記（１３）から（１５）のいずれか１項に記載の固体撮像装置。
（１７）前記接着剤は、BCB（Benzocyclobutene）樹脂、Polyimide樹脂、Benzoxazole樹脂、Polyarylene樹脂のうち少なくとも１種を含んで構成されている、前記（１３）から（１６）のいずれか１項に記載の固体撮像装置。
（１８）前記第１の構造体及び前記第２の構造体のそれぞれの前記層間絶縁膜の接合面部分における互いに対向する位置に複数の金属電極が設けられており、
前記第１の構造体及び前記第２の構造体の間で対向する各前記金属電極同士が直接接合されていると共に、前記層間絶縁膜同士が直接接合されている、前記（８）に記載の固体撮像装置。
（１９）第１の基板に複数の画素が２次元格子状に配列された画素領域を形成して第１の構造体を構成する工程と、
第２の基板にロジック回路と不揮発性メモリとを形成して第２の構造体を構成する工程と、
前記第１の構造体と前記第２の構造体とを積層する工程と、を含み、
前記第２の構造体を構成する工程においては、前記記憶素子の側面に水素の侵入を阻害する特性を有する第２の防御膜を形成し、その後、前記不揮発性メモリを構成する記憶素子の前記第１の構造体と対向する側の端面に水素の侵入を阻害する特性を有する第１の防御膜を形成する、固体撮像装置の製造方法。
（２０）第１の基板と、該第１の基板に形成された、光電変換により生じた電荷の量に応じた画素信号を出力する複数の画素が２次元格子状に配列された画素領域とを有する第１の構造体と、
前記第１の構造体と積層されていると共に、第２の基板と、該第２の基板に形成されたロジック回路及び不揮発性メモリとを有する第２の構造体と、を備え、
前記不揮発性メモリを構成する記憶素子の前記第１の構造体と対向する側の端面には、水素の侵入を阻害する特性を有する第１の防御膜が形成されており、
前記記憶素子の側面には、水素の侵入を阻害する特性を有する第２の防御膜が形成されている、固体撮像装置を備えた電子機器。
【符号の説明】
【０１７８】
１、１Ａ、１Ｃ、１Ｄ、１Ｅ  画素チップ
１ａ、１ｄ、１ｅ、１ｆ  画素部
１ｂ  レンズ部
２、２Ａ、２Ｃ、２Ｄ、２Ｅ  ロジック・メモリチップ
３、３Ａ、３Ｂ、３Ｃ、３Ｄ、３Ｅ  積層チップ
４Ｔ、４Ｔ’  上部防御膜
４Ｓ、４Ｓ１、４Ｓ２  側部防御膜
５  接着剤
６Ａ  ツインコンタクト型のＴＳＶ
６Ｂ  シェアードコンタクト型のＴＳＶ
７Ｐ１、７ＰＦ１、７Ｐ２、７ＰＦ２  金属電極
７Ｄ１、７ＤＦ１、７Ｄ２、７ＤＦ２  ダミー電極
８  記憶素子
１０Ａ、２０Ａ  表面
１０Ｂ、２０Ｂ  裏面
１１、２１  ウェル領域
１２ａ、１３〜１５、２３ａ、２５、２６、２２０、２２１、２３０、２３１  層間絶縁膜
１２、２３  多層配線層
１２ｂ、２３ｂ  多層配線
１４、２５  シリコン窒化膜
１５、１５Ｆ、２３ａ、２３ａＦ、２６、４０  シリコン酸化膜
１６  平坦化層
１７  カラーフィルタ層
１８  マイクロレンズ
２２  ロジック・メモリ混載層
８１  フリー層
８２  トンネルバリア層
８３  ピン層
８４  上部電極
８５  下部電極
７１Ｃ、７１Ｐ１、７１ＰＦ１、７１Ｐ２、７１ＰＦ２、７１Ｄ１、７１ＤＦ１、７１ＤＦ２  金属電極パッド
７２Ｐ１、７２Ｐ２  金属電極ビア
１００、１００Ａ〜１００Ｅ  固体撮像装置
２００  ロジック回路部
２０１  ＭＯＳトランジスタ
２０１Ｇ、２１１Ｇ  ゲート電極
２０２、２０３、２１２  コンタクト
２０４、２０５、２１４、２１５  金属配線
２１０  メモリ部
２１１、Ｔｒ＿ｓｅｌ  選択トランジスタ
２１１Ｓ  ソース領域
２１３  導電ビア
３０１  撮像装置 
３０２  光学系
３０３  シャッタ装置
３０４  固体撮像素子
３０５  制御回路
３０６  信号処理回路
３０７  モニタ
３０８  不揮発性メモリ
Ｂ１  第１の裏面
Ｂ２  第２の裏面
Ｃ、Ｃ１、Ｃ２  接合部
ＦＤ  フローティングディフージョン領域
ＰＤ  フォトダイオード
Ｓ１  第１の主面
Ｓ２  第２の主面
Ｔｒ＿ａｍｐ  増幅トランジスタ
Ｔｒ＿ｒｅｓ  リセットトランジスタ
Ｔｒ＿ｔｒａ  転送トランジスタ 
【図１】
2020150177.tif 000003
【図２】
2020150177.tif 000004
【図３】
2020150177.tif 000005
【図４】
2020150177.tif 000006
【図５】
2020150177.tif 000007
【図６】
2020150177.tif 000008
【図７Ａ】
2020150177.tif 000009
【図７Ｂ】
2020150177.tif 000010
【図７Ｃ】
2020150177.tif 000011
【図７Ｄ】
2020150177.tif 000012
【図７Ｅ】
2020150177.tif 000013
【図７Ｆ】
2020150177.tif 000014
【図８Ａ】
2020150177.tif 000015
【図８Ｂ】
2020150177.tif 000016
【図９】
2020150177.tif 000017
【図１０Ａ】
2020150177.tif 000018
【図１０Ｂ】
2020150177.tif 000019
【図１１Ａ】
2020150177.tif 000020
【図１１Ｂ】
2020150177.tif 000021
【図１１Ｃ】
2020150177.tif 000022
【図１１Ｄ】
2020150177.tif 000023
【図１１Ｅ】
2020150177.tif 000024
【図１２】
2020150177.tif 000025
【図１３Ａ】
2020150177.tif 000026
【図１３Ｂ】
2020150177.tif 000027
【図１３Ｃ】
2020150177.tif 000028
【図１３Ｄ】
2020150177.tif 000029
【図１４】
2020150177.tif 000030
【図１５】
2020150177.tif 000031
【図１６Ａ】
2020150177.tif 000032
【図１６Ｂ】
2020150177.tif 000033
【図１６Ｃ】
2020150177.tif 000034
【図１６Ｄ】
2020150177.tif 000035
【図１７】
2020150177.tif 000036
【図１８】
2020150177.tif 000037
【図１９】
2020150177.tif 000038
【図２０】
2020150177.tif 000039
【図２１Ａ】
2020150177.tif 000040
【図２１Ｂ】
2020150177.tif 000041
【図２１Ｃ】
2020150177.tif 000042
【図２１Ｄ】
2020150177.tif 000043
【図２２Ａ】
2020150177.tif 000044
【図２２Ｂ】
2020150177.tif 000045
【図２２Ｃ】
2020150177.tif 000046
【図２２Ｄ】
2020150177.tif 000047
【図２３】
2020150177.tif 000048