(57)【要約】【課題】ΔΣ変換して得られる出力信号を有効に活用し、ノイズシェープ効果を下げずにノイズを低減させる。【解決手段】順次入力されるデータに対してΔΣ演算を実行するΔΣモジュレータ15Ａと、ΔΣモジュレータ15Ａの演算結果に応じたＰＷＭ（パルス幅変調）信号を発生する出力部15Ｃと、ΔΣモジュレータ15Ａの演算結果が特定の値が連続したものであることを検出するシフトレジスタ部15Ｂと、シフトレジスタ部15ＢでΔΣ演算回路の演算結果が特定の値が連続したものであった場合、出力部15Ｃにより連続した周期に対応した整数倍の周期のＰＷＭ信号を発生させる制御回路(92Ｆ〜92Ｈ，93〜96)とを備える。【選択図】      図１
2020150483.tif 000002
【特許請求の範囲】
【請求項１】
順次入力されるデータに対してΔΣ演算を実行するΔΣ演算回路と、
前記ΔΣ演算回路の演算結果により特定の値が連続するか否かを検出する検出回路と、
前記検出回路により前記特定の値が連続しないこと検出した場合に、ΔΣ演算周期を示す第１のＰＷＭ周期でＰＷＭ信号を発生し、前記検出回路により前記特定の値が連続することを検出した場合に、前記第１のＰＷＭ周期より長い周期でＰＷＭ信号を発生するＰＷＭ信号発生回路と、
を備えるＤ／Ａ変換装置。
【請求項２】
ＰＷＭ信号発生回路は、前記特定の値が２回連続することを検出した場合に、前記第１のＰＷＭ周期の２倍長の第２のＰＷＭ周期でＰＷＭ信号を発生させる、
請求項１に記載のＤ／Ａ変換装置。
【請求項３】
ＰＷＭ信号発生回路は、前記特定の値が４回連続することを検出した場合に、前記第１のＰＷＭ周期の４倍長の第３のＰＷＭ周期でＰＷＭ信号を発生させる、
請求項１または２に記載のＤ／Ａ変換装置。
【請求項４】
ＰＷＭ信号発生回路は、前記特定の値が８回連続することを検出した場合に、前記第１のＰＷＭ周期の８倍長の第４のＰＷＭ周期でＰＷＭ信号を発生させる、
請求項１から３のいずれかに記載のＤ／Ａ変換装置。
【請求項５】
前記特定の値は、０を示す値である、
請求項１から４のいずれかに記載のＤ／Ａ変換装置。
【請求項６】
請求項１から５のいずれかに記載のＤ／Ａ変換装置と、
前記Ｄ／Ａ変換装置により発生された前記ＰＷＭ信号に基づいて発音するスピーカと、
を備える音響機器。
【請求項７】
請求項１から５のいずれかに記載のＤ／Ａ変換装置と、
音高を指定するための操作子と、
前記操作子へのユーザ操作に応じて前記Ｄ／Ａ変換装置により発生された前記ＰＷＭ信号に基づいて発音するスピーカと、
を備える電子楽器。
【請求項８】
電子楽器のコンピュータに、
順次入力されるデータに対してΔΣ演算を実行させ、
前記ΔΣ演算の結果により特定の値が連続するか否かを検出させ、
前記特定の値が連続しないこと検出した場合に、ΔΣ演算周期を示す第１のＰＷＭ周期でＰＷＭ信号を発生させ、前記検出により前記特定の値が連続することを検出した場合に、前記第１のＰＷＭ周期より長い周期でＰＷＭ信号を発生させる、
Ｄ／Ａ変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｄ／Ａ変換装置、音響機器、電子楽器及びＤ／Ａ変換方法に関する。
【背景技術】
【０００２】
例えば、電子楽器の出力段に設けられるＤ／Ａ変換部において、オーバーサンプリングしたデジタル値のオーディオデータをΔΣ変換して得られる信号出力のパルス幅は、後段のアナログ積分器により再量子化雑音が除去されて、ローパスフィルタでＤ／Ａ変換を行なうための電圧信号に変換される。この電圧信号の時間軸方向の精度は、変換精度に直結するために、高い精度が求められる。
【０００３】
Ｄ／Ａ変換部においては、一般にＰＬＬ（位相同期ループ）回路と水晶発振子を用いた構成クロック発生部を有するもので、これらＰＬＬ回路や水晶発振子のジッター成分が、上述した理由からノイズとなって音質を劣化させる要因となる。
【０００４】
ジッターは、発振周波数の周期に対して一定の割合で変動する成分が多いことが知られている。そのジッター成分の最大値の時間は、発信周波数を分周したとしても、デジタル回路の性質上、変わることがない。したがって、分周する割合を大きくし、より低速にすれば、そのクロックのジッターの比率が小さくなり、信号のノイズが低減することになる。これはすなわち、パルスを長い周期とすることで、一定のジッター成分の割合が小さくなり、相対的にノイズの成分が低減することを意味する。
【０００５】
しかしながら一方で、デジタル値のオーディオデータをΔΣ変換する際には、ノイズシェーピング効果をより高めるために、動作周波数を高める必要がある。
【０００６】
このように相反する要求から、ΔΣ変換を行なう際の動作周波数を、デジタルオーディオデータのサンプリング周波数Ｆｓの何倍に設定するのかを決定することが困難な要因となっている。
【０００７】
この種のオーバーサンプリング及びノイズシェーピングを利用したＤＡ変換装置において、ノイズやジッターの影響が少ない高精度のアナログ出力を得るための技術が提案されている。（例えば、特許文献１）
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平０５−０３７３８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
前記特許文献に記載された技術を含めて、Ｄ／Ａ変換時に得られるアナログ信号中のノイズを確実に低減させることが可能な技術が模索されていた。
【００１０】
本発明は前記のような実情に鑑みてなされたもので、その目的とするところは、ΔΣ変換で得られる出力信号を有効に活用し、ノイズシェーピングの効果を下げることなくノイズを低減させることが可能なＤ／Ａ変換装置、音響機器、電子楽器及びＤ／Ａ変換方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の一態様は、順次入力されるデータに対してΔΣ演算を実行するΔΣ演算回路と、前記ΔΣ演算回路の演算結果により特定の値が連続するか否かを検出する検出回路と、前記検出回路により前記特定の値が連続しないこと検出した場合に、ΔΣ演算周期を示す第１のＰＷＭ周期でＰＷＭ信号を発生し、前記検出回路により前記特定の値が連続することを検出した場合に、前記第１のＰＷＭ周期より長い周期でＰＷＭ信号を発生するＰＷＭ信号発生回路と、を備える。
【発明の効果】
【００１２】
本発明によれば、ΔΣ変換で得られる出力信号を有効に活用し、ノイズシェーピングの効果を下げることなくノイズを低減させることが可能となる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施形態に係るＤ／Ａ変換装置を用いた電子楽器全体の構成を示すブロック図。
【図２】同実施形態に係るクロックとＰＷＭ信号の波形例を示すタイミングチャート。
【図３】同実施形態に係る出力部１５Ｃが出力するＰＷＭ信号の波形を示すタイミングチャート。
【図４】同実施形態に係るΔΣモジュレータが有する演算回路の機能構成を示すブロック図。
【図５】同実施形態に係るｅ（ノイズ）をグラフ化したノイズシェーピング周波数特性を示す図。
【図６】同実施形態に係るΔΣモジュレータの具体的なハードウェア回路で実現した構成を示すブロック図。
【図７】同実施形態に係るΔΣモジュレータでの演算処理の内容を、ｍカウンタのカウント値と対応付けて示す図。
【図８】同実施形態に係るシフトレジスタ部の具体的な回路構成を示すブロック図。
【図９】同実施形態に係る出力部とＤフリップフロップの具体的なハードウェア回路の構成を示すブロック図。
【発明を実施するための形態】
【００１４】
以下、本発明の一実施形態を図面を参照して詳細に説明する。  
図１は、本実施形態に係るＤ／Ａ変換装置（ＤＡＣ）を用いた電子楽器全体の構成を示すブロック図である。同図において、例えば鍵盤等で構成される操作部１１での操作信号が、ＬＳＩチップＣＨ１のＣＰＵ１２に入力される。ＣＰＵ１２は、ＬＳＩチップＣＨ１内でバスＢ１を介して、この電子楽器用の動作プログラムや定型データ等を記憶したＲＯＭ１３、操作された内容に対応したデジタル音声データを発生する音源部１４、及びＤＡＣ１５と接続される。
【００１５】
さらにＬＳＩチップＣＨ１内には、水晶発振器（Ｘｔａｌ）１６及びＰＬＬ１７が設けられる。水晶発振器１６は、ＬＳＩチップＣＨ１に外付けされた水晶振動子ＣＵ１に一定の電圧を印加して、基準となる第１のクロックであるクロックclk-xtalを発振し、ＬＳＩチップＣＨ１内の各回路及びＰＬＬ１７へ供給する。
【００１６】
ＰＬＬ１７は、クロックclk-xtalを受けて、より高い周波数の第２のクロックであるクロックclk-pllを発振し、前記ＬＳＩチップＣＨ１内の各回路へ供給する。
【００１７】
ＣＰＵ１２は、操作部１１から受けた操作信号に応じて音源部１４に音程、音量などのパラメータを送信する。これを受けた音源部１４が、対応するデジタル音声データをＤＡＣ１５へ出力する。
【００１８】
ＤＡＣ１５は、ΔΣモジュレータ１５Ａ、シフトレジスタ部１５Ｂ、出力部１５Ｃ、Ｄフリップフロップ（ＤＦ／Ｆ）１５Ｄを有する。
【００１９】
ΔΣモジュレータ１５Ａは、音源部１４から入力されたデジタル音声データを受信し、ＰＬＬ１７からのクロックclk-pllに基づいてΔΣ変調し、その演算結果である量子化データをシフトレジスタ部１５Ｂに出力する。
【００２０】
シフトレジスタ部１５Ｂは、ΔΣモジュレータ１５Ａからの量子化データを内部のシフトレジスタによりクロックclk-pllの８クロック分だけ遅延させて出力部１５Ｃに出力する過程で、予め設定された同一データ、例えばデューティ比が５０［％］となるデータが連続しているか否かを判定し、その判定結果を合わせて出力部１５Ｃへ送出する。
【００２１】
出力部１５Ｃは、入力される量子化データと判定結果とに応じた平衡型のＰＷＭ信号を発生して、Ｄフリップフロップ１５Ｄへ出力する。
【００２２】
Ｄフリップフロップ１５Ｄは、出力部１５Ｃの出力する平衡型のＰＷＭ信号を、ＰＬＬ１７からのクロックclk-pllに基づいて波形整形した後に、ＬＳＩチップＣＨ１外のローパスフィルタ１８に出力する。
【００２３】
ローパスフィルタ１８は、例えば図示する如く直列ＲＣ回路を用い、与えられたＰＷＭ信号をアナログ音声信号に変換してアンプ（ａｍｐ）１９へ出力する。アンプ１９は、後述するように、差動アンプを用いることが望ましい。アンプ１９として差動アンプを用いる場合、平衡型の信号に対応して、実際には２系統の直列ＲＣ回路が設けられる。
【００２４】
アンプ１９で適宜増幅率により増幅されたアナログ音声信号により、スピーカ２０が拡声駆動されて、放音される。
【００２５】
図２は、ＰＬＬ１７が発振するクロックclk-pll（図２（Ａ））、及び出力部１５Ｃで作成されるＰＷＭ信号（図２（Ｂ）〜図２（Ｄ））の関係を例示する図である。
【００２６】
クロックclk-pllの８クロック分を演算の１周期として、出力部１５ＣがＰＷＭ信号を出力するように動作するものとする。
【００２７】
出力部１５Ｃが発生するＰＷＭ信号を図２（Ｂ）〜図２（Ｄ）に例示している。
【００２８】
図２（Ｂ）は、ＰＷＭ信号の“Ｈ”区間が、クロックclk-pllの８周期分一杯の時間幅を有する場合を示している。
【００２９】
同様に、図２（Ｃ）、図２（Ｄ）は、ＰＷＭ信号の“Ｈ”区間が、クロックclk-pllの６周期分、４周期分の時間幅を有する場合を示している。
【００３０】
これらに示すように、ＰＷＭ信号の最小変化幅は、その立上がりタイミング、立下りタイミング共にクロックclk-pllの１周期分を単位として、時間的に対称となる。１周期８クロック分により、５段階の信号レベルを表現できる。
【００３１】
ＰＷＭ信号のデューティ比が５０［％］である場合、音声信号として表現する内容は「０」、すなわち無音を示すものとなる。
【００３２】
例えば、ΔΣモジュレータ１５Ａが音源のサンプリング周波数Ｆｓの３２倍のオーバーサンプリング周波数で動作している場合であれば、ΔΣモジュレータ１５Ａの出力をＰＷＭ化する出力部１５Ｃは、サンプリング周波数Ｆｓの「１／３２」より大きい範囲で、出力するＰＷＭ信号の周期を延長することができる。
【００３３】
図３は、クロックclk-pllと、出力部１５Ｃが出力するＰＷＭ信号の波形を示すタイミングチャートである。
【００３４】
図３（Ａ）に示すように、ＰＬＬ１７の出力するクロックclk-pllの８周期分をΔΣモジュレータ１５Ａが図３（Ｂ）に示すように基本の演算周期１周期分として動作するものとする。
【００３５】
また、音源部１４からＤＡＣ１５に入力されるデジタル音声データが、時間的に連続して、無音を示す内容「０」であった場合、それを検出するシフトレジスタ部１５Ｂからの一致判定信号に基づいて、出力部１５Ｃは図３（Ｃ）に示すような基本周期の２倍となるクロックclk-pllの１６周期分、図３（Ｄ）に示すような基本周期の４倍となるクロックclk-pllの３２周期分、図３（Ｅ）に示すような基本周期の８倍となるクロックclk-pllの６４周期分のＰＷＭ信号を出力する。
【００３６】
図４により、ΔΣモジュレータ１５Ａが有する演算回路の機能構成を示すブロック図について説明する。  
同図でΔΣモジュレータ１５Ａは、減算器（−）４１、加算器（＋）４２，４４，４６，４７，５１、遅延器（Ｚ-1）４３，４８，５２，５４、乗算器４５，４９，５０、及び量子化器５３を含む。
【００３７】
音源部１４から入力されるデジタル音声データは、減算器４１で量子化器５３の出力を遅延する遅延器５４の出力分だけ減算されて、その差分が加算器４２へ出力される。加算器４２は、自身の出力を遅延させる遅延器４３の出力ｚ0を加算して、その和を同遅延器４３、加算器４４、及び乗算器４５へ出力する。
【００３８】
乗算器４５は、加算器４２の出力を乗数ｋ0で乗算してその積を加算器４６へ出力する。加算器４６は、乗算器４５の出力と乗算器４９の出力とを加算して、その和を加算器４７へ出力する。
【００３９】
加算器４７は、加算器４６の出力と、自身の出力を遅延させる遅延器４８の出力ｚ１とを加算し、その和を同遅延器４８、加算器４４、及び乗算器５０へ出力する。乗算器５０は、加算器４７の出力を乗数ｋ1で乗算してその積を加算器５１へ出力する。
【００４０】
加算器５１は、乗算器５０の出力と、自身の出力を遅延させる遅延器５２の出力ｚ２とを加算し、その和を同遅延器５２、加算器４４、及び乗算器４９へ出力する。乗算器４９は、加算器５１の出力を乗数ａ0で乗算してその積を加算器４６へ出力する。
【００４１】
前記加算器４４は、加算器４２，４７，５１の各出力を加算し、その和を量子化器５３へ出力して、量子化させる。そして、量子化器５３の出力が、ΔΣモジュレータ１５Ａの出力として次段のシフトレジスタ部１５Ｂへ出力されると共に、遅延器５４へ出力される。遅延器５４は、量子化器５３の出力を遅延してその出力ｚ３を減算器４１に減数として与えることで、入力に対するネガティブフィードバックをかける。
【００４２】
ｅを量子化ノイズとした場合、量子化器５３の出力ｙにおける量子化ｅの特性は以下の式に示すようになる。
【００４３】
【数１】
2020150483.tif 000003
【００４４】
図５は、前記数式のｅ（ノイズ）をグラフ化したノイズシェーピング周波数特性を示す図である。同図では横軸が角速度、縦軸がノイズの信号レベル（Ｑｕａｎｔｉｚａｔｉｏｎ  Ｎｏｉｓｅ）［ｄＢ］である。同図中、必要なノイズシェーピング量を−１００［ｄＢ］とした場合、可聴帯域は角速度０．０６（＝１／１６）程度の範囲となる。
【００４５】
すなわち、デジタル音声データのサンプリング周波数Ｆｓｄに対し、ノイズシェーパーのサンプリングレートＦｓｐは約１６倍程度必要となる。
【００４６】
図６は、図４で示した演算回路の機能構成を、具体的なハードウェア回路で実行する場合を例示するブロック図である。  
クロックclk-pllが制御部６１に入力される。制御部６１は、内部にクロックclk-pllをカウントするためのｍカウンタ（ｍｃｎｔ）６１Ａを備えており、以下の各回路の制御、具体的にはレジスタのラッチイネーブル、セレクタの選択、パラメータの選択を行なう。
【００４７】
ΔΣモジュレータ１５Ａは、前記制御部６１の他に、レジスタ６２，６３、セレクタ６４〜６６、乗算器（ＭＵＬ）６７、加算器（ＡＤＤ）６８、パラメータ定数発生器６９、量子化器７０、及び遅延用のレジスタ７１Ａ〜７１Ｄを有している。
【００４８】
前段の音源部１４からのデジタル音声データが、セレクタ６６に入力される。セレクタ６６にはまた、セレクタ６５、乗算器６７の各出力が入力され、制御部６１に従って選択した１つの値を加算器６８へ出力する。
【００４９】
加算器６８にはまた、レジスタ（ＡＣ）６２の保持値が入力され、制御部６１に従って加算した和を、図４の遅延器４３，４８，５２，５４で用いるレジスタ（ｚ０〜ｚ３）７１Ａ〜７１Ｄ、及びセレクタ６４へ出力する。
【００５０】
レジスタ７１Ａ〜７１Ｄの保持値はセレクタ６５に入力される。セレクタ６５は、レジスタ７１Ａ〜７１Ｄの各保持値中から一つを制御部６１からの制御に従って選択し、選択した値をセレクタ６６及び乗算器６７へ出力する。
【００５１】
乗算器６７は、セレクタ６５の出力と、パラメータ定数発生器６９から与えられる、パラメータ定数ｋ0，ｋ1，ａ0のいずれかを乗算し、その積をセレクタ６６へ出力する。
【００５２】
セレクタ６４は、加算器６８の出力と量子化器７０（５３）の出力の一方を、制御部６１に従って選択し、レジスタ（ＡＣ）６２に保持させる。レジスタ６２の保持値は、量子化器７０及び加算器６８に読出される。
【００５３】
そして、量子化器７０の出力する、前記ΔΣ演算部１５Ｂの演算結果が、セレクタ６４へ送られる一方で、レジスタ（ＤＲ）６３に保持され、その保持値が読出されて次段のシフトレジスタ部１５Ｂへ出力される。
【００５４】
図７は、図６のハードウェア回路で実行されるΔΣモジュレータ１５Ａでの演算処理の内容を、制御部６１のｍカウンタ６１Ａのカウント値と対応付けて示す図である。ｍカウンタ６１Ａは、ΔΣモジュレータ１５Ａの動作を制御する基本カウンタであり、「０」〜「７」の８カウント値を採り得る。
【００５５】
ｍカウンタ６１Ａは、ＰＷＭ周期毎にリセットされて「０」となり、以後クロックclk-pllにより「＋１」ずつカウントアップして、最上値「７」となった後は、リセットされるまでの間、カウント値「７」を保持する。  
前記ｍカウンタ６１Ａのカウント値が「７」である間は、リセット動作の待機状態となる。
【００５６】
簡単に、ｍカウンタ６１Ａのカウント値「０」〜「７」に対応した、ΔΣモジュレータ１５Ａ内での制御部６１による演算内容を説明する。
【００５７】
０：ｍカウンタ６１Ａをリセットして「０」とすると、レジスタ７１Ｄの保持する遅延値ｚ３をセレクタ６５で選択させ、セレクタ６５の選択結果と音源部１４からの入力データとを順次セレクタ６６で選択させる。各選択結果を加算器６８で加算させ、その和出力をセレクタ６４で選択させて、レジスタ６２に保持させる。
【００５８】
加えて、レジスタ６２の保持値を読出して量子化器７０へ出力して量子化処理させ、その出力をレジスタ６３を介して次段のシフトレジスタ部１５Ｂへ出力させる。
【００５９】
１：レジスタ７１Ａの保持する遅延値ｚ0をセレクタ６５で選択させ、前記セレクタ６５の選択結果をセレクタ６６で選択させる。加算器６８でセレクタ６６の選択結果とレジスタ６２の保持値を加算させ、その和出力を前記レジスタ７１Ａに保持させる。
【００６０】
加えて、量子化器７０の出力を、セレクタ６４、レジスタ６２、加算器６８を介してレジスタ７１Ｄに保持させる。  
２：レジスタ７１Ｃの保持する遅延値ｚ2をセレクタ６５で選択させると共に、パラメータ定数発生器６９にパラメータ定数ａ0を出力させて、それら２つの値を乗算器６７で乗算させる。得られる積をセレクタ６６、加算器６８、セレクタ６４を介してレジスタ６２に保持させる。
【００６１】
３：レジスタ７１Ａの保持する遅延値ｚ0をセレクタ６５で選択させると共に、パラメータ定数発生器６９にパラメータ定数ｋ0を出力させて、それら２つの値を乗算器６７で乗算させる。得られる積をセレクタ６６で選択させると共に、レジスタ６２の保持値を読出して加算器６８へ出力させる。加算器６８でこれら２つの値を加算させ、その和をセレクタ６４を介してあらためてレジスタ６２に保持させる。
【００６２】
４：レジスタ７１Ｂの保持する遅延値ｚ1をセレクタ６５，６６で選択させて加算器６８へ出力させると共に、レジスタ６２の保持値を読出して加算器６８へ出力させる。加算器６８でこれら２つの値を加算させ、その和をあらためてレジスタ７１Ｂに保持させる。
【００６３】
５：レジスタ７１Ｂの保持する遅延値ｚ1をセレクタ６５で選択させると共に、パラメータ定数発生器６９にパラメータ定数ｋ1を出力させて、それら２つの値を乗算器６７で乗算させる。得られる積をセレクタ６６、加算器６８、セレクタ６４を介してレジスタ６２に保持させる。
【００６４】
６：レジスタ７１Ｃの保持する遅延値ｚ2をセレクタ６５，６６で選択させて加算器６８へ出力させると共に、レジスタ６２の保持値を読出して加算器６８へ出力させる。加算器６８でこれら２つの値を加算させ、その和をあらためてレジスタ７１Ｃに保持させる。
【００６５】
７：レジスタ７１Ａ〜７１Ｃの保持する遅延値ｚ0〜ｚ2を順次セレクタ６５，６６で選択させて、シリアルに加算器６８へ出力させる。加算器６８でこれら３つの値を加算させ、その和をセレクタ６４を介してレジスタ６２に保持させる。
【００６６】
このように、ＰＷＭ周期毎にリセットされ、クロックclk-pllによりカウント動作するｍカウンタ６１Ａのカウント値ｍｃｎｔに応じて、上述したようにΔΣ演算処理が実行される。
【００６７】
図８は、ΔΣモジュレータ１５Ａの出力を遅延するシフトレジスタ部１５Ｂの具体的な回路構成を示すブロック図である。
【００６８】
シフトレジスタ部１５Ｂは、８段の３ビットＤフリップフロップ８１Ａ〜８１Ｈで構成されるシフトレジスタと、０比較器８２〜８４とを有する。ΔΣモジュレータ１５Ａの出力が、Ｄフリップフロップ８１Ａ〜８１Ｈを介して後段の出力部１５Ｃへ出力される。Ｄフリップフロップ８１Ａ〜８１ＨにはΔΣモジュレータ１５ＡからΔΣサイクルクロックが動作クロックとして供給されている。
【００６９】
シフトレジスタを構成する８段のＤフリップフロップ８１Ａ〜８１Ｈの各出力が０比較器８２に出力される。さらに、後方の４段のＤフリップフロップ８１Ｅ〜８１Ｈの各出力が０比較器８３に出力される。加えて、最後段の２段のＤフリップフロップ８１Ｇ，８１Ｈの各出力が０比較器８４に出力される。
【００７０】
０比較器８２は、Ｄフリップフロップ８１Ａ〜８１Ｈの出力がいずれも「０」であった場合に８値一致信号を出力部１５Ｃへ出力する。同様に、０比較器８３は、Ｄフリップフロップ８１Ｅ〜８１Ｈの出力がいずれも「０」であった場合に４値一致信号を出力部１５Ｃへ出力する。０比較器８４は、Ｄフリップフロップ８１Ｇ，８１Ｈの出力がいずれも「０」であった場合に２値一致信号を出力部１５Ｃへ出力する。
【００７１】
なお、シフトレジスタ部１５Ｂにおいて、前述した８段のＤフリップフロップ８１Ａ〜８１Ｈからなるシフトレジスタを有することで、信号伝送の過程ではＰＷＭ周期８周期分の遅延が発生する。
【００７２】
しかしながら、本実施形態では、３２倍程度のオーバーサンプリングしたオーディオデータを取扱うことを前提としており、例えば基本となるサンプリング周波数が４４．１［ＫＨｚ］で３２倍のオーバーサンプリングを行なったオーディオデータの場合、約５．６７［μ秒］（＝１／(４４．１×１０３×(３２／８))）の遅延が発生することになり、人間の知覚には影響しない、非常に微小な時間であるため、実用上は何ら不具合を生じない。
【００７３】
図９は、出力部１５ＣとＤフリップフロップ１５Ｄの具体的なハードウェア回路の構成を示すブロック図である。
【００７４】
出力部１５Ｃは、クロックclk-xtalによりカウント動作するｎカウンタ９１、ｎカウンタ９１のカウント値をデコードするデコーダ９２Ａ〜９２Ｈと、第１セレクタ９３、第２セレクタ９４、第３セレクタ９５、及び第４セレクタ９６を有する。
【００７５】
デコーダ９２Ａ〜９２Ｅは、ｎカウンタ９１のカウント値に基づいて、通常のＰＷＭ周期でそれぞれパルス幅が０［％］、２５［％］、５０［％］、７５［％］、１００［％］のパルス信号を第１セレクタ９３に出力する。
【００７６】
デコーダ９２Ｆは、ｎカウンタ９１のカウント値に基づいて、通常のＰＷＭ周期の２倍の周期でパルス幅が５０［％］のパルス信号を第２セレクタ９４に出力する。
【００７７】
デコーダ９２Ｇは、ｎカウンタ９１のカウント値に基づいて、通常のＰＷＭ周期の４倍の周期でパルス幅が５０［％］のパルス信号を第３セレクタ９５に出力する。
【００７８】
デコーダ９２Ｈは、ｎカウンタ９１のカウント値に基づいて、通常のＰＷＭ周期の８倍の周期でパルス幅が５０［％］のパルス信号を第４セレクタ９６に出力する。
【００７９】
第１セレクタ９３は、ラッチタイミングで与えられるＦＩＦＯ信号に応じて、デコーダ９２Ａ〜９２Ｅの出力するパルス信号のいずれかを選択し、第２セレクタ９４へ出力する。
【００８０】
第２セレクタ９４は、前段のシフトレジスタ部１５Ｂからの２値一致信号があった場合に、デコーダ９２Ｆが出力する２倍周期のパルス幅が５０［％］のパルス信号を選択し、また２値一致信号がなかった場合に、第１セレクタ９３が出力する通常周期のパルス信号を選択して、第３セレクタ９５へ出力する。
【００８１】
第３セレクタ９５は、前段のシフトレジスタ部１５Ｂからの４値一致信号があった場合に、デコーダ９２Ｇが出力する４倍周期のパルス幅が５０［％］のパルス信号を選択し、また４値一致信号がなかった場合に、第２セレクタ９４での選択出力であるパルス信号を選択して、第４セレクタ９６へ出力する。
【００８２】
第４セレクタ９６は、前段のシフトレジスタ部１５Ｂからの８値一致信号があった場合に、デコーダ９２Ｈが出力する８倍周期のパルス幅が５０［％］のパルス信号を選択し、また８値一致信号がなかった場合に、第３セレクタ９５での選択出力であるパルス信号を選択して、その正転信号をＤフリップフロップ９７に、反転信号をＤフリップフロップ９８に出力する。
【００８３】
Ｄフリップフロップ９７，９８は、平衡型の出力を得るべく２段化されてＤフリップフロップ１５Ｄを構成するものであり、共にクロックclk_pllで第４セレクタ９６の出力をラッチし、正極出力及び負極出力とする。
【００８４】
前述したシフトレジスタ部１５Ｂと出力部１５Ｃの構成において、まず、ΔΣモジュレータ１５Ａの出力を、通常のＰＷＭ周期の８周期分遅延させるシフトレジスタ部１５Ｂにおいて、０比較器８２〜８４により、特定の信号、ここでは無音を示す「０」が８回または４回または２回連続しているかどうかを一致検出し、一致が検出された場合に一致信号をＤＡＣ１５へ出力する。
【００８５】
出力部１５Ｃでは、ΔΣ演算結果として無音が連続していない場合には、通常のＰＷＭ周期に従ってデコーダ９２Ａ〜９２Ｅのいずれかの信号を第１セレクタ９３により選択させ、第２セレクタ９４、第３セレクタ９５、第４セレクタ９６を介してＤフリップフロップ１５Ｄへ出力するよう動作する。
【００８６】
一方で、ΔΣ演算結果として無音が連続する場合には、その連続している度合いに応じて、シフトレジスタ部１５Ｂで、０比較器８４による２値一致信号、０比較器８３による４値一致信号、０比較器８２による８値一致信号が出力される。
【００８７】
出力部１５Ｃにおいては、無音が連続する期間がより長い場合を優先して選択するようにセレクタ９３〜９６を構成しており、ΔΣ演算結果により無音が連続する場合に、その長さに応じて図３（Ｃ）〜図３（Ｅ）で示した、通常のＰＷＭ周期の２周期分または４周期分または８周期分のデューティ比５０［％］のＰＷＭ信号が、無音を示す「０」に相当する信号として選択されて、Ｄフリップフロップ１５Ｄに出力される。
【００８８】
Ｄフリップフロップ１５Ｄにおいて、クロックclk-pllにより音源部１４の選択出力をラッチする過程でそれぞれ波形整形し、平衡型の正極出力及び負極出力として出力する。
【００８９】
これらＤフリップフロップ１５Ｄの出力が、それぞれローパスフィルタ１８を介してアナログ音声信号としてアンプ１９へ出力される。アンプ１９は、前述した如く差動アンプで構成され、正転信号と反転信号の差分に応じて、与えられる増幅率によりアナログ音声信号を増幅し、スピーカ２０により放音させる。
【００９０】
一連のデジタル処理や配線伝送路で信号に重畳するノイズ成分は、正転信号と反転信号に同様に重畳される成分が多く、アンプ１９を差動アンプで構成することにより信号の差分のみを増幅することで、同相のノイズ成分を相殺して除去することができる。
【００９１】
以上詳述した如く本実施形態によれば、ΔΣ変換して得られる出力信号を有効に活用し、所定のΔΣ変換結果が連続する場合に、ノイズシェーピングの効果を下げることなくノイズを低減させることが可能となる。
【００９２】
また本実施形態では、所定のΔΣ変換結果が連続する場合に、その連続する度合いに応じた複数の周期、例えば２周期、４周期、８周期のＰＷＭ信号の中から適切なものを発生させるようにしたので、信号の内容に適応して効率的にノイズを低減させることが可能となる。
【００９３】
より具体的には、標準となるＰＷＭ周期に対して、２周期のＰＷＭ信号とした場合に約−３［ｄＢ］、４周期のＰＷＭ信号とした場合に約−６［ｄＢ］、８周期のＰＷＭ信号とした場合に約−９［ｄＢ］のノイズ低減効果が実験により得られたことを付記しておく。
【００９４】
なお、本願発明は、前記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、各実施形態は可能な限り適宜組み合わせて実施してもよく、その場合組み合わせた効果が得られる。更に、前記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００９５】
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。  
［請求項１］  
順次入力されるデータに対してΔΣ演算を実行するΔΣ演算回路と、  
前記ΔΣ演算回路の演算結果により特定の値が連続するか否かを検出する検出回路と、  
前記検出回路により前記特定の値が連続しないこと検出した場合に、ΔΣ演算周期を示す第１のＰＷＭ周期でＰＷＭ信号を発生し、前記検出回路により前記特定の値が連続することを検出した場合に、前記第１のＰＷＭ周期より長い周期でＰＷＭ信号を発生するＰＷＭ信号発生回路と、  
を備えるＤ／Ａ変換装置。  
［請求項２］  
ＰＷＭ信号発生回路は、前記特定の値が２回連続することを検出した場合に、前記第１のＰＷＭ周期の２倍長の第２のＰＷＭ周期でＰＷＭ信号を発生させる、  
請求項１に記載のＤ／Ａ変換装置。  
［請求項３］  
ＰＷＭ信号発生回路は、前記特定の値が４回連続することを検出した場合に、前記第１のＰＷＭ周期の４倍長の第３のＰＷＭ周期でＰＷＭ信号を発生させる、  
請求項１または２に記載のＤ／Ａ変換装置。  
［請求項４］  
ＰＷＭ信号発生回路は、前記特定の値が８回連続することを検出した場合に、前記第１のＰＷＭ周期の８倍長の第４のＰＷＭ周期でＰＷＭ信号を発生させる、  
請求項１から３のいずれかに記載のＤ／Ａ変換装置。  
［請求項５］  
前記特定の値は、０を示す値である、  
請求項１から４のいずれかに記載のＤ／Ａ変換装置。  
［請求項６］  
請求項１から５のいずれかに記載のＤ／Ａ変換装置と、  
前記Ｄ／Ａ変換装置により発生された前記ＰＷＭ信号に基づいて発音するスピーカと、  
を備える音響機器。  
［請求項７］  
請求項１から５のいずれかに記載のＤ／Ａ変換装置と、  
音高を指定するための操作子と、  
前記操作子へのユーザ操作に応じて前記Ｄ／Ａ変換装置により発生された前記ＰＷＭ信号に基づいて発音するスピーカと、  
を備える電子楽器。  
［請求項８］  
電子楽器のコンピュータに、  
順次入力されるデータに対してΔΣ演算を実行させ、  
前記ΔΣ演算の結果により特定の値が連続するか否かを検出させ、  
前記特定の値が連続しないこと検出した場合に、ΔΣ演算周期を示す第１のＰＷＭ周期でＰＷＭ信号を発生させ、前記検出により前記特定の値が連続することを検出した場合に、前記第１のＰＷＭ周期より長い周期でＰＷＭ信号を発生させる、  
Ｄ／Ａ変換方法。
【符号の説明】
【００９６】
１１…操作部、
１２…ＣＰＵ、
１３…ＲＯＭ、
１４…音源部、
１５…ＤＡＣ、
１５Ａ…ΔΣモジュレータ、
１５Ｂ…シフトレジスタ部、
１５Ｃ…出力部（ＰＷＭ）、
１５Ｄ…Ｄフリップフロップ（ＤＦ／Ｆ）、
１６…水晶発振器（Ｘｔａｌ）、
１７…ＰＬＬ、
１８…ローパスフィルタ、
１９…アンプ（ａｍｐ．）、
２０…スピーカ、
４１…減算器（−）、
４２，４４，４６，４７，５１…加算器（＋）、
４３，４８，５２，５４…遅延器（Ｚ-1）、
４５，４９，５０…乗算器、
５３…量子化器、
６１…制御部、
６１Ａ…ｍカウンタ（ｍｃｎｔ）、
６２…レジスタ（ＡＣ）、
６３…レジスタ（ＤＲ）、
６４〜６６…セレクタ、
６７…乗算器（ＭＵＬ）、
６８…加算器（ＡＤＤ）、
６９…パラメータ定数発生器、
７０…量子化器、
７１Ａ〜７１Ｄ…レジスタ、
８１Ａ〜８１Ｈ…Ｄフリップフロップ（ＤＦ／Ｆ）、
８２〜８４…０比較器、
９１…ｎカウンタ、
９２Ａ〜９２Ｈ…デコーダ、
９３…第１セレクタ、
９４…第２セレクタ、
９５…第３セレクタ、
９６…第４セレクタ、
９７，９８…Ｄフリップフロップ、
Ｂ１…バス、
ＣＨ１…ＬＳＩチップ、
ＣＵ１…水晶振動子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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