(57)【要約】      （修正有）【課題】薄膜抵抗体の抵抗値ばらつきを低減し、アナログＩＣにおけるブリーダー抵抗回路において正確な分圧比を保持できる高精度のブリーダー抵抗回路を提供する。【解決手段】第一高抵抗領域１０１と、電流が流れる向きに平行である第１方向の両側面を第一高抵抗領域１０１により挟まれて配置された第二高抵抗領域１０２とからなる薄膜抵抗体２００において、第二高抵抗領域１０２のシート抵抗値は、第一高抵抗領域１０１のシート抵抗値よりも高い。【選択図】図１
2020150090.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成されたポリシリコン膜から構成された第一高抵抗領域と、
前記絶縁膜上に形成された前記ポリシリコン膜から構成され、電流が流れる向きに平行である第１方向の両側面を前記第一高抵抗領域により挟まれて配置された第二高抵抗領域と、
前記絶縁膜上に形成された前記ポリシリコン膜から構成され、前記第一高抵抗領域と前記第二高抵抗領域の前記第１方向に直交する第２方向の両側面に形成された低抵抗領域と、を有し、
前記第二高抵抗領域のシート抵抗値は前記第一高抵抗領域のシート抵抗値よりも高いことを特徴とする半導体装置。
【請求項２】
前記第二高抵抗領域のシート抵抗値は前記第一高抵抗領域のシート抵抗値の１０倍以上であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第一高抵抗領域ならびに前記第二高抵抗領域は、第１導電型の不純物を導入した前記ポリシリコン膜により形成されることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第一高抵抗領域ならびに前記第二高抵抗領域は、第２導電型の不純物を導入した前記ポリシリコン膜により形成されることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項５】
前記第二高抵抗領域は、ノンドープの前記ポリシリコン膜により形成され、前記第一高抵抗領域は、第１導電型の不純物または第２導電型の不純物を導入した前記ポリシリコン膜により形成されることを特徴とする請求項１記載の半導体装置。
【請求項６】
半導体基板上に形成された絶縁膜の上に、ノンドープのポリシリコン膜を形成する工程と、
前記ノンドープのポリシリコン膜に不純物を第１イオン注入して、第１導電型の第一不純物領域を形成する工程と、
前記ポリシリコン膜上に、シリコン酸化膜を形成する工程と、
前記シリコン酸化膜上に、第１のレジストパターンを形成し、前記第１のレジストパターンをマスクとして前記シリコン酸化膜をエッチングする工程と、
前記第１のレジストパターンと前記シリコン酸化膜をマスクとして、前記第１イオン注入よりも高いドーズ量にて第２イオン注入して、前記ポリシリコン膜に前記第一不純物領域よりも高不純物濃度となる第１導電型の第二不純物領域を形成する工程と、
前記第１のレジストパターンを除去した後に、前記第二不純物領域を前記第一不純物領域方向に拡散するための第１の熱処理をして、第１導電型の第三不純物領域を形成する工程と、
前記ポリシリコン膜上に形成した第２のレジストパターンをマスクとして第３イオン注入し、前記ポリシリコン膜に前記第三不純物領域よりも高濃度の第１導電型の第四不純物領域を形成する工程と、
前記第２のレジストパターンを除去した後に、前記第四不純物領域を覆うように前記ポリシリコン膜上に形成した第３のレジストパターンをマスクとして前記ポリシリコン膜をエッチングする工程と、
前記第一不純物領域と前記第三不純物領域と前記第四不純物領域とを有する前記ポリシリコン膜に第２の熱処理をして、第一高抵抗領域と第二高抵抗領域と低抵抗領域とを有する薄膜抵抗体とする工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項７】
前記第１の熱処理は、前記第２の熱処理よりも長時間であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、特に薄膜抵抗体を有する半導体装置および薄膜抵抗体を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
電圧検出器などのアナログＩＣでは、一般に複数のポリシリコン抵抗体からなるブリーダー抵抗が使用される。
例えば、ボルテージディテクタを例にすれば、基準電圧回路において発生した基準電圧とブリーダー抵抗回路において分圧された分圧電圧とを誤差増幅器で比較することにより電圧の検出が行われる。従ってブリーダー抵抗回路において分圧された分圧電圧の精度がきわめて重要となる。ブリーダー抵抗回路の分圧精度が悪いと誤差増幅器への入力電圧がばらつくので、所定の解除あるいは検出電圧が得られなくなってしまう。
【０００３】
ブリーダー抵抗の分圧精度を高めるために、これまで様々な工夫がなされており、高精度のアナログＩＣを作製するために高精度の抵抗分圧比を得る目的でポリシリコン抵抗体の上面あるいは下面に設置した導電体の電位を固定することで、所望の抵抗値（分圧比）を得るように工夫している例もある（例えば、特許文献１参照。）
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−３２１２２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図８に示すように、従来のブリーダー抵抗回路は、複数の薄膜抵抗体からなり、各々の薄膜抵抗体は、高抵抗領域３０１とその両端に低抵抗領域３０３を備えた基本構成の薄膜抵抗体４００からなる。それぞれの薄膜抵抗体４０１〜４０６は同じ幅のマスクによって形成されるため、同一幅の薄膜抵抗体が形成されると期待される。しかしながら、それぞれの薄膜抵抗体の幅はＷ２〜Ｗ５に比べ、幅Ｗ１とＷ６が細く形成される傾向にある。このように、半導体製造工程において、各薄膜抵抗体に加工ばらつきを生じてしまうと、ブリーダー抵抗回路内の複数の薄膜抵抗体の抵抗値を一定に揃えることが困難で、アナログＩＣに必要とされる抵抗分圧比を高い精度で達成することが困難であるという問題点があった。
【０００６】
本発明は、上記課題に鑑みなされたもので、加工ばらつきによる薄膜抵抗体の抵抗値ばらつきを低減し、高精度な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題解決のために、本発明の実施例に係る半導体装置においては以下の手段を用いた。
【０００８】
半導体基板と、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成されたポリシリコン膜から構成された第一高抵抗領域と、
前記絶縁膜上に形成された前記ポリシリコン膜から構成され、電流が流れる向きに平行である第１方向の両側面を前記第一高抵抗領域により挟まれて配置された第二高抵抗領域と、
前記絶縁膜上に形成された前記ポリシリコン膜から構成され、前記第一高抵抗領域と前記第二高抵抗領域の前記第１方向に直交する第２方向の両側面に形成された低抵抗領域と、を有し、
前記第二高抵抗領域のシート抵抗値は前記第一高抵抗領域のシート抵抗値よりも高いことを特徴とする半導体装置とした。また、本発明の他の実施例に係る半導体装置の製造方法においては以下の手段を用いた。
【０００９】
半導体基板上に形成された絶縁膜の上に、ノンドープのポリシリコン膜を形成する工程と、
前記ノンドープのポリシリコン膜に不純物を第１イオン注入して、第１導電型の第一不純物領域を形成する工程と、
前記ポリシリコン膜上に、シリコン酸化膜を形成する工程と、
前記シリコン酸化膜上に、第１のレジストパターンを形成し、前記第１のレジストパターンをマスクとして前記シリコン酸化膜をエッチングする工程と、
前記第１のレジストパターンと前記シリコン酸化膜をマスクとして、前記第１イオン注入よりも高いドーズ量にて第２イオン注入して、前記ポリシリコン膜に前記第一不純物領域よりも高不純物濃度となる第１導電型の第二不純物領域を形成する工程と、
前記第１のレジストパターンを除去した後に、前記第二不純物領域を前記第一不純物領域方向に拡散するための第１の熱処理をして、第１導電型の第三不純物領域を形成する工程と、
前記ポリシリコン膜上に形成した第２のレジストパターンをマスクとして第３イオン注入し、前記ポリシリコン膜に前記第三不純物領域よりも高濃度の第１導電型の第四不純物領域を形成する工程と、
前記第２のレジストパターンを除去した後に、前記第四不純物領域を覆うように前記ポリシリコン膜上に形成した第３のレジストパターンをマスクとして前記ポリシリコン膜をエッチングする工程と、
前記第一不純物領域と前記第三不純物領域と前記第四不純物領域とを有する前記ポリシリコン膜に第２の熱処理をして、第一高抵抗領域と第二高抵抗領域と低抵抗領域とを有する薄膜抵抗体とする工程と、
を備えることを特徴とする半導体装置の製造方法とした。
【発明の効果】
【００１０】
上記手段を用いることで、薄膜抵抗体を有するブリーダー抵抗回路を用いたアナログＩＣにおいて、加工ばらつきによる薄膜抵抗体の抵抗値ばらつきを低減でき高精度な半導体装置を得ることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態にかかる半導体装置の薄膜抵抗体の平面図である。
【図２】本発明の第２の実施形態にかかる半導体装置の薄膜抵抗体の平面図である。
【図３】本発明の第１の実施形態にかかる半導体装置の薄膜抵抗体の製造工程を示す断面図である。
【図４】図３に続く、本発明の第１の実施形態にかかる半導体装置の薄膜抵抗体の製造工程を示す断面図である。
【図５】本発明の第１の実施形態にかかる半導体装置の薄膜抵抗体の製造工程を示す断面図である。
【図６】本発明にかかる薄膜抵抗体によって構成されたブリーダー抵抗回路を用いたボルテージディテクタの一実施例のブロック図である。
【図７】本発明にかかる薄膜抵抗体によって構成されたブリーダー抵抗回路を用いたボルテージレギュレータの一実施例のブロック図である。
【図８】従来の半導体装置の薄膜抵抗体の平面図である。
【発明を実施するための形態】
【００１２】
以下に、本発明の実施の形態について図面に基づいて説明する。
（実施形態１）
【００１３】
図１は、本発明の第１の実施形態にかかる半導体装置の薄膜抵抗体の平面図である。薄膜抵抗体２００は高抵抗領域１００とその両端に形成された低抵抗領域１０３を有する。高抵抗領域１００は第一高抵抗領域１０１と第二高抵抗領域１０２とからなり、矩形に形成された第二高抵抗領域１０２の短手方向（第１方向、Ｂ−Ｂ’方向）の両側に接して第一高抵抗領域１０１が形成されている。短手方向と直交する長手方向（第２方向、Ａ−Ａ’方向）において第一高抵抗領域１０１と第二高抵抗領域１０２は同じ長さを有し、第一高抵抗領域１０１の長手方向の両端面と第二高抵抗領域の長手方向の両端面はおおむね同一の平面をなしている。そして、その平面、すなわち高抵抗領域１００の長手方向の両端には低抵抗領域１０３が接している。
【００１４】
第一高抵抗領域１０１と第二高抵抗領域１０２と低抵抗領域１０３は同一層のポリシリコン膜にボロンなどのＰ型の不純物を導入した薄膜である。薄膜抵抗体２００の表面を被覆して層間絶縁膜が設けられ、層間絶縁膜には低抵抗領域１０３を部分的に露出するコンタクトホール１０４が形成されている。このコンタクトホール１０４は他の抵抗体あるいは内部回路等と金属配線を介して電気的接続を行うために用いられる。
【００１５】
ここで、第二高抵抗領域１０２のシート抵抗値は、第一高抵抗領域１０１のシート抵抗値に比べて高くなるように不純物濃度を調整して形成されており、以下の効果を一層顕著に奏するために１０倍以上の差をもたせるように設定されることが望ましく、例えば、第一高抵抗領域１０１のシート抵抗値が５ｋΩ/□である場合、第二高抵抗領域１０２のシート抵抗値は５０ｋΩ/□以上となるように設定されている。
【００１６】
また、第一高抵抗領域１０１および、第二高抵抗領域１０２には、ボロンなどのＰ型の不純物に代えてリンやヒ素などのＮ型の不純物を導入してＮ型の導電型を有するポリシリコン薄膜抵抗体を形成しても良い。更に、第二高抵抗領域１０２のシート抵抗値を一層高めるため、第二高抵抗領域１０２をノンドープのポリシリコン薄膜により形成することでも良い。
これらの薄膜抵抗体を複数組み合わせて、ブリーダー抵抗回路が構成されている。
【００１７】
図１に示した実施形態によれば、半導体の製造工程において、薄膜抵抗体２００の加工ばらつきを生じてしまった場合でも、加工ばらつきを生じる部分は、高いシート抵抗値を有する第二高抵抗領域１０２であるため、薄膜抵抗体全体の抵抗値の変動を小さく抑えることができる。詳しい製造工程については図３〜図５を用いて説明する。
【００１８】
薄膜抵抗体全体の抵抗値は、第一高抵抗領域１０１と第二高抵抗領域１０２の組合せにより規定されるが、第二高抵抗領域１０２のシート抵抗値は第一高抵抗領域１０１のシート抵抗値より高く、例えば１０倍以上に設定されているため、加工ばらつきで第二高抵抗領域１０２の幅が多少変動しても、その影響は従来の薄膜抵抗体全体が一つの高抵抗領域のみで形成されていた場合の１／１０以下に低減される。
【００１９】
ここで、図８に示した従来の薄膜抵抗体と比較して、本発明の半導体装置にかかる薄膜抵抗体の加工ばらつきについて説明する。従来の薄膜抵抗体４００はフォトリソ工程およびエッチング工程によって線幅が決められ、Ｗ２〜Ｗ５の線幅に比べ、Ｗ１およびＷ６の線幅が細いことは既に述べたが、その要因はフォトリソ工程での現像時の現像促進種の生成である。ポジ型レジストを利用してレジストパターンを形成する場合、アルカリ現像液（例えば、ＴＭＡＨ）を用いて露光された領域が除去される。このとき、レジストが溶け込んだアルカリ現像液は現像を促進する働きを持つ現像促進種を生成するため、薄膜抵抗体の端部に位置する４０１、４０６を形成するためのレジストパターンが４０２〜４０５を形成するためのレジストパターンよりも細くなる。これは４０２〜４０５を形成するためのレジストパターンの両側に小面積の現像領域が存在するのに対し、４０１、４０６を形成するためのレジストパターンの片側に大面積の現像領域が存在することに起因する。
以上のように、各薄膜抵抗体の周囲の現像面積が同一でないことが原因で加工ばらつきが生じることから、本出願人は加工ばらつきを抑えるべく、図１（ｂ）に示す構成とした。
【００２０】
詳しい製造工程については、後に図３〜図５を用いて説明するが、薄膜抵抗体２０１〜２０６は隣接して設けられ、薄膜抵抗体２０１〜２０６の外側（外周）はフォトリソ工程およびエッチング工程によって形成される。薄膜抵抗体２０１〜２０６の外側を規定するパターンは、フォトリソ工程およびエッチング工程によって形成され、そのＢ−Ｂ’方向の幅Ｗ１１〜Ｗ６１、或いは図１（ａ）に示す高抵抗領域１００の幅ｃ１の線幅のばらつきは従来の薄膜抵抗体と同じである。
【００２１】
しかしながら、高抵抗領域１００の外側に位置する第一高抵抗領域１０１の幅ａ１は、薄膜抵抗体２０１〜２０６の表面に形成されたシリコン酸化膜をマスクとしてその外側にイオン注入法などで導入された不純物が、後続の熱処理工程で内方に拡散して形成された拡散幅にて決定されるため、第一高抵抗領域１０１の幅ａ１や形状、および面積は薄膜抵抗体２０１〜２０６の全てにおいて同じにすることができる。よって、薄膜抵抗体２０１〜２０６の幅の太りや細りといった加工ばらつきは、高抵抗領域１００の内側に位置する第二高抵抗領域１０２の幅ｂ１が変化することで吸収できることになる。
【００２２】
ここで、第一高抵抗領域１０１の抵抗値は、第二高抵抗領域１０２の抵抗値に比べて低く設定されているため、薄膜抵抗体１００の抵抗値を決定する主な要素は、第一高抵抗領域１０１の幅である。上述したように、第一高抵抗領域１０１の幅ａ１は複数の薄膜抵抗体２００において、ほぼ同一とすることが可能となるため、薄膜抵抗体２００の加工ばらつきによる抵抗値ばらつきを低減できる。
（実施形態２）
【００２３】
図２は、本発明の第２の実施例形態にかかる半導体装置の薄膜抵抗体の平面図である。
薄膜抵抗体２００の幅が加工ばらつきによって、図１に示した実施形態に比べて細くなった場合を示している。
【００２４】
上述のとおり、薄膜抵抗体２００の加工ばらつきは、第二高抵抗領域１０２の幅が変化して吸収する形となっている。このため、図１に示した実施形態に比べて、第二高抵抗領域１０２の幅ｂ２が細くなっている。これに対し、第一高抵抗領域１０１の幅ａ２は、図１に示した実施形態の第一高抵抗領域１０１の幅ａ１と変わらない。
【００２５】
薄膜抵抗体全体の抵抗値は、第一高抵抗領域１０１と第二高抵抗領域１０２の組合せにより規定されるが、第二高抵抗領域１０２のシート抵抗値は第一高抵抗領域１０１のシート抵抗値の１０倍以上に設定されているため、図２に示したように、加工ばらつきによって第二高抵抗領域１０２の幅ｂ２が細くなっても、その影響は、薄膜抵抗体全体を一つの高抵抗領域のみで形成していた従来の薄膜抵抗体に比べて小さく抑えられる。
【００２６】
例えば、従来の薄膜抵抗体では、薄膜抵抗体全体が１ｕｍ幅の第二高抵抗領域１０２で形成され、加工ばらつきにより、０．１ｕｍの細りを生じた場合には、細りを生じた薄膜抵抗体と、細りの無い薄膜抵抗体とでは、１０％もの抵抗値の差が生じてしまう。
【００２７】
一方、上記の実施形態に拠り、１ｕｍの幅の第二高抵抗領域１０２と、その側面を覆うように同じく１ｕｍの幅の第一高抵抗領域１０１とによって薄膜抵抗体を形成した場合には、製造加工ばらつきに拠り局所的に薄膜抵抗体の幅が０．１ｕｍ細ったとしても、細りを生じるのは第二高抵抗領域１０２のみであり、第二高抵抗領域１０２のシート抵抗値は、第二高抵抗領域１０１のシート抵抗値の１０倍以上高いため、細りを生じた薄膜抵抗体と、細りの無い薄膜抵抗体との抵抗値の差は１％以下に大きく低減することができる。
【００２８】
図３〜図５は、本発明の第１の実施形態にかかる半導体装置の薄膜抵抗体の製造工程を示す断面図である。図３および図４は、図１の短手方向（Ｂ−Ｂ’方向）に沿った断面図であり、図５は、図１の長手方向（Ａ−Ａ’方向）に沿った断面図である。
【００２９】
図３（ａ）に示すように、半導体基板１０の上に絶縁膜２０を２０００Å〜８０００Åの膜厚で堆積した後、さらにノンドープのポリシリコン膜３０を５００Å〜２０００Åの膜厚で堆積し、次いで、ポリシリコン膜３０にＰ型の不純物、例えばＢＦ２をイオン注入Ｄ１して、第一不純物領域３０ａを形成する。なお、第一不純物領域３０ａをノンドープのポリシリコン膜とする場合はイオン注入Ｄ１工程をせずとも良い。
【００３０】
次いで、図３（ｂ）に示すように、ポリシリコン膜３０の上にシリコン酸化膜５０を１０００Å〜５０００Å程度形成する。
【００３１】
次いで、図３（ｃ）に示すように、シリコン酸化膜５０の上にレジストパターン４０ａを形成した後に、レジストパターン４０ａをマスクとしてシリコン酸化膜５０をエッチングする。
【００３２】
次いで、レジストパターン４０ａと、エッチングによって所望の形に形成されたシリコン酸化膜５０をマスクとして、Ｐ型の不純物、例えばＢＦ２をイオン注入Ｄ２して、第二不純物領域３０ｂを形成する。ここで、第二不純物領域３０ｂの不純物濃度は、第一不純物領域３０ａに比べて高い濃度になるように形成される。次に、レジストパターン４０ａを除去した後、図４（ａ）に示すように、第１の熱処理工程を施して、第二不純物領域３０ｂの不純物をシリコン酸化膜５０下面の第一不純物領域３０ａ方向、すなわち高抵抗領域の内方へ拡散させて第三不純物領域３０ｃを形成する。次いで、図４（ｂ）に示すように、シリコン酸化膜をマスクとしてポリシリコン膜３０の第二不純物領域３０ｂをエッチングした後、シリコン酸化膜５０を除去し、第三不純物領域３０ｃからなる第一高抵抗領域１０１と第一不純物領域３０ａからなる第二高抵抗領域１０２とを有する高抵抗領域１００の平面形状が出来上がる。第二高抵抗領域１０２は両側の第一高抵抗領域１０１に挟まれる構成である。
【００３３】
次いで、図５に示すように、図１に示す低抵抗領域１０３となる領域が開口するようにレジストパターン４０ｂを形成し、Ｐ型の不純物、例えばＢＦ２をポリシリコン膜３０にイオン注入して第四不純物領域３０ｄを形成する。ここで注入される不純物は先のイオン注入Ｄ２に比べ極めて高濃度であって、注入時のドーズ量は３Ｅ１５ａｔｏｍｓ／ｃｍ２〜６Ｅ１５ａｔｏｍｓ／ｃｍ２である。
【００３４】
次に、レジストパターン４０ｂ除去後、図１に示す高抵抗領域１００および低抵抗領域１０３を覆うレジストパターンを形成する。このレジストパターン形成は低抵抗領域１０３を形成するためのものであって、既に平面形状が形成されている高抵抗領域１００がエッチングダメージを受けないように、第一不純物領域３０ａと第三不純物領域３０ｃに対しては高抵抗領域１００に対してはオーバーサイズのレジストパターンを設ける。そして、このレジストパターンをマスクとしてポリシリコン膜３０をエッチングした後、レジストパターンを除去する。これにより、第四不純物領域３０ｄからなる低抵抗領域１０３の平面形状が決まる。さらに、第２の熱処理工程を行ってポリシリコン膜３０中の不純物の活性化を行い、第一不純物領域３０ａと第三不純物領域３０ｃと第四不純物領域３０ｄとを第一高抵抗領域と第二高抵抗領域と低抵抗領域とする。
上述の第１の熱処理工程は不純物の拡散するためのものであり、第２の熱処理工程は単にイオン注入された不純物の活性化が目的であるから、第１の熱処理工程においてポリシリコン膜３０にかかる熱量は第２の熱処理工程においてかかる熱量よりも大きく、通常、第１の熱処理における温度は第２の熱処理工程に比べ高く処理時間も長い。ただ、第１の熱処理工程に炉を用い、第２の熱処理にＲＴＡ（ランプアニール装置）を用いた場合は、第２の熱処理工程が第１の熱処理工程に比べ温度が高く、処理時間が極めて短くなることもある。これらの工程によって、第一高抵抗領域１０１と第二高抵抗領域１０２と低抵抗領域１０３とを有する薄膜抵抗体２００が出来上がる。このようにして得られた薄膜抵抗体２００を構成する各部位のシート抵抗値は高い方から順に第二高抵抗領域１０２、第一高抵抗領域１０１、低抵抗領域１０３となる。平面構造は図１（ａ）に示すとおりである。
【００３５】
上記では、Ｐ型の抵抗を形成する一例について説明したが、Ｎ型の抵抗を形成する場合はリンやヒ素をイオン種として選択すれば良い。
【００３６】
図６は、本発明の実施形態にかかる薄膜抵抗体によって構成されたブリーダー抵抗回路を用いたボルテージディテクタのブロック図の一例である。
【００３７】
図１、図２に示した本発明の実施形態にかかる複数の薄膜抵抗体によって構成された高精度な分圧比を有するブリーダー抵抗回路を用いることにより、高精度な半導体装置、例えばボルテージディテクタ、ボルテージレギュレータ等の半導体装置を得ることができる。
【００３８】
図６の例では、簡単のため単純な回路の例を示したが、実際の製品には必要に応じて機能を追加すればよい。ボルテージディテクタの基本的な回路構成要素は基準電圧回路９０１、ブリーダー抵抗回路９０２、誤差増幅器９０４であり他にＮ型トランジスタ９０８、Ｐ型トランジスタ９０７などが付加されている。以下に簡単に動作の一部を説明する。
【００３９】
誤差増幅器９０４の反転入力はブリーダー抵抗回路９０２に分圧された分圧電圧Ｖｒ、即ちＲＢ／（ＲＡ＋ＲＢ）＊ＶＤＤとなる。基準電圧回路９０１の基準電圧Ｖｒｅｆは、電源電圧ＶＤＤが所定の検出電圧Ｖｄｅｔの時の分圧電圧Ｖｒに等しく設定される。即ち、Ｖｒｅｆ＝ＲＢ／（ＲＡ＋ＲＢ）＊Ｖｄｅｔとする。電源電圧ＶＤＤが所定電圧Ｖｄｅｔ以上の時は、誤差増幅器９０４の出力がＬＯＷとなるように設計されるので、Ｐ型トランジスタ９０７はＯＮし、Ｎ型トランジスタ９０８がＯＦＦとなり出力ＯＵＴには電源電圧ＶＤＤが出力される。そして、ＶＤＤが低下し検出電圧Ｖｄｅｔ以下になると出力ＯＵＴにはＶＳＳが出力される。
【００４０】
このように、基本的な動作は、基準電圧回路９０１で発生した基準電圧Ｖｒｅｆとブリーダー抵抗回路９０２で分圧された分圧電圧Ｖｒとを誤差増幅器９０４で比較することにより行われる。従ってブリーダー抵抗回路９０２で分圧された分圧電圧Ｖｒの精度がきわめて重要となる。ブリーダー抵抗回路９０２の分圧精度が悪いと誤差増幅器９０４への入力電圧がバラツキ、所定の解除あるいは検出電圧が得られなくなってしまう。本発明にかかる薄膜抵抗体によって構成されたブリーダー抵抗回路を用いることにより高精度の分圧が可能となるためＩＣとしての製品歩留まりが向上したり、より高精度なボルテージディテクタを製造したりする事が可能となる。
【００４１】
図７は、本発明の実施形態にかかる薄膜抵抗体によって構成されたブリーダー抵抗回路を用いたボルテージレギュレータのブロック図の一例である。
【００４２】
図７では、簡単のため単純な回路の例を示したが、実際の製品には必要に応じて機能を追加すればよい。ボルテージレギュレータの基本的な回路構成要素は基準電圧回路９０１、ブリーダー抵抗回路９０２、誤差増幅器９０４そして電流制御トランジスタとして働くＰ型トランジスタ９０７などである。以下に簡単に動作の一部を説明する。
【００４３】
誤差増幅器９０４は、ブリーダー抵抗回路９０２によって分圧された分圧電圧Ｖｒと基準電圧回路９０１で発生した基準電圧Ｖｒｅｆとを比較し、入力電圧ＶＩＮの変化に因らない一定した所定の出力電圧ＶＯＵＴを得るために必要なゲート電圧をＰ型トランジスタ９０７に供給する。ボルテージレギュレータにおいても図４で説明したボルテージディテクタの場合と同様に、基本的な動作は、基準電圧回路９０１で発生した基準電圧Ｖｒｅｆとブリーダー抵抗回路９０２で分圧された分圧電圧Ｖｒとを誤差増幅器９０４で比較することにより行われる。従ってブリーダー抵抗回路９０２で分圧された分圧電圧Ｖｒの精度がきわめて重要となる。ブリーダー抵抗回路９０２の分圧精度が悪いと誤差増幅器９０４への入力電圧がバラツキ、一定した所定の出力電圧ＶＯＵＴが得られなくなってしまう。本発明にかかる薄膜抵抗体によって構成されたブリーダー抵抗回路を用いることにより高精度の分圧が可能となるためＩＣとしての製品歩留まりが向上したり、より高精度なボルテージレギュレータを製造したりする事が可能となる。
【００４４】
以上のとおり、本発明による薄膜抵抗体を用いることにより、半導体の製造工程において、薄膜抵抗体の加工ばらつきを生じてしまった場合でも、加工ばらつきを生じる部分は、第一高抵抗領域であるため、薄膜抵抗体の抵抗値の変動を小さく抑えることができ、本発明による薄膜抵抗体を有するブリーダー抵抗回路を用いたアナログＩＣにおいて、加工ばらつきによる薄膜抵抗体の抵抗値ばらつきを低減でき、アナログＩＣにおけるブリーダー抵抗回路において正確な分圧比を保持できる高精度のブリーダー抵抗回路、及び、このようなブリーダー抵抗回路を用いた高精度なボルテージディテクタ、ボルテージレギュレータ等の半導体装置を得ることができる。
【符号の説明】
【００４５】
１０    半導体基板
２０    絶縁膜
３０    ポリシリコン膜
３０ａ  第一不純物領域
３０ｂ  第二不純物領域
３０ｃ  第三不純物領域
３０ｄ  第四不純物領域４０ａ、４０ｂ  レジストパターン５０    シリコン酸化膜
１００  高抵抗領域
１０１  第一高抵抗領域
１０２  第二高抵抗領域
１０３  低抵抗領域
１０４  コンタクトホール
２００、２０１、２０２、２０３、２０４、２０５、２０６  薄膜抵抗体
３０１  高抵抗領域
３０３  低抵抗領域
４００、４０１、４０２、４０３、４０４、４０５、４０６  薄膜抵抗体
９０１  基準電圧回路
９０２  ブリーダー抵抗回路
９０４  誤差増幅器
９０７  Ｐ型トランジスタ
９０８  Ｎ型トランジスタ
Ｄ１、Ｄ２  イオン注入
Ｗ１、Ｗ２、Ｗ３、Ｗ４、Ｗ５、Ｗ６  高抵抗領域の幅
Ｗ１１、Ｗ２１、Ｗ３１、Ｗ４１、Ｗ５１、Ｗ６１  高抵抗領域の幅
Ｗ１２、Ｗ２２、Ｗ３２、Ｗ４２、Ｗ５２、Ｗ６２  第二抵抗領域の幅
ａ１  第一高抵抗領域の幅
ａ２  第一高抵抗領域の幅
ｂ１  第二高抵抗領域の幅
ｂ２  第二高抵抗領域の幅
ｃ１  高抵抗領域全体の幅
ｃ２  高抵抗領域全体の幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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