(57)【要約】【課題】制御電極と第２電極との間の電圧および温度によって、オン抵抗の温度特性が反転する半導体デバイスを提供する。【解決手段】半導体デバイス２は、制御電極Ｇおよび第２電極Ｓを有し、ＳｉＣを主成分とする複数のスイッチング素子Ｔｒを含む半導体デバイスであって、制御電極Ｇと第２電極Ｓとの間の第１電圧が所定電圧以下で、スイッチング素子の温度が所定温度以下のときにスイッチング素子のオン抵抗の温度特性が負であり、第１電圧が所定電圧よりも高く、スイッチング素子の温度が所定温度以上のときにオン抵抗の温度特性が正である。【選択図】図１
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【特許請求の範囲】
【請求項１】
制御電極および第２電極を有し、ＳｉＣを主成分とする複数のスイッチング素子を含む半導体デバイスであって、
前記制御電極と前記第２電極との間の第１電圧が所定電圧以下で、前記スイッチング素子の温度が所定温度以下のときに前記スイッチング素子のオン抵抗の温度特性が負であり、前記第１電圧が前記所定電圧よりも高く、前記スイッチング素子の温度が前記所定温度以上のときに前記オン抵抗の温度特性が正である、半導体デバイス。
【請求項２】
前記半導体デバイスは、並列に接続された複数のデバイスを含む、請求項１に記載の半導体デバイス。
【請求項３】
前記所定温度は１２５℃〜１５０℃の範囲内の温度である、請求項１または２に記載の半導体デバイス。
【請求項４】
前記制御電極は、ゲート電極である、請求項１〜３のいずれかに記載の半導体デバイス。
【請求項５】
前記第２電極は、ソース電極またはエミッタ電極である、請求項１〜４のいずれかに記載の半導体デバイス。
【請求項６】
前記第２電極は、ソース端子またはエミッタ端子とともにセンス端子に接続されている、請求項５に記載の半導体デバイス。
【請求項７】
前記所定電圧は１０Ｖである、請求項１〜６のいずれかに記載の半導体デバイス。
【請求項８】
前記スイッチング素子の構造は、ＭＯＳＦＥＴ、バイポーラトランジスタ、ＪＦＥＴおよびＩＧＢＴのうちから選択された任意の１つである、請求項１〜７のいずれかに記載の半導体デバイス。
【請求項９】
制御電極および第２電極を有し、ＳｉＣを主成分とする複数のスイッチング素子を含む半導体デバイスであって、
前記制御電極と前記第２電極との間電圧が所定電圧以下である場合、前記スイッチング素子の温度が所定温度以下のときに前記スイッチング素子のオン抵抗の温度特性が負となり、前記スイッチング素子の温度が所定温度以上のときに前記オン抵抗の温度特性が正となる、半導体デバイス。
【請求項１０】
前記所定温度は１２５℃〜１５０℃の範囲内の温度である、請求項９に記載の半導体デバイス。
【請求項１１】
前記所定電圧は１０Ｖである、請求項９に記載の半導体デバイス。
【請求項１２】
請求項１〜１１のいずれかに記載の半導体デバイスと、
前記半導体デバイスに流れる第１電流が所定値以上になったときに、前記第１電流を遮断させるように構成されている保護回路とを含む、電子回路。
【請求項１３】
前記保護回路は、前記第１電流が所定値以上になったときに、前記第１電圧を低下させることにより、前記第１電流を遮断させるように構成されている、請求項１２に記載の電子回路。
【請求項１４】
前記保護回路は、前記第１電流の遮断時において、前記第１電圧が前記所定電圧まで低下してから、前記第１電流がその飽和電流の２％に達するまでの時間が５００［ｎｓｅｃ］以下となるように、前記第１電圧を低下させるように構成されている、請求項１２または１３に記載の電子回路。
【請求項１５】
前記保護回路は、前記第１電流の遮断時において、前記第１電流を遮断する動作が開始されてから、前記第１電圧が前記所定電圧まで低下する時点までの時間が１００［ｎｓｅｃ］以上となるように構成されている、請求項１２〜１４のいずれかに記載の電子回路。
【請求項１６】
前記保護回路は、
第１抵抗と、
前記第１電流が前記所定値以上になったときに、前記第１抵抗を介して前記制御電極を接地に接続する第１切替回路とを有する、請求項１２〜１５のいずれかに記載の電子回路。
【請求項１７】
前記第１抵抗の抵抗値は、前記第１電圧が前記所定電圧まで低下してから、前記第１電流がその飽和電流の２％に達するまでの時間が５００［ｎｓｅｃ］以下となるように設定されている、請求項１６に記載の電子回路。
【請求項１８】
前記第１抵抗の抵抗値は、前記第１電流の遮断時において、前記第１電流を遮断する動作が開始されてから、前記第１電圧が前記所定電圧まで低下する時点までの時間が１００［ｎｓｅｃ］以上となるように構成されている、請求項１６または１７に記載の電子回路。
【請求項１９】
前記保護回路は、
前記第１電流が所定値以上になったことを検出する電流検出回路を含み、
前記電流検出回路の検出結果に応じて前記第１切替回路の接続を切り替える、請求項１６〜１８のいずれかに記載の電子回路。
【請求項２０】
前記保護回路は、
前記第１抵抗の抵抗値よりも小さな抵抗値の第２抵抗と、
前記第１電圧が前記所定電圧まで低下すると、前記第２抵抗を介して前記制御電極を接地に接続する第２切替回路とを有する、請求項１６に記載の電子回路。
【請求項２１】
前記保護回路は、
前記第１電圧が前記所定電圧まで低下したことを検出する電圧検出回路を含み、
前記電圧検出回路の検出結果に応じて前記第２切替回路の接続を切り替える、請求項２０に記載の電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体デバイスおよびそれを含むインバータ回路、コンバータ回路等の電子回路に関する。
【背景技術】
【０００２】
インバータ回路、コンバータ回路等の電子回路に用いられるスイッチングデバイスは、一般的に、電流容量を大きくするために並列に接続された複数のスイッチング素子（チップ）から構成されている。スイッチング素子として、Ｓｉ（珪素）を主成分とするＳｉスイッチング素子の他、ＳｉＣ（炭化珪素）を主成分とするＳｉＣスイッチング素子が開発されている。ＳｉＣスイッチング素子には、ＳｉＣ−ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）、ＳｉＣ−バイポーラトランジスタ（Bipolar Transistor）、ＳｉＣ−ＪＦＥＴ（Junction Field Effect Transistor）、ＳｉＣ−ＩＧＢＴ（Insulated Gate Bipolar Transistor）等がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開2005-137072号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＳｉＣスイッチングデバイスが用いられた電子回路において、ＳｉＣスイッチングデバイスに電源電圧が直接印加されるような短絡が発生すると、ＳｉＣスイッチングデバイスに短絡電流が流れるおそれがある。そこで、このような場合には、ＳｉＣスイッチングデバイスのゲート端子を接地することにより、短絡電流を遮断している。この際、短絡電流の遮断速度を速くすると、ＳｉＣスイッチングデバイスには大電流が流れているため、大きなサージ電圧が発生し、ＳｉＣスイッチングデバイスが破壊されるおそれがある。そこで、短絡電流の遮断速度を遅くする必要がある。しかしながら、短絡電流の遮断速度を遅くした場合には、熱暴走により、ＳｉＣスイッチングデバイスが破損するおそれがある。
【０００５】
この点について本出願人が開発したＳｉＣスイッチングデバイスを例にとって説明する。本出願人が開発したＳｉＣスイッチングデバイスは、並列接続された複数のＳｉＣ−ＭＯＳＦＥＴから構成されている。具体的には、ＳｉＣ−ＭＯＳＦＥＴの半導体チップが、複数並列接続されている。図５は、本出願人が開発したＳｉＣスイッチングデバイスのオン抵抗の温度特性の一例を示している。図５は、ゲート−ソース間電圧Ｖｇｓを９［Ｖ］から２２［Ｖ］まで０．５［Ｖ］間隔で変化させた場合の、ＳｉＣスイッチングデバイスのオン抵抗の温度特性を示している。
【０００６】
図５に示すように、このＳｉＣスイッチングデバイスのオン抵抗の温度特性は、ＳｉＣスイッチングデバイスのゲート−ソース間電圧Ｖｇｓによって変化する。図５の例では、ゲート−ソース間電圧Ｖｇｓが１０［Ｖ］より大きい場合には、図５の右側の高温領域において、ＳｉＣスイッチングデバイスのオン抵抗は温度が上昇するにしたがって大きくなる（オン抵抗の温度特性が正）。一方、ゲート−ソース間電圧Ｖｇｓが１０［Ｖ］以下の場合には、図５の右側の高温領域において、ＳｉＣスイッチングデバイスのオン抵抗は温度が上昇するにしたがって小さくなる（オン抵抗の温度特性が負）。前記高温領域は、たとえば、１２５℃以上１５０℃以下の領域である。なお、前記高温領域は、たとえば、１５０℃付近の領域であってもよい。電流遮断時においては、例えば１５０℃において、オン抵抗の温度特性が正であるか負であるかを問題にすればよい。図６では、１５０℃において、ゲート−ソース間電圧Ｖｇｓが１０［Ｖ］以下の場合には、オン抵抗の温度特性が負となる。
【０００７】
通常動作時において、ＳｉＣスイッチングデバイスがオン状態のときには、ＳｉＣスイッチングデバイスのゲート−ソース間電圧Ｖｇｓは１８［Ｖ］程度であるので、ＳｉＣスイッチングデバイスのオン抵抗は温度が上昇すると大きくなる。短絡電流遮断時においては、ＳｉＣスイッチングデバイスのゲート−ソース間電圧Ｖｇｓが低下していく。そして、ゲート−ソース間電圧Ｖｇｓが１０［Ｖ］以下になると、ＳｉＣスイッチングデバイスのオン抵抗の温度特性は負となるため、温度が高いほどＳｉＣスイッチングデバイスのオン抵抗が小さくなる。
【０００８】
ＳｉＣスイッチングデバイスを構成する複数のＳｉＣ−ＭＯＳＦＥＴ間においては、特に複数のＳｉＣ半導体チップを並列接続した場合、半導体チップごとに特性のばらつきがある。また、温度のばらつきがあるため、これら複数のＳｉＣ−ＭＯＳＦＥＴ間においては、半導体チップごとにオン抵抗にばらつきが生じる。したがって、ＳｉＣスイッチングデバイス内の複数のＳｉＣＭＯＳＦＥＴのうち、最もオン抵抗が低いＳｉＣ−ＭＯＳＦＥＴ（最も温度が高いＳｉＣＭＯＳＦＥＴ）の半導体チップに電流が集中して流れる。この結果、ＳｉＣスイッチングデバイスが破損するおそれがある。
【０００９】
この発明の目的は、制御電極と第２電極との間の電圧および温度によって、オン抵抗の温度特性が反転する半導体デバイスを提供することである。
この発明の目的は、短絡時にスイッチングデバイスが破損するのを防止できる電子回路を提供することである。
【課題を解決するための手段】
【００１０】
この発明の一実施形態は、制御電極および第２電極を有し、ＳｉＣを主成分とする複数のスイッチング素子を含む半導体デバイスであって、前記制御電極と前記第２電極との間の第１電圧が所定電圧以下で、前記スイッチング素子の温度が所定温度以下のときに前記スイッチング素子のオン抵抗の温度特性が負であり、前記第１電圧が前記所定電圧よりも高く、前記スイッチング素子の温度が前記所定温度以上のときに前記オン抵抗の温度特性が正である、半導体デバイスを提供する。
この構成では、制御電極と第２電極との間の電圧および温度によって、オン抵抗の温度特性が反転する半導体デバイスが得られる。
【００１１】
この発明の一実施形態では、前記半導体デバイスは、並列に接続された複数のデバイスから構成されている。
この発明の一実施形態では、前記所定温度は１２５℃〜１５０℃の範囲内の温度である。
この発明の一実施形態では、前記制御電極は、ゲート電極である。
この発明の一実施形態では、前記第２電極は、ソース電極またはエミッタ電極である。
この発明の一実施形態では、前記第２電極は、ソース端子またはエミッタ端子とともにセンス端子に接続されている。
【００１２】
この発明の一実施形態では、前記所定電圧は１０Ｖである。
この発明の一実施形態では、前記半導体デバイスは、ＭＯＳＦＥＴ、バイポーラトランジスタ、ＪＦＥＴおよびＩＧＢＴのうちから選択された任意の１つである。
【００１３】
この発明の一実施形態は、制御電極および第２電極を有し、ＳｉＣを主成分とする複数のスイッチング素子を含む半導体デバイスであって、前記制御電極と前記第２電極との間電圧が所定電圧以下である場合、前記スイッチング素子の温度が所定温度以下のときに前記スイッチング素子のオン抵抗の温度特性が負となり、前記スイッチング素子の温度が所定温度以上のときに前記オン抵抗の温度特性が正となる、半導体デバイスを提供する。
この発明の一実施形態では、前記所定温度は１２５℃〜１５０℃の範囲内の温度である。
この発明の一実施形態では、前記所定電圧は１０Ｖである。
【００１４】
この発明の一実施形態は、前記半導体デバイスと、前記半導体デバイスに流れる第１電流が所定値以上になったときに、前記第１電流を遮断させるように構成されている保護回路とを含む、電子回路を提供する。
この構成では、短絡時にスイッチングデバイスが破損するのを防止できる。
【００１５】
この発明の一実施形態では、前記保護回路は、前記第１電流が所定値以上になったときに、前記第１電圧を低下させることにより、前記第１電流を遮断させるように構成されている。
この発明の一実施形態では、前記保護回路は、前記第１電流の遮断時において、前記第１電圧が前記所定電圧まで低下してから、前記第１電流がその飽和電流の２％に達するまでの時間が５００［ｎｓｅｃ］以下となるように、前記第１電圧を低下させるように構成されている。
この発明の一実施形態では、前記保護回路は、前記第１電流の遮断時において、前記第１電流を遮断する動作が開始されてから、前記第１電圧が前記所定電圧まで低下する時点までの時間が１００［ｎｓｅｃ］以上となるように構成されている。
【００１６】
この発明の一実施形態では、前記保護回路は、第１抵抗と、前記第１電流が前記所定値以上になったときに、前記第１抵抗を介して前記制御電極を接地に接続する第１切替回路とを有する。
この発明の一実施形態では、前記第１抵抗の抵抗値は、前記第１電圧が前記所定電圧まで低下してから、前記第１電流がその飽和電流の２％に達するまでの時間が５００［ｎｓｅｃ］以下となるように設定されている。
この発明の一実施形態では、前記第１抵抗の抵抗値は、前記第１電流の遮断時において、前記第１電流を遮断する動作が開始されてから、前記第１電圧が前記所定電圧まで低下する時点までの時間が１００［ｎｓｅｃ］以上となるように構成されている。
この発明の一実施形態では、前記保護回路は、前記第１電流が所定値以上になったことを検出する電流検出回路を含み、前記電流検出回路の検出結果に応じて前記第１切替回路の接続を切り替える。
【００１７】
この発明の一実施形態では、前記保護回路は、前記第１抵抗の抵抗値よりも小さな抵抗値の第２抵抗と、前記第１電圧が前記所定電圧まで低下すると、前記第２抵抗を介して前記制御電極を接地に接続する第２切替回路とを有する。
この発明の一実施形態では、前記保護回路は、前記第１電圧が前記所定電圧まで低下したことを検出する電圧検出回路を含み、前記電圧検出回路の検出結果に応じて前記第２切替回路の接続を切り替える。
本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
【図面の簡単な説明】
【００１８】
【図１】図１は、本発明の一実施形態に係るインバータ回路を示す電気回路図である。
【図２】図２は、図１のモジュールの電気的構成を示す図解的な平面図である。
【図３】図３は、ゲート駆動回路の電気的構成を示す電気回路図である。
【図４】図４は、図２に示されるモジュールと同様な構造を有する試料を作成し、その試料を前記ゲート駆動回路と同様な構成のゲート駆動回路に接続し、そのゲート駆動回路内の電流遮断抵抗として予め用意した３種類の抵抗を使用して短絡試験を行った結果を示す図である。
【図５】図５は、図２に示されるモジュールのオン抵抗の温度特性を示すグラフである。
【図６】図６は、ゲート駆動回路の他の構成例を示す電気回路図である。
【図７】図７は、複数種類の電流遮断抵抗を用いて電流遮断時の遮断速度を段階的に変化させた場合の第１のＭＯＳＦＥＴの短絡電流およびゲート−ソース間電圧の経時的変化を模式的に示すグラフである。
【発明を実施するための形態】
【００１９】
以下では、この発明の実施形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係るインバータ回路を示す電気回路図である。
インバータ回路１は、第１〜第４のモジュール（スイッチングデバイス）２〜５と、第１〜第４のゲート駆動回路６〜９と、制御部１０とを含む。
図２は、第１のモジュール２の電気的構成を示す電気回路図である。
【００２０】
第１のモジュール２は、複数のスイッチング素子Ｔｒ（半導体チップ）を含んでいる。スイッチング素子Ｔｒは、Ｎチャンネル型のＭＯＳＦＥＴから構成されている。特に、この実施形態では、スイッチング素子は、ＳｉＣ（炭化珪素）を主成分とするＳｉＣ−ＭＯＳＦＥＴである。また、第１のモジュール２は、ドレイン端子Ｄとソース端子Ｓとゲート端子Ｇとソースセンス端子ＳＳとを含んでいる。複数のスイッチング素子Ｔｒ（半導体チップ）は、ドレイン端子Ｄとソース端子Ｓとの間に並列に接続されている。ＳｉＣ−ＭＯＳＦＥＴ等のＳｉＣスイッチング素子はＳｉスイッチング素子に比べてチップサイズを大きくすることが難しいため、複数のＳｉＣスイッチング素子から構成されるモジュールでは、複数のＳｉスイッチング素子から構成されるモジュールに比べて、スイッチング素子の並列接続数（並列接続する半導体チップの数）が多くなることが多い。
【００２１】
複数のスイッチング素子Ｔｒのドレインは、ドレイン端子Ｄに接続されている。複数のスイッチング素子Ｔｒのソースは、ソース端子Ｓに接続されている。複数のスイッチング素子Ｔｒのゲートは、ゲート端子Ｇに接続されている。１つのスイッチング素子Ｔｒのソース（電流検出部）は、ソースセンス端子ＳＳにも接続されている。第２、第３および第４のモジュール３〜５も、第１のモジュール２と同じ構成である。
【００２２】
図１においては、第１のモジュール２内の複数のスイッチング素子Ｔｒの並列回路を、簡易的に１つのＭＯＳＦＥＴ２１（以下、「第１のＭＯＳＦＥＴ２１」という。）で表している。同様に、第２モジュール３内の複数のスイッチング素子Ｔｒの並列回路を、簡易的に１つのＭＯＳＦＥＴ２２（以下、「第２のＭＯＳＦＥＴ２２」という。）で表している。同様に、第３のモジュール４内の複数のスイッチング素子Ｔｒの並列回路を、簡易的に１つのＭＯＳＦＥＴ２３（以下、「第３のＭＯＳＦＥＴ２３」という。）で表している。同様に、第４のモジュール５内の複数のスイッチング素子Ｔｒの並列回路を、簡易的に１つのＭＯＳＦＥＴ２４（以下、「第４のＭＯＳＦＥＴ２４」という。）で表している。
【００２３】
第１のモジュール２のドレイン端子Ｄ（第１のＭＯＳＦＥＴ２１のドレイン）は、電源１１の正極端子に接続されている。第１のモジュール２のソース端子Ｓ（第１のＭＯＳＦＥＴ２１のソース）は、第２のモジュール３のドレイン端子Ｄ（第２のＭＯＳＦＥＴ２２のドレイン）に接続されている。第１のモジュール２のゲート端子Ｇ（第１のＭＯＳＦＥＴ２１のゲート）および第１のモジュール２のソースセンス端子ＳＳ（第１のＭＯＳＦＥＴ２１のソース）は、第１のゲート駆動回路６に接続されている。
【００２４】
第２のモジュール３のソース端子Ｓ（第２のＭＯＳＦＥＴ２２のソース）は、電源１１の負極端子に接続されている。第２のモジュール３のゲート端子Ｇ（第２のＭＯＳＦＥＴ２２のゲート）および第２のモジュール３のソースセンス端子ＳＳ（第２のＭＯＳＦＥＴ２２のソース）は、第２のゲート駆動回路７に接続されている。
第３のモジュール４のドレイン端子Ｄ（第３のＭＯＳＦＥＴ２３のドレイン）は、電源１１の正極端子に接続されている。第３のモジュール４のソース端子Ｓ（第３のＭＯＳＦＥＴ２３のソース）は、第４のモジュール５のドレイン端子Ｄ（第４のＭＯＳＦＥＴ２４のドレイン）に接続されている。第３のモジュール４のゲート端子Ｇ（第３のＭＯＳＦＥＴ２３のゲート）および第３のモジュール４のソースセンス端子ＳＳ（第３のＭＯＳＦＥＴ２３のソース）は、第３のゲート駆動回路８に接続されている。
【００２５】
第４のモジュール５のソース端子Ｓ（第４のＭＯＳＦＥＴ２４のソース）は、電源１１の負極端子に接続されている。第４のモジュール５のゲート端子Ｇ（第４のＭＯＳＦＥＴ２４のゲート）および第４のモジュール５のソースセンス端子ＳＳ（第４のＭＯＳＦＥＴ２４のソース）は、第４のゲート駆動回路９に接続されている。第１のモジュール２と第２のモジュール３との接続点と、第３のモジュール４と第４のモジュール５との接続点との間には、負荷１２が接続されている。
【００２６】
制御部１０は、ＣＰＵとそのプログラム等を記憶したメモリ（ＲＯＭ、ＲＡＭ等）を含むマイクロコンピュータからなる。制御部１０は、第１のＭＯＳＦＥＴ２１に対する第１のゲート制御信号ＣＧ１、第２のＭＯＳＦＥＴ２２に対する第２のゲート制御信号ＣＧ２、第３のＭＯＳＦＥＴ２３に対する第３のゲート制御信号ＣＧ３および第４のＭＯＳＦＥＴ２４に対する第４のゲート制御信号ＣＧ４を生成して、第１、第２、第３および第４のゲート駆動回路６，７，８，９にそれぞれ与える。
【００２７】
各ゲート駆動回路６，７，８，９は、それぞれ、制御部１０から与えられたゲート制御信号ＣＧ１，ＣＧ２，ＣＧ３，ＣＧ４に基づいて、第１のＭＯＳＦＥＴ２１、第２のＭＯＳＦＥＴ２２、第３のＭＯＳＦＥＴ２３および第４のＭＯＳＦＥＴ２４に対するゲート駆動信号ＤＧ１，ＤＧ２，ＤＧ３，ＤＧ４をそれぞれ生成して出力する。これにより、第１〜第４のＭＯＳＦＥＴ２１，２２，２３，２４が駆動制御される。
【００２８】
このようなインバータ回路１では、たとえば、第１のＭＯＳＦＥＴ２１と第４のＭＯＳＦＥＴ２４とがオンされる。この後、これらのＭＯＳＦＥＴ２１,２２がオフされることにより、全てのＭＯＳＦＥＴ２１〜２４がオフ状態とされる。所定のデットタイム期間が経過すると、今度は、第２のＭＯＳＦＥＴ２２と第３のＭＯＳＦＥＴ２３とがオンされる。この後、これらのＭＯＳＦＥＴ２２,２３がオフされることにより、全てのＭＯＳＦＥＴ２１〜２４がオフ状態とされる。所定のデットタイム期間が経過すると、再び第１のＭＯＳＦＥＴ２１と第４のＭＯＳＦＥＴ２４とがオンされる。このような動作が繰り返されることにより、負荷１２が交流駆動される。
【００２９】
各ゲート駆動回路６，７，８，９は、対応するＭＯＳＦＥＴ２１，２２，２３，２４に電源電圧が直接印加されるような短絡等が発生したときに、当該ＭＯＳＦＥＴ２１，２２，２３，２４を保護するための過電流保護機能を備えている。ＭＯＳＦＥＴ２１，２２，２３，２４に電源電圧が直接印加されるような短絡が発生する場合には、たとえば、負荷１２が短絡した場合、電源１１の正極端子と負極端子との間に直列に接続された２つのＭＯＳＦＥＴ（２１，２２；２３，２４）が同時にオンした場合、電源１１の正極端子と負極端子との間に直列に接続された２つのＭＯＳＦＥＴ（２１，２２；２３，２４）のいずれか一方が短絡故障した場合等がある。各ゲート駆動回路６，７，８，９の構成は同じなので、以下、第１のゲート駆動回路６の過電流保護機能について詳しく説明する。
【００３０】
図３は、第１のゲート駆動回路の構成を示す電気回路図である。
第１のゲート駆動回路６は、増幅回路３１と、第１の切替回路３２と、ゲート抵抗３３と、第２の切替回路３４と、電流遮断抵抗３５と、過電流検出回路３６とを含んでいる。
増幅回路３１の入力端子には、制御部１０からのゲート制御信号ＣＧ１が入力する。増幅回路３１は、ゲート制御信号ＣＧ１を増幅してゲート駆動信号ＤＧ１を生成する。増幅回路３１の出力端子は、第１の切替回路３２の一方の入力端子（第１入力端子）ａに接続されている。第１の切替回路３２は、２つの入力端子ａ，ｂと１つの出力端子ｃを有しており、いずれか一方の入力端子ａ，ｂを選択して、出力端子ｃに接続する。第１の切替回路３２の他方の入力端子（第２入力端子）ｂはオープン状態とされている。第１の切替回路３２の出力端子ｃはゲート抵抗３３を介して第１のモジュール２のゲート端子Ｇに接続されている。第１の切替回路３２は、過電流検出回路３６の出力によって制御される。
【００３１】
第２の切替回路３４は、１つの入力端子ｄと２つの出力端子ｅ，ｆを有しており、いずれか一方の出力端子ｅ，ｆを選択して、入力端子ｄを選択した出力端子に接続する。入力端子ｄは、ゲート抵抗３３と第１のモジュール２のゲート端子Ｇとの接続点に、電流遮断抵抗３５を介して接続されている。一方の出力端子（第１出力端子）ｅは、オープン状態とされている。他方の出力端子（第２出力端子）ｆは、接地されている。第２の切替回路３４は、過電流検出回路３６の出力によって制御される。なお、ゲート抵抗３３の抵抗値をｒ１とし、電流遮断抵抗３５の抵抗値をｒ２とする。後述するように、ｒ２はｒ１より大きな値に設定されている。
【００３２】
過電流検出回路３６は、電流検出用抵抗３７と比較回路３８とを含んでいる。電流検出用抵抗３７の一端は第１のモジュール２のソースセンス端子ＳＳに接続され、電流検出用抵抗３７の他端は接地されている。電流検出用抵抗３７の端子間電圧（電圧降下量）は、第１のＭＯＳＦＥＴ２１を流れる電流の大きさに応じた値となる。電流検出用抵抗３７の端子間電圧は、比較回路３８に与えられる。比較回路３８は、電流検出用抵抗３７の端子間電圧と基準電圧とを比較することにより、過電流状態であるか否かを判定し、その判定結果を表す判定信号を出力する。具体的には、比較回路３８は、電流検出用抵抗３７の端子間電圧が基準電圧より大きいときに、過電流状態であると判定する（過電流を検出する）。
【００３３】
過電流検出回路３６によって過電流が検出されていない状態（通常時）においては、第２の切替回路３４は、第１出力端子ｅを選択して、入力端子ｄを第１出力端子ｅに接続する。これにより、第２の切替回路３４の入力端子ｄはハイインピーダンス状態となる。また、第１の切替回路３２は、第１入力端子ａを選択して、第１入力端子ａを出力端子ｃに接続する。これにより、増幅回路３１によって生成されたゲート駆動信号ＤＧ１が、ゲート抵抗３３を介して、第１のＭＯＳＦＥＴ２１のゲートに与えられる。このゲート駆動信号ＤＧ１により、第１のＭＯＳＦＥＴ２１が駆動制御される。
【００３４】
過電流検出回路３６によって過電流が検出されたときには、第１の切替回路３２は、第２入力端子ｂを選択して、出力端子ｃを第２入力端子ｂに接続する。これにより、第１の切替回路３２の出力端子ｃはハイインピーダンス状態となる。また、第２の切替回路３４は、第２出力端子ｆを選択して、入力端子ｄを第２出力端子ｆに接続する。これにより、第２の切替回路３４の入力端子ｄは接地される。
【００３５】
つまり、第１のＭＯＳＦＥＴ２１のゲートが電流遮断抵抗３５を介して接地される。この結果、第１のＭＯＳＦＥＴ２１のゲート−ソース間電圧Ｖｇｓが低減され、第１のＭＯＳＦＥＴ２１に流れるドレイン電流（短絡電流）が遮断される。短絡電流の遮断速度は、電流遮断抵抗３５の抵抗値ｒ２によって変化する。電流遮断抵抗３５の抵抗値ｒ２が大きいほど、短絡電流の遮断速度が遅くなる。なお、電流遮断抵抗３５の抵抗値ｒ２は、ゲート抵抗３３の抵抗値ｒ１より大きい。この実施形態では、ゲート抵抗３３の抵抗値ｒ１は、たとえば、３．９[Ω]であり、電流遮断抵抗３５の抵抗値ｒ２は、たとえば、３３[Ω]である。
【００３６】
短絡電流の遮断速度を速くすると、第１のＭＯＳＦＥＴ２１には大電流が流れているため、大きなサージ電圧が発生し、第１のＭＯＳＦＥＴ２１が破損するおそれがある。そこで、短絡電流の遮断速度を遅くする必要がある。このために、過電流検出時に、ゲート抵抗３３の抵抗値ｒ１より大きな抵抗値ｒ２を有する電流遮断抵抗３５を介して、第１のＭＯＳＦＥＴ２１のゲートを接地させている。
【００３７】
しかしながら、短絡電流の遮断速度を遅くすると、熱暴走により、第１のＭＯＳＦＥＴ２１が破損するおそれがある。つまり、第１のＭＯＳＦＥＴ２１のオン抵抗の温度特性は、図５に示すように、第１のＭＯＳＦＥＴ２１のゲート−ソース間電圧Ｖｇｓによって変化する。図５は、ゲート−ソース間電圧Ｖｇｓを９［Ｖ］から２２［Ｖ］まで０．５［Ｖ］間隔で変化させた場合の、第１のＭＯＳＦＥＴ２１のオン抵抗の温度特性を示している。
【００３８】
図５の例では、ゲート−ソース間電圧Ｖｇｓが１０［Ｖ］より大きい場合には、図５の右側の高温領域において、第１のＭＯＳＦＥＴ２１のオン抵抗は温度が上昇するにしたがって大きくなる（オン抵抗の温度特性が正）。例えば、１５０℃において、ゲート−ソース間電圧Ｖｇｓが１０［Ｖ］より大きい場合には、オン抵抗の温度特性が正である。
一方、ゲート−ソース間電圧Ｖｇｓが１０［Ｖ］以下の場合には、図５の右側の高温領域において、第１のＭＯＳＦＥＴ２１のオン抵抗は温度が上昇するにしたがって小さくなる（オン抵抗の温度特性が負）。例えば、１５０℃において、ゲート−ソース間電圧Ｖｇｓが１０［Ｖ］以下の場合には、オン抵抗の温度特性が負である。前記高温領域は、たとえば、１２５℃以上１５０℃以下の領域である。なお、前記高温領域は、たとえば、１５０℃付近の領域であってもよい。
【００３９】
通常時において、第１のＭＯＳＦＥＴ２１がオン状態のときには、第１のＭＯＳＦＥＴ２１のゲート−ソース間電圧Ｖｇｓは１８［Ｖ］程度であるので、第１のＭＯＳＦＥＴ２１のオン抵抗は温度が上昇すると大きくなる。電流を遮断する際には、第１のＭＯＳＦＥＴ２１のゲート−ソース間電圧Ｖｇｓが低下していく。そして、ゲート−ソース間電圧Ｖｇｓが１０［Ｖ］以下になると、第１のＭＯＳＦＥＴ２１のオン抵抗の温度特性は負となるため、温度が高いほど第１のＭＯＳＦＥＴ２１のオン抵抗が小さくなる。
【００４０】
第１のＭＯＳＦＥＴ２１に含まれる複数のスイッチング素子Ｔｒ間においては温度のばらつきがあるため、これら複数のスイッチング素子Ｔｒの間においてはオン抵抗にばらつきが生じる。したがって、第１のＭＯＳＦＥＴ２１に含まれる複数のスイッチング素子Ｔｒのうち、最もオン抵抗が低いスイッチング素子Ｔｒ（最も温度が高いスイッチング素子Ｔｒ）に電流が集中して流れる。この結果、第１のＭＯＳＦＥＴ２１が破損するおそれがある。
【００４１】
そこで、この実施形態では、電流遮断動作が開始されてから、ゲート−ソース間電圧Ｖｇｓが第１のＭＯＳＦＥＴ２１のオン抵抗の温度特性が負となるような値（この実施形態では１０［Ｖ］）まで低下する時点までの時間が１００［ｎｓｅｃ］以上となり、かつその時点から、第１のＭＯＳＦＥＴ２１のドレイン電流が飽和電流の２％以下になるまでの時間Ｔｘが５００［ｎｓｅｃ］以下となるように、電流遮断抵抗３５の抵抗値ｒ２が設定されている。
【００４２】
この実施形態では、前記時間Ｔｘが５００［ｎｓｅｃ］以下にされているので、後述する実験結果からわかるように、第１のＭＯＳＦＥＴ２１が熱暴走により破損するのを防止できる。また、前記時間Ｔｘを５００［ｎｓｅｃ］以下にしても、電流遮断動作が開始されてから、ゲート−ソース間電圧Ｖｇｓが第１のＭＯＳＦＥＴ２１のオン抵抗の温度特性が負となるような値まで低下する時点までの時間が１００［ｎｓｅｃ］以上にされているので、電流遮断速度が速くなりすぎることもない。このため、サージ電圧も低く抑えることができる。
【００４３】
図４は、図２に示されるモジュール２と同様な構造を有する複数のモジュールの試料を作成し、その試料を前記ゲート駆動回路６と同様な構成のゲート駆動回路に接続し、そのゲート駆動回路内の電流遮断抵抗として予め用意した３種類の抵抗を使用して短絡試験を行った結果を示す。電流遮断抵抗として、抵抗値が４７［Ω］、３３［Ω］および２２［Ω］の３種類を用意した。短絡試験は、試料がオン状態であるときに、その試料のドレイン−ソース間に電源を直接接続させることにより行った。
【００４４】
図４において、曲線ａ１およびｂ１は、それぞれ、電流遮断抵抗（図３の抵抗３５に対応する）として抵抗値が４７［Ω］の抵抗を用いた場合の、短絡電流（ドレイン電流）Ｉｓｃおよびゲート−ソース間電圧Ｖｇｓの経時的変化を示している。曲線ａ２およびｂ２は、それぞれ、電流遮断抵抗として抵抗値が３３［Ω］の抵抗を用いた場合の、短絡電流Ｉｓｃおよびゲート−ソース間電圧Ｖｇｓの経時的変化を示している。曲線ａ３およびｂ３は、それぞれ、電流遮断抵抗として抵抗値が２２［Ω］の抵抗を用いた場合の、短絡電流Ｉｓｃおよびゲート−ソース間電圧Ｖｇｓの経時的変化を示している。
【００４５】
図４において、ｔ０は、過電流が検出されて試料のゲート端子Ｇが電流遮断抵抗を介して接地された時点（短絡電流遮断開始時点）を示している。電流遮断抵抗の抵抗値にかかわらず、試料のゲート端子Ｇが電流遮断抵抗を介して接地されると、ゲート−ソース間電圧Ｖｇｓおよび短絡電流（ドレイン電流）Ｉｓｃが減少していく。
しかしながら、曲線ａ１およびｂ１からわかるように、電流遮断抵抗として抵抗値が４７[Ω］の抵抗を用いた場合には、短絡電流Ｉｓｃおよびゲート−ソース間電圧Ｖｇｓは、０に収束せずに比較的大きな振幅で脈動した後、試料が破損した。電流遮断抵抗として抵抗値が４７[Ω］の抵抗を用いた場合、ゲート−ソース間電圧Ｖｇｓがオン抵抗の温度特性が負となる１０［Ｖ］に達してから、短絡電流（ドレイン電流）Ｉｓｃがその飽和電流（約１０００［Ａ］）の２％（約２０［Ａ］）に達するまでの時間Ｔｘ１は５００［ｎｓｅｃ］より大きかった。
【００４６】
電流遮断抵抗として抵抗値が３３[Ω］の抵抗を用いた場合には、短絡電流Ｉｓｃおよびゲート−ソース間電圧Ｖｇｓは、ほぼ０に収束した。そして、試料は破損しなかった。この場合、短絡電流遮断開始時点ｔ０からゲート−ソース間電圧Ｖｇｓが１０［Ｖ］に達するまでの時間は１００［ｎｓｅｃ］以上であり、ゲート−ソース間電圧Ｖｇｓが１０［Ｖ］に達してから短絡電流Ｉｓｃがその飽和電流の２％に達するまでの時間Ｔｘ２は、５００［ｎｓｅｃ］以下であった。
【００４７】
電流遮断抵抗として抵抗値が２２[Ω］の抵抗を用いた場合には、短絡電流Ｉｓｃおよびゲート−ソース間電圧Ｖｇｓは、ほぼ０に収束した。そして、試料は破損しなかった。この場合、短絡電流遮断開始時点ｔ０からゲート−ソース間電圧Ｖｇｓが１０［Ｖ］に達するまでの時間は１００［ｎｓｅｃ］以上であり、ゲート−ソース間電圧Ｖｇｓが１０［Ｖ］に達してから短絡電流Ｉｓｃがその飽和電流の２％に達するまでの時間Ｔｘ３は、前記時間Ｔｘ２より短かった。
【００４８】
このように、ゲート−ソース間電圧Ｖｇｓがオン抵抗の温度特性が負となる１０［Ｖ］に達してから、短絡電流Ｉｓｃがその飽和電流の２％に達するまでの時間を、５００［ｎｓｅｃ］以下とすると、試料が破損しないことが判明した。これは、試料（モジュール）内に含まれる複数のスイッチング素子のうちの１つに短絡電流が集中するより前に、短絡電流を小さな値まで低下させることができるからであると考えられる。
【００４９】
なお、図３においては、ゲート抵抗３５および電流遮断抵抗３５はゲート駆動回路６に設けられているが、ゲート抵抗３５および電流遮断抵抗３５をモジュール（スイッチングデバイス）２側に設けてもよい。
以上、本発明の一実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。たとえば、前述の実施形態では、ゲート駆動回路６〜９は、１つの電流遮断抵抗３５を用いて短絡電流を遮断しているが、複数の電流遮断抵抗を用いて電流遮断時の遮断速度を段階的に変化させるようにしてもよい。この場合のゲート駆動回路の構成について、図６を参照して、第１のゲート駆動回路６を例にとって説明する。図６において、前述の図３の各部に対応する部分には、図３と同じ符号を付して示す。
【００５０】
図６に示される第１のゲート駆動回路６では、過電流検出時に、ゲート抵抗３３が第１の電流遮断抵抗として用いられ、電流遮断抵抗３５が第２の電流遮断抵抗として用いられる。第２の電流遮断抵抗（電流遮断抵抗３５）の抵抗値ｒ２は、第１の電流遮断抵抗（ゲート抵抗３３）の抵抗値ｒ１より大きく設定されている。たとえば、抵抗値ｒ１は３．９[Ω]であり、抵抗値ｒ２は３３[Ω]である。
【００５１】
第１の切替回路３２は、第１および第２入力端子ａ，ｂの他に、第３入力端子ｇを有している。第３の入力端子ｇは接地されている。また、ゲート駆動回路６は、第１のＭＯＳＦＥＴ２１のゲート−ソース間電圧Ｖｇｓを監視する電圧監視部３９をさらに備えている。
過電流検出回路３６によって過電流が検出されていない状態（通常時）においては、第２の切替回路３４は、第１出力端子ｅを選択して、入力端子ｄを第１出力端子ｅに接続する。これにより、第２の切替回路３４の入力端子ｄはハイインピーダンス状態となる。また、第１の切替回路３２は、第１入力端子ａを選択して、第１入力端子ａを出力端子ｃに接続する。これにより、増幅回路３１によって生成されたゲート駆動信号ＤＧ１が、ゲート抵抗（第１の電流遮断抵抗）３３を介して、第１のＭＯＳＦＥＴ２１のゲートに与えられる。このゲート駆動信号ＤＧ１により、第１のＭＯＳＦＥＴ２１が駆動制御される。
【００５２】
過電流検出回路３６によって過電流が検出されたときには、第１の切替回路３２は、第２入力端子ｂを選択して、出力端子ｃを第２入力端子ｂに接続する。これにより、第１の切替回路３２の出力端子ｃはハイインピーダンス状態となる。また、第２の切替回路３４は、第２出力端子ｆを選択して、入力端子ｄを第２出力端子ｆに接続する。これにより、第２の切替回路３４の入力端子ｄは接地される。
【００５３】
つまり、第１のＭＯＳＦＥＴ２１のゲートが第２の電流遮断抵抗３５を介して接地される。この結果、第１のＭＯＳＦＥＴ２１のゲート−ソース間電圧Ｖｇｓが低減される。この場合、第２の電流遮断抵抗３５の抵抗値は、第１の電流遮断抵抗３３の抵抗値より大きく設定されているため、第１のＭＯＳＦＥＴ２１のゲートを第１の電流遮断抵抗３３を介して接地する場合に比べて電流遮断速度は遅い。ゲート−ソース間電圧Ｖｇｓが減少し、ゲート−ソース間電圧Ｖｇｓが第１のＭＯＳＦＥＴ２１のオン抵抗の温度特性が負となる電圧値（この例では１０［Ｖ］）となると、電圧監視部３９は、第１の切替回路３２および第２の切替回路３４に抵抗切替信号を出力する。
【００５４】
第１の切替回路３２は、電圧監視部３９からの抵抗切替信号を受信すると、第３入力端子ｇを選択して、出力端子ｃを第３入力端子ｇに接続する。第２の切替回路３４は、電圧監視部３９からの抵抗切替信号を受信すると、第１出力端子ｅを選択して、入力端子ｄを第１出力端子ｅに接続する。これにより、第１のＭＯＳＦＥＴ２１のゲートは、第１の電流遮断抵抗３３を介して接地され、ゲート−ソース間電圧Ｖｇｓが低減される。第１の電流遮断抵抗３３の抵抗値は、第２の電流遮断抵抗３５の抵抗値より小さいため、電流遮断速度が速くなる。
【００５５】
電流遮断時の第１のＭＯＳＦＥＴ２１の短絡電流（ドレイン電流）Ｉｓｃおよびゲート−ソース間電圧Ｖｇｓの経時的変化を模式的にグラフで表すと、図７に示すようになる。図７において、時点ｔ０は、過電流が検出されて第１のＭＯＳＦＥＴ２１のゲートが第２の電流遮断抵抗３５を介して接地された時点（短絡電流遮断開始時点）を示している。また、時点ｔ１は、前記抵抗切替信号に基づいて第１のＭＯＳＦＥＴ２１のゲートが第１の電流遮断抵抗３３を介して接地された時点、すなわち、短絡電流遮断開始後においてゲート−ソース間電圧Ｖｇｓが第１のＭＯＳＦＥＴ２１のオン抵抗の温度特性が負となるような値まで低下した時点を示している。この場合、短絡電流遮断開始時点ｔ０から時点ｔ１までの時間は１００［ｎｓｅｃ］以上であり、時点ｔ１から第１のＭＯＳＦＥＴ２１のドレイン電流が飽和電流の２％以下になるまでの時間は５００［ｎｓｅｃ］以下である。
【００５６】
つまり、第２の電流遮断抵抗３５の抵抗値は、短絡電流遮断開始時点ｔ０から時点ｔ１までの時間が１００［ｎｓｅｃ］以上となるような値に設定されている。また、第１の電流遮断抵抗３３の抵抗値は、時点ｔ１から第１のＭＯＳＦＥＴ２１のドレイン電流が飽和電流の２％以下になるまでの時間が５００［ｎｓｅｃ］以下となるような値に設定されている。
【００５７】
なお、図６においては、第１の電流遮断抵抗（ゲート抵抗３３）および第２の電流遮断抵抗３５はゲート駆動回路６に設けられているが、第１の電流遮断抵抗（ゲート抵抗３３）および第２の電流遮断抵抗３５をモジュール（スイッチングデバイス）２側に設けてもよい。
前記実施形態では、スイッチングデバイス２１〜２４を構成するスイッチング素子ＴｒがＳｉＣ−ＭＯＳＦＥＴである例を示したが、スイッチングデバイス２１〜２４を構成するスイッチング素子Ｔｒは、ＳｉＣを主成分とするスイッチング素子であれば、ＳｉＣ−ＭＯＳＦＥＴ以外の素子であってもよい。たとえば、スイッチングデバイス２１〜２４を構成するスイッチング素子Ｔｒは、ＳｉＣ−バイポーラトランジスタ、ＳｉＣ−ＪＦＥＴ、ＳｉＣ−ＩＧＢＴ等であってもよい。スイッチング素子ＴｒがＳｉＣ−ＩＧＢＴの場合には、ＳｉＣ−ＩＧＢＴのコレクタが前記ＳｉＣ−ＭＯＳＦＥＴのドレインに対応し、ＳｉＣ−ＩＧＢＴのエミッタが前記ＳｉＣ−ＭＯＳＦＥＴのソースに対応する。
【００５８】
また、前記実施形態では、この発明をインバータ回路に適用した場合について説明したが、コンバータ回路等のインバータ回路以外の電子回路にもこの発明を適用することができる。
本発明の実施形態について詳細に説明したが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
【００５９】
この出願は、２０１２年１０月３１日に日本国特許庁に提出された特願２０１２−２４０５６４号に対応しており、これらの出願の全開示はここに引用により組み込まれるものとする。
【符号の説明】
【００６０】
１  インバータ回路
２〜５  モジュール（スイッチングデバイス）
６〜９  ゲート駆動回路
１０  制御部
１１  電源
１２  負荷
２１〜２４  ＭＯＳＦＥＴ
３１  増幅回路
３２  第１の切替回路
３３  ゲート抵抗
３４  第１の切替回路
３５  電流遮断抵抗
３６  過電流検出回路
３９  電圧監視部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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