(57)【要約】【課題】高速駆動性と低消費電力性を備え、応力の付加による破壊や剥がれが生じにくいドライバＩＣおよび当該ドライバＩＣを備える表示装置並びにドライバＩＣの作製方法を提供する。【解決手段】駆動回路を形成する層を、単結晶半導体膜を活性層として用いたトランジスタを含む第１の層と、酸化物半導体膜を活性層として用いたトランジスタを含む第２の層の少なくとも２層以上の積層構造とし、駆動回路を形成する層はシフトレジスタ回路、ラッチ回路および切り替え回路を少なくとも含み、ラッチ回路が酸化物半導体膜を活性層として用いたトランジスタを構成要素の一部として含む構造とする。【選択図】図１
2020167429.tif 000002
【特許請求の範囲】
【請求項１】
データの保持に用いるラッチ回路と、
前記ラッチ回路の動作状態を決定する信号を出力するシフトレジスタ回路と、
前記ラッチ回路から出力される信号を外部に出力するか否かを決定する切り替え回路と、を有し、
前記シフトレジスタ回路及び前記切り替え回路は、それぞれシリコン半導体膜を活性層とする第１のトランジスタを有し、
前記ラッチ回路は、酸化物半導体膜を活性層とする第２のトランジスタと、容量素子と、を有し、
前記第２のトランジスタのゲートは、第１の入力端子と電気的に接続され、
前記第２のトランジスタのソース及びドレインの一方は、第２の入力端子と電気的に接続され、
前記第２のトランジスタのソース及びドレインの他方は、前記容量素子の一方の電極及び出力端子と電気的に接続され、
前記容量素子の他方の電極は、固定電位が供給される配線と電気的に接続されている信号処理装置。
【請求項２】
請求項１において、
前記酸化物半導体膜は、Ｉｎ、Ｇａ、及びＺｎを含む信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、表示装置、発光装置、それらの駆動方法、または、それらの作製
方法に関する。また、本発明は、駆動回路、駆動回路を備える信号処理装置、信号処理装
置の作製方法、および表示装置に関する。
【背景技術】
【０００２】
液晶表示装置やＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置などの表示
装置の駆動方式は、パッシブマトリクス方式とアクティブマトリクス方式とに大別できる
。このうち、アクティブマトリクス方式は、パッシブマトリクス方式と比較して、低消費
電力化、高精細化、基板の大型化等が可能であるため、テレビ受像器や携帯電話等の画素
部に広く採用されている。
【０００３】
アクティブマトリクス方式の駆動方式が適用されたパネルは、大型化及び高精細化が進み
、画素部の駆動を制御するための駆動回路の高性能化が求められている。例えば、単結晶
シリコン基板などの移動度が非常に高い材料を用いて高性能な半導体集積回路を作製し、
当該集積回路を駆動回路として、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）方式やＴＡＢ（
Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）方式を用いて表示装置に実装する技術
が採用されている（例えば、ＣＯＧ方式については特許文献１を参照）。
【０００４】
なお、駆動回路として用いる半導体集積回路は、一般的に信号処理装置、表示信号処理装
置，ディスプレイドライバなどと言われるが、本明細書においては「信号処理装置」と記
載する。また、信号処理装置内に備えられた、表示装置の駆動に係わる回路を「駆動回路
」と記載する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２５５３８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年、タブレット型コンピュータやスマートフォンなどの普及により、画素部の高精細化
は飛躍的な進歩を遂げており、これに伴い、信号処理装置の消費電力も増加の一途をたど
っている。しかしながら、タブレット型コンピュータやスマートフォンは、１回の充電で
どれだけ長い間動作できるか（動作時間や駆動時間などとも呼ばれる）が、性能を比較す
る重要な要素の一つとして認識されている。このため信号処理装置が備える駆動回路には
、更なる低消費電力化が求められている。
【０００７】
一方、湾曲面に設置できる表示装置、曲げや捻りなどの力により自在に変形できる表示装
置、などを求める要望が非常に高まっており、故に、可撓性を有する表示装置の開発が盛
んに行われている。しかしながら、上述したような単結晶シリコン基板などを用いた信号
処理装置は可撓性が乏しいため、表示装置に対して曲げや捻りなどの力が加わった場合、
実装された信号処理装置が剥がれてしまう、衝撃により破壊する、といった問題が生じる
恐れがある。
【０００８】
上記問題に鑑み、本発明は、低消費電力性を備えた駆動回路を提供することを課題の一つ
とする。
【０００９】
また上述の駆動回路を備え、消費電力が低くかつ力が付加された際に破壊や剥がれが生じ
にくい信号処理装置を提供することを課題の一つとする。
【００１０】
また、上述信号処理装置の作製方法を提供することを課題の一つとする。
【００１１】
また、上述信号処理装置を備える表示装置を提供することを課題の一つとする。
【００１２】
なお、本発明の全ての態様が、これらの課題の全てを解決する必要はない。また、明細書
、図面、請求項の記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１３】
通常、信号処理装置に備えられた駆動回路は、シフトレジスタ回路、ラッチ回路および切
り替え回路を備えている。そして、駆動回路の動作は一般的に以下のように行われる。す
なわち、（１）駆動回路に接続された複数の出力線のうち、いずれの出力線に対してデー
タを出力するか否かを決定する信号（パルス信号）がシフトレジスタ回路から出力され、
（２）映像信号（ビデオ信号、ビデオデータなどとも言われる）が入力されているラッチ
回路に対してシフトレジスタ回路からの信号が入力されると、映像信号の階調を表現する
アナログデータが出力され、（３）ラッチ回路から出力されたアナログデータが切り替え
回路を経由して出力線に出力する、という動作が出力線毎（出力段毎、とも表現できる）
に順次行われる。なお、切り替え回路は、ラッチ回路に蓄えられたデータ（電荷とも表現
できる）をプリチャージする役割を担ってもよい。
【００１４】
ラッチ回路は、シフトレジスタ回路から異なる信号が入力されるまで、切り替え回路に対
して同じデータを出力し続ける。このため、ラッチ回路に入力されるビデオ信号の変化が
無く、連続して出力する信号が同じ場合（例えば、静止画を表示する場合など）でも、常
に動作状態となり電力を消費する。
【００１５】
そこで本発明の態様の一つでは、ラッチ回路を（１）第１の入力端子、第２の入力端子、
出力端子、容量素子および活性層として酸化物半導体膜を用いたトランジスタ（以下、Ｏ
Ｓトランジスタと記載する場合もある）を備えた構造（２）第１の入力端子、第２の入力
端子、出力端子、トランスミッションゲート、インバータ、クロックドインバータおよび
活性層としてＯＳトランジスタを備えた構造、のいずれかとした。
【００１６】
ＯＳトランジスタの半導体層として用いられる酸化物半導体はエネルギーギャップが３．
０電子ボルト以上であり、シリコンのバンドギャップ（１．１電子ボルト）と比較して非
常に大きい。
【００１７】
トランジスタのオフ抵抗（トランジスタがオフ状態の時における、ソースとドレイン間の
抵抗をいう）は、チャネルが形成される半導体層中の熱励起キャリアの濃度に反比例する
。ドナーやアクセプタによるキャリアが全く存在しない状態（真性半導体）であっても、
シリコンの場合にはバンドギャップが１．１電子ボルトであるため、室温（３００Ｋ）で
の熱励起キャリアの濃度は１×１０１１ｃｍ−３程度である。
【００１８】
一方、例えばバンドギャップが３．２電子ボルトの半導体（酸化物半導体を想定）の場合
では熱励起キャリアの濃度は１×１０−７ｃｍ−３程度となる。電子移動度が同じ場合、
抵抗率はキャリア濃度に反比例するので、バンドギャップ３．２電子ボルトの半導体の抵
抗率はシリコンより１８桁も大きい。
【００１９】
このようなバンドギャップの広い酸化物半導体を半導体層に適用したＯＳトランジスタは
、極めて低いオフ電流を実現できるため、上述した（１）の構造および（２）の構造では
、ラッチ回路をオフ状態としてもラッチ回路に入力されたデータ（映像データ）を保持す
ることができる。したがって、特にラッチ回路に連続して同じデータ（映像データ）が入
力される場合、例えば静止画を表示する場合や動きの遅い動画を表示する場合などでは、
駆動回路の消費電力を低減できる。
【００２０】
本発明の一実施形態のラッチ回路の一例として、例えば図１７（Ａ）に記載された構成の
ラッチ回路とすることができる。
【００２１】
図１７（Ａ）に記載されたラッチ回路１０００は、トランジスタ１００２を構成要素の一
部として備えており、トランジスタ１００２のソース及びドレインの一方が第１の入力端
（Ｉｎ＿１）と電気的に接続され、ゲートが第２の入力端（Ｉｎ＿２）と電気的に接続さ
れ、ソース及びドレインの他方が出力端（Ｏｕｔ）に電気的に接続されている。なお、出
力端（Ｏｕｔ）は浮遊状態であるものとして説明する。
【００２２】
ラッチ回路１０００は、第２の入力端（Ｉｎ＿２）から入力される信号でトランジスタ１
００２をオフ状態とすることにより、トランジスタ１００２のソース及びドレインの他方
および出力端（Ｏｕｔ）と電気的に接続されたノード１００３においてデータを保持する
。
【００２３】
ＯＳトランジスタは、オフ状態（ｎチャネル型トランジスタにおいては、ゲート電圧がし
きい値電圧より低い状態をいう。または、ｐチャネル型トランジスタにおいて、ゲート電
圧がしきい値電圧より高い状態をいう）におけるオフ電流（トランジスタがオフ状態の際
に、ソースとドレイン間に流れる電流）が極めて小さいという性質を有しているため、ノ
ード１００３に保持されたデータが、ソースおよびドレインの他方からソースおよびドレ
インの一方にリークすることは、零あるいは限りなく零に近い（図１７（Ａ）の太線矢印
にて概念を示す。バツ印はデータがリークしないことを表している）ため、ノード１００
３においてデータを保持することができる。
【００２４】
このため、ラッチ回路に信号が入力されノード１００３に信号が蓄えられた後、ラッチ回
路に次に入力される信号が前回入力された信号と同じ場合、トランジスタ１００２をオフ
状態（非動作状態とも言える）としてもノード１００３には前回入力された信号が保持さ
れており、ラッチ回路１０００からはノード１００３に保持された信号が出力されるため
、第１の入力端（Ｉｎ＿１）や第２の入力端（Ｉｎ＿２）に必ずしも信号を入力する必要
がなく、ラッチ回路での消費電力を低減でき、駆動回路の低消費電力化を実現できる。
【００２５】
なお、上述の説明では理解を容易にするため１つのラッチ回路について説明を行ったが、
図１７（Ｂ）のように２つのラッチ回路（ラッチ回路１０００ａおよびラッチ回路１００
０ｂ）を直列接続した構成で用いることができる。
【００２６】
当該構造では、まず、第２の入力端（Ｉｎ＿２）からの電圧印加によりトランジスタ１０
０２ａがオン状態となり、第１の入力端（Ｉｎ＿１）からの入力データがノード１００３
ａに蓄えられる。そして、トランジスタ１００２ａをオフ状態とすることで当該のデータ
はノード１００３ａに保持される。
【００２７】
次に、トランジスタ１００２ｂの第３の出力端（Ｉｎ＿３）からの電圧印加によりトラン
ジスタ１００２ｂがオン状態となり、ノード１００３ａのデータ（電荷とも表現できる）
がノード１００３ｂに蓄えられる。そして、トランジスタ１００２ｂをオフ状態とするこ
とで、データがノード１００３ｂに保持される。
【００２８】
トランジスタ１００２ａおよびトランジスタ１００２ｂは共にＯＳトランジスタであるた
め、出力端（Ｏｕｔ）が浮遊状態であれば、ノード１００３ｂに保持されたデータがリー
ク（流出）することはない。また、ノード１００３ａはトランジスタ１００２ａのソース
及びドレインの他方、並びに、トランジスタ１００２ｂのソース及びドレインの一方と電
気的に接続されているため、ノード１００３ａに保持されたデータがリークすることはな
い。このため、トランジスタ１００２ａおよびトランジスタ１００２ｂをオフ状態として
も、出力端（Ｏｕｔ）からはノード１００３ｂに保持されたデータが出力される。
【００２９】
これに対し、通常のラッチ回路（つまり、ラッチ回路の構成要素としてＯＳトランジスタ
を用いていないラッチ回路）では、ラッチ回路に同じ信号が入力され続けている場合、ラ
ッチ回路を常にオン状態（ラッチ回路に備えられたトランジスタを常にオン状態、とも表
現できる）でないと、出力端からは予期せぬ信号が出力されてしまう場合がある。
【００３０】
しかし、上述のようなＯＳトランジスタを用いた構造のラッチ回路を用いることにより、
第１の入力端（Ｉｎ＿１）からラッチ回路に同じ信号が入力され続けている場合、一度目
に入力された信号をノード１００３ａおよびノード１００３ｂに保持してしまえば、その
後はラッチ回路をオフ状態（トランジスタ１００２ａおよびトランジスタ１００２ｂをオ
フ状態、とも表現できる）としても、出力端から出力されるデータは変化しない。このた
め、特に、ラッチ回路に同じ信号が入力され続ける場合において、ラッチ回路での消費電
力を低減でき、駆動回路の低消費電力化を実現できる。
【００３１】
なお、上述にて「同じ信号が入力され続けて」という表現を用いているが、これは、ある
ラッチ回路に対して、同じ信号が２回以上連続して入力される事を表す。
【００３２】
一方、シフトレジスタ回路および切り替え回路が備えるトランジスタでは、単結晶半導体
膜を活性層として用いる。これにより高速動作が可能となる。つまり、駆動回路の構成要
素のうち、高速動作が必要となる構成要素が備えるトランジスタについては、単結晶半導
体膜を活性層として用い、ラッチ回路が備えるトランジスタには酸化物半導体膜を活性層
として用いる。これにより、特にラッチ回路に同じ信号が入力され続けている場合、ラッ
チ回路の消費電力を低減でき、低消費電力性を備えた駆動回路とすることができる。
【００３３】
本発明の態様の一つでは、ラッチ回路が備えるＯＳトランジスタと、シフトレジスタ回路
および切り替え回路が備えるトランジスタ（単結晶半導体膜を活性層として用いたトラン
ジスタ）を異なる層に設ける。なお、以下の説明では、単結晶半導体膜を活性層として用
いたトランジスタを備える層を「第１の層」と記載し、ＯＳトランジスタを備える層を「
第２の層」と記載する。また、第１の層および第２の層で駆動回路が形成され、第１の層
および第２の層を合わせて「回路層」と記載する。
【００３４】
駆動回路を上記構造とすることにより、駆動回路の低消費電力化を実現できる。
【００３５】
また、可撓性基板上に上述の駆動回路を設けた構造としてもよい。これにより、衝撃、曲
げおよび捻りといった力の付加による破壊や剥がれが生じにくい信号処理装置とすること
ができる。なお、本明細書において、可塑性基板とは力の付加によって変形し、被接合部
の形状に沿って変形できる基板であり、絶縁性の樹脂基板や絶縁表面を有する金属基板な
どを用いることができる。
【００３６】
なお、上述した回路層を備える信号処理装置を、画素部を備える基板に接合（実装、とも
表現できる）して駆動回路と画素部を電気的に接続し、画素部を駆動させる（つまり、信
号処理装置内の駆動回路を走査線駆動回路や信号線駆動回路として用いる）ことにより、
消費電力の低い表示装置を実現できる。加えて、信号処理装置は可撓性を有した基板を用
いることができるため、表示装置の薄型化や軽量化を実現できる。
【００３７】
また、画素部を備える基板が可撓性を有していても良い。この場合、信号処理装置にも可
塑性基板を用いれば、実装された信号処理装置が剥がれてしまう、信号処理装置自体が破
壊するといった問題の発生を抑制できる。
【００３８】
すなわち本発明の一態様は、データの保持に用いるラッチ回路と、ラッチ回路の動作状態
を決定する信号を出力するシフトレジスタ回路と、ラッチ回路から出力される信号を外部
に出力するか否かを決定する切り替え回路を備え、ラッチ回路は、第１の入力端子、第２
の入力端子、出力端子、および活性層として酸化物半導体膜を用いたトランジスタを備え
、トランジスタのゲートは第１の入力端子と電気的に接続され、トランジスタのソースお
よびドレインの一方は第２の入力端子と電気的に接続され、トランジスタのソースおよび
ドレインの他方は出力端子と電気的に接続され、トランジスタをオフ状態とした場合にト
ランジスタのソースおよびドレインの他方、および出力端子に電気的に接続されたノード
においてデータを保持し、シフトレジスタ回路および切り替え回路が備えるトランジスタ
は活性層として単結晶半導体膜を用いる駆動回路である。なお、ラッチ回路はさらに容量
素子を有していても良く、この場合、トランジスタのソースおよびドレインの他方は容量
素子の一方の電極および出力端子と電気的に接続され、容量素子の他方の電極は固定電位
が供給される配線に電気的に接続される。
【００３９】
駆動回路を上記構造とすることにより、低消費電力性に優れた駆動回路とできる。
【００４０】
なお、上述のラッチ回路の構成として、第１の入力端子、第２の入力端子、出力端子、ト
ランスミッションゲート、インバータ、クロックドインバータ、および活性層として酸化
物半導体膜を用いたトランジスタを備え、トランスミッションゲートは、入力端子が第１
の入力端子に電気的に接続され、出力端子がインバータの入力端子およびクロックドイン
バータの出力端子に電気的に接続され、インバータの出力端子はトランジスタのソースお
よびドレインの一方、ならびに出力端子と電気的に接続され、トランジスタのソースおよ
びドレインの他方はクロックドインバータの入力端子に電気的に接続され、トランジスタ
をオフ状態とした場合にインバータの出力端子、トランジスタのソースおよびドレインの
一方および出力端子に電気的に接続されたノードにおいてデータを保持し、トランスミッ
ションゲート、インバータおよびクロックドインバータが備えるトランジスタは、活性層
として単結晶半導体膜を用いる構成としてもよい。
【００４１】
また、本発明の一態様は、ベース基板と、ベース基板上に上述の駆動回路を形成する回路
層を有し、回路層は、単結晶半導体膜を活性層として用いたトランジスタが形成された第
１の層と、酸化物半導体膜を活性層として用いたトランジスタが形成された第２の層を備
える信号処理装置である。なお、ベース基板として可撓性基板を用いることができる。
【００４２】
信号処理装置を上記構造とすることにより、低消費電力性を備え、力の付加による破壊や
剥がれが生じにくい信号処理装置とすることができる。
【００４３】
また、上述したトランジスタの活性層として用いる単結晶半導体膜には、単結晶半導体基
板の一部を分離することにより得られた膜を用いることが好ましい。当該膜の分離は、比
較的低温（例えば６００℃以下）で行うことができ、大面積の基板に対しても単結晶半導
体膜を形成できるため、駆動回路、ならびに信号処理装置の生産性向上や低価格化を実現
できる。
【００４４】
また、本発明の一態様は、基板と、基板上に設けられた上述の信号処理装置と、封止材料
により前記基板と貼り合わされた対向基板と、前記基板と対向基板の間に設けられた表示
素子層を有し、信号処理装置が備える駆動回路と画素部が電気的に接続され、信号処理装
置が走査線駆動回路または信号線駆動回路のいずれか或いは両方として機能する表示装置
である。
【００４５】
表示装置を上記構造とすることにより、低消費電力性を備えた表示装置とすることができ
る。また、信号処理装置が備えるベース基板は可撓性基板を採用することもでき、表示装
置を薄型化、軽量化できる。
【００４６】
なお、上記表示装置に用いる基板として、可塑性基板を用いることができ、低消費電力性
に加えて力の付加による破壊や剥がれが生じにくい表示装置とすることができる。
【００４７】
また、上記表示装置に用いる基板が一部に凹部を有し、信号処理装置が凹部に設けられ、
駆動回路と画素部が電気的に接続された構造とすることにより、外部からの衝撃に強く、
曲げおよび捻りといった力の付加による破壊や剥がれがより生じにくい表示装置とするこ
とができる。そして、ベース基板を上にして凹部に信号処理装置を設けた構造において、
ベース基板の底面（回路層が形成されていない表面）が前記基板の上面と同一平面上にな
るように設置することにより、外部からの衝撃や、曲げおよび捻りといった力の付加によ
る破壊や剥がれに対してさらに強い表示装置とすることができる。
【００４８】
なお、ベース基板の面積が回路層のそれよりも大きい構造とし、ベース基板を用いて画素
部を覆う構造とすることにより、対向基板が不要となると共に表示装置の作製工程を簡略
化できる。
【００４９】
また、本発明の一態様は、ラッチ回路、シフトレジスタ回路および切り替え回路を有する
駆動回路を備える信号処理装置の作製方法であり、絶縁表面を有する単結晶半導体基板の
一方の面に水素イオンおよび希ガスイオンのいずれか一方あるいは両方を照射して、単結
晶半導体基板の所定の深さに脆化領域を形成し、単結晶半導体基板の一方の面に剥離層を
形成し、第１の仮固定基板を、剥離層を挟むように単結晶半導体基板と貼り合わせ、単結
晶半導体基板に対して加熱処理を行い、第１の仮固定基板から単結晶半導体基板を分離す
ることにより、脆化領域を境界として単結晶半導体基板から分離した単結晶半導体薄膜を
第１の仮固定基板上に形成し、前記単結晶半導体膜を活性層として用いてトランジスタを
形成してシフトレジスタ回路と切り替え回路を含む第１の回路層を形成し、第１の回路層
上に、酸化物半導体膜を活性層として有するトランジスを含有するラッチ回路を含む第２
の回路層を形成することで、剥離層を挟んで仮固定基板上に駆動回路を形成し、第２の層
上に仮固定材料を用いて第２の仮固定基板を貼り合わせ、第１の仮固定基板から第２の仮
固定基板を分離することにより、剥離層を境界として第１の仮固定基板から分離した第１
の層と第２の層を第２の仮固定基板上に形成し、第２の仮固定基板が貼り合わされていな
い第１の層に可撓性ベース基板を接合材料を用いて貼り合わせ、仮固定材料を境界として
ベース基板から第２の仮固定基板を分離することにより、ベース基板上に駆動回路を形成
することを特徴とする信号処理装置の作製方法である。なお、結合層を剥離層の上に形成
しても良い。
【００５０】
上述の作製方法を適用することにより、低消費電力性を備え、力の付加による破壊や剥が
れが生じにくい信号処理装置を作製できる。
【００５１】
なお、上述の作製方法において、剥離層を第１の仮固定基板に設置しても構わない。具体
的には、絶縁表面を有する単結晶半導体基板の一方の面に水素イオンおよび希ガスイオン
のいずれか一方あるいは両方を照射して、単結晶半導体基板に脆化領域を形成し、単結晶
半導体基板の一方の面に、表面に剥離層を形成した第１の仮固定基板を、単結晶半導体基
板の一方の面と第１の仮固定基板の剥離層が接するように貼り合わせてもよい。当該方法
を用いることで、半導体基板表面への絶縁膜の形成および半導体基板中への脆化領域の形
成と、第１の仮固定基板上への剥離層の形成を、異なる装置を用いて並行して行うことが
できるため、信号処理装置の作製に要する時間を短縮することができる
【００５２】
また、上述の信号処理装置の作製方法において、第１の仮固定基板としてシリコン基板、
ゲルマニウム基板、シリコンゲルマニウム基板、炭化シリコン基板、ガリウムヒ素基板ま
たはインジウムリン基板を用いることにより、単結晶半導体膜を活性層として用いたトラ
ンジスタを有する半導体素子の電気的特性（例えば移動度など）を良好なものとできるた
め、信号処理装置の性能を高めることができる。
【００５３】
また、上述の信号処理装置の作製方法において、剥離層に対して平坦化処理を行うことに
より、剥離層と第１の仮固定基板の密着不良により単結晶半導体薄膜の一部あるいは全体
が第１の仮固定基板側に転置されないといった不具合の発生を抑制できる。
【００５４】
また、本発明の一態様は、上述の作製方法を用いて信号処理装置を形成し、封止材料によ
り貼り合わされた基板と対向基板間に設けられた画素部に、導電性材料を用いて該信号処
理装置を電気的に接合することを含む表示装置の作製方法である。
【００５５】
上述の作製方法を適用することにより、低消費電力性を備えた表示装置を作製できる。
【００５６】
なお、上述表示装置の作製方法において、画素部を備える基板として、表面に凹部が設け
られた基板を用いても良い。凹部において導電性材料を用いて駆動回路と画素部を電気的
に接続することにより、外部からの衝撃に強く、曲げおよび捻りといった力の付加による
破壊や剥がれが、より生じにくい表示装置を作製できる。
【００５７】
また、信号処理装置が備えるベース基板を対向基板として併用してもよい。これより、表
示装置の作製工程を簡素化することができるため、表示装置の作製時間や作製コストを低
減できる。また、上述表示装置の作製方法において、表示装置が備える基板として、可撓
性基板を用いることにより、低消費電力性に加えて力の付加による破壊や剥がれが生じに
くい表示装置を作製できる。
【発明の効果】
【００５８】
本発明の一実施形態では、駆動回路を形成する回路層を、単結晶半導体膜を活性層として
用いたトランジスタを含む第１の層と、酸化物半導体膜を活性層として用いたトランジス
タを含む第２の層の少なくとも２層以上の積層構造とし、回路層はシフトレジスタ回路、
ラッチ回路および切り替え回路を含み、ラッチ回路が酸化物半導体膜を活性層として用い
たトランジスタを構成要素の一部として含む構造とする。
【００５９】
これにより、駆動回路に入力される映像信号をラッチ回路に保持できるため、特にラッチ
回路に同じ信号が入力され続ける場合（例えば、静止画表示など）において、ラッチ回路
での消費電力を低減でき、信号処理装置の低消費電力化を実現できる。
【００６０】
なお、回路層に備えられたラッチ回路以外の構成要素に、単結晶半導体膜を活性層として
用いたトランジスタを用いることで、高速駆動性も確保できる。
【００６１】
そして、可撓性基板を用いて信号処理装置を形成することにより、湾曲面を有する部分に
信号処理装置を設置した場合や、曲げや捻りなどの力が信号処理装置に付加した場合にお
いても、破壊や剥がれが生じにくくすることができる。
【図面の簡単な説明】
【００６２】
【図１】回路層に備えられる駆動回路の構成を説明する図。
【図２】信号処理装置の作製方法を説明する図。
【図３】信号処理装置の作製方法を説明する図。
【図４】信号処理装置の作製方法を説明する図。
【図５】信号処理装置の作製方法を説明する図。
【図６】信号処理装置の作製方法を説明する図。
【図７】信号処理装置の作製方法を説明する図。
【図８】信号処理装置の作製方法を説明する図。
【図９】表示装置の構造を説明する図。
【図１０】表示装置の作製方法を説明する図。
【図１１】表示装置の作製方法を説明する図。
【図１２】表示装置の作製方法を説明する図。
【図１３】表示装置の作製方法を説明する図。
【図１４】表示装置の作製方法を説明する図。
【図１５】表示装置の作製方法を説明する図。
【図１６】信号処理装置を備える半導体装置を説明する図。
【図１７】ラッチ回路の構成および動作概念を説明する図。
【図１８】酸化物半導体を用いたトランジスタの特性を示す図。
【図１９】酸化物半導体を用いたトランジスタの特性評価用回路図。
【図２０】酸化物半導体を用いたトランジスタの特性評価用タイミングチャート。
【図２１】酸化物半導体を用いたトランジスタの特性を示す図。
【図２２】酸化物半導体を用いたトランジスタの特性を示す図。
【図２３】酸化物半導体を用いたトランジスタの特性を示す図。
【図２４】信号処理装置の作製方法を説明する図。
【発明を実施するための形態】
【００６３】
以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。
但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱すること
なくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従
って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００６４】
なお、以下に説明する実施の形態において、同一部分または同様な機能を有する部分には
同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。
【００６５】
また、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必
ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００６６】
また、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同
を避けるために付すものであり、数的に限定するものではないことを付記する。
【００６７】
また、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」また
は「直下」であることを限定するものではない。例えば、「Ａ上のＢ」の表現であれば、
ＡとＢとの間に他の構成要素を含むものを除外しない。
【００６８】
また、本明細書等において、基板に形成された膜や基板の一部を、他の基板に移し替える
（載せ替える、とも表現できる）工程を、「転置」または「転置工程」と記載する。
【００６９】
（実施の形態１）
本実施の形態では、図１（Ａ）を用いて信号処理装置の構成の一例を説明し、図１（Ｂ）
を用いて当該信号処理装置の回路層に備えられた駆動回路の回路構成例を説明し、図１（
Ｃ）を用いて当該駆動回路が備えるラッチ回路の構成の一例を説明する。また、信号処理
装置の作製方法の一例を、図２乃至図８を用いて説明する。
【００７０】
＜駆動回路の構成例＞
信号処理装置１００は、図１（Ａ）に示すように回路層１１０がベース基板１１５上に形
成された構造であり、回路層１１０は、単結晶半導体膜を活性層として用いたトランジス
タを含む第１の層１１１と、酸化物半導体膜を活性層として用いたトランジスタを含む第
２の層１１２をも備えている。
【００７１】
＜回路層の構成例＞
図１（Ｂ）は、信号処理装置１００の回路層１１０に備えられた駆動回路の回路構成例を
示す図である。回路層１１０に備えられた駆動回路は、図１（Ｂ）に示すように、フリッ
プフロップ１０１を複数（複数段、とも表現できる）備えるシフトレジスタ回路１０２と
、第１のラッチ回路１０３を複数（複数段、とも表現できる）備える第１のラッチ回路群
１０４と、第２のラッチ回路１０５を複数（複数段、とも表現できる）備える第２のラッ
チ回路群１０６と、切り替え回路１１３を備えている。
【００７２】
切り替え回路１１３は各段にアナログスイッチ１０７とトランジスタ１０８有しており、
アナログスイッチ１０７は、対応する第２のラッチ回路群１０６の出力端と信号線Ｓ１〜
Ｓｎとを導通または非導通にするように接続されている。また、各段のアナログスイッチ
１０７に電気的に接続されたトランジスタ１０８は、配線１０９と各信号線Ｓ１〜Ｓｎと
を導通または非導通にするように接続されている。なお、配線１０９には、各画素へ入力
する非表示信号となる電位（例えば、接地電位など）が印加されている。
【００７３】
なお、切り替え回路１１３の構造は図１（Ｂ）の構造に限定されず、各信号線Ｓ１〜Ｓｎ
に表示信号あるいは非表示信号のいずれかが出力される構造であればどのような構造であ
ってもよい。
【００７４】
上述構成の駆動回路において、第１のラッチ回路１０３および第２のラッチ回路１０５と
して、例えば図１（Ｃ）に示す構成を用いることができる。当該構成は、図１７（Ｂ）に
記載の構成のノード１００３ａ、ならびにノード１００３ｂにそれぞれ容量素子１００８
ａと１００８ｂが接続されたものである。容量素子１００８ａの一方の電極がトランジス
タ１００２ａのソース及びドレインの他方、並びにトランジスタ１００２ｂのソース及び
ドレインの一方と電気的に接続され、他方の電極が定電位（例えば、接地電位など）に接
続されている。また、容量素子１００８ｂの一方の電極がトランジスタ１００２ｂのソー
ス及びドレインの他方、並びに、出力端と電気的に接続され、他方の電極が定電位（例え
ば、接地電位など）に接続されている。トランジスタ１００２ａのソースおよびドレイン
の一方にはビデオデータ（Ｖｉｄｅｏ＿Ｄａｔａ）が入力され、トランジスタ１００２ａ
のゲートにはフリップフロップ１０１からの信号が（ＦＦ＿Ｓｉｇｎａｌ）が入力され、
トランジスタ１００２ｂのゲートにはラッチパルス（Ｌａｔｃｈ＿Ｐｕｌｓｅ）が入力さ
れ、トランジスタ１００２ｂの出力端（Ｏｕｔ）は切り替え回路１１３と電気的に接続さ
れている。なお、第１のラッチ回路１０３および第２のラッチ回路１０５は、容量素子１
００８ａと１００８ｂのうちの一方あるいは両方を設けない構成であっても構わない。
【００７５】
＜回路層１１０の動作説明＞
次に、図１（Ｂ）を用いて回路層１１０が備える駆動回路の動作について説明を行う。
【００７６】
シフトレジスタ回路１０２には、クロック信号（Ｓ＿ＣＬＫ）、クロック反転信号（Ｓ＿
ＣＬＫＢ）、スタートパルス信号（Ｓ＿ＳＰ）が入力される。そして、これらの信号にし
たがってシフトレジスタ回路１０２から順次サンプリングパルスが出力される。
【００７７】
シフトレジスタ回路１０２から出力されるサンプリングパルスは第１のラッチ回路１０３
に入力され、そのサンプリングパルスのタイミングにしたがってビデオ信号（Ｖｉｄｅｏ
Ｄａｔａ）が第１のラッチ回路１０３に保持される。
【００７８】
第１のラッチ回路１０３において、最終段までビデオ信号の保持が完了すると、水平帰線
期間中に、第２のラッチ回路１０５にラッチパルス（Ｌａｔｃｈ  Ｐｕｌｓｅ）が入力さ
れ、第１のラッチ回路１０３に保持されていたビデオ信号は、一斉に第２のラッチ回路１
０５に転送される。
【００７９】
第２のラッチ回路１０５に転送されたビデオ信号は、切り替え回路１１３に入力される。
さらに、切り替え回路１１３には制御信号（Ｓ＿ＷＥ）が入力されており、この信号によ
り、第２のラッチ回路１０５に保持された信号を信号線Ｓ１〜Ｓｎに供給するか、画素を
非表示にする信号をＳ１〜Ｓｎに供給するかが制御される。つまり、制御信号（Ｓ＿ＷＥ
）がＨレベルのときには、切り替え回路１１３から画素へ非表示信号が出力され、制御信
号（Ｓ＿ＷＥ）がＬレベルのときには、切り替え回路１１３からビデオ信号が出力される
。
【００８０】
なお、本実施の形態において、回路層１１０は段毎に２つのラッチ回路（第１のラッチ回
路１０３および第２のラッチ回路１０５）が備えられた構造であるが、これに限定される
ことはなく、段毎に２つ以上のラッチ回路を備えた構造としてもよい。
【００８１】
本実施の形態に記載のラッチ回路は、第２の層１１２に形成された、酸化物半導体膜を活
性層として用いたトランジスタを用いて構成されているところに特徴がある。
【００８２】
＜第１＆第２のラッチ回路の動作説明＞
ここで、図１（Ｃ）に示す第１のラッチ回路１０３および第２のラッチ回路１０５の動作
の流れを簡単に説明する。
【００８３】
まず、第１のラッチ回路１０３が備えるトランジスタ１００２ａのゲートに、フリップフ
ロップからの信号（ＦＦ＿Ｓｉｇｎａｌ）が入力され、当該信号によりトランジスタ１０
０２ａがオン状態となることで、ビデオデータ（Ｖｉｄｅｏ＿Ｄａｔａ）が容量素子１０
０８ａに蓄えられ、その後、トランジスタ１００２ａをオフ状態とする。
【００８４】
容量素子１００８ａの一方の電極は、トランジスタ１００２ａのソースおよびドレインの
他方、ならびに、トランジスタ１００２ｂのソースおよびドレインの一方と接続されてい
るが、トランジスタ１００２ａおよびトランジスタ１００２ｂはＯＳトランジスタであり
「オフ電流が極めて低い」という特性を備えているため、容量素子１００８ａに蓄えられ
たデータのリーク（トランジスタ１００２ａやトランジスタ１００２ｂを介してのリーク
）は零あるいは限りなく零に近い。よって、容量素子１００８ａに蓄えられたデータは長
期に渡って保持され続けるため、第１のラッチ回路１０３に連続して同じ信号が入力され
る場合などでは、容量素子１００８ａに一度データを保持してしまえば、その後はトラン
ジスタ１００２ａをオフ状態とすることができる。
【００８５】
次に、第２のラッチ回路１０５が備えるトランジスタ１００２ｂのゲートに、ラッチパル
ス（Ｌａｔｃｈ＿Ｐｕｌｓｅ）が入力され、当該信号によりトランジスタ１００２ｂがオ
ン状態となることで、容量素子１００８ａに保持されたデータが容量素子１００８ｂに蓄
えられ、その後、トランジスタ１００２ｂはオフ状態となる。
【００８６】
容量素子１００８ｂの一方の電極は、トランジスタ１００２ｂのソースおよびドレインの
他方、ならびに、出力端と接続されている。このため、出力端側を浮遊状態（フローティ
ング）としておくことにより、容量素子１００８ｂに蓄えられたデータのリーク（トラン
ジスタ１００２ｂを介してのリークや出力端側へのリーク）を抑制できるため、第２のラ
ッチ回路１０５に連続して同じ信号が入力される場合などでは、容量素子１００８ｂに一
度データを保持してしまえば、その後はトランジスタ１００２ｂをオフ状態とすることが
できる。
【００８７】
通常のラッチ回路では、ラッチ回路自身に長時間のデータ保持機能が無いため、ラッチ回
路に同じビデオデータが入力され続けていても、ラッチ回路がオン状態でないと、出力端
から出力されるデータが変化してしまう。しかし、上述のような構造のラッチ回路を用い
ることにより、ラッチ回路に同じビデオデータが入力され続けている場合、一度目に入力
されたデータを容量素子１００８ａおよび容量素子１００８ｂに保持してしまえば、その
後は第１のラッチ回路１０３および第２のラッチ回路１０５をオフ状態（つまり、フリッ
プフロップ１０１から入力される信号を停止する、第２のラッチ回路１０５に入力される
ラッチパルス（Ｌａｔｃｈ＿Ｐｕｌｓｅ）を停止する）にしても、出力端から出力される
データは変化しない。このため、特に、ラッチ回路に同じビデオデータが入力され続ける
場合において、ラッチ回路での消費電力を低減でき、駆動回路の低消費電力化を実現でき
る。
【００８８】
＜ＯＳトランジスタのオフ電流測定＞
ＯＳトランジスタが有する「極めて低いオフ電流」を説明するため、以下に、高純度化さ
れた酸化物半導体を用いたトランジスタのオフ電流を求めた結果について説明する。
【００８９】
まず、高純度化された酸化物半導体を用いたトランジスタのオフ電流が十分に小さいこと
を考慮して、チャネル幅Ｗが１ｍと十分に大きいトランジスタを用意してオフ電流の測定
を行った。測定した結果を図１８に示す。図１８において、横軸はゲート電圧ＶＧ、縦軸
はドレイン電流ＩＤである。ドレイン電圧ＶＤが＋１Ｖまたは＋１０Ｖの場合、ゲート電
圧ＶＧが−５Ｖから−２０Ｖの範囲では、トランジスタのオフ電流は、検出限界である１
×１０−１２Ａ以下であることがわかった。また、単位チャネル幅（１μｍ）あたりのオ
フ電流は１ａＡ（１×１０−１８Ａ）以下となることがわかった。
【００９０】
次に、高純度化された酸化物半導体を用いたトランジスタのオフ電流をさらに正確に求め
た結果について説明する。上述したように、高純度化された酸化物半導体を用いたトラン
ジスタのオフ電流は、測定器の検出限界である１×１０−１２Ａ以下であることがわかっ
た。そこで、特性評価用素子を作製し、より正確なオフ電流の値（上記測定における測定
器の検出限界以下の値）を求めた結果について説明する。
【００９１】
はじめに、電流測定に用いた特性評価用素子について、図１９を参照して説明する。
【００９２】
図１９に示す特性評価用素子は、測定系２３００が３つ並列に接続されている。測定系２
３００は、容量素子２３０２、トランジスタ２３０４、トランジスタ２３０５、トランジ
スタ２３０６、トランジスタ２３０８を有する。トランジスタ２３０４、トランジスタ２
３０５、トランジスタ２３０６、トランジスタ２３０８には、高純度化された酸化物半導
体を用いたトランジスタを適用した。
【００９３】
測定系２３００において、トランジスタ２３０４のソース端子およびドレイン端子の一方
と、容量素子２３０２の端子の一方と、トランジスタ２３０５のソース端子およびドレイ
ン端子の一方は、電源（Ｖ２を与える電源）に電気的に接続されている。また、トランジ
スタ２３０４のソース端子およびドレイン端子の他方と、トランジスタ２３０８のソース
端子およびドレイン端子の一方と、容量素子２３０２の端子の他方と、トランジスタ２３
０５のゲート端子とは、電気的に接続されている。また、トランジスタ２３０８のソース
端子およびドレイン端子の他方と、トランジスタ２３０６のソース端子およびドレイン端
子の一方と、トランジスタ２３０６のゲート端子は、電源（Ｖ１を与える電源）に電気的
に接続されている。また、トランジスタ２３０５のソース端子およびドレイン端子の他方
と、トランジスタ２３０６のソース端子およびドレイン端子の他方とは、電気的に接続さ
れ、出力端子となっている。
【００９４】
なお、トランジスタ２３０４のゲート端子には、トランジスタ２３０４のオン状態と、オ
フ状態を制御する電位Ｖｅｘｔ＿ｂ２が供給され、トランジスタ２３０８のゲート端子に
は、トランジスタ２３０８のオン状態と、オフ状態を制御する電位Ｖｅｘｔ＿ｂ１が供給
される。また、出力端子からは電位Ｖｏｕｔが出力される。
【００９５】
次に、上記の特性評価用素子を用いた電流測定方法について説明する。
【００９６】
まず、オフ電流を測定するために電位差を付与する初期期間の概略について説明する。初
期期間においては、トランジスタ２３０８のゲート端子に、トランジスタ２３０８をオン
状態とする電位Ｖｅｘｔ＿ｂ１を入力して、トランジスタ２３０４のソース端子またはド
レイン端子の他方と電気的に接続されるノード（つまり、トランジスタ２３０８のソース
端子およびドレイン端子の一方、容量素子２３０２の端子の他方、およびトランジスタ２
３０５のゲート端子に電気的に接続されるノード）であるノードＡに電位Ｖ１を与える。
ここで、電位Ｖ１は、例えば高電位とする。また、トランジスタ２３０４はオフ状態とし
ておく。
【００９７】
その後、トランジスタ２３０８のゲート端子に、トランジスタ２３０８をオフ状態とする
電位Ｖｅｘｔ＿ｂ１を入力して、トランジスタ２３０８をオフ状態とする。トランジスタ
２３０８をオフ状態とした後に、電位Ｖ１を低電位とする。ここでも、トランジスタ２３
０４はオフ状態としておく。また、電位Ｖ２は電位Ｖ１と同じ電位とする。
【００９８】
以上により、初期期間が終了する。初期期間が終了した状態では、ノードＡとトランジス
タ２３０４のソース端子及びドレイン端子の一方との間に電位差が生じ、また、ノードＡ
とトランジスタ２３０８のソース端子及びドレイン端子の他方との間に電位差が生じるこ
とになるため、トランジスタ２３０４およびトランジスタ２３０８には僅かに電荷が流れ
る。つまり、オフ電流が発生する。
【００９９】
次に、オフ電流の測定期間の概略について説明する。測定期間においては、トランジスタ
２３０４のソース端子またはドレイン端子の一方の端子の電位（つまりＶ２）、および、
トランジスタ２３０８のソース端子またはドレイン端子の他方の端子の電位（つまりＶ１
）は低電位に固定しておく。一方で、測定期間中は、上記ノードＡの電位は固定しない（
フローティング状態とする）。これにより、トランジスタ２３０４に電荷が流れ、時間の
経過と共にノードＡに保持される電荷量が変動する。そして、ノードＡに保持される電荷
量の変動に伴って、ノードＡの電位が変動する。つまり、出力端子の出力電位Ｖｏｕｔも
変動する。
【０１００】
上記電位差を付与する初期期間、および、その後の測定期間における各電位の関係の詳細
（タイミングチャート）を図２０に示す。
【０１０１】
初期期間において、まず、電位Ｖｅｘｔ＿ｂ２を、トランジスタ２３０４がオン状態とな
るような電位（高電位）とする。これによって、ノードＡの電位はＶ２すなわち低電位（
ＶＳＳ）となる。なお、ノードＡに低電位（ＶＳＳ）を与えるのは必須ではない。その後
、電位Ｖｅｘｔ＿ｂ２を、トランジスタ２３０４がオフ状態となるような電位（低電位）
として、トランジスタ２３０４をオフ状態とする。そして、次に、電位Ｖｅｘｔ＿ｂ１を
、トランジスタ２３０８がオン状態となるような電位（高電位）とする。これによって、
ノードＡの電位はＶ１、すなわち高電位（ＶＤＤ）となる。その後、Ｖｅｘｔ＿ｂ１を、
トランジスタ２３０８がオフ状態となるような電位とする。これによって、ノードＡがフ
ローティング状態となり、初期期間が終了する。
【０１０２】
その後の測定期間においては、電位Ｖ１および電位Ｖ２を、ノードＡに電荷が流れ込み、
またはノードＡから電荷が流れ出すような電位とする。ここでは、電位Ｖ１および電位Ｖ
２を低電位（ＶＳＳ）とする。ただし、出力電位Ｖｏｕｔを測定するタイミングにおいて
は、出力回路を動作させる必要が生じるため、一時的にＶ１を高電位（ＶＤＤ）とするこ
とがある。なお、Ｖ１を高電位（ＶＤＤ）とする期間は、測定に影響を与えない程度の短
期間とする。
【０１０３】
上述のようにして電位差を与え、測定期間が開始されると、時間の経過と共にノードＡに
保持される電荷量が変動し、これに従ってノードＡの電位が変動する。これは、トランジ
スタ２３０５のゲート端子の電位が変動することを意味するから、時間の経過と共に、出
力端子の出力電位Ｖｏｕｔの電位も変化することとなる。
【０１０４】
得られた出力電位Ｖｏｕｔから、オフ電流を算出する方法について、以下に説明する。
【０１０５】
オフ電流の算出に先だって、ノードＡの電位ＶＡと、出力電位Ｖｏｕｔとの関係を求めて
おく。これにより、出力電位ＶｏｕｔからノードＡの電位ＶＡを求めることができる。上
述の関係から、ノードＡの電位ＶＡは、出力電位Ｖｏｕｔの関数として以下の式（１）の
ように表すことができる。
【０１０６】
【数１】
2020167429.tif 000003
【０１０７】
また、ノードＡの電荷ＱＡは、ノードＡの電位ＶＡ、ノードＡに接続される容量ＣＡ、定
数（ｃｏｎｓｔ）を用いて、以下の式（２）のように表される。ここで、ノードＡに接続
される容量ＣＡは、容量素子２３０２の容量と他の容量の和である。
【０１０８】
【数２】
2020167429.tif 000004
【０１０９】
ノードＡの電流ＩＡは、ノードＡに流れ込む電荷（またはノードＡから流れ出る電荷）の
時間微分であるから、ノードＡの電流ＩＡは以下の式（３）のように表される。
【０１１０】
【数３】
2020167429.tif 000005
【０１１１】
このように、ノードＡに接続される容量ＣＡと、出力端子の出力電位Ｖｏｕｔから、ノー
ドＡの電流ＩＡを求めることができる。
【０１１２】
以上に示す方法により、オフ状態においてトランジスタのソースとドレイン間を流れるリ
ーク電流（オフ電流）を測定することができる。
【０１１３】
トランジスタ２３０４、トランジスタ２３０５、トランジスタ２３０６、トランジスタ２
３０８は、チャネル長Ｌ＝１０μｍ、チャネル幅Ｗ＝５０μｍの、高純度化した酸化物半
導体を用いて作製した。また、並列された各測定系２３００において、容量素子２３０２
の各容量値を、１００ｆＦ、１ｐＦ、３ｐＦとした。
【０１１４】
なお、本実施の形態に係る測定では、ＶＤＤ＝５Ｖ、ＶＳＳ＝０Ｖとした。また、測定期
間においては、電位Ｖ１を原則としてＶＳＳとし、１０ｓｅｃから３００ｓｅｃの範囲ご
とに、１００ｍｓｅｃの期間だけＶＤＤとしてＶｏｕｔを測定した。また、素子に流れる
電流Ｉの算出に用いられるΔｔは、約３００００ｓｅｃとした。
【０１１５】
図２１に、上記電流測定に係る経過時間Ｔｉｍｅと、出力電位Ｖｏｕｔとの関係を示す。
図２１より、時間の経過にしたがって、電位が変化している様子が確認できる。
【０１１６】
図２２には、上記電流測定によって算出された室温（２５℃）におけるオフ電流を示す。
なお、図２２は、ソース−ドレイン電圧Ｖと、オフ電流Ｉとの関係を表すものである。図
２２から、ソース−ドレイン電圧が４Ｖの条件において、オフ電流は約４０ｚＡ／μｍで
あることが分かった。また、ソース−ドレイン電圧が３．１Ｖの条件において、オフ電流
は１０ｚＡ／μｍ以下であることが分かった。なお、１ｚＡは１０−２１Ａを表す。
【０１１７】
さらに、上記電流測定によって算出された８５℃の温度環境下におけるオフ電流について
図２３に示す。図２３は、８５℃の温度環境下におけるソース−ドレイン電圧Ｖと、オフ
電流Ｉとの関係を表すものである。図２３から、ソース−ドレイン電圧が３．１Ｖの条件
において、オフ電流は１００ｚＡ／μｍ以下であることが分かった。
【０１１８】
以上の結果からも、酸化物半導体膜を活性層として用いたトランジスタは、オフ電流が極
めて低いことが理解できる。
【０１１９】
＜駆動回路の作製方法＞
次に、図２乃至図８を用いて、図１に示す信号処理装置１００の作製工程の一例について
説明する。なお、以下の説明においては、信号処理装置１００が備える回路層１１０の作
製方法についての説明を行い、その後、当該回路層を、可撓性を有する基板上に形成し、
信号処理装置１００を作製する方法についての説明を行う。
【０１２０】
＜回路層１１０の作製方法＞
まず、図２乃至図７用いて、図１に示す回路層１１０の作製工程の一例について説明する
。なお、回路層１１０の第１の層１１１および第２の層１１２には、実際には様々な素子
（例えば、トランジスタなど）が形成されているが、本実施の形態では、作製工程の理解
を容易にするため、第１の層の作製方法として、単結晶半導体膜を活性層として用いたト
ランジスタの作製方法を主として説明し、第２の層の作製方法として、ＯＳトランジスタ
の作製方法を主として説明する。勿論、第１の層および第２の層には、これらのトランジ
スタ以外の素子も存在している。
【０１２１】
＜第１の層１１１の作製方法＞
まず、半導体基板３００を準備し、表面に絶縁膜３０２を形成する（図２（Ａ）参照）。
【０１２２】
半導体基板３００としては、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板また
は単結晶シリコンゲルマニウム基板などの第１４族元素でなる基板を用いることができる
。また、窒化ガリウム、ガリウムヒ素またはインジウムリンなどの単結晶化合物半導体基
板を用いることもできる。市販のシリコン基板としては、直径５インチ（１２５ｍｍ）、
直径６インチ（１５０ｍｍ）、直径８インチ（１００ｍｍ）、直径１２インチ（３００ｍ
ｍ）、直径１６インチ（７００ｍｍ）サイズの円形のものが代表的である。また、半導体
基板３００の形状は円形に限らず、例えば、矩形や正方形等に加工したものであっても良
い。また、半導体基板３００は、ＣＺ（チョクラルスキー）法やＦＺ（フローティングゾ
ーン）法を用いて作製することができる。
【０１２３】
本実施の形態では、半導体基板３００として、単結晶シリコン基板を用いる。
【０１２４】
絶縁膜３０２としては、例えば、酸化シリコン膜、酸化窒化シリコン膜等を単層で、また
は積層させて形成すればよい。なお、当該膜の作製方法としては、熱酸化法、ＣＶＤ法、
スパッタリング法などがある。また、ＣＶＤ法を用いて絶縁膜３０２を形成する場合、後
に行われる他の基板との良好な貼り合わせを実現するためには、テトラエトキシシラン（
略称；ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）等の有機シランを用いて酸化シリコン膜
を形成することが好ましい。
【０１２５】
なお、熱酸化処理により絶縁膜３０２を形成する場合、酸化性雰囲気中にハロゲンを添加
して行うことが好ましい。例えば、塩素（Ｃｌ）が添加された酸化性雰囲気中で半導体基
板３００に熱酸化処理を行うことにより、塩素酸化された絶縁膜３０２を形成することが
できる。この場合、絶縁膜３０２は、塩素原子を含有する膜となる。このような塩素酸化
により、後の工程にて半導体基板３００と第１の仮固定基板３１４を貼り合わせられる際
に第１の仮固定基板３１４からＮａなどの不純物が混入することを防止し、半導体基板３
００の汚染を防止できる。なお、絶縁膜３０２に含有させるハロゲン原子は塩素原子に限
られない。絶縁膜３０２にはフッ素原子を含有させてもよい。
【０１２６】
また、絶縁膜３０２の形成前に、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過酸化水素
水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸（ＤＨＦ
）、フッ酸、過酸化水素水、オゾン水および純水の混合液（ＦＰＭ）などを用いて半導体
基板３００の表面を洗浄しておくことが好ましい。
【０１２７】
次に、半導体基板３００の一面からイオン照射処理３０４を行うことにより、半導体基板
３００中に、脆化領域３０６を形成する（図２（Ｂ）参照）。
【０１２８】
照射するイオン種としては、水素イオンを用いればよい。水素イオンとはＨ＋、Ｈ２＋お
よびＨ３＋のいずれか一種、或いはこれらのイオンが二種以上混合したものを指す。加速
された水素イオンを照射する場合は、Ｈ３＋の比率を高くすると良い。具体的には、Ｈ＋
、Ｈ２＋、Ｈ３＋の総量に対してＨ３＋の割合が５０％以上（より好ましくは８０％以上
）となるようにする。Ｈ３＋の割合を高めることで、イオン照射の効率を向上させること
ができる。また、水素イオン以外に、希ガスイオンを用いることもできる。具体的には、
Ｈｅイオン、Ｎｅイオン、Ａｒイオン、ＫｒイオンまたはＸｅイオンを用いることができ
る。
【０１２９】
脆化領域３０６が形成される深さは、照射するイオンの運動エネルギー、質量と電荷、入
射角などによって調節することができる。また、脆化領域３０６は、イオンの平均侵入深
さとほぼ同じ深さの領域に形成される。このため、照射するイオン種や照射条件を調整す
ることにより、後の工程にて半導体基板３００から分離する、半導体薄膜３１６の厚さを
調節することができる。
【０１３０】
なお、半導体薄膜３１６の厚さについては特に限定は無いが、分離された半導体薄膜３１
６を高性能な半導体集積回路を形成する用途に用いる場合は、当該膜厚を厚くしすぎると
Ｓ値が増加する、トランジスタがノーマリーオンになるといった恐れがあるため、１ｎｍ
以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下とすることが望ましい。この
ため、半導体基板３００中における脆化領域３０６の形成深さが、１ｎｍ以上２００ｎｍ
以下、好ましくは３ｎｍ以上１００ｎｍ以下程度となるように、照射するイオンの平均侵
入深さを調節すればよい。
【０１３１】
当該イオン照射処理３０４は、イオンドーピング装置やイオン注入装置を用いて行うこと
ができる。特にイオン注入装置では、プラズマ中のイオン種を質量分離し、ある特定の質
量のイオン種のみを半導体基板中に照射することができるため、トランジスタの特性に影
響を及ぼす不純物の混入を抑制できるため望ましい。
【０１３２】
しかし、イオンドーピング装置を用いてイオン照射処理３０４を行う場合においても、絶
縁膜３０２を介してイオン照射処理３０４を行うことにより、トランジスタの特性に影響
を及ぼす物質（例えば重金属など）をトラップすることができる。
【０１３３】
次に、脆化領域３０６が形成された側に近い面の絶縁膜３０２上に、剥離層３１０を形成
する（図２（Ｃ）参照）。剥離層３１０は単層であってもよいし、積層に形成しても良い
。なお、図２（Ｃ）に記載の剥離層３１０は、第１の剥離層３０７と第２の剥離層３０８
の積層構造を有して形成されている。
【０１３４】
剥離層は、スパッタリング法やプラズマＣＶＤ法、塗布法、印刷法等により、タングステ
ン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、
ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウ
ム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム
（Ｉｒ）、珪素（Ｓｉ）から選択された元素、又は元素を主成分とする合金、又は元素を
主成分とする化合物を用い、単層又は積層して形成する。
【０１３５】
剥離層３１０が単層構造の場合には、好ましくは、タングステン、モリブデン、又はタン
グステンとモリブデンの混合物を含む膜を形成する。また、タングステンの酸化物を含む
膜もしくはタングステンの酸化窒化物を含む膜を形成してもよい。また、モリブデンの酸
化物を含む膜もしくはモリブデンの酸化窒化物を含む膜を形成してもよい。または、タン
グステンとモリブデンの混合物の酸化物を含む膜もしくは酸化窒化物を含む膜を形成して
もよい。なお、タングステンとモリブデンの混合物とは、タングステンとモリブデンの合
金に相当する。
【０１３６】
剥離層３１０が積層構造の場合、好ましくは、第１の剥離層３０７（１層目の剥離層とも
言える）として金属膜を形成し、第２の剥離層３０８（２層目の剥離層とも言える）とし
て金属酸化物膜を形成する。代表的には第１の剥離層３０７としてタングステンを含む膜
、モリブデンを含む膜、又はタングステンとモリブデンの混合物を含む膜を形成し、第２
の剥離層３０８として、タングステンを含む膜、モリブデンを含む膜又はタングステンお
よびモリブデンを含む膜の酸化物膜、酸化窒化物膜を形成すればよい。
【０１３７】
第２の剥離層３０８の形成は、第１の剥離層３０７を金属膜として形成し、この上に酸化
物膜３０９を形成することで、第１の剥離層３０７表面を酸化して金属酸化物膜として第
２の剥離層３０８を形成しても良い。この場合、剥離層３１０は図２（Ｄ）に記載される
ように第１の剥離層３０７、第２の剥離層３０８および酸化物膜３０９の積層構造となる
。例えば、第１の剥離層３０７としてタングステン膜を形成し、当該膜上に酸化物膜３０
９として酸化シリコン膜を形成した場合、酸化シリコン膜との界面近傍のタングステン膜
が酸化され、タングステン酸化物を含む膜が第２の剥離層３０８として形成される。
【０１３８】
なお、第１の剥離層３０７の表面に対して、熱酸化処理、酸素プラズマ処理、Ｎ２Ｏプラ
ズマ処理、ＵＶオゾン処理又はオゾン水等の酸化力の強い溶液による処理等を行って金属
酸化物膜である第２の剥離層３０８を形成してもよい。
【０１３９】
また、剥離層３１０として、第１の剥離層３０７に金属膜、第２の剥離層３０８に金属酸
化窒化物膜を形成してもよい。代表的には、第１の剥離層３０７にタングステンを含む膜
を形成し、第２の剥離層３０８に、酸化窒化タングステン膜を形成すればよい。金属酸化
窒化物膜は、酸素の割合を高めると剥離が容易になり、窒素の割合を高めると剥離性が低
下するため、膜中に含まれる酸素と窒素の割合は、後の工程にて剥離層３１０にどのよう
なストレス（例えば、応力付加や加熱など）が加わるかを鑑み、適宜決定すればよい。
【０１４０】
本実施の形態では、第１の剥離層３０７としてスパッタリング法により膜厚３０ｎｍのタ
ングステン膜を用い、当該膜上に酸化物膜３０９としてスパッタリング法により酸化シリ
コン膜を１００ｎｍ形成して用いる。これにより、剥離層３１０は図２（Ｄ）のように、
酸化物膜３０９と接する第１の剥離層３０７表面近傍に、第２の剥離層３０８である酸化
タングステンが形成された構造となる。なお、図２（Ｄ）およびこれ以降の図面において
は、第１の剥離層３０７、第２の剥離層３０８および酸化物膜３０９を含めて剥離層３１
０と記載する。
【０１４１】
なお、後の工程にて貼り合わせる第１の仮固定基板３１４の密着性を高めるため、剥離層
３１０上に接合層を形成してもよい。当該接合層は、表面の平坦性が高く、且つ親水性の
表面を与えることができる材料を用いることが好ましい。当該接合層としては、酸化シリ
コン膜が適している。特にシランガス、ジシランガス、トリシランガス又は有機シランガ
ス等のシラン系ガスを用いて化学気相成長法により形成される酸化シリコン膜が好ましい
。シランガスを用いる場合、二酸化窒素又は一酸化二窒素との混合ガスを用いることが好
適である。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）
４）、トリメチルシラン（ＴＭＳ：（ＣＨ３）３ＳｉＨ）、テトラメチルシクロテトラシ
ロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサ
メチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）又はト
リスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用
いることができる。化学気相成長法としては、プラズマＣＶＤ、熱ＣＶＤ又は光ＣＶＤを
用いればよい。
【０１４２】
なお、上述の「親水性を有する」とは、表面に対して液体（例えば、水など）を滴下した
際に、滴下した液体と滴下面との接触角度が３０度以下である場合を示すものである。好
ましくは、当該接触角度が１０度未満（超親水性などとも言われる）であることが望まし
い。
【０１４３】
上述の、表面の平坦性が高く且つ親水性表面を有する接合層は、５ｎｍ以上５００ｎｍ以
下の厚さで設けるとよい。接合層を上記の厚さで形成することで、剥離層の表面荒れによ
る影響を小さくすることができ、また、後に接合する第１の仮固定基板と基板との歪みを
緩和することができる。
【０１４４】
また、接合層を形成後、接合層表面に対して平坦化処理を行うことが好ましい。当該平坦
化処理としては、逆スパッタ処理、ドライエッチング処理または化学機械研磨（ＣＭＰ：
Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理などを用いればよ
い。なお、上述の「逆スパッタ処理」とは、ターゲット側に電圧を印加せずに、アルゴン
雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面
を改質および平坦化する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなど
を用いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行って
もよい。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい
。
【０１４５】
次に、第１の仮固定基板３１４を準備し、半導体基板３００の剥離層３１０形成面に第１
の仮固定基板３１４を貼り合わせる（図３（Ａ）参照）。
【０１４６】
第１の仮固定基板３１４としては、多結晶半導体基板または単結晶半導体基板を用いるこ
とができる。多結晶半導体基板または単結晶半導体基板としては、例えば、多結晶または
単結晶のシリコン基板やゲルマニウム基板、シリコンゲルマニウム基板、炭化シリコン基
板などの第１４族元素でなる半導体基板、またガリウムヒ素やインジウムリン等の化合物
半導体基板が挙げられる。シリコン基板としては、直径５インチ（１２５ｍｍ）、直径６
インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）サ
イズの円形のものが代表的である。なお、形状は円形に限られず矩形状等に加工した基板
を用いることも可能である。本実施の形態では、第１の仮固定基板３１４として、正方形
状に加工されたシリコン基板を用いる。
【０１４７】
また、第１の仮固定基板３１４として、絶縁体でなる基板を用いることもできる。例えば
、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスの
ような電子工業用に使われる各種ガラス基板、天然石英基板、合成石英基板などを用いる
ことができる。また、第１の仮固定基板３１４として、金属基板を用いることもできる。
【０１４８】
第１の仮固定基板３１４上には、後の工程にて駆動回路として機能する回路層１１０を形
成するため、サブミクロンレベルの細かなパターン形成プロセスに耐えうる基板を第１の
仮固定基板３１４として用いることが好ましい。上述の各種第１の仮固定基板材料のうち
、例えば単結晶シリコン基板は、絶縁体でなる基板や金属基板と比較して平坦性が高く、
かつ広範囲に渡ってうねりが小さいので、第１の仮固定基板３１４として用いるのに適し
ていると言える。
【０１４９】
なお、第１の仮固定基板３１４は、半導体基板３００の洗浄と同様の方法によって表面を
あらかじめ洗浄しておくことが好ましい。このような洗浄処理を行うことによって、第１
の仮固定基板３１４表面の平坦性向上や、第１の仮固定基板３１４表面のパーティクルや
有機物などを除去することができるため、剥離層３１０と第１の仮固定基板３１４の密着
性（剥離層３１０上に接合層を形成する場合は、接合層と第１の仮固定基板３１４の密着
性）を高めることができ、転置時の不良（例えば、半導体基板３００から半導体薄膜が分
離されない、分離された半導体薄膜が第１の仮固定基板３１４に密着しないなど）の発生
を抑制できる。
【０１５０】
また、半導体基板３００と第１の仮固定基板３１４を貼り合わせる前に、貼り合わせに係
る表面に対して清浄化処理を行うことが好ましい。清浄化処理としては、ウェット処理、
ドライ処理、またはウェット処理とドライ処理の組み合わせを用いることができる。また
、異なるウェット処理どうしを組み合わせて用いてもよいし、異なるドライ処理どうしを
組み合わせて用いてもよい。
【０１５１】
剥離層３１０と第１の仮固定基板３１４（剥離層３１０上に接合層を形成する場合は、接
合層と第１の仮固定基板３１４）を貼り合わせることによる両者の接合強度は、表面間引
力（いわゆる、ファンデルワールス力）によるところが大きいため、水酸基を形成して接
合面を親水性とすることによって接合強度を高めることができる。親水性処理としては、
例えば、酸素プラズマ処理、Ｎ２プラズマ処理、Ａｒプラズマ処理、オゾン処理、ＵＶオ
ゾン処理およびオゾン水処理のいずれか一つ、或いはこれらの処理を二種以上組み合わせ
て行えばよい。
【０１５２】
なお、剥離層３１０（剥離層３１０上に接合層を形成する場合は、接合層と第１の仮固定
基板３１４）と第１の仮固定基板３１４の接合強度を高めるために、貼り合わせの前後に
熱処理を行ってもよい。貼り合わせ前の熱処理としては、半導体基板３００に対して５０
℃以上１５０℃未満の温度を加えながら、半導体基板３００と第１の仮固定基板３１４を
貼り合わせればよい。また、貼り合わせ後の熱処理としては、脆化領域３０６において分
離現象（劈開現象ともいう）が生じない温度を半導体基板３００に対して加えても良い。
当該温度としては、例えば、１００℃以上４００℃未満の温度を半導体基板３００に対し
て加えればよい。なお、上記熱処理には、抵抗加熱炉、ＲＴＡ（瞬間熱アニール、Ｒａｐ
ｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、マイクロ波加熱装置などを用いることがで
きる。
【０１５３】
次に、第１の仮固定基板３１４を貼り合わせた半導体基板３００に対して熱処理を行って
転置プロセスを行う。当該熱処理を行うことで、脆化領域３０６内にて体積変化が生じ（
例えば、イオン照射処理３０４により半導体基板３００中に添加されたイオン（水素イオ
ンおよび希ガスイオンのいずれか一方あるいは両方）あるいは該イオンの分子が脆化領域
３０６内で体積変化が生じるなど）、脆化領域３０６内にて劈開が生じる。なお、熱処理
の温度は４００℃以上、耐熱温度の低い基板（半導体基板３００または第１の仮固定基板
３１４のいずれか）の耐熱温度以下で行うことが好ましい。例えば、４００℃以上６００
℃以下の熱処理を行えばよい。その後、半導体基板３００を第１の仮固定基板３１４から
分離することにより、脆化領域３０６を劈開面として、半導体基板３００より分離された
半導体薄膜３１６が、絶縁膜３０２および剥離層３１０を介して第１の仮固定基板３１４
上に転置される（図３（Ｂ）参照）。
【０１５４】
なお、本実施の形態とは異なる転置方法は実施の形態２にて説明する。
【０１５５】
上述の半導体薄膜３１６を分離するための加熱処理は必ずしも必要なものではなく、例え
ば、脆化領域３０６にストレスを加えて（例えば、脆化領域３０６に対して平行な方向に
、脆化領域３０６に薄い刃物を挿入するなど）、半導体基板３００から半導体薄膜３１６
を機械的に分離する方法を用いてもよい。また、上述の機械的な分離方法を熱処理と同時
に行うことにより、４００℃未満の温度においても半導体基板３００から半導体薄膜３１
６を分離することができる。
【０１５６】
また、上述工程により第１の仮固定基板３１４上に設けられた半導体薄膜３１６は、その
表面に脆化領域３０６の一部が存在している場合がある。脆化領域３０６は半導体基板３
００と比較して欠陥領域が多く存在する場合がある。また、半導体薄膜３１６の表面はイ
オンが照射された脆化領域３０６に相当するため、表面平坦性が低い場合がある。このた
め、半導体基板３００から分離した半導体薄膜３１６に対して脆化領域３０６の除去およ
び表面の平坦化を目的とした処理を行うことが好ましい。当該処理方法としては、化学機
械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理
、ドライエッチング処理または逆スパッタ処理などを用いればよい。これにより、脆化領
域３０６が除去された、図３（Ｃ）の構造になる。また、半導体薄膜３１６の表面に対し
てレーザー光を照射することで半導体薄膜３１６の表面を溶融させ、半導体薄膜３１６の
表面を平坦化してもよい。
【０１５７】
次に、半導体薄膜３１６を用いて半導体素子を形成する。なお、本実施の形態においては
、一例として、半導体薄膜３１６を活性層として用いたｎチャネル型トランジスタおよび
ｐチャネル型トランジスタの作製方法を記載する。勿論、半導体薄膜３１６を用いた半導
体素子がこれら一対のｎチャネル型トランジスタおよびｐチャネル型トランジスタに限定
されるものではない。
【０１５８】
まず、フォトリソグラフィ法、印刷法、インクジェット法などを用いて半導体薄膜３１６
上にレジストマスクを形成し、当該レジストマスクを用いて半導体薄膜３１６と絶縁膜３
０２の一部を選択的に除去し、島状の半導体膜４００ａおよび島状の半導体膜４００ｂを
形成し、レジストマスクを除去する。そして、必要に応じて、島状の半導体膜にしきい値
電圧をコントロールする為に微量の不純物添加（いわゆるチャネルドーピング）を行う。
要求されるしきい値電圧を得る為にＮ型もしくはＰ型を呈する不純物（リン、ホウ素など
）をイオンドーピング法などにより添加する。なお、本実施の形態では、半導体膜４００
ａをｎチャネル型トランジスタ、半導体膜４００ｂをｐチャネル型トランジスタとして記
載する。
【０１５９】
ｎ型を付与する不純物元素としては１５族に属する元素を用いればよく、リン（Ｐ）、砒
素（Ａｓ）などを用いることができ、当該元素をイオン注入法、イオンドーピング法、プ
ラズマイマージョンイオンインプランテーション法などを用いて半導体膜４００ａ中に添
加すればよい。また、ｐ型を付与する不純物元素としては１３族に属する元素を用いれば
よく、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）などを用いることができ
、当該元素を上述の方法を用いて半導体膜４００ｂ中に添加すればよい。なお、不純物元
素の添加量については、トランジスタに必要とされる特性を鑑みて、最適な条件を選択す
ればよい。
【０１６０】
次に、半導体膜４００ａおよび半導体膜４００ｂを覆う絶縁膜４０１を形成する（図４（
Ａ）参照）。本実施の形態における半導体膜４００ａおよび半導体膜４００ｂは平坦性が
高いため、絶縁膜４０１が薄膜であっても、半導体膜の平坦性（つまり、半導体膜の表面
や側面の凹凸状態）に起因した欠陥が生じることがない。従って絶縁膜４０１の被覆不良
による特性不良を防ぐことができ、高信頼性の半導体素子を歩留まりよく作製することが
できる。なお、絶縁膜４０１の薄膜化は、トランジスタを低電圧で高速に動作させる効果
がある。
【０１６１】
絶縁膜４０１は、真空蒸着法やスパッタリング法などの物理気相成長法（ＰＶＤ：Ｐｈｙ
ｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）やプラズマＣＶＤ法などの化学気相成
長法（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）を用いて、酸化
シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニ
ウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜または窒化アルミニウム膜な
どを、単層または積層して形成することができる。なお、本明細書中において、酸化窒化
膜とは、その組成として、窒素よりも酸素の含有量が多いものを指し、窒化酸化膜とは、
その組成として、酸素よりも窒素の含有量が多いものを指す。なお、本実施の形態では、
プラズマ処理により絶縁膜４０１を形成する。これは、プラズマ処理により形成する膜は
緻密で絶縁耐圧が高く信頼性に優れているためである。
【０１６２】
あるいは、絶縁膜４０１を半導体膜４００ａ、４００ｂの表面を酸化若しくは窒化させる
ことで形成してもよい。例えば、亜酸化窒素（Ｎ２Ｏ）をＡｒで１〜３倍（流量比）に希
釈して、１０〜３０Ｐａの圧力にて３〜５ｋＷの電力を電極に印加し、マイクロ波（２．
４５ＧＨｚ）により生成したプラズマを用いて、酸化若しくは窒化を行う。この処理によ
り１ｎｍ〜３０ｎｍ（好ましくは２ｎｍ〜２０ｎｍ）の絶縁膜が形成される。さらにこの
後、亜酸化窒素（Ｎ２Ｏ）とシラン（ＳｉＨ４）を導入し、１０〜３０Ｐａの圧力にて３
〜５ｋＷのマイクロ波（２．４５ＧＨｚ）電力を電極に印加して気相成長法により酸化窒
化シリコン膜を形成しても良い。固相反応と気相成長法による反応を組み合わせることに
より界面準位密度が低く絶縁耐圧の優れた絶縁膜を形成することができる。なお、絶縁膜
４０１はゲート絶縁膜として機能する。
【０１６３】
絶縁膜４０１の材料として、二酸化ジルコニウム、酸化ハフニウム、二酸化チタン、五酸
化タンタルなどの高誘電率材料（ｈｉｇｈ−ｋ材料などとも呼ばれる）を用いても良い。
絶縁膜４０１に高誘電率材料を用いることにより、後の工程にて形成されるゲート絶縁膜
４０２ａおよびゲート絶縁膜４０２ｂのゲートリーク電流を低減することができる。
【０１６４】
本実施の形態では、絶縁膜４０１として、上述のマイクロ波により生成したプラズマを用
いて１５ｎｍの酸化シリコン膜を形成して用いる。
【０１６５】
次に、絶縁膜４０１上に導電膜を形成した後にフォトリソグラフィ法、印刷法、インクジ
ェット法などを用いて導電膜上にレジストマスクを形成し、当該レジストマスクを用いて
導電膜および絶縁膜４０１の一部を選択的に除去してゲート電極４０４ａおよびゲート電
極４０４ｂ、並びに、ゲート絶縁膜４０２ａおよびゲート絶縁膜４０２ｂを形成してレジ
ストマスクを除去する（図４（Ｂ）参照）。
【０１６６】
ゲート電極４０４ａおよびゲート電極４０４ｂとなる導電膜は、真空蒸着法やスパッタリ
ング法などの物理気相成長法（ＰＶＤ：Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔ
ｉｏｎ）やプラズマＣＶＤ法などの化学気相成長法（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐ
ｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）を用いて、タンタル（Ｔａ）、タングステン（Ｗ）、チタ
ン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）
、ネオジム（Ｎｄ）から選ばれた元素、又はＡｇＰｄＣｕ合金などの前記元素を主成分と
する合金材料もしくは化合物材料を含む膜で形成すればよい。また、ゲート電極となる導
電膜としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜
を用いてもよい。
【０１６７】
本実施の形態では、ゲート電極４０４ａおよびゲート電極４０４ｂとなる導電膜として、
３０ｎｍの窒化タンタル膜と１７０ｎｍのタングステン膜の積層膜を形成する。
【０１６８】
次に、半導体膜４００ｂを覆うマスクを形成し、半導体膜４００ａに対してｎ型を付与す
る不純物元素の添加処理を行い、マスクを除去する。これにより、ゲート電極４０４ａと
重ならない半導体膜４００ａがｎ型不純物領域４１０ａおよびｎ型不純物領域４１０ｂに
なり、ゲート電極４０４ａと重なる半導体膜４００ａがチャネル形成領域４１０ｃとして
機能する。その後、半導体膜４００ａを覆うマスクを形成し、半導体膜４００ｂに対して
ｐ型を付与する不純物元素の添加処理を行い、マスクを除去する。これにより、ゲート電
極４０４ｂと重ならない半導体膜４００ｂがｐ型不純物領域４１６ａおよびｐ型不純物領
域４１６ｂになり、ゲート電極４０４ｂと重なる半導体膜４００ｂはチャネル形成領域４
１６ｃとして機能する。（図４（Ｃ）参照）。なお、ｎ型を付与する不純物元素の添加処
理と、ｐ型を付与する不純物元素の添加は、どちらを先に行ってもよい。
【０１６９】
ｎ型を付与する不純物元素およびｐ型を付与する不純物元素としては、チャネルドーピン
グの説明にて記載した元素を用いればよく、不純物元素の添加量についても、トランジス
タに必要とされる特性を鑑みて、条件を選択すればよい。
【０１７０】
以上の工程により、半導体薄膜３１６を活性層として用いたｎチャネル型トランジスタ４
３８およびｐチャネル型トランジスタ４４０が形成される（図４（Ｃ）参照）。なお、本
実施の形態に記載したトランジスタの構造はあくまでも一例であり、その構造に特段の限
定はない。また、トランジスタ以外の半導体素子が含まれていてもよい。また、半導体素
子の形成に用いる各種の膜を用いた素子（例えば、例えば、絶縁膜や導電膜などにより構
成された容量素子など）を、半導体素子と共に形成してもよい。
【０１７１】
次に、上述のｎチャネル型トランジスタ４３８およびｐチャネル型トランジスタ４４０を
覆う単層または積層構造の層間絶縁層４５０を形成する。これにより、半導体薄膜３１６
を活性層として用いたｎチャネル型トランジスタおよびｐチャネル型トランジスタを含む
第１の層１１１が形成される（図４（Ｄ）参照）。
【０１７２】
また、層間絶縁層４５０として、スピンコート法、印刷法、ディスペンス法またはインク
ジェット法などを用いて絶縁性を有する有機材料を塗布し、塗布した材料に応じた硬化処
理（例えば、加熱処理や光照射処理など）を行い形成してもよい。絶縁性を有する有機材
料としては、例えば、アクリル樹脂、ポリイミド樹脂、ポリアミド樹脂、ポリアミドイミ
ド樹脂、エポキシ樹脂等の有機樹脂を用いて形成することができる。また、有機材料だけ
でなく、無機材料を使用しても良い。また、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサ
ン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができ
る。
【０１７３】
本実施の形態では、層間絶縁層４５０として、５００ｎｍの酸化窒化シリコンを形成して
用いる。
【０１７４】
第１の層１１１上には、後の工程にてＯＳトランジスタを含む第２の層を形成するため、
層間絶縁層４５０に設けた開口部を介してｎチャネル型トランジスタ４３８やｐチャネル
型トランジスタ４４０に電気的に接続された配線層４５５を形成する（図４（Ｄ）参照）
。
【０１７５】
配線層４５５は、ゲート電極４０４ａと同様の方法および材料を用いて形成することがで
きる。なお、図４（Ｄ）ではゲート電極４０４ａおよび４０４ｂは配線層４５５と直接接
続されるように図示されていないが、勿論これに限定されることはない。
【０１７６】
本実施の形態では、配線層４５５として、１５０ｎｍのタングステン膜を形成して用いる
。
【０１７７】
なお、配線層４５５形成後、層間絶縁層４５０および配線層４５５上に、更に層間絶縁層
４６２を単層または積層構造で形成し、当該膜を平坦化することが好ましい（図５（Ａ）
参照）。これにより、第１の層１１１上に更に異なる回路層（本実施の形態では、第２の
層１１２）を形成する場合において、第１の層１１１の構成要素（例えば、ｎチャネル型
トランジスタ４３８やｐチャネル型トランジスタ４４０など）に起因して生じる凹凸によ
り、第１の層１１１上に形成する膜の段切れ等を抑制でき、回路層１１０の不良を低減で
きる。
【０１７８】
層間絶縁層４６２としては、絶縁膜３０２あるいは層間絶縁層４５０の説明にて記載した
材料および方法を用いることができる。また、平坦化処理としては、接合層と同様の方法
を用いればよい。
【０１７９】
本実施の形態では、層間絶縁層４６２として、ＴＥＯＳを用いて４００ｎｍの酸化シリコ
ン膜を成膜し、当該膜に対して平坦化処理としてＣＭＰ処理を行うことにより形成した膜
を用いる。
【０１８０】
また、層間絶縁層４６２上に、第１の層１１１に形成された構成要素（本実施の形態では
、ｎチャネル型トランジスタ４３８およびｐチャネル型トランジスタ４４０）のいずれか
一つ以上と電気的に接続された配線層４６４および、単層または積層構造で形成された層
間絶縁層４６６を形成する。
【０１８１】
配線層４６４は、上述工程にて第１の層１１１に形成された構成要素（本実施の形態では
、ｎチャネル型トランジスタ４３８やｐチャネル型トランジスタ４４０）と後の工程にて
形成される第２の層に形成される構成要素を電気的に接続するために用いる。
【０１８２】
図５（Ａ）のように、配線層４６４でｎチャネル型トランジスタ４３８およびｐチャネル
型トランジスタ４４０を電気的に接続することにより、例えば、活性層が単結晶半導体膜
により形成された高速駆動が可能なアナログスイッチ（またはアナログスイッチの一部）
を形成できる（図６（Ｂ）参照）。
【０１８３】
なお、配線層４６４の形成工程にて、後の工程にて形成するＯＳトランジスタのバックゲ
ート電極を形成してもよい。バックゲート電極に電圧を印加することによってトランジス
タのノーマリーオフ化を確実なものとすることができるため好ましい。
【０１８４】
配線層４６４は、ゲート電極４０４ａ、４０４ｂの説明にて記載した材料および方法を用
いることができる。なお、本実施の形態では、配線層４５５と同様に１５０ｎｍのタング
ステン膜を形成して用いる。
【０１８５】
層間絶縁層４６６は、絶縁膜３０２の説明にて記載した材料および方法を用いて形成し、
配線層４６４形成により生じる凹凸を緩和するために平坦化処理を行うことが好ましい。
本実施の形態では、層間絶縁層４６２および配線層４６４上に窒化酸化シリコン膜を成膜
し、当該膜に対してＣＭＰにより平坦化処理を行い、層間絶縁層４６６として用いる。
【０１８６】
なお、後の工程にて形成する第２の層１１２と上述にて記載した第１の層１１１との間（
本実施の形態では、配線層４６４および層間絶縁層４６６上）に、層間絶縁層４６８を形
成することが好ましい。
【０１８７】
層間絶縁層４６８は、第１の層１１１と第２の層１１２の間で、トランジスタの電気特性
に悪影響を及ぼす不純物が拡散する事を抑制するためのものである。
【０１８８】
後の工程にて形成するＯＳトランジスタは、酸化物半導体膜に水素が多量に含まれると、
酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子
を生じてしまい、トランジスタのしきい値電圧のマイナス方向へのシフト、トランジスタ
の初期特性のバラツキの増大、トランジスタの電気特性に関するＬ長依存性の増大、ＢＴ
ストレス試験において電気特性劣化が大きくなる、といった問題が生じる原因となる恐れ
がある。このため、酸化物半導体膜中の水素濃度は、７．２×１０２０ａｔｏｍｓ／ｃｍ
３未満とすることが好ましい。あるいは、酸化物半導体膜の水素濃度は５×１０１９ａｔ
ｏｍｓ／ｃｍ３以下とすることが好ましい。
【０１８９】
このため、単結晶半導体膜（本実施の形態では、単結晶シリコン膜）を活性層として用い
たトランジスタを含む第１の層１１１から、ＯＳトランジスタを含む第２の層１１２への
水素拡散を抑制することが推奨され、本実施の形態では、当該機能を有する酸化アルミニ
ウム膜をスパッタリング法により５０ｎｍの膜厚で成膜して層間絶縁層４６８として用い
る。なお、酸化アルミニウム膜は、膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましく
は３．６ｇ／ｃｍ３以上）とすることが好ましい。
【０１９０】
本実施の形態では、層間絶縁層４６８として、スパッタリング法を用いて５０ｎｍの酸化
アルミニウム膜を成膜して用いる。
【０１９１】
＜第２の層１１２の作製方法＞
次に、第１の層１１１上に、酸化物半導体薄膜を用いた半導体素子を有する第２の層１１
２を形成する方法について説明する。
【０１９２】
まず、層間絶縁層４６８上に絶縁膜７００を形成し、絶縁膜７００上に島状の酸化物半導
体膜７０２を形成する（図５（Ｂ）参照）。絶縁膜７００は、絶縁膜３０２と同様の方法
および材料を用いて形成することができる。
【０１９３】
なお、絶縁膜７００（絶縁膜７００が積層構造である場合、最表面の絶縁膜）としては、
加熱処理により酸素を放出する膜（以下、酸素供給膜と記載する場合もある）が形成され
ていることが好ましい。以下に理由を記載する。
【０１９４】
絶縁膜７００上には、酸化物半導体膜を形成するが、ＯＳトランジスタはチャネル形成領
域に酸素欠損が存在すると、酸素欠損に起因して電荷が生じる場合がある。酸化物半導体
膜の酸素欠損は一部がドナーとなりキャリアである電子を放出する。この結果、トランジ
スタのしきい値電圧がマイナス方向にシフトしてしまう。
【０１９５】
絶縁膜７００（絶縁膜７００が積層構造である場合、最表面の絶縁膜）が酸素供給膜とし
て機能する場合、加熱処理によって酸素供給膜中の酸素の一部を放出できるので、酸化物
半導体膜を成膜後、酸素供給層を加熱して酸化物半導体膜に酸素を供給し、酸化物半導体
膜中の酸素欠損を補填することができる。これにより、ＯＳトランジスタのしきい値電圧
のマイナス方向へのシフトを抑制できる。特に、酸素供給膜中に化学量論的組成を超える
量の酸素が存在することが好ましい。例えば、酸素供給膜として酸化シリコンを用いる場
合、ＳｉＯ２＋α（ただし、α＞０）で表される酸化シリコン膜を用いることが好ましい
。なお、このような化学量論的組成よりも酸素を過剰に含む領域（以下、酸素過剰領域と
記載する場合もある）は、酸素供給膜の少なくとも一部に存在していればよい。
【０１９６】
なお、上述の「加熱処理により酸素を放出する膜」とは、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅ
ｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原
子に換算しての酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、あるいは３．
０×１０１９ａｔｏｍｓ／ｃｍ３以上、あるいは１．０×７０２０ａｔｏｍｓ／ｃｍ３以
上、あるいは３．０×７０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
【０１９７】
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下
に説明する。
【０１９８】
ＴＤＳ分析による気体の放出量は、スペクトルの積分値に比例する。このため、測定した
スペクトルの積分値と標準試料の基準値との比により、気体の放出量を計算することがで
きる。標準試料の基準値は、所定の原子密度を有する試料において、スペクトルの積分値
に対する原子密度の割合である。
【０１９９】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、およ
び絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、式（４）で求
めることができる。ここで、ＴＤＳ分析で得られる質量電荷比（Ｍ／ｚ）が３２で検出さ
れるスペクトルの全てが酸素分子由来と仮定する。Ｍ／ｚが３２のものとしてほかにＣＨ
３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子
の同位体であるＭ／ｚが１７の酸素原子およびＭ／ｚが１８の酸素原子を含む酸素分子に
ついても、自然界における存在比率が極微量であるため考慮しない。
【０２００】
【数４】
2020167429.tif 000006
【０２０１】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試
料をＴＤＳによるスペクトルの積分値である。ここで、標準試料の基準値を、ＮＨ２／Ｓ
Ｈ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析によるスペクトルの積分値である。αは、Ｔ
ＤＳにおけるスペクトル強度に影響する係数である。式（４）の詳細に関しては、特開平
６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、例えば電子科学
株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×
１０１６ａｔｏｍｓ／ｃｍ２の水素原子を含むシリコンウェハを用いて測定することがで
きる。
【０２０２】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量につ
いても見積もることができる。
【０２０３】
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子
の放出量の２倍となる。
【０２０４】
膜中への酸素の導入は、酸素雰囲気下による熱処理や、イオン注入法、イオンドーピング
法、プラズマイマージョンイオンインプランテーション法、酸素を含む雰囲気下で行うプ
ラズマ処理などを用いることができる。
【０２０５】
なお、加熱処理により酸素供給膜から酸化物半導体膜に酸素を供給する場合、酸素供給膜
から放出される酸素が酸化物半導体膜に効率的に供給されるように、酸素供給膜の下層（
つまり、酸素供給膜の、酸化物半導体膜と接する面（または、酸化物半導体膜に近い面）
とは逆の面）に酸素透過性や水蒸気透過性（水分透過性とも表現できる）の低い膜（以下
、バリア膜と記載する場合もある）を形成することが好ましい。例えば絶縁膜７００とし
て、上述記載の酸素供給膜の下層に、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒
化酸化アルミニウム膜などのバリア膜を形成した積層構造とすればよい。なお、酸化アル
ミニウム膜を用いる場合、膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６
ｇ／ｃｍ３以上）とすることが好ましい。
【０２０６】
本実施の形態では、絶縁膜７００としてスパッタリング法を用いて３００ｎｍの酸化シリ
コン膜を形成して用いる。
【０２０７】
なお、本実施の形態では層間絶縁層４６８上に絶縁膜７００を形成する説明を記載したが
、絶縁膜７００を形成しなくても上述のような問題が解決されるようであれば、必ずしも
形成する必要はない。
【０２０８】
酸化物半導体膜７０２は、まず酸化物半導体膜をスパッタリング法、ＭＢＥ（Ｍｏｌｅｃ
ｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａ
ｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて成膜した後、フォトリソ
グラフィ工程により酸化物半導体膜上にレジストマスクを形成して当該レジストマスクを
用いて酸化物半導体膜を選択的にエッチングし、酸化物半導体膜７０２を形成すればよい
。なお、酸化物半導体膜７０２形成後に、レジストマスクを除去する。酸化物半導体膜の
膜厚は５ｎｍより大きく２００ｎｍ以下とし、１０ｎｍ以上３０ｎｍ以下とすることが好
ましい。
【０２０９】
酸化物半導体膜７０２は、上述に記載したように膜中の酸素欠損が極力少ないことが好ま
しい。酸化物半導体膜７０２中の酸素欠損を極力少なくするためには、酸化物半導体膜の
成膜雰囲気中において、ガス種に占める酸素ガスの割合が高い状態で成膜することが好ま
しい。このため、装置内に酸素を導入することが可能で、かつ、ガス流量の調整ができる
装置、例えばスパッタリング装置を用いることが好ましいといえる。そして、スパッタリ
ング装置の成膜チャンバー内への導入ガスは、全体の９０％以上を酸素ガスとして、酸素
ガスに加えて他のガスを用いる場合は、当該ガスは希ガスを用いることが望ましい。また
、より好ましくは成膜チャンバー内への導入ガスを酸素ガスのみとし、成膜雰囲気中のガ
ス種に占める酸素ガスの割合を極力１００％に近づけることが望ましい。
【０２１０】
また、上述にて記載したように、酸化物半導体膜７０２には水素が極力含まれないことが
好ましい。そのため、酸化物半導体膜７０２において、水素濃度は、５×１０１８ａｔｏ
ｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５
×１０１７ａｔｏｍｓ／ｃｍ３以下、更に好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以
下とすることが望ましい。なお、上述の酸化物半導体膜中の水素濃度は、二次イオン質量
分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ
）で測定されるものである。
【０２１１】
上述の理由により、酸化物半導体膜７０２を成膜する際に用いるガスとしては、水、水素
、水酸基を有する化合物又は水素化物などの不純物が含まれないことが好ましく、純度が
６Ｎ以上好ましくは７Ｎ以上（即ち、ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０
．１ｐｐｍ以下）のガスを用いることが好ましい。
【０２１２】
酸化物半導体膜７０２を成膜するにあたり、成膜室内の水分（水、水素、水酸基を有する
化合物または水酸化物を含む）を除去するために、吸着型の真空ポンプ、例えば、クライ
オポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また
、排気手段は、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クラ
イオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を
含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室
で成膜した酸化物半導体膜に含まれる水素、水分などの不純物の濃度を低減できる。
【０２１３】
酸化物半導体膜の成膜は、減圧状態に保持された成膜室内に基板（つまり、第１の仮固定
基板３１４）を保持して行う。このとき、基板を加熱しながら成膜してもよく、基板を加
熱する場合、温度を１００℃以上、基板の歪み点以下として行う。基板を加熱しながら成
膜することにより、成膜した酸化物半導体膜に含まれる水素、水分などの不純物濃度を低
減する（脱水化処理、脱水素化処理とも表現できる）ことができる。また、スパッタリン
グによる脆化が軽減されるため好ましい。
【０２１４】
また、基板に対して酸化物半導体膜を成膜する前に、成膜チャンバー内で基板に対して加
熱処理をすることにより、基板に吸着した当該不純物を除去することができる。当該加熱
処理は、例えば、基板（つまり、第１の仮固定基板３１４）の温度を室温以上４５０℃以
下、好ましくは１００℃以上４５０℃以下とすればよい。なお、成膜チャンバー内を高真
空状態とすることにより、短時間で効率よく不純物除去を行うことができる。
【０２１５】
一方、酸化物半導体膜７０２に、アルカリ金属またはアルカリ土類金属が含まれると、酸
化物半導体と結合することによって、キャリアが生成されることがあり、トランジスタの
オフ電流が上昇する原因となる。そのため、酸化物半導体膜７０２において、アルカリ金
属またはアルカリ土類金属の濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは
２×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが望ましい。
【０２１６】
スパッタリング装置にて用いるターゲットは、相対密度が９０％以上、好ましくは９５％
以上、より好ましくは９９％以上であることが望ましい。相対密度の高いターゲットを用
いることにより、成膜した酸化物半導体膜は緻密な膜となる。
【０２１７】
酸化物半導体膜に用いる酸化物半導体材料としては、インジウム（Ｉｎ）を含む。特にＩ
ｎと亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体材料を用いたトランジス
タの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム
（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有するこ
とが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい
。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、ス
タビライザーとしてジルコニウム（Ｚｒ）を有することが好ましい。
【０２１８】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【０２１９】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化
物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯと
も表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚ
ｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ
系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系
酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸
化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化
物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系
酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓ
ｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系
酸化物を用いることができる。
【０２２０】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分とし
て有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧ
ａとＺｎ以外の金属元素が入っていてもよい。
【０２２１】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）
で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた
一の金属元素又は複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（
ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【０２２２】
成膜された酸化物半導体膜７０２は、単結晶、多結晶（ポリクリスタルともいう）または
非晶質などの状態をとる。
【０２２３】
酸化物半導体膜７０２は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡ
Ｃ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有
する。非晶質部は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡ
ＡＣよりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−Ｏ
Ｓ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ）と呼ぶ。
【０２２４】
酸化物半導体膜７０２は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例
えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない。
【０２２５】
酸化物半導体膜７０２は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半
導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０
ｎｍ未満のサイズの微結晶（ナノ結晶ともいう）を膜中に含む。
【０２２６】
酸化物半導体膜７０２は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化
物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が
無秩序であり、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な
非晶質であり、結晶部を有さない。
【０２２７】
なお、酸化物半導体膜７０２が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半
導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶
酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、
非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、
の積層構造を有してもよい。
【０２２８】
なお、酸化物半導体膜７０２は、上述したように、例えば、単結晶を有してもよい。
【０２２９】
酸化物半導体膜７０２は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる
結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半
導体膜の一例としては、ＣＡＡＣ−ＯＳ膜がある。
【０２３０】
ＣＡＡＣ−ＯＳ膜は、完全な非晶質ではない。なお、当該結晶部は、一辺が１００ｎｍ未
満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒ
ａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、
ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界、結晶部と結晶部との境界は明確
ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な粒界（グレインバウンダリ
ーともいう）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動
度の低下が抑制される。
【０２３１】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向か
ら見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子
が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、そ
れぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載
する場合、８０°以上１００°以下、あるいは８５°以上９５°以下の範囲も含まれるこ
ととする。また、単に平行と記載する場合、−１０°以上１０°以下、あるいは−５°以
上５°以下の範囲も含まれることとする。
【０２３２】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。
【０２３３】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形
状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くこと
がある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行
ったときに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの
被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。
【０２３４】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
が小さい。よって、当該トランジスタは、信頼性が高い。
【０２３５】
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
【０２３６】
また、ＣＡＡＣ−ＯＳ膜のように結晶部を有する酸化物半導体では、よりバルク内欠陥を
低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移
動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体
を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは
０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。そのため、
酸化物半導体を形成する面に対して平坦化処理を行うことが好ましい。平坦化処理として
は、例えば、逆スパッタ、ドライエッチング法、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａ
ｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理などを用いればよい。なお、ここ
で言う「逆スパッタ」とは、ターゲット側に電圧を印加せず、アルゴン、窒素、ヘリウム
、酸素等の雰囲気下で基板側に高周波電源を用いて電圧を印加することによって基板近傍
にプラズマを形成し、表面（ここでは、酸化物半導体膜）を改質する方法を指す。
【０２３７】
上述平坦化処理のうち、ＣＭＰ処理を行う場合は、１回のみ行ってもよいし、複数回行っ
てもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った
後、低い研磨レートの仕上げ研磨を行うことが好ましい。このように研磨レートの異なる
研磨を組み合わせることによって、酸化物半導体を形成する面の平坦性をより向上させる
ことができる。
【０２３８】
なお、上述の「平均面粗さ（Ｒａ）」は、ＪＩＳ  Ｂ  ０６０１：２００１（ＩＳＯ４２
８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に
拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき
、以下の式にて定義される。
【０２３９】
【数５】
2020167429.tif 000007
【０２４０】
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ
１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ
２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に
投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａ
は原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて測
定可能である。
【０２４１】
酸化物半導体膜としてＣＡＡＣ−ＯＳ膜を成膜する場合、以下の三つの方法で成膜すれば
よい。第１の方法は、２００℃以上４５０℃以下の成膜温度で酸化物半導体膜を成膜し、
酸化物半導体膜７０２をＣＡＡＣ−ＯＳ膜とする方法である。第２の方法は、酸化物半導
体膜７０２を成膜した後、当該膜に対して２００℃以上７００℃以下の熱処理を行うこと
で、酸化物半導体膜７０２をＣＡＡＣ−ＯＳ膜とする方法である。第３の方法は、酸化物
半導体膜を２層に分けて成膜し、１層目の酸化物半導体膜を薄く成膜した後、２００℃以
上７００℃以下の熱処理を行い１層目の膜をＣＡＡＣ−ＯＳ膜とし、当該膜上に２層目の
成膜を行うことで、１層目の結晶を種結晶として２層目の酸化物半導体膜をＣＡＡＣ−Ｏ
Ｓ膜とする方法である。
【０２４２】
上記の方法を用いて成膜した酸化物半導体膜（好ましくは、ＣＡＡＣ−ＯＳ膜）上に、フ
ォトリソグラフィ工程によりレジストマスクを形成して当該レジストマスクを用いて選択
的にエッチングすることで、島状の酸化物半導体膜７０２が形成される。
【０２４３】
なお、酸化物半導体膜の成膜後、または、島状の酸化物半導体膜７０２の形成後に、酸化
物半導体膜（または酸化物半導体膜７０２）に対して、以下に記載する「脱水化処理（脱
水素化処理）」および「過酸素化処理」を行ってもよい。
【０２４４】
＜脱水化処理（脱水素化処理）＞
脱水化処理（脱水素化処理）としては、３００℃以上７００℃以下、または基板の歪み点
未満の温度で基板を加熱すればよい。当該熱処理を行うことで、過剰な水素（水や水酸基
を含む）を除去することが可能である。
【０２４５】
熱処理装置は、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理
物を加熱する装置を用いることができる。例えば、電気炉や、ＧＲＴＡ（Ｇａｓ  Ｒａｐ
ｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅ
ｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ
）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ
、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ラン
プなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。
ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴン
などの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が
用いられる。
【０２４６】
例えば、当該熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間
熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい。
ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度
を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を
含むガスに切り替えても良い。
【０２４７】
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等
）を含む雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例
えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、
６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち
、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０２４８】
＜過酸素化処理＞
上述の脱水化又は脱水素化処理を行うと、酸化物半導体膜を構成する成分である酸素が同
時に脱離して減少してしまうおそれがある。よって、脱水化又は脱水素化処理を行った場
合、酸化物半導体膜中に、酸素を供給する、すなわち過酸素化処理を行うことが好ましい
。
【０２４９】
酸化物半導体膜中の酸素欠損を補填する方法としては、例えば、酸化物半導体膜に対して
脱水化処理（脱水素化処理）を行った後、同じ炉に高純度の酸素ガス、一酸化二窒素ガス
、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を
用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐ
ｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入すればよい。酸素ガスまたは一
酸化二窒素ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導
入する酸素ガスまたは一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、
酸素ガスまたは一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐ
ｍ以下）とすることが好ましい。なお、上述の加熱処理の際に装置内の圧力を高圧状態と
することにより、酸化物半導体膜に酸素を効率的に添加することができる。
【０２５０】
また、酸化物半導体膜中の酸素欠損を補填する他の方法としては、例えば、イオン注入法
、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ
処理などを用いて、酸化物半導体膜（または酸化物半導体膜７０２）に酸素（少なくとも
、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を添加する方法を用いるこ
ともできる。
【０２５１】
上述のように、成膜後の酸化物半導体膜には、脱水化処理（脱水素化処理）を行い水素も
しくは水分を酸化物半導体膜から除去して不純物が極力含まれないように高純度化し、同
時に減少する酸素を供給して酸素欠損を補填することができる。
【０２５２】
本実施の形態では、上述の水素含有量の少ないガスを用い、基板温度を２００℃に保持し
、スパッタリング法により１５ｎｍのＩＧＺＯ膜を成膜してＣＡＡＣ−ＯＳ膜を形成し、
当該膜に対して３５０℃の窒素ガス雰囲気中で１時間の加熱処理を行うことにより脱水素
化処理を行った後、更に当該膜に対して３５０℃の窒素および酸素の混合ガス雰囲気中で
１時間の加熱処理を行うことにより過酸素化処理を行い、当該膜を島状に加工した膜を酸
化物半導体膜７０２として用いる。
【０２５３】
次に、酸化物半導体膜７０２上に、酸化物半導体膜７０２と電気的に接続された導電膜７
０４、酸化物半導体膜７０２の一部を覆うゲート絶縁膜７０６、ゲート絶縁膜７０６を挟
んで酸化物半導体膜７０２と重なるゲート電極７０８を形成する。そして、ゲート電極７
０８をマスクとして、酸化物半導体膜７０２の抵抗値を低減する機能を有する不純物イオ
ンを酸化物半導体膜７０２に添加することで、酸化物半導体膜７０２中に低抵抗領域７０
２ａおよびチャネル形成領域７０２ｂを形成する。これにより、酸化物半導体膜を活性層
としてのトランジスタ７２０およびトランジスタ７３０が形成される（図６（Ａ）参照）
。
【０２５４】
導電膜７０４、ゲート絶縁膜７０６およびゲート電極７０８としてはそれぞれ、ゲート電
極４０４ａ、絶縁膜４０１およびゲート電極４０４ａと同様の方法および材料を用いて形
成することができる。
【０２５５】
酸化物半導体膜７０２に接する導電膜７０４として、例えば、タングステン膜、チタン膜
またはモリブデン膜を単層構造、あるいは積層構造で成膜すればよく、特にタングステン
膜を用いることが好ましい。
【０２５６】
例えば、タングステン膜とその上に形成されたチタン膜の積層を導電膜７０４として設け
ることができる。
【０２５７】
また、上述の酸化物半導体膜７０２に添加する不純物イオンとしては、１５族元素（代表
的には窒素（Ｎ）、リン（Ｐ）、砒素（Ａｓ）、およびアンチモン（Ｓｂ））、ホウ素（
Ｂ）、アルミニウム（Ａｌ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、
インジウム（Ｉｎ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、及び亜鉛（Ｚｎ）
のいずれかから選択される一以上を用いることができる。なお、上述の不純物イオンの添
加は必ずしも行う必要はない。
【０２５８】
本実施の形態では、スパッタリング法により成膜した１００ｎｍのタングステン膜を導電
膜７０４として用い、マイクロ波により生成したプラズマを用いて成膜した２０ｎｍの酸
化シリコン膜をゲート絶縁膜７０６として用い、スパッタリング法により成膜した３０ｎ
ｍの窒化タンタル膜と１３５ｎｍのタングステン膜からなる積層膜をゲート電極７０８と
して用いる。
【０２５９】
そして、トランジスタ７２０およびトランジスタ７３０上に層間絶縁膜７４０ａおよび層
間絶縁膜７４０ｂを含む層間絶縁層７４０を形成することにより、第２の層１１２を形成
する（図６（Ｂ）参照）。
【０２６０】
層間絶縁層７４０は、上述にて記載した層間絶縁層４５０や絶縁膜４０１などと同様の方
法および材料を用いることができる。
【０２６１】
また、層間絶縁層７４０を形成する前に、例えば、ゲート絶縁膜７０６を挟んで導電膜７
０４上の一部に導電膜７１１を形成して容量素子７１２を形成することにより、図１（Ｂ
）にて記載したラッチ回路を含む第２の層１１２を形成できる（図６（Ｂ）参照）。
【０２６２】
本実施の形態では、スパッタリング法により成膜した７０ｎｍの酸化アルミニウム膜を層
間絶縁膜７４０ａとして用い、スパッタリング法により成膜した３００ｎｍの酸化シリコ
ン膜を層間絶縁膜７４０ｂとして用いる。
【０２６３】
以上の工程を経ることにより、第１の仮固定基板３１４上に、剥離層３１０を挟んで単結
晶半導体膜を活性層として用いたトランジスタを含む第１の層１１１と、ＯＳトランジス
タを含む第２の層１１２を備える回路層１１０が形成される（図６（Ｂ）参照）。
【０２６４】
なお、第２の層１１２上には、第２の層１１２が備える構成要素（例えば、トランジスタ
など）と電気的に接続された導電層７１６ａおよび導電層７１６ａと直接接していない導
電層７１６ｂが形成されていることが好ましい（図７参照）。導電層７１６ａおよび導電
層７１６ｂを他の装置（例えば表示装置など）の表面に露出した導電層（例えば、引き回
し配線など）と導電性材料を用いて電気的に接続することにより、後の工程にて形成され
る、回路層１１０を備える信号処理装置１００を該他の装置（に容易に実装することがで
きる。なお、図７に示すように、導電層７１６ａおよび導電層７１６ｂは回路層１１０の
一部に含まれると解釈してもよい。
【０２６５】
導電層７１６ａおよび導電層７１６ｂとしては、ゲート電極４０４ａの説明に記載した材
料を用いればよく、本実施の形態では、導電層７１６ａおよび導電層７１６ｂとして、５
０ｎｍのチタン膜、２００ｎｍのアルミニウム膜および５０ｎｍのチタン膜を、この順に
スパッタリング法を用いて形成した積層膜を用いる。又、導電層７１６ａおよび導電層７
１６ｂは１μｍ以上２０μｍ以下に形成しても良い。この場合、導電層７１６ａおよび導
電層７１６ｂとしては、鍍金法でＣｕ或いはＣｕを含む合金で形成してもよく、スクリー
ン印刷法を用いてＡｇを含むペーストを印刷後に硬化させてもよい。
【０２６６】
＜信号処理装置１００の作製方法＞
次に、上述にて記載した回路層１１０を、可撓性を有する基板上に形成し、信号処理装置
１００を作製する方法について、図８を用いて説明を行う。なお、図８では、図面が複雑
になることを避けるため、第１の層１１１および第２の層１１２に備えられた素子の詳細
構造についての記載は省略する。
【０２６７】
まず、上述にて作製した、第１の仮固定基板３１４上に剥離層３１０を挟んで形成された
回路層１１０上に、仮固定材料６００を用いて第２の仮固定基板６０２を接合する（図８
（Ａ）参照）。
【０２６８】
仮固定材料６００としては、水や有機溶媒に可溶なものや、紫外線などの照射により可塑
化することが可能であるような、必要に応じて回路層１１０から第２の仮固定基板６０２
を剥がすことできる材料を用いる。
【０２６９】
なお、仮固定材料６００は、スピンコーター、スリットコーター、グラビアコーター、ロ
ールコーターなどの各種コーティング装置や、フレキソ印刷装置、オフセット印刷装置、
グラビア印刷装置、スクリーン印刷装置、インクジェット装置などの各種印刷装置を用い
て薄く均一な膜厚で設けることが好ましい。
【０２７０】
第２の仮固定基板６０２には、ＵＶ剥離型テープ、熱剥離型テープなどのような、表面の
粘着性を任意に低下させることができるテープを用いることができる。また、ガラス基板
、石英基板、サファイア基板、セラミック基板、金属基板、プラスチック基板などを用い
てもよい。なお、表面の粘着性を任意に低下させることができるテープを用いる場合は、
仮固定材料６００を必ずしも別途用いる必要はない。また、プラスチック基板を用いる場
合は、以降の処理温度に耐えうる耐熱性を有するものを用いることが好ましい。
【０２７１】
なお、第２の仮固定基板６０２を回路層１１０に貼り合わせる方法には特に限定はないが
、第２の仮固定基板６０２として各種テープのような可撓性を有する材料を用いる場合は
、例えば、ローラーを用いて貼り合わせる事が可能な装置（ロールラミネーターとも呼ぶ
）などを用いればよい。これにより、回路層１１０と第２の仮固定基板６０２の間に気泡
などが混入せず、安定した貼り合わせを行うことができる。
【０２７２】
本実施の形態では、紫外線照射により硬化し、且つ硬化後も水に可溶な接着剤（水溶性接
着剤などとも言われる）を仮固定材料６００として用い、スピンコート装置を用いて回路
層１１０の一面に薄く塗布して硬化処理を行う。その後、仮固定材料６００上に第２の仮
固定基板６０２としてＵＶ剥離型テープを、ロールラミネーターを用いて貼り合わせる。
【０２７３】
次に、回路層１１０を第１の仮固定基板３１４から剥離して第２の仮固定基板６０２側に
転置する（図８（Ｂ）参照）。
【０２７４】
剥離層３１０のいずれかの層が金属酸化物である場合（例えば、本実施の形態では、第２
の剥離層３０８が金属酸化物である酸化タングステン膜となっている）、回路層１１０の
形成時に行われる種々の加熱処理により、当該金属酸化膜は結晶化されて脆弱化している
ため、物理的な力（例えば、第２の仮固定基板６０２から第１の仮固定基板３１４を引き
剥がす力）を加えることにより、剥離層３１０を界面として、第１の仮固定基板３１４か
ら第２の仮固定基板６０２に回路層１１０を容易に転置することができる。
【０２７５】
図８（Ｂ）では、回路層１１０に接して剥離層の一部（第２の剥離層３０８の一部や酸化
物膜３０９）が残っているが、ドライエッチング処理、ウェットエッチング処理または化
学機械研磨処理により、回路層１１０に接して残った剥離層の一部または全部を除去して
もよい。なお、回路層１１０上に残った剥離層の一部は、回路層１１０に含むものと捉え
てもよい。
【０２７６】
次に、回路層１１０に対して接合材料６０４を用いてベース基板１１５を貼り合わせた後
、ベース基板１１５から仮固定材料６００および第２の仮固定基板６０２を剥がす（図８
（Ｃ）参照）。
【０２７７】
接合材料６０４としては、紫外線硬化型接着剤など光硬化型の接着剤、反応硬化型接着剤
、熱硬化型接着剤、または嫌気型接着剤などの各種硬化型接着剤を用いることができ、ス
ピンコーター、スリットコーター、グラビアコーター、ロールコーターなどの各種コーテ
ィング装置や、フレキソ印刷装置、オフセット印刷装置、グラビア印刷装置、スクリーン
印刷装置、インクジェット装置などの各種印刷装置を用いて薄く均一な膜厚で設ければよ
い。
【０２７８】
ベース基板１１５としては、可撓性を有する基板を用いることができる。例えば、有機樹
脂基板（可撓性を有する、という観点から考えると、有機樹脂薄膜とも表現できる。）、
金属基板（可撓性を有する、という観点から考えると、金属薄膜とも表現できる。）など
を用いる。これにより、駆動回路は湾曲面や力の付加に対して柔軟に変形でき、衝撃、曲
げおよび捻りといった力の付加による破壊や剥がれが生じにくい。なお、可塑性が要求さ
れない場合、ベース基板１１５には第１の仮固定基板３１４で説明した基板を用いること
ができる。
【０２７９】
上記有機樹脂基板としては、例えば、ポリエチレンテレフタレート樹脂（ＰＥＴ）、ポリ
エーテルスルホン樹脂（ＰＥＳ）、ポリエチレンナフタレート樹脂（ＰＥＮ）、ポリビニ
ルアルコール樹脂（ＰＶＡ）、ポリカーボネート樹脂（ＰＣ）、ナイロン樹脂、アクリル
樹脂、ポリアクリルニトリル樹脂、ポリエーテルエーテルケトン樹脂（ＰＥＥＫ）、ポリ
スチレン樹脂（ＰＳ）、ポリスルホン樹脂（ＰＳＦ）、ポリエーテルイミド樹脂（ＰＥＩ
）、ポリアリレート樹脂（ＰＡＲ）、ポリブチレンテレフタレート樹脂（ＰＢＴ）、ポリ
イミド樹脂（ＰＩ）、ポリアミド樹脂（ＰＡ）、ポリアミドイミド樹脂（ＰＡＩ）、ポリ
イソブチレン樹脂（ＰＩＢ）、塩素化ポリエーテル樹脂（ＣＰ）、メラミン樹脂（ＭＦ）
、エポキシ樹脂（ＥＰ）、塩化ビニリデン樹脂（ＰＶｄＣ）、ポリプロピレン樹脂（ＰＰ
）、ポリアセタール樹脂（ＰＯＭ）、フッ素樹脂、フェノール樹脂（ＰＦ）、フラン樹脂
（ＦＦ）、不飽和ポリエステル樹脂（ＦＲＰ）、酢酸セルロース樹脂（ＣＡ）、ユリア樹
脂（ＵＦ）、キシレン樹脂（ＸＲ）、ポリジアリルフタレート樹脂（ＤＡＰ）、ポリ酢酸
ビニル樹脂（ＰＶＡｃ）、ポリエチレン樹脂（ＰＥ）、ＡＢＳ樹脂のうち１種類以上を構
成成分として含む基板を用いることができる。また、ガラス繊維、アラミド繊維、炭素繊
維などに上記樹脂を含浸させた材料（プリプレグなどとも言われる）を用いることもでき
る。
【０２８０】
上記金属基板としては、例えば、アルミ（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、
クロム（Ｃｒ）モリブデン（Ｍｏ）、タンタル（Ｔａ）、ベリリウム（Ｂｅ）、ジルコニ
ウム（Ｚｒ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、鉄（Ｆｅ）、鉛（
Ｐｂ）、スズ（Ｓｎ）、またはこれらの合金からなる基板を用いることができる。
【０２８１】
なお、回路層１１０と貼り合わせる前に、ベース基板１１５に対して予め、流体ジェット
洗浄、超音波洗浄、プラズマ洗浄、ＵＶ洗浄、オゾン洗浄などを行い、付着したゴミや有
機成分を除去することが好ましい。
【０２８２】
また、回路層１１０と貼り合わせる前に、ベース基板１１５に対して予め加熱処理を行っ
てもよい。加熱処理を行うことにより、ベース基板１１５に付着した水分や不純物を除去
できる。さらに、減圧で加熱処理を行うことにより、より効率的に水分や不純物を除去で
きる。
【０２８３】
なお、上記の各種洗浄方法および加熱処理については、どれか１つを行ってもよいし、複
数を組み合わせてもよい。例えば、流体ジェット洗浄を行ってベース基板１１５に付着し
たゴミを除去した後にオゾン洗浄を行って有機成分を除去し、最後に加熱処理を行って、
流体洗浄の際にベース基板１１５に付着した水分や内部に吸収された水分を除去すること
で、ベース基板１１５のゴミ、有機成分、水分を効果的に除去できる。
【０２８４】
本実施の形態では、ベース基板１１５としてアラミド繊維にポリイミド樹脂を含浸させた
フィルムを用い、スクリーン印刷装置を用いて表面に熱硬化型接着剤を薄く設けて接合材
料６０４とした。そして、ベース基板１１５と回路層１１０を貼り合わせて硬化処理を行
った。
【０２８５】
以上の工程により、図１（Ａ）にて記載した、単結晶半導体膜を活性層として用いたトラ
ンジスタを含む第１の層１１１と、ＯＳトランジスタを含む第２の層１１２を備えた回路
層１１０をベース基板１１５上に有する信号処理装置１００が形成される（図８（Ｃ）参
照）。
【０２８６】
信号処理装置１００は、回路層１１０のラッチ回路に、ＯＳトランジスタを用いた構成で
あり、当該ＯＳトランジスタはオフ電流が非常に少ないため、特に、ラッチ回路に同じ信
号が入力され続ける場合において、ラッチ回路での消費電力を低減できる。また、回路層
１１０が備えるラッチ回路以外の構成要素については、単結晶半導体膜を活性層として用
いたトランジスタを用いた構成とする。これにより、回路層１１０の高速駆動性が確保さ
れる。そして、上述の回路層１１０が、可撓性を有する基板上に形成されているため、上
述した信号処理装置１００は、高速駆動性と低消費電力性を備え、衝撃、曲げおよび捻り
といった力の付加による破壊や剥がれが生じにくい駆動回路となる。
【０２８７】
（実施の形態２）
本実施の形態では、信号処理装置１００を作成する方法について、実施の形態１とは異な
る方法を説明する。
【０２８８】
まず、実施の形態１と同様に、半導体基板３００の表面に絶縁膜３０２を形成した後、半
導体基板３００の一方の面からイオン照射処理３０４を行い、半導体基板３００中に脆化
領域３０６を形成する（図２４（Ａ）参照）。
【０２８９】
次に、第１の仮固定基板３１４の表面に、剥離層３１０を形成する。なお、図２４（Ｂ）
では剥離層３１０は第１の剥離層３０７、第２の剥離層３０８および酸化物膜３０９の積
層構造であるが、実施の形態１の剥離層３１０の説明にて記載した構造であればよい。
【０２９０】
次に、半導体基板３００の一方の面（イオン照射処理を行った側の面）に、表面に剥離層
３１０を形成した第１の仮固定基板３１４を、半導体基板３００の一方の面と第１の仮固
定基板３１４の剥離層３１０が接するように貼り合わせる（図２４（Ｃ）参照）。
【０２９１】
なお、半導体基板３００と第１の仮固定基板３１４を貼り合わせた際における両者の接着
性は、絶縁膜３０２や剥離層３１０の表面平坦性が高い程強くなる傾向がある。このため
、半導体基板３００と第１の仮固定基板３１４を貼り合わせる前に、絶縁膜３０２および
剥離層３１０の一方あるいは両方に対して平坦化処理を行うことが好ましい。なお、平坦
化処理については実施の形態１に記載の平坦化処理を参酌すればよい。
【０２９２】
次に、実施の形態１と同様に、半導体基板３００に対して加熱処理を行った後、第１の仮
固定基板３１４から半導体基板３００を分離する。
【０２９３】
以上の工程により、半導体基板３００より分離された半導体薄膜３１６を、絶縁膜３０２
および剥離層３１０を介して第１の仮固定基板３１４上に転置することができる（図２４
（Ｄ）参照）。
【０２９４】
なお、本実施の形態に記載の、第１の仮固定基板３１４上に形成された剥離層３１０は、
実施の形態１に記載の剥離層３１０と積層構造が逆になっている（実施の形態１では、第
１の仮固定基板３１４上に第１の剥離層３０７、第２の剥離層３０８、酸化物膜３０９の
順に膜が形成されているが、本実施の形態では、第１の仮固定基板３１４上に酸化物膜３
０９、第２の剥離層３０８、第１の剥離層３０７の順に膜が積層されている）が、どちら
の構造であっても信号処理装置１００を作製できるため、どちらの構造であっても剥離層
３１０と記載する。
【０２９５】
その後の信号処理装置１００の作製工程については、実施の形態１に記載の図３（Ｄ）か
ら図７および当該図面の説明内容を参酌すればよい。
【０２９６】
本実施の形態に記載の作製方法を用いることにより、半導体基板３００表面への絶縁膜３
０２の形成および半導体基板３００中への脆化領域３０６の形成と、第１の仮固定基板３
１４上への剥離層３１０の形成を、異なる装置を用いて並行して行うことができるため、
信号処理装置１００の作製に要する時間を短縮することができる。
【０２９７】
（実施の形態３）
本実施の形態では、上述実施の形態にて記載した信号処理装置を構成要素の一部として用
いた表示装置の構成および作製方法の一例について、図９および図１０を用いて説明する
と。
【０２９８】
＜表示装置の構成例＞
本実施の形態の表示装置の一例についての上面図を図９（Ａ）に示すと共に、図９（Ａ）
の一点鎖線Ａ１−Ａ２部分を図９（Ｂ）に、図９（Ａ）の一点鎖線Ｂ１−Ｂ２部分を図９
（Ｃ）示す。
【０２９９】
本実施の形態に記載の表示装置７５０は、図９に示すように、基板７６０上に、薄膜トラ
ンジスタ及び画素電極を有する画素部７６２と、封止材料７６８により基板７６０と貼り
合わされた対向基板７７０と、基板７６０、対向基板７７０および封止材料７６８により
囲まれた空間に設けられた、液晶素子またはＥＬ素子等を具備する表示素子層７６９を有
する。なお、表示素子層７６９は図９（Ａ）では基板７６０、対向基板７７０および封止
材料７６８により囲まれた空間全体に設けられているように記載されているが、表示素子
層７６９と対向基板７７０の間に空間を有していてもよいし、表示素子層７６９と対向基
板７７０間の空間に外部からの水分などの侵入を抑制する材料（例えば乾燥剤など）を設
けてもよい。なお、図９（Ａ）では、対向基板７７０下の構造を分かり易くするため、対
向基板７７０にはハッチングを付していない。
【０３００】
また、基板７６０上には画像信号及び電源電圧を入力するための引き出し端子７６４が設
けられ、導電材料７７１ａを介して信号処理装置１００が備える回路層１１０と電気的に
接続されている。
【０３０１】
また、画素部７６２に電源電圧を供給するためのフレキシブルプリント配線７７２（ＦＰ
Ｃ：Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）が、導電材料７７１ｂを介し
て基板７６０上に設けられた接続端子７６６と電気的に接続され、接続端子７６６は導電
材料７７１ａを介して信号処理装置１００が備える回路層と電気的に接続されている。
【０３０２】
したがって、図９に示す表示装置７５０は、信号処理装置１００が画素部７６２の走査線
駆動回路や信号線駆動回路としての機能を果たすとともに、引き出し端子７６４、接続端
子７６６ならびに、導電材料７７１ａおよび導電材料７７１ｂを介して、フレキシブルプ
リント配線７７２から画素部７６２に電力電圧が供給される構造となっている。
【０３０３】
なお、本実施の形態では、フレキシブルプリント配線７７２により供給される電源電圧は
、信号処理装置１００に供給された後に画素部７６２に供給される構造となっているが、
画素部７６２に供給された後に信号処理装置１００に供給される構造や、信号処理装置１
００と画素部７６２に並列的に供給される構造であってもよい。
【０３０４】
＜表示装置の作製方法＞
次に、図１０を用いて、図９に示す表示装置７５０の作製工程の一例について説明する。
【０３０５】
まず、基板７６０上に、画素部７６２、引き出し端子７６４および接続端子７６６を形成
する（図１０（Ａ）参照）。
【０３０６】
基板７６０としては、実施の形態１にて記載した第１の仮固定基板３１４やベース基板１
１５の説明にて記載された材料を用いることができる。なお、実施の形態１にて記載した
ように、信号処理装置１００は可撓性を有しても構わないため、信号処理装置１００だけ
でなく画素部７６２を備える基板７６０自体も力の付加により変形できるため、表示装置
全体が可撓性を有する、付加価値の高い表示装置とすることもできる。
【０３０７】
一方、基板７６０がシリコン基板やガラス基板等の可撓性の乏しい材料を用いた場合にお
いても、可撓性を有するベース基板１１５を用いることで信号処理装置１００を薄くかつ
軽量にすることができるため、表示装置７５０の薄型化や軽量化に寄与することができる
。
【０３０８】
画素部７６２については、その構成、使用材料、形成方法などは薄膜トランジスタ及び画
素電極を有する画素部についての公知技術を用いればよく、特段の限定はない。
【０３０９】
引き出し端子７６４および接続端子７６６についても、公知技術を用いて形成すればよい
が、表示装置の製造に要する時間や費用を低減する観点から、好ましくは画素部７６２の
作製工程に用いる材料および形成方法を用い、画素部７６２の作製工程と同時に形成する
ことが好ましい。
【０３１０】
次に、画素部７６２上に表示素子層７６９を形成するとともに、表示素子層７６９より外
側（基板端部側）に設けた封止材料７６８を用いて、基板７６０に対向基板７７０を貼り
合わせる（図１０（Ｂ）参照）。
【０３１１】
封止材料７６８としては、例えば、紫外線硬化型接着剤など光硬化型の接着剤、反応硬化
型接着剤、熱硬化型接着剤、または嫌気型接着剤など各種硬化型接着剤を用いればよく、
これらの材料をフレキソ印刷装置、オフセット印刷装置、グラビア印刷装置、スクリーン
印刷装置、インクジェット装置、ディスペンサー装置などの各種印刷装置を用いて設けれ
ばよい。なお、封止材料７６８は、スペーサ材料を含んでいてもよい。
【０３１２】
表示素子層７６９には、公知の技術により液晶素子またはＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍ
ｉｎｅｓｃｅｎｃｅ）素子を設ければよく、例えば表示装置７５０が液晶表示装置であれ
ば、画素部７６２に備えられた画素電極上に、配向膜、液晶材料、液晶材料を挟んで画素
電極と対向する電極およびカラーフィルターなどを設ければよく、表示装置７５０がＥＬ
表示装置であれば、画素部に備えられた画素電極上に、発光性の有機化合物または無機化
合物を含むＥＬ層と、ＥＬ層を挟んで画素電極と対向する電極などを設ければよい。また
、液晶表示装置の場合、必要に応じてバックライトや偏光板を設けてもよい。
【０３１３】
対向基板７７０としては、実施の形態１にて記載した第１の仮固定基板３１４やベース基
板１１５の説明にて記載した材料を用いることができる。したがって、対向基板７７０と
して、可塑性の基板を用いることもできる。ただし、表示装置７５０が上方（図１０（Ｂ
）の矢印方向）に光を出す構造の場合は、対向基板７７０は可視光領域の波長（一例とし
て、３５０ｎｍ以上７００ｎｍ以下の波長）に対して透光性を有する（具体的には５０％
以上の透光性、好ましくは７０％以上の透光性）材料を用いる必要がある。
【０３１４】
次に、導電材料７７１ａを用いて、ベース基板１１５上に回路層１１０が備えられた信号
処理装置１００を、回路層１１０と基板７６０が対向するように基板７６０上に設ける（
実装する、とも言える）（図１０（Ｃ）参照）。これにより、回路層１１０および引き出
し端子７６４、ならびに、回路層１１０および接続端子７６６が、導電材料７７１ａを介
して電気的に接続される。
【０３１５】
導電材料７７１ａとしては、異方導電性ペースト（ＡＣＰ（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃ
ｏｎｄｕｃｔｉｖｅ  Ｐａｓｔｅ））、異方導電性フィルム（ＡＣＦ（Ａｎｉｓｏｔｒｏ
ｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ））などを用いればよく、圧着処理を行うこと
で回路層１１０および引き出し端子７６４、ならびに、回路層１１０および接続端子７６
６を電気的に接続することが出来る。また、銀ペースト、銅ペーストまたはカーボンペー
ストなどの導電性接着剤を用いてもよい。また、ベース基板１１５および基板７６０のガ
ラス転移点以下で溶融可能な半田材料を用いて接続を行ってもよい。
【０３１６】
次に、導電材料７７１ｂを用いて、フレキシブルプリント配線７７２を接続端子７６６に
電気的に接続する（図１０（Ｄ）参照）。
【０３１７】
なお、上述では、信号処理装置１００の実装処理とフレキシブルプリント配線７７２の貼
り合わせ処理を別の工程として記載しているが、図１０（Ｄ）のように信号処理装置１０
０とフレキシブルプリント配線７７２の高さが同程度である場合、信号処理装置１００の
実装処理とフレキシブルプリント配線７７２の貼り合わせ処理を同一の工程で行ってもよ
い。
【０３１８】
以上の工程により、図９（Ａ）および図９（Ｂ）に記載の表示装置７５０が完成する。表
示装置７５０は、基板７６０上に設けられた画素部７６２と、実施の形態１にて記載した
、高速駆動性と低消費電力性を備え、衝撃、曲げおよび捻りといった力の付加による破壊
や剥がれが生じにくい信号処理装置１００が、引き出し端子７６４を介して電気的に接続
されている。また、信号処理装置１００は画素部７６２の走査線駆動回路や信号線駆動回
路としての機能を果たしており、したがって、高速駆動性と低消費電力性を備えた表示装
置を提供できる。
【０３１９】
また、基板７６０およびベース基板１１５として、可撓性を有する材料を用いた場合、信
号処理装置１００だけでなく画素部７６２を備える基板７６０も力の付加により変形でき
るため、表示装置全体が可撓性を有する、付加価値の高い表示装置とすることができる。
【０３２０】
一方、基板７６０がガラス基板等の可撓性の低い材料であった場合においても、可塑性の
ベース基板１１５を用いることで、表示装置７５０の薄型化や軽量化に寄与することがで
きる。
【０３２１】
（実施の形態４）
本実施の形態では、実施の形態３に記載した表示装置７５０とは一部の構造が異なる表示
装置について、その構造および特徴を説明する。なお、作製方法については基本的に実施
の形態３と同様であるが、実施の形態３と作製方法に違いがある部分については、作製方
法についても適宜説明する。
【０３２２】
＜表示装置の構成例および特徴＞
以下に、実施の形態３とは異なる表示装置の構成について、図１１を用いて説明する。図
１１（Ａ）は表示装置の上面図であり、図１１（Ｂ）は図１１（Ａ）の一点鎖線Ｃ１−Ｃ
２部分の断面図であり、図１１（Ｃ）は図１１（Ａ）の一点鎖線Ｄ１−Ｄ２部分の断面図
である。なお、図１１（Ａ）は図９（Ａ）と同一図面であるが、図１１（Ｂ）の各構成要
素の位置関係を分かり易くするため記載している。
【０３２３】
図１１（Ａ）および図１１（Ｂ）に示す表示装置１０５０は、構成要素については図９（
Ａ）および図９（Ｂ）に示す表示装置と同様であるが、信号処理装置１００を、基板７６
０に設けた凹部１０１０に設け、凹部１０１０内で回路層１１０と画素部７６２を電気的
に接続する点で実施の形態１と異なっている。なお、好ましくは、図１１（Ｂ）のように
、基板７６０の表面（画素部７６２が形成されている面、とも表現できる）とベース基板
１１５の下面（回路層１１０が形成されていない面、とも表現できる）の位置を同一また
は略同一とすることが望ましい。
【０３２４】
凹部１０１０は、例えば基板７６０に対して各種切削機械やレーザー照射により加工を行
うことにより形成すればよい。また、図１２に示すように、基板７６０を積層構造とする
ことで、凹部１０１０を形成してもよい。
【０３２５】
なお、図１２では基板７６０ａと基板７６０ｂの２層構造について記載しているが、層の
数に限定はない。また、基板７６０ａおよび基板７６０ｂは、基板７６０の説明にて記載
された材料を用いればよく、基板７６０ａと基板７６０ｂは同じ材料であっても異なる材
料であってもよい。
【０３２６】
実施の形態３にて記載した表示装置７５０では、信号処理装置１００の実装されている部
分と、その周辺部分では、信号処理装置１００の分だけ厚さが異なってしまう。そのため
、例えば一点鎖線Ａ１−Ａ２部分を軸として表示装置７５０を湾曲させた場合、表示装置
７５０の変形状態（変形量とも表現できる）には部分的に差異が生じ、表示装置７５０や
導電材料７７１の一部に局所的な力が加わる、画素部７６２の表示品質が低下する、など
の恐れがある。
【０３２７】
また、信号処理装置１００に対して外部からの衝撃力（例えば、ベース基板１１５に対し
て上方から物体が衝突するなど）が加わった場合、信号処理装置１００部分に衝撃力が集
中し易い。
【０３２８】
これに対し、表示装置１０５０を本実施の形態に記載の構造とした場合、上述した厚さの
相違は実施の形態１と比較して低減されるため、上記問題を抑制できる。
【０３２９】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【０３３０】
（実施の形態５）
本実施の形態では、上述実施の形態に記載した表示装置とは一部の構造が異なる表示装置
について、その構造および特徴を説明する。なお、作製方法については基本的に実施の形
態３と同様であるが、実施の形態３と作製方法に違いがある部分については、作製方法に
ついても適宜説明する。
【０３３１】
＜構成例および特徴の説明＞
以下に、上述実施の形態とは異なる表示装置の構成について、図１３を用いて説明する。
図１３（Ａ）は表示装置の上面図であり、図１３（Ｂ）は図１３（Ａ）の一点鎖線Ｅ１−
Ｅ２部分の断面図であり、図１３（Ｃ）は図１３（Ａ）の一点鎖線Ｆ１−Ｆ２部分の断面
図である。
【０３３２】
図１３に示す表示装置１２５０は、信号処理装置１００の周辺に、保護基板１２１０を設
けている点で上述実施の形態と異なっている。なお、好ましくは、図１３（Ｂ）のように
、保護基板１２１０の表面（基板７６０と対向する面とは逆の面、とも表現できる）とベ
ース基板１１５の表面（回路層１１０が形成されていない面、とも表現できる）の位置を
同一または略同一とすることが望ましい。
【０３３３】
保護基板１２１０には、第１の仮固定基板３１４やベース基板１１５の説明にて記載した
可塑性基板を用いることができ、これらの材料を接着材料（例えば、接着剤や接着テープ
など）を用いて基板７６０に貼り合わせればよい。なお、基板７６０に可撓性を有する基
板を用いる場合、保護基板１２１０にはベース基板１１５の説明にて記載した材料を用い
ることが好ましい。
【０３３４】
実施の形態４のように基板７６０に対して凹部１０１０を形成する場合、加工方法によっ
ては凹部１０１０の形成に時間を要する、基板７６０の強度が低下する、といったことが
懸念される。しかしながら、本実施の形態のように信号処理装置１００の周辺部分に保護
基板１２１０を設けた構造とする場合、基板７６０への保護基板１２１０の貼り合わせは
短時間で行うことが可能となる。
【０３３５】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【０３３６】
（実施の形態６）
本実施の形態では、上述実施の形態に記載した表示装置とは一部の構造が異なる表示装置
について、その構造および特徴を説明する。なお、作製方法については基本的に実施の形
態３と同様であるが、実施の形態３と作製方法に違いがある部分については、作製方法に
ついても適宜説明する。
【０３３７】
＜表示装置の構成例および特徴＞
以下に、上述実施の形態とは異なる表示装置の構成について、図１４を用いて説明する。
図１４（Ａ）は表示装置の上面図であり、図１４（Ｂ）は図１４（Ａ）の一点鎖線Ｇ１−
Ｇ２部分の断面図であり、図１４（Ｃ）は図１４（Ａ）の一点鎖線Ｈ１−Ｈ２部分の断面
図である。
【０３３８】
図１４に示す表示装置１３５０は、信号処理装置１００に用いるベース基板１１５を対向
基板７７０と併用する点で上述実施の形態と異なっている。
【０３３９】
なお、ベース基板１１５を対向基板７７０と併用して用いるためには、実施の形態１の図
８（Ａ）にて説明した、回路層１１０へのベース基板１１５貼り合わせの際に、図１５に
示すように、回路層１１０の面積よりも十分に大きな面積を有するベース基板１１５に接
合材料６０４を用いて回路層１１０を接合すればよい。
【０３４０】
本実施の形態では、信号処理装置１００の実装と対向基板の貼り合わせを基板７６０に対
して同時に行うことができるため、発光装置の製造に要する時間を低減できる。また、信
号処理装置１００を実装している部分の高さを、その他の部分（信号処理装置１００の周
辺や、画素部７６２など）と同一あるいは略同一とできるため、表示装置１３５０や導電
材料７７１の一部への局所的な力の付加、表示品質の低下、衝撃力の集中などを抑制でき
る。
【０３４１】
なお、実施の形態４にて記載したように、基板７６０の一部に凹部を設け、当該凹部に信
号処理装置１００を実装してもよい。
【０３４２】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【０３４３】
（実施の形態７）
本明細書等に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用するこ
とができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョ
ン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカ
メラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともい
う）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機な
どが挙げられる。上記実施の形態で説明した半導体装置を具備する電子機器の例について
説明する。
【０３４４】
図１６（Ａ）はディスプレイである。ディスプレイ１６０１は、支持台１６０２、表示部
１６０３を含む。表示部１６０３は可撓性を有する基板を用いて形成しても良く、軽量で
薄型のディスプレイを実現できる。また、表示部１６０３を湾曲させることも可能であり
、支持台１６０２から取り外して湾曲した壁に沿ってディスプレイを取り付けることも可
能である。上記実施の形態で示した半導体装置を、表示部１６０３に用いることによって
、本発明の実施形態の一つであるディスプレイを作製することができる。このように、可
撓性を有するディスプレイは、フラットな面はもちろん湾曲した部分にも設置することが
可能となるため、様々な用途に用いることができる。
【０３４５】
図１６（Ｂ）は巻き取り可能なディスプレイである。ディスプレイ１６１１は、表示部１
６１２を含む。上記実施の形態で示した半導体装置を、表示部１６１２に用いることによ
って、本発明の実施形態の一つである、巻取りが可能で薄型の大型ディスプレイを作製す
ることができる。ディスプレイ１６１１は可撓性を有する基板を用いて形成しても良いた
め、ディスプレイ１６１１が大型である場合でも表示部１６１２を折り畳んだり、巻き取
ったりして持ち運ぶことが可能である。
【０３４６】
図１６（Ｃ）は、シート型のコンピュータである。コンピュータ１６２１は、表示部１６
２２、キーボード１６２３、タッチパッド１６２４、外部接続ポート１６２５、電源プラ
グ１６２６等を含んでいる。上記実施の形態で示した半導体装置を、表示部１６２２に用
いることによって、本発明の実施形態の一つである、薄型またはシート型のコンピュータ
を作製することができる。表示部１６２２は可撓性を有する基板を用いて形成しても良く
、軽量で薄型のコンピュータを実現できる。また、コンピュータ１６２１の本体に収納ス
ペースを設けることによって表示部１６２２を本体に巻き取って収納することが可能であ
る。また、キーボード１６２３も可撓性を有するように設けることによって、使用しない
場合にも表示部１６２２と同様にコンピュータ１６２１の収納スペースに巻き取って収納
することができ、持ち運びが便利になる。
【０３４７】
図１６（Ｄ）は、２０〜１００インチの大型の画素部を有する表示装置である。表示装置
１６３１は、操作部であるキーボード１６３３、表示部１６３２、スピーカー１６３４等
を含む。また、表示部１６３２は可撓性を有する基板を用いて形成しても良く、キーボー
ド１６３３を取り外して表示装置１６３１を折り畳んだり巻き取ったりして持ち運ぶこと
が可能である。また、キーボード１６３３と表示部１６３２との接続は無線で行うことが
でき、例えば、湾曲した壁に沿って表示装置１６３１を取り付けながらキーボード１６３
３で無線によって操作することができる。
【０３４８】
図１６（Ｄ）に示す例では、上記実施の形態で示した半導体装置を、表示部１６３２に用
いている。これによって、本発明の実施形態の一つである、薄型の大型表示装置を作製す
ることができる。
【０３４９】
図１６（Ｅ）は電子ブックである。電子ブック１６４１は、表示部１６４２、操作キー１
６４３等を含む。またモデムが電子ブック１６４１に内蔵されていても良い。表示部１６
４２は可撓性基板を用いて形成しても良く、折り曲げたり巻き取ったりすることができる
。そのため、電子ブックの持ち運びも場所をとらずに行うことができる。さらに、表示部
１６４２は文字等の静止画像はもちろん動画も表示することが可能となっている。
【０３５０】
図１６（Ｅ）に示す例では、上記実施の形態で示した半導体装置を、表示部１６４２に用
いている。これによって、本発明の実施形態の一つである、薄型の電子ブックを作製する
ことができる。
【０３５１】
図１６（Ｆ）はＩＣカードである。ＩＣカード１６５１は、表示部１６５２、接続端子１
６５３等を含む。表示部１６５２は可撓性基板を用いて軽量、薄型のシート状にしても良
く、カードの表面に張り付けて形成することができる。また、ＩＣカードが非接触でデー
タの受信が行える場合に外部から取得した情報を表示部１６５２に表示することが可能と
なっている。
【０３５２】
図１６（Ｆ）に示す例では、上記実施の形態で示した半導体装置を、表示部１６５２に用
いている。これによって、本発明の実施形態の一つである、薄型のＩＣカードを作製する
ことができる。
【０３５３】
このように、本発明に係る半導体装置を電子機器に用いることにより、曲げ等の外力が与
えられた場合であっても、トランジスタ等の素子の脆化を低減することができるため、半
導体装置の歩留まりや信頼性を向上させることができる。
【０３５４】
以上のように、本発明の適用範囲はきわめて広く、あらゆる分野の電子機器や情報表示手
段に用いることができる。
【０３５５】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【符号の説明】
【０３５６】
１００        信号処理装置
１０１        フリップフロップ
１０２        シフトレジスタ回路
１０３        第１のラッチ回路
１０４        第１のラッチ回路群
１０５        第２のラッチ回路
１０６        第２のラッチ回路群
１０７        アナログスイッチ
１０８        トランジスタ
１０９        配線
１１０        回路層
１１１        第１の層
１１２        第２の層
１１３        切り替え回路
１１５        ベース基板
３００        半導体基板
３０２        絶縁膜
３０４        イオン照射処理
３０６        脆化領域
３０７        第１の剥離層
３０８        第２の剥離層
３０９        酸化物膜
３１０        剥離層
３１４        第１の仮固定基板
３１６        半導体薄膜
４００ａ      半導体膜
４００ｂ      半導体膜
４０１        絶縁膜
４０２ａ      ゲート絶縁膜
４０２ｂ      ゲート絶縁膜
４０４ａ      ゲート電極
４０４ｂ      ゲート電極
４１０ａ      ｎ型不純物領域
４１０ｂ      ｎ型不純物領域
４１０ｃ      チャネル形成領域
４１６ａ      ｐ型不純物領域
４１６ｂ      ｐ型不純物領域
４１６ｃ      チャネル形成領域
４３８        ｎチャネル型トランジスタ
４４０        ｐチャネル型トランジスタ
４５０        層間絶縁層
４５５        配線層
４６２        層間絶縁層
４６４        配線層
４６６        層間絶縁層
４６８        層間絶縁層
６００        仮固定材料
６０２        第２の仮固定基板
６０４        接合材料
７００        絶縁膜
７０２        酸化物半導体膜
７０２ａ      低抵抗領域
７０２ｂ      チャネル形成領域
７０４        導電膜
７０６        ゲート絶縁膜
７０８        ゲート電極
７１１        導電膜
７１２        容量素子
７２０        トランジスタ
７３０        トランジスタ
７４０        層間絶縁層
７４０ａ      層間絶縁膜
７４０ｂ      層間絶縁膜
７５０        表示装置
７６０        基板
７６０ａ      基板
７６０ｂ      基板
７６２        画素部
７６４        引き出し端子
７６６        接続端子
７６８        封止材料
７６９        表示素子層
７７０        対向基板
７７１        導電材料
７７１ａ        導電材料
７７１ｂ        導電材料
７７２        フレキシブルプリント配線
１０００      ラッチ回路
１０００ａ    ラッチ回路
１０００ｂ    ラッチ回路
１００２      トランジスタ
１００２ａ    トランジスタ
１００２ｂ    トランジスタ
１００３      ノード
１００３ａ    ノード
１００３ｂ    ノード
１００８ａ      容量素子
１００８ｂ      容量素子
１０１０        凹部
１０５０      表示装置
１２１０      保護基板
１２５０      表示装置
１３５０      表示装置
１６０１      ディスプレイ
１６０２      支持台
１６０３      表示部
１６１１      ディスプレイ
１６１２      表示部
１６２１      コンピュータ
１６２２      表示部
１６２３      キーボード
１６２４      タッチパッド
１６２５      外部接続ポート
１６２６      電源プラグ
１６３１      表示装置
１６３２      表示部
１６３３      キーボード
１６３４      スピーカー
１６４１      電子ブック
１６４２      表示部
１６４３      操作キー
１６５１      ＩＣカード
１６５２      表示部
１６５３      接続端子
２３００      測定系
２３０２      容量素子
２３０４      トランジスタ
２３０５      トランジスタ
２３０６      トランジスタ
２３０８      トランジスタ
【図１】
2020167429.tif 000008
【図２】
2020167429.tif 000009
【図３】
2020167429.tif 000010
【図４】
2020167429.tif 000011
【図５】
2020167429.tif 000012
【図６】
2020167429.tif 000013
【図７】
2020167429.tif 000014
【図８】
2020167429.tif 000015
【図９】
2020167429.tif 000016
【図１０】
2020167429.tif 000017
【図１１】
2020167429.tif 000018
【図１２】
2020167429.tif 000019
【図１３】
2020167429.tif 000020
【図１４】
2020167429.tif 000021
【図１５】
2020167429.tif 000022
【図１６】
2020167429.tif 000023
【図１７】
2020167429.tif 000024
【図１８】
2020167429.tif 000025
【図１９】
2020167429.tif 000026
【図２０】
2020167429.tif 000027
【図２１】
2020167429.tif 000028
【図２２】
2020167429.tif 000029
【図２３】
2020167429.tif 000030
【図２４】
2020167429.tif 000031