(57)【要約】【課題】オーディオ信号等の伝送システムにおいて、回路増大を抑制して、伝送する信号の劣化を低減する。【解決手段】３ビット以上の第１マルチビットデルタシグマ変調信号を出力する第１デルタシグマ変調部、および第１マルチビットデルタシグマ変調信号の予め定められたビット位置より上位の２ビット以上の第１信号を予め定められたビット位置以下の第２信号の少なくとも一部に基づいて、符号変調して複数の変調信号を出力する第１符号変調部を有する送信装置と、第２信号と複数の変調信号とを伝送する伝送路と、伝送路から受信した第２信号の少なくとも一部に基づいて、伝送路から受信した複数の変調信号を復調する第１復調部を有する受信装置と、を備える伝送システムを提供する。【選択図】図１
2020195128.tif 000002
【特許請求の範囲】
【請求項１】
３ビット以上の第１マルチビットデルタシグマ変調信号を出力する第１デルタシグマ変調部、および前記第１マルチビットデルタシグマ変調信号の予め定められたビット位置より上位の２ビット以上の第１信号を前記予め定められたビット位置以下の第２信号の少なくとも一部に基づいて、符号変調して複数の変調信号を出力する第１符号変調部を有する送信装置と、
前記第２信号と前記複数の変調信号とを伝送する伝送路と、
前記伝送路から受信した前記第２信号の少なくとも一部に基づいて、前記伝送路から受信した前記複数の変調信号を復調する第１復調部を有する受信装置と、
を備える伝送システム。
【請求項２】
前記第２信号は、前記第１マルチビットデルタシグマ変調信号の最下位ビットの信号である
請求項１に記載の伝送システム。
【請求項３】
前記第２信号は、前記第１信号より前記第１マルチビットデルタシグマ変調信号との相関性が低い
請求項１または２に記載の伝送システム。
【請求項４】
前記送信装置は、
前記第２信号と、前記複数の変調信号と、を時分割多重化して前記伝送路に出力する第１多重化部を更に備える
請求項１から３のいずれか一項に記載の伝送システム。
【請求項５】
前記受信装置は、
前記時分割多重化した信号を、前記第２信号と、前記複数の変調信号と、に分離する第１分離部を更に備える
請求項４に記載の伝送システム。
【請求項６】
前記送信装置は、
３ビット以上の第２マルチビットデルタシグマ変調信号を出力する第２デルタシグマ変調部と、
前記第２信号および前記第２マルチビットデルタシグマ変調信号の予め定められたビット位置以下の第３信号の少なくとも一部に基づいて、前記第２マルチビットデルタシグマ変調信号の当該予め定められたビット位置より上位の２ビット以上の第４信号を符号変調して複数の第２変調信号を出力する第２符号変調部と、を更に備え、
前記伝送路は、前記第３信号と、前記複数の第２変調信号と、を伝送し、
前記受信装置は、
前記伝送路から受信した前記第２信号および前記第３信号の前記少なくとも一部に基づいて、前記伝送路から受信した前記第４信号を復調する第２復調部を備える
請求項１から５のいずれか一項に記載の伝送システム。
【請求項７】
前記送信装置は、
前記第３信号と、前記複数の第２変調信号と、を時分割多重化して前記伝送路に出力する第２多重化部を更に備える
請求項６に記載の伝送システム。
【請求項８】
前記受信装置は、
前記時分割多重化した信号を、前記第３信号と、前記複数の第２変調信号と、に分離する第２分離部を更に備える
請求項７に記載の伝送システム。
【請求項９】
３ビット以上の第１マルチビットデルタシグマ変調信号を出力する第１デルタシグマ変調部と、
前記第１マルチビットデルタシグマ変調信号の予め定められたビット位置より上位の２ビット以上の第１信号を前記予め定められたビット位置以下の第２信号の少なくとも一部に基づいて、符号変調して複数の変調信号を出力する第１符号変調部と、を備え、
前記第２信号と、前記複数の変調信号と、を伝送路に送信する
送信装置。
【請求項１０】
前記第２信号は、前記第１マルチビットデルタシグマ変調信号の最下位ビットの信号である
請求項９に記載の送信装置。
【請求項１１】
前記複数の変調信号と、前記第２信号と、を時分割多重化する第１多重化部を更に備える
請求項９または１０に記載の送信装置。
【請求項１２】
３ビット以上の第２マルチビットデルタシグマ変調信号を出力する第２デルタシグマ変調部と、
前記第２信号および前記第２マルチビットデルタシグマ変調信号の予め定められたビット位置以下の第３信号の少なくとも一部に基づいて、前記第２マルチビットデルタシグマ変調信号の当該予め定められたビット位置より上位の２ビット以上の第４信号を符号変調して複数の第２変調信号を出力する第２符号変調部と、を備え、
前記第３信号と、前記複数の第２変調信号と、を前記伝送路に送信する
請求項９から１１のいずれか一項に記載の送信装置。
【請求項１３】
前記第３信号と、前記複数の第２変調信号と、を時分割多重化する第２多重化部を更に備える
請求項１２に記載の送信装置。
【請求項１４】
３ビット以上の第１マルチビットデルタシグマ変調信号を受信する受信装置であって、
前記受信した第１マルチビットデルタシグマ変調信号の予め定められたビット位置以下の第２信号の少なくとも一部に基づいて、
前記第１マルチビットデルタシグマ変調信号の前記予め定められたビット位置より上位の２ビット以上の符号変調された複数の変調信号を復調する第１復調部を備える
受信装置。
【請求項１５】
前記第２信号は、前記第１マルチビットデルタシグマ変調信号の最下位ビットの信号である
請求項１４に記載の受信装置。
【請求項１６】
前記複数の変調信号と、前記第２信号と、を時分割多重化して伝送された信号を、前記複数の変調信号と、前記第２信号と、に分離する第１分離部を更に備える
請求項１４または１５に記載の受信装置。
【請求項１７】
前記受信装置は、前記第１マルチビットデルタシグマ変調信号とは別にマルチビットデルタシグマ変調された３ビット以上の第２マルチビットデルタシグマ変調信号を受信し、
前記受信装置は、前記第２信号および前記第２マルチビットデルタシグマ変調信号の予め定められたビット位置以下の第３信号の少なくとも一部に基づいて、前記第２マルチビットデルタシグマ変調信号の当該予め定められたビット位置より上位の２ビット以上の第４信号が符号変調された複数の第２変調信号を復調する第２復調部を備える
請求項１４から１６のいずれか一項に記載の受信装置。
【請求項１８】
前記複数の第２変調信号と、前記第３信号と、を時分割多重化して伝送された信号を、前記複数の第２変調信号と、前記第３信号と、に分離する第２分離部を更に備える
請求項１７に記載の受信装置。
【請求項１９】
コンピュータを、請求項９から１３のいずれか一項に記載の送信装置または請求項１４から１８のいずれか一項に記載の受信装置として機能させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、伝送システム、送信装置、受信装置、およびプログラムに関する。
【背景技術】
【０００２】
高精度なアナログ信号の伝送を行うために、デルタシグマ変調によって得られた複数のビットのデジタル信号を伝送するシステムがある（例えば、特許文献１参照）。
特許文献１  特開２０１０−２７３３０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
オーディオ信号等をマルチビットデルタシグマ変調して得られた信号を伝送するシステムにおいては、ノイズ成分が伝送する信号に依存した特性を有するため、このノイズがシステムのグランドを介してアナログ部やサンプリングクロックなどに重畳すると、再生するアナログ信号の劣化を引き起こしていた。これに対して、特許文献１では、複数の信号を伝送する際に、伝送する信号を擬似ランダム信号で拡散して伝送することで、信号に重畳しているオーディオ成分を低減させている。
【０００４】
しかしながら、システムにおいて受信側での復調のために、アナログ信号を変調した信号だけでなく擬似ランダム信号も同時に送信しなければならないため、余分に出力端子等を設ける必要があり、回路面積が増大してしまう。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の第１の態様においては、３ビット以上の第１マルチビットデルタシグマ変調信号を出力する第１デルタシグマ変調部、および第１マルチビットデルタシグマ変調信号の予め定められたビット位置より上位の２ビット以上の第１信号を予め定められたビット位置以下の第２信号の少なくとも一部に基づいて、符号変調して複数の変調信号を出力する第１符号変調部を有する送信装置と、第２信号と複数の変調信号とを伝送する伝送路と、伝送路から受信した第２信号の少なくとも一部に基づいて、伝送路から受信した複数の変調信号を復調する第１復調部を有する受信装置と、を備える伝送システムを提供する。
【０００６】
本発明の第２の態様においては、３ビット以上の第１マルチビットデルタシグマ変調信号を出力する第１デルタシグマ変調部と、第１マルチビットデルタシグマ変調信号の予め定められたビット位置より上位の２ビット以上の第１信号を予め定められたビット位置以下の第２信号の少なくとも一部に基づいて、符号変調して複数の変調信号を出力する第１符号変調部と、を備え、第２信号と、複数の変調信号と、を伝送路に送信する送信装置を提供する。
【０００７】
本発明の第３の態様においては、３ビット以上の第１マルチビットデルタシグマ変調信号を受信する受信装置であって、受信した第１マルチビットデルタシグマ変調信号の予め定められたビット位置以下の第２信号の少なくとも一部に基づいて、第１マルチビットデルタシグマ変調信号の予め定められたビット位置より上位の２ビット以上の符号変調された複数の変調信号を復調する第１復調部を備える受信装置を提供する。
【０００８】
本発明の第４の態様においては、コンピュータを、第２の態様の送信装置または第３の態様の受信装置として機能させるためのプログラムを提供する。
【０００９】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１０】
【図１】本実施形態に係る伝送システム１０の第１の構成例を示す。
【図２】本実施形態の第１符号変調部１１０の構成を示す。
【図３】本実施形態の駆動部１２０の構成を示す。
【図４】本実施形態の第１復調部１３０の構成を示す。
【図５】第１デルタシグマ変調部１００の出力信号Ｄの波形を示す。
【図６】第１マルチビットデルタシグマ変調信号のノイズ成分のスペクトルを示す。
【図７】本実施形態の伝送システム１０の第２の構成例を示す。
【図８】第２の構成例における第１符号変調部７００の構成を示す。
【図９】第２の構成例における第１復調部７１０の構成を示す。
【図１０】本実施形態の伝送システム１０の第３の構成例を示す。
【図１１】本実施形態の多重化部１０３０の構成を示す。
【図１２】本実施形態の多重化部１０３０のタイミングチャートを示す。
【図１３】本実施形態の分離部１０５０の構成を示す。
【図１４】本実施形態の分離部１０５０のタイミングチャートを示す。
【図１５】本実施形態の複数の態様が全体的または部分的に具現化されうるコンピュータ２２００の例を示す。
【発明を実施するための形態】
【００１１】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１２】
図１は、本実施形態に係る伝送システム１０の第１の構成例を示す。伝送システム１０は、オーディオ信号等の入力信号を変調して、変調したデジタル信号を伝送し、受信側で受信したデジタル信号を復調して、デジタルアナログ変換し、アナログ信号を出力する。伝送システム１０は、送信装置２０と、伝送路３０と、受信装置４０とを備える。
【００１３】
送信装置２０は、伝送路３０に接続される。送信装置２０は、入力信号に対して、マルチビットデルタシグマ変調および符号変調を行い、変調した信号を伝送路３０に出力する。ここで、入力信号は、アナログ信号またはデジタル信号であってよい。送信装置２０は、第１デルタシグマ変調部１００と、第１符号変調部１１０と、駆動部１２０とを有する。
【００１４】
第１デルタシグマ変調部１００は、第１符号変調部１１０に接続される。第１デルタシグマ変調部１００は、入力端子に入力された入力信号をデルタシグマ変調して、ｎ＋１（ｎ＞０、例えばｎ≧２）ビットのデジタル信号である第１マルチビットデルタシグマ変調信号Ｄ［ｎ：０］を出力する。また、第１デルタシグマ変調部１００は、駆動部１２０に直接接続されてよく、符号変調に用いない第１マルチビットデルタシグマ変調信号Ｄ［ｍ−１：１］を駆動部１２０に直接送信してもよい。ここで、［ｎ：０］は、最下位ビット０から最上位ビットｎまでの信号を示し、［ｍ−１：１］は、上位側のビットｍ−１から下位側のビット１までの信号を示す。以下、同様である。
【００１５】
第１符号変調部１１０は、駆動部１２０に接続される。第１符号変調部１１０は、第１デルタシグマ変調部１００から、第１マルチビットデルタシグマ変調信号の上位ビットの信号Ｄ［ｎ：ｍ］（第１信号）および下位ビットの信号Ｄ［０］（第２信号）を受信する。第１符号変調部１１０は、第１マルチビットデルタシグマ変調信号の下位ビットの信号Ｄ［０］に基づいて、第１マルチビットデルタシグマ変調信号の上位ビットの信号Ｄ［ｎ：ｍ］を符号変調して、符号変調した第１マルチビットデルタシグマ変調信号ＤＭ［ｎ：ｍ］を出力する。第１符号変調部１１０は、上位ビットの信号Ｄ［ｎ：ｍ］のそれぞれと下位ビットの信号Ｄ［０］との間の排他的論理和を演算することによって、符号変調してよい。ここで、［ｎ：ｍ］は、ビットｍ（ｎ≧ｍ＞０、例えばｎ＞ｍ≧１）から最上位ビットｎまでの信号を示し、［０］は、最下位ビット０の信号を示す。以下、同様である。
【００１６】
駆動部１２０は、伝送路３０に接続される。駆動部１２０は、伝送路３０を駆動し、第１符号変調部１１０からの符号変調された第１マルチビットデルタシグマ変調信号ＤＭＯ［ｎ：ｍ］を伝送路３０を介して伝送する。駆動部１２０は、符号変調されていない他のビットの第１マルチビットデルタシグマ変調信号ＤＯ［ｍ−１：１］およびＤＯ［０］も伝送路３０に出力してよい。駆動部１２０は、入力された信号をそのまま出力してよい。
【００１７】
伝送路３０は、送信装置２０と受信装置４０との間に接続され、例えば、電気信号を伝送する配線、またはケーブル等である。伝送路３０は、第１マルチビットデルタシグマ変調信号の下位ビットの信号ＤＯ［０］および中間ビットの信号ＤＯ［ｍ−１：１］と、符号変調された第１マルチビットデルタシグマ変調信号の上位ビットの信号ＤＭＯ［ｎ：ｍ］とを、送信装置２０から受信装置４０まで伝送する。伝送路３０は、複数のビットの信号にそれぞれ対応する複数の伝送路３０であってよく、または、複数のビットの信号を伝送する１つの伝送路３０であってもよい。
【００１８】
受信装置４０は、伝送路３０を介して第１マルチビットデルタシグマ変調信号を受信して、復調し、アナログ信号を出力する。受信装置４０は、第１復調部１３０と、第１デジタルアナログ変換部１４０とを有する。
【００１９】
第１復調部１３０は、伝送路３０と第１デジタルアナログ変換部１４０とに接続される。第１復調部１３０は、伝送路３０から第１マルチビットデルタシグマ変調信号の上位ビットの信号ＤＭＯ［ｎ：ｍ］および下位ビットの信号ＤＯ［０］を受信する。第１復調部１３０は、伝送路３０で伝送された第１マルチビットデルタシグマ変調信号の下位ビットの信号ＤＯ［０］に基づいて、伝送路３０で伝送された第１マルチビットデルタシグマ変調信号の符号変調された上位ビットの信号ＤＭＯ［ｎ：ｍ］を復調する。第１復調部１３０は、上位ビットの信号ＤＭＯ［ｎ：ｍ］のそれぞれと下位ビットの信号ＤＯ［０］との間の排他的論理和を演算することによって、復調してよい。第１復調部１３０は、復調した第１マルチビットデルタシグマ変調信号ＤＩ［ｎ：ｍ］を出力する。
【００２０】
第１デジタルアナログ変換部１４０は、復調された第１マルチビットデルタシグマ変調信号の上位ビットの信号ＤＩ［ｎ：ｍ］と、第１マルチビットデルタシグマ変調信号の下位側のビットの信号ＤＯ［ｍ−１：０］とをデジタルアナログ変換し、アナログ信号ＡＯＵＴを出力する。第１デジタルアナログ変換部１４０は、伝送路３０と直接接続され、伝送路３０から、復調に用いない第１マルチビットデルタシグマ変調信号の中間ビットの信号ＤＯ［ｍ−１：１］を直接受信してよい。
【００２１】
本実施形態の伝送システム１０は、伝送する第１マルチビットデルタシグマ変調信号のうち、下位ビットの信号を用いて上位ビットの信号を符号変調するため、符号変調のための信号を追加する必要が無い。従って、本実施形態の伝送システム１０は、追加の出力端子を設けることなく、信号を伝送する際のノイズを低減し、高品質なマルチビットのオーディオ信号伝送が可能である。また、本実施形態の伝送システム１０は、第１マルチビットデルタシグマ変調信号のうち、一部である上位ビットの信号のみを符号変調して伝送し、他のビットの信号は符号変調せずに伝送するため、符号変調のための回路面積の増大を抑制できる。
【００２２】
図２は、本実施形態の第１符号変調部１１０の構成を示す。第１符号変調部１１０は、符号変調する第１マルチビットデルタシグマ変調信号の上位ビット（ビットｎからビットｍまで）の信号（ｎ−ｍ＋１個の信号）にそれぞれ対応する複数の（ｎ−ｍ＋１個の）排他的論理和部２００（ｍ）〜２００（ｎ）を有する。なお、図２は、第１符号変調部１１０において、一部の排他的論理和部２００（ｍ＋１）〜２００（ｎ−１）およびそれらに接続する配線を省略して示す。
【００２３】
複数の排他的論理和部２００（ｍ）〜２００（ｎ）は、並列に接続され、一方の入力に上位ビットの信号Ｄ［ｎ：ｍ］がそれぞれ入力され、他方の入力に最下位ビットの信号Ｄ［０］が入力される。複数の排他的論理和部２００（ｍ）〜２００（ｎ）は、それぞれ、入力された信号の排他的論理和を演算して符号変調し、演算結果を示す信号ＤＭ［ｎ：ｍ］を出力する。
【００２４】
図３は、本実施形態の駆動部１２０の構成を示す。駆動部１２０は、伝送路３０で伝送する信号ＤＭ［ｎ：ｍ］および信号Ｄ［ｍ−１：０］にそれぞれ対応する複数のバッファ３００（０）〜３００（ｎ）を有する。複数のバッファ３００は、並列に接続され、それぞれ入力に第１マルチビットデルタシグマ変調信号ＤＭ［ｎ：ｍ］およびＤ［ｍ−１：０］が入力され、伝送路３０に第１マルチビットデルタシグマ変調信号ＤＭＯ［ｎ：ｍ］およびＤＯ［ｍ−１：０］を出力する。なお、図３は、駆動部１２０において、一部のバッファ３００およびそれらに接続する配線を省略して示す。
【００２５】
図４は、本実施形態の第１復調部１３０の構成を示す。第１復調部１３０は、符号変調された第１マルチビットデルタシグマ変調信号の上位ビット（ビットｎからビットｍまで）の信号（ｎ−ｍ＋１個の信号）にそれぞれ対応する複数の（ｎ−ｍ＋１個の）排他的論理和部４００（ｍ）〜４００（ｎ）を有する。なお、図４は、第１復調部１３０において、一部の排他的論理和部４００（ｍ＋１）〜４００（ｎ−１）およびそれらに接続する配線を省略して示す。
【００２６】
複数の排他的論理和部４００（ｍ）〜４００（ｎ）は、並列に接続され、一方の入力に上位ビットの信号ＤＭＯ［ｎ：ｍ］がそれぞれ入力され、他方の入力に最下位ビットの信号ＤＯ［０］が入力される。複数の排他的論理和部４００（ｍ）〜４００（ｎ）は、それぞれ、入力された信号の排他的論理和を演算して復調し、演算結果を示す上位ビットの信号ＤＩ［ｎ：ｍ］を出力する。
【００２７】
図５の（ａ）は、第１デルタシグマ変調部１００の出力信号Ｄ［ｎ：０］の波形を示す。図５の（ｂ）は、第１デルタシグマ変調部１００の出力信号Ｄ［１：０］の拡大波形を示す。図５の（ａ）および（ｂ）において、縦軸は、出力信号の０、１の値を示し、横軸は時間を示す。
【００２８】
第１デルタシグマ変調部１００は、図５の（ａ）に示すように、ｎ＋１ビットのデルタシグマ変調信号Ｄをそれぞれ出力する。信号Ｄは、上位ビットであるほど出力信号との相関性が強く、下位ビットであるほど出力信号との相関性が弱くなりランダム性が高くなる。そして、図５の（ｂ）に示すように、最下位ビット０が最もランダム性が高くなる。従って、本実施形態の第１符号変調部１１０は、より出力信号との相関性が低い下位ビットを上位ビットの符号変調に用いる。
【００２９】
図６の（ａ）は、符号変調していない場合の上位ビットの信号Ｄ［ｎ：ｎ−１］の出力起因のノイズ成分のスペクトルを示す。図６の（ｂ）は、符号変調していない下位ビットの信号Ｄ［１：０］の出力起因のノイズ成分のスペクトルを示す。図６の（ｃ）は、本実施形態の第１符号変調部１１０で符号変調した上位ビットの信号Ｄ［ｎ：ｎ−１］の出力起因のノイズ成分のスペクトルを示す。
【００３０】
図６の（ａ）に示すように、上位ビットは符号の影響を強く受けるためノイズ中の信号周波数成分が強く現れる。下位ビットほど高周波ノイズ成分を多く含んでランダマイズされているため、固有の周波数成分は持たず、図６の（ｂ）に示すように、ノイズが小さい。上位ビットのように、出力する信号に依存した特性を有するノイズが伝送されて、アナログ信号に混入すると、出力信号の劣化を引き起こすことになる。図６の（ｃ）に示すように、本実施形態の第１符号変調部１１０で符号変調した場合、伝送する際に発生する上位ビットの信号のノイズを低減できる。
【００３１】
図７は、本実施形態の伝送システム１０の第２の構成例を示す。第２の構成例の伝送システム１０の各構成は、第１の構成例の伝送システム１０の各構成と同様であってよい。ただし、第２の構成例の伝送システム１０は、複数の下位ビットの信号Ｄ［１：０］に基づいて複数段階の符号変調を行う。以下、第１の構成例の伝送システム１０と同様の構成については説明を省略する。
【００３２】
第１符号変調部７００は、第１デルタシグマ変調部１００から、第１マルチビットデルタシグマ変調信号の上位ビットの信号Ｄ［ｎ：ｍ］および下位ビットの信号Ｄ［１：０］を受信する。第１符号変調部７００は、例えば、第１マルチビットデルタシグマ変調信号の上位ビットの信号Ｄ［ｎ：ｍ］のそれぞれと、異なる２つの下位ビットの信号Ｄ［１：０］との間で２段階の排他的論理和を演算して符号変調する。第１符号変調部７００は、上位ビットの信号Ｄ［ｎ：ｍ］のそれぞれと下位ビットの信号Ｄ［０］との間の排他的論理和を演算し、さらに、上位ビットの信号Ｄ［ｎ：ｍ］に対応する排他的論理和の演算結果のそれぞれと、下位ビットの信号Ｄ［１］との間の排他的論理和を演算する。第２の構成例における第１符号変調部７００は、このような２段階の排他的論理和を演算することによって符号変調し、符号変調された第１マルチビットデルタシグマ変調信号の上位ビットの信号ＤＭ２［ｎ：ｍ］を出力する。
【００３３】
第１復調部７１０は、伝送路３０から第１マルチビットデルタシグマ変調信号の上位ビットの信号ＤＭ２Ｏ［ｎ：ｍ］および下位ビットの信号ＤＯ［１：０］を受信する。第１復調部７１０は、下位ビットの信号ＤＯ［１：０］を、符号変調とは逆の順序で用いて上位ビットの信号ＤＭ２Ｏ［ｎ：ｍ］を復調する。第１復調部７１０は、例えば、上位ビットの信号ＤＭ２Ｏ［ｎ：ｍ］のそれぞれと下位ビットの信号ＤＯ［１］との間の排他的論理和を演算し、さらに、上位ビットの信号ＤＭ２Ｏ［ｎ：ｍ］に対応する排他的論理和の演算結果のそれぞれと、下位ビットの信号ＤＯ［０］との間の排他的論理和を演算する。第２の構成例における第１復調部７１０は、このような２段階の排他的論理和を演算することによって復調し、復調された第１マルチビットデルタシグマ変調信号の上位ビットの信号ＤＩ２［ｎ：ｍ］を出力する。
【００３４】
図８は、第２の構成例における第１符号変調部７００の構成を示す。第１符号変調部７００は、符号変調する第１マルチビットデルタシグマ変調信号の上位ビットの信号Ｄ［ｎ：ｍ］にそれぞれ対応する２段階の排他的論理和部８００および８１０を有する。なお、図８は、第１符号変調部７００を、一部の排他的論理和部８００（ｎ−１）〜８００（ｍ＋１）、８１０（ｎ−１）〜８１０（ｍ＋１）およびそれらに接続する配線を省略して示す。省略した排他的論理和部８００（ｎ−１）〜８００（ｍ＋１）、８１０（ｎ−１）〜８１０（ｍ＋１）は、図８に示した排他的論理和部８００および８１０とそれぞれ同様の構成および機能を有する。
【００３５】
第２の構成例の第１符号変調部７００において、同じ上位ビットの信号Ｄ［ｎ：ｍ］に対応する排他的論理和部８００および８１０は、直列に接続され、異なる上位ビットの信号Ｄ［ｎ：ｍ］に対応する排他的論理和部８００または８１０は、並列に接続される。
【００３６】
１段階目の排他的論理和部８００は、一方の入力に第１デルタシグマ変調部１００からの上位ビットの信号Ｄ［ｎ：ｍ］がそれぞれ入力され、他方の入力に最下位ビットの信号Ｄ［０］が入力される。２段階目の排他的論理和部８１０は、一方の入力に排他的論理和部８００の出力ＤＭ１［ｎ：ｍ］がそれぞれ入力され、他方の入力に下位ビットの信号Ｄ［１］が入力される。排他的論理和部８００および８１０は、それぞれ、２つの入力について排他的論理和の演算を行う。２段階目の排他的論理和部８１０は、演算結果である符号変調された上位ビットの信号ＤＭ２［ｎ：ｍ］を出力する。
【００３７】
図９は、第２の構成例における第１復調部７１０の構成を示す。第１復調部７１０は、復調される第１マルチビットデルタシグマ変調信号の上位ビットの信号ＤＭ２Ｏ［ｎ：ｍ］にそれぞれ対応する２段階の排他的論理和部９００および９１０を有する。なお、図９は、第１復調部７１０を、一部の排他的論理和部９００（ｎ−１）〜９００（ｍ＋１）、９１０（ｎ−１）〜９１０（ｍ＋１）およびそれらに接続する配線を省略して示す。省略した排他的論理和部９００（ｎ−１）〜９００（ｍ＋１）、９１０（ｎ−１）〜９１０（ｍ＋１）は、図９に示した排他的論理和部９００および９１０とそれぞれ同様の構成および機能を有する。
【００３８】
１段階目の排他的論理和部９００は、一方の入力に伝送路３０からの上位ビットの信号ＤＭ２Ｏ［ｎ：ｍ］がそれぞれ入力され、他方の入力に下位ビットの信号ＤＯ［１］が入力される。２段階目の排他的論理和部９１０は、一方の入力に排他的論理和部９００の出力ＤＩ１［ｎ：ｍ］がそれぞれ入力され、他方の入力に最下位ビットの信号ＤＯ［０］が入力される。排他的論理和部９００および９１０は、それぞれ、２つの入力について排他的論理和の演算を行う。２段階目の排他的論理和部９１０は、演算結果である復調された上位ビットの信号ＤＩ２［ｎ：ｍ］を出力する。
【００３９】
第２の構成例の伝送システム１０は、２段階の符号変調を２つの下位ビットの信号を用いて行うため、より効果的に符号変調を実施でき、伝送時のノイズをさらに低減できる。
【００４０】
図１０は、本実施形態の伝送システム１０の第３の構成例を示す。第３の構成例の伝送システム１０の各構成は、第１の構成例の伝送システム１０の各構成と同様であってよい。ただし、第３の構成例において、送信装置２０は、第２デルタシグマ変調部１０１０、第２符号変調部１０２０、多重化部１０３０、および制御部１０４０を備え、受信装置４０は、分離部１０５０、第２復調部１０６０、および第２デジタルアナログ変換部１０７０を備える。第３の構成例の伝送システム１０は、複数のチャネルで入力信号を伝送する。以下、第１の構成例の伝送システム１０と同様の構成については説明を省略する。
【００４１】
第３の構成例の伝送システム１０における第２デルタシグマ変調部１０１０は、第２符号変調部１０２０に接続される。第２デルタシグマ変調部１０１０は、第１の構成例の第１デルタシグマ変調部１００と同様の構成および機能を有し、入力端子に入力された入力信号を第１デルタシグマ変調部１００とは別にデルタシグマ変調して、第２マルチビットデルタシグマ変調信号Ｄ２［ｎ：０］を出力する。ここで、第２デルタシグマ変調部１０１０に入力される入力信号は、第１デルタシグマ変調部１００に入力される入力信号と同じであっても異なってもよい。
【００４２】
第３の構成例における第２符号変調部１０２０は、多重化部１０３０に接続される。第２符号変調部１０２０は、第１マルチビットデルタシグマ変調信号および第２マルチビットデルタシグマ変調信号の一方の下位ビットの信号に基づいて、第２マルチビットデルタシグマ変調信号の上位ビットの信号Ｄ２［ｎ：ｍ］（第４信号）を、第１の構成例の第１符号変調部７００と同様の方法で、符号変調する。図１０に示すように、第２符号変調部１０２０は、例えば、第２デルタシグマ変調部１０１０から入力された第２デルタシグマ変調信号の上位ビットの信号Ｄ２［ｎ：ｍ］のそれぞれについて、第１デルタシグマ変調部１００から入力された第１デルタシグマ変調信号の最下位ビットの信号Ｄ１［０］を用いて排他的論理和の演算することにより符号変調し、符号変調された第２デルタシグマ変調信号の上位ビットの信号Ｄ２Ｍ［ｎ：ｍ］を出力する。
【００４３】
制御部１０４０は、多重化部１０３０と駆動部１２０とに接続され、時分割多重化のタイミングを制御する制御信号Ｅを出力する。
【００４４】
多重化部１０３０は、符号変調された第１マルチビットデルタシグマ変調信号の上位ビットの信号Ｄ１Ｍ［ｎ：ｍ］と、第１マルチビットデルタシグマ変調信号の下位ビットの信号Ｄ１［ｍ−１：０］と、を時分割多重化して、駆動部１２０を介して伝送路３０に出力する。多重化部１０３０は、さらに、第２マルチビットデルタシグマ変調信号の上位ビットの信号Ｄ２Ｍ［ｎ：ｍ］と、第２マルチビットデルタシグマ変調信号の下位ビットの信号Ｄ２［ｍ−１：０］と、を時分割多重化して、駆動部１２０を介して伝送路３０に出力する。本実施形態における多重化部１０３０は、第１マルチビットデルタシグマ変調信号と第２マルチビットデルタシグマ変調信号とを、１つの伝送路３０で送信するように、時分割多重化して１つの信号にしてよい。多重化部１０３０は、制御部１０４０からの制御信号Ｅに応じてマルチビットデルタシグマ変調信号を時分割多重化してよい。本実施形態における多重化部１０３０は、本願の第１多重化部と第２多重化部とを含むものであってよい。
【００４５】
駆動部１２０は、時分割多重化された信号を多重化部１０３０から受け取り、信号ＤＯ［ｎ：０］を１つの伝送路３０に出力する。駆動部１２０は、制御信号ＥＯを伝送路３０に出力してよい。
【００４６】
伝送路３０は、駆動部１２０と分離部１０５０との間に接続され、第１マルチビットデルタシグマ変調信号の下位側のビットの信号Ｄ１［ｍ−１：０］と、符号変調された上位ビットの信号Ｄ１Ｍ［ｎ：ｍ］と、第２マルチビットデルタシグマ変調信号の下位側のビットの信号Ｄ２［ｍ−１：０］と、符号変調された上位ビットの信号Ｄ２Ｍ［ｎ：ｍ］と、が時分割多重化された信号ＤＯ［ｎ：０］を伝送する。伝送路３０は、制御信号ＥＯも伝送してよい。
【００４７】
分離部１０５０は、第１復調部１３０と第２復調部１０６０とに接続される。分離部１０５０は、時分割多重化した信号ＤＯ［ｎ：０］を、第１マルチビットデルタシグマ変調信号の上位ビットの信号Ｄ１Ｏ［ｎ：ｍ］と、第１マルチビットデルタシグマ変調信号の下位側のビットの信号Ｄ１Ｏ［ｍ−１：０］と、に分離する。さらに分離部１０５０は、時分割多重化した信号を、第２マルチビットデルタシグマ変調信号の上位ビットの信号Ｄ２Ｏ［ｎ：ｍ］と、第２マルチビットデルタシグマ変調信号の下位ビットの信号Ｄ２Ｏ［ｍ−１：０］と、に分離する。分離部１０５０は、時分割多重化した信号ＤＯ［ｎ：０］を、第１マルチビットデルタシグマ変調信号の全てのビットの信号、および第２マルチビットデルタシグマ変調信号の全てのビットの信号にそれぞれ分離して第１復調部１３０または第２復調部１０６０に出力してよい。本実施形態における分離部１０５０は、本願の第１分離部と第２分離部とを含むものである。
【００４８】
第２復調部１０６０は、第２デジタルアナログ変換部１０７０に接続される。第２復調部１０６０は、伝送路３０で伝送された第１マルチビットデルタシグマ変調信号および第２マルチビットデルタシグマ変調信号の一方の下位ビットの信号に基づいて、伝送路３０で伝送された第２マルチビットデルタシグマ変調信号の上位ビットの信号Ｄ２Ｏ［ｎ：ｍ］を復調する。第２復調部１０６０は、第２マルチビットデルタシグマ変調信号の上位ビットの信号Ｄ２Ｏ［ｎ：ｍ］について、符号変調に用いられた信号Ｄ１［０］（例えば、第１マルチビットデルタシグマ変調信号の最下位ビットの信号Ｄ１［０］）を用いて排他的論理和の演算を行って復調し、復調された第２デルタシグマ変調信号の上位ビットの信号Ｄ２Ｉ［ｎ：ｍ］を出力してよい。第２復調部１０６０は、第１復調部１３０と同様の構成および機能を有してよい。
【００４９】
第２デジタルアナログ変換部１０７０は、復調された第２マルチビットデルタシグマ変調信号Ｄ２Ｉ［ｎ：ｍ］および第２マルチビットデルタシグマ変調信号Ｄ２Ｏ［ｍ−１：０］をデジタルアナログ変換し、アナログ信号ＡＯＵＴ２を出力する。
【００５０】
図１１は、本実施形態の多重化部１０３０の構成を示す。多重化部１０３０は、複数の反転バッファ１１１０，１１２０，および１１３０を有する。
【００５１】
反転バッファ１１００は、制御部１０４０からの制御信号Ｅが入力され、制御信号Ｅを反転して出力する。反転バッファ１１１０は、第１マルチビットデルタシグマ変調信号Ｄ１（Ｄ１Ｍ［ｎ：ｍ］、Ｄ１［ｍ−１：０］）が入力され、他方の入力における制御信号Ｅの値に応じて第１マルチビットデルタシグマ変調信号Ｄ１を反転して出力する。反転バッファ１１１０は、反転バッファ１１００からの制御信号Ｅが反転して入力されるため、反転バッファ１１１０は、多重化部１０３０（反転バッファ１１００）に入力される制御信号Ｅ＝０の場合に、第１マルチビットデルタシグマ変調信号Ｄ１を反転して出力し、制御信号Ｅ＝１の場合は出力しない。反転バッファ１１２０は、第２マルチビットデルタシグマ変調信号Ｄ２（Ｄ２Ｍ［ｎ：ｍ］、Ｄ２［ｍ−１：０］）が入力され、他方の入力における制御信号Ｅの値に応じて第２マルチビットデルタシグマ変調信号Ｄ２を反転して出力する。反転バッファ１１２０は、反転バッファ１１００からの制御信号Ｅがそのまま入力されるため、反転バッファ１１２０は、多重化部１０３０（反転バッファ１１００）に入力される制御信号Ｅ＝１の場合に、第２マルチビットデルタシグマ変調信号Ｄ２を反転して出力し、制御信号Ｅ＝０の場合は出力しない。
【００５２】
反転バッファ１１３０は、反転バッファ１１１０および１１２０の出力信号が入力され、入力された信号を反転して、信号Ｄを出力する。これにより、多重化部１０３０は、第１マルチビットデルタシグマ変調信号Ｄ１と第２マルチビットデルタシグマ変調信号Ｄ２とを制御信号Ｅに応じて選択的に出力する。
【００５３】
図１２は、本実施形態の多重化部１０３０のタイミングチャートを示す。図１２において、ＣＬＫは、第１および第２デルタシグマ変調部１００および１０１０に入力されるクロック信号を示し、Ｄ１は、ビット０〜ｎの第１マルチビットデルタシグマ変調信号を示し、Ｄ２は、ビット０〜ｎの第２マルチビットデルタシグマ変調信号を示し、Ｅは、制御部１０４０から出力される制御信号を示し、Ｄは、多重化部１０３０で時分割多重化された信号を示し、ＥＯは、伝送路３０で伝送される制御信号（デジタルクロック信号）を示す。多重化部１０３０は、クロック信号（ＣＬＫ）の１周期で受信した信号Ｄ１および信号Ｄ２を、制御信号Ｅの１／２周期毎に出力を切り替えて時分割多重化し、信号Ｄを出力する。クロック信号の１周期分の信号Ｄは、１周期分の信号Ｄ１および１周期分の信号Ｄ２を含む。
【００５４】
図１３は、本実施形態の分離部１０５０の構成を示す。分離部１０５０は、バッファ１３００、反転バッファ１３１０、第１取得部１３２０、および第２取得部１３３０を有する。
【００５５】
バッファ１３００は、出力が反転バッファ１３１０の入力と第１取得部１３２０とに接続され、伝送路３０から受け取った制御信号ＥＯをバッファした信号ＥＯＤを出力する。反転バッファ１３１０は、出力が第２取得部１３３０に接続され、入力された制御信号ＥＯＤを反転した信号ＥＯＤ＿Ｎを出力する。従って、第１取得部１３２０に制御信号ＥＯＤ、第２取得部１３３０に制御信号ＥＯＤ＿Ｎが入力される。
【００５６】
第１取得部１３２０は、伝送路３０と第１復調部１３０および第１デジタルアナログ変換部１４０とに接続され、一例としてフリップフロップである。第１取得部１３２０は、分離部１０５０に入力される制御信号ＥＯの立ち上がりに応じて（例えば制御信号ＥＯＤ＝１になると）、伝送路３０からの信号ＤＯ［ｎ：０］を取得し、第１マルチビットデルタシグマ変調信号Ｄ１Ｏ［ｎ：０］を第１復調部１３０および第１デジタルアナログ変換部１４０に出力する。
【００５７】
第２取得部１３３０は、伝送路３０と第２復調部１０６０および第２デジタルアナログ変換部１０７０とに接続され、一例としてフリップフロップである。第２取得部１３３０は、分離部１０５０に入力される制御信号ＥＯの立ち下がりに応じて（例えば入力される制御信号ＥＯＤ＿Ｎ＝１になると）、伝送路３０からの信号ＤＯ［ｎ：０］を取得し、第２マルチビットデルタシグマ変調信号Ｄ２Ｏ［ｎ：０］を第２復調部１０６０および第２デジタルアナログ変換部１０７０に出力する。
【００５８】
図１４は、本実施形態の分離部１０５０のタイミングチャートを示す。図１４において、ＥＯは、伝送路３０で伝送された制御信号を示し、ＤＯは、伝送路３０で伝送された時分割多重化された信号を示し、ＥＯＤは、分離部１０５０において遅延された制御信号を示し、Ｄ１は、分離部１０５０で分離されたビット０〜ｎの第１マルチビットデルタシグマ変調信号を示し、Ｄ２は、分離部１０５０で分離されたビット０〜ｎの第２マルチビットデルタシグマ変調信号を示す。
【００５９】
バッファ１３００は、制御信号ＥＯから遅延された制御信号ＥＯＤを出力する。第１取得部１３２０は、一方の入力の制御信号ＥＯＤが１に立ち上がると、他方の入力からの第１マルチビットデルタシグマ変調信号Ｄ１を取得して出力する。第１取得部１３２０は、次の制御信号ＥＯＤの立ち上がりまで当該出力の値を維持し、次に制御信号ＥＯＤが立ち上がると、他方の入力からの第１マルチビットデルタシグマ変調信号Ｄ１を取得して出力する。
【００６０】
第２取得部１３３０は、制御信号ＥＯＤが０に立ち下がると、入力からの第２マルチビットデルタシグマ変調信号Ｄ２を取得して出力する。第２取得部１３３０は、次の制御信号ＥＯＤの立ち下がりまで当該出力の値を維持し、次に制御信号ＥＯＤが立ち下がると、入力からの第２マルチビットデルタシグマ変調信号Ｄ２を取得して出力する。
【００６１】
本実施形態の第３の構成例の伝送システム１０は、複数のチャネルで生成したマルチビットデルタシグマ変調信号を時分割多重化して伝送し、受信側で分離して複数のチャネルのアナログ信号を出力する。この際に、符号変調を伝送対象のマルチビットデルタシグマ変調信号の下位ビットの信号を用いて行うため、疑似ランダム信号のための回路規模の増大を行うことなく、信号伝送により生じるノイズを低減できる。
【００６２】
なお、第１または第２の構成例の伝送システム１０においても、多重化部１０３０を用いて第１マルチビットデルタシグマ変調信号Ｄ１を時分割多重化して伝送し、受信側で分離部１０５０を用いて各ビットの信号に分離してよい。また、第３の構成例において多重化部１０３０は、異なる２つの多重化部（第１多重化部と第２多重化部）であってよい。この場合、２つの多重化部の一方が第１マルチビットデルタシグマ変調信号を時分割多重化して１つの伝送路３０に出力し、他方が第２マルチビットデルタシグマ変調信号を時分割多重化して別の１つの伝送路３０に出力してよい。この場合、分離部１０５０についても、２つの多重化部に対応する異なる２つの分離部（第１分離部と第２分離部）であってよい。ここで、２つの多重化部は、それぞれ、多重化部１０３０と同様の構成および機能を有し、２つの分離部は、それぞれ、分離部１０５０と同様の構成および機能を有してよい。
【００６３】
また、符号変調に用いる下位ビットの信号は、マルチビットデルタシグマ変調信号の最下位ビット０および／またはビット１の信号に限定されず、マルチビットデルタシグマ変調信号のうち、符号変調の対象となる上位ビットよりも下位側のビットの信号の１または複数であってよい。例えば、図１０に示す本実施形態の伝送システム１０の第３の構成例の変形例として、伝送システム１０は、第２マルチビットデルタシグマ変調信号の下位側のビットの信号Ｄ２［ｍ−１：０］（第３信号）の少なくとも一部を用いて、第２マルチビットデルタシグマ変調信号の上位ビットの信号Ｄ２［ｎ：ｍ］を符号変調し、当該符号変調された信号を復調してよい。
【００６４】
本発明の様々な実施形態は、フローチャートおよびブロック図を参照して記載されてよく、ここにおいてブロックは、（１）操作が実行されるプロセスの段階または（２）操作を実行する役割を持つ装置のセクションを表わしてよい。特定の段階およびセクションが、専用回路、コンピュータ可読媒体上に格納されるコンピュータ可読命令と共に供給されるプログラマブル回路、および／またはコンピュータ可読媒体上に格納されるコンピュータ可読命令と共に供給されるプロセッサによって実装されてよい。専用回路は、デジタルおよび／またはアナログハードウェア回路を含んでよく、集積回路（ＩＣ）および／またはディスクリート回路を含んでよい。プログラマブル回路は、論理ＡＮＤ、論理ＯＲ、論理ＸＯＲ、論理ＮＡＮＤ、論理ＮＯＲ、および他の論理操作、フリップフロップ、レジスタ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブルロジックアレイ（ＰＬＡ）等のようなメモリ要素等を含む、再構成可能なハードウェア回路を含んでよい。
【００６５】
コンピュータ可読媒体は、適切なデバイスによって実行される命令を格納可能な任意の有形なデバイスを含んでよく、その結果、そこに格納される命令を有するコンピュータ可読媒体は、フローチャートまたはブロック図で指定された操作を実行するための手段を作成すべく実行され得る命令を含む、製品を備えることになる。コンピュータ可読媒体の例としては、電子記憶媒体、磁気記憶媒体、光記憶媒体、電磁記憶媒体、半導体記憶媒体等が含まれてよい。コンピュータ可読媒体のより具体的な例としては、フロッピー（登録商標）ディスク、ディスケット、ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリメモリ（ＲＯＭ）、消去可能プログラマブルリードオンリメモリ（ＥＰＲＯＭまたはフラッシュメモリ）、電気的消去可能プログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）、静的ランダムアクセスメモリ（ＳＲＡＭ）、コンパクトディスクリードオンリメモリ（ＣＤ-ＲＯＭ）、デジタル多用途ディスク（ＤＶＤ）、ブルーレイ（ＲＴＭ）ディスク、メモリスティック、集積回路カード等が含まれてよい。
【００６６】
コンピュータ可読命令は、アセンブラ命令、命令セットアーキテクチャ（ＩＳＡ）命令、マシン命令、マシン依存命令、マイクロコード、ファームウェア命令、状態設定データ、またはＳｍａｌｌｔａｌｋ、ＪＡＶＡ（登録商標）、Ｃ＋＋等のようなオブジェクト指向プログラミング言語、Ｐｙｔｈｏｎ、および「Ｃ」プログラミング言語または同様のプログラミング言語のような従来の手続型プログラミング言語を含む、１または複数のプログラミング言語の任意の組み合わせで記述されたソースコードまたはオブジェクトコードのいずれかを含んでよい。
【００６７】
コンピュータ可読命令は、汎用コンピュータ、特殊目的のコンピュータ、若しくは他のプログラム可能なデータ処理装置のプロセッサまたはプログラマブル回路に対し、ローカルにまたはローカルエリアネットワーク（ＬＡＮ）、インターネット等のようなワイドエリアネットワーク（ＷＡＮ）を介して提供され、フローチャートまたはブロック図で指定された操作を実行するための手段を作成すべく、コンピュータ可読命令を実行してよい。プロセッサの例としては、コンピュータプロセッサ、処理ユニット、マイクロプロセッサ、デジタル信号プロセッサ、コントローラ、マイクロコントローラ等を含む。
【００６８】
図１５は、本発明の複数の態様が全体的または部分的に具現化されてよいコンピュータ２２００の例を示す。コンピュータ２２００にインストールされたプログラムは、コンピュータ２２００に、本発明の実施形態に係る装置に関連付けられる操作または当該装置の１または複数のセクションとして機能させることができ、または当該操作または当該１または複数のセクションを実行させることができ、および／またはコンピュータ２２００に、本発明の実施形態に係るプロセスまたは当該プロセスの段階を実行させることができる。そのようなプログラムは、コンピュータ２２００に、本明細書に記載のフローチャートおよびブロック図のブロックのうちのいくつかまたはすべてに関連付けられた特定の操作を実行させるべく、ＣＰＵ２２１２及び／又はＧＰＵ等のグラフィックコントローラ２２１６によって実行されてよい。
【００６９】
本実施形態によるコンピュータ２２００は、ＣＰＵ２２１２、ＲＡＭ２２１４、グラフィックコントローラ２２１６、およびディスプレイデバイス２２１８を含み、それらはホストコントローラ２２１０によって相互に接続されている。コンピュータ２２００はまた、通信インターフェイス２２２２、ハードディスクドライブ２２２４、ＤＶＤ−ＲＯＭドライブ２２２６、およびＩＣカードドライブのような入／出力ユニットを含み、それらは入／出力コントローラ２２２０を介してホストコントローラ２２１０に接続されている。コンピュータはまた、ＲＯＭ２２３０およびキーボード２２４２のようなレガシの入／出力ユニットを含み、それらは入／出力チップ２２４０を介して入／出力コントローラ２２２０に接続されている。
【００７０】
ＣＰＵ２２１２は、ＲＯＭ２２３０およびＲＡＭ２２１４内に格納されたプログラムに従い動作し、それにより各ユニットを制御する。グラフィックコントローラ２２１６は、ＲＡＭ２２１４内に提供されるフレームバッファ等またはそれ自体の中にＣＰＵ２２１２によって生成されたイメージデータを取得し、イメージデータがディスプレイデバイス２２１８上に表示されるようにする。
【００７１】
通信インターフェイス２２２２は、ネットワークを介して他の電子デバイスと通信する。ハードディスクドライブ２２２４は、コンピュータ２２００内のＣＰＵ２２１２によって使用されるプログラムおよびデータを格納する。ＤＶＤ−ＲＯＭドライブ２２２６は、プログラムまたはデータをＤＶＤ−ＲＯＭ２２０１から読み取り、ハードディスクドライブ２２２４にＲＡＭ２２１４を介してプログラムまたはデータを提供する。ＩＣカードドライブは、プログラムおよびデータをＩＣカードから読み取り、および／またはプログラムおよびデータをＩＣカードに書き込む。
【００７２】
ＲＯＭ２２３０はその中に、アクティブ化時にコンピュータ２２００によって実行されるブートプログラム等、および／またはコンピュータ２２００のハードウェアに依存するプログラムを格納する。入／出力チップ２２４０はまた、様々な入／出力ユニットをパラレルポート、シリアルポート、キーボードポート、マウスポート等を介して、入／出力コントローラ２２２０に接続してよい。
【００７３】
プログラムが、ＤＶＤ−ＲＯＭ２２０１またはＩＣカードのようなコンピュータ可読媒体によって提供される。プログラムは、コンピュータ可読媒体から読み取られ、コンピュータ可読媒体の例でもあるハードディスクドライブ２２２４、ＲＡＭ２２１４、またはＲＯＭ２２３０にインストールされ、ＣＰＵ２２１２によって実行される。これらのプログラム内に記述される情報処理は、コンピュータ２２００に読み取られ、プログラムと、上記様々なタイプのハードウェアリソースとの間の連携をもたらす。装置または方法が、コンピュータ２２００の使用に従い情報の操作または処理を実現することによって構成されてよい。
【００７４】
例えば、通信がコンピュータ２２００および外部デバイス間で実行される場合、ＣＰＵ２２１２は、ＲＡＭ２２１４にロードされた通信プログラムを実行し、通信プログラムに記述された処理に基づいて、通信インターフェイス２２２２に対し、通信処理を命令してよい。通信インターフェイス２２２２は、ＣＰＵ２２１２の制御下、ＲＡＭ２２１４、ハードディスクドライブ２２２４、ＤＶＤ−ＲＯＭ２２０１、またはＩＣカードのような記録媒体内に提供される送信バッファ処理領域に格納された送信データを読み取り、読み取られた送信データをネットワークに送信し、またはネットワークから受信された受信データを記録媒体上に提供される受信バッファ処理領域等に書き込む。
【００７５】
また、ＣＰＵ２２１２は、ハードディスクドライブ２２２４、ＤＶＤ−ＲＯＭドライブ２２２６（ＤＶＤ−ＲＯＭ２２０１）、ＩＣカード等のような外部記録媒体に格納されたファイルまたはデータベースの全部または必要な部分がＲＡＭ２２１４に読み取られるようにし、ＲＡＭ２２１４上のデータに対し様々なタイプの処理を実行してよい。ＣＰＵ２２１２は次に、処理されたデータを外部記録媒体にライトバックする。
【００７６】
様々なタイプのプログラム、データ、テーブル、およびデータベースのような様々なタイプの情報が記録媒体に格納され、情報処理を受けてよい。ＣＰＵ２２１２は、ＲＡＭ２２１４から読み取られたデータに対し、本開示の随所に記載され、プログラムの命令シーケンスによって指定される様々なタイプの操作、情報処理、条件判断、条件分岐、無条件分岐、情報の検索／置換等を含む、様々なタイプの処理を実行してよく、結果をＲＡＭ２２１４に対しライトバックする。また、ＣＰＵ２２１２は、記録媒体内のファイル、データベース等における情報を検索してよい。例えば、各々が第２の属性の属性値に関連付けられた第１の属性の属性値を有する複数のエントリが記録媒体内に格納される場合、ＣＰＵ２２１２は、第１の属性の属性値が指定される、条件に一致するエントリを当該複数のエントリの中から検索し、当該エントリ内に格納された第２の属性の属性値を読み取り、それにより予め定められた条件を満たす第１の属性に関連付けられた第２の属性の属性値を取得してよい。
【００７７】
上で説明したプログラムまたはソフトウェアモジュールは、コンピュータ２２００上またはコンピュータ２２００近傍のコンピュータ可読媒体に格納されてよい。また、専用通信ネットワーク、または例えばクラウドサーバといったようなインターネットに接続されたサーバーシステム内に提供されるハードディスクまたはＲＡＭのような記録媒体が、コンピュータ可読媒体として使用可能であり、それによりプログラムを、ネットワークを介してコンピュータ２２００に提供する。
【００７８】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００７９】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００８０】
１０  伝送システム
２０  送信装置
３０  伝送路
４０  受信装置
１００  第１デルタシグマ変調部
１１０  第１符号変調部
１２０  駆動部
１３０  第１復調部
１４０  第１デジタルアナログ変換部
２００  排他的論理和部
３００  バッファ
４００  排他的論理和部
７００  第１符号変調部
７１０  第１復調部
８００  排他的論理和部
８１０  排他的論理和部
９００  排他的論理和部
９１０  排他的論理和部
１０１０  第２デルタシグマ変調部
１０２０  第２符号変調部
１０３０  多重化部
１０４０  制御部
１０５０  分離部
１０６０  第２復調部
１０７０  第２デジタルアナログ変換部
１１００  反転バッファ
１１１０  反転バッファ
１１２０  反転バッファ
１１３０  反転バッファ
１３００  バッファ
１３１０  反転バッファ
１３２０  第１取得部
１３３０  第２取得部
２２００  コンピュータ
２２０１  ＤＶＤ−ＲＯＭ
２２１０  ホストコントローラ
２２１２  ＣＰＵ
２２１４  ＲＡＭ
２２１６  グラフィックコントローラ
２２１８  ディスプレイデバイス
２２２０  入／出力コントローラ
２２２２  通信インターフェイス
２２２４  ハードディスクドライブ
２２２６  ＤＶＤ−ＲＯＭドライブ
２２３０  ＲＯＭ
２２４０  入／出力チップ
２２４２  キーボード
【図１】
2020195128.tif 000003
【図２】
2020195128.tif 000004
【図３】
2020195128.tif 000005
【図４】
2020195128.tif 000006
【図５】
2020195128.tif 000007
【図６】
2020195128.tif 000008
【図７】
2020195128.tif 000009
【図８】
2020195128.tif 000010
【図９】
2020195128.tif 000011
【図１０】
2020195128.tif 000012
【図１１】
2020195128.tif 000013
【図１２】
2020195128.tif 000014
【図１３】
2020195128.tif 000015
【図１４】
2020195128.tif 000016
【図１５】
2020195128.tif 000017