(57)【要約】【課題】半導体メモリにおいて信頼性を向上する。【解決手段】不揮発性半導体記憶装置は、半導体基板上において垂直方向に直列接続された複数の不揮発性メモリセルと、複数の不揮発性メモリセルのゲートにそれぞれ接続された複数のワード線とを有するメモリセルアレイ層と、メモリセルアレイ層上に位置し、垂直方向に直列接続された少なくとも２つの選択ゲートトランジスタと、少なくとも２つの選択ゲートトランジスタにそれぞれ接続された少なくとも２つの選択ゲート線とを有する選択ゲートトランジスタ層とを含み、メモリセルアレイ層における複数の不揮発性メモリセルと選択ゲートトランジスタ層における少なくとも２つの選択ゲートトランジスタとが、メモリセルアレイ層と選択ゲートトランジスタ層との接続面を介して直列に接続されて、ストリングユニットを構成し、少なくとも２つの選択ゲート線には異なる信号が供給される。【選択図】  図８
2020150084.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上において垂直方向に直列接続された複数の不揮発性メモリセルと、前記複数の不揮発性メモリセルのゲートにそれぞれ接続された複数のワード線とを有するメモリセルアレイ層と、
前記メモリセルアレイ層上に位置し、垂直方向に直列接続された少なくとも２つの選択ゲートトランジスタと、前記少なくとも２つの選択ゲートトランジスタにそれぞれ接続された少なくとも２つの選択ゲート線とを有する選択ゲートトランジスタ層とを含み、
前記メモリセルアレイ層における前記複数の不揮発性メモリセルと前記選択ゲートトランジスタ層における前記少なくとも２つの選択ゲートトランジスタとが、前記メモリセルアレイ層と前記選択ゲートトランジスタ層との接続面を介して直列に接続されて、ストリングユニットを構成し、
前記少なくとも２つの選択ゲート線には異なる信号が供給されることを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１記載の不揮発性半導体記憶装置において、前記複数の不揮発性メモリセルは前記メモリセルアレイ層に貫通して設けられたメモリホール周囲に形成され、前記少なくとも２つの選択ゲートトランジスタは前記選択ゲートトランジスタ層に貫通して設けられた選択ゲートトランジスタホール周囲に形成され、前記メモリホールの平面配置と前記選択ゲートトランジスタホールの平面配置は異なっており前記接続面において前記メモリホールの径の大きさと前記選択ゲートトランジスタホールの径の大きさとが異なることを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１記載の不揮発性半導体記憶装置において、さらに、センスアンプが前記不揮発性メモリセルに流れる電流を検知する際に、最下層の選択ゲートトランジスタのゲートには、最下層の選択ゲートトランジスタより上層の選択ゲートトランジスタのゲートに印加する電圧よりも高い電圧を印加する制御回路を有することを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項１記載の不揮発性半導体記憶装置において、さらに、前記不揮発性メモリセルのゲートに書き込み電圧を印加する際に、最下層の選択ゲートトランジスタのゲートには、最下層の選択ゲートトランジスタより上層の選択ゲートトランジスタのゲートに印加する電圧よりも高い電圧を印加する制御回路を有することを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項２記載の不揮発性半導体記憶装置において、さらに、センスアンプが前記不揮発性メモリセルに流れる電流を検知する際に、最下層の選択ゲートトランジスタのゲートには、最下層の選択ゲートトランジスタより上層の選択ゲートトランジスタのゲートに印加する電圧よりも高い電圧を印加する制御回路を有することを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項２記載の不揮発性半導体記憶装置において、さらに、前記不揮発性メモリセルのゲートに書き込み電圧を印加する際に、最下層の選択ゲートトランジスタのゲートには、最下層の選択ゲートトランジスタより上層の選択ゲートトランジスタのゲートに印加する電圧よりも高い電圧を印加する制御回路を有することを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項２記載の不揮発性半導体記憶装置において、前記選択ゲートトランジスタ層は絶縁シールドを挟んで水平方向にｋ個に分割され、ｋ個の独立して選択可能なストリングユニットを構成していることを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項７記載の不揮発性半導体記憶装置において、さらに、前記不揮発性メモリセルのゲートに書き込み電圧を印加する際に、非選択のストリングユニットにおいて、最下層の選択ゲートトランジスタのゲートには、最下層の選択ゲートトランジスタより上層の選択ゲートトランジスタのゲートに印加する電圧よりも高い電圧を印加する制御回路を有することを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求項１〜８いずれか記載の不揮発性半導体記憶装置において、前記少なくとも２つの選択ゲートトランジスタのうち最下層の選択ゲートトランジスタのしきい値は最下層の選択ゲートトランジスタより上層の選択ゲートトランジスタのしきい値よりも高いことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の実施形態は不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。このＮＡＮＤ型フラッシュメモリを大容量化するために、多くのメモリセルを積層した構成をとる三次元ＮＡＮＤ型フラッシュメモリが実用化されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１７−１７４８６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
三次元ＮＡＮＤ型フラッシュメモリの信頼性を向上する。
【課題を解決するための手段】
【０００５】
本実施形態にかかる不揮発性半導体記憶装置は、半導体基板上において垂直方向に直列接続された複数の不揮発性メモリセルと、複数の不揮発性メモリセルのゲートにそれぞれ接続された複数のワード線とを有するメモリセルアレイ層と、メモリセルアレイ層上に位置し、垂直方向に直列接続された少なくとも２つの選択ゲートトランジスタと、少なくとも２つの選択ゲートトランジスタにそれぞれ接続された少なくとも２つの選択ゲート線とを有する選択ゲートトランジスタ層とを含み、メモリセルアレイ層における複数の不揮発性メモリセルと選択ゲートトランジスタ層における少なくとも２つの選択ゲートトランジスタとが、メモリセルアレイ層と選択ゲートトランジスタ層との接続面を介して直列に接続されて、ストリングユニットを構成し、少なくとも２つの選択ゲート線には異なる信号が供給されることを特徴とする。
【図面の簡単な説明】
【０００６】
【図１】本実施形態にかかる不揮発性半導体記憶装置の回路構成を示した図である。
【図２】本実施形態にかかる不揮発性半導体記憶装置のメモリセルアレイ層に含まれるブロックの回路図である。
【図３】本実施形態にかかる不揮発性半導体記憶装置のロウデコーダに含まれる駆動回路の回路図である。
【図４】本実施形態にかかる不揮発性半導体記憶装置のメモリセルアレイ層の断面図及びＳＧＤ層における平面図である。
【図５】本実施形態にかかる不揮発性半導体記憶装置のメモリセルアレイ層とＳＧＤ層との結合部分の断面図（拡大図）及び平面図（拡大図）である。
【図６】本実施形態にかかる不揮発性半導体記憶装置のメモリセルアレイ層とＳＧＤ層との結合部分の概念図である。
【図７】本実施形態にかかる不揮発性半導体記憶装置のメモリセルアレイ層とＳＧＤ層との結合部分の概念図である。
【図８】本実施形態にかかる不揮発性半導体記憶装置の選択トランジスタに供給する信号を示した図である。
【図９】本実施形態にかかる不揮発性半導体記憶装置の選択トランジスタに供給する信号を示した図である。
【図１０】本実施形態にかかる不揮発性半導体記憶装置において各信号線に供給される電圧（読み出し動作中またはベリファイ動作中）を示した図である。
【図１１】本実施形態にかかる不揮発性半導体記憶装置において各信号線に供給される電圧（書き込み動作中）を示した図である。
【図１２】本実施形態にかかる不揮発性半導体記憶装置において選択トランジスタのしきい値電圧の分布を示した図である。
【発明を実施するための形態】
【０００７】
以下、本実施形態にかかる不揮発性半導体記憶装置を図面を参照して具体的に説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【０００８】
［不揮発性半導体記憶装置の回路構成］
まず、本実施形態にかかる不揮発性半導体記憶装置の回路構成について、図１を用いて説明する。
【０００９】
図１に示すように、本実施形態にかかる不揮発性半導体記憶装置１００は、大まかにはコア部１１０及び周辺回路１２０とを備えている。
【００１０】
コア部１１０は、メモリセルアレイ１１１、ロウデコーダ（ＲＤ）１１２、センスアンプ（ＳＡ）１１３及びソース線ドライバ（ＳＬＤ）１１４を備えている。
【００１１】
メモリセルアレイ１１１は、複数の不揮発性メモリセルトランジスタの集合である複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、・・・）を含む。同一ブロックＢＬＫ内のデータは一括して消去される。
【００１２】
ブロックＢＬＫの各々は、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、・・・）を含む。そして、ストリングユニットＳＵの各々は、複数のＮＡＮＤストリング１１５を含む。ＮＡＮＤストリング１１５内では、複数のメモリセルトランジスタが直列に接続されている。なお、メモリセルアレイ１１１内の、ブロックＢＬＫ、ストリングユニットＳＵ、ＮＡＮＤストリング１１５の数は任意である。
【００１３】
ロウデコーダ（ＲＤ）１１２はデータの書き込み及び読み出しの際、ブロックＢＬＫのアドレスやページのアドレスをデコードして、対象となるワード線等の各種制御線を選択する。また、ＮＡＮＤストリング１１５に接続されたワード線等の各種制御線に各種電圧を供給する。
【００１４】
センスアンプ（ＳＡ）１１３は、データの読み出し動作中には、メモリセルトランジスタからビット線に読み出されたデータをセンス・増幅する。また、データの書き込み動作中には、書き込みデータに対応した電圧をビット線に供給する。
【００１５】
ソース線ドライバ（ＳＬＤ）１１４は、データの書き込み、読み出し、消去の時、ソース線に必要な電圧を供給する。
【００１６】
周辺回路１２０はシーケンサ（ＳＱ）１２１及び電圧発生回路（ＶＧ）１２２を備える。
【００１７】
シーケンサ（ＳＱ）１２１は、不揮発性半導体記憶装置１００全体の動作を制御する。
【００１８】
電圧発生回路（ＶＧ）１２２は、データの書き込み、読み出し及び消去に必要な電圧を発生させ、ロウデコーダ１１２、センスアンプ１１３及びソース線ドライバ１１４に発生した電圧を供給する。
【００１９】
［メモリセルアレイに含まれるブロックの回路図］
図２は本実施形態にかかる不揮発性半導体記憶装置１００のメモリセルアレイ１１１に含まれるブロックＢＬＫの回路図である。ブロックＢＬＫ０を例にとって説明するが、他のブロックＢＬＫ１、２、・・・も同様の回路である。
【００２０】
ブロックＢＬＫ０は、Ｎ本のビット線ＢＬ（ＢＬ０、ＢＬ１、・・・）と接続されている。また、ブロックＢＬＫ０はソース線ＳＬと接続されている。ビット線ＢＬとソース線ＳＬの間に、ＮＡＮＤストリング１１５が接続される。ＮＡＮＤストリング１１５は、３個のドレイン側選択ゲートトランジスタＳＴ（ＳＴＵ０、ＳＴＵ１、ＳＴＬ）と、２個のドレイン側ダミーセルＤＭＴＤ（ＤＭＴＤ０、ＤＭＴＤ１）、９６個のメモリセルＭＴ（ＭＴ９５、ＭＴ９４、・・・ＭＴ０）、２個のソース側ダミーセルＤＭＴＳ（ＤＭＴＳ１、ＤＭＴＳ０）及びソース側選択ゲートトランジスタＳＴＳとを直列接続して構成される。
【００２１】
ドレイン側選択ゲートトランジスタＳＴＵ０とドレイン側選択ゲートトランジスタＳＴＵ１（後に説明するように上層選択ゲートトランジスタに相当する。）はいずれもドレイン側選択ゲート線ＳＧＤＵ０に共通接続され、ドレイン側選択ゲートトランジスタＳＴＬ（後に説明するように下層選択ゲートトランジスタに相当する。）はドレイン側選択ゲート線ＳＧＤＬ０に接続されている。
【００２２】
ドレイン側ダミーセルＤＭＴＤ（ＤＭＴＤ０、ＤＭＴＤ１）は、それぞれ対応するダミーセルワード線ＷＬ＿ＤＤ（ＷＬ＿ＤＤ０、ＷＬ＿ＤＤ１）に接続されている。９６個のメモリセルＭＴ（ＭＴ９５、ＭＴ９４、・・・ＭＴ０）は、それぞれ対応するワード線ＷＬ（ＷＬ＿９５、ＷＬ＿９４、・・・ＷＬ＿０）に接続されている。ソース側ダミーセルＤＭＴＳ（ＤＭＴＳ１、ＤＭＴＳ０）は、それぞれ対応するダミーセルワード線ＷＬ＿ＤＳ（ＷＬ＿ＤＳ１、ＷＬ＿ＤＳ０）に接続されている。
【００２３】
ソース側選択ゲートトランジスタＳＴＳはソース側選択ゲート線ＳＧＳに接続されている。
【００２４】
［ロウデコーダに含まれる駆動回路の回路図］
図３は、本実施形態にかかる不揮発性半導体記憶装置１００のロウデコーダ１１２に含まれる駆動回路の回路図である。
【００２５】
ロウデコーダ１１２は、アドレス信号に応答してブロックＢＬＫを選択するブロック選択デコーダ回路１１２１とインバータ回路１１２２、トランジスタＴＲ１、トランジスタＴＲ２、１００個のトランジスタＴＲ３、トランジスタＴＲ４、トランジスタＴＲ５及びトランジスタＴＲ６を有する。
【００２６】
トランジスタＴＲ１はグローバル選択ゲート線ＧＳＧＤＵとドレイン側選択ゲート線ＳＧＤＵとの間に接続され、ブロック選択デコーダ回路１１２１の出力によって制御される。トランジスタＴＲ２はグローバル選択ゲート線ＧＳＧＤＬとドレイン側選択ゲート線ＳＧＤＬとの間に接続され、ブロック選択デコーダ回路１１２１の出力によって制御される。ドレイン側選択ゲート線ＳＧＤＵ及びＳＧＤＬは、それぞれ、トランジスタＴＲ６及びＴＲ５の一端に接続され、トランジスタＴＲ６及びＴＲ５の他端は非選択ブロック電圧供給線ＵＳＧＤに接続される。
【００２７】
トランジスタＴＲ３はそれぞれダミーセルワード線ＷＬ＿ＤＤ（ＷＬ＿ＤＤ０、ＷＬ＿ＤＤ１）、ダミーセルワード線ＷＬ＿ＤＳ（ＷＬ＿ＤＳ０、ＷＬ＿ＤＳ１）及びワード線ＷＬ（ＷＬ＿９５〜ＷＬ＿０）と対応する制御信号線ＣＧ０〜ＣＧＮとの間に接続され、ブロック選択デコーダ回路１１２１の出力によって制御される。
【００２８】
トランジスタＴＲ４はグローバル選択ゲート線ＧＳＧＳとソース側選択ゲート線ＳＧＳとの間に接続され、ブロック選択デコーダ回路１１２１の出力によって制御される。
【００２９】
［メモリセルアレイの平面図及び断面図］
図４（Ａ）は、本実施形態にかかる不揮発性半導体記憶装置１００のメモリセルアレイ１１１を構成する積層体２００のＳＧＤ層における平面図である。図４（Ｂ）は積層体２００の断面図である。
【００３０】
本実施形態にかかる不揮発性半導体記憶装置１００のメモリセルアレイ１１１の積層体２００は、図示しない半導体基板上に絶縁膜を介して、下からメモリセルアレイ層２１０とＳＧＤ（ドレイン側セレクトゲート）層２２０とが積層されている。
【００３１】
メモリセルアレイ層２１０は、多数の導電膜２０１、２０２、２０３、・・・２０４と絶縁膜とが交互に積層された積層体に多数の貫通孔（メモリホールＭＨ）が形成されている。メモリホールＭＨ内部には絶縁膜膜（ＳｉＯ2膜又はＳｉＮ膜）、電荷蓄積膜（ＳｉＯＮ膜）及びゲート酸化膜（ＳｉＯ2膜）が積層形成され、内部には半導体膜（ｐ−Ｓｉ膜）が埋め込まれている。メモリセルアレイ層の下層に位置する導電膜２０１はソース側選択トランジスタＳＴＳのゲートに相当する。メモリセルアレイ層の中層から上層に位置する導電膜２０２、２０３、・・・２０４はメモリセルＭＴ及びダミーセルＤＭＴのゲートに相当する。
【００３２】
ＳＧＤ層２２０は、３層の導電膜２１１、２１２及び２１３と絶縁膜とが交互に積層された積層体に多数の貫通孔（選択トランジスタホールＳＨ）が形成されている。選択トランジスタホールＳＨ内部にも、メモリホールＭＨと同様に、絶縁膜膜（ＳｉＯ2膜又はＳｉＮ膜）、電荷蓄積膜（ＳｉＯＮ膜）及びゲート酸化膜（ＳｉＯ2膜）が積層形成され、内部には半導体膜（ｐ−Ｓｉ膜）が埋め込まれている。ＳＧＤ層２２０の下層に位置する導電膜２１１はドレイン側選択ゲートトランジスタＳＴＬのゲートに相当する。ＳＧＤ層２２０の中層に位置する導電膜２１２はドレイン側選択ゲートトランジスタＳＴＵ１のゲートに相当する。ＳＧＤ層２２０の上層に位置する導電膜２１３はドレイン側選択ゲートトランジスタＳＴＵ０のゲートに相当する。
【００３３】
積層体２００は積層体２００を上下に貫通するメモリスリットＳＴを挟んで隣接する積層体２００と電気的に分離されている。メモリスリットＳＴ部には導電対を充填させることで、積層体２００を上下に貫通するソース線コンタクトとなる。ソース線コンタクトはソース線ＳＬの一部を構成する。
【００３４】
図５（Ａ）は本実施形態にかかる不揮発性半導体記憶装置のメモリセルアレイ層２１０とＳＧＤ層２２０との結合部分（図４の点線Ａで示した部分である。）の断面図（拡大図）である。図５（Ｂ）はメモリセルアレイ層２１０とＳＧＤ層２２０との結合境界面（図５（Ａ）で点線Ｂ−Ｂ´で示した面である。）の平面図（拡大図）である。
【００３５】
図５（Ａ）に示すとおり、導電膜２１１は、例えば、Ｘ方向において４つに切断されている。従って、導電膜２０４（ダミーセルＤＭＴＤ０のゲートに相当する。）のＸ方向における寸法に対して、各導電膜２１１（ドレイン側選択ゲートトランジスタＳＴＬのゲートに相当する。）のＸ方向における寸法は、１／４よりも小さくなる。個々の導電膜２１１の間には絶縁シールドＳＨＥが形成されている。
【００３６】
絶縁シールドＳＨＥはメモリセルアレイ層２１０には設けられず、ＳＧＤ層２２０のみに設けられる。従って、メモリセルアレイ層２１０に形成されるメモリホールＭＨのピッチよりも、ＳＧＤ層２２０に形成される選択トランジスタホールＳＨのピッチを、小さくする必要がある。別の言い方をすれば、ＳＧＤ層２２０に形成される選択トランジスタホールＳＨの配置密度よりも、ＳＧＤ層２２０に形成される選択トランジスタホールＳＨの配置密度を、高くする必要がある。従って、ＳＧＤ層２２０に形成される選択トランジスタホールＳＨを、メモリセルアレイ層２１０に形成されるメモリホールＭＨに対して、物理的にシフトさせて配置する必要がある。この結果、選択トランジスタホールＳＨとメモリホールＭＨとはその接続面でズレが生じる。そのズレは絶縁シールドＳＨＥに近い側で顕著である。図５（Ｂ）に、選択トランジスタホールＳＨとメモリホールＭＨとの接続面におけるズレを概念的に示す。
【００３７】
図６は本実施形態にかかる不揮発性半導体記憶装置において、シフト量が比較的小さい場合の、メモリセルアレイ層２１０とＳＧＤ層２２０との結合部分の概念図である。図７はシフト量が図６の場合よりも大きい場合の、メモリセルアレイ層２１０とＳＧＤ層２２０との結合部分の概念図である。ここから、シフト量が一定以上の場合には、電流の経路が制限されるため、接続抵抗（オン抵抗）が増加しやすくなり、したがってセルアレイに流れるセル電流（Ｉｃｅｌｌ）が低下しやすくなることが理解できる。
【００３８】
なお、図５（Ａ）および図５（Ｂ）においては、ＳＧＤ層２２０に形成される選択トランジスタホールＳＨの径と、メモリセルアレイ層２１０に形成されるメモリホールＭＨの径とを略同一の大きさで示した。しかしながらこれに限定されず、選択トランジスタホールＳＨの径（Ｄｓｈ）とメモリホールＭＨの径（Ｄｍｈ）とは異なっていてもよい。選択トランジスタホールＳＨはメモリホールＭＨよりも配置密度を高くする必要があることから、例えば図６および図７に示すように、選択トランジスタホールＳＨの径ＤｓｈはメモリホールＭＨの径Ｄｍｈよりも小さいことが好ましい。選択トランジスタホールＳＨの径Ｄｓｈがより小さいことによって、選択トランジスタホールＳＨの配置密度を高くしやすくなる。また、ズレの大きさが同じである場合、選択トランジスタホールＳＨの径ＤｓｈがメモリホールＭＨの径Ｄｍｈより小さいことによって、選択トランジスタホールＳＨの径ＤｓｈとメモリホールＭＨの径Ｄｍｈとが同じである場合と比べて、選択トランジスタホールＳＨの径ＤｓｈのメモリホールＭＨの径Ｄｍｈと重なり合わない領域を小さくすることができる。
【００３９】
［選択トランジスタに供給する信号の例１］
図８は、本実施形態にかかる不揮発性半導体記憶装置１００の選択トランジスタＳＴＵ０、ＳＴＵ１及びＳＴＬに供給する信号を示した図である。
【００４０】
図８に示すとおり、ドレイン側選択ゲートトランジスタＳＴＵ０及びＳＴＵ１には、信号ＳＧＤＵ０、ＳＧＤＵ１、ＳＧＤＵ２、ＳＧＤＵ３がそれぞれ供給される。また、ドレイン側選択ゲートトランジスタＳＴＬには、信号ＳＧＤＬ０、ＳＧＤＬ１、ＳＧＤＬ２、ＳＧＤＬ３がそれぞれ供給される。そして、読み出し動作中（及びベリファイ動作中）にセンスアンプがビット線電流を検知するタイミングにおいては、ＳＧＤＵ０、ＳＧＤＵ１、ＳＧＤＵ２、ＳＧＤＵ３とは異なった電圧がＳＧＤＬ０、ＳＧＤＬ１、ＳＧＤＬ２、ＳＧＤＬ３にそれぞれ供給される。また、書き込み動作中に、非選択ワード線に中電圧が、選択ワード線に高電圧が印加され、チャネル領域（メモリホールＭＨ内のポリシリコンが充填された部分）がブーストされるタイミングにおいては、ＳＧＤＵ０、ＳＧＤＵ１、ＳＧＤＵ２、ＳＧＤＵ３とは異なった電圧がＳＧＤＬ０、ＳＧＤＬ１、ＳＧＤＬ２、ＳＧＤＬ３にそれぞれ供給される。これら信号は前述した駆動回路（図３）を介して電圧発生回路から供給される。
【００４１】
［選択トランジスタに供給する信号の例２］
図９は、本実施形態にかかる不揮発性半導体記憶装置１００の選択トランジスタＳＴＵ０、ＳＴＵ１及びＳＴＬに供給する信号の別の例を示した図である。
【００４２】
図９に示すとおり、ドレイン側選択ゲートトランジスタＳＴＵ０及びＳＴＵ１には、信号ＳＧＤＵ０、ＳＧＤＵ１、ＳＧＤＵ２、ＳＧＤＵ３がそれぞれ供給される。また、ドレイン側選択ゲートトランジスタＳＴＬには、共通して信号ＳＧＤＬが供給される。そして、読み出し動作中（またはベリファイ動作中）や書き込み動作中においては、ＳＧＤＵ０、ＳＧＤＵ１、ＳＧＤＵ２、ＳＧＤＵ３とは異なった電圧の信号がＳＧＤＬに供給される。これら信号は前述した駆動回路（図３）を介して電圧発生回路から供給される。
【００４３】
［動作波形の説明（読み出し動作）］
図１０は本実施形態にかかる不揮発性半導体記憶装置において読み出し動作中（またはベリファイ動作中）に各信号線に供給される電圧を示した図である。
【００４４】
読み出し動作には、ｔ０からｔ１、ｔ１からｔ２、ｔ２からｔ３の３つのステージがある。ｔ０からｔ１の間はブーストされたチャネル電圧を低減するための準備期間、ｔ１からｔ２の間はプリチャージ期間、ｔ２からｔ３の間はメモリセルのデータを判定するための読み出し期間である。
【００４５】
前述したように、ドレイン側選択ゲートトランジスタＳＴＵ０及びＳＴＵ１には、信号ＳＧＤＵ０、ＳＧＤＵ１、ＳＧＤＵ２、ＳＧＤＵ３が供給される。
【００４６】
選択されたブロックＢＬＫの選択されたストリングユニットのドレイン側選択ゲートトランジスタＳＴＵ０及びＳＴＵ１に供給する信号をＳＧＤＵ＿ＳＥＬとする。選択されたブロックＢＬＫの非選択のストリングユニットのドレイン側選択ゲートトランジスタＳＴＵ０及びＳＴＵ１に供給する信号をＳＧＤＵ＿ＵＳＥＬとする。
【００４７】
選択されたブロックＢＬＫの選択されたストリングユニットのドレイン側選択ゲートトランジスタＳＴＬに供給する信号をＳＧＤＬ＿ＳＥＬとする。
【００４８】
選択されたブロックＢＬＫの非選択のストリングユニットのドレイン側選択ゲートトランジスタＳＴＬに供給する信号をＳＧＤＬ＿ＵＳＥＬとする。
【００４９】
選択されたブロックＢＬＫの選択されたストリングユニットのソース側選択ゲートトランジスタＳＴＳに供給する信号をＳＧＳ＿ＳＥＬとする。
【００５０】
選択されたブロックＢＬＫの非選択のストリングユニットのソース側選択ゲートトランジスタＳＴＳに供給する信号をＳＧＳ＿ＵＳＥＬとする。
【００５１】
選択されないブロックＢＬＫのストリングユニットのドレイン側選択ゲートトランジスタＳＴＵ０、ＳＴＵ１及びＳＴＬ並びにソース側選択ゲートトランジスタＳＴＳに供給する電圧をＵＳＧＤとする。
【００５２】
時刻ｔ０で選択ブロックＢＬＫのＳＧＤＵ＿ＳＥＬ及びＳＧＤＵ＿ＵＳＥＬをＶＳＧ（約６Ｖ）まで上昇させる。同時に、選択ブロックＢＬＫのＳＧＤＬ＿ＳＥＬ及びＳＧＤＬ＿ＵＳＥＬをＶＳＧＨ（約６Ｖ＋α）まで上昇させる。ここで、ＶＳＧＨはＶＳＧよりもαＶ（０．５〜１．５Ｖ程度）だけ高い。非選択ブロックＢＬＫのストリングユニットのＵＳＧＤは０ＶのままかＶＳＲＣ（約３Ｖ、０Ｖより高くＶＳＧよりも低い電圧）とする。
【００５３】
時刻ｔ０以降、選択ブロックＢＬＫのＳＧＳ＿ＳＥＬ及びＳＧＳ＿ＵＳＥＬをＶＳＧ（約６Ｖ）まで上昇させる。同時に、非選択ブロックＢＬＫのストリングユニットのソース側選択ゲートトランジスタＳＴＳのゲートに印加されるＵＳＧＤは０ＶのままかＶＳＲＣとする。
【００５４】
時刻ｔ０以降、ワード線ＷＬを読み出し電圧ＶＲＥＡＤまで上昇させる。ここで、ＶＲＥＡＤはストリングユニットを構成するメモリセルのうち非選択のメモリセルに接続されたワード線ＷＬに印加する電圧である。ソース線ＳＬに供給されるＣＥＬＳＲＣの電圧がＶＳＲＣに上昇し同時にビット線ＢＬの電圧もＶＳＲＣに上昇する。
【００５５】
時刻ｔ１以降、ＳＧＤＵ＿ＳＥＬをＶＳＧのまま維持しつつ、ＳＧＤＵ＿ＵＳＥＬをＶＳＲＣまで落とす。同時にＳＧＤＬ＿ＳＥＬをＶＳＧＨのまま維持しつつ、ＳＧＤＬ＿ＵＳＥＬをＶＳＲＣまで落とす。同時にＳＧＳ＿ＳＥＬをＶＳＧのまま維持しつつ、ＳＧＳ＿ＵＳＥＬをＶＳＲＣまで落とす。
【００５６】
時刻ｔ１以降、選択ワード線ＷＬの電圧をＶＣＧＲＶまで落とす。同時に、ビット線ＢＬをプリチャージ電圧Ｖｐｒｅまで上昇させる。
【００５７】
時刻ｔ２以降、センスアンプ１１３によって読み出し動作を行う。この時点で流れるセル電流によってビット線電圧が変動する（図示していない）。
【００５８】
時刻ｔ２以降の読み出し動作において、上層のドレイン側選択ゲートトランジスタＳＴＵ０及びＳＴＵ１のゲートにはＶＳＧ（約６Ｖ）の電圧が印加され、最下層のドレイン側選択ゲートトランジスタＳＴＬのゲートにはＶＳＧＨ（約７Ｖ）の電圧が印加される。この結果、図５のＢで示した面近傍の最下層のドレイン側選択ゲートトランジスタＳＴＬを経由する電流パスのオン抵抗を大幅に改善することが可能になる。上層のドレイン側選択ゲートトランジスタのゲートには低い電圧が供給されることから非選択ストリングユニットによるディスタープの影響をなくすことができる。
【００５９】
［動作波形の説明（書き込み動作）］
図１１は本実施形態にかかる不揮発性半導体記憶装置においてワード線に書き込み電圧を供給する時（書き込み動作中）に各信号線に供給される電圧を示した図である。
【００６０】
書き込み動作は、ｔ０からｔ１、ｔ１からｔ２、ｔ２からｔ３の３つのステージがある。ｔ０からｔ１の間はブーストされたチャネル電圧を安定させるための書き込み準備期間、ｔ１からｔ２の間は高電圧を印加する書き込み期間、ｔ２からｔ３の間は各ノードにおける高電圧が引いていくリカバリー期間である。
【００６１】
選択されたブロックＢＬＫの選択されたストリングユニットのドレイン側選択ゲートトランジスタＳＴＵ０及びＳＴＵ１に供給する信号をＳＧＤＵ＿ＳＥＬ、選択されたブロックＢＬＫの非選択のストリングユニットのドレイン側選択ゲートトランジスタＳＴＵ０及びＳＴＵ１に供給する信号をＳＧＤＵ＿ＵＳＥＬとする点は前述したとおりである。
【００６２】
また、選択されたブロックＢＬＫの選択されたストリングユニットのドレイン側選択ゲートトランジスタＳＴＬに供給する信号をＳＧＤＬ＿ＳＥＬとし、選択されたブロックＢＬＫの非選択のストリングユニットのドレイン側選択ゲートトランジスタＳＴＬに供給する信号をＳＧＤＬ＿ＵＳＥＬとする点も前述したとおりである。
【００６３】
ソース側選択ゲートトランジスタＳＴＳに供給する信号をＳＧＳとする。
【００６４】
時刻ｔ０でＳＧＤＵ＿ＳＥＬ、ＳＧＤＵ＿ＵＳＥＬ、ＳＧＤＬ＿ＳＥＬ及びＳＧＤＬ＿ＵＳＥＬをＶＳＧまで上昇させる。ＳＧＳは０Ｖ、ＷＬも０Ｖにする。
【００６５】
時刻ｔ０以降、ビット線ＢＬの電圧を、データに応じて、書き込み禁止電圧（“１”ｄａｔａ、しきい値の上昇を抑圧するためのデータ）と書き込み電圧（“０”ｄａｔａ、しきい値の上昇を促すデータ）に設定する。ソース線ＳＬに供給されるＣＥＬＳＲＣの電圧が１Ｖ程度に上昇する。
【００６６】
時刻ｔ１以降、ＳＧＤＵ＿ＳＥＬをＶＳＧＤのまま維持しつつ、ＳＧＤＵ＿ＵＳＥＬを０Ｖまで落とす。同時にＳＧＤＬ＿ＳＥＬをＶＳＧＤのまま維持しつつ、ＳＧＤＬ＿ＵＳＥＬをＶＳＧＤＬ（約２Ｖ、０より高くＶＳＧＤより低い電圧）まで落とす。ＳＧＳは０Ｖのままである
【００６７】
時刻ｔ１以降、すべてのワード線ＷＬの電圧をＶＰＡＳＳ（約９Ｖ）まで上昇させ、次いで、書き込みを行うメモリセルに接続された選択ワード線ＷＬの電圧をさらにＶＰＧＭ（約１８Ｖ）まで上昇させる。ここで書き込みがなされ、選択されたメモリセルのしきい値が書き込みデータに応じて変動する。
【００６８】
時刻ｔ２以降、ワード線ＷＬの電圧を０Ｖに戻し、高電圧を放電させる。
【００６９】
時刻ｔ１からｔ２の間において、選択ストリングユニットのチャネル領域はワード線ＷＬに印加されるパス電圧ＶＰＡＳＳ及び書き込み電圧ＶＰＧＭとのカップリングによってパス電圧ＶＰＡＳＳに近い電位まで上昇する。これは非選択ストリングユニットにおいても同様であり、この高い電位が書き込みディスタープを引き起こすおそれを生じさせる。しかしながら、非選択ストリングユニットの最下層のドレイン側選択ゲートトランジスタＳＴＬのゲートにはＶＳＧＤＬ（約２Ｖ）の電圧が印加される。この結果、書き込みディタープの影響を低減することができる。他方で、上層のドレイン側選択ゲートトランジスタのゲートには低い電圧（０Ｖ）が供給されて確実なカットオフがなされることからこの点でも書き込みディスタープの影響をなくすことができる。
【００７０】
［しきい値の設定］
上記した本実施形態にかかる不揮発性半導体記憶装置においては、さらに、ドレイン側選択ゲートトランジスタＳＴＬとＳＴＵとでしきい値を異ならせることが望ましい。図１２は本実施形態にかかる不揮発性半導体記憶装置において選択トランジスタのしきい値電圧の分布を示した図である。
【００７１】
上層のドレイン側選択ゲートトランジスタＳＴＵ０、ＳＴＵ１のしきい値分布が図１２の分布ＳＧＤＨであり、最下層のドレイン側選択ゲートトランジスタＳＴＬのしきい値分布が図１２の分布ＳＧＤＬである。分布ＳＧＤＨは境界値Ｖｔｔより上に分布し、分布ＳＧＤＬより下に分布しているが、分布ＳＧＤＬの下裾がＳＧＤＵの下裾より低ければよい。
【００７２】
本実施形態にかかる不揮発性半導体記憶装置は書き込み動作の前に、ドレイン側選択ゲートトランジスタのしきい値が個別に設定される。これは、通常の書き込み動作と同様のシーケンスで行われるところ、先に最下層のドレイン側選択ゲートトランジスタＳＴＬのしきい値調整を行い、次いで、上層のドレイン側選択ゲートトランジスタＳＴＵ０、ＳＴＵ１のしきい値調整を行う。最下層のドレイン側選択ゲートトランジスタＳＴＬのしきい値調整においては、チャネルブースト動作を使うことができるため、しきい値分布はより狭い範囲に制限することが可能である。
【００７３】
ドレイン側選択ゲートトランジスタＳＴＬとＳＴＵとでしきい値を異ならせる場合以下のような効果がある。まず、選択ゲートトランジスタホールＳＨはメモリホールＭＨよりも径が小さいことが多いのでリードディスタープが発生しやすい。しかし、最下層のドレイン側選択ゲートトランジスタのしきい値を低めに設定することによって、多少のディスターブがおきてそのしきい値が変動（上昇する方向に変動する）しても、その影響を限局することができる。さらに、書き込み動作中には上層のドレイン側選択ゲートトランジスタのしきい値が高いため書き込み動作中のカットオフ特性が向上しチャネルブーストによるリークが減る。
【００７４】
以上のように、同一ストリングユニット内の複数のドレイン側選択ゲートトランジスタを個別に制御（ゲート電圧、しきい値）することによって、セル電流の増加と信頼性の向上を図ることができる。
【００７５】
［変形例］
以上の本実施形態にかかる不揮発性半導体記憶装置は、ドレイン側選択ゲートトランジスタは３個直列に接続されていたが、これは２個でもよく、４個以上でもよい。また、ダミーセル及びメモリセルの個数は適宜変更することが可能である。ブロック内のストリングユニットの分割数（ｋ）が４である例を示したが、ストリングユニットの分割数は例えば、２や８であってもよく、任意の数で構わない。
【００７６】
以上、本開示のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７７】
ＳＧＤ  ドレイン側選択ゲート線
ＳＴＵ  上層ドレイン側選択ゲートトランジスタ
ＳＴＬ  最下層ドレイン側選択ゲートトランジスタ
ＤＤ  ドレイン側ダミーセル配線
ＷＬ  ワード線
ＤＳ  ソース側ダミーセル配線
ＳＧＳ  ソース側選択ゲート線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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