(57)【要約】 【課題】電気的特性を低下させることなく利得の切替ができるようにする。【解決手段】高周波増幅回路は、高周波入力信号を増幅するソース接地の第１トランジスタと、第１トランジスタで増幅された信号をさらに増幅するゲート接地の第２トランジスタと、第１トランジスタのゲートに繋がる入力信号経路上に接続され、所定の利得モード時に高周波入力信号を減衰させ、所定の利得モード以外の利得モードでは高周波入力信号を減衰させることなく通過させる減衰器と、を備える。減衰器は、所定の利得モード時に入力信号経路上に接続される第１抵抗素子と、所定の利得モード時に、高周波入力信号の入力ノードと第１抵抗素子の一端との間の入力信号経路と、第１基準電位ノードと、の間に接続される第２キャパシタと、所定の利得モード時に第１抵抗素子の他端と第１トランジスタのゲートとの間の入力信号経路と第１基準電位ノードとの間に接続される第２抵抗素子と、を有する。【選択図】図１
2020195033.tif 000002
【特許請求の範囲】
【請求項１】
高周波入力信号を増幅するソース接地の第１トランジスタと、
前記第１トランジスタで増幅された信号をさらに増幅するゲート接地の第２トランジスタと、
前記第１トランジスタのソースと第１基準電位ノードとの間に接続される第１インダクタと、
前記第２トランジスタのドレインと第２基準電位ノードとの間に接続される第２インダクタと、
前記第２トランジスタのドレインと当該高周波増幅回路の出力ノードとの間に接続される第１キャパシタと、
前記第１トランジスタのゲートに繋がる入力信号経路上に接続され、所定の利得モード時に前記高周波入力信号を減衰させ、前記所定の利得モード以外の利得モードでは前記高周波入力信号を減衰させることなく通過させる減衰器と、を備え、
前記減衰器は、
前記所定の利得モード時に前記入力信号経路上に接続される第１抵抗素子と、
前記所定の利得モード時に、前記高周波入力信号の入力ノードと前記第１抵抗素子の一端との間の前記入力信号経路と、前記第１基準電位ノードと、の間に接続される第２キャパシタと、
前記所定の利得モード時に、前記第１抵抗素子の他端と前記第１トランジスタのゲートとの間の前記入力信号経路と、前記第１基準電位ノードと、の間に接続される第２抵抗素子と、を有する、高周波増幅回路。
【請求項２】
前記減衰器は、
前記第１抵抗素子をバイパスさせるか否かを切り替える第３トランジスタと、
前記入力信号経路と前記第１基準電位ノードとの間に前記第２キャパシタを接続するか否かを切り替える第４トランジスタと、
前記第１抵抗素子から前記第１トランジスタのゲートまでの間の入力信号経路と前記第１基準電位ノードとの間に前記第２抵抗素子を接続するか否かを切り替える第５トランジスタと、を有し、
前記第３乃至第５トランジスタは、前記所定の利得モードか否かでオンまたはオフに切り替えられる、請求項１に記載の高周波増幅回路。
【請求項３】
バイパスモード時に前記高周波入力信号が前記第１トランジスタ及び前記第２トランジスタで増幅されないように、前記入力ノードから前記第２インダクタと前記第１キャパシタとの接続ノードを介して前記出力ノードに前記高周波入力信号をバイパスさせるバイパス経路と、
前記バイパスモード時には、前記第２トランジスタのドレイン−ソース間と前記第１トランジスタのドレイン−ソース間とを通って前記第１基準電位ノードに至る信号経路を遮断する第６トランジスタと、を備える、請求項１又は２に記載の高周波増幅回路。
【請求項４】
前記バイパスモード時には前記高周波入力信号を増幅することなく、前記入力ノードから前記第２インダクタと前記第１キャパシタとの接続ノードにバイパスさせ、前記バイパスモード以外の利得モード時には前記バイパス経路を前記出力ノードから遮断するバイパス切替回路を備える、請求項３に記載の高周波増幅回路。
【請求項５】
前記バイパス切替回路は、
前記バイパス経路上にカスコード接続される第７トランジスタ及び第８トランジスタと、
前記第７トランジスタ及び第８トランジスタの接続ノードと、前記第１基準電位ノードとの間に接続される第９トランジスタと、を有し、
前記第７トランジスタ及び前記第８トランジスタは、前記バイパスモード以外の利得モード時にオフし、前記バイパスモード時にオンし、
前記第９トランジスタは、前記バイパスモード以外の利得モード時にオンし、前記バイパスモード時にはオフする、請求項４に記載の高周波増幅回路。
【請求項６】
前記第１インダクタは、
一端が前記第１トランジスタのソースに接続された第３インダクタと、
前記第３インダクタの他端と前記第１基準電位ノードとの間に接続される第４インダクタと、を有し、
前記所定の利得モード時には前記第１トランジスタのソースと前記第１基準電位ノードとの間に前記第３インダクタ及び前記第４インダクタを直列接続し、前記所定の利得モード以外の利得モードでは前記第４インダクタの両端をバイパスさせる第１０トランジスタをさらに備える、請求項３乃至５のいずれか一項に記載の高周波増幅回路。
【請求項７】
前記第２インダクタに並列接続可能で、それぞれ抵抗値が異なる複数の抵抗素子と、
前記複数の抵抗素子のそれぞれに直列接続され、対応する抵抗素子を前記第２インダクタに並列接続するか否かを切り替える複数の第１スイッチ回路と、を備え、
前記複数の第１スイッチ回路は、選択する利得モードに応じて切り替えられる、請求項１乃至６のいずれか一項に記載の高周波増幅回路。
【請求項８】
前記第１キャパシタに並列接続可能で、それぞれ容量が異なる複数のキャパシタと、
前記複数のキャパシタのそれぞれに直列接続され、対応するキャパシタを前記第１キャパシタに並列接続するか否かを切り替える複数の第２スイッチ回路と、を備え、
前記複数の第２スイッチ回路は、選択する利得モードに応じて切り替えられる、請求項１乃至７のいずれか一項に記載の高周波増幅回路。
【請求項９】
ＳＯＩ（Silicon on Insulator）基板上に配置される高周波増幅回路を備え、
前記高周波増幅回路は、
高周波入力信号を増幅するソース接地の第１トランジスタと、
前記第１トランジスタで増幅された信号をさらに増幅するゲート接地の第２トランジスタと、
前記第１トランジスタのソースと第１基準電位ノードとの間に接続される第１インダクタと、
前記第２トランジスタのドレインと第２基準電位ノードとの間に接続される第２インダクタと、
前記第２トランジスタのドレインと当該高周波増幅回路の出力ノードとの間に接続される第１キャパシタと、
前記第１トランジスタのゲートに繋がる入力信号経路上に接続され、所定の利得モード時に前記高周波入力信号を減衰させ、前記所定の利得モード以外の利得モードでは前記高周波入力信号を減衰させることなく通過させる減衰器と、を備え、
前記減衰器は、
前記所定の利得モード時に前記入力信号経路上に接続される第１抵抗素子と、
前記所定の利得モード時に、前記高周波入力信号の入力ノードと前記第１抵抗素子の一端との間の前記入力信号経路と、前記第１基準電位ノードと、の間に接続される第２キャパシタと、
前記所定の利得モード時に、前記第１抵抗素子の他端と前記第１トランジスタのゲートとの間の前記入力信号経路と、前記第１基準電位ノードと、の間に接続される第２抵抗素子と、を有する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、高周波増幅回路及び半導体装置に関する。
【背景技術】
【０００２】
近年、高周波低雑音増幅器（ＬＮＡ：Low Noise Amplifier）をＳｉＧｅバイポーラプロセス（以下、ＳｉＧｅプロセス）からＳＯＩ（Silicon On Insulator）ＣＭＯＳプロセス（以下、ＳＯＩプロセス）に置換する検討が進められている。ＳＯＩプロセスはＳｉＧｅプロセスよりも低コストであり、またＳＯＩプロセスで形成したＭＯＳトランジスタの寄生容量が小さいことから、高周波信号の電力損失が小さくなる。よって、ＳＯＩプロセスを用いれば、電気的特性を劣化させずに、高周波スイッチと高周波低雑音増幅器とを同一のＳＯＩ基板上に形成でき、ワンチップ化が可能となって集積度の向上が図れる。
【０００３】
ＬＮＡは、受信された高周波信号（以下、高周波入力信号）の信号強度が小さい場合には必須となるが、高周波入力信号の信号強度が十分に大きい場合には、ＬＮＡで増幅する必要はない。そこで、ＬＮＡで増幅を行うか、あるいはＬＮＡをバイパスするかを切替可能とした高周波増幅回路が提案されている。
【０００４】
ＬＮＡをバイパスするバイパス信号経路を設ける場合、できるだけ信号損失を生じさせずに高周波入力信号をバイパスするのが望ましい。さらに高い線形性も要求される。線形性を評価する尺度の一つにＩＰ１ｄＢ（1dB Input Compression Point）がある。ＩＰ１ｄＢは、利得が１ｄＢ低下する入力電力レベルを表しており、高周波入力信号をバイパスする際には、ＩＰ１ｄＢはできるだけ大きい方が望ましい。
【０００５】
また、ＬＮＡには、利得可変機能が要求されることが多い。ＬＮＡの後段に設けられる復調回路の入力ダイナミックレンジに適合させるためＬＮＡに複数の利得モードの仕様が規定されている場合がある。より具体的には、各利得モードごとに、反射特性Ｓ１１，Ｓ２２、ノイズ指数ＮＦ、ＩＩＰ３（Input 3rd-order Intercept Point）の許容範囲が定められている場合がある。利得が小さい利得モードほど、ＩＩＰ３を許容範囲内に収めるのは容易ではない。また、各利得モード間での通過位相偏差として例えば２０ｄｅｇを要求される場合もあるが、その要求を満たすのは容易ではない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−１２８７０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の一態様は、電気的特性を低下させることなく利得の切替が可能な高周波増幅回路及び半導体装置を提供するものである。
【課題を解決するための手段】
【０００８】
本実施形態によれば、高周波入力信号を増幅するソース接地の第１トランジスタと、
前記第１トランジスタで増幅された信号をさらに増幅するゲート接地の第２トランジスタと、
前記第１トランジスタのソースと第１基準電位ノードとの間に接続される第１インダクタと、
前記第２トランジスタのドレインと第２基準電位ノードとの間に接続される第２インダクタと、
前記第２トランジスタのドレインと当該高周波増幅回路の出力ノードとの間に接続される第１キャパシタと、
前記第１トランジスタのゲートに繋がる入力信号経路上に接続され、所定の利得モード時に前記高周波入力信号を減衰させ、前記所定の利得モード以外の利得モードでは前記高周波入力信号を減衰させることなく通過させる減衰器と、を備え、
前記減衰器は、
前記所定の利得モード時に前記入力信号経路上に接続される第１抵抗素子と、
前記所定の利得モード時に、前記高周波入力信号の入力ノードと前記第１抵抗素子の一端との間の前記入力信号経路と、前記第１基準電位ノードと、の間に接続される第２キャパシタと、
前記所定の利得モード時に、前記第１抵抗素子の他端と前記第１トランジスタのゲートとの間の前記入力信号経路と、前記第１基準電位ノードと、の間に接続される第２抵抗素子と、を有する、高周波増幅回路が提供される。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態による高周波増幅回路の回路図。
【図２】図１の可変抵抗素子と可変キャパシタの具体的な回路構成の一例を示す回路図。
【図３】第１〜第４利得モード及びバイパスモード時に図１及び図２の各トランジスタのゲート等に入力される電圧値を示す図。
【図４】Ｇ０モードのＳパラメータとＮＦのシミュレーション結果を示す図。
【図５】Ｇ１モードのＳパラメータとＮＦのシミュレーション結果を示す図。
【図６】Ｇ２モードのＳパラメータとＮＦのシミュレーション結果を示す図。
【図７】Ｇ３モードのＳパラメータとＮＦのシミュレーション結果を示す図。
【図８】バイパスモードのＳパラメータとＮＦのシミュレーション結果を示す図。
【図９】利得の入力信号電力依存性のシミュレーション結果を示す図。
【図１０】ＩＩＰ３の入力信号依存性のシミュレーション結果を示す図。
【図１１】各利得モードの一般的な要求仕様をまとめた図。
【図１２】本実施形態のシミュレーション結果をまとめた図。
【図１３】第１変形例によるＬＮＡの回路図。
【図１４】第２変形例によるＬＮＡの回路図。
【図１５】第２の実施形態によるＬＮＡの回路図。
【図１６】図１５の一変形例によるＬＮＡの回路図。
【図１７】図１６のＬＮＡに設定される各種の値を示す図。
【図１８】第１又は第２の実施形態によるＬＮＡを内蔵する無線装置の概略構成を示すブロック図。
【発明を実施するための形態】
【００１０】
以下、図面を参照して実施の形態について説明する。なお、本件明細書と添付図面においては、理解のしやすさと図示の便宜上、一部の構成部分を省略、変更または簡易化して説明および図示しているが、同様の機能を期待し得る程度の技術内容も、本実施の形態に含めて解釈することとする。また、本件明細書に添付する図面においては、図示と理解のしやすさの便宜上、適宜縮尺および縦横の寸法比等を、実物から変更し誇張してある。
【００１１】
（第１の実施形態）
図１は第１の実施形態による高周波増幅回路（以下、ＬＮＡ）１の回路図である。図１のＬＮＡ１は、例えばＳＯＩ基板上に配置可能である。また、ＬＮＡ１の周辺回路、例えばアンテナスイッチとＬＮＡ１を同一のＳＯＩ基板上に配置してもよい。図１のＬＮＡ１は、例えば携帯電話やスマートフォンなどの無線装置で用いられるが、用途や実装場所は問わない。図１のＬＮＡ１は、利得を複数通りに切替可能である。以下では、利得モードの切替により、４通りに利得を切替可能な例を説明するが、利得モードの切替数は必ずしも４通りに限定されず、２通り以上であればよい。本明細書では、第１利得Ｇ０モードを最大利得のモード、第２利得Ｇ１モードを２番目に利得が大きいモード、第３利得Ｇ２モードを２番目に利得が小さいモード、第４利得Ｇ３モードを最小利得のモードとする。この他、図１のＬＮＡ１は、高周波入力信号を利得の調整をすることなく、そのまま出力するバイパスＢＹＰモードを有する。
【００１２】
図１のＬＮＡ１は、ソース接地のトランジスタ（第１トランジスタ）Ｑ１と、ゲート接地のトランジスタ（第２トランジスタ）Ｑ２と、第１インダクタＬsと、第２インダクタＬdと、可変抵抗素子Ｒdと、トランジスタ（第６トランジスタ）Ｑ３と、可変キャパシタ（第１キャパシタ）Ｃoutと、減衰器３と、シャント抵抗Ｒsh2と、バイパス切替回路４と、バイアス生成回路５とを備えている。
【００１３】
トランジスタＱ３はＰ型ＭＯＳトランジスタであり、それ以外のトランジスタはすべてＮ型ＭＯＳトランジスタである。なお、後述するように、可変抵抗素子Ｒdは、Ｐ型ＭＯＳトランジスタを用いて構成可能である。
【００１４】
トランジスタＱ１のゲートには、入力信号経路２が接続されている。入力信号経路２上には、高周波入力信号が入力される入力ノードLNAinと、減衰器３と、キャパシタＣxとが接続されている。また、入力ノードLNAinには、外付けインダクタＬextが接続されており、高周波入力信号は、この外付けインダクタＬextを介して入力ノードLNAinに入力される。本実施形態は、図１のＬＮＡ１をＳＯＩ基板上に形成してチップ化することを想定しており、チップ内に外付けインダクタＬextを形成する十分なスペースがないことから、外付けしている。チップ内に十分なスペースがある場合には、外付けインダクタＬextをチップ内に内蔵してもよい。
【００１５】
入力信号経路２は、キャパシタＣxを介してトランジスタＱ１のゲートに接続されている。入力信号経路２には、抵抗素子ＲB1を介して第１バイアス電圧ＶB1が供給される。第１バイアス電圧ＶB1は、バイアス生成回路５にて生成される。
【００１６】
また、入力信号経路２と第１基準電位ノードの間には、シャント抵抗Ｒsh2と、トランジスタＱ４とが接続されている。このトランジスタＱ４は第３利得Ｇ２モードのときにオンし、入力信号経路２と第１基準電位ノードとの間にシャント抵抗Ｒsh2が接続される。これにより、第３利得Ｇ２モード時に高周波入力信号の利得を下げることができる。第１基準電位ノードは例えば接地ノードである。以下では、第１基準電位ノードをＧＮＤと表記する。
【００１７】
トランジスタＱ１はソース接地であり、トランジスタＱ１のソースと第１基準電位ノードＧＮＤとの間には第１インダクタＬsが接続されている。
【００１８】
トランジスタＱ２は、トランジスタＱ１にカスコード接続されている。より詳細には、トランジスタＱ１のドレインはトランジスタＱ２のソースに接続されている。トランジスタＱ２のゲートには、抵抗素子ＲB2を介してバイアス電圧ＶB2が供給される。トランジスタＱ２のゲートと第１基準電位ノードＧＮＤとの間にはキャパシタＣB2が接続されている。キャパシタＣB2の容量と抵抗ＲB2の抵抗値はいずれも十分に大きいため、トランジスタＱ２はゲート接地の増幅器として機能する。トランジスタＱ２のドレインには、トランジスタＱ３のドレインが接続されている。トランジスタＱ３のソースには、第２インダクタＬd、可変抵抗素子Ｒd、キャパシタＣbyp1、可変キャパシタＣout、キャパシタＣbyp2の各一端が接続されている。第２インダクタＬdと可変抵抗素子Ｒdの各他端は第２基準電位ノードVDD_LNAに接続されている。
【００１９】
トランジスタＱ３のゲートは、抵抗素子ＲB3を介して第１基準電位ノードＧＮＤに接続されている。トランジスタＱ３は、第１〜第４利得Ｇ０〜Ｇ３モード時はオンし、バイパスモード時はオフする。このように、トランジスタＱ３は、バイパスモード時に、トランジスタＱ２のドレイン−ソース間とトランジスタＱ１のドレイン−ソース間を通って第１インダクタＬsに至る信号経路を遮断する。これにより、バイパスモード時に振幅の大きい高周波入力信号がバイパス経路６上を伝搬しても、トランジスタＱ１、Ｑ２が誤動作を起こすおそれがなくなる。
【００２０】
減衰器３は、トランジスタＱ１のゲートに繋がる入力信号経路２上に接続され、第４利得Ｇ３モード時に高周波入力信号を減衰させる。減衰器３は、第４利得Ｇ３モード以外の利得モードでは、高周波入力信号を減衰させることなく通過させる。減衰器３は、キャパシタ（第２キャパシタ）Ｃsh3と、抵抗素子（第１抵抗素子）Ｒt3と、抵抗素子（第２抵抗素子）Ｒsh3とを有する。抵抗素子Ｒt3は、第４利得Ｇ３モード時に入力信号経路２上に接続される。キャパシタＣsh3は、第４利得Ｇ３モード時に、高周波入力信号の入力ノードLNAinと抵抗素子Ｒt3の一端との間の入力信号経路と、第１基準電位ノードＧＮＤと、の間に接続される。抵抗素子Ｒsh3は、第４利得Ｇ３モード時に、抵抗素子Ｒt3の他端とトランジスタＱ１のゲートとの間の入力信号経路２と、第１基準電位ノードＧＮＤと、の間に接続される。キャパシタＣsh3を設けることで、第４利得Ｇ３モード時のＳパラメータであるＳ１１を改善することができる。
【００２１】
このように、減衰器３は、第４利得Ｇ３モードよりも高利得の第１〜第３利得Ｇ０〜Ｇ２モード時には、抵抗素子Ｒt3をバイパスさせるとともに、入力信号経路２へのキャパシタＣsh3及び抵抗素子Ｒsh3の接続を遮断する。また、減衰器３は、第４利得Ｇ３モード時には、抵抗素子Ｒt3を入力信号経路２上に接続するとともに、入力信号経路２と第１基準電位ノードＧＮＤとの間にキャパシタＣsh3を接続し、かつ抵抗素子Ｒt3からトランジスタＱ１のゲートまでの間の入力信号経路２と第１基準電位ノードＧＮＤとの間に抵抗素子Ｒsh3を接続する。
【００２２】
減衰器３は、トランジスタ（第３トランジスタ）Ｑ５と、トランジスタ（第４トランジスタ）Ｑ６と、トランジスタ（第５トランジスタ）Ｑ７とを有していてもよい。トランジスタＱ５は、抵抗素子Ｒt3をバイパスさせるか否かを切り替える。トランジスタＱ６は、入力ノードLNAinと抵抗素子Ｒt3との間の入力信号経路２と、第１基準電位ノードＧＮＤと、の間にキャパシタＣsh3を接続するか否かを切り替える。トランジスタＱ７は、抵抗素子Ｒt3からトランジスタＱ１のゲートまでの間の入力信号経路２と第１基準電位ノードＧＮＤとの間に抵抗素子Ｒsh3を接続するか否かを切り替える。トランジスタＱ５〜Ｑ７は、第４利得Ｇ３モードか否かでオンまたはオフが切り替えられる。すなわち、第４利得Ｇ３モード時には、トランジスタＱ６とトランジスタＱ７がオンし、トランジスタＱ５はオフする。これにより、第４利得Ｇ３モード時には、抵抗Ｒt3が入力信号経路２上に接続され、かつキャパシタＣsh3と抵抗素子Ｒsh3が入力信号経路２と第１基準電位ノードＧＮＤとの間に接続される。よって、第４利得Ｇ３モード時には、高周波入力信号が十分に減衰される。
【００２３】
バイアス生成回路５は、バイアス電圧ＶB1、ＶB2を生成する。トランジスタＱ１，Ｑ２の各ゲートに接続される抵抗ＲB1、ＲB2は、高周波入力信号ＲＦinがバイアス生成回路５に回り込むのを防止するために設けられている。バイアス電圧ＶB1は例えば０．５Ｖ又は０．５５Ｖ、バイアス電圧ＶB2は例えば１．３Ｖ又は１．３４Ｖ、第２基準電位VDD_LNAは例えば１．８Ｖに設定される。
【００２４】
図１のＬＮＡ１は、バイパスモード時に高周波入力信号をバイパスさせるバイパス経路６を備えている。バイパスモード時には、高周波入力信号は、トランジスタＱ１、Ｑ２で増幅されることなく、バイパス経路６を通って出力ノードＯＵＴまで伝送される。バイパス経路は、バイパスモード時に高周波入力信号がトランジスタＱ１及びトランジスタＱ２で増幅されないように、入力ノードLNAinから第２インダクタＬdと可変キャパシタＣoutとの接続ノードｎ１を介して出力ノードＯＵＴに高周波入力信号をバイパスさせる経路である。
【００２５】
バイパス経路６上には、バイパス切替回路４が接続されている。バイパス切替回路４は、バイパスモード時には高周波入力信号を増幅せずに出力ノードＯＵＴに伝送し、第１〜第４利得Ｇ０〜Ｇ３モード時にはバイパス経路６を出力ノードＯＵＴから遮断する。
【００２６】
より詳細には、バイパス切替回路４は、少なくとも３つのトランジスタＱ８〜Ｑ１０を有するＴ型バイパス切替回路で構成可能である。トランジスタ（第７トランジスタ）Ｑ８とトランジスタ（第８トランジスタ）Ｑ９は、バイパス経路６上にカスコード接続されている。トランジスタＱ１０（第９トランジスタ）は、トランジスタＱ８とトランジスタＱ９の接続ノードと第１基準電位ノードＧＮＤとの間に接続されている。トランジスタＱ８及びトランジスタＱ９は、第１〜第４利得Ｇ０〜Ｇ３モード時にオフし、バイパスモード時にオンする。トランジスタＱ１０は、第１〜第４利得Ｇ０〜Ｇ３モード時にオンし、バイパスモード時にオフする。
【００２７】
図１のＬＮＡ１では、バイパス切替回路４内に、さらに３つのトランジスタＱ１１〜Ｑ１３を追加している。トランジスタＱ１１，Ｑ８，Ｑ９，Ｑ１２はバイパス経路６上でカスコード接続され、トランジスタＱ１０，Ｑ１３はバイパス経路６と第１基準電位ノードＧＮＤの間でカスコード接続されている。これら３つのトランジスタＱ１１〜Ｑ１３を追加する理由は、第４利得Ｇ３モード時のＩＰＩｄＢをより改善させるためであり、これら３つのトランジスタＱ１１〜Ｑ１３は必須の構成部品ではない。
【００２８】
バイパス経路６上には、キャパシタＣbyp1が接続されている。また、可変キャパシタＣoutに並列に、キャパシタＣbyp2とトランジスタＱ１４が接続されている。このトランジスタＱ１４は、バイパスモード時にオンする。よって、バイパスモード時には、可変キャパシタＣoutとキャパシタＣbyp2が並列接続される。第１〜第４利得Ｇ０〜Ｇ３モード時にはトランジスタＱ１４はオフしており、可変キャパシタＣoutのみが出力ノードＯＵＴに接続される。
【００２９】
可変抵抗素子Ｒdは第２インダクタＬdに並列接続されている。本実施形態では、第１〜第４利得Ｇ０〜Ｇ３モードのそれぞれごとに、可変抵抗素子Ｒdと可変キャパシタＣoutの抵抗値と容量を最適化することを想定している。
【００３０】
図２は図１の可変抵抗素子Ｒdと可変キャパシタＣoutの具体的な回路構成の一例を示す回路図である。図２の可変抵抗素子Ｒdは、第１〜第４利得Ｇ０〜Ｇ３モード用の４つの可変抵抗回路７を有し、これら可変抵抗回路７は並列接続されている。これら可変抵抗回路７は、第２基準電位ノードVDD_LNAと内部出力ノードｎ１との間に接続されている。内部出力ノードｎ１は、図１のトランジスタＱ３のソースに接続されるノードである。
【００３１】
第１利得Ｇ０モード用の可変抵抗回路７は、カスコード接続された２つのＰ型ＭＯＳトランジスタ（第１スイッチ回路）Ｑ１５，Ｑ１６と、抵抗素子Ｒd0とを有する。これらトランジスタＱ１５，Ｑ１６のゲートは抵抗素子を介して第１基準電位ノードＧＮＤに接続されている。このため、これらトランジスタは第１〜第４利得Ｇ０〜Ｇ３モードのいずれにおいてもオンし、第２基準電位ノードVDD_LNAと内部出力ノードｎ１の間に抵抗素子Ｒd0が接続される。２つのトランジスタＱ１５，Ｑ１６をカスコード接続するのは、バイパスモード時のＩＰ１ｄＢを劣化させないためであり、必要に応じて３つ以上のトランジスタをカスコード接続してもよい。
【００３２】
第２利得Ｇ１モード用の可変抵抗回路７は、カスコード接続された２つのＰ型ＭＯＳトランジスタ（第１スイッチ回路）Ｑ１７，Ｑ１８と、抵抗素子Ｒd1とを有する。これらトランジスタＱ１７，Ｑ１８のゲートには、抵抗素子を介してｘＧ１信号が入力される。ｘＧ１信号は、第２利得Ｇ１モード時にローになる信号である。抵抗素子Ｒd1は、抵抗素子Ｒd0よりも小さい抵抗値を有する。よって、第２利得Ｇ１モード時には、抵抗素子Ｒd0とＲd1が並列接続される。
【００３３】
第３利得Ｇ２モード用の可変抵抗回路７は、カスコード接続された２つのＰ型ＭＯＳトランジスタ（第１スイッチ回路）Ｑ１９，Ｑ２０と、抵抗素子Ｒd2とを有する。これらトランジスタＱ１９，Ｑ２０のゲートには、抵抗素子を介してｘＧ２信号が入力される。ｘＧ２信号は、第３利得Ｇ２モード時にローになる信号である。抵抗素子Ｒd2は、抵抗素子Ｒd1よりも小さい抵抗値を有する。よって、第３利得Ｇ２モード時には、抵抗素子Ｒd0とＲd2が並列接続される。
【００３４】
第４利得Ｇ３モード用の可変抵抗回路７は、カスコード接続された２つのＰ型ＭＯＳトランジスタ（第１スイッチ回路）Ｑ２１，Ｑ２２と、抵抗素子Ｒd3とを有する。これらトランジスタＱ２１，Ｑ２２のゲートには、抵抗素子を介してｘＧ３信号が入力される。ｘＧ３信号は、第４利得Ｇ３モード時にローになる信号である。抵抗素子Ｒd3は、抵抗素子Ｒd2よりも小さい抵抗値を有する。よって、第４利得Ｇ３モード時には、抵抗素子Ｒd0とＲd3が並列接続される。
【００３５】
このように、可変抵抗素子Ｒd内の各可変抵抗回路７の抵抗素子Ｒd0〜Ｒd3の抵抗値は、Ｒd0＞Ｒd1＞Ｒd2＞Ｒd3の関係があり、利得の大きな利得モードほど、可変抵抗素子Ｒdの抵抗値は大きい値に設定される。
【００３６】
図２の可変キャパシタＣoutは、内部出力ノードｎ１と出力ノードＯＵＴとの間に、キャパシタＣout0と３つの可変キャパシタ回路８とが並列接続されている。
【００３７】
第２利得Ｇ１モード用の可変キャパシタ回路８は、直列接続されたキャパシタＣout1とトランジスタ（第２スイッチ回路）Ｑ２３とを有する。キャパシタＣout1は、キャパシタＣout0よりも小さい容量を有する。トランジスタＱ２３は、第２利得Ｇ１モードがハイのときにオンし、キャパシタＣout0とＣout1が並列接続される。
【００３８】
第３利得Ｇ２モード用の可変キャパシタ回路８は、直列接続されたキャパシタＣout2とトランジスタ（第２スイッチ回路）Ｑ２４とを有する。キャパシタＣout2は、キャパシタＣout1よりも大きい容量を有する。トランジスタＱ２４は、第３利得Ｇ２モードがハイのときにオンし、キャパシタＣout0とＣout2が並列接続される。
【００３９】
第４利得Ｇ３モード用の可変キャパシタ回路８は、直列接続されたキャパシタＣout3とトランジスタ（第２スイッチ回路）Ｑ２５とを有する。キャパシタＣout3は、キャパシタＣout2よりも大きい容量を有する。トランジスタＱ２５は、第４利得Ｇ３モードがハイのときにオンし、キャパシタＣout0とＣout3が並列接続される。
【００４０】
このように、可変キャパシタ内の各可変キャパシタ回路８のキャパシタＣout1〜Ｃout3は、Ｃout1＜Ｃout2＜Ｃout3の関係があり、利得の大きな利得モードほど、可変キャパシタの容量は小さい値に設定される。
【００４１】
図３は第１〜第４利得Ｇ０〜Ｇ３モード及びバイパスモード時に図１及び図２の各トランジスタのゲート等に入力される電圧値を示す図である。図３は、図１の可変抵抗素子Ｒdと可変キャパシタとして図２の構成を適用した場合の電圧値を示している。図３の電圧値は一例であり、図１のＬＮＡ１の半導体プロセスや使用環境等に応じて、任意に変更可能である。図３の例では、第１〜第４利得Ｇ０〜Ｇ３モード時には第２基準電位ノードVDD_LNAは１．８Ｖに設定され、バイパスモード時には０Ｖに設定される。バイアス生成回路５が生成するバイアス電圧ＶB1とＶB2は、第１及び第２利得Ｇ０，Ｇ１モード時と、第３及び第４利得Ｇ２，Ｇ３モード時と、バイパスモード時とで異なっている。
【００４２】
次に、図１のＬＮＡ１の回路についてシミュレーションを行った結果を示す。図４（ａ）、図５（ａ）、図６（ａ）、図７（ａ）及び図８（ａ）は第１〜第４利得Ｇ０〜Ｇ３モード、バイパスモード時のＳパラメータであり、横軸は周波数［ＧＨｚ」、縦軸はＳパラメータ値である。これらの図には、入力側の反射特性Ｓ１１の曲線と、出力側の反射特性Ｓ２２の曲線と、入力側から出力側への通過特性Ｓ２１の曲線とが示されている。
【００４３】
図４（ｂ）、図５（ｂ）、図６（ｂ）、図７（ｂ）及び図８（ｂ）は第１〜第４利得Ｇ０〜Ｇ３モード、バイパスモード時のノイズ指数ＮＦを示す図であり、横軸は周波数［ＧＨｚ］、縦軸はノイズ指数ＮＦである。
【００４４】
これらの図では、ＬＴＥ（Long Term Evolution）バンドの一つであるバンド４１の周波数帯域である２．４９６ＧＨｚ、２．５９３ＧＨｚ、２．６９０ＧＨｚに目印を付している。本実施形態によるＬＮＡ１は、バンド４１の周波数帯域で使用することを想定して設計したものである。バイパスモードのシミュレーション結果を示す図８（ａ）からわかるように、バンド４１の周波数帯域内のＳパラメータは良好である。通過損失（−Ｓ２１）とノイズ指数ＮＦはともに３ｄＢ以下で、Ｓ１１は−１０ｄＢ以下、Ｓ２２は−１４ｄＢ以下と一般的要求を満たしている。
【００４５】
図９は第１〜第４利得Ｇ０〜Ｇ３モード及びバイパスモード時における利得Ｇpの入力信号電力Ｐin［ｄＢｍ］依存性を示す図である。図９より、バイパスモードにおけるＩＰ１ｄＢは９．２ｄＢｍであり、一般的な要求である９ｄＢｍを満たしている。
【００４６】
図１０は第１〜第４利得Ｇ０〜Ｇ３モード及びバイパスモード時におけるＩＩＰ３［ｄＢｍ］の入力信号電力Ｐin［ｄＢｍ］依存性を示す図である。図示のように、第４利得モードＧ３時のＩＩＰ３は１２［ｄＢｍ］程度と大きく、良好な特性である。
【００４７】
図１１は第１〜第４利得Ｇ０〜Ｇ３モード及びバイパスモード時における一般的な要求仕様をまとめた図である。また、図１２は図４〜図１０のシミュレーション結果をまとめた図である。図１２に示すように、本実施形態によるシミュレーション結果は、図１１の要求仕様を満たしていることがわかる。
【００４８】
図１のＬＮＡ１は、種々の変更が可能である。図１３は第１変形例によるＬＮＡ１の回路図である。図１３のＬＮＡ１は、第１インダクタＬsを第３インダクタＬs1と第４インダクタＬs2に分けたものである。第３インダクタＬs1の一端は、トランジスタＱ１のソースに接続されている。第４インダクタＬs2は、第３インダクタＬs1の他端と第１基準電位ノードＧＮＤとの間に接続されている。また、図１３のＬＮＡ１は、第４インダクタＬs2をバイパスさせるか否かを切り替えるトランジスタＱ２６を備えている。このトランジスタＱ２６は第４利得Ｇ３モード以外のときにオンし、第４利得Ｇ３モード時にオフする。第４利得Ｇ３モード以外では、第４インダクタＬs2はバイパスされるため、トランジスタＱ１のソースと第１基準電位ノードＧＮＤの間には第３インダクタＬs1のみが接続される。第４利得Ｇ３モード時は、トランジスタＱ１のソースと第１基準電位ノードＧＮＤの間に第３インダクタＬs1と第４インダクタＬs2が接続される。このように、図１３のＬＮＡ１では、第４利得Ｇ３モード時における第１インダクタＬsのインダクタンスを他のモードよりも大きくする。これにより、第４利得Ｇ３モード時にＩＩＰ３とノイズ指数ＮＦを低下させることなく、第４利得Ｇ３モード時の利得を十分に絞ることができる。
【００４９】
なお、図１３のＬＮＡ１における可変抵抗素子Ｒdと可変キャパシタＣoutは、図２の可変抵抗素子Ｒdと可変キャパシタで構成可能である。
【００５０】
図１４は第２変形例によるＬＮＡ１の回路図である。図１４のＬＮＡ１は、図１のＬＮＡ１におけるトランジスタＱ３の代わりに、Ｎ型ＭＯＳトランジスタ（第６トランジスタ）Ｑ２７を設けたものである。トランジスタＱ２７は、トランジスタＱ１のソースと第１インダクタＬsとの間に接続されている。トランジスタＱ２７のゲートには、抵抗素子ＲB4を介してｘＢＹＰ信号が入力される。ｘＢＹＰ信号は、バイパスモード以外のときにハイレベルになる信号である。このため、バイパスモード以外の第１〜第４利得Ｇ０〜Ｇ３モード時には、トランジスタＱ２７はオンし、トランジスタＱ１のソースと第１インダクタＬsの一端とが接続される。一方、バイパスモード時には、トランジスタＱ２７がオフし、トランジスタFET１のソースと第１インダクタＬsとの接続が遮断される。これにより、バイパスモード時には、トランジスタＱ２からトランジスタＱ１と第１インダクタＬsを通って第１基準電位ノードＧＮＤに至る信号経路が遮断される。したがって、図１４のＬＮＡ１によれば、バイパスモード時のＩＰ１ｄＢを向上できる。
【００５１】
なお、図１４の減衰器３は、図１の減衰器３のトランジスタＱ６とＱ７をそれぞれ二段構成のトランジスタＱ６ａ，Ｑ６ｂとＱ７ａ，Ｑ７ｂにしている。同様に、図１４のＬＮＡ１では、図１のシャント抵抗Ｑ４を二段構成のシャント抵抗Ｑ４ａ，Ｑ４ｂにしている。これらのトランジスタを二段構成にするのは、ＩＰ１ｄＢを向上させるためである。ＩＰ１ｄＢを向上させる必要がなければ、図１と同様に減衰器３とシャント抵抗Ｑ４を構成してもよい。また、図１４のＬＮＡ１では、可変抵抗Ｒdを図２と同様に構成している。また、図１４のバイパス切替回路４は、図１のバイパス切替回路４からトランジスタＱ１１，Ｑ１２を省略した構成になっているが、これらトランジスタＱ１１，Ｑ１２を追加してもよい。
【００５２】
このように、第１の実施形態によるＬＮＡ１は、高周波入力信号の入力信号経路２上に減衰器３を接続し、この減衰器３で第４利得Ｇ３モード時に高周波入力信号を減衰させるため、Ｓ１１やＩＩＰ３、ノイズ指数ＮＦ等の電気的特性を劣化させることなく、第４利得Ｇ３モード時の利得を十分に絞ることができ、第４利得Ｇ３モードでの仕様を満たす利得の信号を出力できる。特に、減衰器３内に、第４利得Ｇ３モード時に、入力ノードLNAinと抵抗素子Ｒt3との間の入力信号経路２と、第１基準電位ノードＧＮＤとの間にキャパシタＣsh3を接続することで、第４利得Ｇ３モードでのＳ１１を改善することができる。
【００５３】
また、第１インダクタＬsを第３インダクタＬs1と第４インダクタＬs2に分けて、第４インダクタＬs2は第４利得Ｇ３モードのみ第３インダクタＬs1に接続されるようにすることで、第４利得Ｇ３モード時の第１インダクタＬsのインダクタンスを十分に大きくでき、よりいっそう利得を絞ることができる。
【００５４】
また、トランジスタＱ３又はトランジスタＱ２７を設けることで、バイパスモード時にトランジスタＱ２からトランジスタＱ１を通って第１インダクタＬsに至る信号経路を遮断することができ、バイパスモード時に大振幅の高周波入力信号が入力されても、トランジスタＱ１やＱ２が増幅動作を行うおそれがなくなり、ＩＰ１ｄＢを向上できる。
【００５５】
さらに、バイパス経路６上に、バイパスモード時は高周波入力信号をそのまま出力ノードＯＵＴに伝搬させ、第１〜第４利得Ｇ０〜Ｇ３モード時は高周波入力信号を遮断するバイパス切替回路４を設けるため、第１〜第４利得Ｇ０〜Ｇ３モード時に高周波入力信号がバイパス経路６の影響を受けなくなる。
【００５６】
また、第２インダクタＬdに並列に、各利得モードに対応した複数の可変抵抗回路７を接続するため、各利得モードに最適な抵抗値を設定できる。同様に、キャパシタＣout0に並列に、各利得モードに対応した複数の可変キャパシタ回路８を接続するため、各利得モードに最適な容量を設定できる。
【００５７】
（第２の実施形態）
第１の実施形態によるＬＮＡ１はバイパスモードを備えていたが、バイパスモードを備えていないＬＮＡ１も考えられる。
【００５８】
図１５は第２の実施形態によるＬＮＡ１の回路図である。図１５のＬＮＡ１はバイパスモード及びバイパス経路を備えていない。図１５では、図１及び図２と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【００５９】
図１５のＬＮＡ１は、図１及び図２のＬＮＡ１におけるバイパス経路６と、バイパス切替回路４と、キャパシタＣbyp1、Ｃbyp2とを省略した回路構成を備えている。図１５のＬＮＡ１は、バイパスモードは持たないが、第１〜第４利得Ｇ０〜Ｇ３モードを備えている。各利得モードでの各トランジスタのゲート電圧等は、図３と同様である。
【００６０】
図１５のＬＮＡ１は、図１のＬＮＡ１と同様の減衰器３を備えており、第４利得Ｇ３モード時には高周波入力信号を減衰器３で減衰してからトランジスタＱ１のゲートに入力する。これにより、Ｓ１１やＩＩＰ３、ノイズ指数等の電気的特性を低下させることなく、第４利得Ｇ３モード時の利得を十分に絞ることができる。
【００６１】
図１６は図１５の一変形例によるＬＮＡ１の回路図である。図１６のＬＮＡ１は、図１３と同様に、第１インダクタＬsを第３インダクタＬs1と第４インダクタＬs2に分けて、第４インダクタＬs2は第４利得Ｇ３モード時のみ有効にしている。これにより、第４利得Ｇ３モード時の第１インダクタＬsのインダクタンスを大きくでき、第４利得Ｇ３モード時の利得をよりいっそう絞ることができる。
【００６２】
なお、図１５や図１６の減衰器３内の各トランジスタＱ６，Ｑ７や、シャント抵抗Ｒsh2に接続されるトランジスタＱ４を、図１４と同様に二段構成にしてＩＰ１ｄＢの向上を図ってもよい。また、図１６の可変抵抗器Ｒdと可変キャパシタＣoutは、図２と同様の構成にしてもよい。
【００６３】
図１７は第１〜第４利得Ｇ０〜Ｇ３モード時に図１６のＬＮＡ１に設定される各種の値を示す図である。図１７では、第１及び第２利得Ｇ０，Ｇ１モード時における可変キャパシタＣoutの容量を０．６５［ｐＦ］とし、第３及び第４利得Ｇ２，Ｇ３モード時における可変キャパシタＣoutの容量を０．８０［ｐＦ］としている。また、可変抵抗素子Ｒdの抵抗値は第１〜第４利得Ｇ０〜Ｇ３モードのそれぞれで異なる値に設定している。図１７に示す各値は一例であり、任意に変更可能である。
【００６４】
このように、第２の実施形態によるＬＮＡ１は、バイパスモードを備えていないが、第１の実施形態と同様に、入力信号経路２に接続された減衰器３を備えているため、ＩＩＰ３を低下させることなく、第４利得Ｇ３モード時に利得を十分に絞ることができる。
【００６５】
（第３の実施形態）
上述した第１又は第２の実施形態によるＬＮＡ１は、無線装置に内蔵可能である。図１８は第１又は第２の実施形態によるＬＮＡ１を内蔵する無線装置１１の概略構成を示すブロック図である。図１の無線装置１１は、アンテナ１２と、アンテナスイッチ１３と、バンドパスフィルタ（ＢＰＦ）１４と、ＬＮＡ１５と、無線ＩＣ（ＲＦＩＣ）１６と、パワーアンプ（ＰＡ）１７と、ローパスフィルタ（ＬＰＦ）１８とを備えている。
【００６６】
図１７のＬＮＡ１５は、第１又は第２の実施形態によるＬＮＡ１、又は第３の実施形態による高周波増幅回路１０と同様の回路構成を有する。
【００６７】
アンテナスイッチ１３は、送受信を切り替えるスイッチである。図１では、送信側と受信側がそれぞれ１系統の例を示しているが、送信側と受信側がそれぞれ、複数の周波数帯域の信号を送受する複数系統を有していてもよい。図１のアンテナスイッチ１３とＬＮＡ１５は同一のＳＯＩ基板上に配置可能であり、ワンチップにすることができる。アンテナスイッチ１３とＬＮＡ１５をＳＯＩ基板上に配置することで、消費電力の削減と小型化も可能となる。
【００６８】
このように、第１又は第２の実施形態によるＬＮＡ１はＳＯＩ基板上に形成することで、ＭＯＳトランジスタの寄生容量を小さくできることから、高周波信号の電力損失を小さくできる。また、ＳＯＩ基板上には、ＬＮＡ１だけでなく、アンテナスイッチ１３も形成できるため、ＬＮＡ１とアンテナスイッチ１３をワンチップにまとめることができ、無線装置の小型化を図ることができる。
【００６９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７０】
１  高周波増幅回路、２  入力信号経路、３  減衰器、４  バイパス切替回路、５  バイアス生成回路、６  バイパス経路、７  可変抵抗回路、８  可変キャパシタ回路、１１  無線装置、１２  アンテナ、１３  アンテナスイッチ、１４  バンドパスフィルタ、１５  ＬＮＡ、１６  無線ＩＣ、１７  パワーアンプ、１８  ローパスフィルタ
【図１】
2020195033.tif 000003
【図２】
2020195033.tif 000004
【図３】
2020195033.tif 000005
【図４】
2020195033.tif 000006
【図５】
2020195033.tif 000007
【図６】
2020195033.tif 000008
【図７】
2020195033.tif 000009
【図８】
2020195033.tif 000010
【図９】
2020195033.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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