(57)【要約】【課題】低電圧駆動に適した半導体装置を提供する。【解決手段】半導体装置は、第１トランジスタ、第２トランジスタ、電源線、回路、および記憶回路を有する。第１トランジスタは回路と電源線間の導通状態を制御する。記憶回路は、第１トランジスタのゲート電位を設定するためのデータを記憶する。第２トランジスタは記憶回路の出力ノードと第１トランジスタのゲート間の導通状態を制御する。第２トランジスタはオフ電流が極めて小さいトランジスタ、例えば酸化物半導体トランジスタである。回路を動作させる期間では、電源線に第１電位が入力され、かつ第２トランジスタはオフ状態にされる。第１トランジスタのゲート電位を更新する期間では、電源線に第２電位が入力される。第２電位は第１電位よりも高い。【選択図】図１
2020167743.tif 000002
【特許請求の範囲】
【請求項１】
第１入力ノードと、
第１出力ノードと、
第１トランジスタと、
第１回路と、
ダイナミックロジック回路と、を有する半導体装置であって、
前記第１回路は第２入力ノード、第２出力ノード、第１保持ノード、第２保持ノード、並びに第２乃至第５トランジスタを有し、
前記ダイナミックロジック回路は第３入力ノードおよび第３出力ノードを有し、
前記第１トランジスタの第１端子は前記第３出力ノードと電気的に接続され、
前記第１トランジスタの第２端子は前記第１出力ノードと電気的に接続され、
前記第２入力ノードは前記第１入力ノードと電気的に接続され、
前記第２出力ノードは前記第３入力ノードと電気的に接続され、
前記第２入力ノードと前記第２出力ノード間に前記第２トランジスタと前記第３トランジスタとが電気的に直列に接続され、
前記第２トランジスタのゲートは前記第１保持ノードと電気的に接続され、
前記第３トランジスタのゲートは前記第２保持ノードと電気的に接続され、
前記第４トランジスタの第１端子は前記第１保持ノードと電気的に接続され、
前記第４トランジスタの第２端子には第１信号が入力され、
前記第５トランジスタの第１端子は前記第２保持ノードと電気的に接続され、
前記第５トランジスタの第２端子には第２信号が入力され、
前記第１、前記第４および前記第５トランジスタはチャネルが形成される酸化物半導体層を有する半導体装置。
【請求項２】
第１入力ノードと、
第１出力ノードと、
第１トランジスタと、
ｎ個（ｎは１よりも大きい整数）の第１回路と、
ダイナミックロジック回路と、
ｎ本の第１配線と、
第２配線と、
第３配線と、
ｎ本の第４配線と、を有する半導体装置であって、
前記ｎ個の第１回路は、それぞれ、第２入力ノード、第２出力ノード、第１保持ノード、第２保持ノード、並びに第２乃至第５トランジスタを有し、
前記ダイナミックロジック回路は第３入力ノードおよび第３出力ノードを有し、
前記第１トランジスタの第１端子は前記第３出力ノードと電気的に接続され、
前記第１トランジスタの第２端子は前記第１出力ノードと電気的に接続され、
前記ｎ個の第１回路において、それぞれ、前記第２入力ノードと前記第２出力ノード間に前記第２トランジスタと前記第３トランジスタとが電気的に直列に接続され、かつ前記第２トランジスタのゲートは前記第１保持ノードと電気的に接続され、かつ前記第３トランジスタのゲートは前記第２保持ノードと電気的に接続され、かつ前記第４トランジスタの第１端子は前記第１保持ノードと電気的に接続され、かつ前記第５トランジスタの第１端子は前記第２保持ノードと電気的に接続されており、
前記第１入力ノードは前記ｎ個の第１回路の前記第２入力ノードと電気的に接続され、
前記第３入力ノードは前記ｎ個の第１回路の前記第２出力ノードと電気的に接続され、
前記ｎ本の第１配線は、それぞれ、異なる前記ｎ個の第１回路の前記第４トランジスタのゲートと電気的に接続され、
前記第２配線は前記ｎ個の第１回路の前記第４トランジスタの第２端子と電気的に接続され、
前記第３配線は前記ｎ個の第１回路の前記第５トランジスタのゲートと電気的に接続され、
前記ｎ本の第４配線は、それぞれ、異なる前記ｎ個の第１回路の前記第５トランジスタの第２端子と電気的に接続され、
前記第１、前記第４および前記第５トランジスタはチャネルが形成される酸化物半導体層を有する半導体装置。
【請求項３】
請求項１又は２において、
前記ダイナミックロジック回路は第２回路および第３回路を有し、
前記第２回路は、プリチャージ期間に前記第３出力ノードを高レベルにするプリチャージする機能を有し、
前記第３回路は、前記プリチャージ期間に前記第３出力ノードを高レベルに維持する機能を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願の明細書、図面、および特許請求の範囲（以下、「本明細書等」と呼ぶ。）には、
半導体装置、電子部品、及び電子機器、ならびにこれらの動作方法、これらの作製方法が
開示される。例えば、本発明の一形態の技術分野としては、半導体装置、記憶装置、処理
装置、スイッチ回路（例えば、パワースイッチ、配線スイッチ等）、表示装置、液晶表示
装置、発光装置、照明装置、蓄電装置、入力装置、撮像装置、それらの駆動方法、および
、それらの製造方法を一例として挙げることができる。
【背景技術】
【０００２】
プログラマブル・ロジック・デバイス（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ
Ｄｅｖｉｃｅ）は、複数のプログラマブル・ロジック・エレメント（ＰＬＥ：Ｐｒｏｇ
ｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｅｌｅｍｅｎｔ）およびプログラマブルスイッチエレメ
ント（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｓｗｉｔｃｈ  Ｅｌｅｍｅｎｔ）を有する。ＰＬＤで
は、各ＰＬＥの機能の情報や、プログラマブルスイッチエレメントによるＰＬＥ間の接続
構造の情報をコンフィギュレーション・データとして、コンフィギュレーション・メモリ
内に格納している。
【０００３】
また、チャネルが酸化物半導体層に形成されるトランジスタ（以下、“酸化物半導体トラ
ンジスタ”、または“ＯＳトランジスタ”と呼ぶ。）のオフ電流が極めて小さいことを利
用して、様々なアプリケーションが提案されている。
【０００４】
例えば、特許文献１、非特許文献１では、酸化物半導体トランジスタのソース及びドレイ
ンの一方をパストランジスタのゲートに接続することで、パストランジスタのゲートにコ
ンフィギュレーション・データに相当する電位を保持させる不揮発性のコンフィギュレー
ション・メモリを備えたフィールドプログラマブルゲートアレイ（ＦＰＧＡ）が提案され
ている。これら文献に記載のＦＰＧＡは、細粒度パワーゲーティングや不揮発性コンフィ
ギュレーション・メモリによる待機時の低消費電力化、コンテキストによる低消費電力化
と回路構成の高速切り替えが可能であるとされている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許公開第２０１４／０１５９７７１号明細書
【非特許文献】
【０００６】
【非特許文献１】Ｔ．Ａｏｋｉ  ｅｔ  ａｌ．，“Ｎｏｒｍａｌｌｙ−Ｏｆｆ  Ｃｏｍｐｕｔｉｎｇ  ｗｉｔｈ  Ｃｒｙｓｔａｌｌｉｎｅ  ＩｎＧａＺｎＯ−ｂａｓｅｄ  ＦＰＧＡ，”ＩＥＥＥ  ＩＳＳＣＣ  Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，２０１４，ｐｐ．５０２―５０３．
【非特許文献２】Ｐ．Ｊ．Ｇｒｏｓｓｍａｎｎ  ｅｔ  ａｌ．，“Ｍｉｎｉｍｕｍ  Ｅｎｅｒｇｙ  Ａｎａｌｙｓｉｓ  ａｎｄ  Ｅｘｐｅｒｉｍｅｎｔａｌ  Ｖｅｒｉｆｉｃａｔｉｏｎ  ｏｆ  ａ  Ｌａｔｃｈ−Ｂａｓｅｄ  Ｓｕｂｔｈｒｅｓｈｏｌｄ  ＦＰＧＡ，”ＩＥＥＥ  Ｔｒａｎｓ．Ｃｉｒｃｕｉｔ  Ｓｙｓｔ．ＩＩ，Ｄｅｃ．２０１２，ｖｏｌ．５９，ｎｏ．１２，ｐｐ．９４２―９４６．
【非特許文献３】Ｋ．−Ｊ．Ｌｅｅ  ｅｔ  ａｌ．，“Ｄｅｍｏｎｓｔｒａｔｉｏｎ  ｏｆ  ａ  Ｓｕｂｔｈｒｅｓｈｏｌｄ  ＦＰＧＡ  Ｕｓｉｎｇ  Ｍｏｎｏｌｉｔｈｉｃａｌｌｙ  Ｉｎｔｅｇｒａｔｅｄ  Ｇｒａｐｈｅｎｅ  Ｉｎｔｅｒｃｏｎｎｅｃｔｓ，”ＩＥＥＥ  Ｔｒａｎｓ．  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ，Ｊａｎ．２０１３，Ｖｏｌ．６０，Ｎｏ．１，ｐｐ．３８３―３９０．
【非特許文献４】Ｂ．Ｈ．Ｃａｌｈｏｕｎ  ｅｔ  ａｌ．，“Ｆｌｅｘｉｂｌｅ  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ａｒｃｈｉｔｅｃｔｕｒｅｓ  ｆｏｒ  Ｕｌｔｒａｌｏｗ  Ｐｏｗｅｒ，”Ｐｒｏｃ．ＩＥＥＥ，Ｆｅｂ．２０１０，ｖｏｌ．９８，ｎｏ．２，ｐｐ．２６７―２８２．
【非特許文献５】Ｎ．Ｌｏｔｚｅ  ａｎｄ  Ｙ．Ｍａｎｏｌｉ，“Ａ  ６２  ｍＶ  ０．１３  μｍ  ＣＭＯＳ  Ｓｔａｎｄａｒｄ−Ｃｅｌｌ−Ｂａｓｅｄ  Ｄｅｓｉｇｎ  Ｔｅｃｈｎｉｑｕｅ  Ｕｓｉｎｇ  Ｓｃｍｉｔｔ−Ｔｒｉｇｇｅｒ  Ｌｏｇｉｃ，”ＩＥＥＥ  Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，Ｊａｎ．２０１２，ｖｏｌ．４７，ｎｏ．１，ｐｐ．４７―６０．
【非特許文献６】Ｒ．Ｚｉｍｍｅｒｍａｎｎ  ａｎｄ  Ｗ．Ｆｉｃｈｔｎｅｒ，“Ｌｏｗ−Ｐｏｗｅｒ  Ｌｏｇｉｃ  Ｓｔｙｌｅｓ：  ＣＭＯＳ  Ｖｅｒｓｕｓ  Ｐａｓｓ−Ｔｒａｎｓｉｓｔｏｒ  Ｌｏｇｉｃ，”ＩＥＥＥ  Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，Ｊｕｌ．１９９７，ｖｏｌ．３２，ｎｏ．７，ｐｐ．１０７９―１０９０．
【非特許文献７】Ｓ．Ａｌｉ，Ｓ．Ｔａｎｎｅｒ，ａｎｄ  Ｐ．Ａ．Ｆａｒｉｎｅ，“Ａ  Ｒｏｂｕｓｔ，Ｌｏｗ  Ｐｏｗｅｒ，Ｈｉｇｈ  Ｓｐｅｅｄ  Ｖｏｌｔａｇｅ  Ｌｅｖｅｌ  Ｓｈｉｆｔｅｒ  Ｗｉｔｈ  Ｂｕｉｌｔ−ｉｎ  Ｓｈｏｒｔ  Ｃｉｒｃｕｉｔ  Ｃｕｒｒｅｎｔ  Ｒｅｄｕｃｔｉｏｎ，”ＩＥＥＥ  ＥＣＣＴＤ  ２０１１，ｐｐ．１４２―１４５．
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の一形態は、新規な半導体装置、または新規な半導体装置の動作方法を提供するこ
とを課題の一つとする。または、本発明の一形態は、消費電力を削減すること、低電圧駆
動でも安定した動作を可能とすること、細粒度パワーゲーティングを可能とすること、電
力効率を改善すること、低電力駆動と省電力化を両立すること、サブスレショルド駆動を
可能にすること等を課題の一つとする。
【０００８】
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一
形態は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書
、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発
明の一形態の課題となり得る。
【課題を解決するための手段】
【０００９】
（１）本発明の一形態は、第１トランジスタと、第２トランジスタと、電源線と、回路と
、記憶回路とを有する半導体装置であって、第１トランジスタは回路と電源線間の導通状
態を制御する機能を有し、記憶回路は第１トランジスタのゲート電位を設定するためのデ
ータを記憶する機能を有し、第２トランジスタはチャネルが形成される酸化物半導体層を
有し、第２トランジスタは記憶回路の出力ノードと第１トランジスタのゲート間の導通状
態を制御する機能を有し、回路を動作させる期間では、電源線には第１電位が入力され、
かつ第２トランジスタはオフ状態とされ、第１トランジスタのゲート電位を更新する期間
では、第１電位よりも高い第２電位が電源線に入力され、かつ第２トランジスタはオン状
態とされる半導体装置である。
【００１０】
（２）上記形態（１）において、回路はコンフィギュレーション・データを記憶するため
の１又は複数のコンフィギュレーション・メモリを有していてもよい。コンフィギュレー
ション・データによって、前記回路の回路構成が変更される。
【００１１】
（３）本発明の一形態は、第１入力ノードと、第１出力ノードと、第１トランジスタと、
第１回路と、ダイナミックロジック回路とを有する半導体装置であって、第１回路は第２
入力ノード、第２出力ノード、第１保持ノード、第２保持ノード、並びに第２乃至第５ト
ランジスタを有し、ダイナミックロジック回路は第３入力ノードおよび第３出力ノードを
有し、第１トランジスタの第１端子は第３出力ノードと電気的に接続され、第１トランジ
スタの第２端子は第１出力ノードと電気的に接続され、第２入力ノードは第１入力ノード
と電気的に接続され、第２出力ノードは第３入力ノードと電気的に接続され、第２入力ノ
ードと第２出力ノード間に第２トランジスタと第３トランジスタとが電気的に直列に接続
され、第２トランジスタのゲートは第１保持ノードと電気的に接続され、第３トランジス
タのゲートは第２保持ノードと電気的に接続され、第４トランジスタの第１端子は第１保
持ノードと電気的に接続され、第４トランジスタの第２端子には第１信号が入力され、第
５トランジスタの第１端子は第２保持ノードと電気的に接続され、第５トランジスタの第
２端子には第２信号が入力され、第１、第４および第５トランジスタはチャネルが形成さ
れる酸化物半導体層を有する半導体装置である。
【００１２】
（４）本発明の一形態は、第１入力ノード、第１出力ノードと、第１トランジスタと、ｎ
個（ｎは１よりも大きい整数）の第１回路と、ダイナミックロジック回路と、ｎ本の第１
配線と、第２配線と、第３配線と、ｎ本の第４配線とを有する半導体装置であって、ｎ個
の第１回路は、それぞれ、第２入力ノード、第２出力ノード、第１保持ノード、第２保持
ノード、並びに第２乃至第５トランジスタを有し、ダイナミックロジック回路は第３入力
ノードおよび第３出力ノードを有し、第１トランジスタの第１端子は第３出力ノードと電
気的に接続され、第１トランジスタの第２端子は第１出力ノードと電気的に接続され、ｎ
個の第１回路において、それぞれ、第２入力ノードと第２出力ノード間に第２トランジス
タと第３トランジスタとが電気的に直列に接続され、かつ第２トランジスタのゲートは第
１保持ノードと電気的に接続され、かつ第３トランジスタのゲートは第２保持ノードと電
気的に接続され、かつ第４トランジスタの第１端子は第１保持ノードと電気的に接続され
、かつ第５トランジスタの第１端子は第２保持ノードと電気的に接続されており、第１入
力ノードはｎ個の第１回路の第２入力ノードと電気的に接続され、第３入力ノードはｎ個
の第１回路の第２出力ノードと電気的に接続され、ｎ本の第１配線は、それぞれ、異なる
ｎ個の第１回路の第４トランジスタのゲートと電気的に接続され、第２配線はｎ個の第１
回路の第４トランジスタの第２端子と電気的に接続され、第３配線はｎ個の第１回路の第
５トランジスタのゲートと電気的に接続され、ｎ本の第４配線は、それぞれ、異なるｎ個
の第１回路の第５トランジスタの第２端子と電気的に接続され、第１、第４および第５ト
ランジスタはチャネルが形成される酸化物半導体層を有する半導体装置である。
【００１３】
（５）上掲の形態（３）、（４）において、ダイナミックロジック回路は、プリチャージ
期間に第３出力ノードを高レベルにプリチャージするための第２回路と、プリチャージ期
間に第３出力ノードを高レベルに維持するための第３回路とを有していてもよい。
【００１４】
（６）本発明の一形態は、電源線と、パワースイッチと、第４回路とを有する半導体装置
であって、パワースイッチは記憶回路および第６トランジスタを有し、記憶回路は上記形
態（３）乃至（５）の何れか一の半導体装置を有し、第６トランジスタは第４回路と電源
線間の導通状態を制御する機能を有し、第６トランジスタはｐチャネル型トランジスタで
あり、第６トランジスタのゲートは記憶回路が有する第１出力ノードと電気的に接続され
ている半導体装置である。
【００１５】
（７）本発明の一形態は、電源線と、パワースイッチと、第４回路とを有する半導体装置
であって、パワースイッチは第１記憶回路および第６トランジスタを有し、第４回路は第
２記憶回路を有し、第２記憶回路は、第４回路の構成を設定するデータを記憶する機能を
有し、上記形態（３）乃至（５）の何れか一の半導体装置が、第１記憶回路および第２記
憶回路にそれぞれ設けられ、第６トランジスタは第４回路と電源線間の導通状態を制御す
る機能を有し、第６トランジスタはｐチャネル型トランジスタであり、第６トランジスタ
のゲートは第１記憶回路が有する第１出力ノードと電気的に接続されている半導体装置で
ある。
【発明の効果】
【００１６】
本発明の一形態は、新規な半導体装置、または新規な半導体装置の動作方法を提供するこ
とが可能となる。または、本発明の一形態により、消費電力を削減することができる、低
電圧駆動で安定した動作が可能となる、細粒度パワーゲーティングが可能となる、電力効
率が改善される、低電力駆動と省電力化を両立することができる、またはサブスレショル
ド駆動が可能となる。
【００１７】
複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、
必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上
記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ず
と明らかになるものである。
【図面の簡単な説明】
【００１８】
【図１】Ａ：半導体装置の構成例を示すブロック図。Ｂ：半導体装置の動作例を示すタイミングチャート。
【図２】Ａ：リングオシレータ（ＲＯ５）の回路図。Ｂ：ＲＯ５の動作シミュレーション結果を示す図。
【図３】半導体装置の構成例を示す回路図。
【図４】Ａ、Ｂ：半導体装置の動作例を示すタイミングチャート。
【図５】Ａ、Ｂ：記憶回路の構成例を示す回路図。
【図６】半導体装置の構成例を示す回路図。
【図７】半導体装置の動作例を示すタイミングチャート。
【図８】半導体装置の動作例を示すタイミングチャート。
【図９】スイッチ回路の構成例を示す回路図。
【図１０】スイッチ回路の構成例を示すブロック図。
【図１１】ＰＬＤの構成例を示すブロック図。
【図１２】ＰＬＥの構成例を示すブロック図。
【図１３】ＰＬＥ内のロジックセル（ＬＣＥＬＬ）の構成例を示す回路図。
【図１４】Ａ：電子部品の作製方法例を示すフローチャート。Ｂ：電子部品の構成例を示す斜視模式図。
【図１５】Ａ−Ｆ：電子機器の構成の一例を説明する図。
【図１６】ＯＳトランジスタの構成例を示す図。Ａ：上面図。Ｂ：ｙ１−ｙ２線断面図。Ｃ：ｘ１−ｘ２線断面図。Ｄ：ｘ３−ｘ４線断面図。
【図１７】Ａ：図１６Ｂの部分拡大図。Ｂ：ＯＳトランジスタのエネルギーバンド図。
【図１８】Ａ−Ｃ：ＯＳトランジスタの構成例を示す断面図。
【図１９】ＰＬＤの構成例を示す断面図。
【図２０】ＰＬＤの構成例を示す断面図。
【図２１】Ａ、Ｂ：トランジスタの構成例を示す断面図。
【図２２】前版ＯＳ  ＦＰＧＡの要部を示す回路図。
【図２３】本ＯＳ  ＦＰＧＡの要部を示す回路図。
【図２４】プログラム可能な配線スイッチ（ＰＲＳ）のオーバードライブ動作を説明するタイミングチャート。
【図２５】プログラム可能なパワースイッチ（ＰＰＳ）のオーバードライブ動作を説明するタイミングチャート。
【図２６】Ａ：ＯＳトランジスタとＳｉトランジスタの特性を示す図。Ｂ：ＯＳトランジスタとＳｉトランジスタの仕様を示す図。
【図２７】Ａ、Ｂ：ＳＰＩＣＥシミュレーションで見積もられた７段リングオシレータの周波数依存性を示す図。
【図２８】本ＯＳ  ＦＰＧＡのブロック図。
【図２９】本ＯＳ  ＦＰＧＡのＰＲＳの回路図。
【図３０】本ＯＳ  ＦＰＧＡのＰＬＥの回路図。
【図３１】ＰＬＥ内のコンフィギュレーション・メモリ・ブロック（ＣＭＢ）のタイミングチャート。
【図３２】本ＯＳ  ＦＰＧＡのレベルシフタ（ＬＳ）の回路図。
【図３３】Ａ：本ＯＳ  ＦＰＧＡの状態遷移図。Ｂ：本ＯＳ  ＦＰＧＡの動作状態の一覧表。
【図３４】本ＯＳ  ＦＰＧＡチップの顕微鏡写真。
【図３５】ＰＬＥ  ｔｅｓｔ  ｅｌｅｍｅｎｔ  ｇｒｏｕｐ（ＴＥＧ）のシュムプロット。
【図３６】ＯＲ構成からＡＮＤ構成へのコンテキスト切り替え動作でのＰＬＥ  ＴＥＧの入出力波形を示す図。
【図３７】ロード／ストア動作でのＰＬＥ  ＴＥＧ内のレジスタの入出力波形を示す図。
【図３８】組み合わせ回路（リングオシレータ）構成での本ＯＳ  ＦＰＧＡのＬＶＤＤに対する、消費電力、最大動作周波数および電力遅延積の測定結果を示す図。
【図３９】順序回路（カウンタ）構成での本ＯＳ  ＦＰＧＡおよび比較例のＦＰＧＡのＬＶＤＤに対する消費電力、最大動作周波数および電力遅延積の測定結果を示す図。
【図４０】オーバードライブ有無での本ＯＳ  ＦＰＧＡ、および比較例のＦＰＧＡの電力遅延積の測定結果を示す図。
【図４１】Ａ：４ビットカウンタ構成から３ビットカウンタ構成へのコンテキスト切り替えでの本ＯＳ  ＦＰＧＡの入出力波形を示す図。Ｂ：３ビットカウンタ構成から４ビットカウンタ構成へのコンテキスト切り替えでの本ＯＳ  ＦＰＧＡの入出力波形を示す図。
【図４２】３段リングオシレータ構成での本ＯＳ  ＦＰＧＡの発振周波数の時間変化を示す図。
【図４３】温度に対するＯＳトランジスタの特性の変化を示す図。
【図４４】３段リングオシレータ構成での本ＯＳ  ＦＰＧＡの電力遅延積の温度依存性を示す図。
【図４５】３段リングオシレータ構成での本ＯＳ  ＦＰＧＡの発振周波数比の時間変化の温度依存性を示す図。
【発明を実施するための形態】
【００１９】
以下に、本発明の実施の形態および実施例を説明する。ただし、本発明の一形態は、以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明
の一形態は、以下に示す実施の形態および実施例の記載内容に限定して解釈されるもので
はない。
【００２０】
以下に示される複数の実施の形態および実施例は適宜組み合わせることが可能である。ま
た１の実施の形態または１の実施例の中に、複数の構成例（作製方法例、動作方法例等も
含む。）が示される場合は、構成例を適宜組み合わせること、および他の実施の形態ある
いは他の実施例に記載された１または複数の構成例と適宜組み合わせることも可能である
。
【００２１】
図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは
同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略す
る場合がある。
【００２２】
本明細書において、例えば、高電源電位ＶＤＤを、電位ＶＤＤ、ＶＤＤ等と省略して記載
する場合がある。これは、他の構成要素（例えば、信号、電圧、回路、素子、電極、配線
等）についても同様である。
【００２３】
また、同じ符号を用いる場合、特に、その中でも区別する必要があるときには、符号に“
＿１”、“＿２”、“＜ｊ＞”、“［ｉ、ｊ］”等の識別用の符号を付記して記載する場
合がある。例えば、複数の配線ＷＬを個々に区別する場合、アドレス番号（行番）を利用
して、２行目の配線ＷＬを配線ＷＬ＜２＞と記載する場合がある。
【００２４】
〔実施の形態１〕
＜＜半導体装置の構成例１＞＞
ここでは、パワーゲーティング可能な半導体装置について説明する。図１Ａは半導体装置
の構成例を示すブロック図であり、図１Ｂは同動作例を示すタイミングチャートである。
図１Ａに示す半導体装置１００は、記憶回路１０、パワースイッチ（ＰＳＷ）５０、配線
５１、配線５２、および回路９０を有する。
【００２５】
回路９０は、ノードｂ１およびノードｂ２を有する。ノードｂ１はＶＨ１用の入力ノード
であり、ノードｂ２はＶＬ１用の入力ノードである。ＶＨ１は高電源電位であり、ＶＬ１
は低電源電位である。配線５１は、回路９０にＶＨ１を供給するための電源線であり、配
線５２は回路９０にＶＬ１を供給するための電源線である。ノードｂ２は配線５２と電気
的に接続されている。ＰＳＷ５０は、回路９０へのＶＨ１の供給を遮断する機能を有する
。ＰＳＷ５０はトランジスタＭＰ１を有する。ここでは、トランジスタＭＰ１はｐチャネ
ル型トランジスタである。トランジスタＭＰ１は、配線５１とノードｂ１間の導通状態を
制御する機能を有する。トランジスタＭＰ１のゲート（ノードＮｐｓｗ）は記憶回路１０
のノードａ４と電気的に接続されている。ノードａ４は記憶回路１０の出力ノードである
。ノードＮｐｓｗと配線５１とは寄生容量（例えば、トランジスタＭＰ１のゲート容量）
を介して容量結合されている。
【００２６】
記憶回路１０は、ノードＮｐｓｗの電位を設定するためのデータを記憶するための回路で
ある。記憶回路１０は、回路１１、トランジスタＭＯ３、ノードａ４を有する。トランジ
スタＭＯ３はノードａ３とノードａ４間の導通状態を制御するパストランジスタである。
トランジスタＭＯ３のゲートには、信号ｗｒ３が入力される。回路１１は、トランジスタ
ＭＯ３の第１端子（例えば、ドレイン）の電位を制御するための回路であり、またデータ
を記憶する機能を有する。ノードａ３は回路１１の出力ノードである。記憶回路１０およ
びＰＳＷ５０により、プログラム可能なパワースイッチ（ＰＰＳ）が構成されている。
【００２７】
＜＜半導体装置の動作例＞＞
図１Ｂに、信号ｗｒ３、ノードＮｐｓｗの電位、および配線５１の電位の波形を示す。図
１Ｂにおいて、ＶＨ１で示される波形が配線５１の電位の波形である。半導体装置１００
は、回路９０に供給するＶＨ１を変化させることが可能である。図１Ｂには、ＶＨ１をＶ
Ｈ１＿ＨからＶＨ１＿Ｌに変化させる例を示している。ここで、ＶＨ１＿ＬはＶＨ１＿Ｈ
よりも低い電位である。Ｖｇｐ１Ｈは、トランジスタＭＰ１をオフ状態にすることができ
る電位である。
【００２８】
信号ｗｒ３を高（Ｈ）レベルにして、トランジスタＭＯ３をオン状態にする。ノードＮｐ
ｓｗの電位は、ノードａ３の電位に応じた大きさになり、ここでは、０Ｖとなることとす
る。信号ｗｒ３を低（Ｌ）レベルにすることで、トランジスタＭＯ３がオフ状態となり、
ノードＮｐｓｗは浮遊ノードとなる。配線５１の電位（ＶＨ１）を高電位（ＶＨ１＿Ｈ）
から低電位（ＶＨ１＿Ｌ）に変化させることで、容量結合によりノードＮｐｓｗの電位も
低下し、負電位Ｖｇｐ１Ｌとなる。つまり、負電位を生成する電源回路を設けなくとも、
トランジスタＭＰ１をオーバードライブすることができる。負電位生成回路は電力効率の
低い回路であるため、これを設けないことは半導体装置１００の消費電力の低減につなが
る。また、半導体装置１００では、回路９０に安定してＶＨ１＿Ｌを供給することができ
るため、低い電源電位でも回路９０は安定して動作することが可能である。
【００２９】
半導体装置１００において、トランジスタＭＯ３と、ノードＮｐｓｗの寄生容量とによっ
て、１トランジスタ１容量（１Ｔ１Ｃ）型の記憶回路が形成されている。低電位ＶＨ１＿
Ｌで回路９０を安定して駆動するには、電気的に浮遊状態のトランジスタＭＰ１のゲート
から電荷がリークすることを可能な限り抑えることが求められる。そのための手段として
、トランジスタＭＯ３をオフ電流の極めて小さいトランジスタにすることが挙げられる。
【００３０】
オフ電流とは、トランジスタがオフ状態のときにソースとドレインとの間に流れる電流を
いう。トランジスタがｎチャネル型である場合、例えば、閾値電圧が０Ｖ乃至２Ｖ程度で
あれば、ゲートとソース間の電圧が負の電圧であるときのソースとドレインとの間に流れ
る電流をオフ電流と呼ぶことができる。オフ電流が極めて小さいとは、例えば、チャネル
幅１μｍあたりのオフ電流が１００ゼプトＡ（１００ｚＡ、１００×１０−２１Ａ）以下
であることをいう。オフ電流は小さいほど好ましいため、この規格化されたオフ電流が１
０ｚＡ／μｍ以下、あるいは１ｚＡ／μｍ以下であることが好ましく、１０ヨクトＡ／μ
ｍ（１０ｙＡ／μｍ、１０×１０−２４Ａ／μｍ）以下であることがより好ましい。
【００３１】
トランジスタのオフ電流を極めて小さくするには、チャネルをバンドギャップが広い半導
体、例えばバンドギャップが３．０ｅＶ以上の半導体で形成すればよい。このような半導
体としては、金属酸化物を含む酸化物半導体が挙げられる。チャネルが形成される酸化物
半導体層を有するトランジスタ（以下、ＯＳトランジスタと呼ぶ場合がある。）は、熱励
起によるリーク電流が小さく、またオフ電流が極めて小さい。
【００３２】
ＯＳトランジスタの酸化物半導体は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくと
も一方を含むものが好ましい。ＯＳトランジスタを構成する酸化物半導体としては、Ｉｎ
−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物が代表的である。電子供与体（ドナー）と
なる水分または水素等の不純物を低減し、かつ酸素欠損も低減することで、酸化物半導体
をｉ型（真性半導体）にする、あるいはｉ型に限りなく近づけることができる。ここでは
、このような酸化物半導体は高純度化された酸化物半導体と呼ぶことができる。高純度化
された酸化物半導体でチャネルを形成することで、チャネル幅で規格化されたＯＳトラン
ジスタのオフ電流を数ｙＡ／μｍ以上数ｚＡ／μｍ以下程度に低くすることができる。Ｏ
Ｓトランジスタ、酸化物半導体の詳細については、実施の形態２、３で説明する。
【００３３】
本実施の形態に係るＰＰＳの動作をシミュレーションで確認した。半導体装置として５段
のリングオシレータ（ＲＯ５）を想定し、発振周波数比のＶｇ依存性をＳＰＩＣＥシミュ
レーションで算出した。図２ＡにＲＯ５の回路図を示し、図２Ｂにシミュレーション結果
を示す。ＲＯ５は５段のＮＯＲ回路を有する。各ＮＯＲ回路には、ｐチャネル型トランジ
スタでなるパワースイッチが設けられている。Ｖｇはｐチャネル型トランジスタのゲート
電位である。
【００３４】
ＶＨ１を１００ｍＶ以上６００ｍＶ以下（変化量は１００ｍＶ）に変化させ、それぞれの
ＶＨ１に対して、Ｖｇを−８００ｍＶから０ｍＶまで（変化量は１００ｍＶ）変化させた
場合のＲＯ５の発振周波数を算出し、Ｖｇが０ｍＶの値を基準に発振周波数比を求めた。
図２Ｂに示すように低電圧駆動ではパワースイッチのゲートに僅かな負電位を印加するこ
とでＲＯ５の動作能力が大きく改善することが分かる。
【００３５】
＜＜回路構成例＞＞
以下、半導体装置１００のより具体的な構成について説明する。図３は半導体装置１００
の構成例を示す回路図である。記憶回路１０は、ノードａ１、ノードａ４、回路１１およ
びトランジスタＭＯ３を有する。記憶回路１０の入力ノードがノードａ１であり、出力ノ
ードがノードａ４である。例えば、ノードａ１の論理を“Ｌ”に維持するため、ノードａ
１にＶＬ１が入力されている。ＶＬ１は、０ボルトや接地電位（ＧＮＤ）とすればよい。
【００３６】
図３の回路１１は、回路２０、回路３０、ノードａ２、ノードａ３を有する。回路１１に
はＶＨ１、ＶＬ１が入力される。回路３０の入力ノードがノードａ２であり、出力ノード
がノードａ３である。
【００３７】
＜＜回路２０＞＞
回路２０は、回路２１、回路２２、ノードａ２１、ノードａ２２を有する。ノードａ２１
は回路２０の入力ノードであり、ノードａ１と電気的に接続されている。ノードａ２２は
回路２０の出力ノードであり、ノードａ２と電気的に接続されている。回路２１は、トラ
ンジスタＭＳ１および回路ＡＭ１を有する。回路２２はトランジスタＭＳ２および回路Ａ
Ｍ２を有する。ノードａ２１とノードａ２２との間にトランジスタＭＳ１とトランジスタ
ＭＳ２とが電気的に直列に接続されている。トランジスタＭＳ１、ＭＳ２は、ノードａ２
１とノードａ２２との間の導通状態を制御するパストランジスタである。トランジスタＭ
Ｓ１のゲートには回路ＡＭ１が電気的に接続され、トランジスタＭＳ２のゲートには回路
ＡＭ２が電気的に接続されている。
【００３８】
＜回路ＡＭ１＞
回路ＡＭ１は、トランジスタＭＳ１をオン状態にするかオフ状態にするかを設定するデー
タを記憶するための回路である。信号ｄａ１は、トランジスタＭＳ１のオン／オフ状態を
設定するためのデータ信号である。回路ＡＭ１は、ノードＮ１、トランジスタＭＯ１、お
よび容量素子Ｃ１を有しており、１Ｔ１Ｃ型の記憶回路である。また、回路ＡＭ１はアナ
ログ電位を保持することが可能であるため、アナログメモリと呼ぶこともできる。ノード
Ｎ１は保持ノードであり、トランジスタＭＳ１のゲートと電気的に接続されている。容量
素子Ｃ１はノードＮ１の電荷を保持するための保持容量である。容量素子Ｃ１の一方の端
子にはＶＬ１が入力され、他方の端子はノードＮ１と電気的に接続されている。トランジ
スタＭＯ１は、信号ｄａ１が入力されるノードとノードＮ１間の導通状態を制御するため
のパストランジスタである。トランジスタＭＯ１のゲートには信号ｗｒ１が入力される。
【００３９】
＜回路ＡＭ２＞
回路ＡＭ２はトランジスタＭＳ２をオン状態にするかオフ状態にするかを設定するデータ
を記憶するための回路であり、ノードＮ２およびトランジスタＭＯ２を有する。信号ｄａ
２は、トランジスタＭＳ２のオン／オフ状態を設定するためのデータ信号である。ノード
Ｎ２が保持ノードであり、トランジスタＭＳ２のゲートに電気的に接続されている。トラ
ンジスタＭＯ２は、信号ｄａ２が入力されるノードとノードＮ２間の導通を制御すること
ができるパストランジスタである。トランジスタＭＯ２のゲートには信号ｗｒ２が入力さ
れる。
【００４０】
回路ＡＭ２も、回路ＡＭ１と同様に、１Ｔ１Ｃ型の記憶回路であり、アナログ電位を保持
することが可能であるため、アナログメモリと呼ぶこともできる。回路ＡＭ２では、ノー
ドＮ２の保持容量はノードＮ２の寄生容量（例えば、トランジスタＭＳ２のゲート容量）
になる。回路ＡＭ２にも、回路ＡＭ１と同様に、ノードＮ２に接続される容量素子を意図
的に設けてもよい。ノードＮ２の保持容量を小さくすることで、保持時間は短くなるが、
回路ＡＭ２の書き込み速度を速くすることができる。なお、回路ＡＭ１も容量素子Ｃ１を
設けない構成とすることが可能である。
【００４１】
（トランジスタＭＯ１、ＭＯ２）
トランジスタＭＯ１をオフ状態にすることで、ノードＮ１が電気的に浮遊状態になり、回
路ＡＭ１は保持状態となる。同様に、トランジスタＭＯ２をオフ状態にすることで、ノー
ドＮ２が電気的に浮遊状態になり、回路ＡＭ２は保持状態となる。よって、回路ＡＭ１、
ＡＭ２の保持期間を長くするには、トランジスタＭＯ１、ＭＯ２がオフ電流の極めて小さ
いトランジスタであることが好ましい。そのため、例えば、トランジスタＭＯ１、ＭＯ２
もトランジスタＭＯ３と同様にＯＳトランジスタとすればよい。
【００４２】
（保持時間について）
回路ＡＭ２を例に、ＯＳトランジスタを書き込みトランジスタに用いることで、長時間の
データ保持が、例えば、８５℃の環境下で１０年データ保持が可能なことを説明する。
【００４３】
回路ＡＭ２の記憶容量が１ビットであるとする。電源電位を２Ｖ以上かつ３．５Ｖ以下、
ノードＮ２の保持容量を２１ｆＦ、保持電位の許容変動量を０．５Ｖ未満であるとする条
件下では、８５℃、１０年間で保持電位の変動量を許容変動量未満とするには、ノードＮ
２からのリーク電流は、３３×１０−２４Ａ未満であることが必要となる。他からのリー
クがさらに小さく、リーク箇所がほぼトランジスタＭＯ２である場合、トランジスタＭＯ
２のチャネル幅が３５０ｎｍのとき、トランジスタＭＯ２のチャネル幅あたりのリーク電
流を９３×１０−２４Ａ／μｍ未満とすることが好ましい。つまり、トランジスタＭＯ２
をＯＳトランジスタとすることで、回路ＡＭ２は８５℃において１０年間データを保持す
ることが可能である。
【００４４】
なお、回路ＡＭ１等のＯＳトランジスタのオフ電流特性を利用する記憶回路では、保持期
間において、ＯＳトランジスタに所定の電位が供給され続けている場合がある。例えば、
ＯＳトランジスタのゲートには、ＯＳトランジスタが完全にオフ状態となるような電位が
供給され続けている場合がある。または、ＯＳトランジスタのバックゲートには、ノーマ
リ・オフ状態になるような電位が供給され続けている場合がある。そのような場合には、
保持期間において、記憶回路に電圧が供給されていることになるが、電流がほとんど流れ
ないため、電力をほとんど消費しない。したがって、電力をほとんど消費しないことから
、仮に、所定の電圧が記憶回路に供給されているとしても、実質的には、ＯＳトランジス
タを利用した記憶回路は不揮発性であると表現することができる。
【００４５】
＜回路３０＞
回路３０は、ノードａ２を“Ｈ”にプリチャージする機能、およびノードａ２の論理を“
Ｈ”に維持する機能等を有する。回路３０は、トランジスタＭＤ２、回路３１、ノードａ
２、およびノードａ３を有する。
【００４６】
トランジスタＭＤ２は、ＶＨ１が供給されるノードとノードａ２間を導通するためのパス
トランジスタである。トランジスタＭＤ２のゲートには信号ｗｒ４が入力される。トラン
ジスタＭＤ２をオン状態にすることで、ノードａ２をＨレベルにプリチャージすることが
できる。そのため、トランジスタＭＤ２は、プリチャージ回路と呼ぶことができる。
【００４７】
回路３１はトランジスタＭＤ１およびインバータＩＮＶ１を有する。回路３１は、ノード
ａ２の論理を“Ｈ”に維持する機能を有しており、キーパー回路と呼ばれる場合がある。
回路３１は必要に応じて設ければよい。トランジスタＭＤ１のソースにはＶＨ１が入力さ
れ、そのドレインはノードａ２と電気的に接続され、そのゲートはＩＮＶ１の出力ノード
と電気的に接続されている。ＩＮＶ１の入力ノードはノードａ２と電気的に接続され、そ
の出力ノードはノードａ３と電気的に接続されている。ＩＮＶ１には、ＶＨ１、ＶＬ１が
入力される。回路３１によって、ノードａ３には、ノードａ２の反転論理が書き込まれる
こととなる。
【００４８】
回路３１では、トランジスタＭＤ１がオン状態になるとノードａ２がＶＨ１を供給する配
線と電気的に接続されることとなる。よって、プリチャージ期間では、トランジスタＭＤ
２がオン状態とされるので、回路３１によってノードａ２の論理は“Ｈ”に維持され、ノ
ードａ３の論理は“Ｌ”に維持される。
【００４９】
回路３０はダイナミックロジック回路と呼ぶことができる。トランジスタＭＤ２がオン状
態である期間がプリチャージ期間であり、ノードａ２がＶＨ１に充電される。トランジス
タＭＤ２がオフ状態である期間が評価期間であり、トランジスタＭＳ１、トランジスタＭ
Ｓ２の導通状態によって、ノードａ３の論理は決定される。つまり、ノードＮ１、Ｎ２の
論理によって、ノードａ３の論理が決定される。評価期間において、トランジスタＭＳ１
およびトランジスタＭＳ２の少なくとも１つがオフ状態である場合は、ノードａ３の論理
は“Ｌ”に維持され、トランジスタＭＳ１およびトランジスタＭＳ２がオン状態である場
合は、ノードａ３の論理は“Ｌ”から“Ｈ”に遷移することとなる。つまり、記憶回路１
０は回路ＡＭ１、ＡＭ２で記憶されているデータに依存する電位をノードａ３から出力す
る機能を有する。
【００５０】
以下、図４を参照し、半導体装置１００の動作例を説明する。以下では、コンフィギュレ
ーション・データを記憶する回路のデータを書き換えることをコンフィギュレーション、
あるいはコンフィギュレーション動作と呼び、コンフィギュレーション動作が実行される
モードをコンフィギュレーション・モードと呼ぶこととする。
【００５１】
＜＜半導体装置１００の動作例＞＞
図４は半導体装置１００の動作例を示すタイミングチャートである。図４Ａは、回路ＡＭ
１に“Ｈ”を書き込む例を示し、図４Ｂは回路ＡＭ１に“Ｌ”を書き込む例を示す。
【００５２】
半導体装置１００のモードは、期間Ｐ１ではコンフィギュレーション・モードであり、期
間Ｐ２では通常動作が行われる通常モードである。期間Ｐ１では、ノードａ２をプリチャ
ージするため、ＶＨ１はＶＨ１＿Ｈとなる。期間Ｐ２では、回路９０を低電圧駆動するた
め、ＶＨ１は、ＶＨ１＿Ｈよりも低いＶＨ１＿Ｌとなる。
【００５３】
期間Ｐ１では、回路ＡＭ１、回路ＡＭ２にデータが書き込まれる。期間Ｐ１では、信号ｗ
ｒ２をＨレベルにしてトランジスタＭＯ２をオン状態にする。信号ｗｒ３をＬレベルにし
て、トランジスタＭＯ３をオフ状態にする。また、信号ｗｒ４をＬレベルにしてトランジ
スタＭＤ２をオン状態にすることで、ノードａ２をＨレベルにプリチャージする。
【００５４】
回路ＡＭ１にデータを書き込む。信号ｗｒ１をＨレベルにして、トランジスタＭＯ１をオ
ン状態にすることで、ノードＮ１に信号ｄａ１が書き込まれる。図４Ａの例ではノードＮ
１は“Ｈ”となり、図４Ｂの例では“Ｌ”となる。次に、トランジスタＭＯ１をオフ状態
にするため信号ｗｒ１をＬレベルにする。ノードＮ１が浮遊ノードとなることで、ノード
Ｎ１の電荷が保持され、回路ＡＭ１は保持状態となる。
【００５５】
次に、回路ＡＭ２に“Ｈ”を書き込む。まず、信号ｗｒ４をＨレベルにして、トランジス
タＭＤ２をオフ状態にする。しかる後、信号ｄａ２をＨレベルにすることで、ノードＮ２
は“Ｌ”から“Ｈ”となる。そのため、図４Ａの例では、トランジスタＭＳ１およびトラ
ンジスタＭＳ２が共にオン状態となり、ノードａ２とノードａ１間が導通状態となるため
、ノードａ１に供給されているＶＬ１によってノードａ２は“Ｌ”となる。他方、図４Ｂ
の例では、ノードＮ２は“Ｌ”から“Ｈ”に遷移するためトランジスタＭＳ２はオン状態
になるが、ノードＮ１がＬレベルであるので、トランジスタＭＳ１はオフ状態である。よ
って、ノードａ２とノードａ１間が非導通状態であるため、回路３１によって、ノードａ
２の論理は“Ｈ”に維持され、ノードａ３の論理も“Ｌ”に維持される。回路ＡＭ２を保
持状態にするため、信号ｗｒ２をＬレベルにしてトランジスタＭＯ２をオフ状態にし、し
かる後、信号ｄａ２をＬレベルにする。これにより、コンフィギュレーション動作が完了
する。
【００５６】
また、回路ＡＭ２の書き込み動作時において、トランジスタＭＯ２をオン状態にした後、
信号ｗｒ３をＨレベルにしてトランジスタＭＯ３をオン状態にしている。ノードａ４とノ
ードａ３間が導通状態となるので、図４Ａの例では、ノードａ２が“Ｌ”であるので、ノ
ードａ４は“Ｈ”となる。図４Ｂの例では、ノードａ４は“Ｌ”に維持される。しかる後
、信号ｗｒ３をＬレベルにしてトランジスタＭＯ３をオフ状態にすることで、ノードａ４
は浮遊ノードとなるので、トランジスタＭＰ１のゲートの寄生容量およびトランジスタＭ
Ｏ１によって構成される記憶回路によって、ノードａ４の電位、つまりトランジスタＭＰ
１のゲート電位が保持される。
【００５７】
期間Ｐ２では、期間Ｐ１で設定されたノードａ４の電位によって、ＰＳＷ５０が駆動され
る。図４Ａの例では、トランジスタＭＰ１はオフ状態となるので、回路９０はパワーゲー
ティングされ、ＶＨ１の供給が遮断される。他方、図４Ｂの例では、トランジスタＭＰ１
はオン状態となる。ＶＨ１をＶＨ１＿ＨからＶＨ１＿Ｌに低下させることで、上掲したよ
うに、トランジスタＭＰ１はオーバードライブされる。回路９０はＶＨ１＿Ｌが供給され
、通常動作を行う。
【００５８】
つまり、記憶回路１０によってＰＳＷ５０を制御することで、時間的に細粒度なパワーゲ
ーティングが可能となる。また、半導体装置１００が複数の回路９０を有する場合、それ
ぞれに記憶回路１０及びＰＳＷ５０を設けることで、空間的に細粒度なパワーゲーティン
グが可能となる。したがって、半導体装置１００の消費電力を効果的に低減することがで
きる。また、期間Ｐ２では、回路ＡＭ１、回路ＡＭ２、およびトランジスタＭＯ３を駆動
する必要がないため、これらに信号を供給するドライバ回路は動作させる必要がない。そ
のため、ドライバ回路もパワーゲーティング可能な構成とし、期間Ｐ２で、ドライバ回路
への電源供給を遮断するような電源管理を行えばよい。これにより、半導体装置１００の
消費電力をさらに低減することができる。
【００５９】
＜記憶回路１０の変形例＞
図５に記憶回路１０の変形例を示す。記憶回路６１（図５Ａ）、記憶回路６２（図５Ｂ）
は、バックゲートを備えるトランジスタＭＯ１１−ＭＯ１３を有する点で、記憶回路１０
と異なる。
【００６０】
記憶回路６１では、トランジスタＭＯ１１−ＭＯ１３のバックゲートは、ノードＯＢＧと
電気的に接続されている。ノードＯＢＧの電位によって、トランジスタＭＯ１１−ＭＯ１
３の閾値電圧を制御することができる。また、トランジスタＭＯ１１−ＭＯ１３のバック
ゲートとチャネル形成領域との間の絶縁層に電荷蓄積層を設けた場合、記憶回路６１の作
製時に、ノードＯＢＧを利用して、トランジスタＭＯ１１−ＭＯ１３の電荷蓄積層に電荷
を注入する工程を行うこともできる。この工程を行った場合は、記憶回路６１の実際の使
用時には、ノードＯＢＧの電位を制御せずに、トランジスタＭＯ１１−ＭＯ１３のバック
ゲートを電気的に浮遊状態にして、記憶回路６１を動作させてもよい。
【００６１】
記憶回路６２のトランジスタＭＯ１１−ＭＯ１３では、それぞれ、バックゲートはゲート
と電気的に接続されている。このようなデバイス構造とすることで、トランジスタＭＯ１
１−ＭＯ１３のオン電流特性を向上させることができる。また、トランジスタＭＯ１１の
バックゲートをソースまたはドレインと電気的に接続してもよい。トランジスタＭＯ１２
、ＭＯ１３についても同様である。
【００６２】
記憶回路６１、６２において、トランジスタＭＯ１１のバックゲートを設けない構成して
もよい。バックゲートを設ける場合、バックゲートは、端子ＯＢＧ、トランジスタＭＯ１
１のゲート、ソース、ドレインの何れかに電気的に接続するようにしてもよい。これは、
トランジスタＭＯ１２、ＭＯ１３についても同様である。
【００６３】
記憶回路１０は、組み合わせ回路（例えば、ルックアップテーブル、マルチプレクサ等）
が処理するデータを保持する記憶回路に用いることができ、様々な半導体装置に適用する
ことが可能である。例えば、ＰＬＤ（プログラマブル・ロジック・デバイス）のコンフィ
ギュレーション・データを格納するコンフィギュレーション・メモリに記憶回路１０を適
用することができる。
【００６４】
ＰＬＤは、１のプログラマブル・ロジック・エレメント（ＰＬＥ、論理ブロックともいう
。）と、１の他のＰＬＥとの間の導通状態を制御するプログラム可能な配線スイッチ（Ｐ
ＲＳ：ｐｒｏｇｒａｍｍａｂｌｅ  ｒｏｕｔｉｎｇ  ｓｗｉｔｃｈ）を有する。ＰＬＥは
、例えば、ルックアップテーブル（ＬＵＴ）、およびマルチプレクサなどの組み合わせ回
路を有する。
【００６５】
配線スイッチの接続状態やＰＬＥの回路構成を変更することで、ＰＬＤの回路構成の変更
が可能である。また、ＰＬＥが処理する論理を変更することで、ＰＬＤの機能を変更する
ことができる。接続構造や論理を設定するためのデータがコンフィギュレーション・デー
タと呼ばれ、コンフィギュレーション・データが格納されるための記憶回路がコンフィギ
ュレーション・メモリと呼ばれる。コンフィギュレーション・データをコンフィギュレー
ション・メモリに格納することがコンフィギュレーションと呼ばれる。特に、コンフィギ
ュレーション・メモリに格納されているコンフィギュレーション・データを書き換える（
更新する）ことをリコンフィギュレーションと呼ぶ場合がある。ＰＬＤをユーザの目的に
応じた回路構成に設定することは、所望のコンフィギュレーション・データを作成（プロ
グラム）し、コンフィギュレーションすることで実現することができる。
【００６６】
マルチコンテキストＰＬＤ（ＭＣ−ＰＬＤ）は、コンフィギュレーション・データのセッ
トを複数格納することが可能なコンフィギュレーション・メモリを有している。ＭＣ−Ｐ
ＬＤでは、ロードするコンフィギュレーション・データのセットを切り替えることで、回
路構成を高速に変更することができる。また、ＭＣ−ＰＬＤでは動的コンフィギュレーシ
ョンが可能であり、処理の実行中に非選択のコンフィギュレーション・データのセットを
書き換えることができる。例えば、記憶回路１０を応用することで、マルチコンテキスト
に対応したＰＰＳ、ＰＲＳ、およびコンフィギュレーション・メモリ等を構成することが
できる。図６に、マルチコンテキストに対応したＰＰＳを備えた半導体装置の一例を示す
。
【００６７】
＜＜半導体装置の構成例２＞＞
図６に示す半導体装置１０１は、記憶回路１５、ＰＳＷ５０、配線５１、配線５２、およ
び回路９０を有する。記憶回路１５は記憶回路１０の変形例であり、ｎ（１よりも大きな
整数）の回路２０（２０＜ｎ−１：０＞）、回路３０、配線４０、ｎ本の配線４１（４１
＜ｎ−１：０＞）、配線４２、配線４３、ｎ本の配線４４（４４＜ｎ−１：０＞）を有す
る。半導体装置１０１において、回路２０、回路３０、ＰＳＷ５０の動作および機能等は
半導体装置１００と同様である。
【００６８】
ノードａ１は配線４０と電気的に接続されている。配線４０はＶＬ１を供給することがで
きる機能を有する。回路２０＜ｎ−１：０＞において、ノードａ２１はノードａ１と電気
的に接続され、ノードａ２２はノードａ２と電気的に接続されている。つまり、回路２０
＜ｎ−１：０＞がノードａ１とノードａ２との間に電気的に並列に接続されている。
【００６９】
電気的に並列接続されている回路２１＜ｎ−１：０＞は、ｎ個のコンフィギュレーション
・データを格納することができるコンフィギュレーション・メモリを成している。信号ｃ
ｆｇはコンフィギュレーション・データ信号として機能することができる。配線４１＜ｎ
−１：０＞は、それぞれ、トランジスタＭＯ１＜ｎ−１：０＞のゲートと電気的に接続さ
れており、信号ｗｒ１＜ｎ−１：０＞が入力される。配線４２には信号ｃｆｇが入力され
、かつトランジスタＭＯ１＜ｎ−１：０＞の第１端子が電気的に接続されている。
【００７０】
回路２２＜ｎ−１：０＞によって、回路２１＜ｎ−１：０＞から、コンフィギュレーショ
ン・データを出力する１の回路２１＜ｊ＞（ｊは０以上（ｎ−１）以下の整数。）が選択
される。回路２２＜ｎ−１：０＞は、コンテキストを選択するためのセレクタを成してい
る。よって、コンテキスト機能が不要であれば、回路２２＜ｎ−１：０＞を設けない回路
構成とすればよい。配線４３には信号ｗｒ２が入力され、かつトランジスタＭＯ２＜ｎ−
１：０＞のゲートが電気的に接続されている。配線４４＜ｎ−１：０＞には、それぞれ、
信号ｃｔｘ＜ｎ−１：０＞が入力され、トランジスタＭＯ２＜ｎ−１：０＞の第１端子が
電気的に接続されている。信号ｃｔｘ＜ｎ−１：０＞は、コンテキスト・データ信号であ
る。また、信号ｃｔｘ＜ｎ−１：０＞は回路２２＜ｎ−１：０＞でなるセレクタを制御す
るための制御信号と呼ぶことができる。
【００７１】
信号ｃｔｘ＜ｎ−１：０＞のうち信号ｃｔｘ＜ｊ＞のみを“Ｈ”にしたコンテキスト・デ
ータを記憶回路１５に書き込むことで、アドレス（行）番号ｊの回路ＡＭ２＜ｊ＞のトラ
ンジスタＭＳ２＜ｊ＞がオン状態となり、回路ＡＭ１＜ｊ＞が格納しているコンフィギュ
レーション・データに依存する論理がノードａ２２＜ｊ＞から出力されることとなる。以
下、この一連の動作をｃｏｎｔｅｘｔ＜ｊ＞が選択される、と表現することもある。
【００７２】
＜＜動作例＞＞
図７、図８に半導体装置１０１の動作例を示す。半導体装置１０１は半導体装置１００と
同様に動作するため、異なる点を中心に説明する。
【００７３】
＜コンフィギュレーション・モード＞
期間Ｐ１１では、半導体装置１０１はコンフィギュレーション・モードである。期間Ｐ１
１の半導体装置１０１の動作は、半導体装置１００のコンフィギュレーション動作と同様
である。ＶＨ１はＶＨ１＿Ｈである。まず、回路ＡＭ１＜ｎ−１：０＞に、順次コンフィ
ギュレーション・データが書き込まれる。ノードＮ１＜ｎ−１：０＞の電位は信号ｃｆｇ
の電位レベルに対応したものとなる。
【００７４】
次に、信号ｃｔｘ＜ｎ−１：０＞によって、回路ＡＭ２＜ｎ−１：０＞の何れか１つに“
Ｈ”を書き込み、残りに“Ｌ”を書き込む。図７の例では、回路ＡＭ２＜０＞に“Ｈ”が
書き込まれる。ノードＮ２＜０＞はＨレベルとなり、ノードＮ２＜ｎ−１：１＞はＬレベ
ルとなる。
【００７５】
信号ｗｒ３がＨレベルとなることで、ノードａ４にはノードａ２の反転論理が書き込まれ
るため、ノードａ４は“Ｈ”となる。信号ｗｒ３をＬレベルにすることで、ノードａ４は
浮遊状態となり、その論理が保持される。
【００７６】
＜通常モード＞
期間Ｐ１２では、半導体装置１０１は通常モードであり、ｃｏｎｔｅｘｔ＜０＞が選択さ
れている。期間Ｐ１２の半導体装置１０１の動作は、半導体装置１００の通常モードと同
様である。ＶＨ１はＶＨ１＿ＨからＶＨ１＿Ｌになる。ノードａ４は“Ｈ”であるため、
ＰＳＷ５０によって、回路９０はパワーゲーティングされ、ＶＨ１の供給が遮断されてい
る。
【００７７】
＜コンテキスト切り替えモード＞
期間Ｐ１３では、半導体装置１０１はコンテキスト切り替えモードである。回路ＡＭ２＜
０＞で保持しているデータを“Ｌ”に書き換え、回路ＡＭ２＜ｎ−１：１＞の何れか１つ
に“Ｈ”を書き込む。ここでは、回路ＡＭ２＜１＞に“Ｈ”を書き込む。
【００７８】
まず、期間Ｐ１１と同じ論理レベルの信号ｃｔｘ＜ｎ−１：０＞が入力される。しかるの
ち、信号ｗｒ２を“Ｈ”にして、トランジスタＭＯ２＜ｎ−１：０＞をオン状態にして、
回路ＡＭ２＜ｎ−１：０＞に、それぞれ、信号ｃｔｘ＜ｎ−１：０＞を書き込む。
【００７９】
次に、回路ＡＭ２＜ｎ−１：０＞を更新するために、ＶＨ１を高電位ＶＨ１＿Ｈにする。
信号ｗｒ４をＬレベルにすることでトランジスタＭＤ２をオン状態にする。ノードａ２は
プリチャージされ、“Ｈ”となる。トランジスタＭＯ３がオフ状態であるため、ノードａ
４は“Ｈ”に維持される。そして、信号ｃｔｘ＜ｎ−１：０＞をＬレベルとすることで、
回路ＡＭ２＜ｎ−１：０＞に“Ｌ”を書き込み、トランジスタＭＳ２＜ｎ−１：０＞をオ
フ状態にする。これにより、ノードａ１とノードａ２との間に貫通電流が流れるのを防止
することができる。
【００８０】
次に、トランジスタＭＤ２をオフ状態にするため、信号ｗｒ４をＨレベルにする。信号ｃ
ｔｘ＜１＞をＨレベルにし、その他の信号ｃｔｘをＬレベルにすることで、ノードＮ２＜
１＞に“Ｈ”を書き込み、その他のノードＮ２に“Ｌ”を書き込む。トランジスタＭＯ２
＜１＞がオン状態となるが、ノードＮ１＜１＞が“Ｌ”であるため、ノードａ２は“Ｈ”
のままであり、トランジスタＭＯ３がオフ状態であるため、ノードａ４は“Ｈ”のままで
ある。
【００８１】
また、信号ｃｔｘ＜ｎ−１：０＞をそれぞれ回路ＡＭ２＜ｎ−１：０＞に書き込んでいる
期間に、信号ｗｒ３をＨレベルにして、トランジスタＭＯ３をオン状態にする。これによ
り、ノードａ４にノードａ２の反転論理が書き込まれ、ノードａ４は“Ｌ”になる。信号
ｗｒ３をＬレベルにしてトランジスタＭＯ３をオフ状態とすることで、ノードａ４の電位
が保持される。
【００８２】
＜通常モード＞
期間Ｐ１４では、半導体装置１０１は通常モードであり、ｃｏｎｔｅｘｔ＜１＞が選択さ
れている。トランジスタＭＰ１がオン状態であるため、回路９０はＶＨ１＿Ｌが供給され
、通常動作を行う。
【００８３】
このように、半導体装置１０１も半導体装置１００と同様に、時間的および空間的に細粒
度なパワーゲーティングが可能であるため、消費電力を低減することができる。また、半
導体装置１００、１０１は、パストランジスタをベースにした回路であるため、ＳＲＡＭ
と比較して少ない素子数でデータを保持することができる。よって、半導体装置１００、
１０１を組み込んだ半導体装置を小型化でき、また消費電力を低減できる。また、ＳＲＡ
Ｍは１ビットのデータを保持するため、相補データをメモリセルに書き込む必要があるが
、半導体装置１００、１０１はその必要がない。そのため、半導体装置１００、１０１に
おいて、回路ＡＭ１、ＡＭ２およびトランジスタＭＯ３を駆動するための回路を簡単化す
ることが可能である。
【００８４】
＜＜スイッチ回路の構成例＞＞
図６に示す記憶回路１５によって、プログラム可能なスイッチ回路を構成することが可能
である。そのようなスイッチ回路の構成例を図９、図１０に示す。
【００８５】
図９に示すスイッチ回路１２１は、ｎ個の回路２０（２０＜ｎ−１：０＞）を有する。ス
イッチ回路１２１は、記憶回路１５から回路３０、トランジスタＭＯ３を除いた回路に対
応し、マルチコンテキストに対応したスイッチ回路である。回路２０＜ｎ−１：０＞の何
れか１つの回路ＡＭ２に、例えば回路ＡＭ２＜ｋ＞に“Ｈ”を書き込み、トランジスタＭ
Ｓ２＜ｋ＞をオン状態に設定する。トランジスタＭＳ１＜ｋ＞の導通状態によって入力ノ
ードと出力ノードとの間の接続状態が決定される。トランジスタＭＳ１＜ｋ＞の導通状態
は、回路ＡＭ１＜ｋ＞に保持されるコンフィギュレーション・データによって決定される
。なお、ｋは０以上ｎ−１以下の整数である。
【００８６】
コンテキスト切り替えを行わない場合は、１の回路２１でスイッチ回路１２１を構成すれ
ばよい。
【００８７】
図１０に示すスイッチ回路１２２は複数のスイッチ回路１２１を有する。スイッチ回路１
２１は、ｐ行ｑ列のアレイ状に配列されている（ｐ、ｑは１よりも大きい整数）。入力ノ
ードＩＮ＜ｊ＞と、出力ノードＯＵＴ＜ｐ−１：０＞との間の導通状態は、第ｊ列にある
ｐ個のスイッチ回路１２１で保持されているコンフィギュレーション・データによって設
定される。
【００８８】
＜＜ＰＬＤの構成例＞＞
図１１はマルチコンテキスト方式のＰＬＤの一例を示す。図１１に示すＰＬＤ２００は、
ロジック部、入出力部および周辺回路を有する。ロジック部は、ロジックアレイ（ＬＡ）
２１１、２１２、スイッチアレイ（ＳＷＡ）２２１−２２３を有する。入出力部は、入出
力アレイ（ＩＯＡ）２２４、２２５を有する。周辺回路はロジック部および入出力部を駆
動するための機能回路を有する。例えば、周辺回路は、クロック生成装置２３０、コンフ
ィギュレーション・コントローラ２３１、コンテキスト・コントローラ２３２、列ドライ
バ回路２３４、行ドライバ回路２３５を有する。
【００８９】
ＬＡ２１１、２１２はそれぞれ複数のプログラマブル・ロジック・エレメント（ＰＬＥ）
２４０を有する。図１１の例では、ＬＡ２１１は１０個のＰＬＥ２４０（ＰＬＥ＿００−
＿０９）を有し、ＬＡ２１２は１０個のＰＬＥ２４０（ＰＬＥ＿１０−＿１９）を有する
。ＩＯＡ２２４、２２５は、ＰＬＤ２００の外部端子とＬＡ２１１、２１２との間の信号
の入出力を制御する機能を有する。
【００９０】
ＩＯＡ２２４、２２５は、それぞれ、複数の入出力回路（ＩＯ）を有する。図１１の例で
は、ＩＯＡ２２４は１０個の入出力回路（ＩＯ＿００−ＩＯ＿０９）を有し、ＩＯＡ２２
５は１０個の入出力回路（ＩＯ＿１０−ＩＯ＿１９）を有する。ＩＯ＿００−ＩＯ＿１９
は、互いに異なる外部端子と電気的に接続されている。
【００９１】
ＳＷＡ２２１−２２３はそれぞれ複数のＰＲＳ２８０を有する。ＰＲＳ２８０は、図１０
のスイッチ回路１２２と同様の回路構成を有する。ＰＲＳ２８０を表すブロック内の表記
はその機能を表している。例えば、“ＰＬＥ０＊  ｔｏ  ＩＯ００”とは、ＰＲＳ２８０
が、ＰＬＥ＿００−＿０９の出力ノードとＩＯ＿００の入力ノードとの間の配線スイッチ
であることを示しており、コンフィギュレーション・データおよびコンテキスト・データ
に従って、ＰＲＳ２８０は、ＰＬＥ＿００−＿０９とＩＯ＿００との電気的な接続関係を
決定する。
【００９２】
クロック生成装置２３０は、外部から入力されるクロック信号から、ＰＬＤ２００内で使
用される１または複数のクロック信号を生成する機能を有する。列ドライバ回路２３４は
信号ｃｆｇを生成する機能を有する。行ドライバ回路２３５は信号ｗｒ１を生成する機能
を有する。コンフィギュレーション・コントローラ２３１は、列ドライバ回路２３４およ
び行ドライバ回路２３５を制御する機能を有する。コンテキスト・コントローラ２３２は
、コンテキスト・データの書き込み、および書き換えを制御する機能を有する。コンテキ
スト・コントローラ２３２は、信号ｗｒ２―ｗｒ４、および信号ｃｔｘを生成する機能を
有する。
【００９３】
＜＜ＰＬＥの構成例＞＞
図１２はＰＬＥ２４０の構成例を示す。ＰＬＥ２４０はプログラム可能な論理回路であり
、ロジックセル（ＬＣＥＬＬ）２４１、およびコンフィギュレーション・メモリ部２４２
を有する。ＬＣＥＬＬ２４１の機能は、コンフィギュレーション・メモリ部２４２から出
力されるコンフィギュレーション・データで決定される。ＬＣＥＬＬ２４１は、データ信
号ｄａｔａｉｎの論理に応じた信号ｄａｔａｏｕｔを生成する機能を有する。ＬＣＥＬＬ
２４１には、クロック信号ＣＬＫ、リセット信号ＲＳＴ等の制御信号が入力される。
【００９４】
コンフィギュレーション・メモリ部２４２は、複数の記憶回路２４３を有する。ＰＬＥ２
４０にはＰＰＳ２４５を介してＶＨ１が入力される。ＰＰＳ２４５はトランジスタＭＰ１
および記憶回路２４３を有する。このように、ＰＬＥ２４０毎にＰＰＳ２４５を設けるこ
とで、細粒度パワーゲーティングが可能となる。
【００９５】
記憶回路２４３は、記憶回路１５（図６）と同様の回路構成を有する。コンテキストの数
に応じて、回路２０を記憶回路２４３に設ければよい。あるいは、記憶回路２４３は、記
憶回路１５からトランジスタＭＯ３を除いた回路構成とすることができる。
【００９６】
コンフィギュレーション・メモリ部２４２には、記憶回路２４３がｐ行ｑ列のアレイ状に
配置されている（ｐ、ｑは１よりも大きい整数）。第ｊ行、第ｋ列の記憶回路２４３には
、信号ｗｒ１＜ｊｎ−１：（ｊ−１）ｎ＞、および信号ｃｆｇ＜ｋ−１＞が入力される。
ｊは１以上ｐ以下の整数であり、ｋは１以上ｑ以下の整数である。ＰＬＥ２４０の有する
全ての記憶回路２４３および、ＰＰＳ２４５の記憶回路２４３に共通して、信号ｗｒ２、
ｗｒ３、ｗｒ４、ｃｔｘ＜ｎ−１：０＞が入力される。
【００９７】
また、ＰＰＳ２４５の記憶回路２４３は、コンフィギュレーション・メモリ部２４２に設
けられている記憶回路２４３であってもよい。
【００９８】
＜＜ＬＣＥＬＬの構成例＞＞
図１３はＬＣＥＬＬ２４１の構成例を示す。図１３に示すＬＣＥＬＬ２４１は、複数のロ
ジック回路を有する。例えば、排他的論理和回路群（ＥＸＯＲｓ）２６１、マルチプレク
サ（ＭＵＸ）２６２、セレクタ（ＳＥＬ）２６３、２６４、及びフリップフロップ回路（
ＦＦ）２６５を有する。ＦＦ２６５は、レジスタとして機能する回路である。ＦＦ２６５
は、データが入力される端子Ｄ、リセット信号ＲＳＴが入力される端子ＸＲ、クロック信
号ＣＬＫが入力される端子、データを出力する端子Ｑを有する。コンフィギュレーション
・メモリ部２４２から出力されるコンフィギュレーション・データによって、ＬＣＥＬＬ
２４１内の組み合わせ回路（２６２―２６４）の論理機能が変更される。
【００９９】
データ信号ｄａｔａｉｎ＿Ｌは、ＰＲＳ２８０を経てＬＣＥＬＬ２４１に入力される。デ
ータ信号ｄａｔａｏｕｔ＿Ｌは、他のＰＲＳ２８０に入力される。複数のＬＣＥＬＬ２４
１によってキャリーチェーンを形成するため、隣接するＬＣＥＬＬ２４１間で、キャリー
信号（ｃａｒｒｙ  ｓｉｇｎａｌｓ）が伝送される。また、複数のＬＣＥＬＬ２４１によ
ってレジスタチェーンを形成するため、隣接するＬＣＥＬＬ２４１間でレジスタチェーン
信号（ｒｅｇｉｓｔｅｒ  ｃｈａｉｎ  ｓｉｇｎａｌ）が伝送される。
【０１００】
センサネットワーク向けデバイスでは、待機時には環境発電による低電圧駆動、信号処理
時には高性能処理、のように回路構成を柔軟に変更可能なＰＬＤが好適なデバイスとして
期待されている。
【０１０１】
本実施の形態のＰＬＤは、細粒度パワーゲーティング、ノーマリ・オフ駆動、およびコン
テキスト切り替えによる低エネルギーかつ高速な回路構成の変更が可能である。よって、
本実施の形態のＰＬＤと無線通信装置およびセンサを組み合わせたデバイスは、センサー
ネットワークデバイスとして非常に好適である。我々は、実際にＦＰＧＡを試作し、この
ことを検証した。検証結果は実施例１に記す。
【０１０２】
＜＜電子部品の作製方法例、および構成例＞＞
ここでは、半導体装置の一例として、電子部品、及び電子部品を具備する電子機器等につ
いて説明する。図１４Ａは、電子部品の作製方法例を示すフローチャートである。電子部
品は、半導体パッケージ、ＩＣ用パッケージ、またはパッケージともいう。電子部品は、
端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実
施の形態では、その一例について説明することとする。
【０１０３】
トランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板
に脱着可能な部品が複数合わさることで完成する。後工程は、図１４Ａに示す各工程を経
ることで完了する。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した
後、基板を複数のチップに分離するダイシング工程を行う。基板を複数のチップに分割す
る前に、基板を薄膜化して、前工程での基板の反り等を低減し、部品の小型化を図る（ス
テップＳ２）。
【０１０４】
チップをピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を
行う（ステップＳ３）。ダイボンディング工程におけるチップとリードフレームとの接着
方法は製品に適した方法を選択すればよい。例えば、樹脂やテープによってこれらを接着
すればよい。ダイボンディング工程で、インターポーザ上にチップを搭載し接合する。ワ
イヤーボンディング工程で、リードフレームのリードとチップ上の電極とを金属の細線（
ワイヤー）で電気的に接続する（ステップＳ４）。金属の細線には、銀線や金線を用いる
ことができる。ワイヤーボンディングは、ボールボンディングとウェッジボンディングの
何れでもよい。
【０１０５】
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施
される（ステップＳ５）。リードフレームのリードをメッキ処理する。そしてリードを切
断及び成形加工する（ステップＳ６）。めっき処理によりリードの錆を防止し、後にプリ
ント基板に実装する際のはんだ付けをより確実に行うことができる。パッケージの表面に
印字処理（マーキング）を施す（ステップＳ７）。検査工程（ステップＳ８）を経て、電
子部品が完成する（ステップＳ９）。上掲した半導体装置を組み込むことで、低消費電力
で、小型な電子部品を提供することができる。
【０１０６】
図１４Ｂは電子部品の斜視模式図である。一例として、図１４ＢはＱＦＰ（Ｑｕａｄ  Ｆ
ｌａｔ  Ｐａｃｋａｇｅ）を示している。図１４Ｂに示す電子部品７０００は、リード７
００１及び回路部７００３を有する。回路部７００３には、例えば、本実施の形態のＰＬ
Ｄが作製されている。電子部品７０００は、例えばプリント基板７００２に実装される。
このような電子部品７０００が複数組み合わされて、それぞれがプリント基板７００２上
で電気的に接続されることで電子機器に搭載することができる。完成した回路基板７００
４は、電子機器等の内部に設けられる。
【０１０７】
本実施の形態に係るＰＬＤ自体をプロセッサとして、あるいはＰＬＤをＣＰＵ（中央演算
処理装置）、ＭＣＵ（マイクロコントローラユニット）、センサデバイス等に組み込んで
、各種の処理を実行するプロセッサとして用いることができる。ＰＬＤと他の回路を１つ
の半導体チップ（ＩＣチップ）に実装した、Ｓｙｓｔｅｍ−ｏｎ−ａ−ｃｈｉｐ（ＳＯＣ
、ＳｏＣ）として電子部品を構成することができる。センサデバイスにＰＬＤを組み込む
場合、複数のセンサで検出されたデータを１のＰＬＤで処理するようにすることで、電子
部品の小型化、多機能化が可能である。また、実施の形態１に係る半導体装置は消費電力
を低減できるため、これを組み込んだ電子部品自体の消費電力も低減できる。
【０１０８】
また、本実施の形態の電子部品は、デジタル信号処理、ソフトウェア無線、アビオニクス
（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器
）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  ｓｐｅｃｉｆｉｃ  ｉｎｔｅｇｒａｔｅｄ  ｃ
ｉｒｃｕｉｔ）のプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォ
マティクス（生物情報科学）、機械装置のエミュレータ、および電波天文学における電波
望遠鏡等、幅広い分野の電子機器に用いることが可能である。本実施の形態により、電子
機器の小型化、消費電力を削減することが可能である。
【０１０９】
例えば、電子機器には、表示装置、パーソナルコンピュータ、記録媒体を備えた画像再生
装置（ＤＶＤ等の記録媒体の画像データを読み出し、その画像を表示するディスプレイを
有する装置）等が挙げられる。その他に、携帯電話、携帯型を含むゲーム機、携帯情報端
末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘ
ッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ
、デジタルオーディオプレーヤ等）、複写機、ファクシミリ、プリンタ、プリンタ複合機
等が挙げられる。これら電子機器の具体例を図１５に示す。
【０１１０】
図１５Ａに示す携帯型ゲーム機９００は、筐体９０１、筐体９０２、表示部９０３、表示
部９０４、マイクロホン９０５、スピーカ９０６、操作キー９０７、およびスタイラス９
０８等を有する。
【０１１１】
図１５Ｂに示す携帯情報端末９１０は、筐体９１１、筐体９１２、表示部９１３、表示部
９１４、接続部９１５、および操作キー９１６等を有する。表示部９１３は筐体９１１に
設けられ、表示部９１４は筐体９１２に設けられている。接続部９１５により筐体９１１
と筐体９１２とが接続されており、筐体９１１と筐体９１２との間の角度は、接続部９１
５により変更可能となっている。そのため、接続部９１５における筐体９１１と筐体９１
２との間の角度によって、表示部９１３で表示される画像の向きの変更や、画像の表示／
非表示の切り換えを行う構成としてもよい。また、表示部９１３および／または表示部９
１４にタッチパネル付の表示装置を適用してもよい。
【０１１２】
図１５Ｃに示すパーソナルコンピュータ９２０は、筐体９２１、表示部９２２、キーボー
ド９２３、およびポインティングデバイス９２４等を有する。
【０１１３】
図１５Ｄは家庭用電化製品の一例であり、ここでは電気冷凍冷蔵庫を示す。電気冷凍冷蔵
庫９３０は、筐体９３１、冷蔵室用扉９３２、および冷凍室用扉９３３等を有する。
【０１１４】
図１５Ｅに示すビデオカメラ９４０は、筐体９４１、筐体９４２、表示部９４３、操作キ
ー９４４、レンズ９４５、および接続部９４６等を有する。操作キー９４４およびレンズ
９４５は筐体９４１に設けられており、表示部９４３は筐体９４２に設けられている。そ
して、筐体９４１と筐体９４２は、接続部９４６により接続されており、筐体９４１と筐
体９４２の間の角度は接続部９４６により変更可能な構造となっている。筐体９４１に対
する筐体９４２の角度によって、表示部９４３に表示される画像の向きの変更や、画像の
表示／非表示の切り換えを行う構成としてもよい。
【０１１５】
図１５Ｆに示す自動車９５０は、車体９５１、車輪９５２、ダッシュボード９５３、およ
びライト９５４等を有する。自動車９５０は、エンジンを動力とするものでもよいし、電
気自動車、またはハイブリッド自動車であってもよい。
【０１１６】
〔実施の形態２〕
本実施の形態では、ＯＳトランジスタ、およびＯＳトランジスタを有する半導体装置につ
いて説明する。
【０１１７】
＜＜ＯＳトランジスタの構成例１＞＞
図１６にＯＳトランジスタの構成の一例を示す。図１６ＡはＯＳトランジスタの構成の一
例を示す上面図である。図１６Ｂは、ｙ１−ｙ２線断面図であり、図１６Ｃはｘ１−ｘ２
線断面図であり、図１６Ｄはｘ３−ｘ４線断面図である。ここでは、ｙ１−ｙ２線の方向
をチャネル長方向と呼び、ｘ１−ｘ２線方向をチャネル幅方向と呼ぶ場合がある。よって
、図１６Ｂは、ＯＳトランジスタのチャネル長方向の断面構造を示す図であり、図１６Ｃ
および図１６Ｄは、ＯＳトランジスタのチャネル幅方向の断面構造を示す図である。なお
、デバイス構造を明確にするため、図１６Ａでは、一部の構成要素が省略されている。
【０１１８】
ＯＳトランジスタ５０１は絶縁表面に形成される。ここでは、絶縁層５１１上に形成され
ている。絶縁層５１１は基板５１０表面に形成されている。ＯＳトランジスタ５０１は絶
縁層５１６に覆われている。なお、絶縁層５１６をＯＳトランジスタ５０１の構成要素と
みなすこともできる。ＯＳトランジスタ５０１は、絶縁層５１２、絶縁層５１３、絶縁層
５１４、絶縁層５１５、半導体層５２１−５２３、導電層５３０、導電層５３１、導電層
５３２および導電層５３３を有する。ここでは、半導体層５２１−５２３をまとめて半導
体領域５２０と呼称する。
【０１１９】
導電層５３０はゲート電極として機能し、導電層５３３はバックゲート電極として機能す
る。導電層５３１、５３２は、それぞれ、ソース電極またはドレイン電極として機能する
。絶縁層５１１は、基板５１０と導電層５３３を電気的に分離する機能を有する。絶縁層
５１５はゲート絶縁層を構成し、絶縁層５１３、５１４はバックチャネル側のゲート絶縁
層を構成する。
【０１２０】
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトラン
ジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域
、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）と
ドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一のトランジ
スタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一のトラン
ジスタのチャネル長は一つの値に定まらない場合がある。そのため、本明細書等では、チ
ャネル長はチャネルの形成される領域における、いずれか一の値、最大値、最小値または
平均値とする。
【０１２１】
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で
電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域にお
ける、ソースとドレインとが向かい合っている部分の長さをいう。なお、一のトランジス
タにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトラ
ンジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書等では
、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値
または平均値とする。
【０１２２】
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネ
ル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示される
チャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）とが異なる場合がある。例えば、立
体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図に
おいて示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場
合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形
成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示さ
れる見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方
が大きくなる。
【０１２３】
特に、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の実測による
見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるた
めには、半導体領域の形状が既知という仮定が必要である。したがって、半導体領域の形
状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である
。
【０１２４】
そこで、本明細書では、トランジスタの上面図において、半導体領域とゲート電極とが重
なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上の
チャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ
Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場
合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本
明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある
。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込
みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによっ
て、値を決定することができる。
【０１２５】
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求め
る場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャ
ネル幅を用いて計算する場合とは異なる値をとる場合がある。
【０１２６】
図１６Ｂ、図１６Ｃに示すように、半導体領域５２０は、半導体層５２１、半導体層５２
２、半導体層５２３の順に積層している部分を有する。絶縁層５１５はこの積層部分を覆
っている。導電層５３０は絶縁層５１３を介して積層部分と重なる。導電層５３１および
導電層５３２は、半導体層５２１および半導体層５２２とでなる積層上に設けられており
、それぞれ、この積層の上面に接している。半導体層５２１、５２２および導電層５３１
、５３２の積層は、同じマスクを用いたエッチング工程を経ることで形成されている。
【０１２７】
半導体層５２３は、半導体層５２１、５２２、および導電層５３１、５３２を覆うように
形成されている。絶縁層５１５は半導体層５２３を覆っている。ここでは、半導体層５２
３と絶縁層５１５は同じマスクを用いてエッチングされている。
【０１２８】
チャネル幅方向の断面から見たとき、絶縁層５１５を介して、半導体層５２１−５２３の
積層部分を取り囲むように、導電層５３０が形成されている（図１６Ｃ参照）。このため
、この積層部分には、垂直方向からのゲート電界と、側面方向からのゲート電界も印加さ
れる。ＯＳトランジスタ５０１において、ゲート電界とは、導電層５３０（ゲート電極層
）に印加される電圧により形成される電界のことをいう。ゲート電界によって、半導体層
５２１−５２３の積層部分全体を電気的に取り囲むことができるので、半導体層５２２の
全体（バルク）にチャネルが形成される場合がある。ＯＳトランジスタ５０１のように、
ゲート電界によって、チャネルが形成される半導体層が電気的に囲まれるトランジスタの
デバイス構造をｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造と呼
ぶことができる。ｓ−ｃｈａｎｎｅｌ構造をとるため、ＯＳトランジスタ５０１は高いオ
ン電流を有することができる。また、ｓ−ｃｈａｎｎｅｌ構造であることで、ＯＳトラン
ジスタ５０１の高周波特性を向上することができる。具体的には、遮断周波数を向上する
ことができる。
【０１２９】
ｓ−ｃｈａｎｎｅｌ構造は高いオン電流が得られるため、ＬＳＩなど微細化されたトラン
ジスタが要求される半導体装置に適した構造といえ、また、動作周波数が高いトランジス
タに適した構造といえる。該トランジスタを有する半導体装置は、高い周波数で動作させ
ることができる。
【０１３０】
ＯＳトランジスタの微細化によって、集積度が高い、または小型な半導体装置を提供する
ことが可能となる。例えば、ＯＳトランジスタは、チャネル長が好ましくは１０ｎｍ以上
かつ１μｍ未満、さらに好ましくは１０ｎｍ以上かつ１００ｎｍ未満、さらに好ましくは
１０ｎｍ以上かつ７０ｎｍ未満、さらに好ましくは１０ｎｍ以上かつ６０ｎｍ未満、さら
に好ましくは１０ｎｍ以上かつ３０ｎｍ未満の領域を有する。例えば、ＯＳトランジスタ
は、チャネル幅が好ましくは１０ｎｍ以上かつ１μｍ未満、さらに好ましくは１０ｎｍ以
上かつ１００ｎｍ未満、さらに好ましくは１０ｎｍ以上かつ７０ｎｍ未満、さらに好まし
くは１０ｎｍ以上かつ６０ｎｍ未満、さらに好ましくは１０ｎｍ以上かつ３０ｎｍ未満の
領域を有する。
【０１３１】
酸化物半導体はシリコンよりも熱伝導率が低い、そのため、ＯＳトランジスタ５０１にお
いて、半導体領域５２０は熱がこもりやすい。図１６Ｂ、図１６Ｄに示すように、導電層
５３１と導電層５３２を、半導体層５２３および絶縁層５１５を介して導電層５３０と重
なるように設けることで、導電層５３１、５３２に、半導体領域５２０（特に、半導体層
５２２）で発生する熱を放熱させる機能を持たせることができる。
【０１３２】
＜絶縁層＞
絶縁層５１１−５１６は、単層構造または積層構造の絶縁膜で形成される。絶縁膜を構成
する材料には、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化
シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イ
ットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タ
ンタルなどがある。
【０１３３】
なお、本明細書等において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をい
い、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。本明細書等において
、絶縁材料に用いられる酸化物には、窒素濃度が１ａｔｏｍｉｃ％未満のものも含まれる
。
【０１３４】
絶縁層５１４、５１５は半導体領域５２０と接しているため、酸化物を含むことが好まし
く、特に、加熱により一部の酸素が脱離する酸化物材料を含むことが好ましい。好適には
、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。
化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、加熱により一部の酸素
が脱離する。絶縁層５１４、５１５から脱離した酸素は酸化物半導体である半導体領域５
２０に供給され、酸化物半導体中の酸素欠損を低減することが可能となる。その結果、ト
ランジスタの電気特性の変動を抑制し、信頼性を高めることができる。
【０１３５】
化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、例えば、ＴＤＳ（Ｔｈ
ｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に
換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０
×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時にお
ける膜の表面温度は１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲
が好ましい。
【０１３６】
絶縁層５１３は、絶縁層５１４に含まれる酸素が導電層５３３に含まれる金属と結びつき
、絶縁層５１４に含まれる酸素が減少することを防ぐパッシベーション機能を有する。絶
縁層５１６は、絶縁層５１５に含まれる酸素が減少することを防ぐパッシベーション機能
を有する。
【０１３７】
絶縁層５１１、５１３、５１６は、酸素、水素、水、アルカリ金属、アルカリ土類金属等
をブロッキングできる機能を有していることが好ましい。絶縁層５１１、５１３、５１６
を設けることで、半導体領域５２０から外部への酸素の拡散と、外部から半導体領域５２
０への水素、水等が入り込みを防ぐことができる。このような機能を持たせるため、絶縁
層５１１、５１３、５１６には、例えば、窒化シリコン、窒化酸化シリコン、窒化アルミ
ニウム、窒化酸化アルミニウム、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウ
ム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸
化窒化ハフニウム等でなる絶縁膜を少なくとも１層設ければよい。
【０１３８】
＜導電層＞
導電層５３０―５３３は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（
Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）
、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト
（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（
Ｓｒ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を
含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタ
ングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウム
や銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用い
ると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を
抑制する機能を持つので好ましい。
【０１３９】
ＯＳトランジスタ５０１の導電層５３１および導電層５３２は、半導体層５２１と半導体
層５２２との積層を形成するために使用されるハードマスクから作製されている。そのた
め、導電層５３１および導電層５３２は、半導体層５２１および半導体層５２２の側面に
接する領域を有していない。例えば、次のような工程を経て、半導体層５２１、５２２、
導電層５３１、５３２を作製することができる。半導体層５２１、５２２を構成する２層
の酸化物半導体膜を形成する。酸化物半導体膜上に、単層または積層の導電膜を形成する
。この導電膜をエッチングしてハードマスクを形成する。このハードマスクを用いて、２
層の酸化物半導体膜をエッチングして、半導体層５２１と半導体層５２２の積層を形成す
る。次に、ハードマスクをエッチングして、導電層５３１および導電層５３２を形成する
。
【０１４０】
＜半導体層＞
半導体層５２２は、例えば、インジウム（Ｉｎ）を含む酸化物半導体である。半導体層５
２２は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また
、半導体層５２２は、元素Ｍを含むと好ましい。元素Ｍは、アルミニウム（Ａｌ）、ガリ
ウム（Ｇａ）、イットリウム（Ｙ）またはスズ（Ｓｎ）などが好ましい。また、元素Ｍに
適用可能なその他の元素としては、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、
鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、モリブ
デン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ハフニウム（
Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）などがある。ただし、元素Ｍとして、前
述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エ
ネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元
素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする
機能を有する元素である。また、半導体層５２２は、亜鉛（Ｚｎ）を含むと好ましい。酸
化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
【０１４１】
なお、半導体層５２２は、インジウムを含む酸化物半導体に限定されない。半導体層５２
２は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛
を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっ
ても構わない。半導体層５２２は、例えば、エネルギーギャップが大きい酸化物を用いる
。半導体層５２２のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好
ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下と
する。半導体領域５２０は、実施の形態３で説明されるＣＡＡＣ−ＯＳで形成されている
ことが好ましい。または、少なくとも、半導体層５２２はＣＡＡＣ−ＯＳで形成されてい
ることが好ましい。
【０１４２】
例えば、半導体層５２１および半導体層５２３は、半導体層５２２を構成する酸素を除く
１種以上、または２種以上の元素から構成される酸化物半導体である。半導体層５２２を
構成する酸素を除く１種以上、または二種以上の元素から半導体層５２１および半導体層
５２３が構成されるため、半導体層５２１と半導体層５２２との界面、および半導体層５
２２と半導体層５２３との界面において、界面準位が形成されにくい。
【０１４３】
なお、半導体層５２１がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏ
ｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ
％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％
より高いとする。半導体層５２１をスパッタリング法で成膜する場合、上記の組成を満た
すスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３
：２が好ましい。
【０１４４】
また、半導体層５２２がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏ
ｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍ
ｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉ
ｃ％未満とする。半導体層５２２をスパッタリング法で成膜する場合、上記の組成を満た
すスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：１
：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ
＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１が好ましい。特に、スパッタリングター
ゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される
半導体層５２２の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。
【０１４５】
また、半導体層５２３がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏ
ｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ
％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％
より高くする。なお、半導体層５２３は、半導体層５２１と同種の酸化物を用いても構わ
ない。ただし、半導体層５２１または／および半導体層５２３がインジウムを含まなくて
も構わない場合がある。例えば、半導体層５２１または／および半導体層５２３が酸化ガ
リウムであっても構わない。
【０１４６】
（エネルギーバンド構造）
図１７を参照して、半導体層５２１、半導体層５２２、および半導体層５２３の積層によ
り構成される半導体領域５２０の機能およびその効果について、説明する。図１７Ａは、
図１６Ｂの部分拡大図であり、ＯＳトランジスタ５０１の活性層（チャネル部分）を拡大
した図である。図１７ＢはＯＳトランジスタ５０１の活性層のエネルギーバンド構造であ
り、図１７Ａの一点鎖線ｚ１−ｚ２で示す部位のエネルギーバンド構造を示している。
【０１４７】
図１７Ｂの、Ｅｃ５１４、Ｅｃ５２１、Ｅｃ５２２、Ｅｃ５２３、Ｅｃ５１５は、それぞ
れ、絶縁層５１４、半導体層５２１、半導体層５２２、半導体層５２３、絶縁層５１５の
伝導帯下端のエネルギーを示している。
【０１４８】
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真
空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネ
ルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータを
用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光
分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏ
ｓｃｏｐｙ）装置を用いて測定できる。
【０１４９】
絶縁層５１４と絶縁層５１５は絶縁体であるため、Ｅｃ５１４とＥｃ５１５は、Ｅｃ５２
１、Ｅｃ５２２、およびＥｃ５２３よりも真空準位に近い（電子親和力が小さい）。
【０１５０】
半導体層５２２には、半導体層５２１および半導体層５２３よりも電子親和力の大きい酸
化物が用いられる。例えば、半導体層５２２として、半導体層５２１および半導体層５２
３よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．
７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物が用いられ
る。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
【０１５１】
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する
。そのため、半導体層５２３がインジウムガリウム酸化物を含むと好ましい。ガリウム原
子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さら
に好ましくは９０％以上とする。このとき、ゲート電圧を印加すると、半導体層５２１、
半導体層５２２、半導体層５２３のうち、電子親和力の大きい半導体層５２２にチャネル
が形成される。
【０１５２】
ここで、半導体層５２１と半導体層５２２との間には、半導体層５２１と半導体層５２２
との混合領域を有する場合がある。また、半導体層５２２と半導体層５２３との間には、
半導体層５２２と半導体層５２３との混合領域を有する場合がある。混合領域は、界面準
位密度が低くなる。そのため、半導体層５２１、半導体層５２２および半導体層５２３の
積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合とも
いう。）バンド構造となる。
【０１５３】
このとき、電子は、半導体層５２１中および半導体層５２３中ではなく、半導体層５２２
中を主として移動する。上述したように、半導体層５２１および半導体層５２２の界面に
おける界面準位密度、半導体層５２２と半導体層５２３との界面における界面準位密度を
低くすることによって、半導体層５２２中で電子の移動が阻害されることが少なく、トラ
ンジスタのオン電流を高くすることができる。
【０１５４】
トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることが
できる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定
される。電子の移動は、例えば、チャネル形成領域の物理的な凹凸が大きい場合にも阻害
される。または、例えば、チャネルの形成される領域中の欠陥準位密度が高い場合にも、
電子の移動は阻害される。
【０１５５】
ＯＳトランジスタ５０１のオン電流を高くするためには、例えば、半導体層５２２の上面
または下面（被形成面、ここでは半導体層５２１の上面）の、１μｍ×１μｍの範囲にお
ける二乗平均平方根（ＲＭＳ：Ｒｏｏｔ  Ｍｅａｎ  Ｓｑｕａｒｅ）粗さが１ｎｍ未満、
好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎ
ｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。
）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好
ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差
（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ
未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ−Ｖは、走査
型プローブ顕微鏡システムを用いて測定することができる。
【０１５６】
例えば、半導体層５２２が酸素欠損（ＶＯとも表記する。）を有する場合、酸素欠損のサ
イトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイ
トに水素が入り込んだ状態をＶＯＨと表記する場合がある。ＶＯＨは電子を散乱するため
、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が
入るよりも酸素が入る方が安定する。したがって、半導体層５２２中の酸素欠損を低減す
ることで、トランジスタのオン電流を高くすることができる場合がある。
【０１５７】
例えば、半導体層５２２のある深さにおいて、または、半導体層５２２のある領域におい
て、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅ
ｃｔｒｏｍｅｔｒｙ）で測定される水素濃度は、１×１０１６ａｔｏｍｓ／ｃｍ３以上、
２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上
、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ
３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍ
ｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
【０１５８】
半導体層５２２の酸素欠損を低減するために、例えば、絶縁層５１５に含まれる過剰酸素
を、半導体層５２１を介して半導体層５２２まで移動させる方法などがある。この場合、
半導体層５２１は、酸素透過性を有する層（酸素を通過または透過させる層）であること
が好ましい。
【０１５９】
ＯＳトランジスタ５０１がｓ−ｃｈａｎｎｅｌ構造である場合、半導体層５２２の全体に
チャネルが形成される。したがって、半導体層５２２が厚いほどチャネル領域は大きくな
る。即ち、半導体層５２２が厚いほど、ＯＳトランジスタ５０１のオン電流を高くするこ
とができる。
【０１６０】
また、ＯＳトランジスタ５０１のオン電流を高くするためには、半導体層５２３の厚さは
小さいほど好ましい。半導体層５２３は、例えば、１０ｎｍ未満、好ましくは５ｎｍ以下
、さらに好ましくは３ｎｍ以下の領域を有していればよい。一方、半導体層５２３は、チ
ャネルの形成される半導体層５２２へ、隣接する絶縁体を構成する酸素以外の元素（水素
、シリコンなど）が入り込まないようブロックする機能を有する。そのため、半導体層５
２３は、ある程度の厚さを有することが好ましい。半導体層５２３は、例えば、０．３ｎ
ｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有していれ
ばよい。また、半導体層５２３は、絶縁層５１５などから放出される酸素の外方拡散を抑
制するために、酸素をブロックする性質を有すると好ましい。
【０１６１】
また、ＯＳトランジスタ５０１の信頼性を高くするためには、半導体層５２１は厚く、半
導体層５２３は薄いことが好ましい。半導体層５２１は、例えば、１０ｎｍ以上、好まし
くは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さ
の領域を有していればよい。半導体層５２１の厚さを、厚くすることで、隣接する絶縁体
と半導体層５２１との界面からチャネルの形成される半導体層５２２までの距離を離すこ
とができる。ただし、半導体装置の生産性が低下する場合があるため、半導体層５２１は
、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下
の厚さの領域を有していればよい。
【０１６２】
ＯＳトランジスタ５０１に安定した電気特性を付与するには、半導体領域５２０中の不純
物濃度を低減し、半導体層５２２を真性または実質的に真性にすることが有効である。な
お、本明細書等において、酸化物半導体が実質的に真性であるという場合、酸化物半導体
膜のキャリア密度は、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満
、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上である
。
【０１６３】
酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不
純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大
させてしまう。また、シリコンは酸化物半導体中で不純物準位の形成に寄与する。当該不
純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがっ
て、半導体層５２１、半導体層５２２および半導体層５２３の層中や、それぞれの界面に
おいて不純物濃度を低減させることが好ましい。
【０１６４】
例えば、半導体層５２２および半導体層５２１は、シリコン濃度が１×１０１６ａｔｏｍ
ｓ／ｃｍ３以上かつ１×１０１９ａｔｏｍｓ／ｃｍ３未満である領域を有する。シリコン
濃度は、１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ５×１０１８ａｔｏｍｓ／ｃｍ３未満
が好ましく、１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ２×１０１８ａｔｏｍｓ／ｃｍ３
未満であることがより好ましい。また、半導体層５２２および半導体層５２３は、シリコ
ン濃度が１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ１×１０１９ａｔｏｍｓ／ｃｍ３未満
である領域を有する。シリコン濃度は１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ５×１０
１８ａｔｏｍｓ／ｃｍ３未満が好ましく、１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１
０１８ａｔｏｍｓ／ｃｍ３未満がより好ましい。シリコン濃度は例えばＳＩＭＳで測定す
ることができる。
【０１６５】
また、半導体層５２２の水素濃度を低減するために、半導体層５２１および半導体層５２
３の水素濃度を低減すると好ましい。半導体層５２１および半導体層５２３は、水素濃度
が１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ２×１０２０ａｔｏｍｓ／ｃｍ３以下の領域
を有する。水素濃度は、１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ５×１０１９ａｔｏｍ
ｓ／ｃｍ３以下が好ましく、１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ１×１０１９ａｔ
ｏｍｓ／ｃｍ３以下がより好ましく、１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ５×１０
１８ａｔｏｍｓ／ｃｍ３以下がさらに好ましい。水素濃度は例えばＳＩＭＳで測定するこ
とができる。
【０１６６】
半導体層５２２の窒素濃度を低減するために、半導体層５２１および半導体層５２３の窒
素濃度を低減すると好ましい。半導体層５２１および半導体層５２３は、窒素濃度が１×
１０１６ａｔｏｍｓ／ｃｍ３以上かつ５×１０１９ａｔｏｍｓ／ｃｍ３未満の領域を有す
る。窒素濃度は１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ５×１０１８ａｔｏｍｓ／ｃｍ
３以下が好ましく、１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ１×１０１８ａｔｏｍｓ／
ｃｍ３以下がより好ましく、１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ５×１０１７ａｔ
ｏｍｓ／ｃｍ３以下がさらに好ましい。窒素濃度はＳＩＭＳで測定することができる。
【０１６７】
また、上述のように高純度化された酸化物半導体をチャネル形成領域に用いたトランジス
タのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１（Ｖ）、
５（Ｖ）、または、１０（Ｖ）程度とした場合に、トランジスタのチャネル幅で規格化し
たオフ電流を数ｙＡ／μｍから数ｚＡ／μｍにまで低減することが可能となる。
【０１６８】
図１６は、半導体領域５２０が３層の例であるが、これに限定されない。例えば、半導体
層５２１または半導体層５２３が無い２層構造としてもよい。または、半導体層５２１の
上もしくは下、または半導体層５２３上もしくは下に、半導体層５２１―５２３と同様の
半導体層を設けて、４層構造とすることも可能である。または、半導体層５２１の上、半
導体層５２１の下、半導体層５２３の上、半導体層５２３の下のいずれか二箇所以上に、
半導体層５２１―５２３と同様の半導体層を設けて、ｎ層構造（ｎは５以上の整数）とす
ることもできる。
【０１６９】
ＯＳトランジスタ５０１をバックゲート電極の無いトランジスタにする場合、導電層５３
３を設けなければよい。この場合、絶縁層５１２、５１３も設けず、絶縁層５１１上に絶
縁層５１４を形成してもよい。
【０１７０】
＜電荷捕獲層＞
Ｓｉトランジスタでは、チャネルドーピングによって閾値電圧を容易に制御することがで
きる。これに対して、ＯＳトランジスタは、チャネルドーピングでは、閾値電圧を効果的
に変化させることが困難である。ＯＳトランジスタでは、電荷捕獲層に電子を注入するこ
とで、閾値電圧を変動させることが可能である。例えば、電荷捕獲層への電子の注入はト
ンネル効果を利用すればよい。導電層５３３に正の電圧を印加することによって、トンネ
ル電子を電荷捕獲層に注入する。
【０１７１】
ＯＳトランジスタ５０１においては、絶縁層５１５に電荷捕獲層を設けることができる。
また、バックゲート（導電層５３３）を設ける場合は、絶縁層５１２または絶縁層５１３
に電荷捕獲層を設けることが好ましい。あるいは、絶縁層５１３自体を電荷捕獲層として
形成してもよい。例えば、絶縁層５１３を酸化ハフニウム、酸化アルミニウム、酸化タン
タル、アルミニウムシリケート等で形成することで、電荷捕獲層として機能させることが
できる。
【０１７２】
＜基板＞
基板５１０としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい
。絶縁体基板は、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基
板（イットリア安定化ジルコニア基板など）、樹脂基板などである。また、半導体基板は
、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコ
ンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化
合物半導体基板などである。半導体基板は、バルク型でよいし、半導体基板に絶縁領域を
介して半導体層が設けられているＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）
型でもよい。導電体基板は、黒鉛基板、金属基板、合金基板、導電性樹脂基板などである
。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには
、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体
が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などである。また
は、上掲された基板に素子が設けられたものを用いてもよい。基板に設けられる素子は、
容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などである。
【０１７３】
基板５１０は可撓性基板でもよい。可撓性基板上にトランジスタを設ける方法としては、
非可撓性基板（例えば、半導体基板）上にトランジスタを作製した後、トランジスタを剥
離し、可撓性基板である基板５１０に転置する方法もある。その場合には、非可撓性基板
とトランジスタとの間に剥離層を設けるとよい。なお、基板５１０として、繊維を編みこ
んだシート、フィルムまたは箔などを用いてもよい。また、基板５１０が伸縮性を有して
もよい。また、基板５１０は、折り曲げや引っ張りをやめると元の形状に戻る性質を有し
てもよい。または、元の形状に戻らない性質を有してもよい。基板５１０の厚さは、例え
ば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好まし
くは１５μｍ以上３００μｍ以下とする。基板５１０を薄くすると、半導体装置を軽量化
することができる。また、基板５１０を薄くすることで、ガラスのような素材であっても
、伸縮性を有する場合や、折り曲げや引っ張りをやめると元の形状に戻る性質を有する場
合がある。そのため、落下などによって基板５１０上の半導体装置に加わる衝撃などを緩
和することができる。即ち、丈夫な半導体装置を提供することができる。
【０１７４】
可撓性基板である基板５１０は、例えば、金属、合金、樹脂もしくはガラス、またはそれ
らの繊維などである。可撓性基板は、線膨張率が低いほど環境による変形が抑制されて好
ましい。可撓性基板には、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ
以下、または１×１０−５／Ｋ以下である材質を用いるとよい。樹脂としては、例えば、
ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、
ポリカーボネート、アクリル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特
に、アラミドは、線膨張率が低いため可撓性基板の材料として好適である。
【０１７５】
＜＜ＯＳトランジスタの構成例２＞＞
ＯＳトランジスタ５０１は、導電層５３０をマスクにして、半導体層５２３及び絶縁層５
１５をエッチングすることができる。そのような工程を経たＯＳトランジスタの構成例を
図１８Ａに示す。図１８ＡのＯＳトランジスタ５０２では、半導体層５２３および絶縁層
５１５の端部は導電層５３０の端部とほぼ一致することになる。導電層５３０の下部のみ
に半導体層５２３および絶縁層５１５が存在する。
【０１７６】
＜＜ＯＳトランジスタの構成例３＞＞
図１８Ｂに示すＯＳトランジスタ５０３は、ＯＳトランジスタ５０２に導電層５３５、導
電層５３６を追加したデバイス構造を有する。ソース電極およびドレイン電極として機能
する一対の電極は、導電層５３５と導電層５３１との積層、および導電層５３６と導電層
５３２との積層で構成される。
【０１７７】
導電層５３５、５３６は、単層または積層の導電体で形成される。例えば、ホウ素、窒素
、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト
、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウ
ム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を用いる
ことができる。導電体は合金や化合物であってもよく、アルミニウムを含む導電体、銅お
よびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素
を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
【０１７８】
導電層５３５、５３６は可視光線を透過する性質を有してもよい。または、導電層５３５
、５３６は可視光線、紫外線、赤外線もしくはＸ線を、反射もしくは吸収することで透過
させない性質を有してもよい。このような性質を有することで、ＯＳトランジスタ５０３
の電気特性の迷光による変動を抑制できる場合がある。
【０１７９】
半導体層５２２などとの間にショットキー障壁を形成しない層を、導電層５３５、５３６
に用いるのが好ましい場合がある。こうすることで、ＯＳトランジスタ５０３のオン特性
を向上させることができる。
【０１８０】
導電層５３５、５３６は、導電層５３１、５３２よりも高抵抗の膜を用いると好ましい場
合がある。また、導電層５３５、５３６は、ＯＳトランジスタ５０３のチャネル（具体的
には、半導体層５２２）よりも抵抗が低いことが好ましい場合がある。例えば、導電層５
３５、５３６の抵抗率を、０．１Ωｃｍ以上かつ１００Ωｃｍ以下、または０．５Ωｃｍ
以上かつ５０Ωｃｍ以下、または１Ωｃｍ以上かつ１０Ωｃｍ以下とすればよい。導電層
５３５、５３６の抵抗率を上述の範囲とすることにより、チャネルとドレインとの境界部
における電界集中を緩和することができる。そのため、ＯＳトランジスタ５０３の電気特
性の変動を低減することができる。また、ドレインから生じる電界に起因したパンチスル
ー電流を低減することができる。そのため、チャネル長の短いトランジスタにおいても、
飽和特性を良好にすることができる。なお、ソースとドレインとが入れ替わらない回路構
成であれば、導電層５３５および導電層５３６のいずれか一方のみ（例えば、ドレイン側
）を配置するほうが好ましい場合がある。
【０１８１】
＜＜ＯＳトランジスタの構成例４＞＞
図１６に示すＯＳトランジスタ５０１は、導電層５３１及び導電層５３２が、半導体層５
２１、５２２の側面と接していてもよい。そのような構成例を図１８Ｃに示す。図１８Ｃ
に示すＯＳトランジスタ５０４は、導電層５３１及び導電層５３２が半導体層５２１の側
面及び半導体層５２２の側面と接している。
【０１８２】
半導体装置の作製工程において、絶縁体、導電体、半導体の成膜は、スパッタリング法、
化学気相堆積（ＣＶＤ；Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、分
子ビームエピタキシー（ＭＢＥ；Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、
原子層堆積（ＡＬＤ；Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、またはパ
ルスレーザ堆積（ＰＬＤ；Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等で行
えばよい。ＣＶＤ法は、熱ＣＶＤ法、有機金属ＣＶＤ（ＭＯＣＶＤ；Ｍｅｔａｌ  Ｏｒｇ
ａｎｉｃ  ＣＶＤ）法、プラズマＣＶＤ（ＰＥＣＶＤ；Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ
ＣＶＤ）法等を含む。例えば、絶縁膜をＣＶＤ法、好ましくはＰＥＣＶＤ法によって成
膜すると、被覆性を向上させることができるため好ましい。また、ＣＶＤ法で成膜する場
合、プラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法
が好ましい。また、スパッタリング法で成膜する場合、例えば、対向ターゲット型のスパ
ッタ装置、平行平板型のスパッタ装置等を用いればよい。例えば、半導体領域５２０の半
導体層５２２は、対向ターゲット型のスパッタ装置で成膜を行うことが好ましい。
【０１８３】
＜＜ＰＬＤのデバイス構造例＞＞
ＯＳトランジスタは、Ｓｉトランジスタ等が作製された素子層に積層することが可能であ
る。例えば、実施の形態１のＰＬＤ２００（図１１）を、ＳｉトランジスタとＯＳトラン
ジスタとが積層されたデバイス構造とすることができる。図１９はＰＬＤ２００のデバイ
ス構造を説明する断面図である。図１９には、代表的に回路２０を示している。図１９に
おいて、符号およびハッチングが付されていない領域は絶縁物で形成されている領域であ
り、符号が付されていないが、ハッチングが付されている領域は導電体で形成されている
領域である。
【０１８４】
ＰＬＤ２００は、単結晶シリコンウエハ７００に形成されている。単結晶シリコンウエハ
７００には、素子層７０１、７０２が作製される。素子層７０１はＳｉトランジスタが作
製される層であり、素子層７０２はＯＳトランジスタおよび容量素子が作製される層であ
る。図１９の例では、素子層７０１に、トランジスタＭＳ１、ＭＳ２が作製され、素子層
７０２にトランジスタＭＯ１、ＭＯ２、容量素子Ｃ１が作製されている。
【０１８５】
なお図１９において、符号およびハッチングが付されていない領域は絶縁体で形成されて
いる。ハッチングが付されているが、符号が付されていない領域は導電体でなり、配線や
電極を構成している。図３に示すような回路構成となるように、導電体により、素子層７
０１、７０２に作製されている素子が電気的に接続されている。
【０１８６】
７１０は素子分離のための絶縁物である。７１１、７１２はｎ型不純物領域である。７５
１、７５２は導電層であり、それぞれ、トランジスタＭＯ１、ＭＯ２のバックゲートを構
成している。７６１−７６３は絶縁層である。
【０１８７】
トランジスタＭＯ１、ＭＯ２のデバイス構造はＯＳトランジスタ５０２（図１８Ａ）と同
様である。容量素子Ｃ１は、トランジスタＭＯ１、ＭＯ２と同じ工程で作製される。容量
素子Ｃ１の一方の電極は、トランジスタＭＯ１の導電層７５０で構成され、他方の電極は
、トランジスタＭＯ１のゲート電極と同じ導電層から形成されている。図示していないが
、トランジスタＭＯ３もトランジスタＭＯ２と同様に素子層７０２に作製されている。
【０１８８】
容量素子Ｃ１をトランジスタＭＯ１、ＭＯ２と異なる素子層に形成することで、ノードＮ
１の保持時間を確保しつつ、回路２０の面積を縮小することができる。そのような例を図
２０に示す。図２０の例では容量素子Ｃ１は、素子層７０２に積層されている。
【０１８９】
図１９、図２０は、素子層７０１にプレナー型のトランジスタを作製した例を示している
が、立体構造を有するトランジスタ（フィン（ＦＩＮ）型、トライゲート型など）を作製
してもよい。図２１にフィン型トランジスタの一例を示す。図２１Ａはトランジスタのチ
ャネル長方向の断面図であり、図２１Ｂは、Ｅ−Ｆ線で切断した図２１Ａの断面図である
。
【０１９０】
図２１に示すトランジスタＭ７０は、活性層（チャネル形成領域とも呼ぶ。）７７２が凸
形状を有し、その側面及び上面に沿ってゲート絶縁層７７６及びゲート電極７７７が設け
られている。７７１はウエルであり、７７３は低濃度不純物領域であり、７７４は高濃度
不純物領域である。７７５は導電性領域である。７７８、７７９は側壁絶縁層である。図
２１には、単結晶シリコンウエハ７００を加工して凸部を形成する場合を示したが、ＳＯ
Ｉ基板を加工して凸形状を有する半導体層を形成してもよい。
【０１９１】
〔実施の形態３〕
＜＜酸化物半導体の構造＞＞
本実施の形態では、酸化物半導体の構造について説明する。
【０１９２】
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられ
る。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  
Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半
導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ  ｌｉ
ｋｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などがある。
【０１９３】
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半
導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−Ｏ
Ｓ、多結晶酸化物半導体、ｎｃ−ＯＳなどがある。
【０１９４】
非晶質構造の定義としては、一般に、準安定状態で固定化していないこと、等方的であっ
て不均質構造を持たないことなどが知られている。また、長距離秩序性を有さないが、あ
る原子から最近接原子または第２近接原子までの範囲において秩序性を有していてもよい
構造を非晶質構造と呼ぶ場合がある。
【０１９５】
逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質（ｃｏｍｐｌｅｔ
ｅｌｙ  ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼ぶことはできない。また、等方的でない
（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物
半導体と呼ぶことはできない。ただし、ａ−ｌｉｋｅ  ＯＳは、微小な領域において周期
構造を有するものの、鬆（ボイドともいう。）を有し、不安定な構造である。そのため、
物性的には非晶質酸化物半導体に近いといえる。
【０１９６】
＜ＣＡＡＣ−ＯＳ＞
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半
導体の一つである。
【０１９７】
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏ
ｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分
解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方
、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーとも
いう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起
因する電子移動度の低下が起こりにくいといえる。
【０１９８】
以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳについて説明する。試料面と略平行な
方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像により、ペレットにおいて、
金属原子が層状に配列していることを確認できる。金属原子の各層の配列は、ＣＡＡＣ−
ＯＳの膜を形成する面（被形成面ともいう。）または上面の凹凸を反映しており、ＣＡＡ
Ｃ−ＯＳの被形成面または上面と平行となる。
【０１９９】
また、高分解能ＴＥＭ像により、ＣＡＡＣ−ＯＳは特徴的な原子配列を有することを確認
することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあ
り、ペレットとペレットとの傾きにより生じる隙間の大きさは０．８ｎｍ程度であること
がわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶ
こともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  ｎ
ａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０２００】
また、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥ
Ｍ像では、ペレットは、金属原子が三角形状、四角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なるペレット間で、金属原子の配列に規則性は見られ
ない。
【０２０１】
次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡ
ＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ
に対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、回折角（２θ）が３１°
近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）
面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面ま
たは上面に略垂直な方向を向いていることが確認できる。
【０２０２】
なお、ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°
近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近
傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを
示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解
析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
【０２０３】
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎ
ｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、Ｉｎ
ＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６
°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（
φスキャン）を行っても、明瞭なピークは現れない。これに対し、ＩｎＧａＺｎＯ４の単
結晶酸化物半導体であれば、２θを５６°近傍に固定してφスキャンした場合、（１１０
）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた
構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認でき
る。
【０２０４】
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺ
ｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの
電子線を入射させると、回折パターン（制限視野透過電子回折パターンともいう。）が現
れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因
するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれる
ペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いているこ
とがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を
入射させた場合、リング状の回折パターンが確認される。したがって、電子回折によって
も、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわか
る。
【０２０５】
上述したように、ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結
晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をする
とＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
【０２０６】
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属
元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素
との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を
乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二
酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を
乱し、結晶性を低下させる要因となる。
【０２０７】
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合があ
る。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリ
ア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとな
る場合や、水素を捕獲することによってキャリア発生源となる場合がある。
【０２０８】
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体であ
る。具体的には、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さ
らに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア
密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または
実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥
準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
【０２０９】
＜ｎｃ−ＯＳ＞
ｎｃ−ＯＳは、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確
な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、
１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお
、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化
物半導体と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を
明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと
起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼
ぶ場合がある。
【０２１０】
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３
ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレ
ット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。した
がって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体
と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径のＸ
線を用いた場合、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークは検
出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０ｎ
ｍ以上）の電子線を用いる電子回折を行うと、ハローパターンのような回折パターンが観
測される。一方、ｎｃ−ＯＳに対し、ペレットの大きさと近いかペレットより小さいプロ
ーブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎ
ｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い
領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される
場合がある。
【０２１１】
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−
ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有す
る酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ
）を有する酸化物半導体と呼ぶこともできる。
【０２１２】
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、
ｎｃ−ＯＳは、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる
。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため
、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
【０２１３】
＜ａ−ｌｉｋｅ  ＯＳ＞
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半
導体である。ａ−ｌｉｋｅ  ＯＳは、高分解能ＴＥＭ像において鬆が観察される場合があ
る。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結
晶部を確認することのできない領域と、を有する。鬆を有するため、ａ−ｌｉｋｅ  ＯＳ
は、不安定な構造である。ａ−ｌｉｋｅ  ＯＳは、電子照射によって結晶部の成長が見ら
れる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成
長がほとんど見られないことがわかる。即ち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよび
ＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
【０２１４】
また、鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べ
て密度の低い構造である。具体的には、ａ−ｌｉｋｅ  ＯＳの密度は、同じ組成の単結晶
酸化物半導体の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度お
よびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶酸化物半導体の密度の９２．３％以上１
００％未満となる。単結晶酸化物半導体の密度の７８％未満となる酸化物半導体は、成膜
すること自体が困難である。
【０２１５】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱
面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よっ
て、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において
、ａ−ｌｉｋｅ  ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また
、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、
ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３
未満となる。
【０２１６】
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる
単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もる
ことができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせ
る割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない
種類の単結晶を組み合わせて見積もることが好ましい。
【０２１７】
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。な
お、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、
ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
【実施例１】
【０２１８】
実施の形態１では、ＯＳトランジスタが理想的な電荷保持機能を発現させる浮遊ノードを
構成しうることを利用したオーバードライブ駆動を開示した。我々は、ＯＳトランジスタ
を適用したＦＰＧＡ（ＯＳ  ＦＰＧＡ）を設計し、試作した。本実施例では、ＯＳ  ＦＰ
ＧＡがサブスレッショルド電圧駆動に適していることを説明する。
【０２１９】
Ｉ．イントロダクション
センサネットワークとして極めて多数のセンサデバイスを敷設するシステムが提案されて
いる。このようなシステム向けデバイスでは、バッテリー交換などのメンテナンスを不要
とし、保守性を高めるため、待機時に自然エネルギーからの環境発電による極低電圧及び
超低消費電力駆動の実現が期待されている。
【０２２０】
極低電圧動作向けのデバイスとして特別な設計指針に従って、特殊なスタンダードセルや
ライブラリを利用したＡＳＩＣが提案されている。極低電圧及び超低消費電力駆動向けに
設計されたＡＳＩＣは固有のアプリケーションに特化したハードウェア構成であるため、
センサネットワーク向けデバイスとして採用すると、想定したアプリケーション以外に利
用できない問題がある。また、センサネットワーク特有の動作である、待機時には極低電
圧及び超低消費電力駆動を、信号処理時には高性能処理を実現する、多種多様なデバイス
が求められるため、処理要求に応じて回路構成を柔軟に変更可能なＦＰＧＡが最適なデバ
イスとして期待されている（非特許文献１）。
【０２２１】
しかしながら、ＦＰＧＡはＡＳＩＣと同様の設計手法のみでは極低電圧駆動が実現できな
い問題がある。例えば、正常な論理伝達を阻害する信号電位の低下を引き起こす、配線ス
イッチを構成するパストランジスタにおける閾値電圧（Ｖｔｈ）落ちや低Ｉｏｎ／Ｉｏｆ
ｆ比による静的リーク電流への対処が必要である（非特許文献４）。ＦＰＧＡの極低電圧
駆動向けに、信号電位のＶｔｈ落ちを防ぐ目的で配線スイッチをパストランジスタからト
ライステートバッファへ変更する方法が提案されているが、回路面積及び消費電力が増加
する問題がある。また、低Ｉｏｎ／Ｉｏｆｆ比による静的リーク電流を低減する目的で閾
値電圧の高いトランジスタを採用してＩｏｆｆを下げる方法（非特許文献４）が提案され
ているが、Ｉｏｎも下がるので、極低電圧駆動のための回路の最適化が難しい。そのため
、極低電圧化を実現する更なる改良が求められる。
【０２２２】
本実施例では、サブスレッショルド動作に適したＯＳ  ＦＰＧＡについて説明する。特に
ＯＳトランジスタが理想的な電荷保持機能を有する浮遊ノードを構成しうることを利用し
て、不揮発性コンフィギュレーション・メモリ、ＰＬＥ間の接続を制御するプログラム可
能な配線スイッチ（ＰＲＳ）、及び細粒度パワーゲーティングを実現するプログラム可能
なパワースイッチ（ＰＰＳ）にＯＳトランジスタを適用し、オーバードライブを採用する
ことで極低電圧駆動を実現する方法を提案する。
【０２２３】
ＰＲＳは、Ｖｔｈ落ちが問題となるパストランジスタを構成するｎチャネル型Ｓｉトラン
ジスタ（ｎｃｈ−Ｓｉトランジスタ）のゲートを浮遊ゲートとし、当該浮遊ゲートの電位
を向上、ＰＰＳはＰＬＥの高電位電源の供給を制御するｐチャネル型Ｓｉトランジスタ（
ｐｃｈ−Ｓｉトランジスタ）のゲートを浮遊ゲートとし、当該浮遊ゲートの電位を低下す
るオーバードライブを実現することで、ＰＲＳ及びＰＰＳは高Ｉｏｎ／Ｉｏｆｆ比の駆動
が可能となり、安定した極低電圧駆動が期待される。上記構成では、極低リーク電流のＯ
Ｓトランジスタを書き込み制御トランジスタとする浮遊ゲートを構成してオーバードライ
ブ電位を保持するため、オーバードライブ電位を常時供給する必要なく、したがって、浮
遊ゲートの電位保持に要する消費電力を極めて低く抑制できる。なお、ＰＰＳのオーバー
ドライブ駆動では負電源を必要とせず、浮遊ゲートに負のオーバードライブ電位を生成す
ることができるため、回路構成の簡素化と消費電力の低減が可能である。
【０２２４】
本実施例のアウトラインは、以下のとおりである。まず、ＩＩ節で、サブスレッショルド
動作用設計における課題を整理する。また、本実施例で開示する上記提案するＰＲＳとＰ
ＰＳのオーバードライブ駆動の方法とその特徴を説明する。ＩＩＩ節で、本実施例のＯＳ
ＦＰＧＡのシステム構成とその動作を説明し、ＩＶ節で試作したＯＳ  ＦＰＧＡチップ
が有する各機能の検証結果を示し、その結果に対する考察を述べる。最後にＶ節で本実施
例を総括する。
【０２２５】
ＩＩ．ＯＳ  ＦＰＧＡの低電圧設計
本節では、ＯＳ  ＦＰＧＡの低電圧設計について説明する。
【０２２６】
ＩＩ−Ａ．ＯＳ  ＦＰＧＡの設計課題
まず、本実施例で提案するＯＳ  ＦＰＧＡ（以下、本ＯＳ  ＦＰＧＡ）よりも前に我々が
設計したＯＳ  ＦＰＧＡ（以下、前版ＯＳ  ＦＰＧＡ）をベースに、サブスレッショルド
動作用の設計の課題を確認する。図２２に、前版ＯＳ  ＦＰＧＡのプログラム可能な配線
スイッチとプログラム可能なパワースイッチとに注目した回路構成を示す。
【０２２７】
なお、本実施例で参照する図において、“ＯＳ”が付記されたトランジスタはＯＳトラン
ジスタであり、“ＯＳ”が付記されていないトランジスタはＳｉトランジスタである。本
実施例において、ＯＳトランジスタの酸化物半導体は、ＣＡＡＣ構造をもつＩｎ−Ｇａ−
Ｚｎ酸化物である。ここでは、このようなＩｎ−Ｇａ−Ｚｎ酸化物が用いられたＯＳトラ
ンジスタをＩＧＺＯトランジスタと呼ぶこととする。
【０２２８】
図２２に示す前版ＯＳ  ＦＰＧＡは、プログラマブル・ロジック・エレメント（ＰＬＥｐ
ｖ）、ｎｃｈ−Ｓｉトランジスタで構成される配線スイッチ（ＰＲＳｐｖ）、コンテキス
ト・コントローラ、コンフィギュレーション・コントローラを有する。
【０２２９】
ＰＲＳｐｖは、２つのプログラム可能な配線スイッチ（ＰＲＳｃｆｇ＿ｐｖ、ＰＲＳｃｔ
ｘ＿ｐｖ）を有しており、ＰＲＳｃｔｘ＿ｐｖを有することでマルチコンテキスト機能を
実現する。ＰＲＳｃｆｇ＿ｐｖは、ＯＳトランジスタ、ｎｃｈ−Ｓｉトランジスタ、およ
びノードＮｃｆｇ＿ｐｖを有しており、ノードＮｃｆｇ＿ｐｖの電位で制御される。ノー
ドＮｃｆｇ＿ｐｖはコンフィギュレーション・データ（Ｄｃｆｇ＿ｐｖ）の保持ノードで
ある。ＯＳトランジスタは、書き込み信号（Ｗｃｆｇ＿ｐｖ）で制御される。ＰＲＳｃｔ
ｘ＿ｐｖは、ｎｃｈ−Ｓｉトランジスタ、ノードＮｃｔｘ＿ｐｖを有しており、ノードＮ
ｃｔｘ＿ｐｖの電位で制御される。ノードＮｃｔｘ＿ｐｖはコンテキスト・データ（Ｄｃ
ｔｘ＿ｐｖ）の保持ノードである。
【０２３０】
ＰＬＥｐｖは、ＰＬＥコア（ＰＬＥｃｏｒｅ＿ｐｖ）、プログラム可能な配線スイッチ（
ＰＰＳｐｖ）を有する。ＰＰＳｐｖを制御することで細粒度パワーゲーティング機能が実
現される。ＰＬＥｃｏｒｅ＿ｐｖの電源電圧はＶＤＤである。ＰＰＳｐｖは、ｐｃｈ−Ｓ
ｉトランジスタおよびノードＮｐｐｓ＿ｐｖを有し、ノードＮｐｐｓ＿ｐｖの電位で制御
される。ノードＮｐｐｓ＿ｐｖは、ＰＰＳデータ（Ｄｐｐｓ＿ｐｖ）の保持ノードである
。
【０２３１】
ＰＲＳｐｖの各種制御信号は、コンフィギュレーション・コントローラ、コンテキスト・
コントローラで生成され、ＰＰＳｐｖの制御信号は、コンフィギュレーション・メモリ・
ブロックから与えられる。各回路の電源電圧はＶＤＤである。また、これら制御信号のた
めにバッファが設けられている。Ｄｃｔｘ＿ｐｖ、Ｄｃｆｇ＿ｐｖ、Ｄｐｐｓ＿ｐｖ用の
各バッファの電源電圧はＶＤＤであり、Ｗｃｆｇ＿ｐｖ用バッファの電源電圧はＶＤＤよ
りも高く、ＶＤＤ２である。これは、ＯＳトランジスタの閾値電圧がｎｃｈ−Ｓｉトラン
ジスタよりも高いためである。
【０２３２】
我々のＰＬＥの設計では、ＡＳＩＣを含めて一般的なサブスレッショルド動作に適用可能
な設計指針（非特許文献５、６）、特にトランジスタスタック数制限を採用する。ここで
は、トランジスタスタックの最大数は２に制限される（非特許文献５）。前版設計では、
ＮＯＴ、２入力ＮＡＮＤ、２入力ＮＯＲ、およびそれらのゲート回路を組み合わせたレジ
スタを含むスタンダードセルライブラリが採用されている。
【０２３３】
ＦＰＧＡ固有の課題として、ＰＲＳを構成するパストランジスタの閾値電圧（Ｖｔｈ）落
ちへの対策、および低Ｉｏｎ／Ｉｏｆｆ（オン電流／オフ電流）比による静的リーク電流
への対策が求められる（ＰＲＳの課題）。前版ＯＳ  ＦＰＧＡでは、ＰＲＳｃｆｇ＿ｐｖ
における入力信号線とノードＮｃｆｇ＿ｐｖとの容量結合を利用したブースティングによ
り、ＰＲＳｐｖでのＶｔｈ落ちを改善することが可能である。しかしながら、サブスレッ
ショルド動作では入力信号の振幅が小さくなるため、ブースティング効果では不十分であ
り、さらなる対策が求められる。また、ＰＲＳｃｔｘ＿ｐｖについても、正常な信号伝達
のための対策が必要である。
【０２３４】
さらに、前版ＯＳ  ＦＰＧＡの低消費電力化のキー技術である細粒度パワーゲーティング
機能、コンテキスト切り替え機能、およびシャドウ・レジスタ（ＳＲ）を継承するために
、次のような課題をサブスレッショルド動作においても解消することが求められる。
【０２３５】
第１に、細粒度パワーゲーティングに必要なＰＰＳの追加は、トランジスタスタック数の
実質的な増加になるため、Ｉｏｎを維持する対策が求められる（ＰＰＳの課題）。第２に
、高速コンテキスト切り替え（ＦＣＳ、Ｆａｓｔ  Ｃｏｎｔｅｘｔ  Ｓｗｉｔｃｈ）機能
を実現するためには、ＰＲＳと同様の配線スイッチにおける信号電位のＶｔｈ落ちへの対
策が求められる（ＦＣＳの課題）。第３に、シャドウ・レジスタ（ＳＲ）の機能を実現す
るためにはストア用トランジスタの保持電位のＶｔｈ落ちと、ロード用トランジスタのＩ
ｏｎ電流の低下を解決する対策が求められる（ＳＲの課題）。
【０２３６】
ＩＩ−Ｂ．オーバードライブ・アーキテクチャ
ＩＩ−Ａ節で挙げたＰＲＳ及びＰＰＳの課題を解決するため、オーバードライブ駆動が採
用されている。図２２の構成において、ＰＲＳｃｆｇ＿ｐｖに正にオーバードライブされ
た高電位のコンフィギュレーション・データの書き込み、ＰＲＳｃｔｘ＿ｐｖのＮｃｔｘ
＿ｐｖに正にオーバードライブされた高電位のコンテキスト選択信号の書き込み、および
、ＰＰＳｐｖのＮｐｐｓ＿ｐｖに負にオーバードライブされた低電位信号の書き込みによ
って、オーバードライブ駆動が可能である。しかし、この仕組みでは、コンテキスト選択
信号を生成する高電位回路に加えて、負電位の信号を生成する回路の追加が必要であり、
電圧変換におけるエネルギー効率の低下や消費電力の増加が避けられない。
【０２３７】
そこで、本実施例では、ＰＲＳ及びＰＰＳの課題を解決するため、ＯＳトランジスタが理
想的な電荷保持機能を有する浮遊ノードを構成しうることを利用したオーバードライブが
採用される。本駆動方法では、ＰＲＳ及びＰＰＳのオーバードライブされるゲートは浮遊
ゲート化され、高電位信号を生成する回路は、当該ゲートのデータを更新する場合のみア
クティブである。当該ゲートとＯＳトランジスタとは、オーバードライブ電圧の保持に要
する電力が極めて低い不揮発性アナログメモリを成し、これは本駆動方法の採用に効果的
である。
【０２３８】
図２３に、本実施例のＯＳ  ＦＰＧＡの要部を示す。図２３に示す本ＯＳ  ＦＰＧＡは、
ＰＬＥ、ＰＲＳ、コンテキスト・コントローラ、コンフィギュレーション・コントローラ
、コンフィギュレーション・メモリ・ブロックを有する。ＰＬＥはＰＬＥコア（ＰＬＥｃ
ｏｒｅ）、ＰＰＳを有する。ＰＲＳはＰＲＳｃｆｇ、ＰＲＳｃｔｘを有する。ＩＮｐｒｓ
＿ＬはＰＲＳの入力ノードであり、ＯＵＴｐｒｓ＿Ｌは出力ノードである。ＰＲＳｃｆｇ
、ＰＲＳｃｔｘ及びＰＰＳは、それぞれコンフィギュレーション・メモリ、コンテキスト
・メモリ、およびＰＰＳデータを記憶するメモリ（ＰＰＳメモリ）に相当する。
【０２３９】
ＰＲＳｃｆｇは、ＯＳトランジスタ（ＭＯｃｆｇ）、高Ｖｔｈのパストランジスタ（ＭＳ
ｃｆｇ）、およびノード（Ｎｃｆｇ）を有する。ＭＯｃｆｇには、コンフィギュレーショ
ン・コントローラから書き込み信号（Ｗｃｆｇ＿Ｈ）、コンフィギュレーション・データ
（Ｄｃｆｇ＿Ｈ）が入力される。ＰＲＳｃｔｘは、ＯＳトランジスタ（ＭＯｃｔｘ）、高
Ｖｔｈのパストランジスタ（ＭＳｃｔｘ）、ノード（Ｎｃｔｘ）を有する。ＭＯｃｔｘに
は、コンテキスト・コントローラから書き込み信号（Ｗｃｔｘ＿Ｈ）、コンテキスト・デ
ータ（Ｄｃｔｘ＿Ｈ）が入力される。Ｄｃｆｇ＿ＨはＮｃｆｇに書き込まれ、Ｄｃｔｘ＿
ＨはＮｃｔｘに書き込まれる。ＰＲＳの導通状態は、Ｄｃｆｇ＿Ｈ、Ｄｃｔｘ＿Ｈの電位
により制御される。
【０２４０】
ＬＶＤＤはＰＬＥｃｏｒｅの電源電圧である。ＰＰＳは、ｐｃｈ−Ｓｉトランジスタ、Ｏ
Ｓトランジスタ（ＭＯｐｐｓ）、ノード（Ｎｐｐｓ）を有し、ＰＬＥｃｏｒｅへのＬＶＤ
Ｄの供給を制御する。ｐｃｈ−Ｓｉトランジスタはパワースイッチであり、Ｎｐｐｓに与
えられたＰＰＳデータ（Ｄｐｐｓ＿Ｌ）により、導通状態が制御される。Ｄｐｐｓ＿Ｌは
、コンフィギュレーション・メモリ・ブロックからＰＰＳに入力される。
【０２４１】
本ＯＳ  ＦＰＧＡは３の電源ドメイン：入出力（ＩＯ）ドメイン、ＨＶＤＤドメイン、Ｌ
ＶＤＤドメインを有する。なお、符号の末尾に追加された符号＿Ｈ、＿Ｌは、それぞれ、
ＨＶＤＤドメイン、ＬＶＤＤドメインの要素や、そこで生成される信号であることを表し
ている。
【０２４２】
本ＯＳ  ＦＰＧＡには、データ信号用バッファ、書き込み信号用バッファが設けられてい
る。これらのバッファは対応する回路の電源電圧で動作する。コンフィギュレーション・
コントローラの電源電圧はＨＶＤＤｃｆｇ（書き込み信号用ＨＶＤＤｃｆｇ＿ｗ、データ
信号用ＨＶＤＤｃｆｇ＿ｄ）であり、コンテキスト・コントローラの電源電圧はＨＶＤＤ
ｃｔｘ（書き込み信号用ＨＶＤＤｃｔｘ＿ｗ、データ信号用ＨＶＤＤｃｔｘ＿ｄ）である
。ＨＶＤＤｃｆｇ、ＨＶＤＤｃｔｘはＬＶＤＤよりも高い。オーバードライブ電圧を考慮
してデータ信号用電源電圧（ＨＶＤＤｃｆｇ＿ｄ、ＨＶＤＤｃｔｘ＿ｄ）をＬＶＤＤより
も高くし、かつＭＯｃｆｇ、ＭＯｃｔｘのＶｔｈを考慮して書き込み信号用電源電圧（Ｈ
ＶＤＤｃｆｇ＿ｗ、ＨＶＤＤｃｔｘ＿ｗ）を、データ信号用電源電圧よりも高くすること
で、書き込み電位のばらつきを抑制することが可能である。ＦＣＳの課題とＳＲの課題は
、ＰＲＳ及びＰＰＳのオーバードライブ駆動に伴い、解決される。以下、本実施例のＰＲ
Ｓ、ＰＰＳの詳細な動作方法を示す。
【０２４３】
（ＰＲＳのオーバードライブ）
図２４にＰＲＳのオーバードライブ動作のタイミングチャートを示す。コンフィギュレー
ション動作は、コンフィギュレーション時（Ｗｃｆｇ＿Ｈ＝“Ｈ”）に、コンフィギュレ
ーション・データ（Ｄｃｆｇ＿Ｈ）をコンフィギュレーション・メモリ（ＰＲＳｃｆｇ）
に書き込むことで、実行される。Ｎｃｆｇの電位は、ＬＶＤＤ＋ΔＶｃｆｇまたはＧＮＤ
になる。ΔＶｃｆｇはコンフィギュレーション・メモリ（ＰＲＳｃｆｇ）のオーバードラ
イブ電圧である。コンフィギュレーション・メモリは、容量に電位を書き込むという単純
な動作を行うので、ＳＲＡＭとは異なり、書き換え、及びデータ保持動作のマージンが広
く、極低電圧においても正常な動作が容易である。
【０２４４】
コンフィギュレーション完了時とコンテキスト切り替え時には、Ｗｃｔｘ＿Ｈを“Ｈ”に
して、コンテキスト・データ（Ｄｃｔｘ＿Ｈ）をコンテキスト・メモリ（ＰＲＳｃｔｘ）
に書き込む。Ｎｃｔｘの電位は、ＬＶＤＤ＋ΔＶｃｔｘまたはＬＶＤＤとなる。ΔＶｃｔ
ｘはコンテキスト・メモリ（ＰＲＳｃｔｘ）のオーバードライブ電圧である。選択された
コンテキストのコンフィギュレーション・データに対応して、ＰＲＳの導通状態が決定さ
れる。
【０２４５】
コンフィギュレーション・メモリにコンフィギュレーション・データを書き込んだ後、Ｍ
Ｏｃｆｇをオフにすることで（Ｗｃｆｇ＿Ｈ＝“Ｌ”）、Ｎｃｆｇは浮遊ノードとなり、
高電位データ（ＬＶＤＤ＋ΔＶｃｆｇ／ＧＮＤ）を保持する。コンテキスト・メモリも同
様であり、ＭＯｃｔｘをオフとすることで（Ｗｃｔｘ＿Ｈ＝“Ｌ”）、Ｎｃｔｘは浮遊ノ
ードとなり、高電位データ（ＬＶＤＤ＋ΔＶｃｔｘ／ＧＮＤ）を保持する。ＭＯｃｆｇ、
ＭＯｃｔｘは極めて小さいリーク電流を持つＯＳトランジスタであるため、Ｎｃｆｇおよ
びＮｃｔｘを電位の変化が小さい理想的な浮遊ノードにすることができるので、コンフィ
ギュレーション・メモリおよびコンテキスト・メモリは不揮発性アナログメモリとして動
作する。
【０２４６】
ＭＳｃｆｇをオン状態にする場合は、そのゲートに高電圧ＬＶＤＤ＋ΔＶｃｆｇが入力さ
れるため、ＭＳｃｆｇはオーバードライブされる。ＭＳｃｔｘも同様であり、ゲートにＬ
ＶＤＤ＋ΔＶｃｔｘが入力されることで、ＭＳｃｔｘはオーバードライブされる。当該オ
ーバードライブによって、パストランジスタ（ＭＳｃｆｇ、ＭＳｃｔｘ）の高Ｉｏｎ／Ｉ
ｏｆｆ比が維持されるので、ＰＲＳの出力信号（ＯＵＴｐｒｓ＿Ｌ）の電位は低下しない
。
【０２４７】
コンフィギュレーション・メモリ、コンテキスト・メモリは、不揮発性アナログメモリと
みなせるため、データ保持、すなわち、オーバードライブ電圧を浮遊ゲートで保持するの
に要する消費電力は低い。コンフィギュレーション・メモリでは、Ｗｃｆｇ＿Ｈ、Ｄｃｆ
ｇ＿Ｈを低電位とすることで、ＭＯｃｆｇをオフ状態にしてＮｃｆｇを浮遊状態にし、コ
ンテキスト・メモリでは、Ｗｃｔｘ＿Ｈ、Ｄｃｔｘ＿Ｈを低電位とすることで、ＭＯｃｔ
ｘをオフ状態にして、Ｎｃｔｘを浮遊状態にしている。よって、コンフィギュレーション
・データ、コンテキスト・データの書き込みを行う期間のみ、コンフィギュレーション・
コントローラ、およびコンテキスト・コントローラに電源電圧を供給し、その他の期間は
、ＨＶＤＤドメインをパワーゲーティングすることができる。よって、消費電力を効果的
に低減できる。
【０２４８】
なお、Ｗｃｆｇ＿Ｈ用信号線、Ｗｃｔｘ＿Ｈ用信号線には、パワーゲーティング時にアク
ティブとなるプルダウン用ＯＳトランジスタが設けられている。したがって、パワーゲー
ティング中に、これらの信号線の電位はＧＮＤに維持されるため、ＭＯｃｆｇ，ＭＯｃｔ
ｘのオフ状態は確実に維持される。ＯＳトランジスタは極小Ｉｏｆｆをもつため、非アク
ティブ時では信号線に与えるプルダウン用ＯＳトランジスタの影響は無視できるほど小さ
い。
【０２４９】
（ＰＰＳのオーバードライブ）
図２５にＰＰＳのオーバードライブの動作タイミングチャートを示す。コンフィギュレー
ション完了時とコンテキスト切り替え時に、Ｗｐｐｓ＿Ｈを“Ｈ”にして、ＰＰＳにＰＰ
Ｓデータ（Ｄｐｐｓ＿Ｌ）を書き込む。Ｎｐｐｓの電位は、ＬＶＤＤｈまたはＧＮＤであ
る。
【０２５０】
ＰＰＳにＰＰＳデータを書き込んだ後、Ｗｐｐｓ＿Ｈを“Ｌ”にしてＭＯｐｐｓをオフに
すると、Ｎｐｐｓは浮遊ノードとなり、電位（ＬＶＤＤｈ／ＧＮＤ）を保持する。図２５
はＤｐｐｓ＿Ｌの電位がＧＮＤの例を示しており、Ｎｐｐｓの電位はＧＮＤとなる。ここ
で、ＬＶＤＤドメインの電圧を高電位（ＬＶＤＤｈ）から低電位（ＬＶＤＤ）に低下させ
ることで、Ｎｐｐｓ（ｐｃｈ−Ｓｉトランジスタのゲート）とＬＶＤＤ電源ノードとの間
の寄生容量を介した容量結合によってＮｐｐｓの電位が低下する。ここで、ＬＶＤＤドメ
インの電圧を低下させる際、Ｎｐｐｓの電位がＬＶＤＤｈのときは、ｐｃｈ−Ｓｉトラン
ジスタはオフ状態のため、ＬＶＤＤ電源ノードとＮｐｐｓとの容量結合が小さく、Ｎｐｐ
ｓの電位はほとんど変化しない。一方、Ｎｐｐｓの電位がＧＮＤのときは容量結合が大き
いため、Ｎｐｐｓの電位は大きく変化する。
【０２５１】
つまり、負電圧を生成する電源回路を設けなくても、ＰＰＳのｐｃｈ−Ｓｉトランジスタ
のオーバードライブができる。ＭＯｐｐｓはＯＳトランジスタであるので、オーバードラ
イブ後に、Ｗｐｐｓ＿Ｈを“Ｌ”にしてＭＯｐｐｓをオフとすると、Ｎｐｐｓは浮遊ノー
ドとなり、データ（ＬＶＤＤｈ／−ΔＶｐｐｓ、ここでΔＶｐｐｓはＰＰＳのオーバード
ライブ電圧である。）を保持できる。
【０２５２】
当該オーバードライブによって、ｐｃｈ−Ｓｉトランジスタは高Ｉｏｎ／Ｉｏｆｆ比を維
持し、良好なスイッチング特性を有する。ＰＰＳは、不揮発性アナログメモリとみなせる
ので、データ保持、すなわち、オーバードライブ電圧を浮遊ゲートに維持するのに要する
消費電力は低い。さらに、コンテキスト・データの更新時のみ、ＬＶＤＤドメインの電圧
を高電位（ＬＶＤＤｈ）とし、その他の期間は低電位とすることができるので、低消費電
力化が可能である。
【０２５３】
実施の形態１で述べたリングオシレータＲＯ５のシミュレーション結果（図２Ｂ）が示す
ように、低電圧駆動では、ｐｃｈ−Ｓｉトランジスタのゲートの電位を０Ｖから僅かに負
電位側に変化することで、動作能力が大きく改善する。つまり、本明細書で開示するオー
バードライブはサブスレッショルド動作に有利な方法である。
【０２５４】
（オーバードライブの検証）
ＳＰＩＣＥシミュレーションを行い、ＰＲＳ及びＰＰＳのオーバードライブの効果を検証
した。ＰＰＳを用いずに、７組のＰＬＥとＰＲＳをループ状に連結した７段ＰＲＳリング
オシレータ（ＲＯ７ｐｒｓ）と、ＰＲＳを用いずに、７個のＰＬＥをループ状に連結した
７段ＰＰＳリングオシレータ（ＲＯ７ｐｐｓ）と、７個の２入力ＮＯＲのみをループ状に
連結した７段リングオシレータ（ＲＯ７ｎｏｒ）とについて検証した。ＲＯ７ｐｒｓ、Ｒ
Ｏ７ｐｐｓでは、ＰＬＥｃｏｒｅを２入力ＮＯＲとして機能させている。
【０２５５】
シミュレーションのため、０．８μｍ  ＯＳトランジスタ／０．１８μｍ  ＣＭＯＳトラ
ンジスタのハイブリッドプロセスベースのＩＧＺＯトランジスタ、ｎｃｈ−Ｓｉトランジ
スタ（ＮＭＯＳ）、およびｐｃｈ−Ｓｉトランジスタ（ＰＭＯＳ）のパラメータを使用し
た。図２６Ａに同プロセスのＩＧＺＯトランジスタ、ｎｃｈ−Ｓｉトランジスタ、ｐｃｈ
−ＳｉトランジスタのＩｄ−Ｖｇ（ドレイン電流−ゲート電圧）特性、および図２６Ｂに
これらの仕様を示す。
【０２５６】
図２６Ｂにおいて、Ｖｄは、Ｉｄ−Ｖｇ特性を測定した時のドレイン電圧であり、Ｉｃｕ
ｔ（カットオフ電流）はＶｇが０ＶのときのＩｄである。ＩＧＺＯトランジスタのＩｃｕ
ｔは１×１０−１３Ａ未満であるので、ＩＧＺＯトランジスタは、電荷保持が良好である
ことを要求されるアナログメモリに好適である。高速動作が要求される論理回路は、ｎｃ
ｈ−Ｓｉトランジスタおよびｐｃｈ−Ｓｉトランジスタで構成する。
【０２５７】
図２７Ａは、ＳＰＩＣＥシミュレーションで見積もられたＦＲＯ７ｐｒｓ／ＦＲＯ７ｎｏ
ｒのΔＶｃｆｇ、ΔＶｃｔｘ依存性を示し、図２７Ｂは、ＦＲＯ７ｐｐｓ／ＦＲＯ７ｎｏ
ｒの−ΔＶｐｐｓ依存性を示す。ＦＲＯ７ｐｒｓはＲＯ７ｐｒｓの発振周波数であり、Ｆ
ＲＯ７ｐｐｓはＲＯ７ｐｐｓの発振周波数であり、ＦＲＯ７ｎｏｒはＲＯ７ｎｏｒの発振
周波数である。ＦＲＯ７ｐｒｓ／ＦＲＯ７ｎｏｒ、ＦＲＯ７ｐｐｓ／ＦＲＯ７ｎｏｒは周
波数減衰率を表している。ここでは、ＬＶＤＤを１００ｍＶから６００ｍＶの間で１００
ｍＶ毎に変化している。
【０２５８】
図２７Ａにより、ＦＲＯ７ｐｒｓ／ＦＲＯ７ｎｏｒは、ＬＶＤＤが２００ｍＶ以下で、か
つΔＶｃｆｇ、ΔＶｃｔｘが４００ｍＶ以上の場合、急激に上昇し、０．９に達している
。
【０２５９】
図２７Ｂにより、ＬＶＤＤが３００ｍＶ以下で、ＦＲＯ７ｐｐｓ／ＦＲＯ７ｎｏｒは、０
．９を越え、ＲＯ７ｐｐｓの周波数特性が改善される。ＲＯ７ｐｐｓにおいて、ＰＰＳの
追加によりトランジスタスタック数は３に相当するが、２００ｍＶのサブスレッショルド
動作であっても、−ΔＶｐｐｓ＝−１００ｍＶのオーバードライブ駆動によるＰＰＳのＩ
ｏｎによって、ＲＯ７ｐｐｓはトランジスタスタック数が２のＣＭＯＳ回路の同等の駆動
能力をもつ。
【０２６０】
この周波数特性の改善は、オーバードライブによって各スイッチの抵抗がゲート出力遅延
に対して無視できるほど小さくなるためである。なお、コンフィギュレーション・データ
更新時に高電位を使用することによる電力増加が懸念事項ではあるが、ＩＶ−Ｂ節で示す
ように、オーバーヘッド電力は０．１７％以下と小さいことを確認している。つまり、Ｐ
ＲＳ及びＰＰＳのオーバードライブがサブスレッショルド動作において高効率である。
【０２６１】
この結果から、環境発電による電源供給が容易である動作電圧としてＬＶＤＤ＝２００ｍ
Ｖを想定し、ＰＲＳ及びＰＰＳの影響による周波数の低下を１割程度許容する構成を得る
ため、ΔＶｃｆｇ、ΔＶｃｔｘ＝４００ｍＶ、及び−ΔＶｐｐｓ＝−１００ｍＶをターゲ
ットとする。
【０２６２】
ＩＩＩ．ＯＳ  ＦＰＧＡの回路設計
本節において、上記設計指針に基づいて設計した本ＯＳ  ＦＰＧＡについて説明する。
【０２６３】
ＩＩＩ―Ａ．ＯＳ  ＦＰＧＡの構成
図２８は本ＯＳ  ＦＰＧＡの構成を示すブロック図である。本ＯＳ  ＦＰＧＡはマルチコ
ンテキストに対応しており、コンテキスト数は２である。
【０２６４】
ＩＯドメインには、複数のプログラム可能なＩＯ回路を有する入出力ブロック（ＰＩＯＢ
）の高電位ドメインが属する。ＨＶＤＤドメインには、コンフィギュレーション・コント
ローラ（行ドライバ回路、列ドライバ回路を含む）と、コンテキスト・コントローラとが
属する。ＬＶＤＤドメインには、ロジックアレイブロックと、ＰＩＯＢの低電位ドメイン
とが属する。
【０２６５】
ロジックアレイブロックは２のＰＬＥブロック（ＰＬＥＢ）と、３のＰＲＳブロック（Ｐ
ＲＳＢ）を有する。各ＰＬＥＢは１０のＰＬＥを有する。ＰＲＳＢは複数のＰＲＳＡ（Ｐ
ＲＳアレイ）を有する。ＰＲＳＡは複数のＰＲＳを有する配線スイッチである。ＰＲＳＡ
を表すブロック内の表記はその機能を表している。例えば、“ＰＬＥ［０＊］  ｔｏ  Ｉ
Ｏ［００］”とは、ＰＲＳＡが、ＰＬＥ［００］−ＰＬＥ［０９］の出力ノードと入出力
回路ＩＯ［００］の入力ノードとの間の導通状態を制御する機能をもつことを示している
。
【０２６６】
（ＰＲＳ）
図２９にＰＲＳの回路図を示す。図２９のＰＲＳｃｆｇは図２３のＰＲＳｃｆｇに容量素
子Ｃｃｆｇを追加した回路構成を有する。ＰＲＳｃｆｇ＜０＞とＰＲＳｃｔｘ＜０＞が電
気的に直列に接続されて、配線スイッチ対を構成し、ＰＲＳｃｆｇ＜１＞とＰＲＳｃｔｘ
＜１＞が電気的に直列に接続され、他の配線スイッチ対を構成している。これら配線スイ
ッチ対は、ＩＮｐｒｓ＿ＬとＯＵＴｐｒｓ＿Ｌ間に並列に電気的に接続されている。
【０２６７】
（ＰＬＥ）
図３０に、ＰＬＥの回路構成を示す。図３０に示すＰＬＥは、ＰＰＳ、ＰＬＥｃｏｒｅ、
およびコンフィギュレーション・メモリ・ブロック（ＣＭＢ）を有する。ＰＬＥにＰＰＳ
を設けることで、細粒度パワーゲーティングが可能である。
【０２６８】
ＰＬＥｃｏｒｅは、５の２入力ＥＸＯＲ、ＬＵＴ、複数のＭＵＸ、２のＳＥＬ、レジスタ
、および複数のメモリ回路（ＭＭ）、４の入力ノード（ＩＮｐｌｅ＿Ｌ＜０＞−ＩＮｐｌ
ｅ＿Ｌ＜３＞）、１の出力ノードＯＵＴｐｌｅ＿Ｌを有する。ＭＭはＭＯｃｍ（ＯＳトラ
ンジスタ）とＣＭＢとで構成され、コンフィギュレーション・データおよびコンテキスト
・データを記憶する。Ｗｃｍ＿ＨはＭＯｃｍの制御信号である。
【０２６９】
細粒度パワーゲーティングのため、レジスタには揮発性レジスタ（ＶＲ）とシャドウ・レ
ジスタ（ＳＲ）が設けられている。ＳＲは、ＶＲのデータをバックアップするための不揮
発性レジスタであり、ストア用トランジスタ（ＯＳトランジスタ）、ロード用トランジス
タ、および容量素子を含む。ストア用トランジスタと容量素子とにより不揮発性アナログ
メモリが構成される。
【０２７０】
レジスタには各種制御信号が入力される。ＳＲにはｐｈ１、ｐｈ２とでなる２相クロック
信号、ＷＳ＿Ｈ（ストア信号）、ＷＬ＿Ｈ（ロード信号）が入力される。ｐｈ１、ｐｈ２
は本ＯＳ  ＦＰＧＡに設けられているクロック生成装置で生成される。ＷＳ＿Ｈは、ＳＲ
にデータをバックアップするための動作（ストア動作）を制御する。ＷＳ＿Ｈは外部から
入力される。ＷＬ＿ＨはＳＲからＶＲへデータを書き戻す動作（ロード動作）を制御する
。ＷＬ＿Ｈは、ＨＶＤＤドメインに属するノーマリ・オフ・コントローラで生成される。
【０２７１】
ストア用トランジスタをＷＳ＿Ｈによってオーバードライブすることで、バックアップデ
ータ電位のＶｔｈ落ちを回避する。また、ＷＬ＿Ｈでオーバードライブされることで、ロ
ード用トランジスタは、ＶＲ内のデータ保持用インバータラッチよりも高いオン電流を持
つため、確実なデータのストア、およびロードが可能となる。
【０２７２】
（ＣＭＢ）
ＣＭＢは、プログラム可能な接地接続（ＰＧＣ、Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇｒｏｕｎ
ｄ  Ｃｏｎｎｅｃｔｉｏｎ）を用いた接地電位供給回路と、プリチャージ回路とを有する
。ＰＧＣは図２９のＰＲＳと同じ回路構成を持つ。ＣＭＢにおいては、入力ノード（ＩＮ
ｐｒｓ＿Ｌ）が接地接続され、出力ノード（ＯＵＴｐｒｓ＿Ｌ）がプリチャージ回路の入
力ノード（Ｎｐｃ）に電気的に接続されている。前版のＰＬＥ用メモリ回路と比較して、
素子数が低減されるので、本ＣＭＢの面積効率は向上する。プリチャージ回路は、２のｐ
ｃｈ−Ｓｉトランジスタと１のインバータで構成されているダイナミックロジック回路で
ある。Ｗｐｃ＿ＨはＮｐｃのプリチャージ動作を制御する信号であり、コンテキスト・コ
ントローラで生成される。
【０２７３】
図３１にＣＭＢのタイミングチャートを示す。Ｗｐｃ＿Ｈが“Ｈ”である期間はＣＭＢ（
プリチャージ回路）のプリチャージ期間であり、Ｗｐｃ＿Ｈが“Ｌ”である期間はＣＭＢ
（プリチャージ回路）の評価期間である。プリチャージ動作後に、コンフィギュレーショ
ン・データ（Ｄｃｆｇ＿Ｈ）及び選択されたコンテキストに依存して、ＣＭＢはＮｐｃの
ＬＶＤＤ電位を維持もしくは放電する。コンテキスト切り替え動作時に、ＣＭＢは出力デ
ータを更新する（リフレッシュする）。コンフィギュレーション・モードでは、ＨＶＤＤ
ドメイン全体に電源が供給され、コンテキスト切り替えモードでは、コンテキスト・コン
トローラのみに電源が供給される。ユーザ動作モードでは、ＨＶＤＤドメインの回路は動
作する必要がないので、パワーゲーティングにより電源オフにされる。
【０２７４】
（ＬＳ）
図３２にＰＩＯＢにおけるレベルシフタ（ＬＳ）の回路図を示す。本ＯＳ  ＦＰＧＡの内
部ドメインと外部回路との接続を容易にするために、ＬＳは、ＬＶＤＤ電位からＩＯドメ
イン電位（ＩＯＶＤＤ）へと信号を昇圧する。ＬＳは昇圧倍率が高いことが求められる。
公知のレベルシフタ（非特許文献７）を元に、いくつかのＯＳトランジスタ（ＭＯｐａｓ
ｓ、ＭＯｏｖ）が追加される。ＭＯｐａｓｓ、ＭＯｏｖは、極小オフリーク電流を持ち、
かつ低電圧駆動のＳｉトランジスタよりも高Ｉｏｎ／Ｉｏｆｆ比をもつ。したがって、Ｍ
ＯｐａｓｓのゲートとＬＳの出力ノード（ＯＵＴ、ＯＵＴＢ）との容量結合によるオーバ
ードライブにより、ＬＳの駆動能力を低下せずに静的オフリーク電流を低減できる。オー
バードライブ電圧はＭＯｏｖがオフ状態となることで保持される。ＩＩ―Ｂ節のＳＰＩＣ
Ｅシミュレーション（図２７）と同じパラメータを用いて、ＳＰＩＣＥシミュレーション
を行い、ＯＳトランジスタの追加によってＬＳの静的消費電力が約３０％低減することが
確認された。したがって、本実施例のＬＳは静的リーク電力の抑制に大きく寄与する。
【０２７５】
ＩＩＩ―Ｂ．ＯＳ  ＦＰＧＡの状態遷移
図３３Ａに本ＯＳ  ＦＰＧＡの状態遷移図を示し、図３３Ｂに本ＯＳ  ＦＰＧＡの各動作
状態の一覧表を示す。本ＯＳ  ＦＰＧＡは、コンフィギュレーション・モード、ユーザ動
作モード、コンテキスト切り替えモード、更新モードの４つの動作状態を遷移する。以下
、４つの動作状態について説明する。
【０２７６】
コンフィギュレーション・モードでは、起動（電源オン）時もしくはシステムリセット時
に、コンフィギュレーション・データを全てのコンフィギュレーション・メモリに書き込
み、全てのドメインに電源が供給される。
【０２７７】
ユーザ動作モードでは、プログラム可能な領域において、コンテキストで選択されたコン
フィギュレーション・データによって設定される回路動作が実行され、ＬＶＤＤドメイン
のみに電源が供給される。パワーゲーティングによって、コンフィギュレーション・コン
トローラ、コンテキスト・コントローラへの電源（ＨＶＤＤｃｆｇ、ＨＶＤＤｃｔｘ）の
供給は停止される。
【０２７８】
コンテキスト切り替えモードでは、プログラム可能な領域における回路動作は停止し、コ
ンテキスト・コントローラ、およびＬＶＤＤドメインに電源（ＨＶＤＤｃｔｘ、ＬＶＤＤ
）が供給される。ＰＬＥ、ＰＲＳのコンテキスト・メモリにコンテキスト・データを書き
込んだ後は、パワーゲーティングにより、コンテキスト・コントローラへの電源（ＨＶＤ
Ｄｃｔｘ）供給は再び停止される。ユーザ動作モードからコンテキスト切り替えモードを
経てユーザ動作モードに戻る遷移、すなわち、コンテキストの切り替えは、１クロックで
可能である。
【０２７９】
更新モードでは、選択されていないコンテキストに対応するコンフィギュレーション・メ
モリのコンフィギュレーション・データを更新する動作を行い、ユーザ動作モードのコン
フィギュレーション領域の回路動作を継続し、コンフィギュレーション・コントローラ、
およびＬＶＤＤドメインに電源（ＨＶＤＤｃｆｇ、ＬＶＤＤ）を供給する。
【０２８０】
ユーザ動作モード、コンテキスト切り替えモード、更新モードでは、ＨＶＤＤドメインの
回路がパワーゲーティング中であっても、ＰＬＥ及びＰＲＳ内のコンフィギュレーション
・メモリ、ＰＲＳ内のコンテキスト・メモリはデータを保持できるため、電力を消費せず
に回路機能を維持する。また、ＩＯドメインには、内部信号をモニターする必要があると
きに、電源（ＩＯＶＤＤ）を供給すればよい。
【０２８１】
ＩＶ．試作チップ
０．８μｍ  ＯＳ／０．１８μｍ  ＣＭＯＳハイブリッドプロセスでＯＳ  ＦＰＧＡ及び
ＰＬＥ  ＴＥＧ（ｔｅｓｔ  ｅｌｅｍｅｎｔ  ｇｒｏｕｐ）を試作した。図３４に試作し
た本ＯＳ  ＦＰＧＡチップの顕微鏡写真を示す。
【０２８２】
ＩＶ−Ａ．ＰＬＥ  ＴＥＧ
最初に、ＰＰＳの課題、ＦＣＳの課題及びＳＲの課題の解決を確認するため、ＰＬＥ  Ｔ
ＥＧの動作を評価した。ここではＰＰＳのオーバードライブの効果と、コンテキスト切り
替え動作とについて検証する。具体的には、４入力ＯＲ／４入力ＡＮＤの２−コンテキス
ト構成とし、コンテキスト切り替えモードを介してのユーザ動作モード（ｃｏｎｔｅｘｔ
＜０＞、４入力ＯＲ）からユーザ動作モード（ｃｏｎｔｅｘｔ＜１＞、４入力ＡＮＤ）へ
の遷移動作を確認する。
【０２８３】
図３５に、５ｋＨｚ駆動時における所望の動作（出力信号のｐａｓｓ／ｆａｉｌ）の確認
に使用された、４入力ＯＲ／４入力ＡＮＤ構成のＰＬＥ  ＴＥＧのＬＶＤＤに対するＬＶ
ＤＤｈ−ＬＶＤＤのシュムプロットを示す。ここで、ＨＶＤＤ（ＨＶＤＤｃｆｇ、ＨＶＤ
Ｄｃｔｘ）は１．１Ｖである。図３５では、最低動作電圧ＬＶＤＤ＝１８０ｍＶにおける
最低オーバードライブＬＶＤＤｈ＝３２０ｍＶとしている。
【０２８４】
図３６に、最低動作電圧ＬＶＤＤ＝１８０ｍＶにおけるＰＬＥ  ＴＥＧの入出力信号波形
を示す。図３６から、ＰＬＥ  ＴＥＧは、コンテキスト切り替えを含め、最低動作電圧Ｌ
ＶＤＤ＝１８０ｍＶで正常に動作することを確認できる。一方で、オーバードライブを行
わない、すなわち、コンテキスト切り替え時にＬＶＤＤｈ−ＬＶＤＤ＝０ｍＶとする条件
では、最低動作電圧ＬＶＤＤ＝３２０ｍＶである。ＰＬＥ  ＴＥＧはＰＲＳを有さないこ
とから、最低動作電圧が３２０ｍＶから１８０ｍＶに低減されるのは、ＰＰＳのオーバー
ドライブ駆動の寄与による。
【０２８５】
ＰＬＥ内のＶＲとＳＲ間でのロード／ストア動作を検証した。図３７は、上掲の最低動作
電圧条件である、ＬＶＤＤ＝１８０ｍＶ、ＬＶＤＤｈ＝３２０ｍＶでの５ｋＨｚ駆動にお
けるＰＬＥ  ＴＥＧ内のレジスタの入出力波形を示す。
【０２８６】
ＩＮｒｅｇ及びＯＵＴｒｅｇが“Ｈ”であるときにストア動作（ＷＳ＿Ｈ＝“Ｈ”）を行
い、しかる後、ＩＮｒｅｇ及びＯＵＴｒｅｇが“Ｌ”であるときに、ロード動作（ＷＬ＿
Ｈ＝“Ｈ”）を行っている。ロード動作によって、ＳＲにストアした“Ｈ”のデータをロ
ードすることで、ＯＵＴｒｅｇの電位が“Ｌ”から“Ｈ”へ遷移することが確認される。
また、ストア／ロード動作の前後で、２相クロック信号ｐｈ１、ｐｈ２に同期してＩＮｒ
ｅｇの電位がＯＵＴｒｅｇの電位に伝搬しており、ＳＲを具備したレジスタが正常に動作
することが確認される。つまり、図３７から、ＰＰＳの課題、ＦＣＳの課題、及びＳＲの
課題が解決されていることが確認される。
【０２８７】
ＩＶ−Ｂ．ＯＳ  ＦＰＧＡ  チップ
次に、本ＯＳ  ＦＰＧＡチップの各機能を検証する。まず、組み合わせ回路および順序回
路の構成について、オーバードライブの効果を確認する。図３８は、本ＯＳ  ＦＰＧＡの
最大動作周波数（Ｆｍａｘ）、消費電力、および電力遅延積（ＰＤＰ）のＬＶＤＤ依存性
を示す。図３８は、組み合わせ回路の例として３段リングオシレータ（ＲＯ３）構成を持
つ本ＯＳ  ＦＰＧＡの動作周波数、消費電力、および電力遅延積（ＰＤＰ）のＬＶＤＤ依
存性を示す。図３９は、順序回路の例として、４ビットカウンタ（ＣＮＴ４）構成の本Ｏ
Ｓ  ＦＰＧＡの最大動作周波数（Ｆｍａｘ）、消費電力、ＰＤＰのＬＶＤＤ依存性を示す
。
【０２８８】
ここで、各電源電圧は、ＬＶＤＤｈが１．２Ｖであり、ＨＶＤＤが２．５Ｖである。使用
されないＰＬＥはＰＰＳによってパワーゲーティングされている。なお、図３９には、Ｓ
ＲＡＭベースのコンフィギュレーション・メモリを有するＦＰＧＡ（ＳＲＡＭ  ＦＰＧＡ
）の非特許文献２の図８、９から抽出した数値を、１のＣＮＴ４に換算したデータも示し
ている。
【０２８９】
本ＯＳ  ＦＰＧＡの最低動作電圧はＲＯ３構成で１８０ｍＶである。最小ＰＤＰ（ＰＤＰ
ｍｉｎ）は、ＣＮＴ４構成で、ＬＶＤＤが３３０ｍＶであり、Ｆｍａｘが２８．６ｋＨｚ
において３．４０ｐＪである。このＰＤＰｍｉｎは、ＣＮＴ４構成でのＳＲＡＭ  ＦＰＧ
Ａ（非特許文献２）と比較して約４９％低減されている（下記表１参照）。前版ＯＳ  Ｆ
ＰＧＡ（非特許文献１）のＬＶＤＤが９００ｍＶでのＦｍａｘは３３．３ｋＨｚであるの
に対して、本ＯＳ  ＦＰＧＡの同じ電圧でのＦｍａｘは８．６ＭＨｚに増加している。つ
まり、本ＯＳ  ＦＰＧＡは低電力駆動と高性能処理とが可能である。
【０２９０】
表１に本ＯＳ  ＦＰＧＡの仕様を示す。また、比較例として、非特許文献２、３のＳＲＡ
Ｍ  ＦＰＧＡおよび非特許文献１の前版ＯＳ  ＦＰＧＡの仕様も示す。前版ＯＳ  ＦＰＧ
ＡのＯＳトランジスタもＩＧＺＯトランジスタである。
【０２９１】
【表１】
2020167743.tif 000003
【０２９２】
オーバードライブの寄与を検証するため、ＰＰＳのオーバードライブの有無での本ＯＳ  
ＦＰＧＡのＰＤＰを測定する。図４０にＰＤＰの測定結果を示す。本ＯＳ  ＦＰＧＡの回
路構成はＣＮＴ４構成である。ＰＰＳをオーバードライブしないときは、ＬＶＤＤ＝ＬＶ
ＤＤｈであり、ＨＶＤＤ＝ＬＶＤＤ＋１．２Ｖである。オーバードライブによって、最低
動作電圧は３９０ｍＶから１８０ｍＶまで低下される。これに伴い、最小ＰＤＰは４．４
８ｐＪ（動作電圧３９０ｍＶ）から３．４０ｐＪ（動作電圧３３０ｍＶ）まで下がり、２
４％低減されている。これは、サブスレッショルド電圧動作時にＰＲＳにおけるＶｔｈ落
ちの抑制、及び、ＰＰＳのＩｏｎの増加により、論理回路のＩｏｎ／Ｉｏｆｆ比が改善す
るからである。つまり、上記結果はＰＲＳの課題が解決されていることを示している。
【０２９３】
次に、本ＯＳ  ＦＰＧＡの細粒度パワーゲーティング機能を評価する。上掲ＣＮＴ４構成
におけるＰＤＰ最小の動作条件（３３０ｍＶ，２８．６ｋＨｚ）において、１６個の利用
されていないＰＬＥに電源を供給する構成に設定するｃｏｎｔｅｘｔ＜０＞から、利用さ
れていないＰＬＥをパワーゲーティングする構成に設定するｃｏｎｔｅｘｔ＜１＞に切り
替えることで、ＯＳ  ＦＰＧＡの待機電流は５４％（９．１５μＡから４．２０μＡに）
低減される。したがって、細粒度パワーゲーティングは、サブスレッショルド電圧動作に
おいても待機電流の低減に寄与できる。
【０２９４】
極低電圧動作において本ＯＳ  ＦＰＧＡがコンテキスト切り替えを高速かつ低電力で実行
できるかを確認する。図４１Ａに検証結果を示す。ＣＮＴ４構成でＰＤＰが最小となる条
件（３００ｍＶ、２８．６ｋＨｚ）でコンテキスト切り替え動作を検証した。コンテキス
ト切り替えにより、回路構成はＣＮＴ４からＣＮＴ３（３ビットカウンタ）に変更されて
いる。図４１Ａは、本ＯＳ  ＦＰＧＡのチップの入出力波形を示す。ＰＩＯＢのＬＳによ
って、チップの出力信号ＯＵＴ０―ＯＵＴ３は２．５Ｖに昇圧している。
【０２９５】
コンテキスト切り替え後、カウンタの各ビット信号を出力するＯＵＴ１−ＯＵＴ３信号の
周期が、それぞれ、１／２倍になっており、ｃｏｎｔｅｘｔ＜０＞からｃｏｎｔｅｘｔ＜
１＞にコンテキスト切り替え動作が正常に行われている。かつｃｏｎｔｅｘｔ＜０＞が選
択されているときは、ＯＵＴ３―ＯＵＴ０は、４ビットの出力信号ＣＮＴ［３］−ＣＮＴ
［０］に対応する。ｃｏｎｔｅｘｔ＜１＞が選択されているときはＯＵＴ３−ＯＵＴ１が
ＣＮＴ［２］−ＣＮＴ［０］に対応する。ＯＵＴ０はパワーゲーティングされて利用され
ていないＰＬＥの出力が与えられるため、低レベルの固定電位となる。
【０２９６】
図４１Ｂは、図４１Ａと同じ動作条件において、ＣＮＴ３構成からＣＮＴ４構成へのコン
テキスト切り替え動作の検証結果を示す。図４１Ｂも、コンテキスト切り替え動作は正常
に行われ、ＣＮＴ３構成からＣＮＴ４構成へのコンテキスト切り替えが、１クロックで実
行される。図４１Ｂにおいて、ｃｏｎｔｅｘｔ＜０＞が選択されているときは、ＯＵＴ３
はＣＮＴ［２］に、ＯＵＴ０はＣＮＴ［０］に対応する。ｃｏｎｔｅｘｔ＜１＞が選択さ
れているときは、ＯＵＴ３はＣＮＴ［３］に、ＯＵＴ０はＣＮＴ［０］に対応する。
【０２９７】
図４１Ａと同条件においてコンテキスト切り替えに要するエネルギーをＳＰＩＣＥシミュ
レーションで評価した。その結果、本ＯＳ  ＦＰＧＡのＳＰＩＣＥによって、コンテキス
ト切り替えに要するエネルギーは、６．４２ｎＪであると見積もられ、ＣＮＴ３構成、Ｃ
ＮＴ４構成の平均電力はそれぞれ３．８６μＷ、４．４６μＷと見積もられる。仮に１秒
に１回コンテキスト切り替えをする場合でも、コンテキスト切り替えの電力は通常動作時
の０．１７％以下であり、コンフィギュレーション・データ更新時にＬＶＤＤを昇圧して
も、オーバーヘッド電力は極めて小さい。
【０２９８】
オーバードライブ効果の持続期間を確認する目的で、ＲＯ３（３段リングオシレータ）構
成での本ＯＳ  ＦＰＧＡの発振周波数の時間変化を測定した。図４２に、ＬＶＤＤが１８
０ｍＶでの測定結果を示す。コンテキスト切り替え時ではＬＶＤＤｈは１２００ｍＶであ
る。コンテキスト切り替え動作がない場合でも、発振周波数の低下は４時間で４．５％に
留まる。１時間に１回の頻度でのリフレッシュ動作は、１％以内の発振周波数の低下で、
オーバードライブの効果を持続させることが可能である。
【０２９９】
（温度依存性）
次にＯＳ  ＦＰＧＡの特性の温度依存性について述べる。図４３に、０℃、２７℃（室温
）、６０℃、８５℃での、ＩＧＺＯトランジスタのＩｄ−Ｖｇ特性を示す。ＩＧＺＯトラ
ンジスタにおいて、Ｌ／Ｗ＝０．８１μｍ／２．９６μｍ（チャネル長Ｌ、チャネル幅Ｗ
）であり、Ｖｄ＝３．３Ｖである。
【０３００】
温度が上昇するにつれてＩＧＺＯトランジスタのＶｔｈが低下しているが、Ｖｔｈの変動
量はＳｉトランジスタと比べて小さく、またオフ電流（Ｉｏｆｆ）は測定下限（１×１０
−１３Ａ）以下を維持する。これにより高温動作時においても、ＯＳトランジスタを用い
たアナログメモリは良好な保持特性を有することが可能である。本ＯＳ  ＦＰＧＡは環境
発電を利用したデバイスを目指しており、ＯＳトランジスタが温度変化に強いことは、本
ＯＳ  ＦＰＧＡに有効である。
【０３０１】
図４４にＲＯ３構成時の本ＯＳ  ＦＰＧＡのＰＤＰの温度依存性を示す。測定温度は、図
４３と同じである。本ＯＳ  ＦＰＧＡの動特性を決めるＳｉトランジスタは、温度が上昇
するとＶｔｈは低下し、Ｉｏｎは上昇するという特性を持つ。そのため、温度が上昇する
につれて、本ＯＳ  ＦＰＧＡの周波数と消費電力が増加する。このとき、周波数の増加量
よりも消費電力の増加量が上回るため、ＰＤＰの最低値は増加する。ここでは、最小ＰＤ
Ｐは、４．８６ｐＪ（３４０ｍＶ、０℃）、５．５１ｐＪ（３６０ｍＶ、２７℃）、７．
６０ｐＪ（３８０ｍＶ、６０℃）、１１．１ｐＪ（４５０ｍＶ、８５℃）である。また、
同じ温度条件において、本ＯＳ  ＦＰＧＡが２００ｍＶでの極低電圧駆動が可能であるこ
とを確認した。
【０３０２】
図４５にＲＯ３構成での発振周波数比の時間変化を示す。測定温度は、図４３と同じであ
る。ここでは、発振周波数比は、３３０ｍＶ（ＣＮＴ４構成での２７℃におけるＰＤＰが
最小となる動作電圧）における動作開始時点の発振周波数を基準値にしている。
【０３０３】
温度の上昇と共にＯＳトランジスタはＶｔｈが低下するため、温度が上昇すると保持時間
が低下する。２７℃、０℃では、４．５時間以上であり、６０℃では４．２時間であり、
８５℃では１．８時間である。保持時間にはＰＰＳの寄与が大きいと考えられる。Ｎｐｐ
ｓの負電位が大きい程、ＯＳトランジスタのゲートーソース間電圧が大きくなるため、Ｏ
Ｓトランジスタを介した浮遊ノードからのオフリーク電流が増加する。Ｎｐｐｓの電圧低
下はＰＬＥｃｏｒｅに供給する電流値を減少させるため、最終的に論理回路の信号伝達が
正常に機能しなくなり、回路動作が停止する。保持容量を設けることで、保持時間を改善
できる。また、動作時間の延長には、コンテキスト切り替えを利用したリフレッシュ動作
が有効であり、特に、高温時にはリフレッシュ動作の間隔を短くすること（例えば、８５
℃であれば２５分間隔で５％の低下）が好ましい。
【０３０４】
Ｖ．まとめ
上述したように、ＰＬＥ間の配線スイッチ用ＰＲＳの正のオーバードライブと、ＰＰＳの
負のオーバードライブとによって、ＯＳ  ＦＰＧＡのサブスレッショルド電圧動作が実現
できる。試作したＯＳ  ＦＰＧＡは、組み合わせ回路構成において１８０ｍＶで動作する
。また、順序回路構成で、１９０ｍＶで１２．５ｋＨｚ動作が、９００ｍＶで８．６ＭＨ
ｚ動作が可能であり、最小ＰＤＰが３３０ｍＶで３．４０ｐＪである。これは、極小Ｉｏ
ｆｆを持つＯＳトランジスタによる理想的な電荷保持特性を有する浮遊ノードにより実現
される。極低電圧による低消費電力駆動に加えて、高電圧駆動時には、ＭＨｚの高速処理
が可能であるため、本ＯＳ  ＦＰＧＡは用途に応じた柔軟な回路構成を実現するデバイス
となり得る。
【０３０５】
本ＯＳ  ＦＰＧＡは、ユーザ動作モードでの安定した低電圧駆動、細粒度パワーゲーティ
ングや不揮発性コンフィギュレーション・メモリによる待機時の低消費電力、およびマル
チコンテキストによる回路構成の高速切り替え等の性能を備えており、センサーネットワ
ークデバイスに極めて好適である。
【０３０６】
以下に、本明細書等に関する事項を示す。
【０３０７】
図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合があ
る。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に
示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信
号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しく
は電流のばらつきなどを含むことが可能である。
【０３０８】
本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を
、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置
関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明
した語句に限定されず、状況に応じて適切に言い換えることができる。
【０３０９】
図面に記載したブロック図の各回路ブロックの配置は、説明のため位置関係を特定するも
のであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路ブ
ロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている場
合もある。また各回路ブロックの機能は、説明のため機能を特定するものであり、一つの
回路ブロックとして示していても、実際の回路ブロックにおいては一つの回路ブロックで
行う処理を、複数の回路ブロックで行うよう設けられている場合もある。
【０３１０】
本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、また
は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語
を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という
用語を「絶縁層」という用語に変更することが可能な場合がある。
【０３１１】
また、本明細書等において、結晶が三方晶または菱面体晶である場合、六方晶系として表
す。
【０３１２】
本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置
されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略
平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。
また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態
をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、
二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【０３１３】
本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素
子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、
当業者であれば、発明の一形態を構成することは可能な場合がある。つまり、接続先を特
定しなくても、発明の一形態が明確であると言える。そして、接続先が特定された内容が
、本明細書等に記載されている場合、接続先を特定しない発明の一形態が、本明細書等に
記載されていると判断することが可能な場合がある。特に、端子の接続先が複数のケース
考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって
、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）な
どが有する一部の端子についてのみ、その接続先を特定することによって、発明の一形態
を構成することが可能な場合がある。
【０３１４】
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業
者であれば、発明を特定することが可能な場合がある。または、ある回路について、少な
くとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つ
まり、機能を特定すれば、発明の一形態が明確であると言える。そして、機能が特定され
た発明の一形態が、本明細書等に記載されていると判断することが可能な場合がある。し
たがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一形
態として開示されているものであり、発明の一形態を構成することが可能である。または
、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一形態として
開示されているものであり、発明の一形態を構成することが可能である。
【０３１５】
本明細書等において規定されていない内容について、その内容を除くことを規定した発明
の一形態を構成することができる。または、ある値について、上限値と下限値などで示さ
れる数値範囲が記載されている場合、その範囲を任意に狭めることで、または、その範囲
の中の一点を除くことで、その範囲を一部除いた発明の一形態を規定することができる。
これらにより、例えば、従来技術が本発明の一形態の技術的範囲内に入らないことを規定
することができる。
【０３１６】
具体例としては、ある回路において、第１乃至第５のトランジスタを用いている回路図が
記載されているとする。その場合、その回路が、第６のトランジスタを有していないこと
を発明として規定することが可能である。または、その回路が、容量素子を有していない
ことを規定することが可能である。さらに、その回路が、ある特定の接続構造をとってい
るような第６のトランジスタを有していない、と規定して発明を構成することができる。
または、その回路が、ある特定の接続構造をとっている容量素子を有していない、と規定
して発明を構成することができる。例えば、ゲートが第３のトランジスタのゲートと接続
されている第６のトランジスタを有していない、と発明を規定することが可能である。ま
たは、例えば、第１の電極が第３のトランジスタのゲートと接続されている容量素子を有
していない、と発明を規定することが可能である。
【０３１７】
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章におい
て、その一部分を取り出して、発明の一形態を構成することは可能である。したがって、
ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り
出した内容も、発明の一形態として開示されているものであり、発明の一形態を構成する
ことが可能であるものとする。そして、その発明の一形態は明確であると言える。そのた
め、例えば、能動素子（トランジスタ、ダイオードなど）、配線、受動素子（容量素子、
抵抗素子など）、導電層、絶縁層、半導体層、有機材料、無機材料、部品、装置、動作方
法、製造方法などが単数もしくは複数記載された図面または文章において、その一部分を
取り出して、発明の一形態を構成することが可能であるものとする。例えば、Ｎ個（Ｎは
整数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個（
Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の一
形態を構成することは可能である。別の例としては、Ｎ個（Ｎは整数）の層を有して構成
される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を抜き出して、発明の一形態を構成
することは可能である。さらに別の例としては、Ｎ個（Ｎは整数）の要素を有して構成さ
れるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の要素を抜き出して、発明の一形
態を構成することは可能である。さらに別の例としては、「Ａは、Ｂ、Ｃ、Ｄ、Ｅ、また
は、Ｆを有する」と記載されている文章から、一部の要素を任意に抜き出して、「Ａは、
ＢとＥとを有する」、「Ａは、ＥとＦとを有する」、「Ａは、ＣとＥとＦとを有する」、
または、「Ａは、ＢとＣとＤとＥとを有する」などの発明の一形態を構成することは可能
である。
【０３１８】
本明細書等においては、ある一つの実施の形態において述べる図または文章において、少
なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは、当業
者であれば容易に理解される。したがって、ある一つの実施の形態において述べる図また
は文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念も、
発明の一形態として開示されているものであり、発明の一形態を構成することが可能であ
る。そして、その発明の一形態は、明確であると言える。
【０３１９】
本明細書等においては、少なくとも図に記載した内容（図の中の一部でもよい）は、発明
の一形態として開示されているものであり、発明の一形態を構成することが可能である。
したがって、ある内容について、図に記載されていれば、文章を用いて述べていなくても
、その内容は、発明の一形態として開示されているものであり、発明の一形態を構成する
ことが可能である。同様に、図の一部を取り出した図についても、発明の一形態として開
示されているものであり、発明の一形態を構成することが可能である。そして、その発明
の一形態は明確であると言える。
【０３２０】
本発明の一形態において、スイッチとしては、様々な形態のものを用いることができる。
スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流
すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選
択して切り替える機能を有し、例えば、経路１に電流を流すことができるようにするか、
経路２に電流を流すことができるようにするかを選択して切り替える機能を有している。
スイッチの一例としては、電気的スイッチまたは機械的なスイッチなどを用いることがで
きる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定され
ない。スイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯ
Ｓ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタなど）、ダイ
オード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ
（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ  Ｉ
ｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトラン
ジスタなど）、またはこれらを組み合わせた論理回路などがある。機械的なスイッチの一
例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ
・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、
機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通と
を制御して動作する。
【０３２１】
本発明の一形態において、素子として意図的に設けられるキャパシタのデバイス構造に特
段の制約はない。例えば、ＭＩＭ型のキャパシタを用いることも、ＭＯＳ型のキャパシタ
を用いることもできる。
【符号の説明】
【０３２２】
ａ１：ノード、ａ２：ノード、ａ３：ノード、ａ４：ノード、ａ２１：ノード、ａ２２：
ノード、ＡＭ１：回路、ＡＭ２：回路、ｂ１：ノード、ｂ２：ノード、Ｃ１：容量素子、
ＩＮＶ１：インバータ、Ｍ７０：トランジスタ、ＭＤ１：トランジスタ、ＭＤ２：トラン
ジスタ、ＭＯ１：トランジスタ、ＭＯ２：トランジスタ、ＭＯ３：トランジスタ、ＭＯ１
１：トランジスタ、ＭＯ１２：トランジスタ、ＭＯ１３：トランジスタ、ＭＰ１：トラン
ジスタ、ＭＳ１：トランジスタ、ＭＳ２：トランジスタ、Ｎ１：ノード、Ｎ２：ノード、
Ｎｐｓｗ：ノード、
１０：記憶回路、１１：回路、１５：記憶回路、２０：回路、２１：回路、２２：回路、
３０：回路、３１：回路、４０：配線、４１：配線、４２：配線、４３：配線、４４：配
線、５０：ＰＳＷ（パワースイッチ）、５１：配線、５２：配線、６１：記憶回路、６２
：記憶回路、９０：回路、１００：半導体装置、１０１：半導体装置、１２１：スイッチ
回路、１２２：スイッチ回路、
２００：ＰＬＤ（プログラマブル・ロジック・デバイス）、２１１：ＬＡ（ロジックアレ
イ）、２１２：ＬＡ、２２１：ＳＷＡ（スイッチアレイ）、２２２：ＳＷＡ、２２３：Ｓ
ＷＡ、２２４：ＩＯＡ（入出力アレイ）、２２５：ＩＯＡ、２３０：クロック生成装置、
２３１：コンフィギュレーション・コントローラ、２３２：コンテキスト・コントローラ
、２３４：列ドライバ回路、２３５：行ドライバ回路、２４０：ＰＬＥ（プログラマブル
・ロジック・エレメント）、２４１：ＬＣＥＬＬ（ロジックセル）、２４２：コンフィギ
ュレーション・メモリ部、２４３：記憶回路、２４５：ＰＰＳ（プログラム可能なパワー
スイッチ）、２６１：ＥＸＯＲｓ（排他的論理和回路群）、２６２：ＭＵＸ（マルチプレ
クサ）、２６３：ＳＥＬ（セレクタ）、２６４：ＳＥＬ、２６５：ＦＦ（フリップフロッ
プ回路）、２８０：ＰＲＳ（プログラム可能な配線スイッチ）、
５０１：ＯＳトランジスタ、５０２：ＯＳトランジスタ、５０３：ＯＳトランジスタ、５
０４：ＯＳトランジスタ、５１０：基板、５１１：絶縁層、５１２：絶縁層、５１３：絶
縁層、５１４：絶縁層、５１５：絶縁層、５１６：絶縁層、５２０：半導体領域、５２１
：半導体層、５２２：半導体層、５２３：半導体層、５３０：導電層、５３１：導電層、
５３２：導電層、５３３：導電層、５３５：導電層、５３６：導電層、５７０：導電層、
７００：単結晶シリコンウエハ、７０１：素子層、７０２：素子層、７１０：絶縁物、７
１１：ｎ型不純物領域、７１２：ｎ型不純物領域、７５１：導電層、７５２：導電層、７
６１：絶縁層、７６２：絶縁層、７６３：絶縁層、７７１：ウエル、７７２：活性層、７
７３：低濃度不純物領域、７７４：高濃度不純物領域、７７５：導電性領域、７７６：ゲ
ート絶縁層、７７７：ゲート電極、
９００：携帯型ゲーム機、９０１：筐体、９０２：筐体、９０３：表示部、９０４：表示
部、９０５：マイクロホン、９０６：スピーカ、９０７：操作キー、９０８：スタイラス
、９１０：携帯情報端末、９１１：筐体、９１２：筐体、９１３：表示部、９１４：表示
部、９１５：接続部、９１６：操作キー、９２０：パーソナルコンピュータ、９２１：筐
体、９２２：表示部、９２３：キーボード、９２４：ポインティングデバイス、９３０：
電気冷凍冷蔵庫、９３１：筐体、９３２：冷蔵室用扉、９３３：冷凍室用扉、９４０：ビ
デオカメラ、９４１：筐体、９４２：筐体、９４３：表示部、９４４：操作キー、９４５
：レンズ、９４６：接続部、９５０：自動車、９５１：車体、９５２：車輪、９５３：ダ
ッシュボード、９５４：ライト、
７０００：電子部品、７００１：リード、７００２：プリント基板、７００３：回路部、
７００４：回路基板
【図１】
2020167743.tif 000004
【図２】
2020167743.tif 000005
【図３】
2020167743.tif 000006
【図４】
2020167743.tif 000007
【図５】
2020167743.tif 000008
【図６】
2020167743.tif 000009
【図７】
2020167743.tif 000010
【図８】
2020167743.tif 000011
【図９】
2020167743.tif 000012
【図１０】
2020167743.tif 000013
【図１１】
2020167743.tif 000014
【図１２】
2020167743.tif 000015
【図１３】
2020167743.tif 000016
【図１４】
2020167743.tif 000017
【図１５】
2020167743.tif 000018
【図１６】
2020167743.tif 000019
【図１７】
2020167743.tif 000020
【図１８】
2020167743.tif 000021
【図１９】
2020167743.tif 000022
【図２０】
2020167743.tif 000023
【図２１】
2020167743.tif 000024
【図２２】
2020167743.tif 000025
【図２３】
2020167743.tif 000026
【図２４】
2020167743.tif 000027
【図２５】
2020167743.tif 000028
【図２６】
2020167743.tif 000029
【図２７】
2020167743.tif 000030
【図２８】
2020167743.tif 000031
【図２９】
2020167743.tif 000032
【図３０】
2020167743.tif 000033
【図３１】
2020167743.tif 000034
【図３２】
2020167743.tif 000035
【図３３】
2020167743.tif 000036
【図３４】
2020167743.tif 000037
【図３５】
2020167743.tif 000038
【図３６】
2020167743.tif 000039
【図３７】
2020167743.tif 000040
【図３８】
2020167743.tif 000041
【図３９】
2020167743.tif 000042
【図４０】
2020167743.tif 000043
【図４１】
2020167743.tif 000044
【図４２】
2020167743.tif 000045
【図４３】
2020167743.tif 000046
【図４４】
2020167743.tif 000047
【図４５】
2020167743.tif 000048