(57)【要約】【課題】ＦＣ型３レベルインバータにおいて、フライングキャパシタの導通期間を短くし、フライングキャパシタを小型化する。【解決手段】電圧リプルΔｖ、および、第１，第２フライングキャパシタＦＣ１，ＦＣ２の静電容量Ｃ、および、キャリア三角波の周波数ｆC、および、ユニット電流ｉに基づいて、オフセット電圧Ｖ0*を算出する。オフセット電圧Ｖ0*が電圧指令値Ｖrefの絶対値以上の場合、電圧指令値Ｖrefにオフセット電圧Ｖ0*を重畳した値をユニットＰの指令値Ｖ1*とし、電圧指令値Ｖrefに−１を乗算した値−Ｖrefにオフセット電圧Ｖ0*を重畳した値をユニットＮの指令値Ｖ2*とする。オフセット電圧Ｖ0*が電圧指令値Ｖrefの絶対値よりも小さい場合、電圧指令値ＶrefをユニットＰの指令値Ｖ1*とし、電圧指令値Ｖrefに−１を乗算した値−ＶrefをユニットＮの指令値Ｖ2*とする。【選択図】図３
2020150689.tif 000002
【特許請求の範囲】
【請求項１】
直流電圧源の正極と負極との間に順次直列接続された第１〜第４スイッチング素子と、前記第１，第２スイッチング素子の接続点と前記第３，第４スイッチング素子の接続点との間に接続された第１フライングキャパシタと、を有するユニットＰと、
前記直流電圧源の正極と負極との間に順次直列接続された第５〜第８スイッチング素子と、前記第５，第６スイッチング素子の接続点と前記第７，第８スイッチング素子の接続点との間に接続された第２フライングキャパシタと、を有するユニットＮと、
前記第２，第３スイッチング素子の接続点に一端が接続された第１フィルタリアクトルと、
前記第６，第７スイッチング素子の接続点に一端が接続された第２フィルタリアクトルと、
前記第１フィルタリアクトルの他端と前記第２フィルタリアクトルの他端との間に接続されたフィルタコンデンサと、を備えたＦＣ型３レベルインバータであって、
電圧リプル、および、前記第１，第２フライングキャパシタの静電容量、および、キャリア三角波の周波数、および、ユニット電流に基づいて、オフセット電圧を算出し、前記オフセット電圧が電圧指令値の絶対値以上の場合、前記電圧指令値に前記オフセット電圧を重畳した値を前記ユニットＰの指令値とし、前記電圧指令値に−１を乗算した値に前記オフセット電圧を重畳した値を前記ユニットＮの指令値とし、前記オフセット電圧が前記電圧指令値の絶対値よりも小さい場合、前記電圧指令値を前記ユニットＰの指令値とし、前記電圧指令値に−１を乗算した値を前記ユニットＮの指令値とすることを特徴とするＦＣ型３レベルインバータ。
【請求項２】
前記オフセット電圧は、以下の（２）式の右辺で示される値とすることを特徴とする請求項１記載のＦＣ型３レベルインバータ。
【数２】
2020150689.tif 000013
ただし、Ｖref：電圧指令値
ｔ：第１，第２フライングキャパシタの導通期間
ＴC：キャリア三角波の周期
Δｖ：電圧リプル
Ｃ：第１，第２フライングキャパシタの静電容量
ｆC：キャリア三角波の周波数
ｉ：ユニット電流
【請求項３】
前記オフセット電圧を周期的に振動させることを特徴とする請求項１または２記載のＦＣ型３レベルインバータ。
【請求項４】
前記オフセット電圧が前記電圧指令値の絶対値以上の場合、
前記ユニットＰの指令値は、Ｖref＋Ｖ0*（０≦ｔ＜ＴC／２）、Ｖref−Ｖ0*（ＴC／２≦ｔ＜ＴC）、前記ユニットＮの指令値は、−Ｖref＋Ｖ0*（０≦ｔ＜ＴC／２）、−Ｖref−Ｖ0*（ＴC／２≦ｔ＜ＴC）とすることを特徴とする請求項３記載のＦＣ型３レベルインバータ。
ただし、Ｖref：電圧指令値
Ｖ0*：オフセット電圧
ｔ：第１，第２フライングキャパシタの導通期間
Ｔc：キャリア三角波の周期
【請求項５】
直流電圧源の正極と負極との間に順次直列接続された第１〜第４スイッチング素子と、前記第１，第２スイッチング素子の接続点と前記第３，第４スイッチング素子の接続点との間に接続された第１フライングキャパシタと、をそれぞれ有する複数のユニットＰと、
前記直流電圧源の正極と負極との間に順次直列接続された第５〜第８スイッチング素子と、前記第５，第６スイッチング素子の接続点と前記第７，第８スイッチング素子の接続点との間に接続された第２フライングキャパシタと、をそれぞれ有する複数のユニットＮと、
前記第２，第３スイッチング素子の接続点に一端が接続された第１フィルタリアクトルと、
前記第６，第７スイッチング素子の接続点に一端が接続された第２フィルタリアクトルと、
前記第１フィルタリアクトルと前記第２フィルタリアクトルの他端の間に接続されたフィルタコンデンサと、を備え、ユニット電流が大きい方のユニットからユニット電流が小さい方のユニットに還流電流が流れるＦＣ型３レベルインバータであって、
電圧リプル、および、前記第１，第２フライングキャパシタの静電容量、および、キャリア三角波の周波数、および、前記ユニット電流、および、前記還流電流、および、オフセット電圧により補正するフライングキャパシタの導通期間に基づいて、前記ユニット電流が大きい方のユニットの前記オフセット電圧および前記ユニット電流が小さい方のユニットの前記オフセット電圧を算出し、前記各オフセット電圧が電圧指令値の絶対値以上の場合、前記電圧指令値に前記各オフセット電圧を重畳した値を前記ユニットＰの指令値とし、前記電圧指令値に−１を乗算した値に前記各オフセット電圧を重畳した値を前記ユニットＮの指令値とし、前記各オフセット電圧が前記電圧指令値の絶対値よりも小さい場合、前記電圧指令値を前記ユニットＰの指令値とし、前記電圧指令値に−１を乗算した値を前記ユニットＮの指令値とすることを特徴とするＦＣ型３レベルインバータ。
【請求項６】
ユニット電流が大きい方のユニットの前記オフセット電圧は以下の（６）式の右辺、ユニット電流が小さい方のユニットの前記オフセット電圧は以下の（７）式の右辺により算出することを特徴とする請求項３記載のＦＣ型３レベルインバータ。
【数６】
2020150689.tif 000014
【数７】
2020150689.tif 000015
ただし、Ｖref：電圧指令値
ｔ1：ユニット電流が大きい方のユニットにおけるフライングキャパシタの導通期間
ｔ2：ユニット電流が小さい方のユニットにおけるフライングキャパシタの導通期間
ｔ0：オフセット電圧により補正する導通期間
Ｔc：キャリア三角波の周期
Δｖ：電圧リプル
Ｃ：フライングキャパシタの静電容量
ｉ：ユニット電流
ｉ0：還流電流
ｆc：キャリア三角波の周波数
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ／ＡＣ変換に用いるフライングキャパシタ（ＦＣ）型３レベルインバータにおいて、フライングキャパシタの小型化に関する。 
【背景技術】
【０００２】
先行技術として、図６に３レベルインバータの各構成を示す。図６（ａ）はＴ型３レベルインバータ、図６（ｂ）はＮＰＣ型３レベルインバータ、図６（ｃ）はフライングキャパシタ（ＦＣ）型３レベルインバータを示している。
【０００３】
３レベルインバータは２レベルインバータと比較して、出力電圧リプルが半分である。しかしながら、３レベルインバータには低電圧出力時にリプルが悪化するという問題がある。
【０００４】
図７に、３レベルインバータのＰＷＭ変調に用いるＰＤ（Ｐｈａｓｅ  Ｄｉｓｐｏｓｉｔｉｏｎ）方式の各波形を示す。ＰＤ方式は図７に示すように、２つのキャリア三角波を２段上下に配置して変調する方式である。
【０００５】
このＰＤ方式によりパルスを生成した後段では、スイッチング素子の保護のためデッドタイムと最小パルス幅の制限が行われる。そのため、電圧指令値が変化しても実際に出力されるパルス幅が変化しない非線形領域がキャリア三角波の頂点付近に存在する。
【０００６】
キャリア三角波の頂点付近では、電圧指令値を変化させても実際に出力されるパルス幅は変化しないため制御不能に陥り、結果として出力電圧や出力電流に大きなリプルが重畳してしまう。特許文献１では、その対策として零相電圧を重畳し図７の斜線部を使用しない方法が開示されている。
【０００７】
ただし、図６（ａ）のＴ型３レベルインバータや図６（ｂ）のＮＰＣ型３レベルインバータの構成においては、特許文献２に開示されているように零相電圧と中性点電位に密接な関係があり、重畳する零相電圧を不用意に変更すると中性点電位が不安定になるという問題がある。図６（ｃ）のＦＣ型３レベルインバータは特許文献３に記載されているように、フライングキャパシタＦＣの電位はスイッチングパターンと出力電流の向きに依存するため、零相電圧を自由に重畳することができる。
【０００８】
以下、電圧指令値にオフセット電圧を重畳することでフライングキャパシタＦＣを小型化する方法を検討する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１７−１３５７６４号公報
【特許文献２】特開２０１３−２５５３１７号公報
【特許文献３】特開２０１８−１２９９６８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ＦＣ型３レベルインバータがＰＤ方式によるＰＷＭ変調を行う場合、電圧指令値が０の時（中間電位出力時）にフライングキャパシタＦＣの導通期間が最も長くなる。したがって、同等の電流を流した場合、電圧指令値が０の時にフライングキャパシタＦＣの電圧リプルが最も大きくなる。
【００１１】
フライングキャパシタＦＣの電圧リプルΔｖは、フライングキャパシタＦＣの静電容量をＣ，ユニット電流をｉ，フライングキャパシタの導通期間をｔとすると以下の（１）式で表せる。
【００１２】
【数１】
2020150689.tif 000003
【００１３】
（１）式より、フライングキャパシタＦＣの静電容量Ｃが大きい程、電圧リプルΔｖが小さくなる。フライングキャパシタＦＣの電圧リプルΔｖが大きくなると出力電圧の誤差増加やスイッチング素子の責務が増加するため、電圧リプルΔｖは小さいことが望ましい。しかしながら、静電容量Ｃを増加させるとフライングキャパシタＦＣが大型化するという問題が生じる。
【００１４】
以上示したようなことから、ＦＣ型３レベルインバータにおいて、フライングキャパシタの導通期間を短くし、フライングキャパシタを小型化することが課題となる。
【課題を解決するための手段】
【００１５】
本発明は、前記従来の問題に鑑み、案出されたもので、その一態様は、直流電圧源の正極と負極との間に順次直列接続された第１〜第４スイッチング素子と、前記第１，第２スイッチング素子の接続点と前記第３，第４スイッチング素子の接続点との間に接続された第１フライングキャパシタと、を有するユニットＰと、前記直流電圧源の正極と負極との間に順次直列接続された第５〜第８スイッチング素子と、前記第５，第６スイッチング素子の接続点と前記第７，第８スイッチング素子の接続点との間に接続された第２フライングキャパシタと、を有するユニットＮと、前記第２，第３スイッチング素子の接続点に一端が接続された第１フィルタリアクトルと、前記第６，第７スイッチング素子の接続点に一端が接続された第２フィルタリアクトルと、前記第１フィルタリアクトルの他端と前記第２フィルタリアクトルの他端との間に接続されたフィルタコンデンサと、を備えたＦＣ型３レベルインバータであって、電圧リプル、および、前記第１，第２フライングキャパシタの静電容量、および、キャリア三角波の周波数、および、ユニット電流に基づいて、オフセット電圧を算出し、前記オフセット電圧が電圧指令値の絶対値以上の場合、前記電圧指令値に前記オフセット電圧を重畳した値を前記ユニットＰの指令値とし、前記電圧指令値に−１を乗算した値に前記オフセット電圧を重畳した値を前記ユニットＮの指令値とし、前記オフセット電圧が前記電圧指令値の絶対値よりも小さい場合、前記電圧指令値を前記ユニットＰの指令値とし、前記電圧指令値に−１を乗算した値を前記ユニットＮの指令値とすることを特徴とする。
【００１６】
また、その一態様として、前記オフセット電圧は、以下の（２）式の右辺で示される値とすることを特徴とする。
【００１７】
【数２】
2020150689.tif 000004
【００１８】
ただし、Ｖref：電圧指令値
ｔ：第１，第２フライングキャパシタの導通期間
ＴC：キャリア三角波の周期
Δｖ：電圧リプル
Ｃ：第１，第２フライングキャパシタの静電容量
ｆC：キャリア三角波の周波数
ｉ：ユニット電流。
【００１９】
また、その一態様として、前記オフセット電圧を周期的に振動させることを特徴とする。
【００２０】
また、その一態様として、前記オフセット電圧が前記電圧指令値の絶対値以上の場合、前記ユニットＰの指令値は、Ｖref＋Ｖ0*（０≦ｔ＜ＴC／２）、Ｖref−Ｖ0*（ＴC／２≦ｔ＜ＴC）、前記ユニットＮの指令値は、−Ｖref＋Ｖ0*（０≦ｔ＜ＴC／２）、−Ｖref−Ｖ0*（ＴC／２≦ｔ＜ＴC）とすることを特徴とする。
ただし、Ｖref：電圧指令値
Ｖ0*：オフセット電圧
ｔ：第１，第２フライングキャパシタの導通期間
Ｔc：キャリア三角波の周期。
【００２１】
また、その一態様として、直流電圧源の正極と負極との間に順次直列接続された第１〜第４スイッチング素子と、前記第１，第２スイッチング素子の接続点と前記第３，第４スイッチング素子の接続点との間に接続された第１フライングキャパシタと、をそれぞれ有する複数のユニットＰと、前記直流電圧源の正極と負極との間に順次直列接続された第５〜第８スイッチング素子と、前記第５，第６スイッチング素子の接続点と前記第７，第８スイッチング素子の接続点との間に接続された第２フライングキャパシタと、をそれぞれ有する複数のユニットＮと、前記第２，第３スイッチング素子の接続点に一端が接続された第１フィルタリアクトルと、前記第６，第７スイッチング素子の接続点に一端が接続された第２フィルタリアクトルと、前記第１フィルタリアクトルと前記第２フィルタリアクトルの他端の間に接続されたフィルタコンデンサと、を備え、ユニット電流が大きい方のユニットからユニット電流が小さい方のユニットに還流電流が流れるＦＣ型３レベルインバータであって、電圧リプル、および、前記第１，第２フライングキャパシタの静電容量、および、キャリア三角波の周波数、および、前記ユニット電流、および、前記還流電流、および、オフセット電圧により補正するフライングキャパシタの導通期間に基づいて、前記ユニット電流が大きい方のユニットの前記オフセット電圧および前記ユニット電流が小さい方のユニットの前記オフセット電圧を算出し、前記各オフセット電圧が電圧指令値の絶対値以上の場合、前記電圧指令値に前記各オフセット電圧を重畳した値を前記ユニットＰの指令値とし、前記電圧指令値に−１を乗算した値に前記各オフセット電圧を重畳した値を前記ユニットＮの指令値とし、前記各オフセット電圧が前記電圧指令値の絶対値よりも小さい場合、前記電圧指令値を前記ユニットＰの指令値とし、前記電圧指令値に−１を乗算した値を前記ユニットＮの指令値とすることを特徴とする。
【００２２】
また、その一態様として、ユニット電流が大きい方のユニットの前記オフセット電圧は以下の（６）式の右辺、ユニット電流が小さい方のユニットの前記オフセット電圧は以下の（７）式の右辺により算出することを特徴とする。
【００２３】
【数６】
2020150689.tif 000005
【００２４】
【数７】
2020150689.tif 000006
【００２５】
ただし、Ｖref：電圧指令値
ｔ1：ユニット電流が大きい方のユニットにおけるフライングキャパシタの導通期間
ｔ2：ユニット電流が小さい方のユニットにおけるフライングキャパシタの導通期間
ｔ0：オフセット電圧により補正する導通期間
Ｔc：キャリア三角波の周期
Δｖ：電圧リプル
Ｃ：フライングキャパシタの静電容量
ｉ：ユニット電流
ｉ0：還流電流
ｆc：キャリア三角波の周波数。
【発明の効果】
【００２６】
本発明によれば、ＦＣ型３レベルインバータにおいて、フライングキャパシタの導通期間を短くし、フライングキャパシタを小型化することが可能となる。
【図面の簡単な説明】
【００２７】
【図１】実施形態１における３レベルインバータを示す概略図。
【図２】フライングキャパシタの導通期間と電圧指令値との関係を示す図。
【図３】実施形態１におけるＦＣ型３レベルインバータの制御ブロックを示す図。
【図４】実施形態２におけるＶref＋Ｖ0*，−Ｖref＋Ｖ0*を示す図。
【図５】実施形態３におけるＦＣ型３レベルインバータを示す概略図。
【図６】３レベルインバータの各構成を示す概略図。
【図７】ＰＤ方式の各波形を示すタイムチャート。
【発明を実施するための形態】
【００２８】
以下、本願発明におけるＦＣ型３レベルインバータの実施形態１〜３を図１〜図５に基づいて詳述する。
【００２９】
［実施形態１］
図１に、本実施形態１におけるＦＣ型３レベルインバータの構成を示す。図１に示すように、直流電圧源ＤＣにはユニットＰとユニットＮが接続される。
【００３０】
ユニットＰは、直流電圧源ＤＣの正極と負極との間に第１〜第４スイッチング素子Ｓ１〜Ｓ４が直列接続される。第１，第２スイッチング素子Ｓ１，Ｓ２の接続点と第３，第４スイッチング素子Ｓ３，Ｓ４の接続点との間に第１フライングキャパシタＦＣ１が接続される。第２，第３スイッチング素子Ｓ２，Ｓ３の接続点がユニットＰの出力端子となる。
【００３１】
ユニットＮは、直流電圧源ＤＣの正極と負極との間に第５〜第８スイッチング素子Ｓ５〜Ｓ８が直列接続される。第５，第６スイッチング素子Ｓ５，Ｓ６の接続点と第７，第８スイッチング素子Ｓ７，Ｓ８の接続点との間に第２フライングキャパシタＦＣ２が接続される。第６，第７スイッチング素子Ｓ６，Ｓ７の接続点がユニットＮの出力端子となる。
【００３２】
ユニットＰの出力端子に第１フィルタリアクトルＬ１の一端が接続される。ユニットＮの出力端子に第２フィルタリアクトルＬ２の一端が接続される。第１フィルタリアクトルＬ１の他端と第２フィルタリアクトルＬ２の他端との間にフィルタコンデンサＣが接続される。
【００３３】
図１に示すような構成のＦＣ型３レベルインバータであれば、オフセット電圧を重畳することが可能であり、負荷電流に影響を与えることなく導通期間を調整することができる。図１に示すように２つのユニットを使用し、差動出力を可能とした構成では、電圧指令値が０の時に最も出力電圧が小さくなる。よって、出力電圧が最も小さい時に最もフライングキャパシタＦＣの電圧リプルΔｖが大きくなる。
【００３４】
本実施形態１におけるオフセット電圧は、ユニットＰ，ユニットＮが出力する同一方向（同相成分）の電圧を意味する。図２にキャリア三角波と電圧指令値Ｖrefの関係の例を示す。図２では、キャリア三角波と電圧指令値Ｖrefの正側のみ表示している。
【００３５】
選定した静電容量ＣのフライングキャパシタＦＣに負荷電流ｉが流れた場合において電圧リプルΔｖを抑えるために、オフセット電圧Ｖ0*が必要になる。オフセット電圧Ｖ0*は以下の（２）式の電圧指令値Ｖrefの範囲で（２）式の右辺（１−Δｖ・Ｃ・ｆC／ｉ）で算出される。
【００３６】
【数２】
2020150689.tif 000007
【００３７】
ただし、Ｖrefは電圧指令値、ｆc（＝１／Ｔc）はキャリア三角波の周波数を表す。（２）式に基づいてオフセット電圧Ｖ0*を重畳することで、フライングキャパシタＦＣの最大の導通期間ｔを調整することができる。その結果、フライングキャパシタＦＣの静電容量Ｃを低減でき、フライングキャパシタＦＣの小型化を実現できる。
【００３８】
図３に本実施形態１におけるＦＣ型３レベルインバータの制御ブロックを示す。図３中のＶdcは直流電圧源ＤＣの電圧（以下、直流電圧源電圧と称する）、Ｖcc*は電流制御から求まる指令値を表す。
【００３９】
減算器１は、２から直流電圧源電圧Ｖｄｃを減算する。乗算器２は、減算器１の出力に指令値Ｖcc*を乗算する。乗算器２の出力が電圧指令値Ｖrefとなる。図３において、電圧指令値Ｖrefの演算方法の一例を示しているが、電圧指令値Ｖrefはその他の方法により算出しても良い。
【００４０】
乗算器３は、電圧指令値Ｖrefに−１を乗算する。比較器４は、電圧指令値Ｖref（絶対値）とオフセット電圧Ｖ0*とを比較し、オフセット電圧Ｖ0*が電圧指令値Ｖref（絶対値）以上か否かを判定する。
【００４１】
スイッチＳＷは、比較器４の出力信号を制御信号とし、オフセット電圧Ｖ0*が電圧指令値Ｖref（絶対値）以上の場合にＯＮとなり、オフセット電圧Ｖ0*を出力する。オフセット電圧Ｖ0*が電圧指令値Ｖref（絶対値）よりも小さい場合にＯＦＦとなる。
【００４２】
加算器５は、電圧指令値ＶrefにスイッチＳＷの出力を加算する。加算器６は−１を乗算した電圧指令値−ＶrefにスイッチＳＷの出力を加算する。加算器５の出力がユニットＰの指令値Ｖ1*となり、加算器６の出力がユニットＮの指令値Ｖ2*となる。
【００４３】
すなわち、オフセット電圧Ｖ0*が電圧指令値Ｖrefの絶対値以上の場合、Ｖref*＋Ｖ0*がユニットＰの指令値Ｖ1*となり、−Ｖref＋Ｖ0*がユニットＮの指令値Ｖ2*となる。オフセット電圧Ｖ0*が電圧指令値Ｖrefの絶対値よりも小さい場合、ＶrefがユニットＰの指令値Ｖ1*となり、−ＶrefがユニットＮの指令値Ｖ2*となる。
【００４４】
本実施形態１では、（２）式にて算出された値（右辺）をオフセット電圧Ｖ0*としている。電圧指令値Ｖrefの絶対値とオフセット電圧Ｖ0*を比較し、オフセット電圧Ｖ0*が電圧指令値Ｖref以上の場合、すなわち、（２）式の範囲の場合、電圧指令値Ｖrefにオフセット電圧Ｖ0*を重畳して、最終的なユニットＰの指令値Ｖ1*およびユニットＮの指令値Ｖ2*を出力する。
【００４５】
以上示したように、本実施形態１によれば、ＦＣ型３レベルインバータにおいて、オフセット電圧Ｖ0*を重畳することで、フライングキャパシタＦＣの導通期間ｔを短くし、フライングキャパシタＦＣの小型化を図ることが可能となる。
【００４６】
［実施形態２］
実施形態１はオフセット電圧Ｖ0*が直流成分のため、導通期間ｔが固定されスイッチング素子の責務にアンバランスが生じ、寿命劣化を促進する可能性がある。
【００４７】
本実施形態２では、実施形態１において決定したオフセット電圧Ｖ0*を周期的に振動させることでスイッチング素子の責務のアンバランスを低減し、寿命劣化を抑制する方法を説明する。
【００４８】
実施形態１に示したオフセット電圧Ｖ0*を、電圧指令値Ｖrefに加算する場合と減算する場合を、以下の（３）式のように周期的に繰り返す。
【００４９】
【数３】
2020150689.tif 000008
【００５０】
上記（３）式はオフセット電圧Ｖ0*が電圧指令値Ｖref（絶対値）以上の場合のユニットＰの指令値Ｖ1*を示しているが、オフセット電圧Ｖ0*が電圧指令値Ｖref（絶対値）以上の場合のユニットＮの指令値Ｖ2*は、−Ｖref＋Ｖ0*（０≦ｔ＜ＴC／２）、−Ｖref−Ｖ0*（ＴC／２≦ｔ＜ＴC）とすれば良い。
【００５１】
図４に、本実施形態２における各波形を示す。図４に示すように、０≦ｔ＜ＴC／２においては、指令値Ｖ1*がＶref＋Ｖ0*となり、指令値Ｖ2*が−Ｖref＋Ｖ0*となる。ＴC／２≦ｔ＜ＴCにおいては、指令値Ｖ1*がＶref−Ｖ0*となり、指令値Ｖ2*が−Ｖref−Ｖ0*となっている。
【００５２】
制御には実施形態１で示した、図３と同様の制御ブロックを用い、（３）式の条件によりオフセット電圧Ｖ0*の重畳方向を変更する。
【００５３】
以上示したように、本実施形態２によれば、実施形態１と同様の作用効果を奏する。また、本実施形態２では、オフセット電圧Ｖ0*を周期的に振動させることでスイッチング素子の責務のアンバランスを低減し、寿命劣化を抑制することが可能となる。
【００５４】
［実施形態３］
本実施形態３では、ユニットＰ、ユニットＮがそれぞれ複数並列接続された場合について説明する。図５に本実施形態３におけるＦＣ型３レベルインバータの概略図を示す。図５に示すように、本実施形態３におけるＦＣ型３レベルインバータは、並列接続されたユニットＰ１，Ｐ２と並列接続されたユニットＮ１，Ｎ２が直流電圧源ＤＣに接続されたものである。
【００５５】
図５に示すように、ユニットＰ１は、直流電圧源ＤＣの正極と負極との間に第１〜第４スイッチング素子Ｓ１ａ〜Ｓ４ａが順次直列接続される。第１，第２スイッチング素子Ｓ１ａ，Ｓ２ａの接続点と第３，第４スイッチング素子Ｓ３ａ，Ｓ４ａの接続点との間に第１フライングキャパシタＦＣ１ａが接続される。第２，第３スイッチング素子Ｓ２ａ，Ｓ３ａの接続点がユニットＰ１の出力端子となる。
【００５６】
ユニットＰ２は、直流電圧源ＤＣの正極と負極との間に第１〜第４スイッチング素子Ｓ１ｂ〜Ｓ４ｂが順次直列接続される。第１，第２スイッチング素子Ｓ１ｂ，Ｓ２ｂの接続点と第３，第４スイッチング素子Ｓ３ｂ，Ｓ４ｂの接続点との間に第１フライングキャパシタＦＣ１ｂが接続される。第２，第３スイッチング素子Ｓ２ｂ，Ｓ３ｂの接続点がユニットＰ２の出力端子となる。
【００５７】
ユニットＮ１は、直流電圧源ＤＣの正極と負極との間に第５〜第８スイッチング素子Ｓ５ａ〜Ｓ８ａが順次直列接続される。第５，第６スイッチング素子Ｓ５ａ，Ｓ６ａの接続点と第７，第８スイッチング素子Ｓ７ａ，Ｓ８ａの接続点との間に第２フライングキャパシタＦＣ２ａが接続される。第６，第７スイッチング素子Ｓ６ａ，Ｓ７ａの接続点がユニットＮ１の出力端子となる。
【００５８】
ユニットＮ２は、直流電圧源ＤＣの正極と負極との間に第５〜第８スイッチング素子Ｓ５ｂ〜Ｓ８ｂが順次直列接続される。第５，第６スイッチング素子Ｓ５ｂ，Ｓ６ｂの接続点と第７，第８スイッチング素子Ｓ７ｂ，Ｓ８ｂの接続点との間に第２フライングキャパシタＦＣ２ｂが接続される。第６，第７スイッチング素子Ｓ６ｂ，Ｓ７ｂの接続点がユニットＮ２の出力端子となる。
【００５９】
ユニットＰ１，ユニットＰ２の出力端子にそれぞれ第１フィルタリアクトルＬ１ａ，Ｌ１ｂの一端が接続される。第１フィルタリアクトルＬ１ａ，Ｌ１ｂの他端同士は接続される。ユニットＮ１，Ｎ２の出力端子にそれぞれ第２フィルタリアクトルＬ２ａ，Ｌ２ｂの一端が接続される。第２フィルタリアクトルＬ２ａ，Ｌ２ｂの他端同士は接続される。第１フィルタリアクトルＬ１ａ，Ｌ１ｂの接続点と第２フィルタリアクトルＬ２ａ，Ｌ２ｂの接続点との間にはフィルタコンデンサＣが接続される。
【００６０】
ここで、ユニットＰ１，Ｐ２の出力電流をｉとし、ユニットＰ１とユニットＰ２間の循環電流をｉ0とする。
【００６１】
図５に示すように２相以上のユニットを並列接続した構成の場合、ユニット間に循環電流ｉ0を流すことで出力電圧や出力電流の制御を行うことが可能である。
【００６２】
この時、直流電流を出力する場合は一方のユニットの電流は大きくなり、もう一方のユニットの電流は小さくなる。したがって、電流が大きくなった方のユニットに搭載されているフライングキャパシタＦＣの電圧リプルは大きくなってしまう。
【００６３】
本実施形態３では、循環電流ｉ0が流れている場合においてもフライングキャパシタＦＣの電圧リプルΔｖが等しくなるように制御する方法を説明する。
【００６４】
図５に示すようにユニットＰ１からユニットＰ２に循環電流ｉ0が流れている場合、ユニットＰ１の出力電流ｉは循環電流ｉ0の分だけ大きくなり、ユニットＰ２の出力電流ｉは循環電流ｉ0の分だけ小さくなる。循環電流ｉ0が流れている場合にユニットＰ１とユニットＰ２の第１フライングキャパシタＦＣ１ａ，ＦＣ１ｂの電圧リプルΔｖが等しくなる条件は以下の（４）式で表すことができる。
【００６５】
【数４】
2020150689.tif 000009
【００６６】
ただし、ユニットＰ１の第１フライングキャパシタＦＣ１ａの導通期間をｔ1，ユニットＰ２のフライングキャパシタＦＣ１ｂの導通期間をｔ2、オフセット電圧Ｖ0*により補正する導通期間をｔ0とする。（４）式をｔ0について解くと、以下の（５）式となる。
【００６７】
【数５】
2020150689.tif 000010
【００６８】
実施形態１の（２）式より、循環電流ｉ0が流れている場合、ユニット電流が大きい方のユニットＰ１は以下の（６）式に、ユニット電流が小さい方のユニットＰ２は以下の（７）式にそれぞれ示される電圧指令値Ｖrefの範囲で、（６）式の右辺１−{Δｖ・Ｃ／（ｉ＋ｉ0）−ｔ0}ｆC，（７）式の右辺１−｛Δｖ・Ｃ／（ｉ＋ｉ0）−ｔ0｝ｆCで算出されるオフセット電圧Ｖ0*の重畳が必要になる。
【００６９】
【数６】
2020150689.tif 000011
【００７０】
【数７】
2020150689.tif 000012
【００７１】
制御には実施形態１で示した図３と同様の制御ブロックを用い、オフセット電圧Ｖ0*を変更する。すなわち、（６）式で算出されたオフセット電圧Ｖ0*を図３のオフセット電圧Ｖ0*に用いることにより、ユニットＰ１の指令値Ｖ1*とユニットＮ１の指令値Ｖ2*を算出できる。また、（７）式で算出されたオフセット電圧Ｖ0*を図３のオフセット電圧Ｖ0*に用いることにより、ユニットＰ２の指令値Ｖ1*とユニットＮ２の指令値Ｖ2*を算出できる。
【００７２】
以上示したように、本実施形態３によれば、実施形態１と同様の作用効果を奏する。また、２相以上を並列接続したＦＣ型３レベルインバータにおいて、循環電流ｉ0が流れている場合においてもフライングキャパシタＦＣの電圧リプルΔｖが等しくなるように制御することが可能となる。
【００７３】
以上、本発明において、記載された具体例に対してのみ詳細に説明したが、本発明の技術思想の範囲で多彩な変形および修正が可能であることは、当業者にとって明白なことであり、このような変形および修正が特許請求の範囲に属することは当然のことである。
【００７４】
なお、直流電圧源ＤＣは、直流電源でも良く、直流コンデンサとしても良い。
【符号の説明】
【００７５】
ＤＣ…直流電圧源
Ｓ１〜Ｓ８…第１〜第８スイッチング素子
ＦＣ１，ＦＣ２…第１，第２フライングキャパシタ
Ｌ１，Ｌ２…第１，第２フィルタリアクトル
Ｃ…フィルタコンデンサ
１…減算器
２…乗算器
３…乗算器
４…比較器
５，６…加算器
ＳＷ…スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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