(57)【要約】【課題】フィルタ回路を必要とすることなく、帯域分割方式に基づいて広帯域なアナログ入力信号をデジタル出力信号に変換する。【解決手段】アナログ処理ブロックＡｊ（ｊ＝２〜Ｎの整数）が、アナログ入力信号ＳｘをチャネルＣＨｊ−１のカットオフ周波数ｆｊ−１でダウンコンバートし、得られたアナログ信号ＳａｊをＡ／Ｄ変換し、デジタル処理ブロックＢｊが、Ａｊで得られた第１のデジタル信号Ｓ１ｊの信号強度を２倍し、得られた第２のデジタル信号Ｓ２ｊからチャネルＣＨｊ−１の第３のデジタル信号Ｓ３ｊ−１を減算し、得られた第３のデジタル信号Ｓ３ｊをカットオフ周波数ｆｊ−１でアップコンバートし、当該チャネルＣＨｊのチャネル出力信号Ｓｙｊとして合算器２０へ出力する。【選択図】  図１
2020039047.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号Ｓｘと対応する周波数帯域をＮ個に分割して得られたチャネルＣＨｉ（ｉ＝１〜Ｎの整数）ごとに設けられて、当該チャネルＣＨｉのアナログ信号を処理するＮ個のアナログ処理ブロックＡｉと、
前記チャネルＣＨｉごとに設けられて、当該チャネルＣＨｉのデジタル信号を処理するＮ個のデジタル処理ブロックＢｉと、
前記デジタル処理ブロックＢｉで得られたチャネルＣＨｉのチャネル出力信号Ｓｙｉを合算して周波数軸上で合成することにより、前記アナログ入力信号Ｓｘと対応するデジタル出力信号Ｓｙを出力する合算器とを備え、
前記アナログ処理ブロックＡｊ（ｊ＝２〜Ｎの整数）は、
前記アナログ入力信号ＳｘをチャネルＣＨｊ−１のカットオフ周波数ｆｊ−１でダウンコンバートする周波数変換器と、
前記周波数変換器で得られたアナログ信号ＳａｊをＡ／Ｄ変換するサブＡ／Ｄ変換器とを含み、
前記デジタル処理ブロックＢｊは、
前記アナログ処理ブロックＡｊの前記サブＡ／Ｄ変換器で得られた第１のデジタル信号Ｓ１ｊの信号強度を２倍する乗算器と、
前記乗算器で得られた第２のデジタル信号Ｓ２ｊからチャネルＣＨｊ−１に関する第３のデジタル信号Ｓ３ｊ−１を減算し、当該チャネルＣＨｊの第３のデジタル信号Ｓ３ｊを出力する減算器と、
前記減算器で得られた前記第３のデジタル信号Ｓ３ｊを前記カットオフ周波数ｆｊ−１でアップコンバートし、当該チャネルＣＨｊのチャネル出力信号Ｓｙｊとして前記合算器へ出力する周波数変換器とを含み、
前記アナログ処理ブロックＡ１は、前記アナログ入力信号ＳｘをＡ／Ｄ変換するサブＡ／Ｄ変換器を含み、
前記デジタル処理ブロックＢ１は、前記アナログ処理ブロックＡ１の前記サブＡ／Ｄ変換器で得られた第１のデジタル信号Ｓ１１を、当該チャネルＣＨ１の第３のデジタル信号として出力するとともに、当該チャネルＣＨ１のチャネル出力信号Ｓｙ１として前記合算器へ出力する
ことを特徴とするアナログ・デジタルコンバータ。
【請求項２】
請求項１に記載のアナログ・デジタルコンバータにおいて、
前記デジタル処理ブロックＢｉは、対応するチャネルＣＨｉのアナログ処理ブロックＡｉにおける信号パスの逆伝達関数に基づいて、前記アナログ処理ブロックＡｉからの第１の出力信号Ｓｉ１のうち、対応する部分帯域Ｗｉにおける周波数特性を補償するデジタルフィルタを含んでいることを特徴とするアナログ・デジタルコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ入力信号をその周波数帯域ごとに個別にデジタル信号に変換した後、周波数軸上で１つに合成して出力するアナログ・デジタルコンバータに関する。
【背景技術】
【０００２】
光通信や測定器等で使われるアナログ・デジタルコンバータ（ＡＤＣ：Analog to Digital Converter）は、回路の集積化の観点から、デジタルシグナルプロセッサ（ＤＳＰ：Digital Signal Processor）との集積が容易なＣＭＯＳプロセスで製造されることが望ましい。しかしながらＣＭＯＳプロセスの帯域は狭いがためにＡＤＣの広帯域化には限界があった。
【０００３】
従来、ＡＤＣの広帯域化を実現するための技術として、より広帯域なプロセスで製造される周波数変換器を用いた帯域分割方式が提案されている（例えば、非特許文献１など参照）。図４は、従来のアナログ・デジタルコンバータの構成を示すブロック図である。ここでは、アナログ入力信号Ｓｘが持つ周波数帯域ＷをＮ個の部分帯域Ｗｉ（ｉ＝１〜Ｎの整数）に分割し、これら部分帯域Ｗｉごとに設けたチャネル（処理系統）ＣＨｉで、それぞれの部分帯域Ｗｉの信号成分を個別にＡ／Ｄ変換する場合が示されている。
【０００４】
図４に示すように、来のアナログ・デジタルコンバータ５０は、各ＣＨｉの処理ブロックとして、アナログ処理回路部５０Ａのアナログ処理ブロックＡｉと、デジタル処理回路部５０Ｂのデジタル処理ブロックＢｉとを備えている。
【０００５】
まず、アナログ処理回路部５０Ａの各Ａｊ（ｊ＝２〜Ｎの整数）では、それぞれのフィルタ６１で、広い周波数帯域Ｗを持つアナログ入力信号Ｓｘから、対応する部分帯域Ｗｊの信号ｓ１ｊを抽出する。次に、それぞれの周波数変換器６２で、対応する局発信号ｆｊにより、ｓ１ｊを低周波側の信号ｓ２ｊにダウンコンバートする。その後、それぞれのサブＡ／Ｄ変換器６３（ＳＡＤＣ）で、ｓ２ｊをデジタル信号ｓ３ｊに変換する。
次に、デジタル処理回路部５０Ｂの各Ｂｊでは、対応するＡｊで得られたｓ３ｊを、それぞれの周波数変換器６４で局発信号ｆｊによりそれぞれアップコンバートし、ＣＨｊのチャネル出力信号ｓｙｊを合算器７０へ出力する。
【０００６】
一方、アナログ処理回路部５０ＡのＡ１では、フィルタ６１で、広い周波数帯域Ｗを持つアナログ入力信号Ｓｘから、対応する部分帯域Ｗ１の信号ｓ１１を抽出する。次に、ｓ１１をダウンコンバートせずに、サブＡ／Ｄ変換器６３（ＳＡＤＣ）でデジタル信号ｓ３１に変換する。
次に、デジタル処理回路部５０ＢのＢ１では、Ａ１で得られたｓ３ｊをアップコンバートせずに、そのままＣＨ１のチャネル出力信号ｓｙ１として合算器７０へ出力する。
この後、合算器７０は、各チャネルＣＨｉのチャネル出力信号ｓｙｉを合算して周波数軸上で合成することにより、元のアナログ入力信号Ｓｘと対応するデジタル出力信号Ｓｙを生成して出力する。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】G. Raybon, et al., "160-Gbaud coherent receiver based on 100-GHz bandwidth, 240-GS/s analog-to-digital conversion", M2G.1.pdf, OFC 2015 Conference Papers, Optical Fiber Communication Conference(OFC), 2015.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、このような従来技術では、入力側に部分帯域Ｗｉの信号を抽出するためのフィルタ回路が複数必要となるが、これらフィルタ回路は、回路面積の増大を招くという問題点があった。また、高周波で所望のフィルタ特性（中心周波数、帯域、リジェクション等）を満たすフィルタ回路を高い精度で製造することは、回路構成の複雑化を招くという問題点もあった。
【０００９】
本発明はこのような課題を解決するためのものであり、フィルタ回路を必要とすることなく、帯域分割方式に基づいて広帯域なアナログ入力信号をデジタル出力信号に変換できるアナログ・デジタルコンバータを提供することを目的としている。
【課題を解決するための手段】
【００１０】
このような目的を達成するために、本発明にかかるアナログ・デジタルコンバータは、アナログ入力信号Ｓｘと対応する周波数帯域をＮ個に分割して得られたチャネルＣＨｉ（ｉ＝１〜Ｎの整数）ごとに設けられて、当該チャネルＣＨｉのアナログ信号を処理するＮ個のアナログ処理ブロックＡｉと、前記チャネルＣＨｉごとに設けられて、当該チャネルＣＨｉのデジタル信号を処理するＮ個のデジタル処理ブロックＢｉと、前記デジタル処理ブロックＢｉで得られたチャネルＣＨｉのチャネル出力信号Ｓｙｉを合算して周波数軸上で合成することにより、前記アナログ入力信号Ｓｘと対応するデジタル出力信号Ｓｙを出力する合算器とを備え、前記アナログ処理ブロックＡｊ（ｊ＝２〜Ｎの整数）は、前記アナログ入力信号ＳｘをチャネルＣＨｊ−１のカットオフ周波数ｆｊ−１でダウンコンバートする周波数変換器と、前記周波数変換器で得られたアナログ信号ＳａｊをＡ／Ｄ変換するサブＡ／Ｄ変換器とを含み、前記デジタル処理ブロックＢｊは、前記アナログ処理ブロックＡｊの前記サブＡ／Ｄ変換器で得られた第１のデジタル信号Ｓ１ｊの信号強度を２倍する乗算器と、前記乗算器で得られた第２のデジタル信号Ｓ２ｊからチャネルＣＨｊ−１に関する第３のデジタル信号Ｓ３ｊ−１を減算し、当該チャネルＣＨｊの第３のデジタル信号Ｓ３ｊを出力する減算器と、前記減算器で得られた前記第３のデジタル信号Ｓ３ｊを前記カットオフ周波数ｆｊ−１でアップコンバートし、当該チャネルＣＨｊのチャネル出力信号Ｓｙｊとして前記合算器へ出力する周波数変換器とを含み、前記アナログ処理ブロックＡ１は、前記アナログ入力信号ＳｘをＡ／Ｄ変換するサブＡ／Ｄ変換器を含み、前記デジタル処理ブロックＢ１は、前記アナログ処理ブロックＡ１の前記サブＡ／Ｄ変換器で得られた第１のデジタル信号Ｓ１１を、当該チャネルＣＨ１の第３のデジタル信号として出力するとともに、当該チャネルＣＨ１のチャネル出力信号Ｓｙ１として前記合算器へ出力するようにしたものである。
【００１１】
また、本発明にかかる上記アナログ・デジタルコンバータの一構成例は、前記デジタル処理ブロックＢｉが、対応するチャネルＣＨｉのアナログ処理ブロックＡｉにおける信号パスの逆伝達関数に基づいて、前記アナログ処理ブロックＡｉからの第１の出力信号Ｓｉ１のうち、対応する部分帯域Ｗｉにおける周波数特性を補償するデジタルフィルタを含むものである。
【発明の効果】
【００１２】
本発明によれば、フィルタ回路を必要とすることなく、帯域分割方式に基づいて広帯域なアナログ入力信号をデジタル出力信号に変換することが可能となる。したがって、フィルタ回路による回路面積の増大および回路構成の複雑化を回避することができ、デジタルシグナルプロセッサ（ＤＳＰ）との集積が容易なＣＭＯＳプロセスで、アナログ・デジタルコンバータを容易に製造することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施の形態にかかるアナログ・デジタルコンバータの構成を示すブロック図である。
【図２】第１の実施の形態にかかるシミュレーション結果を示す説明図である。
【図３】第２の実施の形態にかかるアナログ・デジタルコンバータの構成を示すブロック図である。
【図４】従来のアナログ・デジタルコンバータの構成を示すブロック図である。
【発明を実施するための形態】
【００１４】
次に、本発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
まず、図１を参照して、本発明の第１の実施の形態にかかるアナログ・デジタルコンバータ１０について説明する。図１は、第１の実施の形態にかかるアナログ・デジタルコンバータの構成を示すブロック図である。
【００１５】
このアナログ・デジタルコンバータ１０は、帯域分割方式に基づいて、アナログ入力信号ＳｘをＡ／Ｄ変換してデジタル出力信号Ｓｙを出力する回路である。
図１に示すように、アナログ・デジタルコンバータ１０は、主な回路部として、Ａ／Ｄ変換のためのアナログ信号処理を行うアナログ処理回路部１０Ａと、Ａ／Ｄ変換のためのデジタル信号処理を行うデジタル処理回路部１０Ｂとを備えている。アナログ処理回路部１０Ａは、各種の回路部品から構成され、デジタル処理回路部１０Ｂは、ＤＳＰやＣＰＵなどのマルチプロセッサとプログラムとが協働する演算処理回路から構成される。
【００１６】
本実施の形態にかかるアナログ・デジタルコンバータ１０は、アナログ入力信号Ｓｘが持つ周波数帯域ＷをＮ個の連続する部分帯域Ｗｉ（ｉ＝１〜Ｎの整数）に分割し、これら部分帯域Ｗｉごとに設けたチャネル（処理系統）ＣＨｉで、それぞれの部分帯域Ｗｉの信号成分を個別にＡ／Ｄ変換し、得られたデジタル信号を周波数軸上で合成することにより、元のＳｘと対応するデジタル出力信号Ｓｙを生成して出力する機能を有している。
【００１７】
なお、チャネルＣＨ１，ＣＨ２，ＣＨ３，…，ＣＨＮと対応する部分帯域Ｗｉは、それぞれＤＣ（直流成分）〜ｆ１，ｆ１〜ｆ２，ｆ２〜ｆ３，…，ｆＮ−１〜ｆＮとし、それぞれの帯域幅は等しいものとする。なお周波数ｆｉは、ｆ１の整数ｉ倍の周波数を示している。また、ＣＨ１，ＣＨ２，ＣＨ３，…，ＣＨＮに対応する信号成分をＤ１（ｆ），Ｄ２（ｆ），Ｄ３（ｆ），…，ＤＮ（ｆ）で表す。これにより、Ｓｘの全信号成分Ｄａｌｌ（ｆ）は、Ｄ１（ｆ）＋Ｄ２（ｆ）＋Ｄ３（ｆ）＋…＋ＤＮ（ｆ）で表されることになる。
【００１８】
アナログ処理回路部１０Ａは、これらＣＨｉごとに設けられて、当該ＣＨｉのアナログ信号を処理するＮ個のアナログ処理ブロックＡｉを備えている。
また、デジタル処理回路部１０Ｂは、これらＣＨｉごとに設けられて、当該ＣＨｉのデジタル信号を処理するＮ個のデジタル処理ブロックＢｉと、これらＣＨｉに共通に設けられて、これらデジタル処理ブロックＢｉで得られた各ＣＨｉのチャネル出力信号Ｓｙｉを合算して周波数軸上で合成する（繋ぎ合わせる）ことにより、元のＳｘと対応するＳｙを生成して出力する合算器２０とを備えている。
【００１９】
アナログ処理ブロックＡｉのうち、アナログ処理ブロックＡｊ（ｊ＝２〜Ｎの整数）は、局発信号であるＣＨｊ−１のカットオフ周波数（ＣＨｊの下限周波数）ｆｊ−１でＳｘをダウンコンバートする周波数変換器（ダウンコンバータ）１１と、周波数変換器１１で得られたアナログ信号ＳａｊをＡ／Ｄ変換するサブＡ／Ｄ変換器（ＳＡＤＣ）１２とを含んでいる。
また、アナログ処理ブロックＡｉのうち、アナログ処理ブロックＡ１は、Ｓｘ（＝Ｓａ１）をＡ／Ｄ変換するサブＡ／Ｄ変換器（ＳＡＤＣ）１２を含んでいる。なお、Ａ１に周波数変換器１１は含まれていない。
【００２０】
デジタル処理ブロックＢｉのうち、デジタル処理ブロックＢｊ（ｊ＝２〜Ｎの整数）は、ＡｊのサブＡ／Ｄ変換器１２で得られた第１のデジタル信号Ｓ１ｊの信号強度を２倍する乗算器（×２）１３と、乗算器１３で得られた第２のデジタル信号Ｓ２ｊからＣＨｊ−１に関する第３のデジタル信号Ｓ３ｊ−１を減算することにより、ＣＨｊの第３のデジタル信号Ｓ３ｊを出力する減算器１４と、減算器１４で得られた第３のデジタル信号Ｓ３ｊを、局発信号であるＣＨｊ−１のカットオフ周波数（ＣＨｊの下限周波数）ｆｊ−１で上側波帯へアップコンバートし、当該ＣＨｊのチャネル出力信号Ｓｙｊとして合算器２０へ出力する周波数変換器（アップコンバータ）１５とを含んでいる。
【００２１】
また、デジタル処理ブロックＢｉのうち、デジタル処理ブロックＢ１は、Ａ１のサブＡ／Ｄ変換器１２で得られた第１のデジタル信号Ｓ１１を、当該ＣＨ１の第３のデジタル信号Ｓ３１として出力する機能と、同じく第１のデジタル信号Ｓ１１を、当該ＣＨ１のチャネル出力信号Ｓｙ１として合算器２０へ出力する機能を有している。
【００２２】
［第１の実施の形態の動作］
次に、図１を参照して、本実施の形態にかかるアナログ・デジタルコンバータ１０の動作について説明する。以下では、理解を容易とするため、帯域分割数ＮがＮ＝３である場合を例として説明するが、これに限定されるものではなく、Ｎ＝２またはＮ＞３である場合も同様である。
【００２３】
アナログ入力信号Ｓｘは、各チャネルＣＨ１，ＣＨ２，ＣＨ３に対応するアナログ処理ブロックＡ１，Ａ２，Ａ３にそれぞれ入力される。
まず、ＣＨ１のＡ１では、Ａ１に周波数変換器１１が含まれておらず、Ｓｘ（＝Ｓａ１）はサブＡ／Ｄ変換器１２で第１のデジタル信号Ｓ１１に変換される。通常、Ａ／Ｄ変換器自身はにローパスフィルタ特性がある。このため、サブＡ／Ｄ変換器１２からは、自身のローパスフィルタ特性により、Ｓｘの全信号成分Ｄａｌｌ（ｆ）のうち、ＤＣ（直流成分）〜ｆ１の範囲の信号成分Ｄ１ａ（ｆ）のみがＡ／Ｄ変換され、Ｓ１１として出力される。
【００２４】
これにより、Ｄ１ａ（ｆ）はＣＨ１の信号成分Ｄ１（ｆ）と一致し、次の式（１）のように表される。
【数１】
2020039047.tif 000003
【００２５】
次に、ＣＨ２のＡ２において、Ｓｘは周波数変換器１１で周波数変換される。この際、周波数変換器１１のＲＦポートにはＤａｌｌ（ｆ）が入力されるとともに、ＬＯポートにはＣＨ１のカットオフ周波数ｆ１が入力されているため、ＩＦポートからはＤａｌｌ（ｆ）がｆ１でダウンコンバートされた信号成分Ｄ２ｍ（ｆ）が、アナログ信号Ｓａ２として出力される。Ｄ２ｍ（ｆ）は次の式（２）で表される。
【数２】
2020039047.tif 000004
【００２６】
なお、各式において「＊」は複素共役を表すものとする。Ａ２の周波数変換器１１は、ダブルサイドバンド（ＤＢＳ：Double Side Band）のミキサからなり、各ポートの帯域は無限にあり、各ポート間は完全にアイソレーションされているものとする。但し、実際のミキサは有限の帯域を持っているため、Ａ２の周波数変換器１１において、ＲＦポートの帯域はＤＣ〜ｆ２より広く、ＩＦポートの帯域はＤＣ〜ｆ１以上であればよい。
【００２７】
この後、周波数変換器１１で得られたＤ２ｍ（ｆ）は、Ａ２のサブＡ／Ｄ変換器１２で第１のデジタル信号Ｓ１２に変換される。この際、ＣＨ１と同様にして、サブＡ／Ｄ変換器１２からは、自身のローパスフィルタ特性により、Ｄ２ｍ（ｆ）のうち、ＤＣ（直流成分）〜ｆ１の範囲の信号成分Ｄ２ａ（ｆ）のみがＡ／Ｄ変換される。Ｄ２ａ（ｆ）は次の式（３）で表される。
【数３】
2020039047.tif 000005
【００２８】
次に、ＣＨ３のＡ３において、Ｓｘは周波数変換器１１で周波数変換される。この際、周波数変換器１１のＲＦポートにはＤａｌｌ（ｆ）が入力されるとともに、ＬＯポートにはＣＨ２のカットオフ周波数ｆ２が入力されているため、ＩＦポートからはＤａｌｌ（ｆ）がｆ２でダウンコンバートされた信号成分Ｄ３ｍ（ｆ）が、アナログ信号Ｓａ３として出力される。Ｄ３ｍ（ｆ）は次の式（４）で表される。
【数４】
2020039047.tif 000006
【００２９】
Ａ３の周波数変換器１１も、ダブルサイドバンド（ＤＢＳ：Double Side Band）のミキサからなり、各ポートの帯域は無限にあり、各ポート間は完全にアイソレーションされているものとする。但し、実際のミキサは有限の帯域を持っているため、Ａ３の周波数変換器１１において、ＲＦポートの帯域はｆ１〜ｆ３より広く、ＩＦポートの帯域はＤＣ〜ｆ１以上であればよい。
【００３０】
この後、周波数変換器１１で得られたＤ３ｍ（ｆ）は、Ａ３のサブＡ／Ｄ変換器１２で第１のデジタル信号Ｓ１３に変換される。この際、サブＡ／Ｄ変換器１２自身にローパスフィルタ特性があるため、Ｄ３ｍ（ｆ）のうち、ＤＣ（直流成分）〜ｆ１の範囲の信号成分Ｄ３ａ（ｆ）のみがＡ／Ｄ変換される。Ｄ３ａ（ｆ）は次の式（５）で表される。
【数５】
2020039047.tif 000007
【００３１】
このようにして、各チャネルＣＨ１，ＣＨ２，ＣＨ３に対応するアナログ処理ブロックＡ１，Ａ２，Ａ３で得られた第１のデジタル信号Ｓ１１，Ｓ１２，Ｓ１３は、各チャネルＣＨ１，ＣＨ２，ＣＨ３に対応するデジタル処理ブロックＢ１，Ｂ２，Ｂ３に入力される。
まず、Ｂ１では、入力されたＳ１１の信号成分Ｄ１ａ（ｆ）が、信号成分Ｄ１（ｆ）からなるＣＨ１のチャネル出力信号Ｓｙ１として合算器２０へ出力される。また、Ｓ１１は、ＣＨ１の第３のデジタル信号Ｓ３１としてＢ２へ出力される。
【００３２】
次に、Ｂ２では、入力されたＳ１２の信号成分Ｄ２ａ（ｆ）が乗算器１３で２倍され、得られた第２のデジタル信号Ｓ２２からＣＨ１の第３のデジタル信号Ｓ３１の信号成分Ｄ１ａ（ｆ）が減算器１４で減算される。減算器１４で得られた第３のデジタル信号Ｓ３２は、周波数変換器１５でＣＨ１のカットオフ周波数ｆ１により元の周波数帯へアップコンバートされ、信号成分Ｄ２（ｆ）からなるＣＨ２のチャネル出力信号Ｓｙ２として合算器２０へ出力される。
【００３３】
Ｂ２におけるこれらデジタル信号処理により得られるＤ２（ｆ）は、次の式（６）で表される。
【数６】
2020039047.tif 000008
【００３４】
次に、Ｂ３では、入力されたＳ１３の信号成分Ｄ３ａ（ｆ）が乗算器１３で２倍され、得られた第２のデジタル信号Ｓ２３からＣＨ２の第３のデジタル信号Ｓ３２の信号成分Ｄ２ａ（ｆ）が減算器１４で減算される。減算器１４で得られた第３のデジタル信号Ｓ３３は、周波数変換器１５でＣＨ２のカットオフ周波数ｆ２により元の周波数帯へアップコンバートされ、信号成分Ｄ３（ｆ）からなるＣＨ３のチャネル出力信号Ｓｙ３として合算器２０へ出力される。
【００３５】
Ｂ３におけるこれらデジタル信号処理により得られるＤ３（ｆ）は、次の式（７）で表される。
【数７】
2020039047.tif 000009
【００３６】
この後、Ｂ１，Ｂ２，Ｂ３から出力されたＣＨ１，ＣＨ２，ＣＨ３のチャネル出力信号Ｓｙ１，Ｓｙ２，Ｓｙ３の信号成分Ｄ１（ｆ），Ｄ２（ｆ），Ｄ３（ｆ）は、合算器２０により周波数軸上で合成される。この際、Ｄ１（ｆ），Ｄ２（ｆ），Ｄ３（ｆ）の周波数帯域は、ＤＣ（直流成分）〜ｆ１，ｆ１〜ｆ２，ｆ２〜ｆ３であることから、元のアナログ入力信号Ｓｘと対応するデジタル出力信号Ｓｙが合算器２０から出力される。
【００３７】
［シミュレーション結果］
次に、図２を参照して、本実施の形態にかかるアナログ・デジタルコンバータ１０の動作に関するシミュレーション結果について説明する。図２は、第１の実施の形態にかかるシミュレーション結果を示す説明図である。以下では、ＤＣ〜９０ＧＨｚの周波数帯域Ｗを持ち、強度が１で位相がランダムなアナログ入力信号Ｓｘを、３つ（Ｎ＝３）の部分帯域Ｗｉ（ｉ＝１，２，３）に分割し、これら部分帯域Ｗｉごとに設けたチャネル（処理系統）ＣＨｉで、それぞれの部分帯域Ｗｉの信号成分を個別のＡ／Ｄ変換する場合を例として説明するが、これに限定されるものではなく、Ｎ＝２またはＮ＞３である場合も同様である。
【００３８】
まず、ＣＨ１のアナログ処理ブロックＡ１では、ＳｘがそのままサブＡ／Ｄ変換器１２へ入力される。この際、各チャネルのサブＡ／Ｄ変換器１２が持つローパスフィルタ特性のカットオフ周波数は全て３０ＧＨｚ（ｆ１）である。そのため、Ａ１では、Ｓｘ（＝Ｓａ１）のうちＤＣ〜３０ＧＨｚの信号成分Ｄ１ａ（ｆ）のみが、サブＡ／Ｄ変換器１２で第１のデジタル信号Ｓ１１へ変換されて、ＣＨ１のデジタル処理ブロックＢ１へ出力される。
【００３９】
Ｂ１では、入力されたＳ１１がＤＣ〜３０ＧＨｚの信号成分Ｄ１（ｆ）を持つ、ＣＨ１のチャネル出力信号Ｓｙ１として、合算器２０へ出力される。また、Ｓ１１は、ＣＨ１の第３のデジタル信号Ｓ３１としてＢ２へ出力される。
【００４０】
一方、ＣＨ２のアナログ処理ブロックＡ２では、Ｓｘがまず周波数変換器１１で３０ＧＨｚ（ｆ１）の局発信号と掛け合わされて、信号成分Ｄ２ｍ（ｆ）を持つアナログ信号Ｓａ２にダウンコンバートされる。この後、Ｓａ２のうちＣＨ１と同じくＤＣ〜３０ＧＨｚの信号成分Ｄ２ａ（ｆ）のみが、Ａ２のサブＡ／Ｄ変換器１２で第１のデジタル信号Ｓ１２へ変換されて、ＣＨ２のデジタル処理ブロックＢ２へ出力される。
【００４１】
Ｂ２では、入力されたＳ１２が乗算器１３で２倍の信号強度を持つ第２のデジタル信号Ｓ２２に変換され、ＣＨ１の第３のデジタル信号Ｓ３１に相当する信号成分Ｄ１ａ（ｆ）がＳ２２から減算器１４で減算される。こうして得られた第３のデジタル信号Ｓ３２は、Ｂ２の変換器１５で３０ＧＨｚ（ｆ１）の局発信号に基づいて、３０ＧＨ〜６０ＧＨｚの信号成分Ｄ２（ｆ）を持つ、ＣＨ２のチャネル出力信号Ｓｙ２にアップコンバートされて、合算器２０へ出力される。
【００４２】
同様に、ＣＨ３のアナログ処理ブロックＡ３では、Ｓｘがまず周波数変換器１１で６０ＧＨｚ（ｆ２）の局発信号と掛け合わされて、信号成分Ｄ３ｍ（ｆ）を持つアナログ信号Ｓａ３にダウンコンバートされる。この後、Ｓａ３のうちＤＣ〜３０ＧＨｚの信号成分Ｄ３ａ（ｆ）のみが、Ａ３のサブＡ／Ｄ変換器１２で第１のデジタル信号Ｓ１３へ変換されて、ＣＨ３のデジタル処理ブロックＢ３へ出力される。
【００４３】
Ｂ３では、入力されたＳ１３が乗算器１３で２倍の信号強度を持つ第２のデジタル信号Ｓ２３に変換され、ＣＨ２の第３のデジタル信号Ｓ３２に相当する信号成分Ｄ２ａ（ｆ）がＳ２３から減算器１４で減算される。こうして得られた第３のデジタル信号Ｓ３３は、Ｂ３の変換器１５で６０ＧＨｚ（ｆ２）の局発信号に基づいて、６０ＧＨ〜９０ＧＨｚの信号成分Ｄ３（ｆ）を持つ、ＣＨ３のチャネル出力信号Ｓｙ３にアップコンバートされて、合算器２０へ出力される。
この後、合算器２０で、これらチャネル出力信号Ｓｙ１，Ｓｙ２，Ｓｙ３が同一周波数軸上で合成されて、元のアナログ入力信号Ｓｘと対応するデジタル出力信号Ｓｙとして出力される。
【００４４】
［第１の実施の形態の効果］
このように、本実施の形態は、アナログ処理ブロックＡｊ（ｊ＝２〜Ｎの整数）において、周波数変換器１１が、アナログ入力信号ＳｘをチャネルＣＨｊ−１のカットオフ周波数ｆｊ−１でダウンコンバートし、サブＡ／Ｄ変換器１２が、周波数変換器１１で得られたアナログ信号ＳａｊをＡ／Ｄ変換し、デジタル処理ブロックＢｊにおいて、乗算器１３が、アナログ処理ブロックＡｊのサブＡ／Ｄ変換器１２で得られた第１のデジタル信号Ｓ１ｊの信号強度を２倍し、減算器１４が、乗算器１３で得られた第２のデジタル信号Ｓ２ｊからチャネルＣＨｊ−１の第３のデジタル信号Ｓ３ｊ−１を減算し、当該チャネルＣＨｊの第３のデジタル信号Ｓ３ｊを出力し、周波数変換器１５が、減算器１４で得られた第３のデジタル信号Ｓ３ｊをカットオフ周波数ｆｊ−１でアップコンバートし、当該チャネルＣＨｊのチャネル出力信号Ｓｙｊとして合算器２０へ出力するようにしたものである。
【００４５】
さらに、アナログ処理ブロックＡ１において、サブＡ／Ｄ変換器１２が、アナログ入力信号ＳｘをＡ／Ｄ変換し、デジタル処理ブロックＢ１が、アナログ処理ブロックＡ１のサブＡ／Ｄ変換器１２で得られた第１のデジタル信号Ｓ１１を、当該チャネルＣＨ１の第３のデジタル信号Ｓ３１として出力するとともに、当該チャネルＣＨ１のチャネル出力信号Ｓｙ１として合算器２０へ出力するようにしたものである。
そして、合算器２０が、各デジタル処理ブロックＢｉ（ｉ＝１〜Ｎの整数）で得られたチャネルＣＨｉのチャネル出力信号Ｓｙｉを合算して周波数軸上で合成することにより、アナログ入力信号Ｓｘと対応するデジタル出力信号Ｓｙを出力するようにしたものである。
【００４６】
これにより、アナログ処理回路部１０Ａ側にそれぞれの部分帯域Ｗｉと対応するフィルタ回路を設けることなく、デジタル処理回路部１０Ｂ側の信号処理により、それぞれの部分帯域Ｗｉと対応する信号成分を有するチャネル出力信号Ｓｙｉが得られることになる。このため、フィルタ回路を必要とすることなく、帯域分割方式に基づいて広帯域なアナログ入力信号Ｓｘをデジタル出力信号Ｓｙに変換することが可能となる。したがって、フィルタ回路による回路面積の増大および回路構成の複雑化を回避することができ、デジタルシグナルプロセッサ（ＤＳＰ）との集積が容易なＣＭＯＳプロセスで、アナログ・デジタルコンバータを容易に製造することが可能となる。
【００４７】
［第２の実施の形態］
次に、図３を参照して、本発明の第２の実施の形態にかかるアナログ・デジタルコンバータ１０について説明する。図３は、第２の実施の形態にかかるアナログ・デジタルコンバータの構成を示すブロック図である。
【００４８】
通常、回路部品は、高周波になるほど通過特性が低下したり、通過特性にリップルがあったりというような、出力信号の強度と位相が入力信号に対して変化する周波数特性を有している場合がある。したがって、アナログ処理回路部１０Ａのアナログ処理ブロックＡｉで用いる回路部品が、上記のようなフラットでない周波数特性を有している場合、デジタル処理回路部１０Ｂのデジタル処理ブロックＢｉにおける加減算処理において、チャネル出力信号ＳｙｉのＳＮ比が劣化する原因となる。
【００４９】
本実施の形態では、このような場合に対応するため、デジタル処理ブロックＢｉの入力段にデジタルフィルタを設け、それぞれのチャネルＣＨｉの部分帯域Ｗｉにおける周波数特性を補償するようにしたものである。
すなわち、本実施の形態において、図３に示すように、デジタル処理ブロックＢｉは、対応するチャネルＣＨｉのアナログ処理ブロックＡｉにおける信号パスの逆伝達関数に基づいて、アナログ処理ブロックＡｉからの第１の出力信号Ｓｉ１のうち、対応する部分帯域Ｗｉにおける周波数特性を補償するデジタルフィルタ１６を含んでいる。本実施の形態にかかるその他の構成については、第１の実施の形態と同様であり、ここでの詳細な説明は省略する。
【００５０】
デジタルフィルタ１６で用いる逆伝達関数は、実際のアナログ処理ブロックＡｉに、例えばインパルス信号やマルチトーン信号などの既知の試験信号を入力し、Ａｉから出力される第１のデジタル信号Ｓ１ｉと試験信号との差分に基づいて作成すればよい。
【００５１】
したがって、チャネルＣＨｊ（ｊ＝２〜Ｎの整数）のＢ２では、入力された第１のデジタル信号Ｓ１ｊのうち、デジタルフィルタ１６で対応する部分帯域Ｗｉにおける周波数特性が補償され、得られた第４のデジタル信号Ｓ４ｊが、乗算器１３に入力されることになる。本実施の形態にかかるその他の動作については、第１の実施の形態と同様であり、ここでの詳細な説明は省略する。
【００５２】
［第２の実施の形態の効果］
このように、本実施の形態は、デジタル処理ブロックＢｉのデジタルフィルタ１６が、対応するチャネルＣＨｉのアナログ処理ブロックＡｉにおける信号パスの逆伝達関数に基づいて、アナログ処理ブロックＡｉからの第１の出力信号Ｓｉ１のうち、対応する部分帯域Ｗｉにおける周波数特性を補償するようにしたものである。
これにより、アナログ処理ブロックＡｉの回路部品の周波数特性に起因する、出力信号Ｓｉ４のＳＮ比の劣化を低減することができ、高い精度でＡ／Ｄ変換を行うことが可能となる。
【００５３】
［実施の形態の拡張］
以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。また、各実施形態については、矛盾しない範囲で任意に組み合わせて実施することができる。
【符号の説明】
【００５４】
１０…アナログ・デジタルコンバータ、１０Ａ…アナログ処理回路部、１０Ｂ…デジタル処理回路部、Ａ１，Ａ２，Ａ３，ＡＮ，Ａｉ，Ａｊ…アナログ処理ブロック、Ｂ１，Ｂ２，Ｂ３，ＢＮ，Ｂｉ，Ｂｊ…デジタル処理ブロック、１１…周波数変換器、１２…サブＡ／Ｄ変換器（ＳＡＤＣ）、１３…乗算器、１４…減算器、１５…周波数変換器、１６…デジタルフィルタ、２０…合算器、ＣＨ１，Ｈ２，ＣＨ３，ＣＨＮ，ＣＨｉ，ＣＨｊ…チャネル、Ｓｘ…アナログ入力信号、Ｓｙ１，Ｓｙ２，Ｓｙ３，ＳｙＮ，Ｓｙｉ，Ｓｙｊ…チャネル出力信号、Ｓｙ…デジタル出力信号、Ｗ…周波数帯域、Ｗｉ，Ｗｊ…部分帯域、Ｓａ１，Ｓａ２，Ｓａ３，ＳａＮ，Ｓａｉ，Ｓａｊ…アナログ信号、Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１Ｎ，Ｓ１ｉ，Ｓ１ｊ…第１のデジタル信号、Ｓ２１，Ｓ２２，Ｓ２３，Ｓ２Ｎ，Ｓ２ｉ，Ｓ２ｊ…第２のデジタル信号、Ｓ３１，Ｓ３２，Ｓ３３，Ｓ３Ｎ，Ｓ３ｉ，Ｓ３ｊ…第３のデジタル信号、Ｓ４１，Ｓ４２，Ｓ４３，Ｓ４Ｎ，Ｓ４ｉ，Ｓ４ｊ…第４のデジタル信号。
【図１】
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【図２】
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【図３】
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【図４】
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