(57)【要約】【課題】複数のトランジスタの動作のばらつきを抑制することができる電力増幅装置を提供する。【解決手段】電力増幅装置は、半導体基板と、半導体基板の上に設けられた複数の第１トランジスタと、複数の第２トランジスタと、複数の第１トランジスタのコレクタに電気的に接続されたコレクタ端子と、一端側がコレクタ端子に電気的に接続され、他端側が電源電位に電気的に接続された第１インダクタと、複数の第２トランジスタのエミッタに電気的に接続され、コレクタ端子と第２方向に隣り合って設けられたエミッタ端子と、一端側がエミッタ端子に電気的に接続され、他端側が基準電位に電気的に接続された第２インダクタと、一端側が複数の第１トランジスタのコレクタに電気的に接続され、他端側が複数の第２トランジスタのエミッタに電気的に接続されたコンデンサと、を有する。【選択図】図１
2020171004.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上に設けられ、第１方向に配列された複数の第１トランジスタと、
前記第１方向と直交又は交差する第２方向において、複数の前記第１トランジスタと離隔して配置され、前記第１方向に配列された複数の第２トランジスタと、
複数の前記第１トランジスタのコレクタに電気的に接続されたコレクタ端子と、
一端側が前記コレクタ端子に電気的に接続され、他端側が電源電位に電気的に接続された第１インダクタと、
複数の前記第２トランジスタのエミッタに電気的に接続され、前記コレクタ端子と前記第２方向に隣り合って設けられたエミッタ端子と、
一端側が前記エミッタ端子に電気的に接続され、他端側が基準電位に電気的に接続された第２インダクタと、
一端側が複数の前記第１トランジスタのコレクタに電気的に接続され、他端側が複数の前記第２トランジスタのエミッタに電気的に接続されたコンデンサと、
を有する
電力増幅装置。
【請求項２】
請求項１に記載の電力増幅装置であって、
少なくとも２つ以上の前記コレクタ端子を有し、
複数の前記第１トランジスタのうち、前記第１方向の一端側に配置された第１トランジスタの近傍及び前記第１方向の他端側に配置された第１トランジスタの近傍に、それぞれ前記コレクタ端子が設けられる
電力増幅装置。
【請求項３】
請求項１又は請求項２に記載の電力増幅装置であって、
少なくとも２つ以上の前記エミッタ端子を有し、
複数の前記第２トランジスタのうち、前記第１方向の一端側に配置された第２トランジスタの近傍及び前記第１方向の他端側に配置された第２トランジスタの近傍に、それぞれ前記エミッタ端子が設けられる
電力増幅装置。
【請求項４】
請求項２又は請求項３に記載の電力増幅装置であって、
前記半導体基板に垂直な方向からの平面視で、前記コンデンサは、前記第１方向において２つの前記コレクタ端子の間に配置される
電力増幅装置。
【請求項５】
請求項１に記載の電力増幅装置であって、
少なくとも２つ以上の前記コレクタ端子を有し、
複数の前記第１トランジスタのうち、前記第１方向の一端側に配置された第１トランジスタと、一方の前記コレクタ端子との距離は、前記第１方向の中央部に配置された第１トランジスタと、一方の前記コレクタ端子との距離よりも大きく、
複数の前記第１トランジスタのうち、前記第１方向の他端側に配置された第１トランジスタと、他方の前記コレクタ端子との距離は、前記第１方向の中央部に配置された第１トランジスタと、他方の前記コレクタ端子との距離よりも大きい
電力増幅装置。
【請求項６】
請求項５に記載の電力増幅装置であって、
少なくとも２つ以上の前記エミッタ端子を有し、
複数の前記第２トランジスタのうち、前記第１方向の一端側に配置された第２トランジスタと、一方の前記エミッタ端子との距離は、前記第１方向の中央部に配置された第２トランジスタと、一方の前記エミッタ端子との距離よりも大きく、
複数の前記第２トランジスタのうち、前記第１方向の他端側に配置された第２トランジスタと、他方の前記エミッタ端子との距離は、前記第１方向の中央部に配置された第２トランジスタと、他方の前記エミッタ端子との距離よりも大きい
電力増幅装置。
【請求項７】
請求項５又は請求項６に記載の電力増幅装置であって、
複数の前記コンデンサを有し、
前記半導体基板に垂直な方向からの平面視で、複数の前記コレクタ端子は、前記第１方向において複数の前記コンデンサの間に配置される
電力増幅装置。
【請求項８】
請求項１に記載の電力増幅装置であって、
１つの前記コレクタ端子は、複数の前記第１トランジスタのうち、前記第１方向の中央部に配置された第１トランジスタの近傍に設けられる
電力増幅装置。
【請求項９】
請求項８に記載の電力増幅装置であって、
１つの前記エミッタ端子は、複数の前記第２トランジスタのうち、前記第１方向の中央部に配置された第２トランジスタの近傍に設けられる
電力増幅装置。
【請求項１０】
請求項８又は請求項９に記載の電力増幅装置であって、
複数の前記コンデンサを有し、
前記半導体基板に垂直な方向からの平面視で、１つの前記コレクタ端子は、前記第１方向において複数の前記コンデンサの間に配置される
電力増幅装置。
【請求項１１】
請求項１に記載の電力増幅装置であって、
前記半導体基板に垂直な方向からの平面視で、前記エミッタ端子は、前記第１方向に延在し、複数の前記第２トランジスタと重なって配置される
電力増幅装置。
【請求項１２】
請求項１１に記載の電力増幅装置であって、
複数の前記第２トランジスタのベースに電気的に接続されたベース端子を有し、
前記半導体基板に垂直な方向からの平面視で、前記コレクタ端子の面積は、前記ベース端子の面積よりも大きい
電力増幅装置。
【請求項１３】
請求項１から請求項１２のいずれか１項に記載の電力増幅装置であって、
複数の前記第１トランジスタ及び複数の前記第２トランジスタは、ヘテロ接合バイポーラトランジスタである
電力増幅装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力増幅装置に関する。
【背景技術】
【０００２】
特許文献１には、複数のトランジスタが並列接続されて構成されるマルチフィンガトランジスタが記載されている。特許文献２には、電力増幅回路が記載されている。特許文献２において、第１トランジスタと第２トランジスタとが、コンデンサを介してカスコード接続される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２０１７／０９８５７８号
【特許文献２】特開２０１８−８５６８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
複数のマルチフィンガトランジスタがコンデンサを介してカスコード接続された場合、同一基板上に、複数のトランジスタに接続される各種端子やコンデンサを設ける必要がある。このため、マルチフィンガトランジスタを構成する複数のトランジスタのうち、端子に近い位置のトランジスタと、端子から離れた位置のトランジスタとで、供給される信号の電位差や位相差のばらつきが発生し、複数のトランジスタの動作が不均一になる可能性がある。特許文献１及び特許文献２には、複数のマルチフィンガトランジスタが、コンデンサを介してカスコード接続される構成について記載されていない。
【０００５】
本発明は、複数のトランジスタの動作のばらつきを抑制することができる電力増幅装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一側面の電力増幅装置は、半導体基板と、前記半導体基板の上に設けられ、第１方向に配列された複数の第１トランジスタと、前記第１方向と直交又は交差する第２方向において、複数の前記第１トランジスタと離隔して配置され、前記第１方向に配列された複数の第２トランジスタと、複数の前記第１トランジスタのコレクタに電気的に接続されたコレクタ端子と、一端側が前記コレクタ端子に電気的に接続され、他端側が電源電位に電気的に接続された第１インダクタと、複数の前記第２トランジスタのエミッタに電気的に接続され、前記コレクタ端子と前記第２方向に隣り合って設けられたエミッタ端子と、一端側が前記エミッタ端子に電気的に接続され、他端側が基準電位に電気的に接続された第２インダクタと、一端側が複数の前記第１トランジスタのコレクタに電気的に接続され、他端側が複数の前記第２トランジスタのエミッタに電気的に接続されたコンデンサと、を有する。
【０００７】
この構成によれば、コレクタ端子とエミッタ端子とが隣り合って設けられるので、第１インダクタと第２インダクタとが相互に結合して機能する。このため、第１インダクタ及び第２インダクタにおいて、インダクタンス値のばらつきが生じた場合であっても、お互いがインダクタンス値を補完しあって、チョーク機能の役割を果たすことができる。
【発明の効果】
【０００８】
本発明の電力増幅装置によれば、複数のトランジスタの動作のばらつきを抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】図１は、第１実施形態に係る電力増幅装置を示す回路図である。
【図２】図２は、第１実施形態に係る電力増幅装置を示す平面図である。
【図３】図３は、図２のＩＩＩ−ＩＩＩ’断面図である。
【図４】図４は、第１トランジスタの断面図である。
【図５】図５は、第２実施形態に係る電力増幅装置を示す平面図である。
【図６】図６は、第３実施形態に係る電力増幅装置を示す回路図である。
【図７】図７は、第３実施形態に係る電力増幅装置を示す平面図である。
【図８】図８は、第４実施形態に係る電力増幅装置を示す回路図である。
【図９】図９は、第４実施形態に係る電力増幅装置を示す平面図である。
【図１０】図１０は、図９のＸ−Ｘ’断面図である。
【図１１】図１１は、第４実施形態の変形例に係る電力増幅装置を示す回路図である。
【図１２】図１２は、第４実施形態の変形例に係る電力増幅装置を示す平面図である。
【発明を実施するための形態】
【００１０】
以下に、本発明の電力増幅装置の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。各実施の形態は例示であり、異なる実施の形態で示した構成の部分的な置換又は組み合わせが可能であることは言うまでもない。第２実施形態以降では第１実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
【００１１】
（第１実施形態）
図１は、第１実施形態に係る電力増幅装置を示す回路図である。図１に示すように、電力増幅装置１００は、第１トランジスタ群Ｑ１と、第２トランジスタ群Ｑ２と、コンデンサＣ１と、第１給電配線１５と、第２給電配線１６と、第１インダクタＬ１−１、Ｌ１−２と、第２インダクタＬ２−１、Ｌ２−２と、第３インダクタＬ３とを有する。
【００１２】
第１トランジスタ群Ｑ１は、複数の第１トランジスタ１０（１）、１０（２）、…、１０（ｍ−１）、１０（ｍ）を有する。第２トランジスタ群Ｑ２は、複数の第２トランジスタ２０（１）、２０（２）、…、２０（ｎ−１）、２０（ｎ）を有する。以下の説明では、複数の第１トランジスタ１０（１）、１０（２）、…、１０（ｍ−１）、１０（ｍ）を区別して説明する必要がない場合には、単に第１トランジスタ１０と表す。また、複数の第２トランジスタ２０（１）、２０（２）、…、２０（ｎ−１）、２０（ｎ）を区別して説明する必要がない場合には、単に第２トランジスタ２０と表す。
【００１３】
複数の第１トランジスタ１０及び複数の第２トランジスタ２０は、それぞれ、ヘテロ接合バイポーラトランジスタ（ＨＢＴ：Heterojunction  Bipolar  Transistor）である。複数の第１トランジスタ１０は、電気的に並列接続されて第１トランジスタ群Ｑ１を構成する。複数の第２トランジスタ２０は、電気的に並列接続されて第２トランジスタ群Ｑ２を構成する。
【００１４】
複数の第１トランジスタ１０の数ｍ及び複数の第２トランジスタ２０の数ｎは、電力増幅装置１００に要求される性能（例えば、最大出力電圧）に応じて適宜変更できる。複数の第１トランジスタ１０の数ｍと複数の第２トランジスタ２０の数ｎとは、同じでもよいし、異なっていてもよい。
【００１５】
電力増幅装置１００は、複数の第１トランジスタ１０に入力された入力信号Ｐｉｎを増幅して、複数の第２トランジスタ２０から出力信号Ｐｏｕｔを出力する。具体的には、複数の第１トランジスタ１０のコレクタは、共通の第１コレクタ配線１１に接続される。第１コレクタ配線１１の一端側に第１コレクタ端子ＰＣ１−１が接続される。第１インダクタＬ１−１の一端側は、第１コレクタ端子ＰＣ１−１に接続され、第１インダクタＬ１−１の他端側は、第１給電配線１５を介して電源電位Ｖｃｃに電気的に接続される。
【００１６】
第１コレクタ配線１１の他端側に第１コレクタ端子ＰＣ１−２が接続される。第１インダクタＬ１−２の一端側は、第１コレクタ端子ＰＣ１−２に接続され、第１インダクタＬ１−２の他端側は、第２給電配線１６を介して電源電位Ｖｃｃに電気的に接続される。２つの第１コレクタ端子ＰＣ１−１、ＰＣ１−２には、共通の電源電位Ｖｃｃが供給される。これにより、複数の第１トランジスタ１０のコレクタには、第１インダクタＬ１−１、Ｌ１−２及び第１コレクタ端子ＰＣ１−１、ＰＣ１−２を介して電源電位Ｖｃｃが供給される。第１インダクタＬ１−１、Ｌ１−２は、直流を通過させ、交流を遮断し、高周波信号の電源回路への結合を抑制するチョークインダクタである。
【００１７】
複数の第１トランジスタ１０のベースは、それぞれコンデンサＣ１０を介して共通の第１ベース配線１２に接続される。コンデンサＣ１０は、直流成分をカットするための容量素子である。複数の第１トランジスタ１０のベースには、第１ベース配線１２を介して、入力信号Ｐｉｎが供給される。また、複数の第１トランジスタ１０のベースは、抵抗Ｒ１の一端にそれぞれ電気的に接続されている。抵抗Ｒ１の他端は、第１バイアス回路１８に電気的に接続されている。複数の第１トランジスタ１０のベースには、バイアス電流又はバイアス電圧が第１バイアス回路１８から供給されるとともに、入力信号Ｐｉｎとして、例えば、ドライブ段の増幅器からの増幅信号が入力される。
【００１８】
複数の第１トランジスタ１０のエミッタは、共通の第１エミッタ端子ＰＥ１に接続される。第１エミッタ端子ＰＥ１が基準電位に電気的に接続されることで、複数の第１トランジスタ１０のエミッタが基準電位に電気的に接続される。基準電位は、接地電位が例示されるが、本開示はこれに限定されない。複数の第１トランジスタ１０のコレクタ−エミッタ間電流は、２つの第１コレクタ端子ＰＣ１−１、第１コレクタ配線１１、並列接続された複数の第１トランジスタ１０、第１エミッタ端子ＰＥ１で形成される経路を通って流れる。
【００１９】
複数の第２トランジスタ２０は、コンデンサＣ１を介して複数の第１トランジスタ１０と、カスコード接続される。具体的には、複数の第２トランジスタ２０のコレクタは、共通の第２コレクタ端子ＰＣ２に接続される。第２コレクタ端子ＰＣ２には、第３インダクタＬ３を介して電源電位Ｖｃｃが供給される。これにより、複数の第２トランジスタ２０のコレクタに電源電位Ｖｃｃが供給される。なお、複数の第２トランジスタ２０に供給される電源電位Ｖｃｃは、複数の第１トランジスタ１０に供給される電源電位Ｖｃｃと共通であるが、これに限定されず、異なる電源電位であってもよい。
【００２０】
複数の第２トランジスタ２０のベースは、それぞれコンデンサＣ２０を介して共通の第２ベース配線２２に接続される。コンデンサＣ２０は、直流成分をカットするための容量素子である。第２ベース配線２２は、ベース端子ＰＢ２に接続される。複数の第２トランジスタ２０のベースは、第２ベース配線２２及びベース端子ＰＢ２を介して接地される。また、複数の第２トランジスタ２０のベースは、抵抗Ｒ２の一端にそれぞれ電気的に接続されている。抵抗Ｒ２の他端は、第２バイアス回路２８に電気的に接続されている。複数の第２トランジスタ２０のベースには、バイアス電流又はバイアス電圧が第２バイアス回路２８から供給される。
【００２１】
複数の第２トランジスタ２０のエミッタは、共通の第２エミッタ配線２３に接続される。第２エミッタ配線２３の一端側に第２エミッタ端子ＰＥ２−１が接続される。第２エミッタ端子ＰＥ２−１は、第２インダクタＬ２−１を介して接地される。第２エミッタ配線２３の他端側に第２エミッタ端子ＰＥ２−２が接続される。第２エミッタ端子ＰＥ２−２は、第２インダクタＬ２−２を介して接地される。これにより、複数の第２トランジスタ２０のエミッタは、第２エミッタ端子ＰＥ２−１、ＰＥ２−２及び第２インダクタＬ２−１、Ｌ２−２を介して接地される。
【００２２】
複数の第２トランジスタ２０のコレクタ−エミッタ間電流は、第２コレクタ端子ＰＣ２、並列接続された複数の第２トランジスタ２０、第２エミッタ配線２３、２つの第２エミッタ端子ＰＥ２で形成される経路を通って流れる。第２インダクタＬ２−１、Ｌ２−２は、直流を通過させ、交流を遮断する、チョークインダクタである。
【００２３】
コンデンサＣ１の一端側は、第１コレクタ配線１１を介して複数の第１トランジスタ１０のコレクタに電気的に接続される。コンデンサＣ１の他端側は、第２エミッタ配線２３を介して複数の第２トランジスタ２０のエミッタに電気的に接続される。このように、複数の第２トランジスタ２０は、コンデンサＣ１を介して複数の第１トランジスタ１０とカスコード接続される。
【００２４】
電力増幅装置１００の動作について、詳しく説明する。なお、以下では、電源電位Ｖｃｃを３ボルト（以降、「ＤＣ３Ｖ」と表記する場合がある）として説明するが、本開示はこれに限定されない。例えば、エンベロープ対応電源やＤＣ−ＤＣコンバータを使用した昇降圧電源などが接続されてもよい。
【００２５】
コンデンサＣ１の一端は、複数の第１トランジスタ１０のコレクタに電気的に接続され、他端は、複数の第２トランジスタ２０のエミッタに電気的に接続されている。コンデンサＣ１は、複数の第１トランジスタ１０と複数の第２トランジスタ２０との間を、直流に関しては分離し、交流に関しては結合する。
【００２６】
第２インダクタＬ２−１、Ｌ２−２の一端は、複数の第２トランジスタ２０のエミッタに電気的に接続され、他端は、接地されている。第２インダクタＬ２−１、Ｌ２−２は、高周波に関してはインピーダンスが高いので、高周波信号の増幅には影響を与えない。すなわち、第２インダクタＬ２−１、Ｌ２−２は、直流に関して、複数の第２トランジスタ２０のエミッタを接地する。
【００２７】
複数の第１トランジスタ１０に着目する。複数の第１トランジスタ１０のエミッタは、接地されており、コレクタには、第１インダクタＬ１−１、Ｌ１−２を介して電源電位Ｖｃｃ（ここでは、ＤＣ３Ｖ）が供給される。したがって、コレクタにおける高周波信号の振幅は、交流の±３Ｖ（以降、ＡＣ±３Ｖと表記する場合がある）となる。つまり、複数の第１トランジスタ１０のコレクタ電位は３Ｖ±３Ｖ、即ち、０Ｖから＋６Ｖまでの範囲で変動する。
【００２８】
複数の第２トランジスタ２０に着目する。複数の第２トランジスタ２０のエミッタは、直流に関しては、接地されているのでＤＣ０Ｖとなり、交流に関しては、複数の第１トランジスタ１０のコレクタと結合（接続）されているのでＡＣ±３Ｖとなる。したがって、複数の第２トランジスタ２０のエミッタ電圧は、０Ｖ±３Ｖ、即ち、−３Ｖから＋３Ｖまでの範囲で変動する。
【００２９】
複数の第２トランジスタ２０のコレクタは、直流に関しては、電源電位Ｖｃｃが供給されるのでＤＣ３Ｖとなり、交流に関しては、複数の第２トランジスタ２０のエミッタの変動範囲と合わせてＡＣ±６Ｖとなる。したがって、出力信号Ｐｏｕｔの振幅は、ＡＣ±６Ｖとなる。つまり、複数の第２トランジスタ２０のコレクタ電位は、３Ｖ±６Ｖ、即ち、−３Ｖから＋９Ｖまでの範囲で変動する。
【００３０】
すなわち、複数の第２トランジスタ２０のコレクタの信号振幅は、１２Ｖ（−３Ｖから＋９Ｖまで）であり、複数の第１トランジスタ１０のコレクタの信号振幅である６Ｖ（０Ｖから＋６Ｖまで）の２倍となる。
【００３１】
このように、電力増幅装置１００は、複数の第１トランジスタ１０と複数の第２トランジスタ２０とがコンデンサＣ１を介して接続された、カスコード構成である。これにより、電力増幅装置１００は、出力信号Ｐｏｕｔの振幅（例えば、−３Ｖから＋９Ｖまでの１２Ｖ）を、シングル構成の電力増幅器の出力信号の振幅（例えば、０Ｖから＋６までの６Ｖ）と比べて約２倍にすることができる。すなわち、電力増幅装置１００は、昇圧回路によって電源電位を高くすることなく、出力信号Ｐｏｕｔの振幅を増大させることができる。
【００３２】
ここで、信号の出力電力をＰ、コレクタ電圧をＶ、負荷インピーダンスをＲとすると、Ｐ＝Ｖ２／Ｒの関係が成り立つ。負荷インピーダンスＲを一定とした場合、コレクタ電圧Ｖが２倍になると出力電力Ｐが４倍になる。したがって、電力増幅装置１００は、シングル構成の電力増幅器と比べて、電源電位を高くすることなく、出力信号Ｐｏｕｔの振幅を増大させることによって、出力電力を増大させることができる。
【００３３】
なお、出力電力Ｐを一定とした場合、コレクタ電圧Ｖが２倍になると負荷インピーダンスＲが４倍となる。一般に、負荷インピーダンスが高くなると、整合回路において負荷回路のインピーダンスと整合させる際の変換比率であるインピーダンス変換比率が下がる。これにより、整合回路における通過損失及び反射損失が低減され、電力付加効率（Power  Added  Efficiency：ＰＡＥ）が改善する。したがって、本実施形態においても、出力信号Ｐｏｕｔの振幅が増大することにより、負荷インピーダンスが高くなるので、整合回路におけるインピーダンス変換比率が下がる。これにより、電力増幅装置１００は、シングル構成の電力増幅器と比べて、整合回路における出力信号Ｐｏｕｔの損失を抑制し、電力付加効率を向上させる。このように、電力増幅装置１００は、電力付加効率を向上させることもできる。
【００３４】
次に、電力増幅装置１００の平面構成について説明する。図２は、第１実施形態に係る電力増幅装置を示す平面図である。図２に示すように、電力増幅装置１００は、さらに半導体基板１を有する。複数の第１トランジスタ１０及び複数の第２トランジスタ２０は、半導体基板１の上に設けられる。
【００３５】
以下の説明において、半導体基板１の表面に平行な面内の一方向を第１方向Ｄｘとする。また、半導体基板１の表面に平行な面内において第１方向Ｄｘと直交する方向を第２方向Ｄｙとする。また、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向を第３方向Ｄｚとする。第３方向Ｄｚは、半導体基板１に垂直な方向である。なお、これに限定されず、第２方向Ｄｙは第１方向Ｄｘに対して９０°以外の角度で交差してもよい。第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙに対して９０°以外の角度で交差してもよい。本明細書において、平面視とは、第３方向Ｄｚから見たときの位置関係を示す。
【００３６】
複数の第１トランジスタ１０は、第１方向Ｄｘに配列される。複数の第２トランジスタ２０は、複数の第１トランジスタ１０と第２方向Ｄｙに離隔して設けられ、第１方向Ｄｘに配列される。第１コレクタ端子ＰＣ１−１、ＰＣ１−２、第２エミッタ端子ＰＥ２−１、ＰＥ２−２、ベース端子ＰＢ２−１、ＰＢ２−２及びコンデンサＣ１は、第２方向Ｄｙに隣り合う複数の第１トランジスタ１０と複数の第２トランジスタ２０との間に配置される。
【００３７】
第１コレクタ端子ＰＣ１−１、ＰＣ１−２、第２エミッタ端子ＰＥ２−１、ＰＥ２−２、ベース端子ＰＢ２−１、ＰＢ２−２及びコンデンサＣ１は、それぞれ２つずつ設けられる。ただし、コンデンサＣ１は、１つであってもよく、ベース端子ＰＢ２−１、ＰＢ２−２は、いずれか一方のみ設けられていてもよい。
【００３８】
第１コレクタ端子ＰＣ１−１は、複数の第１トランジスタ１０のうち、第１方向Ｄｘの一端側に配置された第１トランジスタ１０（１）の近傍に配置される。第１コレクタ端子ＰＣ１−１は、第１コレクタ配線１１の一端１１ｅ１側に接続されて、複数の第１トランジスタ１０のコレクタに電気的に接続される。なお、ここで呼ぶ近傍とは、複数本の配線又は１つトランジスタが置かれるスペースや隣接した箇所も含まれる。より具体的には、近傍とは、第１トランジスタ１０（１）と第２方向Ｄｙに隣接する領域を含む。
【００３９】
第１コレクタ端子ＰＣ１−２は、複数の第１トランジスタ１０のうち、第１方向Ｄｘの他端側に配置された第１トランジスタ１０（２４）の近傍に配置される。第１コレクタ端子ＰＣ１−２は、第１コレクタ配線１１の他端１１ｅ２側に接続されて、複数の第１トランジスタ１０のコレクタに電気的に接続される。
【００４０】
本実施形態では、２つの第１コレクタ端子ＰＣ１−１、ＰＣ１−２が、第１方向Ｄｘに配列された複数の第１トランジスタ１０の両端に設けられる。このため、第１コレクタ端子ＰＣ１−１、ＰＣ１−２のうち一方のみが設けられた構成に比べて、第１コレクタ端子ＰＣ１−１、ＰＣ１−２と複数の第１トランジスタ１０との間の距離の差を小さくすることができる。例えば、第１コレクタ端子ＰＣ１−１、ＰＣ１−２と最も近い第１トランジスタ１０（１）、１０（２４）と、第１コレクタ端子ＰＣ１−１、ＰＣ１−２から最も離れた第１トランジスタ１０（１２）、１０（１３）とで、第１コレクタ端子ＰＣ１−１、ＰＣ１−２までの距離の差を小さくすることができる。
【００４１】
これに対して、仮に第１コレクタ端子ＰＣ１−１のみが設けられた場合には、第１コレクタ端子ＰＣ１−１と最も近い第１トランジスタ１０（１）と、最も離れた第１トランジスタ１０（２４）とで、第１コレクタ端子ＰＣ１−１までの距離の差が大きくなる。本実施形態では、第１コレクタ端子ＰＣ１−１のみを設けた場合に比べて、第１コレクタ端子ＰＣ１−１、ＰＣ１−２と、最も離れた第１トランジスタ１０（１２）、１０（１３）との距離を、１／２程度に小さくできる。これにより、第１コレクタ端子ＰＣ１−１、ＰＣ１−２から複数の第１トランジスタ１０のそれぞれに供給される電源電位Ｖｃｃの位相のばらつきや、第１コレクタ配線１１の抵抗成分による電位のばらつきが抑制される。
【００４２】
第１ベース配線１２は、複数の第１トランジスタ１０と半導体基板１の端部との間に配置される。つまり、第２方向Ｄｙにおいて、第１ベース配線１２と、第１コレクタ端子ＰＣ１−１、ＰＣ１−２との間に複数の第１トランジスタ１０が設けられる。第１ベース配線１２の入力部１２ａに、入力信号Ｐｉｎが供給される。
【００４３】
第１エミッタ端子ＰＥ１−１、ＰＥ１−２は、それぞれ平面視で、第１方向Ｄｘに延在する矩形状である。第１エミッタ端子ＰＥ１−１と、第１エミッタ端子ＰＥ１−２とは、第１方向Ｄｘに隣り合って配置される。第１エミッタ端子ＰＥ１−１、ＰＥ１−２は、平面視で、複数の第１トランジスタ１０と重なって設けられ、複数の第１トランジスタ１０のエミッタと接続される。より具体的には、第１エミッタ端子ＰＥ１−１は、複数の第１トランジスタ１０（１）から第１トランジスタ１０（１２）と重なって設けられる。第１エミッタ端子ＰＥ１−２は、複数の第１トランジスタ１０（１３）から第１トランジスタ１０（２４）と重なって設けられる。
【００４４】
ただし、第１エミッタ端子ＰＥ１−１、ＰＥ１−２は、複数設けられる構成に限定されず、１つの第１エミッタ端子ＰＥ１が、複数の第１トランジスタ１０（１）から第１トランジスタ１０（２４）と重なって設けられていてもよい。また、第１エミッタ端子ＰＥ１は、３つ以上配置されていてもよい。
【００４５】
コンデンサＣ１は、第１電極３１と第２電極３２とが対向して設けられた平行平板型コンデンサである。第１電極３１と第２電極３２との間には、誘電体層として、例えば層間絶縁膜５６（図３、４参照）が設けられ、第１電極３１と第２電極３２との間に容量が形成される。
【００４６】
２つのコンデンサＣ１は、第１方向Ｄｘに離隔して配置される。コンデンサＣ１の第１電極３１又は第２電極３２の一方が、第１コレクタ配線１１を介して、複数の第１トランジスタ１０のコレクタに電気的に接続される。第１電極３１又は第２電極３２の他方が、第２エミッタ配線２３を介して複数の第２トランジスタ２０のエミッタに電気的に接続される。
【００４７】
コンデンサＣ１は、第１方向Ｄｘにおいて、第１コレクタ端子ＰＣ１−１、ＰＣ１−２と隣り合って配置される。より具体的には、コンデンサＣ１は、第１方向Ｄｘにおいて、第１コレクタ端子ＰＣ１−１と第１コレクタ端子ＰＣ１−２との間、第２エミッタ端子ＰＥ２−１と第２エミッタ端子ＰＥ２−２との間、及び、ベース端子ＰＢ２−１とベース端子ＰＢ２−２との間に配置される。
【００４８】
つまり、第２方向Ｄｙにおいて、コンデンサＣ１と複数の第１トランジスタ１０との間、及び、コンデンサＣ１と複数の第２トランジスタ２０との間には、各端子（第１コレクタ端子ＰＣ１−１、ＰＣ１−２、第２エミッタ端子ＰＥ２−１、ＰＥ２−２及びベース端子ＰＢ２−１、ＰＢ２−２）が設けられていない。これにより、半導体基板１に設けられた各種配線の干渉を抑制することができる。したがって、複数の第１トランジスタ１０及び複数の第２トランジスタ２０に接続された各端子及びコンデンサＣ１を、同一の半導体基板１上に効率よく配置することができる。これにより、コンデンサＣ１を介してカスコード接続された複数の第１トランジスタ１０及び複数の第２トランジスタ２０が同一の半導体基板１上に構成される。
【００４９】
第２コレクタ端子ＰＣ２−１、ＰＣ２−２は、複数の第２トランジスタ２０と半導体基板１の端部との間に配置される。つまり、第２方向Ｄｙにおいて、第２エミッタ端子ＰＥ２−１、ＰＥ２−２及びベース端子ＰＢ２−１、ＰＢ２−２と、第２コレクタ端子ＰＣ２−１、ＰＣ２−２との間に複数の第２トランジスタ２０が設けられる。第２コレクタ端子ＰＣ２−１、ＰＣ２−２は、第２コレクタ配線２１に接続される。
【００５０】
第２コレクタ端子ＰＣ２−１、ＰＣ２−２は、それぞれ第１方向Ｄｘに延在する矩形状である。第２コレクタ端子ＰＣ２−１と第２コレクタ端子ＰＣ２−２とは、第１方向Ｄｘに隣り合って配置される。第２コレクタ端子ＰＣ２−１は、複数の第２トランジスタ２０（１）から第２トランジスタ２０（１２）と、第２方向Ｄｙに隣り合う。第２コレクタ端子ＰＣ２−２は、複数の第２トランジスタ２０（１３）から第２トランジスタ２０（２４）と、第２方向Ｄｙに隣り合う。
【００５１】
ただし、第２コレクタ端子ＰＣ２−１、ＰＣ２−２は、複数設けられる構成に限定されず、１つの第２コレクタ端子ＰＣ２が、複数の第２トランジスタ２０（１）から第２トランジスタ２０（２４）と隣り合って設けられていてもよい。
【００５２】
ベース端子ＰＢ２−１は、第１方向Ｄｘにおいて、第１コレクタ端子ＰＣ１−１とコンデンサＣ１との間に配置される。ベース端子ＰＢ２−２は、第１方向Ｄｘにおいて、第１コレクタ端子ＰＣ１−２とコンデンサＣ１との間に配置される。言い換えると、２つのベース端子ＰＢ２−１、ＰＢ２−２の間に、コンデンサＣ１が設けられる。ベース端子ＰＢ２−１、ＰＢ２−２は、第２ベース配線２２に接続されて、複数の第２トランジスタ２０のベースに電気的に接続される。なお、ベース端子ＰＢ２−１、ＰＢ２−２は、接地されるので、第１エミッタ端子ＰＥ１−１、ＰＥ１−２と電気的に接続されていてもよい。
【００５３】
第２エミッタ端子ＰＥ２−１、ＰＥ２−２は、それぞれ、第１コレクタ端子ＰＣ１−１、ＰＣ１−２と第２方向Ｄｙに隣り合って配置される。第２方向Ｄｙにおいて、複数の第１トランジスタ１０、第１コレクタ端子ＰＣ１−１、ＰＣ１−２、第２エミッタ端子ＰＥ２−１、ＰＥ２−２、複数の第２トランジスタ２０の順に配置される。
【００５４】
上述したように、第１コレクタ端子ＰＣ１−１、ＰＣ１−２には、第１インダクタＬ１−１、Ｌ１−２が接続される。また、第２エミッタ端子ＰＥ２−１、ＰＥ２−２には、第２インダクタＬ２−１、Ｌ２−２が接続される。第１コレクタ端子ＰＣ１−１、ＰＣ１−２と、第２エミッタ端子ＰＥ２−１、ＰＥ２−２とが近接して設けられているので、第１インダクタＬ１−１、Ｌ１−２と、第２インダクタＬ２−１、Ｌ２−２との間に形成される相互インダクタンスを向上させることができる。これにより、電力増幅装置１００は、最大出力電力の増大を図ることができる。
【００５５】
また、第１インダクタＬ１−１、Ｌ１−２と、第２インダクタＬ２−１、Ｌ２−２とで、インダクタンス値のばらつきが生じた場合であっても、第１インダクタＬ１−１、Ｌ１−２と、第２インダクタＬ２−１、Ｌ２−２とが結合して機能する。このため、お互いがインダクタンス値を補完しあって、チョーク機能の役割を果たすことができる。
【００５６】
第２エミッタ端子ＰＥ２−１は、複数の第２トランジスタ２０のうち、第１方向Ｄｘの一端側に配置された第２トランジスタ２０（１）の近傍に配置される。第２エミッタ端子ＰＥ２−１は、第２エミッタ配線２３の一端２３ｅ１側に接続されて、複数の第２トランジスタ２０のエミッタに電気的に接続される。
【００５７】
第２エミッタ端子ＰＥ２−２は、複数の第２トランジスタ２０のうち、第１方向Ｄｘの他端側に配置された第２トランジスタ２０（２４）の近傍に配置される。第２エミッタ端子ＰＥ２−２は、第２エミッタ配線２３の他端２３ｅ２側に接続されて、複数の第２トランジスタ２０のエミッタに電気的に接続される。
【００５８】
２つの第２エミッタ端子ＰＥ２−１、ＰＥ２−２が、第１方向Ｄｘに配列された複数の第２トランジスタ２０の両端に設けられる。これにより、上述した２つの第１コレクタ端子ＰＣ１−１、ＰＣ１−２と同様に、第２エミッタ端子ＰＥ２−１、ＰＥ２−２と、複数の第２トランジスタ２０との間の距離の差を小さくすることができる。これにより、複数の第２トランジスタ２０に供給される信号（例えば、コレクタ−エミッタ間電流）の位相のばらつきや、第２エミッタ配線２３の抵抗成分による電流値のばらつきが抑制される。
【００５９】
なお、第２エミッタ配線２３は、第２ベース配線２２と異なる層に設けられ、平面視で第２ベース配線２２と重なって設けられる。第１コレクタ配線１１、第１ベース配線１２、第２コレクタ配線２１、第２ベース配線２２及び第２エミッタ配線２３は、それぞれ、半導体基板１上に設けられた１層又は複数層の配線を利用して形成することができる。第１コレクタ端子ＰＣ１−１、ＰＣ１−２、第２エミッタ端子ＰＥ２−１、ＰＥ２−２等の各端子は、半導体基板１の最上層に設けられ、半導体基板１の表面に露出する。また、図２に示す各端子及びコンデンサＣ１は、平面視で、それぞれ矩形状又は四角形状であるが、これに限定されない。各端子及びコンデンサＣ１は、平面視で、多角形状、円形状等、他の形状であってもよい。
【００６０】
次に、電力増幅装置１００の断面構成について説明する。図３は、図２のＩＩＩ−ＩＩＩ’断面図である。図４は、第１トランジスタの断面図である。なお、図３では、複数の第１トランジスタ１０のうち一部の第１トランジスタ１０の断面構成を示す。図３及び図４では、第１トランジスタ１０の断面構成を示しているが、第２トランジスタ２０も同様の断面構成を有する。すなわち、図３及び図４での、第１トランジスタ１０についての説明は、第２トランジスタ２０にも適用できる。
【００６１】
図３に示すように、第１トランジスタ群Ｑ１を構成する複数の第１トランジスタ１０は、半導体基板１上に設けられる。半導体基板１は、例えば、半絶縁性のガリウムヒ素（ＧａＡｓ）で構成される。第１トランジスタ群Ｑ１の端部において、半導体基板１及びサブコレクタ層２には、アイソレーション領域５０が設けられる。アイソレーション領域５０は、イオン注入により半導体基板１及びサブコレクタ層２の一部が絶縁化された領域である。アイソレーション領域５０により、第１トランジスタ群Ｑ１と第２トランジスタ群Ｑ２とが電気的に離隔される。
【００６２】
図３及び図４に示すように、第１トランジスタ１０は、サブコレクタ層２、コレクタ層３、ベース層４，エミッタ層５、第１コンタクト層６、各種電極及び配線を含む。サブコレクタ層２、コレクタ層３、ベース層４、エミッタ層５、第１コンタクト層６は、この順で、半導体基板１上に積層される。
【００６３】
サブコレクタ層２は、半導体基板１上に設けられる。コレクタ層３は、サブコレクタ層２の上に設けられている。サブコレクタ層２は、コレクタ層３とともに第１トランジスタ１０のコレクタとして機能する。サブコレクタ層２及びコレクタ層３は、例えばＧａＡｓを主成分とするｎ型半導体である。
【００６４】
ベース層４は、コレクタ層３上に設けられる。ベース層４は、例えばＧａＡｓを主成分とするｐ型半導体である。
【００６５】
エミッタ層５は、ベース層４上に設けられる。エミッタ層５は、例えばＩｎＧａＰを主成分とするｎ型半導体である。
【００６６】
第１コンタクト層６は、エミッタ層５上に設けられる。第１コンタクト層６は、例えばＧａＡｓを主成分とするｎ型半導体である。
【００６７】
２つのコレクタ電極７は、サブコレクタ層２上に設けられ、コレクタ層３を第１方向Ｄｘに挟んで設けられる。コレクタ電極７は、隣り合う第１トランジスタ１０で共用される。つまり、隣り合う第１トランジスタ１０の間で１つのコレクタ電極７が設けられ、１つのコレクタ電極７は、隣り合う第１トランジスタ１０のそれぞれに電気的に接続される。
【００６８】
図４に示すように、２つのベース電極８は、ベース層４上に設けられる。平面視で、２つのベース電極８の間に第１コンタクト層６が設けられる。エミッタ電極９は、第１コンタクト層６上に設けられる。
【００６９】
保護膜５５は、サブコレクタ層２、コレクタ層３、ベース層４、エミッタ層５、第１コンタクト層６及び各種電極を覆って設けられる。第１配線５１ａ、５１ｂは、保護膜５５上に設けられる。第１配線５１ａは、保護膜５５に設けられた貫通孔を介してコレクタ電極７と接続される。第１配線５１ｂは、保護膜５５に設けられた貫通孔を介してエミッタ電極９と接続される。
【００７０】
層間絶縁膜５６は、第１配線５１ａ、５１ｂを覆って保護膜５５上に設けられる。第２配線５２は、層間絶縁膜５６上に設けられる。第２配線５２は、層間絶縁膜５６に設けられた貫通孔を介して第１配線５１ｂと接続される。これにより、第２配線５２は、第１配線５１ｂを介してエミッタ電極９と電気的に接続される。
【００７１】
保護膜５５及び層間絶縁膜５６は、例えばＳｉＮである。第１配線５１ａ、５１ｂ及び第２配線５２は、例えばＡｕである。
【００７２】
第１エミッタ端子ＰＥ１は、下部金属層５８を介して第２配線５２の上に設けられる。図３に示すように、層間絶縁膜５６の上に保護膜５９が設けられる。保護膜５９は、第２配線５２の周縁を覆っている。第１エミッタ端子ＰＥ１は、保護膜５９に設けられた開口５９ａと重なる位置に設けられる。第２配線５２及び第１エミッタ端子ＰＥ１は、複数の第１トランジスタ１０に跨がって設けられ、複数のエミッタ電極９と電気的に接続される。第１エミッタ端子ＰＥ１は、例えば、Ｃｕピラーバンプであり、電界メッキ法により形成される。ただし、第１エミッタ端子ＰＥ１は、例えば、ハンダバンプやスタッドバンプでもよく、Ａｕ等の他の金属材料により構成されてもよい。下部金属層５８は、例えば、Ｔｉ／Ｃｕであり、第１エミッタ端子ＰＥ１を形成する際のメッキ種電極である。
【００７３】
なお、図２に示すように、第２エミッタ端子ＰＥ２−１、ＰＥ２−２は、第２トランジスタ２０と重ならない領域に設けられているので、第２トランジスタ２０の断面構成において、第２トランジスタ２０の第２配線５２を覆って保護膜５９が設けられる。
【００７４】
なお、図３及び図４に示した断面構成及び各材料は、あくまで一例であり適宜変更することができる。なお、図２に示した第１コレクタ配線１１、第１ベース配線１２、第２コレクタ配線２１、第２ベース配線２２及び第２エミッタ配線２３等の各種配線、コンデンサＣ１を構成する第１電極３１及び第２電極３２は、例えば、第１配線５１ａ、５１ｂ及び第２配線５２と同層の配線又は電極で形成されてもよい。又は、各種配線及び電極は、第１配線５１ａ、５１ｂ及び第２配線５２と別の層で形成されていてもよい。
【００７５】
（第２実施形態）
図５は、第２実施形態に係る電力増幅装置を示す平面図である。なお、以下の説明では、上述した実施形態と同じ構成要素には、同じ参照符号を付して、説明を省略する。第２実施形態では、上記第１実施形態とは異なり、第１コレクタ端子ＰＣ１−１、ＰＣ１−２が、複数の第１トランジスタ１０の第１方向Ｄｘの両端から中央部に寄せた位置に設けられた構成について説明する。また、第２実施形態では、第２エミッタ端子ＰＥ２−１、ＰＥ２−２も同様に、複数の第２トランジスタ２０の第１方向Ｄｘの両端から中央部に寄せた位置に設けられた構成について説明する。
【００７６】
図５に示すように、電力増幅装置１００Ａにおいて、一方の第１コレクタ端子ＰＣ１−１は、複数の第１トランジスタ１０のうち、例えば、第１トランジスタ１０（８）の近傍に設けられる。第１トランジスタ１０（８）は、第１方向Ｄｘの一端側に配置された第１トランジスタ１０（１）と、第１方向Ｄｘの中央部に配置された第１トランジスタ１０（１２）との間に配置される。また、複数の第１トランジスタ１０のうち、第１方向Ｄｘの一端側に配置された第１トランジスタ１０（１）と、第１コレクタ端子ＰＣ１−１との距離は、第１方向Ｄｘの中央部に配置された第１トランジスタ１０（１２）と、第１コレクタ端子ＰＣ１−１との距離よりも大きい。
【００７７】
他方の第１コレクタ端子ＰＣ１−２は、複数の第１トランジスタ１０のうち、例えば、第１トランジスタ１０（１７）の近傍に設けられる。第１トランジスタ１０（１７）は、第１方向Ｄｘの他端側に配置された第１トランジスタ１０（２４）と、第１方向Ｄｘの中央部に配置された第１トランジスタ１０（１３）との間に配置される。また、複数の第１トランジスタ１０のうち、第１方向Ｄｘの他端側に配置された第１トランジスタ１０（２４）と、第１コレクタ端子ＰＣ１−２との距離は、第１方向Ｄｘの中央部に配置された第１トランジスタ１０（１３）と、第１コレクタ端子ＰＣ１−２との距離よりも大きい。
【００７８】
第２実施形態では、第１実施形態に比べて、第１コレクタ端子ＰＣ１−１、ＰＣ１−２から最も離れた第１トランジスタ１０（１）、１０（２４）と、第１コレクタ端子ＰＣ１−１、ＰＣ１−２との距離が小さくなる。言い換えると、第１コレクタ端子ＰＣ１−１、ＰＣ１−２と最も近い第１トランジスタ１０（８）、１０（１７）と、第１コレクタ端子ＰＣ１−１、ＰＣ１−２から最も離れた第１トランジスタ１０（１）、１０（２４）とで、第１コレクタ端子ＰＣ１−１、ＰＣ１−２までの距離の差を小さくすることができる。
【００７９】
第２エミッタ端子ＰＥ２−１は、複数の第２トランジスタ２０のうち、例えば、第２トランジスタ２０（８）の近傍に設けられる。第２トランジスタ２０（８）は、第１方向Ｄｘの一端側に配置された第２トランジスタ２０（１）と、第１方向Ｄｘの中央部に配置された第２トランジスタ２０（１２）との間に配置される。また、複数の第２トランジスタ２０のうち、第１方向Ｄｘの一端側に配置された第２トランジスタ２０（１）と、第２エミッタ端子ＰＥ２−１との距離は、第１方向Ｄｘの中央部に配置された第２トランジスタ２０（１２）と、第２エミッタ端子ＰＥ２−１との距離よりも大きい。
【００８０】
他方の第２エミッタ端子ＰＥ２−２は、複数の第２トランジスタ２０のうち、例えば、第２トランジスタ２０（１７）の近傍に設けられる。第２トランジスタ２０（１７）は、第１方向Ｄｘの他端側に配置された第２トランジスタ２０（２４）と、第１方向Ｄｘの中央部に配置された第２トランジスタ２０（１３）との間に配置される。また、複数の第２トランジスタ２０のうち、第１方向Ｄｘの他端側に配置された第２トランジスタ２０（２４）と、第２エミッタ端子ＰＥ２−２との距離は、第１方向Ｄｘの中央部に配置された第２トランジスタ２０（１３）と、第２エミッタ端子ＰＥ２−２との距離よりも大きい。
【００８１】
第２エミッタ端子ＰＥ２−１、ＰＥ２−２においても、第１コレクタ端子ＰＣ１−１、ＰＣ１−２と同様に、第１実施形態に比べて、第２エミッタ端子ＰＥ２−１、ＰＥ２−２から最も離れた第２トランジスタ２０（１）、２０（２４）と、第２エミッタ端子ＰＥ２−１、ＰＥ２−２との距離が小さくなる。言い換えると、第２エミッタ端子ＰＥ２−１、ＰＥ２−２と最も近い第２トランジスタ２０（８）、２０（１７）と、第２エミッタ端子ＰＥ２−１、ＰＥ２−２から最も離れた第２トランジスタ２０（１）、２０（２４）とで、第２エミッタ端子ＰＥ２−１、ＰＥ２−２までの距離の差を小さくすることができる。
【００８２】
また、電力増幅装置１００Ａは、３つのコンデンサＣ１を有する。３つのコンデンサＣ１は、第１方向Ｄｘに配列される。３つのコンデンサＣ１は、複数の第１トランジスタ１０のうち、第１方向Ｄｘの一端側に配置された第１トランジスタ１０（１）の近傍、第１方向Ｄｘの中央部に配置された第１トランジスタ１０（１２）、１０（１３）の近傍、及び、第１方向Ｄｘの他端側に配置された第１トランジスタ１０（２４）の近傍に、それぞれ配置される。
【００８３】
第３方向Ｄｚからの平面視で、第１方向Ｄｘの両端に位置する２つのコンデンサＣ１の間に複数の第１コレクタ端子ＰＣ１−１、ＰＣ１―２が設けられる。より具体的には、第１方向Ｄｘにおいて、コンデンサＣ１、ベース端子ＰＢ２−１、第１コレクタ端子ＰＣ１−１及び第２エミッタ端子ＰＥ２−１、コンデンサＣ１、第１コレクタ端子ＰＣ１−２及び第２エミッタ端子ＰＥ２−２、ベース端子ＰＢ２−２、コンデンサＣ１の順に配列される。
【００８４】
このような構成により、第１コレクタ端子ＰＣ１−１、ＰＣ１−２及び第２エミッタ端子ＰＥ２−１、ＰＥ２−２を、第１方向Ｄｘの両端から中央部に寄せて配置した場合であっても、コンデンサＣ１の容量を確保することができる。したがって、複数の第１トランジスタ１０と、複数の第２トランジスタ２０とが、複数のコンデンサＣ１を介してカスコード接続される。
【００８５】
なお、図５に示す各端子及びコンデンサＣ１の配置は適宜変更することができる。例えば、コンデンサＣ１は、１つ又は２つであってもよい。また、第１方向Ｄｘにおいて、第１コレクタ端子ＰＣ１−１、ＰＣ１−２及び第２エミッタ端子ＰＥ２−１、ＰＥ２−２と、ベース端子ＰＢ２−１、ＰＢ２−２との位置をそれぞれ入れ換えた構成であってもよい。すなわち、２つのベース端子ＰＢ２−１、ＰＢ２−２間に、第１コレクタ端子ＰＣ１−１、ＰＣ１−２及び第２エミッタ端子ＰＥ２−１、ＰＥ２−２が設けられた構成に限定されず、２つの第１コレクタ端子ＰＣ１−１、ＰＣ１−２間及び２つの第２エミッタ端子ＰＥ２−１、ＰＥ２−２間に、ベース端子ＰＢ２−１、ＰＢ２−２が設けられていてもよい。
【００８６】
（第３実施形態）
図６は、第３実施形態に係る電力増幅装置を示す回路図である。図７は、第３実施形態に係る電力増幅装置を示す平面図である。第３実施形態では、上記第１実施形態及び第２実施形態とは異なり、第１コレクタ端子ＰＣ１及び第２エミッタ端子ＰＥ２が、それぞれ１つずつ設けられた構成について説明する。
【００８７】
図６に示すように、第３実施形態の電力増幅装置１００Ｂにおいて、第１コレクタ端子ＰＣ１は、第１コレクタ配線１１の中央部に電気的に接続される。第１コレクタ端子ＰＣ１には、第１インダクタＬ１、第１給電配線１５を介して電源電位Ｖｃｃが供給される。これにより、複数の第１トランジスタ１０のコレクタに電源電位Ｖｃｃが供給される。
【００８８】
第２エミッタ端子ＰＥ２は、第２エミッタ配線２３の中央部に接続される。複数の第２トランジスタ２０のエミッタは、第２エミッタ端子ＰＥ２及び第２インダクタＬ２を介して接地される。
【００８９】
本実施形態においても、カスコード接続された複数の第１トランジスタ１０及び複数の第２トランジスタ２０は、上述した第１実施形態と同様に動作する。すなわち、複数の第１トランジスタ１０のコレクタ−エミッタ間電流は、１つの第１コレクタ端子ＰＣ１、第１コレクタ配線１１、並列接続された複数の第１トランジスタ１０、第１エミッタ端子ＰＥ１で形成される経路を通って流れる。また、複数の第２トランジスタ２０のコレクタ−エミッタ間電流は、第２コレクタ端子ＰＣ２、並列接続された複数の第２トランジスタ２０、第２エミッタ配線２３、１つの第２エミッタ端子ＰＥ２で形成される経路を通って流れる。
【００９０】
図７に示すように、第１コレクタ端子ＰＣ１と第２エミッタ端子ＰＥ２とは、第２方向Ｄｙに隣り合って配置される。第１コレクタ端子ＰＣ１は、複数の第１トランジスタ１０のうち、第１方向Ｄｘの中央部に配置された第１トランジスタ１０（１２）、１０（１３）の近傍に設けられる。
【００９１】
第３実施形態においても、複数の第１トランジスタ１０の一端側にのみ第１コレクタ端子ＰＣ１が設けられた構成に比べて、第１コレクタ端子ＰＣ１と複数の第１トランジスタ１０との間の距離の差を小さくすることができる。つまり、第１コレクタ端子ＰＣ１と最も近い第１トランジスタ１０（１２）、１０（１３）と、第１コレクタ端子ＰＣ１から最も離れた第１トランジスタ１０（１）、１０（２４）とで、第１コレクタ端子ＰＣ１までの距離の差を小さくすることができる。例えば、第１コレクタ端子ＰＣ１と、最も離れた第１トランジスタ１０（１）、１０（２４）との距離は、それぞれ、第１実施形態（図２参照）に示す第１コレクタ端子ＰＣ１−１と第１トランジスタ１０（１２）との距離、及び第１コレクタ端子ＰＣ１−２と第１トランジスタ１０（１３）と同程度である。
【００９２】
また、第２エミッタ端子ＰＥ２は、複数の第２トランジスタ２０のうち、第１方向Ｄｘの中央部に配置された第２トランジスタ２０（１２）、２０（１３）の近傍に設けられる。これにより、上述した１つの第１コレクタ端子ＰＣ１と同様に、第２エミッタ端子ＰＥ２と、複数の第２トランジスタ２０との間の距離の差を小さくすることができる。
【００９３】
また、電力増幅装置１００Ｂは、２つのコンデンサＣ１を有する。２つのコンデンサＣ１は、複数の第１トランジスタ１０のうち、第１方向Ｄｘの一端側に配置された第１トランジスタ１０（１）の近傍、及び、第１方向Ｄｘの他端側に配置された第１トランジスタ１０（２４）の近傍に、それぞれ配置される。
【００９４】
第３方向Ｄｚからの平面視で、複数のコンデンサＣ１の間に１つの第１コレクタ端子ＰＣ１、１つの第２エミッタ端子ＰＥ２及び２つのベース端子ＰＢ２−１、ＰＢ２−２が設けられる。より具体的には、第１方向Ｄｘにおいて、コンデンサＣ１、ベース端子ＰＢ２−１、第１コレクタ端子ＰＣ１及び第２エミッタ端子ＰＥ２、ベース端子ＰＢ２−２、コンデンサＣ１の順に配列される。
【００９５】
本実施形態では、第１実施形態及び第２実施形態に比べて、半導体基板１に設けられる端子の数を少なくすることができる。このため、電力増幅装置１００Ｂは、半導体基板１の平面視での面積の増大を抑制することができる。また、電力増幅装置１００Ｂは、半導体基板１に設けられる複数の端子、各種配線、及びコンデンサＣ１の配置の自由度を向上させることができる。
【００９６】
（第４実施形態）
図８は、第４実施形態に係る電力増幅装置を示す回路図である。図９は、第４実施形態に係る電力増幅装置を示す平面図である。図１０は、図９のＸ−Ｘ’断面図である。第４実施形態では、上記第１実施形態から第３実施形態とは異なり、複数の第２トランジスタ２０の上に第２エミッタ端子ＰＥ２が設けられた構成について説明する。
【００９７】
図８に示すように、第４実施形態の電力増幅装置１００Ｃにおいて、複数の第２トランジスタ２０のエミッタは、共通の第２エミッタ端子ＰＥ２に接続される。第２エミッタ端子ＰＥ２の一端側は、第２インダクタＬ２−１を介して接地される。第２エミッタ端子ＰＥ２の他端側は、第２インダクタＬ２−２を介して接地される。複数の第２トランジスタ２０のコレクタ−エミッタ間電流は、第２コレクタ端子ＰＣ２、並列接続された複数の第２トランジスタ２０、第２エミッタ端子ＰＥ２で形成される経路を通って流れる。
【００９８】
図９に示すように、第２エミッタ端子ＰＥ２は、２つの第２エミッタ端子ＰＥ２−１、ＰＥ２−２で構成される。第２エミッタ端子ＰＥ２−１、ＰＥ２−２は、それぞれ、平面視で、第１方向Ｄｘに延在する矩形状である。第２エミッタ端子ＰＥ２−１と、第２エミッタ端子ＰＥ２−２とは、第１方向Ｄｘに隣り合って配置される。第２エミッタ端子ＰＥ２−１、ＰＥ２−２は、平面視で、複数の第２トランジスタ２０と重なって設けられ、複数の第２トランジスタ２０のエミッタと接続される。
【００９９】
より具体的には、第２エミッタ端子ＰＥ２−１は、複数の第２トランジスタ２０（１）から第２トランジスタ２０（１２）と重なって設けられる。第２エミッタ端子ＰＥ２−２は、複数の第２トランジスタ２０（１３）から第２トランジスタ２０（２４）と重なって設けられる。
【０１００】
ただし、第２エミッタ端子ＰＥ２−１、ＰＥ２−２は、複数設けられる構成に限定されず、１つの第２エミッタ端子ＰＥ２が、複数の第２トランジスタ２０（１）から第２トランジスタ２０（２４）と重なって設けられていてもよい。また、３つ以上の第２エミッタ端子ＰＥ２が設けられていてもよい。
【０１０１】
図１０に示すように、第２エミッタ端子ＰＥ２は、複数の第２トランジスタ２０の直上に設けられる。第２エミッタ端子ＰＥ２は、下部金属層５８を介して第２配線５２の上に設けられる。第２配線５２及び第２エミッタ端子ＰＥ２は、複数の第２トランジスタ２０に跨がって設けられ、複数のエミッタ電極９と電気的に接続される。
【０１０２】
本実施形態では、第２エミッタ端子ＰＥ２が複数の第２トランジスタ２０の直上に設けられ、上述した第１実施形態から第３実施形態の第２エミッタ端子ＰＥ２−１、ＰＥ２−２よりも大きな面積を有する。このため、複数の第２トランジスタ２０で発生した熱は、第２エミッタ端子ＰＥ２に良好に伝わる。第２エミッタ端子ＰＥ２に伝わった熱は、電力増幅装置１００Ｃの外部に放熱される。また、第１エミッタ端子ＰＥ１も同様に、複数の第１トランジスタ１０で発生した熱を、良好に外部に逃がすことができる。したがって、電力増幅装置１００Ｃは、良好な放熱特性を有する。
【０１０３】
また、図９に示すように、第１コレクタ端子ＰＣ１−１、ＰＣ１−２は、第２エミッタ端子ＰＥ２−１、ＰＥ２−２と第２方向Ｄｙに隣り合って配置される。第１方向Ｄｘに隣り合う第１コレクタ端子ＰＣ１−１、ＰＣ１−２の間に、２つのベース端子ＰＢ２−１、ＰＢ２−２及び２つのコンデンサＣ１が配置される。
【０１０４】
本実施形態では、第２エミッタ端子ＰＥ２が複数の第２トランジスタ２０の直上に設けられるので、上述した第１実施形態から第３実施形態に比べて、他の各端子及びコンデンサＣ１の配置の自由度を向上させることができる。具体的には、電力増幅装置１００Ｃは、平面視での第１コレクタ端子ＰＣ１−１、ＰＣ１−２の面積を、ベース端子ＰＢ２−１、ＰＢ２−２よりも大きくすることができる。
【０１０５】
これにより、第１コレクタ端子ＰＣ１−１、ＰＣ１−２の抵抗成分を低減することができる。この結果、電力増幅装置１００Ｃは、第１トランジスタ１０のコレクタ−エミッタ間電流が低減することを抑制できる。言い換えると、第１トランジスタ１０の電流容量を大きくすることができる。また、第１コレクタ端子ＰＣ１−１、ＰＣ１−２の面積が大きいので、第１コレクタ端子ＰＣ１−１、ＰＣ１−２から外部への放熱効果が向上する。
【０１０６】
（第４実施形態の変形例）
図１１は、第４実施形態の変形例に係る電力増幅装置を示す回路図である。図１２は、第４実施形態の変形例に係る電力増幅装置を示す平面図である。変形例の電力増幅装置１００Ｄでは、上記第４実施形態とは異なり、１つの第１コレクタ端子ＰＣ１が設けられた構成について説明する。
【０１０７】
図１１に示すように、第１コレクタ端子ＰＣ１は、第１コレクタ配線１１の一端側に接続される。第１コレクタ端子ＰＣ１には、第１インダクタＬ１−１、第１給電配線１５を介して電源電位Ｖｃｃが供給される。これにより、複数の第１トランジスタ１０のコレクタに電源電位Ｖｃｃが供給される。
【０１０８】
また、電力増幅装置１００Ｄは、第２エミッタ端子ＰＥ２（第２エミッタ端子ＰＥ２−１、ＰＥ２−２）に加え、第２エミッタ端子ＰＥ２−３を有する。第２エミッタ端子ＰＥ２−３は、第２エミッタ端子ＰＥ２に接続される。また、第２エミッタ端子ＰＥ２の一端側は、第２インダクタＬ２−１を介して接地され、他端側は、第２エミッタ端子ＰＥ２−３及び第２インダクタＬ２−２を介して接地される。
【０１０９】
図１２に示すように、第２エミッタ端子ＰＥ２−３は、第２方向Ｄｙにおいて、第２エミッタ端子ＰＥ２−２と隣り合って配置される。第２エミッタ端子ＰＥ２−３は、第２エミッタ配線２３を介して複数の第２トランジスタ２０に電気的に接続される。本変形例では、複数の第２トランジスタ２０の直上に設けられた第２エミッタ端子ＰＥ２−１、ＰＥ２−２と、第２エミッタ端子ＰＥ２−１、ＰＥ２−２とは異なる位置に設けられた第２エミッタ端子ＰＥ２−３とを有する。また、平面視での第２エミッタ端子ＰＥ２−３の面積は、ベース端子ＰＢ２−１、ＰＢ２−２の面積よりも大きい。このため、電力増幅装置１００Ｄは、放熱特性を向上させることができる。
【０１１０】
なお、上記した実施の形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るとともに、本発明にはその等価物も含まれる。
【符号の説明】
【０１１１】
１  半導体基板
２  サブコレクタ層
３  コレクタ層
４  ベース層
５  エミッタ層
６  第１コンタクト層
７  コレクタ電極
８  ベース電極
９  エミッタ電極
１０  第１トランジスタ
１１  第１コレクタ配線
１２  第１ベース配線
１５  第１給電配線
１６  第２給電配線
２０  第２トランジスタ
２２  第２ベース配線
２３  第２エミッタ配線
５０  アイソレーション領域
１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ  電力増幅装置
Ｃ１、Ｃ１０、Ｃ２０  コンデンサ
Ｌ１、Ｌ１−１、Ｌ１−２  第１インダクタ
Ｌ２、Ｌ２−１、Ｌ２−２  第２インダクタ
Ｌ３  第３インダクタ
ＰＣ１、ＰＣ１−１、ＰＣ１−２  第１コレクタ端子
ＰＥ１、ＰＥ１−１、ＰＥ１−２  第１エミッタ端子
ＰＣ２、ＰＣ２−１、ＰＣ２−２  第２コレクタ端子
ＰＥ２、ＰＥ２−１、ＰＥ２−２、ＰＥ２−３  第２エミッタ端子
ＰＢ２、ＰＢ２−１、ＰＢ２−２  ベース端子
Ｑ１  第１トランジスタ群
Ｑ２  第２トランジスタ群
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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