(57)【要約】【課題】倒壊が抑制されつつ微細に分割されたワード線を有すること。【解決手段】実施形態の半導体記憶装置は、基板と、基板の主面と交わる方向に延びる複数のピラーと、ピラーの高さ方向に沿って、それぞれのピラーの片側の側面に配列される複数の第１のメモリセルと、ピラーの高さ方向に沿って、それぞれのピラーのもう一方側の側面に配列される複数の第２のメモリセルと、ピラーの高さ方向に配列され、第１のメモリセルにそれぞれ接続される複数の第１のワード線と、ピラーの高さ方向に配列され、第２のメモリセルにそれぞれ接続される複数の第２のワード線と、を備え、複数のピラーが配置されるセルアレイ内において、複数のピラーは、第１のワード線および第２のワード線の引き出し方向に、周期的に、途切れることなく配列される。【選択図】図２
2020115511.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の主面と交わる方向に延びる複数のピラーと、
前記ピラーの高さ方向に沿って、それぞれの前記ピラーの片側の側面に配列される複数の第１のメモリセルと、
前記ピラーの高さ方向に沿って、それぞれの前記ピラーのもう一方側の側面に配列される複数の第２のメモリセルと、
前記ピラーの高さ方向に配列され、前記第１のメモリセルにそれぞれ接続される複数の第１のワード線と、
前記ピラーの高さ方向に配列され、前記第２のメモリセルにそれぞれ接続される複数の第２のワード線と、を備え、
前記複数のピラーが配置されるセルアレイ内において、
前記複数のピラーは、前記第１のワード線および前記第２のワード線の引き出し方向に、周期的に、途切れることなく配列される、
半導体記憶装置。
【請求項２】
前記基板の上方に配置され、前記第１のワード線および前記第２のワード線がそれぞれ複数積層された積層体と、
前記積層体を貫通し、前記第１のワード線および前記第２のワード線に分割する絶縁層と、を備え、
前記絶縁層は、前記第１のワード線および前記第２のワード線の引き出し方向に、途切れることなく延びる、
請求項１に記載の半導体記憶装置。
【請求項３】
前記複数のピラーは、それぞれがメモリホール内に配置され、
前記メモリホールは、前記第１のワード線および前記第２のワード線の引き出し方向と交わる方向に長径を有する楕円形または小判型の上面を有し、
前記メモリホールの底面の長径は、前記メモリホールの底面の短径に対する比率が１より大きい、
請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記基板の上方に配置され、前記第１のワード線および前記第２のワード線がそれぞれ複数積層された積層体と、
前記積層体を貫通し、前記第１のワード線および前記第２のワード線に分割する絶縁層と、を備え、
前記複数のピラーは、それぞれがメモリホール内に配置され、
前記メモリホールの底面は、段差を有することなく、上面視で、前記第１のワード線、前記絶縁層、および前記第２のワード線がそれぞれ配置される領域に跨る領域に配置される、
請求項１乃至請求項３のいずれか１項に記載の半導体記憶装置。
【請求項５】
基板の上方に、第１の絶縁層と第１の犠牲層とが複数交互に積層された積層体を形成するステップと、
前記積層体を貫通するメモリホールを形成するステップと、
前記メモリホールを第２の犠牲層で充填するステップと、
前記第２の犠牲層で充填された前記メモリホールと交差する位置に前記積層体を分割する溝を形成し、前記積層体同士を前記第２の犠牲層により架橋するステップと、を含む、
半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
３次元不揮発性メモリにおいて、メモリセルの集積度を向上させるため、１つのピラーに対して高さ方向に並ぶメモリセルの配列を複数列設けた構造が知られている。このような構成の３次元不揮発性メモリでは、ピラーの高さ方向に積層されたワード線を倒壊させることなく微細に分割しなければならない。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１７−０１０９５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、倒壊が抑制されつつ微細に分割されたワード線を有する半導体記憶装置および半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、基板と、前記基板の主面と交わる方向に延びる複数のピラーと、前記ピラーの高さ方向に沿って、それぞれの前記ピラーの片側の側面に配列される複数の第１のメモリセルと、前記ピラーの高さ方向に沿って、それぞれの前記ピラーのもう一方側の側面に配列される複数の第２のメモリセルと、前記ピラーの高さ方向に配列され、前記第１のメモリセルにそれぞれ接続される複数の第１のワード線と、前記ピラーの高さ方向に配列され、前記第２のメモリセルにそれぞれ接続される複数の第２のワード線と、を備え、前記複数のピラーが配置されるセルアレイ内において、前記複数のピラーは、前記第１のワード線および前記第２のワード線の引き出し方向に、周期的に、途切れることなく配列される。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施形態にかかる半導体記憶装置の構成例を示す図である。
【図２】図２は、実施形態にかかる半導体記憶装置のセルアレイを示す図である。
【図３】図３は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図４】図４は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図５】図５は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図６】図６は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図７】図７は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図８】図８は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図９】図９は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図１０】図１０は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図１１】図１１は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図１２】図１２は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図１３】図１３は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図１４】図１４は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図１５】図１５は、比較例にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図１６】図１６は、比較例にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図１７】図１７は、比較例にかかる半導体記憶装置のセルアレイを示す図である。
【発明を実施するための形態】
【０００７】
以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
【０００８】
（半導体記憶装置の構成例）
図１は、実施形態にかかる半導体記憶装置１の構成例を示す図である。図１（ａ）は半導体記憶装置１の上面図であり、（ｂ）は半導体記憶装置１のＹ方向の断面図である。ただし、図１（ａ）において、絶縁層４０は省略され、ビット線ＢＬは破線で示されている。また、図１（ｂ）におけるビット線ＢＬ及びコンタクトＣＴは実際にはこの位置になく、説明の便宜上、示されている。
【０００９】
図１に示すように、半導体記憶装置１は、シリコン基板等の基板１０上に、絶縁層２１と導電層２２とが複数交互に積層された積層体２０を備える。ただし、積層体２０は、ソース線となる導電層上に配置されることで、基板１０の直上に配置されていなくともよい。絶縁層２１は、例えばＳｉＯ２層等であり、層間絶縁層として機能する。導電層２２は、例えばＷ層等であり、ワード線ＷＬａ，ＷＬｂとして機能する。ワード線ＷＬａ，ＷＬｂは、Ｘ方向に引き出され、ワード線ＷＬａ，ＷＬｂを動作させるための周辺回路に接続されている。なお、ワード線ＷＬａ，ＷＬｂの積層数は何層であってもよく、例えば１００層程度でありうる。
【００１０】
半導体記憶装置１は、積層体２０を貫通し、Ｘ方向に延びる複数の絶縁層ＭＴを備える。絶縁層ＭＴにより、積層体２０は複数の積層体２０ａ，２０ｂに分割される。絶縁層ＭＴにより、導電層２２はワード線ＷＬａ，ＷＬｂに分割される。
【００１１】
半導体記憶装置１は、積層体２０を貫通し、絶縁層ＭＴと交差する位置に配置される複数のメモリホールＡＨを備える。メモリホールＡＨは、上面視でＹ方向に長径を有する楕円形または小判型の形状を有する。メモリホールＡＨの上面の長径は、メモリホールＡＨの上面の短径に対する比が、例えば１．５以上２．０以下である。メモリホールＡＨの底面の長径は、メモリホールＡＨの底面の短径に対する比が、例えば１．０より大きく、好ましくは１．５以上２．０以下である。
【００１２】
メモリホールＡＨは、楕円形または小判型の形状を有することにより、上面視で、ワード線ＷＬａ、絶縁層ＭＴ、及びワード線ＷＬｂが配置される領域に跨る領域に配置されている。メモリホールＡＨの底面は概ね平坦であり、ワード線ＷＬａ，ＷＬｂと絶縁層ＭＴとの境界部分に段差を有さないことが好ましい。
【００１３】
メモリホールＡＨの中心部分には、積層体２０の積層方向に延びるピラーとしてのコア部３０が配置される。コア部３０は、例えばＳｉＯ２層等で構成される。コア部３０の側壁には、コア部３０を覆うようにメモリ層３１が配置される。メモリ層３１は、複数の層が積層されてなる。具体的には、メモリ層３１は、コア部３０側から順に、チャネル層、トンネル絶縁層、電荷蓄積層、及びブロック絶縁層を備える。メモリ層３１のうちチャネル層はコア部３０の底面をも覆っている。ブロック絶縁層はメモリホールＡＨの内壁に接している。チャネル層は、例えばアモルファスシリコン層またはポリシリコン層等である。トンネル絶縁層およびブロック絶縁層は例えばＳｉＯ２層等である。電荷蓄積層は例えばＳｉＮ層等である。
【００１４】
半導体記憶装置１は、上記のような構成により、コア部３０のＹ方向の両側面に、それぞれの導電層２２の高さ位置に配列されるメモリセルＭＣａ，ＭＣｂを備える。より具体的には、コア部３０のＹ方向の片側には、複数の第１のメモリセルとしてのメモリセルＭＣａが配列され、これらのメモリセルＭＣａは同じ高さ位置にある第１のワード線としてのワード線ＷＬａにそれぞれ接続される。また、コア部３０のＹ方向のもう一方の側には、複数の第２のメモリセルとしてのメモリセルＭＣｂが配列され、これらのメモリセルＭＣｂは同じ高さ位置にある第２のワード線としてのワード線ＷＬｂにそれぞれ接続される。
【００１５】
すなわち、上記構成によれば、１つのコア部３０に対して、複数列のメモリセルＭＣａ，ＭＣｂが配列される。これにより、メモリセルＭＣａ，ＭＣｂの配置密度を高め、高集積化することができる。このように、メモリセルＭＣａ，ＭＣｂが配置される領域は、セルアレイＡＲと称される。セルアレイＡＲ内には、メモリセルＭＣａ，ＭＣｂが高さ方向に配列された複数のコア部３０が、上面視でマトリクス状に配置されている。
【００１６】
半導体記憶装置１は、積層体２０の上方に、絶縁層４０を介してＹ方向に延びる複数のビット線ＢＬを備える。所定のビット線ＢＬは所定のメモリホールＡＨに設けられたチャネル層にコンタクトＣＴを介して接続されている。ビット線ＢＬは、Ｙ方向に引き出され、ビット線ＢＬを動作させるための周辺回路に接続されている。
【００１７】
図２は、実施形態にかかる半導体記憶装置１のセルアレイＡＲを示す図である。図２は、高さ方向に配置されるいずれかの階層のワード線ＷＬａ，ＷＬｂにおける平面図である。
【００１８】
図２に示すように、セルアレイＡＲ内において、絶縁層ＭＴは、ワード線ＷＬａ，ＷＬｂの引き出し方向であるＸ方向に途切れることなく延び、Ｙ方向に周期的に配列される。ただし、Ｘ方向に延びるスリットＳＴにより、絶縁層ＭＴの周期性は、Ｙ方向において一部途切れている。スリットＳＴは、積層体２０を貫通する溝である。スリットＳＴには例えばＷ層等の導電層が埋め込まれ、例えばソース線コンタクトとして機能する。
【００１９】
セルアレイＡＲ内において、メモリホールＡＨは、Ｙ方向にて絶縁ＭＴに跨るように配置され、Ｘ方向に周期的に途切れることなく配列される。ここで、メモリホールＡＨが途切れることなく配列された状態とは、メモリホールＡＨの配列の周期性が連続的かつ継続的に維持されていることを指す。メモリホールＡＨは、Ｙ方向にも周期的に配列されるが、Ｘ方向に延びるスリットＳＴにより、メモリホールＡＨの周期性は、Ｙ方向において一部途切れている。
【００２０】
（半導体記憶装置の製造処理の例）
次に、図３〜図１４を用いて、実施形態の半導体記憶装置１の製造処理の例について説明する。図３〜図１４は、実施形態にかかる半導体記憶装置１の製造処理の手順の一例を示すフロー図である。図３〜図１４のうち、各図（ａ）は半導体記憶装置１の製造処理における上面図であり、各図（ｂ）は半導体記憶装置１の製造処理におけるＹ方向の断面図である。
【００２１】
図３に示すように、基板１０の上方に、絶縁層２１と犠牲層２３とが複数交互に積層された積層体２０ｓを形成する。犠牲層２３は、後に導電層２２と置き換え可能な層であり、例えばＳｉＮ層等である。
【００２２】
積層体２０ｓ上には、ホールパターンを有するＣＶＤカーボン層５１を形成する。ＣＶＤカーボン層５１は、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成されたアモルファスカーボン層である。
【００２３】
図４に示すように、ＣＶＤカーボン層５１をマスクに、積層体２０ｓを貫通する複数のメモリホールＡＨを形成する。
【００２４】
図５に示すように、複数のメモリホールＡＨ内に犠牲層２４を充填する。犠牲層２４は、例えばアモルファスシリコン層またはポリシリコン層等である。
【００２５】
図６に示すように、積層体２０ｓ上に、ラインアンドスペースパターンを有するＣＶＤカーボン層５２を形成する。このとき、ＣＶＤカーボン層５２のスペースパターンが、犠牲層２４が充填されたメモリホールＡＨ上に位置するようにＣＶＤカーボン層５２を形成する。
【００２６】
図７に示すように、ＣＶＤカーボン層５２をマスクに、積層体２０ｓを貫通する複数の溝ＴＲを形成する。このとき、ＳｉＯ２層およびＳｉＮ層等から構成される積層体２０ｓが、アモルファスシリコン層等のシリコン系材料から構成される犠牲層２４に対して選択的に除去される条件を用いる。これにより、メモリホールＡＨに充填された犠牲層２４が除去されることなく残る。その様子を図８に示す。図８は、ＣＶＤカーボン層５２を省略した状態の、このときの上面図である。
【００２７】
図８に示すように、積層体２０ｓは複数の溝ＴＲに分断され、Ｘ方向に延びる微細なライン状となっている。これらのライン状の積層体２０ｓ間には、ピラー状の犠牲層２４が残っている。このピラー状の犠牲層２４は、ライン状となったそれぞれの積層体２０ｓを架橋している。つまり、ピラー状の犠牲層２４が、複数のライン状の積層体２０ｓを繋いでいる。
【００２８】
図９に示すように、積層体２０ｓ間の溝に絶縁材料を充填して絶縁層ＭＴを形成する。
【００２９】
図１０に示すように、犠牲層２４を除去し、メモリホールＡＨを再度、開口させる。このとき、アモルファスシリコン層等のシリコン系材料が、絶縁層ＭＴに対して選択的に除去される条件を用いる。これにより、絶縁層ＭＴを残したまま、犠牲層２４を除去することができる。
【００３０】
図１１に示すように、メモリホールＡＨ内に、メモリホールＡＨの内壁側から順に、ブロック絶縁層、電荷蓄積層、トンネル絶縁層、チャネル層を積層してメモリ層３１を形成する。チャネル層は、メモリホールＡＨの底面にも形成する。メモリ層３１の内側に、絶縁材料を充填してコア部３０を形成する。その後、積層体２０ｓを貫通するスリットＳＴ（図２参照）を形成する。
【００３１】
図１２に示すように、スリットＳＴを介して積層体２０ｓの犠牲層２３を除去する。犠牲層２３間に積層される複数の絶縁層２１は、絶縁層ＭＴと、メモリ層３１で覆われたコア部３０とに支持され、犠牲層２３が除去されて生じたギャップを維持した状態で残る。
【００３２】
図１３に示すように、犠牲層２３が除去されたギャップを導電材料で充填して導電層２２（ワード線ＷＬａ，ＷＬｂ）を形成する。また、これにより、絶縁層ＭＴで分割された複数の積層体２０ａ，２０ｂが形成される。その後、スリットＳＴ内に導電材料を充填し、ソース線コンタクトを形成してもよい。
【００３３】
図１４に示すように、積層体２０上に絶縁層４０を形成し、絶縁層４０にコンタクトＣＴを形成する。また、絶縁層４０上に複数のビット線ＢＬを形成する。
【００３４】
以上により、実施形態の半導体記憶装置１の製造処理が終了する。
【００３５】
（比較例）
図１５及び図１６を用いて、比較例の半導体記憶装置の製造処理について説明する。比較例の半導体記憶装置においては、ワード線を分割する絶縁層に先んじてメモリホールが形成されることなく、製造処理が行われる。これにより、以下に説明する種々の課題が生じる。
【００３６】
図１５（ａ）に示すように、基板に形成された絶縁層と犠牲層との積層体２０ｓ’上に、ラインアンドスペースパターンを有するＣＶＤカーボン層５２’を形成する。
【００３７】
図１５（ｂ）に示すように、積層体２０ｓ’を貫通する複数の溝ＴＲ’を形成する。積層体２０ｓ’は、複数のライン状の積層体２０ｓ’に分割される。
【００３８】
図１５（ｃ）に示すように、積層体２０ｓ’間の溝ＴＲ’を絶縁材料で充填して絶縁層ＭＴ’を形成する。
【００３９】
図１６（ａ）に示すように、積層体２０ｓ’上に、ホールパターンを有するＣＶＤカーボン層５１’を形成する。このとき、ホールパターンが、絶縁層ＭＴ上に配置され、両側の積層体２０ｓ’に突出した突出部ＰＲ’を有するよう、ＣＶＤカーボン層５１’を形成する。突出部ＰＲ’は、メモリホールＡＨ’が小判型であれば、小判の耳に相当する部分である。
【００４０】
図１６（ｂ）に示すように、ＣＶＤカーボン層５１’の開口部分の積層体２０ｓ’及び絶縁層ＭＴ’を貫通するメモリホールＡＨ’を形成する。
【００４１】
図１６（ｃ）に示すように、メモリホールＡＨ’内に、メモリ層３１’で覆われたコア部３０’を形成する。
【００４２】
ここで、図１５（ｂ）において、複数の溝ＴＲ’に分断され、Ｘ方向に延びる微細なライン状となった個々の積層体２０ｓ’は、例えば１００層もの積層された犠牲層を含み、何ら支持するものもなく屹立した状態となっている。このため、積層体２０ｓ’が倒壊してしまう場合があった。
【００４３】
また、図１６（ｂ）において、積層体２０ｓ’及び絶縁層ＭＴ’を貫通させる際、ドライエッチング等により、積層体２０ｓ’部分の絶縁層と犠牲層との積層構造と、絶縁層ＭＴ’部分のバルクの絶縁層とを一括して除去しなければならない。
【００４４】
しかしながら、通常、絶縁層と犠牲層との積層構造よりも、バルクの絶縁層のエッチングレートの方が速い傾向にある。このため、メモリホールＡＨ’の底面において、積層体２０ｓ’と絶縁層ＭＴ’との境界部分に段差が生じてしまう場合があった。低エッチングレートの条件を用いれば、このような段差を低減することができるが、生産性が悪化してしまうおそれがあった。
【００４５】
また、絶縁層と犠牲層との積層構造、及びバルクの絶縁層におけるエッチング特性の相違から、エッチング深さが増すほど、メモリホールＡＨ’の積層体２０ｓ’部分への突出量（突出部ＰＲ’の面積）が減少しやすくなる。このため、上面では楕円形または小判型の形状を有していたメモリホールＡＨ’が、底面においては、開口部の絶縁層ＭＴ’に似た長方形の形状を有するようになってしまう場合があった。このとき、元々、長径であったＹ方向の径は、元々、短径であったＸ方向の径に対する比が１．０以下となる。
【００４６】
また、図１６（ｃ）において、メモリホールＡＨ’内の積層体２０ｓ’部分、及びメモリホールＡＨ’外側の絶縁層ＭＴ’部分とのエッチングレートの相違から、Ｙ方向に長径を有するメモリホールＡＨ’がＸ方向へと膨らんでしまうことがあった。これにより、メモリホールＡＨ’の形状に歪みが生じてしまう場合があった。また、メモリホールＡＨ’外周の絶縁層ＭＴ’の幅が広がり、バーズビークＢＢ’が形成されてしまう場合があった。
【００４７】
なお、図１５（ｂ）における積層体２０ｓ’の倒壊を抑制するため、Ｘ方向に延びる絶縁層ＭＴ’の一部を架橋することも考えられる。その様子を図１７に示す。図１７は、比較例にかかる半導体記憶装置のセルアレイＡＲ’を示す図である。
【００４８】
図１７に示すように、セルアレイＡＲ’内において、絶縁層ＭＴ’は、ワード線ＷＬａ’，ＷＬｂ’の引き出し方向であるＸ方向に延び、Ｙ方向に周期的に配列される。ただし、絶縁層ＭＴ’は、Ｘ方向において一部が途切れた状態となっている。これにより、隣り合う積層体２０ａ’，２０ｂ’同士が一部で接続された架橋部ＣＲ’が形成され、ライン状となった積層体２０ａ’，２０ｂ’が互いに支持し合う構成とすることができる。
【００４９】
しかしながら、セルアレイＡＲ’内に架橋部ＣＲ’を設けると、その分、メモリセルを配列できる領域が狭まってしまい、メモリセルの集積度が低下する。引いては、セルアレイＡＲ’が増大してしまう。また、このような構成は、積層体２０ｓ’の倒壊抑制とメモリセルの集積度向上とのトレードオフ状態にあり、半導体記憶装置の設計マージンを狭めてしまう。
【００５０】
実施形態の半導体記憶装置１においては、絶縁層ＭＴの形成に先んじて、犠牲層２４が充填されたメモリホールＡＨを形成する。これにより、絶縁層ＭＴを形成した際、絶縁層ＭＴにより分断された積層体２０ｓが複数の犠牲層２４により架橋された状態となり、積層体２０ｓ同士が互いに支持し合う構成とすることができる。よって、積層体２０ｓの構造を強化することができ、積層体２０ｓの倒壊を抑制することができる。
【００５１】
また、図１７の比較例とは異なり、別途、架橋部ＣＲ’のためのスペースを割く必要が無く、セルアレイＡＲ内の領域が圧迫されない。よって、メモリセルＭＣを高密度に配置することができ、セルアレイＡＲの面積を縮小させることができる。
【００５２】
実施形態の半導体記憶装置１においては、メモリホールＡＨの形成時、メモリホールＡＨの周辺に積層体２０ｓよりもエッチングレートの速い絶縁層ＭＴは存在しない。このため、メモリホールＡＨが、Ｘ方向に延びる絶縁層ＭＴの影響でＸ方向へと膨らんでしまうことが抑制される。これにより、メモリホールＡＨの形状に歪みが生じるのを抑制し、また、メモリホールＡＨの周囲にバーズビークＢＢ’が形成されてしまうのを抑制することができる。このことは、メモリセルＭＣａ，ＭＣｂの電気特性の向上および電気特性のばらつき抑制に寄与する。
【００５３】
実施形態の半導体記憶装置１においては、絶縁層２１と犠牲層２３との積層体２０ｓを貫通させてメモリホールＡＨを形成する。これにより、絶縁層と犠牲層との積層構造、及びバルクの絶縁層を一括して貫通させる比較例の半導体記憶装置よりもプロセスマージンの広い処理により、メモリホールＡＨを形成することができる。
【００５４】
よって、メモリホールＡＨ内におけるエッチングレート差が生じ難く、段差を有さず概ね平坦な底面を有するメモリホールＡＨを形成することができる。このことは、メモリセルＭＣａ，ＭＣｂの電気特性の向上および電気特性のばらつき抑制に寄与する。
【００５５】
また、メモリホールＡＨ内におけるエッチング特性の相違が生じ難く、メモリホールＡＨの上面における楕円形または小判型の形状が、メモリホールＡＨの底面においても維持されやすい。つまり、メモリホールＡＨの底面が長方形の形状に近付いてしまうことを抑制することができる。このことは、メモリセルＭＣａ，ＭＣｂの電気特性の向上および電気特性のばらつき抑制に寄与する。
【００５６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５７】
１…半導体記憶装置、１０…基板、２０，２０ａ，２０ｂ，２０ｓ…積層体、２１…絶縁層、２２…導電層、２３…犠牲層、２４…犠牲層、３０…コア部、３１…メモリ層、ＡＨ…メモリホール、ＡＲ…セルアレイ、ＢＬ…ビット線、ＭＣａ，ＭＣｂ…メモリセル、ＭＴ…絶縁層、ＷＬａ，ＷＬｂ…ワード線。
【図１】
2020115511.tif 000003
【図２】
2020115511.tif 000004
【図３】
2020115511.tif 000005
【図４】
2020115511.tif 000006
【図５】
2020115511.tif 000007
【図６】
2020115511.tif 000008
【図７】
2020115511.tif 000009
【図８】
2020115511.tif 000010
【図９】
2020115511.tif 000011
【図１０】
2020115511.tif 000012
【図１１】
2020115511.tif 000013
【図１２】
2020115511.tif 000014
【図１３】
2020115511.tif 000015
【図１４】
2020115511.tif 000016
【図１５】
2020115511.tif 000017
【図１６】
2020115511.tif 000018
【図１７】
2020115511.tif 000019