(57)【要約】      （修正有）【課題】スイッチング損失の増大を伴わないで、ラッチアップの抑制とオン電圧の低減とを両立できる半導体装置を提供する。【解決手段】ｐ型チャネル領域２１、ｎ＋型エミッタ領域１８、ｎ−型ドリフト領域２２およびｐ＋型コレクタ領域７を有する半導体層２と、半導体層２の表面からｎ＋型エミッタ領域１８およびｐ型チャネル領域２１を通ってｎ−型ドリフト領域２２に達しているゲートトレンチ１６と、ゲートトレンチ１６に埋め込まれたポリシリコンゲート２５とを含む半導体装置１であって、ゲートトレンチ１６の側面から離れた位置において、ｎ−型ドリフト領域２２からｐ型チャネル領域２１側に選択的に突出しているｎ＋型凸領域２９を形成する。【選択図】図４
2020115550.tif 000002
【特許請求の範囲】
【請求項１】
平面視四角形状の半導体層と、
前記半導体層の表面部に配置された第１導電型のチャネル領域と、
前記チャネル領域の表面部に配置された第２導電型のエミッタ領域と、
前記半導体層における前記チャネル領域の裏面側に配置された第２導電型のドリフト領域と、
前記半導体層における前記ドリフト領域の裏面側に配置された第１導電型のコレクタ領域と、
前記半導体層の表面から前記エミッタ領域および前記チャネル領域を通って前記ドリフト領域に達しているゲートトレンチと、
前記ゲートトレンチに埋め込まれた埋め込みゲート電極と、
前記ゲートトレンチの側面から離れた位置において、前記ドリフト領域から前記チャネル領域側に選択的に突出している第２導電型の凸領域と、
前記半導体層上に形成され、前記エミッタ領域に電気的に接続されたエミッタ電極および前記埋め込みゲート電極に電気的に接続されたゲート電極とを含む電極膜と、
前記エミッタ電極の一部からなるエミッタパッドと、
前記ゲート電極の一部からなるゲートパッドとを含み、
前記エミッタパッドおよび前記ゲートパッドは、前記半導体層の１つの辺に沿って配列されている、半導体装置。
【請求項２】
前記チャネル領域は、前記凸領域の周囲に回り込む側部を有し、下面側が開放された凹形状に形成されており、
前記チャネル領域の側部と前記ゲートトレンチの側面との間に、前記ドリフト領域の一部からなる半導体領域が配置されている、請求項１に記載の半導体装置。
【請求項３】
前記凸領域の先端は、前記ドリフト領域の前記半導体領域よりも前記半導体層の表面側に配置されている、請求項２に記載の半導体装置。
【請求項４】
前記凸領域の第２導電型の不純物濃度は、前記チャネル領域の第１導電型の不純物濃度よりも大きい、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記チャネル領域の第１導電型の不純物濃度が５×１０１５ｃｍ−３〜５×１０１７ｃｍ−３であり、前記凸領域の第２導電型の不純物濃度が５×１０１５ｃｍ−３〜１×１０１８ｃｍ−３である、請求項４に記載の半導体装置。
【請求項６】
前記凸領域の第２導電型の不純物濃度は、前記ドリフト領域の第２導電型の不純物濃度よりも大きい、請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記ドリフト領域の第２導電型の不純物濃度が４×１０１３ｃｍ−３〜１×１０１５ｃｍ−３であり、前記凸領域の第２導電型の不純物濃度が５×１０１５ｃｍ−３〜１×１０１８ｃｍ−３である、請求項６に記載の半導体装置。
【請求項８】
前記半導体層の表面から前記エミッタ領域を通って前記チャネル領域に達しているコンタクトトレンチと、
前記コンタクトトレンチの底部に配置され、前記チャネル領域よりも高濃度な第１導電型のチャネルコンタクト領域とを含み、
前記凸領域は、前記チャネルコンタクト領域よりも深い位置に配置され、前記チャネルコンタクト領域と対向している、請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記凸領域は、前記チャネル領域の一部を挟んで、前記チャネルコンタクト領域と対向している、請求項８に記載の半導体装置。
【請求項１０】
前記チャネルコンタクト領域は、前記凸領域に近い側に配置された第１コンタクト領域と、前記第１コンタクト領域上に配置され、前記第１コンタクト領域よりも低濃度な第２コンタクト領域との二段構造を有しており、
前記第２コンタクト領域が、前記コンタクトトレンチの底部を形成している、請求項８または９に記載の半導体装置。
【請求項１１】
前記ドリフト領域は、前記ゲートトレンチの深さ方向途中において、前記ドリフト領域を少なくとも２つの領域に区画する境界を有しており、
前記２つの領域は、前記境界よりも前記ゲートトレンチの底部側に配置された第１ドリフト領域と、前記第１ドリフト領域の反対側に配置され、前記第１ドリフト領域よりも高濃度な第２ドリフト領域とを含み、
前記チャネル領域は、前記第２ドリフト領域に接するように配置されている、請求項１〜１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記半導体層は、シリコン基板からなる、請求項１〜１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記エミッタ領域に電気的に接続されたエミッタ電極と、
前記コレクタ領域に電気的に接続されたコレクタ電極とを含む、請求項１〜１２のいずれか一項に記載の半導体装置。
【請求項１４】
表面および裏面を有する半導体層であって、第１導電型のチャネル領域、前記チャネル領域の表面部に配置された第２導電型のエミッタ領域、および前記チャネル領域の裏面側に配置された第２導電型のドリフト領域を有し、かつ前記半導体層の表面から前記エミッタ領域および前記チャネル領域を通って前記ドリフト領域に達するゲートトレンチを有する半導体層を準備する工程と、
前記ゲートトレンチに埋め込みゲート電極を埋め込む工程と、
前記チャネル領域の底部に選択的に第２導電型の不純物を注入することによって、前記ゲートトレンチの側面から離れた位置において、前記ドリフト領域から前記チャネル領域側に選択的に突出する凸領域を形成する工程と、
前記半導体層上に、前記エミッタ領域に電気的に接続されたエミッタ電極および前記埋め込みゲート電極に電気的に接続されたゲート電極とを含む電極膜を形成する工程と、
前記半導体層の１つの辺に沿うように、前記エミッタ電極の一部からなるエミッタパッドおよび前記ゲート電極の一部からなるゲートパッドを形成する工程と、
前記半導体層における前記ドリフト領域の裏面側に第１導電型のコレクタ領域を形成する工程とを含む、半導体装置の製造方法。
【請求項１５】
前記半導体層の表面を選択的に覆うマスクを介して前記半導体層をエッチングすることによって、前記半導体層の表面から前記エミッタ領域を通って前記チャネル領域に達するコンタクトトレンチを形成する工程と、
前記マスクを介して前記半導体層に第１導電型の不純物を注入することによって、前記コンタクトトレンチの底部に、前記チャネル領域よりも高濃度なチャネルコンタクト領域を形成する工程とを含み、
前記凸領域を形成する工程は、前記マスクを介して、前記チャネルコンタクト領域を形成するときのエネルギよりも高いエネルギで前記第２導電型の不純物を注入する工程を含む、請求項１４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート型のＩＧＢＴ（Insulated Gate Bipolar Transistor）を備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
公知のＩＧＢＴの構造として、たとえば特許文献１は、ｐ型のボディ領域によってｎ型のエミッタ領域から分離されている上部ドリフト領域と、その下方に形成されており、電気的にフローティング状態にあるｐ型のフローティング半導体領域と、その下方に形成されており、上部ドリフト領域と導通しているｎ型の下部ドリフト領域と、エミッタ領域の表面からボディ領域と上部ドリフト領域を貫通して伸びており、その底面が下部ドリフト領域に突出しているトレンチと、その内面を覆っている絶縁層で取り囲まれた状態でトレンチ内に収容されているトレンチゲート電極とを備える、半導体装置を開示している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１７７２９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＩＧＢＴの特性として、スイッチング損失の増大を伴わないで、ラッチアップの抑制とオン電圧の低減とを両立できれば、従来に比べて高性能な半導体装置を提供できると考えられる。しかしながら、現在まで、そのような特性を実現可能な対策が提案されてこなかった。
そこで、本発明の一実施形態は、スイッチング損失の増大を伴わないで、ラッチアップの抑制とオン電圧の低減とを両立できる半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の一実施形態に係る半導体装置は、平面視四角形状の半導体層と、前記半導体層の表面部に配置された第１導電型のチャネル領域と、前記チャネル領域の表面部に配置された第２導電型のエミッタ領域と、前記半導体層における前記チャネル領域の裏面側に配置された第２導電型のドリフト領域と、前記半導体層における前記ドリフト領域の裏面側に配置された第１導電型のコレクタ領域と、前記半導体層の表面から前記エミッタ領域および前記チャネル領域を通って前記ドリフト領域に達しているゲートトレンチと、前記ゲートトレンチに埋め込まれた埋め込みゲート電極と、前記ゲートトレンチの側面から離れた位置において、前記ドリフト領域から前記チャネル領域側に選択的に突出している第２導電型の凸領域と、前記半導体層上に形成され、前記エミッタ領域に電気的に接続されたエミッタ電極および前記埋め込みゲート電極に電気的に接続されたゲート電極とを含む電極膜と、前記エミッタ電極の一部からなるエミッタパッドと、前記ゲート電極の一部からなるゲートパッドとを含み、前記エミッタパッドおよび前記ゲートパッドは、前記半導体層の１つの辺に沿って配列されている。
【０００６】
この構成によれば、凸領域が形成されていることによって、第１導電型のチャネル領域を挟んで対向する第２導電型のエミッタ領域とドリフト領域との間の距離を短くすることができる。これにより、エミッタ領域からドリフト領域へキャリア（電子または正孔）を供給する際の直列抵抗成分を低減できるので、ＩＧＢＴにおける伝導度変調を効率よく発生させることができる。その結果、オン電圧を低減することができる。
【０００７】
また、凸領域が、ＩＧＢＴの動作の際にチャネルが形成されるゲートトレンチの側面を避けて形成されているため、チャネル領域におけるチャネル長を変えずに済む。そのため、ＩＧＢＴがオフ状態に移行するときにドリフト領域内の少数キャリア（電子または正孔）がエミッタ領域に吸収されることを抑制することができる。その結果、ラッチアップの発生を抑制することができる。
【０００８】
そして、この半導体装置によれば、上記説明したラッチアップの抑制とオン電圧の低減とを、スイッチング損失の増大を伴わないで両立することができる。
また、本発明の一実施形態に係る半導体装置の製造方法は、第１導電型のチャネル領域、前記チャネル領域の表面部に配置された第２導電型のエミッタ領域、および前記チャネル領域の裏面側に配置された第２導電型のドリフト領域を有し、その表面から前記エミッタ領域および前記チャネル領域を通って前記ドリフト領域に達するゲートトレンチを有する半導体層を準備する工程と、前記ゲートトレンチに埋め込みゲート電極を埋め込む工程と、前記チャネル領域の底部に選択的に第２導電型の不純物を注入することによって、前記ゲートトレンチの側面から離れた位置において、前記ドリフト領域から前記チャネル領域側に選択的に突出する凸領域を形成する工程と、前記半導体層上に、前記エミッタ領域に電気的に接続されたエミッタ電極および前記埋め込みゲート電極に電気的に接続されたゲート電極とを含む電極膜を形成する工程と、前記半導体層の１つの辺に沿うように、前記エミッタ電極の一部からなるエミッタパッドおよび前記ゲート電極の一部からなるゲートパッドを形成する工程と、前記半導体層における前記ドリフト領域の裏面側に第１導電型のコレクタ領域を形成する工程とを含む。
【０００９】
この方法によって、本発明の一実施形態に係る半導体装置を製造することができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、本発明の一実施形態に係る半導体装置の模式的な斜視図である。
【図２】図２は、前記半導体装置の模式的な平面図である。
【図３】図３は、前記半導体装置の半導体層の構造を示す部分拡大平面図であり、図２の領域IIIにおける構造が示されている。
【図４】図４は、図３のIV-IV切断面における断面図である。
【図５】図５は、前記半導体装置の外周領域の構造を説明するための模式的な断面図である。
【図６】図６は、前記半導体装置の製造方法を説明するためのフロー図である。
【図７Ａ】図７Ａは、ＩＧＢＴの不純物領域の形成に関連する工程を示す図である。
【図７Ｂ】図７Ｂは、図７Ａの次の工程を示す図である。
【図７Ｃ】図７Ｃは、図７Ｂの次の工程を示す図である。
【図７Ｄ】図７Ｄは、図７Ｃの次の工程を示す図である。
【図７Ｅ】図７Ｅは、図７Ｄの次の工程を示す図である。
【図７Ｆ】図７Ｆは、図７Ｅの次の工程を示す図である。
【図７Ｇ】図７Ｇは、図７Ｆの次の工程を示す図である。
【図８Ａ】図８Ａは、各シミュレーションサンプルの不純物濃度プロファイルであって、図４のＡ−Ａ線に沿って測定したときのデータを示す。
【図８Ｂ】図８Ｂは、各シミュレーションサンプルの不純物濃度プロファイルであって、図４のＢ−Ｂ線に沿って測定したときのデータを示す。
【図９Ａ】図９Ａは、各シミュレーションサンプルのＶｃｅ−Ｉｃ特性を示す図である。
【図９Ｂ】図９Ｂは、図９Ａの破線ＩＸＢで囲まれた領域の拡大図である。
【図１０Ａ】図１０Ａは、各シミュレーションサンプルのターンオン波形を示す図である。
【図１０Ｂ】図１０Ｂは、各シミュレーションサンプルのターンオフ波形を示す図である。
【図１１】図１１は、各シミュレーションサンプルのＶｃｅとＥｔｏｔａｌとの関係を示す図である。
【発明を実施するための形態】
【００１１】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置１の模式的な斜視図である。また、図２は半導体装置１の模式的な平面図である。
半導体装置１は、トレンチゲート型ＩＧＢＴ（Insulated Gate Bipolar Transistor）としての基本形態を有している。
【００１２】
半導体装置１は、ｎ−型の半導体層２を含む。半導体層２は、この実施形態では、ＦＺ（Floating Zone）法によって製造されたｎ−型のシリコン（Ｓｉ）単結晶の半導体ウエハを用いて形成されたシリコン単結晶基板である。半導体層２のｎ−型の不純物濃度は、たとえば、４×１０１３ｃｍ−３〜１×１０１５ｃｍ−３であってもよい。
半導体層２の上には、エミッタ電極３およびゲート電極４を含む電極膜５が形成されている。半導体層２の裏面には、ほぼ全面に、コレクタ電極６が形成されている。コレクタ電極６は、半導体層２の裏面に形成されたｐ＋型コレクタ領域７に接続されている。半導体層２は、たとえば、平面視矩形に形成されており、それに応じて半導体装置１は平面視において矩形形状を有している。
【００１３】
電極膜５は、半導体層２の表面のほぼ全域にわたる矩形領域に形成されている。ゲート電極４は、半導体装置１の一角部に形成されたパッド電極部８と、半導体装置１の表面の外周部の全周にわたって形成された外周電極部９と、外周電極部９から半導体装置１の表面の内方領域に向かって延びた複数本（この実施形態では４本）のゲートフィンガー部１０とを含む。半導体装置１の表面は、一対の短辺およびそれらを結合する一対の長辺を有する長方形形状を有しており、それに応じて、外周電極部９は長方形環状に形成されている。ゲートフィンガー部１０は、外周電極部９の一対の長辺部分から各２本ずつ間隔を空けて互いに平行に延びるように形成されている。
【００１４】
エミッタ電極３は、外周電極部９に囲まれた内方領域において、ゲート電極４から絶縁された状態で形成されている。エミッタ電極３は、ゲート電極４に囲まれた領域において半導体層２のほぼ全域を覆うように形成されていて、エミッタ電極３とゲート電極４との間には、それらを絶縁する分離領域１１が形成されている。
エミッタ電極３およびゲート電極４ならびにそれらから露出する半導体層２の表面を覆うように表面保護膜（図５の表面保護膜４５）が形成されている。この表面保護膜には、図１および図２において二点鎖線で示すように、ゲートパッド開口１２およびエミッタパッド開口１３が形成されている。ゲートパッド開口１２は、パッド電極部８の一部を露出させるように形成されている。エミッタパッド開口１３は、エミッタ電極３の表面の一部を露出させるように形成されている。この実施形態では、複数（たとえば６個）のエミッタパッド開口１３が、半導体装置１の矩形表面の一長辺に沿って配列されている。
【００１５】
そして、半導体層２は、この実施形態では、ゲートフィンガー部１０を境界として、それよりも内方のアクティブ領域１４と外方の外周領域１５とに区画されている。後述するように、アクティブ領域１４は、主にＩＧＢＴの単位セルが形成される領域であり、外周領域１５は、主にＩＧＢＴの耐圧構造が形成される領域である。
図３は、電極膜５を取り除いた状態で半導体層２の表面の構造を示す部分拡大平面図であり、図２の領域IIIにおける構造が示されている。
【００１６】
半導体層２には、ゲートトレンチ１６が形成されている。この実施形態では、ゲートトレンチ１６は、ストライプ状に複数本形成されている。各ゲートトレンチ１６は、半導体層２の表面に沿う直線状に形成されていて、複数本のゲートトレンチ１６は等間隔で互いに平行に形成されている。
隣接するゲートトレンチ１６の間には、半導体層２、すなわちアクティブ領域１４の活性部１７が露出している。この活性部１７は、ｎ＋型エミッタ領域１８とｐ＋型チャネルコンタクト領域１９とを含む。
【００１７】
ｎ＋型エミッタ領域１８は、ゲートトレンチ１６に沿うストライプ状に形成されている。ｎ＋型エミッタ領域１８の幅方向（長手方向と交差する方向）中央部にはコンタクトトレンチ２０が形成されており、このコンタクトトレンチ２０の底部にｐ＋型チャネルコンタクト領域１９が形成されている。なお、コンタクトトレンチ２０およびｐ＋型チャネルコンタクト領域１９は、ｎ＋型エミッタ領域１８の全長にわたって形成されている必要はない。たとえば、ゲートトレンチ１６に沿う方向に各一定の長さを有する複数のコンタクトトレンチ２０が形成されており、個々のコンタクトトレンチ２０にｐ＋型チャネルコンタクト領域１９が分散して形成されていてもよい。つまり、ｐ＋型チャネルコンタクト領域１９は、各一定の長さのｎ＋型エミッタ領域１８の間に介在するように、ゲートトレンチ１６の長手方向に沿って複数個等間隔に形成されていてもよい。
【００１８】
図４は、図３のIV-IV切断面における断面図である。図４を参照して、半導体装置１のアクティブ領域１４の断面構造を説明する。
図４に示すように、半導体層２は、その厚さ方向に沿って半導体装置１の表面側から順に配置されたｎ＋型エミッタ領域１８、ｐ型チャネル領域２１、ｎ−型ドリフト領域２２、ｎ型半導体領域２３およびｐ＋型コレクタ領域７を有している。
【００１９】
ゲートトレンチ１６は、半導体層２の表面から、断面をほぼ矩形形状に彫り込まれて形成されている。複数本のゲートトレンチ１６は、半導体層２の主面に平行な方向に沿って、一定のピッチで平行に形成されている。複数本のゲートトレンチ１６は、たとえば、互いに等しい幅を有している。各ゲートトレンチ１６は、ｎ＋型エミッタ領域１８およびｐ型チャネル領域２１を貫通して、ｎ−型ドリフト領域２２の途中部に達する深さに形成されている。この実施形態では、ゲートトレンチ１６は、その長手方向に交差する切断面がほぼ矩形に形成されている。
【００２０】
ゲートトレンチ１６の内壁面は、ゲート絶縁膜２４によって覆われている。ゲート絶縁膜２４は、たとえばＳｉＯ２等の絶縁材料からなる。ゲート絶縁膜２４は、ゲートトレンチ１６の底面および側壁を覆うように形成されている。ゲートトレンチ１６内には、ゲート絶縁膜２４に接するように、ゲート導体としてのポリシリコンゲート２５が埋め込まれている。ポリシリコンゲート２５は、ゲートトレンチ１６に埋め込まれている。
【００２１】
ポリシリコンゲート２５は、ゲート絶縁膜２４を介して、ｎ＋型エミッタ領域１８の下方部、ｐ型チャネル領域２１およびｎ−型ドリフト領域２２に対向している。すなわち、ポリシリコンゲート２５は、ｐ型チャネル領域２１に対しては、半導体層２の厚さ方向に関する全域にわたって、ゲート絶縁膜２４を介して対向するように形成されている。
隣接するゲートトレンチ１６の間の半導体層２は、トランジスタとして動作する活性部１７を形成している。たとえば、ひとつのゲートトレンチ１６内のポリシリコンゲート２５と、その一方側に隣接する活性部１７とが、単位セル２６を形成していると見なすことができる。すなわち、単位セル２６は、ゲートトレンチ１６の形成ピッチで繰り返される繰り返し単位を構成している。つまり、複数の単位セル２６が、各ゲートトレンチ１６の長手方向および深さ方向に直交する方向（半導体層２の主面に平行な方向）に沿って等間隔に配列されている。
【００２２】
活性部１７の表面部には、ゲートトレンチ１６の長手方向に沿ってコンタクトトレンチ２０が形成されている。コンタクトトレンチ２０は、半導体層２の表面から、断面をほぼ矩形形状に彫り込まれて形成されている。各コンタクトトレンチ２０は、ｎ＋型エミッタ領域１８を貫通して、ｐ型チャネル領域２１の途中部に達する深さに形成されている。この実施形態では、コンタクトトレンチ２０は、その長手方向に交差する切断面がほぼ矩形に形成されている。
【００２３】
コンタクトトレンチ２０の底部は、ｐ＋型チャネルコンタクト領域１９によって覆われている。ｐ＋型チャネルコンタクト領域１９は、ｐ型チャネル領域２１よりも高濃度に形成されたｐ型半導体領域である。ｐ型チャネル領域２１の不純物濃度は、たとえば５×１０１５ｃｍ−３〜５×１０１７ｃｍ−３程度であってもよい。
ｐ＋型チャネルコンタクト領域１９は、コンタクトトレンチ２０の側方に広がるように形成されており、コンタクトトレンチ２０の底面を覆う第１部分１９１と、コンタクトトレンチ２０の側面の下方部を覆う第２部分１９２とを含む。
【００２４】
また、ｐ＋型チャネルコンタクト領域１９は、半導体層２の裏面側に配置された第１コンタクト領域２７と、第１コンタクト領域２７上に配置され、第１コンタクト領域２７よりも低濃度な第２コンタクト領域２８との二段構造を有している。また、第１コンタクト領域２７は、第２コンタクト領域２８よりも厚く形成されていてもよい。この実施形態では、第２コンタクト領域２８が、ｐ＋型チャネルコンタクト領域１９の第１部分１９１および第２部分１９２を構成している。
【００２５】
半導体装置１では、ｐ型チャネル領域２１とｎ−型ドリフト領域２２との境界部にｎ＋型凸領域２９が形成されている。ｎ＋型凸領域２９は、ｎ−型ドリフト領域２２と連なって形成され、ゲートトレンチ１６の側面から離れた位置において、ｎ−型ドリフト領域２２からｐ型チャネル領域２１側（半導体層２の表面側）に選択的に突出している。より具体的には、ｐ＋型チャネルコンタクト領域１９の直下において、隣接するゲートトレンチ１６間のｎ−型ドリフト領域２２の幅方向中央部が、ｐ＋型チャネルコンタクト領域１９に対向する湾曲面３０を有するドーム型に膨出するように形成されている。ｐ＋型チャネルコンタクト領域１９とｎ＋型凸領域２９との間には、それらを分離するためのｐ型チャネル領域２１の一部からなる分離領域３３が形成されている。この分離領域３３を介して、ｎ＋型凸領域２９は、ｐ＋型チャネルコンタクト領域１９と対向している。また、ｎ＋型凸領域２９は、ｐ型チャネル領域２１およびｎ−型ドリフト領域２２よりも高い不純物濃度を有していてもよい。たとえば、ｎ＋型凸領域２９の不純物濃度は、５×１０１５ｃｍ−３〜１×１０１８ｃｍ−３程度であってもよい。
【００２６】
ｐ型チャネル領域２１は、その底部がｎ＋型凸領域２９の侵入によってｎ型化しており、ｐ型の部分に着目すれば、ｎ＋型凸領域２９の周囲に回り込む側部３１を有し、下面側が開放された凹形状に形成されている。つまり、ｐ型チャネル領域２１は、ｎ＋型凸領域２９との境界部に凹面３２を有している。ｐ型チャネル領域２１の側部３１は、ゲートトレンチ１６の側面に沿う部分であり、ポリシリコンゲート２５に閾値以上の電圧が印加されたときに反転層（チャネル）が形成される。
【００２７】
ｐ型チャネル領域２１の側部３１の下方部は、ゲートトレンチ１６の側面との間に隙間を隔てており、この隙間に、ｎ−型ドリフト領域２２の一部がｎ−型端部３４として入り込んでいる。ｎ−型端部３４は、ｎ＋型凸領域２９と同様に半導体層２の表面側に突出しているが、その突出量はｎ＋型凸領域２９よりも小さくなっている。したがって、ｎ＋型凸領域２９の先端は、ｎ−型端部３４の上端よりも半導体層２の表面側に配置されている。
【００２８】
また、この実施形態では、ｎ−型ドリフト領域２２は、ゲートトレンチ１６の深さ方向途中において、ｎ−型ドリフト領域２２を２つの領域に区画する境界３５を有している。当該２つの領域は、境界３５よりもゲートトレンチ１６の底部側に配置された第１ドリフト領域３６と、第１ドリフト領域３６の反対側に配置された第２ドリフト領域３７とを含む。より具体的には、半導体層２の不純物濃度を引き継ぐベース部分としての第１ドリフト領域３６の表面部に、第１ドリフト領域３６よりも高濃度な第２ドリフト領域３７がウェル状に形成されている。たとえば、第１ドリフト領域３６の不純物濃度は、前述したとおり、半導体層２の不純物濃度と同等の、たとえば、４×１０１３ｃｍ−３〜１×１０１５ｃｍ−３であってもよい。この上側の第２ドリフト領域３７に連なってｎ＋型凸領域２９が形成されており、第２ドリフト領域３７は、ｎ−型端部３４としてｐ型チャネル領域２１に接している。
【００２９】
ｎ型半導体領域２３は、たとえば、ｎ型バッファ領域やｎ型フィールドストップ領域と呼んでもよい。これらの領域は、複数設けられていてもよい。たとえば、ｐ＋型コレクタ領域７に接するようにｎ型フィールドストップ領域が形成され、その上にｎ型バッファ領域が形成されていてもよい。
半導体層２の表面を覆うように、層間絶縁膜３８が形成されている。層間絶縁膜３８は、たとえば、ＳｉＯ２等の絶縁材料からなる。層間絶縁膜３８には、コンタクトトレンチ２０に連なるコンタクトホール３９が形成されている。コンタクトホール３９は、コンタクトトレンチ２０と同じ幅の下部４０と、当該下部４０の上端から上方へ向かって幅が広がる上部４１（テーパ部）とを含む。
【００３０】
層間絶縁膜３８上には、エミッタ電極３が配置されている。エミッタ電極３は、バリア膜４２と電極本体膜４３とを積層した積層構造膜からなる。バリア膜４２は、電極本体膜４３の構成材料（たとえばアルミニウム銅（ＡｌＣｕ）合金）が、活性部１７側へと拡散することを防止するバリア性を有するとともに、導電性を有する材料からなる。バリア膜４２は、たとえば、ＴｉＮ膜であってもよい。
【００３１】
電極本体膜４３は、バリア膜４２に接し、このバリア膜４２の上面を覆うように形成されている。電極本体膜４３は、たとえばＡｌＣｕ合金膜からなっていてもよい。
エミッタ電極３は、ｎ＋型エミッタ領域１８およびｐ＋型チャネルコンタクト領域１９に電気的に接続されている。したがって、ｎ＋型エミッタ領域１８およびｐ型チャネル領域２１は同電位に制御されることになる。
【００３２】
また、層間絶縁膜３８には、図４に図示しない位置において、コンタクトホールが形成されている。このコンタクトホールを介して、ポリシリコンゲート２５とゲート電極４とが電気的に接続されている。より具体的には、図２の平面図に示されているように、半導体層２の表面領域は、外周電極部９およびゲートフィンガー部１０によって複数（この実施形態では３個）のセル形成領域４４に区画されている。各セル形成領域４４は、ほぼ長方形の領域である。この長方形の一対の短辺に平行に延びるように各ゲートトレンチ１６が形成され、当該長方形の一対の長辺に沿って複数本のゲートトレンチ１６が等間隔で配列されている。そして、各ゲートトレンチ１６の両端が、外周電極部９またはゲートフィンガー部１０にそれぞれ電気的に接続されている。
【００３３】
エミッタ電極３を覆うように、表面保護膜４５が形成されている。表面保護膜４５は、たとえば、ポリイミドで構成することができ、たとえば、スピンコート法によって形成できる。
コレクタ電極６は、半導体層２の裏面から順に積層されたＡｌＳｉ／Ｔｉ／Ｎｉ／Ａｕ積層構造を有していてもよい。
【００３４】
図５は、半導体装置１の外周領域１５の構造を説明するための模式的な断面図である。図５を参照して、半導体装置１の外周領域１５の断面構造を説明する。なお、図５では、外周領域１５の説明に必要な構成を主に示し、図１〜図４で説明済みの構成については一部省略している。
図５に示すように、半導体層２には、アクティブ領域１４および外周領域１５に加え、外周領域１５を取り囲むスクライブ領域４６が形成されている。表面保護膜４５は、アクティブ領域１４および外周領域１５を覆う一方、スクライブ領域４６を露出させるように形成されている。表面保護膜４５には、図１および図２で示したように、エミッタ電極３一部をパッドとして露出させるエミッタパッド開口１３が形成されている。
【００３５】
外周領域１５において半導体層２の表面部には、ｐ型ウェル４７およびｐ型ＦＬＲ（Field Limiting Ring）４８が形成されている。
ｐ型ＦＬＲ４８は、ｐ型ウェル４７を取り囲むように複数形成されている。この実施形態では、ｐ型ＦＬＲ４８は、ｐ型ウェル４７に近い側から遠ざかる順に４つのｐ型ＦＬＲ４８Ａ〜４８Ｄを含んでいる。互いに隣り合うｐ型ＦＬＲ４８の間隔Ｗ１〜Ｗ４（最も内側のｐ型ＦＬＲ４８についてはｐ型ウェル４７との間隔）は、ｐ型ウェル４７に近い側から遠ざかる順に広くなっている。たとえば、間隔Ｗ１＝１５μｍ、間隔Ｗ２＝１７μｍ、間隔Ｗ３＝１９μｍおよび間隔Ｗ４＝２３μｍ程度であってもよい。
【００３６】
また、外周領域１５において半導体層２の表面部にはさらに、ｎ＋型チャネルストップ領域４９が形成されている。ｎ＋型チャネルストップ領域４９は、外周領域１５から半導体層２の端面５０に至るように形成されていてもよい。
層間絶縁膜３８は、ｐ型ＦＬＲ４８を選択的に露出させるコンタクトホール５１と、ｎ＋型チャネルストップ領域４９を選択的に露出させる外周除去領域５２とを有している。
【００３７】
層間絶縁膜３８上の電極膜５は、前述のエミッタ電極３およびゲート電極４の他、フィールドプレート５３およびＥＱＲ（EQui−potential Ring：等電位ポテンシャルリング）電極５４を含む。
フィールドプレート５３は、各ｐ型ＦＬＲ４８Ａ〜４８Ｄに一つずつ形成されている。各フィールドプレート５３は、層間絶縁膜３８のコンタクトホール５１内でｐ型ＦＬＲ４８Ａ〜４８Ｄに接続されている。最も外側でｐ型ＦＬＲ４８Ｄに接続されたフィールドプレート５３は、層間絶縁膜３８上において端面５０側に引き出された引き出し部５５を有している。引き出し部５５の長さは、たとえば、５０μｍ程度であってもよい。
【００３８】
ＥＱＲ電極５４は、層間絶縁膜３８の外周除去領域５２内でｎ＋型チャネルストップ領域４９に接続されている。また、ＥＱＲ電極５４の内周縁と最も外側のフィールドプレート５３の外周縁との距離Ｌ（絶縁距離）は、たとえば、３０μｍ〜６０μｍであってもよい。
図６は、半導体装置１の製造方法を説明するためのフロー図である。なお、図６は、半導体装置１の製造工程のうち主要工程のみを示すものであり、半導体装置１の製造工程には、図６で示されていない補助工程が含まれていてもよい。
【００３９】
半導体装置１を製造するには、まず、ＦＺ法により製造されたｎ−型のシリコン単結晶の半導体ウエハを用いて形成された半導体層２が準備される。
次に、半導体層２に、ｐ型不純物のイオン（たとえばボロン）が選択的に注入され（ステップＳ１）、注入後、半導体層２が熱処理（ドライブイン拡散）される（ステップＳ２）。これにより、半導体層２の外周領域１５に、ｐ型ウェル４７およびｐ型ＦＬＲ４８が形成される。
【００４０】
次に、半導体層２が選択的にエッチングされることによって、半導体層２にゲートトレンチ１６が形成される（ステップＳ３）。
次に、たとえば熱酸化処理によって（ステップＳ４）、ゲートトレンチ１６の内壁にゲート絶縁膜２４（ゲート酸化膜）が形成される。
次に、たとえばＣＶＤ法によって、ポリシリコンゲート２５の材料が、不純物を導入しながら堆積される（ステップＳ５）。ポリシリコンゲート２５の材料の堆積は、ゲートトレンチ１６を埋め戻し、さらに半導体層２の表面が隠れるまで続けられる。
【００４１】
次に、たとえばエッチバックによって、ポリシリコンゲート２５の材料の余分な部分が除去される（ステップＳ６）。つまり、ゲートトレンチ１６外の材料が選択的に除去される。
次に、半導体層２に、ｎ型不純物のイオン（たとえばリン）が選択的に注入され（ステップＳ７）、注入後、半導体層２が熱処理（ドライブイン拡散）される（ステップＳ８）。これにより、半導体層２に第２ドリフト領域３７（ｎ型ウェル）が形成される。第２ドリフト領域３７の形成によって、半導体層２の第２ドリフト領域３７よりも裏面側の領域が第１ドリフト領域３６として分離される。
【００４２】
次に、図７Ａに示すように、半導体層２に、ｐ型チャネル領域２１の形成のために、ｐ型不純物のイオン（たとえばボロン）が選択的に注入される（ステップＳ９）。このイオン注入は、たとえば、半導体層２の主面の法線方向に対して角度（たとえば４°〜８°程度）つけ、エネルギを段階に下げて行われる。たとえば、第１段階として５００ｋｅＶ〜７００ｋｅＶのエネルギで注入され、次に第２段階として２００ｋｅＶ〜４００ｋｅＶのエネルギで注入される。次に、ゲートの閾値電圧を決めるべく、さらに低エネルギ（たとえば１００ｋｅＶ〜１５０ｋｅＶ程度）で、ｐ型不純物のイオンが注入される（ステップＳ１０）。次に、半導体層２が熱処理（ドライブイン拡散）されることによって、半導体層２にｐ型チャネル領域２１が形成される（ステップＳ１１）。
【００４３】
次に、図７Ｂに示すように、半導体層２に、ｎ型不純物のイオン（たとえばリン）が選択的に注入され（ステップＳ１２）、注入後、半導体層２が熱処理（ドライブイン拡散）される（ステップＳ１３）。これにより、半導体層２にｎ＋型エミッタ領域１８が形成される。
次に、図７Ｃに示すように、半導体層２上に、たとえば酸化シリコンからなるマスク５６が形成され（ステップＳ１４）、このマスク５６を介して半導体層２が選択的にドライエッチングされる（ステップＳ１５）。これにより、ｎ＋型エミッタ領域１８を貫通してｐ型チャネル領域２１に達するコンタクトトレンチ２０が形成される。
【００４４】
次の工程は、ｐ＋型チャネルコンタクト領域１９およびｎ＋型凸領域２９の形成工程である（ステップＳ１６〜Ｓ１８）。まず、図７Ｄに示すように、マスク５６を介して、半導体層２にｐ型不純物のイオン（たとえばボロン）が第１のエネルギで選択的に注入される。第１のエネルギは、たとえば、６０ｋｅＶ〜８０ｋｅＶであってもよい。これにより、図７Ｄの「×」の深さ位置にｐ型不純物のイオンが注入される。
【００４５】
次に、図７Ｅに示すように、マスク５６を介して、半導体層２にｐ型不純物のイオン（たとえばボロン）が第２のエネルギで選択的に注入される。第２のエネルギは、第１のエネルギよりも低く、たとえば、１０ｋｅＶ〜３０ｋｅＶであってもよい。つまり、図７Ｅに示す工程では、図７Ｄで注入された「×」の深さ位置よりも浅い部位「△」にｐ型不純物のイオンが注入される。
【００４６】
次に、図７Ｆに示すように、マスク５６を介して、半導体層２にｎ型不純物のイオン（たとえばリン）が第３のエネルギで選択的に注入される。第３のエネルギは、第１のエネルギよりも高く、たとえば、９０ｋｅＶ〜１１０ｋｅＶであってもよい。つまり、図７Ｆに示す工程では、図７Ｄで注入された「×」の深さ位置よりも深い部位「□」にｎ型不純物のイオンが注入される。
【００４７】
次に、図７Ｇに示すように、半導体層２が熱処理（ドライブイン拡散）される。これにより、半導体層２のコンタクトトレンチ２０の直下に、ゲートトレンチ１６の深さ方向に沿って並ぶようにｐ＋型チャネルコンタクト領域１９（第１コンタクト領域２７および第２コンタクト領域２８）およびｎ＋型凸領域２９が形成される。
次に、たとえばスパッタ法によって、半導体層２上にエミッタ電極３（電極膜５）が形成される（ステップＳ１９）。
【００４８】
次に、半導体層２の裏面にｎ型不純物のイオン（たとえばリン）が注入され（ステップＳ２０およびＳ２１）、さらに、ｐ型不純物のイオン（たとえばボロン）が注入される（ステップＳ２２）。
次に、半導体層２がレーザアニール処理されることによって、半導体層２の裏面側にｎ型半導体領域２３およびｐ＋型コレクタ領域７が形成される（ステップＳ２３）。
【００４９】
その後、コレクタ電極６等が形成されることによって、前述の半導体装置１が得られる。
半導体装置１の使用時には、エミッタ電極３およびコレクタ電極６に対して、エミッタ電極３側が正となる電圧が印加される。この状態で、ゲート電極４とエミッタ電極３との間の電圧（ゲート−エミッタ電圧）より高くなってオン状態に移行すると、ゲートトレンチ１６の側面におけるｐ型チャネル領域２１（側部３１）にｎ型のチャネルが形成されて、ｎ＋型エミッタ領域１８とｎ−型ドリフト領域２２との間が導通する。これにより、ｎ−型ドリフト領域２２に電子が供給される。この電子が、ｐ型チャネル領域２１、ｎ−型ドリフト領域２２およびｐ＋型コレクタ領域７からなるｐｎｐトランジスタのベース電流として作用し、ｐｎｐトランジスタが導通する。ｎ＋型エミッタ領域１８から電子が供給され、ｐ＋型コレクタ領域７から正孔が注入されるので、ｎ−型ドリフト領域２２には過剰な電子と正孔が蓄積される。これにより、ｎ−型ドリフト領域２２で伝導度変調が発生し、ｎ−型ドリフト領域２２が高伝導度状態に移行する。こうして、半導体装置１（ＩＧＢＴ）の動作が実現される。
【００５０】
そして、この実施形態に係る半導体装置１によれば、ｎ−型ドリフト領域２２の頂部にｎ＋型凸領域２９が形成されているため、ｐ型チャネル領域２１を挟んで対向するｎ＋型エミッタ領域１８とｎ−型ドリフト領域２２との間の距離を短くすることができる。これにより、ｎ＋型エミッタ領域１８からｎ−型ドリフト領域２２へ電子を供給する際の直列抵抗成分を低減できるので、ＩＧＢＴにおける伝導度変調を効率よく発生させることができる。その結果、オン電圧を低減することができる。しかも、ｎ＋型凸領域２９がｎ−型ドリフト領域２２よりも高濃度であるため、正孔の蓄積効果を向上でき、伝導度変調の効率を一層向上させることができる。
【００５１】
また、ｎ＋型凸領域２９が、ＩＧＢＴの動作の際にチャネルが形成されるゲートトレンチ１６の側面を避けて形成され、ｐ型チャネル領域２１におけるチャネル長は、側部３１によって十分な長さで確保されている。そのため、ＩＧＢＴがオフ状態に移行するときにｎ−型ドリフト領域２２内の少数キャリアである正孔がｎ＋型エミッタ領域１８に吸収されることを抑制することができる。その結果、ラッチアップの発生を抑制することができる。
【００５２】
そして、この半導体装置１によれば、上記説明したラッチアップの抑制とオン電圧の低減とを、スイッチング損失の増大を伴わないで両立することができる。
上記の効果のうち、半導体装置１の構造によって、オン電圧を低減できるか否か、およびスイッチング損失の増大を抑制できるか否かを、下記のシミュレーションによって説明する。
＜シミュレーションＮｏ．１〜４＞
まず、前述の半導体装置１において、ｎ＋型凸領域２９の不純物濃度が異なること以外は同一の条件で設定した構造に関してシミュレーションを行った。Ｎｏ．１〜４の合計４つのシミュレーションサンプルを検証した。各シミュレーションサンプルの条件は次の通りである。また、ｎ＋型凸領域２９の不純物濃度を含めた半導体層２の深さ方向の濃度プロファイルを図８Ａおよび図８Ｂに示す。図８Ａおよび図８Ｂは、それぞれ、図４のＡ−Ａ線およびＢ−Ｂ線に沿って測定したときのプロファイルである。また、図８Ａおよび図８Ｂにおいて、Ｘ軸の原点が半導体層２の表面位置であり、Ｘ軸の正側がゲートトレンチ１６の深さ方向である。図８Ｂのプロファイルは、サンプルＮｏ．１〜４共にほぼ同じである。
【００５３】
サンプルＮｏ．１：ｎ＋型凸領域２９の濃度＝０（ｎ＋型凸領域２９無し）
サンプルＮｏ．２：ｎ＋型凸領域２９の濃度＝１．０×１０１３ｃｍ−３
サンプルＮｏ．３：ｎ＋型凸領域２９の濃度＝５．０×１０１３ｃｍ−３
サンプルＮｏ．４：ｎ＋型凸領域２９の濃度＝１．０×１０１４ｃｍ−３
そして、接合温度Ｔｊ＝１７５℃、アクティブサイズ＝１０ｍｍ□、およびゲート−エミッタ間電圧Ｖｇｅ＝１５Ｖの条件を設定し、サンプルＮｏ．１〜４それぞれのＶｃｅ−Ｉｃ特性を測定した。結果を図９Ａおよび図９Ｂに示す。図９Ｂは、図９Ａの破線ＸＢで囲まれた領域の拡大図である。
【００５４】
図９Ａおよび図９Ｂから明らかなように、ｎ＋型凸領域２９を有していないサンプルＮｏ．１に比べて、ｎ＋型凸領域２９を有しているサンプルＮｏ．２〜４の方がオン電圧を低減できていた。さらに、ｎ＋型凸領域２９の不純物濃度が大きいほど、オン電圧の低減量も大きいことも確認できた。
さらに、サンプルＮｏ．１〜４それぞれ同一測定条件下のターンオン波形およびターンオフ波形を示すと図１０Ａおよび図１０Ｂの通りとなる。得られた波形から、各シミュレーションサンプルのターンオン損失Ｅｏｎ、ターンオフ損失Ｅｏｆｆおよびトータル損失Ｅｔｏｔａｌ（Ｅｏｎ＋Ｅｏｆｆ）を求めたところ、表１の結果が得られた。
【００５５】
【表１】
2020115550.tif 000003
【００５６】
表１から、スイッチング損失に関して、他のサンプルに対して優位性を有するシミュレーションサンプルは存在しなかった。つまり、図９Ａおよび図９Ｂの結果を考慮すると、サンプルＮｏ．２〜４では、スイッチング損失の増大を伴わないで、オン電圧を低減できたことになる。この効果を図示したのが、図１１である。
図１１を参照すると、Ｙ軸で示されるスイッチング損失（Ｅｔｏｔａｌ）がほぼ一定であるにも関わらず、サンプルＮｏ．２〜４のオン電圧ＶｃｅがサンプルＮｏ．１に比べて低減できていることが分かる。
【００５７】
以上、本発明の一実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
【００５８】
また、前述の実施形態では、半導体層２の一例としてＦＺ法によって製造されたｎ−型のシリコン単結晶の半導体ウエハを示したが、半導体層２は、その表面にエピタキシャル層が形成されたシリコンエピタキシャル基板であってもよい。
本発明の半導体装置は、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボット等の動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。
【００５９】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００６０】
１  半導体装置
２  半導体層
３  エミッタ電極
４  ゲート電極
６  コレクタ電極
７  ｐ＋型コレクタ領域
１６  ゲートトレンチ
１８  ｎ＋型エミッタ領域
１９  ｐ＋型チャネルコンタクト領域
２０  コンタクトトレンチ
２１  ｐ型チャネル領域
２２  ｎ−型ドリフト領域
２５  ポリシリコンゲート
２７  第１コンタクト領域
２８  第２コンタクト領域
２９  ｎ＋型凸領域
３１  側部
３３  分離領域
３４  ｎ−型端部
３５  境界
３６  第１ドリフト領域
３７  第２ドリフト領域
５６  マスク
【図１】
2020115550.tif 000004
【図２】
2020115550.tif 000005
【図３】
2020115550.tif 000006
【図４】
2020115550.tif 000007
【図５】
2020115550.tif 000008
【図６】
2020115550.tif 000009
【図７Ａ】
2020115550.tif 000010
【図７Ｂ】
2020115550.tif 000011
【図７Ｃ】
2020115550.tif 000012
【図７Ｄ】
2020115550.tif 000013
【図７Ｅ】
2020115550.tif 000014
【図７Ｆ】
2020115550.tif 000015
【図７Ｇ】
2020115550.tif 000016
【図８Ａ】
2020115550.tif 000017
【図８Ｂ】
2020115550.tif 000018
【図９Ａ】
2020115550.tif 000019
【図９Ｂ】
2020115550.tif 000020
【図１０Ａ】
2020115550.tif 000021
【図１０Ｂ】
2020115550.tif 000022
【図１１】
2020115550.tif 000023