(57)【要約】【課題】各半導体チップに送受信コイルと送受信回路が効率よく配置されて小型化および高集積化が可能な半導体装置を提供すること。【解決手段】半導体装置は、第１の引き出し線、および第１の送受信回路を各々有して積層された複数のメモリチップと、誘導結合によって第１の送受信コイルと結合する第２の送受信コイル、第２の送受信コイルの両端から引き出された第２の引き出し線、および第２の引き出し線に接続して第２の送受信コイルとの間で信号を入出力する第２の送受信回路を複数のメモリチップ毎に有して、複数のメモリチップの積層方向の一端に配置されたインターポーザとを具備する。複数のメモリチップは、平面視で、複数の第１の送受信回路が互いに重なる位置に配置され、これらの第１の送受信回路の周囲に第１の送受信コイルが互いに重ならない位置で配置される。【選択図】図２
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【特許請求の範囲】
【請求項１】
誘導結合による通信用の第１の送受信コイル、前記第１の送受信コイルの両端から引き出された第１の引き出し線、および前記第１の引き出し線に接続して前記第１の送受信コイルとの間で信号を入出力する第１の送受信回路を各々有して積層された複数のメモリチップと、
誘導結合によって前記第１の送受信コイルと結合する第２の送受信コイル、前記第２の送受信コイルの両端から引き出された第２の引き出し線、および前記第２の引き出し線に接続して前記第２の送受信コイルとの間で信号を入出力する第２の送受信回路を前記複数のメモリチップ毎に有して、前記複数のメモリチップの積層方向の一端に配置されたインターポーザとを具備し、
前記複数のメモリチップは、平面視で、複数の前記第１の送受信回路が互いに重なる位置に配置され、これらの第１の送受信回路の周囲に前記第１の送受信コイルが互いに重ならない位置に配置された構造を有する半導体装置。
【請求項２】
前記第１の送受信コイルは、前記第１の送受信回路の周囲に平面視で対称に配置される請求項１に記載の半導体装置。
【請求項３】
前記第１の引き出し線の長さは、前記複数のメモリチップ間で等しい請求項１に記載の半導体装置。
【請求項４】
前記第２の送受信コイルの中心軸は、それぞれ対応する前記第１の送受信コイルの中心軸に一致する請求項１に記載の半導体装置。
【請求項５】
前記メモリチップ毎に配置された第２の引き出し線はいずれも等しい長さである請求項１に記載の半導体装置。
【請求項６】
前記インターポーザは、積層された前記複数のメモリチップのうちで積層方向の一端に位置するメモリチップである請求項１に記載の半導体装置。
【請求項７】
前記複数のメモリチップは、複数のグループ単位に分割され、各グループ単位を構成するメモリチップの前記第１の送受信コイル、前記第１の引き出し線、および前記第１の送受信回路は、平面視でそれぞれ互いに重なる位置に配置される請求項１に記載の半導体装置。
【請求項８】
前記メモリチップは、それぞれ、互いに異なる識別番号を出力する演算回路と、前記識別番号をメモリチップ選択用のアドレスと比較して一致するか否かを検知する比較回路とを有し、前記アドレスの信号線は全ての前記メモリチップ間で共通する請求項７に記載の半導体装置。
【請求項９】
前記インターポーザは前記アドレスを生成して出力する請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、より詳しくは、半導体チップが積層された積層型の半導体装置に関する。
【背景技術】
【０００２】
大規模集積回路（Large Scale Integration; LSI）の高集積化および大容量化の要求に応えるため、複数の半導体チップを三次元的に積層することが行われている。
【０００３】
三次元実装技術の１つに、貫通シリコンビア技術（Through-Silicon-Via, TSV）がある。この方法では、半導体チップに微小な孔を設けて貫通電極を形成し、チップ同士を上下に配線で接続する。しかし、ＴＳＶは、機械加工技術を必要とするため１チップあたりの製造コストが高く、また、応力や熱などに起因する機械的接続不良などの問題がある。
【０００４】
三次元実装技術の他の方法として、誘導結合による技術（ThruChip Interface, TCI）がある。ＴＣＩでは、送信コイルと受信コイル間での誘導結合を利用して、積層されたチップ間でデータ通信が行われる（例えば、特許文献１参照。）。
【０００５】
ＴＣＩにおいて、積層されたチップ間での誘導結合インターフェースは、送受信コイル間の誘導結合と、データ通信を処理する送受信回路によって構成される。送信回路は送信データを電流に変換し、変換された送信電流が送信コイルに流れると、送信電流の変化に応じて受信コイルに受信電圧が誘導される。すると、受信回路で誘導電圧が検出されて送信データが復元される。ＴＣＩにおける送受信コイルは、半導体集積回路の製造プロセスの中で金属配線によって作成され、機械加工技術を必要としない。このため、ＴＣＩは、ＴＳＶと比較するとコスト的に優位であり、また、機械的接続に起因する信頼性の問題も解消できる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−２２８９８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
高性能で低電力のスーパーコンピュータを実現するには、半導体集積回路を小型化しつつ、集積度をこれまで以上に向上させる必要がある。本発明は、こうした点に鑑みてなされたものである。すなわち、本発明の目的は、ＴＣＩを利用した三次元実装による半導体装置において、各半導体チップに送受信コイルと送受信回路を効率よく配置することにより、小型化および高集積化が可能な半導体装置を提供することにある。
【０００８】
本発明の他の目的および利点は、以下の記載から明らかとなるであろう。
【課題を解決するための手段】
【０００９】
（１）本発明の一態様は、誘導結合による通信用の第１の送受信コイル、第１の送受信コイルの両端から引き出された第１の引き出し線、および第１の引き出し線に接続して第１の送受信コイルとの間で信号を入出力する第１の送受信回路を各々有して積層された複数のメモリチップと、
誘導結合によって第１の送受信コイルと結合する第２の送受信コイル、第２の送受信コイルの両端から引き出された第２の引き出し線、および前記第２の引き出し線に接続して第２の送受信コイルとの間で信号を入出力する第２の送受信回路を複数のメモリチップ毎に有して、複数のメモリチップの積層方向の一端に配置されたインターポーザとを具備し、
複数のメモリチップは、平面視で、複数の第１の送受信回路が互いに重なる位置に配置され、これらの第１の送受信回路の周囲に第１の送受信コイルが互いに重ならない位置に配置された構造を有する半導体装置に関する。
【００１０】
（２）本発明の他の態様は、第１の送受信コイルは、第１の送受信回路の周囲に平面視で対称に配置される（１）に記載の半導体装置に関する。
【００１１】
（３）本発明の他の態様は、第１の引き出し線の長さは、複数のメモリチップ間で等しい（１）に記載の半導体装置に関する。
【００１２】
（４）本発明の他の態様は、第２の送受信コイルの中心軸は、それぞれ対応する第１の送受信コイルの中心軸に一致する（１）に記載の半導体装置に関する。
【００１３】
（５）本発明の他の態様は、メモリチップ毎に配置された第２の引き出し線はいずれも等しい長さである（１）に記載の半導体装置に関する。
【００１４】
（６）本発明の他の態様は、インターポーザは、積層された複数のメモリチップのうちで積層方向の一端に位置するメモリチップである（１）に記載の半導体装置に関する。
【００１５】
（７）本発明の他の態様は、複数のメモリチップは、複数のグループ単位に分割され、各グループ単位を構成するメモリチップの第１の送受信コイル、第１の引き出し線、および第１の送受信回路は、平面視でそれぞれ互いに重なる位置に配置され（１）に記載の半導体装置に関する。
【００１６】
（８）本発明の他の態様は、メモリチップは、それぞれ、互いに異なる識別番号を出力する演算回路と、識別番号をメモリチップ選択用のアドレスと比較して一致するか否かを検知する比較回路とを有し、アドレスの信号線は全てのメモリチップ間で共通する（７）に記載の半導体装置に関する。
【００１７】
（９）本発明の他の態様は、インターポーザはアドレスを生成して出力する（８）に記載の半導体装置に関する。
【発明の効果】
【００１８】
本発明によれば、各半導体チップに送受信コイルと送受信回路が効率よく配置されて小型化および高集積化が可能な半導体装置が提供される。
【図面の簡単な説明】
【００１９】
【図１】実施の形態１における半導体装置の一例を示す一部断面図である。
【図２】実施の形態１におけるインターポーザと積層ＤＲＡＭの構造を模式的に示す斜視図である。
【図３】誘導結合を生じる送受信コイルの模式図の一例である。
【図４】（Ａ）〜（Ｄ）は実施の形態１のメモリチップの模式的な一部平面図である。
【図５】実施の形態１のインターポーザの模式的な一部平面図である。
【図６】実施の形態２における半導体装置の一例を示す一部断面図である。
【図７】実施の形態２における積層ＤＲＡＭの断面模式図である。
【図８】実施の形態３におけるインターポーザと積層ＤＲＡＭの構造を模式的に示す斜視図である。
【図９】（Ａ）〜（Ｄ）は実施の形態３のメモリチップの模式的な一部平面図である。
【図１０】実施の形態３のインターポーザの模式的な一部平面図である。
【図１１】図１０のａ−ａ線を図８のメモリチップに投影した断面模式図である。
【図１２】図１０のｂ−ｂ線を図８のメモリチップに投影した断面模式図である。
【図１３】実施の形態３におけるチップ選択回路の構成図である。
【発明を実施するための形態】
【００２０】
実施の形態１．
図１は、本実施の形態による半導体装置の一例を示す一部断面図である。図１の半導体装置１では、基板５の上にはんだボール６を介してプロセッサ２が実装されている。また、基板５の上には、ＤＲＡＭ（Dynamic Random Access Memory）のメモリチップ１１〜１４が基板５に対して垂直方向に積層された積層構造（積層ＤＲＡＭ４）が設けられている。積層ＤＲＡＭ４におけるメモリチップの積層方向の一端、すなわち、メモリチップ１１の上には、インターポーザ３が配置されている。インターポーザ３を設けることで、プロセッサ２で発した熱がＤＲＡＭの動作に悪影響を与えるのを防止できる。尚、半導体装置１は、例えば、プロセッサ２の周囲に、インターポーザ３と積層ＤＲＡＭ４とからなる構造体が複数配置された構造とすることができる。積層は、フュージョンボンディング（Fusion Bonding）によって実現されている。積層は、接着剤を使用した手法や、表面活性化常温接合等の他の手法を利用してもよい。
【００２１】
プロセッサ２と、積層ＤＲＡＭ４の各メモリチップ１１〜１４とは、インターポーザ３を介して電気的に接続される。具体的には、インターポーザ３は、上方に配置されたプロセッサ２のチップから送られたデータを受信し、下方に配置された積層ＤＲＡＭ４のうちの所定のメモリチップへデータを送信する。これにより、データの書き込みが行われる。一方、データの読み込みは、インターポーザ３が、下方に配置された積層ＤＲＡＭ４のうちの所定のメモリチップから送られたデータを受信し、上方に配置されたプロセッサ２のチップへデータを送信することによって行われる。
【００２２】
尚、半導体装置１では、例えば、プロセッサ２から図示されない他の１以上の素子へデータが送信され、それらの素子のいずれかからインターポーザ３へデータが送信されてもよい。また、メモリチップ１１〜１４から受信したデータをインターポーザ３は、プロセッサ２ではなく、図示されない他の素子へ送信してもよい。
【００２３】
図２は、図１におけるインターポーザ３と積層ＤＲＡＭ４の構造を模式的に示す斜視図である。積層ＤＲＡＭ４は、４枚のＤＲＡＭのメモリチップ１１〜１４が積層されてなる。各メモリチップ１１〜１４は、それぞれ、送受信コイルＣ１１〜Ｃ１４を有する。また、インターポーザ３は、メモリチップ１１〜１４の送受信コイルＣ１１〜Ｃ１４に対応する送受信コイルＣ１〜Ｃ４を有する。ここで、送受信コイルＣ１１〜Ｃ１４は、本発明の第１の送受信コイルの好適な一例である。また、送受信コイルＣ１〜Ｃ４は、本発明の第２の送受信コイルの好適な一例である。但し、本実施の形態において、メモリチップの積層数は、図１および図２の例に限られるものではない。
【００２４】
尚、本明細書では、送信コイルと受信コイルを併せて送受信コイルと称する。送受信コイルは、例えば、送信コイルの中心と受信コイルの中心とが同軸に位置するよう配置された構造とすることができる。送受信コイルの巻き数は、複数の配線層と接続ビアを用いることによって任意の値とすることができる。尚、送受信コイルの構造は上記の例に限られるものではなく、例えば、一層の配線で一巻きの送信コイルと受信コイルを形成してこれらを連結し、複数の配線層と接続ビアによって巻き数を増やした構造としてもよい。実際の半導体装置では、ＤＲＡＭのメモリチップ１つあたりに、例えば１０００個程度の送受信コイルが配置される。各送受信コイル間の距離は、例えば、送受信コイルのサイズの２分の１程度とすることができる。
【００２５】
図３を用いて、インターポーザ３の送受信コイルＣ１と、メモリチップ１１の送受信コイルＣ１１の間での誘導結合について説明する。尚、本実施の形態では、送受信コイル（Ｃ１〜Ｃ４，Ｃ１１〜Ｃ１４）の平面形状を円形としているが、これに限られるものではなく、多角形または楕円形などであってもよい。
【００２６】
図３の例において、送受信コイルＣ１は、送信コイルＣ１Ｔの外側に受信コイルＣ１Ｒが設けられ、さらに、送信コイルＣ１Ｔと受信コイルＣ１Ｒとが同心に配置された二重コイルとなっている。また、送受信コイルＣ１１も同様であり、送信コイルＣ１１Ｔの外側に受信コイルＣ１１Ｒが設けられた構造となっている。そして、送受信コイルＣ１と送受信コイルＣ１１とは、図３において点線で示す中心軸が互いに一致するように配置されている。
【００２７】
送受信コイルＣ１の両端からは、引き出し線Ｌ１が引き出されており、この引き出し線Ｌ１には、送受信回路ＴＲ１が接続している。送受信回路ＴＲ１は、以下のようにして、送受信コイルＣ１との間で信号を入出力する。尚、引き出し線Ｌ１は、本発明の第２の引き出し線の好適な一例である。また、送受信回路ＴＲ１は、本発明の第２の送受信回路の好適な一例である。
【００２８】
送受信回路ＴＲ１は、メモリチップ１１に送信するデータに応じて重畳した電流を送信コイルＣ１Ｔに出力する。送信コイルＣ１Ｔに送信電流が流れると、送信コイルＣ１Ｔに鎖交する磁束が生じる。生じた磁束はメモリチップ１１における送受信コイルＣ１１の受信コイルＣ１１Ｒにも鎖交するため、受信コイルＣ１１Ｒに誘導起電力が生じて受信電流が流れる。
【００２９】
送受信コイルＣ１１の両端からは、引き出し線Ｌ１１が引き出されており、この引き出し線Ｌ１１には、送受信回路ＴＲ１１が接続している。送受信回路ＴＲ１１は、送受信コイルＣ１１との間で信号を入出力する。ここでは、受信コイルＣ１１Ｒに受信電流が流れると、送受信回路ＴＲ１１は、生じた誘導起電力に応じたデータを再生する。尚、引き出し線Ｌ１１は、本発明の第１の引き出し線の好適な一例である。また、送受信回路ＴＲ１１は、本発明の第１の送受信回路の好適な一例である。
【００３０】
以上のようにして、プロセッサ２から出力されたデータは、インターポーザ３を介して積層ＤＲＡＭ４のメモリチップ１１に伝送される。
【００３１】
一方、メモリチップ１１からデータを読み出す場合には、メモリチップ１１における送受信回路ＴＲ１１の送信器が、インターポーザ３に送信するデータに応じて重畳した電流を送信コイルＣ１１Ｔに出力する。送信コイルＣ１１Ｔに送信電流が流れると、送信コイルＣ１１Ｔに鎖交する磁束が生じる。生じた磁束はインターポーザ３における送受信コイルＣ１の受信コイルＣ１Ｒにも鎖交するため、受信コイルＣ１Ｒに誘導起電力が生じて受信電流が流れる。受信コイルＣ１Ｒに受信電流が流れると、受信コイルＣ１Ｒに電気的に接続する送受信回路ＴＲ１は、生じた誘導起電力に応じたデータを再生する。以上のようにして、積層ＤＲＡＭ４のメモリチップ１１から出力されたデータは、インターポーザ３に伝送される。
【００３２】
インターポーザの他の送受信コイル（Ｃ２〜Ｃ４）と、他のメモリチップの送受信コイル（Ｃ１２〜Ｃ１４）についても、コイルの両端から引き出された引き出し線と、この引き出し線に接続して送受信コイルとの間で信号を入出力する送受信回路とが、それぞれに設けられている。ここで、送受信コイル（Ｃ２〜Ｃ４）に設けられた引き出し線は、本発明の第２の引き出し線の好適な一例であり、送受信コイル（Ｃ１２〜Ｃ１４）に設けられた引き出し線は、本発明の第１の引き出し線の好適な一例である。また、送受信コイル（Ｃ２〜Ｃ４）と電気的に接続する送受信回路は、本発明の第２の送受信回路の好適な一例であり、送受信コイル（Ｃ１２〜Ｃ１４）と電気的に接続する送受信回路は、本発明の第１の送受信回路の好適な一例である。
【００３３】
半導体装置１では、送受信コイルＣ２と送受信コイルＣ１２の間、送受信コイルＣ３と送受信コイルＣ１３の間、送受信コイルＣ４と送受信コイルＣ１４の間で、それぞれ上記と同様にしてデータの送受信が行われる。図２のＭ１〜Ｍ４は、各コイル間で生じる磁束である。このとき、インターポーザ３の送受信コイルＣ１〜Ｃ４の各中心軸は、それぞれ対応するメモリチップの送受信コイルＣ１１〜Ｃ１４の中心軸と一致していることが好ましい。これにより、送受信が行われるコイル間で信号が減衰して通信ができなくなるのを抑制できる。また、通信を行うためにより大きな電力が必要となる事態を回避できる。
【００３４】
本実施の形態では、積層ＤＲＡＭを構成する複数のメモリチップにおいて、各メモリチップの第１の送受信回路は、平面視で互いに重なる位置に配置される。一方、各メモリチップの第１の送受信コイルは、平面視で、これらの第１の送受信回路の周囲の互いに重ならない位置に配置される。このとき、インターポーザの第２の送受信コイルの中心軸は、上述の通り、それぞれ対応する第１の送受信コイルの中心軸に一致していることが好ましい。また、第１の送受信コイルは、平面視で対象に配置されることが好ましく、第１の引き出し線の長さは、メモリチップ間で等しいことが好ましい。
【００３５】
図４（Ａ）〜図４（Ｄ）は、メモリチップ１１〜１４の模式的な一部平面図である。これらの図には、メモリチップ１１〜１４に設けられた送受信コイルＣ１１〜Ｃ１４と、これらの送受信コイルの両端から引き出された引き出し線Ｌ１１〜Ｌ１４と、これらの引き出し線に接続して送受信コイルＣ１１〜Ｃ１４との間で信号を入出力する送受信回路ＴＲ１１〜ＴＲ１４とが示されている。
【００３６】
図４（Ａ）に示すメモリチップ１１では、送受信コイルＣ１１と送受信回路ＴＲ１１は、Ｙ方向に沿って配列している。図４（Ｃ）に示すメモリチップ１３も同様であるが、送受信コイルＣ１３と送受信回路ＴＲ１３の位置関係は図４（Ａ）と１８０度異なっている。また、図４（Ｂ）に示すメモリチップ１２では、送受信コイルＣ１２と送受信回路ＴＲ１２は、Ｘ方向に沿って配列している。図４（Ｄ）に示すメモリチップ１４も同様であるが、送受信コイルＣ１４と送受信回路ＴＲ１４の位置関係は図４（Ｂ）と１８０度異なっている。このようなメモリチップ１１〜１４を、送受信回路ＴＲ１１〜ＴＲ１４が平面視で重なるようにして積層した構造が図２に示すものである。送受信回路ＴＲ１１〜ＴＲ１４は、メモリチップ１１〜１４で共通する位置、すなわち、図２の点線ＣＬで示す位置に配置される。半導体装置１のフロアプランをこのようにすることにより、効率よく多数の送受信回路、ひいては送受信コイルを各メモリチップ１１〜１４に設けることができる。したがって、半導体装置を小型化・高集積化することが可能である。
【００３７】
また、図２の構造によれば、積層ＤＲＡＭ４を平面視したとき、重なり合った送受信回路ＴＲ１１〜ＴＲ１４の周囲に送受信コイルＣ１１〜Ｃ１４が互いに重ならない位置で配置される。このとき、送受信コイルＣ１１〜Ｃ１４は、図２に示すように、平面視で対称に配置されることが好ましい。送受信コイルＣ１１〜Ｃ１４を互いに重ならない位置で配置することにより、互いのコイル間の距離が離れるため、各送受信コイルにおけるクロストークの受信電圧を減少させて、インターポーザ３の対応する送受信コイルからの受信信号電圧に影響しないようにすることが可能となる。さらに、送受信コイルＣ１１〜Ｃ１４を平面視で対称となるように配置すれば、これらに限られない多数の送受信コイルを各メモリチップ１１〜１４に一層効率よく配置することが可能である。尚、本明細書において、対称とは、線対称若しくは点対称、または線対称および点対称の両方であることを意味する。例えば、図２において、平面視での送受信コイルＣ１１〜Ｃ１４の配置は、線対称の配置であるとともに点対称の配置でもある。
【００３８】
そしてまた、図４（Ａ）〜図４（Ｄ）に示すように、引き出し線Ｌ１１〜Ｌ１４の長さは、互いに等しいことが好ましい。引き出し線Ｌ１１〜Ｌ１４の長さが異なると、これらの抵抗も異なるため、送受信コイルＣ１１〜Ｃ１４と送受信回路ＴＲ１１〜ＴＲ１４の間で入出力される信号の減衰の程度に差が生じる。引き出し線Ｌ１１〜Ｌ１４の長さを同じとすることにより、送受信コイルと送受信回路はどの組み合わせであっても、同じレベルの信号を入出力することが可能となる。
【００３９】
図５は、インターポーザ３の模式的な一部平面図である。この図には、送受信コイルＣ１〜Ｃ４と、これらの送受信コイルの両端から引き出された引き出し線Ｌ１〜Ｌ４と、これらの引き出し線に接続して送受信コイルＣ１〜Ｃ４との間で信号を入出力する送受信回路ＴＲ１〜ＴＲ４とが示されている。ここで、送受信コイルＣ１、引き出し線Ｌ１、および送受信回路ＴＲ１を１組とし、同様に、他の送受信コイルＣ２〜Ｃ４、引き出し線Ｌ２〜Ｌ４、および送受信回路ＴＲ２〜ＴＲ４についても組分けすると、送受信コイル、引き出し線、および送受信回路からなる組が４組できる。これらを適当な大きさの円１０の周上に、送受信回路ＴＲ１〜ＴＲ４を円１０の内側に、送受信コイルＣ１〜Ｃ４を円１０の外側に向けて対称に配置すると、図５に示すようになる。このとき、送受信コイルＣ１〜Ｃ４の中心軸は、既に述べたように、それぞれ対応するメモリチップの送受信コイルＣ１１〜Ｃ１４の中心軸に一致することが好ましい。
【００４０】
また、インターポーザ３の引き出し線Ｌ１〜Ｌ４は互いに等しい長さを有することが好ましい。引き出し線Ｌ１〜Ｌ４の長さが異なると、これらの抵抗も異なるため、送受信コイルＣ１〜Ｃ４と送受信回路ＴＲ１〜ＴＲ４の間で入出力される信号の減衰の程度に差が生じる。引き出し線Ｌ１〜Ｌ４の長さを同じとすることにより、いずれの送受信コイルと送受信回路の組み合わせであっても、同じレベルの信号を入出力することが可能となる。
【００４１】
尚、図２および図５において、インターポーザ３の送受信回路ＴＲ１〜ＴＲ４は互いに重ならない位置に配置されているが、本実施の形態はこれに限られるものではない。例えば、図５の円１０の中心に送受信回路を１つ設け、この送受信回路が、送受信コイルＣ１〜Ｃ４のそれぞれに対応する４つの回路部分と、これらの送受信コイルＣ１〜Ｃ４に共通して使用される回路部分とを有するようにしてもよい。
【００４２】
実施の形態２．
図６は、本実施の形態による半導体装置の一例を示す一部断面図である。図６の半導体装置１０１では、基板１０５の上に、はんだボール１０６を介してプロセッサ１０２が実装されており、また、ＤＲＡＭ（Dynamic Random Access Memory）の５枚のメモリチップ１１１，１１〜１４が基板１０５に対して垂直方向に積層された積層ＤＲＡＭ１０４が設けられている。
【００４３】
図７は、積層ＤＲＡＭ１０４の断面模式図である。この図において、図２と同じ符号を示したものは同様の構造であることを意味する。尚、積層ＤＲＡＭ１０４は、メモリチップ１１１の下方に４枚のメモリチップ１１〜１４が積層されてなるが、メモリチップ１１１の下方に積層されるチップ数はこれに限られるものではない。
【００４４】
積層ＤＲＡＭ１０４の最上層のメモリチップ１１１は、メモリチップとしての本来的な機能と、インターポーザとしての機能とを併せ持つ。この構造によれば、インターポーザを積層ＤＲＡＭと別個のものとして設ける必要がないので、基板１０５の上に設けられる積層体全体の厚みを小さくすることができる。
【００４５】
メモリチップ１１１がインターポーザとして機能するために、メモリチップ１１１は、各ＤＲＡＭのメモリチップ１１〜１４の送受信コイルＣ１１〜Ｃ１４に対応する送受信コイルＣ１〜Ｃ４を有する。送受信コイルＣ１１〜Ｃ１４，Ｃ１〜Ｃ４は、実施の形態１で述べた送受信コイルＣ１１〜Ｃ１４，Ｃ１〜Ｃ４と同様であり、それぞれ、本発明の第１の送受信コイルと第２の送受信コイルに対応する。
【００４６】
メモリチップ１１１の送受信コイル（Ｃ１〜Ｃ４）と、他のメモリチップ１１〜１４の送受信コイル（Ｃ１１〜Ｃ１４）には、コイルの両端から引き出された引き出し線（Ｌ１〜Ｌ４，Ｌ１１〜Ｌ１４）がそれぞれ設けられており、さらに、引き出し線には、対応する送受信コイルとの間で信号を入出力する送受信回路（ＴＲ１〜ＴＲ４、ＴＲ１１〜ＴＲ１４）がそれぞれ接続している。ここで、引き出し線Ｌ１〜Ｌ４は、本発明の第２の引き出し線の好適な一例であり、引き出し線Ｌ１１〜Ｌ１４は、本発明の第１の引き出し線の好適な一例である。また、送受信回路ＴＲ１〜ＴＲ４は、本発明の第２の送受信回路の好適な一例であり、送受信回路ＴＲ１１〜ＴＲ１４は、本発明の第１の送受信回路の好適な一例である。
【００４７】
図７に示すように、送受信コイルＣ１と送受信コイルＣ１１の間で、矢印Ｍ１で示すような磁束により電磁的な結合が生じ、それによってデータの送受信が行われる。また、送受信コイルＣ２と送受信コイルＣ１２の間、送受信コイルＣ３と送受信コイルＣ１３の間、送受信コイルＣ４と送受信コイルＣ１４の間でも、それぞれ、矢印Ｍ２〜Ｍ４で示すような磁束により電磁的な結合が生じて、データの送受信が行われる。このとき、メモリチップ１１１の送受信コイルＣ１〜Ｃ４の各中心軸は、それぞれ対応するメモリチップの送受信コイルＣ１１〜Ｃ１４の中心軸と一致していることが好ましい。これにより、送受信が行われるコイル間で信号が減衰して通信ができなくなるのを抑制できる。また、通信を行うためにより大きな電力が必要となる事態を回避できる。
【００４８】
メモリチップ１１〜１４の送受信回路ＴＲ１１〜ＴＲ１４は、平面視で互いに重なる位置に配置される。すなわち、送受信回路ＴＲ１１〜ＴＲ１４は、メモリチップ１１〜１４で共通する位置、具体的には、図７の点線ＣＬで示す位置に配置される。一方、メモリチップ１１〜１４の送受信コイルＣ１１〜Ｃ１４は、平面視で、これらの送受信回路ＴＲ１１〜ＴＲ１４の周囲の互いに重ならない位置に配置される。このとき、メモリチップ１１１の送受信コイルＣ１〜Ｃ４の中心軸は、上述の通り、それぞれ対応するメモリチップ１１〜１４の送受信コイルＣ１１〜Ｃ１４の中心軸に一致していることが好ましい。また、送受信コイルＣ１１〜Ｃ１４は、平面視で対象に配置されることが好ましく、引き出し線の長さＬ１１〜Ｌ１４は、メモリチップ１１〜１４間で等しいことが好ましい。
【００４９】
半導体装置１０１のフロアプランを上記のようにすることにより、効率よく多数の送受信回路、ひいては送受信コイルを各メモリチップ１１〜１４に設けることができる。したがって、半導体装置を小型化・高集積化することが可能である。また、送受信コイルＣ１１〜Ｃ１４を互いに重ならない位置で配置することにより、互いのコイル間の距離が離れるため、各送受信コイルにおけるクロストークの受信電圧を減少させて、メモリチップ１１１の対応する送受信コイルからの受信信号電圧に影響しないようにすることが可能となる。さらに、送受信コイルＣ１１〜Ｃ１４を平面視で対称となるように配置すれば、これらに限られない多数の送受信コイルをメモリチップ１１〜１４に一層効率よく配置することが可能である。そしてまた、引き出し線Ｌ１１〜Ｌ１４の長さを互いに等しくすることにより、送受信コイルＣ１１と送受信回路ＴＲ１１の間、送受信コイルＣ１２と送受信回路ＴＲ１２の間、送受信コイルＣ１３と送受信回路ＴＲ１３の間、または送受信コイルＣ１４と送受信回路ＴＲ１４の間で入出力される各信号のレベルを同じとすることが可能となる。
【００５０】
インターポーザとして機能するメモリチップ１１１のフロアプランは、実施の形態１で図５を用いて述べたインターポーザ３のフロアプランと同様である。すなわち、メモリチップ１１１の送受信コイルＣ１、引き出し線Ｌ１、および送受信回路ＴＲ１を１組とし、同様に、他の送受信コイルＣ２〜Ｃ４、引き出し線Ｌ１〜Ｌ４、および送受信回路ＴＲ２〜ＴＲ４についても組分けすると、送受信コイル、引き出し線、および送受信回路からなる組が４組できる。これらを適当な大きさの円の周上に、送受信回路ＴＲ２〜ＴＲ４を円の内側に、送受信コイルＣ１〜Ｃ４を円の外側に向けて対称に配置すると、図７に示すようになる。このとき、送受信コイルＣ１〜Ｃ４の中心軸は、既に述べたように、それぞれ対応するメモリチップの送受信コイルＣ１１〜Ｃ１４の中心軸に一致することが好ましい。
【００５１】
また、メモリチップ１１１の引き出し線Ｌ１〜Ｌ４は、互いに等しい長さを有することが好ましい。引き出し線Ｌ１〜Ｌ４の長さが異なると、これらの抵抗も異なるため、送受信コイルＣ１〜Ｃ４と送受信回路ＴＲ１〜ＴＲ４の間で入出力される信号の減衰の程度に差が生じる。引き出し線Ｌ１〜Ｌ４の長さを同じとすることにより、送受信コイルと送受信回路はどの組み合わせであっても、同じレベルの信号を入出力することが可能となる。
【００５２】
尚、図７において、メモリチップ１１１の送受信回路ＴＲ１〜ＴＲ４は互いに重ならない位置に配置されているが、本実施の形態はこれに限られるものではない。例えば、上記円の中心に送受信回路を１つ設けてもよい。この場合、送受信回路は、例えば、送受信コイルＣ１〜Ｃ４のそれぞれに対応する４つの回路部分と、これらの送受信コイルＣ１〜Ｃ４に共通して使用される回路部分とを有することができる。
【００５３】
実施の形態３．
本実施の形態の半導体装置は、実施の形態１で述べた図１と同様に、基板の上にはんだボールを介してプロセッサが実装された構造とすることができる。この基板の上には、ＤＲＡＭ（Dynamic Random Access Memory）のメモリチップが基板に対して垂直方向に積層された積層構造（積層ＤＲＡＭ）が設けられる。また、積層ＤＲＡＭにおけるメモリチップの積層方向の一端には、インターポーザが配置される。そして、プロセッサとＤＲＡＭとは、インターポーザを介して電気的に接続される。
【００５４】
図８は、インターポーザ２０と積層ＤＲＡＭ２０４の構造を模式的に示す斜視図である。この図において、積層ＤＲＡＭ２０４は、８枚のＤＲＡＭのメモリチップ２１〜２８によって構成されているが、メモリチップの積層数はこれに限られるものではない。
【００５５】
図８において、インターポーザ２０には、送受信コイルＣ２１〜Ｃ２４と、これらの送受信コイルの両端から引き出された引き出し線Ｌ２１〜Ｌ２４と、これらの引き出し線に接続して送受信コイルＣ２１〜Ｃ２４との間で信号を入出力する送受信回路ＴＲ２１〜ＴＲ２４とが配置されている。これらは、実施の形態１で述べたインターポーザ３の送受信コイルＣ１〜Ｃ４、引き出し線Ｌ１〜Ｌ４、送受信回路ＴＲ１〜ＴＲ４と同様である。尚、送受信コイルＣ２１〜Ｃ２４は、本発明の第２の送受信コイルの好適な一例である。また、引き出し線Ｌ２１〜Ｌ２４は、本発明の第２の引き出し線の好適な一例である。さらに、送受信回路ＴＲ２１〜ＴＲ２４は、本発明の第２の送受信回路の好適な一例である。
【００５６】
図８では、メモリチップ２１〜２８に配置された送受信コイル、引き出し線、および送受信回路はいずれも省略されているが、これらは、実施の形態１で図２を用いて説明したメモリチップ１１〜１４と同様である。すなわち、メモリチップ２１，２２には、メモリチップ１１と同様の送受信コイル、引き出し線、および送受信回路が配置されている。また、メモリチップ２３，２４には、メモリチップ１２と同様の送受信コイル、引き出し線、および送受信回路が配置されている。さらに、メモリチップ２５，２６には、メモリチップ１３と同様の送受信コイル、引き出し線、および送受信回路が配置されている。そしてまた、メモリチップ２７，２８には、メモリチップ１４と同様の送受信コイル、引き出し線、および送受信回路が配置されている。これらのメモリチップ２１〜２８と、インターポーザ２０との配置関係も図２と同様である。
【００５７】
このように、本実施の形態は、送受信コイル、引き出し線、および送受信回路の配置が同一であるメモリチップを複数有する点で実施の形態１と相違する。具体的には、積層ＤＲＡＭ２０４を構成するメモリチップ２１〜２８は、４つ（複数）のグループ単位に分割され、各グループ単位Ｇ１〜Ｇ４を構成するメモリチップの送受信コイル、引き出し線、および送受信回路は、平面視でそれぞれ互いに重なる位置に配置される。すなわち、図８でグループＧ１を構成するメモリチップ２２の送受信コイル、引き出し線、および送受信回路の配置は、同じグループＧ１のメモリチップ２１と同じである。同様に、グループＧ２を構成するメモリチップ２３と２４、グループＧ３を構成するメモリチップ２５と２６、グループＧ４を構成するメモリチップ２７と２８も、それぞれ、送受信コイル、引き出し線、および送受信回路の配置が同一である。このような構成によれば、メモリチップ毎に異なる配置の送受信コイル、引き出し線、および送受信回路を設ける必要がない。したがって、ＤＲＡＭのメモリチップを４枚積層した製品と８枚積層した製品との間での切り替えを容易にし、半導体装置の製造プロセスを簡略化することが可能となる。
【００５８】
図９（Ａ）〜図９（Ｄ）は、メモリチップ２１〜２８の模式的な一部平面図である。これらの図には、メモリチップ２１〜２８に設けられた送受信コイルＣ２２１〜Ｃ２２８と、これらの送受信コイルの両端から引き出された引き出し線Ｌ２２１〜Ｌ２２８と、これらの引き出し線に接続して送受信コイルＣ２２１〜Ｃ２２８との間で信号を入出力する送受信回路ＴＲ２２１〜ＴＲ２２８とが示されている。ここで、送受信コイルＣ２２１〜Ｃ２２８は、本発明の第１の送受信コイルの好適な一例である。また、引き出し線Ｌ２２１〜Ｌ２２８は、本発明の第１の引き出し線の好適な一例である。さらに、送受信回路ＴＲ２２１〜ＴＲ２２８は、本発明の第１の送受信回路の好適な一例である。
【００５９】
図９（Ａ）に示すメモリチップ２１（２２）では、送受信コイルＣ２２１（Ｃ２２２）と送受信回路ＴＲ２２１（ＴＲ２２２）は、Ｙ方向に沿って配列している。図９（Ｃ）に示すメモリチップ２５（２６）も同様であるが、送受信コイルＣ２２５（Ｃ２２６）と送受信回路ＴＲ２２５（ＴＲ２２６）の位置関係は、図９（Ａ）と１８０度異なっている。
【００６０】
また、図９（Ｂ）に示すメモリチップ２３（２４）では、送受信コイルＣ２２３（Ｃ２２４）と送受信回路ＴＲ２２３（ＴＲ２２４）は、Ｘ方向に沿って配列している。図９（Ｄ）に示すメモリチップ２７（２８）も同様であるが、送受信コイルＣ２２７（Ｃ２２８）と送受信回路ＴＲ２２７（ＴＲ２２８）の位置関係は、図９（Ｂ）と１８０度異なっている。
【００６１】
積層ＤＲＡＭ２０４は、このようなメモリチップ２１〜２８を、送受信回路ＴＲ２２１〜ＴＲ２２８が平面視で重なるように積層して構成される。すなわち、送受信回路ＴＲ２２１〜ＴＲ２２８が、メモリチップ２１〜２８で共通する位置に配置される。半導体装置のフロアプランをこのようにすることにより、効率よく多数の送受信回路、ひいては送受信コイルＣ２２１〜Ｃ２２８を各メモリチップ２１〜２８に設けることができる。したがって、半導体装置を小型化・高集積化することが可能である。
【００６２】
また、上記の構造によれば、積層ＤＲＡＭ２０４を平面視したとき、重なり合った送受信回路ＴＲ２２１〜ＴＲ２２８の周囲に送受信コイルＣ２２１〜Ｃ２２８が互いに重ならない位置で配置される。このとき、送受信コイルＣ２２１〜Ｃ２２８は、実施の形態１と同様に、平面視で対称に配置されることが好ましい。送受信コイルＣ２２１〜Ｃ２２８を互いに重ならない位置で配置することにより、互いのコイル間の距離が離れるため、各送受信コイルにおけるクロストークの受信電圧を減少させて、インターポーザ２０の対応する送受信コイルからの受信信号電圧に影響しないようにすることが可能となる。さらに、送受信コイルＣ２２１〜Ｃ２２８を平面視で対称となるように配置すれば、これらに限られない多数の送受信コイルを各メモリチップ２１〜２８に一層効率よく配置することが可能である。
【００６３】
さらにまた、図９（Ａ）〜図９（Ｄ）に示す引き出し線Ｌ２２１〜Ｌ２２８の長さは、互いに等しいことが好ましい。引き出し線Ｌ２２１〜Ｌ２２８の長さが異なると、これらの抵抗も異なるため、送受信コイルＣ２２１〜Ｃ２２８と送受信回路ＴＲ２２１〜ＴＲ２２８の間で入出力される信号の減衰の程度に差が生じる。引き出し線Ｌ２２１〜Ｌ２２８の長さを同じとすることにより、送受信コイルと送受信回路はどの組み合わせであっても、同じレベルの信号を入出力することが可能となる。
【００６４】
図１０は、インターポーザ２０の模式的な一部平面図である。図１０において、送受信コイルＣ２１、引き出し線Ｌ２１、および送受信回路ＴＲ２１を１組とし、同様に、他の送受信コイルＣ２２〜Ｃ２４、引き出し線Ｌ２２〜Ｌ２４、および送受信回路ＴＲ２２〜ＴＲ２４についても組分けすると、送受信コイル、引き出し線、および送受信回路からなる組が４組できる。これらを、（図５の円１０と同様の）適当な大きさの円の周上に、送受信回路ＴＲ２１〜ＴＲ２４を円の内側に、送受信コイルＣ２１〜Ｃ２４を円の外側に向けて対称に配置すると、図１０に示すようになる。
【００６５】
インターポーザ２０の引き出し線Ｌ２１〜Ｌ２４は互いに等しい長さを有することが好ましい。引き出し線Ｌ２１〜Ｌ２４の長さが異なると、これらの抵抗も異なるため、送受信コイルＣ２１〜Ｃ２４と送受信回路ＴＲ２１〜ＴＲ２４の間で入出力される信号の減衰の程度に差が生じる。引き出し線Ｌ２１〜Ｌ２４の長さを同じとすることにより、送受信コイルと送受信回路はどの組み合わせであっても、同じレベルの信号を入出力することが可能となる。
【００６６】
図１１は、図１０のａ−ａ線を図８のメモリチップ２１〜２８に投影したときの、インターポーザ２０と積層ＤＲＡＭ２０４の断面構成を示す模式図である。尚、この図では、説明のために送受信コイルのみを示している。
【００６７】
図１１に示すように、送受信コイルＣ２１と送受信コイルＣ２２１の間、および送受信コイルＣ２１と送受信コイルＣ２２２の間で、それぞれ図１１の矢印で示す磁束Ｍ２１，Ｍ２２によって電磁的な結合が生じる。この図に示すように、インターポーザ２０の送受信コイルＣ２１は、その中心軸が、メモリチップ２１の送受信コイルＣ２２１とメモリチップ２２の送受信コイルＣ２２２の各中心軸と一致するように配置されることが好ましい。
【００６８】
また、送受信コイルＣ２４と送受信コイルＣ２２７の間、および送受信コイルＣ２４と送受信コイルＣ２２８の間で、それぞれ図１１の矢印で示す磁束Ｍ２７，Ｍ２８によって電磁的な結合が生じる。インターポーザ２０の送受信コイルＣ２４は、その中心軸が、メモリチップ２７の送受信コイルＣ２２７とメモリチップ２８の送受信コイルＣ２２８の各中心軸と一致するように配置されることが好ましい。
【００６９】
図１２は、図１０のｂ−ｂ線を図８のメモリチップ２１〜２８に投影したときの、インターポーザ２０と積層ＤＲＡＭ２０４の断面構成を示す模式図である。尚、この図では、説明のために送受信コイルのみを示している。
【００７０】
図１２に示すように、送受信コイルＣ２２と送受信コイルＣ２２３の間、および送受信コイルＣ２２と送受信コイルＣ２２４の間で、それぞれ図１２の矢印で示す磁束Ｍ２３，Ｍ２４によって電磁的な結合が生じる。この図に示すように、インターポーザ２０の送受信コイルＣ２２は、その中心軸が、メモリチップ２３の送受信コイルＣ２２３とメモリチップ２４の送受信コイルＣ２２４の各中心軸と一致するように配置されることが好ましい。
【００７１】
また、送受信コイルＣ２３と送受信コイルＣ２２５の間、および送受信コイルＣ２３と送受信コイルＣ２２６の間で、それぞれ図１２の矢印で示す磁束Ｍ２５，Ｍ２６によって電磁的な結合が生じる。インターポーザ２０の送受信コイルＣ２３は、その中心軸が、メモリチップ２５の送受信コイルＣ２２５とメモリチップ２６の送受信コイルＣ２２６の各中心軸と一致するように配置されることが好ましい。
【００７２】
このように、インターポーザ２０の送受信コイルＣ２１〜Ｃ２４の各中心軸を、対応するメモリチップ２１〜２８の送受信コイルＣ２２１〜Ｃ２２８の中心軸と一致させることにより、送受信が行われるコイル間で信号が減衰して通信できなくなるのを抑制できる。また、通信を行うためにより大きな電力が必要となる事態を回避できる。
【００７３】
尚、図８および図１０において、インターポーザ２０の送受信回路ＴＲ２１〜ＴＲ２４は互いに重ならない位置に配置されているが、本実施の形態はこれに限られるものではない。例えば、上述した円の中心に送受信回路を１つ設け、この送受信回路が、送受信コイルＣ２１〜Ｃ２４のそれぞれに対応する４つの回路部分と、これらの送受信コイルＣ２１〜Ｃ２４に共通して使用される回路部分とを有するようにしてもよい。
【００７４】
送受信コイル、引き出し線、および送受信回路の配置が同一であるメモリチップを複数有する積層ＤＲＡＭ２０４と、インターポーザ２０との間のデータ通信は、例えば次のようにして行うことができる。
【００７５】
各メモリチップ２１〜２８は、それぞれ、メモリ回路に加えて、図１３に示すようなチップ選択回路３１〜３８を備えることができる。
【００７６】
図１３に示すように、チップ選択回路３１〜３８は互いに接続しており、それぞれ、対応するメモリチップに付与する識別番号Ｓ１を生成する。また、チップ選択回路３１〜３８は、外部からインターポーザ２０を経由し共通の信号線６０を介して入力されたチップ選択用のアドレスＳ２を、チップの識別番号Ｓ１と比較して、チップ選択信号Ｓ３を出力する。尚、インターポーザ２０がアドレスＳ２を生成して出力する機能を有していてもよい。
【００７７】
チップ選択回路３１〜３８は、メモリチップ２１〜２８に対し、それぞれ互いに異なる識別番号Ｓ１を出力する演算回路と、識別番号Ｓ１とアドレスＳ２を比較してチップ選択信号Ｓ３を出力する比較回路３９〜４６を有する。図１３において、演算回路は、入力値に１を加えるインクリメント演算を行う３ビットのインクリメント回路４７〜５４である。
【００７８】
チップ選択回路３１では、識別番号ＳＮを構成する３ビットα１、α２、α３がいずれもグランドに接続されている。したがって、インクリメント回路４７には０が入力され、メモリチップ２１の識別番号Ｓ１として０が付与される。チップ選択回路３２へは、インクリメント回路４７から０に１を加えた値が入力されるので、メモリチップ２２の識別番号は１になる。インクリメント回路４８には１が入力されて、１を加えた数、すなわち２が出力される。以下、同様にして、メモリチップ２３〜２８に対して、それぞれ、２〜７の識別番号が付与される。
【００７９】
インクリメント回路４７〜５４は、３ビットのインクリメント演算を行うために、３つの１ビットインクリメント回路を有する。チップ識別番号を構成する３ビットα１、α２、α３が各１ビットインクリメント回路に入力され、各１ビットインクリメント回路から３ビットβ１、β２、β３が出力される。
【００８０】
比較回路３９〜４６は、３つのＥＸＯＲ回路と、１つのＡＮＤ回路とを有する。ＥＸＯＲ回路の１つには、識別番号Ｓ１のビットα１と、アドレスＳ２のビットβ１が入力される。ＥＸＯＲ回路の他の１つには、識別番号Ｓ１のビットα２とアドレスＳ２のビットβ２が入力される。ＥＸＯＲ回路の残りの１つには、識別番号Ｓ１のビットα３とアドレスＳ２のビットβ３が入力される。各ＥＸＯＲ回路は、入力されたビットが一致しないときは０を出力し、ビットが一致するときは１を出力する。ＡＮＤ回路には、３つのＥＸＯＲ回路からの出力値が入力される。３つのＥＸＯＲ回路の全ての一致が検知されると、ＡＮＤ回路は１を出力し、チップ選択信号Ｓ３はハイとなる。一方、３つのＥＸＯＲ回路のいずれかで不一致が検知されると、ＡＮＤ回路は０を出力し、チップ選択信号Ｓ３はロウになる。
【００８１】
以上の構成によれば、送受信コイル、引き出し線、および送受信回路の配置が同一であるメモリチップが複数あっても、所望のメモリチップを選択して、インターポーザとの間でデータ通信をすることができる。尚、チップ選択回路は、図１３の構成に限られるものではなく、同一の容量および構成のメモリチップの中から特定のメモリチップを選択できるものであれば、他の公知の構成としてもよい。
【００８２】
尚、本発明は上記各実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々変形して実施することができる。
【００８３】
また、上記各実施の形態では、装置構成や制御手法等、本発明の説明に直接必要としない部分についての記載を省略したが、半導体装置に必要とされる装置構成や制御手法を適宜選択して用いることができることは言うまでもない。その他、本発明の要素を具備し、当業者が適宜設計変更し得る全ての半導体装置は、本発明の範囲に包含される。
【符号の説明】
【００８４】
１，１０１  半導体装置
２，１０２  プロセッサ
３，２０  インターポーザ
４，１０４，２０４  積層ＤＲＡＭ
５，１０５  基板
６，１０６  はんだボール
１１〜１４，２１〜２８，１１１  メモリチップ
【図１】
2020115569.tif 000003
【図２】
2020115569.tif 000004
【図３】
2020115569.tif 000005
【図４】
2020115569.tif 000006
【図５】
2020115569.tif 000007
【図６】
2020115569.tif 000008
【図７】
2020115569.tif 000009
【図８】
2020115569.tif 000010
【図９】
2020115569.tif 000011
【図１０】
2020115569.tif 000012
【図１１】
2020115569.tif 000013
【図１２】
2020115569.tif 000014
【図１３】
2020115569.tif 000015
【手続補正書】
【提出日】令和2年5月1日(2020.5.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
前記基板の一面に電気的に接続されるプロセッサと、
前記基板の一面に、その一部が前記プロセッサと前記基板との間に配置されるメモリチップと、前記メモリチップに積層されることで前記プロセッサに接触するインターポーザと、を有する構造体と、
を備える半導体装置。
【請求項２】
前記プロセッサは、前記インターポーザを介して前記メモリチップと電気的に接続される請求項１に記載の半導体装置。
【請求項３】
前記インターポーザは、前記プロセッサから送られたデータを受信し、所定の前記メモリチップに送信するとともに、所定の前記メモリチップから送られたデータを受信し、前記プロセッサに送信する請求項２に記載の半導体装置。
【請求項４】
前記インターポーザと前記メモリチップとの間の送受信は、誘導結合による通信用の送受信コイルを介して行われる請求項３に記載の半導体装置。
【請求項５】
前記メモリチップ及び前記インターポーザは、フュージョンボンディング、表面活性化常温接合、及び接着剤による接合のいずれか、またはそれらを併用して積層される請求項１に記載の半導体装置。
【請求項６】
前記構造体は、その一部が前記プロセッサとの間に配置されるとともに、前記プロセッサの周囲に配置される請求項１に記載の半導体装置。
【請求項７】
基板と、
前記基板の一面に電気的に接続されたプロセッサと、
前記基板の一面に、その一部が前記プロセッサと前記基板との間に配置され、メモリチップの機能とインターポーザの機能とを併せもち前記プロセッサに接触する第１のメモリチップと、
を備える半導体装置。
【請求項８】
前記基板の一面と前記第１のメモリチップとの間に配置され、前記第１のメモリチップに積層される第２のメモリチップと、を有する構造体を備える請求項７に記載の半導体装置。
【請求項９】
前記プロセッサは、前記第１のメモリチップを介して前記第２のメモリチップと電気的に接続される請求項８に記載の半導体装置。
【請求項１０】
前記第１のメモリチップは、前記プロセッサから送られたデータを受信し、所定の前記第２のメモリチップに送信するとともに、所定の前記第２のメモリチップから送られたデータを受信し、前記プロセッサに送信する、請求項９に記載の半導体装置。
【請求項１１】
前記第１のメモリチップと前記第２のメモリチップとの間の送受信は、誘導結合による通信用の送受信コイルを介して行われる請求項１０に記載の半導体装置。
【請求項１２】
前記第１のメモリチップ及び前記第２のメモリチップは、フュージョンボンディング、表面活性化常温接合、及び接着剤による接合のいずれか、またはそれらを併用して積層される請求項８に記載の半導体装置。
【請求項１３】
前記構造体は、その一部が前記プロセッサと前記基板との間に配置されるとともに、前記プロセッサの周囲に複数配置される請求項８に記載の半導体装置。