(57)【要約】【課題】非同期の固定レートＤＡＣを使って波形を合成する。【解決手段】試験測定装置１００には、出力サンプル・レートを有するＤＡＣ１１２があり、デジタル・サンプル波形と基準クロックを受けて、上記サンプル・レートでアナログ波形を出力する。波形合成部１０４は、ボー・レートを有する入力波形を受信し、ＤＡＣ１１２のサンプル・レートよりも低いボー・レートを有するデジタル・サンプル波形を出力する。出力ポート１１８は、アナログ波形を出力する。【選択図】図１
2020115128.tif 000002
【特許請求の範囲】
【請求項１】
出力サンプル・レートを有し、デジタル・サンプル波形と基準クロックを受けて、上記サンプル・レートでアナログ波形を出力するよう構成されたデジタル・アナログ・コンバータと、
上記デジタル・アナログ・コンバータの上記サンプル・レートよりも非整数有理数比率だけ低いボー・レートを有する入力波形を受け、上記デジタル・サンプル波形を供給するように構成された波形合成部と、
上記アナログ波形を出力するように構成されたポートと
を具える試験測定装置。
【請求項２】
上記波形合成部が、入力波形を整数の係数Ｎ（Ｎは１より大きい）でアップ・サンプリングするように構成された波形複製部と、
アップ・サンプリングされた入力波形を受けて、上記デジタル・アナログ・コンバータのナイキスト周波数より上の波形成分を除去するよう構成されたローパス・フィルタと、
フィルタ処理されアップ・サンプリングされた入力波形をダウン・サンプリングして、上記出力サンプル・レートに一致させるダウン・サンプラと
を有する請求項１の試験測定装置。
【請求項３】
上記波形合成部が、
上記基準クロックを受けて、シンボル遷移イベントとシンボル遷移サブ・サンプル位相を出力するように構成された波形シンボル・クロック生成部と、
上記入力波形、上記シンボル遷移イベント及び上記シンボル遷移サブ・サンプルを受けて、ボー・レートとデジタル・アナログ・サンプル・レートの有理数比率だけ、上記デジタル・アナログ・コンバータの上記サンプル・レートよりも低いボー・レートを有する上記デジタル・サンプル波形を出力するように構成されたエッジ補間部と
を有する請求項１又は２の試験測定装置。
【請求項４】
上記エッジ補間部が、一定の傾斜又は可変の傾斜を用いた線形エッジ補間によって上記サンプル・レートより小さいボー・レートを有する上記デジタル・サンプル波形を補間するように構成される請求項３の試験測定装置。
【請求項５】
出力サンプル・レートを有するデジタル・アナログ・コンバータによってデジタル・サンプル波形を上記サンプル・レートでアナログ波形に変換する処理と、
ボー・レートを有する入力波形を受ける処理と、
波形合成部によって、上記サンプル・レートよりも低いボー・レートを有するデジタル・サンプル波形を合成する処理と、
被試験デバイスに上記アナログ波形を出力する処理と
を具える波形合成方法。
【請求項６】
上記波形を合成する処理が、
上記入力波形を整数の係数Ｎ（Ｎは１より大きい）でアップ・サンプリングする処理と、
アップ・サンプリングされた波形をフィルタ処理して上記デジタル・アナログ・コンバータのナイキスト周波数より上の波形成分を除去する処理と、
フィルタ処理されアップ・サンプリングされた入力波形をダウン・サンプリングして固定の上記出力サンプル・レートに合わせる処理と
を有する請求項５の方法。
【請求項７】
上記波形を合成する処理が、
上記デジタル・アナログ・コンバータが使用する基準クロックに基づいてシンボル遷移イベントとシンボル遷移サブ・サンプル位相を生成する処理と、
上記入力波形、上記シンボル遷移イベント及び上記シンボル遷移サブ・サンプル位相に基づいて、上記デジタル・アナログ・コンバータの上記サンプル・レートよりも低い上記ボー・レートを有する上記デジタル・サンプル波形を生成する処理と
を有する請求項５又は６の方法。
【請求項８】
上記デジタル・サンプル波形を生成する処理が、一定の傾斜又は可変の傾斜を用いた線形エッジ補間によって、上記サンプル・レートより小さいボー・レートを有する上記デジタル・サンプル波形を補間する処理を含む請求項７の方法。
【請求項９】
試験測定装置の１つ以上のプロセッサによって実行されると、上記試験測定装置に、請求項５から８のいずれかの方法を実行させる命令を含むコンピュータ・プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、試験測定システムに関連したシステム及び方法に関し、特に、固定サンプル・レートの信号源のための波形を合成する処理に関する。
【背景技術】
【０００２】
データ通信アプリケーション用の波形を合成する従来の信号源は、通常、生成される波形の所望のボー・レートの整数倍のサンプル・レートを使用する。これらの波形には、コヒーレント光通信アプリケーションなどのためのノン・リターン・トゥ・ゼロ（ＮＲＺ）、パルス振幅変調（ＰＡＭ）、同相（Ｉ）及び直交（Ｑ）信号成分に関する２つの同期したチャンネルに係る直交振幅変調（ＱＡＭ）のようなシグナリング手法が含まれることがある。
【０００３】
従来の波形生成アプローチでは、信号源は、一定の整数補間係数による波形シンボル値の単純な複製を利用して、波形ボー・レートからデジタル・アナログ・コンバータ（ＤＡＣ）が使用するサンプル・レートまで、アップ・サンプリングを行うことがある。従来の同期波形合成アプローチで任意のボー・レートの波形生成をサポートするには、少なくとも、周波数についてフル・オクターブ変化する、即ち、１:２倍の周波数レンジに渡って変化するＤＡＣサンプル・レートであって、整数比で所望の波形ボー・レートと同期されるＤＡＣサンプル・レートと、基準クロックとを必要とする。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１６−２０６２０１号公報
【非特許文献】
【０００５】
【非特許文献１】「デジタル−アナログ変換回路」の記事、Wikipedia（日本語版）、［オンライン］、［２０１９年１２月１３日検索］、インターネット<https://ja.wikipedia.org/wiki/デジタル−アナログ変換回路>
【非特許文献２】「任意波形ジェネレータ」の紹介サイト、テクトロニクス、［online］、［２０１９年１２月２５日検索］、インターネット<https://jp.tek.com/arbitrary−waveform−generator−0>
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、サンプリング周波数がフル・オクターブ変化する高速ＤＡＣと信号源を使用した同期波形生成の設計は、困難な場合がある。また、いくつかの異なるボー・レート間の切り替えを必要とする試験及び測定アプリケーションのために、複数の異なるボー・レートをサポートするようにＤＡＣのサンプリング周波数を変更すると、ＤＡＣの障害の多くは、サンプル・レートに影響を受けやすいので、時間のかかる再校正を行う必要がある。
【０００７】
本発明の実施形態は、これら及び他の従来技術の欠陥に取り組むものである。
【課題を解決するための手段】
【０００８】
本発明の実施形態は、目的とする波形のボー・レートに比較してオーバー・サンプリングされた非同期の固定レートＤＡＣ（又は狭い範囲でレート調整可能なＤＡＣ）を使い、デジタル信号処理（ＤＳＰ）を用いて波形を合成することにより、従来の在来技術の課題を解決できる。以下で詳しく説明するように、本発明の実施形態は、ＤＳＰでの非整数（fractional）複製／補間技術によって、任意の波形ボー・レートをサポートでき、これは、所望のボー・レートの波形をＤＡＣのサンプル・レートまでアップ・サンプリングする。
【０００９】
可変サンプル・レートＤＡＣに比較して、高速な固定レートＤＡＣの設計及び最適化は容易であることから、固定レートＤＡＣ（又は狭可変レートＤＡＣ）及び信号源を用いる本発明の実施形態は、少なくとも１オクターブに渡ってそのサンプル・レートを変化させることができるＤＡＣ及び信号源を使う従来の整数倍複製アプローチよりも有利である。これは、固定レートＤＡＣが、同等の可変サンプル・レートＤＡＣよりも、サンプル・レートにおいて、もっと高い場合でも同様である。
【００１０】
更に、本発明の実施形態によれば、固定レートＤＡＣ（又は狭可変レートＤＡＣ）及びサンプル信号を一度に校正でき、すると、再度の校正を必要とせずに波形ボー・レートをダイナミックに変更できる。非整数比率で波形を複製や補間するのに使用されるＤＳＰ波形合成の実施形態のいくつかは、波形生成中にシンボル期間をダイナミックに変調し、信号源を用いたストレス試験アプリケーションのためのスペクトラム拡散クロック、ジッタ障害の追加、その他のタイミング又は位相障害を、生成される波形に導入するのにも活用できる。
【００１１】
本願に開示される実施形態は、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）又は特定用途向け集積回路（ＡＳＩＣ）などのリアルタイムＤＳＰハードウェアで実施するか、又は、事前の計算によって実施することもでき、この場合には、波形の複製／補間が事前に行われて信号源（signal source）の波形パターン・メモリにロードされ、この信号源が、ＤＡＣのサンプル・レートでリアルタイム出力波形を生成するのに使用される。
【００１２】
本発明の実施形態の態様、特徴及び効果は、添付の図面を参照した以下の実施形態の説明から明らかとなろう。
【図面の簡単な説明】
【００１３】
【図１】図１は、本発明のいくつかの実施形態による波形合成部（シンセサイザ）を有する試験測定装置のブロック図である。
【図２】図２は、本発明のいくつかの実施形態によるファロー・リサンプリング・フィルタの一例である。
【図３】図３は、本発明の他の実施形態による別の波形合成部を有する試験測定装置の一例である。
【図４】図４は、本発明の実施形態による線形エッジ補間の結果グラフである。
【図５】図５は、本発明の実施形態に従って行われる線形エッジ補間の結果グラフである。
【図６】図６は、本発明の他の実施形態による波形合成部を有する試験測定装置のブロック図である。
【発明を実施するための形態】
【００１４】
図１は、本発明のいくつかの実施形態による波形合成部（波形シンセサイザ）を有する試験測定装置１００のブロック図である。入力波形１０２、ｘ[ｎ]は、生成すべき所望の出力波形シンボル値のデジタル表現であり、これは、合成すべき波形のボー・レート（Ｆs,symbol）でサンプリングされても良い。入力波形１０２は、波形合成部１０４で受けても良く、波形合成部１０４は、この波形を整数の係数Ｎで複製（replicate）し、入力波形をもっと高いサンプル・レートにアップ・サンプリングする。入力波形１０２を１０倍以上のような大きな係数でアップ・サンプリングすると、ＤＡＣ１１２の非同期の出力サンプル・レートへマッピングするときの時間分解能が向上し、この処理時に導入されるアーティファクトを低減できるが、同時に、リアルタイムＤＳＰを使用して実施される場合はハードウェアの複雑さが増加する。入力波形１０２は、ＤＡＣ１１２のサンプル・レートより、非整数の有理数の比で小さくても良いボー・レートを有していても良い。
【００１５】
入力波形１０２がＮ倍に複製されると、ローパス・フィルタ１０６、Ｇ（ｚ）が適用されてＤＡＣ１１２のナイキスト周波数より上の信号成分が除去されるのに加えて、出力波形の周波数と過渡応答特性の所望の整形処理等が行われ、これには、ＤＡＣ１１２やその下流の信号パスの応答を補償するためのプリ・エンファシスが含まれていても良い。
【００１６】
ローパス・フィルタ１０６の後、データは、ＤＡＣ１１２の出力サンプル・レートに一致するようにサンプル・レートを低減するため、Ｍでダウン・サンプリングされる（１０８）。いくつかの実施形態では、Ｍは、一定の整数値である。しかし、他の実施形態では、Ｍが、非整数（fractional：分数、端数）のダウン・サンプル係数であっても良く、これは、出力波形を合成する際のＤＡＣの各サンプル周期で用いられるダウン・サンプル係数Ｍをディザリング（dithering）することによってサポートされても良い。即ち、このＭの係数は、連続する整数値間で交互に変更されて、多数のＤＡＣサンプル期間に渡って平均化された平均ダウン・サンプル係数が、所望の非整数ダウン・サンプル係数になる。
【００１７】
上述に基づいて、波形のボー・レートは、数式（１）によって決定される。
【００１８】
Ｆs,Symbol＝Ｆs,DAC（Ｍ／Ｎ）                  （１）
【００１９】
ダウン・サンプリングされた波形ｙ[ｍ]は、ＤＡＣ１１２が受けて、アナログ信号に変換される。ＤＡＣ１１２は、また、試験測定装置１００の別のコンポーネントから基準クロック１１４を受けても良い。波形がＤＡＣ１１２によってアナログ信号に変換された後、アナログ波形は、アナログ・ローパス・フィルタ１１６、Ｈ（ｆ）によってフィルタ処理されても良く、これは、ＤＡＣ１１２の第１ナイキスト・ゾーンより上の信号成分を除去するために使用される。これにより、従来のＤＡＣの第１より上のナイキスト・ゾーンにおけるゼロ次ホールド効果を除去できる。ゼロ次ホールド効果は、第１ナイキスト・ゾーンの波形スペクトラムのsin(πf)/(πf)の複製を、第１より上のナイキスト・ゾーン全体に生じさせるが、これは、ＤＡＣサンプル・レートが整数のアップ・サンプル係数で入力波形ボー・レートと関連しない場合（例えば、ボー・レートが、ＤＡＣ１１２のサンプル・レートより、非整数の有理数の比率で小さい場合など）には、出力波形中に生成されることがあるアーティファクトのために、望ましくない場合がある。フィルタ処理された波形は、試験測定装置１００のポート１１８に出力される。被試験デバイスが、ケーブル（又は、ＤＡＣ１１２の出力端子の後に電光変換器を使用する場合は光ファイバ）を介してポート１１８に接続されて、フィルタ処理されたアナログ波形を受けるようにしても良い。
【００２０】
ＤＡＣ１１２のサンプル・レート（Ｆs,DAC）が、波形ボー・レート（Ｆs,symbol）の整数倍という実施形態又は状況では、ＤＡＣ１１２のゼロ次ホールド応答が、合成された波形とコヒーレントであり、出力波形における所望のシンボル遷移（Symbol Transitions）を補強できるので、アナログ・ローパス・フィルタ１１６を除去又はバイパスし、ＤＡＣ１１２の出力信号をポート１１８に直接送っても良い。
【００２１】
実施形態によっては、波形複製部（replicator）１０４、ローパス・フィルタ１０６及びダウン・サンプラ１０８ではなくて、上述のローパス・フィルタ１０６の代わりに、ダイレクト線形補間リサンプラ（direct linear interpolation resampler）又はファロー（Farrow）リサンプリング・フィルタ構造を用いて波形を合成しても良い。このような実施形態では、図１の実施形態の残りのコンポーネントは同じままであろう。
【００２２】
ダイレクト線形補間リサンプラを使用すると、ＤＡＣの入力サンプル、ｙ[ｍ]は、以下の数式（２）、（３）及び（４）を使用して、入力波形１０２、ｘ[ｎ]から計算できる。
【００２３】
【数２】
2020115128.tif 000003
（２）
【００２４】
μ[ｍ]＝（ｍ／ｒ）−ｎ[ｍ]                                      （３）
【００２５】
ｙ[ｍ]＝（１−μ[ｍ]）・ｘ[ｎ[ｍ]]＋μ[ｍ]・ｘ[ｎ[ｍ]＋１]      （４）
【００２６】
このとき、ｒ＝（Ｆs,DAC）／（Ｆs,symbol）。即ち、ｒは、出力サンプル・レートとボー・レートの比である。しかし、ダイレクト線形補間リサンプリングのアプローチの制約は、図１に関して上述した複製及び間引きのアプローチ（かなりシャープなＤＳＰローパス・フィルタ１０６がＤＡＣ１１２のナイキスト周波数付近で使用されると仮定した場合）のような他のアプローチと比較すると、合成される波形中のエッジの立ち上がり／立ち下がり時間が劣化することである。
【００２７】
図２に示す３次補間法のためのファロー（Farrow）リサンプリング・フィルタ２００を使うと、μの値は、ＤＡＣ１１２の各サンプル期間でダイナミックに変化し、波形ボー・レート（Ｆs,symbol）とＤＡＣ１１２の出力サンプル・レート（Ｆs,DAC）との間の所望の非整数（fractional）リサンプリング・レートが得られる。
【００２８】
ファロー・リサンプリング・フィルタ２００は、実施形態がリアルタイムＤＳＰを使用して実施される場合、追加のハードウェアの複雑さという代償はあるが、ダイレクト線形補間リサンプリングのアプローチのようなエッジの立ち上がり／立ち下がり時間の劣化を避けるために、より高次の項を含んでいても良い。ただし、ファロー・フィルタ２００のリアルタイムＤＳＰハードウェアの複雑さは、図１に示す汎用のＤＳＰ波形複製及び間引きアプローチよりも小さくなり得る。
【００２９】
ダイレクト線形補間リサンプラ及びファロー・フィルタ２００は、シンボル周期と、その結果生じるシンボル値間の遷移を、位相に関してダイナミックに変調できるため、スペクトル拡散クロック（spread spectrum clocking）、ジッタ障害やその他の出力波形におけるタイミング又は位相関連の障害の挿入をサポートでき、もって、試験及び測定アプリケーション用のストレス障害生成をサポートする点で、有利なものとなり得る。
【００３０】
図３は、エッジ補間を使った波形合成のための本発明の別の実施形態を示す。図３の実施形態は、シンボル値の直接的な整数倍の複製と、各シンボル遷移エッジに１個のＤＡＣサンプル値を補間することとを組み合わせる。これによれば、オーバー・サンプリングされたＤＡＣ１１２のフル分解能を活用して、合成された出力波形のサブ・サンプル・エッジ交差のタイミング精度を向上させ、合成波形で生成される意図しないジッタ・アーティファクトを最小限にできる。
【００３１】
図３に一例を示しているが、エッジ補間を用いた波形合成は、上述したＤＳＰ波形複製及び間引き１００又は高次（higher order）ファロー・フィルタ２００よりも、リアルタイムＤＳＰの実施形態に関するハードウェアの複雑度は、はるかに低い。また、補間がシンボル・エッジの遷移夫々につき、１個のサンプルに制限されるため、ダイレクト線形補間リサンプリング又は低次ファロー・フィルタに比べて、エッジの立ち上がり／立ち下がり時間の劣化も少なくなる。
【００３２】
図３に示す実施形態３００において、波形シンボル・クロック発生部３０２は、試験測定装置からのＤＡＣ基準クロック３０４と、波形シンボル・クロック変調信号３０６を受けることができる。波形シンボル・クロック発生部３０２は、シンボル遷移イベント３０８及びシンボル遷移サブ・サンプル位相３１０を波形合成エッジ補間部３１２に出力し、波形合成エッジ補間部３１２は、入力信号１０２、ｘ[ｎ]も受ける。波形合成エッジ補間部３１２は、デジタル信号ｙ[ｍ]を出力し、これは、ＤＡＣ１１２によってアナログ信号に変換される。また、図３の実施形態には、ポート１１８に出力される前のアナログ信号をフィルタするアナログ・フィルタ１１６もあるが、これらは図１と同様であり、そのため、これらのコンポーネントついて、本願で追加の説明はしない。
【００３３】
波形シンボル・クロック発生部３０２は、ＤＡＣ出力サンプル・レート（Ｆs,DAC）に関して、非同期の入力波形ボー・レート（Ｆs,Symbol）で、仮想の波形クロック周期を合成する。波形シンボル・クロック発生部３０２は、ＤＡＣ出力サンプルに対するシンボル周期を決定する数式（５）に基づいて、各シンボルの遷移が時間的にいつ発生すべきかを把握できる。
【００３４】
ＴS＝Ｆs,DAC／Ｆs,Symbol                （５）
【００３５】
波形シンボル・クロック発生部３０２は、非整数（fractional：端数の）サンプル時間分解能を有するカウンタとして実施でき、シンボル遷移３０８が発生する箇所であろうＤＡＣ１１２のサンプル期間を把握できるのに加えて、合成される波形とは非同期的なＤＡＣ１１２の隣接する２つのサンプル間で発生すべきシンボル遷移の箇所に追従する非整数（fractional）サブ・サンプル成分３１０も把握できる。非整数サブ・サンプル・シンボル遷移時間（時点）３１０は、波形合成エッジ補間部３１２への入力として用いられる。エッジ補間の目標は、ＤＡＣとその下流の出力ポート１１８までのアナログ信号パスの応答を計算に入れた後に、この信号源によって生成される出力波形中のＤＡＣ１１２の連続する出力サンプルの間の所望のサブ・サンプル時点で、生成される出力波形中にシンボル遷移を生じさせるＤＡＣ１１２の入力サンプルを選択することである。
【００３６】
以下の数式（６）〜（８）は、波形シンボル・クロック発生部３０２による波形シンボル遷移時間の計算方法を記述しており、波形シンボル遷移時間は、ＤＡＣのサンプル・レートで出力波形を合成する際の連続するシンボル期間の中の、整数のＤＡＣサンプル遷移イベント３０８（ｋ）に関する成分と、サブ・サンプル非整数遷移位相成分３１０（φ）とに分離される。
【００３７】
ｔ[ｎ＋１]＝ｔ[ｎ]＋ＴS                      （６）
【００３８】
ｋ[ｎ＋１]＝round（ｔ[ｎ＋１]）              （７）
【００３９】
φ[ｎ＋１]＝ｔ[ｎ＋１]−ｋ[ｎ＋１],    −0.5≦φ[ｎ＋１]＜＋0.5    （８）
【００４０】
波形合成エッジ補間部３１２は、上記の数式（７）で計算されるように、シンボル期間遷移を有する出力ＤＡＣサンプルに関してアクティブなことがある。それ以外の場合、現在の波形シンボル値ｘ[ｎ]は、次のサンプル期間遷移が生じるまで複製される。
【００４１】
サブ・サンプル非整数シンボル遷移位相（φ[ｎ]）成分３１０は、波形合成エッジ補間部３１２で適切な補間ＤＡＣ値を算出するのに使用されて、連続するＤＡＣ出力サンプルの間の所望のシンボル遷移時間が得られる。
【００４２】
波形合成エッジ補間部３１２は、補間ＤＡＣサンプル値を算出するのに、いろいろな方法で動作しても良い。例えば、次の数式（９）は、シンボル遷移について、そして、式（１０）は、これら遷移に続く他のサンプルについて、ＤＡＣサンプル値を補間するのに使用でき、シンボル期間遷移の夫々に使用される。
【００４３】
ｙ[ｋ[ｎ＋１]]＝ｘ[ｎ]＋（0.5−φ[ｎ＋１])・(ｘ[ｎ＋１]−ｘ[ｎ]）    （９）
【００４４】
ｙ[ｍ]＝ｘ[ｎ]，    ｍ∈｛ｋ[ｎ]＋１,…,ｋ[ｎ＋１]−１｝            （１０）
【００４５】
波形合成エッジ補間部３１２は、数式（９）及び（１０）を利用し、合成される波形におけるエッジの一定の傾斜を使って、シンボル値とシンボル値の間の、所望のサブ・サンプル決定しきい値と交差する時間（時点）を得ることができる。
【００４６】
図４は、プロット４００を示す。プロット４００は、理想的な連続時間波形４０２（ＤＡＣサンプル間隔の４.２３倍のユニット・インターバルを有する）と、数式（９）及び（１０）を用いた補間波形４０４と、低帯域幅チャンネルを使った数式（９）と（１０）を用いた補間波形４０６とを示す。
【００４７】
これに代えて、上述したように各シンボル遷移のエッジ傾斜を一定に保つのではなく、実施形態によっては、波形合成エッジ補間部３１２が、エッジの傾斜を変化させて、シンボル値とシンボル値の間の、所望のサブ・サンプル決定しきい値と交差する時間（時点）を得るようにしても良い。これは、数式（１１）〜１５）で説明される。
【００４８】
ｔ[ｎ＋１]＝ｔ[ｎ]＋ＴS                                      （１１）
【００４９】
【数１２】
2020115128.tif 000004
（１２）
【００５０】
φ[ｎ＋１]＝ｔ[ｎ＋１]−ｋ[ｎ＋１]，    ０≦φ[ｎ＋１]＜１    （１３）
【００５１】
μ[ｎ＋１]＝（ｘ[ｎ]＋ｘ[ｎ＋１]）／２                        （１４）
【００５２】
【数１５】
2020115128.tif 000005
（１５）
【００５３】
図５は、数式（１１）〜（１５）を用いたプロット５００を示す。プロット５００は、理想的な連続時間波形５０２（ＤＡＣサンプル間隔の４.２３倍のユニット・インターバルを有する）と、数式（１１）〜（１５）を使用した補間波形５０４と、低帯域幅出力チャンネルを使った数式（１１）〜（１５）を用いた補間波形５０６とを示す。
【００５４】
上述した各実施形態の性能は、ＤＡＣ１１２とポート１１８における信号源出力信号パスの帯域幅及び周波数応答に加えて、ＤＡＣ１１２の分解能その他の性能の特性に依存する。
【００５５】
図６は、本発明の別の実施形態６００を示しており、これは、理想的でないチャンネル周波数応答や帯域幅の制限の影響を考慮しながら、依然として、リアルタイムＤＳＰハードウェアで実現しやすい実施形態であり、エッジ補間をより良く最適化できることがある。
【００５６】
図６の実施形態にも、波形シンボル・クロック発生部３０２があり、これは、ＤＡＣ基準クロック３０４及び波形シンボル・クロック変調信号３０６を受けて、シンボル遷移サブ・サンプル位相３１０及びシンボル遷移イベント３０８を出力しても良い。
【００５７】
波形合成エッジ補間ルックアップ・テーブル６０２及び波形シンボル複製部（レプリケータ）６０４の両方で、入力信号１０２を受ける。波形合成エッジ補間ルックアップ・テーブル６０２及び波形シンボル複製部６０４夫々の出力信号に加えて、シンボル遷移イベント３０８が、マルチプレクサ６０６に送られる。マルチプレクサ６０６は、デジタル信号ｙ[ｍ]を出力するが、これは、ＤＡＣ１１２でアナログ信号に変換され、そして、ポート１１８に出力される前に、アナログ・ローパス・フィルタ１１６でフィルタ処理される。マルチプレクサ６０６は、受信したシンボル遷移イベント３０８に基づいて、波形合成エッジ補間ルックアップ・テーブル６０２の出力信号か、又は、波形シンボル複製部６０４の出力信号のいずれかを選択する。
【００５８】
波形合成エッジ補間ルックアップ・テーブル６０２は、現在のシンボル値（つまり、入力信号１０２、ｘ[ｎ]）、次のシンボル値（ｘ[ｎ＋１]）、及び、シンボル遷移サブ・サンプル位相３１０に基づいて、連続するシンボル値の間の遷移に使用できるＤＡＣサンプル値を生成できる。波形合成エッジ補間ルックアップ・テーブル６０２は、ポート１１８までの信号パスの周波数応答、帯域幅等の総合的な特性を計算に入れて、ポート１１８の出力において所与のφ[ｎ]となるのに最も近い、連続するＤＡＣサンプルの間の、所望のサブ・サンプル決定しきい値と交差する位相を実現するＤＡＣサンプル値を選択する。
【００５９】
波形合成エッジ補間ルックアップ・テーブル６０２の値は、シンボル値の遷移の間の補間エッジ値において取り得るＤＡＣ１１２の各レベルに関して、ポート１１８においてステップ応答の特性を測定し、次いで、ＤＡＣ１１２の各レベルに関して、サブ・サンプル・エッジ決定しきい値と交差する位相を測定することによって校正しても良い。この情報は、次いで、波形合成エッジ補間ルックアップ・テーブル６０２に保存又は蓄積される係数を生成するのに利用される。これら係数は、波形エッジの夫々に使用される補間された出力ＤＡＣサンプル値を選択するためのもので、補間された出力ＤＡＣサンプル値は、この信号源の出力信号において、所望のサブ・サンプル・エッジ決定しきい値と交差する位相に最も近くなる。ＤＡＣ１１２の入力サンプルは、上述した他のエッジ補間方法で行ったのと同様にして、シンボル遷移とシンボル遷移の間で複製されても良い。
【００６０】
本発明の態様は、特別に作成されたハードウェア、ファームウェア、デジタル・シグナル・プロセッサ又はプログラムされた命令に従って動作するプロセッサを含む特別にプログラムされた汎用コンピュータ上で動作できる。本願における「コントローラ」又は「プロセッサ」という用語は、マイクロプロセッサ、マイクロコンピュータ、ＡＳＩＣ及び専用ハードウェア・コントローラ等を意図する。本発明の態様は、１つ又は複数のコンピュータ（モニタリング・モジュールを含む）その他のデバイスによって実行される、１つ又は複数のプログラム・モジュールなどのコンピュータ利用可能なデータ及びコンピュータ実行可能な命令で実現できる。概して、プログラム・モジュールとしては、ルーチン、プログラム、オブジェクト、コンポーネント、データ構造などを含み、これらは、コンピュータその他のデバイス内のプロセッサによって実行されると、特定のタスクを実行するか、又は、特定の抽象データ形式を実現する。コンピュータ実行可能命令は、ハードディスク、光ディスク、リムーバブル記憶媒体、ソリッド・ステート・メモリ、ＲＡＭなどのコンピュータ可読記憶媒体に記憶しても良い。当業者には理解されるように、プログラム・モジュールの機能は、様々な実施例において必要に応じて組み合わせられるか又は分散されても良い。更に、こうした機能は、集積回路、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）などのようなファームウェア又はハードウェア同等物において全体又は一部を具体化できる。特定のデータ構造を使用して、本発明の１つ以上の態様をより効果的に実施することができ、そのようなデータ構造は、本願に記載されたコンピュータ実行可能命令及びコンピュータ使用可能データの範囲内と考えられる。
【００６１】
開示された態様は、場合によっては、ハードウェア、ファームウェア、ソフトウェア又はそれらの任意の組み合わせで実現されても良い。開示された態様は、１つ以上のプロセッサによって読み取られ、実行され得る１つ又は複数のコンピュータ可読媒体によって運搬されるか又は記憶される命令として実現されても良い。そのような命令は、コンピュータ・プログラム・プロダクトと呼ぶことができる。本願で説明するコンピュータ可読媒体は、コンピューティング装置によってアクセス可能な任意の媒体を意味する。限定するものではないが、一例としては、コンピュータ可読媒体は、コンピュータ記憶媒体及び通信媒体を含むことができる。
【００６２】
コンピュータ記憶媒体は、コンピュータ読み取り可能な情報を記憶するために使用することができる任意の媒体を意味する。限定するものではないが、例としては、コンピュータ記憶媒体としては、ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、電気消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、フラッシュメモリやその他のメモリ技術、コンパクト・ディスク読み出し専用メモリ（ＣＤ-ＲＯＭ）、ＤＶＤ（Digital Video Disc）やその他の光ディスク記憶装置、磁気カセット、磁気テープ、磁気ディスク記憶装置やその他の磁気記憶装置、及び任意の技術で実施された任意の他の揮発性又は不揮発性の取り外し可能又は取り外し不能の媒体を含んでいても良い。コンピュータ記憶媒体としては、信号そのもの及び信号伝送の一時的な形態は排除される。
【００６３】
通信媒体とは、コンピュータ可読情報の通信に利用できる任意の媒体を意味する。限定するものではないが、例としては、通信媒体には、電気、光、無線周波数（ＲＦ）、赤外線、音又はその他の形式の信号の通信に適した同軸ケーブル、光ファイバ・ケーブル、空気又は任意の他の媒体を含むことができる。
【００６４】
実施例
以下では、本願で開示される技術の理解に有益な実施例が提示される。この技術の実施形態は、以下で記述する実施例の１つ以上及び任意の組み合わせを含んでいても良い。
【００６５】
実施例１は、試験測定装置であって、出力サンプル・レートを有し、デジタル・サンプル波形と基準クロックを受けて、上記サンプル・レートでアナログ波形を出力するよう構成されたデジタル・アナログ・コンバータと、上記デジタル・アナログ・コンバータの上記サンプル・レートよりも非整数有理数比率だけ低いボー・レートを有する入力波形を受け、上記デジタル・サンプル波形を供給するように構成された波形合成部（波形シンセサイザ）と、上記アナログ波形を出力するように構成されたポートとを具えている。
【００６６】
実施例２は、実施例１の試験測定装置であって、このとき、上記波形合成部がリアルタイムで動作する。
【００６７】
実施例３は、実施例１又は２のいずれかの試験測定装置であって、上記波形合成部が、入力波形を整数の係数Ｎ（Ｎは１より大きい）でアップ・サンプリングするように構成された波形複製部と、アップ・サンプリングされた入力波形を受けて、上記デジタル・アナログ・コンバータのナイキスト周波数より上の波形成分を除去するよう構成されたローパス・フィルタと、フィルタ処理されアップ・サンプリングされた入力波形をダウン・サンプリングして、上記出力サンプル・レートに一致させるダウン・サンプラとを有している。
【００６８】
実施例４は、実施例１〜３のいずれかの試験測定装置であって、更に、上記アナログ信号を受けて、上記デジタル・アナログ・コンバータの第１ナイキスト・ゾーンより上の信号成分を除去するように構成されるアナログ・ローパス・フィルタを具えている。
【００６９】
実施例５は、実施例１〜４のいずれかの試験測定装置であって、上記波形合成部が、上記基準クロックを受けて、シンボル遷移イベントとシンボル遷移サブ・サンプル位相を出力するように構成された波形シンボル・クロック生成部と、上記入力波形、上記シンボル遷移イベント及び上記シンボル遷移サブ・サンプルを受けて、ボー・レートとデジタル・アナログ・サンプル・レートの有理数比率だけ、上記デジタル・アナログ・コンバータの上記サンプル・レートよりも低いボー・レートを有する上記デジタル・サンプル波形を出力するように構成されたエッジ補間部とを有している。
【００７０】
実施例６は、実施例５の試験測定装置であって、このとき、上記エッジ補間部は、一定の傾斜を用いた線形エッジ補間によって上記サンプル・レートより小さいボー・レートを有する上記デジタル・サンプル波形を補間するように構成される。
【００７１】
実施例７は、実施例５の試験測定装置であって、このとき、上記エッジ補間部は、可変の傾斜を用いた線形エッジ補間によって上記サンプル・レートより小さいボー・レートを有するデジタル・サンプル波形を補間するように構成される。
【００７２】
実施例８は、実施例５の試験測定装置であって、上記エッジ補間部は、上記入力信号及び上記シンボル遷移サブ・サンプル位相を受けて、補間されたエッジ信号を出力するよう構成されたエッジ補間ルックアップ・テーブルを有する。
【００７３】
実施例９は、実施例５の試験測定装置であって、このとき、上記波形シンボル・クロック生成部は、更に、波形シンボル・クロック変調信号を受けるよう構成される。
【００７４】
実施例１０は、波形を合成する方法であって、出力サンプル・レートを有するデジタル・アナログ・コンバータによってデジタル・サンプル波形を上記サンプル・レートでアナログ波形に変換する処理と、ボー・レートを有する入力波形を受ける処理と、波形合成部（シンセサイザ）によって、上記サンプル・レートよりも低いボー・レートを有するデジタル・サンプル波形を合成する処理と、被試験デバイスに上記アナログ波形を出力する処理とを具えている。
【００７５】
実施例１１は、実施例１０の方法であって、このとき、上記デジタル・サンプル波形を合成する処理が、上記デジタル・サンプル波形をリアルタイムで合成する処理を有している。
【００７６】
実施例１２は、実施例１０又は１１のいずれかの方法であって、このとき、上記波形を合成する処理が、上記入力波形を整数の係数Ｎ（Ｎは１より大きい）でアップ・サンプリングする処理と、アップ・サンプリングされた波形をフィルタ処理して上記デジタル・アナログ・コンバータのナイキスト周波数より上の波形成分を除去する処理と、フィルタ処理されアップ・サンプリングされた入力波形をダウン・サンプリングして固定の上記出力サンプル・レートに合わせる処理とを有している。
【００７７】
実施例１３は、実施例１０〜１２のいずれかの方法であって、更に、上記アナログ波形を出力する前に、上記デジタル・アナログ・コンバータの第１ナイキスト・ゾーンより上の信号成分を除去するために上記アナログ信号をフィルタする処理を具えている。
【００７８】
実施例１４は、実施例１０〜１３の方法であって、上記波形を合成する処理が、上記デジタル・アナログ・コンバータが使用する基準クロックに基づいてシンボル遷移イベントとシンボル遷移サブ・サンプル位相を生成する処理と、上記入力波形、上記シンボル遷移イベント及び上記シンボル遷移サブ・サンプル位相に基づいて、上記デジタル・アナログ・コンバータの上記サンプル・レートよりも低い上記ボー・レートを有する上記デジタル・サンプル波形を生成する処理とを有している。
【００７９】
実施例１５は、実施例１４の方法であって、このとき、上記デジタル・サンプル波形を生成する処理が、一定の傾斜を用いた線形エッジ補間によって、上記サンプル・レートより小さいボー・レートを有する上記デジタル・サンプル波形を補間する処理を含む。
【００８０】
実施例１６は、実施例１４の方法であって、このとき、上記デジタル・サンプル波形を生成する処理が、可変の傾斜を用いた線形エッジ補間によって、上記サンプル・レートより小さいボー・レートを有する上記デジタル・サンプル波形を補間する処理を含む。
【００８１】
実施例１７は、実施例１４の方法であって、このとき、上記デジタル・サンプル波形を生成する処理が、上記入力信号及び上記シンボル遷移サブ・サンプル位相を受けて、補間されたエッジ信号を出力するように構成されたエッジ補間ルックアップ・テーブルに基づいて、エッジ信号を選択する処理を有している。
【００８２】
実施例１８は、実施例１４の方法であって、このとき、上記シンボル遷移イベント及び上記シンボル遷移サブ・サンプル位相を生成する処理が、更に、波形シンボル・クロック変調信号に基づいている。
【００８３】
実施例１９は、１つ以上のコンピュータ可読記憶媒体であって、試験測定装置の１つ以上のプロセッサによって実行されると、上記試験測定装置に、出力サンプル・レートを有するデジタル・アナログ・コンバータによってデジタル・サンプル波形を上記サンプル・レートでアナログ波形に変換させ、ボー・レートを有する入力波形を受けさせ、波形合成部によって上記サンプル・レートよりも低いボー・レートを有するデジタル・サンプル波形をリアルタイムで合成させ、被試験デバイスに上記アナログ波形を出力させる命令を含んでいる。
【００８４】
実施例２０は、請求項１９の１つ以上のコンピュータ可読記憶媒体であって、更に、上記入力波形を整数の係数Ｎ（Ｎは１より大きい）でアップ・サンプリングし、アップ・サンプリングされた波形をフィルタ処理して上記デジタル・アナログ・コンバータのナイキスト周波数より上の波形成分を除去し、整数の係数でフィルタ処理されアップ・サンプリングされた入力波形をダウン・サンプリングして所望の出力ボー・レートを得ることによって、上記波形を合成する命令を更に含んでいる。
【００８５】
開示された主題の上述のバージョンは、記述したか又は当業者には明らかであろう多くの効果を有する。それでも、開示された装置、システム又は方法のすべてのバージョンにおいて、これらの効果又は特徴のすべてが要求されるわけではない。
【００８６】
加えて、本願の記述は、特定の特徴に言及している。本明細書における開示には、これらの特定の特徴の全ての可能な組み合わせが含まれると理解すべきである。ある特定の特徴が特定の態様又は実施例の状況において開示される場合、その特徴は、可能である限り、他の態様及び実施例の状況においても利用できる。
【００８７】
また、本願において、２つ以上の定義されたステップ又は工程を有する方法に言及する場合、これら定義されたステップ又は工程は、状況的にそれらの可能性を排除しない限り、任意の順序で又は同時に実行しても良い。
【００８８】
説明の都合上、本発明の具体的な実施例を図示し、説明してきたが、本発明の要旨と範囲から離れることなく、種々の変更が可能なことが理解できよう。従って、本発明は、添付の特許請求の範囲を除いて限定されるべきではない。
【符号の説明】
【００８９】
１００  試験測定装置
１０２  入力波形
１０４  波形合成部（シンセサイザ）
１０６  ローパス・フィルタ
１０８  ダウン・サンプラ
１１２  ＤＡＣ
１１４  基準クロック
１１６  ローパス・フィルタ
１１８  出力ポート
２００  ファロー・リサンプリング・フィルタ
３００  試験測定装置械
３０２  波形シンボル・クロック発生部
３０４  ＤＡＣ基準クロック
３０６  波形シンボル・クロック変調信号
３０８  シンボル遷移イベント
３１０  シンボル遷移サブ・サンプル位相
３１２  波形合成エッジ補間部
６００  試験測定装置
６０２  波形合成エッジ補間ルックアップ・テーブル
６０４  波形シンボル複製部
６０６  マルチプレクサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【外国語明細書】
2020115128000001.pdf