(57)【要約】【課題】電子デバイスを自動テストするための装置及び方法を提供する。【解決手段】本発明の装置は、電子デバイスを自動テストするための装置であって、前記電子デバイスの入力ピンを信号レベルで駆動するように配置されたピン駆動回路と、前記電子デバイスの出力ピンに負荷を加え、前記電子デバイスの前記出力ピンの信号レベルを予想レベルと比較するように配置されたピン測定回路と、を有するピンエレクトロニクスと、前記ピン測定回路を前記電子デバイスの前記入力ピンに接続するように前記ピンエレクトロニクスに指示し、前記ピン測定回路を使用して、プログラム可能な負荷を前記入力ピンに加えることにより、プログラム可能なスルーレートを持つ信号で前記入力ピンを駆動するように配置されたコントローラと、を備える【選択図】図１
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【特許請求の範囲】
【請求項１】
電子デバイスを自動テストするための装置であって、
前記電子デバイスの入力ピンを信号レベルで駆動するように配置されたピン駆動回路と、前記電子デバイスの出力ピンに負荷を加え、前記電子デバイスの前記出力ピンの信号レベルを予想レベルと比較するように配置されたピン測定回路と、を有するピンエレクトロニクスと、
前記ピン測定回路を前記電子デバイスの前記入力ピンに接続するように前記ピンエレクトロニクスに指示し、前記ピン測定回路を使用して、プログラム可能な負荷を前記入力ピンに加えることにより、プログラム可能なスルーレートを持つ信号で前記入力ピンを駆動するように配置されたコントローラと、
を備える装置。
【請求項２】
前記コントローラは、４−ダイオードブリッジを介して前記プログラム可能な負荷を前期入力ピンに加えることにより、前記入力ピンを駆動するように前記ピンエレクトロニクスに指示するように配置され、前記４−ダイオードブリッジは、前記信号がプログラム可能なレベルに達すると前記信号のスルーを終了するように配置される請求項１に記載の装置。
【請求項３】
前記コントローラは、前記プログラム可能なスルーレートの開始時間を設定することにより、前記入力ピンを較正するように配置される請求項１に記載の装置。
【請求項４】
前記コントローラは、前記ピンエレクトロニクスに前記信号を測定するように指示し、測定結果に応じて前記プログラム可能なスルーレートの前記開始時間を設定するように配置される請求項３に記載の装置。
【請求項５】
電子デバイスを自動テストするための方法であって、
前記電子デバイスの入力ピンを信号レベルで駆動するように配置されたピン駆動回路と、前記電子デバイスの出力ピンに負荷を加え、前記電子デバイスの前記出力ピンの信号レベルを予想レベルと比較するように配置されたピン測定回路と、を有するピンエレクトロニクスに前記デバイスを接続することと、
前記ピン測定回路を前記電子デバイスの前記入力ピンに接続するように前記ピンエレクトロニクスに指示し、前記ピン測定回路を使用して、プログラム可能な負荷を前記入力ピンに加えることにより、プログラム可能なスルーレートを持つ信号で前記入力ピンを駆動することと、
を含む方法。
【請求項６】
前記入力ピンを駆動するように前記ピンエレクトロニクスに指示することは、４−ダイオードブリッジを介して前記プログラム可能な負荷を前期入力ピンに加えることにより、前記４−ダイオードブリッジは、前記信号がプログラム可能なレベルに達すると前記信号のスルーを終了するように配置されることを含む請求項５に記載の方法。
【請求項７】
前記プログラム可能なスルーレートの開始時間を設定することにより、前記入力ピンを較正することをさらに含む請求項５に記載の方法。
【請求項８】
前記ピンエレクトロニクスに前記信号を測定するように指示し、測定結果に応じて前記プログラム可能なスルーレートの前記開始時間を設定することをさらに含む請求項７に記載の方法。
【請求項９】
電子デバイスを自動テストするためのコンピューターソフトウェア製品であって、
プログラム命令が格納されている有形の非一時的なコンピュータ可読媒体を備え、
ピンエレクトロニクスに結合されたプロセッサが読み取る場合、前記プログラム命令は、
（１）前記電子デバイスの入力ピンを信号レベルで駆動するように、ピン駆動回路を制御し、
（２）前記電子デバイスの出力ピンに負荷を加え、前記電子デバイスの前記出力ピンの信号レベルを予想レベルと比較するように、ピン測定回路を制御することで、
前記ピン測定回路を前記電子デバイスの前記入力ピンに接続するように前記ピンエレクトロニクスに指示し、前記ピン測定回路を使用して、プログラム可能な負荷を前記入力ピンに加えることにより、プログラム可能なスルーレートを持つ信号で前記入力ピンを駆動するコンピューターソフトウェア製品。
【請求項１０】
前記プログラム命令は、４−ダイオードブリッジを介して前記プログラム可能な負荷を前期入力ピンに加えることにより、前記入力ピンを駆動するように前記ピンエレクトロニクスに指示し、前記４−ダイオードブリッジが、前記信号がプログラム可能なレベルに達すると前記信号のスルーを終了するように配置されるように前記プロセッサに指示する請求項９に記載のコンピューターソフトウェア製品。
【請求項１１】
前記プログラム命令は、前記プログラム可能なスルーレートの開始時間を設定することにより、前記入力ピンを較正するように前記プロセッサに指示する請求項９に記載のコンピューターソフトウェア製品。
【請求項１２】
前記プログラム命令は、前記ピンエレクトロニクスに前記信号を測定するように指示し、測定結果に応じて前記プログラム可能なスルーレートの前記開始時間を設定するように前記プロセッサに指示する請求項１１に記載のコンピューターソフトウェア製品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子デバイスを自動テストするための装置及び方法に関し、特に、自動試験装置（ＡＴＥ）におけるスルーレート制御に関する。
【背景技術】
【０００２】
自動試験装置（以下、ＡＴＥとも称する）は、デバイス（以下、試験対象デバイス、または「ＤＵＴ」とも称する）のテストを実行するための装置として知られている。ＤＵＴが集積回路（ＩＣ）などの電子部品である場合、ＡＴＥは通常、電圧と電流のパターンをＤＵＴ入力に印加し、ＤＵＴ出力の電圧と電流を測定する。
また、ハードウェア及びソフトウェアを含むＡＴＥテクノロジーの概要は、「自動試験装置」、Ｗｉｌｅｙ百科事典、１９９９年、Ｆ．Ｌｉｇｕｏｒｉ、１１０〜１２０ページに記載されている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】「自動試験装置」、Ｗｉｌｅｙ百科事典、１９９９年、Ｆ．Ｌｉｇｕｏｒｉ、１１０〜１２０ページ
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、電子デバイスを自動テストするための装置及び方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の実施例に係る装置は、電子デバイスを自動テストするための装置であって、前記電子デバイスの入力ピンを信号レベルで駆動するように配置されたピン駆動回路と、前記電子デバイスの出力ピンに負荷を加え、前記電子デバイスの前記出力ピンの信号レベルを予想レベルと比較するように配置されたピン測定回路と、を有するピンエレクトロニクス（以下、ＰＥとも称する）と、前記ピン測定回路を前記電子デバイスの前記入力ピンに接続するように前記ピンエレクトロニクスに指示し、前記ピン測定回路を使用して、プログラム可能な負荷を前記入力ピンに加えることにより、プログラム可能なスルーレートを持つ信号で前記入力ピンを駆動するように配置されたコントローラと、を備える。
【０００６】
また、本発明のいくつかの実施形態に係る装置において、前記コントローラは、４−ダイオードブリッジを介して前記プログラム可能な負荷を前期入力ピンに加えることにより、前記入力ピンを駆動するように前記ピンエレクトロニクスに指示するように配置され、前記４−ダイオードブリッジは、前記信号がプログラム可能なレベルに達すると前記信号のスルーを終了するように配置される。また、本発明のいくつかの実施形態に係る装置において、前記コントローラは、前記プログラム可能なスルーレートの開始時間を設定することにより、前記入力ピンを較正するように配置されている。また、本発明のいくつかの実施形態に係る装置において、前記コントローラは、前記ピンエレクトロニクスに前記信号を測定するように指示し、測定結果に応じて前記プログラム可能なスルーレートの前記開始時間を設定するように配置されている。
【０００７】
また、本発明の実施例に係る方法は、電子デバイスを自動テストするための方法であって、前記電子デバイスの入力ピンを信号レベルで駆動するように配置されたピン駆動回路と、前記電子デバイスの出力ピンに負荷を加え、前記電子デバイスの前記出力ピンの信号レベルを予想レベルと比較するように配置されたピン測定回路と、を有するピンエレクトロニクスに前記デバイスを接続することと、前記ピン測定回路を前記電子デバイスの前記入力ピンに接続するように前記ピンエレクトロニクスに指示し、前記ピン測定回路を使用して、プログラム可能な負荷を前記入力ピンに加えることにより、プログラム可能なスルーレートを持つ信号で前記入力ピンを駆動することと、を含む。
【０００８】
また、本発明の実施例に係るコンピューターソフトウェア製品は、電子デバイスを自動テストするためのコンピューターソフトウェア製品であって、プログラム命令が格納されている有形の非一時的なコンピュータ可読媒体を備え、ピンエレクトロニクスに結合されたプロセッサが読み取る場合、前記プログラム命令は、（１）前記電子デバイスの入力ピンを信号レベルで駆動するように、ピン駆動回路を制御し、（２）前記電子デバイスの出力ピンに負荷を加え、前記電子デバイスの前記出力ピンの信号レベルを予想レベルと比較するように、ピン測定回路を制御することで、前記ピン測定回路を前記電子デバイスの前記入力ピンに接続するように前記ピンエレクトロニクスに指示し、前記ピン測定回路を使用して、プログラム可能な負荷を前記入力ピンに加えることにより、プログラム可能なスルーレートを持つ信号で前記入力ピンを駆動する。
【図面の簡単な説明】
【０００９】
【図１】図１は、本発明の実施形態に係る自動試験装置（ＡＴＥ）を概略的に示すブロック図。
【図２】図２は、本発明の実施形態に係るＡＴＥのピンエレクトロニクスセットアップスクリーンショットである。
【図３】図３は、本発明の一実施形態に係るＡＴＥのＤＣセットアップスクリーンショットである。
【図４】図４は、本発明の実施形態に係るスルー制御機能を有しないＡＴＥテストパターンスクリーンショットである。
【図５】図５は、本発明の実施形態に係るスルーレート制御されていない（ｎｏｎ−ｓｌｅｗ−ｒａｔｅ−ｃｏｎｔｒｏｌｌｅｄ）クロック信号を生成するパターン及び結果として得られるダイアグラムである。
【図６】図６は、本発明の一実施形態に係るスルーレート制御された（ｓｌｅｗ−ｒａｔｅ−ｃｏｎｔｒｏｌｌｅｄ）クロック信号を生成するパターン及び結果として得られるダイアグラムである。
【図７】図７は、本発明の一実施形態に係るＡＴＥによって生成された制御されたスルーレートエッジの第１のオシロスコープスクリーンショットである。
【図８】図８は、本発明の一実施形態に係るＡＴＥによって生成された制御されたスルーレートエッジの第２のオシロスコープスクリーンショットである。
【図９】図９は、本発明の一実施形態に係るＡＴＥによって生成された制御されたスルーレートエッジの第３のオシロスコープスクリーンショットである。
【発明を実施するための形態】
【００１０】
以下、本発明について、図に示す実施形態に基づいて説明する。
【００１１】
電子システム及び集積回路用の自動試験装置（以下、ＡＴＥと略す）は、通常、試験対象デバイスのピン（ＤＵＴピン）に結合される「ピンエレクトロニクス」（以下、ＰＥと略す）モジュールを備えている。なお、ここで「ＰＥ」という用語は、ＤＵＴピンに結合された電子回路の集合体を指す場合も含むことに留意する必要がある。以下、ＰＥという用語を使用して、単一のＤＵＴピンに結合される電子回路について説明する。また、以下に説明する技術は、必要な変更を加えた上で、ＰＥの代替定義にも適用される。
【００１２】
各ＰＥは、ＤＵＴピンを駆動するか、ＤＵＴピンの電圧レベル（及び／または電流）を測定するために制御できる。従来、ＰＥは、ＤＵＴ入力ピンに結合されると、ＤＵＴピンを駆動し、ＤＵＴ出力ピンに結合されると、ＤＵＴピンを測定し、ＤＵＴ入出力（Ｉ／Ｏ）ピンに接続されていると、ＡＴＥソフトウェアの制御下で、さまざまな期間でＤＵＴピンを駆動または測定する。
【００１３】
ＰＥの駆動回路は、通常、２つのプログラム可能な信号レベル（後述する）のうちの１つで入力ＤＵＴピンを駆動するが、アプリケーションによっては、入力ピンをプログラム可能な勾配で駆動する場合がある。例えば、入力クロックピンの立ち下がり勾配が５０ｍＶ／ｎｓのレートに制限されている条件下で、一部の出力ピンの電圧レベルをテストするように、テスト仕様として定義できる。
【００１４】
本発明の実施形態によれば、入力ピンの出力レベルを測定した測定結果を無視するようにＰＥを配置することにより、制御された勾配エッジをＤＵＴ入力ピンに適用することができる。
【００１５】
本発明の実施形態によれば、ＡＴＥシステムは、テストパターンを生成するソフトウェアを含む。テストルーチンは、静的ＰＥ配置スクリプト（ｓｔａｔｉｃ  ＰＥ  ｃｏｎ図ｕｒａｔｉｏｎ  ｓｃｒｉｐｔｓ）と動的テストパターン（ｄｙｎａｍｉｃ  ｔｅｓｔ  ｐａｔｔｅｒｎｓ）を含む。配置スクリプトは、ＰＥのドライバーとコンパレーターを配置する。例えば、ＰＥがＤＵＴ入力ピン（ＶＩＨ、ＶＩＬ）を駆動するためのロジックＨｉｇｈ及びロジックＬｏｗの電圧レベル、ＰＥがＤＵＴ出力ピン（ＶＯＨ、ＶＯＬ）をテストするためのロジックＬｏｗ及びロジックＨｉｇｈ電圧レベル、及び、ＰＥがＤＵＴ出力ピン（ＩＯＨ、ＩＯＬ）にロードするロードＨｉｇｈ電流とロードＬｏｗ電流が、静的に配置されており、動的なテストパターンの実行中は変更されることがない。
【００１６】
本発明の実施形態では、動的テストパターンは、異なる期間において、すべてのＤＵＴピンに対して、ＤＵＴ入力ピンの駆動及びＤＵＴ出力ピンの測定（予想される結果を含む）を動的に定義する。通常、時間軸は個別のタイムスロットに分割されており、動的なテストパターンは、タイムスロット解像度での駆動及び測定（例えば、期待される結果）の特性を定義する。
【００１７】
本発明の実施形態によれば、ＤＵＴピンを駆動するために、ＰＥモジュールは通常、２つの信号レベル（入力低電圧（ＶＩＬ）及び入力高電圧（ＶＩＨ））を持つドライバーを備える。静的配置スクリプトは通常、各ＰＥモジュールのＶＩＬ及びＶＩＨ値を設定し、動的テストパターンは、ＰＥがＤＵＴピンを駆動する各タイムスロットで、ＰＥがＶＩＨまたはＶＩＬでピンを駆動するかどうかを定義する。例えば、ＰＥをＶＩＬ  ＝  ０．８Ｖ及びＶＩＨ  ＝  ２．０Ｖに静的に配置し、ＰＥの動的テストパターンを１−１−０−０−１に指定できる。ＰＥは、１番目と２番目のタイムスロットで２．０Ｖ、３番目と４番目のタイムスロットで０．８Ｖ、５番目のタイムスロットで２．０Ｖの信号レベルでＤＵＴピンを駆動する。
【００１８】
本発明の実施形態によるＰＥの測定回路は、通常、コンパレータと負荷制御の２つのパートを含む。コンパレータは、ＤＵＴピンの電圧レベルを、配置スクリプトで設定される２つの電圧レベル（出力−低電圧（ＶＯＬ）及び出力−高電圧（ＶＯＨ））と比較するように配置される。動的テストパターンの測定パート（例：予想される結果）がピンのロジックＨｉｇｈをテストするよう指定するタイムスロットでは、ＰＥはピンの電圧がＶＯＨを超えているかを確認する。一方、ピンのロジックＬｏｗをテストするようにテストパターンが指定するタイムスロットでは、ＰＥはピンの電圧がＶＯＬ未満であるかことを確認する。
【００１９】
１つの実施形態では、負荷制御は、出力低電流（ＩＯＬ）及び出力高電流（ＩＯＨ）の２つのプログラム可能な負荷電流の１つをＤＵＴピンに印加するように配置される。通常、２つの電流値は配置スクリプトでプログラムされる（以下の説明では、ＰＥからピンへ流れる電流を正電流と呼び、ピンからＰＥへ流れる電流は負電流と呼ぶ。あるいは、駆動電流を「ソース電流」と呼び、吸い込み電流を「シンク電流と呼ぶ）。テストパターンがピンのロジックＬｏｗをテストするように指示するタイムスロットでは、ＰＥはＤＵＴピンにＩＯＬに等しい電流を流し、テストパターンがピンのロジックＨｉｇｈをテストするように指示するタイムスロットでは、  ＰＥはＩＯＨ（通常は負）に等しい電流をＤＵＴピンに流す。
【００２０】
例えば、テストスクリプトは、ＤＵＴピンのために、負荷電流（ＩＯＬ）が１．６ｍＡの場合のロジックＬｏｗレベル（ＶＯＬ）が０．４ｍＡ以下であるように、負荷電流（ＩＯＨ）が−０．１ｍＡの場合のロジックＨｉｇｈレベル（ＶＯＨ）が２．０Ｖ以上であるように定義できる。その出力ピンの動的テストパターンは、現在の例では１−１−１−０−１−１となっている。ＰＥは−０．１ｍＡでピンを駆動し、タイムスロット１、２、３、５、６でピン電圧が２．０Ｖを超えているかを確認する。タイムスロット４では、ＰＥは１．６ｍＡでピンを駆動し、ピンの電圧が０．４Ｖ未満であるかを確認する。
【００２１】
本発明の実施形態によれば、テストパターンが駆動ロジックＬｏｗからロジックＨｉｇｈ（またはその逆）に変化した場合、ＤＵＴピンの信号レベルは、駆動回路の特性と負荷（ＤＵＴピン及びＰＥからＤＵＴピンへの配線も含む）の機能に基づくレートで変化する。本発明の実施形態によれば、いくつかのテストアプリケーションでは、ＤＵＴ入力ピンの信号の変化レートを制御することが望ましい。このような信号の変化レートの制御は、後述では「スルーレート制御」と呼ばれ、通常、ｖ／ｍｓ単位で測定される。
【００２２】
一部の商用ＡＴＥシステムでは、スルーレート制御用の回路を備えているか、代わりに制御されたスルーレートエッジを生成する外部ハードウェアの追加を容易にしている。例えば、参照として本明細書に引用される米国特許第５，６４２，０６７号には、ＡＴＥシステムに追加できる電子回路のピンごとの試験用の集積回路パルス発生器について記載されている。パルス発生器は、立ち上がりエッジ（ＲＥ）及び立ち下がりエッジ（ＦＥ）遷移のスルーレートを制御できる。
【００２３】
本発明の実施形態は、追加のスルーレート制御回路を必要とせずに、ＰＥの測定回路を使用してＡＴＥのスルーレートを制御する装置及び方法を提供する。１つの実施形態では、制御されたスルーレートでＤＵＴ入力ピンを駆動するために、ＡＴＥでは、対応するピンに接続されたＰＥをコンパレータとして配置されている。正エッジの場合、ＡＴＥはＩＯＬをプログラミングすることでスルーレートを制御し、負エッジの場合、ＡＴＥはＩＯＨをプログラミングすることでスルーレートを制御する。
【００２４】
容量性負荷の場合、定義により、スルーレートはＤＵＴピンへの電流を等価容量で割った値に等しい。したがって、スルーレートは、電流ＩＯＬ及びＩＯＨの設定によって制御できる。
【００２５】
ＶＲＥＦは、勾配の終了時の必要な電圧レベルに設定される。例えば  ０．１Ｖから始まり２．４Ｖで終わるスルーレート制御された正エッジの場合、ＶＲＥＦは２．４Ｖに設定される。２．４Ｖから始まり０．１Ｖで終わるスルーレート制御された負エッジの場合、ＶＲＥＦは０．１Ｖに設定される。
【００２６】
したがって、本発明の実施形態によれば、追加の回路なしで、ＡＴＥコンパレータ回路を使用して、ＤＵＴピンにおけるスルーレート制御された勾配を生成することができる。
【００２７】
図１は、本発明の実施形態に係る自動試験装置（ＡＴＥ）１００を概略的に示すブロック図である。
【００２８】
ＡＴＥ１００は、ソフトウェアプログラムを実行し、ＡＴＥの動作を制御するように配置されたコントローラ１０２と、複数のＰＥモジュール１０４とを備え、各ＰＥモジュール１０４は、ＤＵＴ（図示せず）のピンに結合されている。コントローラは、バスを介してＰＥジュール１０４に接続され、静的配置と動的テストパターンをＰＥジュール１０４に伝達し、ＰＥジュール１０４からテスト結果を送り返される。
【００２９】
対応するＤＵＴピンを駆動するために、各ＰＥモジュール１０４は、制御された入力（図ではＨＩＧＨ／ＬＯＷと指定）に従って、２つの予め設定された信号レベルＶＩＬ、ＶＩＨのうちの１つを出力するように配置されるプログラム可能なドライバ１０６と、プログラム可能なドライバ１０６をＤＵＴピンから接続又は切断するように配置されているスイッチ１０８と、を備える。
【００３０】
対応するＤＵＴピンを測定するために、各ＰＥ  モジュール１０４は、ＤＵＴピンの電圧レベルが予め設定されたＶＯＨを超えているかを確認するように配置されたＶＯＨコンパレータ１１０と、ＤＵＴピンの電圧レベルが予め設定されたＶＯＬより低いかを検証するように配置されたＶＯＬコンパレータ１１２と、予め設定された電流ＩＯＬを供給するように配置されたＩＯＬプログラム可能な電流源１１４と、予め設定された電流ＩＯＨをシンク（吸い込む）するように配置されたＩＯＨプログラム可能な電流源１１６と、４つのダイオードとプログラム可能な電圧源ＶＲＥＦを有するダイオードブリッジ１１８と、を備え、ダイオードブリッジは、（１）ＤＵＴピンの電圧レベルがＶＲＥＦより低い場合、ＩＯＬ電流源１１４から供給された電流をＤＵＴピンにルーティングし、ＶＲＥＦからの電流をＩＯＨ電流源１１６によってシンクされるように電流をルーティングし、（２）ピンの電圧レベルがＶＲＥＦより高い場合、ＤＵＴピンからの電流をＩＯＨ電流源１１６によってシンクされるように電流をルーティングし、ＩＯＬ電流源１１４から供給された電流をＶＲＥＦにルーティングする。
【００３１】
配置されたＰＥモジュールの数は、テストされたＤＵＴピンの数と等しくなるようになっている（テストされたピンの数がＰＥモジュールの数より少ない場合、ＰＥモジュールの一部がオフになる場合がある）。図１には、４つのＤＵＴピン（１、ｎ、ｉ、ｊ）にそれぞれ接続された４つのＰＥモジュール（１０４Ａ、１０４Ｂ、１０４Ｃ、１０４Ｄ）を示している。
【００３２】
ＰＥモジュール１０４Ａは、ＤＵＴ出力ピン１がロジックＬｏｗにあることをテストするように配置されている。（なお、この配置は、テスト中において頻繁に変更される可能性があることに留意する必要がある。動的テストパターンに応じて、一部のタイムスロットではピンがロジックＬｏｗにあることをテストされ、他のタイムスロットではピンがロジックＨｉｇｈにあることをテストされる。さらに、一部のタイムスロットでは入力であり、別のタイムスロットでは出力であるＩＯピンを、動的テストパターンに従って、交互に駆動及びテストできる）。
【００３３】
ロジックＬｏｗテストは、ＩＯＬの提供時に、ピンの電圧レベルがＶＯＬ未満であるかを検証するように定義される。コントローラは、ＰＥモジュール１０４Ａを次のようにプログラムする：
【００３４】
スイッチ１０８のオフ時に、プログラム可能なドライバー１０６を切断する。
【００３５】
ＩＯＬ電流源１１４をＩＯＬに設定する。
【００３６】
ＶＲＥＦをＶＯＬより高い電圧に設定する。
【００３７】
ＶＯＬコンパレータ１１２を、ＤＵＴピンの電圧をＶＯＬと比較するように設定する。
【００３８】
ＶＯＨコンパレータを無視する。
【００３９】
従って、ＰＥは、ＩＯＬのシンク時にピン電圧がＶＯＬ未満であることをテストする（即ち、ＶＯＬ＜ＶＲＥＦの場合、ダイオードブリッジはＩＯＬ電流源１１４からＤＵＴピンに電流をルーティングする）。
【００４０】
ＰＥ１０４Ｂは、コントローラが設定するパターンに従って、ＤＵＴ入力ピンｎをロジック１又はロジック０に駆動するように配置されている。
【００４１】
コントローラは、スイッチ１０８がオンになるようにＰＥモジュール１０４Ｂをプログラムし、プログラム可能なドライバ１０６は、動的テストパターンに従って、ＶＩＬまたはＶＩＨに等しい電圧でＤＵＴピンを駆動する。
【００４２】
本発明の実施形態によれば、プログラム可能なスルーレートエッジでＤＵＴピンを駆動するように同じＰＥモジュール１０４を配置することができる。図１の配置例では、ＰＥモジュール１０４Ｃは負スルーレート制御エッジでＤＵＴピンｉを駆動し、ＰＥモジュール１０４Ｄは正スルーレート制御エッジでＤＵＴピンｊを駆動します。
【００４３】
スルーレート制御された負エッジを生成するために、コントローラはＰＥモジュール１０４Ｃを次のようにプログラムする：
【００４４】
スイッチ１０８のオフ時に、プログラム可能なドライバー１０６を切断する。
【００４５】
ＩＯＨ電流源１１６をスルーレートに対応する値に設定する（例えば、ＩＯＨ＝Ｃ／スルーレート、ＣはＤＵＴピンｉの等価容量である）。
【００４６】
ＶＲＥＦをＶＩＬ（負勾配の終了時の電圧）に設定する。
【００４７】
従って、ＰＥモジュール１０４Ｃは、ＤＵＴピンｉから予め設定された電流をシンクし、プログラム可能な負勾配エッジを生成する。ＤＵＴピンｉの電圧がＶＩＬに達すると、ＰＥモージュール１０４Ｃはピンからの電流のシンクを停止する。
【００４８】
同様に、スルーレート制御の正エッジを生成するために、コントローラＰモジュール１０４Ｄを次のようにプログラムする：
【００４９】
スイッチ１０８のオフ時に、プログラム可能なドライバー１０６を切断する。
【００５０】
ＩＯＬ電流源１１４をスルーレートに対応する値に設定する。
【００５１】
ＶＲＥＦをＶＩＨ（正勾配の終了時の電圧）に設定する。
【００５２】
従って、ＰＥ１０４Ｄはプログラム可能な値の電流をＤＵＴピンｊに供給し、プログラム可能な正勾配エッジを生成する。ＤＵＴピンｊの電圧がＶＩＨに達すると、ＰＥモジュール１０４Ｄはピンへの電流供給を停止する。
【００５３】
したがって、図１の例示的な実施形態によれば、ＡＴＥは、正および負プログラム可能な勾配エッジを生成する。プログラム可能な負荷電流で出力レベルを測定するための同じ回路は、勾配の生成に用いられる。
【００５４】
前述から理解するように、上記のＡＴＥ１００およびＰＥモジュール１０４の配置は例として挙げられている。また、開示された技術によって、ＡＴＥは、上記の説明に限定されない。
【００５５】
いくつかの実施形態では、一部またはすべてのＰＥモジュールは、図１に示されていない例えば精密アナログ測定のために追加の回路を含む。１つの実施形態では、ダイオードブリッジ１２２は、異なる回路で実現された同様の機能を有する。また、図１に示されるスイッチは、電気機械式リレー、電子スイッチ、または機械式リレーと電子スイッチの組み合わせであり得る。
【００５６】
いくつかの実施形態では、コントローラは、汎用プロセッサとインターフェースボードを含む。また、１つ実施形態では、コンピュータは、インターフェースボードはなく、ＰＥモジュール１０４と直接通信する。いくつかの実施形態では、コントローラは複数のプロセッサを含む。他の実施形態では、ＡＴＥにはプロセッサがなく、テスト用ソフトウェアは、インターネットなどの通信ネットワークを介してＡＴＥに接続されている他のコンピュータによって実行される。
【００５７】
本出願に記載されている別の実施形態は、試験装置のＶＯＨ−ＶＯＬ測定回路を使用して、市販のＡＴＥ（クロマ３６５０−ＥＸ）の例でプログラム可能なスルーレートの勾配を生成する方法に関する。ＡＴＥの例は、参照により本明細書に引用されるＣｈｒｏｍａ出版物３６５０−ＥＸ−Ｅ−２０９０９−５００−「ＳＯＣ／アナログ試験システムモデル３６５０−ＥＸ」２０１７に記載されている。
【００５８】
図２は、本発明の実施形態に係るＡＴＥのＰＥセットアップスクリーンショット２００である。このスクリーンショットは、ユーザーがＰＥセットアップを簡単にプログラムできるようにするグラフィックユーザーインターフェイス（ＧＵＩ）の一部である。
【００５９】
スクリーンショットには、設定可能な電圧レベルＶＩＬまたはＶＩＨ（動的テストパターンによる）でＤＵＴピンを駆動できるプログラム可能なドライバー２０２（図１の１０６）と、動的テストパターンに従って、ドライバ２０２をＤＵＴピンに接続するように配置されたスイッチ２０４（図１の１０８）と、ＤＵＴピンの電圧を設定可能なＶＯＨおよびＶＩＬ値と比較するように配置されているＶＯＨ−ＶＯＬコンパレータ２０６と、ＩＯＬおよびＩＯＨ電流源を有するダイオードブリッジを備えた負荷ユニット２０８（図１のユニット１１４、１１６、および１１８と同様）とが含まれる。すべての配置可能なパラメーターＶＩＨ、ＶＩＬ、ＶＯＨ、ＶＯＬ、ＩＯＨ、ＩＯＬ、およびＶＲＥＦは、テストスクリプトを使用することで、または（一部の商用テスターにおいて）図２に示す数値入力サブウィンドウに目的の値を入力することで配置できる。なお、数値入力サブウィンドウに目的の値を入力できるのは、デバッグモードのみである。
【００６０】
本発明の実施形態によれば、ユーザは、スイッチ２０４をオフに設定し、ＩＯＬ（正エッジの場合）またはＩＯＨ（負エッジの場合）に現在の値を入力し、そして、ＶＲＥＦを勾配の終了時の電圧レベルに設定するように、ＡＴＥをプログラムすることで、スルーレート制御されたエッジを生成することができる。
【００６１】
スクリーンショット２００はあくまでも例として説明されている。代替実施形態では、ＶＩＨ、ＶＩＬ、ＶＯＨ、ＶＯＬ、ＩＯＬ、ＩＯＨ、およびＶＲＥＦの値は、他のＧＵＩを使用することで、又は例えばノングラフィカルプログラミングスクリプト（ｎｏｎ−ｇｒａｐｈｉｃａｌ  ｐｒｏｇｒａｍｍｉｎｇ  ｓｃｒｉｐｔｓ）を使用してプログラムすることができる。
【００６２】
図３は、本発明の一実施形態に係るＡＴＥのＤＣセットアップスクリーンショット３００である。スクリーンショットは、正（Ｐｕｌｌ−Ｕｐ）と負（Ｐｕｌｌ−Ｄｏｗｎ）エッジを設定するための２つのｓｅｔーｌｅｖｅｌコマンドで構成されている。Ｓｅｔーｌｅｖｅｌコマンドは通常、静的構成スクリプトに埋め込まれています。
【００６３】
例示的な実施形態では、ｓｅｔーｌｅｖｅｌコマンドは、以下の８つの順番付けられた引数（パラメータ）を受け取る：
【００６４】
１、ピン名
【００６５】
２、駆動レベル、ロジックＬｏｗ（図２のＶＩＬ）
【００６６】
３、駆動レベル、ロジックＨｉｇｈ（図２のＶＩＨ）
【００６７】
４、しきい値を比較、ロジックＬｏｗ（図２のＶＯＬ）
【００６８】
５、しきい値を比較、ロジックＨｉｇｈ（図２のＶＯＨ）
【００６９】
６、ブリッジ、ロジックＬｏｗ負荷（図２のＩＯＬ）
【００７０】
７、ブリッジ、ロジックＨｉｇｈ負荷（図２のＩＯＨ）
【００７１】
８、ブリッジ、ＶＲＥＦ
【００７２】
引数の値が指定されていない場合（たとえば、コマンドにスペースが挿入されている場合）、その引数に対してプログラムされた値は変更されない。
【００７３】
図３に示す実施形態例によれば、第１ｓｅｔーｌｅｖｅｌコマンドは、１ｍＡに設定されたＢｒｉｄｇｅ−Ｌｏｗ−Ｌｏａｄ引数３０２と、３．０Ｖに設定されたＢｒｉｄｇｅ−ＶＲＥＦ引数３０４と、を含む。同様に、第２ｓｅｔーｌｅｖｅｌコマンドは、−１ｍＡに設定されたＢｒｉｄｇｅ−Ｈｉｇｈ−Ｌｏａｄ引数３０６と、０．０Ｖに設定されたＢｒｉｄｇｅ−ＶＲＥＦ引数３０８と、を含む。
【００７４】
従って、図３の例の実施形態によれば、第１ｓｅｔーｌｅｖｅｌコマンドはＤＵＴピンＣＬＫに接続されているＰＥが１ｍＡのソース電流をＤＵＴピンに提供するように設定され、第２ｓｅｔーｌｅｖｅｌコマンドは、ＰＥがＤＵＴピンから１ｍＡの電流をシンクするように設定される。どちらの場合も、パターンに従って、ＤＵＴピンが出力モードにある時（例えば、図１のスイッチ１０８のオフ時）にのみ、ピンに電流が印加される。
【００７５】
図３に示された上記ｓｅｔーｌｅｖｅｌコマンドは、あくまでの例として説明されている。別の実施形態では、他の適切なフォーマットを使用されてもよい。１つの実施形態では、ＧＵＩを使用して、ＩＯＨ、ＩＯＬ、およびＶＲＥＦの値を手動で入力してもよい。
【００７６】
図４は、本発明の実施形態に係るスルー制御機能を有さないＡＴＥテストパターンスクリーンショットである。図４の実施形態によれば、テストパターンは、ピン名の順序付きリストが定義されたＰＩＮーＰＡＴパートと、メインパターンパートで使用される符号（ｓｙｍｂｏｌ）が定義されたＷＡＶＥパート（図では３６００ーＷＡＶＥと示す）と、すべてのタイムスロットにおけるすべてのピンのプログラミングが定義されたメインパターンパート（図ではＭＡＩＮーＰＡＴと示す）と、を含む。（ＰＩＮーＰＡＴパートおよびＷＡＶＥパートは構成スクリプトであるが、ＭＡＩＮーＰＡＴパートは動的テストパターンである）。
【００７７】
図４の実施形態によれば、ＡＴＥタイムスロットは、６つの別個にプログラム可能な「期間」に分割されている。期間のタイミングは、テストセットアップ（例、構成スクリプト）の一部である「タイミングセット」で定義され、図示されていない。なお、期間は必ずしも相互に排他的ではないことに留意する必要がある。
【００７８】
テストパターンのＷＡＶＥパートの各行は、次のもので構成されている：
【００７９】
１、１つの符号、又は小文字と大文字のペア。符号は、動的テストパターンで使用される。小文字と大文字のペアが示されている場合、小文字はロジックＬｏｗレベルを示し、大文字はロジックＨｉｇｈレベルを示す。
【００８０】
２、等号（＝）の後に、タイムスロットの６つの期間中に、ＰＥの６つの状態に対する６つの指示。
【００８１】
３、追加の符号情報（本発明には関係ない）。
【００８２】
以下、タイムスロットの６つの期間をＴ１からＴ６と呼ぶ。Ｔ１とＴ２は駆動期間を定義する。Ｔ３とＴ４は、駆動期間から比較期間への切り替えを定義する（ただし、Ｔ１やＴ２などの駆動期間の定義にも使用できる）。Ｔ５およびＴ６は比較期間を定義する。
【００８３】
ＷＡＶＥパートで使用される期間用語（ｐｅｒｉｏｄ  ｔｅｒｍｓ）の定義（等号（＝）に続く最初の６つのパラメーター）：
【００８４】
ＤＸ：Ｄｒｉｖｅ、ｖａｌｕｅ＝ｘ（気にしない（ｄｏｎ’ｔ  ｃａｒｅ））。この期間中のＰＥ設定は変更されない（直前の期間と同じまま）。
【００８５】
ＩＯＦＦ：ＰＥはこの期間でのコンパレータである（ドライバー１０６はオフになっている）。
【００８６】
ＩＯＮ：ドライバー１０６がオンになっている
【００８７】
ＳＸ：Ｓはストロボ（ｓｔｒｏｂｅ）、Ｘは気にしない。  ＡＴＥは比較モードになっているが、失敗／合格の結果を無視する（ただし、ＩＯＨとＩＯＬはオンのまま）。
【００８８】
ＤＴＰ：データの駆動。  パターンパートにおける符号のケースに応じて、ロジック「０」またはロジック「１」で駆動する。（例えば、符号ａ／Ａの場合、パターンで「ａ」が示されている場合はロジックＬｏｗで、「Ａ」が示されている場合はロジックＨｉｇｈでピンを駆動する）。
【００８９】
Ｄ１：パターンデータに関係なく、その期間にロジック「１」で駆動する。
【００９０】
ＤＴＰ  ／：ＤＴＰに似ているが、駆動されたデータが反転されている（つまり、大文字のパターンの符号の場合はロジックＬｏｗで駆動し、小文字の符号の場合はロジックＨｉｇｈで駆動する）
【００９１】
ｈ／Ｈラベル-上記と同じ。
【００９２】
ＳＴＰ：比較。
【００９３】
テストパターンの第３パートは、動的パターン（ＭＡＩＮーＰＡＴ）である。このパターンは、コメントされたピン名ヘッダーとそれに続く符号の行で構成される。行は連続するタイムスロットに対応しており、各行は符号を含み、連続する符号は、連続するＰＥモジュールが対応するタイムスロットでのパターンを定義する。
【００９４】
各パターン行の末尾にある符号「Ｓｕｐｅｒ０ー０」は、テスト用配置スクリプトの一部であり、６つの期間のタイミング値を定義する「タイミングセット」を定義する。
【００９５】
ＷＡＶＥパート（４０４）において、次の定義を使用して、クロックピンのために符号ａ／Ａを選択する：
【００９６】
第１期間のＤＴＰ（データの駆動）
【００９７】
第２期間のＤＸ−データの駆動を継続する
【００９８】
第３期間のＩＯＮ（ドライバー１０６がオンになっている）
【００９９】
第４期間のＤＸ−第３期間から変更なし
【０１００】
第５期間および第６期間のＳＸ（比較する、結果を無視する（Ｔ３でＩＯＮがプログラムされた後、ＩＯＬとＩＯＨはオフされる）。
【０１０１】
スクリーンショットのパターンパートでは、第１初期化タイムスロット（符号「ｎ」）の後、テストパターンは、クロックピンに関連付けられたＰＥを、偶数行番号の符号「ａ」（４０６）と偶数行番号の符号「Ａ」（４０８）に交互に設定する。
【０１０２】
従って、図４の実施形態によれば、ＣＬＫピンに結合されたＰＥ１０４は、ＣＬＫピンに交互にロジックＨｉｇｈ及びロジックＬｏｗを印加する。勾配は、制御されずにドライバー１０６の駆動能力とＣＬＫピンの等価インピーダンスによって決定される。
【０１０３】
図５は、本発明の実施形態に係るノンスルーレート制御されたクロック信号を生成するパターン及び結果として得られるダイアグラム５００である。ダイアグラム５００には、図４のテストパターンパートと同一の動的テストパターン５０２と、概念波形５０４と、Ｃｈｒｏｍａ  ３６５０−ＥＸ  ＡＴＥが上記のテストパターンでプログラムされたときにキャプチャされた実際の波形を示すオシロスコープのスクリーンショット５０６Ａと、が含まれる。
【０１０４】
図５に示すように、概念波形５０４は、ＣＬＫが符号「Ａ」でプログラムされているテストパターンラインでは、ロジックＨｉｇｈになっており、ＣＬＫが符号「ａ」でプログラムされているテストパターンラインでは、ロジックＬｏｗになっている。
【０１０５】
オシロスコープのスクリーンショット５０６Ａは、テストパターン５０６Ｂの一部を示している。ＬｏｗからＨｉｇｈへの遷移は高速だが、ドライバー１０６の駆動能力とＣＬＫピンの等価インピーダンスによって制限される。
【０１０６】
図６は、本発明の一実施形態に係るスルーレート制御されたクロック信号を生成するパターン及び結果として得られるダイアグラム６００である。図６には、ＰＩＮ−ＰＡＴおよびＷＡＶＥ定義６０２（図４に示したＰＩＮ−ＰＡＴおよびＷＡＶＥパートと同一）、テストパターン６０４、理論波形６０６、およびオシロスコープスクリーンショット６０８が含まれている。
【０１０７】
図４のテストパターン４００との区別として、図４では、偶数ラインのＣＬＫピンの符号は「ａ」となっているが、テストパターン６０４では、符号は「ｘ」となっている。
【０１０８】
図６の実施形態によれば、ＣＬＫには制御されたスルーレートの立ち上がりエッジを印加されている。テストパターン６０４は、ｘと符号をＣＬＫピンに交互に割り当てる。「ａ」は（６０２で）次のように定義される：
【０１０９】
ＤＴＰ、ＤＸ、ＩＯＮ、ＤＸ、ＳＸ、ＳＸ。
【０１１０】
一方、ｘは（６０２で）次のように定義される：
【０１１１】
ＤＸ、ＤＸ、ＩＯＦＦ、ＤＸ、ＳＸ、ＳＸ。
【０１１２】
ＣＬＫピンのシンボルが「ａ」である動的テストパターンラインでは、ＰＥはドライバー１０６をオンし、ロジックＬｏｗで信号を駆動する。後続のテストパターンラインでは、ＣＬＫピンの符号は「ｘ」になり、ドライバー１０６はオフになり、電流源ＩＯＬ、ＩＯＨはオンになる。ＶＲＥＦが３Ｖにプログラムされると、ＩＯＬ電流源１１６（図１）は、ブリッジ１１８を介してＣＬＫピンに電流を供給し（ＩＯＬの設定に等しい）、立ち上がりエッジの制御されたスルーレートが生成される。
【０１１３】
従って、図６実施形態によれば、専用の制御スルーレートパルス発生器を有しないＡＴＥは、ソフトウェア制御により、制御スルーレートの勾配を生成することができる。
【０１１４】
上記セットアップスクリーンショット３００及びダイアグラム６００で説明したＡＴＥのプログラミングは、  あくまでも例として挙げられている。開示された技術に従って制御されたスルーレート勾配を生成するＡＴＥのプログラミングは、ピンドライバーを切断し、測定負荷をピンに接続することを含む。ただし、プログラミング構成は、上記の説明に限定されないく、Ｃｈｒｏｍａテスターとの互換性を有する。また、本発明の実施形態は、他のテスターと互換性を有するプログラミング構成を使用してもよい。
【０１１５】
図６は、正スルーレート制御スロープを生成するプログラミング例である。図６に示すように、正スルーレート制御された勾配を生成するために、同じパターン（６０４）を使用することができる。この場合、ＣＬＫ列内のすべての符号「ａ」は符号「Ａ」に置き換えられ、パターンに先行するｓｅｔーｌｅｖｅｌコマンドは、負勾配の終わりにＶＲＥＦを電圧レベルに設定する。
【０１１６】
（ＡＴＥボードキャリブレーションの較正）
【０１１７】
本発明のいくつかの実施形態によれば、ＡＴＥは、オンボードキャリブレーション（Ｏｎ−Ｂｏａｒｄ  ｃａｌｉｂｒａｔｉｏｎ）を含むことができ、このキャリブレーションは、予め必要とされた電圧付近のデジタルエッジのエッジ配置を較正し、必要に応じてエッジ開始のタイミングを移動する。プログラム可能なスルーレートエッジが生成されると、ピンの立ち下がり／立ち上がりエッジが時間とともにシフトされて、エッジのキャリブレーションが中断する場合がある。
【０１１８】
１つの実施形態では、エッジの配置（時間内）がオシロスコープで測定され、ピンのタイミングが較正されていかなる配置ミスが補正される。いくつかの実施形態では、ピン比較フォーマットを使用して、ピンの勾配を特徴付け、タイミングの設定を較正する。
【０１１９】
（結果）
【０１２０】
図７は、本発明の実施形態に係るＡＴＥによって生成された制御されていないスルーレートエッジのオシロスコープのスクリーンショットである。ドライバ１１６（図１）は、ＤＵＴピンをレベルＨｉｇｈに駆動するようにプログラムされている。スルーレートは制御されずに、ドライバー１０６の内部インピーダンスとＤＵＴピンのインピーダンスによって設定される。
【０１２１】
図８は、本発明の実施形態に係るＡＴＥによって生成された制御されたスルーレートエッジの第１オシロスコープのスクリーンショットである。図８に示すように、ＩＯＬソース１１４（図１）は、ＤＩＴピンに１３ｍＡの電流を提供するようにプログラムされており、生成される平均スルーレートは１０２．２ＭＶ／Ｓ（１０２．２ｍＶ／ｎｓ）となっている。
【０１２２】
図９は、本発明の実施形態に係るＡＴＥによって生成された制御されたスルーレートエッジの第２オシロスコープのスクリーンショットである。。図９に示すように、ＩＯＬソース１１４（図１）は、ＤＩＴピンに６ｍＡの電流を提供するようにプログラムされており、生成される平均スルーレートは５０．０ＭＶ／Ｓ（６０．０ｍＶ／ｎｓ）となっている。
【０１２３】
なお、図２から図９に示す、ＡＴＥの各ユニットの設定とプログラミング、および結果の波形のスクリーンショットは、あくまでも設定、プログラミング、および結果の例であり、単に概念を明確にするために示されている。他の適切な設定とプログラミングを代替の実施形態に使用することができ、それに応じて結果も異なる。特に、図２から図９に示す、ＡＴＥの各ユニットの設定とプログラミングはＣｈｒｏｍａテスターに適している。他の試験装置用の設定とプログラミングは、ハードウェアのセットアップと他のテスターのプログラミングインターフェイスによって異なる場合がある。ＰＥ１０４（図１）は、単一の集積回路、複数の集積回路の集合体、マルチチップキャリアまたはＰＣＢであり得る。また、いくつかの実施形態では、ＰＥのグループ、またはすべてのＰＥは、同じ物理的エンクロージャー（例えば、単一の集積回路）に集約されてもよい。
【０１２４】
コントローラ１０２などのＡＴＥ１００の部分は、ハードウェア、ソフトウェア、またはハードウェアとソフトウェアの組み合わせによって実現されてもよい。コントローラ１０２および／またはＰＥ１０４は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、特定用途向け集積回路（ＡＳＩＣ）、またはＦＰＧＡとＡＳＩＣの組み合わせとすることができる。
【０１２５】
いくつかの実施形態では、コントローラ１０２は、本明細書で説明された機能を実行するためにソフトウェアでプログラムされる汎用プログラマブルプロセッサを含む。ソフトウェアは、例えばネットワークを介して電子形式でプロセッサにダウンロードされてもよく、あるいは、代替的または追加的に、磁気、光学、または電子メモリなどの非一時的な有形媒体に提供および／または格納されてもよい。
【０１２６】
このように、上記の実施形態が例として挙げられており、現在の発明は、特に下文で示され、また、下文で示されているものに限定されていないことが認められる。むしろ、現在の発明の範囲には、上文に説明された様々な特徴及び前述の説明を読めばその技術に熟練した人物には想起され、かつ以前の技術では開示されていないそれに関するバリエーションや変更の組み合わせと副組み合わせの両方が含まれる。すべての用語が現在の仕様で明示的または黙示的に行われた定義に矛盾するような仕方でこれらの組み込まれた文書で定義されている限り、現在の仕様の定義のみが考慮されるべき場合を除き、現在の特許申請書に参照して組み込まれた文書は申請書の不可分の一部と考慮されるものとされる。
【符号の説明】
【０１２７】
１００…自動試験装置（ＡＴＥ）
１０２…コントローラ
１０８、２０４…スイッチ
１０６、２０２…ドライバー
１１０、１１２…コンパレータ
１１４、１１６…電流源
１１８…ダイオードブリッジ
２００…スクリーンショット
２０６…コンパレータ
２０８…負荷ユニット
３００…スクリーンショット
３０２…Ｂｒｉｄｇｅ−Ｌｏｗ−Ｌｏａｄ引数
３０４、３０８…Ｂｒｉｄｇｅ−ＶＲＥＦ引数
３０６…Ｂｒｉｄｇｅ−Ｈｉｇｈ−Ｌｏａｄ引数
４００…テストパターン
４０４…ＷＡＶＥパート
４０６…符号「ａ」
４０８…符号「Ａ」
５００…ダイアグラム
５０２…動的テストパターン
５０４…概念波形
５０６Ａ…スクリーンショット
５０６Ｂ…スクリーンショット
６０２…ＷＡＶＥ定義
６０４…テストパターン
６０６…論理波形
【図１】
2020128977.tif 000003
【図２】
2020128977.tif 000004
【図３】
2020128977.tif 000005
【図４】
2020128977.tif 000006
【図５】
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【図６】
2020128977.tif 000008
【図７】
2020128977.tif 000009
【図８】
2020128977.tif 000010
【図９】
2020128977.tif 000011