(57)【要約】【課題】特殊画素と通常画素とを独立制御を行う場合であっても制御回路の複雑化及び回路規模の増大化を抑制し、画素配列の変更等に容易に対応する。【解決手段】本開示の固体撮像素子は、複数の画素がアレイ状に配置された画素アレイ部と、複数の画素を第１の画素アクセスで動作させる第１の画素グループと第２の画素アクセスで動作させる第２の画素グループとに設定する識別データを更新可能に記憶する識別データ記憶部と、識別データを参照し、制御信号に基づいて、画素アレイ部の所定の画素群に対する画素アクセス動作を行う複数のアクセス動作部と、制御信号を出力して、複数のアクセス動作部における画素アクセス動作を制御する制御部と、を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数の画素がアレイ状に配置された画素アレイ部と、
前記複数の画素を第１の画素アクセスで動作させる第１の画素グループと第２の画素アクセスで動作させる第２の画素グループとに設定する識別データを更新可能に記憶する識別データ記憶部と、
前記識別データを参照し、制御信号に基づいて、前記画素アレイ部の所定の画素群に対する前記画素アクセスの動作を行う複数のアクセス動作部と、
前記制御信号を出力して、前記複数のアクセス動作部における画素アクセス動作を制御する制御部と、
を備えた固体撮像素子。
【請求項２】
前記制御部は、前記第１の画素グループ及び前記第２の画素グループに対し、リード動作及びシャッタ動作のうちいずれか一方の動作を前記第１の画素グループ及び前記第２の画素グループで共通に制御し、いずれか他方の動作を各前記画素グループに対して独立して制御する、
請求項１記載の固体撮像素子。
【請求項３】
前記制御部は、前記制御信号を介して、前記識別データ記憶部に前記識別データを転送して前記識別データを更新させる、
請求項１記載の固体撮像素子。
【請求項４】
前記制御部は、前記第１の画素グループ及び前記第２の画素グループで共通に制御するに際し、前記制御信号として、前記識別データの参照を禁止する参照禁止信号を出力する、
請求項１記載の固体撮像素子。
【請求項５】
前記第１の画素グループは、位相差画素、ホワイト画素、ＩＲ画素、グレー画素等の特殊な処理が必要な特殊画素で構成されている、
請求項１記載の固体撮像素子。
【請求項６】
前記画素群は、前記画素アレイ部における一つの行を構成する複数の画素で構成されている、
請求項１記載の固体撮像素子。
【請求項７】
前記識別データ記憶部は、シフトレジスタとして構成されている、
請求項１記載の固体撮像素子。
【請求項８】
複数の画素がアレイ状に配置された画素アレイ部と、前記複数の画素を第１の画素アクセスで動作させる第１の画素グループと第２の画素アクセスで動作させる第２の画素グループとに設定する識別データを更新可能に記憶する識別データ記憶部と、前記識別データを参照し、制御信号に基づいて、前記画素アレイ部の所定の画素群に対する前記画素アクセスの動作を行う複数のアクセス動作部と、前記制御信号を出力して、前記複数のアクセス動作部における画素アクセス動作を制御する制御部と、を備えた固体撮像素子と、
前記固体撮像素子からリード動作により読み出された画素データをフレーム単位で記憶可能なフレームメモリと、
前記フレームメモリに記憶された前記画素データの出力順番を制御して出力する出力制御部と、
を備えた撮像装置。
【請求項９】
複数の画素がアレイ状に配置された画素アレイ部と、前記複数の画素を第１の画素アクセスで動作させる第１の画素グループと第２の画素アクセスで動作させる第２の画素グループとに設定する識別データを記憶する識別データ記憶部と、前記識別データに基づいて、各前記画素に対する画素アクセス動作の制御及びリード動作により読み出された画素データの出力制御を行う制御部と、を備えた固体撮像素子と、
前記固体撮像素子から前記リード動作により読み出された前記画素データをフレーム単位で記憶可能なフレームメモリと、
前記フレームメモリに記憶された前記画素データの出力順番を制御して出力する出力制御部と、
前記識別データを記憶した記憶媒体から読み出して前記制御部に送信する識別データ読出部と、
を備えた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像素子、撮像装置及び電子機器に関する。
【背景技術】
【０００２】
近年、半導体微細加工技術を応用したＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）イメージセンサ等の固体撮像素子がディジタルカメラやスマートフォン等において広く採用されている。
【０００３】
これらの固体撮像素子においては、撮像を行う通常画素に加えて、オートフォーカスやホワイトバランス等特殊処理を行うために用いられる画素である特殊画素が配置されたものが知られている。
【０００４】
例えば、像面オートフォーカスを行うための位相差画素を特殊画素として配置した固体撮像素子が知られている。
【０００５】
このような固体撮像素子において、位相差画素を通常画素とは独立して制御を行うためには、位相差画素の画素データの読み出しを通常画素の読み出しとは別個に行う必要があり、画素アクセスが不均一となり、位相差画素と通常画素との間でブルーミングが生じたり、画素アクセス負荷変動による横筋などが発生したりするという問題点があった。
これらを解決するために、従来様々な手法が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−０１９４９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、独立制御を実現するための制御回路が複雑化し、回路規模が増大することとなっていた。
また、製品変更等により画素配列を変更する度にアドレスデコーダの設計変更が必要であった。
【０００８】
本開示は、特殊画素と通常画素とを独立制御を行う場合であっても制御回路の複雑化及び回路規模の増大化を抑制し、画素配列の変更等に容易に対応可能な固体撮像素子、撮像装置及び電子機器を提供することを目的としている。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本開示の固体撮像素子は、複数の画素がアレイ状に配置された画素アレイ部と、複数の画素を第１の画素アクセスで動作させる第１の画素グループと第２の画素アクセスで動作させる第２の画素グループとに設定する識別データを更新可能に記憶する識別データ記憶部と、識別データを参照し、制御信号に基づいて、画素アレイ部の所定の画素群に対する画素アクセス動作を行う複数のアクセス動作部と、制御信号を出力して、複数のアクセス動作部における画素アクセス動作を制御する制御部と、を備える。
【００１０】
本開示によれば、制御装置は、制御信号をアクセス動作部に出力する。
これにより、アクセス動作部は、識別データ記憶部の識別データを参照し、識別データ及び制御信号に基づいて、第１の画素アクセスあるいは第２の画素アクセスのいずれか一方により画素アレイ部の所定の画素群に対する画素アクセス動作を行う。
【発明の効果】
【００１１】
本開示によれば、第１の画素グループに属する画素と第２の画素グループに属する画素とを独立制御を行う場合であっても制御回路の複雑化及び回路規模の増大化を抑制し、画素配列の変更等に容易に行える。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００１２】
【図１】第１実施形態に係る固体撮像素子としてのＣＭＯＳイメージセンサの構成例を示す図である。
【図２】ＣＭＯＳイメージセンサの機能構成例の説明図である。
【図３】位相差が素識別フラグの設定説明図である。
【図４】位相差識別フラグの転送例の説明図である。
【図５】第１実施形態の動作タイミングチャートである。
【図６】第１実施形態の処理動作の説明図である。
【図７】実施形態の効果の説明図である。
【図８】撮像装置起動時の画素データの処理タイミングチャートである。
【図９】第２実施形態の処理タイミングチャートである。
【図１０】第３実施形態の処理タイミングチャートである。
【図１１】第３実施形態の変形例の処理タイミングチャートである。
【図１２】第４実施形態の電子機器としてのディジタルスチルカメラの概要構成図である。
【図１３】第４実施形態の電子機器としてのディジタルスチルカメラの外観図である。
【発明を実施するための形態】
【００１３】
以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同様の部位には同一の符号を付することにより重複する説明を省略する。
【００１４】
［１］第１実施形態
［固体撮像素子の構成］
図１は、第１実施形態に係る固体撮像素子としてのＣＭＯＳイメージセンサの構成例を示す図である。
【００１５】
ＣＭＯＳイメージセンサ１０は、画素アレイ部１１、アドレスデコーダ１２、メモリ制御回路１３、画素駆動タイミング制御回路１４、コントローラ（制御部）１５及び読出回路１６を備えている。
【００１６】
上記構成において、画素アレイ部１１と画素駆動タイミング制御回路１４とは、画素選択線ＰＳＬを介して接続され、画素アレイ部１１と読出回路１６とは、信号出力線ＳＯＬを介して接続されている。
【００１７】
また、アドレスデコーダ１２、メモリ制御回路１３、画素駆動タイミング制御回路１４及びコントローラ１５は、全体として画素駆動部１７として機能している。
ここで、アドレスデコーダ１２、メモリ制御回路１３及び画素駆動タイミング制御回路１４は、全体として行（垂直）選択回路１８として機能している。
【００１８】
画素アレイ部１１は、複数の画素回路がＭ行×Ｎ列の２次元状（マトリクス状）に配列されている。
【００１９】
［固体撮像素子の機能構成］
図２は、ＣＭＯＳイメージセンサの機能構成例の説明図である。
読出回路１６は、図２に示すように、ＡＤ変換部２１、フレームメモリ２２、並べ替え部２３及び出力インタフェース（ＩＦ）部２４を備えている。
【００２０】
ＡＤ変換部２１は、画素アレイ部１１と信号出力線ＳＯＬを介して接続され、読出信号のアナログ／ディジタル変換を行って読出データである画素データとして出力する。
フレームメモリ２２は、読出データを記憶する。
【００２１】
並べ替え部２３は、フレームメモリ２２に記憶された通常画素に対応する通常画素データと位相差が素に対応する位相差画素データを識別して、位相差画素データを同一フレーム内の通常画素データよりも先に出力するための並べ替えを行い、出力インタフェース（ＩＦ）部２４に出力する。
【００２２】
出力インタフェース（ＩＦ）部２４は、並べ替えられた位相差画素データと通常画素データをインタフェース動作を行って出力データＤＯＴとして出力する。
【００２３】
行選択回路１８は、それぞれアクセス動作部として機能する複数の行選択部３０−０〜３０−４を備えている。
この場合において、行選択部３０−０、３０−１、３０−３、３０−４は、画素アレイ部１１を構成している撮像に用いる通常画素ＮＰＤが接続された行に対する選択／非選択を制御する行選択部である。
【００２４】
一方、行選択部３０−２は、画素アレイ部１１を構成している位相差画素ＰＰＤが接続された行に対する選択／非選択を制御する行選択部である。
【００２５】
［行選択部の構成］
ここで、行選択部の構成について説明する。
各行選択部３０−０〜３０−４は、同一構成であるので、行選択部３０−０を例として説明する。
【００２６】
行選択部３０−０は、Ｄフリップ−フロップ３１、ＥＸＯＲ（Exclusive  OR）回路３２、ＡＮＤ回路３３、データラッチ回路３４及びドライブ回路３５を備えている。
【００２７】
Ｄフリップ−フロップ３１は、クロック端子（Ｃ）に位相差画素識別フラグ転送クロックラインＦＣＬが接続され、データ端子（Ｄ）及び非反転出力端子（Ｑ）に位相差画素識別フラグ転送ラインＴＲＬが接続されている。
【００２８】
ＥＸＯＲ回路３２は、一方の入力端子に位相差画素識別フラグ転送ラインＴＲＬが接続され、他方の入力端子に位相差画素アドレスラッチイネーブル信号ラインＰＥＬが接続されている。
【００２９】
ＡＮＤ回路３３は、一方の入力端子にＥＸＯＲ回路３２の出力端子が図示しないインバータを介して接続され、他方にアドレスデコーダ１２からのアドレスラッチ制御バスＡＬＢが接続されている。
データラッチ回路３４は、ＡＮＤ回路３３の出力端子が接続されている。
ドライブ回路３５は、データラッチ回路３４の出力端子が接続されている。
【００３０】
上記構成において、Ｄフリップ−フロップ３１は、像面オートフォーカスに用いられる位相差画素と撮像に用いる通常画素とを識別するための位相差画素識別フラグデータを格納する。図２の例においては、位相差画素識別フラグデータ＝“０”は、通常画素を表し、位相差画素識別フラグデータ＝“１”は、位相差画素を表している。
【００３１】
このとき、コントローラ１５からは、行選択回路１８に対し、位相差画素識別フラグイネーブル信号ラインＦＥＬ、位相差画素識別フラグ転送ラインＴＲＬ、位相差画素識別フラグ転送クロックラインＦＣＬ及び位相差画素アドレスラッチイネーブル信号ラインＰＥＬ及びアドレスラッチ制御バスＡＬＢを介して各種データが入力される。
【００３２】
［位相差画素識別フラグの設定］
次に位相差画素識別フラグを各Ｄフリップ−フロップ３１へ設定するための手順について説明する。
行選択回路１８を構成している全てのＤフリップ−フロップ３１は、全体として、シフトレジスタを構成している。
【００３３】
図３は、位相差が素識別フラグの設定説明図である。
図３に示すように全てにＤフリップ−フロップ３１は、シフトレジスタＳＲを構成しており、コントローラ１５から位相差画素識別フラグ転送ラインＴＲＬを介して、画素アレイ部１１のＭ行に相当するＭビットの位相差画素識別フラグデータＤＰＰＤを構成している各ビットデータが、位相差画素識別フラグ転送クロックラインＦＣＬを介したクロック信号ＳＣＬの入力に伴って、１ビットずつ入力されて、順次Ｄフリップ−フロップ３１により転送される。
【００３４】
図４は、位相差識別フラグの転送例の説明図である。
より具体的には、位相差画素識別フラグ転送クロックラインＦＣＬにおいて、垂直ドライバの行数Ｍに対応するクロック数の期間において、Ｍビットの位相差画素識別フラグデータＤＰＰＤの最後の１０ビットが図３に示すように、「０１０００００１００」であった場合、行選択部３０−２のＤフリップ−フロップ３１に対応するデータ入力タイミングである時刻ｔ１においては、位相差画素識別フラグ転送ラインＴＲＬが“１”となるので、行選択部３０−２のＤフリップ−フロップ３１には“１”がセットされる。
【００３５】
同様に、行選択部３０−１のＤフリップ−フロップ３１に対応するデータ入力タイミングである時刻ｔ２においては、位相差画素識別フラグ転送ラインＴＲＬが“０”となるので、行選択部３０−１のＤフリップ−フロップ３１には“０”がセットされ、行選択部３０−０のＤフリップ−フロップ３１に対応するデータ入力タイミングである時刻ｔ３においては、位相差画素識別フラグ転送ラインＴＲＬが“０”となるので、行選択部３０−０のＤフリップ−フロップ３１には“０”がセットされる。
【００３６】
すなわち、図３の例の場合には、行選択部３０−２は、位相差画素に対応する行選択部として設定され、行選択部３０−１及び行選択部３０−０は、通常画素に対応する行選択部として設定される。
【００３７】
［第１実施形態の動作］
次に第１実施形態の動作について説明する。
図５は、第１実施形態の動作タイミングチャートである。
図５（ａ）は、１フレーム分のデータ処理の開始タイミングに相当する垂直同期信号であり、図５（ｂ）は、１行分のデータの処理タイミングに相当する水平同期信号である。
【００３８】
そして、これらの垂直同期信号及び水平同期信号に同期して、図５（ｃ）に示す位相差識別フラグイネーブル信号ＳＰＤＦＥ、図５（ｄ）に示す位相差アドレスラッチイネーブル信号ＳＡＬＥ、図５（ｅ）に示すリードアドレスデータ、図５（ｆ）に示す位相差画素シャッタアドレス及び図５（ｇ）に示す通常画素シャッタアドレスが生成される。
【００３９】
上記構成において、図５（ｃ）に示す位相差識別フラグイネーブル信号ＳＰＤＦＥは、コントローラ１５から位相差画素識別フラグイネーブル信号ラインＦＥＬを介して各行選択部３０−０〜３０−４に入力され、ＥＸＯＲ回路３２の出力は、“０”に固定される。すなわち、ＡＮＤ回路３３の反転入力端子側からの入力は、常に“１”に固定され、位相差画素及び通常画素の識別はなされなくなり、同等に扱われることとなる。したがって、画素アレイ部１１からの画素データの読み出しは、位相差識別フラグイネーブル信号ＳＰＤＦＥによりＥＸＯＲ回路３２の出力は、“０”に固定されている期間になされる。
【００４０】
一方、画素アレイ部１１の画素のシャッタタイミングは、位相差画素と通常画素とで異ならせる必要があるので、位相差識別フラグイネーブル信号ＳＰＤＦＥによるＥＸＯＲ回路３２の出力が“０”に固定されている以外の期間で行われることとなる。すなわち、画素アレイ部１１の画素のシャッタタイミングは、ＥＸＯＲ回路３２の出力が入力端子の入力状態に依存する期間中に設定される。
【００４１】
また、図５（ｄ）に示す位相差アドレスラッチイネーブル信号ＳＡＬＥは、データの読出タイミングを規定する信号である。
【００４２】
図５（ｅ）に示すリードアドレスデータは、データの読出アドレスを特定するデータであり、コントローラ１５からアドレスバスＡＤＢを介してアドレスデコーダ１２に出力される。
【００４３】
図５（ｆ）に示す位相差画素シャッタアドレスは、位相差画素のうち、初期化すべき位相差画素を特定するデータであり、コントローラから１５からアドレスバスＡＤＢを介してアドレスデコーダ１２に出力される。
【００４４】
図５（ｇ）に示す通常画素シャッタアドレスは、通常画素のうち、初期化すべき通常画素を特定するデータであり、コントローラから１５からアドレスバスＡＤＢを介してアドレスデコーダ１２に出力される。
【００４５】
時刻ｔ１において、垂直同期信号及び水平同期信号が“０”（“Ｌ”レベル）となると、新たなフレームに対応する画素アクセスが開始される。
【００４６】
そして、時刻ｔ２において、コントローラ１５から読出対象の行に対応する行選択部３０−０に対応する読出アドレス＝「０」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０−０のＡＮＤ回路３３の非反転入力端子を“１”（“Ｈ”レベル）とする。
【００４７】
このとき、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“０”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２の出力は“０”固定とされて、位相差画素及び通常画素の識別はなされなくなり、同等に扱われている期間となっている。
【００４８】
従って、行選択部３０−０のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力は、“１”となる。
【００４９】
この結果、図５（ｏ）に示すように、行選択部３０−０のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“１”となり、画素アレイ部１１の行選択部３０−０に対応する行のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
【００５０】
この結果、ＡＤ変換部２１は、読み出した行の画素データをフレームメモリ２２に出力し、記憶させる。
【００５１】
同様にして、時刻ｔ３において、コントローラ１５から読出対象の行に対応する行選択部３０−１に対応する読出アドレス＝「１」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０−１のＡＮＤ回路３３の非反転入力端子を“１”とするが、位相差識別フラグイネーブル信号ＳＰＤＦＥは“０”であるので、位相差識別フラグイネーブル信号ＳＰＤＦＥは参照禁止信号として機能し、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２の出力は“０”固定とされて位相差画素及び通常画素の識別はなされなくなり、同等に扱われている期間となっている。
【００５２】
従って、行選択部３０−１のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力は、“１”となり、図５（ｎ）に示すように、行選択部３０−１のドライブ回路３５の出力である画素選択信号ＰＳＳ１は“１”となり、画素アレイ部１１の行選択部３０−１に対応する行のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
【００５３】
この結果、ＡＤ変換部２１は、読み出した行の画素データをフレームメモリ２２に出力し、記憶させる。
【００５４】
さらに時刻ｔ４において、コントローラ１５から読出対象の行に対応する行選択部３０−２に対応する読出アドレス＝「２」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０−２のＡＮＤ回路３３の非反転入力端子を“１”とするが、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“０”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２の出力は“０”固定とされている。
【００５５】
ここで、行選択部３０−２に対応する画素は、位相差画素であるが、位相差画素及び通常画素の識別はなされなくなり、同等に扱われている期間となっているので、行選択部３０−２のＡＮＤ回路３３の反転入力端子の入力は“１”となる。
【００５６】
したがって、ＡＮＤ回路３３の出力は、“１”となり、図５（ｍ）に示すように、行選択部３０−２のドライブ回路３５の出力である画素選択信号ＰＳＳ１は“１”となり、画素アレイ部１１の行選択部３０−２に対応する行のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
【００５７】
この結果、ＡＤ変換部２１は、読み出した位相差画素に対応する行の画素データをフレームメモリ２２に出力し、記憶させる。
【００５８】
続いて時刻ｔ５において、位相差画素シャッタ対象の行として、行選択部３０−０に対応する位相差画素シャッタアドレス＝「０」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０−０のＡＮＤ回路３３の非反転入力端子を“１”とする。
【００５９】
このとき、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“１”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２は、通常動作状態となる。
また、行選択部３０−０〜３０−Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“１”とされ、行選択部３０−０に対応するＤフリップ−フロップ３１の出力Ｑは“０”とされている。
【００６０】
したがって、行選択部３０−０のＥＸＯＲ回路３２の入力の一方は、“１”となり、他方は、“０”となっているので、行選択部３０−０のＥＸＯＲ回路３２の出力は、“１”となる。
従って、行選択部３０−０のＡＮＤ回路３３の反転入力端子の入力は“０”となり、ＡＮＤ回路３３の出力も、“０”となる。
【００６１】
これにより、図５（ｏ）に示すように、時刻ｔ６において、行選択部３０−０のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“０”となり、画素アレイ部１１の行選択部３０−０に対応する行のシャッタタイミングとはならず、行選択部３０−０に対応する画素がリセットされることはない。
【００６２】
さらに時刻ｔ７において、コントローラ１５から読出対象の行に対応する行選択部３０−３に対応する読出アドレス＝「３」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０−３のＡＮＤ回路３３の非反転入力端子を“１”とするが、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“０”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２の出力は“０”固定とされている。
【００６３】
ここで、行選択部３０−３に対応する画素は、通常画素であるが、位相差画素及び通常画素の識別はなされなくなり、同等に扱われている期間となっているので、行選択部３０−３のＡＮＤ回路３３の反転入力端子の入力は“１”となる。
【００６４】
したがって、行選択部３０−３のＡＮＤ回路３３の出力は、“１”となり、図５（ｌ）に示すように、行選択部３０−３のドライブ回路３５の出力である画素選択信号ＰＳＳ１は“１”となり、画素アレイ部１１の行選択部３０−３に対応する行のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
【００６５】
この結果、ＡＤ変換部２１は、読み出した通常画素に対応する行の画素データをフレームメモリ２２に出力し、記憶させる。
【００６６】
続いて時刻ｔ８において、位相差画素シャッタ対象の行として、行選択部３０−１に対応する位相差画素シャッタアドレス＝「１」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０−１のＡＮＤ回路３３の非反転入力端子を“１”とする。
【００６７】
このとき、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“１”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２は、通常動作状態となる。
また、行選択部３０−０〜３０−Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“１”とされ、行選択部３０−１に対応するＤフリップ−フロップ３１の出力Ｑは“０”とされている。
【００６８】
したがって、行選択部３０−１のＥＸＯＲ回路３２の入力の一方は、“１”となり、他方は、“０”となっているので、行選択部３０−１のＥＸＯＲ回路３２の出力は、“１”となる。
【００６９】
この結果、行選択部３０−１のＡＮＤ回路３３の反転入力端子の入力は“０”となり、ＡＮＤ回路３３の出力も、“０”となる。
【００７０】
一方、時刻ｔ９において、通常画素シャッタ対象の行として、行選択部３０−０に対応する位相差画素シャッタアドレス＝「０」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０−０のＡＮＤ回路３３の非反転入力端子を“１”とする。
【００７１】
これらの結果、図５（ｏ）に示すように、時刻ｔ１０において、行選択部３０−１のドライブ回路３５の出力である画素選択信号ＰＳＳ１は“０”となり、画素アレイ部１１の行選択部３０−１に対応する行のシャッタタイミングとはならず、行選択部３０−１に対応する通常画素である画素が位相差画素としてリセットされることはない。一方、行選択部３０−０のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“１”となり、画素アレイ部１１の行選択部３０−０に対応する行のシャッタタイミングとはならず、行選択部３０−０に対応する通常画素である画素はリセットされる。
【００７２】
さらに時刻ｔ１１において、コントローラ１５から読出対象の行に対応する行選択部３０−４に対応する読出アドレス＝「４」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０−４のＡＮＤ回路３３の非反転入力端子を“１”とするが、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“０”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２の出力は“０”固定とされている。
【００７３】
したがって、行選択部３０−４のＡＮＤ回路３３の反転入力端子の入力は“１”となる。
【００７４】
これらの結果、ＡＮＤ回路３３の出力は、“１”となり、図５（ｋ）に示すように、行選択部３０−４のドライブ回路３５の出力である画素選択信号ＰＳＳ４は“１”となり、画素アレイ部１１の行選択部３０−４に対応する行のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
【００７５】
この結果、ＡＤ変換部２１は、読み出した位相差画素に対応する行の画素データをフレームメモリ２２に出力し、記憶させる。
【００７６】
続いて時刻ｔ１２において、位相差画素シャッタ対象の行として、行選択部３０−２に対応する位相差画素シャッタアドレス＝「２」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０−２のＡＮＤ回路３３の非反転入力端子を“１”とする。
【００７７】
このとき、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“１”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２は、通常動作状態となる。
【００７８】
また、行選択部３０−０〜３０−Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“１”とされ、行選択部３０−２に対応するＤフリップ−フロップ３１の出力Ｑ、すなわち、行選択部３０−２に対応する位相差識別フラグは、図（ｐ）に示すように、行選択部３０−２に対応する画素が位相差画素であることを示す“１”とされている。
【００７９】
したがって、行選択部３０−０のＥＸＯＲ回路３２の入力は双方とも“１”となり、行選択部３０−２のＥＸＯＲ回路３２の出力は、“０”となる。
従って、行選択部３０−２のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
【００８０】
一方、時刻ｔ１３において、通常画素シャッタ対象の行として、行選択部３０−１に対応する位相差画素シャッタアドレス＝「１」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０−１のＡＮＤ回路３３の非反転入力端子を“１”とする。
これらの結果、図５（ｍ）に示すように、時刻ｔ１４において、行選択部３０−２のドライブ回路３５の出力である画素選択信号ＰＳＳ２は“１”となり、画素アレイ部１１の行選択部３０−２に対応する行のシャッタタイミングとなり、行選択部３０−２に対応する位相差画素である画素がリセットされる。同時に、行選択部３０−１のドライブ回路３５の出力である画素選択信号ＰＳＳ１も“１”となり、画素アレイ部１１の行選択部３０−１に対応する行のシャッタタイミングとなり、行選択部３０−１に対応する通常画素である画素もリセットされる。
【００８１】
さらに時刻ｔ１５において、コントローラ１５から読出対象の行に対応する行選択部３０−５に対応する読出アドレス＝「５」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０−５のＡＮＤ回路３３の非反転入力端子を“１”とするが、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“０”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２の出力は“０”固定とされている。
【００８２】
したがって、ＡＮＤ回路３３の出力は、“１”となり、図５（ｊ）に示すように、行選択部３０−５のドライブ回路３５の出力である画素選択信号ＰＳＳ５は“１”となり、画素アレイ部１１の行選択部３０−５に対応する行のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
【００８３】
この結果、ＡＤ変換部２１は、読み出した通常画素に対応する行の画素データをフレームメモリ２２に出力し、記憶させる。
【００８４】
続いて時刻ｔ１６において、位相差画素シャッタ対象の行として、行選択部３０−３に対応する位相差画素シャッタアドレス＝「３」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０−３のＡＮＤ回路３３の非反転入力端子を“１”とする。
【００８５】
このとき、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“１”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２は、通常動作状態となる。
【００８６】
また、行選択部３０−０〜３０−Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“１”とされ、行選択部３０−３に対応するＤフリップ−フロップ３１の出力Ｑは“０”とされている。
【００８７】
したがって、行選択部３０−３のＥＸＯＲ回路３２の入力の一方は、“１”となり、他方は、“０”となっているので、行選択部３０−３のＥＸＯＲ回路３２の出力は、“１”となる。
この結果、行選択部３０−３のＡＮＤ回路３３の反転入力端子の入力は“０”となり、ＡＮＤ回路３３の出力も、“０”となる。
【００８８】
一方、時刻ｔ１７において、通常画素シャッタ対象の行として、行選択部３０−２に対応する位相差画素シャッタアドレス＝「２」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０−２のＡＮＤ回路３３の非反転入力端子を“１”とする。
【００８９】
また、行選択部３０−０〜３０−Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“０”とされ、行選択部３０−２に対応するＤフリップ−フロップ３１の出力Ｑは“１”とされている。
【００９０】
したがって、行選択部３０−２のＥＸＯＲ回路３２の入力の一方は、“０”となり他方は、“１”となり、行選択部３０−２のＥＸＯＲ回路３２の出力は、“１”となる。
この結果、行選択部３０−２のＡＮＤ回路３３の反転入力端子の入力は“０”となり、ＡＮＤ回路３３の出力も、“０”となる。
【００９１】
この結果、図５（ｌ）に示すように、時刻ｔ１８において、行選択部３０−２のドライブ回路３５の出力である画素選択信号ＰＳＳ２は“０”となり、画素アレイ部１１の行選択部３０−２に対応する行のシャッタタイミングとはならず、行選択部３０−２に対応する位相差画素である画素がリセットされることはない。
【００９２】
さらに時刻ｔ１９において、コントローラ１５から読出対象の行に対応する行選択部３０−６に対応する読出アドレス＝「６」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０−６のＡＮＤ回路３３の非反転入力端子を“１”とするが、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“０”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２の出力は“０”固定とされている。
【００９３】
ここで、行選択部３０−６に対応する画素は、通常画素であり、ＡＮＤ回路３３の出力は、“１”となり、図５（ｉ）に示すように、行選択部３０−６のドライブ回路３５の出力である画素選択信号ＰＳＳ６は“１”となり、画素アレイ部１１の行選択部３０−６に対応する行のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
【００９４】
この結果、ＡＤ変換部２１は、読み出した通常画素に対応する行の画素データをフレームメモリ２２に出力し、記憶させる。
【００９５】
続いて時刻ｔ２０において、位相差画素シャッタ対象の行として、行選択部３０−４に対応する位相差画素シャッタアドレス＝「４」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０−４のＡＮＤ回路３３の非反転入力端子を“１”とする。
【００９６】
このとき、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“１”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２は、通常動作状態となる。
【００９７】
また、行選択部３０−０〜３０−Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“１”とされ、行選択部３０−４に対応するＤフリップ−フロップ３１の出力Ｑは“０”とされている。
【００９８】
したがって、行選択部３０−４のＥＸＯＲ回路３２の入力の一方は、“１”となり、他方は、“０”となっているので、行選択部３０−４のＥＸＯＲ回路３２の出力は、“１”となる。
【００９９】
この結果、行選択部３０−４のＡＮＤ回路３３の反転入力端子の入力は“０”となり、ＡＮＤ回路３３の出力も、“０”となる。
【０１００】
一方、時刻ｔ２１において、通常画素シャッタ対象の行として、行選択部３０−３に対応する位相差画素シャッタアドレス＝「３」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０−３のＡＮＤ回路３３の非反転入力端子を“１”とする。
これらの結果、図５（ｋ）に示すように、時刻ｔ２２において、行選択部３０−４のドライブ回路３５の出力である画素選択信号ＰＳＳ４は“０”となり、画素アレイ部１１の行選択部３０−４に対応する行のシャッタタイミングとはならず、行選択部３０−４に対応する画素がリセットされることはないが、図５（ｌ）に示すように、行選択部３０−３のドライブ回路３５の出力である画素選択信号ＰＳＳ３は“１”となり、画素アレイ部１１の行選択部３０−３に対応する行のシャッタタイミングとはならず、行選択部３０−３に対応する画素はリセットされる。
【０１０１】
さらに時刻ｔ２３において、コントローラ１５から読出対象の行に対応する行選択部３０−７に対応する読出アドレス＝「７」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０−７のＡＮＤ回路３３の非反転入力端子を“１”とするが、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“０”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２の出力は“０”固定とされている。
【０１０２】
ここで、行選択部３０−７に対応する画素は、通常画素であり、ＡＮＤ回路３３の出力は、“１”となり、図５（ｈ）に示すように、行選択部３０−７のドライブ回路３５の出力である画素選択信号ＰＳＳ７は“１”となり、画素アレイ部１１の行選択部３０−７に対応する行のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
【０１０３】
この結果、ＡＤ変換部２１は、読み出した通常画素に対応する行の画素データをフレームメモリ２２に出力し、記憶させる。
【０１０４】
続いて時刻ｔ２４において、位相差画素シャッタ対象の行として、行選択部３０−５に対応する位相差画素シャッタアドレス＝「５」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０−５のＡＮＤ回路３３の非反転入力端子を“１”とする。
【０１０５】
このとき、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“１”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２は、通常動作状態となる。
また、行選択部３０−０〜３０−Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“１”とされ、行選択部３０−５に対応するＤフリップ−フロップ３１の出力Ｑは“０”とされている。
【０１０６】
したがって、行選択部３０−５のＥＸＯＲ回路３２の入力の一方は、“１”となり、他方は、“０”となっているので、行選択部３０−５のＥＸＯＲ回路３２の出力は、“１”となる。
【０１０７】
この結果、行選択部３０−５のＡＮＤ回路３３の反転入力端子の入力は“０”となり、ＡＮＤ回路３３の出力も、“０”となる。
【０１０８】
一方、時刻ｔ２５において、通常画素シャッタ対象の行として、行選択部３０−４に対応する位相差画素シャッタアドレス＝「４」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０−４のＡＮＤ回路３３の非反転入力端子を“１”とする。
【０１０９】
これらの結果、図５（ｋ）に示すように、時刻ｔ２２において、行選択部３０−４のドライブ回路３５の出力である画素選択信号ＰＳＳ４は“０”となり、画素アレイ部１１の行選択部３０−４に対応する行のシャッタタイミングとはならず、行選択部３０−４に対応する画素がリセットされることはないが、図５（ｋ）に示すように、行選択部３０−４のドライブ回路３５の出力である画素選択信号ＰＳＳ４は“１”となり、画素アレイ部１１の行選択部３０−４に対応する行のシャッタタイミングとはならず、行選択部３０−４に対応する画素はリセットされる。
【０１１０】
以下、同様にして、画素データの読み出しは、位相差画素及び通常画素の区別無く、一連の処理で行われるととともに、シャッタ動作による画素のリセットは、位相差画素と、通常画素とで別個のタイミングでそれぞれ一連の処理で行われる。
【０１１１】
図６は、第１実施形態の処理動作の説明図である。
図６は、上記処理を理解の容易の為、視覚化した図であり、既に前回の露光（各画素の露光期間＝ＴＤＰ）が終了したタイミングとなっている。
【０１１２】
図６においては、読出（リード）アドレス等として用いられる行選択部３０−２に対応する画素アドレス＝「２」及び行選択部３０−６に対応する画素アドレス＝「６」に対応する画素がそれぞれ位相差画素である場合を示している。
【０１１３】
図６に示すように、読出（リード）アドレス、通常画素シャッタアドレス及び位相差画素シャッタアドレスの出力開始タイミングは、互いに異なっており、図６の例の場合、読出（リード）アドレスの出力が開始されてから、行選択部３０−３の読出（リード）アドレスの出力が完了した後に位相差画素シャッタアドレスの出力が開始され、行選択部３０−６の読出（リード）アドレスの出力及び行選択部３０−２の位相差画素シャッタアドレスの出力が完了した後に通常画素シャッタアドレスの出力が開始されている。
【０１１４】
より詳細には、Ｘフレームの画素データの処理においては、読出（リード）アドレスの出力が開始されてから順次、行選択部３０−０に対応する画素データの読み出し→行選択部３０−１に対応する画素データの読み出し→行選択部３０−２に対応する画素データの読み出し→行選択部３０−３に対応する画素データの読み出し→行選択部３０−４に対応する画素データの読み出し→行選択部３０−５に対応する画素データの読み出し→行選択部３０−６に対応する画素データの読み出し→行選択部３０−７に対応する画素データの読み出し→行選択部３０−８に対応する画素データの読み出し→…のように順次１フレーム分の画素データが通常画素あるいは位相差画素の区別無くなされ、フレームメモリ２２に記憶される。
【０１１５】
上述した行選択部３０−４に対応する画素データの読み出し処理と並行して、位相差画素シャッタアドレスの出力が行選択部３０−０に対応する画素のアドレスから開始され、実際には、選択部３０−６に対応する画素データの読み出し処理と並行して、行選択部３０−２に対応する画素のリセット処理がなされる。
また、上述した行選択部３０−７に対応する画素データの読み出し処理と並行して、通常画素シャッタアドレスの出力が行選択部３０−０に対応する画素のアドレスから開始され、位相差画素に対応する画素以外の画素のリセット処理がなされる。
【０１１６】
そして、Ｘフレームに対応する１フレームの画素データの読み出し及びフレームメモリ２２への記憶が完了する。フレームメモリ２２に記憶された画素データを並べ替え部２３により、図６に示すように、位相差画素に対応する画素データが先頭から並ぶように並べ替えるとともに、通常画素に対応する画素データを位相差画素に対応する画素データに続けて並ぶように並べ替え、出力インタフェース部２４から出力データＤＯＴとして出力する。
そして、フレームメモリ２２への書き込みが可能となったタイミングで、（Ｘ＋１）フレーム対応する画素データの処理をＸフレームの場合と同様に行う。
【０１１７】
図７は、実施形態の効果の説明図である。
図７に示すように、画素データを読み出してフレームメモリ２２に記憶する処理を行う読出処理ＰＲは、通常画素及び位相差画素の区別無く連続的に行うので、画素アクセスの不均一になることがないので、通常画素と位相差が素間でのブルーミングの発生や、画素アクセス負荷の変動による横筋などが発生することはない。
【０１１８】
さらに画素データの読出処理ＰＲと並行して、フレームメモリ２２に記憶した画素データを並び替え部２３により行い、出力インタフェース部２４を介して位相差画素に対応する位相差画素データの出力処理ＰＤＯ及び通常画素データの出力処理ＰＮＯを行うことができるので全ての処理の単純化が図れ、画素アレイ部１１に対するアクセス制御をより容易なものとできる。
【０１１９】
ここで、より具体的なフレーム単位の画素データの処理について説明する。
図８は、撮像装置起動時の画素データの処理タイミングチャートである。
時刻ｔ１において、撮像装置が起動されたとすると、時刻ｔ２において、コントローラ１５は、位相差画素識別フラグ転送クロックラインＦＣＬを介して位相差画素識別フラグ転送クロック信号ＳＣＬを出力しつつ、位相差画素識別フラグ転送ラインＴＲＬを介して位相差識別フラグを転送して、全てのＤフリップ−フロップに対応する位相差識別フラグを記憶させる。
【０１２０】
続いて時刻ｔ３において、垂直同期信号が立下がると、読出処理ＰＲに移行し、画素アレイ部１１にアクセスして、位相差画素及び通常画素の区別をすること無く、図８の例の場合、読出アドレス＝０，１，２，…の順番で、順次画素データを読み出し、フレームメモリ２２に転送し、記憶する。
【０１２１】
そしてフレームメモリ２２に対する画素データの記憶が完了した後の、時刻ｔ５において、フレームメモリ２２に記憶した画素データの並べ替え部２３による並べ替え（例えば、位相差画素に対応する画素データを、通常画素に対応する画素よりも先に並べる）を行い、時刻ｔ６から並べ替えた順番で順次画素データを出力する。
【０１２２】
そして画素データの出力が完全に完了した時刻ｔ７において、次のフレームのデータの処理に移行する。
【０１２３】
［２］第２実施形態
以上の第１実施形態においては、特殊画素としての位相差画素と、通常画素と、を識別して画素データの読出を行う場合の実施形態であったが、本第２実施形態は、偶数フレームを構成している画素データと、奇数フレームを構成している画素データを第１実施形態の画素識別方法と同様の手法でインタレース読み出しを行う場合の実施形態である。
【０１２４】
本第２実施形態においては、第１実施形態で用いていた位相差画素識別フラグを偶数／奇数フレーム識別フラグとして用いている。
図９は、第２実施形態の処理タイミングチャートである。
図９（Ａ）は、偶数フレーム処理時の処理タイミングチャート、図９（Ｂ）は、奇数フレーム処理時のタイミングチャートである。
【０１２５】
図９において、第１実施形態の位相差画素識別フラグを偶数／奇数フレーム識別フラグとして用いているが、説明及び理解の容易のため、そのまま位相差画素識別フラグと呼ぶものとする。
奇数フレームに対応する行に対応する位相差画素識別フラグ＝“１”とされ、偶数フレームに対応する行に対応する位相差画素識別フラグ＝“０”とされている。
【０１２６】
この位相差画素識別フラグ（＝偶数／奇数フレーム識別フラグ）の初期設定については、第１実施形態と同様である。
【０１２７】
まず、偶数フレームにおける動作について図９（Ａ）を参照して説明する。
時刻ｔ１において、垂直同期信号及び水平同期信号が“０”となると、新たなフレームに対応する画素アクセスが開始される。
【０１２８】
そして、時刻ｔ２において、コントローラ１５から読出対象の行に対応する行選択部３０−０に対応する読出アドレス＝「０」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０−０のＡＮＤ回路３３の非反転入力端子を“１”とする。
【０１２９】
一方、本第２実施形態では、位相差識別フラグイネーブル信号ＳＰＤＦＥは、常時“１”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２は、通常動作状態となる。
【０１３０】
また、行選択部３０−０〜３０−Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“０”とされ、行選択部３０−０に対応するＤフリップ−フロップ３１の出力Ｑは“０”とされている。
【０１３１】
したがって、行選択部３０−０のＥＸＯＲ回路３２の入力の双方は、“０”となっているので、行選択部３０−０のＥＸＯＲ回路３２の出力は、“０”となり、行選択部３０−０のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
【０１３２】
そして、図９（Ａ）（ｎ）に示すように、行選択部３０−０のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“１”となり、画素アレイ部１１の行選択部３０−０に対応する偶数行（＝第０行）のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
【０１３３】
この結果、ＡＤ変換部２１は、読み出した偶数行の画素データをフレームメモリ２２に出力し、記憶させる。
【０１３４】
同様にして、時刻ｔ３において、水平同期信号が“０”となると、時刻ｔ４において、コントローラ１５から読出対象の行に対応する行選択部３０−１に対応する読出アドレス＝「１」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力され、アドレスデコーダ１２は、行選択部３０−１のＡＮＤ回路３３の非反転入力端子を“１”とする。
【０１３５】
このとき、行選択部３０−１に対応するＤフリップ−フロップ３１の出力Ｑは“１”とされている。
したがって、行選択部３０−１のＥＸＯＲ回路３２の入力の一方は、“１”となり、他方は“０”となっているので、行選択部３０−１のＥＸＯＲ回路３２の出力は、“１”となる。
【０１３６】
そして、行選択部３０−０のＡＮＤ回路３３の反転入力端子の入力は“０”となり、ＡＮＤ回路３３の出力も“０”となる。
この結果、図９（Ａ）（ｍ）に示すように、行選択部３０−１のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“０”のままとなり、画素アレイ部１１の行選択部３０−１に対応する奇数行（＝第１行）のデータが読み出されることはない。
【０１３７】
同様に時刻ｔ５において、再び水平同期信号が“０”となると、時刻ｔ６において、コントローラ１５から読出対象の行に対応する行選択部３０−２に対応する読出アドレス＝「２」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０−２のＡＮＤ回路３３の非反転入力端子を“１”とする。
【０１３８】
また、行選択部３０−０〜３０−Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“０”とされ、行選択部３０−０に対応するＤフリップ−フロップ３１の出力Ｑは“０”とされている。
【０１３９】
したがって、行選択部３０−０のＥＸＯＲ回路３２の入力の双方は、“０”となっているので、行選択部３０−０のＥＸＯＲ回路３２の出力は、“０”となる。
【０１４０】
従って、行選択部３０−０のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
この結果、図９（Ａ）（ｌ）に示すように、行選択部３０−０のドライブ回路３５の出力である画素選択信号ＰＳＳ２は“１”となり、画素アレイ部１１の行選択部３０−２に対応する偶数行（＝第２行）のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
【０１４１】
この結果、ＡＤ変換部２１は、読み出した偶数行の画素データをフレームメモリ２２に出力し、記憶させる。
【０１４２】
その後、時刻ｔ７において、位相差画素シャッタ対象の行として、行選択部３０−０に対応する位相差画素シャッタアドレス＝「０」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０−０のＡＮＤ回路３３の非反転入力端子を“１”とする。
【０１４３】
このとき、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“１”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２は、通常動作状態となる。
【０１４４】
また、行選択部３０−０〜３０−Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“０”とされ、行選択部３０−０に対応するＤフリップ−フロップ３１の出力Ｑは“０”とされている。
【０１４５】
したがって、行選択部３０−０のＥＸＯＲ回路３２の入力の双方は  “０”となっているので、行選択部３０−０のＥＸＯＲ回路３２の出力は、“０”となる。
そして、行選択部３０−０のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も、“１”となる。
【０１４６】
この結果、図９（Ａ）（ｎ）に示すように、時刻ｔ８において、行選択部３０−０のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“１”となり、画素アレイ部１１の行選択部３０−０に対応する行のシャッタタイミングとなって、行選択部３０−０に対応する画素がリセットされる。
【０１４７】
同様に、時刻ｔ９において、コントローラ１５から読出対象の行に対応する行選択部３０−４に対応する読出アドレス＝「４」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０−４のＡＮＤ回路３３の非反転入力端子を“１”とする。
【０１４８】
また、行選択部３０−０〜３０−Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“０”とされ、行選択部３０−４に対応するＤフリップ−フロップ３１の出力Ｑは“０”とされている。
【０１４９】
したがって、行選択部３０−４のＥＸＯＲ回路３２の入力の双方は、“０”となっているので、行選択部３０−０のＥＸＯＲ回路３２の出力は、“０”となる。
【０１５０】
これより、行選択部３０−４のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
【０１５１】
この結果、図９（Ａ）（ｊ）に示すように、行選択部３０−４のドライブ回路３５の出力である画素選択信号ＰＳＳ２は“１”となり、画素アレイ部１１の行選択部３０−４に対応する偶数行（＝第４行）のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
【０１５２】
そして、ＡＤ変換部２１は、読み出した偶数行の画素データをフレームメモリ２２に出力し、記憶させる。
【０１５３】
さらに、時刻ｔ１０において、位相差画素シャッタ対象の行として、行選択部３０−２に対応する位相差画素シャッタアドレス＝「２」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０−２のＡＮＤ回路３３の非反転入力端子を“１”とする。
【０１５４】
このとき、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“１”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２は、通常動作状態となる。
【０１５５】
また、行選択部３０−０〜３０−Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“０”とされ、行選択部３０−２に対応するＤフリップ−フロップ３１の出力Ｑは“０”とされている。
【０１５６】
したがって、行選択部３０−２のＥＸＯＲ回路３２の入力の双方は  “０”となっているので、行選択部３０−０のＥＸＯＲ回路３２の出力は、“０”となる。
そして、行選択部３０−０のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も、“１”となる。
【０１５７】
この結果、図９（Ａ）（ｎ）に示すように、時刻ｔ８において、行選択部３０−２のドライブ回路３５の出力である画素選択信号ＰＳＳ２は“１”となり、画素アレイ部１１の行選択部３０−２に対応する行のシャッタタイミングとなって、行選択部３０−２に対応する画素がリセットされる。
【０１５８】
以下、時刻ｔ１２〜ｔ１４においては、行選択部３０−６に対応する偶数行（＝第６行）のデータが読み出され、読出回路１６のＡＤ変換部２１に出力され、ＡＤ変換部２１は、読み出した偶数行の画素データをフレームメモリ２２に出力し、記憶させる。
【０１５９】
さらに既にデータが読み出された画素アレイ部１１の行選択部３０−４に対応する行のシャッタタイミングとなって、行選択部３０−４に対応する画素がリセットされる。
【０１６０】
次に、奇数フレームにおける動作について図９（Ｂ）を参照して説明する。
時刻ｔ１において、垂直同期信号及び水平同期信号が“０”となると、新たなフレームに対応する画素アクセスが開始される。
【０１６１】
そして、時刻ｔ２において、コントローラ１５から読出対象の行に対応する行選択部３０−０に対応する読出アドレス＝「０」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０−０のＡＮＤ回路３３の非反転入力端子を“１”とする。
【０１６２】
一方、本第２実施形態では、位相差識別フラグイネーブル信号ＳＰＤＦＥは、常時“１”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２は、通常動作状態となる。
【０１６３】
また、行選択部３０−０〜３０−Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“１”とされ、行選択部３０−０に対応するＤフリップ−フロップ３１の出力Ｑは“０”とされている。
【０１６４】
したがって、行選択部３０−０のＥＸＯＲ回路３２の入力の一方は、“１”となり、他方は、“０”となっているので、行選択部３０−０のＥＸＯＲ回路３２の出力は、“１”となる。
【０１６５】
そして、行選択部３０−０のＡＮＤ回路３３の反転入力端子の入力は“０”となり、ＡＮＤ回路３３の出力も“０”となる。
【０１６６】
この結果、図９（Ｂ）（ｎ）に示すように、行選択部３０−１のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“０”のままとなり、画素アレイ部１１の行選択部３０−０に対応する偶数行（＝第０行）のデータが読み出されることはない。
【０１６７】
同様にして、時刻ｔ３において、水平同期信号が“０”となると、時刻ｔ４において、コントローラ１５から読出対象の行に対応する行選択部３０−１に対応する読出アドレス＝「１」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力され、アドレスデコーダ１２は、行選択部３０−１のＡＮＤ回路３３の非反転入力端子を“１”とする。
【０１６８】
このとき、行選択部３０−１に対応するＤフリップ−フロップ３１の出力Ｑは“１”とされている。
したがって、行選択部３０−１のＥＸＯＲ回路３２の入力の双方は“０”となっているので、行選択部３０−１のＥＸＯＲ回路３２の出力は、“０”となる。
【０１６９】
そして、行選択部３０−０のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
【０１７０】
この結果、図９（Ｂ）（ｍ）に示すように、行選択部３０−１のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“１”となり、画素アレイ部１１の行選択部３０−１に対応する奇数行（＝第１行）のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
【０１７１】
そして、ＡＤ変換部２１は、読み出した偶数行の画素データをフレームメモリ２２に出力し、記憶させる。
【０１７２】
同様に時刻ｔ５において、再び水平同期信号が“０”となると、時刻ｔ６において、コントローラ１５から読出対象の行に対応する行選択部３０−２に対応する読出アドレス＝「２」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０−２のＡＮＤ回路３３の非反転入力端子を“１”とする。
【０１７３】
また、行選択部３０−０〜３０−Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“１”とされ、行選択部３０−０に対応するＤフリップ−フロップ３１の出力Ｑは“０”とされている。
【０１７４】
したがって、行選択部３０−０のＥＸＯＲ回路３２の入力の一方は、“１”となり、他方は、“０”となっているので、行選択部３０−０のＥＸＯＲ回路３２の出力は、“１”となる。
【０１７５】
これにより、行選択部３０−０のＡＮＤ回路３３の反転入力端子の入力は“０”となり、ＡＮＤ回路３３の出力も“０”となる。
【０１７６】
この結果、図９（Ｂ）（ｍ）に示すように、行選択部３０−２のドライブ回路３５の出力である画素選択信号ＰＳＳ２は“０”のままとなり、画素アレイ部１１の行選択部３０−２に対応する偶数行（＝第０行）のデータが読み出されることはない。
【０１７７】
続いて時刻ｔ７において、位相差画素シャッタ対象の行として、行選択部３０−０に対応する位相差画素シャッタアドレス＝「０」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０−０のＡＮＤ回路３３の非反転入力端子を“１”とする。
【０１７８】
また、行選択部３０−０〜３０−Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“１”とされ、行選択部３０−０に対応するＤフリップ−フロップ３１の出力Ｑは“０”とされている。
【０１７９】
したがって、行選択部３０−０のＥＸＯＲ回路３２の入力の一方は、“１”となり、他方は、“０”となっているので、行選択部３０−０のＥＸＯＲ回路３２の出力は、“１”となる。
【０１８０】
これにより、行選択部３０−０のＡＮＤ回路３３の反転入力端子の入力は“０”となり、ＡＮＤ回路３３の出力も“０”となる。
【０１８１】
この結果、図５（ｎ）に示すように、時刻ｔ８において、行選択部３０−２のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“０”となり、画素アレイ部１１の行選択部３０−０に対応する行のシャッタタイミングとはならず、行選択部３０−０に対応する偶数行の画素がリセットされることはない。
【０１８２】
その後、時刻ｔ９において、コントローラ１５から読出対象の行に対応する行選択部３０−３に対応する読出アドレス＝「３」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力され、アドレスデコーダ１２は、行選択部３０−３のＡＮＤ回路３３の非反転入力端子を“１”とする。
【０１８３】
このとき、行選択部３０−３に対応するＤフリップ−フロップ３１の出力Ｑは“１”とされている。
【０１８４】
したがって、行選択部３０−３のＥＸＯＲ回路３２の入力の双方は“１”となっているので、行選択部３０−１のＥＸＯＲ回路３２の出力は、“０”となる。
【０１８５】
これにより、行選択部３０−０のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
【０１８６】
この結果、図９（Ｂ）（ｋ）に示すように、行選択部３０−３のドライブ回路３５の出力である画素選択信号ＰＳＳ３は“１”となり、画素アレイ部１１の行選択部３０−３に対応する奇数行（＝第１行）のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
【０１８７】
そして、ＡＤ変換部２１は、読み出した偶数行の画素データをフレームメモリ２２に出力し、記憶させる。
【０１８８】
次に、時刻ｔ１０において、位相差画素シャッタ対象の行として、行選択部３０−１に対応する位相差画素シャッタアドレス＝「１」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０−１のＡＮＤ回路３３の非反転入力端子を“１”とする。
【０１８９】
また、行選択部３０−０〜３０−Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“１”とされ、行選択部３０−１に対応するＤフリップ−フロップ３１の出力Ｑは“１”とされている。
【０１９０】
したがって、行選択部３０−０のＥＸＯＲ回路３２の入力の双方は  “１”となっているので、行選択部３０−０のＥＸＯＲ回路３２の出力は、“０”となる。
【０１９１】
これにより、行選択部３０−０のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も、“１”となる。
この結果、図９（Ａ）（ｎ）に示すように、時刻ｔ１１において、行選択部３０−０のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“１”となり、画素アレイ部１１の行選択部３０−０に対応する行のシャッタタイミングとなって、行選択部３０−０に対応する画素がリセットされる。
【０１９２】
同様に、時刻ｔ１２において、コントローラ１５から読出対象の行に対応する行選択部３０−５に対応する読出アドレス＝「５」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０−５のＡＮＤ回路３３の非反転入力端子を“１”とする。
【０１９３】
また、行選択部３０−０〜３０−Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“１”とされ、行選択部３０−５に対応するＤフリップ−フロップ３１の出力Ｑは“１”とされている。
【０１９４】
したがって、行選択部３０−５のＥＸＯＲ回路３２の入力の双方は、“１”となっているので、行選択部３０−０のＥＸＯＲ回路３２の出力は、“０”となる。
【０１９５】
従って、行選択部３０−５のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
【０１９６】
この結果、図９（Ａ）（ｉ）に示すように、行選択部３０−５のドライブ回路３５の出力である画素選択信号ＰＳＳ５は“１”となり、画素アレイ部１１の行選択部３０−５に対応する奇数行（＝第５行）のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
【０１９７】
この結果、ＡＤ変換部２１は、読み出した偶数行の画素データをフレームメモリ２２に出力し、記憶させる。
【０１９８】
さらに、時刻ｔ１３において、位相差画素シャッタ対象の行として、行選択部３０−３に対応する位相差画素シャッタアドレス＝「３」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０−３のＡＮＤ回路３３の非反転入力端子を“１”とする。
【０１９９】
このとき、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“１”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２は、通常動作状態となる。
【０２００】
また、行選択部３０−０〜３０−Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“１”とされ、行選択部３０−２に対応するＤフリップ−フロップ３１の出力Ｑは“１”とされている。
【０２０１】
したがって、行選択部３０−３のＥＸＯＲ回路３２の入力の双方は  “１”となっているので、行選択部３０−０のＥＸＯＲ回路３２の出力は、“０”となる。
【０２０２】
これにより、行選択部３０−３のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も、“１”となる。
【０２０３】
この結果、図９（Ｂ）（ｋ）に示すように、時刻ｔ１４において、行選択部３０−３のドライブ回路３５の出力である画素選択信号ＰＳＳ３は“１”となり、画素アレイ部１１の行選択部３０−３に対応する行のシャッタタイミングとなって、行選択部３０−３に対応する奇数行の画素がリセットされる。
【０２０４】
以下、時刻ｔ１５〜ｔ１７においては、行選択部３０−７に対応する奇数行（＝第７行）のデータが読み出され、読出回路１６のＡＤ変換部２１に出力され、ＡＤ変換部２１は、読み出した奇数行の画素データをフレームメモリ２２に出力し、記憶させる。
さらに既にデータが読み出された画素アレイ部１１の行選択部３０−５に対応する行のシャッタタイミングとなって、行選択部３０−５に対応する画素がリセットされる。
【０２０５】
以上の説明のように、本第２実施形態によれば、偶数フレームを構成している画素と、奇数フレームを構成している画素と、を識別フラグ（偶数／奇数フレーム識別フラグ）を各行に割り当てるだけで、ハードウェア構成を変更することなくインタレース読出動作を行うようにすることができる。
【０２０６】
また、識別フラグは、電源投入時に設定することが可能となるので、同一のハードウェア構成で、インタレース動作、ノンインタレース（プログレッシブ）動作を任意に行わせることが可能となる。
【０２０７】
［３］第３実施形態
上記各実施形態では、データの間引きを行うものでは無かったが、本第３実施形態は、データの間引きを行う場合の実施形態である。
【０２０８】
本第３実施形態においては、第１実施形態で用いていた位相差画素識別フラグを間引き識別フラグとして用いている。
図１０は、第３実施形態の処理タイミングチャートである。
【０２０９】
図１０において、第１実施形態の位相差画素識別フラグを間引き識別フラグとして用いているが、説明及び理解の容易のため、そのまま位相差画素識別フラグと呼ぶものとする。
【０２１０】
間引きする行（本例では、第１行、第２行、第４行、第５行、…）に対応する位相差画素識別フラグ（間引き識別フラグ）＝“１”とされ、読出する行（本例では、第０行、第３行、第６行、…）に対応する位相差画素識別フラグ（間引き識別フラグ）＝“０”とされている。
【０２１１】
この位相差画素識別フラグ（＝間引き識別フラグ）の初期設定については、第１実施形態と同様である。
【０２１２】
第３実施形態の動作について図１０を参照して説明する。
時刻ｔ１において、垂直同期信号及び水平同期信号が“０”となると、新たなフレームに対応する画素アクセスが開始される。
【０２１３】
そして、時刻ｔ２において、コントローラ１５から読出対象の行である第０行に対応する行選択部３０−０に対応する読出アドレス＝「０」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０−０のＡＮＤ回路３３の非反転入力端子を“１”とする。
【０２１４】
また、行選択部３０−０〜３０−Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“０”とされ、行選択部３０−０に対応するＤフリップ−フロップ３１の出力Ｑは“０”とされている。
【０２１５】
したがって、行選択部３０−０のＥＸＯＲ回路３２の入力の双方は、“０”となっているので、行選択部３０−０のＥＸＯＲ回路３２の出力は、“０”となる。
【０２１６】
これにより、行選択部３０−０のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
【０２１７】
この結果、図１０（ｎ）に示すように、行選択部３０−０のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“１”となり、画素アレイ部１１の行選択部３０−０に対応する読出行（＝第０行）のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
【０２１８】
そして、ＡＤ変換部２１は、読み出した偶数行の画素データをフレームメモリ２２に出力し、記憶させる。
【０２１９】
同様にして、時刻ｔ３において、コントローラ１５から読出対象の行に対応する行選択部３０−１に対応する読出アドレス＝「１」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力され、アドレスデコーダ１２は、行選択部３０−１のＡＮＤ回路３３の非反転入力端子を“１”とする。
【０２２０】
このとき、行選択部３０−１に対応するＤフリップ−フロップ３１の出力Ｑは“１”とされている。
【０２２１】
したがって、行選択部３０−１のＥＸＯＲ回路３２の入力の一方は、“１”となり、他方は“０”となっているので、行選択部３０−１のＥＸＯＲ回路３２の出力は、“１”となる。
これにより、行選択部３０−０のＡＮＤ回路３３の反転入力端子の入力は“０”となり、ＡＮＤ回路３３の出力も“０”となる。
【０２２２】
この結果、図１０（ｍ）に示すように、行選択部３０−１のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“０”のままとなり、画素アレイ部１１の行選択部３０−１に対応する間引き行（＝第１行）のデータが読み出されることはない。
【０２２３】
また、時刻ｔ４においては、コントローラ１５から読出対象の行に対応する行選択部３０−２に対応する読出アドレス＝「２」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力され、アドレスデコーダ１２は、行選択部３０−２のＡＮＤ回路３３の非反転入力端子を“１”とする。
【０２２４】
このとき、行選択部３０−２に対応するＤフリップ−フロップ３１の出力Ｑは“１”とされている。
【０２２５】
したがって、行選択部３０−２のＥＸＯＲ回路３２の入力の一方は、“１”となり、他方は“０”となっているので、行選択部３０−１のＥＸＯＲ回路３２の出力は、“１”となる。
【０２２６】
これにより、行選択部３０−２のＡＮＤ回路３３の反転入力端子の入力は“０”となり、ＡＮＤ回路３３の出力も“０”となる。
【０２２７】
この結果、図１０（ｌ）に示すように、行選択部３０−２のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“０”のままとなり、画素アレイ部１１の行選択部３０−２に対応する間引き行（＝第２行）のデータが読み出されることはない。
【０２２８】
続いて時刻ｔ５において、シャッタ対象の行として、図１０（ｆ）に示すように、行選択部３０−０に対応するシャッタアドレス＝「０」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０−０のＡＮＤ回路３３の非反転入力端子を“１”とする。
【０２２９】
また、行選択部３０−０〜３０−Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“０”とされ、行選択部３０−０に対応するＤフリップ−フロップ３１の出力Ｑは“０”とされている。
【０２３０】
したがって、行選択部３０−０のＥＸＯＲ回路３２の入力の双方は、  “０”となっているので、行選択部３０−０のＥＸＯＲ回路３２の出力は、“０”となる。
【０２３１】
これにより、行選択部３０−０のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
【０２３２】
この結果、図５（ｎ）に示すように、時刻ｔ６において、行選択部３０−０のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“１”となり、画素アレイ部１１の行選択部３０−０に対応する行のシャッタタイミングとはなり、行選択部３０−０に対応する読出行の画素がリセットされる。
【０２３３】
そして、時刻ｔ７において、コントローラ１５から読出対象の行である第３行に対応する行選択部３０−３に対応する読出アドレス＝「３」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０−３のＡＮＤ回路３３の非反転入力端子を“１”とする。
【０２３４】
また、行選択部３０−０〜３０−Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“０”とされ、行選択部３０−３に対応するＤフリップ−フロップ３１の出力Ｑは“０”とされている。
【０２３５】
したがって、行選択部３０−３のＥＸＯＲ回路３２の入力の双方は、“０”となっているので、行選択部３０−３のＥＸＯＲ回路３２の出力は、“０”となる。
【０２３６】
これにより、行選択部３０−３のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
【０２３７】
この結果、図１０（ｋ）に示すように、行選択部３０−３のドライブ回路３５の出力である画素選択信号ＰＳＳ３は“１”となり、画素アレイ部１１の行選択部３０−３に対応する読出行（＝第３行）のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
【０２３８】
そして、ＡＤ変換部２１は、読み出した偶数行の画素データをフレームメモリ２２に出力し、記憶させる。
【０２３９】
続いて時刻ｔ８において、シャッタ対象の行として、図１０（ｆ）に示すように、行選択部３０−１に対応するシャッタアドレス＝「１」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０−１のＡＮＤ回路３３の非反転入力端子を“１”とする。
【０２４０】
このとき、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“０”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２の出力は“０”固定とされて、読出画素及び間引き画素の識別はなされなくなり、同等に扱われている期間となっている。
【０２４１】
従って、行選択部３０−０のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
【０２４２】
この結果、図５（ｍ）に示すように、時刻ｔ９おいて、行選択部３０−１のドライブ回路３５の出力である画素選択信号ＰＳＳ１は“１”となり、ブルーミング対策のため、画素アレイ部１１の行選択部３０−１に対応する行のシャッタタイミングとなり、行選択部３０−１に対応する間引き行の画素がリセットされる。
【０２４３】
以下、同様にして、読出行の画素データが読み出され、読出回路１６のＡＤ変換部２１に出力され、ＡＤ変換部２１は、読み出した偶数行の画素データをフレームメモリ２２に出力し、記憶させる。そして、その後、リセットされる。
【０２４４】
また、間引き行の画素データについては読み出されることはないが、ブルーミング対策のため、リセットだけが行われる。
【０２４５】
以上の説明のように、本第３実施形態によれば、読出行を構成している画素と、間引き行を構成している画素と、を識別フラグ（間引き識別フラグ）を各行に割り当てるだけで、ハードウェア構成を変更することなく垂直間引き読出動作を行うようにすることができる。
【０２４６】
また、識別フラグは、電源投入時に設定することが可能となるので、同一のハードウェア構成で、通常読出動作等と間引き動作を任意に切り替えて行わせることが可能となる。
【０２４７】
［３．１］第３実施形態の変形例
本第３実施形態の変形例が第３実施形態と異なる点は、同一のハードウェア構成及び同一の間引き識別フラグを用い、全画素読み出しを行っている点である。
【０２４８】
図１１は、第３実施形態の変形例の処理タイミングチャートである。
図１１において、図１０の第３実施形態と異なる点は、位相差識別フラグイネーブル信号ＳＰＤＦＥを常時“０”としている点である。
【０２４９】
この位相差画素識別フラグ（＝間引き識別フラグ）の初期設定については、第１実施形態と同様である。
【０２５０】
第３実施形態変形例の動作について図１１を参照して説明する。
時刻ｔ１において、垂直同期信号及び水平同期信号が“０”となると、新たなフレームに対応する画素アクセスが開始される。
【０２５１】
そして、時刻ｔ２において、コントローラ１５から読出対象の行である第０行に対応する行選択部３０−０に対応する読出アドレス＝「０」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０−０のＡＮＤ回路３３の非反転入力端子を“１”とする。
【０２５２】
このとき、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“０”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２の出力は“０”固定とされて、読出画素及び間引き画素の識別はなされなくなり、同等に扱われている期間となっている。
【０２５３】
従って、行選択部３０−０のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
【０２５４】
この結果、図１１（ｎ）に示すように、行選択部３０−０のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“１”となり、画素アレイ部１１の行選択部３０−０に対応する読出行（＝第０行）のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
そして、ＡＤ変換部２１は、読み出した読出行の画素データをフレームメモリ２２に出力し、記憶させる。
【０２５５】
同様にして、時刻ｔ３において、コントローラ１５から読出対象の行に対応する行選択部３０−１に対応する読出アドレス＝「１」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力され、アドレスデコーダ１２は、行選択部３０−１のＡＮＤ回路３３の非反転入力端子を“１”とする。
【０２５６】
このとき、行選択部３０−１に対応するＤフリップ−フロップ３１の出力Ｑは“１”とされている。
一方、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“０”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２の出力は“０”固定とされており、行選択部３０−１のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
【０２５７】
この結果、図１１（ｍ）に示すように、行選択部３０−１のドライブ回路３５の出力である画素選択信号ＰＳＳ１は“１”となり、画素アレイ部１１の行選択部３０−１に対応する読出行（＝第１行）のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
そして、ＡＤ変換部２１は、読み出した読出行の画素データをフレームメモリ２２に出力し、記憶させる。
【０２５８】
さらに、時刻ｔ３において、コントローラ１５から読出対象の行に対応する行選択部３０−１に対応する読出アドレス＝「１」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力され、アドレスデコーダ１２は、行選択部３０−１のＡＮＤ回路３３の非反転入力端子を“１”とする。
【０２５９】
このとき、行選択部３０−１に対応するＤフリップ−フロップ３１の出力Ｑは“１”とされている。
また、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“０”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２の出力は“０”固定とされており、行選択部３０−０のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
【０２６０】
この結果、図１１（ｍ）に示すように、行選択部３０−１のドライブ回路３５の出力である画素選択信号ＰＳＳ１は“１”となり、画素アレイ部１１の行選択部３０−１に対応する読出行（＝第１行）のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
【０２６１】
そして、ＡＤ変換部２１は、読み出した読出行の画素データをフレームメモリ２２に出力し、記憶させる。
【０２６２】
次に、時刻ｔ４において、コントローラ１５から読出対象の行に対応する行選択部３０−２に対応する読出アドレス＝「２」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０−２のＡＮＤ回路３３の非反転入力端子を“１”とする。
【０２６３】
このとき、行選択部３０−１に対応するＤフリップ−フロップ３１の出力Ｑは“１”とされている。
一方、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“０”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２の出力は“０”固定とされており、行選択部３０−２のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
【０２６４】
この結果、図１１（ｍ）に示すように、行選択部３０−２のドライブ回路３５の出力である画素選択信号ＰＳＳ２は“１”となり、画素アレイ部１１の行選択部３０−１に対応する読出行（＝第１行）のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
【０２６５】
続いて時刻ｔ５において、シャッタ対象の行として、図１１（ｆ）に示すように、行選択部３０−０に対応するシャッタアドレス＝「０」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０−１のＡＮＤ回路３３の非反転入力端子を“１”とする。
【０２６６】
このとき、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“０”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２の出力は“０”固定とされ、行選択部３０−０のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
【０２６７】
この結果、図１１（ｎ）に示すように、時刻ｔ６において、行選択部３０−０のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“１”となり、画素アレイ部１１の行選択部３０−０に対応する行のシャッタタイミングとなり、行選択部３０−０に対応する間引き行の画素がリセットされる。
【０２６８】
そして、時刻ｔ７において、コントローラ１５から読出対象の行に対応する行選択部３０−３に対応する読出アドレス＝「３」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０−３のＡＮＤ回路３３の非反転入力端子を“１”とする。
【０２６９】
このとき、行選択部３０−３に対応するＤフリップ−フロップ３１の出力Ｑは“１”とされている。
【０２７０】
一方、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“０”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２の出力は“０”固定とされており、行選択部３０−３のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
【０２７１】
この結果、図１１（ｍ）に示すように、行選択部３０−３のドライブ回路３５の出力である画素選択信号ＰＳＳ３は“１”となり、画素アレイ部１１の行選択部３０−３に対応する読出行（＝第３行）のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
【０２７２】
続いて時刻ｔ８において、シャッタ対象の行として、図１１（ｆ）に示すように、行選択部３０−１に対応するシャッタアドレス＝「１」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０−１のＡＮＤ回路３３の非反転入力端子を“１”とする。
【０２７３】
このとき、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“０”であるので、全ての行選択部３０−０〜３０−ＭのＥＸＯＲ回路３２の出力は“０”固定とされ、行選択部３０−１のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
【０２７４】
この結果、図１１（ｍ）に示すように、時刻ｔ９において、行選択部３０−１のドライブ回路３５の出力である画素選択信号ＰＳＳ１は“１”となり、画素アレイ部１１の行選択部３０−１に対応する行のシャッタタイミングとなり、行選択部３０−０に対応する間引き行の画素がリセットされる。
【０２７５】
以下、同様にして、全行の画素データが読み出され、読出回路１６のＡＤ変換部２１に出力され、ＡＤ変換部２１は、読み出した行の画素データをフレームメモリ２２に出力し、記憶させる。そして、その後、リセットされる。
【０２７６】
以上の説明のように、本第３実施形態の変形例によれば、読出行を構成している画素と、間引き行を構成している画素と、を識別フラグ（間引き識別フラグ）を各行に割り当てていても、位相差識別フラグイネーブル信号ＳＰＤＦＥを常時“０”とするだけで、ハードウェア構成を変更することなく善が誤読出動作を行うようにすることができる。
したがって、第３実施形態の動作と、第３実施形態の動作とを位相差識別フラグイネーブル信号ＳＰＤＦＥの制御を切り替えるだけで、切り換えることができる。
【０２７７】
［４］第４実施形態
上記各実施形態は、固体撮像素子としてのＣＭＯＳイメージセンサについての説明であったが、本第４実施形態は、識別フラグを記憶した記憶装置を内蔵したアクセサリ機器を電子機器本体に電気的に接続した場合に、アクセサリ機器から識別フラグを読み出して電子機器本体側で設定し、画素データの読取制御を行うようにした実施形態である。
【０２７８】
図１２は、第４実施形態の電子機器としてのディジタルスチルカメラの概要構成図である。
また図１３は、第４実施形態の電子機器としてのディジタルスチルカメラの外観図である。
【０２７９】
電子機器としてのレンズ交換式一眼レフレックスタイプのディジタルスチルカメラのカメラ本体部（カメラボディ）５０は、撮像装置として上述したＣＭＯＳイメージセンサ１０を内蔵しており、アクセサリ機器としての交換式の撮影レンズユニット５１において、内蔵したＲＯＭ５２に識別フラグデータＤＳＥＴを格納して、カメラ本体部５０により識別フラグデータＤＳＥＴを読み出してＤフリップ−フロップ３１に設定するようにしている。
【０２８０】
このような構成とすることにより、アクセサリ機器の特性に応じて画素アレイ部１１から画素データの読出設定を最適化することが可能となる。
【０２８１】
以上の説明は、電子機器としてディジタルスチルカメラの場合のものであったが、電子機器としては、例えば、ディジタルビデオカメラ、スマートフォン、携帯電話、車載用カメラ（障害物検知用及びドライブレコーダを含む）、カメラ内蔵ヘッドマウントディスプレイ等にも適用が可能である。
【０２８２】
また、上述したＲＯＭに代えて、電子機器で読取可能な記録媒体（ＵＳＢメモリ、メモリカード等の半導体記憶装置等）、通信機能を備えた電子機器であれば、サーバ等の外部装置から通信ライン（無線、有線を含む）を介して、識別フラグデータを取得するように構成することも可能である。
【０２８３】
以上の説明では、特殊画素として主として位相差画素を用いた場合について説明したが、特殊画素として、例えば、低照度での信号電子数を増加させるためのホワイト画素、赤外線を受光するＩＲ画素、照度などを検出するためのグレー画素等を用いることも可能である。
【０２８４】
［５］実施形態の効果
以上の説明のように、行（垂直）選択回路１８（垂直ドライバ）に位相差画素等の特殊画素や特殊行の位置を識別させる素子（Ｄフリップ−フロップ３１）を内蔵させ、特殊画素と通常画素の識別を行（垂直）選択回路１８（より詳細には行選択部３０−０〜行選択部３０−４、…）に行わせる。これにより通常画素と位相差画素の独立制御が可能になり、またアドレス制御のロジック回路規模を縮小できる。
また、特殊画素の識別データを記憶する識別データ記憶部としての素子（Ｄフリップ−フロップ３１）は全体として、垂直方向に連結されたシフトレジスタの構成をしており、パルス入力により設定（識別データ）を容易に変更でき、接続される画素（画素アレイ部１１）や駆動方式に応じて自在に特殊画素の位置に関する情報を変更できる。
また、ＡＤ変換部２１によりＡＤ変換後のデータ処理を行うデータ処理部としての読出回路１６にフレームメモリ２２と並べ替え部２３を設け、特殊画素の識別データを用いてシャッタ動作のみ独立制御、読み出し動作は全画素を対象として読み出しすることで、特殊画素を飛び越して読み出すことに起因する画質への影響を避ける事ができ、さらにフレームメモリ２２及び並べ替え部２３により通常画素と特殊画素（実施形態では、位相差画素）を並べ替えて独立出力することができる。
【０２８５】
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【０２８６】
なお、本技術は以下のような構成も採ることができる。
（１）
複数の画素がアレイ状に配置された画素アレイ部と、
前記複数の画素を第１の画素アクセスで動作させる第１の画素グループと第２の画素アクセスで動作させる第２の画素グループとに設定する識別データを更新可能に記憶する識別データ記憶部と、
前記識別データを参照し、制御信号に基づいて、前記画素アレイ部の所定の画素群に対する前記画素アクセス動作を行う複数のアクセス動作部と、
前記制御信号を出力して、前記複数のアクセス動作部における画素アクセス動作を制御する制御部と、
を備えた固体撮像素子。
（２）
前記制御部は、前記第１の画素グループ及び前記第２の画素グループに対し、リード動作及びシャッタ動作のうちいずれか一方の動作を前記第１の画素グループ及び前記第２の画素グループで共通に制御し、いずれか他方の動作を各前記画素グループに対して独立して制御する、
（１）記載の固体撮像素子。
（３）
前記制御部は、前記制御信号を介して、前記識別データ記憶部に前記識別データを転送して前記識別データを更新させる、
（１）または（２）記載の固体撮像素子。
（４）
前記制御部は、前記第１の画素グループ及び前記第２の画素グループで共通に制御するに際し、前記制御信号として、前記識別データの参照を禁止する参照禁止信号を出力する、
（１）〜（３）のいずれかに記載の固体撮像素子。
（５）
前記第１の画素グループは、位相差画素、ホワイト画素、ＩＲ画素、グレー画素等の特殊な処理が必要な特殊画素で構成されている、
（１）〜（４）のいずれかに記載の固体撮像素子。
（６）
前記画素群は、前記画素アレイ部における一つの行を構成する複数の画素で構成されている、
（１）〜（５）のいずれかに記載の固体撮像素子。
（７）
前記識別データ記憶部は、シフトレジスタとして構成されている、
（１）〜（６）のいずれかに記載の固体撮像素子。
（８）
前記識別データは、読出対象画素／非読出対象画素を識別するためのデータである、
（１）〜（６）のいずれかに記載の固体撮像素子。
（９）
前記識別データは、読出対象画素／間引き対象画素を識別するためのデータである、
（１）〜（６）のいずれかに記載の固体撮像素子。
（１０）
複数の画素がアレイ状に配置された画素アレイ部と、前記複数の画素を第１の画素アクセスで動作させる第１の画素グループと第２の画素アクセスで動作させる第２の画素グループとに設定する識別データを更新可能に記憶する識別データ記憶部と、前記識別データを参照し、制御信号に基づいて、前記画素アレイ部の所定の画素群に対する前記画素アクセス動作を行う複数のアクセス動作部と、前記制御信号を出力して、前記複数のアクセス動作部における画素アクセスの動作を制御する制御部と、を備えた固体撮像素子と、
前記固体撮像素子からリード動作により読み出された画素データをフレーム単位で記憶可能なフレームメモリと、
前記フレームメモリに記憶された前記画素データの出力順番を制御して出力する出力制御部と、
を備えた撮像装置。
（１１）
複数の画素がアレイ状に配置された画素アレイ部と、前記複数の画素を第１の画素アクセスで動作させる第１の画素グループと第２の画素アクセスで動作させる第２の画素グループとに設定する識別データを記憶する識別データ記憶部と、前記識別データに基づいて、各前記画素に対する画素アクセス動作の制御及びリード動作により読み出された画素データの出力制御を行う制御部と、を備えた固体撮像素子と、
前記固体撮像素子から前記リード動作により読み出された前記画素データをフレーム単位で記憶可能なフレームメモリと、
前記フレームメモリに記憶された前記画素データの出力順番を制御して出力する出力制御部と、
前記識別データを記憶した記憶媒体から読み出して前記制御部に送信する識別データ読出部と、
を備えた電子機器。
【符号の説明】
【０２８７】
１０  ＣＭＯＳイメージセンサ（撮像素子、撮像装置）
１１  画素アレイ部
１２  アドレスデコーダ
１３  メモリ制御回路
１４  画素駆動タイミング制御回路
１５  コントローラ（制御部）
１６  読出回路
１７  画素駆動部
１８  行選択回路
２１  ＡＤ変換部
２２  フレームメモリ
２３  並べ替え部
２４  出力インタフェース部
３０−０〜３０−４  行選択部（アクセス動作部）
３１  Ｄフリップ−フロップ（識別データ記憶部）
３２  ＥＸＯＲ回路
３３  ＡＮＤ回路
３４  データラッチ回路
３５  ドライブ回路
５０  カメラ本体部（電子機器本体）
５１  撮影レンズユニット（アクセサリ機器）
５２  ＲＯＭ（記録媒体）
ＡＤＢ  アドレスバス
ＡＬＢ  アドレスラッチ制御バス
ＤＯＴ  出力データ
ＤＰＰＤ  位相差画素識別フラグデータ
ＤＳＥＴ  識別フラグデータ
ＦＣＬ  位相差画素識別フラグ転送クロックライン
ＦＥＬ  位相差画素識別フラグイネーブル信号ライン
ＮＰＤ  通常画素
ＰＤＯ  出力処理
ＰＥＬ  位相差画素アドレスラッチイネーブル信号ライン
ＰＮＯ  出力処理
ＰＰＤ  位相差画素
ＰＲ  読出処理
ＰＳＬ  画素選択線
ＳＡＬＥ  位相差アドレスラッチイネーブル信号
ＳＣＬ  位相差画素識別フラグ転送クロック信号
ＳＯＬ  信号出力線
ＳＰＤＦＥ  位相差識別フラグイネーブル信号
ＳＲ  シフトレジスタ
ＴＲＬ  位相差画素識別フラグ転送ライン
【図１】
2020039094.tif 000003
【図２】
2020039094.tif 000004
【図３】
2020039094.tif 000005
【図４】
2020039094.tif 000006
【図５】
2020039094.tif 000007
【図６】
2020039094.tif 000008
【図７】
2020039094.tif 000009
【図８】
2020039094.tif 000010
【図９】
2020039094.tif 000011
【図１０】
2020039094.tif 000012
【図１１】
2020039094.tif 000013
【図１２】
2020039094.tif 000014
【図１３】
2020039094.tif 000015