(57)【要約】【課題】半導体ウェハ上に形成された複数の半導体素子のスクリーニング試験において、試験対象の半導体素子にて発生した放電が進展する方向の検出を可能にする。【解決手段】測定装置１は、半導体ウェハ５に形成された複数の半導体素子のうちの試験対象の第１の半導体素子に電気信号を印加し、第１の半導体素子の電気的特性を測定するように構成される。少なくとも１つの第１の撮像部３Ａは、測定装置１による測定中の第１の半導体素子を撮影可能に構成される。情報処理装置２は測定装置１および少なくとも１つの第１の撮像部３Ａと通信接続される。情報処理装置２は、測定装置１から送られる第１の半導体素子の電気的特性の測定データに基づいて、第１の半導体素子の放電を検出するとともに、放電が検出された第１の半導体素子の第１の撮像部３Ａによる撮影画像に基づいて、第１の半導体素子において放電が進展する放電方向を検出する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体装置の試験装置であって、
前記半導体装置は、複数の半導体素子が形成された半導体ウェハを有しており、
前記複数の半導体素子のうちの試験対象の第１の半導体素子に電気信号を印加し、前記第１の半導体素子の電気的特性を測定するように構成された測定装置と、
前記測定装置による測定中の前記第１の半導体素子を撮影可能に構成された少なくとも１つの第１の撮像部と、
前記測定装置および前記少なくとも１つの第１の撮像部と通信接続される情報処理装置とを備え、
前記情報処理装置は、
前記測定装置から送られる前記第１の半導体素子の電気的特性の測定データに基づいて、前記第１の半導体素子の放電を検出し、
放電が検出された前記第１の半導体素子の前記少なくとも１つの第１の撮像部による撮影画像に基づいて、前記第１の半導体素子において放電が進展する放電方向を検出する、半導体装置の試験装置。
【請求項２】
前記情報処理装置は、検出された放電方向に基づいて、前記第１の半導体素子の周辺に位置し、放電による損傷の可能性がある第２の半導体素子を特定する、請求項１に記載の半導体装置の試験装置。
【請求項３】
前記複数の半導体素子の各々は、複数の辺および複数の角を有しており、
前記情報処理装置は、検出された放電方向が、前記第１の半導体素子の一辺を跨いて放電が進展する第１の方向である場合、前記第１の半導体素子の当該一辺に隣接する半導体素子を前記第２の半導体素子と特定し、
検出された放電方向が、前記第１の半導体素子の一角を跨いで放電が進展する第２の方向である場合、前記第１の半導体素子の当該一角を囲む半導体素子を前記第２の半導体素子と特定する、請求項２に記載の半導体装置の試験装置。
【請求項４】
前記少なくとも１つの第１の撮像部の各々は、マトリクス状に配置された複数の画素を有する撮像素子を含み、
前記複数の画素は、互いに同数の画素を有する第１の画素群および第２の画素群に分割され、
前記撮像素子は、前記第１の画素群の撮影周期と前記第２の画素群の撮影周期とを１／２周期分ずらすように構成される、請求項１から３のいずれか１項に記載の半導体装置の試験装置。
【請求項５】
前記第１の画素群は、前記複数の画素のうち奇数番目の列に属する画素を有し、
前記第２の画素群は、前記複数の画素のうち偶数番目の列に属する画素を有する、請求項４に記載の半導体装置の試験装置。
【請求項６】
前記少なくとも１つの第１の撮像部は、複数の第１の撮像部であり、
前記複数の第１の撮像部は、各々の撮影領域の一部分が互いに重なり合うように配置される、請求項１から５のいずれか１項に記載の半導体装置の試験装置。
【請求項７】
前記測定装置による測定前の前記第１の半導体素子を撮影可能に構成された第２の撮像部をさらに備え、
前記情報処理装置は、前記第１の撮像部による撮影画像と前記第２の撮像部による撮影画像とを合成することで合成画像を生成する、請求項１から６のいずれか１項に記載の半導体装置の試験装置。
【請求項８】
前記測定装置による測定後の前記第１の半導体素子を撮影可能に構成された第３の撮像部をさらに備える、請求項７に記載の半導体装置の試験装置。
【請求項９】
半導体装置の試験方法であって、
前記半導体装置は、複数の半導体素子が形成された半導体ウェハを有しており、
前記複数の半導体素子のうちの試験対象の第１の半導体素子に電気信号を印加し、前記第１の半導体素子の電気的特性を測定するステップと、
前記測定するステップによる測定中の前記第１の半導体素子を第１の撮像部で撮影するステップと、
前記第１の半導体素子の電気的特性の測定データに基づいて、前記第１の半導体素子の放電を検出するステップと、
放電が検出された前記第１の半導体素子の前記第１の撮像部による撮影画像に基づいて、前記第１の半導体素子において放電が進展する放電方向を検出するステップとを備える、半導体装置の試験方法。
【請求項１０】
前記放電方向を検出するステップにより検出された放電方向に基づいて、前記第１の半導体素子の周辺に位置し、放電による損傷の可能性がある第２の半導体素子を特定するステップをさらに備える、請求項９に記載の半導体装置の試験方法。
【請求項１１】
前記複数の半導体素子の各々は、複数の辺および複数の角を有しており、
前記第２の半導体素子を特定するステップは、
検出された放電方向が、前記第１の半導体素子の一辺を跨いて放電が進展する第１の方向である場合、前記第１の半導体素子の当該一辺に隣接する半導体素子を前記第２の半導体素子と特定し、
検出された放電方向が、前記第１の半導体素子の一角を跨いで放電が進展する第２の方向である場合、前記第１の半導体素子の当該一角を囲む半導体素子を前記第２の半導体素子と特定する、請求項１０に記載の半導体装置の試験方法。
【請求項１２】
前記測定するステップによる測定前の前記第１の半導体素子を第２の撮像部で撮影するステップと、
前記第１の撮像部による撮影画像と前記第２の撮像部による撮影画像とを合成することで合成画像を生成するステップとをさらに備える、請求項９から１１のいずれか１項に記載の半導体装置の試験方法。
【請求項１３】
前記測定するステップによる測定後の前記第１の半導体素子を第３の撮像部で撮影するステップをさらに備える、請求項１２に記載の半導体装置の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置の試験装置および半導体装置の試験方法に関する。
【背景技術】
【０００２】
特開２００３−１３０９２５号公報（特許文献１）には、半導体装置の試験装置として、半導体素子モジュールの内部の部分放電の発生を判別する方法が開示される。特許文献１では、部分放電に伴う微弱な放電パルス電流を電気的に測定すると同時に、半導体素子モジュール表面に取り付けたアコースティックエミッションセンサを用いて半導体素子モジュール内部で発生する部分放電に伴う音を測定する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−１３０９２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記特許文献１に開示される技術によれば、部分放電に伴って発生する音を捉えることにより、部分放電の測定結果が部分放電によるものなのか、電気的なノイズによるものなのかを判別することができる。
【０００５】
しかしながら、特許文献１の技術では、部分放電を検出する精度を高めることができるが、半導体素子モジュールにおいて部分放電がどの方向に進展したのかを知ることができない。
【０００６】
複数の半導体素子が形成された半導体ウェハの状態で、半導体素子のスクリーニング試験を行なう場合、試験対象の半導体素子で部分放電が発生すると、当該半導体素子と隣接する他の半導体素子との間に形成されたダイシングラインに向けて放電が進展することがある。その結果、試験対象の半導体素子が損傷するだけでなく、他の半導体素子も損傷を受ける可能性がある。損傷を受けた可能性がある半導体素子を誤って出荷させないためにも、部分放電が進展した方向を検出することが必要となる。
【０００７】
本開示は、上記のような問題点を解決するためになされたものであって、本開示の目的は、半導体ウェハ上に形成された複数の半導体素子のスクリーニング試験において、試験対象の半導体素子にて発生した放電が進展する方向の検出を可能にすることである。
【課題を解決するための手段】
【０００８】
本開示のある局面によれば、半導体装置は、複数の半導体素子が形成された半導体ウェハを有する。半導体装置の試験装置は、複数の半導体素子のうちの試験対象の第１の半導体素子に電気信号を印加し、第１の半導体素子の電気的特性を測定するように構成された測定装置と、測定装置による測定中の第１の半導体素子を撮影可能に構成された少なくとも１つの第１の撮像部と、測定装置および少なくとも１つの第１の撮像部と通信接続される情報処理装置とを備える。情報処理装置は、測定装置から送られる第１の半導体素子の電気的特性の測定データに基づいて、第１の半導体素子の放電を検出する。情報処理装置はさらに、放電が検出された第１の半導体素子の少なくとも１つの第１の撮像部による撮影画像に基づいて、第１の半導体素子において放電が進展する放電方向を検出する。
【０００９】
本開示の別の局面によれば、半導体装置は、複数の半導体素子が形成された半導体ウェハを有する。半導体装置の試験方法は、複数の半導体素子のうちの試験対象の第１の半導体素子に電気信号を印加し、第１の半導体素子の電気的特性を測定するステップと、測定するステップによる測定中の第１の半導体素子を少なくとも１つの第１の撮像部で撮影するステップと、第１の半導体素子の電気的特性の測定データに基づいて、第１の半導体素子の放電を検出するステップと、放電が検出された第１の半導体素子の少なくとも１つの第１の撮像部による撮影画像に基づいて、第１の半導体素子において放電が進展する放電方向を検出するステップとを備える。
【発明の効果】
【００１０】
本開示によれば、半導体ウェハ上に形成された複数の半導体素子のスクリーニング試験において、試験対象の半導体素子にて発生した放電が進展する方向を検出することができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１に係る半導体装置の試験装置のハードウェア構成を概略的に示す図である。
【図２】図１に示した情報処理装置の機能的構成を概略的に示す図である。
【図３】半導体ウェハを上方から見た場合の平面図である。
【図４】図３のＩＶ−ＩＶ線における断面図である。
【図５】半導体チップで発生する放電の態様を模式的に示す図である。
【図６】放電検出部の動作を示すフローチャートである。
【図７】放電が発生せず、所望の測定が行なわれた場合における信号値の推移を示す図である。
【図８】放電が発生した場合における信号値の推移を示す図である。
【図９】撮像部の構成例を概略的に示す図である。
【図１０】撮像部における撮影動作を説明するための図である。
【図１１】第１の画素群および第２の画素群における撮影動作を説明するための図である。
【図１２】比較例に係る撮像部の撮影動作を説明するための図である。
【図１３】本実施の形態に係る撮像部の撮影動作を説明するための図である。
【図１４】実施の形態１に係る試験装置の動作を説明するためのフローチャートである。
【図１５】図１４のステップＳ０７の動作を説明するための図である。
【図１６】図１４のステップＳ０７の動作を説明するための図である。
【図１７】実施の形態２に係る試験装置のハードウェア構成を概略的に示す図である。
【図１８】撮像部の撮影領域を模式的に示す図である。
【図１９】実施の形態３に係る試験装置のハードウェア構成を概略的に示す図である。
【図２０】撮像部の撮影領域を模式的に示す図である。
【図２１】実施の形態３に係る試験装置の動作を説明するための図である。
【図２２】実施の形態３に係る試験装置の動作を説明するためのフローチャートである。
【図２３】実施の形態４に係る試験装置の動作を説明するためのフローチャートである。
【図２４】実施の形態５に係る試験装置のハードウェア構成を概略的に示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、以下では図中の同一または相当部分に同一符号を付してその説明は原則的に繰返さないものとする。
【００１３】
実施の形態１．
（半導体装置の試験装置の構成）
図１は、実施の形態１に係る半導体装置の試験装置１００のハードウェア構成を概略的に示す図である。実施の形態１に係る半導体装置の試験装置１００（以下、単に「試験装置１００」とも称する）は、半導体ウェハ５上に形成された電力用半導体素子の電気的特性を試験するための装置であり、主に、電力用半導体素子を製造する過程において用いられる。
【００１４】
電力用半導体素子のうち数百ボルト以上の高耐電圧で用いられる半導体素子は、非導通状態（オフ状態）において２つの主電極間に予め定められた耐電圧特性を有している必要がある。そのため、例えば６００Ｖ耐圧または１２００Ｖ耐圧などの耐電圧特性に対応して設定された保証電圧では放電破壊しないように、半導体素子の設計および製造が行なわれる。実際の製品では、半導体素子を絶縁性の樹脂で封入することで、大気中での耐電圧特性を向上させているが、製造過程では半導体ウェハの状態で大気中での取り扱うこととなる。本実施の形態に係る半導体装置の試験装置は、以下に説明するように、半導体ウェハ状態での半導体素子の耐電圧特性のスクリーニング試験を行なう場合に好適に用いることができる。
【００１５】
図１を参照して、試験装置１００は、主たる構成要素として、測定装置１と、情報処理装置２と、撮像部３Ａとを備える。測定装置１は、ステージ１０と、プローブカード１４とを有する。
【００１６】
ステージ１０は導電性を有する材料で形成されたチャックステージである。ステージ１０は、試験対象となる半導体ウェハ５をステージ１０の上面に載置した状態で、真空チャックを利用して半導体ウェハ５をステージ１０に吸着させるように構成される。ステージ１０の側壁には接続部１２が固定されている。接続部１２は、信号線１３により測定部２４と電気的に接続されている。
【００１７】
半導体ウェハ５には複数の電力用半導体素子が形成されている。電力用半導体素子は、上面電極および下面電極を有する縦型の半導体素子である。電力用半導体素子の下面電極は、ステージ１０に電気的に接続される。電力用半導体素子は、例えばＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）である。なお、電力用半導体素子は、縦型の半導体素子に限らず、素子の特定面で電流を入出力する横型の半導体素子でもよい。以下の説明では、電力用半導体素子を「半導体素子」または「半導体チップ」とも称する。
【００１８】
半導体ウェハ５の上部には、プローブカード１４が配置される。プローブカード１４は、半導体ウェハ５と電気的かつ機械的に接続するためのプローブ１６を有する。プローブ１６としては、スプリング式プローブ、積層プローブ、ワイヤ式プローブまたはカンチ式プローブなどを用いることができる。プローブ１６は、例えば銅、タングステンまたはレニウムタングステンなどの金属で形成される。プローブ１６の先端部分を例えば金、パラジウム、タンタルまたはプラチナなどでコーティングすることで、プローブ１６の耐久性を高めることができる。
【００１９】
プローブカード１４は、図示しないアームによって支持されている。プローブカード１４はアームによって任意の方向へ移動可能に構成される。または、プローブカード１４を移動するのではなく、プローブカード１４は固定してステージ１０を移動させてもよい。
【００２０】
プローブカード１４は、信号線１５により測定部２４と電気的に接続されている。測定部２４は、信号線１５およびプローブカード１４を介してプローブ１６に電流および電圧を印加することができる。半導体チップの電気的特性を測定するときには、ステージ１０と半導体チップの下面電極とを接触させた状態で、アームを駆動してプローブ１６を半導体チップの上面電極に接触させる。なお、プローブカード１４は固定し、ステージ１０をプローブカード１４に近接させてプローブ１６と上面電極とを接触させてもよい。
【００２１】
これにより、半導体チップの電気的特性を測定するための導通経路が形成される。導通経路は、半導体チップの上面電極を基点として、プローブ１６、信号線１５、測定部２４、信号線１３、接続部１２、ステージ１０および半導体チップの下面電極の順に形成される。なお、半導体ウェハ５に形成される半導体チップが横型の半導体素子である場合、半導体ウェハ５の裏面からの信号を取り出す必要がなくなる場合がある。
【００２２】
プローブ１６は、例えば５Ａ以上の大電流を印加することを想定して、個々の半導体チップに対して複数個設置することが望ましい。ただし、各プローブ１６の電流密度が一致するように、導通経路長をどのプローブ１６を介しても一致させることが好ましい。
【００２３】
情報処理装置２は、測定装置１と通信接続される。情報処理装置２は、ＣＰＵ（Central  Processing  Unit）２０と、記憶部２２と、測定部２４と、駆動部２６と、表示部２８と、入力部３０とを有する。
【００２４】
測定部２４は、上述したように、信号線１３を介してステージ１０の側面の接続部１２に電気的に接続されるとともに、信号線１５を介してプローブカード１４に電気的に接続される。測定部２４は、試験対象の半導体チップに電気信号（電流および電圧）を印加し、当該半導体チップの電気的特性を測定するように構成される。
【００２５】
駆動部２６は、ステージ１０を駆動して、半導体ウェハ５をプローブカード１４が設置された測定位置まで移動させる。駆動部２６は、ステージ１０に代えて、またはステージ１０とともにプローブカード１４を駆動して、半導体ウェハ５を測定位置まで移動させることも可能である。
【００２６】
表示部２８は、測定部２４で取得された測定データ、撮像部３Ａで得られた撮影画像、および電気的特性の試験結果などを表示するためのものであって、液晶パネルなどにより構成される。
【００２７】
入力部３０は、ユーザの入力操作を受け付ける。入力部３０は、ユーザの操作に応じて、操作内容を示す信号をＣＰＵ２０へ出力する。入力部３０は、表示部２８上に設けられたタッチパネルであってもよいし、専用の操作ボタン、マウスまたはキーボードなどの物理操作キーであってもよい。
【００２８】
記憶部２２は、ＲＡＭ（Random  Access  Memory）およびＲＯＭ（Read  Only  Memory）などのメモリを含む。記憶部２２には、測定装置１の制御および試験に関するプログラムのほか、試験に用いられる各種設定データを登録した試験データファイルが格納される。試験データファイルには、半導体ウェハ５に形成される複数の半導体チップを順番に測定位置に配置するために必要なステージ１０の移動量、および測定された半導体チップの電気的特性の良否を判定するための判定基準などが含まれる。
【００２９】
ＣＰＵ２０は、記憶部２２に予め格納されているプログラムを読み込んで、プログラムに含まれる命令を実行することにより、測定部２４、駆動部２６および撮像部３Ａの動作を制御する。ＣＰＵ２０は、測定部２４から送信される測定データおよび撮像部３Ａで得られた撮影画像を取得し、取得した画像データを表示部２８に表示させることができる。また、ＣＰＵ２０は、測定データに基づいて、半導体チップの電気的特性の良否を判定し、判定結果を表示部２８に表示させることができる。さらにＣＰＵ２０は、測定データおよび画像データを記憶部２２に保存することができる。
【００３０】
撮像部３Ａは、プローブカード１４の上方に設けられる。撮像部３Ａは、その光軸３０Ａがステージ１０の法線方向に一致するように配置される。撮像部３Ａは、プローブカード１４に形成された開口部を通してステージ１０上の半導体ウェハ５を撮影することができる。すなわち、撮像部３Ａは「第１の撮像部」の一実施例に対応する。
【００３１】
撮像部３Ａは、例えばカメラである。カメラは、主たる構成要素として、レンズおよび絞りなどの光学系と、ＣＣＤ（Charge  Coupled  Device）センサまたはＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）センサなどの撮像素子とを有する。なお、撮像部３Ａは、ステージ１０およびプローブカード１４とともに、図示しない遮光壁で覆われている。なお、撮像部３Ａとしては、測定装置１に装備されている、アライメントのためのパターン認識用カメラを用いてもよく、パターン認識用カメラとは別のカメラに設置してもよい。
【００３２】
図２は、図１に示した情報処理装置２の機能的構成を概略的に示す図である。図２を参照して、ＣＰＵ２０は、測定制御部２００と、放電検出部２０２と、放電方向検出部２０４とを有する。
【００３３】
測定制御部２００は、測定部２４に対して制御信号を送ることにより、測定部２４の動作を制御するように構成される。
【００３４】
放電検出部２０２は、測定部２４に接続されており、測定部２４から送られる測定データを受け取る。測定データには、試験対象の半導体チップに印加された電圧を示す信号が含まれる。放電検出部２０２は、測定データに基づいて、電気的特性の測定中に生じた放電を検出するように構成される。放電検出部２０２は、検出結果を示す信号を測定制御部２００および放電方向検出部２０４に送る。放電検出部２０２の動作の詳細については後述する。
【００３５】
放電方向検出部２０４は、試験対象の半導体チップの電気的特性の測定中に放電が発生した場合において、その放電がどの方向に向けて進展したのかを検出するように構成される。以下の説明では、試験対象の半導体チップから放電が進展する方向を単に「放電方向」とも称する。放電方向検出部２０４は、測定中の半導体チップ６を撮影した画像を示す画像データを撮像部３Ａから受け取ると、画像データに基づいて放電方向を検出する。放電方向検出部２０４の動作の詳細については後述する。
【００３６】
記憶部２２は、測定部２４から送られてくる測定データ２２０と、撮像部３Ａから送られてくる画像データ２２２と、放電検出部２０２および放電方向検出部２０４にて得られた試験結果２２４とを格納可能に構成される。
【００３７】
図３は、半導体ウェハ５を上方から見た場合の平面図である。図３の平面図は、円形状の半導体ウェハ５の一部分を示したものである。図４は、図３のＩＶ−ＩＶ線における断面図である。
【００３８】
図３を参照して、半導体ウェハ５には複数の半導体チップ６が形成されている。各半導体チップ６は、ｎ型半導体６６を基材としており、第１の面と、第１の面と反対側の第２の面とを有する。第１の面には、配線電極６０，６１が形成されている。配線電極６０の下部には、ＩＧＢＴの単位構造であるユニットセルが配置される。配線電極６０は、ユニットセルのソース電極（図示せず）が電気的に接続される。配線電極６１は、ユニットセルのゲート電極（図示せず）が電気的に接続されており、配線電極６１を介してゲート電極にゲート電圧が印加される。
【００３９】
配線電極６０，６１の外周には、ダイシングライン７から一定の距離を隔てて、絶縁膜６２が形成されている。絶縁膜６２は、耐圧を向上させるための膜であり、半導体チップ６の内部と外部との間の電界分布を均一化することで放電を回避する機能を有する。絶縁膜６２は、例えばポリイミドからなる膜である。
【００４０】
図４を参照して、半導体チップ６の第２の面には、配線電極６４が形成されている。配線電極６４はユニットセルのドレイン電極（図示せず）が電気的に接続されている。半導体チップ６には、ユニットセルを囲むように終端部６８が形成されている。終端部６８は、複数のｐ型不純物領域を有する。絶縁膜６２は終端部６８上に配置されている。
【００４１】
半導体チップ６の電気的特性を測定するときには、図４に示すように、半導体チップ６の配線電極６４がステージ１０に接触した状態で、プローブ１６を配線電極６０に接触させる。プローブ１６と電気的に接続される信号線１５と、ステージ１０と電気的に接続される信号線１３との間には、電源２４０が電気的に接続される。配線電極６０および配線電極６４の間に電源２４０の電圧を印加したときに、導通経路を流れる電流を電流センサ２４３で測定する。電源２４０および電流センサ２４３は測定部２４（図１および図２参照）に含まれる。
【００４２】
半導体チップ６においては、終端部６８上に形成された絶縁膜６２の一部分が欠損するなどの異常が生じることによって、絶縁膜６２の耐電圧特性が低下する場合がある。このような異常は、例えば、絶縁膜６２を形成するためのレジスト塗布工程において半導体ウェハ５の表面に異物が付着している場合に起こり得る。絶縁膜６２の耐電圧特性が低下すると、電源２４０から半導体チップ６に電圧を印加したときに、放電が発生することがある。放電は、図４中に矢印ＤＣで示すように、絶縁膜６２の一部分を経由して半導体チップ６の配線電極６０からダイシングライン７に向かって進展する。このような放電は、絶縁膜６２の表面に沿って進展する沿面放電に相当する。
【００４３】
放電が発生すると、半導体チップ６では瞬間的な発光が生じるとともに、発熱が生じる。この発熱によって半導体チップ６が損傷することがある。さらに、以下に説明するように、半導体チップ６とダイシングライン７を隔てて周辺に配置される他の半導体チップ６も損傷を受ける可能性がある。
【００４４】
図５は、半導体チップ６で発生する放電の態様を模式的に示す図である。図５では、半導体チップ６Ａを試験対象の半導体チップとする。図５に示すように、絶縁膜６２の異常部分によって放電が発生する態様は、大きく２パターンに分類することができる。
【００４５】
第１のパターンは、図５（Ａ）に示すように、配線電極６０から半導体チップ６Ａの１辺を跨ぐようにダイシングライン７に向かって放電ＤＣが発生する態様である。以下の説明では、第１のパターンにより放電ＤＣが進展する方向を「辺方向」とも称する。放電ＤＣが辺方向に発生すると、ダイシングライン７を挟んで半導体チップ６Ａに隣接する他の半導体チップ６Ｂも損傷を受ける可能性がある。
【００４６】
第２のパターンは、図５（Ｂ）に示すように、配線電極６０から半導体チップ６Ａの１つの角を跨ぐようにダイシングライン７に向かって放電ＤＣが発生する態様である。以下の説明では、第２のパターンにより放電ＤＣが進展する方向を「角方向」とも称する。放電ＤＣが角方向に発生すると、１つの角を囲むように配置された他の３つの半導体チップ６Ｂ，６Ｃ，６Ｄも損傷を受ける可能性がある。
【００４７】
次に、情報処理装置２の動作を説明する。最初に、放電検出部２０２の動作について説明する。
【００４８】
図６は、放電検出部２０２の動作を示すフローチャートである。図７は、放電が発生せず、所望の測定が行なわれた場合における信号値の推移を示す図である。なお、信号値Ｖｘは試験対象の半導体チップ６に印加する電圧である。放電が発生しない場合における放電検出部２０２の動作を図６および図７を参照して説明する。
【００４９】
まず、測定部２４が試験対象の半導体チップ６に印加する電圧を単調増加させて半導体チップ６の測定を開始すると、放電検出部２０２の動作が開始する（ステップＳ１００）。
【００５０】
ステップＳ１０１において、放電検出部２０２は、信号値Ｖｘと基準値Ｖ０との差分値ΔＶ０を算出する。基準値Ｖ０は、放電がないときの信号値の最大値以上に設定される。図７の例では、基準値Ｖ０と信号値の最大値とを等しくした。なお、基準値Ｖ０はユーザが適宜設定することができる。設定された基準値Ｖ０は記憶部２２（図１参照）に保存される。
【００５１】
ステップＳ１０２では、放電検出部２０２は、差分値ΔＶ０と第１比較値ΔＶ１とを比較する。第１比較値ΔＶ１は、基準値Ｖ０と第１閾値Ｖ１との差分に相当する。第１閾値Ｖ１は記憶部２２（図１参照）に保存される。図７の時刻ｔ１では、差分値ΔＶ０が第１比較値ΔＶ１よりも大きいため（Ｓ１０２でＮＯ）、処理はステップＳ１０２に戻る。
【００５２】
時間が経過して時刻ｔ２になると、差分値ΔＶ０は第１比較値ΔＶ１より小さくなるため（Ｓ１０２でＹＥＳ）、ステップＳ１０４へ処理が進む。ステップＳ１０４では、放電検出部２０２は、測定終了時刻ｔｅに到達したか否かを判定する。時刻ｔ２では測定終了時刻ｔｅに到達していないため（Ｓ１０４でＹＥＳ）、ステップＳ１０６に処理が進む。
【００５３】
ステップＳ１０６では、放電検出部２０２は、放電による信号値Ｖｘの急減が起こっていないかを判定する。具体的には、放電検出部２０２は、放電によって信号値Ｖｘが急減することにより、差分値ΔＶ０が大きくなり、第１比較値ΔＶ１を超えていないかを判定する。図７では放電が発生していないことを想定しているので、時刻ｔ２から測定終了時刻ｔｅまでの期間に、ΔＶ０＞ΔＶ１となることはない。したがって、処理はステップＳ１０８に進む。
【００５４】
ステップＳ１０８では、放電検出部２０２は、信号値Ｖｘの急増が起こっていないかを判定する。これは、測定部２４または半導体チップ６に故障が生じた場合を想定している。ステップＳ１０８では、放電検出部２０２は、信号値Ｖｘが基準値Ｖ０より大きく、かつ、差分値ΔＶ０が第２比較値ΔＶ２より大きいか否かを判定する。第２比較値ΔＶ２は、基準値Ｖ０と第２閾値Ｖ２との差分値である。第２閾値Ｖ２は記憶部２２（図１参照）に保存される。図７では放電等の異常が発生していないことを想定しているので（Ｓ１０８にてＮＯ）、処理はステップＳ１０４に進む。
【００５５】
測定終了時刻ｔｅまでステップＳ１０４，Ｓ１０６，Ｓ１０８の処理が繰り返し実行され、測定終了時刻ｔｅに到達すると（Ｓ１０４にてＹＥＳ）、放電検出部２０２は測定を終了する（Ｓ１１２）。測定終了後、信号値Ｖｘは急速に低下する。
【００５６】
図８は、放電が発生した場合における信号値の推移を示す図である。放電が発生する場合における放電検出部２０２の動作を図７および図８を参照して説明する。
【００５７】
図８には、放電により信号値Ｖｘが急減する場合における信号値Ｖｘの推移が示されている。具体的には、測定開始時から測定終了時刻ｔｅまで信号値Ｖｘを単調増加させて半導体チップ６に印加しようとしたが、途中の時刻ｔ３において放電が発生し、信号値Ｖｘが急減したことが示されている。なお、信号値Ｖｘは急減した後に急減前の値に戻ることもあるが、図８では信号値Ｖｘが急減後に急減前の値に戻らない場合を示している。図中の一点鎖線は、放電がない場合（図７）の信号値Ｖｘの推移を示している。
【００５８】
時刻ｔ３にて信号値Ｖｘが急減することにより、差分値ΔＶ０が急増する。ステップＳ１０６にてΔＶ０＞ΔＶ１と判定されると（Ｓ１０６にてＹＥＳ）、処理はステップＳ１１０へ進む。ステップＳ１１０では、放電検出部２０２は、放電が発生したことを示す信号を測定制御部２００へ出力する。測定制御部２００は、放電検出部２０２からの信号を受けると、半導体チップ６の測定を停止するように、測定部２４を制御する。測定制御部２００はさらに、表示部２８を用いて、放電の発生を知らせる警告を報知する。
【００５９】
放電検出部２０２は、試験対象の半導体ウェハ５の識別情報および放電が発生した半導体チップ６の識別情報を試験結果２２４として記憶部２２に格納する。記憶部２２は、例えば、試験対象の半導体ウェハ５の製造番号および放電が発生した半導体チップ６のアドレスを記憶する。
【００６０】
このように、試験対象の半導体チップ６に印加する電圧である信号値Ｖｘの推移をモニタすることによって、放電の発生を検出することができる。これによると、放電の発生した半導体チップ６は不良チップとして廃棄することができる。
【００６１】
しかしながら、上述した信号値Ｖｘの推移からは、図５に示したような半導体チップ６における放電方向については特定することができない。そのため、試験対象の半導体チップ６の周辺の他の半導体チップが損傷を受けている場合であっても、損傷を受けた半導体チップ６を特定することができない。特に、試験対象の半導体チップ６の測定よりも先に、損傷を受けた半導体チップ６の測定が終了して正常と判定されている場合には、損傷が看過されてしまうおそれがある。
【００６２】
この対策としては、放電が発生した半導体チップ６を取り囲むように配置される合計９個の半導体チップ６を全て不良チップと見做して廃棄することが考えられるが、製品歩留まりを低下させることになり、得策でない。
【００６３】
そこで、本実施の形態では、撮像部３Ａを用いて、試験対象の半導体チップ６を撮影することにより、放電時の瞬間的な発光を捕捉する構成とする。そして、放電が発生した場合には、放電方向検出部２０４において、撮像部３Ａの撮影画像に基づいて、放電方向を検出する構成とする。
【００６４】
上記構成によると、半導体チップ６における放電方向が特定されることで、損傷を受けた可能性がある周辺の半導体チップ６を特定することができる。特定された半導体チップ６については、再び電気的特性を測定する、またはチップ外観を検査する等によって、不良チップであるか否かを判定することができる。したがって、放電の発生による製品歩留まりへの影響を最小限に止めることができる。
【００６５】
次に、撮像部３Ａおよび放電方向検出部２０４の動作について説明する。
図９は、撮像部３Ａの構成例を概略的に示す図である。図９に示す構成例では、撮像部３Ａは、撮像素子としてＣＭＯＳセンサを有する。
【００６６】
図９を参照して、撮像部３Ａは、マトリクス状に配置された複数の画素Ｐと、垂直走査回路４０と、水平走査回路４２と、出力回路４３とを有する。複数の画素Ｐのうち、同一行の画素Ｐが垂直走査回路４０の行選択線Ｌ２に共通に接続され、同一列の画素Ｐが行読み出し線Ｌ１に共通に接続されている。
【００６７】
各画素Ｐは、フォトダイオードＰＤと、３個のＭＯＳトランジスタＴｒ１〜Ｔｒ３とを有する。ＭＯＳトランジスタＴｒ１は、リセット用のトランジスタ（以下、リセットトランジスタとも称する）である。ＭＯＳトランジスタＴｒ２は、駆動用のトランジスタ（以下、駆動トランジスタとも称する）である。ＭＯＳトランジスタＴｒ３は、選択用のトランジスタ（以下、選択トランジスタとも称する）である。
【００６８】
フォトダイオードＰＤは、アノードが接地され、カソードがリセットトランジスタＴｒ１のソースおよび駆動トランジスタＴｒ２のゲートに接続される。リセットトランジスタＴｒ１は、ゲートが図示しないリセット線に接続され、ドレインが電源に接続される。駆動トランジスタＴｒ２は、ドレインが電源に接続され、ソースが選択トランジスタＴｒ３のドレインに接続される。選択トランジスタＴｒ３は、ゲートが行選択線Ｌ２に接続され、ソースが行読み出し線Ｌ１に接続される。
【００６９】
出力回路４３は、各行読み出し線Ｌ１に設けられるＭＯＳトランジスタＴｒ４と、アンプ４４とを有する。ＭＯＳトランジスタＴｒ４は、読み出し用のトランジスタ（以下、読み出しトランジスタとも称する）である。読み出しトランジスタＴｒ４は、ゲートが水平走査回路４２に接続され、ドレインが行読み出し線Ｌ１に接続され、ソースが列読み出し線Ｌ３を介してアンプ４４に接続されている。出力回路４３は、アンプ４４が出力するアナログ信号をデジタル信号に変換するためのアナログ／デジタル変換器（図示せず）をさらに有する。
【００７０】
図１０は、撮像部３Ａにおける撮影動作を説明するための図である。図１０には、出力回路４３から出力される画素信号の波形が示される。
【００７１】
図１０を参照して、撮影動作は、リセット動作と、露光動作と、読み出し動作とから構成される。リセット動作では、画素ＰのリセットトランジスタＴｒ１を順次オンさせる。これにより、各画素ＰのフォトダイオードＰＤのカソード電位（ＰＤ電位）が電源の電位に設定される。露光動作では、フォトダイオードＰＤにて照射光から生成される電荷が蓄積される。露光動作は、電荷蓄積動作とも称される。露光量が多いほど、ＰＤ電位は低くなる。このＰＤ電位の大きさに応じて駆動トランジスタＴｒ２のドレイン−ソース間に流れる電流が増幅される。
【００７２】
読み出し動作では、読み出し行の画素の選択トランジスタＴｒ３をオンさせる。これにより、各画素ＰのＰＤ電位に対応した電位が行単位で行読み出し線Ｌ１に書き込まれる。さらに、読み出しトランジスタＴｒ４を順次オンさせることにより、各行読み出し線Ｌ１に書き込まれた電位が読み出され、列読み出し線Ｌ３を介してアンプ４４に出力される。アンプ４４は、列読み出し線Ｌ３から出力される電位（以下、画素信号とも称する）を増幅して出力する。
【００７３】
以上の構成において、読み出し行を順次選択しながら、行単位の書き込み、シリアルな読み出しを繰り返すことによって全ての画素信号が出力される。これにより、光パターンとして入力される画像の各画素信号が時系列に検出される。
【００７４】
ここで、フレームレート（１秒間に処理可能なフレーム数）が３０ｆｐｓである一般的なカメラでは、最初に１μｓｅｃ程度のリセット期間で画素Ｐがリセットされ、次の３０ｍｓｅｃ程度の露光期間において光照射量に応じてＰＤ電位が変化し、最後の１μｓｅｃ程度の読出期間においてＰＤ電位に対応した電位が読み出される。一方、半導体チップ６で放電による発光が発生する時間は、数十〜数百ｎｓｅｃ程度と非常に短い時間である。そのため、リセット期間または読出期間中に放電（発光）が発生した場合には、放電をカメラで捕捉することができないことが懸念される。
【００７５】
そこで、撮像部３Ａでは、撮像素子を構成する複数の画素Ｐを、互いに同数の画素からなる２つの画素群に分割し、２つの画素群の撮影周期（フレームが更新される周期）を１／２周期分ずらす構成とする。なお、本願明細書において、２つの画素群は厳密に画素数を同数とするまでの必要はない。
【００７６】
具体的には、複数の画素Ｐのうち奇数番目の列（以下、「奇数列」とも称する）に属する画素を「第１の画素群」とし、偶数番目の列（以下、「偶数列」とも称する）に属する画素を「第２の画素群」とする。図９では、第１の画素群に属する画素Ｐに斜線を付している。第１の画素群および第２の画素群は、１／２周期の時間差で交互に撮影動作を実行するように構成される。
【００７７】
図１１は、第１の画素群および第２の画素群における撮影動作を説明するための図である。図１１（Ａ）は第１の画素群（奇数列）の撮影動作を示し、図１１（Ｂ）は第２の画素群（偶数列）の撮影動作を示している。
【００７８】
図１１に示すように、第１の画素群の撮影周期と第２の画素群の撮影周期とは１／２周期分ずれている。そのため、第１の画素群がリセット期間または読出期間中であるとき、第２の画素群は露光期間となっている。これによると、複数の画素Ｐ全体では、露光期間が途切れることがないため、撮像部３Ａは放電（発光）を確実に捕捉することが可能となる。
【００７９】
なお、図１０および図１１では、１撮影周期において露光期間を最大限に確保した例を示している。放電を確実に捕捉するためには、図１０および図１１に示すように、露光期間を最大限に取ることが好ましい。
【００８０】
以下、図１１に示した撮影動作の作用効果について、図１２および図１３を用いて説明する。
【００８１】
図１２は、比較例に係る撮像部の撮影動作を説明するための図である。比較例に係る撮像部では、撮像素子を構成する複数の画素の露光期間を揃えている。
【００８２】
図１２（Ａ）は、放電が発生していない場合における撮像素子の露光量の推移を示している。図１２（Ａ）では、露光期間中、露光量は徐々に増加する。ただし、撮像部３Ａおよびステージ１０はともに遮光壁で覆われているため、露光量の増加率が小さい。読出期間およびリセット期間中、露光量は減少する。
【００８３】
図１２（Ｂ）および（Ｃ）は、放電が発生した場合における撮像素子の露光量の推移を示す。図１２（Ｂ）は、露光期間中に放電が発生した場合の露光量の推移を示す。この場合、放電時の発光を受けて露光量が急峻に増加する。
【００８４】
これに対して、図１２（Ｃ）は読出期間またはリセット期間中に放電が発生した場合における撮像素子の露光量の推移を示す。読出期間およびリセット期間中、撮像素子は放電による発光を捉えることができない。そのため、露光量の推移は、図１２（Ａ）における露光量の推移と同じものとなっている。
【００８５】
図１３は、本実施の形態に係る撮像部３Ａの撮影動作を説明するための図である。図１１で示したように、第１の画素群（奇数列）と第２の画素群（偶数列）とで撮影周期を１／２周期分ずらしている。図１３（Ａ）は奇数列における露光量の推移を示し、図１３（Ｂ）は偶数列における露光量の推移を示す。
【００８６】
図１３（Ａ）に示すように、奇数列の露光期間中に放電が発生した場合、奇数列の露光量が急峻に増加する。なお、偶数列は読出期間またはリセット期間中であるため、露光量は０付近のままである。
【００８７】
一方、図１３（Ｂ）に示すように、偶数列の露光期間中に放電が発生した場合、偶数列の露光量が急峻に増加する。奇数列は読出期間またはリセット期間中であるため、露光量は０付近のままである。
【００８８】
本実施の形態では、奇数列の露光期間と偶数列の露光期間とは一部が重なり合っている。その結果、撮像素子全体としては、露光期間は途切れることなく、連続することになる。これにより、撮像部３Ａは、放電の発生を確実に捕捉することができる。
【００８９】
なお、撮像部３Ａの撮像素子としては、ＣＭＯＳセンサを用いることがより好ましい。ＣＣＤセンサでは、同一列の情報を逐次隣接する画素に送り、最外列に配置された読み出し部で情報を読み出すため、放電時に各画素が大きな光量を受けると、飽和した状態で逐次隣接する画素に情報を送ることになる。その結果、読み出し線の光量が丸ごと飽和してしまう、いわゆるスミア現象が起こる可能性がある。ＣＭＯＳセンサでは、各画素にアンプが配置されるため、スミア現象の発生を防止することができる。
【００９０】
また、撮像部３Ａによる撮影動作は、ビデオカメラモードよりもカメラモードで行なうことが好ましい。ビデオカメラモードは露光量に応じて露光時間を調整するモードであり、カメラモードはこのような露光量による露光時間の調整がないモードである。ビデオカメラモードでは、露光量が大きくなると露光時間が短くなるため、半導体チップ６を撮影できない時間が発生することが懸念される。カメラモードを用いることで、このような不具合を回避することができる。
【００９１】
また、撮像部３Ａの光学系のレンズ部分に、撮像素子に入射する光量を減少するように構成されたフィルタを取り付けてもよい。上述したように、放電（発光）を確実に捕捉するためには、撮影周期における露光期間を最大限に取ることが好ましい。その一方で、撮像素子の感度と光量との関係によっては、感度に対して光量が大きすぎると、電圧変化が設定範囲を超えてしまい、当該設定範囲の最低電圧で飽和してしまう、いわゆる白飛びが発生する場合がある。白飛びが発生すると、それ以上発光が起きても捕捉することができないため、露光期間よりも短い期間で読み出し動作が行なわれ、リセット動作まで撮像素子がアイドル状態になることが懸念される。
【００９２】
このような事態を避けるためには、より感度の低い撮像素子を用いることも可能であるが、コストが嵩むことが懸念される。本実施の形態では、フィルタを用いて入射光量を減少させる。これによると、民生用などで利用される低廉な撮像素子を用いて撮像部３Ａを構成することができるため、試験装置１００を低コストで構築することができる。
【００９３】
図１４は、放電方向検出部２０４の動作を説明するためのフローチャートである。
図１４を参照して、ステップＳ０１では、図示しないウェハ搬送装置を用いて、試験対象の半導体ウェハ５が測定装置１のステージ１０に固定される。ウェハ搬送装置は、アライメントのためのパターン認識マークを用いて、ステージ１０上の特定の位置に半導体ウェハ５を載置する。ステージ１０は、半導体ウェハ５を吸着することにより、半導体ウェハ５を固定する。
【００９４】
ステップＳ０２では、駆動部２６は、ステージ１０を駆動することにより、半導体ウェハ５をプローブカード１４が設置された測定位置まで移動させる。測定位置は、半導体ウェハ５に形成される複数の半導体チップ６のうち、試験順が第１番目に設定された半導体チップ６である。この半導体チップ６の配線電極６０にプローブ１６が接触可能となる位置に、プローブカード１４に対するステージ１０の相対的な対置が決定される。
【００９５】
ステップＳ０３では、試験対象の半導体チップ６の電気的特性が測定される。測定部２４は、プローブカード１４を半導体ウェハ５に向かって下降させてプローブ１６を半導体チップ６の配線電極６０に接触させた後、配線電極６０に電圧を印加する。ステップＳ０３では、図６に示したフローチャートが実行される。測定制御部２００は、測定部２４を制御することにより、試験対象の半導体チップ６に印加する電圧を単調増加させて半導体チップ６の測定を開始する。放電検出部２０２は、半導体チップ６に印加される電圧（信号値Ｖｘ）の推移に基づいて放電の発生を検出する。
【００９６】
ステップＳ０４では、電気的特性の測定中、撮像部３Ａは、試験対象の半導体チップ６を撮影する。図１１で説明したように、撮像部３Ａは、撮像素子において、第１の画素群（奇数列）の撮影周期と、第２の画素群（偶数列）の撮影周期とを１／２周期分ずらすことにより、撮像素子全体の露光期間を連続させる。撮像部３Ａの撮影画像は画像データ２２２として、試験対象の半導体ウェハ５および半導体チップ６の識別情報と紐付けられて記憶部２２に保存される。
【００９７】
ステップＳ０５では、測定制御部２００は、放電検出部２０２により放電が検出された否かを判定する。放電が検出されていない場合（Ｓ０５にてＮＯ）、測定制御部２００は、ステップＳ１１に進み、試験対象の半導体チップ６が、試験順が最後の半導体チップ６（以下、最終チップとも称する）であるか否かを判定する。試験対象の半導体チップ６が最終チップである場合（Ｓ１１にてＹＥＳ）、測定制御部２００は半導体ウェハ５の試験を終了する（Ｓ１２）。ステップＳ１３では、駆動部２６は、ステージ１０を移動することにより、半導体ウェハ５を搬出する。
【００９８】
一方、試験対象の半導体チップ６が最終チップでない場合（Ｓ１１にてＮＯ）、駆動部２６は、ステージ１０を試験対象の半導体チップ６から、試験順が次の半導体チップ６に移動する。複数の半導体チップ６が隣接して配置されている場合、駆動部２６は、１半導体チップ分に相当する距離（１ピッチ分）だけステージ１０を移動する。これにより、ステップＳ０３により、次の半導体チップ６の電気的特性が測定される。
【００９９】
これに対して、ステップＳ０５で試験対象の半導体チップ６の放電が検出された場合（Ｓ０５にてＹＥＳ）、測定制御部２００は試験を中断する（Ｓ０６）。放電検出部２０２は、試験対象の半導体ウェハ５の識別情報（例えば、製造番号）および試験対象の半導体チップ６の識別情報（例えば、アドレス）を試験結果２２４として記憶部２２に保存する。
【０１００】
ステップＳ０７では、放電方向検出部２０４は、記憶部２２に保存された画像データ２２２に基づいて、放電方向を検出する。図１５および図１６は、図１４のステップＳ０７の動作を説明するための図である。
【０１０１】
図１５（Ａ）は、半導体ウェハ５の平面図であって、試験対象の半導体チップ６Ａおよびその周辺の他の半導体チップ６を模式的に示している。図１５（Ａ）に示すように、周辺の半導体チップ６の少なくとも一部分が撮影領域に入るように、撮像部３Ａを設置することが好ましい。あるいは、半導体ウェハ５上の複数の半導体チップ６の全部が撮影領域に入るように、撮像部３Ａを設置してもよい。
【０１０２】
図１５（Ｂ）は、撮像部３Ａによる撮影画像の模式図である。撮像部３Ａは、ステージ１０とともに遮光壁で覆われている。そのため、放電が検出されたとき、撮影画像には、放電による発光のみが捉えられる。
【０１０３】
放電方向検出部２０４は、撮影領域における発光位置に基づいて、放電方向を検出する。具体的には、放電方向検出部２０４は、撮影画像を２値化処理することによって、輝度が高い領域を抽出する。抽出された領域は、発光位置に相当する。放電方向検出部２０４は、試験対象の半導体チップ６Ａの位置を特定するための特徴点を有している。図１５の例では、半導体チップ６Ａを囲む４本のダイシングライン７が交差する箇所Ｐ１〜Ｐ４を特徴点とする。特徴点Ｐ１は半導体チップ６Ａの左上に位置し、特徴点Ｐ２は半導体チップ６Ａの左下に位置し、特徴点Ｐ３は半導体チップ６Ａの右上に位置し、特徴点Ｐ４は半導体チップ６Ａの右下に位置する。特徴点Ｐ１〜Ｐ４は、ステージ１０、プローブカード１４および半導体ウェハ５の間の相対的な位置関係に基づいて設定することができる。
【０１０４】
放電方向検出部２０４は、特徴点Ｐ１〜Ｐ４と発光位置との位置関係を算出し、算出した位置関係に基づいて、放電方向を検出する。図１５の例では、発光位置は、半導体チップ６Ａの左側に位置する２つの特徴点Ｐ１およびＰ２の間に存在する。この場合、放電方向検出部２０４は、半導体チップ６Ａの左辺を跨いでダイシングライン７に向かって放電が進展したものと判定する。よって、放電方向検出部２０４は、放電方向が辺方向であると判定する。
【０１０５】
図１４に戻って、ステップＳ０８で放電方向が辺方向であると検出された場合、ステップＳ０９にて、放電方向検出部２０４は、試験対象の半導体チップ６Ａの一辺に隣接する半導体チップ６の識別情報（例えば、アドレス）を記憶部２２に保存する。図１５の例では、試験対象の半導体チップ６Ａの左辺に隣接する半導体チップ６Ｂが損傷を受ける可能性がある。そこで、放電方向検出部２０４は、試験対象の半導体チップ６Ａの左辺に隣接する半導体チップ６Ｂのアドレスを記憶部２２に保存する。
【０１０６】
これに対して、ステップＳ０８で放電方向が角方向であると検出された場合、ステップＳ１０にて、放電方向検出部２０４は、試験対象の半導体チップ６Ａの１つの角部分を囲むように配置された３つの半導体チップ６の識別情報（例えば、アドレス）を記憶部２２に保存する。図１６（Ａ）は半導体ウェハ５の平面図であり、図１６（Ｂ）は撮影画像の模式図である。図１６の例では、発光位置は、半導体チップ６Ａの特徴点Ｐ２に近接して存在する。この場合、この場合、放電方向検出部２０４は、半導体チップ６Ａの左下の角を跨いでダイシングライン７に向かって放電が進展したものと判定する。よって、放電方向検出部２０４は、放電方向が角方向であると判定する。試験対象の半導体チップ６Ａの左下の角を囲む３つの半導体チップ６Ｂ，６Ｃ，６Ｄが損傷を受ける可能性がある。そこで、放電方向検出部２０４は、これら３つの半導体チップ６Ｂ，６Ｃ，６Ｄのアドレスを記憶部２２に保存する。
【０１０７】
図１４に戻って、ステップＳ０９またはＳ０９にて損傷を受けた可能性がある半導体チップ６のアドレスを保存すると、測定制御部２００は、ステップＳ１１に進み、試験対象の半導体チップ６が最終チップであるか否かを判定する。試験対象の半導体チップ６が最終チップである場合（Ｓ１１にてＹＥＳ）、測定制御部２００は半導体ウェハ５の試験を終了し（Ｓ１２）、半導体ウェハ５を搬出する（Ｓ１３）。
【０１０８】
一方、試験対象の半導体チップ６が最終チップでない場合（Ｓ１１にてＮＯ）、駆動部２６は、１ピッチ分だけステージ１０を移動する（Ｓ１４）。ステップＳ０３では、試験順が次の半導体チップ６の電気的特性が測定される。
【０１０９】
図１４のフローチャートによれば、１つの半導体チップ６の電気的特性の測定中に放電が検出されたときには、試験対象の半導体チップ６のアドレスと、この半導体チップ６の周辺の損傷を受けた可能性がある半導体チップ６のアドレスとが、試験結果２２４として記憶部２２に保存されることになる。これによると、損傷を受けた可能性がある半導体チップ６が、試験対象の半導体チップ６よりも試験順が後である場合には、この半導体チップ６の試験をスキップすることがでいる。
【０１１０】
また、試験を中断した状態で、プローブ１６の損傷がないかを調べる処理およびプローブ１６の先端部分を研磨する処理を行なってもよい。例えば、共通の電極に２本のプローブ１６を接触させて、２本のプローブ１６間の電気抵抗値を測定することで、これらプローブ１６が損傷しているか否かを調べることができる。
【０１１１】
また、試験終了後において、記憶部２２に保存された試験結果２２４を参照して、放電が発生した半導体チップ６は不良チップとして廃棄することができる。一方、損傷を受けた可能性がある半導体チップ６については、再び電気的特性を測定する、あるいは、チップ外観を検査する等によって、不良チップであるか否かを判定することができる。したがって、放電発生による製品歩留まりへの影響を最小限に止めることができる。
【０１１２】
なお、図１５および図１６では、半導体チップ６の一箇所で放電が発生した場合における放電方向を検出する方法を例示したが、半導体チップ６の複数箇所で放電が発生した場合においても、撮像部３Ａの撮影画像に基づいて、各放電について、放電方向を検出するとともに、損傷の可能性がある周辺の半導体チップ６を特定することができる。
【０１１３】
以上説明したように、実施の形態１に係る半導体装置の試験装置によれば、試験対象の半導体チップの電気的特性を測定するとともに、測定中の半導体チップを第１の撮像部で撮影することにより、放電発生時の瞬間的な発光を捕捉することができる。これによると、第１の撮像部の撮影画像に基づいて放電方向を検出することができるため、放電が発生した半導体チップだけでなく、放電による損傷を受けた可能性がある半導体チップを特定することができる。
【０１１４】
実施の形態２．
図１７は、実施の形態２に係る試験装置１００のハードウェア構成を概略的に示す図である。実施の形態２に係る試験装置１００は、図１に示した実施の形態１に係る試験装置１００に対して撮像部３Ｂを追加したものである。
【０１１５】
図１７を参照して、撮像部３Ｂは、プローブカード１４の上方に、撮像部３Ａから離間して設けられる。撮像部３Ｂは、その光軸３０Ｂがステージ１０の法線方向に一致するように配置される。撮像部３Ｂは、撮像部３Ａと同様の構成を有しており、プローブカード１４に形成された開口部を通してステージ１０上の半導体ウェハ５を撮影することができる。撮像部３Ｂは、撮像部３Ａ、ステージ１０およびプローブカード１４とともに、図示しない遮光壁で覆われている。
【０１１６】
図１８は、撮像部３Ａおよび３Ｂの撮影領域を模式的に示す図である。
図１８を参照して、撮像部３Ａおよび撮像部３Ｂは、各々の撮影領域の一部分が互いに重なり合うように配置される。各撮影領域は、試験対象の半導体チップ６と、周辺の半導体チップ６の少なくとも一部分とを含む。すなわち、撮像部３Ａおよび撮像部３Ｂは「第１の撮像部」の一実施例に対応する。
【０１１７】
実施の形態２に係る試験装置１００では、２台の撮像部３Ａおよび撮像部３Ｂを用いて、試験対象の半導体チップ６を撮影することにより、放電時の瞬間的な発光を捕捉する構成とする。
【０１１８】
実施の形態１で説明したように１台の撮像部３Ａで半導体チップ６を撮影する構成では、撮像部３Ａから見て放電がプローブ１６の直下で起きた場合、発光位置がプローブ１６の影に隠れてしまうことで、発光を捉えることができない可能性が懸念される。そこで、図１８に示すように、複数の撮像部３Ａおよび３Ｂを、各々の撮像領域の一部分が重なり合うように配置することで、発光位置によらず発光を確実に捉えることを可能とする。
【０１１９】
なお、撮像部３Ｂにおける撮影動作は、撮像部３Ａにおける撮影動作と同じとする。すなわち、図１１に示したように、撮像部３Ｂの撮像素子を構成する複数の画素を、互いに同数の画素からなる２つの画素群に分割し、２つの画素群の撮影周期を１／２周期分ずらす構成とする。これにより、撮像部３Ｂにおいても、撮像素子全体の露光期間を連続させることができる。
【０１２０】
放電検出部２０２により放電が検出された場合、放電方向検出部２０４は、撮像部３Ａおよび撮像部３Ｂの撮影画像に基づいて、放電方向を検出する。具体的には、放電方向検出部２０４は、２枚の撮影画像の各々について、２値化処理を行なうことにより輝度が高い領域を抽出する。少なくとも１枚の撮影画像において輝度が高い領域が存在していれば、放電方向検出部２０４は、その撮影画像を用いて放電方向を検出することができる。
【０１２１】
以上説明したように、実施の形態２に係る半導体装置の試験装置によれば、測定中の半導体チップを複数の第１の撮像部で撮影することにより、放電が発生したときの瞬間的な発光を確実に捕捉することができる。これにより、複数の第１の撮像部の撮影画像に基づいて放電方向を検出することができるため、放電による損傷を受けた可能性がある半導体チップを高い精度で特定することができる。
【０１２２】
実施の形態３．
図１９は、実施の形態３に係る試験装置１００のハードウェア構成を概略的に示す図である。実施の形態３に係る試験装置１００は、図１に示した実施の形態１に係る試験装置１００に対して撮像部３Ｃおよび照明部４を追加したものである。
【０１２３】
図１９を参照して、撮像部３Ｃは、撮像部３Ａから複数チップ分の間隔だけ離間して設けられる。撮像部３Ｃは、その光軸３０Ｃがステージ１０の法線方向に一致するように配置される。撮像部３Ｃは、撮像部３Ａと同様の構成を有する。
【０１２４】
照明部４は、半導体ウェハ５の上方に配置され、半導体ウェハ５に向けて照明光を出力可能に構成される。情報処理装置２の駆動部２６は、照明部４における照明光の出力および停止を制御する。撮像部３Ｃおよび照明部４は、撮像部３Ａ、ステージ１０およびプローブカード１４とともに、図示しない遮光壁で覆われている。
【０１２５】
図２０は、撮像部３Ａおよび３Ｃの撮影領域を模式的に示す図である。図２０を参照して、撮像部３Ｃの撮影領域は、試験対象の半導体チップ６Ａよりも試験順が遅い半導体チップ６Ｅを含む。半導体チップ６Ｅは、半導体チップ６Ａに対して、ステージ１０におけるピッチ送り方向の下流側に位置する。
【０１２６】
撮像部３Ｃは、試験前の半導体チップ６の静止画像を撮影するように構成される。すなわち、撮像部３Ｃは「第２の撮像部」の一実施例に対応する。撮像部３Ｃの撮影時、照明部４は照明光を半導体ウェハ５に向けて出力する。これにより、撮像部３Ｃの撮影画像には、半導体チップ６Ｅの第１の面の外観が含まれる。撮影後、駆動部２６は、照明部４における照明光の出力を停止させる。照明部４を停止させた状態で、放電検出部２０２は、試験対象の半導体チップ６Ａの試験を行なうとともに、撮像部３Ａにより試験中の半導体チップ６を撮影する。
【０１２７】
なお、図１９の例では、撮像部３Ｅと撮像部３Ａとは別体のカメラで構成しているが、撮像部３Ｅおよび３Ａを一体のカメラで構成してもよい。この場合、一体のカメラの撮影領域は、図２０に示される２つの撮影領域を包括するように設定される。
【０１２８】
撮像部３Ｃによる撮影動作と、撮像部３Ａによる撮影動作とは、試験対象の半導体チップ６の試験に並行して交互に実行される。具体的には、半導体チップ６Ａの試験が終了すると、駆動部２６がステージ１０を１ピッチ分移動させることにより、半導体チップ６Ａに代えて、半導体チップ６Ａに隣接する半導体チップ６が撮像部３Ａの撮影領域に入る。このとき、撮像部３Ｃの撮影領域には、半導体チップ６Ｅに代えて、半導体チップ６Ｅに隣接する半導体チップ６が入る。この状態で照明部４が照明光を出力すると、撮像部３Ｃにおいて半導体チップ６の静止画像が撮影される。撮像部３Ｃの撮影後、照明部４を停止させた状態で、電気的特性の測定が行なわれ、撮像部３Ａにより測定中の半導体チップ６が撮影される。
【０１２９】
実施の形態３に係る試験装置１００では、試験前の半導体チップ６を撮影することで、試験前の撮影画像と試験中の撮影画像とに基づいて、放電が発生した半導体チップ６における放電箇所を検出することを可能とする。
【０１３０】
図２１は、実施の形態３に係る試験装置１００の動作を説明するための図である。図２１（Ａ）は、撮像部３Ｃによる試験前の半導体チップ６の撮影画像を示す。図２１（Ｂ）は、撮像部３Ａによる試験中の半導体チップ６の撮影画像を示す。試験前の撮影画像には、半導体チップ６の第１の面が現れている。一方、試験中の撮影画像には、放電による発光が現れている。
【０１３１】
放電方向検出部２０４は、試験前の撮影画像（図２１（Ａ））と、試験中の撮影画像（図２１（Ｂ））とを合成し、合成画像を生成する。図２１（Ｃ）は合成画像を示す。合成画像は、半導体チップ６の第１の面の外観に、放電の画像を重ね合わせた画像となる。したがって、合成画像によれば、ユーザは、半導体チップ６のどの部分に放電が発生したのかを検出することができる。
【０１３２】
図２２は、実施の形態３に係る試験装置１００の動作を説明するためのフローチャートである。図２２に示すフローチャートは、図１４に示したフローチャートに対して、ステップＳ２０〜Ｓ２３の処理を追加したものである。
【０１３３】
図２２を参照して、ステップＳ０１では、図示しないウェハ搬送装置を用いて、試験対象の半導体ウェハ５が測定装置１のステージ１０に固定される。ウェハ搬送装置は、アライメントのためのパターン認識マークを用いて、ステージ１０上の特定の位置に半導体ウェハ５を載置する。ステージ１０は、半導体ウェハ５を吸着することにより、半導体ウェハ５を固定する。
【０１３４】
ステップＳ２０では、駆動部２６は、ステージ１０を駆動することにより、半導体ウェハ５をプローブカード１４が設置された測定位置まで移動させる。測定位置は、半導体ウェハ５に形成される複数の半導体チップ６のうち、試験順が第１番目に設定された半導体チップ６である。第１番目の半導体チップ６の配線電極６０，６１が撮像部３Ｃの撮影領域内に入る位置にステージ１０の位置が決定される。
【０１３５】
ステップＳ２１では、駆動部２６は、照明部４を動作させることにより、半導体ウェハ５に照射光を出力する。撮像部３Ｃは、試験前の第１番目の半導体チップ６の静止画像を撮影する。撮像部３Ｃによる撮影画像は、画像データ２２２として記憶部２２に格納される。撮像部３Ｃの撮影が終わると、駆動部２６は照明部４を停止させる。
【０１３６】
ステップＳ０２では、駆動部２６は、ステージ１０を駆動することにより、試験対象の半導体チップ６の配線電極６０にプローブ１６が接触可能となる位置に、半導体ウェハ５を移動させる。ステップＳ０３以降、試験対象の半導体チップ６の電気的特性が測定される。測定中、撮像部３Ａは、試験対象の半導体チップ６を撮影する（ステップＳ０４）。撮像部３Ａによる撮像画像は、画像データ２２２として記憶部２２に格納される。
【０１３７】
試験対象の半導体チップ６の放電が検出された場合（Ｓ０５にてＹＥＳ）、放電検出部２０２は、試験対象の半導体ウェハ５の識別情報（例えば、製造番号）および試験対象の半導体チップ６の識別情報（例えば、アドレス）を試験結果２２４として記憶部２２に保存する。
【０１３８】
ステップＳ０７では、放電方向検出部２０４は、記憶部２２に保存された画像データ２２２に基づいて、放電方向を検出する。放電方向検出部２０４は、放電方向に基づいて、損傷の可能性がある周辺の半導体チップ６を特定し、特定した半導体チップ６の識別情報（例えば、アドレス）を記憶部２２に保存する。
【０１３９】
ステップＳ２２では、放電方向検出部２０４は、記憶部２２から、試験対象の半導体チップ６の試験前の撮影画像と、試験中の半導体チップ６の撮影画像とを読み出す。放電方向検出部２０４は、試験前の撮影画像と試験中の撮影画像をと合成し、合成画像を生成する。ステップＳ２３では、放電方向検出部２０４は、生成した合成画像を表示部２８に表示するとともに、合成画像を画像データ２２２として記憶部２２に格納する。
【０１４０】
撮像部３Ｃによる試験前の半導体チップ６の撮影、半導体チップ６の電気的特性の試験、撮像部３Ａによる試験中の半導体チップ６の撮影、および合成画像の生成は、半導体ウェハ５上の最終チップの試験が終了するまで繰り返し実行される。ユーザは、記憶部２２に格納された合成画像を参照することにより、半導体チップ６のどの箇所に放電が発生したのかを確認することができる。
【０１４１】
また、損傷の可能性がある半導体チップ６については、撮像部３Ｃで試験前の撮影を行なう際に、情報処理装置２から作業者に対してチェックの指示を出すように構成することができる。
【０１４２】
以上説明したように、実施の形態３に係る半導体装置の試験装置によれば、試験前の半導体チップの静止画像を撮影するとともに、電気的特性の測定中の半導体チップを撮影することで、２つの撮影画像の合成画像に基づいて、放電が発生した半導体チップにおける放電箇所を検出することができる。
【０１４３】
実施の形態４．
上述した実施の形態３では、試験前の半導体チップ６の静止画像を撮影する構成について説明したが、実施の形態４では、さらに、試験後の半導体チップ６の静止画像を撮影する構成について説明する。
【０１４４】
本実施の形態では、試験後の半導体チップ６の静止画像は、試験中の半導体チップ６を撮影する撮像部３Ａを用いて撮影することができる。すなわち、撮像部３Ａは「第３の撮像部」の一実施例に対応する。
【０１４５】
図２３は、実施の形態４に係る試験装置１００の動作を説明するためのフローチャートである。図２３に示すフローチャートは、図２２に示したフローチャートに対して、ステップＳ２４の処理を追加したものである。
【０１４６】
図２３を参照して、試験対象の半導体チップ６の放電が検出された場合（Ｓ０５にてＹＥＳ）、測定制御部２００は試験を中断する（Ｓ０６）。試験の中断後、ステップＳ２４では、駆動部２６は、照明部４を動作させることにより、半導体ウェハ５に照射光を出力する。撮像部３Ａは、試験後の半導体チップ６の静止画像を撮影する。撮像部３Ａによる撮影画像は、画像データ２２２として記憶部２２に格納される。撮像部３Ａの撮影が終わると、駆動部２６は照明部４を停止させる。続いて、放電方向検出部２０４は、記憶部２２に保存された試験中の半導体チップ６の撮影画像に基づいて、放電方向を検出する（Ｓ０７）。
【０１４７】
放電によって半導体チップ６が発熱すると、発熱部分が損傷して黒く変色する場合がある。試験後の半導体チップ６の静止画像を撮影することで、撮影画像から半導体チップ６の損傷を受けた部分を特定することができる。例えば、試験前の半導体チップ６の静止画像と、試験後の半導体チップ６の静止画像との差分を算出することで、試験前の半導体チップ６には存在しない損傷部分を抽出することができる。
【０１４８】
また、試験中の撮影画像と試験後の撮影画像との差分を算出することで、損傷と思しき部分が放電により生じたものかどうかを判断することができる。
【０１４９】
以上説明したように、実施の形態４に係る半導体装置の試験装置によれば、試験前の半導体チップと、電気的特性の測定中の半導体チップと、試験後の半導体チップとを撮影することにより、３つの撮影画像に基づいて放電による損傷部分を確認することができる。
【０１５０】
実施の形態５．
図２４は、実施の形態５に係る試験装置のハードウェア構成を概略的に示す図である。実施の形態５に係る試験装置１００は、図１に示した実施の形態１に係る試験装置１００に対して撮像部３Ｄを追加したものである。
【０１５１】
撮像部３Ｄは、半導体ウェハ５の面内の温度分布を検知可能に構成される。撮像部３Ｄは、例えば赤外線カメラである。赤外線カメラの撮影画像によると、半導体ウェハ５上の複数の半導体チップ６の温度のばらつきを可視化することができる。
【０１５２】
通常、半導体ウェハ５のスクリーニング試験においては、ステージ１０を半導体ウェハ５の温度が均一となるように制御するが、半導体ウェハ５に温度分布が生じる場合がある。実施の形態５では、撮像部３Ｄの撮影画像から得られる半導体ウェハ５の温度分布と、撮像部３Ａの撮影画像から得られる放電箇所とを対比することができるため、ユーザは、放電箇所における温度の影響を考察することができる。
【０１５３】
本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
【０１５４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。この発明は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１５５】
１  測定部、２  情報処理装置、３Ａ〜３Ｄ  撮像部、４  照明部、５  半導体ウェハ、６，６Ａ〜６Ｅ  半導体チップ、７  ダイシングライン、１０  ステージ、１２  接続部、１３，１５  信号線、１４  プローブカード、１６  プローブ、２０  ＣＰＵ、２２  記憶部、２４  測定部、２６  駆動部、２８  表示部、３０  入力部、３０Ａ〜３０Ｃ  光軸、４０  垂直走査回路、４２  水平走査回路、４３  出力回路、４４  アンプ、６０，６１，６４  配線電極、６２  絶縁膜、６８  終端部、１００  試験装置、２００  測定制御部、２０２  放電検出部、２０４  放電方向検出部、２２０  測定データ、２２２  画像データ、２２４  試験結果、２４０  電源、２４３  電流センサ、Ｌ１  行読み出し線、Ｌ２  列選択線、Ｌ３  列読み出し線、Ｐ  画素、ＰＤ  フォトダイオード、Ｔｒ１〜Ｔｒ４  トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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