(57)【要約】【課題】半導体装置に内蔵されているＰＮダイオードの遮断電流の低下を防止できる半導体装置および半導体装置の製造方法を提供する。【解決手段】半導体装置は、第１導電型の半導体基板１のおもて面に設けられた第１導電型の第１半導体層２と、第２導電型の第２半導体層３と、第１導電型の第１半導体領域７と、ゲート絶縁膜９を介して設けられたゲート電極１０とを有する活性領域４０と、半導体基板１と、第１半導体層２と、第１半導体層２の、半導体基板１側に対して反対側の表面に設けられた第２導電型の第３半導体層３ｇと、ゲート電極パッド２２とを有するゲート電極パッド部２２ａとを備える。第３半導体層３ｇは平面形状を有し、第３半導体層３ｇの４隅には、低ライフタイム領域６０が設けられている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、
前記第１半導体層の、前記半導体基板側に対して反対側の表面に設けられた第２導電型の第２半導体層と、
前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、
前記第２半導体層に接触するゲート絶縁膜と、
前記ゲート絶縁膜の前記第２半導体層と接触する面と反対側の表面に設けられたゲート電極と、
前記第２半導体層および前記第１半導体領域の表面に設けられた第１電極と、
前記半導体基板の裏面に設けられた第２電極と、
を有するＭＯＳ構造により構成され、オン状態の時に主電流が流れる活性領域と、
ゲート電極パッド部と、
を備え、
前記ゲート電極パッド部は、
前記半導体基板と、
前記第１半導体層と、
前記第１半導体層の、前記半導体基板側に対して反対側の表面に設けられた第２導電型の第３半導体層と、
前記第３半導体層の、前記半導体基板側に対して反対側の表面に層間絶縁膜を介して選択的に設けられた、前記ゲート電極と電気的に接続するゲート電極パッドとを有し、
前記第３半導体層は略矩形の平面形状を有し、前記第３半導体層の４隅には、低ライフタイム領域が設けられていることを特徴とする半導体装置。
【請求項２】
前記低ライフタイム領域には、ヘリウムが注入されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記低ライフタイム領域は、前記第３半導体層と前記第１半導体層との深さ方向の界面に設けられていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ＭＯＳ構造により構成され、前記半導体基板および前記第１半導体層を前記活性領域と共通とし、当該領域の第２半導体層を、前記活性領域の前記第２半導体層と所定間隔離間して配置した電流検出領域と、
前記半導体基板および前記第１半導体層を前記活性領域と共通とし、当該領域の第２半導体層を、前記活性領域の前記第２半導体層と所定間隔離間して配置した温度検出領域と、
をさらに備え、前記電流検出領域および前記温度検出領域の前記第２半導体層は平面形状を有し、前記電流検出領域および前記温度検出領域の前記第２半導体層の４隅には、低ライフタイム領域が設けられていることを特徴とする請求項１〜３のいずれか一つに半導体装置。
【請求項５】
前記ＭＯＳ構造は、前記第１半導体領域および前記第２半導体層を貫通し、前記第１半導体層に達するトレンチをさらに有し、
前記ゲート電極は、前記トレンチの内部に前記ゲート絶縁膜を介して設けられることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
【請求項６】
オン状態の時に主電流が流れるＭＯＳ構造を有する活性領域とゲート電極パッド部を有する半導体装置の製造方法において、
第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程と、
前記第１半導体層の、前記半導体基板側に対して反対側の表面に第２導電型の第２半導体層を形成する第２工程と、
前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域を形成する第３工程と、
前記第１半導体層の、前記半導体基板側に対して反対側の表面に設けられた第２導電型の第３半導体層を形成する第４工程と、
前記第３半導体層の４隅に、低ライフタイム領域を形成する第５工程と、
前記第２半導体層に接触するゲート絶縁膜を形成する第６工程と、
前記ゲート絶縁膜の前記第２半導体層と接触する面と反対側の表面にゲート電極を形成する第７工程と、
前記第２半導体層および前記第１半導体領域の表面に第１電極を形成する第８工程と、
前記半導体基板の裏面に第２電極を形成する第９工程と
を含み、
前記第１工程では、前記ゲート電極パッド部の半導体基板および前記ゲート電極パッド部の第１半導体層を前記活性領域の半導体基板および前記活性領域の第１半導体層と共通に形成し、
前記第３工程では、前記第３半導体層を略矩形の平面形状に形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ)、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。
【０００３】
例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。
【０００４】
しかしながら、市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。
【０００５】
炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、他のシリコンよりバンドギャップが広いワイドバンドギャップ半導体である、例えば窒化ガリウム（ＧａＮ）にもあてはまる。このため、ワイドバンドギャップ半導体を用いることにより、半導体装置の高耐圧化を図ることができる。
【０００６】
このような炭化珪素を用いた高耐圧半導体装置では、オンオフ動作時に発生するスイッチング損失が少なくなった分、インバータで使われる際、キャリア周波数を従来のシリコンを用いた半導体装置よりも１桁高い周波数で適用される。半導体装置を高い周波数で適用するとチップへの発熱温度が高くなり、半導体装置への信頼性に影響する。特に、基板おもて面側のおもて面電極には、おもて面電極の電位を外部に取り出す配線材としてボンディングワイヤが接合されており、半導体装置を例えば、２００℃以上の高温度で使用すると、おもて面電極とボンディングワイヤとの密着が低下し信頼性に影響を及ぼす。
【０００７】
炭化珪素半導体装置は、２３０℃以上の高温度で使用することがあるため、ボンディングワイヤの代わりにピン状の外部端子電極をおもて面電極にはんだで接合する場合がある。これにより、おもて面電極と外部端子電極との密着性が低下することを防止できる。
【０００８】
図１５は、従来の炭化珪素半導体装置の構造を示す上面図である。図１５に示すように、半導体チップ１５０は、主電流が流れる活性領域１４０の外周部に、活性領域１４０の周囲を囲んで耐圧を保持するエッジ終端領域１４１が設けられている。活性領域１４０には、ゲートポリシリコン電極１３３を介してゲート電極と電気的に接続するゲート電極パッド１２２と、ソース電極と電気的に接続するソース電極パッド１１５とが設けられている。
【０００９】
ソース電極パッド１１５には、第１保護膜１２１が設けられ、第１保護膜１２１内のめっき膜１１６上で、はんだ（不図示）を介して外部端子電極（不図示）が設けられる。同様に、ゲート電極パッド１２２にも、第１保護膜（不図示）およびめっき膜（不図示）が設けられめっき膜上で、はんだ（不図示）を介して外部端子電極（不図示）が設けられる。
【００１０】
図１６は、従来の炭化珪素半導体装置の図１５のＡ−Ａ’部分の構造を示す断面図である。図１６に示すように、従来の炭化珪素半導体装置としてトレンチ型ＭＯＳＦＥＴ１５０を示す。トレンチ型ＭＯＳＦＥＴ１５０では、ｎ+型炭化珪素基板１０１のおもて面にｎ型炭化珪素エピタキシャル層１０２が堆積される。ｎ型炭化珪素エピタキシャル層１０２のｎ+型炭化珪素基板１０１側に対して反対側の表面側は、ｎ型高濃度領域１０６が設けられている。また、ｎ型高濃度領域１０６には、トレンチ１１８の底面全体を覆うように第２ｐ+型ベース領域１０５が選択的に設けられている。ｎ型高濃度領域１０６のｎ+型炭化珪素基板１０１側に対して反対側の表面層には、第１ｐ+型ベース領域１０４が選択的に設けられている。
【００１１】
また、従来のトレンチ型ＭＯＳＦＥＴ１５０には、さらにｐ型ベース層１０３、ｎ+型ソース領域１０７、ｐ++型コンタクト領域１０８、ゲート絶縁膜１０９、ゲート電極１１０、層間絶縁膜１１１、ソース電極１１３、裏面電極１１４、ソース電極パッド１１５およびドレイン電極パッド（不図示）が設けられている。
【００１２】
ソース電極パッド１１５は、例えば、第１ＴｉＮ膜１２５、第１Ｔｉ膜１２６、第２ＴｉＮ膜１２７、第２Ｔｉ膜１２８およびＡｌ合金膜１２９を積層してなる。また、ソース電極パッド１１５上部には、めっき膜１１６、はんだ１１７、外部端子電極１１９、第１保護膜１２１および第２保護膜１２３が設けられる。
【００１３】
また、ゲート電極パッド部には、層間絶縁膜１１１によりｐ++型コンタクト領域１０８と絶縁され、ゲート電極１１０と電気的に接続されたゲート電極パッド１２２が設けられている。
【００１４】
ゲート電極パッド部において、ゲート電極パッドと深さ方向に対向する炭化珪素半導体基体の領域を、他の領域よりキャリアの再結合率を低くすることで、ＭＯＳＦＥＴのしきい値電圧Ｖｔｈと内蔵ＰＮダイオードの順方向電圧Ｖｆの変動を抑え、半導体装置の信頼性を保つ技術が公知である（例えば、下記特許文献１参照）。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】国際公開第２０１８／１３５１４７号
【発明の概要】
【発明が解決しようとする課題】
【００１６】
従来構造の縦型ＭＯＳＦＥＴは、ソース−ドレイン間にボディーダイオードとしてｐ型ベース層１０３とｎ型高濃度領域１０６とｎ型炭化珪素エピタキシャル層１０２とで形成される内蔵ｐｎダイオードを内蔵する。この内蔵ｐｎダイオードは、ソース電極１１３に高電位を印加することで動作させることができ、ｐ++型コンタクト領域１０８からｐ型ベース層１０３とｎ型高濃度領域１０６とｎ型炭化珪素エピタキシャル層１０２とを経由してｎ+型炭化珪素基板１０１への方向に電流が流れる。
【００１７】
ゲート電極パッド部においても、ｎ型半導体基板とｐ型半導体領域で構成された内蔵ダイオードが形成され、ダイオードとして機能し、電流が通電される。内蔵ダイオードがオンオフする際にゲート電極パッド部のｐ型半導体領域の周辺部（例えば、図１６の領域Ｓ）にキャリアが集中してスイッチング時での遮断電流の低下を招くという問題点がある。
【００１８】
この発明は、上述した従来技術による問題点を解消するため、半導体装置に内蔵されているＰＮダイオードの遮断電流の低下を防止できる半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体装置は、オン状態の時に主電流が流れる活性領域とゲート電極パッド部とを備える。活性領域は、第１導電型の半導体基板と、前記半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、前記第１半導体層の、前記半導体基板側に対して反対側の表面に設けられた第２導電型の第２半導体層と、前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、前記第２半導体層に接触するゲート絶縁膜と、前記ゲート絶縁膜の前記第２半導体層と接触する面と反対側の表面に設けられたゲート電極と、前記第２半導体層および前記第１半導体領域の表面に設けられた第１電極と、前記半導体基板の裏面に設けられた第２電極と、を有するＭＯＳ構造により構成される。ゲート電極パッド部は、前記半導体基板と、前記第１半導体層と、前記第１半導体層の、前記半導体基板側に対して反対側の表面に設けられた第２導電型の第３半導体層と、前記第３半導体層の、前記半導体基板側に対して反対側の表面に層間絶縁膜を介して選択的に設けられた、前記ゲート電極と電気的に接続するゲート電極パッドと、を有する。前記第３半導体層は略矩形の平面形状を有し、前記第３半導体層の４隅には、低ライフタイム領域が設けられている。
【００２０】
また、この発明にかかる半導体装置は、上述した発明において、前記低ライフタイム領域には、ヘリウムが注入されていることを特徴とする。
【００２１】
また、この発明にかかる半導体装置は、上述した発明において、前記低ライフタイム領域は、前記第３半導体層と前記第１半導体層との深さ方向の界面に設けられていることを特徴とする。
【００２２】
また、この発明にかかる半導体装置は、上述した発明において、前記ＭＯＳ構造により構成され、前記半導体基板および前記第１半導体層を前記活性領域と共通とし、当該領域の第２半導体層を、前記活性領域の前記第２半導体層と所定間隔離間して配置した電流検出領域と、前記半導体基板および前記第１半導体層を前記活性領域と共通とし、当該領域の第２半導体層を、前記活性領域の前記第２半導体層と所定間隔離間して配置した温度検出領域と、をさらに備え、前記電流検出領域および前記温度検出領域の前記第２半導体層は平面形状を有し、前記電流検出領域および前記温度検出領域の前記第２半導体層の４隅には、低ライフタイム領域が設けられていることを特徴とする。
【００２３】
また、この発明にかかる半導体装置は、上述した発明において、前記ＭＯＳ構造は、前記第１半導体領域および前記第２半導体層を貫通し、前記第１半導体層に達するトレンチをさらに有し、前記ゲート電極は、前記トレンチの内部に前記ゲート絶縁膜を介して設けられることを特徴とする。
【００２４】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。オン状態の時に主電流が流れるＭＯＳ構造を有する活性領域とゲート電極パッド部を有する半導体装置の製造方法において、まず、第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の、前記半導体基板側に対して反対側の表面に第２導電型の第２半導体層を形成する第２工程を行う。次に、前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域を形成する第３工程を行う。次に、前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域を形成する第４工程を行う。次に、前記ゲート電極パッド部の前記第２半導体層の４隅に、低ライフタイム領域を形成する第５工程を行う。次に、前記第２半導体層に接触するゲート絶縁膜を形成する第６工程を行う。次に、前記ゲート絶縁膜の前記第２半導体層と接触する面と反対側の表面にゲート電極を形成する第７工程を行う。次に、前記第２半導体層および前記第１半導体領域の表面に第１電極を形成する第８工程を行う。次に、前記半導体基板の裏面に第２電極を形成する第９工程を行う。前記第１工程では、前記ゲート電極パッド部の半導体基板および前記ゲート電極パッド部の第１半導体層を前記活性領域の半導体基板および前記活性領域の第１半導体層と共通に形成する。前記第３工程では、前記第３半導体層を略矩形の平面形状に形成する。
【００２５】
上述した発明によれば、ゲート電極パッド部のｐ型ベース層（第２導電型の第２半導体層）の４隅には、低ライフタイム領域が設けられている。これにより、ｐ型ベース層の４隅にキャリアが集中することを抑制でき、遮断電流を増加させることができる。
【発明の効果】
【００２６】
本発明にかかる半導体装置および半導体装置の製造方法によれば、半導体装置に内蔵されているＰＮダイオードの遮断電流の低下を防止できるという効果を奏する。
【図面の簡単な説明】
【００２７】
【図１】実施の形態１にかかる炭化珪素半導体装置の構造を示す上面図である。
【図２】実施の形態１にかかる炭化珪素半導体装置の図１のＡ−Ａ’部分の構造を示す断面図である。
【図３】実施の形態１にかかる炭化珪素半導体装置の他の構造を示す上面図である。
【図４】実施の形態１にかかる炭化珪素半導体装置と従来の炭化珪素半導体装置の遮断電流の相対値を示すグラフである。
【図５】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その１）。
【図６】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その２）。
【図７】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その３）。
【図８】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その４）。
【図９】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その５）。
【図１０】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その６）。
【図１１】実施の形態２にかかる炭化珪素半導体装置の構造を示す上面図である。
【図１２】実施の形態２にかかる炭化珪素半導体装置の図１１のＡ−Ａ’部分の構造を示す断面図である。
【図１３】実施の形態２にかかる炭化珪素半導体装置の図１１のＢ−Ｂ’部分の構造を示す断面図である。
【図１４】実施の形態２にかかる炭化珪素半導体装置の他の構造を示す上面図である。
【図１５】従来の炭化珪素半導体装置の構造を示す上面図である。
【図１６】従来の炭化珪素半導体装置の図１５のＡ−Ａ’部分の構造を示す断面図である。
【発明を実施するための形態】
【００２８】
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。
【００２９】
（実施の形態１）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。
【００３０】
図１は、実施の形態１にかかる炭化珪素半導体装置の構造を示す上面図である。図１に示すように、半導体チップ５０は、主電流が流れる活性領域４０の外周部に、活性領域４０の周囲を囲んで耐圧を保持するエッジ終端領域４１が設けられている。
【００３１】
図１に示すように半導体チップ５０は、炭化珪素からなる同一の半導体基板に、メイン半導体素子１５ａと、ゲート電極パッド部２２ａと、を有する。メイン半導体素子１５ａは、オン状態で縦方向（半導体基板の深さ方向ｚ）にドリフト電流が流れる縦型ＭＯＳＦＥＴであり、隣接して配置された複数の単位セル（機能単位：不図示）で構成され、主動作を行う。
【００３２】
メイン半導体素子１５ａは、活性領域４０の有効領域（ＭＯＳゲートとして機能する領域）１ａに設けられている。活性領域４０の有効領域１ａは、メイン半導体素子１５ａのオン時に主電流が流れる領域であり、周囲をエッジ終端領域４１に囲まれている。活性領域４０の有効領域１ａにおいて、半導体基板のおもて面上には、メイン半導体素子１５ａのソース電極パッド１５が設けられている。ソース電極パッド１５は、例えば矩形状の平面形状を有し、例えば活性領域１の有効領域１ａの略全面を覆う。
【００３３】
エッジ終端領域４１は、活性領域４０とチップ側面との間の領域であり、半導体基板のおもて面側の電界を緩和して耐圧（耐電圧）を保持するための領域である。エッジ終端領域４１には、例えばガードリングや接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造を構成するｐ型領域や、フィールドプレート、リサーフ等の耐圧構造（不図示）が配置される。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。
【００３４】
また、ゲート電極パッド部２２ａには、ゲート電極パッド２２が設けられている。ゲート電極パッド２２は例えば略矩形状の平面形状を有する。ゲート電極パッド２２は、以下で説明するｐ型ベース層３ｇ上に設けられている（図２参照）。ｐ型ベース層３ｇの下部全面に、ｐ型ベース層３ｇと同じ大きさの第１ｐ+型ベース領域４ｇが設けられている。ゲート電極パッド２２のｐ型ベース層３ｇおよび第１ｐ+型ベース領域４ｇは例えば略矩形状の平面形状を有する。
【００３５】
図１に示すように、ゲート電極パッド部２２ａの底部４隅となる第１ｐ+型ベース領域４ｇの４隅には、低ライフタイム領域６０が設けられている。図１では、低ライフタイム領域６０、ｐ型ベース層３ｇおよびゲート電極パッド２２の平面での位置関係を示し、断面での位置関係は、以下の図２で示す。低ライフタイム領域６０は、例えばヘリウム（Ｈｅ）を照射することにより形成される。低ライフタイム領域６０により、第１ｐ+型ベース領域４ｇの底部４隅にキャリアが集中することを抑制できる。この構造でスイッチングを行うことにより、遮断電流を増加させることができる。
【００３６】
また、低ライフタイム領域６０は、第１ｐ+型ベース領域４ｇの４隅のみに設けられている。このため、低ライフタイム領域６０が設けられていないＰＮ接合の領域では、内蔵ダイオードの特性は変化せず、内蔵ダイオードの特性の悪化が少なくなっている。
【００３７】
また、低ライフタイム領域６０は、第１ｐ+型ベース領域４ｇの４隅を覆う形状であれば、他の形状でもかまわない。例えば、円形、Ｌ字のような形状でもかまわない。また、低ライフタイム領域６０は、ゲート電極パッド２２の４辺を覆う形状も可能である。この場合、低ライフタイム領域６０の面積が多くなることにより、ＲｏｎＡが増加するため、低ライフタイム領域６０の面積がより少ない方が好ましい。
【００３８】
図２は、実施の形態にかかる炭化珪素半導体装置の図１のＡ−Ａ’部分の構造を示す断面図である。図２には、図１の活性領域４０の有効領域１ａの一部から、ゲート電極パッド部２２ａを通過して、有効領域１ａの他の一部に至る切断線Ａ−Ａ’における断面構造を示す。
【００３９】
図２に示すように、実施の形態にかかる炭化珪素半導体装置の半導体チップ５０は、ｎ+型炭化珪素基板（第１導電型の半導体基板）１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）、にｎ型炭化珪素エピタキシャル層（第１導電型の第１半導体層）２が堆積されている。
【００４０】
ｎ+型炭化珪素基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ型炭化珪素エピタキシャル層２は、ｎ+型炭化珪素基板１よりも低い不純物濃度で、例えば窒素がドーピングされている低濃度ｎ型ドリフト層である。ｎ型炭化珪素エピタキシャル層２の、ｎ+型炭化珪素基板１側に対して反対側の表面は、ｎ型高濃度領域６が設けられていてもよい。ｎ型高濃度領域６は、ｎ+型炭化珪素基板１よりも低くｎ型炭化珪素エピタキシャル層２よりも高い不純物濃度の高濃度ｎ型ドリフト層である。
【００４１】
ｎ型高濃度領域６（ｎ型高濃度領域６が設けられていない場合はｎ型炭化珪素エピタキシャル層２、以下（２）と省略する）の、ｎ+型炭化珪素基板１側に対して反対側の表面側には、ｐ型ベース層（第２導電型の第２半導体層）３が設けられている。以下、ｎ+型炭化珪素基板１とｎ型炭化珪素エピタキシャル層２とｐ型ベース層３とを併せて炭化珪素半導体基体とする。
【００４２】
図２に示すように、ｎ+型炭化珪素基板１の第２主面（裏面、すなわち炭化珪素半導体基体の裏面）には、裏面電極１４が設けられている。裏面電極１４は、ドレイン電極を構成する。裏面電極１４の表面には、ドレイン電極パッド（不図示）が設けられている。
【００４３】
炭化珪素半導体基体の第１主面側（ｐ型ベース層３側）には、ストライプ状のトレンチ構造が形成されている。具体的には、トレンチ１８は、ｐ型ベース層３のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面からｐ型ベース層３を貫通してｎ型高濃度領域６（２）に達する。トレンチ１８の内壁に沿って、トレンチ１８の底部および側壁にゲート絶縁膜９が形成されており、トレンチ１８内のゲート絶縁膜９の内側にストライプ状のゲート電極１０が形成されている。ゲート絶縁膜９によりゲート電極１０が、ｎ型高濃度領域６（２）およびｐ型ベース層３と絶縁されている。ゲート電極１０の一部は、トレンチ１８の上方から後述するソース電極パッド１５側に突出している。
【００４４】
ｎ型高濃度領域６（２）のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面層には、第１ｐ+型ベース領域４が選択的に設けられている。トレンチ１８の下に第２ｐ+型ベース領域５が形成されており、第２ｐ+型ベース領域５の幅はトレンチ１８の幅よりも広い。第１ｐ+型ベース領域４と第２ｐ+型ベース領域５は、例えばアルミニウムがドーピングされている。
【００４５】
第１ｐ+型ベース領域４の一部をトレンチ１８側に延在させることで第２ｐ+型ベース領域５に接続した構造となっていてもよい。この場合、第１ｐ+型ベース領域４の一部は、第１ｐ+型ベース領域２と第２ｐ+型ベース領域５とが並ぶ方向（以下、第１方向とする）ｘと直交する方向（以下、第２方向とする）ｙに、ｎ型高濃度領域６（２）と交互に繰り返し配置された平面レイアウトを有していてもよい。例えば、第１ｐ+型ベース領域４の一部を第１方向ｘの両側のトレンチ１８側に延在し、第２ｐ+型ベース領域５の一部と接続する構造を第２方向ｙに周期的に配置してもよい。その理由は、第２ｐ+型ベース領域５とｎ型炭化珪素エピタキシャル層２の接合部分でアバランシェ降伏が起こったときに発生するホールを効率よくソース電極１３に退避させることでゲート絶縁膜９への負担を軽減し信頼性をあげるためである。
【００４６】
ｐ型ベース層３の内部には、基体第１主面側にｎ+型ソース領域（第１導電型の第１半導体領域）７が選択的に設けられている。また、ｐ++型コンタクト領域８が設けられてもよい。ｎ+型ソース領域７はトレンチ１８に接している。また、ｎ+型ソース領域７およびｐ++型コンタクト領域８は互いに接する。
【００４７】
また、ｎ型高濃度領域６（２）はｎ型炭化珪素エピタキシャル層２の基体第１主面側の表面層の第１ｐ+型ベース領域４と第２ｐ+型ベース領域５に挟まれた領域と、ｐ型ベース層３と第２ｐ+型ベース領域５に挟まれた領域に設けられている。
【００４８】
層間絶縁膜１１は、炭化珪素半導体基体の第１主面側の全面に、トレンチ１８に埋め込まれたゲート電極１０を覆うように設けられている。ソース電極１３は、層間絶縁膜１１に開口されたコンタクトホールを介して、ｐ++型コンタクト領域８が設けられていない場合はｎ+型ソース領域７およびｐ型ベース層３に接する。ｐ++型コンタクト領域８が設けられている場合は、ｎ+型ソース領域７およびｐ++型コンタクト領域８に接する。ソース電極１３は、例えば、ＮｉＳｉ膜からなる。層間絶縁膜１１に開口されるコンタクトホールは、ゲート電極１０の形状に対応してストライプ状となっている。ソース電極１３は、層間絶縁膜１１によって、ゲート電極１０と電気的に絶縁されている。ソース電極１３上には、ソース電極パッド１５が設けられている。ソース電極パッド１５は、例えば、第１ＴｉＮ膜２５、第１Ｔｉ膜２６、第２ＴｉＮ膜２７、第２Ｔｉ膜２８およびＡｌ合金膜２９を積層してなる。ソース電極１３と層間絶縁膜１１との間に、例えばソース電極１３からゲート電極１０側への金属原子の拡散を防止するバリアメタル（不図示）が設けられていてもよい。
【００４９】
ソース電極パッド１５の上部には、めっき膜１６が選択的に設けられ、めっき膜１６の表面側にはんだ１７が選択的に設けられる。はんだ１７には、ソース電極１３の電位を外部に取り出す配線材である外部端子電極１９が設けられる。外部端子電極１９は、針状のピン形状を有し、ソース電極パッド１５に直立した状態で接合される。
【００５０】
ソース電極パッド１５の表面のめっき膜１６以外の部分は、第１保護膜２１で覆われている。具体的には、ソース電極パッド１５を覆うように第１保護膜２１が設けられており、第１保護膜２１の開口部にめっき膜１６およびはんだ１７を介して外部端子電極１９が接合されている。めっき膜１６と第１保護膜２１との境界は、第２保護膜２３で覆われている。第１保護膜２１、第２保護膜２３は、例えばポリイミド膜である。
【００５１】
また、図２に示すように、実施の形態にかかる炭化珪素半導体装置の炭化珪素半導体装置のゲート電極パッド部２２ａは、ｎ+型炭化珪素基板（第１導電型の半導体基板）１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）、にｎ型炭化珪素エピタキシャル層２が堆積されｎ型炭化珪素エピタキシャル層２の表面層にｐ型ベース層３ｇが設けられている。また、ｐ++型コンタクト領域８が設けられていてもよい。ｐ++型コンタクト領域８は基体第１主面側に設けられている。またｐ型ベース層３ｇの下部全面には、ｐ型ベース層３ｇと同じ大きさの第１ｐ+型ベース領域４ｇが設けられている。つまり、ゲート電極パッド部２２ａのｐ型領域の深さはメイン半導体素子１５ａの第１ｐ+型ベース領域４と同じ深さとしている。この構成では、ゲート電極パッド部２２ａの第１ｐ+型ベース領域４ｇやｐ型ベース層３ｇをメイン半導体素子１５ａと同時に形成できるので、製造工程を簡略化できる。しかしながらこの構成に限られない。例えば、第１ｐ+型ベース領域４ｇとｐ型ベース層３ｇとを合わせた領域に均一な濃度のｐ型領域を形成してもよい。また、ゲート電極パッド部２２ａのｐ型領域の深さを、メイン半導体素子１５ａの第１ｐ+型ベース領域４よりも浅くしてもよい。これにより内臓ダイオードの抵抗値が大きくなるので、ゲート電極パッド部２２ａのダイオード電流をさらに減らすことができる。ゲート電極パッド部２２ａのｐ型領域の深さをメイン半導体素子１５ａよりも浅くするためには、例えばゲート電極パッド部２２ａには第１ｐ+型ベース領域４ｇを形成しなければよい。
【００５２】
また、ｐ++型コンタクト領域８（ｐ++型コンタクト領域８が設けられていない場合にはｐ型ベース層３、以下（３）と省略する）上に層間絶縁膜１１が設けられ、層間絶縁膜１１上にソース電極パッド１５とゲート電極パッド２２とが互いに離して、設けられる。ソース電極パッド１５は、層間絶縁膜１１の開口部を介して、ｐ++型コンタクト領域８（３）と電気的に接続している。ゲート電極パッド２２は、ゲート電極１０と電気的に接続している。
【００５３】
第１ｐ+型ベース領域４ｇの底部４隅で、第１ｐ+型ベース領域４ｇとｎ型炭化珪素エピタキシャル層２との深さ方向（ソース電極１３からドレイン電極１４への方向）の界面近傍に低ライフタイム領域６０が設けられている。また、低ライフタイム領域６０は、ｐ++型コンタクト領域８（３）に達しないことが好ましい。第１ｐ+型ベース領域４ｇが形成されておらず、ｐ型ベース層３ｇの底部がｎ型炭化珪素エピタキシャル層２と接する場合、ｐ型ベース層３ｇの４隅に低ライフタイム領域６０が設けられる。
【００５４】
図３は、実施の形態１にかかる炭化珪素半導体装置の他の構造を示す上面図である。図３では、低ライフタイム領域６０、ｐ型ベース層３ｇおよびゲート電極パッド２２の平面での位置関係を示し、断面での位置関係は、図２と同様になっている。図３に示すように、ゲート電極パッド２２とゲートポリシリコン電極３３との間にゲート抵抗３４が設けられている。ゲート抵抗３４により、外付けチップ抵抗を接続することなく、炭化珪素半導体素子を並列に接続して用いる際に、炭化珪素半導体素子間で特性にバラツキがあっても素子の均一動作を図ることができる。
【００５５】
図４は、実施の形態１にかかる炭化珪素半導体装置と従来の炭化珪素半導体装置の遮断電流の相対値を示すグラフである。図４において、縦軸は遮断電流の相対値を示しており、図４に示すように、実施の形態１にかかる炭化珪素半導体装置は、従来の炭化珪素半導体装置よりも遮断電流が増加していることがわかる。
【００５６】
（実施の形態１にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態１にかかる炭化珪素半導体装置の製造方法について説明する。図５〜図１０は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。
【００５７】
まず、ｎ型の炭化珪素でできたｎ+型炭化珪素基板１を用意する。そして、このｎ+型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子をドーピングしながら炭化珪素でできた第１ｎ型炭化珪素エピタキシャル層２ａを、例えば３０μｍ程度の厚さまでエピタキシャル成長させる。この第１ｎ型炭化珪素エピタキシャル層２ａはｎ型炭化珪素エピタキシャル層２となる。ここまでの状態が図５に示されている。
【００５８】
次に、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の下部第１ｐ+型ベース領域４ａを形成する。下部第１ｐ+型ベース領域４ａと同時に、トレンチ１８の底部となる第２ｐ+型ベース領域５を形成してもよい。隣り合う下部第１ｐ+型ベース領域４ａと第２ｐ+型ベース領域５との距離が１．５μｍ程度となるよう形成する。下部第１ｐ+型ベース領域４ａおよび第２ｐ+型ベース領域５の不純物濃度を例えば５×１０18／ｃｍ3程度に設定する。
【００５９】
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第１ｎ型炭化珪素エピタキシャル層２ａの表面領域の一部に、例えば深さ０．５μｍ程度の下部ｎ型高濃度領域６ａを設ける。下部ｎ型高濃度領域６ａの不純物濃度を例えば１×１０17／ｃｍ3程度に設定する。ここまでの状態が図６に示されている。
【００６０】
次に、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、窒素等のｎ型の不純物をドーピングした第２ｎ型炭化珪素エピタキシャル層２ｂを、０．５μｍ程度の厚さで形成する。第２ｎ型炭化珪素エピタキシャル層２ｂの不純物濃度が３×１０15／ｃｍ3程度となるように設定する。以降、第１ｎ型炭化珪素エピタキシャル層２ａと第２ｎ型炭化珪素エピタキシャル層２ｂを合わせてｎ型炭化珪素エピタキシャル層２となる。
【００６１】
次に、第２ｎ型炭化珪素エピタキシャル層２ｂの表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の上部第１ｐ+型ベース領域４ｂを、下部第１ｐ+型ベース領域４ａに重なるように形成する。下部第１ｐ+型ベース領域４ａと上部第１ｐ+型ベース領域４ｂは連続した領域を形成し、第１ｐ+型ベース領域４となる。上部第１ｐ+型ベース領域４ｂの不純物濃度を例えば５×１０18／ｃｍ3程度となるように設定する。
【００６２】
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第２炭化珪素エピタキシャル層２ｂの表面領域の一部に、例えば深さ０．５μｍ程度の上部ｎ型高濃度領域６ｂを設ける。上部ｎ型高濃度領域６ｂの不純物濃度を例えば１×１０17／ｃｍ3程度に設定する。この上部ｎ型高濃度領域６ｂと下部ｎ型高濃度領域６ａは少なくとも一部が接するように形成され、ｎ型高濃度領域６を形成する。ただし、このｎ型高濃度領域６が基板全面に形成される場合と、形成されない場合がある。ここまでの状態が図７に示されている。
【００６３】
次にｎ型炭化珪素エピタキシャル層２の表面上に、アルミニウム等のｐ型不純物をドーピングしたｐ型ベース層３を１．３μｍ程度の厚さで形成する。ｐ型ベース層３の不純物濃度は４×１０17／ｃｍ3程度に設定する。
【００６４】
次に、ｐ型ベース層３の表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。この開口部にリン（Ｐ）等のｎ型の不純物をイオン注入し、ｐ型ベース層３の表面の一部にｎ+型ソース領域７を形成する。ｎ+型ソース領域７の不純物濃度は、ｐ型ベース層３の不純物濃度より高くなるように設定する。次に、ｎ+型ソース領域７の形成に用いたイオン注入用マスクを除去し、同様の方法で、所定の開口部を有するイオン注入用マスクを形成し、ｐ型ベース層３の表面の一部にアルミニウム等のｐ型の不純物をイオン注入し、ｐ++型コンタクト領域８を形成してもよい。ｐ++型コンタクト領域８の不純物濃度は、ｐ型ベース層３の不純物濃度より高くなるように設定する。ここまでの状態が図８に示されている。
【００６５】
ここまでの工程で、ゲート電極パッド部２２ａにｎ型炭化珪素エピタキシャル層２が堆積されｎ型炭化珪素エピタキシャル層２の内部にｐ型ベース層３およびｐ++型コンタクト領域８が形成される。
【００６６】
次に、１７００℃程度の不活性ガス雰囲気で熱処理（アニール）を行い、第１ｐ+型ベース領域４、第２ｐ+型ベース領域５、ｎ+型ソース領域７、ｐ++型コンタクト領域８の活性化処理を実施する。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。
【００６７】
次に、ｐ型ベース層３の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによってｐ型ベース層３を貫通し、ｎ型高濃度領域６（２）に達するトレンチ１８を形成する。トレンチ１８の底部はｎ型高濃度領域６（２）に形成された第２ｐ+型ベース領域５に達してもよい。次に、トレンチ形成用マスクを除去する。ここまでの状態が図９に示されている。
【００６８】
次に、ｎ+型ソース領域７の表面と、トレンチ１８の底部および側壁と、に沿ってゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱酸化によって形成してもよい。また、このゲート絶縁膜９は高温酸化（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。
【００６９】
次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はトレンチ１８内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、トレンチ１８内部に残すことによって、ゲート電極１０を形成する。
【００７０】
次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。次に、層間絶縁膜１１を覆うように、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）からなるバリアメタル（不図示）を形成してもよい。層間絶縁膜１１およびゲート絶縁膜９をフォトリソグラフィによりパターニングしｎ+型ソース領域７およびｐ++型コンタクト領域８を露出させたコンタクトホールを形成する。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。ここまでの状態が図１０に示されている。
【００７１】
層間膜絶縁膜１１を選択的に除去して炭化珪素半導体基体の表面に、ニッケル（Ｎｉ）かＴｉの膜を成膜する。次に、表面を保護してｎ+型炭化珪素基板１の裏面側にＮｉかＴｉの膜を成膜する。次に１０００℃程度の熱処理を行い炭化珪素半導体基体の表面側とｎ+型炭化珪素基板１の裏面の表面側にオーミック電極性を形成する。
【００７２】
次に、上記コンタクトホール内に形成したオーミック電極部分に接触するように、および層間絶縁膜１１上にソース電極１３となる導電性の膜を設ける。この導電性の膜を選択的に除去してコンタクトホール内にのみソース電極１３を残し、ｎ+型ソース領域７およびｐ++型コンタクト領域８とソース電極１３とを接触させる。次に、コンタクトホール以外のソース電極１３を選択的に除去する。
【００７３】
次に、例えばスパッタ法によって、炭化珪素半導体基体のおもて面のソース電極１３上および層間絶縁膜１１の開口部に、ソース電極パッド１５となる電極パッドを堆積する。例えば、スパッタ法により、第１ＴｉＮ膜２５、第１Ｔｉ膜２６、第２ＴｉＮ膜２７、第２Ｔｉ膜２８を積層し、さらにＡｌ合金膜２９を、厚さが例えば、５μｍ程度になるように形成する。Ａｌ合金膜２９はＡｌ膜であってもよい。Ａｌ合金膜２９は、例えば、Ａｌ−Ｓｉ膜またはＡｌ−Ｓｉ−Ｃｕ膜である。この導電性の膜をフォトリソグラフィによりパターニングし、素子全体の活性領域４０に残すことによってソース電極パッド１５を形成する。電極パッドの層間絶縁膜１１上の部分の厚さは、例えば５μｍであってもよい。電極パッドは、例えば、１％の割合でシリコンを含んだアルミニウム（Ａｌ−Ｓｉ）で形成してもよい。次に、ソース電極パッド１５を選択的に除去する。
【００７４】
次に、ゲート電極パッド部２２ａのｎ型炭化珪素エピタキシャル層２と第１ｐ+型ベース領域４ｇとの界面で、第１ｐ+型ベース領域４ｇの４隅の領域近傍にライフタイムキラーを注入し、低ライフタイム領域６０を形成する。例えば、フォトリソグラフィおよびエッチングによりイオン注入用の酸化膜マスクを形成し、炭化珪素半導体基体の裏面側からヘリウムをイオン注入することにより、低ライフタイム領域６０を形成する。この低ライフタイム領域６０の形成は、ドレイン電極１４を形成するより前に行うことが好ましい。また、ライフタイムキラーの注入は、炭化珪素半導体基体のおもて面側から形成してもよい。また、ライフタイムキラーは例えばプロトンなどでもよい。
【００７５】
次に、ドレイン電極１４の表面に、ドレイン電極パッドとして例えばチタン（Ｔｉ）、ニッケル（Ｎｉ）および金（Ａｕ）をこの順に成膜する。
【００７６】
次に、ソース電極パッド１５を覆うようにポリイミド膜を形成する。次に、フォトリソグラフィおよびエッチングにより当該ポリイミド膜を選択的に除去して、ソース電極パッド１５をそれぞれ覆う第１保護膜２１を形成するとともに、これら第１保護膜２１を開口する。
【００７７】
次に、ソース電極パッド１５の上部に、めっき膜１６を選択的に形成し、めっき膜１６と第１保護膜２１との各境界を覆う第２保護膜２３を形成する。次に、めっき膜１６にはんだ１７を介して外部端子電極１９を形成する。
【００７８】
以上、説明したように、実施の形態１にかかる炭化珪素半導体装置によれば、ゲート電極パッド部のｐ型ベース層の４隅には、低ライフタイム領域が設けられている。これにより、ｐ型ベース層の４隅にキャリアが集中することを抑制でき、遮断電流を増加させることができる。
【００７９】
（実施の形態２）
図１１は、実施の形態２にかかる炭化珪素半導体装置の構造を示す上面図である。実施の形態２にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なるところは、活性領域４０に、エッジ終端領域４１に隣接して、高機能領域３ａが設けられているところである。高機能領域３ａは、例えば略矩形状の平面形状を有する。高機能領域３ａには、電流センス部３７ａ、温度センス部３５ａ、過電圧保護部（不図示）および演算回路部（不図示）等の高機能部が設けられている。図１１には、高機能部として電流センス部３７ａおよび温度センス部３５ａを図示するが、高機能領域３ａに電流センス部３７ａおよび温度センス部３５ａ以外の他の高機能部が配置されていてもよい。
【００８０】
電流センス部３７ａは、メイン半導体素子１５ａに流れる過電流（ＯＣ：Ｏｖｅｒ Ｃｕｒｒｅｎｔ）を検出する機能を有する。電流センス部３７ａは、メイン半導体素子１５ａと同一構成の単位セルを数個程度備えた縦型ＭＯＳＦＥＴである。温度センス部３５ａは、ダイオードの温度特性を利用してメイン半導体素子１５ａの温度を検出する機能を有する。過電圧保護部は、例えばサージ等の過電圧（ＯＶ：Ｏｖｅｒ Ｖｏｌｔａｇｅ）からメイン半導体素子１５ａを保護するダイオードである。
【００８１】
また、高機能領域３ａにおいて、半導体基板のおもて面上には、活性領域４０とエッジ終端領域４１との境界に沿って、かつソース電極パッド１５およびエッジ終端領域４１と離して、電流センス部３７ａのＯＣパッド３７、温度センス部３５ａのアノード電極パッド３５、カソード電極パッド３６、ゲート電極パッド部２２ａのゲート電極パッド２２が設けられている。これら電極パッドは例えば略矩形状の平面形状を有する。また、これら電極パッドは、互いに離して設けられてもよい。
【００８２】
図１１には図示していないが、電流センス部３７ａおよび温度センス部３５ａ等の高機能部も、半導体基体の構造はゲート電極パッド部２２ａと同様の構造を有している（図１３参照）。このため、ゲート電極パッド部２２ａと同様に高機能部のｐ型ベース層３の４隅には、低ライフタイム領域６０が設けられている（図１３参照）。低ライフタイム領域６０により、ｐ型ベース層３の４隅にキャリアが集中することを抑制できる。この構造でスイッチングを行うことにより、遮断電流を増加させることができる。
【００８３】
図１２は、実施の形態２にかかる炭化珪素半導体装置の図１１のＡ−Ａ’部分の構造を示す断面図である。活性領域４０の構造は実施の形態１と同様のため、説明を省略する。また、電流センス部３７ａの構造は活性領域４０の構造と同様のため、説明を省略する。
【００８４】
図１２に示すように、実施の形態２にかかる炭化珪素半導体装置の温度センス部３５ａは、ｎ+型炭化珪素基板（第１導電型の半導体基板）１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）、にｎ型炭化珪素エピタキシャル層２が堆積されｎ型炭化珪素エピタキシャル層２の基体第１主面側に第２ｐ+型ベース領域５およびｐ型ベース層３が設けられている。ｐ型ベース層３の内部には、基体第１主面側にｐ++型コンタクト領域８が設けられていてもよい。
【００８５】
また、ｐ++型コンタクト領域８（３）上にフィールド絶縁膜８０が設けられ、ｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２が、フィールド絶縁膜８０上に設けられている。ｐ型ポリシリコン層８１とｎ型ポリシリコン層８２とは、ｐｎ接合で形成されたポリシリコンダイオードである。ｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２に代えて、ｐ型拡散領域とｎ型拡散領域とのｐｎ接合で形成された拡散ダイオードを温度センス部３５ａとしてもよい。この場合、例えば第２ｐ+型ベース領域５の内部に選択的に形成されたｎ型分離領域（不図示）の内部に、拡散ダイオードを構成するｐ型拡散領域およびｎ型拡散領域をそれぞれ選択的に形成すればよい。
【００８６】
アノード電極パッド３５は、アノード電極８４を介してｐ型ポリシリコン層８１に電気的に接続されている。カソード電極パッド３６は、カソード電極８５を介してｎ型ポリシリコン層８２に電気的に接続されている。アノード電極パッド３５およびカソード電極パッド３６には、メイン半導体素子１５ａのソース電極パッド２２と同様に、それぞれめっき膜１６およびはんだ１７を介して外部端子電極１９が接合され、第１保護膜２１および第２保護膜２３で保護されている。
【００８７】
図１２に示すように、ｎ+型炭化珪素基板１の第２主面（裏面、すなわち炭化珪素半導体基体の裏面）には、裏面電極１４が設けられている。裏面電極１４は、ドレイン電極を構成する。裏面電極１４の表面には、ドレイン電極パッド（不図示）が設けられている。
【００８８】
図１３は、実施の形態２にかかる炭化珪素半導体装置の図１１のＢ−Ｂ’部分の構造を示す断面図である。図１３では、ｐ++型コンタクト領域８（３）より上側（ｚ軸の正方向）の構造を省略している。図１３に示すように、ゲート電極パッド部２２ａ、温度センス部３５ａおよび電流センス部３７ａではｎ型炭化珪素エピタキシャル層２内に、ｐ型ベース層３が設けられている。ゲート電極パッド部２２ａ、温度センス部３５ａおよび電流センス部３７ａのｐ型ベース層３は、メイン半導体素子１５ａのｐ型ベース層３と共通になっており、電流センス部３７ａでは、電流センス部の活性領域３７ｂがｐ型ベース層３の間に設けられている。
【００８９】
図１３に示すように、ゲート電極パッド部２２ａ、温度センス部３５ａおよび電流センス部３７ａのｐ型ベース層３は、メイン半導体素子１５ａのｐ型ベース層３と所定間隔離間してもよい。このようにすることで、ゲート電極パッド部２２ａ、温度センス部３５ａおよび電流センス部３７ａのｐ型ベース層３とｎ型炭化珪素エピタキシャル層２とで構成される内蔵ダイオードが動作しなくなり、隣接する部分に電流センス部３７があった場合に、少数キャリアが電流センス部３７に回り込むことを防止するためである。
【００９０】
また、温度センス部３５ａおよび電流センス部３７ａのｐ型ベース層３を連結してもよい。電流センス部の活性領域３７ｂに、隣接部分のｐ型領域とｎ型領域で形成される内蔵ダイオードの少数キャリアが回り込んでくると、スイッチング時の実質的な電流密度が増加して半導体装置が破壊されやすくなるためである。
【００９１】
図１３に示すように、高機能領域３ａに含まれる電流センス部３７ａ、温度センス部３５ａおよびゲート電極パッド部２２ａでは、ｐ型ベース層３とｎ型炭化珪素エピタキシャル層２と界面近傍に低ライフタイム領域６０が設けられている。また、低ライフタイム領域６０は、ｐ++型コンタクト領域８に達しないことが好ましい。
【００９２】
図１４は、実施の形態２にかかる炭化珪素半導体装置の他の構造を示す上面図である。図１４に示すように、ゲート電極パッド２２とゲートポリシリコン電極３３との間にゲート抵抗３４が設けられている。図１４に示す構造でも、図１２と同様に、高機能領域３ａに含まれる温度センス部３５ａおよびゲート電極パッド部２２ａでは、ｐ型ベース層３とｎ型炭化珪素エピタキシャル層２と界面近傍に低ライフタイム領域６０が設けられている。
【００９３】
（実施の形態２にかかる炭化珪素半導体装置の製造方法）
実施の形態２において、活性領域４０の製造方法は実施の形態１と同様のため、説明を省略する。また、電流センス部３７ａの製造方法は活性領域４０の製造方法と同様のため、説明を省略する。
【００９４】
温度センス部３５ａは、以下のように形成される。電極パッドの形成前に、温度センス部３５ａにおいてフィールド絶縁膜８０上に、一般的な方法によりｐ型ポリシリコン層８１、ｎ型ポリシリコン層８２、層間絶縁層８３、アノード電極８４およびカソード電極８５を形成する。
【００９５】
また、温度センス部３５ａのｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２は、例えば、メイン半導体素子１５ａおよび電流センス部３７ａのゲート電極１０と同時に形成してもよい。フィールド絶縁膜８０は、メイン半導体素子１５ａおよび電流センス部３７ａの層間絶縁膜１１の一部であってもよい。この場合、温度センス部３５ａのｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２は、メイン半導体素子１５ａおよび電流センス部３７ａの層間絶縁膜１０の形成後に形成される。
【００９６】
次に、アノード電極８４およびカソード電極８５にそれぞれ接するアノード電極パッド３５およびカソード電極パッド３６を形成する。アノード電極パッド３５およびカソード電極パッド３６は、ソース電極パッド１５とともに形成して、ソース電極パッド１５と同じ積層構造としてもよい。
【００９７】
次に、アノード電極パッド３５およびカソード電極パッド３６を覆うようにポリイミド膜を形成する。次に、フォトリソグラフィおよびエッチングにより当該ポリイミド膜を選択的に除去して、アノード電極パッド３５およびカソード電極パッド３６をそれぞれ覆う第１保護膜２１を形成するとともに、これら第１保護膜２１を開口する。
【００９８】
次に、アノード電極パッド３５およびカソード電極パッド３６の上部に、めっき膜１６を選択的に形成し、めっき膜１６と第１保護膜２１との各境界を覆う第２保護膜２３を形成する。次に、めっき膜１６にはんだ１７を介して外部端子電極１９を形成する。以上のようにして、温度センス部３５ａが形成される。
【００９９】
以上、説明したように、実施の形態２にかかる炭化珪素半導体装置によれば、ゲート電極パッド部、温度センス部および電流センス部のｐ型ベース層の４隅には、低ライフタイム領域が設けられている。これにより、ｐ型ベース層の４隅にキャリアが集中することを抑制でき、遮断電流を増加させることができる。
【０１００】
以上において本発明では、炭化珪素でできた炭化珪素基板の主面を（０００１）面とし当該（０００１）面上にＭＯＳを構成した場合を例に説明したが、これに限らず、ワイドバンドギャップ半導体、基板主面の面方位などを種々変更可能である。
【０１０１】
また、本発明の実施の形態では、トレンチ型ＭＯＳＦＥＴを例に説明したが、これに限らず、プレーナ型ＭＯＳＦＥＴ、ＩＧＢＴなどのＭＯＳ型半導体装置など様々な構成の半導体装置に適用可能である。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明したが、窒化ガリウム（ＧａＮ）など炭化珪素以外のワイドバンドギャップ半導体を用いた場合においても同様の効果が得られる。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【０１０２】
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
【符号の説明】
【０１０３】
１、１０１  ｎ+型炭化珪素基板
１ａ  有効領域
２、１０２  ｎ型炭化珪素エピタキシャル層
２ａ  第１ｎ型炭化珪素エピタキシャル層
２ｂ  第２ｎ型炭化珪素エピタキシャル層
３、３ｇ、１０３  ｐ型ベース層
３ａ  高機能領域
４、４ｇ、１０４  第１ｐ+型ベース領域
４ａ  下部第１ｐ+型ベース領域
４ｂ  上部第１ｐ+型ベース領域
５、１０５  第２ｐ+型ベース領域
６、１０６  ｎ型高濃度領域
６ａ  下部ｎ型高濃度領域
６ｂ  上部ｎ型高濃度領域
７、１０７  ｎ+型ソース領域
８、１０８  ｐ++型コンタクト領域
９、１０９  ゲート絶縁膜
１０、１１０  ゲート電極
１１、１１１  層間絶縁膜
１２、１１２  絶縁膜
１３、１１３  ソース電極
１４、１１４  裏面電極
１５、１１５  ソース電極パッド
１５ａ  メイン半導体素子
１６、１１６  めっき膜
１７、１１７  はんだ
１８、１１８  トレンチ
１９、１１９  外部端子電極
２１、１２１  第１保護膜
２２、１２２  ゲート電極パッド
２２ａ  ゲート電極パッド部
２３、１２３  第２保護膜
２５、１２５  第１ＴｉＮ膜
２６、１２６  第１Ｔｉ膜
２７、１２７  第２ＴｉＮ膜
２８、１２８  第２Ｔｉ膜
２９、１２９  Ａｌ合金膜
３３、１３３  ゲートポリシリコン電極
３４  ゲート抵抗
３５  アノード電極パッド
３５ａ  温度センス部
３６  カソード電極パッド
３７  ＯＣパッド
３７ａ  電流センス部
３７ｂ  電流センス部の活性領域
４０、１４０  活性領域
４１、１４１  エッジ終端領域
５０、１５０  半導体チップ
６０  低ライフタイム領域
８０  フィールド絶縁膜
８１  ｐ型ポリシリコン層
８２  ｎ型ポリシリコン層
８４  アノード電極
８５  カソード電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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