(57)【要約】【課題】入力された画像データのパターンによらず放射ノイズを低減すること。【解決手段】データ送信部４０５を搭載した制御基板４１５と、データ受信部４０７を搭載した駆動基板２０２と、制御基板４１５と駆動基板２０２とを接続するケーブルであって、信号を伝送するケーブルと、を備え、送信フォーマット変換部１１０１は、画素データの並び順を、面発光素子アレイチップ１〜１５の交差方向における並び順ではなく、かつ、発光素子の交差方向における並び順に対応した画素順ではない順番に並び替える符号化処理を実行し、受信フォーマット変換部１２０２は、送信フォーマット変換部１１０１によって符号化された画素データを、画素データの並び順を、面発光素子アレイチップの交差方向における並び順、かつ、発光素子の前記交差方向における並び順に対応した画素順に復元する。【選択図】図２０
2020001339.tif 000002
【特許請求の範囲】
【請求項１】
回転駆動される感光体と、
前記感光体を露光する複数の発光素子を有するチップを有し、前記感光体の回転方向と交差する交差方向において複数の前記チップが互いに異なる位置に配列された露光ヘッドと、
前記複数のチップが有するそれぞれの前記複数の発光素子を駆動するために、入力画像データに基づいて第１の解像度より高解像度の第２の解像度に相当する各画素に対応する画素データを生成する第１の生成手段と、
を備え、前記交差方向における前記複数の発光素子の配列間隔に対応する前記第１の解像度の画像を形成する画像形成装置であって、
前記第１の生成手段により生成された画素データを取得して前記画素データの並び順を並び替えた符号化処理を実行して信号に変換する第１の変換部と、
前記第１の変換部により変換された前記信号を送信する送信部と、
前記第１の生成手段、前記第１の変換部、前記送信部を搭載した制御基板と、
前記送信部から送信された前記信号を受信する受信部と、
前記受信部によって受信した前記信号から前記画素データを復元する復号化処理を実行する第２の変換部と、
前記第２の変換部によって復元された前記画素データに基づいて前記複数のチップがそれぞれ有する前記複数の発光素子を駆動する駆動部と、
前記受信部、前記第２の変換部、前記駆動部を搭載した駆動基板と、
前記制御基板と前記駆動基板とを接続するケーブルであって、前記信号を伝送する前記ケーブルと、
を備え、
前記第１の変換部は、前記画素データの並び順を、前記チップの前記交差方向における並び順ではなく、かつ、前記発光素子の前記交差方向における並び順に対応した画素順ではない順番に並び替える符号化処理を実行し、
前記第２の変換部は、前記第１の変換部によって符号化された画素データを、前記画素データの並び順を、前記チップの前記交差方向における並び順、かつ、前記発光素子の前記交差方向における並び順に対応した画素順に復元することを特徴とする画像形成装置。
【請求項２】
前記第１の変換部は、前記画素データをランダムに配列することにより符号化することを特徴とする請求項１に記載の画像形成装置。
【請求項３】
前記送信部と前記受信部との間のデータ転送は、小振幅差動信号方式で行われることを特徴とする請求項１又は請求項２に記載の画像形成装置。
【請求項４】
前記感光体の前記回転方向の解像度に対応する１ライン分の周期信号を生成する第２の生成手段を備え、
前記第１の変換部は、前記画素データと前記第２の生成手段により生成された前記周期信号とを含むデータを前記信号に変換することを特徴とする請求項３に記載の画像形成装置。
【請求項５】
前記第１の変換部は、前記複数のチップのそれぞれの前記交差方向における前記複数の発光素子の並び順に対応する所定の画素数の画素データを並び替えることを特徴とする請求項４に記載の画像形成装置。
【請求項６】
前記第１の変換部は、前記チップの前記交差方向における並び順ではなく、かつ、前記発光素子の前記交差方向における並び順に対応した画素順ではない順番に並び替えた画素データを、前記ケーブルを介した１回の転送で転送可能なビット数に分割することを特徴とする請求項５に記載の画像形成装置。
【請求項７】
前記送信部は、前記第１の変換部により変換された前記信号をパラレル信号からシリアル信号に変換するパラレル−シリアル変換部と、前記パラレル−シリアル変換部により変換された前記シリアル信号を、ケーブルを介して送信する差動送信部と、を有することを特徴とする請求項３から請求項６のいずれか１項に記載の画像形成装置。
【請求項８】
前記受信部は、前記差動送信部から送信された前記シリアル信号を、前記ケーブルを介して受信する差動受信部と、前記差動受信部によって受信した前記シリアル信号を前記パラレル信号に変換するシリアル−パラレル変換部と、を有することを特徴とする請求項７に記載の画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子写真方式の画像形成装置に関する。
【背景技術】
【０００２】
電子写真方式の画像形成装置であるプリンタでは、露光ヘッドを使用して感光ドラムを露光し、潜像形成を行う方式が一般的に知られている。なお、露光ヘッドには、ＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）や有機ＥＬ（Ｏｇａｎｉｃ  Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）などが用いられる。露光ヘッドは、感光ドラムの長手方向に配列された発光素子列と、発光素子列からの光を感光ドラム上に結像させるロッドレンズアレイと、から構成される。ＬＥＤや有機ＥＬは、発光面からの光の照射方向がロッドレンズアレイと同一方向となる面発光形状を有する構成が知られている。ここで、発光素子列の長さは、感光ドラム上における画像領域幅に応じて決まり、プリンタの解像度に応じて発光素子間の間隔が決まる。例えば、１２００ｄｐｉのプリンタの場合、画素の間隔は解像度に相当する間隔である２１．１６μｍであり、そのため、発光素子間の間隔も２１．１６μｍに対応する間隔となる。このような露光ヘッドを使用したプリンタでは、レーザビームを回転多面鏡によって偏向されたレーザビームによって感光ドラムを走査するレーザ走査方式のプリンタと比べて、使用する部品数が少ないため、装置の小型化、低コスト化が容易である。また、露光ヘッドを使用したプリンタでは回転多面鏡の回転によって生じる音が低減される。
【０００３】
ＬＥＤを用いた露光ヘッドは、面発光素子アレイチップが複数並べられ、約３１６ｍｍの画像幅に対応した画像形成を可能とする構成が一般的に実施されている。露光ヘッドの駆動部と画像コントローラは別々の基板に分かれて搭載されている。例えば画像コントローラは制御基板に搭載され、露光ヘッドの駆動部は駆動基板に搭載される。このため、画像データは画像信号に変換され、例えばフレキシブルフラットケーブル（Ｆｌｅｘｉｂｌｅ  Ｆｌａｔ  Ｃａｂｌｅ：以下、ＦＦＣとする）等のケーブルを介して画像コントローラから露光ヘッドの駆動部へ転送される。画像コントローラから露光ヘッドの駆動部に転送される画像信号には、ケーブルのピン数を削減すること等を目的として、画像コントローラ側でパラレルデータからシリアルデータに変換された（以下、パラレル−シリアル変換という）信号が用いられる。また、パラレル−シリアル変換により転送時間を要するため、高速でデータを差動転送するチャネルリンクＳｅｒＤｅｓ（ＳＥＲｉａｌｉｚｅｒ／ＤＥＳｅｒｉａｌｉｚｅｒ）等が一般的に用いられている。このようなデータ転送の構成においては、放射ノイズが発生するという課題がある。放射ノイズの対策として、ケーブルに放射ノイズを除去する目的で専用の部材を設けることが知られている。また、画像コントローラのパラレル−シリアル変換を行うＩＣの電源に固定電圧レギュレータを設けることで、画像信号の電圧のスイング幅を低く抑え、放射ノイズの影響を低減する手法が知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２６２４３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、電源電圧以外に、入力される画像のパターンも放射ノイズの要因として影響する。例えば、特定のパターンが所定の周期で繰り返される画像パターン（例えば、スクリーン画像）が入力された場合、所定の周波数成分が顕著となり、放射ノイズの要因となって品質が低下してしまうおそれがある。
【０００６】
本発明は、このような状況のもとでなされたもので、入力された画像データのパターンによらず放射ノイズを低減することを目的とする。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明は、以下の構成を備える。
【０００８】
（１）回転駆動される感光体と、前記感光体を露光する複数の発光素子を有するチップを有し、前記感光体の回転方向と交差する交差方向において複数の前記チップが互いに異なる位置に配列された露光ヘッドと、前記複数のチップが有するそれぞれの前記複数の発光素子を駆動するために、入力画像データに基づいて第１の解像度より高解像度の第２の解像度に相当する各画素に対応する画素データを生成する第１の生成手段と、を備え、前記交差方向における前記複数の発光素子の配列間隔に対応する前記第１の解像度の画像を形成する画像形成装置であって、前記第１の生成手段により生成された画素データを取得して前記画素データの並び順を並び替えた符号化処理を実行して信号に変換する第１の変換部と、前記第１の変換部により変換された前記信号を送信する送信部と、前記第１の生成手段、前記第１の変換部、前記送信部を搭載した制御基板と、前記送信部から送信された前記信号を受信する受信部と、前記受信部によって受信した前記信号から前記画素データを復元する復号化処理を実行する第２の変換部と、前記第２の変換部によって復元された前記画素データに基づいて前記複数のチップがそれぞれ有する前記複数の発光素子を駆動する駆動部と、前記受信部、前記第２の変換部、前記駆動部を搭載した駆動基板と、前記制御基板と前記駆動基板とを接続するケーブルであって、前記信号を伝送する前記ケーブルと、を備え、前記第１の変換部は、前記画素データの並び順を、前記チップの前記交差方向における並び順ではなく、かつ、前記発光素子の前記交差方向における並び順に対応した画素順ではない順番に並び替える符号化処理を実行し、前記第２の変換部は、前記第１の変換部によって符号化された画素データを、前記画素データの並び順を、前記チップの前記交差方向における並び順、かつ、前記発光素子の前記交差方向における並び順に対応した画素順に復元することを特徴とする画像形成装置。
【発明の効果】
【０００９】
本発明によれば、入力された画像データのパターンによらず放射ノイズを低減することができる。
【図面の簡単な説明】
【００１０】
【図１】実施例の画像形成装置の構成を示す概略断面図
【図２】実施例の露光ヘッドと感光ドラムの位置関係を説明する図、及び露光ヘッドの構成を説明する図
【図３】実施例のプリント基板の模式図、及び面発光素子アレイチップの構成を説明する図
【図４】実施例の制御基板及び駆動基板の制御ブロック図
【図５】実施例のチップデータ変換部の制御ブロック図、及びタイミングチャート
【図６】実施例のチップデータ変換部の画像データの処理を説明する図
【図７】実施例のフィルタ処理を説明する図
【図８】実施例のフィルタ処理を説明する図
【図９】実施例のルックアップテーブルを示す図
【図１０】実施例の面発光素子アレイチップの回路を説明する図
【図１１】実施例のシフトサイリスタのゲート電位の分布状態を説明する図
【図１２】実施例の面発光素子アレイチップの駆動信号波形を示す図
【図１３】実施例の面発光サイリスタの断面を示す図
【図１４】実施例のデータ送信部、データ受信部のブロック図
【図１５】実施例のＬＶＤＳ送信部、ＬＶＤＳ受信部のブロック図、チャネルリンクＳｅｒＤｅｓの転送ビット配列図
【図１６】実施例の解像度の流れを示すブロック図、データ転送のビット配列図
【図１７】実施例の送信フォーマット変換部の処理を示すフローチャート
【図１８】実施例の送信フォーマット変換部のブロック図
【図１９】実施例のチップ毎の画像データのバッファ格納図
【図２０】実施例のチップ順かつ画素順でない配列でのバッファ格納図、ＬＶＤＳ送信部へ入力される画像配列図
【図２１】実施例の受信フォーマット変換部のブロック図、受信フォーマット変換部のデータのバッファ格納図
【図２２】実施例との比較のための従来の転送データのＦＦＴ解析図、実施例の転送データのＦＦＴ解析図
【図２３】その他の実施例のブロック図
【図２４】その他の実施例のブロック図
【発明を実施するための形態】
【００１１】
次に、本発明の一実施形態について、適宜図面を参照しながら説明する。なお、以下の説明においては、まず、一例としての画像形成装置の全体構成及び制御を説明した後、本発明の特徴部分の詳細を説明する。
【実施例】
【００１２】
［画像形成装置の構成］
図１は、実施例１における電子写真方式の画像形成装置の構成を示す概略断面図である。図１に示す画像形成装置は、スキャナ機能とプリンタ機能を備える複合機（ＭＦＰ）であり、スキャナ部１００、作像部１０３、定着部１０４、給紙／搬送部１０５、及びこれらを制御するプリンタ制御部（不図示）から構成される。スキャナ部１００は、原稿台に置かれた原稿に照明を照射し原稿画像を光学的に読み取り、読み取った画像を電気信号に変換して画像データを作成する。
【００１３】
作像部１０３は、無端の搬送ベルト１１１の回転方向（反時計回り方向）に沿って、シアン（Ｃ）、マゼンタ（Ｍ）、イエロー（Ｙ）、ブラック（Ｋ）の順に並べられた、４連の画像形成ステーションを備える。４つの画像形成ステーションは同じ構成を有し、各画像形成ステーションは、矢印方向（時計回り方向）に回転する感光体である感光ドラム１０２、露光ヘッド１０６、帯電器１０７、現像器１０８を備えている。なお、感光ドラム１０２、露光ヘッド１０６、帯電器１０７、現像器１０８の添え字ａ、ｂ、ｃ、ｄは、それぞれ画像形成ステーションのブラック（Ｋ）イエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）に対応する構成であることを示す。なお、以下では、特定の感光ドラム等を指す場合を除き、符号の添え字を省略することとする。
【００１４】
作像部１０３では、感光ドラム１０２を回転駆動し、帯電器１０７によって感光ドラム１０２を帯電させる。露光手段である露光ヘッド１０６は、配列されたＬＥＤアレイを画像データに応じて発光し、ＬＥＤアレイのチップ面で発光した光を、ロッドレンズアレイによって感光ドラム１０２上（感光体上）に集光し、静電潜像を形成する。現像器１０８は、感光ドラム１０２に形成された静電潜像をトナーで現像する。そして、現像されたトナー像は、記録紙を搬送する搬送ベルト１１１上の記録紙に転写される。このような一連の電子写真プロセスが各画像形成ステーションで実行される。なお、画像形成時には、シアン（Ｃ）の画像形成ステーションでの画像形成が開始されて所定時間が経過した後に、順次、マゼンタ（Ｍ）、イエロー（Ｙ）、ブラック（Ｋ）の各画像形成ステーションで、画像形成動作が実行される。
【００１５】
図１に示す画像形成装置は、記録紙を給紙するユニットとして、給紙／搬送部１０５が有する本体内給紙ユニット１０９ａ、１０９ｂ、大容量の給紙ユニットである外部給紙ユニット１０９ｃ、及び手差し給紙ユニット１０９ｄを備えている。画像形成時には、このうち、予め指示された給紙ユニットから記録紙が給紙され、給紙された記録紙はレジストレーションローラ１１０まで搬送される。レジストレーションローラ１１０は、上述した作像部１０３において形成されたトナー像が記録紙に転写されるタイミングで、搬送ベルト１１１に記録紙を搬送する。搬送ベルト１１１により搬送される記録紙には、各画像形成ステーションの感光ドラム１０２上に形成されたトナー像が順次転写される。未定着のトナー像が転写された記録紙は、定着部１０４へと搬送される。定着部１０４は、ハロゲンヒータ等の熱源を内蔵し、記録紙上のトナー像を、２つのローラにより加熱・加圧することによって記録紙に定着させる。定着部１０４によりトナー像が定着された記録紙は、排出ローラ１１２により画像形成装置の外部に排出される。
【００１６】
ブラック（Ｋ）の画像形成ステーションの記録紙搬送方向の下流側には、搬送ベルト１１１に対向する位置に、検知手段である光学センサ１１３が配置されている。光学センサ１１３は、各画像形成ステーション間のトナー像の色ずれ量を導出するため、搬送ベルト１１１上に形成されたテスト画像の位置の検出を行う。光学センサ１１３により導出された色ずれ量は、後述する制御基板４１５（図４参照）に通知され、記録紙上に色ずれのないフルカラートナー像が転写されるように、各色の画像位置が補正される。また、プリンタ制御部（不図示）は、複合機（ＭＦＰ）全体を制御するＭＦＰ制御部（不図示）からの指示に応じて、上述したスキャナ部１００、作像部１０３、定着部１０４、給紙／搬送部１０５等を制御しながら、画像形成動作を実行する。
【００１７】
ここでは、電子写真方式の画像形成装置の例として、搬送ベルト１１１上の記録紙に各画像形成ステーションの感光ドラム１０２に形成されたトナー像を直接転写する方式の画像形成装置について説明した。本発明は、このような感光ドラム１０２上のトナー像を直接、記録紙に転写する方式のプリンタに限定されるものではない。例えば、感光ドラム１０２上のトナー像を中間転写ベルトに転写する一次転写部と、中間転写ベルト上のトナー像を記録紙に転写する二次転写部を備える画像形成装置についても、本発明は適用することができる。
【００１８】
［露光ヘッドの構成］
次に、感光ドラム１０２に露光を行う露光ヘッド１０６について、図２を参照して説明する。図２（ａ）は、露光ヘッド１０６と感光ドラム１０２との位置関係を示す斜視図であり、図２（ｂ）は、露光ヘッド１０６の内部構成と、露光ヘッド１０６からの光束がロッドレンズアレイ２０３により感光ドラム１０２に集光される様子を説明する図である。図２（ａ）に示すように、露光ヘッド１０６は、矢印方向に回転する感光ドラム１０２の上部の、感光ドラム１０２に対向する位置に、取付け部材（不図示）によって画像形成装置に取り付けられている（図１）。
【００１９】
図２（ｂ）に示すように、露光ヘッド１０６は、駆動基板２０２と、駆動基板２０２に実装された面発光素子アレイ素子群２０１と、ロッドレンズアレイ２０３と、ハウジング２０４とから構成されている。ハウジング２０４には、ロッドレンズアレイ２０３と駆動基板２０２が取り付けられる。ロッドレンズアレイ２０３は、面発光素子アレイ素子群２０１からの光束を感光ドラム１０２上に集光させる。工場では、露光ヘッド１０６単体で組立て調整作業が行われ、各スポットのピント調整、光量調整が行われる。ここで、感光ドラム１０２とロッドレンズアレイ２０３との間の距離、及びロッドレンズアレイ２０３と面発光素子アレイ素子群２０１との間の距離が、所定の間隔となるように組立て調整が行われる。これにより、面発光素子アレイ素子群２０１からの光が感光ドラム１０２上に結像される。そのため、工場でのピント調整時には、ロッドレンズアレイ２０３と面発光素子アレイ素子群２０１との距離が所定の値となるように、ロッドレンズアレイ２０３の取付け位置の調整が行われる。また、工場での光量調整時には、面発光素子アレイ素子群２０１の各発光素子を順次発光させていき、ロッドレンズアレイ２０３を介して感光ドラム１０２上に集光させた光が所定光量になるように、各発光素子の駆動電流の調整が行われる。
【００２０】
［面発光素子アレイ素子群の構成］
図３は、面発光素子アレイ素子群２０１を説明する図である。図３（ａ）は、駆動基板２０２の面発光素子アレイ素子群２０１が実装された面の構成を示す模式図であり、図３（ｂ）は、駆動基板２０２の面発光素子アレイ素子群２０１が実装された面（第１面）とは反対側の面（第２面）の構成を示す模式図である。
【００２１】
図３（ａ）に示すように、駆動基板２０２に実装された面発光素子アレイ素子群２０１は、２９個の面発光素子アレイチップ１〜２９が、駆動基板２０２の長手方向に沿って、千鳥状に２列に配置された構成を有している。なお、図３（ａ）において、上下方向は回転方向である副走査方向（感光ドラム１０２の回転方向）を示し、水平方向は、副走査方向と直交する第２の方向である主走査方向を示す。主走査方向は、感光ドラム１０２の回転方向と交差する交差方向でもある。各々の面発光素子アレイチップの内部には、計５１６個の発光点を有する面発光素子アレイチップの各素子が、面発光素子アレイチップの長手方向に所定の解像度ピッチで配列されている。本実施例では、面発光素子アレイチップの各素子のピッチは、第１の解像度である１２００ｄｐｉの解像度のピッチである約２１．１６μｍ（≒２．５４ｃｍ／１２００ドット）となっている。その結果、１つの面発光素子アレイチップ内における５１６個の発光点の端から端までの配列間隔は、約１０．９ｍｍ（≒２１．１６μｍ×５１６）である。面発光素子アレイ素子群２０１は、２９個の面発光素子アレイチップから構成されている。面発光素子アレイ素子群２０１における露光可能な発光素子数は１４，９６４素子（＝５１６素子×２９チップ）となり、約３１６ｍｍ（≒約１０．９ｍｍ×２９チップ）の主走査方向の画像幅に対応した画像形成が可能となる。
【００２２】
図３（ｃ）は、長手方向に２列に配置された面発光素子アレイチップのチップ間の境界部の様子を示す図であり、水平方向は、図３（ａ）の面発光素子アレイ素子群２０１の長手方向である。図３（ｃ）に示すように、面発光素子アレイチップの端部には、制御信号が入力されるワイヤボンディングパッドが配置されており、ワイヤボンディングパッドから入力された信号により、転送部及び発光素子が駆動される。また、面発光素子アレイチップは、複数の発光素子を有している。面発光素子アレイチップ間の境界部においても、発光素子の長手方向のピッチ（２つの発光素子の中心点と中心点の間隔）は、１２００ｄｐｉの解像度のピッチである約２１．１６μｍとなっている。また、上下２列に並んだ面発光素子アレイチップは、上下の面発光素子アレイチップの発光点の間隔（図中、矢印Ｓで示す）が約８４μｍ（１２００ｄｐｉで４画素分、２４００ｄｐｉで８画素分の各解像度の整数倍の距離）となるように配置されている。
【００２３】
また、図３（ｂ）に示すように、面発光素子アレイ素子群２０１が実装された面とは反対側の駆動基板２０２の面には、駆動部３０３ａ、３０３ｂ、及びコネクタ３０５が実装されている。駆動部３０３ａ、３０３ｂは、ドライバＩＣである。コネクタ３０５の両側に配置された駆動部３０３ａ、３０３ｂは、それぞれ面発光素子アレイチップ１〜１５、面発光素子アレイチップ１６〜２９を駆動する。駆動部３０３ａ、３０３ｂは、それぞれパターン３０４ａ、３０４ｂを介して、コネクタ３０５と接続されている。コネクタ３０５には、後述する制御基板４１５（図４参照）からの駆動部３０３ａ、３０３ｂを制御する信号線、電源電圧、グランドが接続されており、駆動部３０３ａ、３０３ｂと接続される。また、駆動部３０３ａ、３０３ｂからは、それぞれ面発光素子アレイ素子群２０１を駆動するための配線が駆動基板２０２の内層を通り、面発光素子アレイチップ１〜１５、面発光素子アレイチップ１６〜２９に接続されている。
【００２４】
［画像コントローラ部、露光ヘッドの制御構成］
図４は、画像データを処理し、駆動基板２０２に出力する出力手段である制御基板４１５と、制御基板４１５から入力された画像データに基づいて、感光ドラム１０２を露光する駆動基板２０２の制御ブロック図である。以下に説明する各ブロック４０１〜４１４は、ＩＣ内部のモジュールを示す。駆動基板２０２については、図４に示す駆動部３０３ａにより制御される面発光素子アレイチップ１〜１５について説明する。なお、駆動部３０３ｂ（図４には不図示）により制御される面発光素子アレイチップ１６〜２９も、駆動部３０３ａにより制御される面発光素子アレイチップ１〜１５と同様の動作を行う。また、説明を簡易化するために、ここでは１つの色の画像処理について説明するが、本実施例の画像形成装置では、同様の処理を４色同時に並列処理される。図４に示す制御基板４１５は、露光ヘッド１０６を制御する信号を送信するためのコネクタ４１６を有している。コネクタ４１６からは、駆動基板２０２のコネクタ３０５に接続されたケーブル４１７、４１９を介して、それぞれ画像データ、後述するＬｉｎｅ同期信号が送信される。また、コネクタ４１６からは、コネクタ３０５に接続されたケーブル４１８を介して、制御基板４１５のＣＰＵ４００からの制御信号が送信される。
【００２５】
［制御基板］
制御基板４１５は、駆動基板２０２に対して露光ヘッド１０６を制御するための信号を送信する。この信号は、画像データ、Ｌｉｎｅ同期信号をパラレル−シリアル変換した信号である。この信号は、制御基板４１５側のコネクタ４１６から信号を伝送するケーブル４１７を介して駆動基板２０２側のコネクタ３０５に入力される。また、ＣＰＵ４００の通信信号は、伝送ケーブル４１８を介して、駆動基板２０２側のコネクタ３０５に入力される。
【００２６】
制御基板４１５では、ＣＰＵ４００により、画像データの処理と印刷タイミングの処理が行われる。制御基板４１５は、画像データ生成部４０１、ラインデータシフト部４０２、チップデータ変換部４０３、チップデータシフト部４０４、データ送信部４０５、同期信号生成部４０６の機能ブロックから構成されている。なお、画像データ生成部４０１、ラインデータシフト部４０２、チップデータ変換部４０３、チップデータシフト部４０４は、入力画像データに基づいて２４００ｄｐｉに相当する各画素に対応する画素データを生成する第１の生成手段として機能する。以下、制御基板４１５での画像データが処理される順に、各機能ブロックでの処理について説明する。
【００２７】
（画像データ生成部）
データ生成手段である画像データ生成部４０１は、スキャナ部１００又は画像形成装置に接続された外部コンピュータから受信した画像データに対して、ＣＰＵ４００から指示された解像度でディザリング処理を行う。これにより、プリント出力のための画像データが生成される。本実施例では、画像データ生成部４０１は、１２００ｄｐｉよりも高解像度の第２の解像度である２４００ｄｐｉの解像度でディザリング処理を行うものとする。すなわち、画像データ生成部４０１が生成する画像データは、２４００ｄｐｉ相当の画素データである。本実施例の２４００ｄｐｉ相当の画素データは１ビットであるものとするが、複数ビットで１画素を表現しても良い。画像データ生成部４０１が生成する画素データは、副走査方向の２４００ｄｐｉ相当のラインに対応するラインデータである。なお、画像データ生成部４０１は、１つの集積回路４０１Ａである。
【００２８】
（ラインデータシフト部）
ＣＰＵ４００は、光学センサ１１３により検知された色ずれ量に基づいて、主走査方向（露光ヘッド１０６の長手方向）、副走査方向（感光ドラム１０２の回転方向でもあり、記録紙の搬送方向でもある）の画像シフト量を２４００ｄｐｉ単位で各々決定する。画像シフト量は、例えば、光学センサ１１３による色ずれ検出用パターン画像の検知結果に基づいて算出される色間の相対的な色ずれ量に基づいて、ＣＰＵ４００によって決定される。そして、ＣＰＵ４００は、補正手段であるラインデータシフト部４０２に画像シフト量を指示する。ラインデータシフト部４０２では、ＣＰＵ４００から指示された画像シフト量を基に、記録紙１ページ内の画像領域全域に対して、画像データ生成部４０１から入力された画像データを２４００ｄｐｉ単位でシフト処理する。なお、ラインデータシフト部４０２は、記録紙１ページ内の画像領域を複数に分割し、分割された複数の画像領域毎にシフト処理を実行するようにしても良い。
【００２９】
（同期信号生成部）
第２の生成手段である同期信号生成部４０６は、感光ドラム１０２の回転速度に同期した信号で、感光ドラム１０２の回転方向１ライン分のライン周期信号（以下、Ｌｉｎｅ同期信号という）を生成する。ＣＰＵ４００は、副走査方向の倍率が等倍である場合に、同期信号生成部４０６にＬｉｎｅ同期信号の周期を指示する。Ｌｉｎｅ同期信号の周期は、予め定められた感光ドラム１０２の回転速度に対して、感光ドラム１０２表面が回転方向（副走査方向）に２４００ｄｐｉの画素サイズ（約１０．５μｍ）移動する時間でもある。例えば、副走査方向に２００ｍｍ／秒の速度で印刷する場合には、ＣＰＵ４００は、Ｌｉｎｅ同期信号の周期（副走査方向１ライン分の周期）を約５２．９μｓ（≒（２５．４ｍｍ／２４００ドット）／２００ｍｍ）として、同期信号生成部４０６に指示する。画像形成装置が感光ドラム１０２の回転速度を検知する検知部を有している場合は、ＣＰＵ４００は、検知部の結果（エンコーダが出力する信号の発生周期）に基づいて、副走査方向の感光ドラム１０２の回転速度を算出する。ここで、検知部としては、例えば感光ドラムの回転軸に設置したエンコーダ等がある。ＣＰＵ４００は、当該算出結果に基づいてＬｉｎｅ同期信号の周期を決定する。一方、感光ドラム１０２の回転速度を検知する検知部を有していない場合、次のような情報に基づいて、感光ドラム１０２の回転速度を算出する。すなわち、ＣＰＵ４００は、ユーザが操作部から入力するシートの坪量（ｇ／ｃｍ２）やシートサイズなどの紙の種類の情報に基づいて、Ｌｉｎｅ同期信号の周期を決定する。
【００３０】
（チップデータ変換部）
チップデータ変換部４０３は、Ｌｉｎｅ同期信号に同期して、ラインデータシフト部４０２より、感光ドラム１０２の副走査方向の１ライン分ずつ、ラインデータの読み出しを行う。そして、チップデータ変換部４０３は、読み出したラインデータをチップ毎のラインデータに分割するデータ処理を実行する。
【００３１】
図５（ａ）は、チップデータ変換部４０３の構成を示すブロック図である。図５（ａ）において、同期信号生成部４０６から出力されるＬｉｎｅ同期信号は、カウンタ５３０に入力される。カウンタ５３０は、入力されるＬｉｎｅ同期信号を変調してＬｉｎｅ同期信号よりも高周波のＣＬＫ信号を生成する周波数変調回路を備えている。カウンタ５３０は、周波数変調回路の代わりにＬｉｎｅ同期信号よりも高周波のクロック信号（ＣＬＫ）を生成する発振器を内蔵していても良い。以下では、チップデータ変換部４０３がラインデータシフト部４０２からラインデータを読み出す構成を例示するが、実施の形態はこれに限られるものではない。すなわち、ラインデータシフト部４０２にＬｉｎｅ同期信号を供給し、かつクロック信号をラインデータシフト部４０２が内部で生成する。これにより、ラインデータシフト部４０２がチップデータ変換部４０３に対して主体的にラインデータを送信する構成としても良い。
【００３２】
カウンタ５３０はＬｉｎｅ同期信号が入力されると、カウント値を０にリセットした後、クロック信号（ＣＬＫ）（図５（ｂ）参照）のパルス数に同期して、カウンタ値をインクリメントする。カウンタ５３０が生成するＣＬＫ信号の周波数は、チップデータ変換部４０３がＬｉｎｅ同期信号の１周期内に読み出すべき画素データの容量（ビット数）と、後述するチップデータ変換部４０３のデータ処理速度と、に基づいて設計段階で決定される。例えば、上述したように、面発光素子アレイ素子群２０１は、副走査方向の１ラインを露光する発光素子を１４，９６４素子（１２００ｄｐｉ換算）有している。一方、画像データ生成部４０１は、２４００ｄｐｉの解像度でディザリング処理を行っている。そのため、ラインデータシフト部４０２から出力される副走査方向の１ライン分の画像データの画素数は、２９，９２８画素（＝１４，９６４×（２４００ｄｐｉ／１２００ｄｐｉ））となる。チップデータ変換部４０３は、Ｌｉｎｅ同期信号の間に、副走査方向１ライン分の画像データを読み出して後述するラインメモリ５００への書き込みと、後述するメモリ５０１〜５２９への画像データの書き込みを行う。そのため、カウンタ５３０は、１ラインのラインデータに含まれる画素数（２９，９２８）の２倍の数（５９，８５６）のカウント動作を行う。カウンタ５３０のカウント値が１〜２９，９２８までの期間をＴｍ１、カウント値が２９，９２９〜５９，８５６までの期間をＴｍ２とする（図５（ｂ）参照）。
【００３３】
ＲＥＡＤ制御部５３１は、カウンタ５３０のカウント値に応じてラインデータをラインデータシフト部４０２から読み出す。すなわち、ＲＥＡＤ制御部５３１は、カウンタ５３０のカウント値が１〜２９，９２８までの期間Ｔｍ１に、主走査方向１ライン分のラインデータ（２９，９２８画素）をラインメモリ５００に格納する。また、ＷＲ制御部５３２は、カウンタ５３０のカウント値が２９，９２９〜５９，８５６の期間Ｔｍ２に、ラインメモリ５００に格納された副走査方向１ライン分のラインデータをメモリ５０１〜５２９に分割して書き込む。メモリ５０１〜５２９はラインメモリ５００よりも記憶容量の少ないメモリであり、チップ毎に分割されたラインデータ（分割ラインデータ）を記憶する。メモリ５０１〜５２９は、面発光素子アレイチップ１〜２９に対応して設けられているＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ：先入れ先出し）メモリである。即ち、メモリ５０１は面発光素子アレイチップ１に対応するラインデータを記憶し、メモリ５０２は面発光素子アレイチップ２に対応するラインデータを記憶し、・・・メモリ５２９は面発光素子アレイチップ２９に対応するラインデータを記憶する。
【００３４】
続いて、チップデータ変換部４０３が実行するラインデータシフト部４０２から読み出したラインデータのメモリ５０１〜５２９への書き込み、及びメモリ５０１〜５２９に書き込まれた画像データの出力について説明する。図５（ｂ）は、チップデータ変換部４０３におけるラインデータの入出力タイミングを説明するタイムチャートである。図５（ｂ）において、Ｌｉｎｅ同期信号は、同期信号生成部４０６から出力されるパルス信号を示している。また、図中、ＴＬ１、ＴＬ２、・・・ＴＬ１０は、副走査方向１ライン分の周期の番号を示している。また、Ｌｉｎｅ同期信号の１周期は、カウンタ５３０のカウンタ値に応じて、期間Ｔｍ１と期間Ｔｍ２に分割されている。ラインメモリ５００への入力データは、ラインデータシフト部４０２からの画像データを示しており、周期ＴＬ１、ＴＬ２、・・・ＴＬ１０の期間Ｔｍ１にラインデータシフト部４０２から入力される。図５（ｂ）中の１ライン目データとは、副走査方向の１ライン目のラインデータ（主走査方向１ライン分）を指している。同様に、２ライン目データ、・・・１０ライン目データとは、それぞれ、副走査方向の２ライン目のラインデータ、・・・副走査方向の１０ライン目のラインデータ（主走査方向１ライン分）を指している。
【００３５】
また、図５（ｂ）に示す‘メモリ５０１への入力データ’は、ラインメモリ５００に格納された主走査方向１ライン分のラインデータのうち、面発光素子アレイチップ１に対応するラインデータがメモリ５０１に書き込まれるタイミングを示している。同様にメモリ５０２への入力データ、メモリ５０３への入力データ、・・・メモリ５２９への入力データは、各々面発光素子アレイチップ２、３、・・・２９に対応するラインデータがメモリ５０２、５０３、・・・５２９に書き込まれるタイミングを示している。なお、メモリ５０１への入力データの１ライン目データとは、主走査方向１ライン分の全ラインデータではなく、面発光素子アレイチップ１が対応する主走査方向のラインデータ（分割ラインデータ）を指している。メモリ５０２〜メモリ５２９の入力データについても同様である。
【００３６】
図５（ｂ）に示す‘メモリ５０１からの出力データ’は、メモリ５０１に書き込まれたラインデータを面発光素子アレイチップ１に出力するために読み出すタイミングを示している。同様に、図５（ｂ）に示す‘メモリ５０２からの出力データ’、・・・‘メモリ５２９からの出力データ’は、それぞれ面発光素子アレイチップ２、・・・面発光素子アレイチップ２９に出力するために読み出すタイミングを示している。なお、メモリ５０１からの出力データの１ライン目データとは、主走査方向１ライン分の全ラインデータではなく、面発光素子アレイチップ１が対応する主走査方向のラインデータ（分割ラインデータ）を指している。メモリ５０２〜メモリ５２９からの出力データについても同様である。
【００３７】
本実施例では、ラインメモリ５００から、主走査方向１ライン分のラインデータを順次読み出し、まず、面発光素子アレイチップ１のラインデータを格納するメモリ５０１への書き込みが行われる。次に、面発光素子アレイチップ２の画像データを格納するメモリ５０２への書き込みが行われ、以降、面発光素子アレイチップ２９の画像データを格納するメモリ５２９まで順次、書き込みが連続的に行われる。なお、チップデータ変換部４０３の後段のチップデータシフト部４０４では、面発光素子アレイチップ単位での副走査方向のデータシフト処理が行われる。そのため、メモリ５０１〜５２９には、副走査方向１０ライン分のラインデータが格納されるものとする。
【００３８】
更に、メモリ５０１〜５２９に格納されるラインデータは、各面発光素子アレイチップに対応する１チップ分のラインデータに加えて、隣接する面発光素子アレイチップの端部の画素データを複写した画素データも併せて格納される。例えば、メモリ５０２には、面発光素子アレイチップ２に対応するラインデータの両端それぞれに、次のような画素データが格納される。すなわち、面発光素子アレイチップ１の面発光素子アレイチップ２側の最端部の画素データと、面発光素子アレイチップ３の面発光素子アレイチップ２側の最端部の画素データと、が付加されて格納される。
【００３９】
図６は、ラインメモリ５００に格納されたラインデータと、メモリ５０１〜５２９に格納される画像データとの関係を説明する図である。図６（ａ）は、ラインメモリ５００に格納された面発光素子アレイチップ毎のラインデータを示す図であり、メモリ５０１〜５２９に配列変更される前のラインデータの配列のイメージを示している。ラインメモリ５００には、面発光素子アレイチップ（Ｎ−１）のラインデータ（ハッチング表示）、面発光素子アレイチップＮのラインデータ（白抜き表示）、面発光素子アレイチップ（Ｎ＋１）のラインデータ（ハッチング表示）が格納されている。
【００４０】
一方、図６（ｂ）は、面発光素子アレイチップＮに対応するメモリ５０１〜５２９毎に格納されたラインデータのイメージを示している。上述したように、面発光素子アレイチップに対応するメモリ５０２〜５２８には、該当する面発光素子アレイチップのラインデータに、隣接する面発光素子アレイチップの端部の画素データが付加されて格納される。図６（ｂ）に示す面発光素子アレイチップＮのラインデータのうち、最も左側の画素データは、面発光素子アレイチップ（Ｎ−１）のラインデータに含まれる面発光素子アレイチップＮに隣接する端部の画素データである（図中、矢印参照）。一方、図６（ｂ）に示す面発光素子アレイチップＮのラインデータのうち、最も右側の画素データは、面発光素子アレイチップ（Ｎ＋１）のラインデータのうち、面発光素子アレイチップＮに隣接する端部の画素データである（図中、矢印参照）。
【００４１】
なお、メモリ５０１には、面発光素子アレイチップ１に対応するラインデータの端部に面発光素子アレイチップ２の面発光素子アレイチップ１側の最端部の画素データが付加されて格納される。また、メモリ５２９には、面発光素子アレイチップ２９に対応するラインデータの端部に面発光素子アレイチップ２８の面発光素子アレイチップ２９側の最端部の画素データが付加されて格納される。
【００４２】
このように、本実施例では、面発光素子アレイチップ毎に隣接する面発光素子アレイチップの端部の画素データを、該当の面発光素子アレイチップのラインデータの両端に追加して、メモリ５０１〜５２９に格納する。上述したチップデータ変換部４０３の動作により、主走査方向の１ライン分のラインデータは、面発光素子アレイチップ１〜２９に対応して設けられたメモリ５０１〜５２９に、隣接する面発光素子アレイの端部の画素データとともに格納される。なお、隣接する面発光素子アレイチップの端部の画素データは、後述するフィルタ処理部４０８において用いられる。
【００４３】
（チップデータシフト部）
補正手段であるチップデータシフト部４０４は、次のような制御を行う。すなわち、ＣＰＵ４００から予め指示された面発光素子アレイチップ毎の副走査方向の画像シフト量に関するデータ情報（２４００ｄｐｉ単位）に基づいて、メモリ５０１〜５２９からのラインデータの相対的な読み出しタイミングを制御する。以下、チップデータシフト部４０４が実行する副走査方向の画像シフト処理について具体的に説明する。
【００４４】
露光ヘッド長手方向において、偶数番目の各面発光素子アレイチップの実装位置にずれがないことが望ましい。同様に、露光ヘッド長手方向において、奇数番目の各面発光素子アレイチップの実装位置にずれがないことが望ましい。また、偶数番目の各面発光素子アレイチップと奇数番目の各面発光素子アレイチップとの副走査方向の実装位置関係は２４００ｄｐｉ相当で所定の画素数（例えば、８画素）であることが設計上好ましい。さらに、各面発光素子アレイチップ内における発光素子列の副走査方向の配置位置が固体差を持たず一定であることが好ましい。しかしながら、これらの実装位置や発光素子列の配置位置は誤差を含み、これらの誤差が出力画像の画質の低下を招く恐れがある。
【００４５】
図４に示すメモリ４２０（ＲＯＭ）には、駆動基板２０２に千鳥状に実装された面発光素子アレイチップ１〜２９の各発光素子列の副走査方向の相対的な位置関係から演算された補正データが記憶されている。例えば、メモリ４２０には、次のような測定データに基づく補正データが記憶されている。副走査方向の位置の基準となる面発光素子アレイチップ１の発光素子列に対し、他の面発光素子アレイチップ２〜２９の各発光素子列が副走査方向に２４００ｄｐｉ相当で何画素ずれて駆動基板２０２に実装されているかを示す補正データが記憶されている。測定データは、駆動基板２０２に面発光素子アレイチップ２〜２９を実装した後、測定装置によって各面発光素子アレイチップの発光素子を点灯させ、その受光結果に基づいて計測される。ＣＰＵ４００は、画像形成装置の電源がＯＮされたことに応じてメモリ４２０から読み出した補正データをチップデータシフト部４０４の内部レジスタに設定する。チップデータシフト部４０４は、内部レジスタに設定された補正データに基づいてメモリ５０１〜５２９に記憶された同一ラインを形成するためのラインデータのシフト処理を行う。例えば、面発光素子アレイチップ１の発光素子列に対して面発光素子アレイチップ２の発光素子列が２４００ｄｐｉ相当で副走査方向に８画素ずれて駆動基板２０２に実装されている場合には、チップデータシフト部４０４は、次のような処理を行う。すなわち、チップデータシフト部４０４は、駆動基板２０２への面発光素子アレイチップ１に対応するラインデータの出力タイミングに対して、同一ラインをなす面発光素子アレイチップ２に対応するラインデータの出力タイミングを８画素分遅延さっせる。そのため、チップデータシフト部４０４は、面発光素子アレイチップ１に対応するラインデータに対して、面発光素子アレイチップ２に対応する全ラインデータをシフトさせる。
【００４６】
（データ送信部）
データ送信部４０５は、駆動基板２０２に対して、上述した一連のラインデータに対応するデータ処理を実行した後のラインデータを駆動基板２０２に送信する。なお、データ送信部４０５の詳細な回路構成は後述する。前述した図５（ｂ）を参照して、画像データの送信タイミングについて説明する。図３（ａ）に示すように、面発光素子アレイチップのうち、奇数番目の面発光素子アレイチップ１、３、５、・・・２９は、副走査方向の上流側に配置され、偶数番目の面発光素子アレイチップ２、４、６、・・・２８は、副走査方向の下流側に配置されている。図５（ｂ）に示すタイムチャートでは、奇数番目の面発光素子アレイチップ１、２９に対応するメモリ５０１、メモリ５２９への画像データの書き込みは、最初のＬｉｎｅ同期信号の期間（図中、ＴＬ１、ＴＬ１０）で行われる。そして、次のＬｉｎｅ同期信号の期間（図中、ＴＬ２）で、奇数番目の面発光素子アレイチップ１、２９に対応するメモリ５０１、メモリ５２９から、副走査方向１ライン目のデータの読み出しが行われる。同様に、更に次のＬｉｎｅ同期信号の期間では、奇数番目の面発光素子アレイチップ１、２９に対応するメモリ５０１、メモリ５２９から、副走査方向２ライン目のデータの読み出しが行われる。そして、１０番目のＬｉｎｅ同期信号の期間（図中、ＴＬ１０）で、奇数番目の面発光素子アレイチップ１、２９に対応するメモリ５０１、メモリ５２９から、副走査方向９ライン目のデータの読み出しが行われる。また、偶数番目の面発光素子アレイチップ２に対応するメモリ５０２は、メモリ５０２への画像データの書き込みが行われた期間ＴＬ１から、Ｌｉｎｅ同期信号４２４の９パルス後の期間（図中、ＴＬ１０）で、メモリ５０２から画像データの読み出しが行われる。
【００４７】
データ送信部４０５は、チップデータシフト部４０４によって処理されたラインデータを駆動基板２０２に送信する。カウンタ５３０は、発振器の代わりに、入力されるＬｉｎｅ同期信号を変調してＬｉｎｅ同期信号よりも高周波のＣＬＫ信号を生成する周波数変調回路を備えている。カウンタ５３０は、周波数変調回路の代わりにＬｉｎｅ同期信号よりも高周波のクロック信号（ＣＬＫ）を生成する発振器を内蔵していても良い。本実施例では、Ｌｉｎｅ同期信号の１周期内でカウント値が５９，８５６（１ラインの画素データ数の２倍の数）以上になるように、クロック信号（図５（ｂ）のＣＬＫ）の周波数を定めている。これにより、Ｌｉｎｅ同期信号の１周期の時間内で、ラインメモリ５００への画像データの入力（書き込み）、及びラインメモリ５００からメモリ５０１〜５２９への画像データの出力（書き込み）が可能となる。
【００４８】
一方、メモリ５０１〜５２９からのデータの読み出しは、Ｌｉｎｅ同期信号の１周期の期間内に、２９個のメモリ５０１〜５２９から各面発光素子アレイチップに対応する、主走査方向１ライン分の画像データをパラレルに出力する。そのため、メモリ５０１〜５２９からの画像データの読み出し速度は、メモリへの書き込み速度に対して、低速で読み出してもよい。例えば、本実施例では、メモリ５０１〜５２９への画像データの書き込み時のクロック信号の周期の５８倍の長い周期で、メモリ５０１〜５２９から画像データを読み出すものとする。
【００４９】
なお、ラインデータシフト部４０２、チップデータ変換部４０３、チップデータシフト部４０４、データ送信部４０５、同期信号生成部４０６は、集積回路４０１Ａとは異なる集積回路４０２Ａである。また、ＣＰＵ４００は、集積回路４０１Ａ及び集積回路４０２Ａとは異なる集積回路である。
【００５０】
［露光ヘッドの駆動基板の構成］
（データ受信部）
次に、駆動基板２０２の駆動部３０３ａ内部の処理について説明する。データ受信部４０７は、制御基板４１５のデータ送信部４０５から送信されたデータを受信する。なお、データ受信部４０７の詳細な回路構成は後述する。また駆動部３０３ａはデータ受信部４０７で受信したクロック信号を基に動作する。これは駆動部３０３ａにクロック発振器や水晶振動子を不要とすることが可能となるためである。
【００５１】
ここで、データ受信部４０７、データ送信部４０５は、Ｌｉｎｅ同期信号に同期して副走査方向のライン単位で、画像データを送受信するものとする。前述したように、チップデータ変換部４０３では、面発光素子アレイチップ１〜２９のチップ毎にデータの配列を行い、以降の処理ブロックは面発光素子アレイチップ１〜２９のチップのデータを並列処理する構成となっている。駆動部３０３ａでは、面発光素子アレイチップ１〜１５に対応した画像データを受信し、チップ毎に並列に処理可能な回路を有するものとする。
【００５２】
（フィルタ処理部）
変換手段であるフィルタ処理部４０８では、面発光素子アレイチップ１〜２９毎の画像データに対して、主走査方向のフィルタ処理による補間処理を行い、主走査方向の解像度を２４００ｄｐｉから１２００ｄｐｉに変換する。
【００５３】
フィルタ処理を行う際に、面発光素子アレイチップの端部の画素の処理を行う場合、隣接する面発光素子アレイチップの画素データがないと、画像が欠落し画像不良を発生させる。そのため、前述したように制御基板４１５のチップデータ変換部４０３で、隣接する面発光素子アレイチップの端部側の画素データを加えて、画像データを配列しておくことで、画像の欠落のないフィルタ処理を行うことができる（図６参照）。
【００５４】
図７は、フィルタ処理部４０８でのフィルタ処理の様子を説明する図である。図７において、Ｄ１〜Ｄ９は、面発光素子アレイチップの画像データ（２４００ｄｐｉの入力データ）を示す。ここで、画像データＤ１〜Ｄ８は、該当の面発光素子アレイチップの画像データであり、画像データＤ９は、前述した隣接する面発光素子アレイチップの端部の画素データである。Ｄ１’〜Ｄ４’は、フィルタ処理部４０８のフィルタ処理を行った後の画像データ（１２００ｄｐｉの出力データ）を示している。出力データの解像度（１２００ｄｐｉ）は、入力データの解像度（２４００ｄｐｉ）の２分の１であり、各画素の画像データの算出式は、以下の（式１）で表される。
Ｄｎ’＝Ｄ（２×ｎ−１）×Ｋ２＋Ｄ（２×ｎ）×Ｋ１＋Ｄ（２×ｎ＋１）×Ｋ２・・・（式１）
【００５５】
ここで、ｎは、各面発光素子アレイチップ内部の発光素子数５１６に対応し、発光素子の点灯順番に基づき、ｎ＝１〜５１６の順で逐次、各発光素子での画像データの演算が行われる。第１の係数であるＫ１は、出力データと、主走査方向の同じ座標位置となる入力データに対する重み係数である。第２の係数であるＫ２は、出力データに対して主走査方向に２分の１画素分ずれた座標の入力データに対する重み係数である。本実施例では、Ｋ１＝０．５、Ｋ２＝０．２５の値で補間演算（フィルタ処理）を行うこととしているが、本実施例と異なる重み係数を用いてもよい。本実施例では、重み係数Ｋ２を０より大きい値とすることで、出力データの解像度（１２００ｄｐｉ）よりも高い解像度（２４００ｄｐｉ）で生成された画像データの情報を出力データに反映することができる。具体的には、制御基板４１５の画像データ生成部４０１から駆動基板２０２のデータ受信部４０７までの処理は、主走査方向の画像位置移動を２４００ｄｐｉで行い、後段のフィルタ処理部４０８では画像データの解像度を１２００ｄｐｉに変換する。これにより、２４００ｄｐｉ単位での画像移動精度を維持した状態で、１２００ｄｐｉの画像を生成することが可能となる。
【００５６】
図８は、フィルタ処理前後での画像データのシフト、及びフィルタ処理による画像データの変化について説明する図である。図８（ａ）は、制御基板４１５の画像データ生成部４０１で、面発光素子アレイチップ１、２、３のディザリング処理した後の２４００ｄｐｉの画像データを示す図である。図８（ａ）において、画像データは黒・白の２階調で示している。また、図８（ａ）の縦軸は副走査方向を示し、ｍ〜ｍ＋３は副走査方向のラインを示す。また、図８（ａ）の横軸は主走査方向を示し、１、２〜ｎ−１、ｎは、面発光素子アレイチップ中の発光素子の２４００ｄｐｉでの配列順番を示す。図８（ｂ）は、図８（ａ）に示す画像データを制御基板４１５のラインデータシフト部４０２、チップデータシフト部４０４により、２４００ｄｐｉ単位で画像データをシフトさせた後の画像データを示す図である。図８（ｂ）は説明を簡便にするために、図８（ａ）に示す画像データを主走査方向の左方向に１画素分、画像をシフトし、面発光素子アレイチップ１に対応する画像データをアレイチップ単位で副走査方向の下方向に１画素分、画像をシフトさせた例を示している。
【００５７】
図８（ｃ）は、図８（ｂ）で主走査方向、副走査方向にシフトさせた画像に対して、駆動基板２０２の駆動部３０３ａのフィルタ処理部４０８により、主走査方向の画像データを２４００ｄｐｉから１２００ｄｐｉに解像度変換した後の画像データを示す。なお、横軸方向の１’、２’、・・・、ｎ／２−１、ｎは、１２００ｄｐｉに解像度変換した後の面発光素子アレイチップの発光素子の配列順番を示す。また、図８（ｃ）の解像度変換後の各画素（１２００ｄｐｉ）の主走査方向の大きさは、図８（ｂ）に示す１画素（２４００ｄｐｉ）の２倍の大きさとなる。更に、各画素の位置は、図８（ｂ）の半画素分、右側にずれた位置（主走査方向に半画素分進んだ位置）となるが、解像度変換の前後で、画像の重心位置は変わらない。例えば、図８（ｃ）の解像度変換後の面発光素子アレイチップ１の画素１’の大きさ及び位置は、図８（ｂ）の解像度変換前の面発光素子アレイチップ１の画素位置１の画素の半分と、画素位置２の画素と、画素位置３の画素の半分を加えた大きさ及び位置となる。同様に、図８（ｃ）の解像度変換後の面発光素子アレイチップ１の画素２’の大きさ及び位置は、図８（ｂ）の解像度変換前の面発光素子アレイチップ１の画素位置３の画素の半分と画素位置４の画素と画素位置５の画素の半分を加えた大きさ及び位置となる。
【００５８】
また、図８（ｃ）の解像度変換後の面発光素子アレイチップ１の画素（ｎ／２−１）の大きさ及び位置は、次のようになる。すなわち、図８（ｂ）の解像度変換前の面発光素子アレイチップ１の画素位置（ｎ−３）の画素の半分と、画素位置（ｎ−２）の画素と、画素位置（ｎ−１）の画素の半分を加えた大きさ及び位置となる。同様に、図８（ｃ）の解像度変換後の面発光素子アレイチップ１の画素（ｎ／２）の大きさ及び位置は、次のようになる。すなわち、図８（ｂ）の解像度変換前の面発光素子アレイチップ１の画素位置（ｎ−１）の画素の半分と、画素位置（ｎ）の画素と、隣接する面発光素子アレイチップ２の画素位置１の画素の半分を加えた大きさ及び位置となる。なお、図８（ｃ）の各画素中の数字は、各画素の濃度値を示している。本実施例では、解像度変換後は階調数８ｂｉｔで処理されるものとする。図中、黒部分の濃度値を１００％、白部分（図中に表示されていない枠部も含む）の濃度値を０％とすると、各画素の濃度値を上述した（式１）より算出すると、濃度値は０％、２５％、５０％、７５％、１００％の５つの値で表現される。解像度変換後の１画素の階調数を３ｂｉｔ以上で処理することで、濃度段差が生じない滑らかな処理が可能となる。
【００５９】
例えば、図８（ｃ）の（ｍ＋３）行の面発光素子アレイチップ１の画素１’の濃度値は、（式１）と図８（ｂ）における画素の濃度を用いて、次のように算出される。すなわち、画素１’の濃度値＝画素１の濃度（１）×Ｋ２（０．２５）＋画素２の濃度（１）×Ｋ１（０．５）＋画素３の濃度（０）×Ｋ２（０．２５）＝０．７５（７５％）となる。同様に、図８（ｃ）の（ｍ＋３）行の面発光素子アレイチップ１の画素２’の濃度値は、（式１）と図８（ｂ）における画素の濃度を用いて、次のようになる。すなわち、画素２’の濃度値＝画素３の濃度（０）×Ｋ２（０．２５）＋画素４の濃度（０）×Ｋ１（０．５）＋画素５の濃度（０）×Ｋ２（０．２５）＝０（０％）となる。また、図８（ｃ）の（ｍ＋３）行の面発光素子アレイチップ１の画素（ｎ／２）の濃度値は、（式１）と図８（ｂ）における画素の濃度を用いて、次のようになる。すなわち、画素（ｎ／２）の濃度値＝画素（ｎ−１）の濃度（１）×Ｋ１（０．２５）＋画素（ｎ）の濃度（１）×Ｋ１（０．５）＋面発光素子アレイチップ２の画素１の濃度（０）×Ｋ２（０．２５）＝０．７５１（７５％）となる。
【００６０】
また、フィルタ処理を行う際に、面発光素子アレイチップの端部の画素の処理を行う場合、隣接する面発光素子アレイチップの画素データがないと、画像が欠落し画像不良を発生させる。そのため、前述したように制御基板４１５のチップデータ変換部４０３で、隣接する面発光素子アレイチップの端部側の画素データを加えて、画像データを配列しておくことで、画像の欠落のないフィルタ処理を行うことができる。
【００６１】
（ＬＵＴ）
続くＬＵＴ４１０は、面発光素子アレイチップ内の発光素子に対応する画素毎の画像データ値（濃度データ値）をルックアップテーブル（Ｌｏｏｋ  Ｕｐ  Ｔａｂｌｅ）を参照して、データ変換を行う。ＬＵＴ４１０では、面発光素子アレイチップの発光時間の応答特性に基づいて、パルス発光させたときの積算光量が所定の値となるように、画素毎のデータ値の変換を行う。例えば、面発光素子アレイチップの発光時間の応答が遅く、積算光量が目標値より小さい場合は、データ値が増えるようにデータ変換を行う。本実施例では、ＣＰＵ４００は、画像形成を開始する前に、ルックアップテーブルに設定される変換テーブルの値を、実験的に得られた発光素子アレイの応答特性に基づいた所定の値に設定するものとする。
【００６２】
図９は、ルックアップテーブルの一例を示す図である。ＬＵＴ４１０が（ａ）から（ｃ）のいずれかを用いて１２００ｄｐｉ相当の画素データをＰＷＭ信号に変換する。（ａ）〜（ｃ）は１２００ｄｐｉ相当の画素データを８ビットのＰＷＭデータに変換するテーブルである。ここで、「０００，００１，０１０，０１１，１００」は、それぞれ「濃度０％、濃度２５％、濃度５０％、濃度７５％、濃度１００％」を示す１２００ｄｐｉ相当の画素データである。ＰＷＭデータの「１」はＬＥＤのＯＮデータ（発光データ）であり、「０」はＯＦＦデータ（非発光データ）を示す。ＰＷＭデータが後述するΦＷ１〜ΦＷ４に相当する。
【００６３】
（ＰＷＭ信号生成部、タイミング制御部、制御信号生成部、駆動電圧生成部）
第３の生成手段であるＰＷＭ信号生成部４１１では、画素毎のデータ値に応じて面発光素子アレイチップが１画素区間内で発光する発光時間に対応したパルス幅信号（以下、ＰＷＭ信号という）を生成する。ＰＷＭ信号を出力するタイミングは、タイミング制御部４１２により制御される。タイミング制御部４１２は、制御基板４１５の同期信号生成部４０６で生成されたＬｉｎｅ同期信号より、各画素の画素区間に対応した同期信号を生成し、ＰＷＭ信号生成部４１１に出力する。駆動電圧生成部４１４は、ＰＷＭ信号に同期して、面発光素子アレイチップを駆動する駆動電圧を生成する。なお、駆動電圧生成部４１４は、ＣＰＵ４００によって所定の光量となるように出力信号の電圧レベルを５Ｖ中心に調整可能な構成とする。本実施例では、各面発光素子アレイチップは、同時に４つの発光素子を独立して駆動できる構成となっている。駆動電圧生成部４１４は、面発光素子アレイチップ毎に駆動信号４ライン、露光ヘッド１０６全体では、千鳥状構成の１ライン（１５チップ）×４＝６０ラインに駆動信号を供給する。各面発光素子アレイチップに供給される駆動信号は、ΦＷ１〜ΦＷ４とする（図１０参照）。一方、後述するシフトサイリスタ（図１０参照）の動作により、順次、面発光素子アレイチップが駆動される。制御信号生成部４１３は、タイミング制御部４１２で生成された画素区間に対応する同期信号より、画素毎にシフトサイリスタを転送するための制御信号Φｓ、Φ１、Φ２を生成する（図１０参照）。
【００６４】
［ＳＬＥＤ回路の説明］
図１０は、本実施例の自己走査型発光素子（Ｓｅｌｆ−Ｓｃａｎｎｉｎｇ  ＬＥＤ：ＳＬＥＤ）アレイチップの一部分を抜き出した等価回路である。図１０において、Ｒａ、Ｒｇはそれぞれアノード抵抗、ゲート抵抗であり、Ｔｎはシフトサイリスタ、Ｄｎは転送ダイオード、Ｌｎは発光サイリスタを示す。また、Ｇｎは、対応するシフトサイリスタＴｎ、及びシフトサイリスタＴｎに接続されている発光サイリスタＬｎの共通ゲートを表している。ここで、ｎは２以上の整数とする。Φ１は奇数番目のシフトサイリスタＴの転送ライン、Φ２は偶数番目のシフトサイリスタＴの転送ラインである。ΦＷ１〜ΦＷ４は発光サイリスタＬの点灯信号ラインであり、それぞれ抵抗ＲＷ１〜ＲＷ４と接続されている。ＶＧＫはゲートラインであり、Φｓはスタートパルスラインである。図１０に示すように、１個のシフトサイリスタＴｎに対し、発光サイリスタはＬ４ｎ−３〜Ｌ４ｎまでの４個が接続されており、同時に４個の発光サイリスタＬ４ｎ−３〜Ｌ４ｎが点灯可能な構成となっている。
【００６５】
［ＳＬＥＤ回路の動作］
次に、図１０に示すＳＬＥＤ回路の動作について説明する。なお、図１０の回路図において、ゲートラインＶＧＫには５Ｖが印加されているものとし、転送ラインΦ１、Φ２、及び点灯信号ラインΦＷ１〜ΦＷ４に入力される電圧も、同じく５Ｖとする。図１０において、シフトサイリスタＴｎがオン状態にあるとき、シフトサイリスタＴｎ、及びシフトサイリスタＴｎに接続されている発光サイリスタＬｎの共通ゲートＧｎの電位は約０．２Ｖまで引き下げられる。発光サイリスタＬｎの共通ゲートＧｎと発光サイリスタＬｎ＋１の共通ゲートＧｎ＋１との間は、結合ダイオードＤｎで接続されているため、結合ダイオードＤｎの拡散電位にほぼ等しい電位差が発生する。本実施例では、結合ダイオードＤｎの拡散電位は約１．５Ｖであるので、発光サイリスタＬｎ＋１の共通ゲートＧｎ＋１の電位は、発光サイリスタＬｎの共通ゲートＧｎの電位の０．２Ｖに、拡散電位の１．５Ｖを加えた１．７Ｖ（＝０．２Ｖ＋１．５Ｖ）となる。以下、同様に、発光サイリスタＬｎ＋２の共通ゲートＧｎ＋２の電位は３．２Ｖ（＝１．７Ｖ＋１．５Ｖ）、発光サイリスタＬｎ＋３（不図示）の共通ゲートＧｎ＋３（不図示）の電位は４．７Ｖ（＝３．２Ｖ＋１．５Ｖ）となる。ただし、発光サイリスタＬｎ＋４の共通ゲートＧｎ＋４以降の電位は、ゲートラインＶＧＫの電圧が５Ｖであり、これ以上の高い電圧にはならないので、５Ｖとなる。また、発光サイリスタＬｎの共通ゲートＧｎより前（図１０の共通ゲートＧｎよりも左側）の共通ゲートＧｎ−１の電位については、結合ダイオードＤｎ−１が逆バイアス状態になっているため、ゲートラインＶＧＫの電圧がそのまま印加され、５Ｖとなっている。
【００６６】
図１１（ａ）は、上述したシフトサイリスタＴｎがオン状態のときの各発光サイリスタＬｎの共通ゲートＧｎのゲート電位の分布を示す図であり、共通ゲートＧｎ−１、Ｇｎ、Ｇｎ＋１・・・は、図１０中の発光サイリスタＬの共通ゲートを指している。また、図１１（ａ）の縦軸は、ゲート電位を示す。各シフトサイリスタＴｎがオンするために必要な電圧（以下、しきい値電圧と表記）は、各々の発光サイリスタＬｎの共通ゲートＧｎのゲート電位に拡散電位（１．５Ｖ）を加えたものと、ほぼ同じ電位である。シフトサイリスタＴｎがオンしているとき、同じシフトサイリスタＴｎの転送ラインΦ２のラインに接続されているシフトサイリスタの中で、共通ゲートのゲート電位が最も低いのはシフトサイリスタＴｎ＋２である。シフトサイリスタＴｎ＋２に接続されている発光サイリスタＬｎ＋２の共通ゲートＧｎ＋２の電位は、先に説明したように３．２Ｖ（＝１．７Ｖ＋１．５Ｖ）（図１１（ａ））である。したがって、シフトサイリスタＴｎ＋２のしきい値電圧は４．７Ｖ（＝３．２Ｖ＋１．５Ｖ）となる。しかしながら、シフトサイリスタＴｎがオンしているため、転送ラインΦ２の電位は約１．５Ｖ（拡散電位）に引き込まれており、シフトサイリスタＴｎ＋２のしきい値電圧より低いために、シフトサイリスタＴｎ＋２はオンすることができない。同じ転送ラインΦ２に接続されている他のシフトサイリスタは、シフトサイリスタＴｎ＋２よりもしきい値電圧が高いため、同様にオンすることができず、シフトサイリスタＴｎのみがオン状態を保つことができる。
【００６７】
また、転送ラインΦ１に接続されているシフトサイリスタについては、しきい値電圧が最も低い状態であるシフトサイリスタＴｎ＋１のしきい値電圧は３．２Ｖ（＝１．７Ｖ＋１．５Ｖ）である。そして、次にしきい値電圧の低いシフトサイリスタＴｎ＋３（図７では不図示）は６．２Ｖ（＝４．７Ｖ＋１．５Ｖ）である。この状態で、転送ラインΦ１に５Ｖが入力されると、シフトサイリスタＴｎ＋１のみがオン状態に遷移できる。この状態では、シフトサイリスタＴｎとシフトサイリスタＴｎ＋１が同時にオンした状態である。そのため、シフトサイリスタＴｎ＋１から図１０の回路図中、右側に設けられたシフトサイリスタＴｎ＋２、Ｔｎ＋３等のゲート電位は、各々、拡散電位（１．５Ｖ）分、引き下げられる。ただし、ゲートラインＶＧＫの電圧が５Ｖであり、発光サイリスタＬの共通ゲートの電圧はゲートラインＶＧＫの電圧で制限されるため、シフトサイリスタＴｎ＋５より右側のゲート電位は５Ｖとなる。図１１（ｂ）は、このときの各共通ゲートＧｎ−１〜Ｇｎ＋４のゲート電圧分布を示す図であり、縦軸はゲート電位を示す。この状態で、転送ラインΦ２の電位を０Ｖに下げると、シフトサイリスタＴｎがオフし、シフトサイリスタＴｎの共通ゲートＧｎの電位がＶＧＫ電位まで上昇する。図１１（ｃ）は、このときのゲート電圧分布を示す図であり、縦軸はゲート電位を示す。こうして、シフトサイリスタＴｎからシフトサイリスタＴｎ＋１へのオン状態の転送が完了する。
【００６８】
［発光サイリスタの発光動作］
次に、発光サイリスタの発光動作に関して説明する。シフトサイリスタＴｎのみがオンしているとき、発光サイリスタＬ４ｎ−３〜Ｌ４ｎまでの４個の発光サイリスタのゲートはシフトサイリスタＴｎの共通ゲートＧｎに共通に接続されている。そのため、発光サイリスタＬ４ｎ−３〜Ｌ４ｎのゲート電位は、共通ゲートＧｎと同じ０．２Ｖである。したがって、各々の発光サイリスタのしきい値は１．７Ｖ（＝０．２Ｖ＋１．５Ｖ）であり、発光サイリスタの点灯信号ラインΦＷ１〜ΦＷ４から、１．７Ｖ以上の電圧が入力されれば、発光サイリスタＬ４ｎ−３〜Ｌ４ｎは点灯可能である。したがって、シフトサイリスタＴｎがオンしているときに、点灯信号ラインΦＷ１〜ΦＷ４に点灯信号を入力することにより、発光サイリスタＬ４ｎ−３〜Ｌ４ｎまでの４個の発光サイリスタを選択的に発光させることが可能である。このとき、シフトサイリスタＴｎの隣のシフトサイリスタＴｎ＋１の共通ゲートＧｎ＋１の電位は１．７Ｖであり、共通ゲートＧｎ＋１にゲート接続している発光サイリスタＬ４ｎ＋１〜４ｎ＋４のしきい値電圧は３．２Ｖ（＝１．７Ｖ＋１．５Ｖ）となる。点灯信号ラインΦＷ１〜ΦＷ４から入力される点灯信号は５Ｖであるので、発光サイリスタＬ４ｎ−３〜４ｎの点灯パターンと同じ点灯パターンで、発光サイリスタＬ４ｎ＋１〜Ｌ４ｎ＋４も点灯しそうである。ところが、発光サイリスタＬ４ｎ−３〜Ｌ４ｎまでの方がしきい値電圧が低いため、点灯信号ラインΦＷ１〜ΦＷ４から点灯信号が入力された場合には、発光サイリスタＬ４ｎ＋１〜Ｌ４ｎ＋４よりも早くオンする。一旦、発光サイリスタＬ４ｎ−３〜Ｌ４ｎがオンすると、接続されている点灯信号ラインΦＷ１〜ΦＷ４が約１．５Ｖ（拡散電位）に引き下げられる。そのため、点灯信号ラインΦＷ１〜ΦＷ４の電位が、発光サイリスタＬ４ｎ＋１〜Ｌ４ｎ＋４のしきい値電圧よりも低くなるため、発光サイリスタＬ４ｎ＋１〜Ｌ４ｎ＋４はオンすることができない。このように、１個のシフトサイリスタＴに複数の発光サイリスタＬを接続することで、複数個の発光サイリスタＬを同時点灯させることができる。
【００６９】
図１２は、図１０に示すＳＬＥＤ回路の駆動信号のタイミングチャートである。図１２では、上から順に、ゲートラインＶＧＫ、スタートパルスラインΦｓ、奇数番目、偶数番目のシフトサイリスタの転送ラインΦ１、Φ２、発光サイリスタの点灯信号ラインΦＷ１〜ΦＷ４の駆動信号の電圧波形を表している。なお、各駆動信号は、オン時の電圧は５Ｖ、オフ時の電圧は０Ｖである。また、図１２の横軸は時間を示す。また、Ｔｃは、クロック信号Φ１の周期を示し、Ｔｃ／２は、周期Ｔｃの半分（＝１／２）の周期を示す。
【００７０】
ゲートラインＶＧＫには常に５Ｖが供給される。また、奇数番目のシフトサイリスタ用のクロック信号Φ１、偶数番目のシフトサイリスタ用のクロック信号Φ２が同じ周期Ｔｃにて入力され、スタートパルスラインの信号Φｓは５Ｖが供給されている。奇数番目のシフトサイリスタ用のクロック信号Φ１が最初に５Ｖになる少し前に、ゲートラインＶＧＫに電位差をつけるために、スタートパルスラインの信号Φｓは０Ｖに落とされる。これにより、最初のシフトサイリスタＴｎ−１のゲート電位が５Ｖから１．７Ｖに引き込まれ、しきい値電圧が３．２Ｖになって、転送ラインΦ１による信号でオンできる状態になる。転送ラインΦ１に５Ｖが印加され、最初のシフトサイリスタＴｎ−１がオン状態に遷移してから少し遅れて、スタートパルスラインΦｓに５Ｖが供給され、以降、スタートパルスラインΦｓには５Ｖが供給され続ける。
【００７１】
転送ラインΦ１と転送ラインΦ２は互いのオン状態（ここでは５Ｖ）が重なる時間Ｔｏｖを持ち、略相補的な関係になるように構成される。発光サイリスタ点灯用信号ラインΦＷ１〜ΦＷ４は、転送ラインΦ１、Φ２の周期の半分の周期で送信され、対応するシフトサイリスタがオン状態のときに、５Ｖが印加されると点灯する。例えば期間ａでは同一のシフトサイリスタに接続されている４つの発光サイリスタが全て点灯している状態であり、期間ｂでは３つの発光サイリスタが同時点灯している。また、期間ｃでは全ての発光サイリスタは消灯状態であり、期間ｄでは２つの発光サイリスタが同時点灯している。期間ｅでは点灯する発光サイリスタは１つのみである。
【００７２】
本実施例では１個のシフトサイリスタに接続する発光サイリスタの数は４個としているがこれに限ったものではなく、用途に応じて４個より少なくても多くてもよい。なお、上述した回路では各サイリスタのカソードを共通とする回路について説明したが、アノード共通回路でも適宜極性を反転することで適用可能である。
【００７３】
［面発光サイリスタの構造］
図１３は、本実施例の面発光サイリスタ部の概略図である。図１３（ａ）は、メサ（台形）構造９２２に形成された発光素子が複数配列されている発光素子アレイの平面図（模式図）である。図１３（ｂ）は、図１３（ａ）に示すＢ−Ｂ線で、メサ構造９２２に形成された発光素子を切断したときの断面概略図である。発光素子が形成されたメサ構造９２２は、所定のピッチ（発光素子間の間隔）（例えば１２００ｄｐｉの解像度の場合には約２１．１６μｍ）で配置されており、各メサ構造９２２は、素子分離溝９２４により互いに分離されている。
【００７４】
図１３（ｂ）において、９００は第一伝導型の化合物半導体基板、９０２は基板９００と同じ第一伝導型のバッファ層、９０４は第一伝導型の二種類の半導体層の積層で構成される分布ブラッグ反射（ＤＢＲ）層である。また、９０６は第１の第一伝導型半導体層、９０８は第一伝導型とは異なる第１の第二伝導型半導体層、９１０は第２の第一伝導型半導体層、９１２は第２の第二伝導型半導体層である。図１３（ｂ）に示すように、半導体層９０６、９０８、９１０、９１２の、伝導型の異なる半導体を交互に積層することで、ｐｎｐｎ型（又はｎｐｎｐ型）のサイリスタ構造を形成している。本実施例では、基板９００にはｎ型のＧａＡｓ基板を用い、バッファ層９０２にはｎ型ＧａＡｓ又はｎ型のＡｌＧａＡｓ層、ＤＢＲ層９０４にはｎ型の高Ａｌ組成のＡｌＧａＡｓと低Ａｌ組成のＡｌＧａＡｓの積層構造を用いている。ＤＢＲ層の上の第１の第一伝導型半導体層９０６にはｎ型ＡｌＧａＡｓ、第１の第二伝導型半導体層９０８にはｐ型ＡｌＧａＡｓ、第２の第一伝導型半導体層９１０にはｎ型ＡｌＧａＡｓ、第２の第二伝導型半導体層９１２にはｐ型ＡｌＧａＡｓを用いている。
【００７５】
また、メサ構造型の面発光素子では、電流狭窄機構を用い、電流をメサ構造９２２側面に流さないようにすることで発光効率を向上させている。ここで、本実施例における電流狭窄機構について説明する。図１３（ｂ）に示すように、本実施例では第２の第二伝導型半導体層９１２であるｐ型ＡｌＧａＡｓの上に、ｐ型のＧａＰ層９１４を形成し、更にその上にｎ型の透明導電体であるＩＴＯ層９１８を形成している。ｐ型ＧａＰ層９１４は、透明導電体ＩＴＯ層９１８と接触する部分の不純物濃度を十分高く形成しておく。発光サイリスタに対して順バイアスを加えたとき（例えば裏面電極９２６を接地し、表面電極９２０に正電圧を加えたとき）、ｐ型ＧａＰ層９１４は、透明導電体ＩＴＯ層９１８と接触する部分の不純物濃度を十分高く形成されているため、トンネル接合となる。その結果、電流が流れる。このような構造により、ｐ型ＧａＰ層９１４は、ｎ型透明導電体ＩＴＯ層９１８と接触する部分に電流を集中させ、電流狭窄機構を形成している。なお、本実施例においては、ＩＴＯ層９１８とｐ型ＡｌＧａＡｓ層９１２との間に層間絶縁層９１６を設けている。ところが、ｎ型ＩＴＯ層９１８とｐ型ＡｌＧａＡｓ層９１２で形成される付設ダイオードは、発光サイリスタの順方向バイアスに対して逆バイアスになっており、順バイアスしたときに、トンネル接合部以外は基本的に電流が流れない。そのため、ｎ型ＩＴＯ層９１８とｐ型ＡｌＧａＡｓ層９１２で形成される付設ダイオードの逆方向耐圧が必要な用途に対して十分であれば、省略することも可能である。このような構成により、ｐ型ＧａＰ層９１４とｎ型透明導電体ＩＴＯ層９１８とが接触する部分とほぼ同等な部分の下部の半導体積層部が発光し、ＤＢＲ層９０４によってそのほとんどの発光が基板９００と反対側に反射される。
【００７６】
本実施例における露光ヘッド１０６は、解像度に応じて発光点の密度（発光素子間の間隔）が決定される。面発光素子アレイチップ内部の各発光素子は、素子分離溝９２４によってメサ構造９２２に分離され、例えば１２００ｄｐｉの解像度で画像形成を行う場合は、隣接する発光素子（発光点）の素子中心間の間隔は２１．１６μｍとなるように配列される。
【００７７】
以下、本発明の特徴となる制御基板４１５と駆動基板２０２との間のデータ転送について説明する。
【００７８】
［データ送信部、データ受信部の転送フォーマット］
図１４（ａ）は、データ送信部４０５の構成を示す図である。データ送信部４０５は、第１の変換部である送信フォーマット変換部１１０１と送信部であるＬＶＤＳ送信部１１０２とを有する。送信フォーマット変換部１１０１は、画素データの並び順を並び替えた符号化処理を実行して信号に変換する。送信フォーマット変換部１１０１は、画素データの並び順を、面発光素子アレイチップの交差方向における並び順ではなく、かつ、発光素子の交差方向における並び順に対応した画素順ではない順番に並び替える符号化処理を実行する。
【００７９】
図１４（ｂ）は、データ受信部４０７の構成を示す図である。データ受信部４０７は、受信部であるＬＶＤＳ受信部１２０１と第２の変換部である受信フォーマット変換部１２０２とを有する。受信フォーマット変換部１２０２は、ＬＶＤＳ受信部１２０１によって受信した信号から画素データを復元する復号化処理を実行する。受信フォーマット変換部１２０２は、送信フォーマット変換部１１０１によって符号化された画素データを、画素データの並び順を、面発光素子アレイチップの交差方向における並び順、かつ、発光素子の交差方向における並び順に対応した画素順に復元する。
【００８０】
図１５（ａ）は、データ送信部４０５とデータ受信部４０７のブロック図及び接続状態を示す図であり、チャネルリンクＳｅｒＤｅｓを示している。各チャネルは、それぞれ対をなす２本の信号線によって互いに逆の位相となるように信号を伝送する。なお、図１５（ａ）において信号が差動送信部１３０３から差動受信部１３０４へ直接接続されているが、説明のため詳細な接続構成は省略している。実際は図４の構成であり、データ送信部４０５からデータ受信部４０７の接続は、コネクタ４１６からケーブル４１７、４１８、４１９を経由してコネクタ３０５へと接続されている。
【００８１】
ＬＶＤＳ送信部１１０２は、パラレル−シリアル変換部１３０１と、ＰＬＬ１３０２と、差動送信部１３０３とを有する。パラレル−シリアル変換部１３０１は、２１ビットの入力信号（パラレル信号）をシリアル信号に変換する。ＰＬＬ１３０２は、入力されたクロック信号（以下、ＣＬＫ信号とする）の位相調整を行う。差動送信部１３０３は、パラレル−シリアル変換された信号を差動信号として送信する。ＬＶＤＳ受信部１２０１は、差動受信部１３０４と、ＰＬＬ１３０５と、シリアル−パラレル変換部１３０６とを有する。差動受信部１３０４は、差動送信部１３０３からのシリアル信号を受信する。ＰＬＬ１３０５は、受信したＣＬＫ信号を例えば７逓倍したＣＬＫ信号を生成する。シリアル−パラレル変換部１３０６は、シリアル信号を２１ビットのパラレル信号に変換する。以降、実施例のＬＶＤＳ送信部１１０２、ＬＶＤＳ受信部１２０１は、２１ビットのデータを３対のＬＶＤＳチャネルと１対のクロックラインにより送受信するチャネルリンクＳｅｒＤｅｓを用いた構成として説明する。ここで、ＬＶＤＳは、小振幅差動信号方式（Ｌｏｗ−Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）を意味する。
【００８２】
図１５（ｂ）は、差動送信部１３０３から転送される差動クロックと差動データ（２１ビットの入力信号に対応する）のビット配列を示している。なお、図１５（ｂ）の配列は、一般的なチャネルリンクＳｅｒＤｅｓのフォーマットである。３対のＬＶＤＳチャネル（ＴＡ±、ＴＢ±、ＴＣ±）は、それぞれ７ビットのデータが多重化されたものである。ＬＶＤＳ送信部１１０２に入力される２１ビットの入力信号と、パラレル−シリアル変換された信号のビット配列の関係は以下のようになる。パッケージについては後述する。
ＴＡ±：入力データ２０ビット−１４ビットが、Ａ６−Ａ０に対応
ＴＢ±：入力データ１３ビット−７ビットが、Ｂ６−Ｂ０に対応
ＴＣ±：入力データの６ビット−０ビットが、Ｃ６−Ｃ０に対応
【００８３】
［送信フォーマット変換部のブロック構成］
送信フォーマット変換部１１０１は、各面発光素子アレイチップ単位に分割された画像データの画素配列を変換し、変換した画像データをシリアル−パラレル変換する。以降、図３（ａ）に示す面発光素子アレイチップ１〜１５に対し、各々１つの面発光素子アレイチップの５１６素子で構成される発光素子を６素子単位で同時点灯させる構成を例に説明する。
【００８４】
図１６（ａ）は、図４の各部（要部のみ描画）と実施例の画像データの解像度とを対応させた図を示している。実施例の発光素子の長手方向のピッチは、上述したように１２００ｄｐｉの解像度に対応している。制御基板４１５から２４００ｄｐｉの画像データ（ラインデータ）が転送され、駆動基板２０２のフィルタ処理部４０８によって１２００ｄｐｉの画像データとなるように解像度が変換される。データ送信部４０５の送信フォーマット変換部１１０１に入力される画像データは、２４００ｄｐｉの解像度に対応した画像データであるため、面発光素子アレイチップの配列間隔に対応した解像度（１２００ｄｐｉ）の２倍の解像度である。そのため、データ送信部４０５のＬＶＤＳ送信部１１０２において発光素子の同時点灯数の２倍の画素数に対応する画像データを転送する必要がある。図１６（ａ）に示すように、実施例では、駆動基板２０２のフィルタ処理部４０８までは２４００ｄｐｉの解像度に対応した画像データが伝送され、フィルタ処理部４０８によって解像度変換が実行された後は１２００ｄｐｉに対応した画像データが伝送される。なお、１画素は１ビットのデータに対応しているとして、以降、説明する。
【００８５】
ＬＶＤＳ送信部１１０２において、面発光素子アレイチップ１〜１５の発光素子をそれぞれ６素子同時に点灯させるためには、１８０ビット（１５チップ×６素子×２）の画像データの転送が必要である。また、ＬＶＤＳ送信部１１０２は、画像データの他にＬｉｎｅ同期信号も転送する。Ｌｉｎｅ同期信号は、例えば図１５（ｂ）に示すＡ６のビット位置に対応させて転送される。ＬＶＤＳ送信部１１０２は、ＰＬＬ１３０２から出力されたＣＬＫ信号の１周期において、２１ビットのデータの転送をすることが可能である。２１ビットのデータは、図１５（ｂ）のＡ０〜Ａ６、Ｂ０〜Ｂ６、Ｃ０〜Ｃ６のデータを意味し、以降、２１ビットのデータを１単位としてパッケージと表現する。すなわち、１パッケージは２１ビットのデータで構成される。
【００８６】
図１６（ｂ）は、１０パッケージ（＝２１ビット×１０＝２１０ビット）のデータを転送する場合の一例を示す図である。２１ビットからなる１パッケージのデータは、１８ビットが画像データに、１ビットがＬｉｎｅ同期信号に、２ビットが予備データに、それぞれ割り当てられている。このため、１回の転送で転送可能な画素データは、１８画素分となる。このように構成されたパッケージを１０パッケージ転送する場合、全部で２１０ビットのデータを転送することができる。面発光素子アレイチップ１〜１５の発光素子をそれぞれ６素子同時に点灯させるためには、上述したように１８０ビット必要なので、１０パッケージを転送することができれば必要な画像データである１８０ビットが揃うことになる。すなわち、図１５（ｂ）に示すようなパッケージのデータ転送を１０回行うことで、面発光素子アレイチップ１〜１５の各６画素に対応する６つの発光素子を同時に点灯させることができる。
【００８７】
なお、１パッケージ中の１８ビットの画像データは、例えば図１５（ｂ）に示すＡ０〜Ａ３、Ｂ０〜Ｂ６、Ｃ０〜Ｃ６の位置に割り当てられ、２ビットの予備データは、Ａ５、Ａ４の位置に割り当てられる。また、各位置の値は、固定値（‘０’又は‘１’）又は１パッケージ内の他のデータで置き換える等の処理が実施される。図１６（ｂ）に、１０回のデータ転送を行う場合の各パッケージの２１ビットのデータの割り当てを説明した図を示す。
【００８８】
［データ送信部の画像データの割り当て処理］
次に、送信フォーマット変換部１１０１で行われる１０パッケージ分の転送において送信される１８０ビットのデータに対する画像データの割り当て処理について説明する。図１７は、実施例の画像形成装置の制御方法を説明するフローチャートである。図１７の処理は、送信フォーマット変換部１１０１の処理に対応する。なお、各ステップは、ＣＰＵ４００が記憶された制御プログラムを実行することで実現される。また、図１８は、データ送信部４０５の送信フォーマット変換部１１０１のブロック構成である。各ブロックに関し、図１７の処理に順じて説明する。
【００８９】
図１８に示すように、送信フォーマット変換部１１０１は、データ取得部１８００、並び替え部１８０３、送信信号形成部１８０５を有する。データ取得部１８００は、ｂｕｆ１＿ａ部１８０１、ｂｕｆ１＿ｂ部１８０２を有する。並び替え部１８０３は、ｂｕｆ２部１８０４を有する。送信信号形成部１８０５は、ｂｕｆ３部１８０６を有する。
【００９０】
ステップ（以下、Ｓとする）１７００で送信フォーマット変換部１１０１のデータ取得部１８００は、チップデータシフト部４０４から画像データ（ラインデータ）（１２ビット（ｂｉｔ）×面発光素子アレイチップ（ｃｈｉｐ）１〜１５）を取得する。上述したように、データ取得部１８００は、６つの発光素子を同時に点灯させるために必要な１２ビットのデータを１５の面発光素子アレイチップ分、すなわち、１８０ビット、取得する。
データ取得部１８００は、チップデータシフト部４０４から入力された１８０ビットの画像データを、面発光素子アレイチップ１〜１５の順に、かつ、画像配列順に、ｂｕｆ１＿ａ部１８０１、ｂｕｆ１＿ｂ部１８０２に格納する。ここで、データ取得部１８００は、画像データ（各５１６画素×２：２４００ｄｐｉ）から、各々１２画素分（６画素×２）の画像データを取得する。データ取得部１８００は、チップデータシフト部４０４によって副走査方向の位置ずれが調整された画像データを面発光素子アレイチップ単位に分割した画像データ（各５１６画素×２：２４００ｄｐｉ）から、上述した画像データを取得する。
【００９１】
図１９（ａ）は、分割された面発光素子アレイチップ１〜１５の画素配列を説明する図であり、チップデータシフト部４０４内の格納データを示す図である（チップ分割画像データ）。ｃｈｉｐ１〜ｃｈｉｐ１５は、面発光素子アレイチップ１〜１５を示している。ｃｈｉｐ［０］〜ｃｈｉｐ［１０３１］は、１０３２画素に対応している。また、１〜８６は、１０３２画素（＝５１２×２）を１２画素（１２ビット）単位で分割したブロックの番号（１０３２÷１２＝８６）を示し、以下、例えば面発光素子アレイチップ１に対してはｃｈｉｐ１［１］〜ｃｈｉｐ１［８６］のように記す。更に、例えば、面発光素子アレイチップ１の１０３２画素を８６に分割した１つのブロック内における１２画素を、ｃｈｉｐ１＿ｐｉｘ［０］〜ｃｈｉｐ１＿ｐｉｘ［１１］のように記す。
【００９２】
チップデータ変換部４０３は、画像データを面発光素子アレイチップ単位に分割する。チップデータシフト部４０４は、千鳥状に配列された各面発光アレイチップの副走査方向の位置ずれを調整する。チップデータシフト部４０４によってこのような処理が施された画像データは、各々５１６画素×２（＝１０３２画素）である。このため、データ取得部１８００は、１つの面発光素子アレイチップの画像データを１２画素単位で取得すると、８６回（＝１０３２／１２）の取得で面発光素子アレイチップ１〜１５分の全画像データの取得が可能となる。
【００９３】
ここで、「＊」が面発光素子アレイチップ１〜１５の「１」や「１５」を表すものとすると、図１９（ａ）中の文字列は以下のようなことを意味する。例えば、ｃｈｉｐ＊［１］〜ｃｈｉｐ＊［８６］等の括弧内の数字は、１２画素単位の画像データの取得回数を意味する。また例えば、ｃｈｉｐ＊＿ｐｉｘ［１］〜ｃｈｉｐ＊＿ｐｉｘ［１１］等は、データ取得部１８００に入力された画素順を示す位置情報である。具体的には、送信フォーマット変換部１１０１のデータ取得部１８００が、次の（式２）に基づいて、１２画素ごとに各面発光素子アレイチップ１〜１５に対応した画像データから取得する画素位置の範囲（ｃｈｉｐ＊＿ｐｉｘ）を決定する。
ｃｈｉｐ＊＿ｐｉｘ［１２×（ｎ−１）］〜ｃｈｉｐ＊＿ｐｉｘ［１２×ｎ−１］（式２）
ここで、＊は面発光素子アレイチップ１〜１５である。また、ｎは１２画素を取得した回数（ｎ＝１〜８６）を表しており、Ｓ１７０４において各面発光素子アレイチップの全画像データが取得されるまで＋１ずつカウントアップされる。例えば、１２画素分の取得回数が１（ｎ＝１）の場合、ｃｈｉｐ＊＿ｐｉｘ［０］〜ｃｈｉｐ＊＿ｐｉｘ［１１］となり、各面発光素子アレイチップの０画素目〜１１画素目のデータが取得される。１回の処理で、（式２）で求められた範囲の１２画素分のデータが面発光素子アレイチップ１〜１５分、取得される。
【００９４】
図１９（ｂ）は、データ取得部１８００の処理であるｂｕｆ１＿ａ部１８０１、ｂｕｆ１＿ｂ部１８０２への画像データの格納手法を説明する図である。データ取得部１８００は、チップデータシフト部４０４から取得した各々１２画素の画像データを、面発光素子アレイチップの順かつ画素配列順に格納するための配列であるｂｕｆ１＿ａ部１８０１、ｂｕｆ１＿ｂ部１８０２に格納する。配列は、ｂｕｆ１＿ａ部１８０１とｂｕｆ１＿ｂ部１８０２の２つを有している。ＣＰＵ４００の指示によって、データ取得部１８００は、１８０ビットの画像データのうち、１２画素の画像データを取得した回数（以下、取得回数という）が奇数のときは、ｂｕｆ１＿ａ部１８０１に画像データを格納する。データ取得部１８００は、１２画素の画像データの取得回数が偶数のときは、ｂｕｆ１＿ｂ部１８０２に画像データを格納する。本実施例では、取得回数ｎが１と２のときのｂｕｆ１＿ａ部１８０１、ｂｕｆ１＿ｂ部１８０２への各面発光素子アレイチップ１〜１５の各々１２画素分の格納を示している。ｂｕｆ１＿ａ［０］〜ｂｕｆ１＿ａ［１７９］及びｂｕｆ１＿ｂ［０］〜ｂｕｆ１＿ｂ［１７９］に対し、面発光素子アレイチップ１〜１５の順番と画素の順番が小さい方から順に配列（ｂｕｆ１＿ａ部１８０１、ｂｕｆ１＿ｂ部１８０２）に格納される。
【００９５】
なお、配列（ｂｕｆ１＿ａ部１８０１、ｂｕｆ１＿ｂ部１８０２）への格納制御は、１８０画素分の画像データが格納される毎に行われる。画像データの取得回数（１〜８６）に応じた各面発光素子アレイチップ１〜１５の１２画素分の画像データが順次ｂｕｆ１＿ａ部１８０１、ｂｕｆ１＿ｂ部１８０２へ格納される。そのため、ｂｕｆ１＿ａ部１８０１とｂｕｆ１＿ｂ部１８０２は交互に１８０画素分のデータが格納される。以上が、Ｓ１７００の処理である。
【００９６】
Ｓ１７０１で送信フォーマット変換部１１０１の並び替え部１８０３は、ＣＰＵ４００からの指示により、画像配列の並び替えを行う。並び替え部１８０３は、ｂｕｆ１＿ａ部１８０１又はｂｕｆ１＿ｂ部１８０２に１８０画素分のデータが格納されると、格納した１８０画素の画像データを、面発光素子アレイチップ順でも画素順でもない、予め定められたルールに従って画像データを並び替える。並び替えられた画像データは、並び替え部１８０３が有するｂｕｆ２部１８０４に格納される。図２０（ａ）は、１８０画素の画像データを面発光素子アレイチップ順でも画素順でもない、画像データの配列の並び替えを行った一例を示している。ｂｕｆ２［０］〜ｂｕｆ２［１７９］は、ｂｕｆ２部１８０４の１８０個の格納領域を示す。例えば、ｂｕｆ２［０］には、面発光素子アレイチップ６のための１０３２画素のうちの５番目の画像データであるｃｈｉｐ６＿ｐｉｘ［４］が格納されている。また例えば、ｂｕｆ２［１７］には、面発光素子アレイチップ９のための１０３２画素のうちの３番目の画像データであるｃｈｉｐ９＿ｐｉｘ［２］が格納されている。
【００９７】
また、面発光素子アレイチップ順でも画素順でもない予め定められたルールとは、例えば、次のようなルールである。予め１８０画素の面発光素子アレイチップ順かつ画素順のデータ配列を、外部ツール等を用いてランダムに並び替えることで得られ、その並びが不規則な配列となるルールである。具体的なルールの生成は、表計算ソフト等を用いて行うことができ、面発光素子アレイチップ順かつ画素順の１８０画素の並びに、ランダムな数値を生成するＲＡＮＤ関数等を用いて生成した値を１画素ずつ１８０画素に割り当て、昇順又は降順に並び替える。これにより、並び替え部１８０３は、ランダムな並び替えのルールを生成する。そのため本ルールは、１度並び替え配列が決まると固定されるものである。なお、他のツールを用いてランダムな配列となるようにしてもよい。
【００９８】
Ｓ１７０２で送信フォーマット変換部１１０１の送信信号形成部１８０５は、並び替え部１８０３によって画像データの配列の並び替えが行われたデータ（ｂｕｆ２部１８０４）から１回の転送分のデータに相当する１８画素ごとに画像データを取得する。具体的には、送信フォーマット変換部１１０１の送信信号形成部１８０５が（式３）に基づいて、所定の範囲を決定し、転送回数に応じた１８画素ごとのデータを取得する。
ｂｕｆ２［１８×（ｉ−１）］〜ｂｕｆ２［１８×ｉ−１］（式３）
なお、ｉは転送回数であり１から開始される。
【００９９】
Ｓ１７０３で送信フォーマット変換部１１０１の送信信号形成部１８０５は、転送回数ｉの値を参照し、１０回の転送が行われたか否かを判断する。Ｓ１７０３で送信フォーマット変換部１１０１の送信信号形成部１８０５は、１０回の転送が行われていないと判断した場合、Ｓ１７０２の処理に戻り、画像データが転送される毎にｉを＋１ずつカウントアップする（ｉ＝ｉ＋１）。Ｓ１７０３で送信フォーマット変換部１１０１の送信信号形成部１８０５は、１０回の転送が行われたと判断した場合、処理をＳ１７０４に進める。
【０１００】
また、ＬＶＤＳ送信部１１０２は、チャネルリンクＳｅｒＤｅｓであり、上述したように２１ビットのデータを転送するフォーマットである。そのため、送信フォーマット変換部１１０１は、画像データの１８画素（１画素：１ビット）に、２ビットの予備データと１ビットのＬｉｎｅ同期信号を特定の配列位置に加えた２１ビットのデータを形成する（図１６（ｂ）参照）。ＬＶＤＳ送信部１１０２は、送信フォーマット変換部１１０１によって形成された２１ビットデータを転送する。
【０１０１】
図２０（ｂ）は、送信フォーマット変換部１１０１の送信信号形成部１８０５において３ビット分のデータを付加した際のｂｕｆ３部１８０６を説明する図である。図２０（ｂ）の例では、送信信号形成部１８０５は、１８ビットの画像データ（ｂｕｆ２［１８×（ｉ−１）］〜ｂｕｆ２［１８×ｉ−１］）をｂｕｆ３［０］〜ｂｕｆ３［１７］に格納する。また、送信信号形成部１８０５は、予備データをｂｕｆ３［１８］、ｂｕｆ３［１９］に付加し、ｂｕｆ３［２０］にＬｉｎｅ同期信号を付加している。以降、図２０（ｂ）のｂｕｆ３部１８０６の配列において２１ビットのデータ転送を行うものとして説明する。
【０１０２】
Ｓ１７０４でＣＰＵ４００は、面発光素子アレイチップ１〜１５に対応する全画像データ（５１６画素×２）を取得したか否か（取得状況）を判断する。Ｓ１７０４でＣＰＵ４００は、各面発光素子アレイチップ１〜１５の５１６画素×２の画像データを全て取得していないと判断した場合は、処理をＳ１７００に戻す。Ｓ１７０４でＣＰＵ４００は、各面発光素子アレイチップ１〜１５の５１６画素×２を全て取得したと判断した場合は、一連の処理を終了する。
【０１０３】
以上、図１７で説明した制御は、面発光素子アレイチップ１〜２９のうちの面発光素子アレイチップ１〜１５の分の処理を示している。しかし、残りの面発光素子アレイチップ１６〜２９の分も同様の回路が構成されており、面発光素子アレイチップ１〜１５に対する処理と並行して同様の処理が行われる。また、入力画像データの１ライン分の制御を示しており、実際はＳ１７００〜Ｓ１７０３の処理に則り、入力されたライン数の制御がＣＰＵ４００の指示により、繰り返し実行されるものとする。
【０１０４】
［受信フォーマット変換部の説明］
図２１（ａ）は、データ受信部４０７のブロック構成である。データ受信部４０７は、ＬＶＤＳ受信部１２０１、受信フォーマット変換部１２０２を有する。受信フォーマット変換部１２０２は、データ取得部２２００、並び替え部２２０３を有する。データ取得部２２００は、ｂｕｆ４＿ａ部２２０１、ｂｕｆ４＿ｂ部２２０２を有する。並び替え部２２０３はｂｕｆ５部２２０４を有する。
【０１０５】
データ受信部４０７のＬＶＤＳ受信部１２０１は、差動送信部１３０３から送信されたシリアル信号を、差動受信部１３０４によって受信する（図１５（ａ）参照）。そして、シリアル−パラレル変換部１３０６において、図２０（ｂ）で説明した配列（ｂｕｆ３部１８０６）のパラレル信号に変換する。
【０１０６】
受信フォーマット変換部１２０２のデータ取得部２２００は、ＬＶＤＳ受信部１２０１から出力された２１ビットのデータの下位１８ビットを１８０ビットのバッファ（ｂｕｆ４＿ａ部２２０１、ｂｕｆ４＿ｂ部２２０２）に格納する。図２１（ｂ）は、受信フォーマット変換部１２０２のデータ取得部２２００における、１０回の転送によって得られた１８０ビットの画像データの格納手法を示す図である。データ取得部２２００は、ｂｕｆ４＿ａ部２２０１とｂｕｆ４＿ｂ部２２０２に図２０（ａ）で説明した配列順のデータとなるように、下位ビットから転送回数の順番に受信した画像データを格納する。
【０１０７】
なお、画像データのｂｕｆ４＿ａ部２２０１とｂｕｆ４＿ｂ部２２０２への格納は、データ取得部２２００に設けられている、１０回の転送で＋１ずつインクリメントするカウンタ（不図示）が、カウントアップされる毎に交互に格納先が切り替えられる。例えば、１８０ビットの画像データがｂｕｆ４＿ａ部２２０１に格納されると、画像データの格納先がｂｕｆ４＿ｂ部２２０２に切り替わる。これにより、次の１８ビット分の画像データがｂｕｆ４＿ｂ部２２０２に格納され、最終的に１８０ビットの画像データが格納されるまで、順次ｂｕｆ４＿ｂ部２２０２に格納されていく。その間に受信フォーマット変換部１２０２の並べ替え部２２０３は、ｂｕｆ４＿ａ部２２０１に格納された画像データの並び替え処理を実施する。そして、１８０ビットの画像データがｂｕｆ４＿ｂ部２２０２に格納されると、画像データの格納先が再びｂｕｆ４＿ａ部２２０１に切り替わる。そして、ｂｕｆ４＿ａ部２２０１へ１８ビット分の画像データが１８０ビット格納されるまで順次格納されていく。その間に受信フォーマット変換部１２０２の並べ替え部２２０３は、ｂｕｆ４＿ｂ部２２０２に格納された画像データの並び替え処理を実施する。
【０１０８】
受信フォーマット変換部１２０２の並び替え部２２０３は、１８０ビットの画像データが格納されたｂｕｆ４＿ａ部２２０１又はｂｕｆ４＿ｂ部２２０２の画像データに対し、次のような処理を行う。並び替え部２２０３は、送信フォーマット変換部１１０１によって変換されたルール（図２０（ａ）のランダムな配列）の逆変換を行う。並び替え部２２０３は、面発光素子アレイチップ１〜１５の各々１２画素の画像データに復元（図１９の配列）し、ｂｕｆ５部２２０４に復元した画像データを格納する。なお、受信フォーマット変換部１２０２は、２１ビットのデータの最上位ビットからＬｉｎｅ同期信号を生成し、生成したＬｉｎｅ同期信号は、タイミング制御部４１２により画像データとのタイミングが調整される。
【０１０９】
［実施例の効果］
図２２（ａ）は、送信フォーマット変換部１１０１が、スクリーン画像データを面発光素子アレイチップ順かつ画素順（図１９（ｂ）の配列）として転送した場合の従来のグラフである。図２２（ａ）は、コネクタ４１６からコネクタ３０５間の転送データに対するＦＦＴ（Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）解析結果である。スクリーン画像データは、２４００ｄｐｉ、１９０線の画像データである。図２２（ａ）は、横軸に周波数［ＭＨｚ］を示し、縦軸に振幅を示す。図２２（ａ）に示すように、面発光素子アレイチップ順かつ画素順に画像データを転送した場合、特に低い周波数の領域において振幅が大きい周波数があり、これらが放射ノイズ源となり得る。
【０１１０】
一方、図２２（ｂ）は本実施例の面発光素子アレイチップ順でも画素順でもない順番で画像データを転送した場合における、コネクタ４１６からコネクタ３０５間の転送データに対するＦＦＴの解析結果である。図２２（ｂ）の横軸、縦軸は図２２（ａ）と同様である。図２２（ｂ）に示すように、画像パターンによる繰り返し周期が分散され、特に低い周波数の領域において振幅が小さくなり、放射ノイズ源の抑制効果がある。なお、図２２のＦＦＴ解析は、共にサンプリング周波数を８０ＭＨｚ、サンプル数を８１９２としている。
【０１１１】
このように、本実施例の処理によって、データ送信部４０５が、面発光素子アレイチップ順でも画素順でもない順番に画像データを並び替えて、データ転送を行う。これにより、図２２（ｂ）に示すように入力画像パターンにおけるノイズ要因を分散することができる。このため、データ転送における放射ノイズを低減させることができ、画像形成装置の品質を向上することが可能である。また、放射ノイズを対策するための部品を削減できるため、低コスト化を実現できる。
【０１１２】
以上、実施例によれば、入力された画像データのパターンによらず放射ノイズを低減することができる。
【０１１３】
なお、図４において、ＣＰＵ４００、集積回路４０１Ａ、集積回路４０２Ａは、１つの集積回路に含まれていてもよい。更に、ＣＰＵ４００と、集積回路４０１Ａ及び集積回路４０２Ａと、が異なる集積回路であってもよい。
【０１１４】
［図４の変形例］
図４の変形例１として、例えば、図２３に示すように、フィルタ処理部４０８がラインデータシフト部４０２とチップデータ変換部４０３との間にあってもよい。
図４の変形例２として、例えば、図２４に示すように、フィルタ処理部４０８がチップデータシフト部４０４とデータ送信部４０５との間にあってもよい。この場合、制御基板４１５側で解像度が２４００ｄｐｉから１２００ｄｐｉに変換されることとなる。しかし、これらの構成であっても、１２００ｄｐｉ相当の画像データを転送する際に、面発光素子アレイチップの順番ではなく、かつ画素順でもない順番に画像データを並び替えてデータ転送を行う構成を適用することができる。
【符号の説明】
【０１１５】
２０２      駆動基板
４１５      制御基板
１１０１    送信フォーマット変換部
１１０２    ＬＶＤＳ送信部
１２０１    ＬＶＤＳ受信部
１２０２    受信フォーマット変換部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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