(57)【要約】【課題】  半導体パッケージを提供する。【解決手段】  前記半導体パッケージは、パッケージ基板と、前記パッケージ基板上に結合されるフリップチップと、前記フリップチップ上に積層され、インターポーザ基板、前記インターポーザ基板の上面に第１および第２端子を含むインターポーザと、前記第１端子と前記パッケージ基板を接続するボンディングワイヤと、前記インターポーザ、前記フリップチップおよび前記ボンディングワイヤを覆うモールド層とを含み、前記モールド層は、前記第２端子を露出させる信号ホールと、前記インターポーザの上面にわたって形成され、前記信号ホールと離隔する少なくとも一つのダミーホールとを含む。【選択図】      図１
2020010016.tif 000002
【特許請求の範囲】
【請求項１】
パッケージ基板と、
前記パッケージ基板上に結合されるフリップチップと、
前記フリップチップ上に積層され、インターポーザ基板、前記インターポーザ基板の上面に第１および第２端子を含むインターポーザと、
前記第１端子と前記パッケージ基板を接続するボンディングワイヤと、
前記インターポーザ、前記フリップチップおよび前記ボンディングワイヤを覆うモールド層を含み、
前記モールド層は、前記第２端子を露出させる信号ホールと、前記インターポーザの上面にわたって形成され、前記信号ホールと離隔する少なくとも一つのダミーホールを含む、半導体パッケージ。
【請求項２】
前記モールド層の一部は、前記インターポーザの上面にわたって延在され、
前記少なくとも一つのダミーホールは、前記モールド層の一部を完全に貫く、請求項１に記載の半導体パッケージ。
【請求項３】
前記インターポーザの上面に形成され、前記少なくとも一つのダミーホールによって露出する保護膜、をさらに含む請求項２に記載の半導体パッケージ。
【請求項４】
前記第１および第２端子は、前記インターポーザの上面の第１領域上に配置され、
前記保護膜は、前記第１領域と離隔した前記インターポーザの上面の第２領域上に形成される、請求項３に記載の半導体パッケージ。
【請求項５】
前記信号ホールの形状と前記少なくとも一つのダミーホールそれぞれの形状は、互いに同一である、請求項１に記載の半導体パッケージ。
【請求項６】
前記少なくとも一つのダミーホールは、それぞれが前記インターポーザの上面にわたって位置する複数のダミーホールを含み、
前記信号ホールの大きさと前記ダミーホールそれぞれの大きさは、平面上から見る時互いに同一である、請求項１に記載の半導体パッケージ。
【請求項７】
前記信号ホールと前記少なくとも一つのダミーホールそれぞれの深さは、互いに同一である、請求項１に記載の半導体パッケージ。
【請求項８】
前記信号ホールは、前記インターポーザの上面の第１領域に形成され、
前記少なくとも一つのダミーホールは、前記インターポーザの上面の第２領域に形成され、
前記第１領域は、前記第２領域より、前記インターポーザの上面の外周側に配置される、請求項１に記載の半導体パッケージ。
【請求項９】
前記パッケージ基板と前記フリップチップを電気的に接続するマイクロバンプをさらに含む請求項１に記載の半導体パッケージ。
【請求項１０】
下部パッケージであって、
パッケージ基板と、
前記パッケージ基板上に結合されるフリップチップと、
前記フリップチップ上に積層され、インターポーザ基板、前記インターポーザ基板の上面に第１および第２端子を含むインターポーザと、
前記インターポーザおよび前記フリップチップを覆うモールド層を含み、
前記モールド層は、前記第２端子を露出させる信号ホールと、前記インターポーザの上面にわたって形成され、前記信号ホールと離隔する少なくとも一つのダミーホールを含む、下部パッケージと、
前記下部パッケージ上に積層された上部パッケージを含む半導体パッケージ。
【請求項１１】
前記下部パッケージは、前記信号ホール内に前記第２端子と接するはんだボールをさらに含み、
前記上部パッケージは、前記はんだボールと接する、請求項１０に記載の半導体パッケージ。
【請求項１２】
前記上部パッケージは、第１メモリチップと、前記第１メモリチップ上に積層される第２メモリチップを含む、請求項１０に記載の半導体パッケージ。
【請求項１３】
前記下部パッケージは、前記パッケージ基板と前記第１端子を接続するボンディングワイヤをさらに含む、請求項１０に記載の半導体パッケージ。
【請求項１４】
前記少なくとも一つのダミーホールは、複数のダミーホールを含み、
前記ダミーホールの配置は、不均一である、請求項１０に記載の半導体パッケージ。
【請求項１５】
前記上部パッケージと前記下部パッケージとの間に形成されるエアーギャップをさらに含む請求項１０に記載の半導体パッケージ。
【請求項１６】
パッケージ基板と、
前記パッケージ基板上に配置される複数のマイクロバンプと、
前記複数のマイクロバンプ上に積層され、前記複数のマイクロバンプを介して前記パッケージ基板と電気的に接続するフリップチップと、
前記フリップチップと前記パッケージ基板との間で前記複数のマイクロバンプを囲むアンダーフィル膜と、
前記フリップチップ上に形成される接着膜と、
前記接着膜上に積層されるインターポーザであって、前記インターポーザは、インターポーザ基板、前記インターポーザ基板の上面に第１および第２端子を含む、インターポーザと、
前記第１端子と前記パッケージ基板を電気的に接続するボンディングワイヤと、
前記インターポーザ、前記フリップチップおよび前記ボンディングワイヤを覆うモールド層を含み、
前記モールド層は、前記第２端子を露出させる信号ホールと、前記インターポーザの上面にわたって形成され、前記信号ホールと離隔する少なくとも一つのダミーホールを含む、半導体パッケージ。
【請求項１７】
前記インターポーザの水平方向の長さは、前記フリップチップの水平方向の長さより大きい、請求項１６に記載の半導体パッケージ。
【請求項１８】
前記信号ホール内に配置されるはんだボールをさらに含む請求項１６に記載の半導体パッケージ。
【請求項１９】
前記はんだボール上に積層されるメモリパッケージをさらに含む請求項１８に記載の半導体パッケージ。
【請求項２０】
前記少なくとも一つのダミーホールは、前記インターポーザの上面にわたって形成される複数のダミーホールを含む、請求項１６に記載の半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージに関する。
【背景技術】
【０００２】
最近の半導体産業は、半導体製品の持続的な小型化、薄膜化、軽量化を行い、高集積化、高密度化する傾向にある。半導体素子を複数搭載したスタックパッケージは超薄膜型であり、かつ高集積、高密度を実現するパッケージであり、その必要性はますます大きくなっている。
【０００３】
一方、多層でスタックするパッケージは、熱膨張係数が異なる多様な物質が含まれるので、パッケージが特定方向にねじれる反り（ｗａｒｐａｇｅ）が発生し得る。このような反りは、パッケージの信頼度を大幅に低下させるので、これを防止する対策が必要である。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、反りの発生を防止するための半導体パッケージを提供することにある。
【０００５】
本発明が解決しようとする課題は、以上で言及した課題に制限されず、言及されていないまた他の課題は、以下の記載から当業者に明確に理解されるであろう。
【課題を解決するための手段】
【０００６】
前記課題を解決するための本発明のいくつかの実施形態による半導体パッケージは、パッケージ基板と、前記パッケージ基板上に結合されるフリップチップと、前記フリップチップ上に積層され、インターポーザ基板、前記インターポーザ基板の上面に第１および第２端子を含むインターポーザと、前記第１端子と前記パッケージ基板を接続するボンディングワイヤと、前記インターポーザ、前記フリップチップおよび前記ボンディングワイヤを覆うモールド層とを含み、前記モールド層は、前記第２端子を露出させる信号ホールと、前記インターポーザの上面にわたって形成され、前記信号ホールと離隔する少なくとも一つのダミーホールをと含む。
【０００７】
前記課題を解決するための本発明のいくつかの実施形態による半導体パッケージは、下部パッケージであって、パッケージ基板と、前記パッケージ基板上に結合されるフリップチップと、前記フリップチップ上に積層され、インターポーザ基板、インターポーザ基板の上面に第１および第２端子を含むインターポーザと、前記インターポーザおよび前記フリップチップを覆うモールド層とを含み、前記モールド層は、前記第２端子を露出させる信号ホールと、前記インターポーザの上面にわたって形成され、前記信号ホールと離隔する少なくとも一つのダミーホールとを含む、下部パッケージ、および前記下部パッケージ上に積層された上部パッケージを含む。
【０００８】
前記課題を解決するための本発明のいくつかの実施形態による半導体パッケージは、パッケージ基板と、前記パッケージ基板上に配置される複数のマイクロバンプと、前記複数のマイクロバンプ上に積層され、前記複数のマイクロバンプを介して前記パッケージ基板と電気的に接続されるフリップチップと、前記フリップチップと前記パッケージ基板との間で前記複数のマイクロバンプを囲むアンダーフィル膜と、前記フリップチップ上に形成される接着膜と、前記接着膜上に積層されるインターポーザであって、前記インターポーザは、インターポーザ基板、インターポーザ基板の上面に第１および第２端子を含む、インターポーザと、前記第１端子と前記パッケージ基板を電気的に接続するボンディングワイヤと、前記インターポーザ、前記フリップチップおよび前記ボンディングワイヤを覆うモールド層とを含み、前記モールド層は、前記第２端子を露出させる信号ホールと、前記インターポーザの上面にわたって形成され、前記信号ホールと離隔する少なくとも一つのダミーホールとを含む。
【図面の簡単な説明】
【０００９】
【図１】本発明のいくつかの実施形態による半導体パッケージを説明するための断面図である。
【図２】図１の半導体パッケージの反りを説明するための概念図である。
【図３】図１のＡ部分を拡大した図である。
【図４】図１の半導体パッケージを上から見た平面図である。
【図５】本発明のいくつかの実施形態による半導体パッケージを説明するための断面図である。
【図６】図５の半導体パッケージを上から見た平面図である。
【図７】本発明のいくつかの実施形態による半導体パッケージを説明するための断面図である。
【図８】本発明のいくつかの実施形態による半導体パッケージを説明するための平面図である。
【図９】本発明のいくつかの実施形態による半導体パッケージを説明するための平面図である。
【図１０】本発明のいくつかの実施形態による半導体パッケージを説明するための平面図である。
【図１１】本発明のいくつかの実施形態による半導体パッケージを説明するための平面図である。
【図１２】本発明のいくつかの実施形態による半導体パッケージを説明するための平面図である。
【図１３】本発明のいくつかの実施形態による半導体パッケージを説明するための平面図である。
【図１４】本発明のいくつかの実施形態による半導体パッケージを説明するための断面図である。
【図１５】本発明のいくつかの実施形態による半導体パッケージを説明するための断面図である。
【図１６】本発明のいくつかの実施形態による半導体パッケージを説明するための断面図である。
【発明を実施するための形態】
【００１０】
以下、図１〜図４を参照して本発明のいくつかの実施形態による半導体パッケージについて説明する。
【００１１】
図１は本発明のいくつかの実施形態による半導体パッケージを説明するための断面図であり、図２は図１の半導体パッケージの反りを説明するための概念図である。図３は図１のＡ部分を拡大した図であり、図４は図１の半導体パッケージを上から見た平面図である。
【００１２】
第１方向Ｘは水平方向のうち一方向であり、第２方向Ｙは水平方向のうち第１方向Ｘと交差する方向である。例えば、第１方向Ｘと第２方向Ｙは互いに垂直交差する方向である。
【００１３】
第３方向Ｚは第１方向Ｘおよび第２方向Ｙの双方と交差する方向である。例えば、第３方向Ｚは第１方向Ｘおよび第２方向Ｙの双方と垂直交差する方向であり得る。第３方向Ｚは例えば、垂直方向であり得る。この場合、第１方向Ｘ、第２方向Ｙおよび第３方向Ｚは、いずれも互いに垂直交差する直交方向であり得る。
【００１４】
図１を参照すれば、本発明のいくつかの実施形態による半導体パッケージは、パッケージ基板１００、フリップチップ２００、マイクロバンプ２１０、第１アンダーフィル膜２２０、インターポーザ３００、接着膜３１０、ボンディングワイヤ３４０およびモールド層４００を含む。
【００１５】
パッケージ基板１００は、上面にフリップチップ２００およびインターポーザ３００を安着する。すなわち、フリップチップ２００およびインターポーザ３００は、順にパッケージ基板１００上に積層される。パッケージ基板１００は、例えばプリント回路基板（Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ、ＰＣＢ）またはセラミック基板であり得る。ただし、本実施形態はこれに制限されるものではない。
【００１６】
当該技術分野の当業者によって一般的に理解されている「パッケージ基板」という用語は、導電要素（ｃｏｎｄｕｃｔｉｖｅ  ｅｌｅｍｅｎｔ）が集積された基板、例えば、基板の上部表面から下部表面への電気経路を提供するために基板を貫いて内部に延びる内部配線（ビア、内部再配線層など）を含み得る。
【００１７】
パッケージ基板１００がＰＣＢである場合、パッケージ基板１００は、フェノール樹脂、エポキシ樹脂、ポリイミドのうち選ばれる少なくとも一つの物質からなる。例えば、パッケージ基板１００は、ＦＲ４、４官能性エポキシ（ｔｅｔｒａｆｕｎｃｔｉｏｎａｌ  ｅｐｏｘｙ）、ポリフェニレンエーテル（ｐｏｌｙｐｈｅｎｙｌｅｎｅ  ｅｔｈｅｒ）、エポキシ／ポリフェニレンオキシド（ｅｐｏｘｙ／ｐｏｌｙｐｈｅｎｙｌｅｎｅ  ｏｘｉｄｅ）、ＢＴ（ｂｉｓｍａｌｅｉｍｉｄｅ  ｔｒｉａｚｉｎｅ）、サーマウント（ｔｈｅｒｍｏｕｎｔ）、シアネートエステル（ｃｙａｎａｔｅ  ｅｓｔｅｒ）、ポリイミド（ｐｏｌｙｉｍｉｄｅ）および液晶高分子（Ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  ｐｏｌｙｍｅｒ）のうち選ばれる少なくとも一つの物質を含み得る。パッケージ基板１００の表面は、ソルダレジストによってカバーされ得る。
【００１８】
パッケージ基板１００は、ワイヤボンディング端子１１０およびマイクロバンプ端子１３０を含む。ワイヤボンディング端子１１０およびマイクロバンプ端子１３０は、パッケージ基板１００の上面に配置される。ワイヤボンディング端子１１０およびマイクロバンプ端子１３０は、前述したソルダレジストによってカバーされず露出し得る。
【００１９】
また、図面に示していないが、パッケージ基板１００は下面に下面端子を含み得る。下面端子は、第１はんだボール１２０が接する部分である。
【００２０】
前記下面端子、ワイヤボンディング端子１１０およびマイクロバンプ端子１３０は、銅、ニッケル、ステンレススチールまたはベリリウム銅（ｂｅｒｙｌｌｉｕｍ  ｃｏｐｐｅｒ）のうち少なくとも一つを含み得る。前記下面端子、ワイヤボンディング端子１１０およびマイクロバンプ端子１３０は、それぞれパッケージ基板１００の上面および下面に銅箔（Ｃｕ  ｆｏｉｌ）を着せた後パターニングされた回路配線のうち前記ソルダレジストによって露出した部分である。
【００２１】
パッケージ基板１００内にはワイヤボンディング端子１１０およびマイクロバンプ端子１３０と前記下面端子を電気的に接続する内部配線が形成され得る。前記内部配線は、それぞれ別の経路を有し、ワイヤボンディング端子１１０およびマイクロバンプ端子１３０と前記下面端子を個別に電気的に接続する。
【００２２】
ワイヤボンディング端子１１０は、ボンディングワイヤ３４０によってインターポーザ３００と電気的に接続される部分である。ワイヤボンディング端子１１０は、マイクロバンプ端子１３０に比べて、パッケージ基板１００の上面のうち郊外側に配置される。なぜなら、マイクロバンプ端子１３０は、フリップチップ２００との接続のための部分であり、ワイヤボンディング端子１１０は、インターポーザ３００とボンディングワイヤ３４０を介して接続する部分であるからである。
【００２３】
第１はんだボール１２０は、パッケージ基板１００の下面に配置される。第１はんだボール１２０は、前記下面端子に接する。第１はんだボール１２０は、下方向すなわち、第３方向Ｚに膨らんで突出する。第１はんだボール１２０は、パッケージ基板１００が外部の他の素子と電気的に接続されるための部分である。
【００２４】
マイクロバンプ端子１３０は、ワイヤボンディング端子１１０に比べてパッケージ基板１００の内部側に位置する。マイクロバンプ端子１３０は、複数であり得、複数のマイクロバンプ端子１３０は一定の間隔に配置される。ただし、本実施形態はこれに制限されるものではない。
【００２５】
マイクロバンプ端子１３０の上面は、マイクロバンプ２１０と接する。マイクロバンプ端子１３０は、パッケージ基板１００とフリップチップ２００が互いに電気的に接続する部分である。マイクロバンプ端子１３０は、互いに隣接して配置され、ワイヤボンディング端子１１０とは相対的に離れて配置される。
【００２６】
フリップチップ２００は、ロジック半導体チップであり、マイクロプロセッサ（ｍｉｃｒｏ−ｐｒｏｃｅｓｓｏｒ）であり得る。例えば、フリップチップ２００は、中央処理装置（ｃｅｎｔｒａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ、ＣＰＵ）、コントローラ（ｃｏｎｔｒｏｌｌｅｒ）、または特定用途向け集積回路（ａｐｐｌｉｃａｔｉｏｎ  ｓｐｅｃｉｆｉｃ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ、ＡＳＩＣ）などであり得る。
【００２７】
マイクロバンプ２１０は、フリップチップ２００下部に配置される。マイクロバンプ２１０は、フリップチップ２００とパッケージ基板１００を電気的、物理的に接続し、フリップチップ２００をパッケージ基板１００の上面に固定させる。マイクロバンプ２１０はマイクロバンプ端子１３０と結合し得る。
【００２８】
マイクロバンプ２１０は、例えば、マイクロはんだボール（ｓｏｌｄｅｒ  ｂａｌｌ）やソルダペースト（ｓｏｌｄｅｒ  ｐａｓｔｅ）であり得る。マイクロバンプ２１０は、フリップチップ２００内部の回路と電気的に接続される。
【００２９】
第１アンダーフィル膜２２０は、マイクロバンプ２１０の側面を囲む。第１アンダーフィル膜２２０は、フリップチップ２００とパッケージ基板１００との間の空間を埋める。第１アンダーフィル膜２２０によってフリップチップ２００およびパッケージ基板１００の接着強度は高くなる。また、第１アンダーフィル膜２２０によってフリップチップ２００、パッケージ基板１００およびマイクロバンプ２１０などその他の構成要素が変形による物理的強度低下に対抗し得る。例えば、第１アンダーフィル膜２２０は、異質物や湿気が浸透できる空間を除去し、エレクトロマイグレーションを防止するための部分である。
【００３０】
第１アンダーフィル膜２２０は、エポキシ樹脂のようなアンダーフィル樹脂やシリカフィラー（ｆｉｌｌｅｒ）またはフラックス（ｆｌｕｘ）を含み得る。
【００３１】
図面に示していないが、第１アンダーフィル膜２２０は内部にエアーギャップを含み得る。
【００３２】
前記エアーギャップは、第１アンダーフィル膜２２０が形成される時完全に満たされない部分である。ただし、本実施形態はこれに制限されるものではない。
【００３３】
インターポーザ３００は、フリップチップ２００上に積層される。インターポーザ３００は、フリップチップ２００に比べて第１方向Ｘにさらに長く形成される。インターポーザ３００は、フリップチップ２００上に配置され、フリップチップ２００と同じ中心に配列される。そのため、インターポーザ３００の郊外側の下面はフリップチップ２００とオーバーラップせず、パッケージ基板１００と一定間隔離隔した状態であり得る。
【００３４】
インターポーザ３００は、シリコン、ガラス（ｇｌａｓｓ）、セラミック（ｃｅｒａｍｉｃ）、またはプラスチック（ｐｌａｓｔｉｃ）のうち少なくとも一つを含み得る。ただし、本実施形態はこれに制限されるものではない。便宜上、以下でインターポーザ３００はシリコンを含むものとして説明する。
【００３５】
インターポーザ３００は、上面に第１端子３２０および第２端子３３０を含む。第１端子３２０および第２端子３３０は、インターポーザ３００の内部の配線と接続される。
【００３６】
第１端子３２０は、ボンディングワイヤ３４０によってパッケージ基板１００のワイヤボンディング端子１１０と電気的に接続される。第１端子３２０はすなわち、パッケージ基板１００とインターポーザ３００との間の電気的接続のための部分である。
【００３７】
第２端子３３０は、インターポーザ３００上に積層される他のパッケージとの接続のための部分である。第２端子３３０は、後にはんだボールが配置されて他のパッケージと電気的に接続する部分である。
【００３８】
接着膜３１０は、インターポーザ３００の下面に配置される。具体的には、接着膜３１０はインターポーザ３００の下面とフリップチップ２００の上面との間に配置される。接着膜３１０は、インターポーザ３００とフリップチップ２００を互いに固定させるための部分である。接着膜３１０によってインターポーザ３００はフリップチップ２００の上部に固定され得る。
【００３９】
インターポーザ３００は、フリップチップ２００に比べて第１方向Ｘおよび第２方向Ｙの長さが大きくてもよい。すなわち、インターポーザ３００の水平面積は、フリップチップ２００の水平面積より大きくてもよい。そのため、インターポーザ３００の下面のうち一部は、フリップチップ２００の上面とオーバーラップしない。同様に、接着膜３１０は、インターポーザ３００の下面に沿って形成されるので、一部はフリップチップ２００の上面と接するが、一部はフリップチップ２００の上面と接しない。
【００４０】
ボンディングワイヤ３４０は、パッケージ基板１００のワイヤボンディング端子１１０とインターポーザ３００の第１端子３２０を互いに接続する。ボンディングワイヤ３４０は、導電体を含み得る。すなわち、ボンディングワイヤ３４０は、ワイヤボンディング端子１１０と第１端子３２０を電気的に接続する一種の信号伝達媒体である。
【００４１】
ボンディングワイヤ３４０は、半導体ボンディング用ワイヤーであり、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、クロム（Ｃｒ）およびチタニウム（Ｔｉ）のうち少なくとも一つを含み得、ワイヤボンディング装置によって形成され得る。
【００４２】
モールド層４００は、パッケージ基板１００上でパッケージ基板１００の上面、第１アンダーフィル膜２２０の側面、フリップチップ２００の側面、インターポーザ３００の上面および側面、接着膜３１０の下面および側面、ボンディングワイヤ３４０の表面をすべてカバーし得る。
【００４３】
モールド層４００は例えば、シリコン系物質、熱硬化性物質、熱可塑性物質、ＵＶ処理物質などで形成され得る。また、モールド層４００はレジンのようなポリマーで形成され得、例えば、エポキシ成形コンパウンド（ＥＭＣ；Ｅｐｏｘｙ  Ｍｏｌｄｉｎｇ  Ｃｏｍｐｏｕｎｄ）で形成され得る。
【００４４】
モールド層４００は、上面に信号ホール４１０および第１ダミーホール４２０を含む。信号ホール４１０は、インターポーザ３００の上面に位置したモールド層４００に形成される。信号ホール４１０は、インターポーザ３００の上面に位置した第２端子３３０を外部に露出させ得る。信号ホール４１０は、第２端子３３０が位置した部分でモールド層４００を貫いて形成され得る。
【００４５】
信号ホール４１０は、複数であり得、複数の信号ホール４１０の各々はいずれも同じ大きさおよび形状を有し得る。ただし、本実施形態はこれに制限されるものではない。信号ホール４１０は、後に第２端子３３０に接するはんだボールが形成される部分である。
【００４６】
第１ダミーホール４２０は、インターポーザ３００の上面に位置したモールド層４００に形成され得る。第１ダミーホール４２０は、信号ホール４１０とは異なりどの端子も露出させない。また、「ダミーホール」は、非伝導性媒質によって満たされたり完全に占有されたりすることができ、これと関連して空いているか、絶縁材料で満たされるかであり得る。したがって、「ダミー」という用語が当業者によって本明細書で理解されるとおり、第１ダミーホール４２０は信号伝送に関するいかなる経路も限定しない。すなわち、パッケージ内の動作回路を構成する任意の導体によって占有されない。
【００４７】
第１ダミーホール４２０は、信号ホール４１０の側方に位置する。具体的には、第１ダミーホール４２０は、信号ホール４１０の側方に位置する。第１ダミーホール４２０は、複数であり得る。複数の第１ダミーホール４２０は、いずれも信号ホール４１０によって囲まれ得る。
【００４８】
第１ダミーホール４２０は、モールド層４００を貫かないことにより、インターポーザ３００の上面が損傷することを防止できる。すなわち、第１ダミーホール４２０の形成過程でインターポーザ３００の上面が露出するとすれば、場合によってはインターポーザ３００の上面も損傷し得る。しかし、本発明のいくつかの実施形態による半導体パッケージは、第１ダミーホール４２０がモールド層４００を完全に貫かないので、インターポーザ３００の上面が損傷することを防止できる。
【００４９】
第１ダミーホール４２０は、反り（ｗａｒｐａｇｅ）を防止するために形成される。本発明のいくつかの実施形態による半導体パッケージは、互いに異なる熱膨張係数（ＣＴＥ；ｃｏｅｆｆｉｃｉｅｎｔ  ｏｆ  ｔｈｅｒｍａｌ  ｅｘｐａｎｄ）を有する複数の物質を含み得る。そのため、温度の変化によるそれぞれの物質の熱膨張する体積も互いに異なる。
【００５０】
例えば、モールド層４００とパッケージ基板１００の熱膨張係数は異なり得、そのため、熱膨張する体積が互いに異なる。第１方向Ｘを例に挙げると、モールド層４００の場合、第１熱膨張Ｅ１をして、パッケージ基板１００は、第２熱膨張Ｅ２をする。この時、第１熱膨張Ｅ１の体積は、第２熱膨張Ｅ２の体積よりはるかに大きくなり得る。したがって、本発明のいくつかの実施形態による半導体パッケージは、全体的にねじれる反りが発生し得る。
【００５１】
図２を参照すれば、半導体パッケージは、例えば、反り形状Ｗのようにねじれ得る。反り形状Ｗは、図１の第１熱膨張Ｅ１および第２熱膨張Ｅ２の差によって中心部分が相対的に第１ねじれ方向ａに高くなり、外郭の部分は、相対的に第２よじれ方向ｂに下がる。そのため、反りが発生すると、扇形のように半導体パッケージ全体が曲がる。もちろん、反り形状Ｗは、単にモールド層４００およびパッケージ基板１００のみを考慮した例示的な形状であり、半導体パッケージの内部に他の様々な物質があるので、さらに複雑で多様な反り形状が十分に発生し得る。
【００５２】
しかし、本発明のいくつかの実施形態による半導体パッケージは、第１ダミーホール４２０を含み、これを防止できる。第１ダミーホール４２０は、モールド層４００の上部に形成されてモールド層４００の熱膨張を緩和させ得る。すなわち、第１ダミーホール４２０によって除去された部分の熱膨張はこれ以上存在しないので、他の物質との熱膨張程度の差を最小化し得る。
【００５３】
したがって、本発明のいくつかの実施形態による半導体パッケージは、反りを防止でき、信頼度も高くかつ耐久性が向上できる。
【００５４】
図３を参照すれば、信号ホール４１０と第１ダミーホール４２０は、同一の大きさを有する。具体的には、信号ホール４１０は、第１方向Ｘに第１幅Ｗ１を有する。第１ダミーホール４２０は、第１方向Ｘに第２幅Ｗ２を有する。
【００５５】
第１幅Ｗ１は第２幅Ｗ２と同一であり得る。この時、「同一」とは、工程上の原因によって発生する微小な工程差を含む概念である。
【００５６】
また、信号ホール４１０は第１深さｄ１を有する。第１ダミーホール４２０は第２深さｄ２を有する。この時、第１深さｄ１と第２深さｄ２は互いに同一であり得る。すなわち、信号ホール４１０および第１ダミーホール４２０は、互いに同一の深さを有し得る。
【００５７】
インターポーザ３００の上面に形成された第２端子３３０のために信号ホール４１０は、モールド層４００を貫いて第２端子３３０の上面を外部に露出させ得る。これとは異なり、第２端子３３０の厚さだけ第１ダミーホール４２０とインターポーザ３００の上面が離隔しているので、第１ダミーホール４２０は、モールド層４００を貫通せず、インターポーザ３００の上面も第１ダミーホール４２０によっては露出されない。
【００５８】
図４を参照すれば、モールド層４００の水平領域は第１領域Ｒ１と第２領域Ｒ２を含む。第１領域Ｒ１は、第２領域Ｒ２を囲む領域である。
【００５９】
具体的には、第１領域Ｒ１は、インターポーザ３００の第２端子３３０が配置される外郭領域であり、第２領域Ｒ２は、インターポーザ３００の第２端子３３０が配置されない重心領域である。
【００６０】
第２端子３３０は、インターポーザ３００の外郭に沿って配置され、上部パッケージの積層を安定させる。具体的には、第２端子３３０上にはんだボールが形成されるとき、はんだボールの配置面積が最大限広くなる方が上部パッケージの支持に有利であるので、第２端子３３０も最大限広い面積に配置される。そのため、第１領域Ｒ１はまた第２領域Ｒ２を囲むようにして配置される。
【００６１】
第２領域Ｒ２は、第１ダミーホール４２０が配置される領域である。実質的には、第２領域Ｒ２は、信号ホール４１０が配置されない領域であるため、第１ダミーホール４２０が配置され得る。すなわち、第１ダミーホール４２０は、単に反りを改善するための部分であるため、他の構成素子の機能に邪魔にならない位置に形成されなければならず、第２領域Ｒ２がそのような領域である。
【００６２】
図４では２重に配列した複数の信号ホール４１０と、９個の複数の第１ダミーホール４２０を示したが、本実施形態で信号ホール４１０および第１ダミーホール４２０の個数はこれに制限されるものではない。すなわち、必要に応じて信号ホール４１０および第１ダミーホール４２０の個数はいくらでも変更できる。
【００６３】
第１ダミーホール４２０の形状は、信号ホール４１０の形状と同一である。すなわち、図３および図４を参照すれば、第１ダミーホール４２０および信号ホール４１０は、形状、大きさおよび深さにおいて互いに同一であり得る。これは、第１ダミーホール４２０と信号ホール４１０を形成する過程が同一であるからである。したがって、本発明の実施形態による半導体パッケージの製造工程は、非常に容易でかつ簡単である。すなわち、信号ホール４１０を形成する過程と同一の工程により第１ダミーホール４２０を形成できるので、第１ダミーホール４２０を形成する過程で製造工程に負担を与えない。したがって、本発明の一実施形態によれば、パッケージ製造コストを大きく増加させずに、半導体パッケージの反りを抑制できる。
【００６４】
再び図１を参照すれば、本発明のいくつかの実施形態による半導体パッケージのモールド層４００は、必須的に一定の厚さ以上でインターポーザ３００の上面を覆うしかない。なぜなら、インターポーザ３００の上面でボンディングワイヤ３４０が曲がる空間が必ず必要であるからである。したがって、モールド層４００がインターポーザ３００の上面を完全に露出させたり非常に薄い厚さでインターポーザ３００を覆ったりすることは本実施形態では不可能である。
【００６５】
そのため、モールド層４００に第１ダミーホール４２０を形成することは、反り発生を抑制する最善の方法であり得る。
【００６６】
また、第１ダミーホール４２０が複数形成されることによって、反りの改善効果は向上できる。すなわち、広い面積の第１ダミーホール４２０が一つのみ形成されることに比べて、同じ面積をいくつかの第１ダミーホール４２０に分けて形成することが反り改善により効果的である。これは、反りが単に除去された部分の面積だけでなく、表面積とも関連するからである。
【００６７】
したがって、本実施形態による半導体パッケージは、複数の第１ダミーホール４２０によって反りが改善され、半導体パッケージの信頼度と耐久性を向上させることができる。
【００６８】
以下、図５および図６を参照して本発明のいくつかの実施形態による半導体パッケージを説明する。上述した内容と重複する部分は省略または簡略にする。
【００６９】
図５は本発明のいくつかの実施形態による半導体パッケージを説明するための断面図であり、図６は図５の半導体パッケージを上から見た平面図である。
【００７０】
図５および図６を参照すれば、本発明のいくつかの実施形態による半導体パッケージは保護膜４３０をさらに含む。
【００７１】
保護膜４３０は、インターポーザ３００の上面に形成される。保護膜４３０は、モールド層４００の第２領域Ｒ２に形成される。保護膜４３０は、第１ダミーホール４２０によって外部に露出する。保護膜４３０は、信号ホール４１０が形成される第１領域Ｒ１には形成されなくてもよい。
【００７２】
保護膜４３０は、第１端子３２０および第２端子３３０の側方に配置される。第１端子３２０および第２端子３３０がインターポーザ３００の上面のうち郊外側に配置されるので、保護膜４３０はインターポーザ３００の上面のうち中心部分に配置される。
【００７３】
保護膜４３０の厚さは、第２端子３３０の厚さと同一であり得る。そのため、第１ダミーホール４２０も信号ホール４１０と同一の深さを有するとき、インターポーザ３００上面でモールド層４００を貫くことができる。
【００７４】
保護膜４３０は、第１ダミーホール４２０が形成される時、インターポーザ３００が損傷し得るので、これを防止するための部分である。保護膜４３０は、例えば、ポリイミド（ｐｏｌｙｉｍｉｄｅ、ＰＩ）、ポリスチレン（ｐｏｌｙｓｔｙｒｅｎｅ）などのような絶縁膜であり得るが、これに制限されるものではない。
【００７５】
そのため、保護膜４３０がインターポーザ３００の上面を覆うので、インターポーザ３００の上面は、第１ダミーホール４２０によっても露出されない。これにより、本実施形態による半導体パッケージは、インターポーザの損傷のない向上した信頼度を有する半導体パッケージを提供できる。
【００７６】
以下、図７を参照して本発明のいくつかの実施形態による半導体パッケージを説明する。上述した内容と重複する部分は省略または簡略にする。
【００７７】
図７は本発明のいくつかの実施形態による半導体パッケージを説明するための断面図である。図７を参照すれば、本発明のいくつかの実施形態による半導体パッケージは第２ダミーホール４２１を含む。
【００７８】
第２ダミーホール４２１は、信号ホール４１０より深く形成される。第２ダミーホール４２１は、インターポーザ３００上でモールド層４００を完全に貫くことができる。第２ダミーホール４２１は、インターポーザ３００上のモールド層４００を完全に貫いて本発明のいくつかの実施形態に他の半導体パッケージの反りをさらに精密でかつ効果的に予防できる。
【００７９】
すなわち、第２ダミーホール４２１は、インターポーザ３００上のモールド層４００の一部が第３方向Ｚに完全に除去されるようにし、熱膨張の程度を最大限減らすことができる。そのため、半導体パッケージ全体の反りがさらに効率的に抑制され得る。
【００８０】
以下、図８を参照して本発明のいくつかの実施形態による半導体パッケージを説明する。上述した内容と重複する部分は省略または簡略にする。
【００８１】
図８は本発明のいくつかの実施形態による半導体パッケージを説明するための平面図である。図８を参照すれば、本発明のいくつかの実施形態による半導体パッケージは第３ダミーホール４２２を含む。
【００８２】
第３ダミーホール４２２は、信号ホール４１０と異なる形状を有する。例えば、第３ダミーホール４２２は、水平断面が四角形であり得る。
【００８３】
モールド層４００の全体的な形状が四角形である場合は、円形よりは四角形の第３ダミーホール４２２が熱膨張を均一な方向に緩和させることができる。したがって、本発明のいくつかの実施形態による半導体パッケージは、第３ダミーホール４２２によって反りをより効果的に抑制できる。
【００８４】
図８は第３ダミーホール４２２の水平断面の形状を正四角形に示したが、本発明のいくつかの実施形態による半導体パッケージにおいて第３ダミーホール４２２の水平断面の形状は他の形状であり得る。例えば、第３ダミーホール４２２の水平断面の形状は、三角形のような他の凸多角形や、楕円のような形状であり得る。すなわち、第３ダミーホール４２２の水平断面の形状は、反りをより効率的に予防するための形状であれば、特に制限されない。
【００８５】
以下、図９を参照して本発明のいくつかの実施形態による半導体パッケージを説明する。上述した内容と重複する部分は省略または簡略にする。
【００８６】
図９は本発明のいくつかの実施形態による半導体パッケージを説明するための平面図である。図９を参照すれば、本発明のいくつかの実施形態による半導体パッケージは第４ダミーホール４２３を含む。
【００８７】
第４ダミーホール４２３は、信号ホール４１０と異なる大きさを有する。例えば、第４ダミーホール４２３は、信号ホール４１０より小さい大きさを有し得る。
【００８８】
反りを防止するためのダミーホールによって露出する面積が同一である場合は、小さい大きさの複数のダミーホールが一つの大きい大きさのダミーホールよりさらに効率的であり得る。
【００８９】
そのため、第４ダミーホール４２３も信号ホール４１０とは異なる大きさで適切な個数が形成され得る。すなわち、大きさが減って第２領域Ｒ２内により多い数の第４ダミーホール４２３が形成されると、反り防止効果がさらに大きくなる。
【００９０】
図９には第４ダミーホール４２３がいずれも同じ大きさである場合を示したが、これとは異なり、互いに異なる大きさを有していてもよい。すなわち、反りを効果的に防止するための目的であれば、第４ダミーホール４２３の大きさは制限されない。
【００９１】
以下、図１０を参照して本発明のいくつかの実施形態による半導体パッケージを説明する。上述した内容と重複する部分は省略または簡略にする。
【００９２】
図１０は本発明のいくつかの実施形態による半導体パッケージを説明するための平面図である。図１０を参照すれば、本発明のいくつかの実施形態による半導体パッケージは第５ダミーホール４２４を含む。
【００９３】
第５ダミーホール４２４は一定に配列されず、自由に配置され得る。本発明のいくつかの実施形態による半導体パッケージの反り形状は、方向によって対称的でなく、互いに異なる程度でねじれることがある。
【００９４】
すなわち、特定方向の反りが他の方向の反りに比べてさらに激しくなることがある。そのため、第５ダミーホール４２４は、一定の行と列に配列する必要はなく、半導体パッケージングの反りが解消される位置に配置され得る。
【００９５】
すなわち、半導体パッケージにおいて反りが相対的に激しく形成される方向にはより多くの第５ダミーホール４２４が配置され得、相対的に激しくない反りが形成される方向にはより少ない第５ダミーホール４２４が配置され得る。
【００９６】
図１０に示す第５ダミーホール４２４の配置パターンは、一つの例示に過ぎず、本発明のいくつかの実施形態による半導体パッケージは、これに制限されるものではない。
【００９７】
したがって、本実施形態による半導体パッケージの反りは、効果的に防止できる。
【００９８】
以下、図１１を参照して本発明のいくつかの実施形態による半導体パッケージを説明する。上述した内容と重複する部分は省略または簡略にする。
【００９９】
図１１は本発明のいくつかの実施形態による半導体パッケージを説明するための平面図である。図１１を参照すれば、本発明のいくつかの実施形態による半導体パッケージは第６ダミーホール４２５を含む。
【０１００】
第６ダミーホール４２５は複数でなく一つである。その代わりに第６ダミーホール４２５は、信号ホール４１０に比べて大きく形成される。第６ダミーホール４２５は、第２領域Ｒ２の中心に位置する。ただし、本実施形態はこれに制限されるものではない。
【０１０１】
第６ダミーホール４２５は、単に一つのみ形成すれば良いので、本発明のいくつかの実施形態による半導体パッケージの製造工程は、相対的に単純化できる。そのため、製造コストも低くなる。
【０１０２】
したがって、本実施形態による半導体パッケージは、低コストと容易な製造工程により反りを効果的に防止できる。
【０１０３】
図１１に示す第６ダミーホール４２５の形状および大きさは、一つの例示に過ぎず、本発明のいくつかの実施形態による半導体パッケージは、これに制限されるものではない。
【０１０４】
以下、図１２を参照して本発明のいくつかの実施形態による半導体パッケージを説明する。上述した内容と重複する部分は省略または簡略にする。
【０１０５】
図１２は本発明のいくつかの実施形態による半導体パッケージを説明するための平面図である。図１２を参照すれば、本発明のいくつかの実施形態による半導体パッケージは第７ダミーホール４２６を含む。
【０１０６】
第７ダミーホール４２６は複数でなく一つである。その代わりに第７ダミーホール４２６は、信号ホール４１０に比べて大きく形成される。第７ダミーホール４２６は、第２領域Ｒ２の特定領域に偏って配置される。
【０１０７】
第７ダミーホール４２６は、単に一つのみ形成すれば良いので、本発明のいくつかの実施形態による半導体パッケージの製造工程は、相対的に単純化できる。そのため、製造コストも低くなる。
【０１０８】
また、第７ダミーホール４２６は対称的でなく、自由な形状に非対称的に配置され得る。本発明のいくつかの実施形態による半導体パッケージの反り形状は、方向によって対称的でなく、互いに異なる程度でねじれることがある。
【０１０９】
すなわち、特定方向の反りが他の方向の反りに比べてさらに激しい場合もあるので、第７ダミーホール４２６は、対称的でない形状で反りに合わせて形成され得る。
【０１１０】
すなわち、半導体パッケージにおいて反りが相対的に激しく形成される方向により偏り、反りの形成が相対的に激しくない方向には偏りが少ない第７ダミーホール４２６が配置され得る。
【０１１１】
したがって、本実施形態による半導体パッケージは、低いコストと容易な製造工程により反りを効果的に防止できる。
【０１１２】
図１２に示す第７ダミーホール４２６の形状、位置および大きさは、一つの例示に過ぎず、本発明のいくつかの実施形態による半導体パッケージは、これに制限されるものではない。
【０１１３】
以下、図１３を参照して本発明のいくつかの実施形態による半導体パッケージを説明する。上述した内容と重複する部分は省略または簡略にする。
【０１１４】
図１３は本発明のいくつかの実施形態による半導体パッケージを説明するための平面図である。図１３を参照すれば、本発明のいくつかの実施形態による半導体パッケージは、第８ダミーホール（４２７ａ、４２７ｂ、４２７ｃ）を含む。
【０１１５】
第８ダミーホール（４２７ａ、４２７ｂ、４２７ｃ）は、第１ホール４２７ａ、第２ホール４２７ｂおよび第３ホール４２７ｃを含む。第１ホール４２７ａは、大きさが相対的に最も大きいダミーホールである。第２ホール４２７ｂおよび第３ホール４２７ｃは、第１ホール４２７ａに比べて大きさが相対的に小さいダミーホールである。
【０１１６】
第８ダミーホール（４２７ａ、４２７ｂ、４２７ｃ）は、それぞれ異なる大きさとそれぞれ異なる個数を有する複数のダミーホールであり得る。第８ダミーホール（４２７ａ、４２７ｂ、４２７ｃ）は、対称的でなく、自由な形状に非対称的に配置され得る。
【０１１７】
このような第８ダミーホール（４２７ａ、４２７ｂ、４２７ｃ）は、半導体パッケージにおいて反りが相対的に激しく形成される方向により大きい第１ホール４２７ａが配置され、反りの形成が相対的に激しくない方向に第２ホール４２７ｂおよび／または第３ホール４２７ｃが形成され得る。
【０１１８】
したがって、本実施形態による半導体パッケージは、反りを効果的に防止できる。
【０１１９】
図１３に示す第８ダミーホール（４２７ａ、４２７ｂ、４２７ｃ）の形状、位置および大きさは、一つの例示に過ぎず、本発明のいくつかの実施形態による半導体パッケージは、これに制限されるものではない。
【０１２０】
以下、図１４を参照して本発明のいくつかの実施形態による半導体パッケージを説明する。上述した内容と重複する部分は省略または簡略にする。
【０１２１】
図１４は本発明のいくつかの実施形態による半導体パッケージを説明するための断面図である。図１４を参照すれば、本発明のいくつかの実施形態による半導体パッケージは、上部パッケージ２０および下部パッケージ１０を含む。
【０１２２】
上部パッケージ２０は下部パッケージ１０上に積層される。上部パッケージ２０は、下部パッケージ１０と相違する種類のチップが配置され得る。例えば、下部パッケージ１０はロジック半導体チップを含み、上部パッケージ２０はメモリチップを含み得る。ただし、本実施形態はこれに制限されるものではない。
【０１２３】
下部パッケージ１０は、パッケージ基板１００、フリップチップ２００、マイクロバンプ２１０、第１アンダーフィル膜２２０、インターポーザ３００、接着膜３１０、ボンディングワイヤ３４０およびモールド層４００を含む。下部パッケージ１０は上述した図１ないし図１３のいくつかの実施形態による半導体パッケージを意味する。
【０１２４】
上部パッケージ２０は、上部パッケージ基板１１００、第２はんだボール１１２０、
第１連結部１２２０、第１メモリチップ１２００、第２アンダーフィル膜１２５０、第２連結部１３２０、第２メモリチップ１３００、第３アンダーフィル膜１３３０および上部モールド層１４００を含む。
【０１２５】
上部パッケージ基板１１００は、上に第１メモリチップ１２００および第２メモリチップ１３００を積層させる。上部パッケージ基板１１００は、第１メモリチップ１２００および第２メモリチップ１３００を支持し、第１メモリチップ１２００および第２メモリチップ１３００と電気的に接続される。
【０１２６】
上部パッケージ基板１１００は例えば、プリント回路基板（ＰＣＢ）またはセラミック基板であり得る。ただし、本実施形態はこれに制限されるものではない。
【０１２７】
下部パッケージ基板端子１１１０は、上部パッケージ基板１１００の下面に配置され得る。下部パッケージ基板端子１１１０は、第２はんだボール１１２０と接して下部パッケージ１０と電気的に接続される。
【０１２８】
下部パッケージ基板端子１１１０は例えば、銅、ニッケル、ステンレススチールまたはベリリウム銅のうち少なくとも一つを含み得る。
【０１２９】
第２はんだボール１１２０は、下部パッケージ１０の信号ホール４１０内に形成される。第２はんだボール１１２０は、第２端子３３０と直接接する。第２はんだボール１１２０は、信号ホール４１０を形成するモールド層４００の上面より高く形成され得る。
【０１３０】
第２はんだボール１１２０は、下部パッケージ１０と上部パッケージ２０が電気的に接続する通路である。
【０１３１】
上部パッケージ基板１１００は、下部パッケージ基板端子１１１０と接続される第１シリコン貫通ビア（ＴＳＶ；Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）１１３０を含む。第１ＴＳＶ１１３０は、上部パッケージ基板１１００を貫いて形成される。第１ＴＳＶ１１３０は、最も速く信号を伝達する経路である。
【０１３２】
第１ＴＳＶ１１３０は、コアプラグとバリアメタルの２重膜で形成される。前記コアプラグは、ＣｕまたはＷを含み得る。例えば、前記コアプラグは、Ｃｕ、ＣｕＳｎ、ＣｕＭｇ、ＣｕＮｉ、ＣｕＺｎ、ＣｕＰｄ、ＣｕＡｕ、ＣｕＲｅ、ＣｕＷ、Ｗ、またはＷ合金からなるが、これに制限されるものではない。
【０１３３】
また、前記コアプラグは、Ａｌ、Ａｕ、Ｂｅ、Ｂｉ、Ｃｏ、Ｃｕ、Ｈｆ、Ｉｎ、Ｍｎ、Ｍｏ、Ｎｉ、Ｐｂ、Ｐｄ、Ｐｔ、Ｒｈ、Ｒｅ、Ｒｕ、Ｔａ、Ｔｅ、Ｔｉ、Ｗ、Ｚｎ、Ｚｒ中の一つまたはそれ以上を含み得、一つまたは二つ以上の積層構造を含み得る。
【０１３４】
前記バリアメタルは、Ｗ、ＷＮ、ＷＣ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｒｕ、Ｃｏ、Ｍｎ、ＷＮ、Ｎｉ、またはＮｉＢのうち選ばれる少なくとも一つの物質を含み得、単一層または多重層からなる。
【０１３５】
前記コアプラグおよび前記バリアメタルは、物理気相成長（ＰＶＤ；ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）工程または化学気相成長（ＣＶＤ；ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）工程によって形成されるが、これに限定されるものではない。第１ＴＳＶ１１３０と上部パッケージ基板１１００との間には図面に示していないが、スペーサ絶縁層が介在し得る。前記スペーサ絶縁層は、上部パッケージ基板１１００内の半導体素子と第１ＴＳＶ１１３０が互いに直接接触することを防ぐことができる。前記スペーサ絶縁層は、酸化膜、窒化膜、炭化膜、ポリマー、またはこれらの組み合わせからなる。一部の実施形態において、前記スペーサ絶縁層を形成するためにＣＶＤ工程を用いてもよい。前記スペーサ絶縁層は、低圧ＣＶＤ（ｓｕｂ−ａｔｍｏｓｐｈｅｒｉｃ  ＣＶＤ）工程によって形成されたＯ３／ＴＥＯＳ（ｏｚｏｎｅ／ｔｅｔｒａ−ｅｔｈｙｌｏｒｔｈｏ−ｓｉｌｉｃａｔｅ）基盤のＨＡＲＰ（ｈｉｇｈ  ａｓｐｅｃｔ  ｒａｔｉｏ  ｐｒｏｃｅｓｓ）酸化膜からなる。
【０１３６】
上部パッケージ基板１１００の上面に上部パッケージ基板端子１１４０が形成される。上部パッケージ基板端子１１４０は、第１ＴＳＶ１１３０によって下部パッケージ基板端子１１１０と接続される。
【０１３７】
第１連結部１２２０は、上部パッケージ基板端子１１４０上に形成される。第１連結部１２２０は、錫（Ｓｎ）と銀（Ａｇ）の合金であり得、必要に応じて銅（Ｃｕ）、パラジウム（Ｐｄ）、ビスマス（Ｂｉ）、アンチモン（Ｓｂ）などが添加され得る。また、第１連結部１２２０は、はんだボールまたはバンプであり得、必要に応じて銅、ニッケル、金のような金属からなるフィラー層をさらに含み得る。
【０１３８】
第１連結部１２２０は、上部パッケージ基板端子１１４０と第１下部メモリチップ端子１２１０を電気的に接続する。
【０１３９】
第１メモリチップ１２００は、第１連結部１２２０上に積層される。第１メモリチップ１２００は、上部パッケージ基板１１００と第１連結部１２２０を介して電気的に接続される。第１メモリチップ１２００は例えば、メモリ半導体チップであり得る。第１メモリチップ１２００は例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）またはＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のような揮発性メモリ半導体チップであるか、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）またはＲＲＡＭ（登録商標（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ））のような不揮発性メモリ半導体チップであり得る。ただし、本実施形態はこれに制限されるものではない。
【０１４０】
第１メモリチップ１２００は、第１下部メモリチップ端子１２１０、第２ＴＳＶ１２３０および第１上部メモリチップ端子１２４０を含む。
【０１４１】
第１下部メモリチップ端子１２１０は、第１メモリチップ１２００の下面に形成される。第１下部メモリチップ端子１２１０は、第１連結部１２２０と接する。第１メモリチップ１２００は、第１下部メモリチップ端子１２１０、第１連結部１２２０および上部パッケージ基板端子１１４０を介して上部パッケージ基板１１００と電気的に接続される。
【０１４２】
第２ＴＳＶ１２３０は、第１メモリチップ１２００を貫いて形成される。第２ＴＳＶ１２３０は、第３方向Ｚに直接延びるので、最も速く信号を伝達する経路である。
【０１４３】
第２ＴＳＶ１２３０は、第１ＴＳＶ１１３０と同じ材質と構造で形成され得る。すなわち、第２ＴＳＶ１２３０は、第１ＴＳＶ１１３０のようにコアプラグとバリアメタルを含み得る。第２ＴＳＶ１２３０は、第１ＴＳＶ１１３０と同一の工程により形成され得る。この時、「同一」とは、同じ方法であるが、互いに異なる時点に実行することを意味する。
【０１４４】
第１上部メモリチップ端子１２４０は、第１メモリチップ１２００の上面に形成される。第１上部メモリチップ端子１２４０は、第２連結部１３２０と接する。第１メモリチップ１２００は、第１上部メモリチップ端子１２４０、第２連結部１３２０および第２下部メモリチップ端子１３１０を介して第２メモリチップ１３００と電気的に接続される。
【０１４５】
第２連結部１３２０は、第１上部メモリチップ端子１２４０上に形成される。第２連結部１３２０は第１連結部１２２０のように錫（Ｓｎ）と銀（Ａｇ）の合金であり得、必要に応じて銅（Ｃｕ）、パラジウム（Ｐｄ）、ビスマス（Ｂｉ）、アンチモン（Ｓｂ）などが添加され得る。また、第２連結部１３２０は、はんだボールまたはバンプであり得、必要に応じて銅、ニッケル、金のような金属からなるフィラー層をさらに含み得る。
【０１４６】
第２連結部１３２０は、第１上部メモリチップ端子１２４０と第２下部メモリチップ端子１３１０を電気的に接続する。
【０１４７】
第２メモリチップ１３００は、第２連結部１３２０上に積層される。第２メモリチップ１３００は、第１メモリチップ１２００と第２連結部１３２０を介して電気的に接続される。
【０１４８】
第２メモリチップ１３００は、第１メモリチップ１２００と同種のメモリチップである。または第２メモリチップ１３００は、第１メモリチップ１２００と異種のメモリチップである。
【０１４９】
第２メモリチップ１３００は、例えば、ＤＲＡＭまたはＳＲＡＭのような揮発性メモリ半導体チップであるか、ＰＲＡＭ、ＭＲＡＭ、ＦｅＲＡＭまたはＲＲＡＭのような不揮発性メモリ半導体チップであり得る。ただし、本実施形態はこれに制限されるものではない。
【０１５０】
第２下部メモリチップ端子１３１０は、第２メモリチップ１３００の下面に形成される。第２下部メモリチップ端子１３１０は、第２連結部１３２０と接する。第２メモリチップ１３００は、第２下部メモリチップ端子１３１０、第２連結部１３２０および第１上部メモリチップ端子１２４０を介して第１メモリチップ１２００と電気的に接続される。
【０１５１】
第２アンダーフィル膜１２５０は、上部パッケージ基板１１００と第１メモリチップ１２００との間の空間を埋める。このように第２アンダーフィル膜１２５０は、上部パッケージ基板１１００と第１メモリチップ１２００の結合を強化したり変形を防止したりするためのものである。また、これにより異質物や湿気の浸透も予防できる。
【０１５２】
第２アンダーフィル膜１２５０は、第１メモリチップ１２００と上部パッケージ基板１１００との間の空間から第１メモリチップ１２００の側面の外側に突出して存在する。さらに、第２アンダーフィル膜１２５０は後述する第３アンダーフィル膜１３３０と互いに一体に連結され得る。ただし、本実施形態はこれに制限されるものではない。
【０１５３】
ここで、「一体に連結される」とは、第２アンダーフィル膜１２５０と第３アンダーフィル膜１３３０が境界や界面なしに連続することを意味する。
【０１５４】
第３アンダーフィル膜１３３０は、第１メモリチップ１２００と第２メモリチップ１３００との間の空間を埋める。第３アンダーフィル膜１３３０は、第１メモリチップ１２００と第２メモリチップ１３００との間の空間から第１メモリチップ１２００および第２メモリチップ１３００の側面の外側に突出して存在する。さらに、第３アンダーフィル膜１３３０は、第２アンダーフィル膜１２５０と互いに一体に連結され得る。ただし、本実施形態はこれに制限されるものではない。
【０１５５】
上部モールド層１４００は、上部パッケージ基板１１００、第１メモリチップ（１２００）、第２メモリチップ（１３００）、第２アンダーフィル膜（１２５０）および第３アンダーフィル膜１３３０を覆う。
【０１５６】
上部モールド層１４００は例えば、シリコン系物質、熱硬化性物質、熱可塑性物質、ＵＶ処理物質などで形成され得る。また、上部モールド層１４００は、レジンのようなポリマーで形成され得、例えば、ＥＭＣで形成され得る。
【０１５７】
図１４では２個のメモリチップが積層された上部パッケージ２０を示したが、本実施形態はこれに制限されるものではない。すなわち、本発明のいくつかの実施形態による半導体パッケージは、３個以上のメモリチップが積層された上部パッケージ２０を含み得る。
【０１５８】
また、本発明のいくつかの実施形態による半導体パッケージは、上部パッケージ基板１１００なしにメモリチップのみで積層された上部パッケージ２０を含み得る。
【０１５９】
本実施形態による半導体パッケージは、下部パッケージ１０がダミーホール４２０を含んで反りの発生を防止できる。そのため、下部パッケージ１０の信頼度と耐久性が向上して半導体パッケージの動作性能が向上できる。
【０１６０】
以下、図１５を参照して本発明のいくつかの実施形態による半導体パッケージを説明する。上述した内容と重複する部分は省略または簡略にする。
【０１６１】
図１５は本発明のいくつかの実施形態による半導体パッケージを説明するための断面図である。図１５を参照すれば、本発明のいくつかの実施形態による半導体パッケージは、上部パッケージ２０と下部パッケージ１０との間に第４アンダーフィル膜１５００を含む。
【０１６２】
第４アンダーフィル膜１５００は、第２はんだボール１１２０の側面を囲む。第２アンダーフィル膜１２５０は、上部パッケージ２０と下部パッケージ１０との間の空間を埋める。第４アンダーフィル膜１５００は、エポキシ樹脂のようなアンダーフィル樹脂やシリカフィラー（ｆｉｌｌｅｒ）またはフラックス（ｆｌｕｘ）を含み得る。
【０１６３】
本実施形態による半導体パッケージは、上部パッケージ２０と下部パッケージ１０との間の結合が堅固で、下部パッケージ１０の反りが上部パッケージ２０との第４アンダーフィル膜１５００による結合によって緩和され、信頼度と耐久性の高い半導体パッケージを提供できる。
【０１６４】
以下、図１６を参照して本発明のいくつかの実施形態による半導体パッケージを説明する。上述した内容と重複する部分は省略または簡略にする。
【０１６５】
図１６は本発明のいくつかの実施形態による半導体パッケージを説明するための断面図である。図１６を参照すれば、本発明のいくつかの実施形態による半導体パッケージはエアーギャップ１５１０を含む。
【０１６６】
エアーギャップ１５１０は、第４アンダーフィル膜１５００の内部に位置する。エアーギャップ１５１０は、第４アンダーフィル膜１５００が完全に埋められない部分に形成される。すなわち、エアーギャップ１５１０は、上部パッケージ２０と下部パッケージ１０との間の空いた空間に位置する。
【０１６７】
本実施形態による半導体パッケージは、エアーギャップ１５１０によって第４アンダーフィル膜１５００の熱膨張係数による反りを緩和できる。したがって、さらに向上した耐久性を有する半導体パッケージを提供できる。
【０１６８】
以上、添付した図面を参照して本発明の実施形態について説明したが、本発明が属する技術分野における通常の知識を有する者は、本発明がその技術的思想や必須の特徴を変更せず、他の具体的な形態で実施され得ることを理解することができる。したがって、上記実施形態は、すべての面で例示的なものであり、限定的なものでないと理解しなければならない。
【符号の説明】
【０１６９】
１００：パッケージ基板
２００：フリップチップ
３００：インターポーザ
４００：モールド層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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