(57)【要約】【課題】耐圧を向上できるＳｉＣ半導体装置を提供する。【解決手段】第１導電型のＳｉＣの半導体層１０と、前記ＳｉＣ半導体層の一部としての第１導電型のドリフト領域１９と、前記ＳｉＣ半導体層の一部としての前記ドリフト領域の上に形成された第２導電型のボディ領域１２と、前記ＳｉＣ半導体層の表面に形成され、前記ドリフト領域に達しているゲートトレンチ３６と、前記ゲートトレンチの内表面に沿って形成されているゲート絶縁膜２０と、前記ゲートトレンチの周囲に形成された第１導電型のソース領域４１と、前記ＳｉＣ半導体層の後ろ表面に形成された第２導電型のコンタクト領域と、前記ゲートトレンチの上に形成された絶縁層とを含み、前記コンタクト領域は平面視が格子状に形成されている。【選択図】図２２
2020129675.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のワイドバンドギャップ半導体層と、
前記ワイドバンドギャップ半導体層の一部としての第１導電型のドリフト領域と、
前記ワイドバンドギャップ半導体層の一部としての前記ドリフト領域の上に形成された第２導電型のボディ領域と、
前記ワイドバンドギャップ半導体層の表面に形成され、前記ドリフト領域に達しているゲートトレンチと、
前記ゲートトレンチの内表面に沿って形成されているゲート絶縁膜と、
前記ゲートトレンチの周囲に形成された第１導電型のソース領域と、
前記ワイドバンドギャップ半導体層の後ろ表面に形成された第２導電型のコンタクト領域と、
前記ゲートトレンチの上側に形成された絶縁層とを含み、
前記コンタクト領域は平面視が格子状に形成されている、半導体装置。
【請求項２】
前記ソース領域に隣接して形成された第２導電型の第２コンタクト領域をさらに含み、
前記ソース領域及び前記第２コンタクト領域に電気的に接続されるようにメタル層が形成されている、請求項１に記載の半導体装置。
【請求項３】
前記ソース領域を貫通するソーストレンチを更に有し、
前記第２コンタクト領域は前記ソーストレンチの底部に形成されることにより前記第２コンタクト領域の表面は前記ソース領域の表面よりも下方に形成されている、請求項２に記載の半導体装置。
【請求項４】
前記ゲートトレンチのボトムエッジ部は湾曲を含むように形成されている、請求項３に記載の半導体装置。
【請求項５】
前記不純物埋め込み領域の幅は前記ゲートトレンチの幅と略等しい、請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記ゲート絶縁膜に接触するポリシリコンゲート電極が、前記ゲートトレンチ内に形成されている、請求項５に記載の半導体装置。
【請求項７】
前記メタル層は前記絶縁層の表面及び前記ワイドバンドギャップ半導体層の表面に沿って形成されており、前記メタル層の表面は断面視において不規則なでこぼこを含んでいる、請求項６に記載の半導体装置。
【請求項８】
前記コンタクト領域の一辺は、平面視において、前記ゲートトレンチ複数個分の大きさを有している、請求項７に記載の半導体装置。
【請求項９】
前記ゲートトレンチの下方に形成された第２導電型の不純物埋め込み領域を更に有し、
前記不純物埋め込み領域は、断面視において、湾曲を含むように形成されている、請求項８に記載の半導体装置。
【請求項１０】
前記ボディ領域は、前記ボディ領域の下方に形成されたドレイン領域に接続されている、請求項９に記載の半導体装置。
【請求項１１】
前記ゲートトレンチの幅は、底から頂上まで略均一である、請求項１〜１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記メタル層は、アルミが主体に形成されている、請求項２〜１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記ワイドバンドギャップ半導体層は、ＳｉＣ層である、請求項１２に記載の半導体装置。
【請求項１４】
第１導電型のＳｉＣ半導体層と、
前記ＳｉＣ半導体層の一部としての第１導電型のドリフト領域と、
前記ＳｉＣ半導体層の一部としての前記ドリフト領域の上に形成された第２導電型のボディ領域と、
前記ＳｉＣ半導体層の表面に形成され、前記ドリフト領域に達しているゲートトレンチと、
前記ゲートトレンチの内表面に沿って形成されているゲート絶縁膜と、
前記ゲートトレンチの周囲に形成された第１導電型のソース領域と、
前記ＳｉＣ半導体層の後ろ表面に形成された第２導電型のコンタクト領域と、
前記ゲートトレンチの上に形成された絶縁層とを含み、
前記コンタクト領域は平面視が格子状に形成されている、半導体装置。
【請求項１５】
前記ソース領域に隣接して形成された第２導電型の第２コンタクト領域をさらに含み、
前記ソース領域及び前記第２コンタクト領域に電気的に接続されるようにメタル層が形成されている、請求項１４に記載の半導体装置。
【請求項１６】
前記ソース領域を貫通するソーストレンチを更に有し、
前記第２コンタクト領域は前記ソーストレンチの底部に形成されることにより前記第２コンタクト領域の表面は前記ソース領域の表面よりも下方に形成されている、請求項１５に記載の半導体装置。
【請求項１７】
前記ゲートトレンチのボトムエッジ部は湾曲を含むように形成されている、請求項１６に記載の半導体装置。
【請求項１８】
前記不純物埋め込み領域の幅は前記ゲートトレンチの幅と略等しい、請求項１４〜１７のいずれか一項に記載の半導体装置。
【請求項１９】
前記ゲート絶縁膜に接触するポリシリコンゲート電極が、前記ゲートトレンチ内に形成されている、請求項１８に記載の半導体装置。
【請求項２０】
前記メタル層は前記絶縁層の表面及び前記ＳｉＣ半導体層の表面に沿って形成されており、前記メタル層の表面は断面視において不規則なでこぼこを含んでいる、請求項１９に記載の半導体装置。
【請求項２１】
前記コンタクト領域は、平面視において、前記ゲートトレンチ複数個分の大きさを有している、請求項２０に記載の半導体装置。
【請求項２２】
前記ゲートトレンチの下方に形成された第２導電型の不純物埋め込み領域を更に有し、
前記不純物埋め込み領域は、断面視において、湾曲を含むように形成されている、請求項２１に記載の半導体装置。
【請求項２３】
前記ボディ領域は、その下方に形成されたドレイン領域に接続されている、請求項２２に記載の半導体装置。
【請求項２４】
前記ゲートトレンチの幅は、底から頂上まで略均一である、請求項１４〜２３のいずれか一項に記載の半導体装置。
【請求項２５】
前記メタル層は、アルミが主体に形成されている、請求項１５〜２４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳｉＣ半導体装置に関する。
【背景技術】
【０００２】
近年、モータ制御システム、電力変換システムなど、各種パワーエレクトロニクス分野におけるシステムに主として使用されるＳｉＣ半導体装置が注目されている。
特許文献１は、ｐ型ＳｉＣ基板（コレクタ層）と、ＳｉＣ基板上に形成されたｎ型のドリフト層と、ドリフト層の上部に形成されたｐ型のベース領域と、ベース領域の上部に形成されたｎ型のエミッタ領域とを含む、縦型のＩＧＢＴを開示している。
【０００３】
特許文献２は、ｎ＋型ＳｉＣ基板と、ＳｉＣ基板上に形成されたｎ−型のベース層と、ベース層の表層部に形成されたｐ型のボディ領域と、ボディ領域の表層部に形成されたｎ＋型のソース領域と、ベース層の表面からソース領域およびボディ領域を貫通するゲートトレンチと、ゲート絶縁膜を介してゲートトレンチに埋設されたゲート電極とを含む、トレンチゲート型ＭＯＳＦＥＴを開示している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−４９２６７号公報
【特許文献２】特開２０１１−４４６８８号公報
【特許文献３】特開２０１０−２５１５１７号公報
【特許文献４】特開２０１０−７４０５１号公報
【発明の概要】
【０００５】
本発明の一実施形態は、耐圧を向上できるＳｉＣ半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一実施形態は、第１導電型のワイドバンドギャップ半導体層と、前記ワイドバンドギャップ半導体層の一部としての第１導電型のドリフト領域と、前記ワイドバンドギャップ半導体層の一部としての前記ドリフト領域の上に形成された第２導電型のボディ領域と、前記ワイドバンドギャップ半導体層の表面に形成され、前記ドリフト領域に達しているゲートトレンチと、前記ゲートトレンチの内表面に沿って形成されているゲート絶縁膜と、前記ゲートトレンチの周囲に形成された第１導電型のソース領域と、前記ワイドバンドギャップ半導体層の後ろ表面に形成された第２導電型のコンタクト領域と、前記ゲートトレンチの上側に形成された絶縁層とを含み、前記コンタクト領域は平面視が格子状に形成されている、半導体装置を提供する。
【０００７】
本発明の他の実施形態は、第１導電型のＳｉＣ半導体層と、前記ＳｉＣ半導体層の一部としての第１導電型のドリフト領域と、前記ＳｉＣ半導体層の一部としての前記ドリフト領域の上に形成された第２導電型のボディ領域と、前記ＳｉＣ半導体層の表面に形成され、前記ドリフト領域に達しているゲートトレンチと、前記ゲートトレンチの内表面に沿って形成されているゲート絶縁膜と、前記ゲートトレンチの周囲に形成された第１導電型のソース領域と、前記ＳｉＣ半導体層の後ろ表面に形成された第２導電型のコンタクト領域と、前記ゲートトレンチの上に形成された絶縁層とを含み、前記コンタクト領域は平面視が格子状に形成されている、半導体装置を提供する。
【図面の簡単な説明】
【０００８】
【図１】図１は、本発明の第１実施形態に係るＳｉＣ半導体装置の模式的な断面図である。
【図２Ａ】図２Ａは、個別的に製造されたＳｉＣ−ＭＯＳＦＥＴおよびＳｉＣ−ＩＧＢＴの各特性から導き出されるＨｙｂｒｉｄ−ＭＯＳ構造のドレイン電圧（コレクタ電圧）対ドレイン電流（コレクタ電流）の理論上の特性を説明するためのグラフである。
【図２Ｂ】図２Ｂは、Ｈｙｂｒｉｄ−ＭＯＳ構造のドレイン電圧（コレクタ電圧）対ドレイン電流（コレクタ電流）の実際の特性を説明するためのグラフである。
【図３】図３は、Ｈｙｂｒｉｄ−ＭＯＳ構造の実際のｐｎ接合立ち上がり電圧対特性オン抵抗特性を示すグラフである。
【図４】図４は、ドレイン領域に対するコレクタ領域の構成比率を変化させた場合における電位の分布を説明するための図である。
【図５】図５は、ドレイン領域に対するコレクタ領域の構成比率を変化させた場合における電位の分布を説明するための図である。
【図６】図６は、ドレイン領域に対するコレクタ領域の構成比率を変化させた場合における電位の分布を説明するための図である。
【図７】図７は、ドレイン領域に対するコレクタ領域の構成比率を変化させた場合におけるドレイン電圧（コレクタ電圧）対ドレイン電流（コレクタ電流）特性を示すグラフである。
【図８】図８は、ドレイン領域の幅を変更した場合におけるドレイン電圧（コレクタ電圧）対ドレイン電流（コレクタ電流）特性を示すグラフである。
【図９】図９は、図８における大電流領域の特性を説明するためのグラフである。
【図１０】図１０は、本発明の第２実施形態に係るＳｉＣ半導体装置の模式的な断面図である。
【図１１】図１１は、図１０に示すＳｉＣ半導体装置の電位の分布を説明するための図である。
【図１２】図１２は、図１０に示すＳｉＣ半導体装置のｐｎ接合立ち上がり電圧対特性オン抵抗を説明するためのグラフである。
【図１３】図１３は、本発明の第３実施形態に係るＳｉＣ半導体装置の模式的な断面図である。
【図１４】図１４は、図１３に示す半導体装置の電位の分布を説明するための図である。
【図１５】図１５は、本発明の第４実施形態に係るＳｉＣ半導体装置の模式的な断面図である。
【図１６】図１６は、本発明の第５実施形態に係るＳｉＣ半導体装置の模式的な断面図である。
【図１７】図１７は、本発明の第６実施形態に係るＳｉＣ半導体装置の模式的な断面図である。
【図１８】図１８は、コレクタ領域の一平面形状を説明するための平面図である。
【図１９】図１９は、コレクタ領域の一平面形状を説明するための平面図である。
【図２０】図２０は、コレクタ領域の一平面形状を説明するための平面図である。
【図２１】図２１は、コレクタ領域およびドレイン領域の一配置例を説明するための平面図である。
【図２２】図２２は、コレクタ領域およびドレイン領域の一配置例を説明するための平面図である。
【発明を実施するための形態】
【０００９】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１実施形態に係るＳｉＣ半導体装置１の模式的な断面図である。
図１に示すように、ＳｉＣ半導体装置１は、表面および裏面を有するｎ−型のＳｉＣ半導体層１０を含む。ＳｉＣ半導体層１０のＳｉＣ半導体層１０の表面部には、単位セル１１を構成する複数のｐ型ボディ領域１２が形成されている。
【００１０】
ｐ型ボディ領域１２は、ＳｉＣ半導体層１０上に間隔を空けて形成されており、その内方領域には、ｎ型ソース領域１３と、ｐ＋型コンタクト領域１４とが形成されている。ｎ型ソース領域１３は、ｐ型ボディ領域１２の周縁部から間隔を開けた位置に形成されている。ｎ型ソース領域１３の周縁部とｐ型ボディ領域１２の周縁部との間の領域がｐ型チャネル領域１５である。ｐ＋型コンタクト領域１４は、ｎ型ソース領域１３の内方領域において、当該ｎ型ソース領域１３を貫通するように形成されている。ｐ＋型コンタクト領域１４は、ｐ型ボディ領域１２よりも高い不純物濃度を有している。ｎ型ソース領域１３およびｐ＋型コンタクト領域１４は、いずれも、ｐ型ボディ領域１２よりも浅く形成されている。
【００１１】
ＳｉＣ半導体層１０の裏面部には、互いに隣り合うｎ＋型ドレイン領域１６およびｐ＋型コレクタ領域１７と、ｎ＋型ドレイン領域１６およびｐ＋型コレクタ領域１７に跨るｎ＋型のＦＳ（Field Stop：フィールドストップ）領域１８とが形成されている。ＳｉＣ半導体層１０の裏面は、ｎ＋型ドレイン領域１６およびｐ＋型コレクタ領域１７の境界で面一に連続している。
【００１２】
ＦＳ領域１８は、ＳｉＣ半導体層１０の表面に沿うＸ軸に関して、ｎ＋型ドレイン領域１６の上端およびｐ＋型コレクタ領域１７の上端に接するように一様な厚さで形成されている。ＦＳ領域１８と単位セル１１（ｐ型ボディ領域１２）との間の領域がｎ−型ドリフト領域１９である。ＳｉＣ半導体層１０の厚さ方向に沿うＹ軸に関して、ｎ−型ドリフト領域１９のＹ軸厚さＴｄは、たとえば１０μｍ〜１００μｍ（本実施形態では、４６μｍ）である。
【００１３】
ｎ＋型ドレイン領域１６は、互いに隣り合う単位セル１１（ｐ型ボディ領域１２）間の直下の領域に形成されている。ＳｉＣ半導体層１０の表面に沿うＸ軸に関して、ｎ＋型ドレイン領域１６のＸ軸幅Ｗｄは、たとえば１０μｍ〜１００μｍである。本実施形態では、ＳｉＣ半導体層１０の厚さ方向に沿うＹ軸に関して、ｎ＋型ドレイン領域１６の上端は、ｐ＋型コレクタ領域１７の上端と同じ深さに位置している。
【００１４】
ｐ＋型コレクタ領域１７は、ＳｉＣ半導体層１０との間にｐｎ接合部を形成している。つまり、当該ｐｎ接合部には寄生ダイオードＤが形成されている。ｐ＋型コレクタ領域１７は、ＳｉＣ半導体層１０の表面に沿うＸ軸において、ｎ＋型ドレイン領域１６よりも広い面積で形成されている。より具体的には、当該Ｘ軸において、ｐ＋型コレクタ領域１７は、少なくとも２つの単位セル１１が含まれる領域を覆うように形成されている。ＳｉＣ半導体層１０の表面に沿うＸ軸に関して、ｐ＋型コレクタ領域１７のＸ軸幅Ｗｃは、たとえば５０μｍ〜１００μｍである。ｐ＋型コレクタ領域１７のＸ軸幅Ｗｃは、ｎ−型ドリフト領域１９のＹ軸厚さＴｄに対して、Ｘ軸幅Ｗｃ＞Ｙ軸厚さＴｄ×２を満たすように形成されていることが好ましい。
【００１５】
このようなｎ＋型ドレイン領域１６およびｐ＋型コレクタ領域１７は、次の方法により形成できる。まず、ｎ＋型のＳｉＣ基板が用意される。次に、ｎ型の不純物を注入しながらＳｉＣがエピタキシャル成長されて、ＳｉＣ基板上にｎ−型のＳｉＣ半導体層１０が形成される。次に、ＳｉＣ半導体層１０にｐ型ボディ領域１２、ｎ型ソース領域１３、後述するゲート絶縁膜２０、ゲート電極２１およびソース電極２４等からなるＭＯＳ構造を形成した後、ＳｉＣ基板が、ＳｉＣ半導体層１０が露出するまで研削される。なお、ＳｉＣ基板の研削に代えて、ドライエッチングによりＳｉＣ基板を除去してもよい。
【００１６】
次に、ＳｉＣ半導体層１０の裏面側において、ｎ型の不純物が選択的に注入されてＦＳ領域１８が形成される。
次に、ＳｉＣ半導体層１０の裏面側にｎ＋型ドレイン領域１６を形成すべき領域に選択的に開口を有するイオン注入マスクが形成される。このイオン注入マスクを介して、ｎ型の不純物が注入される。不純物が注入された後、イオン注入マスクは除去される。
【００１７】
次に、ＳｉＣ半導体層１０の裏面側にｐ＋型コレクタ領域１７を形成すべき領域に選択的に開口を有するイオン注入マスクが形成される。このイオン注入マスクを介して、ｐ型の不純物が注入される。不純物が注入された後、イオン注入マスクは除去される。
次に、ｎ型不純物およびｐ型不純物を注入した領域に対して、選択的にレーザアニール処理が施される。これにより、ｎ型不純物およびｐ型不純物が活性化してｎ＋型ドレイン領域１６およびｐ＋型コレクタ領域１７が形成される。
【００１８】
ＳｉＣ半導体層１０は、Ｓｉからなる半導体層よりも密度が高いため、不純物が拡散し難いという特性がある。したがって、この特性を利用して、不純物の注入条件およびアニール処理条件を調節することによって、ｎ型不純物およびｐ型不純物の厚さを容易に制御できる。これにより、ｎ＋型ドレイン領域１６およびｐ＋型コレクタ領域１７を正確に形成できる。
【００１９】
再度、図１を参照して、ＳｉＣ半導体層１０上には、ゲート絶縁膜２０を挟んでｐ型チャネル領域１５と対向する複数のゲート電極２１が形成されている。ゲート絶縁膜２０は、たとえば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミナ膜、タンタル酸化膜等からなっていてもよい。また、ゲート電極２１は、たとえば、不純物を注入して低抵抗化したポリシリコンからなっていてもよい。
【００２０】
各ゲート電極２１は、ｐ型ボディ領域１２外のＳｉＣ半導体層１０、ｐ型ボディ領域１２、およびｎ型ソース領域１３に跨る領域に対向している。また、ゲート電極２１は、ｎ型ソース領域１３とｐ型ボディ領域１２との境界線から、ｎ型ソース領域１３側へはみ出したオーバラップ部を含む。ゲート電極２１を覆うように絶縁膜２２がＳｉＣ半導体層１０上に形成されている。
【００２１】
絶縁膜２２には、ｎ型ソース領域１３の一部およびｐ＋型コンタクト領域１４を選択的に露出させるコンタクト孔２３が形成されている。絶縁膜２２上には、ソース電極２４が形成されている。
ソース電極２４は、絶縁膜２２の表面からコンタクト孔２３内に入り込み、当該コンタクト孔２３内において、ｎ型ソース領域１３およびｐ＋型コンタクト領域１４との間でオーミック接触を形成している。一方、ＳｉＣ半導体層１０の裏面側には、ドレイン電極２５が形成されている。ドレイン電極２５は、ｎ＋型ドレイン領域１６およびｐ＋型コレクタ領域１７との間でオーミック接触を形成している。
【００２２】
この構成によれば、ＳｉＣ半導体装置１は、ＳｉＣ−ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）およびＳｉＣ−ＩＧＢＴ（Insulated Gate Bipolar Semiconductor）が同一のＳｉＣ半導体層１０に集積化されたＨｙｂｒｉｄ−ＭＯＳ（Hybrid - Metal Oxide Semiconductor）構造と、プレーナゲート構造とを有している。
より具体的には、ＳｉＣ−ＭＯＳＦＥＴは、ｎ型ソース領域１３、ｎ＋型ドレイン領域１６、およびゲート電極２１により形成されており、ＳｉＣ−ＩＧＢＴは、ｎ型ソース領域１３、ｐ＋型コレクタ領域１７、およびゲート電極２１により形成されている。つまり、ＳｉＣ−ＭＯＳＦＥＴおよびＳｉＣ−ＩＧＢＴは、ＳｉＣ半導体層１０を介して並列に接続されている。ＳｉＣ−ＩＧＢＴとして動作する場合、ｎ型ソース領域１３（ソース電極２４）がｎ型エミッタ領域（エミッタ電極）として機能し、ｎ−型ドリフト領域１９がｎ−型ベース領域として機能する。
【００２３】
次に、ＳｉＣ−ＭＯＳＦＥＴおよびＳｉＣ−ＩＧＢＴを個別的に製造した場合の電気的特性に照らし合わせて、Ｈｙｂｒｉｄ−ＭＯＳ構造の理論上の電気的特性と、実際の電気的特性とを説明する。
図２Ａは、個別的に製造されたＳｉＣ−ＭＯＳＦＥＴおよびＳｉＣ−ＩＧＢＴの各特性から導き出されるＨｙｂｒｉｄ−ＭＯＳ構造のドレイン電圧（コレクタ電圧）対ドレイン電流（コレクタ電流）の理論上の特性を説明するためのグラフである。なお、ドレイン電圧（コレクタ電圧）は、ソース電極２４を基準電圧（たとえば、０Ｖ）としてドレイン電極２５に印加された電圧を意味している。
【００２４】
ＳｉＣ−ＭＯＳＦＥＴは、主に低耐圧領域（たとえば、５ｋＶ以下）で使用する素子として有効である。ＳｉＣ−ＭＯＳＦＥＴの場合、図２Ａの破線で示された直線Ａ１から理解されるように、ドレイン電流は、ドレイン電圧が０Ｖから立ち上がり、その後ドレイン電圧の増加に応じてリニアに増加する。したがって、ＳｉＣ−ＭＯＳＦＥＴでは、良好な小電流領域の特性を示すことができる。一方、ドレイン電流がドレイン電圧の増加に対してリニア増加するので、大電流領域でＳｉＣ−ＭＯＳＦＥＴを使用する場合には、印加されるドレイン電圧の増加に応じて、ＳｉＣ半導体層１０の面積を拡大しなければならない。
【００２５】
他方、ＳｉＣ−ＩＧＢＴは、主に高耐圧領域（たとえば、１０ｋＶ以上）で使用する素子として有効である。すなわち、ＳｉＣ−ＩＧＢＴの場合、バイポーラトランジスタの伝導度変調特性を有するため、高耐圧で大電流制御が可能である。図２Ａの破線で示された曲線Ａ２から理解されるように、ＳｉＣ−ＩＧＢＴの場合、コレクタ電流は、コレクタ電圧が約２．７Ｖを超えると急峻な立ち上がり特性を示す。したがって、ＳｉＣ−ＩＧＢＴでは、ＳｉＣ半導体層１０の面積を拡大することなく、良好な大電流領域の特性を示すことができる。
【００２６】
一方、ＳｉＣはワイドギャップ半導体であるので、Ｓｉに比べて高いｐｎ障壁を有している。そのため、小電流領域でＳｉＣ−ＩＧＢＴを使用する場合には、高いｐｎ接合立ち上がり電圧（約２．７Ｖ）が必要となる。つまり、ｐ＋型コレクタ領域１７とＳｉＣ半導体層１０との間に形成されている寄生ダイオードＤ（図１参照）をオンにするには、約２．７Ｖのｐｎ接合立ち上がり電圧が必要となる。
【００２７】
これらから、ＳｉＣ−ＭＯＳＦＥＴとＳｉＣ−ＩＧＢＴとを同一のＳｉＣ半導体層１０に集積化することにより、理論上では、低耐圧領域から高耐圧領域にかけて広い動作範囲を実現できることが分かる。つまり、高耐圧素子として使用できながらも、小電流領域において、ＭＯＳＦＥＴ（ユニポーラ）動作を実現し、大電流領域においてＩＧＢＴ（バイポーラ）動作を実現できる半導体装置を提供できることが分かる。この理論上の特性が、図２Ａの実線で示された曲線Ａ３である。
【００２８】
理論上の曲線Ａ３を参照すれば、０Ｖ〜約３Ｖにおいて、ＳｉＣ−ＭＯＳＦＥＴがオン状態となり、良好な小電流領域の特性が得られることが分かる。そして、ｐｎ接合部に印加される電圧が、ｐｎ接合を立ち上げるために必要な電圧以上（約３Ｖ以上）に設定されることにより、ＳｉＣ−ＩＧＢＴがオン状態となり、良好な大電流領域の特性が得られることが分かる。
【００２９】
図２Ｂは、Ｈｙｂｒｉｄ−ＭＯＳ構造のドレイン電圧（コレクタ電圧）対ドレイン電流（コレクタ電流）の実際の特性を説明するためのグラフである。なお、ドレイン電圧（コレクタ電圧）は、ソース電極２４を基準電圧（たとえば、０Ｖ）としてドレイン電極２５に印加された電圧を意味している。図２Ｂでは、直線Ａ１および曲線Ａ２を引き続き破線で示している。
【００３０】
図２Ｂの実線で示された曲線Ａ４および曲線Ａ５は、それぞれ、ｎ＋型ドレイン領域１６のＸ軸幅Ｗｄおよびｐ＋型コレクタ領域１７のＸ軸幅Ｗｃが、Ｘ軸幅Ｗｄ＋Ｘ軸幅Ｗｃ＜＜１２μｍの関係式を満たすように形成されたＳｉＣ半導体装置の特性を示している。
曲線Ａ４を参照すれば、良好な小電流特性（良好なオン抵抗値）示しているが、小電流領域から大電流領域への移行に非常に高いｐｎ接合立ち上がり電圧（約１９Ｖ程度）が必要であることが分かる。他方、曲線Ａ５を参照すれば、小電流領域から大電流領域への移行に必要なｐｎ接合立ち上がり電圧は改善されているが、曲線Ａ４に比べて、小電流特性が低下していることが分かる。
【００３１】
図２Ｂから理解されるように、ｎ＋型ドレイン領域１６およびｐ＋型コレクタ領域１７の各Ｘ軸幅Ｗｄ，ＷｃによってＳｉＣ半導体装置の特性が変動する。したがって、これらの曲線Ａ４，Ａ５を図２Ａに示した理論上の曲線Ａ３に近づけるには、ｎ＋型ドレイン領域１６およびｐ＋型コレクタ領域１７の作り込みに工夫が必要であることが分かる。この点に関して、発明者らは、図３に示すように、小電流領域の特性と大電流領域の特性とがトレードオフの関係にあることを突き止めた。
【００３２】
図３は、Ｈｙｂｒｉｄ−ＭＯＳ構造の実際のｐｎ接合立ち上がり電圧対特性オン抵抗特性を示すグラフである。なお、特性オン抵抗とは、ドレイン電圧が０Ｖ時におけるドレイン電流−ドレイン電圧カーブの傾きで定義される。
図２Ｂで説明したように、ｎ＋型ドレイン領域１６およびｐ＋型コレクタ領域１７は、各Ｘ軸幅Ｗｄ，Ｗｃに関して、Ｘ軸幅Ｗｄ＋Ｘ軸幅Ｗｃ＜＜１２μｍの関係式を満たしている。つまり、ｐ＋型コレクタ領域１７のＸ軸幅Ｗｃは、ｎ−型ドリフト領域１９のＹ軸厚さＴｄに対して、Ｘ軸幅Ｗｃ＜＜２×Ｙ軸厚さＴｄの関係式を満たすように形成されている。図３の実線で示した曲線Ａ６は、Ｘ軸幅Ｗｃ＜＜２×Ｙ軸厚さＴｄの関係式を満たす場合の実際の特性である。
【００３３】
曲線Ａ６を参照すれば、ｐ＋型コレクタ領域１７に対するｎ＋型ドレイン領域１６の構成比率を極めて大きく設定すると、その特性は、ＳｉＣ−ＭＯＳＦＥＴに近づくことが分かる。つまり、良好な特性オン抵抗（良好な小電流領域特性）を得ることができるが、大電流領域への移行の際に非常に高い電圧が必要となる。
一方、ｎ＋型ドレイン領域１６に対するｐ＋型コレクタ領域１７の構成比率を極めて大きく設定すると、その特性は、ＳｉＣ−ＩＧＢＴに近づくことが分かる。つまり、比較的に低いドレイン電圧でｐｎ接合を立ち上げることができるが、特性オン抵抗が著しく増加（小電流特性が低下）する。
【００３４】
曲線Ａ６における点Ｐ１は、図２Ｂのグラフにおける曲線Ａ４に対応しており、特性オン抵抗の値は約２０ｍΩ・ｃｍ２であり、ｐｎ接合の立ち上がり電圧に必要なドレイン電圧は約１９Ｖである。一方、曲線Ａ６における点Ｐ２は、図２Ｂのグラフにおける曲線Ａ５に対応しており、ｐｎ接合立ち上がり時のドレイン電圧は約５Ｖであり、特性オン抵抗の値は約４０ｍΩ・ｃｍ２である。
【００３５】
曲線Ａ６から理解されるように、小電流領域の特性と大電流領域の特性とがトレードオフの関係にある。また、Ｘ軸幅Ｗｃ＜＜２×Ｙ軸厚さＴｄの関係式を満たす範囲で、ｎ＋型ドレイン領域１６に対するｐ＋型コレクタ領域１７の構成比率を変化させたとしても、その特性は、曲線Ａ６上を点Ｐ１の方向に変動するか、点Ｐ２の方向に変動するだけで、実質的なトレードオフの関係の改善には繋がらない。
【００３６】
図３の破線で示した曲線Ａ７は、ｐ＋型コレクタ領域１７のＸ軸幅Ｗｃが、Ｘ軸幅Ｗｃ＞２×Ｙ軸厚さＴｄの関係式を満たす場合の実際の特性である。曲線Ａ７を参照すれば、曲線Ａ６に対してトレードオフの関係が実質的に改善されているのが分かる。つまり、曲線Ａ７は、曲線Ａ６に比べて、ｐｎ接合立ち上がり電圧（ＳｉＣ−ＩＧＢＴ）の下限値（＝約２．７Ｖ）を示す直線Ａ８、および特性オン抵抗（ＳｉＣ−ＭＯＳＦＥＴ）の下限値（＝約１８ｍΩ・ｃｍ２）を示す直線Ａ９に近づいている。
【００３７】
この曲線Ａ７上において、直線Ａ８および直線Ａ９が交わる点Ｐ３に、ｐｎ接合立ち上がり電圧の値および特性オン抵抗の値を近づけることができれば、優れた小電流領域の特性および大電流領域の特性を達成できることが分かる。
発明者らは、この点に着目して、ｎ＋型ドレイン領域１６に対するｐ＋型コレクタ領域１７の構成比率を順に大きくしたＳｉＣ半導体装置を複数用意して、各ＳｉＣ半導体装置についてシミュレーションを行った。
【００３８】
図４〜図６は、ｎ＋型ドレイン領域１６に対するｐ＋型コレクタ領域１７の構成比率を変化させた場合における電位の分布を説明するための図である。なお、図４〜図６では、説明の便宜上、主要な構成以外の構成を省略して示している。
図４におけるｐ＋型コレクタ領域１７のＸ軸幅Ｗｃは、１０μｍである。図５におけるｐ＋型コレクタ領域１７のＸ軸幅Ｗｃは、５０μｍである。図６におけるｐ＋型コレクタ領域１７のＸ軸幅Ｗｃは、１００μｍである。図４〜図６におけるｎ＋型ドレイン領域１６のＸ軸幅Ｗｄはいずれも１０μｍであり、ｎ−型ドリフト領域１９のＹ軸厚さＴｄは、いずれも４６μｍである。
【００３９】
図４〜図６では、ソース電極２４を基準（＝０Ｖ）として、ドレイン電極２５に約３Ｖの電圧を印加させた場合の電位の分布を示している。図４〜図６に示すように、電位の等電位面は、ソース電極２４からドレイン電極２５に向けて次第に高くなるように分布している。そして、ｎ＋型ドレイン領域１６を中心に、比較的に高い電位の等電位面が同心円状に分布している。
【００４０】
図４では、ｐ＋型コレクタ領域１７の上端に、２．５Ｖ程度の等電位面が分布している。一方、図５では、ｐ＋型コレクタ領域１７の上端には、１Ｖ〜２Ｖ程度の等電位面が広く分布している。したがって、図５では、ｐ＋型コレクタ領域１７と当該等電位面との間の電位差が大きくなっているのが分かる。さらに、図６では、ｐ＋型コレクタ領域１７の上端には、０．５Ｖ〜２Ｖ程度の等電位面がさらに広く分布している。したがって、図６では、図４および図５と比較して、ｐ＋型コレクタ領域１７と当該等電位面との間の電位差がさらに大きくなっているのが分かる。
【００４１】
これらのシミュレーションの結果を反映させたグラフが図７である。図７は、ｎ＋型ドレイン領域１６に対するｐ＋型コレクタ領域１７の構成比率を変化させた場合におけるドレイン電圧（コレクタ電圧）対ドレイン電流（コレクタ電流）特性を示すグラフである。
曲線Ｌ１は、ｐ＋型コレクタ領域１７のＸ軸幅Ｗｃが１０μｍ時（図４参照）の曲線であり、曲線Ｌ２は、ｐ＋型コレクタ領域１７のＸ軸幅Ｗｃが２０μｍ時の曲線であり、曲線Ｌ３は、ｐ＋型コレクタ領域１７のＸ軸幅Ｗｃが５０μｍ時（図５参照）の曲線であり、曲線Ｌ４は、ｐ＋型コレクタ領域１７のＸ軸幅Ｗｃが１００μｍ時（図６参照）の曲線である。
【００４２】
図７のグラフに示すように、ｐ＋型コレクタ領域１７のＸ軸幅Ｗｃを広く形成するに伴い、大電流領域への移行に必要なドレイン電圧が小さくなっている。
図４に示す構造では、ｐ＋型コレクタ領域１７の上端にｎ＋型ドレイン領域１６に印加されたドレイン電圧と殆ど差のない等電位面が分布している。この場合、ｎ＋型ドレイン領域１６およびｐ＋型コレクタ領域１７は同電位であるので、ドレイン電圧を増加させても、ｐ＋型コレクタ領域１７と当該等電位面との間にｐｎ接合立ち上がり電圧（つまり、約２．７Ｖ）以上の電位差が生じ難い。
【００４３】
したがって、ｐ＋型コレクタ領域１７と当該等電位面との間における電位差がｐｎ接合立ち上がり電圧以上になるまでドレイン電圧を増加させなければならず、小電流領域から大電流領域への移行に際して非常に高い電圧が必要となる。図７に示すように、図４の構造では、ドレイン電圧を約１９Ｖまで増加させないと、ｐ＋型コレクタ領域１７とｐ＋型コレクタ領域１７を覆う等電位面との間における電位差がｐｎ接合立ち上がり電圧以上にならないこと分かる。
【００４４】
これに対して、図６に示す構造であれば、ｐ＋型コレクタ領域１７の上端に比較的に低い等電位面を広く分布させることができる。この場合、ｐ＋型コレクタ領域１７と当該等電位面との間の電位差をｐｎ接合立ち上がり電圧に近づけることができるので、比較的に小さなドレイン電圧（３．０Ｖ〜３．５Ｖ）によって、ｐｎ接合部（寄生ダイオードＤ）をオンさせることができる。そのため、小電流領域から大電流領域に速やかに移行している。
【００４５】
ｐ＋型コレクタ領域１７のＸ軸幅Ｗｃを１００μｍに維持した状態で、ｎ＋型ドレイン領域１６のＸ軸幅Ｗｄを１０μｍから１００μｍに変更した場合におけるドレイン電圧（コレクタ電圧）対ドレイン電流（コレクタ電流）特性を調べたのが、図８および図９に示すグラフである。
図８は、ｎ＋型ドレイン領域１６のＸ軸幅Ｗｄを変更した場合におけるドレイン電圧（コレクタ電圧）対ドレイン電流（コレクタ電流）特性を示すグラフである。図９は、図８における大電流領域の特性を説明するためのグラフである。
【００４６】
図８および図９の各グラフにおいて実線で示す曲線Ｌ５は、ｐ＋型コレクタ領域１７のＸ軸幅Ｗｃが１００μｍ、ｎ＋型ドレイン領域１６のＸ軸幅Ｗｄが１００μｍの時の曲線である。なお、図８および図９の各グラフでは、図７のグラフで示した曲線Ｌ１，Ｌ４をそれぞれ破線で示している。
図８のグラフから、ｎ＋型ドレイン領域１６のＸ軸幅Ｗｄを広げて、ｐ＋型コレクタ領域１７のＸ軸幅Ｗｃの構成比率を相対的に小さくすることにより、小電流領域におけるドレイン電流（コレクタ電流）が増加することが確認できた。換言すれば、ｎ＋型ドレイン領域１６のＸ軸幅Ｗｄの構成比率を相対的に大きくすることにより、特性オン抵抗の値が低減するので、小電流領域におけるドレイン電流（コレクタ電流）が増加することが確認できた。また、図９に示すように、大電流領域の特性に関しては、殆ど変化しないことが確認できた。
【００４７】
この結果から、ｐ＋型コレクタ領域１７のＸ軸幅Ｗｃの構成比率を相対的に小さくすることにより、良好なｐｎ接合立ち上がり電圧（３．０Ｖ〜３．５Ｖ）を維持しつつ、小電流領域の特性を改善できることが確認できた。よって、ｎ＋型ドレイン領域１６のＸ軸幅Ｗｄを、ｐ＋型コレクタ領域１７のＸ軸幅Ｗｃと同じかそれ以上の幅で形成することにより、小電流領域の特性を向上できることが分かる。
【００４８】
以上のように、ＳｉＣ半導体装置１によれば、ＳｉＣ半導体層１０の表面に沿うＸ軸において、少なくとも２つの単位セル１１が含まれる領域を覆うようにｐ＋型コレクタ領域１７を形成することによって、比較的に低い等電位面をｐ＋型コレクタ領域１７の上端において広く分布させることができる。
別の見方をすれば、ｐ＋型コレクタ領域１７のＳｉＣ半導体層１０の表面に沿うＸ軸幅Ｗｃを、ｎ−型ドリフト領域１９のＳｉＣ半導体層１０の厚さ方向に沿うＹ軸厚さＴｄの２倍以上にすることによって、比較的に低い等電位面をｐ＋型コレクタ領域１７の上端において広く分布させることができる。
【００４９】
この場合、ｐ＋型コレクタ領域１７と当該等電位面との間の電位差をｐｎ接合立ち上がり電圧に近づけることができるので、図７に示すように、比較的に小さなドレイン電圧の増加によって、ｐｎ接合部（寄生ダイオードＤ）をオンさせることができる。これにより比較的に小さなドレイン電圧によって、小電流領域から大電流領域に移行できるので、小電流領域の特性および大電流領域の特性のトレードオフの関係を改善できる。その結果、小電流領域の特性および大電流領域の特性のいずれにも優れるＳｉＣ半導体装置１を提供できる。
【００５０】
また、図８および図９に示すように、ｎ＋型ドレイン領域１６を、ｐ＋型コレクタ領域１７のＸ軸幅Ｗｃと同じかそれ以上のＸ軸幅Ｗｄで形成することにより、大電流領域の特性を維持しつつ、小電流領域の特性を向上できる。
また、図１に示すように、ｎ＋型ドレイン領域１６およびｐ＋型コレクタ領域１７に跨るようにＦＳ領域１８が形成されている。これにより、ＦＳ（Field Stop：フィールドストップ）型のＳｉＣ半導体装置１を提供できる。ＦＳ型のＳｉＣ半導体装置１に対して、ＦＳ領域１８を有さないＮＰＴ（Non-Punch Through：ノンパンチスルー）型のＳｉＣ半導体装置が知られている。
【００５１】
ＮＰＴ型のＳｉＣ半導体装置の場合、ｐ型ボディ領域１２とｎ−型ドリフト領域１９との界面から発生する空乏層がＳｉＣ半導体層１０の下面に到達してパンチスルーしないように、当該ＳｉＣ半導体層１０を比較的に厚く形成しなければならない。これに対して、ＦＳ型のＳｉＣ半導体装置１の場合、当該空乏層の拡がりをＦＳ領域１８で阻止できるので、パンチスルーの発生を抑制できる。よって、ＦＳ型のＳｉＣ半導体装置１によれば、ＮＰＴ型のＳｉＣ半導体装置と比較して、ＳｉＣ半導体層１０を薄くできる。
【００５２】
図１０は、本発明の第２実施形態に係るＳｉＣ半導体装置２の模式的な断面図である。
ＳｉＣ半導体装置２が前述のＳｉＣ半導体装置１と異なる点は、ｐ＋型コレクタ領域１７に代えて、ｐ＋型コレクタ領域３１が形成されている点である。その他の構成は、前述のＳｉＣ半導体装置１と同様である。図１０において、前述の図１に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
【００５３】
図１０に示すように、ＳｉＣ半導体層１０の裏面側には、ｐ＋型コレクタ領域３１およびｎ＋型ドレイン領域１６が互いに隣り合うように複数形成されている。各ｐ＋型コレクタ領域３１は、各単位セル１１（ｐ型ボディ領域１２）の直下の領域に形成されており、ｎ−型ドリフト領域１９を挟んで各単位セル１１と１対１対応の関係で対向している。ＳｉＣ半導体層１０の表面に沿うＸ軸に関して、ｐ＋型コレクタ領域３１のＸ軸幅Ｗｃは、たとえば１０μｍである。
【００５４】
図１０では、ｐ＋型コレクタ領域３１のＸ軸幅Ｗｃが、ｐ型ボディ領域１２の幅よりも幅狭に形成されている例を示している。ｐ＋型コレクタ領域３１のＸ軸幅Ｗｃ（ｎ＋型ドレイン領域１６に対するｐ＋型コレクタ領域３１の構成比率）は、ｎ−型ドリフト領域１９のＹ軸厚さＴｄに応じて適宜変更できる。したがって、ｎ−型ドリフト領域１９のＹ軸厚さＴｄを厚く形成した場合、ｐ＋型コレクタ領域３１は、ｐ型ボディ領域１２の幅よりも幅広に形成されてもよい。
【００５５】
ＳｉＣ半導体層１０の厚さ方向に沿うＹ軸に関して、ｐ＋型コレクタ領域３１の上端は、ｎ＋型ドレイン領域１６の上端よりもＳｉＣ半導体層１０の表面側に位置している。当該Ｙ軸に関して、ｎ＋型ドレイン領域１６の上端からｐ＋型コレクタ領域３１の上端までのＹ軸厚さＤｐは、たとえば０μｍ〜１０μｍ（０μｍ＜Ｙ軸厚さＤｐ≦１０μｍ）である。なお、本実施形態におけるＦＳ領域１８は、ｐ＋型コレクタ領域３１の上端および側部、ならびにｎ＋型ドレイン領域１６の上端に沿って形成されている。
【００５６】
このようなｐ＋型コレクタ領域３１は、前述の第１実施形態において述べた方法と同様の方法で形成できる。つまり、ｐ＋型コレクタ領域３１は、ｐ型の不純物を注入する際の注入条件（たとえば、ドーピングエネルギー、ドーズ量等）およびアニール処理条件（たとえば、アニール温度および時間等）を調節することによって形成できる。
前述の図４〜図６と同様の方法で、ＳｉＣ半導体装置２の電位の分布を調べたところ、図１１に示す結果が得られた。図１１は、図１０に示すＳｉＣ半導体装置２の電位の分布を説明するための図である。なお、図１１では、ｎ＋型ドレイン領域１６の上端からｐ＋型コレクタ領域３１の上端までのＹ軸厚さＤｐが１０μｍの例を示している。
【００５７】
図１１に示すように、ｐ＋型コレクタ領域３１の上端がｎ＋型ドレイン領域１６の上端よりもＳｉＣ半導体層１０の表面側に位置しているため、ｎ＋型ドレイン領域１６から拡がる比較的に高い等電位面がｐ＋型コレクタ領域３１の上端に到達することを抑制できている。
そして、ｐ＋型コレクタ領域３１の上端では、比較的に低い等電位面が分布している。より具体的には、ｐ＋型コレクタ領域３１の上端では１．５Ｖ〜２Ｖの等電位面が分布している。したがって、前述の図４の構造と比較して、ｐ＋型コレクタ領域１７と当該ｐ＋型コレクタ領域１７を覆う等電位面との間の電位差が大きくなっているのが分かる。
【００５８】
ｎ＋型ドレイン領域１６の上端からｐ＋型コレクタ領域３１の上端までのＹ軸厚さＤｐを変化させた場合におけるｐｎ接合立ち上がり電圧と特性オン抵抗との関係を調べてみたところ、図１２に示す結果が得られた。図１２は、図１０に示すＳｉＣ半導体装置２のｐｎ接合立ち上がり電圧対特性オン抵抗を説明するためのグラフである。
図１２のグラフでは、ｎ＋型ドレイン領域１６の上端からｐ＋型コレクタ領域３１の上端までのＹ軸厚さＤｐを順に０μｍ，２μｍ，４μｍ，６μｍ，８μｍ，１０μｍと変化させた結果を示している。
【００５９】
図１２のグラフに示すように、ＳｉＣ−ＩＧＢＴに関して、ｐｎ接合立ち上がり電圧の下限値に変化はないものの、Ｙ軸厚さＤｐが厚くなるに伴い、ＳｉＣ−ＭＯＳＦＥＴに関して、特性オン抵抗の下限値が下がることが確認できた。
以上のように、ＳｉＣ半導体装置２によれば、ｐ＋型コレクタ領域３１の上端が、ｎ＋型ドレイン領域１６の上端よりも前記半導体層の表面側に位置しているため、ｎ＋型ドレイン領域１６から拡がる等電位面がｐ＋型コレクタ領域３１の上端に至ることを抑制できる。これにより、ｐ＋型コレクタ領域３１に比較的に高い等電位面が分布することを抑制できると同時に、ｐ＋型コレクタ領域３１に比較的に低い等電位面を分布させることができる。この場合、ｐ＋型コレクタ領域３１と当該等電位面との間の電位差をｐｎ接合立ち上がり電圧に近づけることができるので、比較的に小さなドレイン電圧の増加によって、ｐｎ接合部（寄生ダイオードＤ）をオンさせることができる。
【００６０】
さらに、ｎ＋型ドレイン領域１６の上端からｐ＋型コレクタ領域３１の上端までの厚さを厚く形成することにより、ｎ＋型ドレイン領域１６およびｐ＋型コレクタ領域３１を同一厚さで形成する場合よりも、オン抵抗の特性を改善できる。
ここで、ｎ−型ドリフト領域１９は、デバイス耐圧（すなわち、ＳｉＣ半導体装置２の耐圧）を維持するための耐圧維持層として機能している。したがって、Ｙ軸厚さＤｐを大きく形成すると、ｎ−型ドリフト領域１９のＹ軸厚さＴｄが小さくなるため、本来有するデバイス耐圧が良好に発現し難くなる可能性がある。そこで、発明者らが見出したのが、図１３に示すＳｉＣ半導体装置３である。
【００６１】
図１３は、本発明の第３実施形態に係るＳｉＣ半導体装置３の模式的な断面図である。
ＳｉＣ半導体装置３が前述のＳｉＣ半導体装置１と異なる点は、ｐ＋型コレクタ領域１７に代えて、ｐ＋型コレクタ領域３２が形成されている点、およびＳｉＣ半導体層１０の裏面部に本発明の絶縁層の一例としての絶縁膜３３が形成されている点である。その他の構成は、前述のＳｉＣ半導体装置１と同様である。図１３において、前述の図１に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
【００６２】
図１３に示すように、ＳｉＣ半導体層１０の裏面部には、ｐ＋型コレクタ領域３２およびｎ＋型ドレイン領域１６が、互いに間隔を空けて交互に形成されている。
ｐ＋型コレクタ領域３２は、単位セル１１（ｐ型ボディ領域１２）の直下の領域に形成されており、ｎ−型ドリフト領域１９を挟んで各単位セル１１と１対１対応の関係で対向している。本実施形態におけるｐ＋型コレクタ領域３２のＸ軸幅Ｗｃは、たとえば１０μｍである。
【００６３】
図１３では、ｐ＋型コレクタ領域３２のＸ軸幅Ｗｃが、ｐ型ボディ領域１２の幅よりも幅狭に形成されている例を示している。ｐ＋型コレクタ領域３２のＸ軸幅Ｗｃ（ｎ＋型ドレイン領域１６に対するｐ＋型コレクタ領域３２の構成比率）は、ｎ−型ドリフト領域１９のＹ軸厚さＴｄに応じて適宜変更できる。したがって、ｎ−型ドリフト領域１９のＹ軸厚さＴｄを厚く形成した場合、ｐ＋型コレクタ領域３２は、ｐ型ボディ領域１２の幅よりも幅広に形成されてもよい。
【００６４】
一方、各ｎ＋型ドレイン領域１６は、互いに隣り合う単位セル１１（ｐ型ボディ領域１２）間の直下の領域に形成されている。本実施形態におけるｎ＋型ドレイン領域１６のＸ軸幅Ｗｄは、たとえば１０μｍである。また、ｎ＋型ドレイン領域１６の上端が、ｐ＋型コレクタ領域３２の上端と同じ深さに位置している。そして、ｎ＋型ドレイン領域１６およびｐ＋型コレクタ領域３２の各上端を覆うように、ＦＳ領域１８が形成されている。
【００６５】
ＳｉＣ半導体層１０の厚さ方向に沿うＹ軸に関して、ｎ＋型ドレイン領域１６とｐ＋型コレクタ領域３２との間には、分離用トレンチ３４に埋設された絶縁膜３３が形成されている。当該Ｙ軸に関して、分離用トレンチ３４は、ＳｉＣ半導体層１０を裏面側から表面側に向けて掘り下げるように形成されている。分離用トレンチ３４は、ｎ＋型ドレイン領域１６およびｐ＋型コレクタ領域３２よりも深く形成されている。ｎ＋型ドレイン領域１６の上端および分離用トレンチ３４の上端間のＹ軸深さＤｔは、たとえば０μｍ〜１５μｍ（０μｍ＜Ｙ軸深さＤｔ≦１５μｍ。本実施形態では、５μｍ）である。一方、分離用トレンチ３４は、ＳｉＣ半導体層１０の表面に沿うＸ軸に関して、ｐ＋型コレクタ領域３２のＸ軸幅Ｗｃおよびｎ＋型ドレイン領域１６のＸ軸幅Ｗｄよりも幅狭に形成されている。
【００６６】
絶縁膜３３は、ＳｉＣよりも低い比誘電率を有する絶縁材料からなることが好ましく、その絶縁材料として、ＳｉＯ２を例示できる。絶縁膜３３は、分離用トレンチ３４の深さと同一の厚さで形成されている。
このような絶縁膜３３は、次の方法で形成できる。すなわち、前述の第１実施形態で述べた方法でｎ＋型ドレイン領域１６およびｐ＋型コレクタ領域３２を形成した後、絶縁膜３３を形成すべき領域に選択的に開口を有するハードマスクがＳｉＣ半導体層１０の裏面に形成される。
【００６７】
次に、当該ハードマスクを介するエッチングにより、ＳｉＣ半導体層１０を裏面側から表面側に向けて掘り下げて分離用トレンチ３４が形成される。次に、たとえばＣＶＤ法により、当該分離用トレンチ３４を埋め戻してＳｉＣ半導体層１０の裏面を覆うように絶縁膜３３が形成される。次に、絶縁膜３３の不要な部分がエッチバックによって除去される。これにより、分離用トレンチ３４に埋め込まれた絶縁膜３３が得られる。このような絶縁膜３３に代えて、高抵抗層を採用してもよい。
【００６８】
ＳｉＣを用いた半導体層では、所定密度の点欠陥（格子欠陥）の存在により、伝導帯と価電子帯との間における禁制帯に本来存在しない準位が存在することが知られている。このような準位は、一般的に「深い準位（deep level）」と呼ばれている。深い準位は、キャリアを捕獲する捕獲中心（キャリアトラップ）として機能するため、点欠陥（格子欠陥）密度が比較的に大きい領域は、高抵抗化する。
【００６９】
高抵抗層は、このような深い準位の導入によって高抵抗化された領域である。高抵抗層では、後述するイオン等の注入によって所定密度の点欠陥（格子欠陥）が当該高抵抗層内に形成され、これにより、深い準位が形成されている。高抵抗層内の深い準位は、ｎ−型ドリフト領域１９内のドーパントによって形成される準位よりもミッドギャップ（つまり、伝導帯の最小エネルギーと価電子帯の最大エネルギーとの中間のエネルギー）に近い準位である。高抵抗層内の深い準位の密度（点欠陥の密度）は、ｎ−型ドリフト領域１９内の不純物（ドナー）密度と同じ（同程度）か、またはそれ以上であることが好ましい。
【００７０】
このような高抵抗層は、次の方法で形成できる。すなわち、前述の第１実施形態で述べた方法で、ｎ＋型ドレイン領域１６およびｐ＋型コレクタ領域３２を形成した後、高抵抗層を形成すべき領域に選択的に開口を有するマスクがＳｉＣ半導体層１０の裏面に形成される。次に、イオン照射または電子線照射が実行される。
イオン照射の場合、マスクを介して、ＳｉＣ半導体層１０中に軽元素イオンが注入される。軽元素イオンとしては、水素イオン（プロトン）、ヘリウムイオン、ホウ素イオン等を例示できる。軽元素イオンであれば、Ｓｉ半導体層よりも密度の高いＳｉＣ半導体層１０に対して、ｎ＋型ドレイン領域１６等よりも一層深い位置にイオンを注入できる。これにより、所定のＹ軸深さＤｔ（０μｍ＜Ｙ軸深さＤｔ≦１５μｍ。本実施形態では、５μｍ）を有する高抵抗層を容易に形成できる。
【００７１】
他方、電子線照射により高抵抗層を形成する場合、マスクを介して、ＳｉＣ半導体層１０に電子線が照射される。電子線照射の条件は、形成すべき高抵抗層の深さによって異なるものであるが、たとえば、照射エネルギーが１００ｋｅＶ〜６００ｋｅＶであり、電子線の照射量が１×１０１５ｃｍ−２〜１×１０１８ｃｍ−２であってもよい。電子線の照射は、一度だけ照射する一段階照射であってもよいし、複数回に亘って照射する多段階照射であってもよい。
【００７２】
むろん、高抵抗層を上記Ｙ軸深さＤｔに形成できるのであれば、イオン照射または電子線照射に代えて、ｐ型の不純物（ホウ素、アルミニウム等）またはｎ型の不純物（リン、ヒ素等）をＳｉＣ半導体層１０に注入してもよい。この場合、活性化しない程度（たとえば、活性化率が１％未満）でアニール処理が実行される。不純物が活性化されない場合、ＳｉＣ半導体層１０における当該不純物が注入された領域は、高抵抗なＳｉＣとなる。
【００７３】
前述の図４〜図６と同様の方法で、ＳｉＣ半導体装置３の電位を調べたところ、図１４に示す結果が得られた。図１４は、図１３に示すＳｉＣ半導体装置３の電位の分布を説明するための図である。
図１４に示すように、ｎ＋型ドレイン領域１６とｐ＋型コレクタ領域３２との間に絶縁膜３３（高抵抗層）を形成することにより、当該ｎ＋型ドレイン領域１６から同心円状に拡がる比較的に高い等電位面を当該絶縁膜３３（高抵抗層）で遮断できることが確認できた。
【００７４】
また、ｎ＋型ドレイン領域１６から拡がる等電位面を絶縁膜３３（高抵抗層）で遮断できるので、ｐ＋型コレクタ領域３２の上端には、比較的に低い等電位面が分布しているのが分かる。より具体的には、ｐ＋型コレクタ領域３２の上端では１．５Ｖ〜２Ｖの等電位面が分布している。したがって、前述の図４の構造と比較して、ｐ＋型コレクタ領域１７と当該ｐ＋型コレクタ領域１７を覆う等電位面との間の電位差が大きくなっているのが分かる。この実験結果から、ＳｉＣ半導体装置３によれば、前述のＳｉＣ半導体装置２と同等の電気的特性を達成できることが確認できた。
【００７５】
以上のように、ＳｉＣ半導体装置３によれば、ｎ＋型ドレイン領域１６とｐ＋型コレクタ領域３２との間に絶縁膜３３（高抵抗層）が形成されているので、ｎ＋型ドレイン領域１６から拡がる比較的に高い等電位面を当該絶縁膜３３（高抵抗層）で遮断できる。これにより、ｐ＋型コレクタ領域３２に比較的に高い等電位面が分布することを抑制できると同時に、ｐ＋型コレクタ領域３２に比較的に低い等電位面を分布させることができる。
【００７６】
この場合、ｐ＋型コレクタ領域３２と当該等電位面との間の電位差をｐｎ接合立ち上がり電圧に近づけることができるので、比較的に小さなドレイン電圧の増加によって、ｐｎ接合部（寄生ダイオードＤ）をオンさせることができる。これにより、小電流領域から大電流領域に移行できるので、小電流領域の特性および大電流領域の特性のトレードオフの関係を改善できる。その結果、小電流領域の特性および大電流領域の特性のいずれにも優れたＳｉＣ半導体装置３を提供できる。
【００７７】
さらに、前述のＳｉＣ半導体装置２と異なり、ｐ＋型コレクタ領域３２およびｐ型ボディ領域１２間のｎ−型ドリフト領域１９のＹ軸厚さＴｄが、ｎ＋型ドレイン領域１６およびｐ型ボディ領域１２間のｎ−型ドリフト領域１９の層厚よりも薄くなることがないので、デバイス耐圧が低下することを効果的に抑制できる。
図１５は、本発明の第４実施形態に係るＳｉＣ半導体装置４の模式的な断面図である。
【００７８】
ＳｉＣ半導体装置４が前述のＳｉＣ半導体装置１と異なる点は、ｐ＋型コンタクト領域１４が形成されていない点、および、ｐ型ボディ領域１２の下方にｐ型コラム領域３５が形成されている点である。その他の構成は、前述のＳｉＣ半導体装置１と同様である。図１５において、前述の図１に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
【００７９】
ｐ型コラム領域３５は、ｐ型ボディ領域１２の内方領域において、当該ｐ型ボディ領域１２に連なって形成されている。より具体的に、ｐ型コラム領域３５は、ＳｉＣ半導体層１０の厚さ方向に沿うＹ軸に関して、ｐ型ボディ領域１２の底部からｎ−型ドリフト領域１９に向けて伸びるように形成されており、当該ｎ−型ドリフト領域１９との間にｐｎ接合を形成している。ｐ型コラム領域３５の底部は、ｐ型ボディ領域１２とＦＳ領域１８との間に位置している。
【００８０】
以上のように、ＳｉＣ半導体装置４によれば、Ｈｙｂｒｉｄ−ＭＯＳ構造に加えて、ＳＪ（Super Junction）構造が形成されている。このＳＪ構造により、ｐ型コラム領域３５とｎ−型ドリフト領域１９との界面に沿う方向（つまり、ｎ−型ドリフト領域１９の厚さ方向）に当該界面全体に空乏層を広げることができる。その結果、ｎ−型ドリフト領域１９における局所的な電界集中を防止できるので、オン抵抗値を低減できるとともに、耐圧を向上させることができる。
【００８１】
このオン抵抗の低減効果および耐圧の向上効果によって、前述の図３に示したｐｎ接合立ち上がり電圧対特性オン抵抗の特性を一層改善できる。さらに、当該特性を改善できるので、ｎ−型ドリフト領域１９の不純物濃度をより薄く形成できる。また、ｎ−型ドリフト領域１９のＹ軸厚さＴｄをより薄く形成できる。よって、設計の自由度を高めつつ、小電流領域の特性および大電流領域の特性のいずれにも優れたＳｉＣ半導体装置４を提供できる。
【００８２】
図１６は、本発明の第５実施形態に係るＳｉＣ半導体装置５の模式的な断面図である。
ＳｉＣ半導体装置５が前述のＳｉＣ半導体装置１と異なる点は、ゲート電極２１に代えて、ゲートトレンチ３６にゲート電極３７が埋め込まれたトレンチゲート構造が形成されている点である。その他の構成は、前述のＳｉＣ半導体装置１と同様である。図１６において、前述の図１に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
【００８３】
図１６に示すように、ＳｉＣ半導体層１０の厚さ方向に沿うＹ軸に関して、ＳｉＣ半導体層１０の表面側から裏面側に向けて複数のゲートトレンチ３６が形成されている。各ゲートトレンチ３６の底部は、ＳｉＣ半導体層１０（ｎ−型ドリフト領域１９）の厚さ方向途中部に位置している。各ゲートトレンチ３６の側面と底部とが交わるエッジ部は、各ゲートトレンチ３６の外方へ向かって湾曲する形状に形成されており、各ゲートトレンチ３６は断面視Ｕ字状に形成されている。各ゲートトレンチ３６のエッジ部が湾曲状であれば、当該エッジ部に集中する電界を緩和できる。
【００８４】
各ゲートトレンチ３６には、ゲート絶縁膜３８を介してゲート電極３７が埋め込まれている。ゲート電極３７は、ＳｉＣ半導体層１０の表面と面一な表面を有している。ゲート絶縁膜３８およびゲート電極３７の材料は、前述の第１実施形態と同様である。互いに隣り合うゲートトレンチ３６間の領域に、単位セル１１を構成するｐ型ボディ領域４０が形成されている。各ゲートトレンチ３６の底部と、ＦＳ領域１８の上端との間の領域には、ｐ型領域３９が形成されている。
【００８５】
ｐ型領域３９は、各ゲートトレンチ３６の底部に沿って形成されている。ｐ型領域３９は各ゲートトレンチ３６のエッジ部を覆っていて、このｐ型領域３９により、各ゲートトレンチ３６のエッジ部における電界集中を緩和できる。ｐ型領域３９は、各ゲートトレンチ３６の底部から間隔を開けた位置に形成されていてもよい。
ｐ型ボディ領域４０の底部は、ＳｉＣ半導体層１０の厚さ方向に沿うＹ軸に関して、ＳｉＣ半導体層１０の表面とゲートトレンチ３６の底部との間に位置している。ＳｉＣ半導体層１０の表面に沿うＸ軸において、ｐ型ボディ領域４０の端部は、ゲートトレンチ３６の一部を形成している。つまり、ｐ型ボディ領域４０は、ゲート絶縁膜３８を挟んでゲート電極３７と電気的に接続されている。本実施形態では、このｐ型ボディ領域４０とＦＳ領域１８との間の領域がｎ−型ドリフト領域１９である。ｐ型ボディ領域４０の内方領域には、ｎ型ソース領域４１が形成されている。
【００８６】
ｎ型ソース領域４１は、ＳｉＣ半導体層１０の厚さ方向に沿うＹ軸に関して、ｐ型ボディ領域４０よりも浅く形成されている。ＳｉＣ半導体層１０の表面に沿うＸ軸において、ｎ型ソース領域４１の端部は、ゲートトレンチ３６の一部を形成している。つまり、ｎ型ソース領域４１は、ゲート絶縁膜３８を挟んでゲート電極３７と電気的に接続されている。ＳｉＣ半導体層１０の厚さ方向に沿うＹ軸に関して、ゲートトレンチ３６に沿うｎ型ソース領域４１の下端とｐ型ボディ領域４０の下端との間の領域がｐ型チャネル領域４２である。ｎ型ソース領域４１を貫通するようにｐ＋型コンタクト領域４３が形成されている。
【００８７】
ｐ＋型コンタクト領域４３は、ｎ型ソース領域４１を貫通して、ｎ型ソース領域４１とｐ型ボディ領域４０との境界を横切るように形成されている。ｐ＋型コンタクト領域４３は、ｐ型ボディ領域４０よりも高い不純物濃度を有している。
ＳｉＣ半導体層１０上には、ゲート電極３７を覆う絶縁膜４４が形成されている。絶縁膜４４には、ｎ型ソース領域４１の一部およびｐ＋型コンタクト領域４３を選択的に露出させるコンタクト孔４５が形成されている。ソース電極２４は、コンタクト孔４５内において、ｐ型ボディ領域４０、ｎ型ソース領域４１の一部およびｐ＋型コンタクト領域４３と電気的に接続されている。
【００８８】
以上のように、ＳｉＣ半導体装置５によれば、Ｈｙｂｒｉｄ−ＭＯＳ構造に加えて、トレンチゲート構造が形成されている。このような構成によっても、前述の第１実施形態において述べた効果と同様の効果を奏することができる。
図１７は、本発明の第６実施形態に係るＳｉＣ半導体装置６の模式的な断面図である。
ＳｉＣ半導体装置６が前述のＳｉＣ半導体装置５と異なる点は、ゲートトレンチ３６に加えて、ソーストレンチ４６を含むダブルトレンチ構造が形成されている点、ゲートトレンチ３６の底部にｐ型領域３９が形成されていない点、ならびに、ｐ型ボディ領域４０、ｎ型ソース領域４１、およびｐ＋型コンタクト領域４３に代えて、ｐ型ボディ領域４７、ｎ型ソース領域４８、およびｐ＋型コンタクト領域５０が形成されている点である。その他の構成は、前述のＳｉＣ半導体装置６と同様である。図１７において、前述の図１６に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
【００８９】
図１７に示すように、各単位セル１１の中央部には、ソーストレンチ４６が形成されている。ソーストレンチ４６は、ＳｉＣ半導体層１０の厚さ方向に沿うＹ軸に関して、ＳｉＣ半導体層１０の表面側から裏面側に向けて複数形成されている。ソーストレンチ４６は、ゲートトレンチ３６と同じ深さで形成されている。ソーストレンチ４６の側部と底部とが交わるエッジ部は、ソーストレンチ４６の外方へ向かって湾曲する形状に形成されており、ソーストレンチ４６は断面視Ｕ字状に形成されている。ソーストレンチ４６のエッジ部が湾曲状であれば、当該エッジ部に集中する電界を緩和できる。
【００９０】
ｐ型ボディ領域４７は、ＳｉＣ半導体層１０の表面、ソーストレンチ４６の側部および底部に沿って形成されている。ソーストレンチ４６の側部および底部に沿って形成されたｐ型ボディ領域４７は、ソーストレンチ４６の側部および底部の一部を形成している。なお、図１７では、ソーストレンチ４６の側部に沿って形成されたｐ型ボディ領域４７は、ソーストレンチ４６の底部に沿って形成されたｐ型ボディ領域４７よりも薄く形成されている例を示しているが、同一厚さで形成されていてもよい。
【００９１】
ｎ型ソース領域４８は、ゲートトレンチ３６およびソーストレンチ４６間におけるＳｉＣ半導体層１０の表面部に形成されている。ＳｉＣ半導体層１０の表面に沿うＸ軸において、ｎ型ソース領域４８の端部は、ゲートトレンチ３６の一部およびソーストレンチ４６の一部を形成している。ｎ型ソース領域４８は、ＳｉＣ半導体層１０の厚さ方向に沿うＹ軸に関して、ｐ型ボディ領域４７よりも浅く形成されている。当該Ｙ軸に関して、ゲートトレンチ３６に沿うｎ型ソース領域４８の下端とｐ型ボディ領域４７の下端との間の領域がｐ型チャネル領域４９である。
【００９２】
ｐ＋型コンタクト領域５０は、ソーストレンチ４６の底部に形成されている。つまり、ｐ＋型コンタクト領域５０は、ソーストレンチ４６の底部の一部を形成している。ｐ＋型コンタクト領域５０の底部は、ソーストレンチ４６の底部と、当該ソーストレンチ４６の底部に沿って形成されたｐ型ボディ領域４７の底部との間に位置している。
ソース電極２４は、絶縁膜４４の表面からコンタクト孔４５内に入り込み、さらに、当該コンタクト孔４５からソーストレンチ４６内に入り込んでいる。ソース電極２４は、コンタクト孔４５およびソーストレンチ４６内において、ｐ型ボディ領域４７、ｎ型ソース領域４８、およびｐ＋型コンタクト領域５０と電気的に接続されている。
【００９３】
以上のように、ＳｉＣ半導体装置６によれば、Ｈｙｂｒｉｄ−ＭＯＳ構造に加えて、ゲートトレンチ３６およびソーストレンチ４６を含むダブルトレンチ構造が形成されている。このような構成によっても、前述の第１実施形態において述べた効果と同様の効果を奏することができる。
なお、本実施形態では、ゲートトレンチ３６の底部にｐ型領域３９が形成されていない例について説明したが、前述のＳｉＣ半導体装置５と同様に、各ゲートトレンチ３６の底部にｐ型領域３９が形成されていてもよい。この場合、ｐ型領域３９およびｐ＋型コンタクト領域５０は、同一濃度および同一深さで形成されていてもよい。この構成であれば、ｐ型領域３９およびｐ＋型コンタクト領域５０を同一の工程で作り込むことができる。
【００９４】
＜ｐ＋型コレクタ領域の平面形状＞
前述のＳｉＣ半導体装置１〜６のｐ＋型コレクタ領域１７，３１，３２は、図１８〜図２０に示す平面形状を有していてもよい。図１８〜図２０は、前述の第１〜第６実施形態に係るｐ＋型コレクタ領域１７，３１，３２の一平面形状を説明するための平面図である。なお、平面形状とは、ＳｉＣ半導体層１０を法線方向から見た平面視におけるｐ＋型コレクタ領域１７，３１，３２の形状を言う。
【００９５】
図１８に示すように、ｐ＋型コレクタ領域１７，３１，３２は、矩形状（ストライプ状）であってもよい。図１８では、長方形状に形成されたｐ＋型コレクタ領域１７，３１，３２の例を示している。この場合、ｐ＋型コレクタ領域１７，３１，３２のＸ軸幅Ｗｃは、当該長方形状における短手方向の幅で定義される。
また、図１９に示すように、ｐ＋型コレクタ領域１７，３１，３２は、多角形状であってもよい。図１９では、六角形状に形成されたｐ＋型コレクタ領域１７，３１，３２の例を示している。この場合、ｐ＋型コレクタ領域１７，３１，３２のＸ軸幅Ｗｃは、２つの辺を結ぶ垂線の幅で定義される。なお、五角形のように、２つの辺を垂直に結ぶ直線を引けない場合、対角線の幅でｐ＋型コレクタ領域１７，３１，３２のＸ軸幅Ｗｃを定義してもよい。
【００９６】
また、図２０に示すように、ｐ＋型コレクタ領域１７，３１，３２は、円形状であってもよい。この場合、ｐ＋型コレクタ領域１７，３１，３２のＸ軸幅Ｗｃは、当該円の直径で定義される。むろん、ｐ＋型コレクタ領域１７，３１，３２は、楕円形状であってもよい。楕円形状の場合、ｐ＋型コレクタ領域１７，３１，３２のＸ軸幅Ｗｃは短軸の幅で定義される。
前述のＳｉＣ半導体装置１〜６では、このようなｐ＋型コレクタ領域１７，３１，３２がＳｉＣ半導体層１０の裏面部に選択的に形成されている。
【００９７】
＜ｐ＋型コレクタ領域およびｎ＋型ドレイン領域の配置例＞
また、前述のＳｉＣ半導体装置１〜６のｐ＋型コレクタ領域１７，３１，３２およびｎ＋型ドレイン領域１６は、図２１および図２２に示すように配置されていてもよい。図２１および図２２は、ｐ＋型コレクタ領域１７，３１，３２およびｎ＋型ドレイン領域１６の配置例５１，５２を説明するための平面図である。
【００９８】
図２１の配置例５１に示すように、複数のｐ＋型コレクタ領域１７，３１，３２が間隔をあけてストライプ状に形成されている。そして、互いに隣り合うｐ＋型コレクタ領域１７，３１，３２間にｎ＋型ドレイン領域１６がストライプ状に形成されている。複数のｐ＋型コレクタ領域１７，３１，３２は、比較的に幅広に形成された領域と、当該幅広の領域に対して幅狭に形成された領域とを選択的に含む。この配置例５１では、ｐ＋型コレクタ領域１７，３１，３２のＸ軸幅Ｗｃは、ストライプ方向に直交する方向に関して、複数のｐ＋型コレクタ領域１７，３１，３２の幅のうち、最も幅広に形成された領域の幅で定義される。
【００９９】
図２２の配置例５２では、平面視四角形状の複数のｐ＋型コレクタ領域１７，３１，３２が行列状に形成されている。当該四角形状のｐ＋型コレクタ領域１７，３１，３２の周囲には、当該四角形状のｐ＋型コレクタ領域１７，３１，３２に沿って、平面視四角環状のｎ＋型ドレイン領域１６／ｐ＋型コレクタ領域１７，３１，３２／ｎ＋型ドレイン領域１６がこの順で形成されている。そして、四角形状のｐ＋型コレクタ領域１７，３１，３２に対して、最外周に形成されたｎ＋型ドレイン領域１６を区画するように、格子状のｐ＋型コレクタ領域１７，３１，３２が形成されている。この配置例５１では、ｐ＋型コレクタ領域１７，３１，３２のＸ軸幅Ｗｃは、四角形状のｐ＋型コレクタ領域１７，３１，３２の幅で定義される。
【０１００】
配置例５１，５２によれば、ソース電極２４を基準として、ドレイン電極２５に所定のｐｎ接合立ち上がり電圧が印加された場合、まず、比較的に幅広に形成されたｐ＋型コレクタ領域１７，３１，３２がオン状態となる。そして、幅広のｐ＋型コレクタ領域１７，３１，３２のオン状態への移行がトリガーとなって、比較的に幅狭に形成されたｐ＋型コレクタ領域１７，３１，３２が順次オン状態に移行する。
【０１０１】
したがって、幅狭のｐ＋型コレクタ領域１７，３１，３２において通常オン状態となり得ないｐｎ接合立ち上がり電圧が印加された場合であっても、幅広のｐ＋型コレクタ領域１７，３１，３２がオン状態となることによって、幅狭のｐ＋型コレクタ領域１７，３１，３２をオン状態に移行させることができる。その結果、ｐｎ接合立ち上がり時における特性を良好にすることができる。
【０１０２】
以上、本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
たとえば、前述の各実施形態におけるＳｉＣ半導体装置１〜６の構造を選択的に組み合わせてもよい。したがって、たとえば、ＳｉＣ半導体装置２，３のｐ＋型コレクタ領域１７または絶縁膜３３（高抵抗層）を、ＳｉＣ半導体装置１，４〜６に組み合わせてもよい。
【０１０３】
また、前述の各実施形態では、ｎ＋型ドレイン領域１６が互いに隣り合う単位セル１１間の直下の領域に形成されている例について説明したが、単位セル１１間の直下の領域以外の領域（たとえば、単位セル１１の直下の領域）に形成されている例を採用してもよい。
また、前述の第３実施形態において、ＳｉＣ半導体層１０の裏面に対して、垂直な側部を有する分離用トレンチ３４が形成された例について説明したが、分離用トレンチ３４は、開口から底部に向けて開口幅が狭まる断面視台形状（テーパ状）に形成されていてもよい。同様に、分離用トレンチ３４は、開口から底部に向けて開口幅が広がる断面視台形状（テーパ状）に形成されていてもよい。さらに、分離用トレンチ３４は、断面視において、ｎ＋型ドレイン領域１６の内方領域側に向けて傾斜するように形成されていてもよい。また、分離用トレンチ３４は、ＳｉＣ半導体層１０の表面に沿うＸ軸に関して、ｐ＋型コレクタ領域３２のＸ軸幅Ｗｃおよび／またはｎ＋型ドレイン領域１６のＸ軸幅Ｗｄよりも幅広に形成されていてもよい。
【０１０４】
また、前述の第３実施形態において、高抵抗層は、断面視において、ｎ＋型ドレイン領域１６の内方領域側に向けて傾斜するように形成されていてもよい。また、高抵抗層は、ＳｉＣ半導体層１０の表面に沿うＸ軸に関して、ｐ＋型コレクタ領域３２のＸ軸幅Ｗｃおよび／またはｎ＋型ドレイン領域１６のＸ軸幅Ｗｄよりも幅広に形成されていてもよい。
また、前述の第５および第６実施形態において、ＳｉＣ半導体層１０の表面に対して、垂直な側部を有するゲートトレンチ３６および／またはソーストレンチ４６が形成された例について説明したが、ゲートトレンチ３６および／またはソーストレンチ４６は、開口から底部に向けて開口幅が狭まる断面視台形状（テーパ状）に形成されていてもよい。
【０１０５】
また、前述の各実施形態において、各半導体部分の導電型を反転した構成が採用されてもよい。つまり、前述の各実施形態において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
本発明のＳｉＣ半導体装置１〜６は、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。
【０１０６】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。この明細書および図面から抽出される特徴の例を以下に示す。
【０１０７】
［項１］第１導電型のＳｉＣからなる半導体層と、前記半導体層の表面部に複数形成され、それぞれが単位セルを構成する第２導電型のボディ領域と、前記ボディ領域の内方に形成された第１導電型のソース領域と、ゲート絶縁膜を介して前記ボディ領域に対向するゲート電極と、前記半導体層の裏面部で隣り合って形成された第１導電型のドレイン領域および第２導電型のコレクタ領域と、前記ボディ領域と前記ドレイン領域との間のドリフト領域とを含み、前記コレクタ領域は、前記半導体層の表面に沿うＸ軸において、少なくとも２つの前記単位セルが含まれる領域を覆うように形成されている、半導体装置。
【０１０８】
この構成によれば、半導体装置は、ＳｉＣ−ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）およびＳｉＣ−ＩＧＢＴ（Insulated Gate Bipolar Semiconductor）が同一の半導体層に集積化されたＨｙｂｒｉｄ−ＭＯＳ（Hybrid - Metal Oxide Semiconductor）構造を有している。より具体的には、ＳｉＣ−ＭＯＳＦＥＴは、ソース領域、ドレイン領域、およびゲート電極により形成されており、ＳｉＣ−ＩＧＢＴは、ソース領域、コレクタ領域、およびゲート電極により形成されている。ＳｉＣ−ＭＯＳＦＥＴおよびＳｉＣ−ＩＧＢＴは、半導体層を介して並列に接続されている。ＳｉＣ−ＩＧＢＴとして動作する場合、ソース領域がエミッタ領域として機能し、ドリフト領域がベース領域として機能する。
【０１０９】
ＳｉＣ−ＭＯＳＦＥＴは、主に低耐圧領域（たとえば、５ｋＶ以下）で使用する素子として有効である。すなわち、ＳｉＣ−ＭＯＳＦＥＴの場合、オン状態にされると、ドレイン電流は、ドレイン電圧が０Ｖの時から立ち上がり、その後ドレイン電圧の増加に応じてリニアに増加する。したがって、ＳｉＣ−ＭＯＳＦＥＴでは、良好な小電流領域の特性を示すことができる。一方、ドレイン電流は、ドレイン電圧の増加に対してリニア増加するので、大電流領域でＳｉＣ−ＭＯＳＦＥＴを使用する場合には、印加されるドレイン電圧の増加に応じて、半導体層の面積を拡大しなければならない。
【０１１０】
他方、ＳｉＣ−ＩＧＢＴは、主に高耐圧領域（たとえば、１０ｋＶ以上）で使用する素子として有効である。すなわち、ＳｉＣ−ＩＧＢＴの場合、バイポーラトランジスタの伝導度変調特性を有するため、高耐圧で大電流制御が可能である。したがって、ＳｉＣ−ＩＧＢＴでは、半導体層の面積を拡大することなく、良好な大電流領域の特性を示すことができる。一方、ＳｉＣはワイドギャップ半導体であるので、Ｓｉに比べて高いｐｎ障壁を有している。そのため、小電流領域でＳｉＣ−ＩＧＢＴを使用する場合には、ｐｎ接合部に寄生ダイオードが形成されているので、比較的に高いｐｎ接合立ち上がり電圧（たとえば、２．７Ｖ以上）が必要となる。
【０１１１】
これらから、ＳｉＣ−ＭＯＳＦＥＴとＳｉＣ−ＩＧＢＴとを同一の半導体層に集積化することにより、理論上では、低耐圧領域から高耐圧領域にかけて広い動作範囲を実現できる。つまり、高耐圧素子として使用できながらも、小電流領域において、ＭＯＳＦＥＴ（ユニポーラ）動作を実現し、大電流領域においてＩＧＢＴ（バイポーラ）動作を実現できる半導体装置を提供できる。
【０１１２】
しかしながら、ＳｉＣ−ＭＯＳＦＥＴおよびＳｉＣ−ＩＧＢＴにおけるコレクタ領域およびドレイン領域を単純に接合しただけでは、小電流領域から大電流領域への移行の際に非常に高い電圧が必要になったり、オン抵抗が増大したりすることがある。
ここで、ＳｉＣ−ＭＯＳＦＥＴおよびＳｉＣ−ＩＧＢＴが形成された半導体層では、半導体層の表面側から裏面側に向けて電位が高くなるように等電位面が分布する。特に、半導体層では、ドレイン領域を中心として比較的に高い等電位面が同心円状に拡がるように分布する。そのため、比較的幅狭なコレクタ領域を形成すると、ドレイン領域に印加されたドレイン電圧と殆ど差のない等電位面がコレクタ領域を覆うように分布する。
【０１１３】
この場合、ドレイン領域およびコレクタ領域は同電位であるので、ドレイン電圧を増加させても、コレクタ領域と当該コレクタ領域を覆う等電位面との間にｐｎ接合立ち上がり電圧（つまり、２．７Ｖ）以上の電位差が生じ難い。したがって、コレクタ領域と当該等電位面との間における電位差がｐｎ接合立ち上がり電圧以上になるまで、ドレイン電圧を増加させなければならない。そのため、小電流領域から大電流領域への移行に際して非常に高い電圧が必要となる。
【０１１４】
そこで、項１に記載のＳｉＣ半導体装置のように、半導体層の表面に沿うＸ軸において、少なくとも２つの単位セルが含まれる領域を覆うようにコレクタ領域を形成することにより、比較的に低い等電位面をコレクタ領域の上端において広く分布させることができる。この場合、コレクタ領域と当該等電位面との間の電位差をｐｎ接合立ち上がり電圧に近づけることができるので、比較的に小さなドレイン電圧の増加によって、ｐｎ接合部（寄生ダイオード）をオンさせることができる。これにより、比較的に小さなドレイン電圧によって小電流領域から大電流領域に移行できるので、小電流領域の特性および大電流領域の特性のトレードオフの関係を改善できる。その結果、小電流領域の特性および大電流領域の特性のいずれにも優れたＳｉＣ半導体装置を提供できる。
【０１１５】
［項２］第１導電型のＳｉＣからなる半導体層と、前記半導体層の表面部に形成された第２導電型のボディ領域と、前記ボディ領域の内方に形成された第１導電型のソース領域と、ゲート絶縁膜を介して前記ボディ領域に対向するゲート電極と、前記半導体層の裏面部で隣り合って形成された第１導電型のドレイン領域および第２導電型のコレクタ領域と、前記ボディ領域と前記ドレイン領域との間のドリフト領域とを含み、前記コレクタ領域の前記半導体層の表面に沿うＸ軸幅Ｗｃは、前記ドリフト領域の前記半導体層の厚さ方向に沿うＹ軸厚さＴｄの２倍以上である、半導体装置。
このような構成であっても、項１について述べた効果と同様の効果を奏することができる。
【０１１６】
［項３］前記ドレイン領域は、前記コレクタ領域と同じかそれ以上のＸ軸幅Ｗｄを有している、項１または２に記載の半導体装置。この構成によれば、大電流領域の特性を維持しつつ、小電流領域の特性を向上できる。
【０１１７】
［項４］第１導電型のＳｉＣからなる半導体層と、前記半導体層の表面部に形成された第２導電型のボディ領域と、前記ボディ領域の内方に形成された第１導電型のソース領域と、ゲート絶縁膜を介して前記ボディ領域に対向するゲート電極と、前記半導体層の裏面部で隣り合って形成された第１導電型のドレイン領域および第２導電型のコレクタ領域と、前記ボディ領域と前記ドレイン領域との間のドリフト領域と、前記半導体層の厚さ方向に沿うＹ軸において前記ドレイン領域と前記コレクタ領域との間に配置され、前記半導体層の裏面に対して前記ドレイン領域および前記コレクタ領域よりも深く形成された絶縁層とを含む、半導体装置。
【０１１８】
この構成によれば、ドレイン領域とコレクタ領域との間に絶縁層が形成されているので、ドレイン領域から拡がる比較的に高い等電位面を当該絶縁膜で遮断できる。これにより、コレクタ領域に比較的に高い等電位面が分布することを抑制できると同時に、コレクタ領域に比較的に低い等電位面を分布させることができる。この場合、当該等電位面とコレクタ領域との間の電位差をｐｎ接合立ち上がり電圧に近づけることができるので、比較的に小さなドレイン電圧の増加によって、ｐｎ接合部（寄生ダイオード）をオンさせることができる。これにより、比較的に小さなドレイン電圧の増加によって小電流領域から大電流領域に移行できるので、小電流領域の特性および大電流領域の特性のトレードオフの関係を改善できる。その結果、小電流領域の特性および大電流領域の特性のいずれにも優れたＳｉＣ半導体装置を提供できる。
【０１１９】
［項５］前記絶縁層は、絶縁膜または高抵抗層からなる、項４に記載の半導体装置。
［項６］前記絶縁層は、ＳｉＣよりも低い比誘電率を有する絶縁材料からなる、項４または５に記載の半導体装置。
［項７］前記絶縁層は、ＳｉＯ２からなる、項６に記載の半導体装置。
［項８］第１導電型のＳｉＣからなる半導体層と、前記半導体層の表面部に形成された第２導電型のボディ領域と、前記ボディ領域の内方に形成された第１導電型のソース領域と、ゲート絶縁膜を介して前記ボディ領域に対向するゲート電極と、前記半導体層の裏面部で隣り合って形成された第１導電型のドレイン領域および第２導電型のコレクタ領域と、前記ボディ領域と前記ドレイン領域との間のドリフト領域とを含み、前記半導体層の厚さ方向に沿うＹ軸において、前記コレクタ領域の上端が、前記ドレイン領域の上端よりも前記半導体層の表面側に位置している、半導体装置。
【０１２０】
この構成によれば、コレクタ領域の上端が、ドレイン領域の上端よりも半導体層の表面側に位置しているため、ドレイン領域から拡がる等電位面がコレクタ領域の上端に至ることを抑制できる。これにより、コレクタ領域に比較的に高い等電位面が分布することを抑制できると同時に、コレクタ領域に比較的に低い等電位面を分布させることができる。この場合、当該等電位面とコレクタ領域との間の電位差をｐｎ接合立ち上がり電圧に近づけることができるので、比較的に小さなドレイン電圧の増加によって、ｐｎ接合部（寄生ダイオード）をオンさせることができる。
さらに、ドレイン領域の上端からコレクタ領域の上端までの厚さを厚く形成することにより、ドレイン領域およびコレクタ領域を同一厚さで形成する場合よりも、オン抵抗の特性を改善できる。
【０１２１】
［項９］前記半導体層の裏面は、前記ドレイン領域および前記コレクタ領域の境界で面一に連続している、項８に記載の半導体装置。
［項１０］前記半導体層の表面に沿うＸ軸において前記ドレイン領域および前記コレクタ領域に跨るように形成され、前記ドリフト領域と、前記ドレイン領域および前記コレクタ領域との間に配置されたフィールドストップ領域をさらに含む、項１〜９のいずれか一項に記載の半導体装置。
【０１２２】
この構成によれば、ＦＳ（Field Stop：フィールドストップ）型の半導体装置を提供できる。ＦＳ型の半導体装置に対して、ＮＰＴ（Non-Punch Through：ノンパンチスルー）型の半導体装置が知られている。ＮＰＴ型の半導体装置の場合、ボディ領域とドリフト領域との界面から発生する空乏層が半導体層の下面に到達してパンチスルーしないように、当該半導体層を比較的に厚く形成しなければならない。これに対して、ＦＳ型の半導体装置の場合、当該空乏層の拡がりをフィールドストップ領域で阻止できるので、パンチスルーを抑制できる。よって、ＦＳ型の半導体装置では、ＮＰＴ型の半導体装置と比較して、半導体層を薄くできる。
【０１２３】
［項１１］前記半導体装置は、前記半導体層上に前記ゲート電極が配置されたプレーナゲート構造を含む、項１〜１０のいずれか一項に記載の半導体装置。
［項１２］前記半導体装置は、前記半導体層に形成されたトレンチに前記ゲート電極が埋め込まれたトレンチゲート構造を含む、項１〜１０のいずれか一項に記載の半導体装置。
【符号の説明】
【０１２４】
１  ＳｉＣ半導体装置
２  ＳｉＣ半導体装置
３  ＳｉＣ半導体装置
４  ＳｉＣ半導体装置
５  ＳｉＣ半導体装置
６  ＳｉＣ半導体装置
１０  ＳｉＣ半導体層
１１  単位セル
１２  ｐ型ボディ領域
１３  ｎ型ソース領域
１６  ｎ＋型ドレイン領域
１７  ｐ＋型コレクタ領域
１８  ＦＳ（フィールドストップ）領域
１９  ｎ−型ドリフト領域
２０  ゲート絶縁膜
２１  ゲート電極
３１  ｐ＋型コレクタ領域
３２  ｐ＋型コレクタ領域
３３  絶縁膜
３６  ゲートトレンチ
３７  ゲート電極
３８  ゲート絶縁膜
４０  ｐ型ボディ領域
４１  ｎ型ソース領域
４７  ｐ型ボディ領域
４８  ｎ型ソース領域
Ｔｄ  Ｙ軸厚さ
Ｗｃ  Ｘ軸幅
Ｗｄ  Ｘ軸幅
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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