(57)【要約】【課題】過去設計モデルと過去シミュレーション結果から、設計モデルを構成するブロックの負荷情報を分析してモデル処理性能を静的に分析する処理性能検証装置を提供する。【解決手段】処理性能検証装置は、制御部、及び、表示部を備える。制御部は、記憶媒体にデータとして記憶されている過去設計モデルと過去シミュレーション結果を用いて、過去設計モデルと過去シミュレーション結果とを対応付けて、過去設計モデルを構成するブロックの処理量を分析して算出しブロック性能対応表として記憶媒体に出力するブロック性能分析部と、並びに、記憶媒体にデータとして記憶されている設計モデルを用いて、設計モデルに記載されているブロックとブロック性能対応表に記載されているブロックとを対応付けて、ブロック性能分析結果として記憶媒体に出力するブロック対応付け部とを含み、制御部は、ブロック性能分析結果の内容を、表示部に表示する。【選択図】図１
2020160923.tif 000002
【特許請求の範囲】
【請求項１】
制御部、及び、表示部を備える処理性能検証装置であって、
前記制御部は、
記憶媒体にデータとして記憶されている過去設計モデルと過去シミュレーション結果を用いて、前記過去設計モデルと前記過去シミュレーション結果とを対応付けて、前記過去設計モデルを構成するブロックの処理量を分析して算出しブロック性能対応表として記憶媒体に出力するブロック性能分析部と、並びに、
記憶媒体にデータとして記憶されている設計モデルを用いて、前記設計モデルに記載されているブロックと前記ブロック性能対応表に記載されているブロックとを対応付けて、ブロック性能分析結果として記憶媒体に出力するブロック対応付け部と
を含み、
前記制御部は、前記ブロック性能分析結果の内容を、前記表示部に表示する、
処理性能検証装置。
【請求項２】
前記ブロック性能分析部は、更に、
前記設計モデルに記載されているブロックのうちで前記ブロック性能対応表に記載されているブロックの何れとも対応付かない第１の未知ブロックについて、当該第１の未知ブロックを構成するブロックと前記ブロック性能対応表に記載されているブロックとを対応付けることで当該第１の未知ブロックを構成するブロックの処理量を取得し、当該処理量を基にして、当該第１の未知ブロックの処理量を類推して、前記ブロック性能分析結果に情報を追加する、
請求項１に記載の処理性能検証装置。
【請求項３】
前記ブロック性能分析部は、更に、
前記設計モデルに記載されているブロックのうちで、前記ブロック性能対応表に記載されているブロックの何れとも対応付かない第２の未知ブロックであって、当該第２の未知ブロックを構成するブロックも前記ブロック性能対応表に記載されているブロックの何れとも対応付かない、第２の未知ブロックについて、
前記過去設計モデルにおける処理フローからモデル間で共通に実行される処理パターンを抽出した結果に基づいて、前記ブロック性能対応表に格納された過去シミュレーションにおける個々の処理量を入力として、当該第２の未知ブロックの処理量を類推して、前記ブロック性能分析結果に情報を追加する、
請求項１又は２に記載の処理性能検証装置。
【請求項４】
前記制御部は、更に、
前記設計モデルと前記ブロック性能分析結果を入力として、前記ブロック性能分析結果の内容から前記設計モデルの全体における性能を算出して、モデル性能分析結果として記憶媒体に出力するモデル性能分析部を、含み、
更に、前記制御部は、前記モデル性能分析結果の内容を、前記表示部に表示する、
請求項１〜３のうちのいずれか一に記載の処理性能検証装置。
【請求項５】
前記設計モデルが作成途中のものであり、
前記制御部は、作成途中の前記設計モデルについての前記ブロック性能分析結果の内容を、前記表示部に表示する、
請求項１〜４のうちのいずれか一に記載の処理性能検証装置。
【請求項６】
前記ブロック性能分析結果は、複数の処理を内包するブロックと、その複数の処理全体についての処理量との対応付けの結果も保持する、
請求項１〜５のうちのいずれか一に記載の処理性能検証装置。
【請求項７】
前記モデル性能分析部は、更に、
前記ブロック性能分析結果に格納された過去シミュレーションにおける個々の処理量を入力として、前記設計モデルを構成する各ブロックについての処理量の分布を分析して生成して、前記モデル性能分析結果に含めて記憶媒体に出力し、
更に、前記制御部は、前記モデル性能分析結果に含まれる前記設計モデルを構成する各ブロックについての処理量の分布の内容を、前記表示部に表示する、
請求項４に記載の処理性能検証装置。
【請求項８】
前記モデル性能分析部は、更に、
前記ブロック性能分析結果に格納された過去シミュレーションにおける個々の処理量を入力として、前記設計モデルを構成する各ブロックについての処理量の分布を分析して生成し、
前記設計モデルを構成する各ブロックについての処理量の分布の分析の結果に基づいて、前記設計モデルの全体における処理量の分布を生成して、前記モデル性能分析結果に含めて記憶媒体に出力し、
更に、前記制御部は、前記設計モデルの全体における処理量の分布の内容を、前記表示部に表示する、
請求項４に記載の処理性能検証装置。
【請求項９】
前記モデル性能分析部は、更に、
前記ブロック性能対応表に格納された過去シミュレーションにおける個々の処理量を入力として、前記設計モデルに記載されているブロックのうちで前記ブロック性能対応表に記載されているブロックの何れとも対応付かない第１の未知ブロックについて、当該第１の未知ブロックを構成するブロックと前記ブロック性能対応表に記載されているブロックとを対応付けることで当該第１の未知ブロックを構成するブロックの処理量を取得し、当該処理量を基にして、当該第１の未知ブロックの処理量の分布を分析して生成して、前記ブロック性能分析結果に情報を追加する、
請求項７又は８に記載の処理性能検証装置。
【請求項１０】
前記ブロック性能分析部は、前記過去設計モデルにおける処理フローから抽出されるモデル間で共通に実行される処理パターンと、処理量の類推の対象である処理フローとを比較し、双方に含まれる構成ブロックの割合を類似度として算出し、
更に、前記制御部は、前記類似度を、前記表示部に表示する、
請求項３に記載の処理性能検証装置。
【請求項１１】
データとして、設計モデルと、過去設計モデルと、及び、過去シミュレーション結果を予め格納するステップと、
前記過去設計モデルと前記過去シミュレーション結果とを対応付けて、前記過去設計モデルを構成するブロックの処理量を分析して算出しブロック性能対応表として作成するステップと、
前記設計モデルに記載されているブロックと前記ブロック性能対応表に記載されているブロックとを対応付けて、ブロック性能分析結果として作成するステップと、
前記ブロック性能分析結果の内容を表示するステップと、
を含む、コンピュータにより実行される、モデル駆動開発において作成するモデルの処理性能を検証する方法。
【請求項１２】
更に、前記設計モデルに記載されているブロックのうちで前記ブロック性能対応表に記載されているブロックの何れとも対応付かない第１の未知ブロックについて、当該第１の未知ブロックを構成するブロックと前記ブロック性能対応表に記載されているブロックとを対応付けることで当該第１の未知ブロックを構成するブロックの処理量を取得し、当該処理量を基にして、当該第１の未知ブロックの処理量を類推して、前記ブロック性能分析結果に情報を追加するステップを含む、
請求項１１に記載の処理性能を検証する方法。
【請求項１３】
更に、前記設計モデルに記載されているブロックのうちで、前記ブロック性能対応表に記載されているブロックの何れとも対応付かない第２の未知ブロックであって、当該第２の未知ブロックを構成するブロックも前記ブロック性能対応表に記載されているブロックの何れとも対応付かない、第２の未知ブロックについて、
前記過去設計モデルにおける処理フローからモデル間で共通に実行される処理パターンを抽出した結果に基づいて、前記ブロック性能対応表に格納された過去シミュレーションにおける個々の処理量を入力として、当該第２の未知ブロックの処理量を類推して、前記ブロック性能分析結果に情報を追加するステップを含む、
請求項１１又は１２に記載の処理性能を検証する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モデル駆動開発において作成したモデルから処理性能を解析するための、処理性能検証装置、及び、処理性能を検証する方法に関する。
【背景技術】
【０００２】
モデルベースシステムズエンジニアリング（ＭＢＳＥ）においては、作成した制御モデルを入力として自動でソースコードを出力させるモデル駆動開発（ＭＤＤ：Ｍｏｄｅｌ−Ｄｒｉｖｅｎ  Ｄｅｖｅｌｏｐｍｅｎｔ）により、開発工数の削減を実現する。制御モデルを入力としたソースコードの出力は、ＭＡＴＬＡＢ／Ｓｉｍｕｌｉｎｋ（登録商標）など各種モデリングツールによってサポートされている。作成した設計モデルについては、ツール上でシミュレーションにより実行することができるが、このときツールに付属するプロファイラによって処理性能が測定され得る。これにより、モデルのうちのどの箇所が性能のボトルネックとなっているか把握することができ、当該ボトルネックを解消する措置を取ることで実機適用時における目標性能を達成することができる。ここで目標性能は、例えば、処理時間、メモリ使用量、計算精度等の数値である。
【０００３】
作成した制御モデルについては、当該モデルに対する検証パラメータを定義した処理検証用のテストモデルを作成し、検証パラメータを変動させながらプロファイラを用いたシミュレーションを実施することにより、性能のボトルネックを分析することができる。当該分析は上述のモデリングツールを利用すれば実現可能である。
【０００４】
上述のプロファイラを用いたシミュレーションによるものに加えて、下記のとおり、処理性能を見積もるための先行技術が開示されている。
【０００５】
特許文献１では、制御モデルからの出力ソースコードをビルドしシミュレーションすることにより、性能改善が必要なコード箇所を指摘し、改善箇所を提示する方法が開示されている。また、特許文献２では、制御モデルを構成するブロックの演算時間を予め定義しておき、その値を基にして設計の早期段階でリアルタイム性を検証する方法が、開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】国際出願公開２０１８−１６３３０４号
【特許文献２】特開２０１１−１５４５２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
作成した設計モデルから出力したソースコードを実機に適用するに当たっては、通常、処理性能を検証する必要がある。この場合、モデリングツールに付属するプロファイラにより性能検証することが可能である。しかし、検証用モデルの作成や検証パラメータの設定に時間を要するため、即座の検証が実現され得ない。開発効率化のためには、発生する処理性能の課題を早期に設計へフィードバックする必要があるが、このモデリングツール及びプロファイラは、その必要を十分に満たし得ない。
特許文献１に開示される方法は、設計モデルを入力とし、それを動的にシミュレーション実行することにより、処理性能を分析する。この方法を実施する場合、処理検証用にシミュレーション実行するためのモデルを別途作成し、更に実行させなければ解析結果を得ることができない。また、作成途中の設計モデルに関してはシミュレーション実行できず、よって解析を実施することができない。
特許文献２に開示される方法では、制御モデルを構成するブロックの演算時間を予め定義しておき、その値を基にして設計の早期段階でリアルタイム性を検証する。ただし、この方法では構成要素のブロックの演算時間を、例えば、手入力により定義する必要がある。また、演算時間が事前に不明なブロックに関しては、定義そのものが不可能である。
【０００８】
本発明に係る処理性能検証装置、及び、処理性能を検証する方法は、過去設計モデルおよび過去シミュレーション結果を基にして、設計モデルを構成するブロックの負荷情報を分析することにより、モデル処理性能を静的に分析することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る処理性能検証装置は、制御部、及び、表示部を備える処理性能検証装置である。前記制御部は、
記憶媒体にデータとして記憶されている過去設計モデルと過去シミュレーション結果を用いて、前記過去設計モデルと前記過去シミュレーション結果とを対応付けて、前記過去設計モデルを構成するブロックの処理量を分析して算出しブロック性能対応表として記憶媒体に出力するブロック性能分析部と、並びに、
記憶媒体にデータとして記憶されている設計モデルを用いて、前記設計モデルに記載されているブロックと前記ブロック性能対応表に記載されているブロックとを対応付けて、ブロック性能分析結果として記憶媒体に出力するブロック対応付け部と
を含み、
前記制御部は、前記ブロック性能分析結果の内容を、前記表示部に表示する。
【発明の効果】
【００１０】
本発明に係る処理性能検証装置、及び、処理性能を検証する方法を利用することにより、設計モデルの処理性能の分析結果による、負荷の大きい要素や処理フローの把握に基づき、設計に対する早期段階のフィードバックが可能となる。これにより、設計工程の効率化が実現される。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１〜３に係る処理性能検証装置の構成を示すブロック図である。
【図２】本発明の実施の形態１〜３に係る処理性能検証装置の全体処理を示すフローチャートである。
【図３】図２におけるブロック処理性能分析段階（Ｓ１０１）で行われる詳細な工程を示すフローチャートである。
【図４】設計モデルの入力例を示す図である。
【図５】ブロック性能対応表の例を示す図である。
【図６】ブロック性能分析結果の例を示す図である。
【図７】ブロック処理量の分布の導出例を示す図であり、ブロックＡとブロックＢの２つのブロックから構成されるモデルについて、分布を生成した例である。
【図８】設計モデルの入力例を示す図である。
【図９】ブロック性能対応表に記載されていないブロックの構成要素の例を示す図である。
【図１０】設計モデルの入力例を示す図である。
【図１１】処理フローのパターンマイニングを実施した結果の例を示す図である。
【図１２】未知ブロックの平均処理量の算出例を示す図である。
【発明を実施するための形態】
【００１２】
以下、適宜図面を参照しながら、実施の形態を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。
【００１３】
なお、発明者らは、当業者が本開示を十分に理解するために添付図面および以下の説明を提供するのであって、これらによって特許請求の範囲に記載の主題を限定することを意図するものではない。
【００１４】
［実施の形態１］
［１．１．処理性能検証装置の構成］
図１は、本発明の実施の形態１〜３に係る処理性能検証装置２の構成を示すブロック図である。
【００１５】
なお、本発明の実施の形態に係る処理性能検証装置は、通常、パーソナルコンピュータ、ワークステーション、タブレット端末などの一般的なコンピュータ装置によって構成される。
【００１６】
図１に示すように、実施の形態１に係る処理性能検証装置２は、制御部４、記憶部６、入力部８、及び、表示部１０により構成される。制御部４は、装置全体の制御及び演算処理を行うプロセッサで構成され、該プロセッサは、例えば、ＣＰＵ、ＧＰＵ等である。記憶部６は、補助記憶部で構成され、該補助記憶部は、例えば、磁気ディスク装置、光ディスク、コンパクトディスク、ＤＶＤ等である。なお、記憶部６は、処理性能検証装置２とは別体の外部記憶装置により構成されてもよい。入力部８は、処理性能検証装置２にデータを入力する装置であり、例えば、キーボード、マウス等である。表示部１０は、データやグラフを表示する装置であり、例えば、液晶ディスプレイ、有機ＥＬディスプレイ等である。
【００１７】
制御部４は、記憶部６に記憶される所定のコンピュータプログラムを搭載して稼働させることにより、ブロック性能分析部１２、ブロック対応付け部１４、及びモデル性能分析部１６の機能部の機能を実現する。
【００１８】
記憶部６は、データとして、設計モデル１８、過去設計モデル２０、過去シミュレーション結果２２、ブロック性能対応表２４、ブロック性能分析結果２６、及び、モデル性能分析結果２８を記憶して保持する記憶媒体である。これらのデータは、ファイル形式のものであってもよいし、テーブル形式のものであってもよいし、各種データベース形式のものであってもよい。なお、設計モデル１８、過去設計モデル２０、及び、過去シミュレーション結果２２は、処理性能検証装置２に外部的に接続する任意の記憶媒体に記憶されるものであってもよい。また、ブロック性能対応表２４、ブロック性能分析結果２６、及び、モデル性能分析結果２８は、一時的に記憶されるデータであってもよく、記憶部６はデータを一時的に記憶する記憶媒体であってもよい。
【００１９】
設計モデル１８は、処理性能検証対象の設計モデルに関するデータである。設計モデル１８は作成途中のものであってもよい。過去設計モデルは、処理性能検証対象となる設計モデル１８よりも以前に作成された設計モデル群に関するデータである。過去シミュレーション結果３０は、以前に実施された、設計モデルのシミュレーションによって得られた処理時間の実測データである。過去シミュレーション結果３０のデータは、ログでもレポートでもよく形式は問われない。ブロック性能対応表２４は、過去設計モデル２０と過去シミュレーション結果２２を入力としてブロック性能分析部１２が出力するデータである。ブロック性能分析結果２６は、設計モデル１８とブロック性能対応表２４を入力としてブロック対応付け部１４が出力するデータである。モデル性能分析結果２８は、設計モデル１８とブロック性能分析結果２６を入力としてモデル性能分析部１６が出力するデータである。
なお、図１における実線矢印は実施の形態１〜３に共通するデータの入出力の様子を示すものであり、点線矢印は実施の形態２及び３における追加的なデータの入出力の様子を示すものである。
【００２０】
［１．２．処理性能検証装置の動作］
以上のように構成される処理性能検証装置２について、図２及び図３の処理フローにより、処理性能分析の手順を説明する。図２は、本発明の実施の形態１〜３に係る処理性能検証装置２の全体処理を示すフローチャートである。処理性能分析は、ブロック処理性能分析段階（Ｓ１０１）、モデル処理性能分析段階（Ｓ１０２）、及び、図レイアウト表示段階（Ｓ１０３）により構成され、各段階を順に実行することにより実現される。
【００２１】
［１．２．１．ブロック処理性能分析段階（Ｓ１０１）の動作］
図３は、図２におけるブロック処理性能分析段階（Ｓ１０１）で行われる詳細な工程を示すフローチャートである。ブロック処理性能分析段階（Ｓ１０１）の処理は、主として、ブロック性能対応表２４の作成工程（Ｓ２０１）、ブロックの対応付け工程（Ｓ２０２）、ブロック性能のボトムアップ類推工程（Ｓ２０４）、及び、ブロック性能の学習類推工程（Ｓ２０５）によって、構成される。
【００２２】
図３に示すように、ブロックの対応付け工程（Ｓ２０２）によって全てのブロックが対応済みとなれば（第１の条件分岐（Ｓ２０３）・ＹＥＳ）、ブロック処理性能分析段階（Ｓ１０１）は終了する（Ｓ２０８）。ブロックの対応付け工程（Ｓ２０２）によって全てのブロックが対応済みとならなければ（第１の条件分岐（Ｓ２０３）・ＮＯ）、ブロック性能のボトムアップ類推工程（Ｓ２０４）に進む。ブロック性能のボトムアップ類推工程（Ｓ２０４）によって全てのブロックが対応済となれば（第２の条件分岐（Ｓ２０５）・ＹＥＳ）、ブロック処理性能分析段階（Ｓ１０１）は終了する（Ｓ２０８）。ブロック性能のボトムアップ類推工程（Ｓ２０４）によって未だ全てのブロックが対応済みとならなければ（第２の条件分岐（Ｓ２０５）・ＮＯ）、ブロック性能の学習類推工程（Ｓ２０６）に進む。ブロック性能の学習類推工程（Ｓ２０６）が終了するとブロック処理性能分析段階（Ｓ１０１）は終了する（Ｓ２０８）。
【００２３】
実施の形態１では、図３における第１の条件分岐（Ｓ２０３）において真（ＹＥＳ）となる場合の、処理性能検証装置２の動作（処理）内容を記載する。
なお、後で説明する実施の形態２では、第１の条件分岐（Ｓ２０３）において偽（ＮＯ）となる場合、且つ第２の条件分岐（Ｓ２０５）において真（ＹＥＳ）となる場合の、処理性能検証装置２の動作（処理）内容を記載する。
同じく後で説明する実施の形態３では、第１の条件分岐（Ｓ２０３）において偽（ＮＯ）となる場合、且つ第２の条件分岐（Ｓ２０５）においても偽（ＮＯ）となる場合の、処理性能検証装置２の動作（処理）内容を記載する。
【００２４】
［１．２．１．１．ブロック性能対応表の作成工程（Ｓ２０１）の動作］
図３に示すフローチャートの、ブロック性能対応表２４の作成工程（Ｓ２０１）では、  ブロック性能分析部１２は、過去設計モデル２０のデータと、過去シミュレーション結果２２のデータを入力として、ブロック性能対応表２４を出力する。
【００２５】
前述のように、過去設計モデル２０は、処理性能検証対象となる設計モデル１８よりも以前に作成された設計モデル群に関するデータである。過去シミュレーション結果３０は、以前に実施されたモデルのシミュレーションによって得られた処理時間の実測データである。過去設計モデル２０と過去シミュレーション結果２２は、処理性能検証装置２の記憶部６に予め格納されていてもよいが、別途、外部記憶装置に予め格納されてそこから入力されてもよい。
【００２６】
ブロック性能分析部１２は、過去設計モデル２０と過去シミュレーション結果２２とを対応付ける。即ち、ブロック性能分析部１２は、過去シミュレーション結果２２の内容を分析し、過去設計モデル２０を構成する各種ブロックの処理量を算出する。ここで、過去設計モデル２０および過去シミュレーション結果２２が複数存在し、特定ブロックに対するシミュレーション結果が複数存在する場合は、当該ブロックの処理量を合わせて算出する。なお、特定ブロックに対するシミュレーション結果が一つしか存在しない場合は、当該ブロックの処理量はシミュレーション結果の値をそのまま踏襲する。
【００２７】
上述のように、ブロック性能分析部１２は、過去設計モデル２０を構成する各種ブロックの処理量の平均値や最大値等を分析し、結果をブロック性能対応表２４に格納する。図５は、ブロック性能分析部１２が出力するブロック性能対応表２４の例である。図５では、加算、減算、ゲイン、平方根、演算モジュール、及び、例外時計算の、ブロックについて処理量が算出されている。
【００２８】
［１．２．１．２．ブロックの対応付け工程（Ｓ２０２）の動作］
図３に示すフローチャートの、ブロックの対応付け工程（Ｓ２０２）では、ブロック対応付け部１４は、設計モデル１８のデータと、ブロック性能対応表２４のデータを入力として、ブロック性能分析結果２６を出力する。設計モデル１８は記憶部６に予め格納されていてもよいが、別途、外部記憶装置に予め格納されてそこから入力されてもよい。設計モデル１８は作成途中のものであってもよい。ブロック対応付け部１４は、設計モデル１８に記載されているブロックと、ブロック性能対応表２４に記載されているブロックとを夫々対応付け、それらの結果をブロック性能分析結果２６として記憶部６に出力して記憶させる。
【００２９】
図４は、ブロック対応付け部１４に入力される設計モデル１８の例である。図５は、ブロック性能対応表２４の例である。ブロック対応付け部１４は、設計モデル１８に記載されているブロック（「Ｇａｉｎ１」（ゲインに関するもの）、「Ｓｑｒｔ１」（平方根に関するもの）、「Ａｄｄ１」（加算に関するもの）、「Ｃｏｍｐ１」（演算モジュールに関するもの）、「Ｓｕｂ１」（減算に関するもの））と、ブロック性能対応表２４に記載されているブロック（加算、減算、ゲイン、平方根、演算モジュール、及び、例外時計算）とを、夫々対応付けて、図６に示すブロック性能分析結果２６を出力して記憶部６に記憶させている。
【００３０】
なお、ブロック性能分析結果２６に保持する情報として、最小単位の処理ブロックと処理量との対応付けの結果だけでなく、複数の処理を内包するブロックと、その複数の処理全体についての処理量との、対応付けの結果も、保持してよい。
【００３１】
［１．２．１．３．第１の条件分岐（Ｓ２０３）の動作］
図３に示すフローチャートの、第１の条件分岐（Ｓ２０３）において、ブロック対応付け部１４は、設計モデル１８とブロック性能対応表２４を入力として、設計モデル１８に記載されているブロックの全てがブロック性能対応表２４に記載されているかを確認する。なお前述のように、実施の形態１では、第１の条件分岐（Ｓ２０３）において真（ＹＥＳ）となる場合の、処理性能検証装置２の動作内容を記載しているので、ブロック処理性能分析段階（Ｓ１０１）は終了（Ｓ２０８）となる。
【００３２】
［１．２．２．モデル処理性能分析段階（Ｓ１０２）の動作］
続いて、図２に示すフローチャートの、モデル処理性能分析段階（Ｓ１０２）に進む。  モデル処理性能分析段階（Ｓ１０２）において、モデル性能分析部１６は、設計モデル１８のデータとブロック性能分析結果２６のデータを入力として、モデル性能分析結果２８を出力する。
【００３３】
モデル性能分析部１６は、ブロック性能分析結果２６の内容から設計モデル１８の全体における性能を算出する。最も単純な算出方法は、設計モデル１８を構成する各種ブロックの平均処理量の総和を取り、その値を設計モデル１８の平均処理量とするものである。算出された設計モデル１８の全体における性能は、モデル性能分析結果２８として記憶部６に出力される。
【００３４】
また、モデル性能分析部１６は、ブロック性能分析結果２６に格納された過去シミュレーションにおける個々の処理量を入力として、設計モデル１８を構成する各ブロックについての処理量の分布を分析して生成し、これらの分析の結果に基づいて設計モデル１８の全体における処理量の分布を生成することもできる。処理量の分布を生成することにより、設計モデル１８全体の処理量の最頻値や実質的に想定される最大値を統計的に分析できるようになる。
【００３５】
モデル性能分析部１６は、ブロック性能分析結果２６に格納された過去シミュレーションにおける個々の性能値から、各々のブロックについての処理量の分布を分析して生成し、これらの分析の結果に基づいて設計モデル１８の全体における処理量の分布を生成する。例えば、設計モデル１８を構成するブロックの処理量の分布が、夫々正規分布であるとみなされる場合、設計モデル１８全体での処理量の分布は、平均が構成ブロックの分布の平均の和であり、分散が構成ブロックの分布の分散の和である正規分布として、導出することができる。生成された各々のブロックについての処理量の分布、及び、生成された設計モデル１８の全体における処理量の分布も、モデル性能分析結果２８に含めて記憶部６に出力される。
【００３６】
図７は、ブロックＡとブロックＢの２つのブロックから構成されるモデルについて、分布を生成した例である。なお、ブロックＡの処理量の分布の平均値はμ１であり、分散はσ１である。ブロックＢの処理量の分布の平均値はμ２であり、分散はσ２である。全体モデルの処理量の分布の平均値はμ＝μ１＋μ２であり、分散はσ＝（σ１２＋σ２２）１／２である。
【００３７】
図７に示される例の場合、最頻値（平均値）はμ、想定最大値はμ＋２σ（但し、９５％の信頼区間を採用する場合）となる。なお、設計モデル１８を構成するブロックの処理量の分布が正規分布である場合以外でも、分布の合成手法を変更すれば、設計モデル１８全体における処理量の分布の導出は可能である。分布の導出にあたって利用する合成手法は、任意のものを選択して構わない。
【００３８】
［１．２．３．図レイアウト表示段階（Ｓ１０３）の動作］
続いて、図２に示すフローチャートの、図レイアウト表示段階（Ｓ１０３）に進む。図レイアウト表示段階（Ｓ１０３）において、制御部４は、ブロック性能分析結果２６の内容、及びモデル性能分析結果２８の内容を、表示部１０に例えばグラフィカルに出力する。また、制御部４は、各々のブロックについて分析された処理量の分布の内容、及び、設計モデル１８の全体における処理量の分布の内容を、表示部１０に表示する。制御部４は、表示部１０に、モデル性能分析結果２８に格納された設計モデル１８全体での検証結果を表示するだけでなく、ブロック性能分析結果２６に格納された結果から処理量の多いブロックを強調表示することによって、処理性能検証装置２の利用者に処理性能の低いブロックへの注意を喚起する。なお、表示部１０による提示は、画面表示によるものでもレポート出力によるものでもよく、形式は問われない。
【００３９】
［１．３．効果等］
本実施の形態の処理性能検証装置２は、制御部４、及び、表示部１０を備える。制御部４は、記憶媒体にデータとして記憶されている過去設計モデル２０と過去シミュレーション結果２２を用いて、過去設計モデル２０と過去シミュレーション結果２２とを対応付けて、過去設計モデル２０を構成するブロックの処理量を分析して算出しブロック性能対応表２４として記憶媒体に出力するブロック性能分析部１２と、並びに、記憶媒体にデータとして記憶されている設計モデル１８を用いて、設計モデル１８に記載されているブロックとブロック性能対応表２４に記載されているブロックとを対応付けて、ブロック性能分析結果２６として記憶媒体に出力するブロック対応付け部１４とを含む。制御部４は、ブロック性能分析結果２６の内容を、表示部１０に表示する。
制御部４は、更に、設計モデル１８とブロック性能分析結果２６を入力として、ブロック性能分析結果２６の内容から設計モデル１８の全体における性能を算出して、モデル性能分析結果２８として記憶媒体に出力するモデル性能分析部１６を含む。更に、制御部４は、モデル性能分析結果２８の内容を表示部１０に表示する。
【００４０】
このようにすることにより、本実施の形態の処理性能検証装置２は、過去設計モデル２０および過去シミュレーション結果２２を基にして、設計モデル１８を構成するブロックの負荷情報を分析することにより、モデル処理性能を静的に分析することができる。
【００４１】
［実施の形態２］
次に、本発明の実施の形態２に係る処理性能検証装置について説明する。実施の形態２に係る処理性能検証装置は、実施の形態１に係る処理性能検証装置と略同様のものであり、よって両者の差異を中心に説明する。
【００４２】
［２．１．処理性能検証装置の構成］
実施の形態２に係る処理性能検証装置は、図１に示す実施の形態１〜３に係る処理性能検証装置２に従う構成を有する。但し、後で説明するように、ブロック性能分析部１２は、設計モデル１８のデータやブロック性能対応表２４のデータを参照することもあり、ブロック性能分析結果２６へデータを追加出力することもある。
【００４３】
［２．２．処理性能検証装置の動作］
実施の形態２に係る処理性能検証装置２について、処理性能分析の手順を説明する。実施の形態２に係る処理性能検証装置２も、図２に示す実施の形態１〜３に係る処理性能検証装置２の全体処理のフローチャートに従って、ブロック処理性能分析段階（Ｓ１０１）、モデル処理性能分析段階（Ｓ１０２）、及び、図レイアウト表示段階（Ｓ１０３）を順に実行する。
【００４４】
［２．２．１．ブロック処理性能分析段階（Ｓ１０１）の動作］
実施の形態１では、設計モデル１８に記載されているブロックが全てブロック性能対応表２４に記載されている場合を記載している。しかしながら、入力する設計モデル１８の特定ブロックが過去設計モデル２０に記載されていない未知ブロックである場合、即ち、図３における第１の条件分岐（Ｓ２０３）が偽（ＮＯ）となる場合も発生し得る。
実施の形態２では、図３における第１の条件分岐（Ｓ２０３）において偽（ＮＯ）となる場合、且つ図３における第２の条件分岐（Ｓ２０５）において真（ＹＥＳ）となる場合の、処理性能検証装置２の動作（処理）内容を記載する。即ち、実施の形態２においては、過去設計モデル２０に記載されていない未知ブロックについて、未知ブロックを構成するブロックの性能値を入力とした演算を施すことにより、当該未知ブロックの処理性能を類推する場合を説明する。
【００４５】
実施の形態２に係る処理性能検証装置２では、ブロック処理性能分析段階（Ｓ１０１）（図２参照）において、ブロック性能対応表２４の作成工程（Ｓ２０１）、ブロックの対応付け工程（Ｓ２０２）、及び、ブロック性能のボトムアップ類推工程（Ｓ２０４）が実行される（図３参照）。ブロック性能のボトムアップ類推工程（Ｓ２０４）において全てのブロックが対応済となれば（第２の条件分岐（Ｓ２０５）・ＹＥＳ）、ブロック処理性能分析段階（Ｓ１０１）が終了する（Ｓ２０８）。
【００４６】
なお、ブロック性能対応表２４の作成工程（Ｓ２０１）、ブロックの対応付け工程（Ｓ２０２）、並びに、モデル処理性能分析段階（Ｓ１０２）及び図レイアウト表示段階（Ｓ１０３）の動作は、実施の形態１に係る処理性能検証装置２と、同様である。
【００４７】
［２．２．１．１．ブロック性能のボトムアップ類推工程（Ｓ２０４）の動作］
図３に示すフローチャートの、ブロック性能のボトムアップ類推工程（Ｓ２０４）では、ブロック性能分析部１２は、設計モデル１８のデータと、過去設計モデル２０のデータと、過去シミュレーション結果２２のデータを入力として、先のブロック対応付け工程（Ｓ２０２）で出力したブロック性能分析結果２６に対して、情報を追加する。
なお、前述のように、ブロック性能分析部１２は、過去シミュレーション結果２２の内容を分析し、過去設計モデル２０を構成する各種ブロックの処理量を算出し、各種ブロック毎の処理量のデータをブロック性能対応表２４（図５参照）として出力する機能部である。
従って、ブロック性能のボトムアップ類推工程（Ｓ２０４）における、ブロック性能分析部１２は、設計モデル１８のデータと、ブロック性能対応表２４のデータを入力として、先のブロック対応付け工程（Ｓ２０２）で出力したブロック性能分析結果２６に対して、情報を追加するものである、と言い換えることができる。
【００４８】
即ち、ブロック性能分析部１２は、設計モデル１８に記載されているブロックのうちで、ブロック性能対応表２４に記載されているブロックの何れとも対応付かない未知ブロックについて、当該未知ブロックを更に構成するブロックを、まず確認する。確認した構成するブロックが、ブロック性能対応表２４（図５参照）に記載されているならば、当該未知ブロックを構成するブロックとブロック性能対応表２４に記載されているブロックとを対応付けて、当該未知ブロックを構成するブロックの処理量を取得する。取得される処理量の情報を基にして、当該未知ブロックの処理量が類推され得ることになる。処理量の類推として最も単純な方法は、構成する各ブロックの処理量の平均の総和を取ることにより、対応付かなかった当該ブロックの平均処理量を算出するものである。なお、確認した構成するブロックの構成要素の中に、猶、未知ブロックが存在している場合には、その未知ブロックの構成要素を再帰的に確認することによって、ブロック性能の類推を試みることになる。
【００４９】
例えば、設計モデル１８におけるブロックの構成が、図８に示すものであるとする。図８に示す設計モデル１８の例は、図４に示す設計モデル１８の例におけるブロックＣｏｍｐ１が、ブロックＣｏｍｐ２に置き換えられているものである。ここで、Ｃｏｍｐ２に対応するブロックがブロック性能対応表２４には記載されていない、とする。
するとブロック性能分析部１２は、Ｃｏｍｐ２を構成するブロックを確認する。ここでＣｏｍｐ２の構成（例）が、図９に示すものであるとする。Ｃｏｍｐ２の構成が図９に示すものである場合、図９における各ブロック、即ち、「Ｇａｉｎ１」（ゲインに関するもの）と「Ｓｕｂ１」（減算に関するもの）は、図５に示すブロック性能対応表２４に記載されているので、それらの処理量を参照することにより、ブロックＣｏｍｐ２の処理量が類推され得ることになる。
【００５０】
［２．２．２．モデル処理性能分析段階（Ｓ１０２）の動作］
なお、モデル処理性能分析段階（Ｓ１０２）において、モデル性能分析部１６は、実施の形態１に係る記載と同様に、ブロック性能対応表２４に格納された過去シミュレーションにおける個々の処理量を入力として、未知ブロックにおける、処理量の分布を生成することもできる。モデル性能分析部１６は、ブロック性能対応表２４に格納された過去シミュレーションにおける個々の性能値から、対象の未知ブロックを構成する各々のブロックの処理量の分布を分析する。
【００５１】
更に、得られた各々のブロックの分布と既知のブロックの分布とを、統計的に合成することにより、設計モデル全体の処理量の分布を、導出することができる。なお、実施の形態１と同様、分布の導出にあたって利用する合成手法は任意のものを選択して構わない。
【００５２】
［２．３．効果等］
本実施の形態の処理性能検証装置２は、制御部４、及び、表示部１０を備える。制御部４は、記憶媒体にデータとして記憶されている過去設計モデル２０と過去シミュレーション結果２２を用いて、過去設計モデル２０と過去シミュレーション結果２２とを対応付けて、過去設計モデル２０を構成するブロックの処理量を分析して算出しブロック性能対応表２４として記憶媒体に出力するブロック性能分析部１２と、並びに、記憶媒体にデータとして記憶されている設計モデル１８を用いて、設計モデル１８に記載されているブロックとブロック性能対応表２４に記載されているブロックとを対応付けて、ブロック性能分析結果２６として記憶媒体に出力するブロック対応付け部１４とを含む。制御部４は、ブロック性能分析結果２６の内容を、表示部１０に表示する。
ブロック性能分析部１２は、更に、設計モデル１８に記載されているブロックのうちでブロック性能対応表２４に記載されているブロックの何れとも対応付かない第１の未知ブロックについて、当該第１の未知ブロックを構成するブロックとブロック性能対応表２４に記載されているブロックとを対応付けることで当該第１の未知ブロックを構成するブロックの処理量を取得し、当該処理量を基にして、当該第１の未知ブロックの処理量を類推して、ブロック性能分析結果２６に情報を追加する。
制御部４は、更に、設計モデル１８とブロック性能分析結果２６を入力として、ブロック性能分析結果２６の内容から設計モデル１８の全体における性能を算出して、モデル性能分析結果２８として記憶媒体に出力するモデル性能分析部１６を含む。更に、制御部４は、モデル性能分析結果２８の内容を表示部１０に表示する。
【００５３】
このようにすることにより、本実施の形態の処理性能検証装置２は、過去設計モデル２０および過去シミュレーション結果２２を基にして、設計モデル１８を構成するブロックの負荷情報を分析することにより、モデル処理性能を静的に分析することができる。
【００５４】
［実施の形態３］
次に、本発明の実施の形態３に係る処理性能検証装置について説明する。実施の形態３に係る処理性能検証装置は、実施の形態１及び実施の形態２に係る処理性能検証装置と略同様のものであり、よって両者の差異を中心に説明する。
【００５５】
［３．１．処理性能検証装置の構成］
実施の形態３に係る処理性能検証装置も、図１に示す実施の形態１〜３に係る処理性能検証装置２に従う構成を有する。但し、後で説明するように、ブロック性能分析部１２は、設計モデル１８のデータやブロック性能対応表２４のデータを参照することもあり、ブロック性能分析結果２６へデータを追加出力することもある。
【００５６】
［３．２．処理性能検証装置の動作］
実施の形態３に係る処理性能検証装置２について、処理性能分析の手順を説明する。実施の形態３に係る処理性能検証装置２も、図２に示す実施の形態１〜３に係る処理性能検証装置２の全体処理のフローチャートに従って、ブロック処理性能分析段階（Ｓ１０１）、モデル処理性能分析段階（Ｓ１０２）、及び、図レイアウト表示段階（Ｓ１０３）を順に実行する。
【００５７】
［３．２．１．ブロック処理性能分析段階（Ｓ１０１）の動作］
実施の形態１では、設計モデル１８に記載されているブロックが全てブロック性能対応表２４に記載されている場合を記載している。更に、実施の形態２では、設計モデル１８に記載されているブロックが全てブロック性能対応表２４に記載されているのではないが、設計モデル１８に記載されているブロックのうちでブロック性能対応表２４に記載されているブロックの何れとも対応付かないブロックを、構成するブロックが、ブロック性能対応表２４に記載されている場合を記載している。
しかしながら、設計モデル１８に記載されているブロックが全てブロック性能対応表２４に記載されているのではなく、且つ、設計モデル１８に記載されているブロックのうちでブロック性能対応表２４に記載されているブロックの何れとも対応付かないブロックを構成するブロックも、ブロック性能対応表２４に記載されていない場合も、発生し得る。つまり、図３における第１の条件分岐（Ｓ２０３）が偽（ＮＯ）となり、第２の条件分岐（Ｓ２０５）も偽（ＮＯ）となる場合も発生し得る。即ち、設計モデル１８に記載されているブロックのうちに、ブロック性能対応表２４に記載されているブロックの何れとも対応付かない未知ブロックであって、当該未知ブロックを構成するブロックもブロック性能対応表２４に記載されているブロックの何れとも対応付かない、未知ブロックが存在する場合である。
実施の形態３では、図３における第１の条件分岐（Ｓ２０３）において偽（ＮＯ）となる場合、且つ図３における第２の条件分岐（Ｓ２０５）においても偽（ＮＯ）となる場合の、処理性能検証装置２の動作（処理）内容を記載する。
【００５８】
実施の形態３に係る処理では、設計モデル１８の或るブロックがブロック性能対応表２４に記載されておらず、且つ、当該ブロックを構成するブロックの内容に未知ブロックが存在する場合には、当該未知ブロックに結合するブロック群の連結状況から、その性能を類推する。なお、入力する設計モデル１８の特定ブロックが過去設計モデル２０に記載されていない場合、その特定ブロックの構成要素の中に、未知ブロックや既知のブロックが存在（混在）することも生じ得る。このため実施の形態３においては、過去設計モデル２０に記載されておらず、構成要素に未知ブロックや既知のブロックが存在（混在）するブロックについて、過去設計モデル２０の構成から学習することにより当該ブロックの処理性能を類推する。
【００５９】
実施の形態３に係る処理性能検証装置２では、ブロック処理性能分析段階（Ｓ１０１）（図２参照）において、ブロック性能対応表２４の作成工程（Ｓ２０１）、ブロックの対応付け工程（Ｓ２０２）、ブロック性能のボトムアップ類推工程（Ｓ２０４）、及び、ブロック性能の学習類推工程（Ｓ２０６）が実行される（図３参照）。ブロック性能の学習類推工程（Ｓ２０６）が終了するとブロック処理性能分析段階（Ｓ１０１）は終了する（Ｓ２０８）。
【００６０】
なお、ブロック性能対応表２４の作成工程（Ｓ２０１）、ブロックの対応付け工程（Ｓ２０２）、並びに、モデル処理性能分析段階（Ｓ１０２）及び図レイアウト表示段階（Ｓ１０３）の動作は、実施の形態１−２に係る処理性能検証装置２と、同様である。
【００６１】
［３．２．１．１．ブロック性能の学習類推工程（Ｓ２０６）の動作］
図３に示すフローチャートの、ブロック性能の学習類推工程（Ｓ２０６）では、ブロック性能分析部１２は、設計モデル１８のデータと、過去設計モデル２０のデータと、過去シミュレーション結果２２のデータを入力として、先のブロック対応付け工程（Ｓ２０２）、及び、ブロック性能のボトムアップ類推工程（Ｓ２０４）で出力したブロック性能分析結果２６に対して、情報を追加する。
なお、前述のように、ブロック性能分析部１２は、過去シミュレーション結果２２の内容を分析し、過去設計モデル２０を構成する各種ブロックの処理量を算出し、各種ブロック毎の処理量のデータをブロック性能対応表２４（図５参照）として出力する機能部である。
従って、ブロック性能の学習類推工程（Ｓ２０６）における、ブロック性能分析部１２は、設計モデル１８のデータと、ブロック性能対応表２４のデータを入力として、先のブロック対応付け工程（Ｓ２０２）、及び、ブロック性能のボトムアップ類推工程（Ｓ２０４）で出力したブロック性能分析結果２６に対して、情報を追加するものである、と言い換えることができる。
【００６２】
即ち、ブロック性能分析部１２は、ブロックの対応付け工程（Ｓ２０２）又はブロック性能のボトムアップ類推工程（Ｓ２０４）において、対応付けられなかったブロックについて、当該ブロックと連結する他ブロックの構造に着目して処理量を類推する。
【００６３】
ブロック性能分析部１２による、ブロック性能の学習類推工程（Ｓ２０６）における処理例は、以下のとおりである。ブロック性能分析部１２は、過去設計モデル２０における入出力間の処理フローを系列データとしてパターンマイニングを実施することにより、モデルを問わず共通で出現する処理フローを抽出する。過去設計モデル２０から抽出されたパターンについて、パターン全体の処理量を、ブロック性能対応表２４を利用して算出する。
【００６４】
設計モデル１８において処理量を算出したい未知ブロックを含む入出力間の処理フローを抽出し、上述のパターンマイニング（クラスタリング）の結果と照合して最も類似した構造のパターン（クラスタ）を選択する。当該パターン（クラスタ）の平均処理量を算出し、その値から未知ブロックの処理量を算出する。
【００６５】
例えば、設計モデル１８におけるブロックの構成が、図１０に示すものであるとする。図１０に示す設計モデル１８の例は、図４に示す設計モデル１８の例におけるブロックＣｏｍｐ１が、ブロックＣｏｍｐ３に置き換えられているものである。ここで、Ｃｏｍｐ３に対応するブロック、及びＣｏｍｐ３の構成ブロックの全てが、ブロック性能対応表２４には記載されていない、とする。
ブロック性能分析部１２は、過去設計モデル２０における入出力間の処理フローを系列データとしてパターンマイニングを実施することにより、図１１に示すパターン（パターンＡ、パターンＢ、パターンＣ）を抽出した、とする。パターンＡ〜Ｃの各々と、処理量類推の対象である処理フローとを比較し、双方に含まれる構成ブロックの割合を類似度として算出する。なおここで、「処理量類推の対象である処理フロー」は、図１０における、「加算ブロックＡｄｄ１−未知ブロックＣｏｍｐ３−減算ブロックＳｕｂ１」である。
【００６６】
パターンＡの場合、３個の構成ブロックのうち加算ブロックと減算ブロックが共通に含まれているので、２／３＝６７％が類似度となる。パターンＢの場合も、３個の構成ブロックのうち加算ブロックと減算ブロックが共通に含まれているので、２／３＝６７％が類似度となる。パターンＣの場合、３個の構成ブロックのうち何も共通に含まれていないので、０／３＝０％が類似度となる。
【００６７】
各パターンについて類似度を算出し、類似度が最も高いパターンの平均処理量を、処理量類推の対象である処理フローの平均処理量として採用する。なお、図１２に示すように、類似度が最も高いパターンが複数ある（即ち、パターンＡとパターンＢがある）場合には、個々のパターンの平均処理量の更に平均を採り、それを処理量類推の対象である処理フローの処理量として採用する。なお、類似度は表示部１０にて表示されてもよい。
【００６８】
上述のように算出した処理量類推の対象である処理フローの平均処理量から、ブロック性能対応表２４に基づいて既知のブロックの処理量を減算した値が、目的の未知ブロックの平均処理量となる。図１０及び図１２に示す処理例の場合、処理量類推の対象である処理フローの平均処理量３１．５から、加算ブロックと減算ブロックの平均処理量の和５（図５参照）を減じた結果の値２６．５が、未知ブロックの値となる。
【００６９】
なお、処理フロー等の系列データについて出現頻度に着目してパターンマイニングを実施する手法は、アルゴリズムの例の一つである。このアルゴリズム以外のアルゴリズムが用いられてもよい。ニューラルネットワーク等を利用する、教師あり機械学習のアルゴリズムが用いられてもよい。また、類似度の算出方法においても別の式が採用されてもよい。
【００７０】
また、処理量の算出対象のブロックを含む構造と、各抽出パターン（クラスタ）との類似度が低いような場合、特に、該類似度が所定の閾値を下回るような場合、入力部８からの入力により処理性能検証装置２の利用者が未知ブロックの性能値を設定してもよい。
【００７１】
［３．３．効果等］
本実施の形態の処理性能検証装置２は、制御部４、及び、表示部１０を備える。制御部４は、記憶媒体にデータとして記憶されている過去設計モデル２０と過去シミュレーション結果２２を用いて、過去設計モデル２０と過去シミュレーション結果２２とを対応付けて、過去設計モデル２０を構成するブロックの処理量を分析して算出しブロック性能対応表２４として記憶媒体に出力するブロック性能分析部１２と、並びに、記憶媒体にデータとして記憶されている設計モデル１８を用いて、設計モデル１８に記載されているブロックとブロック性能対応表２４に記載されているブロックとを対応付けて、ブロック性能分析結果２６として記憶媒体に出力するブロック対応付け部１４とを含む。制御部４は、ブロック性能分析結果２６の内容を、表示部１０に表示する。
ブロック性能分析部１２は、更に、設計モデル１８に記載されているブロックのうちで、ブロック性能対応表２４に記載されているブロックの何れとも対応付かない第２の未知ブロックであって、当該第２の未知ブロックを構成するブロックもブロック性能対応表２４に記載されているブロックの何れとも対応付かない、第２の未知ブロックについて、過去設計モデル２０における処理フローからモデル間で共通に実行される処理パターンを抽出した結果に基づいて、ブロック性能対応表２４に格納された過去シミュレーションにおける個々の処理量を入力として、当該第２の未知ブロックの処理量を類推して、ブロック性能分析結果２６に情報を追加する、
制御部４は、更に、設計モデル１８とブロック性能分析結果２６を入力として、ブロック性能分析結果２６の内容から設計モデル１８の全体における性能を算出して、モデル性能分析結果２８として記憶媒体に出力するモデル性能分析部１６を含む。更に、制御部４は、モデル性能分析結果２８の内容を表示部１０に表示する。
【００７２】
このようにすることにより、本実施の形態の処理性能検証装置２は、過去設計モデル２０および過去シミュレーション結果２２を基にして、設計モデル１８を構成するブロックの負荷情報を分析することにより、モデル処理性能を静的に分析することができる。
【００７３】
［他の実施形態］
以上のように、本出願において開示する技術の例示として、実施の形態１、２及び３を説明した。しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、省略などを行った実施形態にも適用可能である。
【００７４】
以上において、実施の形態を説明するために、添付図面および詳細な説明を提供した。したがって、添付図面および詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。
【符号の説明】
【００７５】
２・・・処理性能検証装置、４・・・制御部、６・・・記憶部、８・・・入力部、１０・・・表示部、１２・・・ブロック性能分析部、１４・・・ブロック対応付け部、１６・・・モデル性能分析部、１８・・・設計モデル、２０・・・過去設計モデル、２２・・・過去シミュレーション結果、２４・・・ブロック性能対応表、２６・・・ブロック性能分析結果、２８・・・モデル性能分析結果。
【図１】
2020160923.tif 000003
【図２】
2020160923.tif 000004
【図３】
2020160923.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2020160923.tif 000009
【図８】
2020160923.tif 000010
【図９】
2020160923.tif 000011
【図１０】
2020160923.tif 000012
【図１１】
2020160923.tif 000013
【図１２】
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