(57)【要約】【課題】酸化物半導体を用いた薄膜トランジスタにおいて、製造工程を増やすことなくＧＯＬＤ構造を有する薄膜トランジスタを形成することが可能な技術を提供することにある。【解決手段】半導体装置は、酸化物半導体を有する薄膜トランジスタを備える。前記酸化物半導体は、チャネル領域と、ドレイン領域と、ソース領域と、前記チャネル領域と前記ドレイン領域との間に、低濃度領域と、を有する。前記薄膜トランジスタは、前記チャネル領域と前記低濃度領域との上に設けられたゲート絶縁膜と、前記チャネル領域の上に位置する前記ゲート絶縁膜の上に設けられたアルミニウム酸化膜と、前記低濃度領域の上に位置する前記ゲート絶縁膜の上、および、前記アルミニウム酸化膜の上に設けられたゲート電極と、を有する。【選択図】図４
2020129635.tif 000002
【特許請求の範囲】
【請求項１】
酸化物半導体を有する薄膜トランジスタを備え、
前記酸化物半導体は、チャネル領域と、ドレイン領域と、ソース領域と、前記チャネル領域と前記ドレイン領域との間に、低濃度領域と、を有し、
前記薄膜トランジスタは、
前記チャネル領域と前記低濃度領域との上に設けられたゲート絶縁膜と、
前記チャネル領域の上に位置する前記ゲート絶縁膜の上に設けられたアルミニウム酸化膜と、
前記低濃度領域の上に位置する前記ゲート絶縁膜の上、および、前記アルミニウム酸化膜の上に設けられたゲート電極と、を有する、
半導体装置。
【請求項２】
前記チャネル領域は、前記低濃度領域、前記ドレイン領域または前記ソース領域と比較して、酸素を多く含み、
前記チャネル領域の前記酸素は、前記アルミニウム酸化膜によって、前記ゲート電極への吸引を防止される、請求項１に記載の半導体装置。
【請求項３】
前記酸化物半導体は、ＩＧＺＯである、請求項１に記載の半導体装置。
【請求項４】
前記半導体装置は、画素を含む表示領域を有する表示パネルに内蔵される半導体装置であり、
前記薄膜トランジスタは、前記画素に設けられたスイッチング素子を構成する、請求項１に記載の半導体装置。
【請求項５】
前記アルミニウム酸化膜の膜厚は、５ｎｍ〜２０ｎｍである、請求項１に記載の半導体装置。
【請求項６】
基板と、
前記基板の上に設けられ、多結晶シリコンで構成された第１薄膜トランジスタと、
前記基板の上に設けられ、酸化物半導体で構成された第２薄膜トランジスタと、を含み、
前記第２薄膜トランジスタの前記酸化物半導体は、
チャネル領域と、ドレイン領域と、ソース領域と、前記チャネル領域と前記ドレイン領域との間に、低濃度領域と、を有し、
前記第２薄膜トランジスタは、
前記チャネル領域と前記低濃度領域との上に設けられたゲート絶縁膜と、
前記チャネル領域の上に位置する前記ゲート絶縁膜の上に設けられたアルミニウム酸化膜と、
前記低濃度領域の上に位置する前記ゲート絶縁膜の上、および、前記アルミニウム酸化膜の上に設けられたゲート電極と、を有する、
半導体装置。
【請求項７】
前記チャネル領域は、前記低濃度領域、前記ドレイン領域または前記ソース領域と比較して、酸素を多く含み、
前記チャネル領域の前記酸素は、前記アルミニウム酸化膜によって、前記ゲート電極への吸引を防止される、請求項６に記載の半導体装置。
【請求項８】
前記酸化物半導体は、ＩＧＺＯである、請求項６に記載の半導体装置。
【請求項９】
前記第２薄膜トランジスタは、前記第１薄膜トランジスタよりも、上方に位置する、請求項６に記載の半導体装置。
【請求項１０】
前記半導体装置は、画素を含む表示領域と前記表示領域の外周に位置する非表示領域とを有する表示パネルに内蔵される半導体装置であり、
前記第１薄膜トランジスタは、前記非表示領域に設けられ、前記画素を制御する駆動回路を構成し、
前記第２薄膜トランジスタは、前記画素に設けられたスイッチング素子を構成する、請求項６に記載の半導体装置。
【請求項１１】
前記アルミニウム酸化膜の膜厚は、５ｎｍ〜２０ｎｍである、請求項６に記載の半導体装置。
【請求項１２】
チャネル領域と、ドレイン領域と、ソース領域と、前記チャネル領域と前記ドレイン領域との間に低濃度領域と、を含む酸化物半導体の半導体層を有する薄膜トランジスタを含む半導体装置の製造方法であって、
基板の上に、前記半導体層を選択的に形成する工程と、
前記半導体層を覆う様に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に、アルミニウム酸化膜を形成し、酸素により前記半導体層を高抵抗化する工程と、
前記半導体層の前記チャネル領域の上に位置するように、前記アルミニウム酸化膜を選択的にパターニングする工程と、
前記ゲート絶縁膜の上および選択的にパターニングされた前記アルミニウム酸化膜の上に、ゲート電極を形成し、前記半導体層の前記ドレイン領域、前記ソース領域および前記低濃度領域の前記酸素を前記ゲート電極に吸引させる工程と、
選択的にパターニングされた前記アルミニウム酸化膜の上および前記半導体層の前記低濃度領域の上に位置するように、前記ゲート電極を選択的にパターニングする工程と、
選択的にパターニングされた前記ゲート電極をマスクとしてイオンインプランテーションを行い、前記半導体層の前記ドレイン領域および前記ソース領域に導電性を付与する工程と、を含む、
半導体装置の製造方法。
【請求項１３】
選択的にパターニングされた前記ゲート電極、および、前記ゲート絶縁膜を覆う様に、絶縁膜を形成する工程と、
前記ドレイン領域と前記ソース領域が露出するように、前記絶縁膜および前記ゲート絶縁膜にコンタクトホールを形成する工程と、
前記コンタクトホールに配線を形成する工程と、を含む、請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記アルミニウム酸化膜の膜厚は、５ｎｍ〜２０ｎｍである、請求項１２に記載の半導体装置の製造方法。
【請求項１５】
前記吸引させる工程は、アニール処理する工程を含み、
前記アニール処理の温度は、３５０℃である、請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記半導体層の膜厚は、５０ｎｍであり、
前記ゲート絶縁膜の膜厚は、１００ｎｍであり、
前記ゲート電極の膜厚は、３００ｎｍである、請求項１５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、酸化物半導体を用いた薄膜トランジスタを有する表示装置等の半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
液晶表示装置では画素電極および薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）等を有する画素がマトリクス状に形成されたＴＦＴ基板と、ＴＦＴ基板に対向して対向基板が配置され、ＴＦＴ基板と対向基板の間に液晶が挟持されている構成となっている。そして液晶分子による光の透過率を画素毎に制御することによって画像を形成している。
【０００３】
酸化物半導体を用いたＴＦＴはリーク電流が小さいので、画素領域におけるスイッチングＴＦＴとして好適である。
【０００４】
画素領域におけるスイッチングＴＦＴは、リーク電流が小さいことが必要である。一方、画素領域におけるスイッチングＴＦＴは、ＯＮ電流は大きいことが要求されている。すなわち、酸化物半導体を用いたＴＦＴにおいて、チャネル領域では十分に大きな抵抗を維持し、ソース領域、ドレイン領域では抵抗が十分に小さい必要がある。
【０００５】
一方、酸化物半導体を用いたＴＦＴにおいても、ゲート長が短いＴＦＴでは、高ドレイン電界により、ドレイン劣化が生じてしまう場合がある。ドレイン劣化の対策として、ドレイン端に低濃度不純物領域を有するＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造が知られている。
【０００６】
ＬＤＤ構造を有する薄膜トランジスタに関する提案として、特開２００７−２００９３６号公報（特許文献１）がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−２００９３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ＬＤＤ構造の1つに、ゲートオーバーラップドＬＤＤ（Ｇａｔｅ Ｏｖｅｒｌａｐｐｅｄ Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ:ＧＯＬＤ）構造がある。本発明者らは、酸化物半導体を用いた薄膜トランジスタに、ＧＯＬＤ構造を採用することを検討した。その結果、製造工程を増加させることなく、ＧＯＬＤ構造を有する薄膜トランジスタを形成する技術が望まれていることに気付いた。
【０００９】
本発明の目的は、酸化物半導体を用いた薄膜トランジスタにおいて、製造工程を増やすことなくＧＯＬＤ構造を有する薄膜トランジスタを形成することが可能な技術を提供することにある。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
半導体装置は、酸化物半導体を有する薄膜トランジスタを備える。前記酸化物半導体は、チャネル領域と、ドレイン領域と、ソース領域と、前記チャネル領域と前記ドレイン領域との間に、低濃度領域と、を有する。前記薄膜トランジスタは、前記チャネル領域と前記低濃度領域との上に設けられたゲート絶縁膜と、前記チャネル領域の上に位置する前記ゲート絶縁膜の上に設けられたアルミニウム酸化膜と、前記低濃度領域の上に位置する前記ゲート絶縁膜の上、および、前記アルミニウム酸化膜の上に設けられたゲート電極と、を有する。
【００１３】
半導体装置は、基板と、前記基板の上に設けられ、多結晶シリコンで構成された第１薄膜トランジスタと、前記基板の上に設けられ、酸化物半導体で構成された第２薄膜トランジスタと、を含む。前記第２薄膜トランジスタの前記酸化物半導体は、チャネル領域と、ドレイン領域と、ソース領域と、前記チャネル領域と前記ドレイン領域との間に、低濃度領域と、を有する。前記第２薄膜トランジスタは、前記チャネル領域と前記低濃度領域との上に設けられたゲート絶縁膜と、前記チャネル領域の上に位置する前記ゲート絶縁膜の上に設けられたアルミニウム酸化膜と、前記低濃度領域の上に位置する前記ゲート絶縁膜の上、および、前記アルミニウム酸化膜の上に設けられたゲート電極と、を有する。
【００１４】
半導体装置の製造方法は、チャネル領域と、ドレイン領域と、ソース領域と、前記チャネル領域と前記ドレイン領域との間に低濃度領域と、を含む酸化物半導体の半導体層を有する薄膜トランジスタを含む半導体装置の製造方法であって、基板の上に、前記半導体層を選択的に形成する工程と、前記半導体層を覆う様に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上に、アルミニウム酸化膜を形成し、酸素により前記半導体層を高抵抗化する工程と、前記半導体層の前記チャネル領域の上に位置するように、前記アルミニウム酸化膜を選択的にパターニングする工程と、前記ゲート絶縁膜の上および選択的にパターニングされた前記アルミニウム酸化膜の上に、ゲート電極を形成し、前記半導体層の前記ドレイン領域、前記ソース領域および前記低濃度領域の前記酸素を前記ゲート電極に吸引させる工程と、選択的にパターニングされた前記アルミニウム酸化膜の上および前記半導体層の前記低濃度領域の上に位置するように、前記ゲート電極を選択的にパターニングする工程と、選択的にパターニングされた前記ゲート電極をマスクとしてイオンインプランテーションを行い、前記半導体層の前記ドレイン領域および前記ソース領域に導電性を付与する工程と、を含む。
【図面の簡単な説明】
【００１５】
【図１】実施形態に係る表示装置の外観を示す平面図である。
【図２】図１のＡ−Ａ線に沿う断面図である。
【図３】画素ＰＸの基本構成及び表示装置の等価回路を示す図である。
【図４】実施形態に係る半導体装置の構成を示す断面図である。
【図５】第１ゲート電極を形成した状態を示す断面図である。
【図６】第１ゲート絶縁膜を形成した状態を示す断面図である。
【図７】第２半導体層を形成した状態を示す断面図である。
【図８】保護用の金属層を形成した状態を示す断面図である。
【図９】第２ゲート絶縁膜を形成した状態を示す断面図である。
【図１０】アルミニウム酸化膜を形成した状態を示す断面図である。
【図１１】第２ゲート電極を形成した状態を示す断面図である。
【図１２】図１１の要部拡大図を示す断面図である。
【図１３】第２ゲート電極をパターニングした状態を示す断面図である。
【図１４】図１３に示す状態を上方から見た場合の平面図である。
【図１５】イオンインプランテーションを説明するＯＳＴＦＴ形成領域の拡大図である。
【図１６】第４絶縁膜を形成した状態を示す断面図である。
【図１７】コンタクトホールを形成した状態を示す断面図である。
【図１８】ゲート電極配線およびソースドレイン電極配線を形成した状態を示す断面図である。
【図１９】変形例の半導体装置に係り、ＡｌＯ膜を形成した状態を示す断面図である。
【図２０】ゲート電極を形成した状態を示す断面図である。
【図２１】ゲート電極をパターニングした状態を示す断面図である。
【図２２】第２絶縁膜を形成した状態を示す断面図である。
【図２３】ソースドレイン電極配線を形成した状態を示す断面図である。
【発明を実施するための形態】
【００１６】
以下に、本発明の各実施の形態について、図面を参照しつつ説明する。
【００１７】
なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【００１８】
本実施形態においては、表示装置の一例として、液晶表示装置を開示する。この液晶表示装置は、例えば、スマートフォン、タブレット端末、携帯電話端末、パーソナルコンピュータ、テレビ受像装置、車載装置、ゲーム機器等の種々の装置に用いることができる。
【００１９】
なお、本明細書及び特許請求の範囲において、図面を説明する際の「上」、「下」などの表現は、着目する構造体と他の構造体との相対的な位置関係を表現している。具体的には、側面から見た場合において、第１基板（アレイ基板）から第２基板（対向基板）に向かう方向を「上」と定義し、その逆の方向を「下」と定義する。
【００２０】
また、「内側」及び「外側」とは、２つの部位における、表示領域を基準とした相対的な位置関係を示す。すなわち、「内側」とは、一方の部位に対し相対的に表示領域に近い側を指し、「外側」とは、一方の部位に対し相対的に表示領域から遠い側を指す。ただし、ここで言う「内側」及び「外側」の定義は、液晶表示装置を折り曲げていない状態におけるものとする。
【００２１】
「表示装置」とは、表示パネルを用いて映像を表示する表示装置全般を指す。「表示パネル」とは、電気光学層を用いて映像を表示する構造体を指す。例えば、表示パネルという用語は、電気光学層を含む表示セルを指す場合もあるし、表示セルに対して他の光学部材（例えば、偏光部材、バックライト、タッチパネル等）を装着した構造体を指す場合もある。ここで、「電気光学層」には、技術的な矛盾を生じない限り、液晶層、エレクトロクロミック（ＥＣ）層などが含まれ得る。したがって、後述する実施形態について、表示パネルとして、液晶層を含む液晶パネルを例示して説明するが、上述した他の電気光学層を含む表示パネルへの適用を排除するものではない。
【００２２】
（実施形態）
（表示装置の全体構成例）
図１は、実施形態に係る表示装置の外観を示す平面図である。図２は、図１のＡ−Ａ線に沿う断面図である。
【００２３】
図１および図２において、表示装置ＤＳＰは、表示パネルＰＮＬと、フレキシブルプリント回路基板１と、ＩＣチップ２と、回路基板３と、を備えている。表示パネルＰＮＬは、液晶表示パネルであり、第１基板（ＴＦＴ基板、アレイ基板ともいう）ＳＵＢ１と、第２基板（対向基板ともいう）ＳＵＢ２と、液晶層ＬＣと、シールＳＥと、を備えている。
【００２４】
表示パネルＰＮＬは、画像を表示する表示部（表示領域）ＤＡと、表示部ＤＡの外周を囲む額縁状の非表示部（非表示領域）ＮＤＡと、を備えている。第２基板ＳＵＢ２は、第１基板ＳＵＢ１に対向している。第１基板ＳＵＢ１は、第２基板ＳＵＢ２よりも第２方向Ｙに延出した実装部ＭＡを有している。シールＳＥは、非表示部ＮＤＡに位置し、第１基板ＳＵＢ１と第２基板ＳＵＢ２とを接着するとともに、液晶層ＬＣを封止している。
【００２５】
図２を参照し、第１基板ＳＵＢ１の下には下偏光板２００が貼り付けられ、第２基板ＳＵＢ２の上側には上偏光板２０１が貼り付けられている。第１基板ＳＵＢ１、第２基板ＳＵＢ２、下偏光板２００、上偏光板２０１、液晶層ＬＣの組み合わせを表示パネルＰＮＬと呼ぶ。表示パネルＰＮＬは自身では発光しないので、背面にバックライト２０２が配置されている。
【００２６】
実装部ＭＡには、複数の外部端子が形成されている。実装部ＭＡの複数の外部端子には、フレキシブル配線基板１が接続される。フレキシブル配線基板１には、映像信号等を供給するドライバＩＣ２が搭載されている。フレキシブル配線基板１には、ドライバＩＣ２や表示装置ＤＳＰに外部から信号や電力を供給するための回路基板３が接続されている。なお、ＩＣチップ２は、実装部ＭＡに実装されてもよい。ＩＣチップ２は、画像を表示する表示モードにおいて画像表示に必要な信号を出力するディスプレイドライバＤＤを内蔵している。
【００２７】
図１に示すように、表示領域ＤＡには、複数の画素ＰＸがマトリクス状に形成され、各画素ＰＸはスイッチング素子として薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を有している。非表示領域ＮＤＡには、走査線、映像信号線等を制御および駆動するための、駆動回路が形成されている。駆動回路は、薄膜トランジスタ（ＴＦＴ）を有している。
【００２８】
画素ＰＸのスイッチング素子として用いられるＴＦＴは、リーク電流が小さいことが必要である。酸化物半導体によるＴＦＴは、リーク電流を小さくすることが出来る。以後、酸化物半導体をＯＳ（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。ＯＳには、ＩＧＺＯ（Ｉｎｄｉｕｍ  Ｇａｌｌｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｚｉｎｃ  Ｏｘｉｄｅ）、ＺｎＯＮ（Ｚｉｎｃ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ）、ＩＧＯ（Ｉｎｄｉｕｍ  Ｇａｌｌｉｕｍ  Ｏｘｉｄｅ）等がある。以後、酸化物半導体をＯＳで代表させて説明する。ＯＳはキャリアの移動度が小さいので、表示装置ＤＳＰ内に内蔵する駆動回路を、ＯＳを用いたＴＦＴで形成することは難しい場合がある。以後、ＯＳは、ＯＳを用いたＴＦＴの意味でも使用する。
【００２９】
一方、ＬＴＰＳ（Lｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｐｏｌｙ−Ｓｉ）は移動度が高いので、駆動回路を構成するＴＦＴとして適している。液晶表示装置では、多結晶シリコンまたは多結晶質シリコン（Ｐｏｌｙ−Ｓｉ）にＬＴＰＳを用いることが多いので、以下Ｐｏｌｙ-ＳｉをＬＴＰＳともいう。ＬＴＰＳで形成したＴＦＴは移動度が大きいので、駆動回路はＬＴＰＳを用いた薄膜トランジスタ（ＴＦＴ）で形成することが出来る。以後、ＬＴＰＳは、ＬＴＰＳを用いたＴＦＴの意味でも使用する。
【００３０】
つまり、画素ＰＸに使用される薄膜トランジスタ（ＴＦＴ）は、リーク電流が小さいことが必要なので、酸化物半導体（ＯＳ）を使用し、駆動回路に使用される薄膜トランジスタ（ＴＦＴ）は移動度が大きい必要があるので、ＬＴＰＳを使用することが合理的である。
【００３１】
ただし、適用製品によっては非晶質シリコン（ａ−Ｓｉ）やＯＳの移動度でも設計可能な場合があるので、本発明の構成は駆動回路にａ−ＳｉやＯＳを用いた場合にも有効である。
【００３２】
本実施形態の表示パネルＰＮＬは、第１基板ＳＵＢ１の背面側からの光を選択的に透過させることで画像を表示する透過表示機能を備えた透過型、第２基板ＳＵＢ２の前面側からの光を選択的に反射させることで画像を表示する反射表示機能を備えた反射型、あるいは、透過表示機能及び反射表示機能を備えた半透過型のいずれであってもよい。
【００３３】
また、表示パネルＰＮＬの詳細な構成について、ここでは説明を省略するが、表示パネルＰＮＬは、また、基板主面の法線に沿った縦電界を利用する表示モード、基板主面に対して斜め方向に傾斜した傾斜電界を利用する表示モード、さらには、上記の横電界、縦電界、及び、傾斜電界を適宜組み合わせて利用する表示モードに対応したいずれの構成を備えていてもよい。ここでの基板主面とは、第１方向Ｘ及び第２方向Ｙで規定されるＸ−Ｙ平面と平行な面である。
【００３４】
（表示装置の回路構成例）
図３は、画素ＰＸの基本構成及び表示装置ＤＳＰの等価回路を示す図である。複数の画素ＰＸ第１方向Ｘ及び第２方向Ｙにマトリクス状に配置されている。複数本の走査線Ｇ（Ｇ１、Ｇ２・・・）は、走査線駆動回路ＧＤに接続されている。複数本の信号線Ｓ（Ｓ１、Ｓ２・・・）は、信号線駆動回路ＳＤに接続されている。複数本の共通電極ＣＥ（ＣＥ１、ＣＥ２・・・）は、コモン電圧（Ｖｃｏｍ）の電圧供給部ＣＤに接続され、複数の画素ＰＸに亘って配置されている。１つの画素ＰＸは、１本の走査線と、１本の信号線と、１本の共通電極ＣＥと、に接続されている。なお、走査線Ｇ及び信号線Ｓは、必ずしも直線的に延出していなくてもよく、それらの一部が屈曲していてもよい。例えば、信号線Ｓは、その一部が屈曲していたとしても、第２方向Ｙに延出しているものとする。走査線駆動回路ＧＤ、信号線駆動回路ＳＤ、および、電圧供給部ＣＤは、薄膜トランジスタ（ＴＦＴ）によって構成される。
【００３５】
各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥ、液晶層ＬＣ等を備えている。スイッチング素子ＳＷは、例えば薄膜トランジスタ（ＴＦＴ）によって構成され、走査線Ｇ及び信号線Ｓと電気的に接続されている。走査線Ｇは、第１方向Ｘに並んだ画素ＰＸの各々におけるスイッチング素子ＳＷと接続されている。信号線Ｓは、第２方向Ｙに並んだ画素ＰＸの各々におけるスイッチング素子ＳＷと接続されている。画素電極ＰＥは、スイッチング素子ＳＷと電気的に接続されている。画素電極ＰＥの各々は、共通電極ＣＥと対向し、画素電極ＰＥと共通電極ＣＥとの間に生じる電界によって液晶層ＬＣを駆動している。保持容量ＣＳは、例えば、共通電極ＣＥと同電位の電極、及び、画素電極ＰＥと同電位の電極の間に形成される。
【００３６】
（薄膜トランジスタの構成例）
図４は、実施形態に係る半導体装置の構成を示す断面図である。図４に示す半導体装置１０は、複数の薄膜トランジスタＴＦＴ１、ＴＦＴ２を備えた第１基板である。図４において、左側の薄膜トランジスタ（第１薄膜トランジスタ）ＴＦＴ１はＬＴＰＳを用いた薄膜トランジスタ（ＬＴＰＴＦＴともいう）であり、右側の薄膜トランジスタ（第２薄膜トランジスタ）ＴＦＴ２は酸化物半導体（ＯＳ）を用いた薄膜トランジスタ（ＯＳＴＦＴともいう）である。半導体装置１０は、表示パネルに内蔵される半導体装置である。薄膜トランジスタＴＦＴ２は、ゲートオーバーラップドＬＤＤ（Ｇａｔｅ Ｏｖｅｒｌａｐｐｅｄ Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ:ＧＯＬＤ）構造を有している。
【００３７】
半導体装置１０は、基板１００、下地膜１０１、第１半導体層１０２、第１ゲート絶縁膜１０４、第１ゲート電極１０５、遮光層１０６、第１絶縁膜１０７、第２絶縁膜１０８、第２半導体層１０９、第２ゲート絶縁膜１１２、アルミニウム酸化膜（ＡｌＯ膜）１１３、第２ゲート電極１１６、第３絶縁膜１１７、第４絶縁膜１１８等を備えている。ＡｌＯ膜１１３は、後述されるように、酸化物半導体のチャネル領域を高抵抗化するために利用される。
【００３８】
図４において、ガラスあるいは樹脂で形成された基板１００の上に下地膜１０１が形成されている。下地膜１０１は、ガラス等からの不純物をブロックするもので、通常は、ＣＶＤによるシリコン酸化物ＳｉＯあるいはシリコン窒化物ＳｉＮ等で形成されている。なお、本明細書におけるＡＢ(例：ＳｉＯ)等の表記はそれぞれＡ及びＢを構成元素とする化合物であることを示すものであって、Ａ，Ｂがそれぞれ等しい組成比であることを意味するのではない。
【００３９】
下地膜１０１の上には、ＬＴＰＳＴＦＴのための第１半導体層１０２が形成されている。第１半導体層１０２は、ＬＴＰＳで形成されている。第１半導体層１０２を覆って第１ゲート絶縁膜１０４が形成されている。第１半導体層１０２は、たとえば、非晶質シリコン（ａ−Ｓｉ）を形成した後、脱水素のためのアニールを行い、その後エキシマレーザを照射してａ−Ｓｉを多結晶質シリコン（Ｐｏｌｙ−Ｓｉ）に変換し、その後、Ｐｏｌｙ−Ｓｉをパターニングして形成することが可能である。第１ゲート絶縁膜１０４はＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ）を原料とするＳｉＯによって形成することが出来る。
【００４０】
第１ゲート絶縁膜１０４の上に第１ゲート電極１０５、および遮光層１０６が形成される。第１ゲート電極１０５および遮光層１０６は、Ｔｉ−Ａｌ合金−Ｔｉ等の積層膜あるいは、ＭｏＷ合金等で形成される。遮光層１０６は、ＯＳＴＦＴのチャネル領域１０９１へバックライト２０２からの光が照射されないように遮光するためのものである。
【００４１】
第１ゲート電極１０５、遮光層１０６および第１ゲート絶縁膜１０４を覆って第１絶縁膜１０７が形成される。第１絶縁膜１０７はＣＶＤによるＳｉＮで形成される。第１絶縁膜１０７の上には、第２絶縁膜１０８が形成される。第２絶縁膜１０８はＣＶＤによるＳｉＯで形成される。
【００４２】
第２絶縁膜１０８の上には、ＯＳＴＦＴのための第２半導体層１０９が形成されている。第２半導体層１０９は、ＯＳで形成されている。第２半導体層１０９は、チャネル領域１０９１、ドレイン領域またはソース領域１０９２、ソース領域またはドレイン領域１０９３、低濃度領域１０９４、１０９５、を含む（なお、以下では、ドレイン領域またはソース領域１０９２をドレイン領域として、ソース領域またはドレイン領域１０９３をソース領域として、説明する）。ドレイン領域１０９２、ソース領域１０９３は、低濃度領域１０９４、１０９５と比較して、高濃度にされている。チャネル領域１０９１は、低濃度領域１０９４、１０９５の間に設けられる。低濃度領域１０９４は、チャネル領域１０９１とドレイン領域１０９２の間に設けられる。低濃度領域１０９５は、チャネル領域１０９１とソース領域１０９３との間に設けられる。したがって、薄膜トランジスタＴＦＴ２は、薄膜トランジスタＴＦＴ１よりも、基板１００から見た場合に、上方に位置する。
【００４３】
第２半導体層１０９の一端の端部および他端の端部には、保護用の金属層１１１が設けられる。すなわち、金属層１１１は、低濃度領域１０９４に接していないドレイン領域１０９２の端部、および、低濃度領域１０９５に接していないソース領域１０９３の端部に接続される。金属層１１１は、たとえば、チタン（Ｔｉ）で形成される。
【００４４】
第２絶縁膜１０８、第２半導体層１０９および金属層１１１を覆って第２ゲート絶縁膜１１２が形成される。第２ゲート絶縁膜１１２は、ＳｉＨ４（シラン）とＮ２Ｏ（亜酸化窒素）を用いたＣＶＤによるＳｉＯによって形成することが出来る。
【００４５】
チャネル領域１０９１の上に対応する第２ゲート絶縁膜１１２の上には、アルミニウム酸化膜（以後ＡｌＯで代表させる）１１３が形成されている。ＡｌＯ膜１１３の上部および左側および右側には、ＡｌＯ膜１１３を覆う様に、第２ゲート電極１１６が形成される。したがって、ＡｌＯ膜１１３は、第２ゲート電極１１６の下側に選択的に設けられている。また、ＡｌＯ膜１１３および第２ゲート電極１１６は、半導体装置１０の全体を平面視で見た場合、アイランド状に設けられている。第２ゲート電極１１６は、例えば、Ｔｉ−Ａｌ合金−Ｔｉ等の積層膜あるいは、Ｍｏ、ＭｏＷ合金等で形成される。低濃度領域１０９４、１０９５の上側には、ＡｌＯ膜１１３の左側および右側に設けられた第２ゲート電極１１６が位置している。つまり、ＯＳＴＦＴは、ＧＯＬＤ構造とされている。
【００４６】
第２ゲート絶縁膜１１２、第２ゲート電極１１６を覆って、第３絶縁膜１１７が形成される。第３絶縁膜１１７はＳｉＮで形成される。第３絶縁膜１１７の上には、第４絶縁膜１１８が形成される。第４絶縁膜１１８はＳｉＯで形成される。
【００４７】
その後、ＬＴＰＳＴＦＴにゲート電極配線１１９１およびソースドレイン電極配線１１９２を形成すためのコンタクトホール１２０、及び、ＯＳＴＦＴにゲート電極配線１２１１およびソースドレイン電極配線１２１２を形成するためのコンタクトホール１２２を形成する。コンタクトホール１２０、１２２は、例えば、ＣＦ系（例えばＣＦ４）、あるいは、ＣＨＦ系（例えばＣＨＦ３）のガスを用いたドライエッチングで形成される。ＬＴＰＳＴＦＴ側では、５層の絶縁膜および６層の絶縁膜にコンタクトホール１２０を形成し、ＯＳＴＦＴ側では２層の絶縁膜および３層の絶縁膜にコンタクトホール１２２を形成する。その後、コンタクトホール１２０、１２２をＨＦ系の洗浄液によって洗浄し、洗浄後、ゲート電極配線１１９１、ソースドレイン電極配線１１９２、ゲート電極配線１２１１およびソースドレイン電極配線１２１２を形成する。なお、本明細書では、ソースドレイン電極配線（１１９２、１２１２）は、ソース電極配線とドレイン電極配線とを合わせて、ソースドレイン電極配線（１１９２、１２１２）としている。ゲート電極配線１１９１，１２１１、およびソースドレイン電極配線１１９２、１２１２は、例えば、Ｔｉ、Ａｌ合金、Ｔｉ等の積層膜で形成することができる。
【００４８】
図４に示すように、ＬＴＰＳＴＦＴ側では、５層の絶縁膜（１１８、１１７、１１２、１０８、１０７）および６層の絶縁膜（１１８、１１７、１１２、１０８、１０７，１０４）に対してコンタクトホール１２０を形成するのに対し、ＯＳＴＦＴ側では、２層の絶縁膜（１１８、１１７）および３層の絶縁膜（１１８、１１７、１１２）に対してコンタクトホール１２２を形成する。したがって、コンタクトホールを形成するためのエッチング条件は、ＬＴＰＳＴＦＴ側に合わせる必要がある。つまり、ＯＳＴＦＴ側はより長くエッチングガスおよび洗浄液に晒されるが、保護用の金属層１１１を設けることで、第２半導体層１０９の消失を防止し、ＯＳＴＦＴを安定して形成することが出来る。
【００４９】
このように、第２半導体層１０９のチャネル領域１０９１にはＡｌＯ膜１１３が設けられているので、十分な酸素により、高抵抗化されている。ＡｌＯ膜１１３の左側および右側に設けられた第２ゲート電極１１６の下側は、低濃度領域１０９４、１０９５が位置している。したがって、ＯＳＴＦＴのゲート長が短い場合でも、高ドレイン電界によるドレイン劣化を防止することができる。
【００５０】
（薄膜トランジスタの製造方法）
図５から図１６を用いて、図４で説明された半導体装置１０を実現する各製造工程を説明する。
【００５１】
図５は、絶縁性の基板１００上に下地膜１０１を形成して、その上に第１半導体層１０２を形成し、これを覆って第１ゲート絶縁膜１０４を形成し、その上に第１ゲート電極１０５および遮光層１０６を形成した状態を示す断面図である。第１ゲート電極１０５を形成した後、第１ゲート電極１０５をマスクにして、第１半導体層１０２に、Ｂ（ボロン）あるいはＰ（リン）をイオンインプランテーションでドープする。これにより、第１半導体層１０２に対し第１ゲート電極１０５で覆われた以外の部分に、Ｐ型あるいはＮ型の導電性を付与し、半導体層１０２にドレイン領域およびソース領域を形成する。
【００５２】
図６は、第１ゲート電極１０５、遮光層１０６および第１ゲート絶縁膜１０４を覆って、第１絶縁膜１０７を形成した状態を示す断面図である。第１絶縁膜１０７は、ＣＶＤによるＳｉＮで形成される。
【００５３】
図７は、第１絶縁膜１０７の上に、第２絶縁膜１０８を形成し、第２絶縁膜１０８の上に第２半導体層１０９を選択的に形成した状態を示す断面図である。第２絶縁膜１０８は、ＣＶＤによるＳｉＯで形成される。第２半導体層１０９は、ＯＳで形成されている。第２半導体層１０９の膜厚は、たとえば、５０ｎｍ程度である。
【００５４】
図８は、第２半導体層１０９の両端に保護用の金属層１１１を選択的に形成した状態を示す断面図である。金属層１１１は、たとえば、Ｔｉで形成される。金属層１１１は、図４で説明されたように、コンタクトホール（１２０，１２２）形成時のエッチングガスおよび洗浄液による第２半導体層１０９の消失を防止するための保護膜である。
【００５５】
図９は、第２絶縁膜１０８、第２半導体層１０９および金属層１１１を覆って第２ゲート絶縁膜１１２を形成した状態を示す断面図である。第２ゲート絶縁膜１１２は、ＳｉＨ４（シラン）とＮ２Ｏ（亜酸化窒素）を用いたＣＶＤによるＳｉＯによって形成することが出来る。第２ゲート絶縁膜１１２の膜厚は、たとえば、１００ｎｍ程度である。
【００５６】
図１０は、第２ゲート絶縁膜１１２の上に、ＡｌＯ膜１１３を形成した状態を示す断面図である。ＡｌＯ膜１１３は、反応性スパッタリングによって形成する。ＡｌＯ膜１１３の膜厚は、たとえば、５ｎｍ〜２０ｎｍ程度である。反応性スパッタリングで形成されたＡｌＯ膜１１３は、大量の酸素（Ｏ２）を含んでいる。この酸素（Ｏ２）は第２ゲート絶縁膜１１２に打ち込まれることになる。ＡｌＯ膜１１３を形成した後、アニール処理を行う。このアニール処理により、第２半導体層１０９は第２ゲート絶縁膜１１２に打ち込まれた酸素により酸化され、第２半導体層１０９は高抵抗化される。
【００５７】
図１１は、第２ゲート絶縁膜１１２およびＡｌＯ膜１１３の上に、第２ゲート電極１１６を形成した状態を示す断面図である。図１２は、図１１のＯＳＴＦＴ形成領域の拡大図である。図１１を参照し、まず、ＡｌＯ膜１１３は、第２半導体層１０９の領域（ＯＳＴＦＴのチャネル領域１０９１とされる領域）の上側に位置するように、選択的にパターニングされる。次に、第２ゲート絶縁膜１１２および選択的にパターニングされたＡｌＯ膜１１３の上に、第２ゲート電極１１６が形成される。第２ゲート電極１１６は、例えば、Ｔｉ−Ａｌ合金−Ｔｉ等の積層膜あるいは、Ｔｉ、Ａｌ、Ｍｏ、ＭｏＷ合金等で形成される。第２ゲート電極１１６の膜厚は、たとえば、３００ｎｍ程度である。第２ゲート電極１１６の形成時おいて、アニール処理が行われる。アニール処理の温度は、たとえば、３５０度（℃）程度である。
【００５８】
図１２に示す様に、このアニール処理において、第２ゲート電極１１６は、第２半導体層１０９および第２ゲート絶縁膜１１２に打ち込まれた酸素（Ｏ）を吸引するため、ＡｌＯ膜１１３の下に位置する第２半導体層１０９の領域（ＯＳＴＦＴのチャネル領域１０９１とされる領域）を除く、第２半導体層１０９の領域は高抵抗化な状態から低抵抗化（Ｎ−化）な状態へ変化する。一方、ＡｌＯ膜１１３は、その膜厚が５ｎｍ以上で、酸素の吸引を防止する防止層の役割を果たすことができる。したがって、ＡｌＯ膜１１３の下に位置する第２半導体層１０９の領域（チャネル領域１０９１）では、ＡｌＯ膜１１３が酸素の吸引を防止する防止層の役割を果たすため、第２半導体層１０９の領域（チャネル領域１０９１）の高抵抗化された状態は維持される。なお、アニール処理の温度を制御することで、第２半導体層１０９の領域の低抵抗化（Ｎ−化）の度合い（抵抗値）を調整できる。
【００５９】
図１３は、第２ゲート電極１１６を選択的にパターニングした状態を示す断面図である。図１４は、図１３に示す状態を上方から見た場合の平面図である。図１５は、イオンインプランテーションを説明するＯＳＴＦＴ形成領域の拡大図である。
【００６０】
図１３に示すように、第２ゲート電極１１６は、ＡｌＯ膜１１３を覆う様に選択的にパターニングされる。第２ゲート電極１１６は、第２半導体層１０９のチャネル領域（１０９１）およびチャネル領域（１０９１）の左右の領域（低濃度領域１０９４，１０９５とされる領域）の上側を覆う様に、選択的にパターニングされる。したがって、半導体装置１０を全体的に平面視で見た場合、ＡｌＯ膜１１３および第２ゲート電極１１６は、アイランド状に設けられていることになる。図１４において、ＡｌＯ膜１１３は、太い点線で示す様に、第２半導体層１０９の上側を覆う様に、選択的に設けることができる。あるいは、ＡｌＯ膜１１３は、一点鎖線１１３＿１で示す様に、第２ゲート電極１１６の下側に、第２ゲート電極１１６に沿って延在する様に、選択的に設けてもよい。
【００６１】
第２ゲート電極１１６の選択的なパターニングの後、図１５に示すように、第２ゲート電極１１６をマスクとして、イオンインプランテーションＩ／Ｉを行い、ゲート電極１１６で覆われた部分以外の第２半導体層１０９の領域（ドレイン領域１０９２およびソース領域１０９３とされる領域）に導電性を付与する。イオンインプランテーションＩ／Ｉのイオンには、Ｂ（ボロン）、Ｐ（リン）、Ａｒ（アルゴン）等が使用される。イオンインプランテーションＩ／Ｉによって、第２半導体層１０９に導電性のドレイン領域１０９２とソース領域１０９３が形成される。その後、水素雰囲気下で、活性化処理が行われ、ドレイン領域１０９２およびソース領域１０９３が低抵抗化される。したがって、特性の安定した、酸化物半導体（ＯＳ）を用いた薄膜トランジスタを実現することが出来る。
【００６２】
図１５を参照し、ドレイン領域１０９２とチャネル領域１０９１との間には、低濃度領域１０９４が設けられる。また、ソース領域１０９３とチャネル領域１０９１との間には、低濃度領域１０９５が設けられる。ドレイン領域１０９２、ソース領域１０９３は、低濃度領域１０９４、１０９５と比較して、高濃度にされており、低抵抗化されている。低濃度領域１０９４、１０９５の上側には、ＡｌＯ膜１１３の左側および右側に設けられた第２ゲート電極１１６が位置している。つまり、ＯＳＴＦＴは、ＧＯＬＤ構造とされている。したがって、ＯＳＴＦＴのゲート長が短い場合でも、高ドレイン電界によるドレイン劣化を防止することができる。
【００６３】
低濃度領域１０９４、１０９５の幅Ｌ１、Ｌ２は、ＡｌＯ膜１１３の幅と、ＡｌＯ膜１１３の左側および右側に設けられた第２ゲート電極１１６の幅との加工寸法を調整することで、容易に制御することができる。また、図１２で説明した様に、低濃度領域１０９４、１０９５の抵抗値は、第２ゲート電極１１６の形成時おいて行われるアニール処理の温度を制御することにより、容易に制御することができる。
【００６４】
図１６は、第２ゲート絶縁膜１１２および第２ゲート電極１１６を覆って第３絶縁膜１１７を形成し、第３絶縁膜１１７の上に第４絶縁膜１１８を形成した状態を示す断面図である。第３絶縁膜１１７はＣＶＤによるＳｉＮで形成される。第４絶縁膜１１８はＣＶＤによるＳｉＯで形成される。
【００６５】
図１７は、コンタクトホール１２０、１２２を形成した状態を示す断面図である。コンタクトホール１２０、１２２は、例えば、ＣＦ系（例えばＣＦ４）、あるいは、ＣＨＦ系（例えばＣＨＦ３）のガスを用いたドライエッチングで形成される。コンタクトホール１２０、１２２は、同時に形成することができる。ＬＴＰＳＴＦＴ側では、半導体層１０２のドレイン領域およびソース領域の上が露出するように、６層の絶縁膜（１１８、１１７、１１２、１０８、１０７、１０４）にコンタクトホール１２０を形成する。ＯＳＴＦＴ側では、金属層１１１が露出するように、３層の絶縁膜（１１８、１１７、１１２）にコンタクトホール１２２を形成する。その後、コンタクトホール１２０、１２２をＨＦ系の洗浄液によって洗浄する。
【００６６】
図１８は、コンタクトホール１２０、１２２に、ソースドレイン電極配線１１９２、１２１２を形成した状態を示す断面図である。コンタクトホール１２０、１２２の洗浄後、コンタクトホール１２０、１２２に、ソースドレイン電極配線１１９２、１２１２を形成する。すなわち、ＬＴＰＳＴＦＴ側では、コンタクトホール１２０に、ソースドレイン電極配線１１９２が形成される。ＯＳＴＦＴ側では、コンタクトホール１２２に、ソースドレイン電極配線１２１２が形成される。
【００６７】
なお、図１７および図１８には、図４に示されるゲート電極配線１１９１、１２１１が示されないが、図４において説明されたように、ゲート電極配線１１９１、１２１１を形成してもよい。この場合、ＬＴＰＳＴＦＴ側では、第１ゲート電極１０５が露出するように、５層の絶縁膜（１１８、１１７、１１２、１０８、１０７）にコンタクトホール１２０を形成し、コンタクトホール１２０にゲート電極配線１１９１を形成する。また、ＯＳＴＦＴ側では、第２ゲート電極１１６が露出するように、２層の絶縁膜（１１８、１１７）にコンタクトホール１２２を形成し、コンタクトホール１２２にゲート電極配線１２１１を形成する。これにより、図４に示す半導体装置１０の断面図と同様な構成を形成することができる。
【００６８】
実施態様によれば、以下の１または複数の効果を得ることができる。
【００６９】
１）アニール処理において、第２ゲート電極１１６の酸素の吸引を利用して、低濃度領域１０９４，１０９５を形成するので、イオンインプランテーションＩ／Ｉの回数を増加させることなく、ＧＯＬＤ構造を有するＯＳＴＦＴを形成できる。
２）低濃度領域１０９４、１０９５の幅Ｌ１、Ｌ２は、ＡｌＯ膜１１３の幅と、ＡｌＯ膜１１３の左側および右側に設けられた第２ゲート電極１１６の幅との加工寸法を調整することで、容易に制御することができる。
３）低濃度領域１０９４、１０９５の抵抗値は、第２ゲート電極１１６の形成時おいて行われるアニール処理の温度を制御することにより、容易に制御することができる。
４）ＯＳＴＦＴがＧＯＬＤ構造を有するので、ＯＳＴＦＴのゲート長が短い場合でも、高ドレイン電界によるドレイン劣化を防止することができる。
【００７０】
（変形例）
上記実施態様では、ＬＴＰＳＴＦＴとＯＳＴＦＴとを有する表示装置等の半導体装置１０について説明した。以下の変形例では、ＯＳＴＦＴのみを有する表示装置等の半導体装置１０ａについて説明する。この場合、図４に示されるＯＳＴＦＴの構成において、ドレイン領域１０９２およびソース領域１０９３に接続された保護用の金属層１１１が削除可能である。したがって、金属層１１１の成膜およびパターニング工程、および、コンタクトホールの洗浄工程が削除できるので、製造工程を短縮化することができる。
【００７１】
図１９〜図２３は、変形例に係る半導体装置１０ａの製造工程を示す断面図である。図２３に示すように、半導体装置１０ａは、酸化物半導体（ＯＳ）を用いた薄膜トランジスタＴＦＴ２（ＯＳＴＦＴ）を備えた第１基板である。半導体装置１０ａは、図１の表示パネルＰＮＬに内蔵される半導体装置である。以下、図１９〜図２３を用いて、変形例に係る半導体装置１０ａの製造工程を説明する。
【００７２】
図１９は、絶縁性の基板１００の上に下地膜１０１が形成され、下地膜１０１の上に、半導体層１０９ａを形成し、下地膜１０１および半導体層１０９ａを覆ってゲート絶縁膜３０１を形成し、ゲート絶縁膜３０１の上にＡｌＯ膜３０３を形成した状態を示す断面図である。
【００７３】
基板１００は、ガラスあるいは樹脂で形成されている。下地膜１０１は、ＣＶＤによるシリコン酸化物ＳｉＯあるいはシリコン窒化物ＳｉＮ等で形成されている。半導体層１０９ａは、ＯＳで形成されている。ゲート絶縁膜３０１は、ＳｉＨ４（シラン）とＮ２Ｏ（亜酸化窒素）を用いたＣＶＤによるＳｉＯによって形成することが出来る。半導体層１０９ａの膜厚は、たとえば、５０ｎｍ程度である。ゲート絶縁膜３０１の膜厚は、たとえば、１００ｎｍ程度である。ＡｌＯ膜３０３の膜厚は、たとえば、５ｎｍ〜２０ｎｍ程度である。
【００７４】
実施態様で説明されたと同様に、ＡｌＯ膜３０３は、反応性スパッタリングによって形成する。反応性スパッタリングで形成されたＡｌＯ膜３０３は、大量の酸素（Ｏ２）を含んでいる。この酸素（Ｏ２）はゲート絶縁膜３０１に打ち込まれることになる。ＡｌＯ膜３０３を形成した後、アニール処理を行う。このアニール処理により、半導体層１０９ａはゲート絶縁膜３０１に打ち込まれた酸素により酸化され、半導体層１０９ａは高抵抗化される。
【００７５】
図２０は、ゲート絶縁膜３０１および選択的にパターニングされたＡｌＯ膜３０３の上に、ゲート電極３０４を形成した状態を示す断面図である。図２０を参照し、まず、ＡｌＯ膜３０３は、半導体層１０９ａの領域（ＯＳＴＦＴのチャネル領域１０９１とされる領域）の上側に位置するように、選択的にパターニングされる。次に、ゲート絶縁膜３０１および選択的にパターニングされたＡｌＯ膜３０３の上に、ゲート電極１３０４形成される。ゲート電極３０４は、例えば、Ｔｉ−Ａｌ合金−Ｔｉ等の積層膜あるいは、Ｔｉ、Ａｌ、Ｍｏ、ＭｏＷ合金等で形成される。ゲート電極３０４の膜厚は、たとえば、３００ｎｍ程度である。ゲート電極３０４の形成時おいて、アニール処理が行われる。アニール処理の温度は、たとえば、３５０度（℃）程度である。
【００７６】
図１２で説明したと同様に、ゲート電極３０４の形成時のアニール処理において、ゲート電極３０４は、半導体層１０９ａおよびゲート絶縁膜３０１に打ち込まれた酸素（Ｏ）を吸引するため、ＡｌＯ膜３０３の下に位置する半導体層１０９ａの領域（ＯＳＴＦＴのチャネル領域１０９１とされる領域）を除く、半導体層１０９ａの領域は高抵抗化な状態から低抵抗化（Ｎ−化）な状態へ変化する。一方、ＡｌＯ膜３０３の膜厚が５ｎｍ以上で、酸素の吸引を防止する防止層の役割を果たすことができる。したがって、ＡｌＯ膜３０３の下に位置する半導体層１０９ａの領域（チャネル領域１０９１）では、ＡｌＯ膜３０３が酸素の吸引を防止する防止層の役割を果たすため、半導体層１０９ａの領域（チャネル領域１０９１）の高抵抗化された状態は維持される。なお、アニール処理の温度を制御することで、半導体層１０９ａの領域の低抵抗化（Ｎ−化）の度合い（抵抗値）を調整できる。
【００７７】
図２１は、ゲート電極３０４を選択的にパターニングした状態を示す断面図である。図２１に示す様に、ゲート電極３０４は、ＡｌＯ膜３０３を覆う様に選択的にパターニングされる。ゲート電極３０４は、半導体層１０９ａのチャネル領域（１０９１）およびチャネル領域（１０９１）の左右の領域（低濃度領域１０９４，１０９５とされる領域）の上側を覆う様に、選択的にパターニングされる。半導体装置１０ａを全体的に平面視で見た場合、ＡｌＯ膜３０３およびゲート電極３０４は、アイランド状に設けられていることになる。
【００７８】
図２１において、ゲート電極３０４をマスクとして、イオンインプランテーションＩ／Ｉを行い、ゲート電極３０４で覆われた部分以外の半導体層１０９ａ領域（ドレイン領域１０９２およびソース領域１０９３とされる領域）に導電性を付与する。イオンインプランテーションＩ／Ｉのイオンには、Ｂ（ボロン）、Ｐ（リン）、Ａｒ（アルゴン）等が使用される。イオンインプランテーションＩ／Ｉによって、半導体層１０９ａに導電性のドレイン領域１０９２とソース領域１０９３が形成される。その後、水素雰囲気下で、活性化処理が行われ、ドレイン領域１０９２およびソース領域１０９３が低抵抗化（Ｎ＋）される。したがって、特性の安定した、酸化物半導体（ＯＳ）を用いた薄膜トランジスタを実現することが出来る。
【００７９】
図２１を参照し、ドレイン領域１０９２とチャネル領域１０９１との間には、低濃度領域１０９４が設けられる。また、ソース領域１０９３とチャネル領域１０９１との間には、低濃度領域１０９５が設けられる。ドレイン領域１０９２、ソース領域１０９３は、低濃度領域１０９４、１０９５と比較して、高濃度にされており、低抵抗化されている。低濃度領域１０９４、１０９５の上側には、ＡｌＯ膜３０３の左側および右側に設けられたゲート電極３０４が位置している。つまり、ＯＳＴＦＴは、ＧＯＬＤ構造とされている。したがって、ＯＳＴＦＴのゲート長が短い場合でも、高ドレイン電界によるドレイン劣化を防止することができる。
【００８０】
図１５で説明したと同様に、低濃度領域１０９４、１０９５の幅は、ＡｌＯ膜３０３の幅と、ＡｌＯ膜３０３の左側および右側に設けられたゲート電極３０４の幅との加工寸法を調整することで、容易に制御することができる。また、図１２で説明したと同様に、低濃度領域１０９４、１０９５の抵抗値は、ゲート電極３０４の形成時おいて行われるアニール処理の温度を制御することにより、容易に制御することができる。
【００８１】
図２２は、ゲート絶縁膜３０１、および、選択的にパターニングされたＡｌＯ膜３０３およびゲート電極３０４を覆って第１絶縁膜３０５を形成し、第１絶縁膜３０５の上に第２絶縁膜３０６を形成した状態を示す断面図である。第１絶縁膜３０５はＣＶＤによるＳｉＮで形成される。第２絶縁膜３０６はＣＶＤによるＳｉＯで形成される。
【００８２】
図２３は、コンタクトホール３０７にソースドレイン電極配線３０８を形成した状態を示す断面図である。コンタクトホール３０７は、例えば、ＣＦ系（例えばＣＦ４）、あるいは、ＣＨＦ系（例えばＣＨＦ３）のガスを用いたドライエッチングで形成される。コンタクトホール３０７は、ドレイン領域１０９２とソース領域１０９３が露出するように、３層の絶縁膜（３０６、３０５、３０１）に形成する。そして、コンタクトホール３０７に、ソースドレイン電極配線３０８を形成する。以上により、酸化物半導体（ＯＳ）を用いた薄膜トランジスタＴＦＴ２（ＯＳＴＦＴ）を備えた半導体装置１０ａが形成される。
【００８３】
以上のように、ＧＯＬＤ構造を有するＯＳＴＦＴを構成することにより、製造工程の短縮化を行うことができる。
【００８４】
変形例によれば、以下の１または複数の効果を得ることができる。
【００８５】
１）アニール処理において、ゲート電極３０４の酸素の吸引を利用して、低濃度領域１０９４，１０９５を形成するので、イオンインプランテーションＩ／Ｉの回数を増加させることなく、ＧＯＬＤ構造を有するＯＳＴＦＴを形成できる。
２）低濃度領域１０９４、１０９５の幅は、ＡｌＯ膜３０３の幅と、ＡｌＯ膜３０３の左側および右側に設けられたゲート電極３０４の幅との加工寸法を調整することで、容易に制御することができる。
３）低濃度領域１０９４、１０９５の抵抗値は、ゲート電極３０４の形成時おいて行われるアニール処理の温度を制御することにより、容易に制御することができる。
４）ＯＳＴＦＴがＧＯＬＤ構造を有するので、ＯＳＴＦＴのゲート長が短い場合でも、高ドレイン電界によるドレイン劣化を防止することができる。
【００８６】
本発明の実施の形態として上述した表示装置を基にして、当業者が適宜設計変更して実施し得る全ての表示装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【００８７】
本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、上述の各実施形態に対して、当業者が適宜、構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
【００８８】
また、本実施形態において述べた態様によりもたらされる他の作用効果について本明細書記載から明らかなもの、又は当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。
【００８９】
上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
【符号の説明】
【００９０】
ＤＳＰ：表示装置ＤＳＰ、  ＰＮＬ：表示パネル、  ＤＡ：表示領域、  ＮＤＡ：非表示領域、  ＳＵＢ１：第１基板（アレイ基板）、  ＳＵＢ２：第２基板（対向基板）、  ＳＥ：シール、  ＬＣ：液晶層、  ＭＡ：実装部、  ＰＸ：画素、  ＴＦＴ１：薄膜トランジスタ（ＬＴＰＴＦＴ）、  ＴＦＴ２：薄膜トランジスタ（ＯＳＴＦＴ）、  １：フレキシブルプリント回路基板、  ２：ＩＣチップ、  ３：回路基板、  １０：半導体装置、  １００：基板、  １０１：下地膜、  １０２：第１半導体層、  １０４：第１ゲート絶縁膜、  １０５：第１ゲート電極、  １０６：遮光層、  １０７：第１絶縁膜、  １０８：第２絶縁膜、  １０９：第２半導体層、  １１１：金属層、  １１２：第２ゲート絶縁膜、  １１３：ＡｌＯ膜、  １１６：第２ゲート電極、  １１７：第３絶縁膜、  １１８：第４絶縁膜、  １０９１：チャネル領域、  １０９２：ドレイン領域、  １０９３：ソース領域、  １０９４、１０９５：低濃度領域、  １０９ａ：半導体層、  ３０１：ゲート絶縁膜、  ３０３：ＡｌＯ膜、  ３０４：ゲート電極、３０５：第１絶縁膜、  ３０６：第２絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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