(57)【要約】【課題】効率のよい高速な演算処理を実現することが可能な演算装置等を提供すること。【解決手段】演算装置は複数の入力線と１以上の積和演算装置とを具備する。複数の入力線は、所定の入力期間内に入力値に応じた電気信号がそれぞれ入力される。積和演算装置の複数の乗算部は、複数の入力線の各々に入力される電気信号に基づいて、入力値に荷重値を乗算した乗算値に対応する電荷を生成する。積和演算装置の蓄積部は、複数の乗算部の各々により生成された乗算値に対応する電荷を蓄積する。積和演算装置の充電部は、入力期間後に、乗算値に対応する電荷が蓄積された蓄積部を充電する。積和演算装置の出力部は、充電部による充電の開始後、蓄積部により保持される電圧に対して所定の閾値により閾値判定を実行することで、乗算値の和を表す積和信号を出力する。充電部による充電が共通の充電態様で実行され、所定の閾値として共通の閾値が設定される。【選択図】図１０
2020160888.tif 000002
【特許請求の範囲】
【請求項１】
所定の入力期間内に、入力値に応じた電気信号がそれぞれ入力される複数の入力線と、
各々が、
前記複数の入力線の各々に入力される前記電気信号に基づいて、前記入力値に荷重値を乗算した乗算値に対応する電荷を生成する複数の乗算部と、
前記複数の乗算部の各々により生成された前記乗算値に対応する電荷を蓄積する蓄積部と、
前記入力期間後に、前記乗算値に対応する電荷が蓄積された前記蓄積部を充電する充電部と、
前記充電部による充電の開始後、前記蓄積部により保持される電圧に対して所定の閾値により閾値判定を実行することで、前記乗算値の和を表す積和信号を出力する出力部と
を有する１以上の積和演算装置と
を具備し、
前記１以上の積和演算装置は、前記充電部による充電が共通の充電態様で実行され、前記所定の閾値として共通の閾値が設定される
演算装置。
【請求項２】
請求項１に記載の演算装置であって、
前記１以上の積和演算装置は、前記複数の入力線に対して並列に接続された複数の積和演算装置である
演算装置。
【請求項３】
請求項１に記載の演算装置であって、
前記共通の充電態様は、共通の充電期間にて、同じ充電信号を供給する充電を含む
演算装置。
【請求項４】
請求項１に記載の演算装置であって、
前記共通の充電態様は、共通の充電速度による充電を含む
演算装置。
【請求項５】
請求項１に記載の演算装置であって、
前記共通の充電態様は、共通の時定数に従った充電を含む
演算装置。
【請求項６】
請求項１に記載の演算装置であって、
前記共通の充電態様は、前記複数の乗算部に設定された前記荷重値の絶対値の総和を荷重総和値として、前記１以上の積和演算装置における前記荷重総和値の最大値に基づいた充電を含む
演算装置。
【請求項７】
請求項５に記載の演算装置であって、
前記１以上の積和演算装置の各々は、電荷出力線を有し、
前記複数の乗算部は、前記電荷出力線に前記乗算値に対応する電荷を出力し、
前記共通の充電態様は、前記荷重総和値が前記最大値となる前記複数の乗算部による前記電荷出力線への前記乗算値に対応する電荷の出力に関する時定数を、前記共通の時定数とする充電を含む
演算装置。
【請求項８】
請求項１に記載の演算装置であって、
前記共通の閾値は、前記入力期間の長さに基づいて設定される
演算装置。
【請求項９】
請求項１に記載の演算装置であって、
前記共通の閾値は、前記複数の乗算部に設定された前記荷重値の絶対値の総和を荷重総和値として、前記１以上の積和演算装置における前記荷重総和値の最大値に基づいて設定される
演算装置。
【請求項１０】
請求項１に記載の演算装置であって、
前記共通の充電態様は、共通の充電期間にて、同じ充電信号を供給する充電を含み、
前記充電部は、前記蓄積部に接続され、前記共通の充電期間にて、前記蓄積部に前記同じ充電信号を供給する充電線を有する
演算装置。
【請求項１１】
請求項１に記載の演算装置であって、
前記共通の充電態様は、共通の充電期間にて、同じ充電信号を供給する充電を含み、
前記充電部は、前記共通の充電期間にて、前記複数の入力線を介して前記蓄積部に前記同じ充電信号を供給する
演算装置。
【請求項１２】
請求項１に記載の演算装置であって、
前記複数の乗算部は、前記入力値に正の荷重値を乗算した乗算値に対応する正荷重電荷を生成する正荷重乗算部、又は前記入力値に負の荷重値を乗算した乗算値に対応する負荷重電荷を生成する負荷重乗算部の少なくとも一方を含み、
前記蓄積部は、前記正荷重乗算部により生成された前記正荷重電荷を蓄積可能な正電荷蓄積部と、前記負荷重乗算部により生成された前記負荷重電荷を蓄積可能な負電荷蓄積部とを有し、
前記充電部は、前記正電荷蓄積部、及び前記負電荷蓄積部を、前記共通の充電態様で充電し、
前記出力部は、前記正電荷蓄積部、及び前記負電荷蓄積部の各々に対して、前記共通の閾値により閾値判定を実行することで、前記積和信号を出力する
演算装置。
【請求項１３】
請求項１２に記載の演算装置であって、
前記共通の充電態様は、前記複数の乗算部に設定された前記正の荷重値の総和を正側総和値、及び前記負の荷重値の絶対値の総和である負側総和値として、前記１以上の積和演算装置における前記正側総和値及び前記負側総和値の中の最大値に基づいた充電を含む
演算装置。
【請求項１４】
請求項１３に記載の演算装置であって、
前記１以上の積和演算装置の各々は、正電荷出力線と、負電荷出力線とを有し、
前記正電荷乗算部は、前記正電荷出力線に前記正荷重電荷を出力し、
前記負電荷乗算部は、前記負電荷出力線に前記負荷重電荷を出力し、
前記１以上の積和演算装置における前記正側総和値及び前記負側総和値の中の最大値を、最大総和値とし、
前記最大総和値に関する前記正荷重電荷又は前記負荷重電荷を、最大荷重電荷とし、
前記最大荷重電荷が出力される前記正電荷出力線又は前記負電荷出力線を、最大電荷出力線とすると、
前記共通の充電態様は、前記最大電荷出力線への前記最大荷重電荷の出力に関する時定数を共通の時定数として、前記共通の時定数に従った充電を含む
演算装置。
【請求項１５】
請求項１２に記載の演算装置であって、
前記共通の閾値は、前記複数の乗算部に設定された前記正の荷重値の総和を正側総和値、及び前記負の荷重値の絶対値の総和である負側総和値として、前記１以上の積和演算装置における前記正側総和値及び前記負側総和値の中の最大値に基づいて設定される
演算装置。
【請求項１６】
請求項１２に記載の演算装置であって、
前記正の荷重値、及び前記負の荷重値の絶対値は、同じ値で固定されている、互いに異なる複数の値のうちのいずれか１つに設定される、あるいは、ランダムに設定され、
前記１以上の積和演算装置において、前記正側総和値と前記負側総和値とを足した値は、共通の値となる
演算装置。
【請求項１７】
請求項１２に記載の演算装置であって、
前記正の荷重値、及び前記負の荷重値の絶対値は、同じ値で固定されている、互いに異なる複数の値のうちのいずれか１つに設定される、あるいは、ランダムに設定され、
前記１以上の積和演算装置において、前記正側総和値と前記負側総和値とを足した値は、ランダムな値となる
演算装置。
【請求項１８】
請求項１２に記載の演算装置であって、
前記共通の充電態様は、共通の充電期間にて、同じ充電信号を供給する充電を含み、
前記充電部は、前記正電荷蓄積部及び前記負電荷蓄積部に接続され、前記共通の充電期間にて、前記正電荷蓄積部及び前記負電荷蓄積部に、前記同じ充電信号を供給する充電線を有する
演算装置。
【請求項１９】
請求項１２に記載の演算装置であって、
前記共通の充電態様は、共通の充電期間にて、同じ充電信号を供給する充電を含み、
前記充電部は、前記共通の充電期間にて、前記複数の入力線を介して前記正電荷蓄積部及び前記負電荷蓄積部に、前記同じ充電信号を供給する
演算装置。
【請求項２０】
所定の入力期間内に、入力値に応じた電気信号がそれぞれ入力される複数の入力線と、
各々が、
前記複数の入力線の各々に入力される前記電気信号に基づいて、前記入力値に荷重値を乗算した乗算値に対応する電荷を生成する複数の乗算部と、
前記複数の乗算部の各々により生成された前記乗算値に対応する電荷を蓄積する蓄積部と、
前記入力期間後に、前記乗算値に対応する電荷が蓄積された前記蓄積部を充電する充電部と、
前記充電部による充電の開始後、前記蓄積部により保持される電圧に対して所定の閾値により閾値判定を実行することで、前記乗算値の和を表す積和信号を出力する出力部と
を有する１以上のアナログ回路と、
前記複数のアナログ回路を接続して構成されたネットワーク回路と
を具備し、
前記１以上のアナログ回路は、前記充電部による充電が共通の充電態様で実行され、前記所定の閾値として共通の閾値が設定される
積和演算システム
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、アナログ方式を用いた積和演算に適用可能な演算装置、及び積和演算システムに関する。
【背景技術】
【０００２】
従来、積和演算を行う技術が開発されている。積和演算は、複数の入力値のそれぞれに荷重を乗算し、各乗算結果を互いに加算する演算であり、例えばニューラルネットワーク等による画像や音声等の認識処理に用いられる。
【０００３】
例えば特許文献１には、積和演算の処理をアナログ方式によって行うアナログ回路について記載されている。このアナログ回路では、複数の電気信号のそれぞれに対応した荷重が設定される。また、対応する電気信号と荷重とに応じた電荷がそれぞれ出力され、出力された電荷がキャパシタに適宜蓄えられる。そして、電荷が蓄えられたキャパシタの電圧に基づいて積和結果を表す算出対象値が算出される。これにより、例えばデジタル方式による処理と比べて積和演算に要する消費電力を抑制することが可能となっている（特許文献１の明細書段落［０００３］［００４９］〜［００５３］［００６２］図３等）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２０１８／０３４１６３号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このようなアナログ方式の回路を用いることで、ニューラルネットワーク等の低消費電力化につながると期待されており、効率のよい高速な演算処理を実現する技術が求められている。
【０００６】
以上のような事情に鑑み、本技術の目的は、積和演算を行うアナログ方式の回路において、効率のよい高速な演算処理を実現することが可能な演算装置、積和演算システム、及び設定方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本技術の一形態に係る演算装置は、複数の入力線と、１以上の積和演算装置とを具備する。
前記複数の入力線は、所定の入力期間内に、入力値に応じた電気信号がそれぞれ入力される。
前記１以上の積和演算装置は、各々が、複数の乗算部と、蓄積部と、充電部と、出力部とを有する。
前記複数の乗算部は、前記複数の入力線の各々に入力される前記電気信号に基づいて、前記入力値に荷重値を乗算した乗算値に対応する電荷を生成する。
前記蓄積部は、前記複数の乗算部の各々により生成された前記乗算値に対応する電荷を蓄積する。
前記充電部は、記入力期間後に、前記乗算値に対応する電荷が蓄積された前記蓄積部を充電する。
前記出力部は、前記充電部による充電の開始後、前記蓄積部により保持される電圧に対して所定の閾値により閾値判定を実行することで、前記乗算値の和を表す積和信号を出力する。
また、前記１以上の積和演算装置は、前記充電部による充電が共通の充電態様で実行され、前記所定の閾値として共通の閾値が設定される。
【０００８】
この演算装置では、１以上の積和演算装置について、共通の充電態様で充電が実行され、また共通の閾値により閾値判定が実行される。これにより、積和演算を行うアナログ方式の回路において、効率のよい高速な演算処理を実現することが可能となる。
【０００９】
前記１以上の積和演算装置は、前記複数の入力線に対して並列に接続された複数の積和演算装置であってもよい。
【００１０】
前記共通の充電態様は、共通の充電期間にて、同じ充電信号を供給する充電を含んでもよい。
【００１１】
前記共通の充電態様は、共通の充電速度による充電を含んでもよい。
【００１２】
前記共通の充電態様は、共通の時定数に従った充電を含んでもよい。
【００１３】
前記共通の充電態様は、前記複数の乗算部に設定された前記荷重値の絶対値の総和を荷重総和値として、前記１以上の積和演算装置における前記荷重総和値の最大値に基づいた充電を含んでもよい。
【００１４】
前記１以上の積和演算装置の各々は、電荷出力線を有してもよい。この場合、前記複数の乗算部は、前記電荷出力線に前記乗算値に対応する電荷を出力してもよい。また前記共通の充電態様は、前記荷重総和値が前記最大値となる前記複数の乗算部による前記電荷出力線への前記乗算値に対応する電荷の出力に関する時定数を、前記共通の時定数とする充電を含んでもよい。
【００１５】
前記共通の閾値は、前記入力期間の長さに基づいて設定されてもよい。
【００１６】
前記共通の閾値は、前記複数の乗算部に設定された前記荷重値の絶対値の総和を荷重総和値として、前記１以上の積和演算装置における前記荷重総和値の最大値に基づいて設定されてもよい。
【００１７】
前記共通の充電態様は、共通の充電期間にて、同じ充電信号を供給する充電を含んでもよい。この場合、前記充電部は、前記蓄積部に接続され、前記共通の充電期間にて、前記蓄積部に前記同じ充電信号を供給する充電線を有してもよい。
【００１８】
前記共通の充電態様は、共通の充電期間にて、同じ充電信号を供給する充電を含んでもよい。この場合、前記充電部は、前記共通の充電期間にて、前記複数の入力線を介して前記蓄積部に前記同じ充電信号を供給してもよい。
【００１９】
前記複数の乗算部は、前記入力値に正の荷重値を乗算した乗算値に対応する正荷重電荷を生成する正荷重乗算部、又は前記入力値に負の荷重値を乗算した乗算値に対応する負荷重電荷を生成する負荷重乗算部の少なくとも一方を含んでもよい。この場合、前記蓄積部は、前記正荷重乗算部により生成された前記正荷重電荷を蓄積可能な正電荷蓄積部と、前記負荷重乗算部により生成された前記負荷重電荷を蓄積可能な負電荷蓄積部とを有してもよい。また前記充電部は、前記正電荷蓄積部、及び前記負電荷蓄積部を、前記共通の充電態様で充電してもよい。また前記出力部は、前記正電荷蓄積部、及び前記負電荷蓄積部の各々に対して、前記共通の閾値により閾値判定を実行することで、前記積和信号を出力してもよい。
【００２０】
前記共通の充電態様は、前記複数の乗算部に設定された前記正の荷重値の総和を正側総和値、及び前記負の荷重値の絶対値の総和である負側総和値として、前記１以上の積和演算装置における前記正側総和値及び前記負側総和値の中の最大値に基づいた充電を含んでもよい。
【００２１】
前記１以上の積和演算装置の各々は、正電荷出力線と、負電荷出力線とを有してもよい。この場合、前記正電荷乗算部は、前記正電荷出力線に前記正荷重電荷を出力してもよい。また前記負電荷乗算部は、前記負電荷出力線に前記負荷重電荷を出力してもよい。また前記１以上の積和演算装置における前記正側総和値及び前記負側総和値の中の最大値を、最大総和値とし、前記最大総和値に関する前記正荷重電荷又は前記負荷重電荷を、最大荷重電荷とし、前記最大荷重電荷が出力される前記正電荷出力線又は前記負電荷出力線を、最大電荷出力線とすると、前記共通の充電態様は、前記最大電荷出力線への前記最大荷重電荷の出力に関する時定数を共通の時定数として、前記共通の時定数に従った充電を含んでもよい。
【００２２】
前記共通の閾値は、前記複数の乗算部に設定された前記正の荷重値の総和を正側総和値、及び前記負の荷重値の絶対値の総和である負側総和値として、前記１以上の積和演算装置における前記正側総和値及び前記負側総和値の中の最大値に基づいて設定されてもよい。
【００２３】
前記正の荷重値、及び前記負の荷重値の絶対値は、同じ値で固定されている、互いに異なる複数の値のうちのいずれか１つに設定される、あるいは、ランダムに設定されてもよい。この場合、前記１以上の積和演算装置において、前記正側総和値と前記負側総和値とを足した値は、共通の値となってもよい。
【００２４】
前記正の荷重値、及び前記負の荷重値の絶対値は、同じ値で固定されている、互いに異なる複数の値のうちのいずれか１つに設定される、あるいは、ランダムに設定されてもよい。この場合、前記１以上の積和演算装置において、前記正側総和値と前記負側総和値とを足した値は、ランダムな値となってもよい。
【００２５】
前記共通の充電態様は、共通の充電期間にて、同じ充電信号を供給する充電を含んでもよい。この場合、前記充電部は、前記正電荷蓄積部及び前記負電荷蓄積部に接続され、前記共通の充電期間にて、前記正電荷蓄積部及び前記負電荷蓄積部に、前記同じ充電信号を供給する充電線を有してもよい。
【００２６】
前記共通の充電態様は、共通の充電期間にて、同じ充電信号を供給する充電を含んでもよい。この場合、前記充電部は、前記共通の充電期間にて、前記複数の入力線を介して前記正電荷蓄積部及び前記負電荷蓄積部に、前記同じ充電信号を供給してもよい。
【００２７】
本技術の一形態に係る積和演算システムは、前記複数の入力線と、１以上のアナログ回路と、ネットワーク回路とを具備する。
１以上のアナログ回路は、前記複数の乗算部と、前記蓄積部と、前記充電部と、前記出力部とを有する。
前記ネットワーク回路は、前記複数のアナログ回路を接続して構成される
また前記１以上のアナログ回路は、前記充電部による充電が共通の充電態様で実行され、前記所定の閾値として共通の閾値が設定される。
【図面の簡単な説明】
【００２８】
【図１】本技術の一実施形態に係る演算装置の構成例を示す模式図である。
【図２】アナログ回路に入力される電気信号の一例を示す模式図である。
【図３】演算装置の具体的な構成例を示す模式図である。
【図４】ニューロン回路の構成例を示す模式図である。
【図５】ＰＷＭ方式のアナログ回路の一例を示す模式的な回路図である。
【図６】図５に示すアナログ回路による積和信号の算出例を説明するための図である。
【図７】全体の積和結果を示す積和信号の算出例を示す模式図である。
【図８】ＴＡＣＴ方式のアナログ回路の一例を示す模式的な回路図である。
【図９】入力期間の終了時における各出力線の電位について説明するための模式的なグラフである。
【図１０】複数のＰＷＭ方式のアナログ回路を含む演算装置の構成例を示す図である。
【図１１】複数のＰＷＭ方式のアナログ回路を含む演算装置の構成例を示す図である。
【図１２】複数のＴＡＣＴ方式のアナログ回路を含む演算装置の構成例を示す図である。
【図１３】複数のＴＡＣＴ方式のアナログ回路を含む演算装置の構成例を示す図である。
【図１４】ニューラルネットワークの構成例を示す模式図である。
【図１５】ＰＷＭ方式のアナログ回路の他の例を示す模式的な回路図である。
【図１６】ＰＷＭ方式のアナログ回路の他の例を示す模式的な回路図である。
【図１７】図１６に示すアナログ回路による積和信号の算出例を説明するための図である。
【発明を実施するための形態】
【００２９】
以下、本技術に係る実施形態を、図面を参照しながら説明する。
【００３０】
［演算装置の構成］図１
図１は、本技術の一実施形態に係る演算装置の構成例を示す模式図である。演算装置１００は、積和演算を含む所定の演算処理を実行するアナログ方式の演算装置である。演算装置１００を用いることで、例えばニューラルネットワーク等の数学モデルに従った演算処理を実行することが可能である。
【００３１】
演算装置１００は、複数の信号線１と、複数の入力部２と、複数のアナログ回路３とを有する。各信号線１は、所定の方式の電気信号を伝送する線である。電気信号としては、例えばパルスのタイミングや幅等のアナログ量を用いて信号値を表すアナログ信号が用いられる。図１には電気信号が伝送される方向が、矢印を用いて模式的に図示されている。本実施形態では、アナログ回路３は、積和演算装置に相当する。
【００３２】
例えば、１つのアナログ回路３には、複数の信号線１が接続される。アナログ回路３に電気信号を伝送する信号線１は、その信号線１が接続されたアナログ回路３にとって、電気信号が入力される入力信号線となる。また、アナログ回路３から出力される電気信号を伝送する信号線１は、その信号線１が接続されたアナログ回路３にとって、電気信号が出力される出力信号線となる。本実施形態では、入力信号線は、入力線に相当する。
【００３３】
複数の入力部２は、入力データ４に応じた複数の電気信号をそれぞれ生成する。入力データ４は、例えば演算装置１００によって実装されるニューラルネットワーク等を用いた処理の対象となるデータである。従って入力データ４に応じた複数の電気信号の各信号値は、演算装置１００に対する入力値であるとも言える。
【００３４】
入力データ４としては、例えば演算装置１００の処理対象となる画像データ、音声データ、統計データ等の任意のデータが用いられる。例えば、入力データ４として画像データが用いられる場合等には、画像データの各画素の画素値（ＲＧＢ値や輝度値等）を信号値とする電気信号が生成される。この他、入力データ４の種類や演算装置１００による処理の内容に応じて、入力データ４に応じた電気信号が適宜生成されてよい。
【００３５】
アナログ回路３は、入力される電気信号に基づいて、積和演算を行うアナログ方式の回路である。積和演算は、例えば複数の入力値と、各入力値に対応する荷重値とをそれぞれ乗算して得られる複数の乗算値を足し合わせる演算である。従って積和演算は、各乗算値の和（以下積和結果と記載する）を算出する処理であるとも言える。
【００３６】
図１に示すように、１つのアナログ回路３には、複数の入力信号線が接続され、複数の電気信号が与えられる。これら複数の入力信号線とアナログ回路とにより、本実施形態に係る積和演算回路が構成される。また各入力信号線から複数の電気信号が入力されることで、積和演算回路（アナログ回路３）により、本実施形態に係る積和演算方法が実行される。
【００３７】
以下では、１つのアナログ回路３に入力される電気信号の総数をＮとする。なお、各アナログ回路３に入力される電気信号の個数Ｎは、例えば演算処理のモデルや精度等に応じて回路ごとに適宜設定される。
【００３８】
アナログ回路３では、例えばｉ番目の入力信号線から入力される電気信号により表される信号値ｘiと、信号値ｘiに対応する荷重値ｗiとの乗算値であるｗi・ｘiが算出される。ここでｉはＮ以下の自然数（ｉ＝１、２、・・・、Ｎ）である。乗算値の演算は、各電気信号（入力信号線）ごとに実行され、Ｎ個の乗算値が算出される。このＮ個の乗算値をそれぞれ足し合わせた値が積和結果（Ｎ個の乗算値の和）として算出される。従って、１つのアナログ回路３で算出される積和結果は、以下の式で表される。
【００３９】
【数１】
2020160888.tif 000003
【００４０】
荷重値ｗiは、例えば−α≦ｗi≦＋αの範囲に設定される。ここでαは、任意の実数値である。従って荷重値ｗiには、正の荷重値ｗiや負の荷重値ｗi、あるいはゼロの荷重値ｗi等が含まれる。このように、荷重値ｗiを所定の範囲に設定することで、積和結果が発散するといった事態を回避することが可能である。
【００４１】
また例えば、荷重値ｗiが設定される範囲が規格化されてもよい。この場合、荷重値ｗiは、−１≦ｗi≦１の範囲に設定される。これにより、例えば積和結果の最大値や最小値等を調整することが可能となり、所望の精度で積和演算を実行することが可能となる。
【００４２】
ニューラルネットワーク等では、荷重値ｗiを＋α及び−αのどちらかに設定するバイナリコネクトと呼ばれる手法を用いることが可能である。バイナリコネクトは、例えば深層ニューラルネットワーク（多層ニューラルネットワーク）を用いた画像認識等の様々な分野に用いられる。バイナリコネクタを用いることで、認識精度等を劣化させることなく、荷重値ｗiの設定を簡略化することが可能である。バイナリコネクトでは、正の荷重値、及び負の荷重値の絶対値は、同じ値で固定される。
【００４３】
上記したように、バイナリコネクトでは、荷重値ｗiがバイナリ値（±α）に２値化される。従って例えば、荷重値ｗiの正負を切り替えることで、所望の荷重値ｗiを容易に設定することが可能である。また、２値化された荷重値ｗiを規格化して、荷重値ｗiを±１に設定してもよい。
【００４４】
また荷重値ｗiは、多値化されてもよい。この場合、荷重値ｗiは、離散的な複数の荷重値候補から選択して設定される。荷重値候補としては、例えば（−３、−２、−１、０、１、２、３）といった例や、（１、２、５、１０）といった例が挙げられる。また規格化された荷重値候補（−１、−０．５、０、０．５、１）等が用いられてもよい。これらの荷重値候補の中から値が選択され荷重値ｗiとして設定される。荷重値候補の数や、候補値を設定する方法等は限定されない。荷重値ｗiを多値化することで、例えば汎用性の高いニューラルネットワーク等を構築することが可能となる。
【００４５】
この他、荷重値ｗiの設定範囲や値等は限定されず、例えば所望の処理精度が実現されるように適宜設定されてよい。例えば、荷重値ｗiがランダムに設定されてもよい。
【００４６】
信号値ｘiは、例えば入力部２から出力された電気信号や、アナログ回路３から出力された積和結果である。このように、入力部２及びアナログ回路３は、信号値ｘiを出力する信号源として機能するとも言える。
【００４７】
図１に示す例では、１つの信号源（入力部２、アナログ回路３）から、単一の電気信号（単一の信号値ｘi ）が出力される。従って、１つの信号源の出力側に接続された複数の信号線１には、それぞれ同じ電気信号が入力される。また、１つの信号源と、その信号源から出力された電気信号が入力されるアナログ回路３とが、単一の入力信号線で接続される。
【００４８】
従って例えば、図１に示す演算装置１００では、Ｍ個の信号源と接続されるアナログ回路３には、Ｍ個の入力信号線が接続されることになる。この場合、アナログ回路３に入力される電気信号の総数Ｎは、Ｎ＝Ｍとなる。なお、１つの信号源から、正負に対応した１対の電気信号（１対の信号値ｘi+、ｘi- ）が出力される構成もあり得る。
【００４９】
図１に示すように、演算装置１００は、複数の階層のそれぞれに、複数のアナログ回路３が設けられた階層構造を有する。アナログ回路３の層構造を構成することで、例えば多層パーセプトロン型のニューラルネットワーク等が構築される。各階層に設けられるアナログ回路の数や、階層の数等は、例えば所望の処理が実行可能となるように適宜設計される。以下では、ｊ段目の層に設けられるアナログ回路３の数をＮjと記載する場合がある。
【００５０】
例えば１段目の層（最下位層）に設けられた各アナログ回路３には、Ｎ個の入力部２により生成されたＮ個の電気信号がそれぞれ入力される。１段目の各アナログ回路３により、入力データの信号値ｘiに関する積和結果がそれぞれ算出され、非線形変換処理後に次の階層（２段目）に設けられたアナログ回路３に出力される。
【００５１】
２段目の層（上位層）に設けられた各アナログ回路３には、１段目で算出された各積和結果を表すＮ1個の電気信号がそれぞれ入力される。従って２段目の各アナログ回路３から見ると、１段目で算出された各積和結果の非線形変換処理結果が電気信号の信号値ｘiとなる。２段目の各アナログ回路３により、１段目から出力された信号値ｘiに関する積和結果が算出され、さらに上位層のアナログ回路３に出力される。
【００５２】
このように、演算装置１００では、下位層のアナログ回路３で算出された積和結果に基づいて、上位層のアナログ回路３の積和結果が算出される。このような処理が複数回実行され、最上位層（図１では３段目の層）に含まれるアナログ回路３から処理結果が出力される。これにより、例えば猫が撮影された画像データ（入力データ４）から、被写体が猫であることを判定するといった画像認識等の処理が可能となる。
【００５３】
このように、複数のアナログ回路３を適宜接続することで所望のネットワーク回路を構成することが可能である。ネットワーク回路は、例えば信号を通過させることで演算処理を行うデータフロー型の処理システムとして機能する。ネットワーク回路では、例えば荷重値（シナプス結合）を適宜設定することで、様々な処理機能を実現することが可能となる。このネットワーク回路により、本実施形態に係る積和演算システムが構築される。
【００５４】
なお、各アナログ回路３を接続する方法等は限定されず、例えば所望の処理が可能となるように、複数のアナログ回路３が適宜接続されてもよい。例えば、各アナログ回路３が階層構造とは異なる他の構造を構成するように接続される場合であっても、本技術は適用可能である。
【００５５】
上記では、下位層で算出された積和結果をそのまま上位層に入力する構成について説明した。これに限定されず、例えば積和結果についての変換処理等が実行されてもよい。例えばニューラルネットワークモデルでは、各アナログ回路３の積和結果に対して、活性化関数を用いて非線形変換を行い、その変換結果を上位層に入力するといった処理が実行される。
【００５６】
演算装置１００では、例えば電気信号に対して活性化関数による非線形変換を行う関数回路５等が用いられる。関数回路５は、例えば下位層と上位層との間に設けられ、入力する電気信号の信号値を適宜変換して、変換結果に応じた電気信号を出力する回路である。関数回路５は、例えば信号線１ごとに設けられる。関数回路５の数や配置等は、例えば演算装置１００に実装される数学モデル等に応じて適宜設定される。
【００５７】
活性化関数としては、例えばＲｅＬＵ関数（ランプ関数）等が用いられる。ＲｅＬＵ関数は、例えば信号値ｘiが０以上である場合には、信号値ｘiをそのまま出力し、それ以外の場合には０を出力する。例えばＲｅＬＵ関数を実装した関数回路５が各信号線１に適宜接続される。これにより、演算装置１００の処理を実現することが可能である。
【００５８】
図２は、アナログ回路３に入力される電気信号の一例を示す模式図である。図２Ａ及びＢには、複数の電気信号の波形を表すグラフが模式的に図示されている。グラフの横軸は時間軸であり、縦軸は電気信号の電圧である。
【００５９】
図２Ａには、パルス幅変調（ＰＷＭ：Pulse Width Modulation）方式の電気信号の波形の一例が示されている。ＰＷＭ方式は、例えばパルス波形のパルス幅τiを用いて信号値ｘiを表す方式である。すなわち、ＰＷＭ方式では、電気信号のパルス幅τiは、信号値ｘiに応じた長さとなる。典型的には、パルス幅τiが長いほど、値の大きい信号値ｘiを表す。
【００６０】
また電気信号は、所定の入力期間Ｔ内に、アナログ回路３に入力される。より詳しくは、電気信号のパルス波形が、入力期間Ｔに収まるように、各電気信号がアナログ回路３に入力される。従って、電気信号のパルス幅の最大値は、入力期間Ｔと同様となる。なお、入力期間Ｔに収まる範囲であれば、各パルス波形（電気信号）が入力されるタイミング等は限定されない。
【００６１】
ＰＷＭ方式では、例えばパルス幅τiと入力期間Ｔとのデューティ比Ｒi（＝τi／Ｔ）を用いて、信号値ｘiを規格化することが可能である。すなわち、規格化された信号値ｘiは、信号値ｘi＝Ｒiと表される。なお信号値ｘiとパルス幅τiとを対応付ける方法等は限定されず、例えば所望の精度で演算処理等が可能となるように、信号値ｘiを表すパルス幅τiが適宜設定されてよい。
【００６２】
ＰＷＭ方式の電気信号が用いられる場合、ＰＷＭ方式のアナログ回路３を用いた時間軸アナログ積和演算が実行可能である。
【００６３】
図２Ｂには、スパイクタイミング方式（以下、ＴＡＣＴ方式と記載する）の電気信号の波形の一例が示されている。ＴＡＣＴ方式は、例えばパルスの立ち上がりタイミングを用いて信号値ｘiを表す方式である。例えば所定のタイミングを基準として、入力値に応じたタイミングでパルスが入力される。
【００６４】
電気信号は、所定の入力期間Ｔ内に、アナログ回路３に入力される。この入力期間Ｔにおける、パルスの入力タイミングにより信号値ｘiが表される。例えば入力期間Ｔの開始と同時に入力されたパルスにより最も大きい信号値ｘiが表される。入力期間Ｔの終了と同時に入力されたパルスにより、最も小さい信号値ｘiが表される。
【００６５】
このことを、パルスの入力タイミングから入力期間Ｔの終了タイミングまでの長さにより、信号値ｘiが表されると言うことも可能である。例えば、パルスの入力タイミングから入力期間Ｔの終了タイミングまでの長さが入力期間Ｔと等しいパルスにより、最も大きい信号値ｘiが表される。パルスの入力タイミングから入力期間Ｔの終了タイミングまでの長さが０のパルスにより、最も小さい信号値ｘiが表される。
【００６６】
なお図２Ｂには、ＴＡＣＴ方式の電気信号として、入力値に応じたタイミングに立ち上がり、積和結果が得られるまでＯＮレベルを維持する継続的なパルス信号が用いられる。これに限定されず、ＴＡＣＴ方式の電気信号として、所定のパルス幅を持った矩形パルス等が用いられてもよい。
【００６７】
ＴＡＣＴ方式の電気信号が用いられる場合、ＴＡＣＴ方式のアナログ回路３を用いた時間軸アナログ積和演算が実行可能である。
【００６８】
図２Ａ及びＢに例示するように、入力値に応じた電気信号として、入力期間Ｔに対するＯＮ時間の長さがに入力値に対応しているパルス信号を用いることが可能である。なお以下では、各電気信号により表される信号値ｘiが０以上１以下の変数であるとして説明を行う。
【００６９】
図３は、演算装置１００の具体的な構成例を示す模式図である。図３は、例えば図１に示す演算装置１００を実現する回路の配置例であり、演算装置１００のうち１つの階層に設けられる複数のアナログ回路３が模式的に図示されている。
【００７０】
アナログ回路３は、１対の出力線７と、複数のシナプス回路８と、ニューロン回路９とを有する。図３に示すように、１つのアナログ回路３は、所定の方向（図中の縦方向）に延在するように構成される。この縦方向に延在するアナログ回路３が、横方向に複数並んで配置されることで、１つの階層が構成される。以下では、図中の最も左側に配置されたアナログ回路３を１番目のアナログ回路３とする。またアナログ回路３が延在する方向を延在方向と記載する場合がある。
【００７１】
１対の出力線７は、延在方向に沿って互いに離間して配置される。１対の出力線７は、正電荷出力線７ａと、負電荷出力線７ｂとを有する。正電荷出力線７ａ及び負電荷出力線７ｂの各々は、複数のシナプス回路８を経由してニューロン回路９に接続される。
【００７２】
シナプス回路８は、電気信号により表される信号値ｘiと荷重値ｗiとの乗算値（ｗi・ｘi ）を算出する。具体的には、乗算値に対応する電荷（電流）を正電荷出力線７ａ及び負電荷出力線７ｂのどちらか一方に出力する。
【００７３】
後述するように、シナプス回路８には正の荷重値ｗi+及び負の荷重値ｗi-のどちらか一方が設定される。例えば正の荷重値ｗi+との乗算値に対応する正荷重電荷は、正電荷出力線７ａに出力される。また例えば負の荷重値ｗi-との乗算値に対応する負荷重電荷は、負電荷出力線７ｂに出力される。
【００７４】
なおシナプス回路８では、乗算値に対応する電荷として、荷重値ｗiの正負にかかわらず同符号の電荷（例えば正の電荷）が出力される。すなわち、正荷重電荷及び負荷重電荷は、互いに同符号の電荷となる。
【００７５】
このように、シナプス回路８は、乗算結果に対応する電荷を荷重値ｗiの符号に応じてそれぞれ別の出力線７ａ又は７ｂに出力するように構成される。シナプス回路８の具体的な構成については、後に詳しく説明する。本実施形態において、複数のシナプス回路８は、複数の入力線の各々に入力される電気信号に基づいて、入力値に荷重値を乗算した乗算値に対応する電荷を生成する複数の乗算部として機能する。
【００７６】
本実施形態では、１つのシナプス回路８に対して、単一の入力信号線６と、１対の出力線７とが接続される。すなわち１つのシナプス回路８には、単一の電気信号が入力され、入力された電気信号に基づいて算出された乗算値に対応する電荷が、いずれか一方の出力線７ａ又は７ｂに出力される。このように、シナプス回路８は、単一の入力信号線６と１対の出力線７（正電荷出力線７ａ及び負電荷出力線７ｂ）とに接続された１入力２出力の回路となる。
【００７７】
１つのアナログ回路３では、複数のシナプス回路８が、１対の出力線７に沿って配置される。各シナプス回路８は、正電荷出力線７ａ（負電荷出力線７ｂ）に対してそれぞれ並列に接続される。以下では、最も下流側（ニューロン回路９に接続される側）に配置されるシナプス回路８を１番目のシナプス回路とする。
【００７８】
図３に示すように、複数の入力信号線６は、複数のアナログ回路３の各々が有する１対の出力線７に対して交差するように配線される。典型的には、入力信号線６は各出力線７と直交するように設けられる。すなわち、演算装置１００は、入力信号線６と出力線７とが交差したクロスバー構成を有する。クロスバー構成を用いることで、例えばアナログ回路３等を高密度に集積化することが可能となる。
【００７９】
また演算装置１００では、ｊ番目の入力信号線６に対して、各アナログ回路３に含まれるｊ番目のシナプス回路８がそれぞれ並列に接続される。従って、同じ入力信号線６に接続されるシナプス回路８には、互いに同様の電気信号が入力される。これにより、下位層に含まれる１つの信号源が、上位層に含まれる複数のアナログ回路３に接続される構成を実装することが可能である。
【００８０】
なお図３に示す例では、各入力信号線６に電気信号を入力する信号源として、下位層に含まれるアナログ回路３（プレニューロン）が模式的に図示されている。これに限定されず、例えば信号源として、入力部２が用いられる場合にも、クロスバー構成を用いることが可能である。
【００８１】
このように、演算装置１００では、複数のアナログ回路３が、複数の入力信号線６の各々に並列に接続される。これにより、例えば、各アナログ回路３（各シナプス回路８）に対して並列に電気信号を入力することが可能となり、演算処理の高速化を図ることが可能である。この結果、優れた演算性能を発揮することが可能となる。
【００８２】
ニューロン回路９は、各シナプス回路８で算出された乗算値に基づいて、（数１）式に示す積和結果を算出する。具体的には、１対の出力線７を介して入力された電荷に基づいて、積和結果（積和信号）を表す電気信号を出力する。
【００８３】
図４は、ニューロン回路９の構成例を示す模式図である。ニューロン回路９は、蓄積部１１と、信号出力部１２とを有する。図４には、１対の出力線７と、単一の出力信号線１０とに接続された２入力１出力のニューロン回路９が示されている。なお、ニューロン回路９として２入力２出力の回路等が用いられる場合もあり得る。
【００８４】
蓄積部１１は、複数のシナプス回路８により１対の出力線７に出力された電荷を蓄積する。蓄積部１１は、２つのキャパシタ１３ａ及び１３ｂを有する。キャパシタ１３ａは、正電荷出力線７ａとＧＮＤとの間に接続される。またキャパシタ１３ｂは、負電荷出力線７ｂとＧＮＤとの間に接続される。従って各キャパシタ１３ａ及び１３ｂには、正電荷出力線７ａ及び負電荷出力線７ｂから流れ込む電荷がそれぞれ蓄積される。
【００８５】
例えば電気信号の入力期間Ｔが経過した際に、キャパシタ１３ａに蓄積された電荷は、正の荷重値ｗi+との乗算値に対応する正荷重電荷の総和σ+となる。また同様に、キャパシタ１３ｂに蓄積された電荷は、負の荷重値ｗi-との乗算値に対応する負荷重電荷の総和σ-となる。
【００８６】
例えばキャパシタ１３ａに正荷重電荷が蓄積されると、ＧＮＤを基準とする正電荷出力線７ａの電位が上昇する。従って、正電荷出力線７ａの電位は、正の荷重値ｗi+との乗算値に対応する電荷の総和σ+に応じた値となる。なお、正電荷出力線７ａの電位は、キャパシタ１３ａにより保持される電圧に相当する。
【００８７】
同様に、キャパシタ１３ｂに負荷重電荷が蓄積されると、ＧＮＤを基準とする負電荷出力線７ｂの電位が上昇する。従って、負電荷出力線７ｂの電位は、負の荷重値ｗi-との乗算値に対応する電荷の総和σ-に応じた値となる。なお、負電荷出力線７ｂの電位は、キャパシタ１３ｂにより保持される電圧に相当する。
【００８８】
信号出力部１２は、蓄積部１１に蓄積された電荷に基づいて、乗算値（ｗi・ｘi ）の和を表す積和信号を出力する。積和信号は、例えば正負合わせたすべての荷重値ｗiと信号値ｘiとの乗算値の和である全体の積和結果を表す信号である。例えば、（数１）式で表される積和結果は、以下のように書き表すことが可能である。
【００８９】
【数２】
2020160888.tif 000004
【００９０】
ここで、Ｎ+及びＮ-は、それぞれ正の荷重値ｗi+の総数及び負の荷重値ｗi-の総数である。（数２）式に示すように、全体の積和結果は、正の荷重値ｗi+との乗算値（ｗi+・ｘi ）の総和である正荷重電荷の積和結果と、負の荷重値ｗi-との乗算値（｜ｗi-｜・ｘi ）の総和である負荷重電荷の積和結果との差分として算出可能である。
【００９１】
図４に示す例では、信号出力部１２は、積和信号として、例えば全体の積和結果を表す１つの信号を生成する。具体的には、蓄積部１１（キャパシタ１３ａ及び１３ｂ）に蓄積された電荷を適宜参照して、正の積和結果及び負の積和結果を算出し、これらの差分から全体の積和結果が算出される。また例えば、正負それぞれの積和結果を表す正の積和信号及び負の積和信号の２つの信号が積和信号として生成されてもよい。
【００９２】
蓄積部１１に蓄積された電荷を参照する方法は限定されない。一例として、１つのキャパシタ１３に蓄積された電荷を検出する方法について説明する。図２Ａに例示するＰＷＭ方式の電気信号が用いられる場合、乗算値に対応する電荷は、入力期間Ｔ内にキャパシタ１３に蓄積される。すなわち、入力期間Ｔの前後では、乗算値に対応する電荷の蓄積は生じない。
【００９３】
例えば入力期間Ｔの終了後に、所定の充電速度でキャパシタ１３を充電する。この時、比較器（コンパレータ等）を用いて、キャパシタ１３が接続された出力線の電位が所定の閾値電位に到達するタイミングを検出する。例えば充電開始時の電荷が多いほど、閾値電位に達するタイミングが早くなる。従ってタイミングに基づいて、入力期間Ｔ内に蓄積された電荷（積和結果）を表すことが可能となる。なお充電速度は、例えば単位時間当たりの充電量で表現することが可能であり、充電率と言うことも可能である。
【００９４】
なお、この閾値判定は、充電によりキャパシタ１３に保持される電圧を増加させ、閾値電圧に到達するタイミングを検出することに相当する。
【００９５】
図２Ｂに例示するＴＡＣＴ方式の電気信号が用いられる場合は、入力期間Ｔの終了後にもＯＮレベルが維持されるので、キャパシタ１３に電荷が蓄積される。この電荷の蓄積に対して、比較器（コンパレータ等）を用いて、キャパシタ１３が接続された出力線の電位が所定の閾値電位に到達するタイミングを検出する。例えば入力期間Ｔの終了時の電荷が多いほど、閾値電位に達するタイミングが早くなる。従ってタイミングに基づいて、入力期間Ｔ内に蓄積された電荷（積和結果）を表すことが可能となる。
【００９６】
なお、この閾値判定は、キャパシタ１３に保持される電圧が、閾値電圧に到達するタイミングを検出することに相当する。
【００９７】
例えば、上記のような閾値判定を行うことで、積和結果を表すタイミングが検出される。この検出結果に基づいて、正荷重電荷の積和信号や負荷重電荷の積和信号、あるいは全体の積和信号が適宜生成される。この他にも、例えば入力期間Ｔの終了時のキャパシタ１３の電位を直接読み出して、各積和結果が算出されてもよい。
【００９８】
なお、積和信号を生成するために、蓄積された正荷重電荷に応じた電圧及び蓄積された負荷重電荷に応じた電圧がそれぞれ増幅されてもよい。また蓄積された正荷重電荷に応じた電圧と、蓄積された負荷重電荷に応じた電圧との差分電圧が増幅されて、積和信号が生成されてもよい。例えばニューロン回路９内に、任意の構成を有する差動増幅器等が設けられてよい。
【００９９】
本実施形態において、ニューロン回路９は、複数の乗算部の各々により生成された乗算値に対応する電荷を蓄積し、蓄積された電荷に基づいて、乗算値の和を表す積和信号を出力する。ニューロン回路９に含まれる蓄積部１１は、複数の乗算部の各々により生成された乗算値に対応する電荷を蓄積する蓄積部として機能する。またキャパシタ１３ａ及びキャパシタ１３ｂは、正電荷蓄積部及び負電荷蓄積部として機能する。
【０１００】
また後に詳しく説明するように、本実施形態では、充電部が構成され、入力期間Ｔ後に、乗算値に対応する電荷が蓄積された蓄積部１１（キャパシタ１３）が充電される。なおＴＡＣＴ方式の電気信号が用いられる場合において、ＯＮレベルが維持されたパルス信号により、キャパシタ１３に電荷が蓄積されることも、本技術に係る充電に含まれる。
【０１０１】
信号出力部１２は、充電部による充電の開始後、蓄積部１１により保持される電圧に対して所定の閾値により閾値判定を実行することで、乗算値の和を表す積和信号を出力する出力部として機能する。信号出力部１２は、正電荷蓄積部、及び負電荷蓄積部の各々に対して、閾値判定を実行することで、積和信号を出力する。
【０１０２】
［ＰＷＭ方式のアナログ回路］
図５は、本実施形態に係るアナログ回路の一例を示す模式的な回路図である。図５には、ＰＷＭ方式のアナログ回路３の一例が図示されている。アナログ回路３は、複数の入力信号線６に対して、直交する方向に延在して設けられる。すなわち図５に示す例では、クロスバー構成が採用されている。
【０１０３】
アナログ回路３は、１対の出力線（正電荷出力線７ａ、負電荷出力線７ｂ）と、複数のシナプス回路（複数の乗算部）８と、ニューロン回路９と、充電部１５とを有する。図５に示す例では、ニューロン回路９は、蓄積部１１、信号出力部１２、及びスイッチ１６ａ及び１６ｂを含んでいる。
【０１０４】
複数の入力信号線６には、入力信号ｉｎ1〜ｉｎ6として、信号値ｘiに応じたパルス幅を有するパルス信号（ＰＷＭ信号）が入力される。図５に示す例では、６本の入力信号線６が図示されているが、入力信号線６の数は限定されない。入力信号ｉｎ1〜ｉｎ6は、所定の長さを有する入力期間Ｔ内に入力される（図６参照）。
【０１０５】
正電荷出力線７ａは、信号値ｘiに正の荷重値ｗi+を乗算した乗算値（ｗi+・ｘi ）に対応する正荷重電荷を出力する。負電荷出力線７ｂは、信号値ｘiに負の荷重値ｗi-を乗算した乗算値（｜ｗi-｜・ｘi ）に対応する負荷重電荷を出力する。本実施形態において、１対の出力線７は、１以上の出力線に相当する。
【０１０６】
複数のシナプス回路８は、複数の入力信号線６に対応してそれぞれ設けられる。本実施形態では、１つの入力信号線６に対して、１つのシナプス回路８が設けられる。複数のシナプス回路８の各々は、複数の入力信号線６のうちの対応する入力信号線６と、正電荷出力線７ａ及び負電荷出力線７ｂのいずれか１つとの間に接続される抵抗器１７を含む。この抵抗器１７は、非線形特性を有してもよく、電流の逆流防止機能を有してもよい。そして抵抗器１７が接続された出力線７ａ（又は７ｂ）に、乗算値（ｗi+・ｘi ）（又は（｜ｗi-｜・ｘi ））に対応する電荷を出力する。
【０１０７】
例えば、各シナプス回路８において、信号値ｘiに対して正の荷重値ｗi+を乗算したい場合には、入力信号線６と正電荷出力線７ａとの間に抵抗器１７を接続し、正電荷出力線７ａに、正荷重電荷を出力させる。図５に示す例では、入力信号ｉｎ1 、ｉｎ3 、ｉｎ6 が入力されるシナプス回路８が、正荷重電荷を生成する正荷重乗算部として構成されたシナプス回路８ａとなる。シナプス回路８ａは、正荷重が設定された乗算部ともいえる。
【０１０８】
各シナプス回路８において、信号値ｘiに対して負の荷重値ｗi-を乗算したい場合には、入力信号線６と負電荷出力線７ｂとの間に抵抗器１７を接続し、負電荷出力線７ｂに、負荷重電荷を出力させる。図５に示す例では、入力信号ｉｎ2 、ｉｎ4 、ｉｎ5 が入力されるシナプス回路８が、負荷重電荷を生成する負荷重乗算部として構成されたシナプス回路８ｂとなる。シナプス回路８ｂは、負荷重が設定された乗算部ともいえる。
【０１０９】
以下、シナプス回路８ａ及び８ｂを、正荷重乗算部８ａ及び負荷重乗算部８ｂと記載する場合がある。また入力信号線６と正電荷出力線７ａとの間に接続される抵抗器１７を、正側抵抗器１７ａと記載する場合がある。また入力信号線６と負電荷出力線７ｂとの間に接続される抵抗器１７を、負側抵抗器１７ｂと記載する場合がある。
【０１１０】
なお抵抗器１７は、設定したい荷重値ｗiに応じた抵抗値を有するものが用いられる。すなわち抵抗器１７は、積和演算をアナログ回路３で実行する演算装置１００において、荷重値ｗiを規定する素子として機能する。
【０１１１】
抵抗器１７としては、例えば、固定抵抗素子、可変抵抗素子、又はサブスレッショルド領域で動作するＭＯＳトランジスタ等が用いられる。例えば、抵抗器１７として、サブスレッショルド領域で動作するＭＯＳトランジスタを用いることで、低消費電力化を実現することが可能となる。もちろん、他の任意の抵抗器が用いられてもよい。
【０１１２】
蓄積部１１は、複数のシナプス回路８の各々により生成された、乗算値（ｗi・ｘi ）に対応する電荷を蓄積する。本実施形態では、蓄積部１１として、２つのキャパシタ１３ａ及び１３ｂが設けられる。
【０１１３】
キャパシタ１３ａは、スイッチ１６ａを介して正電荷出力線７ａに接続され、シナプス回路８ａにより生成された正荷重電荷を蓄積する。キャパシタ１３ｂは、スイッチ１６ｂを介して負電荷出力線７ｂに接続され、シナプス回路８ｂにより生成された負荷重電荷を蓄積する。
【０１１４】
充電部１５は、乗算値（ｗi・ｘi ）に対応する電荷の和が蓄積された蓄積部１１を充電する。本実施形態では、充電部１５は、信号源（図示は省略）と、充電線１９と、２つの抵抗器２０とを有する。
【０１１５】
充電線１９は、入力信号線６と平行に配置される。２つの抵抗器２０のうちの抵抗器２０ａは、充電線１９と正電荷出力線７ａとの間に接続される。もう１つの抵抗器２０ｂは、充電線１９と負電荷出力線７ｂとの間に接続される。従って、充電線１９は、抵抗器２０ａを介してキャパシタ１３ａに接続される。また充電線１９は、抵抗器２０ｂを介してキャパシタ１３ａに接続される。
【０１１６】
抵抗器２０ａ及び２０ｂとして、同じ抵抗値を有するものが用いられる。典型的には、同じ抵抗器が用いられるが、同じ抵抗値を有する異なる種類の抵抗器が用いられてもよい。抵抗器２０ａ及び２０ｂの具体的な構成は限定されず、抵抗器１７と同様に、種々のものが用いられてよい。また抵抗器２０ａ及び２０ｂとして、抵抗器１７と同じものが用いられてもよいし、異なるものが用いられてもよい。
【０１１７】
充電は、入力期間Ｔの終了後に実行される。本実施形態では、入力期間Ｔの終了後に、充電線１９を介して、充電信号ＣＨが入力される。すなわち、充電線１９からキャパシタ１３ａ及び１３ｂに、同じ充電信号ＣＨが供給される。これにより充電信号ＣＨのハイレベルの値と抵抗器２０ａ及び２０ｂの抵抗値とに基づいた電荷が、キャパシタ１３ａ及び１３ｂに蓄積される。
【０１１８】
抵抗器２０ａ及び２０ｂの抵抗値は互いに同じ値であるので、キャパシタ１３ａ及び１３ｂは同じ充電速度で充電される。充電部１５による充電により、正電荷出力線７ａの電位（キャパシタ１３ａに保持された電圧）Ｖ+、及び負電荷出力線７ｂの電位（キャパシタ１３ｂに保持された電圧）Ｖ-が、それぞれ増加される。
【０１１９】
信号出力部１２は、充電部１５による充電の開始後、蓄積部１１により保持される電圧に対して、所定の閾値により閾値判定を実行することで、乗算値（ｗi・ｘi ）の和を表す積和信号を出力する。本実施形態では、信号出力部１２として、２つのコンパレータ２２ａ及びコンパレータ２２ｂと、信号生成部２３とが設けられる。
【０１２０】
コンパレータ２２ａは、キャパシタ１３ａにより保持される電圧が、所定の閾値よりも大きくなるタイミングを検出する。なおキャパシタ１３ａにより保持される電圧の大きさは、キャパシタ１３ａに蓄積された正荷重電荷の総量及び充電量（充電速度×時間）により定まる。
【０１２１】
コンパレータ２２ｂは、キャパシタ１３ｂにより保持される電圧が、所定の閾値よりも大きくなるタイミングを検出する。なおキャパシタ１３ｂにより保持される電圧の大きさは、キャパシタ１３ｂに蓄積された負荷重電荷の総量及び充電量（充電速度×時間）により定まる。
【０１２２】
なお本実施形態では、キャパシタ１３ａ及び１３ｂの各々に対して、共通の閾値θより閾値判定を実行することで、積和信号が出力される。これにより演算の効率化、高速化を図ることが可能となる。もちろん互いに異なる閾値が用いられる場合でも、積和演算は可能である。
【０１２３】
信号生成部２３は、コンパレータ２２ａにより検出されたタイミング、及びコンパレータ２２ｂにより検出されたタイミングに基づいて、乗算値（ｗi・ｘi ）の和を表す積和信号を出力する。すなわち信号生成部２３は、キャパシタ１３ａにより保持される電圧が閾値θに達したタイミングと、キャパシタ１３ｂにより保持される電圧が閾値θに達したタイミングとに基づいて、積和信号を出力する。
【０１２４】
本実施形態では、積和信号として、パルス幅が変調されたパルス信号である、ＰＭＷ信号が出力される。信号生成部２３の具体的な回路構成等は限定されず、任意に設計されてよい。
【０１２５】
図６及び図７は、図５に示すアナログ回路３による積和信号の算出例を説明するための図である。本実施形態では、キャパシタ１３ａに蓄積された正荷重電荷に基づいた正荷重電荷の積和結果と、キャパシタ１３ｂに蓄積された負荷重電荷に基づいた負荷重電荷の積和結果とに基づいて、正負を含めた全体の積和結果を表す信号が算出される。
【０１２６】
正荷重電荷の積和結果、及び負荷重電荷の積和結果の算出は、互いに等しい処理となる。まず図６を参照しながら、正負の区別なく、キャパシタ１３に蓄積された電荷に基づいた積和結果の算出方法（積和演算方法）を説明する。
【０１２７】
図６の中で記載されているパラメータを説明する。「ｔ」は時間である。「Ｔ」は入力期間及び出力期間の各々を表す。「ｔn 」は入力期間Ｔの終了タイミングであり、「ｔm 」は出力期間Ｔの終了タイミングである。
【０１２８】
本実施形態では、入力期間Ｔの長さと、出力期間Ｔの長さとが、互いに等しく設定される。また入力期間Ｔの終了タイミングｔnから出力期間Ｔが開始される。従って、入力期間Ｔの終了タイミングｔnは、出力期間Ｔの開始タイミングに相当する。
【０１２９】
また本実施形態では、入力期間Ｔの後の出力期間Ｔにて、充電部１５により充電が実行される。従って出力期間Ｔは、充電期間に相当する。
【０１３０】
「θ」は、信号出力部１２（コンパレータ２２）による閾値判定に用いられる共通の閾値である。
【０１３１】
「Ｓi（ｔ）」は、ｉ番目の入力信号線６に入力される入力信号（ＰＷＭ信号）である。「τi 」は、入力信号Ｓi（ｔ）のパルス幅である。「Ｐi（ｔ）」は、図５に示す各シナプス回路８における、内部状態（電位）の変化量である。「ｗi 」は、荷重値であり、図５に示す抵抗器１７の抵抗値により規定される。
【０１３２】
「Ｖn（ｔ）」は、「Ｐi（ｔ）」の総和であり、キャパシタ１３に蓄積される電荷の総量に相当する。「Ｓn（ｔ）」は、積和結果を表す積和信号（ＰＷＭ信号）である。「τn 」は、出力される積和信号のパルス幅である。具体的には、「τn」は、出力期間Ｔ内における、キャパシタ１３により保持される電圧が閾値θより大きくなるタイミングから、出力期間Ｔの終了タイミングｔmまでの長さに応じた値となる。
【０１３３】
「ＣＨ（ｔ）」は、充電期間である出力期間Ｔに充電線１９に入力される充電信号である。図６に示すように、本実施形態では、出力期間Ｔの間にＯＮレベルとなるパルス信号が、充電信号として入力される。従って充電信号のパルス幅τCHは、出力期間Ｔと同じ長さとなる。
【０１３４】
本実施例では、スイッチ１６ａ及び１６ｂを備えており、特に、このスイッチで出力線を切り離すことで、低消費電力化の向上が可能となっている。
【０１３５】
ここで以下の式に示すように、入力値（信号値）ｘｉは、入力信号Ｓi（ｔ）のパルス幅τiと入力期間Ｔとのデューティ比Ｒi（＝τi／Ｔ）で与えられる。
【０１３６】
【数３】
2020160888.tif 000005
【０１３７】
図５に示すシナプス回路８により、信号値ｘiに荷重値ｗiを乗算した乗算値に対応する電荷が生成される。具体的には、抵抗器１７の抵抗により、一定の傾きｗiで内部状態（電位）が増加される。
【０１３８】
そして、入力期間Ｔの終了タイミングｔnにおける各シナプス回路８の内部電位の変化量Ｐi（ｔn ）は、以下の式で与えられる。なお、入力信号Ｓi（ｔ）のハイレベルの値は１とする。
【０１３９】
【数４】
2020160888.tif 000006
【０１４０】
キャパシタ１３に蓄積される電荷の総量Ｖn（ｔn ）は、Ｐｉ（ｔn ）の総和となるので、以下の式で与えられる。
【０１４１】
【数５】
2020160888.tif 000007
【０１４２】
入力期間Ｔの終了タイミングｔnで、充電部１５による充電が開始される。上記したように、本実施形態では、出力期間Ｔが充電期間に相当する。
【０１４３】
充電部１５による充電により、入力期間Ｔの終了タイミングｔnから、各シナプス回路８の内部電位が、傾き（充電速度）αで増加される。充電速度αは、充電信号のハイレベルの値と、抵抗器２０の抵抗値により規定される。なお図６では、出力期間Ｔにおける各シナプス回路８の内部電位の変化の図示は省略されている（入力期間Ｔの終了時の内部電位の値が破線で模式的に図示されている）。
【０１４４】
充電信号として、ハイレベルの値が入力信号と同じであるパルス信号が用いられてもよい。もちろんハイレベルの値が入力信号とは異なるパルス信号が用いられもよい。入力信号とは異なる他の任意の電気信号を、充電信号として採用することが可能である。
【０１４５】
出力期間Ｔ内における、キャパシタ１３により保持される電圧が閾値θより大きくなるタイミングから、出力期間Ｔの終了タイミングｔmまでの長さに応じたパルス幅τnを有する積和信号（ＰＷＭ信号）が生成される。
【０１４６】
積和信号のパルス幅τnと出力期間Ｔとのデューティ比をＲn（＝τn／Ｔ）とすると、Ｒnは、以下の式で与えられる。なお、閾値θは、電荷の総量Ｖn（ｔn ）以上であるとする。
【０１４７】
【数６】
2020160888.tif 000008
【０１４８】
従って、信号値ｘiに荷重値ｗiを乗算した乗算値（ｗi・ｘi ）を足し合わせた積和結果は、以下の式で与えられる。
【０１４９】
【数７】
2020160888.tif 000009
【０１５０】
すなわち積和結果は、αＲn＝α・（τn／Ｔ）に、充電速度α、閾値θ、及び出力期間Ｔにより定められる定数を減算した値となる。このように、所定の長さの出力期間Ｔにおける、蓄積部１１により保持された電圧が閾値θより大きくなるタイミングに基づいて、積和結果を表す積和信号を出力することが可能となる。
【０１５１】
図７は、正荷重電荷及び負荷重電荷の両方の積和結果をふまえた全体の積和結果を示す積和信号の算出例を示す模式図である。図７では、正荷重電荷の積和結果を表す積和信号を「Ｓn+（ｔ）」とし、そのパルス幅を「τn+」とする。また負荷重電荷の積和結果を表す積和信号を「Ｓn-（ｔ）」とし、そのパルス幅を「τn-」とする。さらに、全体の積和結果を表す積和信号を「Ｓn（ｔ）」とし、そのパルス幅を「τn」とする。
【０１５２】
入力期間Ｔの終了タイミングｔnにおける、キャパシタ１３ａに蓄積される正荷重電荷の総量Ｖn+（ｔn ）は、以下の式で与えられる。なおｗi+は正の荷重値である。
【０１５３】
【数８】
2020160888.tif 000010
【０１５４】
入力期間Ｔの終了タイミングｔnにおける、キャパシタ１３ｂに蓄積される負荷重電荷の総量Ｖn-（ｔn ）は、以下の式で与えられる。なおｗi-は負の荷重値である。
【０１５５】
【数９】
2020160888.tif 000011
【０１５６】
正の積和信号Ｓn+（ｔ）のデューティ比をＲn+（＝τn+／Ｔ）とすると、信号値ｘiに正の荷重値ｗi+を乗算した乗算値（ｗi+・ｘi ）を足し合わせた正の積和結果は、以下の式で与えられる。なお、閾値θは、正荷重電荷の総量Ｖn+（ｔn ）以上であるとする。
【０１５７】
【数１０】
2020160888.tif 000012
【０１５８】
負の積和信号Ｓn-（ｔ）のデューティ比をＲn-（＝τn-／Ｔ）とすると、入力値ｘiに負の荷重値ｗi-を乗算した乗算値（｜ｗi-｜・ｘi ）を足し合わせた負の積和結果は、以下の式で与えられる。なお、充電速度α及び閾値θは、（数１０）式で用いらる値と等しい。また閾値θは、負荷重電荷の総量Ｖn-（ｔn ）以上であるとする。
【０１５９】
【数１１】
2020160888.tif 000013
【０１６０】
従って、上記した（数２）式を用いると、全体の積和結果は以下の式で与えられる。
【０１６１】
【数１２】
2020160888.tif 000014
【０１６２】
すなわち全体の積和結果は、充電速度α、積和信号Ｓn+（ｔ）のパルス幅τn+、積和信号Ｓn-（ｔ）のパルス幅τn-、及び出力期間Ｔにより求められる。すなわち、コンパレータ２２ａにより検出されるタイミング、及びコンパレータ２２ｂにより検出されるタイミングに基づいて、容易に積和結果を算出することが可能となる。
【０１６３】
そして図７に示すように、全体の積和結果を表す積和信号として、パルス幅「τn 」を有する積和信号「Ｓn（ｔ）」を容易に出力することが可能となる。なお、積和信号Ｓn+（ｔ）のパルス幅τn+と、積和信号Ｓn-（ｔ）のパルス幅τn-とのいずれが大きいかを判定可能であってもよい。そしてパルス幅τn+の方が大きい場合の積和信号「Ｓn（ｔ）」を正の積和信号として出力し、パルス幅τn-の方が大きい場合の積和信号「Ｓn（ｔ）」を負の積和信号として出力することも可能である。パルス幅τn+と、パルス幅τn-とを比較する回路は、アンド回路やノット回路等を適宜用いることで実現することが可能である。
【０１６４】
例えばＲｅＬＵ関数（ランプ関数）等が用いられる場合等において、正の積和信号「Ｓn（ｔ）」となる場合はそのまま出力され、負の積和信号「Ｓn（ｔ）」となる場合は０を出力する、といった設定も可能である。
【０１６５】
充電速度α及び閾値θの設定として、出力期間Ｔに対して、α＝θ／Ｔとする。これにより、（数６）式、（数７）式、（数１０）式、（数１１）式に含まれる、充電速度α、閾値θ、及び出力期間Ｔにより定められる定数をゼロにすることが可能となり、処理の簡素化を図ることが可能となる。
【０１６６】
例えば、充充電信号のハイレベルの値や抵抗器２０の抵抗値を適宜設定し、充電速度αを調整する。そして閾値θを、入力期間Ｔの長さに基づいて設定する。これにより有利な効果を発揮することが可能となる。
【０１６７】
［ＴＡＣＴ方式のアナログ回路］
図８は、ＴＡＣＴ方式のアナログ回路３の一例を示す模式的な回路図である。複数の入力信号線６には、入力信号ｉｎ1〜ｉｎ6として、信号値ｘiに応じたタイミングでパルス信号（ＴＡＣＴ信号）が入力される。
【０１６８】
ここでは、図２Ｂに例示する、入力値に応じたタイミングに立ち上がりＯＮレベルが維持される継続的なパルス信号が入力される。このパルス信号は、入力期間Ｔ内において、入力期間Ｔに対するＯＮ時間の長さがに入力値に対応している。以下、入力期間Ｔ内におけるＯＮ時間の長さを、入力期間Ｔにおけるパルス幅と記載する場合がある。
【０１６９】
入力期間Ｔが経過したタイミングでは、キャパシタ１３ａに蓄積された電荷は、正の荷重値ｗi+との乗算値に対応する正荷重電荷の総和σ+となる。また同様に、キャパシタ１３ｂに蓄積された電荷は、負の荷重値ｗi-との乗算値に対応する負荷重電荷の総和σ-となる。
【０１７０】
入力期間Ｔの終了後にも電気信号のＯＮレベルが維持されるので、キャパシタ１３ａ及びキャパシタ１３ｂに電荷が蓄積される。そしてキャパシタ１３ａにより保持される電圧が閾値θより大きくなるタイミングに基づいて、正荷重電荷の積和結果を表す積和信号（ＰＷＭ信号）が生成される。
【０１７１】
またキャパシタ１３ｂにより保持される電圧が閾値θより大きくなるタイミングに基づいて、負荷重電荷の積和結果を表す積和信号（ＰＷＭ信号）が生成される。これら正負の積和信号に基づいて、全体の積和結果を表す積和信号を生成することが可能である。
【０１７２】
図８に例示するＴＡＣＴ方式のアナログ回路３において、出力期間Ｔは、充電期間に相当する。また出力期間Ｔにて複数の入力信号線６に入力される入力信号ｉｎ1〜ｉｎ6は、充電信号に相当する。
【０１７３】
従って、図８に例示するＴＡＣＴ方式のアナログ回路３は、複数の入力信号線６を介して、キャパシタ１３ａ及び１３ｂに同じ充電信号が供給される。図示は省略しているが、出力期間Ｔの間に、複数の入力信号線６に入力信号ｉｎ1〜ｉｎ6を入力させる構成が、充電部１５に相当する。従って、入力信号ｉｎ1〜ｉｎ6を入力するための構成が、充電部１５としても機能する。図８に示すように、複数の入力信号線６自体を充電部１５の一部として見做すことも可能である。
【０１７４】
ここで発明者は、入力期間Ｔ、及び出力期間（充電期間）Ｔにおけるキャパシタ１３の電荷の蓄積に関するパラメータとして、時定数について考察した。上記では、図６に示すように、入力期間Ｔ及び出力期間Ｔにおける電荷の蓄積を、一次関数的な直線の変化（線形的な変化）として近似し、「傾きｗi 」「傾きα」を用いて説明した。もちろんこのような近似に基づいて、積和演算を含む所定の演算処理を精度よく実行可能なアナログ方式の演算装置１００を実現することが可能である。
【０１７５】
一方で、入力期間Ｔ、及び出力期間（充電期間）Ｔにおいて、キャパシタ１３の電荷（電位）は、図５及び図８に例示するアナログ回路３の回路構成により定まる時定数に従って蓄積されるものと考えられる。従って回路構成を適宜設計することで、時定数に従った電荷の蓄積に基づいて、さらに精度の高い積和演算を実現可能ではないかと考えた。
【０１７６】
以下、キャパシタ１３の電荷（電位）を、キャパシタ１３に電荷を出力する出力線７の（電荷）電位として説明する場合がある。
【０１７７】
まず発明者は、図８に例示するＴＡＣＴ方式のアナログ回路３に着目した。そして出力線７について、複数の入力信号線６との間に配置される抵抗器１７の数にかかわらず、時定数を一定にする構成を見出した。
【０１７８】
まず、キャパシタ１３ａ及び１３ｂは、出力線７ａ及び７ｂに発生する寄生容量（図示省略）も機能的に含んでいるものとする。この場合、キャパシタ１３ａ及び１３ｂが取り得る容量の最小値は出力線７に発生する寄生容量となる。例えばキャパシタ１３が設けられない場合でも、出力線７ａ及び７ｂに発生する寄生容量に基づいて電荷は蓄積され、閾値判定に基づいて積和信号を生成することが可能である。このことは、図５に例示するＰＷＭ方式のアナログ回路３でも同様である。
【０１７９】
出力線７の時定数は、時間とともに逐次入力される入力信号数と、出力線７に信号を伝達できる状態の抵抗器１７の数（ＯＮ抵抗）により逐次変化する。ここで入力期間Ｔの終了時における時定数に着目する。本実施形態に係るＴＡＣＴ方式のアナログ回路３では、入力期間Ｔの終了時には、全ての入力信号線６に対して信号が入力される。従って、入力期間Ｔの終了時における入力信号数は最大値となり、一定の値となる。この結果、入力期間Ｔの終了時における時定数は、ＯＮ抵抗の数により逐次変化することになる。
【０１８０】
ここで、抵抗器１７の抵抗値を同じ抵抗値Ｒとする。すなわちバイナリコネクトの構成を採用する。また各シナプス回路８の寄生容量が一定の容量Ｃとなるように設計する。１つの出力線７に対して抵抗器１７は並列に接続されるので、Ｎ個の抵抗器１７が接続される（ＯＮ抵抗がＮ個となる）場合は、合成抵抗はＲ／Ｎとなる。一方、シナプス回路８は抵抗器１７の数と同じＮ個となるので、合成容量はＮＣとなる。
【０１８１】
例えば、キャパシタ１３を設けることなく、各シナプス回路８の寄生容量に基づいて積和信号を生成する。この場合、抵抗器１７の数（ＯＮ抵抗の数）にかかわらず、合成抵抗×合成容量の値は、ＲＣとなる。従って、入力期間Ｔの終了時における出力線７の時定数は、抵抗器１７の数にかかわらず、同じＲＣとなる。
【０１８２】
キャパシタ１３を設置する場合、各キャパシタ１３の容量を、所定の定数Ｃ0を抵抗器１７の数（ＯＮ抵抗の数）だけ乗算した値（抵抗器１７の数×Ｃ0）に設定する。これにより時定数は、Ｒ／Ｎ×（ＮＣ＋ＮＣ0）＝Ｒ×（Ｃ＋Ｃ0）となり、抵抗器１７の数にかかわらず一定となる。このように抵抗器１７の数にかかわらず、時定数を一定にすることが可能である。
【０１８３】
従って、入力期間Ｔの終了時における各出力線７の電位Ｖは、以下の式により近似することが可能である。
【０１８４】
【数１３】
2020160888.tif 000015
【０１８５】
図９は、入力期間Ｔの終了時における各出力線７の電位Ｖについて説明するための模式的なグラフである。（数１３）式及び図９を参照して、入力期間Ｔの終了時における各出力線７の電位Ｖについて説明する。なお図９のグラフ中の曲線は、（数１３）式に対応する時定数曲線である。
【０１８６】
「Ｖｃ」は、定数であり、時定数以上の時間が経過した後の電位の収束値に応じた値となる。
「ｔave」は、各入力信号線６に入力されるパルス信号の、入力期間Ｔにおけるパルス幅の平均である。
【０１８７】
なお入力期間Ｔの終了時までの各出力線７の電荷の変化が、図９に示す時定数曲線に沿って行われるとは限らない。少なくとも、入力期間Ｔの終了時における各出力線７の電位Ｖが、（数１３）式にて近似することが可能であることが見出された。
【０１８８】
一方で、出力期間（充電期間）Ｔには、全ての入力信号線６にＯＮレベルの入力信号ｉｎ1〜ｉｎ6（充電信号）が入力される。従って、出力期間（充電期間）Ｔにおける電荷の変化は、図９に示す時定数曲線に沿って行われると考えられる。
【０１８９】
ここで（数１３）式にて近似される、入力期間Ｔの終了タイミングｔnにおける各出力線７の電位Ｖを「Ｖｔn 」とする。また入力期間Ｔの終了タイミングｔnからの時間（出力期間Ｔ内における時間）をｔとする。そうすると、出力期間Ｔにおける各出力線７の電位「Ｖout」は、以下の式により近似することが可能である。
【０１９０】
【数１４】
2020160888.tif 000016
【０１９１】
ここで、図９に示すように、（数１３）式に対応する時定数曲線に従って、入力期間Ｔと閾値θとを定める。すなわち（数１３）の「ｔave」に入力期間Ｔを代入した場合の電位Ｖを、閾値θとする。これにより全ての入力信号線６に、入力期間Ｔにおけるパルス幅が最大となる最大パルスが入力された場合には、入力期間Ｔの終了タイミング（出力期間Ｔの開始タイミング）で、出力線７の電位が閾値を超える。
【０１９２】
一方、全ての入力信号線６に、入力期間Ｔにおけるパルス幅が０となるパルスが入力された場合には、出力期間Ｔの終了タイミングで、出力線７の電位が閾値を超える。この結果、出力期間Ｔ内にて、積和信号を高い分解能で精度よく算出することが可能となる。すなわち閾値θを、入力期間Ｔの長さに基づいて設定することで、有利な効果を発揮することが可能となる。
【０１９３】
図９に示すように、閾値θにより、キャパシタ１３ａ及び１３ｂの各々に対して閾値判定を実行する。これにより、各パルス信号の入力期間Ｔにおけるパルス幅の平均である「ｔave」をパルス幅「τn 」とする積和信号「Ｓn（ｔ）」を精度よく生成して出力することが可能となる。このように、積和信号「Ｓn（ｔ）」のパルス幅「τn 」についても、（数１３）式にて近似することが可能であることが見出された。
【０１９４】
各アナログ回路３において、入力信号線６と正電荷出力線７ａとを接続する抵抗器１７の数（すなわち正荷重乗算部の数）、及び入力信号線６と負電荷出力線７ｂとを接続する抵抗器１７の数（すなわち負重乗算部の数）をどのように組み合わせたとしても、正電荷出力線７ａの電位Ｖ+、及び負電荷出力線７ｂの電位Ｖ-について、図９に例示する積和演算が実現される。
【０１９５】
従って、図７に例示するのと同様に、積和信号Ｓn+（ｔ）のパルス幅τn+、及び積和信号Ｓn-（ｔ）のパルス幅τn-に基づいて、全体の積和結果を表す積和信号「Ｓn（ｔ）」を算出することが可能である。
【０１９６】
なお、他の構成が採用される場合でも、正電荷出力線７ａの時定数と、負電荷出力線７の時定数とが等しくなるように、アナログ回路３を設計する。これにより正電荷出力線７ａの電位Ｖ+、及び負電荷出力線７ｂの電位Ｖ-について、図９に例示する積和演算が実現される。
【０１９７】
もちろん、正の荷重値ｗi+、及び負の荷重値ｗi-の絶対値が同じ値で固定されるバイナリコネクトの構成が採用される場合に限定される訳ではない。
【０１９８】
例えば正の荷重値ｗi+、及び負の荷重値ｗi-の絶対値が、多値化される。すなわち正の荷重値ｗi+、及び負の荷重値ｗi-の絶対値が、互いに異なる複数の値のうちのいずれか１つに設定される。あるいは、正の荷重値ｗi+、及び負の荷重値ｗi-の絶対値が、ランダムに設定される。
【０１９９】
この場合でも、正電荷出力線７ａの時定数と、負電荷出力線７の時定数とが等しくなるように、アナログ回路３を設計する。これにより正電荷出力線７ａの電位Ｖ+、及び負電荷出力線７ｂの電位Ｖ-について、図９に例示する説明した積和演算が実現される。
【０２００】
本開示において、出力線７の時定数は、複数のシナプス回路８による出力線７への乗算値に対応する電荷の出力に関する時定数に含まれる。正電荷出力線７ａの時定数は、複数の正荷重乗算部８ａによる正電荷出力線７ａへの正荷重電荷の出力に関する時定数に含まれる。負電荷出力線７ｂの時定数は、複数の負荷重乗算部８ｂによる負電荷出力線７ｂへの負荷重電荷の出力に関する時定数に含まれる。
【０２０１】
次に、図５に例示するＰＷＭ方式のアナログ回路３において考察する。図５に例示するＰＷＭ方式のアナログ回路３では、入力期間Ｔにて、複数の入力信号線６に入力信号ｉｎ1〜ｉｎ6が入力される。そして出力期間Ｔにて、充電線１９を介して、充電信号ＣＨが入力される。
【０２０２】
ここで入力期間Ｔの終了時における各出力線７の電位Ｖは、ＴＡＣＴ方式と同様に、（数１３）式により近似することが可能である。すなわち図９に例示するように、出力線７の時定数に応じた時定数曲線にて、近似することが可能である。その後、充電部１５による充電が、同じ時定数曲線に従って実行されるように、充電線１９や抵抗器２０の抵抗値を設計する。これにより、図９に例示する積和演算が実現される。
【０２０３】
例えば、図５に示す構成において、正側抵抗器１７ａの合成抵抗と、充電線１９に接続される抵抗器２０ａの抵抗値とを等しくする。これにより正電荷出力線７ａに関して、図９に例示する積和演算が実現される。また負側抵抗器１７ｂの合成抵抗と、充電線１９に接続される抵抗器２０ｂの抵抗値とを等しくする。これにより負電荷出力線７ｂに関して、図９に例示する積和演算が実現される。
【０２０４】
例えば入力期間Ｔにおける正電荷出力線７ａの時定数と、負電荷出力線７ｂの時定数とが等しくなるように、アナログ回路３を設計する。そして、正側抵抗器１７ａの合成抵抗と抵抗器２０ａの抵抗値とを等しくし、負側抵抗器１７ｂの合成抵抗と抵抗器２０ｂの抵抗値とを等しくする。
【０２０５】
これにより、正電荷出力線７ａの電位Ｖ+、及び負電荷出力線７ｂの電位Ｖ-について、図９に例示する積和演算が、同じ時定数に従って実現される。この結果、各パルス信号の入力期間Ｔにおけるパルス幅の平均である「ｔave」をパルス幅「τn 」とする積和信号「Ｓn（ｔ）」を、精度よく生成して出力することが可能となる。
【０２０６】
もちろん、本技術の適用が、図９に例示する積和演算が実現される場合に限定される訳ではない。ＰＷＭ方式のアナログ回路３及びＴＡＣＴ方式のアナログ回路３として、他の構成や他の積和演算が実行されてもよい。いずれにせよ正電荷出力線７ａの電位（キャパシタ１３ａに保持された電圧）Ｖ+、及び負電荷出力線７ｂの電位（キャパシタ１３ｂに保持された電圧）Ｖ-に基づいて、積和演算の結果を得ることが可能である。
【０２０７】
本実施系形態では、ＰＷＭ方式のアナログ回路３、及びＴＡＣＴ方式のアナログ回路３のいずれにおいても、複数の入力信号線６、複数のシナプス回路８、蓄積部１１、充電部１５、及び信号出力部１２を有する。
【０２０８】
蓄積部１１は、シナプス回路（正荷重乗算部）８ａにより生成された正荷重電荷を蓄積可能なキャパシタ１３ａと、シナプス回路（負荷重乗算部）８ｂにより生成された負荷重電荷を蓄積可能なキャパシタ１３ｂとを有する。
【０２０９】
充電部１５は、入力期間Ｔ後に、キャパシタ１３ａ及び１３ｂを充電する。信号出力部１２は、キャパシタ１３ａ及び１３ｂの各々に対して、所定の閾値により閾値判定を実行することで、積和信号を出力することが可能である。なお所定の閾値は、入力期間の長さに基づいて設定されてもよい。
【０２１０】
図１０〜図１３は、演算装置１００の構成例を示す模式図である。
【０２１１】
図１０〜図１３に例示する演算装置１００は、複数の入力信号線６と、複数の入力信号線６に対して並列に接続された複数のアナログ回路３とを有する。このような構成を採用することで、各アナログ回路３に対して並列に電気信号を入力することが可能となり、演算処理の高速化を図ることが可能である。この結果、優れた演算性能を発揮することが可能となる。
【０２１２】
図１０及び図１１に例示する演算装置１００は、複数のアナログ回路３として、図５〜図７を参照して説明したＰＷＭ方式のアナログ回路３が配置される。図１２及び図１３に例示する演算装置１００は、複数のアナログ回路３として、図８及び図９を参照して説明したＴＡＣＴ方式のアナログ回路３が配置される。
【０２１３】
本実施形態では、複数のアナログ回路３に対して、充電部１５による充電が共通の充電態様で実行される。またニューロン回路９内の信号出力部１２による閾値判定に用いられる所定の閾値として、共通の閾値が設定される。すなわち各アナログ回路３にて同じ充電態様で充電が行われ、同じ閾値を用いて閾値判定が実行される。
【０２１４】
アナログ回路３内においては、キャパシタ１３ａ及び１３ｂの各々に対して、共通の充電態様が実行される。すなわち複数のアナログ回路３に含まれる複数のキャパシタ１３ａ及び１３ｂに対して、共通の充電態様により充電が行われる。そして、複数のアナログ回路３にて、共通の閾値にて閾値判定が実行され、積和信号が出力される。
【０２１５】
共通の充電態様とは、各アナログ回路３において、共通の充電期間にて、充電信号を供給する充電が挙げられる。さらに、各アナログ回路３において同じ充電信号が供給される形態も、共通の充電態様に含まれる。また共通の充電態様は、共通の充電速度（充電率）による充電や、共通の時定数に従った充電等を含む。もちろんこれらに限定される訳ではない。
【０２１６】
例えば図１０及び図１１に示すように、複数のアナログ回路３に対して、共通の充電線１９が配置される。充電線１９は、複数の入力信号線６と平行となるように配置される。充電線１９と、各アナログ回路３の正電荷出力線７ａとの間には、抵抗器２０ａが接続される。充電線１９と、各アナログ回路３の負電荷出力線７ｂとの間には、抵抗器２０ｂが接続される。
【０２１７】
出力期間（充電期間）Ｔの間にＯＮレベルとなる充電信号が充電線１９を介して入力される。これにより共通の充電期間にて、同じ充電信号を供給することが可能となる。また抵抗器２０ａ及び２０ｂとして、全て同じ抵抗値を有するものを配置する。これにより共通の充電期間にて、共通の充電速度により充電を行うことが可能となる。
【０２１８】
例えば、共通の充電期間にて、共通の充電速度による充電が実行されるとする。この場合、各アナログ回路３の正電荷出力線７ａの電位、負電荷出力線７ｂの電位は、図６に例示するような充電速度αに従って上昇する。
【０２１９】
従って図７に例示するように、各アナログ回路３にて、積和信号Ｓn+（ｔ）のパルス幅τn+、及び積和信号Ｓn-（ｔ）のパルス幅τn-に基づいて、全体の積和結果を表す積和信号「Ｓn（ｔ）」を算出することが可能である。
【０２２０】
また、出力期間Ｔにおける各出力線７（正電荷出力線７ａ、負電荷出力線７ｂ）の時定数が共通の値となるように、各アナログ回路３及び充電部１５を設計する。この場合、共通の時定数に従った充電を実現することが可能である。
【０２２１】
また複数のアナログ回路３の各々にて、入力期間Ｔにおける正電荷出力線７ａの時定数と、負電荷出力線７ｂの時定数とが等しくなるように、かつ、その時定数の値が、全てのアナログ回路３で共通の値となるように、各アナログ回路３を設計する。そして、出力期間Ｔにおける正電荷出力線７ａの時定数と、負電荷出力線７ｂの時定数とが、入力期間Ｔにおける時定数と同じになるように、充電部１５を設計する。これにより各アナログ回路３にて、図９に例示する積和演算が実現される。なお閾値は、時定数曲線に従って、入力期間Ｔに基づいて定められ、共通の閾値として設定される。
【０２２２】
また図１２及び図１３に示すように、出力期間ＴにＯＮ状態が維持するように、入力信号を入力する。これにより共通の充電期間にて、同じ充電信号が供給される充電が実行される。
【０２２３】
また、各出力線７（正電荷出力線７ａ、負電荷出力線７ｂ）の時定数が共通の値となるように、各アナログ回路３を及び充電部を設計する。この場合、共通の時定数に従った充電を実現することが可能である。これにより各アナログ回路３にて、図９に例示する積和演算を実現可能である。なお、閾値は、時定数曲線に従って、入力期間Ｔに基づいて定められ、共通の閾値として用いられる。
【０２２４】
ここで発明者は、共通の充電態様による充電、及び共通の閾値を用いた閾値判定を行った際の、各アナログ回路３による積和信号の出力について考察を重ねた。そして、共通の出力期間Ｔにて、各アナログ回路３から適正に積和信号を出力させることで、積和演算の精度を向上させることを見出した。言い換えれば、共通の出力期間Ｔにて積和信号を出力可能なアナログ回路の数を多くすることで、積和演算の精度を向上させることを見出した。
【０２２５】
例えば図１０及び図１１に示す演算装置１００において、バイナリコネクトの構成が採用されたとする。バイナリコネクトでは、正の荷重値、及び負の荷重地の絶対値が、同じ値で固定される。すなわち抵抗器１７の抵抗値は、全て同じ値で固定される。
【０２２６】
図１０に示す構成では、各アナログ回路３にて、正側抵抗器１７ａ及び負側抵抗器１７ｂの数の合計が共通の値に設定されている（７個）。従って、図１０に示す構成では、複数のアナログ回路３において、複数のシナプス回路８に設定された正の荷重値の総和（以下、正側総和値と記載する）と、負の荷重値の絶対値の総和（以下、負側総和値と記載する）とを足した値が、共通の値となる。
【０２２７】
なお、正側総和値と、負側総和値とを足した値は、複数のシナプス回路８に設定された荷重値の絶対値の総和に相当し、以下、荷重総和値と記載する。
【０２２８】
図１１に示す構成では、各アナログ回路３にて、正側抵抗器１７ａ及び負側抵抗器１７ｂの数の合計が共通の値に設定されていない。例えば抵抗器１７の数の合計が、互いに異なる複数の数のいずれかに設定されてもよい。あるいは抵抗器１７の数の合計が、ランダムに設定されてもよい。
【０２２９】
従って、図１１に示す構成では、複数のアナログ回路３において、正側総和値と、負側総和値とを足した値（荷重総和値）は、共通の値とはならない。例えば、荷重総和値が、互いに異なる複数の値のいずれかになる構成を実現することが可能である。あるいは荷重総和値が、ランダムな値になる構成を実現することも可能である。
【０２３０】
なお図１１に示す構成では、正側抵抗器１７ａ及び負側抵抗器１７ｂの両方が設定されていないシナプス回路８が存在する。このシナプス回路８は、積和演算において、荷重値がゼロとなる項に相当する乗算部ともいえる。
【０２３１】
図１０及び図１１に示す構成において、バイナリコネクトではない構成が採用されるとする。正の荷重値、及び負の荷重値の絶対値が、多値化される。あるいは、正の荷重値、及び負の荷重値の絶対値がランダムに設定される。
【０２３２】
正側総和値と負側総和値とを足した値（荷重総和値）については、共通の値となる構成、互いに異なる複数の値のいずれかになる構成、及びランダムな値になる構成の、いずれもを実現することが可能である。
【０２３３】
例えば荷重総和値が共通の値となる、あるいは、荷重総和値が互いに異なる複数の値のいずれかになることを条件として、多値化された抵抗器１７や、抵抗値がランダムな抵抗器１７を適宜用いて、図１０及び図１１に例示する演算装置１００を実現することが可能である。
【０２３４】
図１２及び図１３に示す演算装置１００においても、同様のことが言える。例えばバイナリコネクトの構成が採用された場合に、図１２に示す構成では、複数のアナログ回路３において、荷重総和値が、共通の値となる。図１３に示す構成では、複数のアナログ回路３において、荷重総和値は、共通の値とはならない。例えば、荷重総和値が、互いに異なる複数の値のいずれかになる構成を実現することが可能である。あるいは荷重総和値が、ランダムな値になる構成を実現することも可能である。
【０２３５】
図１２及び図１３に示す構成において、バイナリコネクトではない構成が採用されるとする。この場合は、荷重総和値については、共通の値となる構成、互いに異なる複数の値のいずれかになる構成、及びランダムな値になる構成の、いずれもを実現することが可能である。
【０２３６】
このような種々の構成を有する多入力×他出力の演算装置１００に対して、共通の充電態様による充電、及び共通の閾値による閾値判定を行い、各アナログ回路３から適正に積和信号を出力させる。そのために発明者は、各アナログ回路３における荷重総和値、正側総和値、及び負側総和値に着目した。
【０２３７】
そして、複数のアナログ回路３における荷重総和値の最大値に基づいた充電を実行すること、複数のアナログ回路３における荷重総和値の最大値に基づいた閾値を用いて閾値判定を実行することを、新たに考案した。すなわち複数のアナログ回路３の各々における荷重総和値のうちの最大値に基づいて充電を行い、最大値に基づいた閾値を用いて閾値判定を行う技術を考案した。
【０２３８】
例えば図１０及び図１１に示す構成において、荷重総和値が最大値となるアナログ回路３に含まれる全ての抵抗器１７を並列に接続した場合の合成抵抗を、共通の抵抗値とする。そして、全ての抵抗器２０ａ及び２０ｂの抵抗値を、その共通の抵抗値にて統一する。この場合、出力期間Ｔにおいて、共通の時定数に従った充電が実現される。
【０２３９】
この充電は、荷重総和値が最大値となる複数のシナプス回路８による出力線７への乗算値に対応する電荷の出力に関する時定数を、共通の時定数とする充電に相当する。
【０２４０】
閾値については、共通に抵抗値により規定される時定数曲線に従って、入力期間Ｔに基づいて定める。これにより、各アナログ回路３において、共通の出力期間Ｔにて、積和信号を出力させることが可能となる。これにより積和演算の精度を向上させることが可能となる。なお閾値は、最大値に基づいた閾値に相当する。
【０２４１】
また発明者は、複数のアナログ回路３における正側総和値及び負側総和値の中の最大値に基づいた充電を実行すること、複数のアナログ回路３における正側総和値及び負側総和値の中の最大値に基づいた閾値を用いて閾値判定を実行することを、新たに考案した。すなわち各アナログ回路３の正側総和値及び負側総和値を、複数のアナログ回路３の全体にわたって比較し、その中の最大値に基づいて充電を行い、最大値に基づいた閾値を用いて閾値判定を行うことを考案した。
【０２４２】
ここで、複数のアナログ回路３における正側総和値及び記負側総和値の中の最大値を、最大総和値とする。
【０２４３】
最大総和値に関する正荷重電荷又は負荷重電荷を、最大荷重電荷とする。例えば複数のアナログ回路３のうちの１つのアナログ回路３の正側総和値が最大総和値となったとする。入力期間Ｔにおいて、そのアナログ回路３にて正電荷出力線７ａから出力される正荷重電荷が、最大荷重電荷となる。
【０２４４】
あるいは、１つのアナログ回路３の負側総和値が最大総和値となったとする。入力期間Ｔにおいて、そのアナログ回路３にて負電荷出力線７ｂから出力される負荷重電荷が、最大荷重電荷となる。
【０２４５】
なお最大荷重電荷は、入力信号のレベル等とは関係のないパラメータである。すなわち入力信号としてどのような信号が入力されるか否かに関係なく、最大総和値となる正荷重出力線又は負荷重出力線から出力される正荷重電荷又は負荷重電荷が、最大荷重電荷となる。
【０２４６】
最大荷重電荷が出力される正電荷出力線又は負電荷出力線を、最大電荷出力線とする。
【０２４７】
図１２及び図１３に示す構成において、最大電荷出力線に接続される抵抗器１７の合成抵抗を、共通の抵抗値とする。そして、全ての抵抗器２０ａ及び２０ｂの抵抗値を、その共通の抵抗値にて統一する。この場合、出力期間Ｔにおいて、共通の時定数に従った充電が実現される。なお、最大電荷出力線に接続される抵抗器１７の合成抵抗は、最大総和値に対応するパラメータとなる。
【０２４８】
この充電は、最大電荷出力線への最大荷重電荷の出力に関する時定数を、共通の時定数とする充電に相当する。
【０２４９】
閾値については、共通に抵抗値により規定される時定数曲線に従って、入力期間Ｔに基づいて定める。これにより、各アナログ回路３において、共通の出力期間Ｔにて、積和信号を出力させることが可能となる。これにより積和演算の精度を向上させることが可能となる。なお閾値は、最大総和値に基づいた閾値に相当する。
【０２５０】
なお、全ての抵抗器１７が正電荷出力線又は負電荷出力線の一方のみに接続されているアナログ回路３の荷重総和値が、複数のアナログ回路３において最大値となるとする。この場合、荷重総和値の最大値は、正側総和値及び負側総和値の中の最大値である最大総和値にもなる。従って同じ充電態様により充電が行われ、同じ閾値にて閾値判定が実行される。
【０２５１】
図１２及び図１３に示す構成において、荷重総和値が最大値となるアナログ回路３に含まれる全ての抵抗器１７が並列に接続された出力線に、出力期間Ｔにて充電信号を入力した場合の時定数曲線に従って、閾値を設定する。なお、荷重総和値が最大値となるアナログ回路３に含まれる全ての抵抗器１７が並列に接続された出力線が、実際に存在するとは限らない。
【０２５２】
このような閾値を設定することで、各アナログ回路３において、共通の出力期間Ｔにて、積和信号を出力させることが可能となる。これにより積和演算の精度を向上させることが可能となる。なお閾値は、最大値に基づいた閾値に相当する。
【０２５３】
また、最大電荷出力線に対して、出力期間Ｔに充電信号を入力した場合の時定数曲線に従って、閾値を設定する。これにより、各アナログ回路３において、共通の出力期間Ｔにて、積和信号を出力させることが可能となる。この結果、積和演算の精度を向上させることが可能となる。なお閾値は、最大総和値に基づいた閾値に相当する。
【０２５４】
なお、全ての抵抗器１７が正電荷出力線又は負電荷出力線の一方のみに接続されているアナログ回路３の荷重総和値が、複数のアナログ回路３において最大値となるとする。この場合、荷重総和値の最大値は、正側総和値及び負側総和値の中の最大値である最大総和値にもなる。従って同じ閾値にて閾値判定が実行される。
【０２５５】
もちろん、このような充電態様、及び閾値の設定に限定される訳ではない。共通の充電態様による充電、及び共通の閾値を用いた閾値判定を実現するための、任意の構成や方法が採用されてよい。また、上記した図９に例示する積和演算を実現するための構成や方法等と組み合わされてもよい。
【０２５６】
図１４は、ニューラルネットワークの構成例を示す模式図である。例えば、図１４に示すように、複数の積和演算、複数の正規化処理、及び複数のプーリング処理を実行することで、ニューラルネットワークが実現される。
【０２５７】
ここで積和演算は、複数のアナログ回路３を含む演算装置１００による、複数の積和結果の出力に相当する。正規化処理は、次段の積和演算の入力のために、入力信号を正規化する処理である。プーリング処理は、次段の積和演算の入力数に合わせて、入力信号の数を減らす処理である。正規化処理及びプーリング処理により、処理の簡素化や処理時間の短縮を図ることが可能となる。
【０２５８】
なお図１４では、積和演算１〜８をそれぞれ実行する演算装置１００が、共通の時定数にて設計された複数のアナログ回路３により構成されている場合が図示されている。すなわち各演算装置１００において、共通の時定数に従った充電が、共通の充電態様として実行される。
【０２５９】
各演算装置１００において、共通の時定数曲線に基づいて、共通の入力期間Ｔ及び共通の閾値θが設定される。一方、図１４に示す例では、異なる演算装置１００に対しては、異なる入力期間Ｔ及び異なる閾値が設定されている。これに限定されず、全ての演算装置１００に対して、共通の入力期間Ｔ及び共通の閾値θが設定されてもよい。
【０２６０】
もちろん、他の構成を有するアナログ回路３により演算装置１００が構成され、積和演算が実行されてもよい。この場合でも、各アナログ回路３にて、共通の充電態様及び共通の閾値を設定することで、効率のよい高速な演算処理を実現することが可能となる。
【０２６１】
以上、本実施形態に係る演算装置１００では、１以上のアナログ回路３について、共通の充電態様が実行され、また共通の閾値が設定される。これにより、積和演算を行うアナログ方式の回路において、効率のよい高速な演算処理を実現することが可能となる。すなわち複数のアナログ回路３を並列に複数並べることで、１度の入力により一括同時の並列演算が可能となり、高速演算と効率演算とが実現される。
【０２６２】
＜その他の実施形態＞
本技術は、以上説明した実施形態に限定されず、他の種々の実施形態を実現することができる。
【０２６３】
図１５は、ＰＷＭ方式のアナログ回路３の他の例を示す模式的な回路図である。図１５に例示するアナログ回路３では、充電部１５として、２つの電流源２５ａ及び２５ｂが設けられる。
【０２６４】
電流源２５ａは、スイッチ１６ｃを介して、キャパシタ１３ａの正電荷出力線７ａに接続されている側（ＧＮＤの反対側）に接続される。電流源２５ｂは、スイッチ１６ｄを介して、キャパシタ１３ｂの負電荷出力線７ｂに接続されている側（ＧＮＤの反対側）に接続される。
【０２６５】
図１５に例示するアナログ回路３では、電流源２５ａ及び２５ｂにより、キャパシタ１３ａ及び１３ｂが同じ充電速度で充電される。これにより正電荷出力線７ａの電位（キャパシタ１３ａに保持された電圧）Ｖ+、及び負電荷出力線７ｂの電位（キャパシタ１３ｂに保持された電圧）Ｖ-が、それぞれ増加される。電流源２５の具体的な構成は限定されず、任意に設計されてよい。
【０２６６】
このような構成が採用される場合でも、１以上のアナログ回路３に対して、共通の充電態様による充電、及び共通の閾値による閾値判定を実行することが可能である。例えば複数のアナログ回路３を並列に配置した場合において、共通の充電態様による充電、及び共通の閾値による閾値判定を実行する。これにより効率のよい高速な演算処理を実現することが可能となる。
【０２６７】
図１６は、ＰＷＭ方式のアナログ回路３の他の例を示す模式的な回路図である。図１７は、図１６に示すアナログ回路３による積和信号の算出例を説明するための図である。
【０２６８】
図１６に例示するアナログ回路３では、差動増幅回路２６により、正荷重電荷の総量と、負荷重電荷の総量との差に対応する電荷（Ｖ+−Ｖ-）が出力され、蓄積部１１に含まれるキャパシタ１３に蓄積される。差動増幅回路２６の具体的な構成は限定されず、任意に設計されてよい。
【０２６９】
入力期間Ｔの開始タイミングでは、スイッチ１６ａ、１６ｂ、及び１６ｃがＯＮとなり、スイッチ１６ｂがＯＦＦとなる。そして、入力期間Ｔ内に、入力信号が入力される。キャパシタ１３には、差動増幅回路２６により出力される電荷（Ｖ+−Ｖ-）が蓄積される。なお図１７では、入力期間Ｔにおける電荷の蓄積状態の図示は省略されている。
【０２７０】
入力期間Ｔの終了タイミングｔnでは、スイッチ１６ｃがＯＦＦに切替えられ、またスイッチ１６ｄがＯＮに切替えられる。そして図１７に示すように、入力期間Ｔの終了タイミングｔnで、充電部１５（電流源２５）による充電が開始される。
【０２７１】
また信号出力部１２のコンパレータ２２により、キャパシタ１３により保持される電圧が閾値θより大きくなるタイミングが検出される。検出されたタイミングに基づいて、信号生成部２３により積和信号（ＰＷＭ信号）「Ｓn（ｔ）」が算出される。
【０２７２】
このように、正荷重電荷の総量と、負荷重電荷の総量との差に対応する電荷（Ｖ+−Ｖ-）に対して閾値判定を実行することで、積和信号「Ｓn（ｔ）」を出力することが可能である。また１以上のアナログ回路３に対して、共通の充電態様による充電、及び共通の閾値による閾値判定を実行することが可能である。例えば複数のアナログ回路３を並列に配置した場合において、共通の充電態様による充電、及び共通の閾値による閾値判定を実行する。これにより、効率のよい高速な演算処理を実現することが可能となる。
【０２７３】
上記では、複数のアナログ回路が並列に配置された場合を中心に説明を行った。これに限定されず、単体のアナログ回路に対しても、本技術は適用可能である。例えば正荷重値蓄積部及び負荷重蓄積部を、共通の充電態様にて充電する。そして正荷重電荷及び負荷重電荷に対して、共通の閾値にて、閾値判定をする。これにより、効率のよい高速な演算処理を実現することが可能となる。
【０２７４】
上記では、蓄積部により保持された電圧が閾値を過ぎて大きくなるタイミングに基づいて、積和信号を出力する場合を例に挙げた。しかしながら、蓄積部により保持された電圧が閾値を過ぎて小さくなるタイミングに基づいて、積和信号を出力する構成が採用されてもよい。例えば、蓄積部として機能するキャパシタの電圧が、所定のプリセット値となるまで予め充電される。そして信号値と荷重値との乗算値に対応する電荷の和が蓄積された後に、キャパシタを所定の速度で放電する。このような場合、キャパシタにより保持された電圧が閾値を過ぎて小さくなるタイミングに基づいて、積和信号を出力することが可能である。もちろんこのような構成に限定される訳ではない。なお本開示では、キャパシタの放電は、キャパシタに負の電荷を充電することに含まれる。
【０２７５】
上記では、１対の出力線が用いられる場合を説明した。これに限定されず、３以上の出力線が設けられてもよい。すなわち１以上の任意の数の出力線が用いられる場合でも、上記で説明した本技術は適用可能である。例えば乗算部は、対応する入力線と、１以上の出力線のいずれか１つとの間に接続され荷重値を規定する抵抗器を含み、抵抗器が接続された出力線に乗算値に対応する電荷を出力する。もちろんこれに限定される訳ではない。
【０２７６】
各図面を参照して説明した演算装置、積和演算装置、アナログ回路、シナプス回路、ニューロン回路等の各構成、積和信号の生成方法等はあくまで一実施形態であり、本技術の趣旨を逸脱しない範囲で、任意に変形可能である。すなわち本技術を実施するための他の任意の構成や方法等が採用されてよい。
【０２７７】
本開示において、「同じ」「等しい」「直交」「平行」等は、「実質的に同じ」「実質的に等しい」「実質的に直交」「実質的に平行」等を含む概念とする。例えば「完全に同じ」「完全に等しい」「完全に直交」「完全に平行」等を基準とした所定の範囲（例えば±１０％の範囲）に含まれる状態も含まれる。
【０２７８】
以上説明した本技術に係る特徴部分のうち、少なくとも２つの特徴部分を組み合わせることも可能である。すなわち各実施形態で説明した種々の特徴部分は、各実施形態の区別なく、任意に組み合わされてもよい。また上記で記載した種々の効果は、あくまで例示であって限定されるものではなく、また他の効果が発揮されてもよい。
【０２７９】
なお、本技術は以下のような構成も採ることができる。
（１）
所定の入力期間内に、入力値に応じた電気信号がそれぞれ入力される複数の入力線と、
各々が、
前記複数の入力線の各々に入力される前記電気信号に基づいて、前記入力値に荷重値を乗算した乗算値に対応する電荷を生成する複数の乗算部と、
前記複数の乗算部の各々により生成された前記乗算値に対応する電荷を蓄積する蓄積部と、
前記入力期間後に、前記乗算値に対応する電荷が蓄積された前記蓄積部を充電する充電部と、
前記充電部による充電の開始後、前記蓄積部により保持される電圧に対して所定の閾値により閾値判定を実行することで、前記乗算値の和を表す積和信号を出力する出力部と
を有する１以上の積和演算装置と
を具備し、
前記１以上の積和演算装置は、前記充電部による充電が共通の充電態様で実行され、前記所定の閾値として共通の閾値が設定される
演算装置。
（２）（１）に記載の演算装置であって、
前記１以上の積和演算装置は、前記複数の入力線に対して並列に接続された複数の積和演算装置である
演算装置。
（３）（１）又は（２）に記載の演算装置であって、
前記共通の充電態様は、共通の充電期間にて、同じ充電信号を供給する充電を含む
演算装置。
（４）（１）から（３）のうちいずれか１つに記載の演算装置であって、
前記共通の充電態様は、共通の充電速度による充電を含む
演算装置。
（５）（１）から（４）のうちいずれか１つに記載の演算装置であって、
前記共通の充電態様は、共通の時定数に従った充電を含む
演算装置。
（６）（１）から（５）のうちいずれか１つに記載の演算装置であって、
前記共通の充電態様は、前記複数の乗算部に設定された前記荷重値の絶対値の総和を荷重総和値として、前記１以上の積和演算装置における前記荷重総和値の最大値に基づいた充電を含む
演算装置。
（７）（５）又は（６）に記載の演算装置であって、
前記１以上の積和演算装置の各々は、電荷出力線を有し、
前記複数の乗算部は、前記電荷出力線に前記乗算値に対応する電荷を出力し、
前記共通の充電態様は、前記荷重総和値が前記最大値となる前記複数の乗算部による前記電荷出力線への前記乗算値に対応する電荷の出力に関する時定数を、前記共通の時定数とする充電を含む
演算装置。
（８）（１）から（７）のうちいずれか１つに記載の演算装置であって、
前記共通の閾値は、前記入力期間の長さに基づいて設定される
演算装置。
（９）（１）から（８）のうちいずれか１つに記載の演算装置であって、
前記共通の閾値は、前記複数の乗算部に設定された前記荷重値の絶対値の総和を荷重総和値として、前記１以上の積和演算装置における前記荷重総和値の最大値に基づいて設定される
演算装置。
（１０）（１）から（９）のうちいずれか１つに記載の演算装置であって、
前記共通の充電態様は、共通の充電期間にて、同じ充電信号を供給する充電を含み、
前記充電部は、前記蓄積部に接続され、前記共通の充電期間にて、前記蓄積部に前記同じ充電信号を供給する充電線を有する
演算装置。
（１１）（１）から（９）のうちいずれか１つに記載の演算装置であって、
前記共通の充電態様は、共通の充電期間にて、同じ充電信号を供給する充電を含み、
前記充電部は、前記共通の充電期間にて、前記複数の入力線を介して前記蓄積部に前記同じ充電信号を供給する
演算装置。
（１２）（１）から（１１）のうちいずれか１つに記載の演算装置であって、
前記複数の乗算部は、前記入力値に正の荷重値を乗算した乗算値に対応する正荷重電荷を生成する正荷重乗算部、又は前記入力値に負の荷重値を乗算した乗算値に対応する負荷重電荷を生成する負荷重乗算部の少なくとも一方を含み、
前記蓄積部は、前記正荷重乗算部により生成された前記正荷重電荷を蓄積可能な正電荷蓄積部と、前記負荷重乗算部により生成された前記負荷重電荷を蓄積可能な負電荷蓄積部とを有し、
前記充電部は、前記正電荷蓄積部、及び前記負電荷蓄積部を、前記共通の充電態様で充電し、
前記出力部は、前記正電荷蓄積部、及び前記負電荷蓄積部の各々に対して、前記共通の閾値により閾値判定を実行することで、前記積和信号を出力する
演算装置。
（１３）（１２）に記載の演算装置であって、
前記共通の充電態様は、前記複数の乗算部に設定された前記正の荷重値の総和を正側総和値、及び前記負の荷重値の絶対値の総和である負側総和値として、前記１以上の積和演算装置における前記正側総和値及び前記負側総和値の中の最大値に基づいた充電を含む
演算装置。
（１４）（１３）に記載の演算装置であって、
前記１以上の積和演算装置の各々は、正電荷出力線と、負電荷出力線とを有し、
前記正電荷乗算部は、前記正電荷出力線に前記正荷重電荷を出力し、
前記負電荷乗算部は、前記負電荷出力線に前記負荷重電荷を出力し、
前記１以上の積和演算装置における前記正側総和値及び前記負側総和値の中の最大値を、最大総和値とし、
前記最大総和値に関する前記正荷重電荷又は前記負荷重電荷を、最大荷重電荷とし、
前記最大荷重電荷が出力される前記正電荷出力線又は前記負電荷出力線を、最大電荷出力線とすると、
前記共通の充電態様は、前記最大電荷出力線への前記最大荷重電荷の出力に関する時定数を共通の時定数として、前記共通の時定数に従った充電を含む
演算装置。
（１５）（１２）から（１４）のうちいずれか１つに記載の演算装置であって、
前記共通の閾値は、前記複数の乗算部に設定された前記正の荷重値の総和を正側総和値、及び前記負の荷重値の絶対値の総和である負側総和値として、前記１以上の積和演算装置における前記正側総和値及び前記負側総和値の中の最大値に基づいて設定される
演算装置。
（１６）（１２）から（１５）のうちいずれか１つに記載の演算装置であって、
前記正の荷重値、及び前記負の荷重値の絶対値は、同じ値で固定されている、互いに異なる複数の値のうちのいずれか１つに設定される、あるいは、ランダムに設定され、
前記１以上の積和演算装置において、前記正側総和値と前記負側総和値とを足した値は、共通の値となる
演算装置。
（１７）（１２）から（１５）のうちいずれか１つに記載の演算装置であって、
前記正の荷重値、及び前記負の荷重値の絶対値は、同じ値で固定されている、互いに異なる複数の値のうちのいずれか１つに設定される、あるいは、ランダムに設定され、
前記１以上の積和演算装置において、前記正側総和値と前記負側総和値とを足した値は、ランダムな値となる
演算装置。
（１８）（１２）から（１７）のうちいずれか１つに記載の演算装置であって、
前記共通の充電態様は、共通の充電期間にて、同じ充電信号を供給する充電を含み、
前記充電部は、前記正電荷蓄積部及び前記負電荷蓄積部に接続され、前記共通の充電期間にて、前記正電荷蓄積部及び前記負電荷蓄積部に、前記同じ充電信号を供給する充電線を有する
演算装置。
（１９）（１２）から（１８）のうちいずれか１つに記載の演算装置であって、
前記共通の充電態様は、共通の充電期間にて、同じ充電信号を供給する充電を含み、
前記充電部は、前記共通の充電期間にて、前記複数の入力線を介して前記正電荷蓄積部及び前記負電荷蓄積部に、前記同じ充電信号を供給する
演算装置。
（２０）
所定の入力期間内に、入力値に応じた電気信号がそれぞれ入力される複数の入力線と、
各々が、
前記複数の入力線の各々に入力される前記電気信号に基づいて、前記入力値に荷重値を乗算した乗算値に対応する電荷を生成する複数の乗算部と、
前記複数の乗算部の各々により生成された前記乗算値に対応する電荷を蓄積する蓄積部と、
前記入力期間後に、前記乗算値に対応する電荷が蓄積された前記蓄積部を充電する充電部と、
前記充電部による充電の開始後、前記蓄積部により保持される電圧に対して所定の閾値により閾値判定を実行することで、前記乗算値の和を表す積和信号を出力する出力部と
を有する１以上のアナログ回路と、
前記複数のアナログ回路を接続して構成されたネットワーク回路と
を具備し、
前記１以上のアナログ回路は、前記充電部による充電が共通の充電態様で実行され、前記所定の閾値として共通の閾値が設定される
積和演算システム
（２１）（１）から（１９）のうちいずれか１つに記載の演算装置であって、
前記入力値に応じた電気信号は、前記入力期間に対するＯＮ時間の長さが前記入力値に対応しているパルス信号である
演算装置。
（２２）（１）から（１９）及び（２１）のうちいずれか１つに記載の演算装置であって、
前記共通の充電期間は、前記入力期間と同じ長さである
演算装置。
【符号の説明】
【０２８０】
Ｔ…入力期間
θ…閾値
１…信号線
３…アナログ回路
６…入力信号線
７…１対の出力線
７ａ…正電荷出力線
７ｂ…負電荷出力線
８…シナプス回路（乗算部）
８ａ…シナプス回路（正荷重乗算部）
８ｂ…シナプス回路（負荷重乗算部）
９…ニューロン回路
１０…出力信号線
１１…蓄積部
１２…信号出力部
１３…キャパシタ
１５…充電部
１７…抵抗器
１７ａ…正側抵抗器
１７ｂ…負側抵抗器
１９…充電線
２０、２０ａ、２０ｂ…充電部内の抵抗器
２２、２２ａ、２２ｂ…コンパレータ
２３…信号生成部
２５、２５ａ、２５ｂ…電流源
２６…差動増幅回路
１００…演算装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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