(57)【要約】【課題】レギュレータ回路において、出力電流を精度良く検出することができる出力電流検出回路を実現する。【解決手段】レギュレータ回路は、出力端子の電圧を分圧して帰還電圧を生成する分圧回路と、基準電圧に対する帰還電圧の偏差に応じた電圧を出力する誤差増幅器と、出力トランジスタと、出力端子に流れる出力電流を検出する出力電流検出回路とを備える。出力トランジスタは、誤差増幅器の出力電圧に応じた電流を出力することにより、出力端子に定電圧を出力する。出力電流検出回路は、出力トランジスタに流れる電流を検出するように構成された第１の電流検出回路と、分圧回路に流れる電流を検出するように構成された第２の電流検出回路と、第１の電流検出回路による検出電流と第２の電流検出回路による検出電流との差分に応じた電流または電圧を出力するように構成された出力回路とを含む。【選択図】図１
2020160907.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧を基に定電圧を生成して出力端子に出力するレギュレータ回路であって、
前記出力端子の電圧を分圧して帰還電圧を生成する分圧回路と、
前記基準電圧に対する前記帰還電圧の偏差に応じた電圧を出力する誤差増幅器と、
前記誤差増幅器の出力電圧に応じた電流を出力することにより、前記出力端子に前記定電圧を出力する出力トランジスタと、
前記出力端子に流れる出力電流を検出する出力電流検出回路とを備え、
前記出力電流検出回路は、
前記出力トランジスタに流れる電流を検出するように構成された第１の電流検出回路と、
前記分圧回路に流れる電流を検出するように構成された第２の電流検出回路と、
前記第１の電流検出回路による検出電流と前記第２の電流検出回路による検出電流との差分に応じた電流または電圧を出力するように構成された出力回路とを含む、レギュレータ回路。
【請求項２】
前記第１の電流検出回路は、前記誤差増幅器の出力電圧に応じて、前記出力トランジスタに流れる電流に比例した電流を出力する第１のトランジスタを含み、
前記第２の電流検出回路は、前記分圧回路に流れる電流に比例した電流を吸い込むように構成されたカレントシンクと含み、
前記第１のトランジスタおよび前記カレントシンクは電気的に直列に接続され、
前記出力回路は、前記第１のトランジスタおよび前記カレントシンクの間のノードに接続される、請求項１に記載のレギュレータ回路。
【請求項３】
前記第１の電流検出回路は、前記誤差増幅器の出力電圧に応じて、前記出力トランジスタに流れる電流に比例した電流を出力する第１のトランジスタを含み、
前記第２の電流検出回路は、前記帰還電圧を、前記分圧回路に流れる電流に比例した電流に変換する電圧電流変換回路を含み、
前記出力回路は、前記第１のトランジスタに流れる電流と前記電圧電流変換回路に流れる電流との差分に応じた電流または電圧を出力する、請求項１に記載のレギュレータ回路。
【請求項４】
前記第１の電流検出回路は、前記出力トランジスタおよび前記出力端子の間に接続された第１の抵抗を含み、
前記第２の電流検出回路は、前記出力端子および前記分圧回路の間に接続された第２の抵抗を含み、
前記出力回路は、前記出力トランジスタに流れる電流により前記第１の抵抗に生じる電圧降下および前記分圧回路に流れる電流により前記第２の抵抗に生じる電圧降下を加減算する加減算回路を含む、請求項１に記載のレギュレータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レギュレータ回路に関する。
【背景技術】
【０００２】
レギュレータ回路は、負荷に対して一定の電圧流を供給するように構成された回路であり、主に、ＩＣまたはセンサなどの電源回路として半導体集積装置に内蔵される。このようなレギュレータ回路においては、出力電流が負荷の定格電流を超えた場合、負荷が損傷するおそれがある。そのため、過電流保護を目的として、レギュレータ回路の内部に、出力電流を検出するための出力電流検出回路が設けられることがある。
【０００３】
たとえば、特開２００５−２１５７６１号公報（特許文献１）は、出力トランジスタと出力端子との間に、出力電流を検出するための検出抵抗を接続する構成を開示する。この構成では、検出抵抗に生じる電圧降下を検出することで出力電流を検出する。
【０００４】
また、特開２００７−２２６３９２号公報（特許文献２）は、出力電流を検出するための電流検出用トランジスタと、検出抵抗とを直列接続した構成を開示する。この構成では、電流検出用トランジスタには出力トランジスタに流れる電流に比例する電流が流れる。この電流が検出抵抗に流れることにより生じる電圧降下を検出することで出力電流を検出する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−２１５７６１号公報
【特許文献２】特開２００７−２２６３９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献に記載される出力電流検出回路では、純粋な出力電流を検出することができず、バイアス電流を含んだ電流を検出することになる。したがって、検出される電流に、バイアス電流に依存したオフセット誤差が生じることが懸念される。
【０００７】
本発明は、上記問題点を解決するためになされたものであって、その目的は、レギュレータ回路において、出力電流を精度良く検出することができる出力電流検出回路を実現することである。
【課題を解決するための手段】
【０００８】
本発明に係るレギュレータ回路は、基準電圧を基に定電圧を生成して出力端子に出力する。レギュレータ回路は、出力端子の電圧を分圧して帰還電圧を生成する分圧回路と、基準電圧に対する帰還電圧の偏差に応じた電圧を出力する誤差増幅器と、誤差増幅器の出力電圧に応じた電流を出力することにより、出力端子に定電圧を出力する出力トランジスタと、出力端子に流れる出力電流を検出する出力電流検出回路とを備える。出力電流検出回路は、出力トランジスタに流れる電流を検出するように構成された第１の電流検出回路と、分圧回路に流れる電流を検出するように構成された第２の電流検出回路と、第１の電流検出回路による検出電流と第２の電流検出回路による検出電流との差分に応じた電流または電圧を出力するように構成された出力回路とを含む。
【発明の効果】
【０００９】
本発明によれば、レギュレータ回路の出力電流を精度良く検出することができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１に係るレギュレータ回路の構成を示す回路図である。
【図２】実施の形態２に係るレギュレータ回路の構成を示す回路図である。
【図３】実施の形態３に係るレギュレータ回路の構成を示す回路図である。
【図４】実施の形態４に係るレギュレータ回路の構成を示す回路図である。
【図５】実施の形態５に係るレギュレータ回路の構成を示す回路図である。
【図６】実施の形態６に係るレギュレータ回路の構成を示す回路図である。
【図７】従来例に係るレギュレータ回路の出力電流検出回路の第１の構成例を示す回路図である。
【図８】従来例に係るレギュレータ回路の出力電流検出回路の第２の構成例を示す回路図である。
【図９】一般的なレギュレータ回路の構成例を示す回路図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、以下では図中の同一または相当部分に同一符号を付してその説明は原則的に繰返さないものとする。
【００１２】
＜一般的なレギュレータ回路の構成例＞
図９は、一般的なレギュレータ回路の構成例を示す回路図である。
【００１３】
図９を参照して、レギュレータ回路は、誤差増幅器２と、出力トランジスタ３と、抵抗Ｒ１，Ｒ２と、出力端子Ｔ１とを備える。出力トランジスタ３、抵抗Ｒ２および抵抗Ｒ１は、電源電圧ＶＤＤを供給する電源線ＰＬと、接地電圧ＧＮＤを供給する接地線ＮＬとの間に電気的に直列に接続される。抵抗Ｒ２および抵抗Ｒ１の間のノードには帰還電圧Ｖ２が出力される。
【００１４】
出力トランジスタ３は、負荷に対して電流または電圧を出力する。出力トランジスタ３には、ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Filed  Effect  Transistor）またはバイポーラトランジスタなどが用いられる。図９の例では、出力トランジスタ３は、ｐ型ＭＯＳＦＥＴである。出力トランジスタ３のソースには電源電圧ＶＤＤが供給され、ドレインには降圧した出力電圧ＶＯＵＴが出力される。
【００１５】
抵抗Ｒ２は、出力端子Ｔ１と接地線ＮＬとの間に接続される。抵抗Ｒ１は、抵抗Ｒ２と接地線ＮＬとの間に接続される。抵抗Ｒ１，Ｒ２は、出力電圧ＶＯＵＴを調整するための出力電圧調整用抵抗として機能する。
【００１６】
誤差増幅器２は、反転入力端子（−端子）に基準電圧ＶＲＥＦを受け、非反転入力端子（＋端子）に帰還電圧Ｖ２を受ける。誤差増幅器２の出力端子は出力トランジスタ３のゲートに接続される。誤差増幅器２は、基準電圧ＶＲＥＦと帰還電圧Ｖ２とを比較し、基準電圧ＶＲＥＦに対する帰還電圧Ｖ２の偏差がゼロになるように出力トランジスタ３のゲートに印加する電圧Ｖ３を制御する。
【００１７】
なお、誤差増幅器２の開放ゲインが十分に高い場合、反転入力端子および非反転入力端子が仮想接地されるため、基準電圧ＶＲＥＦと帰還電圧Ｖ２とは等しくなる。したがって、抵抗Ｒ１，Ｒ２の抵抗値をそれぞれＲ１，Ｒ２とすると、出力電圧調整用抵抗Ｒ１，Ｒ２に流れる電流Ｉ２（以下、「バイアス電流」とも称する）は、次式（１）で表される。
【００１８】
【数１】
2020160907.tif 000003
【００１９】
また、出力電圧ＶＯＵＴは、次式（２）に示すように、バイアス電流Ｉ２と出力電圧調整用抵抗Ｒ１，Ｒ２の抵抗値の和（＝Ｒ１＋Ｒ２）との積で表される。
【００２０】
【数２】
2020160907.tif 000004
【００２１】
このように、レギュレータ回路は、電源電圧ＶＤＤから安定した出力電圧ＶＯＵＴを出力端子Ｔ１に出力するように構成される。レギュレータ回路は、出力端子Ｔ１に接続された負荷（例えば、センサおよびＩＣ等の外部回路）に電源を供給するための電源回路である。レギュレータ回路には、過電流保護のために、出力電流Ｉ３を検出するための出力電流検出回路が設けられることがある。出力電流検出回路には、以下に説明するように、種々の回路構成が提案されている。
【００２２】
＜従来例に係るレギュレータ回路の出力電流検出回路の構成例＞
図７は、従来例に係るレギュレータ回路の出力電流検出回路の第１の構成例を示す回路図である。図７を参照して、第１の構成例に係る出力電流検出回路は、出力電流Ｉ３を検出するための検出抵抗Ｒｓｅｎｓｅで構成される。検出抵抗Ｒｓｅｎｓｅは、出力トランジスタ３のドレインと出力端子Ｔ１との間に接続される。以下では、検出抵抗Ｒｓｅｎｓｅの抵抗値をＲｓｅｎｓｅとする。
【００２３】
検出抵抗Ｒｓｅｎｓｅには、出力トランジスタ３のドレイン・ソース間電流Ｉ１が流れる。第１の構成例では、出力電流Ｉ３の検出は、検出抵抗Ｒｓｅｎｓｅの端子間に生じる電圧Ｖｍｏｎｉｔｏｒを検出することで実現される。
【００２４】
ここで、出力トランジスタ３のドレイン・ソース間電流Ｉ１は、出力電流Ｉ３およびバイアス電流Ｉ２の和（＝Ｉ２＋Ｉ３）となる。したがって、検出抵抗Ｒｓｅｎｓｅに生じる電圧Ｖｍｏｎｉｔｏｒは、次式（３）で表される。
【００２５】
【数３】
2020160907.tif 000005
【００２６】
式（３）から明らかなように、電圧Ｖｍｏｎｉｔｏｒには、バイアス電流Ｉ２に基づく電圧成分が含まれる。そのため、電圧Ｖｍｏｎｉｔｏｒによっては、純粋な出力電流Ｉ３を検出することができない。
【００２７】
ここで、第１の構成例に代えて、検出抵抗Ｒｓｅｎｓｅを負荷と直列に接続する構成とすれば、電圧Ｖｍｏｎｉｔｏｒは、出力電流Ｉ３および検出抵抗Ｒｓｅｎｓｅの抵抗値の積となる。よって、電圧Ｖｍｏｎｉｔｏｒに基づいて、純粋な出力電流Ｉ３を検出することが可能となる。ただし、負荷に供給される電源が、検出抵抗Ｒｓｅｎｓｅに生じる電圧Ｖｍｏｎｉｔｏｒによる電圧降下の影響を受けるため、レギュレータ回路の定電圧機能が失われてしまうことになる。
【００２８】
図８は、従来例に係るレギュレータ回路の出力電流検出回路の第２の構成例を示す回路図である。図８を参照して、第２の構成例に係る出力電流検出回路は、出力電流Ｉ３を検出するための電流検出用トランジスタ４と、検出抵抗Ｒｓｅｓｎｓｅとで構成される。電流検出用トランジスタ４は、電源線ＰＬおよび検出抵抗Ｒｓｅｎｓｅの間に電気的に接続される。検出抵抗Ｒｓｅｎｓｅは、電流検出用トランジスタ４および接地線ＮＬの間に電気的に接続される。
【００２９】
電流検出用トランジスタ４には、ＭＯＳＦＥＴまたはバイポーラトランジスタなどが用いられる。図８の例では、電流検出用トランジスタ４は、ｐ型ＭＯＳＦＥＴである。電流検出用トランジスタ４のソースには電源電圧ＶＤＤが供給され、ドレインには検出抵抗Ｒｓｅｎｓｅが接続される。電流検出用トランジスタ４のゲートは、誤差増幅器２の出力端子および出力トランジスタ３のゲートに接続される。
【００３０】
検出抵抗Ｒｓｅｎｓｅには、電流検出用トランジスタ４のドレイン・ソース間電流Ｉ４が流れる。第２の構成例では、出力電流Ｉ３の検出は、検出抵抗Ｒｓｅｎｓｅの端子間に生じる電圧Ｖｍｏｎｉｔｏｒを検出することで実現される。
【００３１】
具体的には、出力トランジスタ３および電流検出用トランジスタ４はゲート・ソース間電圧が同一であるため、出力トランジスタ３のドレイン・ソース間電流Ｉ１と、電流検出用トランジスタ４のドレイン・ソース間電流Ｉ４との比は、２つのトランジスタ３，４のサイズ比で決まる。
【００３２】
また、出力トランジスタ３のドレイン・ソース間電流Ｉ１は、出力電流Ｉ３およびバイアス電流Ｉ２の和（＝Ｉ２＋Ｉ３）となる。したがって、電流検出用トランジスタ４と出力トランジスタ３とのサイズ比を１：Ｎと仮定すると、検出抵抗Ｒｓｅｎｓｅに生じる電圧Ｖｍｏｎｉｔｏｒは、次式（４）で表すことができる。
【００３３】
【数４】
2020160907.tif 000006
【００３４】
式（４）から明らかなように、電圧Ｖｍｏｎｉｔｏｒには、バイアス電流Ｉ２に基づく電圧成分が含まれる。そのため、電圧Ｖｍｏｎｉｔｏｒによっては、純粋な出力電流Ｉ３を検出することができない。
【００３５】
以上に説明したように、従来例に係るレギュレータ回路の出力電流検出回路では、純粋な出力電流Ｉ３を検出することができず、バイアス電流Ｉ２を含んだ電流を検出することになる。したがって、検出される電流に、バイアス電流Ｉ２に依存したオフセット誤差が生じることが懸念される。
【００３６】
そこで、本実施の形態では、バイアス電流Ｉ２が除去された純粋な出力電流Ｉ３を検出することができる新規な出力電流検出回路の構成を提供する。
【００３７】
＜実施の形態に係るレギュレータ回路の出力電流検出回路の構成＞
実施の形態１．
図１は、実施の形態１に係るレギュレータ回路の構成を示す回路図である。
【００３８】
図１を参照して、実施の形態１に係るレギュレータ回路は、誤差増幅器２と、出力トランジスタ３と、出力電圧調整用抵抗Ｒ１，Ｒ２と、出力端子Ｔ１とを備える。誤差増幅器２、出力トランジスタ３および出力電圧調整用抵抗Ｒ１，Ｒ２の接続関係は、図９に示した一般的なレギュレータ回路と同じであるため、説明は繰返さない。
【００３９】
実施の形態１に係るレギュレータ回路は、カレントソース１と、抵抗Ｒ３とさらに備える。カレントソース１および抵抗Ｒ３は、電源線ＰＬおよび接地線ＮＬの間に電気的に直列に接続される。カレントソース１は電流Ｉ０を出力する。カレントソース１および抵抗Ｒ３の間のノードには電圧Ｖ１が出力される。抵抗Ｒ３の抵抗値をＲ３とすると、電圧Ｖ１は電流Ｉ０および抵抗Ｒ３の抵抗値の積で表わされる（Ｖ１＝Ｉ０・Ｒ３）。電圧Ｖ１は、基準電圧として、誤差増幅器２の反転入力端子（−端子）に入力される。抵抗Ｒ３は、基準電圧を調整するための基準電圧調整用抵抗として機能する。
【００４０】
誤差増幅器２は、反転入力端子（−端子）に基準電圧Ｖ１を受け、非反転入力端子（＋端子）に帰還電圧Ｖ２を受ける。誤差増幅器２は、基準電圧Ｖ１と帰還電圧Ｖ２とを比較し、基準電圧Ｖ１に対する帰還電圧Ｖ２の偏差がゼロになるように出力トランジスタ３のゲートに印加する電圧Ｖ３を制御する。なお、誤差増幅器２の開放ゲインが十分に高い場合、基準電圧Ｖ１と帰還電圧Ｖ２とは等しくなるため、出力電圧調整用抵抗Ｒ１，Ｒ２に流れるバイアス電流Ｉ２は次式（５）で表される。
【００４１】
【数５】
2020160907.tif 000007
【００４２】
また、出力トランジスタ３のドレイン・ソース間電流Ｉ１は、出力電流Ｉ３と、バイアス電流Ｉ２との和となるため、次式（６）で表わされる。
【００４３】
【数６】
2020160907.tif 000008
【００４４】
実施の形態１に係るレギュレータ回路は、出力電流Ｉ３を検出するための出力電流検出回路として、出力電流Ｉ３を検出するための電流検出用トランジスタ４と、カレントシンク５と、出力端子Ｔ２とをさらに備える。
【００４５】
電流検出用トランジスタ４は、電源線ＰＬおよびカレントシンク５の間に電気的に接続される。カレントシンク５は、電流検出用トランジスタ４および接地線ＮＬの間に電気的に接続される。カレントシンク５には電流Ｉ５が流れ込む。電流検出用トランジスタ４およびカレントシンク５の間のノードは出力端子Ｔ２に接続される。出力端子Ｔ２には、出力電流Ｉ３を検出するための電流Ｉｍｏｎｉｔｏｒ（以下、「検出電流」とも称する）が出力される。
【００４６】
電流検出用トランジスタ４は、例えばｐ型ＭＯＳＦＥＴである。電流検出用トランジスタ４のソースには電源電圧ＶＤＤが供給され、ドレインにはカレントシンク５が接続される。電流検出用トランジスタ４のゲートは、誤差増幅器２の出力端子および出力トランジスタ３のゲートに接続される。
【００４７】
出力トランジスタ３および電流検出用トランジスタ４はゲート・ソース間電圧が同一であるため、出力トランジスタ３のドレイン・ソース間電流Ｉ１と、電流検出用トランジスタ４のドレイン・ソース間電流Ｉ４との比は、２つのトランジスタ３，４のサイズ比で決まる。電流検出用トランジスタ４と出力トランジスタ３とのサイズ比を１：Ｎと仮定すると、電流検出用トランジスタ４のドレイン・ソース間電流Ｉ４は次式（７）で表すことができる。
【００４８】
【数７】
2020160907.tif 000009
【００４９】
出力電流検出回路において、出力端子Ｔ２に出力される検出電流Ｉｍｏｎｉｔｏｒは、次式（８）に示すように、電流検出用トランジスタ４のドレイン・ソース電流Ｉ４からカレントシンク５に流れる電流Ｉ５を減算した電流となる。
【００５０】
【数８】
2020160907.tif 000010
【００５１】
カレントシンク５に流れる電流Ｉ５が次式（９）を満たすようにカレントシンク５を制御することで、式（８）は次式（１０）のように変形することができる。すなわち、検出電流Ｉｍｏｎｉｔｏｒは、出力電流Ｉ３を１／Ｎ倍した電流となる。
【００５２】
【数９】
2020160907.tif 000011
【００５３】
【数１０】
2020160907.tif 000012
【００５４】
このように本実施の形態１に係る出力電流検出回路は、電流検出用トランジスタ４によって出力トランジスタ３のドレイン・ソース間電流Ｉ１を１／Ｎ倍した電流Ｉ４を検出するとともに、カレントシンク５によってバイアス電流Ｉ２を１／Ｎ倍した電流Ｉ５を生成し、かつ、電流Ｉ４から電流Ｉ５を減算した検出電流Ｉｍｏｎｉｔｏｒを出力端子Ｔ２に出力するように構成される。電流検出用トランジスタ４は「第１の電流検出回路」の一実施例に対応し、カレントシンク５は「第２の電流検出回路」の一実施例に対応し、出力端子Ｔ２は「出力回路」の一実施例に対応する。
【００５５】
これによると、出力電流検出回路によって、出力電流Ｉ３に比例した電流Ｉｍｏｎｉｔｏｒを検出することができるため、検出電流Ｉｍｏｎｉｔｏｒに基づいてバイアス電流Ｉ２が除去された純粋な出力電流Ｉ３を検出することができる。
【００５６】
実施の形態２．
実施の形態２では、実施の形態１に係る出力電流検出回路の具体的な回路構成例を説明する。
【００５７】
図２は、実施の形態２に係るレギュレータ回路の構成を示す回路図である。
図２を参照して、実施の形態２に係る出力電流検出回路は、電流検出用トランジスタ４と、カレントシンク５と、出力端子Ｔ２とを備える。カレントシンク５は、カレントミラー７，８と、カレントシンク６と、抵抗Ｒ４とを有する。
【００５８】
カレントミラー７は、入力電流Ｉｉｎを電流利得Ｊ倍に増幅して出力電流Ｉｏｕｔ１として出力するとともに、入力電流Ｉｉｎを電流利得Ｋ倍に増幅して出力電流Ｉｏｕｔ２として出力するように構成される。カレントミラー７の入力端子Ｉｉｎにはカレントシンク６に流れる電流Ｉ０が入力される。カレントミラー７は、第１の出力端子Ｉｏｕｔ１に、入力電流Ｉ０をＪ倍増幅した電流Ｉ６を出力し、第２の出力端子Ｉｏｕｔ２に、入力電流Ｉ０をＫ倍増幅した電流Ｉ７を出力する。すなわち、電流Ｉ６は電流Ｉ０をＫ倍した電流となり、電流Ｉ７は電流Ｉ０をＫ倍した電流となる。
【００５９】
抵抗Ｒ４は、カレントミラー７の第１の出力端子Ｉｏｕｔ１と接地線ＮＬとの間に接続される。第１の出力端子Ｉｏｕｔ１および抵抗Ｒ４の間のノードは誤差増幅器２の反転入力端子（−端子）に接続される。抵抗Ｒ４の抵抗値をＲ４とすると、誤差増幅器２の反転入力端子に入力される基準電圧Ｖ１は、電流Ｉ６と抵抗Ｒ４の抵抗値Ｒ４との積（＝Ｉ６・Ｒ４＝Ｊ・Ｉ０・Ｒ４）で表わされる。すなわち、抵抗Ｒ４は基準電圧調整用抵抗として機能する。
【００６０】
カレントミラー７の第２の出力端子Ｉｏｕｔ２は、カレントミラー８の入力端子Ｉｉｎに接続される。カレントミラー８の出力端子Ｉｏｕｔは電流検出用トランジスタ４のドレインおよび出力端子Ｔ２に接続される。カレントミラー８は、入力電流を電流利得Ｍ倍に増幅して出力するように構成される。カレントミラー８の入力電流はカレントミラー７の出力電流Ｉ７であり、カレントミラー８の出力電流は電流Ｉ５である。すなわち、電流Ｉ５は電流Ｉ７をＭ倍した電流となる。
【００６１】
上述した実施の形態１によれば、図２のカレントシンク５に流れる電流Ｉ５を、上記式（９）を満たすように調整することで、出力電流Ｉ３を１／Ｎ倍した検出電流Ｉｍｏｎｉｔｏｒを検出することができる。
【００６２】
実施の形態２では、基準電圧Ｖ１＝Ｉ６・Ｒ４＝ｊ・Ｉ０・Ｒ４であるため、式（９）は次式（１１）に変形することができる。
【００６３】
【数１１】
2020160907.tif 000013
【００６４】
式（１１）の左辺Ｉ５と右辺のＩ０との比は、カレントミラー７，８の電流利得Ｋ，Ｍの積（＝Ｋ・Ｍ）に相当する。したがって、次式（１２）の関係を満たすようにカレントミラー７，８の電流利得Ｊ，Ｋ，Ｍを調整すれば、検出電流Ｉｍｏｎｉｔｏｒからレギュレータ回路の純粋な出力電流Ｉ３を検出することが可能となる。
【００６５】
【数１２】
2020160907.tif 000014
【００６６】
なお、図２に示すように、出力端子Ｔ２と接地線ＮＬとの間に検出抵抗Ｒｓｅｎｓｅを接続することで、検出抵抗Ｒｓｅｎｓｅで生じる電圧降下を用いて、検出電流Ｉｍｏｎｉｔｏｒを検出電圧Ｖｍｏｎｉｔｏｒとして検出することができる。ただし、検出抵抗Ｒｓｅｎｓｅには高精度の抵抗を用いることが望ましい。
【００６７】
実施の形態３．
図３は、実施の形態３に係るレギュレータ回路の構成を示す回路図である。
【００６８】
図３を参照して、実施の形態３に係るレギュレータ回路は、誤差増幅器２と、出力トランジスタ３と、出力電圧調整用抵抗Ｒ１，Ｒ２と、出力端子Ｔ１とを備える。誤差増幅器２、出力トランジスタ３および出力電圧調整用抵抗Ｒ１，Ｒ２の接続関係は、図７に示した一般的なレギュレータ回路と同じであるため、説明は繰返さない。
【００６９】
実施の形態３に係るレギュレータ回路は、出力電流Ｉ３を検出するための出力電流検出回路として、電流検出用トランジスタ４と、電圧／電流変換回路９とを備える。電流検出用トランジスタ４は、例えばｐ型ＭＯＳＦＥＴである。電流検出用トランジスタ４のソースには電源電圧ＶＤＤが供給され、ドレインには電圧／電流変換回路９および出力端子Ｔ２が接続される。電流検出用トランジスタ４のゲートは、誤差増幅器２の出力端子および出力トランジスタ３のゲートに接続される。電圧／電流変換回路９は、抵抗Ｒ１および抵抗Ｒ２の間のノードと出力端子Ｔ２との間に電気的に接続される。出力端子Ｔ２には、検出電流Ｉｍｏｎｉｔｏｒが出力される。
【００７０】
実施の形態３に係るレギュレータ回路においても、図１に示す実施の形態１に係るレギュレータ回路と同様に、出力トランジスタ３および電流検出用トランジスタ４はゲート・ソース間電圧が同一であるため、電流検出用トランジスタ４のドレイン・ソース間電流Ｉ４は、式（７）で表わすことができる。
【００７１】
【数７】
2020160907.tif 000015
【００７２】
これにより、出力端子Ｔ２に出力される検出電流Ｉｍｏｎｉｔｏｒも式（８）で表わされ、電流検出用トランジスタ４のドレイン・ソース電流Ｉ４から電圧／電流変換回路９に流れる電流Ｉ５を減算した電流となる。
【００７３】
【数８】
2020160907.tif 000016
【００７４】
したがって、電圧／電流変換回路９に流れる電流Ｉ５が式（９）を満たすように、電圧／電流変換回路９を設計することにより、検出電流Ｉｍｏｎｉｔｏｒからレギュレータ回路の純粋な出力電流Ｉ３を検出することができる。
【００７５】
【数９】
2020160907.tif 000017
【００７６】
具体的には、電圧／電流変換回路９は、出力電圧調整用抵抗Ｒ１，Ｒ２から出力される帰還電圧Ｖ２を電流Ｉ５に変換するように構成される。誤差増幅器２において基準電圧Ｖ１と帰還電圧Ｖ２とは等しくなるため、電圧／電流変換回路９は、次式（１３）で表わされる電圧／電流変換特性を有するように設計すればよい。
【００７７】
【数１３】
2020160907.tif 000018
【００７８】
このように実施の形態３に係るレギュレータ回路の出力電流検出回路は、電流検出用トランジスタ４で出力トランジスタ３のドレイン・ソース間電流Ｉ１を１／Ｎ倍した電流Ｉ４を検出するとともに、電圧／電流変換回路９によってバイアス電流Ｉ２を１／Ｎ倍した電流Ｉ５を検出し、かつ、電流Ｉ４から電流Ｉ５を減算した検出電流Ｉｍｏｎｉｔｏｒを出力端子Ｔ２に出力するように構成される。電流検出用トランジスタ４は「第１の電流検出回路」の一実施例に対応し、電圧／電流変換回路９は「第２の電流検出回路」の一実施例に対応し、出力端子Ｔ２は「出力回路」の一実施例に対応する。
【００７９】
これによると、出力電流検出回路によって、出力電流Ｉ３を１／Ｎ倍した電流Ｉｍｏｎｉｔｏｒを検出することができるため、検出電流Ｉｍｏｎｉｔｏｒに基づいてバイアス電流Ｉ２が除去された純粋な出力電流Ｉ３を検出することができる。
【００８０】
実施の形態４．
実施の形態４では、実施の形態３に係る出力電流検出回路の具体的な回路構成例を説明する。
【００８１】
図４は、実施の形態４に係るレギュレータ回路の構成を示す回路図である。
図４を参照して、実施の形態４に係る出力電流検出回路は、電流検出用トランジスタ４と、電圧／電流変換回路９と、出力端子Ｔ２とを備える。電圧／電流変換回路９は、オペアンプ１０と、抵抗Ｒ５と、トランジスタ１１と、カレントミラー１２，１３とを有する。
【００８２】
カレントミラー１２，１３は、入力電流を電流利得Ｍ倍に増幅して出力電流を出力するように構成される。カレントミラー１２の入力端子Ｉｉｎおよび接地線ＮＬの間には、トランジスタ１１および抵抗Ｒ５が電気的に直列に接続される。トランジスタ１１には、ＭＯＳＦＥＴまたはバイポーラトランジスタなどが用いられる。図４の例では、トランジスタ１１は、ｎ型ＭＯＳＦＥＴである。トランジスタ１１のドレインはカレントミラー１２の入力端子Ｉｉｎに接続され、トランジスタ１１のソースは抵抗Ｒ５に接続される。トランジスタ１１のゲートはオペアンプ１０の出力端子に接続される。
【００８３】
オペアンプ１０は、反転入力端子（−端子）に帰還電圧Ｖ２を受け、非反転入力端子（＋端子）にトランジスタ１１および抵抗Ｒ５の間のノードの電圧Ｖ４を受ける。オペアンプ１０の開放ゲインが十分に高い場合、仮想接地により、電圧Ｖ４は帰還電圧Ｖ２と等しくなる。また、同様に、誤差増幅器２において基準電圧Ｖ１と帰還電圧Ｖ２とは等しくなることから、トランジスタ１１および抵抗Ｒ５に流れる電流Ｉ７は、次式（１４）で表わすことができる。
【００８４】
【数１４】
2020160907.tif 000019
【００８５】
カレントミラー１２，１３は、入力電流Ｉ７をＭ倍に増幅した電流Ｉ５を出力する。
実施の形態３で説明したように、電圧／電流変換回路９に流れる電流Ｉ５が上記式（９）を満たすように、電圧／電流変換回路９を設計することにより、検出電流Ｉｍｏｎｉｔｏｒからレギュレータ回路の純粋な出力電流Ｉ３を検出することができる。上記式（９），（１４）によると、カレントミラー１２の入力電流Ｉ７とカレントミラー１３の出力電流Ｉ５との間には、次式（１５）に示す関係が成り立つ。
【００８６】
【数１５】
2020160907.tif 000020
【００８７】
言い換えると、式（１５）に示す関係を満たすように、カレントミラー１２，１３の電流利得Ｍを調整することにより、電圧／電流変換回路９から出力される電流Ｉ５が式（９）を満たすことができる。
【００８８】
なお、図４に示すように、出力端子Ｔ２と接地線ＮＬとの間に検出抵抗Ｒｓｅｎｓｅを接続することで、検出抵抗Ｒｓｅｎｓｅで生じる電圧降下により、検出電流Ｉｍｏｎｉｔｏｒを検出電圧Ｖｍｏｎｉｔｏｒとして検出することができる。ただし、検出抵抗Ｒｓｅｎｓｅには高精度の抵抗を用いることが望ましい。
【００８９】
実施の形態５．
図５は、実施の形態５に係るレギュレータ回路の構成を示す回路図である。
【００９０】
図５を参照して、実施の形態５に係るレギュレータ回路は、誤差増幅器２と、出力トランジスタ３と、出力電圧調整用抵抗Ｒ１，Ｒ２と、出力端子Ｔ１とを備える。誤差増幅器２、出力トランジスタ３および出力電圧調整用抵抗Ｒ１，Ｒ２の接続関係は、図７に示した一般的なレギュレータ回路と同じであるため、説明は繰返さない。
【００９１】
実施の形態５に係るレギュレータ回路は、出力電流Ｉ３を検出するための出力電流検出回路として、検出抵抗Ｒｓｅｎｓｅ１，Ｒｓｅｎｓｅ２と、加算回路１４と、減算回路１５と、出力端子Ｔ２とを有する。
【００９２】
検出抵抗Ｒｓｅｎｓｅ１，Ｒｓｅｎｓｅ２は、出力トランジスタ３のドレインと抵抗Ｒ２との間に電気的に直列に接続される。検出抵抗Ｒｓｅｎｓｅ１および検出抵抗Ｒｓｅｎｓｅ２の間のノードは出力端子Ｔ１に電気的に接続される。以下、検出抵抗Ｒｓｅｎｓｅ１，Ｒｓｅｎｓｅ２の抵抗値をＲｓｅｎｓｅ１，Ｒｓｅｎｓｅ２とする。
【００９３】
誤差増幅器２は、反転入力端子（−端子）に基準電圧Ｖ１を受け、非反転入力端子（＋端子）に帰還電圧Ｖ２を受ける。誤差増幅器２の出力端子は出力トランジスタ３のゲートに接続される。誤差増幅器２は、基準電圧Ｖ１と帰還電圧Ｖ２とを比較し、基準電圧Ｖ１に対する帰還電圧Ｖ２の偏差がゼロになるように出力トランジスタ３のゲートに印加する電圧Ｖ３を制御する。なお、誤差増幅器２の開放ゲインが十分に高い場合、基準電圧Ｖ１と帰還電圧Ｖ２とは等しくなるため、検出抵抗Ｒｓｅｎｓｅ２および出力電圧調整用抵抗Ｒ１，Ｒ２に流れるバイアス電流Ｉ２は、次式（１６）で表される。
【００９４】
【数１６】
2020160907.tif 000021
【００９５】
また、出力電圧ＶＯＵＴは、次式（１７）に示すように、バイアス電流Ｉ２と、検出抵抗Ｒｓｅｎｓｅ２および出力電圧調整用抵抗Ｒ１，Ｒ２の抵抗値の和（＝Ｒｓｅｎｓｅ２＋Ｒ１＋Ｒ２）との積で表される。
【００９６】
【数１７】
2020160907.tif 000022
【００９７】
なお、式（１７）の右辺中の抵抗値の和（＝Ｒｓｅｎｓｅ２＋Ｒ２）を、式（２）の右辺中の抵抗値Ｒ２と等しくすることにより、すなわち、図５の抵抗Ｒ２の抵抗値を図８の抵抗Ｒ２の抵抗値よりもＲｓｅｎｓｅ２だけ小さい値とすることにより、実施の形態５に係るレギュレータ回路の動作は、図８に示す一般的なレギュレータ回路の動作と同じとなる。
【００９８】
検出抵抗Ｒｓｅｎｓｅ２および出力電圧調整用抵抗Ｒ２の間のノードの電圧Ｖ６は、出力電圧ＶＯＵＴから検出抵抗Ｒｓｅｎｓｅ２における電圧降下分を差し引いた電圧であり、次式（１８）で表される。
【００９９】
【数１８】
2020160907.tif 000023
【０１００】
また、出力トランジスタ３のドレイン・ソース間電流Ｉ１は、次式（１９）に示すように、バイアス電流Ｉ２および出力電流Ｉ３の和となる。
【０１０１】
【数１９】
2020160907.tif 000024
【０１０２】
したがって、出力トランジスタ３および検出抵抗Ｒｓｅｎｓｅ１の間のノードの電圧Ｖ５は、出力電圧ＶＯＵＴに検出抵抗Ｒｓｅｎｓｅ１における電圧降下分を加算した電圧であり、式（１９）を用いると、次式（２０）で表される。
【０１０３】
【数２０】
2020160907.tif 000025
【０１０４】
本実施の形態において、加算回路１４および減算回路１５の入力インピーダンスは高いことが望ましい。加算回路１４の入力インピーダンスが低いと、レギュレータ回路に流れるバイアス電流Ｉ２が増える。これは出力電流検出回路で補正が可能である。一方、減算回路１５の入力インピーダンスが低いと、レギュレータ回路の出力電流Ｉ３が増える。これは、出力電流検出回路にオフセット誤差を生じさせる。そのため、出力電流を精度良く検出するためには、減算回路１５の入力インピーダンスを高く設定する必要がある。本実施の形態では、説明を簡略化するために、加算回路１４および減算回路１５の入力インピーダンスが高い状態を仮定する。
【０１０５】
加算回路１４は、電圧Ｖ５をａ倍した電圧と、電圧Ｖ６をｂ倍した電圧とを加算し、加算結果である電圧Ｖ７を出力する。係数ａ，ｂは任意の値とすることができる。電圧Ｖ７は、次式（２１）で与えられる。
【０１０６】
【数２１】
2020160907.tif 000026
【０１０７】
式（２１）の右辺は、出力電圧ＶＯＵＴの項と、出力電流Ｉ３の項と、バイアス電流Ｉ２の項とを有する。ここで、次式（２２）の関係を満たすように係数ａ，ｂの値と、検出抵抗Ｒｓｅｎｓｅ１，Ｒｓｅｎｓｅ２の抵抗値とを設定すれば、式（２１）の右辺からバイアス電流Ｉ２の項を消去することができる。
【０１０８】
【数２２】
2020160907.tif 000027
【０１０９】
これによると、式（２１）は次式（２３）のように書き換えることができる。
【０１１０】
【数２３】
2020160907.tif 000028
【０１１１】
減算回路１５は、加算回路１４の出力電圧Ｖ７をｃ倍した電圧から、出力電圧ＶＯＵＴをｄ倍した電圧を減算し、減算結果として検出電圧Ｖｍｏｎｉｔｏｒを出力する。係数ｃ，ｄは任意の値とすることができる。式（２３）を用いると、検出電圧Ｖｍｏｎｉｔｏｒは次式（２４）で与えられる。
【０１１２】
【数２４】
2020160907.tif 000029
【０１１３】
式（２４）の右辺は、出力電圧ＶＯＵＴの項と、出力電流Ｉ３の項とを有する。ここで、次式（２５）の関係を満たすように係数ｃ，ｄの値を設定すれば、式（２４）の右辺から出力電圧ＶＯＵＴの項を消去することができる。
【０１１４】
【数２５】
2020160907.tif 000030
【０１１５】
これによると、式（２４）は次式（２６）のように書き換えることができる。式（２６）によれば、検出電圧Ｖｍｏｎｉｔｏｒから、純粋な出力電流Ｉ３を検出することができる。
【０１１６】
【数２６】
2020160907.tif 000031
【０１１７】
以上説明したように、実施の形態５に係る出力電流検出回路において、加算回路１４の係数ａ，ｂおよび減算回路１５の係数ｃ，ｄを式（２２）および式（２５）の関係を満たすように設定することで、出力電圧Ｉ３に比例する検出電圧Ｖｍｏｎｉｔｏｒを出力端子Ｔ２に出力することができるため、純粋な出力電流Ｉ３を検出することが可能となる。検出抵抗Ｒｓｅｎｓｅ１は「第１の電流検出回路」の一実施例に対応し、検出抵抗Ｒｓｅｎｓｅ２は「第２の電流検出回路」の一実施例に対応し、加算回路１４、減算回路１５および出力端子Ｔ２は「出力回路」の一実施例に対応する。
【０１１８】
実施の形態６．
実施の形態６では、実施の形態５に係る出力電流検出回路の具体的な回路構成例を説明する。
【０１１９】
図６は、実施の形態６に係るレギュレータ回路の構成を示す回路図である。
図６を参照して、実施の形態６に係る出力電流検出回路は、オペアンプ１６〜１８と、抵抗Ｒ６〜Ｒ８と、検出抵抗Ｒｓｅｎｓｅ１，Ｒｓｅｎｓｅ２を有する。オペアンプ１６および抵抗Ｒ６は、図５に示す加算回路１４を構成する。オペアンプ１７，１８および抵抗Ｒ７，Ｒ８は、図５に示す減算回路１５を構成する。
【０１２０】
加算回路１４の入力電圧Ｖ５，Ｖ６は上記式（１８），（２０）で表される。図６の例では、加算回路１４は、電圧Ｖ５を１倍した電圧と、電圧Ｖ６を１倍した電圧とを加算するように構成される。すなわち、ａ＝ｂ＝１となることから、検出抵抗Ｒｓｅｎｓｅ１，Ｒｓｅｎｓｅ２の抵抗値をＲｓｅｎｓｅ１＝Ｒｓｅｎｓｅ２とすれば、式（２２）に示す関係を満たすことができる。以下の説明では、検出抵抗Ｒｓｅｎｓｅ１，Ｒｓｅｎｓｅ２の抵抗値をＲｓｅｎｓｅとする。
【０１２１】
オペアンプ１６の反転入力端子（−端子）には電圧Ｖ９が入力される。オペアンプ１６の非反転入力端子（＋端子）には任意の電圧Ｖ８が入力される。オペアンプ１６における仮想接地により、Ｖ９＝Ｖ８が成り立つとすると、加算回路１４の出力電圧Ｖ７（オペアンプ１６の出力電圧に相当）は、次式（２７）で表すことができる。
【０１２２】
【数２７】
2020160907.tif 000032
【０１２３】
減算回路１５は、電圧Ｖ７を１倍した電圧から出力電圧ＶＯＵＴを２倍した電圧を減算するように構成される。すなわち、式（２４）においてｃ＝１，ｄ＝２となる。係数ａ，ｂ，ｃ，ｄの間には式（２５）の関係が成立している。
【０１２４】
なお、図６の構成例では、抵抗Ｒ８の抵抗値を抵抗Ｒ７の抵抗値の１／２とすることで、出力電圧ＶＯＵＴの増幅率を２倍とすることができる。
【０１２５】
オペアンプ１７の反転入力端子（−端子）には電圧Ｖ１０が入力される。オペアンプ１７の非反転入力端子（＋端子）には任意の電圧Ｖ８が入力される。オペアンプ１７においてＶ１０＝Ｖ８が成り立つとすると、減算回路１５の出力電圧（検出電圧Ｖｍｏｎｉｔｏｒに相当）は、式（２８）で表すことができる。
【０１２６】
【数２８】
2020160907.tif 000033
【０１２７】
式（２８）に示すように、検出電圧Ｖｍｏｎｉｔｏｒは、出力電流Ｉ３および検出抵抗Ｒｓｅｎｓｅ１，Ｒｓｅｎｓｅ２の抵抗値Ｒｓｅｎｓｅの積に、任意の電圧Ｖ８を加算した電圧となる。これによれば、任意の電圧Ｖ８を基準として、検出電圧Ｖｍｏｎｉｔｏｒから純粋な出力電流Ｉ３を検出することができる。
【０１２８】
本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
【０１２９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。この発明は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１３０】
１  カレントソース、２  誤差増幅器、３  出力トランジスタ、４  電流検出用トランジスタ、５，６  カレントシンク、７，８，１２，１３  カレントミラー、９  電圧／電流変換回路、１０，１６〜１８  オペアンプ、１４  加算回路、１５  減算回路、ＰＬ  電源線、ＮＬ  接地線、Ｒｓｅｎｓｅ，Ｒｓｅｎｓｅ１，Ｒｓｅｎｓｅ２  検出抵抗、Ｒ１，Ｒ２  出力電圧調整用抵抗、Ｒ３，Ｒ４  基準電圧調整用抵抗、Ｒ５〜Ｒ８  抵抗、Ｔ１，Ｔ２  出力端子。 
【図１】
2020160907.tif 000034
【図２】
2020160907.tif 000035
【図３】
2020160907.tif 000036
【図４】
2020160907.tif 000037
【図５】
2020160907.tif 000038
【図６】
2020160907.tif 000039
【図７】
2020160907.tif 000040
【図８】
2020160907.tif 000041
【図９】
2020160907.tif 000042