(57)【要約】【課題】低消費電力でありつつ画像データの転送順を任意または所望に変化させることが可能な技術を提供することにある。【解決手段】半導体装置は、送信回路と、送信アドレス生成回路と、を含む。前記送信回路は、複数のブロックによって構成される表示データを送信する。前記送信アドレス生成回路は、前記送信回路から送信される前記複数のブロックの転送順を制御する。【選択図】図２
2020134607.tif 000002
【特許請求の範囲】
【請求項１】
送信回路と、
送信アドレス生成回路と、を含み、
前記送信回路は、複数のブロックによって構成される表示データを送信し、
前記送信アドレス生成回路は、前記送信回路から送信される前記複数のブロックの転送順を制御する、半導体装置。
【請求項２】
前記送信アドレス生成回路は、
ベースアドレス制御回路と、
制御レジスタと、を含み、
前記制御レジスタは、前記複数のブロックの転送順を示す値を含み、
前記ベースアドレス制御回路は、前記転送順を示す値に基づいて、対応するブロックのベースアドレスを生成して前記送信回路へ出力し、
前記送信回路は、前記ベースアドレスに基づいて、前記対応するブロックを送信する、請求項１に記載の半導体装置。
【請求項３】
前記送信アドレス生成回路は、さらに、
ブロック内アドレス制御回路を含み、
前記ブロック内アドレス制御回路は、
対応するブロックの水平アドレスを生成する第１カウンタと、
対応するブロックの垂直アドレスを生成する第２カウンタと、を含み、
前記ブロック内アドレス制御回路は、
前記水平アドレスおよび前記垂直アドレスを、前記送信回路へ出力し、
１ブロックのデータ送信の完了を示す送信完了通知を、前記ベースアドレス制御回路へ出力し、
前記ベースアドレス制御回路は、前記送信完了通知に基づいて、前記ベースアドレスを更新する、請求項２に記載の半導体装置。
【請求項４】
前記ベースアドレス制御回路は、
水平方向のベース水平アドレスを生成する第３カウンタと、
垂直方向のベース垂直アドレスを生成する第４カウンタと、を含む、請求項３に記載の半導体装置。
【請求項５】
表示装置に表示する表示データを複数のブロックによって格納する揮発性メモリと、
データ転送制御装置と、
送信回路と、
送信アドレス生成回路と、を含み、
前記データ転送制御装置は、前記揮発性メモリに格納された前記表示データを前記送信回路へ転送し、
前記送信回路は、前記表示データを前記表示装置へ送信し、
前記送信アドレス生成回路は、前記送信回路から前記表示装置へ送信する前記表示データにおいて、前記複数のブロックの転送順を示す値を格納する制御レジスタを含み、
前記送信アドレス生成回路は、前記転送順を示す値に基づいて、前記送信回路から前記表示装置へ送信される前記複数のブロックの転送順を制御する、半導体装置。
【請求項６】
前記送信アドレス生成回路は、さらに、
ベースアドレス制御回路を含み、
前記ベースアドレス制御回路は、前記転送順を示す値に基づいて、対応するブロックのベースアドレスを生成して前記送信回路へ出力し、
前記送信回路は、前記ベースアドレスに基づいて、前記対応するブロックを前記表示装置へ送信する、請求項５に記載の半導体装置。
【請求項７】
前記送信アドレス生成回路は、さらに、
ブロック内アドレス制御回路を含み、
前記ブロック内アドレス制御回路は、
対応するブロックの水平アドレスを生成する第１カウンタと、
対応するブロックの垂直アドレスを生成する第２カウンタと、を含み、
前記ブロック内アドレス制御回路は、
前記水平アドレスおよび前記垂直アドレスを、前記送信回路へ出力し、
１ブロックのデータ送信の完了を示す送信完了通知を、前記ベースアドレス制御回路へ出力し、
前記ベースアドレス制御回路は、前記送信完了通知に基づいて、前記ベースアドレスを更新する、請求項６に記載の半導体装置。
【請求項８】
前記ベースアドレス制御回路は、
水平方向のベース水平アドレスを生成する第３カウンタと、
垂直方向のベース垂直アドレスを生成する第４カウンタと、を含む、請求項７に記載の半導体装置。
【請求項９】
画像処理回路を、さらに、含み、
前記画像処理回路は、前記揮発性メモリに格納された前記表示データの前記複数のブロックにおいて、１つのブロックごとに、回転表示のための画像処理を行う、請求項８に記載の半導体装置。
【請求項１０】
半導体装置と、
表示装置と、
前記半導体装置の電源を生成する環境発電装置と、含み、
前記半導体装置は、
複数のブロックによって構成される表示データを前記表示装置へ送信する送信回路と、
送信アドレス生成回路と、を含み、
前記送信アドレス生成回路は、前記送信回路から前記表示装置へ送信される前記複数のブロックの転送順を制御する、半導体システム。
【請求項１１】
環境発電装置は、太陽光パネル、または、振動発電素子である、請求項１０に記載の半導体システム。
【請求項１２】
前記表示装置は、表示パネルと、複数の画素と、を含み、
前記複数の画素のおのおのは、メモリ素子を内蔵し、
前記表示装置は、前記メモリ素子に格納されたデータの順番に、前記メモリ素子に対応した画素の画像が前記表示パネルに表示される、請求項１０に記載の半導体システム。
【請求項１３】
前記送信アドレス生成回路は、
ベースアドレス制御回路と、
制御レジスタと、を含み、
前記制御レジスタは、前記複数のブロックの転送順を示す値を含み、
前記ベースアドレス制御回路は、前記転送順を示す値に基づいて、対応するブロックのベースアドレスを生成して前記送信回路へ出力し、
前記送信回路は、前記ベースアドレスに基づいて、前記対応するブロックを送信する、請求項１０に記載の半導体システム。
【請求項１４】
前記送信アドレス生成回路は、さらに、
ブロック内アドレス制御回路を含み、
前記ブロック内アドレス制御回路は、
対応するブロックの水平アドレスを生成する第１カウンタと、
対応するブロックの垂直アドレスを生成する第２カウンタと、を含み、
前記ブロック内アドレス制御回路は、
前記水平アドレスおよび前記垂直アドレスを、前記送信回路へ出力し、
１ブロックのデータ送信の完了を示す送信完了通知を、前記ベースアドレス制御回路へ出力し、
前記ベースアドレス制御回路は、前記送信完了通知に基づいて、前記ベースアドレスを更新する、請求項１３に記載の半導体システム。
【請求項１５】
前記ベースアドレス制御回路は、
水平方向のベース水平アドレスを生成する第３カウンタと、
垂直方向のベース垂直アドレスを生成する第４カウンタと、を含む、請求項１４に記載の半導体システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置および半導体システムに関し、特に、環境発電等で得られた電力を駆動源とする半導体装置およびそれを用いた半導体システムに適用可能である。
【背景技術】
【０００２】
ＭＩＰ（Ｍｅｍｏｒｙ Ｉｎ Ｐｉｘｅｌ）液晶を表示装置として利用し、電力供給部のバッテリとしてソーラパネルと二次電池とを利用する電子時計がある。この種の電子時計として、たとえば、特開２０１８−１３２７１６号公報（特許文献１）が提案されている。
【０００３】
また、不連続なアドレスからのデータ転送を行うことができるデータ転送装置として、特開２００２−８２８９７号公報（特許文献２）が提案されている。特開２００２−８２８９７号公報に記載のデータ転送装置は、画像データの転送順が固定されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１８−１３２７１６号公報
【特許文献２】特開２００２−８２８９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ソーラパネルの様な環境発電で得られた電力を駆動源とする半導体装置には、低消費電力が求められる。この様な半導体装置からＭＩＰ液晶を利用した表示装置へ画像データを転送する場合においても、消費電力の低いデータ転送の技術が求められる。
【０００６】
また、ＭＩＰ液晶を利用した表示装置では、画像データが表示される過程も重要視されている。つまり、ＭＩＰ液晶を利用した表示装置では、半導体装置から表示装置へ画像データを転送する場合、画像データの転送順を任意または所望に変化させる技術が求められる。画像データの転送順を任意に変化させることによって、例えば、蛇の画像を表示装置の表示領域の中央から螺旋状に時系列的に表示できる。したがって、画像データの転送順が常に一定である場合、時系列的に表示を変更できるＭＩＰ液晶を利用した表示装置の特長を生かした表示が困難になる場合がある。
【０００７】
一方、画像データの転送順を任意に変化させる技術として、半導体装置に内蔵される中央処理装置（ＣＰＵ）に、画像データの転送順を任意に変化させるソフトウエアを実行させる事が考えられる。しかしながら、このようなソフトウエアをＣＰＵで処理させる場合、処理時間および電力消費が増加してしまう場合がある。環境発電等により得られる微量な電力によって駆動される半導体装置および半導体システムにおいては、処理時間および電力消費の増加に起因して、表示装置の安定した表示が継続できない場合も考えられる。
【０００８】
本開示の課題は、低消費電力でありつつ画像データの転送順を任意または所望に変化させることが可能な技術を提供することにある。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
一実施の形態によれば、半導体装置は、送信回路と、送信アドレス生成回路と、を含む。前記送信回路は、複数のブロックによって構成される表示データを送信する。前記送信アドレス生成回路は、前記送信回路から送信される前記複数のブロックの転送順を制御する。
【発明の効果】
【００１２】
一実施の形態の半導体装置によれば、低消費電力でありつつ画像データの転送順を任意または所望に変化させることが可能である。
【図面の簡単な説明】
【００１３】
【図１】図１は、実施例１に係る半導体システムの構成例を示す図である。
【図２】図２は、図１の半導体装置の構成例を示す図である。
【図３】図３は、実施例１に係る表示データの構成例を説明する図である。
【図４】図４は、表示領域の各ブロックのベースアドレスと各ブロックの書き込み順との関係を説明する図である。
【図５】図５は、１つのブロックの水平アドレスと垂直アドレスの遷移を説明する図である。
【図６】図６は、転送例１を示す図である。
【図７】図７は、転送例２を示す図である。
【図８】図８は、転送例３を示す図である。
【図９】図９は、転送例４を示す図である。
【図１０】図１０は、送信アドレス生成回路および送信回路の具体的な構成例を示す図である。
【図１１】図１１は、全体的な転送フローを示す図である。
【図１２】図１２は、図１１のアドレス設定の動作フローを示す図である。
【図１３】図１３は、１ブロックの画像データの転送処理を簡易化して示した図である。
【図１４】図１４は、送信先アドレスを算出する処理をソフトウエア処理で行った場合と送信アドレス生成回路で行った場合とを示す図である。
【図１５】図１５は、実施例１に係る半導体システムの電力消費の推移を示す図である。
【図１６】図１６は、比較例に係る半導体システムの電力消費の推移を示す図である。
【図１７】図１７は、実施例２に係る表示動作を説明する図である。
【図１８】図１８は、比較例に係る表示動作を説明する図である。
【発明を実施するための形態】
【００１４】
以下、実施形態、および、実施例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。
【実施例１】
【００１５】
（半導体システムの構成例）
図１は、実施例１に係る半導体システムの構成例を示す図である。
【００１６】
電子装置としての半導体システム１は、半導体装置１０、環境発電装置２０と、２次電池３０と、液晶表示パネルを有する表示装置４０と、を有する。半導体装置１０は、マイクロコントローラＭＣＵであり、たとえば、単結晶シリコンなどの半導体基板に、公知のＣＭＯＳトランジスタの製造方法を用いて形成された半導体集積回路装置である。マイクロコントローラＭＣＵは、中央処理装置ＣＰＵと、不揮発性メモリＲＯＭと、揮発性メモリＲＡＭと、データ転送制御装置ＤＭＡＣと、送信アドレス生成回路１１と、送信回路１２と、画像処理回路１３と、バスＢＵＳと、を有する。バスＢＵＳは、中央処理装置ＣＰＵと、不揮発性メモリＲＯＭと、揮発性メモリＲＡＭと、データ転送制御装置ＤＭＡＣと、送信アドレス生成回路１１と、送信回路１２と、画像処理回路１３と、を相互に接続する。
【００１７】
環境発電装置２０は、環境発電等により得られる微量な電力を発生する。ここで環境発電とは、光や振動、熱、風や水を代表とする流体の流量流速、電磁波など微量のエネルギーから電力を得ることを指す。環境発電装置２０は、一例では、太陽光パネル（ソーラパネル）を用いた太陽電池とすることができる。環境発電装置２０は、また、振動発電素子とすることも可能である。
【００１８】
２次電池３０は、環境発電装置２０から生成された微量な電力を蓄積する蓄電池（バッテリ）とすることができる。
【００１９】
表示装置４０は、液晶表示パネルを有する表示装置である。表示装置４０は、一例では、複数の画素のそれぞれが表示データを記憶するメモリ素子を含むＭＩＰ（Ｍｅｍｏｒｙ  Ｉｎ  Ｐｉｘｅｌ）液晶装置とすることができる。ＭＩＰ液晶装置は、一般的なＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）液晶装置と比較して、頻繁な書き替えを必要とせず、半導体システム１の低消費電力化を図ることができる。ＭＩＰ液晶装置とされる表示装置４０は、マイクロコントローラＭＣＵから画像データを常時送信し、液晶表示パネルの画面を更新する仕様ではなく、低消費電力な半導体システムに適したメモリ素子内蔵型の画素であり、メモリ素子に格納されたデータから順番に、メモリ素子に対応した画素の画像データが液晶表示パネルの画面に表示される。表示装置４０は、上記ＭＩＰ液晶装置に限定されるわけではなく、複数の画素と、この複数の画素に対応して設けられた複数のメモリ素子と、を含む様な構成とすることも可能である。この場合でも、表示装置４０は、メモリ素子に格納されたデータから順番に、メモリ素子に対応した画素の画像データが液晶表示パネルの画面に表示させることができる。
【００２０】
中央処理装置ＣＰＵは、各種演算処理を行い、半導体システム１の全体動作を統括制御するプロセッサである。中央処理装置ＣＰＵは、不揮発性メモリＲＯＭから制御プログラムを読み出し、揮発性メモリＲＡＭに格納して各種機能に係る演算制御や表示制御など各種動作処理を行う。
【００２１】
不揮発性メモリＲＯＭは、たとえば、リードオンリメモリやフラッシュメモリなどにより構成することができる。不揮発性メモリＲＯＭは、制御プログラムや各種演算処理に必要とされるデータ、初期設定データ等が格納される。
【００２２】
揮発性メモリＲＡＭは、たとえば、スタティック型ランダムアクセスメモリ（ＳＲＡＭ）やダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）などにより構成することができる。揮発性メモリＲＡＭは、たとえば、制御プログラムを実行する中央処理装置ＣＰＵの一時データの格納領域として利用される。揮発性メモリＲＡＭは、また、表示装置４０に転送される表示データ（画像データ）の格納場所としても利用される。表示データ（画像データ）は、たとえば、中央処理装置ＣＰＵによって生成されて、揮発性メモリＲＡＭに格納される。表示データは、複数のブロックによって構成される。
【００２３】
データ転送制御装置ＤＭＡＣは、たとえば、ダイレクトメモリアクセスコントローラにより構成することができる。データ転送制御装置ＤＭＡＣは、中央処理装置ＣＰＵの介在なしに、メモリとメモリとの間、または、メモリと周辺回路または周辺機器との間で直接データの転送の制御を行う。データ転送制御装置ＤＭＡＣは、揮発性メモリＲＡＭに格納された表示データを、周辺回路である送信回路１２へ転送するために利用することができる。
【００２４】
送信アドレス生成回路１１は、表示装置４０へ供給する水平方向アドレスおよび垂直方向アドレスを生成し、送信回路１２へ出力する。送信アドレス生成回路１１は、水平方向アドレスおよび垂直方向アドレスを生成する専用回路としての機能を有する。送信アドレス生成回路１１の具体的な構成及び機能については、後述する。
【００２５】
送信回路１２は、表示データ、および、送信アドレス生成回路１１によって生成された水平方向アドレスおよび垂直方向アドレスを、表示装置４０へ送信する。送信アドレス生成回路１１の具体的な構成及び機能については、後述する。
【００２６】
画像処理回路１３は、たとえば、揮発性メモリＲＡＭに格納された表示データ（画像データ）を処理するために利用することができる。画像処理回路１３は、たとえば、揮発性メモリＲＡＭに格納された表示データから部分的に読み出された１つのブロックに対して、９０度右回転、９０度左回転、上下反転（１８０度回転）等の回転処理のための画像処理を行うことが可能である。回転処理された１つのブロックの表示データは、再度、揮発性メモリＲＡＭへ格納される。なお、揮発性メモリＲＡＭからの１つのブロックの表示データの画像処理回路１３への読み出し、および、回転処理された１つのブロックの表示データの揮発性メモリＲＡＭへの格納は、たとえば、データ転送制御装置ＤＭＡＣによって実施することが可能である。
【００２７】
マイクロコントローラＭＣＵは、さらに、電源制御回路１５と、電源回路１６と、を有する。電源制御回路１５は、環境発電装置２０により得られた微量な電力を安定化させ、２次電池３０や電源回路１６へ供給する。電源回路１６は、電源制御回路１５および２次電池３０の一方あるいは両方から供給される電力に基づいて、マイクロコントローラＭＣＵの内部回路（ＣＰＵ、ＲＯＭ、ＲＡＭ、ＤＭＡＣ、１１〜１３）へ電源の供給を行う。
【００２８】
（半導体装置の構成例）
図２は、図１の半導体装置の構成例を示す図である。図２を用いて、半導体装置１０内の送信アドレス生成回路１１および送信回路１２の構成例を説明する。半導体装置１０内の他の構成は、図１と同じであるので、説明は省略する。
【００２９】
送信アドレス生成回路１１は、ブロック転送制御レジスタ１１０と、ブロック内アドレス制御回路１１１と、ベースアドレス制御回路１１２と、アドレス演算回路１１３と、を含む。
【００３０】
ブロック転送制御レジスタ１１０は、複数の制御レジスタを含む。複数の制御レジスタには、表示装置４０へ供給する水平方向アドレスおよび垂直方向アドレスの生成方法を定義するための制御データが設定される。この制御データは、たとえば、中央処理装置ＣＰＵからバスＢＵＳを介して、ブロック転送制御レジスタ１１０内の複数の制御レジスタに格納される。
【００３１】
ブロック内アドレス制御回路１１１は、送信回路１２から供給される１データ送信完了通知１２ａの受信に基づいて、ブロック転送制御レジスタ１１０に設定された制御データと現在のブロック内アドレスから、次の送信データのブロック内アドレス（ブロック内水平アドレスおよびブロック内垂直アドレス）を生成し、アドレス演算回路１１３へ出力する。ブロック内アドレス制御回路１１１は、１つのブロックの送信が完了すると、１ブロック送信完了通知１１１ａをベースアドレス制御回路１１２へ出力する。
【００３２】
ベースアドレス制御回路１１２は、１ブロック送信完了通知１１１ａに基づいて、ベースアドレスを更新する。つまり、ベースアドレス制御回路１１２は、１ブロック送信完了通知１１１ａの受信に基づいて、ブロック転送制御レジスタ１１０に設定された制御データと現在のベースアドレスから、次の送信データとされる１ブロックのベースアドレス（ベース水平アドレスおよびベース垂直アドレス）を生成し、アドレス演算回路１１３へ出力する。
【００３３】
アドレス演算回路１１３は、ブロック転送制御レジスタ１１０に設定された制御データと、ブロック内アドレス制御回路１１１が生成したブロック内水平アドレスおよびブロック内垂直アドレスと、ベースアドレス制御回路１１２が生成したベース水平アドレスまたはベース垂直アドレスとを入力として所望の演算を実行し、表示装置４０へ供給する送信先アドレスを生成する。送信先アドレスは、水平方向アドレスおよび垂直方向アドレスを含む。
【００３４】
送信回路１２は、送信先アドレスレジスタ１２１と、データバッファ１２２と、を含む。送信先アドレスレジスタ１２１には、アドレス演算回路１１３で算出された送信先アドレスが格納され、送信先アドレスの更新が行われる。データバッファ１２２は、揮発性メモリＲＡＭに格納された表示データの内、たとえば、転送すべき１ブロック分の表示データ（画像データ）がデータ転送制御装置ＤＭＡＣまたは中央処理装置ＣＰＵによりバスＢＵＳを介して、順次格納される。
【００３５】
（表示データの構成例）
図３は、実施例１に係る表示データの構成例を説明する図である。
【００３６】
揮発性メモリＲＡＭのアドレス空間には、表示装置４０に表示すべき表示データ（ＲＢ１、ＲＢ２、ＲＢ３、・・・、ＲＢ９）が格納されている。表示データは、一例では、９個のブロック（ＲＢ１、ＲＢ２、ＲＢ３、・・・、ＲＢ９）として格納されている。図３に示す様に、揮発性メモリＲＡＭのアドレス空間において、アドレスＡＤ１から第１ブロックＲＢ１が格納され、アドレスＡＤ２から第２ブロックＲＢ２が格納され、アドレスＡＤ３から第３ブロックＲＢ３が格納されている。同様にして、アドレスＡＤ９から第９ブロックＲＢ９が格納されている。
【００３７】
揮発性メモリＲＡＭに格納された９個のブロック（ＲＢ１、ＲＢ２、ＲＢ３、・・・、ＲＢ９）は、表示装置４０の液晶表示パネルの表示領域との関係では、ＲＤＩＳＰで示されるように、行方向に３ブロック、列方向に３ブロックの３×３の複数ブロックの構成により、液晶表示パネルの表示領域の１画面が構成されるものとする。
【００３８】
一方、表示装置４０の表示領域ＤＩＳＰは、一例では、行方向に３ブロックおよび列方向に３ブロック（３×３）の様な９個のブロック（第１ブロック〜第９ブロック（Ｂ１〜Ｂ９））により構成され、１つのブロックは、行方向（水平方向）に複数ビット、および、列方向（垂直方向）に複数ビットで構成された複数ビットの画素データのまとまりである。また、１ブロックは、一例では、行方向（水平方向）に８ビット、および、列方向（垂直方向）に８ビットで構成された、８ビット×８ビットの構成とすることができる。
【００３９】
たとえば、揮発性メモリＲＡＭの第１ブロックＲＢ１を表示領域ＤＩＳＰの第１ブロックＢ１に書き込み、揮発性メモリＲＡＭの第２ブロックＲＢ２を表示領域ＤＩＳＰの第２ブロックＢ２に書き込み、同様にして、揮発性メモリＲＡＭの第３ブロックＲＢ３〜第９ブロックＲＢ９を、表示領域ＤＩＳＰの第３ブロックＢ３〜第９ブロックＢ９のそれぞれに書き込む。つまり、ＲＢ１−＞Ｂ１、ＲＢ２−＞Ｂ２、ＲＢ３−＞Ｂ３、ＲＢ４−＞Ｂ４、ＲＢ５−＞Ｂ５、ＲＢ６−＞Ｂ６、ＲＢ７−＞Ｂ７、ＲＢ８−＞Ｂ８、ＲＢ９−＞Ｂ９の様に、書き込みが行われる。これにより、揮発性メモリＲＡＭのアドレス空間に書き込まれた１画面分の表示データ（ＲＢ１〜ＲＢ９）を、表示装置４０の液晶表示パネルを構成する各ブロック（Ｂ１〜Ｂ９）の複数の画素に書き込むことができる。
【００４０】
（アドレスの構成例）
図４は、表示領域ＤＩＳＰの各ブロックのベースアドレスと各ブロックの書き込み順との関係を説明する図である。図５は、１つのブロックの水平アドレスと垂直アドレスの遷移を説明する図である。
【００４１】
図４において、表示装置４０の表示領域ＤＩＳＰは、行方向に３ブロックおよび列方向に３ブロック（３×３）の様な９個の第１ブロック〜第９ブロック（Ｂ１〜Ｂ９）により構成されている。第１ブロック〜第９ブロック（Ｂ１〜Ｂ９）のおのおのは、ベースアドレスＢＡ（ＢＡ１〜ＢＡ９）を有している。第１ブロック〜第９ブロック（Ｂ１〜Ｂ９）の各ベースアドレスＢＡは、図４において、丸印で示されるように、各ブロックの先頭の画素の水平アドレスおよび垂直アドレスと見做すことができる。
【００４２】
図４には、第１ブロック〜第９ブロック（Ｂ１〜Ｂ９）に対する表示データの書き込み順序の一例が示されている。図４では、以下の順番で、表示データの書き込みが行われる。
【００４３】
１番目の書き込みブロック：第１ブロック（１（Ｂ１））
２番目の書き込みブロック：第４ブロック（２（Ｂ４））
３番目の書き込みブロック：第７ブロック（３（Ｂ７））
４番目の書き込みブロック：第２ブロック（４（Ｂ２））
５番目の書き込みブロック：第５ブロック（５（Ｂ５））
６番目の書き込みブロック：第８ブロック（６（Ｂ８））
７番目の書き込みブロック：第７ブロック（７（Ｂ３））
８番目の書き込みブロック：第２ブロック（８（Ｂ６））
９番目の書き込みブロック：第９ブロック（９（Ｂ９））
以上の様な書き込み順序においては、図２のベースアドレス制御回路１１２は、ベースアドレスとして、ＢＡ１−＞ＢＡ２−＞ＢＡ３−＞ＢＡ４−＞ＢＡ５−＞ＢＡ６−＞ＢＡ７−＞ＢＡ８−＞ＢＡ９の様な順序で発生することになる。
【００４４】
一方、図５に示す様に、各ブロック（Ｂ１〜Ｂ９）のおのおのは、８ビット×８ビットの構成とされており、各ブロック（Ｂ１〜Ｂ９）の先頭の水平アドレスおよび垂直アドレスとされるベースアドレスＢＡから水平アドレスアップ方向ＨＡＤＤＵＰへ、１行目の水平アドレスを順次更新して、１行目の８ビットの表示データを転送する。次に、垂直アドレスアップ方向ＶＡＤＤＵＰへ垂直アドレスを１だけ更新し、続いて、２行目の水平アドレスを水平アドレスアップ方向ＨＡＤＤＵＰへ順次更新して、２行目の８ビットの表示データを転送する。以上の様な、動作を８回繰り返して水平アドレスおよび垂直アドレスを更新し、１行目から８行目に対する表示データの転送が行われて、対応する複数の画素に表示データが書き込まれる。以上の様な水平アドレスおよび垂直アドレスの更新および生成は、図２のブロック内アドレス制御回路１１１によって行われることになる。
【００４５】
（転送順の例）
次に、図６〜図９を用いて、第１ブロック〜第９ブロック（Ｂ１〜Ｂ９）に対する表示データの書き込み順序の例をいくつか説明する。なお、図６〜図９において、第１ブロック〜第９ブロック（Ｂ１〜Ｂ９）の配置は、図３に示す第１ブロック〜第９ブロック（Ｂ１〜Ｂ９）の配置と、同様にされているが、図６〜図９には図面の簡素化のため、第１ブロック〜第９ブロック（Ｂ１〜Ｂ９）のブロック番号は記載されていない。
【００４６】
図６は、転送例１を示す図である。転送例１では、以下の順番で、表示データの転送が行われる。つまり、書き込み順序は、
１番目の書き込みブロック：第１ブロック（１（Ｂ１））
２番目の書き込みブロック：第２ブロック（２（Ｂ２））
３番目の書き込みブロック：第３ブロック（３（Ｂ３））
４番目の書き込みブロック：第４ブロック（４（Ｂ４））
５番目の書き込みブロック：第５ブロック（５（Ｂ５））
６番目の書き込みブロック：第６ブロック（６（Ｂ６））
７番目の書き込みブロック：第７ブロック（７（Ｂ７））
８番目の書き込みブロック：第８ブロック（８（Ｂ８））
９番目の書き込みブロック：第９ブロック（９（Ｂ９））、とされる。
【００４７】
図７は、転送例２を示す図である。転送例２では、以下の順番で、表示データの転送が行われる。つまり、書き込み順序は、
１番目の書き込みブロック：第７ブロック（１（Ｂ７））
２番目の書き込みブロック：第４ブロック（２（Ｂ４））
３番目の書き込みブロック：第１ブロック（３（Ｂ１））
４番目の書き込みブロック：第８ブロック（４（Ｂ８））
５番目の書き込みブロック：第５ブロック（５（Ｂ５））
６番目の書き込みブロック：第２ブロック（６（Ｂ２））
７番目の書き込みブロック：第９ブロック（７（Ｂ９））
８番目の書き込みブロック：第６ブロック（８（Ｂ６））
９番目の書き込みブロック：第３ブロック（９（Ｂ３））、とされる。
【００４８】
図８は、転送例３を示す図である。転送例３では、以下の順番で、表示データの転送が行われる。つまり、書き込み順序は、
１番目の書き込みブロック：第９ブロック（１（Ｂ９））
２番目の書き込みブロック：第８ブロック（２（Ｂ８））
３番目の書き込みブロック：第６ブロック（３（Ｂ６））
４番目の書き込みブロック：第７ブロック（４（Ｂ７））
５番目の書き込みブロック：第５ブロック（５（Ｂ５））
６番目の書き込みブロック：第３ブロック（６（Ｂ３））
７番目の書き込みブロック：第４ブロック（７（Ｂ４））
８番目の書き込みブロック：第２ブロック（８（Ｂ２））
９番目の書き込みブロック：第１ブロック（９（Ｂ１））、とされる。
【００４９】
図９は、転送例４を示す図である。転送例４では、以下の順番で、表示データの転送が行われる。つまり、書き込み順序は、
１番目の書き込みブロック：第５ブロック（１（Ｂ５））
２番目の書き込みブロック：第２ブロック（２（Ｂ２））
３番目の書き込みブロック：第３ブロック（３（Ｂ３））
４番目の書き込みブロック：第６ブロック（４（Ｂ６））
５番目の書き込みブロック：第９ブロック（５（Ｂ９））
６番目の書き込みブロック：第８ブロック（６（Ｂ８））
７番目の書き込みブロック：第７ブロック（７（Ｂ７））
８番目の書き込みブロック：第４ブロック（８（Ｂ４））
９番目の書き込みブロック：第１ブロック（９（Ｂ１））、とされる。
【００５０】
図６〜図９の転送例１〜４は、図２のベースアドレス制御回路１１２が生成するベースアドレスを制御することで、実施することが可能である。図６〜図９の転送例１〜４は、一例であり、種々の順番で転送を行うことが可能である。
【００５１】
（アドレス生成回路および送信回路の具体的な構成例）
図１０は、送信アドレス生成回路および送信回路の具体的な構成例を示す図である。
【００５２】
送信アドレス生成回路１１は、図２で説明した様に、ブロック転送制御レジスタ１１０と、ブロック内アドレス制御回路１１１と、ベースアドレス制御回路１１２と、アドレス演算回路１１３と、を含む。
【００５３】
ブロック転送制御レジスタ１１０は、第１レジスタＲＥＧ１〜第５レジスタＲＥＧ５を含む。第１レジスタＲＥＧ１は、水平方向のスタートアドレスを格納するための制御レジスタである。第２レジスタＲＥＧ２は、垂直方向のスタートアドレスを格納するための制御レジスタである。つまり、第１レジスタＲＥＧ１と第２レジスタＲＥＧ２は、１番目に転送されるブロックのスタートアドレスであるベースアドレス（ＢＡ１）が格納される。なお、ベースアドレス（ＢＡ１）は、水平方向のスタートアドレスＢＡ１Ｈと垂直方向のスタートアドレスＢＡ１Ｖとを含む。したがって、第１レジスタＲＥＧ１には、水平方向のスタートアドレスＢＡ１Ｈが格納され、第２レジスタＲＥＧ２には、垂直方向のスタートアドレスＢＡ１Ｖが格納されることになる。
【００５４】
第３レジスタＲＥＧ３は、１ブロックの水平方向のサイズまたはビット数Ｎ（ここで、Ｎは正の整数）を格納するための制御レジスタである。第４レジスタＲＥＧ４は、１ブロックの垂直方向のサイズまたはビット数Ｍ（ここで、Ｍは正の整数）を格納するための制御レジスタである。したがって、１ブロックが、Ｎ列×Ｍ行の行列状のブロックを指定することができる。
【００５５】
第５レジスタＲＥＧ５は、水平方向ブロック数Ｘ（ここで、Ｘは正の整数）、垂直方向ブロック数Ｙ（ここで、Ｙは正の整数）、転送方法を指示する値（転送例１＝１、転送例２＝２、転送例３＝３、転送例４＝４等）を格納するための制御レジスタである。転送方法を指示する値は、データ転送順を示す値と見做すことも可能である。
【００５６】
第１レジスタＲＥＧ１〜第５レジスタＲＥＧ５は、たとえば、中央処理装置ＣＰＵからバスＢＵＳを介して、各制御データ（ＢＡ１Ｈ、ＢＡ１Ｖ、Ｎ、Ｍ、Ｘ、Ｙ、転送方法を指示する値）が格納される。
【００５７】
ブロック内アドレス制御回路１１１は、第１カウンタＣＴ１、第２カウンタＣＴ２、第１比較器ＣＭ１、第２比較器ＣＭ２と、を含む。第１カウンタＣＴ１は、１ブロック内の水平アドレスをカウントする水平アップカウンタであり、１データ送信完了通知１２ａの受信ごとに、水平アドレスをカウントアップする。第１比較器ＣＭ１は、第１カウンタＣＴ１のカウント数が第３レジスタＲＥＧ３に設定された１ブロックの水平方向のサイズまたはビット数Ｎに一致すると、１列データ送信完了通知１１１ｂを出力する。第１カウンタＣＴ１は、１列データ送信完了通知１１１ｂによって、そのカウント数が０（ゼロ）にクリアされる。
【００５８】
第２カウンタＣＴ２は、１ブロック内の垂直アドレスをカウントする垂直アップカウンタであり、１列データ送信完了通知１１１ｂの受信ごとに、垂直アドレスをカウントアップする。第２比較器ＣＭ２は、第２カウンタＣＴ２のカウント数が第４レジスタＲＥＧ４に設定された１ブロックの垂直方向のサイズまたはビット数Ｍに一致すると、１ブロック送信完了通知１１１ａを出力する。第２カウンタＣＴ２は、１ブロック送信完了通知１１１ａによって、そのカウント数が０（ゼロ）にクリアされる。
【００５９】
ベースアドレス制御回路１１２は、第３カウンタＣＴ３、第４カウンタＣＴ４、第３比較器ＣＭ３、第４比較器ＣＭ４と、セレクタＳＥＬと、を含む。
【００６０】
第３カウンタＣＴ３は、水平方向のブロックのベースアドレス（ベース水平アドレス）をアップカウントまたはダウンカウントする水平ブロックカウンタであり、１ブロック送信完了通知１１１ａの受信および転送方法を指示する値に基づいて、水平方向のブロックのベースアドレスを生成する。
【００６１】
第４カウンタＣＴ４は、垂直方向のブロックのベースアドレス（ベース垂直アドレス）をアップカウントまたはダウンカウントする垂直ブロックカウンタであり、１ブロック送信完了通知１１１ａの受信および転送方法を指示する値に基づいて、垂直方向のブロックのベースアドレスを生成する。
【００６２】
第３カウンタＣＴ３および第４カウンタＣＴ４において、アップカウントまたはダウンカウントは、第５レジスタＲＥＧ５に設定された制御データ（転送方法を指示する値）に基づいて決められる。
【００６３】
第３比較器ＣＭ３は、第３カウンタＣＴ３のカウント値が第５レジスタＲＥＧ５に設定された制御データと一致すると、第３カウンタＣＴ３のカウント数をクリアための信号を出力する。同様に、第４比較器ＣＭ４は、第４カウンタＣＴ４のカウント値が第５レジスタＲＥＧ５に設定された制御データと一致すると、第４カウンタＣＴ４のカウント数をクリアための信号を出力する。
【００６４】
セレクタＳＥＬは、転送方法を指示する値に基づいて、第３カウンタＣＴ３のカウント値および第４カウンタＣＴ４のカウント値に対応したベースアドレスを選択して、アドレス演算回路１１３へ出力する。
【００６５】
たとえば、１ブロックがＮ列×Ｍ行の行列状のブロックであり、水平方向ブロック数Ｘ、垂直方向ブロック数Ｙの場合、第３カウンタＣＴ３は、１ブロック送信完了通知１１１ａの受信および転送方法を指示する値に基づいて、−ｘＮの値または＋ｘＮの値を加算される（ここで、ｘは、１からＸの正の整数である）。第４カウンタＣＴ４は、１ブロック送信完了通知１１１ａの受信および転送方法を指示する値に基づいて、−ｙＭの値または＋ｙＭの値を加算される（ここで、ｙは、１からＹの正の整数である）。第３カウンタＣＴ３のカウント値および第４カウンタＣＴ４のカウント値は、１ブロック送信完了通知１１１ａの発生回数がＸ×Ｙ回発生するごとに、第３比較器ＣＭ３および第４比較器ＣＭ４によって、クリアされる。これにより、第３カウンタＣＴ３および第４カウンタＣＴ４は、図４、図６〜図９で説明した様に、次に転送すべき１ブロックのベースアドレス（ベース水平アドレスおよびベース垂直アドレス）を生成し、アドレス演算回路１１３へ出力する。なお、第３カウンタＣＴ３および第４カウンタＣＴ４のおのおのは、加算回路と、加算回路の加算結果を格納するレジスタと、によって構成することもできる。
【００６６】
アドレス演算回路１１３は、第１加算器ＡＤＣ１と、第２加算器ＡＤＣ２と、を含む。第１加算器ＡＤＣ１は、第１レジスタＲＥＧ１の設定値と、第１カウンタＣＴ１のカウント値とセレクタＳＥＬから出力される値とに基づいて水平方向アドレスを演算し、演算された水平方向アドレスＨＡＤを送信先アドレスレジスタ１２１内の水平方向アドレスレジスタ１２１１へ格納する。第２加算器ＡＤＣ２は、第２レジスタＲＥＧ２の設定値と、第２カウンタＣＴ２のカウント値とセレクタＳＥＬから出力される値とに基づいて垂直方向アドレスを演算し、演算された垂直方向アドレスＶＡＤを送信先アドレスレジスタ１２１内の垂直方向アドレスレジスタ１２１２へ格納する。
【００６７】
送信回路１２は、水平方向アドレスレジスタ１２１１に設定された水平方向アドレスＨＡＤと、垂直方向アドレスレジスタ１２１２に設定された垂直方向アドレスＶＡＤと、データバッファ１２２に格納された表示データの内、水平方向アドレスＨＡＤと垂直方向アドレスＶＡＤとに対応する表示データの１データＤＴ１を表示装置４０へ供給する。データバッファ１２２は、表示データの１データＤＴ１を表示装置４０へ供給するごとに、１データ送信完了通知１２ａを出力する。なお、1データＤＴ１は、１ビットのデータ、２ビットのデータ、１バイト（８ビット）のデータ、２バイト（１６ビット）のデータ等から選択されたデータとすることが可能である。
【００６８】
送信アドレス生成回路１１は表示データの１データＤＴ１を表示装置４０へ供給するごとに、水平方向アドレスＨＡＤと垂直方向アドレスＶＡＤとを更新し、送信回路１２は更新された水平方向アドレスＨＡＤと垂直方向アドレスＶＡＤとに対応する表示データの１データＤＴ１を表示装置４０へ順次供給する。これにより、表示装置４０の表示領域ＤＩＳＰの１画面分の表示データが書き換えられる。
【００６９】
（アドレス演算フロー）
図１１および図１２を用いて、２次元画像の転送フローを説明する。図１１は、全体的な転送フローを示す図である。図１２は、図１１のアドレス設定の動作フローを示す図である。
【００７０】
図１１において、ステップＳ１では、ブロック転送制御レジスタ１１０に下記の値を設定する。
【００７１】
（a）１ブロックの水平方向サイズ（Ｎ）および垂直方向サイズ（Ｍ）
（b）水平方向のブロック数（Ｘ）および垂直方向のブロック数（Ｙ）
（c）転送方法を指示する値（データ転送順を示す値）
（d）水平方向および垂直方向のスタートアドレス（ＢＡ１：ＢＡ１Ｈ、ＢＡ１Ｖ）
ステップＳ２：転送する２次元画像データの内、最初の１ブロックで転送するデータをＲＡＭから送信回路１２のデータバッファ１２２へ転送する。
【００７２】
ステップＳ３：送信先アドレスを設定する。ステップＳ３の詳細は、図１２において説明する。
【００７３】
ステップＳ４：１データを送信する。
【００７４】
ステップＳ５：１ブロックの送信が完了したか否かを判断する。１ブロックの送信が完了した場合（ｙｅｓ）、ステップＳ６へ移行する。１ブロックの送信が完了していない場合（ｎｏ）、ステップＳ３へ移行する。
【００７５】
ステップＳ６：全ブロックの送信が完了したか否かを判断する。全ブロックの送信が完了した場合（ｙｅｓ）、転送フローの処理を終了する。全ブロックの送信が完了していない場合（ｎｏ）、ステップＳ７へ移行する。
【００７６】
ステップＳ７：転送する２次元画像データの内、次の１ブロックで転送するデータをＲＡＭから送信回路１２のデータバッファ１２２へ転送し、ステップＳ３へ移行する。その後、ステップＳ３〜ステップＳ６を繰り返し実行し、全ブロックのデータ送信が完了したら（ステップＳ６：ｙｅｓ）、転送フローの処理を終了する。
【００７７】
次に、図１２を参照し、ステップＳ３の動作を詳細に説明する。
【００７８】
ステップＳ１１：ステップＳ１で設定した(a)１ブロックの水平方向サイズ（Ｎ）および垂直方向サイズ（Ｍ）、および、現在のブロック内アドレスから、次の送信データのブロック内アドレスを算出する。
【００７９】
ステップＳ１２：１ブロックの送信が完了したか否かを判断する。１ブロックの送信が完了した場合（ｙｅｓ）、ステップＳ１３へ移行する。１ブロックの送信が完了していない場合（ｎｏ）、ステップＳ１４へ移行する。
【００８０】
ステップＳ１３：ステップＳ１で設定した(ｂ)水平方向のブロック数（Ｘ）および垂直方向のブロック数（Ｙ）、(c)転送方法を指示する値（データ転送順を示す値）および、現在のベースアドレスから、次の送信データのベースアドレスを算出する。ベースアドレスは、１ブロックのデータ送信が完了する度に更新する。
【００８１】
ステップＳ１４：ステップＳ１１およびステップＳ１３の算出結果より、送信先アドレス（ＨＡＤ、ＶＡＤ）を算出する。
【００８２】
ステップＳ１５：算出された送信先アドレス（ＨＡＤ、ＶＡＤ）によって、送信先アドレスレジスタ１２１の値を更新する。
【００８３】
（消費電力について）
次に、図１３および図１４を用いて、半導体装置１０の消費電力について説明する。
【００８４】
図１３は、１ブロックの画像データの転送処理を簡易化して示した図である。つまり、図１３は、図１１の２次元画像の転送フローから１ブロックの画像データの転送処理を抽出し、簡単化して表した図である。図１３に示す様に、１ブロックの画像データの転送処理は、揮発性メモリＲＡＭから送信回路１２へデータ転送する処理ＰＳ１と、送信先アドレスを算出する処理ＰＳ２と、アドレス設定する処理ＰＳ３と、表示装置４０へデータ転送する処理ＰＳ４と、を含む。処理ＰＳ１〜ＰＳ４がブロックの数分繰り返されて、表示装置４０の表示領域ＤＩＳＰの全体の表示データが更新される。ここで、送信先アドレスを算出する処理ＰＳ２とアドレス設定する処理ＰＳ３とは、ソフトウエアではなく、ハードウエア回路である送信アドレス生成回路１１で実施する。また、送信回路へデータ転送する処理ＰＳ１、および、表示装置４０へデータ転送する処理ＰＳ４は、ソフトウエアではなく、ハードウエア回路であるデータ転送制御装置ＤＭＡＣおよび送信回路１２で、それぞれ実施する。
【００８５】
図１４は、送信先アドレスを算出する処理ＰＳ２をソフトウエア処理で行った場合と送信アドレス生成回路で行った場合とを示す図である。図１４において、上側ＳＷはソフトウエア処理を行った場合の画像データの転送処理の処理時間を示し、下側ＨＤは送信アドレス生成回路１１によって処理を行った場合の画像データの転送処理の処理時間を示している。また、図１４において、ソフトウエア処理による送信先アドレス算出をＰＳ２’として示し、送信アドレス生成回路１１による送信先アドレス算出をＰＳ２として示している。アドレス設定の処理ＰＳ３は、処理方法によって所要時間に大きな差がないため、ソフトウエア処理ＳＷにおいても送信アドレス生成回路処理においても同じ所要時間とする。
【００８６】
図１４に示す様に、送信アドレス生成回路１１による送信先アドレス算出ＰＳ２の処理時間は、ソフトウエア処理による送信先アドレス算出ＰＳ２’の処理時間より、短縮されている。送信アドレス生成回路１１による送信先アドレス算出ＰＳ２の処理時間が短縮されるので、１データ送信毎に処理時間の累計差は大きくなる。２次元画像データを転送する場合、下記の式で算出される時間が短縮されるため、半導体装置１０の消費電力が削減される。
【００８７】
短縮される時間＝
１データ送信時の処理時間差×1ブロックに含まれるデータ数×ブロック数
ここで、表示装置４０の表示領域ＤＩＳＰの１画面が、たとえば、２５６ビット×２５６ビットの場合を考える。この場合、短縮される時間は、１データ（８ビット）の処理時間差×（２５６×２５６／８）である。
【００８８】
（電力消費の推移について）
次に、図１５および図１６を用いて、環境発電等により得られる微量な電力で駆動される半導体システムの動作および電力消費の推移について説明する。図１５は、実施例１に係る半導体システムの電力消費の推移を示す図である。図１６は、比較例に係る半導体システムの電力消費の推移を示す図である。図１５および図１６において、縦軸は、たとえば、２次電池３０等のバッテリの残量Ｖｂａｔを示しており、横軸は時間Ｔを示している。一点鎖線ＬＰＳは、画像データの転送を行わない場合における、環境発電による電力供給を示すものとする。また、図１５および図１６において、データの送信が時刻Ｔ１に開始されており、時刻Ｔ１から時刻Ｔ３の間の半導体装置１０の処理の状態が拡大して示されている。
【００８９】
図１５に示す様に、半導体装置１０は、時刻Ｔ１〜時刻Ｔ２の間の期間において、図１３または図１４に示す様に、処理ＰＳ１、ＰＳ２、ＰＳ３、ＰＳ４がこの順序で実行される。処理ＰＳ２、ＰＳ３はソフトウエアではなく、ハードウエア回路である送信アドレス生成回路１１で実施される。そのため、処理時間が短くできるので、電力消費も少なくできる。一方、時刻Ｔ２から時刻Ｔ３において、２次電池３０は、環境発電による電力供給により充電される。図１５に示す様に、時刻Ｔ１〜時刻Ｔ２の間のバッテリの残量Ｖｂａｔの電力消費量と時刻Ｔ２〜時刻Ｔ３の間のバッテリの残量Ｖｂａｔへの電力供給による充電量とはほぼ同等の値にされている。したがって、図１５に示す様に、複数の回のデータ転送が連続的または間欠的に行われたとしても、バッテリ残量を示す実線ＬＢ１は、放電および充電が繰り返されるものの、バッテリ残量がゼロとなる様なことはない。そのため、半導体システム１および半導体装置１０の動作は継続させることができる。つまり、半導体システム１および半導体装置１０の消費電力は、環境発電による電力供給能力を下回り、図６〜図９で説明した様な様々なデータ転送順を使用した表示装置４０への表示が可能となる。
【００９０】
一方、図１６に示す様に、比較例においては、時刻Ｔ１〜時刻Ｔ２の間の期間において、図１４に示す様に、処理ＰＳ１、ＰＳ２’、ＰＳ３、ＰＳ４がこの順序で実行される。ＰＳ２’、ＰＳ３は、ソフトウエア処理により実行される。そのため、処理時間が長くなり、電力消費も大きくなる。一方、時刻Ｔ２から時刻Ｔ３において、２次電池３０は、環境発電による電力供給により充電される。図１６に示す様に、時刻Ｔ１〜時刻Ｔ２の間のバッテリの残量Ｖｂａｔの電力消費量は、時刻Ｔ２〜時刻Ｔ３の間のバッテリの残量Ｖｂａｔへの電力供給による充電量より、大きくなる。したがって、図１６に示す様に、複数の回のデータ転送が連続的または間欠的に行われた場合、バッテリ残量を示す実線ＬＢ２は、放電および充電が繰り返されるものの、十分に充電されることが無く、時刻ＴＳＰにおいて、バッテリ残量がゼロとなる場合がある。この場合、半導体システム１の動作は停止する。
【００９１】
図１６に示す比較例では、ソフトウエア処理にてアドレス更新処理を実施する。環境発電等の微量な電力を駆動源とする半導体システムにおいて、電力供給能力には限度がある。そのため、データ転送の処理時間が長くなることで、半導体システム１または半導体装置１０の電力消費が環境発電等の電力供給能力を上回ると、図１６に示すように、半導体システム１が停止し、表示装置４０への表示が不可能となる。これは、環境発電等により得られる微量な電力で駆動する半導体システム１においては、画像データの転送処理の処理時間の増加および電力消費の増加に起因して、安定した表示装置４０への表示が継続できない場合があること意味する。
【００９２】
電力消費が等しい処理を実行する場合、所要時間が短いほうが消費電力の総量が少ない。そのため、図１６に示す送信先アドレス算出およびアドレス設定の処理ＰＳ２’，ＰＳ３の所要時間が、図１５に示す送信先アドレス算出およびアドレス設定の処理ＰＳ２，ＰＳ３の所要時間に示すように、短縮されることで、半導体システム１または半導体装置１０の消費電力の削減が可能である。
【００９３】
また、論理規模の観点からも、半導体システム１または半導体装置１０の消費電力は低減される。一般的に、複雑で論理規模の大きい中央処理装置ＣＰＵでソフトウエア処理を実行するより、比較的単純な回路構成の専用回路（ここでは、送信アドレス生成回路１１）で処理を実行するほうが、動作する回路が小さいからである。図１６に示す処理ＰＳ２’，ＰＳ３の処理時の電力消費率（グラフの傾き)が、図１５に示すように、処理ＰＳ２，ＰＳ３の処理時の電力消費率のように小さくなることで、単位時間あたりの半導体システム１または半導体装置１０の消費電力量が削減される。
【００９４】
これらより、２次元画像データの転送処理の時間を削減し、単純な回路構成の送信アドレス生成回路１１で送信先アドレスの更新処理を実施することで、半導体システム１または半導体装置１０消費電力を低減し、表示装置４０への安定した表示を実現することができる。
【００９５】
実施例１によれば、以下の効果を得ることができる。
【００９６】
１）単純な回路構成の送信アドレス生成回路１１によって、送信先アドレスの更新処理を実施する。これにより、低消費電力で、表示装置４０の表示を行うことができる。
【００９７】
２）また、送信アドレス生成回路１１は、ブロック転送制御レジスタ１１０と、ベースアドレス制御回路１１２とを含む。ブロック転送制御レジスタ１１０は、転送方法を指示する値（転送例１＝１、転送例２＝２、転送例３＝３、転送例４＝４等）を格納するための第５レジスタＲＥＧ５を含む。また、ベースアドレス制御回路１１２は、水平方向のブロックのベースアドレス（ベース水平アドレス）をアップカウントまたはダウンカウントする第３カウンタＣＴ３、および、垂直方向のブロックのベースアドレス（ベース垂直アドレス）をアップカウントまたはダウンカウントする第４カウンタＣＴ４と含む。第３カウンタＣＴ３および第４カウンタＣＴ４は、第５レジスタＲＥＧ５に格納された転送方法を指示する値に基づいて、その動作が制御される。これにより、表示装置４０に対する画像データの転送順を任意または所望に変化させること可能になる。
【００９８】
３）上記１）および上記２）により、低消費電力でありつつ画像データの転送順を任意または所望に変化させること可能な技術を提供できる。
【００９９】
４）表示装置４０に対する画像データの転送を低消費電力で実施できるので、環境発電等により得られる微量な電力によって駆動される半導体装置および半導体システムを提供することができる。
【０１００】
５）表示装置４０に対する画像データの転送を低消費電力できるので、環境発電等により得られる微量な電力によって駆動される半導体装置および半導体システムを用いて、表示装置４０の表示を安定して行うことができる。
【実施例２】
【０１０１】
実施例１では、揮発性メモリＲＡＭのアドレス空間に書き込まれた１画面分の各表示データ（ＲＢ１〜ＲＢ９）を、表示装置４０の液晶表示パネルＤＩＳＰを構成する各ブロック（Ｂ１〜Ｂ９）の複数の画素に任意または所望の順序で書き込む例について説明した。実施例２では、たとえば、回転された表示データを、表示装置４０の液晶表示パネルＤＩＳＰを構成する各ブロック（Ｂ１〜Ｂ９）の複数の画素に任意または所望の順序で書き込む例について説明する。
【０１０２】
実施例１で説明した様に、画像処理回路１３は、揮発性メモリＲＡＭに格納された表示データから部分的に読み出された１つのブロックに対して、９０度右回転、９０度左回転、上下反転（１８０度回転）等の回転表示のための画像処理を行うことが可能である。実施例２では、揮発性メモリＲＡＭに格納された表示データを９０度右回転させる場合を一例として、その表示動作を説明する。
【０１０３】
図１７は、実施例２に係る表示動作を説明する図である。
【０１０４】
ここで、揮発性メモリＲＡＭのアドレス空間に書き込まれた１画面分の表示データは、たとえば、９個のブロック（ＲＢ１、ＲＢ２、ＲＢ３、・・・、ＲＢ９）として格納されているものとする。揮発性メモリＲＡＭに格納された９個のブロック（ＲＢ１、ＲＢ２、ＲＢ３、・・・、ＲＢ９）は、表示装置４０の液晶表示パネルの表示領域との関係では、ＲＤＩＳＰ１で示されるように、行方向に３ブロック、列方向に３ブロックの３×３の複数ブロックの構成により、液晶表示パネルの表示領域の１画面が構成されるものとする。
【０１０５】
処理１）揮発性メモリＲＡＭに格納された９個のブロック（ＲＢ１、ＲＢ２、ＲＢ３、・・・、ＲＢ９）の内、たとえば、最初に、第１ブロックＲＢ１の画像データは、データ転送制御装置ＤＭＡＣによって、揮発性メモリＲＡＭから画像処理回路１３へ転送される。画像処理回路１３は、第１ブロックＲＢ１の画像データに対して、９０度右回転させる画像処理を実施する。画像処理後の第１ブロックＲＢ１の画像データは、データ転送制御装置ＤＭＡＣによって、画像処理回路１３から揮発性メモリＲＡＭへ転送され、揮発性メモリＲＡＭに格納される。
【０１０６】
上記処理１）の動作を、他の８個のブロック（ＲＢ２、ＲＢ３、・・・、ＲＢ９）に対しても実施する。これにより、揮発性メモリＲＡＭには、ＲＤＩＳＰ２で示されるように、９個のブロック（ＲＢ１、ＲＢ２、ＲＢ３、・・・、ＲＢ９）のおのおのが９０度右回転された表示データとして格納される。つまり、画像処理回路１３は、９個のブロックの内の１つのブロックを９０度右回転させるための部分的な画像処理回路を有する。
【０１０７】
画像処理回路１３で得られる回転処理後の表示データ（ＲＤＩＳＰ２）は、各ブロック内では画像処理が完了しているが、全画面の画像処理後の表示データを得るためには表示データの配置を調整する必要がある。そのため、次に示す処理２）が実施される。
【０１０８】
処理２）画像処理後の第１ブロックＲＢ１の表示データは、データ転送制御装置ＤＭＡＣによって、揮発性メモリＲＡＭから送信回路１２へ転送される。その後、送信アドレス生成回路１１は送信先アドレスを算出し、算出結果を送信回路１２の送信先アドレスレジスタ１２１に格納する。次に、画像処理後の第１ブロックＲＢ１の表示データは送信回路１２によって、表示装置４０の画素に対応するメモリに転送される。これにより、画像処理後の第１ブロックＲＢ１の表示データは、表示装置４０の液晶表示パネルＤＩＳＰにおいて、第３ブロック（１（Ｂ３））内の複数の画素に対応する複数のメモリに書き込まれる。
【０１０９】
上記処理２）の動作を、第２ブロックＲＢ２、第３ブロックＲＢ３、・・・、第９ブロックＲＢ９の順序で順次実施する。したがって、第２ブロックＲＢ２の表示データが第６ブロック（２（Ｂ６））内の複数の画素に対応する複数のメモリに書き込まれ、第３ブロックＲＢ３の表示データが第９ブロック（３（Ｂ９））内の複数の画素に対応する複数のメモリに書き込まれ、第４ブロックＲＢ４の表示データが第２ブロック（４（Ｂ２））内の複数の画素に対応する複数のメモリに書き込まれる。同様に、第５ブロックＲＢ５の表示データが第５ブロック（５（Ｂ５））内の複数の画素に対応する複数のメモリに書き込まれ、第６ブロックＲＢ６の表示データが第８ブロック（６（Ｂ８））内の複数の画素に対応する複数のメモリに書き込まれ、第７ブロックＲＢ７の表示データが第１ブロック（７（Ｂ１））内の複数の画素に対応する複数のメモリに書き込まれる。そして、第８ブロックＲＢ８の表示データが第４ブロック（８（Ｂ４））内の複数の画素に対応する複数のメモリに書き込まれ、第９ブロックＲＢ９の表示データが第７ブロック（９（Ｂ７））内の複数の画素に対応する複数のメモリに書き込まれる。
【０１１０】
これにより、表示装置４０の液晶表示パネルＤＩＳＰには、ＲＤＩＳＰ１で示す表示データに対して、全体が９０度右回転された画像を表示することができる。
【０１１１】
図１８は、比較例に係る表示動作を説明する図である。図１８が図１７と異なる部分は、画像処理回路１３ｒが全画面の画像処理が可能な画像処理回路とされている点である。このため、画像処理回路１３ｒは、たとえば、揮発性メモリＲＡＭに格納された９個のブロック（ＲＢ１、ＲＢ２、ＲＢ３、・・・、ＲＢ９）を一括して９０度右回転させる画像処理を実施することが可能である。図１８において、他の構成及び動作は、図１７で説明された構成及び動作と同じであるので、その説明は省略する。
【０１１２】
比較例では、画像処理回路１３ｒが全画面の画像処理が可能な画像処理回路であるので、その回路規模は、画像処理回路１３の様な部分的な画像処理回路と比較して、大きい。画像処理回路１３ｒは高速な画像処理を行うこと可能である。しかし、画像処理回路１３ｒの消費電力は大きいため、十分な電源供給が得られる半導体システムには適するが、環境発電等で駆動する低消費電力な半導体システムには適していない。
【０１１３】
実施例２によれば、以下の効果を得ることができる。
【０１１４】
１）画像処理回路１３は、９個のブロックの内の１つのブロックを回転させるための部分的な画像処理回路とされるので、その回路規模は比較的少なくされる。そのため、画像処理回路１３の消費電力は小さくすることができる。したがって、画像処理回路１３を含む半導体装置１０は、環境発電等で駆動する低消費電力な半導体システム１に適している。
【０１１５】
２）画像処理回路１３によって画像処理された表示データ（ＲＤＩＳＰ２）は、送信アドレス生成回路１１によって算出された送信先アドレスに基づいて、任意または所望の順序で、表示装置４０の複数の画素に対応する複数のメモリに書き込むことができる。これにより、表示装置４０の液晶表示パネルＤＩＳＰには、ＲＤＩＳＰ１で示す表示データに対して、全体が９０度右回転された画像を表示することができる。
【０１１６】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は、上記実施形態および実施例に限定されるものではなく、種々変更可能であることはいうまでもない。
【符号の説明】
【０１１７】
１：半導体システム
１０：半導体装置
２０：環境発電装置
３０：２次電池
４０：表示装置
１１：送信アドレス生成回路
１２：送信回路
１３：画像処理回路
１５：電源制御回路
１６：電源回路
１１０：ブロック転送制御レジスタ
１１１：ブロック内アドレス制御回路
１１２：ベースアドレス制御回路
１１３：アドレス演算回路
１２１：送信先アドレスレジスタ
１２２：データバッファ
ＭＣＵ：マイクロコントローラ
ＣＰＵ：中央処理装置
ＲＡＭ：揮発性メモリ
ＲＯＭ：不揮発性メモリ
ＤＭＡＣ：データ転送制御装置
ＢＵＳ：バス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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