(57)【要約】【課題】長期信頼性に優れた半導体装置を提供する。【解決手段】半導体装置は、実装基板と、金からなる金属バンプを介して前記実装基板に配置された発光ダイオードチップとを備え、前記発光ダイオードチップは、基板と、前記基板側から順に積層された第１導電型半導体層、活性層および第２導電型半導体層を有する半導体積層構造と、前記第２導電型半導体層に接して配置された第１電極とを有し、前記実装基板は、セラミックからなる基板と第２電極とを有し、前記金属バンプは、前記第１電極に接する第１の層と、前記第１電極とは反対側に位置する第２の層とを有し、前記第１の層を構成する結晶の平均結晶粒径は、前記第２の層を構成する結晶の平均結晶粒径よりも大きく、前記第２の層は、前記第１電極から離間している。【選択図】図１
2020129683.tif 000002
【特許請求の範囲】
【請求項１】
実装基板と、
金からなる金属バンプを介して前記実装基板に配置された発光ダイオードチップとを備え、
前記発光ダイオードチップは、基板と、前記基板側から順に積層された第１導電型半導体層、活性層および第２導電型半導体層を有する半導体積層構造と、前記第２導電型半導体層に接して配置された第１電極とを有し、
前記実装基板は、セラミックからなる基板と第２電極とを有し、
前記金属バンプは、前記第１電極に接する第１の層と、前記第１電極とは反対側に位置する第２の層とを有し、
前記第１の層を構成する結晶の平均結晶粒径は、前記第２の層を構成する結晶の平均結晶粒径よりも大きく、
前記第２の層は、前記第１電極から離間している
半導体装置。
【請求項２】
断面視で結晶方位の違いをコントラストの違いで表した場合に、前記第１の層における単一のコントラストを示す領域の占める割合が、前記第２の層における単一のコントラストを示す領域の占める割合よりも大きい
請求項１に記載の半導体装置。
【請求項３】
前記第１の層の結晶が前記第２の層の結晶よりも水平方向に広がった形状である
請求項１または２に記載の半導体装置。
【請求項４】
前記第１の層の水平方向の平均結晶粒径をｒ１１、
前記第１の層の高さ方向の平均結晶粒径をｒ１２、
前記第２の層の水平方向の平均結晶粒径をｒ２１、
前記第２の層の高さ方向の平均結晶粒径をｒ２２としたとき、
ｒ１１＞ｒ１２、ｒ２１＜ｒ２２、ｒ１２／ｒ１１＜ｒ２２／ｒ２１の関係式を満たす
請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１の層と前記第２の層との界面の最大高さ粗さは、前記第２の層の平均結晶粒径以上である
請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１の層の平均結晶粒径は、前記界面の最大高さ粗さ以上である
請求項５に記載の半導体装置。
【請求項７】
前記第１電極は、前記金属バンプと接する金からなる表面層を含む少なくとも２層からなり、
前記表面層の厚さをＡ、
前記表面層の平均結晶粒径をＢ、
前記第１の層の厚さをＣ、
前記第１の層と前記第２の層との界面の最大高さ粗さをＲｚとしたとき、
Ｃ＞Ｒｚ／２＋１−Ａ＊Ｂ／８の関係式を満たす
請求項５または６に記載の半導体装置。
【請求項８】
前記半導体素子、前記実装基板および前記金属バンプにおける前記実装基板に対して垂直な方向の断面において、
前記金属バンプの断面積をＳとし、前記金属バンプの高さをＨとしたとき、
前記第１電極に接する前記第１の層と前記第１電極との接合部である第１の接合部の幅は、Ｓ／Ｈよりも長い
請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記第２の層は、前記Ｓ／Ｈよりも短い幅を有する
請求項８に記載の半導体装置。
【請求項１０】
前記第１電極は、前記第２導電型半導体層に接して配置され、前記活性層からの光を反射する金属膜を含む
請求項１〜９のいずれか１項に記載の半導体装置。
【請求項１１】
前記第１の層は、少なくとも１μｍの厚みがある
請求項１〜１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記第１電極は、Ｔｉからなるバリア電極を含む積層構造で構成される
請求項１〜１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記セラミックは、ＡｌＮの焼結体である
請求項１〜１２のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置に関し、特に金属バンプにより半導体素子と実装基板とが接合された半導体装置に関する。
【背景技術】
【０００２】
ＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）等の半導体発光素子は、様々な機器の光源として利用されている。例えば、ＬＥＤは、ＤＲＬ（Ｄａｙｔｉｍｅ  Ｒｕｎｎｉｎｇ  Ｌｉｇｈｔｓ）およびＨＬ（Ｈｅａｄ  Ｌａｍｐ）などの車載用照明装置の車載光源に用いられている。特に、光出力が１Ｗ以上のハイパワーＬＥＤを用いた車載光源の市場が伸びており、ＨａｌｏｇｅｎランプまたはＨＩＤ（Ｈｉｇｈ−Ｉｎｔｅｎｓｉｔｙ  Ｄｉｓｃｈａｒｇｅ）ランプのＬＥＤ化が急速に拡大している。
【０００３】
車載光源については省スペースおよびデザイン性の向上の要求が高まっていることからＬＥＤの小型化・大電流化・集積化が進展している。これに伴いＬＥＤに要求される信頼性の確保においてＬＥＤの発熱を如何に放熱するかが鍵となる。
【０００４】
ＬＥＤチップ等の半導体チップを小型・大電流化・集積化を実現するために、半導体チップと実装基板とを接合する技術として、フェイスダウン方式で半導体チップを実装基板に接合するフリップチップボンディング（フリップチップ接合）がある。この方式は、半導体チップをフリップ（ひっくり返す）して実装基板の配線と半導体チップの電極又は配線とを金属バンプを用いて直接接合するものであり、半導体チップの半導体配線面を上面に向けてワイヤ接続するフェイスアップ方式の接合する場合と比べて、ワイヤ径およびワイヤの引き回しにとらわれず、大電流化・高集積化に向いており、高出力用途の実装方法として車載光源に採用されている。
【０００５】
特許文献１には、フリップチップボンディングにより金属バンプで半導体素子と実装基板とが接合された半導体装置として、半導体素子の半導体層に電極ピラーを接続し、電極ピラーの先端をハンダを介して実装基板の配線に接合する半導体装置が開示されている。
【０００６】
図２８は、特許文献１に開示された半導体装置２００の断面図である。
【０００７】
図２８に示すように、半導体装置２００は、ｐ型層２１１、活性層２１２およびｎ型層２１３からなる半導体層２１０と、ｐ型層２１１に接続されたｐ側電極２２０と、ｎ型層２１３に接続されたｎ側電極２３０と、ｐ側電極２２０に積層されたｐ側シード層２４１およびｐ側電極ピラー２４２と、ｎ側電極２３０に積層されたｎ側シード層２５１およびｎ側電極ピラー２５２と、これらを覆う封止樹脂体２６０とを備える。ｐ側電極ピラー２４２およびｎ側電極ピラー２５２では、半導体層２１０側の第１端部の結晶粒径が、半導体層２１０とは反対側の第２端部の結晶粒径よりも小さくなっている。これにより、ｐ側電極ピラー２４２およびｎ側電極ピラー２５２の全体において結晶粒径が大きい場合と比較して、熱応力を吸収することができ、熱応力に対する耐性が高い半導体装置２００が得られるとされている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１４−３８８８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１に開示された半導体装置では、長期信頼性試験において、電極不良などのダメージが発生し、長期信頼性に劣るという課題がある。
【００１０】
本開示は、長期信頼性に優れた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本開示に係る半導体装置の一態様は、実装基板と、金からなる金属バンプを介して前記実装基板に配置された発光ダイオードチップとを備え、前記発光ダイオードチップは、基板と、前記基板側から順に積層された第１導電型半導体層、活性層および第２導電型半導体層を有する半導体積層構造と、前記第２導電型半導体層に接して配置された第１電極とを有し、前記実装基板は、セラミックからなる基板と第２電極とを有し、前記金属バンプは、前記第１電極に接する第１の層と、前記第１電極とは反対側に位置する第２の層とを有し、前記第１の層を構成する結晶の平均結晶粒径は、前記第２の層を構成する結晶の平均結晶粒径よりも大きく、前記第２の層は、前記第１電極から離間している。
【発明の効果】
【００１２】
本開示によれば、金属バンプを介して半導体素子と実装基板とを接合する際に、電極の損傷および剥離といった金属バンプの接合に起因する不具合の発生を抑制することができ、長期信頼性に優れた半導体装置を実現することができる。
【図面の簡単な説明】
【００１３】
【図１】図１は、実施の形態１に係る半導体装置の断面図である。
【図２】図２は、実施の形態１に係る半導体装置の金属バンプの拡大断面図と、同金属バンプにおける結晶粒径の高さ位置依存性を示す図である。
【図３Ａ】図３Ａは、実施の形態１に係る半導体装置の製造方法の第１工程において、基板を準備する工程を示す図である。
【図３Ｂ】図３Ｂは、実施の形態１に係る半導体装置の製造方法の第１工程において、半導体積層構造を形成する工程を示す図である。
【図４Ａ】図４Ａは、実施の形態１に係る半導体装置の製造方法の第２工程において、半導体積層構造をエッチングする工程を示す図である。
【図４Ｂ】図４Ｂは、実施の形態１に係る半導体装置の製造方法の第２工程において、絶縁膜を形成する工程を示す図である。
【図４Ｃ】図４Ｃは、実施の形態１に係る半導体装置の製造方法の第２工程において、第１ｎ側電極のオーミックコンタクト層およびバリア電極を形成する工程を示す図である。
【図４Ｄ】図４Ｄは、実施の形態１に係る半導体装置の製造方法の第２工程において、第１ｐ側電極の反射電極を形成する工程を示す図である。
【図４Ｅ】図４Ｅは、実施の形態１に係る半導体装置の製造方法の第２工程において、第１ｐ側電極のバリア電極を形成する工程を示す図である。
【図４Ｆ】図４Ｆは、実施の形態１に係る半導体装置の製造方法の第２工程において、シード膜を形成する工程を示す図である。
【図４Ｇ】図４Ｇは、実施の形態１に係る半導体装置の製造方法の第２工程において、レジストを形成する工程を示す図である。
【図４Ｈ】図４Ｈは、実施の形態１に係る半導体装置の製造方法の第２工程において、第１ｐ側電極および第１ｎ側電極のカバー電極を形成する工程を示す図である。
【図４Ｉ】図４Ｉは、実施の形態１に係る半導体装置の製造方法の第２工程において、レジストを除去する工程を示す図である。
【図５Ａ】図５Ａは、実施の形態１に係る半導体装置の製造方法の第３工程において、開口部を有するレジストを形成する工程を示す図である。
【図５Ｂ】図５Ｂは、実施の形態１に係る半導体装置の製造方法の第３工程において、金めっき膜を形成する工程を示す図である。
【図５Ｃ】図５Ｃは、実施の形態１に係る半導体装置の製造方法の第３工程において、レジストを除去する工程を示す図である。
【図５Ｄ】図５Ｄは、実施の形態１に係る半導体装置の製造方法の第３工程において、シード膜の一部を除去をして電極をｐｎ分離する工程を示す図である。
【図５Ｅ】図５Ｅは、実施の形態１に係る半導体装置の製造方法の第３工程において、熱処理を行う工程を示す図である。
【図６Ａ】図６Ａは、実施の形態１に係る半導体装置の製造方法の第４工程において、実装基板の上に半導体素子を配置する工程を示す図である。
【図６Ｂ】図６Ｂは、実施の形態１に係る半導体装置の製造方法の第４工程において、実装基板の上に半導体素子を実装して超音波接合する工程を示す図である。
【図７Ａ】図７Ａは、図５Ｄにおける領域VIIAの拡大図である。
【図７Ｂ】図７Ｂは、図５Ｅにおける領域VIIBの拡大図である。
【図７Ｃ】図７Ｃは、図７Ｂの状態から、さらに結晶粒が粗大化した状態を示す図である。
【図８】図８は、結晶粒径の測定方法を説明するための図である。
【図９】図９は、金めっき膜の平均結晶粒径と単層金めっき膜の硬度との関係を示す図である。
【図１０】図１０は、実施の形態１において、半導体素子を実装基板に実装する際の超音波接合のタイミングチャートである。
【図１１Ａ】図１１Ａは、実施の形態１における超音波接合を行う前の金属バンプ周辺の断面を示す図である。
【図１１Ｂ】図１１Ｂは、図１０におけるＳｔｅｐ．１の直後の金属バンプと実装基板の第２電極との接合状態を示す図である。
【図１１Ｃ】図１１Ｃは、図１０におけるＳｔｅｐ．２の途中過程（処理開始から約３００ｍｓ後）の金属バンプと実装基板の第２電極との接合状態を示す図である。
【図１１Ｄ】図１１Ｄは、図１０におけるＳｔｅｐ．２の終了時点の金属バンプと実装基板の第２電極との接合状態を示す図である。
【図１２】図１２は、実施の形態１に係る半導体装置における金属バンプの結晶粒径の分布を示す図である。
【図１３】図１３は、半導体装置の電極面を観察する方法を説明するための図である。
【図１４Ａ】図１４Ａは、半導体装置のシェア強度を測定する方法において、シェアセンサで荷重をかける前の状態を示す図である。
【図１４Ｂ】図１４Ｂは、半導体装置のシェア強度を測定する方法において、シェアセンサで荷重をかけた後の状態を示す図である。
【図１５】図１５は、図１２の一点鎖線で囲まれる領域XVに対応する部分のＳＩＭ像である。
【図１６】図１６は、図１の一点鎖線で囲まれる領域XVIの拡大断面図である。
【図１７】図１７は、半導体素子を実装基板に実装する際に第１電極にバンプ痕が発生しない領域を示す図である。
【図１８】図１８は、実施の形態２に係る半導体装置の断面図である。
【図１９】図１９は、実施の形態２に係る半導体装置の金属バンプの拡大断面図と、同金属バンプにおける結晶粒径の高さ位置依存性を示す図である。
【図２０Ａ】図２０Ａは、実施の形態２に係る半導体装置の製造方法の第３工程において、開口部を有するレジストを形成する工程を示す図である。
【図２０Ｂ】図２０Ｂは、実施の形態２に係る半導体装置の製造方法の第３工程において、金めっき膜を形成する工程を示す図である。
【図２０Ｃ】図２０Ｃは、実施の形態２に係る半導体装置の製造方法の第３工程において、レジストを除去する工程を示す図である。
【図２０Ｄ】図２０Ｄは、実施の形態２に係る半導体装置の製造方法の第３工程において、シード膜をして電極をｐｎ分離する工程を示す図である。
【図２１Ａ】図２１Ａは、実施の形態２に係る半導体装置の製造方法の第４工程において、実装基板の上に半導体素子を配置する工程を示す図である。
【図２１Ｂ】図２１Ｂは、実施の形態２に係る半導体装置の製造方法の第４工程において、実装基板の上に半導体素子を実装して超音波接合する工程を示す図である。
【図２２】図２２は、実施の形態２において、半導体素子を実装基板に実装する際の超音波接合のタイミングチャートである。
【図２３Ａ】図２３Ａは、実施の形態２における超音波接合を行う前の金めっき膜周辺の断面を示す図である。
【図２３Ｂ】図２３Ｂは、図２２におけるＳｔｅｐ．１の直後の金めっき膜と実装基板の第２電極との接合状態を示す図である。
【図２３Ｃ】図２３Ｃは、図２２におけるＳｔｅｐ．２の途中過程（処理開始から約３００ｍｓ後）の金めっき膜と実装基板の第２電極との接合状態を示す図である。
【図２３Ｄ】図２３Ｄは、図２２におけるＳｔｅｐ．２の終了時点の金めっき膜と実装基板の第２電極との接合状態を示す図である。
【図２４】図２４は、実施の形態３に係る半導体装置の断面図である。
【図２５】図２５は、実施の形態３に係る半導体装置の金属バンプの拡大断面図と、同金属バンプにおける結晶粒径の高さ位置依存性を示す図である。
【図２６Ａ】図２６Ａは、実施の形態３に係る半導体装置の製造方法の実装基板の作製工程において、実装基板に第２ｐ側電極および第２ｎ側電極を形成する工程を示す図である。
【図２６Ｂ】図２６Ｂは、実施の形態３に係る半導体装置の製造方法の実装基板の作製工程において、開口部を有するレジストを形成する工程を示す図である。
【図２６Ｃ】図２６Ｃは、実施の形態３に係る半導体装置の製造方法の実装基板の作製工程において、金めっき膜を形成する工程を示す図である。
【図２６Ｄ】図２６Ｄは、実施の形態３に係る半導体装置の製造方法の実装基板の作製工程において、レジストを除去する工程を示す図である。
【図２６Ｅ】図２６Ｅは、実施の形態３に係る半導体装置の製造方法の実装基板の作製工程において、熱処理工程を行う工程を示す図である。
【図２７Ａ】図２７Ａは、実施の形態３に係る半導体装置の製造方法の第４工程において、実装基板の上に半導体素子を配置する工程を示す図である。
【図２７Ｂ】図２７Ｂは、実施の形態３に係る半導体装置の製造方法の第４工程において、実装基板の上に半導体素子を実装して超音波接合する工程を示す図である。
【図２８】図２８は、特許文献１に開示された半導体装置の断面図である。
【図２９Ａ】図２９Ａは、フリップチップボンディングにより半導体素子が実装基板に実装された比較例の半導体装置（フリップチップボンディングする前の状態）の断面図である。
【図２９Ｂ】図２９Ｂは、フリップチップボンディングにより半導体素子が実装基板に実装された比較例の半導体装置（フリップチップボンディングした後の状態）の断面図である。
【発明を実施するための形態】
【００１４】
（本開示の一態様を得るに至った経緯）
ＬＥＤ等の半導体発光素子の小型化・大電流化に伴い、半導体発光素子を備える半導体発光装置等の半導体装置に要求される信頼性の要求レベルがますます高まってきている。
【００１５】
特許文献１に開示された半導体装置では、熱応力に対する耐性が高い半導体装置が得られるとされているが、本願発明者らの検討によって、半導体発光素子の小型化・大電流化に伴い、その長期信頼性試験において、電極不良などのダメージが発生することが分かった。これは、金属バンプを潰して接合する際の応力が、半導体発光素子の電極に歪を発生させて、それが電極不良などの原因になると考えられる。
【００１６】
ここで、図２９Ａおよび図２９Ｂを用いて、半導体発光素子の電極に歪が発生する要因について説明する。図２９Ａおよび図２９Ｂは、フリップチップボンディングにより半導体素子１０が実装基板２０に実装された比較例の半導体装置１００の断面図である。図２９Ａは、フリップチップボンディングする前の状態を示しており、図２９Ｂは、フリップチップボンディングした後の状態を示している。
【００１７】
図２９Ｂに示すように、半導体装置１００は、半導体積層構造１１を有する半導体素子１０と、実装基板２０とを備える。半導体素子１０と実装基板２０とは、金属バンプ１３０を介して接合されている。具体的には、半導体素子１０の半導体積層構造１１に形成された第１電極（第１ｐ側電極１２、第１ｎ側電極１３）と、実装基板２０の第２電極（第２ｐ側電極２２、第２ｎ側電極２３）とが、金属バンプ１３０を介して接合されている。金属バンプ１３０は、図２８の特許文献１に開示された半導体装置２００のｐ側電極ピラー２４２およびｎ側電極ピラー２５２に相当する。
【００１８】
半導体素子１０を実装基板２０に実装する際、図２９Ａに示すように、実装基板２０に配置された第２電極（第２ｐ側電極２２、第２ｎ側電極２３）と、半導体素子１０の第１電極（第１ｐ側電極１２、第１ｎ側電極１３）上に形成された金属バンプ１３０とが対向する向きに、半導体素子１０（例えばＬＥＤ）が配置される。その後、半導体素子１０側から実装基板２０側に向けて（実装基板２０に対して垂直方向）荷重をかけて押圧しながら超音波を印加することによって、実装基板２０の第２電極の最表面の金と金属バンプ１３０の最表面の金とを超音波接合させる。これにより、金属バンプ１３０を介して半導体素子１０と実装基板２０とが接合される。
【００１９】
しかしながら、実装時の荷重の押圧により、金属バンプ１３０が半導体素子１０側の第１電極（第１ｐ側電極１２、第１ｎ側電極１３）に押し付けられ、半導体素子１０の第１電極に歪が発生することが分かった。半導体素子１０の電極の歪は、半導体素子１０の第１電極に亀裂またはバンプ痕などとして現れ、長期信頼性試験時の電極不良などの原因となる。
【００２０】
半導体素子、特にＬＥＤの小型化・大電流化に伴い、半導体素子の実装時の強度を保持したまま、実装時の歪が残らない電極およびバンプの開発がますます重要となっている。なお、特許文献１には、本開示が課題としている機械的な応力に関する課題は記載されていない。
【００２１】
そこで、本願発明者らは、フリップチップボンディングより金属バンプを介して半導体素子を実装基板に実装した場合であっても、実装時に半導体素子の電極およびバンプに歪が発生しない構造および工法について検討した。
【００２２】
そして、本願発明者らが検討を重ねた結果、金属バンプを介して半導体素子と実装基板とが接合された半導体装置において、金属バンプ内に、半導体素子の電極に接する第１の層と第１の層に接する第２の層とを設けて、第１の層および第２の層の一方の結晶粒径を他方の結晶粒径よりも大きくしておくことで、金属バンプによって実装時の衝撃を吸収・緩和して半導体素子の電極へのダメージを抑制できることを見出した。
【００２３】
さらに、金属バンプにおいて半導体素子（または実装基板）の電極に接する部分を軟らかい層にしておくことで、実装時の押圧により柔らかい層が潰れて半導体素子側および実装基板側の少なくとも一方の接合部が末広がり形状となって金属バンプと半導体素子（または実装電極）の電極との接合面積を増大させて金属バンプと半導体素子の電極との接合強度を増大させることができることも見出した。
【００２４】
本開示に係る半導体装置は、このような着想に基づいてなされたものである。
【００２５】
具体的には、本開示に係る第１の半導体装置は、実装基板と、金属バンプを介して前記実装基板に配置された半導体素子とを備え、前記半導体素子は、半導体積層構造および第１電極を有し、前記実装基板は、第２電極を有し、前記金属バンプは、前記第１電極に接する第１の層と、前記第１電極とは反対側に位置する第２の層とを有し、前記第１の層を構成する結晶の平均結晶粒径は、前記第２の層を構成する結晶の平均結晶粒径よりも大きく、前記第２の層は、前記第１電極から離間している。
【００２６】
また、本開示に係る第１の半導体装置において、前記第１の層は、前記第２の層側に、平均結晶粒径が前記第１の層の平均結晶粒径から前記第２の層の平均結晶粒径に近付く遷移領域を有するとよい。
【００２７】
また、本開示に係る第１の半導体装置において、前記第１の層と前記第２の層との界面の最大高さ粗さは、前記第２の層の平均結晶粒径以上であるとよい。
【００２８】
この場合、前記第１の層の平均結晶粒径は、前記界面の最大高さ粗さ以上であるとよい。
【００２９】
また、本開示に係る第１の半導体装置において、前記第１電極は、前記金属バンプと接する金からなる表面層を含む少なくとも２層からなり、前記表面層の厚さをＡ、前記表面層の平均結晶粒径をＢ、前記第１の層の厚さをＣ、前記第１の層と前記第２の層との界面の最大高さ粗さをＲｚとしたとき、Ｃ＞Ｒｚ／２＋１−Ａ＊Ｂ／８の関係式を満たすとよい。
【００３０】
また、本開示に係る第１の半導体装置において、前記第１の層は、等軸な結晶粒組織を有するとよい。
【００３１】
また、本開示に係る第１の半導体装置において、前記第２の層は、多軸の結晶粒組織を有するとよい。
【００３２】
また、本開示に係る第１の半導体装置において、前記半導体素子、前記実装基板および前記金属バンプにおける前記実装基板に対して垂直な方向の断面において、前記金属バンプの断面形状と同じ面積および同じ高さを有する仮想的な長方形を定義したとき、前記第１電極に接する前記第１の層と前記第１電極との接合部である第１の接合部の幅は、前記長方形の底辺の長さよりも長いとよい。
【００３３】
また、本開示に係る第１の半導体装置において、前記金属バンプは、前記第２電極に接する第３の層を有し、前記半導体素子、前記実装基板および前記金属バンプにおける前記実装基板に対して垂直な方向の断面において、前記金属バンプの断面形状と同じ面積および同じ高さを有する仮想的な長方形を定義したとき、前記第３の層と前記第２電極との接合部である第２の接合部の幅は、前記長方形の底辺の長さよりも長いとよい。
【００３４】
また、本開示に係る第１の半導体装置において、前記第２の層は、前記長方形の底辺の長さよりも短い幅を有するとよい。
【００３５】
また、本開示に係る第１の半導体装置において、前記半導体積層構造は、基板と、前記基板側から順に積層された、第１導電型半導体層、活性層および第２導電型半導体層とを有するとよい。
【００３６】
また、本開示に係る第１の半導体装置において、前記第１電極は、前記第２導電型半導体層に接して配置され、前記活性層からの光を反射する金属膜を含むとよい。
【００３７】
また、本開示に係る第２の半導体装置は、実装基板と、金属バンプを介して前記実装基板に配置された半導体素子とを備え、前記半導体素子は、半導体積層構造および第１電極を有し、前記実装基板は第２電極を有し、前記金属バンプは、前記第１電極に接する第１の層と、前記第１電極とは反対側に位置する第２の層とを有し、前記第１の層は、等軸な結晶粒組織を有する。
【００３８】
また、本開示に係る第２の半導体装置において、前記第２の層は、多軸の結晶粒組織を有するとよい。
【００３９】
また、本開示に係る第３の半導体装置は、実装基板と、金属バンプを介して前記実装基板に配置された半導体素子とを備え、前記半導体素子は、半導体積層構造および第１電極を有し、前記実装基板は、第２電極を有し、前記金属バンプは、前記第１電極に接する金からなる第１の層と、前記第１電極とは反対側に位置する第２の層とを有し、前記第１の層を構成する結晶の平均結晶粒径は、前記第２の層を構成する結晶の平均結晶粒径よりも大きく、前記第１電極は、前記金属バンプと接する金からなる表面層を含む少なくとも２層からなり、前記表面層の厚さをＡ、前記表面層の平均結晶粒径をＢ、前記第１の層の厚さをＣ、前記第１の層と前記第２の層との界面の最大高さ粗さをＲｚとしたとき、Ｃ＞Ｒｚ／２＋１−Ａ＊Ｂ／８の関係式を満たしている。
【００４０】
また、本開示に係る第４の半導体装置は、実装基板と、複数の金属層からなる金属バンプを介して前記実装基板に配置された半導体素子とを備え、前記半導体素子は、半導体積層構造および第１電極を有し、前記実装基板は、第２電極を有し、前記半導体素子、前記実装基板および前記金属バンプにおける前記実装基板に対して垂直な方向の断面において、前記金属バンプの断面形状と同じ面積および同じ高さを有する仮想的な長方形を定義したとき、前記第１電極と接する第１の層と前記第１電極との接合部である第１の接合部の幅、および、前記第２電極と接する第３の層と前記第２電極との接合部である第２の接合部の幅の少なくともいずれか一方は、前記長方形の底辺の長さよりも長い。
【００４１】
また、本開示に係る第４の半導体装置において、前記金属バンプは、前記第１の層と前記第３の層との間に、前記長方形の底辺の長さよりも短い幅の第２の層を有するとよい。
【００４２】
（実施の形態）
以下、本開示の実施の形態について、図面を参照しながら説明する。なお、以下に説明する実施の形態は、いずれも本開示の一具体例を示すものである。従って、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置および接続形態、並びに、工程および工程の順序などは、一例であって本開示を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００４３】
また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、各図において縮尺などは必ずしも一致していない。なお、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略または簡略化する。
【００４４】
（実施の形態１）
［半導体装置］
まず、実施の形態１に係る半導体装置１の構成について図１を用いて説明する。図１は、実施の形態１に係る半導体装置１の断面図である。
【００４５】
図１に示すように、実施の形態１に係る半導体装置１は、半導体素子１０と、実装基板２０と、金属バンプ３０とを備える。
【００４６】
半導体素子１０は、金属バンプ３０を介して実装基板２０に配置されている。つまり、半導体素子１０は、金属バンプ３０を介して実装基板２０に接合されている。
【００４７】
本実施の形態において、半導体素子１０は、発光ダイオード（ＬＥＤ）チップである。したがって、半導体装置１は、ＬＥＤチップを備える半導体発光装置である。
【００４８】
半導体素子１０は、半導体積層構造１１と、第１電極として半導体積層構造１１に形成された第１ｐ側電極１２および第１ｎ側電極１３とを有する。第１ｐ側電極１２および第１ｎ側電極１３は、金属バンプ３０と接する金からなる表面層を含む少なくとも２層からなる。
【００４９】
なお、本明細書において、第１ｐ側電極１２と第１ｎ側電極１３とは、特に区別して説明する必要がない場合は、まとめて半導体素子１０の第１電極と記載する場合がある。
【００５０】
半導体積層構造１１は、基板１１ａと、ｎ型半導体層１１ｂ（第１導電型半導体層）と、活性層１１ｃと、ｐ型半導体層１１ｄ（第２導電型半導体層）とを有する。ｎ型半導体層１１ｂ、活性層１１ｃおよびｐ型半導体層１１ｄは、基板１１ａに接する半導体積層体であり、基板１１ａ側からこの順に積層されている。具体的には、ｎ型半導体層１１ｂ、活性層１１ｃおよびｐ型半導体層１１ｄは、基板１１ａの上に、この順で積層されている。
【００５１】
第１ｐ側電極１２および第１ｎ側電極１３は、半導体積層構造１１の上に形成されている。第１ｐ側電極１２は、ｐ型半導体層１１ｄの上に形成されている。また、第１ｎ側電極１３は、ｎ型半導体層１１ｂの上に形成されている。具体的には、第１ｎ側電極１３は、ｐ型半導体層１１ｄおよび活性層１１ｃの一部を除去することで部分的にｎ型半導体層１１ｂを露出させた露出領域に形成されている。
【００５２】
本実施の形態において、半導体積層構造１１の上には絶縁膜として酸化膜１４が形成されている。第１ｐ側電極１２は、酸化膜１４の開口部から露出するｐ型半導体層１１ｄの上に形成され、第１ｎ側電極１３は、酸化膜１４の開口部から露出するｎ型半導体層１１ｂの上に形成されている。
【００５３】
第１ｐ側電極１２は、半導体積層構造１１側から順に積層された、反射電極１２ａ、バリア電極１２ｂ、シード層１２ｃおよびカバー電極１２ｄを有する。具体的には、反射電極１２ａ、バリア電極１２ｂ、シード層１２ｃおよびカバー電極１２ｄは、半導体積層構造１１の上に、この順で積層されている。第１ｐ側電極１２において、反射電極１２ａは、半導体積層構造１１の活性層１１ｃからの光を反射する金属膜であり、半導体積層構造１１のｐ型半導体層１１ｄ（第２導電型半導体層）に接して配置されている。
【００５４】
また、第１ｎ側電極１３は、半導体積層構造１１側から順に積層された、オーミックコンタクト層１３ａ、バリア電極１３ｂ、シード層１３ｃおよびカバー電極１３ｄを有する。
【００５５】
また、第１ｐ側電極１２および第１ｎ側電極１３において、カバー電極１２ｄおよび１３ｄは、金属バンプ３０と接する金からなる表面層である。具体的には、カバー電極１２ｄおよび１３ｄは、シード層１２ｃおよび１３ｃを下地層として形成された金めっき膜である。
【００５６】
実装基板２０は、基板２１と、第２電極として基板２１の一方の面に形成された第２ｐ側電極２２および第２ｎ側電極２３とを有する。第２ｐ側電極２２および第２ｎ側電極２３は、半導体素子１０に電流を印加するための引き出し電極である。
【００５７】
第２ｐ側電極２２は、半導体素子１０の第１ｐ側電極１２と金属バンプ３０を介して接合されている。ｎ側も同様に、第２ｎ側電極２３は、半導体素子１０の第１ｎ側電極１３と金属バンプ３０を介して接合されている。
【００５８】
なお、本明細書において、第２ｐ側電極２２と第２ｎ側電極２３とは、特に区別して説明する必要がない場合は、まとめて実装基板２０の第２電極と記載する場合がある。
【００５９】
金属バンプ３０は、半導体素子１０に形成されている。ｐ側の金属バンプ３０とｎ側の金属バンプ３０は、同様の構成の金属バンプである。つまり、半導体素子１０の第１ｐ側電極１２と実装基板２０の第２ｐ側電極２２との間の金属バンプ３０と、半導体素子１０の第１ｎ側電極１３と実装基板２０の第２ｎ側電極２３との間の金属バンプ３０とは、同じ構成になっている。本実施の形態において、金属バンプ３０は、金めっき膜からなる金バンプである。
【００６０】
具体的には、金属バンプ３０は、第１電極（第１ｐ側電極１２、第１ｎ側電極１３）側に位置する第１の層３１と、第１電極とは反対側に位置する第２の層３２とを含む複数の金属層を有する。本実施の形態において、金属バンプ３０は、第１の層３１と第２の層３２との２層を有している。
【００６１】
第１の層３１は、第１電極（第１ｐ側電極１２、第１ｎ側電極１３）に接している。具体的には、第１の層３１は、第１ｐ側電極１２のカバー電極１２ｄまたは第１ｎ側電極１３のカバー電極１３ｄと直接接合されている。
【００６２】
一方、第２の層３２は、第１の層３１に接しているとともに、実装基板２０の第２電極（第２ｐ側電極２２と第２ｎ側電極２３）に接している。具体的には、第２の層３２は、第２ｐ側電極２２または第２ｎ側電極２３と直接接合されている。したがって、第２の層３２は、第１電極（第１ｐ側電極１２、第１ｎ側電極１３）から離間している。具体的には、第２の層３２と第１電極との間には第１の層３１が存在する。
【００６３】
なお、第１の層３１は、第２の層３２よりも幅が大きい。本実施の形態において、第１の層３１および第２の層３２は、いずれも略円柱形状であるが、第１の層３１は、第２の層３２よりも直径が大きい円柱形状である。
【００６４】
図２は、実施の形態１に係る半導体装置１の金属バンプ３０の拡大断面図と、同金属バンプ３０における結晶粒径の高さ位置依存性を示す図である。図２において、縦軸は、金属バンプ３０の高さを示しており、横軸は、金属バンプ３０の結晶粒径を示している。
【００６５】
図２に示すように、金属バンプ３０において、第１の層３１を構成する結晶の平均結晶粒径は、第２の層３２を構成する結晶の平均結晶粒径よりも大きい。つまり、金属バンプ３０は、金属の結晶粒径が異なる第１の層３１と第２の層３２とによって構成されている。
【００６６】
ここで、金属における結晶粒径と硬さとの関係について説明する。一般的に金属の結晶粒径と硬度とには負の相関がある。つまり、結晶粒径が小さくなるにつれて硬度が高くなる。逆に、結晶粒径が大きくなるにつれて硬度が低くなる。これは、金属の硬度は、荷重をかけた時の金属の塑性変形量で決まるものであり、また、塑性変形量は、転位の移動、増殖および移動に対する、障害物、すべり面の長さおよび金属結晶の方向に影響を受けるためである。
【００６７】
金属結晶のすべり面は、結晶格子のある特定方向に決まっており、応力がかかるとその方向にすべりが発生し、金属が塑性変形する。すなわち、結晶粒径が大きい金属結晶体は、すべり線の長さが長く、応力がかかると結晶境界に応力が集中し、その近傍で塑性変形しやすい。つまり、軟らかいということになる。
【００６８】
逆に、結晶粒径が小さい金属結晶体は、単体の粒のすべり面の長さが小さく、ある応力がかかった場合に、応力の方向と一致しないすべり面が多くなる。これにより、それらの結晶が抵抗になってすべりが生じにくくなり、金属が塑性変形しにくくなる。つまり、結晶粒径が小さい金属結晶体は、硬いということになる。
【００６９】
このような結晶粒径と硬さとの関係については、後述するように、金めっき膜についても同様である。すなわち、金めっき膜からなる金属バンプ３０についても、結晶粒径と硬度とには負の相関がある。つまり、金めっき膜を構成する結晶の平均結晶粒径が大きいほど硬度が低くなる。
【００７０】
そして、本実施の形態における金属バンプ３０では、第１の層３１がめっき後の加熱に伴う再結晶化によって結晶粒径が粗大化している。つまり、金属バンプ３０において、結晶の平均結晶粒径が相対的に大きい第１の層３１は、結晶の平均結晶粒径が相対的に小さい第２の層３２よりも軟らかい。
【００７１】
このように構成される半導体装置１では、金属バンプ３０が形成された半導体素子１０を実装基板２０に実装するときに、金属バンプ３０によって半導体素子１０と実装基板２０と間の衝撃を緩和することができる。これにより、半導体素子１０を実装基板２０に実装するときに、半導体素子１０の第１電極（第１ｐ側電極１２、第１ｎ側電極１３）が損傷することを抑制することができる。
【００７２】
［半導体装置の製造方法］
次に、実施の形態１に係る半導体装置１の製造方法について図面に基づいて説明する。
【００７３】
実施の形態１に係る半導体装置１の製造方法は、半導体素子１０の半導体積層構造１１を形成する第１工程（図３Ａ〜図３Ｂ）と、次いで、半導体素子１０の第１電極を形成する第２工程（図４Ａ〜図４Ｉ）と、次いで、半導体素子１０に金属バンプ３０を形成する第３工程（図５Ａ〜図５Ｄ）と、次いで、フリップチップボンディングにより半導体素子１０を実装基板２０に実装をする第４工程（図６Ａ〜図６Ｂ）とを含む。
【００７４】
［第１工程（半導体積層構造の形成工程）］
まず、図３Ａ〜図３Ｂに示すフローにより、半導体素子１０の半導体積層構造１１を形成する。図３Ａ〜図３Ｂは、半導体素子１０の半導体積層構造１１を形成するためのフローを示す図である。
【００７５】
具体的には、図３Ａに示すように、まず、基板１１ａを準備する。本実施の形態では、基板１１ａには半導体からなる透光性基板として、ＧａＮからなるウエハ（ＧａＮ基板）を用いている。
【００７６】
次に、図３Ｂに示すように、基板１１ａの上に、ＭＯＶＰＥ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｖａｐｏｒ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ：有機金属気相エピタキシャル成長）法によるエピタキシャル成長技術により、ｎ型半導体層１１ｂと、活性層１１ｃと、ｐ型半導体層１１ｄとを順に積層することで、半導体積層構造１１を形成することができる。
【００７７】
本実施の形態では、ｎ型半導体層１１ｂは、ｎ型窒化物半導体層（例えばＧａＮ層）であり、活性層１１ｃは、窒化物発光層であり、ｐ型半導体層１１ｄは、ｐ型窒化物半導体層である。活性層１１ｃを構成する窒化物発光層は、少なくともＧａとＮとを含み、必要に応じて適量のＩｎを含ませることで、所望の発光波長を得ることができる。本実施の形態では、活性層１１ｃはＩｎＧａＮ層であり、発光ピーク波長が４５０ｎｍとなるようにＩｎ組成比を設定している。
【００７８】
［第２工程（第１電極の形成工程）］
次に、図４Ａ〜図４Ｉに示すフローにより、半導体素子１０の第１電極（第１ｐ側電極１２、第１ｎ側電極１３）を形成する。図４Ａ〜図４Ｉは、半導体素子１０の第１電極を形成するためのフローを示す図である。
【００７９】
具体的には、まず、図４Ａに示すように、上記の第１工程で形成された半導体積層構造１１に対して、ｐ型半導体層１１ｄと活性層１１ｃとｎ型半導体層１１ｂとの一部をドライエッチングにより除去することで、ｎ型半導体層１１ｂの一部をｐ型半導体層１１ｄおよび活性層１１ｃから露出させる。これにより、ｎ型半導体層１１ｂの一部に露出領域を形成することができる。
【００８０】
次に、図４Ｂに示すように、ｎ型半導体層１１ｂの露出領域を含む半導体積層構造１１の上面全体に絶縁膜として酸化膜１４を成膜する。
【００８１】
その後、図示しないが、酸化膜１４の上にレジストを塗布し、フォトリソグラフィによりｎ型半導体層１１ｂの露出領域内に対応する位置にレジストに開口部を形成し、弗酸によるエッチングによりレジストの開口部内の酸化膜１４を除去する。
【００８２】
次に、図４Ｃに示すように、ＥＢ（Ｅｌｅｃｔｒｏｎ  Ｂｅａｍ）蒸着法を用いて、第１ｎ側電極１３を形成するためのｎ側電極形成材料を成膜し、レジストリフトオフ法によりレジストと余分なｎ側電極形成材料を除去することで、酸化膜１４を除去した領域に第１ｎ側電極１３の一部を形成する。
【００８３】
本実施の形態では、ｎ側電極形成材料として、ｎ型半導体層１１ｂに近い側から離れる方向に向かって、オーミックコンタクト層１３ａとなるＡｌ層（膜厚０．３μｍ）とバリア電極１３ｂとなるＴｉ層（膜厚０．１μｍ）とを順に成膜している。これにより、第１ｎ側電極１３の一部として、Ａｌ層からなるオーミックコンタクト層１３ａとＴｉ層からなるバリア電極１３ｂとの積層構造層を形成することができる。
【００８４】
なお、ｎ型半導体層１１ｂ上に直接積層される第１ｎ側電極１３のＡｌ層は、ｎ型半導体層１１ｂに対するオーミックコンタクト層として機能する。オーミックコンタクト層の材料は、例えば、Ｔｉ、Ｖ、Ａｌ、または、これらのいずれか一種類の金属を含む合金などとすることができる。また、バリア電極１３ｂに用いたＴｉ層は、下層のＡｌ層と、後の工程で形成する上層のＡｕ層とを反応させないためのバリアとして機能する。
【００８５】
その後、図示しないが、第１ｎ側電極１３および酸化膜１４を覆うようにレジストを塗布し、フォトリソグラフィによりｐ型半導体層１１ｄのレジストに開口部を形成し、弗酸によるエッチングによりレジストの開口部内の酸化膜１４を除去する。
【００８６】
次に、図４Ｄに示すように、ＥＢ蒸着法を用いて、第１ｐ側電極１２を形成するためのｐ側電極形成材料を成膜し、レジストリフトオフ法によりレジストと余分なｐ側電極形成材料を除去することで、ｐ型半導体層１１ｄ上の酸化膜１４を除去した領域に、第１ｐ側電極１２の一部である反射電極１２ａを形成する。
【００８７】
本実施の形態では、Ａｇ層からなる反射電極１２ａ（ｐ側電極形成材料）として、膜厚０．２μｍのＡｇ層を成膜している。この時、反射電極１２ａは、酸化膜１４から離間するように形成される。言い換えると、反射電極１２ａと酸化膜１４との間からｐ型半導体層１１ｄが露出するように形成される。
【００８８】
なお、反射電極１２ａには、活性層１１ｃの光を反射するために反射率の高い、Ａｇ、Ａｌ、Ｒｈを含む金属材料からなる金属膜を用いるとよい。また、反射電極１２ａの成膜方法は、ＥＢ蒸着法に限るものではなく、スパッタ法であってもよい。
【００８９】
次に、図４Ｅに示すように、反射電極１２ａの上面および側面を覆うようにバリア電極１２ｂを形成する。本実施の形態では、スパッタ法を用いて、バリア電極１２ｂとして、膜厚０．８μｍのＴｉ層を形成している。バリア電極１２ｂの材料としては、反射電極１２ａを保護するために、Ｔｉ、Ｎｉ、Ｐｔ、ＴｉＷなどを用いるとよい。この時、バリア電極１２ｂは、酸化膜１４と反射電極１２ａとの間に露出するｐ型半導体層１１ｄ、および、ｎ型半導体層１１ｂ上の酸化膜１４の端部を覆うように形成される。
【００９０】
次に、図４Ｆに示すように、第１ｐ側電極１２のバリア電極１２ｂおよび第１ｎ側電極１３のバリア電極１３ｂが形成されたウエハ全面に、ＥＢ蒸着法によってシード膜１２Ｓを形成する。シード膜１２Ｓは、第１ｐ側電極１２のシード層１２ｃおよび第１ｎ側電極１３のシード層１３ｃとなる金属膜であり、金めっきの下地電極として用いられる。本実施の形態において、シード膜１２Ｓは、バリア電極１２ｂおよび１３ｂに近い側から離れる方向に向かって、Ｔｉ層およびＡｕ層が積層された積層構造層である。
【００９１】
次に、図４Ｇに示すように、第１ｐ側電極１２に対応するバリア電極１２ｂと第１ｎ側電極１３に対応するバリア電極１３ｂとの境界領域におけるシード膜１２Ｓ上に、レジスト１５を形成する。
【００９２】
次に、図４Ｈに示すように、ウエハ上のレジスト１５が形成されていない領域（レジスト非形成領域）に、シード膜１２Ｓを下地電極として電解めっきにより金属を析出させることで、金めっき膜であるカバー電極１２ｄおよび１３ｄを形成する。カバー電極１２ｄは、バリア電極１２ｂ上のシード膜１２Ｓ上に形成され、カバー電極１３ｄは、バリア電極１３ｂ上のシード膜１２Ｓ上に形成される。カバー電極１２ｄおよび１３ｄとしてめっき膜を形成する際の条件の一例としては、めっき液温が５０℃の非シアン系Ａｕめっき液を用いて、析出速度を０．５μｍ／ｍｉｎに設定し、カバー電極１２ｄおよび１３ｄとして厚みが１．０μｍの金めっき膜を形成した。
【００９３】
ここで、カバー電極１２ｄおよび１３ｄには、腐食耐性を高めるために、ＡｕまたはＡｕを含む材料が用いられる。また、半導体素子１０をカバー電極１２ｄ（カバー電極１３ｄ）側から平面視した場合、カバー電極１２ｄはバリア電極１２ｂを内包するように形成されており、また、カバー電極１３ｄは、バリア電極１３ｂを内包するように形成されてる。なお、カバー電極１２ｄとカバー電極１３ｄとの間の半導体積層構造１１側には酸化膜１４が配置されている。
【００９４】
次に、図４Ｉに示すように、レジスト１５を除去する。例えば、有機溶剤等によってシード膜１２Ｓ上のレジスト１５を除去する。
【００９５】
［第３工程（金属バンプの形成工程）］
次に、図５Ａ〜図５Ｄに示すフローにより、半導体素子１０に金属バンプ３０を形成する。図５Ａ〜図５Ｄは、半導体素子１０に金属バンプ３０を形成するためのフローを示す図である。
【００９６】
図１に示される金属バンプ３０は、第１ｐ側電極１２に対応するｐ側の第１バンプと、第１ｎ側電極１３に対応するｎ側の第２バンプとを含んでいる。第１バンプは、第１ｐ側電極１２の上に形成され、第２バンプは、第１ｎ側電極１３の上に形成される。本実施の形態において、金属バンプ３０は、金めっき法で形成された金めっきバンプである。また、金属バンプ３０は、複数の金属層で構成されており、結晶粒径が異なる金めっき膜を少なくとも２層積層した積層構造となっている。以下、金属バンプ３０の形成方法について説明する。
【００９７】
上記の第２工程の後、まず、カバー電極１２ｄおよび１３ｄの全面を覆うようにフォトリソグラフィ用のレジストを塗布し、１４０℃で２０ｍｉｎ程度の熱処理によりレジストを硬化させる。その後、図５Ａに示すように、第１ｐ側電極１２のカバー電極１２ｄ上および第１ｎ側電極１３のカバー電極１３ｄ上の各々における金属バンプ３０を形成する所定の領域のレジスト１６に、フォトリソグラフィにより直径２５μｍの開口部１６ａを形成する。
【００９８】
次に、図５Ｂに示すように、金の電解めっき法によりレジスト１６の開口部１６ａに金を析出させることで、金属バンプ３０となる金めっき膜３０Ｘを形成する。具体的には、レジスト１６の開口部１６ａに露出した第１ｐ側電極１２のカバー電極１２ｄの上と第１ｎ側電極１３のカバー電極１３ｄの上とのそれぞれに金めっき膜３０Ｘを同時に形成する。金めっき膜３０Ｘを形成する際の条件の一例としては、めっき液温が５０℃の非シアン系Ａｕめっき液を用いて、析出速度を０．５μｍ／ｍｉｎに設定して、高さ（厚み）が５μｍの金めっき膜３０Ｘを形成した。形成した直後の金めっき膜３０Ｘの結晶構造は、全体が細かい結晶粒の集合体である。
【００９９】
次に、図５Ｃに示すように、レジスト１６を除去する。例えば、有機溶剤等によってレジスト１６を除去する。これにより、第１ｐ側電極１２のカバー電極１２ｄ上および第１ｎ側電極１３のカバー電極１３ｄ上の各々の所定の領域に、直径２５μｍ、高さ５μｍの円柱形状の金めっき膜３０Ｘが形成されることとなる。
【０１００】
次に、図５Ｄに示すように、第１ｐ側電極１２のバリア電極１２ｂと第１ｎ側電極１３のバリア電極１３ｂとの間の酸化膜１４上のシード膜１２Ｓを部分的に除去する。本実施の形態では、シード膜１２Ｓは、Ａｕ層とＴｉ層との積層構造であるので、まず、シード膜１２Ｓの上層であるＡｕ層をヨード液によって除去し、その後、シード膜１２Ｓの下層であるＴｉ層を希弗酸によって除去し、酸化膜１４を露出させる。これにより、酸化膜１４上において、シード膜１２Ｓをシード層１２ｃとシード層１３ｃとに分離して、電極のｐｎ分離を行うことができる。具体的には、反射電極１２ａ、バリア電極１２ｂ、シード層１２ｃおよびカバー電極１２ｄとの積層構造である第１ｐ側電極１２と、オーミックコンタクト層１３ａ、バリア電極１３ｂ、シード層１３ｃおよびカバー電極１３ｄの積層構造である第１ｎ側電極１３とを分離することができる。
【０１０１】
次に、図５Ｅに示すように、金めっき膜３０Ｘが形成されたウエハを大気雰囲気中において１５０℃で１ｈの熱処理を行う。この熱処理によって、金めっき膜３０Ｘ内の下側領域とカバー電極１２ｄおよび１３ｄとの結晶粒径が変化する。これにより、同一組成で結晶粒径の異なる第１の層３１および第２の層３２の２層からなる金属バンプ３０を得ることができる。金属バンプ３０において、半導体積層構造１１に近い側の第１の層３１は、半導体積層構造１１に遠い側の第２の層３２よりも結晶粒径が大きくなっている。また、金属バンプ３０の第１の層３１を構成する結晶の結晶粒径は、カバー電極１２ｄおよび１３ｄを構成する結晶の結晶粒径と同じである。
【０１０２】
ここで、熱処理による結晶粒径の変化について、図７Ａ〜図７Ｃを用いて詳細に説明する。図７Ａは、図５Ｄにおける領域VIIAの拡大図である。図７Ｂは、図５Ｅにおける領域VIIBの拡大図である。図７Ｃは、図７Ｂの状態から、さらに結晶粒が粗大化した状態を示す図である。図７Ａ〜図７Ｃは、第１ｐ側電極１２上の一つの金めっき膜３０Ｘまたは金属バンプ３０と、その下方に位置する第１ｐ側電極１２のカバー電極１２ｄの一部とに対応する領域を示している。
【０１０３】
図７Ａは、金めっき膜３０Ｘを形成した直後の金めっき膜３０Ｘの断面を示している。図７Ａに示すように、形成直後の金めっき膜３０Ｘは、全体が細かい結晶粒の集合体で構成されている。
【０１０４】
金めっき膜３０Ｘが形成されたウエハを雰囲気炉で熱処理を開始すると、図７Ｂに示すように、第１ｐ側電極１２（カバー電極１２ｄ）側から矢印の方向に金めっき膜３０Ｘに効率よく熱が伝わる。金めっき膜３０Ｘに伝わった熱は、金めっき膜３０Ｘを構成する金の再結晶化の駆動エネルギーとなり、第１ｐ側電極１２側の結晶粒が大きく成長する。さらに熱処理を続けると、第１ｐ側電極１２側から金めっき膜３０Ｘの先端に向かって結晶粒が粗大化し、最終的には図７Ｃに示すように、金めっき膜３０Ｘ全体に粗大化した結晶粒が広がる。この結晶粒の粗大化は、熱処理の温度が高くなるほど、あるいは熱処理の時間が長くなるほど進む。
【０１０５】
本実施の形態における金属バンプ３０を形成する際の熱処理条件（１５０℃で１ｈの熱処理）は、図７Ｃに示すような金めっき膜３０Ｘの先端までを再結晶化により粗大化する条件ではなく、図７Ｂに示すような結晶粒の粗大化を金めっき膜３０Ｘの途中で止める条件である。つまり、金めっき膜３０Ｘに対して、大気雰囲気中において１５０℃で１ｈの熱処理を施すことによって、結晶粒径で区分するとほぼ２層構造となる金属バンプ３０が形成される。具体的には、第１ｐ側電極１２に近い側の結晶粒が粗大化した第１の層３１と、第１ｐ側電極１２とは反対側の結晶粒が相対的に小さい第２の層３２とを有する金属バンプ３０が形成される。
【０１０６】
なお、第１ｐ側電極１２の上に形成された金めっき膜３０Ｘだけではなく、第１ｎ側電極１３の上に形成された金めっき膜３０Ｘについても、第１ｐ側電極１２の上に形成された金めっき膜３０Ｘと同様に結晶粒が変化する。つまり、１５０℃で１ｈの熱処理によって、第１ｎ側電極１３の上に形成された金めっき膜３０Ｘは結晶粒径が異なる２層に変化し、図７Ｂに示すように、第１ｎ側電極１３に近い側の結晶粒が粗大化した第１の層３１と、第１ｎ側電極１３とは反対側の結晶粒が相対的に小さい第２の層３２とを有する金属バンプ３０が形成される。
【０１０７】
ここで、本実施の形態で用いた金めっき３０Ｘおよび金属バンプ３０の結晶粒径の測定方法を以下に示す。本実施の形態では、集束イオンビーム（Ｆｏｃｕｓｅｄ  Ｉｏｎ  Ｂｅａｍ：ＦＩＢ）を用いて金めっき３０Ｘまたは金属バンプ３０の断面を形成した後、走査型顕微鏡によるＳｃａｎｎｉｇ  Ｉｏｎ  Ｍｉｃｒｏｓｃｏｐｙ像（ＳＩＭ像）にて観察した観察領域に対してインターセプト法を適用して結晶粒径を測定した。
【０１０８】
このとき、図８に示すように、一辺がＬの正方形の中に平均結晶粒径ｄを持つ結晶が一辺当りｎ個存在した場合、正方形の面積はＬ２で、１つの結晶粒の面積はπ（ｄ／２）２となる。そして、結晶粒に対して観察領域が相対的に大きい場合、結晶粒は正方形の中にｎ２個あるため結晶粒全部が占める面積はｎ２×π（ｄ／２）２となり、正方形の面積＝結晶粒全部が占める面積となるので、Ｌ２＝ｎ２×π（ｄ／２）２となる。これをｄで表すと、ｄ＝２Ｌ／ｎ／（π）１／２の関係式で表される。この関係式を用いて観察領域Ｌ×Ｌに直線（図８の一点鎖線）をひき、この直線に交わる粒界の数を結晶の数ｎとして金めっき３０Ｘおよび金属バンプ３０の水平方向および高さ方向の平均結晶粒径ｄを求めた。
【０１０９】
ここで、水平方向とは、カバー電極１２ｄおよび１３ｄの上面に対して平行な方向であり、高さ方向とは、カバー電極１２ｄおよび１３ｄの上面に対して垂直な方向である。なお、図８では、一点鎖線の直線が６つの粒界と交わっているので、ｎ＝６である。
【０１１０】
本実施の形態において、結晶粒径が異なる第１の層３１および第２の層３２を有する金属バンプ３０の断面は、図７Ｂに示される断面である。この場合、金属バンプ３０の結晶粒径を上記の方法で測定したところ、水平方向の平均結晶粒径は、第１の層３１が８μｍで、第２の層３２が１μｍであった。また、高さ方向の平均結晶粒径は、第１の層３１が３μｍで、第２の層３２が２μｍであった。
【０１１１】
ここで、金めっき膜の平均結晶粒径と単層金めっき膜の硬度との関係について実験を行ったので、この実験結果について、図９を用いて説明する。図９は、金めっき膜の平均結晶粒径と単層金めっき膜の硬度との関係を示す図である。
【０１１２】
この実験では、めっき液温が５０℃の非シアン系Ａｕめっき液を用いて、析出速度を０．５μｍ／ｍｉｎに設定して、厚みが１０μｍの単層金めっき膜を作製した。この単層金めっき膜に対して熱処理条件を変更することで平均結晶粒径を制御し、熱処理後の金めっき膜の平均結晶粒径と熱処理前の単層金めっき膜の硬度との関係を調べた。熱処理後の金めっき膜の平均結晶粒径については、上記の結晶粒径の測定方法を用いて測定した。この場合、水平方向の平均結晶粒径を測定した。また、熱処理前の単層金めっき膜の硬度については、ビッカース硬度による硬度測定を行った。なお、以降の説明において、特に断らない限り、平均結晶粒径は水平方向の平均結晶粒径をさすものとする。
【０１１３】
図９に示すように、金めっき膜の平均結晶粒径と単層金めっき膜の硬度とには、負の相関があることが分かる。つまり、金めっき膜を構成する結晶の平均結晶粒径が小さくなるにつれて硬度が高くなる。逆に、金めっき膜を構成する結晶の平均結晶粒径が大きくなるにつれて硬度が低くなる。このように、金めっき膜の硬度は、金めっき膜の平均結晶粒径が大きくなるにつれて低下し、金めっき膜の平均結晶粒径が小さくなるにつれて高くなる。
【０１１４】
ここで、図９に示すように、金めっき膜を構成する結晶の平均結晶粒径が８μｍの場合、金めっき膜の硬度は約０．８ＧＰａである。つまり、上記の熱処理条件で形成された金属バンプ３０において、平均結晶粒径が８μｍである第１の層３１の硬度は約０．８ＧＰａである。
【０１１５】
また、金めっき膜を構成する結晶の平均結晶粒径が１μｍの場合、金めっき膜の硬度は約１．９ＧＰａである。つまり、上記の熱処理条件で形成された金属バンプ３０において、平均結晶粒径が１μｍである第２の層３２の硬度は約１．９ＧＰａである。
【０１１６】
このように、平均結晶粒径を比較して、結晶粒径が大きい方の膜が軟らかい層となり、結晶粒径が小さい方の膜が硬い層となる。つまり、平均結晶粒径が８μｍの金めっき膜（第１の層３１）は、平均結晶粒径が１μｍの金めっき膜（第２の層３２）よりも軟らかい膜である。
【０１１７】
［第４工程（半導体素子を実装基板に実装する工程）］
次に、図６Ａ〜図６Ｂに示すフローにより、金属バンプ３０を介して半導体素子１０を実装基板２０にフリップチップボンディングにより実装する。図６Ａ〜図６Ｂは、金属バンプ３０を介して半導体素子１０を実装基板２０に実装するフローを示す図である。
【０１１８】
まず、半導体素子１０を実装するための実装基板２０を準備する。具体的には、実装基板２０として、第２ｐ側電極２２および第２ｎ側電極２３が形成された基板２１を準備した。本実施の形態において、基板２１は、ＡｌＮの焼結体からなるセラミック基板である。また、第２ｐ側電極２２および第２ｎ側電極２３は、金めっき膜であり、非シアン系Ａｕめっき液を用いて形成した。なお、図示しないが、第２ｐ側電極２２および第２ｎ側電極２３の各々と基板２１との間に、第２ｐ側電極２２と第２ｎ側電極２３とで分離されたシード層が形成されていてもよい。
【０１１９】
そして、図６Ａに示すように、予め金属バンプ３０が形成された半導体素子１０を準備し、金属バンプ３０側が実装基板２０に向くようにして半導体素子１０を実装機の保持用金属管４０に真空吸着させる。なお、本実施の形態では、８００μｍ角×１００μｍ厚の半導体素子１０を用いた。
【０１２０】
次に、図６Ｂに示すように、半導体素子１０の金属バンプ３０と実装基板２０の第２電極（第２ｐ側電極２２、第２ｎ側電極２３）とを接触させながら２００℃程度に加熱し、保持用金属管４０によって実装基板２０に対して垂直方向（図中の矢印Ｘの向き：第１の方向）に３０Ｎの荷重をかけながら、実装基板２０に対して水平方向（図中の矢印Ｙの向き：第２の方向）に超音波振動を２００ｍｓ間加えることで、金属バンプ３０と実装基板２０の第２電極（第２ｐ側電極２２、第２ｎ側電極２３）とを超音波接合させた。
【０１２１】
ここで、超音波接合によって金属バンプ３０と実装基板２０の第２電極とが接合する際に金属バンプ３０に起こる変化について、図１０および図１１Ａ〜図１１Ｄを用いて詳細に説明する。
【０１２２】
図１０は、実施の形態１において、半導体素子１０を実装基板２０に実装する際の超音波接合のタイミングチャートである。図１０において、横軸は時間を示しており、縦軸は荷重を示している。なお、０ｍｓは、処理開始前（または処理開始時）であり、３００ｍｓは、本実施の形態における超音波接合の処理時間に相当し、４００ｍｓは、本実施の形態における超音波接合の処理時間に超音波の印加時間を１００ｍｓ延長した処理時間に相当する。
【０１２３】
図１０に示すように、半導体素子１０と実装基板２０との接合処理を開始してから１００ｍｓの間（Ｓｔｅｐ．１）では、荷重を徐々に増加させる。このＳｔｅｐ．１では、超音波を印加せずに、荷重のみを加える。また、１００ｍｓ〜４００ｍｓの間（Ｓｔｅｐ．２）では、荷重を一定に保ちながら、超音波を印加する。このようなタイミングチャートに示す接合処理を行うことで、金属バンプ３０を介して半導体素子１０と実装基板２０とを超音波接合している。
【０１２４】
この場合、半導体素子１０と実装基板２０との接合処理を開始してから、０ｍｓ、１００ｍｓ、３００ｍｓ、４００ｍｓの各時点での半導体素子１０と実装基板２０との接合部分、具体的には、金属バンプ３０と実装基板２０の第２電極との接合部分の断面を、それぞれ、図１１Ａ〜図１１Ｄに示す。なお、図１１Ａ〜図１１Ｄでは、実装基板２０の第２電極のうち第２ｐ側電極２２上の接合部のみを図示しているが、第２ｎ側電極２３上の接合部についても同様である。
【０１２５】
図１１Ａは、本実施の形態における超音波接合を行う前の金属バンプ３０周辺の断面を示している。図１１Ａに示すように、金属バンプ３０の第１の層３１と第２の層３２とを構成する金（Ａｕ）の結晶粒は各層内においてほぼ同じ粒径を維持しており、金属バンプ３０全体としては同一径の円柱形状をしている。
【０１２６】
図１１Ｂは、図１０におけるＳｔｅｐ．１の直後の金属バンプ３０と実装基板２０の第２電極との接合状態を示している。具体的には、図１１Ｂは、荷重のみを実装基板２０に対して垂直方向（図中の矢印Ｘの方向）にかけた後の状態を示している。Ｓｔｅｐ．１では、荷重が加わるにつれて、第２の層３２と比べて相対的に軟らかい第１の層３１が押しつぶされることとなる。この結果、第１の層３１の形状は、横に広がって盃状になる。この時、第１の層３１と比べて相対的に硬い第２の層３２は、押しつぶされることなく、処理開始前の形状をほぼ維持している。また、実装基板２０の第２電極（第２ｐ側電極２２、第２ｎ側電極２３）の表面形状も処理開始前の形状を維持している。
【０１２７】
図１１Ｃは、図１０におけるＳｔｅｐ．２の途中過程（処理開始から約３００ｍｓ後、超音波振動開始から２００ｍｓ後）の金属バンプ３０と実装基板２０の第２電極との接合状態を示している。具体的には、図１１Ｃは、３０Ｎの一定の荷重を実装基板２０に対して垂直方向（図中の矢印Ｘの方向）にかけ、超音波を印加して実装基板２０に対して水平方向（図中の矢印Ｙの方向）に超音波振動を加えて、半導体素子１０と実装基板２０の第２電極とを接合した状態を示している。
【０１２８】
このように、超音波を印加することにより実装基板２０に対して水平方向に金属バンプ３０が振動し、金属バンプ３０の第２の層３２と実装基板２０の第２電極とが接する界面が摩擦により加熱され、金属バンプ３０と実装基板２０の第２電極とが固相接合して一体化する。この時、実装基板２０の第２電極の表面層のＡｕ結晶粒と金属バンプ３０の第２の層３２のＡｕ結晶粒とは、それらの一部が元の形状を維持せずに一体化し、金属バンプ３０の第２の層３２と実装基板２０の第２電極との境界は、明瞭な境界ではなくなる。
【０１２９】
図１１Ｄは、図１０におけるＳｔｅｐ．２の終了時点（処理開始から約４００ｍｓ後、超音波振動開始から３００ｍｓ後）の金属バンプ３０と実装基板２０の第２電極との接合状態を示している。
【０１３０】
図１１Ｄの接合状態では、金属バンプ３０の第２の層３２と実装基板２０の第２電極との接合界面において、第２の層３２由来のＡｕ結晶粒と第２電極由来のＡｕ結晶粒とが一体化している。そして、Ａｕ結晶粒同士が一体化してＡｕ結晶粒が粗大化した層として第３の層３３が形成される。この第３の層３３は、Ａｕ結晶粒が粗大化して形成されているため、層としては柔らかい。また、第３の層３３は、実装基板２０に対して水平方向（図中の矢印Ｙの方向）に超音波振動を印加することにより形成されているため、第２の層３２よりも横方向に広がる。
【０１３１】
本実施の形態において半導体素子１０と実装基板２０との超音波接合は、図１１Ｃに示される超音波を２００ｍｓまで印加した条件を適用している。この場合の金属バンプ３０の中心を通る断面は、上記の図２に示される断面となる。
【０１３２】
この結果、図２に示すように、第１の層３１および第２の層３２を有する金属バンプ３０は、第１の層３１側に広がった盃のような形状に形成される。
【０１３３】
本実施の形態において、金属バンプ３０内において相対的に軟らかい第１の層３１の厚さ（高さ）は、接合前が２μｍで接合後が１μｍであり、接合前後で１μｍ薄くなった。これに対し、金属バンプ３０内において相対的に硬い第２の層３２の厚さは、接合前後でかわらずに３μｍであった。このように、結晶粒径が大きくて軟らかい第１の層３１の厚さが接合後も１μｍ残っていることで、第２の層３２の内部にある結晶の角が第１電極のカバー電極１２ｄおよび１３ｄに到達しない。これにより、半導体素子１０を実装基板２０に実装するときの衝撃が緩和されると考えられる。
【０１３４】
また、金属バンプ３０の幅は、第１電極と第１の層３１との接合面での幅Ｗ１が３０μｍで、第２の層３２の幅Ｗ２が２５μｍであった。つまり、超音波接合後の金属バンプ３０は、第１電極側の接合面の幅Ｗ１が第２の層３２の幅Ｗ２よりも広がった盃のような形状をしている。
【０１３５】
ここで、図２の一点鎖線で示されるように、半導体素子１０、実装基板２０および金属バンプ３０における実装基板２０に対して垂直な方向の断面において、金属バンプ３０の断面形状と同じ面積および同じ高さを有する仮想的な長方形の断面を有する仮想バンプ３０Ｒを仮想的に定義すると、仮想バンプ３０Ｒの長方形の底辺の長さＬは２５．６μｍとなる。この仮想バンプ３０Ｒと本実施の形態における金属バンプ３０とを比較すると、半導体素子１０の第１電極と金属バンプ３０の第１の層３１との接合部（接合面）である第１の接合部の幅Ｗ１は、仮想バンプ３０Ｒの底辺の長さＬよりも長くなっている。したがって、金属バンプ３０は、同じ断面積を有する仮想バンプ３０Ｒよりも高い接合強度が期待できる。なお、金属バンプ３０の第２の層３２は、仮想バンプ３０Ｒの長方形の底辺の長さＬよりも短い幅を有している。
【０１３６】
ここで、超音波接合後の金属バンプ３０内の水平方向の結晶粒径分布を詳細に確認したところ、図１２に示すように、第１の層３１を構成する結晶の平均結晶粒径は、第１の層３１側の第１電極（第１ｐ側電極１２、第１ｎ側電極１３）から離れるに従って徐々に小さくなっていることが分かった。つまり、第１の層３１は、第２の層３２側に、平均結晶粒径が第１の層３１の平均結晶粒径から第２の層３２の平均結晶粒径に近付く遷移領域３１ａを有する。この遷移領域は、第１の層３１において第２の層３２と接する領域であり、第１の層３１と第２の層３２との中間的な硬さの層である。
【０１３７】
このような遷移領域が金属バンプ３０に存在している場合、この遷移領域が第１の層３１と第２の層３２との中間的な変形量を有するので、図２に示されるように第１の層３１から第２の層３２にかけて急峻に結晶粒が減少する構造の金属バンプ３０と比べて、遷移領域によって第１電極の直接的な損傷を一層抑制される。これにより、半導体素子１０が実装時に衝撃を受けた際の層間の剥離抑制につながる。つまり、遷移領域は、より大きな衝撃を緩和するように働いている。
【０１３８】
［効果の検証］
次に、実施の形態１に係る半導体装置１の効果の検証を行ったので、比較例の半導体装置１００と比較しながら、以下、この検証結果について説明する。比較例の半導体装置１００は、図２９Ｂに示される半導体装置と同様の構成であり、金属バンプ１３０の硬度が高くなっている。
【０１３９】
比較例の半導体装置１００は、本実施の形態に係る半導体装置１の製造方法において、金めっき膜３０Ｘを形成した後に金めっき膜３０Ｘの結晶粒を粗大化するための熱処理を行わずに、金めっき膜３０Ｘをそのまま金属バンプ１３０として用いたものである。ここでは、厚みが５μｍで直径が２５μｍの金属バンプ１３０を形成した。このように、比較例の半導体装置１００では、金めっき膜３０Ｘを形成した後に熱処理を行っていないため、金属バンプ１３０の結晶粒径は小さく、水平方向の平均結晶粒径は０．８μｍであった。また、金属バンプ１３０の硬度は約１．９ＧＰａであった。
【０１４０】
そして、比較例の半導体装置１００を実施の形態１における半導体装置１と同様の方法で実装基板２０にフリップチップボンディングにより実装し、この実装時の衝撃により第１ｐ側電極１２が受けるダメージを比較例の半導体装置１００と実施の形態１に係る半導体装置１とで比較した。各半導体装置が受けたダメージは、図１３に示すように、実装後に基板１１ａを通して光学的に第１ｐ側電極１２の電極面を観察することで評価した。その評価結果を以下に示す。
【０１４１】
比較例の半導体装置１００では、第１ｐ側電極１２の電極面に金属バンプ１３０を投影した位置にコントラストが変化した箇所が確認された。これは、金属バンプ１３０が押し付けられることにより、第１ｐ側電極１２に局所的な圧力がかかることで反射電極１２ａが変形し、部分的に薄くなってしまったために反射率が低下し、コントラストの変化として観察されたと考えられる。この現象は、第１ｎ側電極１３のオーミックコンタクト層１３ａについても同様の変形として確認された。このようにコントラストが変化した箇所をバンプ痕と呼びダメージ発生の指標とした。
【０１４２】
一方、実施の形態１に係る半導体装置１に対しても同様の試験を行ったところ、実施の形態１に係る半導体装置１では、バンプ痕が観察されなかった。これは、以下の理由によるものと考えられる。
【０１４３】
実施の形態１に係る半導体装置１の金属バンプ３０は、結晶粒径が大きくて軟らかい第１の層３１と、結晶粒径が小さくて硬い第２の層３２とを有する。これにより、軟らかい第１の層３１が、実装時の荷重印加の衝撃を吸収し、実装時に変形して衝撃に対する緩衝材の役割を果たしたため、バンプ痕が発生しなかったと考えられる。この場合、実装時の荷重印加によって、硬い第２の層３２が軟らかい第１の層３１を貫通してしまうことも考えられるが、本実施の形態では、第１の層３１が１μｍの厚みを有しているので、第２の層３２が第１の層３１を貫通しなかったと考えられる。実際に、断面のどの位置をみても第２の層３２と第１ｐ側電極１２との間には第１の層３１が存在していることが分かった。
【０１４４】
また、実施の形態１に係る半導体装置１では、第１ｐ側電極１２が、ｐ型半導体層１１ｄ、活性層１１ｃおよびｎ型半導体層１１ｂが積層された領域上に形成されているため、実装時の衝撃による第１ｐ側電極１２へのダメージによってｐｎ間ショート不良等の電気的な不具合が発生しやすい構造となっているが、このような電気的な不具合は発生しなかった。
【０１４５】
次に、実施の形態１に係る半導体装置１の金属バンプ３０の接合強度について、以下に説明する。この場合、金属バンプ３０と実装基板２０との接合部の強度をシェア強度で測定して評価した。ここで、図１４Ａおよび図１４Ｂを用いて、シェア強度の測定方法を説明する。
【０１４６】
まず、図１４Ａに示すように、半導体装置１を金属ステージ５０に固定し、半導体素子１０にシェアセンサ６０を半導体素子１０の側方から押し当てる。次に、図１４Ｂに示すように、シェアセンサ６０を横方向にスライドさせて半導体素子１０が実装基板２０から外れるまで荷重をかける。この時、半導体素子１０が外れるまでの最大荷重がシェア強度と定義される。
【０１４７】
その結果、比較例の半導体装置１００のシェア強度は５ｋｇＦであった。一方、実施の形態１に係る半導体装置１のシェア強度は８ｋｇＦであった。
【０１４８】
また、実施の形態１に係る半導体装置１が比較例の半導体装置１００に対してシェア強度が高い理由は、実施の形態１に係る半導体装置１の金属バンプ３０の断面形状が盃形状をしており、第１ｐ側電極１２および第１ｎ側電極１３と金属バンプ３０との接合面積が増大したためであると考えられる。
【０１４９】
具体的には、図２９Ｂに示される比較例の半導体装置１００では、第１ｐ側電極１２および第１ｎ側電極１３と金属バンプ１３０との接合面の幅Ｗ１が２５μｍであったのに対して、図１に示される実施の形態１に係る半導体装置１では、第１ｐ側電極１２および第１ｎ側電極１３と金属バンプ３０との接合面の幅Ｗ１（図２参照）は３０μｍであった。このように、実施の形態１に係る半導体装置１では、金属バンプ３０と実装基板２０との接合部の面積が増大した盃形状であるため、第１ｐ側電極１２および第１ｎ側電極１３と金属バンプ１３０との接合面の幅Ｗ１が増えた分、シェア強度も５ｋｇＦから８ｋｇＦに増大したと考えられる。
【０１５０】
実施の形態１に係る半導体装置１の金属バンプ３０は、図２に示すように、第１電極（第１ｐ側電極１２、第１ｎ側電極１３）と金属バンプ３０との接合面の幅Ｗ１が、金属バンプ３０と同一断面積の仮想バンプ３０Ｒの底辺の長さＬよりも大きいことを形状的な特徴としており、この特徴がシェア強度を向上させるためには重要であると考えられる。
【０１５１】
ここで、実施の形態１に係る半導体装置１の金属バンプ３０のＡｕ結晶粒の様子を走査型顕微鏡のＳＩＭ像で観察した結果を、図１５を用いて説明する。図１５は、図１２の一点鎖線で囲まれる領域XVに対応する部分のＳＩＭ像である。
【０１５２】
ＳＩＭ像の観察は、ＦＩＢを用いて金属バンプ３０の断面を形成したものを用いて行った。この方法では、金属組織の結晶方位の違いをコントラストの違いとして観察できる。
【０１５３】
図１５に示すように、単一のコントラストで観察された層と複数のコントラストの集合体に観察される層とに分かれていることが分かる。
【０１５４】
具体的には、半導体積層構造１１側に位置する第１の層３１に対応する部分は、単一のコントラストを示しており、配向がそろっている等軸な結晶粒組織であった。この部分では、金めっき膜を形成した後の熱処理により結晶粒が粗大化して異常粒成長したために、結晶粒界が極端に少なくなっている。そのために、塑性変形しやすい軟らかい層となっている。
【０１５５】
一方、実装基板２０側に位置する第２の層３２に対応する部分は、複数のコントラストの集合体であり、結晶軸が揃っていない結晶粒の集合組織であった。すなわち、第２の層３２に対応する部分は、多軸の結晶粒組織である。この部分では、金めっき膜を形成した後の熱処理を経ても異常粒成長が起こらなかったために、粒界が多数存在している。そのため、粒界が応力に対して抵抗として働き、塑性変形がしにくい硬い層となっている。
【０１５６】
多軸の結晶粒組織を有する第２の層３２と第１ｐ側電極１２および第１ｎ側電極１３との間に等軸な結晶粒組織を有する第１の層３１が存在することで、第１の層３１が塑性変形に基づく衝撃緩和層として働くと考えられ、ひいてはバンプ痕の発生の抑制が期待できる。
【０１５７】
さらに、図１５に示すように、金属バンプ３０の内部の第１の層３１と第２の層３２との界面は、凹凸形状を有しており、凹凸界面となっている。この凹凸形状により、第１の層３１と第２の層３２との層間の界面の面積が増大し、層間の密着性が増加する。
【０１５８】
また、上述のように、実施の形態１に係る半導体装置１では、第１の層３１が第２の層３２側に向かって平均結晶粒径が変化する遷移領域を有していてもよい。この遷移領域は、第１の層３１と第２の層３２との界面の凹凸の大きさによって異なる。すなわち、第１の層３１と第２の層３２との界面に凹凸がなければ第１の層３１には遷移領域が存在せず、第１の層３１と第２の層３２との界面の凹凸が大きくなればなるほど遷移領域は大きくなる。ここで、遷移領域の厚さの異なる半導体装置を複数作製して各々のシェア強度を測定した。この場合、遷移領域において、第１の層３１と第２の層３２との界面での凹凸が最も高い山の高さと凹凸が最も深い谷の深さとの和を最大高さ粗さＲｚとしたときに、金属バンプ３０の高さが同じ場合、最大高さ粗さＲｚが大きいほうがシェア強度が高かった。特に、第１の層３１と第２の層３２との界面での最大高さ粗さＲｚが第２の層３２の平均結晶粒径よりも大きい場合にシェア強度が高かった。
【０１５９】
なお、第１の層３１の平均結晶粒径が、第１の層３１と第２の層３２との界面の最大高さ粗さＲｚ以上であれば、実装時の衝撃で硬い第２の層３２が第１の層３１を貫通して第１電極（第１ｐ側電極１２、第１ｎ側電極１３）に損傷を与えることがなく、実装時の衝撃に対する緩衝材の効果がより顕著に発揮される。
【０１６０】
また、バンプ痕のない実施の形態１に係る半導体装置１とバンプ痕のある比較例の半導体装置１００とに対して、高温高湿通電試験を実施した。具体的には、半導体装置１と半導体装置１００とを各々１５個のサンプルを用意し、環境温度８５℃、通電電流０．３５Ａ、湿度８５％、Ｔｊ＝１５０℃の条件で通電試験を１０００ｈ実施した。
【０１６１】
その結果、比較例の半導体装置１００の不良発生数が５／１５であったのに対して、実施の形態１に係る半導体装置１の不良発生数は０／１５であった。つまり、実施の形態１に係る半導体装置１では、不良が発生しなかった。
【０１６２】
不良が発生した比較例の半導体装置１００では、不良原因として、ショート不良が確認された。この比較例の半導体装置１００の不良品を解析すると、バンプ痕発生部がショート発生箇所として特定された。このショート発生箇所の断面を解析すると、第１ｐ側電極１２のバンプ痕発生部において、半導体積層構造１１の表面にまで達する亀裂が発生していた。ショート不良は、高温高湿印加時に第１ｐ側電極１２の亀裂より水分が浸入して半導体積層構造１１の半導体層を腐食させてｐｎ接合ショートが原因となって発生したと考えられる。
【０１６３】
一方、実施の形態１に係る半導体装置１では、金属バンプ３０内に軟らかい第１の層３１が存在するので、上述のように、実装時の第１電極への衝撃が緩和されてバンプ痕の発生を抑制することができる。さらに、軟らかい第１の層３１が第１電極の表面に対して拡がって第１電極と金属バンプ３０との接合部の面積が増大しているので、接合強度が増大している。しかも、第１の層３１と第２の層３２との界面の最大高さ粗さＲｚが大きいほど界面の面積が増加し、第１の層３１と第２の層３２との密着性が向上する。この場合、最大高さ粗さＲｚよりも第１の層３１の結晶粒径の方が大きければ実装時の衝撃に対する緩衝材の効果がより顕著に表れる。
【０１６４】
さらに、本願発明者らは、実装時にバンプ痕が発生しない条件について検討したので、以下、その検討結果を説明する。本願発明者らは、検討を重ねて、フリップチップボンディングによる実装を行う際に各層のパラメータの関連性を調査し、バンプ痕が発生しない条件を見出した。
【０１６５】
具体的には、図６Ａおよび図６Ｂに示すように、半導体素子１０に形成された金属バンプ３０と実装基板２０の第２電極（第２ｐ側電極２２、第２ｎ側電極２３）を接触させながら加熱し、保持用金属管４０によって荷重をかけながら超音波振動を加えることで、金属バンプ３０と実装基板２０の第２電極とを超音波接合させた。この場合のバンプ痕の発生条件に付いて以下に説明する。
【０１６６】
バンプ痕の発生しない条件を限定するにあたって、着目する各層のパラメータとして、カバー電極１２ｄ（第１電極の表面層）の厚さＡと、カバー電極１２ｄの平均結晶粒径Ｂ、半導体素子１０側の第１の層３１の厚さＣ、第１の層３１と第２の層３２との界面の最大高さ粗さＲｚを定義した場合、バンプ痕が発生しない条件は、以下の（式１）で表される範囲となった。
【０１６７】
Ｃ＞Ｒｚ／２＋１−Ａ＊Ｂ／８・・・（式１）
【０１６８】
これは、以下のメカニズムにより説明される。
【０１６９】
図１６は、図１の一点鎖線で囲まれる領域XVIの拡大断面図である。
【０１７０】
図１６において、バンプ痕を防ぐ緩衝材の役割を担う層は、カバー電極１２ｄと第１の層３１との２層である。
【０１７１】
この２層を合計した厚さ（Ａ＋Ｃ）から、第１の層３１と第２の層３２との界面凸凹の厚さＤ（＝Ｒｚ／２）を引いた値が１μｍより大きい場合、第２の層３２の結晶粒の硬い界面凹凸の先端が緩衝材の役割を果たす第１の層３１を貫通せずに、反射電極１２ａおよびバリア電極１２ｂに接触することなく、第１電極の変形が起こらないことを示している。すなわち、バンプ痕が発生しない条件となる。この条件は、以下の（式２）で表される。
【０１７２】
Ａ＊α＋Ｃ−Ｒｚ／２＞１・・・（式２）
【０１７３】
ここで、変数αは、カバー電極１２ｄの硬さと紐づくカバー電極１２ｄの結晶粒径Ｃの関数であり、定数ｋを用いて、以下の（式３）で表される。
【０１７４】
α＝Ｂ＊ｋ・・・（式３）
【０１７５】
この（式３）を用いて（式２）を変形すると、以下の（式４）となる。
【０１７６】
Ｃ＞Ｒｚ／２＋１−Ａ＊Ｂ＊ｋ・・・（式４）
【０１７７】
ここで、ｋを求めるため、境界条件としてバンプ痕が確認される条件を下記の条件（イ）として、以下の（式５）に代入する。
【０１７８】
条件（イ）：Ｒｚ＝２μｍ、Ａ＝１μｍ、Ｂ＝８μｍ、Ｃ＝１μｍ
Ｃ＝Ｒｚ／２＋１−Ａ＊Ｂ＊ｋ・・・（式５）
【０１７９】
その結果、以下の（式６）となる。
【０１８０】
１＝２／２＋１−１＊８＊ｋ・・・（式６）
【０１８１】
（式６）を解くと、ｋ＝１／８となる。
【０１８２】
よって、バンプ痕が確認される条件、すなわち、バンプ痕が発生する境界条件は、以下の（式７）で表される。
【０１８３】
Ｃ＝Ｒｚ／２＋１−Ａ＊Ｂ／８・・・（式７）
【０１８４】
したがって、バンプ痕が発生しない条件は、上記の（式１）で表されることになる。
【０１８５】
ここで、条件（イ）のＢ＝８μｍ、Ｒｚ＝２μｍの場合を図示するために、これらを（式１）に代入すると、以下の（式８）となる。
【０１８６】
Ｃ＞２／２＋１−Ａ＊８／８・・・（式８）
【０１８７】
この（式８）を整理すると、以下の（式９）となる。
【０１８８】
Ｃ＞２−Ａ・・・（式９）
【０１８９】
この（式９）の関係式を図１７に図示する。図１７において、網掛けでハッチングされた部分が、バンプ痕が発生しない領域を示している。
【０１９０】
このように、本願発明者らの検討により、信頼性不具合の原因となるバンプ痕が発生しない領域を明確にすることができた。これにより、半導体装置１を量産する時の各パラメータのばらつきを考慮したプロセス設計が可能となり、半導体装置１の機械的信頼性レベルを引き上げることができる。
【０１９１】
以上、本実施の形態に係る半導体装置１によれば、厚みおよび接合面積に対して設計自由度が高いめっきバンプ技術を適用する場合などにおいて、フリップチップボンディングによって半導体素子１０を実装基板２０に実装するときに、半導体素子１０にかかるダメージを低減して半導体素子１０の第１電極に発生するバンプ痕に起因するショート不良を回避することができる。しかも、半導体素子１０と実装基板２０との密着性および接合強度を向上させることができる。これにより、半導体素子１０の実装基板２０への実装時に第１電極および第２電極が損傷したり剥離したりするといった金属バンプの接合に起因する不具合の発生を抑制することができ、機械的信頼性レベルを引き上げることができる。したがって、長期信頼性に優れた半導体装置１を得ることができる。
【０１９２】
なお、このように長期信頼性に優れた半導体装置１は、小型化・大電流化・集積化される車載用途の光源として好適である。
【０１９３】
（実施の形態２）
次に、実施の形態２に係る半導体装置１Ａについて、図１８および図１９を用いて説明する。図１８は、実施の形態２に係る半導体装置１Ａの断面図である。図１９は、同半導体装置１Ａの金属バンプ３０Ａの拡大断面図と、同金属バンプ３０Ａにおける結晶粒径の高さ位置依存性を示す図である。図１９において、縦軸は、金属バンプ３０Ａの高さを示しており、横軸は、金属バンプ３０Ａの結晶粒径を示している。
【０１９４】
図１８に示すように、実施の形態２に係る半導体装置１Ａは、半導体素子１０と、実装基板２０と、金属バンプ３０Ａとを備える。半導体素子１０と実装基板２０とは、金属バンプ３０Ａを介して接合されている。本実施の形態において、半導体素子１０と実装基板２０の構成は、実施の形態１と同じである。また、本実施の形態において、金属バンプ３０Ａは、実施の形態１の金属バンプ３０と同様に、半導体素子１０側に位置する第１の層３１Ａと、実装基板２０側に位置する第２の層３２Ａとを有する。本実施の形態でも、第１の層３１Ａは、半導体素子１０の第１電極（第１ｐ側電極１２、第１ｎ側電極１３）に接している。
【０１９５】
本実施の形態に係る半導体装置１Ａが実施の形態１に係る半導体装置１と異なる点は、金属バンプ３０Ａの構成である。
【０１９６】
具体的には、実施の形態１の金属バンプ３０では、第１の層３１が第２の層３２と比べて大きな直径を有していたが、本実施の形態の金属バンプ３０Ａでは、図１９に示すように、第１の層３１Ａが第２の層３２Ａと比べて小さな直径を有している。
【０１９７】
また、実施の形態１の金属バンプ３０では、第１の層３１を構成する結晶の平均結晶粒径が第２の層３２を構成する結晶の平均結晶粒径よりも大きくなっていたが、本実施の形態の金属バンプ３０Ａでは、第２の層３２Ａを構成する結晶の平均結晶粒径が第１の層３１Ａを構成する結晶の平均結晶粒径よりも大きくなっている。言い換えると、本実施の形態の金属バンプ３０Ａでは、半導体素子１０側に位置する第１の層３１Ａの方が実装基板２０側に位置する第２の層３２Ａよりも平均結晶粒径が小さい。
【０１９８】
また、金属バンプ３０Ａの第２の層３２Ａと実装基板２０の第２電極（第２ｐ側電極２２、第２ｎ側電極２３）との接合部の幅が第１の層３１Ａの幅よりも大きくなっており、金属バンプ３０Ａの外形が半導体素子１０側から実装基板２０側に向かって広がる末広がりの形状となっている。
【０１９９】
このように、断面形状が末広がり形状である金属バンプ３０Ａを有する半導体装置１Ａは、金属バンプ３０Ａと実装基板２０の第２電極との接合面積が大きいため、金属バンプ３０Ａと実装基板２０との接合強度が高い。これにより、熱応力発生時において、金属バンプ３０Ａと実装基板２０の第２電極（第２ｐ側電極２２、第２ｎ側電極２３）との剥離に対する耐性が向上する。
【０２００】
次に、実施の形態２に係る半導体装置１Ａの製造方法について図面に基づいて説明する。
【０２０１】
実施の形態２に係る半導体装置１Ａの製造方法は、半導体素子１０の半導体積層構造１１を形成する第１工程と、次いで、半導体素子１０の第１電極を形成する第２工程と、次いで、半導体素子１０にバンプとして金めっき膜３０Ｙを形成する第３工程と、次いで、フリップチップボンディングにより半導体素子１０を実装基板２０に実装する第４工程とを含む。
【０２０２】
第１工程および第２工程は、実施の形態１と同じであるため説明を省略する。
【０２０３】
本実施の形態において、金めっき膜３０Ｙを形成する第３工程は、図２０Ａ〜図２０Ｄに示すフローにより行われる。図２０Ａ〜図２０Ｄは、半導体素子１０に金めっき膜３０Ｙを形成するためのフローを示す図である。
【０２０４】
本実施の形態において、バンプとして形成される金めっき膜３０Ｙは、第１ｐ側電極１２に対応するｐ側の第１バンプと、第１ｎ側電極１３に対応するｎ側の第２バンプとを含んでいる。第１バンプは、第１ｐ側電極１２の上に形成され、第２バンプは、第１ｎ側電極１３の上に形成される。また、金めっき膜３０Ｙは、金めっき法によって形成された金めっきバンプである。具体的には、金めっき膜３０Ｙは、平均結晶粒径が１μｍ以下の金めっきバンプである。以下、金めっき膜３０Ｙの形成方法について説明する。
【０２０５】
上記の第２工程の後、まず、カバー電極１２ｄおよび１３ｄの全面を覆うようにフォトリソグラフィ用のレジストを塗布し、１４０℃で２０ｍｉｎ程度の熱処理によりレジストを硬化させる。その後、図２０Ａに示すように、第１ｐ側電極１２のカバー電極１２ｄ上および第１ｎ側電極１３のカバー電極１３ｄ上の各々における金めっき膜３０Ｙを形成する所定の領域のレジスト１６に、フォトリソグラフィにより直径２５μｍの開口部１６ａを形成する。
【０２０６】
次に、図２０Ｂに示すように、金の電解めっき法によりレジスト１６の開口部１６ａに金を析出させることで、金めっき膜３０Ｙを形成する。具体的には、レジスト１６の開口部１６ａに露出した第１ｐ側電極１２のカバー電極１２ｄの上と第１ｎ側電極１３のカバー電極１３ｄの上とにそれぞれ金めっき膜３０Ｙを同時に形成する。金めっき膜３０Ｙを形成する際の条件の一例としては、めっき液温が５０℃の非シアン系Ａｕめっき液を用いて、析出速度を０．５μｍ／ｍｉｎに設定して、高さ（厚み）が５μｍの金めっき膜３０Ｙを形成した。形成した直後の金めっき膜３０Ｙの結晶構造は、全体が細かい結晶粒の集合体である。なお、このようにして形成された金めっき膜３０Ｙは、平均結晶粒径が０．８μｍで、硬度が約１．９ＧＰａであった。
【０２０７】
次に、図２０Ｃに示すように、レジスト１６を有機溶剤で除去する。これにより、第１ｐ側電極１２のカバー電極１２ｄ上および第１ｎ側電極１３のカバー電極１３ｄ上の各々の所定の領域に、直径２５μｍ、高さ５μｍの円柱形状の金めっき膜３０Ｙが形成されることとなる。
【０２０８】
次に、図２０Ｄに示すように、第１ｐ側電極１２のバリア電極１２ｂと第１ｎ側電極１３のバリア電極１３ｂとの間の酸化膜１４上のシード膜（Ａｕ／Ｔｉ）１２Ｓを部分的に除去する。具体的には、まず、シード膜１２Ｓの上層であるＡｕ層をヨード液によって除去し、その後、シード膜１２Ｓの下層であるＴｉ層を希弗酸によって除去し、酸化膜１４を露出させる。これにより、シード膜１２Ｓをシード層１２ｃとシード層１３ｃとに分離して、電極のｐｎ分離を行うことができる。このようにして、第１ｐ側電極１２上および第１ｎ側電極１３上に直径２５μｍの円柱形状の金めっき膜３０Ｙからなる金属バンプが形成された半導体素子１０を形成することができる。
【０２０９】
第３工程の後は、フリップチップボンディングにより半導体素子１０を実装基板２０に実装する第４工程を行う。第４工程は、図２１Ａ〜図２１Ｂに示すフローにより行われる。図２１Ａ〜図２１Ｂは、金めっき膜３０Ｙを介して半導体素子１０を実装基板２０に実装するフローを示す図である。
【０２１０】
まず、半導体素子１０を実装するための実装基板２０を準備する。具体的には、実装基板２０として、第２ｐ側電極２２および第２ｎ側電極２３が形成された基板２１を準備した。本実施の形態において、基板２１は、ＡｌＮの焼結体からなるセラミック基板である。また、第２ｐ側電極２２および第２ｎ側電極２３は、金めっき膜であり、非シアン系Ａｕめっき液を用いて形成した。なお、第２ｐ側電極２２および第２ｎ側電極２３の各々と基板２１との間に、第２ｐ側電極２２と第２ｎ側電極２３とで分離されたシード層が形成されていてもよい。
【０２１１】
その後、第２ｐ側電極２２および第２ｎ側電極２３が形成された実装基板２０に対して、大気雰囲気中において２００℃で１ｈの熱処理を行う。この熱処理により、第２ｐ側電極２２および第２ｎ側電極２３を構成するＡｕ結晶粒が粗大化する。これにより、第２ｐ側電極２２および第２ｎ側電極２３は軟らかい層となる。なお、第２ｐ側電極２２および第２ｎ側電極２３において、粗大化したＡｕ結晶粒の粒径は８μｍとなっていた。
【０２１２】
そして、図２１Ａに示すように、バンプとして予め金めっき膜３０Ｙが形成された半導体素子１０を準備し、金めっき膜３０Ｙ側が実装基板２０に向くようにして半導体素子１０を実装機の保持用金属管４０に真空吸着させる。なお、本実施の形態では、８００μｍ角×１００μｍ厚の半導体素子１０を用いた。
【０２１３】
次に、図２１Ｂに示すように、半導体素子１０の金めっき膜３０Ｙと実装基板２０の第２電極（第２ｐ側電極２２、第２ｎ側電極２３）とを接触させながら２００℃程度に加熱し、保持用金属管４０によって実装基板２０に対して垂直方向（図中の矢印Ｘの向き：第１の方向）に３０Ｎ程度の荷重をかけながら、実装基板２０に対して水平方向（図中の矢印Ｙの向き：第２の方向）に超音波振動を３００ｍｓ間加えることで、金めっき膜３０Ｙと実装基板２０の第２電極（第２ｐ側電極２２、第２ｎ側電極２３）とを超音波接合させた。
【０２１４】
ここで、超音波接合によって金めっき膜３０Ｙと実装基板２０の第２電極とが接合して金属バンプ３０Ａとなる際に起こる変化について、図２２および図２３Ａ〜図２３Ｄを用いて詳細に説明する。
【０２１５】
図２２は、実施の形態２において、半導体素子１０を実装基板２０に実装する際の超音波接合のタイミングチャートである。図２２において、横軸は時間を示しており、縦軸は荷重を示している。なお、０ｍｓは、処理開始前（または処理開始時）であり、３００ｍｓは、本実施の形態おける超音波接合の処理途中の時間（実施の形態１おける超音波接合の処理時間）に相当し、４００ｍｓは、本実施の形態における超音波接合の処理時間（実施の形態１における超音波接合の処理時間に超音波の印加時間を１００ｍｓ延長した処理時間）に相当する。
【０２１６】
図２２に示すように、半導体素子１０と実装基板２０との接合処理を開始してから１００ｍｓの間（Ｓｔｅｐ．１）では、荷重を徐々に増加させる。このＳｔｅｐ．１では、超音波を印加せずに、荷重のみを加える。また、１００ｍｓ〜４００ｍｓの間（Ｓｔｅｐ．２）では、荷重を一定に保ちながら、超音波を印加する。このようなタイミングチャートに示す接合処理を行うことで、金めっき膜３０Ｙをバンプとして半導体素子１０と実装基板２０とを超音波接合している。
【０２１７】
この場合、半導体素子１０と実装基板２０との接合処理を開始してから、０ｍｓ、１００ｍｓ、３００ｍｓ、４００ｍｓの各時点での半導体素子１０と実装基板２０との接合部分、具体的には、金めっき膜３０Ｙと実装基板２０の第２電極との接合部分の断面を、それぞれ、図２３Ａ〜図２３Ｄに示す。なお、図２３Ａ〜図２３Ｄでは、実装基板２０の第２電極のうち第２ｐ側電極２２上の接合部のみを図示しているが、第２ｎ側電極２３上の接合部についても同様である。
【０２１８】
図２３Ａは、本実施の形態における超音波接合を行う前の金めっき膜３０Ｙ周辺の断面を示している。図２３Ａに示すように、金めっき膜３０Ｙを構成するＡｕ結晶粒はほぼ同じ径であり、金めっき膜３０Ｙ全体としては同一径の円柱形状をしている。
【０２１９】
図２３Ｂは、図２２におけるＳｔｅｐ．１の直後の金めっき膜３０Ｙと実装基板２０の第２電極との接合状態を示している。具体的には、図２３Ｂは、荷重のみを実装基板２０に対して垂直方向（図中の矢印Ｘの方向）にかけた後の状態を示している。実装基板２０の第２電極の表面のＡｕと金めっき膜３０ＹのＡｕとは、圧着された状態で、お互いの界面の境界は明確に維持されている。
【０２２０】
図２３Ｃは、図２２におけるＳｔｅｐ．２の途中過程（処理開始から約３００ｍｓ後、超音波振動開始から２００ｍｓ後）の金めっき膜３０Ｙと実装基板２０の第２電極との接合状態を示している。具体的には、図２３Ｃは、３０Ｎの一定の荷重を実装基板２０に対して垂直方向（図中の矢印Ｘの方向）にかけ、超音波を印加して実装基板２０に対して水平方向（図中の矢印Ｙの方向）に超音波振動を加えて、半導体素子１０と実装基板２０の第２電極とを接合した状態を示している。
【０２２１】
これにより、金めっき膜３０Ｙは、実装基板２０の第２電極と接合して金属バンプ３０Ａとなる。つまり、超音波を印加することにより実装基板２０に対して水平方向に金めっき膜３０Ｙが振動し、金めっき膜３０Ｙと実装基板２０の第２電極とが接する界面が摩擦により加熱され、金めっき膜３０Ｙと実装基板２０の第２電極とが固相接合して一体化する。この時、実装基板２０の第２電極の表面層のＡｕ結晶粒と金めっき膜３０ＹのＡｕ結晶粒とは、それらの一部が元の形状を維持せずに一体化し、金めっき膜３０Ｙと実装基板２０の第２電極との境界は、明瞭な境界ではなくなる。
【０２２２】
図２３Ｄは、Ｓｔｅｐ．２の終了時点（処理開始から約４００ｍｓ後、超音波振動開始から３００ｍｓ後）の金めっき膜３０Ｙと実装基板２０の第２電極との接合状態を示している。
【０２２３】
図２３Ｄの接合状態では、金属バンプ３０Ａと実装基板２０の第２電極との接合界面において、金めっき膜３０Ｙ由来のＡｕ結晶粒と実装基板２０の第２電極由来のＡｕ結晶粒とが一体化している。そして、Ａｕ結晶粒同士が一体化してＡｕ結晶粒が粗大化した層として第２の層３２Ａが形成される。また、金めっき膜３０Ｙのうち実装基板２０の第２電極のＡｕ結晶粒と一体化しなかった部分は、第１の層３１Ａとなる。
【０２２４】
第２の層３２Ａは、Ａｕ結晶粒が粗大化して形成されているため、層としては柔らかい。一方、第１の層３１Ａは、Ａｕ結晶粒が粗大化していないため、層としては硬いままである。
【０２２５】
また、第２の層３２Ａは、実装基板２０に対して水平方向（図中の矢印Ｙの方向）に超音波振動を印加することにより形成されているため、第１の層３１Ａよりも横方向に広がる。この結果、図１９に示すように、第１の層３１Ａおよび第２の層３２Ａを有する金属バンプ３０Ａは、第１の層３１Ａ側に広がった末広がり形状に形成される。
【０２２６】
形成された金属バンプ３０Ａの各部の幅を測長すると、半導体素子１０の第１電極と第１の層３１Ａとの接合面での幅Ｗ１が２５μｍで、実装基板２０の第２電極と第２の層３２Ａとの接合面の幅Ｗ２（第２の層３２Ａの幅）は３０μｍであった。つまり、金属バンプ３０Ａは、実装基板２０側が広がった末広がり形状となっている。なお、金属バンプ３０Ａの結晶粒径を測定すると、第１の層３１Ａの平均結晶粒径が０．８μｍであり、第２の層３２Ａの平均結晶粒径は８μｍであった。
【０２２７】
ここで、図１９の一点鎖線で示されるように、半導体素子１０、実装基板２０および金属バンプ３０Ａにおける実装基板２０に対して垂直な方向の断面において、金属バンプ３０Ａの断面形状と同じ面積および同じ高さを有する仮想的な長方形の断面を有する仮想バンプ３０ＡＲを仮想的に定義する。この仮想バンプ３０ＡＲと本実施の形態における金属バンプ３０Ａとを比較すると、実装基板２０の第２電極と金属バンプ３０Ａの第２の層３２Ａとの接合部（接合面）である第２の接合部の幅Ｗ２は、仮想バンプ３０ＡＲの底辺の長さＬよりも長くなっている。したがって、金属バンプ３０Ａは、同じ断面積を有する仮想バンプ３０ＡＲよりも高い接合強度が期待できる。なお、金属バンプ３０Ａの第１の層３１Ａは、仮想バンプ３０ＡＲの長方形の底辺の長さＬよりも短い幅を有している。
【０２２８】
次に、実施の形態２に係る半導体装置１Ａにおける金属バンプ３０Ａの接合強度を測定したので、以下説明する。具体的には、実施の形態１と同様の方法で、金属バンプ３０Ａと実装基板２０との接合部の強度をシェア強度で測定した。
【０２２９】
シェア強度の効果の検証を行うために、図２９Ｂに示す比較例の半導体装置１００のシェア強度を確認したところ、５ｋｇＦであった。これに対して、実施の形態２に係る半導体装置１Ａのシェア強度は、８ｋｇＦであった。
【０２３０】
このように、実施の形態２の半導体装置１Ａが比較例の半導体装置１００に対してシェア強度が高い理由は、金属バンプ３０Ａが実装基板２０側に広がった末広がり形状をしており、金属バンプ３０Ａと実装基板２０との接合面積が増大したためであると考えられる。
【０２３１】
具体的には、図２９Ｂに示す比較例の半導体装置１００では、実装基板２０の第２電極と円柱形状の金属バンプ１３０との接合面の直径が２５μｍであったのに対して、本実施の形態に係る半導体装置１Ａでは、実装基板２０の第２電極と金属バンプ３０Ａとの接合面の直径が３０μｍであった。
【０２３２】
このように、本実施の形態における半導体装置１Ａでは、金属バンプ３０Ａが実装基板２０との接合面積が増大した末広がりの形状を有するため、金属バンプ３０Ａと実装基板２０との接合面積が増えた分、シェア強度も５ｋｇＦから８ｋｇＦに増大したと考えられる。
【０２３３】
以上、本実施の形態に係る半導体装置１Ａは、上記実施の形態１に係る半導体装置１と同様の効果を得ることができる。すなわち、本実施の形態に係る半導体装置１Ａによれば、フリップチップボンディングによって半導体素子１０を実装基板２０に実装するときに、半導体素子１０にかかるダメージを低減して半導体素子１０の第１電極に発生するバンプ痕に起因するショート不良を回避することができる。さらに、半導体素子１０と実装基板２０との密着性および接合強度を向上させることができる。これにより、半導体素子１０の実装基板２０への実装時に第１電極および第２電極が損傷したり剥離したりするといった金属バンプの接合に起因する不具合を改善することができ、機械的信頼性レベルを引き上げることができる。したがって、長期信頼性に優れた半導体装置１Ａを得ることができる。
【０２３４】
なお、本実施の形態では、金めっき膜３０Ｙに対して熱処理（アニール）を行わなかったが、実施の形態１と同様に、金めっき膜３０Ｙを形成した後に金めっき膜３０Ｙに対して熱処理を行ってもよい。これにより、金属バンプ３０Ａの半導体素子１０側の層の結晶粒の粗大化と、本実施の形態のような超音波の接合時間の長時間化により金属バンプ３０Ａの実装基板２０側の層の結晶粒の粗大化との両方を行うことができるので、金属バンプ３０Ａの上面および下面の両方の接合面積を増加させることができる。この結果、半導体素子１０と実装基板２０との接着強度を一層高めることができるので、さらに接合強度が高い半導体装置１Ａを得ることができる。したがって、さらに長期信頼性に優れた半導体装置１Ａを得ることができる。
【０２３５】
この場合、金属バンプ３０Ａにおける半導体素子１０に接続される部分の層は、実施の形態２における金属バンプ３０Ａの第２の層３２と同一のものであってもよい。
【０２３６】
（実施の形態３）
次に、実施の形態３に係る半導体装置１Ｂについて、図２４および図２５を用いて説明する。図２４は、実施の形態３に係る半導体装置１Ｂの断面図である。図２５は、同半導体装置１Ｂの金属バンプ３０Ｂの拡大断面図と、同金属バンプ３０Ｂにおける結晶粒径の高さ位置依存性を示す図である。図２５において、縦軸は、金属バンプ３０Ｂの高さを示しており、横軸は、金属バンプ３０Ｂの結晶粒径を示している。
【０２３７】
図２４に示すように、実施の形態３に係る半導体装置１Ｂは、半導体素子１０と、実装基板２０と、金属バンプ３０Ｂとを備える。半導体素子１０と実装基板２０とは、金属バンプ３０Ｂ介して接合されている。本実施の形態において、半導体素子１０の構成は、実施の形態１と同じである。
【０２３８】
本実施の形態に係る半導体装置１Ｂが実施の形態１に係る半導体装置１と異なる点は、金属バンプ３０Ｂの構成である。
【０２３９】
具体的には、実施の形態１における金属バンプ３０は、直径が大きな第１の層３１と直径が小さい第２の層３２との２層によって構成されていたが、本実施の形態の金属バンプ３０Ｂは、図２５に示すように、半導体素子１０側から順に、第１の層３１、第２の層３２、第５の層３５、第４の層３４、および、第３の層３３の５層によって構成されている。
【０２４０】
そして、第１の層３１、第２の層３２、第５の層３５、第４の層３４、および、第３の層３３は、いずれも略円柱形状であるが、第１の層３１、第３の層３３、第５の層３５の直径は、第２の層３２および第４の層３４の直径よりも大きくなっている。なお、第１の層３１、第３の層３３および第５の層３５の直径は、互いに同じであってもよいし、互いに異なっていてもよい。また、第２の層３２および第４の層３４の直径は、互いに同じであってもよいし、互いに異なっていてもよい。
【０２４１】
本実施の形態において、第１の層３１は、半導体素子１０の第１電極（第１ｐ側電極１２、第１ｎ側電極１３）に接しており、第２の層３２は、第１の層３１に接している。また、第３の層３３は、実装基板２０の第２電極（第２ｐ側電極２２、第２ｎ側電極２３）に接しており、第４の層３４は、第３の層３３に接している。第５の層３５は、第２の層３２と第４の層３４とに挟まれている。
【０２４２】
金属バンプ３０Ｂでは、第１の層３１を構成する結晶の平均結晶粒径が第２の層３２を構成する結晶の平均結晶粒径よりも大きくなっている。また、第３の層３３を構成する結晶の平均結晶粒径が第４の層３４を構成する結晶の平均結晶粒径よりも大きくなっている。また、第５の層３５を構成する結晶の平均結晶粒径が第２の層３２および第４の層３４の各々を構成する結晶の平均結晶粒径よりも大きくなっている。
【０２４３】
また、金属バンプ３０Ｂの第１の層３１と半導体素子１０の第１電極（第１ｐ側電極１２、第１ｎ側電極１３）との接合部の幅が第２の層３２の幅よりも大きくなっており、第１の層３１と第２の層３２とで構成される金属バンプ３０Ｂの半導体素子１０側部分の外形が実装基板２０側から半導体素子１０側に向かって広がる末広がりの形状となっている。
【０２４４】
また、金属バンプ３０Ｂの第３の層３３と実装基板２０の第２電極（第２ｐ側電極２２、第２ｎ側電極２３）との接合部の幅が第４の層３４の幅よりも大きくなっており、第３の層３３と第４の層３４とで構成される金属バンプ３０Ｂの実装基板２０側部分の外形が半導体素子１０側から実装基板２０側に向かって広がる末広がりの形状となっている。
【０２４５】
さらに、第２の層３２と第４の層３４との間にある第５の層３５の幅が、上下に隣接する第２の層３２および第４の層３４の各々の幅よりも大きくなっている。
【０２４６】
このように、断面形状が多段形状である金属バンプ３０Ｂを有する半導体装置１Ｂは、金属バンプ３０Ｂと実装基板２０の第２電極との接合面積が大きく、かつ、金属バンプ３０Ｂと半導体素子１０の第１電極との接合面積が大きいため、金属バンプ３０Ｂと第１電極および第２電極の各々との接合強度が高い。これにより、熱応力発生時において、金属バンプ３０Ｂと半導体素子１０および実装基板２０との剥離、具体的には金属バンプ３０Ｂと第１電極および第２電極との剥離に対する耐性が向上する。
【０２４７】
次に、実施の形態３に係る半導体装置１Ｂの製造方法について図面に基づいて説明する。
【０２４８】
実施の形態３に係る半導体装置１Ｂの製造方法は、半導体素子１０の半導体積層構造１１を形成する第１工程と、次いで、半導体素子１０の第１電極を形成する第２工程と、次いで、半導体素子１０に金属バンプ３０を形成する第３工程と、次いで、フリップチップボンディングにより半導体素子１０を実装基板２０に実装する第４工程とを含む。
【０２４９】
第１工程〜第３工程は、実施の形態１と同じであるため説明を省略する。また、半導体素子１０側の金属バンプ３０を第１金属バンプ、実装基板２０側の金属バンプ３０Ｃを第２金属バンプとする。
【０２５０】
半導体素子１０を実装基板２０に実装する第４工程の前に、まず、半導体素子１０を実装するための実装基板２０として、金属バンプ３０Ｃが形成された実装基板２０を準備する。
【０２５１】
金属バンプ３０Ｃが形成された実装基板２０の作製方法について、図２６Ａ〜図２６Ｅを用いて説明する。図２６Ａ〜図２６Ｅは、金属バンプ３０Ｃが形成された実装基板２０を作製するフローを示す図である。
【０２５２】
まず、図２６Ａに示すように、実装基板２０として、第２ｐ側電極２２および第２ｎ側電極２３が形成された基板２１を準備する。本実施の形態において、基板２１は、ＡｌＮの焼結体からなるセラミック基板である。また、第２ｐ側電極２２および第２ｎ側電極２３は、金めっき膜であり、非シアン系Ａｕめっき液を用いて形成した。なお、図示しないが、第２ｐ側電極２２および第２ｎ側電極２３の各々と基板２１との間にはシード層が形成されている。シード層は、例えば、上層のＡｕ層と下層のＴｉ層との積層構造である。
【０２５３】
次に、第２ｐ側電極２２および第２ｎ側電極２３が形成された基板２１に対して、大気雰囲気中において２００℃で１ｈの熱処理を行う。この熱処理により、第２ｐ側電極２２および第２ｎ側電極２３を構成するＡｕ結晶粒が粗大化する。これにより、第２ｐ側電極２２および第２ｎ側電極２３は軟らかい層となる。なお、第２ｐ側電極２２および第２ｎ側電極２３において、粗大化したＡｕ結晶粒の粒径は８μｍとなっていた。
【０２５４】
次に、第２ｐ側電極２２および第２ｎ側電極２３の全面を覆うようにフォトリソグラフィ用のレジストを塗布し、１４０℃で２０ｍｉｎ程度の熱処理によりレジストを硬化させる。その後、図２６Ｂに示すように、第２ｐ側電極２２上および第２ｎ側電極２３上の金属バンプ３０Ｃ（第２金属バンプ）を形成する所定の領域のレジスト２４に、フォトリソグラフィにより直径２５μｍの開口部２４ａを形成する。
【０２５５】
次に、図２６Ｃに示すように、金の電解めっき法によりレジスト２４の開口部２４ａに金を析出させることで、金属バンプ３０Ｃとなる金めっき膜３０Ｚを形成する。具体的には、レジスト２４の開口部２４ａに露出した第２ｐ側電極２２の上と第２ｎ側電極２３の上とのそれぞれに金めっき膜３０Ｚを同時に形成する。金めっき膜３０Ｚを形成する際の条件の一例としては、めっき液温が５０℃の非シアン系Ａｕめっき液を用いて、析出速度を０．５μｍ／ｍｉｎに設定して、高さ（厚み）が５μｍの金めっき膜３０Ｚを形成した。形成した直後の金めっき膜３０Ｚの結晶構造は、全体が細かい結晶粒の集合体である。
【０２５６】
次に、図２６Ｄに示すように、レジスト２４を有機溶剤で除去する。これにより、第２ｐ側電極２２上および第２ｎ側電極２３上の各々の所定の領域に、直径２５μｍ、高さ５μｍの円柱形状の金属バンプ３０Ｃが形成されることとなる。
【０２５７】
その後、図示しないが、第２ｐ側電極２２と第２ｎ側電極２３との間の基板２１上のシード層を部分的に除去する。本実施の形態では、シード層がＡｕ層とＴｉ層との積層構造であるので、まず、シード層の上層であるＡｕ層をヨード液によって除去し、その後、シード層の下層であるＴｉ層を希弗酸によって除去し、基板２１を露出させる。これにより、シード層を分離して、第２ｐ側電極２２および第２ｎ側電極２３とのｐｎ分離を行うことができる。
【０２５８】
次に、図２６Ｅに示すように、金めっき膜３０Ｚが形成された実装基板２０に対して、大気雰囲気中において１５０℃で１ｈの熱処理を行う。この熱処理により、金めっき膜３０Ｚの結晶粒径が変化し、同一組成で結晶粒径の異なる第３の層３３と第４の層３４の２層からなる金属バンプ３０Ｃを得ることができる。金属バンプ３０Ｃにおいて、基板２１に近い側の第３の層３３は、基板２１に遠い側の第４の層３４よりも結晶粒径が大きくなっている。
【０２５９】
次に、図２７Ａ〜図２７Ｂに示すフローにより、金属バンプ３０および３５を介して半導体素子１０を実装基板２０にフリップチップボンディングにより実装する。図２７Ａ〜図２７Ｂは、金属バンプ３０および３０Ｃを介して半導体素子１０を実装基板２０に実装するフローを示す図である。
【０２６０】
まず、図２７Ａに示すように、予め金属バンプ３０が形成された半導体素子１０を実装機の保持用金属管４０に真空吸着させる。このとき、半導体素子１０に形成された金属バンプ３０（第１金属バンプ）と実装基板２０に形成された金属バンプ３０Ｃ（第２金属バンプ）とが対面するようにして、半導体素子１０を保持用金属管４０に真空吸着させる。なお、本実施の形態では、８００μｍ角×１００μｍ厚の半導体素子１０を用いた。
【０２６１】
次に、図２７Ｂに示すように、半導体素子１０に形成された金属バンプ３０の第２の層３２と実装基板２０に形成された金属バンプ３０Ｃの第４の層３４とを接触させながら２００℃程度に加熱し、保持用金属管４０によって実装基板２０に対して垂直方向（図中の矢印Ｘの向き：第１の方向）に３０Ｎ程度の荷重をかけながら、実装基板２０に対して水平方向（図中の矢印Ｙの向き：第２の方向）に超音波振動を３００ｍｓ間加えることで、半導体素子１０に形成された金属バンプ３０の第２の層３２と実装基板２０に形成された金属バンプ３０Ｃの第４の層３４とを超音波接合させた。
【０２６２】
このとき、半導体素子１０の金属バンプ３０の第２の層３２と実装基板２０の金属バンプ３０Ｃの第４の層３４との接合界面において、第２の層３２と第４の層３４とのＡｕ結晶粒同士が一体化している。そして、双方のＡｕ結晶粒同士が一体化してＡｕ結晶粒が粗大化した層として第５の層３５が形成される。第５の層３５は、Ａｕ結晶粒が粗大化して形成されているため、層としては柔らかい。
【０２６３】
また、第５の層３５は、実装基板２０に対して水平方向（図中の矢印Ｙの方向）に超音波振動を印加することにより形成されているため、第２の層３２および第４の層３４よりも横方向に広がる。つまり、第５の層３５の幅は、第２の層３２の幅および第４の層３４の幅よりも大きくなる。これにより、半導体素子１０と実装基板２０とを接続する多段形状の金属バンプ３０Ｂが形成される。
【０２６４】
形成された金属バンプ３０Ｂの各部の幅を測長すると、半導体素子１０に形成された第１電極と第１の層３１との接合面での幅は３０μｍで、第２の層３２の幅は２５μｍで、実装基板２０に形成された第２電極と第３の層３３との接合面での幅は３０μｍで、第４の層３４の幅は２５μｍで、第５の層３５の幅は２８μｍであった。
【０２６５】
このようにして形成された金属バンプ３０Ｂは、半導体素子１０側にも実装基板２０側にも広がった末広がり形状をしており、半導体素子１０に形成された金属バンプ３０と実装基板２０に形成された金属バンプ３０Ｃとの接合部をなす第５の層３５も、第２の層３２および第４の層３４よりも幅広の形状である。
【０２６６】
なお、金属バンプ３０Ｂの各部の厚みは、第１の層３１が１μｍで、第２の層３２が２μｍで、第３の層３３が１μｍで、第４の層３４が２μｍで、第５の層３５が２μｍであった。
【０２６７】
ここで、図２５の一点鎖線で示されるように、半導体素子１０、実装基板２０および金属バンプ３０Ｂにおける実装基板２０に対して垂直な方向の断面において、金属バンプ３０Ｂの断面形状と同じ面積および同じ高さを有する仮想的な長方形の断面を有する仮想バンプ３０ＢＲを仮想的に定義すると、仮想バンプ３０ＢＲの長方形の底辺の長さＬは２７μｍとなる。この仮想バンプ３０ＢＲと本実施の形態における金属バンプ３０Ｂとを比較すると、半導体素子１０の第１電極と金属バンプ３０Ｂの第１の層３１との接合部（接合面）である第１の接合部の幅Ｗ１は、仮想バンプ３０ＢＲの底辺の長さＬよりも長くなっている。さらに、実装基板２０の第２電極と金属バンプ３０Ｂの第３の層３３との接合部である第２の接合部の幅は、仮想バンプ３０ＢＲの長方形の底辺の長さＬよりも長くなっている。したがって、金属バンプ３０Ｂは、同じ断面積を有する仮想バンプ３０ＢＲよりも高い接合強度が期待できる。なお、金属バンプ３０の第２の層３２および第４の層３４は、仮想バンプ３０ＢＲの長方形の底辺の長さＬよりも短い幅を有している。
【０２６８】
次に、実施の形態３に係る半導体装置１Ｂにおける金属バンプ３０Ｂの接合強度を測定したので、以下説明する。具体的には、実施の形態１と同様の方法で、金属バンプ３０Ｂと実装基板２０との接合部の強度をシェア強度で測定した。
【０２６９】
その結果、本実施の形態に係る半導体装置１Ｂのシェア強度は、８ｋｇＦであった。なお、図２９Ｂに示す比較例の半導体装置１００のシェア強度は５ｋｇＦであったので、本実施の形態に係る半導体装置１Ｂは、比較例の半導体装置１００と比較して、シェア強度が増大することが分かった。
【０２７０】
このように、実施の形態３の半導体装置１Ｂが比較例の半導体装置１００に対してシェア強度が高い理由は、金属バンプ３０Ｂが実装基板２０側にも半導体素子１０側にも広がった末広がり形状をしていることと、半導体素子１０に形成された金属バンプ３０と実装基板２０に形成された金属バンプ３０Ｃとの接合部をなす第５の層３５も広がった形状をしていることとによって、剥離が発生しやすい各接合部の接合面積が増大したためであると考えられる。
【０２７１】
このように金属バンプ３０Ｂの接合強度が向上することは、熱応力発生時の電極剥離に対する耐性の向上につながる。したがって、本実施の形態に係る半導体装置１Ｂは、今後、ＬＥＤ等の半導体素子が小型化・大電流化・集積化されて発熱に伴う応力課題が顕在化してくると予測される車載用途の光源として特に好適である。
【０２７２】
以上、本実施の形態に係る半導体装置１Ｂは、上記実施の形態１に係る半導体装置１と同様の効果を得ることができる。すなわち、本実施の形態に係る半導体装置１Ｂによれば、フリップチップボンディングによって半導体素子１０を実装基板２０に実装するときに、半導体素子１０にかかるダメージを低減して半導体素子１０の第１電極に発生するバンプ痕に起因するショート不良を回避することができる。さらに、半導体素子１０と実装基板２０との密着性および接合強度を向上させることができる。これにより、半導体素子１０の実装基板２０への実装時に第１電極および第２電極が損傷したり剥離したりするといった金属バンプの接合に起因する不具合を改善することができ、機械的信頼性レベルを引き上げることができる。したがって、長期信頼性に優れた半導体装置１Ｂを得ることができる。
【０２７３】
（変形例）
以上、本開示に係る半導体装置について、実施の形態１〜３に基づいて説明したが、本開示は、上記の各実施の形態に限定されるものではない。
【０２７４】
例えば、上記の各実施の形態では、半導体素子１０として、ＬＥＤチップを例示したが、これに限るものではなく、レーザ素子等のその他の固体発光素子であってもよい。また、半導体素子１０は、発光素子に限るものでもない。例えばＧａＮ、ＳｉＣ等の化合物電界効果トランジスタ等のパワー半導体素子であってもよい。
【０２７５】
なお、上記の各実施の形態に対して当業者が思い付く各種変形を施して得られる形態や、本開示の趣旨を逸脱しない範囲で各実施の形態における構成要素および機能を任意に組み合わせることで実現される形態も本開示に含まれる。
【産業上の利用可能性】
【０２７６】
本開示に係る半導体装置は、長期信頼性に優れており、車載用途などの種々の機器に有用である。
【符号の説明】
【０２７７】
１、１Ａ、１Ｂ  半導体装置
１０  半導体素子
１１  半導体積層構造
１１ａ  基板
１１ｂ  ｎ型半導体層
１１ｃ  活性層
１１ｄ  ｐ型半導体層
１２  第１ｐ側電極
１２ａ  反射電極
１２ｂ、１３ｂ  バリア電極
１２ｃ、１３ｃ  シード層
１２ｄ、１３ｄ  カバー電極
１２Ｓ  シード膜
１３  第１ｎ側電極
１３ａ  オーミックコンタクト層
１４  酸化膜
１５、１６、２４  レジスト
１６ａ、２４ａ  開口部
２０  実装基板
２１  基板
２２  第２ｐ側電極
２３  第２ｎ側電極
３０、３０Ａ、３０Ｂ、３０Ｃ  金属バンプ
３０Ｘ、３０Ｙ、３０Ｚ  金めっき膜
３０Ｒ、３０ＡＲ、３０ＢＲ  仮想バンプ
３１、３１Ａ  第１の層
３１ａ  遷移領域
３２、３２Ａ  第２の層
３３  第３の層
３４  第４の層
３５  第５の層
４０  保持用金属管
５０  金属ステージ
６０  シェアセンサ
【図１】
2020129683.tif 000003
【図２】
2020129683.tif 000004
【図３Ａ】
2020129683.tif 000005
【図３Ｂ】
2020129683.tif 000006
【図４Ａ】
2020129683.tif 000007
【図４Ｂ】
2020129683.tif 000008
【図４Ｃ】
2020129683.tif 000009
【図４Ｄ】
2020129683.tif 000010
【図４Ｅ】
2020129683.tif 000011
【図４Ｆ】
2020129683.tif 000012
【図４Ｇ】
2020129683.tif 000013
【図４Ｈ】
2020129683.tif 000014
【図４Ｉ】
2020129683.tif 000015
【図５Ａ】
2020129683.tif 000016
【図５Ｂ】
2020129683.tif 000017
【図５Ｃ】
2020129683.tif 000018
【図５Ｄ】
2020129683.tif 000019
【図５Ｅ】
2020129683.tif 000020
【図６Ａ】
2020129683.tif 000021
【図６Ｂ】
2020129683.tif 000022
【図７Ａ】
2020129683.tif 000023
【図７Ｂ】
2020129683.tif 000024
【図７Ｃ】
2020129683.tif 000025
【図８】
2020129683.tif 000026
【図９】
2020129683.tif 000027
【図１０】
2020129683.tif 000028
【図１１Ａ】
2020129683.tif 000029
【図１１Ｂ】
2020129683.tif 000030
【図１１Ｃ】
2020129683.tif 000031
【図１１Ｄ】
2020129683.tif 000032
【図１２】
2020129683.tif 000033
【図１３】
2020129683.tif 000034
【図１４Ａ】
2020129683.tif 000035
【図１４Ｂ】
2020129683.tif 000036
【図１５】
2020129683.tif 000037
【図１６】
2020129683.tif 000038
【図１７】
2020129683.tif 000039
【図１８】
2020129683.tif 000040
【図１９】
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【図２０Ａ】
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【図２０Ｂ】
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【図２０Ｃ】
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【図２０Ｄ】
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【図２１Ａ】
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【図２１Ｂ】
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【図２２】
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【図２３Ａ】
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【図２３Ｂ】
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【図２３Ｃ】
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【図２３Ｄ】
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【図２４】
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【図２５】
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【図２６Ａ】
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【図２６Ｂ】
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【図２６Ｃ】
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【図２６Ｄ】
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【図２６Ｅ】
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【図２７Ａ】
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【図２７Ｂ】
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【図２８】
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【図２９Ａ】
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【図２９Ｂ】
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