(57)【要約】【課題】ソフトウェアで制御されるバスコントローラのジッタ及びスループットを改善する。【解決手段】バスインタフェースユニット１００は、バスシステム１０への接続のために少なくとも１つのバス制御ユニット１１０を有する、バスインタフェースユニット１００において、バス制御ユニット１１０を介してバスシステム１０から受信されたデータ及び／又は当該データに由来するデータを、外部ユニット２０００へと出力し及び／又は外部ユニット２０００から獲得されたデータ及び／又は当該データに由来するデータを、バス制御ユニット１１０を介してバスシステム１０へと出力するよう構成された制御ユニット１２０を設ける。【選択図】図１
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【特許請求の範囲】
【請求項１】
バスシステム（１０；１０ａ；１０ｂ）を介したデータ交換のためのバスインタフェースユニット（１００；１００ａ：１００ｂ）であって、前記バスインタフェースユニット（１００；１００ａ；１００ｂ）は、前記バスシステム（１０；１０ａ；１０ｂ）への接続のために少なくとも１つのバス制御ユニット（１１０；１１０ａ；１１ｂ）を有する、前記バスインタフェースユニット（１００；１００ａ；１００ｂ）において、
前記バス制御ユニット（１１０；１１０ａ；１１０ｂ）を介して前記バスシステム（１０；１０ａ；１０ｂ）から受信されたデータ及び／又は当該データに由来するデータを、外部ユニット（２０００）へと出力し、及び／又は、外部ユニット（２０００）から獲得されたデータ及び／又は当該データに由来するデータを、前記バス制御ユニット（１１０；１１０ａ；１１０ｂ）を介して前記バスシステム（１０；１０ａ；１０ｂ）へと出力するよう構成された制御ユニット（１２０；１２０ａ；１２０ｂ）を特徴とする、バスインタフェースユニット（１００；１００ａ；１００ｂ）。
【請求項２】
前記制御ユニット（１２０）は、１つ以上のデータセグメント（ｓｅｇ）の形態によりデータを前記外部ユニット（２０００）と交換するよう構成される、請求項１に記載のバスインタフェースユニット（１００）。
【請求項３】
前記制御ユニット（１２０）は、一定の長さのデータセグメントの形態によりデータを前記外部ユニット（２０００）と交換するよう構成される、請求項２に記載のバスインタフェースユニット（１００）。
【請求項４】
ａ．前記バスシステム（１０）は、ＣＡＮ（コントローラエリアネットワーク）バスシステムであり、前記バス制御ユニット（１１０）は、ＣＡＮバス制御ユニットであり、又は、
ｂ．前記バスシステム（１０）は、ＦｌｅｘＲａｙバスシステムであり、前記バス制御ユニット（１１０）は、ＦｌｅｘＲａｙバス制御ユニットであり、又は、
ｃ．前記バスシステム（１０）は、ＬＩＮ（ローカルインタコネクトネットワーク）バスシステムであり、前記バス制御ユニット（１１０）は、ＬＩＮバス制御ユニットである、
請求項１〜３のいずれか１項に記載のバスインタフェースユニット（１００）。
【請求項５】
前記制御ユニット（１２０）は、前記外部ユニット（２０００）から制御データ及び／又は設定データを受信するよう構成される、請求項１〜４のいずれか１項に記載のバスインタフェースユニット（１００）。
【請求項６】
前記制御ユニット（１２０）は、前記バス制御ユニット（１１０）から、当該バス制御ユニット（１１０）の駆動状態を特徴付ける情報を受信し、前記バス制御ユニット（１１０）の前記駆動状態を特徴付ける前記情報を、少なくとも部分的に前記外部ユニット（２０００）に出力するよう構成され、前記バス制御ユニット（１１０）の前記駆動状態を特徴付ける前記情報は、前記制御ユニット（１２０）に一時的に格納される、請求項１〜４のいずれか１項に記載のバスインタフェースユニット（１００）。
【請求項７】
前記制御ユニット（１２０）が、ハードウェアによって実現される、請求項１〜６のいずれか１項に記載のバスインタフェースユニット（１００）。
【請求項８】
前記制御ユニット（１２０）が。特定用途向け集積回路（ＡＳＩＣ）又はプログラム可能な論理回路（ＦＰＧＡ）として実現される、請求項７に記載のバスインタフェースユニット（１００）。
【請求項９】
前記バスインタフェースユニット（１００）全体が、ハードウェアによって実現される、請求項１〜６のいずれかに記載のバスインタフェースユニット（１００）。
【請求項１０】
前記バスインタフェースユニット（１００）全体が、特定用途向け集積回路（ＡＳＩＣ）又はプログラム可能な論理回路（ＦＰＧＡ）として実現される、請求項９に記載のバスインタフェースユニット（１００）。
【請求項１１】
バスシステム（１０；１０ａ；１０ｂ）を介したデータ交換のためのバスインタフェースユニット（１００；１００ａ：１００ｂ）を駆動する方法であって、前記バスインタフェースユニット（１００）は、前記バスシステム（１０）への接続のために少なくとも１つのバス制御ユニット（１１０）を有する、前記方法において、
制御ユニット（１２０）が設けられ、前記制御ユニット（１２０）は、前記バス制御ユニット（１１０）を介して前記バスシステム（１０）から受信されたデータ及び／又は当該データに由来するデータを、外部ユニット（２０００）へと出力し、及び／又は、前記制御ユニット（１２０）は、外部ユニット（２０００）から獲得されたデータ及び／又は当該データに由来するデータを、前記バス制御ユニット（１１０）を介して前記バスシステム（１０）へと出力することを特徴とする、方法。
【請求項１２】
前記制御ユニット（１２０）は、１つ以上のデータセグメント（ｓｅｇ）の形態によりデータを前記外部ユニット（２０００）と交換する、請求項７に記載の方法。
【請求項１３】
前記制御ユニット（１２０）は、一定の長さのデータセグメントの形態によりデータを前記外部ユニット（２０００）と交換する、請求項１２に記載の方法。
【請求項１４】
前記制御ユニット（１２０）は、前記外部ユニット（２０００）から制御データ及び／又は設定データを受信する、請求項１１〜１３のいずれか１項に記載の方法。
【請求項１５】
前記制御ユニット（１２０）は、前記バス制御ユニット（１１０）から、当該バス制御ユニット（１１０）の駆動状態を特徴付ける情報を受信し、前記バス制御ユニット（１１０）の前記駆動状態を特徴付ける前記情報を、少なくとも部分的に前記外部ユニット（２０００）に出力し、前記バス制御ユニット（１１０）の前記駆動状態を特徴付ける前記情報は、前記制御ユニット（１２０）に一時的に格納される、請求項１１〜１４のいずれか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バスシステムを介したデータ交換のためのバスインタフェースユニットであって、バスシステムへの接続のために少なくとも１つのバス制御ユニットを有する、上記バスインタフェースユニットに関する。
【０００２】
さらに、本発明は、このようなバスインタフェースユニットのための対応する駆動方法に関する。
【背景技術】
【０００３】
冒頭で挙げた形態によるバス制御ユニットは公知であり、「バスコントローラ」としても知られている。公知のバスコントローラは、通常では、マイクロプロセッサの標準プロセッサバス等に接続され、マイクロプロセッサの管理下で、ソフトウェアにより制御されて駆動する。公知のシステムの欠点は、ソフトウェアの使用によりジッタ（データ処理時の実行時間／加工時間の変動）が比較的大きく、スループットが小さいことである。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従って、本発明の課題は、先に挙げた欠点がより小さな規模で見られ、又は全く無い、改良されたバスインタフェースユニット、及び、当該バスインタフェースユニットのための改良された駆動方法を示すことである。
【課題を解決するための手段】
【０００５】
本課題は、冒頭に挙げた形態によるバスインタフェースユニットにおいて、本発明に基づいて、バス制御ユニットを介してバスシステムから受信されたデータ及び／又は当該データに由来するデータを、外部ユニットへと出力し、及び／又は、外部ユニットから獲得されたデータ及び／又は当該データに由来するデータを、バス制御ユニットを介してバスシステムへと出力するよう構成された制御ユニットが設けられることによって解決される。本発明に基づいた制御ユニットを設けることによって、バスインタフェースユニット自体の内部でのデータ処理のために重要な機能の局在化が可能になることが有利であり、従って例えば、バスインタフェースユニットと接続されたプロセッサのような外部ユニットに掛かる負荷が軽減され、従来技術の欠点が軽減され又は完全に回避される。特に、制御ユニットが有利な実施形態においてハードウェアで実現される場合には、従来のシステムでの上記欠点が無くなる。しかしながら、バス制御ユニットが少なくとも部分的にハードウェアで実現される他の変形例の場合にも、外部ユニットが例えばポーリング又はソフトウェアによる他の制御方法を利用して、従来のプロセッサバスを介してバスインタフェースユニットと通信する従来の構造に対して、本発明に係る利点が得られる。
【０００６】
好適な実施形態において、制御ユニットは、１つ以上のデータセグメント、特に一定の長さのデータセグメントの形態によりデータを外部ユニットと交換するよう構成されることが構想される。これにより、外部ユニット内でのデータセグメントの決定論的な移動時間又は加工時間が可能である。
【０００７】
好適な実施形態において、バスシステムはＣＡＮ（Ｃｏｎｔｒｏｌｌｅｒ  Ａｒｅａ  Ｎｅｔｗｏｒｋ、コントローラエリアネットワーク）バスシステムであり、バス制御ユニットはＣＡＮバス制御ユニットであることが構想される。特に、ＣＡＮバス制御ユニットは、一実施形態によれば、例えば別体の集積回路（ＩＣ）の形態による独立したＣＡＮコントローラとして構成されてもよいことが有利であり、又は、ＡＳＩＣ（特定用途向け集積回路）若しくはＡＳＩＣの一部として、又は、ＦＰＧＡ（プログラム可能な論理回路）若しくはＦＰＧＡの一部として構成されてもよいことが有利である。一実施形態において、ＣＡＮバス制御ユニットは、ロバートボッシュ社の「Ｍ＿ＣＡＮ  ＩＰモジュール」に基づいて実現されてもよい（インターネットネットでの公開ｈｔｔｐ：／／ｗｗｗ．ｂｏｓｃｈ−ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ．ｄｅ／ｍｅｄｉａ／ｅｎ／ｐｄｆ＿１／ｉｐｍｏｄｕｌｅｓ＿１／ｍ＿ｃａｎ／ｂｏｓｃｈ＿ｐｒｏｄｕｃｔ＿ｉｎｆｏ＿ｍ＿ｃａｎ＿ｉｐ．ｐｄｆを参照されたい）。
【０００８】
更なる別の好適な実施形態によれば、バスシステムはＦｌｅｘＲａｙバスシステムであり、バス制御ユニットはＦｌｅｘＲａｙバス制御ユニットであることが構想される。先に記載した形態によるＣＡＮコントローラと同様に、ＦｌｅｘＲａｙバスシステムの場合にもＦｌｅｘＲａｙバス制御ユニットは、一実施形態によれば、例えば、別体の集積回路（ＩＣ）の形態による独立したＦｌｅｘＲａｙコントローラとして構成されてもよく、又は、ＡＳＩＣ（特定用途向け集積回路）若しくはＡＳＩＣの一部として、又は、ＦＰＧＡ（プログラム可能な論理回路）若しくはＦＰＧＡの一部として構成されてもよい。一実施形態において、ＦｌｅｘＲａｙバス制御ユニットは、ロバートボッシュ社の「Ｅ＿Ｒａｙ  ＩＰモジュール」に基づいて実現されてもよい（インターネットネットでの公開ｈｔｔｐ：／／ｗｗｗ．ｂｏｓｃｈ−ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ．ｄｅ／ｍｅｄｉａ／ｅｎ／ｐｄｆ＿１／ｉｐｍｏｄｕｌｅｓ＿１／ｆｌｅｘｒａｙ／ｅｒａｙ＿ｕｓｅｒｓ＿ｍａｎｕａｌ＿１＿２＿７．ｐｄｆを参照されたい）。
【０００９】
更なる別の実施形態において、バスシステムはＬＩＮ（Ｌｏｃａｌ  Ｉｎｔｅｒｎｅｔ  Ｎｅｔｗｏｒｋ、ローカルインタコネクトネットワーク）バスシステムとして構成されてもよく、バス制御ユニットはＬＩＮバス制御ユニットである。
【００１０】
更なる別の実施形態において、制御ユニットが、外部ユニットから制御データ及び／又は設定データを受信するよう構成されることが構想され、これにより、本発明に係る制御ユニットは、外部ユニットの更なる駆動に依存せずに又は当該駆動とは無関係に、制御データ及び／又は設定データを、該当するバス制御ユニットに直接的に供給できるようになる。このようにして、制御データ及び／又は設定データは、例えば、当該制御データ及び／又は設定データの転送がバスシステムを介したデータ通信に特にさほど悪影響を与えない駆動状態において、バス制御ユニットに供給されうる。
【００１１】
例えば、制御ユニットは、一実施形態によれば、上記の「Ｍ＿ＣＡＮ  ＩＰモジュール」に基づきＣＡＮバス制御ユニットが構成される場合には、例えば、外部ユニットから獲得された制御データ及び／又は設定データを、ＣＡＮバス制御ユニット又はＣＡＮバス制御ユニットのレジスタに書き込むために、Ｍ＿ＣＡＮ  ＩＰモジュールのメモリレジスタ又は設定レジスタにアクセスするよう構成されうる。
【００１２】
さらに例えば、制御ユニットは、一実施形態によれば、上記の「Ｅ＿Ｒａｙ  ＩＰモジュール」に基づきＦｌｅｘＲａｙバス制御ユニットが構成される場合には、例えば、外部ユニットから獲得された制御データ及び／又は設定データを、ＦｌｅｘＲａｙバス制御ユニット又はＦｌｅｘＲａｙバス制御ユニットのレジスタに書き込むために、Ｅ＿Ｒａｙ  ＩＰモジュールのメモリレジスタ又は設定レジスタにアクセスするよう構成されうる。
【００１３】
更なる別の実施形態において、制御ユニットは、バス制御ユニットから、当該バス制御ユニットの駆動状態を特徴付ける情報を、特に状態情報及び／又はイベント情報を受信し、このバス制御ユニットの駆動状態を特徴付ける情報を、少なくとも部分的に外部ユニットに出力するよう構成され、バス制御ユニットの駆動状態を特徴付ける情報は、特に制御ユニットに格納され、即ち、少なくとも一時的に格納されることが構想される。
【００１４】
更なる別の実施形態において、制御ユニットが、好適にバスインタフェースユニット全体が、ハードウェアを利用して又はハードウェアの形態により実現され、特に、特定用途向け集積回路（ＡＳＩＣ）若しくはプログラム可能な論理回路（ＦＰＧＡ）として、又は、特定用途向け集積回路（ＡＳＩＣ）の一部若しくはプログラム可能な論理回路（ＦＰＧＡ）の一部として実現されることが構想される。この場合には、データ処理時間が特に短くなり、特に、本発明に係る制御ユニット又はバスインタフェースユニットによるデータの加工時間又は処理時間が予測可能になり、外部ユニット内でのデータの更なる高性能処理に良い影響が与えられる。
【００１５】
本発明の課題の更なる別の解決策として、バスシステムを介したデータ交換のためのバスインタフェースユニットを駆動する方法であって、バスインタフェースユニットは、バスシステムへの接続のために少なくとも１つのバス制御ユニットを有する、上記方法において、制御ユニットが設けられ、制御ユニットは、バス制御ユニットを介してバスシステムから受信されたデータ及び／又は当該データに由来するデータを、外部ユニットへと出力し、及び／又は、制御ユニットは、外部ユニットから獲得されたデータ及び／又は当該データに由来するデータを、バス制御ユニットを介してバスシステムへと出力することを特徴とする、上記方法が示される。
【００１６】
有利な構成は、従属請求項の主題である。
【００１７】
以下では、図面を参照しながら本発明の実施形態の例を解説することにする。
【図面の簡単な説明】
【００１８】
【図１】第１の実施形態に係るバスインタフェースユニットを概略的に示す。
【図２】第２の実施形態に係るバスインタフェースユニットを概略的に示す。
【図３ａ】更なる別の実施形態に係るバスインタフェースユニットの一観点を概略的に示す。
【図３ｂ】更なる別の実施形態に係るバスインタフェースユニットの一観点を概略的に示す。
【図３ｃ】更なる別の実施形態に係るバスインタフェースユニットの一観点を概略的に示す。
【図３ｄ】更なる別の実施形態に係るバスインタフェースユニットの一観点を概略的に示す。
【図４】更なる別の実施形態に係るバスインタフェースユニットを概略的に示す。
【図５ａ】更なる別の実施形態に係るバスインタフェースユニットの一観点を概略的に示す。
【図５ｂ】更なる別の実施形態に係るバスインタフェースユニットの一観点を概略的に示す。
【図５ｃ】更なる別の実施形態に係るバスインタフェースユニットの一観点を概略的に示す。
【図５ｄ】更なる別の実施形態に係るバスインタフェースユニットの一観点を概略的に示す。
【図６】一実施形態に係るフロー図を概略的に示す。
【発明を実施するための形態】
【００１９】
図１は、第１の実施形態に係るバスインタフェースユニット１００を示している。バスインタフェースユニット１００は、バスシステム１０を介してデータを交換する役目を果たす。このようにして、例えば、外部ユニット２０００は、バスインタフェースユニット１００を利用して、バスシステム１０を介してデータを伝送する（受信及び／又は送信する）。本発明の主題ではない外部ユニットは、例えば、特に車両の、制御装置（図示せず）の演算ユニットであってもよく、又は、他の装置へのデータ転送のため又は複数の装置間のデータ交換のために設けられたゲートウェイ装置等であってもよい。
【００２０】
本発明に基づいて、バスインタフェースユニット１００は、バス制御ユニット１１０を有し、このバス制御ユニット１１０は、バスシステム１０への接続のために設けられ、「バスコントローラ」とも呼ばれる。本発明に基づいて、バスインタフェースユニット１００はさらに、バス制御ユニット１１０とは異なる制御ユニット１２０を有し、この制御ユニット１２０は、バス制御ユニット１１０を介してバスシステム１０から受信されたデータ及び／又は当該データに由来するデータを、外部ユニット２０００へと出力し、及び／又は、外部ユニット２０００から獲得されたデータ及び／または当該データに由来するデータを、バス制御ユニット１１０を介してバスシステム１０に出力するよう構成される。
【００２１】
これに関して、図６は、本発明に係る方法の一実施形態に係る簡略化されたフロー図を概略的に示している。工程２００において、バス制御ユニット１１０（図１）は、バスシステム１０の他のバス加入者（図示せず）から送信されたデータを、バスシステム１０を介して受信する。工程２１０（図６）において、制御ユニット１２０は、工程２００で受信されたデータを外部ユニット２０００へと出力する。
【００２２】
一実施形態において、制御ユニット１２０又は一般にバスインタフェースユニット１００と、外部ユニット２０００と、の間の対応するデータ接続ＤＶは、１つ以上の（専用）データ線、又は、アドレスバス及び／データバスを含み、従って、構成要素１２０又は１００と、構成要素２０００と、の間の効率の良い高性能のデータ交換が可能である。
【００２３】
更なる別の実施形態において、制御ユニット１２０、好適にバスインタフェースユニット１００全体が、ハードウェアを利用して又はハードウェアの形態により実現され、特に、特定用途向け集積回路（ＡＳＩＣ）若しくはプログラム可能な論理回路（ＦＰＧＡ）として、又は、特定用途向け集積回路（ＡＳＩＣ）の一部若しくはプログラム可能な論理回路（ＦＰＧＡ）の一部として実現される。この場合には、データ処理時間が特に短くなり、特に、本発明に係る制御ユニット１２０又はバスインタフェースユニット１００によるデータの加工時間又は処理時間が予測可能になり、外部ユニット２０００内でのデータの更なる高性能処理に良い影響が与えられる。例えば、バス制御ユニット１１０の機能は、制御ユニット１２０の機能と同一のＦＰＧＡで実現されてもよい。更なる別の実施形態において、構成要素１１０、１２０又は一般に構成要素１００の機能は、例えば、外部ユニット２００と同一のＦＰＧＡに組み込まれてもよい。
【００２４】
図２は、第２の実施形態に係るバスインタフェースユニット１００ａを示している。バスインタフェースユニット１００ａは、ＣＡＮバスとして構成されたバスシステム１０ａに接続され、バス制御ユニット１１０ａを介してＣＡＮバス１０ａから受信されたデータ及び／又は当該データに由来するデータを、外部ユニット２０００へと出力し、及び／又は、外部ユニット２０００から獲得されたデータ及び／又は当該データに由来するデータを、バス制御ユニット１１０ａを介してＣＡＮバス１０ａへと出力するよう構成される。バスインタフェースユニット１００ａと外部ユニット２０００との間のデータ交換は、図２では、複数の矢印１２２８又はブロック矢印１１１’、１１７ａ’、１２８８で示され、以下で詳細に記載される。
【００２５】
バスインタフェースユニット１００ａのバス制御ユニット１１０ａは、ここでは、先に既に述べたロバートボッシュ社の「Ｍ＿ＣＡＮ  ＩＰモジュール」であって、ＣＡＮバスシステム１０ａ上で規格ＩＳＯ１１８９８−１に準拠した通信を実行するよう構成された上記「Ｍ＿ＣＡＮ  ＩＰモジュール」に基づいて実現されている。代替的に、他のＣＡＮコントローラ１１０ａが利用されてもよい。Ｍ＿ＣＡＮ  ＩＰモジュールの機能、特にバスインタフェースユニット１００ａ全体の機能は、特に好適に、ＦＰＧＡ（ｆｉｅｌｄ  ｐｒｏｇｒａｍｍａｂｌｅ  ｇａｔｅ  ａｒｒａｙ、プログラム可能な論理モジュール）Ｆ１の一部という形態により実現され、その際に、ＦＰＧＡ  Ｆ１は、ここでは、少なくとも部分的に外部ユニット２０００の機能も実現する。このことは、図２では、ユニット１００ａ、２０００を囲む符号Ｆ１が付いた点線によって示されている。バスインタフェースユニット１００ａと外部ユニット２０００とを同一のＦＰＧＡ  Ｆ１に組み込むことによって、ユニット１００ａ、２０００間の特に効率が良いデータ伝送の可能性が生まれる。というのは、例えば、ＦＰＧＡ内部のバス又はデータ伝送システムにアクセス出来るからである。製造業者であるアルテラ（Ａｌｔｅｒａ）社のＦＰＧＡの場合には、例えば、アルテラ（Ａｌｔｅｒａ）ＦＰＧＡの所謂アバロン（Ａｖａｌｏｎ）インタフェースにアクセスすることが可能であり、このアバロンインタフェースによって、同一のＦＰＧＡ  Ｆ１内に配置された複数の構成要素又はユニットの効率の良いデータ接続が可能となる。特に好適に、ＦＰＧＡ  Ｆ１の場合は、ユニットの１００ａ、２０００の構成要素間のデータ接続を確立するために、例えば「Ａｖａｌｏｎ  Ｍｅｍｏｒｙ  Ｍａｐｐｅｄ  Ｉｎｔｅｒｆａｃｅ（Ａｖａｌｏｎ−ＭＭ）」という型のインタフェースが利用可能である。
【００２６】
図２で示される構成では、本発明に係る制御ユニット１２０ａの機能（図１の符号１２０も参照）は、複数の機能ブロックに分散され、即ち基本的に機能ブロック１２２ａ、１２４ａ、１２６ａ、１２８ａに分散されるが、このことについては以下で詳細に解説する。
【００２７】
有利な実施形態において、第１の機能ブロック１２２ａが設けられ、この第１の機能ブロック１２２ａは、「ホストサービス」とも呼ばれ、バスインタフェースユニット１００ａの駆動を制御するよう構成される。特に、第１の機能ブロック１２２ａは、外部ユニット２０００から制御データ及び／又は設定データを受信するよう構成可能であり、これにより、本発明に係る制御ユニット１２０ａは、特に、外部ユニット２０００の更なる駆動に依存せずに又は当該駆動とは無関係に、制御データ及び／又は設定データをバス制御ユニット１１０ａに直接的に供給できるようになる。このようにして、制御データ及び／又は設定データは、例えば、当該制御データ及び／又は設定データの転送がＣＡＮバス１０ａを介するデータ通信に特にさほど悪影響を与えない駆動状態において、バス制御ユニット１１０ａに供給されうる。
【００２８】
上記の制御データは、一実施形態によれば、例えば、バス制御ユニット１１０ａの始動又は起動／停止を開始し及び／又はそれ以外のバス制御ユニット１１０ａの駆動状態間の変更を開始する制御命令を含んでもよい。
【００２９】
図３ａは、図２のバスインタフェースユニット１００ａの一観点を概略的に示している。ここでは、「ホストサービス」とも呼ばれる第１の機能ブロック１２２ａが示されている。
【００３０】
有利な実施形態において、第１の機能ブロック１２２ａ内には、例えば状態オートマトン１２２０ａ（有限オートマトン、（ＦＳＭ：ｆｉｎｉｔｅ  ｓｔａｔｅ  ｍａｃｈｉｎｅ、有限状態機械））が実現されてもよく、この状態オートマトン１２２０ａは、バスインタフェースユニット１００ａの様々な駆動状態を表し、それ自体は公知のやり方で駆動状態の遷移を制御し又は上記の制御データ及び／又は設定データを制御しながら上記駆動状態を遷移させる。
【００３１】
例えば、状態オートマトン１２２０ａは、一実施形態によれば、３つの状態、即ち、「デフォルト（Ｄｅｆａｕｌｔ）」、「レディ（Ｒｅａｄｙ）」、「ランニング（Ｒｕｎｎｉｎｇ）」という状態を有し、その際、例えば、状態オートマトン１２２０ａ又は第１の機能ブロック１２２ａの作動後には、第１の状態「デフォルト」となる。例えば、状態オートマトン１２２０ａは、バス制御ユニット１１０ａ（図２）が初期化され又はリセットされることによって、第１の状態「デフォルト」から第２の状態「レディ」となり、このことは、外部ユニット２０００から制御ユニット１２０ａ又は第１の機能ブロック１２２ａへの対応する制御データの送信により可能である。同様に外部ユニット２０００から制御ユニット１２０ａ又は第１の機能ブロック１２２ａへと伝送可能な開始命令によって、状態オートマトン１２２０ａは、最終的に、第２の状態「レディ」から第３の状態「ランニング」になる。これと同様に、状態オートマトン１２２０ａは、同様に外部ユニット２０００から制御ユニット１２０ａ又は第１の機能ブロック１２２ａへと伝送可能な停止命令によって、第３の状態「ランニング」から第１の状態「デフォルト」になる。
【００３２】
追加的に、駆動状態「レディ」及び／又は「ランニング」において、（例えば、ＣＡＮバス１０ａへのアクセスのためのバスタイミングの調整のために）バス制御ユニット１１０ａの設定データが変更され、及び／又は、（例えば、ユニット１００ａ、２０００間のデータ経路の設定のために）バスインタフェースユニット１００ａ全体の設定データが変更されることが構想される。これに関連して、制御ユニット１２０ａは、対応する制御データ及び／又は設定データを、例えば外部データ２０００から獲得することが可能である。
【００３３】
一実施形態において、バス制御ユニット１１０ａは、第３の駆動状態「ランニング」において、ＣＡＮバス１０ａ上でデータ通信に関してアクティブであり、ＣＡＮメッセージを受信及び／又は送信することが可能である。
【００３４】
例えば、制御ユニット１２０ａは、一実施形態によれば、上記の「Ｍ＿ＣＡＮ  ＩＰモジュール」に基づきＣＡＮバス制御ユニット１１０ａが構成される際には、例えば、外部ユニット２０００から獲得された制御データ及び／又は設定データを、ＣＡＮバス制御ユニット１１０ａ又はＣＡＮバス制御ユニット１１０ａのレジスタに書き込むために、Ｍ＿ＣＡＮ  ＩＰモジュールのメモリレジスタ又は設定レジスタにアクセスするよう構成されうる。
【００３５】
更なる別の有利な実施形態において、図３ａに係る第１の機能ブロック１２２ａ内に、いわゆるホストサービスハンドラ１２２２ａが設けられてもよく、このホストサービスハンドラ１２２２ａは、以下の機能の１つ以上を提供するよう構成され、即ち、外部ユニット２０００へのデータ接続１２２４、ＣＡＮバス制御ユニット１１０ａへのデータ接続１２２６、割り込みコントローラ１２２８、ＣＡＮバス制御ユニット１１０ａの内部構成要素への直接的なデータ接続１２３０、制御情報のシグナリングのためのデータ接続１２３２、のうちの１つ以上の機能を提供するよう構成される。
【００３６】
有利な実施形態において、外部ユニット２０００へのデータ接続１２２４は、例えば、１つ以上のＦＰＧＡ内部のデータ接続を含んでもよく、例えば、アルテラＦＰＧＡ  Ｆ１（図２）の場合には、１つ以上のこのようなアバロンインタフェース、例えば、「Ａｖａｌｏｎ  Ｍｅｍｏｒｙ  Ｍａｐｐｅｄ  Ｉｎｔｅｒｆａｃｅ（Ａｖａｌｏｎ−ＭＭ）」という型のインタフェースを含んでもよい。
【００３７】
有利な実施形態において、ＣＡＮバス制御ユニット１１０ａへのデータ接続１２２６、特に、Ｍ＿ＣＡＮ  ＩＰモジュールのＡＥＩインタフェースＡＥＩ（図２参照）へのデータ接続１２２６は、Ｍ＿ＣＡＮ  ＩＰモジュールのＭ＿ＣＡＮマルチプレクサへの接続線を含んでもよい。更なる別の有利な実施形態において、割り込みコントローラ１２２８の機能には、外部ユニット２０００への割り込み（「割り込み要求」）信号の出力が含まれてもよい。更なる別の有利な実施形態において、ＣＡＮバス制御ユニット１１０ａの内部の構成要素への直接的なデータ接続１２３０は、いわゆるボンドアウト（ＢｏｎｄＯｕｔｓ）を介して実現されてもよく、即ち、ＣＡＮバス制御ユニット１１０ａから、又はＣＡＮバス制御ユニット１１０ａの機能を実装する装置（ハードウェア、特に、既存のＡＳＩＣ及び／又はＩＣ及び／又はＦＰＧＡが考えられる）からの直接的な信号の案内を介して実現されてもよい。更なる別の有利な実施形態において、状態情報のシグナリングのためのデータ接続１２３２は、例えばシグナリング装置（例えば、発光ダイオードのような視覚警報）に対して又は外部ユニット２０００に対して直接的に作用してもよい。
【００３８】
図３ｂは、図２に係るバスインタフェースユニット１００ａの更なる別の観点を概略的に示している。ここでは、状態及びイベントサーバ（ＳＥＳ）が示され、図３ｂでは第２の機能ブロック１２４ａにより表されている。
【００３９】
ＳＥＳ１２４ａがあるために、バスインタフェースユニット１００ａは、一実施形態によれば、バス制御ユニット１１０ａから、当該バス制御ユニット１１０ａ（図２）の駆動状態を特徴付ける情報を受信し、バス制御ユニット１１０ａの駆動状態を特徴付ける情報を少なくとも部分的に外部ユニット２０００に出力するよう構成され、その際に、バス制御ユニット１１０ａ（図２）の駆動状態を特徴付ける情報は、特に制御ユニット１２０ａに、ここでは特にＳＥＳ１２４ａに一時的に格納される。
【００４０】
これに関して、ＳＥＳ１２４ａは、一実施形態によれば状態及びイベントハンドラ（略称「ＳＥＨ」）１２４０ａを有し、この状態及びイベントハンドラＳＥＨ１２４０ａは、データ線１２４４を介して、バス制御ユニット１１０ａの駆動状態を特徴付ける情報、特にＣＡＮバスコントローラ１１０ａの状態情報及びイベント情報を、バスコントローラ１１０ａから受信する。更なる別の有利な実施形態において、ＣＡＮバス制御ユニット１１０ａの内部構成要素に直接通ずるデータ接続１２４４は、上記のデータ接続１２３０と同様に、ＢｏｎｄＯｕｔを介して実現されうる。
【００４１】
更なる別の有利な実施形態において、ＳＥＨ１２４０ａは、バス制御ユニット１１０ａのイベント、及び、状態変更を受信し、評価し、特にフィルタに掛けるよう構成されてもよい。ＳＥＨ１２４０ａはさらに、この評価及び／又はフィルタリングに従って、例えば上記評価及び／又はフィルタリングについて又は一般にＣＡＮコントローラ１１０ａの状態情報及びイベント情報について外部ユニット２０００に報知するために、外部ユニット２０００へのデータ伝送を実施し、又は促してもよい。外部ユニット２０００へのデータ接続は、例えば、バスインタフェース１２４６を介して実現可能である。有利な実施形態において、外部ユニット２０００へのデータインタフェース１２４６は、例えば、１つ以上のＦＰＧＡ内部のデータ接続を含んでもよく、例えば、アルテラＦＰＧＡ  Ｆ１（図２）の場合には、１つ以上の所謂アバロンインタフェースを含んでもよく、例えば、第１の（「ホストサービス」）機能ブロック１２２ａと外部ユニット２０００との間のデータインタフェース１２２４と比較可能な「Ａｖａｌｏｎ  Ｍｅｍｏｒｙ  Ｍａｐｐｅｄ  Ｉｎｔｅｒｆａｃｅ（Ａｖａｌｏｎ−ＭＭ）」という型のインタフェースを含んでもよい。直接的なデータ接続１２４６によって、外部ユニット２０００へと送信されるデータは特に効率良く、特に、例えばポーリングの仕組み等のソフトウェアで制御される過程無しに、外部ユニット２０００へと伝送される。むしろ、ユニット１００ａがハードウェアで又はＦＰＧＡ  Ｆ１の機能により実現される場合には、好適に純粋にハードウェアに基づく高性能のデータ通信が行われ、当該データ通信の個々の処理過程は特に決定論的でもあり、即ち期間が予め予測可能である。
【００４２】
更なる別の実施形態において、ＳＥＳ１２４ａは、図３ｂでは機能ブロック１２４２ａで示される、いわゆるＳＥＳ入力コーディネータ（「イングレスハンドラ」）も有してもよく、このＳＥＳ入力コーディネータ１２４２ａは、外部ユニット２０００への（固有の）データ接続１２４８を有する。好適な実施形態において、ＳＥＳ入力コーディネータ１２４２ａは、１つ又は複数のデータセグメント、特に一定の長さのデータセグメントの形態によりデータを外部ユニット２０００と交換するよう構成されることが構想される。これにより、外部ユニット２０００内でのデータセグメントの決定論的な移動時間又は加工時間が可能である。ＳＥＳ入力コーディネータ１２４２ａはさらに、例えば、上記のＣＡＮバスコントローラ１１０ａの状態情報及びイベント情報又は当該データに由来するデータを、ＳＥＨ１２４０ａから外部ユニット２０００へと伝送するために、ＳＥＨ１２４０ａにより自身に宛てられたデータ伝送要求の調停を行うよう構成されてよい。
【００４３】
特に、ＳＥＳ１２４ａは、一実施形態において、データ接続１２４６を介して外部ユニット２０００へとデータを伝送してもよいこと、及び／又は、ＳＥＳ入力コーディネータ１２４２ａのデータ接続線１２４８を介して外部ユニット２０００へとデータを伝送してもよいことが有利であり、その際に、データ接続１２４８を介するデータ伝送は、特に、一定の長さのデータセグメントの形態により行われる。
【００４４】
図３ｃは、図２に係るバスインタフェースユニット１００ａの更なる別の観点を示している。ここでは、受信待ち行列プロセッサ（略称「ＲＱＰ」）１２６ａが示されている。受信待ち行列プロセッサ１２６ａは、入力バッファコーディネータ（略称「ＲＦＨ」）１２６０ａを有する。さらに、ＲＱＰ１２６ａは、一実施形態によれば、局所的なバッファメモリ１２６２ａを有する。さらに、ＲＱＰ１２６ａは、一実施形態によれば、局所的な入力コーディネータ１２６４ａを有する。
【００４５】
ＲＦＨ１２６０ａは、一実施形態によれば、バス制御ユニット１１０ａによりＣＡＮバス１０ａから受信されたデータ又は当該データに由来するデータを受け取るよう構成されたデータ接続線１２６６を有する。ＣＡＮバス１０ａから受信される他の送信者（図示されない他のバス加入者）のデーダの他に、バス制御ユニット１１０ａによりＣＡＮバス１０ａへと送信されると共にバス制御ユニット１１０ａにより再び受信される（「自受信（ｓｅｌｆ−ｒｅｃｅｐｔｉｏｎ））データが関わっていてもよい。効率の良い高性能のシーケンス制御のために、ＲＦＨ１２６０ａは、一実施形態において、ＣＡＮバス制御ユニット１１０ａへの直接的なデータ接続線１２６８を有してもよく、例えば、ＢｏｎｄＯｕｔｓを利用して実現されてもよい。
【００４６】
ＲＦＨ１２６０ａは、更なる別の実施形態によれば、外部ユニット２０００とのデータ交換を可能にするよう構成されたデータ接続線１２６９ａを有する。有利な実施形態において、外部ユニット２０００へのデータ接続線１２６９ａは、例えば、１つ以上のＦＰＧＡ内部のデータ接続を含んでもよく、例えば、アルテラＦＰＧＡ  Ｆ１（図２）の場合には、１つ以上の所謂アバロンインタフェース、例えば、上記のデータインタフェース１２２４又は１２４６と比較可能な「Ａｖａｌｏｎ  Ｍｅｍｏｒｙ  Ｍａｐｐｅｄ  Ｉｎｔｅｒｆａｃｅ（Ａｖａｌｏｎ−ＭＭ）」という型のインタフェースを含んでもよい。
【００４７】
ＲＱＰ１２６ａが局所的な入力コーディネータ（イングレスハンドラ）１２６４ａを有する実施形態において、この局所的な入力コーディネータ１２６４ａは、外部ユニット２０００への（固有の）データ接続線１２６９ｂを有してもよい。有利な実施形態において、局所的な入力コーディネータ１２６４ａは、１つ以上のデータセグメント、特に一定の長さのデータセグメントの形態によりデータを外部ユニット２０００と交換するよう構成されることが構想される。これにより、外部ユニット２０００内でのデータセグメントの決定論的な移動時間又は加工時間が可能である。局所的な入力コーディネータ１２６４ａはさらに、例えば、上記の受信されたＣＡＮメッセージ若しくはデータ、又は当該データに由来するデータを、ＲＦＨ１２６０ａから外部ユニット２０００へと伝送するために、ＲＦＨ１２６０ａにより自身へと宛てられたデータ伝送要求の調停を行うよう構成されてもよい。
【００４８】
一実施形態によれば、受信待ち行列プロセッサ（ＲＱＰ）１２６ａは、外部ユニット２０００へとＣＡＮメッセージを伝送すべき場合には、以下の工程を実施するよう構成され、即ち、バス制御ユニット１１０ａのメモリ１１８ａ（図２）から局所的なバッファメモリ１２６２ａへとＣＡＮメッセージをロードし、即ち好適にはＣＡＮメッセージ全体（ヘッダデータ（「ヘッダ」）及びユーザデータ（「ペイロード」））をロードする工程と、好適に、局所的な入力コーディネータ１２６４ａを制御し、外部ユニット２０００への局所的な入力コーディネータ１２６４ａのデータ接続１２６９ｂを利用して、局所的なバッファメモリ１２６２ａから外部ユニット２０００へのＣＡＮメッセージのデータ伝送を促す工程と、を実施するよう構成される。
【００４９】
一実施形態によれば、バス制御ユニット１１０ａのメモリ１１８ａは、外部メモリとして実現されてもよい（図２のブロック１１８ａ参照）。特に、メモリ１１８ａは、デュアルポートメモリとして、有利に、例えば３２ビット又は６４ビットのデータバス幅を有するデュアルポートＲＡＭ（ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）として構成されてもよい。
【００５０】
図３ｄは、図２に係るバスインタフェースユニット１００ａの更なる別の観点を示している。ここでは、送信待ち行列プロセッサ１２８ａ（略称「ＴＱＰ」１２８ａ）が示されている。送信待ち行列プロセッサ１２８ａは、出力バッファコーディネータ（略称「ＴＱＨ」）１２８０ａを有する。さらに、ＴＱＰ１２８ａは、一実施形態によれば、局所的な出力コーディネータ１２８２ａを有する。ＴＱＨ１２８０ａは、一実施形態によれば、バス制御ユニット１１０ａへの直接的なデータ接続１２８４を有し、このデータ接続１２８４によって、ＴＱＨ１２８０ａは、バス制御ユニット１１０ａの制御データ及び／又は設定データの制御又は変更、又は、バス制御ユニット１１０ａの制御レジスタ及び／又は設定レジスタの制御又は変更が可能になる。これにより、ＴＱＨ１２８０ａは、例えば、バス制御ユニット１１０ａの送信待ち行列も管理し、又は、バス制御ユニット１１０ａによる送信待ち行列の加工に影響を与えることが可能である。バス制御ユニット１１０ａの「自受信」機能も、データ接続線１２８４があるために、ＴＱＨ１２８０ａによって制御されうる。ＴＱＨ１２８０ａを設けることによって、幾つかの適用ケースでは、バス制御ユニット１１０ａに組み込まれた送信待ち行列プロセッサを使用しなくてもよく、むしろ、制御はＴＱＨ１２８０ａ自身によって行われうる。
【００５１】
ＴＱＰ１２８ａの局所的な出力コーディネータ１２８２ａは、データ接続１２８６を介して、バス制御ユニット１１０ａのメモリ１１８ａと接続可能であり、従って、局所的な出力コーディネータ１２８２ａは、バス制御ユニット１１０ａによりＣＡＮメッセージの形態でＣＡＮバス１０ａへと送信されるデータを、上記データ接続１２８６を介してメモリ１１８ａに書き込むことが可能である。バス制御ユニット１１０ａは、それ自体は公知のやり方で、このようなデータをメモリ１１８ａから取り出し、ＣＡＮバス１０ａ上で送信することが可能である。
【００５２】
ＴＱＰ１２８ａの局所的な出力コーディネータ１２８２ａは、さらに、データ接続１２８８を介して外部ユニット２０００と接続可能であり、このデータ接続１２８８を介して、局所的な出力コーディネータ１２８２ａは、例えば一定の長さのデータセグメントの形態で、バス制御ユニット１１０ａを介してＣＡＮメッセージの形態でＣＡＮバス１０ａと送信すべきデータを、外部ユニット２０００から受信することが可能である。
【００５３】
好適な実施形態において、送信待ち行列プロセッサ（ＴＱＰ）１２８ａは、外部ユニット２０００からデータ接続線１２８８を介して獲得されたデータを、好適に実時間で、例えばヘッダデータの適合によってＣＡＮメッセージへと変換し、このように生成されたＣＡＮメッセージを、特にデータ接続１２８６を介してメモリ１１８ａに書き込むよう構成される。これに関して、データ接続１２８６は好適に以下の特徴を有し、即ち、クロックサイクル（ｃｌｏｃｋ  ｃｙｃｌｅ）ごとに６４ビットのデータスループット、及び／又は、メモリ１１８ａへのメモリアクセスの際の可能な限り高い優先度、及び／又は、１クロックサイクル内でのメモリアクセスのための調停という特徴を有する。
【００５４】
更なる別の実施形態において、ＴＱＰ１２８ａは、ＣＡＮバス１０ａを介した送信のために行列待ちしているＣＡＮメッセージを、全ての必要な処理工程（例えば、バス制御ユニット１１０ａによる送信、「自受信」の終了、受信待ち行列プロセッサ（ＲＱＰ）１２６ａによる肯定応答）が終わるまで、（例えば上書きを防止するために）メモリ１１８ａ内でブロックするよう構成されてもよい。
【００５５】
バスインタフェースユニット１００ａの更なる別の実施形態において、ＭＣＡＮマルチプレクサ１１２ａ（図２）が設けられてもよく、このＭＣＡＮマルチプレクサ１１２ａを介して、ホストサービスとも呼ばれる第１の機能ブロック１２２ａが、そのデータ線１２２６を利用して、バス制御ユニット１１０ａと、特にそのＡＥＩインタフェースと接続可能である。
【００５６】
バスインタフェースユニット１００ａの更なる別の実施形態において、第１の調停ユニット１１４ａが設けられてもよく、この第１の調停ユニット１１４ａは、ＡＥＩＭインタフェースを介してバス制御ユニット１１０ａと接続可能であり、さらにメモリ１１８ａと接続されている。従ってバス制御ユニット１１０ａは、第１の調停ユニット１１４ａを介して外部メモリ１１８ａにアクセスすることが可能である。さらに、詳細には示されない更なる別のデータ接続が、構成要素１１２ａ、１１４ａ間に設けられてもよい。
【００５７】
バスインタフェースユニット１００ａの更なる別の実施形態において、構成要素１２６ａ、１２８ａによる（そのデータ接続１２６６、１２８６を介した）メモリ１１８ａへのアクセスを制御する第２の調停ユニット１１６ａが設けられてもよい。その際に、第２の調停ユニット１１６ａは、例えば、好適にデュアルポートＲＡＭとして実現されたメモリ１１８ａの第２の接続部（ポート）に接続されるが、第１の調停ユニット１１４ａは、メモリ１１８ａの第１のポートに接続される。このようにして、以下の構成要素群、即ち、第１群（１１０ａ、１２２ａ）、第２群（１２６ａ、１２８ａ）のメンバによるメモリ１１８ａへの同時アクセスが行われる。
【００５８】
バスインタフェースユニット１００ａの更なる別の実施形態において、構成要素１２４ａ、１２６ａによる（そのデータ接続１２４８、１２６９ａを介した）外部ユニット２０００へのデータ経路１１７ａ’に対するアクセスを制御する第３の調停ユニット１１７ａが設けられてもよい。
【００５９】
バス制御ユニット１００ａの更なる別の実施形態によれば、外部ユニット２０００へのデータ経路１１１’に対する、データ接続線１２２４、１２６９ａを介したデータアクセスを制御するマルチプレクサユニット１１１が設けられてもよい。例えば、ＦＰＧＡ  Ｆ１が製造業者アルテラ社のモデルである場合には、アバロンタイプのマルチプレクサユニット１１１が設けられる。
【００６０】
更なる別の実施形態において、データ接続１２４８、１２６９ｂ、１１７ａ’、１２８８はそれぞれ６４ビットのデータ幅を有し、従って、クロックサイクルごとに、同時に８バイトのデータを送信することが可能である。追加的に、１つ以上の制御線が存在してもよい。
【００６１】
図２に係るバスインタフェースユニット１００ａは、以下のような特別な利点を有する。構成要素１２２ａ、１２４ａを設けることによって、バス制御ユニット１１０ａの駆動状態情報、イベント情報、及び、ステータス情報は、例えば当該情報が上述の通り、データ接続１２４６を介して外部ユニット２０００へと伝送されることで、効率良く、特にブロックされることなく外部ユニット２０００へと伝送されうる。このような伝送は、有利に、外部ユニット２０００への連続的なデータストリームで行われ、その際特に、上記データの受信について外部ユニット２０００のどの肯定応答信号も検査されない。外部ユニット２０００及び／又は他の外部の制御部等（図示せず）は、有利に、ホストサービス１２２ａを介してバス制御ユニット１１０ａにアクセスすることが可能であり、従って例えば、従来のマイクロコントローラ内で実現されるような、ソフトウェアで制御されたアクセスが行われなくなる。むしろ、好適にハードウェアで又はＦＰＧＡ  Ｆ１の形態により実現されたバスインタフェースユニット１００ａは、迅速かつ効率良くバス制御ユニット１１０ａにアクセスすることが可能である。有利に、図２以降の本発明に係る構成によってさらに、バス制御ユニット１１０ａへの設定アクセスと、バス制御ユニット１１０ａへのデータアクセスと、の間の調停が可能になる。例えば、バス制御ユニット１１０ａの設定データは、上記のＢｏｎｄＯｕｔ接続によって、バス制御ユニット１１０ａ内で直接変更されうるが、このこととは完全に無関係に、データアクセス（ＣＡＮメッセ―ジ又はＣＡＮメッセ―ジの構成要素（ヘッダ、ペイロード）の読出し／書込み）が、構成要素１２６ａ、１２８ａを介して行われうる。さらに、バス制御ユニット１１０ａの状態情報又はイベント又はそれ以外のバス制御ユニット１１０ａの駆動状態を特徴付けるデータを外部ユニット２０００に供給するために、割り込み又はポーリングの仕組みが必要ではない。むしろ、バスインタフェースユニット１００ａ自体がこのような情報の存在を検出することが可能であり（例えば、バス制御ユニット１１０ａの割り込み要求は、ユニット１２６ａに直接案内される）、外部ユニット２０００への対応するデータ転送を開始することが可能である。さらに、公知の「Ｍ＿ＣＡＮ  ＩＰモジュール」の機能（及び、大きさ／必要なメモリ又はゲート等価（gate equivalent）等）を、当該機能に匹敵する機能又は本発明に基づき改良された機能が本発明に係るバス制御ユニット１００ａの残りの構成要素によってカバーされる限り、縮小することが構想されうる。
【００６２】
図４は、第２の実施形態に係るバスインタフェースユニット１００ｂを概略的に示している。バスインタフェース１００ｂは、ＦｌｅｘＲａｙバスとして構成されたバスシステム１０ｂに接続され、バス制御ユニット１１０ｂを介してＦｌｅｘＲａｙバス１０ｂから受信されたデータ及び／又は当該データに由来するデータを、外部ユニット２０００へと出力し、及び／又は、外部ユニット２０００から獲得されたデータ及び／又は当該データに由来するデータを、バス制御ユニット１１０ｂを介してＦｌｅｘＲａｙバス１０ｂへと出力するよう構成される。バスインタフェースユニット１００ｂと外部ユニット２０００との間のデータ交換は、図４では、複数の矢印１２２７ｂ又はブロック矢印１１１’、１１７ｂ’、１２８１ｂ、１２８１ｅによって示され、以下でより詳細に解説される。
【００６３】
バスインタフェースユニット１００ｂのバス制御ユニット１１０ｂは、ここでは、先に既に記載したロバートボッシュ社の「Ｅ−Ｒａｙ  ＩＰモジュール」であって、ＦｌｅｘＲａｙバスシステム１０ｂ上でデータ通信を実施するよう構成された上記「Ｅ−Ｒａｙ  ＩＰモジュール」に基づいて実現されている。代替的に、他のＦｌｅｘＲａｙコントローラ１１０ｂが利用されてもよい。Ｅ−Ｒａｙ  ＩＰモジュールの機能、特にバスインタフェースユニット１００ｂ全体の機能が、特に好適に、ＦＰＧＡ（ｆｉｅｌｄ  ｐｒｏｇｒａｍｍａｂｌｅ  ｇａｔｅ  ａｒｒａｙ、プログラム可能な論理モジュール）Ｆ２の一部という形態により実現され、その際に、ＦＰＧＡ  Ｆ２は、ここでは、少なくとも部分的に外部ユニット２０００の機能も実現する。このことは、図４では、外部ユニット１００ｂ、２０００を囲む符号Ｆ２が付いた点線によって示される。バスインタフェースユニット１００ｂと外部ユニット２０００とを同一のＦＰＧＡ  Ｆ２に組み込むことによって、ユニット１００ｂ、２０００間の特に効率の良いデータ伝送の可能性が生まれる。というのは、例えば、ＦＰＧＡ内部のバスシステム又はデータ伝送システムにアクセス出来るからである。製造業者アルテラ（Ａｌｔｅｒａ）社のＦＰＧＡの場合には、例えば、アルテラＦＰＧＡ  Ｆ２のアバロン（Ａｖａｌｏｎ）インタフェースにアクセスすることが可能であり、このアバロンインタフェースによって、同一のＦＰＧＡ  Ｆ２内に配置された複数の構成要素又はユニットの効率の良いデータ接続が可能となる。特に好適に、ＦＰＧＡ  Ｆ２の場合には、ユニット１００ｂ、２０００の構成要素間のデータ接続を確立するために、例えば、「Ａｖａｌｏｎ  Ｍｅｍｏｒｙ  Ｍａｐｐｅｄ  Ｉｎｔｅｒｆａｃｅ（Ａｖａｌｏｎ−ＭＭ）」という型のインタフェースが利用可能である。
【００６４】
図４に示された構成では、本発明に係る制御ユニット１２０ｂ（図１の符号１２０も参照）の機能は、複数の機能ブロックに分散され、即ち、基本的には機能ブロック１２２ｂ、１２４ｂ、１２６ｂ、１２８ｂに分散されるが、このこといついては以下で詳細に解説する。
【００６５】
有利な実施形態において、機能ブロック１２２ｂが設けられ、この機能ブロック１２２ｂは、図２のＣＡＮバスインタフェースユニット１００ａの機能ブロック１２２ａと同様に、「ホストサービス」とも呼ばれ、図４に係るＦｌｅｘＲａｙバスインタフェースユニット１００ｂの駆動を制御するよう構成される。特に、機能ブロック１２２ｂは、外部ユニット２０００から制御データ及び／又は設定データを受信するよう構成可能であり、これにより、本発明に係る制御ユニット１２０ｂは、特に、外部ユニット２０００の更なる駆動に依存せずに又は当該駆動とは無関係に、バス制御ユニット１１０ｂに直接的に制御データ及び／又は設定データを供給できるようになる。このようにして、制御データ及び／又は設定データは、例えば、当該制御データ及び／設定データの転送がＦｅｌｘＲａｙバス１０ｂを介するデータ通信に特にさほど悪影響を与えない駆動状態において、バス制御ユニット１１０ｂに供給されうる。
【００６６】
上記の制御データは、一実施形態によれば、例えば、バス制御ユニット１１０ｂの始動又は起動／停止を開始し及び／又はそれ以外のバス制御ユニット１１０ｂの駆動状態間の変更を開始する制御命令を含んでもよい。
【００６７】
図５ａは、図４のバスインタフェースユニット１００ｂの一観点を概略的に示している。ここでは、「ホストサービス」とも呼ばれる第１の機能ブロック１２２ｂが示されている。
【００６８】
有利な実施形態において、ホストサービス機能ブロック１２２ｂ内には、例えば状態オートマトン１２２０ｂ（有限オートマトン、（ＦＳＭ：ｆｉｎｉｔｅ  ｓｔａｔｅ  ｍａｃｈｉｎｅ、有限状態機械））が実現されてもよく、この状態オートマトン１２２０ｂは、バスインタフェースユニット１００ｂの様々な駆動状態を表し、それ自体は公知のやり方で駆動状態の遷移を制御し又は、上記の制御データ及び／又は設定データを制御しながら上記駆動状態を遷移させる。例えば、状態オートマトン１２２０ｂは、先に既に記載した状態オートマトン１２２０ａと同じように３つの状態（「デフォルト」、「レディ」、「ランニング」）を有する。
【００６９】
例えば、制御ユニット１２０ｂは、一実施形態によれば、上記の「Ｅ−Ｒａｙ  ＩＰモジュール」に基づきＦｌｅｘＲａｙバス制御ユニット１１０ｂが構成される際には、例えば、外部ユニット２０００から獲得した制御データ及び／又は設定データを、ＦｌｅｘＲａｙバス制御ユニット１１０ｂ又はレジスタに書き込むために、Ｅ−Ｒａｙ  ＩＰモジュールのメモリレジスタ又は設定レジスタにアクセスするよう構成されうる。
【００７０】
更なる別の有利な実施形態において、図５ａの機能ブロック１２２ｂ内には、いわゆるホストサービスハンドラ１２２２ｂが設けられてよく、このホストサービスハンドラ１２２２ｂは、以下の機能のうちの１つ以上を提供するよう構成され、即ち、外部ユニット２０００へのデータ接続１２２４ｂ、ＦｌｅｘＲａｙバス制御ユニット１１０ｂへのデータ接続１２２６ｂ、割り込みコントローラ１２２５ｂ、特に、ビット伝送層（ＩＳＯ／ＯＳＩ基本参照モデルの第１層（物理層））に関する状態情報を、外部ユニット２０００と交換するためのデータ接続１２２７ｂ、ＦｌｅｘＲａｙバス制御ユニット１１０ｂの状態情報を交換し特に受信するためのデータ接続１２２７ｃ、のうちの１つ以上を提供するよう構成される。
【００７１】
有利な実施形態において、外部ユニット２０００へのデータ接続１２２４ｂは、例えば、１つ以上のＦＰＧＡ内部のデータ接続を含んでもよく、例えば、アルテラＦＰＧＡ  Ｆ２（図４）の場合には、１つ以上の所謂アバロンインタフェース、例えば、「Ａｖａｌｏｎ  Ｍｅｍｏｒｙ  Ｍａｐｐｅｄ  Ｉｎｔｅｒｆａｃｅ（Ａｖａｌｏｎ−ＭＭ）」という型のインタフェースを含んでもよい。
【００７２】
有利な実施形態において、ＦｌｅｘＲａｙバス制御ユニット１１０ｂへのデータ接続１２２６ｂは、Ｅ−Ｒａｙ調停ユニット１１３への接続線を含んでもよく、その際に、複数の更なる別のデータ接続が、調停ユニット１１３を介してＥ−Ｒａｙデータ経路１１３ａに結合可能である。好適に、調停ユニット１１３は、アクセス粒度ではなくタスク粒度に基づいて調停が行われるように機能する。更なる別の実施形態において、このことは、図２の変形例の１つ以上の調停ユニット１１４ａ、１１６ａ、１１７ａにも該当する。
【００７３】
更なる別の有利な実施形態において、割り込みコントローラ１２２５ｂの機能には、外部ユニット２０００への割り込み（割り込み要求）信号の出力が含まれてもよい。
【００７４】
更なる別の有利な実施形態において、ホストサービス機能ブロック１２２ｂには、いわゆる「インタフェースシーケンサ」の機能が組み込まれてもよく、このインタフェースシーケンサは、特にデータ接続１２２６ｂに依存せずに、ＦｌｅｘＲａｙバス制御ユニット１１０ｂへの１つ以上の以下のアクセスを実施するよう構成され、即ち、ｃｈｉｃｍｄ（ａｐｐｌｙ  Ｅ−Ｒａｙ  ＣＨＩ  ｃｏｍｍａｎｄ）、ｄｏ＿ｕｎｌｏｃｋ（ａｐｐｌｙ  Ｅ−Ｒａｙ  Ｕｎｌｏｃｋ  Ｓｅｑｕｅｎｃｅ）、ｄｏ＿ｗｒｉｔｅ（ｐｒｏｃｅｓｓ  ＣＯＮＦ＿ＷＲＩＴＥ＿ＲＥＧ  ｃｏｍｍａｎｄ）、ｄｏ＿ｒｅａｄ（ｐｒｏｃｅｓｓ  ＣＯＮＦ＿ＲＥＡＤ＿ＲＥＧ  ｃｏｍｍａｎｄ）、ｄｏ＿ｍｂｕｆ（ｐｒｏｃｅｓｓ  ＣＯＮＦ＿ＭＢＵＦ  ｃｏｍｍａｎｄ）、のうちの１つ以上のアクセスを実施するよう構成される。
【００７５】
好適に、機能ブロック１２２ｂの駆動も、状態オートマトン１２２８ｂによって制御されうる。状態オートマトン１２２８ｂは特に、例えば、外部ユニット２０００から獲得された制御命令及び／又は設定命令を、例えば機能ブロック１２２２ｂを利用して処理するように構成されてもよい。好適に、状態オートマトン１２２８ｂはさらに、Ｅ−Ｒａｙデータ接続１１３ａ（図４）への、割り込みの無いアクセスを可能にするために、Ｅ−Ｒａｙ調停ユニット１１３を制御するよう構成される。
【００７６】
図５ｂは、図４のバスインタフェースユニット１００ｂの更なる別の観点を概略的に示している。図５ｂには、状態及びイベントサーバ（略称「ＳＥＳ」）が示され、第２の機能ブロック１２４ｂによって表されている。
【００７７】
ＳＥＳ１２４ｂがあるために、バスインタフェースユニット１００ｂは、一実施形態によれば、バス制御ユニット１１０ｂ（図４）の駆動状態を特徴付ける情報をバス制御ユニット１１０ｂから受信し、バス制御ユニット１１０ｂの駆動状態を特徴付ける情報を、少なくとも部分的に外部ユニット２０００へと出力するよう構成され、その際に、バス制御ユニット１１０ｂの駆動状態を特徴付ける情報は、特に制御ユニット１２０ｂに一時的に格納され、ここでは特にＳＥＳ１２４ｂに一時的に格納される。
【００７８】
これに関して、ＳＥＳ１２４ｂは、一実施形態によれば状態及びイベントハンドラ（略称「ＳＥＨ」）１２４０ｂを有し、この状態及びイベントハンドラ１２４０ｂは、データ接続１２４４を介して、バス制御ユニット１１０ｂの駆動状態を特徴付ける情報、特にＦｌｅｘＲａｙバスコントローラ１１０ｂの状態情報及びイベント情報を、バスコントローラ１１０ｂから受信する。
【００７９】
更なる別の有利な実施形態において、ＳＥＨ１２４０ｂは、バス制御ユニット１１０ｂのイベント、及び、状態変更を受信し評価し、特にフィルタに掛けるよう構成されてもよい。当該評価及び／又はフィルタリングに従って、ＳＥＨ１２４０ｂはさらに、例えば、上記評価及び／又はフィルタリングについて又は一般にＦｌｅｘＲａｙバスコントローラ１１０ｂの状態及びイベント情報について外部ユニット２０００に報知するために、外部ユニット２０００へのデータ伝送を実施し又は促すよう構成されてもよい。外部ユニット２０００へのデータ接続は、例えば、データインタフェース１２４６ｂを介して実現可能である。有利な実施形態において、外部ユニット２０００へのデータインタフェース１２４６ｂは、例えば、１つ以上のＦＰＧＡ内部のデータ接続を含んでもよく、例えば、アルテラＦＰＧＡ  Ｆ２（図４）の場合には、１つ以上の所謂アバロンインタフェースを含んでもよく、例えば、「Ａｖａｌｏｎ  Ｍｅｍｏｒｙ  Ｍａｐｐｅｄ  Ｉｎｔｅｒｆａｃｅ（Ａｖａｌｏｎ−ＭＭ）」という型のインタフェースを含んでもよい。直接的なデータ接続１２４６ｂによって、外部ユニット２０００へと送信されるデータは特に効率良く、特に、例えばポーリングの仕組み等のソフトウェアにより制御される過程無しで、外部ユニット２０００へと伝送される。むしろ、ユニット１００ｂがハードウェアで又はＦＰＧＡ  Ｆ２の機能により実現される際には、好適に純粋にハードウェアに基づく高性能のデータ通信が行われ、当該データ通信の個々の処理過程は特に決定論的でもあり、即ち期間が予測可能である。
【００８０】
更なる別の有利な実施形態において、ＳＥＳ１２４ｂは、図５ｂに機能ブロック１２４２ｂで示される所謂ＳＥＳ入力コーディネータ（「イングレスハンドラ」）も有しても良く、このＳＥＳ入力コーディネータ１２４２ｂは、外部ユニット２０００への（固有の）データ接続１２４８ｂを有する。好適な実施形態において、ＳＥＳ入力コーディネータ１２４２ｂは、１つ以上のデータセグメント、特に一定の長さのデータセグメントの形態によりデータを外部ユニット２０００と交換するよう構成される。これにより、外部ユニット２０００内でのデータセグメントの決定論的な移動時間又は加工時間が可能である。ＳＥＳ入力コーディネータ１２４２ｂはさらに、例えば、上記のＦｌｅｘＲａｙバスコントローラ１１０ｂの状態情報及びイベント情報又は当該データに由来するデータを、ＳＥＨ１２４０ｂから外部ユニット２０００へと伝送するために、ＳＥＨ１２４０ｂにより自身に宛てられたデータ伝送要求の調停を行うよう構成されてもよい。
【００８１】
特に好適に、ＳＥＳ１２４ｂは、一実施形態において、データ接続１２４６ｂを介して外部ユニット２０００へとデータを伝送してもよく、及び／又は、ＳＥＳ入力コーディネータ１２４２ｂのデータ接続１２４８ｂを介して外部ユニット２０００へとデータを伝送してもよく、その際に、データ接続１２４８ｂを介するデータ伝送は、特に一定の長さのデータセグメントの形態により行われる。
【００８２】
図５ｃは、図４に係るバスインタフェースユニット１００ｂの更なる別の観点を概略的に示している。ここでは、受信待ち行列プロセッサ１２６ｂ（略称「ＲＱＰ」１２６ｂ）が示されている。この受信待ち行列プロセッサ１２６ｂは、入力バッファコーディネータ（略称「ＲＦＨ」）１２６０ｂを有する。さらに、ＲＱＰ１２６ｂは、一実施形態によれば局所的な入力コーディネータ１２６４ｂを有する。
【００８３】
ＲＦＨ１２６０ｂは、一実施形態によれば、データ接続１２６６ｂを有し、このデータ接続１２６６ｂは、バス制御ユニット１１０ｂによりＦｌｅｘＲａｙバス１０ｂから受信されたデータ又は当該データに由来するデータを受け取り、及び／又は、ＦｌｅｘＲａｙバス１０ｂを介した送信のためのデータを、バス制御ユニット１１０ｂへと伝送するよう構成される。ＦｌｅｘＲａｙバス１０ｂから受信された他の送信者（図示されない他のバス加入者）のデータの他に、バス制御ユニット１１０ｂによりＦｌｅｘＲａｙバス１０ｂ上で送信されると共にバス制御ユニット１１０ｂにより再び受信されるデータ（「自受信」）が関わっていてもよい。
【００８４】
ＲＦＨ１２６０ｂは、更なる別の実施形態によれば、外部ユニット２０００とのデータ交換を可能にするよう構成されたデータ接続１２６９ｂ’を有する。有利な実施形態において、外部ユニット２０００へのデータ接続１２６９’は、例えば、１つ以上のＦＰＧＡ内部のデータ接続を含んでもよく、例えば、アルテラＦＰＧＡ  Ｆ２（図４）の場合には、１つ以上の所謂アバロンインタフェースを含んでも良く、例えば、「Ａｖａｌｏｎ  Ｍｅｍｏｒｙ  Ｍａｐｐｅｄ  Ｉｎｔｅｒｆａｃｅ（Ａｖａｌｏｎ−ＭＭ）」という型のインタフェースを含んでもよい。
【００８５】
さらに、ＲＦＨ１２６０ｂは、バス制御ユニット１１０ｂのステータス情報又は状態情報等を受信するためのデータ接続１２６９ｂ’’を有してもよい。
【００８６】
ＳＥＳ１２４ｂが局所的な入力コーディネータ（イングレスハンドラ）１２６４ｂを有する実施形態において、この局所的な入力コーディネータ１２６４ｂは、外部ユニット２０００への（固有の）データ接続１２６９ｂ’’’を有してもよい。好適な実施形態において、局所的な入力コーディネータ１２６４ｂが、１つ以上のデータセグメント、特に一定の長さのデータセグメントの形態によりデータを外部ユニット２０００と交換するよう構成されることが構想される。これにより、外部ユニット２０００内でのデータセグメントの決定論的な移動時間又は加工時間が可能である。局所的な入力コーディネータ１２６４ｂはさらに、例えば、上記の受信されたＦｌｅｘＲａｙメッセージ若しくはデータ、又は、当該ＦｌｅｘＲａｙメッセージ若しくはデータに由来するデータをＲＦＨ１２６０ｂから外部ユニット２０００へと伝送するために、ＲＦＨ１２６０ｂにより自身に宛てられたデータ伝送要求の調停を行うよう構成されてもよい。
【００８７】
更なる別のデータ接続１２６９’’’’を介して、入力コーディネータ１２６４ｂは、好適にはダイレクトメモリアクセスを利用して、バス制御ユニット１１０ｂの出力バッファにアクセスしてもよいことが有利である。
【００８８】
一実施形態において、受信待ち行列プロセッサ（ＲＱＰ）１２６ｂは、ＦｌｅｘＲａｙメッセージが外部ユニット２０００へと伝送される場合には、以下の工程を実施するよう構成され、即ち、Ｅ−Ｒａｙメッセージバッファ（図示せず）からバス制御ユニット１１０ｂの出力バッファへとメッセージをロードする工程と、好適に、（３２ビットのデータ幅又はバス幅を好適に有する）データ接続１２６６ｂを介して、該当するメッセージのヘッダデータを読み出す工程と、外部ユニット２０００へのＦｌｅｘＲａｙメッセージのデータ伝送を促す工程であって、（特にヘッダデータの）データ伝送の間に、該当するメッセージのユーザデータが実時間でＤＭＡアクセスによりバス制御ユニット１１０ｂの出力バッファから直接読み出され、データ接続１２６９ｂ’’’を介して外部ユニット２０００へと伝送される、上記データ伝送を促す工程と、を実施するよう構成される。これによりユーザデータを局所的に一時格納することが回避されることが有利である。
【００８９】
図５ｄは、図４に係るバスインタフェースユニット１００ｂの更なる別の観点を概略的に示している。ここでは、送信待ち行列プロセッサ１２８ｂ（略称「ＴＱＰ」１２８ｂ）が示されている。送信待ち行列プロセッサ１２８ｂは、好適にアバロンインタフェースの形態により実現可能な、外部ユニット２０００へのデータ接続１２８１を有する。送信待ち行列プロセッサ１２８ｂとバス制御ユニット１１０ｂとの間の、場合により調停ユニット１１３（図４）を介する、データ接続は、符号１２８１ａで表されている。外部ユニット２０００から送信待ち行列プロセッサ１２８ｂへの（好適に一定の長さのデータセグメントの形態による）データの伝達を可能にする更なる別のデータ接続が、符号１２８１ｂで表されている。ステータス情報及び状態情報等は、バス制御ユニット１１０ｂによって、更なる別のデータ接続１２８１ｃを介して送信待ち行列プロセッサ１２８ｂに供給されうる。好適にＤＭＡアクセスを利用した、送信待ち行列プロセッサ１２８ｂによるバス制御ユニット１１０ｂの入力バッファ（図示せず）へのデータ伝送を可能にする更なる別のデータ接続が、符号１２８１ｄで表されている。
【００９０】
以下では、一実施形態に係る送信待ち行列プロセッサ１２８ｂの駆動について、図５ｄのブロック図を参照しながら詳細に記載する。出力プロセッサ１２８３は、データ接続１２８１ｂを介して、好適に一定の長さのデータセグメントの形態による、ＦｌｅｘＲａｙメッセージという形でバス制御ユニット１１０ｂがＦｌｅｘＲａｙバス１０ｂへと出力すべきデータを獲得する。好適に、出力プロセッサ１２８３が、ＦｌｅｘＲａｙメッセージのヘッダデータを局所的に一時格納する一方で、ＦｌｅｘＲａｙメッセージのユーザデータは、好適にデータ接続１２８１ｂを介した入力の際に直接的に、ＤＭＡアクセスを利用してデータ接続１２８１ｄを介してバス制御ユニット１１０ｂの入力バッファ（図示せず）に書き込まれる。少なくとも１つのＦｌｅｘＲａｙメッセージのためのユーザデータが完全なものとなり次第、出力プロセッサ１２８３は、バッファメモリプロセッサ１２８３ａに、バス制御ユニット１１０ｂの入力バッファからバス制御ユニット１１０ｂのメッセージＲＡＭへのデータ転送を行うように促す。対応するデータ通信が、例えば、好適に３２ビットのデータ幅を有するデータ接続１２８１ａを介して行われうる。
【００９１】
更なる別の実施形態において、送信待ち行列プロセッサ１２８ｂと外部ユニット２０００との間の更なる別のデータ接続１２８１ｅが設けられてもよい。この更なる別のデータ接続１２８１ｅを介して、例えば、構成要素１２８ｂ、２０００間での同期化を達成することが可能である。さらに、例えばアバロンインタフェースを利用して実現可能なデータ接続１２８１ｅによって、ＦｌｅｘＲａｙバス１０ｂ上で、バス制御ユニット１１０ｂによるＦｌｅｘＲａｙメッセージの送信のために空スロットが利用可能であるか、及び／又は、いつＦｌｅｘＲａｙバス１０ｂ上で、バス制御ユニット１１０ｂによるＦｌｅｘＲａｙメッセージの送信のために空スロットが利用可能であるか、について、送信待ち行列プロセッサ１２８ｂが外部ユニット２０００に報知する可能性が生まれる。
【００９２】
更なる別の実施形態において、データ接続１１７ｂ’、１２８１ｂはそれぞれ６４ビットのデータ幅を有し、従って、クロックサイクルごとに、同時に８バイトのデータを伝送することが可能である。追加的に１つ以上の制御線が存在してもよい。
【００９３】
本発明に係る原則によって、既存のバス制御ユニットを、即ち例えばＣＡＮコントローラ及びＦｌｅｘＲａｙコントローラを、上記の機能の分だけ拡張することが可能となることが有利である。
【図１】
2020010412.tif 000003
【図２】
2020010412.tif 000004
【図３ａ】
2020010412.tif 000005
【図３ｂ】
2020010412.tif 000006
【図３ｃ】
2020010412.tif 000007
【図３ｄ】
2020010412.tif 000008
【図４】
2020010412.tif 000009
【図５ａ】
2020010412.tif 000010
【図５ｂ】
2020010412.tif 000011
【図５ｃ】
2020010412.tif 000012
【図５ｄ】
2020010412.tif 000013
【図６】
2020010412.tif 000014
【手続補正書】
【提出日】令和1年11月20日(2019.11.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
バスシステム（１０；１０ａ；１０ｂ）を介したデータ交換のためのバスインタフェースユニット（１００；１００ａ：１００ｂ）であって、前記バスインタフェースユニット（１００；１００ａ；１００ｂ）は、前記バスシステム（１０；１０ａ；１０ｂ）への接続のために少なくとも１つのバス制御ユニット（１１０；１１０ａ；１１ｂ）を有する、前記バスインタフェースユニット（１００；１００ａ；１００ｂ）において、
前記バス制御ユニット（１１０；１１０ａ；１１０ｂ）を介して前記バスシステム（１０；１０ａ；１０ｂ）から受信されたデータ及び／又は当該データに由来するデータを、外部ユニット（２０００）へと出力し、及び／又は、外部ユニット（２０００）から獲得されたデータ及び／又は当該データに由来するデータを、前記バス制御ユニット（１１０；１１０ａ；１１０ｂ）を介して前記バスシステム（１０；１０ａ；１０ｂ）へと出力するよう構成された制御ユニット（１２０；１２０ａ；１２０ｂ）を特徴とする、バスインタフェースユニット（１００；１００ａ；１００ｂ）。