(57)【要約】      （修正有）【課題】画像のノイズを抑制することができる撮像装置を提供する。【解決手段】撮像装置１００の各画素１１０は、センサー素子１１１とセンサー素子１１１に蓄積された電荷の出力を制御するスイッチング素子１１２を有する。各画素１１０は、マトリックス状に配置される。同一の列の画素は、ブロック１２０に区分され、ブロック毎の出力線１２１に接続される。ブロック出力線は、ブロックスイッチング素子１２２により同一列に共通の出力線１５１に接続される。【選択図】図１
2020010323.tif 000002
【特許請求の範囲】
【請求項１】
放射線の量に応じた電荷を蓄積するセンサー素子と、前記センサー素子に蓄積された電荷の出力を制御するスイッチング素子とを有する、マトリックス状に配置された複数の画素を備えており、
同一の列に属する前記画素は、複数の画素で構成されるブロックに区分され、
前記ブロックには、当該ブロック内の前記スイッチング素子から出力される電荷の出力を制御するブロックスイッチング素子が設けられていることを特徴とする撮像装置。
【請求項２】
各行の前記画素を順次選択する行選択回路をさらに備え、
前記ブロックにおける前記ブロックスイッチング素子は、
当該ブロック内の画素が属する行が選択されている期間において、オン状態となり、
当該ブロック内の画素が属する行以外の行が選択されている期間において、オフ状態となるように制御されることを特徴とする、請求項１に記載の撮像装置。
【請求項３】
前記ブロックには、当該ブロック内の各スイッチング素子から電荷が出力されるブロック出力線が設けられていることを特徴とする、請求項１に記載の撮像装置。
【請求項４】
前記ブロック内の画素は、前記ブロック出力線を挟んで配置されることを特徴とする、請求項３に記載の撮像装置。
【請求項５】
前記ブロックには、当該ブロック内の各スイッチング素子から電荷が出力されるブロック出力線が設けられていることを特徴とする、請求項２に記載の撮像装置。
【請求項６】
前記ブロック内の画素は、前記ブロック出力線を挟んで配置されることを特徴とする、請求項５に記載の撮像装置。
【請求項７】
前記ブロックスイッチング素子から出力される電荷の量を電気信号に変換する読み出し回路をさらに備えていることを特徴とする、請求項１から６のいずれか１項に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は撮像装置に関し、特に平面検出器を用いたＸ線画像撮像装置に関する。
【背景技術】
【０００２】
入射した放射線、特にＸ線の線量に応じた電気信号を出力するセンサー素子として、Ｘ線を直接電気信号に変換する直接変換型や、Ｘ線をシンチレーターにより光に変換してから光電変換素子により更に電気信号に変換する間接変換型のセンサー素子が用いられている。特許文献１に開示されるように、このようなＸ線センサー素子を用いた画素を、基板上に２次元マトリックス状に複数配置したＸ線画像撮像用のパネルが開発されている。
【０００３】
本パネルにおいては、２次元マトリックスの行毎に、各画素におけるスイッチング素子であるＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）のゲート端子が、行選択線（ゲート駆動ライン）に共通して接続される。それぞれの行選択線はゲートドライバのライン出力端子に接続される。２次元マトリックスの列毎に、それぞれの画素におけるＴＦＴのドレイン端子が、出力線（データ信号ライン）に共通に接続される。各出力線は、リードアウトアンプ（Ｒｅａｄ−ｏｕｔ  Ａｍｐｌｉｆｉｅｒ）、時定数用コンデンサおよびリセット用のスイッチとから成る積分回路である読み出し回路を介して、マルチプレクサの各ライン入力端子に接続されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１４８６７３号公報（２０１０年７月８日公開）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このような撮像装置において、適用領域の拡大や高性能化のため、高精細化や大型化が望まれており、画素数の大幅な増加が必要となる。例えば１０００×１０００の画素を備える場合には、１０００個のスイッチング素子が１つの読み出し回路に並列接続されることになる。そのため、読み出し回路から出力線側（読み出し回路の入力側）を見たスイッチング素子起因のキャパシタンスも大幅に増加したものとなる。このような出力線のキャパシタンスは、Ｘ線画像パネルの性能を劣化させる主要因の１つである、出力線のサーマルノイズに関係する。よって、画素数を増加させればさせるほど、出力線のサーマルノイズが増大することとなり、Ｘ線画像パネルの性能（ＳＮ比）が悪化してしまうため、大型化の際の課題となっている。
【０００６】
本発明の一態様は、画像のノイズを抑制することができる撮像装置を実現することを目的とする。
【課題を解決するための手段】
【０００７】
（１）本発明の一実施形態は、放射線の量に応じた電荷を蓄積するセンサー素子と、前記センサー素子に蓄積された電荷の出力を制御するスイッチング素子とを有する、マトリックス状に配置された複数の画素を備えており、同一の列に属する前記画素は、複数の画素で構成されるブロックに区分され、前記ブロックには、当該ブロック内の前記スイッチング素子から出力される電荷の出力を制御するブロックスイッチング素子が設けられていることを特徴とする撮像装置である。
（２）また、本発明のある実施形態は、上記（１）の構成に加え、各行の前記画素を順次選択する行選択回路をさらに備え、前記ブロックにおける前記ブロックスイッチング素子は、当該ブロック内の画素が属する行が選択されている期間において、オン状態となり、
当該ブロック内の画素が属する行以外の行が選択されている期間において、オフ状態となるように制御されることを特徴とする撮像装置である。
（３）また、本発明のある実施形態は、上記（１）又は（２）の構成に加え、前記ブロックには、当該ブロック内の各スイッチング素子から電荷が出力されるブロック出力線が設けられていることを特徴とする撮像装置である。
（４）また、本発明のある実施形態は、上記（３）の構成に加え、前記ブロック内の画素は、前記ブロック出力線を挟んで配置されることを特徴とする撮像装置である。
（５）また、本発明のある実施形態は、上記（１）から（４）のいずれかの構成に加え、前記ブロックスイッチング素子から出力される電荷の量を電気信号に変換する読み出し回路をさらに備えていることを特徴とする撮像装置である。
【発明の効果】
【０００８】
本発明の一態様によれば、画像のノイズを抑制することができる撮像装置を実現できるという効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態１に係る撮像装置の回路構成を示す図である。
【図２】本発明の実施形態１に係る撮像装置の画素の配置を示す模式図である。
【図３】本発明の実施形態１に係る撮像装置の動作を示すタイミングチャートである。
【図４】本発明の実施形態２に係る撮像装置の画素の配置を示す模式図である。
【発明を実施するための形態】
【００１０】
以下、図面に基づいて本発明の実施の形態について説明する。ただし、この実施の形態に記載されている構成の材質、形状、相対配置、加工法などはあくまで一例に過ぎず、これらによってこの発明の範囲が限定解釈されるべきではない。さらに、図面は模式的なものであり、寸法の比率、形状は現実のものとは異なる。また、各図において、同一若しくは相応する構成要素には同一の符号を付していることがある。
【００１１】
〔実施形態１〕
本発明の実施形態１について図１〜図３に基づいて説明する。
【００１２】
（撮像装置１００の構成）
図１は、本実施形態の撮像装置１００の回路構成を示す図である。図示するように、撮像装置１００は、マトリックス状に並べられた複数の画素１１０を備えており、それぞれの画素１１０は、センサー素子１１１と、スイッチング素子１１２を有している。スイッチング素子１１２は画素１１０から外部への出力を制御するスイッチであり、そのソース端子がセンサー素子１１１の一方の端子に接続されている。本実施形態においてスイッチング素子１１２はＴＦＴからなるＦＥＴなど公知のスイッチング素子を用いることも可能である。
【００１３】
同一の行の画素１１０のスイッチング素子１１２のゲート端子は共通の行選択線１３１を通じて、行選択回路１３０である第１のゲートドライバの出力端子の１つに接続されている。このように本願においては、共通の行選択線１３１に接続される画素１１０を同一の行の画素とする。本実施の形態において、行数は１０００であり得る。
【００１４】
同一の列の画素１１０は、複数の画素で構成されるブロック１２０に区分されている。それぞれのブロック１２０は、ブロック出力線１２１と、ブロックスイッチング素子１２２とを備えている。ブロック出力線１２１は、当該ブロック内のそれぞれの画素１１０のスイッチング素子１１２のドレイン端子に接続されている。ブロックスイッチング素子１２２は、ブロック１２０から外部への出力を制御するスイッチであり、ソース端子がブロック出力線１２１の終端に接続されている。
【００１５】
本実施形態においてブロックスイッチング素子１２２はＴＦＴからなるが、ＦＥＴなど公知のスイッチング素子を用いることも可能である。また、本実施形態において、それぞれのブロック１２０は１００個の画素１１０を備えており、よってブロック１２０によって構成される行（ブロック行）の数は１０である。
【００１６】
同一のブロック行に属するブロック１２０のブロックスイッチング素子１２２のゲート端子は共通のブロック選択線１４１を通じて、ブロック選択回路１４０である第２のゲートドライバの出力端子の１つに接続されている。
【００１７】
同一の列のブロック１２０のブロックスイッチング素子１２２のドレイン端子は、共通の出力線１５１を通じて列毎に設けられる読み出し回路１５０の入力端子に接続されている。それぞれの読み出し回路１５０の出力は、マルチプレクサ１６０に入力されている。このように本願においては、共通の出力線１５１に接続される画素１１０を同一の列の画素とする。本実施形態において、列数は１０００であり得る。読み出し回路１５０としては、公知の蓄積電荷の読み出し回路を用いることができ、例えば上記特許文献１に記載されたものと同様の積分回路であり得る。
【００１８】
図２は、本実施形態の撮像装置１００における画素の配置を模式的に示す図である。図において画素１１０を四角枠で、スイッチング素子１１２を回路記号で模式的に表している。また、ｎ行目の行選択線１３１の符号をＧｎとして、ｎブロック行目のブロック選択線１４１の符号をＢＧｎとして、図面に示している。
【００１９】
本実施形態においては、画素１１０の幾何学的な配置における行ごとに行選択線１３１が設けられている。また、画素１１０の幾何学的な配置における列ごとに出力線１５１が設けられている。故に１０００行１０００列の回路構成を持つ本実施形態において、画素の幾何学的な配列もまた１０００行１０００列である。
【００２０】
（撮像装置１００の動作）
次に、本実施形態の撮像装置１００の動作について、図３のタイミングチャートを参照しつつ説明する。
【００２１】
行選択回路１３０は、行選択線Ｇ１からＧ１０００に行選択信号を出力する。図３に示されるように、行選択線Ｇ１からＧ１０００に対して順次選択された１つの行選択線Ｇｎのみにオン信号が出力されており、選択されていない行選択線Ｇｎにはオフ信号が出力されている。
【００２２】
また、ブロック選択回路１４０は、ブロック選択線ＢＧ１からＢＧ１０に以下のようにブロック選択信号を出力する。選択されているブロック１２０に接続されているブロック選択線１４１にオン信号が出力されており、選択されていないブロック選択線１４１にはオフ信号が出力されている。選択されているブロック１２０に含まれるいずれかの画素１１０が属する行は、行選択回路１３０によって選択されている。
【００２３】
例えば、１ブロック行目のブロック１２０には、１から１００行目までの画素１１０が含まれており、２ブロック行目のブロック１２０には、１０１から２００行目までの画素１１０が含まれている。行選択回路１３０がＧ１からＧ１００までのいずれかを選択している期間中、ブロック選択回路１４０はブロック選択線ＢＧ１を選択し、行選択回路１３０がＧ１０１からＧ２００までのいずれかを選択している期間中、ブロック選択回路１４０はブロック選択線ＢＧ２を選択する。このようにして、ブロック選択回路１４０は、ブロック選択線ＢＧ１からＢＧ１０に順次選択的にオン信号を出力する。
【００２４】
つまり、ある特定のブロック１２０におけるブロックスイッチング素子１２２は、行選択回路１３０により、当該ブロック１２０内の画素１１０が属する行が選択されている期間において、オン状態であり、当該ブロック１２０内の画素１１０が属する行以外の行が選択されている期間において、オフ状態である。よって、ある特定のブロック１２０内の画素１１０は、当該ブロック１２０内の画素１１０が属する行以外の行が選択されている期間において、ブロックスイッチング素子１２２により出力線１５１からは切り離されていることとなる。
【００２５】
以上のような、スイッチング素子１１２、ブロックスイッチング素子１２２の制御によって、それぞれの画素１１０の読み出しが以下のように行われる。
【００２６】
選択された行に属する画素１１０のスイッチング素子１１２は、ゲートに印加されたオン信号によりオン状態となる。当該画素１１０のセンサー素子１１１と当該画素１１０を含むブロック１２０のブロック出力線１２１とが導通する。また、当該ブロック１２０におけるブロックスイッチング素子１２２は、ブロック選択線１４１からゲートに印加されたオン信号によりオン状態となり、当該ブロック出力線１２１と出力線１５１とが導通する。
【００２７】
よって当該センサー素子１１１に蓄積された電荷が、スイッチング素子１１２、ブロック出力線１２１、ブロックスイッチング素子１２２、出力線１５１を通じて、読み出し回路１５０に導入され、蓄積電荷量に応じた所定の電気信号に変換されて、マルチプレクサ１６０に入力される。
【００２８】
当該画素１１０において行選択の期間が終了すると、スイッチング素子１１２がオフ状態となる。これにより、当該画素１１０のセンサー素子１１１は出力線１５１側とは非導通となり、次に選択されるまでの間、照射されたＸ線（放射線）の量に応じた電荷を蓄積する。
【００２９】
こうして各列において、それぞれの画素１１０に照射されたＸ線の量が、順次に行選択されて電気信号に変換され読み出される。このように各列の画素が時系列的に読み出されて、上記特許文献１に記載の技術同様に、２次元のＸ線画像データとして取得することができる。
【００３０】
（撮像装置１００の効果）
比較のため、本実施の形態と同規模の、１０００行１０００列の回路構成を有する従来技術を応用した撮像装置（比較例）を用いてＸ線画像データを取得した。ここで、従来技術とは、各列の画素をブロックに区分しない技術をいう。比較例の撮像装置では、本実施形態の撮像装置１００を用いた場合と比べ、ノイズが顕著に表れて画像のコントラストが小さく、画質が明らかに劣る。
【００３１】
このような差異が現れるのは、以下の理由による。それぞれのスイッチング素子、ブロックスイッチング素子は、ゲート−ドレイン間のキャパシタンスＣｓを有している。よって従来技術を応用した撮像装置において、各列の読み出し回路から入力側を見たキャパシタンス（出力線のキャパシタンス）は、各列に接続された画素（スイッチング素子）の個数に比例したものとなる。回路規模が大きくない、行数１００程度の撮像装置であれば、上記出力線のキャパシタンスは１００Ｃｓ程度であった。これに対し、行数１０００となると、上記出力線のキャパシタンスは１０００Ｃｓ程度となり、画素数のスケールアップに伴って大幅に増加していることとなる。
【００３２】
上記出力線のキャパシタンスは読み出し回路１５０が蓄積電荷量を読み出す際のノイズレベルと関連する。よって従来技術ではこのようなスケールアップに伴い画像が劣化してしまい、行数１０００の比較例では、ゲート−ドレイン間のキャパシタンスＣｓに起因する画像のノイズは、行数１００程度の小規模の撮像装置の場合と比較すると１０倍程度となる。
【００３３】
一方、本実施形態の撮像装置１００においては、各列の読み出し回路１５０から入力側を見たキャパシタンス（出力線のキャパシタンス）は、ある期間において、選択されている（ブロックスイッチング素子がＯＮとなっている）ブロック内の画素１１０のスイッチング素子１１２と、選択されていないブロック１２０のブロックスイッチング素子１２２のキャパシタンスＣｓの並列接続である。上記出力線のキャパシタンスはおよそ１０９Ｃｓであって、行数１００程度の小規模の撮像装置の場合と変わらない程度である。よって、本実施形態の撮像装置１００によれば、スケールアップによる画像の悪化がほとんどなく、比較例の撮像と比較して良好な画質で、画素数の規模が大きな撮像装置を実現できるのである。
【００３４】
〔実施形態２〕
本発明の実施形態２の撮像装置について説明する。本実施形態は実施形態１の撮像装置１００とは、回路構成が異なるものである。
【００３５】
図４は、本実施形態の撮像装置２００における、画素の配置を模式的に示す図である。図において画素２１０を四角枠で、スイッチング素子２１２を回路記号で模式的に表している。図２と同様に、センサー素子の表示は省略されている。また、ｎ行目の行選択線２３１をＧｎとして、ｎブロック行目のブロック選択線２４１の符号をＢＧｎとして、図面に示している。
【００３６】
実施形態１の撮像装置１００とは異なり、本実施形態の撮像装置２００は、画素２１０の幾何学的な配置における列の２列ごとに出力線２５１が１本設けられている。それぞれのブロック２２０において画素２１０は、ブロック出力線２２１を挟んで左右に配置されるとともに共通のブロック出力線２２１に接続されている。ブロック出力線２２１はブロックスイッチング素子２２２を介して出力線２５１に接続されている。出力線２５１は、ブロック２２０の片側（右側）に配置されている。これらの左右の画素２１０は同一の出力線２５１に接続されているから、同一の列に属する。すなわち、本実施形態では、画素の幾何学的な配置における列は、回路構成で定義されている列とは一致しない。
【００３７】
また、ブロック２２０においてブロック出力線２２１を挟んで左右に隣り合う、幾何学的には同一の行に配置されている２つの画素２１０は、それぞれ別の行選択線２３１に接続されている（例えば、Ｇ１とＧ２）。よって、幾何学的な配置における行は、回路構成で定義されている行とは一致しない。
【００３８】
本実施形態において、画素の配列が幾何学的には１０００行１０００列であるが、その回路構成は２０００行５００列である。よって、読み出し回路が、列数に応じて５００個必要となる。実施形態１の撮像装置１００と比較すると、画素の幾何学的な配列としては同じでありながら、必要な読み出し回路の数が半減できることとなる。
【００３９】
さらに、本実施形態では、ブロック出力線２２１と出力線２５１を上述のように配置したから、左右に隣り合う画素２１０の間には、ブロック出力線２２１と出力線２５１の一方のみが配置されることとなる（先頭行のブロック２２０は除く）。よって、左右に隣り合う画素２１０の間にブロック出力線１２１と出力線１５１の両方が配置される実施形態１の撮像装置１００と比べると、画素２１０をより集積できる。
【００４０】
また、本実施形態においても実施形態１と同様、同一の出力線２５１に接続されている画素２１０（同一の列の画素２１０）を複数のブロック２２０に区分している。図４に示されるように、それぞれのブロック２２０における画素数は例えば１００個とすることができる。このとき、１列あたりブロック数は２０個となり、ブロック選択線２４１の総数も２０となる。
【００４１】
（撮像装置２００の動作）
本実施形態においても、実施形態１の撮像装置１００と同様に動作をさせることができる。すなわち、行の総数、ブロック行の総数が異なるものの、図３のタイムチャートで説明される動作によって順次各画素２１０からの信号を読み出すことができる。
【００４２】
（撮像装置２００の効果）
本実施形態の撮像装置２００において、各列の読み出し回路が入力側を見たキャパシタンス（出力線のキャパシタンス）は、ある期間において、選択されている（ブロックスイッチング素子２２２がＯＮとなっている）ブロック２２０内の画素２１０のスイッチング素子２１２と、選択されていないブロック２２０のブロックスイッチング素子２２２のキャパシタンスＣｓの並列接続となる。よって、およそ１１９Ｃｓ程度であって、やはり、行数１００程度の小規模の撮像装置の場合と変わらない程度である。従って、本実施形態の撮像装置２００によっても、スケールアップによる画像の悪化がほとんどなく画素数の規模が大きな撮像装置を実現できる。
【００４３】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
【符号の説明】
【００４４】
１００、２００  撮像装置
１１０、２１０  画素
１１１  センサー素子
１１２、２１２  スイッチング素子
１２０、２２０  ブロック
１２１、２２１  ブロック出力線
１２２、２２２  ブロックスイッチング素子
１３０  行選択回路
１３１、２３１  行選択線
１４０  ブロック選択回路
１４１、２４１  ブロック選択線
１５０  読み出し回路
１５１、２５１  出力線
１６０  マルチプレクサ
【図１】
2020010323.tif 000003
【図２】
2020010323.tif 000004
【図３】
2020010323.tif 000005
【図４】
2020010323.tif 000006