(57)【要約】【課題】温度依存特性が抑えられた変換回路を提供する。【解決手段】物理量センサの出力電圧（第１電圧と第２電圧の差）をデジタル出力値に変換する変換回路は、第１電圧に依存して基準パルス信号を遅延させた第１遅延パルス信号を生成する第１遅延回路と、第２電圧に依存して基準パルス信号を遅延させた第２遅延パルス信号を生成する第２遅延回路と、第２電圧に依存して第１遅延パルス信号を遅延させた第３遅延パルス信号を生成する第３遅延回路と、第１電圧に依存して第２遅延パルス信号を遅延させた第４遅延パルス信号を生成する第４遅延回路と、を備えている。【選択図】図３
2020010243.tif 000002
【特許請求の範囲】
【請求項１】
第１電圧と第２電圧の差であるとともに計測対象の物理量に依存して変化する出力電圧を出力する物理量センサの前記出力電圧をデジタル出力値に変換する変換回路であって、
基準パルス信号を生成する基準パルス信号生成回路と、
前記第１電圧に依存して前記基準パルス信号を遅延させた第１遅延パルス信号を生成する第１遅延回路と、
前記第２電圧に依存して前記基準パルス信号を遅延させた第２遅延パルス信号を生成する第２遅延回路と、
前記第２電圧に依存して前記第１遅延パルス信号を遅延させた第３遅延パルス信号を生成する第３遅延回路と、
前記第１電圧に依存して前記第２遅延パルス信号を遅延させた第４遅延パルス信号を生成する第４遅延回路と、
前記第３遅延パルス信号の前記基準パルス信号からの遅延時間と前記第４遅延パルス信号の前記基準パルス信号からの遅延時間の差分時間をクロック信号に基づいてカウントし、そのカウント値を前記デジタル出力値として出力するカウント値出力回路と、を備えている、変換回路。
【請求項２】
前記第１遅延回路と前記第２遅延回路と前記第３遅延回路と前記第４遅延回路の各々は、論理ゲートの複数個が直列に接続して構成されており、
前記第１遅延回路と前記第２遅延回路の各々の前記論理ゲートのゲート長を第１値とし、前記第３遅延回路と前記第４遅延回路の各々の前記論理ゲートのゲート長を第２値とすると、前記第１値＜前記第２値の関係が成立する、請求項１に記載の変換回路。
【請求項３】
前記第１遅延回路と前記第２遅延回路と前記第３遅延回路と前記第４遅延回路の各々が有する前記論理ゲートが、ＣＭＯＳインバータである、請求項２に記載の変換回路。
【請求項４】
前記第１遅延回路と前記第２遅延回路と前記第３遅延回路と前記第４遅延回路の各々が有する前記ＣＭＯＳインバータが、３素子型ＣＭＯＳインバータである、請求項３に記載の変換回路。
【請求項５】
前記クロック信号を生成するクロック信号生成回路をさらに備えており、
前記クロック信号生成回路は、論理ゲートの複数個がリング状に接続されているリングオシレータを有しており、
前記リングオシレータは、前記第１電圧と前記第２電圧の中間電圧に応じた前記クロック信号を生成する、請求項１〜４のいずれか一項に記載の変換回路。
【請求項６】
前記クロック信号生成回路が有する前記論理ゲートが、ＣＭＯＳインバータである、請求項５に記載の変換回路。
【請求項７】
前記クロック信号生成回路が有する前記ＣＭＯＳインバータが、３素子型ＣＭＯＳインバータである、請求項６に記載の変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書が開示する技術は、物理量センサの出力電圧をデジタル出力値に変換する変換回路に関する。
【背景技術】
【０００２】
圧力等の物理量を計測するために、例えばホイートストンブリッジ回路を有する物理量センサが用いられることが多い。この種の物理量センサは、第１電圧と第２電圧の差であるとともに計測対象の物理量に依存して変化する出力電圧を出力するように構成されている。物理量センサの出力電圧をデジタル出力値に変換するために、遅延回路を利用した変換回路が開発されている。このような変換回路は、ＴＤＣ（Time to Digital Converter）回路とも称される。
【０００３】
特許文献１に開示される変換回路は、物理量センサの出力電圧を遅延回路の駆動電圧に用いることにより、遅延回路を通過する基準パルス信号の遅延時間の長さを物理量センサの出力電圧に依存させるように構成されている。これにより、特許文献１の変換回路は、基準パルス信号の遅延時間の長さから物理量センサの出力電圧を換算することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−２３０８４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、遅延回路の遅延時間の長さは、温度依存特性を有しており、環境温度の変動に追随して変動する。このように、遅延回路の遅延時間の長さには物理量センサの出力電圧の大きさに加えて環境温度も反映しており、これにより、物理量センサの出力電圧の大きさを正確に知ることが困難になる。したがって、この種の変換回路では、このような環境温度の影響を抑えて温度依存特性を低下させる技術が必要とされている。
【課題を解決するための手段】
【０００６】
本明細書が開示する変換回路は、第１電圧と第２電圧の差であるとともに計測対象の物理量に依存して変化する出力電圧を出力する物理量センサの前記出力電圧をデジタル出力値に変換することができる。変換回路の一実施形態は、基準パルス信号を生成する基準パルス信号生成回路と、前記第１電圧に依存して前記基準パルス信号を遅延させた第１遅延パルス信号を生成する第１遅延回路と、前記第２電圧に依存して前記基準パルス信号を遅延させた第２遅延パルス信号を生成する第２遅延回路と、前記第２電圧に依存して前記第１遅延パルス信号を遅延させた第３遅延パルス信号を生成する第３遅延回路と、前記第１電圧に依存して前記第２遅延パルス信号を遅延させた第４遅延パルス信号を生成する第４遅延回路と、前記第３遅延パルス信号の前記基準パルス信号からの遅延時間と前記第４遅延パルス信号の前記基準パルス信号からの遅延時間の差分時間をクロック信号に基づいてカウントし、そのカウント値を前記デジタル出力値として出力するカウント値出力回路と、を備えることができる。この変換回路では、前記第１遅延回路と前記第２遅延回路によって構成される前段回路と前記第３遅延回路と前記第４遅延回路によって構成される後段回路に対して前記第１電圧と前記第２電圧が反転して入力することにより、環境温度の影響が差し引かされた状態で前記第３遅延パルス信号と前記第４遅延パルス信号の差分時間が得られる。このため、この変換回路は、温度依存特性が低下したデジタル出力値を出力することができる。
【０００７】
上記変換回路では、前記第１遅延回路と前記第２遅延回路と前記第３遅延回路と前記第４遅延回路の各々が、論理ゲートの複数個が直列に接続して構成されていてもよい。前記第１遅延回路と前記第２遅延回路の各々の前記論理ゲートのゲート長を第１値とし、前記第３遅延回路と前記第４遅延回路の各々の前記論理ゲートのゲート長を第２値とすると、前記第１値＜前記第２値の関係が成立する。この変換回路では、計測感度の低下を抑えながら、温度依存特性が低下したデジタル出力値を出力することができる。
【０００８】
上記変換回路では、前記第１遅延回路と前記第２遅延回路と前記第３遅延回路と前記第４遅延回路の各々が有する前記論理ゲートがＣＭＯＳインバータであってもよい。あるいは、前記論理ゲートが、ＣＭＯＳインバータと等価的な動作をするようにＮＡＮＤで構成されたインバータであってもよく、ＣＭＯＳインバータと等価的な動作をするようにＮＯＲで構成されたインバータであってもよい。前記論理ゲートがＣＭＯＳインバータの場合、そのＣＭＯＳインバータが、３素子型ＣＭＯＳインバータであってもよい。前記３素子型ＣＭＯＳインバータは、それ自体がインピーダンス変換回路としての役割を有している。このため、物理量センサの出力電圧に対してインピーダンス変換回路を別個に設ける必要がなくなり、回路構成が簡素化される。
【０００９】
上記変換回路はさらに、前記クロック信号を生成するクロック信号生成回路をさらに備えていてもよい。前記クロック信号生成回路は、論理ゲートの複数個がリング状に接続されているリングオシレータを有している。前記リングオシレータは、前記第１電圧と前記第２電圧の中間電圧に応じた前記クロック信号を生成する。前記中間電圧は、前記物理量センサのセンサ駆動電圧の変動に追随して変動することができる。このような前記中間電圧に応じたクロック信号を用いて前記第３遅延パルス信号と前記第４遅延パルス信号の差分時間をカウントすることで、そのようなセンサ駆動電圧の変動の影響が相殺される。
【００１０】
上記変換回路では、前記クロック信号生成回路が有する前記論理ゲートが、ＣＭＯＳインバータであってもよい。あるいは、前記論理ゲートが、ＣＭＯＳインバータと等価的な動作をするようにＮＡＮＤで構成されたインバータであってもよく、ＣＭＯＳインバータと等価的な動作をするようにＮＯＲで構成されたインバータであってもよい。前記論理ゲートがＣＭＯＳインバータの場合、そのＣＭＯＳインバータが、３素子型ＣＭＯＳインバータであってもよい。
【図面の簡単な説明】
【００１１】
【図１】物理量センサの概略を示す回路図である。
【図２】物理量センサの出力電圧を説明する図である。
【図３】変換回路の概略を示す回路図である。
【図４】遅延回路に含まれるインバータチェーンの概略を示す図である。
【図５】インバータチェーンを構成するＣＭＯＳインバータの回路図である。
【図６】インバータチェーンを構成するＣＭＯＳインバータの変形例の回路図である。
【図７】クロック信号生成回路に含まれるリングオシレータの概略を示す図である。
【図８】変換回路の動作を表すタイミングチャートである。
【図９】変換回路の電圧検出回路において、第１遅延パルス信号と第２遅延パルス信号の差分時間に環境温度の影響が含まれる理由を説明する図である。
【図１０】変換回路の温度補償回路において、電圧検出回路の出力に含まれる環境温度の影響分が取り除かれることを説明する図である。
【発明を実施するための形態】
【００１２】
図１に、圧力を計測するための物理量センサＳＥ１を示す。物理量センサＳＥ１は、正端子Ｔ１と負端子Ｔ２の間にホイートストンブリッジ回路を構成する４つの可変抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４と、正端子Ｔ１と負端子Ｔ２の間に直列接続されている２つの固定抵抗素子Ｒ５，Ｒ６を有している。第１固定抵抗素子Ｒ５と第２固定抵抗素子Ｒ６は、同一の抵抗値を有している。このため、第１固定抵抗素子Ｒ５と第２固定抵抗素子Ｒ６の間の中間端子Ｔ５の電圧は、センサ駆動電圧ＶＤＤの中間の電圧（ＶＤＤ／２＝Ｖｄ）となる。この中間電圧Ｖｄは、後述するクロック信号生成回路に用いられる。
【００１３】
物理量センサＳＥ１では、第１可変抵抗素子Ｒ１と第３可変抵抗素子Ｒ３が圧力の増加に比例して抵抗値が低下するように構成されており、第２可変抵抗素子Ｒ２と第４可変抵抗素子Ｒ４が圧力の増加に比例して抵抗値が増加するように構成されている。これにより、物理量センサＳＥ１は、図２に示されるように、作用する圧力が増加したときに、正側出力端子Ｔ３に出力される正側出力電圧Ｖｐ（＝Ｖｄ＋ΔＶｉｎ）が増加するとともに負側出力端子Ｔ４に出力される負側出力電圧Ｖｍ（＝Ｖｄ−ΔＶｉｎ）が低下するように動作する。このように、物理量センサＳＥ１は、計測対象である圧力に依存した出力電圧（（Ｖｐ-Ｖｍ）＝２Ｖｉｎ）を出力することができる。
【００１４】
図１に戻る。物理量センサＳＥ１はさらに、インピーダンス変換を行うために、３つのボルテージフォロア回路ＶＦ１，ＶＦ２，ＶＦ３を有している。第１ボルテージフォロア回路ＶＦ１は、正側出力端子Ｔ３に接続されており、正側出力電圧Ｖｐを出力するように構成されている。第２ボルテージフォロア回路ＶＦ２は、負側出力端子Ｔ４に接続されており、負側出力電圧ＶＭを出力するように構成されている。第３ボルテージフォロア回路ＶＦ３は、中間端子Ｔ５に接続されており、中間電圧Ｖｄを出力するように構成されている。
【００１５】
図３に、物理量センサＳＥ１の出力電圧（（Ｖｐ-Ｖｍ）＝２Ｖｉｎ）をデジタル出力値Ｄｏｕｔに変換する変換回路１の回路構成を示す。変換回路１は、１チップ化された回路であり、基準パルス信号生成回路１０、電圧検出回路２０、温度補償回路３０、ＸＯＲ回路４０、クロック信号生成回路５０及びカウンタ回路６０を備えている。
【００１６】
基準パルス信号生成回路１０は、基準パルス信号Ｐ０を生成するように構成されている。基準パルス信号生成回路１０は、例えばクロック信号を分周して基準パルス信号Ｐ０を生成するように構成されていてもよい。
【００１７】
電圧検出回路２０は、第１遅延回路２２及び第２遅延回路２４を有している。温度補償回路３０は、第３遅延回路３２及び第４遅延回路３４を有している。図４に示されるように、これら遅延回路２２，２４，３２，３４の各々は、論理ゲートの複数個が直列に接続して構成されている。この例では、これら遅延回路２２，２４，３２，３４の各々は、インバータＩＮＶ１の複数個が直列に接続されたインバータチェーンを有しており、物理量センサＳＥ１の正側出力電圧Ｖｐ又は負側出力電圧Ｖｍが駆動電圧として入力するように構成されている。電圧検出回路２０の第１遅延回路２２及び第２遅延回路２４の各々のインバータチェーンの段数は同一であり、その段数は計測感度を考慮して設定されている。温度補償回路３０の第３遅延回路３２及び第４遅延回路３４の各々のインバータチェーンの段数は同一であり、後述するように、その段数は電圧検出回路２０の温度依存特性が抑えられるように設定されている。温度補償回路３０の第３遅延回路３２及び第４遅延回路３４の各々のインバータチェーンの段数は、電圧検出回路２０の第１遅延回路２２及び第２遅延回路２４の各々のインバータチェーンの段数と異なっている。
【００１８】
図５に示されるように、インバータチェーンのインバータＩＮＶ１は、正電源ラインと負電源ラインの間に直列に接続された第１トランジスタＴｒ１と第２トランジスタＴｒ２を有するＣＭＯＳインバータを有している。この明細書では、２つのトランジスタで構成されるＣＭＯＳインバータを２素子型ＣＭＯＳインバータという。第１トランジスタＴｒ１は、ｐ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、ソースが正電源ラインに接続されており、ドレインが第２トランジスタＴｒ２のドレインに接続されている。第２トランジスタＴｒ２は、ｎ型のＭＯＳＦＥＴであり、ドレインが第１トランジスタＴｒ１のドレインに接続されており、ソースが負電源ラインに接続されている。第１トランジスタＴｒ１と第２トランジスタＴｒ２の接続点が、次段のＣＭＯＳインバータを構成するトランジスタのゲートに接続されている。第１遅延回路２２及び第４遅延回路３４のＣＭＯＳインバータの正電源ラインには、物理量センサＳＥ１の正側出力電圧Ｖｐが入力するように構成されている。第２遅延回路２４及び第３遅延回路３２のＣＭＯＳインバータの正電源ラインには、物理量センサＳＥ１の負側出力電圧Ｖｍが入力するように構成されている。いずれの遅延回路２２，２４，３２，３４のＣＭＯＳインバータの負電源ラインには、接地電圧が入力するように構成されている。
【００１９】
図５の例に代えて、インバータチェーンのインバータＩＮＶ１は、図６に示すＣＭＯＳインバータを備えていてもよい。このＣＭＯＳは、第２トランジスタＴｒと負電源ラインの間に第３トランジスタＴｒを備えており、その第３トランジスタＴｒ３のゲートに物理量センサＳＥ１の正側出力電圧Ｖｐ又は負側出力電圧Ｖｍが入力するように構成されている。このＣＭＯＳインバータは、３つのトランジスタで構成されている。この明細書では、３つのトランジスタで構成されるＣＭＯＳインバータを３素子型ＣＭＯＳインバータという。このような３素子型ＣＭＯＳインバータは、これ自体がインピーダンス変換回路としての役割を有している。このため、３素子型ＣＭＯＳインバータが用いられる場合、図１に示すボルテージフォロア回路ＶＦ１，ＶＦ２，ＶＦ３が不要となり、回路構成が簡素化される。また、これらの例に代えて、インバータチェーンのインバータＩＮＶ１は、当該分野で知られているように、ＣＭＯＳインバータと等価的な動作をするようにＮＡＮＤで構成されたインバータであってもよく、ＣＭＯＳインバータと等価的な動作をするようにＮＯＲで構成されたインバータであってもよい。
【００２０】
図３に戻る。電圧検出回路２０の第１遅延回路２２は、物理量センサＳＥ１の正側出力電圧Ｖｐに依存して基準パルス信号Ｐ０を遅延させた第１遅延パルス信号Ｐ１を生成するように構成されている。このため、第１遅延パルス信号Ｐ１は、正側出力電圧Ｖｐの大きさに依存した遅延時間を有することができる。電圧検出回路２０の第２遅延回路２４は、物理量センサＳＥ１の負側出力電圧Ｖｍに依存して基準パルス信号Ｐ０を遅延させた第２遅延パルス信号Ｐ２を生成するように構成されている。このため、第２遅延パルス信号Ｐ２は、負側出力電圧Ｖｍの大きさに依存した遅延時間を有することができる。したがって、第１遅延パルス信号Ｐ１の基準パルス信号Ｐ０からの遅延時間と第２遅延パルス信号Ｐ２の基準パルス信号Ｐ０からの遅延時間の差分時間（「第１遅延パルス信号Ｐ１と第２遅延パルス信号Ｐ２の差分時間」ともいう）は、物理量センサＳＥ１の出力電圧（（Ｖｐ-Ｖｍ）＝２Ｖｉｎ）の大きさに依存した長さを有するはずである。
【００２１】
しかしながら、詳細は後述するように、第１遅延パルス信号Ｐ１と第２遅延パルス信号Ｐ２の差分時間は、温度依存特性を有しており、物理量センサＳＥ１の出力電圧の大きさに加えて環境温度の影響も反映している。このため、変換回路１は、温度補償回路３０を利用して、第１遅延パルス信号Ｐ１と第２遅延パルス信号Ｐ２の差分時間から環境温度の影響を低下させるように構成されている。
【００２２】
温度補償回路３０の第３遅延回路３２は、物理量センサＳＥ１の負側出力電圧Ｖｍに依存して第１遅延パルス信号Ｐ１を遅延させた第３遅延パルス信号Ｐ３を生成するように構成されている。温度補償回路３０の第４遅延回路３４は、物理量センサＳＥ１の正側出力電圧Ｖｐに依存して第２遅延パルス信号Ｐ２を遅延させた第４遅延パルス信号Ｐ４を生成するように構成されている。
【００２３】
電圧検出回路２０の第１遅延回路２２と温度補償回路３０の第３遅延回路３２を１つの遅延回路としたときに、前段部分に正側出力電圧Ｖｐが入力し、後段部分に負側出力電圧Ｖｍが入力している。このように、第１遅延回路２２と第３遅延回路３２からなる遅延回路には、正側出力電圧Ｖｐと負側出力電圧Ｖｍが反転して入力している。同様に、電圧検出回路２０の第２遅延回路２４と温度補償回路３０の第４遅延回路３４を１つの遅延回路としたときに、前段部分に負側出力電圧Ｖｍが入力し、後段部分に正側出力電圧Ｖｐが入力している。このように、第２遅延回路２４と第４遅延回路３４からなる遅延回路には、負側出力電圧Ｖｍと正側出力電圧Ｖｐが反転して入力している。
【００２４】
電圧検出回路２０と温度補償回路３０が上記のような構成を有していると、電圧検出回路２０で生じる差分時間に含まれる環境温度の影響が温度補償回路３０によって差し引かれ、温度補償回路３０で生じる差分時間に含まれる環境温度の影響が低下し、第３遅延パルス信号Ｐ３と第４遅延パルス信号Ｐ４の差分時間の温度依存特性が低下する。なお、電圧検出回路２０の第１遅延回路２２及び第２遅延回路２４の回路構成と温度補償回路３０の第３遅延回路３２及び第４遅延回路３４の回路構成が同一であると、第３遅延パルス信号Ｐ３と第４遅延パルス信号Ｐ４の差分時間が生じない。電圧検出回路２０の第１遅延回路２２及び第２遅延回路２４のＣＭＯＳインバータの回路構成（ゲート長、ゲート幅、段数のうちの少なくとも１つを含む）と温度補償回路３０の第３遅延回路３２及び第４遅延回路３４のＣＭＯＳインバータの回路構成（ゲート長、ゲート幅、段数のうちの少なくとも１つを含む）に差を設けることにより、第３遅延パルス信号Ｐ３と第４遅延パルス信号Ｐ４の差分時間から環境温度の影響が優位に低減され、第３遅延パルス信号Ｐ３と第４遅延パルス信号Ｐ４の差分時間は、物理量センサＳＥ１の出力電圧（（Ｖｐ-Ｖｍ）＝２Ｖｉｎ）の大きさを正確に反映することができる。
【００２５】
図３に戻る。ＸＯＲ回路４０は、第３遅延パルス信号Ｐ３と第４遅延パルス信号Ｐ４の排他的論理和を演算するように構成されており、第３遅延パルス信号Ｐ３の立ち上がりエッジから第４遅延パルス信号Ｐ４の立ち上がりエッジまでの長さを有する差分パルス信号Ｐ５を生成するように構成されている。この差分パルス信号Ｐ５は、第３遅延パルス信号Ｐ３の基準パルス信号Ｐ０からの遅延時間と第４遅延パルス信号Ｐ４の基準パルス信号Ｐ０からの遅延時間の差分時間を反映している。
【００２６】
クロック信号生成回路５０は、クロック信号ＣＬＫ１を生成するように構成されている。クロック信号ＣＬＫ１は、例えばデューティー比が５０％の矩形波である。クロック信号生成回路５０には、様々な回路構成を採用することができ、図７に示されるように、論理ゲートの複数個がリング状に接続されたリングオシレータを採用することができる。この例では、クロック信号生成回路５０は、インバータＩＮＶ２の複数個がリング状に接続されたリングオシレータとして構成されている。インバータＩＮＶ２は、２素子型ＣＭＯＳインバータであってもよく、３素子型ＣＭＯＳインバータであってもよい。また、インバータＩＮＶ２は、当該分野で知られているように、ＣＭＯＳインバータと等価的な動作をするようにＮＡＮＤで構成されたインバータであってもよく、ＣＭＯＳインバータと等価的な動作をするようにＮＯＲで構成されたインバータであってもよい。このクロック信号生成回路５０では、センサ駆動電圧ＶＤＤの中間電圧Ｖｄが駆動電圧として入力するように構成されていることを特徴とする。これにより、センサ駆動電圧ＶＤＤの変動に追随して正側出力電圧Ｖｐ及び負側出力電圧Ｖｍが変動した場合に、中間電圧Ｖｄもセンサ駆動電圧ＶＤＤの変動に追随して変動することができる。このような中間電圧Ｖｄを駆動電圧とするクロック信号生成回路５０から得られたクロック信号ＣＬＫ１を用いて差分パルス信号Ｐ５をカウントすることで、そのようなセンサ駆動電圧の変動の影響が相殺される。この例に代えて、変換回路１は、外部クロックを入力するように構成されていてもよい。
【００２７】
図３に戻る。カウンタ回路６０は、複数個のＤ型フリップフロップで構成されるアップカウンタを有しており、クロック信号ＣＬＫ１に基づいて差分パルス信号Ｐ５の長さをカウントし、そのカウント値をデジタル出力値Ｄｏｕｔとして出力するように構成されている。なお、カウンタ回路６０は、第３遅延パルス信号Ｐ３の立ち上がりエッジでリセットされ、第４遅延パルス信号Ｐ４の立ち上がりエッジでセットされるように構成されてもよい。この場合、ＸＯＲ回路４０で差分パルス信号Ｐ５を生成する必要がなくなり、回路構成を簡素化することができる。
【００２８】
図８を参照し、変換回路１が正側出力電圧Ｖｐと負側出力電圧Ｖｍの差動電圧をデジタル出力値Ｄｏｕｔに変換する動作を説明する。第１遅延回路２２は、基準パルス信号Ｐ０を遅延させた第１遅延パルス信号Ｐ１を生成する。第１遅延パルス信号Ｐ１の基準パルス信号Ｐ０からの遅延時間τ１は、正側出力電圧Ｖｐ（＝Ｖｄ+Ｖｉｎ）の大きさに依存する。第２遅延回路２４は、基準パルス信号Ｐ０を遅延させた第２遅延パルス信号Ｐ２を生成する。第２遅延パルス信号Ｐ２の基準パルス信号Ｐ０からの遅延時間τ２は、負側出力電圧Ｖｍ（＝Ｖｄ−Ｖｉｎ）の大きさに依存する。
【００２９】
したがって、第１遅延パルス信号Ｐ１の遅延時間τ１と第２遅延パルス信号Ｐ２の遅延時間τ２の差分時間τｖは、物理量センサＳＥ１の出力電圧（２Ｖｉｎ）の大きさに依存した長さを有するはずである。しかしながら、第１遅延パルス信号Ｐ１の遅延時間τ１及び第２遅延パルス信号Ｐ２の遅延時間τ２の各々は温度依存特性を有していることから、差分時間τｖも、物理量センサＳＥ１の出力電圧（２Ｖｉｎ）の大きさに加えて環境温度の影響も反映している。
【００３０】
このことについて、図９を参照して説明する。図９の（ａ）には、環境温度が基準温度である２５℃、物理量センサＳＥ１の出力であるＶｉｎが０Ｖのときの第１遅延パルス信号Ｐ１と第２遅延パルス信号Ｐ２の挙動を示す。Ｖｉｎが０Ｖであることから、第１遅延パルス信号Ｐ１と第２遅延パルス信号Ｐ２は、同一のタイミングで出力される。
【００３１】
図９の（ｂ）には、環境温度が基準温度である２５℃、物理量センサＳＥ１の出力であるＶｉｎが例えば１０ｍＶのときの第１遅延パルス信号Ｐ１と第２遅延パルス信号Ｐ２と差分時間τｖの挙動を示す。第１遅延パルス信号Ｐ１はＶｉｎ（＋１０ｍＶ）に依存して（ａ）の場合に比して早く出力され、第２遅延パルス信号Ｐ２はＶｉｎ（−１０ｍＶ）に依存して（ａ）の場合に比して遅く出力される。このため、差分時間τｖは、±１０ｍＶの電圧差に依存した時間（τｖ（±１０ｍＶ））となる。
【００３２】
図９（ｃ）には、環境温度が１００℃、物理量センサＳＥ１の出力であるＶｉｎが０Ｖのときの第１遅延パルス信号Ｐ１と第２遅延パルス信号Ｐ２の挙動を示す。第１遅延パルス信号Ｐ１と第２遅延パルス信号Ｐ２は、環境温度が高いことから、（ａ）の場合に比して遅く出力される。しかしながら、Ｖｉｎが０Ｖであることから、第１遅延パルス信号Ｐ１と第２遅延パルス信号Ｐ２は、同一のタイミングで出力される。
【００３３】
図９の（ｄ）には、環境温度が１００℃、物理量センサＳＥ１の出力であるＶｉｎが１０ｍＶのときの第１遅延パルス信号Ｐ１と第２遅延パルス信号Ｐ２と差分時間τｖの挙動を示す。第１遅延パルス信号Ｐ１はＶｉｎ（＋１０ｍＶ）に依存して（ｃ）の場合に比して早く出力され、第２遅延パルス信号Ｐ２はＶｉｎ（−１０ｍＶ）に依存して（ｃ）の場合に比して遅く出力される。さらに、Ｖｉｎに対する差分時間τｖの変化量が環境温度に依存することから、差分時間τｖは、環境温度が高くなったことにより、（ｂ）の場合に比して、τｖ（ΔＴ）だけ長くなる。このため、差分時間τｖは、τｖ（±１０ｍＶ）＋τｖ（ΔＴ）と表される。
【００３４】
図８に戻る。第３遅延回路３２は、第１遅延パルス信号Ｐ１を遅延させた第３遅延パルス信号Ｐ３を生成する。第４遅延回路３４は、第２遅延パルス信号Ｐ２を遅延させた第４遅延パルス信号Ｐ４を生成する。ＸＯＲ回路４０は、第３遅延パルス信号Ｐ３の基準パルス信号Ｐ０からの遅延時間τ３と第４遅延パルス信号Ｐ４の基準パルス信号Ｐ０からの遅延時間τ４の差分時間の長さを有する差分パルス信号Ｐ５を生成する。この差分パルス信号Ｐ５は、環境温度の影響が取り除かれており、物理量センサＳＥ１の出力電圧（２Ｖｉｎ）の大きさを正確に反映したものとなる。
【００３５】
このことについて、図１０を参照して説明する。上記したように、電圧検出回路２０の第１遅延パルス信号Ｐ１と第２遅延パルス信号Ｐ２の差分時間τｖには、物理量センサＳＥ１の出力電圧の大きさと環境温度の影響が含まれており、τｖ（±Ｖｉｎ）＋τｖ（ΔＴ）と表される。τｃは、温度補償回路３０の第３遅延回路３２と第４遅延回路３４に共通のパルス信号を入力したときに第３遅延回路３２と第４遅延回路３４の各々から出力されるパルス信号の差分時間であり、ｋ・τｖ（±Ｖｉｎ）＋τｖ（ΔＴ）と表される。
【００３６】
ここで、ｋ（≦１）は、温度補償回路３０の第３遅延回路３２と第４遅延回路３４の各々のＣＭＯＳインバータのゲート長に依存する係数である。ＣＭＯＳインバータのゲート長が大きいほど、係数ｋは低下する。温度補償回路３０の差分時間τｃも、環境温度の影響であるτｖ（ΔＴ）を含んでいる。温度補償回路３０のインバータチェーンの段数及びＣＭＯＳインバータのゲート長及びゲート幅を調整することにより、温度補償回路３０の差分時間τｃに含まれる環境温度の影響分を電圧検出回路２０の差分時間τｖに含まれる環境温度の影響分と概ね一致させることができる。
【００３７】
このように、変換回路１では、電圧検出回路２０に対して正側出力電圧Ｖｐと負側出力電圧Ｖｍが反転して入力するように構成された温度補償回路３０が設けられていることにより、差分パルス信号Ｐ５の長さが、電圧検出回路２０の差分時間τｖから温度補償回路３０の差分時間τｃが差し引かれたものとなり、（１−ｋ）・τｖ（±Ｖｉｎ）と表される。このように、入力が反転する温度補償回路３０が設けられていることにより、差分パルス信号Ｐ５からは環境温度の影響であるτｖ（ΔＴ）が取り除かれる。
【００３８】
この例では、環境温度の影響であるτｖ（ΔＴ）が完全に取り除かれた例を示しているが、環境温度の影響分が残ってもよい。入力が反転する温度補償回路３０が設けられていることにより、電圧検出回路２０の差分時間τｖから温度補償回路３０の差分時間τｃが差し引かれることから、環境温度の影響を少なくとも低下させることができる。なお、温度補償回路３０の差分時間τｃが差し引かれることから、計測感度が低下する。このような計測感度の低下を抑えるために、上記数式の（１−ｋ）を小さくなるように、温度補償回路３０のＣＭＯＳインバータのゲート長が長く設定される。
【００３９】
図８に戻る。カウンタ回路６０は、クロック信号ＣＬＫ１に基づいて差分パルス信号Ｐ５の長さをカウントし、そのカウント値をデジタル出力値Ｄｏｕｔとして出力する。
【００４０】
上記したように、この変換回路１では、電圧検出回路２０と温度補償回路３０に対して正側出力電圧Ｖｐと負側出力電圧Ｖｍが反転して入力することにより、環境温度の影響が差し引かされた状態で第３遅延パルス信号Ｐ３と第４遅延パルス信号Ｐ４の差分パルス信号Ｐ５が得られる。このため、この変換回路１は、温度依存特性が低下したデジタル出力値Ｄｏｕｔを出力することができる。
【００４１】
上記例では、各遅延回路のインバータチェーンがＣＭＯＳインバータで構成される場合を例示したが、この例に代えて、インバータチェーンのインバータは、ＣＭＯＳインバータと等価的な動作をするようにＮＡＮＤで構成されたインバータであってもよく、ＣＭＯＳインバータと等価的な動作をするようにＮＯＲで構成されたインバータであってもよい。これらの場合でも、電圧検出回路２０の第１遅延回路２２及び第２遅延回路２４のインバータの回路構成（ゲート長、ゲート幅、段数のうちの少なくとも１つを含む）と温度補償回路３０の第３遅延回路３２及び第４遅延回路３４のインバータの回路構成（ゲート長、ゲート幅、段数のうちの少なくとも１つを含む）に差を設けることにより、第３遅延パルス信号Ｐ３と第４遅延パルス信号Ｐ４の差分時間から環境温度の影響が優位に低減され、第３遅延パルス信号Ｐ３と第４遅延パルス信号Ｐ４の差分時間は、物理量センサＳＥ１の出力電圧（（Ｖｐ-Ｖｍ）＝２Ｖｉｎ）の大きさを正確に反映することができる。さらに、温度補償回路３０の第３遅延回路３２と第４遅延回路３４の各々のインバータのゲート長を長く設定することにより、計測感度の低下を抑えながら、温度依存特性が低下したデジタル出力値Ｄｏｕｔを出力することができる。
【００４２】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００４３】
１：変換回路
１０：基準パルス信号生成回路
２０：電圧検出回路
２２：第１遅延回路
２４：第２遅延回路
３０：温度補償回路
３２：第３遅延回路
３４：第４遅延回路
４０：ＸＯＲ回路
５０：クロック信号生成回路
６０：カウンタ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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