(57)【要約】【課題】並列的に動作する複数のメモリセル列からの複数の受信信号を加算する際にノイズが増強されてしまう。【解決手段】超音波プローブ内の電子回路は、複数のサブビームフォーマー及び制御部を有する。各サブビームフォーマーは、Ｍ個の遅延回路及び加算回路を有する。各遅延回路は、Ｎ個のメモリセルからなるメモリセル列を有する。Ｍ個のメモリセルにおいて使用開始段数がばらつくように、Ｍ個のメモリセル列の循環的動作の条件（例えばスタートトリガのタイミング）が不揃いとされている。【選択図】図６
2020010874.tif 000002
【特許請求の範囲】
【請求項１】
Ｍ個の受信信号を遅延するＭ個の遅延回路であって、各遅延回路が第１段から第Ｎ段までのＮ個のメモリセルからなるメモリセル列を有し、並列的に動作するＭ個の遅延回路と、
前記Ｍ個の遅延回路から出力されたＭ個の受信信号を加算する加算回路と、
前記遅延回路ごとに、設定された遅延時間に応じて前記メモリセル列の循環的動作を制御する制御部と、
を含み、
前記Ｍ個の遅延回路に含まれるＭ個のメモリセル列における使用開始段数がばらつくように、前記Ｍ個のメモリセル列の循環的動作の条件が不揃いとされている、
ことを特徴とする超音波診断装置。
【請求項２】
請求項１記載の超音波診断装置において、
前記各遅延回路においては、スタートトリガに従って前記メモリセル列の循環的動作が開始され、
前記制御部は、前記Ｍ個の遅延回路に与えられるＭ個のスタートトリガのタイミングを不揃いにする、
ことを特徴とする超音波診断装置。
【請求項３】
請求項２記載の超音波診断装置において、
前記制御部は、前記各遅延回路に設定される遅延時間に従って、前記Ｍ個のスタートトリガのタイミングを修正する、
ことを特徴とする超音波診断装置。
【請求項４】
請求項１記載の超音波診断装置において、
前記各遅延回路においては、オフセットに対応する段数のメモリセルから前記メモリセル列の循環的動作が開始され、
前記制御部は、前記Ｍ個の遅延回路に与えられるＭ個のオフセットを不揃いにする、
ことを特徴とする超音波診断装置。
【請求項５】
請求項４記載の超音波診断装置において、
前記制御部は、前記各遅延回路に設定される遅延時間に従って、前記Ｍ個のオフセットを修正する、
ことを特徴とする超音波診断装置。
【請求項６】
請求項１記載の超音波診断装置において、
前記制御部は、
前記遅延回路ごとに設けられ、前記Ｎ個のメモリセルに対して与えられるＮ個の制御信号を生成する生成回路と、
前記Ｍ個の遅延回路の内で配線変更が必要な遅延回路ごとに、前記Ｎ個の制御信号の配線を変更し、配線変更後のＮ個の制御信号を出力する配線変更回路と、
を含み、
前記Ｍ個の遅延回路にわたって、前記配線変更後のＮ個の制御信号の配線が不揃いとされている、
ことを特徴とする超音波診断装置。
【請求項７】
請求項６記載の超音波診断装置において、
前記各配線変更回路は、配線変更前のＮ個の制御信号、及び、当該配線変更前のＮ個の制御信号に対して所定段数分だけシフトした関係にある配線変更後のＮ個の制御信号が入力される選択回路であり、
前記選択回路は、非シフトモードにおいて前記配線変更前のＮ個の制御信号を選択し、シフトモードにおいて前記配線変更後のＮ個の制御信号を選択する、
ことを特徴とする超音波診断装置。
【請求項８】
請求項６記載の超音波診断装置において、
二次元配線された複数の振動素子からなる振動素子アレイを含み、
前記振動素子アレイに対して二次元配線された複数のサブアレイが設定され、
前記サブアレイ単位で前記サブアレイに対して前記Ｍ個の遅延回路が接続され、
前記複数のサブアレイにわたって前記配線変更後のＮ個の制御信号の配線が不揃いとされている、
ことを特徴とする超音波診断装置。
【請求項９】
超音波プローブ内に設けられ、Ｍ個の受信信号を遅延するＭ個の遅延回路であって、各遅延回路が第１段から第Ｎ段までのＮ個のメモリセルからなるメモリセル列を有し、並列的に動作するＭ個の遅延回路と、
前記超音波プローブ内に設けられ、前記Ｍ個の遅延回路から出力されたＭ個の受信信号を加算する加算回路と、
前記超音波プローブ内に設けられ、前記遅延回路ごとに、設定された遅延時間に応じて前記メモリセル列の循環的動作を制御する制御部と、
を含み、
前記Ｍ個の遅延回路に含まれるＭ個のメモリセル列における使用開始段数がばらつくように、Ｍ個のメモリセル列の循環的動作の条件が不揃いとされている、
ことを特徴とする電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は超音波診断装置及び電子回路に関し、特に、超音波プローブ内での遅延処理に関する。
【背景技術】
【０００２】
超音波ビームを二次元走査してボリュームデータを取得するために、二次元振動素子アレイを備えた超音波プローブ（３Ｄプローブ）が利用される。３Ｄプローブ内には、一般に、電子回路が設けられ、それはサブビームフォーミングを実行する複数のサブビームフォーマーを有する。各サブビームフォーマーは、複数の遅延回路と加算回路とを含み、複数の受信信号が複数の遅延回路において遅延処理された上で、遅延処理後の複数の受信信号が加算回路で加算される。複数のサブビームフォーマーから出力された複数の受信信号が装置本体へ出力される。以上においては、受信時の処理について説明したが、送信時においても必要に応じてサブビームフォーミングが実行される。
【０００３】
各サブビームフォーマー内において、個々の遅延回路は、例えば、メモリセル列を有する（特許文献１及び非特許文献１を参照）。メモリセル列を構成する各メモリセルは、サンプル＆ホールド回路として働く。メモリセル列はリングメモリのように循環的に使用される。換言すればメモリセル列は循環的動作を行う。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第６２０５４８１号明細書
【非特許文献】
【０００５】
【非特許文献１】Chao Chen, et al., A Front-End ASIC With Receive Sub-array Beamforming Integrated With a 32×32  PZT Matrix Transducer for 3-D Transesophageal Echocardiography, IEEE Journal of Solid-State Circuits, Vol.52, No.4, 2017.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
サブビームフォーマー内の複数のメモリセル列において、特定の段数に属する複数のメモリセルに対して同じノイズが混入することがあり、あるいは、そのような複数のメモリセルにおいて同じノイズが生じることもある。そのようなノイズは、メモリセル列の循環的動作に伴って周期的に生じるものであり、複数の受信信号の加算段階で増強され、Ｓ／Ｎ比を悪化させる要因となる。
【０００７】
なお、非特許文献１には、メモリセル列に対して１つの拡張メモリセルを追加的に配置し、拡張メモリセルの使用及び不使用を選択することによって、ノイズ発生タイミングを分散化することが記載されている。このような構成を採用する場合、メモリセル数の増大という別の問題が生じる。
【０００８】
本発明の目的は、複数のメモリセル列に由来するノイズを解消又は低減することにある。あるいは、本発明の目的は、メモリセル数の増大を回避しつつ、複数のメモリセル列に由来するノイズを解消又は低減することにある。
【課題を解決するための手段】
【０００９】
本発明に係る超音波診断装置は、Ｍ個の受信信号を遅延するＭ個の遅延回路であって、各遅延回路が第１段から第Ｎ段までのＮ個のメモリセルからなるメモリセル列を有し、並列的に動作するＭ個の遅延回路と、前記Ｍ個の遅延回路から出力されたＭ個の受信信号を加算する加算回路と、前記遅延回路ごとに、設定された遅延時間に応じて前記メモリセル列の循環的動作を制御する制御部と、を含み、前記Ｍ個の遅延回路に含まれるＭ個のメモリセル列における使用開始段数がばらつくように、前記Ｍ個のメモリセル列の循環的動作の条件が不揃いとされている、ことを特徴とする。
【００１０】
本発明に係る電子回路は、超音波プローブ内に設けられ、Ｍ個の受信信号を遅延するＭ個の遅延回路であって、各遅延回路が第１段から第Ｎ段までのＮ個のメモリセルからなるメモリセル列を有し、並列的に動作するＭ個の遅延回路と、前記超音波プローブ内に設けられ、前記Ｍ個の遅延回路から出力されたＭ個の受信信号を加算する加算回路と、前記超音波プローブ内に設けられ、前記遅延回路ごとに、設定された遅延時間に応じて前記メモリセル列の循環的動作を制御する制御部と、を含み、前記Ｍ個の遅延回路に含まれるＭ個のメモリセル列における使用開始段数がばらつくように、前記Ｍ個のメモリセル列の循環的動作の条件が不揃いとされている、ことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、複数のメモリセル列に由来するノイズを解消又は低減できる。あるいは、本発明によれば、メモリセル数の増大を回避しつつ、複数のメモリセル列に由来するノイズを解消又は低減できる。
【図面の簡単な説明】
【００１２】
【図１】実施形態に係る超音波診断装置を示すブロック図である。
【図２】遅延回路を示す回路図である。
【図３】周期的ノイズの発生を説明するための図である。
【図４】周期的ノイズの抑圧結果を示す図である。
【図５】第１実施例を示すブロック図である。
【図６】第１実施例を示すタイミングチャートである。
【図７】第２実施例を示すブロック図である。
【図８】第２実施例示すタイミングチャートである。
【図９】第１実施例で生じ得る現象を示すタイミングチャートである。
【図１０】第１実施例の変形例を示すタイミングチャートである。
【図１１】第３実施例を示す概念図である。
【図１２】第３実施例を示すブロック図である。
【図１３】第３実施例におけるシフト回路の第１例を示すブロック図である。
【図１４】第３実施例におけるシフト回路の第２例を示すブロック図である。
【発明を実施するための形態】
【００１３】
以下、実施形態を図面に基づいて説明する。
【００１４】
（１）実施形態の概要
実施形態に係る超音波診断装置は、Ｍ個の遅延回路、加算回路、及び、制御部を有する。各遅延回路は、第１段から第Ｎ段までのＮ個のメモリセルからなるメモリセル列を有する。加算回路は、Ｍ個の遅延回路から出力されたＭ個の受信信号を加算する。制御部は、遅延回路ごとに、設定された遅延時間に応じてメモリセル列の循環的動作を制御する。Ｍ個の遅延回路に含まれるＭ個のメモリセル列における使用開始段数がばらつくように、Ｍ個のメモリセル列の循環的動作の条件が不揃いとされている。これにより、個々のメモリセル列からのノイズの出力タイミングが不揃いとなるので、加算回路でのノイズの増強が回避される。上記構成によれば、ノイズ抑圧のためにメモリセル数を増やす必要がないという利点も得られる。
【００１５】
Ｍ及びＮはそれぞれ２以上の整数である。実施形態において、Ｍ個の遅延回路が有するＭ個のメモリセル列は、互いに同期して並列的に動作するものである。個々のメモリセル列はリングメモリのように循環的に動作する。もっとも、実施形態において、個々のメモリセルはアナログ記憶素子で構成され、メモリセル列はランダムアクセスメモリとして機能する。
【００１６】
実施形態においては、各遅延回路において、スタートトリガに従ってメモリセル列の循環的動作が開始され、制御部は、Ｍ個の遅延回路の動作を規定するＭ個のスタートトリガのタイミングを不揃いにする。スタートトリガのタイミングを不揃いにすることにより、複数のメモリセル列の相互間において、使用開始段数が不揃いとなる。これにより加算段階でのノイズの増強が抑制される。
【００１７】
制御部が、各遅延回路に設定される遅延時間に従って、Ｍ個のスタートトリガのタイミングを修正するようにしてもよい。スタートトリガのタイミングを操作しても、遅延時間に応じて、複数のメモリセル列の間で使用開始段数が揃ってしまうこともある。そのような事態が生じることをスタートトリガのタイミングの修正により回避するものである。
【００１８】
実施形態においては、各遅延回路において、オフセットに対応する段数のメモリセルからメモリセル列の循環的動作が開始され、制御部は、Ｍ個の遅延回路に与えられるＭ個のオフセットを不揃いにする。オフセットを不揃いにすることにより、複数のメモリセル列の相互間において、使用開始段数が不揃いとなる。これにより加算段階でのノイズの増強が抑制される。
【００１９】
制御部が、各遅延回路に設定される遅延時間に従って、Ｍ個のオフセットを修正するようにしてもよい。オフセットを操作しても、遅延時間に応じて、使用開始段数が部分的に揃ってしまうこともある。そのような事態が生じることをスタートトリガのタイミングの修正により回避するものである。
【００２０】
実施形態において、制御部は、遅延回路ごとに設けられ、Ｎ個のメモリセルに対して与えられるＮ個の制御信号を生成する生成回路と、Ｍ個の遅延回路の内で配線変更が必要な遅延回路ごとに、Ｎ個の制御信号の配線を変更し、配線変更後のＮ個の制御信号を出力する配線変更回路と、を含み、Ｍ個の遅延回路にわたって、配線変更後のＮ個の制御信号の配線が不揃いとされている。この構成は、Ｎ個の制御信号とＮ個のメモリセルとの対応関係を遅延回路ごとに変化させて、使用開始段数を不揃いにするものである。Ｍ個の遅延回路の内で、配線変更が必要となる遅延回路の個数は、一般に、Ｍ−１個である。もっとも、Ｍ個の遅延回路にわたって、Ｎ個の制御信号の配線が揃わない限りにおいて、配線変更対象となる遅延回路の個数は任意である。配線変更がハードウエアによって行われてもよい。Ｎ個の制御信号は、例えば、Ｎ個の書き込み制御信号、及び／又は、Ｎ個の読み出し制御信号である。
【００２１】
実施形態において、各配線変更回路は、配線変更前のＮ個の制御信号、及び、当該配線変更前のＮ個の制御信号に対して所定段数分だけシフトした関係にある配線変更後のＮ個の制御信号が入力される選択回路であり、選択回路は、非シフトモードにおいて配線変更前のＮ個の制御信号を選択し、シフトモードにおいて配線変更後のＮ個の制御信号を選択する。この構成によれば、加算後のノイズの有無等に応じて、非シフトモード又はシフトモードを選択することが可能となる。
【００２２】
実施形態に係る超音波診断装置は、二次元配線された複数の振動素子からなる振動素子アレイを含み、振動素子アレイに対して二次元配線された複数のサブアレイが設定され、サブアレイ単位でサブアレイに対してＭ個の遅延回路が接続され、複数のサブアレイにわたって配線変更後のＮ個の制御信号の配線が不揃いとされている。この構成によれば、複数のサブアレイにわたって（複数のサブビームフォーマーにわたって）、ノイズ発生タイミングを分散させることが可能となる。
【００２３】
実施形態に係る電子回路は、超音波プローブ内に設けられた、Ｍ個の遅延回路、加算回路、及び、制御部を有する。各遅延回路は第１段から第Ｎ段までのＮ個のメモリセルからなるメモリセル列を有する。加算回路は、Ｍ個の遅延回路から出力されたＭ個の受信信号を加算するものである。制御部は、遅延回路ごとに、設定された遅延時間に応じてメモリセル列の循環的動作を制御するものである。Ｍ個の遅延回路に含まれるＭ個のメモリセル列における使用開始段数がばらつくように、Ｍ個のメモリセル列の循環的動作の条件が不揃いとされる。これにより、個々のメモリセル列からのノイズの出力タイミングが揃わなくなるので、加算回路でのノイズの増強が回避される。
【００２４】
（２）実施形態の詳細
図１には、実施形態に係る超音波診断装置の構成がブロック図として示されている。この超音波診断装置は、病院等の医療機関に設置され、生体（被検者）への超音波の送受波により超音波画像を形成する医療用の装置である。
【００２５】
超音波診断装置は、大別して、超音波プローブ１０及び装置本体１２からなる。超音波プローブ１０は、いわゆる３Ｄプローブであり、それは二次元振動素子アレイ１４及び電子回路１６を含む。二次元振動素子アレイ１４は、二次元配線された数千個、数万個又は数十万個の振動素子１４ａからなるものである。二次元振動素子アレイ１４には、複数のサブアレイ１５が設定されている。各サブアレイ１５はメインビームフォーミングでの処理単位をなすものである。各サブアレイ１５内においてサブビームフォーミングが適用される。各サブアレイ１５は、図示の例において、１番（＃１）からＭ番（＃Ｍ）までのＭ個の振動素子によって構成される（図１においてそれらは直線的に並んでいるが、実際には二次元配線されている）。超音波プローブ１０内において、複数段階のサブビームフォーミングが実行されてもよい。
【００２６】
電子回路１６は１又は複数の半導体集積回路を含む。具体的には、電子回路１６は、複数のサブビームフォーマー２４、制御部（プローブ制御部）１８、波形メモリ２０及び遅延データメモリ２２を有している。各サブビームフォーマー２４は、送信時において、遅延処理された複数の送信信号を生成し、それを複数の振動素子へ並列的に供給する。各サブビームフォーマー２４は、受信時において、複数の振動素子からの複数の受信信号を遅延処理してサブビームフォーミング信号を生成し、それを装置本体１２へ出力する。
【００２７】
具体的には、各サブビームフォーマー２４は、複数の送受信器２６、加算回路２８等を有する。サブアレイ１５を構成する複数の振動素子に対して複数の送受信器２６が一対一の関係をもって接続されている。各送受信器２６は、メモリセル列を含む遅延回路３０を有する。また、各送受信器２６は、送信アンプ３２、送受切替スイッチ３４、及び、受信アンプ（リニアアンプ）３６を有する。送信アンプ３２に代えてパルサーが設けられてもよい。遅延回路３０は、送信時において、遅延処理された送信信号を生成し、受信時において、受信信号を遅延処理するものである。つまり、それは送受信兼用回路である。
【００２８】
制御部１８は、後述するシステムコントローラ５０によって制御されるローカルコントローラとしての制御回路である。制御部１８は、各サブビームフォーマー２４の動作を制御するものであり、例えば、各サブビームフォーマー２４での遅延処理を制御するものである。そのために制御部１８から各サブビームフォーマー２４へ制御信号３８が与えられている。
【００２９】
波形メモリ２０内には送信信号を構成する波形データが格納されている。必要に応じて、その波形データが各サブビームフォーマー２４へ送られる。遅延データメモリ２２内には、システムコントローラ５０から転送されてきたディレイデータが格納される。ディレイデータが制御部１８において生成されてもよい。制御部１８は、ディレイデータを各サブビームフォーマー２４へ転送し、あるいは、各サブビームフォーマー２４をディレイデータに従って制御する。図１に示されている電子回路１６の構成は一例に過ぎないものである。超音波プローブ１０は、例えば、体表当接型プローブ又は体腔内挿入型プローブである。図示の構成例において、超音波プローブ１０と装置本体１２はケーブルによって接続されている。
【００３０】
続いて、装置本体１２について説明する。装置本体１２内には電子回路としてのメインビームフォーマー４０が設けられている。メインビームフォーマー４０には、複数のサブビームフォーマーから出力された複数のサブビームフォーミング信号（サブアレイ受信信号）が入力されている。メインビームフォーマー４０は、それらの信号に対して整相加算（遅延加算）を適用し、これによってビームデータを生成する。例えば、１つのボリュームデータは複数のフレームデータにより構成される。１つのフレームデータは複数のビームデータにより構成される。１つのビームデータは深さ方向に並ぶ複数のエコーデータにより構成される。
【００３１】
画像形成部４２は、フレームデータに基づいて二次元超音波画像としての断層画像を形成し、あるいは、ボリュームデータに基づいて三次元超音波画像を形成するプロセッサにより構成される。三次元超音波画像は、組織を立体的に表現した超音波画像である。そのためのレンダリング方法として、ボリュームレンダリング法、サーフェイスレンダリング法等が知られている。ドプラ情報に基づいて超音波画像が形成されてもよい。画像形成部４２で形成された超音波画像のデータが表示処理部４４を介して表示器４６に送られている。表示器４６には超音波画像が表示される。表示処理部４４は、画像合成機能、カラー演算機能、グラフィック画像生成機能等を有するプロセッサにより構成される。表示器４６は、液晶表示器、有機ＥＬ表示デバイス、その他によって構成され得る。
【００３２】
システムコントローラ５０は、図１に示されている各構成の動作を制御するものであり、それには、送受信制御、特に超音波プローブ１０内の制御部１８の制御が含まれる。システムコントローラ５０は、ＣＰＵ及び動作プログラムにより構成される。システムコントローラ５０には操作パネル５２が接続されている。操作パネル５２は、複数のスイッチ、複数のボタン、トラックボール、キーボード等を有する入力デバイスである。
【００３３】
システムコントローラ５０から超音波プローブ１０内の制御部１８へ制御データ５４が送られている。制御部１８はその制御データに従って超音波プローブ１０内の各構成、特に各サブビームフォーマー２４を制御する。システムコントローラ５０から制御部１８へクロックが供給されている。
【００３４】
図２には、サブビームフォーマー２４が示されている。サブビームフォーマー２４は、Ｍ個の送受信器２６−１〜２６−Ｍを含む。それらは同一の構成を有している。ここでは送受信器２６−１をとりあげ、その構成について説明する。
【００３５】
送受信器２６−１は遅延回路３０を有している。遅延回路３０はメモリセル列６０を有し、そのメモリセル列６０は、並列に設けられたＮ個のメモリセル６０ａからなる。個々のメモリセル６０ａは、例えばアナログメモリ（キャパシタ）６０ａにより構成される。換言すれば、個々のメモリセル６０ａは、その前後に設けられた一対のスイッチ６２ａ，６４ａを含めて、サンプルアンドホールド（Ｓ＆Ｈ）回路として機能する。メモリセル列６０の前段にはスイッチ列６２が設けられ、それらはＮ個のスイッチ６２ａからなる。メモリセル列６０の後段にはスイッチ列６４が設けられ、それもＮ個のスイッチ６４ａからなる。
【００３６】
入力信号６６は、スイッチ列６２によって選択された、例えばｋ番目のメモリセルに格納される。設定された遅延時間後、スイッチ列６４の作用によって、ｋ番目のメモリセルから信号が読み出され、それが出力信号６８としてバッファ７０を経由して外部へ出力される。ｋ番目のメモリセルへの信号の書き込み後、ｋ＋１番目のメモリセルへの信号の書き込みが行われ、設定された遅延時間後、そのｋ＋１番目のメモリセルから信号が読み出され、上記同様に出力される。メモリセル列６０がリングメモリのように循環的に使用されて、個々の信号が遅延処理される。換言すれば、メモリセル列が循環的動作を行う。受信時においては、遅延回路３０を利用していわゆる受信ダイナミックフォーカスを行うことが可能である。
【００３７】
スイッチ列６２及びスイッチ列６４の動作は図１に示した制御部によって制御される。図２においては、個々のスイッチの動作を制御するための制御信号が記号φによって示されている。φに続く添え字１〜Ｎはメモリセルの番号（段数）を示しており、それに続くｗ及びｒはそれぞれ書き込み及び読み出しを示している。それに続く番号は、サブビームフォーマーの番号を示している。その番号は１〜Ｍまである。Ｍ個の送受信器２６−１〜２６−Ｍから出力されたＭ個の受信信号が加算回路によって加算され、これによってサブビームフォーミング信号が生成される。
【００３８】
Ｍ個のメモリセル列における特定の段数のメモリセルに対して横断的に共通のノイズ７２が混入し、あるいは、特定の段数のメモリセルにおいて共通のノイズが生じた場合、加算回路でＭ個のノイズが加算される結果、大きな周期的ノイズが生じる。これはＳ／Ｎ比を悪化させ、ひいては超音波画像の画質を劣化させる。そのような現象は、半導体集積回路上に複数のサブビームフォーマーを構築した場合において生じ易い。ノイズが生じる原因として、回路特性のバラツキ、回路レイアウトに起因する寄生容量やクロストーク、等が挙げられる。
【００３９】
図３には、その現象が示されている。１番からＭ番までの受信信号２００−１〜２００−Ｍが加算回路において加算されると、加算後の信号２０２において、比較的に大きい周期的なノイズ２０３が生じる。なお、本願明細書では、各図において既に説明した要素には同一の符号を付し、その説明を省略することにする。
【００４０】
実施形態に係る制御方法によれば、以下に詳しく説明するように、加算段階においてＭ個のノイズの時相が分散化されるように、Ｍ個のメモリセル列の使用開始段数が制御される。その結果、図４に示されるように、加算後の信号２０４においてノイズが目立たなくなる。
【００４１】
図５及び図６には第１実施例が示されている。第１実施例は、Ｍ個の遅延回路へ与えるＭ個のリセット信号（スタートトリガ）のタイミングを不揃いとすることにより、Ｍ個の遅延回路（Ｍ個のメモリセル列）にわたって、使用開始段数を不揃いにするものである。
【００４２】
図５には、制御回路２５Ａが示されている。図１に示した制御部内には、サブビームフォーマーごとに図５に示す制御回路２５Ａが設けられている。サブビームフォーマーの中に制御回路２５Ａが設けられてもよい。制御回路２５Ａは、デコード回路７４Ａ、書き込み制御ブロック７８Ａ、及び、読み出し制御ブロック８０Ａを有している。デコード回路７４Ａには、装置本体又は制御部内のコアモジュールから制御データ７６Ａが与えられている。制御データ７６Ａは、図示の例において、遅延データ８２、クロック８４及びリセットデータ８６を含むものである。
【００４３】
書き込み制御ブロック７８Ａは、Ｍ個の遅延回路に対応したＭ個の書き込み制御モジュールからなる。個々の書き込み制御モジュールは、Ｎ個のメモリセルからなるメモリセル列に与えるＮ個の書き込み制御信号を生成する。読み出し制御ブロック８０Ａは、Ｍ個の遅延回路に対応したＭ個の読み出し制御モジュールからなる。個々の読み出し制御モジュールは、Ｎ個のメモリセルからなるメモリセル列に与えるＮ個の読み出し制御信号を生成する。書き込み制御ブロック７８Ａ及び読み出し制御ブロック８０Ａは、デコード回路７４Ａから供給される制御データに従って動作する。
【００４４】
第１実施例では、リセットデータ８６がＭ個のリセット信号により構成され、Ｍ個のリセット信号がＭ個の書き込み制御モジュール及びＭ個の読み出し制御モジュールに与えられている。個々のリセット信号はスタートトリガとして機能するものである。Ｍ個のリセット信号によるＭ個のリセットタイミングは不揃いとされており、そのようなＭ個のリセット信号をＭ個の書き込み制御モジュール及びＭ個の読み出し制御モジュールに並列的に与えることにより、遅延回路ごとに、使用開始段数を異ならせることが可能となる。
【００４５】
図６には、第１実施例におけるサブビームフォーマーの動作が示されている。サブビームフォーマー内にはＭ個の遅延回路（つまりＭ個のメモリセル列）が含まれる。符号１００はクロックを示している。符号１０２−１は、１番目の遅延回路の動作を規定する１番目のリセット信号つまり１番目のスタートトリガを示している。１０２−２は、２番目の遅延回路の動作を規定する１番目のリセット信号つまり１番目のスタートトリガを示している。符号１０２−Ｍは、最後のＭ番目の遅延回路の動作を規定するＭ番目のリセット信号つまりＭ番目のスタートトリガを示している。それらのリセット信号１０２−１，１０２−２，１０２−Ｍの時相は、互いに相違しており、時間軸上において分散化されている。図６に示す例では、１番目からＭ番目までにわたってリセット信号のタイミングが順番にずらされているが、不規則又はランダム（疑似ランダム）にずらされてもよい。
【００４６】
符号１０４−１は、１番目の遅延回路に与えられるＮ個の書き込み制御信号を示している。符号１０６−１は、１番目の遅延回路に与えられるＮ個の読み出し制御信号を示している。それらの信号はいずれも各メモリセルの前後に設けられたスイッチをオンオフ制御する信号である。Ｎ個の書き込み制御信号１０４−１及びＮ個の読み出し制御信号１０６−１は、１番目のリセット信号１０２−１（具体的にはリセットパルス１１０）を時間的な基準としつつ、生成されるものである。なお、１番目のメモリセル列における第１段のメモリセルについての遅延時間がΔt3で示されている。
【００４７】
符号１０４−２は、２番目の遅延回路に与えられるＮ個の書き込み制御信号を示している。符号１０６−２は、２番目の遅延回路に与えられるＮ個の読み出し制御信号を示している。Ｎ個の書き込み制御信号１０４−２及びＮ個の読み出し制御信号１０６−２は、２番目のリセット信号１０２−２（具体的にはリセットパルス１１２）を時間的な基準としつつ、生成される。なお、２番目のメモリセル列における第１段のメモリセルについての遅延時間がΔt1で示されている。
【００４８】
符号１０４−Ｍは、Ｍ番目の遅延回路に与えられるＮ個の書き込み制御信号を示している（但し、図示されているものはその一部である）。Ｍ番目の遅延回路に与えられるＮ個の書き込み制御信号１０４−Ｍ及びＭ番目の遅延回路に与えられるＮ個の読み出し制御信号は、Ｍ番目のリセット信号１０２−Ｍ（具体的にはリセットパルス１１４）を時間的な基準として生成される。
【００４９】
上記第１実施例によれば、個々のサブビームフォーマー内において、Ｍ個のメモリセル列における使用開始段数を分散化することができる。よって、例えば、複数の遅延回路間において遅延時間が揃っているような場合において、各時相において同じ段数のメモリセルから複数の信号が同時に読み出されて、これにより加算段階においてノイズが増強されてしまう問題を効果的に抑制することが可能である。
【００５０】
なお、Ｍ個のリセット信号は、例えば、送受信開始タイミングで生成され、受信ビームの形成ごとに生成され、遅延時間の切り替えごとに生成される。それら以外のタイミングでＭ個のリセット信号が生成されてもよい。
【００５１】
図７及び図８には第２実施例が示されている。第２実施例は、Ｍ個の遅延回路の動作を規定するＭ個のオフセット（開始メモリセルのずらし量）を不揃いとすることにより、Ｍ個の遅延回路（Ｍ個のメモリセル列）にわたって、使用開始段数を不揃いにするものである。
【００５２】
図７には、制御回路２５Ｂが示されている。サブビームフォーマーごとに図７に示す制御回路２５Ｂが設けられる。上記のように、サブビームフォーマーの中に制御回路２５Ｂが設けられてもよい。制御回路２５Ｂは、デコード回路７４Ｂ、書き込み制御ブロック７８Ｂ、及び、読み出し制御ブロック８０Ｂを有している。デコード回路７４Ｂには、装置本体又は制御部内のコアモジュールから制御データ７６Ｂが与えられている。制御データ７６Ｂは、図示の例において、遅延データ８２、クロック８４及びリセット信号９０を含み、更に、オフセットデータ８８を含んでいる。
【００５３】
書き込み制御ブロック７８Ｂは、基本的に、図５に示した書き込み制御ブロック７８Ａと同様の構成を有している。読み出し制御ブロック８０Ｂは、基本的に、図５に示した読み出し制御ブロック８０Ａと同様の構成を有している。
【００５４】
第２実施例では、リセット信号９０はＭ個の遅延回路に対して共通の１つの信号である。一方、オフセットデータ８８は、Ｍ個のオフセット（オフセット信号）により構成され、Ｍ個のオフセットがＭ個の書き込み制御モジュール及びＭ個の読み出し制御モジュールに並列的に与えられている。
【００５５】
図８には、第２実施例におけるサブビームフォーマーの動作が示されている。上記のように、リセット信号１０２は、Ｍ個の遅延回路（Ｍ個のメモリセル列）について共通の信号である。実際には、リセット信号１０２中のリセットパルス１０６を時間的基準として、Ｍ個の遅延回路が並列的に同期して動作する。
【００５６】
符号１０３−１は１番目のオフセットを示しており（オフセット値：０）、符号１０３−２は２番目のオフセットを示しており（オフセット値：１）、符号１０３−ＭはＭ番目のオフセットを示している（オフセット値：Ｍ−１）。個々のオフセットは、リセットパルスにて定義される基準時刻からの書き込み開始タイミングの遅れ量を規定するものである。Ｍ番目の遅延回路に近付くに従って最初の空白期間が増大しているが、そのような空白期間は実際に使用されない期間なので、それが問題となることはない。
【００５７】
上記第２実施例によれば、個々のサブビームフォーマー内において、不統一のオフセットを利用することにより、Ｍ個のメモリセル列間において、使用開始段数を不揃いにすることが可能である。これにより、加算段階におけるノイズの増強という問題を解消又は軽減することが可能である。図８に示す例では、１番目からＭ番目までにわたってオフセットが線形に増大されているが、不規則又はランダムにオフセットがずらされてもよい。
【００５８】
なお、Ｍ個のオフセットは、例えば、送受信開始タイミングで生成され、受信ビームの形成ごとに生成され、遅延時間の切り替えごとに生成される。それら以外のタイミングでＭ個のリセット信号が生成されてもよい。
【００５９】
図９及び図１０を用いて上記第１実施例の変形例について説明する。図９に示されているように、第１実施例によれば、スタートトリガのタイミングを順次ずらすことによって、Ｍ個のメモリセル列の使用開始段数を不揃いにすることが可能である。もっとも、個々のメモリセルに与えられる遅延時間によっては、同じ段数に属する複数のメモリセルからの同時読み出しという現象が生じてしまうこともある。例えば、図９において、１番目のメモリセル列の初段メモリセルに対して設定された遅延量はΔt3である。２番目のメモリセル列の初段のメモリセルに対して設定された遅延量はΔt2である。符号１２６で示すように、２つのメモリセル列間では、スタートトリガのタイミングが異なるものの、遅延量との関係で、２つの初段メモリセルから同時に信号が読み出されている。
【００６０】
このような場合、例えば、図１０に示されるように、スタートトリガのタイミングを修正することにより、同じ段数からの同時読み出しを避けることが可能である。すなわち、遅延量に基づいて同じ段数からの一定数以上の同時読み出しが予測されるような場合には、スタートトリガのタイミングを修正して、同時読み出しを回避するものである。第２実施例についても同じような問題が生じ得るので、それを回避するために、遅延時間に応じてオフセットを修正すればよい。
【００６１】
もっとも、このような変形例によると、演算及び制御が複雑になるので、超音波プローブ内の電子回路の処理に余裕がある場合において、変形例を採用するのが望ましい。
【００６２】
次に、図１１乃至図１４に基づいて第３実施例について説明する。第１実施例及び第２実施例においては、Ｎ個の制御信号の生成過程において分散化が図られていたが、第３実施例はＮ個の制御信号に対してそれらの生成後につまり事後的に分散化を図るものであり、特に、ハードウエア回路を利用して事後的に分散化を図るものである。
【００６３】
図１１には、振動素子アレイ１４の一部が示されている。振動素子アレイ１４は複数の振動素子１４ａにより構成され、複数の振動素子１４ａには複数の送受信器１５２が接続されている。複数の送受信器１５２により送受信器アレイ１５０が構成される。振動素子アレイ１４に対しては複数のサブアレイ１５が設定され、個々のサブアレイ１５ごとにサブビームフォーマー１５４が設けられる。各サブビームフォーマー１５４は複数の送受信器１５２及び加算回路を含む。
【００６４】
第３実施例では、複数のサブアレイ１５（つまり複数のサブビームフォーマー１５４）にわたって、後述する配線シフト数（不揃いのためのパラメータ）がランダムに設定されている。また、個々のサブアレイ１５内においても振動素子１４ａ単位での配線シフト数がランダムに設定されている。符号１５６及び１５８で示すシンボル（ａ〜ｈ）は、それぞれ異なる配線シフト数を示している。その中には配線シフト数として０が含まれてもよい。実際には、メモリセル列がＮ個のメモリセルで構成される場合、Ｎ−１個の配線シフト数（１〜Ｎ−１の数値）を選択し得る。符号１５６は、素子単位での配線シフト数を示している。図示の例では、サブアレイ間において、かつ、サブアレイ内において、配線シフト数がランダムに設定されている。符号１５８は、二段階のサブビームフォーミングを行う場合における二段階目の遅延加算での配線シフト数を示している。そのような遅延加算でもノイズ増強が生じないように配線シフト数が空間的にランダムに設定されている。
【００６５】
図１２には、第３実施例における制御回路２５Ｃが示されている。サブビームフォーマーごとに図１２に示す制御回路２５Ｃが設けられている。上記のように、サブビームフォーマーの中に制御回路２５Ｃが設けられてもよい。制御回路２５Ｃは、デコード回路７４Ｃ、書き込み制御ブロック７８Ｃ、及び、読み出し制御ブロック８０Ｃを有している。デコード回路７４Ｃには、制御データ７６Ｃが与えられている。制御データ７６Ｃは、図示の例において、遅延データ８２、クロック８４、リセット信号９０を含み、モード選択信号１４８が含まれている。書き込み制御ブロック７８Ｃは、基本的に、図５に示した書き込み制御ブロック７８Ａと同様の構成を有している。読み出し制御ブロック８０Ｃは、基本的に、図５に示した読み出し制御ブロック８０Ａと同様の構成を有している。
【００６６】
第３実施例においては、制御回路２５Ｃの後段に、又は、その出力部として、図１３及び図１４において例示されている配線変更部が設けられる。図１３には、配線シフト数を１とした配線変更部が示されており、その配線変更部は、書き込み制御用配線変更回路１３２及び読み出し制御用配線変更回路１３４により構成されている。そのような配線変更部は、例えば、１番目のサブビームフォーマー内に設けられる。
【００６７】
書き込み制御用配線変更回路１３２は、Ｎ個の書き込み制御信号（符号１３０を参照）又はそれに対して１つ配線が上位側にシフトされたＮ個の書き込み制御信号を選択的に出力する回路である。具体的には、書き込み制御用配線変更回路１３２は、選択回路１３８を有し、それはＮ個のセレクタ１４０によって構成される。Ｎ個のセレクタ１４０には、Ｎ個の書き込み制御信号がそのまま入力されており、また、Ｎ個の書き込み制御信号の配線を１段階上流側へシフトさせることによって構成された配線変更後のＮ個の書き込み制御信号が入力されている。Ｎ個のセレクタ１４０は、モード選択信号１４６に従って、入力されている２種類のＮ個の書き込み制御信号の内のいずれかを選択する。読み出し制御用配線偏向回路１３４は、Ｎ個の読み出し制御信号（符号１４０を参照）又はそれに対して１つ配線が上位側にシフトされたＮ個の読み出し制御信号を選択的に出力する回路である。それは上記の書き込み制御用配線変更回路１３２と同一の構成を有する。
【００６８】
図１４には、配線シフト数を２とした配線変更部が示されており、その配線変更部は、書き込み制御用配線変更回路１３２及び読み出し制御用配線変更回路１３４により構成されている。そのような配線変更部は、例えば、２番目のサブビームフォーマー内に設けられる。他の配線変更部も上記同様に構成することが可能である。例えば、図１１に示したシンボルａに対応するものが図１３に示した配線変更部であり、図１１に示したシンボルｂに対応するものが図１４に示した配線変更部である。ちなみに、配線シフト数が０の場合、配線変更部を設ける必要がない。典型的には、Ｍ個のメモリセル列に対して、Ｍ−１個の配線変更部が設けられる。ランダムに配線シフト数を設定する場合には、Ｍ個のメモリセルに対して、Ｍ個の配線変更部が設けられることもあるし、配線変更部の欠落が２以上になることもある。
【００６９】
第３実施例によっても、サブビームフォーマー単位での加算段階においてノイズが増強されてしまう問題を回避又は軽減することが可能である。第３実施例においては、更に、サブアレイ間でのノイズの増強（２段階目の加算でのノイズの増強）という問題も回避又は軽減することが可能である。もっとも、複数段階のビームフォーミングのそれぞれにおいて第１実施例又は第２実施例として説明した技術が適用されてもよい。なお、第３実施例においては、ハードウエアにより配線変更を行ったが、それをソフトウエアで行うことも可能である。
【００７０】
上記の第１実施例、第２実施例及び第３実施例によれば、複数のメモリセル列を並列動作させる場合において、特定段の複数のメモリセルからノイズが同時に出力されてそれらが加算されてしまう問題を解消又は軽減できる。例えば、ノイズ発生タイミングをＮ段階に分散化させることにより、ノイズの強度を（Ｎ）１／２又はそれに近いものにすることが可能となる。その場合において、メモリセルの追加配置は不要であるので、その面での制御及び構成の複雑さを回避できる。
【符号の説明】
【００７１】
１０  超音波プローブ、１２  装置本体、１４  二次元振動素子アレイ、１８  制御部、２４  サブビームフォーマー、２６  送受信器、３０  遅延回路、６０  メモリセル列。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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