(57)【要約】【課題】出力ポート間のアイソレーション性能を向上させる。【解決手段】高周波増幅回路は、第１増幅回路と、第２増幅回路と、ノイズ指数改善回路とを備え、第１増幅回路及び第２増幅回路のうち一方から増幅した信号を出力する単一出力モードと、第１増幅回路及び第２増幅回路の双方から増幅した信号を出力するスプリット出力モードと、を備える。第１増幅回路は、ソースが第１ソースインダクタを介して接地され、入力信号がゲートに印加される第１トランジスタと、前記第１トランジスタのドレインから出力される信号を増幅した信号をドレインから出力するゲート接地の第３トランジスタと、をカスコード接続する。第２増幅回路は、第１増幅回路と同様の回路定数を有する回路素子を備える。ノイズ指数改善回路は、第１トランジスタのソース及び第２増幅回路の第２トランジスタのソースを、キャパシタを介して接続する。【選択図】図２
2020129722.tif 000002
【特許請求の範囲】
【請求項１】
ソースが第１ソースインダクタを介して接地され、入力信号がゲートに印加される第１トランジスタと、前記第１トランジスタのドレインから出力される信号を増幅した信号をドレインから出力するゲート接地の第３トランジスタと、をカスコード接続した、第１増幅回路と、
ソースが第２ソースインダクタを介して接地され、前記入力信号がゲートに印加される第２トランジスタと、前記第２トランジスタのドレインから出力される信号を増幅した信号をドレインから出力するゲート接地の第４トランジスタと、をカスコード接続した、前記第１増幅回路と同じ回路定数を有する、第２増幅回路と、
前記第１トランジスタのソース及び前記第２トランジスタのソースを、キャパシタを介して接続する、ノイズ指数改善回路と、
を備え、
前記第１増幅回路及び前記第２増幅回路のうち一方から前記増幅した信号を出力する、単一出力モードと、前記第１増幅回路及び前記第２増幅回路の双方から前記増幅した信号を出力する、スプリット出力モードと、を備える、高周波増幅回路。
【請求項２】
前記第１ソースインダクタと、前記第１トランジスタとの間に接続され、前記第１増幅回路から前記増幅した信号を出力する場合にオンされ、前記第１増幅回路から前記増幅した信号を出力しない場合にオフされる、第１スイッチと、
前記第２ソースインダクタと、前記第２トランジスタとの間に接続され、前記第２増幅回路から前記増幅した信号を出力する場合にオンされ、前記第２増幅回路から前記増幅した信号を出力しない場合にオフされる、第２スイッチと、
をさらに備え、
前記ノイズ指数改善回路は、前記第１トランジスタと前記第１スイッチとの間と、前記第２トランジスタと前記第２スイッチとの間と、において接続される、請求項１に記載の高周波増幅回路。
【請求項３】
前記第１ソースインダクタと、前記第１トランジスタとの間に接続され、前記第１増幅回路から前記増幅した信号を出力する場合にオンされ、前記第１増幅回路から前記増幅した信号を出力しない場合にオフされる、第１スイッチと、
前記第２ソースインダクタと、前記第２トランジスタとの間に接続され、前記第２増幅回路から前記増幅した信号を出力する場合にオンされ、前記第２増幅回路から前記増幅した信号を出力しない場合にオフされる、第２スイッチと、
をさらに備え、
前記ノイズ指数改善回路は、前記第１スイッチと前記第１ソースインダクタとの間と、前記第２スイッチと前記第２ソースインダクタとの間と、において接続される、請求項１に記載の高周波増幅回路。
【請求項４】
前記第３トランジスタのドレイン及び前記第４トランジスタのドレインを、キャパシタと抵抗とを直列に接続した回路を介して接続する、アイソレーション改善回路、
をさらに備える、請求項１から請求項３のいずれかに記載の高周波増幅回路。
【請求項５】
前記第１トランジスタのソース及び前記第１ソースインダクタとの間と、前記第１トランジスタのゲートと入力端子との間に接続された容量の入力側のノードとの間に備えられる、第１静電気放電保護回路と、
前記第２トランジスタのソース及び前記第２ソースインダクタとの間と、前記容量の入力側のノードとの間に備えられる、第２静電気放電保護回路と、
をさらに備える、請求項１から請求項４のいずれかに記載の高周波増幅回路。
【請求項６】
ソースが前記第３トランジスタのドレインと接続され、ゲート接地される、第５トランジスタと、
ソースが前記第４トランジスタのドレインと接続され、ゲート接地される、第６トランジスタと、
をさらに備え、
前記第１増幅回路は、前記第５トランジスタのドレインから前記増幅された信号を出力し、
前記第２増幅回路は、前記第６トランジスタのドレインから前記増幅された信号を出力する、
請求項１から請求項５のいずれかに記載の高周波増幅回路。
【請求項７】
ソースが第１ソースインダクタを介して接地され、入力信号がゲートに印加される第１トランジスタと、前記第１トランジスタのドレインから出力される信号を増幅した信号をドレインから出力するゲート接地の第３トランジスタと、をカスコード接続した、第１増幅回路と、
ソースが第２ソースインダクタを介して接地され、前記入力信号がゲートに印加される第２トランジスタと、前記第２トランジスタのドレインから出力される信号を増幅した信号をドレインから出力するゲート接地の第４トランジスタと、をカスコード接続した、前記第１増幅回路と同じ回路定数を有する、第２増幅回路と、
前記第３トランジスタのドレイン及び前記第４トランジスタのドレインを、キャパシタと抵抗とを直列に接続した回路を介して接続する、アイソレーション改善回路、
を備え、
前記第１増幅回路及び前記第２増幅回路のうち一方から前記増幅した信号を出力する、単一出力モードと、前記第１増幅回路及び前記第２増幅回路の双方から前記増幅した信号を出力する、スプリット出力モードと、を備える、高周波増幅回路。
【請求項８】
複数の周波数の信号を選択し、前記入力信号を出力する、ＳＰｎＴ（Single-Pole / n-Throw）スイッチと、
モード間における前記入力信号の整合を取る、入力整合回路と、
をさらに備える請求項１から請求項７のいずれかに記載の高周波増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、高周波増幅回路に関する。
【背景技術】
【０００２】
高周波低雑音増幅器（ＬＮＡ：Low Noise Amplifier）は、一般にＳｉＧｅバイポーラプロセスが用いられてきたが、近年、ＳＯＩ（Silicon On Insulator）ＣＭＯＳプロセスによるものが増えてきている。高周波スイッチＦＥＴをＬＮＡに組み込むことにより、高機能な回路を実現できるためである。近年、無線通信を高速化するため、キャリアアグリゲーション（ＣＡ：Carrier Aggregation）が導入されている。ＣＡのモードには、イントラバンドＣＡがあり、この場合、ＬＮＡの出力を２つに分岐する必要があり、イントラバンドＣＡに対応するＬＮＡを実現するには、出力モードとして単一出力モードとスプリット出力モードが必要となる。しかしながら、スプリット出力モード時の出力間アイソレーションは２５ｄＢ程度が要求されるが、これを実現するのは、容易ではない。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−１７１１６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一実施形態は、出力ポート間のアイソレーション性能を向上させた高周波増幅回路を提供する。
【課題を解決するための手段】
【０００５】
一実施形態によれば、高周波増幅回路は、第１増幅回路と、第２増幅回路と、ノイズ指数改善回路とを備え、第１増幅回路及び第２増幅回路のうち一方から増幅した信号を出力する単一出力モードと、第１増幅回路及び第２増幅回路の双方から増幅した信号を出力するスプリット出力モードと、を備える。第１増幅回路は、ソースが第１ソースインダクタを介して接地され、入力信号がゲートに印加される第１トランジスタと、前記第１トランジスタのドレインから出力される信号を増幅した信号をドレインから出力するゲート接地の第３トランジスタと、をカスコード接続する。第２増幅回路は、第１増幅回路と同様の回路定数を有する回路素子を備える。ノイズ指数改善回路は、第１トランジスタのソース及び第２増幅回路の第２トランジスタのソースを、キャパシタを介して接続する。
【図面の簡単な説明】
【０００６】
【図１】一実施形態に係るＳ２３改善回路の一例を示す回路図。
【図２】一実施形態に係るΔＮＦ改善回路の一例を示す回路図。
【図３】一実施形態に係るΔＮＦ改善回路の一例を示す回路図。
【図４】一実施形態に係るＬＮＡの一例を示すブロック図。
【図５】一実施形態に係るＬＮＡの一例を示す回路図。
【図６】図５の回路における制御信号を示す図。
【図７】図５の回路の単一出力モードにおけるＳパラメータを示す図。
【図８】図５の回路の単一出力モードにおけるＮＦを示す図。
【図９】図５の回路のスプリット出力モードにおけるＳパラメータを示す図。
【図１０】図５の回路のスプリット出力モードにおけるＮＦを示す図。
【図１１】図５の回路における特性を示す図。
【図１２】図５の回路においてＳ２３改善回路が無い場合の特性を示す図。
【図１３】図５の回路においてΔＮＦ改善回路が無い場合の特性を示す図。
【図１４】一実施形態に係るＬＮＡの一例を示す回路図。
【図１５】図１４の回路の単一出力モードにおけるＳパラメータを示す図。
【図１６】図１４の回路の単一出力モードにおけるＮＦを示す図。
【図１７】図１４の回路のスプリット出力モードにおけるＳパラメータを示す図。
【図１８】図１４の回路のスプリット出力モードにおけるＮＦを示す図。
【図１９】図１４の回路における特性を示す図。
【図２０】一実施形態に係るＬＮＡの一例を示す回路図。
【図２１】一実施形態に係るＬＮＡの一例を示す回路図。
【図２２】図２１の回路における制御信号を示す図。
【図２３】図２１の回路の単一出力モードにおけるＳパラメータを示す図。
【図２４】図２１の回路の単一出力モードにおけるＮＦを示す図。
【図２５】図２１の回路のスプリット出力モードにおけるＳパラメータを示す図。
【図２６】図２１の回路のスプリット出力モードにおけるＮＦを示す図。
【図２７】図２１の回路における特性を示す図。
【図２８】一実施形態に係るＬＮＡの一例を示す回路図。
【図２９】一実施形態に係るＬＮＡの一例を示す回路図。
【図３０】図２９の回路における制御信号を示す図。
【図３１】図２９の回路におけるＳ２３改善回路の説明図。
【図３２】図２９の回路の単一出力モードにおけるＳパラメータを示す図。
【図３３】図２９の回路の単一出力モードにおけるＮＦを示す図。
【図３４】図２９の回路のスプリット出力モードにおけるＳパラメータを示す図。
【図３５】図２９の回路のスプリット出力モードにおけるＮＦを示す図。
【図３６】図２９の回路における特性を示す図。
【図３７】図２９の回路とＳ２３改善回路が無い比較例との比較を示す図。
【図３８】一実施形態に係るＬＮＡの一例を示す回路図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。なお、本件明細書と添付図面においては、理解のしやすさと図示の便宜上、一部の構成部分を省略、変更又は簡易化して説明及び図示しているが、同様の機能を期待し得る程度の技術内容も、本実施の形態に含めて解釈することとする。また、本件明細書に添付する図面においては、図示と理解のしやすさの便宜上、適宜縮尺及び縦横の寸法比等を、実物から変更し誇張してある。
【０００８】
説明において、スイッチは、例えば、ｎ型のＭＯＳＦＥＴであってもよい。スイッチは、このＭＯＳＦＥＴのゲートに所定値以上の電圧を印加することによりドレイン・ソース間が導通状態となる。また、ＭＯＳＦＥＴは、ｐ型であってもよく、この場合、ゲートに印加される電圧が所定値以下となる場合に、ドレイン・ソース間が導通状態となる。
【０００９】
まず、各実施形態に共通する２つの改善回路について説明する。
【００１０】
図１は、出力ポート間のアイソレーションを改善するアイソレーション改善回路を備える高周波増幅回路（以下、ＬＮＡと記載する）の回路図である。図１のＬＮＡ１は、例えば、ＳＯＩ基板上に配置可能である。また、ＬＮＡ１の周辺回路、例えば、アンテナスイッチとＬＮＡ１を同一のＳＯＩ基板上に配置してもよい。図１のＬＮＡ１は、例えば、携帯電話やスマートフォン等の無線装置で用いられるが、用途や実装場所は問わない。
【００１１】
ＬＮＡ１は、入力ポートLNAinと、２つの出力ポートである第１出力ポートOUT1と、第２出力ポートOUT2と、を備える。入力ポートLNAinから入力された信号を増幅し、いずれかの出力ポートから出力する単一出力モードと、双方の出力ポートから出力するスプリット出力モードとを備える。特に、単一出力モードは、第１出力ポートOUT1から信号を出力する第１単一出力モードと、第２出力ポートOUT2から信号を出力する第２単一出力モードと、を備える。以下においては、入力ポートLNAinをポート１、第１出力ポートOUT1をポート２、第２出力ポートOUT2をポート３とも記載し、ポート間のアイソレーションは、このポート番号に基づいて指定される。
【００１２】
ＬＮＡ１は、第１出力ポートOUT1を備える第１増幅回路２と、第２出力ポートOUT2を備える第２増幅回路３と、アイソレーション改善回路１０と、を備える。第１増幅回路２は、第１トランジスタFET11と、第３トランジスタFET21と、第１ソースインダクタLs1と、第１スイッチSw1と、第１出力整合抵抗Rd1と、第１出力整合インダクタLd1と、第１出力整合キャパシタCout1と、を備える。
【００１３】
入力ポートLNAinに入力された高周波信号は、第１トランジスタFET11のゲートに入力される。電源電圧VDDと第３トランジスタFET21のドレインとの間に接続される第１出力ポートOUT1からこの入力された高周波信号が増幅されて出力される。すなわち、第１ソースインダクタLs1と、第１トランジスタFET11と、第３トランジスタFET21と、出力整合のための第１出力整合抵抗Rd1と、第１出力整合インダクタLd1と、第１出力整合キャパシタCout1により信号が増幅され、さらに、整合されて出力される。この動作は、一般的なソース接地ＦＥＴとゲート接地ＦＥＴを接続させたカスコード接続増幅回路によるＬＮＡと同等の動作であるので、詳しい説明は省略する。
【００１４】
なお、各種出力整合用の回路素子は、一例として示したものであり、以下に説明する実施形態における本質的な点ではない。すなわち、出力整合用の回路素子は、別の構成であっても構わないし、第１増幅回路２の外側、広義では、ＬＮＡ１の外側において備えられているものであってもよい。
【００１５】
同様に、第２増幅回路３は、第２トランジスタFET12と、第４トランジスタFET22と、第２ソースインダクタLs2と、第２出力整合抵抗Rd2と、第２出力整合インダクタLd2と、第２出力整合キャパシタCout2と、を備え、入力端子LNAinに入力された高周波信号を第２出力ポートOUT2から増幅して出力する。
【００１６】
これらの増幅回路において、スプリット出力モードの場合には、第１スイッチSw1及び第２スイッチSw2がオンとなり、双方の増幅回路がソースインダクタと接続され、信号が増幅されて出力する動作を行う。一方で、単一出力モードの場合、例えば、第１増幅回路のみから増幅信号を出力する場合には、第１スイッチSw1をオンに、第２スイッチSw2をオフにする。この結果、第１増幅回路においては信号を増幅してポート２から出力するが、第２増幅回路においては信号の増幅自体の動作を行わない。ゲートが高周波的に接地される第３トランジスタFET21及び第４トランジスタFET22のゲートに印加されるバイアス電圧も同様に制御してもよい。このように、単一出力モードにおいては、スイッチ及びトランジスタを出力するポートに対応してオン／オフ状態を切り替えてもよい。それぞれのトランジスタ、及び、スイッチの状態は、後述の各実施形態において詳しく記載する。
【００１７】
アイソレーション改善回路１０は、ポート２と、ポート３との間のアイソレーションを改善する回路である。アイソレーション改善回路１０は、第３スイッチSw3と、アドミタンス素子１２と、を備える。以下においては、アイソレーション改善回路のことをＳ２３改善回路とも記載する。アイソレーション改善回路１０は、第３トランジスタFET21のドレインと、第４トランジスタFET22のドレインとを接続する。
【００１８】
より詳しくは、信号を増幅するトランジスタと、出力ポート（出力整合回路）との間にＳ２３改善回路１０がこれらのポート同士を接続するように備えられる。すなわち、図に示すように、Ｓ２３改善回路１０は、第３トランジスタFET21と第１出力ポートOUT1との間のノードn1、及び、第４トランジスタFET22と第２出力ポートOUT2との間のノードn2の間を接続する。
【００１９】
第３スイッチSw3は、例えば、スプリット出力モードにおいてオンとなり、単一出力モードにおいてオフとなるように制御されるスイッチである。このように、第３スイッチSw3により、出力モードに基づいて、Ｓ２３改善回路１０の接続状態を遷移させる。
【００２０】
ここで、入力ノードLNAinを接地電位とし、かつ、出力整合キャパシタCout1、Cout2およびＳ２３改善回路１０を取り除いた回路を仮想回路Aとし、前記仮想回路Aにおけるノードn1を第１ポート、ノードn2を第２ポートとしたときのＹパラメータのY21成分をY21(A)とする。また、アドミタンス素子１２の一方の端子を第１ポートとし、他方の端子を第２ポートとしたときのＹパラメータのY21成分をY21(B)とする。
【００２１】
本実施形態においては、Y21(B)＝−Y21(A)になるように設定される。すなわち、アドミタンス素子１２は、スプリット出力モードにおいてノードn1とノードn2との間のアドミタンスを打ち消す。それによりＬＮＡ１のＳ２３が改善する。単純には、アドミタンス素子１２は、例えば、直列に接続された抵抗とキャパシタとを備える。
【００２２】
このようなＳ２３改善回路１０を備えることにより、スプリット出力モードにおいては、第１出力端子OUT1と第２出力端子OUT2の間のアイソレーションが改善される。
【００２３】
図２は、スプリット出力モード時にノイズを低減するノイズ指数改善回路を備えるＬＮＡの回路図である。上述のＬＮＡ１と同様に、例えば、ＳＯＩ基板上に配置可能である。
【００２４】
図２におけるＬＮＡ１において、上述した第１増幅回路２及び第２増幅回路３の構成は同様である。一方で、アイソレーション改善回路の代わりに、ノイズ指数改善回路２０を備える。ノイズ指数改善回路２０は、第１増幅回路２及び第２増幅回路３において、他方の増幅回路からのノイズを抑制する回路である。以下においては、ΔＮＦ改善回路とも記載する。ΔＮＦ改善回路２０は、第１トランジスタFET11と第１スイッチSw1との間のノードn3、及び、第２トランジスタFET12と第２スイッチSw2との間のノードn4とを接続する。
【００２５】
ΔＮＦは、（スプリット出力時のＮＦ）−（単一出力時のＮＦ）として表される値であり、スプリット出力時と単一出力時とのモード間におけるノイズ指数の差を表す。ΔＮＦ改善回路２０は、スプリット出力の場合にオンされ、スプリット出力時における出力のノイズを単一出力時における出力のノイズレベルまで低く抑えようとする回路である。
【００２６】
ΔＮＦ改善回路２０は、第４スイッチSw4と、キャパシタCsxと、を備える。第４スイッチSw4は、単一出力モード時には、オフとなり、ΔＮＦ改善回路は、それぞれの増幅回路と接続されない状態となる。一方で、スプリット出力モードの場合、第４スイッチSw4がオンとなり、第１トランジスタFET11のソースと、第２トランジスタFET12のソースとの間にキャパシタCsxが接続される。
【００２７】
キャパシタCsxの役割を説明するため、第２トランジスタFET12のチャネルで発生したノイズが第１トランジスタFET11のゲートに回り込む様子を説明する。第２トランジスタFET12のチャネルで発生した電流ノイズはノードn4にノイズ電圧を誘起する。そのノイズ電圧は第２トランジスタFET12のゲート・ソース間容量を介して第１トランジスタFET11のゲートに回り込む。一方、容量Csxと第１トランジスタFET11のゲート・ソース間容量を介しても第１トランジスタFET11のゲートに回り込む。よって、両者の伝達経路の位相差が１８０°になるように調整されていれば、第２トランジスタFET12のチャネルで発生したノイズが第１トランジスタFET11のゲートに回り込む込むことはない。同様に、第１トランジスタFET11のチャネルで発生したノイズが第２トランジスタFET12のゲートに回り込むことはない。
【００２８】
本実施形態ではそのようにキャパシタCsxが調整されている。具体的にはＬＮＡ１の増幅対象である周波数帯の中心付近でΔＮＦが最小となるように調整されている。
【００２９】
例えば、図に示す破線は、各トランジスタにおけるソース・ゲート間の寄生容量である。第２トランジスタFET12でノイズが発生すると、第２トランジスタFET12の寄生容量を介して、第１トランジスタFET11及び第２トランジスタFET12のゲートへとノイズが伝達される。ΔＮＦ改善回路２０が無い場合、このノイズは、入力信号に加算されて第１トランジスタFET11のゲートへと印加される。
【００３０】
そこで、このノイズの位相を１８０°ずらして、第１トランジスタFET11のソース・ゲート間の寄生容量を介して第１トランジスタFET11のゲートにフィードバックする信号をΔＮＦ改善回路２０において生成し、ノイズを打ち消す。同様に、第１トランジスタFET11でノイズが発生した場合にも、ΔＮＦ改善回路により第１トランジスタFET11及び第２トランジスタFET12のゲートに印加されるノイズを相殺する。
【００３１】
図３は、ΔＮＦ改善回路２０の別の配置例を示すものである。この図３に示すように、ΔＮＦ改善回路は、第１スイッチSw1と第１ソースインダクタLs1の間のノードn5、及び、第２スイッチSw2と第２ソースインダクタLs2との間のノードn6を接続するように備えられてもよい。
【００３２】
なお、上記においては、増幅回路内の信号増幅のトランジスタを２段で構成するものとしたが、３段以上の構成であってもよい。例えば、第１増幅回路は、第１トランジスタFET11と、第３トランジスタFET21に加え、同じく高周波的にゲートが接地される第５トランジスタを備えてもよい。第５トランジスタは、そのソースが第３トランジスタFET21のドレインと接続するように直列に、第３トランジスタFET21とポート２との間に備えられる。
【００３３】
図４は、ＬＮＡ１の具体的な実装例である。ＬＮＡ１は、第１増幅回路２と、第２増幅回路３と、Ｓ２３改善回路１０と、ΔＮＦ改善回路２０と、に加え、例えば、ＳＰｎＴスイッチ４と、入力整合回路５と、をさらに備える。
【００３４】
ＳＰｎＴスイッチ４（Single-Pole n-Throw Switch）は、ｎ個のバンドに対応したｎ個の入力信号INの中から増幅すべき信号を選択するバンドセレクトスイッチである。例えば、Band7（2620MHz〜2690MHz）とBand41（2496MHz〜2690MHz）のどちらかを選択して増幅する場合、Band7はBand41に包含されるため、Band41用に設計された増幅回路の前段にSPDT (Single-Pole Double-Throw)スイッチが設けられる。
【００３５】
以下で説明するＬＮＡ１には、Band41の周波数帯に属する周波数の信号を選択して出力する。第１増幅回路２及び第２増幅回路３以外にも、多数の周波数帯に対応する増幅回路を、ＬＮＡ１は、備えていてもよいし、ＳＰｎＴスイッチ４からＬＮＡ１の外部の増幅回路に対して出力をしてもよい。この場合複数のＬＮＡ等をＳＰｎＴスイッチ４と同一のＳＯＩ基板上に備えてもよい。
【００３６】
ＳＰｎＴスイッチ４から出力された信号は、端子SWoutからいったん外部へと出力され、外部インダクタLextを介して入力信号として、入力ポートLNAinから入力される。外部インダクタLextと並列に、ＬＮＡ１内に、入力整合回路５を備えてもよい。
【００３７】
入力された信号は、上述のように、並列に備えられた第１増幅回路２及び第２増幅回路３において増幅され、単一出力又はスプリット出力のモードにより出力される。出力ポート間のアイソレーション特性又はノイズ特性は、これら２つの増幅回路の間に少なくともいずれか１つが備えられたＳ２３改善回路１０及びΔＮＦ改善回路２０を介して改善される。
【００３８】
なお、図４には示されていないが、各ブロックは、必要に応じて、電源電圧Ｖｄｄ、Ｖｓｓ（又はＧＮＤ）と接続され、必要な電力が供給される。また、回路中の各トランジスタには、必要に応じて（例えば、出力モードに応じて）そのゲートにバイアス電圧が外部から印加される。ＬＮＡ１は、これらの電源電圧、バイアス電圧等の入力を受け付ける入力端子が備えられていてもよい。また、ゲートにバイアス電圧を印加する場合には、高周波雑音を抑制する抵抗と接地キャパシタ等を必要に応じて備えてもよい。
【００３９】
以下、これらの回路について、より具体的な実施形態を示し、説明する。
【００４０】
（第１実施形態）
図５は、本実施形態に係るＬＮＡ１の一例を示す図である。以下の実施形態においては、一例としてBand41の周波数帯（2496MHz−2690MHz）について説明するが、これに限られるものではない。例えば、他の周波数帯に対しては、回路定数を変えた回路素子を用いることにより同様の回路構成により性能を向上させる。
【００４１】
第１増幅回路２及び第２増幅回路３は、基本的には、前述したものと同様である。第１増幅回路２は、さらに、第１単一出力モードにおいてオンする第５スイッチFETsw5aと、第５スイッチFETsw5aにより接続状態が制御されるキャパシタCin1が備えられる。同様に、第２増幅回路３は、第６スイッチFETsw5bと、キャパシタCin2が備えられる。これらのキャパシタは、入力側における整合回路として動作する。すなわち、これらのキャパシタは、単一出力モードは、スプリット出力モードと比較してインピーダンスが変化するため、両出力モードにおけるインピーダンスを整合するために備えられる。
【００４２】
第１出力整合抵抗Rd1、第２出力整合抵抗Rd2は、利得調整を行うべく図に示すように可変抵抗としてもよい。さらに、各出力モードに対応して出力ポートから信号を出力するか否かを決定する第１出力スイッチSW1、第２出力スイッチSW2が備えていてもよい。すなわち、第１単一出力モード及びスプリット出力モードにおいてオンされ、第２出力モードにおいてオフされる第１出力スイッチSW1と、第２単一出力モード及びスプリット出力モードにおいてオンされ、第１出力モードにおいてオフされる第２出力スイッチSW2を備えていてもよい。
【００４３】
ＬＮＡ１は、第１増幅回路２と第２増幅回路３とを接続するＳ２３改善回路１０と、ΔＮＦ改善回路２０と、を備える。
【００４４】
Ｓ２３改善回路１０は、それぞれの増幅回路側において、第３スイッチFETsw3a、FETsw3bを備える。これらのスイッチの間に、アドミタンス素子１２として直列に接続された抵抗Rdxと、キャパシタCdxを備える。抵抗Rdx及びキャパシタCdxは、前述したように、ノードn1とノードn2との間におけるアドミタンスを打ち消す値を有するように調整される。
【００４５】
第３スイッチFETsw3a、FETsw3bは、ゲート同士が接続されていてもよい。これらのスイッチは、スプリット出力モードにおいてオンされ、第１単一出力モード及び第２単一出力モードにおいてオフされるようにゲートに信号が入力される。例えば、第３スイッチFETsw3a、FETsw3bは、ｐ型のＭＯＳＦＥＴを備える。
【００４６】
ΔＮＦ改善回路２０は、ノードn3、n4の間に接続され、それぞれの増幅回路側において、第４スイッチFETsw4a、FETsw4bを備える。これらのスイッチの間に、ΔＮＦ改善キャパシタCsx（ノイズ指数改善素子）が備えられる。ΔＮＦ改善キャパシタCsxは、前述したように、第２トランジスタFET12から第１トランジスタFET11へと伝達するノイズが、周波数帯の中央付近、例えば、Band41の周波数帯の中央付近において位相が１８０°ずれる（反転する）ようにその値が調整される。
【００４７】
第４スイッチFETsw4a、FETsw4b（ノイズ指数改善回路第１／第２切替スイッチ）は、ゲート同士が接続されていてもよい。これらのスイッチは、スプリット出力モードにおいてオンされ、第１単一出力モード及び第２単一出力モードにおいてオフされるようにゲートに信号が入力される。例えば、第４スイッチFETsw4a、FETsw4bは、ｎ型のＭＯＳＦＥＴを備える。
【００４８】
ＬＮＡ１は、さらに、第１増幅回路２のノードn5、及び、第２増幅回路３のノードn6と入力ポートLNAinとの間にそれぞれ接続された、静電気放電保護回路（以下、ＥＳＤ保護回路と記載する）D1、D2を備える。ＥＳＤ保護回路D1、D2は、入力側のＥＳＤから増幅回路の保護を行う回路である。ＥＳＤ保護回路D1、D2は、例えば、ＰＮ接合ダイオードを図に示すように、並列に逆向きに配置して構成される。従来のＥＳＤ保護回路は入力ポートLNAinと接地電位との間に設けられるが、図５のように接続することで、ＥＳＤ保護回路D1の寄生容量が第１増幅回路の入力整合回路の一部となり、ＥＳＤ保護回路D2の寄生容量が第２増幅回路の入力整合回路の一部となるため、入力反射特性が改善する。
【００４９】
図６は、図５の回路において、各モードにおけるスイッチの状態又は印加される電圧の状態を示す表である。出力モードは、単一出力モード及びスプリット出力モードのことを示す。アクティブ出力とは、信号が出力されるポートを示す。第１単一出力モードでは、出力ポートOUT1が、第２単一出力モードでは、出力ポートOUT2が、スプリット出力モードでは、出力ポートOUT1、OUT2がアクティブ出力となる。
【００５０】
VB21、VB22は、それぞれ、第３トランジスタFET21のゲート、第４トランジスタFET22のゲートへ印加されるバイアス電圧である。Cont1、Cont2、Cont3及びCont4は、それぞれ、第１単一出力モードを動作させる信号、第２単一出力モードを動作させる信号、いずれかの単一出力モードを動作させる信号及びスプリット出力モードを動作させる信号である。
【００５１】
第１出力整合抵抗Rd1、第２出力整合抵抗Rd2は、各出力ポートから出力される信号の利得を調整するために、可変抵抗としている。その抵抗値を示すのがRd1、Rd2の列で示される。SW1、SW2は、それぞれ第１出力スイッチSW1及び第２出力スイッチSW2のオン／オフ状態を示す。
【００５２】
図６に示すように各スイッチ等に信号が入力されると、図５におけるＬＮＡ１において、第１単一出力モード、第２単一出力モード、及び、スプリット出力モードのモードが変更される。
【００５３】
例えば、図６に示すように第１単一出力モード、すなわち、出力モードが単一出力でアクティブ出力がOUT1である場合、VB21がオンされることにより、第３トランジスタFET21がオンに、Cont1をHighとすることにより、第１スイッチFETsw1がオンに、Cont3をHighとすることにより、第５スイッチFETsw5aがオンに、そして、SW1がオンになる。
【００５４】
この場合、入力された信号は、キャパシタCxを介して第１トランジスタFET11のゲートにバイアス電圧VB1でバイアスを掛けられて入力され、かつ、第１トランジスタFET11は、第１スイッチFETsw1がオンすることにより第１ソースインダクタLs1を介して接地される。キャパシタCx及び第１ソースインダクタは、入力整合回路として機能する。また、キャパシタCxには、信号の直流成分を除去する機能もある。そして、第５スイッチFETsw5aがオンになることにより、ゲート−ソース間にキャパシタが接続される。第１トランジスタFET11のドレインは、第３トランジスタFET21のソースと接続され、第１出力整合回路を介して第１出力ポートOUT1から出力される。
【００５５】
一方で、バイアス電圧VB22がオフされることにより、第２増幅回路の第４トランジスタFET22は、オフとなる。同様に、Cont2をLowとすることにより、第２スイッチFETsw2がオフとなる。Cont3をHighとすることにより、Ｓ２３改善回路１０は、第３スイッチFETsw3a、FETsw3bがオフとなり、動作しない。同様に、Cont4をLowとすることにより、ΔＮＦ改善回路２０も、動作しない。このように、出力ポートOUT1から増幅された信号が出力されることとなる。
【００５６】
この場合、第１出力整合抵抗Rd1を小さくすることにより、単一出力モードの利得が抑えられ、スプリット出力モードとの利得差が抑えられる。第２増幅回路３のみから出力する第２単一出力モードについても、同様の動作を行う。
【００５７】
スプリット出力モードである場合、VB21、VB22をともにオン、Cont1、Cont2をともにHighとし、SW1、SW2をともにオンとすることから、第３トランジスタFET21、第４トランジスタFET22、第１スイッチFETsw1、第２スイッチFETsw2が全てオンとなる。このため、第１増幅回路２、第２増幅回路３ともに出力ポートと接続され、各出力ポートから信号が出力される。
【００５８】
さらに、Cont3をLowとすることから、キャパシタCin1、Cin2が動作しない状態となり、かつ、第３スイッチFETsw3a、FETsw3bがともにオンとなりＳ２３改善回路１０がノードn1、n2間において、第１増幅回路２と第２増幅回路３とを接続する。また、Cont4をHighとすることから、第４スイッチFETsw4a、FETSw4bがともにオンとなり、ΔＮＦ改善回路２０がノードn3、n4間において第１増幅回路２と第２増幅回路３とを接続する。
【００５９】
このように、図６のように制御信号を入力することにより、各単一出力モード及びスプリット出力モードの３つの出力モードを切り替えることが可能となる。さらに、スプリット出力モードにおいては、Ｓ２３改善回路１０と、ΔＮＦ改善回路２０の双方の回路がアクティブな状態となる。
【００６０】
以下、本実施形態の単一出力モード時及びスプリット出力モード時における入出力特性を示すパラメータ等についてシミュレーション結果を記載する。例えば、電源電圧を１．８Ｖとし、対象とする周波数帯域をBand41とした。以下の図面において、Ｓパラメータのグラフについては、ｍ１は、周波数２４９６ＭＨｚにおける観測、ｍ２は、周波数２５９３ＭＨｚにおける観測、ｍ３は、周波数２６９０ＭＨｚにおける観測を示す。また、ＮＦのグラフについては、ｍ４は、周波数２４９６ＭＨｚにおける観測、ｍ５は、周波数２５９３ＭＨｚにおける観測、ｍ６は、周波数２６９０ＭＨｚにおける観測を示す。
【００６１】
図７は、本実施形態に係るＬＮＡ１による単一出力モード時の入出力特性であるＳパラメータ（Scattering Parameter）を示す図である。記述の簡単のために、入力ポートをポート１、出力ポートをポート２又はポート３として各Ｓパラメータを、Ｓ２１等と表す。実線は、Ｓ２１を、破線は、Ｓ１１を、点線は、Ｓ２２を示す。
【００６２】
入力信号に対する出力信号の増幅の度合いはＳ２１で表すことができる。Ｓ２１は、着目している周波数帯域（Band41）において大きいほど利得が高いことを示す。入力信号に対し、入力側のポートに対する反射の度合い（反射特性）は、Ｓ１１で表され、高周波回路においては、入出力ポートにおいて原則的にインピーダンス整合が求められるので、低いこと（例えば、−１０ｄＢ以下であること）が望まれる。
【００６３】
図に示すように、Ｓ２１のカーブは、着目している周波数帯域において高い値であることが分かる。一方で、Ｓ１１及びＳ２２のカーブは、着目している周波数帯域において低く抑えられていることが分かる。
【００６４】
図の上部に示している数値は、各観測点における各パラメータの数値を表す。単一出力モードにおける利得は、１８ｄＢである。また、Ｓ１１は、一般的に帯域内において要求される値（−８ｄＢ以下）を満たしている。Ｓ２２も、一般的に帯域内において要求される値（−１２ｄＢ以下）を満たしている。
【００６５】
図８は、本実施形態に係るＬＮＡ１による単一出力モード時のノイズ指数（ＮＦ：Noise Figure）を示す図である。観測した周波数帯において、ＮＦは、０．８６ｄＢを超えない程度のよい特性を示している。
【００６６】
図９は、本実施形態に係るＬＮＡ１によるスプリット出力モード時のＳパラメータを示す図である。一点鎖線は、Ｓ２３を示す。入力信号に対する出力信号の増幅の度合いは、上述したように、Ｓ２１で表される。上述した単一出力モードと同様に、入力ポートに対する反射は、Ｓ１１、出力ポートに対する反射はＳ２２とする。さらに、スプリット出力モード固有の問題として、出力ポート間の信号の伝播が問題となる。このポート３からポート２への伝達特性を示すＳパラメータをＳ２３として表す。なお、Ｓ３１、Ｓ３２、Ｓ３３に関しては示していないが、第１増幅回路２と第２増幅回路３の回路定数を同じとしているため、基本的にはＳ２１、Ｓ２３、Ｓ２２と同様の結果を得ることができる。
【００６７】
図に示すように、Ｓ２１のカーブは、着目している周波数帯域において高い値であることが分かる。一方で、Ｓ１１、Ｓ２２及びＳ２３のカーブは、着目している周波数帯域において低く抑えられていることが分かる。スプリット出力モードの利得は、１７ｄＢである。また、Ｓ２３は、−３５．１ｄＢ以下であり、一般的に要求される値（−２５ｄＢ以下）を満たしている。
【００６８】
単一出力モードにおけるＳ２３は、明示していないが、SW1、SW2のうち、オフ状態のアイソレーションにより、ポート２、ポート３間のアイソレーションが確保される。
【００６９】
図１０は、本実施形態に係るＬＮＡ１によるスプリット出力モード時のノイズ指数を示す図である。観測した周波数帯において、１．０３ｄＢを超えない程度のよい特性を示している。また、スプリット出力モードにおける帯域中心のノイズ指数が、単一出力モードに対して、０．１１ｄＢしか劣化していないことに留意されたい。
【００７０】
図１１は、上記説明したパラメータ等をまとめたものである。Idd_lnaは、ＬＮＡ１に入力されるバイアス電流のことを示す。バイアス電流Idd_lnaは、高周波信号が入力されていない場合に、ＶＤＤ端子からＬＮＡ１へと流れ込む電流である。一般に、バイアス電流を適切な範囲で大きい値に設定すると、高い利得を得ることができる。本実施形態においては、一例として、単一出力モードでは、６．３ｍＡ、スプリット出力モードでは、１２．６ｍＡとしている。
【００７１】
fcenterは、帯域の中央の周波数、すなわち、図中におけるｍ２、ｍ５における結果を示す。帯域内と示された箇所は、帯域内で最も悪い結果を記載したものである。
【００７２】
Ｓ２３改善回路１０と、ΔＮＦ改善回路２０の効果について、比較例を示して記載する。下記の例においては、それぞれスプリット出力モードにおける結果を示している。
【００７３】
図１２は、Ｓ２３改善回路１０が無い場合のＬＮＡと、本実施形態に係るＬＮＡ１について、ポート２とポート３との間の伝達特性を示すグラフである。ターゲットである周波数帯において、本実施形態に係るＬＮＡ１は、十分に小さいＳ２３の値を有していることがわかる。上述したように、これらは、一般的に要求される値より十分小さい値を取っている。
【００７４】
一方で、Ｓ２３改善回路１０が無い場合のＬＮＡは、比較例Ａとして破線で示されている。グラフから分かるように、本実施形態に比べて大きい値を取っていることが分かる。さらには、一般的に要求される値−２５ｄＢを大きく上回る結果となっている。このことから、Ｓ２３改善回路１０は、出力間アイソレーションを改善する効果を奏していることが分かる。
【００７５】
図１３は、ΔＮＦ改善回路２０が無い場合のＬＮＡと、本実施形態に係るＬＮＡ１について、ＮＦを示すグラフである。ターゲットである周波数帯において、本実施形態に係るＬＮＡ１は、十分に小さいＮＦの値を有していることが分かる。上述したように、よいノイズ特性を有している。
【００７６】
一方で、ΔＮＦ改善回路２０が無い場合のＬＮＡは、比較例Ｂとして破線で示されている。グラフから分かるように、本実施形態に比べて大きい値を取っていることが分かる。このことから、ΔＮＦ改善回路２０は、ノイズ指数を改善する効果を奏していることが分かる。
【００７７】
以上のように、本実施形態によれば、単一出力モードとスプリット出力モードを有するＬＮＡについて、出力間アイソレーションを改善するＳ２３改善回路１０と、ノイズ特性を改善するΔＮＦ改善回路２０と、を備えることにより、出力間アイソレーションを高めるとともに、ノイズを低減させることが可能である。また、バンドセレクトスイッチとして機能するＳＰｎＴスイッチ４と同じＳＯＩ上に各増幅回路等を配置できるため、小型化及び低消費電力化も望むことができる。さらに、ＥＳＤ保護回路を有することにより、静電気放電についても耐性を有する。
【００７８】
（第２実施形態）
図１４は、本実施形態に係るＬＮＡ１の一例を示す図である。第１増幅回路２及び第２増幅回路３は、基本的に前述の第１実施形態と同様である。Ｓ２３改善回路１０及びΔＮＦ改善回路２０についても、前述の第１実施形態と同様であるが、ΔＮＦ改善回路２０は、ノードn5、n6間において第１増幅回路２と第２増幅回路３とを接続する。
【００７９】
また、ＬＮＡ１内において直列に接続された入力整合キャパシタC1と第７スイッチFETsw6を備える入力整合回路５が外部インダクタLextと並行に接続される。この入力整合回路５は、前述した図５における第５スイッチFETsw5aとキャパシタCin1及び第６スイッチFETsw5bとキャパシタCin2の代わりに備えられる。単一出力モードにおいてキャパシタC1がオンし、スプリット出力モードにおいてキャパシタC1がオフするようにスイッチされる。
【００８０】
図１４の回路において、各モードのスイッチ状態又は印加される電圧の状態は、第１実施形態と同様に図６に示す通りである。Cont3がHigh、すなわち、単一出力モードの場合には、第７スイッチFETsw6がオンとなり、キャパシタC1が外部インダクタLextと並列に接続され、入力信号の整合を行う。図６に示すように各スイッチ等に信号が入力されると、図１４におけるＬＮＡ１において、第１単一出力モード、第２単一出力モード、及び、スプリット出力モードのモードが変更される。
【００８１】
以下、本実施形態の単一出力モード時及びスプリット出力モード時における入出力特性を示すパラメータ等についてシミュレーション結果を記載する。例えば、電源電圧を１．８Ｖとし、対象とする周波数帯域をBand41とした。
【００８２】
図１５は、本実施形態に係るＬＮＡ１による単一出力モード時の入出力特性であるＳパラメータを示す図である。
【００８３】
図に示すように、Ｓ２１のカーブは、着目している周波数帯域において高い値であることが分かる。一方で、Ｓ１１及びＳ２２のカーブは、着目している周波数帯域において低く抑えられていることが分かる。
【００８４】
単一出力モードにおける利得は、１８ｄＢ程度である。また、Ｓ１１は、一般的に帯域内において要求される値（−８ｄＢ以下）を満たしている。Ｓ２２も、一般的に帯域内において要求される値（−１２ｄＢ以下）を満たしている。
【００８５】
図１６は、本実施形態に係るＬＮＡ１による単一出力モード時のノイズ指数を示す図である。観測した周波数帯において、ＮＦは、０．７７ｄＢを超えない程度のよい特性を示している。
【００８６】
図１７は、本実施形態に係るＬＮＡ１によるスプリット出力モード時のＳパラメータを示す図である。Ｓ２１のカーブは、着目している周波数帯域において高い値であることが分かる。一方で、Ｓ１１、Ｓ２２及びＳ２３のカーブは、着目している周波数帯域において低く抑えられていることが分かる。スプリット出力モードの利得は、１７ｄＢ程度である。また、Ｓ２３は、−３２．４ｄＢ以下であり、一般的に要求される値（−２５ｄＢ以下）を満たしている。
【００８７】
単一出力モードにおけるＳ２３は、明示していないが、SW1、SW2のうち、オフ状態のアイソレーションにより、ポート２、ポート３間のアイソレーションが確保される。
【００８８】
図１８は、本実施形態に係るＬＮＡ１によるスプリット出力モード時のノイズ指数を示す図である。観測した周波数帯において、０．８５ｄＢを超えない程度のよい特性を示している。また、スプリット出力モードにおける帯域中心のノイズの指数が、単一出力モードに対して、０．０７６ｄＢしか劣化していないことに留意されたい。
【００８９】
図１９は、上記説明したパラメータ等をまとめたものである。本実施形態においては、バイアス電流を、一例として、単一出力モードでは、６．３ｍＡ、スプリット出力モードでは、１２．６ｍＡとしている。
【００９０】
以上のように、本実施形態によっても、単一出力モードとスプリット出力モードを有するＬＮＡについて、出力間アイソレーションを改善するＳ２３改善回路１０と、ノイズ特性を改善するΔＮＦ改善回路２０と、を備えることにより、出力間アイソレーションを高めるとともに、ノイズを低減させることが可能である。同様に、バンドセレクトスイッチとして機能するＳＰｎＴスイッチ４と同じＳＯＩ上に各増幅回路等を配置できるため、小型化及び低消費電力化も望むことができる。
【００９１】
図２０は、本実施形態において、ΔＮＦ改善回路２０の接続箇所をノードn3、n4との間にしたものである。すなわち、図２の位置にΔＮＦ改善回路２０を移動したものである。このように接続位置をかえることによっても、同様の効果を得ることが可能である。
【００９２】
（第３実施形態）
図２１は、本実施形態に係るＬＮＡ１の一例を示す図である。第１増幅回路２及び第２増幅回路３は、基本的に第１実施形態と同様であるが、ゲート接地するトランジスタを１段増やしたものである。また、これらのゲート接地のトランジスタを増やす代わりに、Ｓ２３改善回路１０を削除したものである。
【００９３】
第１増幅回路２は、高周波的にゲート接地する第３トランジスタFET21のドレインと第１出力整合回路との間に、さらに、第５トランジスタFET31を備える。第５トランジスタFET31は、ゲートが高周波的に接地され、ソースが第３トランジスタFET21のドレインと接続され、ドレインが第１出力整合回路を介して出力ポートOUT1と接続される。
【００９４】
同様に、第２増幅回路３は、高周波的にゲート接地する第６トランジスタFET32を備え、第６トランジスタFET32は、そのソースが第４トランジスタFET22のドレインと接続され、ドレインが第２出力整合回路を介して出力ポートOUT2と接続される。
【００９５】
これらの第５トランジスタFET31及び第６トランジスタFET32には、第３トランジスタFET21及び第４トランジスタFET22とそれぞれ同期して同じオン・オフ状態となるようなバイアス電圧が印加される。
【００９６】
なお、各出力整合回路に別々の電源電圧VDD1、VDD2が入力されているが、これには限られない。例えば、前述のＬＮＡ１と同様に、VDD1、VDD2は、共通のVDDであってもよい。
【００９７】
図２２は、各モードのスイッチの状態又は印加させる電圧の状態を示す表である。基本的には、前述の第１実施形態及び第２実施形態と同様であるが、第５トランジスタFET31及び第６トランジスタFET32のゲートに印加する電圧が追記されている。この表に示すように、第３トランジスタFET21のゲートに印加されるバイアス電圧VB21と第５トランジスタFET31のゲートに印加されるバイアス電圧VB31は、各モードにおいて同様の制御がされる。
【００９８】
すなわち、第１単一出力モード及びスプリット出力モードにおいては、これらのバイアス電圧VB21、VB31は、オンとなり、第２単一出力モードにおいては、オフとなる。このように制御されることにより、第１増幅回路２からの出力を制御する。第６トランジスタFET32のゲートに印加されるバイアス電圧VB32も同様であり、第２増幅回路３からの出力がある第２単一出力モード及びスプリット出力モードにおいては、オンとなり、第１単一出力モードにおいては、オフとなる。なお、VB31とVB32のオン時の電圧はVB21とVB22のオン時の電圧よりも高いことが望ましい。
【００９９】
以下、本実施形態の単一出力モード時及びスプリット出力モード時における入出力特性を示すパラメータ等についてシミュレーション結果を記載する。例えば、電源電圧を１．８Ｖとし、対象とする周波数帯域をBand41とした。
【０１００】
図２３は、本実施形態に係るＬＮＡ１による単一出力モード時の入出力特性であるＳパラメータを示す図である。
【０１０１】
図に示すように、Ｓ２１のカーブは、着目している周波数帯域において高い値であることが分かる。一方で、Ｓ１１及びＳ２２のカーブは、着目している周波数帯域において低く抑えられていることが分かる。
【０１０２】
単一出力モードにおける利得は、１８ｄＢ程度である。また、Ｓ１１は、一般的に帯域内において要求される値（−８ｄＢ以下）を満たしている。Ｓ２２も、一般的に帯域内において要求される値（−１２ｄＢ以下）を満たしている。
【０１０３】
図２４は、本実施形態に係るＬＮＡ１による単一出力モード時のＮＦを示す図である。観測した周波数帯において、ＮＦは、０．８９ｄＢを超えない程度のよい特性を示している。
【０１０４】
図２５は、本実施形態に係るＬＮＡ１によるスプリット出力モード時のＳパラメータを示す図である。Ｓ２１のカーブは、着目している周波数帯域において高い値であることが分かる。一方で、Ｓ１１、Ｓ２２及びＳ２３のカーブは、着目している周波数帯域において低く抑えられていることが分かる。スプリット出力モードの利得は、１７ｄＢ程度である。また、Ｓ２３は、−３０．２ｄＢ以下であり、一般的に要求される値（−２５ｄＢ以下）を満たしている。
【０１０５】
単一出力モードにおけるＳ２３は、明示していないが、SW1、SW2のうち、オフ状態のアイソレーションにより、ポート２、ポート３間のアイソレーションが確保される。
【０１０６】
図２６は、本実施形態に係るＬＮＡ１によるスプリット出力モード時のノイズ指数を示す図である。観測した周波数帯において、０．９４ｄＢを超えない程度のよい特性を示している。また、スプリット出力モードにおける帯域中心のノイズ指数が、単一出力モードに対して、０．０４ｄＢしか劣化していないことに留意されたい。
【０１０７】
図２７は、上記説明したパラメータ等をまとめたものである。本実施形態においては、バイアス電流を、一例として、単一出力モードでは、５．９４ｍＡ、スプリット出力モードでは、１１．８７ｍＡとしている。
【０１０８】
以上のように、本実施形態によっても、単一出力モードとスプリット出力モードを有するＬＮＡについて、出力間アイソレーションを改善するＳ２３改善回路１０と、ノイズ特性を改善するΔＮＦ改善回路２０と、を備えることにより、出力間アイソレーションを高めるとともに、ノイズを低減させることが可能である。同様に、バンドセレクトスイッチとして機能するＳＰｎＴスイッチ４と同じＳＯＩ上に各増幅回路等を配置できるため、小型化及び低消費電力化も望むことができる。さらに、カスコード接続をするトランジスタを３段に増やすことにより、ΔＮＦ特性を前述の実施形態よりも優れたものとすることができる。
【０１０９】
図２８は、本実施形態の別例を示す図である。上述の例では、ΔＮＦ改善回路２０は、ノードn5、n6において第１増幅回路２と第２増幅回路３とを接続するものであったが、この例においては、ノードn3、n4において第１増幅回路２と第２増幅回路３とを接続するものである。このように接続位置を変えることによっても、同様の効果を得ることが可能である。
【０１１０】
（第４実施形態）
図２９は、本実施形態に係るＬＮＡ１の一例を示す図である。本実施形態においては、Ｓ２３改善回路１０について説明する。第１増幅回路２及び第２増幅回路３は、基本的に前述の第１実施形態と同様である。なお、第３スイッチSw3及び第４スイッチSw4は、１つしか描かれていないが、前述の実施形態と同様に、それぞれ、Ｓ２３改善回路１０及びΔＮＦ改善回路において、回路素子を挟むように備えられもよい。ΔＮＦ改善回路２０内のキャパシタCin1、Cin2は、例えば、可変キャパシタであり、単一出力モードとスプリット出力モードにおけるインピーダンスの整合を取るために備えられる。
【０１１１】
ここで、図２９には、入力ポートLNAinの前段に入力整合回路MCinが設けられており、図２９における入力ポートINはMCinの入力であることに留意願いたい。なお、MCinの構成要素は例えば図５におけるLextである。
【０１１２】
図３０は、各モードのスイッチの状態又は印加させる電圧の状態を示す表である。基本的には、前述した各実施形態と同様である。
【０１１３】
アドミタンス素子１２は、スプリット出力状態において、入力ポートINを接地電位に短絡し、出力整合回路を取り除き、ノードn1を第１ポート、ノードn2を第２ポートとした時のＹパラメータ（アドミタンス行列）のＹ２１に基づいて決定される。
【０１１４】
図３１は、アドミタンス素子１２のアドミタンスの調整を行う回路を示す。入力ノードINは、接地電位に短絡されている。ノードn1に第１ポートPort1が接続され、ノードn2に第２ポートPort2が接続されている。そして、ノードn1、n2には、スプリット出力モードで印加されるバイアス電位と同じ電位が印加される。
【０１１５】
この状態でＹパラメータを評価するために、Port1、Port2にバイアスティーを設け、所定の電位を印加した上で、Ｓパラメータを測定し、Ｙパラメータに変換する。本実施形態においては、帯域の中心の周波数において、アドミタンス素子１２のアドミタンスが上記で得られたＹパラメータのＹ１２成分に概略等しくなるように設定される。このアドミタンス値により、出力間のアイソレーションが改善する。なお、アドミタンス値の決定は、実際に評価、計測してもよいし、シミュレーションにより行ってもよい。
【０１１６】
以下、本実施形態の単一出力モード時及びスプリット出力モード時における入出力特性を示すパラメータ等についてシミュレーション結果を記載する。例えば、電源電圧を１．８Ｖとし、対象とする周波数帯域をBand41とした。
【０１１７】
図３２は、本実施形態に係るＬＮＡ１による単一出力モード時の入出力特性であるＳパラメータを示す図である。
【０１１８】
図に示すように、Ｓ２１のカーブは、着目している周波数帯域において高い値であることが分かる。一方で、Ｓ１１及びＳ２２のカーブは、着目している周波数帯域において低く抑えられていることが分かる。
【０１１９】
単一出力モードにおける利得は、１８ｄＢ程度である。また、Ｓ１１は、一般的に帯域内において要求される値（−８ｄＢ以下）を満たしている。Ｓ２２も、一般的に帯域内において要求される値（−１２ｄＢ以下）を満たしている。
【０１２０】
図３３は、本実施形態に係るＬＮＡ１による単一出力モード時のノイズ指数を示す図である。観測した周波数帯において、ＮＦは、０．８６ｄＢを超えない程度のよい特性を示している。
【０１２１】
図３４は、本実施形態に係るＬＮＡ１によるスプリット出力モード時のＳパラメータを示す図である。Ｓ２１のカーブは、着目している周波数帯域において高い値であることが分かる。一方で、Ｓ１１、Ｓ２２及びＳ２３のカーブは、着目している周波数帯域において低く抑えられていることが分かる。スプリット出力モードの利得は、１７ｄＢ程度である。また、Ｓ２３は、−３４．８ｄＢ以下であり、一般的に要求される値（−２５ｄＢ以下）を満たしている。
【０１２２】
図３５は、本実施形態に係るＬＮＡ１によるスプリット出力モード時のノイズ指数を示す図である。観測した周波数帯において、１．０３ｄＢを超えない程度のよい特性を示している。また、スプリット出力モードにおける帯域中心のノイズ指数が、単一出力モードに対して、０．１７ｄＢしか劣化していないことに留意されたい。
【０１２３】
図３６は、上記説明したパラメータ等をまとめたものである。本実施形態においては、バイアス電流を、一例として、単一出力モードでは、６．３ｍＡ、スプリット出力モードでは、１２．６ｍＡとしている。
【０１２４】
図３７は、アドミタンス素子１２を除いた（第３スイッチSw3もまた除いてもよい）比較例ＣとのＳ２３の比較を示す図である。着目しているBand41の帯域の最悪値で比較すると、本実施形態に係るＬＮＡ１のＳ２３は、比較例Ｃに対して、２２．８ｄＢほど良好である。
【０１２５】
以上のように、本実施形態によっても、単一出力モードとスプリット出力モードを有するＬＮＡについて、出力間アイソレーションを改善するＳ２３改善回路１０と、ノイズ特性を改善するΔＮＦ改善回路２０と、を備えることにより、出力間アイソレーションを高めるとともに、ノイズを低減させることが可能である。同様に、バンドセレクトスイッチとして機能するＳＰｎＴスイッチ４と同じＳＯＩ上に各増幅回路等を配置できるため、小型化及び低消費電力化も望むことができる。さらに、アドミタンス素子１２のアドミタンスを、図３１に示された回路に対するＳパラメータから算出することにより、出力ポート間の伝達特性を示すＳ２３の値を小さくすることが可能となる。
【０１２６】
（第５実施形態）
図３８は、本実施形態に係るＬＮＡ１の一例を示す図である。第１増幅回路２及び第２増幅回路３は、基本的に前述の各実施形態と同様である。ΔＮＦ改善回路２０に備えられる第４スイッチFETsw4a、FETsw4bについて制限を加えることによりさらに精度を向上しようとするものである。
【０１２７】
本実施形態においては、第４スイッチFETsw4aは、ゲート酸化膜厚、ゲート長、及び、しきい値電圧が、第１トランジスタFET11と等しい。同様に、第４スイッチFETsw4bは、ゲート酸化膜厚、ゲート長、及び、しきい値電圧が、第２トランジスタFET12と等しい。基本的には、第１トランジスタFET11と第２トランジスタFET12は、同じものを用いているので、第１トランジスタFET11と、第２トランジスタFET12と、第４スイッチFETsw4a、FETsw4bに備えられるトランジスタが全て同じものであってもよい。
【０１２８】
前述した各実施形態と同様に、第４スイッチFETsw4a、FETsw4bは、キャパシタCsxの有効、無効を切り替えるスイッチであり、ΔＮＦ改善回路２０の接続状態を、出力モードに応じて切り替えるスイッチである。
【０１２９】
図３８の回路において、各モードのスイッチ状態又は印加される電圧の状態は、第１実施形態と同様に図６に示す通りである。Cont3がHigh、すなわち、単一出力モードの場合には、第７スイッチFETsw6がオンとなり、キャパシタC1が外部インダクタLextと並列に接続され、入力信号の整合を行う。図６に示すように各スイッチ等に信号が入力されると、図３８におけるＬＮＡ１において、第１単一出力モード、第２単一出力モード、及び、スプリット出力モードのモードが変更される。
【０１３０】
本実施形態についてのシミュレーション結果は、前述した第１実施形態について説明したものと同じである。詳細については、前述した第１実施形態の説明及び図７から図１１に示すものを参照されたい。
【０１３１】
以上のように、本実施形態によっても、単一出力モードとスプリット出力モードを有するＬＮＡについて、出力間アイソレーションを改善するＳ２３改善回路１０と、ノイズ特性を改善するΔＮＦ改善回路２０と、を備えることにより、出力間アイソレーションを高めるとともに、ノイズを低減させることが可能である。同様に、バンドセレクトスイッチとして機能するＳＰｎＴスイッチ４と同じＳＯＩ上に各増幅回路等を配置できるため、小型化及び低消費電力化も望むことができる。
【０１３２】
第４スイッチFETsw4a、FETsw4bは、酸化膜厚Tox、ゲート長Lgが第１トランジスタFET11及び第２トランジスタFET12と同一で、例えば、可能である最小値として形成することが可能となる。さらに、しきい値電圧Vthも第１トランジスタFET11等と同じ低い値、例えば、０．３５Ｖと設計されているため、ここで生じるノイズを他の回路定数を有するトランジスタとする場合と比較して小さくすることができる。なお、第４スイッチFETsw4a、FETsw4bの酸化膜厚Tox、ゲート長Lg及びしきい値電圧Vthを第１トランジスタFET11と第２トランジスタFET12と同一にしたことで、オフ時のリーク電流を懸念されるかもしれないが、第１スイッチFETsw1と第２スイッチFETsw2にオフリークの小さいトランジスタを用いれば問題は生じない。
【０１３３】
本明細書に記載されている各実施形態において、同じ回路定数を有するとは、厳密に同一でなくともよく、例えば、同じ回路定数の素子であっても個体差等が生じてもよい範囲で同じであればよい。また、これは、請求項についても同様であり、同じ、とは厳密に同一であることを示すわけではなく、個体差等の微少な誤差があっても構わない。
【０１３４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【０１３５】
例えば、前述の全ての実施形態において、ｎ型のＭＯＳＦＥＴは、状況に応じ、ｐ型のＭＯＳＦＥＴとしてもよく、ｐ型のＭＯＳＦＥＴは、状況に応じ、ｎ型のＭＯＳＦＥＴとしてもよい。さらに、ＭＯＳＦＥＴは、同様の機能を有する他のトランジスタ、例えば、バイポーラトランジスタ等、電圧、電流又はその他の外部からのスイッチング信号により、スイッチング素子として機能するものを用いてもよい。例えば、バイポーラトランジスタを用いる場合には、本明細書中の説明又は請求項中における、ゲート、ソース、ドレインは、それぞれ、ベース、コレクタ（エミッタ）、エミッタ（コレクタ）と適切な組み合わせに読み替えてもよい。いずれに読み替える場合においても、ゲートに印加する電圧、又は、ベースに加える電流の大きさ等、スイッチングに用いる物理量は、各素子の特性により、適切に上述した機能を有するものと同等の動作を行うように、適宜読み替えることができるものである。
【０１３６】
（付記）
前述の各実施形態は、以下のようにまとめられる。
【０１３７】
［第１項］
ソースが第１ソースインダクタを介して接地され、入力信号がゲートに印加される第１トランジスタと、前記第１トランジスタのドレインから出力される信号を増幅した信号をドレインから出力するゲート接地の第３トランジスタと、をカスコード接続した、第１増幅回路と、
ソースが第２ソースインダクタを介して接地され、前記入力信号がゲートに印加される第２トランジスタと、前記第２トランジスタのドレインから出力される信号を増幅した信号をドレインから出力するゲート接地の第４トランジスタと、をカスコード接続した、前記第１増幅回路と同じ回路定数を有する、第２増幅回路と、
前記第１トランジスタのソース及び前記第２トランジスタのソースを、キャパシタを介して接続する、ノイズ指数改善回路と、
を備え、
前記第１増幅回路及び前記第２増幅回路のうち一方から前記増幅した信号を出力する、単一出力モードと、前記第１増幅回路及び前記第２増幅回路の双方から前記増幅した信号を出力する、スプリット出力モードと、を備える、高周波増幅回路。
【０１３８】
［第２項］
前記第１ソースインダクタと、前記第１トランジスタとの間に接続され、前記第１増幅回路から前記増幅した信号を出力する場合にオンされ、前記第１増幅回路から前記増幅した信号を出力しない場合にオフされる、第１スイッチと、
前記第２ソースインダクタと、前記第２トランジスタとの間に接続され、前記第２増幅回路から前記増幅した信号を出力する場合にオンされ、前記第２増幅回路から前記増幅した信号を出力しない場合にオフされる、第２スイッチと、
をさらに備え、
前記ノイズ指数改善回路は、前記第１トランジスタと前記第１スイッチとの間と、前記第２トランジスタと前記第２スイッチとの間と、において接続される、第１項に記載の高周波増幅回路。
【０１３９】
［第３項］
前記第１ソースインダクタと、前記第１トランジスタとの間に接続され、前記第１増幅回路から前記増幅した信号を出力する場合にオンされ、前記第１増幅回路から前記増幅した信号を出力しない場合にオフされる、第１スイッチと、
前記第２ソースインダクタと、前記第２トランジスタとの間に接続され、前記第２増幅回路から前記増幅した信号を出力する場合にオンされ、前記第２増幅回路から前記増幅した信号を出力しない場合にオフされる、第２スイッチと、
をさらに備え、
前記ノイズ指数改善回路は、前記第１スイッチと前記第１ソースインダクタとの間と、前記第２スイッチと前記第２ソースインダクタとの間と、において接続される、第１項に記載の高周波増幅回路。
【０１４０】
［第４項］
前記ノイズ指数改善回路のキャパシタは、前記第２トランジスタのソースに誘起される雑音電圧が前記第１トランジスタのゲートに伝達するノイズ伝達パスを形成し、かつ、前記ノイズ伝達パスを経由するノイズの位相が、前記ノイズ伝達パスを経由しないで前記第１トランジスタのゲートに伝達するノイズの位相に対して１８０°ずれるように容量値が設定される、
第１項から第３項のいずれかに記載の高周波増幅回路。
【０１４１】
［第５項］
前記ノイズ指数改善回路は、前記スプリット出力モードの場合には有効にされ、前記単一出力モードの場合には無効にされる、第１項から第４項のいずれかに記載の高周波増幅回路。
【０１４２】
［第６項］
前記ノイズ指数改善回路は、ノイズ指数改善素子と、ノイズ指数改善回路第１切替スイッチと、ノイズ指数改善回路第２切替スイッチと、を備え、
前記ノイズ指数改善回路第１切替スイッチは、前記第１増幅回路と、前記ノイズ指数改善素子と、の間に備えられ、前記第１単一出力モード及び前記第２単一出力モードにおいては、オフされ、前記スプリット出力モードにおいては、オンされるトランジスタであって、前記第１トランジスタのゲート酸化膜厚、ゲート長、及び、しきい値電圧がそれぞれ等しいトランジスタを備え、
前記ノイズ指数改善回路第２切替スイッチは、前記第２増幅回路と、前記ノイズ指数改善素子と、の間に備えられ、前記第１単一出力モード及び前記第２単一出力モードにおいては、オフされ、前記スプリット出力モードにおいては、オンされるトランジスタであって、前記第２トランジスタのゲート酸化膜厚、ゲート長、及び、しきい値電圧がそれぞれ等しいトランジスタを備え、
前記ノイズ指数改善素子は、前記スプリット出力モードにおけるノイズ指数を、当該ノイズ指数改善素子が無い場合と比較して前記第１単一出力モード又は前記第２単一出力モードにおけるノイズ指数との差が小さくなるように備えられる、
第５項に記載の高周波増幅回路。
【０１４３】
［第７項］
前記第３トランジスタのドレイン及び前記第４トランジスタのドレインを、キャパシタと抵抗とを直列に接続した回路を介して接続する、アイソレーション改善回路、
をさらに備える、第１項から第６項のいずれかに記載の高周波増幅回路。
【０１４４】
［第８項］
前記第３トランジスタのドレインに接続された回路要素を取り除き、
前記第４トランジスタのドレインに接続された回路要素を取り除き、
前記第３トランジスタのドレインを第１ポートとし、
前記第４トランジスタのドレインを第２ポートとし、
前記第１および第２トランジスタの入力側に設けられた入力整合回路の入力を接地した回路のアドミタンス行列のＹ２１成分の値、
に基づいて、前記アイソレーション改善回路のアドミタンスの値が決定される、第７項に記載の高周波増幅回路。
【０１４５】
［第９項］
前記アイソレーション改善回路は、前記スプリット出力モードの場合には有効にされ、前記単一出力モードの場合には無効にされる、第７項又は第８項に記載の高周波増幅回路。
【０１４６】
［第１０項］
前記第１トランジスタのソース及び前記第１ソースインダクタとの間と、前記第１トランジスタのゲートと入力端子との間に接続された容量の入力側のノードとの間に備えられる、第１静電気放電保護回路と、
前記第２トランジスタのソース及び前記第２ソースインダクタとの間と、前記容量の入力側のノードとの間に備えられる、第２静電気放電保護回路と、
をさらに備える、第１項から第９項のいずれかに記載の高周波増幅回路。
【０１４７】
［第１１項］
前記第３トランジスタのドレインと電源電圧との間に、並列に備えられた、第１出力整合抵抗及び第１出力整合インダクタと、前記第３トランジスタのドレインと、前記第１出力整合抵抗及び前記第１出力整合インダクタと、の双方に直列に接続される第１出力整合キャパシタであって、当該第１出力整合キャパシタを介して前記第３トランジスタのドレインから前記増幅された信号が出力される、第１出力整合キャパシタと、を備える、第１出力整合回路と、
前記第４トランジスタのドレインと電源電圧との間に、並列に備えられた、第２出力整合抵抗及び第２出力整合インダクタと、前記第４トランジスタのドレインと、前記第２出力整合抵抗及び前記第２出力整合インダクタと、の双方に直列に接続される第２出力整合キャパシタであって、当該第２出力整合キャパシタを介して前記第４トランジスタのドレインから前記増幅された信号が出力される、第２出力整合キャパシタと、を備える、第２出力整合回路と、
をさらに備える、第１項から第１０項のいずれかに記載の高周波増幅回路。
【０１４８】
［第１２項］
ソースが前記第３トランジスタのドレインと接続され、ゲート接地される、第５トランジスタと、
ソースが前記第４トランジスタのドレインと接続され、ゲート接地される、第６トランジスタと、
をさらに備え、
前記第１増幅回路は、前記第５トランジスタのドレインから前記増幅された信号を出力し、
前記第２増幅回路は、前記第６トランジスタのドレインから前記増幅された信号を出力する、
第１項から第１０項のいずれかに記載の高周波増幅回路。
【０１４９】
［第１３項］
前記第５トランジスタのドレインと電源電圧との間に、並列に備えられた、第１出力整合抵抗及び第１出力整合インダクタと、前記第５トランジスタのドレインと、前記第１出力整合抵抗及び前記第１出力整合インダクタと、の双方に直列に接続される第１出力整合キャパシタであって、当該第１出力整合キャパシタを介して前記第５トランジスタのドレインから前記増幅された信号が出力される、第１出力整合キャパシタと、を備える、第１出力整合回路と、
前記第６トランジスタのドレインと電源電圧との間に、並列に備えられた、第２出力整合抵抗及び第２出力整合インダクタと、前記第６トランジスタのドレインと、前記第２出力整合抵抗及び前記第２出力整合インダクタと、の双方に直列に接続される第２出力整合キャパシタであって、当該第２出力整合キャパシタを介して前記第６トランジスタのドレインから前記増幅された信号が出力される、第２出力整合キャパシタと、を備える、第２出力整合回路と、
をさらに備える、第１２項に記載の高周波増幅回路。
【０１５０】
［第１４項］
ソースが第１ソースインダクタを介して接地され、入力信号がゲートに印加される第１トランジスタと、前記第１トランジスタのドレインから出力される信号を増幅した信号をドレインから出力するゲート接地の第３トランジスタと、をカスコード接続した、第１増幅回路と、
ソースが第２ソースインダクタを介して接地され、前記入力信号がゲートに印加される第２トランジスタと、前記第２トランジスタのドレインから出力される信号を増幅した信号をドレインから出力するゲート接地の第４トランジスタと、をカスコード接続した、前記第１増幅回路と同じ回路定数を有する、第２増幅回路と、
前記第３トランジスタのドレイン及び前記第４トランジスタのドレインを、キャパシタと抵抗とを直列に接続した回路を介して接続する、アイソレーション改善回路、
を備え、
前記第１増幅回路及び前記第２増幅回路のうち一方から前記増幅した信号を出力する、単一出力モードと、前記第１増幅回路及び前記第２増幅回路の双方から前記増幅した信号を出力する、スプリット出力モードと、を備える、高周波増幅回路。
【０１５１】
［第１５項］
複数の周波数の信号を選択し、前記入力信号を出力する、ＳＰｎＴ（Single-Pole / n-Throw）スイッチと、
モード間における前記入力信号の整合を取る、入力整合回路と、
をさらに備える第１項から第１４項のいずれかに記載の高周波増幅回路。
【符号の説明】
【０１５２】
１：ＬＮＡ
２：第１増幅回路
３：第２増幅回路
４：ＳＰｎＴスイッチ
５：入力整合回路
１０：Ｓ２３改善回路
２０：ΔＮＦ改善回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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