(57)【要約】      （修正有）【課題】平面パターン上に形成したロジックＬＳＩで、ショートチャネル効果等によるムーアの法則の限界後も継続してロジックＬＳＩの大容量化、低コスト化、高速化を実現する手段を提供する。【解決手段】大容量積層型ＮＡＮＤメモリに使用されている多段積層縦型トランジスタ構造を用いた積層型Ｆｅ−ＦＥＴを直列に接続した論理回路積層接続構造を偶数個（２×（（積層段数／２）−１）個）用いて、その出力を上端で接続した任意の再構成可能な組み合わせ回路（２の２の（段数の半分）乗種類）を実現する。これによりロジックＬＳＩに必要な任意の組み合わせ回路が実現でき。【選択図】図１
2020010007.tif 000002
【特許請求の範囲】
【請求項１】
ディジタル情報をプログラム及び記憶する機能を有するトランジスタを直列に接続して実現した論理回路積層接続構造を有し、前記論理回路積層接続構造は偶数個存在し、前記論理回路積層接続構造のゲートには前記論理回路積層接続構造の積層段数の半分の種類のディジタル信号と前記ディジタル信号の反転信号が入力され、前記論理回路積層接続構造の偶数個数は２×（（積層段数／２）−１）存在し、その偶数個数の積層構造の上部は互いに接続され、上記積層回路構造の上部に２の２の（段数の半分）乗のディジタル信号が実現できることを特徴とする再構成可能半導体論理回路。
【請求項２】
前記請求項１記載の再構成可能半導体論理回路において、前記トランジスタを直列に接続して実現した前記論理回路積層接続構造は、半導体基板に対して垂直方向に出力信号を伝達し、製造時に前記トランジスタのゲート電極及び層間絶縁膜を直列に接続した回数積層して形成後、前記半導体基板まで達する一括したエッチング技術で隣接トランジスタ間分離、トランジスタ形成を行うことを特徴とする再構成可能半導体論理回路。
【請求項３】
前記請求項１ないし２記載の再構成可能半導体論理回路において、前記トランジスタは強誘電体膜にディジタル情報を記憶するＦｅ‐ＦＥＴを用いることを特徴とする再構成可能半導体論理回路。
【請求項４】
前記請求項１ないし２記載の再構成可能半導体論理回路において、前記トランジスタは浮遊ゲートもしくはゲート絶縁膜中のトラップ準位に前記ディジタル情報を記憶するフラッシュメモリを用いることを特徴とする再構成可能半導体論理回路。
【発明の詳細な説明】
【技術分野】
【０００１】プログラム情報によって実現されるディジタル論理を変更できる再構成可能半導体論理回路に関する。
【背景技術】
【０００２】ＬＳＩは過去ムーアの法則にしたがって平面型トランジスタの微細化が進み、大容量化、低コスト化、高速化、低消費電力化が着実に進められてきた。【０００３】その結果ロジックＬＳＩの代表であるＭＰＵでは１０億個以上の平面型トランジスタを用いたＧＨｚ動作が実現され、メモリＬＳＩの中で最も大容量化が進んだ平面型トランジスタを用いたＮＡＮＤ型フラッシュメモリでは６４Ｇｂｉｔまで大容量化が進められている（文献１）。【０００４】しかしながらこの平面型トランジスタの微細化もショートチャネル効果等のため近年限界に近付いている。【０００５】この問題を解決するため、ショートチャネル効果に強い３次元型トランジスタが開発された。その代表例がＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒ）である（文献２）。【０００６】ＳＧＴは１層のロジックＬＳＩに適用することが検討されているが、縦方向に積層すると容易に大容量化できるためＮＡＮＤフラッシュメモリの積層化に関する提案がなされた（文献３）。【０００７】当初提案された積層型ＮＡＮＤフラッシュメモリでは、１層ずつ独立したプロセスでメモリセルを製造する方式になっていたため、積層することにより大容量化できる半面、１ビット当たりのコストであるビットコストは安くならなかった。【０００８】その問題を解決するために提案されたのが多段積層縦型トランジスタ構造である（文献４、特許文献１）。この構造は、別名ＢｉＣＳ構造と呼ばれている。【０００９】これはゲート電極とゲート電極間の層間絶縁膜の積層をひとつの製造工程のセットとして、このセットを積層する層数だけ繰り返した後に、一括して基板の一番下までトレンチを形成し、積層数分だけまとめて同一の工程でメモリセルを形成する製造技術である。【００１０】多段積層縦型トランジスタ構造を導入することにより、積層することにより大容量化できるだけでなく、ビットコストを積層しない１層構造と比較して大幅に低減することが初めて可能になった。【００１１】この多段積層縦型トランジスタ構造はその後現在最も大容量化されているＮＡＮＤ型フラッシュメモリで本格的に導入された（文献５）。【００１２】現在までに６４〜９６層積層した積層型ＮＡＮＤフラッシュメモリが開発され、東芝メモリ、サムスン、Ｉｎｔｅｌ／Ｍｉｃｒｏｎが開発、製品化を進めている。【００１３】多段積層縦型トランジスタ構造を用いると積層数を増やすとともに大容量化されるだけでなくビットコストも安くなり低コスト化できる特徴がある。【００１４】つまり大容量メモリはムーアの法則による平面型トランジスタの微細化が限界に達した後も、多段積層縦型トランジスタ構造を用いて積層化を進めることにより、従来同様大容量化、低コスト化が実現できる可能性が高い。【００１５】今後製造技術等の進展により、数年単位で積層数を倍増させ、その結果従来同様に大容量化、低コスト化が推進できる。【００１６】それに対し大容量メモリと比較して複雑な回路構成を平面型のトランジスタと配線で形成している現在のロジックＬＳＩでは、トランジスタの微細化の限界後の大容量化、低コスト化、高速化を推進できる有力な候補はまだ提案されていない。
今後も継続してロジックＬＳＩの大容量化、低コスト化、高速化を実現する手段の提案が望まれている。【００１７】
【特許文献１】特開２００９−４５１７、田中啓安、青地英明、勝又竜太、鬼頭傑、福住嘉晃、木頭大、佐藤充、松岡泰之“不揮発性半導体記憶装置及びその製造方法”
【文献１】
Ｍ．Ｓａｋｏ  ｅｔ  ａｌ，”Ａ  Ｌｏｗ‐Ｐｏｗｅｒ  ６４Ｇｂ  ＭＬＣ  ＮＡＮＤ‐Ｆｌａｓｈ  Ｍｅｍｏｒｙ  ｉｎ  １５ｎｍ  ＣＭＯＳ  Ｔｅｃｈｎｏｌｏｇｙ”，ＩＳＳＣＣ  Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，２０１５．
【文献２】
Ｈ．Ｔａｋａｔｏ  ｅｔ  ａｌ．，”Ｉｍｐａｃｔ  ｏｆ  ＳＧＴ  ｆｏｒ  ｕｌｔｒａ‐ｈｉｇｈ  ｄｅｎｓｉｔｙ  ＬＳＩｓ”，ＩＥＥＥ  Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ，ｖｏｌ．３８，ｐｐ．５７３‐５７８，１９９１．
【文献３】
Ｔ．Ｅｎｄｏｈ  ｅｔ  ａｌ．，“Ｎｏｖｅｌ  Ｕｌｔｒａｈｉｇｈ‐Ｄｅｎｓｉｔｙ  Ｆｌａｓｈ  ＭｅｍｏｒｙＷｉｔｈ  ａ  Ｓｔａｃｋｅｄ‐Ｓｕｒｒｏｕｎｄｉｎｇ  ＧａｔｅＴｒａｎｓｉｓｔｏｒ（Ｓ‐ＳＧＴ）Ｓｔｒｕｃｔｕｒｅｄ  Ｃｅｌｌ”，ＩＥＥＥ  Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ，ｖｏｌ．５０，ｎｏ．４，ｐｐ．９４５‐９５１，２００３．
【文献４】
Ｈ．Ｔａｎａｋａ  ｅｔ  ａｌ．，：“Ｂｉｔ  Ｃｏｓｔ  ｓｃａｌａｂｌｅ  Ｔｅｃｈｎｏｌｏｇｙ  ｗｉｔｈ  Ｐｕｎｃｈ  ａｎｄ  Ｐｌｕｇ  Ｐｒｏｃｅｓｓ  ｆｏｒ  Ｕｌｔｒａ  Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ”，Ｓｙｍｐ．ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ，２００７．
【文献５】
Ｒ．Ｋａｔｓｕｍａｔａ  ｅｔ  ａｌ．，”Ｐｉｐｅ‐ｓｈａｐｅｄ  ＢｉＣＳ  ｆｌａｓｈ  ｍｅｍｏｒｙ  ｗｉｔｈ  １６  ｓｔａｃｋｅｄ  ｌａｙｅｒｓ  ａｎｄ  ｍｕｌｔｉ‐ｌｅｖｅｌ‐ｃｅｌｌ  ｏｐｅｒａｔｉｏｎ  ｆｏｒ  ｕｌｔｒａ  ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｓｔｏｒａｇｅ  ｄｅｖｉｃｅｓ”，Ｓｙｍｐ  ．ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ，ｐｐ．１３６‐１３７，２００９．
【発明の概要】
【発明が解決しようとしている課題】
【００１８】ショートチャネル効果等によるムーアの法則の限界後も継続してロジックＬＳＩの大容量化、低コスト化、高速化を実現する手段は現状では存在しない。
【課題を解決するための手段】
【００１９】  大容量積層型ＮＡＮＤメモリに使用されている多段積層縦型トランジスタ構造を用いた積層型Ｆｅ−ＦＥＴを直列に接続して実現した論理回路積層接続構造を偶数個（２×（（積層段数／２）−１）個）用いてその出力を上端で接続した任意の再構成可能な組み合わせ回路（２の２の（段数の半分）乗種類）を実現することにより実現した。これによりロジックＬＳＩに必要な任意の組み合わせ回路が実現できる。
【発明の効果】
【００２０】  本発明によれば、大容量積層型ＮＡＮＤメモリに用いられている製造技術を用いることによりショートチャネル効果等によるムーアの法則の限界後も、継続してロジックＬＳＩの大容量化、低コスト化、高速化を実現する手段を提供することが可能になる。
【００２１】  全てを平面パターン上で実現していた従来のロジックＬＳＩと比較して非常に小さな面積に論理回路を実現することができる。しかもその製造には多段積層縦型トランジスタ構造が使用できるため、その製造コストは従来の平面構造と比較して大幅に低減できる特徴がある。
【発明を実施するための最良の形態】
【００２２】以下、図面を参照して、本発明に係る再構成可能半導体論理回路の一実施形態について説明する。
［第１実施形態］
（第１実施形態の構成）【００２３】  以下本発明の１実施形態を説明する。図１は論理回路積層接続構造の２入力への適用例である。前記論理回路積層接続構造を適用した回路はトランジスタのみで構成されている。前記のトランジスタとして４個の直列接続されたＦｅ‐ＦＥＴを２入力では、２列使用する。前記提案方式の回路では情報を選択する論理回路であるトランジスタとしてＦｅ‐ＦＥＴトランジスタを使用する。１層目から４層目のＦｅ‐ＦＥＴのゲートにＡ（１０１），Ｂ（１０３）およびその反転信号（１０２，１０４）を入力させる。２列の４個の直列接続されたＦｅ‐ＦＥＴ８個でトランジスタの論理を実現するためには、入力信号に無関係に常に通過用トランジスタとして使用したいＦｅ‐ＦＥＴ合計２個はあらかじめプログラムして図１に示すようにＤタイプトランジスタ（１０５）として使用して、それ以外をＥタイプトランジスタ（１０６）として使用する。【００２４】  回路内の４層の論理回路は、Ｆｅ‐ＦＥＴのプログラムにより自由に変更が可能で、実現する論理回路の内容を変更できる。図２に示すように２入力の場合には、２＾２＾２の１６種類の論理が実現できる。その際、前記６個のＥタイプトランジスタは、選択的にＤタイプ型にプログラムされる。たとえば、図２の一番上に示すようにＡＢを出力するためにはＣ２、Ｃ６のトランジスタをＤタイプにプログラムする。それ以外のＣ１、Ｃ３、Ｃ４、Ｃ５のトランジスタは、Ｅタイプ型のままになる。【００２５】  平面型の方式と比較すると、１素子分のパターン面積に論理回路を実現するためのＦｅ‐ＦＥＴを４層も積層することができるため、そのパターン面積を大幅に縮小できる。しかもその製造には多段積層縦型トランジスタ構造が使用できるため、その製造コストは従来の１層型と比較して大幅に低減できる特徴がある。【００２６】  Ｆｅ‐ＦＥＴ型トランジスタでは、ゲートにロウレベルの０Ｖを印加するとＦｅ‐ＦＥＴはオフ状態になる。これをプログラムする場合にはＦｅ‐ＦＥＴのゲートに０Ｖ、基板に高電圧（＋１０Ｖ）を印加して、しきい値電圧−１ＶのＤタイプを実現する。ＤタイプのＦｅ‐ＦＥＴでは、ゲート電圧がロウレベルの０Ｖでもオン状態になり、論理を実現する場合はいわゆる通過トランジスタとなり論理に無関係に導通状態になる。【００２７】  図３に３入力の場合の論理回路積層接続構造の適用例を示す。前記論理回路積層接続構造を適用した回路はトランジスタのみで構成されている。前記のトランジスタとして６個の直列接続されたＦｅ‐ＦＥＴを３入力では、４列使用する。前記提案方式の回路では情報を選択する論理回路であるトランジスタとしてＦｅ‐ＦＥＴトランジスタを使用する。１層目から６層目のＦｅ‐ＦＥＴのゲートにＡ（２０１），Ｂ（２０３），Ｃ（２０５）およびその反転信号（２０２，２０４，２０６）を入力させる。４列の６個の直列接続されたＦｅ‐ＦＥＴ２４個でトランジスタの論理を実現するためには、入力信号に無関係に常に通過用トランジスタとして使用したいＦｅ‐ＦＥＴ合計８個はあらかじめプログラムする。【００２８】  図４に４入力の場合の論理回路積層接続構造の適用例を示す。前記論理回路積層接続構造を適用した回路はトランジスタのみで構成されている。前記のトランジスタとして８個の直列接続されたＦｅ‐ＦＥＴを４入力では、８列使用する。前記提案方式の回路では情報を選択する論理回路であるトランジスタとしてＦｅ‐ＦＥＴトランジスタを使用する。１層目から８層目のＦｅ‐ＦＥＴのゲートにＡ（３０１），Ｂ（３０３），Ｃ（３０５），Ｄ（３０７）およびその反転信号（３０２，３０４，３０６，３０８）を入力させる。８列の８個の直列接続されたＦｅ‐ＦＥＴ６４個でトランジスタの論理を実現するためには、入力信号に無関係に常に通過用トランジスタとして使用したいＦｅ‐ＦＥＴ合計２４個はあらかじめプログラムする。【００２９】  ２入力の場合の提案方式の回路情報のプログラム動作を図５、図６、図７に示す。まずはじめの状態は、図５のようなものである。回路情報のプログラム時にはＦｅ‐ＦＥＴのゲートに０Ｖ、選択したＮＡＮＤ構造の基板に高電圧を印加する必要がある。上から左の列４番目図６（４０８）と次に右の列３番目図７（４０７）のＦｅ‐ＦＥＴにプログラムするためにそのゲートに０Ｖを印加し、選択したＮＡＮＤ構造の基板に高電圧（＋１０Ｖ）を印加する。それ以外の論理回路用のＦｅ‐ＦＥＴにはプログラムされないようにゲートに中間電圧（＋５Ｖ）を印加する。【００３０】  １６種類の論理を実現するための提案方式でのＦｅ‐ＦＥＴへのプログラミング動作を図８、図９に示す。Ｆｅ‐ＦＥＴへのプログラムする場合には、”０”を書き込みたいメモリセル図８（５０３）、図９（５０５、５０６）のゲートには高電圧１０Ｖを基板には０Ｖを印加する。その時にほかのＦｅ‐ＦＥＴ部分（５０１、５０２，５０７，５０８）にはプログラムされないようにゲートには５Ｖを印加する。【００３１】  次にＦｅ‐ＦＥＴのデータの読み出し動作を図１０に示す。しきい値電圧が０．２Ｖの状態（Ｅタイプに対応）を”１”、しきい値電圧が−１Ｖの状態を（Ｄタイプに対応）“０”と出力する。提案方式のＦｅ‐ＦＥＴのデータ出力は、回路内の読み出しを一度に行うため、図１０（６０１，６０２）のゲートに１Ｖを印加することでデータが出力される。
【実施形態の効果】
【００３２】  従来の２入力の場合の回路を図１１に示す。シリコン柱は全部で６個必要な為パターン面積が大きくなる問題がある。提案方式を用いることによりトランジスタ数では入力数が増加するにつれて減少率も増加し約５０％、シリコン柱では５０％、パターン面積では５０％平面型提案方式と比較して縮小できることがわかった。パターン面積の縮小は、製造コストの削減につながるため今回の提案方式の導入効果は比較的大きいといえる。
【他の実施例】
【産業用の利用可能性】
【００３３】  システムＬＳＩ，ロジックＬＳＩ、ＦＰＧＡ等の現在商品化されているディジタル論理で動作する全ての論理ＬＳＩに適用可能である。
【図面の簡単な説明】
【００３４】
【図１】本発明にかかる論理回路積層接続構造の構成（２入力）である。
【図２】本発明にかかわる論理回路積層接続構造の構成が実現可能な論理関数（２入力）である。
【図３】本発明にかかわる論理回路積層接続構造の構成図（３入力）である。
【図４】本発明にかかわる論理回路積層接続構造の構成図（４入力）である。【図５、図６、図７】本発明にかかる提案方式の構成要素であるＦｅ‐ＦＥＴのプログラム動作の説明図である。【図８、図９】本発明にかかる提案方式のプログラム動作の説明図である。【図１０】本発明にかかる積層型提案方式の読み出し動作の説明図である。
【図１１】提案方式の比較対象（平面型提案方式）である。
【符号の説明】
【００３５】
2020010007.tif 000003
ＤタイプＦｅ‐ＦＥＴ、１０６・・・ＥタイプＦｅ‐ＦＥＴ、１０７・・・１０１・・・Ｆｅ‐ＦＥＴの
2020010007.tif 000004
ＦｅＦＥＴ（初期状態）、４０５−４０８・・・論理回路を構成する８個のＦｅＦＥＴ（論理回路のプログラム時：１列目）、４０９−４１２・・・論理回路を構成する８個のＦｅＦＥＴ（論理回路のプログラム時：２列目）、５０１−５０４・・・論理回路を構成する８個のＦｅＦＥＴ（論理回路へのプログラム時：１列目）、５０５−５０８・・・論理回路を構成する８個のＦｅＦＥＴ（論理回路へのプログラム時：２列目）、６０１−６０４・・・論理回路を構成する８個のＦｅＦＥＴ（読み出し時）、７０１・・・Ｆｅ‐ＦＥＴへの入力信号（Ａ）、７０２・・・Ｆｅ‐ＦＥＴ
2020010007.tif 000005
【図１】
2020010007.tif 000006
【図２】
2020010007.tif 000007
【図３】
2020010007.tif 000008
【図４】
2020010007.tif 000009
【図５】
2020010007.tif 000010
【図６】
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【図７】
2020010007.tif 000012
【図８】
2020010007.tif 000013
【図９】
2020010007.tif 000014
【図１０】
2020010007.tif 000015
【図１１】
2020010007.tif 000016