(57)【要約】【課題】回路構成を簡素化するとともに高速な演算処理を実現することが可能な演算装置等を提供すること。【解決手段】  演算装置は、複数の入力線対と、１以上の積和演算装置とを具備する。  複数の入力線対には、入力期間内に信号対が入力される。積和演算装置は、複数の乗算部と、蓄積部と、充電部と、出力部とを有する。複数の乗算部は、信号対の各信号に基づいて、正の荷重値との正荷重乗算値に対応する正荷重電荷と、負の荷重値との負荷重乗算値に対応する負荷重電荷とを生成する。蓄積部は、正荷重電荷及び負荷重電荷を蓄積する。充電部は、入力期間の後に蓄積部を充電する。出力部は、充電の開始後、蓄積部の電圧に対して所定の閾値により閾値判定を実行し、正荷重乗算値の和を表す正の積和信号と負荷重乗算値の和を表す負の積和信号とを出力する。また各積和演算装置は、充電が共通の充電態様で実行され、所定の閾値として共通の閾値が設定される。【選択図】図４
2020160887.tif 000002
【特許請求の範囲】
【請求項１】
所定の入力期間内に、入力値に応じた信号対がそれぞれ入力される複数の入力線対と、
各々が、
前記複数の入力線対の少なくとも一部にそれぞれ接続され、接続された前記入力線対に入力される前記信号対のうち、一方の信号の信号値に正の荷重値を乗算した正荷重乗算値に対応する正荷重電荷と、他方の信号の信号値に負の荷重値を乗算した負荷重乗算値に対応する負荷重電荷とをそれぞれ生成可能な複数の乗算部と、
前記複数の乗算部の各々により生成された、前記正荷重電荷及び前記負荷重電荷を蓄積可能な蓄積部と、
前記入力期間の後に、前記乗算値に対応する電荷が蓄積された前記蓄積部を充電する充電部と、
前記充電部による充電の開始後、前記蓄積部により保持される電圧に対して所定の閾値により閾値判定を実行することで、前記正荷重乗算値の和を表す正の積和信号と前記負荷重乗算値の和を表す負の積和信号とを出力する出力部と
を有する１以上の積和演算装置と
を具備し、
前記１以上の積和演算装置は、前記充電部による充電が共通の充電態様で実行され、前記所定の閾値として共通の閾値が設定される
演算装置。
【請求項２】
請求項１に記載の演算装置であって、
前記共通の充電態様は、共通の時定数に従った充電を含む
演算装置。
【請求項３】
請求項１に記載の演算装置であって、
前記共通の充電態様は、前記複数の乗算部に設定された、前記正の荷重値の総和値、及び前記負の荷重値の絶対値の総和値のうち、前記１以上の積和演算装置において最大となる最大総和値に基づいた充電を含む
演算装置。
【請求項４】
請求項３に記載の演算装置であって、
前記共通の充電態様は、前記最大総和値に応じた時定数に従って前記蓄積部を充電する
演算装置。
【請求項５】
請求項４に記載の演算装置であって、
前記複数の入力線対は、前記入力期間の後にＯＮ状態となる充電信号を供給し、
前記充電部は、前記充電信号に基づいて前記複数の乗算部により生成される電荷を蓄積することで前記蓄積部を充電する
演算装置。
【請求項６】
請求項４に記載の演算装置であって、
前記充電部は、充電用抵抗器と、前記充電用抵抗器を介して前記蓄積部に接続され、前記入力期間の後にＯＮ状態となる充電信号を供給する充電線とを有する
演算装置。
【請求項７】
請求項６に記載の演算装置であって、
前記充電用抵抗器は、前記最大総和値に応じた抵抗値に設定される
演算装置。
【請求項８】
請求項６に記載の演算装置であって、
前記複数の入力線対は、前記入力期間の後にＯＦＦ状態となり、
前記充電部は、前記充電信号に基づいて前記充電用抵抗器により生成される電荷を蓄積することで前記蓄積部を充電する
演算装置。
【請求項９】
請求項３に記載の演算装置であって、
前記共通の閾値は、前記最大総和値に基づいて設定される
演算装置。
【請求項１０】
請求項３に記載の演算装置であって、
前記共通の閾値は、前記蓄積部が前記最大総和値に応じた抵抗値を有する抵抗器を介して充電される場合に、前記蓄積部の電圧の時間変化を表す電圧曲線に基づいて設定される
演算装置。
【請求項１１】
請求項１に記載の演算装置であって、
前記正の荷重値、及び前記負の荷重値の絶対値は、前記複数の乗算部ごとに同じ値に設定される
演算装置。
【請求項１２】
請求項１に記載の演算装置であって、
前記正の荷重値、及び前記負の荷重値の絶対値は、同じ値で固定される
演算装置。
【請求項１３】
請求項１に記載の演算装置であって、
前記正の荷重値、及び前記負の荷重値の絶対値は、互いに異なる複数の値のうちいずれか１つに設定される
演算装置。
【請求項１４】
請求項１に記載の演算装置であって、
前記１以上の積和演算装置は、前記複数の入力線対に対して並列に接続された複数の積和演算装置である
演算装置。
【請求項１５】
請求項１４に記載の演算装置であって、
前記正の荷重値の総和値、及び前記負の荷重値の絶対値の総和値は、前記積和演算装置において、互いに同じ共通総和値に設定され、
前記複数の積和演算装置は、前記共通総和値が同じ値に設定される
演算装置。
【請求項１６】
請求項１４に記載の演算装置であって、
前記正の荷重値の総和値、及び前記負の荷重値の絶対値の総和値は、前記積和演算装置において、互いに同じ共通総和値に設定され、
前記複数の積和演算装置は、前記共通総和値が互いに異なる積和演算装置を含む
演算装置。
【請求項１７】
請求項１に記載の演算装置であって、
前記入力値は、正の値と負の値との和により表され、
前記信号対は、前記正の値を信号値とする正信号と、前記負の値の絶対値を信号値とする負信号とを含み、
前記複数の乗算部は、前記正信号の信号値に前記正の荷重値を乗算して前記正荷重電荷を生成し、前記負信号の信号値に前記負の荷重値を乗算して前記負荷重電荷を生成する第１の乗算部と、前記負信号の信号値に前記正の荷重値を乗算して前記正荷重電荷を生成し、前記正信号の信号値に前記負の荷重値を乗算して前記負荷重電荷を生成する第２の乗算部との少なくとも一方を有する
演算装置。
【請求項１８】
請求項１７に記載の演算装置であって、
前記複数の入力線対の各々は、前記正信号が入力される正入力線と、前記負信号が入力される負入力線とを有し、
前記１以上の積和演算装置は、正電荷出力線と、負電荷出力線とを有し、
前記第１の乗算部は、前記正入力線と前記正電荷出力線との間に接続され前記正の荷重値を規定し前記正荷重電荷を前記正電荷出力線に出力する抵抗器と、前記負入力線と前記負電荷出力線との間に接続され前記負の荷重値を規定し前記負荷重電荷を前記負電荷出力線に出力する抵抗器とを有し、
前記第２の乗算部は、前記負入力線と前記正電荷出力線との間に接続され前記正の荷重値を規定し前記正荷重電荷を前記正電荷出力線に出力する抵抗器と、前記正入力線と前記負電荷出力線との間に接続され前記負の荷重値を規定し前記負荷重電荷を前記負電荷出力線に出力する抵抗器とを有する
演算装置。
【請求項１９】
請求項１８に記載の演算装置であって、
前記蓄積部は、前記正電荷出力線に接続され前記正荷重電荷を蓄積する正電荷蓄積部と、前記負電荷出力線に接続され前記負荷重電荷を蓄積する負電荷蓄積部とを有し、
前記充電部は、前記正電荷蓄積部及び前記負電荷蓄積部をそれぞれ充電し、
前記出力部は、前記正電荷蓄積部に対して前記共通の閾値により閾値判定を実行することで前記正の積和信号を出力し、前記負電荷蓄積部に対して前記共通の閾値により閾値判定を実行することで前記負の積和信号を出力する
演算装置。
【請求項２０】
所定の入力期間内に、入力値に応じた信号対がそれぞれ入力される複数の入力線対と、
各々が、
前記複数の入力線対の少なくとも一部にそれぞれ接続され、接続された前記入力線対に入力される前記信号対のうち、一方の信号の信号値に正の荷重値を乗算した正荷重乗算値に対応する正荷重電荷と、他方の信号の信号値に負の荷重値を乗算した負荷重乗算値に対応する負荷重電荷とをそれぞれ生成可能な複数の乗算部と、
前記複数の乗算部の各々により生成された、前記正荷重電荷及び前記負荷重電荷を蓄積可能な蓄積部と、
前記入力期間の後に、前記乗算値に対応する電荷が蓄積された前記蓄積部を充電する充電部と、
前記充電部による充電の開始後、前記蓄積部により保持される電圧に対して所定の閾値により閾値判定を実行することで、前記正荷重乗算値の和を表す正の積和信号と前記負荷重乗算値の和を表す負の積和信号とを出力する出力部と
を有する複数のアナログ回路と、
前記複数のアナログ回路を接続して構成されたネットワーク回路と
を具備し、
前記複数のアナログ回路は、前記充電部による充電が共通の充電態様で実行され、前記所定の閾値として共通の閾値が設定される
積和演算システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、アナログ方式を用いた積和演算に適用可能な演算装置、及び積和演算システムに関する。
【背景技術】
【０００２】
従来、積和演算を行う技術が開発されている。積和演算は、複数の入力値のそれぞれに荷重を乗算し、各乗算結果を互いに加算する演算であり、例えばニューラルネットワーク等による画像や音声等の認識処理に用いられる。
【０００３】
例えば特許文献１には、積和演算の処理をアナログ方式によって行うアナログ回路について記載されている。このアナログ回路では、複数の電気信号のそれぞれに対応した荷重が設定される。また、対応する電気信号と荷重とに応じた電荷がそれぞれ出力され、出力された電荷がキャパシタに適宜蓄えられる。そして、電荷が蓄えられたキャパシタの電圧に基づいて積和結果を表す算出対象値が算出される。これにより、例えばデジタル方式による処理と比べて積和演算に要する消費電力を抑制することが可能となっている（特許文献１の明細書段落［０００３］［００４９］−［００５３］［００６２］図３等）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−４９８７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このようなアナログ方式の回路を用いることで、ニューラルネットワーク等の低消費電力化につながると期待されており、回路構成を簡素化するとともに高速な演算処理を実現する技術が求められている。
【０００６】
以上のような事情に鑑み、本技術の目的は、回路構成を簡素化するとともに高速な演算処理を実現することが可能な演算装置、及び積和演算システムを提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本技術の一形態に係る演算装置は、複数の入力線対と、１以上の積和演算装置とを具備する。
前記複数の入力線対は、所定の入力期間内に、入力値に応じた信号対がそれぞれ入力される。
前記１以上の積和演算装置の各々は、複数の乗算部と、蓄積部と、充電部と、出力部とを有する。
前記複数の乗算部は、前記複数の入力線対の少なくとも一部にそれぞれ接続され、接続された前記入力線対に入力される前記信号対のうち、一方の信号の信号値に正の荷重値を乗算した正荷重乗算値に対応する正荷重電荷と、他方の信号の信号値に負の荷重値を乗算した負荷重乗算値に対応する負荷重電荷とをそれぞれ生成可能である。
前記蓄積部は、前記複数の乗算部の各々により生成された、前記正荷重電荷及び前記負荷重電荷を蓄積可能である。
前記充電部は、前記入力期間の後に、前記乗算値に対応する電荷が蓄積された前記蓄積部を充電する。
前記出力部は、前記充電部による充電の開始後、前記蓄積部により保持される電圧に対して所定の閾値により閾値判定を実行することで、前記正荷重乗算値の和を表す正の積和信号と前記負荷重乗算値の和を表す負の積和信号とを出力する。
また前記１以上の積和演算装置は、前記充電部による充電が共通の充電態様で実行され、前記所定の閾値として共通の閾値が設定される。
【０００８】
この演算装置では、１以上の積和演算装置において、入力値に応じた信号対の各信号値に正負の荷重値を乗算して正荷重電荷及び負荷重電荷が生成され蓄積部に蓄積される。蓄積部は充電部により充電され、その電圧を所定の閾値により閾値判定することで、正負の積和信号が出力される。これにより、演算結果を１つの信号にまとめる回路等が省略可能となる。また１以上の積和演算装置において、充電部による充電は共通の充電態様で実行され、閾値判定には共通の閾値が用いられる。これにより、各積和演算装置の演算を同じタイミングで適正に実行可能となる。この結果、回路構成を簡素化するとともに高速な演算処理を実現することが可能となる。
【０００９】
前記共通の充電態様は、共通の時定数に従った充電を含んでもよい。
【００１０】
前記共通の充電態様は、前記複数の乗算部に設定された、前記正の荷重値の総和値、及び前記負の荷重値の絶対値の総和値のうち、前記１以上の積和演算装置において最大となる最大総和値に基づいた充電を含んでもよい。
【００１１】
前記共通の充電態様は、前記最大総和値に応じた時定数に従って前記蓄積部を充電してもよい。
【００１２】
前記複数の入力線対は、前記入力期間の後にＯＮ状態となる充電信号を供給してもよい。この場合、前記充電部は、前記充電信号に基づいて前記複数の乗算部により生成される電荷を蓄積することで前記蓄積部を充電してもよい。
【００１３】
前記充電部は、充電用抵抗器と、前記充電用抵抗器を介して前記蓄積部に接続され、前記入力期間の後にＯＮ状態となる充電信号を供給する充電線とを有してもよい。
【００１４】
前記充電用抵抗器は、前記最大総和値に応じた抵抗値に設定されてもよい。
【００１５】
前記複数の入力線対は、前記入力期間の後にＯＦＦ状態となってもよい。この場合、前記充電部は、前記充電信号に基づいて前記充電用抵抗器により生成される電荷を蓄積することで前記蓄積部を充電してもよい。
【００１６】
前記共通の閾値は、前記最大総和値に基づいて設定されてもよい。
【００１７】
前記共通の閾値は、前記蓄積部が前記最大総和値に応じた抵抗値を有する抵抗器を介して充電される場合に、前記蓄積部の電圧の時間変化を表す電圧曲線に基づいて設定されてもよい。
【００１８】
前記正の荷重値、及び前記負の荷重値の絶対値は、前記複数の乗算部ごとに同じ値に設定されてもよい。
【００１９】
前記正の荷重値、及び前記負の荷重値の絶対値は、同じ値で固定されてもよい。
【００２０】
前記正の荷重値、及び前記負の荷重値の絶対値は、互いに異なる複数の値のうちいずれか１つに設定されてもよい。
【００２１】
前記１以上の積和演算装置は、前記複数の入力線対に対して並列に接続された複数の積和演算装置であってもよい。
【００２２】
前記正の荷重値の総和値、及び前記負の荷重値の絶対値の総和値は、前記積和演算装置において、互いに同じ共通総和値に設定されてもよい。この場合、前記複数の積和演算装置は、前記共通総和値が同じ値に設定されてもよい。
【００２３】
前記正の荷重値の総和値、及び前記負の荷重値の絶対値の総和値は、前記積和演算装置において、互いに同じ共通総和値に設定されてもよい。この場合、前記複数の積和演算装置は、前記共通総和値が互いに異なる積和演算装置を含んでもよい。
【００２４】
前記入力値は、正の値と負の値との和により表されてもよい。この場合、前記信号対は、前記正の値を信号値とする正信号と、前記負の値の絶対値を信号値とする負信号とを含んでもよい。また前記複数の乗算部は、前記正信号の信号値に前記正の荷重値を乗算して前記正荷重電荷を生成し、前記負信号の信号値に前記負の荷重値を乗算して前記負荷重電荷を生成する第１の乗算部と、前記負信号の信号値に前記正の荷重値を乗算して前記正荷重電荷を生成し、前記正信号の信号値に前記負の荷重値を乗算して前記負荷重電荷を生成する第２の乗算部との少なくとも一方を有してもよい。
【００２５】
前記複数の入力線対の各々は、前記正信号が入力される正入力線と、前記負信号が入力される負入力線とを有してもよい。この場合、前記１以上の積和演算装置は、正電荷出力線と、負電荷出力線とを有してもよい。また前記第１の乗算部は、前記正入力線と前記正電荷出力線との間に接続され前記正の荷重値を規定し前記正荷重電荷を前記正電荷出力線に出力する抵抗器と、前記負入力線と前記負電荷出力線との間に接続され前記負の荷重値を規定し前記負荷重電荷を前記負電荷出力線に出力する抵抗器とを有してもよい。また前記第２の乗算部は、前記負入力線と前記正電荷出力線との間に接続され前記正の荷重値を規定し前記正荷重電荷を前記正電荷出力線に出力する抵抗器と、前記正入力線と前記負電荷出力線との間に接続され前記負の荷重値を規定し前記負荷重電荷を前記負電荷出力線に出力する抵抗器とを有してもよい。
【００２６】
前記蓄積部は、前記正電荷出力線に接続され前記正荷重電荷を蓄積する正電荷蓄積部と、前記負電荷出力線に接続され前記負荷重電荷を蓄積する負電荷蓄積部とを有してもよい。この場合、前記充電部は、前記正電荷蓄積部及び前記負電荷蓄積部をそれぞれ充電してもよい。また前記出力部は、前記正電荷蓄積部に対して前記共通の閾値により閾値判定を実行することで前記正の積和信号を出力し、前記負電荷蓄積部に対して前記共通の閾値により閾値判定を実行することで前記負の積和信号を出力してもよい。
【００２７】
本技術の一形態に係る積和演算システムは、前記複数の入力線と、複数のアナログ回路と、ネットワーク回路とを具備する。
前記複数のアナログ回路の各々は、前記複数の乗算部と、前記蓄積部と、前記充電部と、前記出力部とを有する。
前記ネットワーク回路は、前記複数のアナログ回路を接続して構成される。
また前記複数のアナログ回路は、前記充電部による充電が共通の充電態様で実行され、前記所定の閾値として共通の閾値が設定される。
【図面の簡単な説明】
【００２８】
【図１】本技術の一実施形態に係る演算装置の構成例を示す模式図である。
【図２】アナログ回路に入力される信号対の一例を示す模式図である。
【図３】演算装置の具体的な構成例を示す模式図である。
【図４】ニューロン回路の構成例を示す模式図である。
【図５】本実施形態に係るアナログ回路の一例を示す模式的な回路図である。
【図６】信号対の一例を示す模式図である。
【図７】シナプス回路の構成例を示す模式的な回路図である。
【図８】図５に示すアナログ回路による積和信号の算出例を説明するための図である。
【図９】正負の積和信号の一例を示す模式図である。
【図１０】階層間でのアナログ回路の接続例を示す模式図である。
【図１１】キャパシタにより保持される電圧の時間変化の一例を示す模式的なグラフである。
【図１２】演算装置の構成例を示す回路図である。
【図１３】演算装置の構成例を示す回路図である。
【図１４】演算装置の構成例を示す回路図である。
【図１５】演算装置の構成例を示す回路図である。
【発明を実施するための形態】
【００２９】
以下、本技術に係る実施形態を、図面を参照しながら説明する。
【００３０】
［演算装置の構成］
図１は、本技術の一実施形態に係る演算装置の構成例を示す模式図である。演算装置１００は、積和演算を含む所定の演算処理を実行するアナログ方式の演算装置である。演算装置１００を用いることで、例えばニューラルネットワーク等の数学モデルに従った演算処理を実行することが可能である。
【００３１】
演算装置１００は、複数の信号線１と、複数の入力部２と、複数のアナログ回路３とを有する。各信号線１は、所定の方式の電気信号を伝送する線である。電気信号としては、例えばパルスのタイミングや幅等のアナログ量を用いて信号値を表すアナログ信号が用いられる。図１には電気信号が伝送される方向が、矢印を用いて模式的に図示されている。
【００３２】
図１に示すように、信号線１は、正の信号線１ａ及び負の信号線１ｂを含む。正負の各信号線１ａ及び１ｂは、ペアとして配線され、１対の信号線１として用いられる。以下では、正負の各信号線１ａ及び１ｂにより構成される１対の信号線１を、信号線対Ｐ１と記載する。なお図１では、正の信号線１ａは、白丸の接続点に接続される信号線１であり、負の信号線１ｂは、黒丸の接続点に接続される信号線１である。
【００３３】
信号線対Ｐ１は、１つの入力値（あるいは出力値）に応じた信号対を伝送する。信号対は、正負の各信号線１ａ及び１ｂにそれぞれ入力される１対の電気信号である。この１対の電気信号の各信号値により、入力値が表わされる。すなわち、信号線対Ｐ１は、入力値を伝送する１つの伝送経路として機能するとも言える。
【００３４】
入力値ｘは、正の値ｘ+と負の値ｘ-との和により表される。ここで、正の値ｘ+は、０以上の実数である（ｘ+≧０）。また負の値ｘ-は、０以下の実数である（ｘ-≦０）。従って、入力値ｘは、正の値ｘ+と負の値ｘ-との和として、ｘ＝ｘ+＋ｘ-と表される。ここで、負の値ｘ-の絶対値を用いると、入力値ｘは、正の値ｘ+と負の値ｘ-の絶対値との差として、ｘ＝ｘ+−｜ｘ-｜と表される。このように、入力値ｘは、２つの正の実数の差分を用いて表すことが可能である。
【００３５】
本実施形態では、信号対は、正信号と負信号とを含む。正信号は、正の値ｘ+を信号値とする電気信号であり、正の信号線１ａに入力される。負信号は、負の値ｘ‐の絶対値｜ｘ-｜を信号値とする電気信号であり、負の信号線１ｂに入力される。従って、信号対に含まれる正信号及び負信号は、ともに正の実数を表す電気信号となる。
【００３６】
このように、本実施形態では、信号対により表される入力値ｘは、正の信号線１ａに入力される正信号の信号値（正の値ｘ+）と、負の信号線１ｂに入力される負信号の信号値（負の値ｘ-）との差分となる。言い換えれば、正信号の信号値から、負信号の信号値を引いた値が入力値ｘとなるように、正信号及び負信号（信号対）が生成される。信号対の具体的な波形等については、図２を参照して後に詳しく説明する。
【００３７】
図１に示すように、１つのアナログ回路３には、複数の信号線対Ｐ１が接続される。アナログ回路３に信号対を伝送する信号線対Ｐ１は、その信号線対Ｐ１が接続されたアナログ回路３にとって、信号対が入力される入力信号線対（入力信号線のペア）となる。また、アナログ回路３から出力される信号対を伝送する信号線対Ｐ１は、その信号線対Ｐ１が接続されたアナログ回路３にとって、信号対が出力される出力信号線対（出力信号線のペア）となる。本実施形態では、入力信号線対は、入力線対に相当する。
【００３８】
複数の入力部２は、入力データ４の値（入力値ｘ）に応じた信号対をそれぞれ生成する。入力データ４は、例えば演算装置１００によって実装されるニューラルネットワーク等を用いた処理の対象となるデータである。従って入力データ４に応じた複数の電気信号の各信号値は、演算装置１００に対する入力値であるとも言える。また信号対は、入力対であるとも言える。
【００３９】
入力データ４としては、例えば演算装置１００の処理対象となる画像データ、音声データ、統計データ等の任意のデータが用いられる。例えば、入力データ４として画像データが用いられる場合等には、画像データの各画素の画素値（ＲＧＢ値や輝度値等）に応じた信号対が生成される。この他、入力データ４の種類や演算装置１００による処理の内容に応じて、入力データ４に応じた信号対が適宜生成されてよい。
【００４０】
アナログ回路３は、入力される複数の信号対に基づいて、積和演算を行うアナログ方式の回路である。積和演算は、例えば複数の入力値と、各入力値に対応する荷重値とをそれぞれ乗算して得られる複数の乗算値を足し合わせる演算である。従って積和演算は、各乗算値の和（以下積和結果と記載する）を算出する処理であるとも言える。本実施形態では、アナログ回路３は、積和演算装置に相当する。
【００４１】
図１に示すように、１つのアナログ回路３には、複数の入力信号線対が接続され、複数の信号対が与えられる。これら複数の入力信号線対とアナログ回路３とにより、本実施形態に係る積和演算回路が構成される。また各入力信号線対から複数の信号対が入力されることで、積和演算回路（アナログ回路３）により、本実施形態に係る積和演算方法が実行される。
【００４２】
以下では、１つのアナログ回路３に入力される信号対（入力信号線対）の総数をＮとする。この場合、アナログ回路３に接続される入力信号線の総数は２×Ｎとなる。なお、各アナログ回路３に入力される信号対の個数Ｎは、例えば演算処理のモデルや精度等に応じて回路ごとに適宜設定される。
【００４３】
アナログ回路３では、例えばｉ番目の入力信号線対から入力される信号対により表される入力値ｘiと、入力値ｘiに対応する荷重値ｗiとの乗算値であるｗi・ｘiが算出される。ここでｉはＮ以下の自然数（ｉ＝１、２、・・・、Ｎ）である。
【００４４】
信号対を用いた積和演算では、正の信号線１ａに入力される正信号の信号値（正の値ｘi+）と、負の信号線１ａに入力される負信号の信号値（負の値ｘi-）とに、それぞれ対応する荷重値が乗算され、２つの乗算値が算出される。２つの乗算値を用いて、入力値ｘiと荷重値ｗiとの乗算値ｗi・ｘiを表すことが可能である。この点については、後に詳しく説明する。
【００４５】
乗算値ｗi・ｘiの演算は、各信号対（入力信号線対）ごとに実行され、Ｎ個の乗算値ｗi・ｘiが算出される。このＮ個の乗算値をそれぞれ足し合わせた値が積和結果（Ｎ個の乗算値の和）として算出される。従って、１つのアナログ回路３で算出される積和結果は、以下の式で表される。
【００４６】
【数１】
2020160887.tif 000003
【００４７】
荷重値ｗiは、例えば−α≦ｗi≦＋αの範囲に設定される。ここでαは、任意の実数値である。従って荷重値ｗiには、正の荷重値ｗiや負の荷重値ｗi、あるいはゼロの荷重値ｗi等が含まれる。このように、荷重値ｗiを所定の範囲に設定することで、積和結果が発散するといった事態を回避することが可能である。
【００４８】
また例えば、荷重値ｗiが設定される範囲が規格化されてもよい。この場合、荷重値ｗiは、−１≦ｗi≦１の範囲に設定される。これにより、例えば積和結果の最大値や最小値等を調整することが可能となり、所望の精度で積和演算を実行することが可能となる。
【００４９】
ニューラルネットワーク等では、荷重値ｗiを＋α及び−αのどちらかに設定するバイナリコネクトと呼ばれる手法を用いることが可能である。バイナリコネクトは、例えば深層ニューラルネットワーク（多層ニューラルネットワーク）を用いた画像認識等の様々な分野に用いられる。バイナリコネクタを用いることで、認識精度等を劣化させることなく、荷重値ｗiの設定を簡略化することが可能である。バイナリコネクトでは、正の荷重値、及び負の荷重値の絶対値は、同じ値で固定される。
【００５０】
上記したように、バイナリコネクトでは、荷重値ｗiがバイナリ値（±α）に２値化される。従って例えば、荷重値ｗiの正負を切り替えることで、所望の荷重値ｗiを容易に設定することが可能である。また、２値化された荷重値ｗiを規格化して、荷重値ｗiを±１に設定してもよい。
【００５１】
また荷重値ｗiは、多値化されてもよい。この場合、荷重値ｗiは、離散的な複数の荷重値候補から選択して設定される。荷重値候補としては、例えば（−３、−２、−１、０、１、２、３）といった例や、（１、２、５、１０）といった例が挙げられる。また規格化された荷重値候補（−１、−０．５、０、０．５、１）等が用いられてもよい。これらの荷重値候補の中から値が選択され荷重値ｗiとして設定される。荷重値候補の数や、候補値を設定する方法等は限定されない。荷重値ｗiを多値化することで、例えば汎用性の高いニューラルネットワーク等を構築することが可能となる。
【００５２】
この他、荷重値ｗiの設定範囲や値等は限定されず、例えば所望の処理精度が実現されるように適宜設定されてよい。
【００５３】
（数１）式に示す入力値ｘiは、例えば入力部２から出力された入力データ４の値や、アナログ回路３から出力された積和結果の値である。このように、入力部２及びアナログ回路３は、入力値ｘiを出力する信号源として機能するとも言える。
【００５４】
図１に示すように、本実施形態では、１つの信号源（入力部２、アナログ回路３）から、入力値ｘiに応じた１対の電気信号（信号対）が信号線対Ｐ１を介して出力される。すなわち、１つの信号源の出力側に接続された各信号線対Ｐ１には、それぞれ同じ信号対が入力される。また１つの信号源と、その信号源から出力された電気信号が入力されるアナログ回路３とが、１つの信号線対Ｐ１（入力信号線対）で接続される。
【００５５】
従って例えば、図１に示す演算装置１００では、Ｍ個の信号源と接続されるアナログ回路３には、Ｍ個の入力信号線対が接続されることになる。この場合、アナログ回路３に入力される信号対の総数Ｎは、Ｎ＝Ｍとなる。なお、アナログ回路３に入力される電気信号の総数、すなわち入力側に接続される信号線１の総数は、２×Ｍとなる。
【００５６】
図１に示すように、演算装置１００は、複数の階層のそれぞれに、複数のアナログ回路３が設けられた階層構造を有する。アナログ回路３の層構造を構成することで、例えば多層パーセプトロン型のニューラルネットワーク（ＭＬＰ：Multi-Layer Perceptron）等が構築される。各階層に設けられるアナログ回路の数や、階層の数等は、例えば所望の処理が実行可能となるように適宜設計される。以下では、ｊ段目の層に設けられるアナログ回路３の数をＮjと記載する場合がある。
【００５７】
例えば１段目の層（最下位層）に設けられた各アナログ回路３には、Ｎ個の入力部２により生成されたＮ個の信号対がそれぞれ入力される。１段目の各アナログ回路３により、入力データの入力値ｘiに関する積和結果がそれぞれ算出され、非線形変換処理後に次の階層（２段目）に設けられたアナログ回路３に出力される。
【００５８】
２段目の層（上位層）に設けられた各アナログ回路３には、１段目で算出された各積和結果を表すＮ1個の信号対がそれぞれ入力される。従って２段目の各アナログ回路３から見ると、１段目で算出された各積和結果の非線形変換処理結果が信号対の入力値ｘiとなる。２段目の各アナログ回路３により、１段目から出力された入力値ｘiに関する積和結果が算出され、さらに上位層のアナログ回路３に出力される。
【００５９】
このように、演算装置１００では、下位層のアナログ回路３で算出された積和結果に基づいて、上位層のアナログ回路３の積和結果が算出される。このような処理が複数回実行され、最上位層（図１では３段目の層）に含まれるアナログ回路３から処理結果が出力される。これにより、例えば猫が撮影された画像データ（入力データ４）から、被写体が猫であることを判定するといった画像認識等の処理が可能となる。
【００６０】
このように、複数のアナログ回路３を適宜接続することで所望のネットワーク回路を構成することが可能である。ネットワーク回路は、例えば信号を通過させることで演算処理を行うデータフロー型の処理システムとして機能する。ネットワーク回路では、例えば荷重値（シナプス結合）を適宜設定することで、様々な処理機能を実現することが可能となる。このネットワーク回路により、本実施形態に係る積和演算システムが構築される。
【００６１】
なお、各アナログ回路３を接続する方法等は限定されず、例えば所望の処理が可能となるように、複数のアナログ回路３が適宜接続されてもよい。例えば、各アナログ回路３が階層構造とは異なる他の構造を構成するように接続される場合であっても、本技術は適用可能である。
【００６２】
上記では、下位層で算出された積和結果をそのまま上位層に入力する構成について説明した。これに限定されず、例えば積和結果についての変換処理等が実行されてもよい。例えばニューラルネットワークモデルでは、各アナログ回路３の積和結果に対して、活性化関数を用いて非線形変換を行い、その変換結果を上位層に入力するといった処理が実行される。
【００６３】
演算装置１００では、例えば信号対に対して活性化関数による非線形変換を行う関数回路５等が用いられる。関数回路５は、例えば下位層と上位層との間に設けられ、入力される信号対の入力値ｘi（各電気信号の信号値）を適宜変換して、変換結果に応じた信号対を出力する回路である。関数回路５は、例えば信号線対Ｐ１ごとに設けられる。関数回路５の数や配置等は、例えば演算装置１００に実装される数学モデル等に応じて適宜設定される。
【００６４】
活性化関数としては、例えばＲｅＬＵ関数（ランプ関数）等が用いられる。ＲｅＬＵ関数は、例えば信号対の表す入力値ｘiが０以上である場合には、信号対をそのまま出力する。それ以外の場合には０に対応する信号対（信号値が０である電気信号のペア）を出力する。例えばＲｅＬＵ関数を実装した関数回路５が各信号線対Ｐ１に適宜接続される。これにより、演算装置１００の処理を実現することが可能である。
【００６５】
図２は、アナログ回路３に入力される信号対の一例を示す模式図である。図２Ａ及びＢには、１対の電気信号（信号対）の波形を表すグラフが模式的に図示されている。図２Ａ（図２Ｂ）において、上側のグラフは、正の信号線１ａに入力される電気信号（正信号ＩＮ+）の波形を表している。また下側のグラフは、負の信号線１ｂに入力される電気信号（負信号ＩＮ-）の波形を表している。グラフの横軸は時間軸であり、縦軸は電気信号の電圧である。
【００６６】
図２Ａには、スパイクタイミング方式（以下、ＴＡＣＴ方式と記載する）の電気信号の波形の一例が示されている。ＴＡＣＴ方式は、例えばパルスの立ち上がりタイミングを用いて信号値を表す方式である。例えば所定のタイミングを基準として、信号値に応じたタイミングでパルスが入力される。
【００６７】
各電気信号は、所定の入力期間Ｔ内に、アナログ回路３に入力される。この入力期間Ｔにおける、パルスの入力タイミングにより信号値が表される。例えば入力期間Ｔの開始と同時に入力されたパルスにより最も大きい信号値が表される。入力期間Ｔの終了と同時に入力されたパルスにより、最も小さい信号値が表される。
【００６８】
このことを、パルスの入力タイミングから入力期間Ｔの終了タイミングまでの長さにより、信号値が表されると言うことも可能である。例えば、パルスの入力タイミングから入力期間Ｔの終了タイミングまでの長さが入力期間Ｔと等しいパルスにより、最も大きい信号値が表される。パルスの入力タイミングから入力期間Ｔの終了タイミングまでの長さが０のパルスにより、最も小さい信号値が表される。
【００６９】
図２Ａに示すように、ｉ番目の信号対には、正信号ＩＮi+及び負信号ＩＮi-が含まれる。ＴＡＣＴ方式では、正信号ＩＮi+は、その信号値である正の値ｘi+に応じたタイミングでパルスが入力される電気信号となる。また負信号ＩＮi-は、その信号値である負の値ｘi-の絶対値｜ｘi-｜応じたタイミングでパルスが入力される電気信号となる。
【００７０】
信号対の入力値ｘiは、正の値ｘi+と負の値ｘi-の絶対値｜ｘi-｜との差分で表される。従って、入力値ｘiは、正信号ＩＮi+のパルスの入力タイミングから、負信号ＩＮi-のパルスの入力タイミングを引いた値となる。このように、ＴＡＣＴ方式の信号対では、正負の信号線１ａ及び１ｂに入力されるパルスの入力タイミングの差により、入力値ｘiが表される。
【００７１】
なお図２Ａには、ＴＡＣＴ方式の電気信号（正信号及び負信号）として、信号値に応じたタイミングに立ち上がり、積和結果が得られるまでＯＮレベルを維持する継続的なパルス信号が用いられる。これに限定されず、ＴＡＣＴ方式の電気信号として、所定のパルス幅を持った矩形パルス等が用いられてもよい。
【００７２】
ＴＡＣＴ方式の電気信号が用いられる場合、ＴＡＣＴ方式のアナログ回路３を用いた時間軸アナログ積和演算が実行可能である。
【００７３】
図２Ｂには、パルス幅変調（ＰＷＭ：Pulse Width Modulation）方式の電気信号の波形の一例が示されている。ＰＷＭ方式は、例えばパルス波形のパルス幅を用いて信号値を表す方式である。すなわち、ＰＷＭ方式では、電気信号のパルス幅は、信号値に応じた長さとなる。典型的には、パルス幅が長いほど、値の大きい信号値を表す。
【００７４】
また、電気信号は、所定の入力期間Ｔ内に、アナログ回路３に入力される。より詳しくは、電気信号のパルス波形が、入力期間Ｔに収まるように、各電気信号がアナログ回路３に入力される。従って、電気信号のパルス幅の最大値は、入力期間Ｔと同様となる。なお、入力期間Ｔに収まる範囲であれば、各パルス波形（電気信号）が入力されるタイミング等は限定されない。
【００７５】
ＰＷＭ方式では、例えばパルス幅τと入力期間Ｔとのデューティ比Ｒ（＝τ／Ｔ）を用いて、信号値を規格化することが可能である。すなわち、規格化された信号値＝デューティ比Ｒと表される。なお信号値とパルス幅τとを対応付ける方法等は限定されず、例えば所望の精度で演算処理等が可能となるように、信号値を表すパルス幅τが適宜設定されてよい。
【００７６】
図２Ｂに示すように、ＰＷＭ方式では、正信号ＩＮi+は、その信号値である正の値ｘi+に応じたパルス幅を持った電気信号となる。また負信号ＩＮi-は、その信号値である負の値ｘi-の絶対値｜ｘi-｜応じたパルス幅を持った電気信号となる。なお、正信号ＩＮi+及び負信号ＩＮi-が入力されるタイミングは、ずれていてもよい。
【００７７】
また信号対の入力値ｘiは、正信号ＩＮi+のパルス幅から、負信号ＩＮi-のパルス幅を引いた値となる。従って、ＰＷＭ方式の信号対では、正負の信号線１ａ及び１ｂに入力される各電気信号（正信号ＩＮi+及び負信号ＩＮi-）のパルス幅の差により、入力値ｘiが表される。
【００７８】
ＰＷＭ方式の電気信号が用いられる場合、ＰＷＭ方式のアナログ回路３を用いた時間軸アナログ積和演算が実行可能である。
【００７９】
図２Ａ及びＢに例示するように、入力値に応じた電気信号として、入力期間Ｔに対するＯＮ時間の長さが入力値に対応しているパルス信号を用いることが可能である。なお以下では、各電気信号により表される信号値ｘiが０以上１以下の変数であるとして説明を行う。
【００８０】
図３は、演算装置１００の具体的な構成例を示す模式図である。図３は、例えば図１に示す演算装置１００を実現する回路の配置例であり、演算装置１００のうち１つの階層に設けられる複数のアナログ回路３が模式的に図示されている。各アナログ回路３には、複数の入力信号線対Ｐ６がそれぞれ接続される。
【００８１】
複数の入力信号線対Ｐ６には、所定の入力期間Ｔ内に、入力値ｘiに応じた信号対がそれぞれ入力される。例えば、図２を参照して説明したＴＡＣＴ方式やＰＷＭ方式の信号対が、入力期間Ｔの間に各入力信号線対Ｐ６に入力される。
【００８２】
各入力信号線対Ｐ６は、正の入力信号線６ａと、負の入力信号線６ｂとを有する。正の入力信号線６ａは、正信号が入力される信号線１であり、負の入力信号線６ｂは、負信号が入力される信号線である。本実施形態では、正の入力信号線６ａは、正入力線に相当し、負の入力信号線６ｂは、負入力線に相当する。
【００８３】
アナログ回路３は、１対の出力線７と、複数のシナプス回路８と、ニューロン回路９とを有する。図３に示すように、１つのアナログ回路３は、所定の方向（図中の縦方向）に延在するように構成される。この縦方向に延在するアナログ回路３が、横方向に複数並んで配置されることで、１つの階層が構成される。以下では、図中の最も左側に配置されたアナログ回路３を１番目のアナログ回路３とする。またアナログ回路３が延在する方向を延在方向と記載する場合がある。
【００８４】
１対の出力線７は、延在方向に沿って互いに離間して配置される。１対の出力線７は、正電荷出力線７ａと、負電荷出力線７ｂとを有する。正電荷出力線７ａ及び負電荷出力線７ｂの各々は、複数のシナプス回路８を経由してニューロン回路９に接続される。
【００８５】
複数のシナプス回路８は、複数の入力信号線対Ｐ６にそれぞれ対応して配置される。１つのシナプス回路８には、１つの入力信号線対Ｐ６が接続される。１つのアナログ回路３に設けられるシナプス回路８の数は、例えば入力信号線対Ｐ６の数以下に設定される。すなわち、全ての入力信号線対Ｐ６にシナプス回路８が接続される必要はない。
【００８６】
このように、複数のシナプス回路８は、複数の入力信号線対Ｐ６の少なくとも１部にそれぞれ接続される。シナプス回路８が接続される入力信号線対Ｐ６（すなわち、シナプス回路８の配置）は、例えば演算装置１００に実装する数学モデルや、シミュレーション等を用いて適宜選択される。
【００８７】
シナプス回路８は、信号対により表される入力値ｘiと荷重値ｗiとの乗算値（ｗi・ｘi ）を算出する。より詳しくは、乗算値（ｗi・ｘi ）は、信号対に含まれる正信号及び負信号の各信号値（正の値ｘi+及び負の値ｘi-の絶対値｜ｘi-｜）のそれぞれに、対応する荷重値を乗算することで算出される。
【００８８】
複数のシナプス回路８には、正の荷重値ｖi+と、負の荷重値ｖi-とがそれぞれ設定される。ここで、正の荷重値ｖi+は、正の実数である（ｖi+＞０）。また負の荷重値ｖi-は、負の実数である（ｖi-＜０）。このように、シナプス回路８は、正負の荷重値ｖi+及びｖi-が設定された荷重対であると言える。
【００８９】
シナプス回路８は、信号対に含まれる一方の電気信号の信号値と、正の荷重値ｖi+との乗算値を算出する。また他方の電気信号の信号値と、負の荷重値ｖi-との乗算値を算出する。具体的には、各乗算値に対応する電荷（電流）をそれぞれ生成する。
【００９０】
正の荷重値ｖi+を乗算する対象となる電気信号は、シナプス回路８ごとに適宜設定される。また、正の荷重値ｖi+の対象として設定された電気信号ではない電気信号が、負の荷重値ｖi-を乗算する対象となる。以下では、正の荷重値ｖi+との乗算値を正荷重乗算値と記載し、正荷重乗算値に対応する電荷を正荷重電荷と記載する。また負の荷重値ｖi+との乗算値を負荷重乗算値と記載し、負荷重乗算値に対応する電荷を負荷重電荷と記載する。
【００９１】
このように、シナプス回路８は、接続された入力信号線対Ｐ６に入力される信号対のうち、一方の信号の信号値に正の荷重値ｖi+を乗算した正荷重乗算値に対応する正荷重電荷と、他方の信号の信号値に負の荷重値ｖi-を乗算した負荷重乗算値に対応する負荷重電荷とをそれぞれ生成可能である。
【００９２】
なおシナプス回路８では、各乗算値に対応する電荷として、荷重値の正負にかかわらず同符号の電荷（例えば正の電荷）が出力される。すなわち、正荷重電荷及び負荷重電荷は、互いに同符号の電荷となる。従って実際の回路では、例えば負の荷重値ｖi-として、負の荷重値ｖi-の絶対値｜ｖi-｜が乗算されると見做すことが可能である。このように、正負の荷重値を同符号の値として扱えるため、回路の構成を簡素化することが可能である。
【００９３】
本実施形態では、正の荷重値ｖi+、及び負の荷重値ｖi-の絶対値｜ｖi-｜は、複数のシナプス回路８ごとに同じ値に設定される。具体的には、正の荷重値ｖi+、及び負の荷重値ｖi-の絶対値｜ｖi-｜は、ともに荷重値ｗiの絶対値｜ｗi｜と同じ値に設定される。すなわち、各荷重値は、｜ｗi｜＝ｖi+＝｜ｖi-｜の関係を満たす。以下では、荷重値ｗiを対荷重値ｗiと記載する場合がある。
【００９４】
シナプス回路８には、対荷重値ｗiとして、正の値となる対荷重値ｗi+と、負の値となる対荷重値ｗi-とのどちらか一方が設定される。正負の対荷重値ｗi+及びｗi‐は、信号対（正信号及ぶ負信号）と荷重対（正の荷重値）とを適宜対応させることで設定することが可能である。以下では、正の対荷重値ｗi+が設定されたシナプス回路８を正のシナプス回路８ａと記載し、負の対荷重値ｗi-が設定されたシナプス回路８を負のシナプス回路８ｂと記載する。
【００９５】
正のシナプス回路８ａは、正信号の信号値（ｘi+）に正の荷重値ｖi+を乗算して正荷重電荷を生成し、負信号の信号値（｜ｘi-｜）に負の荷重値｜ｖi-｜を乗算して負荷重電荷を生成する。従って正荷重電荷及び負荷重電荷は、それぞれ正荷重乗算値（ｖi+・ｘi+）及び負荷重乗算値（｜ｖi-｜・｜ｘi-｜）に対応した電荷となる。
【００９６】
この場合、正荷重乗算値と負荷重乗算値との差分Δ+は、以下のように表される。
Δ+＝ｖi+・ｘi+−｜ｖi-｜・｜ｘi-｜＝｜ｗi｜（ｘi+＋ｘi-）＝ｗi+・ｘi
このように差分Δ+は、正の対荷重値ｗi+と入力値ｘiとの乗算値ｗi+・ｘiとなる。すなわち、正のシナプス回路８ａでは、乗算値ｗi+・ｘiが、正荷重電荷と負荷重電荷との差分として算出される。本実施形態では、正のシナプス回路８ａは、第１の乗算部に相当する。
【００９７】
負のシナプス回路８ｂは、負信号の信号値（｜ｘi-｜）に正の荷重値ｖi+を乗算して正荷重電荷を生成し、正信号の信号値（ｘi+）に負の荷重値｜ｖi-｜を乗算して負荷重電荷を生成する。従って正荷重電荷及び負荷重電荷は、それぞれ正荷重乗算値（｜ｖi-｜・ｘi+）及び負荷重乗算値（ｖi+・｜ｘi-｜）に対応した電荷となる。
【００９８】
この場合、正荷重乗算値と負荷重乗算値との差分Δ-は、以下のように表される。
Δ- ＝｜ｖi-｜・ｘi+−ｖi+・｜ｘi-｜＝−｜ｗi｜（ｘi+＋ｘi-）＝ｗi-・ｘi
このように差分Δ- は、負の対荷重値ｗi-と入力値ｘiとの乗算値ｗi-・ｘiとなる。すなわち、負のシナプス回路８ｂでは、乗算値ｗi-・ｘiが、正荷重電荷と負荷重電荷との差分として算出される。本実施形態では、負のシナプス回路８ｂは、第２の乗算部に相当する。
【００９９】
なお、正荷重乗算値に対応する正荷重電荷は、正電荷出力線７ａに出力され、負荷重乗算値に対応する負荷重電荷は、負電荷出力線７ｂに出力される。シナプス回路８の具体的な構成については、後に詳しく説明する。
【０１００】
本実施形態では、１つのシナプス回路８に対して、１対の入力信号線６（入力信号線対６Ｐ）と、１対の出力線７とが接続される。すなわち１つのシナプス回路８には、信号対が入力され、各電気信号に基づいて算出された乗算値に対応する電荷が、対荷重値ｗiの符号に応じて各出力線７ａ又は７ｂに出力される。このように、シナプス回路８は、２入力２出力の回路となる。
【０１０１】
１つのアナログ回路３では、複数のシナプス回路８が、１対の出力線７に沿って配置される。各シナプス回路８は、正電荷出力線７ａ（負電荷出力線７ｂ）に対してそれぞれ並列に接続される。以下では、最も下流側（ニューロン回路９に接続される側）に配置されるシナプス回路８を１番目のシナプス回路８とする。
【０１０２】
図３に示すように、複数の入力信号線対Ｐ６は、複数のアナログ回路３の各々が有する１対の出力線７に対して交差するように配線される。典型的には、各入力信号線６は各出力線７と直交するように設けられる。すなわち、演算装置１００は、入力信号線６と出力線７とが交差したクロスバー構成を有する。クロスバー構成を用いることで、例えばアナログ回路３等を高密度に集積化することが可能となる。
【０１０３】
また演算装置１００では、ｊ番目の入力信号線対Ｐ６に対して、各アナログ回路３に含まれるｊ番目のシナプス回路８がそれぞれ並列に接続される。従って、同じ入力信号線対Ｐ６に接続されるシナプス回路８には、互いに同様の信号対が入力される。これにより、下位層に含まれる１つの信号源が、上位層に含まれる複数のアナログ回路３に接続される構成を実装することが可能である。
【０１０４】
なお図３に示す例では、各入力信号線対Ｐ６に信号対を入力する信号源として、下位層に含まれるアナログ回路３（プレニューロン）が模式的に図示されている。これに限定されず、例えば信号源として、入力部２が用いられる場合にも、クロスバー構成を用いることが可能である。
【０１０５】
このように、演算装置１００では、複数のアナログ回路３が、複数の入力信号線対Ｐ６の各々に並列に接続される。これにより、例えば、各アナログ回路３（各シナプス回路８）に対して並列に信号対を入力することが可能となり、演算処理の高速化を図ることが可能である。この結果、優れた演算性能を発揮することが可能となる。
【０１０６】
ニューロン回路９は、各シナプス回路８で算出された乗算値に基づいて、（数１）式に示す積和結果を算出する。具体的には、１対の出力線７を介して入力された電荷に基づいて、積和結果（積和信号）を表す電気信号を出力する。
【０１０７】
図４は、ニューロン回路９の構成例を示す模式図である。ニューロン回路９は、蓄積部１１と、信号出力部１２とを有する。図４には、１対の出力線７と、１対の出力信号線１０（正の出力信号線１０ａ及び負の出力信号線１０ｂ）とに接続された２入力２出力のニューロン回路９が示されている。なお、ニューロン回路９として２入力１出力の回路等が用いられる場合もあり得る。
【０１０８】
蓄積部１１は、複数のシナプス回路８により１対の出力線７に出力された電荷を蓄積する。蓄積部１１は、２つのキャパシタ１３ａ及び１３ｂを有する。キャパシタ１３ａは、正電荷出力線７ａとＧＮＤとの間に接続される。またキャパシタ１３ｂは、負電荷出力線７ｂとＧＮＤとの間に接続される。なおキャパシタ１３ａ及び１３ｂは、互いに同じ容量に設定される。
【０１０９】
従ってキャパシタ１３ａには、正電荷出力線７ａから流れ込む正荷重電荷が蓄積される。またキャパシタ１３ｂには、負電荷出力線７ｂから流れ込む負荷重電荷が蓄積される。このように、蓄積部１１は、複数のシナプス回路８の各々により生成された、正荷重電荷及び負荷重電荷を蓄積可能である。本実施形態では、キャパシタ１３ａは、正電荷出力線に接続され正荷重電荷を蓄積する正電荷蓄積部に相当し、キャパシタ１３ｂは、負電荷出力線に接続され負荷重電荷を蓄積する負電荷蓄積部に相当する。
【０１１０】
例えば電気信号の入力期間Ｔが終了したタイミングで、キャパシタ１３ａに蓄積された電荷は、各シナプス回路８に設けられた正の荷重値ｖi+との正荷重乗算値に対応する正荷重電荷の総和となる。また同様に、キャパシタ１３ｂに蓄積された電荷は、各シナプス回路８に設けられた負の荷重値ｖi-との負荷重乗算値に対応する負荷重電荷の総和となる。
【０１１１】
例えばキャパシタ１３ａに正荷重電荷が蓄積されると、ＧＮＤを基準とする正電荷出力線７ａの電位が上昇する。従って、正電荷出力線７ａの電位は、正の荷重値ｖi+との乗算値に対応する正荷重電荷の総和に応じた値となる。なお、正電荷出力線７ａの電位は、キャパシタ１３ａにより保持される電圧に相当する。
【０１１２】
同様に、キャパシタ１３ｂに負荷重電荷が蓄積されると、ＧＮＤを基準とする負電荷出力線７ｂの電位が上昇する。従って、負電荷出力線７ｂの電位は、負の荷重値ｖi-との乗算値に対応する負荷重電荷の総和に応じた値となる。なお、負電荷出力線７ｂの電位は、キャパシタ１３ｂにより保持される電圧に相当する。
【０１１３】
信号出力部１２は、蓄積部１１に蓄積された電荷に基づいて、乗算値（ｗi・ｘi ）の和を表す積和信号を出力する。本実施形態では、乗算値（ｗi・ｘi ）の和を表す積和信号として、正荷重乗算値の和を表す正の積和信号と、負荷重乗算値の和を表す負の積和信号とがそれぞれ出力される。
【０１１４】
ここで、アナログ回路３に設けられるシナプス回路８の総数をＮとする。またＮ個のシナプス回路８のうち、正の対荷重値ｗi+が設定されたシナプス回路８（正の荷重対）の総数をＮ+とし、負の対荷重値ｗi-が設定されたシナプス回路８（負の荷重対）の総数をＮ-とする。従って、Ｎ＝Ｎ+＋Ｎ-である。この場合、（数１）式で表される積和結果は、以下のように書き表すことが可能である。
【０１１５】
【数２】
2020160887.tif 000004
【０１１６】
上記したように、信号対を用いる場合、入力値ｘiは、正の値ｘi+と負の値ｘi-の絶対値｜ｘi-｜との差として表される（ｘi＝ｘi+−｜ｘi-｜）。従って、（数２）式は、以下のように書き変えることが可能である。
【０１１７】
【数３】
2020160887.tif 000005
【０１１８】
（数３）式に示すように、積和結果は、第１の項から第２の項を引いた値となる。ここで第１の項及び第２の項は、それぞれ中括弧｛｝で囲まれた項である。
【０１１９】
第１の項は、正の対荷重値ｗi+が設定されたシナプス回路８で算出された正荷重乗算値（ｗi+・ｘi+）と、負の対荷重値ｗi-が設定されたシナプス回路８で算出された正荷重乗算値（｜ｗi-｜・｜ｘi-｜）とを全て足し合わせた値となる。すなわち、第１の項は、全てのシナプス回路８で算出される正荷重乗算値の和σ+となる。この正荷重乗算値の和は、キャパシタ１３ａに蓄積された正荷重電荷の総和により表される。
【０１２０】
第２の項は、正の対荷重値ｗi+が設定されたシナプス回路８で算出された負荷重乗算値（ｗi+・｜ｘi-｜）と、負の対荷重値ｗi-が設定されたシナプス回路８で算出された負荷重乗算値（｜ｗi-｜・ｘi+）とを全て足し合わせた値となる。すなわち、第２の項は、全てのシナプス回路８で算出される負荷重乗算値の和σ-となる。この負荷重乗算値の和は、キャパシタ１３ｂに蓄積された負荷重電荷の総和により表される。
【０１２１】
このように、全体の積和結果は、正荷重乗算値の和σ+と、負荷重乗算値の和σ-との差分として算出可能である。
【０１２２】
なお、（数３）式の第１の項（正荷重乗算値の和σ+）は、Ｎ+個の正の対荷重値ｗi+との積和結果に対応するわけではなく、また（数３）式の第２の項（負荷重乗算値の和σ-）は、Ｎ-個の負の対荷重値ｗi-との積和結果に対応するわけではない。
【０１２３】
図４に示す例では、信号出力部１２は、キャパシタ１３ａに蓄積された電荷を参照して正荷重乗算値の和を表す正の積和信号を算出し、キャパシタ１３ｂに蓄積された電荷を参照して、負荷重乗算値の和を表す負の積和信号を算出する。
【０１２４】
入力期間Ｔが終了したタイミングでは、キャパシタ１３ａ（１３ｂ）には、正荷重乗算値の和（負荷重乗算値の和）に対応する電荷が蓄積される。これは、ＴＡＣＴ方式、及びＰＷＭ方式のいずれが用いられる場合でも同様である。
【０１２５】
後述するように、本実施形態では、キャパシタ１３ａ及びキャパシタ１３ｂは、入力期間Ｔが経過すると充電される。各キャパシタ１３ａ及び１３ｂの充電には、例えば各シナプス回路から出力される電荷（電流）が用いられる。この場合、複数の入力信号線対Ｐ６に接続された各シナプス回路８は、入力期間Ｔの後に、乗算値に対応する電荷が蓄積された蓄積部１１を充電する充電部１５として機能する。なお、各キャパシタ１３ａ及び１３ｂを充電するための、専用の配線（充電部）等が設けられる場合もある。
【０１２６】
例えば入力期間Ｔの終了後に、充電部１５は、キャパシタ１３ａ及びキャパシタ１３ｂをそれぞれ充電する。この時、比較器（コンパレータ等）を用いて、キャパシタ１３ａ及びキャパシタ１３ｂが接続された出力線の電位が所定の閾値電位に到達するタイミングを検出する。
【０１２７】
例えば充電開始時の電荷が多いほど、閾値電位に達するタイミングが早くなる。従ってタイミングに基づいて、入力期間Ｔ内に蓄積された電荷（積和結果）を表すことが可能となる。信号出力部１２は、各キャパシタ１３ａ及び１３ｂについて閾値判定を行い、正の積和信号及び負の積和信号をそれぞれ生成し、１対の出力信号線１０に出力する。
【０１２８】
このように、信号出力部は、充電部１５による充電の開始後、蓄積部１１により保持される電圧に対して所定の閾値により閾値判定を実行することで、正荷重乗算値の和を表す正の積和信号と前記負荷重乗算値の和を表す負の積和信号とを出力する。本実施形態では、信号出力部１２は、出力部に相当する。
【０１２９】
図５は、本実施形態に係るアナログ回路３の一例を示す模式的な回路図である。アナログ回路３は、複数の入力信号線対Ｐ６に直交する方向に延在して設けられる。すなわち図５に示す例では、クロスバー構成が採用されている。
【０１３０】
アナログ回路３は、１対の出力線（正電荷出力線７ａ、負電荷出力線７ｂ）と、複数のシナプス回路８と、ニューロン回路９とを有する。ニューロン回路９は、蓄積部１１、及び信号出力部１２を含んでいる。
【０１３１】
図５に示す例では、アナログ回路３に、４つの入力信号線対Ｐ６が接続される。入力信号線対Ｐ６の個数等は限定されない。各入力信号線対Ｐ６には、それぞれ信号対が入力される。これらの信号対には、入力値ｘiが負である信号対や、入力値ｘiが正である信号対が含まれる。すなわち、各信号対により、正負の入力値ｘiが伝送される。以下では、主にＴＡＣＴ方式の信号対が用いられる場合について説明する。
【０１３２】
図６は、信号対の一例を示す模式図である。図６Ａ及び図６Ｂには、ＴＡＣＴ方式の信号対の波形の一例を表すグラフが模式的に図示されている。
【０１３３】
アナログ回路３では、入力期間Ｔの後に出力期間Ｔが設定される。典型的には、入力期間Ｔの終了タイミングから出力期間Ｔが開始される。また出力期間Ｔの長さは、入力期間Ｔの長さと等しく設定される。以下では、入力期間Ｔの開始タイミングをｔ0とし、入力期間Ｔの終了タイミングをｔnとする。また出力期間Ｔの終了タイミングをｔmとする。なお、入力期間Ｔの終了タイミングｔnは、出力期間Ｔの開始タイミングとなる。
【０１３４】
図６Ａは、入力値ｘiが正である信号対（正の信号対）の一例である。入力値ｘiが正である場合、正信号ＩＮi+の信号値である正の値ｘi+は、負信号ＩＮi-の信号値である負の値ｘi-の絶対値｜ｘi-｜よりも大きくなる。以下では、正の信号対は、入力値ｘiが０となる場合を含むものとする。すなわち正の信号対では、ｘi+≧｜ｘi-｜となる。
【０１３５】
ＴＡＣＴ方式の正の信号対では、入力期間Ｔにおいて、正信号ＩＮi+のパルスの入力タイミング（ｘi+）が、負信号ＩＮi-のパルスの入力タイミング（｜ｘi-｜）よりも早くなる。従ってＴＡＣＴ方式の正の信号対は、正信号ＩＮi+の入力タイミング≧負信号ＩＮi-の入力タイミングとなる信号対と定義される。
【０１３６】
図６Ｂは、入力値ｘiが負である信号対（負の信号対）の一例である。入力値ｘiが負である場合、正信号ＩＮi+の信号値である正の値ｘi+は、負信号ＩＮi-の信号値である負の値ｘi-の絶対値｜ｘi-｜よりも小さくなる。すなわち負の信号対では、ｘi+＜｜ｘi-｜となる。
【０１３７】
ＴＡＣＴ方式の負の信号対では、入力期間Ｔにおいて、正信号ＩＮi+のパルスの入力タイミング（ｘi+）が、負信号ＩＮi-のパルスの入力タイミング（｜ｘi-｜）よりも遅くなる。従ってＴＡＣＴ方式の負の信号対は、正信号ＩＮi+の入力タイミング＜負信号ＩＮi-の入力タイミングとなる信号対と定義される。
【０１３８】
図５に示す例では、図中の上から１番目及び３番目の入力信号線対Ｐ６に正の信号対が入力される。また２番目及び４番目の入力信号線対Ｐ６に負の信号対が入力される。なお、正の信号対及び負の信号対が入力される入力信号線対Ｐ６は、例えば入力データに応じて、演算の度に変化する。
【０１３９】
また図６Ａ及び図６Ｂに示すように、正負の信号対は、入力期間Ｔが終了した後もＯＮ状態を維持する。すなわち、信号対に含まれる各電気信号は、入力期間Ｔの終了タイミングｔn以降も所定の信号電圧を維持する。このＯＮ状態は、例えば出力期間Ｔの終了タイミングｔmまで継続される。出力期間Ｔは、入力期間Ｔと同じ長さである。
【０１４０】
出力期間Ｔに各電気信号がＯＮ状態となることで、１対の出力線７には、シナプス回路８（抵抗器１７）を介して電荷（電流）が供給される。これにより、出力期間Ｔの間に蓄積部１１（キャパシタ１３ａ及びキャパシタ１３ｂ）が充電される。
【０１４１】
なおＴＡＣＴ方式の信号に限定されず、ＰＷＭ方式の信号（図２Ｂ参照）が用いられてもよい。この場合、入力期間Ｔに各パルス幅の電気信号を入力し、出力期間Ｔにすべての入力信号線６がＯＮ状態となるように電気信号が入力されるこの場合であっても、入力期間Ｔに積和結果に応じた電荷が蓄積し、その後キャパシタ１３を充電することが可能である。
【０１４２】
図５に戻り、正電荷出力線７ａは、各シナプス回路８に接続され、正信号または負信号のどちらか一方の信号値に、正の荷重値ｖi+を乗算した正荷重乗算値に対応する正荷重電荷を出力する。同様に、負電荷出力線７ｂは、各シナプス回路８に接続され、正信号または負信号のどちらか一方の信号値に、負の荷重値ｖi-の絶対値｜ｖi-｜乗算した負荷重乗算値に対応する負荷重電荷を出力する。
【０１４３】
複数のシナプス回路８は、複数の入力信号線対Ｐ６に対応してそれぞれ設けられる。図５に示す例では、４つの入力信号線対Ｐ６に対して、４つのシナプス回路８が設けられる。
【０１４４】
各シナプス回路８には、それぞれ２つの抵抗器１７が設けられる。この２つの抵抗器１７は、それぞれが荷重値を乗算するための荷重として機能する。このようにシナプス回路８は、信号対に荷重値を乗算する荷重対となる。
【０１４５】
なお図５には、各入力信号線６に由来する寄生容量と、各出力線７に由来する寄生容量とが模式的に図示されている、各寄生容量は、例えば各配線とＧＮＤ等との間に生じる電気容量である。
【０１４６】
複数のシナプス回路８は、正のシナプス回路８ａと、負のシナプス回路８ｂとの少なくとも一方を有する。従って、１つのアナログ回路３に設けられるシナプス回路８は、全てが正のシナプス回路８ａであってもよいし、全てが負のシナプス回路８ｂであってもよい。もちろん、正負のシナプス回路８ａ及び８ｂを両方含むアナログ回路３が構成されてもよい。図５に示す例では、上から１番目及び２番目に正のシナプス回路８ａが設けられ、３番目及び４番目に負のシナプス回路８ｂが設けられる。
【０１４７】
図７は、シナプス回路８の構成例を示す模式的な回路図である。図７Ａ及び図７Ｂには、正のシナプス回路８ａ及び負のシナプス回路８ｂの回路図が模式的に図示されている。なお図７では、寄生容量の図示が省略されている。
【０１４８】
正のシナプス回路８ａは、正の対荷重値ｗi+が設定されたシナプス回路８であり、正の荷重対となる。図７Ａに示すように、正のシナプス回路８ａは、第１の抵抗器１７ａと、第２の抵抗器１７ｂとを有する。
【０１４９】
第１の抵抗器１７ａは、正の入力信号線６ａと正電荷出力線７ａとの間に接続され正の荷重値ｖi+を規定し正荷重電荷を正電荷出力線７ａに出力する。例えば正の入力信号線６ａに入力される正信号は、第１の抵抗器１７ａにより正荷重電荷として正電荷出力線７ａに出力される。第１の抵抗器１７ａは、正荷重電荷を生成する正の荷重として機能する。
【０１５０】
第２の抵抗器１７ｂは、負の入力信号線６ｂと負電荷出力線７ｂとの間に接続され負の荷重値ｖi‐を規定し負荷重電荷を負電荷出力線７ｂに出力する。例えば負の入力信号線６ｂに入力される負信号は、第１の抵抗器１７ｂにより負荷重電荷として負電荷出力線７ｂに出力される。第２の抵抗器１７ｂは、正荷重電荷を生成する負の荷重として機能する。
【０１５１】
このように、信号対の信号値ｘiに対して正の対荷重値ｗi+を乗算したい場合には、正の入力信号線６ａと正電荷出力線７ａとが抵抗器を介して接続され、負の入力信号線６ｂと負電荷出力線７ｂとが抵抗器を介して接続される。このように、正のシナプス回路８ａ（正の荷重対）は、正信号（正の入力）が正の荷重に対応し、負信号（負の入力）が負の荷重に対応しているとも言える。
【０１５２】
負のシナプス回路８ｂは、負の対荷重値ｗi-が設定されたシナプス回路８であり、負の荷重対となる。図７Ｂに示すように、負のシナプス回路８ｂは、第３の抵抗器１７ｃと、第４の抵抗器１７ｄとを有する。
【０１５３】
第３の抵抗器１７ｃは、負の入力信号線６ｂと正電荷出力線７ａとの間に接続され正の荷重値ｖi+を規定し正荷重電荷を正電荷出力線７ａに出力する。例えば負の入力信号線６ｂに入力される負信号は、第３の抵抗器１７ｃにより正荷重電荷として正電荷出力線７ａに出力される。第３の抵抗器１７ｃは、正荷重電荷を生成する正の荷重として機能する。
【０１５４】
第４の抵抗器１７ｄは、正の入力信号線６ａと負電荷出力線７ｂとの間に接続され負の荷重値ｖi‐を規定し負荷重電荷を負電荷出力線７ｂに出力する。例えば正の入力信号線６ａに入力される正信号は、第４の抵抗器１７ｄにより負荷重電荷として負電荷出力線７ｂに出力される。第４の抵抗器１７ｄは、正荷重電荷を生成する負の荷重として機能する。
【０１５５】
このように、信号対の信号値ｘiに対して負の対荷重値ｗi-を乗算したい場合には、負の入力信号線６ｂと正電荷出力線７ａとが抵抗器を介して接続され、正の入力信号線６ａと負電荷出力線７ｂとが抵抗器を介して接続される。このように、負のシナプス回路８ｂ（負の荷重対）は、正信号（正の入力）が負の荷重に対応し、負信号（負の入力）が正の荷重に対応しているとも言える。
【０１５６】
本実施形態では、正負の荷重となる各抵抗器１７は、一つのシナプス回路８において同じコンダクタンス（あるいは抵抗値）となるように設定される。この共通のコンダクタンスは、例えばシナプス回路８に設定される対荷重値ｗiの大きさに応じて適宜設定される。例えば、抵抗器１７に一定の電圧を印加した場合、抵抗器１７により生成される電流（電荷）は、コンダクタンスに比例（抵抗値に反比例）する。従って、例えば抵抗器１７のコンダクタンスは、抵抗器１７に設定される荷重値に比例するように設定される。
【０１５７】
これにより、正の荷重値及び負の荷重値の大きさを揃えることが可能となり、積和演算を適正に実行することが可能となる。なお、抵抗値は、シナプス回路８ごとに異なってもよいし、同一であってもよい。
【０１５８】
抵抗器１７（１７ａ〜１７ｄ等）としては、例えば、固定抵抗素子、可変抵抗素子、又はサブスレッショルド領域で動作するＭＯＳトランジスタ等が用いられる。例えば、抵抗器１７として、サブスレッショルド領域で動作するＭＯＳトランジスタを用いることで、低消費電力化を実現することが可能となる。もちろん、他の任意の抵抗器が用いられてもよい。また抵抗器１７は、非線形特性を有してもよく、電流の逆流防止機能を有してもよい。
【０１５９】
蓄積部１１は、各シナプス回路８により入力期間Ｔに生成された正荷重電荷及び負荷重電荷をそれぞれ蓄積する。従って蓄積部１１により、正荷重乗算値を足し合わせる演算と、負荷重乗算値を足し合わせる演算とが実行されるとも言える。蓄積部１１は、キャパシタ１３ａと、キャパシタ１３ｂとを有する。
【０１６０】
キャパシタ１３ａは、正電荷出力線７ａとＧＮＤとの間に接続される。キャパシタ１３ａには、各シナプス回路８の正の荷重（第１の抵抗器１７ａまたは第３の抵抗器１７ｃ）により生成された正荷重電荷が蓄積される。キャパシタ１３ｂは、負電荷出力線７ｂとＧＮＤとの間に接続される。キャパシタ１３ｂには、各シナプス回路８の負の荷重（第２の抵抗器１７ｂまたは第４の抵抗器１７ｄ）により生成された負荷重電荷が蓄積される。
【０１６１】
また入力期間Ｔが終了して出力期間Ｔが開始されると、各キャパシタ１３ａ及び１３ｂは、充電部１５（複数のシナプス回路８）により充電される。従って、各キャパシタ１３ａ及び１３ｂにより保持される電圧は、出力期間Ｔの間に継続して上昇する。
【０１６２】
信号出力部１２は、充電される蓄積部１１（キャパシタ１３ａ及び１３ｂ）の電圧を閾値判定することで、正の積和信号と負の積和信号とをそれぞれ出力する。本実施形態では、信号出力部１２として、２つのコンパレータ２０ａ及びコンパレータ２０ｂが用いられる。
【０１６３】
コンパレータ２０ａは、キャパシタ１３ａにより保持される電圧が、所定の閾値θ１よりも大きくなるタイミングを検出する。なおキャパシタ１３ａにより保持される電圧の大きさは、キャパシタ１３ａに蓄積された正荷重電荷の総量及び充電量により定まる。
【０１６４】
コンパレータ２０ｂは、キャパシタ１３ｂにより保持される電圧が、所定の閾値θ２よりも大きくなるタイミングを検出する。なおキャパシタ１３ｂにより保持される電圧の大きさは、キャパシタ１３ｂに蓄積された負荷重電荷の総量及び充電量により定まる。
【０１６５】
なお本実施形態では、キャパシタ１３ａ及び１３ｂの各々に対して、共通の閾値θより閾値判定を実行することで、積和信号が出力される。すなわちθ＝θ１＝θ２に設定される。
【０１６６】
またコンパレータ２０ａ及び２０ｂは、検出されたタイミングに基づいて、正の積和信号及び負の積和信号をそれぞれ出力する。例えば、キャパシタの電圧が閾値を超えたタイミングでＯＮ状態となり、その後ＯＮ状態が継続される電気信号が生成される。このような電気信号が、正の積和信号あるいは負の積和信号として出力される。
【０１６７】
このようにコンパレータ２０ａは、キャパシタ１３ａに対して共通の閾値θにより閾値判定を実行することで正の積和信号を出力する。また、コンパレータ２０ｂは、キャパシタ１３ｂに対して共通の閾値θにより閾値判定を実行することで負の積和信号を出力する。所定の閾値θについては、後に詳しく説明する。
【０１６８】
図５に示すように、キャパシタ１３ａには、正のシナプス回路８ａの正の荷重（第１の抵抗器１７ａ）と、負のシナプス回路８ｂの正の荷重（第３の抵抗器１７ｃ）とが並列に接続される。これら各シナプス回路８の正の荷重により、正の荷重列１８ａが構成される。またキャパシタ１３ｂには、正のシナプス回路８ａの負の荷重（第２の抵抗器１７ｂ）と、負のシナプス回路８ｂの負の荷重（第４の抵抗器１７ｄ）とが並列に接続される。これら各シナプス回路８の負の荷重により、負の荷重列１８ｂが構成される。また１つの荷重列１８と、その荷重列１８に接続されたキャパシタ１３及びコンパレータ２０からなる回路は、積和結果を導出するための積和導出手段として機能する。
【０１６９】
例えば、アナログ回路３に、Ｎ個のシナプス回路８が設けられるとする。この場合、Ｎ個の正の荷重（負の荷重）が、正の荷重列１８ａ（負の荷重列１８ｂ）としてキャパシタ１３ａ（キャパシタ１３ｂ）に接続される。このように、本構成では、各キャパシタに対して、シナプス回路８と同数の荷重（抵抗器１７）が並列に接続される。
【０１７０】
また、各シナプス回路８において、正負の荷重値の大きさ（ｖi+及び｜ｖi-｜）は、互いに同じ値に設定される。このため、正の荷重列１８ａに含まれる正の荷重値の総和値と、負の荷重列１８ｂに含まれる負の荷重値の総和値とは、互いに等しくなる。従って、正の積和信号を出力するための回路と、負の積和信号を出力するための回路とは、同様の構成を持った回路と見做すことが可能である。
【０１７１】
図８は、図５に示すアナログ回路３による積和信号の算出例を説明するための図である。本実施形態では、キャパシタ１３ａに蓄積された正荷重電荷に基づいて正の積和信号が出力され、キャパシタ１３ｂに蓄積された負荷重電荷に基づいて負の積和信号が出力される。
【０１７２】
上記したように、正負の積和信号を出力する回路は、実質的に同様の回路となる。従って正の積和信号（正荷重電荷の積和結果）、及び負の積和信号（負荷重電荷の積和結果）の算出は、互いに等しい処理となる。図８には、１つの荷重列１８（正の荷重列１８ａあるいは負の荷重列１８ｂ）における積和信号の算出例を示すグラフが図示されている。
【０１７３】
以下では図８を参照しながら、正負の区別なく、キャパシタ１３に蓄積された電荷に基づいた積和結果の算出方法（積和演算方法）を説明する。なお、正信号及び負信号をともに入力信号と記載し、正信号及び負信号の信号値（ｘi+及び｜ｘi-｜）をともに信号値ｙiと記載し、正の荷重及び負の荷重の各荷重値（ｖi+及び｜ｖi-｜）をともに荷重値ｖiと記載する場合がある。
【０１７４】
「Ｓi（ｔ）」は、ｉ番目の入力信号線対Ｐ６に入力される入力信号（ＴＡＣＴ信号）である。「τi 」は、入力信号Ｓi（ｔ）の入力タイミングから入力期間Ｔの終了タイミングｔnまでの長さである。以下、「τi 」を、入力期間Ｔにおける入力信号Ｓi（ｔ）のパルス幅と記載する場合がある。「τi 」が大きいほど、その入力信号i（ｔ）は、大きい信号値ｙiを表す信号となる。
【０１７５】
「Ｐi（ｔ）」は、図５に示す各シナプス回路８における、内部状態（電位）の変化量である。「ｖi 」は、一つの荷重列（正の荷重列または負の荷重列）に接続された荷重の荷重値であり、図５に示す抵抗器１７の抵抗値により規定される。ここでは、各シナプス回路８に対応する電位が時間とともに線形に増加するものとして説明を行う。このとき抵抗器１７の抵抗値は、例えば電位の傾きが「ｖi 」となるように設定される。
【０１７６】
例えばＳ1（ｔ）は、電位の傾き（荷重値ｖ1）が、他と比べて最も小さい。従って、Ｓ1（ｔ）により単位時間当たりに生成される電荷は、最も少なくなる。一方で、Ｓ2（ｔ）は、電位の傾き（荷重値ｖ2）が、他と比べて最も大きく、単位時間あたりに生成される電荷は最も多くなる。またＳ4（ｔ）は、パルス幅τ4が０であり、信号値ｙiが０となる信号である。この場合、入力期間Ｔが終了したタイミングｔnから信号線の電位がＯＮ状態となる。このため、Ｓ4（ｔ）では、出力期間Ｔの開始とともに電荷の供給が開始され、内部状態を表す電位が荷重値ｖ4に応じて上昇する。
【０１７７】
「α」は、入力期間Ｔの後の出力期間Ｔにおけるキャパシタ１３の電位上昇の傾きであり、キャパシタ１３の充電速度である。図８に示す例では、入力期間Ｔの経過後に各シナプス回路８がＯＮレベルに維持されることで、キャパシタ１３の電位が傾き「α」で上昇する。なお、出力期間Ｔに別の配線を用いてキャパシタ１３を充電する場合等には、αは充電速度に応じた値となる。「θ」は、信号出力部１２（コンパレータ２０）による閾値判定に用いられる閾値である。
【０１７８】
「Ｖn（ｔ）」は、「Ｐi（ｔ）」の総和であり、キャパシタ１３に蓄積される電荷の総量に相当する。「Ｓn（ｔ）」は、積和結果を表す積和信号（ＰＷＭ信号）である。「τn 」は、出力される積和信号のパルス幅である。具体的には、「τn」は、出力期間Ｔ内における、キャパシタ１３により保持される電圧が閾値θより大きくなるタイミングから、出力期間Ｔの終了タイミングｔmまでの長さに応じた値となる。
【０１７９】
ここで以下の式に示すように、入力信号の信号値ｙｉは、入力期間Ｔにおける入力信号Ｓi（ｔ）のパルス幅τiと入力期間Ｔとのデューティ比Ｒi（＝τi／Ｔ）で与えられる。
【０１８０】
【数４】
2020160887.tif 000006
【０１８１】
図５に示すシナプス回路８により、信号値ｙiに荷重値ｖiを乗算した乗算値に対応する電荷が生成される。具体的には、抵抗器１７の抵抗により、一定の傾きｖiで内部状態（電位）が増加される。
【０１８２】
そして、入力期間Ｔの終了タイミングｔnにおける各シナプス回路８の内部電位の変化量Ｐi（ｔn ）は、以下の式で与えられる。なお、入力信号Ｓi（ｔ）のハイレベルの値は１とする。
【０１８３】
【数５】
2020160887.tif 000007
【０１８４】
キャパシタ１３に蓄積される電荷の総量Ｖn（ｔn ）は、Ｐｉ（ｔn ）の総和となるので、以下の式で与えられる。
【０１８５】
【数６】
2020160887.tif 000008
【０１８６】
図５に示す例では、入力期間Ｔの終了タイミングｔnからは、全ての入力信号がＯＮ状態となり、全てのシナプス回路８にて、傾きｖiで内部状態（電位）が増加される。すなわち、荷重列に接続された全ての荷重から、キャパシタ１３に対して電荷が出力される。このときのキャパシタ１３の電圧の傾き（充電速度α）は、各「ｖi」の総和と等しくなる。すなわち、充電速度αは、荷重列に設けられた全ての荷重値の総和値となる。
【０１８７】
コンパレータにより、充電速度αで上昇するキャパシタ１３の電圧に対して閾値判定が実行される。そして出力期間Ｔ内における、キャパシタ１３により保持される電圧が閾値θより大きくなるタイミングから、出力期間Ｔの終了タイミングｔmまでの長さに応じたパルス幅τnを有する積和信号が生成される。
【０１８８】
積和信号のパルス幅τnと出力期間Ｔとのデューティ比をＲn（＝τn／Ｔ）とすると、Ｒnは、以下の式で与えられる。なお、閾値θは、電荷の総量Ｖn（ｔn ）以上であるとする。
【０１８９】
【数７】
2020160887.tif 000009
【０１９０】
従って、信号値ｙiに荷重値ｖiを乗算した乗算値（ｖi・ｙi ）を足し合わせた積和結果は、以下の式で与えられる。
【０１９１】
【数８】
2020160887.tif 000010
【０１９２】
すなわち積和結果は、αＲn＝α・（τn／Ｔ）に、充電速度α、閾値θ、及び出力期間Ｔにより定められる定数を減算した値となる。このように、所定の長さ出力期間Ｔにおける、蓄積部１１により保持された電圧が閾値θより大きくなるタイミング（パルス幅τn）に基づいて、荷重対ごとの積和結果を表す積和信号を出力することが可能となる。
【０１９３】
図５に示す例では、（数８）式に示す積和結果を表す積和信号が、正の荷重列１８ａ及び負の荷重列１８ｂのそれぞれについて算出される。例えばコンパレータ２０ａにより、正の荷重列１８ａから出力された正荷重電荷の積和結果を表す正の積和信号Ｓn+（ｔ）が生成される。またコンパレータ２０ａにより、負の荷重列１８ｂから出力された負荷重電荷の積和結果を表す負の積和信号Ｓn-（ｔ）が生成される。
【０１９４】
図９は、正負の積和信号の一例を示す模式図である。以下では、正の積和信号Ｓn+（ｔ）のパルス幅を「τn+」とし、負の積和信号Ｓn+（ｔ）のパルス幅を「τn-」とする。また図９に示す「Ｓn（ｔ）」は、アナログ回路３において正負の積和結果を含む全体の積和結果を表す積和信号の一例である。Ｓn（ｔ）のパルス幅を「τn 」とする。
【０１９５】
正の荷重列１８ａにおいて乗算値（ｖi・ｙi ）を足し合わせた積和結果は、正の荷重対及び負の荷重対に設けられた正の荷重との乗算値の総和である。すなわち、正の荷重列１８ａの積和結果は、（数３）式を用いて説明した正荷重乗算値の和σ+となる。従って、（数６）式より、入力期間Ｔの終了タイミングｔnにおける、キャパシタ１３ａに蓄積される正荷重電荷の総量Ｖn+（ｔn ）は、以下の式で与えられる。
【０１９６】
【数９】
2020160887.tif 000011
【０１９７】
（数９）式に示すように、正荷重乗算値の和σ+は、入力期間Ｔ内に、Ｎ+個の信号対を構成する正信号（正の入力ｘi+）を正の荷重対を構成する正の荷重に対応させ、Ｎ−Ｎ+＝Ｎ-個の信号対を構成する負信号（負の入力ｘi-）を、負の荷重対を構成する正の荷重に対応させることで算出される。
【０１９８】
負の荷重列１８ｂにおいて乗算値（ｖi・ｙi ）を足し合わせた積和結果は、正の荷重対及び負の荷重対に設けられた負の荷重との乗算値の総和である。すなわち、負の荷重列１８ｂの積和結果は、（数３）式を用いて説明した負荷重乗算値の和σ-となる。従って、（数６）式より、入力期間Ｔの終了タイミングｔnにおける、キャパシタ１３ｂに蓄積される負荷重電荷の総量Ｖn-（ｔn ）は、以下の式で与えられる。
【０１９９】
【数１０】
2020160887.tif 000012
【０２００】
（数１０）式に示すように、負荷重乗算値の和σ-は、入力期間Ｔ内に、Ｎ+個の信号対を構成する負信号（負の入力ｘi-）を正の荷重対を構成する正の荷重に対応させ、Ｎ-個の信号対を構成する正信号（正の入力ｘi+）を、負の荷重対を構成する正の荷重に対応させることで算出される。
【０２０１】
正の積和信号Ｓn+（ｔ）のデューティ比をＲn+（＝τn+／Ｔ）とし、正の荷重列１８ａに設定された荷重値（ｖi+）の総和値をＷ+とする。この場合、正の荷重列１８ａで算出される積和結果（正荷重乗算値の和σ+）は、以下の式で与えられる。なお、閾値θは、正荷重電荷の総量Ｖn+（ｔn ）以上であるとする。
【０２０２】
【数１１】
2020160887.tif 000013
【０２０３】
負の積和信号Ｓn-（ｔ）のデューティ比をＲn-（＝τn-／Ｔ）とし、負の荷重列１８ｂに設定された荷重値（ｖi-）の総和値をＷ-とする。この場合、負の荷重列１８ｂで算出される積和結果（負荷重乗算値の和σ-）は、以下の式で与えられる。なお、閾値θは、負荷重電荷の総量Ｖn-（ｔn ）以上であり、（数１１）式に示すθと同じ値である。
【０２０４】
【数１２】
2020160887.tif 000014
【０２０５】
上記したように、荷重対を用いて構成されるアナログ回路３では、正負の荷重列１８ａ及び１８ｂに設定される荷重値の総和値（Ｗ+及びＷ-）は、互いに等しくなる。以下では、各荷重列に設定される荷重値の総和値をＷと記載する。このように、本実施形態では、正の荷重値ｖi+の総和値Ｗ+、及び負の荷重値ｖi-の絶対値｜ｖi-｜の総和値Ｗ-は、アナログ回路３において、互いに同じ共通総和値Ｗに設定される。この荷重値の総和値Ｗ（共通総和値）は、以下に示すように、正の対荷重ｗi+の総和と負の対荷重ｗi-の総和とを足し合わせた値と等しくなる。
【０２０６】
【数１３】
2020160887.tif 000015
【０２０７】
また全体の積和結果は、（数３）式に示すように、正荷重乗算値の和σ+と負荷重乗算値の和σ-との差により表される。従って（数１１）式、（数１２）式、及び（数１３）式を用いると、全体の積和結果は以下の式で与えられる。
【０２０８】
【数１４】
2020160887.tif 000016
【０２０９】
すなわち全体の積和結果は、荷重値の総和値Ｗ、正の積和信号Ｓn+（ｔ）のパルス幅τn+、負の積和信号Ｓn-（ｔ）のパルス幅τn-、及び出力期間Ｔにより求められる。このように、コンパレータ２０ａにより検出されるタイミング、及びコンパレータ２０ｂにより検出されるタイミングに基づいて、容易に積和結果を算出することが可能となる。
【０２１０】
このように、アナログ回路３は、正負の電気信号対と正負の荷重対から求められるＮ個の乗算値の「和」をアナログ信号に基づいて算出する。これにより、例えば入力値ｘiや対荷重値ｗiの正負に係らず、積和演算を適正に実行することが可能である。
【０２１１】
またアナログ回路３では、正の積和信号Ｓn+（ｔ）と負の積和信号Ｓn-（ｔ）とがそれぞれ生成される。すなわち、パルス幅τn+及びパルス幅τn-を信号値とする１対の電気信号（信号対）が生成される。従って、この信号対により表される入力値ｘiは、全体の積和結果に対応するパルス幅τnと等しくなる。このように、アナログ回路３は、全体の積和結果を信号対として出力する回路となる。
【０２１２】
なお、信号対に代えて、全体の積和結果を表す単一の電気信号を出力することも可能である。例えば、パルス幅τn+及びパルス幅τn-の差分をパルス幅τnとする全体の積和信号Ｓn（ｔ）が生成される。このような積和信号Ｓn（ｔ）は、例えばアンド回路やノット回路等の論理回路を用いて容易に構成することが可能である。演算装置１００では、例えば最上層（最終段）の出力として、全体の積和信号Ｓn（ｔ）が用いられる。
【０２１３】
図１０は、階層間でのアナログ回路３の接続例を示す模式図である。図１０には、第１の階層に設けられたアナログ回路３ａと、第２の階層に設けられたアナログ回路３ｂとが模式的に図示されている。なお第２の階層は、第１の階層の後段となる階層である。
【０２１４】
例えば、第１の階層のアナログ回路３ａに対して、入力期間Ｔに複数の信号対が入力される。そしてアナログ回路３ａにより、出力期間Ｔの間に、正の積和信号Ｓn+と負の積和信号Ｓn-とがそれぞれ生成される。この正負の積和信号Ｓn+及びＳn-は、アナログ回路３ａの全体の積和結果を表す信号対となる。
【０２１５】
本実施形態では、第１の階層で生成された信号対（Ｓn+及びＳn-）が、第２の階層の入力信号として用いられる。すなわち、信号対は、アナログ回路３ｂのいずれかのシナプス回路８（荷重対）に対する入力として用いられる。例えばアナログ回路３ａのコンパレータ２０ａ及び２０ｂの出力（正の出力信号線１０ａ及び負の出力信号線１０ｂ）が、アナログ回路３ｂのいずれかの入力信号線対Ｐ６の正負の入力信号線６ａ及び６ｂにそれぞれ接続される。
【０２１６】
図１０に示すように、第１の階層で生成された信号対（Ｓn+及びＳn-）は、第２の階層において入力期間Ｔに入力される信号対となる。すなわち、第１の階層における出力期間Ｔは、第２の階層における入力期間Ｔとなる。なお、Ｓn+及びＳn-をアナログメモリ等に保存して、第２の階層での演算時間を遅らせるといった構成も可能である。
【０２１７】
このように、積和信号として信号対（Ｓn+及びＳn-）を出力する構成では、その信号対をそのまま次段の入力として用いることが可能である。このため、例えば正の積和信号Ｓn+（ｔ）と負の積和信号Ｓn-（ｔ）との差分（全体の積和信号）を算出するための回路等が不要となり、回路構成を十分に簡素化することが可能となる。また、差分を算出するための回路が不要であるため、演算装置１００の電力消費を抑えることが可能である。これにより、極めて消費電力の低い演算装置１００を実現することが可能である。
【０２１８】
以下では、キャパシタ１３を充電する際の充電部１５による充電態様について説明する。
【０２１９】
本実施形態では、１以上のアナログ回路３は、充電部１５による充電が共通の充電態様で実行され、所定の閾値θとして共通の閾値θが設定される。ここで１以上のアナログ回路３は、共通の入力信号線対Ｐ６と接続されるアナログ回路３であり、例えば１つの階層を構成するアナログ回路３である
【０２２０】
１以上のアナログ回路３でのキャパシタ１３の充電は、共通の時定数に基づいて実行される。すなわち、共通の充電態様は、１以上のアナログ回路３において共通の時定数に従った充電を含む。これにより、例えば各キャパシタ１３を互いに同様の充電曲線に沿って充電することが可能となる。またこの充電には、共通の充電信号等が用いられる。言い換えれば、１以上のアナログ回路３では、同様の充電方法を用いた充電が実行されるとも言える。
【０２２１】
また、共通の充電態様で充電される各キャパシタ１３の電圧に対して、共通の閾値θによる閾値判定が実行される。従って、演算装置１００では、共通の充電態様で充電されたキャパシタ１３の電圧が、共通の閾値θで判定される。これにより、各アナログ回路３から適正な積和結果（正負の積和信号等）を出力することが可能となる。
【０２２２】
本実施形態では、共通の充電態様は、複数のシナプス回路８に設定された、正の荷重値ｖi+の総和値Ｗ+、及び負の荷重値ｖi-の絶対値｜ｖi-｜の総和値Ｗ-のうち、１以上のアナログ回路３において最大となる最大総和値に基づいた充電を含む。例えば、各アナログ回路３における、荷重値ｖiの総和値Ｗの最大値に基づいて共通の充電パラメータ等が設定され、各キャパシタ１３が共通の充電態様で充電される。
【０２２３】
また共通の閾値θは、最大総和値に基づいて設定される。このように、演算装置１００では、積和結果を算出するために必要となるパラメータ（充電パラメータや閾値θ等）が、１以上のアナログ回路３における最大総和値に基づいて設定される。
【０２２４】
例えば図３に示すように、演算装置１００では、共通の入力信号線対Ｐ６に対して、複数のアナログ回路３が接続される。この場合、これらのアナログ回路３の中で、最大となる荷重値ｖiの総和値Ｗ（Ｗ+あるいはＷ-）が最大総和値となる。
【０２２５】
また例えば、演算装置１００は、単一のアナログ回路３を搭載した演算モジュールとして構成される場合もあり得る。この場合、アナログ回路３において、正の荷重列１８ａ側の総和値Ｗ+と負の荷重列１８ｂ側の総和値Ｗ-とのうち、大きいほうが最大総和値となる。なお（数１３）式に示すように、上記では、一つのアナログ回路３において各総和値（Ｗ+及びＷ-）が互いに等しい場合を説明した。この場合、Ｗ+及びＷ-はともに最大総和値となる。
【０２２６】
いずれにしろ、各荷重列１８の荷重値ｖiの総和値Ｗのうち最大となる最大総和値に基づいて、全てのキャパシタ１３が充電され、また最大総和値に基づいて設定された閾値θによる閾値判定が実行される。以下、充電部１５による充電態様及び共通の閾値θについて具体的に説明する。また、最大総和値をＷmaxと記載する。
【０２２７】
まず、キャパシタ１３の電圧の変化について考察する。例えば図８では、キャパシタ１３に供給される電荷により、キャパシタ１３の電圧（ＧＮＤに対する電位）が線形に上昇することを仮定して、キャパシタ１３の電圧の変化について説明した。
【０２２８】
実際の回路では、キャパシタ１３に電荷が供給されると、キャパシタ１３の電圧は、電圧曲線に従って変化する。電圧曲線は、例えばキャパシタ１３の電気容量Ｃと、キャパシタ１３に接続される抵抗器の抵抗値（またはコンダクタンス）とに応じた曲線である。ここで、電気容量Ｃは、例えばキャパシタ１３が接続された荷重列１８（各シナプス回路８）における寄生容量等を含んだ合成容量に相当する。
【０２２９】
例えば、図５に示すアナログ回路３において、キャパシタ１３が充電されるとする。キャパシタ１３には、複数の入力信号線６が抵抗器１７を介して並列に接続される。従って、キャパシタ１３は、複数の抵抗器１７が並列に接続された状態で、電荷を蓄積することになる。各入力信号線６に時刻ｔ＝０からＯＮ状態となる電気信号が入力される場合、キャパシタ１３の電圧曲線Ｖ（ｔ）は、以下の式で表される。
【０２３０】
【数１５】
2020160887.tif 000017
【０２３１】
ここで、Ｖinは、電圧の収束値となる定数であり、典型的には入力信号のＯＮ状態を表す電圧値（パルス高）である。Ｔ0は、電圧曲線の時定数であり、電圧Ｖ（ｔ）が収束値Ｖinの約６３％に到達する時間である。（数１５）式は、以下に示すように、時間ｔの経過とともにＶinに漸近する関数である。
【０２３２】
時定数Ｔ0は、キャパシタ１３の合成容量Ｃと、キャパシタ１３に並列に接続された各抵抗器１７の合成コンダクタンスｗ0を用いて、Ｔ0＝Ｃ／ｗ0と表される。合成コンダクタンスｗ0は、例えば荷重値ｖiの総和値Ｗに応じた値である。従って、キャパシタ１３の電圧は、荷重値ｖiの総和値Ｗに応じて変化する。なお、電圧曲線は、キャパシタ１３の充電曲線であり、Ｔ0は、キャパシタ１３を充電する際の時定数であると言える。
【０２３３】
図１１は、キャパシタ１３により保持される電圧の時間変化の一例を示す模式的なグラフである。グラフの横軸は時間であり、縦軸はキャパシタ１３の電圧Ｖ（ｔ）である。
【０２３４】
図１１には、荷重値ｖiの総和値Ｗが最大総和値Ｗmaxである場合のキャパシタ１３の電圧変化を表す最大電圧曲線Ｖmax（ｔ）が、グレーの実線を用いて図示されている。Ｖmax（ｔ）は、（数１５）式の時定数が、最大総和値Ｗmaxに応じた時定数ＴWとなる曲線である。例えば、接続された荷重の総和値がＷmaxであるキャパシタ１３を最大の充電速度で充電した場合、キャパシタ１３の電圧は、最大電圧曲線Ｖmax（ｔ）に沿って変化する。
【０２３５】
Ｖmax（ｔ）に沿った電圧変化は、電気容量Ｃを持ったキャパシタ１３に、最大総和値Ｗmaxに応じた抵抗値（コンダクタンス）を持った抵抗器１７を接続した回路での電圧変化と言える。従って、最大電圧曲線Ｖmax（ｔ）は、キャパシタ１３が最大総和値Ｗmaxに応じた抵抗値を有する抵抗器１７を介して充電される場合に、キャパシタ１３の電圧の時間変化を表す曲線となる。閾値θは、この最大電圧曲線Ｖmax（ｔ）に基づいて設定される。
【０２３６】
本実施形態では、閾値θは、最大電圧曲線Ｖmax（ｔ）に従って入力期間Ｔ内に変化するキャパシタ１３の電圧変化を基準として設定される。この電圧変化は、例えば、キャパシタ１３の電圧が０の状態から、入力期間Ｔにわたってキャパシタ１３を最大の充電速度で充電した場合の電圧Ｖmax（Ｔ）である。典型的には、電圧Ｖmax（Ｔ）が閾値θとして設定される。従って閾値θは、以下のように表される。
【０２３７】
【数１６】
2020160887.tif 000018
【０２３８】
例えば、全ての入力信号線６に、入力期間Ｔにおけるパルス幅が最大となる最大パルスが入力される、すなわちｔ＝０から最大の充電速度でキャパシタ１３が充電されるとする。これは、積和結果が最大となる状態である。この場合、図１１に示すように、入力期間Ｔの終了タイミングｔn（出力期間Ｔの開始タイミングｔn）で、キャパシタ１３の電圧が閾値θを超える。
【０２３９】
一方、全ての入力信号線６に、入力期間Ｔにおけるパルス幅が０となるパルスが入力される、すなわちｔ＝ｔnから最大の充電速度でキャパシタ１３が充電されるとする。これは、積和結果が最小となる状態である。この場合、出力期間Ｔの終了タイミングｔmで、キャパシタ１３の電圧が閾値θを超える。
【０２４０】
このように、最大の積和結果及び最小の積和結果は、出力期間Ｔの開始及び終了に合わせて検出される。この結果、出力期間Ｔ内にて、積和信号を高い分解能で精度よく算出することが可能となる。すなわち閾値θを、入力期間Ｔ及び最大総和値Ｗmaxに基づいて設定することで、有利な効果を発揮することが可能となる。
【０２４１】
なお閾値θは、（数１６）式の右辺の値を基準に設定されてもよい。例えば、積和結果の最小値が算出される頻度（割合）が少ない場合等には、閾値θを（数１６）式の値よりも多少大きく設定してもよい。逆に最大値が算出される頻度（割合）が少ない場合等には、閾値θを多少大きく設定してもよい。これにより、電圧ノイズ等があった場合であっても、積和結果を適正に検出することが可能となる。
【０２４２】
実際の演算では、各抵抗器１７（荷重）には、入力期間Ｔ以下の様々なパルス幅τの入力信号が入力されることが考えられる（図５参照）。図１１には、これらのパルス幅の分布を示すヒストグラムが模式的に図示されている。
【０２４３】
各入力信号のパルス幅τが一定でない場合、キャパシタ１３の電圧は、最大電圧曲線Ｖmax（ｔ）に対応する曲線に沿って上昇するとは限らない。このような場合、入力期間Ｔにおけるキャパシタ１３の電圧は、例えば各入力信号のパルス幅τ（入力タイミング）に応じて上昇する（図１１の黒の実線のグラフ）。
【０２４４】
また、入力期間Ｔの終了タイミングｔn以降は、例えば全ての入力信号がＯＮ状態となり、全ての荷重から電荷が供給される。すなわち、キャパシタ１３は最大の充電速度で充電される。このため、入力信号のパルス幅等に係らず、出力期間Ｔでのキャパシタ１３の電圧はＶmax（ｔ）に対応する曲線に沿って上昇することになる。例えば、出力期間Ｔでのキャパシタ１３の電圧は、以下の式を用いて表される。
【０２４５】
【数１７】
2020160887.tif 000019
【０２４６】
Ｖtnは、入力期間Ｔの終了タイミングｔnでのキャパシタ１３の電圧であり、入力期間Ｔに蓄積された電荷の総和（積和結果）に応じた電圧である。従って（数１７）式は、積和結果に応じた電圧Ｖtnを保持するキャパシタ１３を、Ｖmax（ｔ）に沿って充電した場合の電圧変化を表している。
【０２４７】
またＶtnは、各荷重に入力される入力信号のパルス幅τの平均値を最大電圧曲線Ｖmax（ｔ）に代入した結果となる。すなわち、入力期間Ｔの終了タイミングｔnにキャパシタ１３により保持される電圧は、全ての荷重に各パルス幅τの平均値と同様の幅をもったパルスを入力した場合と同様の電圧となる。
【０２４８】
このように、キャパシタ１３の電圧は、最大総和値Ｗmaxに応じた時定数ＴWと各入力信号のパルス幅τの平均値とから求めることが可能である。すなわち、図１１に示すように、キャパシタ１３の電圧は、入力期間Ｔから各入力信号のパルス幅τの平均値を引いたタイミング（ヒストグラムの中心値）を起点として、最大電圧曲線Ｖmax（ｔ）に対応する曲線に沿って上昇するものと見做すことが可能である。
【０２４９】
本実施形態では、各キャパシタ１３が、（数１７）式に従って充電されるように、充電部１５が構成される。すなわち、出力期間Ｔにおいて各キャパシタ１３の電圧変化（充電）の時定数は、全て最大総和値Ｗmaxに応じた時定数ＴWとなる。このように、各アナログ回路３で実行される共通の充電態様は、最大総和値Ｗmaxに応じた時定数ＴWに従ってキャパシタ１３を充電する。
【０２５０】
（数１７）式に沿って上昇した電圧は、出力期間Ｔ内に閾値θを超える。閾値θを超えたタイミングを用いて、キャパシタ１３による積和結果を表す積和信号が生成される。このように、（数１７）式に従ってキャパシタ１３を充電して閾値θによる閾値判定を行う処理は、閾値θで規格化された電圧Ｖtnを、期間Ｔで規格化されたタイミング（パルス幅）に変換する処理であると言える。
【０２５１】
ここで、荷重値ｖiの総和値Ｗが最大総和値Ｗmaxよりも小さい荷重列１８に接続されたキャパシタ１３の電圧変化について考察する。例えば、Ｗ＜Ｗmaxの荷重列１８に接続された電気容量Ｃのキャパシタ１３が、入力期間Ｔの開始から最大の充電速度で充電されたとする。この場合、キャパシタ１３の電圧曲線Ｖ'（ｔ）（図１１のグレーの点線）は、最大電圧曲線Ｖmax（ｔ）よりも電圧変化の小さい曲線となる。
【０２５２】
従って、入力期間Ｔの終了タイミングｔnにおける、Ｗ＜Ｗmaxの荷重列１８に接続されたキャパシタ１３の電圧の最大値Ｖ'（Ｔ）は、最大総和値Ｗmaxを用いて設定された閾値θ（Ｖmax（Ｔ））よりも小さくなる。このためＷ＜Ｗmaxの荷重列１８に接続されたキャパシタ１３の電圧は、入力期間Ｔに閾値θを超えることはない。
【０２５３】
またＶ'（Ｔ）は、単純に電気容量Ｃのキャパシタ１３の電圧として捉えることが可能である。従って、例えば、Ｖ'（Ｔ）を保持するキャパシタ１３を（数１７）式に示す曲線に沿って充電し、閾値θによる閾値判定を実行することで、閾値θで規格化されたＶ'（Ｔ）を期間Ｔで規格化されたタイミングに変換することが可能である。
【０２５４】
すなわち、Ｗ＜Ｗmaxの荷重列１８に接続されたキャパシタ１３を、Ｗmaxが設定された荷重列１８に接続されたキャパシタ１３と共通の充電態様により処理することで、同じ規格化パラメータで規格化された積和信号を生成することが可能である。これにより、積和信号が表す積和値を精度よく揃えることが可能である。
【０２５５】
なおＷ＜Ｗmaxの場合であっても、キャパシタ１３を（数１７）式に沿って充電し、キャパシタ１３の電圧に対して閾値θを用いた閾値判定を実行することが可能である。この場合、キャパシタ１３の充電には、入力信号線６及び抵抗器１７とは異なる電流源が用いられる。この点については、図１３及び図１５等を用いて後に詳しく説明する。
【０２５６】
このように、最大総和値Ｗmaxに基づいて設定された時定数ＴW及び閾値θを用いることで、共通の入力信号線対Ｐ６と接続されるアナログ回路３に含まれる全ての荷重列１８において、積和結果を適正に算出することが可能となる。例えば各アナログ回路３で算出される積和結果は、同一の規格化パラメータ（閾値θ及び出力期間Ｔ）で規格化された値となる。
【０２５７】
これにより、例えば１つの階層で生成される複数の積和結果は、互いに比較可能な値として次の階層に出力することが可能となり、高精度なアナログ積和演算を実現することが可能となる。また、例えば１つの配線で全てのアナログ回路３に閾値θを供給することが可能となり、回路の構成を十分に簡素化することが可能となる。
【０２５８】
図１２〜図１５は、演算装置の構成例を示す回路図である。図１２〜図１５に示す演算装置２００〜５００は、それぞれ、複数の入力信号線対Ｐ６の各々に並列に接続された複数のアナログ回路３を含む。以下では、互いに並列に接続された複数のアナログ回路３における、荷重対の構成について具体的に説明する。
【０２５９】
図１２に示す演算装置２００では、２値荷重が設定され、かつ各アナログ回路３には同じ数のシナプス回路８が設けられる。
【０２６０】
２値荷重は、例えばバイナリコネクトを実現する構成であり、各シナプス回路８の対荷重値ｗiは、±ｗのどちらかに設定される。この場合、正負の荷重対（正負のシナプス回路８ａ及び８ｂ）に含まれる正負の荷重は、ともに荷重値ｗに設定される。すなわち、正の荷重値ｖi+、及び負の荷重値ｖi-の絶対値｜ｖi-｜は、同じ値で固定される。従って演算装置２００では、全ての荷重対において、ｖi+＝｜ｖi-｜＝ｗとなる。
【０２６１】
また演算装置２００では、各アナログ回路３に含まれるシナプス回路８（荷重対）の個数が、互いに同じ数に設定される。すなわち、演算装置２００は、同数の荷重対を含むアナログ回路３が、複数の入力信号線対Ｐ６に並列に接続された構成となる。
【０２６２】
このように、演算装置２００では、正の荷重と負の荷重との荷重値が等しく、また各アナログ回路３に含まれるシナプス回路８の個数が等しい。従って演算装置２００において、複数のアナログ回路３は、荷重値ｖiの総和値Ｗである共通総和値が、同じ値Ｗに設定される。
【０２６３】
例えば１つのアナログ回路３に設けられるシナプス回路８の個数をＮとする。この場合、各アナログ回路３において、総和値Ｗ+＝総和値Ｗ-＝Ｗ＝Ｎ×ｗとなる。このように、演算装置２００では、正負の荷重列１８ａ及び１８ｂに含まれる荷重値ｖiの総和値Ｗが全て等しい。この全ての荷重列１８ａに共通の荷重値ｖiの総和値Ｗが最大総和値Ｗmaxとなる。
【０２６４】
図１２に示す例では、４つの入力信号線対Ｐ６と、３つのアナログ回路３とが設けられる。また各アナログ回路３には４つの入力信号線対Ｐ６にそれぞれ接続される４つのシナプス回路８が設けられる。
【０２６５】
また図１２では、左側のアナログ回路３は、全て正のシナプス回路８ａで構成される。中央のアナログ回路３は、上から１番目及び２番目に正のシナプス回路８ａが設けられ、３番目及び４番目に負のシナプス回路８ｂが設けられる。右側のアナログ回路３は、全て負のシナプス回路８ａで構成される。もちろん、アナログ回路３やシナプス回路８の個数や、シナプス回路８に設定される対荷重の符号等は、図１２に示す例に限定されるわけではない。
【０２６６】
なお図１２には、各入力信号線対Ｐ６に入力される信号対（正信号及び負信号）の一例と、各アナログ回路３から出力される信号対（正の積和信号及び負の積和信号）の一例とが模式的に図示されている。
【０２６７】
入力期間Ｔが開始されると、各入力信号線対Ｐ６には、入力値ｘiを表す正負の値（ｘi+及びｘi-）に応じた正信号及び負信号（信号対）が入力される。例えば上から１番目の入力信号線対Ｐ６に入力された信号対は、左側、右側、及び中央のアナログ回路３の１番目のシナプス回路８にそれぞれ同時に入力される。同様に各アナログ回路３のシナプス回路８には、対応する入力信号線対Ｐ６に入力された信号対がそれぞれ同時に入力される。
【０２６８】
正のシナプス回路８ａ（正の荷重対）では、正信号と正荷重との正荷重乗算値が算出され、負信号と負荷重との負荷重乗算値が算出される。また負のシナプス回路８ａ（負の荷重対）では、負信号と正荷重との正荷重乗算値が算出され、正信号と負荷重との負荷重乗算値が算出される。正の乗算値に対応する正荷重電荷は正電荷出力線７ａに出力され、負の乗算値に対応する負荷重電荷は負電荷出力線７ｂに出力される。
【０２６９】
この結果、入力期間Ｔには、各アナログ回路３に設けられたキャパシタ１３ａ及び１３ｂに対して正荷重電荷及び負荷重電荷が同時に蓄積される。そして入力期間Ｔの終了タイミングｔnには、乗算値の和に応じた電荷の蓄積が完了し、各キャパシタ１３の電圧は積和結果を表す電圧となる。この時点で、複数のアナログ回路３による積和結果の算出（積和演算処理）が完了する。
【０２７０】
図１２に示すように、演算装置２００では、各信号対（入力信号）として、出力期間Ｔの間も継続してＯＮ状態を維持する信号が用いられる。これにより、出力期間中に各キャパシタ１３の充電が可能となる。従って、出力期間Ｔに入力される信号（電圧）は、キャパシタ１３を充電するための共通の充電信号として機能する。すなわち、複数の入力信号線対Ｐ６は、入力期間Ｔの後にＯＮ状態となる充電信号を供給するとも言える。
【０２７１】
例えば各入力信号線対Ｐ６の電圧がＯＮ状態となることで、シナプス回路８に設けられた正負の荷重（抵抗器１７）により電荷が生成され、正負の出力線７を介してそれぞれキャパシタ１３ａ及び１３ｂに蓄積される。このように、演算装置２００では、充電信号に基づいて複数のシナプス回路８により生成される電荷を蓄積することでキャパシタ１３が充電される。
【０２７２】
上記したように、演算装置２００では、各荷重列１８に含まれる荷重値ｖiの総和値Ｗが全て等しい値（最大総和値Ｗmax）となっている。このため、出力期間Ｔにおける、各キャパシタ１３の充電の時定数は、荷重値ｖiの総和値Ｗに依存する時定数ＴWとなる。従って、出力期間Ｔの間、演算装置２００に含まれる全てのキャパシタ１３は、（数１７）式で表される曲線に従って充電される。
【０２７３】
また出力期間Ｔでは、各キャパシタ１３の電圧に対して、最大総和値Ｗmaxに基づいて設定された共通の閾値θを用いた閾値判定が実行される。共通の閾値θは、（数１６）式を用いて設定された値である。これにより、全ての荷重列１８において、閾値θで規格化されたキャパシタ１３の電圧が、出力期間Ｔで規格化されたタイミングに変換される。この結果、比較可能な複数の積和信号を同時に生成することが可能となる。つまり、複数の積和演算を並列に実行することが可能となり、高速な演算処理を実現することが可能となる。
【０２７４】
このように、演算装置２００では、各荷重列１８において、それぞれの荷重値ｖiの総和値Ｗが全て一致する。この場合、複数の入力信号線対Ｐ６から供給される充電信号により、各キャパシタ１３を同じ時定数ＴWに従って充電することが可能である。言い換えれば、荷重値ｖiの総和値Ｗが全て一致しているため、入力信号線対Ｐ６を充電信号の供給源として利用しても、各キャパシタ１３は同様の電圧曲線に従って充電される。
【０２７５】
従って演算装置２００では、信号対を入力するための配線を用いてキャパシタ１３をそのまま充電することが可能となる。また各キャパシタ１３を同様の電圧曲線（時定数ＴW）に従って充電することが可能であるため、閾値θを共通にすることが可能である。これにより、例えばキャパシタ１３を充電するための専用の配線や、閾値θを個別に供給するための配線等を設ける必要がなくなり、回路構成を十分に簡略化することが可能となる。
【０２７６】
図１３に示す演算装置３００では、２値荷重が設定され、かつ各アナログ回路３に設けられるシナプス回路８の数が異なる。
【０２７７】
演算装置３００は、複数の入力信号線対Ｐ６と、複数のアナログ回路３と、充電回路４０とを含む。図１３に示すように、演算装置３００では、アナログ回路３に含まれるシナプス回路８の個数は、アナログ回路３ごとにそれぞれ設定される。なお、各シナプス回路８は２値荷重に設定され、全てのシナプス回路８において、ｖi+＝｜ｖi-｜＝ｗとなる。
【０２７８】
このように、演算装置３００では、正の荷重と負の荷重との荷重値が等しく、また各アナログ回路３に含まれるシナプス回路８の個数が異なる。従って演算装置３００において、複数のアナログ回路３には、荷重値ｖiの総和値Ｗである共通総和値が互いに異なるアナログ回路３が含まれる。
【０２７９】
例えば、入力信号線対Ｐ６の個数をＮとし、各アナログ回路３に設けられるシナプス回路３の最大数をＮとする。すなわち、全ての入力信号線対Ｐ６に対応してシナプス回路３が設けられる場合に、シナプス回路３の個数が最大となる。このようにＮ個のシナプス回路３を含むアナログ回路３では、総和値Ｗ+＝総和値Ｗ-＝Ｎ×ｗとなる。このＮ×ｗが最大総和値Ｗmaxとなる。
【０２８０】
また、Ｎ'個（Ｎ'＜Ｎ）のシナプス回路３を含むアナログ回路３は、Ｎ'個の入力信号線対Ｐ６と接続され、残りの（Ｎ−Ｎ'）個の入力信号線対Ｐ６とは接続されない回路となる。このアナログ回路３では、総和値Ｗ+＝総和値Ｗ-＝Ｎ'×ｗとなる。なおこの総和値Ｎ'×ｗは、最大総和値Ｗmaxよりも小さい（Ｎ'×ｗ＜Ｗmax）。このように、演算装置３００には、最大総和値Ｗmax以下の総和値Ｗが設定された種々の荷重列１８が含まれる。
【０２８１】
図１３に示す例では、４つの入力信号線対Ｐ６と、３つのアナログ回路３とが設けられる。左側のアナログ回路３は、４つの正のシナプス回路８ａで構成される。従って、左側のアナログ回路３には、最大総和値Ｗmax（＝４×ｗ）設定された正負の荷重列１８ａ及び１８ｂが含まれる。
【０２８２】
中央のアナログ回路３は、上から２番目の入力信号線対Ｐ６に接続された正のシナプス回路８ａと、３番目及び４番目の入力信号線対Ｐ６に接続された負のシナプス回路８ｂとを有し、荷重値の総和値は、３×ｗである。右側のアナログ回路３は、３番目及び４番目の入力信号線対Ｐ６に接続された負のシナプス回路８ｂを有し、荷重値の総和値は、２×ｗである。なお中央のアナログ回路３は、１番目の入力信号線対Ｐ６には接続されず、また右側のアナログ回路３は、１番目及び２番目の入力信号線対Ｐ６と接続されない。
【０２８３】
なお演算装置３００の構成は、上記した構成に限定されない。例えば、アナログ回路３に含まれる正負のシナプス回路８ａ及び８ｂの比率は、目的とする演算が可能となるように適宜設定されてよい。すなわち、正のシナプス回路８ａが１００％となる構成から、負のシナプス回路８ｂが１００％となる構成まで、必要に応じて比率が設定されてよい。また、アナログ回路３に含まれるシナプス回路８の個数は、Ｎ以下の範囲で適宜設定されてよい。もちろん、各入力信号線対Ｐ６とシナプス回路８との対応関係も任意に設定可能である。
【０２８４】
充電回路４０は、充電用抵抗器４１と、充電線４２とを有する。演算装置３００では、充電回路４０は、入力期間Ｔの後に、蓄積部を充電する充電部として機能する。
【０２８５】
充電用抵抗器４１は、充電線４２と各アナログ回路３の出力線７との間に接続される。例えばアナログ回路３ごとに、正電荷出力線７ａ及び負電荷出力線７ｂを充電線４２と接続する２つの充電用抵抗器４１が設けられる。図１３に示す例では、３のアナログ回路３の各出力線７に対応して設けられた６つの充電用抵抗器４１が用いられる。これら複数の充電用抵抗器４１には、同じ抵抗値（コンダクタンス）が設定される。
【０２８６】
充電用抵抗器４１は、最大総和値Ｗmaxに応じた抵抗値に設定される。典型的には、充電用抵抗器４１の抵抗値は、最大総和値Ｗmaxを荷重値とする単一の抵抗器として機能するように設定される。
【０２８７】
例えば（数１５）式を参照して説明したように、総和値Ｗは、１つの荷重列１８に含まれる抵抗器１７の合成コンダクタンス（合成抵抗の逆数）に応じた値となる。従って、充電用抵抗器４１の抵抗値は、例えば最大総和値Ｗmaxとなる荷重列１８に含まれる抵抗器１７の合成抵抗に設定される。これにより、充電用抵抗器４１は、荷重値Ｗmaxの荷重と見做すことが可能となる。
【０２８８】
充電線４２は、例えば各アナログ回路３の出力線７と直交するように配置された単一の信号線である。充電線４２は、充電用抵抗器４１を介して各出力線７に接続される。従って充電線４２は、充電用抵抗器４１を介して各キャパシタ１３に接続されるとも言える。
【０２８９】
図１３に示すように、充電線４２には、入力期間Ｔの終了タイミングｔnと同時に充電信号が入力される。この充電信号は、出力期間Ｔの間ＯＮ状態となる電気信号である。充電信号の電圧は、例えば入力信号の電圧（Ｖin）と同様に設定される。このように、充電線４２は、入力期間Ｔの後にＯＮ状態となる充電信号を供給する。
【０２９０】
このように、各荷重列に含まれる荷重の総和値Ｗが、互いに異なる構成では、Ｎ個の入力信号線対Ｐ６とは別に、充電用の充電線４２が設けられる。すなわち、各荷重列に入力されるＮ個の電気信号とは別の充電信号（追加信号）が供給される。またこの充電信号は、演算装置３００における最大総和値Ｗmaxを荷重値とする充電用抵抗器４１を介して、各アナログ回路３のキャパシタ１３に印加される。
【０２９１】
入力期間Ｔが開始されると、複数の入力信号線対Ｐ６を介して対応するシナプス回路８に信号対が入力される。例えば左側のアナログ回路３には、１番目〜４番目の入力信号線対Ｐ６から信号対が入力される。中央のアナログ回路３には、２番目〜４番目の入力信号線対Ｐ６から信号対が入力され、右側のアナログ回路３には、３番目及び４番目の入力信号線対Ｐ６から信号対が入力される。
【０２９２】
各信号対が入力されたシナプス回路８では、正荷重電荷及び負荷重電荷が生成され、正電荷出力線７ａ及び負電荷出力線７ｂにそれぞれ出力される。この結果、入力期間Ｔの終了タイミングｔnには、積和演算が完了し、各キャパシタ１３により積和結果に応じた電圧が保持される。なお入力期間Ｔの間、充電信号は入力されず充電線４２の電圧は０である。
【０２９３】
図１３に示すように、演算装置３００では、複数の入力信号線対Ｐ６は、入力期間Ｔの後にＯＦＦ状態となる。すなわち、各入力信号線対Ｐ６に入力される信号対（入力信号）は、入力期間Ｔが終了するとＬｏｗレベルに切り替わる。このように、入力期間Ｔの間は信号値に応じた時間だけＨｉｇｈレベルとなり、出力期間Ｔの間はＬｏｗレベルとなる入力信号が用いられる。従って、演算装置３００では、入力信号線対Ｐ６は、出力期間Ｔに電荷を供給しない。
【０２９４】
一方で、入力期間Ｔが終了し出力期間Ｔが開始されると、充電線４２に充電信号が入力され、充電線４２の電圧がＨｉｇｈレベルとなる。従って出力期間Ｔには、充電線４２に入力された充電信号に基づいて全ての充電用抵抗器４１により電荷（電流）が生成される。
【０２９５】
各充電用抵抗器４１により生成された電荷は、出力線７を介して対応するキャパシタ１３にそれぞれ蓄積される。これにより、出力期間Ｔが開始されると同時に、全てのキャパシタ１３の充電が開始される。このように、充電回路４０は、充電信号に基づいて充電用抵抗器４１により生成される電荷を蓄積することでキャパシタ１３を充電する。
【０２９６】
上記したように、充電用抵抗器４１は、荷重値Ｗmaxの荷重と見做すことが可能である。このため、入力信号と同じ電圧の充電信号に基づいて充電用抵抗器４１により生成される電荷は、例えば最大総和値Ｗmaxが設定された荷重対の全ての荷重にＯＮ状態の入力信号を入力した場合に生成される電荷と等しくなる。
【０２９７】
このため、充電回路４０により充電されるキャパシタ１３の電圧は、（数１７）式に従って変化する。例えば、図１３の左側、中央、及び右側のアナログ回路３に含まれる全てのキャパシタ１３は、それぞれの積和結果に応じた電圧を保持した状態から、最大総和値Ｗmaxに応じた時定数Ｔwで充電される。このように、充電回路４０を設けることで、荷重対に設定された荷重値ｖiの総和値Ｗに係らず、全てのキャパシタ１３を同じ時定数Ｔwに従って充電することが可能となる。
【０２９８】
また出力期間Ｔでは、各キャパシタ１３の電圧に対して、最大総和値Ｗmaxに基づいて設定された共通の閾値θを用いた閾値判定が実行される。共通の閾値θは、（数１６）式を用いて設定された値である。これにより、総和値Ｗに係らず、全ての荷重列１８において、同じ規格化パラメータ（閾値θ及び出力期間Ｔ）により規格化された、積和信号を同時に生成することが可能となる。
【０２９９】
例えば、演算装置３００において、最大総和値Ｗmaxよりも小さい総和値Ｗ'に基づいて閾値θを設定したとする。この場合、例えば総和値Ｗ'の荷重列１８で算出される最大の積和結果（図１１のグレーの点線）は、出力期間Ｔに検出することができる。一方で、最大総和値Ｗmaxの荷重列１８で算出される最大の積和結果は、出力期間Ｔが開始される前、すなわち入力期間Ｔ中に閾値θを超える可能性がある。このため、最大総和値Ｗmaxの荷重列１８での最大の積和結果は、適正に検出することが難しくなる。
【０３００】
また演算装置３００において、出力期間Ｔに入力信号線対Ｐ６を用いて各キャパシタ１３を充電するとする。この場合、例えば左側のアナログ回路３では、Ｗmaxに応じた時定数で、キャパシタ１３が充電される。一方で、中央のアナログ回路３は、１番目の入力信号線対Ｐ６に接続されていないため、充電速度は遅くなる。また右側のアナログ回路３は、１番目及び２番目の入力信号線対Ｐ６の接続されていないため、さらに充電速度が低下する。このように、入力信号線対Ｐ６を用いた充電では、アナログ回路３ごとに、充電の速度にむらが生じる可能性がある。
【０３０１】
これに対し、演算装置３００では、共通の閾値θが、最大総和値Ｗmaxに基づいて設定されるため、入力期間Ｔにキャパシタ１３の電圧が閾値θをこえることはない。これにより、複数の入力信号線対Ｐ６に接続される全てのアナログ回路３において、積和結果（正負の積和信号）を適正に算出することが可能となる。
【０３０２】
また、演算装置３００では、入力信号線対Ｐ６とは別に追加された充電回路４０を介して、出力期間Ｔにキャパシタ１３が充電される。この充電は、最大総和値Ｗmaxに応じた時定数で行われる。これにより、充電の速度にむらがなくなるため、比較可能な積和結果を容易に算出することが可能となる。
【０３０３】
このように、各アナログ回路３（荷重列１８）の荷重の総和値Ｗが、全て一致しない場合には、荷重の総和値Ｗの最大値である最大総和値Ｗmaxを定義し、充電の時定数Ｔwと共通の閾値θとを指定する。これにより荷重ｖiの総和値Ｗが互いに異なる構成であっても、複数のアナログ回路３を並列に接続して複数の積和演算を同時に実行し、適正な積和結果を算出することが可能となる。
【０３０４】
図１４に示す演算装置４００では、多値荷重が設定され、各アナログ回路３に含まれる荷重列１８において荷重値ｖiの総和値Ｗが全て同じ値に設定される。
【０３０５】
多値荷重が用いられる場合、各シナプス回路８の対荷重値ｗiは、複数の荷重値（候補荷重値）のうちいずれかの荷重値に設定される。以下では、候補荷重値を｛ｕj｝と記載する。候補荷重値｛ｕj｝は、例えば｛ｕj｝＝（−１、−０．５、０、０．５、１）といった、荷重値の候補値のセットである。対荷重値ｗiは、これらの候補荷重値ｕjの中から適宜選択して設定される。候補荷重値の個数や具体的な値等は限定されない。
【０３０６】
なお、一つのシナプス回路８に設定される正負の荷重値（ｖi+及び｜ｖi-｜）は、互いに同じ値（候補荷重値ｕj）に設定される。例えば対荷重値ｗiが、０．５に設定されたシナプス回路８では、正負の荷重値はともに０．５に設定される。このように、正の荷重値ｖi+、及び負の荷重値ｖi-の絶対値｜ｖi-｜は、互いに異なる複数の値｛ｕj｝のうちいずれか１つに設定される。
【０３０７】
また演算装置４００では、各アナログ回路３（荷重列１８）に含まれるシナプス回路８（荷重対）の個数が、互いに同じ数に設定され、かつ荷重値ｖiの総和値Ｗが互いに同じ値に設定される。従って演算装置４００において、複数のアナログ回路３は、荷重値ｖiの総和値Ｗである共通総和値が、同じ値Ｗに設定される。この全ての荷重列１８ａに共通の荷重値ｖiの総和値Ｗが最大総和値Ｗmaxとなる。
【０３０８】
図１４に示す例では、４つの入力信号線対Ｐ６と、３つのアナログ回路３とが設けられる。また各アナログ回路３には４つの入力信号線対Ｐ６にそれぞれ接続される４つのシナプス回路８が設けられる。
【０３０９】
また図１４では、４種類の候補荷重値ｕj＝（ｕ1、ｕ2、ｕ3、ｕ4）が用いられる。ｕ1、ｕ2、ｕ3、ｕ4が設定された各抵抗器１７は、この順番でグレーの濃度が薄くなるように模式的に図示されている。また各荷重列１８には、正の荷重（負の荷重）として、ｕ1、ｕ2、ｕ3、ｕ4に設定された抵抗器１７が必ず１つ含まれる。従って、荷重値ｖiの総和値Ｗは、Ｗ＝Ｗ+＝Ｗ-＝（ｕ1＋ｕ2＋ｕ3＋ｕ4）＝Ｗmaxとなる。
【０３１０】
例えば図１２では、左側のアナログ回路３は、上から順番にｕ1、ｕ2、ｕ3、ｕ4の荷重値が設定された４つの正のシナプス回路８ａで構成される。中央のアナログ回路３は、上から１番目及び２番目に荷重値がｕ3及びｕ2に設定された正のシナプス回路８ａが設けられ、３番目及び４番目に荷重値がｕ1及びｕ4に設定された負のシナプス回路８ｂが設けられる。右側のアナログ回路３は、上から順番にｕ1、ｕ4、ｕ3、ｕ2の荷重値が設定された４つの負のシナプス回路８ａで構成される。
【０３１１】
入力期間Ｔが開始されると、複数の入力信号線対Ｐ６を介して対応するシナプス回路８に信号対が入力され、各抵抗器から電荷が出力される。入力期間Ｔの終了タイミングｔnには、乗算値の和に応じた電荷の蓄積が完了し、各キャパシタ１３の電圧は積和結果を表す電圧となる。
【０３１２】
演算装置４００では、各信号対（入力信号）として、出力期間Ｔの間も継続してＯＮ状態を維持する信号が用いられる。すなわち、複数の入力信号線対Ｐ６により、入力期間Ｔの後にＯＮ状態となる充電信号が供給される。
【０３１３】
上記したように、演算装置４００に含まれる各荷重列１８では、荷重値ｖiの総和値Ｗが互いに同じ値（最大総和値Ｗmax）に設定されている。このため、各キャパシタ１３を充電する際の時定数ＴWは共通となる。この結果、出力期間Ｔの間、演算装置４００に含まれる全てのキャパシタ１３は、（数１７）式で表される曲線に従って充電される。
【０３１４】
充電された各キャパシタ１３に対して、最大総和値Ｗmaxに基づいて（数１６）式から算出された共通の閾値θによる閾値判定が実行される。これにより、比較可能な複数の積和信号を同時に生成することが可能となる。このように、多値荷重が用いられる場合であっても、各荷重列１８の総和値Ｗを一定にすることで、入力信号線対Ｐ６を用いた充電が可能となり、回路構成を簡略化することが可能である。また共通の総和値Ｗ（Ｗmax）に基づいて閾値θを設定することで、積和結果を適正に算出することが可能である。
【０３１５】
図１５に示す演算装置５００では、多値荷重が設定され、荷重値ｖiの総和値Ｗが異なるアナログ回路３（荷重列１８）が用いられる。
【０３１６】
演算装置５００は、複数の入力信号線対Ｐ６と、複数のアナログ回路３と、充電回路４０とを含む。各アナログ回路３（荷重列１８）に含まれるシナプス回路８（荷重対）の個数は、アナログ回路３ごとに設定される。また各シナプス回路８には、候補荷重値ｕjの中から、適宜選択された荷重値が設定される。従って演算装置５００において、複数のアナログ回路３には、荷重値ｖiの総和値Ｗである共通総和値が互いに異なるアナログ回路３が含まれる。
【０３１７】
演算装置５００では、多値荷重が用いられるため、荷重値ｖiの総和値Ｗは、１つのアナログ回路３に含まれる全てのシナプス回路８（荷重対）に設定された候補荷重値ｕjの総和として算出される。このため、シナプス回路８の個数が多い場合であっても、総和値Ｗが大きいとは限らず、逆にシナプス回路８の個数が少ない場合でも総和値Ｗが大きい場合もあり得る。このような総和値Ｗのうち、複数のアナログ回路３の中で最大となる総和値Ｗが、最大総和値Ｗmaxとなる。
【０３１８】
図１５に示す例では、４つの入力信号線対Ｐ６と、３つのアナログ回路３とが設けられる。また各荷重値として、４種類の候補荷重値ｕj＝（ｕ1、ｕ2、ｕ3、ｕ4）が用いられる。
【０３１９】
左側のアナログ回路３は、上から順番に荷重値がｕ1、ｕ2、ｕ3、ｕ4の正のシナプス回路８ａを有する。中央のアナログ回路３は、上から２番目の入力信号線対Ｐ６に接続され荷重値がｕ2の正のシナプス回路８ａと、３番目及び４番目の入力信号線対Ｐ６に接続され荷重値がｕ1及びｕ4の負のシナプス回路８ｂとを有する。右側のアナログ回路３は、３番目及び４番目の入力信号線対Ｐ６に接続され荷重値がｕ3及びｕ2の負のシナプス回路８ｂを有する。これらのアナログ回路３の中では、左側のアナログ回路３の荷重値の総和値Ｗ（＝ｕ1＋ｕ2＋ｕ3＋ｕ4）が、最大総和値Ｗmaxとなる。
【０３２０】
なお演算装置５００の構成は、上記した構成に限定されない。例えば、アナログ回路３に含まれるシナプス回路８の個数、正負のシナプス回路８ａ及び８ｂの比率、及び各シナプス回路８に設定される候補荷重値等は、目的とする演算が可能となるように適宜設定されてよい。また、各入力信号線対Ｐ６とシナプス回路８との対応関係も任意に設定可能である。
【０３２１】
充電回路４０は、充電用抵抗器４１及び充電線４２を用いて構成される（図１３参照）。充電用抵抗器４１は、最大総和値Ｗmaxに応じた抵抗値に設定される。この充電用抵抗器４１が、各アナログ回路３の出力線７（正電荷出力線７ａ及び７ｂ）と充電線４２との間に接続される。
【０３２２】
入力期間Ｔが開始されると、複数の入力信号線対Ｐ６を介して対応するシナプス回路８に信号対が入力され、各抵抗器から電荷が出力される。入力期間Ｔの終了タイミングｔnには、乗算値の和に応じた電荷の蓄積が完了し、各キャパシタ１３の電圧は積和結果を表す電圧となる。なお、演算装置５００では、複数の入力信号線対Ｐ６は、入力期間Ｔの後にＯＦＦ状態となる。
【０３２３】
力期間Ｔが終了し出力期間Ｔが開始されると、充電線４２に充電信号が入力され、充電線４２の電圧がＨｉｇｈレベルとなる。従って出力期間Ｔには、充電線４２に入力された充電信号に基づいて全ての充電用抵抗器４１により電荷（電流）が生成され、各キャパシタ１３がそれぞれ充電される。充電用抵抗器４１は最大総和値Ｗmaxに応じた抵抗値に設定されているため、充電回路４０により充電されるキャパシタ１３の電圧は、（数１７）式に従って変化する。
【０３２４】
充電された各キャパシタ１３に対して、最大総和値Ｗmaxに基づいて（数１６）式から算出された共通の閾値θによる閾値判定が実行される。これにより、比較可能な複数の積和信号を同時に生成することが可能となる。このように、多値荷重が用いられ、かつ荷重値ｖiの総和値Ｗである共通総和値が互いに異なる場合であっても、充電回路４０を用いることで、各キャパシタ１３を同じ時定数Ｔwに従って充電することが可能となる。また最大総和値Ｗmaxに基づいて閾値θを設定することで、積和結果を適正に算出することが可能である。
【０３２５】
なお、多値荷重を用いた場合、各アナログ回路３に設けられるシナプス回路３の個数が全て同じであったとしても、荷重値ｖiの総和値Ｗが一致する構成（図１２に示す構成）になるとは限らない。このような場合であっても、充電回路４０を設け、最大総和値Ｗmaxに基づいて充電の時定数や閾値を設定することで、複数のアナログ回路３を容易に並列化することが可能となる。
【０３２６】
一方で、各アナログ回路３に設けられるシナプス回路３の個数が互いに異なる場合であっても、多値荷重を用いた構成では、全てのアナログ回路３において荷重値ｖiの総和値Ｗを一致させることも可能である。このような構成では、例えば充電回路４０を設けることなく、複数の入力信号線対Ｐ６から直接キャパシタ１３が充電されてもよい。この場合、総和値Ｗが一致しているため、各キャパシタ１３を共通の充電態様で充電することが可能となる。例えばこのような構成が採用されてもよい。
【０３２７】
以上、本実施形態に係る演算装置１００〜５００では、１以上のアナログ回路３において、入力値ｘiに応じた信号対の各信号値に正負の荷重値を乗算して正荷重電荷及び負荷重電荷が生成され蓄積部１１に蓄積される。蓄積部１１は充電部１５により充電され、その電圧を所定の閾値θにより閾値判定することで、正負の積和信号が出力される。これにより、演算結果を１つの信号にまとめる回路等が省略可能となる。また１以上のアナログ回路３において、充電部１５による充電は共通の充電態様で実行され、閾値判定には共通の閾値θが用いられる。これにより、各アナログ回路３の演算を同じタイミングで適正に実行可能となる。この結果、回路構成を簡素化するとともに高速な演算処理を実現することが可能となる。
【０３２８】
積和結果を算出する方法として、正負の積和結果の差分を表す全体の積和信号を生成する方法が考えられる。この場合、差分演算を行うためのロジック回路等設ける必要があり、回路構成が複雑になるとともに消費電力が増大する恐れがある。また、正負の積和結果の出力時間の差分を算出して出力する際に、差分演算用の回路の時間分可能の性能によっては、演算結果の精度が低下する場合がある。さらに差分演算用の回路を構成しているトランジスタの動作ばらつきや環境変動による最終的な積和結果の精度が劣化する可能性がある。
【０３２９】
本実施形態では、各アナログ回路３による積和結果が、正負の積和信号が出力される。これら正負の積和信号は、次の階層の入力（信号対）としてそのまま用いることが可能である。このため、正負の積和信号から、最終的な積和信号を生成するための差分回路が不要となり、回路構成を簡略化することが可能となる。また、差分回路が設けられないため、演算装置の消費電力を大幅に抑制することが可能となる。
【０３３０】
また本実施形態では、正負の積和結果を読み出すための充電処理が、各アナログ回路３において共通の充電態様により実行され、共通の閾値θを用いて正負の積和信号が生成される。この充電の時定数Ｔwや閾値θは、アナログ回路３における最大総和値Ｗmaxに基づいて設定される。これにより、例えば全てのアナログ回路３から、適正に規格化された正負の積和信号を出力することが可能となる。
【０３３１】
このように、充電態様や閾値θを共通とすることで、「信号対」及び「荷重対」が用いられるアナログ回路３を、複数の入力信号線対Ｐ６に対して並列接続することが可能となる。この結果、複数の「積和演算」の並列演算、すなわち一度の入力に対する一括同時の演算が可能となり、アナログ方式の高速演算と効率演算とを実現することが可能となる。
【０３３２】
例えば、深層学習向けのアルゴリズムの中で、ＭＬＰ（マルチレイヤーパーセプトロン）と呼ばれる方式が用いられる場合がある。ＭＬＰは、例えば全結合型の構成が可能であり、前段の積和演算と後段の積和演算との間で特別の処理等をする必要がない。従って、積和演算後に、最終的な積和信号（正負の積和結果の差分）を計算する処理を削減できれば、差分計演算用の回路などを削減することが可能となる。この場合、不要な回路を搭載することなく、抵抗器（抵抗素子）を荷重とするクロスバー配線構造とコンパレータ回路のみでＭＬＰネットワークを実装することが可能であり、極めて簡素化した回路構成により高速な演算処理を実行することが可能となる。
【０３３３】
＜その他の実施形態＞
本技術は、以上説明した実施形態に限定されず、他の種々の実施形態を実現することができる。
【０３３４】
上記では、主に荷重対（シナプス回路）を構成する正の荷重及び負の荷重の荷重値が互いに等しい場合について説明した。これに限定されず、アナログ回路には、正負の荷重が互いに異なる荷重値に設定されたシナプス回路が含まれてもよい。この場合、正の荷重列の荷重値の総和値と、負の荷重列の荷重値の総和値とが等しくなるとは限らない。
【０３３５】
このような構成であっても、例えば各入力信号線対に接続された各荷重列において、荷重値の総和値の最大値（最大総和値）に基づいて、充電の時定数や閾値を設定することで、全てのアナログ回路３で出力期間に積和結果を算出することが可能となる。これにより、多層にわたる積和演算を滞りなく実行することが可能となる。
【０３３６】
上記では、キャパシタの電圧曲線に基づいて、充電の時定数や閾値等を設定した。充電の時定数や閾値等を設定する方法は限定されない。例えば、図８等を参照して説明したように、キャパシタの電圧変化を線形に近似して、その傾き等に従って充電の時定数（充電速度）や閾値等が設定されてもよい。これにより、各パラメータを容易に算出することが可能となる。この他、任意の方法を用いて充電用のパラメータや閾値θが設定されてよい。
【０３３７】
蓄積部として、各シナプス回路の寄生容量が用いられてもよい。この場合、各シナプス回路の寄生容量がキャパシタとして機能する。例えば各アナログ回路において、寄生容量の合成容量が同じ値となるように、演算装置が構成される。このような場合であっても、最大総和値及び合成容量に基づいて時定数や閾値を設定可能であり、正負の積和信号を適正に出力することが可能である。
【０３３８】
以上説明した本技術に係る特徴部分のうち、少なくとも２つの特徴部分を組み合わせることも可能である。すなわち各実施形態で説明した種々の特徴部分は、各実施形態の区別なく、任意に組み合わされてもよい。また上記で記載した種々の効果は、あくまで例示であって限定されるものではなく、また他の効果が発揮されてもよい。
【０３３９】
本開示において、「同じ」「等しい」「直交」等は、「実質的に同じ」「実質的に等しい」「実質的に直交」等を含む概念とする。例えば「完全に同じ」「完全に等しい」「完全に直交」等を基準とした所定の範囲（例えば±１０％の範囲）に含まれる状態も含まれる。
【０３４０】
なお、本技術は以下のような構成も採ることができる。
（１）所定の入力期間内に、入力値に応じた信号対がそれぞれ入力される複数の入力線対と、
各々が、
前記複数の入力線対の少なくとも一部にそれぞれ接続され、接続された前記入力線対に入力される前記信号対のうち、一方の信号の信号値に正の荷重値を乗算した正荷重乗算値に対応する正荷重電荷と、他方の信号の信号値に負の荷重値を乗算した負荷重乗算値に対応する負荷重電荷とをそれぞれ生成可能な複数の乗算部と、
前記複数の乗算部の各々により生成された、前記正荷重電荷及び前記負荷重電荷を蓄積可能な蓄積部と、
前記入力期間の後に、前記乗算値に対応する電荷が蓄積された前記蓄積部を充電する充電部と、
前記充電部による充電の開始後、前記蓄積部により保持される電圧に対して所定の閾値により閾値判定を実行することで、前記正荷重乗算値の和を表す正の積和信号と前記負荷重乗算値の和を表す負の積和信号とを出力する出力部と
を有する１以上の積和演算装置と
を具備し、
前記１以上の積和演算装置は、前記充電部による充電が共通の充電態様で実行され、前記所定の閾値として共通の閾値が設定される
演算装置。
（２）（１）に記載の演算装置であって、
前記共通の充電態様は、共通の時定数に従った充電を含む
演算装置。
（３）（１）又は（２）に記載の演算装置であって、
前記共通の充電態様は、前記複数の乗算部に設定された、前記正の荷重値の総和値、及び前記負の荷重値の絶対値の総和値のうち、前記１以上の積和演算装置において最大となる最大総和値に基づいた充電を含む
演算装置。
（４）（３）に記載の演算装置であって、
前記共通の充電態様は、前記最大総和値に応じた時定数に従って前記蓄積部を充電する
演算装置。
（５）（４）に記載の演算装置であって、
前記複数の入力線対は、前記入力期間の後にＯＮ状態となる充電信号を供給し、
前記充電部は、前記充電信号に基づいて前記複数の乗算部により生成される電荷を蓄積することで前記蓄積部を充電する
演算装置。
（６）（４）又は（５）に記載の演算装置であって、
前記充電部は、充電用抵抗器と、前記充電用抵抗器を介して前記蓄積部に接続され、前記入力期間の後にＯＮ状態となる充電信号を供給する充電線とを有する
演算装置。
（７）（６）に記載の演算装置であって、
前記充電用抵抗器は、前記最大総和値に応じた抵抗値に設定される
演算装置。
（８）（６）又は（７）に記載の演算装置であって、
前記複数の入力線対は、前記入力期間の後にＯＦＦ状態となり、
前記充電部は、前記充電信号に基づいて前記充電用抵抗器により生成される電荷を蓄積することで前記蓄積部を充電する
演算装置。
（９）（３）から（８）のうちいずれか１つに記載の演算装置であって、
前記共通の閾値は、前記最大総和値に基づいて設定される
演算装置。
（１０）（３）から（９）のうちいずれか１つに記載の演算装置であって、
前記共通の閾値は、前記蓄積部が前記最大総和値に応じた抵抗値を有する抵抗器を介して充電される場合に、前記蓄積部の電圧の時間変化を表す電圧曲線に基づいて設定される
演算装置。
（１１）（１）から（１０）のうちいずれか１つに記載の演算装置であって、
前記正の荷重値、及び前記負の荷重値の絶対値は、前記複数の乗算部ごとに同じ値に設定される
演算装置。
（１２）（１）から（１１）のうちいずれか１つに記載の演算装置であって、
前記正の荷重値、及び前記負の荷重値の絶対値は、同じ値で固定される
演算装置
（１３）（１）から（１２）のうちいずれか１つに記載の演算装置であって、
前記正の荷重値、及び前記負の荷重値の絶対値は、互いに異なる複数の値のうちいずれか１つに設定される
演算装置
（１４）（１）から（１３）のうちいずれか１つに記載の演算装置であって、
前記１以上の積和演算装置は、前記複数の入力線対に対して並列に接続された複数の積和演算装置である
演算装置。
（１５）（１４）に記載の演算装置であって、
前記正の荷重値の総和値、及び前記負の荷重値の絶対値の総和値は、前記積和演算装置において、互いに同じ共通総和値に設定され、
前記複数の積和演算装置は、前記共通総和値が同じ値に設定される
演算装置。
（１６）（１４）に記載の演算装置であって、
前記正の荷重値の総和値、及び前記負の荷重値の絶対値の総和値は、前記積和演算装置において、互いに同じ共通総和値に設定され、
前記複数の積和演算装置は、前記共通総和値が互いに異なる積和演算装置を含む
演算装置。
（１７）（１）から（１６）のうちいずれか１つに記載の演算装置であって、
前記入力値は、正の値と負の値との和により表され、
前記信号対は、前記正の値を信号値とする正信号と、前記負の値の絶対値を信号値とする負信号とを含み、
前記複数の乗算部は、前記正信号の信号値に前記正の荷重値を乗算して前記正荷重電荷を生成し、前記負信号の信号値に前記負の荷重値を乗算して前記負荷重電荷を生成する第１の乗算部と、前記負信号の信号値に前記正の荷重値を乗算して前記正荷重電荷を生成し、前記正信号の信号値に前記負の荷重値を乗算して前記負荷重電荷を生成する第２の乗算部との少なくとも一方を有する
演算装置。
（１８）（１７）に記載の演算装置であって、
前記複数の入力線対の各々は、前記正信号が入力される正入力線と、前記負信号が入力される負入力線とを有し、
前記１以上の積和演算装置は、正電荷出力線と、負電荷出力線とを有し、
前記第１の乗算部は、前記正入力線と前記正電荷出力線との間に接続され前記正の荷重値を規定し前記正荷重電荷を前記正電荷出力線に出力する抵抗器と、前記負入力線と前記負電荷出力線との間に接続され前記負の荷重値を規定し前記負荷重電荷を前記負電荷出力線に出力する抵抗器とを有し、
前記第２の乗算部は、前記負入力線と前記正電荷出力線との間に接続され前記正の荷重値を規定し前記正荷重電荷を前記正電荷出力線に出力する抵抗器と、前記正入力線と前記負電荷出力線との間に接続され前記負の荷重値を規定し前記負荷重電荷を前記負電荷出力線に出力する抵抗器とを有する
演算装置。
（１９）（１８）に記載の演算装置であって、
前記蓄積部は、前記正電荷出力線に接続され前記正荷重電荷を蓄積する正電荷蓄積部と、前記負電荷出力線に接続され前記負荷重電荷を蓄積する負電荷蓄積部とを有し、
前記充電部は、前記正電荷蓄積部及び前記負電荷蓄積部をそれぞれ充電し、
前記出力部は、前記正電荷蓄積部に対して前記共通の閾値により閾値判定を実行することで前記正の積和信号を出力し、前記負電荷蓄積部に対して前記共通の閾値により閾値判定を実行することで前記負の積和信号を出力する
演算装置。
（２０）所定の入力期間内に、入力値に応じた信号対がそれぞれ入力される複数の入力線対と、
各々が、
前記複数の入力線対の少なくとも一部にそれぞれ接続され、接続された前記入力線対に入力される前記信号対のうち、一方の信号の信号値に正の荷重値を乗算した正荷重乗算値に対応する正荷重電荷と、他方の信号の信号値に負の荷重値を乗算した負荷重乗算値に対応する負荷重電荷とをそれぞれ生成可能な複数の乗算部と、
前記複数の乗算部の各々により生成された、前記正荷重電荷及び前記負荷重電荷を蓄積可能な蓄積部と、
前記入力期間の後に、前記乗算値に対応する電荷が蓄積された前記蓄積部を充電する充電部と、
前記充電部による充電の開始後、前記蓄積部により保持される電圧に対して所定の閾値により閾値判定を実行することで、前記正荷重乗算値の和を表す正の積和信号と前記負荷重乗算値の和を表す負の積和信号とを出力する出力部と
を有する複数のアナログ回路と、
前記複数のアナログ回路を接続して構成されたネットワーク回路と
を具備し、
前記複数のアナログ回路は、前記充電部による充電が共通の充電態様で実行され、前記所定の閾値として共通の閾値が設定される
積和演算システム。
【符号の説明】
【０３４１】
３、３ａ、３ｂ…アナログ回路
Ｐ６…入力信号線対
６ａ…正の入力信号線
６ｂ…負の入力信号線
７…出力線
７ａ…正電荷出力線
７ｂ…負電荷出力線
８…シナプス回路
８ａ…正のシナプス回路
８ｂ…負のシナプス回路
１１…蓄積部
１２…信号出力部
１３ａ…キャパシタ
１３ｂ…キャパシタ
１５…充電部
１７…抵抗器
１７ａ…第１の抵抗器
１７ｂ…第２の抵抗器
１７ｃ…第３の抵抗器
１７ｄ…第４の抵抗器
４０…充電回路
４１…充電用抵抗器
４２…充電線
１００、２００、３００、４００、５００…演算装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2020160887.tif 000031
【図１３】
2020160887.tif 000032
【図１４】
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【図１５】
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