(57)【要約】      （修正有）【課題】信頼性、性能及び費用等の観点から改善されたイメージセンサー装置を提供する。【解決手段】イメージセンサー装置１０は、光検出器、コンパレータおよびメモリ回路を含むデジタルピクセル領域ＤＰＡ１と、デジタルピクセル領域を制御するピクセルドライバー領域ＰＤＡと、デジタルピクセルから出力されたデジタル信号に対するデジタル信号処理動作を遂行するように構成されたデジタルロジック回路領域ＤＬＡと、を備える。光検出器とコンパレータの第1部分は、第１半導体ダイＤＩＥ１に形成される。コンパレータの第２部分とメモリ回路及びピクセルドライバー領域は、第１半導体ダイの下部に位置する第２半導体ダイＤＩＥ２に形成される。デジタルロジック回路領域は、第２半導体ダイの下部に位置する第３半導体ダイＤＩＥ３に形成される。【選択図】図８Ｂ
2020129796.tif 000002
【特許請求の範囲】
【請求項１】
光検出器、コンパレータ、及びメモリ回路を含むデジタルピクセルと、
前記デジタルピクセルを制御するように構成されたピクセルドライバーと、
前記デジタルピクセルから出力されたデジタル信号に対するデジタル信号処理動作を遂行するように構成されたデジタルロジック回路と、を備え、
前記光検出器と前記コンパレータの第１部分は、第１半導体ダイに形成され、
前記コンパレータの第２部分、前記メモリ回路、及び前記ピクセルドライバーは、前記第１半導体ダイの下部に位置する第２半導体ダイに形成され、
前記デジタルロジック回路は、前記第２半導体ダイの下部に位置する第３半導体ダイに形成される、イメージセンサー装置。
【請求項２】
前記ピクセルドライバー、前記光検出器を制御する光検出器制御信号及び前記メモリ回路を制御するメモリ制御信号を生成するように構成された行ドライバーと、
前記コンパレータに提供されるランプ信号を生成するように構成されたランプ発生器と、
前記メモリ回路に提供されるコードを生成するように構成されたカウンターと、を備える、請求項１に記載のイメージセンサー装置。
【請求項３】
前記光検出器は、前記光検出器の制御信号に応答して、検出された光信号を検出信号に変換するように構成され、
前記コンパレータは、第１入力ノードを介して前記検出信号を受信し、第２入力ノードを介して前記ランプ信号を受信し、前記検出信号及び前記ランプ信号に基づいて比較信号を生成するように構成され、
前記メモリ回路は、前記メモリ制御信号に応答して、前記コードを格納し、前記格納されたコードを前記デジタル信号として出力するように構成される、請求項２に記載のイメージセンサー装置。
【請求項４】
前記光検出器の制御信号は、前記第１半導体ダイと前記第２半導体ダイとの間に位置する連結構造体を介して前記行ドライバーから前記光検出器に提供され、
前記コード、前記ランプ信号、及び前記メモリ制御信号は、前記第２半導体ダイに形成されたメタル層を介して前記メモリ回路に直接提供される、請求項２に記載のイメージセンサー装置。
【請求項５】
前記光検出器の制御信号及び前記ランプ信号は、前記第１半導体ダイと前記第２半導体ダイとの間に位置する連結構造体を介して前記行ドライバーから前記光検出器及び前記コンパレータの前記第１部分にそれぞれ提供され、
前記コード及び前記メモリ制御信号は、前記第２半導体ダイに形成されたメタル層を介して前記メモリ回路に直接提供される、請求項２に記載のイメージセンサー装置。
【請求項６】
前記光検出器及び前記コンパレータの前記第１部分は、前記第１半導体ダイの第１領域に形成され、
前記コンパレータの前記第２部分と前記メモリ回路は、前記第２半導体ダイの第２領域に形成され、
前記第１半導体ダイの前記第１領域は、前記第２半導体ダイの前記第２領域と同じ平面上に互いに重畳され、
前記コンパレータの前記第１部分及び前記コンパレータの前記第２部分は、前記第１及び第２半導体ダイの間で、前記第１領域及び前記第２領域が重畳された領域に位置する第１連結構造を介して相互に電気的に連結される、請求項１−５のうち何れか１項に記載のイメージセンサー装置。
【請求項７】
前記ピクセルドライバーは、前記第１及び第２半導体ダイの間に位置する第２連結構造体を介して前記光検出器と電気的に連結され、
前記第２連結構造は、前記第１領域及び前記第２領域と重畳しない第３領域に位置する、請求項６に記載のイメージセンサー装置。
【請求項８】
前記メモリ回路から出力された前記デジタル信号を増幅するように構成されたセンスアンプと、をさらに包含し、
前記センスアンプは、前記第２半導体ダイに形成され、
前記センスアンプから出力された前記デジタル信号は、前記第２及び第３半導体ダイの間に位置する第３連結構造体を介して前記デジタルロジック回路に提供され、
前記第３連結構造は、前記第１の領域と前記第２領域と重畳しない第４領域に位置する、請求項７に記載のイメージセンサー装置。
【請求項９】
前記コンパレータは、
電源電圧端と第１ノードとの間に連結され、前記第１ノードのレベルに応答して動作する第１のＰＭＯＳトランジスタと、
前記電源電圧端と第２ノードとの間に連結され、前記第１ノードの前記レベルに応答して動作する第２のＰＭＯＳトランジスタと、
前記電源電圧端と前記コンパレータの出力ノードとの間に連結され、前記第２ノードのレベルに応答して動作する第３のＰＭＯＳトランジスタと、
前記第１ノードと第３ノードとの間に連結され、前記コンパレータの第１入力ノードのレベルに応答して動作する第１のＮＭＯＳトランジスタと、
前記第２ノードと前記第３ノードとの間に連結され、前記コンパレータの第２入力ノードのレベルに応答して動作する第２のＮＭＯＳトランジスタと、
前記第３ノードと接地電圧端との間に連結され、バイアス電圧に応答して動作する第３のＮＭＯＳトランジスタと、
前記コンパレータの前記出力ノードの間に連結され、前記バイアス電圧に応答して動作する第４のＮＭＯＳトランジスタと、を備える、請求項１−８のうち何れか１項に記載のイメージセンサー装置。
【請求項１０】
前記コンパレータの前記第１部分は、前記第１〜第４のＮＭＯＳトランジスタを包含し、
前記コンパレータの前記第２部分は、前記第１〜第３のＰＭＯＳトランジスタを包含する、請求項９に記載のイメージセンサー装置。
【請求項１１】
前記メモリ回路は、複数のＤＲＡＭセルを含む、請求項１−１０のうち何れか１項に記載のイメージセンサー装置。
【請求項１２】
光検出器、コンパレータ、およびメモリ回路を含むデジタルピクセルと、
前記デジタルピクセルを制御するように構成されたピクセルドライバーと、
前記デジタルピクセルから出力されたデジタル信号に対するデジタル信号処理動作を遂行するように構成されたデジタルロジック回路と、を備え、
前記光検出器、前記コンパレータの第１部分、及び前記ピクセルドライバーの第１部分は、第１半導体ダイに形成され、
前記コンパレータの第２部分は、前記メモリ回路、及び前記ピクセルドライバーの第２部分は、前記第１半導体ダイの下部に位置する第２半導体ダイに形成され、
前記デジタルロジック回路は、前記第２半導体ダイの下部に位置する第３半導体ダイに形成される、イメージセンサー装置。
【請求項１３】
前記ピクセルドライバーは、
前記光検出器を制御する光検出器制御信号を生成するように構成された第１行ドライバーと、
前記メモリ回路を制御するメモリ制御信号を生成するように構成された第２行ドライバーと、
前記コンパレータに提供されるランプ信号を生成するように構成されたランプ発生器と、
前記メモリ回路に提供されるコードを生成するように構成されたカウンターと、を備える、請求項１２に記載のイメージセンサー装置。
【請求項１４】
前記ピクセルドライバーの前記第１部分は、前記第１行ドライバー及び前記ランプ発生器を包含し、前記第１行ドライバーからの前記光検出器の制御信号及び前記ランプ発生器からの前記ランプ信号は、前記第１半導体ダイに形成された第１メタル層を介して前記光検出器及び前記コンパレータの前記第１部分にそれぞれ直接提供され、
前記ピクセルドライバーの前記第２部分は、前記第２行ドライバー及び前記カウンターを包含し、前記第２行ドライバーからの前記メモリ制御信号及び前記カウンターからの前記コードは、前記第２半導体ダイに形成された第２メタル層を介して前記メモリ回路に直接提供される、請求項１３に記載のイメージセンサー装置。
【請求項１５】
前記メモリ回路は、前記メモリ制御信号及び前記コンパレータの出力信号に応答して前記コードを格納するように構成された複数のＤＲＡＭセルを含む、請求項１３に記載のイメージセンサー装置。
【請求項１６】
前記複数のメモリセルに格納された前記コードを受信し、前記受信されたコードを増幅して前記デジタル信号として出力するように構成された複数のセンスアンプと、をさらに包含し、
前記複数のセンスアンプは、前記第２及び第３半導体ダイの間の連結構造体を介して前記デジタルロジック回路と連結される、請求項１５に記載のイメージセンサー装置。
【請求項１７】
デジタルピクセルの第１部分を含む第１半導体ダイと、
前記第１半導体ダイの下部に位置し、第１連結構造体を介して前記デジタルピクセルの前記第１部分と連結された前記デジタルピクセルの第２部分を含む第２半導体ダイと、
前記第２半導体ダイ下部に位置し、第２連結構造体を介して前記デジタルピクセルの前記第２部分と連結され、前記デジタルピクセルの前記第２部分からデジタル信号を受信するように構成されたデジタルロジック回路を含む第３半導体ダイと、を備える、イメージセンサー装置。
【請求項１８】
前記デジタルピクセルは、
外部から検出された光信号を検出信号に変換するように構成された光検出器と、
前記検出信号とランプ信号を比較して比較信号を出力するように構成されたコンパレータと、
前記コンパレータの前記比較信号に基づいてコードを格納するように構成されたメモリ回路と、を備え、
前記第１半導体ダイと関連付けられた前記デジタルピクセルの前記第１部分は、前記コンパレータの少なくとも一部及び前記光検出器を包含し、
前記第２半導体ダイと関連付けられた前記デジタルピクセルの前記第２部分は、前記コンパレータの残りの一部及び前記メモリ回路を包含する、請求項１７に記載のイメージセンサー装置。
【請求項１９】
前記第２半導体ダイは、
前記光検出器を制御するための光検出器の制御信号及び前記メモリ回路を制御するためのメモリ制御信号を生成するように構成された行ドライバーと、
前記ランプ信号を生成するように構成されたランプ発生器と、
前記コードを生成するように構成されたカウンターと、をさらに備える、請求項１８に記載のイメージセンサー装置。
【請求項２０】
前記光検出器の制御信号及び前記ランプ信号は、前記第１半導体ダイと前記第２半導体ダイとの間に形成された連結構造体を介して前記デジタルピクセルの第１部分に提供され、
前記メモリ制御信号及び前記コードは、前記第２半導体ダイに形成されたメタル層を介して前記デジタルピクセルの前記第２部分に提供される、請求項１９に記載のイメージセンサー装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、さらに詳しくは、イメージセンサー装置に関する。
【背景技術】
【０００２】
イメージセンサーは光信号を電気信号に変換する。最近、コンピュータ産業及び通信産業の発展によってデジタルカメラ、カムコーダ、PCS(Personal  Communication  System)、ゲーム機器、防犯カメラ、及び医療用マイクロカメラのような多様な分野において性能の向上されたイメージセンサーに対する要求が増加している。
【０００３】
従来のイメージセンサーは、アナログピクセルをベースに動作している。アナログピクセルのそれぞれは、光信号に対応するアナログ信号を出力し、アナログ信号はデジタル信号に変換される。しかし、そのようなアナログ信号は、デジタル信号に比べてノイズやカップリングに脆弱であるため、高解像度のイメージ信号を処理するのに問題点がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第８,９４６,６１０号明細書
【特許文献２】米国特許第８,７７３,５６２号明細書
【特許文献３】米国特許第９,２３１,０１１号明細書
【特許文献４】米国特許第９,２９９,７３２号明細書
【特許文献５】米国特許第９,６５２,５７５号明細書
【特許文献６】米国特許第９,８１８,７９１号明細書
【特許文献７】米国特許第９,０６４,７６９号明細書
【特許文献８】米国特許第１０,０２１,３３１号明細書
【特許文献９】米国特許第９,０７７,９２２号明細書
【特許文献１０】米国特許第９,６０７,９７１号明細書
【特許文献１１】米国特許第９,７４９,５６９号明細書
【特許文献１２】米国特許第６,９７５,３５５号明細書
【特許文献１３】米国特許第６,９２７,７９６号明細書
【特許文献１４】米国特許第９,７７４,８０１号明細書
【特許文献１５】米国特許出願公開第２０１６/０３６５３７４号明細書
【特許文献１６】米国特許出願公開第２０１７/００９８６８０号明細書
【特許文献１７】米国特許出願公開第２０１７/０３１７０６１号明細書
【特許文献１８】米国特許出願公開第２０１７/０３４７０４９号明細書
【特許文献１９】米国特許出願公開第２０１４/０２０３９５６号明細書
【特許文献２０】米国特許出願公開第２００４/０１４１０７９号明細書
【特許文献２１】米国特許出願公開第２０１７/０３３２０２２号明細書
【非特許文献】
【０００５】
【非特許文献１】David  Schor,“IEDM  2017:Sony’s  3-layer  stacked  CMOS  image  sensor  technology”,https://fuse.wikichip.org/news/763/iedm-2017-sonys-3-layer-stacked-cmos-image-sensortechnology,February  3,2018
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、信頼性、性能及び費用等の観点から改善されたイメージセンサー装置等を提供することである。
【課題を解決するための手段】
【０００７】
本発明の実施形態に係るイメージセンサー装置は、光検出器、コンパレータ及びメモリ回路を含むデジタルピクセルと、前記デジタルピクセルを制御するように構成されたピクセルドライバーと、前記デジタルピクセルから出力されたデジタル信号についてのデジタル信号処理動作を実行するように構成されたデジタルロジック回路と、を備える。前記光検出器と前記コンパレータの第1部分は、第1半導体ダイに形成される。前記コンパレータの第2部分、前記メモリ回路、及び前記ピクセルドライバーは、前記第1半導体ダイの下部に位置する第2半導体ダイに形成される。前記デジタルロジック回路は、前記第2半導体ダイの下部に位置する第3半導体ダイに形成される。
【０００８】
本発明の実施形態に係るイメージセンサー装置は、光検出器、コンパレータ及びメモリ回路を含むデジタルピクセルと、前記デジタルピクセルを制御するように構成されたピクセルのドライバーと、並びに前記デジタルピクセルから出力されたデジタル信号のデジタル信号処理動作を実行するように構成されたデジタルロジック回路と、を備える。前記光検出器、前記コンパレータの第1部分及び前記ピクセルドライバーの第1部分は第1半導体ダイに形成される。前記コンパレータの第2部分、前記メモリ回路、前記ピクセルドライバーの第2部分は、前記第1半導体ダイの下部に位置する第2半導体ダイに形成される。前記デジタルロジック回路は、前記第2半導体ダイの下部に位置する第3半導体ダイに形成される。
【０００９】
本発明の実施形態に係るイメージセンサー装置は、デジタルピクセルの第1部分を含む第1半導体ダイと、第1半導体ダイの下部に位置して第1連結構造体を介して前記デジタルピクセルの前記第1部分と連結された前記デジタルピクセルの第2部分を含む第2半導体ダイと、前記第2半導体ダイの下部に位置して第2連結構造体を介して前記デジタルピクセルの前記第2部分と連結され、前記デジタルピクセルの前記第2部からデジタル信号を受信するように構成されたデジタルロジック回路を含む第3半導体ダイと、を備える。
【発明の効果】
【００１０】
本発明の実施形態によると、デジタルピクセルの一部は、第1半導体ダイに形成され、デジタルピクセルの残りの一部は、第2半導体ダイに形成され、デジタルピクセルからのデジタル信号に対するデジタル信号処理を遂行するデジタルロジック回路は、第3半導体ダイに形成される。したがって、イメージセンサー装置の面積が減少でき、アナログ回路及びデジタル回路が別途の半導体ダイに分割されることで、イメージセンサー装置の性能及び信頼性が向上する。
【図面の簡単な説明】
【００１１】
【図１】図1は、本発明の実施形態に係るイメージセンサー装置を示すブロック図である。
【図２Ａ】図2Aは、図1のピクセルドライバーを例として示すブロック図である。
【図２Ｂ】図2Bは、図1のデジタルピクセルを例として示すブロック図である。
【図３Ａ】図3A及び図3Bは、図2Bのデジタルピクセルを例として示す回路図である。
【図３Ｂ】図3A及び図3Bは、図2Bのデジタルピクセルを例として示す回路図である。
【図４】図4は、図3Aのデジタルピクセルの動作を説明するためのタイミング図である。
【図５Ａ】図5A〜図5Dは、本発明の実施形態に係るデジタルピクセルを例として示す図面である。
【図５Ｂ】図5A〜図5Dは、本発明の実施形態に係るデジタルピクセルを例として示す図面である。
【図５Ｃ】図5A〜図5Dは、本発明の実施形態に係るデジタルピクセルを例として示す図面である。
【図５Ｄ】図5A〜図5Dは、本発明の実施形態に係るデジタルピクセルを例として示す図面である。
【図６Ａ】図6A及び図6Bは、図1のイメージセンサー装置を例として示すブロック図である。
【図６Ｂ】図6A及び図6Bは、図1のイメージセンサー装置を例として示すブロック図である。
【図７】図7は、図1のデジタル論理ブロックを例として示すブロック図である。
【図８Ａ】図8A及び図8Bは、図1のイメージセンサー装置を例として示す斜視図及び平面図である。
【図８Ｂ】図8A及び図8Bは、図1のイメージセンサー装置を例として示す斜視図及び平面図である。
【図９】図9は、図8Aの実施形態に基づいて具現されたイメージセンサー装置を例として示す断面図である。
【図１０】図10は、図9のイメージセンサー装置を例として示す概念図である。
【図１１】図11は、図9のイメージセンサー装置を例として示す概念図である。
【図１２】図12は、図9のイメージセンサー装置を例として示す概念図である。
【図１３】図13は、図9のイメージセンサー装置を例として示す概念図である。
【図１４】図14は、図9のイメージセンサー装置を例として示す概念図である。
【図１５】図15は、本発明に係るイメージ信号プロセッサが適用された電子装置を例として示すブロック図である。
【発明を実施するための形態】
【００１２】
以下では、本発明の技術分野における通常の知識を有する者（当業者）が本発明を容易に実施できる程度に、本発明の実施形態が明確かつ詳細に記載されるだろう。
【００１３】
図1は、本発明の実施形態に係るイメージセンサー装置を示すブロック図である。図1を参照すると、イメージセンサー装置１０は、ピクセルアレイ１００、ピクセルドライバー２００、並びにデジタルロジック回路３００を含む。
【００１４】
従来のCIS(CMOS  Image  Sensor)ベースのイメージピクセルは、光信号をアナログ信号に変換して出力し、アナログ信号は別途のアナログ/デジタル変換回路において列単位でデジタル信号に変換される。この場合に、CISベースのイメージピクセルから変換されたアナログ信号がアナログ/デジタル変換回路に転送される途中でノイズやカップリングが発生され、これにより、最終のイメージの品質が低下するという問題がある。
【００１５】
本発明の実施形態に係るピクセルアレイ１００は、複数のデジタルピクセル（DP：Digital  Pixel）１１０を含む。複数のデジタルピクセル１１０のそれぞれは、外部からの光信号を検出して、検出された光信号に対応するデジタル信号（DOUT）を出力するように構成される。
【００１６】
例えば、デジタルピクセル１１０は、光検出器（PDT：Photo  Detector）と、アナログ/デジタル変換器（ADC）と、メモリセル（MC）と、を備える。光検出器（PDT）は、外部から検出された光信号を電気的な信号、すなわち、アナログ信号に変換するように構成される。アナログ/デジタル変換器（ADC）は、光検出器（PDT）から出力されたアナログ信号をデジタル信号に変換するように構成される。メモリセル（MC）は、アナログ/デジタル変換器（ADC）によって変換されたデジタル信号を格納するように構成される。ピクセルドライバー２００の制御に基づいて、複数のデジタルピクセル（DP）のそれぞれに含まれているメモリセル（MC）は、格納されたデジタル信号（DOUT）を出力するように構成される。
【００１７】
ピクセルドライバー２００は、ピクセルアレイ１００に含まれている複数のデジタルピクセル１１０を制御するための制御信号（CTRL）を出力する。ピクセルドライバー２００から生成された制御信号（CTRL）をベースに複数のデジタルピクセル（DP）のそれぞれは、光信号検出してアナログ信号を生成する動作と、アナログ信号をデジタル信号に変換する動作と、デジタル信号を格納する動作と、格納されたデジタル信号を出力する動作のような一連のピクセルの動作やイメージの検出動作と、を遂行する。
【００１８】
デジタルロジック回路３００は、ピクセルアレイ１００から受信されたデジタル信号（DOTU）に対するデジタル信号処理を遂行して、最終的なイメージ信号（IMG）を外部装置（例えば、イメージ信号プロセッサ（ISP：Image  Signal  Processor、アプリケーションプロセッサ（AP：Application  Processor）など）に提供できる。
【００１９】
前述されたように、従来のCIS装置とは異なり、複数のデジタルピクセル１１０のそれぞれは、ピクセルレベルにおけるデジタル信号（DOUT）を生成し、出力する。したがって、複数のデジタルピクセル１１０から出力されたデジタル信号（DOUT）に対する変形が減少し、高速でイメージ信号が処理される。
【００２０】
図2Aは、図1のピクセルドライバーを例として示すブロック図であり、図2Bは、図1のデジタルピクセルを例として示すブロック図である。図1〜図2Bを参照すると、ピクセルドライバー２００は、行ドライバー（RDV）と、カウンター（CNT）と、ランプ発生器（RAMP）と、電圧発生器（V_GER）と、を備える。
【００２１】
行ドライバー（RDV）は、光検出器の制御信号（CS_PD）及びメモリ制御信号（CS_MC）を出力する。カウンター（CNT）は、コード（CODE）を出力することができる。例えば、カウンター（CNT）は、予め所定の時間内、所定のクロック（例えば、動作クロック）に応答して、コード（CODE）の値を順次増加させるか、または順次減少させる。つまり、コード（CODE）の値は、時間の流れに沿って順次変化する。
【００２２】
ランプ発生器（RMAP）は、ランプ信号（VRAMP）を出力する。ランプ信号（VRAMP）は、デジタルピクセル１１０においてアナログ信号との比較対象になる基準信号として使用される。例としての実施形態で、ランプ信号（VRAMP）は、一様に減少又は増加する信号（つまり、シングルスロープ(single  slope)を有する増加/減少信号）であり得る。
【００２３】
電圧発生器（V_GER）は、イメージセンサー装置１０が動作するのに必要な多様な電圧（例えば、電源電圧（VDDA）、バイアス電圧（VB）など）を生成するように構成される。
【００２４】
例としての実施形態で、光検出器制御信号（CS_PD）、メモリ回路（CS_MC）、コード（CODE）、並びにランプ信号（VRAMP）は、図1を参照して説明された制御信号（CTRL）に含まれる。
【００２５】
デジタルピクセル１１０は、ピクセルドライバー２００から出力された制御信号（CTRL）（例えば、CS_PD、CS_MC、CODE、VRAMPなど）に応答して動作する。例えば、デジタルピクセル１１０は、光検出器１１１と、コンパレータ１１２と、メモリ回路１１３と、を備えることができる。
【００２６】
光検出器１１１は、外部から入射された光信号を検出し、検出された光信号に対応する検出信号（DET）を出力する。例えば、光検出器１１１は、行ドライバー（RDV）からの光検出器制御信号（CS_PD）に応答して、光信号を検出し、検出された光信号に対応する検出信号（DET）を出力する。例としての実施形態で、検出信号（DET）は、アナログ信号であり得る。
【００２７】
コンパレータ１１２は、検出信号（DET）及びランプ信号（VRAMP）を比較して比較信号（CMP_OUT）を出力する。例えば、ランプ信号（VRAMP）が検出信号（DET）よりも高い場合には、比較信号（CMP_OUT）はハイレベル(high  level)であり、ランプ信号（VRAMP）が比較信号（CMP_OUT）よりも低い場合には、比較信号（CMP_OUT）は、ローレベル(low  level)である。しかし、本発明の範囲がこれに限定されるものではない。
【００２８】
メモリ回路１１３は、比較信号（CMP_OUT）とメモリ制御信号（CS_MC）に応答して、コード（CODE）を格納するか、または格納されたコード（CODE）をデジタル信号（DOUT）として出力するように構成される。例えば、メモリ回路１１３は、複数のメモリセルを含む。複数のメモリセルは、比較信号（CMP_OUT）とメモリ制御信号（CS_MC）に応答して、コード（CODE）を格納するように構成される。メモリ回路１１３の複数のメモリセルは、メモリ制御信号（CS_MC）に応答して格納されたコード（CODE）をデジタル信号（DOUT）として出力する。
【００２９】
例としての実施形態で、ピクセルアレイ１００は、デジタルピクセル１１０とスイッチ回路（SWa、SWb）を含む。例えば、第1スイッチ回路（SWa）は、メモリ制御信号（CS_MC）に応答して、コード（CODE）を受信し、受信されたコード（CODE）をデジタルピクセル１１０に伝達するように構成される。第2スイッチ回路（SWb）は、メモリ制御信号（CS_MC）に応答して、デジタルピクセル１１０からデジタル信号（DOUT）を受信し、受信したデジタル信号（DOUT）を外部（例えば、デジタルロジック回路３００）に伝達するように構成される。
【００３０】
例としての実施形態、前述されたデジタルピクセル１１０のサンプリング動作（つまり、メモリ回路１１３がコード（CODE）を格納する動作）において、第1スイッチ回路（SWa）はターンオンされ、第2スイッチ回路（SWb）は、ターンオフされる。これにより、コード（CODE）がメモリ回路１１３に提供される。前述されたデジタルピクセル１１０の出力動作（つまり、メモリ回路１１３が格納されたコード（CODE）を出力する動作）において、第1スイッチ回路（SWa）はターンオフされ、第2スイッチ回路（SWb）は、ターンオンされる。これにより、メモリ回路１１３に格納されたコード（CODE）が、デジタル信号（DOUT）として出力される。
【００３１】
以下の実施形態において、説明の便宜のために、第1及び第2のスイッチ回路（SWa、SWb）の構成が省略される。しかし、本発明の範囲がこれに限定されるものではなく、コード（CODE）とデジタル信号（DOUT）は、ピクセルアレイ１００内で同じ信号ラインを共有することができ、各デジタルピクセルの動作に応じて動作する別途のスイッチ回路（例えば、SWa、SWbなど）によって制御される。
【００３２】
図3A及び図3Bは、図2Bのデジタルピクセルを例として示す回路図である。以下では、本発明の技術的思想を明確に説明するために、例としての回路図に基づいて、デジタルピクセル１１０の構造及び動作が説明されるが、本発明の範囲がこれに限定されるものではなく、デジタルピクセル１１０は、多様な形態に変形される。
【００３３】
図2A〜図3を参照すると、デジタルピクセル１１０は、光検出器１１１、コンパレータ１１２、並びにメモリ回路１１３を含む。光検出器１１１は、フォトダイオード（PD）、転送トランジスタ（TX）およびリセットトランジスタ（RX）を含む。フォトダイオード（PD）は、外部から受信した光信号に応答して電荷を蓄積するように構成される。
【００３４】
転送トランジスタ（TX）は、浮遊拡散(FD)ノードとフォトダイオード（PD）との間に連結され、転送信号（TG）に応答して動作する。例えば、転送トランジスタ（TX）は、転送信号（TG）に応答して、フォトダイオード（PD）に蓄積された電荷を浮遊拡散(FD)ノードに転送するように構成される。
【００３５】
リセットトランジスタ（RX）は、電源電圧（VDDA）と浮遊拡散(FD)ノードとの間に連結され、リセット信号（RG）に応答して動作する。例えば、リセットトランジスタ（RX）は、リセット信号（RG）に応答して浮遊拡散(FD)ノードの電圧レベルをリセットさせる。
【００３６】
例としての実施形態では、図3Aの光検出器１１１の構造又は構成は、例としてのものであり、本発明の範囲がこれに限定されるものではない。光検出器１１１は、光信号を検出し、検出された光信号に対応するアナログ信号を出力するように構成された多様な形態のピクセル構造（例えば、1T構造、2T構造、3T構造など）のいずれか1つの形に具現される。
【００３７】
コンパレータ１１２は、光検出器１１２からの検出信号（DEF）(または浮遊拡散(FD)ノードの電圧(VFD)）とランプ信号（RAMP）を比較し、比較結果に応じた比較信号（CMP_OUT）を出力するように構成される。コンパレータ１１２は、低消費電力コンパレータに具現されることができる。例えば、コンパレータ１１２は、第1〜第3のNMOSトランジスタ（MN1〜MN3）及び第1〜第4のNMOSトランジスタ（MN1〜MN4）を包含できる。
【００３８】
第1のPMOSトランジスタ（MP1）、第1のNMOSトランジスタ（MN1）、及び第3のNMOSトランジスタ（MN3）は、電源電圧（VDDA）と接地電圧（GND）との間に直列連結されることができる。第1のPMOSトランジスタ（MP1）のゲートは、第1のPMOSトランジスタ（MP1）と第1のNMOSトランジスタ（MN1）の間に連結される。第1のNMOSトランジスタ（MN1）のゲート（MN1）は浮遊拡散(FD)ノードに連結されて検出信号（DEF）を受信するように構成される。第3のNMOSトランジスタ（NM3）のゲートは、バイアス電圧（VB）を受信するように構成される。
【００３９】
第2のPMOSトランジスタ（MP2）及び第2のNMOSトランジスタ（MN2）は、電源電圧（VDDA）と第3のNMOSトランジスタ（MN3）の一端との間に直列連結される。第2のPMOSトランジスタ（MP2）のゲートは、第1のPMOSトランジスタ（MP1）のゲートに連結される。第2のNMOSトランジスタ（MN2）のゲートは、ランプ信号（VRAMP）を受信するように構成される。
【００４０】
第3のPMOSトランジスタ（MP3）及び第4のNMOSトランジスタ（MN4）は、電源電圧と接地電圧との間に直列連結される。第3のPMOSトランジスタ（MP3）のゲートは、第2のPMOSトランジスタ（MP2）と第2のNMOSトランジスタ（MN2）の間に連結される。第4のNMOSトランジスタ（MN4）のゲートは、バイアス電圧（VB）を受信するように構成される。
【００４１】
例としての実施形態で、図3Aに示されたコンパレータ１１２の構造は、例としてのものであり、本発明の範囲がこれに限定されるものではない。コンパレータ１１２は、検出信号（DEF）とランプ信号（VRAMP）を比較し、比較結果に基づいて比較信号（CMP_OUT）を出力するように構成された多様な形態のコンパレータまたは差動増幅器の構造を有し得る。
【００４２】
メモリ回路１１３は、比較信号（CMP_OUT）、メモリ制御信号（CS_MC）およびコード（CODE）に応答して動作する。例えば、メモリ回路１１３は、第1選択回路（SEL1）と、第2選択回路（SEL2）と、複数のメモリセル（MC1、MC2）と、を備える。
【００４３】
複数のメモリセル（MC1、MC2）のそれぞれは、DRAM（dynamic  random  access  memory）セルであり得る。例えば、複数のメモリセル（MC1、MC2）のそれぞれは、選択トランジスタ（TR）とストレージキャパシタ（C1）を含むことができる。複数のメモリセル（MC1、MC2）のそれぞれの選択トランジスタ（TR）は、ビットライン（BL1、BL2）とストレージキャパシタ（C1）に連結され、ワードライン（WL1、WL2）の信号に基づいて動作することができる。
【００４４】
例としての実施形態で、複数のメモリセル（MC1、MC2）のうち、第1メモリセル（MC1）の数は、N（ただし、Nは自然数）個であり、複数のメモリセル（MC1、MC2）のうち、第2メモリセル（MC2）の数は、M（ただし、Mは自然数）個であり得る。例としての実施形態で、第1メモリセル（MC1）の数（N）及び第2メモリセル（MC2）の数（M）は、同一であり得る。
【００４５】
例としての実施形態では、第1メモリセル（MC1）は、リセットサンプリング値を格納するように構成され、第2メモリセル（MC2）は、信号のサンプリング値を格納するように構成される。第1メモリセル（MC1）は、第1ワードライン（WL1）及び第2ビットライン（BL1）とそれぞれ連結され、第2メモリセル（MC2）は、第2ワードライン（WL2）及び第2ビットライン（BL2）とそれぞれ連結される。
【００４６】
第1選択回路（SEL1）は、比較信号（CMP_OUT）及びメモリ制御信号（CS_MC）に応答して、複数のワードライン（WL1、WL2）を制御する。例えば、図3Bに示されたように、第1選択回路（SEL1）は、第1スイッチ（SW1）を含む。第1スイッチ（SW1）のそれぞれは、比較信号（CMP_OUT）及びメモリ制御信号（CS_MC）に応答して、第1ワードライン（WL1）及び第2ワードライン（WL2）のいずれか一つに第1電圧（V1）を提供するように構成される。例としての実施形態で、第1電圧（V1）は、複数のメモリセル（MC1、MC2）のそれぞれの選択トランジスタ（TR）をターンオンさせる高電圧であり得る。
【００４７】
例えば、メモリ制御信号（CS_MC）は、第1〜第2のサンプリング信号（SMP1、SMP2）及び第1〜第2の読み取り信号（RD1、RD2）を含む。第1サンプリング信号（SMP1）は、リセットサンプリング値を第1メモリセル（MC1）に格納するための信号であり、第2のサンプリング信号（SMP2）は、信号のサンプリング値を第2メモリセル（MC2）に格納するための信号である。第1読み取り信号（RD1）は、第1メモリセル（MC1）に格納されたリセットサンプリング信号をデジタル信号（DOUT）として出力するための信号であり、第2読み取り信号（RD2）は、第2メモリセル（MC2）に格納された信号のサンプリング信号をデジタル信号（DOUT）として出力するための信号である。しかし、本発明の範囲がこれに限定されるものではなく、メモリ回路１１３を制御するためのメモリ制御信号（CS_MC）は多様に変形される。
【００４８】
第1サンプリング信号（SMP1）または第1読み取り信号（RD1）が活性化された場合には、第1スイッチ（SW1）は、比較信号（CMP_OUT）の立ち下がりエッジ（または立ち上がりエッジ）に応答して、第1ワードライン（WL1）に第1電圧（V1）を提供する。これにより、第1ワードライン（WL1）と連結された第1メモリセル（MC1）の選択トランジスタ（TR）がターンオンされる。
【００４９】
第2サンプリング信号（SMP2）または第2読み取り信号（RD2）が活性化された場合には、第1スイッチ（SW1）は、比較信号（CMP_OUT）の立ち下がりエッジ（または立ち上がりエッジ）に応答して、第2ワードライン（WL2）に第1電圧（V1）を提供する。これにより、第2ワードライン（WL2）と連結された第2メモリセル（MC2）の選択トランジスタ（TR）がターンオンされる。
【００５０】
前述されたように、第1選択回路（SEL1）は、比較信号（CMP_OUT）及びメモリ制御信号（CS_MC）に基づいて、第1メモリセル（MC1）及び第2メモリセル（MC2）の中の少なくとも1つのグループを選択する。
【００５１】
第2選択回路（SEL2）は、メモリ制御信号（CS_MC）に応答して、第1ビットライン（BL1）及び第2ビットライン（BL2）を選択する。例えば、図3Bに示されたように、第2選択回路（SEL2）は、メモリ制御信号（CS_MC）に応答して、第1ビットライン（BL1）及び第2ビットライン（BL2）を選択するように構成された第2スイッチ（SW2）を含む。
【００５２】
第2スイッチ（SW2）は、第1サンプリング信号（SMP1）または第1読み取り信号（RD1）が活性化された場合には、第1ビットライン（BL1）を選択するように構成される。この場合、信号ライン（SL）と第1ビットライン（BL1）が互いに電気的に連結される。例としての実施形態で、第1サンプリング信号（SMP1）が活性化された場合には、図2Aの第1スイッチ回路（SWa）がターンオンされ、これにより、信号ライン（SL）にコード（CODE）が提供される。すなわち、第1サンプリング信号（SMP1）が活性化された場合には、コード（CODE）が第1ビットライン（BL1）に連結された第1メモリセル（MC1）に提供される。例としての実施形態で、第1読み取り信号（RD1）が活性化された場合には、図2Aの第2スイッチ回路（SWb）がターンオンされ、これにより、第1ビットライン（BL1）に連結された第1メモリセル（MC1）に格納されたコード（CODE）が信号ライン（SL）に出力される。
【００５３】
第2スイッチ（SW2）は、第2サンプリング信号（SMP2）または第2読み取り信号（RD2）が活性化された場合には、第2ビットライン（BL2）を選択するように構成される。この場合に、信号ライン（SL）と第2ビットライン（BL2）が互いに電気的に連結される。例としての実施形態で、第2サンプリング信号（SMP2）が活性化された場合に、図2Aの第1スイッチ回路（SWa）がターンオンされ、これにより、信号ラインに（SL）にコード（CODE）が提供される。すなわち、第2サンプリング信号（SMP2）が活性化された場合に、コード（CODE）が第2ビットライン（BL2）に連結された第2のメモリセル（MC2）に提供される。例としての実施形態で、第2読み取り信号（RD2）が活性化された場合には、図2Aの第2スイッチ回路（SWb）がターンオンされ、これにより、第2ビットライン（BL2）に連結された第2メモリセル（MC2）に格納されたコード（CODE）が信号ライン（SL）に出力される。
【００５４】
図面に明確に示されていないが、信号ライン（SL）は、ピクセルアレイ１００の複数のデジタルピクセル１１０のうち、同じ列に位置するデジタルピクセルによって互いに共有される。
【００５５】
図面に明確に示されていないが、例としての実施形態で、第1および第2選択回路（SEL1、SEL2）は、同じタイミングで動作するように構成された他のデジタルピクセルに含まれた複数のメモリセルを制御するように構成される。言い換えれば、複数のデジタルセルのうち少なくとも2以上のデジタルピクセルは、別途に備わった第1及び第2選択回路（SEL1、SEL2）を共有するように構成される。このとき、少なくとも2以上のデジタルピクセルのそれぞれのメモリ回路では、第1および第2選択回路が省略されることができる。
【００５６】
図面に明確に示されていないが、第1〜第2選択回路（SEL1、SEL2）及び第1〜第2スイッチ回路（SWa、SWb）（図2A参照）の全部又は少なくとも一部は、別途のスイッチブロックに具現され、ピクセルアレイ１００の内部または別途の場所に形成される。
【００５７】
図4は、図3Aのデジタルピクセルの動作を説明するためのタイミング図である。図面の簡潔性と説明の便宜のために、本発明の技術的思想を説明するのに不必要な構成要素は省略される。また、先に説明された構成要素に対する詳細な説明は省略される。なお、図4に示されたタイミング図は例としてのものであり、本発明の範囲がこれに限定されるものではない。
【００５８】
図2A〜図4を参照すると、第1時点（T1）から第3時点（T3）まで、第1サンプリング信号（SMP1）が活性化される。すなわち、第1時点（T1）から第3時点（T3）までの時間内に光検出器１１１のリセットレベルに対するサンプリング動作が遂行される。
【００５９】
例えば、第1サンプリング信号（SMP1）の活性化の間に、ランプ信号発生器（RAMP）は、一定の割合で減少（すなわち、シングルスロープで減少）するランプ信号（VRAMP）を出力し、カウンター（CNT）は、所定の間隔で増加または減少するコードを順次出力する。このとき、第2時点（T2）において、ランプ信号（VRAMP）のレベルが光検出器１１１の浮遊拡散(FD)ノードのレベル（つまり、VFD）より小さくなる可能性がある。この場合には、コンパレータ１１２の出力信号（CMP_OUT）はハイレベルからローレベルに遷移する。
【００６０】
コンパレータ１１２の出力信号（CMP_OUT）の立ち下がりエッジ（つまり、第2時点(T2)）において、第1サンプリング信号（SMP1）は活性化された状態であるため、第2選択回路（SEL2）により第1ビットライン（BL1）にコード（CODE）が提供され、第1選択回路（SEL1）によって第1メモリセル（MC1）の選択トランジスタがターンオンされる。すなわち、第2時点（T2）においてコード（CODE）の値（R）が、第1メモリセル（MC1）に格納される。
【００６１】
その後に、第4時点（T4）で活性化された転送信号（TG）に応答して、光検出器１１１の転送トランジスタ（TX）がターンオンされて、フォトダイオード（PD）に蓄積された電荷が浮遊拡散(FD)ノードに転送される。これにより、第4時点（T4）で浮遊拡散ノード(FD)のレベル（つまり、VFD）が転送された電荷に対応するレベルだけ減少する。
【００６２】
以後、第5時点（T5）から第7時点（T7）まで第2サンプリング信号（SMP2）が活性化される。すなわち、第5時点（T5）から第7時点（T7）までの時間内に、光検出器１１１からの検出信号（DEF）に対する信号のサンプリング動作が遂行される。
【００６３】
たとえば、先に説明されたのと同様に、第2サンプリング信号（SMP2）の活性化の間に、ランプ信号発生器（RAMP）は、ランプ信号（VRAMP）を出力することができ、カウンター（CNT）は、コード（CODE）を出力することができる。この時、第5時点（T5）で、検出信号（DEF）がランプ信号（VRAMP）より低くなる可能性がある。この場合、コンパレータ１１２の出力信号（CMP_OUT）はハイレベルからローレベルに遷移される。
【００６４】
コンパレータ１１２の出力信号（CMP_OUT）の立ち下がりエッジ（すなわち、第6時点(T6)）において、第2サンプリング信号（SMP2）が活性化された状態のため、第2選択回路（SEL2）により第2ビットライン（BL2）にコード（CODE）が提供され、第2選択回路（SEL2）により第2メモリセル（MC2）の選択トランジスタがターンオンされる。すなわち、第5時点（T5）においてコード（CODE）の値(S)が、第2メモリセル（MC2）に格納される。
【００６５】
以後、第1読み取り信号（RD1）の活性化の区間内に、第1選択回路（SEL1）によって、第1メモリセル（MC1）の選択トランジスタ（TR）がターンオンされ、第2選択回路（SEL2）により、第1ビットライン（BL1）が出力信号ラインと連結される。この場合には、第1メモリセル（MC1）に格納された値（R）（つまり、リセットサンプリング値）がデジタル信号（DOUT）として出力される。
【００６６】
その後に、第2読み取り信号（RD2）の活性化の区間内に、第2選択回路（SEL2）により第2メモリセル（MC2）の選択トランジスタ（TR）がターンオンされ、第2選択回路（SEL2）により、第2ビットライン（BL2）が出力信号ラインと連結される。この場合には、第2メモリセル（MC2）に格納された値（R）（つまり、リセットサンプリング値）がデジタル信号（DOUT）として出力される。
【００６７】
その後に、第8時点（T8）において、リセット信号（RG）の活性化に応答して、リセットトランジスタ（TX）がターンオンされ、これにより、浮遊拡散(FD)ノードのレベル（VFD）がリセットされる。
【００６８】
図4を参照して説明されたデジタルピクセル１１０の動作は、例としてのものであり、本発明の範囲がこれに限定されるものではない。デジタルピクセル１１０を制御するための信号（例えば、CS_PD、CS_MCなど）は、デジタルピクセル１１０の駆動方式と構造に応じて多様に変形される。
【００６９】
図5A〜図5Dは、本発明の実施形態に係るデジタルピクセルを一例として示す図面である。図5A〜図5Dを参照して、本発明の実施形態に係るデジタルピクセルの多様な構造が説明されるが、本発明の範囲がこれに限定されるものではない。
【００７０】
以下では、説明の便宜及び図面の簡潔性のために、先に説明した構成要素と同一または類似の構成要素についての詳細な説明または参照番号は省略される。以下で省略された構成要素は、本発明の詳細な説明に記載された全体的な実施形態のそれぞれまたはそれらの組み合わせを介して具現される。
【００７１】
まず、図5Aを参照すると、デジタルピクセル１１０ａは、光検出器１１１ａ、コンパレータ１１２ａ、およびメモリ回路１１３を含む。光検出器１１１ａは、リセットトランジスタ（RXa）を含む。図5Aのリセットトランジスタ（RXa）は、図3Aのリセットトランジスタ（RX）とは異なり、浮遊拡散(FD)ノードと第1ノード（n1）との間に連結される。第1ノード（n1）は、コンパレータ１１２ａの第1のPMOSトランジスタ（MP1）と第1のNMOSトランジスタ（MN1）との間に位置する。リセットトランジスタ（RXa）は、リセット信号（RG）に応答して、浮遊拡散(FD)ノードを第1ノード（n1）のレベルにリセットさせる。
【００７２】
例としての実施形態で、図5Aのデジタルピクセル１１０ａは、リセットトランジスタ（RXa）の連結構造と比較信号（CMP_OUT）の信号反転を除いて、残りの動作原理は、図3Aのデジタルピクセル１１０と類似するため、他の構成要素についての詳細な説明は省略される。
【００７３】
次に、図5Bを参照すると、デジタルピクセル１１０ｂは、光検出器１１１ｂ、コンパレータ１１２、およびメモリ回路１１３を含む。図5Bのデジタルピクセル１１０ｂは、光検出器１１１ｂのリセットトランジスタ（RXb）が電源電圧（VDDA）の代わりに比較信号（CMP_OUT）を使用して浮遊拡散(FD)ノードをリセットさせる点を除けば、図3Aのデジタルピクセル１１０の動作と類似するため、これに対する詳細な説明は省略される。
【００７４】
次に、図5Cを参照すると、デジタルピクセル１１０ｃは、光検出器１１１ｃ、コンパレータ１１２、およびメモリ回路１１３を含む。光検出器１１１ｃは、浮遊拡散(FD)ノードと第2ノード（n2）との間に連結された第2キャパシタ（C2）を含む。第2キャパシタ（C2）は、受動素子、MOS（Metal  Oxide  Semiconductor）トランジスタ、MIM（Metal  Insulator  Metal）キャパシタ、セルキャパシタなどであり得る。第2キャパシタ（C2）は、コンパレータ１１２のミスマッチ（mismatch、例えば、トランジスタのしきい値電圧の差異は、コンパレータ１１２の幾何学的構造（geometry）の差異など）によりコンパレータ１１２で発生可能なオフセット電圧をキャンセル（cancel）するために使用される。
【００７５】
例えば、光検出器１１１ｃの第1リセットトランジスタ（RX1c）は、リセット信号（RG）に応答して、第2ノード（n2）を比較信号（CMP_OUT）によりリセットさせる。この場合、第2キャパシタ（C2）にコンパレータ１１２のオフセット電圧に対応する電荷が格納される。以後、浮遊拡散(FD)ノードのレベルにキャパシタ―（C2）の電圧が追加された検出信号（DET）が出力されるため、コンパレータ１１２のオフセット電圧が除去される。
【００７６】
光検出器１１１ｃは、電源電圧（VDDA）とフォトダイオード（PD）との間に連結された第2リセットトランジスタ（RX2c）をさらに含むことができる。第2リセットトランジスタ（RX2c）は、グローバルリセット信号（GR）に応答してフォトダイオード（PD）を電源電圧（VDDA）にリセットすることができる。他の構成要素及びそれらの動作は、先に説明されたのと類似するため、これに対する詳細な説明は省略される。
【００７７】
次に、図5Dを参照すると、デジタルピクセル１１０ｄは、光検出器１１１ｄ、コンパレータ１１２、およびメモリ回路１１３を含む。図5Cの光検出器１１１ｃとは異なり、図5Dの光検出器１１１ｄの第2リセットトランジスタ（RX2d）は、電源電圧（VDDA）と浮遊拡散(FD)ノードとの間に連結され、グローバルリセット信号（GR）に応答して動作する。他の構成要素及びそれらの動作は、先に説明されたのと類似するため、これに対する詳細な説明は省略される。
【００７８】
前述されたように、本発明の実施形態に係るデジタルピクセル１１０は、動作方式、具現方式などに応じて多様な形態を有し得る。すなわち、本発明の範囲が本文に記載された実施形態に限定されない。本発明の実施形態によるデジタルピクセルは、ピクセルレベルで検出された光信号に対応するデジタル信号（DOUT）を出力する。これにより、従来のアナログ信号を出力するイメージのピクセルと比較して、ノイズやカップリングによる影響が低減されるため、高解像度のイメージを正確に処理できる。したがって、向上された性能を有するイメージセンサー装置が提供される。
【００７９】
図6A及び図6Dは、図1のイメージセンサー装置を例として示すブロック図である。図6A及び図6Bを参照して、ピクセルドライバーとデジタルピクセルとの間の連結関係が説明される。図面の簡潔性と説明の便宜のために、ピクセルドライバーとデジタルピクセルとの間の連結関係を説明するために、不必要な構成要素は省略される。
【００８０】
まず、図6Aを参照すると、イメージセンサー装置１０ａは、ピクセルアレイ１００ａおよびピクセルドライバー２００ａを含む。ピクセルドライバー２００ａは、行ドライバー（RDV）、複数のランプ発生器（RAMP1〜RAMPn）と複数のカウンター（CNT1〜CNTn）を含む。
【００８１】
行ドライバー（RDV）は、ピクセルアレイ（100a）に含まれている複数のデジタルピクセル１１０を行単位で制御する。たとえば、行ドライバー（RDV）は、複数のデジタルピクセルの１１０のそれぞれに、第1〜第nピクセルの制御信号（CS_PD1〜CS_PDn）及び第1〜第nメモリ制御信号（CS_MC1〜CS_MCn）をそれぞれ行単位で提供する。複数のデジタルピクセル１１０は、行ドライバー（RDV）の制御に基づいて行単位で動作する。
【００８２】
複数のデジタルピクセル１１０は、行単位で、ランプ信号とコードを共有するように構成される。例えば、第1〜第nランプ発生器（RAMP1〜RAMPn）は、第1〜第nランプ信号（VRAMP1〜VRAMPn）を複数のデジタルピクセル１１０に、それぞれの行単位で提供することができる。つまり、同じ行のデジタルピクセルは同じランプ信号を相互に共有する。第1〜第nカウンター（CNT1〜CNTn）は、第1〜第nコード（CODE1〜CODEn）を複数のデジタルピクセル１１０に、それぞれの行単位で提供する。つまり、同じ行のデジタルピクセルは同じコードを相互に共有する。
【００８３】
図6Bを参照すると、イメージセンサー装置１０ｂは、ピクセルアレイ１００ｂ及びピクセルドライバー２００ｂを含む。ピクセルドライバー２００ａは、行ドライバー（RDV）、複数のランプ発生器（RAMP1〜RAMPn）及び複数のカウンター（CNT1〜CNTn）を含む。行ドライバー（DRV）は、先に説明されたため、これに対する詳細な説明は省略される。図6Aとは異なり、図6Bで、複数のデジタルピクセル１１０は、列単位で、ランプ信号とコードを共有するように構成される。列単位でランプ信号とコードを共有するという点を除けば、他の点は、先に説明されたのと類似するため、これに対する詳細な説明は省略される。
【００８４】
図7は、図1のデジタルロジックブロックを例として示すブロック図である。図1及び図7を参照すると、デジタルロジックブロック３００は、センサーコントローラ３１０、デジタル信号処理部３２０、および入出力インターフェース３３０を含む。
【００８５】
センサーコントローラ３１０は、イメージセンサー装置１０の諸動作を制御するように構成される。例えば、センサーコントローラ３１０は、入出力インターフェース３３０を介して外部装置（例えば、ISP、APなど）から提供される制御情報（CI）をベースにイメージセンサー装置１０の諸動作を制御する。センサーコントローラ３１０は、ピクセルドライバー２００の動作タイミングを制御するためのタイミングコントローラである。例としての実施形態では、ピクセルドライバー２００は、センサーコントローラ３１０からのタイミング信号をベースに、前述した多様な信号を生成する。
【００８６】
デジタル信号処理部３２０は、ピクセルアレイ１００からデジタル信号（DOUT）を受信し、受信されたデジタル信号（DOUT）に対するデジタル信号処理を遂行する。たとえば、先に説明されたように、一つのデジタルピクセル１１０に対するデジタル信号（DOUT）は、リセットサンプリング値（R）及び信号サンプリング値（S）を含む。デジタル信号処理部３２０は、信号のサンプリング値（S）及びリセットサンプリング値（R）に対する演算動作（例えば、SR）を遂行することにより、一つのデジタルピクセル１１０で検出された光信号に対応する最終的なデジタル値を決定する。複数のデジタルピクセルのそれぞれで決定された最終的なデジタル値が組み合わせられることで、最終的なイメージデータ（IMG）が生成される。つまり、デジタルピクセル回路１１０に含まれているコンパレータ１１２の動作によって生成されたデジタル出力（DOUT）とデジタルロジック回路３００に含まれているデジタル信号処理部３２０のデジタル信号処理動作を介して相関二重サンプリング処理が具現される。
【００８７】
入出力インターフェース３３０は、外部装置（例えば、ISP、APなど）から制御情報（CI）を受信したり、または最終的なイメージデータ（IMG）を出力するように構成される。例としての実施形態で、入出力インターフェース３３０は、所定のプロトコルに基づいて外部装置と前述された情報をやり取りする。例としての実施形態で、入出力インターフェース３３０は、前述した所定のプロトコルをサポートするための物理階層を含む。
【００８８】
図8A及び図8Bは、図1のイメージセンサー装置を例として示す斜視図および平面図である。例としての実施形態で、図8A及び図8Bを参照して、本発明の実施形態に係るイメージセンサー装置１０の例としての実施形態が物理的な構造の観点から説明される。つまり、以下の図面を参照して、本発明の実施形態に係るイメージ装置に含まれている半導体ダイを基準に、本発明の実施形態が説明される。本発明の技術的思想を容易に説明するために、以下の図面に示された構成要素は、実際に具現された半導体ウェハー、半導体チップ、半導体ダイ、半導体パッケージなどと異なり、簡略化して示される。
【００８９】
図1、図8A、及び図8Bを参照すると、イメージセンサー装置１０は、第1〜第3半導体ダイ（DIE1〜DIE3）を含む。第1〜第3半導体ダイ（DIE1〜DIE3）のそれぞれは、異なる半導体プロセスまたは異なる半導体ウェハーから製造される。
【００９０】
第1半導体ダイ（DIE1）は、第2半導体ダイ（DIE2）上で第2半導体ダイ（DIE2）と電気的に連結される。第2半導体ダイ（DIE2）は、第3半導体ダイ（DIE3）上で第3半導体ダイ（DIE3）と電気的に連結される。言い換えると、第2半導体ダイ（DIE2）は、第1と第3半導体ダイ（DIE1、DIE3との間に位置する。
【００９１】
第1半導体ダイ（DIE1）は、第1デジタルピクセル領域（DPA1）及び第1パッド領域（PA1）を含む。第1デジタルピクセル領域（DPA1）及び第1パッド領域（PA1）は、互いに物理的に区分されるか、又は所定の距離だけ離隔される。
【００９２】
第1デジタルピクセル領域（DPA1）は、複数のデジタルピクセル１１０のそれぞれの一部を形成するための領域である。たとえば、先に説明されたように、複数のデジタルピクセル１１０のそれぞれは、光検出器（PD）、アナログ/デジタル変換器（ADC）（またはコンパレータ１１２）、およびメモリセル（MC）（またはメモリ回路１１３）を含む。複数のデジタルピクセル１１０のそれぞれの光検出器と、複数のデジタルピクセル１１０のそれぞれのアナログ/デジタル変換器（ADC）（またはコンパレータ１１２）の一部が、第1半導体ダイ（DIE1）の第1デジタルピクセル領域（DPA1）で形成される。
【００９３】
第1パッド領域（PA1）は、第2半導体ダイ（DIE2）の第2パッド領域（PA2）と連結されるように構成された複数のパッドを形成するための領域である。第1パッド領域（PA1）は、第1半導体ダイ（DIE1）に形成されたメタル層を介して第1デジタルピクセル領域（DPA1）の素子と連結される。
【００９４】
第2半導体ダイ（DIE2）は、第2デジタルピクセル領域（DPA2）、第2パッド領域（PA2）、ピクセルドライバー領域（PDA）、及び第3パッド領域（PA3）を含む。第2デジタルピクセル領域（DPA2）は、複数のデジタルピクセル１１０のそれぞれの構成要素のうち、第1半導体ダイ（DIE1）の第1デジタルピクセル領域（DPA1）に形成されていない残りの構成要素を含む。たとえば、複数のデジタルピクセル１１０のそれぞれのアナログ/デジタル変換器（ADC）（またはコンパレータ１１２）のうち、第1デジタルピクセル領域（DPA1）に形成されていない残りの構成要素、複数のデジタルピクセル１１０のそれぞれのメモリセル（MC）（またはメモリ回路１１３）が第2デジタルピクセル領域（DPA2）に形成される。
【００９５】
例としての実施形態で、第1半導体基板（DIE1）の第1デジタルピクセル領域（DPA1）に形成されたコンパレータ１１２の一部と第2半導体基板（DI2）の第2デジタルピクセル領域（DPA2）に形成されたコンパレータ１１２の残りの部分は、第1デジタルピクセル領域（DPA1）または第2デジタルピクセル領域（DPA2）と対応する平面上に形成された連結構造体を介して、それぞれ接合される。例としての実施形態で、連結構造体は、Cu-to-Cuボンディング、TSV、BVSなどのように半導体ダイの間を接合させるように構成された素子または物質である。
【００９６】
ピクセルドライバー領域（PDA）は、先に説明されたピクセルドライバー２００を形成するための領域である。ピクセルドライバー領域（PDA）には、先に説明された行ドライバー（RDV）、ランプ発生器（RAMP）、カウンター（CNT）、および電圧発生器（V  GER）などのような、いくつかのアナログ回路が形成される。
【００９７】
第2パッド領域（PA2）は、第1パッド領域（PA1）と連結された複数のパッドを形成するための領域である。第2パッド領域（PA2）の複数のパッドは、第1パッド領域（PA1）の複数のパッドと連結構造体を介して、それぞれ連結される。例としての実施形態で、連結構造体は、Cu-to-Cuボンディング、TSV、BVSなどのように半導体ダイの間を接合させるように構成された素子または物質である。
【００９８】
第3パッド領域（PA3）は、第3半導体ダイ（DIE3）と連結された複数のパッドを形成するための領域である。
【００９９】
例としての実施形態で、第2デジタルピクセル領域（DPA2）、第2パッド領域（PA2）、ピクセルドライバー領域（PDA）、及び第3パッド領域（PA3）のそれぞれに含まれている多様な素子は、第2半導体ダイ（DIE2）のメタル層を介して相互にそれぞれ連結される。
【０１００】
第3半導体ダイ（DIE3）は、デジタルロジック回路領域（DLA）及び第4パッド領域（PA4）を含む。デジタルロジック回路領域（DLA）は、先に説明されたデジタルロジック回路３００を形成するための領域である。第4パッド領域（PA4）は、複数のパッドを形成するための領域である。第4パッド領域（PA4）の複数のパッドは、第3パッド領域（PA3）の複数のパッドとの連結構造体を介して相互に連結される。例としての実施形態で、連結構造体は、Cu-to-Cuボンディング、TSV、BVSなどの半導体ダイの間を接合させるように構成された素子または物質である。
【０１０１】
例としての実施形態で、第1半導体ダイ（DIE1）の第1デジタルピクセル領域（DPA1）及び第2半導体ダイ（DIE2）の第2デジタルピクセル領域（DPA2）は、互いに同じ平面領域で重なるように配置され、ピクセルコア領域のように、複数のデジタルピクセルを形成するための領域である。
【０１０２】
第1及び第2半導体ダイ（DIE1、DIE2）の第1および第2デジタルピクセル領域（DPA1、DPA2）を除いた残りの領域は、周辺領域（又は周辺回路領域）として、半導体ダイ間の連結構造体または駆動回路、アナログ回路等を形成するための領域である。例としての実施形態で、イメージセンサー装置１０においてデジタル信号に基づいて動作する回路または物理構成は、第3半導体ダイ（DIE3）に形成される。
【０１０３】
前述されたように、本発明の実施形態に係るイメージ装置１０は、第1〜第3半導体ダイ（DIE1〜DIE3）を使用して具現される。このとき、複数のデジタルピクセルのそれぞれの構成要素を第1及び第2半導体ダイ（DIE1、DIE2）に分割又は分離して形成することにより、複数のデジタルピクセルを形成するためのピクセルのコア領域の面積を減少させる。また、デジタル信号に基づかれた回路が、第3半導体ダイ（DIE3）に形成されることにより、アナログベースの回路とデジタルベースの回路を半導体ダイ単位で区分でき、それぞれの半導体ダイを、それぞれの特性に適した工程で製造できるため、イメージセンサー装置の全体的な性能が向上する。
【０１０４】
図9は、図8Aの実施形態に基づいて実装されたイメージセンサー装置を例として示す断面図である。以下では、図面の簡潔性と説明の便宜のために、1つのデジタルピクセルの構造（特に、図3のデジタルピクセル１１０の構造）を基準に、本発明の実施形態が説明される。しかし、本発明の範囲がこれに限定されるものではなく、デジタルピクセルは、図5A〜図5Dに図示されたデジタルピクセル（110a〜110d）のいずれか一つであるか、または本発明の技術的思想から逸脱しない範囲での多様な形態のデジタルピクセルの中のいずれか一つである。
【０１０５】
図3、及び図8A〜図9を参照すると、イメージセンサー装置１０は、第1〜第3半導体基板（DIE1〜DIE3）を含む。第1半導体ダイ（DIE1）は、第1基板（SUB1）において形成される。たとえば、先に説明されたように、第1半導体ダイ（DIE1）は、光検出器１１１とコンパレータ１１２の一部の構成（以下では、コンパレータ１１２の第1部分と称する）を含む。すなわち、第1基板（SUB1）のフォトダイオード（PD）が形成され、フォトダイオード（PD）の上部にカラーフィルタ（CF）とレンズ（LS）が形成される。
【０１０６】
第1基板（SUB1）の下部に第1トランジスタ層（TR_LAY1）が形成される。光検出器１１１の転送トランジスタ（TX）とリセットトランジスタ（RX）、及びコンパレータ１１２の第1部分（つまり、コンパレータ１１２の複数のトランジスタのうちの一部）が、第1トランジスタ層（TR_LAY1）に形成される。例としての実施形態で、コンパレータ１１２の第1部分は、コンパレータ１１２に含まれている多様なトランジスタの中の少なくとも一つを含む。
【０１０７】
例としての実施形態で、フォトダイオード（PD）、カラーフィルタ（CF）、レンズ（LS）、転送トランジスタ（TX）、リセットトランジスタ（RX）、並びにコンパレータ１１２の第1部分は、第1デジタルピクセル領域（DPA1）に形成される。
【０１０８】
第1トランジスタ層（TR_LAY1）の下部に第1メタル層（ML_LAY1）が形成される。第1半導体ダイ（DIE1）に含まれている多様な素子間を連結するためのメタル配線が第1メタル層（ML_LAY1）に形成される。
【０１０９】
第2半導体ダイ（DIE2）は、第2基板（SUB2）上に形成される。たとえば、先に説明されたように、第2半導体ダイ（DIE2）は、コンパレータ１１２の第1部分を除いた残りの部分（以下では、第2部分と称する）とメモリ回路１１３を含む。すなわち、第2基板（SUB2）の上部にコンパレータ１１２の第2部分を含む第2トランジスタ層（TR_LAY2）が形成される。例としての実施形態で、コンパレータ１１２の第2部分は、コンパレータ１１２に含まれている多様なトランジスタのうち、第1半導体ダイ（DIE1）に形成されていないトランジスタを含む。
【０１１０】
第2トランジスタ層（TR_LAY2）の上部にメモリ回路層（MC_LAY）が形成される。例えば、メモリ回路１１３に含まれた複数のメモリセル（MC1、MC2）がメモリ回路層（MC_LAY）に形成される。
【０１１１】
メモリ回路層（MC_LAY）の上部に第2メタル層（LAY2）が形成される。第2半導体ダイ（DIE2）に含まれた複数の素子のそれぞれを連結するためのメタル配線が第2メタル層（LAY2）に形成される。
【０１１２】
例としての実施形態で、メモリ回路１１３に含まれた第1及び第2選択回路（SEL1、SEL2）又はスイッチ回路（SWa、SWb）（図2B参照）は、メモリ回路層（MC_LAY）及び第2トランジスタ層（TR_LAY2）のいずれか一つの層に形成される。図9では、明確に図示されていないが、例としての実施形態で、第1および第2選択回路（SEL1、SEL2）は、第2半導体ダイ（DIE2）のピクセルドライバー領域（PDA）に形成され、第2メタル層（ML_LAY2）のメタル配線を介して対応するメモリ回路１１３と連結される。
【０１１３】
メモリ回路１１３に含まれた複数のメモリセル（MC1、MC2）は、メモリ回路層（MC_LAY）の第2デジタルピクセル領域（DPA2）に形成され、コンパレータ１１２の第2部分は、第2トランジスタ層（TR_LAY2）の第2デジタルピクセル領域（DPA2）に形成され得る。
【０１１４】
図9の第2半導体ダイ（DIE2）の第2トランジスタ層（TR_LAY2）とメモリ回路層（MC_LAY）が互いに分離されているが、本発明の範囲がこれに限定されるものではない。例えば、コンパレータ１１２の第2部分とメモリ回路１１３は、同一の層で形成される。
【０１１５】
例としての実施形態で、第1半導体ダイ（DIE1）の第1デジタルピクセル領域（DPA1）に形成された光検出器１１１とコンパレータ１１２の第1部分、並びに第2半導体ダイ（DIE2）の第2デジタルピクセル領域（DPA2）に形成されたコンパレータ１１２の第2部分とメモリ回路１１３は、一つのデジタルピクセル１１０を構成する。
【０１１６】
第3半導体ダイ（DIE3）は、第3半導体基板（SUB3）上に形成される。例えば、第3半導体基板（SUB3）上にデジタルロジック回路３００を含む、デジタルロジック回路層（DLC_LAY）が形成される。図面に図示されてはいないが、第3半導体ダイ（DIE3）は、デジタルロジック回路３００に含まれた複数の素子のそれぞれを連結する複数のメタル配線を含む追加のメタル層をさらに含む。
【０１１７】
例としての実施形態で、第1半導体ダイ（DIE1）の第1メタル層（ML_LAY1）及び第2半導体ダイ（DIE2）の第2メタル層（ML_LAY2）は、連結層（CT_LAY）を介して互いに対向するように接合される。例えば、第1デジタルピクセル領域（DPA1）の第1メタル層（ML_LAY1）に含まれている少なくとも一つの第1メタル配線は、第2デジタルピクセル領域（DPA2）の第2メタル層（ML_LAY2）に含まれている少なくとも一つの第2メタル配線と連結構造体（例えば、Cu-to-Cuボンディング）を介して連結される。
【０１１８】
図面に明確に示されていないが、前述された第1メタル配線はコンパレータ１１２の第1部分の少なくとも一つの素子と連結されることができ、前述された第2メタル配線はコンパレータ１１２の第2部分の少なくとも一つの素子と連結される。すなわち、第1半導体ダイ（DIE1）に含まれているコンパレータ１１２の第1部分及び第2半導体ダイ（DIE2）に含まれているコンパレータ１１２の第2部分は、第1および第2デジタルピクセル領域（  DPA1、DPA2）に属する連結構造体を介して相互に連結される。
【０１１９】
第1パッド領域（PA1）の第1メタル層（ML_LAY1）に含まれている少なくとも一つの第3メタル配線は、第2パッド領域（PA2）の第2メタル層（ML_LAY2）に含まれている少なくとも一つの第4メタル配線と連結構造体（例えば、Cu-to-Cuボンディング）を介して互いに連結される。
【０１２０】
図面に明確に示されていないが、前述した第3メタル配線は、光検出器１１１の少なくとも一つの素子と連結され、第4メタル配線は、第2半導体ダイ（DIE2）に含まれているピクセルドライバー２００の少なくとも一つの素子と連結される。
【０１２１】
例としての実施形態で、第2半導体ダイ（DIE2）及び第3半導体ダイ（DIE3）はTSV（Through  Silicon  Via）を介して互いに連結される。例えば、第2半導体ダイ（DIE2）の第2メタル層（ML_LAY2）から第2半導体ダイ（DIE2）を貫通するTSVが形成され、TSVを介して第2メタル層（ML_LAY2）と第3半導体ダイ（DIE3）の第3半導体基板（SUB3）（または別途のメタル層）が互いに連結される。
【０１２２】
前述されたように、本発明の実施形態に係るイメージ装置１０は、第1〜第3半導体ダイ（DIE1〜DIE3）を包含し、第1半導体ダイ（DIE1）は、光検出器とコンパレータの第1部分を包含し、第2半導体ダイ（DIE2）は、ピクセルドライバー（またはアナログ回路ブロック）、コンパレータの第2部分及びメモリ回路を包含し、第3半導体ダイ（DIE3）は、デジタルロジック回路を包含する。このとき、複数のデジタルピクセルが形成されているピクセルコア領域が第1及び第2半導体基板（DIE1、DIE2）に分割されることで、ピクセルコア領域の面積が減少され、デジタルロジック回路が別途の第3半導体ダイに形成されることにより、アナログ信号及びデジタル信号を同じ半導体ダイで処理することによって発生するノイズやカップリングの問題などが解決されることができる。したがって、減少された費用と向上された性能を有するイメージセンサー装置が提供される。
【０１２３】
図10は、図9のイメージセンサー装置を例として示す概念図である。以下では、図面の簡潔性と説明の便宜のために、本発明の技術的思想を説明するのに不必要なまたは重複する構成や説明は省略される。以下で説明されるデジタルピクセル１１０は、図3を参照して説明されたデジタルピクセル１１０と類似した構造を有し得る。したがって、以下の図面で、デジタルピクセル１１０の素子の具体的な連結関係に対する詳細な説明は省略される。
【０１２４】
図8A〜図10を参照すると、イメージセンサー装置１０は、第1〜第3半導体ダイ（DIE1〜DIE3）を含む。第1〜第3半導体ダイ（DIE1〜DIE3）は、図8Aおよび8Bを参照して説明されたように積層されるか、または電気的に連結される。
【０１２５】
第1半導体ダイ（DIE1）は、光検出器１１１とコンパレータ１１２の第1部分を含む。例えば、光検出器１１１は、フォトダイオード（PD）、転送トランジスタ（TX）およびリセットトランジスタ（TX）を包含し、コンパレータ１１２の第1部分は、第1〜第4のNMOSトランジスタ（MN1〜MN4）を包含する。例としての実施形態で、転送トランジスタ（TX）、リセットトランジスタ（RX）及び第1〜第4のNMOSトランジスタ（MN1〜MN4）は、第1半導体基板（DIE1）の第1トランジスタ層（TR_LAY1）に形成され、第1メタル層（ML_LAY1）に含まれているメタル配線を介して相互に連結される。
【０１２６】
第2半導体ダイ（DIE2）はコンパレータ１１２の第2部分、メモリ回路１１３、およびピクセルドライバー２００を含む。例えば、コンパレータ１１２の第2部分は、第1〜第3のPMOSトランジスタ（MP1〜MP3）を含む。例としての実施形態で、コンパレータ１１２の第2部分は、第2半導体ダイ（DIE2）の第2トランジスタ層（TR_LAY2）に形成され、メモリ回路１１３は、第2半導体ダイ（DIE2）のメモリ回路層（MC_LAY）に形成され、ピクセルドライバー２００は、第2半導体ダイ（DIE2）のピクセルドライバー領域（PDA）に形成される。第2半導体ダイ（DIE2）に含まれている多様な素子のそれぞれは、第2メタル層（ML_LAY2）に含まれているメタル配線を介して相互に連結される。
【０１２７】
例としての実施形態で、コンパレータ１１２の第1部分は、コンパレータ１１２に含まれているトランジスタのうちNMOSトランジスタのすべてを包含し、コンパレータ１１２の第2部分は、コンパレータ１１２に含まれたトランジスタのうちPMOSトランジスタのすべてを包含する。しかし、本発明の範囲がこれに限定されるものではない。
【０１２８】
例としての実施形態で、コンパレータ１１２の第1部分及び第2部分は、第1連結構造体（CB1）を介して互いに連結される。第1連結構造体（CB1）は、第1及び第2の半導体ダイ（DIE1、DIE2）の第1および第2デジタルピクセル領域（DPA1、DPA2）の間（またはそれらと重畳された領域）に位置し、コンパレータ１１２の第1部分及び第2部分を相互に連結するように構成される。例えば、第1のPMOSトランジスタ（MP1）と第1のNMOSトランジスタ（MN1）の間と、第2のPMOSトランジスタ（MP2）と第2  NMOSトランジスタ（MN2）の間と、そして第3のPMOSトランジスタ（MP3）と第4のPMOSトランジスタ（MN4）の間とは、それぞれ第1連結構造体（CB1）を介して互いに連結される。例としての実施形態で、第1連結構造体（CB1）は、第1及び第2半導体ダイ（DIE1、DIE2）の間に形成されたCu-to-Cuボンディングであり得る。
【０１２９】
例としての実施形態で、第1半導体ダイ（DIE1）の光検出器１１１とコンパレータ１１２の第1部分、及び第2半導体ダイ（DIE2）のコンパレータ１１２の第2部分とメモリ回路１１３は、一つのデジタルピクセル１１０を構成する。つまり、1つのデジタルピクセル１１０に含まれているコンパレータ１１２の第1部分は、第1半導体ダイ（DIE1）に形成され、コンパレータ１１２の第2部分は、第2半導体ダイ（DIE2）に形成されることにより、デジタルピクセルを形成するためのピクセルコア領域の面積が減少される。
【０１３０】
ピクセルドライバー２００は、先に説明されたように、転送信号（TG）、リセット信号（RG）のような光検出器の制御信号（CS_PD）と、メモリ制御信号（CS_MC）と、コード（CODE）と、ランプ信号（VRAMP）と、を出力するように構成される。
【０１３１】
例としての実施形態で、図示されたように、ピクセルドライバー２００は、第2半導体基板（DIE2）に含まれる。この場合、光検出器１１１を制御するための光検出器の制御信号（CS_PD）（例えば、TG、RG等）は、第2連結構造体（CB2）を介して第1半導体ダイ（DIE1）の光検出器１１１に提供される。例としての実施形態で、第2連結構造体（CB2）は、第1及び第2半導体ダイ（DIE1、DIE2）の間に形成されたCu-to-Cuボンディングであり得る。
【０１３２】
第2半導体ダイ（DIE2）に含まれているピクセルドライバー２００は、コンパレータ１１２の比較動作のためのランプ信号（VRAMP）を出力する。この場合に、ピクセルドライバー２００からのランプ信号（VRAMP）は、第2連結構造体（CB2）を介してコンパレータ１１２の第1部分（特に、第2のNMOSトランジスタ（MN2）のゲート）に提供される。
【０１３３】
メモリ回路１１３は、、前述されたように、コンパレータ１１２からの出力信号（すなわち、比較信号(CMP_OUT)）、メモリ制御信号（CS_MC）、およびコード（CODE）に応答して、デジタル信号（DOUT）を出力するように構成される。
【０１３４】
デジタル信号（DOUT）は、第2半導体ダイ（DIE2）に含まれた複数のセンスアンプ（SA）を介して増幅され、増幅されたデジタル信号は、TSVを介して第3半導体ダイ（DIE3）のデジタルロジック回路３００に提供される。
【０１３５】
デジタルロジック回路３００は、前述されたように、受信したデジタル出力（DOUT）に対するデジタル信号処理動作を遂行して最終的なイメージ信号を出力する。
【０１３６】
図面に明確に示されていないが、第3半導体ダイ（DIE3）に含まれているデジタルロジック回路３００は、別途のTSVを介してピクセルドライバー２００を制御するための制御情報（CI）を提供する。
【０１３７】
図１１は、図9のイメージセンサー装置を例として示す概念図である。図面の簡潔性と説明の便宜のために、重複する構成要素に対する詳細な説明は省略される。
【０１３８】
図11を参照すると、イメージセンサー装置１０-１は、第1〜第3半導体ダイ（DIE1〜DIE3）を含む。先に説明されたのと同様に、第1半導体ダイ（DIE1）は、光検出器１１１とコンパレータ１１２-１の第1部分を包含し、第2半導体ダイ（DIE2）はコンパレータ１１２-１の第2部分、メモリ回路１１３、およびピクセルドライバー２００-１、および複数のセンスアンプ（SA）を包含し、第3半導体ダイ（DIE3）は、デジタルロジック回路３００を包含する。
【０１３９】
先に説明されたのと同様に、第1および第2の半導体ダイ（DIE1、DIE2）は、連結構造体（CB1-1、CB2-1）を介して互いに連結され、第2および第3の半導体ダイ（DIE2、DIE3）はTSVを介して相互に連結される。先に説明されたのと同様に、第1半導体ダイ（DIE1）の光検出器１１１とコンパレータ１１２−１の第1部分、第2の半導体ダイ（DIE2）のコンパレータ１１２−１の第2部分、及びメモリ回路１１３は、一つのデジタルピクセル１１０-１を構成する。
【０１４０】
図10の実施形態とは異なり、図11の実施形態で、コンパレータ１１２-１の第1部分は、第1のNMOSトランジスタ（MN1）を包含し、コンパレータ１１２-１の第2部分は、残りのトランジスタ（例えば、MP1〜MP3、MN2〜MN4）を包含する。つまり、コンパレータ１１２-１の第1のNMOSトランジスタ（MN1）は、第1半導体ダイ（DIE1）に形成され、コンパレータ１１２-１の残りのトランジスタ（例えば、MP1〜MP3、MN2〜MN4）は、第2半導体ダイ（DIE2）に形成される。
【０１４１】
第1半導体ダイ（DIE1）に形成された第1のNMOSトランジスタ（MN1）は、連結構造体（CB1-1）を介して第2半導体ダイ（DIE2）の第1のPMOSトランジスタ（MP1）と第3  のNMOSトランジスタ（MN3）との間に連結される。
【０１４２】
先に説明されたのと同様に、ピクセルドライバー２００-１から生成された転送信号（TG）およびリセット信号（RG）のような光検出器の制御信号（CS_PD）は、連結構造体（CB2-1）を介して第1半導体ダイ（DIE1）の光検出器１１１に提供される。一方、ランプ信号（VRAMP）を受信する第2のNMOSトランジスタ（MN2）がピクセルドライバー２００-１と同じ第2半導体ダイ（DIE2）に形成されるため、ピクセルドライバー２００-１から生成されたランプ信号（VRAMP）は、第2半導体ダイ（DIE2）の第2メタル層（ML_LAY2）に形成されたメタル配線を介してコンパレータ１１２-１（特に、第2のNMOSトランジスタ（MN2）のゲート）に直接提供される。
【０１４３】
残りの構成要素は、先に説明されたのと類似するため、これに対する詳細な説明は省略される。
【０１４４】
図12は、図9のイメージセンサー装置を例として示す概念図である。先に説明されたのと同様に、重複する構成要素に対する詳細な説明は省略される。図12を参照すると、イメージセンサー装置１０-２は、第1〜第3の半導体ダイ（DIE1-2、DIE2-2、DIE3）を含む。
【０１４５】
先に説明されたのと同様に、第1半導体ダイ（DIE1）は、光検出器１１１とコンパレータ１１２-２の第1部分を包含し、第2半導体ダイ（DIE2）はコンパレータ１１２-２の第2部分、メモリ回路１１３、およびピクセルドライバー２００-２を包含する。第3半導体ダイ（DIE3）は、デジタルロジック回路３００を含む。コンパレータ１１２-２の第1部分及び第2部分は、第1と第2の半導体ダイ（DIE1、DIE2）との間の第1連結構造体（CB1-2）を介して互いに電気的に連結される。第1半導体ダイ（DIE1）に含まれている光検出器１１１とコンパレータ１１２-２の第1部分、および第2半導体ダイ（DIE2）に含まれているコンパレータ１１２-２の第2部分とメモリ回路１１３は、一つのデジタルピクセル１１０-２を構成する。
【０１４６】
図11の実施形態とは異なり、図12の実施形態で、コンパレータ１１２-２の第1部分は、第1、第3、及び第4のNMOSトランジスタ（MN1、MN3、MN4）を包含し、コンパレータ１１２-２の第2部分は、第2のNMOSトランジスタ（MN2）及び第1〜第3のPMOSトランジスタ（MP1、MP2、MP3、）を包含する。コンパレータ１１２-２の第1部分及び第2部分は、連結構造体（CB1-2）を介して互いに連結される。例えば、第1のPMOSトランジスタ（MP1）、第2のNMOSトランジスタ（MN2）、及び第3のPMOSトランジスタ（MP3）は、連結構造体（CB1-2）を介して第1、第3、及び第4のNMOSトランジスタ（MN1、MN3、MN4）とそれぞれ連結される。
【０１４７】
つまり、ピクセルドライバー２００-２からの転送信号（TG）およびリセット信号（RG）は、第2連結構造体（CB2-2）を介して第1半導体ダイ（DIE1）の光検出器１１１に提供され、ランプ信号（VRAMP）は、第2半導体ダイ（DIE2）に形成された第2メタル層（ML_LAY2）を介してコンパレータ１１２-２の第2部分（特に、MN2のゲート）に直接提供される。残りの構成要素は、図10または図11を参照して説明されたのと類似するため、これに対する詳細な説明は省略される。
【０１４８】
図13は、図9のイメージセンサー装置を例として示す概念図である。先に説明されたのと同様に、重複する構成要素に対する詳細な説明は省略される。図13を参照すると、イメージセンサー装置１０-３は、第1〜第3の半導体ダイ（DIE1-3、DIE2-3、DIE3）を含む。
【０１４９】
第1半導体ダイ（DIE1-3）は、光検出器１１１、コンパレータ１１２-３の第1部分、および第1ピクセルドライバー２０１-３を包含し、第2半導体ダイ（DIE2-3）は、コンパレータ１１２-３の第2部分、メモリ回路１１３、及び第2ピクセルドライバー２０２-３を包含し、第3半導体ダイ（DIE3）は、デジタルロジック回路３００を包含する。コンパレータ１１２-３の第1部分及び第2部分は、第1連結構造体（CB1-3）を介して互いに電気的に連結される。第1半導体ダイ（DIE1）の光検出器１１１とコンパレータ１１２-３の第1部分、及び第2半導体ダイ（DIE2）のコンパレータ１１２-３の第2部分とメモリ回路１１３は、１つのデジタルピクセル１１０-３を構成する。図13のデジタルピクセル１１０-３の構成は、図10のデジタルピクセル１１０の構成と類似するため、これに対する詳細な説明は省略される。
【０１５０】
第1ピクセルドライバー２０１-３は、第1半導体ダイ（DIE1）に含まれている素子を制御するための制御信号（例えば、RG、TG、VRAMPなど）を生成する。例えば、第1ピクセルドライバー２００ａ-３は、第1半導体ダイ（DIE1-3）の第1デジタルピクセル領域（DPA1）（図8参照）以外の領域（又は第1半導体ダイ（DIE1）の周辺領域）に形成される。
【０１５１】
第1ピクセルドライバー２０１-３は、第1行ドライバー（RDV1）とランプ発生器（RAMP）を含む。第1行ドライバー（RDV1）は、第1半導体ダイ（DIE1）に含まれている光検出器１１１を制御するための転送信号（TG）およびリセット信号（RG）を出力するように構成される。ランプ発生器（RAMP）は、コンパレータ１１２の第1部分（特に、第2のNMOSトランジスタ（MN2）のゲート）に入力されるランプ信号（VRAMP）を発生するように構成される。
【０１５２】
言い換えると、第1半導体ダイ（DIE1）に含まれている光検出器１１１とコンパレータ１１２-３の第1部分で使用される多様な信号は、第1半導体ダイ（DIE1）に含まれた第1ピクセルドライバー２０１-３から第1メタル層（ML_LAY1）のメタル配線を介して直接それぞれの構成要素に提供される。
【０１５３】
第2半導体ダイ（DIE2-3）に含まれた第2ピクセルドライバー２０２-３は、第2半導体ダイ（DIE2-3）に含まれている素子を制御するための制御信号（例えば、CS_MC、CODEなど）を生成するように構成される。例えば、第2ピクセルドライバー２０２-３は、コード（CODE）を生成するように構成されたカウンター（CNT）と、メモリ回路１１３を制御するように構成された第2行ドライバー（RDV2）と、を備える。第2行ドライバー（RDV2）は、メモリ回路１１３を制御するためのメモリ制御信号（CS_MC）を第2メタル層（ML_LAY2）（図9参照）のメタル配線を介して、メモリ回路１１３に提供する。
【０１５４】
前述されたように、第1及び第2の半導体ダイ（DIE1、DIE2のそれぞれは、それぞれに含まれる構成要素において使用される多様な信号を生成し、それぞれに形成されたメタル層を介して多様な信号を各構成要素に直接提供する。
【０１５５】
例としての実施形態で、第1半導体ダイ（DIE1-3）の第1ピクセルドライバー２０１-３及び第2半導体ダイ（DIE2-3）の第2ピクセルドライバー２０２-３は、連結構造体（CB2-3）を介して連結される。第1及び第2のピクセルドライバー（201-3、202-3）は、連結構造体（CB2-3）を介して提供される信号に基づいて、互いに同期して動作する。例えば、第1行ドライバー（RDV1）及び第2行ドライバー（RDV2）は、所定のタイミングに同期して動作する。このとき、第1行ドライバー（RDV1）及び第2行ドライバー（RDV2）は、連結構造体（CB2-3）を介して互いに同期された制御信号をやり取りする。
【０１５６】
図14は、図9のイメージセンサー装置を例として示す概念図である。図14を参照すると、イメージセンサー装置１０-４は、第1〜第3の半導体ダイ（DIE1-4、DIE2-4、DIE3）を含む。
【０１５７】
第1半導体ダイ（DIE1-4）は、光検出器１１１、コンパレータ１１２-４の第1部分、および第1ピクセルドライバー２０１-４を含む。第2半導体ダイ（DIE2）はコンパレータ１１２-４の第2部分、メモリ回路１１３、第2ピクセルドライバー２０２-４、および複数のセンスアンプ（SA）を含む。第3半導体ダイ（DIE3）は、デジタルロジック回路３００を含む。コンパレータ１１２-４の第1部分及び第2部分は、第1連結構造体（CB1-4）を介して互いに電気的に連結される。コンパレータ１１２-４の第1部分及び第2部分は、図11を参照して説明されたのと類似するため、これに対する詳細な説明は省略される。先に説明されたのと同様に、第1半導体ダイ（DIE1-4）の光検出器１１１とコンパレータ１１２-４の第1部分、及び第2半導体ダイ（DIE2-4）のコンパレータ（112-4）の第2部分とメモリ回路１１３は、一つのデジタルピクセル１１０-４を構成する。
【０１５８】
第1半導体ダイ（DIE1-4）の第1ピクセルドライバー２０１-４は、第1半導体ダイ（DIE4）に含まれている素子を駆動するように構成され、第2半導体ダイ（DIE2）の第2ピクセルドライバー２０１-４は、第2半導体ダイ（DIE2）に含まれている素子を駆動するように構成される。
【０１５９】
例えば、第1ピクセルドライバー２０１-４は、第1半導体ダイ（DIE1-4）の光検出器１１１を制御するための転送信号（TG）およびリセット信号（RG）を生成する。例としての実施形態で、転送信号（TG）およびリセット信号（RG）は、第1行ドライバー（RDV1）によって生成される。例としての実施形態で、転送信号（TG）とリセット信号（RG）を介して、第1ピクセルドライバー２０１-４から対応する素子に、第1メタル層（ML_LAY1）（図9参照）のメタル配線を介して直接提供される。
【０１６０】
第2ピクセルドライバー２０２-４は、第2半導体ダイ（DIE2-4）に含まれているメモリ回路１１３とコンパレータ１１２の第2部分を制御するためのメモリ制御信号（CS_MC）、コード（CODE  ）、およびランプ信号（VRAMP）を生成する。メモリ制御信号（CS_MC）は、第2行ドライバー（RDV2）によって生成され、コード（CODE）は、カウンター（CNT）によって生成され、ランプ信号（VRAMP）は、ランプ発生器（RAMP）で生成され。例としての実施形態で、メモリ制御信号（CS_MC）、コード（CODE）、およびランプ信号（VRAMP）は、第2ピクセルドライバー２０２-４から対応する素子に第2メタル層（ML_LAY2）（図9参照）のメタル配線を介して直接提供される。
【０１６１】
例としての実施形態で、図13を参照して説明されたように、第1及び第2ピクセルドライバー２０１-４、２０２-４は、連結構造体（CB2-4）を介して同期された制御信号をやり取りする。
【０１６２】
図15は、本発明に係るイメージ信号プロセッサが適用された電子装置を例として示すブロック図である。図15を参照すると、電子装置１０００は、タッチパネル１１００、タッチ駆動回路１１０２、ディスプレイパネル１２００、ディスプレイ駆動回路１２０２、システムメモリ１４００、ストレージ装置１５００、イメージプロセッサ１６００、通信ブロック１７００、オーディオプロセッサ１８００、並びにメインプロセッサ１９００を含む。例としての実施形態で、電子機器１０００は、ポータブル通信端末、PDA（Personal  Digital  Assistant）、PMP（Portable  Media  Player）、デジタルカメラ、スマートフォン、タブレットコンピュータ、ラップトップコンピュータ、ウェアラブル（Wearable）装置などのような多様な電子装置の中のいずれか1つである。
【０１６３】
タッチ駆動回路１１０２は、タッチパネル１１００を制御するように構成される。タッチパネル１１００は、タッチ駆動回路１１０２の制御に基づいて、ユーザーからのタッチ入力を感知するように構成される。ディスプレイ駆動回路１２０２は、ディスプレイパネル１２００を制御するように構成される。ディスプレイパネル１２００は、ディスプレイ駆動回路１２０２の制御に基づいてイメージ情報をディスプレイするように構成される。
【０１６４】
システムメモリ１４００は、電子装置１０００の動作に利用されるデータを格納する。例として、システムメモリ１４００は、メインプロセッサ１９００によって処理された、または処理されるデータを一時的に格納する。例として、システムメモリ１４００は、SRAM（Static  Random  Access  Memory）、DRAM（Dynamic  RAM）、SDRAM（Synchronous  DRAM）などのような揮発性メモリ、及び/又はPRAM（Phase-change  RAM）、MRAM（Magneto-resistive  RAM  ）、ReRAM（Resistive  RAM）、FRAM（Ferro-electric  RAM）などのような不揮発性メモリを含む。例としての実施形態で、イメージ信号プロセッサ１６３０から出力された出力データは、システムメモリ１４００に格納される。
【０１６５】
ストレージ装置１５００は、電源供給に関係なく、データを格納する。例としては、ストレージ装置１５００は、フラッシュメモリ、PRAM、MRAM、ReRAM、FRAM（登録商標）などのような多様な不揮発性メモリのうち少なくとも一つを含む。例として、ストレージ装置１５００は、電子装置１０００のエンベデッドメモリ及び/又は取り外し可能なメモリを含む。
【０１６６】
イメージプロセッサ１６００は、レンズ１６１０を介して光信号を受信する。イメージプロセッサ１６００に含まれるイメージ装置１６２０及びイメージ信号プロセッサ１６３０は、受信された光信号に基づいて、外部のオブジェクトに関するイメージ情報を生成する。例としての実施形態で、イメージ信号プロセッサ１６３０は、図1〜図11を参照して説明されたイメージ信号プロセッサ又は、図1〜図11を参照して説明された方法をベースに動作する。
【０１６７】
通信ブロック１７００は、アンテナ１７１０を介して外部装置/システムと信号を交換することができる。通信ブロック１７００のトランシーバ１７２０及びMODEM（Modulator/Demodulator）１７３０、LTE（Long  Term  Evolution）、WiMax（Worldwide  Interoperability  for  Microwave  Access）、GSM（登録商標（Global  System  for  Mobile  communication））、CDMA（Code  Division  Multiple  Access）、Bluetooth（登録商標）、NFC（Near  Field  Communication）、Wi-Fi（Wireless  Fidelity）、RFID（Radio  Frequency  Identification）などのような多様な無線通信プロトコルのうち少なくとも一つに基づいて、外部装置/システムと交換される信号を処理する。
【０１６８】
オーディオプロセッサ１８００は、オーディオ信号プロセッサ１８１０を利用して、オーディオ信号を処理する。オーディオプロセッサ１８００は、マイク１８２０を介して音声入力を受信したり、スピーカー１８３０を介して音声出力を提供したりする。
【０１６９】
メインプロセッサ１９００は、電子装置１０００の全体的な動作を制御する。メインプロセッサ１９００は、電子装置１０００の構成要素の動作を制御/管理する。メインプロセッサ１９００は、電子装置１０００を動作させるために、多様な演算を処理する。例としての実施形態で、図12の構成要素のいくつかは、システム・オン・チップ（System-on-Chip）の形に具現され、電子装置１０００のアプリケーションプロセッサ（AP：application  processor）として提供される。
【０１７０】
前述されたように、本発明の実施形態に係るイメージセンサー装置は、ピクセル単位でデジタル信号を出力するように構成された複数のデジタルピクセルを含む。このとき、イメージセンサー装置は、複数の半導体ダイから構成される。複数のデジタルピクセルのそれぞれの少なくとも一部分は、複数の半導体ダイのうち第1半導体ダイに形成される。複数のデジタルピクセルのそれぞれの残りの一部分は、複数の半導体ダイのうち第2半導体ダイに形成される。複数のデジタルピクセルのそれぞれを制御するための制御回路（例えば、ピクセルドライバー、またはアナログ回路）は、第2半導体ダイに形成されるか、又は第1及び第2半導体ダイに分割されて形成される。複数のデジタルピクセルのそれぞれからのデジタル信号に対するデジタル信号処理動作を遂行するデジタルロジック回路は、複数の半導体ダイのうち第3半導体ダイに形成される。複数の半導体ダイのそれぞれは、多様な方法（例えば、Cu-to-Cuボンディング、TSV、BVSなど）に基づいて互いに接合される。これにより、半導体ダイまたは半導体基板上で複数のデジタルピクセルを形成するためのピクセルコア領域の面積が減少する。また、アナログ回路及びデジタル回路を異なる半導体ダイに形成することにより、アナログ信号及びデジタル信号を処理する構成がそれぞれ分離され、これにより、イメージセンサー装置の全体的な性能と信頼性が向上する。
【０１７１】
本発明の実施形態によると、デジタルピクセル１１０、ピクセルドライバー２００、およびデジタルロジック回路３００を含む、前述されたユニットまたは装置は、ハードウェア、ハードウェアとソフトウェアの組み合わせ、または同じ機能を遂行するように実行されるソフトウェアを格納する非一時的な記憶媒体を使用して具現される。
【０１７２】
ハードウェアは、例えば、一つまたはそれ以上のプロセッサは、1つまたはそれ以上の中央処理ユニット（CPUs：Central  Processing  Units）は、1つまたはそれ以上のコントローラ、1つまたはそれ以上の算術論理ユニット（ALUs：arithmetic  logic  units）、1つまたはそれ以上のデジタル信号プロセッサ（DSPs：digital  signal  processors）、1つまたはそれ以上のマイクロコンピュータ、1つまたはそれ以上のFPGA（field  programmable  gate  arrays）、1つまたはそれ以上のSoC（System-on-  Chips）、1つまたはそれ以上のPLU（programmable  logic  units）、1つまたはそれ以上のマイクロプロセッサ、1つまたはそれ以上のASIC（Application  Specific  Integrated  Circuits）、又は他の装置若しくは定義された方法でコマンドを実行して応答できる装置のようなプロセッシング回路を使用して具現されうるが、これに限定されない。
【０１７３】
ソフトウェアは、ハードウェア装置を、意図した通り、動作するように、独立的にまたは総合的に命令若しくは構成するコンピュータプログラム、プログラムコード、コマンド、又はそれらの組み合わせを含む。コンピュータプログラム及び/又はプログラムコードは、前述された一つ以上のハードウェア装置などのような1つ以上のハードウェア装置によって実行されるプログラム又はコンピュータで読み取り可能なコマンド  、ソフトウェア構成要素、ソフトウェアモジュール、データファイル、データ構造などを含む。プログラムコードの例は、コンパイラによって生成されるマシンコード及びインタープリタを使用して実行される、より高いレベルのプログラムコードのすべてを含む。
【０１７４】
たとえば、ハードウェア装置は、コンピュータ処理装置（例えば、一つまたはそれ以上のプロセッサ、CPU、コントローラ、ALU、DSP、マイクロコンピュータ、マイクロプロセッサなど）である場合には、コンピュータ処理装置はプログラムコードに基づいて代数的、論理的、入力/出力動作を遂行することで、プログラムコードを実行するように構成される。プログラムコードが、コンピュータ処理装置にロードされた場合には、コンピュータ処理装置は、プログラムコードを実行するようにプログラムされ、これにより、コンピュータ処理装置は、特定用途向けのコンピュータ処理装置に変換される。より詳細な例としては、プログラムコードがプロセッサにロードされた場合には、プロセッサは、プログラムコードとそれに対応する動作を遂行するようにプログラムされ、これにより、プロセッサは、特定用途向けのプロセッサに変換される。別の例では、ハードウェア装置は、特定用途向けの処理回路（例えば、ASIC）にカスタマイズされた集積回路であり得る。
【０１７５】
コンピュータ処理装置などのハードウェア装置は、オペレーティングシステム（OS：operating  system）及びOSから駆動する1つまたはそれ以上のソフトウェアアプリケーションを駆動する。コンピュータ処理装置は、ソフトウェアの実行に応答してデータにアクセスしたり、格納したり、変形したり、処理したり、生成したりする。単に、一つまたはそれ以上の実施形態は、一つのコンピュータ処理装置で実現されるが、当業者は、ハードウェア装置が複数の処理要素及び多様なタイプの処理要素を含むことがわかる。たとえば、ハードウェア装置は、マルチプロセッサ又はプロセッサ及びコントローラを含むことができる。さらに、他の処理構成は、並列プロセッサを含むことができる。
【０１７６】
ソフトウェア及び/又はデータは、マシン、構成、物理若しくは仮想装置、コンピュータの記憶媒体、コマンドやデータを提供若しくは解釈できる装置、又はハードウェア装置を含む、多様なタイプのストレージ媒体に永続的又は一時的に内蔵されうるが、これに限定されるものではない。ソフトウェアが分散方式（distributed  fashion）で格納されて実行されるように、ソフトウェアは、コンピュータシステムに連結されたネットワーク上に分散される。特に、例えば、ソフトウェア及びデータは本文に言及されたようなタイプの、又はコンピュータで読み取り可能な非一時的記憶媒体を含む一つ以上のコンピュータで読み取り可能な記録媒体によって格納されることができる。
【０１７７】
記憶媒体は、一つ以上の例としての実施形態によると、ユニット及び/又は装置の1つまたはそれ以上のストレージ装置を含む。一つ又はそれ以上のストレージ装置は、RAM（random  access  memory）、ROM（read  only  memory）、ハードディスクなどのような永続的大容量ストレージ装置、及び/又はデータを格納して記録できる他の種類のデータストレージメカニズムのようなタイプの又はコンピュータで読み取り可能な非一時的記憶媒体であり得る。一つまたはそれ以上のストレージ装置は、一つまたはそれ以上のオペレーティングシステムに対する、及び/又は本文の例としての実施形態を実行するためのコンピュータプログラム、プログラムコード、コマンド、またはそれらの組み合せを格納するように構成される。コンピュータプログラム、プログラムコード、コマンド、又はそれらの組み合わせは、ドライブメカニズムを使用して別途のコンピュータで読み取り可能なストレージ媒体から一つ以上のストレージ装置及び/又は一つ以上のコンピュータ処理装置にロードされる。これらの別途のコンピュータで読み取り可能な媒体、USB（Universal  Serial  Bus）フラッシュドライブ、メモリスティック、Blue-ray/DVD/CD-ROMドライブ、メモリカード、及び/又は他の種類のコンピュータで読み取り可能なストレージ媒体を含む。コンピュータプログラム、プログラムコード、コマンド、又はそれらの組み合わせは、リモートデータストレージ装置から、コンピュータで読み取り可能な媒体を通さずに、ネットワークインターフェースを介して、一つ以上のストレージ装置及び/又は一つ以上のコンピュータ処理装置にロードされる。さらに、コンピュータプログラム、プログラムコード、コマンド、又はそれらの組み合わせは、コンピュータプログラム、プログラムコード、コマンド、又はそれらの組み合わせを、ネットワークを介して伝送したり、分散したりするように構成されたリモートコンピューティングシステムから一つ以上のストレージ装置及び/又は一つ以上のプロセッサにロードされる。リモートコンピュータシステムは、コンピュータプログラム、プログラムコード、コマンド、又はそれらの組み合わせを有線ネットワーク、無線インターフェース、及び/又は他の種類の媒体を介して伝送したり、または分散したりする。
【０１７８】
一つ以上のハードウェア装置、ストレージ媒体、コンピュータプログラム、プログラミングコード、コマンド、又はそれらの組み合わせは、例としての実施形態のために構成されたり、設計されたりして、又はそれらは例としての実施形態のために代替されたり、変形されたりする、よく知られている装置であり得る。
【０１７９】
前述された内容は、本発明を実施するための具体的な実施形態である。本発明は、前述した実施形態だけでなく、単純に設計変更されたり、容易に変更したりすることができる実施形態もまた含めるであろう。なお、本発明は、実施形態を用いて容易に変形して実施することができる技術も含まれるであろう。したがって、本発明の範囲は、前述された実施形態に限定されて定められてはならず、後述する特許請求の範囲だけでなく、この発明の特許請求の範囲と均等なものによって定められなければならないだろう。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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