(57)【要約】【課題】回路規模を大きく増加する事なくシリアルデータのＥＹＥパターンの開口率を評価する送受信装置を提供すること。【解決手段】クロック信号が埋め込まれたシリアルデータを送信する送信装置と、前記シリアルデータを受信し、ＣＤＲ（クロックデータリカバリ）回路で再生クロックを生成する受信装置において、前記送信装置は周波数が同一であり、少なくとも二つ以上の複数のシリアルデータを送信し、前記受信装置は前記複数のシリアルデータを受信し、ＰＲ回路（位相回転回路）を含む複数のＣＤＲ回路を有し、前記複数のＣＤＲ回路の中の第一のＰＲ回路の制御信号と第二のＰＲ回路の制御信号の差分量を測定し保持する機構と、前記第一のＰＲ回路の制御信号と前記差分量と任意の位相回転量を加算した制御信号を用いて前記第２のＰＲ回路を制御し、前記第一のＰＲ回路と前記第二のＰＲ回路が生成する再生クロック間の位相を任意に制御する構成とした。【選択図】図１
2020010169.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号が埋め込まれたシリアルデータを送信する送信装置と、前記シリアルデータを受信し、クロックデータリカバリ回路により再生クロックを生成することができる受信装置において、前記送信装置は周波数が同一である、少なくとも二つ以上の差動伝送路を用いて複数のシリアルデータを送信し、前記受信装置は前記複数のシリアルデータを受信する複数のレシーバー回路と、位相回転回路を含む複数のクロックデータリカバリ回路を有し、前記複数のクロックデータリカバリ回路の中の第一の位相回転回路の制御信号と第二の位相回転回路の制御信号の差分量を測定し保持する機構と、前記第一の位相回転回路の制御信号と前記制御信号の差分量と任意の位相回転量を加算した制御信号を用いて前記第２の位相回転回路を制御することで、前記第一の位相回転回路により生成される再生クロックと前記第二の位相回転回路により生成される再生クロック間の位相を任意に制御することを特徴とする送受信装置。
【請求項２】
請求項１に記載の前記送信装置は周波数特性が変更可能なエンファシス回路と前記受信装置は周波数特性が変更可能なイコライザー回路を有し、前記受信装置は、前記送信装置からのシリアルデータを、前記再生ＣＬＫで受信した際に、前記再生ＣＬＫで受信したデータがビットエラーを起こさずに正しく受信できたかを判別する判定回路を内部に有し、請求項１に記載のクロック再生回路を用いて、前記シリアルデータに対し前記第二の位相回転回路により生成される再生クロックを前記シリアルデータ１周期の期間において、少なくとも２つ以上の異なる位相関係に制御し、前記の２つ以上の異なる位相関係毎に、前記の判定回路で受信データを検査し、その検査結果から、前記エンファシス回路、または、イコライザー回路の周波数特性を調整することを特徴とする送受信装置。
【請求項３】
請求項１に記載の受信装置において、請求項２に記載のビットエラーを起こさずに正しく受信できたかを判別する判定回路を用いて、受信データを監視しビットエラーが所定のレベルより低下した時に請求項２に記載の手段で前記補償回路の補償量を調整する送受信装置。
【請求項４】
請求項１に記載の送受信装置に置いて、送信装置、または受信装置は温度センサを有し、温度センサが所定の温度条件を検出したときに、請求項２に記載の手段で前記補償回路の補償量を調整する送受信装置。
【請求項５】
請求項１に記載の送信装置は、撮像センサであって、前記撮像センサの撮影フレーム期間において、画像データを送信しないブランキング期間を用いて、請求項２に記載の手段で前記補償回路の補償量を調整する送受信装置。
【請求項６】
請求項１に記載の送信装置は、撮像センサであって、前記撮像センサと受信装置の間の伝送路が変わった時に、請求項２に記載の手段で前記補償回路の補償量を調整する送受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロックデータリカバリを用いたデータ受信装置に関する。特に、シリアルデータのＥＹＥパターンの開口率を評価する送受信装置に関する。
【背景技術】
【０００２】
画像信号を処理するプロセッサーＩＣと撮像センサ、液晶パネル、外部メモリなどのモジュール間通信において、信号の高速化を図るため、小振幅差動信号を用いて、エンベデットクロック伝送方式を用いたシリアルデータ伝送が用いられることが多い。この際、受信回路ではシリアルデータのエッジ情報からクロックデータリカバリ（ＣＤＲ）により再生クロックを生成する。
【０００３】
また、シリアルデータの伝送速度上昇につれ伝送路による損失が無視できないため、これを保証するためにトランスミッター側でエンファシスやデエンファシスといった技術や、レシーバー側でイコライザーといった技術の導入が良く知られている。エンファシス、デエンファシス、イコライザーは、伝送路での損失特性を考慮し、それを補償するように、周波数特性を調整する必要が有る。
【０００４】
また、それらを実現するためのハード構成はアナログ回路で構築されることが多い。一般にアナログ回路はプロセスばらつきや動作電圧、並びに、温度の影響を受けやすく、周波数特性の調整には、それらの影響も考量した調整が必要となる。
【０００５】
上記に説明したようにプロセスばらつきや動作電圧、または温度の影響を考慮して特性を調整しなければならないが、その調整値は個体毎に異なるため、個体毎に特性を評価する評価手段が必要である。
【０００６】
特許文献１に記載の様に、シリアルデータのＥＹＥパターンの開口率を評価する手段が知られている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１５−３９１５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
先行技術文献に代表されるように、シリアルデータのＥＹＥパターンの開口率を評価する手段が提案されているが、その実現のためには、評価するために専用の回路を設ける必要があり、回路規模（ＬＳＩチップ面積）の増加につながっていた。
【０００９】
そこで、本発明の目的は、回路規模を大きく増加することなくシリアルデータのＥＹＥパターンの開口率を評価する送受信装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記の目的を達成するために、本発明に係る送受信装置は、
クロック信号が埋め込まれたシリアルデータを送信する送信装置と、前記シリアルデータを受信し、クロックデータリカバリ回路により再生クロックを生成することができる受信装置において、前記送信装置は周波数が同一である、少なくとも二つ以上の差動伝送路を用いて複数のシリアルデータを送信し、前記受信装置は前記複数のシリアルデータを受信する複数のレシーバー回路と、位相回転回路を含む複数のクロックデータリカバリ回路を有し、前記複数のクロックデータリカバリ回路の中の第一の位相回転回路の制御信号と第二の位相回転回路の制御信号の差分量を測定し保持する機構と、前記第一の位相回転の制御信号と前記制御信号の差分量と任意の位相回転量を加算した制御信号を用いて前記第２の位相回転回路を制御することで、前記第一の位相回転回路により生成される再生クロックと前記第二の位相回転回路により生成される再生クロック間の位相を任意に制御することを特徴とする。
【発明の効果】
【００１１】
本発明に係る送受信装置によれば、回路規模を大きく増加することなく、シリアルデータのＥＹＥパターンの開口率を評価することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第一の実施形態のシステム構成例である。
【図２】本発明の第一の実施形態における、位相回転器の特性を示す図である。
【図３】本発明の第一の実施形態における、再生クロックの様子を示す図である。
【図４】本発明の第一の実施形態における、制御信号比較器の回路構成例である。
【図５】本発明の第一の実施形態における、ＥＹＥパターンとクロックの位相関係に対し、判定回路１２２の出力を説明した図である。
【図６】デエンファシスの特性を変えた時のシリアルデータのＥＹＥパターンとクロックの位相関係に対し、判定回路１２２の出力を説明した図である。
【図７】本発明の第一の実施形態におけるトレーニングパターンを送付した場合の説明図である。
【図８】本発明の第一の実施形態に置ける、トランスミッターが撮像センサだった場合の説明図である。
【図９】ＥＹＥパターン開口率の計測処理のフローチャートである。
【発明を実施するための形態】
【００１３】
以下に、本発明の好ましい実施の形態を、添付の図面に基づいて詳細に説明する。
【００１４】
図１は、本発明の実施形態にかかわる送受信回路の構成を示したものである。
【実施例１】
【００１５】
図１において、１００はクロックデータリカバリ（ＣＤＲ）機能を有する、レシーバー回路である、２００はトランスミッター回路である。
【００１６】
１４１と２４１はリファレンスクロック発生器であり、レシーバー回路１００とトランスミッター回路２００にリファレンスクロックを提供し、ＰＬＬ１４０、２４０でリファレンスクロックの整数倍の逓倍クロックを生成する。１４１、２４１は例えば水晶発振器である。
【００１７】
２０１、２１１はトランスミッタードライバ回路であり、高速の小振幅差動信号を出力する。また、トラスミッタードライバ２０１、２１１は、エンファシスまたは、デエンファシスの機能を持つ。
【００１８】
２０２、２１２はシリアライザ回路である。ＰＬＬ２４０が出力する逓倍クロックを用いてパラレルデータからシリアルデータを生成する。
【００１９】
２０４、２１４はレシーバー回路１００に送信したいデータであり、例えばトランスミッター回路２００が撮像センサの場合、２０４、２１４は画像データである。
【００２０】
２０３、２１３は変調器である。例えば、８Ｂ１０Ｂ変調器やスクランブラ回路である。変調器２０３、２１３でデータを変調することで、データのトグル率を保証している。
【００２１】
１０１，１１１は差動レシーバーＡＭＰ回路であり、トランスミッタードライバ２０１、２１１が出力した小信号差動信号を受信し、デジタル２値信号を出力する。図示しないが、レシーバーＡＭＰ１０１，１１１はイコライザーの機能や、差動終端抵抗を内蔵している。
【００２２】
１０５、１１５は、位相回転器（Ｐｈａｓｅ−Ｒｏｔａｔｏｒ）である。位相回転器１０５，１１５は、ＰＬＬ１４０が生成した逓倍クロックを位相シフトするものであり、例えば、ミキサー回路のように演算により位相回転させる構成や、ＤＬＬのように遅延によって位相をシフトさせても良く、その構成は限定されない。
【００２３】
１０６、１１６は位相回転器が出力する再生クロックである。
【００２４】
１０２、１１２は位相検出器であり、差動レシーバーＡＭＰ１０１と再生クロック１０６、差動レシーバーＡＭＰ１１１と再生クロック１１６との間の位相差を検出する。例えば公知のＢａｎｇ−Ｂａｎｇ−Ｐｈａｓｅ−Ｄｅｔｅｃｔｏｒであるが、位相差を検出できればその構成は限定されない。
【００２５】
１０３、１１３はループフィルタである。位相検出器１０２，１１２の出力をフィルタ処理しノイズの除去や、クロックデータリカバリ制御の一巡の周波数特性を決定する。
【００２６】
１０４、１１４はＳＷである。１０７、１１７は加算器である。１２０は制御信号の比較器であり、ループフィルタ１０３、１１３の出力データの差分を測定し、その測定結果を記憶するものである。これらの動作の詳細は後述する。
【００２７】
１３０はＣＰＵであり、ＣＰＵからの制御信号により、加算器１０７、１１７の加算量が変更可能である。
【００２８】
１５０、１６０はデシリアライザである。１５１、１６１は復調器である。変調器２０３と２１３と対をなし、逆関数特性をもつ例えば、１０Ｂ８Ｂ復調器や、デスクランブラである。
【００２９】
１５２、１６２は判定回路であり、復調された結果のデータにエラーが含まれるかを検出する。例えば、８Ｂ１０Ｂ復調した際には、ランニングディスパリティや８Ｂ１０Ｂの復調テーブルに違反していないかを算出する。または、トランスミッター回路２００に図示しないが、テストデータパターン発生器をもち、事前に取り決めたテストパターンをトランスミッター回路２００から出力することで、判定回路１５２、１６２で期待値比較を行っても良い。
【００３０】
判定回路１５２、１６２の判定結果はＣＰＵ１３０に出力する。
【００３１】
尚、１７０は温度センサである。
【００３２】
図２、図３は位相回転器１０６、１１６の特性を示している。例えばループフィルタ１０３、１１３の出力は８ｂｉｔの制御信号と仮定すると０〜２２２の制御値に応じて、ＰＬＬ１４０が生成した逓倍クロックを位相シフトする様子を示している。
【００３３】
図３のＰＬＬの出力はＰＬＬ１４０が生成した逓倍クロック波形。図３の再生クロックは、位相回転器１０６、１１６が出力する再生クロック波形である。
【００３４】
図４は制御信号の比較器１２０の構成例をしめしている。Ｄ１端子に、ループフィルタ１０３の出力、Ｄ２端子にループフィルタ１１３の出力が接続され、それらの差分値を、加算器１２１で演算する。１２２はローパスフィルタであり、加算器１２１に含まれるノイズを除去する。１２３はメモリであり、ローパスフィルタ１２２の出力を保持する。
【００３５】
シリアルデータのＥＹＥパターンの開口率を評価するさいの制御フローは下記のとおり
ある。
【００３６】
ＳＷ１０４とＳＷ１１４は“０”に接続する。これにより、位相検出器１０２、ループフィルタ１０３、位相回転器１０５により構成される一巡のＣＤＲループにより、再生クロック１０５が生成される。
【００３７】
図５は位相検出器１０２に入力される、差動ＡＭＰ１０１が出力するシリアルデータと、再生クロック１０６の位置を示したものである。また、この時に判定回路１５２の判定結果を示す。
【００３８】
図５−３でＮＧと記載されているのは、判定回路１５２が８Ｂ１０Ｂの復調エラーや、期待値不一致を検出したことを示す。図５−３でＯＫと記載されているのは、判定回路１５２が８Ｂ１０Ｂの復調エラーや、期待値不一致を検出しなかったことを示す。
【００３９】
一巡のＣＤＲループにより、再生クロック１０５が生成されている時には、再生クロック１０６は図５−２（Ｄ）の位置にある。同様に、位相検出器１１２、ループフィルタ１１３、位相回転器１１５により構成される一巡のＣＤＲループにより、再生クロック１１５が生成される。この状態で、制御信号の比較器１２０により、ループフィルタ１０３の出力とループフィルタ１１３の出力の差分信号を観測し、メモリ１２３に記憶し保持する。
【００４０】
次に、ＳＷ１０４を“１”に接続するこのとき、位相回転器１０５はループフィルタ１１３により制御されるが、メモリ１２３に記憶された数値が加算器１１７で加算されることで、ＳＷ１０４が“０”に接続された状態と同様の制御値に維持される。つまり、再生クロック１０６は図５−２（Ｄ）の位置にある。また、ＣＰＵ１３０から、さらに任意の制御値を加算器１１７に加算することで図５−２の（Ａ）から（Ｇ）の任意の位置に、再生クロック１０６の位相を変えることができる。
【００４１】
尚、上記とは逆に、ＳＷ１０４は“０”に接続したまま、ＳＷ１１４を“１”に接続することで、位相回転器１１５を、ループフィルタ１０３により制御しつつ、位相制御することで、再生クロック１１６の位相を変えることも可能である。また、この例では、トランスミッター回路２００とレシーバー回路１００が２つの差動伝送路で接続される場合を示したが、その数に限定されない。より複数の差動伝送で接続されていても同様の手法を取ることができる。
【００４２】
シリアルデータと再生クロックの位相関係が図５―２で（Ｃ），（Ｄ），（Ｅ）の位置にある場合、再生クロックがシリアルデータの遷移期間に重ならないため、デシリアライザ１３０は正しくサンプリングすることができる。その結果、復調器１５１の出力は正しくデータを復調することができる。判定回路１５２に入力されたデータパターンは期待値一致と判断し、その結果をＣＰＵ１３０に出力する。結果、ＣＰＵ１３０は、（Ｃ），（Ｄ），（Ｅ）の区間は、デシリアライザ１５０は正しくデータを受けることが可能な区間であり、検出回路１５０の出力の集計結果のＯＫ／ＮＧの割合からＥＹＥパターンの開口率が評価できる。
【００４３】
図９は、上記で説明したＥＹＥパターン開口率の計測処理のフローチャートである。
【００４４】
ステップ９０１からＥＹＥパターンの開口率の検査を開始する。この時、ＳＷ１０４を“０”に接続されていて、位相検出器１０２、ループフィルタ１０３、位相回転器１０５により構成される一巡のＣＤＲループにより、再生クロック１０５が生成されている状態である。
【００４５】
ステップ９０２で、ＳＷ１０４を“１”に接続する。この時、再生クロックの位相は図５−２（Ｄ）の位置にある。
【００４６】
ステップ９０３で、ＣＰＵ１３０は検出回路１５２の出力を読み込む。この状態は図５−２（Ｄ）の位置にあり、シリアルデータの中央の位置に再生クロック１０５は制御されている。よって、実施例１に記載のシステムが正しく動作している限り、検出回路１５２の出力はＯＫを出力する。
【００４７】
ステップ９０４は、ステップ９０３の結果がＮＧの場合の処理である。前述のように、システムが正しく動作している限り、検出回路１２２の出力はＯＫとなる。ＮＧの場合は、例えばステップ９０１において、ＣＤＲ制御ループがシリアルデータに追従して、正しく再生ＣＬＫが生成できていない状態であった事が想定されるため、再度ＣＤＲ制御ループの引き込みをやり直す等のシステムエラー処理を行う。ステップ９１３がこれに該当する。
【００４８】
ステップ９０５は、シリアルデータと再生クロック１０５の位相関係が３６０ｄｅｇ（１ＵＩ）以上、シフトしたかを判定する。位相シフト量は、ＣＰＵ１３０により制御される
シリアルデータと再生クロック１０５の位相関係が３６０ｄｅｇ以上、位相シフトするまで、ステップ９０６、ステップ９０７が繰り返される。
【００４９】
位相シフト毎に、ステップ９０７で、判定回路１５２の出力はＣＰＵ１３０に渡されるステップ９０８は、ステップ９０５の条件を満たした時に実施される。この時、シリアルデータと再生ＣＬＫの位相関係は、合計で３６０ｄｅｇ以上位相シフトしたことになる。この時の、位相シフト毎の検出回路１５２の出力（ＯＫ／ＮＧ）をＣＰＵ１３０は集計する。
【００５０】
ステップ９０９で、検出回路１２２の出力の集計結果のＯＫ／ＮＧの割合からＥＹＥパターンの開口率が評価できる。例えば、ＯＫの回数がＰ回、ＮＧの回数Ｑ回だったとすれば、
ＥＹＥパターンの開口率  ＝  Ｐ／（Ｐ＋Ｑ）    ・・・式（１）
となる。また、位相シフト毎のＯＫ／ＮＧ結果が取得できているため、ステップ９０２を中心として、前後に等しくＥＹＥパターンが開口しているのか、前後どちらかに偏っているのか判別可能である。先に述べたように、トランスミッタードライバ２０１、２１１はエンファシスまたは、デエンファシスの機能を有しており、その周波数特性を変えることで、ＥＹＥパターンの開口の様子が変化する。
【００５１】
図５で説明した時とは異なるように、トランスミッタードライバ２０１のエンファシスまたは、デエンファシスの特性を変えた時のシリアルデータのＥＹＥパターンを図６−１に示す。トランスミッタードライバ２０１の特性を変えたことで、図５−１に比べ、ＥＹＥパターンが開いたとする。この状態で再生クロックの位相関係を図６−２の様に変化させ、その時の判定回路１５２の出力を図６−３に示す。図６−３の結果に対し、ＣＰＵ１３０は、（Ｂ），（Ｃ），（Ｄ），（Ｅ），（Ｆ）の区間ＥＹＥが開口していると判断する。このことから、図５の状態より図６の状態の方が、ＥＹＥパターンが広く開口しているとＣＰＵ１３０は判断する。
【００５２】
上記の手段を用いることで、ＥＹＥパターンがより広く開口するように、トランスミッタードライバ１５１のエンファシスまたは、デエンファシスの特性を調整することが可能である。
【００５３】
上記は、トランスミッタードライバ２０１、２１１のエンファシスまたは、デエンファシスに関する、調整方法を説明したが、同様の手段で、レシーバーＡＭＰ１０１、１１１が有するイコライザーの周波数特性の調整も可能である。
【００５４】
尚、本実施の構成でＥＹＥパターンの開口を調べ、調整する対象はエンファシスまたは、デエンファシス、イコライザーに限定されない。
レシーバーＡＭＰ１０１が内蔵する差動終端抵抗は半導体プロセスで製造可能なパッシブ素子で実現され、製造上のばらつきによりその抵抗値は変動する。
【００５５】
トランスミッタードライバ１５１とレシーバーＡＭＰ１０１の間をつなぐ伝送路と差動終端抵抗のミスマッチが生じると、反射による波形歪が発生し、ＥＹＥパターンの開口を狭くする。
【００５６】
例えば、レシーバーＡＭＰ１０１が内蔵する差動終端抵抗がいくつかの抵抗値を切り替え選択できる構成の場合、本実施の構成により、最もＥＹＥパターンの開口を広げるような抵抗値を選択することも可能である。
【００５７】
本実施の構成でＥＹＥパターンの開口を調べ、各種パラメータを最適化する際、図７に示すように、その目的のために特別なデーターパターン（トレーニングパターン）を送付する手順を用いても良い。
【００５８】
図７−１に示すように、トランスミッター１５０は、トレーニングパターンをレシーバー回路１００に送信する。図７−２に示すように、トレーニングパターンの期間を利用して、レシーバー回路１００は前述した方法で、ＥＹＥパターンの開口を調べ、エンファシスまたは、デエンファシス、イコライザー等のパラメータを最適化する。レシーバー回路１００によるパラメータの最適化が完了した後、図７−１に示すように、トランスミッター２００はレシーバー回路１００に、本来送信したい有効なデータを送付する。既に、ＥＹＥパターンが広く開口するように最適化されているため、図７−２に示す有効なデータ受信期間において、レシーバー回路１００は、安定してデータを受信することができる。
【００５９】
また、図７に示す有効なデータ受信機関においても、判定回路１５２、１６２を常時動作させ、常にデータが正しく受信できていることＣＰＵ１３０で観測しつつ、データが正しく受信できなくなった時に、ＥＹＥパターンの開口を調べ通信が安定できるように各種パラメータを最適化する手法を取っても良い。
【００６０】
トランスミッタードライバ２０１、２１１のエンファシスまたはデエンファシス、レシーバーＡＭＰ１０１、１１１が有するイコライザーをアナログ回路で組まれている場合、温度特性によりその特性が変わるため、図１の温度センサ１７０により温度変化を検出し
その変化に応じて、ＥＹＥパターンの開口を調べ、エンファシスまたは、デエンファシス、イコライザー等のパラメータを最適化することも本提案に含まれる。なお、温度センサ１７０はレシーバー回路１００のそとにあっても良い。
【００６１】
トランスミッター２００が撮像センサの場合の動作例を図８に示す。撮像センサは図８−１に示すように、フレーム時間に同期して動作することが多い。フレーム時間とは例えば１／６０秒である。フレーム時間のタイミングをＶＤと呼称する。このＶＤに同期してトランスミッター２００からは、撮像センサが取得した有効な画像データを転送する機関と、無効な画像データを転送する期間とが存在する。
【００６２】
図８−３に示すようにこの無効な画像データを転送する期間を利用して、ＥＹＥパターンの開口を調べ、エンファシスまたは、デエンファシス、イコライザー等のパラメータを最適化することも本提案の範囲に含まれる。
【００６３】
以上、本発明を好ましい実施例により説明したが、本発明は上述した実施例に限ることなくクレームに示した範囲で種々の変更が可能である。
【符号の説明】
【００６４】
１００  レシーバー回路、１０１，１１１  差動レシーバーＡＭＰ回路、
１０２，１１２  位相検出器、１０３，１１３  ループフィルタ、
１０４，１１４  ＳＷ、１０５，１１５  位相回転器、
１０６，１１６  再生クロック、１０７，１１７  加算器、１２０  制御信号比較器、
１３０  ＣＰＵ、１４０，２４０  ＰＬＬ、１４１，２４１  リファレンスクロック、
１５０，１６０  デシリアライザ、１５１，１６１  復調器、
１５２，１６２  判定回路、１７０  温度センサ、
２０１，２１１  トランスミッタードライバ、２０２，２１２  シリアライザ、
２０３，２１３  変調器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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