(57)【要約】      （修正有）【課題】任意の画素ブロックでの露光時間の独立制御を可能とし、駆動信号生成回路の規模を縮小した撮像装置等を提供する。【解決手段】白色で示した２行２列の画素ブロックは、短時間露光を行い、灰色で示した画素ブロックは、長時間露光を行う。各画素ブロックに対応する選択回路が、画素ブロックごとに、電荷蓄積時間を制御する。選択回路には、垂直ブロック走査回路から、ＰＴＸ［０］からＰＴＸ［３］の行転送パルス信号が出力され、水平ブロック走査回路から、列方向に配された画素の駆動タイミングを制御する信号が出力される。さらに、選択回路に短時間露光用のブロック制御信号と、長時間露光用のブロック制御信号が伝達される。選択回路により、各画素に、露光開始タイミングが選択された画素転送パルス信号が与えられる。【選択図】図３
2020010165.tif 000002
【特許請求の範囲】
【請求項１】
光電変換部と、前記光電変換部から電荷を転送する転送トランジスタとをそれぞれに備え、行および列方向に配された複数の画素と、
前記複数の画素をそれぞれに備えた複数の画素ブロックと、
前記行方向に配された前記複数の画素の駆動タイミングを制御する垂直ブロック制御信号を出力する第１ブロック走査回路と、
前記列方向に配された前記複数の画素の駆動タイミングを制御する水平ブロック制御信号を出力する第２ブロック走査回路と、
前記行方向に配された前記複数の画素の駆動タイミングを制御する行転送パルス信号を出力する第１走査回路と、
前記垂直ブロック制御信号と、前記水平ブロック制御信号と、前記行転送パルス信号に基づき、前記画素の転送トランジスタのゲートに入力される画素転送パルス信号を出力する選択回路と、
を備えることを特徴とする撮像装置。
【請求項２】
前記画素転送パルスは、前記画素ブロックにおける同一行に属する前記複数の画素の前記転送トランジスタのゲートに対して共通に入力されることを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記画素ブロックは、第１画素ブロックと第２画素ブロックを有し、
前記選択回路は、第１露光期間で露光するために、前記第１画素ブロックが有する前記複数の画素に入力される前記画素転送パルスを出力し、
前記選択回路は、前記第１露光期間の長さとは異なる長さである第２露光期間で露光するために、前記第２画素ブロックが有する前記複数の画素に入力される前記画素転送パルスを出力することを特徴とする請求項２に記載の撮像装置。
【請求項４】
前記水平ブロック制御信号を前記選択回路に入力するための水平ブロック制御信号線を有し、
前記水平ブロック制御信号線は、前記第１露光期間に対応した第１水平ブロック制御信号線と、前記第２露光期間に対応した第２水平ブロック制御信号線を有することを特徴とする請求項３に記載の撮像装置。
【請求項５】
前記垂直ブロック制御信号を前記選択回路に入力するための垂直ブロック制御信号線を有し、
前記垂直ブロック制御信号線は、前記第１露光期間に対応した第１垂直ブロック制御信号線と、前記第２露光期間に対応した第２垂直ブロック制御信号線を有することを特徴とする請求項４に記載の撮像装置。
【請求項６】
前記選択回路は、前記第１垂直ブロック制御信号線の信号と、前記第１水平ブロック制御信号線の信号とに基づき、前記画素転送パルス信号を出力し、前記第２垂直ブロック制御信号線の信号と、前記第２水平ブロック制御信号線の信号とに基づき、前記画素転送パルス信号を出力することを特徴とする請求項５に記載の撮像装置。
【請求項７】
前記画素ブロックが設けられている第１チップと、
前記選択回路が設けられている第２チップと、を有し、
前記第１チップと前記第２チップが積層されていることを特徴とする請求項１から６のいずれか１項に記載の撮像装置。
【請求項８】
前記第２チップは、前記第１ブロック走査回路と、前記第２ブロック走査回路と、前記第１走査回路とを有することを特徴とする請求項７に記載の撮像装置。
【請求項９】
前記画素ブロックは複数の画素ブロックを有し、
前記選択回路は複数の選択回路を有し、
前記複数の画素ブロックのそれぞれと、前記複数の選択回路のそれぞれは、対応して設けられていることを特徴とする請求項１から８のいずれか１項に記載の撮像装置。
【請求項１０】
請求項１から９のいずれか１項に記載の撮像装置と、
前記撮像装置が出力する信号を処理することによって画像を生成する信号処理部と、を有することを特徴とする撮像システム。
【請求項１１】
請求項１から９のいずれか１項に記載の撮像装置と、
前記撮像装置からの信号に基づく視差画像から、対象物までの距離情報を取得する距離情報取得手段と、を有する移動体であって、
前記距離情報に基づいて前記移動体を制御する制御手段をさらに有することを特徴とする移動体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置、撮像システム、移動体に関する。
【背景技術】
【０００２】
特許文献１には、複数の画素の電荷蓄積時間を制御することが記載されている。具体的には、特許文献１には、第１基板１２に複数の画素１８が設けられており、第２基板１４に作動信号の生成素子２８が設けられている。作動信号の生成回路２８は、電気接続３８と電気的に接続されており、電気接続３８は、画素１８に設けられた転送トランジスタ５６またはリセットトランジスタ４６のゲートに入力されている。
【０００３】
作動信号の生成回路２８からの信号によって、転送トランジスタ５６またはリセットトランジスタ４６が駆動されるため、光電変換により生じた電荷の電荷蓄積時間を制御可能としている。また、特許文献１には、複数の画素からなる画素群（画素ブロック）ごとに、作動信号の生成回路２８を設けることも記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−１５１８４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載される作動信号の生成回路２８は、回路規模が大きい。そこで、本発明では、複数画素からなる画素ブロックの行列構成において、任意の画素ブロックでの露光時間の独立制御を可能とし、特許文献１よりも作動信号の生成回路の回路規模を縮小した撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る撮像装置は、光電変換部と、前記光電変換部から電荷を転送する転送トランジスタとを備えた画素と、行および列方向に配された複数の前記画素から構成される画素ブロックと、前記行方向に配された前記複数の画素の駆動タイミングを制御する垂直ブロック制御信号を出力する第１ブロック走査回路と、前記列方向に配された前記複数の画素の駆動タイミングを制御する水平ブロック制御信号を出力する第２ブロック走査回路と、前記行方向に配された前記複数の画素の駆動タイミングを制御する行転送パルス信号を出力する第１走査回路と、前記垂直ブロック制御信号と、前記水平ブロック制御信号と、前記行転送パルス信号に基づき、前記画素の転送トランジスタのゲートに入力される画素転送パルス信号を出力する選択回路と、を備えることを特徴とする。
【発明の効果】
【０００７】
本発明に係る撮像装置によれば、任意の画素ブロックでの露光時間の独立制御を可能とし、特許文献１よりも作動信号の生成回路の回路規模を縮小した撮像装置を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】実施形態１に係る図である。
【図２】実施形態１に係る図である。
【図３】実施形態１に係る図である。
【図４】実施形態１に係る図である。
【図５】実施形態１に係る図である。
【図６】実施形態１に係る図である。
【図７】実施形態１に係る図である。
【図８】実施形態２に係る図である。
【図９】実施形態２に係る図である。
【図１０】実施形態２に係る図である
【図１１】実施形態３に係る図である。
【図１２】実施形態３に係る図である。
【図１３】実施形態４に係る図である。
【図１４】実施形態５に係る図である。
【図１５】実施形態６に係る図である。
【発明を実施するための形態】
【０００９】
（実施形態１）
図１（Ａ）から（Ｃ）は、実施形態１に係る撮像装置の模式図である。第１基板４００（第１チップ）には、複数の画素３０１から構成される画素ブロック１０１が複数設けられている。図１（Ａ）では、例えば、画素ブロック１０１あたり、複数の画素が４行４列の行列状に配されている。
【００１０】
第２基板４１０（第２チップ）には、選択回路を有する回路ブロック２０１が複数設けられている。第１基板４００と第２基板４１０は、積層されることにより、積層型の撮像装置が構成されている。
【００１１】
画素ブロック１０１と回路ブロック２０１は、機能的に１対１で対応している。また、回路ブロック２０１は、少なくとも選択回路を有する。すなわち、所定の画素ブロック１０１に対して、所定の回路ブロック２０１が設けられており、所定の回路ブロック２０１に含まれている選択回路は、所定の画素ブロック１０１の電荷蓄積のタイミング（駆動タイミング）を選択する。選択回路の詳細については、後述する。
【００１２】
画素ブロック１０１と回路ブロック２０１は、機能的に１対１で対応しているだけでなく、物理的な位置関係も対応している。すなわち、平面視において、対応する所定の画素ブロック１０１と所定の回路ブロック２０１は、重なる位置に設けられている。これにより、画素ブロック１０１と回路ブロック２０１の電気的な接続の経路が短縮化され、高速化やクロストークの防止等が図られる。
【００１３】
図１（Ｄ）に画素３０１の構成例を示す。画素３０１は、光電変換部ＰＤ、光電変換部ＰＤの電荷をフローティングディフュージョン部ＦＤ（以下、ＦＤ部）に転送する転送トランジスタＭ２、ＦＤ部をリセットするリセットトランジスタＭ１を有する。また、ＦＤ部は、増幅トランジスタＭ３のゲートに接続されており、増幅トランジスタＭ３とリセットトランジスタＭ１には電源電圧ＶＤＤが供給される。
【００１４】
増幅トランジスタＭ３のソースには、選択トランジスタＭ４が接続され、選択トランジスタＭ４は、垂直出力線Ｖｏｕｔに接続される。リセットトランジスタＭ１、転送トランジスタＭ２、選択トランジスタＭ４のゲートには、ＰＲＥＳ、ＰＴＸ、ＰＳＥＬの駆動信号がそれぞれ入力されるように構成されている。
【００１５】
画素３０１からは、垂直出力線Ｖｏｕｔを介して、ＰＤからの画素信号が読み出される。垂直出力線Ｖｏｕｔは、第１基板４００の複数の配線層を介して、第２基板４１０の配線層と接続される。例えば、第１基板４００と第２基板４１０との電気的な接続は、第１基板４００の最上層の配線層に露出した配線部と、第２基板４１０の最上層の配線層に露出した配線部との接触によって行われる。例えば、配線部は銅などで構成される。
【００１６】
図２（Ａ）に、本実施形態に係る第２基板４１０を示す。タイミングジェネレータ２０８（ＴＧ２０８）は、垂直走査回路（第１走査回路）の機能を備えた垂直ブロック走査回路２０４（第１ブロック走査回路）にタイミング信号を提供する。また、ＴＧ２０８は、水平ブロック走査回路２０２（第２ブロック走査回路）、水平走査回路２０７（第２走査回路）、列回路２０６にタイミング信号を提供する。
【００１７】
複数の回路ブロック２０１には、垂直ブロック制御信号線群２０５を介して、垂直ブロック走査回路２０４から信号が入力される。垂直ブロック走査回路２０４は、行方向に配されている複数の画素の駆動タイミングを制御する信号を出力する。また、複数の回路ブロック２０１には、水平ブロック制御信号線群２０３を介して、水平ブロック走査回路２０２から信号が入力される。水平ブロック走査回路２０２は、列方向に配された複数の画素の駆動タイミングを制御する信号を出力する。
【００１８】
図２（Ｂ）に回路ブロック２０１の構成を示す。回路ブロック２０１に設けられている選択回路４０１は、垂直ブロック走査回路２０４および水平ブロック走査回路２０２からの信号に基づき、ＰＴＸ［Ｘ］の信号を画素に与えるタイミングの複数中のいずれかを選択する。ＰＴＸ［Ｘ］の信号のタイミングが選択されると、選択タイミングに応じてＰＴＸ［Ｙ，Ｚ］の信号が生成される。ＰＴＸ［Ｙ，Ｚ］の信号は、図１（Ｄ）に示した転送トランジスタＭ２のゲートに供給され、画素ブロック１０１の電荷蓄積タイミングを制御する。ＰＴＸ［Ｙ，Ｚ］の信号レベルがローレベルからハイレベルとなることにより、転送トランジスタＭ２がオン状態となり、ＰＤから電荷がＦＤに転送される。また、ＰＴＸ［Ｙ，Ｚ］の信号レベルがハイレベルからローレベルとなることにより、転送トランジスタＭ２がオフ状態となり、ＰＤからＦＤへの電荷転送が終了する。
【００１９】
選択回路４０１により、画素ブロック１０１の各々について適切な露光量を設定することができる。例えば、画素ブロック１０１ごとに入射する光量が異なる場合に、単位時間当たりの光量が多い画素ブロックは短時間の電荷蓄積期間とし、単位時間当たりの光量が少ない画素ブロックは光量が多い画素ブロックよりも長時間の電荷蓄積期間とすることができる。これにより、撮像装置のダイナミックレンジの拡大を図ることができるという利点がある。
【００２０】
第２基板４１０には、図１（Ｄ）に示した信号線Ｖｏｕｔと電気的に接続した列回路２０６が設けられている。列回路２０６は増幅部、ＡＤ変換部、メモリで構成される。増幅トランジスタＭ３だけで増幅が十分な場合には、増幅部は省略してもよい。ＡＤ変換部により、画素からのアナログ信号がデジタル信号に変換される。ＡＤ変換部は、例えば、比較器とランプ生成器とカウンタを有する。比較器の一方の入力ノードには、ランプ生成器からのランプ信号（比較信号）が入力される。また、比較器の他方の入力ノードには、信号線Ｖｏｕｔが接続されている。比較器はランプ信号（比較信号）と信号線Ｖｏｕｔの信号を比較し、比較器の出力が変化または反転するまでの時間をカウンタで計測して、デジタル信号値を得る。また、ランプ型のＡＤ変換部ではなく、バイナリウエイトの容量等を用いた逐次比較型のＡＤ変換部を採用してもよい。ＡＤ変換部は、アナログ信号をデジタル信号に変換するという機能を有するため、ＡＤ変換部を信号処理部ということもある。さらに、ＡＤ変換部からのデジタル信号を保持するメモリが設けられている。メモリに保持されたデジタル信号は、水平走査回路２０７で制御され、信号処理部２０９に出力される。なお、列回路２０６にはメモリに保持されているデジタル信号を増幅するセンス回路（不図示）も設けられている。
【００２１】
メモリから出力されたデジタル信号は、信号処理部２０９で処理される。信号処理部２０９は、例えば、オプティカルブラック領域の信号と有効画素領域の信号との差分演算や、画素信号同士の加算等を行う。
【００２２】
また、信号処理部２０９は、処理結果に基づいて、ＴＧ２０８へ制御信号を出す。例えば、以下で説明するように、画素ブロックごとに、電荷蓄積時間（露光時間）を制御する信号を出す。本実施形態では、各画素ブロック１０１に対応した各選択回路４０１が、各画素ブロック１０１に対応した各回路ブロック２０１に設けられている。
【００２３】
選択回路４０１によって、転送ゲートに与えられる信号が選択されるため、第１画素ブロックに配されている複数の画素の電荷蓄積時間を制御するという意味で、各画素ブロックと各選択回路は機能的に対応している。また、上記のように、画素ブロック１０１と回路ブロック２０１は物理的な位置関係も対応しているため、回路ブロック２０１に設けられている各選択回路４０１と画素ブロック１０１も物理的な位置関係が対応している。例えば、画素ブロック１０１と選択回路４０１は平面視において重複している。
【００２４】
図３に、２行２列で配された複数の画素ブロック１０１を示す。各画素ブロック１０１は、２行２列の画素から構成されている。白色で示した画素ブロック１０１は、短時間露光を行う画素ブロックであり、灰色で示した画素ブロック１０１は、長時間露光を行う画素ブロックである。
【００２５】
撮像領域においては、第１画素ブロックと、第１画素ブロックとは異なる場所に配されている第２画素ブロックとで、画素信号のレベル（信号値）が異なる場合がある。例えば、第１画素ブロックにおいて、画素の信号値がノイズレベルを下回る場合には、暗い部分で十分な階調が得られない可能性がある。他方、このような場合に、第１画素ブロックと第２画素ブロックにおいて、露光時間を一律に長時間に設定してしまうと、第２画素ブロックにおいて、画素の信号値が大きい場合には、飽和レベルに達してしまうことになる。これにより、第２画素ブロックでは、十分な階調が得られない可能性がある。そこで、図３に示すように、本実施形態では、長時間露光を行う複数のブロックと、短時間露光を行う複数のブロックを設けることにより、広いダイナミックレンジを達成する。すなわち、第１露光期間で露光する第１画素ブロックと、第１露光期間の長さとは異なる長さである第２露光期間で露光する第２画素ブロックを設けることにより、広いダイナミックレンジを達成する。
【００２６】
図２（Ａ）の垂直ブロック走査回路２０４から選択回路４０１には、垂直ブロック制御信号線群２０５を介して、ＰＴＸ［Ｘ］の行転送パルス信号が与えられる。ＰＴＸ［Ｘ］の信号は選択回路４０１によりタイミングが選択され、選択されたタイミングに応じて、転送トランジスタのゲートにＰＴＸ［Ｙ，Ｚ］の画素転送パルス信号が与えられる。ＰＴＸ［Ｙ，Ｚ］の信号を、画素駆動信号という場合もある。
【００２７】
図３に示すように、ＰＴＸ［０］からＰＴＸ［３］の信号は、１行から４行目の画素に対応している。図３は、２行２列の４つの画素で１つの画素ブロックを構成し、かつ、２行２列の計４つの画素ブロックを示している。ＰＴＸ［０］とＰＴＸ［１］の信号が１行１列の画素ブロックと１行２列の画素ブロックに対応し、ＰＴＸ［２］とＰＴＸ［３］の信号が２行１列の画素ブロックと２行２列の画素ブロックに対応している。
【００２８】
図３における画素３０２＿１と画素３０２＿２は短時間露光なのに対して、画素３０６＿１と画素３０６＿２は長時間露光である。そのため、ＰＴＸ［０］の信号によってのみ、画素３０２＿１、３０２＿２と画素３０６＿１、３０６＿２の転送トランジスタの動作を制御すると、短時間露光または長時間露光のいずれかしか行えないことになる。そこで、本実施形態では、水平ブロック制御信号線群２０３と、垂直ブロック制御信号線群２０５と、選択回路４０１を用いて、ＰＴＸ［Ｘ］からＰＴＸ［Ｙ，Ｚ］を生成することにより、各画素の露光時間を制御している。
【００２９】
（制御信号線群と選択回路）
図４は、各制御信号を伝達する信号線群と選択回路４０１の構成例を示したものである。ＶＳＥＬは、垂直ブロック制御信号を伝達する信号線であり、ＨＳＥＬは、水平ブロック制御信号を伝達する信号線である。ＶＳＥＬ＿Ｓは短時間露光用の信号線であり、ＶＳＥＬ＿Ｌは長時間露光用の信号線である。同様に、ＨＳＥＬ＿Ｓは短時間露光用の信号線であり、ＨＳＥＬ＿Ｌは長時間露光用の信号線である。さらに、ＶＳＥＬ＿ＲＤは、読み出し用の信号線である。
【００３０】
選択回路４０１は、ＨＳＥＬ＿ＳとＶＳＥＬ＿Ｓに与えられる信号が両方ハイレベルの場合と、ＨＳＥＬ＿ＬとＶＳＥＬ＿Ｌに与えられる信号が両方ハイレベルの場合に、ＰＴＸ［Ｘ］の信号からＰＴＸ［Ｙ，Ｚ］の信号が生成される。生成されたＰＴＸ［Ｙ，Ｚ］は、転送トランジスタのゲートに入力されるように構成されている。それ以外の組み合わせについては、ＰＴＸ［Ｘ］からＰＴＸ［Ｙ，Ｚ］が生成されず、転送トランジスタのゲートには信号が入力されないように構成されている。
【００３１】
具体的には、ＡＮＤ回路４０２には、ＶＳＥＬ＿ＳとＨＳＥＬ＿Ｓが入力されるように構成されており、両方がハイレベルの場合に出力されるように構成されている。また、ＡＮＤ回路４０３には、ＶＳＥＬ＿ＬとＨＳＥＬ＿Ｌが入力されるように構成されており、両方がハイレベルの場合に出力されるように構成されている。また、ＯＲ回路４０４には、ＶＳＥＬ＿ＲＤと、ＡＮＤ回路４０２、４０３の出力とが入力されるように構成されており、いずれかの信号が入力されれば、信号を出力するように構成されている。さらに、ＡＮＤ回路４０５および４０６には、ＰＴＸ［Ｘ］と、ＯＲ回路４０４の出力とが入力されるように構成されている。ＰＴＸ［Ｘ］の信号とＯＲ回路の出力信号の両方が入力された場合に、ＡＮＤ回路４０５からＰＴＸ［Ｙ，Ｚ］の信号が生成される。
【００３２】
図４のＰＴＸ［１，０］は、図３の画素３０２＿１と画素３０２＿２の転送トランジスタのゲートに入力される信号を伝達する信号線である。同様に、ＰＴＸ［１，１］は、画素３０３＿１と３０３＿２に対応し、ＰＴＸ［１，２］は、画素３０４＿１と３０４＿２に対応し、ＰＴＸ［１，３］は、画素３０５＿１と３０５＿２に対応している。
【００３３】
（タイミングチャート）
図４は、画素３０２＿１から３０５＿２に関するタイミングチャートを示したものである。
【００３４】
（期間Ｔ１）
期間Ｔ１は、本例における１行１列目のブロックについて、長時間露光用の画素ブロックの電荷蓄積を開始し、短時間露光用の画素ブロックの電荷蓄積は開始しない期間となる。本例では、画素３０２＿１、３０２＿２、３０３＿１、３０３＿２で構成される画素ブロックは長時間露光ではないため、電荷蓄積を開始しない期間となる。すなわち、ＰＴＸ［０］に信号が入力されたとしても、選択回路４０１により、ＰＴＸ［１，０］とＰＴＸ［１，１］の信号を生成しないように構成する必要がある。ここで、ＶＳＥＬ＿Ｌ［０］は、１行目に配されている複数の画素に共通接続される信号線であり、１行２列目には長時間露光を行う画素３０６＿１、３０６＿２が配されている。そのため、ＶＳＥＬ＿Ｌ［０］の信号はハイレベルとしておく必要がある。ここで、ＶＳＥＬ＿Ｌ［０］の信号がハイレベルとなっているので、もし、ＨＳＥＬ＿Ｌ［０］の信号をハイレベルとすると、ＰＴＸ［０］の信号からＰＴＸ［１，０］の信号が生成される。この結果、画素３０２＿１と３０２＿２の転送トランジスタのゲートに信号が入力されてしまう。このため、ＨＳＥＬ＿Ｌ［０］の信号は、ローレベルとする。図５では、ＨＳＥＬ＿Ｓ［０］とＶＳＥＬ＿Ｓ［１］の信号がローレベルとされている。
【００３５】
以上の駆動により、期間Ｔ１では、ＰＴＸ［０］の信号からＰＴＸ［１，０］の信号が生成されず、また、ＰＴＸ［１］の信号からＰＴＸ［１，１］の信号が生成されていない。このため、画素３０２＿１、３０２＿２、３０３＿１、３０３＿２の転送トランジスタのゲートには、信号が入力されていない。
【００３６】
（期間Ｔ２）
期間Ｔ２は、２行１列目のブロックについて、長時間露光用の画素ブロックに該当する場合には、電荷蓄積を開始し、短時間露光用の画素ブロックに該当する場合には、電荷蓄積は開始しない期間となる。本例では、画素３０４＿１、３０４＿２、３０５＿１、３０５＿２は、長時間露光用のブロックに属する画素であるため、期間Ｔ２は、電荷蓄積を開始する期間となる。そこで、ＶＳＥＬ＿Ｌ［１］の信号とＨＳＥＬ＿Ｌ［０］の信号をハイレベルとする。これにより、ＰＴＸ［２］の信号からＰＴＸ［１，２］が生成され、画素３０４＿１と３０４＿２の転送トランジスタのゲートにＰＴＸ［１，２］が与えられる。また同様に、ＰＴＸ［３］の信号からＰＴＸ［１，３］が生成され、画素３０５＿１と３０５＿２の転送トランジスタのゲートに［１，３］が与えられる。これにより、ブロック行２行目の画素については、長時間蓄積が開始されることになる。
【００３７】
（期間Ｔ３）
期間Ｔ３は、１行１列目のブロックについて、短時間露光の電荷蓄積を開始する期間となる。具体的には、画素３０２＿１、３０２＿２、３０３＿１、３０３＿２について、短時間露光の電荷蓄積を開始する期間である。この場合、ＶＳＥＬ＿Ｓ［０］の信号とＨＳＥＬ＿Ｓ［０］の信号の両方をハイレベルとする。これにより、ＰＴＸ［０］の信号からＰＴＸ［１，０］が生成され、画素３０２＿１と３０２＿２の転送トランジスタのゲートにＰＴＸ［１，０］が与えられる。また同様に、ＰＴＸ［１］の信号からＰＴＸ［１，１］が生成され、画素３０３＿１と３０３＿２の転送トランジスタのゲートにＰＴＸ［１，１］が与えられる。これにより、短時間蓄積が開始されることになる。
【００３８】
（期間Ｔ４）
期間Ｔ４は、１行１列目のブロックに属する画素３０２＿１、３０２＿２、３０３＿１、３０３＿２について、短時間露光の電荷蓄積を終了する期間であり、ＰＴＸ［Ｙ，Ｚ］の信号をこれらの画素の転送トランジスタのゲートに与える必要がある。そのため、ＶＳＥＬ＿ＲＤ［０］をハイレベルにする。ＶＳＥＬ＿ＲＤは読み出し用の信号線であり、この信号線の信号をハイレベルとすれば、ＶＳＥＬやＨＳＥＬがどのようなレベルでも、ＰＴＸ［Ｘ］の信号からＰＴＸ［Ｙ，Ｚ］の信号が生成される。これにより、ＰＴＸ［Ｙ，Ｚ］の信号が画素の転送トランジスタの転送ゲートに与えられることになる。
【００３９】
他方、２行１列目のブロックに属する画素３０４＿１、３０４＿２、３０５＿１、３０５＿２については、期間Ｔ４は、長時間露光を連続させるため、ＰＴＸ［Ｙ，Ｚ］の信号を画素の転送トランジスタのゲートに与えない期間となる。ここでは、ＨＳＥＬ＿Ｓ［０］をローレベルにして、ＰＴＸ［２］とＰＴＸ［３］の信号からＰＴＸ［Ｙ，Ｚ］の信号が生成させない。これにより、転送トランジスタのゲートに与えられる画素駆動信号が画素に与えられない。
【００４０】
（期間Ｔ５）
期間Ｔ５は、２行１列目のブロックに属する画素３０４＿１、３０４＿２、３０５＿１、３０５＿２について、長時間露光の電荷蓄積を終了する期間であり、ＰＴＸ［Ｙ，Ｚ］の信号をこれらの画素の転送トランジスタのゲートに与える必要がある。そのため、ＶＳＥＬ＿ＲＤ［１］の信号をハイレベルにする。これにより、ＰＴＸ［２］とＰＴＸ［３］からＰＴＸ［Ｙ，Ｚ］の信号が生成され、この信号が各画素の転送トランジスタのゲートに与えられる。
【００４１】
上記では詳細に説明しなかったが、図５に記載したＰＳＥＬは、選択トランジスタＭ４をオンにするための信号を伝達する信号線であり、ＰＲＥＳは、リセットトランジスタＭ１をオンにするための信号を伝達する信号線である。垂直ブロック制御信号線群２０５として、ＰＳＥＬの信号線とＰＲＥＳの信号線が設けられている。
【００４２】
上記のように選択回路４０１、垂直ブロック走査回路２０４、垂直ブロック制御信号線群２０５、水平ブロック走査回路２０２、水平ブロック制御信号線群２０３を構成することで、各画素ブロックそれぞれ独立に選択し、露光時間を制御することができる。
【００４３】
上記した水平ブロック制御信号線群２０３と垂直ブロック制御信号線群２０５を用いた画素駆動信号の選択は一例である。本実施形態の選択回路４０１は、水平ブロック制御信号線群２０３と垂直ブロック制御信号線群２０５を用いて、複数の画素ブロック１０１に関する画素駆動信号の入力タイミングがそれぞれ独立に選択できれば、どのような回路でもよい。
【００４４】
（変形例１）
図２に示した例では、列回路２０６に増幅部、ＡＤ変換部、メモリを有していた。しかし、図６（Ａ）および（Ｂ）に示すように、これらの機能を回路ブロック２０１に入れることも可能である。
【００４５】
具体的には、図６（Ｂ）に示すように、回路ブロック２０１には、選択回路４０１の他に、信号線Ｖｏｕｔと電気的に接続した増幅部４０２が設けられている。画素に設けられている増幅トランジスタＭ３だけでは、信号の増幅が不足する場合に、増幅部４０２を設ける。増幅トランジスタＭ３だけで増幅が十分な場合には、増幅部４０２は省略することも可能である。
【００４６】
また、ブロック２０１には、増幅部４０２と電気的に接続したＡＤ変換部４０３が設けられている。ＡＤ変換部４０３により、画素からのアナログ信号がデジタル信号に変換される。ＡＤ変換部４０３は、上記した種々の形態を利用できる。
【００４７】
さらに、ブロック２０１には、ＡＤ変換部４０３からのデジタル信号を保持するメモリ４０４が設けられている。メモリ４０４に保持されたデジタル信号は、水平走査回路２０７で制御され、信号処理部２０９に出力される。なお、ブロック２０１にはメモリ４０４に保持されているデジタル信号を増幅するセンス回路（不図示）を設けてもよい。
【００４８】
メモリ４０４から出力されたデジタル信号は、信号処理部２０９で処理される。信号処理部２０９での処理等については、上記した形態を適用可能である。
【００４９】
本変形例では、各画素ブロック１０１に対応した各選択回路４０１が、各画素ブロック１０１に対応した各ブロック２０１に設けられている。第１選択回路によって、転送ゲートに与えられる信号が選択されるため、第１画素ブロックに配されている複数の画素の電荷蓄積時間を制御するという意味で、各画素ブロックと各選択回路は機能的に対応している。また、上記のように、画素ブロック１０１とブロック２０１は物理的な位置関係も対応しているため、ブロック２０１に設けられている各選択回路４０１と画素ブロック１０１も物理的な位置関係が対応している。例えば、第１画素ブロックと第１選択回路は平面視において重複している。
【００５０】
また、各画素ブロック１０１に対応した各ブロック２０１には、第１基板４００または第２基板４１０に設けられうる選択回路以外の回路が設けられている。例えば、選択回路以外の回路としては、増幅部４０２、ＡＤ変換部４０３、メモリ４０４がある。選択回路以外の回路をブロック２０１に配置することにより、各画素ブロック１０１以外の第１基板４００の場所が削減でき、省スペース化が図れる。これにより、第１基板４００に設けられる画素ブロックの数等を増加させることができる。
【００５１】
（変形例２）
本変形例では、予備露光によって、画素ブロックごとに露光時間を決定する例を説明する。
【００５２】
図７（Ａ）において、画素ブロック１０１においては、第１種の画素１１０と第２種の画素１２０が設けられている。画素ブロック１０１に配される画素のうち、第１種の画素１１０は一部の画素であり、間引き読み出しに用いられる画素である（間引き用画素）。他方、第２種の画素１２０は、間引き読み出しに用いられず、画像形成などに用いられる画素である（非間引き用画素）。
【００５３】
まず、第１種の画素１１０について、間引き読み出しを行い、各画素ブロック１０１の露光条件を決定する。具体的には、複数の画素ブロックに配されている第１種の画素１１０の信号を垂直出力線Ｖｏｕｔを介して読み出される。複数の配線層を介して、画素のアナログ信号が、第２基板４１０の増幅部に入力される。第２基板４１０の増幅部によって増幅されたアナログ信号は、ＡＤ変換部によって、デジタル信号に変換される。メモリに格納された第１種の画素１１０からの信号は、タイミングジェネレータ２０８と水平走査回路２０７を用いて、順次読み出され、信号処理部２０９に出力される。
【００５４】
信号処理部２０９は、各画素ブロック１０１の露光条件を決定する。例えば、閾値と画素信号の値を比較し、閾値よりも画素信号が大きい場合には、その第１種の画素１１０が属する画素ブロックについては、短時間露光を行うことを決定する。逆に、閾値よりも画素信号が小さい場合には、その第１種の画素１１０が属する画素ブロックについては、長時間露光を行うことを決定する。信号処理部２０９は、画素信号の値と露光時間のモードとを対応づけたテーブルに基づいて、短時間露光と長時間露光を決定してもよい。
【００５５】
信号処理部２０９の処理結果に基づいて、ＴＧ２０８、垂直ブロック走査回路２０４、水平ブロック走査回路２０２、選択回路を制御する。これにより、画素ブロック１０１ごとに異なる露光時間を設定することができる。
【００５６】
上記のように、各画素ブロックに配されている所定の画素について、間引き読み出しを行った後に、各画素ブロックの露光時間の制御を行うことが可能である。全ての画素からの信号を読み出してから、各画素ブロックの露光時間を決定する場合と比較して、本実施形態では、間引きして読み出した画素により露光時間の制御を行う。これにより、最適な露光の条件をより短時間で決定することができる。
【００５７】
また、各フレーム間の差分から、各画素ブロックにおける被写体の動き情報を抽出することも可能である。例えば、被写体の動きに応じて、前のフレームで短時間露光を行っていた画素ブロックを長時間露光とすることや、逆に、前のフレームで長時間露光を行っていた画素ブロックを長時間露光とすることも可能である。動き情報の抽出などは、信号処理部２０９で行うことが可能である。
【００５８】
（その他の変形例）
上記の例では、同一行に配されている第１画素ブロックと第２画素ブロックとで、電荷蓄積時間が異なる例を示したが、第１画素ブロックと第２画素ブロックで電荷蓄積時間は同じとする駆動を行ってもよい。すなわち、複数の画素ブロック１０１に関する画素駆動信号の入力タイミングがそれぞれ独立に選択できるように構成されていれば、このような駆動も可能となる。
【００５９】
本実施形態では、２行２列で１つの画素ブロックを構成し、かつ、２行２列の画素ブロックの例を示している。しかし、本実施形態で説明した選択回路は、様々な規模の画素ブロックに適用することができる。
【００６０】
また、本実施形態では、各行の画素に対して、１つのＰＴＸ［Ｘ］の信号線が対応した例を説明した。しかし、各行の画素に対して、複数のＰＴＸ［Ｘ］の信号線を設けて、選択回路によって、各画素ブロックの駆動条件を変更することも可能である。
【００６１】
さらに、本実施形態では、垂直ブロック走査回路（第１ブロック走査回路）が垂直走査回路（第１走査回路）の機能を有する例を説明した。しかし、垂直ブロック走査回路（第１ブロック走査回路）と、垂直走査回路（第１走査回路）は別々に設けてもよい。
【００６２】
加えて、本実施形態では、ブロックごとに異なる露光時間を設定していたが、上記した選択回路を用いることにより、各画素に異なる露光時間を設定することも可能である。
【００６３】
（実施形態２）
図８に、２行２列の計４個の画素で１つのブロックが形成され、３行３列で計９個の画素ブロック１０１が配された形態を示す。白色で示した画素ブロック１０１は、短時間露光を行う画素ブロックであり、灰色で示した画素ブロック１０１は、長時間露光を行う画素ブロックであり、斜線で示した画素ブロック１０１は中時間露光を行う画素ブロックである。
【００６４】
図９は、各制御信号を伝達する信号線群の例を示したものである。ＶＳＥＬは、垂直ブロック制御信号を伝達する信号線であり、ＨＳＥＬは、水平ブロック制御信号を伝達する信号線である。ＶＳＥＬ＿Ｓは短時間露光用の信号線であり、ＶＳＥＬ＿Ｍは中時間露光用の信号線であり、ＶＳＥＬ＿Ｌは長時間露光用の信号線である。また、ＨＳＥＬ＿Ｓは短時間露光用の信号線であり、ＨＳＥＬ＿Ｍは中時間露光用の信号線であり、ＨＳＥＬ＿Ｌは長時間露光用の信号線である。さらに、ＶＳＥＬ＿ＲＤは、読み出し用の信号線である。
【００６５】
選択回路６０１は、ＨＳＥＬ＿ＳとＶＳＥＬ＿Ｓに与えられる信号が両方ハイレベルの場合に、ＰＴＸ［Ｘ］からＰＴＸ［Ｙ，Ｚ］が生成される。また、ＨＳＥＬ＿ＭとＶＳＥＬ＿Ｍに与えられる信号が両方ハイレベルの場合に、ＰＴＸ［Ｘ］からＰＴＸ［Ｙ，Ｚ］が生成される。さらに、ＨＳＥＬ＿ＬとＶＳＥＬ＿Ｌに与えられる信号が両方ハイレベルの場合に、ＰＴＸ［Ｘ］からＰＴＸ［Ｙ，Ｚ］が生成される。生成されたＰＴＸ［Ｙ，Ｚ］は、転送トランジスタのゲートに入力されるように構成されている。それ以外の組み合わせについては、ＰＴＸ［Ｘ］からＰＴＸ［Ｙ，Ｚ］が生成されず、転送トランジスタのゲートには信号が入力されないように構成されている。
【００６６】
図９のＰＴＸ［１，０］は、画素５０２＿１と画素５０２＿２の転送トランジスタのゲートに入力される信号を伝達する信号線である。同様に、ＰＴＸ［１，１］は、画素５０３＿１と５０３＿２に対応し、ＰＴＸ［１，２］は、画素５０４＿１と５０４＿２に対応し、ＰＴＸ［１，３］は、画素５０５＿１と５０５＿２に対応している。ＰＴＸ［１，４］は、画素５０６＿１と５０６＿２に対応し、ＰＴＸ［１，５］は、画素５０７＿１と５０７＿２に対応している。
【００６７】
図１０は、画素５０２＿１から５０７＿２に関するタイミングチャートを示したものである。
【００６８】
（期間Ｔ１）
期間Ｔ１は、１行１列目のブロックに属する画素５０２＿１、５０２＿２、５０３＿１、５０３＿２のいずれの画素も電荷蓄積を開始しない期間である。すなわち、ＰＴＸ［０］に信号が入力されたとしても、選択回路６０１により、ＰＴＸ［１，０］とＰＴＸ［１，１］の信号を生成しないように構成する必要がある。
【００６９】
ここで、ＶＳＥＬ＿Ｌ［０］は、１行目に配されている複数の画素に共通接続される信号線であり、１行２列目のブロックには長時間露光を行う画素５０８が配されている。そのため、ＶＳＥＬ＿Ｌ［０］の信号はハイレベルとしておく必要がある。ここで、ＶＳＥＬ＿Ｌ［０］の信号がハイレベルとなっているので、もし、ＨＳＥＬ＿Ｌ［０］の信号をハイレベルとすると、ＰＴＸ［０］の信号からＰＴＸ［１，０］の信号が生成される。この結果、画素５０２＿１と５０２＿２の転送トランジスタのゲートに信号が入力されてしまう。そこで、ＨＳＥＬ＿Ｌ［０］の信号は、ローレベルとする。
【００７０】
以上のように駆動を行っているため、ＰＴＸ［０］の信号からＰＴＸ［１，０］の信号が生成されず、また、ＰＴＸ［１］の信号からＰＴＸ［１，１］の信号が生成されていない。このため、画素５０２＿１、５０２＿２、５０３＿１、５０３＿２の転送トランジスタのゲートには、信号が入力されていない。
【００７１】
他方、１行２列目のブロックに関しては、ＶＳＥＬ＿Ｌ［０］の信号がハイレベルとなっている。そのため、ＨＳＥＬ＿Ｌ［１］の信号をハイレベルとすれば、ＰＴＸ［０］の信号からＰＴＸ［２，０］の信号が生成され、かつ、ＰＴＸ［１］の信号からＰＴＸ［２，１］の信号が生成されることになる。
【００７２】
（期間Ｔ２）
期間Ｔ２は、１行１列目のブロックから３行１列目のブロックに属する画素５０２＿１から５０７＿２について、いずれの画素も電荷蓄積を開始しない期間である。すなわち、ＰＴＸ［０］からＰＴＸ［５］に信号が入力されたとしても、選択回路６０１により、ＰＴＸ［１，０］からＰＴＸ［１，５］の信号を生成しないように構成する必要がある。
【００７３】
ここで、ＶＳＥＬ＿Ｌ［０］は、１行目に配されている複数の画素に共通接続される信号線であり、１行３列目の画素ブロックには中時間露光を行う画素５０９が配されており、画素５０９は電荷蓄積を開始する必要がある。このため、ＶＳＥＬ＿Ｍ［０］の信号はハイレベルとしておく必要がある。他方、１行１列目のブロックに属する画素では、電荷蓄積を開始しないため、ＰＴＸ［１，０］および［１，１］の信号が生成されないようにする必要がある。そのため、ＨＳＥＬ＿Ｍ［０］の信号は、ローレベルとなっている。
【００７４】
また、期間Ｔ１では、１行目のブロックのうち、長時間露光を行うブロックの電荷蓄積を開始したため、期間Ｔ２では、２行目のブロックのうち、長時間露光を行うブロックの電荷蓄積を開始する必要がある。図１０では、２行３列目のブロックが長時間露光を行うため、ＶＳＥＬ＿Ｌ［１］の信号をハイレベルとする。他方、２行１列目のブロックに属する画素では、電荷蓄積を開始しないため、ＰＴＸ［１，２］および［１，３］の信号が生成されないようにする必要がある。そのため、ＨＳＥＬ＿Ｌ［０］の信号は、ローレベルとなっている。
【００７５】
以上のように駆動を行っているため、ＰＴＸ［０］からＰＴＸ［５］の信号から、ＰＴＸ［１，０］からＰＴＸ［１，５］の信号が生成されていない。
【００７６】
（期間Ｔ３）
期間Ｔ３は、１行１列目のブロックから３行１列目のブロックに属する画素５０２＿１から５０７＿２の電荷蓄積を開始する期間である。すなわち、１行１列目のブロックに属する画素５０２＿１、５０２＿２、５０３＿１、５０３＿２は、短時間露光の電荷蓄積を開始する期間である。また、２行１列目のブロックに属する画素５０４＿１、５０４＿２、５０５＿１、５０５＿２は、中時間露光の電荷蓄積を開始する期間である。さらに、３行１列目のブロックに属する画素５０６＿１、５０６＿２、５０７＿１、５０７＿２は、長時間露光の電荷蓄積を開始する期間である。
【００７７】
この場合、水平ブロック制御信号線のＨＳＥＬ＿Ｓ［０］、ＨＳＥＬ＿Ｍ［０］、ＨＳＥＬ＿Ｌ［０］の信号を全てハイレベルにする。また、垂直ブロック制御信号線のＶＳＥＬ＿Ｓ［０］、ＶＳＥＬ＿Ｍ［１］、ＨＳＥＬ＿Ｌ［２］の信号を全てハイレベルにする。これにより、ＰＴＸ［０］の信号からＰＴＸ［１，０］が生成され、画素５０２＿１と５０２＿２の転送トランジスタのゲートにＰＴＸ［１，０］が与えられる。また同様に、ＰＴＸ［１］の信号からＰＴＸ［１，１］が生成され、画素５０３＿１と５０３＿２の転送トランジスタのゲートにＰＴＸ［１，１］が与えられる。これにより、短時間蓄積が開始されることになる。
【００７８】
さらに、ＰＴＸ［２］の信号からＰＴＸ［１，２］が生成され、画素５０４＿１と５０４＿２の転送トランジスタのゲートにＰＴＸ［１，２］が与えられる。また同様に、ＰＴＸ［３］の信号からＰＴＸ［１，３］が生成され、画素５０５＿１と５０５＿２の転送トランジスタのゲートにＰＴＸ［１，３］が与えられる。これにより、中時間蓄積が開始されることになる。
【００７９】
加えて、ＰＴＸ［４］の信号からＰＴＸ［１，４］が生成され、画素５０６＿１と５０６＿２の転送トランジスタのゲートにＰＴＸ［１，４］が与えられる。また同様に、ＰＴＸ［５］の信号からＰＴＸ［１，５］が生成され、画素５０７＿１と５０７＿２の転送トランジスタのゲートにＰＴＸ［１，５］が与えられる。これにより、長時間蓄積が開始されることになる。
【００８０】
（期間Ｔ４）
期間Ｔ３では、１行１列目のブロックで短時間露光用の電荷蓄積が開始されたため、期間Ｔ４では、２行目のブロックのうち、短時間露光を行うブロックの電荷蓄積を開始する必要がある。図１０では、２行２列目のブロックが短時間露光を行うため、ＶＳＥＬ＿Ｓ［１］の信号をハイレベルとする。
【００８１】
また、期間Ｔ３では、２行１列目のブロックで中時間露光用の電荷蓄積が開始されたため、期間Ｔ４では、３行目のブロックのうち、中時間露光を行うブロックの電荷蓄積を開始する必要がある。図１０では、３行２列目のブロックが中時間露光を行うため、ＶＳＥＬ＿Ｍ［２］の信号をハイレベルとする。
【００８２】
他方、期間Ｔ３で電荷蓄積を開始した１行１列目のブロックでは、期間Ｔ４で短時間露光用の電荷蓄積を終了する必要がある。そのため、ＶＳＥＬ＿ＲＤ［０］の信号をハイレベルとしている。ＶＳＥＬ＿ＲＤは読み出し用の信号線であり、この信号線の信号をハイレベルとすれば、ＶＳＥＬやＨＳＥＬがどのようなレベルでも、ＰＴＸ［Ｘ］の信号からＰＴＸ［Ｙ，Ｚ］の信号が生成される。これにより、ＰＴＸ［Ｙ，Ｚ］の信号が画素の転送トランジスタの転送ゲートに与えられることになる。
【００８３】
また、２行１列目のブロックおよび３行１列目のブロックに属する画素５０４＿１から５０７＿２については、期間Ｔ４は、中時間露光、長時間露光を連続させるため、ＰＴＸ［Ｙ，Ｚ］の信号を画素の転送トランジスタのゲートに与えない期間となる。ここでは、ＨＳＥＬ＿Ｍ［０］、ＨＳＥＬ＿Ｌ［０］の信号はローレベルにしておき、ＰＴＸ［２］からＰＴＸ［５］の信号からＰＴＸ［Ｙ，Ｚ］の信号が生成されない。この結果、転送トランジスタのゲートに与えられる画素駆動信号が画素に与えられない。
【００８４】
（期間Ｔ５）
期間Ｔ４では、２行２列目のブロックで短時間露光用の電荷蓄積が開始されたため、期間Ｔ５では、３行目のブロックのうち、短時間露光を行うブロックの電荷蓄積を開始する必要がある。図１０では、３行３列目のブロックが短時間露光を行うため、ＶＳＥＬ＿Ｓ［２］の信号をハイレベルとする。
【００８５】
また、期間Ｔ５は、２行１列目ブロックに属する画素５０４＿１、５０４＿２、５０５＿１、５０５＿２について、中時間露光の電荷蓄積を終了する期間であり、ＰＴＸ［Ｙ，Ｚ］の信号をこれらの画素の転送トランジスタのゲートに与える必要がある。そのため、ＶＳＥＬ＿ＲＤ［１］の信号をハイレベルにする。これにより、ＰＴＸ［２］とＰＴＸ［３］からＰＴＸ［Ｙ，Ｚ］の信号が生成され、この信号が各画素の転送トランジスタのゲートに与えられる。
【００８６】
他方、３行１列目のブロックに属する画素５０６＿１から５０７＿２については、期間Ｔ５は、長時間露光を連続させるため、ＰＴＸ［Ｙ，Ｚ］の信号を画素の転送トランジスタのゲートに与えない期間となる。ＨＳＥＬ＿Ｌ［０］またはＶＳＥＬ＿Ｌ［２］の信号をローレベルにしておくことにより、ＰＴＸ［４］とＰＴＸ［５］の信号からＰＴＸ［Ｙ，Ｚ］の信号が生成されず、転送トランジスタのゲートに与えられる画素駆動信号が画素に与えられないようにしてある。
【００８７】
（期間Ｔ６）
期間Ｔ６は、３行１列目のブロックに属する画素５０６＿１、５０６＿２、５０７＿１、５０７＿２について、長時間露光の電荷蓄積を終了する期間であり、ＰＴＸ［Ｙ，Ｚ］の信号をこれらの画素の転送トランジスタのゲートに与える必要がある。そのため、ＶＳＥＬ＿ＲＤ［２］の信号をハイレベルにする。これにより、ＰＴＸ［４］とＰＴＸ［５］からＰＴＸ［Ｙ，Ｚ］の信号が生成され、この信号が各画素の転送トランジスタのゲートに与えられる。
【００８８】
上記のような構成にすることで、露光時間設定数を３種類に増やすことができる。
【００８９】
上記では詳細に説明しなかったが、図１０に記載したＰＳＥＬは、選択トランジスタＭ４をオンにするための信号を伝達する信号線であり、ＰＲＥＳは、リセットトランジスタＭ１をオンにするための信号を伝達する信号線である。垂直ブロック制御信号線群２０５として、ＰＳＥＬの信号線とＰＲＥＳの信号線が設けられている。
【００９０】
上記した水平ブロック制御信号線群２０３と垂直ブロック制御信号線群２０５を用いた画素駆動信号の選択は一例である。本実施形態の選択回路４０１は、複数の画素ブロック１０１に関する画素駆動信号の入力タイミングがそれぞれ独立に選択できるように構成された回路であれば何でもよい。
【００９１】
また、上記の例では、同一行に配されている第１画素ブロックと第２画素ブロックとで、電荷蓄積時間が異なる例を示したが、第１画素ブロックと第２画素ブロックで電荷蓄積時間を同じとし、露光開始と終了の時間を変えるような駆動を行ってもよい。複数の画素ブロック１０１に関する画素駆動信号の入力タイミングがそれぞれ独立に選択できるように構成されていれば、このような駆動も可能となる。
【００９２】
本実施形態では、２行２列の画素で１つの画素ブロックを構成し、かつ、３行３列の画素ブロックから構成される例を示しているが、この構成に限らない。さらに、上記の例では、露光時間設定数を３種類としているが、垂直ブロック制御信号ＶＳＥＬを露光時間設定数と同数の信号と読み出し用信号、水平ブロック制御信号ＨＳＥＬを露光時間設定数と同数の信号を用いることで何種類の露光時間を設定できる。
【００９３】
（実施形態３）
本実施形態では、図３に示した構成と同じ構成の画素ブロックを用いる。図１１は、各制御信号を伝達する信号線群の例を示したものである。図４とは、ＶＳＥＬの配線が異なっており、ＶＳＥＬ＿Ｌ、及び、ＶＳＥＬ＿Ｓの制御線をＶＳＥＬに一本化し、時分割でタイミング制御することで、配線及び回路規模の更なる削減を図っている。
【００９４】
図１２は、画素３０２＿１から３０５＿２に関するタイミングチャートを示したものである。
【００９５】
（期間Ｔ１）
期間Ｔ１は、１行１列目のブロックについて、長時間露光用の画素ブロックに該当する場合には、電荷蓄積を開始し、短時間露光用の画素ブロックに該当する場合には、電荷蓄積を開始しない期間である。本例では、１行１列目のブロックは短時間露光用のブロックであるため、期間Ｔ１は、画素３０２＿１、３０２＿２、３０３＿１、３０３＿２のいずれの画素も電荷蓄積を開始しない期間である。すなわち、ＰＴＸ［０］に信号が入力されたとしても、選択回路４０１により、ＰＴＸ［１，０］とＰＴＸ［１，１］の信号を生成しないように構成する必要がある。ここで、ＶＳＥＬ［０］は、１行目に配されている複数の画素に共通接続される信号線であり、１行２列目のブロックには長時間露光を行う画素３０６が配されている。そのため、ＶＳＥＬ［０］の信号はハイレベルとしておく必要がある。ＶＳＥＬ［０］の信号がハイレベルとなっているので、ＨＳＥＬ＿Ｌ［０］の信号をハイレベルとすると、ＰＴＸ［０］の信号からＰＴＸ［１，０］の信号が生成され、画素３０２＿１と３０２＿２の転送トランジスタのゲートに信号が入力されてしまう。そのため、ＨＳＥＬ＿Ｌ［０］の信号はローレベルとする。さらに、ＨＳＥＬ＿Ｓ［０］の信号がローレベルとされている。
【００９６】
以上のように駆動を行っているため、ＰＴＸ［０］の信号からＰＴＸ［１，０］の信号が生成されず、また、ＰＴＸ［１］の信号からＰＴＸ［１，１］の信号が生成されていない。このため、画素３０２＿１、３０２＿２、３０３＿１、３０３＿２の転送トランジスタのゲートには、信号が入力されていない。
【００９７】
（期間Ｔ２）
期間Ｔ２は、２行１列目のブロックについて、長時間露光用の画素ブロックに該当する場合には、電荷蓄積を開始し、短時間露光用の画素ブロックに該当する場合には、電荷蓄積は開始しない期間となる。本例では、画素３０４＿１、３０４＿２、３０５＿１、３０５＿２は、長時間露光用のブロックに属する画素であるため、期間Ｔ２は、長時間露光の電荷蓄積を開始する期間である。この場合、ＶＳＥＬ［１］の信号とＨＳＥＬ＿Ｌ［０］の信号をハイレベルとする。これにより、ＰＴＸ［２］の信号からＰＴＸ［１，２］が生成され、画素３０４＿１と３０４＿２の転送トランジスタのゲートにＰＴＸ［１，２］が与えられる。また同様に、ＰＴＸ［３］の信号からＰＴＸ［１，３］が生成され、画素３０５＿１と３０５＿２の転送トランジスタのゲートに［１，３］が与えられる。これにより、長時間蓄積が開始されることになる。
【００９８】
（期間Ｔ３）
期間Ｔ３は、１行１列目のブロックについて、短時間露光の電荷蓄積を開始する期間となる。具体的には、画素３０２＿１、３０２＿２、３０３＿１、３０３＿２について、短時間露光の電荷蓄積を開始する期間である。この場合、ＶＳＥＬ［０］の信号とＨＳＥＬ＿Ｓ［０］の信号の両方をハイレベルとする。これにより、ＰＴＸ［０］の信号からＰＴＸ［１，０］が生成され、画素３０２＿１と３０２＿２の転送トランジスタのゲートにＰＴＸ［１，０］が与えられる。また同様に、ＰＴＸ［１］の信号からＰＴＸ［１，１］が生成され、画素３０３＿１と３０３＿２の転送トランジスタのゲートにＰＴＸ［１，１］が与えられる。これにより、短時間蓄積が開始されることになる。
【００９９】
（期間Ｔ４）
期間Ｔ４は、１行１列目のブロックに属する画素３０２＿１、３０２＿２、３０３＿１、３０３＿２について、短時間露光の電荷蓄積を終了する期間であり、ＰＴＸ［Ｙ，Ｚ］の信号をこれらの画素の転送トランジスタのゲートに与える必要がある。そのため、ＶＳＥＬ＿ＲＤ［０］をハイレベルにする。ＶＳＥＬ＿ＲＤは読み出し用の信号線であり、この信号線の信号をハイレベルとすれば、ＶＳＥＬやＨＳＥＬがどのようなレベルでも、ＰＴＸ［Ｘ］の信号からＰＴＸ［Ｙ，Ｚ］の信号が生成される。これにより、ＰＴＸ［Ｙ，Ｚ］の信号が画素の転送トランジスタの転送ゲートに与えられることになる。
【０１００】
他方、２行１列目のブロックに属する画素３０４＿１、３０４＿２、３０５＿１、３０５＿２については、期間Ｔ４は、長時間露光を連続させるため、ＰＴＸ［Ｙ，Ｚ］の信号を画素の転送トランジスタのゲートに与えない期間となる。ここでは、ＨＳＥＬ＿Ｓ［０］およびＨＳＥＬ＿Ｌ［０］の信号がローレベルになっているため、ＰＴＸ［２］および［３］の信号からＰＴＸ［Ｙ，Ｚ］の信号が生成されないようになっている。
【０１０１】
（期間Ｔ５）
期間Ｔ５は、２行１列目のブロックに属する画素３０４＿１、３０４＿２、３０５＿１、３０５＿２について、長時間露光の電荷蓄積を終了する期間であり、ＰＴＸ［Ｙ，Ｚ］の信号をこれらの画素の転送トランジスタのゲートに与える必要がある。そのため、ＶＳＥＬ＿ＲＤ［１］の信号をハイレベルにする。これにより、ＰＴＸ［２］とＰＴＸ［３］からＰＴＸ［Ｙ，Ｚ］の信号が生成され、この信号が各画素の転送トランジスタのゲートに与えられる。
【０１０２】
上記では詳細に説明しなかったが、図１２に記載したＰＳＥＬは、選択トランジスタＭ４をオンにするための信号を伝達する信号線であり、ＰＲＥＳは、リセットトランジスタＭ１をオンにするための信号を伝達する信号線である。垂直ブロック制御信号線群２０５として、ＰＳＥＬの信号線とＰＲＥＳの信号線が設けられている。
【０１０３】
上記のように構成することで、ＶＳＥＬの配線を１本にできるため、回路規模の縮小、レイアウトの自由度を向上させることができる。
【０１０４】
本実施形態では、ＶＳＥＬを１本にする例について説明したが、ＨＳＥＬを１本にすることも可能である。
【０１０５】
上記した水平ブロック制御信号線群２０３と垂直ブロック制御信号線群２０５を用いた画素駆動信号の選択は一例である。本実施形態の選択回路４０１は、複数の画素ブロック１０１に関する画素駆動信号の入力タイミングがそれぞれ独立に選択できるように構成された回路であれば何でもよい。
【０１０６】
また、上記の例では、同一行に配されている第１画素ブロックと第２画素ブロックとで、電荷蓄積時間が異なる例を示したが、第１画素ブロックと第２画素ブロックで電荷蓄積時間は同じとし、露光開始と終了の時間を変えるような駆動を行ってもよい。複数の画素ブロック１０１に関する画素駆動信号の入力タイミングがそれぞれ独立に選択できるように構成されていれば、このような駆動も可能となる。
【０１０７】
本実施形態では、２行２列の画素で１つの画素ブロックを構成し、かつ、２行２列の画素ブロックから構成される例を示しているが、この構成に限らない。
【０１０８】
（実施形態４）
上記の実施形態１では、第１チップと第２チップとが積層され、第１チップに画素ブロックを設け、第２チップに選択回路を有する回路ブロックを有する例を説明した。これに対して、本実施形態では、画素と選択回路が同一のチップに設けられた例について説明を行う。
【０１０９】
図１３（Ａ）に、本実施形態に係る基板８１０を示す。タイミングジェネレータ２０８（ＴＧ２０８）は、垂直走査回路（第１走査回路）の機能を備えた垂直ブロック走査回路２０４（第１ブロック走査回路）と水平ブロック走査回路２０２（第２ブロック走査回路）にタイミング信号を提供する。また、ＴＧ２０８は、水平走査回路２０７（第２走査回路）、列回路２０６にタイミング信号を提供する。
【０１１０】
複数の回路ブロック８０１には、垂直ブロック制御信号線群２０５を介して、垂直ブロック走査回路２０４から信号が入力される。垂直ブロック走査回路２０４は、行方向に配されている複数の画素の駆動タイミングを制御する信号を出力する。また、複数の回路ブロック８０１には、水平ブロック制御信号線群２０３を介して、水平ブロック走査回路２０２から信号が入力される。さらに、複数の回路ブロック８０１は列回路２０６が電気的に接続されている。水平ブロック走査回路２０２は、列方向に配された複数の画素の駆動タイミングを制御する信号を出力する。
【０１１１】
図１３（Ｂ）に、複数の回路ブロック８０１の構成を示す。複数の回路ブロック８０１は、選択回路４０１と複数の画素ブロック３０１を有する。複数の画素ブロック３０１のそれぞれには、複数の画素が設けられている。例えば、２行２列の計４つの画素で１つの画素ブロックを構成している。上記の構成にすることで、積層構造ではない場合でも、各画素ブロックそれぞれ独立に選択し、露光時間を制御することができる。
【０１１２】
また、図１３（Ｂ）では、２行２列の画素ブロックの例を示しているが、この構成に限るものではない。
【０１１３】
（実施形態５）
上記実施形態４では、各回路ブロックの中に画素ブロックと選択回路を設ける例を説明した。これに対して、本実施形態では、画素ブロックが設けられている領域とは異なる領域に、選択回路が設けられている点が異なる。
【０１１４】
図１４に、本実施形態に係る基板９１０を示す。タイミングジェネレータ２０８（ＴＧ２０８）は、垂直ブロック走査回路２０４（第１ブロック走査回路）、水平ブロック走査回路２０２（第２ブロック走査回路）、水平走査回路２０７（第２走査回路）、列回路２０６にタイミング信号を提供する。
【０１１５】
選択回路ブロック４０１＿１から４０１＿４には、垂直ブロック制御信号線群２０５を介して、垂直ブロック走査回路２０４から信号が入力される。垂直ブロック走査回路２０４は、行方向に配されている複数の画素の駆動タイミングを制御する信号を出力する。また、選択回路ブロック４０１＿１から４０１＿４には、水平ブロック制御信号線群２０３を介して、水平ブロック走査回路２０２から信号が入力される。水平ブロック走査回路２０２は、列方向に配された複数の画素の駆動タイミングを制御する信号を出力する。
【０１１６】
画素ブロック１０１＿１から１０１＿４には、選択回路ブロック４０１＿１から４０１＿４のそれぞれから電荷蓄積タイミングを制御する信号が入力される。さらに、画素ブロック１０１＿１から１０１＿４は列回路２０６が電気的に接続されている。
【０１１７】
上記の構成にすることで、積層構造ではない場合でも、各画素ブロックそれぞれ独立に選択し、露光時間を制御することができる。
【０１１８】
（実施形態６）
本実施形態の撮像システム及び移動体について、図１５を用いて説明する。本実施形態では、車載カメラに関する撮像システムの一例を示す。図１５は、車両システムとこれに搭載される撮像システムの一例を示したものである。撮像システム７０１は、撮像装置７０２、画像前処理部７１５、集積回路７０３、光学系７１４を含む。光学系７１４は、撮像装置７０２に被写体の光学像を結像する。撮像装置７０２は、光学系７１４により結像された被写体の光学像を電気信号に変換する。撮像装置７０２は、上述の各実施形態のいずれかの撮像装置である。画像前処理部７１５は、撮像装置７０２から出力された信号に対して所定の信号処理を行う。撮像システム７０１には、光学系７１４、撮像装置７０２及び画像前処理部７１５が、少なくとも２組設けられており、各組の画像前処理部７１５からの出力が集積回路７０３に入力されるようになっている。
【０１１９】
集積回路７０３は、撮像システム用途向けの集積回路であり、メモリ７０５を含む画像処理部７０４、光学測距部７０６、視差演算部７０７、物体認知部７０８、異常検出部７０９を含む。画像処理部７０４は、画像前処理部７１５の出力信号に対して、現像処理や欠陥補正等の画像処理を行う。メモリ７０５は、撮像画像の一次記憶、撮像画素の欠陥位置を格納する。光学測距部７０６は、被写体の合焦や、測距を行う。視差演算部７０７は、複数の撮像装置７０２により取得された複数の画像データから視差（視差画像の位相差）の算出を行う。物体認知部７０８は、車、道、標識、人等の被写体の認知を行う。異常検出部７０９は、撮像装置７０２の異常を検出すると、主制御部７１３に異常を発報する。
【０１２０】
集積回路７０３は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよいし、これらの組合せによって実現されてもよい。また、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）等によって実現されてもよいし、これらの組合せによって実現されてもよい。
【０１２１】
主制御部７１３は、撮像システム７０１、車両センサ７１０、制御ユニット７２０等の動作を統括・制御する。なお、主制御部７１３を持たず、撮像システム７０１、車両センサ７１０、制御ユニット７２０が個別に通信インターフェースを有して、それぞれが通信ネットワークを介して制御信号の送受を行う（例えばＣＡＮ規格）方法も取りうる。
【０１２２】
集積回路７０３は、主制御部７１３からの制御信号を受け或いは自身の制御部によって、撮像装置７０２へ制御信号や設定値を送信する機能を有する。例えば、集積回路７０３は、撮像装置７０２内の電圧スイッチ１３をパルス駆動させるための設定や、フレーム毎に電圧スイッチ１３を切り替える設定等を送信する。
【０１２３】
撮像システム７０１は、車両センサ７１０に接続されており、車速、ヨーレート、舵角などの自車両走行状態及び自車外環境や他車・障害物の状態を検出することができる。車両センサ７１０は、視差画像から対象物までの距離情報を取得する距離情報取得手段でもある。また、撮像システム７０１は、自動操舵、自動巡行、衝突防止機能等の種々の運転支援を行う運転支援制御部７１１に接続されている。特に、衝突判定機能に関しては、撮像システム７０１や車両センサ７１０の検出結果を基に他車・障害物との衝突推定・衝突有無を判定する。これにより、衝突が推定される場合の回避制御、衝突時の安全装置起動を行う。
【０１２４】
また、撮像システム７０１は、衝突判定部での判定結果に基づいて、ドライバーに警報を発する警報装置７１２にも接続されている。例えば、衝突判定部の判定結果として衝突可能性が高い場合、主制御部７１３は、ブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして、衝突を回避、被害を軽減する車両制御を行う。警報装置７１２は、音等の警報を鳴らす、カーナビゲーションシステムやメーターパネルなどの表示部画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。
【０１２５】
本実施形態では、車両の周囲、例えば前方又は後方を撮像システム７０１で撮影する。図１５（ｂ）に、車両前方を撮像システム７０１で撮像する場合の撮像システム７０１の配置例を示す。
【０１２６】
また、本実施形態では、他の車両と衝突しない制御を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。さらに、撮像システム７０１は、自車両等の車両に限らず、例えば、船舶、航空機或いは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。
【０１２７】
（その他の実施形態）
以上、各実施形態について説明したが、本発明はこれらの実施形態に制限されるものではなく、様々な変更および変形が可能である。また、各実施形態は相互に適用可能である。
【符号の説明】
【０１２８】
１０１  画素ブロック
２０１  回路ブロック
３０１  画素
４００  第１基板
４１０  第２基板
【図１】
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【図２】
2020010165.tif 000004
【図３】
2020010165.tif 000005
【図４】
2020010165.tif 000006
【図５】
2020010165.tif 000007
【図６】
2020010165.tif 000008
【図７】
2020010165.tif 000009
【図８】
2020010165.tif 000010
【図９】
2020010165.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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