(57)【要約】      （修正有）【課題】強誘電体の特性を有するゲート誘電膜を含む負性容量トランジスタ（ＮＣＦＥＴ）で、多様なしきい電圧を実現できる半導体装置を提供する。【解決手段】半導体装置は、基板１００上に形成された第１〜３フィン型トランジスタＮＦ１〜３を含む。ＮＦ１〜３は、それぞれ３次元チャネルを用いるフィン型トランジスタ（ｆｉｎＦＥＴ）である。又、ＮＦ１〜３は、それぞれ負性容量（Ｎｅｇａｔｉｖｅ  Ｃａｐａｃｉｔｏｒ）を用いるＮＣ（Ｎｅｇａｔｉｖｅ  Ｃａｐａｃｉｔａｎｃｅ）ＦＥＴである。ここで負性容量は、負のキャパシタンスを有するキャパシタとして、正のキャパシタに負性容量を直列接続してキャパシタンスを増加させるキャパシタである。ＮＣＦＥＴのＮＦ１〜３は、強誘電体の特性を有する絶縁膜を含み得る。ＮＦ１〜３は、それぞれ常温で６０ｍＶ／ｄｅｃａｄｅ未満のサブスレッショルドスイングを有する。【選択図】図１
2020010033.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、第１ゲートスタックを含む第１トランジスタと、
前記基板上に、第２ゲートスタックを含む第２トランジスタとを含み、
前記第１ゲートスタックは、前記基板上の第１強誘電体物質膜と、前記第１強誘電体物質膜上に前記第１強誘電体物質膜と接触する第１仕事関数調整膜と、前記第１仕事関数調整膜上の第１上部ゲート電極とを含み、
前記第２ゲートスタックは、前記基板上の第２強誘電体物質膜と、前記第２強誘電体物質膜上に前記第２強誘電体物質膜と接触する第２仕事関数調整膜と、前記第２仕事関数調整膜上の第２上部ゲート電極とを含み、
前記第１仕事関数調整膜は、前記第２仕事関数調整膜と同じ物質を含み、
前記第１ゲートスタックの有効仕事関数は、前記第２ゲートスタックの有効仕事関数と異なる半導体装置。
【請求項２】
前記第１強誘電体物質膜は、前記第２強誘電体物質膜と同じ物質を含み、
前記第１仕事関数調整膜の厚さは、前記第２仕事関数調整膜の厚さより小さい、請求項１に記載の半導体装置。
【請求項３】
前記第１ゲートスタックの有効仕事関数は、前記第２ゲートスタックの有効仕事関数より小さく、
前記第１仕事関数調整膜は、チタニウム窒化物を含む、請求項２に記載の半導体装置。
【請求項４】
前記基板上に、第３ゲートスタックを含む第３トランジスタをさらに含み、
前記第３ゲートスタックは、前記基板上の第３強誘電体物質膜と、前記第３強誘電体物質膜上に前記第３強誘電体物質膜と接触する第３仕事関数調整膜と、前記第３仕事関数調整膜上の第３上部ゲート電極とを含み、
前記第３仕事関数調整膜は、前記第１仕事関数調整膜と同じ物質を含み、
前記第３仕事関数調整膜の厚さは、前記第１仕事関数調整膜の厚さと実質的に同一であり、
前記第１強誘電体物質膜および前記第３強誘電体物質膜は、金属酸化物を含み、
前記第３強誘電体物質膜は、仕事関数調整物質を含み、
前記第１強誘電体物質膜は、前記仕事関数調整物質を含まない、請求項２に記載の半導体装置。
【請求項５】
前記第１仕事関数調整膜の厚さは、前記第２仕事関数調整膜の厚さと実質的に同一であり、
前記第１強誘電体物質膜および前記第２強誘電体物質膜は、金属酸化物を含み、
前記第１強誘電体物質膜は、仕事関数調整物質を含み、
前記第２強誘電体物質膜は、前記仕事関数調整物質を含まない、請求項１に記載の半導体装置。
【請求項６】
前記第１ゲートスタックの有効仕事関数は、前記第２ゲートスタックの有効仕事関数より小さく、
前記金属酸化物は、ハフニウム（Ｈｆ）を含み、
前記仕事関数調整物質は、ランタン（Ｌａ）、マグネシウム（Ｍｇ）およびイットリウム（Ｙ）のうち少なくとも一つを含む、請求項５に記載の半導体装置。
【請求項７】
前記第１ゲートスタックの有効仕事関数は、前記第２ゲートスタックの有効仕事関数より大きく、
前記金属酸化物は、ハフニウム（Ｈｆ）を含み、
前記仕事関数調整物質は、アルミニウム（Ａｌ）、チタニウム（Ｔｉ）およびニオビウム（Ｎｂ）のうち少なくとも一つを含む、請求項５に記載の半導体装置。
【請求項８】
前記基板上に、第３ゲートスタックを含む第３トランジスタをさらに含み、
前記第３ゲートスタックは、前記基板上の第３強誘電体物質膜と、前記第３強誘電体物質膜上に前記第３強誘電体物質膜と接触する第３仕事関数調整膜と、前記第３仕事関数調整膜上の第３上部ゲート電極とを含み、
前記第３仕事関数調整膜は、前記第２仕事関数調整膜と同じ物質を含み、
前記第３仕事関数調整膜の厚さは、前記第２仕事関数調整膜の厚さより大きく、
前記第３強誘電体物質膜は、前記金属酸化物を含み、
前記第３強誘電体物質膜は、前記仕事関数調整物質を含まない、請求項５に記載の半導体装置。
【請求項９】
前記第１トランジスタおよび前記第２トランジスタは、それぞれＮＣ（ｎｅｇａｔｉｖｅ  ｃａｐａｃｉｔａｎｃｅ）ＦＥＴである、請求項１に記載の半導体装置。
【請求項１０】
基板上に、第１ゲートスタックを含む第１トランジスタと、
前記基板上に、第２ゲートスタックを含む第２トランジスタとを含み、
前記第１ゲートスタックは、前記基板上の第１強誘電体物質膜と、前記第１強誘電体物質膜上に前記第１強誘電体物質膜と接触する第１仕事関数調整膜と、前記第１仕事関数調整膜上の第１上部ゲート電極とを含み、
前記第２ゲートスタックは、前記基板上の第２強誘電体物質膜と、前記第２強誘電体物質膜上に前記第２強誘電体物質膜と接触する第２仕事関数調整膜と、前記第２仕事関数調整膜上の第２上部ゲート電極とを含み、
前記第１強誘電体物質膜および前記第２強誘電体物質膜は、同じ物質を含み、
前記第１強誘電体物質膜の厚さは、前記第２強誘電体物質膜の厚さと同一であり、
前記第１ゲートスタックの有効仕事関数は、前記第２ゲートスタックの有効仕事関数と異なる半導体装置。
【請求項１１】
前記第１仕事関数調整膜は、前記第２仕事関数調整膜と同じ物質を含み、
前記第１仕事関数調整膜の厚さは、前記第２仕事関数調整膜の厚さより小さい、請求項１０に記載の半導体装置。
【請求項１２】
前記第１ゲートスタックの有効仕事関数は、前記第２ゲートスタックの有効仕事関数より小さく、
前記第１仕事関数調整膜は、チタニウム窒化物を含む、請求項１１に記載の半導体装置。
【請求項１３】
前記第１仕事関数調整膜は、前記第２仕事関数調整膜と異なる物質を含む、請求項１０に記載の半導体装置。
【請求項１４】
前記第１ゲートスタックの有効仕事関数は、前記第２ゲートスタックの有効仕事関数より小さく、
前記第１仕事関数調整膜は、チタニウム炭窒化物（ＴｉＣＮ）、チタニウム窒化物（ＴｉＮ）およびタングステン炭窒化物（ＷＣＮ）のうち少なくとも一つを含み、
前記第２仕事関数調整膜は、白金（Ｐｔ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、モリブデン窒化物（ＭｏＮ）およびモリブデン（Ｍｏ）のうち少なくとも一つを含む、請求項１３に記載の半導体装置。
【請求項１５】
前記第１ゲートスタックの有効仕事関数は、前記第２ゲートスタックの有効仕事関数より大きく、
前記第１仕事関数調整膜は、チタニウム炭窒化物（ＴｉＣＮ）、チタニウム窒化物（ＴｉＮ）およびタングステン炭窒化物（ＷＣＮ）のうち少なくとも一つを含み、
前記第２仕事関数調整膜は、タングステン（Ｗ）、チタニウムシリコン窒化物（ＴｉＳｉＮ）、チタニウムアルミニウム窒化物（ＴｉＡｌＮ）、チタニウムホウ素窒化物（ＴｉＢＮ）およびタンタル窒化物（ＴａＮ）のうち少なくとも一つを含む、請求項１３に記載の半導体装置。
【請求項１６】
前記基板上に、第３ゲートスタックを含む第３トランジスタをさらに含み、
前記第３ゲートスタックは、前記基板上の第３強誘電体物質膜と、前記第３強誘電体物質膜上に前記第３強誘電体物質膜と接触する第３仕事関数調整膜と、前記第３仕事関数調整膜上の第３上部ゲート電極とを含み、
前記第３仕事関数調整膜は、前記第１仕事関数調整膜と同じ物質を含み、
前記第３仕事関数調整膜の厚さは、前記第１仕事関数調整膜の厚さより大きく、
前記第３強誘電体物質膜は、前記第１強誘電体物質膜と同じ物質を含み、
前記第３強誘電体物質膜の厚さは、前記第１強誘電体物質膜の厚さと同一である、請求項１３に記載の半導体装置。
【請求項１７】
基板上に、第１ゲートスタックを含む第１ＮＣＦＥＴと、
前記基板上に、第２ゲートスタックを含む第２ＮＣＦＥＴとを含み、
前記第１ゲートスタックは、前記基板上の第１界面膜と、前記第１界面膜上の第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に前記第１ゲート絶縁膜と接触する第１仕事関数調整膜と、前記第１仕事関数調整膜上の第１上部ゲート電極とを含み、
前記第２ゲートスタックは、前記基板上の第２界面膜と、前記第２界面膜上の第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に前記第２ゲート絶縁膜と接触する第２仕事関数調整膜と、前記第２仕事関数調整膜上の第２上部ゲート電極とを含み、
前記第１ゲートスタックの構造は、前記第２ゲートスタックの構造と異なり、
前記第１ゲートスタックの有効仕事関数は、前記第２ゲートスタックの有効仕事関数と異なる半導体装置。
【請求項１８】
前記第１ゲート絶縁膜は、前記第２ゲート絶縁膜と同じ物質を含み、
前記第１ゲート絶縁膜の厚さは、前記第２ゲート絶縁膜の厚さと同一であり、
前記第１仕事関数調整膜は、前記第２仕事関数調整膜と同じ物質を含み、
前記第１仕事関数調整膜の厚さは、前記第２仕事関数調整膜の厚さと異なる、請求項１７に記載の半導体装置。
【請求項１９】
前記第１ゲート絶縁膜は、前記第２ゲート絶縁膜と同じ金属酸化物を含み、
前記第１仕事関数調整膜は、前記第２仕事関数調整膜と同じ物質を含み、
前記第１仕事関数調整膜の厚さは、前記第２仕事関数調整膜の厚さと同一であり、
前記第１ゲート絶縁膜は、仕事関数調整物質を含み、
前記第２ゲート絶縁膜は、前記仕事関数調整物質を含まない、請求項１７に記載の半導体装置。
【請求項２０】
前記第１ゲート絶縁膜は、前記第２ゲート絶縁膜と同じ物質を含み、
前記第１ゲート絶縁膜の厚さは、前記第２ゲート絶縁膜の厚さと同一であり、
前記第１仕事関数調整膜は、前記第２仕事関数調整膜と異なる物質を含む、請求項１７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、強誘電体物質（ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ｍａｔｅｒｉａｌ）を用いる負性容量（ｎｅｇａｔｉｖｅ  ｃａｐａｃｉｔａｎｃｅ，ＮＣ）を備えるトランジスタを含む半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴトランジスタが開発された後、集積回路の集積度は持続的に増加してきた。例えば、集積回路の集積度は、２年ごとに単位チップ面積当たり総トランジスタの数が２倍に増加する傾向を示してきた。このような集積回路の集積度を増加させるために、個々のトランジスタの大きさは持続して減少した。これと共に、小型化されたトランジスタの性能を向上させるための半導体技術が登場した。
【０００３】
このような半導体技術には、ゲート容量を向上させて漏洩電流を減少させる高誘電率金属ゲート（Ｈｉｇｈ−Ｋ  Ｍｅｔａｌ  Ｇａｔｅ，ＨＫＭＧ）技術およびドレイン電圧によってチャネル領域の電位が影響を受ける短チャネル効果（ｓｈｏｒｔ  ｃｈａｎｎｅｌ  ｅｆｆｅｃｔ，ＳＣＥ）を改善できるＦｉｎＦＥＴ技術がある。
【０００４】
しかし、トランジスタの大きさの小型化に比べて、トランジスタの駆動電圧の低電圧化は大きく改善されなかった。そのため、ＣＭＯＳトランジスタの電力密度は、指数的に増加している。電力密度を減少させるためには、駆動電圧の低電圧化が必ず必要である。しかし、シリコン基盤のＭＯＳＦＥＴは、熱放出基盤の物理的動作特性を有するので、非常に低い供給電圧を実現することが難しい。
【０００５】
そのために、常温でサブスレッショルドスイング（ｓｕｂｔｈｒｅｓｈｏｌｄ  ｓｗｉｎｇ，ＳＳ）の物理的限界として知られている６０ｍＶ／ｄｅｃａｄｅ、それ以下のサブスレッショルドスイングを有するトランジスタの開発の必要性が台頭した。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、強誘電体の特性を有するゲート誘電膜を含む負性容量トランジスタ（ＮＣＦＥＴ）で、多様なしきい電圧を実現できる半導体装置を提供することにある。
【０００７】
本発明が解決しようとする課題は、以上で言及した課題に制限されず、言及されていないまた他の課題は以下の記載から当業者に明確に理解されるであろう。
【課題を解決するための手段】
【０００８】
前記課題を解決するための本発明の半導体装置の一態様（ａｓｐｅｃｔ）は、基板上に、第１ゲートスタックを含む第１トランジスタと、前記基板上に、第２ゲートスタックを含む第２トランジスタとを含み、前記第１ゲートスタックは、前記基板上の第１強誘電体物質膜（ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ｍａｔｅｒｉａｌ  ｌａｙｅｒ）と、前記第１強誘電体物質膜上に前記第１強誘電体物質膜と接触する第１仕事関数調整膜と、前記第１仕事関数調整膜上の第１上部ゲート電極とを含み、前記第２ゲートスタックは、前記基板上の第２強誘電体物質膜と、前記第２強誘電体物質膜上に前記第２強誘電体物質膜と接触する第２仕事関数調整膜と、前記第２仕事関数調整膜上の第２上部ゲート電極とを含み、前記第１仕事関数調整膜は、前記第２仕事関数調整膜と同じ物質を含み、前記第１ゲートスタックの有効仕事関数は、前記第２ゲートスタックの有効仕事関数と異なる。
【０００９】
前記課題を解決するための本発明の半導体装置の他の態様は、基板上に、第１ゲートスタックを含む第１トランジスタと、前記基板上に、第２ゲートスタックを含む第２トランジスタとを含み、前記第１ゲートスタックは、前記基板上の第１強誘電体物質膜と、前記第１強誘電体物質膜上に前記第１強誘電体物質膜と接触する第１仕事関数調整膜と、前記第１仕事関数調整膜上の第１上部ゲート電極とを含み、前記第２ゲートスタックは、前記基板上の第２強誘電体物質膜と、前記第２強誘電体物質膜上に前記第２強誘電体物質膜と接触する第２仕事関数調整膜と、前記第２仕事関数調整膜上の第２上部ゲート電極とを含み、前記第１強誘電体物質膜および前記第２強誘電体物質膜は、同じ物質を含み、前記第１強誘電体物質膜の厚さは、前記第２強誘電体物質膜の厚さと同一であり、前記第１ゲートスタックの有効仕事関数は、前記第２ゲートスタックの有効仕事関数と異なる。
【００１０】
前記課題を解決するための本発明の半導体装置のまた他の態様は、基板上に、第１ゲートスタックを含む第１ＮＣＦＥＴと、前記基板上に、第２ゲートスタックを含む第２ＮＣＦＥＴとを含み、前記第１ゲートスタックは、前記基板上の第１界面膜と、前記第１界面膜上の第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に前記第１ゲート絶縁膜と接触する第１仕事関数調整膜と、前記第１仕事関数調整膜上の第１上部ゲート電極とを含み、前記第２ゲートスタックは、前記基板上の第２界面膜と、前記第２界面膜上の第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に前記第２ゲート絶縁膜と接触する第２仕事関数調整膜と、前記第２仕事関数調整膜上の第２上部ゲート電極とを含み、前記第１ゲートスタックの構造は、前記第２ゲートスタックの構造と異なり、前記第１ゲートスタックの有効仕事関数は、前記第２ゲートスタックの有効仕事関数と異なる。
【００１１】
本発明のその他具体的な事項は、詳細な説明および図面に含まれている。
【図面の簡単な説明】
【００１２】
【図１】本発明のいくつかの実施形態による半導体装置を説明するための断面図である。
【図２】図１の第１フィン型トランジスタＮＦ１を示す斜視図である。
【図３】図１の半導体装置の効果を説明するための概念図である。
【図４】本発明のいくつかの実施形態による半導体装置を説明するための断面図である。
【図５】本発明のいくつかの実施形態による半導体装置を説明するための図である。
【図６】本発明のいくつかの実施形態による半導体装置を説明するための図である。
【図７】本発明のいくつかの実施形態による半導体装置を説明するための図である。
【図８】本発明のいくつかの実施形態による半導体装置を説明するための図である。
【図９】本発明のいくつかの実施形態による半導体装置を説明するための断面図である。
【図１０】本発明のいくつかの実施形態による半導体装置を説明するための図である。
【図１１】本発明のいくつかの実施形態による半導体装置を説明するための図である。
【図１２】本発明のいくつかの実施形態による半導体装置を説明するための図である。
【図１３】本発明のいくつかの実施形態による半導体装置を説明するための図である。
【図１４】本発明のいくつかの実施形態による半導体装置を説明するための図である。
【図１５】本発明のいくつかの実施形態による半導体装置を説明するための図である。
【図１６】本発明のいくつかの実施形態による半導体装置を説明するための断面図である。
【発明を実施するための形態】
【００１３】
本発明のいくつかの実施形態による半導体装置に関する図面において、例示的にフィン型パターン形状のチャネル領域を含むフィン型トランジスタ（ＦｉｎＦＥＴ）を示すが、これに制限されるものではない。本発明のいくつかの実施形態による半導体装置で開示される内容はナノワイヤを含むトランジスタ、ナノシート（ｓｈｅｅｔ）を含むトランジスタ、または３次元（３Ｄ）トランジスタに適用されることはもちろんである。また、本発明のいくつかの実施形態による半導体装置で開示される内容は、平面（ｐｌａｎａｒ）トランジスタに適用されることもできる。
【００１４】
図１は本発明のいくつかの実施形態による半導体装置を説明するための断面図である。図２は図１の第１フィン型トランジスタＮＦ１を示す斜視図である。図３は図１の半導体装置の効果を説明するための概念図である。
【００１５】
参考までに、図１および図２は第１ないし第３フィン型トランジスタ（ＮＦ１，ＮＦ２，ＮＦ３）のソース／ドレイン領域が示されていないが、説明の便宜のためであり、これに制限されるものではない。また、図１の第１フィン型トランジスタＮＦ１の断面は、図２のＡ−Ａに沿って切断した断面であり得る。
【００１６】
図１を参照すると、本発明のいくつかの実施形態による半導体装置は、基板１００上に形成された第１フィン型トランジスタＮＦ１、第２フィン型トランジスタＮＦ２および第３フィン型トランジスタＮＦ３を含み得る。
【００１７】
第１ないし第３フィン型トランジスタ（ＮＦ１，ＮＦ２，ＮＦ３）は、それぞれ３次元チャネルを用いるフィン型トランジスタ（ｆｉｎＦＥＴ）であり得る。一例として、第１ないし第３フィン型トランジスタ（ＮＦ１，ＮＦ２，ＮＦ３）は、同じ導電型（例えば、Ｎ型またはＰ型）のトランジスタであり得る。他の例として、第１ないし第３フィン型トランジスタ（ＮＦ１，ＮＦ２，ＮＦ３）のうち少なくとも一つ以上は、Ｐ型のトランジスタであり、残りはＮ型のトランジスタであり得る。
【００１８】
第１ないし第３フィン型トランジスタ（ＮＦ１，ＮＦ２，ＮＦ３）は、それぞれ負性容量（Ｎｅｇａｔｉｖｅ  Ｃａｐａｃｉｔｏｒ）を用いるＮＣ（Ｎｅｇａｔｉｖｅ  Ｃａｐａｃｉｔａｎｃｅ）ＦＥＴであり得る。ここで、負性容量は、負のキャパシタンスを有するキャパシタとして、正のキャパシタに負性容量を直列接続してキャパシタンスを増加させるキャパシタであり得る。
【００１９】
ＮＣＦＥＴの第１ないし第３フィン型トランジスタ（ＮＦ１，ＮＦ２，ＮＦ３）は、強誘電体の特性を有する絶縁膜を含み得る。第１ないし第３フィン型トランジスタ（ＮＦ１，ＮＦ２，ＮＦ３）は、それぞれ常温で６０ｍＶ／ｄｅｃａｄｅ未満のサブスレッショルドスイング（ｓｕｂｔｈｒｅｓｈｏｌｄ  ｓｗｉｎｇ（ＳＳ））を有し得る。
【００２０】
基板１００上に、第１ないし第３フィン型トランジスタ（ＮＦ１，ＮＦ２，ＮＦ３）が形成される場合を示すが、説明の便宜のためであり、これに制限されるものではない。基板１００上に、第１ないし第３フィン型トランジスタ（ＮＦ１，ＮＦ２，ＮＦ３）のうち少なくとも２個のトランジスタが形成され得ることはもちろんである。
【００２１】
先ず、図１および図２を参照して第１フィン型トランジスタＮＦ１を説明すると、第１フィン型トランジスタＮＦ１は、第１フィン型パターンＦ１と、第１ゲートスタック１１０と、第１ゲートスペーサ１４０とを含み得る。第１ゲートスタック１１０は、第１界面膜１１５と、第１強誘電体物質膜（ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ｍａｔｅｒｉａｌ  ｌａｙｅｒ）１２０と、第１仕事関数調整膜１２５と、第１挿入導電膜１３０と、第１充填膜１３５とを含み得る。
【００２２】
基板１００は、バルクシリコンまたはＳＯＩ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）であり得る。これとは異なり、基板１００はシリコン基板であり得、または他の物質、例えば、シリコンゲルマニウム、ＳＧＯＩ（ｓｉｌｉｃｏｎ  ｇｅｒｍａｎｉｕｍ  ｏｎ  ｉｎｓｕｌａｔｏｒ）、アンチモン化インジウム、鉛テルル化合物、インジウム砒素、インジウム燐化物、ガリウム砒素またはアンチモン化ガリウムを含み得るが、これに限定されるものではない。
【００２３】
第１フィン型パターンＦ１は基板１００から突出し得る。第１フィン型パターンＦ１は基板１００上に、第１方向（Ｘ）に沿って長く延び得る。
【００２４】
第１フィン型パターンＦ１は、基板１００の一部であり得、基板１００から成長したエピタキシャル層（ｅｐｉｔａｘｉａｌ  ｌａｙｅｒ）を含み得る。第１フィン型パターンＦ１は、元素半導体物質であるシリコンまたはゲルマニウムを含み得る。また、第１フィン型パターンＦ１は、化合物半導体を含み得、例えば、ＩＶ−ＩＶ族化合物半導体またはＩＩＩ−Ｖ族化合物半導体を含み得る。
【００２５】
ＩＶ−ＩＶ族化合物半導体は、例えば、炭素（Ｃ）、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）のうち少なくとも２個以上を含む二元化合物（ｂｉｎａｒｙ  ｃｏｍｐｏｕｎｄ）、三元化合物（ｔｅｒｎａｒｙ  ｃｏｍｐｏｕｎｄ）またはこれらにＩＶ族元素がドーピングされた化合物であり得る。ＩＩＩ−Ｖ族化合物半導体は、例えば、ＩＩＩ族元素としてアルミニウム（Ａｌ）、ガリウム（Ｇａ）およびインジウム（Ｉｎ）のうち少なくとも一つと、Ｖ族元素のリン（Ｐ）、砒素（Ａｓ）およびアンチモニウム（Ｓｂ）のうち一つが結合されて形成される二元化合物、三元化合物または四元化合物のうち一つであり得る。
【００２６】
フィールド絶縁膜１０５は、基板１００上に形成され得る。フィールド絶縁膜１０５は、第１フィン型パターン１１０の側壁の一部上に配置され得る。
【００２７】
第１フィン型パターンＦ１の上面は、フィールド絶縁膜１０５の上面より上に突出し得る。フィールド絶縁膜１０５は、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜のうち少なくとも一つを含み得る。
【００２８】
層間絶縁膜１９０は、フィールド絶縁膜１０５上に配置され得る。第１ゲートトレンチ１４０ｔは層間絶縁膜１９０内に形成され得る。第１ゲートトレンチ１４０ｔは、第１ゲートスペーサ１４０により定義される。
【００２９】
第１ゲートスペーサ１４０は、例えば、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）、シリコン酸化物（ＳｉＯ２）、およびシリコン酸炭窒化物（ＳｉＯＣＮ）のうち少なくとも一つを含み得る。
【００３０】
層間絶縁膜１９０は、例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、ＦＯＸ（Ｆｌｏｗａｂｌｅ  Ｏｘｉｄｅ）、ＴＯＳＺ（Ｔｏｎｅｎ  ＳｉｌａＺｅｎｅ）、ＵＳＧ（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａ  Ｇｌａｓｓ）、ＢＳＧ（Ｂｏｒｏｓｉｌｉｃａ  Ｇｌａｓｓ）、ＰＳＧ（ＰｈｏｓｐｈｏＳｉｌｉｃａ  Ｇｌａｓｓ）、ＢＰＳＧ（ＢｏｒｏＰｈｏｓｐｈｏＳｉｌｉｃａ  Ｇｌａｓｓ）、ＰＥＴＥＯＳ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）、ＦＳＧ（Ｆｌｕｏｒｉｄｅ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＣＤＯ（Ｃａｒｂｏｎ  Ｄｏｐｅｄ  ｓｉｌｉｃｏｎ  Ｏｘｉｄｅ）、キセロゲル（Ｘｅｒｏｇｅｌ）、エアロゲル（Ａｅｒｏｇｅｌ）、非晶質フッ素化炭素（Ａｍｏｒｐｈｏｕｓ  Ｆｌｕｏｒｉｎａｔｅｄ  Ｃａｒｂｏｎ）、ＯＳＧ（Ｏｒｇａｎｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、パリレン（Ｐａｒｙｌｅｎｅ）、ＢＣＢ（ｂｉｓ−ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅｓ）、ＳｉＬＫ、ポリイミド（ｐｏｌｙｉｍｉｄｅ）、多孔質ポリマー材料（ｐｏｒｏｕｓ  ｐｏｌｙｍｅｒｉｃ  ｍａｔｅｒｉａｌ）またはこれらの組み合わせを含み得るが、これに制限されるものではない。
【００３１】
第１ゲートスタック１１０は、第１ゲートトレンチ１４０ｔ内に形成され得る。第１ゲートスタック１１０は、第１ゲートトレンチ１４０ｔを全体的に埋め、第１ゲートスタック１１０の上面は、層間絶縁膜１９０の上面と同一平面に置かれる場合を示すが、これに制限されるものではない。
【００３２】
図面に示した場合とは異なり、第１ゲートスタック１１０上に、第１ゲートトレンチ１４０ｔの一部を埋め込むキャッピングパターンが形成されることもできる。このような場合、キャッピングパターンの上面が層間絶縁膜１９０の上面と同一平面に置かれ得る。
【００３３】
第１界面膜（ｉｎｔｅｒｆａｃｉａｌ  ｌａｙｅｒ）１１５は、基板１００上に形成され得る。第１界面膜１１５は、第１フィン型パターンＦ１上に形成され得る。
【００３４】
第１界面膜１１５は、第１ゲートトレンチ１４０ｔ内に形成され得る。第１界面膜１１５は、第１ゲートトレンチ１４０ｔの底面にのみ形成される場合を示すが、これに制限されるものではない。製造方法によって、第１界面膜１１５は、第１ゲートトレンチ１４０ｔの側壁上にも形成され得る。
【００３５】
第１フィン型パターンＦ１がシリコンを含むとき、第１界面膜１１５は、シリコン酸化膜を含み得る。第１界面膜１１５は、例えば、化学酸化法、紫外線酸化（ＵＶ  ｏｘｉｄａｔｉｏｎ）法またはデュアルプラズマ酸化（Ｄｕａｌ  Ｐｌａｓｍａ  ｏｘｉｄａｔｉｏｎ）法などを用いて形成され得るが、これに制限されるものではない。
【００３６】
第１強誘電体物質膜１２０は、第１界面膜１１５上に形成され得る。第１強誘電体物質膜１２０は、第１ゲートトレンチ１４０ｔの内壁に沿って形成され得る。例えば、第１強誘電体物質膜１２０は、第１ゲートトレンチ１４０ｔの側壁および底面に沿って形成され得る。
【００３７】
第１強誘電体物質膜１２０は、化学気相成長法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ，ＣＶＤ）または原子層成長法（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ，ＡＬＤ）等を用いて形成され得る。
【００３８】
第１強誘電体物質膜１２０は、強誘電体の特性を有し得る。第１強誘電体物質膜１２０は、強誘電体の特性を持つ程度の厚さを有し得る。第１強誘電体物質膜１２０は、例えば、３〜１０ｎｍであり得るが、これに制限されるものではない。それぞれの強誘電体物質ごとに強誘電体の特性を現わす臨界厚さが変わり得るので、第１強誘電体物質膜１２０の厚さは、強誘電体物質によって変わり得る。
【００３９】
第１強誘電体物質膜１２０は、例えば、ハフニウム酸化物（ｈａｆｎｉｕｍ  ｏｘｉｄｅ）、ハフニウムジルコニウム酸化物（ｈａｆｎｉｕｍ  ｚｉｒｃｏｎｉｕｍ  ｏｘｉｄｅ）、ジルコニウム酸化物（ｚｉｒｃｏｎｉｕｍ  ｏｘｉｄｅ）、バリウムストロンチウムチタン酸化物（ｂａｒｉｕｍ  ｓｔｒｏｎｔｉｕｍ  ｔｉｔａｎｉｕｍ  ｏｘｉｄｅ）、バリウムチタン酸化物（ｂａｒｉｕｍ  ｔｉｔａｎｉｕｍ  ｏｘｉｄｅ）および鉛ジルコニウムチタニウム酸化物（ｌｅａｄ  ｚｉｒｃｏｎｉｕｍ  ｔｉｔａｎｉｕｍ  ｏｘｉｄｅ）のうち少なくとも一つを含み得る。ここで、ハフニウムジルコニウム酸化物（ｈａｆｎｉｕｍ  ｚｉｒｃｏｎｉｕｍ  ｏｘｉｄｅ）は、ハフニウム酸化物（ｈａｆｎｉｕｍ  ｏｘｉｄｅ）にジルコニウム（Ｚｒ）がドーピングされた物質であり得、ハフニウム（Ｈｆ）とジルコニウム（Ｚｒ）と酸素（Ｏ）の化合物であり得る。
【００４０】
第１強誘電体物質膜１２０は、上述した物質にドーピングされたドーピング元素をさらに含み得る。ドーピング元素は、アルミニウム（Ａｌ）、チタニウム（Ｔｉ）、ニオビウム（Ｎｂ）、ランタン（Ｌａ）、イットリウム（Ｙ）、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、カルシウム（Ｃａ）、セリウム（Ｃｅ）、ジスプロシウム（Ｄｙ）、エルビウム（Ｅｒ）、ガドリニウム（Ｇｄ）、ゲルマニウム（Ｇｅ）、スカンジウム（Ｓｃ）、ストロンチウム（Ｓｒ）およびスズ（Ｓｎ）から選ばれた元素であり得る。
【００４１】
第１界面膜１１５および第１強誘電体物質膜１２０は、第１フィン型トランジスタＮＦ１のゲート絶縁膜であり得る。第１界面膜１１５は、正のキャパシタンスを有する下部ゲート絶縁膜であり得、第１強誘電体物質膜１２０は、負のキャパシタンスを有する上部ゲート絶縁膜であり得る。
【００４２】
図面に示すものとは異なり、第１界面膜１１５と第１強誘電体物質膜１２０との間に、導電膜が形成されることもできる。または、第１界面膜１１５と第１強誘電体物質膜１２０との間に、順次積層された高誘電率絶縁膜および導電膜が形成されることもできる。
【００４３】
第１仕事関数調整膜１２５は、第１強誘電体物質膜１２０上に形成され得る。第１仕事関数調整膜１２５は、第１ゲートトレンチ１４０ｔの側壁および底面に沿って形成され得る。第１仕事関数調整膜１２５は、第１強誘電体物質膜１２０と接触し得る。
【００４４】
第１仕事関数調整膜１２５は、例えば、チタニウム窒化物（ＴｉＮ）、チタニウム炭窒化物（ＴｉＣＮ）およびタングステン炭窒化物（ＷＣＮ）のうち少なくとも一つを含み得る。
【００４５】
第１挿入導電膜１３０は、第１仕事関数調整膜１２５上に形成され得る。第１挿入導電膜１３０は、第１ゲートトレンチ１４０ｔの側壁および底面に沿って形成され得る。
【００４６】
第１挿入導電膜１３０は、例えば、チタニウムアルミニウム（ＴｉＡｌ）、チタニウムアルミニウム炭化物（ＴｉＡｌＣ）、タンタルアルミニウム炭化物（ＴａＡｌＣ）、バナジウムアルミニウム炭化物（ＶＡｌＣ）、チタニウムアルミニウムシリコン炭化物（ＴｉＡｌＳｉＣ）およびタンタルアルミニウムシリコン炭化物（ＴａＡｌＳｉＣ）のうち少なくとも一つを含み得る。
【００４７】
第１充填膜１３５は、第１挿入導電膜１３０上に形成され得る。第１充填膜１３５は、第１ゲートトレンチ１４０ｔを埋め込むように形成され得る。第１充填膜１３５は、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、コバルト（Ｃｏ）、チタニウム（Ｔｉ）およびチタニウム窒化物（ＴｉＮ）のうち少なくとも一つを含み得る。
【００４８】
第１挿入導電膜１３０と第１充填膜１３５は、第１仕事関数調整膜１２５上に形成される第１上部ゲート電極であり得る。
【００４９】
第２フィン型トランジスタＮＦ２は、第２フィン型パターンＦ２と、第２ゲートスタック２１０と、第２ゲートスペーサ２４０とを含み得る。第２ゲートスタック２１０は、第２ゲートトレンチ２４０ｔ内に形成される。
【００５０】
第２ゲートスタック２１０は、第２界面膜２１５と、第２強誘電体物質膜２２０と、第２仕事関数調整膜２２５と、第２挿入導電膜２３０と、第２充填膜２３５とを含み得る。第２仕事関数調整膜２２５は、第２強誘電体物質膜２２０上で、第２強誘電体物質膜２２０と接触し得る。
【００５１】
第３フィン型トランジスタＮＦ３は、第３フィン型パターンＦ３と、第３ゲートスタック３１０と、第３ゲートスペーサ３４０とを含み得る。第３ゲートスタック３１０は、第３ゲートトレンチ３４０ｔ内に形成される。
【００５２】
第３ゲートスタック３１０は、第３界面膜３１５と、第３強誘電体物質膜３２０と、第３仕事関数調整膜３２５と、第３挿入導電膜３３０と、第３充填膜３３５とを含み得る。第３仕事関数調整膜３２５は、第３強誘電体物質膜３２０上で、第３強誘電体物質膜３２０と接触し得る。
【００５３】
第１ないし第３フィン型パターン（Ｆ１，Ｆ２，Ｆ３）は、同じ物質であり、同じ厚さで形成され得るが、これに制限されるものではない。第１ないし第３界面膜（１１５，２１５，３１５）は、同じ物質で形成され得るが、これに制限されるものではない。第１ないし第３挿入導電膜（１３０，２３０，３３０）は、同じ物質で形成され得、第１ないし第３充填膜（１３５，２３５，３３５）も同じ物質で形成され得るが、これに制限されるものではない。
【００５４】
第１ないし第３強誘電体物質膜（１２０，２２０，３２０）は、同じ物質を含み得る。第１ないし第３仕事関数調整膜（１２５，２２５，３２５）は、同じ物質を含み得る。
【００５５】
第１強誘電体物質膜１２０の厚さｔ１１は、第２強誘電体物質膜２２０の厚さｔ１２および第３強誘電体物質膜３２０の厚さｔ１３と同一であり得る。
【００５６】
第２仕事関数調整膜２２５の厚さｔ２２は、第１仕事関数調整膜１２５の厚さｔ２１より大きく、第３仕事関数調整膜３２５の厚さｔ２３より小さい。
【００５７】
本発明のいくつかの実施形態による半導体装置で、第１ゲートスタック１１０の有効仕事関数（ｅｆｆｅｃｔｉｖｅ  ｗｏｒｋｆｕｎｃｔｉｏｎ，ｅＷＦ１）と、第２ゲートスタック２１０の有効仕事関数ｅＷＦ２と、第３ゲートスタック３１０の有効仕事関数ｅＷＦ３は互いに異なり得る。
【００５８】
第１ないし第３ゲートスタック（１１０，２１０，３１０）の構造が互いに異なるので、第１ないし第３ゲートスタック（１１０，２１０，３１０）の有効仕事関数（ｅＷＦ１，ｅＷＦ２，ｅＷＦ３）が互いに異なり得る。
【００５９】
ここで、ゲートスタックの構造が異なることは、強誘電体物質膜に含まれている（ドーピング）物質が互いに異なるか、仕事関数調整膜に含まれている物質が互いに異なることを意味し得る。また、ゲートスタックの構造が異なることは、仕事関数調整膜の厚さが互いに異なることを意味することもできる。すなわち、強誘電体物質膜にドーピングされた物質の種類および有無、仕事関数調整膜に含まれた物質および仕事関数調整膜の厚さのうちいずれか一つが異なる場合、ゲートスタックの構造が異なると言える。
【００６０】
本発明のいくつかの実施形態による半導体装置で、第１仕事関数調整膜１２５の厚さｔ２１、第２仕事関数調整膜２２５の厚さｔ２２および第３仕事関数調整膜３２５の厚さｔ２３の厚さを調整することによって、第１ないし第３ゲートスタック（１１０，２１０，３１０）の有効仕事関数（ｅＷＦ１，ｅＷＦ２，ｅＷＦ３）が調整され得る。
【００６１】
第１ないし第３フィン型トランジスタ（ＮＦ１，ＮＦ２，ＮＦ３）が同じ導電型のトランジスタである場合、第１ないし第３フィン型トランジスタ（ＮＦ１，ＮＦ２，ＮＦ３）は、互いに異なるしきい電圧を有し得る。
【００６２】
図１および図３において、第１ないし第３仕事関数調整膜（１２５，２２５，３２５）は、例えば、チタニウム窒化物（ＴｉＮ）膜を含み得る。
【００６３】
チタニウム窒化物膜の厚さの増加に応じて、ゲートスタックの有効仕事関数も増加し得る。すなわち、第２ゲートスタック２１０の有効仕事関数ｅＷＦ２は、第１ゲートスタック１１０の有効仕事関数ｅＷＦ１より大きく、第３ゲートスタック３１０の有効仕事関数ｅＷＦ３より小さい。
【００６４】
図４は本発明のいくつかの実施形態による半導体装置を説明するための断面図である。説明の便宜上、図１ないし図３を参照して説明した内容と異なる点を中心に説明する。
【００６５】
図４を参照すると、本発明のいくつかの実施形態による半導体装置は、基板１００上に形成された第１フィン型トランジスタＮＦ１と、第２フィン型トランジスタＮＦ２と、第３フィン型トランジスタＮＦ３と、第４フィン型トランジスタＮＦ４とを含み得る。
【００６６】
例えば、第４フィン型トランジスタＮＦ４はＮＣＦＥＴであり得る。
【００６７】
第４フィン型トランジスタＮＦ４は、第４フィン型パターンＦ４と、第４ゲートスタック４１０と、第４ゲートスペーサ４４０とを含み得る。第４ゲートスタック４１０は、第４ゲートトレンチ４４０ｔ内に形成される。
【００６８】
第４ゲートスタック４１０は、第４界面膜４１５と、第４強誘電体物質膜４２０と、第４挿入導電膜４３０と、第４充填膜４３５とを含み得る。第４ゲートスタック４１０は、第１ないし第３ゲートスタック（１１０，２１０，３１０）に含まれた仕事関数調整膜を含まなくてもよい。
【００６９】
第４強誘電体物質膜４２０は、第１強誘電体物質膜１２０と同じ物質を含み得る。第４強誘電体物質膜４２０の厚さｔ１４は、第１強誘電体物質膜１２０の厚さｔ１１と同一であり得る。
【００７０】
第４ゲートスタック４１０は、仕事関数調整膜を含まないので、第４ゲートスタック４１０の有効仕事関数は、第１ゲートスタック１１０の有効仕事関数より小さくてもよい。
【００７１】
図５および図６は本発明のいくつかの実施形態による半導体装置を説明するための図である。説明の便宜上、図１ないし図３を参照して説明した内容と異なる点を中心に説明する。
【００７２】
参考までに、図５は本発明のいくつかの実施形態による半導体装置を説明するための断面図である。図６は図５の半導体装置の効果を説明するための概念図である。
【００７３】
図５を参照すると、本発明のいくつかの実施形態による半導体装置は、基板１００上に形成された第１フィン型トランジスタＮＦ１と、第５フィン型トランジスタＮＦ５と、第６フィン型トランジスタＮＦ６とを含み得る。
【００７４】
第１フィン型トランジスタＮＦ１と、第５フィン型トランジスタＮＦ５と、第６フィン型トランジスタＮＦ６は、同じ導電型のトランジスタであり得るが、これに制限されるものではない。第５フィン型トランジスタＮＦ５および第６フィン型トランジスタＮＦ６は、それぞれＮＣＦＥＴであり得る。
【００７５】
基板１００上に、第１フィン型トランジスタＮＦ１と、第５フィン型トランジスタＮＦ５と、第６フィン型トランジスタＮＦ６が形成される場合を示すが、説明の便宜のためであり、これに制限されるものではない。基板１００上に、第１フィン型トランジスタＮＦ１と、第５フィン型トランジスタＮＦ５と、第６フィン型トランジスタＮＦ６のうち少なくとも２個のトランジスタが形成され得ることはもちろんである。
【００７６】
第５フィン型トランジスタＮＦ５は、第５フィン型パターンＦ５と、第５ゲートスタック５１０と、第５ゲートスペーサ５４０とを含み得る。第５ゲートスタック５１０は、第５ゲートトレンチ５４０ｔ内に形成される。
【００７７】
第５ゲートスタック５１０は、第５界面膜５１５と、第５強誘電体物質膜５２０と、第５仕事関数調整膜５２５と、第５挿入導電膜５３０と、第５充填膜５３５とを含み得る。第５仕事関数調整膜５２５は、第５強誘電体物質膜５２０上で、第５強誘電体物質膜５２０と接触し得る。
【００７８】
第６フィン型トランジスタＮＦ６は、第６フィン型パターンＦ６と、第６ゲートスタック６１０と、第６ゲートスペーサ６４０とを含み得る。第６ゲートスタック６１０は、第６ゲートトレンチ６４０ｔ内に形成される。
【００７９】
第６ゲートスタック６１０は、第６界面膜６１５と、第６強誘電体物質膜６２０と、第６仕事関数調整膜６２５と、第６挿入導電膜６３０と、第６充填膜６３５とを含み得る。第６仕事関数調整膜６２５は、第６強誘電体物質膜６２０上で、第６強誘電体物質膜６２０と接触し得る。
【００８０】
第１フィン型パターンＦ１、第５フィン型パターンＦ５および第６フィン型パターンＦ６は、同じ物質であり、同じ厚さで形成され得るが、これに制限されるものではない。第１界面膜１１５、第５界面膜５１５および第６界面膜６１５は、同じ物質で形成され得るが、これに制限されるものではない。第１挿入導電膜１３０、第５挿入導電膜５３０および第６挿入導電膜６３０は、同じ物質で形成され得、第１充填膜１３５、第５充填膜５３５および第６充填膜６３５も同じ物質で形成され得るが、これに制限されるものではない。
【００８１】
第１仕事関数調整膜１２５、第５仕事関数調整膜５２５および第６仕事関数調整膜６２５は、同じ物質を含み得る。また、第１仕事関数調整膜１２５の厚さｔ２１は、第５仕事関数調整膜５２５の厚さｔ２５および第６仕事関数調整膜６２５の厚さｔ２６と同一であり得る。
【００８２】
第１強誘電体物質膜１２０と、第５強誘電体物質膜５２０と、第６強誘電体物質膜６２０は、同じ金属酸化物を含み得る。例えば、第１強誘電体物質膜１２０と、第５強誘電体物質膜５２０と、第６強誘電体物質膜６２０は、ハフニウム（Ｈｆ）を含み得る。第１強誘電体物質膜１２０と、第５強誘電体物質膜５２０と、第６強誘電体物質膜６２０は、ハフニウム酸化物（ｈａｆｎｉｕｍ  ｏｘｉｄｅ）を含み得る。
【００８３】
反面、第５強誘電体物質膜５２０は、ドーピングされた第１仕事関数調整物質を含み、第６強誘電体物質膜６２０は、ドーピングされた第２仕事関数調整物質を含み得る。しかし、第１強誘電体物質膜１２０は、第１仕事関数調整物質および第２仕事関数調整物質を含まなくてもよい。
【００８４】
第１仕事関数調整物質は、有効仕事関数を低くする調整物質であり得る。第１仕事関数調整物質は、例えば、ランタン（Ｌａ）、マグネシウム（Ｍｇ）およびイットリウム（Ｙ）のうち少なくとも一つを含み得る。第５強誘電体物質膜５２０は、第１仕事関数調整物質以外にドーピングされた窒素（Ｎ）をさらに含み得る。
【００８５】
第２仕事関数調整物質は、有効仕事関数を高める調整物質であり得る。第２仕事関数調整物質は、例えば、アルミニウム（Ａｌ）、チタニウム（Ｔｉ）およびニオビウム（Ｎｂ）のうち少なくとも一つを含み得る。第６強誘電体物質膜６２０は、第２仕事関数調整物質以外にドーピングされた窒素（Ｎ）をさらに含み得る。
【００８６】
仕事関数調整物質が強誘電体物質膜内でダイポール（ｄｉｐｏｌｅ）を形成し、ゲートスタックの有効仕事関数が変更され得る。
【００８７】
強誘電体物質膜上に仕事関数調整物質の供給膜を形成した後、熱処理をすることによって、仕事関数調整物質は強誘電体物質膜内に拡散し得る。仕事関数調整物質を含む強誘電体物質膜の厚さは、仕事関数調整物質を含まない強誘電体物質膜の厚さと同一であってもよく、大きくてもよい。
【００８８】
第１強誘電体物質膜１２０は、第１および第２仕事関数調整物質を含まないので、第１ゲートスタック１１０の構造は、第５ゲートスタック５１０の構造および第６ゲートスタック６１０の構造と互いに異なり得る。また、第５強誘電体物質膜５２０は、第１仕事関数調整物質を含み、第６強誘電体物質膜６２０は、第２仕事関数調整物質を含むため、第５ゲートスタック５１０の構造は、第６ゲートスタック６１０の構造と異なり得る。
【００８９】
本発明のいくつかの実施形態による半導体装置で、第１ゲートスタック１１０の構造、第５ゲートスタック５１０の構造および第６ゲートスタック６１０の構造は、互いに異なるので、第１ゲートスタック１１０の有効仕事関数ｅＷＦ１、第５ゲートスタック５１０の有効仕事関数ｅＷＦ５および第６ゲートスタック６１０の有効仕事関数ｅＷＦ６は、互いに異なり得る。
【００９０】
本発明のいくつかの実施形態による半導体装置で、強誘電体物質膜にドーピングされた仕事関数調整物質の有無と、強誘電体物質膜にドーピングされた仕事関数調整物質の種類によって、第１ゲートスタック１１０の有効仕事関数ｅＷＦ１、第５ゲートスタック５１０の有効仕事関数ｅＷＦ５および第６ゲートスタック６１０の有効仕事関数ｅＷＦ６は、調整され得る。
【００９１】
第１フィン型トランジスタＮＦ１、第５フィン型トランジスタＮＦ５および第６フィン型トランジスタＮＦ６が同じ導電型のトランジスタである場合、第１フィン型トランジスタＮＦ１、第５フィン型トランジスタＮＦ５および第６フィン型トランジスタＮＦ６は、互いに異なるしきい電圧を有し得る。
【００９２】
図６において、第５強誘電体物質膜５２０は、有効仕事関数を低くする第１仕事関数調整物質を含み、第６強誘電体物質膜６２０は、有効仕事関数を高める第２仕事関数調整物質を含むので、第１ゲートスタック１１０の有効仕事関数ｅＷＦ１は、第５ゲートスタック５１０の有効仕事関数ｅＷＦ５より大きく、第６ゲートスタック６１０の有効仕事関数ｅＷＦ６より小さい。
【００９３】
図７および図８は本発明のいくつかの実施形態による半導体装置を説明するための図である。説明の便宜上、図１ないし図３を参照して説明した内容と異なる点を中心に説明する。
【００９４】
参考までに、図７は本発明のいくつかの実施形態による半導体装置を説明するための断面図である。図８は図７の半導体装置の効果を説明するための概念図である。
【００９５】
図７を参照すると、本発明のいくつかの実施形態による半導体装置は、基板１００上に形成された第１フィン型トランジスタＮＦ１と、第７フィン型トランジスタＮＦ７と、第８フィン型トランジスタＮＦ８とを含み得る。
【００９６】
第１フィン型トランジスタＮＦ１と、第７フィン型トランジスタＮＦ７と、第８フィン型トランジスタＮＦ８は、同じ導電型のトランジスタであり得るが、これに制限されるものではない。第７フィン型トランジスタＮＦ７および第８フィン型トランジスタＮＦ８は、それぞれＮＣＦＥＴであり得る。
【００９７】
基板１００上に、第１フィン型トランジスタＮＦ１と、第７フィン型トランジスタＮＦ７と、第８フィン型トランジスタＮＦ８が形成される場合を示すが、説明の便宜のためであり、これに制限されるものではない。基板１００上に、第１フィン型トランジスタＮＦ１と、第７フィン型トランジスタＮＦ７と、第８フィン型トランジスタＮＦ８のうち少なくとも２個のトランジスタが形成され得ることはもちろんである。
【００９８】
第７フィン型トランジスタＮＦ７は、第７フィン型パターンＦ７と、第７ゲートスタック７１０と、第７ゲートスペーサ７４０とを含み得る。第７ゲートスタック７１０は、第７ゲートトレンチ７４０ｔ内に形成される。
【００９９】
第７ゲートスタック７１０は、第７界面膜７１５と、第７強誘電体物質膜７２０と、第７仕事関数調整膜７２５と、第７挿入導電膜７３０と、第７充填膜７３５とを含み得る。第７仕事関数調整膜７２５は、第７強誘電体物質膜７２０上で、第７強誘電体物質膜７２０と接触し得る。
【０１００】
第８フィン型トランジスタＮＦ８は、第８フィン型パターンＦ８と、第８ゲートスタック８１０と、第８ゲートスペーサ８４０とを含み得る。第８ゲートスタック８１０は第８ゲートトレンチ８４０ｔ内に形成される。
【０１０１】
第８ゲートスタック８１０は、第８界面膜８１５と、第８強誘電体物質膜８２０と、第８仕事関数調整膜８２５と、第８挿入導電膜８３０と、第８充填膜８３５とを含み得る。第８仕事関数調整膜８２５は、第８強誘電体物質膜８２０上で、第８強誘電体物質膜８２０と接触することができる。
【０１０２】
第１フィン型パターンＦ１、第７フィン型パターンＦ７および第８フィン型パターンＦ８は、同じ物質であり、同じ厚さで形成され得るが、これに制限されるものではない。第１界面膜１１５、第７界面膜７１５および第８界面膜８１５は、同じ物質で形成され得るが、これに制限されるものではない。第１挿入導電膜１３０、第７挿入導電膜７３０および第８挿入導電膜８３０は、同じ物質で形成され得、第１充填膜１３５、第７充填膜７３５および第８充填膜８３５も同じ物質で形成され得るが、これに制限されるものではない。
【０１０３】
第１強誘電体物質膜１２０、第７強誘電体物質膜７２０および第８強誘電体物質膜８２０は、同じ物質を含み得る。第１強誘電体物質膜１２０の厚さｔ１１は、第７強誘電体物質膜７２０の厚さｔ１７および第８強誘電体物質膜８２０の厚さｔ１８と同一であり得る。
【０１０４】
第１仕事関数調整膜１２５と、第７仕事関数調整膜７２５と、第８仕事関数調整膜８２５は、互いに異なる物質を含み得る。第７仕事関数調整膜７２５は、第１仕事関数調整膜１２５より仕事関数が小さい物質を含み得る、第８仕事関数調整膜８２５は、第１仕事関数調整膜１２５より仕事関数が大きい物質を含み得る。
【０１０５】
第７仕事関数調整膜７２５は、例えば、タングステン（Ｗ）、チタニウムシリコン窒化物（ＴｉＳｉＮ）、チタニウムアルミニウム窒化物（ＴｉＡｌＮ）、チタニウムホウ素窒化物（ＴｉＢＮ）およびタンタル窒化物（ＴａＮ）のうち少なくとも一つを含み得る。
【０１０６】
第８仕事関数調整膜８２５は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、モリブデン窒化物（ＭｏＮ）およびモリブデン（Ｍｏ）のうち少なくとも一つを含み得る。
【０１０７】
第１仕事関数調整膜１２５と、第７仕事関数調整膜７２５と、第８仕事関数調整膜８２５は、互いに異なる物質を含むので、第１ゲートスタック１１０の構造、第７ゲートスタック７１０の構造および第８ゲートスタック８１０の構造は、互いに異なり得る。
【０１０８】
本発明のいくつかの実施形態による半導体装置で、第１ゲートスタック１１０の構造、第７ゲートスタック７１０の構造および第８ゲートスタック８１０の構造は、互いに異なるので、第１ゲートスタック１１０の有効仕事関数ｅＷＦ１、第７ゲートスタック７１０の有効仕事関数ｅＷＦ７および第８ゲートスタック８１０の有効仕事関数ｅＷＦ８は、互いに異なり得る。
【０１０９】
本発明のいくつかの実施形態による半導体装置で、仕事関数調整膜の種類によって、第１ゲートスタック１１０の有効仕事関数ｅＷＦ１、第７ゲートスタック７１０の有効仕事関数ｅＷＦ７および第８ゲートスタック８１０の有効仕事関数ｅＷＦ８は、調整され得る。
【０１１０】
第１フィン型トランジスタＮＦ１、第７フィン型トランジスタＮＦ７および第８フィン型トランジスタＮＦ８が同じ導電型のトランジスタである場合、第１フィン型トランジスタＮＦ１、第７フィン型トランジスタＮＦ７および第８フィン型トランジスタＮＦ８は、互いに異なるしきい電圧を有し得る。
【０１１１】
図８において、第７仕事関数調整膜７２５は、第１仕事関数調整膜１２５より仕事関数が小さい物質を含み、第８仕事関数調整膜８２５は、第１仕事関数調整膜１２５より仕事関数が高い物質を含むので、第１ゲートスタック１１０の有効仕事関数ｅＷＦ１は、第７ゲートスタック７１０の有効仕事関数ｅＷＦ７より大きく、第８ゲートスタック８１０の有効仕事関数ｅＷＦ８より小さい。
【０１１２】
一方、第７仕事関数調整膜７２５の厚さまたは第８仕事関数調整膜８２５の厚さを図１のように変化させることによって、多様な有効仕事関数を有するゲートスタックが形成され得る。
【０１１３】
図９は本発明のいくつかの実施形態による半導体装置を説明するための断面図である。説明の便宜上、図７および図８を参照して説明した内容と異なる点を中心に説明する。
【０１１４】
図９を参照すると、本発明のいくつかの実施形態による半導体装置は、第４フィン型トランジスタＮＦ４をさらに含み得る。
【０１１５】
第４ゲートスタック４１０は、第４挿入導電膜４３０を含み得る。第４挿入導電膜４３０は、第７仕事関数調整膜７２５より仕事関数が小さい物質であり得る。
【０１１６】
したがって、第４ゲートスタック４１０の有効仕事関数は、第７ゲートスタック７１０の有効仕事関数より小さくてもよい。
【０１１７】
第４ゲートスタック４１０は、仕事関数調整膜を含まない場合を示すが、これに制限されるものではない。第４ゲートスタック４１０は、第７仕事関数調整膜７２５より仕事関数が低い物質を含む第４仕事関数調整膜を含み得る。このような場合、第４仕事関数調整膜は、例えば、チタニウムアルミニウム（ＴｉＡｌ）、チタニウムアルミニウム炭化物（ＴｉＡｌＣ）、タンタルアルミニウム炭化物（ＴａＡｌＣ）、バナジウムアルミニウム炭化物（ＶＡｌＣ）、チタニウムアルミニウムシリコン炭化物（ＴｉＡｌＳｉＣ）およびタンタルアルミニウムシリコン炭化物（ＴａＡｌＳｉＣ）のうち少なくとも一つを含み得る。
【０１１８】
図１０および図１１は本発明のいくつかの実施形態による半導体装置を説明するための図である。説明の便宜上、図５および図６を参照して説明した内容と異なる点を中心に説明する。
【０１１９】
参考までに、図１０は本発明のいくつかの実施形態による半導体装置を説明するための断面図である。図１１は図１０の半導体装置の効果を説明するための概念図である。
【０１２０】
図１０および図１１を参照すると、本発明のいくつかの実施形態による半導体装置は基板１００上に形成された第１フィン型トランジスタＮＦ１と、第２フィン型トランジスタＮＦ２と、第５フィン型トランジスタＮＦ５と、第６フィン型トランジスタＮＦ６とを含み得る。
【０１２１】
第１仕事関数調整膜１２５の厚さｔ２１は、第２仕事関数調整膜２２５の厚さｔ２２と異なるので、仕事関数調整膜の厚さを変化させて第１ゲートスタック１１０の有効仕事関数ｅＷＦ１および第２ゲートスタック２１０の有効仕事関数ｅＷＦ２を変化させ得る。
【０１２２】
また、第５強誘電体物質膜５２０および第６強誘電体物質膜６２０にそれぞれ仕事関数調整物質をドーピングさせ、第５ゲートスタック５１０の有効仕事関数ｅＷＦ５および第６ゲートスタック６１０の有効仕事関数ｅＷＦ６を変化させ得る。
【０１２３】
したがって、仕事関数調整膜の厚さを変化させながら強誘電体物質膜に仕事関数調整物質がドーピングされることによって、ゲートスタックの有効仕事関数をさらに多様に変化させることができる。
【０１２４】
図１１において、仕事関数調整膜の厚さ変化に応じた有効仕事関数の変化が仕事関数調整物質のドーピングに応じた有効仕事関数の変化より大きい場合を示すが、これに制限されるものではない。
【０１２５】
すなわち、第２仕事関数調整物質がドーピングされた第６強誘電体物質膜６２０を含む第６ゲートスタック６１０の有効仕事関数ｅＷＦ６が、仕事関数調整膜の厚さを増加させた第２ゲートスタック２１０の有効仕事関数ｅＷＦ２より大きいか同じであり得る。
【０１２６】
図１２および図１３は本発明のいくつかの実施形態による半導体装置を説明するための図である。説明の便宜上、図５および図６を参照して説明した内容と異なる点を中心に説明する。
【０１２７】
参考までに、図１２は本発明のいくつかの実施形態による半導体装置を説明するための断面図である。図１３は図１２の半導体装置の効果を説明するための概念図である。
【０１２８】
図１２および図１３を参照すると、本発明のいくつかの実施形態による半導体装置は、基板１００上に形成された第１フィン型トランジスタＮＦ１と、第５フィン型トランジスタＮＦ５と、第６フィン型トランジスタＮＦ６と、第７フィン型トランジスタＮＦ７とを含み得る。
【０１２９】
第１仕事関数調整膜１２５は、第７仕事関数調整膜７２５と互いに異なる物質を含むので、第１ゲートスタック１１０の有効仕事関数ｅＷＦ１および第７ゲートスタック７１０の有効仕事関数ｅＷＦ７が変化し得る。
【０１３０】
また、第５強誘電体物質膜５２０および第６強誘電体物質膜６２０にそれぞれ仕事関数調整物質をドーピングさせ、第５ゲートスタック５１０の有効仕事関数ｅＷＦ５および第６ゲートスタック６１０の有効仕事関数ｅＷＦ６が変化し得る。
【０１３１】
したがって、仕事関数調整膜の物質を変化させながら、強誘電体物質膜に仕事関数調整物質がドーピングされることによって、ゲートスタックの有効仕事関数をさらに多様に変化させ得る。
【０１３２】
図１３において、仕事関数調整膜の物質変化に応じた有効仕事関数の変化が仕事関数調整物質のドーピングに応じた有効仕事関数の変化より大きい場合を示すが、これに制限されるものではない。
【０１３３】
すなわち、第１仕事関数調整物質がドーピングされた第５強誘電体物質膜５２０を含む第５ゲートスタック５１０の有効仕事関数ｅＷＦ５が、第１仕事関数調整膜１２５より仕事関数が小さい第７仕事関数調整膜７２５を含む第７ゲートスタック７１０の有効仕事関数ｅＷＦ７より小さいか同じであり得る。
【０１３４】
図１４および図１５は本発明のいくつかの実施形態による半導体装置を説明するための図である。説明の便宜上、図７および図８を参照して説明した内容と異なる点を中心に説明する。
【０１３５】
参考までに、図１４は本発明のいくつかの実施形態による半導体装置を説明するための断面図である。図１５は図１４の半導体装置の効果を説明するための概念図である。
【０１３６】
図１４および図１５を参照すると、本発明のいくつかの実施形態による半導体装置は、基板１００上に形成された第１フィン型トランジスタＮＦ１と、第２フィン型トランジスタＮＦ２と、第７フィン型トランジスタＮＦ７と、第８フィン型トランジスタＮＦ８とを含み得る。
【０１３７】
第１仕事関数調整膜１２５は、第７仕事関数調整膜７２５および第８仕事関数調整膜８２５と互いに異なる物質を含むので、第１ゲートスタック１１０の有効仕事関数ｅＷＦ１、第７ゲートスタック７１０の有効仕事関数ｅＷＦ７、および第８ゲートスタック８１０の有効仕事関数ｅＷＦ８が変化し得る。
【０１３８】
また、第１仕事関数調整膜１２５の厚さｔ２１は、第２仕事関数調整膜２２５の厚さｔ２２と異なるので、仕事関数調整膜の厚さを変化させて第１ゲートスタック１１０の有効仕事関数ｅＷＦ１および第２ゲートスタック２１０の有効仕事関数ｅＷＦ２が変化し得る。
【０１３９】
したがって、仕事関数調整膜の物質を変化させながら、仕事関数調整膜の厚さを変化させることによって、ゲートスタックの有効仕事関数をさらに多様に変化させ得る。
【０１４０】
図１５において、仕事関数調整膜の物質変化に応じた有効仕事関数の変化が、仕事関数調整膜の厚さ変化に応じた有効仕事関数の変化より大きい場合を示すが、これに制限されるものではない。
【０１４１】
すなわち、仕事関数調整膜の厚さを増加させた第２ゲートスタック２１０の有効仕事関数ｅＷＦ２が、第１仕事関数調整膜１２５より仕事関数が大きい第８仕事関数調整膜８２５を含む第８ゲートスタック８１０の有効仕事関数ｅＷＦ８より大きいか同じであり得る。
【０１４２】
図１６は本発明のいくつかの実施形態による半導体装置を説明するための断面図である。説明の便宜上、図１ないし図３を参照して説明した内容と異なる点を中心に説明する。
【０１４３】
図１６を参照すると、本発明のいくつかの実施形態による半導体装置は、基板１００上に形成された第１フィン型トランジスタＮＦ１と、第２フィン型トランジスタＮＦ２と、第３フィン型トランジスタＮＦ３と、第９フィン型トランジスタＮＦ９とを含み得る。
【０１４４】
例えば、第９フィン型トランジスタＮＦ９は、ＮＣＦＥＴではない。第９フィン型トランジスタＮＦ９は、強誘電体の特性を有するゲート絶縁膜を含まない。
【０１４５】
第９フィン型トランジスタＮＦ９は、第９フィン型パターンＦ９と、第９ゲートスタック９１０と、第９ゲートスペーサ９４０とを含み得る。第９ゲートスタック９１０は、第９ゲートトレンチ９４０ｔ内に形成される。
【０１４６】
第９ゲートスタック９１０は、第９界面膜９１５と、高誘電率絶縁膜９２０と、第９挿入導電膜９３０と、第９充填膜９３５とを含み得る。
【０１４７】
第１フィン型パターンＦ１および第９フィン型パターンＦ９は、同じ物質であり、同じ厚さで形成され得るが、これに制限されるものではない。第１界面膜１１５および第９界面膜９１５は、同じ物質で形成され得るが、これに制限されるものではない。第１挿入導電膜１３０および第９挿入導電膜９３０は、同じ物質で形成され得、第１充填膜１３５および第９充填膜９３５も同じ物質で形成され得るが、これに制限されるものではない。
【０１４８】
高誘電率絶縁膜９２０は、強誘電体の特性を有さなくてもよい。高誘電率絶縁膜９２０に含まれた物質が強誘電体の特性を有する物質であっても、高誘電率絶縁膜９２０は強誘電体の特性を有しない厚さを有し得る。
【０１４９】
高誘電率絶縁膜９２０は、第１強誘電体物質膜１２０と同じ物質を含み得るが、これに制限されるものではない。高誘電率絶縁膜９２０が第１強誘電体物質膜１２０と同じ物質を有する場合、高誘電率絶縁膜９２０の厚さｔ１９は、第１強誘電体物質膜１２０の厚さｔ１１より小さい。
【０１５０】
第９仕事関数調整膜９２５は、第１仕事関数調整膜１２５と同一であり得るが、これに制限されるものではない。
【０１５１】
以上添付する図面を参照して本発明の実施形態について説明したが、本発明が属する技術分野における通常の知識を有する者は、本発明がその技術的思想や必須の特徴を変更せず、他の具体的な形態で実施できることを理解することができる。したがって、上記実施形態は、すべての面で例示的なものであり、限定的なものではないと理解しなければならない。
【符号の説明】
【０１５２】
100  基板
110，210，310，410，510，610，710，810，910  ゲートスタック
115，215，315，415，515，615，715，815，915  界面膜
120，220，320，420，520，620，720，820  強誘電体物質膜
125，225，325，525，625，725，825，925  仕事関数調整膜
130，230，330，430，530，630，730，830，930  挿入導電膜
135，235，335，435，535，635，735，835，935  充填膜
140，240，340，440，540，640，740，840，940  ゲートスペーサ
920  高誘電率絶縁膜
【図１】
2020010033.tif 000003
【図２】
2020010033.tif 000004
【図３】
2020010033.tif 000005
【図４】
2020010033.tif 000006
【図５】
2020010033.tif 000007
【図６】
2020010033.tif 000008
【図７】
2020010033.tif 000009
【図８】
2020010033.tif 000010
【図９】
2020010033.tif 000011
【図１０】
2020010033.tif 000012
【図１１】
2020010033.tif 000013
【図１２】
2020010033.tif 000014
【図１３】
2020010033.tif 000015
【図１４】
2020010033.tif 000016
【図１５】
2020010033.tif 000017
【図１６】
2020010033.tif 000018