(57)【要約】【課題】優れたＩＩＰ３性能を実現する。【解決手段】高周波増幅回路は、第１トランジスタ、インダクタ、第２トランジスタを有する増幅回路と、第３トランジスタ、第４トランジスタ、第１キャパシタを有する歪補償回路を備える。第１トランジスタは、入力信号が印加される。インダクタは、第１トランジスタのソースと接続し、接地する。第２トランジスタは、ソースが第１トランジスタのドレインと接続し、ゲートが接地し、ドレインが電源電圧端子と接続し、増幅した信号を出力する。第３トランジスタは、ドレイン及びゲートが接続し、ドレイン側において電源電圧端子に接続する。第４トランジスタは、ドレイン及びゲートが第３トランジスタのソースと接続し、ソース側において接地する。第１キャパシタは、第１トランジスタのドレインのノードと第３トランジスタのソースとの間を接続する。【選択図】図１
2020129721.tif 000002
【特許請求の範囲】
【請求項１】
ゲートに入力信号が印加される、第１トランジスタと、
一方の端子が前記第１トランジスタのソースと接続し、他方の端子が接地する、インダクタと、
ソースが前記第１トランジスタのドレインと接続し、ゲートが接地し、ドレインが電源電圧端子と接続し、ドレインから前記入力信号を増幅した信号を出力する、第２トランジスタと、
を有する増幅回路と、
ドレイン及びゲートが接続し、ドレイン側において前記電源電圧端子に接続する、第３トランジスタと、
ドレイン及びゲートが前記第３トランジスタのソースと接続し、ソース側において接地する、第４トランジスタと、
前記第１トランジスタのドレイン及び前記第２トランジスタのソースとの間のノードと前記第３トランジスタのソースとの間を接続する、第１キャパシタと、
を有する歪補償回路と、
を備える高周波増幅回路。
【請求項２】
前記第１トランジスタのゲートと前記入力信号の入力端子と接続する、入力整合回路と、
前記第２トランジスタのドレインと、前記電源電圧端子及び出力端子と、接続する、出力整合回路と、
をさらに備える、請求項１に記載の高周波増幅回路。
【請求項３】
前記歪補償回路は、
前記第４トランジスタのソースと、接地点と、を接続する、第１抵抗、
をさらに備え、
前記第４トランジスタのゲート幅は、前記第３トランジスタのゲート幅よりも狭い、
請求項１又は請求項２に記載の高周波増幅回路。
【請求項４】
前記歪補償回路は、
前記ノードと、前記第４トランジスタのソースと、を接続する、第２キャパシタ、
をさらに備え、
前記第２キャパシタの静電容量は、前記第１キャパシタの静電容量よりも小さい、
請求項３に記載の高周波増幅回路。
【請求項５】
前記歪補償回路は、
前記第４トランジスタのソースと、前記第１抵抗と、の間に、ドレイン及びゲートが前記第４トランジスタのソースと接続し、ソースが前記第１抵抗と接続する、第５トランジスタと、
前記ノードと、前記第５トランジスタのソースと、を接続する、第３キャパシタと、
をさらに備え、
前記第５トランジスタのゲート幅は、前記第４トランジスタのゲート幅より狭く、
前記第３キャパシタの静電容量は、前記第１キャパシタの静電容量よりも小さい、
請求項４に記載の高周波増幅回路。
【請求項６】
前記歪補償回路は、
前記第１抵抗と同じ抵抗値を有し、前記第３トランジスタと並列に前記電源電圧端子と接続する、第２抵抗と、
前記第４トランジスタと同じゲート幅を有し、ドレイン及びゲートが前記第２抵抗を介して前記電源電圧端子と接続する、第５トランジスタと、
前記第３トランジスタと同じゲート幅を有し、ドレイン及びゲートが前記第５トランジスタのソースと接続し、ソースが接地する、第６トランジスタと、
前記第１キャパシタと同じ静電容量を有し、前記ノードと、前記第５トランジスタのソースと、を接続する、第３キャパシタと、
前記第２キャパシタと同じ静電容量を有し、前記ノードと、前記第５トランジスタのドレインと、を接続する、第４キャパシタと、
をさらに備える、請求項４に記載の高周波増幅回路。
【請求項７】
前記歪補償回路は、
前記第３トランジスタのドレインと、前記電源電圧端子と、を接続する、第１抵抗、
をさらに備え、
前記第３トランジスタのゲート幅は、前記第４トランジスタのゲート幅よりも狭い、
請求項１又は請求項２に記載の高周波増幅回路。
【請求項８】
前記歪補償回路は、
前記ノードと、前記第３トランジスタのドレインと、を接続する、第２キャパシタ、
をさらに備え、
前記第２キャパシタの静電容量は、前記第１キャパシタの静電容量よりも小さい、
請求項７に記載の高周波増幅回路。
【請求項９】
前記歪補償回路は、
前記第３トランジスタのドレインと、前記第１抵抗と、の間に、ドレイン及びゲートが前記第１抵抗と接続し、ソースが前記第３トランジスタのドレインと接続する、第５トランジスタと、
前記ノードと、前記第５トランジスタのドレインと、を接続する、第３キャパシタと、
をさらに備え、
前記第５トランジスタのゲート幅は、前記第３トランジスタのゲート幅より狭く、
前記第３キャパシタの静電容量は、前記第１キャパシタの静電容量よりも小さい、
請求項８に記載の高周波増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、高周波増幅回路に関する。
【背景技術】
【０００２】
高周波低雑音増幅器（ＬＮＡ：Low Noise Amplifier）は、一般にＳｉＧｅバイポーラプロセスが用いられてきたが、近年、ＳＯＩ（Silicon On Insulator）ＣＭＯＳプロセスによるものが増えてきている。高周波スイッチＦＥＴをＬＮＡに組み込むことにより、高機能な回路を実現できるためである。近年、無線通信を高速化するため、キャリアアグリゲーション（ＣＡ：Carrier Aggregation）が導入されている。キャリアアグリゲーション対応のために、近年、ＩＩＰ３（Third Order Input Intercept Point）に対しての要求が強くなってきている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００９−５０４０９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一実施形態は、優れたＩＩＰ３を実現する高周波増幅回路を提供する。
【課題を解決するための手段】
【０００５】
一実施形態によれば、高周波増幅回路は、第１トランジスタと、インダクタと、第２トランジスタと、を有する増幅回路と、第３トランジスタと、第４トランジスタと、第１キャパシタと、を有する歪補償回路を備える。第１トランジスタは、ゲートに入力信号が印加される。インダクタは、一方の端子が第１トランジスタのソースと接続し、他方の端子が接地する。第２トランジスタは、ソースが第１トランジスタのドレインと接続し、ゲートが接地し、ドレインが電源電圧端子と接続し、ドレインから入力信号を増幅した信号を出力する。第３トランジスタは、ドレイン及びゲートが接続し、ドレイン側において電源電圧端子に接続する。第４トランジスタは、ドレイン及びゲートが第３トランジスタのソースと接続し、ソース側において接地する。第１キャパシタは、第１トランジスタのドレイン及び第２トランジスタのソースとの間のノードと第３トランジスタのソースとの間を接続する。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係るＬＮＡを示す図。
【図２】一実施形態に係るＬＮＡを示す図。
【図３】図２の回路のＳパラメータを示す図。
【図４】図２の回路のＩＩＰ３を示す図。
【図５】一実施形態に係るＬＮＡを示す図。
【図６】図５の回路のＳパラメータを示す図。
【図７】図５の回路のＩＩＰ３を示す図。
【図８】一実施形態に係るＬＮＡを示す図。
【図９】図８の回路のＳパラメータを示す図。
【図１０】図８の回路のＩＩＰ３を示す図。
【図１１】一実施形態に係るＬＮＡを示す図。
【図１２】図１１の回路のＳパラメータを示す図。
【図１３】図１１の回路のＩＩＰ３を示す図。
【図１４】一実施形態に係るＬＮＡを示す図。
【図１５】図１４の回路のＳパラメータを示す図。
【図１６】図１４の回路のＩＩＰ３を示す図。
【図１７】一実施形態に係るＬＮＡを示す図。
【図１８】図１７の回路のＳパラメータを示す図。
【図１９】図１７の回路のＩＩＰ３を示す図。
【図２０】一実施形態に係るＬＮＡを示す図。
【図２１】図２０の回路のＳパラメータを示す図。
【図２２】図２０の回路のＩＩＰ３を示す図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。なお、本件明細書と添付図面においては、理解のしやすさと図示の便宜上、一部の構成部分を省略、変更又は簡易化して説明及び図示しているが、同様の機能を期待し得る程度の技術内容も、本実施の形態に含めて解釈することとする。また、本件明細書に添付する図面においては、図示と理解のしやすさの便宜上、適宜縮尺及び縦横の寸法比等を、実物から変更し誇張してある。
【０００８】
図１は、本明細書において説明するＬＮＡの共通する構成を示す図である。ＬＮＡ１は、カスコード接続された、ソース接地の第１トランジスタFET1と、ゲート接地された第２トランジスタFET2とを有する増幅回路と、ＩＩＰ３補償回路（歪補償回路）１０と、を備える。また、増幅回路は、入力整合用素子として、キャパシタCx、Cin、ソースインダクタLsを備えてもよく、出力整合素子として、キャパシタCout、抵抗Rd、インダクタLdを備えてもよい。増幅回路は、さらに、高周波信号がバイアス電位生成回路へと流れないように、抵抗RB1、RB2を備えてもよい。
【０００９】
第１トランジスタFET1は、そのソースと接地点との間にはソースインダクタLsが備えられ、インダクティブソースディジェネレーションを有するソース接地トランジスタとして機能する。第１トランジスタFET1のゲートと入力端子LNAinとの間にはキャパシタCxが接続され、ゲートとソースとの間には、キャパシタCinが接続される。
【００１０】
第２トランジスタFET2は、そのゲートにキャパシタCB2が接続され、（高周波的に）ゲート接地トランジスタとして機能する。また、第２トランジスタFET2は、ソースが第１トランジスタFET1のドレインと接続され、ドレインが出力整合回路を介して出力ポートと接続され、ドレインから入力された高周波信号を増幅して出力する。
【００１１】
ソースインダクタLsと、キャパシタCx、Cinと、ＬＮＡ１の外部に備えられる外部インダクタLextとが入力整合素子として機能する。これらの入力整合素子により、増幅用トランジスタの利得整合とノイズ整合を考慮した所望のインピーダンス整合が図られる。キャパシタCxは、直流成分をカットする機能を兼ねている。また、キャパシタCinは、必ずしも必要な構成ではなく、例えば、周波数帯によっては不要な構成となる。以下の説明においては、キャパシタCinを省略するが、キャパシタCinがある構成についても同様の説明を適用することが可能である。
【００１２】
第１トランジスタFET1、第２トランジスタFET2、ソースインダクタLsを備えた増幅回路が形成される。さらに、増幅回路は、以下の回路素子を備えてもよい。
【００１３】
第２トランジスタFET2のドレインと電源ノードVDD_LNA（電源電圧端子）との間には、インダクタLdが接続され、Ldと並列に抵抗Rdが接続される。また、第２トランジスタFET2のドレインと出力端子LNAoutとの間には、キャパシタCoutが接続されている。これらのインダクタLd、抵抗Rd、キャパシタCoutが出力整合回路を形成する。抵抗Rdは、利得調整及び安定化のために備えられる。
【００１４】
図示しないバイアス電位生成回路から第１トランジスタFET1のゲートのバイアス電位VB1、第２トランジスタFET2のゲートのバイアス電位VB2、及び、第２トランジスタFET2のドレインのバイアス電位VDD_LNAが供給される。なお、抵抗RB1、RB2は、高周波信号がバイアス電位生成回路に伝達しないように備えられる。
【００１５】
入力信号を増幅して出力する増幅回路に対して、ＩＩＰ３補償回路１０は、ＬＮＡ１の歪み補償、特に、優れたＩＩＰ３特性を実現するために備えられる歪補償回路である。このＩＩＰ３補償回路（歪補償回路）は、内部電源端子である電源ノードVDD_LNAと、第１トランジスタFET1のドレイン及び第２トランジスタFET2のソースとの間のノードに接続される。ＩＩＰ３補償回路１０が、ＬＮＡ１内で発生する信号の歪みに対して逆の歪みを生成して補正することにより、ＩＩＰ３が改善される。例えば、ＩＩＰ３補償回路１０は、トランジスタとキャパシタと、を備えることにより、ＩＩＰ３補償回路１０が無い場合に発生する３次元の歪みと逆の特性を有する３次元歪みを生成する。以下、このＩＩＰ３補償回路１０のいくつかの実施形態について説明する。ＬＮＡ１については、その動作の詳細は省略する。
【００１６】
上述したように、以下に説明する実施形態に係るＬＮＡ１は、増幅回路と、この増幅回路に接続されるＩＩＰ３補償回路（歪補償回路）と、を備える。ＩＩＰ３補償回路（歪補償回路）は、ドレイン及びゲートが接続し、ドレイン側において電源電圧端子に接続する、第３トランジスタと、ドレイン及びゲートが第３トランジスタのソースと接続し、ソース側において接地する、第４トランジスタと、増幅回路のトランジスタ間のノードと第３トランジスタのソースとの間を接続する、第１キャパシタと、を少なくとも備える。
【００１７】
なお、各整合用の回路素子は、一例として示したものであり、以下に説明する実施形態における本質的な点ではない。すなわち、出力整合用の回路素子は、別の構成であっても構わないし、広義では、ＬＮＡ１の外側において備えられるものであってもよい。
【００１８】
トランジスタのゲート幅についての関係を回路図とともに記載する。Wgは、ゲート幅を示し、対応するトランジスタと同じインデクスをつけることにより、いずれのトランジスタのゲート幅であるかを示す。例えば、第３トランジスタFET3のゲート幅をWg3、第４トランジスタFET4のゲート幅をWg4と記載する。図面においても同様である。また、キャパシタの静電容量は、当該キャパシタの名前で代替して記載する。例えば、第１キャパシタC1の静電容量を、単にC1と記載する。抵抗値も同様に、抵抗の名前で代替して記載する。
【００１９】
（第１実施形態）
図２は、本実施形態に係るＬＮＡ１を示す図である。本実施形態に係るＬＮＡ１において、ＩＩＰ３補償回路（歪補償回路）１０は、電源電圧端子である電源ノードVDD_LNAと、接地点との間に、直列に接続された第３トランジスタFET3と、第４トランジスタFET4と、第１抵抗R1と、を備える。さらに、第１キャパシタC1と、第２キャパシタC2を備える。
【００２０】
第３トランジスタFET3は、ドレインとゲートが接続し、このドレイン及びゲートが電源ノードVDD_LNAと接続する。第４トランジスタFET4は、ドレインとゲートが接続し、このドレイン及びゲートが第３トランジスタFET3のソースと接続する。第１抵抗R1は、一方の端子が第４トランジスタFET4のソースと接続し、他方の端子において接地する。すなわち、第４トランジスタFET4は、第１抵抗R1を介してそのソースが接地する。
【００２１】
第１キャパシタC1は、第１トランジスタFET1のドレインと第２トランジスタFET2のソースとの間の第１ノードn1と、第３トランジスタFET3のソースと第４トランジスタFET4のドレインとの間の第２ノードn2と、を接続する。第２キャパシタC2は、第１ノードn1と、第４トランジスタFET4のソースと第１抵抗R1との間の第３ノードn3と、を接続する。
【００２２】
本実施形態においては、第３トランジスタFET3と第４トランジスタFET4のゲート幅について、Wg4＜Wg3を満たし、かつ、静電容量についてC2＜C1を満たす。
【００２３】
例えば、各トランジスタのゲート酸化膜厚は２．５ｎｍ、ゲート長は０．１４ｕｍ、しきい値電圧は０．３７Ｖであり、Wg1及びWg2は３００ｕｍ、Wg3は１５ｕｍ、Wg4は５ｕｍ、R1は４．１ｋΩ、C1は０．３４ｐＦ、C2は０．１２ｐＦである。
【００２４】
図３は、上記の回路定数である場合に、高周波入力ノードRFinをポート１、出力ポートLNAoutをポート２とした場合における入出力特性であるＳパラメータ（Scattering Parameter）を示す図である。実線はＳ２１、破線はＳ１１、点線はＳ２２を示す。図に示すｍ１は周波数２４９６ＭＨｚ、ｍ２は２５９３ＭＨｚ、ｍ３は２６９０ＭＨｚにおける観測を示す。以下の実施形態の説明においても同様であるものとする。
【００２５】
入力信号に対する出力信号の増幅の度合いはＳ２１で表すことができる。Ｓ２１は、着目している周波数帯（例えば、Band41：2496MHz〜2690MHz）において大きいほど利得が高いことを示す。入力信号に対し、入力側のポートに対する反射の度合い（反射特性）は、Ｓ１１で表され、高周波回路においては、入出力ポートにおいて原則的にインピーダンス整合が求められるので低いこと（例えば、−１０ｄＢ以下であること）が望まれる。出力側におけるＳ２２についても同様である。
【００２６】
図に示すように、Ｓ２１のカーブは、着目している周波数帯域において高い値であることが分かる。一方でＳ１１及びＳ２２のカーブは、着目している周波数帯域において低い値であることが分かる。
【００２７】
図の上部に示している数値は、各観測点における各パラメータの数値を表す。帯域中心の利得は１８．０６ｄＢと良好であり、帯域内におけるＳ１１、Ｓ２２は、ともに−１３ｄＢ以下であり、一般的な要求（−１２ｄＢ以下）を満たしている。本実施形態においては、バイアス電流Idd_lnaは、図１においてＩＩＰ３補償回路（歪補償回路）１０が無い場合と比べて、ＩＩＰ３補償回路（歪補償回路）１０におけるバイアス電流（１７１ｕＡ）だけ大きく、６．１３８ｍＡである。以下、図１においてＩＩＰ３補償回路（歪補償回路）１０が無い場合の回路を比較例と記載する。本実施形態に係るＳパラメータ及びノイズ特性（ＮＦ：Noise Figure）は、ほぼ比較例のＳパラメータ及びノイズ特性と同じである。
【００２８】
図４は、本実施形態に係るＩＩＰ３のＰｉｎ依存性を示す図である。入力信号の電力レベルが−３０ｄＢｍである場合のＩＩＰ３は、１３．４ｄＢｍであり、比較例と比べて、１３．６ｄＢ改善している。
【００２９】
以上のように、本実施形態によれば、歪補償回路を備えることにより、ＩＩＰ３の優れたＬＮＡを実現することが可能となる。歪補償回路は、直列に接続したダイオード接続のトランジスタ及び抵抗と、各トランジスタ間及びトランジスタと抵抗との間のノードと増幅回路を構成するカスコード接続したトランジスタの間のノードとを接続するキャパシタを有することにより、３次の歪みを抑制することができる。また、本実施形態に係る歪補償回路は、ＳＯＩ上に実装することが可能であるので、小型化及び低消費電力化も図ることができる。
【００３０】
（第２実施形態）
図５は、本実施形態に係るＬＮＡ１を示す図である。本実施形態に係るＬＮＡ１において、ＩＩＰ３補償回路（歪補償回路）１０は、電源電圧端子である電源ノードVDD_LNAと、接地点との間に、直列に接続された第１抵抗R1と、第３トランジスタFET3と、第４トランジスタFET4と、を備える。さらに、第１キャパシタC1と、第２キャパシタC2を備える。
【００３１】
第１抵抗R1は、一方の端子が電源ノードVDD_LNAと接続する。第３トランジスタFET3は、ドレインとゲートが接続し、このドレイン及びゲートが第１抵抗R1の他方の端子と接続する。すなわち、第３トランジスタFET3は、第１抵抗R1を介してそのドレイン及びゲートが電源ノードVDD_LNAと接続する。第４トランジスタFET4は、ドレインとゲートが接続し、このドレイン及びゲートが第３トランジスタFET3のソースと接続し、ソースが接地する。
【００３２】
第１キャパシタC1は、第１ノードn1と、第２ノードn2と、を接続する。第２キャパシタC2は、第１ノードn1と、第３トランジスタFET3のドレイン及びゲートと第１抵抗R1との間の第４ノードn4と、を接続する。
【００３３】
本実施形態においては、第３トランジスタFET3と第４トランジスタFET4のゲート幅について、Wg3＜Wg4を満たし、かつ、静電容量についてC2＜C1を満たす。
【００３４】
例えば、各トランジスタのゲート酸化膜厚は２．５ｎｍ、ゲート長は０．１４ｕｍ、しきい値電圧は０．３７Ｖであり、Wg1及びWg2は３００ｕｍ、Wg3は５ｕｍ、Wg4は１５ｕｍ、R1は４．７ｋΩ、C1は３２０ｆＦ、C2は６１ｆＦである。
【００３５】
図６は、上記の回路定数である場合の周波数帯Band41における入出力特性であるＳパラメータを示す図である。
【００３６】
図に示すように、Ｓ２１のカーブは、着目している周波数帯域において高い値であることが分かる。一方でＳ１１及びＳ２２のカーブは、着目している周波数帯域において低い値であることが分かる。
【００３７】
帯域中心の利得は１８．１ｄＢと良好であり、帯域内におけるＳ１１、Ｓ２２は、ともに−１３ｄＢ以下であり、一般的な要求を満たしている。本実施形態においては、バイアス電流Idd_lnaは、比較例と比べて、ＩＩＰ３補償回路（歪補償回路）１０におけるバイアス電流（１５３ｕＡ）だけ大きく、６．１２ｍＡである。本実施形態に係るＳパラメータ及びノイズ特性は、ほぼ比較例のＳパラメータ及びノイズ特性と同じである。
【００３８】
図７は、本実施形態に係るＩＩＰ３のＰｉｎ依存性を示す図である。入力信号の電力レベルが−３０ｄＢｍである場合のＩＩＰ３は、１５．８ｄＢｍであり、比較例と比べて、１６．０ｄＢ改善している。
【００３９】
以上のように、本実施形態によれば、歪補償回路を備えることにより、ＩＩＰ３の優れたＬＮＡを実現することが可能となる。また、本実施形態に係る歪補償回路は、ＳＯＩ上に実装することが可能であるので、小型化及び低消費電力化も図ることができる。
【００４０】
（第３実施形態）
図８は、本実施形態に係るＬＮＡ１を示す図である。本実施形態に係るＬＮＡ１において、ＩＩＰ３補償回路（歪補償回路）１０は、電源電圧端子である電源ノードVDD_LNAと、接地点との間に、直列に接続された、第３トランジスタFET3と、第４トランジスタFET4と、第１抵抗R1と、を備える。さらに、第１キャパシタC1を備える。
【００４１】
第３トランジスタFET3は、ドレインとゲートが接続し、このドレイン及びゲートが電源ノードVDD_LNAと接続する。第４トランジスタFET4は、ドレインとゲートが接続し、このドレイン及びゲートが第３トランジスタFET3のソースと接続する。第１抵抗R1は、一方の端子が第４トランジスタFET4のソースと接続し、他方の端子において接地する。すなわち、第４トランジスタFET4は、第１抵抗R1を介してそのソースが接地する。
【００４２】
第１キャパシタC1は、第１ノードn1と、第２ノードn2と、を接続する。
【００４３】
本実施形態においては、第３トランジスタFET3と第４トランジスタFET4のゲート幅について、Wg4＜Wg3を満たす。
【００４４】
例えば、各トランジスタのゲート酸化膜厚は２．５ｎｍ、ゲート長は０．１４ｕｍ、しきい値電圧は０．３７Ｖであり、Wg1及びWg2は３００ｕｍ、Wg3は１５ｕｍ、Wg4は５ｕｍ、R1は６．２ｋΩ、C1は０．３４ｐＦである。
【００４５】
図９は、上記の回路定数である場合の周波数帯Band41における入出力特性であるＳパラメータを示す図である。
【００４６】
図に示すように、Ｓ２１のカーブは、着目している周波数帯域において高い値であることが分かる。一方でＳ１１及びＳ２２のカーブは、着目している周波数帯域において低い値であることが分かる。
【００４７】
帯域中心の利得は１８．２ｄＢと良好であり、帯域内におけるＳ１１、Ｓ２２は、ともに−１３ｄＢ以下であり、一般的な要求を満たしている。本実施形態においては、バイアス電流Idd_lnaは、比較例と比べて、ＩＩＰ３補償回路（歪補償回路）１０におけるバイアス電流（１２１ｕＡ）だけ大きく、６．０８８ｍＡである。本実施形態に係るＳパラメータ及びノイズ特性は、ほぼ比較例のＳパラメータ及びノイズ特性と同じである。
【００４８】
図１０は、本実施形態に係るＩＩＰ３のＰｉｎ依存性を示す図である。入力信号の電力レベルが−３０ｄＢｍである場合のＩＩＰ３は、１１．３ｄＢｍであり、比較例と比べて、１１．５ｄＢ改善している。
【００４９】
以上のように、本実施形態によれば、歪補償回路を備えることにより、ＩＩＰ３の優れたＬＮＡを実現することが可能となる。また、本実施形態に係る歪補償回路は、ＳＯＩ上に実装することが可能であるので、小型化及び低消費電力化も図ることができる。
【００５０】
なお、本実施形態においては、第４トランジスタFET4と、第１抵抗R1の接続順序を逆にしても同じ特性が得られる。
【００５１】
（第４実施形態）
図１１は、本実施形態に係るＬＮＡ１を示す図である。本実施形態に係るＬＮＡ１において、ＩＩＰ３補償回路（歪補償回路）１０は、電源電圧端子である電源ノードVDD_LNAと、接地点との間に、直列に接続された、第１抵抗R1と、第３トランジスタFET3と、第４トランジスタFET4と、を備える。さらに、第１キャパシタC1を備える。
【００５２】
第１抵抗R1は、一方の端子が電源ノードVDD_LNAと接続する。第３トランジスタFET3は、ドレインとゲートが接続し、このドレイン及びゲートが第１抵抗R1の他方の端子と接続する。すなわち、第３トランジスタFET3は、第１抵抗R1を介してそのドレイン及びゲートが電源ノードVDD_LNAと接続する。第４トランジスタFET4は、ドレインとゲートが接続し、このドレイン及びゲートが第３トランジスタFET3のソースと接続し、ソースが接地する。
【００５３】
第１キャパシタC1は、第１ノードn1と、第２ノードn2と、を接続する。
【００５４】
本実施形態においては、第３トランジスタFET3と第４トランジスタFET4のゲート幅について、Wg3＜Wg4を満たす。
【００５５】
例えば、各トランジスタのゲート酸化膜厚は２．５ｎｍ、ゲート長は０．１４ｕｍ、しきい値電圧は０．３７Ｖであり、Wg1及びWg2は３００ｕｍ、Wg3は５ｕｍ、Wg4は２０ｕｍ、R1は６．０ｋΩ、C1は０．３２ｐＦである。
【００５６】
図１２は、上記の回路定数である場合の周波数帯Band41における入出力特性であるＳパラメータを示す図である。
【００５７】
図に示すように、Ｓ２１のカーブは、着目している周波数帯域において高い値であることが分かる。一方でＳ１１及びＳ２２のカーブは、着目している周波数帯域において低い値であることが分かる。
【００５８】
帯域中心の利得は１８．２ｄＢと良好であり、帯域内におけるＳ１１、Ｓ２２は、ともに−１３ｄＢ以下であり、一般的な要求を満たしている。本実施形態においては、バイアス電流Idd_lnaは、比較例と比べて、ＩＩＰ３補償回路（歪補償回路）１０におけるバイアス電流（１２７ｕＡ）だけ大きく、６．０９４ｍＡである。本実施形態に係るＳパラメータ及びノイズ特性は、ほぼ比較例のＳパラメータ及びノイズ特性と同じである。
【００５９】
図１３は、本実施形態に係るＩＩＰ３のＰｉｎ依存性を示す図である。入力信号の電力レベルが−３０ｄＢｍである場合のＩＩＰ３は、１１．９ｄＢｍであり、比較例と比べて、１２．１ｄＢ改善している。
【００６０】
以上のように、本実施形態によれば、歪補償回路を備えることにより、ＩＩＰ３の優れたＬＮＡを実現することが可能となる。また、本実施形態に係る歪補償回路は、ＳＯＩ上に実装することが可能であるので、小型化及び低消費電力化も図ることができる。
【００６１】
なお、本実施形態においては、第３トランジスタFET3と、第１抵抗R1の接続順序を逆にしても同じ特性が得られる。
【００６２】
（第５実施形態）
図１４は、本実施形態に係るＬＮＡ１を示す図である。本実施形態に係るＬＮＡ１において、ＩＩＰ３補償回路（歪補償回路）１０は、電源電圧端子である電源ノードVDD_LNAと、接地点との間に、直列に接続された第１抵抗R1と、第５トランジスタFET5と、第３トランジスタFET3と、第４トランジスタFET4と、を備える。さらに、第１キャパシタC1と、第２キャパシタC2と、第３キャパシタC3と、を備える。
【００６３】
第１抵抗R1は、一方の端子が電源ノードVDD_LNAと接続する。第５トランジスタFET5は、ドレインとゲートが接続し、このドレイン及びゲートが第１抵抗R1の他方の端子と接続する。すなわち、第５トランジスタFET5は、第１抵抗R1を介してそのドレイン及びゲートが電源ノードVDD_LNAと接続する。第３トランジスタFET3は、ドレインとゲートが接続し、このドレイン及びゲートが第５トランジスタFET5のソースと接続する。第４トランジスタFET4は、ドレインとゲートが接続し、このドレイン及びゲートが第３トランジスタFET3のソースと接続し、ソースが接地する。
【００６４】
第１キャパシタC1は、第１ノードn1と、第２ノードn2と、を接続する。第２キャパシタC2は、第１ノードn1と、第３トランジスタFET3のドレインと第５トランジスタFET5のソースの間の第５ノードn5と、を接続する。第３キャパシタC3は、第１ノードn1と、第１抵抗R1と第５トランジスタFET5のドレインの間の第６ノードn6と、を接続する。
【００６５】
本実施形態においては、第３トランジスタFET3と第４トランジスタFET4第５トランジスタFET5のゲート幅について、Wg5＜Wg3＜Wg4を満たし、かつ、静電容量についてC2＜C1、C3＜C1を満たす。
【００６６】
例えば、各トランジスタのゲート酸化膜厚は２．５ｎｍ、ゲート長は０．１４ｕｍ、しきい値電圧は０．３７Ｖであり、Wg1及びWg2は３００ｕｍ、Wg3は１５ｕｍ、Wg4は１０ｕｍ、Wg5は５ｕｍ、R1は１．２１ｋΩ、C1は４６２ｆＦ、C2は２６．８ｆＦ、C3は４２．１ｆＦである。
【００６７】
図１５は、上記の回路定数である場合の周波数帯Band41における入出力特性であるＳパラメータを示す図である。
【００６８】
図に示すように、Ｓ２１のカーブは、着目している周波数帯域において高い値であることが分かる。一方でＳ１１及びＳ２２のカーブは、着目している周波数帯域において低い値であることが分かる。
【００６９】
帯域中心の利得は１８．０ｄＢと良好であり、帯域内におけるＳ１１、Ｓ２２は、ともに−１３ｄＢ以下であり、一般的な要求を満たしている。本実施形態においては、バイアス電流Idd_lnaは、比較例と比べて、ＩＩＰ３補償回路（歪補償回路）１０におけるバイアス電流（１５５ｕＡ）だけ大きく、６．１２ｍＡである。本実施形態に係るＳパラメータ及びノイズ特性は、ほぼ比較例のＳパラメータ及びノイズ特性と同じである。
【００７０】
図１６は、本実施形態に係るＩＩＰ３のＰｉｎ依存性を示す図である。入力信号の電力レベルが−３０ｄＢｍである場合のＩＩＰ３は、１６．３ｄＢｍであり、比較例と比べて、１６．５ｄＢ改善している。
【００７１】
以上のように、本実施形態によれば、歪補償回路を備えることにより、ＩＩＰ３の優れたＬＮＡを実現することが可能となる。また、本実施形態に係る歪補償回路は、ＳＯＩ上に実装することが可能であるので、小型化及び低消費電力化も図ることができる。
【００７２】
（第６実施形態）
図１７は、本実施形態に係るＬＮＡ１を示す図である。本実施形態に係るＬＮＡ１において、ＩＩＰ３補償回路（歪補償回路）１０は、電源電圧端子である電源ノードVDD_LNAと、接地点との間に、直列に接続された第３トランジスタFET3と、第４トランジスタFET4と、第５トランジスタFET5と、第１抵抗R1と、を備える。さらに、第１キャパシタC1と、第２キャパシタC2と、第３キャパシタC3と、を備える。
【００７３】
第３トランジスタFET3は、ドレインとゲートが接続し、このドレイン及びゲートが電源ノードVDD_LNAと接続する。第４トランジスタFET4は、ドレインとゲートが接続し、このドレイン及びゲートが第３トランジスタFET3のソースと接続する。第５トランジスタFET5は、ドレインとゲートが接続し、このドレイン及びゲートが第４トランジスタFET4のソースと接続する。第１抵抗R1は、一方の端子が第５トランジスタFET5のソースと接続し、他方の端子が接地する。すなわち、第５トランジスタFET5は、第１抵抗R1を介してそのソースが接地する。
【００７４】
第１キャパシタC1は、第１ノードn1と、第２ノードn2と、を接続する。第２キャパシタC2は、第１ノードn1と、第４トランジスタFET4のソースと第５トランジスタFET5のドレインの間の第７ノードn7と、を接続する。第３キャパシタC3は、第１ノードn1と、第１抵抗R1と第５トランジスタFET5のソースの間の第８ノードn8と、を接続する。
【００７５】
本実施形態においては、第３トランジスタFET3と第４トランジスタFET4第５トランジスタFET5のゲート幅について、Wg5＜Wg4＜Wg3を満たし、かつ、静電容量についてC2＜C1、C3＜C1を満たす。
【００７６】
例えば、各トランジスタのゲート酸化膜厚は２．５ｎｍ、ゲート長は０．１４ｕｍ、しきい値電圧は０．３７Ｖであり、Wg1及びWg2は３００ｕｍ、Wg3は１５ｕｍ、Wg4は１０ｕｍ、Wg5は５ｕｍ、R1は１．２２ｋΩ、C1は３９４ｆＦ、C2は３４．７ｆＦ、C3は４５．７ｆＦである。
【００７７】
図１８は、上記の回路定数である場合の周波数帯Band41における入出力特性であるＳパラメータを示す図である。
【００７８】
図に示すように、Ｓ２１のカーブは、着目している周波数帯域において高い値であることが分かる。一方でＳ１１及びＳ２２のカーブは、着目している周波数帯域において低い値であることが分かる。
【００７９】
帯域中心の利得は１８．０ｄＢと良好であり、帯域内におけるＳ１１、Ｓ２２は、ともに−１３ｄＢ以下であり、一般的な要求を満たしている。本実施形態においては、バイアス電流Idd_lnaは、比較例と比べて、ＩＩＰ３補償回路（歪補償回路）１０におけるバイアス電流（１５５ｕＡ）だけ大きく、６．１２ｍＡである。本実施形態に係るＳパラメータ及びノイズ特性は、ほぼ比較例のＳパラメータ及びノイズ特性と同じである。
【００８０】
図１９は、本実施形態に係るＩＩＰ３のＰｉｎ依存性を示す図である。入力信号の電力レベルが−３０ｄＢｍである場合のＩＩＰ３は、１７．７ｄＢｍであり、比較例と比べて、１７．９ｄＢ改善している。
【００８１】
以上のように、本実施形態によれば、歪補償回路を備えることにより、ＩＩＰ３の優れたＬＮＡを実現することが可能となる。また、本実施形態に係る歪補償回路は、ＳＯＩ上に実装することが可能であるので、小型化及び低消費電力化も図ることができる。
【００８２】
以上、第１実施形態から第６実施形態に係るＬＮＡ１について、ＩＩＰ３補償回路（歪補償回路）１０の共通の構成として、第１抵抗R1が接続されている箇所に近いトランジスタほどゲート幅を小さくすることにより優れたＩＩＰ３を実現している。また、同様に、複数のキャパシタが存在する場合には、第１ノードと反対側において、第１抵抗R1までの間に、直列に接続されるトランジスタの数が最も多いキャパシタが、他のキャパシタよりも大きい静電容量を有している。
【００８３】
（第７実施形態）
図２０は、本実施形態に係るＬＮＡ１を示す図である。前述の各実施形態においては、ＩＩＰ３補償回路（歪補償回路）１０は、直列に接続されたトランジスタを備えるものであったが、本実施形態においてはさらに、これらのトランジスタと並列にトランジスタを備えるものである。
【００８４】
すなわち、本実施形態に係るＬＮＡ１において、ＩＩＰ３補償回路（歪補償回路）１０は、電源電圧端子である電源ノードVDD_LNAと、接地点との間に、直列に接続された第３トランジスタFET3と、第４トランジスタFET4と、第１抵抗R1と、及び、第１キャパシタC1と、第２キャパシタC2を備える。さらに、上記の回路と並列に、電源ノードVDD_LNAと、接地点との間に、直列に接続された第２抵抗R2と、第５トランジスタFET5と、第６トランジスタFET6と、及び、第３キャパシタC3と、第４キャパシタC4と、を備える。
【００８５】
第３トランジスタFET3、第４トランジスタFET4、第１抵抗R1、第１キャパシタC1、第２キャパシタC2についての接続は、第１実施形態と同様である。
【００８６】
第２抵抗R2は、一方の端子が電源ノードVDD_LNAと接続する。第５トランジスタFET5は、ドレインとゲートが接続し、このドレイン及びゲートが第２抵抗R2の他方の端子と接続する。すなわち、第５トランジスタFET5は、第２抵抗R2を介してそのドレイン及びゲートが電源ノードVDD_LNAと接続する。第６トランジスタFET6は、ドレインとゲートが接続し、このドレイン及びゲートが第５トランジスタFET5のソースと接続し、ソースが接地する。
【００８７】
第３キャパシタC3は、第１ノードn1と、第５トランジスタFET5のドレインと第６トランジスタFET6の間の第９ノードと、を接続する。第４キャパシタC4は、第１ノードn1と、第５トランジスタFET5のドレイン及びゲートと第２抵抗R2との間の第１０ノードn10と、を接続する。
【００８８】
本実施形態においては、第３トランジスタFET3と第４トランジスタFET4と第５トランジスタFET5と第６トランジスタFET6のゲート幅について、Wg4＜Wg3、Wg3＝Wg6、Wg4＝Wg5を満たし、静電容量についてC2＜C1、C1＝C3、C2＝C4を満たし、かつ、抵抗についてR1＝R2を満たす。
【００８９】
例えば、各トランジスタのゲート酸化膜厚は２．５ｎｍ、ゲート長は０．１４ｕｍ、しきい値電圧は０．３７Ｖであり、Wg1及びWg2は３００ｕｍ、Wg3及びWg6は７．５ｕｍ、Wg4及びWg5は２．５ｕｍ、R1及びR2は８．８ｋΩ、C1及びC3は１８０ｆＦ、C2及びC4は３０ｆＦである。
【００９０】
図２１は、上記の回路定数である場合の周波数帯Band41における入出力特性であるＳパラメータを示す図である。
【００９１】
図に示すように、Ｓ２１のカーブは、着目している周波数帯域において高い値であることが分かる。一方でＳ１１及びＳ２２のカーブは、着目している周波数帯域において低い値であることが分かる。
【００９２】
帯域中心の利得は１８．１ｄＢと良好であり、帯域内におけるＳ１１、Ｓ２２は、ともに−１３ｄＢ以下であり、一般的な要求（−１２ｄＢ以下）を満たしている。本実施形態においては、バイアス電流Idd_lnaは、比較例と比べて、ＩＩＰ３補償回路（歪補償回路）１０におけるバイアス電流（１６１ｕＡ）だけ大きく、６．１２８ｍＡである。本実施形態に係るＳパラメータ及びノイズ特性（ＮＦ：Noise Figure）は、ほぼ比較例のＳパラメータ及びノイズ特性と同じである。
【００９３】
図２２は、本実施形態に係るＩＩＰ３のＰｉｎ依存性を示す図である。入力信号の電力レベルが−３０ｄＢｍである場合のＩＩＰ３は、１８．１ｄＢｍであり、比較例と比べて、１８．３ｄＢ改善している。
【００９４】
以上のように、本実施形態によれば、歪補償回路を備えることにより、ＩＩＰ３の優れたＬＮＡを実現することが可能となる。また、本実施形態に係る歪補償回路は、ＳＯＩ上に実装することが可能であるので、小型化及び低消費電力化も図ることができる。
【００９５】
なお、前述の全ての実施形態においては、増幅回路内の信号増幅のトランジスタを２段で構成するものとしたが、３段以上の構成であってもよい。例えば、ＬＮＡ１は、第１トランジスタFET1と、第２トランジスタFET2に加え、同じく高周波的にゲートが接地されるトランジスタを第２トランジスタと出力ポートLNAout（及び出力整合回路）との間に備えてもよい。その際、ＩＩＰ３補償回路１０はFET2のソースではなくドレインに接続するのが望ましい。
【００９６】
前述の各実施形態において、同じ回路定数を有するとは、厳密に同一でなくともよく、例えば、同じ回路定数の素子であっても個体差等が生じてもよい範囲で同じであればよい。
【００９７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００９８】
例えば、前述の全ての実施形態において、ｎ型のＭＯＳＦＥＴは、状況に応じ、ｐ型のＭＯＳＦＥＴとしてもよく、ｐ型のＭＯＳＦＥＴは、状況に応じ、ｎ型のＭＯＳＦＥＴとしてもよい。さらに、ＭＯＳＦＥＴは、同様の機能を有する他のトランジスタ、例えば、バイポーラトランジスタ等、電圧、電流又はその他の外部からのスイッチング信号により、スイッチング素子として機能するものを用いてもよい。例えば、バイポーラトランジスタを用いる場合には、本明細書中の説明又は請求項中における、ゲート、ソース、ドレインは、それぞれ、ベース、コレクタ（エミッタ）、エミッタ（コレクタ）と適切な組み合わせに読み替えてもよい。いずれに読み替える場合においても、ゲートに印加する電圧、又は、ベースに加える電流の大きさ等、スイッチングに用いる物理量は、各素子の特性により、適切に上述した機能を有するものと同等の動作を行うように、適宜読み替えることができるものである。
【符号の説明】
【００９９】
１：ＬＮＡ
１０：ＩＩＰ３補償回路（歪補償回路）
【図１】
2020129721.tif 000003
【図２】
2020129721.tif 000004
【図３】
2020129721.tif 000005
【図４】
2020129721.tif 000006
【図５】
2020129721.tif 000007
【図６】
2020129721.tif 000008
【図７】
2020129721.tif 000009
【図８】
2020129721.tif 000010
【図９】
2020129721.tif 000011
【図１０】
2020129721.tif 000012
【図１１】
2020129721.tif 000013
【図１２】
2020129721.tif 000014
【図１３】
2020129721.tif 000015
【図１４】
2020129721.tif 000016
【図１５】
2020129721.tif 000017
【図１６】
2020129721.tif 000018
【図１７】
2020129721.tif 000019
【図１８】
2020129721.tif 000020
【図１９】
2020129721.tif 000021
【図２０】
2020129721.tif 000022
【図２１】
2020129721.tif 000023
【図２２】
2020129721.tif 000024