(57)【要約】【課題】半導体素子を搭載する半導体パッケージ基板の、安価な製造方法を提供することを目的とする。【解決手段】コア基板セット工程と、感光性絶縁樹脂層形成工程と、ビアホール形成工程と、シード層形成工程と、第１レジスト形成工程と、第１レジストパターン現像工程と、第１導電体層パターン形成工程と、レジスト剥離工程と、第２レジスト形成工程と、第２導電層パターンを形成するための第２レジストパターン現像工程と、第２導電体層パターン形成工程と、第２レジスト剥離工程と、シード層除去工程を有してなる基板１層目形成工程と、上記の感光性絶縁樹脂層形成工程からシード層除去工程までの工程を繰り返し配線層を積層する工程と、を有する半導体パッケージ基板の製造方法。【選択図】図１
2020129576.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子が搭載される半導体パッケージ基板の製造方法であって、
コア上に導体層があるコア基板をセットするコア基板セット工程と、
前記コア基板の上に感光性絶縁樹脂層を形成する感光性絶縁樹脂層形成工程と、
前記感光性絶縁樹脂層にビアホールを形成するビアホール形成工程と、
前記感光性絶縁樹脂層の表面と、前記ビアホール内壁にシード層を形成するシード層形成工程と、
前記シード層表面の上に第１レジストを形成する第１レジスト形成工程と、
前記ビアホール内に第１導電体層パターンを形成するための第１レジストパターン現像工程と、
前記ビアホール内に、前記第１導電体層パターンを形成する第１導電体層パターン形成工程と、
前記第１レジストを剥離するレジスト剥離工程と、
第２レジストを形成する第２レジスト形成工程と、
第２導電体層パターンを形成するための第２レジストパターン現像工程と、
前記第２導電体層パターンを形成する第２導電体層パターン形成工程と、
前記第２レジストを剥離する第２レジスト剥離工程と、
表面に露出する前記シード層を除去するシード層除去工程と、
を有してなる基板１層目形成工程と、
さらに、基板１層目形成工程で形成された基板１層目の上に、感光性絶縁樹脂層を形成する感光性絶縁樹脂層形成工程と、前記ビアホール形成工程と、前記シード層形成工程と、前記第1レジスト形成工程と、前記第１レジストパターン現像工程と、前記第１導電体層パターン形成工程と、前記レジスト剥離工程と、前記第２レジスト形成工程と、前記第２レジストパターン現像工程と、前記第２導電体層パターン形成工程と、第２レジスト剥離工程と、前記シード層除去工程と、を繰り返し配線層を積層する工程と、
を有することを特徴とする半導体パッケージ基板の製造方法。
【請求項２】
前記第１導電体層パターン形成工程、前記第２導電体層パターン形成工程において、導電体層はめっきで形成することを特徴とする請求項１記載の半導体パッケージ基板の製造方法。
【請求項３】
前記第１導電体層パターンは、前記ビアホール内において、柱状の形状を形成し、前記ビアホールの上端のビアトップ面法線に垂直な線上からみて、四角形を呈し、前記ビアトップ面法線上からみて、ビアトップ面内側にあることを特徴とする請求項２記載の半導体パッケージ基板の製造方法。
【請求項４】
前記第１導電体層パターンにおいて、第１導電体層パターンを形成するめっき高さは、前記ビアホールが形成された前記感光性絶縁樹脂層の表面の高さと同一であることを特徴とする請求項２または３に記載の半導体パッケージ基板の製造方法。
【請求項５】
前記第１導電体層パターンの柱の頂上面における中心と、前記ビアホールの前記ビアトップ面の中心位置の距離が３μｍ以内であることを特徴とする請求項３または４に記載の半導体パッケージ基板の製造方法。
【請求項６】
前記ビアホールから第１導電体層パターンを除いた領域のアスペクト比が、配線部のアスペクト比よりも大きいことを特徴とする請求項３記載の半導体パッケージ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置を搭載する半導体パッケージ基板の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の小型化・高集積化・高機能化への対応から、薄化した半導体装置同士をシリコン貫通電極（ＴＳＶ；Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）を介して、高さ方向に３次元積層する半導体装置が実用化されつつある。ＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）は半導体装置のシリコン基板を厚さ方向に貫通形成した電極であり、積層した半導体装置同士を電気的に最短距離で接続することが可能になることから、低伝送損失、低消費電力化が可能となる。高さ方向に積層数を増やすので、実装面積を増加させることなく高機能化・大容量化が可能となり、半導体装置の小型化・高集積化、高機能化の有力な手段となっている。
【０００３】
半導体装置の３次元積層による小型・高機能化は、同種半導体装置同士を３次元積層するＤＲＡＭに限られている。その理由は、異種半導体装置（例えばメモリーとロジック装置等の異なるメーカーの場合）同士を積層する場合、ＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）の統一規格を設けるなど設計的制約を生じる。異種複数の半導体装置を複数積層組み立てた後に不具合が生じたした場合、組み立て時の不具合なのか各装置製造時の問題なのかを切り分けが難しく、品質保証や製造責任の問題を生じる。さらには発熱量が多い半導体装置を３次元化するには、放熱の問題が解決できないという不具合を生じる。
【０００４】
そこで半導体装置の高機能化の主流は、３次元積層ＤＲＡＭとロジック等半導体装置をシリコンインターポーザー上で統合し、異種複数の半導体装置が搭載されたシリコンインターポーザーを半導体パッケージ基板上に実装搭載したいわゆる２．５次元（以下２．５Ｄ）パッケージが主流となっている。２．５Ｄパッケージの場合、複数の半導体装置間の信号接続をシリコンインターポーザー上の微細回路で接続することにより、シリコンインターポーザー全体が機能集積された１つのＳｏＣ（Ｓｙｓｔｅｍ  ｏｎ  ｃｈｉｐ）とみなすことができる。
【０００５】
シリコンインターポーザーは３００ｍｍ径シリコンウエハーより製造され、半導体装置が搭載される表面には、半導体プロセスで製造されたサブミクロン〜数ミクロンピッチの微細多層配線層と、他方裏面には半導体パッケージ基板とを接続する接続端子及び電気回路よりなり、表裏回路はシリコン基板を貫通するＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）で電気接続されているものである。シリコンインターポーザーはＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）形成が必要で、シリコン基板をドライエッチングしてアスペクトの高いスルーホールを形成し、さらに電解銅めっきでスルーホールを充填する必要があるため製造コストが高いという問題があった。そのためサーバーやハイエンドＰＣ、ハイエンドグラフィック等のコストよりも性能が要求されるものへの適用に限られ、普及の障害となっている。
【０００６】
２．５Ｄパッケージにおいては、半導体パッケージ基板と半導体装置のとの間にさらにシリコンインターポーザーを介在させることが必要なので、部材や実装回数が多くコスト及び効率が悪いことが問題となっている。
【０００７】
さらに、角型のシリコンインターポーザーは円形の３００ｍｍウエハーから製造されるため、６００ｍｍ×５００ｍｍ前後の大型角パネルから製造される有機半導体パッケージ
基板と比較すると面付け効率が悪く、コストが高いという問題があった。さらに近年の半導体装置の高機能化により、ＧＰＵ（Ｇｒａｐｈｉｃｓ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ−ｐｒｏｇｒａｍｍａｂｌｅ  ｇａｔｅ  ａｒｒａｙ）などの半導体装置は、搭載トランジスタ数の増大の影響により年々大型化する傾向にあり、これらを受けるシリコンインターポーザーも大型化の要求が高まっている。シリコンインターポーザーに代わるより安価で効率的な新たなパッケージング技術の要求が高まっている。
【０００８】
その候補として、従来の有機半導体パッケージ基板の装置搭載面側の多層配線層を、シリコンインターポーザーに近い配線密度にすることで、シリコンインターポーザーが不要な有機半導体パッケージ基板いわゆる２．１次元（以下２．１Ｄ）インターポーザーあるいは２．１Ｄ半導体パッケージ基板の開発が活発になっている。
【０００９】
２．１Ｄ半導体パッケージ基板の技術課題は、半導体装置搭載面（第一主面）に、シリコンインターポーザーに近い薄層微細配線を多層形成することにある。複数の半導体装置同士を電気的に接続するには、１つの半導体装置が搭載されるだけの従来型の半導体パッケージ基板よりも、信号線本数は著しく増加するためである。従来の半導体パッケージ基板の製造方法で最も微細な線幅及び層厚（導体層厚と絶縁樹脂層厚の和を示す）ルールであってもラインアンドスペース（Ｌｉｎｅ＆Ｓｐａｃｅ、以下Ｌ／Ｓと記載）Ｌ／Ｓ＝１０／１０μｍ、１層当たりの配線層厚が２０μm程であったが、２．１Ｄ半導体パッケージ基板では、少なくともＬ／Ｓ＝５／５μｍ〜２／２μｍ、１層当たりの配線層厚が３〜１０μｍの薄層微細配線が要求されている。
【００１０】
ここで一般的な半導体パッケージ基板製造方法を例に簡単に説明する。図７や図８は従来の半導体パッケージ基板の、模式的断面図による製造工程の説明図である。半導体パッケージ基板における多層回路は、層間絶縁樹脂の形成と回路層形成を繰り返すいわゆるビルトアップ工法によって製造される。１）先ずは公知の印刷配線板の製造方法を用いて配線回路層が２層以上形成されたコア基板６０１を準備する。コア基板６０１表面には１０μｍ以上５０μｍ以下の高さで銅配線が形成されている。コア基板６０１は内装回路を含む多層板でも良い。コア基板６０１表面には形成される回路高さによって１０から５０μｍ程度の表面凹凸や、内層配線密度差から反りやウネリ、平坦性のばらつきを含んでいる。続いて２）コア基板６０１表裏両面にシリカフィラーと熱硬化性樹脂よりなる絶縁樹脂フィルムを真空プレス法によりラミネートし、熱硬化することで絶縁樹脂層６０４を形成する。３）コア基板上に形成された表裏両面の絶縁樹脂層６０４にレーザー加工機を用いてビアホール６０５（多層回路間を電気的に接続するための穴）を形成する。４）レーザー加工時に発生したビア底（コア基板６０１上に形成されているビア受け銅パッド上）及びビア周辺のスミアを熱アルカリ性過マンガン酸溶液に浸漬してエッチング除去する。５）絶縁樹脂上に無電解銅めっき処理を行うことによって、樹脂表面及びビア内にシード層６０２を形成し、導電化する。６）基板表裏にドライフィルムレジストを熱圧着でラミネート形成し、続く露光・現像処理によって回路と逆パターンのレジストパターンを形成する（図７（ａ））。７）無電解めっき層を通電層として電解銅めっきをおこなうことにより、配線およびビアホールに銅めっき充填することで回路形成をする。８）レジスト不要になったレジストを剥離し、９）レジスト剥離後の不要部分の無電解めっき層をエッチング除去することによって配線回路を形成する（図７（ｂ））。第１層目の導電体層６０８は、ビアホール６０５上で、凹みを有する。以上の回路形成方法は、いわゆるセミアディティブ工法と呼ばれるものである。以上１）から９）の工程を経て半導体パッケージ基板の１層目が形成される。
【００１１】
さらに１層目の上に前記の２）から９）の工程を繰り返して、多層基板が形成される。スタックト・ビアを有する２層目形成の例を、説明すると、前記２）の工程により１層目の上に絶縁樹脂層６９１が形成される（図７（ｃ））。前記３）の工程により、ビアホール６０６が形成され（図７（ｄ））、さらに前記の４）から９）の工程を行うと、２層目の導電体層６１８が形成され、スタックト・ビア７００の構造をもった基板が形成される（図７（ｅ））が、ビアホール６０６上で、凹みを有する。
【００１２】
同様に、スタッカード・ビアを形成するのを目的とした２層目形成の例を、説明すると、前記２）の工程により１層目の上に絶縁樹脂層６９１が形成される。前記３）の工程により、ビアホール６０６が形成され、さらに前記の４）から９）の工程を行うと、２層目の導電体層パターン６１８が形成され、スタッカード・ビア７０１の構造をもった基板が形成される（図８）が、ビアホール６０６上で、凹みを有する。
【００１３】
特許文献１記載の従来技術は、通常のプロセスで製造された半導体パッケージ基板の半導体素子搭載面の最表層の配線１層分をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｎｇ、化学機械研磨）により研磨平坦化し、感光性絶縁樹脂を用いたセミアディティブ工法により微細な多層配線層を形成するという発明である。しかしながら、ＣＭＰを用いた研磨平坦化処理は高価であり、パッケージ基板の分野に適用する事は困難である。
【００１４】
さらにＬ／Ｓ＝２〜５μｍの領域のセミアディティブ工法においては、絶縁樹脂をロールラミネーター等を用いて熱圧着する場合、ローラーによる物理的ストレスにより、配線剥がれが多発し歩留まり良く製造する事が困難となっている。
【００１５】
また、前述するような線幅となった場合、インピーダンスや作製上の観点から絶縁層厚を薄くする必要がある。フィルム状の絶縁樹脂を使用する場合、そもそも適正な膜厚の樹脂が存在しないか、存在したとしても適性にラミネートする事は困難である。
【００１６】
しかし、厚みの均一化のため、液状の絶縁樹脂を採用する場合、ビア部等の凹凸に左右され、絶縁層厚が一定にならない。通常、このような差を緩和するため、ビア部に選択的にめっきを析出させるフィルドビアめっきを用いるが、ビア径、絶縁層厚および銅厚のアスペクト比や配線幅および厚みの問題から、同時に平滑なめっきを形成することは困難である（図７（ａ）、（ｂ）参照）。
【００１７】
特許文献２記載の従来技術は、薄い多層配線層をガラス支持体の片面に形成した後に、半導体装置と一体化し、支持体を剥離した後に半導体装置を個片化することで配線層が形成された半導体装置の発明が開示されている。この場合、平坦なガラス平面で多層配線層を形成できるものの、パッケージ基板上に配線層を実装する必要があるなど、工程が複雑となりコストも飛躍的に増大してしまう。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特許第５５５８６２３号公報
【特許文献２】特開２００７−２４２８８８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
半導体素子を搭載する半導体パッケージ基板の、安価な製造方法が求められていた。
【００２０】
本発明は、上記課題に鑑みてなされたものであり、半導体素子を搭載する薄層微細配線層を有する半導体パッケージ基板を、安価に製造する製造方法を提供することを目的としている。
【課題を解決するための手段】
【００２１】
本発明は、上記の課題を解決するためのものであり、請求項１に係る発明は、半導体素子が搭載される半導体パッケージの製造方法であって、コア上に導体層があるコア基板をセットするコア基板セット工程と、前記コア基板の上に感光性絶縁樹脂層を形成する感光性絶縁樹脂層形成工程と、前記感光性絶縁樹脂層にビアホールを形成するビアホール形成工程と、前記感光性絶縁樹脂層の表面と、前記ビアホール内壁にシード層を形成するシード層形成工程と、前記シード層表面の上に第１レジストを形成する第１レジスト形成工程と、前記ビアホール内に第１導電体層パターンを形成するための第１レジストパターン現像工程と、前記ビアホール内に、前記第１導電体層パターンを形成する第１導電体層パターン形成工程と、前記第１レジストを剥離するレジスト剥離工程と、第２レジストを形成する第２レジスト形成工程と、第２導電体層パターンを形成するための第２レジストパターン現像工程と、前記第２導電体層パターンを形成する第２導電体層パターン形成工程と、前記第２レジストを剥離する第２レジスト剥離工程と、前記シード層を除去するシード層除去工程と、を有してなる基板１層目形成工程と、さらに、基板１層目形成工程で形成された基板１層目の上に、感光性絶縁樹脂層を形成する感光性絶縁樹脂層形成工程と、前記ビアホール形成工程と、表面に露出する前記シード層形成工程と、前記第１レジスト形成工程と、前記第１レジストパターン現像工程と、前記第１導電体層パターン形成工程と、前記レジスト剥離工程と、前記第２レジスト形成工程と、前記第２レジストパターン現像工程と、前記第２導電体層パターン形成工程と、第２レジスト剥離工程と、前記シード層除去工程と、を繰り返し配線層を積層する工程と、を有することを特徴とする半導体パッケージ基板の製造方法である。
【００２２】
請求項２に係る発明は、前記第１導電体層パターン形成工程、前記第２導電体層パターン形成工程において、導電体層はめっきで形成することを特徴とする請求項１記載の半導体パッケージ基板の製造方法である。
【００２３】
請求項３に係る発明は、前記第１導電体層パターンは、前記ビアホール内において、柱状の形状を形成し、前記ビアホールの上端のビアトップ面法線に垂直な線上からみて、四角形を呈し、前記ビアトップ面法線上からみて、ビアトップ面内側にあることを特徴とする請求項３記載の半導体パッケージ基板の製造方法である。
【００２４】
請求項４に係る発明は、前記第１導電体層パターンにおいて、第１導電体層パターンを形成するめっき高さは、前記ビアホールが形成された前記感光性絶縁樹脂層の表面の高さと同一であることを特徴とする請求項２または３に記載の半導体パッケージ基板の製造方法である。
【００２５】
請求項５に係る発明は前記第１導電体層パターンの柱の頂上面における中心と、前記ビアホールの前記ビアトップ面の中心位置の距離が３μｍ以内であることを特徴とする請求項３または４に記載の半導体パッケージ基板の製造方法である。
【００２６】
請求項６に係る発明は、前記ビアホールから第１導電体層パターンを除いた領域のアスペクト比が、配線部のアスペクト比よりも大きいことを特徴とする請求項３記載の半導体パッケージ基板の製造方法である。
【発明の効果】
【００２７】
本発明によれば、半導体素子を搭載する薄層微細配線層を有する半導体パッケージ基板を、安価に製造する製造方法を提供することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施形態に係る半導体パッケージ基板の製造工程図である。
【図２】本発明の一実施形態に係る半導体パッケージ基板の、模式的断面図による製造工程の説明図である。
【図３】本発明の一実施形態に係る半導体パッケージ基板の、模式的断面図による製造工程の説明図である。
【図４】本発明の一実施形態に係る半導体パッケージ基板の、模式的断面図による製造工程の説明図である。
【図５】第１導電体層パターンの形状のバリエーションを模式的に示した平面図および断面図である。
【図６】第１導電体層パターンの高さのバリエーションを模式的に示した平面図および断面図である。
【図７】従来の半導体パッケージ基板の、模式的断面図による製造工程の説明図である。
【図８】従来の半導体パッケージ基板の、模式的断面図による製造工程の説明図である。
【発明を実施するための形態】
【００２９】
本発明の半導体パッケージ基板の実施形態の一例について、図面を参照しながら説明する。本説明は本発明実施形態の１例であって、本発明は本説明の半導体パッケージ基板の構造に限定されるものではない。
【００３０】
図１は本発明の一実施形態に係る半導体パッケージ基板の製造工程図である。また図２から図４は、本発明の一実施形態に係る半導体パッケージ基板の、模式的断面図による製造工程の説明図である。半導体素子が搭載される半導体パッケージの製造方法は、コア１００上に導体層１０３があるコア基板１０１をセットするコア基板セット工程Ｐ１と、コア基板１０１の上に感光性絶縁樹脂層１０４を形成する感光性絶縁樹脂層形成工程Ｐ２と、感光性絶縁樹脂層１０４にビアホール１０５を形成するビアホール形成工程Ｐ３と、感光性絶縁樹脂層１０４の表面と、ビアホール１０５内壁にシード層１０２を形成するシード層形成工程Ｐ４と、シード層１０２表面の上に第１レジスト１０６を形成する第１レジスト形成工程Ｐ５と、ビアホール１０５内に第１導電体層パターンを形成するための第１レジストパターン現像工程Ｐ６と、ビアホール１０５内に、第１導電体層パターンを形成する第１導電体層パターン形成工程Ｐ７と、第１レジストを剥離するレジスト剥離工程Ｐ８と、第２レジスト１９９を形成する第２レジスト形成工程Ｐ９と、第２導電体層パターン２０２を形成するための第２レジストパターン現像工程Ｐ１０と、第２導電体層パターン２０２を形成する第２導電体層パターン形成工程Ｐ１１と、第２レジスト１９９を剥離する第２レジスト剥離工程Ｐ１２と、表面に露出するシード層１０２を除去するシード層除去工程Ｐ１３と、を有してなる基板１層目形成工程と、さらに、基板１層目形成工程で形成された基板１層目の上に、感光性絶縁樹脂層を形成する感光性絶縁樹脂層形成工程Ｐ２と、ビアホール形成工程Ｐ３と、シード層形成工程Ｐ４と、第１レジスト形成工程Ｐ５と、第１レジストパターン現像工程Ｐ６と、第１導電体層パターン形成工程Ｐ７と、レジスト剥離工程Ｐ８と、第２レジスト形成工程Ｐ９と、第２レジストパターン現像工程Ｐ１０と、第２導電体層パターン形成工程Ｐ１１と、第２レジスト剥離工程Ｐ１２と、シード層除去工程Ｐ１３を繰り返し配線層を積層する工程と、を有する。
【００３１】
図２（ａ）はコア１００の上に導体層１０３を有するコア基板１０５上にビアホール１０５を有する感熱絶縁樹脂層１０４が形成された模式断面図である。本発明におけるコア１００は平坦で剛直であること、大型で安価に入手できること、所望の厚さを準備できること、コア１００の表裏間に信号をやり取り可能な構造を保有する事から、ガラスエポキシ樹脂や貫通電極を有するガラスおよびセラミックス基板等が選択される。ここでは図示しないが、コア内部には表裏間で信号を伝達可能な配線層が形成されている。
【００３２】
コア１００の厚みは特に限定されるものではないが、０．３ｍｍ以上５ｍｍ以下であれば、製造工程上のハンドリングがしやすいため望ましい。さらに０．７ｍｍ以上３ｍｍ以下であることが望ましい。また、導体層１０３は、コア表、裏または表裏面に信号の交雑を防止するシールドする機能をもってもいい。
【００３３】
続いてコア基板１０１上に感光性絶縁樹脂層１０４を形成する。感光性絶縁樹脂層１０４は感光性ポリイミド樹脂、感光性ベンゾシクロブテン樹脂、感光性エポキシ樹脂およびその変性物より選ばれる。本発明によれば感光性絶樹脂層は感光性絶縁樹脂より選ばれ解像性及び絶縁性が担保できれば何れでもよく、本発明によって限定されるものではない。感光性絶縁樹脂は液状である事が望ましい。感光性絶縁樹脂にはフィラーを含有してもよいが、微細回路を形成する必要があるため解像性が損なわれるため含有しないことが望ましい。
【００３４】
感光性絶縁樹脂層１０４の形成方法であるが、スリットコート、カーテンコート、ダイコート、スプレーコート、静電塗装、インクジェットコート、グラビアコート、スクリーン印刷、グラビアオフセット印刷、スピンコート、ドクターコートより選定できる。絶縁樹脂形成方法は本発明により限定されない。
【００３５】
感光性絶縁樹脂層１０４の厚みは特に限定されないが、Ｌ／Ｓ＝５μｍ以下等を想定する場合、インピーダンスマッチングや製造方法を考えると１０μｍ以下、好ましくは５μｍ以下が望ましい。
【００３６】
続いて感光性絶縁樹脂層１０４にフォトリソグラフィーにより、ビアホール１０５を形成する。ビアホール１０５の径は特に限定されないが、配線幅が５μｍ以下となる場合、３０μｍ以下、好ましくは２０μｍ以下である事が望ましい。また後述するシード層１０２を形成する事から、ビアホール１０５側面は順テーパーである事が望ましい。
【００３７】
さらにビアホール１０５および感光性絶縁樹脂１０４上にシード層１０２を形成する。本発明によるシード層はチタン（Ｔｉ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、タンタル（Ｔａ）、銅（Ｃｕ）より選択することが出来る。これら金属は蒸着法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタ法、無電解めっき法により形成することが出来る。例えば、無電解めっき法によれば、無電解ニッケル（Ｎｉ）めっきあるいは無電解銅（Ｃｕ）めっきによって、ニッケル（Ｎｉ）あるいは銅（Ｃｕ）を形成することができる。これらの中の一つの金属を選択することで、次工程でこのシード層１０２の上に積層される第１導電体層パターン１０８と第２導電体層パターン２０２との密着性を良好に形成することが可能である。
【００３８】
また次工程で形成される第１導電体層パターン１０８の材料をこのシード層１０２の上に積層しても構わない。例えば、第１導電体層パターン１０８の材料が、銅（Ｃｕ）である場合、このシード層１０２の上に銅（Ｃｕ）を積層してもよい。
【００３９】
続いて、ビアホール１０５内に形成する第１導電体層パターン１０８の形成方法について述べる。第１導電体層パターン１０８は、めっき法を用いて形成される第２導電体層パターン２０２形成時に効果的に働くように形成されていれば良く、第２導電体層パターン２０２と同一の材質であってもよく、また異なっていても良い。
【００４０】
第１導電体層パターン１０８を形成する手段として、セミアディティブ法による電解銅めっきを用いる場合について説明する。ビアホール１０５を含む感光性絶縁樹脂１０４上にシード層１０２が形成された基板に第１レジスト１０６をコートする（図２（ｂ））。
レジスト種は後述するめっき工程に耐え、剥離液に溶解すれば特には問わないが、目的とするパターニングに応じたアスペクト比を考慮した膜厚を選択する事が望ましい。
【００４１】
第１レジストのコート手法は特に限定しないが、スリットコート、カーテンコート、ダイコート、スプレーコート、静電塗装、インクジェットコート、グラビアコート、スクリーン印刷、グラビアオフセット印刷、スピンコート、ドクターコートより選定できる。また、この際、基板表面をほぼ全て覆うように第１レジスト１０６をコートできることが望ましい。
【００４２】
次に、第１レジスト１０６を露光しパターニングを実施する（図２（ｃ））。露光手法は特に限定しないが、平行光を用いた等倍露光やステッパーによる等倍および縮小露光、または直接描画法など種々の露光方法を選択することが可能である。この工程においては、ビアホール１０５底部を一部含み、ビアランド部（ビアの上端面）よりも内側にホールもしくはスペースが形成されるように露光する。この際のホールおよびスペースの形状は、後述する第１のめっき工程にて形作られる。特に限定されるものでは無いが、ビアホール１０５への位置合せの精度と関係し概ねビアランド（ビアの上端面）よりも数μｍ程度小さいことが望ましい。
【００４３】
次に、第１レジスト１０６を現像する。現像方法についても特に限定されないが、おおむね推奨どおりの現像液を用いて現像を実施する。例えば、アルカリ系現像液の一種であるテトラメチルアンモニウムハイドロオキサイドや炭酸ソーダ、各種有機系薬品などを好適に用いることが可能である。その結果、第１導電体層パターン用のレジストパターン１０７を得る。
【００４４】
次に第１導電体層パターン１０８を形成する（図２（ｄ））。第１の導電体層は公知の電解銅めっき方法で形成することができる。電解銅めっきの厚さは、本発明で限定されるものではないが、第２導電体層パターンの配線部のめっき高さより低い事が好ましく、さらには感光性絶縁樹脂１０４の表面上部の高さと同程度（図６（ａ））が更に好ましい。
【００４５】
続いて第１レジスト１０６の剥離を実施する（図２（ｅ））。剥離方法は特に限定されず、溶剤系、アルカリ系およびアッシング等のプラズマ系などが好適に用いられる。ポジレジストを用いた場合は、再度露光し現像液に可溶にし、現像液で剥離しても構わない。
【００４６】
これまでに作製した第１導電体層パターン１０８を有する基板に対して（図３（ａ））、第２レジスト１９９をコートしパターニングを実施する（図３（ｂ））。レジストコートは樹脂の種類やコート手法は第１レジスト１０６のものと同様の手法を用いる事が可能である。ここで、ビアホール１０５に先ほど形成した第１導電体層パターン１０８が存在する事で、塗布した第２レジストが均一にコートされる。
【００４７】
次に、第２レジスト１９９を露光しパターニングを実施する。手法は第１レジスト１０６の時の方法と同様の手法を用いる事が可能である。また、同時に配線層となるパターンを形成しても構わない。レジストの現像手法についても、前述と同様の手法を用いる事で、第２導電体層パターン用のレジストパターン２０１を得る。
【００４８】
次に、第２導電体層パターン２０２を形成する（図３（ｃ））。第２導電体層パターン２０２は公知の電解銅めっき法で形成することが出来る。めっき液は公知のビアフィリング用のめっき液を用いる事が可能で、ビアのアスペクト比を利用し、選択的にビアホールにめっきを析出させる事が可能となる。また、この際あらかじめ第１導電体層パターン１０８を形成している事で、見かけ上のビアのアスペクト比が大きくなる。このため、ビア底部からのめっき高さとビア底面からビアホール内めっき凹み部最下点までの高さ、の差を小さくすることが難しいようなアスペクト比の小さなビアホールであっても、適切にフィルドめっきを行う事が可能となる。
【００４９】
第１導電体層パターン１０８は、第２導電体層パターン２０２形成時のフィルド性を高めるために用いられる。このため、特に形状は限定されず、ビアホール内の液の流れやめっき成長に差が生じるような形状であれば構わない。考えられる形状のバリエーションの例を図５に示す。例えば、ビアホールの形状に合わせた円柱（図５（ａ））・角柱(図５（ｂ）)形状や、液流を妨げるクロスマークのような形状（図５（ｃ））にしても構わない。また、方向性を持った板状(図５（ｄ）)としても構わない。また、面内の配線密度に応じて調整しても構わない。配線密度に応じて形状を調整する事で、ビアホール部や配線部に形成される導電層の厚みを均一に調整する事が可能となる。
【００５０】
本発明の一実施形態に係る上記の方法でビアフィリングを実施した場合、微細配線とビアにおいても、スタッカード・ビアではなく、スタックト・ビアで接続する事が可能となる。特に微細配線の領域においては、配線を形成することができるビア間のスペースが極端に狭くなることから、スタッカード・ビアで配線を引き回す場合、設計に多大な制限がかかる恐れがある。これに対し、スタックト・ビアで引ける場合、設計が容易になる事に加えて、配線とビアが厚み方向で交雑する事が減り、層間絶縁膜の厚み等に影響が出にくくなることが期待される。
【００５１】
また、第１導電体層パターンを第２導電体層パターンと同じ銅めっきとした場合、導電体層間でのマイグレーションや剥がれ等を気にする事無く、安価で低抵抗なビアを容易に形成することが可能となる。
【００５２】
また、ビア部を含む配線層が平滑に形成される場合、その上層に形成される絶縁膜を均一にコートすることが可能となる。そのため、コストが膨大なＣＭＰプロセス等を採用する必要が無く、安価に微細配線を形成することが可能となる。
【００５３】
以上より本発明によれば半導体パッケージ基板を、安価に製造する方法を提供することができる。
【００５４】
（実施例）
本発明の実施例を図２から図４を用いて説明する。図２を用いて、第１導電体層パターンの形成方法について説明する。まず、コア１００上にシールドの機能をもつ導体層１０３を形成したコア基板１０１を準備する。導体層１０３は厚さ０．５μｍの銅で形成した。
【００５５】
次に、感光性絶縁樹脂層１０４を形成した。感光性絶縁樹脂層１０４の厚さは３μｍ、ビアホール１０５は底部で１０μｍ径、上部で１２μｍ径のすり鉢状とした。さらに、シード層１０２としてチタン（Ｔｉ）を１００ｎｍおよび銅（Ｃｕ）を３００ｎｍ形成した。シード層１０２はビアホール１０５を含み断線する事なく被覆できていることを確認した(図２（ａ）)。
【００５６】
続いて、第１レジスト１０６を厚さ５μｍコートした。ビアホール１０５はビア底から６μｍ、感光性絶縁樹脂層１０４表面から３μｍ高さの部分まで被覆された（図２（ｂ））。次に第１レジスト１０６を露光しパターニングを実施した。アライメントは先に形成した感光性絶縁樹脂層１０４に設置したアライメントマークを使用した。パターンはビアホール１０５中央部に直径６μｍの円柱形のホールとなるように設計した（図２（ｃ））。
【００５７】
続いて、電解銅めっき装置を用いて、電解銅めっきを施した。電流密度は１Ａ／ｄｍ２
とし、３μｍ高さとなるように時間を調整しめっきした(図２（ｄ）)。次に、有機系のレジスト剥離液を用いて第１レジスト１０６を剥離したところ、直径６μｍ高さ３μｍの円柱形の第１導電体層パターン１０８がビアホール１０５中央部に形成された(図２（ｅ）)。これにより、第１導電体層パターン１０８が形成された中間体１０９を得た。
【００５８】
続いて、第２レジスト１９９を厚さ４μｍコートした。前記の第１レジスト１０６をコートした時のビアホール１０５の上の平坦性と異なり、ビアホール１０５上部においても第２レジスト１９９が平坦性をもってコートされていることを確認した。次に第２レジスト１９９を露光しパターニングを実施した。アライメントは先ほどと同様のものを使用した。ビアホール１０５上部においてはランド径１５μｍとなるように露光した。配線部はＬ／Ｓ＝２μｍとなるように設計した（図３（ｂ））。
【００５９】
続いて、電解銅めっき装置を用いて、電解銅めっきを施した。電流密度は１Ａ／ｄｍ２とし、配線部が２μｍ高さとなるように時間を調整しめっきした（図３（ｃ））。次に、有機系のレジスト剥離液を用いて第２レジスト１９９を剥離した（図３（ｄ））。
【００６０】
次に、銅エッチング液およびチタンエッチング液を用いて、シード層１０２を除去した（図３（ｅ））。その結果、第１導電体層パターン１０８および第２導電体層パターン２０２を含み、ビア底径１０μｍ、ビアホール部厚み５μｍ、ビア上部径１２μｍ、ビアランド径１５μｍ・厚み２μｍ、配線部幅２μｍ・厚み２μｍの、ビアおよび微細配線が形成されていることを確認した。
【００６１】
図４を用いて２層目の絶縁層および配線層について説明する。同様の手法で、感光性絶縁樹脂をコートしたところ、平滑に感光性絶縁樹脂層３０１を形成した（図４（ａ））。次にパターニングを行い、ビアホール３０２を形成した（図４（ｂ））。続いて、第２層目の第１導電体層パターン３０４を形成した(図４（ｃ）)。更に、第２層目の第２導電体層パターン３０５を積層したところ、１層目と同様のビアおよび微細配線が形成できた（図４（ｄ））。その結果、ビア上にビアを形成した、スタックト・ビア３０６を形成できた。
【００６２】
本発明の実施例によれば、薄層微細配線層が容易に平坦性を担保できる構造の半導体パッケージ基板の製造方法を提供できることが確かめられた。
【符号の説明】
【００６３】
１００・・・コア
１０１・・・コア基板
１０２・・・シード層
１０３・・・導体層
１０４・・・感光性絶縁樹脂層
１０５・・・ビアホール
１０６・・・第１レジスト
１０７・・・第１導電体層パターン用のレジストパターン
１０８・・・第１導電体層パターン
１０９・・・中間体
１１０・・・シード層
１１１・・・ビアトップ
１９９・・・第２レジスト
２０１・・・第２導電体層パターン用のレジストパターン
２０２・・・第２導電体層パターン
３０１・・・感光性絶縁樹脂層
３０２・・・ビアホール
３０３・・・シード層
３０４・・・第２層目の第１導電体層パターン
３０５・・・第２層目の第２導電体層パターン
３０６・・・スタックト・ビア
６０１・・・コア基板
６０２・・・シード層
６０３・・・導体層
６０４・・・絶縁樹脂層
６０５・・・ビアホール
６０６・・・ビアホール
６０７・・・導電体層用パターン用のレジストパターン
６０８・・・導電体層パターン
６１０・・・シード層
６１８・・・導電体層パターン
６２２・・・シード層
６９１・・・絶縁樹脂層
７００・・・スタックト・ビア
７０１・・・スタッカード・ビア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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