(57)【要約】【課題】画素毎にＡＤ変換を行う固体撮像素子において、回路の故障による画質の低下を防止する。【解決手段】アナログデジタル変換部は、アナログの画素信号をデジタル信号に変換して保持する。読出し回路は、デジタル信号のいずれかのビットを読出しビットとして読み出す。冗長読出し回路は、デジタル信号のいずれかのビットを読み出しビットとして読み出す。故障検出部は、データ読出し回路に故障が生じたか否かを検出する。読出し側選択部は、故障が生じたか否かにより読出し回路からのビットと冗長読出し回路からのビットとのいずれかを選択して出力する。【選択図】図２８
2020129774.tif 000002
【特許請求の範囲】
【請求項１】
アナログの画素信号をデジタル信号に変換して保持するアナログデジタル変換部と、
前記デジタル信号のいずれかのビットを読出しビットとして読み出す読出し回路と、
前記デジタル信号のいずれかのビットを読出しビットとして読み出す冗長読出し回路と、
前記読出し回路に故障が生じたか否かを検出する故障検出部と、
前記故障が生じたか否かにより前記読出し回路からの前記読出しビットと前記冗長回路からの前記読出しビットといずれかを選択して出力する読出し側選択部と
を具備する固体撮像素子。
【請求項２】
前記読出し回路は、複数のリピータのそれぞれに配置され、
前記複数のリピータは、それぞれが所定数のリピータからなる複数のグループに分割され、
前記所定数のリピータは、前記読出し側選択部を共有する
請求項１記載の固体撮像素子。
【請求項３】
前記読出し回路は、複数のリピータのそれぞれに配置され、
前記複数のリピータの全てが、前記読出し側選択部を共有する
請求項１記載の固体撮像素子。
【請求項４】
所定数の前記読出し回路と前記冗長読出し回路とがリピータに配置され、
前記故障検出部は、前記所定数の読出し回路のそれぞれについて故障が生じたか否かを検出する
請求項１記載の固体撮像素子。
【請求項５】
前記リピータには、所定数の前記冗長読出し回路が配置される
請求項４記載の固体撮像素子。
【請求項６】
前記デジタル信号のいずれかのビットを前記アナログデジタル変換部に書込みビットとして供給する書込み回路と、
前記デジタル信号のいずれかのビットを前記アナログデジタル変換部に書込みビットとして供給する冗長書込み回路と、
前記故障が生じたか否かにより前記書込み回路からの前記書込みビットと前記冗長書込み回路からの前記書込みビットとのいずれかを選択して前記デジタル信号を供給する書込み側選択部と
をさらに具備し、
前記故障検出部は、前記書込み回路および前記読出し回路の少なくとも一方に故障が生じたか否かを検出する
請求項１記載の固体撮像素子。
【請求項７】
前記アナログデジタル変換部は、前記デジタル信号を保持するラッチ部および冗長ラッチ部を備え、
前記読出し回路および前記冗長読出し回路は、前記ラッチ部から前記読出しビットを読み出す
請求項６記載の固体撮像素子。
【請求項８】
前記冗長ラッチ部は、冗長ライトラッチと冗長リードラッチとを備え、
前記冗長書込み回路は、前記冗長ライトラッチに前記書込みビットを供給し、
前記冗長読出し回路は、前記冗長リードラッチから前記読出しビットを読み出す
請求項７記載の固体撮像素子。
【請求項９】
前記画素信号は、画素を初期化したときのリセットレベルと露光が終了したときの信号レベルとを含み、
前記読出し回路および前記冗長読出し回路は、前記リセットレベルに対応する前記ビットをリセットレベル読出しビットとして読み出し、前記信号レベルに対応する前記ビットを信号レベル読出しビットとして読み出し、
前記読出し側選択部は、
前記故障が生じたか否かにより前記読出し回路からの前記リセットレベル読出しビットと前記冗長回路からの前記リセットレベル読出しビットとのいずれかを選択するリセットレベル読出し側選択部と、
前記故障が生じたか否かにより前記読出し回路からの前記信号レベル読出しビットと前記冗長回路からの前記信号レベル読出しビットとのいずれかを選択する信号レベル読出し側選択部と
を備える
請求項８記載の固体撮像素子。
【請求項１０】
前記冗長リードラッチは、リセットレベル冗長リードラッチおよび信号レベル冗長リードラッチを備え、
前記冗長読出し回路は、前記リセットレベル冗長リードラッチから前記リセットレベル読出しビットを読み出し、前記信号レベル冗長リードラッチから前記信号レベル読出しビットを読み出す
請求項９記載の固体撮像素子。
【請求項１１】
アナログの画素信号をデジタル信号に変換して保持するアナログデジタル変換部と、
前記デジタル信号のいずれかのビットを読出しビットとして読み出す読出し回路と、
前記デジタル信号のいずれかのビットを読出しビットとして読み出す冗長読出し回路と、
前記読出し回路に故障が生じたか否かを検出する故障検出部と、
前記故障が生じたか否かにより前記読出し回路からの前記読出しビットと前記冗長回路からの前記読出しビットといずれかを選択して出力する読出し側選択部と、  前記読出し側選択部より出力されたデータを処理する信号処理部と
を具備する撮像装置。
【請求項１２】
アナログの画素信号をデジタル信号に変換して保持するアナログデジタル変換手順と、
読出し回路が、前記デジタル信号のいずれかのビットを読出しビットとして読み出す読出し手順と、
冗長読出し回路が、前記デジタル信号のいずれかのビットを読出しビットとして読み出す冗長読出し手順と、
前記読出し回路に故障が生じたか否かを検出する故障検出手順と、
前記故障が生じたか否かにより前記読出し回路からの前記読出しビットと前記冗長回路からの前記読出しビットといずれかを選択して出力する読出し側選択手順と
を具備する固体撮像素子の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、固体撮像素子、撮像装置、および、固体撮像素子の制御方法に関する。詳しくは、画素毎にアナログ信号をデジタル信号に変換する固体撮像素子、撮像装置、および、固体撮像素子の制御方法に関する。
【背景技術】
【０００２】
従来より、撮像装置などにおいては、ＡＤ（Analog to Digital）変換の速度を速くする目的で、画素毎にアナログ信号をデジタル信号に変換する固体撮像素子が用いられている。例えば、画素信号を生成する画素回路と、画素信号と参照信号との比較結果が反転したときの時刻コードを保持する記憶部と、時刻コードを転送する転送回路とを設けた固体撮像素子が提案されている（例えば、特許文献１参照。）。これらの比較部および記憶部により、画素ごとにアナログの画素信号がデジタルの時刻コードに変換される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開ＷＯ２０１８／０３７９０２号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上述の従来技術では、画素毎にＡＤ変換することにより、カラムごとにＡＤ変換する場合よりもＡＤ変換の速度を速くすることができる。しかしながら、画素毎にＡＤ変換を行う構成では、カラムごとにＡＤ変換を行う構成と比較して、固体撮像素子の回路が複雑となり、光電変換素子、転送トランジスタや浮遊拡散層の他、上述したように記憶部や転送回路などが画素毎にさらに必要となる。このため、画素毎にＡＤ変換を行う場合、カラムごとにＡＤ変換を行う場合よりも回路に故障が生じる確率が高くなる。例えば、初期不良や経年劣化により、上述の記憶部や転送回路に故障が生じると、正常な値の画素データが出力されなくなり、欠陥画素が生じる。この欠陥画素により撮像した画像の画質が低下するおそれがある。
【０００５】
本技術はこのような状況に鑑みて生み出されたものであり、画素毎にＡＤ変換を行う固体撮像素子において、回路の故障による画質の低下を防止することを目的とする。
【課題を解決するための手段】
【０００６】
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、アナログの画素信号をデジタル信号に変換して保持するアナログデジタル変換部と、前記デジタル信号のいずれかのビットを読出しビットとして読み出す読出し回路と、前記デジタル信号のいずれかのビットを読出しビットとして読み出す冗長読出し回路と、前記読出し回路に故障が生じたか否かを検出する故障検出部と、前記故障が生じたか否かにより前記読出し回路からの前記読出しビットと前記冗長回路からの前記読出しビットといずれかを選択して出力する読出し側選択部とを具備する固体撮像素子、および、その制御方法である。これにより、故障が生じたか否かにより読出し回路および冗長読出し回路のいずれかの読出しビットが選択されるという作用をもたらす。
【０００７】
また、この第１の側面において、上記読出し回路は、複数のリピータのそれぞれに配置され、上記複数のリピータは、それぞれが所定数のリピータからなる複数のグループに分割され、上記所定数のリピータは、上記読出し側選択部を共有してもよい。これにより、所定数のリピータが読出し側選択部を共有するという作用をもたらす。
【０００８】
また、この第１の側面において、上記読出し回路は、複数のリピータのそれぞれに配置され、上記複数のリピータの全てが、上記読出し側選択部を共有してもよい。これにより、全てのリピータが読出し側選択部を共有するという作用をもたらす。
【０００９】
また、この第１の側面において、所定数の前記読出し回路と前記冗長読出し回路とがリピータに配置され、前記故障検出部は、前記所定数の読出し回路のそれぞれについて故障が生じたか否かを検出してもよい。これにより、リピータごとに所定数の読出し回路の故障の有無が検出されるという作用をもたらす。
【００１０】
また、この第１の側面において、上記リピータには、所定数の上記冗長読出し回路が配置されてもよい。これにより、複数の読出し転送回路の故障に対応することができるという作用をもたらす。
【００１１】
また、この第１の側面において、前記デジタル信号のいずれかのビットを前記アナログデジタル変換部に書込みビットとして供給する書込み回路と、前記デジタル信号のいずれかのビットを前記アナログデジタル変換部に書込みビットとして供給する冗長書込み回路と、前記故障が生じたか否かにより前記書込み回路からの前記書込みビットと前記冗長書込み回路からの前記書込みビットとのいずれかを選択して前記デジタル信号を供給する書込み側選択部とをさらに具備し、前記故障検出部は、前記書込み回路および前記読出し回路の少なくとも一方に故障が生じたか否かを検出してもよい。これにより、故障が生じたか否かにより書込み回路と冗長書込み回路とのいずれかが選択されるという作用をもたらす。
【００１２】
また、この第１の側面において、前記アナログデジタル変換部は、前記デジタル信号を保持するラッチ部および冗長ラッチ部を備え、前記読出し回路および前記冗長読出し回路は、前記ラッチ部から前記読出しビットを読み出してもよい。これにより、故障が生じた際に冗長ラッチ部から読み出しビットが読み出されるという作用をもたらす。
【００１３】
また、この第１の側面において、前記冗長ラッチ部は、冗長ライトラッチと冗長リードラッチとを備え、前記冗長書込み回路は、前記冗長ライトラッチに前記書込みビットを供給し、前記冗長読出し回路は、前記冗長リードラッチから前記読出しビットを読み出してもよい。これにより、冗長ライトラッチに書込みビットが保持され、冗長リードラッチから読み出しビットが読み出されるという作用をもたらす。
【００１４】
また、この第１の側面において、
前記画素信号は、画素を初期化したときのリセットレベルと露光が終了したときの信号レベルとを含み、前記読出し回路および前記冗長読出し回路は、前記リセットレベルに対応する前記ビットをリセットレベル読出しビットとして読み出し、前記信号レベルに対応する前記ビットを信号レベル読出しビットとして読み出し、前記読出し側選択部は、前記故障が生じたか否かにより前記読出し回路からの前記リセットレベル読出しビットと前記冗長回路からの前記リセットレベル読出しビットとのいずれかを選択するリセットレベル読出し側選択部と、前記故障が生じたか否かにより前記読出し回路からの前記信号レベル読出しビットと前記冗長回路からの前記信号レベル読出しビットとのいずれかを選択する信号レベル読出し側選択部とをを備えてもよい。これにより、リセットレベルおよび信号レベルのそれぞれに対応する読出しビットが読み出されるという作用をもたらす。
【００１５】
また、この第１の側面において、前記冗長リードラッチは、リセットレベル冗長リードラッチおよび信号レベル冗長リードラッチを備え、前記冗長読出し回路は、前記リセットレベル冗長リードラッチから前記リセットレベル読出しビットを読み出し、前記信号レベル冗長リードラッチから前記信号レベル読出しビットを読み出してもよい。これにより、リセットレベル冗長リードラッチからリセットレベル読出しビットが読み出され、信号レベル冗長リードラッチから信号レベル読出しビットが読み出されるという作用をもたらす。
【００１６】
また、本技術の第２の側面は、
アナログの画素信号をデジタル信号に変換して保持するアナログデジタル変換部と、前記デジタル信号のいずれかのビットを読出しビットとして読み出す読出し回路と、前記デジタル信号のいずれかのビットを読出しビットとして読み出す冗長読出し回路と、前記読出し回路に故障が生じたか否かを検出する故障検出部と、前記故障が生じたか否かにより前記読出し回路からの前記読出しビットと前記冗長回路からの前記読出しビットといずれかを選択して出力する読出し側選択部と、上記読出し側選択部より出力されたデータを処理する信号処理部とを具備する撮像装置である。これにより、故障が生じたか否かにより読出しデータおよび冗長データのいずれかが処理されるという作用をもたらす。
【図面の簡単な説明】
【００１７】
【図１】本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。
【図２】本技術の第１の実施の形態における固体撮像素子の積層構造の一例を示す図である。
【図３】本技術の第１の実施の形態における受光チップの一構成例を示すブロック図である。
【図４】本技術の第１の実施の形態における回路チップの一構成例を示すブロック図である。
【図５】本技術の第１の実施の形態におけるクラスタの一構成例を示すブロック図である。
【図６】本技術の第１の実施の形態におけるリピータの一構成例を示すブロック図である。
【図７】本技術の第１の実施の形態における書込みリピータの一構成例を示すブロック図である。
【図８】本技術の第１の実施の形態における書込みリピータ内の回路の一構成例を示す回路図である。
【図９】本技術の第１の実施の形態における書込みビット転送回路の一構成例を示す回路図である。
【図１０】本技術の第１の実施の形態におけるリセットレベル読出しリピータの一構成例を示すブロック図である。
【図１１】本技術の第１の実施の形態におけるリセットレベル読出しリピータ内の回路の一構成例を示す回路図である。
【図１２】本技術の第１の実施の形態における信号レベル読出しリピータの一構成例を示すブロック図である。
【図１３】本技術の第１の実施の形態における画素および比較部の一構成例を示す回路図である。
【図１４】本技術の第１の実施の形態における電圧変換回路、制御回路およびＮＯＲゲートの一構成例を示す回路図である。
【図１５】本技術の第１の実施の形態における画素とクラスタ内の回路との接続関係の一例を示す図である。
【図１６】本技術の第１の実施の形態における記憶部の一構成例を示すブロック図である。
【図１７】本技術の第１の実施の形態におけるラッチ部の一構成例を示すブロック図である。
【図１８】本技術の第１の実施の形態におけるラッチ回路の一構成例を示すブロック図である。
【図１９】本技術の第１の実施の形態におけるリセットレベルリードラッチおよび信号レベルリードラッチの一構成例を示す回路図である。
【図２０】本技術の第１の実施の形態における冗長ラッチ回路の一構成例を示すブロック図である。
【図２１】本技術の第１の実施の形態における選択部の一構成例を示すブロック図である。
【図２２】本技術の第１の実施の形態における書込み側選択部の一構成例を示す回路図である。
【図２３】本技術の第１の実施の形態におけるリセットレベル読出し側選択部の一構成例を示す回路図である。
【図２４】本技術の第１の実施の形態における信号レベル読出し側選択部の一構成例を示す回路図である。
【図２５】本技術の第１の実施の形態におけるリセットレベル読出し側選択部の制御の一例を示す図である。
【図２６】本技術の第１の実施の形態におけるロジック回路の一構成例を示すブロック図である。
【図２７】本技術の第１の実施の形態における書込み側の制御を説明するための図である。
【図２８】本技術の第１の実施の形態における読出し側の制御を説明するための図である。
【図２９】本技術の第１の実施の形態における固体撮像素子の動作の一例を示すフローチャートである。
【図３０】本技術の第１の実施の形態の変形例における書込み側選択部の一構成例を示す回路図である。
【図３１】本技術の第２の実施の形態における選択部の一構成例を示すブロック図である。
【図３２】本技術の第３の実施の形態における選択部の一構成例を示すブロック図である。
【図３３】車両制御システムの概略的な構成例を示すブロック図である。
【図３４】撮像部の設置位置の一例を示す説明図である。
【発明を実施するための形態】
【００１８】
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（故障が生じると冗長回路を選択する例）
２．第２の実施の形態（故障が生じると冗長回路を選択する選択部を複数のリピータが共有する例）
３．第３の実施の形態（故障が生じると冗長回路を選択する選択部を全てのリピータが共有する例）
４．移動体への応用例
【００１９】
＜１．第１の実施の形態＞
［撮像装置の構成例］
図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データを撮像するための装置であり、光学部１１０、固体撮像素子２００およびＤＳＰ（Digital Signal Processing）回路１２０を備える。さらに撮像装置１００は、表示部１３０、操作部１４０、バス１５０、フレームメモリ１６０、記憶部１７０および電源部１８０を備える。撮像装置１００としては、例えば、デジタルスチルカメラなどのデジタルカメラの他、撮像機能を持つスマートフォンやパーソナルコンピュータ、車載カメラ等が想定される。
【００２０】
光学部１１０は、被写体からの光を集光して固体撮像素子２００に導くものである。固体撮像素子２００は、垂直同期信号ＶＳＹＮＣに同期して、光電変換により画像データを生成するものである。ここで、垂直同期信号ＶＳＹＮＣは、撮像のタイミングを示す所定周波数の周期信号である。固体撮像素子２００は、生成した画像データをＤＳＰ回路１２０に信号線２０９を介して供給する。
【００２１】
ＤＳＰ回路１２０は、固体撮像素子２００からの画像データに対して所定の信号処理を実行するものである。このＤＳＰ回路１２０は、処理後の画像データをバス１５０を介してフレームメモリ１６０などに出力する。
【００２２】
表示部１３０は、画像データを表示するものである。表示部１３０としては、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネルが想定される。操作部１４０は、ユーザの操作に従って操作信号を生成するものである。
【００２３】
バス１５０は、光学部１１０、固体撮像素子２００、ＤＳＰ回路１２０、表示部１３０、操作部１４０、フレームメモリ１６０、記憶部１７０および電源部１８０が互いにデータをやりとりするための共通の経路である。
【００２４】
フレームメモリ１６０は、画像データを保持するものである。記憶部１７０は、画像データなどの様々なデータを記憶するものである。電源部１８０は、固体撮像素子２００、ＤＳＰ回路１２０や表示部１３０などに電源を供給するものである。
【００２５】
［固体撮像素子の構成例］
図２は、本技術の第１の実施の形態における固体撮像素子２００の積層構造の一例を示す図である。この固体撮像素子２００は、回路チップ２０２と、その回路チップ２０２に積層された受光チップ２０１とを備える。これらのチップは、ビアなどの接続部を介して電気的に接続される。なお、ビアの他、Ｃｕ−Ｃｕ接合やバンプにより接続することもできる。
【００２６】
図３は、本技術の第１の実施の形態における受光チップ２０１の一構成例を示す平面図である。この受光チップ２０１には、画素領域２１０と、Ｖドライバ２３１および２３２と、Ｈドライバ２３３と、ＤＡＣ（Digital to Analog Converter）２３４とが配置される。また、画素領域２１０には、複数の画素ブロック２１１が二次元格子状に配列される。それぞれの画素ブロック２１１には、複数の画素２２０が配列される。例えば、画素ブロック２１１には、２行×４列の８個の画素２２０が配列される。なお、画素ブロック２１１内の画素数は８個に限定されない。また、Ｈドライバ２３３およびＤＡＣ２３４を、１つずつ配置しているが、この構成に限定されない。例えば、Ｈドライバ２３３側を北側として、ＨドライバおよびＤＡＣを北側と南側とに１つずつ配置することもできる。また、ＤＡＣ２３４を受光チップ２０１に配置しているが、この構成に限定されない。ＤＡＣ２３４を回路チップ２０２に配置し、Ｃｕ−Ｃｕ接続などにより、受光チップ２０１上のランプ信号を伝送する信号線と接続することもできる。
【００２７】
画素２２０は、光電変換によりアナログ信号を生成するものである。
【００２８】
Ｖドライバ２３１および２３２は、読み出す対象の行の画素２２０を駆動するものである。例えば、Ｖドライバ２３１は、奇数行を駆動し、Ｖドライバ２３２は、偶数行を駆動する。また、Ｈドライバ２３３は、列単位で画素２２０を駆動する。なお、Ｖドライバ２３１および２３２のそれぞれが駆動する行を必ずしも偶数行、奇数行などに分ける必要は無い。例えば、セトリングを速くする目的で、Ｖドライバ２３１および２３２が同じ行を駆動することもできる。
【００２９】
ＤＡＣ２３４は、ＤＡ（Digital to Analog）変換により、スロープ状に変化するアナログのランプ信号を参照信号として生成するものである。このＤＡＣ２３４は、生成した参照信号を画素領域２１０内の全画素に供給する。
【００３０】
図４は、本技術の第１の実施の形態における回路チップ２０２の一構成例を示すブロック図である。この回路チップ２０２には、Ｖドライバ２４１および２４２と、Ｈドライバ２５１および２５２と、ロジック回路２６０および２７０と、ＡＤ変換回路領域２９０と、時刻コード発生部２８０と、選択部６００および６０１とが配置される。
【００３１】
また、ＡＤ変換回路領域２９０には、複数のクラスタ３００が二次元格子状に配列される。クラスタ３００は、画素ブロック２１１ごとに設けられ、画素ブロック２１１の個数をＢ（Ｂは、整数）個とすると、クラスタ３００もＢ個設けられる。画素ブロック２１１とクラスタ３００とは、１対１で接続される。
【００３２】
クラスタ３００は、対応する画素ブロック２１１からのアナログの画素信号を画素毎にデジタル信号に変換し、ロジック回路２６０や２７０に画素データとして供給するものである。
【００３３】
Ｖドライバ２４１および２４２は、クラスタ３００内の回路を駆動してデジタル信号を生成させるものである。例えば、Ｖドライバ２４１は、奇数行に対応する回路を駆動し、Ｖドライバ２４２は、偶数行に対応する回路を駆動する。あるいは、Ｖドライバ２４１および２４２は、同じ行の回路を駆動する。
【００３４】
また、Ｈドライバ２５１および２５２は、クラスタ３００内の転送回路を駆動して、デジタル信号をロジック回路２６０や２７０へ画素データとして転送させるものである。例えば、Ｈドライバ２５１は、クラスタ３００の奇数行に対応する転送回路を駆動してロジック回路２７０へデジタル信号を転送させる。一方、Ｈドライバ２５２は、クラスタ３００の偶数行に対応する転送回路を駆動してロジック回路２６０へデジタル信号を転送させる。
【００３５】
ロジック回路２６０および２７０は、転送された画素データに対して画素毎にＣＤＳ（Correlated Double Sampling）処理などの各種の信号処理を行うものである。また、ロジック回路２６０および２７０には、固体撮像素子２００のモードを示すモード信号ＭＯＤＥが入力される。固体撮像素子２００のモードは、テストモードおよび撮像モードを含む。ここで、テストモードは、ＡＤ変換回路領域２９０内の回路の故障の有無を検出するモードである。一方、撮像モードは、故障検出を行わずに画像データを撮像するモードである。テストモードは、工場出荷時や修理時などにおいて設定される。
【００３６】
テストモードにおいてロジック回路２６０および２７０は、画素データに基づいてＡＤ変換回路領域２９０内の回路の故障の有無を検出する。一方、撮像モードにおいてロジック回路２６０および２７０は、画素データに対して信号処理を行い処理後の画素データからなる画像データをＤＳＰ回路１２０に供給する。
【００３７】
時刻コード発生部２８０は、ＤＡＣ２３４からの参照信号が変化する期間内の時刻を示す時刻コードを生成するものである。この時刻コード発生部２８０は、例えば、カウンタにより実現される。カウンタとしては、例えば、グレイコードカウンタが用いられ、時刻コードのコード形式は、例えば、グレイコードである。グレイコードを用いることにより、バイナリコードを用いる場合と比較してＡＤ変換回路領域２９０内の転送回路の消費電力を低減することができる。時刻コード発生部２８０は、生成した時刻コードをロジック回路２６０を介してＡＤ変換回路領域２９０に供給する。
【００３８】
選択部６００および６０１は、ＡＤ変換回路領域２９０内の複数のメインビット線の一部を選択してロジック回路２６０、ロジック回路２７０や時刻コード発生部２８０と接続するものである。メインビット線の配線方法や接続方法の詳細については後述する。
【００３９】
［クラスタの構成例］
図５は、本技術の第１の実施の形態におけるクラスタ３００の一構成例を示すブロック図である。このクラスタ３００には、複数の比較部３１０と、記憶部４００および４０１が配置される。比較部３１０は、画素ブロック２１１内の画素毎に配置される。画素ブロック２１１内の画素２２０が８個である場合には、８個の比較部３１０が配置される。なお、同図において、比較部３１０内の差動入力回路の一部は、後述する図１２に例示するように受光チップ２０１に配置されている。
【００４０】
また、ＡＤ変換回路領域２９０において、クラスタ３００の列ごとに、リピータ５００が配置される。クラスタ３００の列数がＣ（Ｃは、整数）である場合、リピータ５００もＣ個配置される。
【００４１】
また、８個の比較部３１０のそれぞれは、クラスタ３００に対応する画素ブロック２１１内の８個の画素２２０と１対１で接続される。
【００４２】
リピータ５００は、時刻コード発生部２８０から選択部６００や６０１を介してクラスタ３００へ時刻コードを転送し、クラスタ３００から選択部６００や６０１を介してロジック回路２６０や２７０に時刻コードを転送するものである。この時刻コードは、参照信号がスロープ状に変化する期間内の時刻を示すデジタル信号である。
【００４３】
比較部３１０は、対応する画素２２０からの画素信号と参照信号とを比較するものである。この比較部３１０は、比較結果を記憶部４００や４０１に出力する。
【００４４】
記憶部４００および４０１は、比較結果が反転したときに時刻コード（すなわち、デジタル信号）を画素データとして保持するものである。記憶部４００は、左側の４個の比較部３１０と接続され、それらの比較部３１０に対応する４画素の画素データを保持する。記憶部４０１は、右側の４個の比較部３１０と接続され、それらの比較部３１０に対応する４画素の画素データを保持する。これにより、アナログの画素信号は、デジタルの画素データに変換される。そして、記憶部４００および４０１は、保持した画素データをリピータ５００を介してロジック回路２６０や２７０に出力する。
【００４５】
［リピータの構成例］
図６は、本技術の第１の実施の形態におけるリピータ５００の一構成例を示すブロック図である。このリピータ５００は、リセットレベル読出しリピータ５１０、信号レベル読出しリピータ５２０および書込みリピータ５３０を備える。
【００４６】
書込みリピータ５３０は、選択部６００や６０１からの時刻コードをローカルビット線ＬＢＬＷを介して記憶部４００および４０１へ転送するものである。
【００４７】
リセットレベル読出しリピータ５１０は、ローカルビット線ＬＢＬＲを介して記憶部４００および４０１から順にリセットレベルを読み出し、選択部６００や６０１へ転送するものである。ここで、リセットレベルは、画素２２０を初期化したときの画素信号のレベルである。
【００４８】
信号レベル読出しリピータ５２０は、ローカルビット線ＬＢＬＲを介して記憶部４００および４０１から順に信号レベルを読み出し、選択部６００や６０１へ転送するものである。ここで、信号レベルは、画素２２０の露光が終了したときの画素信号のレベルである。
【００４９】
［書込みリピータの構成例］
図７は、本技術の第１の実施の形態における書込みリピータ５３０の一構成例を示すブロック図である。この書込みリピータ５３０は、左側転送制御部５４０と、右側転送制御部５５０と、複数の書込みデータ転送回路５６０と、を備える。記憶部４００および４０１のそれぞれが４画素を保持する場合、４個の書込みデータ転送回路５６０が配置される。
【００５０】
左側転送制御部５４０は、書込みデータ転送回路５６０や書込み冗長データ転送回路５８０を制御して時刻コードを左側の記憶部４００へ転送させるものである。右側転送制御部５５０は、書込みデータ転送回路５６０や書込み冗長データ転送回路５８０を制御して時刻コードを右側の記憶部４０１へ転送させるものである。
【００５１】
書込みデータ転送回路５６０は、時刻コードを記憶部４００や４０１に書込みデータとして転送するものである。書込みデータ転送回路５６０は、時刻コードのビット数をＮとし、後述する冗長回路を１ビット分として、Ｎ＋１（Ｎは、整数）本のメインビット線ＷＢを介して選択部６００または６０１に接続される。
【００５２】
ここで、テストモードにおいてロジック回路２６０および２７０は、ＡＤ変換回路領域２９０内の回路のうち、時刻コードを転送する複数の経路のそれぞれについて、その経路上の回路に故障が生じたか否かを検出する。前述したように時刻コードは、書込みリピータ５３０により記憶部４００および４０１へ転送され、それらに保持される。そして、リセットレベル読出しリピータ５１０および信号レベル読出しリピータ５２０により記憶部４００および４０１から時刻コードが読み出されてロジック回路２６０および２７０へ転送される。このため、読み出された時刻コードに異常が生じた場合、書込みリピータ５３０からリセットレベル読出しリピータ５１０および信号レベル読出しリピータ５２０までの経路上の回路に故障が生じたと推定することができる。時刻コードをＮビットとすると、時刻コードはＮ本の経路を介して転送される。これらの経路のそれぞれについて、その経路上の回路の故障の有無が検出される。
【００５３】
故障が生じていない場合にＨドライバ２５１等のドライバは、４つの書込みデータ転送回路５６０のそれぞれを制御して時刻コードを転送させる。一方、Ｎ本の経路のうちｎ個目に故障が生じた場合、ドライバは、そのｎ個目に対応する経路を除く残りの経路と、冗長な経路とを介して時刻データを転送させる。これにより、リピータ５００は、Ｎ本の経路のいずれかに故障が生じても、正確な時刻データを転送することができる。
【００５４】
図８は、本技術の第１の実施の形態における書込みリピータ５３０内の回路の一構成例を示す回路図である。書込みデータ転送回路５６０は、クラスタ３００ごとに、複数の書込みビット転送回路５７０とを備える。時刻コードをＮ（Ｎは、整数）ビットとすると、Ｎ個の書込みビット転送回路５７０と、冗長書込みビット転送回路５７０−１とが設けられる。
【００５５】
Ｎ個の書込みビット転送回路５７０は、Ｈドライバ２５１や２５２の制御に従って、Ｎビットの時刻コードを記憶部４００または４０１へ転送するものである。ｎ（ｎは、０乃至Ｎ−１の整数）番目の書込みビット転送回路５７０からのビットは、ローカルビット線ＬＢＬＷ＜ｎ＞を介して転送される。一方、冗長書込みビット転送回路５７０−１は、Ｎ本の経路のいずれかに故障が生じた場合に、時刻コード内のいずれかのビットを記憶部４００または４０１へ転送するものである。
【００５６】
左側転送制御部５４０は、Ｎ個の書込みビット転送回路５７０と冗長書込みビット転送回路５７０−１のそれぞれについて、バッファ５４１と、インバータ５４２および５４３と、ＮＡＮＤ（否定論理積）ゲート５４４とを備える。すなわち、バッファ５４１と、インバータ５４２および５４３と、ＮＡＮＤゲート５４４とは、それぞれＮ＋１個ずつ設けられる。
【００５７】
インバータ５４３は、制御信号を反転してバッファ５４１およびインバータ５４３に出力するものである。Ｎ番目のインバータ５４３は、左側の記憶部４００へ転送させるための制御信号ＬＥＮＷを反転する。
【００５８】
バッファ５４１は、制御信号を出力するものである。バッファ５４１およびインバータ５４３は、垂直方向に沿って交互に直列に配列され、前段のインバータ５４３からの信号をバッファ５４１は、後段のインバータ５４３に出力する。
【００５９】
インバータ５４２は、インバータ５４３からの信号を反転し、Ｎ個の書込みビット転送回路５７０と冗長書込みビット転送回路５７０−１とのうち対応する回路へ出力するものである。
【００６０】
Ｎ個のＮＡＮＤゲート５４４は、垂直方向に沿って直列に接続される。Ｎ番目のＮＡＮＤゲート５４４は、クロック信号ＭＣＫＩＮと、そのクロック信号を有効または無効にするための制御信号ＭＣＫＥＮとの否定論理積を後段のＮＡＮＤゲート５４４と対応する書込みビット転送回路５７０とに出力する。ｎ番目のＮＡＮＤゲート５４４は、前段からのクロック信号と、制御信号ＭＣＫＥＮとの否定論理積を後段のＮＡＮＤゲート５４４と対応する書込みビット転送回路５７０とに出力する。
【００６１】
右側転送制御部５５０は、Ｎ個の書込みビット転送回路５７０と冗長書込みビット転送回路５７０−１とのそれぞれについて、バッファ５５１と、インバータ５５２および５５３とを備える。すなわち、バッファ５５１と、インバータ５５２および５５３は、それぞれＮ＋１個ずつ設けられる。
【００６２】
バッファ５５１と、インバータ５５２および５５３の接続構成は、右側の記憶部４０１へ転送させるための制御信号ＲＥＮＷが制御信号ＬＥＮＷの代わりに入力される点以外は、左側転送制御部５４０内の対応する回路と同様である。制御信号ＬＥＮＷおよびＲＥＮＷは、Ｈドライバ２５１等により供給される。
【００６３】
［書込みビット転送回路の構成例］
図９は、本技術の第１の実施の形態における書込みビット転送回路５７０の一構成例を示す回路図である。この書込みビット転送回路５７０は、ＡＮＤ（論理積）ゲート５７１と、インバータ５７２および５７６と、バッファ５７３および５７７と、フリップフロップ５７４と、Ｎ型トランジスタ５７５とを備える。
【００６４】
ＡＮＤゲート５７１は、ＮＡＮＤゲート５４４からのクロック信号の反転値と、制御信号ＭＣＫＥＮとの論理積をフリップフロップ５７４のクロック端子に出力するものである。
【００６５】
フリップフロップ５７４は、時刻コード内の対応するビットを保持するものである。このフリップフロップ５７４は、保持したビットを出力端子Ｑから出力する。
【００６６】
インバータ５７２およびバッファ５７３は、ループ状に接続される。また、インバータ５７２の入力端子とバッファ５７３の出力端子とは、対応する左側のローカルビット線ＬＢＬＷ＜ｎ＞に共通に接続される。インバータ５７２の出力端子とバッファ５７３の入力端子とは、フリップフロップ５７４の出力端子Ｑに共通に接続される。インバータ５７２は、制御信号ＬＥＮＷの反転値に従って、入力された信号を反転するものである。バッファ５７３は、書込みを指示する制御信号ＷＥＮに従ってフリップフロップ５７４からの信号を左側のローカルビット線ＬＢＬＷ＜ｎ＞へ出力するものである。制御信号ＷＥＮは、Ｈドライバ２５１等により供給される。
【００６７】
インバータ５７６およびバッファ５７７は、ループ状に接続される。また、インバータ５７６の入力端子とバッファ５７７の出力端子とは、対応する右側のローカルビット線ＬＢＬＷ＜ｎ＞に共通に接続される。インバータ５７６の出力端子とバッファ５７７の入力端子とは、フリップフロップ５７４の出力端子Ｑに共通に接続される。インバータ５７６は、制御信号ＲＥＮＷの反転値に従って、入力された信号を反転するものである。バッファ５７７は、制御信号ＷＥＮに従ってフリップフロップ５７４からの信号を右側のローカルビット線ＬＢＬＷ＜ｎ＞へ出力するものである。
【００６８】
Ｎ型トランジスタ５７５は、フリップフロップ５７４の出力端子Ｑと所定の基準電位（接地電位など）の端子との間に挿入される。Ｎ型トランジスタ５７５として、例えば、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタが用いられる。また、Ｎ型トランジスタ５７５のゲートには、初期化を指示する制御信号ＲＥＰＩＮＩが入力される。制御信号ＲＥＰＩＮＩは、Ｈドライバ２５１等により供給される。
【００６９】
上述の接続構成により、書込みビット転送回路５７０は、制御信号ＷＥＮおよびＬＥＮＷに従って左側の記憶部４００へビットを転送し、制御信号ＷＥＮおよびＲＥＮＷに従って右側の記憶部４０１へビットを転送する。
【００７０】
なお、冗長書込みビット転送回路５７０−１の回路構成は、図９に例示した書込みビット転送回路５７０と同様である。
【００７１】
［リセットレベル読出しリピータの構成例］
図１０は、本技術の第１の実施の形態におけるリセットレベル読出しリピータ５１０の一構成例を示すブロック図である。このリセットレベル読出しリピータ５１０は、左側転送制御部５１１と、複数のリセットレベル読出しデータ転送回路５１２と、右側転送制御部５１４とを備える。記憶部４００および４０１のそれぞれが４画素を保持する場合、リピータ５００ごとに、４個のリセットレベル読出しデータ転送回路５１２が配置される。
【００７２】
左側転送制御部５１１および右側転送制御部５１４の構成は、書込みリピータ５３０内の左側転送制御部５４０および右側転送制御部５５０と同様である。リセットレベル読出しデータ転送回路５１２構成は、書込みリピータ５３０内の書込みデータ転送回路５６０と同様である。
【００７３】
また、ｍ個目のリセットレベル読出しデータ転送回路５１２は、ローカルビット線ＰＢ＜ｍ＞を介して選択部６００または６０１に接続される。リセットレベル冗長データ転送回路５１３は、Ｎ＋１本のメインビット線ＰＢを介して選択部６００または６０１に接続される。
【００７４】
図１１は、本技術の第１の実施の形態におけるリセットレベル読出しリピータ５１０内の回路の一構成例を示す回路図である。このリセットレベル読出しリピータ５１０において、リセットレベル読出しデータ転送回路５１２内にＮ個のリセットレベル読出しビット転送回路５１３と、冗長リセットレベル読出しビット転送回路５１３−１とが配置される。これらの回路の構成は、書込みビット転送回路５７０と同様である。
【００７５】
故障が生じていない場合にＨドライバ２５１や２５２は、Ｎ個のリセットレベル読出しビット転送回路５１３を制御して記憶部４００および記憶部４０１の一方からリセットレベルを読み出させ、次に他方からリセットレベルを読み出させる。そして、それらのリセットレベル読出しデータ転送回路５１２は、リセットレベルに対応するデータを選択部６００または６０１を介して、ロジック回路２６０または２７０へ転送する。以下、リセットレベル読出しデータ転送回路５１２が転送するデータを「リセットレベル読出しデータ」と称する。なお、ドライバは、リセットレベル冗長データ転送回路５１３の転送動作を停止させる。
【００７６】
一方、ｎ個目の経路に故障が生じた場合にＨドライバ２５１等のドライバは、Ｎ個のリセットレベル読出しビット転送回路５１３のうちｎ個目を停止し、残りの回路にリセットレベル読出しデータのうちＮ−１ビットを転送させる。また、ドライバは、冗長リセットレベル読出しデータ転送回路５１３−１を制御してリセットレベルに対応するデータのうち残りの１ビットを転送させる。
【００７７】
［信号レベル読出しリピータの構成例］
図１２は、本技術の第１の実施の形態における信号レベル読出しリピータ５２０の一構成例を示すブロック図である。この信号レベル読出しリピータ５２０は、左側転送制御部５２１と、複数の信号レベル読出しデータ転送回路５２２と、右側転送制御部５２４とを備える。記憶部４００および４０１のそれぞれが４画素を保持する場合、リピータ５００ごとに、４個の信号レベル読出しデータ転送回路５２２が配置される。
【００７８】
左側転送制御部５２１および右側転送制御部５２４の構成は、書込みリピータ５３０内の左側転送制御部５４０および右側転送制御部５５０と同様である。信号レベル読出しデータ転送回路５２２の構成は、書込みリピータ５３０内の書込みデータ転送回路５６０と同様である。すなわち、信号レベル読出しデータ転送回路５２２には、Ｎ個の信号レベル読出しビット転送回路と、冗長信号レベル読出しビット転送回路とが設けられる。
【００７９】
また、ｍ個目の信号レベル読出しデータ転送回路５２２は、ローカルビット線ＤＢ＜ｍ＞を介して選択部６００または６０１に接続される。信号レベル冗長データ転送回路５２３は、Ｎ＋１本のメインビット線ＤＢを介して選択部６００または６０１に接続される。
【００８０】
故障が生じていない場合にＨドライバ２５１や２５２は、４個の信号レベル読出しデータ転送回路５２２を制御して記憶部４００および記憶部４０１の一方から信号レベルを読み出させ、次に他方から信号レベルを読み出させる。そして、それらの信号レベル読出しデータ転送回路５２２は、信号レベルに対応するデータを選択部６００または６０１を介して、ロジック回路２６０または２７０へ転送する。以下、信号レベル読出しデータ転送回路５２２が転送するデータを「信号レベル読出しデータ」と称する。なお、ドライバは、信号レベル冗長データ転送回路５２３の転送動作を停止させる。
【００８１】
一方、ｎ個目の経路に故障が生じた場合にＨドライバ２５１等のドライバは、Ｎ個の信号レベル読出しビット転送回路のうちｎ個目を停止し、残りの回路に信号レベル読出しデータのうちＮ−１ビットを転送させる。また、ドライバは、冗長信号レベル読出しビット転送回路を制御して信号レベルに対応するデータのうち残りの１ビットを転送させる。
【００８２】
［画素および比較部の構成例］
図１３は、本技術の第１の実施の形態における画素２２０および比較部３１０の一構成例を示す回路図である。画素２２０は、排出トランジスタ２２２、フォトダイオード２２３、転送トランジスタ２２４、浮遊拡散層２２５およびリセットトランジスタ２２６を備える。また、比較部３１０は、差動入力回路３２０と、電圧変換回路３３０、制御回路３４０およびＮＯＲ（否定論理和）ゲート３５０と、インバータ３６１および３６２とを備える。差動入力回路３２０は、差動トランジスタ２２７および２２８と、電流源トランジスタ２２９と、Ｐ型トランジスタ３２１および３２２とを備える。また、差動入力回路３２０内の差動トランジスタ２２７および２２８と、電流源トランジスタ２２９とは、例えば、受光チップ２０１内に配置される。Ｐ型トランジスタ３２１および３２２以降の回路は、回路チップ２０２内に配置される。
【００８３】
フォトダイオード２２３は、光電変換により電荷を生成するものである。排出トランジスタ２２２は、Ｖドライバ２３１等のドライバからの駆動信号ＯＦＧにより排出が指示されるとフォトダイオード２２３から電荷を排出するものである。
【００８４】
転送トランジスタ２２４は、ドライバからの転送信号ＴＸにより転送が指示されると、露光終了時にフォトダイオード２２３から浮遊拡散層２２５へ電荷を転送するものである。
【００８５】
浮遊拡散層２２５は、転送された電荷を蓄積して蓄積した電荷量に応じた電圧のアナログの画素信号ＳＩＧを生成するものである。
【００８６】
リセットトランジスタ２２６は、ドライバからのリセット信号ＡＺにより初期化が指示されると、浮遊拡散層２２５を初期化するものである。
【００８７】
画素２２０が初期化された際の画素信号ＳＩＧのレベルがリセットレベルに該当する。また、露光終了時の露光量に応じた画素信号ＳＩＧのレベルが信号レベルに該当する。なお、画素２２０の回路は、画素信号ＳＩＧを生成することができるものであれば、同図に例示した回路に限定されない。例えば、排出トランジスタ２２２を削除した構成とすることもできる。
【００８８】
また、差動トランジスタ２２７および２２８として、例えば、Ｎ型のＭＯＳトランジスタが用いられる。差動トランジスタ２２７および２２８のそれぞれのドレインは、信号線２０８および２０９を介して回路チップ２０２内の回路に接続される。差動トランジスタ２２８のゲートは、浮遊拡散層２２５に接続され、差動トランジスタ２２７のゲートは、ＤＡＣ２３４に接続される。差動トランジスタ２２７および２２８のソースは、電流源トランジスタ２２９に共通に接続される。
【００８９】
電流源トランジスタ２２９は、一定の電流を供給するものである。この電流源トランジスタ２２９として、例えば、Ｎ型のＭＯＳトランジスタが用いられる。また、電流源トランジスタ２２９は、差動トランジスタ２２７および２２８のコモンノードと所定の基準電位（接地電位など）の端子との間に挿入される。
【００９０】
Ｐ型トランジスタ３２１および３２２は、電源電圧ＶＤＤＨの端子に並列に接続される。また、Ｐ型トランジスタ３２１のゲートは、自身のドレインとＰ型トランジスタ３２２のゲートとに接続される。また、Ｐ型トランジスタ３２１のドレインは、信号線２０８を介して差動トランジスタ２２７のドレインに接続される。Ｐ型トランジスタ３２２のドレインは、信号線２０９を介して差動トランジスタ２２８のドレインに接続され、また、電圧変換回路３３０にも接続される。
【００９１】
上述の接続構成により、Ｐ型トランジスタ３２１および３２２と、差動トランジスタ２２７および２２８と、電流源トランジスタ２２９とからなる回路は、アナログの画素信号ＳＩＧと参照信号ＲＭＰとを比較する差動入力回路３２０として機能する。
【００９２】
電圧変換回路３３０は、差動入力回路３２０からの出力信号の電圧を変換するものである。より低い系統の電圧に乗り換えることにより、後段の回路において低耐圧トランジスタを用いることができる。これにより、後段の回路の面積を削減することができる。この電圧変換回路３３０は、変換後の信号を制御回路３４０に供給する。
【００９３】
制御回路３４０は、電圧変換回路３３０の出力信号の反転遷移を加速させるものである。
【００９４】
ＮＯＲゲート３５０は、制御回路３４０からの信号と、ドライバからの駆動信号との否定論理積をインバータ３６１に供給するものである。
【００９５】
インバータ３６１は、ＮＯＲゲート３５０からの信号を反転し、比較結果ＸＶＣＯとしてインバータ３６２および記憶部４００や４０１に供給するものである。
【００９６】
インバータ３６２は、比較結果ＸＶＣＯを反転し、比較結果ＶＣＯとして記憶部４００や４０１に供給するものである。
【００９７】
上述の制御回路３４０と、ＮＯＲゲート３５０と、インバータ３６１および３６２とからなる回路は、出力の一部を入力に帰還し、比較結果ＶＣＯの反転遷移を加速させる正帰還回路として機能する。
【００９８】
なお、Ｐ型トランジスタ３２１および３２２以降の後段の回路を回路チップ２０２に配置し、それ以外を受光チップ２０１に配置しているが、それぞれのチップに配置する回路は、この構成に限定されない。
【００９９】
また、より低い系統の電圧に乗り換えているが、後段の回路面積を削減する必要性に乏しい場合には、電圧変換回路３３０を配置しない構成とすることもできる。この場合の後段回路は高耐圧トランジスタを使用する必要がある。
【０１００】
図１４は、本技術の第１の実施の形態における電圧変換回路３３０、制御回路３４０およびＮＯＲゲート３５０の一構成例を示す回路図である。
【０１０１】
電圧変換回路３３０は、Ｐ型トランジスタ３３１と、Ｎ型トランジスタ３３２および３３３とを備える。これらのトランジスタとして、例えば、ＭＯＳトランジスタが用いられる。
【０１０２】
Ｐ型トランジスタ３３１は、Ｐ型トランジスタ３２１および３２２と並列に電源電圧ＶＤＤＨの端子に接続される。また、Ｐ型トランジスタ３３１のゲートは、Ｐ型トランジスタ３２２のドレインに接続される。
【０１０３】
Ｎ型トランジスタ３３２および３３３は、Ｐ型トランジスタ３３１のドレインと基準電位（接地電位など）の端子との間において直列に接続される。また、Ｎ型トランジスタ３３２のゲートは、電源電圧ＶＤＤＨより低い電源電圧ＶＤＤＬの端子に接続され、Ｎ型トランジスタ３３３のゲートには、Ｖドライバ２４１等のドライバからの駆動信号ＩＮＩ１が入力される。また、Ｎ型トランジスタ３３２および３３３の接続点は、制御回路３４０およびＮＯＲゲート３５０に接続される。
【０１０４】
また、制御回路３４０は、Ｐ型トランジスタ３４１および３４２を備える。これらのトランジスタとして、例えば、ＭＯＳトランジスタが用いられる。Ｐ型トランジスタ３４１および３４２は、電源電圧ＶＤＤＬの端子と、Ｎ型トランジスタ３３２および３３３の接続点との間において直列に接続される。Ｐ型トランジスタ３４１のゲートには、Ｖドライバ２３１等のドライバからの駆動信号ＩＮＩ２が入力され、Ｐ型トランジスタ３４２のゲートには、ＮＯＲゲート３５０からの帰還信号ＰＦＢが入力される。
【０１０５】
また、ＮＯＲゲート３５０は、Ｐ型トランジスタ３５５および３５６と、Ｎ型トランジスタ３５４および３５７とを備える。これらのトランジスタとして、例えば、ＭＯＳトランジスタが用いられる。Ｐ型トランジスタ３５５および３５６は、電源電圧ＶＤＤＬの端子に直列に接続される。Ｎ型トランジスタ３５４および３５７は、Ｐ型トランジスタ３５６と基準電位（接地電位など）の端子との間において並列に接続される。
【０１０６】
また、Ｎ型トランジスタ３５４およびＰ型トランジスタ３５５のゲートは、制御回路３４０に共通に接続される。Ｎ型トランジスタ３５７およびＰ型トランジスタ３５６のゲートには、Ｖドライバ２４１等のドライバからの駆動信号ＴＥＳＴＶＣＯが入力される。駆動信号ＴＥＳＴＶＣＯは、ＡＤ変換終了時に強制的に信号を反転させ、比較結果ＶＣＯを出力させるための信号である。Ｎ型トランジスタ３５７およびＰ型トランジスタ３５６の接続点から制御回路３４０へは、帰還信号ＰＦＢが出力される。
【０１０７】
なお、電圧変換回路３３０、制御回路３４０およびＮＯＲゲート３５０の回路構成は、図１３で説明した機能を実現することができるものであれば、図１４に例示した回路に限定されない。
【０１０８】
図１５は、本技術の第１の実施の形態における画素２２０と比較部３１０との間の接続関係の一例を示す斜視図である。
【０１０９】
画素ブロック２１１内のＸ（Ｘは、整数）行、Ｙ（Ｙは、整数）列の画素２２０の座標を（Ｘ、Ｙ）とする。左側の座標（０、０）、（０、１）、（１、０）および（１、１）の４画素は、左側の４個の比較部３１０に接続される。また、右側の座標（０、２）、（０、３）、（１、２）および（１、３）の４画素は、右側の４個の比較部３１０に接続される。なお、同図において、「ＣＭ」は、比較部３１０を示し、「ＭＥＭ」は、記憶部４００および４０１を示す。
【０１１０】
［記憶部の構成例］
図１６は、本技術の第１の実施の形態における記憶部４００の一構成例を示すブロック図である。この記憶部４００は、複数のラッチ部４１０を備える。比較部３１０が４個である場合、４個のラッチ部４１０が設けられる。
【０１１１】
ラッチ部４１０は、対応する比較部３１０の比較結果ＶＣＯが反転したときに、ローカルビット線ＬＢＬＷを介してリピータ５００により転送された時刻コードを画素データとして保持するものである。また、ラッチ部４１０は、保持した画素データ内のリセットレベルおよび信号レベルのそれぞれを、ローカルビット線ＬＢＬＲを介してリピータ５００へ出力する。冗長ラッチ部４６０の構成は、ラッチ部４１０と同様である。
【０１１２】
Ｖドライバ２４１等のドライバは、ｍ番目のラッチ部４１０に制御信号ＷＯＲＤ＜ｍ＞を供給し、冗長ラッチ部４６０に制御信号ＷＯＲＤ＜３＞を供給する。また、ドライバは、３個のラッチ部４１０と冗長ラッチ部４６０とにＮビットの制御信号ＬＡＴＴＲＰおよびＬＡＴＴＲＤを供給する。
【０１１３】
制御信号ＷＯＲＤ＜ｍ＞は、ｍ番目の回路（ラッチ部４１０）に保持したデータの出力を指示する信号である。制御信号ＬＡＴＴＲＰは、Ｎ個の制御信号ＬＡＴＴＲＰ＜ｎ＞を含み、制御信号ＬＡＴＴＲＰ＜ｎ＞は、リセットレベル内のｎビット目の出力を指示する信号である。制御信号ＬＡＴＴＲＤは、Ｎ個の制御信号ＬＡＴＴＲＤ＜ｎ＞を含み、制御信号ＬＡＴＴＲＤ＜ｎ＞は、信号レベル内のｎビット目の出力を指示する信号である。
【０１１４】
［ラッチ部の構成例］
図１７は、本技術の第１の実施の形態におけるラッチ部４１０の一構成例を示すブロック図である。このラッチ部４１０は、Ｎ個のラッチ回路４２０と冗長ラッチ回路４７０とを備える。
【０１１５】
ラッチ回路４２０は、時刻コード内のいずれかのビットを保持するものである。ここで、ラッチ部４１０は、Ｎ本のローカルビット線ＬＢＬＷと、Ｎ本のローカルビット線ＬＢＬＲとに接続される。ｎ本目のローカルビット線ＬＢＬＷ＜ｎ＞と、ｎ本目のローカルビット線ＬＢＬＲ＜ｎ＞とは、ｎ番目のラッチ回路４２０に接続される。なお、ローカルビット線ＬＢＬＲ＜ｎ＞のそれぞれは１本ではなく、図１７で後述するように、リセットレベルを転送するためのビット線と信号レベルを転送するためのビット線とを含む。
【０１１６】
また、制御信号ＬＡＴＴＲＰ＜ｎ＞およびＬＡＴＴＲＤ＜ｎ＞は、ｎ番目のラッチ回路４２０に入力され、制御信号ＷＯＲＤ＜ｍ＞および比較結果ＶＣＯ＜ｍ＞は、Ｎ個のラッチ回路４２０のそれぞれに入力される。
【０１１７】
Ｎ個のラッチ回路４２０は、比較結果ＶＣＯ＜ｍ＞が反転したときに、リピータ５００からのＮビットの時刻コードを保持する。そして、これらのラッチ回路４２０は、リセットレベルおよび信号レベルを順にリピータ５００へ出力する。冗長ラッチ回路４７０の構成は、ラッチ回路４２０と同様である。
【０１１８】
［ラッチ回路の構成例］
図１８は、本技術の第１の実施の形態におけるラッチ回路４２０の一構成例を示すブロック図である。このラッチ回路４２０は、ライトラッチ４３０、リセットレベルリードラッチ４４０および信号レベルリードラッチ４５０を備える。
【０１１９】
ライトラッチ４３０は、時刻コード（すなわち、書込みデータ）内のいずれかのビットを、比較結果ＶＣＯ＜ｍ＞が反転したときに保持するものである。このライトラッチ４３０は、インバータ４３１乃至４３４を備える。
【０１２０】
インバータ４３１は、比較結果ＶＣＯ＜ｍ＞がローレベルからハイレベルに反転したときにおいて、ローカルビット線ＬＢＬＷ＜ｎ＞を介して転送されたビットを、反転するものである。このインバータ４３１は、反転したビットをインバータ４３２へ出力する。
【０１２１】
インバータ４３２は、インバータ４３１からのビットを反転してインバータ４３３および４３４へ出力するものである。
【０１２２】
インバータ４３４は、比較結果ＸＶＣＯ＜ｍ＞がハイレベルのときにおいて、インバータ４３２からのビットを反転してインバータ４３２に出力するものである。
【０１２３】
インバータ４３３は、インバータ４３２からのビットを反転してリセットレベルリードラッチ４４０および信号レベルリードラッチ４５０へ出力するものである。
【０１２４】
なお、ライトラッチ４３０の回路構成は、比較結果ＶＣＯ＜ｍ＞が反転したときにビットを保持することができるものであれば、同図に例示した回路に限定されない。
【０１２５】
リセットレベルリードラッチ４４０は、Ｖドライバ２４１等のドライバの制御に従って、ライトラッチ４３０からのビットを保持するものである。ドライバは、画素２２０を初期化した際の時刻コード（すなわち、リセットレベル）内のビットをリセットレベルリードラッチ４４０に保持させる。ここで、ローカルビット線ＬＢＬＲ＜ｎ＞は、リセットレベルを転送するためのローカルビット線ＬＢＬＰ＜ｎ＞と、信号レベルを転送するためのローカルビット線ＬＢＬＤ＜ｎ＞とを含む。リセットレベルリードラッチ４４０は、ローカルビット線ＬＢＬＰ＜ｎ＞を介してビットをリピータ５００へ出力する。
【０１２６】
信号レベルリードラッチ４５０は、Ｖドライバ２４１等のドライバの制御に従って、ライトラッチ４３０からのビットを保持するものである。ドライバは、露光終了時の時刻コード（すなわち、信号レベル）内のビットを信号レベルリードラッチ４５０に保持させる。信号レベルリードラッチ４５０は、ローカルビット線ＬＢＬＤ＜ｎ＞を介してビットをリピータ５００へ出力する。
【０１２７】
図１９は、本技術の第１の実施の形態におけるリセットレベルリードラッチ４４０および信号レベルリードラッチ４５０の一構成例を示す回路図である。リセットレベルリードラッチ４４０は、Ｎ型トランジスタ４４１と、Ｐ型トランジスタ４４２と、インバータ４４３、４４４および４４５とを備える。一方、信号レベルリードラッチ４５０は、Ｎ型トランジスタ４５１と、Ｐ型トランジスタ４５２と、インバータ４５３、４５４および４５５とを備える。Ｎ型トランジスタ４４１、Ｐ型トランジスタ４４２、Ｎ型トランジスタ４５１およびＰ型トランジスタ４５２として、例えば、ＭＯＳトランジスタが用いられる。
【０１２８】
Ｎ型トランジスタ４４１およびＰ型トランジスタ４４２は、ライトラッチ４３０の出力端子とインバータ４４３の入力端子との間において並列に接続される。また、Ｎ型トランジスタ４４１のゲートには、制御信号ＬＡＴＴＲＰ＜ｎ＞が入力され、Ｐ型トランジスタ４４２のゲートには、制御信号ＬＡＴＴＲＰ＜ｎ＞を反転したＸＬＡＴＴＲＰ＜ｎ＞が入力される。
【０１２９】
インバータ４４３は、入力されたビットを反転してインバータ４４４へ出力するものである。
【０１３０】
インバータ４４４は、インバータ４４３からのビットを、制御信号ＬＡＴＴＲＰ＜ｎ＞がハイレベルの際に反転し、インバータ４４３および４４５へ出力するものである。
【０１３１】
インバータ４４５は、インバータ４４４からのビットを、制御信号ＷＯＲＤ＜ｍ＞がハイレベルの際に反転し、ローカルビット線ＬＢＬＰ＜ｎ＞を介してリピータ５００へ出力するものである。
【０１３２】
信号レベルリードラッチ４５０の回路構成は、リセットレベルリードラッチ４４０と同様である。ただし、信号レベルリードラッチ４５０には、制御信号ＬＡＴＴＲＤ＜ｎ＞が入力され、ローカルビット線ＬＢＬＤ＜ｎ＞を介してビットが出力される。
【０１３３】
なお、リセットレベルリードラッチ４４０および信号レベルリードラッチ４５０のそれぞれの回路構成は、制御信号に従ってビットを保持することができるものであれば、同図に例示した構成に限定されない。
【０１３４】
［冗長ラッチ回路の構成例］
図２０は、本技術の第１の実施の形態における冗長ラッチ回路４７０の一構成例を示すブロック図である。この冗長ラッチ回路４７０は、冗長ライトラッチ４７１、リセットレベル冗長リードラッチ４７２および信号レベル冗長リードラッチ４７３を備える。
【０１３５】
冗長ライトラッチ４７１の回路構成は、図１８に例示したライトラッチ４３０と同様である。リセットレベル冗長リードラッチ４７２および信号レベル冗長リードラッチ４７３の回路構成は、図１９に例示したリセットレベルリードラッチ４４０および信号レベルリードラッチ４５０と同様である。なお、冗長リードラッチ４７２および信号レベル冗長リードラッチ４７３からなる回路は、特許請求の範囲に記載の冗長リードラッチの一例である。
【０１３６】
［選択部の構成例］
図２１は、本技術の第１の実施の形態における選択部６００および６０１の一構成例を示すブロック図である。選択部６００および６０１のそれぞれは、書込み側選択部６１０および読出し側選択部６２０を備える。
【０１３７】
選択部６００は、例えば、奇数番目のリピータ５００に接続された書込み側選択部６１０と、偶数番目のリピータ５００に接続された読出し側選択部６２０とを備える。一方、選択部６０１は、偶数番目のリピータ５００に接続された書込み側選択部６１０と、奇数番目のリピータ５００に接続された読出し側選択部６２０とを備える。なお、同図において、奇数番目の書込み側選択部６１０を北側に、偶数番目の書込み側選択部６１０を南側に配置しているが、この構成に限定されない。全ての書込み側選択部６１０を北側または南側に配置することもできる。読出し側選択部６２０についても同様である。
【０１３８】
書込み側選択部６１０は、故障が生じたか否かにより、Ｎ個の書込みビット転送回路５７０と冗長書込みビット転送回路５７０−１とのうちＮ個を選択するものである。故障が無い場合に書込み側選択部６１０は、Ｎ個の書込みビット転送回路５７０を選択し、それらの回路へ時刻コードを出力する。一方、Ｎ個の経路のうちｎ個目に故障が生じた場合に書込み側選択部６１０は、ｎ個目に対応する回路を除くＮ−１の書込みビット転送回路５７０と冗長書込みビット転送回路５７０−１とを選択し、それらの回路へ時刻コードを出力する。
【０１３９】
読出し側選択部６２０は、故障が生じたか否かにより、Ｎ＋１本の経路のうちＮ本を選択するものである。この読出し側選択部６２０は、リセットレベル読出し側選択部６３０および信号レベル読出し側選択部６４０を備える。
【０１４０】
故障が無い場合にリセットレベル読出し側選択部６３０は、Ｎ個のリセットレベル読出しビット転送回路５１３からのリセットレベル読出しデータを選択し、それらをロジック回路２６０または２７０へ転送する。一方、Ｎ本の経路のうちｎ個目に故障が生じた場合にリセットレベル読出し側選択部６３０は、ｎ個目に対応する回路を除くＮ−１個のリセットレベル読出しビット転送回路５１３と冗長リセットレベル読出しビット転送回路５１３−１とを選択し、それらからのデータをロジック回路２６０または２７０へ転送する。
【０１４１】
また、故障が無い場合に信号レベル読出し側選択部６４０は、Ｎ個の信号レベル読出しビット転送回路からの信号レベル読出しデータを選択し、それらをロジック回路２６０または２７０へ転送する。一方、Ｎ本の経路のうちｎ個目に故障が生じた場合に信号レベル読出し側選択部６４０は、ｎ個目に対応する回路を除くＮ−１個の信号レベル読出しビット転送回路と冗長信号レベル読出しビット転送回路とを選択し、それらからのデータをロジック回路２６０または２７０へ転送する。
【０１４２】
［書込み側選択部の構成例］
図２２は、本技術の第１の実施の形態における書込み側選択部６１０の一構成例を示す回路図である。この書込み側選択部６１０は、Ｎ個のセレクタ６１１を備える。説明を簡易にするため、Ｎ個のうち４つのセレクタ６１１について考える。
【０１４３】
セレクタ６１１は、選択信号に従って、２つの出力先のいずれかを選択し、その選択した出力先に時刻コードを出力するものである。時刻コード発生部２８０は、時刻コード＜０＞乃至＜３＞を個別に生成し、４個のセレクタ６１１の入力端子に供給する。ここで、選択信号は、出力先を指示する信号である。ここで、時刻コード＜ｎ＞は、時刻コードのｎビット目を示す。
【０１４４】
０番目のセレクタ６１１は、選択信号ＷＳＥＬ＜０＞に従って、メインビット線ＷＢ＜０＞およびＷＢ＜１＞のいずれかを選択し、そのビット線へ時刻コード＜０＞を出力する。
【０１４５】
１番目のセレクタ６１１は、選択信号ＷＳＥＬ＜１＞に従って、メインビット線ＷＢ＜１＞およびＷＢ＜２＞のいずれかを選択し、そのビット線へ時刻コード＜１＞を出力する。
【０１４６】
２番目のセレクタ６１１は、選択信号ＷＳＥＬ＜２＞に従って、メインビット線ＷＢ＜２＞およびＷＢ＜３＞のいずれかを選択し、そのビット線へ時刻コード＜２＞を出力する。
【０１４７】
３番目のセレクタ６１１は、選択信号ＷＳＥＬ＜３＞に従って、メインビット線ＷＢ＜３＞およびＷＢ＜４＞のいずれかを選択し、そのビット線へ時刻コード＜３＞を出力する。
【０１４８】
また、メインビット線ＷＢ＜０＞乃至ＷＢ＜３＞のそれぞれには書込みビット転送回路５７０が接続され、メインビット線ＷＢ＜４＞には冗長書込みビット転送回路５７０−１が接続される。
【０１４９】
また、セレクタ６１１は、例えば、Ｎ型トランジスタ６１２および６１４と、Ｐ型トランジスタ６１３および６１５とから構成される。これらのトランジスタとして、例えば、ＭＯＳトランジスタが用いられる。
【０１５０】
０番目のセレクタ６１１においてＮ型トランジスタ６１２およびＰ型トランジスタ６１３は、メインビット線ＷＢ＜０＞と、時刻コード発生部２８０との間において並列に接続される。また、Ｎ型トランジスタ６１４およびＰ型トランジスタ６１５は、メインビット線ＷＢ＜１＞と、時刻コード発生部２８０との間において並列に接続される。
【０１５１】
Ｎ型トランジスタ６１２のゲートには、対応する選択信号（ＷＳＥＬ＜０＞など）が入力され、Ｐ型トランジスタ６１３のゲートには、その選択信号を反転した信号（ＸＷＳＥＬ＜０＞など）が入力される。Ｎ型トランジスタ６１４のゲートには、対応する選択信号を反転した信号（ＸＷＳＥＬ＜０＞など）が入力され、Ｐ型トランジスタ６１５のゲートには、対応する選択信号（ＷＳＥＬ＜０＞など）が入力される。１番目以降のセレクタ６１１の回路構成は、０番目と同様である。
【０１５２】
また、選択信号は、水平方向に配線された制御線を介してロジック回路２６０または２７０により供給される。なお、この制御線を垂直方向に配線することもできる。また、ロジック回路２６０等の代わりにＨドライバ２５１などのドライバが選択信号を供給することもできる。
【０１５３】
故障が無い場合にロジック回路２６０または２７０は、選択信号によりメインビット線ＷＢ＜０＞乃至ＷＢ＜３＞を選択させ、それらを介して時刻コード＜０＞乃至＜３＞を４個の書込みビット転送回路５７０へ転送させる。
【０１５４】
一方、ｎ個目の経路に故障が生じた場合にロジック回路２６０等は、選択信号によりｎ個目を除く４つのローカルビット線を選択させる。そして、ロジック回路２６０等は、それらのローカルビット線を介して時刻コード＜０＞乃至＜３＞を３個の書込みビット転送回路５７０と冗長書込みビット転送回路５７０−１とに転送させる。
【０１５５】
［リセットレベル読出し側選択部の構成例］
図２３は、本技術の第１の実施の形態におけるリセットレベル読出し側選択部６３０の一構成例を示す回路図である。このリセットレベル読出し側選択部６３０は、Ｎ個のセレクタ６３１を備える。説明を簡易にするため、Ｎ個のうち４つのセレクタ６３１について考える。
【０１５６】
セレクタ６３１は、選択信号に従って、２つの入力元のいずれかを選択し、その選択した入力元からのデータをロジック回路２６０または２７０に出力するものである。ここで、選択信号は、入力元を指示する信号である。
【０１５７】
０番目のセレクタ６３１は、選択信号ＰＳＥＬ＜０＞に従って、メインビット線ＰＢ＜０＞およびＰＢ＜１＞のいずれかを選択し、そのビット線からのデータを出力する。
【０１５８】
１番目のセレクタ６３１は、選択信号ＰＳＥＬ＜１＞に従って、メインビット線ＰＢ＜１＞およびＰＢ＜２＞のいずれかを選択し、そのビット線からのデータを出力する。
【０１５９】
２番目のセレクタ６３１は、選択信号ＰＳＥＬ＜２＞に従って、メインビット線ＰＢ＜２＞およびＰＢ＜３＞のいずれかを選択し、そのビット線からのデータを出力する。
【０１６０】
３番目のセレクタ６３１は、選択信号ＰＳＥＬ＜３＞に従って、メインビット線ＰＢ＜３＞およびＰＢ＜４＞のいずれかを選択し、そのビット線からのデータを出力する。
【０１６１】
また、メインビット線ＰＢ＜０＞乃至ＰＢ＜３＞のそれぞれにはリセットレベル読出しビット転送回路５１３が接続され、ローカルビット線ＰＢ＜４＞には冗長リセットレベル読出しビット転送回路５１３−１が接続される。セレクタ６３１の回路構成は、セレクタ６１１と同様である。
【０１６２】
故障が無い場合にロジック回路２６０または２７０は、選択信号によりメインビット線ＰＢ＜０＞乃至ＰＢ＜３＞を選択させ、それらのビット線からのリセットレベル読出しビットをロジック回路２６０等へ転送させる。
【０１６３】
一方、ｎ個目の経路に故障が生じた場合にロジック回路２６０等は、選択信号によりｍ個目を除く４つのメインビット線を選択させる。そして、ロジック回路２６０等は、それらのビット線からのリセットレベル読出しビットをロジック回路２６０等へ転送させる。
【０１６４】
［信号レベル読出し側選択部の構成例］
図２４は、本技術の第１の実施の形態における信号レベル読出し側選択部６４０の一構成例を示す回路図である。この信号レベル読出し側選択部６４０は、Ｎ個のセレクタ６４１を備える。説明を簡易にするため、Ｎ個のうち４つのセレクタ６４１について考える。
【０１６５】
セレクタ６４１は、選択信号に従って、２つの入力元のいずれかを選択し、その選択した入力元からのデータをロジック回路２６０または２７０に出力するものである。ここで、選択信号は、入力元を指示する信号である。
【０１６６】
０番目のセレクタ６４１は、選択信号ＤＳＥＬ＜０＞に従って、メインビット線ＤＢ＜０＞およびＤＢ＜１＞のいずれかを選択し、そのビット線からのデータを出力する。
【０１６７】
１番目のセレクタ６４１は、選択信号ＤＳＥＬ＜１＞に従って、メインビット線ＤＢ＜１＞およびＤＢ＜２＞のいずれかを選択し、そのビット線からのデータを出力する。
【０１６８】
２番目のセレクタ６４１は、選択信号ＤＳＥＬ＜２＞に従って、メインビット線ＤＢ＜２＞およびＤＢ＜３＞のいずれかを選択し、そのビット線からのデータを出力する。
【０１６９】
３番目のセレクタ６４１は、選択信号ＤＳＥＬ＜３＞に従って、メインビット線ＰＢ＜３＞およびＰＢ＜４＞のいずれかを選択し、そのビット線からのデータを出力する。
【０１７０】
また、ローカルビット線ＤＢ＜０＞乃至ＤＢ＜３＞のそれぞれには信号レベル読出しビット転送回路が接続され、ローカルビット線ＰＢ＜４＞には冗長信号レベル読出しビット転送回路が接続される。セレクタ６４１の回路構成は、セレクタ６１１と同様である。
【０１７１】
故障が無い場合にロジック回路２６０または２７０は、選択信号によりメインビット線ＤＢ＜０＞乃至ＤＢ＜３＞を選択させ、それらのビット線からの信号レベル読出しビットをロジック回路２６０等へ転送させる。
【０１７２】
一方、ｎ個目の経路に故障が生じた場合にロジック回路２６０等は、選択信号によりｎ個目を除く４つのメインビット線を選択させる。そして、ロジック回路２６０等は、それらのビット線からの信号レベル読出しビットをロジック回路２６０等へ転送させる。
【０１７３】
図２５は、本技術の第１の実施の形態におけるリセットレベル読出し側選択部６３０の制御の一例を示す図である。同図におけるａは、故障の無い場合のリセットレベル読出し側選択部６３０の状態の一例を示す図である。同図におけるｂは、０番目の経路に故障が生じた場合のリセットレベル読出し側選択部６３０の状態の一例を示す図である。同図におけるｃは、１番目の経路に故障が生じた場合のリセットレベル読出し側選択部６３０の状態の一例を示す図である。
【０１７４】
同図におけるａに例示するように、故障の無い場合にロジック回路２６０または２７０は、選択信号によりメインビット線ＰＢ＜０＞乃至ＤＢ＜３＞を選択させる。これにより、それらのメインビット線を介して４ビットのリセットレベル読出しビットが読み出される。
【０１７５】
一方、０番目の経路に故障が生じた場合にロジック回路２６０等は、選択信号によりメインビット線ＰＢ＜１＞乃至ＤＢ＜４＞を選択させる。これにより、メインビット線ＰＢ＜１＞乃至ＰＢ＜３＞を介してリセットレベル読出しデータのうち３ビットが読み出され、ローカルビット線ＤＢ＜４＞を介して残りのビットが読み出される。
【０１７６】
また、１番目の経路に故障が生じた場合にロジック回路２６０等は、選択信号によりメインビット線ＰＢ＜０＞、ＰＢ＜２＞、ＰＢ＜３＞およびＰＢ＜４＞を選択させる。これにより、メインビット線ＰＢ＜０＞、ＰＢ＜２＞およびＰＢ＜３＞を介してリセットレベル読出しデータのうち３ビットが読み出され、メインビット線ＰＢ＜４＞を介して残りのビットが読み出される。
【０１７７】
２番目や３番目の経路に故障が生じた場合も同様に、その経路に対応するメインビット線を除く４本が選択される。この選択では、書込みデータ転送回路５６０と、リセットレベル読出しデータ転送回路５１２と、信号レベル読出しデータ転送回路５２２とのそれぞれのビット選択が同期される。
【０１７８】
時刻コードを転送する経路上の回路が故障すると、ＡＤ変換が正常に行われなくなり、異常な値の画素データが生成され、画像データの画質が低下するおそれがある。ここで、故障の検出対象の回路は、図８に例示した書込みビット転送回路５７０と、図１１に例示したリセットレベル読出しビット転送回路５１３と、信号レベル読出しビット転送回路（不図示）と、ラッチ回路とを含む。ラッチ回路は、図１７に例示したラッチ部４１０内の回路である。
【０１７９】
そして、回路に故障が生じた際に、選択部６００は、故障した回路の代わりに、冗長回路を選択して、その冗長回路に時刻データを転送させる。これにより、時刻データが故障の無い回路を介して転送され、画像データの画質低下を防止することができる。ここで、冗長回路は、図８に例示した冗長書込みビット転送回路５７０−１と、図１１に例示した冗長リセットレベル読出しビット転送回路５１３−１と、冗長信号レベル読出しビット転送回路（不図示）と、冗長ラッチ回路とを含む。冗長ラッチ回路は、図１７に例示した冗長ラッチ部４６０内の回路である。
【０１８０】
［ロジック回路の構成例］
図２６は、本技術の第１の実施の形態におけるロジック回路２７０の一構成例を示すブロック図である。このロジック回路２７０は、セレクタ２７１、信号処理部２７２、故障検出部２７３、および選択制御部２７４とを備える。なお、ロジック回路２６０の構成は、ロジック回路２７０と同様である。
【０１８１】
信号処理部２７２は、リセットレベルと信号レベルとの差分を求めるＣＤＳ処理やデモザイク処理などの各種の信号処理を画素毎に行うものである。この信号処理部２７２は、処理後の画素データのそれぞれをＤＳＰ回路１２０に供給する。
【０１８２】
セレクタ２７１は、モード信号ＭＯＤＥに従って、出力先を選択し、選択部６０１の画素データを出力するものである。モード信号ＭＯＤＥは、撮像モードおよびテストモードを含む複数のモードの何れかを示す。テストモードである場合にセレクタ２７１は、故障検出部２７３へ画素データを出力し、撮像モードである場合にセレクタ２７１は、信号処理部２７２へ画素データを出力する。
【０１８３】
故障検出部２７３は、テストモードにおいて、時刻コードを転送する経路毎に、その経路上の回路（リセットレベル読出しビット転送回路５１３など）の故障の有無を検出するものである。テストモードにおいては、例えば、既知のテストパターンを設けた所定のテスト画像が撮像される。このテスト画像のそれぞれの画素の画素値は、期待値として故障検出部２７３に予め入力される。
【０１８４】
テストモードにおいて故障検出部２７３は、撮像されたテスト画像の画像データについて、画素毎に、画素データを期待値と比較する。そして故障検出部２７３は、期待値との差が所定の許容値を超える画素を欠陥画素とし、その欠陥画素に対応する経路上の回路に故障があると判断する。
【０１８５】
例えば、クラスタ３００内の回路同士の接続関係が図１５に例示したものであると仮定する。この場合、クラスタ３００の列（言い換えれば、リピータ５００）ごとに、時刻コードが４つの経路を介して転送される。図１４における座標（０，０）および（０，３）の２画素は、０番目の経路を介して転送される。座標（０，１）および（０，２）の２画素は、１番目の経路を介して転送される。また、座標（１，０）および（１，３）の２画素は、２番目の経路を介して転送される。また、座標（１，１）および（１，２）の２画素は、３番目の経路を介して転送される。このため、故障検出部２７３は、欠陥画素の座標から故障の生じた回路を特定することができる。そして、故障検出部２７３は、検出結果を選択制御部２７４と、Ｖドライバ２４１などのドライバとへ供給する。
【０１８６】
選択制御部２７４は、故障の検出結果に基づいて、選択信号ＷＳＥＬ、ＰＳＥＬおよびＤＳＥＬにより、選択部６００および６０１の接続先を制御するものである。
【０１８７】
図２７は、本技術の第１の実施の形態における書込み側の制御を説明するための図である。時刻コードを転送する経路はＮ本であるが、同図においては、説明を簡易にする目的で、経路を１つのみとし、書込みビット転送回路５７０も１つのみとしている。
【０１８８】
時刻コード発生部２８０は、デジタルの時刻コードを生成して書込み側選択部６１０に供給する。書込みビット転送回路５７０は、そのデジタル信号（すなわち、時刻コード）内のビットを書込みビットとしてクラスタ３００内の記憶部４００に供給する。なお、書込みビット転送回路５７０は、特許請求の範囲に記載の書込み回路の一例である。
【０１８９】
また、クラスタ３００内の比較部３１０は、アナログの画素信号ＳＩＧと所定の参照信号ＲＭＰとを比較し、比較結果ＶＣＯを記憶部４００に供給する。記憶部４００内のＮ個のライトラッチ４３０は、その比較結果ＶＣＯが反転したときに、書込みデータ（すなわち、時刻コード）を画素データとして保持する。これにより、アナログの画素信号ＳＩＧがデジタル信号（画素データ）に変換される。なお、クラスタ３００は、特許請求の範囲のアナログデジタル変換部の一例である。
【０１９０】
故障検出部２７３は、テストモードにおいて、書込みビット転送回路５７０を含む経路に故障が生じたか否かを検出する。故障が生じた場合に書込み側選択部６１０は、選択制御部２７４の制御に従って冗長書込みビット転送回路５７０−１を選択し、時刻データのいずれかのビットを供給する。そして、冗長書込みビット転送回路５７０−１は、そのビットを記憶部４００に供給する。なお、冗長書込みビット転送回路５７０−１は、特許請求の範囲に記載の冗長書込み回路の一例である。
【０１９１】
冗長ライトラッチ４７１は、比較結果ＶＣＯが反転したときに、冗長書込みビット転送回路５７０−１からのビットを保持する。
【０１９２】
図２８は、本技術の第１の実施の形態における読出し側の制御を説明するための図である。時刻コードを転送する経路はＮ本であるが、同図においては、説明を簡易にする目的で、経路を１つのみとし、リセットレベル読出しビット転送回路５１３−１も１つのみとしている。
【０１９３】
Ｎ個のリセットレベルリードラッチ４４０は、リセットレベルに対応する時刻コードを保持する。リセットレベル読出しビット転送回路５１３は、そのデジタル信号（すなわち、時刻コード）内のビットをリセットレベル読出しビットとして読み出し、リセットレベル読出し側選択部６３０へ供給する。
【０１９４】
故障検出部２７３は、テストモードにおいて、リセットレベル読出しビット転送回路５１３を含む経路に故障が生じたか否かを検出する。故障が生じた場合にリセットレベル冗長リードラッチ４７２は、リセットレベルに対応する時刻コードのいずれかのビットを保持する。リセットレベル冗長ビット転送回路５１３−１は、そのデジタル信号（時刻コード）内のビットをリセットレベル読出し０ビットとして読み出し、リセットレベル読出し側選択部６３０へ供給する。
【０１９５】
そして、リセットレベル読出し側選択部６３０は、選択制御部２７４の制御に従って冗長リセットレベル読出しビット転送回路５１３−１からのビットを選択して信号処理部２７１へ出力する。なお、信号レベルの読出し制御は、同図に例示したリセットレベルの読出し制御と同様である。
【０１９６】
なお、リセットレベル読出しビット転送回路５１３−１および信号レベル読出しビット転送回路は、特許請求の範囲に記載の読出し部の一例である。また、冗長リセットレベル読出しビット転送回路５１３−１および冗長信号レベル読出しビット転送回路は、特許請求の範囲に記載の冗長読出し部の一例である。
【０１９７】
図２７および図２８に例示したように、書込みビット転送回路５７０から記憶部４００を経由して、リセットレベル読出しビット転送回路５１３および信号レベル読出しビット転送回路までの経路に故障があるか否かが検出される。そして、故障が生じた場合には、選択部６００および６０１は、冗長回路（リセットレベル冗長ビット転送回路５１３−１など）を選択して、データを入出力する。これにより、故障した回路の代わりに、冗長回路がデータを転送するため、回路の故障による画質低下を防止することができる。
【０１９８】
［固体撮像素子の動作例］
図２９は、本技術の第１の実施の形態における固体撮像素子２００の動作の一例を示すフローチャートである。この固体撮像素子２００の動作は、例えば、テストモードが設定されたときに開始される。
【０１９９】
固体撮像素子２００は、テスト画像を撮像し（ステップＳ９０１）、固体撮像素子２００内の故障検出部２７３は、時刻コードを転送する経路上の回路に故障が生じたか否かの検出を行う（ステップＳ９０２）。
【０２００】
選択制御部２７４は、故障があったか否かを判断する（ステップＳ９０３）。故障があった場合（ステップＳ９０３：Ｙｅｓ）、選択制御部２７４は、冗長回路を選択する（ステップＳ９０４）。
【０２０１】
故障が無い場合（ステップＳ９０３：Ｎｏ）、または、ステップＳ９０４の後に固体撮像素子２００は、撮像モードに切り替え、画像データを撮像する（ステップＳ９０５）。ステップＳ９０５の後に、固体撮像素子２００は、画像を撮像するための動作を終了する。
【０２０２】
このように、本技術の第１の実施の形態では、故障が生じた際に読出し側選択部６２０が、故障が生じた回路からのビットの代わりに冗長リセットレベル読出しビット転送回路５１３−１からのビットを選択する。これにより、故障が生じた回路によるデータ転送を防止することができる。これにより、故障が生じた回路による画像データの画質低下を防止することができる。
【０２０３】
［変形例］
上述の第１の実施の形態では、Ｎビットの時刻コードごとに１ビット分の冗長回路（リセットレベル冗長ビット転送回路５１３−１など）を配置し、Ｎ本の経路のいずれかで故障が発生した際に、その冗長回路が時刻コードを転送していた。しかし、この構成では、Ｎ本の経路のうち２つ以上で故障が生じた際に、冗長回路の個数が足りずに、故障した回路により時刻コードが転送されるおそれがある。この第１の実施の形態の変形例の固体撮像素子２００は、時刻コードごとに複数の冗長回路を配置した点において第１の実施の形態と異なる。
【０２０４】
図３０は、本技術の第１の実施の形態の変形例における書込み側選択部６１０の一構成例を示す回路図である。この第１の実施の形態の変形例の書込み側選択部６１０は、スイッチ６５１乃至６６２を備える。スイッチ６５１乃至６５３は、０番目の分配回路６５０を構成し、スイッチ６５４乃至６５６は、１番目の分配回路６５０を構成する。スイッチ６５７乃至６５９は、２番目の分配回路６５０を構成し、スイッチ６６０乃至６６２は、３番目の分配回路６５０を構成する。
【０２０５】
また、第１の実施の形態の変形例では、Ｎビットごとに、書込み冗長ビット転送回路５７０−１が２つ配置される。また、書込み側にメインビット線ＷＢ＜５＞がさらに配線される。メインビット線ＷＢ＜４＞およびＷＢ＜５＞のそれぞれには、冗長書込みビット転送回路５７０−１が接続される。
【０２０６】
分配回路６５０は、３ビットの選択信号に従って、３つの出力先のいずれかを選択し、時刻コードを出力するものである。
【０２０７】
０番目の分配回路６５０は、時刻コード＜０＞をメインビット線ＷＢ＜０＞乃至ＷＢ＜２＞のいずれかに出力する。１番目の分配回路６５０は、時刻コード＜１＞をメインビット線ＷＢ＜１＞乃至ＷＢ＜３＞のいずれかに出力する。２番目の分配回路６５０は、時刻コード＜２＞をメインビット線ＷＢ＜２＞乃至ＷＢ＜４＞のいずれかに出力する。３番目の分配回路６５０は、時刻コード＜３＞をメインビット線ＷＢ＜３＞乃至ＷＢ＜５＞のいずれかに出力する。
【０２０８】
また、分配回路６５０は、例えば、Ｎ型トランジスタ６７１、６７３および６７５と、Ｐ型トランジスタ６７２、６７４および６７６とから構成される。これらのトランジスタとして、例えば、ＭＯＳトランジスタが用いられる。
【０２０９】
０番目の分配回路６５０においてＮ型トランジスタ６７１およびＰ型トランジスタ６７２は、メインビット線ＷＢ＜０＞と、時刻コード発生部２８０との間において並列に接続される。Ｎ型トランジスタ６７３およびＰ型トランジスタ６７４は、メインビット線ＷＢ＜１＞と、時刻コード発生部２８０との間において並列に接続される。Ｎ型トランジスタ６７５およびＰ型トランジスタ６７６は、メインビット線ＷＢ＜２＞と、時刻コード発生部２８０との間において並列に接続される。
【０２１０】
また、Ｎ型トランジスタ６７１のゲートには、選択信号ＷＳＥＬ＜０＞が入力され、Ｐ型トランジスタ６７２のゲートには、選択信号ＷＳＥＬ＜１＞が入力される。Ｎ型トランジスタ６７３のゲートには、選択信号ＷＳＥＬ＜１＞が入力され、Ｐ型トランジスタ６７４のゲートには、選択信号ＷＳＥＬ＜２＞が入力される。Ｎ型トランジスタ６７５のゲートには、選択信号ＷＳＥＬ＜２＞が入力され、Ｐ型トランジスタ６７６のゲートには、選択信号ＷＳＥＬ＜０＞が入力される。１番目以降の分配回路６５０の構成は、０番目と同様である。
【０２１１】
ロジック回路２６０または２７０は、選択信号ＷＳＥＬ＜０＞乃至＜２＞のいずれかのビットをハイレベルに、残りをローレベルにすることにより、分配回路６５０を制御して３つの出力先のいずれかを選択させる。スイッチ６５４以降についても同様に、分配回路６５０ごとに３ビットの選択信号が入力される。
【０２１２】
例えば、０番目および１番目の経路に故障が生じた場合にロジック回路２６０等は、０番目の分配回路６５０にメインビット線ＷＢ＜２＞を選択させ、１番目の分配回路６５０にメインビット線ＷＢ＜３＞を選択させる。また、ロジック回路２６０等は、３番目の分配回路６５０にメインビット線ＷＢ＜４＞を選択させ、４番目の分配回路６５０にメインビット線ＷＢ＜５＞を選択させる。これにより固体撮像素子２００は、４つの経路のうち２つに故障が生じた場合であっても、故障が生じた回路によるデータ転送を防止することができる。
【０２１３】
なお、冗長書込みビット転送回路５７０−１以降の冗長回路、すなわち、図１１に例示した冗長リセットレベル読出しビット転送回路５１３−１と、冗長信号レベル読出しビット転送回路と、冗長ラッチ回路とについても２つずつ配置される。また、リセットレベル読出し側選択部６３０および信号レベル読出し側選択部６４０にも、書込み側選択部６１０と同様に、４つの分配回路６５０が配置され、６本のメインビット線のうち４本を選択してデータを読み出す。
【０２１４】
このように、本技術の第１の実施の形態の変形例によれば、Ｎビットごとに冗長回路（冗長書込みビット転送回路５７０−１など）を２つ配置したため、Ｎ本の経路のうち２つが故障しても、故障が生じた回路によるデータ転送を防止することができる。
【０２１５】
＜２．第２の実施の形態＞
上述の第１の実施の形態では、リピータ５００ごとに書込み側選択部６１０および読出し側選択部６２０を配置していたが、リピータ５００の個数が多くなるほど、書込み側選択部６１０および読出し側選択部６２０のそれぞれの個数が増大する。これにより、固体撮像素子２００の回路規模が大きくなるおそれがある。この第２の実施の形態の固体撮像素子２００は、複数のリピータ５００が１組の書込み側選択部６１０および読出し側選択部６２０を共有する点において第１の実施の形態と異なる。
【０２１６】
図３１は、本技術の第２の実施の形態における選択部６００および６０１の一構成例を示すブロック図である。第２の実施の形態において全てのリピータ５００は、それぞれが複数（４つなど）のリピータ５００からなる複数のグループに分割される。書込み側選択部６１０および読出し側選択部６２０はグループごとに１つずつ配置される。
【０２１７】
グループ内の複数（４つなど）のリピータ５００は、書込み側選択部６１０に共通に接続され、これらのリピータ５００は、その書込み側選択部６１０を共有する。また、読出し側選択部６２０も、グループ内の複数（４つなど）のリピータ５００に共通に接続され、これらのリピータ５００は、その読出し側選択部６２０を共有する。この構成においてリピータ５００ごとに前述の冗長回路が配置され、ビット線の選択パターンは、書込み側選択部６１０および読出し側選択部６２０を共有する複数のリピータ５００で共通化される。なお、北側に全ての書込み側選択部６１０を配置し、南側に全ての読出し側選択部６２０を配置しているが、この構成に限定されない。南側に全ての書込み側選択部６１０を配置し、北側に全ての読出し側選択部６２０を配置してもよい。また、奇数番目の書込み側選択部６１０を南側および北側の一方（北側など）に配置し、偶数番目の書込み側選択部６１０を他方（南側など）に配置してもよい。読出し側選択部６２０についても同様である。
【０２１８】
このように、本技術の第２の実施の形態では、複数のリピータ５００が書込み側選択部６１０や読出し側選択部６２０を共有する。これにより、リピータ５００ごとに書込み側選択部６１０や読出し側選択部６２０を配置する第１の実施の形態と比較して、固体撮像素子２００の回路規模を削減することができる。
【０２１９】
＜３．第３の実施の形態＞
上述の第１の実施の形態では、リピータ５００ごとに書込み側選択部６１０および読出し側選択部６２０を配置していたが、リピータ５００の個数が多くなるほど、書込み側選択部６１０および読出し側選択部６２０のそれぞれの個数が増大する。これにより、固体撮像素子２００の回路規模が大きくなるおそれがある。この第３の実施の形態の固体撮像素子２００は、全てのリピータ５００が１組の書込み側選択部６１０および読出し側選択部６２０を共有する点において第１の実施の形態と異なる。
【０２２０】
図３２は、本技術の第３の実施の形態における選択部６００および６０１の一構成例を示すブロック図である。第３の実施の形態の選択部６００において、書込み側選択部６１０は、全てのリピータ５００に共通に接続され、これらのリピータ５００は、その書込み側選択部６１０を共有する。また、選択部６０１において読出し側選択部６２０は、全てのリピータ５００に共通に接続され、これらのリピータ５００は、その読出し側選択部６２０を共有する。この構成においてリピータ５００ごとに前述の冗長回路が配置され、ビット線の選択パターンは、それらのリピータ５００で共通化される。  
【０２２１】
このように、本技術の第３の実施の形態では、全てのリピータ５００が書込み側選択部６１０や読出し側選択部６２０を共有する。これにより、リピータ５００ごとに書込み側選択部６１０や読出し側選択部６２０を配置する第１の実施の形態と比較して、固体撮像素子２００の回路規模を削減することができる。
【０２２２】
＜４．移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
【０２２３】
図３３は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
【０２２４】
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図３３に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
【０２２５】
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
【０２２６】
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
【０２２７】
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
【０２２８】
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
【０２２９】
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
【０２３０】
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
【０２３１】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【０２３２】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
【０２３３】
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図３３の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
【０２３４】
図３４は、撮像部１２０３１の設置位置の例を示す図である。
【０２３５】
図３４では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
【０２３６】
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
【０２３７】
なお、図３４には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
【０２３８】
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
【０２３９】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【０２４０】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
【０２４１】
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
【０２４２】
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１に適用され得る。具体的には、例えば、図１の撮像装置１００は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、回路の故障に起因する画質低下を防止し、より見やすい撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。
【０２４３】
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
【０２４４】
また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
【０２４５】
なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
【０２４６】
なお、本技術は以下のような構成もとることができる。
（１）アナログの画素信号をデジタル信号に変換して保持するアナログデジタル変換部と、
前記デジタル信号のいずれかのビットを読出しビットとして読み出す読出し回路と、
前記デジタル信号のいずれかのビットを読出しビットとして読み出す冗長読出し回路と、
前記読出し回路に故障が生じたか否かを検出する故障検出部と、
前記故障が生じたか否かにより前記読出し回路からの前記読出しビットと前記冗長回路からの前記読出しビットといずれかを選択して出力する読出し側選択部と
を具備する固体撮像素子。
（２）前記読出し回路は、複数のリピータのそれぞれに配置され、
前記複数のリピータは、それぞれが所定数のリピータからなる複数のグループに分割され、
前記所定数のリピータは、前記読出し側選択部を共有する
前記（１）記載の固体撮像素子。
（３）前記読出し回路は、複数のリピータのそれぞれに配置され、
前記複数のリピータの全てが、前記読出し側選択部を共有する
前記（１）記載の固体撮像素子。
（４）所定数の前記読出し回路と前記冗長読出し回路とがリピータに配置され、
前記故障検出部は、前記所定数の読出し回路のそれぞれについて故障が生じたか否かを検出する
前記（１）記載の固体撮像素子。
（５）前記リピータには、所定数の前記冗長読出し回路が配置される
前記（４）記載の固体撮像素子。
（６）前記デジタル信号のいずれかのビットを前記アナログデジタル変換部に書込みビットとして供給する書込み回路と、
前記デジタル信号のいずれかのビットを前記アナログデジタル変換部に書込みビットとして供給する冗長書込み回路と、
前記故障が生じたか否かにより前記書込み回路からの前記書込みビットと前記冗長書込み回路からの前記書込みビットとのいずれかを選択して前記デジタル信号を供給する書込み側選択部と
をさらに具備し、
前記故障検出部は、前記書込み回路および前記読出し回路の少なくとも一方に故障が生じたか否かを検出する前記（１）乃至（５）のいずれかに記載の固体撮像素子。
（７）前記アナログデジタル変換部は、前記デジタル信号を保持するラッチ部および冗長ラッチ部を備え、
前記読出し回路および前記冗長読出し回路は、前記ラッチ部から前記読出しビットを読み出す前記（６）記載の固体撮像素子。
（８）前記冗長ラッチ部は、冗長ライトラッチと冗長リードラッチとを備え、
前記冗長書込み回路は、前記冗長ライトラッチに前記書込みビットを供給し、
前記冗長読出し回路は、前記冗長リードラッチから前記読出しビットを読み出す前記（７）記載の固体撮像素子。
（９）前記画素信号は、画素を初期化したときのリセットレベルと露光が終了したときの信号レベルとを含み、
前記読出し回路および前記冗長読出し回路は、前記リセットレベルに対応する前記ビットをリセットレベル読出しビットとして読み出し、前記信号レベルに対応する前記ビットを信号レベル読出しビットとして読み出し、
前記読出し側選択部は、
前記故障が生じたか否かにより前記読出し回路からの前記リセットレベル読出しビットと前記冗長回路からの前記リセットレベル読出しビットとのいずれかを選択するリセットレベル読出し側選択部と、
前記故障が生じたか否かにより前記読出し回路からの前記信号レベル読出しビットと前記冗長回路からの前記信号レベル読出しビットとのいずれかを選択する信号レベル読出し側選択部と
を備える
前記（８）記載の固体撮像素子。
（１０）前記冗長リードラッチは、リセットレベル冗長リードラッチおよび信号レベル冗長リードラッチを備え、
前記冗長読出し回路は、前記リセットレベル冗長リードラッチから前記リセットレベル読出しビットを読み出し、前記信号レベル冗長リードラッチから前記信号レベル読出しビットを読み出す前記（９）記載の固体撮像素子。
（１１）アナログの画素信号をデジタル信号に変換して保持するアナログデジタル変換部と、
前記デジタル信号のいずれかのビットを読出しビットとして読み出す読出し回路と、
前記デジタル信号のいずれかのビットを読出しビットとして読み出す冗長読出し回路と、
前記読出し回路に故障が生じたか否かを検出する故障検出部と、
前記故障が生じたか否かにより前記読出し回路からの前記読出しビットと前記冗長回路からの前記読出しビットといずれかを選択して出力する読出し側選択部と、  前記読出し側選択部より出力されたデータを処理する信号処理部と
を具備する撮像装置。
（１２）アナログの画素信号をデジタル信号に変換して保持するアナログデジタル変換手順と、
読出し回路が、前記デジタル信号のいずれかのビットを読出しビットとして読み出す読出し手順と、
冗長読出し回路が、前記デジタル信号のいずれかのビットを読出しビットとして読み出す冗長読出し手順と、
前記読出し回路に故障が生じたか否かを検出する故障検出手順と、
前記故障が生じたか否かにより前記読出し回路からの前記読出しビットと前記冗長回路からの前記読出しビットといずれかを選択して出力する読出し側選択手順とを具備する固体撮像素子の制御方法。
【符号の説明】
【０２４７】
１００  撮像装置
１１０  光学部
１２０  ＤＳＰ回路
１３０  表示部
１４０  操作部
１５０  バス
１６０  フレームメモリ
１７０  記憶部
１８０  電源部
２００  固体撮像素子
２０１  受光チップ
２０２  回路チップ
２１０  画素領域
２１１  画素ブロック
２２０  画素
２２２  排出トランジスタ
２２３  フォトダイオード
２２４  転送トランジスタ
２２５  浮遊拡散層
２２６  リセットトランジスタ
２２７、２２８  差動トランジスタ
２２９  電流源トランジスタ
２３１、２３２、２４１、２４２  Ｖドライバ
２３３、２５１、２５２  Ｈドライバ
２３４  ＤＡＣ
２６０、２７０  ロジック回路
２７１、６１１、６３１、６４１  セレクタ
２７２  信号処理部
２７３  故障検出部
２７４  選択制御部
２８０  時刻コード発生部
２９０  ＡＤ変換回路領域
３００  クラスタ
３１０  比較部
３２０  差動入力回路
３２１、３２２、３３１、３４１、３４２、３５５、３５６、４４２、４５２、６１３、６１５、６７２、６７４、６７６  Ｐ型トランジスタ
３３０  電圧変換回路
３３２、３３３、３５４、３５７、４４１、４５１、５７５、６１２、６１４、６７１、６７３、６７５  Ｎ型トランジスタ
３４０  制御回路
３５０  ＮＯＲ（否定論理和）ゲート
３６１、３６２、４３１〜４３４、４４３〜４４５、４５３〜４５５、５４２、５４３、５５２、５７２、５７６  インバータ
４００、４０１  記憶部
４１０  ラッチ部
４２０  ラッチ回路
４３０  ライトラッチ
４４０  リセットレベルリードラッチ
４５０  信号レベルリードラッチ
４７０  冗長ラッチ回路
４７１  冗長ライトラッチ
４７２  リセットレベル冗長リードラッチ
４７３  信号レベル冗長リードラッチ
５００  リピータ
５１０  リセットレベル読出しリピータ
５１１、５２１、５４０  左側転送制御部
５１２  リセットレベル読出しデータ転送回路
５１３  リセットレベル読出しビット転送回路
５１３−１  冗長リセットレベル読出しビット転送回路
５１４、５２４、５５０  右側転送制御部
５２０  信号レベル読出しリピータ
５２２  信号レベル読出しデータ転送回路
５３０  書込みリピータ
５４１、５５１、５７３、５７７  バッファ
５４４  ＮＡＮＤ（否定論理積）ゲート
５６０  書込みデータ転送回路
５７０  書込みビット転送回路
５７０−１  冗長書込みビット転送回路
５７１  ＡＮＤ（論理積）ゲート
５７４  フリップフロップ
６００、６０１  選択部
６１０  書込み側選択部
６２０  読出し側選択部
６３０  リセットレベル読出し側選択部
６４０  信号レベル読出し側選択部
６５０  分配回路
６５１〜６６２  スイッチ
１２０３１  撮像部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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