(57)【要約】【課題】ノイズを低減できる半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、第１電極、第１導電形の第１半導体領域、第２導電形の第２半導体領域、第１導電形の第３半導体領域、導電部、ゲート電極、及び第２電極を有する。第１半導体領域は、第１電極の上に設けられている。第２半導体領域は、第１半導体領域の上に設けられている。第３半導体領域は、第２半導体領域の上に設けられている。導電部は、第１電極から第１半導体領域へ向かう第１方向に垂直な第２方向において互いに離れた第１導電部分及び第２導電部分を有し、第１半導体領域中に第１絶縁部を介して設けられている。ゲート電極は、導電部の上に第２絶縁部を介して設けられ、第２方向において、第１半導体領域の一部、第２半導体領域、及び第３半導体領域と、ゲート絶縁部を介して対向する。第２電極は、第２半導体領域、第３半導体領域、及び導電部と電気的に接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１電極と、
前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に選択的に設けられた第１導電形の第３半導体領域と、
前記第１電極から前記第１半導体領域へ向かう第１方向に垂直な第２方向において互いに離れた第１導電部分及び第２導電部分を有し、前記第１半導体領域中に第１絶縁部を介して設けられた導電部と、
前記導電部の上に第２絶縁部を介して設けられ、前記第２方向において、前記第１半導体領域の一部、前記第２半導体領域、及び前記第３半導体領域と、ゲート絶縁部を介して対向するゲート電極と、
前記第２半導体領域、前記第３半導体領域、及び前記ゲート電極の上に設けられ、前記第２半導体領域、前記第３半導体領域、及び前記導電部と電気的に接続された第２電極と、
を備えた半導体装置。
【請求項２】
前記第１導電部分の前記第１方向における長さは、前記第１導電部分の前記第２方向における長さよりも長く、
前記第２導電部分の前記第１方向における長さは、前記第２導電部分の前記第２方向における長さよりも長い請求項１記載の半導体装置。
【請求項３】
前記導電部は、前記第２方向において互いに離れた第４導電部分及び第５導電部分をさらに有し、
前記第４導電部分及び前記第５導電部分は、前記第１導電部分及び前記第２導電部分の上にそれぞれ設けられ、前記第１導電部分及び前記第２導電部分から離れた請求項１記載の半導体装置。
【請求項４】
前記導電部は、前記第１導電部分の下端と前記第２導電部分の下端とをつなぐ第３導電部分をさらに有する請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記導電部及び前記ゲート電極は、不純物を含み、
前記導電部における不純物濃度は、前記ゲート電極における不純物濃度よりも低い請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
第１電極と、
前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に選択的に設けられた第１導電形の第３半導体領域と、
前記第１半導体領域中に第１絶縁部を介して設けられ、不純物を含む導電部と、
前記導電部の上に第２絶縁部を介して設けられ、前記第２方向において、前記第１半導体領域の一部、前記第２半導体領域、及び前記第３半導体領域とゲート絶縁部を介して対向し、不純物を含み、前記導電部よりも高い不純物濃度を有するゲート電極と、
前記第２半導体領域、前記第３半導体領域、及び前記ゲート電極の上に設けられ、前記第２半導体領域、前記第３半導体領域、及び前記導電部と電気的に接続された第２電極と、
を備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）などの半導体装置は、電力変換等の用途に用いられる。半導体装置により発生するノイズは、小さいことが望ましい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−５６６４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、ノイズを低減できる半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、導電部と、ゲート電極と、第２電極と、を有する。前記第１半導体領域は、前記第１電極の上に設けられ、前記第１電極と電気的に接続されている。前記第２半導体領域は、前記第１半導体領域の上に設けられている。前記第３半導体領域は、前記第２半導体領域の上に選択的に設けられている。前記導電部は、前記第１電極から前記第１半導体領域へ向かう第１方向に垂直な第２方向において互いに離れた第１導電部分及び第２導電部分を有し、前記第１半導体領域中に第１絶縁部を介して設けられている。前記ゲート電極は、前記導電部の上に第２絶縁部を介して設けられ、前記第２方向において、前記第１半導体領域の一部、前記第２半導体領域、及び前記第３半導体領域と、ゲート絶縁部を介して対向する。前記第２電極は、前記第２半導体領域、前記第３半導体領域、及び前記ゲート電極の上に設けられ、前記第２半導体領域、前記第３半導体領域、及び前記導電部と電気的に接続されている。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体装置の一部を表す斜視断面図である。
【図２】実施形態に半導体装置の製造工程を表す工程断面図である。
【図３】実施形態に半導体装置の製造工程を表す工程断面図である。
【図４】参考例に係る半導体装置の一部を表す断面図及びそれらの半導体装置の特性を表すグラフである。
【図５】実施形態の変形例に係る半導体装置の一部を表す断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ＋、ｎ−及びｐ＋、ｐの表記は、各不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【０００８】
図１は、実施形態に係る半導体装置の一部を表す斜視断面図である。
実施形態に係る半導体装置１００は、例えばＭＯＳＦＥＴである。半導体装置１００は、図１に表したように、ｎ−形（第１導電形）ドリフト領域１（第１半導体領域）、ｐ形（第２導電形）ベース領域２（第２半導体領域）、ｎ＋形ソース領域３（第３半導体領域）、ｐ＋形コンタクト領域４、ｎ＋形ドレイン領域５、導電部１０、ゲート電極２０、ドレイン電極４１（第１電極）、及びソース電極４２（第２電極）を有する。
【０００９】
実施形態の説明には、ＸＹＺ直交座標系を用いる。ここでは、ドレイン電極４１からｎ−形ドリフト領域１に向かう方向をＺ方向（第１方向）とする。Ｚ方向に垂直であり、相互に直交する２方向をＸ方向（第２方向）及びＹ方向（第３方向）とする。
【００１０】
ドレイン電極４１は、半導体装置１００の下面に設けられている。ｎ＋形ドレイン領域５は、ドレイン電極４１の上に設けられ、ドレイン電極４１と電気的に接続されている。ｎ−形ドリフト領域１は、ｎ＋形ドレイン領域５の上に設けられている。ｎ−形ドリフト領域１は、ｎ＋形ドレイン領域５を介してドレイン電極４１と電気的に接続されている。ｐ形ベース領域２は、ｎ−形ドリフト領域１の上に設けられている。ｎ＋形ソース領域３及びｐ＋形コンタクト領域４は、ｐ形ベース領域２の上に選択的に設けられている。
【００１１】
導電部１０は、ｎ−形ドリフト領域１中に第１絶縁部３１を介して設けられている。導電部１０は、図１に表したように、第１導電部分１１、第２導電部分１２、及び第３導電部分１３を有する。
【００１２】
第１導電部分１１と第２導電部分１２は、Ｘ方向において互いに離れている。第１導電部分１１と第２導電部分１２との間には、絶縁部３３が設けられている。第３導電部分１３は、第１導電部分１１の下端と第２導電部分１２の下端とをつないでいる。
【００１３】
例えば、第１電極部分１１のＺ方向における長さは、第１電極部分１１のＸ方向における長さよりも長い。第２電極部分１２のＺ方向における長さは、第２電極部分１２のＸ方向における長さよりも長い。
【００１４】
ゲート電極２０は、導電部１０の上に第２絶縁部３２を介して設けられている。ゲート電極２０は、Ｘ方向において、ｎ−形ドリフト領域１の一部、ｐ形ベース領域２、及びｎ＋形ソース領域３と、ゲート絶縁部３４を介して対向している。
【００１５】
ソース電極４２は、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、及びゲート電極２０の上に設けられ、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、及び導電部１０と電気的に接続されている。ｐ形ベース領域２は、ｐ＋形コンタクト領域４を介してソース電極４２と電気的に接続されている。ゲート電極２０とソース電極４２との間には絶縁部３５が設けられ、これらの電極は電気的に分離されている。
【００１６】
例えば、ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、導電部１０、及びゲート電極２０は、Ｘ方向において複数設けられ、それぞれがＹ方向に延びている。
【００１７】
半導体装置１００の動作について説明する。
ソース電極４２に対してドレイン電極４１に正の電圧が印加された状態で、ゲート電極２０に閾値以上の電圧を印加する。これにより、ｐ形ベース領域２にチャネル（反転層）が形成され、半導体装置１００がオン状態となる。電子は、このチャネルを通ってソース電極４２からドレイン電極４１へ流れる。その後、ゲート電極２０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域２におけるチャネルが消滅し、半導体装置１００がオフ状態になる。
【００１８】
半導体装置１００がオフ状態に切り替わると、ソース電極４２に対してドレイン電極４１に印加される正の電圧が増大する。これにより、第１絶縁部３１とｎ−形ドリフト領域１との界面からｎ−形ドリフト領域１に向けて空乏層が広がる。この空乏層の広がりにより、半導体装置１００の耐圧を高めることができる。又は、半導体装置１００の耐圧を維持したまま、ｎ−形ドリフト領域１におけるｎ形不純物濃度を高め、半導体装置１００のオン抵抗を低減できる。
【００１９】
半導体装置１００の各構成要素の材料の一例を説明する。
ｎ−形ドリフト領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、及びｎ＋形ドレイン領域５は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
導電部１０及びゲート電極２０は、ポリシリコンなどの導電材料を含む。導電材料には、不純物が添加されていても良い。
第１絶縁部３１、第２絶縁部３２、絶縁部３３、ゲート絶縁部３４、及び絶縁部３５は、酸化シリコンなどの絶縁材料を含む。
ドレイン電極４１及びソース電極４２は、アルミニウムなどの金属を含む。
【００２０】
図２及び図３は、実施形態に係る半導体装置の製造工程を表す工程断面図である。
まず、半導体基板Ｓを用意する。半導体基板Ｓは、ｎ＋形半導体領域５ａと、ｎ＋形半導体領域５ａの上に設けられたｎ−形半導体領域１ａと、を有する。ｎ−形半導体領域１ａの上面にＹ方向に延びる複数のトレンチＴを形成する。半導体基板Ｓの熱酸化により、図２（ａ）に表したように、ｎ−形半導体領域１ａの上面及びトレンチＴの内面に沿って、絶縁層３１ａを形成する。
【００２１】
絶縁層３１ａの上に、トレンチＴを埋め込む導電層を形成する。この導電層は、ポリシリコンなどの導電材料の化学気相成長（ＣＶＤ）により形成される。導電層の一部を、化学ドライエッチング（ＣＤＥ）などで除去し、導電層の上面を後退させる。これにより、図２（ｂ）に表したように、複数のトレンチＴ内にそれぞれ分断して設けられた複数の導電層１０ａが形成される。
【００２２】
図２（ｃ）に表したように、複数の導電層１０ａ及び絶縁層３１ａの上にマスクＭ１を形成する。各導電層１０ａの上面の一部は、マスクＭ１に覆れておらず、露出している。マスクＭ１を用いて、反応性イオンエッチング（ＲＩＥ）により、各導電層１０ａの一部を除去する。これにより、図２（ｄ）に表したように、各導電層１０ａの上面の一部が後退する。
【００２３】
マスクＭ１を除去し、複数の導電層１０ａ及び絶縁層３１ａの上に別の絶縁層を形成する。ＣＤＥ又はウェットエッチングにより、この別の絶縁層の上面を後退させる。これにより、複数のトレンチＴ内にそれぞれ分断して設けられた複数の絶縁層３２ａが形成される。このとき、図３（ａ）に表したように、絶縁層３１ａの一部が除去され、ｎ−形半導体領域１ａの表面の一部が露出する。
【００２４】
熱酸化により、露出したｎ−形半導体領域１ａの表面に絶縁層３４ａを形成する。複数の絶縁層３２ａ及び絶縁層３４ａの上に、導電層を形成する。ＣＤＥ又はウェットエッチングにより、この導電層の上面を後退させる。これにより、図３（ｂ）に表したように、複数のトレンチＴ内にそれぞれ分断して設けられた複数の導電層２０ａが形成される。
【００２５】
隣り合うトレンチＴ同士の間に位置するｎ−形半導体領域１ａの上面に、ｐ形不純物及びｎ形不純物を順次イオン注入し、ｐ形半導体領域２ａ、ｎ＋形半導体領域３ａ、及びｐ＋形半導体領域４ａを形成する。複数の導電層２０ａ及び絶縁層３４ａの上に、別の絶縁層を形成する。図３（ｃ）に表したように、化学機械研磨（ＣＭＰ）により、複数のｎ＋形半導体領域３ａ及び複数のｐ＋形半導体領域４ａが露出するまで、この別の絶縁層の一部及び各絶縁層３４ａの一部を研磨する。これにより、複数の導電層２０ａをそれぞれ覆う複数の絶縁層３５ａが形成される。
【００２６】
複数のｎ＋形半導体領域３ａ、複数のｐ＋形半導体領域４ａ、及び複数の絶縁層３５ａの上に金属層４２ａを形成する。ｎ＋形半導体領域５ａが所定の厚みになるまで、ｎ＋形半導体領域５ａの下面を研磨する。図３（ｄ）に表したように、研磨したｎ＋形半導体領域５ａの下面に金属層４１ａを形成する。以上により、実施形態に係る半導体装置１００が製造される。
【００２７】
図４は、参考例に係る半導体装置の一部を表す断面図及びそれらの半導体装置の特性を表すグラフである。
図４を参照しつつ、実施形態の効果を説明する。図４（ａ）及び図４（ｃ）は、参考例に係る半導体装置１００ｒ１の一部及び１００ｒ２の一部をそれぞれ表す。図４（ｂ）及び図４（ｄ）は、それぞれ半導体装置１００ｒ１及び１００ｒ２の特性を表す。具体的には、図４（ｂ）及び図４（ｄ）は、導電部１０及びゲート電極２０を囲む第１絶縁部３１とｎ−形ドリフト領域１との界面Ｂにおける、Ｚ方向における位置Ｐと電界強度Ｅとの関係をそれぞれ表す。
【００２８】
半導体装置１００ｒ１及び半導体装置１００ｒ２では、導電部１０の形状が、図１に表した半導体装置１００と異なる。半導体装置１００ｒ１及び１００ｒ２では、導電部１０は、Ｘ−Ｚ断面において四角形状である。これらの半導体装置の導電部１０は、第１導電部分１１及び第２導電部分１２を有していない。
【００２９】
半導体装置をオン状態からオフ状態に切り替えた（ターンオフした）とき、半導体装置を含む電気回路のインダクタンスにより、ドレイン電極４１にサージ電圧が印加される。サージ電圧が印加されると、ドレイン電極４１の電位が振動する。このとき、振幅が大きいと、電気回路で誤作動が生じたり、電気回路の回路部品が破壊されたりする可能性がある。従って、ドレイン電極４１の電位が振動した際、その振幅は小さいことが望ましい。
【００３０】
ドレイン電極４１へのサージ電圧の印加時、導電部１０を通してドレイン電極４１からソース電極４２へ電流が流れる。ドレイン電極４１の電位の振幅は、導電部１０を流れる電流が増大するほど、大きくなる。電流の大きさは、導電部１０の電気抵抗の大きさに反比例する。従って、導電部１０の電気抵抗が高いほど、ドレイン電極４１の電位の振幅を小さくできる。
【００３１】
実施形態に係る半導体装置１００では、導電部１０が、第１導電部分１１〜第３導電部分１３を有する。第１導電部分１１と第２導電部分１２は、Ｘ方向において互いに離れている。この構造によれば、導電部１０のＸ−Ｚ面における断面積を、半導体装置１００ｒ１の導電部１０と比べて小さくできる。導電部１０の断面積が小さくなると、導電部１０の電気抵抗が増大する。この結果、ドレイン電極４１へのサージ電圧の印加時に、ドレイン電極４１の電位の振幅を小さくできる。
【００３２】
なお、図４（ｃ）に表した導電部１０の構造でも、図４（ａ）に表した導電部１０の構造に比べて、導電部１０の電気抵抗を高めることができる。しかし、図４（ｃ）に表した構造では、導電部１０とゲート電極２０との間のＺ方向における距離が長くなる。この結果、図４（ｄ）の破線で囲んだ部分に示されるように、界面Ｂの一部における電界強度が、図４（ｂ）に表した電界強度分布に比べて低下する。各位置Ｐにおける電界強度Ｅの積分値は、半導体装置の耐圧に相当する。従って、図４（ｃ）の構造によれば、ノイズを低減できるが、図４（ａ）の構造に比べて半導体装置の耐圧が低下する。
【００３３】
実施形態に係る半導体装置１００では、導電部１０（例えば第１導電部分１１）とゲート電極２０との間のＺ方向における距離は、図４（ａ）の構造との比較において変化していない。このため、実施形態によれば、半導体装置１００の耐圧の低下を抑制しつつ、半導体装置１００のターンオフ時のノイズを抑制できる。
【００３４】
ゲート電極２０には、電気抵抗を低減するため、不純物が添加されても良い。導電部１０には、不純物が添加されても良いし、添加されていなくても良い。導電部１０における不純物濃度は、ゲート電極２０における不純物濃度より低いことが望ましい。導電部１０における不純物濃度を低減することで、導電部１０の電気抵抗を大きくできる。導電部１０及びゲート電極２０に含まれる不純物は、ｎ形不純物でも良いし、ｐ形不純物でも良い。例えば、導電部１０及びゲート電極２０は、不純物として、リンを含む。
【００３５】
導電部１０及びゲート電極２０は、複数種類のｎ形不純物又は複数種類のｐ形不純物を含んでいても良い。この場合、不純物として機能する各元素の濃度の合計を、導電部１０及びゲート電極２０のそれぞれにおける不純物濃度とする。
導電部１０及びゲート電極２０は、ｎ形不純物とｐ形不純物の両方を含んでいても良い。この場合、それらの不純物が補償しあった後の正味の不純物濃度を、導電部１０及びゲート電極２０のそれぞれにおける不純物濃度とする。
【００３６】
導電部１０における不純物濃度がゲート電極２０における不純物濃度よりも低い場合、導電部１０が第１導電部分１１〜第３導電部分１３を有していなくても良い。例えば、導電部１０の形状は、図４（ａ）に表したように、Ｘ−Ｚ断面において四角形状であっても良い。導電部１０における不純物濃度を低減することで、導電部１０の電気抵抗を大きくできるためである。
【００３７】
（変形例）
図５は、実施形態の変形例に係る半導体装置の一部を表す断面図である。
図５（ａ）に表した半導体装置１１０では、導電部１０は、Ｘ方向において互いに離れた第１導電部分１１及び第２導電部分１２のみを有する。導電部１０は、第３導電部分１３を有していない。半導体装置１１０によれば、半導体装置１００に比べて、導電部１０の電気抵抗をさらに大きくできる。これにより、ターンオフ時のノイズをさらに低減できる。
【００３８】
図５（ｂ）に表した半導体装置１２０では、導電部１０は、第４導電部分１４〜第９導電部分１９をさらに有する。第４導電部分１４と第５導電部分１５は、Ｘ方向において互いに離れている。第６導電部分１６は、第４導電部分１４の下端と第５導電部分１５の下端とをつないでいる。第７導電部分１７と第８導電部分１８は、Ｘ方向において互いに離れている。第９導電部分１９は、第７導電部分１７の下端と第８導電部分１８の下端とをつないでいる。
【００３９】
第１導電部分１１〜第３導電部分１３は、第４導電部分１４〜第６導電部分１６の上に設けられ、第４導電部分１４〜第６導電部分１６から離れている。第４導電部分１４〜第６導電部分１６は、第７導電部分１７〜第９導電部分１９の上に設けられ、第７導電部分１７〜第９導電部分１９から離れている。
【００４０】
絶縁部３３ａ〜３３ｃは、Ｘ方向において、第１導電部分１１と第２導電部分１２との間、第４導電部分１４と第５導電部分１５との間、及び第７導電部分１７と第８導電部分１８との間にそれぞれ設けられている。半導体装置１２０によれば、半導体装置１００と同様に、導電部１０の電気抵抗を大きくでき、ターンオフ時のノイズを低減できる。
【００４１】
図５（ｃ）に表した半導体装置１３０は、半導体装置１２０と比べて、第６導電部分１６及び第９導電部分１９を有していない。半導体装置１３０によれば、半導体装置１２０に比べて、導電部１０の電気抵抗をさらに大きくでき、ターンオフ時のノイズをさらに低減できる。
【００４２】
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００４３】
１ ｎ−形ドリフト領域、  １ａ ｎ−形半導体領域、  ２ ｐ形ベース領域、  ２ａ ｐ形半導体領域、  ３ ｎ＋形ソース領域、  ３ａ ｎ＋形半導体領域、  ４ ｐ＋形コンタクト領域、  ４ａ ｐ＋形半導体領域、  ５ ｎ＋形ドレイン領域、  ５ａ ｎ＋形半導体領域、  １０ 導電部、  １０ａ 導電層、  １１ 第１導電部分、  １２ 第２導電部分、  １３ 第３導電部分、  １４ 第４導電部分、  １５ 第５導電部分、  １６ 第６導電部分、  １７ 第７導電部分、  １８ 第８導電部分、  １９ 第９導電部分、  ２０ ゲート電極、  ２０ａ 導電層、  ３１ 第１絶縁部、  ３１ａ 絶縁層、  ３２ 第２絶縁部、  ３２ａ 絶縁層、  ３３ 絶縁部、  ３３ａ〜３３ｃ 絶縁部、  ３４ ゲート絶縁部、  ３４ａ 絶縁層、  ３５ 絶縁部、  ３５ａ 絶縁層、  ４１ ドレイン電極、  ４１ａ 金属層、  ４２ ソース電極、  ４２ａ 金属層、  １００、１００ｒ１、１００ｒ２、１１０〜１３０ 半導体装置、  Ｂ 界面、  Ｅ 電界強度、  Ｍ１ マスク、  Ｐ 位置、  Ｓ 半導体基板、  Ｔ トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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