(57)【要約】【課題】副走査方向の倍率の補正を精度良く行うこと。【解決手段】クロック信号に同期して画像データを駆動部３０３に出力する制御基板４１５と、クロック信号を生成するクロック生成部４２２と、感光ドラム１０２の回転方向の解像度に対応する１ライン分のＬｉｎｅ周期信号を生成する同期信号生成部４０６と、感光ドラム１０２の回転方向における出力する画像の倍率に応じてクロック信号の周期及びＬｉｎｅ周期信号の周期を制御する制御基板４１５と、を備える。【選択図】図１２
2020001240.tif 000002
【特許請求の範囲】
【請求項１】
回転駆動される感光体と、
前記感光体の回転方向と交差する交差方向においてそれぞれが互いに異なる位置に配列され、前記感光体を露光する複数の発光素子と、前記複数の発光素子を駆動する駆動部と、を備える露光ヘッドと、
を備え、前記交差方向における前記複数の発光素子の配列間隔に対応する解像度の画像を形成する画像形成装置であって、
クロック信号に同期して画像データを前記駆動部に出力する出力手段と、
前記クロック信号を生成する第１の生成手段と、
前記感光体の前記回転方向の解像度に対応する１ライン分の周期信号を生成する第２の生成手段と、
前記感光体の前記回転方向における出力する画像の倍率に応じて前記クロック信号の周期及び前記周期信号の周期を制御する制御手段と、
を備えることを特徴とする画像形成装置。
【請求項２】
前記制御手段は、
第１の倍率で画像を形成する場合には、前記第２の生成手段により前記周期信号を第１の周期で生成し、前記第１の生成手段により前記クロック信号を第４の周期で生成し、
前記第１の倍率よりも大きい第２の倍率で画像を形成する場合には、前記第２の生成手段により前記周期信号を前記第１の周期よりも長い第２の周期で生成し、前記第１の生成手段により前記クロック信号を第４の周期よりも長い第５の周期で生成し、
前記第１の倍率よりも小さい第３の倍率で画像を形成する場合には、前記第２の生成手段により前記周期信号を前記第１の周期よりも短い第３の周期で生成し、前記第１の生成手段により前記クロック信号を前記第４の周期よりも短い第６の周期で生成することを特徴とする請求項１に記載の画像形成装置。
【請求項３】
前記複数の発光素子を駆動するための駆動電圧を出力する駆動手段を備え、
前記駆動手段は、前記回転方向の倍率を変化させる際に、前記倍率に応じて前記駆動電圧を変化させることにより前記発光素子の光量を制御することを特徴とする請求項１又は請求項２に記載の画像形成装置。
【請求項４】
前記駆動手段は、前記回転方向の前記画像の倍率を拡大させる場合には前記駆動電圧を、倍率を変化させない場合の基準の駆動電圧よりも高い第１の駆動電圧とし、前記回転方向の倍率を縮小させる場合には前記駆動電圧を前記基準の駆動電圧よりも低い第２の駆動電圧とすることを特徴とする請求項３に記載の画像形成装置。
【請求項５】
前記複数の発光素子は、前記交差方向に前記解像度に相当する間隔で配列されていることを特徴とする請求項１から請求項４のいずれか１項に記載の画像形成装置。
【請求項６】
前記出力手段は、前記複数の発光素子の配列間隔に対応する解像度よりも高い解像度の画像データを前記複数の発光素子の配列間隔に対応する解像度に変換する変換手段を有することを特徴とする請求項５に記載の画像形成装置。
【請求項７】
前記制御手段は、前記回転方向の倍率をＮ倍とする倍率補正を行う場合に、前記第１の生成手段により生成される前記クロック信号の周期及び前記第２の生成手段により生成される前記周期信号の周期をそれぞれ１／Ｎ倍に補正することを特徴とする請求項１から請求項６のいずれか１項に記載の画像形成装置。
【請求項８】
前記周期信号の周期は、前記クロック信号の周期の整数倍であることを特徴とする請求項１から請求項７のいずれか１項に記載の画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子写真方式の画像形成装置に関する。
【背景技術】
【０００２】
電子写真方式の画像形成装置であるプリンタでは、ＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）や有機ＥＬ（Ｏｇａｎｉｃ  Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）などを用いた露光ヘッドを使用して感光ドラムを露光し、潜像形成を行う方式が一般的に知られている。露光ヘッドは、感光ドラムの長手方向に配列された発光素子列と、発光素子列からの光を感光ドラム上に結像させるロッドレンズアレイと、から構成される。ＬＥＤや有機ＥＬは、発光面からの光の照射方向がロッドレンズアレイと同一方向となる面発光形状を有する構成が知られている。ここで、発光素子列の長さは、感光ドラム上における画像領域幅に応じて決まり、プリンタの解像度に応じて発光素子間の間隔が決まる。例えば、１２００ｄｐｉのプリンタの場合、画素の間隔は解像度に相当する間隔である２１．１６μｍであり、そのため、発光素子間の間隔も２１．１６μｍに対応する間隔となる。このような露光ヘッドを使用したプリンタでは、レーザビームを回転多面鏡によって偏向されたレーザビームによって感光ドラムを走査するレーザ走査方式のプリンタと比べて、使用する部品数が少ないため、装置の小型化、低コスト化が容易である。また、露光ヘッドを使用したプリンタでは回転多面鏡の回転によって生じる音が低減される。
【０００３】
電子写真方式のプリンタで記録紙に画像を形成する場合、副走査方向の倍率にズレが発生する場合がある。例えば感光ドラムの回転速度と露光ヘッドの発光周期とのズレや、用紙に画像を形成した後、定着器で用紙を挟持搬送することで用紙が熱収縮することでズレが発生する。そこで副走査方向の倍率を補正するために、例えば特許文献１では、画像データを副走査方向に複数の領域に分割し、分割した領域毎に印字率を算出する。そして、算出された印字率に基づいて画像データの副走査方向の倍率を補正する補正量である全体補正量を複数の領域に配分し、領域毎に配分された補正量である部分補正量を満足するように露光ヘッドの発光周期を変化させる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第５６２５８７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
前述した従来の方式では、印字率が低い領域が含まれる画像データに対しては副走査方向の倍率補正を精度よく実施できるが、全体的に印字率が高い画像データに対しては、副走査方向の倍率補正を行うことで画像データの濃度が変動してしまう。逆に、画像データの濃度変動を抑えることを優先すると副走査方向の倍率補正を精度よく実施できないという課題がある。
【０００６】
本発明は、このような状況のもとでなされたもので、副走査方向の倍率の補正を精度良く行うことを目的とする。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明は、以下の構成を備える。
【０００８】
（１）回転駆動される感光体と、前記感光体の回転方向と交差する交差方向においてそれぞれが互いに異なる位置に配列され、前記感光体を露光する複数の発光素子と、前記複数の発光素子を駆動する駆動部と、を備える露光ヘッドと、を備え、前記交差方向における前記複数の発光素子の配列間隔に対応する解像度の画像を形成する画像形成装置であって、クロック信号に同期して画像データを前記駆動部に出力する出力手段と、前記クロック信号を生成する第１の生成手段と、前記感光体の前記回転方向の解像度に対応する１ライン分の周期信号を生成する第２の生成手段と、前記感光体の前記回転方向における出力する画像の倍率に応じて前記クロック信号の周期及び前記周期信号の周期を制御する制御手段と、を備えることを特徴とする画像形成装置。
【発明の効果】
【０００９】
本発明によれば、副走査方向の倍率の補正を精度良く行うことができる。
【図面の簡単な説明】
【００１０】
【図１】実施例１、２の画像形成装置の構成を示す概略断面図
【図２】実施例１、２の露光ヘッドと感光ドラムの位置関係を説明する図、及び露光ヘッドの構成を説明する図
【図３】実施例１、２の駆動基板の模式図、及び面発光素子アレイチップの構成を説明する図
【図４】実施例１、２の制御基板及び露光ヘッドの制御ブロック図
【図５】実施例１の倍率補正の有無とクロック周期との関係を示す図
【図６】実施例１、２のチップデータ変換部の制御ブロック図、及びタイミングチャート
【図７】実施例１、２のチップデータ変換部の画像データの処理を説明する図
【図８】実施例１、２の面発光素子アレイチップの回路を説明する図
【図９】実施例１、２のシフトサイリスタのゲート電位の分布状態を説明する図
【図１０】実施例１、２の面発光素子アレイチップの駆動信号波形を示す図
【図１１】実施例１、２の面発光サイリスタの断面を示す図
【図１２】実施例１の倍率補正の有無とＬｉｎｅ同期信号と画像データとを示すタイムチャート
【図１３】実施例１の感光ドラム上に形成されるドット形状を示す図
【図１４】実施例２のクロック周期と光量との関係を示す図、副走査方向の倍率の有無と光量との関係を示す図
【図１５】その他の実施例のブロック図
【図１６】その他の実施例のブロック図
【図１７】実施例１、２のルックアップテーブルを示す図
【発明を実施するための形態】
【００１１】
以下に、図面を参照して本発明の実施の形態について詳細に説明する。
【実施例１】
【００１２】
［画像形成装置の構成］
図１は、実施例１における電子写真方式の画像形成装置の構成を示す概略断面図である。図１に示す画像形成装置は、スキャナ機能とプリンタ機能を備える複合機（ＭＦＰ）であり、スキャナ部１００、作像部１０３、定着部１０４、給紙／搬送部１０５、及びこれらを制御するプリンタ制御部（不図示）から構成される。スキャナ部１００は、原稿台に置かれた原稿に照明を照射し原稿画像を光学的に読み取り、読み取った画像を電気信号に変換して画像データを作成する。
【００１３】
作像部１０３は、無端の搬送ベルト１１１の回転方向（反時計回り方向）に沿って、シアン（Ｃ）、マゼンタ（Ｍ）、イエロー（Ｙ）、ブラック（Ｋ）の順に並べられた、４連の画像形成ステーションを備える。４つの画像形成ステーションは同じ構成を有し、各画像形成ステーションは、矢印方向（時計回り方向）に回転する感光体である感光ドラム１０２、露光ヘッド１０６、帯電器１０７、現像器１０８を備えている。なお、感光ドラム１０２、露光ヘッド１０６、帯電器１０７、現像器１０８の添え字ａ、ｂ、ｃ、ｄは、それぞれ画像形成ステーションのブラック（Ｋ）イエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）に対応する構成であることを示す。なお、以下では、特定の感光ドラム等を指す場合を除き、符号の添え字を省略することとする。
【００１４】
作像部１０３では、感光ドラム１０２を回転駆動し、帯電器１０７によって感光ドラム１０２を帯電させる。露光手段である露光ヘッド１０６は、配列されたＬＥＤアレイを画像データに応じて発光し、ＬＥＤアレイのチップ面で発光した光を、ロッドレンズアレイによって感光ドラム１０２上（感光体上）に集光し、静電潜像を形成する。現像器１０８は、感光ドラム１０２に形成された静電潜像をトナーで現像する。そして、現像されたトナー像は、記録紙を搬送する搬送ベルト１１１上の記録紙に転写される。このような一連の電子写真プロセスが各画像形成ステーションで実行される。なお、画像形成時には、シアン（Ｃ）の画像形成ステーションでの画像形成が開始されて所定時間が経過した後に、順次、マゼンタ（Ｍ）、イエロー（Ｙ）、ブラック（Ｋ）の各画像形成ステーションで、画像形成動作が実行される。
【００１５】
図１に示す画像形成装置は、記録紙を給紙するユニットとして、給紙／搬送部１０５が有する本体内給紙ユニット１０９ａ、１０９ｂ、大容量の給紙ユニットである外部給紙ユニット１０９ｃ、及び手差し給紙ユニット１０９ｄを備えている。画像形成時には、このうち、予め指示された給紙ユニットから記録紙が給紙され、給紙された記録紙はレジストレーションローラ１１０まで搬送される。レジストレーションローラ１１０は、上述した作像部１０３において形成されたトナー像が記録紙に転写されるタイミングで、搬送ベルト１１１に記録紙を搬送する。搬送ベルト１１１により搬送される記録紙には、各画像形成ステーションの感光ドラム１０２上に形成されたトナー像が順次転写される。未定着のトナー像が転写された記録紙は、定着部１０４へと搬送される。定着部１０４は、ハロゲンヒータ等の熱源を内蔵し、記録紙上のトナー像を、２つのローラにより加熱・加圧することによって記録紙に定着させる。定着部１０４によりトナー像が定着された記録紙は、排出ローラ１１２により画像形成装置の外部に排出される。
【００１６】
ブラック（Ｋ）の画像形成ステーションの記録紙搬送方向の下流側には、搬送ベルト１１１に対向する位置に、検知手段である光学センサ１１３が配置されている。光学センサ１１３は、各画像形成ステーション間のトナー像の色ずれ量を導出するため、搬送ベルト１１１上に形成されたテスト画像の位置の検出を行う。光学センサ１１３により導出された色ずれ量は、後述する制御基板４１５（図４参照）に通知され、記録紙上に色ずれのないフルカラートナー像が転写されるように、各色の画像位置が補正される。また、プリンタ制御部（不図示）は、複合機（ＭＦＰ）全体を制御するＭＦＰ制御部（不図示）からの指示に応じて、上述したスキャナ部１００、作像部１０３、定着部１０４、給紙／搬送部１０５等を制御しながら、画像形成動作を実行する。
【００１７】
ここでは、電子写真方式の画像形成装置の例として、搬送ベルト１１１上の記録紙に各画像形成ステーションの感光ドラム１０２に形成されたトナー像を直接転写する方式の画像形成装置について説明した。本発明は、このような感光ドラム１０２上のトナー像を直接、記録紙に転写する方式のプリンタに限定されるものではない。例えば、感光ドラム１０２上のトナー像を中間転写ベルトに転写する一次転写部と、中間転写ベルト上のトナー像を記録紙に転写する二次転写部を備える画像形成装置についても、本発明は適用することができる。
【００１８】
［露光ヘッドの構成］
次に、感光ドラム１０２に露光を行う露光ヘッド１０６について、図２を参照して説明する。図２（ａ）は、露光ヘッド１０６と感光ドラム１０２との位置関係を示す斜視図であり、図２（ｂ）は、露光ヘッド１０６の内部構成と、露光ヘッド１０６からの光束がロッドレンズアレイ２０３により感光ドラム１０２に集光される様子を説明する図である。図２（ａ）に示すように、露光ヘッド１０６は、矢印方向に回転する感光ドラム１０２の上部の、感光ドラム１０２に対向する位置に、取付け部材（不図示）によって画像形成装置に取り付けられている（図１）。
【００１９】
図２（ｂ）に示すように、露光ヘッド１０６は、駆動基板２０２と、駆動基板２０２に実装された面発光素子アレイ素子群２０１と、ロッドレンズアレイ２０３と、ハウジング２０４とから構成されている。ハウジング２０４には、ロッドレンズアレイ２０３と駆動基板２０２が取り付けられる。ロッドレンズアレイ２０３は、面発光素子アレイ素子群２０１からの光束を感光ドラム１０２上に集光させる。工場では、露光ヘッド１０６単体で組立て調整作業が行われ、各スポットのピント調整、光量調整が行われる。ここで、感光ドラム１０２とロッドレンズアレイ２０３との間の距離、及びロッドレンズアレイ２０３と面発光素子アレイ素子群２０１との間の距離が、所定の間隔となるように組立て調整が行われる。これにより、面発光素子アレイ素子群２０１からの光が感光ドラム１０２上に結像される。そのため、工場でのピント調整時には、ロッドレンズアレイ２０３と面発光素子アレイ素子群２０１との距離が所定の値となるように、ロッドレンズアレイ２０３の取付け位置の調整が行われる。また、工場での光量調整時には、面発光素子アレイ素子群２０１の各発光素子を順次発光させていき、ロッドレンズアレイ２０３を介して感光ドラム１０２上に集光させた光が所定光量になるように、各発光素子の駆動電流の調整が行われる。
【００２０】
［面発光素子アレイ素子群の構成］
図３は、面発光素子アレイ素子群２０１を説明する図である。図３（ａ）は、駆動基板２０２の面発光素子アレイ素子群２０１が実装された面の構成を示す模式図であり、図３（ｂ）は、駆動基板２０２の面発光素子アレイ素子群２０１が実装された面（第１面）とは反対側の面(第２面)の構成を示す模式図である。
【００２１】
図３（ａ）に示すように、駆動基板２０２に実装された面発光素子アレイ素子群２０１は、２９個の面発光素子アレイチップ１〜２９が、駆動基板２０２の長手方向に沿って、千鳥状に２列に配置された構成を有している。なお、図３（ａ）において、上下方向は第１の方向である副走査方向（感光ドラム１０２の回転方向）を示し、水平方向は、副走査方向と直交する第２の方向である主走査方向を示す。主走査方向は、感光ドラム１０２の回転方向と交差する交差方向でもある。各々の面発光素子アレイチップの内部には、計５１６個の発光点を有する面発光素子アレイチップの各素子が、面発光素子アレイチップの長手方向に所定の解像度ピッチで配列されている。本実施例では、面発光素子アレイチップの各素子のピッチは、第１の解像度である１２００ｄｐｉの解像度のピッチである約２１．１６μｍ（≒２．５４ｃｍ／１２００ドット）となっている。その結果、１つの面発光素子アレイチップ内における５１６個の発光点の端から端までの配列間隔は、約１０．９ｍｍ（≒２１．１６μｍ×５１６）である。面発光素子アレイ素子群２０１は、２９個の面発光素子アレイチップから構成されている。面発光素子アレイ素子群２０１における露光可能な発光素子数は１４，９６４素子（＝５１６素子×２９チップ）となり、約３１６ｍｍ（≒約１０．９ｍｍ×２９チップ）の主走査方向の画像幅に対応した画像形成が可能となる。
【００２２】
図３（ｃ）は、長手方向に２列に配置された面発光素子アレイチップのチップ間の境界部の様子を示す図であり、水平方向は、図３（ａ）の面発光素子アレイ素子群２０１の長手方向である。図３（ｃ）に示すように、面発光素子アレイチップの端部には、制御信号が入力されるワイヤボンディングパッドが配置されており、ワイヤボンディングパッドから入力された信号により、転送部及び発光素子が駆動される。また、面発光素子アレイチップは、複数の発光素子を有している。面発光素子アレイチップ間の境界部においても、発光素子の長手方向のピッチ（２つの発光素子の中心点と中心点の間隔）は、１２００ｄｐｉの解像度のピッチである約２１．１６μｍとなっている。また、上下２列に並んだ面発光素子アレイチップは、上下の面発光素子アレイチップの発光点の間隔（図中、矢印Ｓで示す）が約８４μｍ（１２００ｄｐｉで４画素分、２４００ｄｐｉで８画素分の各解像度の整数倍の距離）となるように配置されている。
【００２３】
また、図３（ｂ）に示すように、面発光素子アレイ素子群２０１が実装された面とは反対側の駆動基板２０２の面には、駆動部３０３ａ、３０３ｂ、及びコネクタ３０５が実装されている。駆動部３０３ａ、３０３ｂは、ドライバＩＣである。コネクタ３０５の両側に配置された駆動部３０３ａ、３０３ｂは、それぞれ面発光素子アレイチップ１〜１５、面発光素子アレイチップ１６〜２９を駆動する。駆動部３０３ａ、３０３ｂは、それぞれパターン３０４ａ、３０４ｂを介して、コネクタ３０５と接続されている。コネクタ３０５には、後述する制御基板４１５（図４参照）からの駆動部３０３ａ、３０３ｂを制御する信号線、電源電圧、グランドが接続されており、駆動部３０３ａ、３０３ｂと接続される。また、駆動部３０３ａ、３０３ｂからは、それぞれ面発光素子アレイ素子群２０１を駆動するための配線が駆動基板２０２の内層を通り、面発光素子アレイチップ１〜１５、面発光素子アレイチップ１６〜２９に接続されている。
【００２４】
［制御基板、露光ヘッドの制御構成］
図４は、画像データを処理し、露光ヘッド１０６に出力する制御基板４１５と、制御基板４１５から入力された画像データに基づいて、感光ドラム１０２を露光する駆動基板２０２の制御ブロック図である。以下に説明する各ブロック４０１〜４１４は、ＩＣ内部のモジュールを示す。駆動基板２０２については、図４に示す駆動部３０３ａにより制御される面発光素子アレイチップ１〜１５について説明する。なお、駆動部３０３ｂ（図４には不図示）により制御される面発光素子アレイチップ１６〜２９も、駆動部３０３ａにより制御される面発光素子アレイチップ１〜１５と同様の動作を行う。また、説明を簡易化するために、ここでは１つの色の画像処理について説明するが、本実施例の画像形成装置では、同様の処理を４色同時に並列処理される。図４に示す制御基板４１５は、露光ヘッド１０６を制御する信号を送信するためのコネクタ４１６を有している。コネクタ４１６からは、露光ヘッド１０６のコネクタ３０５に接続されたケーブル４１７、４１８を介して、それぞれ画像データ、後述するＬｉｎｅ同期信号、制御基板４１５のＣＰＵ４００からの制御信号が送信される。
【００２５】
［制御基板］
制御基板４１５は、露光ヘッド１０６に対して露光ヘッド１０６を制御するための信号を送信する。この信号は、クロック信号、画像データ、Ｌｉｎｅ同期信号をパラレル−シリアル変換した信号である。この信号は、制御基板４１５側のコネクタ４１６から信号を伝送するケーブル４１７を介して露光ヘッド側のコネクタ３０５に入力される。また、ＣＰＵ４００の通信信号は、伝送ケーブル４１８を介して、露光ヘッド１０６側のコネクタ３０５に入力される。
【００２６】
制御基板４１５では、ＣＰＵ４００により、画像データの処理と印刷タイミングの処理が行われる。制御基板４１５は、画像データ生成部４０１、ラインデータシフト部４０２、チップデータ変換部４０３、チップデータシフト部４０４、データ送信部４０５、同期信号生成部４０６の機能ブロックから構成されている。以下、制御基板４１５での画像データが処理される順に、各機能ブロックでの処理について説明する。
【００２７】
（画像データ生成部）
データ生成手段である画像データ生成部４０１は、スキャナ部１００又は画像形成装置に接続された外部コンピュータから受信した画像データに対して、ＣＰＵ４００から指示された解像度でディザリング処理を行い、プリント出力のための画像データを生成する。本実施例では、画像データ生成部４０１は、第２の解像度である２４００ｄｐｉの解像度でディザリング処理を行うものとする。すなわち、画像データ生成部４０１が生成する画像データは、２４００ｄｐｉ相当の画素データである。本実施例の２４００ｄｐｉ相当の画素データは１ビットであるものとするが、複数ビットで１画素を表現しても良い。画像データ生成部４０１が生成する画素データは、副走査方向の２４００ｄｐｉ相当のラインに対応するラインデータである。なお、画像データ生成部４０１は、１つの集積回路４０１Ａである。
【００２８】
（ラインデータシフト部）
ＣＰＵ４００は、光学センサ１１３により検知された色ずれ量に基づいて、主走査方向（露光ヘッド１０６の長手方向）、副走査方向（感光ドラム１０２の回転方向でもあり、記録紙の搬送方向でもある）の画像シフト量を２４００ｄｐｉ単位で各々決定する。画像シフト量は、例えば、光学センサ１１３による色ずれ検出用パターン画像の検知結果に基づいて算出される色間の相対的な色ずれ量に基づいて、ＣＰＵ４００によって決定される。そして、ＣＰＵ４００は、補正手段であるラインデータシフト部４０２に画像シフト量を指示する。ラインデータシフト部４０２では、ＣＰＵ４００から指示された画像シフト量を基に、記録紙１ページ内の画像領域全域に対して、画像データ生成部４０１から入力された画像データを２４００ｄｐｉ単位でシフト処理する。なお、ラインデータシフト部４０２は、記録紙１ページ内の画像領域を複数に分割し、分割された複数の画像領域毎にシフト処理を実行するようにしても良い。
【００２９】
（同期信号生成部）
第２の生成手段である同期信号生成部４０６は、感光ドラム１０２の回転速度に同期した信号で、感光ドラム１０２の回転方向における出力画像の解像度の１ライン分に対応する周期信号（以下、Ｌｉｎｅ同期信号という）を生成する。ＣＰＵ４００は、同期信号生成部４０６にＬｉｎｅ同期信号の周期、すなわち予め定められた感光ドラム１０２の回転速度に対して、感光ドラム１０２表面が回転方向（副走査方向）に２４００ｄｐｉの画素サイズ（約１０．５μｍ）移動する時間を指示する。例えば、副走査方向に２００ｍｍ／秒の速度で印刷する場合には、ＣＰＵ４００は、Ｌｉｎｅ同期信号の周期（副走査方向１ライン分の周期）を約５２．９μｓ（≒（２５．４ｍｍ／２４００ドット）／２００ｍｍ）として、同期信号生成部４０６に指示する。画像形成装置が感光ドラム１０２の回転速度を検知する検知部（例えば感光ドラムの回転軸に設置したエンコーダ）を有している場合は、ＣＰＵ４００は、検知部の結果（エンコーダが出力する信号の発生周期）に基づいて、副走査方向の感光ドラム１０２の回転速度を算出し、当該算出結果に基づいてＬｉｎｅ同期信号の周期を決定する。一方、感光ドラム１０２の回転速度を検知する検知部を有していない場合、ＣＰＵ４００は、ユーザが操作部から入力するシートの坪量（ｇ／ｃｍ２）やシートサイズなどの紙の種類の情報に基づいて、Ｌｉｎｅ同期信号の周期を決定する。
【００３０】
（クロック生成部）
第１の生成手段であるクロック生成部４２２は、ＲＯＭ４２１に格納されている副走査方向の倍率を補正するための補正値（以下、副走査倍率補正値という）に基づき、データ送信部４０５へ送信するクロック信号の周期（周波数）を作像開始前に決定する。図５に副走査倍率補正値に基づき生成されるクロック信号とＬｉｎｅ同期信号との関係を示す。図５には、クロック信号の波形と、クロック信号に基づき生成されるＬｉｎｅ周期信号と画像データ（Ｄ０、Ｄ１、…等）をそれぞれ示し、横軸はいずれも時間を示す。図５（ａ）は副走査方向の倍率補正を行わない場合、図５（ｂ）は副走査方向の倍率を拡大する場合、図５（ｃ）は副走査方向の倍率を縮小する場合をそれぞれ示している。副走査方向の倍率補正を行わない場合のクロック周期ｄｃｌｋ（Ｔｎ＿ｃｌｋ）を基準の周期とすると、副走査方向の倍率を拡大する場合の第１の周期であるクロック周期ｄｃｌｋ（Ｔｍ＿ｃｌｋ）は長くなる。一方、副走査方向の倍率を縮小する場合の第２の周期であるクロック周期ｄｃｌｋ（Ｔｒ＿ｃｌｋ）は短くなる。クロック周期ｄｃｌｋの１パルスの出力（例えば、Ｄ０）は、ＰＷＭデータの１ブロック（「０」ｏｒ「１」）に相当する。
【００３１】
（チップデータ変換部）
チップデータ変換部４０３は、Ｌｉｎｅ同期信号に同期して、ラインデータシフト部４０２より、感光ドラム１０２の副走査方向の１ライン分ずつ、ラインデータの読み出しを行う。そして、チップデータ変換部４０３は、読み出したラインデータをチップ毎のラインデータに分割するデータ処理を実行する。
【００３２】
図６（ａ）は、チップデータ変換部４０３の構成を示すブロック図である。図６（ａ）において、同期信号生成部４０６から出力されるＬｉｎｅ同期信号は、カウンタ５３０に入力される。カウンタ５３０は、入力されるＬｉｎｅ同期信号を変調してＬｉｎｅ同期信号よりも高周波のＣＬＫ信号を生成する周波数変調回路を備えている。カウンタ５３０は、周波数変調回路の代わりにＬｉｎｅ同期信号よりも高周波のクロック信号（ＣＬＫ）を生成する発振器を内蔵していても良い。以下では、チップデータ変換部４０３がラインデータシフト部４０２からラインデータを読み出す構成を例示するが、実施の形態はこれに限られるものではない。すなわち、ラインデータシフト部４０２にＬｉｎｅ同期信号を供給し、かつ上記ＣＬＫ信号をラインデータシフト部４０２が内部で生成することによって、ラインデータシフト部４０２がチップデータ変換部４０３に対して主体的にラインデータを送信するよう構成しても良い。
【００３３】
カウンタ５３０はＬｉｎｅ同期信号が入力されると、カウント値を０にリセットした後、クロック信号（ＣＬＫ）（図６（ｂ）参照）のパルス数に同期して、カウンタ値をインクリメントする。カウンタ５３０が生成するＣＬＫ信号の周波数は、チップデータ変換部４０３がＬｉｎｅ同期信号の１周期内に読み出すべき画素データの容量（ビット数）と、後述するチップデータ変換部４０３のデータ処理速度と、に基づいて設計段階で決定される。例えば、上述したように、面発光素子アレイ素子群２０１は、副走査方向の１ラインを露光する発光素子を１４，９６４素子（１２００ｄｐｉ換算）有している。一方、画像データ生成部４０１は、２４００ｄｐｉの解像度でディザリング処理を行っている。そのため、ラインデータシフト部４０２から出力される副走査方向の１ライン分の画像データの画素数は、２９，９２８画素（＝１４，９６４×（２４００ｄｐｉ／１２００ｄｐｉ））となる。チップデータ変換部４０３は、Ｌｉｎｅ同期信号の間に、副走査方向１ライン分の画像データを読み出して後述するラインメモリ５００への書き込みと、後述するメモリ５０１〜５２９への画像データの書き込みを行う。そのため、カウンタ５３０は、１ラインのラインデータに含まれる画素数（２９，９２８）の２倍の数（５９，８５６）のカウント動作を行う。カウンタ５３０のカウント値が１〜２９，９２８までの期間をＴｍ１、カウント値が２９，９２９〜５９，８５６までの期間をＴｍ２とする（図６（ｂ）参照）。
【００３４】
ＲＥＡＤ制御部５３１は、カウンタ５３０のカウント値に応じてラインデータをラインデータシフト部４０２から読み出す。すなわち、ＲＥＡＤ制御部５３１は、カウンタ５３０のカウント値が１〜２９，９２８までの期間Ｔｍ１に、主走査方向１ライン分のラインデータ（２９，９２８画素）をラインメモリ５００に格納する。また、ＷＲ制御部５３２は、カウンタ５３０のカウント値が２９，９２９〜５９，８５６の期間Ｔｍ２に、ラインメモリ５００に格納された副走査方向１ライン分のラインデータをメモリ５０１〜５２９に分割して書き込む。メモリ５０１〜５２９はラインメモリ５００よりも記憶容量の少ないメモリであり、チップ毎に分割されたラインデータ（分割ラインデータ）を記憶する。メモリ５０１〜５２９は、面発光素子アレイチップ１〜２９に対応して設けられているＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ：先入れ先出し）メモリである。即ち、メモリ５０１は面発光素子アレイチップ１に対応するラインデータを記憶し、メモリ５０２は面発光素子アレイチップ２に対応するラインデータを記憶し、・・・メモリ５２９は面発光素子アレイチップ２９に対応するラインデータを記憶する。
【００３５】
続いて、チップデータ変換部４０３が実行するラインデータシフト部４０２から読み出したラインデータのメモリ５０１〜５２９への書き込み、及びメモリ５０１〜５２９に書き込まれた画像データの出力について説明する。図６（ｂ）は、チップデータ変換部４０３におけるラインデータの入出力タイミングを説明するタイムチャートである。図６（ｂ）において、Ｌｉｎｅ同期信号は、同期信号生成部４０６から出力されるパルス信号を示している。また、図中、ＴＬ１、ＴＬ２、・・・ＴＬ１０は、副走査方向１ライン分の周期の番号を示している。また、Ｌｉｎｅ同期信号の１周期は、カウンタ５３０のカウンタ値に応じて、期間Ｔｍ１と期間Ｔｍ２に分割されている。ラインメモリ５００への入力データは、ラインデータシフト部４０２からの画像データを示しており、周期ＴＬ１、ＴＬ２、・・・ＴＬ１０の期間Ｔｍ１にラインデータシフト部４０２から入力される。図５（ｂ）中の１ライン目データとは、副走査方向の１ライン目のラインデータ（主走査方向１ライン分）を指している。同様に、２ライン目データ、・・・１０ライン目データとは、それぞれ、副走査方向の２ライン目のラインデータ、・・・副走査方向の１０ライン目のラインデータ（主走査方向１ライン分）を指している。
【００３６】
また、図５（ｂ）に示す‘メモリ５０１への入力データ’は、ラインメモリ５００に格納された主走査方向１ライン分のラインデータのうち、面発光素子アレイチップ１に対応するラインデータがメモリ５０１に書き込まれるタイミングを示している。同様に、メモリ５０２への入力データ、メモリ５０３への入力データ、・・・メモリ５２９への入力データは、それぞれ面発光素子アレイチップ２、３、・・・２９に対応するラインデータがメモリ５０２、５０３、・・・５２９それぞれに書き込まれるタイミングを示している。なお、メモリ５０１への入力データの１ライン目データとは、主走査方向１ライン分の全ラインデータではなく、面発光素子アレイチップ１が対応する主走査方向のラインデータ（分割ラインデータ）を指しており、メモリ５０２〜メモリ５２９の入力データについても同様である。
【００３７】
図５（ｂ）に示す‘メモリ５０１からの出力データ’は、メモリ５０１に書き込まれたラインデータを面発光素子アレイチップ１に出力するために読み出すタイミングを示している。同様に、図５（ｂ）に示す‘メモリ５０２からの出力データ’、・・・‘メモリ５２９からの出力データ’は、それぞれ面発光素子アレイチップ２、・・・面発光素子アレイチップ２９に出力するために読み出すタイミングを示している。なお、メモリ５０１からの出力データの１ライン目データとは、主走査方向１ライン分の全ラインデータではなく、面発光素子アレイチップ１が対応する主走査方向のラインデータ（分割ラインデータ）を指しており、メモリ５０２〜メモリ５２９からの出力データについても同様である。
【００３８】
本実施例では、ラインメモリ５００から、主走査方向１ライン分のラインデータを順次読み出し、まず、面発光素子アレイチップ１のラインデータを格納するメモリ５０１への書き込みが行われる。次に、面発光素子アレイチップ２の画像データを格納するメモリ５０２への書き込みが行われ、以降、面発光素子アレイチップ２９の画像データを格納するメモリ５２９まで順次、書き込みが連続的に行われる。なお、チップデータ変換部４０３の後段のチップデータシフト部４０４では、面発光素子アレイチップ単位での副走査方向のデータシフト処理が行われる。そのため、メモリ５０１〜５２９には、副走査方向１０ライン分のラインデータが格納されるものとする。
【００３９】
更に、メモリ５０１〜５２９に格納されるラインデータは、各面発光素子アレイチップに対応する１チップ分のラインデータに加えて、隣接する面発光素子アレイチップの端部の画素データを複写した画素データも併せて格納される。例えば、メモリ５０２には、次のような画素データが格納される。すなわち、メモリ５０２には、面発光素子アレイチップ２に対応するラインデータの両端それぞれに、面発光素子アレイチップ１の面発光素子アレイチップ２側の最端部の画素データと、面発光素子アレイチップ３の面発光素子アレイチップ２側の最端部の画素データと、が付加されて格納される。
【００４０】
図７は、ラインメモリ５００に格納されたラインデータと、メモリ５０１〜５２９に格納される画像データとの関係を説明する図である。図７（ａ）は、ラインメモリ５００に格納された面発光素子アレイチップ毎のラインデータを示す図であり、メモリ５０１〜５２９に配列変更される前のラインデータの配列のイメージを示している。ラインメモリ５００には、面発光素子アレイチップ（Ｎ−１）のラインデータ（ハッチング表示）、面発光素子アレイチップＮのラインデータ（白抜き表示）、面発光素子アレイチップ（Ｎ＋１）のラインデータ（ハッチング表示）が格納されている。
【００４１】
一方、図７（ｂ）は、面発光素子アレイチップＮに対応するメモリのラインデータのイメージを示している。上述したように、面発光素子アレイチップに対応するメモリ５０２〜５２８には、該当する面発光素子アレイチップのラインデータに、隣接する面発光素子アレイチップの端部の画素データが付加されて格納される。図７（ｂ）に示す面発光素子アレイチップＮのラインデータのうち、最も左側の画素データは、面発光素子アレイチップ（Ｎ−１）のラインデータに含まれる面発光素子アレイチップＮに隣接する端部の画素データである（図中、矢印参照）。一方、図７（ｂ）に示す面発光素子アレイチップＮのラインデータのうち、最も右側の画素データは、面発光素子アレイチップ（Ｎ＋１）のラインデータのうち、面発光素子アレイチップＮに隣接する端部の画素データである（図中、矢印参照）。
【００４２】
なお、メモリ５０１には、面発光素子アレイチップ１に対応するラインデータの端部に面発光素子アレイチップ２の面発光素子アレイチップ１側の最端部の画素データが付加されて格納される。また、メモリ５２９には、面発光素子アレイチップ２９に対応するラインデータの端部に面発光素子アレイチップ２８の面発光素子アレイチップ２９側の最端部の画素データが付加されて格納される。
【００４３】
このように、本実施例では、面発光素子アレイチップ毎に隣接する面発光素子アレイチップの端部の画素データを、該当の面発光素子アレイチップのラインデータの両端に追加して、メモリ５０１〜５２９に格納する。上述したチップデータ変換部４０３の動作により、主走査方向の１ライン分のラインデータは、面発光素子アレイチップ１〜２９に対応して設けられたメモリ５０１〜５２９に、隣接する面発光素子アレイの端部の画素データとともに格納される。なお、隣接する面発光素子アレイチップの端部の画素データは、後述するフィルタ処理部４０８において用いられる。
【００４４】
（チップデータシフト部）
補正手段であるチップデータシフト部４０４は、ＣＰＵ４００から予め指示された面発光素子アレイチップ毎の副走査方向の画像シフト量に関するデータ（２４００ｄｐｉ単位）に基づいて、メモリ５０１〜５２９からのラインデータの相対的な読み出しタイミングを制御する。以下、チップデータシフト部４０４が実行する副走査方向の画像シフト処理について具体的に説明する。
【００４５】
露光ヘッド長手方向において、偶数番目の各発光素子アレイチップの実装位置にずれがないことが望ましい。同様に、露光ヘッド長手方向において、奇数番目の各発光素子アレイチップの実装位置にずれがないことが望ましい。また、偶数番目の各発光素子アレイチップと奇数番目の各発光素子アレイチップとの副走査方向の実装位置関係は２４００ｄｐｉ相当で所定の画素数（例えば、８画素）であることが設計上好ましい。さらに、各発光素子アレイチップ内における発光素子列の副走査方向の配置位置が固体差を持たず一定であることが好ましい。しかしながら、これらの実装位置や発光素子列の配置位置は誤差を含み、これらの誤差が出力画像の画質の低下を招く恐れがある。
【００４６】
図４に示すメモリ４３０（ＲＯＭ）には、駆動基板２０２に千鳥状に実装された面発光素子アレイチップ１〜２９の各発光素子列の副走査方向の相対的な位置関係から演算された補正データが記憶されている。例えば、メモリ４３０には、副走査方向の位置の基準となる発光素子アレイチップ１の発光素子列に対して、他の発光素子アレイチップ２〜２９の各発光素子列が副走査方向に２４００ｄｐｉ相当で何画素ずれて駆動基板２０２に実装されているかの測定データに基づく補正データが記憶されている。測定データは、駆動基板２０２に発光素子アレイチップ２〜２９を実装した後、測定装置によって各発光素子アレイチップの発光素子を点灯させ、その受光結果に基づいて計測される。ＣＰＵ４００は、画像形成装置の電源がＯＮされたことに応じてメモリ４３０から読み出した補正データをチップデータシフト部４０４の内部レジスタに設定する。チップデータシフト部４０４は、内部レジスタに設定された補正データに基づいてメモリ５０１〜５２９に記憶された同一ラインを形成するためのラインデータのシフト処理を行う。例えば、発光素子アレイチップ１の発光素子列に対して発光素子アレイチップ２の発光素子列が２４００ｄｐｉ相当で副走査方向に８画素ずれて駆動基板２０２に実装されている場合、チップデータシフト部４０４は、駆動基板２０２への発光素子アレイチップ１に対応するラインデータの出力タイミングに対して、同一ラインをなす発光素子アレイチップ２に対応するラインデータの出力タイミングが８画素分遅延するように発光素子アレイチップ１に対応するラインデータに対して発光素子アレイチップ２に対応する全ラインデータをシフトさせる。
【００４７】
（データ送信部）
データ送信部４０５は、露光ヘッド１０６に対して、上述した一連のラインデータに対するデータ処理を実行した後のラインデータを駆動基板２０２に送信する。前述した図６（ｂ）を参照して、画像データの送信タイミングについて説明する。図３（ａ）に示すように、面発光素子アレイチップのうち、奇数番目の面発光素子アレイチップ１、３、５、・・・２９は、副走査方向の上流側に配置され、偶数番目の面発光素子アレイチップ２、４、６、・・・２８は、副走査方向の下流側に配置されている。図６（ｂ）に示すタイムチャートでは、奇数番目の面発光素子アレイチップ１、２９に対応するメモリ５０１、メモリ５２９への画像データの書き込みは、最初のＬｉｎｅ同期信号の期間（図中、ＴＬ１、ＴＬ１０）で行われる。そして、次のＬｉｎｅ同期信号の期間（図中、ＴＬ２）で、奇数番目の面発光素子アレイチップ１、２９に対応するメモリ５０１、メモリ５２９から、副走査方向１ライン目のデータの読み出しが行われる。同様に、更に次のＬｉｎｅ同期信号の期間では、奇数番目の面発光素子アレイチップ１、２９に対応するメモリ５０１、メモリ５２９から、副走査方向２ライン目のデータの読み出しが行われる。そして、１０番目のＬｉｎｅ同期信号の期間（図中、ＴＬ１０）で、奇数番目の面発光素子アレイチップ１、２９に対応するメモリ５０１、メモリ５２９から、副走査方向９ライン目のデータの読み出しが行われる。また、偶数番目の面発光素子アレイチップ２に対応するメモリ５０２は、メモリ５０２への画像データの書き込みが行われた期間ＴＬ１から、Ｌｉｎｅ同期信号４２４の９パルス後の期間（図中、ＴＬ１０）で、メモリ５０２から画像データの読み出しが行われる。
【００４８】
データ送信部４０５は、チップデータシフト部４０４によって処理されたラインデータを駆動基板２０２に送信する。カウンタ５３０は、発振器の代わりに、入力されるＬｉｎｅ同期信号を変調してＬｉｎｅ同期信号よりも高周波のＣＬＫ信号を生成する周波数変調回路を備えている。カウンタ５３０は、周波数変調回路の代わりにＬｉｎｅ同期信号よりも高周波のクロック信号（ＣＬＫ）を生成する発振器を内蔵していても良い。本実施例では、Ｌｉｎｅ同期信号の１周期内でカウント値が５９，８５６（１ラインの画素データ数の２倍の数）以上になるように、クロック信号（図６（ｂ）のＣＬＫ）の周波数を定めている。これにより、Ｌｉｎｅ同期信号の１周期の時間内で、ラインメモリ５００への画像データの入力（書き込み）、及びラインメモリ５００からメモリ５０１〜５２９への画像データの出力（書き込み）が可能となる。
【００４９】
一方、メモリ５０１〜５２９からのデータの読み出しは、Ｌｉｎｅ同期信号の１周期の期間内に、２９個のメモリ５０１〜５２９から各面発光素子アレイチップに対応する、主走査方向１ライン分の画像データをパラレルに出力する。そのため、メモリ５０１〜５２９からの画像データの読み出し速度は、メモリへの書き込み速度に対して、低速で読み出してもよい。例えば、本実施例では、メモリ５０１〜５２９への画像データの書き込み時のパルス数の５８倍の長い周期で、メモリ５０１〜５２９から画像データを読み出すものとする。
【００５０】
なお、ラインデータシフト部４０２、チップデータ変換部４０３、チップデータシフト部４０４、データ送信部４０５、同期信号生成部４０６は、集積回路４０１Ａとは異なる集積回路４０２Ａである。また、ＣＰＵ４００は、集積回路４０１Ａ及び集積回路４０２Ａとは異なる集積回路である。
【００５１】
［露光ヘッドの駆動部］
（データ受信部）
次に、露光ヘッド１０６の駆動部３０３ａ内部の処理について説明する。データ受信部４０７は、制御基板４１５のデータ送信部４０５から送信されたデータを受信し、それぞれクロック信号４２０、Ｌｉｎｅ同期信号４２４、画像データ４２３を分離する。データ受信部４０７とデータ送信部４０５は一般的に知られているパラレルシリアル変換を使用すれば良い。本実施例では、クロック信号４２０、Ｌｉｎｅ同期信号４２４、画像データ４２３をパラレルシリアル変換により駆動部３０３ａへ送信しているが、それぞれパラレルで送信しても良い。また駆動部３０３ａはデータ受信部４０７で受信したクロック信号を基に動作する。これは駆動部３０３ａにクロック発振器や水晶振動子を不要とすることが可能となるためである。
【００５２】
ここで、データ受信部４０７、データ送信部４０５は、Ｌｉｎｅ同期信号に同期して副走査方向のライン単位で、画像データを送受信するものとする。前述したように、チップデータ変換部４０３では、面発光素子アレイチップ１〜２９のチップ毎にデータの配列を行い、以降の処理ブロックは面発光素子アレイチップ１〜２９のチップのデータを並列処理する構成となっている。駆動部３０３ａでは、面発光素子アレイチップ１〜１５に対応した画像データを受信し、チップ毎に並列に処理可能な回路を有するものとする。
【００５３】
（フィルタ処理部）
変換手段であるフィルタ処理部４０８では、面発光素子アレイチップ１〜２９毎の画像データに対して、主走査方向のフィルタ処理による補間処理を行い、主走査方向の解像度を２４００ｄｐｉから１２００ｄｐｉに変換する。
【００５４】
フィルタ処理を行う際に、面発光素子アレイチップの端部の画素の処理を行う場合、隣接する面発光素子アレイチップの画素データがないと、画像が欠落し画像不良を発生させる。そのため、前述したように制御基板４１５のチップデータ変換部４０３で、隣接する面発光素子アレイチップの端部側の画素データを加えて、画像データを配列しておくことで、画像の欠落のないフィルタ処理を行うことができる（図７参照）。
【００５５】
（ＬＵＴ）
続くＬＵＴ４１０は、面発光素子アレイチップ内の発光素子に対応する画素毎の画像データ値（濃度データ値）をルックアップテーブル（Ｌｏｏｋ  Ｕｐ  Ｔａｂｌｅ）を参照して、データ変換を行う。ＬＵＴ４１０では、面発光素子アレイチップの発光時間の応答特性に基づいて、パルス発光させたときの積算光量が所定の値となるように、画素毎のデータ値の変換を行う。例えば、面発光素子アレイチップの発光時間の応答が遅く、積算光量が目標値より小さい場合は、データ値が増えるようにデータ変換を行う。本実施例では、ＣＰＵ４００は、画像形成を開始する前に、ルックアップテーブルに設定される変換テーブルの値を、実験的に得られた発光素子アレイの応答特性に基づいた所定の値に設定するものとする。
【００５６】
図１７は、ルックアップテーブルの一例を示す図である。ＬＵＴ４１０が（ａ）から（ｃ）のいずれかを用いて１２００ｄｐｉ相当の画素データをＰＷＭ信号に変換する。（ａ）〜（ｃ）は１２００ｄｐｉ相当の画素データを８ビットのＰＷＭデータに変換するテーブルである。ここで、「０００，００１，０１０，０１１，１００」は、それぞれ「濃度０％、濃度２５％、濃度５０％、濃度７５％、濃度１００％」を示す１２００ｄｐｉ相当の画素データである。ＰＷＭデータの「１」はＬＥＤのＯＮデータ（発光データ）であり、「０」はＯＦＦデータ（非発光データ）を示す。ＰＷＭデータがΦＷ１〜ΦＷ４に相当する。
【００５７】
（ＰＷＭ信号生成部、タイミング制御部、制御信号生成部、駆動電圧生成部）
続くＰＷＭ信号生成部４１１では、画素毎のデータ値に応じて面発光素子アレイチップが１画素区間内で発光する発光時間に対応したパルス幅信号（以下、ＰＷＭ信号という）を生成する。ＰＷＭ信号を出力するタイミングは、タイミング制御部４１２により制御される。タイミング制御部４１２は、制御基板４１５の同期信号生成部４０６で生成されたＬｉｎｅ同期信号より、各画素の画素区間に対応した同期信号を生成し、ＰＷＭ信号生成部４１１に出力する。駆動電圧生成部４１４は、ＰＷＭ信号に同期して、面発光素子アレイチップを駆動する駆動電圧を生成する。なお、駆動電圧生成部４１４は、ＣＰＵ４００によって所定の光量となるように出力信号の電圧レベルを５Ｖ中心に調整可能な構成とする。本実施例では、各面発光素子アレイチップは、同時に４つの発光素子を独立して駆動できる構成となっている。駆動電圧生成部４１４は、面発光素子アレイチップ毎に駆動信号４ライン、露光ヘッド１０６全体では、千鳥状構成の１ライン（１５チップ）×４＝６０ラインに駆動信号を供給する。各面発光素子アレイチップに供給される駆動信号は、ΦＷ１〜ΦＷ４とする（図８参照）。一方、後述するシフトサイリスタ（図８参照）の動作により、順次、面発光素子アレイチップが駆動される。制御信号生成部４１３は、タイミング制御部４１２で生成された画素区間に対応する同期信号より、画素毎にシフトサイリスタを転送するための制御信号Φｓ、Φ１、Φ２を生成する（図８参照）。
【００５８】
［ＳＬＥＤ回路の説明］
図８は、本実施例の自己走査型発光素子（Ｓｅｌｆ−Ｓｃａｎｎｉｎｇ  ＬＥＤ：ＳＬＥＤ）アレイチップの一部分を抜き出した等価回路である。図８において、Ｒａ、Ｒｇはそれぞれアノード抵抗、ゲート抵抗であり、Ｔｎはシフトサイリスタ、Ｄｎは転送ダイオード、Ｌｎは発光サイリスタを示す。また、Ｇｎは、対応するシフトサイリスタＴｎ、及びシフトサイリスタＴｎに接続されている発光サイリスタＬｎの共通ゲートを表している。ここで、ｎは２以上の整数とする。Φ１は奇数番目のシフトサイリスタＴの転送ライン、Φ２は偶数番目のシフトサイリスタＴの転送ラインである。ΦＷ１〜ΦＷ４は発光サイリスタＬの点灯信号ラインであり、それぞれ抵抗ＲＷ１〜ＲＷ４と接続されている。ＶＧＫはゲートラインであり、Φｓはスタートパルスラインである。図８に示すように、１個のシフトサイリスタＴｎに対し、発光サイリスタはＬ４ｎ−３〜Ｌ４ｎまでの４個が接続されており、同時に４個の発光サイリスタＬ４ｎ−３〜Ｌ４ｎが点灯可能な構成となっている。
【００５９】
［ＳＬＥＤ回路の動作］
次に、図８に示すＳＬＥＤ回路の動作について説明する。なお、図８の回路図において、ゲートラインＶＧＫには５Ｖが印加されているものとし、転送ラインΦ１、Φ２、及び点灯信号ラインΦＷ１〜ΦＷ４に入力される電圧も、同じく５Ｖとする。図８において、シフトサイリスタＴｎがオン状態にあるとき、シフトサイリスタＴｎ、及びシフトサイリスタＴｎに接続されている発光サイリスタＬｎの共通ゲートＧｎの電位は約０．２Ｖまで引き下げられる。発光サイリスタＬｎの共通ゲートＧｎと発光サイリスタＬｎ＋１の共通ゲートＧｎ＋１との間は、結合ダイオードＤｎで接続されているため、結合ダイオードＤｎの拡散電位にほぼ等しい電位差が発生する。本実施例では、結合ダイオードＤｎの拡散電位は約１．５Ｖであるので、発光サイリスタＬｎ＋１の共通ゲートＧｎ＋１の電位は、発光サイリスタＬｎの共通ゲートＧｎの電位の０．２Ｖに、拡散電位の１．５Ｖを加えた１．７Ｖ（＝０．２Ｖ＋１．５Ｖ）となる。以下、同様に、発光サイリスタＬｎ＋２の共通ゲートＧｎ＋２の電位は３．２Ｖ（＝１．７Ｖ＋１．５Ｖ）、発光サイリスタＬｎ＋３（不図示）の共通ゲートＧｎ＋３（不図示）の電位は４．７Ｖ（＝３．２Ｖ＋１．５Ｖ）となる。ただし、発光サイリスタＬｎ＋４の共通ゲートＧｎ＋４以降の電位は、ゲートラインＶＧＫの電圧が５Ｖであり、これ以上の高い電圧にはならないので、５Ｖとなる。また、発光サイリスタＬｎの共通ゲートＧｎより前（図８の共通ゲートＧｎよりも左側）の共通ゲートＧｎ−１の電位については、結合ダイオードＤｎ−１が逆バイアス状態になっているため、ゲートラインＶＧＫの電圧がそのまま印加され、５Ｖとなっている。
【００６０】
図９（ａ）は、上述したシフトサイリスタＴｎがオン状態のときの各発光サイリスタＬｎの共通ゲートＧｎのゲート電位の分布を示す図であり、共通ゲートＧｎ−１、Ｇｎ、Ｇｎ＋１・・・は、図８中の発光サイリスタＬの共通ゲートを指している。また、図９（ａ）の縦軸は、ゲート電位を示す。各シフトサイリスタＴｎがオンするために必要な電圧（以下、しきい値電圧と表記）は、各々の発光サイリスタＬｎの共通ゲートＧｎのゲート電位に拡散電位（１．５Ｖ）を加えたものと、ほぼ同じ電位である。シフトサイリスタＴｎがオンしているとき、同じシフトサイリスタＴｎの転送ラインΦ２のラインに接続されているシフトサイリスタの中で、共通ゲートのゲート電位が最も低いのはシフトサイリスタＴｎ＋２である。シフトサイリスタＴｎ＋２に接続されている発光サイリスタＬｎ＋２の共通ゲートＧｎ＋２の電位は、先に説明したように３．２Ｖ（＝１．７Ｖ＋１．５Ｖ）（図９（ａ））である。したがって、シフトサイリスタＴｎ＋２のしきい値電圧は４．７Ｖ（＝３．２Ｖ＋１．５Ｖ）となる。しかしながら、シフトサイリスタＴｎがオンしているため、転送ラインΦ２の電位は約１．５Ｖ（拡散電位）に引き込まれており、シフトサイリスタＴｎ＋２のしきい値電圧より低いために、シフトサイリスタＴｎ＋２はオンすることができない。同じ転送ラインΦ２に接続されている他のシフトサイリスタは、シフトサイリスタＴｎ＋２よりもしきい値電圧が高いため、同様にオンすることができず、シフトサイリスタＴｎのみがオン状態を保つことができる。
【００６１】
また、転送ラインΦ１に接続されているシフトサイリスタについては、しきい値電圧が最も低い状態であるシフトサイリスタＴｎ＋１のしきい値電圧は３．２Ｖ（＝１．７Ｖ＋１．５Ｖ）である。そして、次にしきい値電圧の低いシフトサイリスタＴｎ＋３（図８では不図示）は６．２Ｖ（＝４．７Ｖ＋１．５Ｖ）である。この状態で、転送ラインΦ１に５Ｖが入力されると、シフトサイリスタＴｎ＋１のみがオン状態に遷移できる。この状態では、シフトサイリスタＴｎとシフトサイリスタＴｎ＋１が同時にオンした状態である。そのため、シフトサイリスタＴｎ＋１から図８の回路図中、右側に設けられたシフトサイリスタＴｎ＋２、Ｔｎ＋３等のゲート電位は、各々、拡散電位（１．５Ｖ）分、引き下げられる。ただし、ゲートラインＶＧＫの電圧が５Ｖであり、発光サイリスタＬの共通ゲートの電圧はゲートラインＶＧＫの電圧で制限されるため、シフトサイリスタＴｎ＋５より右側のゲート電位は５Ｖとなる。図９（ｂ）は、このときの各共通ゲートＧｎ−１〜Ｇｎ＋４のゲート電圧分布を示す図であり、縦軸はゲート電位を示す。この状態で、転送ラインΦ２の電位を０Ｖに下げると、シフトサイリスタＴｎがオフし、シフトサイリスタＴｎの共通ゲートＧｎの電位がＶＧＫ電位まで上昇する。図９（ｃ）は、このときのゲート電圧分布を示す図であり、縦軸はゲート電位を示す。こうして、シフトサイリスタＴｎからシフトサイリスタＴｎ＋１へのオン状態の転送が完了する。
【００６２】
［発光サイリスタの発光動作］
次に、発光サイリスタの発光動作に関して説明する。シフトサイリスタＴｎのみがオンしているとき、発光サイリスタＬ４ｎ−３〜Ｌ４ｎまでの４個の発光サイリスタのゲートはシフトサイリスタＴｎの共通ゲートＧｎに共通に接続されている。そのため、発光サイリスタＬ４ｎ−３〜Ｌ４ｎのゲート電位は、共通ゲートＧｎと同じ０．２Ｖである。したがって、各々の発光サイリスタのしきい値は１．７Ｖ（＝０．２Ｖ＋１．５Ｖ）であり、発光サイリスタの点灯信号ラインΦＷ１〜ΦＷ４から、１．７Ｖ以上の電圧が入力されれば、発光サイリスタＬ４ｎ−３〜Ｌ４ｎは点灯可能である。したがって、シフトサイリスタＴｎがオンしているときに、点灯信号ラインΦＷ１〜ΦＷ４に点灯信号を入力することにより、発光サイリスタＬ４ｎ−３〜Ｌ４ｎまでの４個の発光サイリスタを選択的に発光させることが可能である。このとき、シフトサイリスタＴｎの隣のシフトサイリスタＴｎ＋１の共通ゲートＧｎ＋１の電位は１．７Ｖであり、共通ゲートＧｎ＋１にゲート接続している発光サイリスタＬ４ｎ＋１〜４ｎ＋４のしきい値電圧は３．２Ｖ（＝１．７Ｖ＋１．５Ｖ）となる。点灯信号ラインΦＷ１〜ΦＷ４から入力される点灯信号は５Ｖであるので、発光サイリスタＬ４ｎ−３〜４ｎの点灯パターンと同じ点灯パターンで、発光サイリスタＬ４ｎ＋１〜Ｌ４ｎ＋４も点灯しそうである。ところが、発光サイリスタＬ４ｎ−３〜Ｌ４ｎまでの方がしきい値電圧が低いため、点灯信号ラインΦＷ１〜ΦＷ４から点灯信号が入力された場合には、発光サイリスタＬ４ｎ＋１〜Ｌ４ｎ＋４よりも早くオンする。一旦、発光サイリスタＬ４ｎ−３〜Ｌ４ｎがオンすると、接続されている点灯信号ラインΦＷ１〜ΦＷ４が約１．５Ｖ（拡散電位）に引き下げられる。そのため、点灯信号ラインΦＷ１〜ΦＷ４の電位が、発光サイリスタＬ４ｎ＋１〜Ｌ４ｎ＋４のしきい値電圧よりも低くなるため、発光サイリスタＬ４ｎ＋１〜Ｌ４ｎ＋４はオンすることができない。このように、１個のシフトサイリスタＴに複数の発光サイリスタＬを接続することで、複数個の発光サイリスタＬを同時点灯させることができる。
【００６３】
図１０は、図８に示すＳＬＥＤ回路の駆動信号のタイミングチャートである。図１０では、上から順に、ゲートラインＶＧＫ、スタートパルスラインΦｓ、奇数番目、偶数番目のシフトサイリスタの転送ラインΦ１、Φ２、発光サイリスタの点灯信号ラインΦＷ１〜ΦＷ４の駆動信号の電圧波形を表している。なお、各駆動信号は、オン時の電圧は５Ｖ、オフ時の電圧は０Ｖである。また、図１０の横軸は時間を示す。また、Ｔｃは、クロック信号Φ１の周期を示し、Ｔｃ／２は、周期Ｔｃの半分（＝１／２）の周期を示す。
【００６４】
ゲートラインＶＧＫには常に５Ｖが供給される。また、奇数番目のシフトサイリスタ用のクロック信号Φ１、偶数番目のシフトサイリスタ用のクロック信号Φ２が同じ周期Ｔｃにて入力され、スタートパルスラインの信号Φｓは５Ｖが供給されている。奇数番目のシフトサイリスタ用のクロック信号Φ１が最初に５Ｖになる少し前に、ゲートラインＶＧＫに電位差をつけるために、スタートパルスラインの信号Φｓは０Ｖに落とされる。これにより、最初のシフトサイリスタＴｎ−１のゲート電位が５Ｖから１．７Ｖに引き込まれ、しきい値電圧が３．２Ｖになって、転送ラインΦ１による信号でオンできる状態になる。転送ラインΦ１に５Ｖが印加され、最初のシフトサイリスタＴｎ−１がオン状態に遷移してから少し遅れて、スタートパルスラインΦｓに５Ｖが供給され、以降、スタートパルスラインΦｓには５Ｖが供給され続ける。
【００６５】
転送ラインΦ１と転送ラインΦ２は互いのオン状態（ここでは５Ｖ）が重なる時間Ｔｏｖを持ち、略相補的な関係になるように構成される。発光サイリスタ点灯用信号ラインΦＷ１〜ΦＷ４は、転送ラインΦ１、Φ２の周期の半分の周期で送信され、対応するシフトサイリスタがオン状態のときに、５Ｖが印加されると点灯する。例えば期間ａでは同一のシフトサイリスタに接続されている４つの発光サイリスタが全て点灯している状態であり、期間ｂでは３つの発光サイリスタが同時点灯している。また、期間ｃでは全ての発光サイリスタは消灯状態であり、期間ｄでは２つの発光サイリスタが同時点灯している。期間ｅでは点灯する発光サイリスタは１つのみである。
【００６６】
本実施例では１個のシフトサイリスタに接続する発光サイリスタの数は４個としているがこれに限ったものではなく、用途に応じて４個より少なくても多くてもよい。なお、上述した回路では各サイリスタのカソードを共通とする回路について説明したが、アノード共通回路でも適宜極性を反転することで適用可能である。
【００６７】
［面発光サイリスタの構造］
図１１は、本実施例の面発光サイリスタ部の概略図である。図１１（ａ）は、メサ（台形）構造９２２に形成された発光素子が複数配列されている発光素子アレイの平面図（模式図）である。図１１（ｂ）は、図１１（ａ）に示すＢ−Ｂ線で、メサ構造９２２に形成された発光素子を切断したときの断面概略図である。発光素子が形成されたメサ構造９２２は、所定のピッチ（発光素子間の間隔）（例えば１２００ｄｐｉの解像度の場合には約２１．１６μｍ）で配置されており、各メサ構造９２２は、素子分離溝９２４により互いに分離されている。
【００６８】
図１１（ｂ）において、９００は第一伝導型の化合物半導体基板、９０２は基板９００と同じ第一伝導型のバッファ層、９０４は第一伝導型の二種類の半導体層の積層で構成される分布ブラッグ反射（ＤＢＲ）層である。また、９０６は第１の第一伝導型半導体層、９０８は第一伝導型とは異なる第１の第二伝導型半導体層、９１０は第２の第一伝導型半導体層、９１２は第２の第二伝導型半導体層である。図１１（ｂ）に示すように、半導体層９０６、９０８、９１０、９１２の、伝導型の異なる半導体を交互に積層することで、ｐｎｐｎ型（又はｎｐｎｐ型）のサイリスタ構造を形成している。本実施例では、基板９００にはｎ型のＧａＡｓ基板を用い、バッファ層９０２にはｎ型ＧａＡｓ又はｎ型のＡｌＧａＡｓ層、ＤＢＲ層９０４にはｎ型の高Ａｌ組成のＡｌＧａＡｓと低Ａｌ組成のＡｌＧａＡｓの積層構造を用いている。ＤＢＲ層の上の第１の第一伝導型半導体層９０６にはｎ型ＡｌＧａＡｓ、第１の第二伝導型半導体層９０８にはｐ型ＡｌＧａＡｓ、第２の第一伝導型半導体層９１０にはｎ型ＡｌＧａＡｓ、第２の第二伝導型半導体層９１２にはｐ型ＡｌＧａＡｓを用いている。
【００６９】
また、メサ構造型の面発光素子では、電流狭窄機構を用い、電流をメサ構造９２２側面に流さないようにすることで発光効率を向上させている。ここで、本実施例における電流狭窄機構について説明する。図１１（ｂ）に示すように、本実施例では第２の第二伝導型半導体層９１２であるｐ型ＡｌＧａＡｓの上に、ｐ型のＧａＰ層９１４を形成し、更にその上にｎ型の透明導電体であるＩＴＯ層９１８を形成している。ｐ型ＧａＰ層９１４は、透明導電体ＩＴＯ層９１８と接触する部分の不純物濃度を十分高く形成しておく。発光サイリスタに対して順バイアスを加えたとき（例えば裏面電極９２６を接地し、表面電極９２０に正電圧を加えたとき）、ｐ型ＧａＰ層９１４は、透明導電体ＩＴＯ層９１８と接触する部分の不純物濃度を十分高く形成されているため、トンネル接合となる。その結果、電流が流れる。このような構造により、ｐ型ＧａＰ層９１４は、ｎ型透明導電体ＩＴＯ層９１８と接触する部分に電流を集中させ、電流狭窄機構を形成している。なお、本実施例においては、ＩＴＯ層９１８とｐ型ＡｌＧａＡｓ層９１２との間に層間絶縁層９１６を設けている。ところが、ｎ型ＩＴＯ層９１８とｐ型ＡｌＧａＡｓ層９１２で形成される付設ダイオードは、発光サイリスタの順方向バイアスに対して逆バイアスになっており、順バイアスしたときに、トンネル接合部以外は基本的に電流が流れない。そのため、ｎ型ＩＴＯ層９１８とｐ型ＡｌＧａＡｓ層９１２で形成される付設ダイオードの逆方向耐圧が必要な用途に対して十分であれば、省略することも可能である。このような構成により、ｐ型ＧａＰ層９１４とｎ型透明導電体ＩＴＯ層９１８とが接触する部分とほぼ同等な部分の下部の半導体積層部が発光し、ＤＢＲ層９０４によってそのほとんどの発光が基板９００と反対側に反射される。
【００７０】
本実施例における露光ヘッド１０６は、解像度に応じて発光点の密度（発光素子間の間隔）が決定される。面発光素子アレイチップ内部の各発光素子は、素子分離溝９２４によってメサ構造９２２に分離され、例えば１２００ｄｐｉの解像度で画像形成を行う場合は、隣接する発光素子（発光点）の素子中心間の間隔は２１．１６μｍとなるように配列される。
【００７１】
［副走査方向における倍率調整時のＬｉｎｅ同期信号と画像データとの関係］
図１２は、データ受信部４０７から出力されるＬｉｎｅ同期信号と画像データとの関係を示す図である。図１２で（ａ）は副走査方向における倍率補正を行わない場合を示し、（ｂ）は副走査方向における倍率を拡大する場合を示し、（ｃ）は副走査方向における倍率を縮小する場合を示す。なお、副走査方向における倍率補正を行わない場合を基準とする。各図には、Ｌｉｎｅ同期信号の波形と、画像データを示す。横軸はいずれも時間を示す。補正を行わない場合のＬｉｎｅ同期信号の周期Ｔｎは、Ｔｎ＿ｃｌｋ×１５０００であり、倍率を拡大する場合のＬｉｎｅ同期信号の周期Ｔｍは、Ｔｍ＿ｃｌｋ×１５０００である。また、倍率を縮小する場合のＬｉｎｅ同期信号の周期Ｔｒは、Ｔｒ＿ｃｌｋ×１５０００である。
【００７２】
データ受信部４０７から出力されるクロック周波数は（ａ）〜（ｃ）で異なる。言い換えればクロック周期は、（ａ）ではＴｎ＿ｃｌｋ、（ｂ）ではＴｍ＿ｃｌｋ、（ｃ）ではＴｒ＿ｃｌｋである（Ｔｍ＿ｃｌｋ＞Ｔｎ＿ｃｌｋ＞Ｔｒ＿ｃｌｋ）。しかし、Ｌｉｎｅ同期信号間のパルス数は同じ（１５０００）である。実施例１では、１ラインに必要なクロック数は１５０００パルスとしている。図１２（ｂ）の副走査方向の拡大時は、クロック周波数が低くなる（クロック周期が長くなる）ため、Ｌｉｎｅ同期信号の周期が副走査方向における倍率補正を行わない場合と比較して長くなる。図１２（ｃ）の副走査方向の縮小時は、クロック周波数が高くなる（クロック周期が短くなる）ため、Ｌｉｎｅ同期信号の周期が副走査方向における倍率補正を行わない場合と比較して短くなる。その結果、副走査方向の倍率を拡大する場合は感光ドラム１０２上に形成されるライン間隔が伸び、全体的に画像データの副走査方向は拡大される。一方、副走査方向の倍率を縮小する場合は感光ドラム１０２上に形成されるライン間隔が縮み、全体的に画像データの副走査方向は縮小される。
【００７３】
制御基板４１５は、感光ドラム１０２の回転方向の倍率を、例えばＮ倍とする倍率補正を行う場合に、クロック信号の周期及びＬｉｎｅ周期信号の周期をそれぞれ１／Ｎ倍に補正する。
【００７４】
［感光ドラム１０２上に形成されるドット形状］
図１３は副走査方向の倍率補正を行わない場合と倍率補正を行う場合の感光ドラム１０２上に形成されるドット関係を示す。図１３で、（ａ）は副走査方向の倍率を拡大する場合を示し、（ｂ）は副走査方向の倍率補正を行わない（基準の）場合を示し、（ｃ）は副走査方向の倍率を縮小する場合を示す。図１３には、副走査方向の１ライン目と２ライン目を示している。副走査方向の倍率補正を行わない場合を基準として、副走査方向の倍率を拡大する場合は、データ受信部４０７から出力されるクロック周期（Ｔｍ＿ｃｌｋ）が長くなっているため、感光ドラム１０２上に形成されるドットは大きくなる。一方、副走査方向の倍率を縮小する場合は、データ受信部４０７から出力されるクロック周期（Ｔｒ＿ｃｌｋ）が短くなっているため、感光ドラム１０２上に形成されるドットは小さくなる。
【００７５】
上述したとおり、副走査方向の倍率を拡大する場合は、感光ドラム１０２上に形成されるライン間隔が伸びることになるが、感光ドラム１０２上に形成されるドットも大きくなっている。このため、画像データの濃度は副走査方向における倍率補正を行わない場合と同様の濃度が保たれる。また、副走査方向の倍率を縮小する場合は、感光ドラム１０２上に形成されるライン間隔が縮むことになるが、感光ドラム１０２上に形成されるドットも小さくなっている。このため、画像データの濃度は副走査方向における倍率補正を行わない場合と同様の濃度が保たれる。
【００７６】
以上説明した実施例１においては、副走査方向の倍率を拡大・縮小する場合、クロック生成部４２２で生成するクロック信号の周期を変更することで副走査方向の倍率補正を可能としている。このため、ライン間隔の伸び又は縮みとともに画像データの濃度変動を抑えることが可能となり、品質の高い画像形成が可能な画像形成装置を提供することができる。
【００７７】
なお、実施例１においては、面発光素子アレイチップを千鳥状に配置した例について述べたが、例えば一列に配列する構成においても、同様に処理することで同様の効果を得ることができる。
【００７８】
なお、図４において、ＣＰＵ４００、集積回路４０１Ａ、集積回路４０２Ａは、１つの集積回路に含まれていてもよい。更に、ＣＰＵ４００と、集積回路４０１Ａ及び集積回路４０２Ａと、が異なる集積回路であってもよい。
【００７９】
以上、実施例１によれば、副走査方向の倍率の補正を精度良く行うことができる。
【実施例２】
【００８０】
実施例２について、特に実施例１と異なる箇所について図１４を用いて詳細に説明する。実施例１で説明したように、クロック生成部４２２で生成するクロック周期を変更することで副走査方向の倍率補正を行う場合、クロック周期と面発光素子アレイチップの光量がリニアでは無い場合が発生する。その際は、倍率補正に合わせて面発光素子アレイチップの光量を変更することで画像データの濃度を合わせる必要がある。
【００８１】
図１４（Ａ）は、クロック周期と面発光素子アレイチップの光量との関係を示す図である。図１４（Ａ）で、（ａ）は副走査方向の倍率を拡大する場合のグラフであり、光量が不足する場合のグラフである。（ｂ）は副走査方向の倍率を縮小した場合のグラフであり、光量が過剰となる場合のグラフである。（ｃ）は実施例２の光量の補正を行ったときのグラフ、をそれぞれ示す。いずれも横軸はクロック周期［ナノ秒（ｎｓ）］を示し、縦軸は面発光素子アレイチップの光量を示す。また、図１４（Ｂ）は、副走査方向の倍率補正を行った場合の、実施例２の光量を示す図であり、横軸に光量を示し、縦軸に副走査方向を示す。図１４（Ｂ）で、（ａ）は副走査方向の倍率を拡大したときのグラフであり、（ｂ）は副走査方向の倍率補正を行わない（基準）ときのグラフであり、（ｃ）は副走査方向の倍率を縮小したときのグラフである。
【００８２】
実施例２において、実施例１同様に副走査方向の倍率を拡大する場合、Ｌｉｎｅ同期信号の周期（Ｔｍ＝Ｔｍ＿ｃｌｋ×１５０００）が副走査方向の倍率補正をしない場合と比較して長くなっている。その結果、感光ドラム１０２上に形成されるライン間隔が伸びるため、１ライン目と２ライン目のドット間隔が広がる。しかしながら、クロック周期（Ｔｍ＿ｃｌｋ）が長くなったにもかかわらず、クロック周期と面発光素子アレイチップの光量がリニアでは無いため光量が不足する（図１４（Ａ）（ａ））。このため、記録紙に形成される画像データの濃度が、副走査方向における倍率補正を行わない場合と比較して、同様の濃度を得ることができない。そこで実施例２では、感光ドラム１０２上に形成されるドットを大きくする。更に、光量を上げるために駆動手段である駆動電圧生成部４１４により、倍率補正を行わない場合の基準の駆動電圧よりも各発光素子の駆動電圧を上げて、第１の駆動電圧とする（第１の駆動電圧＞基準の駆動電圧）。
【００８３】
図１４（Ｂ）に示すように、各発光素子の駆動電圧を上げると、副走査方向の倍率補正をしない場合（図１４（Ｂ）（ｂ））と比較して、各発光素子の光量が上がる（図１４（Ｂ）（ａ））。その結果、クロック周期とともに各発光素子の光量も補正することで、副走査方向における倍率補正を行った場合に、クロック周期と面発光素子アレイチップの光量との関係がリニアになる（図１４（Ａ）（ｃ））。このように、実施例２では、クロック周期と各発光素子の光量とを補正することで、副走査方向の感光ドラム１０２上に形成されるライン間隔は伸びているが感光ドラム１０２上に形成されるドットの大きさは大きくなる。更に、各発光素子の光量補正を行うことで、更に精度の良い補正が可能となる。
【００８４】
一方、光量がリニアではなく過剰な場合は、駆動電圧生成部４１４により、倍率補正を行わない場合の基準の駆動電圧よりも各発光素子の駆動電圧を下げて、第２の駆動電圧とすればよい（第２の駆動電圧＜基準の駆動電圧）。副走査方向の倍率を縮小する場合、Ｌｉｎｅ同期信号の周期（Ｔｒ＝Ｔｒ＿ｃｌｋ×１５０００）が副走査方向の倍率補正をしない場合と比較して短くなっている。その結果、感光ドラム１０２上に形成されるライン間隔が縮むため、１ライン目と２ライン目のドット間隔が縮む。しかしながら、クロック周期（Ｔｒ＿ｃｌｋ）が短くなったにもかかわらず、クロック周期と面発光素子アレイチップの光量がリニアでは無いため光量が過剰となる（図１４（Ａ）（ｂ））。このため、記録紙に形成される画像データの濃度が、副走査方向における倍率補正を行わない場合と比較して、同様の濃度を得ることができない。そこで実施例２では、感光ドラム１０２上に形成されるドットを小さくし、更に、光量を下げるために駆動電圧生成部４１４により各発光素子の駆動電圧を下げる。
【００８５】
図１４（Ｂ）に示すように、各発光素子の駆動電圧を下げると、副走査方向の倍率補正をしない場合（図１４（Ｂ）（ｂ））と比較して、各発光素子の光量が下がる（図１４（Ｂ）（ｃ））。その結果、クロック周期とともに各発光素子の光量も補正することで、副走査方向における倍率補正を行った場合に、クロック周期と面発光素子アレイチップの光量との関係がリニアになる（図１４（Ａ）（ｃ））。このように、実施例２では、クロック周期と各発光素子の光量とを補正することで、副走査方向の感光ドラム１０２上に形成されるライン間隔は縮んでいるが感光ドラム１０２上に形成されるドットの大きさは小さくなる。更に、各発光素子の光量補正を行うことで、更に精度の良い補正が可能となる。
【００８６】
なお、光量がリニアではなく光量が不足する場合は、駆動電圧生成部４１４により各発光素子の駆動電圧を上げれば良い。また、実施例２の副走査方向における倍率調整データに対応した面発光素子アレイチップの光量補正データは、ＲＯＭ４２１に予め格納されており、ＣＰＵ４００がＲＯＭ４２１から光量補正データを読み出すものとする。ＣＰＵ４００は、ＲＯＭ４２１から読み出した面発光素子アレイチップの光量補正データを駆動電圧生成部４１４に設定し、面発光素子アレイチップの光量を制御する。
【００８７】
以上説明した実施例２においては、副走査方向の倍率を拡大・縮小する場合、クロック生成部４２２で生成するクロック信号の周期を変更することで副走査方向の倍率補正が可能である。更に、駆動電圧生成部４１４で各発光素子の駆動電圧を変更することで光量を変更し、感光ドラム１０２上に形成されるドットサイズを変更する。これにより、画像データの濃度変更を抑えることが可能となる。その結果、品質の高い画像形成が可能な画像形成装置を提供することができる。
以上、実施例２によれば、副走査方向の倍率の補正を精度良く行うことができる。
【００８８】
［図４の変形例］
図４の変形例１として、例えば、図１５に示すように、フィルタ処理部４０８がチップデータシフト部４０４とデータ送信部４０５との間にあってもよい。
図４の変形例２として、例えば、図１６に示すように、フィルタ処理部４０８がラインデータシフト部４０２とチップデータ変換部４０３との間にあってもよい。
【符号の説明】
【００８９】
１０２      感光ドラム
１０６      露光ヘッド
２０１      面発光素子アレイ素子群
３０３      駆動部
４１５      制御基板
４２２      クロック生成部
【図１】
2020001240.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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