(57)【要約】【課題】画質を高めることができる撮像装置を得る。【解決手段】本開示の撮像装置は、入射光に応じて信号を生成可能な光電変換部と、信号に応じたデータを格納可能な格納部と、格納部に格納されたデータを出力可能な出力部とを有する画素と、格納部に格納されたデータが所定の条件を満たす場合に、出力部がデータを出力するように制御可能な制御部とを備える。【選択図】図２
2020010150.tif 000002
【特許請求の範囲】
【請求項１】
入射光に応じて信号を生成可能な光電変換部と、前記信号に応じたデータを格納可能な格納部と、前記格納部に格納された前記データを出力可能な出力部とを有する画素と、
前記格納部に格納された前記データが所定の条件を満たす場合に、前記出力部が前記データを出力するように制御可能な制御部と
を備えた撮像装置。
【請求項２】
前記格納部は、前記信号に基づいてカウント動作を行うことが可能であり、
前記データは、前記カウント動作により生成されたカウント値である
請求項１に記載の撮像装置。
【請求項３】
前記所定の条件は、前記カウント値が所定のカウント値に達することであり、
前記制御部は、前記出力部が前記データに含まれるビットデータを出力するように制御可能である
請求項２に記載の撮像装置。
【請求項４】
前記データは、１ビット分のデータであり、
前記所定の条件は、前記データが所定の論理値になることである
請求項１に記載の撮像装置。
【請求項５】
前記光電変換部および前記格納部は、一体として構成された
請求項１に記載の撮像装置。
【請求項６】
前記画素を複数備え、
複数の前記画素は、第１のグループを含む複数のグループにグループ分けされ、
前記制御部は、第１の制御信号を含む複数の制御信号を生成可能であり、
前記複数の画素のうちの前記第１のグループに属する第１の複数の画素のそれぞれの前記出力部は、前記第１の制御信号に基づいて、前記データを出力可能である
請求項１に記載の撮像装置。
【請求項７】
前記制御部は、前記第１の複数の画素のうちの少なくとも１つにおいて、前記データが前記所定の条件を満たす場合に、前記第１の制御信号を用いて、前記第１の複数の画素のそれぞれの前記出力部が前記データを出力するように制御可能である
請求項６に記載の撮像装置。
【請求項８】
前記第１のグループに属する前記複数の画素に接続されるとともに、電源と抵抗素子を介して接続された制御信号線をさらに備え、
前記第１のグループに属する前記複数の画素のそれぞれは、前記データが前記所定の条件を満たす場合に前記制御信号線に所定の電圧を印加可能なスイッチを有し、
前記制御部は、前記制御信号線における電圧に基づいて、前記第１の制御信号を生成可能である
請求項７に記載の撮像装置。
【請求項９】
前記複数のグループは第２のグループを含み、
前記複数の制御信号は第２の制御信号を含み、
前記複数の画素のうちの前記第２のグループに属する第２の複数の画素のそれぞれの前記出力部は、前記第２の制御信号に基づいて、前記データを出力可能である
請求項６に記載の撮像装置。
【請求項１０】
前記制御部は、前記第１の複数の画素のうちの少なくとも１つ、および前記第２の複数の画素のうちの少なくとも１つにおいて、前記データが前記所定の条件を満たす場合には、第１の制御動作または第２の制御動作を選択的に行うことが可能であり、
前記第１の制御動作は、前記第１の制御信号を用いて、前記第１の複数の画素のそれぞれの前記出力部が前記データを出力するように制御した後に、前記第２の制御信号を用いて、前記第２の複数の画素のそれぞれの前記出力部が前記データを出力するように制御することであり、
前記第２の制御動作は、前記第２の制御信号を用いて、前記第２の複数の画素のそれぞれの前記出力部が前記データを出力するように制御した後に、前記第１の制御信号を用いて、前記第１の複数の画素のそれぞれの前記出力部が前記データを出力するように制御することである
請求項９に記載の撮像装置。
【請求項１１】
前記制御部は、１フレーム期間内に、前記第１の制御動作および前記第２の制御動作を行うことが可能である
請求項１０に記載の撮像装置。
【請求項１２】
前記制御部は、前記第１の複数の画素のうちの少なくとも１つにおいて前記データが前記所定の条件を満たす第１のタイミングを検出可能な第１のタイミング検出部と、前記第２の複数の画素のうちの少なくとも１つにおいて前記データが前記所定の条件を満たす第２のタイミングを検出可能な第２のタイミング検出部とを有し、前記第１のタイミング検出部および前記第２のタイミング検出部における検出結果に基づいて、前記第１のタイミングおよび前記第２のタイミングのうちのどちらが前であるかを判別可能であり、前記第１のタイミングが前である場合には、第３の制御動作を行うことが可能であり、
前記第３の制御動作は、前記第１の制御信号を用いて、前記第１の複数の画素のそれぞれの前記出力部が前記データを出力するように制御した後に、前記第２の制御信号を用いて、前記第２の複数の画素のそれぞれの前記出力部が前記データを出力するように制御することである
請求項９に記載の撮像装置。
【請求項１３】
前記制御部は、前記第１のタイミングおよび前記第２のタイミングのうちのどちらが先であるかを判別できない場合には、第１の制御動作または第２の制御動作を選択的に行うことが可能であり、
前記第１の制御動作は、前記第１の制御信号を用いて、前記第１の複数の画素のそれぞれの前記出力部が前記データを出力するように制御した後に、前記第２の制御信号を用いて、前記第２の複数の画素のそれぞれの前記出力部が前記データを出力するように制御することであり、
前記第２の制御動作は、前記第２の制御信号を用いて、前記第２の複数の画素のそれぞれの前記出力部が前記データを出力するように制御した後に、前記第１の制御信号を用いて、前記第１の複数の画素のそれぞれの前記出力部が前記データを出力するように制御することである
請求項１２に記載の撮像装置。
【請求項１４】
前記制御部は、前記第１の複数の画素において前記データが前記所定の条件を満たした回数をカウント可能な第１のカウンタと、前記第２の複数の画素において前記データが前記所定の条件を満たした回数をカウント可能な第２のカウンタとを有し、前記第１のカウンタにおける第１のカウント値と、前記第２のカウンタにおける第２のカウント値とを比較可能であり、前記第１のカウント値が前記第２のカウント値よりも大きい場合には、第３の制御動作を行うことが可能であり、
前記第３の制御動作は、前記第１の制御信号を用いて、前記第１の複数の画素のそれぞれの前記出力部が前記データを出力するように制御した後に、前記第２の制御信号を用いて、前記第２の複数の画素のそれぞれの前記出力部が前記データを出力するように制御することである
請求項９に記載の撮像装置。
【請求項１５】
前記第１のカウント値は、前記第１の複数の画素のうちの、前記データが前記所定の条件を満たした画素の数であり、
前記第２のカウント値は、前記第２の複数の画素のうちの、前記データが前記所定の条件を満たした画素の数である
請求項１４に記載の撮像装置。
【請求項１６】
前記制御部は、前記第１のカウント値および前記第２のカウント値が等しい場合には、第１の制御動作または第２の制御動作を選択的に行うことが可能であり、
前記第１の制御動作は、前記第１の制御信号を用いて、前記第１の複数の画素のそれぞれの前記出力部が前記データを出力するように制御した後に、前記第２の制御信号を用いて、前記第２の複数の画素のそれぞれの前記出力部が前記データを出力するように制御することであり、
前記第２の制御動作は、前記第２の制御信号を用いて、前記第２の複数の画素のそれぞれの前記出力部が前記データを出力するように制御した後に、前記第１の制御信号を用いて、前記第１の複数の画素のそれぞれの前記出力部が前記データを出力するように制御することである
請求項１４に記載の撮像装置。
【請求項１７】
前記画素から出力された前記データを積算可能な積算部をさらに備えた
請求項１に記載の撮像装置。
【請求項１８】
入射光に応じて信号を生成可能な光電変換部と、前記信号に応じたデータを格納可能な格納部と、前記格納部に格納された前記データを出力可能な出力部とを有する画素と、
前記画素から出力された前記データを積算可能な積算部により得られた積算データに基づいて、前記出力部が前記格納部に格納された前記データを出力するように制御可能な制御部と
を備えた撮像装置。
【請求項１９】
前記格納部は、前記信号に基づいてカウント動作を行うことが可能であり、
前記データは、前記カウント動作により生成されたカウント値である
請求項１８に記載の撮像装置。
【請求項２０】
前記データは、１ビット分のデータである
請求項１８に記載の撮像装置。
【請求項２１】
前記画素を複数備え、
複数の前記画素は、第１のグループを含む複数のグループにグループ分けされ、
前記制御部は、第１の制御信号を含む複数の制御信号を生成可能であり、
前記複数の画素のうちの前記第１のグループに属する第１の複数の画素のそれぞれの前記出力部は、前記第１の制御信号に基づいて、前記データを出力可能である
請求項１８に記載の撮像装置。
【請求項２２】
前記制御部は、前記第１の複数の画素から出力された前記データに基づいて得られた第１の複数の積算データに基づいて、前記第１の複数の画素のそれぞれの前記出力部が前記データを出力する第１の出力回数を設定することと、前記第１の出力回数に基づいて前記第１の制御信号を生成することが可能である
請求項２１に記載の撮像装置。
【請求項２３】
前記複数のグループは第２のグループを含み、
前記複数の制御信号は第２の制御信号を含み、
前記複数の画素のうちの前記第２のグループに属する第２の複数の画素のそれぞれの前記出力部は、前記第２の制御信号に基づいて、前記データを出力可能であり、
前記制御部は、前記第１の複数の積算データが示す値の合計値が、前記第２の複数の画素から出力された前記データに基づいて得られた第２の複数の積算データが示す値の合計値よりも多い場合には、前記第１の出力回数が、前記第２の複数の画素のそれぞれの前記出力部が前記データを出力する第２の出力回数より多くなるように前記第１の出力回数および前記第２の出力回数を設定することと、前記第１の出力回数および前記第２の出力回数に基づいて前記第１の制御信号および前記第２の制御信号を生成することが可能である
請求項２２に記載の撮像装置。
【請求項２４】
入射光に応じて信号を生成可能な光電変換部と、前記信号に応じたデータを格納可能な格納部と、前記格納部に格納された前記データを出力可能な出力部とを有する画素と、
前記画素から出力された前記データを積算可能な積算部と、
前記格納部に格納された前記データが所定の条件を満たす場合に、前記出力部が前記データを出力するように制御可能な制御部と
を備えた撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、画像を撮像する撮像装置、およびそのような撮像装置を備えた撮像システムに関する。
【背景技術】
【０００２】
撮像装置には、各画素が検出したフォトンの数をカウントし、そのカウント結果に基づいて画像を生成するものがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献３】米国特許出願公開第２０１１／０２３５７７１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
このような撮像装置では、画素が検出したフォトンの数をタイムリーに集計することが望まれている。
【０００５】
画素が検出したフォトンの数をタイムリーに集計することができる撮像装置および撮像システムを提供することが望ましい。
【課題を解決するための手段】
【０００６】
本開示の一実施の形態における第１の撮像装置は、画素と、制御部とを備えている。画素は、入射光に応じて信号を生成可能な光電変換部と、信号に応じたデータを格納可能な格納部と、格納部に格納されたデータを出力可能な出力部とを有するものである。制御部は、格納部に格納されたデータが所定の条件を満たす場合に、出力部がデータを出力するように制御可能なものである。
【０００７】
本開示の一実施の形態における第２の撮像装置は、画素と、制御部とを備えている。画素は、入射光に応じて信号を生成可能な光電変換部と、信号に応じたデータを格納可能な格納部と、格納部に格納されたデータを出力可能な出力部とを有するものである。制御部は、画素から出力されたデータを積算可能な積算部により得られた積算データに基づいて、出力部が格納部に格納されたデータを出力するように制御可能なものである。
【０００８】
本開示の一実施の形態における撮像システムは、画素と、積算部と、制御部とを備えている。画素は、入射光に応じて信号を生成可能な光電変換部と、信号に応じたデータを格納可能な格納部と、格納部に格納されたデータを出力可能な出力部とを有するものである。積算部は、画素から出力されたデータを積算可能なものである。制御部は、格納部に格納されたデータが所定の条件を満たす場合に、出力部がデータを出力するように制御可能なものである。
【０００９】
本開示の一実施の形態における第１の撮像装置および撮像システムでは、光電変換部により、入射光に応じて信号が生成され、その信号に応じたデータが格納部に格納される。そして、格納部に格納されたデータが所定の条件を満たす場合に、その格納部に格納されたデータが出力されるように制御される。
【００１０】
本開示の一実施の形態における第２の撮像装置では、光電変換部により、入射光に応じて信号が生成され、その信号に応じたデータが格納部に格納される。そして、画素から出力されたデータを積算可能な積算部により得られた積算データに基づいて、格納部に格納されたデータが出力されるように制御される。
【発明の効果】
【００１１】
本開示の一実施の形態における第１の撮像装置および撮像システムによれば、格納部に格納されたデータが所定の条件を満たす場合に、出力部がデータを出力するように制御するようにしたので、画素が検出したフォトンの数をタイムリーに集計することができる。
【００１２】
本開示の一実施の形態における第２の撮像装置によれば、画素から出力されたデータを積算可能な積算部により得られた積算データに基づいて、出力部が格納部に格納されたデータを出力するように制御するようにしたので、画素が検出したフォトンの数をタイムリーに集計することができる。
【００１３】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。
【図面の簡単な説明】
【００１４】
【図１】本開示の一実施の形態に係る撮像装置の一構成例を表すブロック図である。
【図２】図１に示した撮像装置の一構成例を表す回路図である。
【図３】図１に示した画素アレイの一構成例を表す回路図である。
【図４】図２に示した画素の一構成例を表す回路図である。
【図５】図１に示したアキュムレータアレイの一構成例を表す回路図である。
【図６】図２に示したアキュムレータの一構成例を表す回路図である。
【図７】図２に示したアドレッサの一構成例を表すブロック図である。
【図８Ａ】優先順位パターンの一例を表す表である。
【図８Ｂ】優先順位パターンの他の一例を表す表である。
【図８Ｃ】優先順位パターンの他の一例を表す表である。
【図８Ｄ】優先順位パターンの他の一例を表す表である。
【図９】図１に示した撮像装置の実装例を表す説明図である。
【図１０Ａ】図１に示した撮像装置の実装例を表す他の説明図である。
【図１０Ｂ】図１に示した撮像装置の実装例を表す他の説明図である。
【図１１】図１に示した撮像装置の一動作例を表すタイミング図である。
【図１２】第１の実施の形態に係る撮像装置の一動作例を表すタイミング波形図である。
【図１３】第１の実施の形態に係る画素の接続例を表す説明図である。
【図１４】第１の実施の形態の変形例に係る画素の接続例を表す説明図である。
【図１５】第１の実施の形態の他の変形例に係る画素の接続例を表す説明図である。
【図１６】第１の実施の形態に係るカウンタの接続例を表す説明図である。
【図１７】第１の実施の形態の変形例に係るカウンタの接続例を表す説明図である。
【図１８】第１の実施の形態の他の変形例に係るカウンタの接続例を表す説明図である。
【図１９】図１８に示したカウント値比較回路の一構成例を表す回路図である。
【図２０】第１の実施の形態の他の変形例に係る撮像装置の一構成例を表す回路図である。
【図２１】第１の実施の形態の他の変形例に係る撮像装置の一構成例を表す回路図である。
【図２２】第１の実施の形態の他の変形例に係る撮像装置の一構成例を表す回路図である。
【図２３】第１の実施の形態の他の変形例に係る撮像装置の一構成例を表すブロック図である。
【図２４】第１の実施の形態の他の変形例に係る撮像装置の一構成例を表すブロック図である。
【図２５】第１の実施の形態に係る撮像装置における駆動方法の一例を表す説明図である。
【図２６】第１の実施の形態の他の変形例に係る撮像装置における駆動方法の一例を表す説明図である。
【図２７】第２の実施の形態に係るアドレッサの一構成例を表すブロック図である。
【図２８】第２の実施の形態に係る撮像装置の一動作例を表すタイミング波形図である。
【図２９】第３の実施の形態に係る撮像装置の一構成例を表す回路図である。
【図３０】図２９に示した画素の一構成例を表す回路図である。
【図３１】図３０に示した通知制御回路の一動作例を表すタイミング波形図である。
【図３２】図２９に示したアドレッサの一構成例を表すブロック図である。
【図３３】図３２に示したクリア信号生成部の一構成例を表す回路図である。
【図３４】図３３に示したクリア信号生成部の一動作例を表すタイミング波形図である。
【図３５】第３の実施の形態に係る撮像装置の一動作例を表すタイミング波形図である。
【図３６】第４の実施の形態に係る撮像装置の一構成例を表すブロック図である。
【図３７】図３６に示した撮像装置の一構成例を表す回路図である。
【図３８】図３６に示した重み情報の一構成例を表す説明図である。
【図３９】第４の実施の形態に係る撮像装置の一動作例を表すタイミング図である。
【図４０Ａ】第４の実施の形態に係る撮像装置における読出駆動の一例を表すタイミング波形図である。
【図４０Ｂ】第４の実施の形態に係る撮像装置における読出駆動の他の例を表すタイミング波形図である。
【図４１】第４の実施の形態の変形例に係る撮像装置の一構成例を表すブロック図である。
【図４２】撮像装置の使用例を表す説明図である。
【図４３】車両制御システムの概略的な構成の一例を示すブロック図である。
【図４４】車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
【発明を実施するための形態】
【００１５】
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
３．第３の実施の形態
４．第４の実施の形態
５．撮像装置の使用例
６．移動体への応用例
【００１６】
＜１．第１の実施の形態＞
［構成例］
図１，２は、第１の実施の形態に係る撮像装置（撮像装置１）の一構成例を表すものである。撮像装置１は、画素が検出したフォトンの数をカウントすることにより撮像動作を行うものである。撮像装置１は、画素アレイ１０と、アキュムレータアレイ２０と、アドレッサ３０と、出力部４０とを備えている。
【００１７】
画素アレイ１０は、マトリクス状に配置された複数の画素１１を有するものである。
【００１８】
図３は、画素アレイ１０の一構成例を表すものである。この図３は、画素アレイ１０の複数の画素１１のうちの４個（＝２×２）の画素１１を図示している。画素アレイ１０は、複数のリセット線ＲＳＬ１と、複数の読出制御線ＲＣＬと、複数の通知線ＮＯＬと、複数の出力制御線ＯＣＬ１と、複数の読出線ＲＤＬと、複数の出力線ＯＰＬ１とを有している。複数のリセット線ＲＳＬ１のそれぞれは、図２，３における横方向に延伸するものであり、図２に示したように、一端はアドレッサ３０に接続される。このリセット線ＲＳＬ１には、アドレッサ３０により、リセット信号ＳＲＳＬ１が印加される。複数の読出制御線ＲＣＬのそれぞれは、図２，３における横方向に延伸するものであり、図２に示したように、一端はアドレッサ３０に接続される。この読出制御線ＲＣＬには、アドレッサ３０により、読出制御信号ＳＲＣＬが印加される。複数の通知線ＮＯＬのそれぞれは、図２，３における横方向に延伸するものであり、図２に示したように、一端はアドレッサ３０に接続される。複数の出力制御線ＯＣＬ１のそれぞれは、図２，３における横方向に延伸するものであり、図２に示したように、一端はアドレッサ３０に接続される。この出力制御線ＯＣＬ１には、アドレッサ３０により、出力制御信号ＳＯＣＬ１が印加される。複数の読出線ＲＤＬのそれぞれは、図２，３における縦方向に延伸するものであり、図２に示したように、この画素アレイ１０からアキュムレータアレイ２０にわたって配置される。複数の出力線ＯＰＬ１のそれぞれは、図２，３における縦方向に延伸するものであり、一端は出力部４０に接続される。図３において横方向に並設された１行分の複数の画素１１は、画素ラインＬＰを構成する。
【００１９】
図４は、画素１１の一構成例を表すものである。画素１１は、受光素子１２と、抵抗素子１３と、インバータ１４と、カウンタ１５と、通知制御回路１６と、トランジスタ１７と、スイッチ１８と、スイッチ部１９とを有している。
【００２０】
受光素子１２は、光（フォトン）を検出する光電変換素子であり、例えば、シングルフォトンアバランシェダイオード（ＳＰＡＤ）を用いて構成される。受光素子１２のアノードは接地され、カソードは抵抗素子１３の他端およびインバータ１４の入力端子に接続されている。抵抗素子１３の一端には所定の電圧Ｖ１が印加され、他端は受光素子１２のカソードおよびインバータ１４の入力端子に接続される。受光素子１２のカソードの電圧は、通常は電圧Ｖ１であり、受光素子１２がフォトンを検出する度に、過渡的に電圧Ｖ１から低下するようになっている。
【００２１】
インバータ１４は、入力端子における電圧を反転し、反転された電圧を出力端子から出力するものである。インバータ１４の入力端子は受光素子１２のカソードおよび抵抗素子１３の他端に接続され、出力端子はカウンタ１５の入力端子に接続される。インバータ１４は、受光素子１２がフォトンを検出する度に、そのフォトンに応じたパルスを出力するようになっている。
【００２２】
カウンタ１５は、インバータ１４から供給されたパルスの数をカウントするカウント動作を行うものである。カウンタ１５は、この例では、８ビットのカウンタである。ビットＢ０はＬＳＢ（Least Significant Bit）であり、ビットＢ７はＭＳＢ（Most Significant Bit）である。カウンタ１５は、インバータ１４から供給されたパルスに基づいてカウント動作を行い、受光素子１２が検出したフォトンの数に応じたカウント値を格納する。また、カウンタ１５は、リセット線ＲＳＬ１に印加されたリセット信号ＳＲＳＬ１に基づいて、カウント値をリセットする。具体的には、カウンタ１５は、この例では、リセット信号ＳＲＳＬ１が低レベルである場合に、カウント値をリセットする。また、カウンタ１５は、ビットＢ７のデータをビットデータＢＤとして通知制御回路１６およびスイッチ１８に供給するとともに、格納された８ビット分のデータ（ビットＢ７〜Ｂ０）をスイッチ部１９に供給するようになっている。
【００２３】
通知制御回路１６は、ビットデータＢＤ、および読出制御線ＲＣＬに印加された読出制御信号ＳＲＣＬに基づいて、通知制御信号ＳＮＯＢを生成するものである。具体的には、通知制御回路１６は、ビットデータＢＤが示す信号が低レベルから高レベルに変化した場合に通知制御信号ＳＮＯＢを高レベルにし、読出制御信号ＳＲＣＬが高レベルから低レベルに変化した場合に通知制御信号ＳＮＯＢを低レベルにするようになっている。
【００２４】
トランジスタ１７は、ＮチャンネルＭＯＳ（Metal Oxide Semiconductor）型のトランジスタであり、ゲートには通知制御信号ＳＮＯＢが印加され、ドレインは通知線ＮＯＬに接続され、ソースは接地されている。通知線ＮＯＬは、図２，４に示したように、この例ではアドレッサ３０の抵抗素子３１（後述）によりプルアップされている。この構成により、トランジスタ１７は、いわゆるオープンドレインの出力回路として動作する。トランジスタ１７がオン状態になることにより、通知線ＮＯＬの電圧が低レベルになる。このようにして、画素１１は、通知線ＮＯＬを介して、アドレッサ３０に対して通知信号ＳＮＯＬを供給するようになっている。
【００２５】
スイッチ１８は、読出制御線ＲＣＬに印加された読出制御信号ＳＲＣＬに基づいてオンオフするスイッチであり、オン状態になることにより、画素１１を読出線ＲＤＬに接続するものである。この例では、スイッチ１８は、読出制御信号ＳＲＣＬが高レベルである場合にオン状態になり、画素１１は、ビットデータＢＤを読出線ＲＤＬに出力する。このようにして、画素１１は、このビットデータＢＤを、読出線ＲＤＬを介して、アキュムレータアレイ２０における、この画素１１に対応するアキュムレータ２１（後述）に供給するようになっている。
【００２６】
スイッチ部１９は、出力制御線ＯＣＬ１に印加された出力制御信号ＳＯＣＬ１に基づいてオンオフするスイッチであり、オン状態になることにより、画素１１を出力線ＯＰＬ１に接続するものである。この例では、スイッチ部１９は、出力制御信号ＳＯＣＬ１が高レベルである場合にオン状態になり、画素１１は、カウンタ１５における８ビット分のデータ（ビットＢ７〜Ｂ０）を出力線ＯＰＬ１に出力する。このようにして、画素１１は、この８ビット分のデータを、出力線ＯＰＬ１を介して、出力部４０に供給するようになっている。
【００２７】
この構成により、画素アレイ１０における画素１１のそれぞれでは、受光素子１２がフォトンを検出し、カウンタ１５が、受光素子１２が検出したフォトンの数をカウントする。そして、カウンタ１５のビットＢ７のデータ（ビットデータＢＤ）が示す信号が高レベルになると、通知制御回路１６は通知制御信号ＳＮＯＢを高レベルにし、トランジスタ１７がオン状態になる。これにより、通知線ＮＯＬの電圧（通知信号ＳＮＯＬ）が低レベル（アクティブ）になる。このようにして、画素１１は、アドレッサ３０に対して通知信号ＳＮＯＬを供給することにより、フォトンを検出した旨の通知（検出通知）を行う。この検出通知に基づいて読出制御信号ＳＲＣＬが高レベルになると、スイッチ１８はオン状態になる。これにより、この画素１１は、ビットデータＢＤを、読出線ＲＤＬを介して、アキュムレータアレイ２０におけるこの画素１１に対応するアキュムレータ２１（後述）に供給する。そして、その後に読出制御信号ＳＲＣＬが低レベルになると、通知制御回路１６は通知制御信号ＳＮＯＢを低レベルにし、トランジスタ１７がオフ状態になる。これにより、通知線ＮＯＬの電圧（通知信号ＳＮＯＬ）が高レベル（非アクティブ）になり、画素１１は検出通知を取り下げる。そして、露光期間が終了した後、出力制御信号ＳＯＣＬ１が高レベルになると、スイッチ部１９はオン状態になる。これにより、この画素１１は、カウンタ１５における８ビット分のデータ（ビットＢ７〜Ｂ０）を、出力線ＯＰＬ１を介して、出力部４０に供給するようになっている。
【００２８】
アキュムレータアレイ２０（図１，２）は、マトリクス状に配置された複数のアキュムレータ２１を有するものである。アキュムレータアレイ２０における複数のアキュムレータ２１は、画素アレイ１０における複数の画素１１と対応して設けられている。すなわち、例えば、アキュムレータアレイ２０における１行目の複数のアキュムレータ２１は、画素アレイ１０における１行目の複数の画素１１にそれぞれ対応している。２行目以降についても同様である。アキュムレータアレイ２０における１列目の複数のアキュムレータ２１は、画素アレイ１０における１列目の複数の画素１１にそれぞれ対応している。２列目以降についても同様である。
【００２９】
図５は、アキュムレータアレイ２０の一構成例を表すものである。この図５は、アキュムレータアレイ２０における４個（＝２×２）のアキュムレータ２１を図示している。アキュムレータアレイ２０は、複数のリセット線ＲＳＬ２と、複数の選択制御線ＳＥＬと、複数の出力制御線ＯＣＬ２と、複数の読出線ＲＤＬと、複数の出力線ＯＰＬ２とを有している。複数のリセット線ＲＳＬ２のそれぞれは、図２，５における横方向に延伸するものであり、図２に示したように、一端はアドレッサ３０に接続される。このリセット線ＲＳＬ２には、アドレッサ３０により、リセット信号ＳＲＳＬ２が印加される。複数の選択制御線ＳＥＬのそれぞれは、図２，５における横方向に延伸するものであり、図２に示したように、一端はアドレッサ３０に接続される。この選択制御線ＳＥＬには、アドレッサ３０により、選択制御信号ＳＳＥＬが印加される。複数の出力制御線ＯＣＬ２のそれぞれは、図２，５における横方向に延伸するものであり、図２に示したように、一端はアドレッサ３０に接続される。この出力制御線ＯＣＬ２には、アドレッサ３０により、出力制御信号ＳＯＣＬ２が印加される。複数の読出線ＲＤＬのそれぞれは、図２，５における縦方向に延伸するものであり、図２に示したように、このアキュムレータアレイ２０から画素アレイ１０にわたって配置される。複数の出力線ＯＰＬ２のそれぞれは、図２，５における縦方向に延伸するものであり、一端は出力部４０に接続される。図５において横方向に並設された１行分の複数のアキュムレータ２１は、アキュムレータラインＬＡを構成する。
【００３０】
図６は、アキュムレータ２１の一構成例を表すものである。アキュムレータ２１は、論理積回路２２と、アキュムレータ回路２３と、スイッチ部２４とを有している。
【００３１】
論理積回路２２は、選択制御線ＳＥＬに印加された選択制御信号ＳＳＥＬと、読出線ＲＤＬにおける信号の論理積（ＡＮＤ）を求めるものである。この構成により、論理積回路２２は、選択制御信号ＳＳＥＬが高レベルである場合に、読出線ＲＤＬにおける信号を、アキュムレータ回路２３に供給するようになっている。
【００３２】
撮像装置１では、画素アレイ１０における、ある画素１１に係る読出制御信号ＳＲＣＬが高レベルになると、アキュムレータ２１における、その画素１１に対応するアキュムレータ２１に係る選択制御信号ＳＳＥＬが高レベルになる。これにより、画素１１が出力したビットデータＢＤは、読出線ＲＤＬを介して、この画素１１に対応するアキュムレータ２１に供給される。このアキュムレータ２１では、論理積回路２２が、対応する画素１１から供給されたこのビットデータＢＤを、アキュムレータ回路２３に供給するようになっている。
【００３３】
アキュムレータ回路２３は、論理積回路２２から供給された信号（ビットデータＢＤ）に基づいて、積算動作を行うものである。アキュムレータ回路２３は、この例では、８ビットのカウンタを有している。ビットＢ８はＬＳＢであり、ビットＢ１５はＭＳＢである。この構成により、アキュムレータ回路２３は、画素アレイ１０のうちの、このアキュムレータ２１に対応する画素１１から読出線ＲＤＬを介して供給されたビットデータＢＤに基づいて積算動作を行い、積算動作の結果であるカウント値を格納する。これにより、アキュムレータ回路２３に格納された８ビット分のデータ（ビットＢ１５〜Ｂ８）は、画素アレイ１０における、このアキュムレータ２１に対応する画素１１のカウンタ１５に格納された８ビット分のデータ（ビットＢ７〜Ｂ０）の上位ビットデータとなる。言い換えれば、画素１１におけるカウンタ１５と、この画素１１に対応するアキュムレータ２１におけるアキュムレータ回路２３とが、１６ビットのカウンタを構成する。また、アキュムレータ回路２３は、リセット線ＲＳＬ２に印加されたリセット信号ＳＲＳＬ２に基づいて、カウント値をリセットする。具体的には、アキュムレータ回路２３は、リセット信号ＳＲＳＬ２が低レベルである場合に、カウント値をリセットする。また、アキュムレータ回路２３は、格納された８ビット分のデータ（ビットＢ１５〜Ｂ８）をスイッチ部２４に供給するようになっている。
【００３４】
スイッチ部２４は、出力制御線ＯＣＬ２に印加された出力制御信号ＳＯＣＬ２に基づいてオンオフするスイッチであり、オン状態になることにより、アキュムレータ２１を出力線ＯＰＬ２に接続するものである。この例では、スイッチ部２４は、出力制御信号ＳＯＣＬ２が高レベルである場合にオン状態になり、アキュムレータ２１は、アキュムレータ回路２３における８ビット分のデータ（ビットＢ１５〜Ｂ８）を出力線ＯＰＬ２に出力する。このようにして、アキュムレータ２１は、この８ビット分のデータを、出力線ＯＰＬ２を介して、出力部４０に供給するようになっている。
【００３５】
この構成により、アキュムレータアレイ２０におけるアキュムレータ２１のそれぞれでは、選択制御線ＳＥＬが高レベルになると、論理積回路２２が、そのアキュムレータ２１に対応する画素１１から読出線ＲＤＬを介して供給されたビットデータＢＤを、アキュムレータ回路２３に供給する。そして、アキュムレータ回路２３が、このビットデータＢＤに基づいて積算動作を行うことにより、画素１１が検出したフォトンの数を集計する。そして、露光期間が終了した後、出力制御信号ＳＯＣＬ２が高レベルになると、スイッチ部２４はオン状態になる。これにより、このアキュムレータ２１は、アキュムレータ回路２３における８ビット分のデータ（ビットＢ１５〜Ｂ８）を、出力線ＯＰＬ２を介して、出力部４０に供給するようになっている。
【００３６】
アドレッサ３０（図１，２）は、画素アレイ１０およびアキュムレータアレイ２０を駆動するものである。具体的には、アドレッサ３０は、画素アレイ１０における複数のリセット線ＲＳＬ１に複数のリセット信号ＳＲＳＬ１をそれぞれ印加し、複数の読出制御線ＲＣＬに複数の読出制御信号ＳＲＣＬをそれぞれ印加し、複数の出力制御線ＯＣＬ１に複数の出力制御信号ＳＯＣＬ１をそれぞれ印加することにより、画素ラインＬＰ単位で画素アレイ１０を駆動する。また、アドレッサ３０は、アキュムレータアレイ２０における複数のリセット線ＲＳＬ２に複数のリセット信号ＳＲＳＬ２をそれぞれ印加し、複数の選択制御線ＳＥＬに複数の選択制御信号ＳＳＥＬをそれぞれ印加し、複数の出力制御線ＯＣＬ２に複数の出力制御信号ＳＯＣＬ２をそれぞれ印加することにより、アキュムレータラインＬＡ単位でアキュムレータアレイ２０を駆動するようになっている。
【００３７】
また、アドレッサ３０は、画素アレイ１０における複数の通知線ＮＯＬにおける複数の通知信号ＳＮＯＬに基づいて、複数の読出制御信号ＳＲＣＬを生成するようになっている。
【００３８】
図７は、アドレッサ３０の一構成例を表すものである。なお、この図７では、説明の便宜上、アドレッサ３０に加え、画素アレイ１０における１行目のある画素１１（画素１１＿１）および２行目のある画素１１（画素１１＿２）を描いている。アドレッサ３０は、複数の抵抗素子３１と、複数のインバータ３２と、選択部３３と、優先順位切替部３４とを有している。
【００３９】
複数の抵抗素子３１のそれぞれは、通知線ＮＯＬをプルアップする、いわゆるプルアップ抵抗素子である。複数の抵抗素子３１は、画素アレイ１０における複数の通知線ＮＯＬにそれぞれ対応して設けられている。抵抗素子３１の一端には高レベルの電圧Ｖ２が供給され、他端は対応する通知線ＮＯＬに接続されている。
【００４０】
複数のインバータ３２のそれぞれは、通知線ＮＯＬを介して供給された通知信号ＳＮＯＬを反転し、反転した信号を信号ＳＮＯとして出力するものである。複数のインバータ３２は、画素アレイ１０における複数の通知線ＮＯＬにそれぞれ対応して設けられている。インバータ３２の入力端子は、対応する通知線ＮＯＬに接続され、出力端子は選択部３３に接続されている。
【００４１】
選択部３３は、複数のインバータ３２から出力された信号ＳＮＯに基づいて、画素アレイ１０における複数の画素１１からビットデータＢＤを読み出してそのビットデータＢＤをアキュムレータアレイ２０に供給する際の、画素ラインＬＰの選択順序（読出順序）を決定し、その決定結果に基づいて、複数の読出制御線ＲＣＬに印加する複数の読出制御信号ＳＲＣＬを生成するものである。選択部３３は、複数の入力端子Ａ（入力端子Ａ１，Ａ２，…）と、複数の出力端子Ｙ（出力端子Ｙ１，Ｙ２，…）とを有している。複数の入力端子Ａには、複数のインバータ３２から出力された信号ＳＮＯがそれぞれ入力される。そして、選択部３３は、複数の出力端子Ｙを介して、複数の読出制御信号ＳＲＣＬをそれぞれ出力するようになっている。
【００４２】
例えば、画素アレイ１０のある画素１１が、通知線ＮＯＬを介して、アドレッサ３０に対して検出通知を行うと、その通知線ＮＯＬに接続されたインバータ３２は、高レベルの信号ＳＮＯを選択部３３に供給する。選択部３３は、複数のインバータ３２から出力された信号ＳＮＯに基づいて読出順序を決定する。そして、選択部３３は、その決定結果に基づいて複数の読出制御信号ＳＲＣＬを生成する。これにより、撮像装置１では、後述するように、例えば、多くのフォトンを検出した画素１１から順に、優先的に、ビットデータＢＤを読み出すことができるようになっている。
【００４３】
また、選択部３３は、例えば、複数の行の画素１１から検出通知を受け取った場合には、優先順位切替部３４からの指示に基づいて、優先すべき行についての情報を含む優先順位パターンＰＡＴを用いて読出順序を決定する。
【００４４】
図８Ａ〜８Ｄは、優先順位パターンＰＡＴの一例を表すものである。図８Ａ〜８Ｄでは、説明の便宜上、選択部３３に、４つの入力端子Ａ（入力端子Ａ１〜Ａ４）および４つの出力端子Ｙ（出力端子Ｙ１〜Ｙ４）を設けている。図８Ａ〜８Ｄにおいて、“１”は高レベルを示し、“０”は低レベルを示す。また、“Ｘ”は、“０”および“１”のうちのどちらでもよいことを示す。
【００４５】
図８Ａに示した優先順位パターンＰＡＴ（優先順位パターンＰＡＴＡ）は、４行目、３行目、２行目、１行目の順に優先順位を設定する例である。言い換えれば、４行目の優先順位を一番高くし、１行目の優先順位を一番低くしている。具体的には、例えば、１行目の画素１１および２行目の画素１１が検出通知を行った場合には、選択部３３の入力端子Ａ１，Ａ２における電圧がともに高レベルになるので、選択部３３は、図８Ａに示したように、出力端子Ｙ２の電圧を高レベルにする。これにより、アドレッサ３０は、２行目の画素１１に係る読出制御信号ＳＲＣＬを高レベルにする。その結果、２行目の画素１１のビットデータＢＤが読み出され、読み出されたビットデータＢＤがアキュムレータアレイ２０に供給される。すなわち、１行目の画素１１および２行目の画素１１が検出通知を行った場合には、選択部３３は２行目の画素１１を優先する。
【００４６】
また、例えば、例えば、１行目の画素１１、２行目の画素１１、および３行目の画素１１が検出通知を行った場合には、選択部３３の入力端子Ａ１〜Ａ３における電圧がともに高レベルになるので、選択部３３は、図８Ａに示したように、出力端子Ｙ３の電圧を高レベルにする。これにより、アドレッサ３０は、３行目の画素１１に係る読出制御信号ＳＲＣＬを高レベルにする。その結果、３行目の画素１１のビットデータＢＤが読み出され、読み出されたビットデータＢＤがアキュムレータアレイ２０に供給される。すなわち、１行目から３行目の画素１１が検出通知を行った場合には、選択部３３は３行目の画素１１を優先する。
【００４７】
また、例えば、例えば、１行目の画素１１、２行目の画素１１、３行目の画素１１、および４行目の画素１１が検出通知を行った場合には、選択部３３の入力端子Ａ１〜Ａ４における電圧がともに高レベルになるので、選択部３３は、出力端子Ｙ４の電圧を高レベルにする。これにより、アドレッサ３０は、４行目の画素１１に係る読出制御信号ＳＲＣＬを高レベルにする。その結果、４行目の画素１１のビットデータＢＤが読み出され、読み出されたビットデータＢＤがアキュムレータアレイ２０に供給される。すなわち、１行目から４行目の画素１１が検出通知を行った場合には、選択部３３は４行目の画素１１を優先する。
【００４８】
図８Ｂに示した優先順位パターンＰＡＴ（優先順位パターンＰＡＴＢ）は、３行目、２行目、１行目、４行目の順に優先順位を設定する例である。すなわち、この例では、例えば、１行目から４行目の画素１１が検出通知を行った場合には、選択部３３は３行目の画素１１を優先する。図８Ｃに示した優先順位パターンＰＡＴ（優先順位パターンＰＡＴＣ）は、２行目、１行目、４行目、３行目の順に優先順位を設定する例である。すなわち、この例では、例えば、１行目から４行目の画素１１が検出通知を行った場合には、選択部３３は２行目の画素１１を優先する。図８Ｄに示した優先順位パターンＰＡＴ（優先順位パターンＰＡＴＤ）は、１行目、４行目、３行目、２行目の順に優先順位を設定する例である。すなわち、この例では、例えば、１行目から４行目の画素１１が検出通知を行った場合には、選択部３３は１行目の画素１１を優先する。なお、この例では図８Ａ〜８Ｄの４つの優先順位パターンＰＡＴを示したが、これに限定されるものではなく、より多くの優先順位パターンＰＡＴがあり得る。
【００４９】
選択部３３は、このような複数の優先順位パターンＰＡＴを用いて、読出順序を決定することができるように構成されている。そして、例えば、このような複数の優先順位パターンＰＡＴのうちの、優先順位切替部３４からの指示に応じた１つの優先順位パターンＰＡＴを用いて、読出順序を決定するようになっている。
【００５０】
選択部３３は、例えば、あらかじめ、このような複数の優先順位パターンＰＡＴを示す複数のテーブルデータを有し、優先順位切替部３４からの指示に基づいて使用するテーブルデータを選択することにより優先順位パターンＰＡＴを選択し、選択したテーブルデータに基づいて動作を行うようにしてもよい。また、選択部３３は、例えば、論理回路を用いて、優先順位切替部３４からの指示に基づいて、使用する優先順位パターンＰＡＴに応じた動作を行うようにしてもよい。
【００５１】
優先順位切替部３４は、選択部３３に対して、優先順位パターンＰＡＴを切り替えるように指示を行うものである。優先順位切替部３４は、例えば、フレーム期間Ｆの期間内において、優先順位パターンＰＡＴを複数回切り替えるように指示を行うようになっている。
【００５２】
このようにして、アドレッサ３０は、画素アレイ１０における複数の通知線ＮＯＬにおける複数の通知信号ＳＮＯＬに基づいて、画素アレイ１０に供給する複数の読出制御信号ＳＲＣＬを生成する。その際、アドレッサ３０は、この複数の読出制御信号ＳＲＣＬに応じた複数の選択制御信号ＳＳＥＬを生成する。具体的には、アドレッサ３０は、画素アレイ１０に供給する複数の読出制御信号ＳＲＣＬのうちの１行目の画素１１に係る読出制御信号ＳＲＣＬを高レベルにする場合には、アキュムレータアレイ２０に供給する複数の選択制御信号ＳＳＥＬのうちの１行目のアキュムレータ２１に係る選択制御信号ＳＳＥＬを高レベルにする。これにより、画素１１から読み出されたビットデータＢＤは、読出線ＲＤＬを介して、この画素１１に対応するアキュムレータ２１に供給されるようになっている。
【００５３】
出力部４０（図１，２）は、画素アレイ１０の複数の画素１１のそれぞれから出力線ＯＰＬ１を介して供給された８ビット分のデータ（ビットＢ７〜Ｂ０）、およびアキュムレータアレイ２０の複数のアキュムレータ２１のそれぞれから出力線ＯＰＬ２を介して供給された８ビット分のデータ（ビットＢ１５〜Ｂ８）に基づいて、画像信号Ｓoutを生成するものである。
【００５４】
図９は、撮像装置１の一実装例を表すものである。この例では、撮像装置１は、２枚の半導体チップ１１１，１２１に形成されている。半導体チップ１１１には、撮像装置１に含まれる複数の受光素子１２が形成され、半導体チップ１２１には、撮像装置１における複数の受光素子１２以外の素子および回路が形成される。半導体チップ１１１，１２１は互いに重ね合わされ、互いに電気的に接続されている。
【００５５】
図１０Ａ，１０Ｂは、半導体チップ１１１，１２１の接続例を表すものである。半導体チップ１１１は、半導体基板１１２と、絶縁層１１３とを有している。半導体基板１１２の表面には、受光素子１２が形成されている。絶縁層１１３は、半導体基板１１２の表面上に形成されている。半導体チップ１２１は、半導体基板１２２と、絶縁層１２３とを有している。絶縁層１２３は、半導体基板１２２の表面上に形成されている。
【００５６】
図１０Ａの例では、半導体チップ１１１の絶縁層１１３には、ビア１１４および電極１１５が形成される。電極１１５は、絶縁層１１３の表面に形成される。ビア１１４は、この電極１１５と受光素子１２とを電気的に接続する。また、半導体チップ１２１の絶縁層１２３には、ビア１２４および電極１２５が形成される。電極１２５は、絶縁層１２３の表面に形成される。ビア１２４は、この電極１２５と半導体基板１２２の表面に形成された回路（この例ではインバータ１４）とを電気的に接続する。この例では、半導体チップ１１１，１２１は、半導体チップ１１１の絶縁層１１３と半導体チップ１２１の絶縁層１２３とが互いに接するように重ねあわされる。これにより、半導体チップ１１１の電極１１５、および半導体チップ１２１の電極１２５が互いに接し、互いに電気的に接続される。このような接合は、例えばＣｕ−Ｃｕ接合を用いることができる。
【００５７】
図１０Ｂでは、半導体チップ１２１の半導体基板１２２には、貫通電極１２６および電極１２７が形成される。電極１２７は、半導体基板１２２の裏面に形成される。貫通電極１２６は、この電極１２７と半導体基板１２２の表面に形成された回路（この例ではインバータ１４）とを電気的に接続する。この貫通電極１２６は、半導体基板１２２を貫通するように形成される。この例では、半導体チップ１１１，１２１は、半導体チップ１１１の絶縁層１１３と半導体チップ１２１の半導体基板１２２とが互いに接するように重ねあわされる。これにより、半導体チップ１１１の電極１１５、および半導体チップ１２１の電極１２７が、例えば接合部材１１９を介して電気的に接続される。接合部材１１９は、例えば、はんだを用いることができる。
【００５８】
ここで、受光素子１２は、本開示における「光電変換部」の一具体例に対応する。カウンタ１５は、本開示における「格納部」の一具体例に対応する。スイッチ１８は、本開示における「出力部」の一具体例に対応する。アドレッサ３０は、本開示における「制御部」の一具体例に対応する。複数の画素ラインＬＰは、本開示における「複数のグループ」の一具体例に対応する。トランジスタ１７は、本開示における「スイッチ」の一具体例に対応する。読出制御線ＲＣＬは、本開示における「制御信号線」の一具体例に対応する。アキュムレータ回路２３は、本開示における「積算部」の一具体例に対応する。
【００５９】
［動作および作用］
続いて、本実施の形態の撮像装置１の動作および作用について説明する。
【００６０】
（全体動作概要）
まず、図２を参照して、撮像装置１の全体動作概要を説明する。画素アレイ１０における画素１１では、受光素子１２がフォトンを検出し、カウンタ１５が、受光素子１２が検出したフォトンの数をカウントする。そして、カウンタ１５のビットＢ７のデータ（ビットデータＢＤ）が示す信号が高レベルになると、通知制御回路１６は通知制御信号ＳＮＯＢを高レベルにし、トランジスタ１７がオン状態になる。これにより、通知線ＮＯＬの電圧（通知信号ＳＮＯＬ）が低レベル（アクティブ）になる。このようにして、画素１１は、アドレッサ３０に対して通知信号ＳＮＯＬを供給することにより検出通知を行う。
【００６１】
アドレッサ３０は、この通知信号ＳＮＯＬに基づいて、画素アレイ１０における複数の画素１１からビットデータＢＤを読み出してそのビットデータＢＤをアキュムレータアレイ２０に供給する際の、画素ラインＬＰの選択順序（読出順序）を決定する。そして、アドレッサ３０は、その決定結果に基づいて、複数の読出制御信号ＳＲＣＬを生成するとともに、この複数の読出制御信号ＳＲＣＬに応じた複数の選択制御信号ＳＳＥＬを生成する。これにより、検出通知を行った画素１１（画素１１Ａ）に係る読出制御信号ＳＲＣＬが高レベルになるとともに、その画素１１Ａに対応するアキュムレータ２１（アキュムレータ２１Ａ）に係る選択制御信号ＳＳＥＬが高レベルになる。画素１１では、この読出制御信号ＳＲＣＬに基づいて、スイッチ１８がオン状態になり、画素１１がビットデータＢＤを読出線ＲＤＬに出力する。また、アキュムレータ２１では、この選択制御信号ＳＳＥＬに基づいて、論理積回路２２が、読出線ＲＤＬにおけるこのビットデータＢＤをアキュムレータ回路２３に供給する。そして、アキュムレータ回路２３は、このビットデータＢＤに基づいて、積算動作を行う。その後、画素１１Ａに係る読出制御信号ＳＲＣＬが低レベルになるとともに、アキュムレータ２１Ａに係る選択制御信号ＳＳＥＬが低レベルになると、画素１１Ａは検出通知を取り下げる。
【００６２】
そして、露光期間が終了すると、その後、アドレッサ３０は、複数の出力制御信号ＳＯＣＬ１を用いて、画素アレイ１０における画素１１を順次選択するとともに、複数の出力制御信号ＳＯＣＬ２を用いてアキュムレータアレイ２０におけるアキュムレータ２１を順次選択する。画素１１では、出力制御信号ＳＯＣＬ１が高レベルになると、スイッチ部１９がオン状態になる。これにより、画素１１は、カウンタ１５における８ビット分のデータ（ビットＢ７〜Ｂ０）を出力線ＯＰＬ１に出力する。同様に、アキュムレータ２１では、出力制御信号ＳＯＣＬ２が高レベルになると、スイッチ部２４がオン状態になる。これにより、アキュムレータ２１は、アキュムレータ回路２３における８ビット分のデータ（ビットＢ１５〜Ｂ８）を出力線ＯＰＬ２に出力する。出力部４０は、画素アレイ１０から供給された８ビット分のデータ（ビットＢ７〜Ｂ０）、およびアキュムレータアレイ２０から供給された８ビット分のデータ（ビットＢ１５〜Ｂ８）に基づいて、画像信号Ｓoutを生成する。
【００６３】
（詳細動作）
撮像装置１において、画素アレイ１０における画素１１のそれぞれは、フレーム期間Ｆにおいて、検出したフォトンの数をカウントする。以下に、この動作について詳細に説明する。
【００６４】
図１１は、画素アレイ１０およびアキュムレータアレイ２０のフレーム期間Ｆにおける動作の一例を表すものである。
【００６５】
撮像装置１は、タイミングｔ０〜ｔ１の期間において、画素アレイ１０における複数の画素１１に対して、垂直方向（縦方向）において上から順に線順次走査を行うことにより、画素ラインＬＰ単位でリセット駆動Ｄ１を行う。具体的には、アドレッサ３０は、複数のリセット信号ＳＲＳＬ１を複数のリセット線ＲＳＬ１にそれぞれ印加することにより、画素ラインＬＰ単位で、画素１１におけるカウンタ１５を順次リセットさせる。これにより、カウンタ１５では、カウント値がリセットされ、その後にカウント動作が開始される。このようにして、複数の画素１１のそれぞれにおいて、露光期間Ｐ１が順次開始される。
【００６６】
この露光期間Ｐ１では、画素１１のカウンタ１５は、受光素子１２がフォトンを検出する度に、カウント値をインクリメントする。これにより、カウンタ１５は、受光素子１２が検出したフォトンの数に応じたカウント値を格納する。そして、カウンタ１５のビットＢ７のデータ（ビットデータＢＤ）が示す信号が高レベルになると、この画素１１は、アドレッサ３０に対して通知信号ＳＮＯＬを供給することにより検出通知を行う。アドレッサ３０は、この通知信号ＳＮＯＬに基づいて読出順序を決定し、その決定結果に基づいて、複数の読出制御信号ＳＲＣＬを生成する。また、アドレッサ３０は、この複数の読出制御信号ＳＲＣＬに応じた複数の選択制御信号ＳＳＥＬを生成する。これにより、検出通知を行った画素１１（画素１１Ａ）に係る読出制御信号ＳＲＣＬが高レベルになるとともに、その画素１１Ａに対応するアキュムレータ２１（アキュムレータ２１Ａ）に係る選択制御信号ＳＳＥＬが高レベルになる。画素１１Ａは、ビットデータＢＤをアキュムレータ２１Ａに供給し、アキュムレータ２１Ａは、このビットデータＢＤに基づいて積算動作を行う。そして、その後に画素１１Ａに係る読出制御信号ＳＲＣＬおよびアキュムレータ２１Ａに係る選択制御信号ＳＳＥＬが低レベルになると、画素１１Ａは検出通知を取り下げる。
【００６７】
そして、撮像装置１は、タイミングｔ２〜ｔ３の期間において、画素アレイ１０における複数の画素１１に対して、垂直方向（縦方向）において上から順に線順次走査を行うことにより、画素ラインＬＰ単位で出力駆動Ｄ３１を行うとともに、アキュムレータアレイ２０における複数のアキュムレータ２１に対して、垂直方向において上から順に線順次走査を行うことにより、アキュムレータラインＬＡ単位で出力駆動Ｄ３２を行う。具体的には、アドレッサ３０は、複数の出力制御信号ＳＯＣＬ１を複数の出力制御線ＯＣＬ１にそれぞれ印加することにより、画素ラインＬＰ単位で、画素１１に、８ビット分のデータ（ビットＢ７〜Ｂ０）を出力線ＯＰＬ１に順次出力させる。また、アドレッサ３０は、複数の出力制御信号ＳＯＣＬ２を複数の出力制御線ＯＣＬ２にそれぞれ印加することにより、アキュムレータラインＬＡ単位で、アキュムレータ２１に、８ビット分のデータ（ビットＢ１５〜Ｂ８）を出力線ＯＰＬ２に順次出力させる。そして、出力部４０は、画素アレイ１０から供給された８ビット分のデータ（ビットＢ７〜Ｂ０）、およびアキュムレータアレイ２０から供給された８ビット分のデータ（ビットＢ１５〜Ｂ８）に基づいて、画像信号Ｓoutを生成する。
【００６８】
このようにして、撮像装置１は、フレーム期間Ｆにおいて、フレーム画像を生成する。これ以降、撮像装置１は、このタイミングｔ０〜ｔ３の動作を繰り返す。
【００６９】
（読出順序の決定について）
アドレッサ３０は、露光期間Ｐ１において、通知信号ＳＮＯＬに基づいて読出順序を決定し、その決定結果に基づいて、複数の読出制御信号ＳＲＣＬを生成する。以下に、この動作について詳細に説明する。なお、以下では、説明の便宜上、アドレッサ３０の選択部３３に、４つの入力端子Ａ（入力端子Ａ１〜Ａ４）および４つの出力端子Ｙ（出力端子Ｙ１〜Ｙ４）を設けた例で説明する。
【００７０】
図１２は、アドレッサ３０の一動作例を表すものであり、（Ａ）は１行目に係るインバータ３２が出力する信号ＳＮＯ１の波形を示し、（Ｂ）は２行目に係るインバータ３２が出力する信号ＳＮＯ２の波形を示し、（Ｃ）は３行目に係るインバータ３２が出力する信号ＳＮＯ３の波形を示し、（Ｄ）は４行目に係るインバータ３２が出力する信号ＳＮＯ４の波形を示し、（Ｅ）は１行目に係る読出制御信号ＳＲＣＬ１の波形を示し、（Ｆ）は２行目に係る読出制御信号ＳＲＣＬ２の波形を示し、（Ｇ）は３行目に係る読出制御信号ＳＲＣＬ３の波形を示し、（Ｈ）は４行目に係る読出制御信号ＳＲＣＬ４の波形を示す。例えば、図１２（Ａ）に示した信号ＳＮＯ１は、１行目の画素ラインＬＰに係る通知信号ＳＮＯＬの反転信号である。よって、この信号ＳＮＯ１が高レベルである期間は、１行目の画素１１が検出通知を行っている期間を示す。図１２（Ｂ）〜（Ｄ）についても同様である。また、図１２（Ｅ）に示した読出制御信号ＳＲＣＬ１が高レベルである期間は、１行目の画素１１がビットデータＢＤを読出線ＲＤＬに出力している期間を示す。図１２（Ｆ）〜（Ｈ）についても同様である。また、図１２（Ｅ）に示した１行目に係る読出制御信号ＳＲＣＬ１の波形は、１行目に係る選択制御信号ＳＳＥＬ１の波形と同様であり、図１２（Ｆ）に示した２行目に係る読出制御信号ＳＲＣＬ２の波形は、２行目に係る選択制御信号ＳＳＥＬ２の波形と同様であり、図１２（Ｇ）に示した３行目に係る読出制御信号ＳＲＣＬ３の波形は、３行目に係る選択制御信号ＳＳＥＬ３の波形と同様であり、図１２（Ｈ）に示した４行目に係る読出制御信号ＳＲＣＬ４の波形は、４行目に係る選択制御信号ＳＳＥＬ４の波形と同様である。
【００７１】
アドレッサ３０の選択部３３は、信号ＳＮＯ１〜ＳＮＯ４に基づいて読出順序を決定する。その際、選択部３３は、この例では、４行目、３行目、２行目、１行目の順に優先順位を設定する優先順位パターンＰＡＴＡ（図８Ａ）を用いて読出順序を決定する。そして、選択部３３は、その決定結果に基づいて、読出周期Ｔ０ごとに、４つの読出制御信号ＳＲＣＬ１〜ＳＲＣＬ４を生成する。以下に、この動作について詳細に説明する。
【００７２】
まず、タイミングｔ１１よりも前の期間において、この例では、２行目のある画素１１、３行目のある画素１１、および１行目のある画素１１が、この順に検出通知を行う。これにより、信号ＳＮＯ２、信号ＳＮＯ３、および信号ＳＮＯ１が、この順に低レベルから高レベルに変化する（図１２（Ａ）〜（Ｃ））。
【００７３】
（タイミングｔ１１〜ｔ１２）
次に、タイミングｔ１１において、選択部３３は、読出制御信号ＳＲＣＬ３を低レベルから高レベルに変化させる（図１２（Ｇ））。すなわち、タイミングｔ１１において、信号ＳＮＯ１〜ＳＮＯ３は高レベルであるので、選択部３３は、優先順位パターンＰＡＴＡに基づいて、３行目の画素１１を優先すべく、読出制御信号ＳＲＣＬ３を低レベルから高レベルに変化させる。これと同時に、アドレッサ３０は、アキュムレータアレイ２０における３行目のアキュムレータ２１に係る選択制御信号ＳＳＥＬ３を低レベルから高レベルに変化させる。
【００７４】
３行目の画素１１のそれぞれでは、この読出制御信号ＳＲＣＬ３に応じて、スイッチ１８がオン状態になる。これにより、この画素１１は、ビットデータＢＤを読出線ＲＤＬに出力する。また、この画素１１に対応する３行目のアキュムレータ２１では、選択制御信号ＳＳＥＬ３に応じて、論理積回路２２が、読出線ＲＤＬにおける信号（ビットデータＢＤ）を、アキュムレータ回路２３に供給する。このようにして、３行目の画素１１からビットデータＢＤが読み出され、読み出されたビットデータＢＤが、読出線ＲＤＬを介して、この画素１１に対応するアキュムレータ２１に供給される。
【００７５】
この例では、タイミングｔ１１〜ｔ１２の期間において、４行目のある画素１１が検出通知を行う。これにより、信号ＳＮＯ４が、タイミングｔ１１〜ｔ１２の期間において、低レベルから高レベルに変化する（図１２（Ｄ））。
【００７６】
（タイミングｔ１２〜ｔ１３）
次に、タイミングｔ１２において、選択部３３は、読出制御信号ＳＲＣＬ３を高レベルから低レベルに変化させる（図１２（Ｇ））。これと同時に、アドレッサ３０は、アキュムレータアレイ２０における３行目のアキュムレータ２１に係る選択制御信号ＳＳＥＬ３を高レベルから低レベルに変化させる。その結果、３行目の画素１１のそれぞれではスイッチ１８がオフ状態になり、３行目のアキュムレータ２１のそれぞれでは論理積回路２２がアキュムレータ回路２３へのビットデータＢＤの供給を停止する。これにより、３行目の画素１１からのビットデータＢＤの読み出しは終了する。また、３行目の画素１１のうちの検出通知を行った画素１１では、通知制御回路１６が読出制御信号ＳＲＣＬ３に基づいてトランジスタ１７をオフ状態にするので、この画素１１は検出通知を取り下げる。これにより、信号ＳＮＯ３が高レベルから低レベルになる（図１２（Ｃ））。
【００７７】
また、このタイミングｔ１２において、選択部３３は、読出制御信号ＳＲＣＬ４を低レベルから高レベルに変化させる（図１２（Ｈ））。すなわち、タイミングｔ１２において、信号ＳＮＯ１，ＳＮＯ２，ＳＮＯ４は高レベルであるので、選択部３３は、優先順位パターンＰＡＴＡに基づいて、４行目の画素１１を優先すべく、読出制御信号ＳＲＣＬ４を低レベルから高レベルに変化させる。これと同時に、アドレッサ３０は、アキュムレータアレイ２０における４行目のアキュムレータ２１に係る選択制御信号ＳＳＥＬ４を低レベルから高レベルに変化させる。これにより、４行目の画素１１からビットデータＢＤが読み出され、読み出されたビットデータＢＤが、読出線ＲＤＬを介して、この画素１１に対応するアキュムレータ２１に供給される。
【００７８】
（タイミングｔ１３〜ｔ１４）
次に、タイミングｔ１３において、選択部３３は、読出制御信号ＳＲＣＬ４を高レベルから低レベルに変化させる（図１２（Ｈ））。これと同時に、アドレッサ３０は、アキュムレータアレイ２０における４行目のアキュムレータ２１に係る選択制御信号ＳＳＥＬ４を高レベルから低レベルに変化させる。これにより、４行目の画素１１からのビットデータＢＤの読み出しは終了する。また、４行目の画素１１のうちの検出通知を行った画素１１では、通知制御回路１６が読出制御信号ＳＲＣＬ４に基づいてトランジスタ１７をオフ状態にするので、この画素１１は検出通知を取り下げる。これにより、信号ＳＮＯ４が高レベルから低レベルになる（図１２（Ｄ））。
【００７９】
また、このタイミングｔ１３において、選択部３３は、読出制御信号ＳＲＣＬ２を低レベルから高レベルに変化させる（図１２（Ｆ））。すなわち、タイミングｔ１３において、信号ＳＮＯ１，ＳＮＯ２は高レベルであるので、選択部３３は、優先順位パターンＰＡＴＡに基づいて、２行目の画素１１を優先すべく、読出制御信号ＳＲＣＬ２を低レベルから高レベルに変化させる。これと同時に、アドレッサ３０は、アキュムレータアレイ２０における２行目のアキュムレータ２１に係る選択制御信号ＳＳＥＬ２を低レベルから高レベルに変化させる。これにより、２行目の画素１１からビットデータＢＤが読み出され、読み出されたビットデータＢＤが、読出線ＲＤＬを介して、この画素１１に対応するアキュムレータ２１に供給される。
【００８０】
この例では、タイミングｔ１３〜ｔ１４の期間において、４行目のある画素１１および３行目のある画素１１が、この順に検出通知を行う。これにより、信号ＳＮ４および信号ＳＮ３が、タイミングｔ１３〜ｔ１４の期間において、この順に低レベルから高レベルに変化する（図１２（Ｃ），（Ｄ））。
【００８１】
（タイミングｔ１４〜ｔ１５）
次に、タイミングｔ１４において、選択部３３は、読出制御信号ＳＲＣＬ２を高レベルから低レベルに変化させる（図１２（Ｆ））。これと同時に、アドレッサ３０は、アキュムレータアレイ２０における２行目のアキュムレータ２１に係る選択制御信号ＳＳＥＬ２を高レベルから低レベルに変化させる。これにより、２行目の画素１１からのビットデータＢＤの読み出しは終了する。また、２行目の画素１１のうちの検出通知を行った画素１１では、通知制御回路１６が読出制御信号ＳＲＣＬ２に基づいてトランジスタ１７をオフ状態にするので、この画素１１は検出通知を取り下げる。これにより、信号ＳＮＯ２が高レベルから低レベルになる（図１２（Ｂ））。
【００８２】
また、このタイミングｔ１４において、選択部３３は、読出制御信号ＳＲＣＬ４を低レベルから高レベルに変化させる（図１２（Ｈ））。すなわち、タイミングｔ１４において、信号ＳＮＯ１，ＳＮＯ３，ＳＮＯ４は高レベルであるので、選択部３３は、優先順位パターンＰＡＴＡに基づいて、４行目の画素１１を優先すべく、読出制御信号ＳＲＣＬ４を低レベルから高レベルに変化させる。これと同時に、アドレッサ３０は、アキュムレータアレイ２０における４行目のアキュムレータ２１に係る選択制御信号ＳＳＥＬ４を低レベルから高レベルに変化させる。これにより、４行目の画素１１からビットデータＢＤが読み出され、読み出されたビットデータＢＤが、読出線ＲＤＬを介して、この画素１１に対応するアキュムレータ２１に供給される。
【００８３】
（タイミングｔ１５〜ｔ１９）
これ以降、撮像装置１は同様に動作する。具体的には、タイミングｔ１５〜ｔ１６の期間において、選択部３３は、３行目の画素１１を優先すべく、読出制御信号ＳＲＣＬ３を高レベルにする（図１２（Ｇ））。これにより、３行目の画素１１からビットデータＢＤが読み出され、読み出されたビットデータＢＤが、読出線ＲＤＬを介して、この画素１１に対応するアキュムレータ２１に供給される。
【００８４】
また、タイミングｔ１６〜ｔ１７の期間において、選択部３３は、１行目の画素１１を優先すべく、読出制御信号ＳＲＣＬ１を高レベルにする（図１２（Ｅ））。これにより、１行目の画素１１からビットデータＢＤが読み出され、読み出されたビットデータＢＤが、読出線ＲＤＬを介して、この画素１１に対応するアキュムレータ２１に供給される。
【００８５】
また、タイミングｔ１７〜ｔ１８の期間において、選択部３３は、２行目の画素１１を優先すべく、読出制御信号ＳＲＣＬ２を高レベルにする（図１２（Ｆ））。これにより、２行目の画素１１からビットデータＢＤが読み出され、読み出されたビットデータＢＤが、読出線ＲＤＬを介して、この画素１１に対応するアキュムレータ２１に供給される。
【００８６】
また、タイミングｔ１８〜ｔ１９の期間において、選択部３３は、４行目の画素１１を優先すべく、読出制御信号ＳＲＣＬ４を高レベルにする（図１２（Ｈ））。これにより、４行目の画素１１からビットデータＢＤが読み出され、読み出されたビットデータＢＤが、読出線ＲＤＬを介して、この画素１１に対応するアキュムレータ２１に供給される。
【００８７】
この例では、選択部３３は、図８Ａに示した優先順位パターンＰＡＴＡを用いて読出順序を決定したが、優先順位パターンＰＡＴは、フレーム期間Ｆの期間内において変化する。具体的には、優先順位切替部３４が、フレーム期間Ｆの期間内において、優先順位パターンＰＡＴを複数回切り替えるように指示を行う。これにより、選択部３３は、あるフレーム期間Ｆにおいて、様々な優先順位パターンＰＡＴを順次用いて読出順序を決定する。その結果、撮像装置１では、画素１１が検出通知を行ってから、その画素１１からビットデータＢＤが読み出されるまでの読出待機時間の偏りを抑えることができる。すなわち、優先順位パターンＰＡＴＡでは、４行目、３行目、２行目、１行目の順に優先順位を設定しているので、図１２に示したように、例えば、４行目の画素１１が検出通知を行った場合には、この４行目の画素１１からビットデータＢＤがすぐに読み出されるが、１行目の画素１１が検出通知を行った場合には、この１行目の画素１１からビットデータＢＤが読み出されるまでに時間がかかるおそれがある。その結果、例えば、この１行目の画素１１からビットデータＢＤが読み出されないこともあり得る。選択部３３は、あるフレーム期間Ｆにおいて、様々な優先順位パターンＰＡＴを順次用いて読出順序を決定する。これにより、例えば、他の優先順位パターンＰＡＴを用いる場合には、１行目の画素１１が検出通知を行った場合に、１行目の画素１１からビットデータＢＤがすぐに読み出されることができるので、読出待機時間の偏りを抑えることができる。その結果、撮像装置１では、例えば、ある行の画素１１からビットデータＢＤが読み出されないおそれを低減することができる。
【００８８】
以上のように、撮像装置１では、画素アレイ１０に加え、アキュムレータアレイ２０を設け、画素アレイ１０における画素１１、およびアキュムレータアレイ２０におけるその画素１１に対応するアキュムレータ２１が、フォトンの数に応じたカウント値を格納するようにした。これにより、撮像装置１では、画素１１のサイズを小さくしつつ、その画素１１が格納可能なカウント値を多くすることができる。すなわち、例えば、アキュムレータアレイ２０を設けない場合には、画素アレイ１０の画素１１のみがカウント値を格納するので、格納可能なカウント値が少なくなってしまう。また、この場合において、画素１１におけるカウンタ１５のビット数を増やした場合には、画素１１のサイズが大きくなってしまう。一方、撮像装置１では、画素アレイ１０に加え、アキュムレータアレイ２０を設けるようにしたので、画素１１およびアキュムレータ２１が、フォトンの数に応じたカウント値を格納することができる。具体的には、この例では、画素１１におけるカウンタ１５と、この画素１１に対応するアキュムレータ２１におけるアキュムレータ回路２３とが、１６ビットのカウンタを構成する。これにより、撮像装置１では、画素１１のサイズを小さくしつつ、その画素１１が格納可能なカウント値を多くすることができる。
【００８９】
また、撮像装置１では、画素１１におけるカウンタ１５に格納されたデータに基づいて、その画素１１からのビットデータＢＤの読出動作を制御するようにした。具体的には、まず、画素１１が、カウンタ１５のビットＢ７のデータ（ビットデータＢＤ）が示す信号が高レベルになったときに、通知線ＮＯＬの電圧（通知信号ＳＮＯＬ）を低レベル（アクティブ）にすることにより、アドレッサ３０に対して検出通知を行うようにした。そして、アドレッサ３０は、この検出通知に基づいて、読出制御信号ＳＲＣＬおよび選択制御信号ＳＳＥＬを生成し、その画素１１からビットデータＢＤを読み出してそのビットデータＢＤをアキュムレータアレイ２０に供給するようにした。これにより、撮像装置１では、画素１１が検出したフォトンの数についての情報をタイムリーにアキュムレータ２１に供給することができる。
【００９０】
すなわち、例えば、アドレッサが線順次走査を行うことにより、画素からビットデータＢＤを読み出すようにした場合には、画素アレイにおけるある一部の領域における画素が多くのフォトンを検出した場合に、ビットデータＢＤの読み出しが間に合わないおそれがある。つまり、この場合には、各画素において、ビットデータＢＤが読み出されてから次にビットデータＢＤが読み出されるまでの時間が決まっているので、この時間において、その画素が多くのフォトンを検出した場合には、例えばカウンタがオーバーフローしてしまうおそれがある。この場合には、撮像動作により得られた画像の画質が低下するおそれがある。一方、撮像装置１では、画素１１のカウンタ１５に格納されたデータに基づいて、その画素１１からのビットデータＢＤの読出動作を制御するようにした。これにより、撮像装置１では、例えば、多くのフォトンを検出した画素１１から、優先的に、ビットデータＢＤを読み出すことができる。このように、撮像装置１では、画素１１が検出したフォトンの数についての情報をタイムリーにアキュムレータ２１に供給することができるので、例えば、カウンタがオーバーフローするおそれを低減することができる。その結果、撮像装置１では、撮像動作により得られた画像の画質を高めることができる。
【００９１】
また、撮像装置１では、このように、画素１１のカウンタ１５に格納されたデータに基づいて、その画素１１からのビットデータＢＤの読出動作を制御するようにしたので、消費電力を低減することができる。すなわち、例えば、アドレッサが線順次走査を行うことにより、画素からビットデータＢＤを読み出すようにした場合には、画素１１がフォトンを検出したかどうかにかかわらず、全ての画素１１からビットデータＢＤの読み出しを行うので、消費電力が増加するおそれがある。一方、撮像装置１では、例えば、フォトンを殆ど検出しない画素１１に対して読出動作を行う頻度を下げることができるので、消費電力を低減することができる。
【００９２】
また、撮像装置１では、１列分の複数の画素１１のそれぞれから読み出されたビットデータＢＤは、時分割的に、読出線ＲＤＬを介して、１列分の複数のアキュムレータ２１のうちの対応するアキュムレータ２１に供給されるようにした。そして、撮像装置１では、アドレッサ３０が、複数の行の画素１１から検出通知を受け取った場合には、それらの複数の行のうちのいずれかを優先するようにしたので、例えば複数の行の画素１１から同時に検出通知を受け取った場合でも、これらの複数の行の画素１１からビットデータＢＤを順次読み出すことができる。
【００９３】
また、撮像装置１では、複数の行の画素１１から検出通知を受け取った場合において、フレーム期間Ｆの期間内において、優先順位を切り替えるようにした。具体的には、選択部３３は、あるフレーム期間Ｆにおいて、様々な優先順位パターンＰＡＴを順次用いて読出順序を決定するようにした。これにより、撮像装置１では、画素１１からビットデータＢＤが読み出されるまでの読出待機時間の偏りを抑えることができ、その結果、画質を高めることができる。
【００９４】
［効果］
以上のように本実施の形態では、画素アレイに加えアキュムレータアレイを設け、画素アレイにおける画素、およびアキュムレータアレイにおけるその画素に対応するアキュムレータが、フォトンの数に応じたカウント値を格納するようにしたので、画素のサイズを小さくしつつ、その画素が格納可能なカウント値を多くすることができる。
【００９５】
本実施の形態では、画素のカウンタに格納されたデータに基づいて、その画素からのビットデータの読出動作を制御するようにしたので、画素が検出したフォトンの数についての情報をタイムリーにアキュムレータに供給することができるとともに、消費電力を低減することができる。
【００９６】
本実施の形態では、複数の行の画素から検出通知を受け取った場合には、それらの複数の行のうちのいずれかを優先するようにしたので、例えば複数の行の画素から同時に検出通知を受け取った場合でも、これらの複数の行の画素からビットデータを順次読み出すことができる。
【００９７】
本実施の形態では、複数の行の画素から検出通知を受け取った場合において、フレーム期間の期間内において、優先順位を切り替えるようにしたので、画素からビットデータが読み出されるまでの読出待機時間の偏りを抑えることができ、その結果、画質を高めることができる。
【００９８】
［変形例１−１］
上記実施の形態では、図２，３に示したように、画素アレイ１０における１行分の画素１１のトランジスタ１７のドレインを通知線ＮＯＬに接続するとともに、この通知線ＮＯＬをプルアップしたが、これに限定されるものではない。すなわち、図１３に示す本実施の形態の構成の他、例えば、図１４，１５に示すように構成してもよい。なお、図１３〜１５は、撮像装置における、検出通知に係る部分のみを描いている。
【００９９】
図１４に示した撮像装置は、画素アレイ１０Ｂと、アドレッサ３０Ｂとを備えている。画素アレイ１０Ｂは、複数の画素１１Ｂを有している。画素１１Ｂは、論理和回路１７Ｂを有している。論理和回路１７Ｂは、この例では、通知制御回路１６から出力される通知制御信号ＳＮＯＢと、その画素１１Ｂの左側の画素１１Ｂの論理和回路１７Ｂの出力信号との論理和（ＯＲ）を求めるものである。すなわち、１行分の画素１１Ｂにおける複数の論理和回路１７Ｂは、デイジーチェーン接続される。このように構成しても、画素１１Ｂは、アドレッサ３０Ｂに対して検出通知を行うことができる。
【０１００】
図１５に示した撮像装置は、画素アレイ１０Ｃと、アドレッサ３０Ｃを備えている。画素アレイ１０Ｃは、複数の画素１１Ｃと、複数の論理和回路１７Ｃとを有している。画素１１Ｃは、通知制御回路１６が生成した通知制御信号ＳＮＯＢを出力する。複数の論理和回路１７Ｃは、これらの複数の通知制御信号ＳＮＯＢに基づいて、アドレッサ３０Ｃに対して検出通知を行う。具体的には、この例では、例えば、複数の論理和回路１７Ｃのうちの論理和回路１７Ｃ１が、左から１番目の画素１１Ｃから出力された通知制御信号ＳＮＯＢと、左から２番目の画素１１Ｃから出力された通知制御信号ＳＮＯＢとの論理和（ＯＲ）を求め、論理和回路１７Ｃ２が、左から３番目の画素１１Ｃから出力された通知制御信号ＳＮＯＢと、左から４番目の画素１１Ｃから出力された通知制御信号ＳＮＯＢとの論理和（ＯＲ）を求める。そして、複数の論理和回路１７Ｃのうちの、デイジーチェーン接続された複数の論理和回路１７Ｃ３が、論理和回路１７Ｃ１の出力信号および論理和回路１７Ｃ２の出力信号に基づいて、アドレッサ３０Ｃに対して検出通知を行う。
【０１０１】
［変形例１−２］
上記実施の形態では、図４に示したように、カウンタ１５のビットＢ７をビットデータＢＤとして用い、このビットデータＢＤに基づいて検出通知を行うとともに、このビットデータＢＤを読み出すようにしたが、これに限定されるものではない。すなわち、図１６に示す本実施の形態の構成の他、例えば、図１７に示すように、カウンタ１５のビットＢ７以外のビットをビットデータＢＤとして用いてもよい。この図１７の例では、カウンタ１５のビットＢ５をビットデータＢＤとして用いている。また、カウンタ１５における複数のビットに基づいてビットデータＢＤを生成してもよい。具体的には、例えば、カウンタ１５のビットＢ７およびビットＢ６の論理積を求める論理積回路を設け、求めた結果をビットデータＢＤとして用いてもよい。
【０１０２】
また、例えば、カウンタ１５のカウント値と基準値とを比較し、その比較結果に基づいて、ビットデータＢＤを生成してもよい。図１８は、本変形例に係る画素における、ビットデータＢＤを生成する回路の一構成例を表すものである。この画素は、基準コード供給回路１５Ｄ１と、カウント値比較回路１５Ｄ２とを有している。基準コード供給回路１５Ｄ１は、基準値を８ビットの基準コードとして保持するとともに、この基準コードをカウント値比較回路１５Ｄ２に供給するものである。カウント値比較回路１５Ｄ２は、カウンタ１５から供給された８ビット分のデータ（ビットＢ７〜Ｂ０）と、基準コード供給回路１５Ｄ１から供給された８ビットの基準コードとを比較し、比較結果に基づいてビットデータＢＤを生成するものである。
【０１０３】
カウント値比較回路１５Ｄ２は、例えば、図１９に示したように、ロジックコンパレータであってもよい。この例では、カウント値比較回路１５Ｄ２は、８つの反転排他的論理和回路（ＥＸ−ＮＯＲ）を用いて、カウンタ１５から供給された８ビット分のデータ（ビットＢ７〜Ｂ０）と、基準コード供給回路１５Ｄ１から供給された８ビットの基準コードとを比較する。そして、カウント値比較回路１５Ｄ２は、カウンタ１５のカウント値と基準値とが一致した場合に、ビットデータＢＤを“１”にする。
【０１０４】
また、カウント値比較回路１５Ｄ２は、例えば、フルアダーを用いてもよい。この場合には、例えば、フルアダーのキャリービットをビットデータＢＤにすることができる。これにより、カウント値比較回路１５Ｄ２は、例えば、カウンタ１５のカウント値と基準値との大小比較結果に基づいて、ビットデータＢＤを“１”にすることができる。
【０１０５】
［変形例１−３］
上記実施の形態では、画素１１に複数ビット分のデータを格納するカウンタ１５を設けたが、これに限定されるものではなく、これに代えて、例えば、図２０に示す撮像装置１Ｅのように、画素に１ビット分のデータを格納するラッチ回路を設けてもよい。この撮像装置１Ｅは、画素アレイ１０Ｅと、アドレッサ３０Ｅと、出力部４０Ｅとを有している。画素アレイ１０Ｅは、複数のリセット線ＲＳＬ１と、複数の読出制御線ＲＣＬと、複数の通知線ＮＯＬと、複数の読出線ＲＤＬと、複数の画素１１Ｅを有している。画素１１Ｅは、受光素子１２と、抵抗素子１３と、インバータ１４と、ＳＲ（セット／リセット）ラッチ１５Ｅと、トランジスタ１７と、スイッチ１８とを有している。ＳＲラッチ１５Ｅのセット端子にはインバータ１４の出力信号が供給され、リセット端子はリセット線ＲＳＬ１に接続される。ＳＲラッチ１５Ｅは、格納しているデータを出力端子からビットデータＢＤとして出力する。ここで、ＳＲラッチ１５Ｅは、本開示における「格納部」の一具体例に対応する。
【０１０６】
この構成により、画素アレイ１０Ｅにおける画素１１Ｅのそれぞれでは、受光素子１２がフォトンを検出し、ＳＲラッチ１５Ｅがセットされる。そして、ＳＲラッチ１５Ｅの出力信号（ビットデータＢＤ）が高レベルになると、トランジスタ１７がオン状態になる。このようにして、画素１１Ｅは、アドレッサ３０Ｅに対して、フォトンを検出した旨の検出通知を行う。この検出通知に基づいて読出制御信号ＳＲＣＬが高レベルになると、スイッチ１８はオン状態になり、画素１１Ｅは、ビットデータＢＤを読出線ＲＤＬに出力する。これにより、この画素１１Ｅは、このビットデータＢＤを、読出線ＲＤＬを介して、アキュムレータアレイ２０における、この画素１１Ｅに対応するアキュムレータ２１に供給する。そして、その後に、リセット信号ＳＲＳＬ１が高レベルになると、ＳＲラッチ１５Ｅがリセットされる。これにより、トランジスタ１７がオフ状態になり、画素１１Ｅは検出通知を取り下げる。
【０１０７】
［変形例１−４］
上記実施の形態では、画素１１にカウンタ１５を設けたが、これに限定されるものではなく、これに代えて、例えば、図２１に示す撮像装置１Ｆのように、画素にカウンタを設けなくてもよい。この撮像装置１Ｆは、画素アレイ１０Ｆと、アドレッサ３０Ｆと、出力部４０Ｆとを備えている。画素アレイ１０Ｆは、複数の制御線ＣＴＬと、複数の読出制御線ＲＣＬと、複数の通知線ＮＯＬと、複数の読出線ＲＤＬと、複数の画素１１Ｆを有している。複数の制御線ＣＴＬのそれぞれは、図２１における横方向に延伸するものであり、一端はアドレッサ３０Ｆに接続される。この制御線ＣＴＬには、アドレッサ３０Ｆにより、制御信号ＳＣＴＬが印加される。画素１１Ｆは、受光素子１２と、トランジスタ１３Ｆと、通知制御回路１６と、トランジスタ１７，１８Ｆ，１９Ｆとを有している。トランジスタ１３Ｆは、Ｐ型のＭＯＳトランジスタであり、ソースには電圧Ｖ１が供給され、ゲートは制御線ＣＴＬに接続され、ドレインは受光素子１２のカソードおよびインバータ１４の入力端子に接続される。この例では、インバータ１４は、ビットデータＢＤを生成する。すなわち、この例では、トランジスタ１３Ｆがオフ状態であるときに、受光素子１２が、フォトンを検出するとともに、１ビット分のデータを格納する。そして、インバータ１４が、受光素子１２が格納するデータに基づいてビットデータＢＤを生成する。トランジスタ１８Ｆ，１９Ｆは、Ｎ型のＭＯＳトランジスタである。トランジスタ１８ＦのゲートにはビットデータＢＤが示す電圧が供給され、ドレインには電圧Ｖ１が供給され、ソースはトランジスタ１９Ｆのドレインに接続される。トランジスタ１９Ｆのゲートは読出制御線ＲＣＬに接続され、ドレインはトランジスタ１８Ｆのソースに接続され、ソースは読出線ＲＤＬに接続される。ここで、受光素子１２は、本開示における「受光素子」および「格納部」の一具体例に対応する。
【０１０８】
この構成により、画素アレイ１０Ｆにおける画素１１Ｆのそれぞれでは、制御信号ＳＣＴＬが高レベルである期間において、トランジスタ１３Ｆがオフ状態になり、受光素子１２が、フォトンを検出するとともに、１ビット分のデータを格納する。そして、ビットデータＢＤが示す信号が高レベルになると、通知制御回路１６は通知制御信号ＳＮＯＢを高レベルにし、トランジスタ１７がオン状態になる。このようにして、画素１１Ｆは、アドレッサ３０Ｆに対して、フォトンを検出した旨の検出通知を行う。この検出通知に基づいて読出制御信号ＳＲＣＬが高レベルになると、トランジスタ１９Ｆがオン状態になり、トランジスタ１８Ｆのソースが読出線ＲＤＬに接続される。これにより、この画素１１Ｆは、このビットデータＢＤを、読出線ＲＤＬを介して、アキュムレータアレイ２０における、この画素１１Ｆに対応するアキュムレータ２１に供給する。そして、制御信号ＳＣＴＬが一旦低レベルになった後に高レベルになる。これにより、受光素子１２は、フォトンを検出することができるようになる。
【０１０９】
［変形例１−５］
上記実施の形態では、通知制御回路１６は、ビットデータＢＤが示す信号が低レベルから高レベルに変化した場合に通知制御信号ＳＮＯＢを高レベルにし、読出制御信号ＳＲＣＬが高レベルから低レベルに変化した場合に通知制御信号ＳＮＯＢを低レベルにしたが、これに限定されるものではない。これに代えて、例えば、図２２に示す撮像装置１Ｇのように、通知制御回路１６をリセット線ＲＳＬ１に接続し、通知制御回路１６が、ビットデータＢＤが示す信号が低レベルから高レベルに変化した場合に通知制御信号ＳＮＯＢを高レベルにし、リセット信号ＳＲＳＬ１が高レベルから低レベルに変化した場合に通知制御信号ＳＮＯＢを低レベルにしてもよい。
【０１１０】
［変形例１−６］
上記実施の形態では、図９に示したように、撮像装置１を半導体チップ１１１，１２１に形成したが、これに限定されるものではない。これに代えて、例えば、撮像装置１を１つの半導体チップに形成してもよい。また、例えば、撮像装置１の画素アレイ１０を半導体チップ１１１，１２１に形成するとともに、アキュムレータアレイ２０および出力部４０を他の半導体チップに形成してもよい。この場合には、図２３に示す撮像装置１Ｈのように構成することができる。この撮像装置１Ｈは、アドレッサ３８Ｈと、デコーダ３９Ｈとを備えている。アドレッサ３８Ｈおよびデコーダ３９Ｈは、撮像装置１（図１）におけるアドレッサ３０に対応している。アドレッサ３８Ｈは、画素アレイ１０を駆動するものである。また、アドレッサ３８Ｈは、画素アレイ１０における、現在駆動を行っている画素ラインＬＰについてのアドレス情報をデコーダ３９Ｈに供給する。デコーダ３９Ｈは、アドレッサ３８Ｈから供給されたアドレス情報に基づいてアキュムレータアレイ２０を駆動する。この構成により、例えば、画素アレイ１０およびアドレッサ３８Ｈを半導体チップ１１１，１２１に形成し、アキュムレータアレイ２０、デコーダ３９Ｈ、および出力部４０を他の半導体チップに形成することができる。
【０１１１】
［変形例１−７］
上記の実施の形態では、図１に示したように、撮像装置１が、画素アレイ１０、アキュムレータアレイ２０、アドレッサ３０、および出力部４０を備えるようにしたが、これに限定されるものではない。これに代えて、例えば、図２４に示す撮像装置１Ｊのように、アキュムレータアレイを備えなくてもよい。この撮像装置１Ｊは、画素アレイ１０と、アドレッサ３８Ｈと、出力部４０Ｊを備えている。アドレッサ３８Ｈは、画素アレイ１０を駆動するものである。また、アドレッサ３８Ｈは、画素アレイ１０における、現在駆動を行っている画素ラインＬＰについてのアドレス情報を出力部４０Ｊに供給する。出力部４０Ｊは、画素アレイ１０の複数の画素１１のそれぞれから読出線ＲＤＬを介して供給されたビットデータＢＤ、画素アレイ１０の複数の画素１１のそれぞれから出力線ＯＰＬ１を介して供給された８ビット分のデータ（ビットＢ７〜Ｂ０）、およびアドレッサ３８Ｈから供給されたアドレス情報に基づいて、画像信号Ｓout2を生成するものである。
【０１１２】
この撮像装置１Ｊでは、画素１１が、アドレッサ３８Ｈに対して検出通知を行うと、アドレッサ３８Ｈは、検出通知を行った画素１１に係る読出制御信号ＳＲＣＬを高レベルにする。これにより、この画素１１を含む１行分の画素１１からビットデータＢＤが読み出される。
【０１１３】
［変形例１−８］
上記の実施の形態では、アドレッサ３０は、画素ラインＬＰ単位で画素アレイ１０を駆動するとともに、アキュムレータラインＬＡ単位でアキュムレータアレイ２０を駆動したが、これに限定されるものではない。すなわち、図２５に示す本実施の形態のようにライン単位で画素アレイ１０およびアキュムレータアレイ２０を駆動する例に限定されず、例えば、図２６に示すように、エリア単位で画素アレイ１０およびアキュムレータアレイ２０を駆動してもよい。この例では、アドレッサ３０は、画素エリアＡＰ単位で画素アレイ１０を駆動するとともに、アキュムレータエリアＡＡ単位でアキュムレータアレイ２０を駆動している。
【０１１４】
［その他の変形例］
また、これらの変形例のうちの２以上を組み合わせてもよい。
【０１１５】
＜２．第２の実施の形態＞
次に、第２の実施の形態に係る撮像装置２について説明する。本実施の形態は、複数の行の画素１１から検出通知を受け取った場合に、最初に検出通知を行った画素１１が属する行から順に読み出すように、読出順序を決定するものである。なお、上記第１の実施の形態に係る撮像装置１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
【０１１６】
図１，２に示したように、撮像装置２は、アドレッサ５０を備えている。アドレッサ５０は、画素アレイ１０およびアキュムレータアレイ２０を駆動するものである。また、アドレッサ５０は、第１の実施の形態に係るアドレッサ３０と同様に、画素アレイ１０から供給された複数の通知信号ＳＮＯＬに基づいて、複数の読出制御信号ＳＲＣＬを生成するようになっている。
【０１１７】
図２７は、アドレッサ５０の一構成例を表すものである。アドレッサ５０は、複数の抵抗素子３１と、複数のインバータ３２と、マスタカウンタ５１と、複数のラッチ５２と、選択部５３と、優先順位切替部３４とを有している。
【０１１８】
マスタカウンタ５１は、時間の経過に応じてカウント値をインクリメントする複数ビット（Ｎビット）のカウンタである。マスタカウンタ５１は、カウント値を示すＮビットのカウントデータＣＤを複数のラッチ５２に供給するようになっている。
【０１１９】
複数のラッチ５２のそれぞれは、インバータ３２から出力された信号ＳＮＯに基づいて、マスタカウンタ５１から供給されたカウントデータＣＤを格納するものである。複数のラッチ５２は、複数のインバータ３２にそれぞれ対応して設けられている。ラッチ５２のデータ入力端子には、マスタカウンタ５１のカウント値が供給され、クロック入力端子には対応するインバータ３２から出力された信号ＳＮＯが供給される。そして、ラッチ５２は、格納するデータ（カウントデータＣＤ）を選択部５３に供給する。ラッチ５２のリセット端子には、選択部５３からリセット信号が供給される。ラッチ５２は、リセットする際、格納するデータを最大値（１１１…１）に設定するようになっている。この構成により、ラッチ５２は、インバータ３２から出力された信号ＳＮＯの立ち上がりタイミングで、マスタカウンタ５１のカウントデータＣＤを格納し、その格納するデータ（カウントデータＣＤ）を選択部５３に供給するようになっている。
【０１２０】
選択部５３は、複数のラッチ５２から供給されたデータ（カウントデータＣＤ）に基づいて読出順序を決定し、その決定結果に基づいて、複数の読出制御線ＲＣＬに印加する複数の読出制御信号ＳＲＣＬを生成するものである。選択部５３は、複数の入力端子Ａ（入力端子Ａ１，Ａ２，…）と、複数の出力端子Ｙ（出力端子Ｙ１，Ｙ２，…）と、複数のリセット出力端子ＲＯ（リセット出力端子ＲＯ１，ＲＯ２，…）を有している。複数の入力端子Ａには、複数のラッチ５２から供給されたデータ（カウントデータＣＤ）がそれぞれ入力される。そして、選択部５３は、複数の出力端子Ｙを介して、複数の読出制御信号ＳＲＣＬをそれぞれ出力する。また、選択部５３は、複数のリセット出力端子ＲＯを介して、複数のラッチ５２にリセット信号をそれぞれ供給するようになっている。
【０１２１】
例えば、画素アレイ１０のある画素１１が、通知線ＮＯＬを介して、アドレッサ５０に対して検出通知を行うと、その通知線ＮＯＬに接続されたインバータ３２は、高レベルの信号ＳＮＯをラッチ５２に供給する。ラッチ５２は、この信号ＳＮＯの立ち上がりタイミングで、マスタカウンタ５１のカウントデータＣＤを格納し、その格納するデータ（カウントデータＣＤ）を選択部５３に供給する。選択部５３は、複数のラッチ５２から供給されたデータ（カウントデータＣＤ）に基づいて読出順序を決定する。具体的には、選択部５３は、複数の行のうち、複数のラッチ５２から供給されたデータ（カウントデータＣＤ）が示す値が一番小さい行から順に読み出すように、読出順序を決定する。これにより、選択部５３は、最初に検出通知を行った画素１１が属する行から順に読み出すように、読出順序を決定することができる。そして、選択部５３は、その決定結果に基づいて複数の読出制御信号ＳＲＣＬを生成する。
【０１２２】
また、選択部５３は、例えば、複数のラッチ５２から供給されたデータ（カウントデータＣＤ）が互いに同じ値を示す場合には、優先順位切替部３４からの指示に基づいて、第１の実施の形態の場合と同様に、優先すべき行についての情報を含む優先順位パターンＰＡＴを用いて、読出順序を決定するようになっている。
【０１２３】
図２８は、アドレッサ５０の一動作例を表すものであり、（Ａ）は１行目に係るインバータ３２が出力する信号ＳＮＯ１の波形を示し、（Ｂ）は２行目に係るインバータ３２が出力する信号ＳＮＯ２の波形を示し、（Ｃ）は３行目に係るインバータ３２が出力する信号ＳＮＯ３の波形を示し、（Ｄ）は４行目に係るインバータ３２が出力する信号ＳＮＯ４の波形を示し、（Ｅ）は１行目に係る読出制御信号ＳＲＣＬ１の波形を示し、（Ｆ）は２行目に係る読出制御信号ＳＲＣＬ２の波形を示し、（Ｇ）は３行目に係る読出制御信号ＳＲＣＬ３の波形を示し、（Ｈ）は４行目に係る読出制御信号ＳＲＣＬ４の波形を示す。
【０１２４】
アドレッサ５０の選択部５３は、複数のラッチ５２から供給されたデータに基づいて読出順序を決定する。その際、選択部５３は、最初に検出通知を行った画素１１が属する行から順に読み出すように、読出順序を決定する。そして、選択部５３は、その決定結果に基づいて、読出周期Ｔ０ごとに、４つの読出制御信号ＳＲＣＬ１〜ＳＲＣＬ４を生成する。以下に、この動作について詳細に説明する。
【０１２５】
まず、タイミングｔ２１よりも前の期間において、この例では、２行目のある画素１１、３行目のある画素、および１行目のある画素が、この順に検出通知を行う。
【０１２６】
２行目のある画素１１が検出通知を行うことにより、信号ＳＮＯ２が低レベルから高レベルに変化し（図２８（Ｂ））、これに応じて、２行目に係るラッチ５２が、マスタカウンタ５１から供給されたカウントデータＣＤを格納する。
【０１２７】
次に、３行目のある画素１１が検出通知を行うことにより、信号ＳＮＯ３が低レベルから高レベルに変化し（図２８（Ｃ））、これに応じて、３行目に係るラッチ５２が、マスタカウンタ５１から供給されたカウントデータＣＤを格納する。この３行目に係るラッチ５２が格納したカウントデータＣＤの値は、２行目に係るラッチ５２が格納したカウントデータＣＤの値よりも大きい。
【０１２８】
次に、１行目のある画素１１が検出通知を行うことにより、信号ＳＮＯ３が低レベルから高レベルに変化し（図２８（Ａ））、これに応じて、１行目に係るラッチ５２が、マスタカウンタ５１から供給されたカウントデータＣＤを格納する。この１行目に係るラッチ５２が格納したカウントデータＣＤの値は、３行目に係るラッチ５２が格納したカウントデータＣＤの値よりも大きい。
【０１２９】
（タイミングｔ２１〜ｔ２２）
タイミングｔ２１において、選択部５３は、読出制御信号ＳＲＣＬ２を低レベルから高レベルに変化させる（図２８（Ｆ））。すなわち、選択部５３は、複数のラッチ５２から供給されたデータ（カウントデータＣＤ）のうち、２行目に係るラッチ５２から供給されたデータが示す値が一番小さいので、２行目の画素１１を優先すべく、読出制御信号ＳＲＣＬ２を低レベルから高レベルに変化させる。これと同時に、アドレッサ５０は、アキュムレータアレイ２０における２行目のアキュムレータ２１に係る選択制御信号ＳＳＥＬ２を低レベルから高レベルに変化させる。
【０１３０】
２行目の画素１１のそれぞれでは、この読出制御信号ＳＲＣＬ２に応じて、スイッチ１８がオン状態になる。これにより、この画素１１は、ビットデータＢＤを読出線ＲＤＬに出力する。また、この画素１１に対応する２行目のアキュムレータ２１では、選択制御信号ＳＳＥＬ２に応じて、論理積回路２２が、読出線ＲＤＬにおける信号（ビットデータＢＤ）を、アキュムレータ回路２３に供給する。このようにして、２行目の画素１１からビットデータＢＤが読み出され、読み出されたビットデータＢＤが、読出線ＲＤＬを介して、この画素１１に対応するアキュムレータ２１に供給される。
【０１３１】
この例では、タイミングｔ２１〜ｔ２２の期間において、４行目のある画素１１が検出通知を行う。これにより、信号ＳＮＯ４が低レベルから高レベルに変化し（図２８（Ｄ））、これに応じて、４行目に係るラッチ５２が、マスタカウンタ５１から供給されたカウントデータＣＤを格納する。この４行目に係るラッチ５２が格納したカウントデータＣＤの値は、タイミングｔ２１以前において１行目に係るラッチ５２が格納したカウントデータＣＤの値よりも大きい。
【０１３２】
（タイミングｔ２２〜ｔ２３）
次に、タイミングｔ２２において、選択部５３は、読出制御信号ＳＲＣＬ２を高レベルから低レベルに変化させる（図２８（Ｆ））。これと同時に、アドレッサ５０は、アキュムレータアレイ２０における２行目のアキュムレータ２１に係る選択制御信号ＳＳＥＬ２を高レベルから低レベルに変化させる。その結果、２行目の画素１１のそれぞれではスイッチ１８がオフ状態になり、２行目のアキュムレータ２１のそれぞれでは論理積回路２２がアキュムレータ回路２３へのビットデータＢＤの供給を停止する。これにより、２行目の画素１１からのビットデータＢＤの読み出しは終了する。また、２行目の画素１１のうちの検出通知を行った画素１１では、通知制御回路１６が読出制御信号ＳＲＣＬ２に基づいてトランジスタ１７をオフ状態にするので、この画素１１は検出通知を取り下げる。これにより、信号ＳＮＯ２が高レベルから低レベルになる（図２８（Ｂ））。また、このタイミングｔ２２において、選択部５３は、２行目に係るラッチ５２をリセットさせる。これにより、このラッチ５２が格納するデータは最大値に設定される。
【０１３３】
また、このタイミングｔ２２において、選択部５３は、読出制御信号ＳＲＣＬ３を低レベルから高レベルに変化させる（図２８（Ｇ））。すなわち、選択部５３は、複数のラッチ５２から供給されたデータ（カウントデータＣＤ）のうち、３行目に係るラッチ５２から供給されたデータが示す値が一番小さいので、３行目の画素１１を優先すべく、読出制御信号ＳＲＣＬ３を低レベルから高レベルに変化させる。これと同時に、アドレッサ５０は、アキュムレータアレイ２０における３行目のアキュムレータ２１に係る選択制御信号ＳＳＥＬ３を低レベルから高レベルに変化させる。これにより、３行目の画素１１からビットデータＢＤが読み出され、読み出されたビットデータＢＤが、読出線ＲＤＬを介して、この画素１１に対応するアキュムレータ２１に供給される。
【０１３４】
（タイミングｔ２３〜ｔ２４）
次に、タイミングｔ２３において、選択部５３は、読出制御信号ＳＲＣＬ３を高レベルから低レベルに変化させる（図２８（Ｇ））。これと同時に、アドレッサ５０は、アキュムレータアレイ２０における３行目のアキュムレータ２１に係る選択制御信号ＳＳＥＬ３を高レベルから低レベルに変化させる。これにより、３行目の画素１１からのビットデータＢＤの読み出しは終了する。また、３行目の画素１１のうちの検出通知を行った画素１１では、通知制御回路１６が読出制御信号ＳＲＣＬ３に基づいてトランジスタ１７をオフ状態にするので、この画素１１は検出通知を取り下げる。これにより、信号ＳＮＯ３が高レベルから低レベルになる（図２８（Ｃ））。また、このタイミングｔ２３において、選択部５３は、３行目に係るラッチ５２をリセットさせる。これにより、このラッチ５２が格納するデータは最大値に設定される。
【０１３５】
また、このタイミングｔ２３において、選択部５３は、読出制御信号ＳＲＣＬ１を低レベルから高レベルに変化させる（図２８（Ｅ））。すなわち、選択部５３は、複数のラッチ５２から供給されたデータ（カウントデータＣＤ）のうち、１行目に係るラッチ５２から供給されたデータが示す値が一番小さいので、１行目の画素１１を優先すべく、読出制御信号ＳＲＣＬ１を低レベルから高レベルに変化させる。これと同時に、アドレッサ５０は、アキュムレータアレイ２０における１行目のアキュムレータ２１に係る選択制御信号ＳＳＥＬ１を低レベルから高レベルに変化させる。これにより、１行目の画素１１からビットデータＢＤが読み出され、読み出されたビットデータＢＤが、読出線ＲＤＬを介して、この画素１１に対応するアキュムレータ２１に供給される。
【０１３６】
この例では、タイミングｔ２３〜ｔ２４の期間において、２行目のある画素１１が検出通知を行う。これにより、信号ＳＮＯ２が低レベルから高レベルに変化し（図２８（Ｄ））、これに応じて、２行目に係るラッチ５２が、マスタカウンタ５１から供給されたカウントデータＣＤを格納する。この２行目に係るラッチ５２が格納したカウントデータＣＤの値は、タイミングｔ２１〜ｔ２２の期間において４行目に係るラッチ５２が格納したカウントデータＣＤの値よりも大きい。
【０１３７】
（タイミングｔ２４〜ｔ２５）
次に、タイミングｔ２４において、選択部５３は、読出制御信号ＳＲＣＬ１を高レベルから低レベルに変化させる（図２８（Ｅ））。これと同時に、アドレッサ５０は、アキュムレータアレイ２０における１行目のアキュムレータ２１に係る選択制御信号ＳＳＥＬ１を高レベルから低レベルに変化させる。これにより、１行目の画素１１からのビットデータＢＤの読み出しは終了する。また、１行目の画素１１のうちの検出通知を行った画素１１では、通知制御回路１６が読出制御信号ＳＲＣＬ１に基づいてトランジスタ１７をオフ状態にするので、この画素１１は検出通知を取り下げる。これにより、信号ＳＮＯ１が高レベルから低レベルになる（図２８（Ａ））。また、このタイミングｔ２４において、選択部５３は、１行目に係るラッチ５２をリセットさせる。これにより、このラッチ５２が格納するデータは最大値に設定される。
【０１３８】
また、このタイミングｔ２４において、選択部５３は、読出制御信号ＳＲＣＬ４を低レベルから高レベルに変化させる（図２８（Ｈ））。すなわち、選択部５３は、複数のラッチ５２から供給されたデータ（カウントデータＣＤ）のうち、４行目に係るラッチ５２から供給されたデータが示す値が一番小さいので、４行目の画素１１を優先すべく、読出制御信号ＳＲＣＬ１を低レベルから高レベルに変化させる。これと同時に、アドレッサ５０は、アキュムレータアレイ２０における４行目のアキュムレータ２１に係る選択制御信号ＳＳＥＬ４を低レベルから高レベルに変化させる。これにより、４行目の画素１１からビットデータＢＤが読み出され、読み出されたビットデータＢＤが、読出線ＲＤＬを介して、この画素１１に対応するアキュムレータ２１に供給される。
【０１３９】
（タイミングｔ２５〜ｔ２６）
次に、タイミングｔ２５において、選択部５３は、読出制御信号ＳＲＣＬ４を高レベルから低レベルに変化させる（図２８（Ｈ））。これと同時に、アドレッサ５０は、アキュムレータアレイ２０における４行目のアキュムレータ２１に係る選択制御信号ＳＳＥＬ４を高レベルから低レベルに変化させる。これにより、４行目の画素１１からのビットデータＢＤの読み出しは終了する。また、４行目の画素１１のうちの検出通知を行った画素１１では、通知制御回路１６が読出制御信号ＳＲＣＬ４に基づいてトランジスタ１７をオフ状態にするので、この画素１１は検出通知を取り下げる。これにより、信号ＳＮＯ４が高レベルから低レベルになる（図２８（Ｄ））。また、このタイミングｔ２５において、選択部５３は、４行目に係るラッチ５２をリセットさせる。これにより、このラッチ５２が格納するデータは最大値に設定される。
【０１４０】
また、このタイミングｔ２５において、選択部５３は、読出制御信号ＳＲＣＬ２を低レベルから高レベルに変化させる（図２８（Ｆ））。すなわち、選択部５３は、複数のラッチ５２から供給されたデータ（カウントデータＣＤ）のうち、２行目に係るラッチ５２から供給されたデータが示す値が一番小さいので、２行目の画素１１を優先すべく、読出制御信号ＳＲＣＬ２を低レベルから高レベルに変化させる。これと同時に、アドレッサ５０は、アキュムレータアレイ２０における２行目のアキュムレータ２１に係る選択制御信号ＳＳＥＬ２を低レベルから高レベルに変化させる。これにより、２行目の画素１１からビットデータＢＤが読み出され、読み出されたビットデータＢＤが、読出線ＲＤＬを介して、この画素１１に対応するアキュムレータ２１に供給される。
【０１４１】
以上のように、撮像装置２では、複数の行の画素１１から検出通知を受け取った場合において、最初に検出通知を行った画素１１が属する行から順に読み出すように読出順序を決定したので、画素１１が検出通知を行ってから、その画素１１からビットデータＢＤが読み出されるまでの読出待機時間の偏りを抑えることができる。その結果、撮像装置２では、画素１１が検出したフォトンの数についての情報をタイムリーにアキュムレータ２１に供給することができる。
【０１４２】
本実施の形態では、複数の行の画素から検出通知を受け取った場合において、最初に検出通知を行った画素１１が属する行から順に読み出すように読出順序を決定したので、画素が検出したフォトンの数についての情報をタイムリーにアキュムレータに供給することができる。
【０１４３】
［変形例２］
上記実施の形態に係る撮像装置２に、上記第１の実施の形態の各変形例を適用してもよい。
【０１４４】
＜３．第３の実施の形態＞
次に、第３の実施の形態に係る撮像装置３について説明する。本実施の形態は、複数の行の画素から検出通知を受け取った場合に、検出通知を行った画素の数が多い行から順に読み出すように、読出順序を決定するものである。なお、上記第１の実施の形態に係る撮像装置１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
【０１４５】
図２９は、本実施の形態に係る撮像装置３の一構成例を表すものである。図１，２９に示したように、撮像装置３は、画素アレイ６０と、アドレッサ７０とを備えている。
【０１４６】
画素アレイ６０は、複数の画素６１と、複数のリセット線ＲＳＬ１と、複数のクリア線ＣＬＬと、複数の読出制御線ＲＣＬと、複数の通知線ＮＯＬと、複数の出力制御線ＯＣＬ１と、複数の読出線ＲＤＬと、複数の出力線ＯＰＬ１とを有している。複数のクリア線ＣＬＬのそれぞれは、図２９における横方向に延伸するものであり、一端はアドレッサ７０に接続される。このクリア線ＣＬＬには、アドレッサ７０により、クリア信号ＳＣＬＬが印加される。
【０１４７】
図３０は、画素６１の一構成例を表すものである。画素６１は、通知制御回路６６を有している。通知制御回路６６は、ビットデータＢＤ、リセット信号ＳＲＳＬ１、およびクリア信号ＳＣＬＬに基づいて、通知制御信号ＳＮＯＢを生成するものである。通知制御回路６６は、反転論理積回路１０１〜１０３と、論理積回路１０４とを有している。反転論理積回路１０１は、クリア信号ＳＣＬＬおよびビットデータＢＤが示す信号の反転論理積（ＮＡＮＤ）を求めるものである。反転論理積回路１０２は、反転論理積回路１０１の出力信号および反転論理積回路１０３の出力信号の反転論理積（ＮＡＮＤ）を求めるものである。反転論理積回路１０３は、反転論理積回路１０２の出力信号およびリセット信号ＳＲＳＬ１の反転論理積（ＮＡＮＤ）を求めるものである。論理積回路１０４は、反転論理積回路１０３の出力信号およびビットデータＢＤが示す信号の反転論理積（ＮＡＮＤ）を求めるものである。
【０１４８】
図３１は、通知制御回路６６の一動作例を表すものであり、（Ａ）はリセット信号ＳＲＳＬ１の波形を示し、（Ｂ）はビットデータＢＤが示す信号の波形を示し、（Ｃ）は反転論理積回路１０１から出力される信号Ｓ１０１の波形を示し、（Ｄ）は反転論理積回路１０３から出力される信号Ｓ１０３の波形を示し、（Ｅ）は通知制御信号ＳＮＯＢの波形を示し、（Ｆ）は通知信号ＳＮＯＬの波形を示し、（Ｇ）はクリア信号ＳＣＬＬの波形を示す。
【０１４９】
通知制御回路６６は、フレーム期間Ｆにおいて、画素６１がアドレッサ７０に対して検出通知を複数回行わないように、通知動作を制御する。以下に、この動作について詳細に説明する。
【０１５０】
まず、タイミングｔ３１において、アドレッサ７０がリセット信号ＳＲＳＬ１を高レベルから低レベルに変化させる（図３１（Ａ））。これにより、カウンタ１５はリセットされ、ビットＢ７（ビットデータＢＤ）が示す信号を低レベルにする（図３１（Ｂ））。また、反転論理積回路１０３は、このリセット信号ＳＲＳＬ１に基づいて、信号Ｓ１０３を低レベルから高レベルに変化させる（図３１（Ｄ））。
【０１５１】
次に、タイミングｔ３２において、アドレッサ７０がリセット信号ＳＲＳＬ１を低レベルから高レベルに変化させる（図３１（Ａ））。これにより、カウンタ１５は、インバータ１４から供給されたパルスの数をカウントし始める。
【０１５２】
そして、この例では、タイミングｔ３３において、カウンタ１５のビットＢ７のデータ（ビットデータＢＤ）が示す信号が高レベルになる（図３１（Ｂ））。これに応じて、論理積回路１０４は、通知制御信号ＳＮＯＢを低レベルから高レベルに変化させる（図３１（Ｅ））。これにより、トランジスタ１７がオン状態になり、通知信号ＳＮＯＬは高レベルから低レベル（アクティブ）に変化する（図３１（Ｆ））。このようにして、画素６１は、アドレッサ７０に対して検出通知を行う。
【０１５３】
アドレッサ７０は、この画素６１に検出通知を取り下げさせるために、この通知信号ＳＮＯＬに基づいて、タイミングｔ３４において、クリア信号ＳＣＬＬを低レベルから高レベルに変化させる（図３１（Ｇ））。これにより、反転論理積回路１０１は、信号Ｓ１０１を高レベルから低レベルに変化させる（図３１（Ｃ））。これに応じて、反転論理積回路１０２が出力信号を低レベルから高レベルに変化させるので、反転論理積回路１０３は、信号Ｓ１０３を高レベルから低レベルに変化させる（図３１（Ｄ））。これに応じて、論理積回路１０４は、通知制御信号ＳＮＯＢを高レベルから低レベルに変化させる（図３１（Ｅ））。これにより、トランジスタ１７がオフ状態になり、通知信号ＳＮＯＬは低レベルから高レベル（非アクティブ）に変化する（図３１（Ｆ））。このようにして、画素６１は、検出通知を取り下げる。
【０１５４】
そして、その後に、アドレッサ７０は、タイミングｔ３５において、クリア信号ＳＣＬＬを高レベルから低レベルに変化させる（図３１（Ｇ））。これに応じて、反転論理積回路１０１は、信号Ｓ１０１を低レベルから高レベルに変化させる（図３１（Ｃ））。
【０１５５】
タイミングｔ３５以降において、信号Ｓ１０３は低レベルのままである。これにより、論理積回路１０４は、ビットデータＢＤにかかわらず、通知制御信号ＳＮＯＢを低レベルに維持する。よって、画素６１は、次にリセット信号ＳＲＳＬ１が低レベルになるまで、アドレッサ７０に対して検出通知を行わない。これにより、画素６１は、フレーム期間Ｆにおいて、アドレッサ７０に対して検出通知を複数回行わないようになっている。
【０１５６】
アドレッサ７０（図１，２９）は、画素アレイ６０およびアキュムレータアレイ２０を駆動するものである。具体的には、アドレッサ７０は、画素アレイ６０における複数のリセット線ＲＳＬ１に複数のリセット信号ＳＲＳＬ１をそれぞれ印加し、複数のクリア線ＣＬＬに複数のクリア信号ＳＣＬＬをそれぞれ印加し、複数の読出制御線ＲＣＬに複数の読出制御信号ＳＲＣＬをそれぞれ印加し、複数の出力制御線ＯＣＬ１に複数の出力制御信号ＳＯＣＬ１をそれぞれ印加することにより、画素ラインＬＰ単位で画素アレイ６０を駆動するようになっている
【０１５７】
図３２は、アドレッサ７０の一構成例を表すものである。なお、この図３２では、説明の便宜上、アドレッサ７０に加え、画素アレイ６０における１行目のある画素６１（画素６１＿１）および２行目のある画素６１（画素６１＿２）を描いている。アドレッサ７０は、複数の抵抗素子３１と、クロック生成部７１と、複数のクリア信号生成部７２と、複数のカウンタ７３と、選択部７４と、優先順位切替部３４とを有している。
【０１５８】
クロック生成部７１は、クロック信号ＳＣＫを生成するものである。クロック信号ＳＣＫの周期（クロック周期Ｔ１）は、読出周期Ｔ０よりも短くなるように設定される。
【０１５９】
複数のクリア信号生成部７２のそれぞれは、通知信号ＳＮＯＬおよびクロック信号ＳＣＫに基づいて、クリア信号ＳＣＬＬを生成するとともに、通知パルス信号ＳＰＵを生成するものである。複数のクリア信号生成部７２は、複数の通知線ＮＯＬおよび複数のクリア線ＣＬＬに対応して設けられている。クリア信号生成部７２には、対応する通知線ＮＯＬを介して供給された通知信号ＳＮＯＬ、およびクロック信号ＳＣＫが供給される。そして、クリア信号生成部７２は、生成したクリア信号ＳＣＬＬを、対応するクリア線ＣＬＬに印加するとともに、生成した通知パルス信号ＳＰＵを複数のカウンタ７３のうちの対応するカウンタ７３に供給するようになっている。
【０１６０】
複数のカウンタ７３のそれぞれは、通知パルス信号ＳＰＵに含まれるパルスの数をカウントするカウント動作を行い、このパルスの数に応じたカウント値を格納するものである。複数のカウンタ７３は、複数のクリア信号生成部７２に対応して設けられている。カウンタ７３には、対応するクリア信号生成部７２から通知パルス信号ＳＰＵが供給される。そして、カウンタ７３は、格納したカウント値を選択部７４に供給するようになっている。カウンタ７３のリセット端子には、選択部７４からリセット信号が供給される。カウンタ７３は、リセットする際、格納するカウント値を“０”（ゼロ）に設定するようになっている。
【０１６１】
図３３は、クリア信号生成部７２の一構成例を表すものである。クリア信号生成部７２は、フリップフロップ（Ｆ／Ｆ）８１と、インバータ８２，８３と、論理積回路８４と、遅延回路８５と、インバータ８６と、論理積回路８７とを有している。フリップフロップ８１は、Ｄ型フリップフロップであり、クロック信号ＳＣＫの立ち上がりエッジに基づいて通知信号ＳＮＯＬをサンプリングし、サンプリングした結果を出力するものである。フリップフロップ８１のデータ入力端子には通知信号ＳＮＯＬが供給され、クロック入力端子にはクロック信号ＳＣＫが供給され、出力端子はインバータ８２の入力端子に接続される。インバータ８２の入力端子はフリップフロップ８１の出力端子に接続され、出力端子は論理積回路８４の第１入力端子および論理積回路８７の第１入力端子に接続される。インバータ８３の入力端子にはクロック信号ＳＣＫが供給され、出力端子は論理積回路８４の第２入力端子に接続される。論理積回路８４は、インバータ８２の出力信号およびインバータ８３の出力信号の論理積（ＡＮＤ）を求め、求めた結果を通知パルス信号ＳＰＵとして出力するものである。論理積回路８４の第１入力端子はインバータ８２の出力端子に接続され、第２入力端子はインバータ８３の出力端子に接続され、出力端子はカウンタ７３に接続される。遅延回路８５は、クロック信号ＳＣＫを遅延させ、遅延した信号を出力するものである。遅延回路８５の入力端子にはクロック信号ＳＣＫが供給され、出力端子はインバータ８６の入力端子に接続される。インバータ８６の入力端子は遅延回路８５の出力端子に接続され、出力端子は論理積回路８７の第３入力端子に接続される。論理積回路８７は、インバータ８２の出力信号、クロック信号ＳＣＫ、およびインバータ８６の出力信号の論理積（ＡＮＤ）を求め、求めた結果をクリア信号ＳＣＬＬとして出力するものである。論理積回路８７の第１入力端子はインバータ８２の出力端子に接続され、第２入力端子にはクロック信号ＳＣＫが供給され、第３入力端子はインバータ８６の出力端子に接続され、出力端子はクリア線ＣＬＬに接続される。
【０１６２】
図３４は、クリア信号生成部７２の一動作例を表すものであり、（Ａ）はクロック信号ＳＣＫの波形を示し、（Ｂ）は通知信号ＳＮＯＬの波形を示し、（Ｃ）はインバータ８２から出力される信号Ｓ８２の波形を示し、（Ｄ）はインバータ８６から出力される信号Ｓ８６の波形を示し、（Ｅ）はクリア信号ＳＣＬＬの波形を示し、（Ｆ）は通知パルス信号ＳＰＵの波形を示し、（Ｇ）は通知パルス信号ＳＰＵが供給されるカウンタ７３の動作を示す。
【０１６３】
まず、この例では、タイミングｔ４１において、ある画素６１（画素６１Ａ）が検出通知を行うことにより、通知信号ＳＮＯＬが高レベルから低レベルに変化する（図３４（Ｂ））。
【０１６４】
次に、タイミングｔ４２において、クリア信号生成部７２のフリップフロップ８１は、クロック信号ＳＣＫの立ち上がりエッジに基づいてこの通知信号ＳＮＯＬをサンプリングする。インバータ８２は、フリップフロップ８１の出力信号を反転して信号Ｓ８２として出力する。これにより、インバータ８２は、信号Ｓ８２を低レベルから高レベルに変化させる（図３４（Ａ），（Ｃ））。これに応じて、論理積回路８７は、クリア信号ＳＣＬＬを低レベルから高レベルに変化させる（図３４（Ｅ））。
【０１６５】
このクリア信号ＳＣＬＬに応じて、画素６１Ａは、検出通知の取り下げを行う。これにより、このタイミングｔ４２からやや遅れたタイミングで、通知信号ＳＮＯＬが低レベルから高レベルに変化する（図３４（Ｂ））。
【０１６６】
遅延回路８５は、クロック信号ＳＣＫを遅延させ、インバータ８６は、遅延回路８５の出力信号を反転して信号Ｓ８６として出力する。これにより、タイミングｔ４３において、インバータ８６は、信号Ｓ８６を高レベルから低レベルに変化させる（図３４（Ｄ））。これに応じて、論理積回路８７は、クリア信号ＳＣＬＬを高レベルから低レベルに変化させる（図３４（Ｅ））。
【０１６７】
次に、タイミングｔ４４において、論理積回路８４は、クロック信号ＳＣＫの変化に応じて、通知パルス信号ＳＰＵを低レベルから高レベルに変化させる（図３４（Ｆ））。これにより、カウンタ７３は、この通知パルス信号ＳＰＵに基づいて、カウント値をインクリメントする。
【０１６８】
次に、このタイミングｔ４５において、クロック信号ＳＣＫが低レベルから高レベルに変化するので（図３４（Ａ））、インバータ８３の出力信号は、高レベルから低レベルに変化する。これに応じて、論理積回路８４は、通知パルス信号ＳＰＵを高レベルから低レベルに変化させる（図３４（Ｆ））。
【０１６９】
また、このタイミングｔ４５において、フリップフロップ８１は、クロック信号ＳＣＫの立ち上がりエッジに基づいて通知信号ＳＮＯＬをサンプリングする。これにより、このフリップフロップ８１の後段のインバータ８２は、信号Ｓ８２を高レベルから低レベルに変化させる（図３４（Ａ），（Ｃ））。
【０１７０】
これ以降も同様である。この例では、タイミングｔ４６において、画素６１Ａとは異なるある画素６１（画素６１Ｂ）が検出通知を行うことにより、通知信号ＳＮＯＬが高レベルから低レベルに変化する（図３４（Ｂ））。
【０１７１】
次に、タイミングｔ４７において、フリップフロップ８１が、クロック信号ＳＣＫの立ち上がりエッジに基づいてこの通知信号ＳＮＯＬをサンプリングすることにより、フリップフロップ８１の後段のインバータ８２は、信号Ｓ８２を低レベルから高レベルに変化させる（図３４（Ａ），（Ｃ））。これに応じて、論理積回路８７は、クリア信号ＳＣＬＬを低レベルから高レベルに変化させる（図３４（Ｅ））。このクリア信号ＳＣＬＬに応じて、画素６１Ｂは、検出通知の取り下げを行う。これにより、このタイミングｔ４７からやや遅れたタイミングで、通知信号ＳＮＯＬが低レベルから高レベルに変化する（図３４（Ｂ））。
【０１７２】
次に、タイミングｔ４８において、インバータ８６は、信号Ｓ８６を高レベルから低レベルに変化させる（図３４（Ｄ））。これに応じて、論理積回路８７は、クリア信号ＳＣＬＬを高レベルから低レベルに変化させる（図３４（Ｅ））。
【０１７３】
この例では、次に、タイミングｔ４９において、画素６１Ａ，６１Ｂとは異なるある画素６１（画素６１Ｃ）が検出通知を行うことにより、通知信号ＳＮＯＬが高レベルから低レベルに変化する（図３４（Ｂ））。
【０１７４】
次に、タイミングｔ５０において、論理積回路８４は、クロック信号ＳＣＫの変化に応じて、通知パルス信号ＳＰＵを低レベルから高レベルに変化させる（図３４（Ｆ））。これにより、カウンタ７３は、この通知パルス信号ＳＰＵに基づいて、カウント値をインクリメントする。
【０１７５】
次に、タイミングｔ５１において、クロック信号ＳＣＫが低レベルから高レベルに変化するので（図３４Ａ）、インバータ８３の出力信号は、高レベルから低レベルに変化する。これに応じて、論理積回路８４は、通知パルス信号ＳＰＵを高レベルから低レベルに変化させる（図３４（Ｆ））。
【０１７６】
また、このタイミングｔ５１において、フリップフロップ８１は、クロック信号ＳＣＫの立ち上がりエッジに基づいて通知信号ＳＮＯＬをサンプリングする。これにより、このフリップフロップ８１の後段のインバータ８２は、信号Ｓ８２を高レベルに維持する（図３４（Ａ），（Ｃ））。これにより、論理積回路８７は、クリア信号ＳＣＬＬを低レベルから高レベルに変化させる（図３４（Ｅ））。このクリア信号ＳＣＬＬに応じて、画素６１Ｃは、検出通知の取り下げを行う。これにより、このタイミングｔ５１からやや遅れたタイミングで、通知信号ＳＮＯＬが低レベルから高レベルに変化する（図３４（Ｂ））。
【０１７７】
次に、タイミングｔ５２において、インバータ８６は、信号Ｓ８６を高レベルから低レベルに変化させる（図３４（Ｄ））。これに応じて、論理積回路８７は、クリア信号ＳＣＬＬを高レベルから低レベルに変化させる（図３４（Ｅ））。
【０１７８】
次に、タイミングｔ５３において、論理積回路８４は、クロック信号ＳＣＫの変化に応じて、通知パルス信号ＳＰＵを低レベルから高レベルに変化させる（図３４（Ｆ））。これにより、カウンタ７３は、この通知パルス信号ＳＰＵに基づいて、カウント値をインクリメントする。
【０１７９】
このようにして、クリア信号生成部７２は、通知信号ＳＮＯＬおよびクロック信号ＳＣＫに基づいて、クリア信号ＳＣＬＬを生成するとともに、通知パルス信号ＳＰＵを生成する。そして、カウンタ７３は、通知パルス信号ＳＰＵに含まれるパルスの数をカウントするカウント動作を行い、このパルスの数に応じたカウント値を格納する。そして、カウンタ７３は、格納したカウント値を選択部７４に供給するようになっている。
【０１８０】
選択部７４は、複数のカウンタ７３から供給されたカウント値に基づいて読出順序を決定し、その決定結果に基づいて、複数の読出制御線ＲＣＬに印加する複数の読出制御信号ＳＲＣＬを生成するものである。選択部７４は、複数の入力端子Ａ（入力端子Ａ１，Ａ２，…）と、複数の出力端子Ｙ（出力端子Ｙ１，Ｙ２，…）と、複数のリセット出力端子ＲＯ（リセット出力端子ＲＯ１，ＲＯ２，…）を有している。複数の入力端子Ａには、複数のカウンタ７３から供給されたカウント値がそれぞれ入力される。そして、選択部７４は、複数の出力端子Ｙを介して、複数の読出制御信号ＳＲＣＬをそれぞれ出力する。また、選択部７４は、複数のリセット出力端子ＲＯを介して、複数のカウンタ７３にリセット信号をそれぞれ供給するようになっている。
【０１８１】
例えば、画素アレイ６０のある画素６１が、通知線ＮＯＬを介して、アドレッサ７０に対して検出通知を行うと、その通知線ＮＯＬに接続されたクリア信号生成部７２は、通知パルス信号ＳＰＵを介してパルスをカウンタ７３に供給する。カウンタ７３は、このパルスに基づいてカウント値をインクリメントする。選択部７４は、複数のカウンタ７３から供給されたカウント値に基づいて読出順序を決定する。具体的には、選択部７４は、複数の行のうち、複数のカウンタ７３から供給されたカウンタ値が一番大きい行から順に読み出すように、読出順序を決定する。これにより、選択部７４は、検出通知を行った画素６１の数が多い行から順に読み出すように、読出順序を決定することができる。そして、選択部７４は、その決定結果に基づいて複数の読出制御信号ＳＲＣＬを生成する。
【０１８２】
また、選択部７４は、例えば、複数のカウンタ７３から供給されたカウント値が互いに同じ値を示す場合には、優先順位切替部３４からの指示に基づいて、第１の実施の形態の場合と同様に、優先すべき行についての情報を含む優先順位パターンＰＡＴを用いて、読出順序を決定するようになっている。
【０１８３】
図３５は、アドレッサ７０の一動作例を表すものであり、（Ａ）は１行目に係るカウンタ７３＿１の動作を示し、（Ｂ）は２行目に係るカウンタ７３＿２の動作を示し、（Ｃ）は３行目に係るカウンタ７３＿３の動作を示し、（Ｄ）は４行目に係るカウンタ７３＿４の動作を示し、（Ｅ）は１行目に係る読出制御信号ＳＲＣＬ１の波形を示し、（Ｆ）は２行目に係る読出制御信号ＳＲＣＬ２の波形を示し、（Ｇ）は３行目に係る読出制御信号ＳＲＣＬ３の波形を示し、（Ｈ）は４行目に係る読出制御信号ＳＲＣＬ４の波形を示す。
【０１８４】
アドレッサ７０の選択部７４は、複数のカウンタ７３から供給されたカウント値に基づいて読出順序を決定する。その際、選択部７４は、検出通知を行った画素６１の数が多い行から順に読み出すように、読出順序を決定する。そして、選択部７４は、その決定結果に基づいて、読出周期Ｔ０ごとに、４つの読出制御信号ＳＲＣＬ１〜ＳＲＣＬ４を生成する。なお、この例では、説明の便宜上、読出周期Ｔ０をクロック周期Ｔ１の４倍にしているが、これに限定されるものではなく、読出周期Ｔ０をクロック周期Ｔ１の４倍より長くしてもよいし、読出周期Ｔ０をクロック周期Ｔ１の４倍より短くしてもよい。以下に、この動作について詳細に説明する。
【０１８５】
（タイミングｔ６１〜ｔ６２）
タイミングｔ６１〜ｔ６２の期間では、画素アレイ６０がフォトンを検出し、アドレッサ７０に対して検出通知を行う。これに応じて、カウンタ７３は、カウント値をインクリメントする。
【０１８６】
具体的には、このタイミングｔ６１〜ｔ６２では、１行目のある２つの画素６１からの検出通知に基づいて、カウンタ７３＿１のカウント値が２回インクリメントされる（図３５（Ａ））。これにより、このタイミングｔ６１〜ｔ６２の期間の最後において、カウンタ７３＿１のカウント値は“２”になる。
【０１８７】
また、このタイミングｔ６１〜ｔ６２では、２行目のある１つの画素６１からの検出通知に基づいて、カウンタ７３＿２のカウント値が１回インクリメントされる（図３５（Ｂ））。これにより、このタイミングｔ６１〜ｔ６２の期間の最後において、カウンタ７３＿２のカウント値は“１”になる。
【０１８８】
また、このタイミングｔ６１〜ｔ６２では、３行目のある３つの画素６１からの検出通知に基づいて、カウンタ７３＿３のカウント値が３回インクリメントされる（図３５（Ｃ））。これにより、このタイミングｔ６１〜ｔ６２の期間の最後において、カウンタ７３＿３のカウント値は“３”になる。
【０１８９】
また、このタイミングｔ６１〜ｔ６２では、４行目のある１つの画素６１からの検出通知に基づいて、カウンタ７３＿４のカウント値が１回インクリメントされる（図３５（Ｄ））。これにより、このタイミングｔ６１〜ｔ６２の期間の最後において、カウンタ７３＿４のカウント値は“１”になる。
【０１９０】
（タイミングｔ６２〜ｔ６３）
タイミングｔ６２において、選択部７４は、読出制御信号ＳＲＣＬ３を低レベルから高レベルに変化させる（図３５（Ｇ））。すなわち、選択部７４は、タイミングｔ６１〜ｔ６２の期間の最後において、複数のカウンタ７３のカウント値のうち、３行目に係るカウンタ７３＿３のカウント値が一番大きいので、３行目の画素６１を優先すべく、読出制御信号ＳＲＣＬ３を低レベルから高レベルに変化させる。これと同時に、アドレッサ７０は、アキュムレータアレイ２０における３行目のアキュムレータ２１に係る選択制御信号ＳＳＥＬ３を低レベルから高レベルに変化させる。
【０１９１】
３行目の画素６１のそれぞれでは、この読出制御信号ＳＲＣＬ３に応じて、スイッチ１８がオン状態になる。これにより、この画素６１は、ビットデータＢＤを読出線ＲＤＬに出力する。また、この画素６１に対応する３行目のアキュムレータ２１では、選択制御信号ＳＳＥＬ３に応じて、論理積回路２２が、読出線ＲＤＬにおける信号（ビットデータＢＤ）を、アキュムレータ回路２３に供給する。このようにして、３行目の画素６１からビットデータＢＤが読み出され、読み出されたビットデータＢＤが、読出線ＲＤＬを介して、この画素６１に対応するアキュムレータ２１に供給される。
【０１９２】
このように、タイミングｔ６２〜ｔ６３の期間では、３行目の画素６１からビットデータＢＤが読み出される。そして、このタイミングｔ６２〜ｔ６３の期間の最後において、選択部７４は、３行目に係るカウンタ７３＿３をリセットさせる。これにより、このカウンタ７３＿３のカウント値は“０”になる（図３５（Ｃ））。
【０１９３】
また、このタイミングｔ６２〜ｔ６３の期間では、画素アレイ６０がフォトンを検出し、アドレッサ７０に対して検出通知を行う。これに応じて、カウンタ７３は、カウント値をインクリメントする。具体的には、このタイミングｔ６２〜ｔ６３の期間では、１行目のある１つの画素６１からの検出通知に基づいて、カウンタ７３＿１のカウント値が１回インクリメントされる（図３５（Ａ））。これにより、このタイミングｔ６２〜ｔ６３の期間の最後において、カウンタ７３＿１のカウント値は“３”になる。また、このタイミングｔ６２〜ｔ６３の期間では、４行目のある１つの画素６１からの検出通知に基づいて、カウンタ７３＿４のカウント値が１回インクリメントされる（図３５（Ｄ））。これにより、このタイミングｔ６２〜ｔ６３の期間の最後において、カウンタ７３＿４のカウント値は“２”になる。
【０１９４】
一方、このタイミングｔ６２〜ｔ６３の期間では、２行目の画素６１のいずれもが検出通知を行わないので、カウンタ７３＿２のカウント値はインクリメントされない（図３５（Ｂ））。これにより、このタイミングｔ６２〜ｔ６３の期間の最後において、カウンタ７３＿２のカウント値は“１”を維持する。
【０１９５】
（タイミングｔ６３〜ｔ６４）
次に、タイミングｔ６３において、選択部７４は、読出制御信号ＳＲＣＬ３を高レベルから低レベルに変化させる（図３５（Ｇ））。これと同時に、アドレッサ７０は、アキュムレータアレイ２０における３行目のアキュムレータ２１に係る選択制御信号ＳＳＥＬ３を高レベルから低レベルに変化させる。その結果、３行目の画素６１のそれぞれではスイッチ１８がオフ状態になり、３行目のアキュムレータ２１のそれぞれでは論理積回路２２がアキュムレータ回路２３へのビットデータＢＤの供給を停止する。これにより、３行目の画素６１からのビットデータＢＤの読み出しは終了する。
【０１９６】
また、このタイミングｔ６３において、選択部７４は、読出制御信号ＳＲＣＬ１を低レベルから高レベルに変化させる（図３５（Ｅ））。すなわち、選択部７４は、タイミングｔ６２〜ｔ６３の期間の最後において、複数のカウンタ７３のカウント値のうち、１行目に係るカウンタ７３＿１のカウント値が一番大きいので、１行目の画素６１を優先すべく、読出制御信号ＳＲＣＬ１を低レベルから高レベルに変化させる。これと同時に、アドレッサ７０は、アキュムレータアレイ２０における１行目のアキュムレータ２１に係る選択制御信号ＳＳＥＬ１を低レベルから高レベルに変化させる。これにより、１行目の画素６１からビットデータＢＤが読み出され、読み出されたビットデータＢＤが、読出線ＲＤＬを介して、この画素６１に対応するアキュムレータ２１に供給される。
【０１９７】
このように、タイミングｔ６３〜ｔ６４の期間では、１行目の画素６１からビットデータＢＤが読み出される。そして、このタイミングｔ６３〜ｔ６４の期間の最後において、選択部７４は、１行目に係るカウンタ７３＿１をリセットさせる。これにより、このカウンタ７３＿１のカウント値は“０”になる（図３５（Ａ））。
【０１９８】
また、このタイミングｔ６３〜ｔ６４の期間では、画素アレイ６０がフォトンを検出し、アドレッサ７０に対して検出通知を行う。これに応じて、カウンタ７３は、カウント値をインクリメントする。具体的には、このタイミングｔ６３〜ｔ６４の期間では、３行目のある２つの画素６１からの検出通知に基づいて、カウンタ７３＿３のカウント値が２回インクリメントされる（図３５（Ｃ））。これにより、このタイミングｔ６３〜ｔ６４の期間の最後において、カウンタ７３＿３のカウント値は“２”になる。また、このタイミングｔ６３〜ｔ６４の期間では、４行目のある４つの画素６１からの検出通知に基づいて、カウンタ７３＿４のカウント値が４回インクリメントされる（図３５（Ｄ））。これにより、このタイミングｔ６３〜ｔ６４の期間の最後において、カウンタ７３＿４のカウント値は“６”になる。
【０１９９】
一方、このタイミングｔ６３〜ｔ６４の期間では、２行目の画素６１のいずれもが検出通知を行わないので、カウンタ７３＿２のカウント値はインクリメントされない（図３５（Ｂ））。これにより、このタイミングｔ６３〜ｔ６４の期間の最後において、カウンタ７３＿２のカウント値は“１”を維持する。
【０２００】
（タイミングｔ６４〜ｔ６５）
次に、タイミングｔ６４において、選択部７４は、読出制御信号ＳＲＣＬ１を高レベルから低レベルに変化させる（図３５（Ｅ））。これと同時に、アドレッサ７０は、アキュムレータアレイ２０における１行目のアキュムレータ２１に係る選択制御信号ＳＳＥＬ１を高レベルから低レベルに変化させる。これにより、１行目の画素６１からのビットデータＢＤの読み出しは終了する。
【０２０１】
また、このタイミングｔ６４において、選択部７４は、読出制御信号ＳＲＣＬ４を低レベルから高レベルに変化させる（図３５（Ｈ））。すなわち、選択部７４は、タイミングｔ６３〜ｔ６４の期間の最後において、複数のカウンタ７３のカウント値のうち、４行目に係るカウンタ７３＿４のカウント値が一番大きいので、４行目の画素６１を優先すべく、読出制御信号ＳＲＣＬ４を低レベルから高レベルに変化させる。これと同時に、アドレッサ７０は、アキュムレータアレイ２０における４行目のアキュムレータ２１に係る選択制御信号ＳＳＥＬ４を低レベルから高レベルに変化させる。これにより、４行目の画素６１からビットデータＢＤが読み出され、読み出されたビットデータＢＤが、読出線ＲＤＬを介して、この画素６１に対応するアキュムレータ２１に供給される。
【０２０２】
このように、タイミングｔ６４〜ｔ６５の期間では、４行目の画素６１からビットデータＢＤが読み出される。そして、このタイミングｔ６４〜ｔ６５の期間の最後において、選択部７４は、４行目に係るカウンタ７３＿４をリセットさせる。これにより、このカウンタ７３＿４のカウント値は“０”になる（図３５（Ｄ））。
【０２０３】
また、このタイミングｔ６４〜ｔ６５の期間では、画素アレイ６０がフォトンを検出し、アドレッサ７０に対して検出通知を行う。これに応じて、カウンタ７３は、カウント値をインクリメントする。具体的には、このタイミングｔ６４〜ｔ６５の期間では、１行目のある１つの画素６１からの検出通知に基づいて、カウンタ７３＿１のカウント値が１回インクリメントされる（図３５（Ａ））。これにより、このタイミングｔ６４〜ｔ６５の期間の最後において、カウンタ７３＿１のカウント値は“１”になる。
【０２０４】
一方、このタイミングｔ６４〜ｔ６５の期間では、２行目の画素６１のいずれもが検出通知を行わないので、カウンタ７３＿２のカウント値はインクリメントされない（図３５（Ｂ））。これにより、このタイミングｔ６４〜ｔ６５の期間の最後において、カウンタ７３＿２のカウント値は“１”を維持する。また、このタイミングｔ６４〜ｔ６５の期間では、３行目の画素６１のいずれもが検出通知を行わないので、カウンタ７３＿３のカウント値はインクリメントされない（図３５（Ｃ））。これにより、このタイミングｔ６４〜ｔ６５の期間の最後において、カウンタ７３＿３のカウント値は“２”を維持する。
【０２０５】
以上のように、撮像装置３では、複数の行の画素６１から検出通知を受け取った場合において、検出通知を行った画素６１の数が多い行から順に読み出すように読出順序を決定したので、スループットを高めることができる。その結果、撮像装置３では、例えば、限られた時間内に効率的に画素６１からビットデータＢＤを読み出すことができるので、画素６１が検出したフォトンの数についての情報をタイムリーにアキュムレータ２１に供給することができる。
【０２０６】
本実施の形態では、複数の行の画素から検出通知を受け取った場合において、検出通知を行った画素６１の数が多い行から順に読み出すように読出順序を決定したので、スループットを高めることができ、その結果、画質を高めることができる。
【０２０７】
［変形例３］
上記実施の形態に係る撮像装置３に、上記第１の実施の形態の各変形例を適用してもよい。
【０２０８】
＜４．第４の実施の形態＞
次に、第４の実施の形態に係る撮像装置４について説明する。本実施の形態は、アキュムレータアレイ２０に格納されたデータに基づいて、画素アレイにおける複数の画素からビットデータＢＤを読み出してそのビットデータＢＤをアキュムレータアレイ２０に供給する際の、各画素ラインＬＰの選択頻度（読出頻度）を決定するものである。なお、上記第１の実施の形態に係る撮像装置１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
【０２０９】
図３６，３７は、本実施の形態に係る撮像装置４の一構成例を表すものである。図３６，３７に示したように、撮像装置４は、画素アレイ９０と、アドレッサ９９と、出力部１２０とを備えている。
【０２１０】
画素アレイ９０は、複数の画素９１と、複数のリセット線ＲＳＬ１と、複数の読出制御線ＲＣＬと、複数の出力制御線ＯＣＬ１と、複数の読出線ＲＤＬと、複数の出力線ＯＰＬ１とを有している。画素９１は、受光素子１２と、抵抗素子１３と、インバータ１４と、カウンタ１５と、スイッチ１８と、スイッチ部１９とを有している。すなわち、この画素９１は、第１の実施の形態等に係る画素１１から通知制御回路１６およびトランジスタ１７を省いたものである。
【０２１１】
アドレッサ９９（図３６，３７）は、画素アレイ９０およびアキュムレータアレイ２０を駆動するものである。具体的には、アドレッサ９９は、画素アレイ９０における複数のリセット線ＲＳＬ１に複数のリセット信号ＳＲＳＬ１をそれぞれ印加し、複数の読出制御線ＲＣＬに複数の読出制御信号ＳＲＣＬをそれぞれ印加し、複数の出力制御線ＯＣＬ１に複数の出力制御信号ＳＯＣＬ１をそれぞれ印加することにより、画素ラインＬＰ単位で画素アレイ１０を駆動する。また、アドレッサ９９は、アキュムレータアレイ２０における複数のリセット線ＲＳＬ２に複数のリセット信号ＳＲＳＬ２をそれぞれ印加し、複数の選択制御線ＳＥＬに複数の選択制御信号ＳＳＥＬをそれぞれ印加し、複数の出力制御線ＯＣＬ２に複数の出力制御信号ＳＯＣＬ２をそれぞれ印加することにより、アキュムレータラインＬＡ単位でアキュムレータアレイ２０を駆動するようになっている。
【０２１２】
アドレッサ９９は、画素アレイ９０における複数の画素９１からビットデータＢＤを読み出してそのビットデータＢＤをアキュムレータアレイ２０に供給する際、基本的には、線順次走査を行うことにより、画素ラインＬＰ単位で画素アレイ１０を駆動するとともに、アキュムレータラインＬＡ単位でアキュムレータアレイ２０を駆動する。その際、アドレッサ９９は、出力部１３０の演算部１３１（後述）から供給された重み情報ＩＮＦに基づいて読出頻度を決定するようになっている。
【０２１３】
出力部１３０は、画素アレイ９０の複数の画素９１のそれぞれから出力線ＯＰＬ１を介して供給された８ビット分のデータ（ビットＢ７〜Ｂ０）、およびアキュムレータアレイ２０の複数のアキュムレータ２１のそれぞれから出力線ＯＰＬ２を介して供給された８ビット分のデータ（ビットＢ１５〜Ｂ８）に基づいて、画像信号Ｓoutを生成するものである。
【０２１４】
出力部１３０は、演算部１３１を有している。この演算部１３１は、アキュムレータアレイ２０の複数のアキュムレータ２１のそれぞれから出力線ＯＰＬ２を介して供給された８ビット分のデータ（ビットＢ１５〜Ｂ８）が示す値ＶＡＬに基づいて、重み情報ＩＮＦを生成するものである。
【０２１５】
図３８は、重み情報ＩＮＦの一例を表すものである。重み情報ＩＮＦは、複数の重み係数ｋ（重み係数ｋ１，ｋ２，ｋ３，…）を含んでいる。複数の重み係数ｋは、アキュムレータラインＬＡのそれぞれに対応づけられたものである。具体的には、重み係数ｋ１は、１行目のアキュムレータラインＬＡにおける複数の値ＶＡＬの平均値を、アキュムレータアレイ２０において得られた全ての値ＶＡＬの平均値で除算したものである。重み係数ｋ２は、２行目のアキュムレータラインＬＡにおける複数の値ＶＡＬの平均値を、アキュムレータアレイ２０において得られた全ての値ＶＡＬの平均値で除算したものである。重み係数ｋ３以降についても同様である。すなわち、例えば、多くのフォトンを検出した画素ラインＬＰに対応するアキュムレータラインＬＡでは、重み係数ｋが“１”よりも大きくなり、少ないフォトンを検出した画素ラインＬＰに対応するアキュムレータラインＬＡでは、重み係数ｋが“１”よりも小さくなるようになっている。
【０２１６】
演算部１３１は、アキュムレータアレイ２０の複数のアキュムレータ２１のそれぞれから出力線ＯＰＬ２を介して供給された８ビット分のデータ（ビットＢ１５〜Ｂ８）が示す値ＶＡＬに基づいて、このような重み情報ＩＮＦを生成する。そして、出力部１３０は、この重み情報ＩＮＦをアドレッサ９９に供給するようになっている。
【０２１７】
これにより、アドレッサ９９は、この重み情報ＩＮＦに基づいて、例えば重み係数ｋが大きい行についてはビットデータＢＤを読み出す回数を多くし、重み係数ｋが小さい行についてはビットデータＢＤを読み出す回数を少なくするように、読出頻度を決定するようになっている。
【０２１８】
ここで、アドレッサ９９および演算部１３１は、本開示における「制御部」の一具体例に対応する。
【０２１９】
図３９は、画素アレイ９０およびアキュムレータアレイ２０のフレーム期間Ｆにおける動作の一例を表すものである。
【０２２０】
撮像装置４は、タイミングｔ７１〜ｔ７２の期間において、画素アレイ９０における複数の画素９１に対して、垂直方向（縦方向）において上から順に線順次走査を行うことにより、画素ラインＬＰ単位でリセット駆動Ｄ１を行う。具体的には、アドレッサ９９は、複数のリセット信号ＳＲＳＬ１を複数のリセット線ＲＳＬ１にそれぞれ印加することにより、画素ラインＬＰ単位で、画素９１におけるカウンタ１５を順次リセットさせる。これにより、カウンタ１５では、カウント値がリセットされ、その後にカウント動作が開始される。このようにして、複数の画素９１のそれぞれにおいて、露光期間Ｐ１が順次開始される。
【０２２１】
この露光期間Ｐ１では、画素９１のカウンタ１５は、受光素子１２がフォトンを検出する度に、カウント値をインクリメントする。これにより、カウンタ１５は、受光素子１２が検出したフォトンの数に応じたカウント値を格納する。
【０２２２】
撮像装置４は、タイミングｔ７２〜ｔ７３の期間において、画素アレイ９０における複数の画素９１に対して、垂直方向（縦方向）において上から順に、基本的に線順次走査を行うことにより、画素ラインＬＰ単位で読出駆動Ｄ２を行う。この例では、撮像装置４は、タイミングｔ７２〜ｔ７３において、１０回の読出駆動Ｄ２（読出駆動Ｄ２０〜Ｄ２９）を行う。なお、これに限定されるものではなく、読出駆動Ｄ２を行う回数は、１０回より多くてもよいし、少なくてもよい。具体的には、アドレッサ９９は、複数の読出駆動Ｄ２のそれぞれにおいて、複数の読出制御信号ＳＲＣＬを複数の読出制御線ＲＣＬにそれぞれ印加することにより、画素ラインＬＰ単位で、複数の画素９１からビットデータＢＤを順次読み出し、複数の選択制御信号ＳＳＥＬを複数の選択制御線ＳＥＬにそれぞれ印加することにより、アキュムレータラインＬＡ単位で、複数のアキュムレータ２１に、読み出したビットデータＢＤを供給する。複数のアキュムレータ２１のそれぞれは、ビットデータＢＤに基づいて積算動作を行う。
【０２２３】
その際、アドレッサ９９は、現在のフレーム期間Ｆの一つ前のフレーム期間Ｆにおいて、出力部１３０の演算部１３１から供給された重み情報ＩＮＦに基づいて読出頻度を決定する。具体的には、アドレッサ９９は、例えば重み係数ｋが大きい行についてはビットデータＢＤを読み出す回数を多くし、重み係数ｋが小さい行についてはビットデータＢＤを読み出す回数を少なくするように、読出頻度を決定する。
【０２２４】
図４０Ａは、フレーム期間Ｆにおけるある読出駆動Ｄ２の一例を模式的に表すものであり、図４０Ｂは、フレーム期間Ｆにおける他の読出駆動Ｄ２の一例を模式的に表すものである。アドレッサ９９は、図４０Ａに示したように、基本的に線順次走査を行うことにより、画素ラインＬＰ単位で、複数の読出制御信号ＳＲＣＬを複数の読出制御線ＲＣＬにそれぞれ印加する。
【０２２５】
そして、例えば、２行目に係る重み係数ｋが例えば“１．１”である場合には、アドレッサ９９は、例えば、１０回の読出駆動Ｄ２のうちの１回において、図４０Ｂに示したように、２行目の画素９１からビットデータＢＤを２回読み出すべく、読出制御信号ＳＲＣＬ２を２回高レベルに設定する。すなわち、この例では、２行目に係る重み係数ｋが“１．１”であるので、２行目の画素９１が検出したフォトンの数が多いため、フレーム期間における、２行目の画素９１からビットデータＢＤを読み出す回数を多くする。
【０２２６】
また、例えば、３行目に係る重み係数ｋが例えば“０．９”である場合には、アドレッサ９９は、例えば、１０回の読出駆動Ｄ２のうちの１回において、図４０Ｂに示したように、３行目の画素９１からビットデータＢＤを読み出さないように、読出制御信号ＳＲＣＬ２を低レベルに維持する。すなわち、この例では、３行目に係る重み係数ｋが“０．９”であるので、３行目の画素９１が検出したフォトンの数が少ないため、フレーム期間における、３行目の画素９１からビットデータＢＤを読み出す回数を少なくする。
【０２２７】
そして、撮像装置４は、タイミングｔ７３〜ｔ７４の期間において、画素アレイ９０における複数の画素９１に対して、垂直方向（縦方向）において上から順に線順次走査を行うことにより、画素ラインＬＰ単位で出力駆動Ｄ３１を行うとともに、アキュムレータアレイ２０における複数のアキュムレータ２１に対して、垂直方向において上から順に線順次走査を行うことにより、アキュムレータラインＬＡ単位で出力駆動Ｄ３２を行う。具体的には、アドレッサ９９は、複数の出力制御信号ＳＯＣＬ１を複数の出力制御線ＯＣＬ１にそれぞれ印加することにより、画素ラインＬＰ単位で、画素９１に、８ビット分のデータ（ビットＢ７〜Ｂ０）を出力線ＯＰＬ１に順次出力させる。また、アドレッサ９９は、複数の出力制御信号ＳＯＣＬ２を複数の出力制御線ＯＣＬ２にそれぞれ印加することにより、アキュムレータラインＬＡ単位で、アキュムレータ２１に、８ビット分のデータ（ビットＢ１５〜Ｂ８）を出力線ＯＰＬ２に順次出力させる。
【０２２８】
そして、出力部１３０の演算部１３１は、画素アレイ１０から供給された８ビット分のデータ（ビットＢ７〜Ｂ０）、およびアキュムレータアレイ２０から供給された８ビット分のデータ（ビットＢ１５〜Ｂ８）に基づいて、重み情報ＩＮＦを生成し、この重み情報ＩＮＦをアドレッサ９９に供給する。また、出力部１３０は、これらの８ビット分のデータ（ビットＢ７〜Ｂ０）および８ビット分のデータ（ビットＢ１５〜Ｂ８）に基づいて、画像信号Ｓoutを生成する。
【０２２９】
以上のように、撮像装置４では、アキュムレータアレイ２０に格納されたデータに基づいて、画素アレイ９０における複数の画素９１からビットデータＢＤを読み出してそのビットデータＢＤをアキュムレータアレイ２０に供給する際の読出頻度を決定するようにしたので、第１の実施の形態などの場合と比べて、画素の構成をシンプルにすることができる。
【０２３０】
また、撮像装置４では、現在のフレーム期間Ｆの一つ前のフレーム期間Ｆにおいて得られた重み情報ＩＮＦに基づいて読出頻度を決定するようにした。具体的には、アドレッサ９９は、例えば重み係数ｋが大きい行についてはビットデータＢＤを読み出す回数を多くし、重み係数ｋが小さい行についてはビットデータＢＤを読み出す回数を少なくするように、読出頻度を決定した。これにより、検出したフォトンの数が多い行における画素９１からビットデータＢＤを読み出す回数を多くすることができる。その結果、撮像装置４では、効率的に画素９１からビットデータＢＤを読み出すことができるため、画素９１が検出したフォトンの数についての情報をタイムリーにアキュムレータ２１に供給することができる。
【０２３１】
本実施の形態では、アキュムレータアレイに格納されたデータに基づいて読出頻度を決定するようにしたので、画素の構成をシンプルにすることができる。
【０２３２】
本実施の形態では、重み情報に基づいて読出頻度を決定するようにしたので、検出したフォトンの数が多い行における画素からビットデータを読み出す回数を多くすることができるため、画素が検出したフォトンの数についての情報をタイムリーにアキュムレータに供給することができる。
【０２３３】
［変形例４−１］
上記実施の形態では、アドレッサ９９が、演算部１３１が生成した重み情報ＩＮＦに基づいて読出頻度を決定するようにしたが、これに限定されるものではない。これに代えて、図４１に示す撮像装置４Ａのように、例えば、演算部が、重み情報ＩＮＦに基づいて読出頻度を決定してもよい。この撮像装置４Ａは、アドレスデコーダ９９Ａと、出力部１３０Ａとを備えている。アドレスデコーダ９９Ａは、出力部１３０Ａから供給されたアドレス情報ＩＮＦＡに基づいて画素アレイ９０およびアキュムレータアレイ２０を駆動するものである。出力部１３０Ａは、演算部１３１Ａを有している。演算部１３１Ａは、上記実施の形態に係る演算部１３１と同様に重み情報ＩＮＦを生成するとともに、重み情報ＩＮＦに基づいて読出頻度を決定するものである。そして、演算部１３１Ａは、決定した読出頻度に基づいて、駆動すべき画素ラインＬＰおよびアキュムレータラインＬＡのアドレスを生成し、このアドレスについての情報をアドレス情報ＩＮＦＡとしてアドレスデコーダ９９Ａに供給する。
【０２３４】
［変形例４−２］
上記実施の形態では、アキュムレータアレイ２０に格納されたデータに基づいて読出頻度を決定したが、これに限定されるものではない。これに代えて、アキュムレータアレイ２０に格納されたデータおよび画素アレイ９０に格納されたデータに基づいて読出頻度を決定してもよい。
【０２３５】
＜５．撮像装置の使用例＞
図４２は、上記実施の形態に係る撮像装置１〜４の使用例を表すものである。上述した撮像装置１〜４は、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングする様々なケースに使用することができる。
【０２３６】
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、テレビジョンや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
【０２３７】
また、上記実施の形態に係る撮像装置１〜４の技術を、ＴＯＦ（Time Of Flight）法用いた測距装置に適用してもよい。このＴＯＦ法では、光を射出するとともに、測定対象物により反射された反射光を検出する。そして、ＴＯＦ法では、光を射出したタイミングおよび反射光を検出したタイミングの間の時間差を計測することにより、測定対象物までの距離を計測することができる。上記実施の形態に係る撮像装置１〜４の技術は、測距装置における、反射光を検出するセンサに適用することができる。
【０２３８】
＜６．移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
【０２３９】
図４３は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
【０２４０】
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図４３に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
【０２４１】
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
【０２４２】
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
【０２４３】
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
【０２４４】
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
【０２４５】
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
【０２４６】
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ  Ｄｒｉｖｅｒ  Ａｓｓｉｓｔａｎｃｅ  Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
【０２４７】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【０２４８】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
【０２４９】
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図４３の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
【０２５０】
図４４は、撮像部１２０３１の設置位置の例を示す図である。
【０２５１】
図４４では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
【０２５２】
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
【０２５３】
なお、図４４には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
【０２５４】
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
【０２５５】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【０２５６】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
【０２５７】
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
【０２５８】
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。これにより、車両制御システム１２０００では、画素が検出したフォトンの数をタイムリーに集計することができる。その結果、車両制御システム１２０００では、車両の衝突回避あるいは衝突緩和機能、車間距離に基づく追従走行機能、車速維持走行機能、車両の衝突警告機能、車両のレーン逸脱警告機能等の精度を高めることができる。
【０２５９】
以上、いくつかの実施の形態および変形例、ならびにそれらの具体的な応用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
【０２６０】
例えば、上記の各実施の形態等における、画素の構成、カウンタ１５のビット数、アキュムレータ２１の構成、アキュムレータ回路２３のビット数などは、一例であり、適宜変更してもよい。
【０２６１】
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【０２６２】
なお、本技術は以下のような構成とすることができる。
【０２６３】
（１）入射光に応じて信号を生成可能な光電変換部と、前記信号に応じたデータを格納可能な格納部と、前記格納部に格納された前記データを出力可能な出力部とを有する画素と、
前記格納部に格納された前記データが所定の条件を満たす場合に、前記出力部が前記データを出力するように制御可能な制御部と
を備えた撮像装置。
（２）前記格納部は、前記信号に基づいてカウント動作を行うことが可能であり、
前記データは、前記カウント動作により生成されたカウント値である
前記（１）に記載の撮像装置。
（３）前記所定の条件は、前記カウント値が所定のカウント値に達することであり、
前記制御部は、前記出力部が前記データに含まれるビットデータを出力するように制御可能である
前記（２）に記載の撮像装置。
（４）前記データは、１ビット分のデータであり、
前記所定の条件は、前記データが所定の論理値になることである
前記（１）に記載の撮像装置。
（５）前記光電変換部および前記格納部は、一体として構成された
前記（１）に記載の撮像装置。
（６）前記画素を複数備え、
複数の前記画素は、第１のグループを含む複数のグループにグループ分けされ、
前記制御部は、第１の制御信号を含む複数の制御信号を生成可能であり、
前記複数の画素のうちの前記第１のグループに属する第１の複数の画素のそれぞれの前記出力部は、前記第１の制御信号に基づいて、前記データを出力可能である
前記（１）から（５）のいずれかに記載の撮像装置。
（７）前記制御部は、前記第１の複数の画素のうちの少なくとも１つにおいて、前記データが前記所定の条件を満たす場合に、前記第１の制御信号を用いて、前記第１の複数の画素のそれぞれの前記出力部が前記データを出力するように制御可能である
前記（６）に記載の撮像装置。
（８）前記第１のグループに属する前記複数の画素に接続されるとともに、電源と抵抗素子を介して接続された制御信号線をさらに備え、
前記第１のグループに属する前記複数の画素のそれぞれは、前記データが前記所定の条件を満たす場合に前記制御信号線に所定の電圧を印加可能なスイッチを有し、
前記制御部は、前記制御信号線における電圧に基づいて、前記第１の制御信号を生成可能である
前記（７）に記載の撮像装置。
（９）前記複数のグループは第２のグループを含み、
前記複数の制御信号は第２の制御信号を含み、
前記複数の画素のうちの前記第２のグループに属する第２の複数の画素のそれぞれの前記出力部は、前記第２の制御信号に基づいて、前記データを出力可能である
前記（６）または（７）に記載の撮像装置。
（１０）前記制御部は、前記第１の複数の画素のうちの少なくとも１つ、および前記第２の複数の画素のうちの少なくとも１つにおいて、前記データが前記所定の条件を満たす場合には、第１の制御動作または第２の制御動作を選択的に行うことが可能であり、
前記第１の制御動作は、前記第１の制御信号を用いて、前記第１の複数の画素のそれぞれの前記出力部が前記データを出力するように制御した後に、前記第２の制御信号を用いて、前記第２の複数の画素のそれぞれの前記出力部が前記データを出力するように制御することであり、
前記第２の制御動作は、前記第２の制御信号を用いて、前記第２の複数の画素のそれぞれの前記出力部が前記データを出力するように制御した後に、前記第１の制御信号を用いて、前記第１の複数の画素のそれぞれの前記出力部が前記データを出力するように制御することである
前記（９）に記載の撮像装置。
（１１）前記制御部は、１フレーム期間内に、前記第１の制御動作および前記第２の制御動作を行うことが可能である
前記（１０）に記載の撮像装置。
（１２）前記制御部は、前記第１の複数の画素のうちの少なくとも１つにおいて前記データが前記所定の条件を満たす第１のタイミングを検出可能な第１のタイミング検出部と、前記第２の複数の画素のうちの少なくとも１つにおいて前記データが前記所定の条件を満たす第２のタイミングを検出可能な第２のタイミング検出部とを有し、前記第１のタイミング検出部および前記第２のタイミング検出部における検出結果に基づいて、前記第１のタイミングおよび前記第２のタイミングのうちのどちらが前であるかを判別可能であり、前記第１のタイミングが前である場合には、第３の制御動作を行うことが可能であり、
前記第３の制御動作は、前記第１の制御信号を用いて、前記第１の複数の画素のそれぞれの前記出力部が前記データを出力するように制御した後に、前記第２の制御信号を用いて、前記第２の複数の画素のそれぞれの前記出力部が前記データを出力するように制御することである
前記（９）に記載の撮像装置。
（１３）前記制御部は、前記第１のタイミングおよび前記第２のタイミングのうちのどちらが先であるかを判別できない場合には、第１の制御動作または第２の制御動作を選択的に行うことが可能であり、
前記第１の制御動作は、前記第１の制御信号を用いて、前記第１の複数の画素のそれぞれの前記出力部が前記データを出力するように制御した後に、前記第２の制御信号を用いて、前記第２の複数の画素のそれぞれの前記出力部が前記データを出力するように制御することであり、
前記第２の制御動作は、前記第２の制御信号を用いて、前記第２の複数の画素のそれぞれの前記出力部が前記データを出力するように制御した後に、前記第１の制御信号を用いて、前記第１の複数の画素のそれぞれの前記出力部が前記データを出力するように制御することである
前記（１２）に記載の撮像装置。
（１４）前記制御部は、前記第１の複数の画素において前記データが前記所定の条件を満たした回数をカウント可能な第１のカウンタと、前記第２の複数の画素において前記データが前記所定の条件を満たした回数をカウント可能な第２のカウンタとを有し、前記第１のカウンタにおける第１のカウント値と、前記第２のカウンタにおける第２のカウント値とを比較可能であり、前記第１のカウント値が前記第２のカウント値よりも大きい場合には、第３の制御動作を行うことが可能であり、
前記第３の制御動作は、前記第１の制御信号を用いて、前記第１の複数の画素のそれぞれの前記出力部が前記データを出力するように制御した後に、前記第２の制御信号を用いて、前記第２の複数の画素のそれぞれの前記出力部が前記データを出力するように制御することである
前記（９）に記載の撮像装置。
（１５）前記第１のカウント値は、前記第１の複数の画素のうちの、前記データが前記所定の条件を満たした画素の数であり、
前記第２のカウント値は、前記第２の複数の画素のうちの、前記データが前記所定の条件を満たした画素の数である
前記（１４）に記載の撮像装置。
（１６）前記制御部は、前記第１のカウント値および前記第２のカウント値が等しい場合には、第１の制御動作または第２の制御動作を選択的に行うことが可能であり、
前記第１の制御動作は、前記第１の制御信号を用いて、前記第１の複数の画素のそれぞれの前記出力部が前記データを出力するように制御した後に、前記第２の制御信号を用いて、前記第２の複数の画素のそれぞれの前記出力部が前記データを出力するように制御することであり、
前記第２の制御動作は、前記第２の制御信号を用いて、前記第２の複数の画素のそれぞれの前記出力部が前記データを出力するように制御した後に、前記第１の制御信号を用いて、前記第１の複数の画素のそれぞれの前記出力部が前記データを出力するように制御することである
前記（１４）または（１５）に記載の撮像装置。
（１７）前記画素から出力された前記データを積算可能な積算部をさらに備えた
前記（１）から（１６）のいずれかに記載の撮像装置。
（１８）入射光に応じて信号を生成可能な光電変換部と、前記信号に応じたデータを格納可能な格納部と、前記格納部に格納された前記データを出力可能な出力部とを有する画素と、
前記画素から出力された前記データを積算可能な積算部により得られた積算データに基づいて、前記出力部が前記格納部に格納された前記データを出力するように制御可能な制御部と
を備えた撮像装置。
（１９）前記格納部は、前記信号に基づいてカウント動作を行うことが可能であり、
前記データは、前記カウント動作により生成されたカウント値である
前記（１８）に記載の撮像装置。
（２０）前記データは、１ビット分のデータである
前記（１８）に記載の撮像装置。
（２１）前記画素を複数備え、
複数の前記画素は、第１のグループを含む複数のグループにグループ分けされ、
前記制御部は、第１の制御信号を含む複数の制御信号を生成可能であり、
前記複数の画素のうちの前記第１のグループに属する第１の複数の画素のそれぞれの前記出力部は、前記第１の制御信号に基づいて、前記データを出力可能である
前記（１８）から（２０）のいずれかに記載の撮像装置。
（２２）前記制御部は、前記第１の複数の画素から出力された前記データに基づいて得られた第１の複数の積算データに基づいて、前記第１の複数の画素のそれぞれの前記出力部が前記データを出力する第１の出力回数を設定することと、前記第１の出力回数に基づいて前記第１の制御信号を生成することが可能である
前記（２１）に記載の撮像装置。
（２３）前記複数のグループは第２のグループを含み、
前記複数の制御信号は第２の制御信号を含み、
前記複数の画素のうちの前記第２のグループに属する第２の複数の画素のそれぞれの前記出力部は、前記第２の制御信号に基づいて、前記データを出力可能であり、
前記制御部は、前記第１の複数の積算データが示す値の合計値が、前記第２の複数の画素から出力された前記データに基づいて得られた第２の複数の積算データが示す値の合計値よりも多い場合には、前記第１の出力回数が、前記第２の複数の画素のそれぞれの前記出力部が前記データを出力する第２の出力回数より多くなるように前記第１の出力回数および前記第２の出力回数を設定することと、前記第１の出力回数および前記第２の出力回数に基づいて前記第１の制御信号および前記第２の制御信号を生成することが可能である
前記（２２）に記載の撮像装置。
（２４）入射光に応じて信号を生成可能な光電変換部と、前記信号に応じたデータを格納可能な格納部と、前記格納部に格納された前記データを出力可能な出力部とを有する画素と、
前記画素から出力された前記データを積算可能な積算部と、
前記格納部に格納された前記データが所定の条件を満たす場合に、前記出力部が前記データを出力するように制御可能な制御部と
を備えた撮像システム。
【符号の説明】
【０２６４】
１〜４，１Ｅ，１Ｆ，１Ｇ，１Ｈ，１Ｊ…撮像装置、１０，１０Ｂ，１０Ｅ，１０Ｆ，１０Ｇ，６０，９０…画素アレイ、１１，１１Ｂ，１１Ｃ，９１…画素、１２…受光素子、１３…抵抗素子、１３Ｆ…トランジスタ、１４…インバータ、１５…カウンタ、１５Ｄ１…基準コード供給回路、１５Ｄ２…カウント値比較回路、１５Ｅ…ＳＲラッチ、１６，６６…通知制御回路、１７…トランジスタ、１７Ｂ，１７Ｃ，１７Ｃ１，１７Ｃ２，１７Ｃ３…論理和回路、１８…スイッチ、１９…スイッチ部、２０…アキュムレータアレイ、２１…アキュムレータ、２２…論理積回路、２３…アキュムレータ回路、２４…スイッチ部、３０，３０Ｂ，３０Ｃ，３０Ｅ，３０Ｆ，５０，７０…アドレッサ、３１…抵抗素子、３２…インバータ、３３，５３，７４…選択部、３４…優先順位切替部、３８Ｈ…アドレッサ、３９Ｈ…デコーダ、４０，１３０…出力部、５１…マスタカウンタ、５２…ラッチ、７１…クロック生成部、７２…クリア信号生成部、７３…カウンタ、８１…フリップフロップ、８２，８３，８６…インバータ、８４，８７…論理積回路、８５…遅延回路、９９…アドレッサ、１０１〜１０３…反転論理積回路、１０４…論理積回路、１１１，１２１…半導体チップ、１１２，１２２…半導体基板、１１３，１２３…絶縁層、１１４，１２４…ビア、１１５，１２５…電極、ＢＤ…ビットデータ、１１９…接合部材、１２６…貫通電極、１２７…電極、１３１…演算部、ＡＰ…画素エリア、ＡＡ…アキュムレータエリア、ＣＬＬ…クリア線、Ｄ１…リセット駆動、Ｄ２，Ｄ２０〜Ｄ２９…読出駆動、Ｄ３１，Ｄ３２…出力駆動、ＩＮＦ…重み情報、ｋ…重み係数、ＬＰ…画素ライン、ＬＡ…アキュムレータライン、ＮＯＬ…通知線、ＯＣＬ１，ＯＣＬ２…出力制御線、ＯＰＬ１，ＯＰＬ２…出力線、ＰＡＴ，ＰＡＴＡ〜ＰＡＴＤ…優先順位パターン、Ｐ１…露光期間、ＲＣＬ…読出制御線、ＲＤＬ…読出線、ＲＳＬ１，ＲＳＬ２…リセット線、ＳＣＫ…クロック信号、ＳＣＬＬ…クリア信号、ＳＥＬ…選択制御線、ＳＮＯＢ…通知制御信号、ＳＮＯＬ…通知信号、ＳＮＯ，ＳＮＯ１〜ＳＮＯ４…信号、ＳＯＣＬ１，ＳＯＣＬ２…出力制御信号、ＳＰＵ…通知パルス信号、ＳＲＣＬ，ＳＲＣＬ１〜ＳＲＣＬ４…読出制御信号、ＳＲＳＬ１，ＳＲＳＬ２…リセット信号、ＳＳＥＬ，ＳＳＥＬ１〜ＳＳＥＬ４…選択制御信号、Ｓout…画像信号、Ｔ０…読出周期、Ｔ１…クロック周期、Ｖ１，Ｖ２…電圧。
【図１】
2020010150.tif 000003
【図２】
2020010150.tif 000004
【図３】
2020010150.tif 000005
【図４】
2020010150.tif 000006
【図５】
2020010150.tif 000007
【図６】
2020010150.tif 000008
【図７】
2020010150.tif 000009
【図８Ａ】
2020010150.tif 000010
【図８Ｂ】
2020010150.tif 000011
【図８Ｃ】
2020010150.tif 000012
【図８Ｄ】
2020010150.tif 000013
【図９】
2020010150.tif 000014
【図１０Ａ】
2020010150.tif 000015
【図１０Ｂ】
2020010150.tif 000016
【図１１】
2020010150.tif 000017
【図１２】
2020010150.tif 000018
【図１３】
2020010150.tif 000019
【図１４】
2020010150.tif 000020
【図１５】
2020010150.tif 000021
【図１６】
2020010150.tif 000022
【図１７】
2020010150.tif 000023
【図１８】
2020010150.tif 000024
【図１９】
2020010150.tif 000025
【図２０】
2020010150.tif 000026
【図２１】
2020010150.tif 000027
【図２２】
2020010150.tif 000028
【図２３】
2020010150.tif 000029
【図２４】
2020010150.tif 000030
【図２５】
2020010150.tif 000031
【図２６】
2020010150.tif 000032
【図２７】
2020010150.tif 000033
【図２８】
2020010150.tif 000034
【図２９】
2020010150.tif 000035
【図３０】
2020010150.tif 000036
【図３１】
2020010150.tif 000037
【図３２】
2020010150.tif 000038
【図３３】
2020010150.tif 000039
【図３４】
2020010150.tif 000040
【図３５】
2020010150.tif 000041
【図３６】
2020010150.tif 000042
【図３７】
2020010150.tif 000043
【図３８】
2020010150.tif 000044
【図３９】
2020010150.tif 000045
【図４０Ａ】
2020010150.tif 000046
【図４０Ｂ】
2020010150.tif 000047
【図４１】
2020010150.tif 000048
【図４２】
2020010150.tif 000049
【図４３】
2020010150.tif 000050
【図４４】
2020010150.tif 000051