(57)【要約】【課題】簡易な構成で過電流によるＦＥＴの破壊を効果的に防止し得る過電流検出回路を実現する【解決手段】過電流検出回路（１０）は、ＦＥＴ（２０）の電流センス（Ｑｍ）の出力電流（Ｉｍ）が導入される第１の抵抗（Ｒｓ）と、一次側にＦＥＴのゲート電流（Ｉｇ）が導入されるカレントトランス（ＣＴ）を備え、第１の抵抗の印加電圧からカレントトランスの二次側の両端子間に接続された第２の抵抗（Ｒｔ）の印加電圧が減じられた電圧（Ｖｍ＋Ｖｔ）に応じ、過電流信号を出力する。【選択図】図１
2020129866.tif 000002
【特許請求の範囲】
【請求項１】
ＦＥＴに組み込まれた電流センスの出力電流を監視し、前記ＦＥＴの過電流を検出する過電流検出回路であって、
第１の抵抗、第２の抵抗、カレントトランスと、比較器とを備え、
前記第１の抵抗には、前記出力電流が導入され、
前記カレントトランスの一次側には、前記ＦＥＴのゲート電流が導入され、
前記カレントトランスの二次側の両端子間に、前記第２の抵抗が接続され、
前記出力電流に起因する前記第１の抵抗の印加電圧から、前記ゲート電流に起因する前記第２の抵抗の印加電圧が、減じられた電圧が所定値を超えると、前記比較器により前記ＦＥＴの過電流が検出されたことを示す信号を出力することを特徴とする、過電流検出回路。
【請求項２】
前記ＦＥＴのターンオン時の、前記減じられた電圧において、
前記出力電流に発生するサージ状電流に起因する前記第２の抵抗の印加電圧は、
前記ゲート電流に発生するゲート容量充電電流に起因する前記第２の抵抗の印加電圧により減じられていることを特徴とする、請求項１に記載の過電流検出回路。
【請求項３】
請求項１または２に記載の過電流検出回路と、電流センスを組み込んだＦＥＴと、前記ＦＥＴのゲートドライブ回路とを備えた、電流出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は過電流検出回路、及びそれを用いた電流出力回路に関する。
【背景技術】
【０００２】
パワー半導体デバイスとして、主回路に流れる負荷電流に比例したセンス電流を出力する機能を有した、ＭＯＳ−ＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor：金属酸化膜半導体電界効果トランジスタ）等のトランジスタが用いられている。
【０００３】
このような電流センス機能内蔵ＭＯＳ−ＦＥＴでは、例えば、センスＦＥＴ素子のドレイン電極が、主回路としての主ＦＥＴ素子の電流出力電極であるドレイン電極と共に半導体ウェハ上に並べられ、並列接続されるように構成されて、主ＦＥＴ素子に流れる電流の一部が分流する。
【０００４】
図５は、電流センス機能を内蔵したＭＯＳ−ＦＥＴ５０の等価回路を示す。ＭＯＳ−ＦＥＴ５０は、外部との接続端子として、主ＦＥＴ素子Ｑのドレイン、ソース、ゲートにそれぞれ接続された、ドレイン端子Ｆｄ、ゲート端子Ｆｇ、ソース端子Ｆｓと、を備える。
【０００５】
図示されるように、ＭＯＳ−ＦＥＴ５０は、主ＦＥＴ素子ＱとセンスＦＥＴ素子Ｑｍとを備える。各々のドレインとゲートは、それぞれが並列接続されている。
【０００６】
またＭＯＳ−ＦＥＴ５０は、センスＦＥＴ素子Ｑｍを流れるセンス電流Ｉｍを外部に取り出すための、センス端子対（センス端子Ｆｍ、センス端子Ｆｒ）を備えている。センス端子Ｆｒは、ソース端子Ｆｓと共通である。センス端子対間に、シャント抵抗Ｒｓを接続すると、センス電流Ｉｍがシャント抵抗Ｒｓを通じて流れ、その両端の電圧Ｖｍによって、負荷電流に相当するドレイン電流Ｉｄを検出することも可能となる。
【０００７】
ＭＯＳ−ＦＥＴ５０では、センスＦＥＴ素子Ｑｍ用の電極面積が、主ＦＥＴ素子よりも極めて小さく構成されている。これにより、センスＦＥＴ素子Ｑｍのドレイン電流であるセンス電流Ｉｍが、主ＦＥＴ素子を流れるドレイン電流Ｉｄと比較して微小となる。具体例として、センス電流Ｉｍの大きさは、主ＦＥＴ素子を流れるドレイン電流Ｉｄの５万分の１程度である。
【０００８】
センス電流Ｉｍは、負荷電流（ドレイン電流Ｉｄ）が過大となってＭＯＳ−ＦＥＴ５０が不可逆的に破壊されることを防止するための過電流検出回路に入力されるモニタ電流として用いられる。過電流検出回路は、センス電流Ｉｍが所定値以上になると、負荷電流が過大と判断して、ＭＯＳ−ＦＥＴのオン／オフ制御を行うゲートドライブ回路に過電流が検出されたことを示す信号を出力し、ＭＯＳ−ＦＥＴをオフさせる。このようなパワー半導体デバイスの保護技術は、例えば特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平５−２７６７６１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上記のような電流センス機能を内蔵したトランジスタのセンス電流Ｉｍは、通常は主回路の負荷電流（主ＦＥＴ素子のドレイン電流Ｉｄ）に比例する。しかし、主ＦＥＴ素子Ｑのターンオン時に、過渡的にセンス電流Ｉｍがサージ状に跳ね上がる現象が知られている。
【００１１】
この現象はドレイン端子Ｆｄ、ソース端子Ｆｓの間に電圧の印加が無く、主ＦＥＴ素子Ｑ、センスＦＥＴ素子Ｑｍ共にドレイン電流が流れていない状態でも確認される。図６は、この現象を示した図であり、ＭＯＳ−ＦＥＴ５０のゲート・ソース間電圧Ｖｇｓと、シャント抵抗Ｒｓに印加される電圧Ｖｍの波形を示している。シャント抵抗Ｒｓに印加される電圧Ｖｍは、センス電流Ｉｍに比例する。図示されるように、ＭＯＳ−ＦＥＴ５０のターンオン時にサブマイクロ秒オーダーで、過渡的に大きなセンス電流Ｉｍが流れる現象が存在する。
【００１２】
なお、図６に示されるように、ＭＯＳ−ＦＥＴ５０のターンオフ時にも、センス電流Ｉｍには、ターンオン時と逆向きのサージ状の過渡的な大きな電流が現れる。
【００１３】
このようなターンオン時のセンス電流Ｉｍの跳ね上がりの現象は、過電流の誤検知を引き起こす怖れがある。誤検知を防止するために、過電流の検出閾値を高く設定すると、ＭＯＳ−ＦＥＴ５０の保護が十分ではなくなってしまう。
【００１４】
そこで、特許文献１の従来技術では、トランジスタのターンオンに同期して、一定期間センス電流Ｉｍをバイパスさせ、過電流検出回路にセンス電流Ｉｍが入力されない構成としていた。
【００１５】
しかしながら、そのような従来技術では、バイパスを行っている期間中の過電流の検知ができない課題があった。また、トランジスタのドライブ回路に同期させてバイパスを行う必要があり、回路構成が複雑で高コストとなる課題があった。
【００１６】
本発明の一態様は、簡易な構成でターンオン時のセンス電流Ｉｍの跳ね上がりによる過電流の誤検知を抑制でき、過電流によるＦＥＴの破壊を効果的に防止し得る過電流検出回路を実現することを目的とする。
【課題を解決するための手段】
【００１７】
上記の課題を解決するために、本発明の一態様に係る過電流検出回路は、ＦＥＴに組み込まれた電流センスの出力電流を監視し、前記ＦＥＴの過電流を検出する過電流検出回路であって、第１の抵抗、第２の抵抗、カレントトランスと、比較器とを備え、前記第１の抵抗には、前記出力電流が導入され、前記カレントトランスの一次側には、前記ＦＥＴのゲート電流が導入され、前記カレントトランスの二次側の両端子間に、前記第２の抵抗が接続され、前記出力電流に起因する前記第１の抵抗の印加電圧から、前記ゲート電流に起因する前記第２の抵抗の印加電圧が、減じられた電圧が所定値を超えると、前記比較器により前記ＦＥＴの過電流が検出されたことを示す信号を出力することを特徴とする。
【００１８】
上記の課題を解決するために、本発明の一態様に係る電流出力回路は、前記本発明の一態様に係る過電流検出回路と、電流センスを組み込んだＦＥＴと、前記ＦＥＴのゲートドライブ回路とを備えることを特徴とする。
【発明の効果】
【００１９】
本発明の一態様の過電流検出回路によれば、簡易な構成でターンオン時のセンス電流Ｉｍの跳ね上がりによる過電流の誤検知を抑制でき、過電流によるＦＥＴの破壊を効果的に防止し得る過電流検出回路が実現できる。
【００２０】
また、本発明の一態様の電流出力回路によれば、同様の効果を奏する電流出力回路が実現できる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施形態１に係る過電流検出回路、及び、それを用いた電流出力回路を示す図である。
【図２】本発明の実施形態１に係る過電流検出回路の動作を説明するための図である。
【図３】比較例の過電流検出回路、及び、それを用いた電流出力回路を示す図である。
【図４】比較例の過電流検出回路の動作を説明するための図である。
【図５】電流センス機能を備えたＭＯＳ−ＦＥＴを示す等価回路図である。
【図６】ＭＯＳ−ＦＥＴのセンス電流波形を示すための図である。
【発明を実施するための形態】
【００２２】
〔実施形態１〕
以下に、図１〜２を用いて本発明の一実施形態が、詳細に説明される。
【００２３】
図１は、実施形態１に係る過電流検出回路１０及び、過電流検出回路１０を用いた電流出力回路１を示す図である。電流出力回路１は、ＭＯＳ−ＦＥＴ２０と、ＭＯＳ−ＦＥＴ２０を制御するゲートドライブ回路３０、過電流検出回路１０とから構成される。
【００２４】
（ＭＯＳ−ＦＥＴの構成）
ＭＯＳ−ＦＥＴ２０は、外部との接続端子として、主ＦＥＴ素子Ｑのドレイン、ソース、ゲートにそれぞれ接続された、ドレイン端子Ｆｄ、ゲート端子Ｆｇ、ソース端子Ｆｓと、を備えている。通常、ドレイン端子Ｆｄは、負荷を通じて電源の正側に接続され、ソース端子Ｆｓは電源の負側に接続されて、使用される。
【００２５】
図１に示されるように、ＭＯＳ−ＦＥＴ２０は、主ＦＥＴ素子ＱとセンスＦＥＴ素子Ｑｍ（電流センス）とを備える。各々のドレインとゲートは、それぞれが並列接続されている。
【００２６】
また、ＭＯＳ−ＦＥＴ２０は、センスＦＥＴ素子Ｑｍを流れるセンス電流Ｉｍ（電流センスの出力電流）を外部に取り出すための、センス端子対（センス端子Ｆｍとセンス端子Ｆｒ）を備えている。センス端子Ｆｒは、ソース端子Ｆｓと共通である。従って、必ずしもセンス端子Ｆｒがソース端子Ｆｓと独立して設けられている必要はない。
【００２７】
ＭＯＳ−ＦＥＴ２０では、センスＦＥＴ素子Ｑｍ用の電極面積が、主ＦＥＴ素子よりも極めて小さく構成されている。これにより、センスＦＥＴ素子Ｑｍのドレイン電流であるセンス電流Ｉｍが、主ＦＥＴ素子を流れるドレイン電流Ｉｄと比較して微小となる。具体例として、センス電流Ｉｍの大きさは、主ＦＥＴ素子を流れるドレイン電流Ｉｄの５万分の１程度である。
【００２８】
このように、ＭＯＳ−ＦＥＴ２０は、図５を用いて説明されたＭＯＳ−ＦＥＴ５０と同様の構成を備えている。
【００２９】
（ゲートドライブ回路の構成）
ゲートドライブ回路３０は、ＭＯＳ−ＦＥＴ２０のゲート・ソース間をバイアスすることにより、ＭＯＳ−ＦＥＴ２０のオン／オフの制御を行う回路である。
【００３０】
ゲートドライブ回路３０はゲート制御信号の出力端子Ｄｏを備えている。ゲートドライブ回路３０は、出力端子Ｄｏの電圧をハイ（high：例えばゲート・ソース間電圧Ｖｇｓを＋１５Ｖ）またはロー（low：例えばゲート・ソース間電圧Ｖｇｓを−１５Ｖ）に制御することで、ＭＯＳ−ＦＥＴ２０のオン／オフの制御を行う。
【００３１】
また、ゲートドライブ回路３０は過電流信号入力端子Ｄｓを備えている。過電流信号入力端子Ｄｓに過電流が検出されたことを示す信号（例えばハイ信号）が入力されると、出力端子Ｄｏの出力をローとし、ＭＯＳ−ＦＥＴ２０をオフさせる。
【００３２】
（過電流検出回路の構成）
過電流検出回路１０は、ＭＯＳ−ＦＥＴ２０のセンス電流Ｉｍを監視し過大な負荷電流によるＭＯＳ−ＦＥＴ２０の不可逆的な破壊を防止することを基本的な機能とする回路である。
【００３３】
過電流検出回路１０は、ＭＯＳ−ＦＥＴ２０からセンス電流Ｉｍを導入するためのモニタ端子対（モニタ端子Ｐｍとモニタ端子Ｐｒ）を備えている。電流出力回路１において、ＭＯＳ−ＦＥＴ２０のセンス端子Ｆｍ、センス端子Ｆｒがそれぞれ、過電流検出回路１０のモニタ端子Ｐｍ、モニタ端子Ｐｒに接続される。
【００３４】
また、過電流検出回路１０は、過電流が検出されたことを示す信号を出力するための過電流信号出力端子Ｐｓを備えている。電流出力回路１において、過電流検出回路１０の過電流信号出力端子Ｐｓは、ゲートドライブ回路３０の過電流信号入力端子Ｄｓに接続される。
【００３５】
更に過電流検出回路１０は、ゲート信号入力端子Ｐｉと、ゲート信号出力端子Ｐｏとを備えている。電流出力回路１において、ゲートドライブ回路３０の出力端子Ｄｏは、過電流検出回路１０のゲート信号入力端子Ｐｉに接続される。過電流検出回路１０のゲート信号出力端子Ｐｏは、ＭＯＳ−ＦＥＴ２０のゲート端子Ｆｇに接続される。
【００３６】
過電流検出回路１０の内部構成の詳細は、以下の通りである。
【００３７】
ゲート信号入力端子Ｐｉと、ゲート信号出力端子Ｐｏとを結合する線路中には、カレントトランスＣＴの一次側が配置されている。つまり、カレントトランスＣＴの一次側の一方の端子はゲート信号入力端子Ｐｉに接続され、他方の端子はゲート信号出力端子Ｐｏに接続されている。カレントトランスＣＴの二次側の端子間には、抵抗Ｒｔが接続されている。
【００３８】
なお、ゲート信号入力端子Ｐｉと、ゲート信号出力端子Ｐｏとを結合する線路は、ゲートドライブ回路３０がＭＯＳ−ＦＥＴ２０に対して出力するゲート制御信号に大きな影響は与えないように構成されている。
【００３９】
モニタ端子対（モニタ端子Ｐｍとモニタ端子Ｐｒ）間には、シャント抵抗Ｒｓ（第１の抵抗）が接続されている。ここで、モニタ端子Ｐｒを基準としたモニタ端子Ｐｍの電位を、シャント抵抗Ｒｓの印加電圧Ｖｍ（モニタ端子対間の電圧）と定義する。
【００４０】
シャント抵抗Ｒｓの高電位側であるセンス端子Ｆｍは、抵抗Ｒｔの一方の端子に接続されている。抵抗Ｒｔの他方の端子は、比較器１１の一方の入力に接続されている。ここで、抵抗Ｒｔの一方の端子（センス端子Ｆｍ）を基準とした抵抗Ｒｔの他方の端子の電位を、抵抗Ｒｔの印加電圧Ｖｔと定義する。なお、ゲート信号入力端子Ｐｉからゲート信号出力端子Ｐｏに向けてゲート電流Ｉｇが流れる時、抵抗Ｒｔの印加電圧Ｖｔは負となる構成である。
【００４１】
比較器１１の他方の入力には、所定の閾値電圧Ｖｔｈが印加される。比較器１１の出力端子は、過電流信号出力端子Ｐｓに接続されている。
【００４２】
このような構成により、シャント抵抗Ｒｓの印加電圧Ｖｍ（モニタ端子対間の電圧）と抵抗Ｒｔの印加電圧Ｖｔの合成電圧Ｖｍ＋Ｖｔが、所定の閾値電圧Ｖｔｈより大きいとき、比較器１１は過電流信号出力端子Ｐｓに、ゲートドライブ回路３０に過電流が検出されたことを示す信号（例えばハイ信号）を出力する。逆に、合成電圧Ｖｍ＋Ｖｔが、所定の閾値電圧Ｖｔｈより小さいとき、比較器１１は過電流が検出されてないことを示す信号（例えばロー信号）を出力する。
【００４３】
（過電流検出回路の動作）
次に、過電流検出回路１０の具体的な動作について説明する。
【００４４】
図２は、電流出力回路１の各部における信号の波形を示す図である。図において、ＭＯＳ−ＦＥＴ２０のゲート・ソース間電圧Ｖｇｓ、ゲート電流Ｉｇ、ドレイン電流Ｉｄ、センス電流Ｉｍ、シャント抵抗Ｒｓの印加電圧Ｖｍ（モニタ端子対間の電圧）、抵抗Ｒｔの印加電圧Ｖｔ、合成電圧Ｖｍ＋Ｖｔが表示されている。シャント抵抗Ｒｓの印加電圧Ｖｍは、センス電流Ｉｍに比例するため、図において、同一の波形として示した。
【００４５】
ゲートドライブ回路３０により、時刻Ｔｓにおいて、ゲート・ソース間電圧Ｖｇｓがローからハイになり、ＭＯＳ−ＦＥＴ２０がターンオンする。
【００４６】
ＭＯＳ−ＦＥＴ２０がターンオンする際には、ＭＯＳ−ＦＥＴ２０のゲート容量を充電する電流（ゲート容量充電電流）が流れる。そのため、ゲート電流Ｉｇは、ターンオン時に過渡的に大きな電流が流れる波形となっている。なお、ＭＯＳ−ＦＥＴ２０がターンオフする際には、ゲート容量に充電された電荷を引き抜く電流が流れるため、ゲート電流Ｉｇは、負方向に過渡的に大きな電流が流れる波形となっている。
【００４７】
負荷電流であるドレイン電流Ｉｄは、ＭＯＳ−ＦＥＴ２０がオンとなると流れ始める。ここで、時刻Ｔｓ後の時刻Ｔｏにおいて、負荷側の何らかの異常により、負荷電流が増大し始め、時間を追うにつれて更に増大を続けるケースを考える。ドレイン電流Ｉｄの波形は、このケースを考慮した波形である。
【００４８】
センス電流Ｉｍは、そのようなドレイン電流Ｉｄに原則比例する電流であるが、図６を用いて説明されたように、ターンオン時、ターンオフ時に、過渡的に大きな電流が流れる。そのため、ドレイン電流Ｉｄの波形形状に、ターンオン時、ターンオフ時のサージ状波形を加算したような、図２に示された波形となる。シャント抵抗Ｒｓの印加電圧Ｖｍの波形も同じである。
【００４９】
抵抗Ｒｔの印加電圧Ｖｔは、カレントトランスＣＴの二次側と抵抗Ｒｔとを還流する電流により引き起こされる電圧である。よってこれは、カレントトランスＣＴの一次側を流れるゲート電流Ｉｇに比例する波形となるが、電圧の向きを上述のように定義したため、ゲート電流Ｉｇが正値のとき、負値となる。従って、抵抗Ｒｔの印加電圧Ｖｔの波形は、ゲート電流Ｉｇを逆向きにした波形である。
【００５０】
すると、合成電圧Ｖｍ＋Ｖｔでは、ターンオン時の印加電圧Ｖｍのサージ状の過渡的な大きな電圧は、抵抗Ｒｔの印加電圧Ｖｔのサージ状の過渡的な大きな負の電圧で相殺されたような波形となる。また、ターンオフ時においても同様に相殺されたような波形である。なおここで、相殺とは、影響が完全に相殺されることを示しているのではなく、互いの影響が逆向きになるように少なくとも加算されることを示している。つまり、部分的に相殺される場合も、過剰に相殺される場合も含む概念である。
【００５１】
従って、合成電圧Ｖｍ＋Ｖｔは、ドレイン電流Ｉｄの波形形状に近いものとなる。
【００５２】
つまりターンオン時において、比較器３１に入力される電圧は、センス電流Ｉｍの跳ね上がりの影響が、ゲート電流Ｉｇにおけるゲート容量充電電流で相殺されるように構成されている。なお、ターンオフ時においても同様である。
【００５３】
時刻Ｔｄからしばらく経て、ドレイン電流Ｉｄが更に増大すると、時刻Ｔｄにて、合成電圧Ｖｍ＋Ｖｔが閾値電圧Ｖｔｈに達する。すると、比較器１１の出力（過電流信号出力端子Ｐｓ）が、過電流が検出されてないことを示す信号（例えばロー信号）から、過電流が検出されたことを示す信号（例えばハイ信号）に変化し、ゲートドライブ回路３０の制御により、ＭＯＳ−ＦＥＴ２０がターンオフする。
【００５４】
こうして、過大な負荷電流（ドレイン電流Ｉｄ）によるＭＯＳ−ＦＥＴ２０の破壊が未然に防止される。
【００５５】
（比較例との比較と効果）
過電流検出回路１０では、上述のように、ターンオン時における、センス電流Ｉｍの波形の跳ね上がりの影響を抑止する構成を備えている。比較のため、このような構成は有していない、比較例の過電流検出回路の動作について説明する。
【００５６】
図３は、比較例の過電流検出回路４０を用いた電流出力回路３を示す図である。ＭＯＳ−ＦＥＴ２０及びゲートドライブ回路３０は、実施形態１の電流出力回路１におけるものと同じである。比較例の過電流検出回路４０は、ゲート電流Ｉｇをモニタする機能は有していないため、ゲートドライブ回路３０の出力端子Ｄｏは、ＭＯＳ−ＦＥＴ２０のゲート端子Ｆｇに直接接続される。比較例の過電流検出回路４０は、実施形態１に係る過電流検出回路１０とは異なり、ゲート信号入力端子Ｐｉ、ゲート信号出力端子Ｐｏは備えていない。
【００５７】
比較例の過電流検出回路４０のモニタ端子対（モニタ端子Ｐｍとモニタ端子Ｐｒ）間には、シャント抵抗Ｒｓが接続されている。過電流検出回路４０では、シャント抵抗Ｒｓをセンス電流Ｉｍが流れることにより生じた電圧Ｖｍに対応する電位が、比較器４１にて閾値電圧Ｖｔｈと比較されて、過電流の検出を実行する。
【００５８】
図４は、比較例の過電流検出回路４０を用いた電流出力回路３の各部における信号の波形を示す図である。図において、ＭＯＳ−ＦＥＴ２０のゲート・ソース間電圧Ｖｇｓ、ドレイン電流Ｉｄ、センス電流Ｉｍ及びモニタ端子対間の電圧Ｖｍが表示されている。なお、モニタ端子対間の電圧Ｖｍはセンス電流Ｉｍに比例する波形であるので、図４において、同じ波形形状のものとして示されている。
【００５９】
ゲートドライブ回路３０により、時刻Ｔｓにおいて、ゲート・ソース間電圧Ｖｇｓがローからハイになり、ＭＯＳ−ＦＥＴ２０がターンオンする。
【００６０】
負荷電流であるドレイン電流Ｉｄは、ＭＯＳ−ＦＥＴ２０がオンとなると流れ始める。ここで、図２のケースと同様に、時刻Ｔｓ後の時刻Ｔｏにおいて、負荷側の何らかの異常により、負荷電流が増大し始め、時間を追うにつれて更に増大を続けるケースを考える。ドレイン電流Ｉｄの波形は、このケースを考慮した波形である。
【００６１】
するとセンス電流Ｉｍの波形は、図４に示されるものとなる。
【００６２】
ターンオン時のセンス電流Ｉｍの跳ね上がりによる過電流の誤検知を防止するために、閾値電圧Ｖｔｈの設定を、センス電流Ｉｍの跳ね上がりに対応するＶｍの過渡値よりも大きくせざるを得ない。すると、図４に示されるように、過電流を検出するドレイン電流Ｉｄのレベルは大きめにならざるを得ない。なお、図４の状態よりも更に閾値電圧Ｖｔｈの設定を小さくすると、ターンオン時にモニタ端子対間の電圧Ｖｍが閾値電圧Ｖｔｈを超えてしまい誤検知によりＭＯＳ−ＦＥＴ２０をオフさせてしまうこととなってしまう。
【００６３】
図２と図４とを比較すれば明らかなように、このことは、異常電流が開始した時刻Ｔｏから、過電流検出によりＭＯＳ−ＦＥＴ２０が強制オフされる時刻Ｔｄに至る期間が、長くなってしまう事態をも引き起こす。すると、過電流による熱エネルギーによってＭＯＳ−ＦＥＴ２０の破壊が生じやすい状態となる。つまり、ＭＯＳ−ＦＥＴ２０の破壊を防止するためには、負荷電流の瞬時値を所定値以下に保つことの他、過電流の状態の期間を短期間で終了させることが重要である。
【００６４】
実施形態１に係る過電流検出回路１０では、比較器１１に入力される信号について、ターンオン時のセンス電流Ｉｍの跳ね上がりの影響が抑制されている。よって、ターンオン時のセンス電流Ｉｍの跳ね上がりによる誤検知が抑制されるから、過電流の検出のレベルを無用に大きくする必要はない。そのため、閾値電圧Ｖｔｈによる過電流の検出のレベルの設定を適正にでき、また過電流の発生を速やかに検出できるから、過電流によるＭＯＳ−ＦＥＴ２０の破壊を効果的に防止し得る。
【００６５】
また、過電流検出回路１０においては、ゲート制御信号の通過する線路（ゲート信号入力端子Ｐｉからゲート信号出力端子Ｐｏに至る線路）は、過電流を検出する線路（比較器１１に信号を入力する側の線路）とはカレントトランスＣＴによって絶縁されている。従って、過電流検出回路１０がゲート制御信号に与える影響は小さくできる。
【００６６】
更に、特許文献１の従来技術の過電流検出回路では、センス電流Ｉｍの跳ね上がりの影響を抑止するために、ゲートドライブ回路との同期と、そのためのロジック回路が必要であった。しかし、実施形態１に係る過電流検出回路１０では、そのようなロジック回路は不要であり、回路構成が簡易である。従って、より低コストな回路構成で、センス電流Ｉｍの跳ね上がりの影響を抑止することが可能である。
【００６７】
なお、センス電流Ｉｍの跳ね上がりの影響を相殺する度合いについては、カレントトランスＣＴの巻線比や、抵抗Ｒｔの抵抗値を選択することにより、調整が可能である。比較器１１に入力される合成電圧Ｖｍ＋Ｖｔの波形が、ドレイン電流Ｉｄの波形形状に相似であることが望ましいため、上記パラメタをそのようになるように適宜に調整することが好ましい。
【００６８】
このように、特許文献１の従来技術とは異なり、過電流検出回路１０では、これらのパラメタを適宜に設定することで、ターンオン時のセンス電流Ｉｍの跳ね上がりの際にも、過電流を検出することが可能となる。
【００６９】
以上、発明の詳細な説明において、主回路に流れる負荷電流に比例したセンス電流を出力する機能を有したＭＯＳ−ＦＥＴについて説明された。しかしながら、本発明の適用はＭＯＳ−ＦＥＴに限定されるものではなく、その他のＦＥＴや、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラ型トランジスタ）、その他のトランジスタのための過電流検出回路においても同様に適用できるものである、
〔まとめ〕
本発明の態様１に係る過電流検出回路は、ＦＥＴ（ＭＯＳ−ＦＥＴ２０）に組み込まれた電流センス（センスＦＥＴ素子Ｑｍ）の出力電流（センス電流Ｉｍ）を監視し、前記ＦＥＴの過電流を検出する過電流検出回路であって、第１の抵抗（シャント抵抗Ｒｓ）、第２の抵抗（抵抗Ｒｔ）、カレントトランスと、比較器とを備え、前記第１の抵抗には、前記出力電流が導入され、前記カレントトランスの一次側には、前記ＦＥＴのゲート電流が導入され、前記カレントトランスの二次側の両端子間に、前記第２の抵抗が接続され、前記出力電流に起因する前記第１の抵抗の印加電圧から、前記ゲート電流に起因する前記第２の抵抗の印加電圧が、減じられた電圧が所定値を超えると、前記比較器により前記ＦＥＴの過電流が検出されたことを示す信号を出力することを特徴とする。
【００７０】
上記の構成によれば、簡易な構成でターンオン時のセンス電流Ｉｍの跳ね上がりによる過電流の誤検知を抑制でき、過電流によるＦＥＴの破壊を効果的に防止し得る過電流検出回路が実現できる。
【００７１】
本発明の態様２に係る過電流検出回路は上記態様１において、前記ＦＥＴのターンオン時の、前記減じられた電圧において、前記出力電流に発生するサージ状電流に起因する前記第２の抵抗の印加電圧は、前記ゲート電流に発生するゲート容量充電電流に起因する前記第２の抵抗の印加電圧により減じられていることを特徴とする。
【００７２】
上記の構成によれば、ターンオン時に前記出力電流に発生するサージ状電流による信号波形を、ゲート容量充電電流による信号波形で相殺することにより、ターンオン時のセンス電流Ｉｍの跳ね上がりによる過電流の誤検知を効果的に抑制できる。
【００７３】
本発明の態様３に係る電流出力回路は、上記態様１または２の過電流検出回路と、電流センスを組み込んだＦＥＴ（ＭＯＳ−ＦＥＴ２０）と、前記ＦＥＴのゲートドライブ回路とを備える。
【００７４】
上記の構成によれば、簡易な構成でターンオン時のセンス電流Ｉｍの跳ね上がりによる過電流の誤検知を抑制でき、過電流によるＦＥＴの破壊を効果的に防止し得る電流出力回路が実現できる。
【００７５】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【符号の説明】
【００７６】
１  電流出力回路
１０  過電流検出回路
１１  比較器
Ｒｓ  シャント抵抗（第１の抵抗）
Ｒｔ  抵抗（第２の抵抗）
ＣＴ  カレントトランス
Ｐｉ  ゲート信号入力端子
Ｐｏ  ゲート信号出力端子
Ｐｍ、Ｐｒ  モニタ端子
Ｐｓ  過電流信号出力端子
２０  ＭＯＳ−ＦＥＴ（ＦＥＴ）
Ｑ  主ＦＥＴ素子
Ｑｍ  センスＦＥＴ素子（電流センス）
Ｆｄ  ドレイン端子
Ｆｇ  ゲート端子
Ｆｓ  ソース端子
Ｆｍ、Ｆｒ  センス端子
３０  ゲートドライブ回路
Ｄｓ  過電流信号入力端子
Ｄｏ  出力端子
Ｉｄ  ドレイン電流
Ｉｇ  ゲート電流
Ｉｍ  センス電流（電流センスの出力電流）
Ｖｇｓ  ゲート・ソース間電圧
Ｖｍ  シャント抵抗Ｒｓの印加電圧（第１の抵抗の印加電圧）
Ｖｔ  抵抗Ｒｘの印加電圧（第２の抵抗の印加電圧）
Ｖｔｈ  閾値電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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