(57)【要約】【課題】  ＰＳＲＲ特性を考慮して電源状態の変化に影響を受けないイメージセンサのパルス生成器を提供する。【解決手段】  本発明によるイメージセンサのパルス生成器は、電源電圧とグラウンドとの間に直列に配列された複数のトランジスタと、安定化キャパシタと、安定化スイッチと、を含む遅延セルを含み、複数のトランジスタのうち最初に配置された第１トランジスタの第１端子には電源電圧が供給され、前記第１トランジスタのゲート端子は第１ノードに接続され、複数のトランジスタのうち最後に配置された第ｎトランジスタのゲート端子には入力電圧が供給され、第ｎトランジスタの第１端子にはグラウンド電圧が供給され、安定化スイッチは、基準電圧を供給する基準電圧入力端子と第１ノードとの間に配置され、入力されるバイアス制御信号によりターンオンして、基準電圧を前記第１ノードに供給する。【選択図】  図７Ａ
2020129793.tif 000002
【特許請求の範囲】
【請求項１】
比較器から入力される比較信号の遷移に基づいてパルス信号をカウンタに出力する、イメージセンサのパルス生成器であって、
前記パルス生成器は、遅延セルを有し、
前記遅延セルは、
複数のトランジスタと、
安定化キャパシタと、
安定化スイッチと、を含み、
前記複数のトランジスタは、電源電圧とグラウンドとの間に直列に配列され、
前記複数のトランジスタの内の最初に配置される第１トランジスタの第１端子には電源電圧が供給され、前記第１トランジスタのゲート端子は第１ノードに接続され、
前記複数のトランジスタの内の最後に配置される第ｎトランジスタのゲート端子には入力電圧が供給され、前記第ｎトランジスタの第１端子にはグラウンド電圧が供給され、
前記安定化キャパシタは、前記第１ノードと前記第１トランジスタの第１端子との間に接続され、
前記安定化スイッチは、基準電圧を供給する基準電圧入力端子と前記第１ノードとの間に配置され、入力されるバイアス制御信号によりターンオンして、前記基準電圧を前記第１ノードに供給することを特徴とするイメージセンサのパルス生成器。
【請求項２】
前記安定化スイッチは、リセット信号が出力される前は、オン状態を維持し、前記基準電圧が前記第１トランジスタのゲート端子に供給され、
前記リセット信号が出力されている期間中は、オフ状態を維持することを特徴とする請求項１に記載のイメージセンサのパルス生成器。
【請求項３】
前記安定化スイッチは、前記パルス信号が出力される前は、オン状態を維持し、前記基準電圧が前記第１トランジスタのゲート端子に供給され、
前記パルス信号が出力されている期間中は、オフ状態を維持することを特徴とする請求項２に記載のイメージセンサのパルス生成器。
【請求項４】
前記基準電圧は、前記第１トランジスタのゲート端子とソース端子との間の電圧を一定に維持するように、前記第１ノードに供給されることを特徴とする請求項１に記載のイメージセンサのパルス生成器。
【請求項５】
前記複数のトランジスタの内で、前記第１トランジスタと直列に接続された第２トランジスタのゲート端子と、前記第２トランジスタと直列に接続された第３トランジスタのゲート端子と、に、前記入力電圧が供給されることを特徴とする請求項４に記載のイメージセンサのパルス生成器。
【請求項６】
前記第１トランジスタと前記第ｎトランジスタとの間に、直列に接続されたｋ（ｋは１以上）個のトランジスタが配置され、
前記ｋ個のトランジスタの内の１つ以上のトランジスタのゲート端子は、前記第１ノードに接続されることを特徴とする請求項４に記載のイメージセンサのパルス生成器。
【請求項７】
前記基準電圧は、前記１つ以上のトランジスタのゲート端子とソース端子との間の電圧を一定に維持するように、前記第１ノードに供給されることを特徴とする請求項６に記載のイメージセンサのパルス生成器。
【請求項８】
前記第１トランジスタは、第１型のＭＯＳトランジスタであり、
前記第ｎトランジスタは、前記第１型と異なる第２型のＭＯＳトランジスタであることを特徴とする請求項１に記載のイメージセンサのパルス生成器。
【請求項９】
比較器から入力される比較信号の遷移を基準にパルス信号をカウンタに出力する、イメージセンサのパルス生成器であって、
前記パルス生成器は、遅延セルを有し、
前記遅延セルは、
複数のトランジスタと、
安定化キャパシタと、
安定化スイッチと、を含み、
前記複数のトランジスタは、電源電圧とグラウンドとの間に直列に配列され、
前記複数のトランジスタの内の最初に配置される第１トランジスタの第１端子には電源電圧が供給され、前記第１トランジスタのゲート端子には入力電圧が供給され、
前記複数のトランジスタの内の最後に配置される第ｎトランジスタの第１端子にはグラウンド電圧が供給され、前記第ｎトランジスタのゲート端子は第１ノードに接続され、
安定化キャパシタは、前記第１ノードと前記第ｎトランジスタの第１端子との間に接続され、
前記安定化スイッチは、基準電圧を供給する基準電圧入力端子と前記第１ノードとの間に配置され、入力されるバイアス制御信号によりターンオンして、前記基準電圧を前記第１ノードに供給することを特徴とするイメージセンサのパルス生成器。
【請求項１０】
前記安定化スイッチは、リセット信号が出力される前は、オン状態を維持し、前記基準電圧が前記第ｎトランジスタのゲート端子に供給され、
前記リセット信号が出力されている期間中は、オフ状態を維持することを特徴とする請求項９に記載のイメージセンサのパルス生成器。
【請求項１１】
前記安定化スイッチは、前記パルス信号が出力される前は。オン状態を維持し、前記基準電圧が前記第ｎトランジスタのゲート端子に供給され、
前記パルス信号が出力されている期間中は、オフ状態を維持することを特徴とする請求項１０に記載のイメージセンサのパルス生成器。
【請求項１２】
前記基準電圧は、前記第１トランジスタのゲート端子とソース端子との間の電圧を一定に維持するように、前記第１ノードに供給されることを特徴とする請求項９に記載のイメージセンサのパルス生成器。
【請求項１３】
前記複数のトランジスタの内で、前記第１トランジスタと直列に接続された第２トランジスタのゲート端子と、前記第２トランジスタと直列に接続された第３トランジスタのゲート端子と、に前記入力電圧が供給されることを特徴とする請求項１２に記載のイメージセンサのパルス生成器。
【請求項１４】
前記第１トランジスタと前記第ｎトランジスタとの間に直列に接続されたｋ（ｋは１以上）個のトランジスタが配置され、
前記ｋ個のトランジスタの内の１つ以上のトランジスタのゲート端子は、前記第１ノードに接続されることを特徴とする請求項１２に記載のイメージセンサのパルス生成器。
【請求項１５】
前記基準電圧は、前記１つ以上のトランジスタのゲート端子とソース端子との間の電圧を一定に維持するように、前記第１ノードに供給されることを特徴とする請求項１４に記載のイメージセンサのパルス生成器。
【請求項１６】
前記第１トランジスタは、第１型のＭＯＳトランジスタであり、
前記第ｎトランジスタは、前記第１型と異なる第２型のＭＯＳトランジスタであることを特徴とする請求項９に記載のイメージセンサのパルス生成器。
【請求項１７】
比較器から入力される比較信号の遷移を基準にパルス信号をカウンタに出力する、イメージセンサのパルス生成器であって、
前記パルス生成器は、遅延セルを有し、
前記遅延セルは、
複数のトランジスタと、
第１安定化キャパシタと、
第１安定化スイッチと、
第２安定化キャパシタと、
第２安定化スイッチと、を含み、
前記複数のトランジスタは、電源電圧とグラウンドとの間に直列に配列され、
前記複数のトランジスタの内の最初に配置される第１トランジスタの第１端子には電源電圧が供給され、前記第１トランジスタのゲート端子は第１ノードに接続され、
前記複数のトランジスタの内の最後に配置される第ｎトランジスタの第１端子にはグラウンド電圧が供給され、前記第ｎトランジスタのゲート端子は第２ノードに接続され、
前記第１安定化キャパシタは、前記第１ノードと前記第１トランジスタの第１端子との間に接続され、
前記第１安定化スイッチは、第１基準電圧を供給する第１基準電圧入力端子と前記第１ノードとの間に配置され、入力されるバイアス制御信号によりターンオンして、第１基準電圧を前記第１ノードに供給し、
前記第２安定化キャパシタは、前記第２ノードと前記第ｎトランジスタの第２端子との間に接続され、
前記第２安定化スイッチは、第２基準電圧を供給する第２基準電圧入力端子と前記第２ノードとの間に配置され、前記バイアス制御信号によりターンオンして、第２基準電圧を前記第２ノードに供給することを特徴とするイメージセンサのパルス生成器。
【請求項１８】
前記第１安定化スイッチは、リセット信号が出力される前は、オン状態を維持し、前記第１基準電圧が前記第１トランジスタのゲート端子に供給され、
前記リセット信号が出力されている期間中は、オフ状態を維持することを特徴とする請求項１７に記載のイメージセンサのパルス生成器。
【請求項１９】
前記基準電圧は、前記第１トランジスタのゲート端子とソース端子との間の電圧を一定に維持するように、前記第１ノードに供給されることを特徴とする請求項１８に記載のイメージセンサのパルス生成器。
【請求項２０】
前記第２安定化スイッチは、リセット信号が出力される前は、オン状態を維持し、前記第２基準電圧が前記第ｎトランジスタのゲート端子に供給され、
前記リセット信号が出力されている期間中は、オフ状態を維持することを特徴とする請求項１７に記載のイメージセンサのパルス生成器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサに関し、特に、電源状態の変化に影響を受けない遅延セル（ｄｅｌａｙ  ｃｅｌｌ）を含むイメージセンサのパルス生成器に関する。
【背景技術】
【０００２】
イメージセンサ（Ｉｍａｇｅ  Ｓｅｎｓｏｒ）は、イメージを生成するのに使用される情報を検出し、伝達するセンサである。
イメージセンサは、複数のピクセルと、アナログ−デジタル変換器（ＡＤＣ）と、カウンタ（ｃｏｕｎｔｅｒ）と、を含む。
【０００３】
イメージセンサの画素が増加するにつれて、ＡＤＣは高速で動作する。
ＡＤＣの高速動作によりカウンタの周波数が増加し、カウンタの周波数に比例して消費電力が増加する。
カウンタのカウント区間でイメージセンサの電力消費を減らすために、パルス生成器（ｐｕｌｓｅ  ｇｅｎｅｒａｔｏｒ）の方式を適用する。
パルス生成器の方式は、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ）回路の出力が発生する瞬間から短時間でパルスを生成し、パルスが生成される区間でのみデータを保存する。
【０００４】
しかしながら、通常のパルス生成器の方式では、電源電圧の値が変わると、パルス幅が変わり、パルス幅の変化に応じて過度なノイズが発生する、という問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−２７６３６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は上記従来のイメージセンサにおける問題点に鑑みてなされたものであって、本発明の目的は、電源電圧変動除去比（Ｐｏｗｅｒ  Ｓｕｐｐｌｙ  Ｒｉｐｐｌｅ  ｒｅｊｅｃｔｉｏｎ  Ｒａｔｉｏ：ＰＳＲＲ）特性を考慮して、電源状態の変化に影響を受けないイメージセンサのパルス生成器を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するためになされた本発明によるイメージセンサのパルス生成器は、比較器から入力される比較信号の遷移に基づいてパルス信号をカウンタに出力する、イメージセンサのパルス生成器であって、前記パルス生成器は、遅延セルを有し、前記遅延セルは、複数のトランジスタと、安定化キャパシタと、安定化スイッチと、を含み、前記複数のトランジスタは、電源電圧とグラウンドとの間に直列に配列され、前記複数のトランジスタの内の最初に配置される第１トランジスタの第１端子には電源電圧が供給され、前記第１トランジスタのゲート端子は第１ノードに接続され、前記複数のトランジスタの内の最後に配置される第ｎトランジスタのゲート端子には入力電圧が供給され、前記第ｎトランジスタの第１端子にはグラウンド電圧が供給され、前記安定化キャパシタは、前記第１ノードと前記第１トランジスタの第１端子との間に接続され、前記安定化スイッチは、基準電圧を供給する基準電圧入力端子と前記第１ノードとの間に配置され、入力されるバイアス制御信号によりターンオンして、前記基準電圧を前記第１ノードに供給することを特徴とする。
【０００８】
また、上記目的を達成するためになされた本発明によるイメージセンサのパルス生成器は、比較器から入力される比較信号の遷移を基準にパルス信号をカウンタに出力する、イメージセンサのパルス生成器であって、前記パルス生成器は、遅延セルを有し、前記遅延セルは、複数のトランジスタと、安定化キャパシタと、安定化スイッチと、を含み、前記複数のトランジスタは、電源電圧とグラウンドとの間に直列に配列され、前記複数のトランジスタの内の最初に配置される第１トランジスタの第１端子には電源電圧が供給され、前記第１トランジスタのゲート端子には入力電圧が供給され、前記複数のトランジスタの内の最後に配置される第ｎトランジスタの第１端子にはグラウンド電圧が供給され、前記第ｎトランジスタのゲート端子は第１ノードに接続され、安定化キャパシタは、前記第１ノードと前記第ｎトランジスタの第１端子との間に接続され、前記安定化スイッチは、基準電圧を供給する基準電圧入力端子と前記第１ノードとの間に配置され、入力されるバイアス制御信号によりターンオンして、前記基準電圧を前記第１ノードに供給することを特徴とする。
【０００９】
また、上記目的を達成するためになされた本発明によるイメージセンサのパルス生成器は、比較器から入力される比較信号の遷移を基準にパルス信号をカウンタに出力する、イメージセンサのパルス生成器であって、前記パルス生成器は、遅延セルを有し、前記遅延セルは、複数のトランジスタと、第１安定化キャパシタと、第１安定化スイッチと、第２安定化キャパシタと、第２安定化スイッチと、を含み、前記複数のトランジスタは、電源電圧とグラウンドとの間に直列に配列され、前記複数のトランジスタの内の最初に配置される第１トランジスタの第１端子には電源電圧が供給され、前記第１トランジスタのゲート端子は第１ノードに接続され、前記複数のトランジスタの内の最後に配置される第ｎトランジスタの第１端子にはグラウンド電圧が供給され、前記第ｎトランジスタのゲート端子は第２ノードに接続され、前記第１安定化キャパシタは、前記第１ノードと前記第１トランジスタの第１端子との間に接続され、前記第１安定化スイッチは、第１基準電圧を供給する第１基準電圧入力端子と前記第１ノードとの間に配置され、入力されるバイアス制御信号によりターンオンして、第１基準電圧を前記第１ノードに供給し、前記第２安定化キャパシタは、前記第２ノードと前記第ｎトランジスタの第２端子との間に接続され、前記第２安定化スイッチは、第２基準電圧を供給する第２基準電圧入力端子と前記第２ノードとの間に配置され、前記バイアス制御信号によりターンオンして、第２基準電圧を前記第２ノードに供給することを特徴とする。
【００１０】
また、上記目的を達成するためになされた本発明によるイメージセンサのパルス生成器は、電源電圧とグラウンドとの間に直列に配列される複数のトランジスタと、第１トランジスタのゲート端子に接続されるバイアス回路と、を含む遅延セルを含む。前記複数のトランジスタの内の最初に配置される第１トランジスタの第１端子には電源電圧が供給され、前記第１トランジスタのゲート端子は第１ノードに接続される。前記複数のトランジスタの内の最後に配置される第ｎトランジスタのゲート端子には入力電圧が供給され、前記第ｎトランジスタの第１端子にはグラウンド電圧が供給される。前記バイアス回路は、バイアストランジスタと、オペアンプ（ｏｐｅｒａｔｉｏｎａｌ−ａｍｐｌｉｆｉｅｒ）と、を含む。前記バイアストランジスタの第１端子に前記電源電圧が供給され、第２端子はグラウンドに接続され、ゲート端子は前記第１トランジスタに接続される。前記オペアンプの正の端子は、前記バイアストランジスタの第２端子に接続され、負の端子には基準電圧が印加される。イメージセンサのパルス生成器は、前記第１トランジスタのゲート端子とソース端子との間の電圧Ｖｇｓ又はＶｓｇを一定に保つ。
【００１１】
また、上記目的を達成するためになされた本発明によるイメージセンサのパルス生成器は、電源電圧とグラウンドとの間に直列に配列される複数のトランジスタと、第ｎトランジスタのゲート端子に接続されたバイアス回路と、を含む遅延セルを含む。前記複数のトランジスタの内の最初に配置される第１トランジスタの第１端子には電源電圧が供給され、前記第１トランジスタのゲート端子には入力電圧が供給される。前記複数のトランジスタの内の最後に配置される第ｎトランジスタの第１端子にはグラウンド電圧が供給され、前記第ｎトランジスタのゲート端子は第１ノードに接続される。前記バイアス回路は、バイアストランジスタと、オペアンプと、を含む。前記バイアストランジスタの第１端子に前記電源電圧が供給され、第２端子はグラウンドに接続され、ゲート端子は前記第ｎトランジスタに接続される。前記オペアンプの正の端子は、前記バイアストランジスタの第１端子に接続され、負の端子には基準電圧が印加される。イメージセンサのパルス生成器は、前記第ｎトランジスタのゲート端子とソース端子との間の電圧Ｖｇｓ又はＶｓｇを一定に保つ。
【００１２】
また、上記目的を達成するためになされた本発明によるイメージセンサのパルス生成器は、電源電圧とグラウンドとの間に直列に配列される複数のトランジスタと、第１トランジスタのゲート端子に接続された第１バイアス回路と、第ｎトランジスタのゲート端子に接続される第２バイアス回路と、を含む遅延セルを含む。前記複数のトランジスタの内の最初に配置される第１トランジスタの第１端子には電源電圧が供給され、前記第１トランジスタのゲート端子は第１ノードに接続される。前記複数のトランジスタの内の最後に配置される第ｎトランジスタの第１端子にはグラウンド電圧が供給され、前記第ｎトランジスタのゲート端子は第２ノードに接続される。前記第１バイアス回路は、第１バイアストランジスタと、第１オペアンプと、を含む。前記第１バイアストランジスタの第１端子に前記電源電圧が供給され、第２端子に前記グラウンド電圧が供給され、ゲート端子は前記第１オペアンプの出力端子と、前記第１トランジスタのゲート端子に接続される。前記第１オペアンプの正の端子は、前記第１バイアストランジスタの第２端子に接続され、負の端子には基準電圧が印加される。前記第２バイアス回路は、第２バイアストランジスタと、第２オペアンプと、を含む遅延セルを含む。前記第２バイアストランジスタの第１端子に前記電源電圧が供給され、第２端子にグラウンド電圧が供給され、ゲート端子は前記第２オペアンプの出力端子と、前記第４トランジスタのゲート端子に接続される。前記第２オペアンプの正の端子は、前記第２バイアストランジスタの第１端子に接続され、負の端子には基準電圧が印加される。イメージセンサのパルス生成器は、前記第１トランジスタのゲート端子とソース端子との間の電圧Ｖｇｓ又はＶｓｇ及び前記第ｎトランジスタのゲート端子とソース端子との間の電圧Ｖｇｓ又はＶｓｇを一定に保つ。
【発明の効果】
【００１３】
本発明に係るイメージセンサのパルス生成器によれば、Ｐ型遅延セルにおいて、電源電圧ＶＤＤが供給される第１トランジスタのゲート端子とソース端子との間の電圧Ｖｇｓ又はＶｓｇを一定に維持し、一定の電流の充電／放電（ｃｕｒｒｅｎｔ  ｃｈａｒｇｅ／ｄｉｓｃｈａｒｇｅ）を確保することができる。
Ｐ型遅延セルを含むパルス生成器は、遅延差の小さいパルス信号「ＰＵＬＳＥ＿ＯＵＴ」を生成して出力することができる。
さらに、Ｎ型遅延セルにおいて、グラウンドＧＮＤ端子に接続された第４トランジスタのゲート端子とソース端子との間の電圧Ｖｇｓ又はＶｓｇを一定に維持し、一定の電流の充電／放電を確保することができる。
Ｎ型遅延セルを含むパルス生成器は、遅延差の小さいパルス信号「ＰＵＬＳＥ＿ＯＵＴ」を生成して出力することができる。
【００１４】
また、本発明に係るイメージセンサのパルス生成器によれば、ＰＮ型遅延セルにおいて、電源電圧ＶＤＤに接続された第１トランジスタ及びグラウンドＧＮＤ端子に接続された第４トランジスタのゲート端子とソース端子との間の電圧Ｖｇｓ又はＶｓｇを一定に維持し、一定の電流の充電／放電を確保することができる。
ＰＮ型遅延セルを含むパルス生成器は、遅延差の小さいパルス信号「ＰＵＬＳＥ＿ＯＵＴ」を生成して出力することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施形態によるイメージセンサを含むイメージ処理システムの概略構成を示すブロック図である。
【図２】図１のイメージセンサの概略構成を示すブロック図である。
【図３】図１のピクセルアレイ及びリードアウト回路の概略構成を示すブロック図である。
【図４】図３のＡＤＣの概略構成を示すブロック図である。
【図５】図４のパルス生成器の概略構成を示すブロック図である。
【図６】ＣＤＳの出力遷移が発生する時点に基づいて、遅延を有する信号が生成されることを示すタイミング図である。
【図７Ａ】本発明の一実施形態による遅延セルの概略構成及びその動作を説明するための回路図であり、Ｐ型遅延セルを示す図である。
【図７Ｂ】本発明の一実施形態による遅延セルの概略構成及びその動作を説明するための回路図であり、Ｐ型遅延セルを示す図である。
【図７Ｃ】本発明の一実施形態による遅延セルの概略構成及びその動作を説明するための回路図であり、Ｐ型遅延セルを示す図である。
【図８Ａ】デュアル（ｄｕａｌ）ＣＤＳを行うＡＤＣの駆動タイミングでパルス生成器の駆動方法を説明するためのタイミング図である。
【図８Ｂ】パルス生成器の出力パルスを示すタイミング図である。
【図９Ａ】本発明の一実施形態による遅延セルの概略構成及びその動作を説明するための回路図であり、Ｎ型遅延セルを示す図である。
【図９Ｂ】本発明の一実施形態による遅延セルの概略構成及びその動作を説明するための回路図であり、Ｎ型遅延セルを示す図である。
【図９Ｃ】本発明の一実施形態による遅延セルの概略構成及びその動作を説明するための回路図であり、Ｎ型遅延セルを示す図である。
【図１０】本発明の一実施形態による遅延セルの概略構成及びその動作を説明するための回路図であり、ＰＮ型遅延セルを示す図である。
【図１１Ａ】本発明の一実施形態によるマルチステージ遅延セルの概略構成を示す図である。
【図１１Ｂ】本発明の一実施形態によるマルチステージ遅延セルの概略構成を示す図である。
【図１１Ｃ】本発明の一実施形態によるマルチステージ遅延セルの概略構成を示す図である。
【図１１Ｄ】本発明の一実施形態によるマルチステージ遅延セルの概略構成を示す図である。
【図１２】本発明の一実施形態による遅延セルの概略構成及びその動作を説明するための回路図であり、Ｐ型遅延セルを示す図である。
【図１３】本発明の一実施形態による遅延セルの概略構成及びその動作を説明するための回路図であり、Ｎ型遅延セルを示す図である。
【図１４】本発明の一実施形態による遅延セルの概略構成及びその動作を説明するための回路図であり、ＰＮ型遅延セルを示す図である。
【発明を実施するための形態】
【００１６】
次に、本発明に係るイメージセンサのパルス生成器を実施するための形態の具体例を図面を参照しながら説明する。
【００１７】
通常のパルス生成器は、電流駆動（ｃｕｒｒｅｎｔ  ｄｒｉｖｉｎｇ）能力を減少させるために、チャンネル幅の長いトランジスタ（Ｌｏｎｇ  ｌｅｎｇｔｈ  Ｔｒａｎｓｉｓｔｏｒ）と、遅延セルと、を含む。
このような、通常の遅延セルの遅延時間は、遅延セルの出力ノードの充電／放電時間に比例する。
通常の遅延セルは、電源の変化に応じて出力信号の遅延に差が生じる。
このような出力信号の遅延差は、パルス幅及び終了の差を発生させ、イメージ信号を適切に読み出さないようになる可能性がある。
【００１８】
一例として、イメージセンサにおいて、ノイズの特性を改善するために、デュアルＣＤＳ方式を使用している。
デュアルＣＤＳ方式を具現するためには、リセット及びシグナルカウントを２回行わなければならない。２回のシグナルカウントを行うにあたって、リセットカウント時点での電源電圧状況と、シグナルカウントでの電源電圧状況とが異なる場合がある。
このような場合、パルス生成器の遅延時間が異なり、そのためデュアルＣＤＳが正常に動作しなくなる問題がある。
特に、イメージを処理する行毎（ｒｏｗ−ｂｙ−ｒｏｗ）に電源電圧状況が変わると、水平ノイズ（ｈｏｒｉｚｏｎｔａｌ  ｎｏｉｓｅ）が増加する。
【００１９】
図１は、本発明の一実施形態によるイメージセンサを含むイメージ処理システムの概略構成を示すブロック図であり、図２は、図１のイメージセンサの概略構成を示すブロック図である。
図１及び図２を参照すると、イメージ処理システムは、イメージセンサ１０と、デジタル信号プロセッサ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ：以下、ＤＳＰ）２０と、を含む。
イメージセンサ１０とＤＳＰ２０は、それぞれチップとして具現されるか、又はイメージセンサ１０とＤＳＰ２０とが１つのチップとして具現される。
【００２０】
イメージセンサ１０は、光学レンズを介して入力された被写体に対するデジタルピクセル信号を生成する。
イメージセンサ１０は、ピクセルアレイ１００と、リードアウト回路２００と、ロードライバ（例えば、ロー駆動回路）３００と、タイミング生成器（例えば、タイミング制御回路）４００と、ランプ信号生成器５００と、を含む。
【００２１】
ピクセルアレイ１００は、マトリックス状に配列された複数のピクセル１１０を含む。
一例として、ピクセルアレイ１００は、それぞれが複数のロー（ｒｏｗ）ライン及び複数のカラム（ｃｏｌｕｍｎ）ラインと接続される、マトリックス状に配列された複数のピクセル１１０を含む。
複数のピクセル１１０は、ＡＰＳ（ａｃｔｉｖｅ  ｐｉｘｅｌ  ｓｅｎｓｏｒ）が適用される。
【００２２】
ピクセル１１０は、レッド（ｒｅｄ）波長領域の光を透過させるレッドフィルタと、グリーン（ｇｒｅｅｎ）波長領域の光を透過させるグリーンフィルタと、ブルー（ｂｌｕｅ）波長領域の光を透過させるブルーフィルタと、を含む。
これに限定されず、ピクセル１１０は、他の色相の波長領域の光を透過させるカラーフィルタ又は透明なフィルタを含み得る。
【００２３】
一例として、ピクセル１１０は、ホワイト（ｗｈｉｔｅ）カラーフィルタ、シアン（ｃｙａｎ）カラーフィルタ、マゼンタ（ｍａｇｅｎｔａ）カラーフィルタ、及び／又はイエロ（ｙｅｌｌｏｗ）カラーフィルタを含み得る。
ピクセル１１０は、複数のトランジスタと、フォトダイオードと、を含む。
複数のピクセル１１０のそれぞれは、フォトダイオードを用いて光を感知し、感知された光を電気的信号に変換して、イメージ信号を生成する。
複数のピクセル１１０は、１つのピクセルアレイ１００を構成し、複数のピクセル１１０のそれぞれは、単位ピクセル（ｕｎｉｔ  ｐｉｘｅｌ）と定義する。
【００２４】
ロードライバ３００は、タイミング生成器４００から受信した複数のロードライバ制御信号（ＲＣＳ）に基づいて、複数のロー制御信号（ＣＳ１〜ＣＳｊ）を生成する。
ロードライバ３００は、タイミング生成器４００の制御下で、複数のピクセル１１０のそれぞれの動作を制御するための複数のロー制御信号（ＣＳ１〜ＣＳｊ）をピクセルアレイ１００に伝送する。
複数のロー制御信号（ＣＳ１〜ＣＳｊ）は、ピクセルアレイ１００の「ｊ」個のローのそれぞれに対応するので、ピクセルアレイ１００はロー別に制御される。
複数のロー制御信号（ＣＳ１〜ＣＳｊ）は、オーバーフロー制御信号と、保存制御信号と、伝送制御信号と、リセット制御信号と、選択制御信号と、を含む。
ピクセルアレイ１００は、ロードライバ３００から得られたロー制御信号（ＣＳ１〜ＣＳｊ）に応答して、選択された１つ以上のローからリセット信号及びイメージ信号をリードアウト回路２００に出力する。
【００２５】
タイミング生成器４００は、制御レジスタブロック（ｃｏｎｔｒｏｌ  ｒｅｇｉｓｔｅｒ  ｂｌｏｃｋ）４１０を含む。
制御レジスタブロック４１０は、ＤＳＰ２０の制御により、タイミング生成器４００、ランプ信号生成器５００、及びリードアウト回路２００の駆動を制御する。
タイミング生成器４００は、動作モードによって、イメージセンサ１０がグローバルシャッタモード又はローリングシャッタモードで動作するように、ロードライバ制御信号（ＲＣＳ）を生成する。
【００２６】
一例として、ロードライバ３００は、グローバルシャッタモードの間、ロー制御信号（ＣＳ１〜ＣＳｊ）を同時にピクセルアレイ１００に印加する。
ロードライバ３００は、ローリングシャッタモードの間、ロー制御信号（ＣＳ１〜ＣＳｊ）を順次にピクセルアレイ１００に印加する。
タイミング生成器４００から生成されたロードライバ制御信号（ＲＣＳ）は、ロードライバ３００に入力される。
タイミング生成器４００からリードアウト回路２００のアナログ−デジタル変換器（以下、ＡＤＣ）２１０にクロック信号（ＣＮＴ＿ＣＬＫ）が入力される。
クロック信号（ＣＮＴ＿ＣＬＫ）は、タイミング生成器４００の内部に配置されたカウンタコントローラ（例えば、カウンタコントロール回路）から発生する。
【００２７】
ランプ信号生成器５００は、タイミング生成器４００から発生した制御信号に基づいて駆動し、ランプ信号（Ｒａｍｐ）を生成してリードアウト回路２００のＡＤＣ２１０に供給する。
ランプ信号生成器５００は、時間に対して線形の上昇出力又は線形の下降出力を生成する回路を含む。
ランプ信号生成器５００から出力されるランプ信号（Ｒａｍｐ）は、時間に対して線形上昇、又は線形下降する。
【００２８】
ＤＳＰ２０は、イメージ信号プロセッサ２２と、センサコントローラ（例えば、センサコントロール回路）２４と、インターフェース（例えば、インターフェース回路）２６と、を含む。
イメージ信号プロセッサ２２は、制御レジスタブロック４１０を制御するセンサコントローラ２４と、インターフェース２６を制御する。
【００２９】
一例として、イメージセンサ１０とＤＳＰ２０のそれぞれは、チップとして具現され、１つのパッケージ、例えば、マルチ−チップパッケージ（ｍｕｌｔｉ−ｃｈｉｐ  ｐａｃｋａｇｅ）として具現される。
一例として、イメージセンサ１０とイメージ信号プロセッサ２２のそれぞれは、チップとして具現され、１つのパッケージ、例えば、マルチ−チップパッケージとして具現される。
一例として、イメージセンサ１０とイメージ信号プロセッサ２２は、１つのチップとしても具現される。
【００３０】
イメージ信号プロセッサ２２は、バッファ回路２２０から受信したデジタルピクセル信号を処理し、処理されたイメージデータをインターフェース２６に伝送する。
センサコントローラ２４は、イメージ信号プロセッサ２２の制御に基づいて、ロードライバ３００、タイミング生成器４００、リードアウト回路２００、及びランプ信号生成器５００を制御するための多様な制御信号を生成する。
インターフェース２６は、イメージ信号プロセッサ２２で処理されたイメージデータを外部に出力する。
一例として、インターフェース２６は、イメージ信号プロセッサ２２で処理されたイメージデータ（ＩＤＡＴＡ）をディスプレイに出力する。
【００３１】
一例として、ディスプレイは、ＴＦＴ−ＬＣＤ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ−Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）、ＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）ディスプレイ、ＯＬＥＤ（Ｏｒｇａｎｉｃ  ＬＥＤ）ディスプレイ、又はＡＭＯＬＥＤ（Ａｃｔｉｖｅ−Ｍａｔｒｉｘ  ＯＬＥＤ）ディスプレイとして具現され得る。
【００３２】
イメージ処理システムは、携帯用電子装置として具現され得る。
携帯用電子装置は、ラップトップコンピュータ（ｌａｐｔｏｐ  ｃｏｍｐｕｔｅｒ）、携帯電話、スマートフォン（ｓｍａｒｔ  ｐｈｏｎｅ）、タブレット（ｔａｂｌｅｔ）ＰＣ、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、ＥＤＡ（Ｅｎｔｅｒｐｒｉｓｅ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、デジタルスチルカメラ（ｄｉｇｉｔａｌ  ｓｔｉｌｌ  ｃａｍｅｒａ）、デジタルビデオカメラ（ｄｉｇｉｔａｌ  ｖｉｄｅｏ  ｃａｍｅｒａ）、ＰＭＰ（Ｐｏｒｔａｂｌｅ  Ｍｕｌｔｉｍｅｄｉａ  Ｐｌａｙｅｒ）、モバイルインターネット装置（ＭＩＤ：Ｍｏｂｉｌｅ  Ｉｎｔｅｒｎｅｔ  Ｄｅｖｉｃｅ）、ウェアラブルコンピュータ、モノのインターネット（ＩｏＴ：Ｉｎｔｅｒｎｅｔ  ｏｆ  Ｔｈｉｎｇｓ）装置、又は万物のインターネット（ＩｏＥ：Ｉｎｔｅｒｎｅｔ  ｏｆ  Ｅｖｅｒｙｔｈｉｎｇｓ）装置として具現され得る。
【００３３】
図３は、図１のピクセルアレイ及びリードアウト回路の概略構成を示すブロック図であり、図４は、図３のＡＤＣの概略構成を示すブロック図である。
図１〜図４を参照すると、リードアウト回路２００は、ＡＤＣ２１０と、バッファ回路２２０と、を含む。
【００３４】
ＡＤＣ２１０は、複数の相関二重サンプリング回路（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ  ｃｉｒｃｕｉｔｓ：以下、ＣＤＳ回路）と、カウンタブロック２１６と、を含む。
ＣＤＳ回路は、複数の比較器２１２ａを含む比較器ブロック２１２と、複数のパルス生成器２１４ａを含むパルス生成器ブロック２１４と、を含む。
比較器ブロック２１２はアナログＣＤＳ回路と定義され得、パルス生成器ブロック２１４はデジタルＣＤＳ回路と定義され得る。
【００３５】
比較器ブロック２１２は、ピクセルアレイ１００に配置された複数のカラムラインと対応するように配置された複数の比較器２１２ａを含む。
複数の比較器２１２ａは、カラム単位で単位ピクセル１１０及びランプ信号生成器５００に接続される。
複数の比較器２１２ａの出力端子は、複数のパルス生成器２１４ａに接続される。
【００３６】
複数の比較器２１２ａは、ピクセルアレイ１００に配置された複数のカラムラインのそれぞれから出力されたピクセル信号（Ｐ１〜Ｐｋ；ｋは自然数）に対して相関二重サンプリングを行う。
複数の比較器２１２ａは、相関二重サンプリングされたピクセル信号と、ランプ信号生成器５００から出力されたランプ信号（Ｒａｍｐ）とを互いに比較（例えば、電圧レベルを比較）する。
複数の比較器２１２ａは、相関二重サンプリングされたピクセル信号とランプ信号（Ｒａｍｐ）との比較結果に基づいて、比較信号（ＣＤＳ＿ＯＵＴ）を出力する。
複数の比較器２１２ａの内の１つは、ピクセル信号Ｐ１をランプ信号（Ｒａｍｐ）と比較して、比較信号（ＣＤＳ＿ＯＵＴ）の内の最初の信号を出力する。
【００３７】
一例として、複数の比較器２１２ａは、イメージ信号とリセット信号との差を出力するために、ランプ信号（Ｒａｍｐ）を用いて、イメージ信号とリセット信号との差をピックアップ（ｐｉｃｋ−ｕｐ）する。
リセット信号は、イメージ信号からノイズを除去するのに使用される。
また、複数の比較器２１２ａは、ランプ信号（Ｒａｍｐ）の傾斜に沿って比較信号（ＣＤＳ＿ＯＵＴ）を生成する。
複数の比較器２１２ａは、比較信号（ＣＤＳ＿ＯＵＴ）を複数のパルス生成器２１４ａに出力する。
一例として、複数の比較器２１２ａは、単位ピクセル１１０の出力であるピクセル電圧及びランプ信号（Ｒａｍｐ）を受信し、ピクセル電圧とランプ信号を互いに比較して、比較信号（ＣＤＳ＿ＯＵＴ）を出力する。
【００３８】
図５は、図４のパルス生成器の概略構成を示すブロック図であり、図６は、ＣＤＳの出力遷移（ｏｕｔｐｕｔ  ｔｒａｎｓｉｔｉｏｎ）が発生する時点に基づいて、遅延を有する信号が生成されることを示すタイミング図である。
図５及び図６を参照すると、複数のパルス生成器２１４ａは、遅延セル２０００を含む。
【００３９】
遅延セル２０００の入力端子は、比較器２１２ａの出力端子に接続される。
複数のパルス生成器２１４ａは、ラッチ型カウンタ（ｌａｔｃｈ  ｔｙｐｅ  ｃｏｕｎｔｅｒ）構造で、複数の比較器２１２ａの比較信号（ＣＤＳ＿ＯＵＴ）が出力される瞬間（即ち、比較信号の遷移が発生する瞬間）を基準に、所定の時間遅延する遅延信号（ＤＥＬＡＹ＿ＯＵＴ）を生成する。
【００４０】
複数のパルス生成器２１４ａは、比較信号（ＣＤＳ＿ＯＵＴ）を受信して、パルス信号（ＰＵＬＳＥ＿ＯＵＴ）を出力する。
遅延セル２０００は、比較信号（ＣＤＳ＿ＯＵＴ）を反転及び／又は遅延させて、パルス信号（ＰＵＬＳＥ＿ＯＵＴ）を出力する。
一例として、遅延セル２０００は、インバータ回路又はバッファ回路を含む。
複数のパルス生成器２１４ａは、生成された遅延信号をラッチ駆動させることで、パルスが生成されるまでラッチを待機（ｌａｔｃｈ  ｓｔａｎｄｂｙ）させて、ラッチ待機期間を発生させる。
複数のパルス生成器２１４ａは、比較信号（ＣＤＳ＿ＯＵＴ）が入力された後、一定時間の幅を有するパルスを生成して、バッファ回路２２０のラッチ段にカウント値を保存する。
【００４１】
複数のカウンタ２１６ａが高速で動作するためには、高速クロックが必要となり、これにより比較器２１２ａ、パルス生成器２１４ａ、カウンタ２１６ａ、及びバッファ回路２２０の電力消費が増加する。
本発明のパルス生成器２１４ａは、パルスが生成される区間でのみラッチを駆動させ、入力された値をバッファ回路２２０のラッチ段に保存する。
これを通じて、ラッチする際のリードアウト回路２００で消費される電力を減らすことが可能となる。
【００４２】
図４に示すように、カウンタブロック２１６は、複数のカウンタ２１６ａを含む。
複数のカウンタ２１６ａの入力端子は、複数のパルス生成器２１４ａの出力端子に接続される。
複数のカウンタ２１６ａは、タイミング生成器４００から入力されるクロック信号（ＣＮＴ＿ＣＬＫ）によって、複数の比較器２１２ａから出力される比較信号（ＣＤＳ＿ＯＵＴ）をカウントする。
複数のカウンタ２１６ａは、比較信号（ＣＤＳ＿ＯＵＴ）をカウントしてカウント信号（デジタル信号）を生成し、生成されたカウント信号（デジタル信号）を出力する。
即ち、ＡＤＣ２１０は、ピクセルアレイ１００から受信したアナログ信号をデジタル信号に変換して出力する。
【００４３】
図３に示すように、バッファ回路２２０は、カラムラインと、それぞれ接続された複数のラッチ回路、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）と、を含む。
バッファ回路２２０は、ＡＤＣ２１０の出力信号をラッチして増幅し、デジタルピクセル信号（各ピクセルのセンサ出力信号）を生成する。バッファ回路２２０は、デジタルピクセル信号（イメージデータ）をＤＳＰ２０に出力する。
【００４４】
一例として、バッファ回路２２０のラッチ回路は、比較信号（ＣＤＳ＿ＯＵＴ）の遷移に応答して、複数のカウンタ２１６ａから出力されるカウント信号を各カラム毎にラッチする。
バッファ回路２２０のラッチ回路は、ラッチしたカウント信号をデジタルピクセル信号（イメージデータ）に出力する。
バッファ回路２２０は、ＡＤＣ２１０の出力信号を補正する出力補正回路を含む。
出力補正回路は、ＡＤＣ２１０の出力信号の内の光信号があるローラインに対応する信号と光信号がないローラインに対応する信号とを使用して出力データを補正する。
【００４５】
図７Ａは、本発明の一実施形態による遅延セルの概略構成及びその動作を説明するための回路図であり、Ｐ型遅延セルを示す図である。
図８Ａは、デュアルＣＤＳを行うＡＤＣの駆動タイミングでパルス生成器の駆動方法を説明するためのタイミング図であり、図８Ｂは、パルス生成器の出力パルスを示すタイミング図である。
【００４６】
図７Ａ、図８Ａ、図８Ｂを参照すると、複数のパルス生成器２１４ａは、Ｐ型遅延セル２０００を含む。
Ｐ型遅延セル２０００は、複数のトランジスタ（Ｔ１〜Ｔ４）と、複数のキャパシタ（ＣＢ、ＣＬ）と、安定化スイッチ２１００と、を含む。
図７Ａでは、Ｐ型遅延セル２０００が４個のトランジスタ（Ｔ１〜Ｔ４）を含むことを示しているが、これに限定されず、トランジスタの数は変更することができる。
【００４７】
複数のトランジスタ（Ｔ１〜Ｔ４）は、直列に接続される。
一例として、第１トランジスタＴ１と、第２トランジスタＴ２と、第３トランジスタＴ３と、第４トランジスタＴ４とが直列に接続される。
一例として、第１トランジスタＴ１及び第２トランジスタＴ２は、Ｐ型のＭＯＳトランジスタ（以下、Ｐ−ＭＯＳ）が適用される。
一例として、第３トランジスタＴ３及び第４トランジスタＴ４は、Ｎ型のＭＯＳトランジスタ（以下、Ｎ−ＭＯＳ）が適用される。
【００４８】
第１ノードＮ１には、安定化キャパシタＣＢの第１端子ＣＢ１、第１トランジスタＴ１のゲート端子、及び安定化スイッチＳＢ（２１００）の第２端子ＳＢ２が接続される。
第１トランジスタＴ１の第１端子に電源電圧ＶＤＤが入力され、第２端子は第２トランジスタＴ２に接続される。
第１トランジスタＴ１のゲート端子と第１端子との間には、安定化キャパシタＣＢが配置される。
第１トランジスタＴ１のゲート端子は、安定化スイッチＳＢ（２１００）の第２端子ＳＢ２及び安定化キャパシタＣＢの第１端子ＣＢ１に接続される。
【００４９】
安定化キャパシタＣＢの第１端子ＣＢ１は、第１トランジスタＴ１のゲート端子及び安定化スイッチＳＢ（２１００）の第２端子ＳＢ２に接続される。
安定化キャパシタＣＢの第２端子ＣＢ２は、電源電圧ＶＤＤ端子及び第１トランジスタＴ１の第１端子に接続される。
安定化スイッチＳＢ（２１００）の第１端子ＳＢ１は、基準電圧入力端子ＲＶに接続される。
安定化スイッチＳＢ（２１００）の第１端子ＳＢ１に基準電圧（例えば、バイアス回路入力電圧）が入力される。
安定化スイッチＳＢ（２１００）の第２端子ＳＢ２は、第１トランジスタＴ１のゲート端子に接続される。
【００５０】
安定化スイッチＳＢ（２１００）は、入力されるバイアス制御信号に基づいて、オン（ｏｎ）／オフ（ｏｆｆ）状態を維持する。
一例として、安定化スイッチＳＢ（２１００）は、バイアス制御信号が入力されると、オン駆動する。
安定化スイッチＳＢ（２１００）は、バイアス制御信号が入力されないと、オフ駆動する。
又は、一例として、安定化スイッチＳＢ（２１００）は、バイアス制御信号が入力されると、オフ駆動する。
安定化スイッチＳＢ（２１００）は、バイアス制御信号が入力されないと、オン駆動する。
【００５１】
第１トランジスタＴ１のゲート端子、安定化キャパシタＣＢの第１端子ＣＢ１、及び安定化スイッチＳＢ（２１００）の第２端子ＳＢ２は、第１ノードＮ１で接続される。
第２トランジスタＴ２の第１端子は、第１トランジスタＴ１の第２端子に接続される。
第２トランジスタＴ２の第２端子は、第３トランジスタＴ３の第１端子及びサンプリングキャパシタＣＬに接続される。
第２トランジスタＴ２のゲート端子には、入力電圧Ｖｉｎが印加される。
第３トランジスタＴ３の第１端子は、第２トランジスタＴ２の第２端子及びサンプリングキャパシタＣＬに接続される。
第３トランジスタＴ３の第２端子は、第４トランジスタＴ４の第２端子に接続される。
第３トランジスタＴ３のゲート端子には、入力電圧Ｖｉｎが印加される。
【００５２】
サンプリングキャパシタＣＬの第１端子ＣＬ１は、第２トランジスタＴ２の第２端子及び第３トランジスタＴ３の第２端子に接続される。
サンプリングキャパシタＣＬの第２端子ＣＬ２は、グラウンドＧＮＤ端子に接続される。
第４トランジスタＴ４の第１端子は、グラウンドＧＮＤ端子に接続される。
第４トランジスタＴ４の第２端子は、第３トランジスタＴ３の第２端子に接続される。
第４トランジスタＴ４のゲート端子には、入力電圧Ｖｉｎが印加される。
【００５３】
一例として、第１トランジスタＴ１は、第１インピーダンス値を有する。
第２トランジスタＴ２は、第１トランジスタＴ１よりも低い第２インピーダンスを有する。
一例として、第３トランジスタＴ３は、第３インピーダンス値を有する。
第２トランジスタＴ２は、第３トランジスタＴ３よりも低い第２インピーダンスを有する。
一例として、第１インピーダンス値と第３インピーダンス値は、同一である。
【００５４】
一実施形態で、安定化スイッチＳＢ（２１００）がオンとなると、基準電圧（例えば、バイアス回路入力電圧）が第１ノードＮ１に供給される。
安定化スイッチＳＢ（２１００）は、リセット信号が出力される前は、オン状態を維持し、基準電圧（例えば、バイアス回路入力電圧）が第１ノードＮ１に供給される。
安定化スイッチＳＢ（２１００）は、リセット信号が出力されている期間中は、オフ状態を維持する。
一実施形態で、安定化スイッチＳＢ（２１００）は、パルス信号（ＰＵＬＳＥ＿ＯＵＴ）が出力される前は、オン状態を維持し、基準電圧（例えば、バイアス回路入力電圧）が第１ノードＮ１に供給される。
安定化スイッチＳＢ（２１００）は、パルス信号（ＰＵＬＳＥ＿ＯＵＴ）が出力されている期間中は、オフ状態を維持する。
【００５５】
これを通じて、第１ノードＮ１に接続された第１トランジスタＴ１のゲート端子とソース端子との間の電圧Ｖｇｓ又はＶｓｇを一定に維持し、電源電圧ＶＤＤとグラウンドＧＮＤ間の変動に関係なく、一定の電流が流れるようにする。
Ｐ型遅延セル２０００で、一定の電流の充電／放電を確保する。
複数のパルス生成器２１４ａは、遅延差の小さいパルス信号（ＰＵＬＳＥ＿ＯＵＴ）を生成して出力する。
【００５６】
図８Ｂでは、電源電圧ＶＤＤの変化によるパルス終了の差を遅延差「ｄｅｌａｙ  ｄｉｆｆ」と定義する。
電源電圧ＶＤＤとグラウンドＧＮＤ間の変化に応じて、Ｐ型遅延セル２０００に配置されたトランジスタ（Ｔ１〜Ｔ４）の抵抗が異なるため、パルスが生成される時点の差が生じる。
このようなパルスが生成される時点の差をオフセット遅延「ｏｆｆｓｅｔ  ｄｅｌａｙ」と定義する。
本発明のＰ型遅延セル２０００を含むパルス生成器２１４ａは、遅延差値を５０％〜８０％改善して、遅延差の小さいパルス信号（ＰＵＬＳＥ＿ＯＵＴ）を出力する。
【００５７】
図７Ｂは、本発明の一実施形態による遅延セルの概略構成及びその動作を説明するための回路図であり、Ｐ型遅延セルを示す図である。
図７Ｂに示す遅延セル２０００ａを説明するにあたって、図７Ａを参照して説明した遅延セル２０００と同じ構成についての説明は省略する。
【００５８】
図７Ｂを参照すると、複数のパルス生成器２１４ａは、Ｐ型遅延セル２０００ａを含む。
Ｐ型遅延セル２０００ａは、複数のトランジスタ（Ｔ１〜Ｔｎ）と、複数のキャパシタＣＢ、ＣＬと、安定化スイッチ２１００と、を含む。
図７Ｂでは、Ｐ型遅延セル２０００ａがｎ個のトランジスタ（Ｔ１〜Ｔｎ）を含むことを示しているが、これに限定されず、トランジスタの数は変更することができる。
【００５９】
図７Ａでは、第１ノードＮ１に１つのトランジスタ、即ち、第１トランジスタＴ１が接続されるＰ型遅延セル２０００を示したが、図７Ｂでは、第１ノードＮ１に複数のトランジスタ（Ｔ１〜Ｔｋ）（ｋは１以上）が接続されるＰ型遅延セル２０００ａを示す。
複数のトランジスタ（Ｔ１〜Ｔｎ）は、直列に接続される。
一例として、第１トランジスタＴ１から第ｎトランジスタＴｎが直列に接続される。
一例として、第１トランジスタＴ１〜第ｌトランジスタＴｌは、Ｐ−ＭＯＳが適用される。
一例として、第ｍトランジスタＴｍ及び第ｎトランジスタＴｎは、Ｎ−ＭＯＳが適用される。
【００６０】
第１ノードＮ１には、安定化キャパシタＣＢの第１端子ＣＢ１、安定化スイッチＳＢ（２１００）の第２端子ＳＢ２、第１トランジスタＴ１〜第ｋトランジスタＴｋのゲート端子が接続される。
即ち、第１ノードＮ１には、複数のトランジスタ（Ｔ１〜Ｔｋ）のゲート端子が接続される。
安定化スイッチＳＢ（２１００）がオンとなると、基準電圧（例えば、バイアス回路入力電圧）が第１ノードＮ１に供給される。
【００６１】
一実施形態で、安定化スイッチＳＢ（２１００）は、リセット信号が出力される前は、オン状態を維持し、基準電圧（例えば、バイアス回路入力電圧）が第１ノードＮ１に供給される。
安定化スイッチＳＢ（２１００）は、リセット信号が出力されている期間中は、オフ状態を維持する。
一実施形態で、安定化スイッチＳＢ（２１００）は、パルス信号（ＰＵＬＳＥ＿ＯＵＴ）が出力される前は、オン状態を維持し、基準電圧（例えば、バイアス回路入力電圧）が第１ノードＮ１に供給される。
安定化スイッチＳＢ（２１００）は、パルス信号（ＰＵＬＳＥ＿ＯＵＴ）が出力されている期間中は、オフ状態を維持する。
【００６２】
第１ノードＮ１に接続された複数のトランジスタ（Ｔ１〜Ｔｋ）のゲート端子とソース端子との間の電圧Ｖｇｓ又はＶｓｇを一定に維持する。
即ち、第１トランジスタＴ１〜第ｋトランジスタＴｋのゲート端子とソース端子との間の電圧Ｖｇｓ又はＶｓｇを一定に維持する。
これを通じて、電源電圧ＶＤＤとグラウンドＧＮＤ間の変動に関係なく、一定の電流が流れるようになる。
Ｐ型遅延セル２０００ａで、一定の電流の充電／放電を確保する。
複数のパルス生成器２１４ａは、遅延差の小さいパルス信号（ＰＵＬＳＥ＿ＯＵＴ）を生成して出力する。
【００６３】
図７Ｃは、本発明の一実施形態による遅延セルの概略構成及びその動作を説明するための回路図であり、Ｐ型遅延セルを示す図である。
図７Ｃに示す遅延セル２０００ｂを説明するにあたって、図７Ａを参照して説明した遅延セル２０００と同じ構成についての説明は省略する。
【００６４】
図７Ｃを参照すると、複数のパルス生成器２１４ａは、Ｐ型遅延セル２０００ｂを含む。
Ｐ型遅延セル２０００ｂは、複数のトランジスタ（Ｔ１〜Ｔｎ）と、複数のキャパシタＣＢ、ＣＬと、安定化スイッチ２１００と、を含む。
図７Ｃでは、Ｐ型遅延セル２０００ｂがｎ個のトランジスタ（Ｔ１〜Ｔｎ）を含むことを示しているが、これに限定されず、トランジスタの数は変更することができる。
【００６５】
図７Ａでは、第１ノードＮ１に１つのトランジスタ、即ち、第１トランジスタＴ１が接続されるＰ型遅延セル２０００を示したが、図７Ｃでは、第１ノードＮ１に複数のトランジスタ（Ｔ１〜Ｔｌ（Ｌの小文字））が接続されるＰ型遅延セル２０００ｂを示す。
複数のトランジスタ（Ｔ１〜Ｔｎ）は、直列に接続される。
一例として、第１トランジスタＴ１から第ｎトランジスタＴｎが直列に接続される。
一例として、第１トランジスタＴ１〜第ｌトランジスタＴｌは、Ｐ−ＭＯＳが適用される。
一例として、第ｍトランジスタＴｍ及び第ｎトランジスタＴｎは、Ｎ−ＭＯＳが適用される。
【００６６】
第１ノードＮ１には、安定化キャパシタＣＢの第１端子ＣＢ１、安定化スイッチＳＢ（２１００）の第２端子ＳＢ２、第２トランジスタＴ２〜第ｌトランジスタＴｌのゲート端子が接続される。
即ち、第１ノードＮ１には、複数のトランジスタＴ２〜Ｔｌのゲート端子が接続される。
Ｐ型トランジスタの内の最初に配置された第１トランジスタＴ１のゲート端子は、第１ノードＮ１に接続されない。
第１トランジスタＴ１のゲート端子は、第ｍトランジスタＴｍのゲート端子及び第ｎトランジスタＴｎのゲート端子に接続される。
第１トランジスタＴ１のゲート端子には、入力電圧Ｖｉｎが印加される。
第１トランジスタＴ１の第１端子に電源電圧ＶＤＤが入力され、第２端子は第２トランジスタＴ２に接続される。
【００６７】
第ｌトランジスタＴｌの第２端子は、第ｍトランジスタＴｍが第１端子及びサンプリングキャパシタＣＬの第１端子ＣＬ１に接続される。
第ｌトランジスタＴｌのゲート端子は、第１ノードＮ１に接続される。
第ｍトランジスタＴｍの第１端子は、第ｌトランジスタＴｌの第２端子及びサンプリングキャパシタＣＬの第１端子ＣＬ１に接続される。
第ｍトランジスタＴｍの第２端子は、第ｎトランジスタＴｎの第１端子に接続される。
第ｍトランジスタＴｍのゲート端子には、入力電圧Ｖｉｎが印加される。
【００６８】
安定化キャパシタＣＢの第１端子ＣＢ１は、第２トランジスタＴ２〜第ｌトランジスタＴｌのゲート端子に接続される。
安定化キャパシタＣＢの第１端子ＣＢ１は、安定化スイッチＳＢ（２１００）の第２端子ＳＢ２に接続される。
安定化キャパシタＣＢの第２端子ＣＢ２は、電源電圧ＶＤＤの端子及び第１トランジスタＴ１の第１端子に接続される。
【００６９】
第２トランジスタＴ２〜第ｌトランジスタＴｌのゲート端子は、安定化スイッチＳＢ（２１００）の第２端子ＳＢ２及び安定化キャパシタＣＢの第１端子ＣＢ１に接続される。
即ち、第２トランジスタＴ２〜第ｌトランジスタＴｌのゲート端子は、第１ノードＮ１に接続される。
第ｍトランジスタＴｍ及び第ｎトランジスタＴｎのゲート端子には、入力電圧Ｖｉｎが印加される。
【００７０】
一実施形態で、安定化スイッチＳＢ（２１００）がオンとなると、基準電圧（例えば、バイアス回路入力電圧）が第１ノードＮ１に供給される。
安定化スイッチＳＢ（２１００）は、リセット信号が出力される前は、オン状態を維持し、基準電圧（例えば、バイアス回路入力電圧）が第１ノードＮ１に供給される。
安定化スイッチＳＢ（２１００）は、リセット信号が出力されている期間中は、オフ状態を維持する。
一実施形態で、安定化スイッチＳＢ（２１００）は、パルス信号（ＰＵＬＳＥ＿ＯＵＴ）が出力される前は、オン状態を維持し、基準電圧（例えば、バイアス回路入力電圧）が第１ノードＮ１に供給される。
安定化スイッチＳＢ（２１００）は、パルス信号（ＰＵＬＳＥ＿ＯＵＴ）が出力されている期間中は、オフ状態を維持する。
【００７１】
第１ノードＮ１に接続された複数のトランジスタ（Ｔ２〜Ｔｌ）のゲート端子とソース端子との間の電圧Ｖｇｓ又はＶｓｇを一定に維持する。
即ち、第２トランジスタＴ２〜第ｌトランジスタＴｌのゲート端子とソース端子との間の電圧Ｖｇｓ又はＶｓｇを一定に維持する。
これを通じて、電源電圧ＶＤＤとグラウンドＧＮＤ間の変動に関係なく、一定の電流が流れるようになる。
Ｐ型遅延セル２０００ｂで、一定の電流の充電／放電を確保する。
複数のパルス生成器２１４ａは、遅延差の小さいパルス信号（ＰＵＬＳＥ＿ＯＵＴ）を生成して出力する。
【００７２】
図９Ａは、本発明の一実施形態による遅延セルの概略構成及びその動作を説明するための回路図であり、Ｎ型遅延セルを示す図である。
図８Ａ、図８Ｂ、図９Ａを参照すると、複数のパルス生成器２１４ａは、Ｎ型遅延セル２０００ｃを含む。
Ｎ型遅延セル２０００ｃは、複数のトランジスタ（Ｔ１〜Ｔ４）と、複数のキャパシタＣＢ、ＣＬと、安定化スイッチＳＢ（２１００ａ）と、を含む。
図９Ａでは、Ｎ型遅延セル２０００ｃが４個のトランジスタ（Ｔ１〜Ｔ４）を含むことを示しているが、これに限定されず、トランジスタの数は変更することができる。
【００７３】
複数のトランジスタ（Ｔ１〜Ｔ４）は、直列に接続される。
一例として、第１トランジスタＴ１と、第２トランジスタＴ２と、第３トランジスタＴ３と、第４トランジスタＴ４とが直列に接続される。
一例として、第１トランジスタＴ１及び第２トランジスタＴ２は、Ｐ−ＭＯＳが適用される。
一例として、第３トランジスタＴ３及び第４トランジスタＴ４は、Ｎ−ＭＯＳが適用される。
【００７４】
第１ノードＮ１には、安定化キャパシタＣＢの第１端子ＣＢ１、第４トランジスタＴ４のゲート端子、及び安定化スイッチＳＢ（２１００ａ）の第２端子ＳＢ２が接続される。
第１トランジスタＴ１の第１端子に電源電圧ＶＤＤが入力され、第２端子は、第２トランジスタＴ２に接続される。
第１トランジスタＴ１のゲート端子には、入力電圧Ｖｉｎが印加される。
第２トランジスタＴ２の第１端子は、第１トランジスタＴ１の第２端子に接続される。
第２トランジスタＴ２の第２端子は、第３トランジスタＴ３の第２端子及びサンプリングキャパシタＣＬに接続される。
第２トランジスタＴ２のゲート端子には、入力電圧Ｖｉｎが印加される。
第３トランジスタＴ３の第１端子は、第４トランジスタＴ４の第２端子に接続される。
第３トランジスタＴ３の第２端子は、第２トランジスタＴ２の第２端子及びサンプリングキャパシタＣＬに接続される。
第３トランジスタＴ３のゲート端子には、入力電圧Ｖｉｎが印加される。
【００７５】
サンプリングキャパシタＣＬの第１端子ＣＬ１は、第２トランジスタＴ２の第２端子及び第３トランジスタＴ３の第２端子に接続される。
サンプリングキャパシタＣＬの第２端子ＣＬ２は、グラウンドＧＮＤ端子に接続される。
第４トランジスタＴ４の第１端子は、グラウンドＧＮＤ端子に接続される。
第４トランジスタＴ４の第２端子は、第３トランジスタＴ３の第１端子に接続される。
第４トランジスタＴ４のゲート端子と第１端子との間には、安定化キャパシタＣＢが配置される。
第４トランジスタＴ４のゲート端子は、安定化スイッチＳＢ（２１００ａ）の第２端子ＳＢ２及び安定化キャパシタＣＢの第１端子ＣＢ１に接続される。
【００７６】
安定化キャパシタＣＢの第１端子ＣＢ１は、第４トランジスタＴ４のゲート端子及び安定化スイッチＳＢ（２１００ａ）の第２端子ＳＢ２に接続される。
安定化キャパシタＣＢの第２端子ＣＢ２は、グラウンドＧＮＤ端子及び第４トランジスタＴ４の第１端子に接続される。
第４トランジスタＴ４のゲート端子は、安定化スイッチＳＢ（２１００ａ）に接続される。
安定化スイッチＳＢ（２１００ａ）の第１端子ＳＢ１は、基準電圧入力端子ＲＶに接続される。
安定化スイッチＳＢ（２１００ａ）の第１端子ＳＢ１に基準電圧（例えば、バイアス回路入力電圧）が入力される。
安定化スイッチＳＢ（２１００ａ）の第２端子ＳＢ２は、第４トランジスタＴ４のゲート端子に接続される。
【００７７】
一例として、第１トランジスタＴ１は、第１インピーダンス値を有する。
第２トランジスタＴ２は、第１トランジスタＴ１よりも低い第２インピーダンスを有する。
一例として、第３トランジスタＴ３は、第３インピーダンス値を有する。
第２トランジスタＴ２は、第３トランジスタＴ３よりも低い第２インピーダンスを有する。
一例として、第１インピーダンス値と第３インピーダンス値は、同一である。
【００７８】
安定化スイッチＳＢ（２１００ａ）は、入力されるバイアス制御信号に基づいて、オン／オフ状態を維持する。
一例として、安定化スイッチＳＢ（２１００ａ）は、バイアス制御信号が入力されると、オン駆動する。
安定化スイッチＳＢ（２１００ａ）は、バイアス制御信号が入力されないと、オフ駆動する。
あるいは、一例として、安定化スイッチＳＢ（２１００ａ）は、バイアス制御信号が入力されると、オフ駆動する。
安定化スイッチＳＢ（２１００ａ）は、バイアス制御信号が入力されないと、オン駆動する。
【００７９】
第４トランジスタＴ４のゲート端子、安定化キャパシタＣＢの第１端子ＣＢ１、及び安定化スイッチＳＢ（２１００ａ）の第２端子ＣＢ２は、第１ノードＮ１で接続される。
一実施形態で、安定化スイッチＳＢ（２１００ａ）がオンとなると、基準電圧（例えば、バイアス回路入力電圧）が第１ノードＮ１に供給される。
安定化スイッチＳＢ（２１００ａ）は、リセット信号が出力される前は、オン状態を維持し、基準電圧（例えば、バイアス回路入力電圧）が第１ノードＮ１に供給される。
安定化スイッチＳＢ（２１００ａ）は、リセット信号が出力されている期間中は、オフ状態を維持する。
【００８０】
一実施形態で、安定化スイッチＳＢ（２１００ａ）は、パルス信号（ＰＵＬＳＥ＿ＯＵＴ）が出力される前は、オン状態を維持し、基準電圧（例えば、バイアス回路入力電圧）が第１ノードＮ１に供給される。
安定化スイッチＳＢ（２１００ａ）は、パルス信号（ＰＵＬＳＥ＿ＯＵＴ）が出力されている期間中は、オフ状態を維持する。
【００８１】
これを通じて、第１ノードＮ１に接続された第４トランジスタＴ４のゲート端子とソース端子との間の電圧Ｖｇｓ又はＶｓｇを一定に維持し、電源電圧ＶＤＤとグラウンドＧＮＤ間の変動に関係なく、一定の電流が流れるようになる。
Ｎ型遅延セル２０００ｃで、一定の電流の充電／放電を確保して、遅延差の小さいパルス信号（ＰＵＬＳＥ＿ＯＵＴ）を生成して出力する。
【００８２】
図９Ｂは、本発明の一実施形態による遅延セルの概略構成及びその動作を説明するための回路図であり、Ｎ型遅延セルを示す図である。
図９Ｂに示すＮ型遅延セル２０００ｄを説明するにあたって、図９Ａを参照して説明したＮ型遅延セル２０００ｃと同じ構成についての説明は省略する。
図９Ｂを参照すると、複数のパルス生成器２１４ａは、Ｎ型遅延セル２０００ｄを含む。
【００８３】
Ｎ型遅延セル２０００ｄは、複数のトランジスタ（Ｔ１〜Ｔｎ）と、複数のキャパシタＣＢ、ＣＬと、安定化スイッチＳＢ（２１００ａ）と、を含む。
図９Ｂでは、Ｎ型遅延セル２０００ｄがｎ個のトランジスタ（Ｔ１〜Ｔｎ）を含むことを示しているが、これに限定されず、トランジスタの数は変更することができる。
図９Ａでは、第１ノードＮ１に１つのトランジスタ、即ち、第４トランジスタＴ４が接続されるＮ型遅延セル２０００ｃを示したが、図９Ｂでは、第１ノードＮ１に複数のトランジスタ（Ｔ４〜Ｔｎ）が接続されるＮ型遅延セル２０００ｄを示す。
【００８４】
複数のトランジスタ（Ｔ１〜Ｔｎ）は、直列に接続される。
一例として、第１トランジスタＴ１から第ｎトランジスタＴｎが直列に接続される。
一例として、第１トランジスタＴ１及び第２トランジスタＴ２は、Ｐ−ＭＯＳが適用される。
一例として、第３〜第ｎトランジスタ（Ｔ３〜Ｔｎ）は、Ｎ−ＭＯＳが適用される。
【００８５】
第１ノードＮ１には、安定化キャパシタＣＢの第１端子ＣＢ１、安定化スイッチＳＢ（２１００ａ）の第２端子ＳＢ２、及び第４トランジスタＴ４〜第ｎトランジスタＴｎのゲート端子が接続される。
即ち、第１ノードＮ１には、複数のトランジスタ（Ｔ４〜Ｔｎ）のゲート端子が接続される。
【００８６】
一実施形態で、安定化スイッチＳＢ（２１００ａ）がオンとなると、基準電圧（例えば、バイアス回路入力電圧）が第１ノードＮ１に供給される。
安定化スイッチＳＢ（２１００ａ）は、リセット信号が出力される前は、オン状態を維持し、基準電圧（例えば、バイアス回路入力電圧）が第１ノードＮ１に供給される。
安定化スイッチＳＢ（２１００ａ）は、リセット信号が出力されている期間中は、オフ状態を維持する。
一実施形態で、安定化スイッチＳＢ（２１００ａ）は、パルス信号（ＰＵＬＳＥ＿ＯＵＴ）が出力される前は、オン状態を維持し、基準電圧（例えば、バイアス回路入力電圧）が第１ノードＮ１に供給される。
安定化スイッチＳＢ（２１００ａ）は、パルス信号（ＰＵＬＳＥ＿ＯＵＴ）が出力されている期間中は、オフ状態を維持する。
【００８７】
第１ノードＮ１に接続された複数のトランジスタ（Ｔ４〜Ｔｎ）のゲート端子とソース端子との間の電圧Ｖｇｓ又はＶｓｇを一定に維持する。
即ち、第４トランジスタＴ４〜第ｎトランジスタＴｎのゲート端子とソース端子との間の電圧Ｖｇｓ又はＶｓｇを一定に維持する。
これを通じて、電源電圧ＶＤＤとグラウンドＧＮＤ間の変動に関係なく、一定の電流が流れるようになる。
Ｎ型遅延セル２０００ｄで、一定の電流の充電／放電を確保する。
複数のパルス生成器２１４ａは、遅延差の小さいパルス信号（ＰＵＬＳＥ＿ＯＵＴ）を生成して出力する。
【００８８】
図９Ｃは、本発明の一実施形態による遅延セルの概略構成及びその動作を説明するための回路図であり、Ｎ型遅延セルを示す図である。
図９Ｃに示すＮ型遅延セル２０００ｅを説明するにあたって、図９Ａを参照して説明したＮ型遅延セル２０００ｃと同じ構成についての説明は省略する。
図９Ｃを参照すると、複数のパルス生成器２１４ａは、Ｎ型遅延セル２０００ｅを含む。
Ｎ型遅延セル２０００ｅは、複数のトランジスタ（Ｔ１〜Ｔｎ）と、複数のキャパシタＣＢ、ＣＬと、安定化スイッチ２１００ａと、を含む。
図９Ｃでは、Ｎ型遅延セル２０００ｅがｎ個のトランジスタ（Ｔ１〜Ｔｎ）を含むことを示しているが、これに限定されず、トランジスタの数は変更することができる。
【００８９】
図９Ａでは、第１ノードＮ１に１つのトランジスタ、即ち、第４トランジスタＴ４が接続されるＮ型遅延セル２０００ｃを示したが、図９Ｃでは、第１ノードＮ１に複数のトランジスタ（Ｔ３〜Ｔｎ）が接続されるＮ型遅延セル２０００ｅを示す。
複数のトランジスタ（Ｔ１〜Ｔｎ）は、直列に接続される。
一例として、第１トランジスタＴ１から第ｎトランジスタＴｎが直列に接続される。
一例として、第１トランジスタＴ１及び第２トランジスタＴ２は、Ｐ−ＭＯＳが適用される。
一例として、第３トランジスタＴ３〜第ｎトランジスタＴｎは、Ｎ−ＭＯＳが適用される。
【００９０】
第１ノードＮ１には、安定化キャパシタＣＢの第１端子ＣＢ１、安定化スイッチＳＢ（２１００ａ）の第２端子ＳＢ２、第３トランジスタＴ３〜第ｍトランジスタＴｍのゲート端子が接続される。
即ち、第１ノードＮ１には、複数のトランジスタ（Ｔ３〜Ｔｍ）のゲート端子が接続される。
Ｎ型トランジスタの内の最後（末端）に配置された第ｎトランジスタＴｎのゲート端子は、第１トランジスタＴ１のゲート端子及び第２トランジスタＴ２のゲート端子に接続される。
Ｎ型トランジスタの内の最後（末端）に配置された第ｎトランジスタＴｎのゲート端子は、第１ノードＮ１に接続されない。
第ｎトランジスタＴｎのゲート端子には、入力電圧Ｖｉｎが印加される。
【００９１】
第ｎトランジスタＴｎの第１端子は、安定化キャパシタＣＢの第２端子ＣＢ２及びグラウンドＧＮＤ端子に接続される。
第ｎトランジスタＴｎの第２端子は、第ｍトランジスタＴｍの第１端子に接続される。
第１トランジスタＴ１の第１端子に電源電圧ＶＤＤが入力され、第２端子は第２トランジスタＴ２に接続される。
第１トランジスタＴ１のゲート端子には、入力電圧Ｖｉｎが印加される。
第２トランジスタＴ２の第１端子は、第１トランジスタＴ１の第２端子に接続される。
第２トランジスタＴ２の第２端子は、第３トランジスタＴ３の第１端子及びサンプリングキャパシタＣＬの第１端子ＣＬ１に接続される。
第２トランジスタＴ２のゲート端子には、入力電圧Ｖｉｎが印加される。
【００９２】
安定化キャパシタＣＢの第１端子ＣＢ１は、第３トランジスタＴ３〜第ｍトランジスタＴｍのゲート端子に接続される。
安定化キャパシタＣＢの第１端子ＣＢ１は、安定化スイッチＳＢ（２１００ａ）の第２端子ＳＢ２に接続される。
安定化キャパシタＣＢの第２端子ＣＢ２は、グラウンドＧＮＤ端子及び第ｎトランジスタＴｎの第１端子に接続される。
第３トランジスタＴ３〜第ｍトランジスタＴｍのゲート端子は、安定化スイッチＳＢ（２１００ａ）の第２端子ＳＢ２及び安定化キャパシタＣＢの第１端子ＣＢ１に接続される。
即ち、第３トランジスタＴ３〜第ｍトランジスタＴｍのゲート端子は、第１ノードに接続される。
【００９３】
第１トランジスタＴ１、第２トランジスタＴ２、及び第ｎトランジスタＴｎのゲート端子には、入力電圧Ｖｉｎが印加される。
一実施形態で、安定化スイッチＳＢ、２１００ａがオンとなると、基準電圧（例えば、バイアス回路入力電圧）が第１ノードＮ１に供給される。
安定化スイッチＳＢ（２１００ａ）は、リセット信号が出力される前は、オン状態を維持し、基準電圧（例えば、バイアス回路入力電圧）が第１ノードＮ１に供給される。
安定化スイッチＳＢ（２１００ａ）は、リセット信号が出力されている期間中は、オフ状態を維持する。
一実施形態で、安定化スイッチＳＢ（２１００ａ）は、パルス信号（ＰＵＬＳＥ＿ＯＵＴ）が出力される前は、オン状態を維持し、基準電圧（例えば、バイアス回路入力電圧）が第１ノードＮ１に供給される。
安定化スイッチＳＢ（２１００ａ）は、パルス信号（ＰＵＬＳＥ＿ＯＵＴ）が出力されている期間中は、オフ状態を維持する。
【００９４】
第１ノードＮ１に接続された複数のトランジスタ（Ｔ３〜Ｔｍ）のゲート端子とソース端子との間の電圧Ｖｇｓ又はＶｓｇを一定に維持する。
即ち、第３トランジスタＴ３〜第ｍトランジスタＴｍのゲート端子とソース端子との間の電圧Ｖｇｓ又はＶｓｇを一定に維持する。
これを通じて、電源電圧ＶＤＤとグラウンドＧＮＤ間の変動に関係なく、一定の電流が流れるようになる。
Ｎ型遅延セル２０００ｅで、一定の電流の充電／放電を確保する。
複数のパルス生成器２１４ａは、遅延差の小さいパルス信号（ＰＵＬＳＥ＿ＯＵＴ）を生成して出力する。
【００９５】
図１０は、本発明の一実施形態による遅延セルの概略構成及びその動作を説明するための回路図であり、ＰＮ型遅延セルを示す図である。
図８Ａ、図８Ｂ、及び図１０を参照すると、図７Ａに示すＰ型遅延セル２０００と、図９Ａに示すＮ型遅延セル２０００ｃを結合して、ＰＮ型遅延セル２０００ｆを構成する。
【００９６】
複数のパルス生成器２１４ａは、ＰＮ型遅延セル２０００ｆを含む。
ＰＮ型遅延セル２０００ｆは、複数のトランジスタ（Ｔ１〜Ｔ４）と、複数のキャパシタＣＢ、ＣＬと、複数の安定化スイッチ（２１００ｂ、２２００ｂ）と、を含む。
図１０では、ＰＮ型遅延セル２０００ｆが４個のトランジスタ（Ｔ１〜Ｔ４）を含むことを示しているが、これに限定されず、トランジスタの数は変更することができる。
【００９７】
複数のトランジスタ（Ｔ１〜Ｔ４）は、直列に接続される。
一例として、第１トランジスタＴ１と、第２トランジスタＴ２と、第３トランジスタＴ３と、第４トランジスタＴ４とが直列に接続される。
一例として、第１トランジスタＴ１及び第２トランジスタＴ２は、Ｐ−ＭＯＳが適用される。
一例として、第３トランジスタＴ３及び第４トランジスタＴ４は、Ｎ−ＭＯＳが適用される。
【００９８】
第１トランジスタＴ１の第１端子に電源電圧ＶＤＤが入力され、第２端子は第２トランジスタＴ２に接続される。
第１トランジスタＴ１のゲート端子と第１端子との間には、第１安定化キャパシタＣＢ１が配置される。
第１安定化キャパシタＣＢ１の第１端子は、第１トランジスタＴ１のゲート端子及び第１安定化スイッチＳＢＰ（２１００ｂ）の第２端子に接続される。
第１安定化キャパシタＣＢ１の第２端子は、電源電圧ＶＤＤ端子及び第１トランジスタＴ１の第１端子に接続される。
【００９９】
第１トランジスタＴ１のゲート端子は、第１安定化スイッチＳＢＰ（２１００ｂ）に接続される。
第１安定化スイッチＳＢＰ（２１００ｂ）の第１端子は、第１基準電圧入力端子ＲＶ１に接続される。
第１安定化スイッチＳＢＰ（２１００ｂ）の第１端子に第１基準電圧（例えば、バイアス回路入力電圧）が入力される。
第１安定化スイッチＳＢＰ（２１００ｂ）の第２端子は、第１トランジスタＴ１のゲート端子に接続される。
【０１００】
第１安定化スイッチＳＢＰ（２１００ｂ）は、入力されるバイアス制御信号に基づいて、オン／オフ状態を維持する。
一例として、第１安定化スイッチＳＢＰ（２１００ｂ）は、バイアス制御信号が入力されると、オン駆動する。
第１安定化スイッチＳＢＰ（２１００ｂ）は、バイアス制御信号が入力されないと、オフ駆動する。
または、一例として、第１安定化スイッチＳＢＰ（２１００ｂ）は、バイアス制御信号が入力されると、オフ駆動する。
第１安定化スイッチＳＢＰ（２１００ｂ）は、バイアス制御信号が入力されないと、オン駆動する。
【０１０１】
第１トランジスタＴ１のゲート端子、第１安定化キャパシタＣＢ１の第１端子、及び第１安定化スイッチＳＢＰ（２１００ｂ）の第２端子は、第１ノードＮ１に接続される。
一実施形態で、第１安定化スイッチＳＢＰ（２１００ｂ）がオンとなると、第１基準電圧（例えば、バイアス回路入力電圧）が第１ノードＮ１に供給される。
第１安定化スイッチＳＢＰ（２１００ｂ）は、リセット信号が出力される前は、オン状態を維持し、第１基準電圧（例えば、バイアス回路入力電圧）が第１ノードＮ１に供給される。
第１安定化スイッチＳＢＰ（２１００ｂ）は、リセット信号が出力されている期間中は、オフ状態を維持する。
一実施形態で、第１安定化スイッチＳＢＰ（２１００ｂ）は、パルス信号（ＰＵＬＳＥ＿ＯＵＴ）が出力される前は、オン状態を維持し、第１基準電圧（例えば、バイアス回路入力電圧）が第１ノードＮ１に供給される。
第１安定化スイッチＳＢＰ（２１００ｂ）は、パルス信号（ＰＵＬＳＥ＿ＯＵＴ）が出力されている期間中は、オフ状態を維持する。
【０１０２】
これを通じて、第１ノードＮ１に接続された第１トランジスタＴ１のゲート端子とソース端子との間の電圧Ｖｇｓ又はＶｓｇを一定に維持し、電源電圧ＶＤＤとグラウンドＧＮＤ間の変動に関係なく、一定の電流が流れるようになる。
【０１０３】
第２トランジスタＴ２の第１端子は、第１トランジスタＴ１の第２端子に接続される。
第２トランジスタＴ２の第２端子は、第３トランジスタＴ３の第１端子及びサンプリングキャパシタＣＬに接続される。
第２トランジスタＴ２のゲート端子には、入力電圧Ｖｉｎが印加される。
第３トランジスタＴ３の第１端子は、第２トランジスタＴ２の第２端子及びサンプリングキャパシタＣＬに接続される。
第３トランジスタＴ３の第２端子は、第４トランジスタＴ４の第１端子に接続される。
第３トランジスタＴ３のゲート端子には、入力電圧Ｖｉｎが印加される。
【０１０４】
サンプリングキャパシタＣＬの第１端子は、第２トランジスタＴ２の第２端子及び第３トランジスタＴ３の第１端子に接続される。
サンプリングキャパシタＣＬの第２端子は、グラウンドＧＮＤ端子に接続される。
第４トランジスタＴ４の第１端子は、第３トランジスタＴ３の第２端子に接続される。
第４トランジスタＴ４の第２端子は、グラウンドＧＮＤ端子に接続される。
第４トランジスタＴ４のゲート端子と第２端子との間には、第２安定化キャパシタＣＢ２が配置される。
第２安定化キャパシタＣＢ２の第１端子は、第４トランジスタＴ４のゲート端子及び第２安定化スイッチＳＢＮ（２２００ｂ）の第２端子に接続される。
第２安定化キャパシタＣＢ２の第２端子は、グラウンドＧＮＤ端子及び第４トランジスタＴ４の第２端子に接続される。
【０１０５】
第４トランジスタＴ４のゲート端子は、第２安定化スイッチＳＢＮ（２２００ｂ）に接続される。
第２安定化スイッチＳＢＮ（２２００ｂ）の第１端子は、第２基準電圧入力端子ＲＶ２に接続される。
第２安定化スイッチＳＢＮ（２２００ｂ）の第１端子に第２基準電圧（例えば、バイアス回路入力電圧）が入力される。
第２安定化スイッチＳＢＮ（２２００ｂ）の第２端子は、第４トランジスタＴ４のゲート端子に接続される。
【０１０６】
一例として、第１トランジスタＴ１は、第１インピーダンス値を有する。
第２トランジスタＴ２は、第１トランジスタＴ１よりも低い第２インピーダンスを有する。
一例として、第３トランジスタＴ３は、第３インピーダンス値を有する。
第２トランジスタＴ２は、第３トランジスタＴ３よりも低い第２インピーダンスを有する。
一例として、第１インピーダンス値と第３インピーダンス値は、同一である。
【０１０７】
第２安定化スイッチＳＢＮ（２２００ｂ）は、入力されるバイアス制御信号に基づいて、オン／オフ状態を維持する。
一例として、第２安定化スイッチＳＢＮ（２２００ｂ）は、バイアス制御信号が入力されると、オン駆動する。
第２安定化スイッチＳＢＮ（２２００ｂ）は、バイアス制御信号が入力されないと、オフ駆動する。
又は、一例として、第２安定化スイッチＳＢＮ（２２００ｂ）は、バイアス制御信号が入力されると、オフ駆動する。
第２安定化スイッチＳＢＮ（２２００ｂ）は、バイアス制御信号が入力されないと、オン駆動する。
【０１０８】
第４トランジスタＴ４のゲート端子、第２安定化キャパシタＣＢ２の第１端子、及び第２安定化スイッチＳＢＮ（２２００ｂ）の第２端子は、第２ノードＮ２で接続される。
一実施形態で、第２安定化スイッチＳＢＮ（２２００ｂ）がオンとなると、第２基準電圧（例えば、バイアス回路入力電圧）が第２ノードＮ２に供給される。
第２安定化スイッチＳＢＮ（２２００ｂ）は、リセット信号が出力される前は、オン状態を維持し、第２基準電圧（例えば、バイアス回路入力電圧）が第２ノードＮ２に供給される。
第２安定化スイッチＳＢＮ（２２００ｂ）は、リセット信号が出力されている期間中は、オフ状態を維持する。
一実施形態で、第２安定化スイッチＳＢＮ（２２００ｂ）は、パルス信号（ＰＵＬＳＥ＿ＯＵＴ）が出力される前は、オン状態を維持し、第２基準電圧（例えば、バイアス回路入力電圧）が第２ノードＮ２に供給される。
第２安定化スイッチＳＢＮ（２２００ｂ）は、パルス信号（ＰＵＬＳＥ＿ＯＵＴ）が出力されている期間中は、オフ状態を維持する。
【０１０９】
これを通じて、第２ノードＮ２に接続された第４トランジスタＴ４のゲート端子とソース端子との間の電圧Ｖｇｓ又はＶｓｇを一定に維持し、電源電圧ＶＤＤとグラウンドＧＮＤ間の変動に関係なく、一定の電流が流れるようになる。
ＰＮ型遅延セル２０００ｆに配置された複数のトランジスタの内の最初に配置された第１トランジスタ（第１ノードＮ１に接続されたトランジスタ）Ｔ１及び最後に配置された第４トランジスタ（第２ノードＮ２に接続されたトランジスタ）Ｔ４のゲート端子とソース端子との間の電圧Ｖｇｓ又はＶｓｇを一定に維持し、一定の電流の充電／放電を確保する。
ＰＮ型遅延セル２０００ｆを含むパルス生成器２１４ａは、遅延差の小さいパルス信号（ＰＵＬＳＥ＿ＯＵＴ）を生成して出力する。
【０１１０】
一例として、第１基準電圧と第２基準電圧は、同じ時間に供給される。
又は、一例として、第１基準電圧と第２基準電圧は、互いに異なる時間に供給される。
一例として、第１基準電圧入力端子ＲＶ１と第２基準電圧入力端子ＲＶ２は、１つに統合される。
一例として、第１基準電圧と第２基準電圧は、同一の電圧値を有する。
又は、一例として、第１基準電圧と第２基準電圧は、相違する電圧値を有する。
【０１１１】
一例として、図７Ｂに示すＰ型遅延セル２０００ａと図９Ｂに示すＮ型遅延セル２０００ｄを結合して、ＰＮ型遅延セルを構成する。
一例として、図７Ｃに示すＰ型遅延セル２０００ｂと図９Ｃに示すＮ型遅延セル２０００ｅを結合して、ＰＮ型遅延セルを構成する。
【０１１２】
図１１Ａ〜図１１Ｄは、本発明の一実施形態によるマルチステージ遅延セルの概略構成を示す図である。
【０１１３】
図１１Ａに示すように、複数のＰ型遅延セルと複数のＮ型遅延セルとを交互に直列に接続して、パルス生成器２１４ａを構成する。
複数のＰ型遅延セルと複数のＮ型遅延セルとを交互に直列に接続して、パルス信号（ＰＵＬＳＥ＿ＯＵＴ）の遅延時間を調節する。
図１１Ｂに示すように、複数のＰ型遅延セルと複数のＰＮ型遅延セルとを交互に直列に接続して、パルス生成器２１４ａを構成する。
複数のＰ型遅延セルと複数のＰＮ型遅延セルとを直列に接続して、パルス信号（ＰＵＬＳＥ＿ＯＵＴ）の遅延時間を調節する。
【０１１４】
図１１Ｃに示すように、複数のＮ型遅延セルと複数のＰＮ型遅延セルとを交互に直列に接続して、パルス生成器２１４ａを構成する。
複数のＮ型遅延セルと複数のＰＮ型遅延セルとを直列に接続して、パルス信号（ＰＵＬＳＥ＿ＯＵＴ）の遅延時間を調節する。
図１１Ｄに示すように、複数のＰ型遅延セルと、複数のＮ型遅延セルと、複数のＰＮ型遅延セルとを交互に直列に接続して、パルス生成器２１４ａを構成する。
複数のＰ型遅延セルと、複数のＮ型遅延セルと、複数のＰＮ型遅延セルとを交互に直列に接続して、パルス信号（ＰＵＬＳＥ＿ＯＵＴ）の遅延時間を調節する。
【０１１５】
図１２は、本発明の一実施形態による遅延セルの概略構成及びその動作を説明するための回路図であり、Ｐ型遅延セルを示す図である。
図１２を参照すると、本発明の一実施形態によるＰ型遅延セル２０００ｇは、図７Ａに示すＰ型遅延セル２０００の安定化スイッチ２１００の代わりに、調整器（ｒｅｇｕｌａｔｏｒ）のバイアス回路２３００ｃが適用される。
バイアス回路２３００ｃは、オペアンプと、バイアストランジスタ（例えば、第５トランジスタＴ５）と、を含む。
【０１１６】
バイアストランジスタＴ５の第１端子には、電源電圧ＶＤＤが入力される。
バイアストランジスタＴ５の第２端子は、オペアンプの正（＋）の入力端子に接続される。
バイアストランジスタＴ５のゲート端子は、オペアンプの出力端子に接続される。
オペアンプの出力端子は、第１トランジスタＴ１のゲート端子に接続される。
オペアンプの負（−）の入力端子には、基準電圧（例えば、固定バイアス（ｆｉｘｅｄ  ｂｉａｓ）電圧）が印加される。
第１トランジスタＴ１のゲート端子、バイアストランジスタＴ５のゲート端子、及びオペアンプの出力端子が接続される。
【０１１７】
第１トランジスタＴ１の第１端子（例えば、ソース端子）及びバイアストランジスタＴ５の第１端子（例えば、ソース端子）に入力される電源電圧ＶＤＤとグラウンドＧＮＤ間の変化がバイアストランジスタＴ５のゲート端子にバイアス電圧（Ｂｉａｓ  ｖｏｌｔａｇｅ、）として伝達される。
電源電圧ＶＤＤとグラウンドＧＮＤ間の変化が発生すると、オペアンプが第１ノードＮ１に基準電圧を供給する。
第１ノードＮ１に基準電圧が供給され、第１トランジスタＴ１のゲート端子が接続された第１ノードＮ１の電圧を一定に維持する。
これを通じて、第１ノードＮ１に接続された第１トランジスタＴ１のゲート端子とソース端子との間の電圧Ｖｇｓ又はＶｓｇを一定に維持し、一定の電流の充電／放電を確保する。
Ｐ型遅延セル２０００ｇを含むパルス生成器２１４ａは、遅延差の小さいパルス信号（ＰＵＬＳＥ＿ＯＵＴ）を生成して出力する。
【０１１８】
図１３は、本発明の一実施形態による遅延セルの概略構成及びその動作を説明するための回路図であり、Ｎ型遅延セルを示す図である。
図１３を参照すると、本発明の一実施形態による遅延セル２０００ｈは、図９Ａに示すＮ型遅延セル２０００ｃの安定化スイッチ２１００ａの代わりに、調整器のバイアス回路２３００ｄが適用される。
バイアス回路２３００ｄは、オペアンプと、バイアストランジスタ（例えば、第５トランジスタＴ５）と、を含む。
【０１１９】
バイアストランジスタＴ５の第１端子には、電源電圧ＶＤＤが入力される。
バイアストランジスタＴ５の第１端子は、オペアンプの正（＋）の入力端子に接続される。
バイアストランジスタＴ５の第２端子は、グラウンドＧＮＤ端子に接続される。
バイアストランジスタＴ５のゲート端子は、オペアンプの出力端子に接続される。
オペアンプの負（−）の入力端子には、基準電圧（例えば、固定バイアス電圧）が印加される。
第４トランジスタＴ４のゲート端子、バイアストランジスタＴ５のゲート端子、及びオペアンプの出力端子が接続される。
オペアンプの出力端子は、第４トランジスタＴ４のゲート端子に接続される。
【０１２０】
第４トランジスタＴ４の第１端子（例えば、ソース端子）及びバイアストランジスタＴ５の第１端子（例えば、ソース端子）に入力される電源電圧ＶＤＤとグラウンドＧＮＤ間の変化がバイアストランジスタＴ５のバイアス電圧（ゲート端子）に伝達される。
電源電圧ＶＤＤとグラウンドＧＮＤ間の変化が発生すると、オペアンプが第１ノードＮ１に基準電圧を供給する。
第１ノードＮ１に基準電圧が供給され、第４トランジスタＴ４のゲート端子が接続された第１ノードＮ１の電圧を一定に維持する。
これを通じて、第１ノードＮ１に接続された第４トランジスタＴ４のゲート端子とソース端子との間の電圧Ｖｇｓ又はＶｓｇを一定に維持し、一定の電流の充電／放電を確保する。
Ｎ型遅延セル２０００ｈを含むパルス生成器２１４ａは、遅延差の小さいパルス信号（ＰＵＬＳＥ＿ＯＵＴ）を生成して出力する。
【０１２１】
図１４は、本発明の一実施形態による遅延セルの概略構成及びその動作を説明するための回路図であり、ＰＮ型遅延セルを示す図である。
図１４を参照すると、本発明の一実施形態による遅延セル２０００ｉは、図１０に示すＰＮ型遅延セル２０００ｆの第１安定化スイッチ２１００ｂの代わりに、調整器の第１バイアス回路２３００ｅが適用される。
第１バイアス回路２３００ｅは、第１オペアンプＯＰ１と、第１バイアストランジスタ（例えば、第５トランジスタＴ５）と、を含む。
【０１２２】
また、本発明の一実施形態による遅延セル２０００ｉは、図１０に示すＰＮ型遅延セル２０００ｆの第２安定化スイッチ２２００ｂの代わりに、調整器の第２バイアス回路２４００ｅが適用される。
第２バイアス回路２４００ｅは、第２オペアンプＯＰ２と、第２バイアストランジスタ（例えば、第６トランジスタＴ６）と、を含む。
【０１２３】
第１バイアス回路２３００ｅの第１バイアストランジスタＴ５の第１端子には、電源電圧ＶＤＤが入力される。
第１バイアストランジスタＴ５の第２端子は、第１オペアンプＯＰ１の正（＋）の入力端子に接続される。
第１バイアストランジスタＴ５の第２端子は、第２バイアストランジスタＴ６の第１端子に接続される。
この時、第１バイアストランジスタＴ５の第２端子と、第２バイアストランジスタＴ６の第１端子との間には、抵抗が配置される。
【０１２４】
第１バイアストランジスタＴ５のゲート端子は、第１オペアンプＯＰ１の出力端子に接続される。
第１オペアンプＯＰ１の負（−）の入力端子には、基準電圧（例えば、固定バイアス電圧）が印加される。
第１トランジスタＴ１のゲート端子、第１バイアストランジスタＴ５のゲート端子、及び第１オペアンプＯＰ１の出力端子が接続される。
第１オペアンプＯＰ１の出力端子は、第１トランジスタＴ１のゲート端子に接続される。
【０１２５】
第１トランジスタＴ１の第１端子（例えば、ソース端子）及び第１バイアストランジスタＴ５の第１端子（例えば、ソース端子）に入力される電源電圧ＶＤＤとグラウンドＧＮＤ間の変化が第１バイアストランジスタＴ５のゲート端子にバイアス電圧として伝達される。
第１トランジスタＴ１のゲート端子が接続された第１ノードＮ１の電圧を一定に維持する。
これを通じて、第１ノードＮ１に接続された第１トランジスタＴ１のゲート端子とソース端子との間の電圧Ｖｇｓ又はＶｓｇを一定に維持し、一定の電流の充電／放電を確保する。
【０１２６】
第２バイアス回路２４００ｅの第２バイアストランジスタＴ６の第１端子は、第１バイアストランジスタＴ５の第２端子に接続される。
第２バイアストランジスタＴ６の第１端子は、第２オペアンプＯＰ２の正（＋）の入力端子に接続される。
第２バイアストランジスタＴ６の第２端子は、グラウンドＧＮＤ端子に接続される。
第２バイアストランジスタＴ６のゲート端子は、第２オペアンプＯＰ２の出力端子に接続される。
第２オペアンプＯＰ２の負（−）の入力端子には、基準電圧（例えば、固定バイアス電圧）が印加される。
第４トランジスタＴ４のゲート端子、第２バイアストランジスタＴ６のゲート端子、及び第２オペアンプＯＰ２の出力端子が接続される。
第２オペアンプＯＰ２の出力端子は、第４トランジスタＴ４のゲート端子に接続される。
【０１２７】
第４トランジスタＴ４の第１端子（例えば、ソース端子）及び第２バイアストランジスタＴ６の第１端子（例えば、ソース端子）に入力される電源電圧ＶＤＤとグラウンドＧＮＤ間の変化が第２バイアストランジスタＴ６のゲート端子にバイアス電圧として伝達される。
第４トランジスタＴ４のゲート端子が接続された第２ノードＮ２の電圧を一定に維持する。
これを通じて、第２ノードＮ２に接続された第４トランジスタＴ４のゲート端子とソース端子との間の電圧Ｖｇｓ又はＶｓｇを一定に維持し、一定の電流の充電／放電を確保する。
ＰＮ型遅延セル２０００ｉを含むパルス生成器２１４ａは、遅延差の小さいパルス信号（ＰＵＬＳＥ＿ＯＵＴ）を生成して出力する。
【０１２８】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【０１２９】
１０    イメージセンサ
２０    デジタル信号プロセッサ（ＤＳＰ）
２２    イメージ信号プロセッサ
２４    センサコントローラ
２６    インターフェース
１００    ピクセルアレイ
１１０    （単位）ピクセル
２００    リードアウト回路
２１０    ＡＤＣ（アナログ−デジタル変換器）
２１２    比較器ブロック
２１２ａ  比較器
２１４    パルス生成器ブロック
２１４ａ  パルス生成器
２１６    カウンタブロック
２１６ａ  カウンタ
２２０    バッファ回路
３００    ロードライバ
４００    タイミング生成器
４１０    制御レジスタブロック
５００    ランプ信号生成器
２０００ａ、ｂ、ｇ    （Ｐ型）遅延セル
２０００ｃ〜ｅ    Ｎ型遅延セル
２０００ｆ    ＰＮ型遅延セル
２１００（ａ）    安定化スイッチＳＢ
２１００ｂ    第１安定化スイッチ
２２００ｂ    第２安定化スイッチ
ＣＢ    安定化キャパシタ
ＣＢ１    第１端子
ＣＢ２    第２端子
ＣＬ    サンプリングキャパシタ
Ｔ１〜Ｔｎ    （第１〜第ｎ）トランジスタ
【図１】
2020129793.tif 000003
【図２】
2020129793.tif 000004
【図３】
2020129793.tif 000005
【図４】
2020129793.tif 000006
【図５】
2020129793.tif 000007
【図６】
2020129793.tif 000008
【図７Ａ】
2020129793.tif 000009
【図７Ｂ】
2020129793.tif 000010
【図７Ｃ】
2020129793.tif 000011
【図８Ａ】
2020129793.tif 000012
【図８Ｂ】
2020129793.tif 000013
【図９Ａ】
2020129793.tif 000014
【図９Ｂ】
2020129793.tif 000015
【図９Ｃ】
2020129793.tif 000016
【図１０】
2020129793.tif 000017
【図１１Ａ】
2020129793.tif 000018
【図１１Ｂ】
2020129793.tif 000019
【図１１Ｃ】
2020129793.tif 000020
【図１１Ｄ】
2020129793.tif 000021
【図１２】
2020129793.tif 000022
【図１３】
2020129793.tif 000023
【図１４】
2020129793.tif 000024