(57)【要約】【課題】半導体チップ全体としての素子配置の応力的な良し悪しの判断をすることができる素子配置判定方法及び判断した良し悪しの結果を表示する表示装置を提供すること。【解決手段】素子配置判定方法は、半導体チップの応力分布情報のうちで、半導体チップに配置された素子に流れる電流の方向と同じ方向の応力成分による応力分布情報を選択することと、選択された応力分布情報から、素子が配置された座標における応力値を算出することと、応力値から、応力による素子の特性の変動の影響度に応じた点数を算出することとを備える。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体チップの応力分布情報のうちで、前記半導体チップに配置された素子に流れる電流の方向と同じ方向の応力成分による応力分布情報を選択することと、
選択された前記応力分布情報から、前記素子が配置された座標における応力値を算出することと、
前記応力値から、応力による前記素子の特性の変動の影響度に応じた点数を算出することと、
を具備する素子配置判定方法。
【請求項２】
画面を表示するディスプレイと、
半導体チップの応力分布情報のうちで、前記半導体チップに配置された素子に流れる電流の方向と同じ方向の応力成分による応力分布情報を選択することと、
選択された前記応力分布情報から、前記素子が配置された座標における応力値を算出することと、
前記応力値から、応力による前記素子の特性の変動の影響度に応じた第１の点数を算出することと、
前記第１の点数に基づいて、前記特性の変動の影響度を前記素子の座標毎に前記ディスプレイに表示させることと、
を行うように構成されたプロセッサと、
を具備する表示装置。
【請求項３】
前記プロセッサは、前記特性の変動の影響度を色分けして前記ディスプレイに表示させるように構成されている請求項２に記載の表示装置。
【請求項４】
前記プロセッサは、前記特性の変動の影響度の色分けの仕方を前記素子の前記特性の変動の許容度に応じて異ならせる請求項３に記載の表示装置。
【請求項５】
前記素子は、複数の前記座標にまたがって配置されており、
前記プロセッサは、
前記素子のサイズに応じて前記素子を複数の領域に分割することと、
前記領域毎に前記応力値を算出することと、
前記領域毎に前記第１の点数を算出することと、
前記領域毎に前記特性の変動の影響度を表示することと、
を行うように構成されている請求項２に記載の表示装置。
【請求項６】
前記素子は、それぞれが異なるパッケージに封入された同一の前記素子である第１の素子と第２の素子とを含み、
前記プロセッサは、前記第１の素子についての前記特性の変動の影響度と前記第２の素子についての前記特性の変動の影響度とのうちでより大きいほうを前記ディスプレイに表示させる、ように構成されている請求項２に記載の表示装置。
【請求項７】
前記プロセッサは、
前記第１の素子についての前記特性の変動の影響度と前記第２の素子についての前記特性の変動の影響度との差に応じた第２の点数を算出することと、
前記第２の点数に基づいて、前記差を前記素子の座標毎に色分けして前記ディスプレイに表示させることと、
をさらに行うように構成されている請求項６に記載の表示装置。
【請求項８】
前記プロセッサは、
前記第１の点数に基づいて、前記素子が配置されることが推奨される推奨配置座標を算出することと、
前記推奨配置座標を前記ディスプレイに表示させることと、
をさらに行うように構成されている請求項２に記載の表示装置。
【請求項９】
前記プロセッサは、前記素子の座標と前記素子に流れる電流の方向とは、前記半導体チップの設計データから抽出するように構成されている請求項２に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、素子配置判定方法及び表示装置に関する。
【背景技術】
【０００２】
半導体チップに実装された素子がパッケージ等からの応力を受けることにより、素子の抵抗値等が変動することが知られている。素子の抵抗値等が変動すると、その素子は想定される回路特性を満たせないことがある。このため、応力シミュレーション及び応力設計ガイド等により、応力を考慮して素子の配置を決定することが行われている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第５１６３７５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、半導体チップ全体としての素子配置の応力的な良し悪しの判断をすることができる素子配置判定方法及び判断した良し悪しの結果を表示する表示装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の素子配置方法は、半導体チップの応力分布情報のうちで、半導体チップに配置された素子に流れる電流の方向と同じ方向の応力成分による応力分布情報を選択することと、選択された応力分布情報から、素子が配置された座標における応力値を算出することと、応力値から、応力による素子の特性の変動の影響度に応じた点数を算出することとを備える。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施形態に係る表示装置の構成を示すブロック図である。
【図２】図２は、半導体チップに設定されるＸ方向、Ｙ方向、Ｚ方向の一例を示す図である。
【図３】図３は、素子に流れる電流の方向の一例を示す図である。
【図４】図４は、表示装置の動作を示すフローチャートである。
【図５】図５は、点数の決め方の考え方を示す図である。
【図６Ａ】図６Ａは、特性の変動の許容度が小さい素子の点数と表示色との一例の対応関係を示す図である。
【図６Ｂ】図６Ｂは、特性の変動の許容度が中程度の素子の点数と表示色との一例の対応関係を示す図である。
【図６Ｃ】図６Ｃは、特性の変動の許容度が大きい素子の点数と表示色との一例の対応関係を示す図である。
【図７】図７は、単体素子における特性の変動の影響度の表示例を示す図である。
【図８】図８は、ペア素子における特性の変動の影響度の表示例を示す図である。
【図９】図９は、変形例１における処理の流れを示す図である。
【図１０】図１０は、パッケージ間の特性の変動の影響度の表示例を示す図である。
【図１１】図１１は、変形例２における処理の流れを示す図である。
【図１２】図１２は、推奨位置の表示例を示す図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態を説明する。図１は、実施形態に係る表示装置の構成を示すブロック図である。表示装置１は、例えばパーソナルコンピュータに適用される。表示装置１は、プロセッサ１１と、メモリ１２と、入力インターフェイス１３と、ディスプレイ１４と、通信インターフェイス１５とを有している。表示装置１は、データベース２と通信するように構成されていてよい。
【０００８】
プロセッサ１１は、例えばＣＰＵである。プロセッサ１１は、表示装置１における各種の処理を制御する。プロセッサ１１は、ＡＳＩＣ、ＦＰＧＡ、ＧＰＵ等であってもよい。また、プロセッサ１１は、複数のＣＰＵ等から構成されていてもよい。
【０００９】
メモリ１２は、ＲＡＭ及びＲＯＭを含む。ＲＡＭは、読み書き可能な半導体メモリである。ＲＡＭは、プロセッサ１１等で使用される各種のデータを一時的に記憶する作業メモリである。ＲＯＭは、読み出し専用の半導体メモリである。ＲＯＭは、表示装置１の動作に必要なデータを記憶する。ＲＯＭは、例えば半導体チップ上の素子の配置の良否を判定するための素子配置判定プログラムを記憶していてよい。ここで、半導体チップは、基板上に各種の半導体素子が搭載されたチップである。半導体チップは、パッケージに封入される。半導体素子は、単体素子と、ペア素子とを含む。単体素子は、抵抗、コンデンサ等の単独である機能を持つ素子である。なお、単体素子は、配線等を含んでいてもよい。つまり、単体素子は、半導体チップの例えば基板又はパッケージからの応力を受けてその特性が変動する素子であれば特に限定されない。また、ペア素子は、２つの素子がペアとなってある機能を持つ素子である。例えば、増幅回路は、２つのトランジスタがペアとなって構成されるペア素子である。また、半導体素子は、単体素子とペア素子の組み合わせからなる素子を含んでいてもよい。
【００１０】
入力インターフェイス１３は、キーボード及びマウス等である。入力インターフェイス１３は、ユーザが表示装置１に対して各種の入力をするためのインターフェイスである。
【００１１】
ディスプレイ１４は、例えば液晶ディスプレイである。ディスプレイ１４は、各種の画面を表示する。
【００１２】
通信インターフェイス１５は、表示装置１とデータベース２との通信のためのインターフェイスである。通信インターフェイス１５は、例えば有線ＬＡＮのインターフェイスである。通信インターフェイス１５は、無線ＬＡＮのインターフェイスであってもよい。
【００１３】
データベース２は、半導体チップ毎の応力分布情報を記憶しておくためのストレージを有している。ストレージは、ハードディスク等であってよい。応力分布情報は、例えば基板又はパッケージによって半導体チップにかかる応力の強さの分布を表す情報である。ここで、半導体チップには、水平方向（Ｘ方向）と垂直方向（Ｙ方向）とが定められている。データベース２は、応力分布情報として、半導体チップのＸ方向にかかる応力の分布を表す応力分布情報と半導体チップのＹ方向にかかる応力の分布を表すＹ方向の応力分布情報とを記憶している。なお、半導体チップ内の素子が３次元構造を有しているときには、データベース２は、応力分布情報として、半導体チップのＺ方向にかかる応力の分布を表すＺ方向の応力分布情報も記憶していてよい。図２は、半導体チップに設定されるＸ方向、Ｙ方向、Ｚ方向の一例を示す図である。図２に示すように、Ｘ方向は、半導体チップ９０において素子が配置される面である素子配置面９１に対して平行な方向すなわち水平方向である。また、Ｙ方向は、素子配置面９１に対して平行な方向であって、Ｘ方向に対して直交する方向すなわち垂直方向である。また、Ｚ方向は、素子配置面９１の法線方向である。
【００１４】
また、データベース２は、素子情報を記憶していてもよい。素子情報は、半導体チップ９０に配置されている素子の座標と、この素子に流れる電流の方向とを示す情報を含む。図３は、素子に流れる電流の方向の一例を示す図である。例えば、半導体チップ９０に搭載されている素子がＭＯＳトランジスタ９２であるとする。ＭＯＳトランジスタ９２の場合、ゲート電極Ｇに電圧が印加されると、ソース電極Ｓからドレイン電極Ｄに向けて電流が流れる。したがって、例えば図３に示すように、ソース電極Ｓ、ゲート電極Ｇ、ドレイン電極ＤがＸ方向に並ぶようにＭＯＳトランジスタ９２が半導体チップ９０に配置されているならば、素子を流れる電流の方向はＸ方向である。一方、図では示していないが、ソース電極Ｓ、ゲート電極Ｇ、ドレイン電極ＤがＹ方向に並ぶようにＭＯＳトランジスタ９２が半導体チップ９０に配置されているならば、素子を流れる電流の方向はＹ方向である。また、素子情報は、応力による特性の変動の許容度の情報を含む。素子情報は、例えば半導体チップの設計データであってよい。
【００１５】
次に、表示装置１の動作を説明する。図４は、表示装置１の動作を示すフローチャートである。図４の処理は、例えば素子配置判定プログラムがプロセッサ１１によって実行されたときに開始される。ステップＳ１において、プロセッサ１１は、素子配置の判定対象の半導体チップに実装されている素子の素子情報をデータベース２から取り込む。素子情報は、ユーザによって入力されてもよい。
【００１６】
ステップＳ２において、プロセッサ１１は、取り込んだ素子情報のうちの１つの素子の素子情報を選択する。
【００１７】
ステップＳ３において、プロセッサ１１は、選択した素子に流れる電流の方向が垂直方向であるか否かを判定する。例えば、抵抗等の素子の特性は、素子を流れる電流と同じ方向にかかる応力が支配的になって変動する。このため、素子にかかる応力の影響が素子に流れる電流と同じ方向の応力から判定されることで、素子にかかる応力の影響を後の点数化の処理において適切に評価することができる。ステップＳ３は、素子に流れる電流と同じ方向の応力成分による応力分布情報を判定するための処理である。ステップＳ３において、素子に流れる電流の方向が垂直方向であると判定されたときには、処理はステップＳ４に移行する。ステップＳ３において、素子に流れる電流の方向が垂直方向でない、すなわち水平方向であると判定されたときには、処理はステップＳ５に移行する。
【００１８】
ステップＳ４において、プロセッサ１１は、データベース２から、選択した素子に流れる電流と同じ方向、すなわち素子配置の判定対象の半導体チップの垂直方向の応力分布情報を取り込む。ステップＳ５において、プロセッサ１１は、データベース２から、選択した素子に流れる電流と同じ方向、すなわち素子配置の判定対象の半導体チップの水平方向の応力分布情報を取り込む。ステップＳ４又はステップＳ５の後、処理はステップＳ６に移行する。
【００１９】
ステップＳ６において、プロセッサ１１は、取得した応力分布情報における最小の応力値ＦＭｉｎ及び最大の応力値ＦＭａｘを算出する。なお、プロセッサ１１は、極端に応力値が大きくなる半導体チップのエッジ部の応力値を除外した上で最大の応力値を算出することが望ましい。これは、通常、エッジ部には素子が配置されないためと、後で説明する応力値の点数化において極端に大きな応力値が用いられることによって必要以上に点数が低くなることを抑制するためである。
【００２０】
ステップＳ７において、プロセッサ１１は、素子を複数の領域に分割する。この領域は、例えば単体素子の１個分のサイズ程度、例えば１辺が５μｍ−１０μｍ程度の格子領域である。前述したように、単体素子とは、抵抗等の単体で機能する素子である。一方、ペア素子とは、２つの単体素子がペアとなって機能する素子である。例えば、増幅回路は、ペアとなる２つのトランジスタが集まって構成されている。ここで、ペア素子を構成する１つのトランジスタ等は、複数の単体素子としてのトランジスタから形成されることもある。ペア素子は単体素子が集まって１つの素子を形成しているため、ある程度のサイズを有している。複数の座標にまたがっているようなある程度のサイズを有する素子は、場所によって応力が異なる場合がある。このため、１つの素子を複数の領域に分割して、素子の場所毎の応力値が取得されるようにする。
【００２１】
ステップＳ８において、プロセッサ１１は、応力分布情報から、分割された領域毎の応力値を取得する。
【００２２】
ステップＳ９において、プロセッサ１１は、取得した応力値から分割された領域毎に点数を算出する。点数は、選択中の素子が単体素子であるかペア素子であるかによって異なる基準で算出される。
【００２３】
単体素子の場合、その素子にかかる応力値が小さいほど、特性の変動の影響が小さく、良い座標に配置されていると言える。したがって、単体素子の点数は、例えば、応力分布の最小値を０点、最大値を１００点として素子の応力値を百分率化したものとして表される。例えば、単体素子の点数Ｓ１は、以下の（式１）によって算出される。  
Ｓ１＝（Ｆ−ＦＭｉｎ）／（ＦＭａｘ−ＦＭｉｎ）×１００            （式１）
ここで、Ｆは素子の応力値であり、ＦＭｉｎは最小の応力値であり、ＦＭａｘは最大の応力値である。例えば、半導体チップの例えば基板による応力分布情報が図５のＸ方向応力分布情報１０１であるとき、座標１０２に位置する素子の点数は、５０点である。  
一方、ペア素子の場合、それぞれの素子にかかる応力値の大きさよりもペアとなる素子との応力差が小さいほど、すなわちペアとなる素子の間の特性の変動のばらつきが小さいほど、ペア素子全体としての特性の変動の影響が小さく、良い座標に配置されていると言える。したがって、ペア素子の点数は、例えば、応力差０を０点とし、予め定めた応力差のリミット値Ｌｉｍを１００点としてペア素子の応力差を百分率化したものとして表される。例えば、ペア素子の点数Ｓ２は、以下の（式２）によって算出される。  
Ｓ２＝｜Ｆ１−Ｆ２｜／Ｌｉｍ×１００                      （式２）  
ここで、Ｆ１はペア素子のうちの一方（素子１）の応力値であり、Ｆ２はペア素子のうちのもう一方（素子２）の応力値であり、Ｌｉｍは応力差のリミット値である。Ｆ１は以下の（式３）で表され、Ｆ２は以下の（式４）で表される。  
Ｆ１＝（（Ｆ１１２＋Ｆ１２２＋…＋Ｆ１ｎ２）／ｎ）１／２      （式３）  
Ｆ２＝（（Ｆ２１２＋Ｆ２２２＋…＋Ｆ２ｎ２）／ｎ）１／２      （式４）  
ここで、Ｆ１ｎ（ｎ＝１，２，３，…）は素子１の座標１ｎの応力値であり、Ｆ２ｎ（ｎ＝１，２，３，…）は素子２の座標２ｎの応力値であり、ｎは素子１及び素子２の領域数である。
【００２４】
ここで、図４の説明に戻る。ステップＳ１０において、プロセッサ１１は、点数に応じた表示色を決定する。実施形態では、応力による素子の特性の変動の影響度が点数に基づいて色分けして表示される。例えば、プロセッサ１１は、特性の変動の影響度が小さい座標は青で表示し、特性の変動の影響度が大きい座標は赤で表示するように表示色を決定する。ここで、色分けの仕方は、素子毎の特性の変動の許容度に応じて、例えば３段階に分けられるものとする。例えば、特性の変動がなるべく抑えられる必要がある素子については表示色が赤に近くなる点数の範囲が広げられ、特性の変動がある程度は許容される素子については表示色が青に近くなる点数の範囲が広げられている。
【００２５】
図６Ａは、特性の変動の許容度が小さい素子の点数と表示色との一例の対応関係を示す図である。図６Ａの例では、０点から２０点までの表示色が青、２１点から４０点までの表示色が緑、４１点から６０までの表示色が黄、６１点から１００点までの表示色が赤に設定されている。
【００２６】
図６Ｂは、特性の変動の許容度が中程度の素子の点数と表示色との一例の対応関係を示す図である。図６Ｂの例では、０点から４０点までの表示色が青、４１点から６０点までの表示色が緑、６１点から８０までの表示色が黄、８１点から１００点までの表示色が赤に設定されている。
【００２７】
図６Ｃは、特性の変動の許容度が大きい素子の点数と表示色との一例の対応関係を示す図である。図６Ｃの例では、０点から６０点までの表示色が青、６１点から８０点までの表示色が緑、８１点から１００までの表示色が黄に設定されている。
【００２８】
プロセッサ１１は、現在の選択中の素子の特性の変動の許容度に応じて、図６Ａの対応関係と、図６Ｂの対応関係と、図６Ｃの対応関係の何れかを選択する。そして、選択した対応関係と、算出した点数とに応じて表示色を決定する。その後、処理はステップＳ１１に移行する。
【００２９】
ここで、点数と表示色との対応関係は、例えば３段階に分けられるとしているが、これに限定されない。すなわち、点数と表示色との対応関係は、複数段階に分けられていなくてもよいし、２段階に分けられていてもよいし、４段階以上に分けられていてもよい。
【００３０】
ステップＳ１１において、プロセッサ１１は、選択していない素子がまだあるか否かを判定する。ステップＳ１１において、選択していない素子がまだあると判定されたときには、処理はステップＳ２に戻る。この場合、プロセッサ１１は、別の素子を選択する。ステップＳ１１において、選択していない素子がないと判定されたときには、処理はステップＳ１２に移行する。
【００３１】
ステップＳ１２において、プロセッサ１１は、素子毎の応力による特性の変動の影響度を色分けしてディスプレイ１４に表示させる。その後、プロセッサ１１は、図４の処理を終了させる。
【００３２】
図７は、単体素子における特性の変動の影響度の表示例を示す図である。例えば、ディスプレイ１４には、枠２０１が表示される。枠２０１は、半導体チップの外形を表している。枠２０１の付近には、パッド画像２０２が表示されてもよい。パッド画像２０２は、半導体チップ上のパッドの位置を表す画像である。枠２０１とパッド画像２０２とにより、ユーザは、半導体チップ上に配置されている各素子の位置関係を容易に把握することができる。
【００３３】
単体素子における特性の変動の影響度２０３は、枠２０１内の対応する素子の座標上に表示される。図７には、影響度２０３の表示の拡大図２０４も示されている。拡大図２０４に示すように、影響度２０３の表示は、例えば２つの矢印画像２０５、２０６を含む。矢印画像２０５は、半導体チップの水平方向に電流が流れるように素子が配置されたときの影響度を示す。矢印画像２０６は、半導体チップの垂直方向に電流が流れるように素子が配置されたときの影響度を示す。拡大図２０４で示すように、矢印画像２０５及び２０６は、それぞれ、ステップＳ１０で決められた色で表示される。矢印画像２０５の色は、例えば赤である。このことは、素子が水平方向に配置されたときの特性の変動の影響度が許容できない程度に大きいことを示している。また、矢印画像２０６の色は、例えば青である。このことは、素子が垂直方向に配置されたときの特性の変動の影響度が許容できる程度に小さいことを示している。このような表示を見たユーザは、素子を垂直方向に配置できるかを検討することができる。ここで、図７では、影響度２０３の表示は、例えば２つの矢印画像２０５、２０６を含むとしているが、一方の矢印画像だけを含んでいてもよい。
【００３４】
図８は、ペア素子における特性の変動の影響度の表示例を示す図である。ここで、図８では省略されているが、ペア素子の場合においても、枠２０１及びパッド画像２０２が表示されてよい。
【００３５】
ペア素子では、ペア素子の領域毎に特性の変動の影響度が表示される。ここで、図８は、増幅回路についての特性の変動の影響度の表示例を示す図である。図８は、異なる座標に配置された２つの同一の構成を有する増幅回路３０１、３０２についての表示例を示している。
【００３６】
図８では、１つの矩形領域３０３が１つの単体素子であるトランジスタを表している。そして、図８に示すように、増幅回路３０１は、単体素子のトランジスタが集まってペア素子としてのトランジスタ３０４ａ、３０４ｂを形成している。トランジスタ３０４ａ及び３０４ｂにおける各矩形領域３０３の表示色は、トランジスタ３０４ａの応力値とトランジスタ３０４ｂの応力値との差によって定まる点数から決められる。例えば、図８のペア素子としてのトランジスタ３０４ａ、３０４ｂの表示色は黄である。つまり、トランジスタ３０４ａ、３０４ｂが配置されている領域は比較的に特性の変動の影響度が大きいことが示されている。
【００３７】
また、増幅回路３０２におけるペア素子としてのトランジスタ３０５ａ、３０５ｂの表示色は赤である。トランジスタ３０４ａとトランジスタ３０５ａとは同一の構成を有し、また、トランジスタ３０４ｂとトランジスタ３０５ｂとは同一の構成を有している。つまり、図８は、増幅回路３０１と増幅回路３０２との配置される座標の違いによって、特性の変動の影響度に違いがあることを示している。
【００３８】
以上説明したように本実施形態では、素子に流れる電流の方向と同じ方向の応力成分による応力分布情報を取得して、素子の応力値が算出される。つまり、実施形態では、素子の特性に支配的に影響を与える応力分布情報に基づいて素子の応力値が算出される。これにより、適切な素子の配置の良し悪しの判定が行われ得る。
【００３９】
また、実施形態では、素子の応力値に応じて、素子毎の特性の変動の影響度の点数化が行われる。これにより、素子毎の特性の変動の影響度の評価が容易に行われ得る。この評価に際して、前述した色分けの他に変動の影響度のピーク値を抽出する、変動の影響度のヒストグラムで表すといった各種の統計処理が行われ得る。
【００４０】
また、実施形態では、素子毎の特性の変動の影響度が色分けして表示される。これにより、ユーザは、素子の配置の良し悪しを容易に判断することができる。また、実施形態では、特性の変動の許容度に応じた異なる色分けが行われる。これにより、素子毎の特性に応じた素子の配置の良し悪しの判断が行われ得る。例えば、ユーザは、変動の許容度の小さい素子を優先して、変動の許容度の大きい素子を別の座標に移すといった検討をすることができる。
【００４１】
［変形例１］
以下、変形例を説明する。図９は、変形例１における処理の流れを示す図である。半導体チップは、複数のパッケージに封入されて展開され得る。実施形態の技術は、これらの複数のパッケージ間の性能評価にも使用され得る。以下、同一の素子が実装されたパッケージＡとパッケージＢの性能評価を例に挙げて説明する。
【００４２】
プロセッサ１１は、パッケージＡの素子情報と応力分布情報とからパッケージＡ（ＰＫＧ  Ａ）の各素子の点数４０１を算出する。同様に、プロセッサ１１は、パッケージＢの素子情報と応力分布情報とからパッケージＢ（ＰＫＧ  Ｂ）の各素子の点数４０２を算出する。これらの点数の算出処理は、図４で説明した処理と同一である。パッケージＡの各素子の点数４０１とパッケージＢの各素子の点数４０２との算出後、プロセッサ１１は、パッケージ間の変動度算出処理４０３を行う。パッケージ間の変動度算出処理４０３は、パッケージＡの各素子の点数４０１とパッケージＢの各素子の点数４０２とを領域毎に比較し、値の大きいものを選択する処理である。その後、プロセッサ１１は、パッケージ間の特性の変動の影響度をディスプレイ１４に表示させる。
【００４３】
図１０は、パッケージ間の特性の変動の影響度の表示例を示す図である。ここで、図１０は、図８で示した増幅回路３０１、３０２がパッケージングされたパッケージＡとパッケージＢとの間の特性の変動の影響度の表示例を示している。各矩形領域５０１の表示色は、パッケージＡの各素子の点数とパッケージＢの各素子の点数との差によって定まる点数から決められる。したがって、表示色が赤いほど、パッケージ間での性能のばらつきが大きいことが示される。
【００４４】
以上説明したように変形例１では、実施形態の技術がパッケージ間での性能評価にも適用され得る。
【００４５】
ここで、図９の例では、２つのパッケージ間で変動度算出処理４０３が行われるとしている。しかしながらこれに限らない。すなわち、変動度算出処理４０３は、３つ以上のパッケージ間で行われてもよい。この場合であっても、プロセッサ１１は、パッケージ間の素子の点数を領域毎に比較し、値が最大のものを選択する。
【００４６】
［変形例２］
図１１は、変形例２における処理の流れを示す図である。前述した実施形態では、既に素子を配置する座標が確定された上で、その座標における特性の変動の影響度を示す点数が算出される。これに対し、素子を配置する座標が確定されていない場合であっても、実施形態で説明した技術により、素子の推奨位置を算出することができる。以下、同一の素子が実装される予定の２つのパッケージＡとパッケージＢとにおける素子の推奨位置の算出を例に挙げて説明する。
【００４７】
プロセッサ１１は、パッケージＡに実行される予定の素子を半導体チップの各座標に配置したときの点数を応力分布情報から算出する。つまり、プロセッサ１１は、パッケージＡの応力分布情報から、素子をパッケージＡの半導体チップの水平方向に電流が流れるように配置したときの座標毎の点数と、素子を半導体チップの垂直方向に電流が流れるように配置したときの座標毎の点数とを算出する。同様に、プロセッサ１１は、パッケージＢの応力分布情報から、素子をパッケージＢの半導体チップの水平方向に電流が流れるように配置したときの座標毎の点数と、素子を半導体チップの垂直方向に電流が流れるように配置したときの座標毎の点数とを算出する。これらの点数の算出処理は、図２で説明した処理と同一である。また、プロセッサ１１は、パッケージＡにおける素子の特性の変動の許容度と、パッケージＢにおける素子の特性の変動の許容度とを取得する。
【００４８】
パッケージＡの素子の座標毎の点数及びパッケージＢの素子の座標毎の点数を算出し、パッケージＡにおける素子の特性の変動の許容度及びパッケージＢにおける素子の特性の変動の許容度を取得した後、プロセッサ１１は、推奨位置算出処理６０３を行う。推奨位置算出処理は、パッケージＡの素子の座標毎の点数と変動の許容度６０１とによって定まる色と、パッケージＡの素子の座標毎の点数と変動の許容度６０２とによって定まる色とを領域毎に比較し、より色が青に近いもの、すなわち許容度を含めた点数の低いものを選択する処理である。その後、プロセッサ１１は、推奨配置座標をディスプレイ１４に表示させる。
【００４９】
図１２は、推奨配置座標の表示例を示す図である。図１２の例では、半導体チップを表す枠７０１内の、許容度を含めた最も点数の低い座標については推奨配置座標であることを示すバツ印７０２が表示される。また、表示色が青の領域は推奨範囲７０３として表示される。また、表示色が緑の領域は次点範囲７０４として表示される。
【００５０】
以上説明したように変形例２では、１つの素子の座標毎の点数と特性の変動の許容度とに応じて、この素子の推奨配置座標が表示される。これにより、ユーザは、事前の検討で素子の配置を決めることができる。したがって、素子の配置の修正時間が短縮され得る。
【００５１】
ここで、図１１の例では、２つのパッケージの情報から推奨位置算出処理６０３が行われるとしている。しかしながらこれに限らない。すなわち、推奨位置算出処理６０３は、１つのパッケージだけで行われてもよい。この場合、プロセッサ１１は、図４で説明した色分けの仕方に応じて推奨位置を算出する。また、推奨位置算出処理６０３は、３つの以上のパッケージの情報を用いて行われてもよい。
【００５２】
以上、いくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５３】
１…表示装置、２…データベース、１１…プロセッサ、１２…メモリ、１３…入力インターフェイス、１４…ディスプレイ、１５…通信インターフェイス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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