(57)【要約】【課題】新規の回路技術により無帰還での調整を行ない、ＣＭＲＲ特性を大きく改善することが可能な増幅回路を提供する【解決手段】差動増幅回路３０は、入力端子＋ＩＮ，−ＩＮに加わる差動入力信号をそれぞれ受ける一対のトランジスタＱ１，Ｑ２と、トランジスタＱ１，Ｑ２の負荷となる定電流源Ｉ１，Ｉ２とにより、正極側ソースフォロア１１と負極側ソースフォロア１２を構成し、トランジスタＱ１，Ｑのドレイン・ソース間電圧Ｖds1，Ｖds2の少なくとも何れか一方を調整可能にするＣＭＲＲ調整回路３１を設けて構成される。任意に選択したトランジスタＱ１，Ｑ２の特性に不整合があっても、差動増幅回路３０を実動作させる前に、トランジスタＱ１，Ｑ２のドレイン・ソース間電圧Ｖds1，Ｖds2を、ＣＭＲＲ調整回路３１を利用して適切に微調整することができる。【選択図】図１３
2020022008.tif 000002
【特許請求の範囲】
【請求項１】
差動入力信号をそれぞれ受ける一対の第１トランジスタおよび第２トランジスタからなる入力部と、
前記入力部の負荷として設けられ、第１負荷および第２負荷からなる負荷部と、により、
前記第１負荷に前記第１トランジスタを接続してなる第１フォロアと、
前記第２負荷に前記第２トランジスタを接続してなる第２フォロアと、を構成し、
前記第１トランジスタの主端子間電圧もしくは主端子電流の少なくともいずれか一方、または、前記第２トランジスタの主端子間電圧もしくは主端子電流の少なくともいずれか一方の、少なくともいずれか一方を調整可能としたＣＭＲＲ調整回路を設け、
前記第１フォロアからの出力信号と前記第２フォロアからの出力信号を、差動対信号として出力する構成としたことを特徴とする、増幅回路。
【請求項２】
差動入力信号をそれぞれ受ける一対の第１トランジスタおよび第２トランジスタからなる入力部と、
前記入力部の負荷として設けられ、第１負荷および第２負荷からなる負荷部と、により、
前記第１負荷に前記第１トランジスタを接続してなる第１出力部と、
前記第２負荷に前記第２トランジスタを接続してなる第２出力部と、を構成し、
前記差動入力信号を前記第１出力部と前記第２出力部で差動増幅して出力する増幅回路において、
前記第１トランジスタの主端子間電圧もしくは主端子電流の少なくともいずれか一方、または、前記第２トランジスタの主端子間電圧もしくは主端子電流の少なくともいずれか一方の、少なくともいずれか一方を調整可能としたＣＭＲＲ調整回路を設け、
前記ＣＭＲＲ調整回路は、対をなす第３のトランジスタおよび第４のトランジスタに、それぞれ個別のバイアス電圧を与えるバイアス源を備えた構成を少なくとも有し、
前記第１トランジスタと前記第２トランジスタに、前記第３トランジスタと前記第４トランジスタをそれぞれカスコード接続して、前記第１出力部および前記第２出力部からの出力信号を、差動対信号として出力する構成としたことを特徴とする、増幅回路。
【請求項３】
差動入力信号をそれぞれ受ける一対の第１トランジスタおよび第２トランジスタからなる入力部と、
前記入力部の負荷として設けられ、第１負荷および第２負荷からなる負荷部と、により、
前記第１負荷に前記第１トランジスタを接続してなる第１出力部と、
前記第２負荷に前記第２トランジスタを接続してなる第２出力部と、を構成し、
前記差動入力信号を前記第１出力部と前記第２出力部で差動増幅して出力する増幅回路において、
前記第１トランジスタの主端子間電圧もしくは主端子電流の少なくともいずれか一方、または、前記第２トランジスタの主端子間電圧もしくは主端子電流の少なくともいずれか一方の、少なくともいずれか一方を調整可能としたＣＭＲＲ調整回路を設け、
前記ＣＭＲＲ調整回路は、対をなす第３トランジスタおよび第４トランジスタに、それぞれ個別のバイアス電圧を与えるバイアス源を備えた構成を少なくとも有し、
前記第１トランジスタと前記第２トランジスタに、前記第３トランジスタと前記第４トランジスタをそれぞれ折り返しカスコード接続して、前記第１出力部および前記第２出力部からの出力信号を、差動対信号として出力する構成としたことを特徴とする、増幅回路。
【請求項４】
前記第１トランジスタの主端子間電圧に応じて当該第１トランジスタの端子電流を制御し、前記第２トランジスタの主端子間電圧に応じて当該第２トランジスタの端子電流を制御するスーパーフォロア回路を付加したことを特徴とする、請求項３に記載の増幅回路。
【請求項５】
前記差動対信号を差動増幅して出力する構成としたことを特徴とする、請求項１から４の何れか一つに記載の増幅回路。
【請求項６】
前記第１トランジスタの主端子間電圧と前記第２トランジスタの主端子間電圧を一定に保つブートストラップ回路を設けたことを特徴とする、請求項１から５の何れか一つに記載の増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つの差動入力信号を増幅する増幅回路に関し、特に入力信号に共通する同相信号成分の除去能力、すなわち同相信号除去比（Common-Mode Rejection Ratio：以下、「ＣＭＲＲ」と略す）を改善する増幅回路に関するものである。
【背景技術】
【０００２】
増幅回路のＣＭＲＲを調整（改善）するためには、正負入力から信号合成箇所までの２つの入力回路のバランスが最重要視される。例えば図１は、一般的な計装アンプの回路例として、２個の入力端子＋ＩＮ，−ＩＮと、１個の出力端子ＯＵＴと、３個のオペアンプＡ１〜Ａ３と、７個の抵抗Ｒ１〜Ｒ７とからなる計装アンプ１を示しているが、抵抗Ｒ１：Ｒ３および抵抗Ｒ２：Ｒ４の組み合わせには、非常に高いマッチング（相対精度）が要求される。仮に、抵抗Ｒ１〜Ｒ４がほぼ同じ値であり、抵抗Ｒ４と抵抗Ｒ２の比率（Ｒ２／Ｒ４）が、抵抗Ｒ３と抵抗Ｒ１の比率（Ｒ１／Ｒ３）に対して0.1％ずれるミスマッチを生じると、計装アンプ１のＣＭＲＲはおよそ66ｄＢに留まる。一方、ＩＣプロセスで作られた計装アンプ１のＣＭＲＲは100〜140ｄＢ程度もあり、ＣＭＲＲに関して非常に高度なマッチング特性が得られていることが分かる。
【０００３】
但し、上記は使用するオペアンプのＣＭＲＲが極めて高いことを前提とした話である。オペアンプまたは各種の差動アンプ自体のＣＭＲＲを高めることについて、詳細な設計情報はあまり出回っていない。これには、半導体メーカの設計秘密に関わる部分が大きいこと、ＩＣ（集積回路）プロセスなのである程度はマッチングが良い製造が期待できること、ブートストラップ回路などによる高ＣＭＲＲを実現する技術がある程度確立されていること、などが理由として考えられる。
【０００４】
ハイインピーダンス入力や低雑音入力を実現するために、フォロア回路を差動アンプに組み合わせた増幅回路も知られている。図２は標準的な増幅回路の一例として、図１で示した計装アンプ１の入力側に、トランジスタＱ１，Ｑ２や定電流源Ｉ１，Ｉ２を含むフォロア回路１０を接続した差動増幅回路２０を示している。フォロア回路１０は２つの入力回路、すなわち対をなす正極側ソースフォロア１１と負極側ソースフォロア１２とにより構成される。正極側ソースフォロア１１は、異なる電源電圧ＶDD，ＶSS（ＶDD＞ＶSS）のライン間に、トランジスタＱ１のドレイン・ソースと定電流源Ｉ１を直列に接続し、トランジスタＱ１のゲートに正極側入力端子＋ＩＮを接続し、トランジスタＱ１のソースと定電流源Ｉ１との接続点に、計装アンプ１の非反転入力端子（図１に示す入力端子＋ＩＮ）を接続して構成される。同様に負極側ソースフォロア１２は、電源電圧ＶDD，ＶSSのライン間に、トランジスタＱ２のドレイン・ソースと定電流源Ｉ２を直列に接続し、トランジスタＱ２のゲートに負極側入力端子−ＩＮを接続し、トランジスタＱ２のソースと定電流源Ｉ２との接続点に、計装アンプ１の反転入力端子（図１に示す入力端子−ＩＮ）を接続して構成される。これにより、入力端子＋ＩＮ，−ＩＮにそれぞれ印加した差動入力信号の電圧が、ほぼそのまま計装アンプ１の非反転入力端子と反転入力端子に出力され、その電圧差を増幅した信号が計装アンプ１の出力端子に出力される。
【０００５】
図２では、２つの差動入力信号をそれぞれ受けるトランジスタＱ１，Ｑ２を、何れもｎ型のＪＦＥＴ（接合型電界効果トランジスタ）として描いているが、代わりにｎ型のＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）や、ＮＰＮ型のバイポーラトランジスタとしても、同じ回路構成となる。また、トランジスタＱ１，Ｑ２をｐ型のユニポーラトランジスタやＰＮＰ型のバイポーラトランジスタとした場合には、正極側ソースフォロア１１の定電流源Ｉ１とトランジスタＱ１、および負極側ソースフォロア１２の定電流源Ｉ２とトランジスタＱ２の配置がそれぞれ入れ替わるものの、やはり同じフォロア回路１０と計装アンプ１の組み合わせで動作する。この差動増幅回路２０自体は特殊なものではなく、利得１倍で安定動作する回路として従来から知られている（非特許文献１の図２を参照）。
【０００６】
かかる構成において、使用するトランジスタＱ１，Ｑ２や、定電流源Ｉ１，Ｉ２や、計装アンプ１の全てが理想動作を示し、ソースフォロア１１，１２間のマッチングも完全に同一であれば、差動増幅回路２０のＣＭＲＲは無限大となる。しかし、トランジスタＱ１，Ｑ２間で僅かなミスマッチが存在すると、差動増幅回路２０のＣＭＲＲは無限大から有限の値に低下する。上述のように、ＩＣプロセスで作られた計装アンプ１のＣＭＲＲは十分に高いため、トランジスタＱ１，Ｑ２のミスマッチが差動増幅回路２０のＣＭＲＲを支配する。
【０００７】
従来は高いＣＭＲＲを得るために、差動入力信号の入力段は高いマッチングを必要としていた。そのため同一の動作条件で、できるだけ近い特性を有するデバイスを用意した上で、できるだけ同じ動作条件で動作させる必要が有った。とりわけデバイスについては、増幅回路を構成するトランジスタや抵抗の素子バラつきが小さな部品を選別するなどした上で、抵抗値や電流値の微調整を行なうなどの方法が採られており、例えば図２に示す差動増幅回路２０で高いＣＭＲＲを実現するには、部品を選択する際にトランジスタＱ１，Ｑ２のミスマッチが極力小さくなるように、良好なマッチング性能を示すペア選別品やデュアルトランジスタを採用し、かつ、定電流源Ｉ１，Ｉ２も特性がそろったものを用意する必要がある。
【０００８】
こうした部品の選別とは別に、回路技術によりＣＭＲＲを改善する考えも幾つか提案されている。
【０００９】
例えば特許文献１では、差動入力信号を受ける入力差動対、入力差動対の負荷となるカレントミラー回路、および入力差動対にテイル電流を供給する第１電流源を含む差動入力段と、差動入力段からの出力信号を増幅する増幅トランジスタ、および増幅トランジスタにバイアス電流を供給する第２電流源を含む増幅段と、を備えた差動増幅回路において、差動入力信号の同相成分を検出し、その同相成分に応じて増幅トランジスタのコレクタ電圧を変化させるバランス回路を設けることで、増幅トランジスタのベース電流の入力電圧依存特性を、カレントミラー回路のベース電流の入力電圧依存特性に近付け、その結果、差動入力段の電流バランスを調整して、ＣＭＲＲを改善する考えが提示されている。
【００１０】
本願出願人が以前提案した特許文献２には、差動アンプを構成する一対のトランジスタのコレクタ電流を同一に確保し、且つそれらのトランジスタのコレクタ・エミッタ電圧を一定にする負帰還回路を付加することで、トランジスタの特性を厳密に揃えなくても、差動増幅回路の動作が安定化されることが示されている。
【００１１】
その他に、上述した非特許文献１の図７には、トランジスタＱ１のソースとトランジスタＱ２のソースとの間にポテンショメータを接続し、このポテンショメータにより各トランジスタＱ１，Ｑ２のゲート・ソース間電圧を一致させて、トランジスタＱ１，Ｑ２のミスマッチに起因する入力オフセット電圧を最小にする調整方法が示されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２０１６−２０８２９８号公報
【特許文献２】特許第２９９４５１６号明細書
【非特許文献】
【００１３】
【非特許文献１】George Alexandrov and Nathan Carter、"Some Tips on Making a FETching Discrete Amplifier"、［online］、2013年10月第47巻、アナログ・デバイセズ株式会社、［平成30年７月９日検索］、インターネット〈http://www.analog.com/en/analog-dialogue/articles/tips-on-making-fetching-discrete-amplifier.html〉
【発明の概要】
【発明が解決しようとする課題】
【００１４】
上述のように、入力回路のデバイス（入力段デバイス）の特性を整合させて、増幅回路のＣＭＲＲを改善させるためには、差動入力信号を直接受ける入力段トランジスタの個別部品ごとの特性を、組立時に揃える必要がある。この点について、ディスクリート部品を使う回路では、部品の選別行為に多くの工数が必要となり、選別作業に必要な人的、費用的なコストが上昇する。また、大量の部品からの選別によっても、特性の揃った部品が得られる保証がないなど、回路製造上の問題もある。さらに、通常は部品選別用の治具が用意されることになるが、選別回路と製品回路との微妙な個体差は吸収できないため、部品の選別条件は製品要求よりもさらに厳しく設定せざるを得なくなる。選別条件が厳しくなると、それだけ不良判定を受ける部品の割合は増加し、廃棄数×（部品単価＋選別工数）で表される廃棄コストも増加する。
【００１５】
一方、増幅回路をＩＣで構成した場合は、部品レベルではなく製品レベルでの選別（テスト）になるが、本質的には同じコストの問題を抱えている。ＩＣプロセスの中には、調整工程としてファンクショントリミングを組み込む場合もあるが、通常は抵抗器のトリミングに限定されるため、トランジスタ自体のマッチング改善は実現できない。したがって、これもできたなりの特性から選別するしかなく、上述の問題を解消できない。
【００１６】
特許文献１で提案されるバランス回路や、特許文献２で提案される負帰還回路は、何れも増幅回路の実動作時に、入力段トランジスタのエミッタ電圧やコレクタ電圧を監視して、その監視結果を増幅段や入力段トランジスタのベースに反映させなければならない。そのためこれらの回路技術では、増幅回路の実動作に依存しない無帰還でのＣＭＲＲ調整を行なうことができない。
【００１７】
その他、入力段デバイスのミスマッチに起因するＣＭＲＲの低下を改善する回路技術として、差動入力信号の同相成分に対して、入力段トランジスタのドレイン・ソース間電圧の変動を抑えるブートストラップが知られている。しかし、ブートストラップは正帰還であり、安定して使用するのが難しい問題がある。
【００１８】
本発明は上記問題点に鑑み、新規の回路技術により無帰還での調整を行ない、ＣＭＲＲ特性を大きく改善することが可能な増幅回路を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明の増幅回路は、差動入力信号をそれぞれ受ける一対の第１トランジスタおよび第２トランジスタからなる入力部と、前記入力部の負荷として設けられ、第１負荷および第２負荷からなる負荷部と、により、前記第１負荷に前記第１トランジスタを接続してなる第１フォロアと、前記第２負荷に前記第２トランジスタを接続してなる第２フォロアと、を構成し、前記第１トランジスタの主端子間電圧もしくは主端子電流の少なくともいずれか一方、または、前記第２トランジスタの主端子間電圧もしくは主端子電流の少なくともいずれか一方の、少なくともいずれか一方を調整可能としたＣＭＲＲ調整回路を設け、前記第１フォロアからの出力信号と前記第２フォロアからの出力信号を、差動対信号として出力する構成としたことを特徴とする。
【００２０】
また本発明は、差動入力信号をそれぞれ受ける一対の第１トランジスタおよび第２トランジスタからなる入力部と、前記入力部の負荷として設けられ、第１負荷および第２負荷からなる負荷部と、により、前記第１負荷に前記第１トランジスタを接続してなる第１出力部と、前記第２負荷に前記第２トランジスタを接続してなる第２出力部と、を構成し、前記差動入力信号を前記第１出力部と前記第２出力部で差動増幅して出力する増幅回路において、前記第１トランジスタの主端子間電圧もしくは主端子電流の少なくともいずれか一方、または、前記第２トランジスタの主端子間電圧もしくは主端子電流の少なくともいずれか一方の、少なくともいずれか一方を調整可能としたＣＭＲＲ調整回路を設け、前記ＣＭＲＲ調整回路は、対をなす第３のトランジスタおよび第４のトランジスタに、それぞれ個別のバイアス電圧を与えるバイアス源を備えた構成を少なくとも有し、前記第１トランジスタと前記第２トランジスタに、前記第３トランジスタと前記第４トランジスタをそれぞれカスコード接続して、前記第１出力部および前記第２出力部からの出力信号を、差動対信号として出力する構成としたことを特徴とする。
【００２１】
また本発明は、差動入力信号をそれぞれ受ける一対の第１トランジスタおよび第２トランジスタからなる入力部と、前記入力部の負荷として設けられ、第１負荷および第２負荷からなる負荷部と、により、前記第１負荷に前記第１トランジスタを接続してなる第１出力部と、前記第２負荷に前記第２トランジスタを接続してなる第２出力部と、を構成し、前記差動入力信号を前記第１出力部と前記第２出力部で差動増幅して出力する増幅回路において、前記第１トランジスタの主端子間電圧もしくは主端子電流の少なくともいずれか一方、または、前記第２トランジスタの主端子間電圧もしくは主端子電流の少なくともいずれか一方の、少なくともいずれか一方を調整可能としたＣＭＲＲ調整回路を設け、前記ＣＭＲＲ調整回路は、対をなす第３のトランジスタおよび第４のトランジスタに、それぞれ個別のバイアス電圧を与えるバイアス源を備えた構成を少なくとも有し、前記第１トランジスタと前記第２トランジスタに、前記第３トランジスタと前記第４トランジスタをそれぞれ折り返しカスコード接続して、前記第１出力部および前記第２出力部からの出力信号を、差動対信号として出力する構成としたことを特徴とする。
【発明の効果】
【００２２】
請求項１〜３の発明によれば、第１トランジスタと第２トランジスタの特性に不整合があっても、増幅回路を実動作させる前に、第１トランジスタと第２トランジスタの主端子間電圧の少なくともいずれか一方、および／または第１トランジスタと第２トランジスタの主端子電流の少なくともいずれか一方を、ＣＭＲＲ調整回路を利用して微調整することができる。そのため、新規の回路技術により簡単な構成で無帰還での調整を行ない、ＣＭＲＲ特性を大きく改善することが可能な増幅回路を提供できる。
【００２３】
請求項２の発明によれば、第１トランジスタや第２トランジスタにそれぞれカスコード接続する第３トランジスタや第４トランジスタを利用して、これにバイアス源を加えた簡単なＣＭＲＲ調整回路により、ＣＭＲＲ特性を効果的に大きく改善することが可能になる。
【００２４】
請求項３の発明によれば、第１トランジスタや第２トランジスタにそれぞれ折り返しカスコード接続する第３トランジスタや第４トランジスタを利用して、これにバイアス源を加えた簡単なＣＭＲＲ調整回路により、ＣＭＲＲ特性を効果的に大きく改善することが可能になる。
【００２５】
請求項４の発明によれば、第１トランジスタおよび第２トランジスタに、スーパーソースフォロア回路やインバーテッドダーリントン回路をそれぞれ付加することで、増幅回路の動作範囲を拡張することができる。
【００２６】
請求項５の発明によれば、入力段にソースフォロアまたはエミッタフォロアを備えた増幅回路において、入力段トランジスタとなる第１トランジスタと第２トランジスタの特性ミスマッチに起因したＣＭＲＲの低下を効果的に改善できる。
【００２７】
請求項６の発明によれば、ＣＭＲＲ調整回路による微調整に加えて、ブートストラップ回路による第１トランジスタや第２トランジスタへの帰還制御により、ＣＭＲＲ特性をさらに大きく改善することが可能になる。
【図面の簡単な説明】
【００２８】
【図１】従来から知られている一般的な計装アンプの回路図である。
【図２】従来から知られているソースフォロア型差動増幅回路の回路図である。
【図３】本技術をもっとも単純に示した増幅回路の回路図である。
【図４】従来から知られているソースフォロアの回路図である。
【図５】一般的なトランジスタのＶds−Ｉds特性と、動作点の推移を示すグラフである。
【図６】２つのトランジスタにミスマッチのあるＶds−Ｉds特性を示すグラフである。
【図７】本発明において、一つのトランジスタのドレイン電圧を移動したＶds−Ｉds特性を示すグラフである。
【図８】図３に示す差動増幅回路の半回路について、入力電圧に対するトランジスタのドレイン・ソース間電圧の変化を示す説明図である。
【図９】本技術を適用した回路シミュレータでの検証回路を示す図である。
【図１０】図９の検証回路に基づくＡＣ解析の結果を示すグラフである。
【図１１】図９の検証回路に基づくＴＲＡＮ解析結果を示すグラフである。
【図１２】本技術の変形例となる増幅回路の回路図である。
【図１３】本技術の変形例を適用した２つのトランジスタのＶds−Ｉds特性を示すグラフである。
【図１４】本発明の第１実施形態となる増幅回路の回路図である。
【図１５】本発明の第２実施形態となる増幅回路の回路図である。
【図１６】本発明の第３実施形態となる増幅回路の回路図である。
【図１７】本発明の第４実施形態となる増幅回路の回路図である。
【図１８】本発明の第５実施形態となる増幅回路の回路図である。
【図１９】本発明の各実施形態に共通するバイアス源の回路図である。
【図２０】本発明の各実施形態に共通するバイアス源の回路図である。
【図２１】本発明の各実施形態に共通するバイアス源の回路図である。
【図２２】本発明の各実施形態に共通する定電圧源の回路図である。
【図２３】本発明の各実施形態に共通する定電流源の回路図である。
【図２４】本発明の各実施形態に共通する定電流源の回路図である。
【発明を実施するための形態】
【００２９】
以下、本発明の増幅回路について、添付図面を参照しながらその詳細を説明する。
【００３０】
［基本技術］
図３は、本発明におけるＣＭＲＲ調整技術（以下、「本技術」という）の思想を、もっとも単純に示した回路例である。同図に示す差動増幅回路３０は、図２に示す従来の差動増幅回路２０に、ＣＭＲＲ調整回路３１を付加した構成が注目される。ＣＭＲＲ調整回路３１は、電源電圧ＶDDのラインとトランジスタＱ１のドレインとの間に挿入接続する定電圧源Ｖ１と、電源電圧ＶDDのラインとトランジスタＱ２のドレインとの間に挿入接続する別な定電圧源Ｖ２と、により構成される。定電圧源Ｖ１，Ｖ２は、何れもその両端間に発生する電圧を微調整できる機能を有するが、ここではあえて定電圧源Ｖ２の電圧を調整したことを示すために、定電圧源Ｖ２の記号上に矢印を描いている。
【００３１】
本技術は、トランジスタＱ２のドレイン端電圧、より正確にはドレイン・ソース間電圧Ｖdsを調整するものである。以下、本技術で何故ＣＭＲＲが改善できるのかを説明する。
【００３２】
図４は、図２からフォロア回路１０の半回路となる正極側ソースフォロア１１を抽出したものである。ここでは、図４に示す単純なソースフォロアの動作を考える。入力端子＋ＩＮに入力電圧Ｖ（+IN）を印加したときに、出力端子ＯＵＴにあらわれる出力電圧Ｖ（OUT）は、次の単純な動作式で示される。
【００３３】
【数１】
2020022008.tif 000003
【００３４】
ここでのしきい値電圧ＶTHは、一定の値を想定している。トランジスタＱ１がバイポーラトランジスタの場合は、しきい値電圧ＶTHの代わりに、トランジスタＱ１のベース・エミッタ間電圧ＶBEとなる。
【００３５】
上記の式でＶTHと示した値は、実際にはトランジスタＱ１のドレイン・ソース間電圧Ｖdsと、定電流源Ｉ１が供給する電流Ｉoに依存した特性を示す。定電流源Ｉ１の電流Ｉoが、回路の設計上のパラメータで決まる定数と考えると、しきい値電圧ＶTHは、実質的にトランジスタＱ１のドレイン・ソース間電圧Ｖdsのみに依存する特性と考えてよい。この特性は、ユニポーラトランジスタではチャネル長変調効果と呼ばれ、バイポーラトランジスタではアーリー効果と呼ばれる。細かい動作は異なるものの、チャネル長変調効果は、トランジスタＱ１の飽和領域で、ドレイン・ソース間電圧Ｖdsに対してドレイン電流Ｉdsが比例関係を有する現象を言い、アーリー効果は、トランジスタＱ１の活性領域で、コレクタ・エミッタ間電圧Ｖceに対してコレクタ電流Ｉcが比例関係を有する現象を言う。
【００３６】
図５は、トランジスタＱ１のドレイン・ソース間電圧Ｖdsとドレイン・ソース間電流Ｉds（＝ドレイン電流Ｉd）の特性をグラフで示したものである。図４に示す基本回路では、入力端子＋ＩＮに与えられる入力電圧Ｖ（+IN）により、トランジスタＱ１のゲート・ソース間電圧Ｖgsが決まり、トランジスタＱ１のドレイン・ソース間電圧Ｖdsにより、トランジスタＱ１のドレイン・ソース間電流Ｉdsが決まる。その一方で、トランジスタＱ１のドレイン・ソース間電流Ｉdsは、出力端子ＯＵＴに電流の出入りがない限り定電流源Ｉ１の電流Ｉoに等しくなり、トランジスタＱ１のソース電圧Ｖsは、Ｉds＝Ｉoとなるように制御を受ける。図５は、トランジスタＱ１のゲート・ソース間電圧Ｖgsが変化したときの、Ｖds−Ｉds特性と動作点Ｐの推移モデルを示しており、ゲート・ソース間電圧Ｖgsが高くなる程、定電流源Ｉ１の電流Ｉoに沿った動作点Ｐが図の左側に移動して、ドレイン・ソース間電圧Ｖdsが低下する。
【００３７】
さて、上述の背景技術で問題点として取り上げたトランジスタＱ１，Ｑ２のミスマッチは、突き詰めるとしきい値電圧ＶTHのミスマッチと、チャネル長変調効果（若しくはアーリー効果）のミスマッチの二つに分解できる。トランジスタＱ１，Ｑ２の特性の違いで、しきい値電圧がΔＶTHだけ異なると、図５の動作点Ｐで示したように、ドレイン・ソース間電圧Ｖdsも、ほぼΔＶTHに相当する分だけ異なる。このＶds−ΔＶTHの影響が、チャネル長変調に僅かな影響を与える。また、トランジスタＱ１，Ｑ２の間でチャネル長変調の特性にミスマッチがあれば、ΔＶTHの影響がなくてもＣＭＲＲは悪化する。
【００３８】
図６は、ミスマッチのあるトランジスタＱ１，Ｑ２のＶds−Ｉds特性を、それぞれ示したものである。ここでは、ＣＭＲＲを定義（測定）する際の振幅値を、ＣＭＲＲでの可動範囲として示している。ＣＭＲＲでの可動範囲は、製品となる増幅回路の仕様が決まれば、具体的にその幅が定まる。例えば、製品仕様が10Ｖpp（ピーク間電圧）の入力であれば、ＣＭＲＲでの可動範囲は10Ｖとなる。
【００３９】
図６において、トランジスタＱ１のＶds−Ｉds特性と、トランジスタＱ２のＶds−Ｉds特性と、ＣＭＲＲでの可動範囲のＶds上限値と、ＣＭＲＲでの可動範囲のＶds下限値の４本の線で囲まれる領域を、トランジスタＱ１，Ｑ２のミスマッチの領域と定義する。トランジスタＱ１，Ｑ２の特性が完全に同一であれば、このミスマッチの領域の面積は０である。しかし、トランジスタＱ１，Ｑ２のマッチングが悪化して、ミスマッチが増加すると、それだけミスマッチの領域の面積が増える。
【００４０】
図７は、図６と同一特性のトランジスタＱ１，Ｑ２について、図３で示した本発明のＣＭＲＲ調整技術に基づき、トランジスタＱ２のドレイン電圧を移動したＶds−Ｉds特性を示したものである。ここでは、図３に示すＣＭＲＲ調整回路３１を利用して、差動増幅回路３０を実動作させる前の調整段階で、定電圧源Ｖ１で固定されるトランジスタＱ１のドレイン電圧（すなわち、ドレイン・ソース間電圧）に対して、トランジスタＱ２のドレイン電圧を定電圧源Ｖ２で調整する。図中、点線はドレイン電圧を調整する前のトランジスタＱ２のＶds−Ｉds特性を示し、実線はドレイン電圧を固定したトランジスタＱ１のＶds−Ｉds特性と、ドレイン電圧を調整した後のトランジスタＱ２のＶds−Ｉds特性を示している。
【００４１】
ＣＭＲＲ調整回路３１により、トランジスタＱ１のドレイン電圧を固定する一方で、トランジスタＱ２のドレイン電圧を意図して低下させると、トランジスタＱ２のＶds−Ｉds特性は、ドレイン・ソース間電圧Ｖds軸に沿って右に移動する。この時の移動幅を定電圧源Ｖ２で調整して最適化すると、上述したミスマッチの領域の面積を最小にでき、差動増幅回路３０としてのＣＭＲＲが大きく改善される。Ｖds−Ｉds特性が完全に一致する良好なトランジスタＱ１，Ｑ２のペアを用意するには、膨大な量からの選別が必要であるが、このドレイン電圧の調整手法であれば、少なくともＶds−Ｉds特性が完全に一致していなくても、任意に選別したトランジスタＱ１，Ｑ２のペアで、ＣＭＲＲを最も改善できる最適解に調整することができる。
【００４２】
図８は、図３に示す差動増幅回路３０の半回路（正極側ソースフォロア１１）について、入力端子＋ＩＮに加わる入力電圧に対するトランジスタＱ１のドレイン・ソース間電圧Ｖdsの変化を示したものである。図中左側の回路図で、ＣＭＲＲ調整回路３１の定電圧源Ｖ１は、正極側ソースフォロア１１のトランジスタＱ１にカスコード接続されるトランジスタＴｒ１と、このトランジスタＴｒ１のベースにバイアス電圧を供給するバイアス源３４として構成される。
【００４３】
本技術では、直流電圧源となるバイアス源３４により、バイアス電圧を13.2Ｖに微調整する。このとき、トランジスタＴｒ１のコレクタ・エミッタ間電圧は2.4Ｖとなり、トランジスタＱ１のドレイン電圧Ｖｄは、入力端子＋ＩＮに加わる入力電圧の変動に拘らず、ＶDD（＋15Ｖ）−2.4Ｖ＝＋12.6Ｖに固定される。一方、トランジスタＱ１のドレインからソースには、定電流源Ｉ１により一定の電流が流れるので、トランジスタＱ１のドレイン・ソース間電圧Ｖdsは、入力端子＋ＩＮへの入力電圧に応じて変動する。例として、この入力電圧が＋7Ｖの場合は、トランジスタＱ１のドレイン・ソース間電圧Ｖdsが5.1Ｖとなり、入力電圧が０Ｖの場合は、トランジスタＱ１のドレイン・ソース間電圧Ｖdsが12.1Ｖとなり、入力電圧が−7Ｖの場合は、トランジスタＱ１のドレイン・ソース間電圧Ｖdsが19.1Ｖとなる。図６や図７で示した「ＣＭＲＲでの可動範囲」とは、入力電圧の範囲に応じて定まるトランジスタＱ１のドレイン・ソース間電圧Ｖdsの範囲、すなわちこの例では、5.1Ｖ〜19.1Ｖの範囲のことである。
【００４４】
［ＳＰＩＣＥによる検証］
図３に示す差動増幅回路３０について、電子回路のシミュレーションソフトウェアとして知られるＳＰＩＣＥで、ミスマッチのＪＦＥＴのペアを作成し、ＣＭＲＲの調整について検証を行なう。図９は、ＳＰＩＣＥでの検証回路を示している。図中、図３のトランジスタＱ１に相当するＵ１（左側のＪＦＥＴ）は、自作モデルのパラメータをそのまま使用している。トランジスタＱ２に相当するＵ２（右側のＪＦＥＴ）には、ミスマッチを与えている。これまでの経験から、無調整ではＣＭＲＲがかなり悪い値である80ｄＢを下回る程度に、トランジスタＵ２のパラメータを加算した。
【００４５】
その他、Ｖ１はトランジスタＵ１，Ｕ２の各ゲートに同相で正弦波状の入力信号を与える電圧源である。また、Ｖ２，Ｖ３，Ｉ１，Ｉ２，Ｅ１は、図３に示す定電圧源Ｖ１，定電圧源Ｖ２，定電流源Ｉ１，定電流源Ｉ２，計装アンプ１にそれぞれ相当する。この例では、Ｖ３に正の電圧を加える、つまりトランジスタＵ２のドレイン・ソース間電圧Ｖdsが減るように、ｖ３の電圧に調整を施すことで、差動増幅回路３０としてのＣＭＲＲが改善する。
【００４６】
図１０は、図９の検証回路に基づくＡＣ解析の結果を示したものである。図中、「Ｖ３  無調整」は、Ｖ３に電圧を加えていない場合の周波数−同相出力電圧レベルの特性を示し、「Ｖ３  調整（0.91Ｖ）」は、Ｖ３に＋0.91Ｖの電圧を加えた場合の周波数−同相出力電圧レベルの特性を示している。ここでは同相利得を見ているため、電圧レベル（ｄＢ）の値が小さいほど、ＣＭＲＲが良好に改善されたといえる。同相成分の周波数が１ＭＨｚよりも低い場合には、Ｖ３の電圧を調整することで、19ｄＢの改善が得られた。同相成分の周波数が100ＭＨｚを超えると、無調整の方が良い値を示したが、１ＭＨｚ以上の周波数は、差動増幅回路３０の配線パターン容量などで、ＣＭＲＲが理想値から外れる領域（実器の動作を、シミュレーションで再現するのが困難な領域）であり、実用上はまったく問題にならない。
【００４７】
また、図１１は、電圧源Ｖ１から１ｋＨｚの周波数で、５Ｖピーク（10Ｖpp=3.536Ｖrms）の同相入力信号を入れた場合のＳＰＩＣＥ解析の結果として、図９の出力端子ＯＵＴにあらわれる信号を、ＴＲＡＮ解析（過渡解析）にて示したものである。「Ｖ３  無調整」よりも「Ｖ３  調整（0.91Ｖ）」の方が実効値（振幅値）が小さくなっており、ＣＭＲＲを改善できている様子が、ＴＲＡＮ解析でも確認できる。
【００４８】
このようにＣＭＲＲを改善できることで、製品価値を高めることが可能となる。
【００４９】
［本技術の変形例］
図１２は、本技術の変形例となる差動増幅回路３０の回路例を示したものである。図３の回路例と異なるのは、上述した電圧調整が可能な定電圧源Ｖ１，Ｖ２を含むＣＭＲＲ調整回路３１の他に、電流調整が可能な定電流源Ｉ１，Ｉ２を含むＣＭＲＲ調整回路３２を備えたことにある。定電流源Ｉ１は、その両端間を流れる電流、ひいてはトランジスタＱ１のドレイン・ソース間電流を微調整できる機能を有し、定電流源Ｉ２は、その両端間を流れる電流、ひいてはトランジスタＱ２のドレイン・ソース間電流を微調整できる機能を有する。定電流源Ｉ１，Ｉ２の回路構成は種々知られているが、このような機能は、例えば抵抗やトランジスタなどを組み合わせた定電流源回路で、抵抗値の調整が可能なトリマブル抵抗器やポテンショメータを、抵抗として部品実装することで実現できる。
【００５０】
ＣＭＲＲ調整回路３１，３２は、少なくともその一方だけを備えていれば、差動増幅回路３０のＣＭＲＲを改善できる。図１３は、２つのＣＭＲＲ調整回路３１，３２により、トランジスタＱ１，Ｑ２のＶds−Ｉds特性がどのように調整されるのかを示したグラフである。図中（ａ）の「Ｑ１」と「Ｑ２」は、ＣＭＲＲ調整回路３１，３２による調整を行なう前のトランジスタＱ１，Ｑ２のＶds−Ｉds特性線である。また、「Ｈ」は上述したＣＭＲＲでの可動範囲に相当し、「Ａ」はトランジスタＱ１，Ｑ２のミスマッチの領域に相当する。
【００５１】
ここから、ＣＭＲＲ調整回路３１により定電圧源Ｖ２の電圧を調整して、対をなすトランジスタＱ１，Ｑ２間でドレイン電圧を変えると、図１３（ｂ）に示すように、トランジスタＱ２のＶds−Ｉds特性線が、Ｉds＝０となるＸ軸に沿って左右に移動する。ＸSは、その移動量を示している。これにより、トランジスタＱ１，Ｑ２のドレイン・ソース間電圧Ｖdsとして使用を想定するＣＭＲＲでの可動範囲Ｈにおいて、トランジスタＱ１，Ｑ２のＶds−Ｉds特性が揃い、差動増幅回路３０のＣＭＲＲが改善する。
【００５２】
代わりに、別なＣＭＲＲ調整回路３２により定電流源Ｉ１の電流を調整して、対をなすトランジスタＱ１，Ｑ２間でドレイン電流を変えると、等価的にトランジスタＱ１のＩds＝０となるレベルをずらすことができ、図１３（ｃ）に示すように、トランジスタQ１のＶds−Ｉds特性線が、Ｖds＝０となるＹ軸に沿って上下に移動する。ＹSは、その移動量を示している。これにより、トランジスタＱ１，Ｑ２のドレイン・ソース間電圧Ｖdsとして使用を想定するＣＭＲＲでの可動範囲Ｈにおいて、トランジスタＱ１，Ｑ２のＶds−Ｉds特性が揃い、差動増幅回路３０のＣＭＲＲが改善する。
【００５３】
さらに、２つのＣＭＲＲ調整回路３１，３２を備えていれば、対をなすトランジスタＱ１，Ｑ２の間で、ドレイン電圧とドレイン電流をそれぞれ可変できる。図１３（ｄ）に示すように、ＣＭＲＲでの可動範囲Ｈにおいて、トランジスタＱ１，Ｑ２のＶds−Ｉds特性線が、直線状に揃っていない部分をなるべく避けるように、ＣＭＲＲ調整回路３１により定電圧源Ｖ２の電圧を調整し、ＣＭＲＲ調整回路３２により定電流源Ｉ１の電流を調整することで、ＣＭＲＲの改善度合いをより高めることが可能になる。
【００５４】
なお、上述のＣＭＲＲ調整回路３１は、定電圧源Ｖ２の電圧だけではなく、定電圧源Ｖ１の電圧も調整できる構成としてもよく、逆に定電圧源Ｖ１だけを調整できる構成としてもよい。同様にＣＭＲＲ調整回路３２は、定電流源Ｉ１の電流だけではなく、定電流源Ｉ２の電流も調整できる構成としてもよく、逆に定電流源Ｉ２だけを調整できる構成としてもよい。また、ＣＭＲＲ調整回路３１またはＣＭＲＲ調整回路３２のいずれか一方のみ調整要素を設けることも可能で、その場合、調整要素を設けた箇所で調整できる範囲内でＣＭＲＲの調整を行える構成となる。ＣＭＲＲ調整回路３１，３２には何れも帰還回路が設けられておらず、定電圧源Ｖ１，Ｖ２の各電圧をそれぞれ個別に調整でき、定電流源Ｉ１，Ｉ２の各電流をそれぞれ個別に調整できる構成になっている。
【００５５】
［本技術の応用］
このように本技術は、差動増幅回路３０の初段デバイスの電流特性や電圧特性のミスマッチを吸収する仕組みであるため、図３に示す定電流源Ｉ１，Ｉ２の電流ミスマッチも同様の理由で吸収できる。このため、各回路素子を実回路に組み込んだ状態で、ＣＭＲＲの調整を行なうことが可能となる。
【００５６】
また本技術は、ＣＭＲＲ調整回路３１に帰還回路を有さない無帰還の調整技術であり、系の安定性は無調整時と大きくは変わらないが、帰還技術への応用も考えられる。これについては、後程説明する。
【００５７】
以下、本技術を適用した幾つかの回路構成を、それぞれの実施の形態で詳しく説明する。なお、各実施形態で共通する構成には同一の符号を付し、同一の説明は重複を避けるために極力省略する。
【００５８】
［第１実施形態：ソースフォロア型］
図１４は、本発明の第１実施形態となる差動増幅回路３０の回路図である。差動増幅回路３０自体は、図３および図１２で示したものと同様に、計装アンプ１の入力側にフォロア回路１０を接続した増幅回路として構成される。トランジスタＱ１，Ｑ２は図示したＪＦＥＴ以外に、ＭＯＳＦＥＴやバイポーラトランジスタとしてもよく、トランジスタＱ１，Ｑ２がユニポーラトランジスタであれば、フォロア回路１０が上述した正極側ソースフォロア１１と負極側ソースフォロア１２で構成されるソースフォロア型の増幅回路となるが、トランジスタＱ１，Ｑ２がバイポーラトランジスタであれば、フォロア回路１０が正極側エミッタフォロアと負極側エミッタフォロアで構成されるエミッタフォロア型（図示しないが、回路構成は同じ）の増幅回路となる。また、トランジスタＱ１，Ｑ２をｐ型のユニポーラトランジスタやＰＮＰ型のバイポーラトランジスタとした場合でも、定電流源Ｉ１とトランジスタＱ１、および定電流源Ｉ２とトランジスタＱ２の配置をそれぞれ入れ替えれば、同じフォロア回路１０と計装アンプ１の組み合わせで動作することは、上述した通りである。
【００５９】
なお、図１４以降の各実施形態における回路図では、図中に定電流源が増えるため、特に対になる定電流源を一点鎖線の枠で囲み、単独で使用する定電流源などと区別して記載する。本実施形態では、対になる定電流源Ｉ１，Ｉ２が定電流源対３６となる。
【００６０】
トランジスタＱ１，Ｑ２のドレイン電圧を調整するＣＭＲＲ調整回路３１は、その構成を具体的に示すために、上述した定電圧源Ｖ１をトランジスタＴｒ１とバイアス源３４との組み合わせとし、定電圧源Ｖ２をトランジスタＴｒ２とバイアス源３５との組み合わせとしている。トランジスタＴｒ１のベースは、バイアス源３４を介してグランドラインに接地され、トランジスタＴｒ１のコレクタとエミッタは、電源電圧ＶDDラインとトランジスタＱ１のドレインにそれぞれ接続される。バイアス源３４により、トランジスタＴｒ１のベースに与えるバイアス電圧を可変調整することで、トランジスタＱ１のドレイン・ソース間電圧Ｖds1を調整できる。また、トランジスタＴｒ２のベースは、トランジスタＴｒ１のベースとは別に、バイアス源３５を介してグランドラインに接地され、トランジスタＴｒ２のコレクタとエミッタは、電源電圧ＶDDラインとトランジスタＱ２のドレインにそれぞれ接続される。バイアス源３５により、トランジスタＴｒ２のベースに与えるバイアス電圧を可変調整することで、トランジスタＱ２のドレイン・ソース間電圧Ｖds2を調整できる。
【００６１】
バイアス源３４，３５の詳細については、別な図を参照して後程説明するが、何れにせよ帰還回路を持たず、トランジスタＴｒ１，Ｔｒ２のベースに加えるバイアス電圧を、それぞれ個別に調整できるものであれば、どのような回路構成でも構わない。但し、カスケード接続されるトランジスタＱ１，Ｑ２とトランジスタＴｒ１，Ｔｒ２は、同じ型（例えば、Ｎ型またはＮＰＮ型のトランジスタＱ１，Ｑ２であれば、トランジスタＴｒ１，Ｔｒ２もＮ型またはＮＰＮ型）のものを使用する。また、図１２で示したように、電流調整が可能な定電流源Ｉ１，Ｉ２を含むＣＭＲＲ調整回路３２を、ＣＭＲＲ調整回路３１の代わりに、若しくはＣＭＲＲ調整回路３１と共に設けてもよい。
【００６２】
本実施形態の差動増幅回路３０は、定電流源Ｉ１からの一定の電流Ｉo1が、トランジスタＴｒ１とトランジスタＱ１を順に通って流れ、定電流源Ｉ２からの一定の電流Ｉo2が、トランジスタＴｒ２とトランジスタＱ２を順に通って流れるようになっており、入力端子＋ＩＮからトランジスタＱ１のゲートに印加する入力電圧に応じて、トランジスタＱ１のドレイン・ソース間電圧Ｖds1が発生し、入力端子−ＩＮからトランジスタＱ２のゲートに印加する入力電圧に応じて、トランジスタＱ１のドレイン・ソース間電圧Ｖds2が発生する。ここで、第１トランジスタとなるトランジスタＱ１と、第２トランジスタとなるトランジスタＱ２は、入力端子＋ＩＮ，−ＩＮにそれぞれ印加した入力信号を受ける入力部に相当し、第１負荷となる定電流源Ｉ１と、第２負荷となる定電流源Ｉ２は、トランジスタＱ１，Ｑ２の負荷として設けられる負荷部に相当し、トランジスタＱ１に定電流源Ｉ１を接続した正極側ソースフォロア１１は第１フォロアに相当し、トランジスタＱ２に定電流源Ｉ２を接続した負極側ソースフォロア１２は第２フォロアに相当する。
【００６３】
正極側ソースフォロア１１と負極側ソースフォロア１２の各出力端子（図４に示す出力端子ＯＵＴ）は、トランジスタＱ１，Ｑ２のソースにそれぞれ接続されるので、当該出力端子の電圧は、トランジスタＱ１，Ｑ２のドレイン・ソース間電流Ｉds1，Ｉds2が、対応する定電流源Ｉ１，Ｉ２を流れる電流Ｉo1，Ｉo2と等しくなるように定まる。そのため、入力端子＋ＩＮ，−ＩＮに加わる入力信号の電圧に追従して、正極側ソースフォロア１１からの出力信号の電圧と、負極側ソースフォロア１２からの出力信号の電圧が、差動増幅回路３０の出力部となる計装アンプ１の非反転入力端子と反転入力端子にそれぞれ印加され、これらを差動増幅した信号が計装アンプ１の出力端子から出力される。
【００６４】
この一連の動作において、トランジスタＱ１のドレイン・ソース間電圧Ｖds1と、トランジスタＱ２のドレイン・ソース間電圧Ｖds2は、予め差動増幅回路３０のＣＭＲＲが改善されるように、ＣＭＲＲ調整回路３１で適切に調整されている。したがって、入力端子＋ＩＮ，−ＩＮに印加される同相の入力信号は、ＣＭＲＲ調整回路３１により極力抑制される。
【００６５】
以上のように本実施形態は、入力端子＋ＩＮ，−ＩＮに加わる差動入力信号をそれぞれ受ける一対のトランジスタＱ１，Ｑ２からなる入力部と、トランジスタＱ１，Ｑ２の負荷として設けられ、定電流源Ｉ１，Ｉ２からなる負荷部とにより、定電流源Ｉ１にトランジスタＱ１を接続した第１フォロアに相当する正極側ソースフォロア１１と、定電流源Ｉ２にトランジスタＱ２を接続した第２フォロアに相当する負極側ソースフォロア１２と、を備えたフォロア回路１０を構成し、トランジスタＱ１，Ｑ２の主端子となるドレイン・ソース間電圧Ｖds1，Ｖds2の少なくともいずれか一方を調整可能にするＣＭＲＲ調整回路３１、および／またはトランジスタＱ１，Ｑ２のドレイン電流となるドレイン・ソース間電流Ｉds1，Ｉds2の少なくともいずれか一方を調整可能にするＣＭＲＲ調整回路３２を設け、正極側ソースフォロア１１からの出力信号と負極側ソースフォロア１２からの出力信号を、差動対信号として出力する構成としている。
【００６６】
この場合、任意に選択したトランジスタＱ１，Ｑ２の特性に不整合があっても、差動増幅回路３０を実動作させる前に、トランジスタＱ１，Ｑ２のドレイン・ソース間電圧Ｖds1，Ｖds2の少なくともいずれか一方、および／またはトランジスタＱ１，Ｑ２のドレイン・ソース間電流Ｉds1，Ｉds2の少なくともいずれか一方を、ＣＭＲＲ調整回路３１，３２を利用して適切に微調整することができる。そのため、新規の回路技術により簡単な構成で無帰還での調整を行ない、ＣＭＲＲ特性を大きく改善することが可能な差動増幅回路３０を提供できる。
【００６７】
また、本実施形態の差動増幅回路３０は、正極側ソースフォロア１１からの出力信号と負極側ソースフォロア１２からの出力信号を差動対信号として、この差動対信号を差動増幅して出力する出力部としての計装アンプ１を備えている。出力部は計装アンプ１に限らず、他の差動アンプなどを組み込んでもよい。
【００６８】
この場合、入力段にソースフォロアやエミッタフォロアを備えた演算増幅回路３０において、入力段トランジスタとなるトランジスタＱ１，Ｑ２の特性ミスマッチに起因したＣＭＲＲの低下を効果的に改善できる。
【００６９】
なお、本実施の形態の図では、出力部に計装アンプ１を構成する形を示したが、正極側ソースフォロア１１からの出力信号と負極側ソースフォロア１２からの出力信号を、そのまま差動対信号の出力信号とすることも可能である。
【００７０】
［第２実施形態：ベース接地付差動対］
図１５は、本発明の第２実施形態における差動増幅回路４０の回路図である。差動増幅回路４０は、入力部となる一対のトランジスタＱ１，Ｑ２の他に、入力部の負荷として設けられる定電流源Ｉ３，Ｉ４と、これとは別な定電流源Ｉ５とからなる差動対回路４１を備える。そして、ここでは差動対回路４１そのものが、入力端子＋ＩＮ，−ＩＮに加わる差動入力信号を差動増幅して、出力端子４２，４３からその信号を出力する構成となっている。そのため、この実施の形態ではでは第１実施形態のような計装アンプ１は設けられていない構成としてあるが、計装アンプ１を接続して出力しても構わない。本実施形態では、対になる定電流源Ｉ３，Ｉ４が定電流源対４６となる。
【００７１】
差動対回路４１は、トランジスタＱ１のベースに正極側の入力端子＋ＩＮを接続し、電源電圧ＶDDラインとトランジスタＱ１のドレインとの間に定電流源Ｉ３を接続して、トランジスタＱ１のソースにではなくドレイン側に第１出力端子４２を接続する一方で、トランジスタＱ２のベースに負極側の入力端子−ＩＮを接続し、電源電圧ＶDDラインとトランジスタＱ２のドレインとの間に定電流源Ｉ４を接続して、トランジスタＱ２のソースにではなくドレイン側に第２出力端子４３を接続し、さらにトランジスタＱ１，Ｑ２のソースどうしを接続して、その接続点と電源電圧ＶSSのラインとの間に、定電流源Ｉ５を接続して構成される。
【００７２】
トランジスタＱ１，Ｑ２のドレイン電圧を調整するＣＭＲＲ調整回路３１は、第１実施形態と同様に、トランジスタＴｒ１とバイアス源３４との組み合わせと、トランジスタＴｒ２とバイアス源３５との組み合わせを有している。また、定電流源Ｉ３からの電流Ｉo3がトランジスタＱ１のコレクタ・エミッタ間とトランジスタＴｒ１のドレイン・ソース間を順に流れ、また定電流源Ｉ４からの電流Ｉo4がトランジスタＱ２のコレクタ・エミッタ間とトランジスタＴｒ２のドレイン・ソース間を順に流れるように、ＣＭＲＲ調整回路３１のトランジスタＴｒ１，Ｔｒ２のエミッタは、差動対回路４１のトランジスタＱ１，Ｑ２のドレインに、それぞれカスコード接続され、トランジスタＴｒ１，Ｔｒ２とトランジスタＱ１，Ｑ２は、同じ型のものが使用される。このように本実施形態の差動増幅回路４０は、差動対となるトランジスタＱ１，Ｑ２を含む差動対回路４１に、トランジスタＴｒ１，Ｔｒ２のベースを別々に接地したＣＭＲＲ調整回路３１が組み込まれるベース接地付差動対の増幅回路ということができる。
【００７３】
本実施形態でもＣＭＲＲ調整回路３１は、対をなすトランジスタＴｒ１，Ｔｒ２に、対応するバイアス源３４，３５がそれぞれ個別のバイアス電圧を与える構成となっており、トランジスタＴｒ１のベースに与えるバイアス電圧を、バイアス源３４により可変調整することで、トランジスタＱ１のドレイン・ソース間電圧Ｖds1を調整でき、トランジスタＴｒ２のベースに与えるバイアス電圧を、別なバイアス源３５により可変調整することで、トランジスタＱ２のドレイン・ソース間電圧Ｖds2を調整できる。また、図１２で示したように、電流調整が可能な定電流源Ｉ１，Ｉ２を含むＣＭＲＲ調整回路３２を、ＣＭＲＲ調整回路３１の代わりに、若しくはＣＭＲＲ調整回路３１と共に設けてもよい。
【００７４】
本実施形態の差動増幅回路４０は、定電流源Ｉ３からの一定の電流Ｉo3が、トランジスタＴｒ１とトランジスタＱ１を順に通って流れ、定電流源Ｉ４からの一定の電流Ｉo4が、トランジスタＴｒ２とトランジスタＱ２を順に通って流れるようになっており、入力端子＋ＩＮからトランジスタＱ１のベースに印加する入力電圧に応じて、トランジスタＱ１のドレイン・ソース間電圧Ｖds1が発生し、入力端子−ＩＮからトランジスタＱ２のベースに印加する入力電圧に応じて、トランジスタＱ１のドレイン・ソース間電圧Ｖds2が発生する。ここで、第１トランジスタとなるトランジスタＱ１と、第２トランジスタとなるトランジスタＱ２は、入力端子＋ＩＮ，−ＩＮにそれぞれ印加した入力信号を受ける入力部に相当し、第１負荷となる定電流源Ｉ３と、第２負荷となる定電流源Ｉ４は、トランジスタＱ，Ｑ２の負荷として設けられる負荷部に相当する。
【００７５】
トランジスタＱ１，Ｑ２のソースには共通の定電流源Ｉ５が接続されるため、定電流源Ｉ３からの電流Ｉo3と、定電流源Ｉ４からの電流Ｉo4とを合計した電流量は、定電流源Ｉ５を流れる電流Ｉo5と等しくなるように制限される。したがって、入力端子＋ＩＮ，−ＩＮに印加される入力信号の電圧差に比例して、トランジスタＴｒ１のコレクタとトランジスタＴｒ２のコレクタとの間に電圧差が発生し、ここに接続する出力端子４２，４３から入力信号を差動増幅した信号が出力される。
【００７６】
この一連の動作において、トランジスタＱ１のドレイン・ソース間電圧Ｖds1と、トランジスタＱ２のドレイン・ソース間電圧Ｖds2は、予め差動増幅回路３０のＣＭＲＲが改善されるように、ＣＭＲＲ調整回路３１で適切に調整されている。したがって、入力端子＋ＩＮ，−ＩＮに印加される同相の入力信号は、ＣＭＲＲ調整回路３１により極力抑制される。
【００７７】
以上のように本実施形態でも、入力部としての一対のトランジスタＱ１，Ｑ２と、トランジスタＱ１，Ｑ２の負荷として設けられ、定電流源Ｉ１，Ｉ２からなる負荷部とにより、定電流源Ｉ１にトランジスタＱ１を接続した第１出力部と、定電流源Ｉ２にトランジスタＱ２を接続した第２出力部とを備えた差動対回路４１を構成し、入力端子＋ＩＮ，−ＩＮからの差動入力信号を、第１出力部と第２出力部を含む差動対回路４１で差動増幅して出力する差動増幅回路４０において、トランジスタＱ１，Ｑの主端子となるドレイン・ソース間電圧Ｖds1，Ｖds2の少なくともいずれか一方を調整可能にするＣＭＲＲ調整回路３１、および／またはトランジスタＱ１，Ｑ２のドレイン電流となるドレイン・ソース間電流Ｉds1，Ｉds2の少なくともいずれか一方を調整可能にするＣＭＲＲ調整回路３２を設けている。
【００７８】
この場合、任意に選択したトランジスタＱ１，Ｑ２の特性に不整合があっても、差動増幅回路４０を実動作させる前に、トランジスタＱ１，Ｑ２のドレイン・ソース間電圧Ｖds1，Ｖds2の少なくともいずれか一方、および／またはトランジスタＱ１，Ｑ２のドレイン・ソース間電流Ｉds1，Ｉds2の少なくともいずれか一方を、ＣＭＲＲ調整回路３１，３２を利用して適切に微調整することができる。そのため、新規の回路技術により簡単な構成で無帰還での調整を行ない、ＣＭＲＲ特性を大きく改善することが可能な差動増幅回路４０を提供できる。
【００７９】
また、本実施形態の差動増幅回路４０は、対をなす第３トランジスタおよび第４トランジスタとなるトランジスタＴｒ１，Ｔｒ２に、それぞれ個別のバイアス電圧を与えるバイアス源３４，３５を備えたＣＭＲＲ調整回路３１を少なくとも有し、第１負荷となる一方の定電流源Ｉ３にトランジスタＱ１を接続し、第２負荷となる第２定電流源Ｉ４にトランジスタＱ２を接続し、トランジスタＱ１，Ｑ２に、ＣＭＲＲ調整回路３１のトランジスタＴｒ１，Ｔｒ２をそれぞれカスコード接続して、差動対回路４１を構成する第１出力部からの出力信号と、第２出力部からの出力信号を、差動対信号として出力端子４２，４３から出力する構成としている。
【００８０】
この場合、トランジスタＱ１，Ｑ２にそれぞれカスコード接続するトランジスタＴｒ１，Ｔｒ２を利用して、これに無帰還のバイアス源３４，３５を加えた簡単なＣＭＲＲ調整回路３１により、差動増幅回路４０のＣＭＲＲ特性を効果的に大きく改善することが可能になる。
【００８１】
［第３実施形態：折り返しカスコード］
図１６は、本発明の第３実施形態における差動増幅回路５０の回路図である。差動増幅回路５０は、第２実施形態と同じく入力部となる一対のトランジスタＱ１，Ｑ２と、入力部の負荷として設けられる定電流源Ｉ３，Ｉ４と、トランジスタＱ１，Ｑ２のドレイン・ソース間電流Ｉds1，Ｉds2の合計を一定値に制限する定電流源Ｉ５の他に、ＣＭＲＲ調整回路３１の対をなすトランジスタＴｒ１，Ｔｒ２に、それぞれ一定の電流Ｉo6，Ｉo7を流す定電流源Ｉ６，Ｉ７とからなる差動対回路５１を備える。ここでも差動対回路５１は、入力端子＋ＩＮ，−ＩＮに加わる差動入力信号を差動増幅して、出力端子４２，４３からその信号を出力する構成となっており、第１実施形態のような計装アンプ１は設けられていない。本実施形態では、対になる定電流源Ｉ３，Ｉ４が定電流源対５６となり、対になる定電流源Ｉ６，Ｉ７が定電流源対５７となる。
【００８２】
差動対回路５１を構成するトランジスタＱ１，Ｑ２と、定電流源Ｉ３，Ｉ４，Ｉ５の接続は、第２実施形態の差動対回路４１と共通する。また、ＣＭＲＲ調整回路３１の構成も、第１実施形態や第２実施形態で説明したものと共通するが、ＣＭＲＲ調整回路３１のトランジスタＴｒ１，Ｔｒ２のエミッタは、差動対回路５１のトランジスタＱ１，Ｑ２のドレインに、それぞれ折り返しカスコード接続される。トランジスタＴｒ１，Ｔｒ２とトランジスタＱ１，Ｑ２は、異なる型のものが使用され、トランジスタＱ１，Ｑ２がＮ型またはＮＰＮ型であれば、トランジスタＴｒ１，Ｔｒ２はＰ型またはＰＮＰ型となり、トランジスタＱ１，Ｑ２がＰ型またはＰＮＰ型であれば、トランジスタＴｒ１，Ｔｒ２はＮ型またはＮＰＮ型となる。さらに、第１出力端子４２が接続するトランジスタＴｒ１のコレクタと電源電圧ＶSSラインとの間に定電流源Ｉ６を接続し、第２出力端子４３が接続するトランジスタＴｒ２のコレクタと電源電圧ＶSSラインとの間に定電流源Ｉ７を接続して、差動対回路５１が構成される。
【００８３】
トランジスタＱ１，Ｑ２のドレイン電圧を調整するＣＭＲＲ調整回路３１は、第１実施形態や第２実施形態と同様に、トランジスタＴｒ１とバイアス源３４との組み合わせと、トランジスタＴｒ２とバイアス源３５との組み合わせを有している。このように本実施形態の差動増幅回路５０は、差動対となるトランジスタＱ１，Ｑ２を含む差動対回路５１に、トランジスタＴｒ１，Ｔｒ２のベースを別々に接地したＣＭＲＲ調整回路３１が組み込まれ、差動対回路５１のトランジスタＱ１，Ｑ２に対して、ＣＭＲＲ調整回路３１のトランジスタＴｒ１，Ｔｒ２が折り返しカスコード接続される増幅回路ということができる。
【００８４】
本実施形態でもＣＭＲＲ調整回路３１は、対をなすトランジスタＴｒ１，Ｔｒ２に、対応するバイアス源３４，３５がそれぞれ個別のバイアス電圧を与える構成となっており、トランジスタＴｒ１のベースに与えるバイアス電圧を、バイアス源３４により可変調整することで、トランジスタＱ１のドレイン・ソース間電圧Ｖds1を調整でき、トランジスタＴｒ２のベースに与えるバイアス電圧を、別なバイアス源３５により可変調整することで、トランジスタＱ２のドレイン・ソース間電圧Ｖds2を調整できる。また、図１２で示したように、電流調整が可能な定電流源Ｉ１，Ｉ２を含むＣＭＲＲ調整回路３２を、ＣＭＲＲ調整回路３１の代わりに、若しくはＣＭＲＲ調整回路３１と共に設けてもよい。
【００８５】
本実施形態の差動増幅回路５０は、定電流源Ｉ３からの一定の電流Ｉo3が、トランジスタＴｒ１とトランジスタＱ１に分かれて流れ、定電流源Ｉ４からの一定の電流Ｉo4が、トランジスタＴｒ２とトランジスタＱ２に分かれて流れるが、トランジスタＴｒ１には定電流源Ｉ６からの一定の電流Ｉo6が流れ、トランジスタＴｒ２には定電流源Ｉ７からの一定の電流Ｉo7が流れているため、電流Ｉo3から電流Ｉo6を差し引いた一定量の電流が、トランジスタＱ１のドレイン・ソース間電流Ｉds1として流れ、電流Ｉo4から電流Ｉo7を差し引いた一定量の電流が、トランジスタＱ２のドレイン・ソース間電流Ｉds2として流れる。そのため、入力端子＋ＩＮからトランジスタＱ１のベースに印加する入力電圧に応じて、トランジスタＱ１のドレイン・ソース間電圧Ｖds1が発生し、入力端子−ＩＮからトランジスタＱ２のベースに印加する入力電圧に応じて、トランジスタＱ２のドレイン・ソース間電圧Ｖds2が発生する。ここで、第１トランジスタとなるトランジスタＱ１と、第２トランジスタとなるトランジスタＱ２は、入力端子＋ＩＮ，−ＩＮにそれぞれ印加した入力信号を受ける入力部に相当し、第１負荷となる定電流源Ｉ３と、第２負荷となる定電流源Ｉ４は、トランジスタＱ１，Ｑ２の負荷として設けられる負荷部に相当する。
【００８６】
トランジスタＱ１，Ｑ２のソースには共通の定電流源Ｉ５が接続されるため、トランジスタＱ１のドレイン・ソース間電流Ｉds1と、トランジスタＱ２のドレイン・ソース間電流Ｉds2を合計した電流量は、定電流源Ｉ５を流れる電流Ｉo5と等しくなるように制限される。したがって、入力端子＋ＩＮ，−ＩＮに印加される入力信号の電圧差に比例して、トランジスタＴｒ１のコレクタとトランジスタＴｒ２のコレクタとの間に電圧差が発生し、ここに接続する出力端子４２，４３から入力信号を差動増幅した信号が出力される。また差動増幅回路５０は、トランジスタＱ１，Ｑ２および定電流源Ｉ５からなる電圧増幅部と、トランジスタＴｒ１，Ｔｒ２および定電流源Ｉ６，Ｉ７からなる電流増幅部と、による二段構成となっているため、第２実施形態における一段構成の差動増幅回路４０と比較して、より大きなゲインを得ることができる。
【００８７】
さらに、上述の一連の動作において、トランジスタＱ１のドレイン・ソース間電圧Ｖds1と、トランジスタＱ２のドレイン・ソース間電圧Ｖds2は、予め差動増幅回路３０のＣＭＲＲが改善されるように、ＣＭＲＲ調整回路３１で適切に調整されている。したがって、入力端子＋ＩＮ，−ＩＮに印加される同相の入力信号は、ＣＭＲＲ調整回路３１により極力抑制される。
【００８８】
以上のように本実施形態でも、入力部としての一対のトランジスタＱ１，Ｑ２と、トランジスタＱ１，Ｑ２の負荷として設けられ、負荷部としての定電流源Ｉ１，Ｉ２とにより、定電流源Ｉ１にトランジスタＱ１を接続した第１出力部と、定電流源Ｉ２にトランジスタＱ２を接続した第２出力部とを備えた差動対回路５１を構成し、入力端子＋ＩＮ，−ＩＮからの差動入力信号を、第１出力部と第２出力部を含む差動対回路５１で差動増幅して出力する差動増幅回路５０において、トランジスタＱ１，Ｑの主端子となるドレイン・ソース間電圧Ｖds1，Ｖds2の少なくともいずれか一方を調整可能にするＣＭＲＲ調整回路３１、および／またはトランジスタＱ１，Ｑ２のドレイン電流となるドレイン・ソース間電流Ｉds1，Ｉds2の少なくともいずれか一方を調整可能にするＣＭＲＲ調整回路３２を設けている。
【００８９】
この場合、任意に選択したトランジスタＱ１，Ｑ２の特性に不整合があっても、差動増幅回路５０を実動作させる前に、トランジスタＱ１，Ｑ２のドレイン・ソース間電圧Ｖds1，Ｖds2の少なくともいずれか一方、および／またはトランジスタＱ１，Ｑ２のドレイン・ソース間電流Ｉds1，Ｉds2の少なくともいずれか一方を、ＣＭＲＲ調整回路３１，３２を利用して適切に微調整することができる。そのため、新規の回路技術により簡単な構成で無帰還での調整を行ない、ＣＭＲＲ特性を大きく改善することが可能な差動増幅回路５０を提供できる。
【００９０】
また、本実施形態の差動増幅回路５０は、対をなす第３トランジスタおよび第４トランジスタとなるトランジスタＴｒ１，Ｔｒ２に、それぞれ個別のバイアス電圧を与えるバイアス源３４，３５を備えたＣＭＲＲ調整回路３１を少なくとも有し、第１負荷となる一方の定電流源Ｉ３にトランジスタＱ１を接続し、第２負荷となる第２定電流源Ｉ４にトランジスタＱ２を接続し、トランジスタＱ１，Ｑ２に、ＣＭＲＲ調整回路３１のトランジスタＴｒ１，Ｔｒ２をそれぞれ折り返しカスコード接続して、差動対回路５１を構成する第１出力部からの出力信号と、第２出力部からの出力信号を、差動対信号として出力端子４２，４３から出力する構成としている。
【００９１】
この場合、トランジスタＱ１，Ｑ２にそれぞれ折り返しカスコード接続するトランジスタＴｒ１，Ｔｒ２を利用して、これに無帰還のバイアス源３４，３５を加えた簡単なＣＭＲＲ調整回路３１により、差動増幅回路５０のＣＭＲＲ特性を効果的に大きく改善することが可能になる。
【００９２】
［第４実施形態：折り返しカスコード＆変形スーパーソースフォロア］
図１７は、本発明の第４実施形態における差動増幅回路６０の回路図である。差動増幅回路６０は、第３実施形態で示した差動対回路５１とＣＭＲＲ調整回路３１に、定電流源Ｉ８，Ｉ９およびトランジスタＴｒ３，Ｔｒ４からなるスーパーフォロア回路６１を付加し、さらに、別な定電流源Ｉ１０，Ｉ１１を付加して構成される。ここでも差動対回路５１は、入力端子＋ＩＮ，−ＩＮに加わる差動入力信号を差動増幅して、出力端子４２，４３からその信号を出力する構成となっており、第１実施形態のような計装アンプ１は設けられていない。本実施形態では、対になる定電流源Ｉ３，Ｉ４が定電流源対６６となり、対になる定電流源Ｉ６，Ｉ７が定電流源対６７となり、対になる定電流源Ｉ８，Ｉ９が定電流源対６８となり、対になる定電流源Ｉ１０，Ｉ１１が定電流源対６９となる。
【００９３】
スーパーフォロア回路６１は、対をなす正極側エミッタフォロア６２と負極側エミッタフォロア６３とにより構成される。正極側エミッタフォロア６２は、電源電圧ＶDD，ＶSSのライン間に、定電流源Ｉ８とトランジスタＴｒ３のエミッタ−コレクタとを直列に接続し、トランジスタＴｒ３のベースに入力段のトランジスタＱ１のドレインを接続し、トランジスタＴｒ３のコレクタにトランジスタＱ１のソースを接続し、定電流源Ｉ８とトランジスタＴｒ３のエミッタとの接続点を、定電流源Ｉ３とトランジスタＴｒ１のエミッタとの接続点に繋いで構成される。同様に負極側エミッタフォロア６３は、定電流源Ｉ９とトランジスタＴｒ４のエミッタ−コレクタとを直列に接続し、トランジスタＴｒ４のベースに入力段のトランジスタＱ２のドレインを接続し、トランジスタＴｒ４のコレクタにトランジスタＱ２のソースを接続し、定電流源Ｉ９とトランジスタＴｒ４のエミッタとの接続点を、定電流源Ｉ４とトランジスタＴｒ２のエミッタとの接続点に繋いで構成される。
【００９４】
また、トランジスタＱ１，Ｑ２のドレインに一定の電流を供給するために、電源電圧ＶDDラインには定電流源Ｉ１０，Ｉ１１の一端が接続され、一方の定電流源Ｉ１０の他端には、トランジスタＴｒ３のベースとトランジスタＱ１のドレインとの接続点が接続され、もう一方の定電流源Ｉ１１の他端には、トランジスタＴｒ４のベースとトランジスタＱ２のドレインとの接続点が接続される。ここでは対をなすトランジスタＴｒ３，Ｔｒ４を、何れもＰＮＰ型のバイポーラトランジスタとして描いた関係で、スーパーフォロア回路６１が正極側エミッタフォロア６２と負極側エミッタフォロア６３で構成されるとしたが、トランジスタＴｒ３，Ｔｒ４がｐ型のユニポーラトランジスタであれば、スーパーフォロア回路６１はスーパーエミッタフォロアではなくスーパーソースフォロアとなる。
【００９５】
差動対回路５１は、差動入力信号が印加されるトランジスタＱ１，Ｑ２と、定電流源Ｉ３，Ｉ４との間に、スーパーフォロア回路６１と定電流源Ｉ１０，Ｉ１１を付加した関係で、一部の接続が第３実施形態とは異なる。但し、上述した以外の接続関係と、ＣＭＲＲ調整回路３１の構成は、第３実施形態と共通しており、ＣＭＲＲ調整回路３１のトランジスタＴｒ１，Ｔｒ２のエミッタは、スーパーフォロア回路６１のトランジスタＴｒ３，Ｔｒ４を介して、差動対回路５１のトランジスタＱ１，Ｑ２のドレインに、それぞれ折り返しカスコード接続される。トランジスタＴｒ１，Ｔｒ２とトランジスタＱ１，Ｑ２は、異なる型のものが使用され、トランジスタＱ１，Ｑ２がＮ型またはＮＰＮ型であれば、トランジスタＴｒ１，Ｔｒ２はＰ型またはＰＮＰ型となり、トランジスタＱ１，Ｑ２がＰ型またはＰＮＰ型であれば、トランジスタＴｒ１，Ｔｒ２はＮ型またはＮＰＮ型となる。
【００９６】
これによりスーパーフォロア回路６１は、トランジスタＱ１のゲート・ソース間電圧Ｖds1に応じて、トランジスタＱ１のドレイン・ソース間電流Ｉds1を制御する一方で、トランジスタＱ２の主端子間電圧Ｖds2に応じて、トランジスタＱ２のドレイン・ソース間電流Ｉds2を制御し、トランジスタＱ１，Ｑ２と定電流源Ｉ５，Ｉ１０，Ｉ１１とにより、入力端子＋ＩＮ，−ＩＮからトランジスタＱ１，Ｑ２のゲートにそれぞれ印加する入力信号を差動増幅した出力を、トランジスタＴｒ１，Ｔｒ２と定電流源Ｉ６，Ｉ７からなる後段の電流増幅部に、安定した動作で伝達するバッファ回路として機能する。
【００９７】
また、トランジスタＱ１，Ｑ２のドレイン電圧を調整するＣＭＲＲ調整回路３１は、第１実施形態や第２実施形態と同様に、トランジスタＴｒ１とバイアス源３４との組み合わせと、トランジスタＴｒ２とバイアス源３５との組み合わせを有している。図１２で示したように、電流調整が可能な定電流源Ｉ１，Ｉ２を含むＣＭＲＲ調整回路３２を、ＣＭＲＲ調整回路３１の代わりに、若しくはＣＭＲＲ調整回路３１と共に設けてもよい。
【００９８】
このように本実施形態の差動増幅回路６０は、差動対回路５１のトランジスタＱ１，Ｑ２に対して、ＣＭＲＲ調整回路３１のトランジスタＴｒ１，Ｔｒ２が、スーパーフォロア回路６１のトランジスタＴｒ３，Ｔｒ４を介して折り返しカスコード接続され、トランジスタＴｒ３，Ｔｒ４のベースとコレクタを、トランジスタＱ１，Ｑ２のドレインとソースにそれぞれ接続したスーパーフォロア回路６１が、ソースフォロアを変形した正極側エミッタフォロア６２と負極側エミッタフォロア６３で構成される、折り返しカスコードと変形スーパーソースフォロアを併用した増幅回路ということができる。
【００９９】
本実施形態の差動増幅回路６０は、定電流源Ｉ３からの一定の電流Ｉo3と、定電流源Ｉ８からの一定の電流Ｉo8が、トランジスタＴｒ１とトランジスタＴｒ３に分かれて流れ、定電流源Ｉ４からの一定の電流Ｉo4と、定電流源Ｉ９からの一定の電流Ｉo9が、トランジスタＴｒ２とトランジスタＴ４に分かれて流れるが、トランジスタＴｒ１には定電流源Ｉ６からの一定の電流Ｉo6が流れ、トランジスタＴｒ２には定電流源Ｉ７からの一定の電流Ｉo7が流れているため、電流Ｉo3から電流Ｉo6を差し引いて、これに電流Ｉo8を加えた一定量の電流が、トランジスタＴｒ３のエミッタ・コレクタ間に流れ、電流Ｉo4から電流Ｉo7を差し引いて、これに電流Ｉo9を加えた一定量の電流が、トランジスタＴｒ4のエミッタ・コレクタ間に流れる。一方、トランジスタＱ１のドレイン・ソース間電流Ｉds1は、定電流源Ｉ１０から一定の電流Ｉo10に、トランジスタＴｒ３のベース電流を加えたものとなり、トランジスタＱ２のドレイン・ソース間電流Ｉds2は、定電流源Ｉ１１から一定の電流Ｉo11に、トランジスタＴｒ4のベース電流を加えたものとなる。そのため、入力端子＋ＩＮからトランジスタＱ１のベースに印加する入力電圧に応じて、トランジスタＱ１のドレイン・ソース間電圧Ｖds1が発生し、入力端子−ＩＮからトランジスタＱ２のベースに印加する入力電圧に応じて、トランジスタＱ２のドレイン・ソース間電圧Ｖds2が発生する。ここで、第１トランジスタとなるトランジスタＱ１と、第２トランジスタとなるトランジスタＱ２は、入力端子＋ＩＮ，−ＩＮにそれぞれ印加した入力信号を受ける入力部に相当し、第１負荷となる定電流源Ｉ１０と、第２負荷となる定電流源Ｉ１１は、トランジスタＱ１，Ｑ２の負荷として設けられる負荷部に相当する。
【０１００】
トランジスタＱ１，Ｑ２のソースと、トランジスタＴｒ3，Ｔｒ4のコレクタには、共通の定電流源Ｉ５が接続されるため、トランジスタＱ１，Ｑ２のドレイン・ソース間電流Ｉds1，Ｉds2の他に、トランジスタＴｒ3，Ｔｒ4のエミッタ・コレクタ間電流を合計した電流量は、定電流源Ｉ５を流れる電流Ｉo5と等しくなるように制限される。したがって、入力端子＋ＩＮ，−ＩＮに印加される入力信号の電圧差に比例した差動増幅の出力を、スーパーフォロア回路６１がほぼそのまま伝達して、トランジスタＴｒ１のコレクタとトランジスタＴｒ２のコレクタとの間に電圧差を発生させることで、出力端子４２，４３から入力信号を差動増幅した信号が出力される。ここでも差動増幅回路６０は、トランジスタＱ１，Ｑ２および定電流源Ｉ５からなる電圧増幅部と、トランジスタＴｒ１，Ｔｒ２および定電流源Ｉ６，Ｉ７からなる電流増幅部と、による二段構成となっているため、より大きなゲインを得ることができる。さらに、スーパーフォロア回路６１を組み込むことで、差動増幅回路６０としての動作を安定化させて、その動作範囲を広げることが可能になる。
【０１０１】
さらに、上述の一連の動作において、トランジスタＱ１のドレイン・ソース間電圧Ｖds1と、トランジスタＱ２のドレイン・ソース間電圧Ｖds2は、予め差動増幅回路３０のＣＭＲＲが改善されるように、ＣＭＲＲ調整回路３１で適切に調整されている。したがって、入力端子＋ＩＮ，−ＩＮに印加される同相の入力信号は、ＣＭＲＲ調整回路３１により極力抑制される。
【０１０２】
以上のように本実施形態でも、入力部としての一対のトランジスタＱ１，Ｑ２と、トランジスタＱ１，Ｑ２の負荷として設けられ、負荷部としての定電流源Ｉ１，Ｉ２とにより、定電流源Ｉ１にトランジスタＱ１を接続した第１出力部と、定電流源Ｉ２にトランジスタＱ２を接続した第２出力部とを備えた差動対回路５１を構成し、入力端子＋ＩＮ，−ＩＮからの差動入力信号を、第１出力部と第２出力部を含む差動対回路６１で差動増幅して出力する差動増幅回路６０において、トランジスタＱ１，Ｑの主端子となるドレイン・ソース間電圧Ｖds1，Ｖds2の少なくともいずれか一方を調整可能にするＣＭＲＲ調整回路３１、および／またはトランジスタＱ１，Ｑ２のドレイン電流となるドレイン・ソース間電流Ｉds1，Ｉds2の少なくともいずれか一方を調整可能にするＣＭＲＲ調整回路３２を設けている。
【０１０３】
この場合、任意に選択したトランジスタＱ１，Ｑ２の特性に不整合があっても、差動増幅回路６０を実動作させる前に、トランジスタＱ１，Ｑ２のドレイン・ソース間電圧Ｖds1，Ｖds2の少なくともいずれか一方、および／またはトランジスタＱ１，Ｑ２のドレイン・ソース間電流Ｉds1，Ｉds2の少なくともいずれか一方を、ＣＭＲＲ調整回路３１，３２を利用して適切に微調整することができる。そのため、新規の回路技術により簡単な構成で無帰還での調整を行ない、ＣＭＲＲ特性を大きく改善することが可能な差動増幅回路６０を提供できる。
【０１０４】
また、本実施形態の差動増幅回路６０は、対をなす第３トランジスタおよび第４トランジスタとなるトランジスタＴｒ１，Ｔｒ２に、それぞれ個別のバイアス電圧を与えるバイアス源３４，３５を備えたＣＭＲＲ調整回路３１を少なくとも有し、第１負荷となる一方の定電流源Ｉ１０にトランジスタＱ１を接続し、第２負荷となる第２定電流源Ｉ１１にトランジスタＱ２を接続し、トランジスタＱ１，Ｑ２に、ＣＭＲＲ調整回路３１のトランジスタＴｒ１，Ｔｒ２をそれぞれ折り返しカスコード接続して、差動対回路５１を構成する第１出力部からの出力信号と、第２出力部からの出力信号を、差動対信号として出力端子４２，４３から出力する構成としている。
【０１０５】
この場合、トランジスタＱ１，Ｑ２にそれぞれ折り返しカスコード接続するトランジスタＴｒ１，Ｔｒ２を利用して、これに無帰還のバイアス源３４，３５を加えた簡単なＣＭＲＲ調整回路３１により、差動増幅回路５０のＣＭＲＲ特性を効果的に大きく改善することが可能になる。
【０１０６】
さらに本実施形態では、トランジスタＱ１のドレイン・ソース間電圧Ｖds1に応じて、トランジスタＱ１のドレイン・ソース間電流Ｉds1を制御し、トランジスタのＱ２のドレイン・ソース間電圧Ｖds2に応じて、トランジスタＱ２のドレイン・ソース間電流Ｉds2を制御するスーパーフォロア回路６１を付加して構成される。スーパーフォロア回路６１は、インバーテッドダーリントンまたはスーパーソースフォロアの何れであってもよい。
【０１０７】
この場合、トランジスタＱ１，Ｑ２にスーパーソースフォロア回路やインバーテッドダーリントン回路をそれぞれ付加することで、差動増幅回路６０としての動作範囲を拡張することができる。
【０１０８】
［第５実施形態：ブートストラップ回路］
上述の差動増幅回路３０，４０，５０，６０は、何れも帰還回路を有しない無帰還技術で、ＣＭＲＲの改善を実現している。したがって、何らかの電圧や電流を監視して、その監視結果をトランジスタＱ１，Ｑ２の動作に反映させる負帰還のように、系の安定性を気にする必要がない。一方、系の安定性がある程度確保できるならば、帰還回路を有する帰還技術への応用も考えられる。図１８は、そうした帰還回路として、ブートストラップ回路７１を組み込んだ本発明の第５実施形態における差動増幅回路７０の回路構成を示している。ここでの差動増幅回路７０は、第１実施形態で示した上述のソースフォロア型の増幅回路に、ＣＭＲＲ調整回路３１を含んだブートストラップ回路７１を付加して構成される。
【０１０９】
ブートストラップ回路７１は、何れも対をなすトランジスタＱｂ１，Ｑｂ２と、トランジスタＱｂ３，Ｑｂ４と、定電流源Ｉｂ１，Ｉｂ２と、により構成される。また、計装アンプ１とフォロア回路１０は、第１実施形態で説明したものと同じであり、正極側ソースフォロア１１を構成するトランジスタＱ１のソースと定電流源Ｉ１との接続点が、計装アンプ１の非反転入力端子に接続され、負極側ソースフォロア１２を構成するトランジスタＱ２のソースと定電流源Ｉ２との接続点が、計装アンプ１の反転入力端子に接続される。トランジスタＱ１，Ｑ２をｎ型のＪＦＥＴとした関係で、トランジスタＱｂ１，Ｑｂ２はｐ型のＪＦＥＴを使用し、トランジスタＱｂ３，Ｑｂ４はｎｐｎ型のバイポーラトランジスタを使用している。
【０１１０】
電源電圧ＶDD，ＶSSのライン間には、定電流源Ｉｂ１とＣＭＲＲ調整回路３１の一方の定電圧源Ｖ１と、トランジスタＱｂ１のソース・ドレインが順に直列に接続され、また定電流源Ｉｂ２とＣＭＲＲ調整回路３１のもう一方の定電圧源Ｖ２と、トランジスタＱｂ２のソース・ドレインが順に直列に接続される。これとは別に、電源電圧ＶDD，ＶSSのライン間には、トランジスタＱｂ３のコレクタ・エミッタと、トランジスタＱ１のドレイン・ソースと、定電流源Ｉ１が順に直列に接続され、またトランジスタＱｂ４のコレクタ・エミッタと、トランジスタＱ２のドレイン・ソースと、定電流源Ｉ２が順に直列に接続される。トランジスタＱｂ３のベースは、定電流源Ｉｂ１と定電圧源Ｖ１との接続点に繋がれており、またトランジスタＱｂ４のベースは、定電流源Ｉｂ２と定電圧源Ｖ２との接続点に繋がれている。そのため、トランジスタＱ１のソース電圧に応じた電圧が、トランジスタＱｂ１のソース・ドレイン間に発生し、この電圧に定電圧源Ｖ１の調整電圧を加えたものが、トランジスタＱｂ３を介してトランジスタＱ１のドレインにフィードバックされ、同様にトランジスタＱ２のソース電圧に応じた電圧が、トランジスタＱｂ２のソース・ドレイン間に発生し、この電圧に定電圧源Ｖ２の調整電圧を加えたものが、トランジスタＱｂ３を介してトランジスタＱ２のドレインにフィードバックされる構成となっている。
【０１１１】
ブートストラップ回路７１を除く差動増幅回路７０の各部の構成は、第１実施形態の差動増幅回路３０と共通するため、重複する説明は省略する。ＣＭＲＲ調整回路３１は２つの定電圧源Ｖ１，Ｖ２で示されているが、上述したトランジスタＴｒ１，Ｔｒ２とバイアス源３４，３５との組み合わせで構成してもよい。また、電流調整が可能な定電流源Ｉ１，Ｉ２を含むＣＭＲＲ調整回路３２を、ＣＭＲＲ調整回路３１の代わりに、若しくはＣＭＲＲ調整回路３１と共に設けてもよい。本実施形態では、対になる定電流源Ｉ１，Ｉ２が定電流源対７６となり、対になる定電流源Ｉｂ１，Ｉｂ２が定電流源対７７となる。
【０１１２】
そして本実施形態でも、入力端子＋ＩＮ，−ＩＮに加わる入力信号の電圧に追従して、正極側ソースフォロア１１からの出力信号の電圧と、負極側ソースフォロア１２からの出力信号の電圧が、差動増幅回路３０の出力部となる計装アンプ１の非反転入力端子と反転入力端子にそれぞれ印加され、これらを差動増幅した信号が計装アンプ１の出力端子から出力される。
【０１１３】
この一連の動作で、入力端子＋ＩＮに印加する入力信号に応じて発生するトランジスタＱ１のソース電圧が、ブートストラップ回路７１を構成する２個のトランジスタＱｂ１，Ｑｂ３により、トランジスタＱ１のドレイン側にフィードバックされるため、予め定電圧源Ｖ１により微調整されたトランジスタＱ１のドレイン・ソース間電圧Ｖds1は、一定の値に保たれる。同様に入力端子−ＩＮに印加する入力信号に応じて発生するトランジスタＱ２のソース電圧が、ブートストラップ回路７１を構成する別な２個のトランジスタＱｂ２，Ｑｂ４により、トランジスタＱ２のドレイン側にフィードバックされるため、予め定電圧源Ｖ２により微調整されたトランジスタＱ２のドレイン・ソース間電圧Ｖds2は、一定の値に保たれる。そのため、ＣＭＲＲ調整回路３１で大きく改善された差動増幅回路７０のＣＭＲＲ特性を、ブートストラップ回路７１によりさらに改善することが可能になる。
【０１１４】
本実施形態ではソースフォロアを元にブートストラップ回路７１を適用する例を挙げたが、これまで挙げたソースフォロア回路以外のこれまで挙げてきた回路に対しても、第１トランジスタ及び第２トランジスタに対してブートストラップ回路７１を同様に構成することも可能である。
【０１１５】
以上のように本実施形態は、トランジスタＱ１，Ｑ２のドレイン・ソース間電圧Ｖds1，Ｖds2の少なくともいずれか一方を調整可能にするＣＭＲＲ調整回路３１、および／またはトランジスタＱ１，Ｑ２のドレイン・ソース間電流Ｉds1，Ｉds2の少なくともいずれか一方を調整可能にするＣＭＲＲ調整回路３２を設けた差動増幅回路７０において、トランジスタＱ１のドレイン・ソース間電圧Ｖds1と、トランジスタＱ２のドレイン・ソース間電圧Ｖds2を、それぞれ一定に保つブートストラップ回路７１を設けている。ブートストラップ回路７１は、図１８に示すようなソースフォロア型以外の各種増幅回路にも適用できる。
【０１１６】
この場合、ＣＭＲＲ調整回路３１，３２による微調整に加えて、ブートストラップ回路７１によるトランジスタＱ１，Ｑ２への負帰還制御により、ＣＭＲＲ特性をさらに大きく改善することが可能になる。
【０１１７】
［各実施形態共通：バイアス源］
次に、上述の各実施形態に共通して、バイアス源３４，３５の具体的な回路構成の例を、図１９〜図２１にそれぞれ示す。但し、バイアス源３４，３５の回路構成は、これらの図示したものに限定されない。
【０１１８】
図１９に示すバイアス源３４，３５は、ポテンショメータのような調整用の半固定抵抗を有しない回路構成である。バイアス源３４，３５は何れも、定電圧源８１と、定電圧源８１の両端間に接続する分圧用の抵抗８２，８３とからなり、抵抗８２，８３の接続点に端子ＢＩＡＳが接続される。そしてバイアス源３４の場合は、端子ＢＩＡＳをトランジスタＴｒ１のベースに接続することで、定電圧源８１の電圧を分圧したバイアス電圧がトランジスタＴｒ１のベースに印加され、バイアス源３５の場合には、端子ＢＩＡＳをトランジスタＴｒ２のベースに接続することで、定電圧源８１の電圧を分圧したバイアス電圧がトランジスタＴｒ２のベースに印加される。
【０１１９】
バイアス電圧の微調整は、例えば定電圧源８１を電圧出力型のＤＡコンバータで構成すれば実現できる。代わりに、抵抗８２，８３の何れかをトリマブル抵抗で構成してもよく、レーザー光をトリマブル抵抗に照射すれば、抵抗８２，８３の抵抗値を微調整できる。
【０１２０】
図２０と図２１に示すバイアス源３４，３５は、何れも調整用のポテンショメータと抵抗とを組み合わせた回路構成である。図２０では、図１９で示した定電圧源８１と分圧用の抵抗８２，８３とにより、抵抗８２，８３の接続点に端子ＢＩＡＳ１を接続したバイアス源３４に加えて、定電圧源８１の両端間にポテンショメータ８４の両抵抗端子を接続し、ポテンショメータ８４の可変接点に端子ＢＩＡＳ２を接続したバイアス源３５を組み合わせて構成される。バイアス源３４の端子ＢＩＡＳ１はトランジスタＴｒ１のベースに接続され、バイアス源３５の端子ＢＩＡＳ２はトランジスタＴｒ２のベースに接続されるが、トランジスタＴｒ１，Ｔｒ２の接続は逆であっても構わない。
【０１２１】
そしてここでは、定電圧源８１の電圧を抵抗８２，８３で分圧したバイアス電圧が、端子ＢＩＡＳ１からトランジスタＴｒ１のベースに印加されるのに対し、ポテンショメータ８４の可変接点の位置に応じて、定電圧源８１の電圧をポテンショメータ８４で分圧したバイアス電圧が、端子ＢＩＡＳ２からトランジスタＴｒ２のベースに印加される。したがって、片方の端子ＢＩＡＳ１からのバイアス電圧を、例えば上述したＤＡコンバータやトリマブル抵抗で予め調整させた後に、もう片方の端子ＢＩＡＳ２からのバイアス電圧を、ポテンショメータ８４で調整（いわゆる片調整）することができ、それぞれのバイアス電圧を単独で調整して、ＣＭＲＲの改善精度を高めることが可能になる。
【０１２２】
図２１では、定電圧源８１の両端間に抵抗８５と、ポテンショメータ８７の一方の抵抗端子から可変接点までの抵抗と、抵抗８８の直列回路を接続し、抵抗８５とポテンショメータ８７の一方の抵抗端子との間の接続点に、トランジスタＴｒ１のベースに接続する端子ＢＩＡＳ１を接続してバイアス源３４を構成し、定電圧源８１の両端間に抵抗８６と、ポテンショメータ８７の他方の抵抗端子から可変接点までの抵抗と、抵抗８８の直列回路を接続し、抵抗８６とポテンショメータ８７の一方の抵抗端子との間の接続点に、トランジスタＴｒ２のベースに接続する端子ＢＩＡＳ２を接続してバイアス源３５を構成している。ここでも、トランジスタＴｒ１，Ｔｒ２の接続は逆であっても構わない。
【０１２３】
そしてここでは、ポテンショメータ８７の可変接点の位置に応じて、定電圧源８１の電圧を、抵抗８５と、ポテンショメータ８７の一方の抵抗端子から可変接点までの抵抗と，抵抗８８で分圧したバイアス電圧が、端子ＢＩＡＳ１からトランジスタＴｒ１のベースに印加されるのに対し、定電圧源８１の電圧を、抵抗８６と、ポテンショメータ８７の他方の抵抗端子から可変接点までの抵抗と，抵抗８８で分圧したバイアス電圧が、端子ＢＩＡＳ２からトランジスタＴｒ２のベースに印加される。したがって、ポテンショメータ８７の可変接点の位置を調整して、片方の端子ＢＩＡＳ１からのバイアス電圧を上昇させると、もう片方の端子ＢＩＡＳ２からのバイアス電圧を低下させ、逆に片方の端子ＢＩＡＳ１からのバイアス電圧を低下させると、もう片方の端子ＢＩＡＳ２からのバイアス電圧を上昇させて、両方のバイアス電圧をポテンショメータ８７で同時に調整（いわゆる両調整）することができ、ＣＭＲＲ改善のための調整時間を短縮することが可能となる。
【０１２４】
本実施形態では、こうしたバイアス源３４，３５とトランジスタＴｒ１，Ｔｒ２とを含むＣＭＲＲ調整回路３１により、配線基板にデバイスを実装した後の実回路上での調整が可能になるため、事前に部品を選別する工程を簡略化し、または工程の廃止が可能となる。選別では不良判定となるようなデバイスでも、調整により使用できる水準に改善できる場合があり、選別による廃棄コストの増加が抑えられる。
【０１２５】
また、各バイアス電圧の微調整についても、図２０や図２１に示すポテンショメータと抵抗との組み合わせで容易に実現でき、図１９のようなＤＡコンバータなどを使用してもよい。上述のトリマブル抵抗やポテンショメータは、トリミングで抵抗値を微調整できるため、集積回路への提供も現実的なものとなる。
【０１２６】
さらに、バイアス源３４とトランジスタＴｒ１により実現している電圧の調整部９１や、バイアス源３５とトランジスタＴｒ２により実現している電圧の調整部９２は、図２２のような各種回路構成も考えられる。
【０１２７】
まず、図２２（Ａ）のように、電圧の調整部９１，９２を単純に調整用の抵抗９３，９４にそれぞれ置き換えることにより、経路を流れる電流が定電流源で一定となっている部分では、抵抗９３，９４による電圧降下が一定となり、電圧値の調整が可能となる。この抵抗９３，９４にＰＮダイオード９５，９６をそれぞれ直列に接続した図２２（Ｂ）に示す電圧の調整部９１，９２や、抵抗９３，９４にツェナーダイオード９７，９８をそれぞれ直列に接続した図２２（Ｃ）に示す電圧の調整部９１，９２のように、これらのダイオード９５，９６，９７，９８に一定電圧を分担させる構成も考えられる。
【０１２８】
また、シャントレギュレータ１０１，１０２と抵抗１０３，１０４を組み合わせて、シャントレギュレータ１０１，１０２のリファレンス電圧を抵抗１０３，１０４で調整する図２２（Ｄ）のような電圧の調整部９１，９２でも、実現可能である。
【０１２９】
何れの例でも、調整用の可変抵抗９３，９４，１０３，１０４は、対になっている電圧の調整部９１，９２の両方に設けてもよいし、何れか一方に設けるようにしてもよい。
【０１３０】
［各実施形態共通：定電流源］
電源電圧ＶSS側の対となる定電流源、すなわち上述した定電流源対３６，５７，６７，７６は例えば、図２３のような構成が考えられる。図中、ここでは全ての定電流源対３６，５７，６７，７６に共通して、対となる一方の定電流源を符号Ｉ１とし、他方の定電流源を符号Ｉ２とする。
【０１３１】
市販の定電流源ＩＣをそのまま使用することも可能だが、電圧源と抵抗を直列に接続した回路は、ミルマンの定理からわかるように、出力抵抗が有限の電流源と同等の動作をするため、出力抵抗が有限であることにより、出力抵抗が無限大の理想的な定電流源に対して利得が減少するなどの影響はあるものの、本願の回路中において定電流源として示している部分を、図２３（Ａ）のように調整用の抵抗１１１，１１２で代用することも可能である。
【０１３２】
また、トランジスタ１１３，１１４，１１５と抵抗１１６，１１７，１１８により、定電流源１１９と同じ電流を定電流源Ｉ１，Ｉ２に流すようにする図２３（Ｂ）のようなカレントミラー回路や、トランジスタ１２１，１２２や抵抗１２３，１２４に演算増幅器１２５，１２６を組み合わせて使用し、電源電圧ＶDD，ＶSSライン間に抵抗１２７とツェナーダイオード１２８とによる基準電圧生成回路を接続することにより、演算増幅器１２５，１２６の非反転入力端子に印加する基準電圧に応じた電流を、定電流源Ｉ１，Ｉ２に流すようにする図２３（Ｃ）のようなカレントミラー回路を構成し、それぞれに調整用の可変できる抵抗１１７，１１８，１２３，１２４を設けることで、定電流源Ｉ１，Ｉ２の電流値の調整をそれぞれ行えるようにすることも可能である。調整用の可変要素である抵抗１１１，１１２，１１７，１１８，１２３，１２４は、対になっている定電流源Ｉ１，Ｉ２の両方に設けてもよいし、何れか一方に設けるようにしてもよい。
【０１３３】
何れの場合も、対になっていない電流源、すなわち上述した定電流源Ｉ５は、示した回路のうちの一方のみ（図２３に示す定電流源Ｉ１または定電流源Ｉ２）を使用すればよい。
【０１３４】
電源電圧ＶDD側の対となる定電流源、すなわち上述した定電流源対４１，５６，６６，６８，７７も、電源電圧ＶSS側で示した例に対して、極性が変わることによる図２４のような置き換えはあるものの、考え方は電源電圧ＶSSの場合と同様な回路構成で実現できる。
【０１３５】
［むすび］
なお、本発明は上述した各実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々の変更可能である。上述した全ての「トランジスタ」は、ユニポーラトランジスタ或いはバイポーラトランジスタの何れであっても構わない。したがって、ユニポーラトランジスタの主端子である「ソース」と「ドレイン」は、バイポーラトランジスタの主端子である「エミッタ」と「コレクタ」に置き換えることができ、ユニポーラトランジスタの制御端子である「ゲート」は、バイポーラトランジスタの制御端子である「ベース」に置き換えることができる。
【符号の説明】
【０１３６】
１１  正極側ソースフォロア（第１フォロア）
１２  負極側ソースフォロア（第２フォロア）
３０  差動増幅回路（増幅回路）
３１，３２  ＣＭＲＲ調整回路
３４，３５  バイアス源
４０  差動増幅回路（増幅回路）
４１  差動対回路（第１出力部、第２出力部）
５０  差動増幅回路（増幅回路）
５１  差動対回路（第１出力部、第２出力部）
６０  差動増幅回路（増幅回路）
６１  スーパーフォロア回路
７１  ブートストラップ回路
Ｉ１  定電流源（負荷部、第１負荷）
Ｉ２  定電流源（負荷部、第２負荷）
Ｉ３  定電流源（負荷部、第１負荷）
Ｉ４  定電流源（負荷部、第２負荷）
Ｉ１０  定電流源（負荷部、第１負荷）
Ｉ１１  定電流源（負荷部、第２負荷）
Ｔｒ１  トランジスタ（第３トランジスタ）
Ｔｒ２  トランジスタ（第４トランジスタ）
Ｑ１  トランジスタ（入力部、第１トランジスタ）
Ｑ２  トランジスタ（入力部、第２トランジスタ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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