(57)【要約】【課題】小型化が可能なデータラッチ回路及び半導体記憶装置を提供する。【解決手段】データラッチ回路は、第１のｎチャネル形トランジスタと、第１のｐチャネル形トランジスタと、を備える。前記第１のｎチャネル形トランジスタのゲートと前記第１のｐチャネル形トランジスタのゲートは共通である。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１のｎチャネル形トランジスタと、
第１のｐチャネル形トランジスタと、
を備え、
前記第１のｎチャネル形トランジスタのゲートと前記第１のｐチャネル形トランジスタのゲートは共通であるデータラッチ回路。
【請求項２】
前記第１のｎチャネル形トランジスタがドライバであり、前記第１のｐチャネル形トランジスタがロードである請求項１記載のデータラッチ回路。
【請求項３】
前記ゲートの形状はクランク状である請求項１または２に記載のデータラッチ回路。
【請求項４】
第２のｎチャネル形トランジスタと、
第３のｎチャネル形トランジスタと、
第４のｎチャネル形トランジスタと、
第２のｐチャネル形トランジスタと、
をさらに備え、
前記第２のｎチャネル形トランジスタのゲートと前記第２のｐチャネル形トランジスタのゲートは共通であり、
前記第３のｎチャネル形トランジスタのソース・ドレインの一方は、前記第２のｎチャネル形トランジスタのゲート及び前記第２のｐチャネル形トランジスタのゲート、並びに、前記第１のｎチャネル形トランジスタのソース・ドレインの一方及び前記第１のｐチャネル形トランジスタのソース・ドレインの一方に接続されており、前記第３のｎチャネル形トランジスタのソース・ドレインの他方はセンスアンプに接続されており、
前記第４のｎチャネル形トランジスタのソース・ドレインの一方は、前記第１のｎチャネル形トランジスタのゲート及び前記第１のｐチャネル形トランジスタのゲート、並びに、前記第２のｎチャネル形トランジスタのソース・ドレインの一方及び前記第２のｐチャネル形トランジスタのソース・ドレインの一方に接続されており、前記第４のｎチャネル形トランジスタのソース・ドレインの他方は前記センスアンプに接続されており、
前記第１のｐチャネル形トランジスタのソース・ドレインの他方及び前記第２のｐチャネル形トランジスタのソース・ドレインの他方には、第１基準電位が印加可能であり、
前記第１のｎチャネル形トランジスタのソース・ドレインの他方及び前記第２のｎチャネル形トランジスタのソース・ドレインの他方には、第２基準電位が印加される請求項１〜３のいずれか１つに記載のデータラッチ回路。
【請求項５】
センスアンプと、
請求項１〜４のいずれか１つに記載のデータラッチ回路と、
相互に離隔して積層された複数の電極膜と、
前記複数の電極膜を貫通する半導体部材と、
前記電極膜と前記半導体部材との間に設けられた電荷蓄積部材と、
前記半導体部材に接続されたソース線と、
前記半導体部材と前記センスアンプとの間に接続されたビット線と、
を備えた半導体記憶装置。
【請求項６】
前記センスアンプ及び前記データラッチ回路は、第１の基板に設けられており、
前記複数の電極膜、前記半導体部材、前記電荷蓄積部材、前記ソース線及び前記ビット線は、第２の基板に設けられており、
前記第１の基板と前記第２の基板は相互に貼り合わされている請求項５記載の半導体記憶装置。
【請求項７】
第１のセンスアンプ回路と、
第２のセンスアンプ回路と、
を備え、
前記第１のセンスアンプ回路、及び、前記第２のセンスアンプ回路は、それぞれ、ｎチャネル形トランジスタを含むデータラッチ回路を有し、
前記第１のセンスアンプ回路の前記ｎチャネル形トランジスタのゲートと前記第２のセンスアンプ回路の前記ｎチャネル形トランジスタのゲートは共通である半導体記憶装置。
【請求項８】
前記第１のセンスアンプ回路の前記ｎチャネル形トランジスタ及び前記第２のセンスアンプ回路の前記ｎチャネル形トランジスタはトランスファゲートである請求項７記載の半導体記憶装置。
【請求項９】
相互に離隔して積層された複数の電極膜と、
前記複数の電極膜を貫通する半導体部材と、
前記電極膜と前記半導体部材との間に設けられた電荷蓄積部材と、
前記半導体部材に接続されたソース線と、
前記半導体部材を前記第１のセンスアンプ回路及び前記第２のセンスアンプ回路に接続するビット線と、
をさらに備えた請求項７または８に記載の半導体記憶装置。
【請求項１０】
前記第１のセンスアンプ回路及び前記第２のセンスアンプ回路は、第１の基板に形成されており、
前記複数の電極膜、前記半導体部材、前記電荷蓄積部材、前記ソース線及び前記ビット線は、第２の基板に形成されており、
前記第１の基板と前記第２の基板は相互に貼り合わされている請求項９記載の半導体記憶装置。
【請求項１１】
第１の半導体基板と、
前記第１の半導体基板上に設けられたｎウェルと、
前記第１の半導体基板上に設けられ、前記ｎウェルと第１方向に隣り合って配列されたｐウェルと、
前記ｎウェル上に設けられ、前記第１方向と交差する第２方向に沿って配列された第１〜第６のｐ形層と、
前記ｐウェル上に設けられ、前記第２方向に沿って配列された第１〜第５のｎ形層と、
前記ｎウェルにおける前記第１のｐ形層と前記第２のｐ形層との間の部分の直上域に設けられた第１のゲートと、
前記ｐウェルにおける前記第１のｎ形層と前記第２のｎ形層との間の部分の直上域に設けられた第２のゲートと、
前記ｎウェルにおける前記第２のｐ形層と前記第３のｐ形層との間の部分の直上域、及び、前記ｐウェルにおける前記第２のｎ形層と前記第３のｎ形層との間の部分の直上域に設けられた第３のゲートと、
前記ｎウェルにおける前記第４のｐ形層と前記第５のｐ形層との間の部分の直上域、及び、前記ｐウェルにおける前記第３のｎ形層と前記第４のｎ形層との間の部分の直上域に設けられた第４のゲートと、
前記ｎウェルにおける前記第５のｐ形層と前記第６のｐ形層との間の部分の直上域に設けられた第５のゲートと、
前記ｐウェルにおける前記第４のｎ形層と前記第５のｎ形層との間の部分の直上域に設けられた第６のゲートと、
を備えたデータラッチ回路。
【請求項１２】
前記第３のゲートの形状及び前記第４のゲートの形状は、クランク状である請求項１１記載のデータラッチ回路。
【請求項１３】
前記第３のｐ形層と前記第４のｐ形層の間に設けられた絶縁層をさらに備えた請求項１１または１２に記載のデータラッチ回路。
【請求項１４】
下端が前記第３のｐ形層に接続された第１のコンタクトと、
下端が前記第２のｎ形層に接続された第２のコンタクトと、
下端が前記第４のゲートに接続された第３のコンタクトと、
下端が前記第３のゲートに接続された第４のコンタクトと、
下端が前記第４のｎ形層に接続された第５のコンタクトと、
下端が前記第４のｐ形層に接続された第６のコンタクトと、
をさらに備え、
前記第１コンタクトと前記第６コンタクトは前記第２方向に配列され、前記第２コンタクトと前記第５コンタクトは前記第２方向に配列された請求項１１〜１３のいずれか１つに記載のデータラッチ回路。
【請求項１５】
請求項１１〜１４のいずれか１つに記載の複数のデータラッチ回路と、
センスアンプと、
第１基準電位が印加される第７のコンタクトと、
第２基準電位が印加され、前記第３のｎ形層に接続された第８のコンタクトと、
前記センスアンプに接続された第９のコンタクトと、
を備え、
前記複数のデータラッチ回路は、前記第１方向及び前記第２方向に沿ってマトリクス状に配列されており、
前記第１方向において隣り合う前記データラッチ回路は、レイアウトが相互に鏡像であり、
前記第２方向に沿って一列に配列された前記データラッチ回路は、レイアウトが相互に同じであり、
前記第１方向において隣り合う前記データラッチ回路間で、前記第１のゲートは共通であり、前記第５のゲートは共通であり
前記第１方向において隣り合う前記データラッチ回路間で、前記第２のゲートは共通であり、前記第６のゲートは共通であり、
前記第２方向において隣り合う前記データラッチ間において、前記第１のｐ形層と前記第６のｐ形層は連続しており、前記第７のコンタクトに接続されており、前記第１のｎ形層と前記第５のｎ形層は連続しており、前記第９のコンタクトに接続されている半導体記憶装置。
【請求項１６】
前記第１の半導体基板に貼り合わされた第２の半導体基板と、
前記第２の半導体基板上に設けられたソース線と、
前記ソース線上に設けられ、相互に離隔して積層された複数の電極膜と、
前記複数の電極膜を貫通し、前記ソース線に接続された半導体部材と、
前記電極膜と前記半導体部材との間に設けられた電荷蓄積部材と、
前記複数の電極膜上に設けられ、前記半導体部材に接続されたビット線と、
をさらに備え、
前記ビット線は前記センスアンプに接続可能である請求項１５記載の半導体記憶装置。
【請求項１７】
第１の半導体基板と、
前記第１の半導体基板上に設けられた第１のｐウェルと、
前記第１の半導体基板上に設けられ、前記第１のｐウェルと第１方向に離隔した第２のｐウェルと、
前記第１の半導体基板上に設けられ、前記第１のｐウェルと前記第２のｐウェルとの間に配置されたｎウェルと、
前記第１のｐウェル上に設けられ、前記第１方向と交差する第２方向に沿って配列された第１〜第３のｎ形層と、
前記第２のｐウェル上に設けられ、前記第２方向に沿って配列された第４〜第６のｎ形層と、
前記ｎウェル上に設けられ、前記第２方向に沿って配列された第１及び第２のｐ形層と、
前記ｎウェル上に設けられ、前記第２方向に沿って配列された第３及び第４のｐ形層と、
前記第１のｐウェルにおける前記第１のｎ形層と前記第２のｎ形層との間の部分の直上域に設けられた第１のゲートと、
前記第１のｐウェルにおける前記第２のｎ形層と前記第３のｎ形層との間の部分の直上域、及び、前記ｎウェルにおける前記第１のｐ形層と前記第２のｐ形層との間の部分の直上域に設けられた第２のゲートと、
前記ｎウェルにおける前記第３のｐ形層と前記第４のｐ形層との間の部分の直上域、及び、前記第２のｐウェルにおける前記第４のｎ形層と前記第５のｎ形層との間の部分の直上域に設けられた第３のゲートと、
前記第２のｐウェルにおける前記第５のｎ形層と前記第６のｎ形層との間の部分の直上域に設けられた第４のゲートと、
を備えたデータラッチ回路。
【請求項１８】
前記第１のｎ形層、前記第１のｐウェルにおける前記第１のｎ形層と前記第２のｎ形層との間の部分、前記第２のｎ形層、前記第１のｐウェルにおける前記第２のｎ形層と前記第３のｎ形層との間の部分、及び、前記第３のｎ形層を含む第１の半導体領域、前記第１のｐ形層、前記ｎウェルにおける前記第１のｐ形層と前記第２のｐ形層の間の部分、及び、前記第２のｐ形層を含む第２の半導体領域、前記第３のｐ形層、前記ｎウェルにおける前記第３のｐ形層と前記第４のｐ形層との間の部分、及び、前記第４のｐ形層を含む第３の半導体領域、並びに、前記第４のｎ形層、前記第２のｐウェルにおける前記第４のｎ形層と前記第５のｎ形層との間の部分、前記第５のｎ形層、前記第２のｐウェルにおける前記第５のｎ形層と前記第６のｎ形層との間の部分、及び、前記第６のｎ形層を含む第４の半導体領域の相互間に設けられた絶縁層をさらに備えた請求項１７記載のデータラッチ回路。
【請求項１９】
前記第２の半導体領域は前記第１の半導体領域と前記第３の半導体領域の間に配置されており、
前記第２のゲートは前記第４のｐ形層及び前記第５のｎ形層に接続されており、
前記第３のゲートは前記第２のｎ形層及び前記第１のｐ形層に接続されている請求項１８記載のデータラッチ回路。
【請求項２０】
前記第２のゲートの形状及び前記第３のゲートの形状は、前記第１方向に延びる帯状である請求項１７〜１９のいずれか１つに記載のデータラッチ回路。
【請求項２１】
前記第１のｎ形層は前記第６のｎ形層に接続されている請求項１７〜２０のいずれか１つに記載のデータラッチ回路。
【請求項２２】
前記第２のｐ形層は前記第３のｐ形層に接続されている請求項１７〜２０のいずれか１つに記載のデータラッチ回路。
【請求項２３】
請求項１７〜２２のいずれか１つに記載の複数のデータラッチ回路と、
センスアンプと、
を備え、
前記複数のデータラッチ回路は、前記第１方向及び前記第２方向に沿ってマトリクス状に配列されており、
前記第１のｐウェル、前記ｎウェル、前記第２のｐウェル、前記第１の半導体領域、及び、前記第４の半導体領域は、前記第２方向に延びており、
前記第１方向において隣り合う前記データラッチ回路は、レイアウトが相互に鏡像であり、
前記第２方向に沿って隣り合う前記データラッチ回路は、レイアウトが相互に鏡像であり、
前記第１方向において隣り合う前記データラッチ回路間で、前記第１のゲートは共通であり、
前記第１方向において隣り合う前記データラッチ回路間で、前記第４のゲートは共通であり、
前記第２方向において隣り合う前記データラッチ間において、前記第１のｎ形層は共通であり、前記第４のｎ形層は共通であり、前記第３のｐ形層は共通であり、
前記第２方向において隣り合う前記データラッチ間において、前記第３のｎ形層は共通であり、前記第６のｎ形層は共通であり、前記第２のｐ形層は共通である半導体記憶装置。
【請求項２４】
前記第２のｐ形層及び前記第３のｐ形層には第１基準電位が印加され、
前記第３のｎ形層及び前記第４のｎ形層には前記第１基準電位よりも低い第２基準電位が印加され、
前記第１のｎ形層及び前記第６のｎ形層は前記センスアンプに接続された請求項２３記載の半導体記憶装置。
【請求項２５】
ソース線と、
前記ソース線上に設けられ、相互に離隔して積層された複数の電極膜と、
前記複数の電極膜を貫通し、前記ソース線に接続された半導体部材と、
前記電極膜と前記半導体部材との間に設けられた電荷蓄積部材と、
前記複数の電極膜上に設けられ、前記半導体部材に接続されたビット線と、
をさらに備え、
前記ビット線は前記センスアンプに接続可能である請求項２３または２４に記載の半導体記憶装置。
【請求項２６】
前記第１の半導体基板に貼り合わされた第２の半導体基板をさらに備え、
前記ソース線、前記複数の電極膜、前記半導体部材、前記電荷蓄積部材、及び、前記ビット線は、前記第２の半導体基板上に設けられた請求項２５記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、データラッチ回路及び半導体記憶装置に関する。
【背景技術】
【０００２】
近年、ＮＡＮＤ型のフラッシュメモリを搭載した半導体記憶装置においては、各メモリセルに蓄積されたデータを読み出すために、センスアンプを用いている。メモリセルを高集積化しつつ、データ転送速度を維持しようとすると、センスアンプに接続されたデータラッチ回路の数が増加し、全体の面積が増大してしまう。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、小型化が可能なデータラッチ回路及び半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係るデータラッチ回路は、第１のｎチャネル形トランジスタと、第１のｐチャネル形トランジスタと、を備える。前記第１のｎチャネル形トランジスタのゲートと前記第１のｐチャネル形トランジスタのゲートは共通である。
【０００６】
実施形態に係る半導体記憶装置は、センスアンプと、前記データラッチ回路と、相互に離隔して積層された複数の電極膜と、前記複数の電極膜を貫通する半導体部材と、前記電極膜と前記半導体部材との間に設けられた電荷蓄積部材と、前記半導体部材の一端に接続されたソース線と、前記半導体部材の他端と前記センスアンプとの間に接続されたビット線と、を備える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体記憶装置を示す断面図である。
【図２】第１の実施形態に係る半導体記憶装置のセンスアンプ回路を示す平面図である。
【図３】第１の実施形態に係るデータラッチ回路を示す平面図である。
【図４】（ａ）は１つのデータラッチ回路を示す平面図であり、（ｂ）はその回路図である。
【図５】第１の実施形態に係る半導体記憶装置のメモリセルを示す断面図である。
【図６】第２の実施形態に係るデータラッチ回路を示す平面図である。
【図７】（ａ）は１つのデータラッチ回路を示す平面図であり、（ｂ）はその回路図である。
【図８】第３の実施形態に係るデータラッチ回路における半導体領域、ゲート及びコンタクトを示す平面図である。
【図９】第３の実施形態に係るデータラッチ回路における半導体領域、ゲート、コンタクト及び第１配線層を示す平面図である。
【図１０】第３の実施形態に係るデータラッチ回路における半導体領域、ゲート、コンタクト、第１配線層、第２配線層及び第３配線層を示す平面図である。
【図１１】第３の実施形態に係る１つのデータラッチ回路を示す平面図であり、（ａ）は半導体領域、ゲート及びコンタクトを示し、（ｂ）は（ａ）に加えて第１配線層を示し、（ｃ）は（ｂ）に加えて第２配線層及び第３配線層を示す。
【図１２】第３の実施形態に係る４つのデータラッチ回路を示す平面図である。
【図１３】（ａ）は第３の実施形態に係る１つのデータラッチ回路を示す平面図であり、（ｂ）はその回路図である。
【図１４】第４の実施形態に係る４つのデータラッチ回路における半導体領域、ゲート、コンタクト及び第１配線層を示す平面図である。
【図１５】第４の実施形態に係る４つのデータラッチ回路における半導体領域、ゲート、コンタクト、第１配線層及び第２配線層を示す平面図である。
【図１６】第４の実施形態に係る４つのデータラッチ回路における半導体領域、ゲート、コンタクト、第１配線層、第２配線層及び第３配線層を示す平面図である。
【図１７】（ａ）は第４の実施形態に係る１つのデータラッチ回路を示す平面図であり、（ｂ）はその回路図である。
【発明を実施するための形態】
【０００８】
（第１の実施形態）
以下、第１の実施形態について説明する。
図１は、本実施形態に係る半導体記憶装置を示す断面図である。
図２は、本実施形態に係る半導体記憶装置のセンスアンプ回路を示す平面図である。
図３は、本実施形態に係るデータラッチ回路を示す平面図である。
図４（ａ）は１つのデータラッチ回路を示す平面図であり、（ｂ）はその回路図である。
図５は、本実施形態に係る半導体記憶装置のメモリセルを示す断面図である。
なお、各図は模式的なものであり、適宜、構成要素が省略又は強調されている。また、図間において、各構成要素の数及び寸法比は、必ずしも一致していない。
【０００９】
図１に示すように、本実施形態に係る半導体記憶装置１においては、制御回路基板１０及びメモリアレイ基板８０が設けられている。制御回路基板１０においては、シリコン基板１１と層間絶縁膜１２が積層されており、メモリアレイ基板８０においては、シリコン基板８１と層間絶縁膜８２が積層されている。制御回路基板１０とメモリアレイ基板８０は、層間絶縁膜１２と層間絶縁膜８２が相互に対向するような向きで貼り合わされている。
【００１０】
先ず、制御回路基板１０について説明する。
図２に示すように、制御回路基板１０においては、シリコン基板１１の上層部分と層間絶縁膜１２（図１参照）内に、制御回路が形成されている。制御回路には、センスアンプ領域１３が設定されており、センスアンプ領域１３には、複数のセンスアンプ回路１４が設けられている。各センスアンプ回路１４においては、１つのセンスアンプ１５と、複数、例えば、５つのデータラッチ回路１６が一列に配列されている。センスアンプ１５は、メモリアレイ基板８０から伝達された電気信号をシーケンシャルに２値のデータとして検出する。各データラッチ回路１６は、センスアンプ１５が検出したデータを一時的に保持する。なお、図２、図３、図４（ａ）においては、図示の便宜上、層間絶縁膜１２を省略している。
【００１１】
以下、制御回路基板１０に関して、説明の便宜上、ＸＹＺ直交座標系を採用する。複数のセンスアンプ回路１４が配列されている方向を「Ｘ方向」とし、各センスアンプ回路１４において、センスアンプ１５及びデータラッチ回路１６が配列されている方向を「Ｙ方向」とし、Ｘ方向及びＹ方向の双方に対して直交する方向を「Ｚ方向」とする。Ｚ方向のうち、シリコン基板１１から層間絶縁膜１２に向かう方向を「上」ともいい、その反対方向を「下」ともいうが、この表現は便宜的なものであり、重力の方向とは無関係である。
【００１２】
図２及び図３に示すように、センスアンプ領域１３においては、複数のデータラッチ回路１６が、Ｘ方向及びＹ方向に沿ってマトリクス状に配列されている。Ｙ方向に沿って配列された複数のデータラッチ回路１６は、同じセンスアンプ回路１４に属し、Ｘ方向に沿って配列された複数のデータラッチ回路１６は、異なるセンスアンプ回路１４に属する。Ｙ方向に沿って配列された複数のデータラッチ回路１６のレイアウトは、同一である。一方、Ｘ方向において隣り合うデータラッチ回路１６のレイアウトは、相互に鏡像となっている。
【００１３】
図４（ａ）に示すように、シリコン基板１１上には、導電形がｎ形のｎウェル２１と導電形がｐ形のｐウェル２２がそれぞれ複数設けられている。ｎウェル２１とｐウェル２２はＸ方向に沿って交互に配列されている。各ｎウェル２１及び各ｐウェル２２はＹ方向に延び、Ｙ方向に沿って配列された全てのデータラッチ回路１６にわたって配置されている。各データラッチ回路１６は、Ｘ方向において隣り合う１本のｎウェル２１と１本のｐウェル２２に跨がって形成されている。あるデータラッチ回路１６は、Ｘ方向の一方側に配置された他のデータラッチ回路１６と１本のｎウェル２１を共有しており、Ｘ方向の他方側に配置された他のデータラッチ回路１６とｐウェル２２を共有している。
【００１４】
以下、各データラッチ回路１６の構成について説明する。
図３及び図４（ａ）に示すように、各データラッチ回路１６において、ｎウェル２１上には、導電形がｐ形のｐ形層３１〜３６が設けられている。ｐ形層３１〜３６は、相互に離隔し、Ｙ方向に沿ってこの順に一列に配列されている。Ｙ方向において隣り合うデータラッチ回路１６間において、ｐ形層３６とｐ形層３１は連続している。また、ｐ形層３１とｐ形層３２との間、ｐ形層３２とｐ形層３３との間、ｐ形層３４とｐ形層３５との間、及び、ｐ形層３５とｐ形層３６との間には、それぞれ、ｎウェル２１の一部が介在している。一方、ｐ形層３３とｐ形層３４との間には、ＳＴＩ（Shallow Trench Isolation：素子分離絶縁膜）２３が設けられている。
【００１５】
これにより、Ｙ方向において隣り合う２つのデータラッチ回路１６のうち、一方のデータラッチ回路１６のｐ形層３４、３５、３６と、他方のデータラッチ回路１６のｐ形層３１、３２、３３は、これらのｐ形層の間に介在したｎウェル２１と共に、１つの島状の半導体領域（アクティブエリア）を形成している。但し、各センスアンプ回路１４を構成する複数のデータラッチ回路１６からなる列の両端部では、ｐ形層３１〜３３、又は、ｐ形層３４〜３６がそれぞれ島状の半導体領域を形成している。
【００１６】
また、各データラッチ回路１６において、ｐウェル２２上には、導電形がｎ形のｎ形層４１〜４５が設けられている。ｎ形層４１〜４５は、相互に離隔し、Ｙ方向に沿ってこの順に一列に配列されている。Ｙ方向において隣り合うデータラッチ回路１６において、ｎ形層４５とｎ形層４１は連続している。また、ｎ形層４１とｎ形層４２との間、ｎ形層４２とｎ形層４３との間、ｎ形層４３とｎ形層４４との間、ｎ形層４４とｎ形層４５との間には、それぞれ、ｐウェル２２の一部が介在している。
【００１７】
これにより、各ｐウェル２２上においては、Ｙ方向に沿って配列された複数組のｎ形層４１〜４５が、これらのｎ形層の間に介在したｐウェル２２と共に、１本のライン状の半導体領域（アクティブエリア）を形成している。
【００１８】
センスアンプ領域１３において、ｐ形層３４〜３６、ｐ形層３１〜３３、及びこれらのｐ形層の間に介在したｎウェル２１によってそれぞれ形成された複数の島状の半導体領域と、ｎ形層４１〜４５及びこれらのｎ形層の間に介在したｐウェル２２によってそれぞれ形成された複数のライン状の半導体領域の相互間には、ＳＴＩ２３が配置されている。
【００１９】
各データラッチ回路１６においては、ゲート５１〜５６が設けられている。ゲート５１〜５６は概ねＸ方向に延び、上述の半導体領域を横断している。ゲート５１〜５６と半導体領域との間にはゲート絶縁膜（図示せず）が設けられている。以下、ゲート５１〜５６と、ｐ形層３１〜３６及びｎ形層４１〜４５との位置関係について説明する。
【００２０】
図３に示すように、ゲート５１は、ｎウェル２１におけるｐ形層３１とｐ形層３２との間の部分の直上域を横断するように配置されている。Ｘ方向において隣り合うデータラッチ回路１６において、ゲート５１は共通である。すなわち、Ｘ方向に延びる１本のゲート５１が、Ｘ方向において隣り合い、レイアウトが相互に鏡像である２つのデータラッチ回路１６のそれぞれにおいて、ｎウェル２１におけるｐ形層３１とｐ形層３２との間の部分の直上域に配置されている。具体的には、複数のデータラッチ回路１６のうち、Ｘ方向において隣り合い、ｎウェル２１を共有する２つのデータラッチ回路１６を「データラッチ回路１６ａ」及び「データラッチ回路１６ｂ」とするとき、データラッチ回路１６ａに属するｐ形層３１ａ及びｐ形層３２ａと、データラッチ回路１６ｂに属するｐ形層３１ｂ及びｐ形層３２ｂが、１本のゲート５１を共有している。
【００２１】
ゲート５２は、ｐウェル２２におけるｎ形層４１とｎ形層４２との間の部分の直上域を横断するように配置されている。Ｘ方向において隣り合うデータラッチ回路１６において、ゲート５２は共通である。すなわち、Ｘ方向に延びる１本のゲート５２が、Ｘ方向において隣り合い、レイアウトが相互に鏡像である２つのデータラッチ回路１６のそれぞれにおいて、ｐウェル２２におけるｎ形層４１とｎ形層４２との間の部分の直上域に配置されている。具体的には、複数のデータラッチ回路１６のうち、Ｘ方向において隣り合い、ｐウェル２２を共有する２つのデータラッチ回路１６を「データラッチ回路１６ａ」及び「データラッチ回路１６ｃ」とするとき、データラッチ回路１６ａに属するｎ形層４１ａ及びｎ形層４２ａと、データラッチ回路１６ｃに属するｎ形層４１ｃ及びｎ形層４２ｃが、１本のゲート５２を共有している。
【００２２】
ゲート５１を共有する２つのデータラッチ回路１６と、ゲート５２を共有する２つのデータラッチ回路１６とは、組み合わせが異なっている。上述の如く、あるデータラッチ回路１６ａは、Ｘ方向一方側のデータラッチ回路１６ｂとゲート５１を共有し、Ｘ方向他方側のデータラッチ回路１６ｃとゲート５２を共有する。センスアンプ領域１３全体では、ゲート５１とゲート５２はＸ方向に沿って交互にかつ相互に離隔して配列されている。
【００２３】
ゲート５３は、ｎウェル２１におけるｐ形層３２とｐ形層３３との間の部分の直上域、及び、ｐウェル２２におけるｎ形層４２とｎ形層４３との間の部分の直上域を横断するように配置されている。Ｚ方向から見て、ゲート５３の形状は例えばクランク状である。
【００２４】
ゲート５４は、ｎウェル２１におけるｐ形層３４とｐ形層３５との間の部分の直上域、及び、ｐウェル２２におけるｎ形層４３とｎ形層４４との間の部分の直上域を横断するように配置されている。Ｚ方向から見て、ゲート５４の形状は例えばクランク状である。
【００２５】
ゲート５５は、ｎウェル２１におけるｐ形層３５とｐ形層３６との間の部分の直上域を横断するように配置されている。Ｘ方向において隣り合うデータラッチ回路１６において、ゲート５５は共通である。すなわち、上述の例で言えば、データラッチ回路１６ａとデータラッチ回路１６ｂとの間で、ゲート５５は共通である。
【００２６】
ゲート５６は、ｐウェル２２におけるｎ形層４４とｎ形層４５との間の部分の直上域を横断するように配置されている。Ｘ方向において隣り合うデータラッチ回路１６において、ゲート５６は共通である。すなわち、上述の例で言えば、データラッチ回路１６ａとデータラッチ回路１６ｃとの間で、ゲート５６は共通である。
【００２７】
上述のゲート５１とゲート５２との関係と同様に、ゲート５５を共有する２つのデータラッチ回路１６と、ゲート５６を共有する２つのデータラッチ回路１６とは、組み合わせが異なっている。上述の如く、あるデータラッチ回路１６ａは、Ｘ方向一方側のデータラッチ回路１６ｂとゲート５５を共有し、Ｘ方向他方側のデータラッチ回路１６ｃとゲート５６を共有する。センスアンプ領域１３全体では、ゲート５５とゲート５６はＸ方向に沿って交互にかつ相互に離隔して配列されている。
【００２８】
これにより、各データラッチ回路１６において、４つのｐチャネル形トランジスタｐ１〜ｐ４と、４つのｎチャネル形トランジスタｎ１〜ｎ４が形成される。
より詳細には、ｐ形層３１、ｐ形層３２、ｎウェル２１におけるｐ形層３１とｐ形層３２との間の部分、及び、ゲート５１により、ｐチャネル形トランジスタｐ３が形成されている。ｐ形層３２、ｐ形層３３、ｎウェル２１におけるｐ形層３２とｐ形層３３との間の部分、及び、ゲート５３により、ｐチャネル形トランジスタｐ４が形成されている。ｐ形層３４、ｐ形層３５、ｎウェル２１におけるｐ形層３４とｐ形層３５との間の部分、及び、ゲート５４により、ｐチャネル形トランジスタｐ２が形成されている。ｐ形層３５、ｐ形層３６、ｎウェル２１におけるｐ形層３５とｐ形層３６との間の部分、及び、ゲート５５により、ｐチャネル形トランジスタｐ１が形成されている。
【００２９】
また、ｎ形層４１、ｎ形層４２、ｐウェル２２におけるｎ形層４１とｎ形層４２との間の部分、及び、ゲート５２により、ｎチャネル形トランジスタｎ４が形成されている。ｎ形層４２、ｎ形層４３、ｐウェル２２におけるｎ形層４２とｎ形層４３との間の部分、及び、ゲート５３により、ｎチャネル形トランジスタｎ３が形成されている。ｎ形層４３、ｎ形層４４、ｐウェル２２におけるｎ形層４３とｎ形層４４との間の部分、及び、ゲート５４により、ｎチャネル形トランジスタｎ２が形成されている。ｎ形層４４、ｎ形層４５、ｐウェル２２におけるｎ形層４４とｎ形層４５との間の部分、及び、ゲート５６により、ｎチャネル形トランジスタｎ１が形成されている。
【００３０】
このように、ｐチャネル形トランジスタｐ４とｎチャネル形トランジスタｎ３は、１本のゲート５３を共有している。また、ｐチャネル形トランジスタｐ２とｎチャネル形トランジスタｎ２は、１本のゲート５４を共有している。
【００３１】
各データラッチ回路１６には、コンタクト６１〜７３が設けられている。
コンタクト６１の下端はｐ形層３１及びｐ形層３６に接続されている。コンタクト６２の下端はｎ形層４１及びｎ形層４５に接続されている。コンタクト６１及び６２は、Ｙ方向において隣り合う２つのデータラッチ回路１６に共有されている。
【００３２】
コンタクト６３の下端はゲート５１に接続されている。コンタクト６３は、ゲート５１と同様に、Ｘ方向において隣り合う２つのデータラッチ回路１６に共有されている。コンタクト６４はゲート５２の下端に接続されている。コンタクト６４は、ゲート５２と同様に、Ｘ方向において隣り合う２つのデータラッチ回路１６に共有されている。
【００３３】
コンタクト６５の下端はｎ形層４２に接続されている。コンタクト６６の下端はゲート５３に接続されている。コンタクト６７の下端はｐ形層３３に接続されている。コンタクト６８の下端はｎ形層４３に接続されている。コンタクト６９の下端はｐ形層３４に接続されている。コンタクト７０の下端はゲート５４に接続されている。コンタクト７１の下端はｎ形層４４に接続されている。
【００３４】
コンタクト７２の下端はゲート５５に接続されている。コンタクト７２は、ゲート５５と同様に、Ｘ方向において隣り合う２つのデータラッチ回路１６に共有されている。コンタクト７３の下端はゲート５６に接続されている。コンタクト７３は、ゲート５６と同様に、Ｘ方向において隣り合う２つのデータラッチ回路１６に共有されている。
【００３５】
各データラッチ回路１６には、配線７６及び７７が設けられている。
図４（ａ）に示すように、配線７６は、コンタクト７０の上端と、このコンタクト７０よりも図示の上側に配置されたコンタクト６５の上端及びコンタクト６７の上端に接続されている。配線７７は、コンタクト６６の上端と、このコンタクト６６よりも図示の下側に配置されたコンタクト７１の上端及びコンタクト６９の上端に接続されている。
なお、上述の各コンタクトは、Ｚ方向に配列された複数段のコンタクトを含んでいてもよく、これらの複数段のコンタクトは中間配線を介して接続されていてもよい。例えば、コンタクト６１〜６４、７２、及び７３は、それぞれ、Ｚ方向に配列された２段以上のコンタクトを含み、配線７６及び７７と同層に設けられた中間配線を介して接続されていてもよい。
【００３６】
各トランジスタが上述の如く結線された結果、各データラッチ回路１６においては、図４（ｂ）に示す回路が構成される。
【００３７】
すなわち、ｐチャネル形トランジスタｐ１のソース・ドレインの一方と、ｐチャネル形トランジスタｐ２のソース・ドレインの一方は、共通のｐ形層３５であるため、相互に接続されている。ｐチャネル形トランジスタｐ２のソース・ドレインの他方は、コンタクト６９、配線７７、コンタクト７１を介して、ｎチャネル形トランジスタｎ１のソース・ドレインの一方、及び、ｎチャネル形トランジスタｎ２のソース・ドレインの一方に接続されると共に、コンタクト６９、配線７７、コンタクト６６を介して、ｐチャネル形トランジスタｐ４及びｎチャネル形トランジスタｎ３の共通ゲート５３に接続されている。
【００３８】
一方、ｐチャネル形トランジスタｐ３のソース・ドレインの一方と、ｐチャネル形トランジスタｐ４のソース・ドレインの一方は、共通のｐ形層３２であるため、相互に接続されている。ｐチャネル形トランジスタｐ４のソース・ドレインの他方は、コンタクト６７、配線７６、コンタクト６５を介して、ｎチャネル形トランジスタｎ４のソース・ドレインの一方、及び、ｎチャネル形トランジスタｎ３のソース・ドレインの一方に接続されると共に、コンタクト６７、配線７６、コンタクト７０を介して、ｐチャネル形トランジスタｐ２及びｎチャネル形トランジスタｎ２の共通ゲート５４に接続されている。
【００３９】
また、ｐチャネル形トランジスタｐ１のソース・ドレインの他方（ｐ形層３６）、及び、ｐチャネル形トランジスタｐ３のソース・ドレインの他方（ｐ形層３１）には、コンタクト６１を介して第１基準電位である電源電位ＶＤＤが印加される。ｎチャネル形トランジスタｎ２のソース・ドレインの他方、及び、ｎチャネル形トランジスタｎ３のソース・ドレインの他方は、共通のｎ形層４３であり、コンタクト６８を介して、第２基準電位である接地電位ＧＮＤが印加される。なお、第２基準電位は接地電位には限定されないが、第１基準電位よりも低い電位である。
【００４０】
ｎチャネル形トランジスタｎ１のゲート５６、及び、ｎチャネル形トランジスタｎ４のゲート５２には、それぞれ、コンタクト７３及びコンタクト６４を介して、制御信号Ｖｃが入力される。ｐチャネル形トランジスタｐ１のゲート５５及びｐチャネル形トランジスタｐ３のゲート５１には、それぞれ、コンタクト７２及びコンタクト６３を介して、選択信号Ｖｓ１及びＶｓ２が入力される。ｎチャネル形トランジスタｎ１のソース・ドレインの他方（ｎ形層４５）、及び、ｎチャネル形トランジスタｎ４のソース・ドレインの他方（ｎ形層４１）は、コンタクト６２を介してセンスアンプ１５に接続可能であり、センスアンプ１５から出力されたデータ信号ＳＡが印加される。データラッチ回路１６においては、ｎチャネル形トランジスタｎ１及びｎ４はトランスファゲート、ｎチャネル形トランジスタｎ２及びｎ３はドライバ、ｐチャネル形トランジスタｐ１〜ｐ４はロードとして機能する。
【００４１】
次に、メモリアレイ基板８０について説明する。
図５に示すように、メモリアレイ基板８０においては、シリコン基板８１上に、導電性材料からなるソース線８３が設けられている。ソース線８３上には、積層体８５が設けられている。積層体８５においては、絶縁膜８６及び電極膜８７が交互に積層されている。
【００４２】
積層体８５内には、絶縁膜８６及び電極膜８７の積層方向に延びるコア部材９０が設けられている。コア部材９０は例えばシリコン酸化物等の絶縁性材料からなる。コア部材９０の形状は柱状であり、例えば、略円柱状である。コア部材９０の周囲及び下面上には、シリコンピラー９１が設けられている。シリコンピラー９１の下端はソース線８３に接続されている。
【００４３】
シリコンピラー９１の周囲には、トンネル絶縁膜９２、電荷蓄積膜９３、ブロック絶縁膜９４がこの順に積層されている。トンネル絶縁膜９２は、通常は絶縁性であるが、半導体記憶装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜であり、例えば、単層のシリコン酸化膜、又は、シリコン酸化層、シリコン窒化層及びシリコン酸化層がこの順に積層されたＯＮＯ膜である。
【００４４】
電荷蓄積膜９３は電荷を蓄積する能力がある膜であり、例えば電子のトラップサイトを含む材料からなり、例えば、シリコン窒化物からなる。なお、電荷蓄積部として、絶縁性の電荷蓄積膜９３の替わりに、導電性の浮遊ゲート電極を設けてもよい。この場合、浮遊ゲート電極は電極膜８７毎に分断される。ブロック絶縁膜９４は、半導体記憶装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜である。ブロック絶縁膜９４は、例えば、シリコン酸化物よりも誘電率が高い材料を含む。
【００４５】
積層体８５の側方及び上方には層間絶縁膜８２が設けられている。層間絶縁膜８２内であって積層体８５上には、プラグ９６及びビット線９７が設けられている。シリコンピラー９１の上端は、プラグ９６を介してビット線９７に接続されている。ビット線９７は、制御回路基板１０のセンスアンプ１５（図２参照）に接続されている。
【００４６】
このような構成により、電極膜８７とシリコンピラー９１の交差部分毎に、メモリセルトランジスタが形成される。メモリセルトランジスタにおいては、シリコンピラー９１がチャネルとなり、電極膜８７がゲートとなり、ブロック絶縁膜９４がゲート絶縁膜となる。そして、電荷蓄積膜９３に電荷を蓄積することにより、メモリセルトランジスタの閾値を変化させて、データを記憶する。メモリセルトランジスタの閾値は、例えば、８水準の値を取ることができる。これにより、１つのメモリセルトランジスタに３ビットのデータを記憶できる。
【００４７】
次に、本実施形態に係る半導体記憶装置の動作について説明する。
図４（ｂ）に示すように、初期状態においては、選択信号Ｖｓ１及びＶｓ２、制御信号Ｖｃ１及びＶｃ２、データ信号ＳＡはいずれも「Ｌ」（ロウレベル）である。このため、ｐチャネル形トランジスタｐ１及びｐ３はオン状態であり、ｎチャネル形トランジスタｎ１及びｎ４はオフ状態である。
【００４８】
この状態から、データを保持させるデータラッチ回路１６については、選択信号Ｖｓ２を「Ｈ」（ハイレベル）として、ｐチャネルトランジスタｐ３をオフ状態とする。また、制御信号Ｖｃ２を「Ｈ」として、ｎチャネル形トランジスタｎ４をオン状態とする。これにより、ｐチャネル形トランジスタｐ４とｎチャネル形トランジスタｎ３の接続点Ｎ２の電位が「Ｌ」となる。この結果、ｐチャネル形トランジスタｐ２がオン状態となり、ｎチャネル形トランジスタｎ２がオフ状態となるため、ｐチャネル形トランジスタｐ２とｎチャネル形トランジスタｎ２の接続点Ｎ１の電位は「Ｈ」となる。これにより、ｐチャネル形トランジスタｐ４がオフ状態となり、ｎチャネル形トランジスタｎ３がオン状態となるため、接続点Ｎ２の電位は「Ｌ」のまま安定する。その後、選択信号Ｖｓ２を「Ｌ」に戻し、ｐチャネルトランジスタｐ３をオン状態とする。また、制御信号Ｖｃ２を「Ｌ」に戻し、ｎチャネル形トランジスタｎ４をオフ状態とする。
【００４９】
図５に示すように、メモリセルトランジスタからデータを読み出すときには、ソース線８３とビット線９７との間に電流が流れ、この電流が図２に示すセンスアンプ回路１４のセンスアンプ１５に入力される。センスアンプ１５は、入力された電流に基づいて値を検出し、データ信号ＳＡとしてデータラッチ回路１６に対して出力する。このとき、センスアンプ１５は、データ信号ＳＡを一旦「Ｈ」とした後、本来のデータ信号ＳＡを出力する。次に、制御信号Ｖｃ１を「Ｈ」とし、ｎチャネル形トランジスタｎ１をオン状態として、データ信号ＳＡの値をデータラッチ回路１６に書き込む。
【００５０】
データ信号ＳＡが「Ｈ」である場合は、ｎチャネル形トランジスタｎ１がオン状態であるため、接続点Ｎ１の電位は「Ｈ」のままであり、したがって、接続点Ｎ２の電位は「Ｌ」のままで固定される。
【００５１】
データ信号ＳＡが「Ｌ」である場合は、ｎチャネル形トランジスタｎ１がオン状態であるため、接続点Ｎ１の電位は「Ｌ」となる。このため、ｐチャネル形トランジスタｐ４はオン状態となり、ｎチャネル形トランジスタｎ３はオフ状態となる。したがって、接続点Ｎ２の電位は「Ｈ」となる。これにより、ｐチャネル形トランジスタｐ２はオフ状態となり、ｎチャネル形トランジスタｎ２はオン状態となる。この結果、接続点Ｎ１の電位は「Ｌ」で固定される。
【００５２】
まとめると、データ信号ＳＡが「Ｈ」である場合は、接続点Ｎ１の電位は「Ｈ」、接続点Ｎ２の電位は「Ｌ」で固定される。一方、データ信号ＳＡが「Ｌ」である場合は、接続点Ｎ１の電位は「Ｌ」、接続点Ｎ２の電位は「Ｈ」で固定される。このようにして、データラッチ回路１６は、データ信号ＳＡの電位を記憶することができ、データ信号ＳＡが表す値を保持することができる。例えば、データ信号ＳＡの電位「Ｈ」に値「０」を対応させ、電位「Ｌ」に値「１」を対応させることにより、２値のデータを保持できる。
【００５３】
次に、本実施形態の効果について説明する。
本実施形態においては、１本のゲート５３により、ｐチャネル形トランジスタｐ４のゲート及びｎチャネル形トランジスタｎ３のゲートの双方を実現している。また、１本のゲート５４により、ｐチャネル形トランジスタｐ２のゲート及びｎチャネル形トランジスタｎ２のゲートの双方を実現している。これにより、データラッチ回路１６内のゲートの本数を減らし、データラッチ回路１６の小型化を図ることができる。
【００５４】
また、各データラッチ回路１６内において、ｐチャネル形トランジスタｐ１〜ｐ４とｎチャネル形トランジスタｎ１〜ｎ４をＸ方向に分けて配置し、Ｘ方向において隣り合うデータラッチ回路１６のレイアウトを相互に鏡像としている。これにより、Ｘ方向において隣り合うデータラッチ回路１６間で、ゲート５１、５２、５５、５６を共通化することができる。これによっても、データラッチ回路１６の小型化を図ることができる。
【００５５】
更に、本実施形態においては、センスアンプ領域１３を含む制御回路を制御回路基板１０に設け、メモリセルトランジスタをメモリアレイ基板８０に設けている。このように、制御回路を専用の基板に形成すると、その製造過程において、メモリセルトランジスタの形成に必要な熱履歴を受けることがないため、ｐチャネル形トランジスタｐ１〜ｐ４及びｎチャネル形トランジスタｎ１〜ｎ４自体を微細化することができる。これによっても、データラッチ回路１６を小型化することができる。
【００５６】
データラッチ回路１６を小型化することにより、センスアンプ回路１４を小型化し、ひいては半導体記憶装置１全体を小型化することができる。逆に言えば、センスアンプ回路１４の面積を一定とすれば、各センスアンプ回路１４により多くのデータラッチ回路１６を設けることができる。これにより、メモリセルトランジスタの微細化に伴い、チャネル面積が小さくなり、電荷蓄積膜９３に蓄積される電子１個の増減による閾値の変動が大きくなり、データの書込及び読出に長時間を要するようになっても、各センスアンプ回路１４が多くのデータを保持できるため、データの転送速度を一定に保つことができる。
【００５７】
（第２の実施形態）
次に、第２の実施形態について説明する。
図６は、本実施形態に係るデータラッチ回路を示す平面図である。
図７（ａ）は１つのデータラッチ回路を示す平面図であり、（ｂ）はその回路図である。
【００５８】
図６及び図７（ａ）に示すように、本実施形態に係る半導体記憶装置２は、前述の第１の実施形態に係る半導体記憶装置１（図１〜図５参照）と比較して、ｐチャネル形トランジスタｐ１〜ｐ４、及び、ｎチャネル形トランジスタｎ１〜ｎ４の構成は同じであるが、配線の形状が異なっている。この結果、本実施形態に係るデータラッチ回路１８が形成される領域は、第１の実施形態に係るデータラッチ回路１６が形成される領域とは異なっている。
【００５９】
以下、具体的に説明する。
本実施形態のセンスアンプ領域１３において、ｎウェル２１、ｐウェル２２、ｐ形層３１〜３６、ｎ形層４１〜４５、ゲート５１〜５６、コンタクト６１〜７３の形状、位置関係及び接続関係は、第１の実施形態と同様である。
【００６０】
但し、本実施形態においては、第１の実施形態の配線７６及び７７の替わりに、配線７８及び７９が設けられている。配線７８は、コンタクト７０の上端と、このコンタクト７０よりも図示の下側に配置されたコンタクト６５の上端及びコンタクト６７の上端に接続されている。配線７９は、コンタクト６６の上端と、このコンタクト６６よりも図示の上側に配置されたコンタクト７１の上端及びコンタクト６９の上端に接続されている。
【００６１】
これにより、各データラッチ回路１８は、ｎウェル２１に配置され、周囲をＳＴＩ２３によって囲まれた１つの島状の半導体領域と、ｐウェル２２に配置された帯状の半導体領域の一部と、を含む矩形の領域と、に対応する。島状の半導体領域においては、ｐ形層３４、３５、３６、３１、３２、３３がこの順に配列されている。ｐ形層３６とｐ形層３１は連続しているが、それ以外のｐ形層は相互に離隔しており、隣り合うｐ形層の間にはｎウェル２１の一部が介在している。帯状の半導体領域の一部においては、ｎ形層４３、４４、４５、４１、４２がこの順に配列されている。ｎ形層４５とｎ形層４１は連続しているが、それ以外のｎ形層は相互に離隔しており、隣り合うｎ形層の間にはｐウェル２２の一部が介在している。
【００６２】
図７（ｂ）に示すように、このような構成によっても、第１の実施形態と同様な回路を実現することができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００６３】
（第３の実施形態）
次に、第３の実施形態について説明する。
図８は、本実施形態に係るデータラッチ回路における半導体領域、ゲート及びコンタクトを示す平面図である。
図９は、本実施形態に係るデータラッチ回路における半導体領域、ゲート、コンタクト及び第１配線層を示す平面図である。
図１０は、本実施形態に係るデータラッチ回路における半導体領域、ゲート、コンタクト、第１配線層、第２配線層及び第３配線層を示す平面図である。
図１１（ａ）〜（ｃ）は本実施形態に係る１つのデータラッチ回路を示す平面図であり、（ａ）は半導体領域、ゲート及びコンタクトを示し、（ｂ）は（ａ）に加えて第１配線層を示し、（ｃ）は（ｂ）に加えて第２配線層及び第３配線層を示す。
図１２は、本実施形態に係る４つのデータラッチ回路を示す平面図である。
図１３（ａ）は本実施形態に係る１つのデータラッチ回路を示す平面図であり、（ｂ）はその回路図である。
【００６４】
なお、図８〜図１０は、複数のデータラッチ回路間のレイアウトの関係を概略的に示す図であり、図を見やすくするために、各データラッチ回路の詳細な構成は一部省略されている。一方、図１１（ａ）〜（ｃ）及び図１３（ａ）は、１つのデータラッチ回路の構成を詳細に示す図であり、他のデータラッチ回路との関係は示されていない。図１２は、これらの中間の概念を示し、２行２列の４つのデータラッチ回路が示されている。
【００６５】
本実施形態に係る半導体記憶装置３は、前述の第１の実施形態に係る半導体記憶装置１（図１〜図５参照）と比較して、データラッチ回路の構成が異なっている。メモリアレイ基板８０の構成は、第１の実施形態と同様である。
【００６６】
先ず、シリコン基板１１上に設けられたウェル、ｎ形層、ｐ形層及びゲートについて説明する。
図８に示すように、本実施形態に係る半導体記憶装置３においては、シリコン基板１１上にｎウェル２１とｐウェル２２がＸ方向に沿って交互に配列されている。各ｎウェル２１及び各ｐウェル２２はＹ方向に延びる。そして、各データラッチ回路１１６は、１本のｎウェル２１と、その両側に配置された２本のｐウェル２２のそれぞれの半分の領域にわたって設定されている。Ｘ方向におけるデータラッチ回路１１６の長さは、１本のｎウェル２１の長さ及び１本のｐウェル２２の長さの合計に等しい。
【００６７】
半導体記憶装置３のセンスアンプ領域１３においては、複数のデータラッチ回路１１６がＸ方向及びＹ方向に沿ってマトリクス状に配列されている。Ｘ方向において隣り合う２つのデータラッチ回路１１６のレイアウトは相互に鏡像であり、Ｙ方向において隣り合う２つのデータラッチ回路１１６のレイアウトも相互に鏡像である。
【００６８】
図１１（ａ）〜（ｃ）及び図１３（ａ）については、説明の便宜上、各データラッチ回路１１６に含まれるｐウェル２２を、ｐウェル２２ａ及びｐウェル２２ｂに分けて説明する。各データラッチ回路１１６内においては、ｐウェル２２ａとｐウェル２２ｂはｎウェル２１を介して相互に離隔している。一方、あるデータラッチ回路１１６のｐウェル２２ａは、このデータラッチ回路１１６とＸ方向において隣り合うデータラッチ回路１１６のｐウェル２２ｂと連続している。
【００６９】
図１１（ａ）に示すように、ｐウェル２２ａ上には、導電形がｎ形のｎ形層１４１〜１４３が設けられている。ｎ形層１４１〜１４３は、相互に離隔し、Ｙ方向に沿ってこの順に一列に配列されている。Ｙ方向において隣り合うデータラッチ回路１１６において、ｎ形層１４１同士は連続しており、ｎ形層１４３同士も連続している。また、ｎ形層１４１とｎ形層１４２との間、ｎ形層１４２とｎ形層１４３との間には、それぞれ、ｐウェル２２ａの一部が介在している。
【００７０】
これにより、各ｐウェル２２ａ上においては、Ｙ方向に沿って配列された複数組のｎ形層１４１〜１４３が、これらのｎ形層の間に介在したｐウェル２２ａと共に、１本のライン状の半導体領域（アクティブエリア）１１１を形成している。半導体領域１１１は、各データラッチ回路１１６におけるｎ形層１４１、ｐウェル２２ａにおけるｎ形層１４１とｎ形層１４２との間の部分、ｎ形層１４２、ｐウェル２２ａにおけるｎ形層１４２とｎ形層１４３との間の部分、及び、ｎ形層１４３を含む。１本の半導体領域１１１は、Ｙ方向に沿って配列された複数のデータラッチ回路１１６にわたってＹ方向に延びている。
【００７１】
ｎウェル２１上には、導電形がｐ形のｐ形層１３１及び１３２が設けられている。ｐ形層１３１とｐ形層１３２とはＹ方向において離隔している。Ｙ方向において隣り合うデータラッチ回路１１６において、ｐ形層１３２同士は連続している。ｐ形層１３１とｐ形層１３２の間には、ｎウェル２１の一部が介在している。
【００７２】
これにより、各ｎウェル２１上においては、Ｙ方向において隣り合う２つのデータラッチ回路１１６にわたって、ｐ形層１３１、ｎウェル２１におけるｐ形層１３１とｐ形層１３２との間の部分、共通のｐ形層１３２、ｎウェル２１におけるｐ形層１３２とｐ形層１３１との間の部分、及び、ｐ形層１３１が、Ｙ方向に沿ってこの順に連続的に配列されて、島状の半導体領域（アクティブエリア）１１２を形成している。
【００７３】
また、ｎウェル２１上には、導電形がｐ形のｐ形層１３３及び１３４が設けられている。ｐ形層１３３とｐ形層１３４とはＹ方向において離隔している。Ｙ方向において隣り合うデータラッチ回路１１６において、ｐ形層１３３同士は連続している。ｐ形層１３３とｐ形層１３４の間には、ｎウェル２１の一部が介在している。
【００７４】
これにより、各ｎウェル２１上においては、Ｙ方向において隣り合う２つのデータラッチ回路１１６にわたって、ｐ形層１３４、ｎウェル２１におけるｐ形層１３４とｐ形層１３３との間の部分、共通のｐ形層１３３、ｎウェル２１におけるｐ形層１３３とｐ形層１３４との間の部分、及び、ｐ形層１３４が、Ｙ方向に沿ってこの順に連続的に配列されて、島状の半導体領域（アクティブエリア）１１３を形成している。
【００７５】
ｐウェル２２ｂ上には、導電形がｎ形のｎ形層１４４〜１４６が設けられている。ｎ形層１４４〜１４６は、相互に離隔し、Ｙ方向に沿ってこの順に一列に配列されている。Ｙ方向において隣り合うデータラッチ回路１１６において、ｎ形層１４４同士は連続しており、ｎ形層１４６同士も連続している。また、ｎ形層１４４とｎ形層１４５との間、ｎ形層１４５とｎ形層１４６との間には、それぞれ、ｐウェル２２ｂの一部が介在している。
【００７６】
これにより、各ｐウェル２２ｂ上においては、Ｙ方向に沿って配列された複数組のｎ形層１４４〜１４６が、これらのｎ形層の間に介在したｐウェル２２ｂと共に、１本のライン状の半導体領域（アクティブエリア）１１４を形成している。半導体領域１１４は、各データラッチ回路１１６におけるｎ形層１４４、ｐウェル２２ｂにおけるｎ形層１４４とｎ形層１４５との間の部分、ｎ形層１４５、ｐウェル２２ｂにおけるｎ形層１４５とｎ形層１４６との間の部分、及び、ｎ形層１４６を含む。１本の半導体領域１１４は、Ｙ方向に沿って配列された複数のデータラッチ回路１１６にわたって延びている。
【００７７】
センスアンプ領域１３全体では、半導体領域１１１はＹ方向に沿って連続的に延びている。半導体領域１１２はＹ方向に沿って断続的に一列に配列されている。半導体領域１１３もＹ方向に沿って断続的に一列に配列されている。半導体領域１１４はＹ方向に沿って連続的に延びている。
【００７８】
半導体領域１１１〜１１４は、Ｘ方向に沿ってこの順に配列されており、相互に離隔している。ｎ形層１４１、ｐ形層１３３、及び、ｎ形層１４４のＹ方向における位置は相互に略同じであり、ｎ形層１４２、ｐ形層１３１、ｐ形層１３４、及び、ｎ形層１４５のＹ方向における位置は相互に略同じであり、ｎ形層１４３、ｐ形層１３２、及び、ｎ形層１４６のＹ方向における位置は相互に略同じである。
【００７９】
半導体領域１１１〜１１４の相互間には、ＳＴＩ２３が配置されている。半導体領域１１２を共有する２つのデータラッチ回路１１６と、半導体領域１１３を共有する２つのデータラッチ回路１１６とは、組み合わせが異なっている。すなわち、あるデータラッチ回路１１６は、Ｙ方向一方側のデータラッチ回路１１６と半導体領域１１２を共有し、Ｙ方向他方側のデータラッチ回路１１６と半導体領域１１３を共有する。
【００８０】
各データラッチ回路１１６においては、ゲート１５１〜１５４が設けられている。ゲート１５１〜１５４は概ねＸ方向に延び、上述の半導体領域１１１〜１１４を横断している。Ｚ方向から見て、ゲート１５１〜１５４の形状は、Ｘ方向に延びる帯状である。ゲート１５１〜１５４と半導体領域１１１〜１１４との間にはゲート絶縁膜（図示せず）が設けられている。以下、ゲート１５１〜１５４と、半導体領域１１１〜１１４との位置関係について説明する。
【００８１】
ゲート１５１は半導体領域１１１を横断している。具体的には、ゲート１５１の一部はｐウェル２２ａにおけるｎ形層１４１とｎ形層１４２との間の部分の直上域に配置されている。Ｘ方向において隣り合うデータラッチ回路１１６において、ゲート１５１は共通である。すなわち、Ｘ方向に延びる１本のゲート１５１が、Ｘ方向において隣り合い、レイアウトが相互に鏡像である２つのデータラッチ回路１１６のそれぞれにおいて、半導体領域１１１を横断している。
【００８２】
ゲート１５２は半導体領域１１１及び半導体領域１１２を横断している。具体的には、ゲート１５２の一部はｐウェル２２ａにおけるｎ形層１４２とｎ形層１４３との間の部分の直上域に配置され、他の一部はｎウェル２１におけるｐ形層１３１とｐ形層１３２との間の部分の直上域に配置されている。ゲート１５２は、各データラッチ回路１１６の内部に配置されており、隣り合うデータラッチ回路１１６間に跨がってはいない。
【００８３】
ゲート１５３は半導体領域１１３及び半導体領域１１４を横断している。具体的には、ゲート１５３の一部はｎウェル２１におけるｐ形層１３３とｐ形層１３４との間の部分の直上域に配置され、他の一部はｐウェル２２ｂにおけるｎ形層１４４とｎ形層１４５の間の部分の直上域に配置されている。ゲート１５３は、各データラッチ回路１１６の内部に配置されており、隣り合うデータラッチ回路１１６間に跨がってはいない。
【００８４】
ゲート１５４は半導体領域１１４を横断している。具体的には、ゲート１５４の一部はｐウェル２２ｂにおけるｎ形層１４５とｎ形層１４６との間の部分の直上域に配置されている。Ｘ方向において隣り合うデータラッチ回路１１６において、ゲート１５４は共通である。すなわち、Ｘ方向に延びる１本のゲート１５４が、Ｘ方向において隣り合い、レイアウトが相互に鏡像である２つのデータラッチ回路１１６のそれぞれにおいて、半導体領域１１４を横断している。
【００８５】
ゲート１５１を共有する２つのデータラッチ回路１１６と、ゲート１５４を共有する２つのデータラッチ回路１１６とは、組み合わせが異なっている。あるデータラッチ回路１１６は、Ｘ方向一方側のデータラッチ回路１１６とゲート１５１を共有し、Ｘ方向他方側のデータラッチ回路１１６とゲート１５４を共有する。センスアンプ領域１３全体では、ゲート１５１とゲート１５３はＸ方向に沿って一列に配列されており、ゲート１５２とゲート１５４はＸ方向に沿って一列に配列されている。
【００８６】
図１３（ａ）及び（ｂ）に示すように、上述の構成により、各データラッチ回路１１６において、２つのｐチャネル形トランジスタｐ２及びｐ４と、４つのｎチャネル形トランジスタｎ１〜ｎ４が形成される。
【００８７】
より詳細には、ｎ形層１４１、ｎ形層１４２、ｐウェル２２ａにおけるｎ形層１４１とｎ形層１４２との間の部分、及び、ゲート１５１により、ｎチャネル形トランジスタｎ１が形成されている。ｎ形層１４２、ｎ形層１４３、ｐウェル２２ａにおけるｎ形層１４２とｎ形層１４３との間の部分、及び、ゲート１５２により、ｎチャネル形トランジスタｎ２が形成されている。ｎ形層１４４、ｎ形層１４５、ｐウェル２２ｂにおけるｎ形層１４４とｎ形層１４５との間の部分、及び、ゲート１５３により、ｎチャネル形トランジスタｎ３が形成されている。ｎ形層１４５、ｎ形層１４６、ｐウェル２２ｂにおけるｎ形層１４５とｎ形層１４６との間の部分、及び、ゲート１５４により、ｎチャネル形トランジスタｎ４が形成されている。
【００８８】
また、ｐ形層１３１、ｐ形層１３２、ｎウェル２１におけるｐ形層１３１とｐ形層１３２との間の部分、及び、ゲート１５２により、ｐチャネル形トランジスタｐ２が形成されている。ｐ形層１３３、ｐ形層１３４、ｎウェル２１におけるｐ形層１３３とｐ形層１３４との間の部分、及び、ゲート１５３により、ｐチャネル形トランジスタｐ４が形成されている。
【００８９】
このように、ｎチャネル形トランジスタｎ２とｐチャネル形トランジスタｐ２とは、１本のゲート１５２を共有している。ｎチャネル形トランジスタｎ３とｐチャネル形トランジスタｐ４とは、１本のゲート１５３を共有している。また、Ｘ方向において隣り合う２つのデータラッチ回路１１６に設けられた２つのｎチャネル形トランジスタｎ１は、１本のゲート１５１を共有している。Ｘ方向において隣り合う２つのデータラッチ回路１１６に設けられた２つのｎチャネル形トランジスタｎ４は、１本のゲート１５４を共有している。
【００９０】
次に、コンタクトについて説明する。
図１１（ａ）、図１２、図１３（ａ）に示すように、各データラッチ回路１１６には、コンタクト１６１〜１７２が設けられている。Ｚ方向から見て、コンタクト１６５及びコンタクト１６８の形状は、Ｙ方向の長さがＸ方向の長さよりも長い長円形である。それ以外のコンタクトの形状は、略円形である。但し、図１３（ａ）においては、１つのデータラッチ回路１１６のみに属するコンタクトは円又は長円で表し、隣のデータラッチ回路１１６と共有されているコンタクトは半円で表している。なお、第１の実施形態と同様に、各コンタクトはＺ方向に配列された複数段のコンタクトを含んでいてもよく、これらの複数段のコンタクトは中間配線を介して接続されていてもよい。中間配線は、後述する第１配線層１２１又は第２配線層１２２と同層に設けられていてもよい。
【００９１】
コンタクト１６１の下端はゲート１５１に接続されている。コンタクト１６１はＸ方向において隣り合う２つのデータラッチ回路１１６に共有されている。コンタクト１６２の下端はｎ形層１４１に接続されている。コンタクト１６２はＹ方向において隣り合う２つのデータラッチ回路１１６に共有されている。コンタクト１６３の下端はｎ形層１４２に接続されている。コンタクト１６４の下端はｎ形層１４３に接続されている。コンタクト１６４はＹ方向において隣り合う２つのデータラッチ回路１１６に共有されている。このように、コンタクト１６２、１６３、１６４は同じ半導体領域１１１に接続されており、Ｙ方向に沿って配列されている。
【００９２】
コンタクト１６５は、Ｚ方向の中間部分でゲート１５３に接続されており、下端はｐ形層１３１に接続されている。Ｚ方向から見て、コンタクト１６５の形状はＹ方向の長さがＸ方向の長さよりも長い長円形である。コンタクト１６６の下端はｐ形層１３２に接続されている。コンタクト１６６はＹ方向において隣り合う２つのデータラッチ回路１１６に共有されている。このように、コンタクト１６５及び１６６は同じ半導体領域１１２に接続されており、Ｙ方向に沿って配列されている。
【００９３】
コンタクト１６７の下端はｐ形層１３３に接続されている。コンタクト１６７はＹ方向において隣り合う２つのデータラッチ回路１１６に共有されている。コンタクト１６８は、Ｚ方向の中間部分でゲート１５２に接続されており、下端はｐ形層１３４に接続されている。Ｚ方向から見て、コンタクト１６８の形状はＹ方向の長さがＸ方向の長さよりも長い長円形である。このように、コンタクト１６７及び１６８は同じ半導体領域１１３に接続されており、Ｙ方向に沿って配列されている。
【００９４】
コンタクト１６９の下端はｎ形層１４４に接続されている。コンタクト１６９はＹ方向において隣り合う２つのデータラッチ回路１１６に共有されている。コンタクト１７０の下端はｎ形層１４５に接続されている。コンタクト１７１の下端はｎ形層１４６に接続されている。コンタクト１７１はＹ方向において隣り合う２つのデータラッチ回路１１６に共有されている。このように、コンタクト１６９、１７０、１７１は同じ半導体領域１１４に接続されており、Ｙ方向に沿って配列されている。コンタクト１７２の下端はゲート１５４に接続されている。コンタクト１７２はＸ方向において隣り合う２つのデータラッチ回路１１６に共有されている。
【００９５】
シリコン基板１１及びゲートの上方には、第１配線層１２１、第２配線層１２２、第３配線層１２３がこの順に積層されている。すなわち、第１配線層１２１はゲート１５１〜１５４よりも上方に位置し、第２配線層１２２は第１配線層１２１よりも上層に位置し、第３配線層１２３は第２配線層１２２よりも上層に位置する。
【００９６】
以下、第１配線層１２１について説明する。
図９、図１１（ｂ）、図１２及び図１３（ａ）に示すように、第１配線層１２１においては、配線１２１ａ、配線１２１ｂ、配線１２１ｃが設けられている。配線１２１ａにおいては、幹部１２１ｄと、枝部１２１ｅ及び１２１ｆが設けられている。配線１２１ａの幹部１２１ｄは、各データラッチ回路１１６のＸ方向中央部、すなわち、半導体領域１１２と半導体領域１１３との間を、Ｙ方向に延びている。
【００９７】
幹部１２１ｄは、Ｙ方向に沿って配列された複数のデータラッチ回路１１６にわたって設けられている。幹部１２１ｄはゲート１５２の直上域及びゲート１５３の直上域を通過している。配線１２１ａの枝部１２１ｅは、幹部１２１ｄからＸ方向の一方側に延出し、コンタクト１６２の上端に接続されている。枝部１２１ｅはＹ方向において隣り合う２つのデータラッチ回路１１６に共有されている。配線１２１ａの枝部１２１ｆは、幹部１２１ｄからＸ方向の他方側に延出し、コンタクト１７１の上端に接続されている。枝部１２１ｆはＹ方向において隣り合う２つのデータラッチ回路１１６に共有されている。このように、配線１２１ａは、コンタクト１６２を介してｎ形層１４１に接続されると共に、コンタクト１７１を介してｎ形層１４６に接続されている。
【００９８】
配線１２１ｂはＸ方向に延び、コンタクト１６３の上端及びコンタクト１６５の上端に接続されている。これにより、ｎ形層１４２、ｐ形層１３１及びゲート１５３は、コンタクト１６３、配線１２１ｂ及びコンタクト１６５を介して相互に接続されている。配線１２１ｃもＸ方向に延び、コンタクト１６８の上端及びコンタクト１７０の上端に接続されている。これにより、ｎ形層１４５、ｐ形層１３４及びゲート１５２は、コンタクト１７０、配線１２１ｃ、コンタクト１６８を介して相互に接続されている。
【００９９】
次に、第２配線層１２２について説明する。
図１０、図１２、図１３（ａ）に示すように、第２配線層１２２においては、配線１２２ａ及び１２２ｂが設けられている。配線１２２ａ及び１２２ｂの形状は、Ｘ方向に延びるライン状であり、Ｘ方向に沿って配列された複数のデータラッチ回路１１６にわたって設けられている。
【０１００】
配線１２２ａはゲート１５１の直上域及びゲート１５３の直上域を通過するように配置されており、コンタクト１６１の上端に接続されている。なお、配線１２２ａはコンタクト１６５の直上域も通過するが、コンタクト１６５には接続されていない。これにより、配線１２２ａはコンタクト１６１を介してゲート１５１に接続されている。
【０１０１】
配線１２２ｂはゲート１５２の直上域及びゲート１５４の直上域を通過するように配置されており、コンタクト１７２の上端に接続されている。なお、配線１２２ｂはコンタクト１６８の直上域も通過するが、コンタクト１６８には接続されていない。これにより、配線１２２ｂはコンタクト１７２を介してゲート１５４に接続されている。
【０１０２】
次に、第３配線層１２３について説明する。
図１０、図１１（ｃ）、図１２、図１３（ａ）に示すように、第３配線層１２３においては、配線１２３ａ及び１２３ｂが設けられている。配線１２３ａ及び１２３ｂの形状は、Ｙ方向に延びるライン状であり、Ｙ方向に沿って配列された複数のデータラッチ回路１１６にわたって設けられている。配線１２３ａ及び配線１２３ｂは、Ｘ方向に沿って交互に配列されている。
【０１０３】
配線１２３ａは、Ｘ方向において隣り合うデータラッチ回路１１６の境界線に沿って配置されており、例えば、Ｘ方向において隣り合う２つのデータラッチ回路１１６に属し、ＳＴＩ２３を介して隣り合う半導体領域１１１及び半導体領域１１４の直上域に配置されている。配線１２３ａは、コンタクト１６４の上端及びコンタクト１６９の上端に接続されている。これにより、配線１２３ａは、コンタクト１６４を介してｎ形層１４３に接続されると共に、コンタクト１６９を介してｎ形層１４４に接続されている。
【０１０４】
配線１２３ｂは、データラッチ回路１１６のＸ方向中央部に配置されており、例えば、各データラッチ回路１１６の半導体領域１１２の直上域及び半導体領域１１３の直上域に配置されている。配線１２３ｂは、コンタクト１６６の上端及びコンタクト１６７の上端に接続されている。これにより、配線１２３ｂは、コンタクト１６６を介してｐ形層１３２に接続されると共に、コンタクト１６７を介してｐ形層１３３に接続されている。
【０１０５】
各トランジスタが上述の如く結線された結果、各データラッチ回路１１６においては、図１３（ｂ）に示す回路が構成される。
【０１０６】
すなわち、ｎチャネル形トランジスタｎ１のソース・ドレインの一方と、ｎチャネル形トランジスタｎ２のソース・ドレインの一方は、共通のｎ形層１４２であるため、相互に接続されている。ｎ形層１４２は、コンタクト１６３、配線１２１ｂ及びコンタクト１６５を介して、ｐチャネル形トランジスタｐ２のソース・ドレインの一方（ｐ形層１３１）、並びに、ｐチャネル形トランジスタｐ４及びｎチャネル形トランジスタｎ３の共通のゲート１５３に接続されている。
【０１０７】
同様に、ｎチャネル形トランジスタｎ３のソース・ドレインの一方と、ｎチャネル形トランジスタｎ４のソース・ドレインの一方は、共通のｎ形層１４５であるため、相互に接続されている。ｎ形層１４５は、コンタクト１７０、配線１２１ｃ及びコンタクト１６８を介して、ｐチャネル形トランジスタｐ４のソース・ドレインの一方（ｐ形層１３４）、並びに、ｐチャネル形トランジスタｐ２及びｎチャネル形トランジスタｎ２の共通のゲート１５２に接続されている。
【０１０８】
ｎチャネル形トランジスタｎ１のソース・ドレインの他方（ｎ形層１４１）、及び、ｎチャネル形トランジスタｎ４のソース・ドレインの他方（ｎ形層１４６）は、それぞれ、コンタクト１６２及びコンタクト１７１を介して配線１２１ａに接続されている。配線１２１ａは、センスアンプ１５に接続可能であり、センスアンプ１５から出力されたデータ信号ＳＡが印加される。
【０１０９】
ｎチャネル形トランジスタｎ２のソース・ドレインの他方（ｎ形層１４３）は、コンタクト１６４を介して、第３配線層１２３の配線１２３ａに接続されている。ｎチャネル形トランジスタｎ３のソース・ドレインの他方（ｎ形層１４４）は、コンタクト１６９を介して、第３配線層１２３の配線１２３ａに接続されている。配線１２３ａには、第２基準電位としての接地電位ＧＮＤが印加される。
【０１１０】
ｐチャネル形トランジスタｐ２のソース・ドレインの他方（ｐ形層１３２）は、コンタクト１６６を介して、第３配線層１２３の配線１２３ｂに接続されている。ｐチャネル形トランジスタｐ４のソース・ドレインの他方（ｐ形層１３３）は、コンタクト１６７を介して、第３配線層１２３の配線１２３ｂに接続されている。配線１２３ｂには、第１基準電位としての電源電位ＶＤＤが印加される。
【０１１１】
ｎチャネル形トランジスタｎ１のゲート１５１は、コンタクト１６１を介して、第２配線層１２２の配線１２２ａに接続されている。配線１２２ａには、制御信号Ｖｃ１が入力される。ｎチャネル形トランジスタｎ４のゲート１５４は、コンタクト１７２を介して、第２配線層１２２の配線１２２ｂに接続されている。配線１２２ｂには、制御信号Ｖｃ２が入力される。
【０１１２】
次に、本実施形態に係る半導体記憶装置の動作について説明する。
図１３（ｂ）に示すように、初期状態においては、制御信号Ｖｃ１及びＶｃ２、データ信号ＳＡはいずれも「Ｌ」である。このため、ｎチャネル形トランジスタｎ１及びｎ４はオフ状態である。
【０１１３】
この状態から、データを保持させるデータラッチ回路１１６については、制御信号Ｖｃ２を「Ｈ」として、ｎチャネル形トランジスタｎ４をオン状態とする。これにより、ｐチャネル形トランジスタｐ４とｎチャネル形トランジスタｎ３の接続点Ｎ２の電位が「Ｌ」となる。この結果、ｐチャネル形トランジスタｐ２がオン状態となり、ｎチャネル形トランジスタｎ２がオフ状態となるため、ｐチャネル形トランジスタｐ２とｎチャネル形トランジスタｎ２の接続点Ｎ１の電位は「Ｈ」となる。これにより、ｐチャネル形トランジスタｐ４がオフ状態となり、ｎチャネル形トランジスタｎ３がオン状態となるため、接続点Ｎ２の電位は「Ｌ」のまま安定する。その後、制御信号Ｖｃ２を「Ｌ」に戻し、ｎチャネル形トランジスタｎ４をオフ状態とする。
【０１１４】
そして、センスアンプ１５が、データ信号ＳＡを一旦「Ｈ」とした後、本来のデータ信号ＳＡを出力する。次に、制御信号Ｖｃ１を「Ｈ」とし、ｎチャネル形トランジスタｎ１をオン状態として、データ信号ＳＡの値をデータラッチ回路１６に書き込む。
【０１１５】
データ信号ＳＡが「Ｈ」である場合は、ｎチャネル形トランジスタｎ１がオン状態であるため、接続点Ｎ１の電位は「Ｈ」のままであり、したがって、接続点Ｎ２の電位は「Ｌ」のままで固定される。
【０１１６】
データ信号ＳＡが「Ｌ」である場合は、ｎチャネル形トランジスタｎ１がオン状態であるため、接続点Ｎ１の電位は「Ｌ」となる。このため、ｐチャネル形トランジスタｐ４はオン状態となり、ｎチャネル形トランジスタｎ３はオフ状態となる。したがって、接続点Ｎ２の電位は「Ｈ」となる。これにより、ｐチャネル形トランジスタｐ２はオフ状態となり、ｎチャネル形トランジスタｎ２はオン状態となるため、接続点Ｎ１の電位は「Ｌ」で固定される。
【０１１７】
このようにして、データ信号ＳＡが「Ｈ」である場合は、接続点Ｎ１の電位は「Ｈ」、接続点Ｎ２の電位は「Ｌ」で固定され、データ信号ＳＡが「Ｌ」である場合は、接続点Ｎ１の電位は「Ｌ」、接続点Ｎ２の電位は「Ｈ」で固定される。この結果、データラッチ回路１１６は、データ信号ＳＡが表す値を保持することができる。
【０１１８】
次に、本実施形態の効果について説明する。
本実施形態においては、６つのトランジスタにより、データラッチ回路１１６を構成することができる。これにより、第１の実施形態と比較して、データラッチ回路１１６を小型化することができる。
【０１１９】
また、本実施形態においては、１本のゲート１５２により、ｎチャネルトランジスタｎ２のゲート及びｐチャネル形トランジスタｐ２のゲートの双方を実現している。また、１本のゲート１５３により、ｎチャネル形トランジスタｎ３のゲート及びｐチャネル形トランジスタｐ４のゲートの双方を実現している。これにより、データラッチ回路１１６内のゲートの本数を減らし、データラッチ回路１１６の小型化を図ることができる。
【０１２０】
更に、本実施形態においては、ゲート１５１及びゲート１５３の形状がＸ方向に延びる帯状であり、Ｘ方向に沿って配列されている。また、ゲート１５２及びゲート１５４の形状もＸ方向に延びる帯状であり、Ｘ方向に沿って配列されている。これにより、各データラッチ回路１１６におけるゲートの列が２列になり、データラッチ回路１１６のＹ方向におけるサイズを縮小することができる。
【０１２１】
更にまた、本実施形態においては、Ｘ方向において隣り合うデータラッチ回路１１６のレイアウトを相互に鏡像としている。これにより、Ｘ方向において隣り合うデータラッチ回路１１６間で、ゲート１５１を共通化できると共に、ゲート１５４を共通化できる。また、Ｙ方向において隣り合うデータラッチ回路１１６のレイアウトを相互に鏡像としている。これにより、Ｙ方向において隣り合うデータラッチ回路１１６間で、ｎ形層１４１、ｎ形層１４３、ｐ形層１３２、ｐ形層１３３、ｎ形層１４４、ｎ形層１４６をそれぞれ共通化できる。これによっても、データラッチ回路１６の小型化を図ることができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【０１２２】
（第４の実施形態）
次に、第４の実施形態について説明する。
図１４は、本実施形態に係る４つのデータラッチ回路における半導体領域、ゲート、コンタクト及び第１配線層を示す平面図である。
図１５は、本実施形態に係る４つのデータラッチ回路における半導体領域、ゲート、コンタクト、第１配線層及び第２配線層を示す平面図である。
図１６は、本実施形態に係る４つのデータラッチ回路における半導体領域、ゲート、コンタクト、第１配線層、第２配線層及び第３配線層を示す平面図である。
図１７（ａ）は本実施形態に係る１つのデータラッチ回路を示す平面図であり、（ｂ）はその回路図である。
【０１２３】
図１４〜図１６、図１７（ａ）に示すように、本実施形態に係る半導体記憶装置４は、前述の第３の実施形態に係る半導体記憶装置３（図８〜図１３（ｂ）参照）と比較して、データラッチ回路１１８の構成が異なっている。
【０１２４】
データラッチ回路１１８のうち、ｎウェル２１、ｐウェル２２、ｐ形層１３１〜１３４、ｎ形層１４１〜１４６、ゲート１５１〜５４、コンタクト１６１〜１７２の形状、位置関係及び接続関係は、第３の実施形態に係るデータラッチ回路１１６と同様である。一方、データラッチ回路１１８は、データラッチ回路１１６と比較して、第１配線層１２１、第２配線層１２２及び第３配線層１２３の構成が異なっている。また、データラッチ回路１１８には、ビア１８１及び１８２が設けられている。
【０１２５】
先ず、第１配線層１２１について説明する。
図１４及び図１７（ａ）に示すように、データラッチ回路１１８の第１配線層１２１においては、配線１２１ｂ、配線１２１ｃ、配線１２１ｇ、配線１２１ｈ及び配線１２１ｉが設けられている。配線１２１ｂ及び配線１２１ｃの位置及び形状は、第３の実施形態と同様である。配線１２１ｈはコンタクト１６２の上端及びビア１８１の下端に接続されている。配線１２１ｉはコンタクト１７１の上端及びビア１８２の下端に接続されている。
【０１２６】
配線１２１ｇにおいては、幹部１２１ｊと、枝部１２１ｍ及び１２１ｎが設けられている。配線１２１ｇの幹部１２１ｊは、各データラッチ回路１１８のＸ方向中央部、すなわち、半導体領域１１２と半導体領域１１３との間を、Ｙ方向に延びている。幹部１２１ｊは、Ｙ方向に沿って配列された複数のデータラッチ回路１１８にわたって設けられている。幹部１２１ｊはゲート１５２の直上域及びゲート１５３の直上域を通過するように配置されている。
【０１２７】
配線１２１ｇの枝部１２１ｍは、幹部１２１ｊからＸ方向の一方側に延出し、コンタクト１６７の上端に接続されている。枝部１２１ｍはＹ方向において隣り合う２つのデータラッチ回路１１８に共有されている。配線１２１ｇの枝部１２１ｎは、幹部１２１ｊからＸ方向の他方側に延出し、コンタクト１６６の上端に接続されている。枝部１２１ｎはＹ方向において隣り合う２つのデータラッチ回路１１８に共有されている。このように、配線１２１ｇは、コンタクト１６７を介してｐ形層１３３に接続されると共に、コンタクト１６６を介してｐ形層１３２に接続されている。
【０１２８】
次に、第２配線層１２２について説明する。
図１５に示すように、データラッチ回路１１８の第２配線層１２２においては、配線１２２ｃが設けられている。配線１２２ｃにおいては、幹部１２２ｄと、枝部１２２ｅ及び１２２ｆが設けられている。配線１２２ｃの幹部１２２ｄはＸ方向に延びている。幹部１２２ｄは、Ｘ方向に沿って配列された複数のデータラッチ回路１１８にわたって設けられている。幹部１２２ｄは、第１配線層１２１の配線１２１ｂの直上域及び配線１２１ｃの直上域を通過するように配置されている。
【０１２９】
配線１２２ｃの枝部１２２ｅは、幹部１２２ｄからＹ方向の一方側に延出し、コンタクト１６１の上端に接続されている。配線１２２ｃの枝部１２２ｆは、幹部１２２ｄからＹ方向の他方側に延出し、コンタクト１７２の上端に接続されている。このように、配線１２２ｃは、コンタクト１６１を介してゲート１５１に接続されると共に、コンタクト１７２を介してゲート１５４に接続されている。
【０１３０】
次に、第３配線層１２３について説明する。
図１６に示すように、データラッチ回路１１８の第３配線層１２３においては、配線１２３ａ、１２３ｃ及び１２３ｄが設けられている。配線１２３ａ、１２３ｃ及び１２３ｄの形状は、Ｙ方向に延びるライン状であり、Ｙ方向に沿って配列された複数のデータラッチ回路１１８にわたって設けられている。
【０１３１】
配線１２３ａの位置及び形状は、第３の実施形態と同様である。すなわち、配線１２３ａは、Ｘ方向において隣り合うデータラッチ回路１１８の境界線に沿って配置されており、例えば、Ｘ方向において隣り合う２つのデータラッチ回路１１８に属し、ＳＴＩ２３を介して隣り合う半導体領域１１１及び半導体領域１１４の直上域に配置されている。配線１２３ａは、コンタクト１６４の上端及びコンタクト１６９の上端に接続されている。これにより、配線１２３ａは、コンタクト１６４を介してｎ形層１４３に接続されると共に、コンタクト１６９を介してｎ形層１４４に接続されている。
【０１３２】
配線１２３ｃは、半導体領域１１２の直上域付近に配置されており、ビア１８１の上端に接続されている。これにより、配線１２３ｃは、ビア１８１、配線１２１ｈ及びコンタクト１６２を介して、ｎ形層１４１に接続されている。
【０１３３】
配線１２３ｄは、半導体領域１１３と半導体領域１１４の間の部分の直上域付近に配置されており、ビア１８２の上端に接続されている。これにより、配線１２３ｄは、ビア１８２、配線１２１ｉ及びコンタクト１７２を介して、ｎ形層１４６に接続されている。
【０１３４】
各トランジスタが上述の如く結線された結果、各データラッチ回路１１８においては、図１７（ｂ）に示す回路が構成される。
データラッチ回路１１８におけるトランジスタ間の接続は、第３の実施形態に係るデータラッチ回路１１６と同様である。また、ｎチャネル形トランジスタｎ２及びｎ３と接地電位ＧＮＤとの接続も、データラッチ回路１１６と同様である。
【０１３５】
一方、データラッチ回路１１８はデータラッチ回路１１６と比較して、各トランジスタに対して電源電位ＶＤＤ、制御信号Ｖｃ、データ信号ＳＡ及びｂＳＡが入力される態様が異なっている。また、データラッチ回路１１８はデータラッチ回路１１６と比較して、制御信号Ｖｃが共通である点と、データ信号ＳＡ及びｂＳＡが相補信号である点が異なっている。データ信号ＳＡ及びｂＳＡのうち、一方が「Ｈ」であれば、他方は「Ｌ」である。
【０１３６】
ｐチャネル形トランジスタｐ２のソース・ドレインの他方（ｐ形層１３２）は、コンタクト１６６及び枝部１２１ｎを介して、配線１２１ｇに接続されている。ｐチャネル形トランジスタｐ４のソース・ドレインの他方（ｐ形層１３３）は、コンタクト１６９及び枝部１２１ｍを介して、配線１２１ｇに接続されている。配線１２１ｇには、第１基準電位としての電源電位ＶＤＤが印加される。
【０１３７】
ｎチャネル形トランジスタｎ１のゲート１５１は、コンタクト１６１を介して、配線１２２ｃに接続されている。ｎチャネル形トランジスタｎ４のゲート１５４は、コンタクト１７２を介して、配線１２２ｃに接続されている。配線１２２ｃには、共通の制御信号Ｖｃが印加される。
【０１３８】
ｎチャネル形トランジスタｎ１のソース・ドレインの他方（ｎ形層１４１）は、コンタクト１６２、配線１２１ｈ及びビア１８１を介して、配線１２３ｂに接続されている。配線１２３ｂには、データ信号ＳＡが印加される。
【０１３９】
ｎチャネル形トランジスタｎ１のソース・ドレインの他方（ｎ形層１４６）は、コンタクト１７１、配線１２１ｉ及びビア１８２を介して、配線１２３ｃに接続されている。配線１２３ｃには、データ信号ｂＳＡが印加される。
【０１４０】
次に、本実施形態に係る半導体記憶装置の動作について説明する。
図１７（ｂ）に示すように、初期状態においては、制御信号Ｖｃ、データ信号ＳＡはいずれも「Ｌ」である。このため、ｎチャネル形トランジスタｎ１及びｎ４はオフ状態である。この状態から、データを保持させるデータラッチ回路１１８については、制御信号Ｖｃを「Ｈ」として、ｎチャネル形トランジスタｎ１及びｎ４をオン状態とする。そして、センスアンプ１５が、データ信号ＳＡ及びｂＳＡをデータラッチ回路１１８に対して出力する。ｎチャネル形トランジスタｎ２及びｎ３、並びに、ｐチャネル形トランジスタｐ２及びｐ４によるデータの保持方法は、第３の実施形態と同様である。
本実施形態によっても、第３の実施形態と同様な効果を得ることができる。
【０１４１】
以上説明した実施形態によれば、小型化が可能なデータラッチ回路及び半導体記憶装置を実現することができる。
【０１４２】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【０１４３】
１、２、３、４：半導体記憶装置
１０：制御回路基板
１１：シリコン基板
１２：層間絶縁膜
１３：センスアンプ領域
１４：センスアンプ回路
１５：センスアンプ
１６、１６ａ、１６ｂ、１６ｃ：データラッチ回路
１８：データラッチ回路
２１：ｎウェル
２２、２２ａ、２２ｂ：ｐウェル
２３：ＳＴＩ
３１〜３６、３１ａ、３１ｂ、３２ａ、３２ｂ：ｐ形層
４１〜４５、４１ａ、４１ｃ、４２ａ、４２ｃ：ｎ形層
５１〜５６：ゲート
６１〜７３：コンタクト
７６、７７、７８、７９：配線
８０：メモリアレイ基板
８１：シリコン基板
８２：層間絶縁膜
８３：ソース線
８５：積層体
８６：絶縁膜
８７：電極膜
９０：コア部材
９１：シリコンピラー
９２：トンネル絶縁膜
９３：電荷蓄積膜
９４：ブロック絶縁膜
９６：プラグ
９７：ビット線
１１１〜１１４：半導体領域（アクティブエリア）
１１６：データラッチ回路
１１８：データラッチ回路
１２１：第１配線層
１２１ａ、１２１ｂ、１２１ｃ：配線
１２１ｄ：幹部
１２１ｅ、１２１ｆ：枝部
１２１ｇ、１２１ｈ、１２１ｉ：配線
１２１ｊ：幹部
１２１ｍ、１２１ｎ：枝部
１２２：第２配線層
１２２ａ、１２２ｂ、１２２ｃ：配線
１２２ｄ：幹部
１２２ｅ、１２２ｆ：枝部
１２３：第３配線層
１２３ａ、１２３ｂ、１２３ｃ、１２３ｄ：配線
１３１〜１３４：ｐ形層
１４１〜１４６：ｎ形層
１５１〜１５４：ゲート
１６１〜１７２：コンタクト
１８１、１８２：ビア
ＧＮＤ：接地電位
Ｎ１、Ｎ２：接続点
ｎ１〜ｎ４：ｎチャネル形トランジスタ
ｐ１〜ｐ４：ｐチャネル形トランジスタ
ＳＡ、ｂＳＡ：データ信号
ＶＤＤ：電源電位
Ｖｃ、Ｖｃ１、Ｖｃ２：制御信号
Ｖｓ１、Ｖｓ２：選択信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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