(57)【要約】【課題】差動増幅回路を備える装置において、出力段にゲート耐圧が比較的低いトランジスタを使用可能とする。【解決手段】差動対となる第１電流経路および第２電流経路を有する差動増幅回路と、第１主端子が電源電位側に接続され、第２主端子が基準電位側に接続され、制御端子が前記第２電流経路に接続された第１出力段トランジスタと、前記第１出力段トランジスタの制御端子および第２主端子の間に接続された第１電圧クランプ回路とを備える装置を提供する。【選択図】図１
2020022103.tif 000002
【特許請求の範囲】
【請求項１】
差動対となる第１電流経路および第２電流経路を有する差動増幅回路と、
第１主端子が電源電位側に接続され、第２主端子が基準電位側に接続され、制御端子が前記第２電流経路に接続された第１出力段トランジスタと、
前記第１出力段トランジスタの制御端子および第２主端子の間に接続された第１電圧クランプ回路と
を備える装置。
【請求項２】
前記差動増幅回路の前記第１電流経路および前記基準電位の間に接続された第２電圧クランプ回路を更に備える請求項１に記載の装置。
【請求項３】
前記差動増幅回路は、
第１主端子が前記第１電流経路における前記電源電位側に設けられ、第２主端子が前記第１電流経路における前記基準電位側に設けられ、制御端子が第１差動入力を入力する第１差動入力トランジスタと、
第１主端子が前記第２電流経路における前記電源電位側に設けられ、第２主端子が前記第２電流経路における前記基準電位側に設けられ、制御端子が第２差動入力を入力する第２差動入力トランジスタと、
前記第１電流経路において前記第１差動入力トランジスタの前記電源電位側に主端子間が設けられ、制御端子にバイアス電圧を入力する第１バイアストランジスタと、
前記第２電流経路において前記第２差動入力トランジスタの前記電源電位側に主端子間が設けられ、制御端子に前記バイアス電圧を入力する第２バイアストランジスタと
を有し、
前記第１出力段トランジスタの制御端子は、前記第２バイアストランジスタの前記電源電位側において前記第２電流経路に接続され、
前記第２電圧クランプ回路は、前記第１バイアストランジスタおよび前記第１差動入力トランジスタの間で前記第１電流経路に接続される
請求項２に記載の装置。
【請求項４】
前記差動増幅回路は、
前記第１電流経路において前記第１バイアストランジスタの前記電源電位側に主端子間が設けられ、制御端子が前記第１バイアストランジスタの前記電源電位側に接続された第１電源側トランジスタと、
前記第２電流経路において前記第２バイアストランジスタの前記電源電位側に主端子間が設けられ、制御端子が前記第１電源側トランジスタの制御端子に接続された第２電源側トランジスタと
を有し、
前記第１出力段トランジスタの制御端子は、前記第２電流経路における前記第２バイアストランジスタおよび前記第２電源側トランジスタの間に接続される
請求項３に記載の装置。
【請求項５】
前記第２差動入力トランジスタは、前記第１出力段トランジスタの第２主端子側の電圧に応じた電圧を制御端子に入力する請求項３または４に記載の装置。
【請求項６】
前記第２差動入力トランジスタは、前記第１出力段トランジスタの前記基準電位側の電圧を分圧した電圧を制御端子に入力する請求項５に記載の装置。
【請求項７】
第１主端子が電源電位側に接続され、第２主端子が基準電位側に接続され、制御端子が前記第１出力段トランジスタの制御端子に接続された第２出力段トランジスタを更に備える請求項１から６のいずれか一項に記載の装置。
【請求項８】
前記電源電位および前記第１出力段トランジスタの間に接続されたカレントミラー回路を更に備える請求項１から７のいずれか一項に記載の装置。
【請求項９】
前記第１電圧クランプ回路および前記第２電圧クランプ回路は、少なくとも１つのツェナーダイオードを含む、請求項２から６、および、請求項２に従属する請求項７から８のいずれか一項に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅回路を備える装置に関する。
【背景技術】
【０００２】
従来、入力信号を増幅して出力するバッファ回路が知られている（例えば、特許文献１〜３参照）。特許文献１〜２は、差動入力に応じた出力電圧を出力するバッファ回路である。特許文献３は、２つのカレントミラー回路を相補回路に構成して出力信号を得るバッファ回路である。
特許文献１  特開２０１８−０５６７５０号公報
特許文献２  特開２００８−２８８９００号公報
特許文献３  特開２００１−３０８６９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
差動増幅回路を有するバッファ回路等の一形態として、差動増幅回路の出力によって出力段のトランジスタを駆動して出力信号を得る方式がある。ここで、高電圧（例えば３０Ｖ）の電源電圧で動作させるバッファ回路等においては、差動増幅回路から出力段のトランジスタに高電圧が印加される可能性があるので、ゲート耐圧が高いトランジスタが必要となってしまう。
【課題を解決するための手段】
【０００４】
上記課題を解決するために、本発明の第１の態様においては、装置を提供する。装置は、差動対となる第１電流経路および第２電流経路を有する差動増幅回路を備えてよい。装置は、第１主端子が電源電位側に接続され、第２主端子が基準電位側に接続され、制御端子が第２電流経路に接続された第１出力段トランジスタを備えてよい。装置は、第１出力段トランジスタの制御端子および第２主端子の間に接続された第１電圧クランプ回路を備えてよい。
【０００５】
装置は、差動増幅回路の第１電流経路および基準電位の間に接続された第２電圧クランプ回路を備えてよい。
【０００６】
差動増幅回路は、第１主端子が第１電流経路における電源電位側に設けられ、第２主端子が第１電流経路における基準電位側に設けられ、制御端子が第１差動入力を入力する第１差動入力トランジスタを有してよい。差動増幅回路は、第１主端子が第２電流経路における電源電位側に設けられ、第２主端子が第２電流経路における基準電位側に設けられ、制御端子が第２差動入力を入力する第２差動入力トランジスタを有してよい。差動増幅回路は、第１電流経路において第１差動入力トランジスタの電源電位側に主端子間が設けられ、制御端子にバイアス電圧を入力する第１バイアストランジスタを有してよい。差動増幅回路は、第２電流経路において第２差動入力トランジスタの電源電位側に主端子間が設けられ、制御端子にバイアス電圧を入力する第２バイアストランジスタを有してよい。第１出力段トランジスタの制御端子は、第２バイアストランジスタの電源電位側において第２電流経路に接続されてよい。第２電圧クランプ回路は、第１バイアストランジスタおよび第１差動入力トランジスタの間で第１電流経路に接続されてよい。
【０００７】
差動増幅回路は、第１電流経路において第１バイアストランジスタの電源電位側に主端子間が設けられ、制御端子が第１バイアストランジスタの電源電位側に接続された第１電源側トランジスタを有してよい。差動増幅回路は、第２電流経路において第２バイアストランジスタの電源電位側に主端子間が設けられ、制御端子が第１電源側トランジスタの制御端子に接続された第２電源側トランジスタを有してよい。第１出力段トランジスタの制御端子は、第２電流経路における第２バイアストランジスタおよび第２電源側トランジスタの間に接続されてよい。
【０００８】
第２差動入力トランジスタは、第１出力段トランジスタの第２主端子側の電圧に応じた電圧を制御端子に入力してよい。
【０００９】
第２差動入力トランジスタは、第１出力段トランジスタの基準電位側の電圧を分圧した電圧を制御端子に入力してよい。
【００１０】
装置は、第１主端子が電源電位側に接続され、第２主端子が基準電位側に接続され、制御端子が第１出力段トランジスタの制御端子に接続された第２出力段トランジスタを備えてよい。
【００１１】
装置は、電源電位および第１出力段トランジスタの間に接続されたカレントミラー回路を備えてよい。
【００１２】
第１電圧クランプ回路および第２電圧クランプ回路は、少なくとも１つのツェナーダイオードを含んでよい。
【００１３】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態に係る装置１００の構成を示す。
【図２】本発明の実施形態に係る第１電圧クランプ回路のリーク特性の一例を示す。
【図３】本発明の実施形態に係る装置１００の出力電圧特性の一例を示す。
【図４】本発明の実施形態に係る装置１００の消費電流特性の一例を示す。
【発明を実施するための形態】
【００１５】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１６】
図１は、本実施形態に係る装置１００の構成を示す。本実施形態に係る装置１００は、差動増幅回路１２０の出力によって出力回路１３０内のトランジスタ（図中ＮＭＯＳトランジスタＨＶＭＮ３）を駆動して出力信号を得る構成をとる。装置１００は、差動増幅回路１２０を図１の構成とすることで、差動増幅回路１２０の出力によって駆動されるトランジスタのゲート耐圧を低くすることができる。ここで、異常動作等によりトランジスタのゲート耐圧を超える電圧が出力される場合にトランジスタの制御端子が破壊することを防止するために、装置１００は、そのトランジスタの制御端子および基準電位側の主端子の間に第１電圧クランプ回路１５０を設けた構成をとる。また、装置１００は、第１電圧クランプ回路１５０を設けたことによって、差動増幅回路１２０において差動入力信号を入力するトランジスタ対（図中ＮＭＯＳトランジスタＭＮ１および２）に流れる電流のバランスが崩れることを抑制するために、差動増幅回路１２０における、第１電圧クランプ回路１５０が接続された側とは反対側の電流経路に第２電圧クランプ回路１６０を接続した構成をとってよい。
【００１７】
装置１００は、電源電位ＶＣＣおよび基準電位ＶＳＳの供給を受けて、入力されるリファレンス電圧Ｖｒｅｆに応じた出力電圧Ｖｏｕｔを出力する。ここで、基準電位ＶＳＳは、装置１００のグランド電位（０Ｖ）であってよく、電源電位ＶＣＣは基準電位ＶＳＳより高い電位（例えば３０Ｖ）である。本実施形態に係る装置１００は、一例として予め定められた定電圧のリファレンス電圧Ｖｒｅｆを入力し、リファレンス電圧に応じた定電圧の出力電圧Ｖｏｕｔを出力する電圧レギュレータとして機能する。
【００１８】
装置１００は、バイアス電圧生成回路１１０と、差動増幅回路１２０と、出力回路１３０とを備える。バイアス電圧生成回路１１０は、電源電位ＶＣＣおよび基準電位ＶＳＳの間に接続される。本願明細書において、「接続」とは特記しない限り「電気的な接続」を意味し、部品同士が電気的に直接接続されているものに限らず、他の部品が間に接続された電気的な間接接続であってもよいことを意味する。
【００１９】
バイアス電圧生成回路１１０は、差動増幅回路１２０に流すテール電流Ｉ０を規定する基準電流Ｉｂ０を発生する。また、バイアス電圧生成回路１１０は、差動増幅回路１２０に供給するバイアス電圧を発生する。
【００２０】
バイアス電圧生成回路１１０は、電源電位ＶＣＣ側から順に直列に接続された、電流源Ｉｂ０と、ＮＭＯＳトランジスタＭＮ４と、ＮＭＯＳトランジスタＭＮ５とを有する。本図の構成においては、電源電位ＶＣＣ、電流源Ｉｂ０、ＮＭＯＳトランジスタＭＮ４、ＮＭＯＳトランジスタＭＮ５、および基準電位ＶＳＳが直接直列接続された構成をとるが、これに代えてバイアス電圧生成回路１１０は、これらの構成要素の少なくとも１つの間に、付加的な構成要素を設けた構成をとってもよい。
【００２１】
電流源Ｉｂ０は、基準電流Ｉｂ０を発生してＮＭＯＳトランジスタＭＮ４およびＮＭＯＳトランジスタＭＮ５へと流す。ＮＭＯＳトランジスタＭＮ４は、第１主端子（ドレイン）が電流源Ｉｂ０、第２主端子（ソース）がＮＭＯＳトランジスタＭＮ５へと接続され、制御端子（ゲート）が装置１００の入力端子（Ｖｒｅｆ）に接続される。ＮＭＯＳトランジスタＭＮ４は、入力端子に入力されるリファレンス電圧Ｖｒｅｆにオフセットを加えた電圧を第１主端子側に発生して、差動増幅回路１２０に供給する。ＮＭＯＳトランジスタＭＮ５は、第１主端子がＮＭＯＳトランジスタＭＮ４、第２主端子が基準電位ＶＳＳ、制御端子が第１主端子に接続される。ＮＭＯＳトランジスタＭＮ５は、差動増幅回路１２０内のＮＭＯＳトランジスタＭＮ３と共にカレントミラー回路を構成し、制御端子の電圧を、基準電流Ｉｂ０を流すことができる電圧に調整してＮＭＯＳトランジスタＭＮ３に供給する。
【００２２】
差動増幅回路１２０は、電源電位ＶＣＣおよび基準電位ＶＳＳの間に接続される。差動増幅回路１２０は、ＮＭＯＳトランジスタＭＮ３と、ＮＭＯＳトランジスタＭＮ３側から順にＮＭＯＳトランジスタＭＮ１、ＮＭＯＳトランジスタＨＶＭＮ１、ＰＭＯＳトランジスタＨＶＭＰ１、およびＰＭＯＳトランジスタＭＰ１が直列に接続された第１電流経路と、ＮＭＯＳトランジスタＭＮ３側から順にＮＭＯＳトランジスタＭＮ２、ＮＭＯＳトランジスタＨＶＭＮ２、ＰＭＯＳトランジスタＨＶＭＰ２、およびＰＭＯＳトランジスタＭＰ２が直列に接続された第２電流経路とを有する。第１電流経路および第２電流経路は、差動対となる。
【００２３】
ＮＭＯＳトランジスタＭＮ３は、第１主端子（ドレイン）がＮＭＯＳトランジスタＭＮ１およびＮＭＯＳトランジスタＭＮ２に接続され、第２主端子（ソース）が基準電位ＶＳＳに接続され、制御端子（ゲート）がバイアス電圧生成回路１１０内のＮＭＯＳトランジスタＭＮ５の制御端子に接続される。ＮＭＯＳトランジスタＭＮ３は、ＮＭＯＳトランジスタＭＮ５に流れる基準電流Ｉｂ０を定数倍したテール電流Ｉ０を流す。
【００２４】
ＮＭＯＳトランジスタＭＮ１は、第１差動入力トランジスタの一例であり、第１主端子（ドレイン）が第１電流経路における電源電位側に設けられてＮＭＯＳトランジスタＨＶＭＮ１に接続され、第２主端子が第１電流経路（ソース）における基準電位側に設けられてＮＭＯＳトランジスタＭＮ３に接続され、制御端子が第１差動入力としてリファレンス電圧Ｖｒｅｆを入力する。ＮＭＯＳトランジスタＭＮ２は、ＮＭＯＳトランジスタＭＮ１と対となる第２差動入力トランジスタの一例であり、第１主端子が第２電流経路における電源電位側に設けられてＮＭＯＳトランジスタＨＶＭＮ２に接続され、第２主端子が第２電流経路における基準電位側に設けられてＮＭＯＳトランジスタＭＮ３に接続され、制御端子が第２差動入力を入力する。本実施形態において、ＮＭＯＳトランジスタＭＮ２は、出力回路１３０内のＮＭＯＳトランジスタＨＶＭＮ３の第２主端子側（ソース）の電圧に応じた電圧を、第２差動入力として制御端子に入力する。ＮＭＯＳトランジスタＭＮ１およびＮＭＯＳトランジスタＭＮ２は、第１差動入力および第２差動入力の差に応じた電流Ｉ２ｂおよびＩ１ｂをそれぞれ流す。より具体的には、ＮＭＯＳトランジスタＭＮ１およびＮＭＯＳトランジスタＭＮ２は、第１差動入力としてのリファレンス電圧Ｖｒｅｆが第２差動入力としての出力回路１３０から受け取る比較対象電圧よりも高い場合には、電流Ｉ２ｂを電流Ｉ１ｂよりも大きくし、リファレンス電圧Ｖｒｅｆが比較対象電圧よりも低い場合には、電流Ｉ２ｂを電流Ｉ１ｂよりも小さくする。電流Ｉ２ｂおよび電流Ｉ１ｂの合計は、テール電流Ｉ０となる。
【００２５】
ＮＭＯＳトランジスタＨＶＭＮ１は、第１バイアストランジスタの一例であり、第１電流経路においてＮＭＯＳトランジスタＭＮ１の電源電位側に主端子間（ドレイン−ソース間）が設けられ、制御端子（ゲート）にバイアス電圧生成回路１１０からのバイアス電圧を入力する。ＮＭＯＳトランジスタＨＶＭＮ１は、制御端子に入力されるバイアス電圧が第２主端子の電圧よりもＮＭＯＳトランジスタＨＶＭＮ１の閾値電圧分以上高い場合にオンとなる。ここで、バイアス電圧生成回路１１０は、ＮＭＯＳトランジスタＨＶＭＮ１の制御端子に入力されるバイアス電圧として、ＮＭＯＳトランジスタＨＶＭＮ１をオンとする電圧であって、ゲート耐圧が低いＮＭＯＳトランジスタＨＶＭＮ１であっても制御端子を破壊しない電圧を生成する。これにより、ＮＭＯＳトランジスタＨＶＭＮ１は、第２主端子の電圧を、バイアス電圧からＮＭＯＳトランジスタＨＶＭＮ１のゲート−ソース間電圧を減じた電圧に制限する。ＮＭＯＳトランジスタＨＶＭＮ２は、ＮＭＯＳトランジスタＨＶＭＮ１と対となる第２バイアストランジスタの一例であり、第２電流経路においてＮＭＯＳトランジスタＭＮ２の電源電位側に主端子間（ドレイン−ソース間）が設けられ、制御端子（ゲート）にバイアス電圧生成回路１１０からのバイアス電圧を入力する。ＮＭＯＳトランジスタＨＶＭＮ２は、ＮＭＯＳトランジスタＨＶＭＮ１と同様に、第２主端子の電圧を、バイアス電圧からＮＭＯＳトランジスタＨＶＭＮ２のゲート−ソース間電圧を減じた電圧に制限する。
【００２６】
ＰＭＯＳトランジスタＨＶＭＰ１は、第１電源側トランジスタの一例であり、第１電流経路においてＮＭＯＳトランジスタＨＶＭＮ１の電源電位側に主端子間（ソース−ドレイン）が設けられ、制御端子（ゲート）がＮＭＯＳトランジスタＨＶＭＮ１の電源電位側に接続される。ＰＭＯＳトランジスタＨＶＭＰ２は、ＰＭＯＳトランジスタＨＶＭＰ１と対となる第２電源側トランジスタの一例であり、第２電流経路においてＮＭＯＳトランジスタＨＶＭＮ２の電源電位側に主端子間が設けられ、制御端子がＰＭＯＳトランジスタＨＶＭＰ１の制御端子に接続される。すなわち、ＰＭＯＳトランジスタＨＶＭＰ１およびＰＭＯＳトランジスタＨＶＭＰ２は、カレントミラー接続されている。
【００２７】
ＰＭＯＳトランジスタＭＰ１は、第１電流経路においてＰＭＯＳトランジスタＨＶＭＰ１の電源電位側に主端子間（ソース−ドレイン）が設けられ、制御端子（ゲート）がＰＭＯＳトランジスタＨＶＭＰ１の電源電位側に接続される。ＰＭＯＳトランジスタＭＰ２は、第２電流経路においてＰＭＯＳトランジスタＨＶＭＰ２の電源電位側に主端子間（ソース−ドレイン）が設けられ、制御端子（ゲート）がＰＭＯＳトランジスタＭＰ１の制御端子に接続される。すなわち、ＰＭＯＳトランジスタＭＰ１およびＰＭＯＳトランジスタＭＰ２は、カレントミラー接続されている。ＰＭＯＳトランジスタＨＶＭＰ１およびＰＭＯＳトランジスタＭＰ１の組、並びに、ＰＭＯＳトランジスタＨＶＭＰ２およびＰＭＯＳトランジスタＭＰ２の組は、ＰＭＯＳトランジスタＨＶＭＰ１およびＰＭＯＳトランジスタＭＰ１を流れる電流Ｉ２ａと、ＰＭＯＳトランジスタＨＶＭＰ２およびＰＭＯＳトランジスタＭＰ２を流れる電流Ｉ１ａとの差分に応じてＰＭＯＳトランジスタＨＶＭＰ１およびＮＭＯＳトランジスタＨＶＭＮ１の間の電圧Ｖ２ａと、ＰＭＯＳトランジスタＨＶＭＰ２およびＮＭＯＳトランジスタＨＶＭＮ２の間の電圧Ｖ１ａとを変化させる。
【００２８】
以上に示した構成により、差動増幅回路１２０は、リファレンス電圧Ｖｒｅｆが比較対象電圧よりも高い場合には、電流Ｉ２ｂを電流Ｉ１ｂよりも大きくする。電流Ｉ２ｂおよび電流Ｉ１ｂの合計はテール電流Ｉ０によって制限されることから電流Ｉ１ｂは小さくなるので、ＰＭＯＳトランジスタＭＰ２およびＰＭＯＳトランジスタＨＶＭＰ２による電圧降下は小さくなる。この結果、差動増幅回路１２０の出力電圧Ｖ１ａ（ＰＭＯＳトランジスタＨＶＭＰ２およびＮＭＯＳトランジスタＨＶＭＮ２の間の電圧）は、大きくなる。逆に、差動増幅回路１２０は、リファレンス電圧Ｖｒｅｆが比較対象電圧よりも低い場合には、電流Ｉ２ｂを電流Ｉ１ｂよりも小さくする。電流Ｉ２ｂおよび電流Ｉ１ｂの合計はテール電流Ｉ０によって制限されることから電流Ｉ１ｂは大きくなるので、ＰＭＯＳトランジスタＭＰ２およびＰＭＯＳトランジスタＨＶＭＰ２による電圧降下は大きくなる。この結果、差動増幅回路１２０の出力電圧Ｖ１ａ（ＰＭＯＳトランジスタＨＶＭＰ２およびＮＭＯＳトランジスタＨＶＭＮ２の間の電圧）は、小さくなる。
【００２９】
以上において、ＮＭＯＳトランジスタＭＮ１およびＮＭＯＳトランジスタＭＮ２、ＮＭＯＳトランジスタＨＶＭＮ１およびＮＭＯＳトランジスタＨＶＭＮ２、ＰＭＯＳトランジスタＨＶＭＰ１、並びにＰＭＯＳトランジスタＭＰ１およびＰＭＯＳトランジスタＭＰ２の各ペアは、特性が同じであることが望ましい。そこで、これらの各ペアは、同一の設計パラメータ（チャネル長、チャネル幅、ゲート長等）を有するように設計および製造されてよい。
【００３０】
出力回路１３０は、電源電位ＶＣＣおよび基準電位ＶＳＳの間に接続される。出力回路１３０は、ＮＭＯＳトランジスタＨＶＭＮ３と、ＮＭＯＳトランジスタＨＶＭＮ４と、電圧変換回路１４０と、第１電圧クランプ回路１５０と、負荷１４５と、抵抗Ｒ４と、ＰＭＯＳトランジスタＨＶＭＰ３と、ＰＭＯＳトランジスタＭＰ３と、ＰＭＯＳトランジスタＭＰ４とを有する。
【００３１】
ＮＭＯＳトランジスタＨＶＭＮ３は、第１出力段トランジスタの一例であり、第１主端子（ドレイン）が電源電位側に接続され、第２主端子（ソース）が基準電位側に接続され、制御端子（ゲート）が第２電流経路に接続される。すなわち、ＮＭＯＳトランジスタＨＶＭＮ３は、ソースフォロア回路を構成する。本実施形態において、ＮＭＯＳトランジスタＨＶＭＮ３の制御端子は、ＮＭＯＳトランジスタＨＶＭＮ２の電源電位側、より具体的にはＮＭＯＳトランジスタＨＶＭＮ２およびＰＭＯＳトランジスタＨＶＭＰ２の間において第２電流経路に接続される。ＮＭＯＳトランジスタＨＶＭＮ３は、差動増幅回路１２０の出力電圧Ｖ１ａに応じて主端子間の抵抗値が制御され、出力電圧Ｖ１ａに応じて変化する出力電圧を第２主端子から出力する。
【００３２】
ＮＭＯＳトランジスタＨＶＭＮ４は、第２出力段トランジスタの一例であり、第１主端子（ドレイン）が電源電位側に接続され、第２主端子（ソース）が基準電位側に接続され、制御端子（ゲート）が第２電流経路に接続される。すなわち、ＮＭＯＳトランジスタＨＶＭＮ４は、ソースフォロア回路を構成する。ＮＭＯＳトランジスタＨＶＭＮ４もまた、差動増幅回路１２０の出力電圧Ｖ１ａに応じて主端子間の抵抗値が制御され、出力電圧Ｖ１ａに応じて変化する出力電圧を第２主端子から出力する。ＮＭＯＳトランジスタＨＶＭＮ４は、第２主端子の電圧を、出力電圧Ｖｏｕｔとして装置１００の接続先となる外部の機器等に出力してよい。本実施形態において、ＮＭＯＳトランジスタＨＶＭＮ３およびＮＭＯＳトランジスタＨＶＭＮ４は、オン時における制御端子および第２主端子間の電位差（本図におけるゲート−ソース電圧）が同じとなるように設計および製造されてよい。これにより、ＮＭＯＳトランジスタＨＶＭＮ３の第２主端子から出力される出力電圧は、ＮＭＯＳトランジスタＨＶＭＮ４の第２主端子から出力される出力電圧Ｖｏｕｔと誤差を除いて実質的に同一となる。本明細書においては、説明の便宜上ＮＭＯＳトランジスタＨＶＭＮ３およびＮＭＯＳトランジスタＨＶＭＮ４はそれぞれ同一の出力電圧Ｖｏｕｔを出力するものとする。
【００３３】
なお、装置１００は、ＮＭＯＳトランジスタＨＶＭＮ４を備えずＮＭＯＳトランジスタＨＶＭＮ３の第２主端子の電圧を負荷１４５および外部の機器等の少なくとも一方に供給する構成をとってもよい。また、装置１００は、ＮＭＯＳトランジスタＨＶＭＮ４を複数備え、複数の負荷１４５および複数の機器等のそれぞれに出力電圧Ｖｏｕｔを供給する構成をとってもよい。
【００３４】
電圧変換回路１４０は、ＮＭＯＳトランジスタＨＶＭＮ３の第２主端子側の電圧Ｖｏｕｔに応じた電圧を生成し、比較対象電圧として差動増幅回路１２０内のＮＭＯＳトランジスタＭＮ２の制御端子に入力する。本実施形態に係る電圧変換回路１４０は、一例として抵抗分圧回路であり、出力電圧Ｖｏｕｔを抵抗Ｒ２および抵抗Ｒ３で抵抗分割する。これにより、ＮＭＯＳトランジスタＭＮ２は、ＮＭＯＳトランジスタＨＶＭＮ３の基準電位側の電圧を分圧した電圧を制御端子に入力することができる。
【００３５】
前述のように、リファレンス電圧Ｖｒｅｆが比較対象電圧よりも高くなると、差動増幅回路１２０の出力電圧Ｖ１ａは上昇する。これに伴って、ＮＭＯＳトランジスタＨＶＭＮ３のドレイン−ソース間の抵抗が減少し、出力電圧Ｖｏｕｔが上昇する。逆に、リファレンス電圧Ｖｒｅｆが比較対象電圧よりも低くなると、差動増幅回路１２０の出力電圧Ｖ１ａは下降する。これに伴って、ＮＭＯＳトランジスタＨＶＭＮ３のドレイン−ソース間の抵抗が増加し、出力電圧Ｖｏｕｔが下降する。このようにして、装置１００は、比較対象電圧がリファレンス電圧Ｖｒｅｆと等しくなるようにフィードバック動作を行なう。ここで、電圧変換回路１４０が出力電圧Ｖｏｕｔを１／Ｎに抵抗分割したとすると、装置１００は、比較対象電圧１／Ｎ・Ｖｏｕｔがリファレンス電圧Ｖｒｅｆと等しくなるように動作する。この結果、装置１００は、出力電圧Ｖｏｕｔが、Ｎ・Ｖｒｅｆと等しくなるように動作する。なお、装置１００は、電圧変換回路１４０を有さず出力電圧Ｖｏｕｔを直接ＮＭＯＳトランジスタＭＮ２の制御端子に供給してもよい。この場合、装置１００は、出力電圧Ｖｏｕｔがリファレンス電圧Ｖｒｅｆと等しくなるように動作する。
【００３６】
第１電圧クランプ回路１５０は、ＮＭＯＳトランジスタＨＶＭＮ３の制御端子および第２主端子の間に接続され、ＮＭＯＳトランジスタＨＶＭＮ３の制御端子の電圧および第２主端子の電圧の間の電位差を、予め定められた電位差以内とするように制限する。第１電圧クランプ回路１５０は、アノードがＮＭＯＳトランジスタＨＶＭＮ３の第２主端子側に接続され、カソードがＮＭＯＳトランジスタＨＶＭＮ３の制御端子側に接続された少なくとも１つのツェナーダイオードＺＤ１を含んでよい。第１電圧クランプ回路１５０は、必要に応じて、降伏時に大電流を流す必要がある場合には複数のツェナーダイオードを並列に設けた構成をとってよく、制限する電圧を高くする場合には複数のツェナーダイオードを直列に設けた構成をとってもよい。第１電圧クランプ回路１５０は、ツェナーダイオードを用いる回路に代えて、他の公知の回路によって制御端子の電圧をＮＭＯＳトランジスタＨＶＭＮ３の第２主端子の電圧を基準として制限してもよい。第１電圧クランプ回路１５０を設けることにより、ＮＭＯＳトランジスタＨＶＭＮ３のゲート−ソース間にかかるゲート−ソース電圧を制限することができるので、ＮＭＯＳトランジスタＨＶＭＮ３の制御端子が破壊することを防止できる。換言すれば、ＮＭＯＳトランジスタＨＶＭＮ３のゲート耐圧を高くする必要がなくなる。
【００３７】
負荷１４５は、ＮＭＯＳトランジスタＨＶＭＮ４の出力電圧Ｖｏｕｔを受けて動作する回路である。負荷１４５は、装置１００を含む集積回路等の装置内に設けられ、ＮＭＯＳトランジスタＨＶＭＮ４から出力電圧Ｖｏｕｔを受けて装置の仕様に即した動作を行なう。
【００３８】
抵抗Ｒ４、ＰＭＯＳトランジスタＨＶＭＰ３の主端子間、およびＰＭＯＳトランジスタＭＰ３の主端子間は、ＰＭＯＳトランジスタＨＶＭＰ３および電源電位ＶＣＣの間にこの順に直列に接続される定電流回路である。抵抗Ｒ４は、流れる電流に応じた大きさの電圧降下を発生する。ＰＭＯＳトランジスタＨＶＭＰ３は、制御端子が抵抗Ｒ４およびＮＭＯＳトランジスタＨＶＭＮ３〜４の間に接続され、ＮＭＯＳトランジスタＨＶＭＮ３側の主端子の電圧から抵抗Ｒ４により電圧降下した電圧を制御端子に受け取る。ＰＭＯＳトランジスタＭＰ３は、制御端子がＰＭＯＳトランジスタＨＶＭＰ３および抵抗Ｒ４の間に接続され、ＰＭＯＳトランジスタＨＶＭＰ３側の主端子の電圧からＰＭＯＳトランジスタＨＶＭＰ３により電圧降下した電圧を制御端子に受け取る。これにより、ＰＭＯＳトランジスタＨＶＭＰ３およびＰＭＯＳトランジスタＭＰ３は、それぞれのソース−ゲート間に閾値電圧以上の電圧が印加されてオンとなる。このため、抵抗Ｒ４、ＰＭＯＳトランジスタＨＶＭＰ３の主端子間、およびＰＭＯＳトランジスタＭＰ３の主端子間は、抵抗Ｒ４の抵抗値によって予め設定された定電流を流す。したがって、後段のＮＭＯＳトランジスタＨＶＭＮ３は、電圧変換回路１４０内部の抵抗Ｒ２およびＲ３とリファレンス電圧Ｖｒｅｆとによって定まる電流を主端子間に流す。
【００３９】
ＰＭＯＳトランジスタＭＰ４は、主端子間が電源電位ＶＣＣおよび基準電位ＶＳＳの間に接続され、制御端子がＰＭＯＳトランジスタＭＰ３の制御端子に接続される。ＰＭＯＳトランジスタＭＰ４は、ＰＭＯＳトランジスタＭＰ３とカレントミラー接続されており、ＰＭＯＳトランジスタＭＰ３と合わせて電源電位ＶＣＣおよびＰＭＯＳトランジスタＨＶＭＰ３の間に接続されたカレントミラー回路を構成する。このような構成により、ＰＭＯＳトランジスタＭＰ４は、ＰＭＯＳトランジスタＭＰ３に流れる定電流を定数倍した定電流を発生し、装置１００が設けられた集積回路等または外部の回路に提供することができる。
【００４０】
なお、定電流が不要である場合には、装置１００は、抵抗Ｒ４、ＰＭＯＳトランジスタＨＶＭＰ３、ＰＭＯＳトランジスタＭＰ３、およびＰＭＯＳトランジスタＭＰ４を含む定電流回路およびカレントミラー回路を備えない構成をとってもよい。
【００４１】
以上に加えて、装置１００は、ＮＭＯＳトランジスタＨＶＭＮ３の制御端子および基準電位ＶＳＳの間に直列に接続された抵抗Ｒ１およびキャパシタＣ１を備えてもよい。抵抗Ｒ１およびキャパシタＣ１は、フィードバック制御ループの位相補償を行い、出力電圧Ｖｏｕｔが発振することを防止する。
【００４２】
また、装置１００は、差動増幅回路１２０の第１電流経路および基準電位ＶＳＳの間に接続された第２電圧クランプ回路１６０を更に備えてもよい。第２電圧クランプ回路１６０は、アノードが基準電圧ＶＳＳに接続され、第１電流経路に接続された少なくとも１つのツェナーダイオードＺＤ２を含んでよい。
【００４３】
差動増幅回路１２０は、第１電流経路および第２電流経路を流れる電流が差動増幅回路１２０の外に流出させずに第１電流経路を流れる電流および第２電流経路を流れる電流を相補的に変化させて、第１差動入力および第２差動入力が等しい場合にはこれらの電流を同じ大きさとすることが理想的である。ここで、ゲート耐圧が比較的低いＮＭＯＳトランジスタＨＶＭＮ３を用いるためにＮＭＯＳトランジスタＨＶＭＮ３の制御端子および第２主端子の間に第１電圧クランプ回路１５０を設け、この第１電圧クランプ回路１５０にリーク電流が存在すると、第１電圧クランプ回路１５０によって第２電流経路から電流Ｉｌｅａｋ１がリークしてしまい、第１の差動入力トランジスタに流れる電流および第２の差動入力トランジスタに流れる電流がバランスしなくなり、出力電圧Ｖｏｕｔに誤差を生じる。そこで、装置１００は、第２電圧クランプ回路１６０を更に備えて第１電流経路から電流Ｉｌｅａｋ２をリークさせるようにしてよい。第１電圧クランプ回路１５０および第２電圧クランプ回路１６０の特性を実質的に同一とすることにより、電流Ｉｌｅａｋ２は電流Ｉｌｅａｋ１と実質的に同一となるので、装置１００は、第１の差動入力トランジスタを流れる電流Ｉ２ｂおよび第２の差動入力トランジスタを流れる電流Ｉ１ｂをバランスさせることができる。
【００４４】
本実施形態において、第２電圧クランプ回路１６０は、ＮＭＯＳトランジスタＨＶＭＮ１およびＮＭＯＳトランジスタＭＮ１の間で第１電流経路に接続される。これにより、第１電圧クランプ回路１５０と同様にＮＭＯＳトランジスタＨＶＭＮ１の電源電位側に第２電圧クランプ回路１６０を接続した場合と比較して、第２電圧クランプ回路１６０が降伏することにより電圧Ｖ２ａの変化が妨げられるのを防ぐことができる。
【００４５】
以上において、ＰＭＯＳトランジスタＭＰ１〜３およびＮＭＯＳトランジスタＭＮ１〜５としては、ゲート耐圧およびドレイン−ソース間の耐圧が比較的低いトランジスタを使用できる。また、ＰＭＯＳトランジスタＨＶＭＰ１〜３およびＮＭＯＳトランジスタＨＶＭＮ１〜２は、ドレイン−ソース間の耐圧を高くする必要があるものの、ゲート耐圧は比較的低いトランジスタを使用できる。そしてＮＭＯＳトランジスタＨＶＭＮ３は、ドレイン−ソース間の耐圧を高くする必要があるものの、制御端子および第２主端子の間に第１電圧クランプ回路１５０を設けることによって、ゲート耐圧は比較的低いトランジスタを使用できる。ＮＭＯＳトランジスタＨＶＭＮ４は、ドレイン−ソース間の耐圧を高くする必要があるものの、制御端子にＮＭＯＳトランジスタＨＶＭＮ３と同じ電圧を入力し、第２主端子からＮＭＯＳトランジスタＨＶＭＮ３と同じ出力電圧を出力するので、ＮＭＯＳトランジスタＨＶＭＮ３と同様にゲート耐圧は比較的低いトランジスタを使用できる。なお、本図においては、ドレイン−ソース間の耐圧が高いトランジスタの符号には、「ＨＶ（高電圧）」を付している。
【００４６】
このようにして、装置１００は、ゲート耐圧が高いトランジスタを含まない構成とすることができる。ここで、ドレイン−ソース間の高耐圧は、ドレイン−ソース間の距離を増やすことなどによって実現ができるが、ゲート高耐圧は、ゲート絶縁体の膜厚を増やすために製造プロセスに追加・変更を生じさせる可能性がある。このため、装置１００をゲート耐圧が高いトランジスタを含まない構成とすることにより、製造コストを抑えることが可能となる。
【００４７】
図２は、本実施形態に係る第１電圧クランプ回路のリーク特性の一例を示す。本図は、横軸に温度をとり、縦軸にリーク電流をとる。本図の例において、第１電圧クランプ回路１５０として使用するツェナーダイオードＺＤ１は、高温時にリーク電流が大きくなる。
【００４８】
図３は、本実施形態に係る装置１００の出力電圧特性の一例を示す。本図は、横軸に温度をとり、縦軸に装置１００の出力電圧Ｖｏｕｔをとる。出力電圧特性曲線４００は、装置１００に第１電圧クランプ回路１５０を設けるが第２電圧クランプ回路１６０を設けない場合の出力電圧特性を示す。出力電圧特性曲線４１０は、装置１００に第１電圧クランプ回路１５０および第２電圧クランプ回路１６０を設ける場合の出力電圧特性を示す。
【００４９】
装置１００に第２電圧クランプ回路１６０を設けない場合、第１電流経路のＮＭＯＳトランジスタＭＮ１を流れる電流はＩ２ｂ＝Ｉ２ａとなるのに対し、第２電流経路のＮＭＯＳトランジスタＭＮ２を流れる電流はＩ１ｂ＝Ｉ１ａ−Ｉｌｅａｋ１となる。したがって、差動増幅回路１２０のバランスが取れた状態（Ｉ２ａ＝Ｉ１ａ）の場合の第２の差動入力トランジスタＭＮ２に流れる電流はＩ１ｂ＝Ｉ２ｂ−Ｉｌｅａｋ１であり、第２の差動入力トランジスタＭＮ２の制御端子電圧は、第１の差動入力トランジスタＭＮ１の制御端子に入力されるリファレンス電圧Ｖｒｅｆよりも低い電圧で安定状態となる。この結果、装置１００は、温度が高く電流Ｉｌｅａｋ１が大きくなるほど、ＮＭＯＳトランジスタＨＶＭＮ３の制御電圧を低下させることとなり、出力電圧特性曲線４００に示したように出力電圧Ｖｏｕｔが下がってしまう。
【００５０】
これに対して、装置１００に第２電圧クランプ回路１６０を設ける場合、第１電流経路のＮＭＯＳトランジスタＭＮ１を流れる電流はＩ２ｂ＝Ｉ２ａ−Ｉｌｅａｋ２、第２電流経路のＮＭＯＳトランジスタＭＮ２を流れる電流はＩ１ｂ＝Ｉ１ａ−Ｉｌｅａｋ１となる。したがって、Ｉｌｅａｋ２≒Ｉｌｅａｋ１となるように第１電圧クランプ回路１５０および第２電圧クランプ回路１６０を同一の回路構成とすれば、第１差動入力および第２差動入力が同じ電圧である場合（Ｉ１ｂ＝Ｉ２ｂ）に、ＰＭＯＳトランジスタＭＰ２およびＰＭＯＳトランジスタＨＶＭＰ２を流れる電流はＩ１ａ≒Ｉ２ａとなる。この結果、装置１００は、出力電圧特性曲線４１０に示すように、第１電圧クランプ回路１５０のリーク電流Ｉｌｅａｋ１の上昇に伴う出力電圧Ｖｏｕｔの低下を抑制することができる。
【００５１】
図４は、本実施形態に係る装置１００の消費電流特性の一例を示す。本図は、横軸に温度をとり、縦軸に装置１００の消費電流Ｉｖｃｃをとる。消費電流特性曲線５００は、装置１００に第１電圧クランプ回路１５０を設けるが第２電圧クランプ回路１６０を設けない場合の消費電流特性を示す。消費電流特性曲線５１０は、装置１００に第１電圧クランプ回路１５０および第２電圧クランプ回路１６０を設ける場合の消費電流特性を示す。
【００５２】
装置１００に第２電圧クランプ回路１６０を設けない場合、装置１００の消費電流は、第１電圧クランプ回路１５０のリーク電流の影響により、温度上昇に伴って消費電流特性曲線５００に示すように上昇する。装置１００に第２電圧クランプ回路１６０を設ける場合、消費電流は、１００度程度までの温度では第２電圧クランプ回路１６０を設けない構成と変わらない。１００度以上の温度では、消費電流特性曲線５１０に示すように、図２に示したリーク特性を有する第２電圧クランプ回路１６０を追加した分だけ消費電流が上昇する。このように消費電流の増加はあるが、第１電圧クランプ回路１５０のリーク電流Ｉｌｅａｋ１によって出力電圧Ｖｏｕｔに無視できない誤差が生じる環境で動作させる可能性がある場合等には、装置１００は、第２電圧クランプ回路１６０を備える構成をとってよい。
【００５３】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００５４】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【００５５】
上記の実施形態において、装置１００は、定電圧のリファレンス電圧Ｖｒｅｆを入力して、定電圧の出力電圧Ｖｏｕｔを出力する電圧レギュレータである場合を例示した。これに代えて、装置１００は、電圧値が可変である入力信号を第１差動入力から入力して、入力信号に応じて電圧が変化する出力電圧Ｖｏｕｔを出力する出力バッファ装置であってもよい。また、装置１００は、出力電圧Ｖｏｕｔに応じた電圧を第２差動入力に入力するのに代えて、第１差動入力および第２差動入力に差動信号を入力し、差動信号に応じた出力電圧を出力する差動バッファ装置であってもよい。
【００５６】
また、上記の実施形態において、装置１００は、ＰＭＯＳトランジスタＭＰ１〜３およびＰＭＯＳトランジスタＨＶＭＰ１〜３としてＰチャネル型のＭＯＳトランジスタを用い、ＮＭＯＳトランジスタＨＶＭＮ１〜４およびＮＭＯＳトランジスタＭＮ１〜５としてＮチャネル型のＭＯＳトランジスタを用いる場合を例示した。これに代えて、装置１００は、少なくとも１つのＰチャネル型のＭＯＳトランジスタをＮチャネル型に変更し、及び／又は、少なくとも１つのＮチャネル型のＭＯＳトランジスタをＰチャネル型に変更し、この変更に伴って周辺回路を適宜変更した構成をとってもよい。
【００５７】
また、上記の実施形態において、装置１００は、ＰＭＯＳトランジスタＭＰ１〜３、ＰＭＯＳトランジスタＨＶＭＰ１〜３、ＮＭＯＳトランジスタＨＶＭＮ１〜４、およびＮＭＯＳトランジスタＭＮ１〜５として、制御端子をゲート、２つの主端子をドレインおよびソースと呼称するＭＯＳトランジスタを用いる場合を例示した。これに代えて、装置１００は、上記のトランジスタの少なくとも１つとして、制御電極をベース、２つの主電極をコレクタおよびエミッタと呼称するバイポーラトランジスタ等を用いてもよい。また、装置１００は、大電流を出力する場合にはＮＭＯＳトランジスタＨＶＭＮ３、およびＮＭＯＳトランジスタＨＶＭＮ４として、制御端子をゲート、２つの主端子をコレクタおよびエミッタと呼称するＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）を用いてもよい。これらの変更に伴って、装置１００は、回路の一部に適宜変更を加えた構成をとってもよい。
【符号の説明】
【００５８】
１００  装置、１１０  バイアス電圧生成回路、１２０  差動増幅回路、１３０  出力回路、１４０  電圧変換回路、１４５  負荷、１５０  第１電圧クランプ回路、１６０  第２電圧クランプ回路、４００  出力電圧特性曲線、４１０  出力電圧特性曲線、５００  消費電流特性曲線、５１０  消費電流特性曲線、Ｃ１  キャパシタ、ＨＶＭＰ１〜３  ＰＭＯＳトランジスタ、ＨＶＭＮ１〜４  ＮＭＯＳトランジスタ、ＭＰ１〜３  ＰＭＯＳトランジスタ、ＭＮ１〜５  ＮＭＯＳトランジスタ、Ｒ１〜４  抵抗、ＺＤ１〜２  ツェナーダイオード、Ｉｂ０  電流源
【図１】
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【図２】
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【図３】
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【図４】
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