(57)【要約】【課題】広い負荷範囲で高効率であり、かつ温度変動及び製造ばらつきの影響が抑制された半導体装置、及び電圧発生方法を提供すること。【解決手段】出力制御信号によって周波数が制御されたクロック信号を生成する電圧制御発振部と、クロック信号に同期した変換制御信号に基づいてクロック信号に同期するとともに電源電圧を変換した変換電圧を生成する変換電圧生成部と、変換電圧を出力制御信号及び充放電制御信号に基づいて制御し出力電圧を生成する出力電圧生成部と、クロック信号に同期した参照制御信号に基づいてクロック信号に同期するとともに電源電圧を変換した参照変換電圧を生成する参照変換電圧生成部と、参照変換電圧を参照充放電制御信号に基づいて制御し参照電圧を生成する参照電圧生成部と、クロック信号に基づいて出力電圧と参照電圧とを比較し出力制御信号を生成する比較部と、を含む。【選択図】図１
2020022250.tif 000002
【特許請求の範囲】
【請求項１】
出力制御信号によって周波数が制御されたクロック信号を生成する電圧制御発振部と、  前記クロック信号に同期した変換制御信号に基づいて前記クロック信号に同期するとともに電源電圧を変換した変換電圧を生成する変換電圧生成部と、
前記変換電圧を前記出力制御信号及び充放電制御信号に基づいて制御し出力電圧を生成する出力電圧生成部と、
前記クロック信号に同期した参照制御信号に基づいて前記クロック信号に同期するとともに電源電圧を変換した参照変換電圧を生成する参照変換電圧生成部と、
前記参照変換電圧を参照充放電制御信号に基づいて制御し参照電圧を生成する参照電圧生成部と、
前記クロック信号に基づいて前記出力電圧と前記参照電圧とを比較し前記出力制御信号を生成する比較部と、
を含む半導体装置。
【請求項２】
前記クロック信号に応じた電流を生成する電流生成部、前記出力制御信号に基づいて前記電流生成部で生成された電流を充放電させて前記電圧制御発振部の発振周波数を制御する周波数制御信号を生成する周波数制御信号生成部を備えた電圧制御発振制御部をさらに含む
請求項１に記載の半導体装置。
【請求項３】
前記電圧制御発振部は前記周波数制御信号が入力される電界効果トランジスタを有し、前記出力電圧が該電界効果トランジスタのバックゲートを介して前記電圧制御発振部に帰還されている
請求項２に記載の半導体装置。
【請求項４】
前記電流生成部はチャージポンプを用いて前記クロック信号に応じた電流を生成し、
前記周波数制御信号生成部はチャージポンプを用いて前記周波数制御信号を生成する
請求項２または請求項３に記載の半導体装置。
【請求項５】
前記クロック信号に基づいて前記変換制御信号及び前記充放電制御信号を生成する変換用信号生成部、及び前記クロック信号に基づいて前記参照制御信号及び前記参照充放電制御信号を生成する参照用信号生成部を備えた生成制御部をさらに含む
請求項１から請求項４のいずれか１項に記載の半導体装置。
【請求項６】
前記変換用信号生成部は第１の分周比で分周された前記クロック信号を用い、
前記参照用信号生成部は前記第１の分周比よりも大きい第２の分周比で分周された前記クロック信号を用いる
請求項５に記載の半導体装置。
【請求項７】
前記変換制御信号、前記参照制御信号、前記充放電制御信号、及び前記参照充放電制御信号の各々はノンオーバーラップ信号、またはオーバーラップ信号とされている
請求項１から請求項６のいずれか１項に記載の半導体装置。
【請求項８】
前記変換電圧生成部は前記電源電圧を予め定められた定数倍して前記変換電圧を生成し、
前記参照変換電圧生成部は前記電源電圧を予め定められた定数倍して前記参照変換電圧を生成する
請求項１から請求項７のいずれか１項に記載の半導体装置。
【請求項９】
前記参照電圧生成部はトリミングで調整可能な複数の充放電用容量を有するとともに前記参照電圧を生成するチャージポンプを備え、
前記参照充放電制御信号は前記複数の充放電用容量を選択する予め定められたビット数のトリミング信号とされている
請求項１から請求項８のいずれか１項に記載の半導体装置。
【請求項１０】
前記参照電圧生成部は前記参照電圧の出力端子に接続された参照容量を備え、前記クロック信号に同期させかつ予め定められた比率の前記クロック信号のパルス数で前記参照容量を充放電させることによって前記参照電圧を生成する
請求項１から請求項９のいずれか１項に記載の半導体装置。
【請求項１１】
前記出力電圧生成部は前記出力電圧の出力端子に接続された出力容量を備え、前記クロック信号に同期させかつ前記予め定められた比率の前記クロック信号のパルス数で前記出力容量を充放電させ、前記出力電圧生成部の出力インピーダンスと前記出力端子に接続された負荷インピーダンスとが等しくなるようにして前記出力電圧を生成する
請求項１０に記載の半導体装置。
【請求項１２】
直列に接続された複数の請求項１から請求項１１のいずれか１項に記載の半導体装置を含む
半導体装置。
【請求項１３】
出力制御信号によって周波数が制御されたクロック信号を生成し、
前記クロック信号に同期した変換制御信号に基づいて前記クロック信号に同期するとともに電源電圧を変換した変換電圧、及び前記クロック信号に同期した参照制御信号に基づいて前記クロック信号に同期するとともに電源電圧を変換した参照変換電圧を生成し、
前記変換電圧を前記出力制御信号及び充放電制御信号に基づいて制御しかつ出力電圧の出力インピーダンスと前記出力電圧が出力される出力端子に接続された負荷インピーダンスとが等しくなるようにして前記出力電圧を生成するとともに、前記参照変換電圧を参照充放電制御信号に基づいて制御し参照電圧を生成し、
前記クロック信号に基づいて前記出力電圧と前記参照電圧とを比較し前記出力制御信号を生成する
電圧発生方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、及び電圧発生方法、特にDCDCコンバータ等に代表される電圧発生回路を含む半導体装置、及び電圧発生方法に関する。
【背景技術】
【０００２】
従来電圧発生回路に関する文献として、例えば特許文献１が知られている。図３６に特許文献１に開示された電圧発生回路のブロック図を示す。特許文献１に開示された電圧発生回路は、電源電圧よりも高い高電圧に昇圧するチャージポンプ回路２と、昇圧された高電圧を所定の目標電圧になるように制御する出力電圧制御回路３−１、３−２とを備えた高電圧発生回路であって、出力電圧制御回路は、少なくとも２つのオフセットフリーコンパレータ回路、もしくは少なくとも１つのオフセットフリーコンパレータ回路及び少なくとも１つの差動増幅器を備え、オフセットフリーコンパレータ回路は、高電圧に対応する電圧を入力するカップリングキャパシタと、カップリングキャパシタからの電圧を所定の基準電圧と比較して、比較結果電圧をチャージポンプ回路に出力する差動増幅器と、差動増幅器にそれぞれ接続され、差動増幅器のオフセットをキャンセルするための複数のスイッチとを備えている。
【０００３】
すなわち特許文献１に係る電圧発生回路は、電源電圧よりも高い高電圧をチャージポンプ回路２で生成し、生成した電圧を所定の電圧値にレギュレートする回路である。特許文献１に開示された電圧発生回路では、R0及びR1の比に応じた出力電圧Vhvを生成する。また出力電圧Vhvを分圧した電圧Vdivとリファレンス電圧Vrefを比較するコンパレータ回路３−１、３−２は、スイッチトキャパシタを用いて自動的にオフセットをキャンセルする構成となっている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１６−１４６７２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に係る電圧発生回路は、出力負荷が非常に小さい場合に効率が悪くなる。これは抵抗R1及びR0の電流パス、コンパレータ回路、及びクロック発生回路に流れる電流が支配的になるからである。また特許文献１に係る電圧発生回路は、外部からクロック信号Pclk、リファレンス電圧Vrefを供給する必要がある。Pclkはチャージポンプ回路の最大出力に関わるため、出力負荷に応じて適切な周波数を選択する必要がある。
またリファレンス電圧Vrefは出力電圧Vhvを高精度にするために、精度の良い電圧を供給する必要がある。さらに、電圧発生回路の汎用性を考慮した場合、リファレンス電圧は可変であることが好ましい。
【０００６】
すなわち、特許文献１に開示された電圧発生回路のような従来技術では、スイッチのオン抵抗を小さく抑えて高効率な昇圧及び降圧を行う機能、プロセス（製造）バラツキ、温度バラツキの影響が抑制されたリファレンス電圧を生成する機能、出力負荷に応じて動作周波数及び出力電圧を最適値に制御する機能、及びリファレンス電圧をトリミングできる機能等を具備することが求められていた。
【０００７】
本発明は、上述した課題を解決するためになされたものであり、広い負荷範囲で高効率であり、かつ温度変動及び製造ばらつきの影響が抑制された半導体装置、及び電圧発生方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、出力制御信号によって周波数が制御されたクロック信号を生成する電圧制御発振部と、前記クロック信号に同期した変換制御信号に基づいて前記クロック信号に同期するとともに電源電圧を変換した変換電圧を生成する変換電圧生成部と、前記変換電圧を前記出力制御信号及び充放電制御信号に基づいて制御し出力電圧を生成する出力電圧生成部と、前記クロック信号に同期した参照制御信号に基づいて前記クロック信号に同期するとともに電源電圧を変換した参照変換電圧を生成する参照変換電圧生成部と、前記参照変換電圧を参照充放電制御信号に基づいて制御し参照電圧を生成する参照電圧生成部と、前記クロック信号に基づいて前記出力電圧と前記参照電圧とを比較し前記出力制御信号を生成する比較部と、を含むものである。
【０００９】
本発明に係る電圧発生方法は、出力制御信号によって周波数が制御されたクロック信号を生成し、前記クロック信号に同期した変換制御信号に基づいて前記クロック信号に同期するとともに電源電圧を変換した変換電圧、及び前記クロック信号に同期した参照制御信号に基づいて前記クロック信号に同期するとともに電源電圧を変換した参照変換電圧を生成し、前記変換電圧を前記出力制御信号及び充放電制御信号に基づいて制御しかつ出力電圧の出力インピーダンスと前記出力電圧が出力される出力端子に接続された負荷インピーダンスとが等しくなるようにして前記出力電圧を生成するとともに、前記参照変換電圧を参照充放電制御信号に基づいて制御し参照電圧を生成し、前記クロック信号に基づいて前記出力電圧と前記参照電圧とを比較し前記出力制御信号を生成するものである。
【発明の効果】
【００１０】
本発明によれば、広い負荷範囲で高効率であり、かつ温度変動及び製造ばらつきの影響が抑制された半導体装置、及び電圧発生方法を提供することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施の形態に係る半導体装置の構成の一例を示すブロック図である。
【図２】第１の実施の形態に係る半導体装置のVCO for UCを示す回路図である。
【図３】第１の実施の形態に係る半導体装置のCP for UCを示す回路図である。
【図４】第１の実施の形態に係る半導体装置の制御部（Control Logic for UC）を示す回路図である。
【図５】第１の実施の形態に係る半導体装置のSub-UCを示す回路図である。
【図６】第１の実施の形態に係る半導体装置のSub-UC for REFを示す回路図である。
【図７】第１の実施の形態に係る半導体装置の、（ａ）はSub-UCの動作波形を示すタイムチャート、（ｂ）はSUB-UC for REFの動作波形を示すタイムチャートである。
【図８】第１の実施の形態に係る半導体装置のUC for REFを示す回路図である。
【図９】第１の実施の形態に係る半導体装置のUC for REFの動作波形を示すタイムチャートである。
【図１０】第１の実施の形態に係る半導体装置のUCを示す回路図である。
【図１１】第１の実施の形態に係る半導体装置のUCの動作波形を示すタイムチャートである。
【図１２】第１の実施の形態に係る半導体装置の比較部（Comparator for UC）を示す回路図である。
【図１３】第２の実施の形態に係る半導体装置の構成の一例を示すブロック図である。
【図１４】第２の実施の形態に係る半導体装置のVCO for DCを示す回路図である。
【図１５】第２の実施の形態に係る半導体装置のCP for DCを示す回路図である。
【図１６】第２の実施の形態に係る半導体装置の制御部（Control Logic for DC）を示す回路図である。
【図１７】第２の実施の形態に係る半導体装置のSub-DCを示す回路図である。
【図１８】第２の実施の形態に係る半導体装置のSub-DC for REFを示す回路図である。
【図１９】第２の実施の形態に係る半導体装置のSub-DC及びSUB-DC for REFの動作波形を示すタイムチャートである。
【図２０】第２の実施の形態に係る半導体装置のDC for REFを示す回路図である。
【図２１】第２の実施の形態に係る半導体装置のDC for REFの動作波形を示すタイムチャートである。
【図２２】第２の実施の形態に係る半導体装置のDCを示す回路図である。
【図２３】第２の実施の形態に係る半導体装置のDCの動作波形を示すタイムチャートである。
【図２４】第２の実施の形態に係る半導体装置の比較部（Comparator for DC）を示す回路図である。
【図２５】第３の実施の形態に係る昇圧型の半導体装置の構成の一例を示すブロック図である。
【図２６】第３の実施の形態に係る半導体装置のVCO for UCを示す回路図である。
【図２７】第３の実施の形態に係る降圧型の半導体装置の構成の一例を示すブロック図である。
【図２８】第３の実施の形態に係る半導体装置のVCO for DCを示す回路図である。
【図２９】第４の実施の形態に係る、（ａ）は昇圧型の半導体装置の構成の一例を示すブロック図、（ｂ）は降圧型の半導体装置の構成の一例を示すブロック図である。
【図３０】第４の実施の形態に係る、（ａ）はSub-UCの回路図、（ｂ）はSub-UC for REFの回路図である。
【図３１】第４の実施の形態に係る、（ａ）はSub-DCの回路図、（ｂ）はSub-DC for REFの回路図である。
【図３２】第４の実施の形態に係る、（ａ）はDC for REFの回路図、（ｂ）はUC for REFの回路図である。
【図３３】第４の実施の形態に係る、（ａ）はDCの回路図、（ｂ）はUCの回路図である。
【図３４】第４の実施の形態に係るComparator for DCの回路図である。
【図３５】第４の実施の形態に係るComparator for UCの回路図である。
【図３６】従来技術に係る半導体装置の構成を示すブロック図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して、本発明を実施するための形態について詳細に説明する。なお、以下の説明において、Out_COMP、Clk_VCO、VCO for UC(DC)、Q_1及びQb_1、Q_3及びQb_3、Sub_UC(DC)、Q_2及びQb_2、Out_UC(DC)、UC(DC)、Q_1_REF及びQb_1_REF、Q_3_REF及びQb_3_REF、Sub_UC(DC) for REF、Q_2_REF及びQb_2_REF、Out_REF、UC_for_REF、Comparator for UC(DC)、Vias_CP、CP for UC 、For Up(Down) Converter、Control_Logic_for UC(DC)、容量CREF、容量CUCの各々は、本願発明に係る「出力制御信号」、「クロック信号」、「電圧制御発振部」、「変換制御信号」、「変換電圧」、「変換電圧生成部」、「充放電制御信号」、「出力電圧」、「出力電圧生成部」、「参照制御信号」「参照変換電圧」、「参照変換電圧生成部」、「参照充放電制御信号」、「参照電圧」、「参照電圧生成部」、「比較部」、「周波数制御信号」、「電圧制御発振制御部」、「変換用信号生成部」、「生成制御部」、「参照容量」、「出力容量」の一例である。
【００１３】
［第１の実施の形態］
図１から図１２を参照して本実施の形態に係る半導体装置、及び電圧発生方法について説明する。本実施の形態は、本発明を所定の電圧を昇圧して出力電圧を生成する昇圧DCDCコンバータ（電圧発生回路）に適用した形態である。図１に示すように本実施の形態に係る半導体装置１０は、クロック生成部１１、制御部１２、昇圧部１３、参照電圧生成部１４、比較部１５を含んで構成されている。
【００１４】
昇圧部１３(図１では「Step Up (Boost) Converter)」と表記)は、昇圧動作により出力電圧Out_UCを生成するUC、UCのMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)を用いたスイッチ(図１０に示すＰ型ＭＯＳトランジスタp53)を制御するスイッチ駆動用信号を生成するSub-UCを備えている。参照電圧生成部１４(図１では「Reference Voltage Generator」と表記)、は、昇圧動作によりリファレンス電圧Out_REFを生成するUC for REF、UC for REFのMOSFETスイッチの駆動用信号を生成するSub-UC for REFを備えている。比較部１５(図１では「Comparator for UC」と表記)は、出力電圧Out_UCと参照（リファレンス）電圧Out_REFを比較する。制御部１２(図１では「Control Logic for UC」と表記)は、半導体装置１０の各部を制御する。クロック生成部１１(図１では「Clock Generator」と表記)は、半導体装置１０で用いるクロック信号を生成する電圧制御発信器であるVCO（Voltage Control Oscillator） for UC、及びVCOの周波数を制御するための電圧を生成するCP (Charge Pump) for UCを備えている。
【００１５】
図２はVCO for UCの回路図を示している。図２に示すようにVCO for UCは、Vbias_CPにより周波数を制御するＰ型ＭＯＳトランジスタpb01-pb07、リング発振部を構成するインバータであるＰ型ＭＯＳトランジスタp01-p07とＮ型ＭＯＳトランジスタn01-n07、En_VCOによりVCO for UCのオンオフを制御するＮ型ＭＯＳトランジスタn011-n014とＰ型ＭＯＳトランジスタp011-p014、出力容量であるc01-c06、ダミー用のＰ型ＭＯＳトランジスタp08-p010とＮ型ＭＯＳトランジスタn08-n010、最終段のインバータであるＰ型ＭＯＳトランジスタp07とＮ型ＭＯＳトランジスタn07のゲインを向上させるＰ型ＭＯＳトランジスタp015を含んで構成されている。
【００１６】
VCO for UCの動作は以下のとおりである。すなわち、En_VCOがLowからHighに立ち上がると動作を開始しクロック信号出力であるClk_VCOが出力される。Clk_VCOの周波数は主にVbias_CPの電位及び容量c01-c06の容量値で決まる。VCO for UCによって生成されたクロック信号であるClk VCOは制御部１２及び比較部１５に供給される。
【００１７】
図３はCP for UCの回路図を示している。図３に示すようにCP for UCは、は電流生成用のチャージポンプ部を構成するＰ型ＭＯＳトランジスタp13とＮ型ＭＯＳトランジスタn13、容量c11、カレントミラー部のＰ型ＭＯＳトランジスタp11とp12及びＮ型ＭＯＳトランジスタn11とn12、カレントミラー部の安定化容量である容量c12とc13、Vbias_CPを制御するチャージポンプ部のＰ型ＭＯＳトランジスタp14とＮ型ＭＯＳトランジスタn14、容量c14、Rst_CPによりVbias_CPをLowレベルにリセットするＮ型ＭＯＳトランジスタn15を含んで構成されている。
【００１８】
CP for UCの動作は以下のとおりである。すなわち、電流生成用のチャージポンプ部はクロック信号Clk_VCOが常に入力されているため、予め定められた一定の電流が常に流れている。その電流値はクロック信号Clk_VCOの周波数と容量c11に依存する。電流生成用のチャージポンプ部に流れる電流はカレントミラーを通してVbias_CPを制御するチャージポンプ部に供給される。比較部１５の出力である比較部出力Out_COMPがLowの場合、Ｎ型ＭＯＳトランジスタn14がオンとなり、Ｎ型ＭＯＳトランジスタn12からシンク電流が流れる。この際出力容量c14が放電され、Vbias_CPの電位が下がる。一方比較部出力Out_COMPがHighの場合、Ｐ型ＭＯＳトランジスタp14がオンとなり、Ｐ型ＭＯＳトランジスタp12からソース電流が流れる。この際出力容量c14が充電され、Vbias_CPが上昇する。以上の動作によって、CP for UCは比較部１５の出力Out COMPに基づいて、VCO for UCの発振周波数を制御する。
【００１９】
図４は制御部１２（Control Logic for UC）の回路図を示している。図４に示すように制御部１２（Control Logic for UC）は、昇圧用信号生成部（図４では「For UP Converter」と表記）１６とリファレンス用信号生成部（図４では「For Reference  Voltage  Generator」と表記）１７を含んで構成されている。
【００２０】
昇圧用信号生成部１６は、１／２分周器１２０、３個のインバータと２個のＯＲ回路と２個のＮＯＲ回路で構成されたノンオーバーラップ信号生成部１２１、２個のＤラッチで拘泥されたＤラッチ部１２２、２個のインバータで構成されたインバータ部１２３を含んで構成されている。昇圧用信号生成部１６はVCO for UCからのクロック信号Clk_VCOを１／２分周器１２０で1/2に分周した信号を用い、ノンオーバーラップ信号Q_1及びQb_1、Q_2及びQb_2を生成する。ここで、Ｄラッチ部１２２の動作によって、Q_2及びQb_2は比較部出力Out_COMPがLowのときのみ出力される。
【００２１】
リファレンス用信号生成部１７は、１／４分周器１２４、３個のインバータと２個のＯＲ回路と２個のＮＯＲ回路で構成されたノンオーバーラップ信号生成部１２５、ＡＮＤ回路とＮＡＮＤ回路を１個ずつ含んで構成されたカウンタ部１２６、２個のＤラッチで構成されたＤラッチ部１２７、トリミング信号生成部（図４では、「Trimming Logic」と表記）１２８、１２９を含んで構成されている。リファレンス用信号生成部１７は、クロック信号Clk_VCOを１／２分周器１２０及び１／４分周器１２４によって1/8に分周した信号を用い、ノンオーバーラップ信号であるQ_1_REF及びQb_1_REF、Q_2_REF[6:0]及びQb_2_REF[6:0]を生成する。Q_2_REF[6:0]及びQb_2_REF[6:0]は、トリミング信号Trim_REF [6:0]によってどの信号を出力するかが選択される。選択された信号は3ビットのカウンタ部１２６が“111”となった場合にのみ出力される。選択されたQ_2_REF[6:0]及びQb_2_REF[6:0]はUC for REF（図８参照）のトリミング容量の選択に用いられる。
【００２２】
図５はSub-UCの回路図を示している。図５に示すように、Sub-UCは電源電圧VDDからVDDだけ昇圧するチャージポンプ部のＮ型ＭＯＳトランジスタn23、n24、容量c21、c22、VDDから2VDDの振幅を有する信号を生成するＮ型ＭＯＳトランジスタn21、n22、Ｐ型ＭＯＳトランジスタp21、p22を含んで構成されている。Sub-UCは、制御部１２からのQ_1、Qb-1に基づいてUCで用いるQ_3、Qb_3を生成する。
【００２３】
図６はSub-UC for REFの回路図を示している。図６に示すようにSub-UC for REFの回路構成は図５に示すSub-UCの回路構成と同様である。Sub-UC for REFは、制御部１２からのQ_1_REF、Qb-1_REFに基づいてUCで用いるQ_3_REF、Qb_3_REFを生成する。
【００２４】
図７（ａ）はSub-UC（図５参照）のタイムチャートを、図７（ｂ）はSUB-UC for REF（図６参照）のタイムチャートを各々示している。図７（ａ）に示すようにVDDから2VDDに昇圧するチャージポンプ部は容量c21及びc22にQb_1及びQ_1の信号が入力されると、Vb_1及びV_1がQb_1及びQ_1に同期してVDDから2VDDの間を振動する。Vb_1がVDD及びV_1が2VDDの場合はQb_1がLow(=VSS)及びQ_1がHigh(=VDD)であるため、Ｐ型ＭＯＳトランジスタp21がオフ及びＮ型ＭＯＳトランジスタn21がオン、Ｐ型ＭＯＳトランジスタp22がオン及びＮ型ＭＯＳトランジスタn22がオフし、Qb_3はVSS及びQ_3は2VDDとなる。またVb_1が2VDD及びV_1がVDDのときはQb_1がHigh(=VDD)及びQ_1がLow(=VSS)であるため、Ｐ型ＭＯＳトランジスタp21がオン及びＮ型ＭＯＳトランジスタn21がオフ、Ｐ型ＭＯＳトランジスタp22がオフ及びＮ型ＭＯＳトランジスタn22がオンし、Qb_3は2VDD及びQ_3はVSSとなる。以上の動作によってSub-UCから2VDDの振幅を有するQ_3、Qb_3が出力される。
【００２５】
図７（ｂ）に示すように、Sub-UC for REFは上記のSub-UCと同様の動作をClk_VCOの1/8分周信号で行う。なお、Sub-UC for REFで１／８分周信号を用いているのは消費電力低減のためである。
【００２６】
図８はUC for REFの回路図を示している。図８に示すように、UC for REFはリファレンス用チャージポンプ部のトリミング用の容量ct（図８では「Trimming Capacitor」と表記）とＰ型ＭＯＳトランジスタp41、p42、Ｎ型ＭＯＳトランジスタn41、n42を含んで構成されている。UC for REFはQ_3_REF、Qb3_REFに基づいて比較部１５に出力する参照電圧Out_REFを生成する。
【００２７】
図９はUC for REFのタイムチャートを示している。図９に示すように、UC for REFは16パルス中14パルスだけ容量CREF（図１参照）を介して参照電圧Out_REFをチャージし、16パルス中2パルスだけ容量CREFを介してOut_REFをディスチャージする。すなわち、Out_REFは図９に示すVrefを中心としVrippleの振幅で周期的に振動する。チャージ時はQ_3_REF、Qb_3_REF及びQ_2_REF[6:0]、Qb_2_REF[6:0]が動作しており、ディスチャージ時はQ_3_REF、Qb_3_REFのみが動作している。また1パルス分のチャージ量はトリミング信号Trim_REF[6:0]のコード値が高いほど大きくなり最大でVDD×127×ct、ディスチャージ量は常にVDD×127×ctである。ここでctは図８に示すトリミング用の容量ctの容量値とする。以上より、Out_REFは以下に示す（式１）で表現される。
2020022250.tif 000003
ここで、N0からN6はTrim_REF[6:0]のトリミングコード値を表している。本実施の形態に係る半導体装置１０では、（式１）に即して参照電圧Out_REFはVDDから1.778×VDDまでトリミングで調整できる。その結果参照電圧Out_REFの電圧値はプロセス（製造）バラつき及び温度バラツキの影響を受けにくくなっている。
【００２８】
図１０はUCの回路図を示している。図１０に示すように、UCはチャージポンプ部の容量c51、Ｐ型ＭＯＳトランジスタp51、Ｎ型ＭＯＳトランジスタn51、及び容量c52、Ｐ型ＭＯＳトランジスタp52、Ｎ型ＭＯＳトランジスタn52、チャージポンプをオン、オフするスイッチであるＰ型ＭＯＳトランジスタp53、Ｐ型ＭＯＳトランジスタp53のゲート電圧を生成するレベルシフタ回路(図１０では「Level Shifter」と表記）を含んで構成されている。
【００２９】
図１１はUCのタイムチャートを示している。図１１に示すように、UCは出力電圧Out_UCが参照電圧Out_REF(Vref)よりも低い場合、比較部出力Out_COMPがHighとなり容量CUC（図１参照）を介してOut_UCをチャージする。また出力電圧Out_UCが参照電圧Out_REFよりも高い場合、比較部出力Out_COMPがLowとなり、容量CUC（図１参照）を介してのUCのチャージ動作を停止する。チャージ時はQ_3、Qb_3及びQ_2、Qb_2が動作しており、停止時はQ_2、Qb_2及びスイッチであるＰ型ＭＯＳトランジスタp53がオフしている。動作周波数、すなわちクロック信号Clk_VCOの周波数は出力電圧Out_UCが参照電圧Out_REFに近づくと徐々に下がり、最終的にUC（図１０参照）のチャージポンプの出力インピーダンスとOut_UCに接続された出力負荷のインピーダンスとが等しくなる動作周波数に自動的に調整される。
この際、図１１に示すように比較部出力Out_COMPのデューティは約５０％となり、均衡点に落ち着く。このことにより、本実施の形態に係る半導体装置によれば高効率の電圧発生回路が得られる。
【００３０】
図１２は比較部１５（Comparator for UC）の回路図を示している。比較部１５は、インバータラッチ部のＰ型ＭＯＳトランジスタp61、Ｎ型ＭＯＳトランジスタn61、Ｐ型ＭＯＳトランジスタp62、Ｎ型ＭＯＳトランジスタn62、動作とリセットを制御するスイッチであるＰ型ＭＯＳトランジスタp63、Ｎ型ＭＯＳトランジスタn63、n64、安定動作用容量である容量c61とc62、及びNOR型のRS-FFを含んで構成されている。なお比較部１５の回路構成ではトランジスタの縦積み数を3段に抑えられているので、低電圧動作に好適である。
【００３１】
ここで本実施の形態に係る比較部１５ではＰ型ＭＯＳトランジスタp61とp62のバックゲート端子を入力端子とする構成となっている。そのため、入力電位がVDDよりも低くなると寄生ダイオードがオンし、順方向電流が流れ出すことが想定される。従って、入力電位はVDDよりも高く設定する必要があるが、本実施の形態ではVDDよりも高い電位しか扱わないため問題にはならない。
【００３２】
次に比較部１５の動作を説明する。比較部１５はクロック信号Clk_VCOの立ち上がりのタイミングで出力電圧Out_UCと参照電圧Out_REFの大小判定を行い、出力電圧Out_UCが参照電圧Out_REF（＝Vref）を上回っている状態では比較部出力Out_COMPとしてHighを出力し、下回っている状態では比較部出力Out_COMPとしてLowを出力する。なお、タイムチャートに関しては図１１で説明したとおりである。
【００３３】
以下、半導体装置１０の全体の動作について説明する。まず、半導体装置１０の動作が開始するとCP for UC内のRst_CPがHighからLow、VCO for UC内のEn_VCOがLowからHighとなる。このとき、CP for UCの出力Vbias_CPはVSSレベルまで電位が低下している。従って、クロック信号Clk_VCOは高い周波数のクロック信号となっている。
【００３４】
図１には以下の説明で言及する制御部１２、昇圧部１３、参照電圧生成部１４、及び比較部１５の間の主な信号が○に数字の符号で占めされている。図１に示すように、クロック信号Clk_VCOは制御部１２（Control Logic for UC）及び比較部１５（Comparator for UC）に入力される。制御部１２（Control Logic for UC）はクロック信号Clk_VCOに同期した信号Q_1、Qb_1、Q_2、Qb_2及びQ_1_REF、Qb_1_REF、Q_2_REF[6:0]、Qb_2_REF[6:0]を出力する。Q_1、Qb_1及びQ_1_REF、Qb_1_REFは各々Sub-UC及びSub-UC for REFに入力され、Q_3、Qb_3及びQ_3_REF、Qb_3_REFが生成される。Q_2_REF[6:0]、Qb_2_REF[6:0]及びQ_3_REF、Qb_3_REFはUC_for_REFに入力され、参照電圧Out_REFはトリミング信号Trim_REF[6:0]で設定した値に収束する。Q_2、Qb_2及びQ_3、Qb_3はUCに入力され、徐々に参照電圧Out_REFの値に近づいていく。通常、CUCの容量値はCREFの容量値よりも大きく設定する。その結果先に参照電圧Out_REFが収束し、それを出力電圧Out_UCが追いかける状態となる。
【００３５】
出力電圧Out_UCが参照電圧Out_REFを超えると、クロック信号Clk_VCOの立ち上がりのタイミングで比較部出力Out_CompがLowからHighに立ち上がる。このとき、CP for UC内の容量C14は充電状態となりVbias_CPが徐々に上がっていく。従ってClk_VCOの周波数も共に下がっていく。一方、UCではQ_2、Qb_2及びスイッチであるＰ型ＭＯＳトランジスタp53がオフとなるので、容量CUCへの充電が停止する。仮にこの状態でOut_UCに負荷が接続されていると、Out_UCは徐々に下がっていき、ある一定時間後にOut_REFを下回る。
【００３６】
出力電圧Out_UCが参照電圧Out_REFを下回るとクロック信号Clk_VCOの立ち上がりのタイミングで比較部出力Out_CompがHighからLowに立ち下がる。このとき、CP for UC内のC14は放電状態となりVbias_CPが徐々に下がっていく。従ってClk_VCOの周波数も共に上がっていく。
【００３７】
以上の動作を繰り返すと、最終的に出力電圧Out_UCが参照電圧Out_REFの平均値に収束し、比較部出力Out_CompのLowとHighのデューティが等しくなる。この状態はCUCへの充電量とOut_UCに接続された負荷からの放電量が等しくなった場合に発生する。つまり、回路の効率が最大になる最適値にクロック信号Clk_VCOの周波数が自動的に調整される。仮にOut_UCに接続された負荷のインピーダンスが変わったとしても、その負荷のインピーダンスに追従するようにクロック信号Clk_VCOの周波数が調整され最適値に収束する。
【００３８】
以上のように、本実施の形態によれば、UC for REFは電源電圧よりも高い高電圧を生成することが可能となっており、さらに（式１）に示すように参照(リファレンス）電圧Out_REFをトリミングによって調整することが可能となっている。そのため参照電圧Out_REFはプロセス変動及び温度変動に対し頑健（ロバスト）である。
【００３９】
さらにUCは参照電圧Out_REFの平均値と等しい電圧を、出力負荷に等しい出力インピーダンスを介して出力電圧Out_UCとして出力する。出力インピーダンスの調整は、半導体装置１０の内部に搭載されたVCO for UCの出力であるクロック信号Clk_VCOの周波数を変化させることで自動的に行われる。クロック信号Clk_VCOの周波数は出力が低負荷時には低くなり、高負荷時には高くなる。半導体装置１０に含まれる各回路ブロックはクロック信号Clk_VCOに同期して動作するので、広範囲の負荷領域で高効率な動作が期待できる。
【００４０】
以上詳述したように、本実施の形態に係る半導体装置、及び電圧発生方法によれば、広範囲の負荷電流範囲で高効率かつ温度バラツキ、プロセスバラツキに頑健な昇圧DCDCコンバータ（電圧発生回路）を実現することができる。
【００４１】
［第２の実施の形態］
図１３から図２４を参照して本実施の形態に係る半導体装置、及び電圧発生方法について説明する。本実施の形態は、本発明を所定の電圧を降圧して出力電圧を生成する降圧DCDCコンバータ（電圧発生回路）に適用した形態である。図１３に示すように本実施の形態に係る半導体装置２０は、クロック生成部２１、制御部２２、降圧部２３、参照電圧生成部２４、比較部２５を含んで構成されている。
【００４２】
降圧部（図１３では「Step Down (Back) Converter」と表記）２３は、降圧動作により出力電圧Out_DCを生成するDC、及びDCのMOSFETスイッチの駆動用信号を生成するSub-DCを含んで構成されている。参照電圧生成部（図１３では「Reference Voltage Generator」と表記）２４は降圧動作により参照（リファレンス）電圧Out_REFを生成するDC for REF、DC for REFのMOSFETスイッチの駆動用信号を生成するSub-DC for REFを含んで構成されている。比較部（図１３では「Comparator for DC」と表記）２５は出力電圧Out_DCと参照電圧Out_REFとを比較する。制御部（図１３では「Control Logic for DC」と表記）２２は半導体装置２０の各回路ブロックを制御する。クロック生成部２１は、クロック信号を生成するVCO for DC、及びVCOの周波数を制御するための電圧を生成するCP for DCを含んで構成されている。
【００４３】
図１４はVCO for DCの回路図を示している。図１４に示すVCO for DCの回路構成は図２に示すVCO for UCの回路構成と基本的に同じである。すなわち、Vbias_CPにより周波数を制御するＮ型ＭＯＳトランジスタnb01-nb07、リング発振部のインバータを構成するＰ型ＭＯＳトランジスタp01-p07とＮ型ＭＯＳトランジスタn01-n07、En_VCOによりVCOのオンオフを制御するＮ型ＭＯＳトランジスタn011-n014とＰ型ＭＯＳトランジスタp011-p014、出力容量である容量c01-c06、ダミー用トランジスタであるＰ型ＭＯＳトランジスタp08-p010とＮ型ＭＯＳトランジスタn08-n010、最終段のインバータを構成するＰ型ＭＯＳトランジスタp07とＮ型ＭＯＳトランジスタn07のゲインを向上させるＮ型ＭＯＳトランジスタn015で構成される。
【００４４】
VCO for DCの動作は以下のとおりである。すなわち、Enb_VCOがHighからLowに立ち下がるとVCO for DCは動作を開始しクロック信号であるClk_VCOを出力する。クロック信号Clk_VCOの周波数は主にVbias_CPの電位及び容量c01-c06の容量値で決まる。図１３に示すように、VCO for DCで生成されたクロック信号Clk_VCOは制御部２２に供給される。
【００４５】
図１５はCP for DCの回路図を示している。図１５に示すようにCP for DCは電流生成用のチャージポンプ部を構成するＰ型ＭＯＳトランジスタp13とＮ型ＭＯＳトランジスタn13、容量c11、カレントミラー部を構成するＰ型ＭＯＳトランジスタp11とp12及びＮ型ＭＯＳトランジスタn11とn12、カレントミラー部を構成する安定化のための容量c12とc13、Vbias_CPを制御するチャージポンプ部を構成するＰ型ＭＯＳトランジスタp14とＮ型ＭＯＳトランジスタn14、容量c14、Rstb_CPによりVbias_CPをHighレベルにリセットするＰ型ＭＯＳトランジスタp15を含んで構成されている。
【００４６】
次にCP for DCの動作を説明する。電流生成用のチャージポンプ部はクロック信号Clk_VCOが常に入力されているため、所定の定電流が定常的に流れている。その電流値はクロック信号Clk_VCOの周波数と容量c11に依存する。該電流はカレントミラーを通してVbias_CPを制御するチャージポンプ部に供給される。そして比較部出力Out_COMPがLowの場合は、Ｎ型ＭＯＳトランジスタn14がオンし、Ｎ型ＭＯＳトランジスタn12からシンク電流が流れる。そのため出力容量c14が放電され、Vbias_CPが下がる。一方比較部出力Out_COMPがHighの場合は、Ｐ型ＭＯＳトランジスタp14がオンし、Ｐ型ＭＯＳトランジスタp12からソース電流が流れる。そのため出力容量c14が充電され、Vbias_CPが上昇する。以上の動作によってVCO for DCの周波数が制御される。
【００４７】
図１６は制御部２２（Control Logic for DC）の回路図を示している。図１６に示すように制御部２２（Control Logic for DC）は、昇圧用信号生成部２６とリファレンス用信号生成部２７を備えている。
【００４８】
昇圧用信号生成部２６は１／２分周器２２０、３個のインバータ、２個ずつのＡＮＤ回路及びＮＡＮＤ回路を含んで構成されたオーバーラップ信号生成部２２１、２個のＤラッチ回路で構成されたＤラッチ部２２２、２個のインバータで構成されたインバータ部２２３を備えている。
【００４９】
昇圧用信号生成部２６ではクロック信号Clk_VCOを１／２分周器２２０で1/2に分周した信号を用い、オーバーラップ信号生成部２２１でオーバーラップ信号Q_1及びQb_1、Q_2及びQb_2を生成する。Q_2及びQb_2はＤラッチ部２２２の動作によって比較部出力Out_COMPがHighのときのみ出力される。インバータ部２２３はQ_2、Qb_2の論理を変換する。
【００５０】
リファレンス用信号生成部２７は１／４分周器２２４、３個のインバータ、２個ずつのＡＮＤ回路及びＮＡＮＤ回路を含んで構成されたオーバーラップ信号生成部２２５、１個ずつのＡＮＤ回路及びＮＡＮＤ回路を含んで構成されたカウンタ部２２６、２個のＤラッチ回路で構成されたＤラッチ部２２７、トリミング信号生成部２２８、２２９を備えている。
【００５１】
リファレンス用信号生成部２７ではクロック信号Clk_VCOを１／２分周器２２０及び１／４分周器２２４によって1/8に分周した信号を用い、オーバーラップ信号Q_1_REF及びQb_1_REF、Q_2_REF[6:0]及びQb_2_REF[6:0]を生成する。Q_2_REF[6:0]及びQb_2_REF[6:0]は、トリミング信号Trim_REF [6:0]によってどの信号を出力するかが選択される。その選択した信号は3ビットのカウンタ部２２６が“111”となった場合にのみ出力される。
【００５２】
図１７にSub-DCの回路図を示している。図１７に示すように、Sub-DCはVSSからVDDだけ降圧するチャージポンプ部を構成するＰ型ＭＯＳトランジスタp21、p22、容量c21、c22、-VDDからVDDまでの振幅の信号を生成するＮ型ＭＯＳトランジスタn21、n22、Ｐ型ＭＯＳトランジスタp23、p24を含んで構成されている。Sub-DCは入力されたQ_1、Qb_1に基づいてQ_3、Qb_3を生成し、UCに供給する（図１３参照）。
【００５３】
図１８はSub-DC for REFの回路図を示している。図１８に示すようにSub-DC for REFの回路構成は図１７に示すSub_DCの回路構成と同様である。Sub-DC for REFは入力されたQ__1_REF、Qb_1_REFに基づいてQ_3_REF、Qb_3_REFを生成し、UCに供給する（図１３参照）。
【００５４】
図１９（ａ）はSub-DCのタイムチャートを、図１９（ｂ）はSub-DC for REFのタイムチャートを各々示している。
【００５５】
図１９（ａ）に示すように、VSSからVDDだけ降圧するチャージポンプ部（図１７参照）は容量c21及びc22にQb_1及びQ_1の信号が入力されると、Vb_1及びV_1がQb_1及びQ_1に同期して-VDDからVSSの間で振れる。Vb_1が-VDD及びV_1がVSSの場合は、Qb_1がLow(=VSS)及びQ_1がHigh(=VDD)であるため、Ｐ型ＭＯＳトランジスタp23がオフ及びＮ型ＭＯＳトランジスタn21がオンとなり、Ｐ型ＭＯＳトランジスタp24がオン及びＮ型ＭＯＳトランジスタn22がオフし、Qb_3は-VDD及びQ_3はVDDとなる。一方Vb_1がVSS及びV_1が-VDDの場合は、Qb_1がHigh(=VDD)及びQ_1がLow(=VSS)であるため、Ｐ型ＭＯＳトランジスタp23がオン及びＮ型ＭＯＳトランジスタn21がオフとなり、Ｐ型ＭＯＳトランジスタp24がオフ及びＮ型ＭＯＳトランジスタn22がオンとなり、Qb_3はVDD及びQ_3は-VDDとなる。図１９（ｂ）に示すように、Sub-DC for REFはこれと同様の動作をクロック信号Clk_VCOの1/8分周信号で行う。
【００５６】
図２０はDC for REFの回路図を示している。図２０に示すように、DC for REFはリファレンス用チャージポンプ部のトリミング用の容量ctとＰ型ＭＯＳトランジスタp41、p42、Ｎ型ＭＯＳトランジスタn41、n42を含んで構成されている。DC for REFはQ_2_REF[6:0]及びQb_2_REF[6:0]に基づいて参照電圧Out_REFを生成する（図１３も参照）。
【００５７】
図２１はDC for REFのタイムチャートを示している。DC for REFは16パルス中14パルスだけOut_REFをディスチャージし、16パルス中2パルスだけOut_REFをチャージする。ディスチャージ時はQ_3_REF、Qb_3_REF及びQ_2_REF[6:0]、Qb_2_REF[6:0]が動作しており、チャージ時はQ_3_REF、Qb_3_REFのみが動作している。また1パルス時のディスチャージ量はトリミング信号Trim_REF[6:0]のコード値が高いほど大きくなり最大でVDD×127ct、チャージ量は常にVDD×127ctである。ただし、ctは図２０に示す容量ctの容量値とする。以上から、参照電圧Out_REFは以下に示す（式２）で表現される。
2020022250.tif 000004
ただしN0からN6はトリミング信号Trim_REF[6:0]のトリミングコード値を表している。（式２）から、Out_REFは-0.778×VDDからVSSまでトリミングで調整が可能である。その結果参照電圧Out REFの電圧値はプロセス（製造）バラつき及び温度バラツキの影響が抑制されている。
【００５８】
図２２はDCの回路図を示している。図２２に示すように、DCはチャージポンプ部の容量c51、Ｐ型ＭＯＳトランジスタp51、Ｎ型ＭＯＳトランジスタn51、及び容量c52、Ｐ型ＭＯＳトランジスタp52、Ｎ型ＭＯＳトランジスタn52、チャージポンプをオン、オフするスイッチであるＮ型ＭＯＳトランジスタn53、該スイッチのゲート信号を生成するレベルシフタ回路（図２２では、「Level Shifter」と表記）を含んで構成されている。
【００５９】
図２３はDCのタイムチャートを示している。図２３を参照してDCの動作を説明する。DCは出力電圧Out_DCが参照電圧Out_REF（図２３では「Vref」と表記）よりも高いと比較部出力Out_COMPがHighとなり容量CDCを介してOut_DCをディスチャージする。また出力電圧Out_DCが参照電圧Out_REFよりも低いと比較部出力Out_COMPがLowとなり、DCはディスチャージ動作を停止する。ディスチャージ時はQ_3、Qb_3及びQ_2、Qb_2が動作しており、停止時はQ_2、Qb_2及びスイッチであるN型MOSトランジスタn53がオフとなっている。動作周波数、すなわちクロック信号Clk_VCOの周波数は出力電圧Out_DCが参照電圧Out_REFに近づいていくと徐々に下がっていき、最終的にチャージポンプ部の出力インピーダンスと出力負荷のインピーダンスが等しくなる均衡点に調整される。
【００６０】
図２４は比較部２５（Comparator for DC）の回路図を示している。図２４に示すように比較部２５（Comparator for DC）は、インバータラッチ部のＰ型ＭＯＳトランジスタp61、Ｎ型ＭＯＳトランジスタn61、Ｐ型ＭＯＳトランジスタp62、Ｎ型ＭＯＳトランジスタn62、動作とリセットを制御するスイッチであるＮ型ＭＯＳトランジスタn63、Ｐ型ＭＯＳトランジスタp63、p64、安定動作用の容量c61とc62、NAND型のRS-FFを含んで構成されている。比較部２５（Comparator for DC）の回路はトランジスタの縦積み数を3段に抑えているため、低電圧動作に好適である。ここで本比較部２５（Comparator for DC）ではＮ型ＭＯＳトランジスタn61とn62のバックゲート端子を入力端子とする構成のため、入力電位がVSSよりも高くなると寄生ダイオードがオンとなり、順方向電流が流れ出すことも想定される。そのため、入力電位はVSSよりも低く設定する必要があるが、本実施の形態ではVSSよりも低い電位しか扱わないため上記現象が問題になることはない。
【００６１】
比較部２５（Comparator for DC）の動作は以下のとおりである。すなわち比較部２５はクロック信号Clk_VCOの立ち上がりのタイミングで大小判定を行い、出力電圧Out_DCが参照電圧Out_REF（＝Vref）を上回っている状態では比較部出力Out_COMPはHighを出力し、下回っている状態ではLowを出力する。比較部２５は以上の動作によって比較結果である比較部出力Out_COMPを生成し、図１３に示すように、DC、CP for DC、及び制御部２２に出力する。タイムチャートは図２３で説明したとおりである。
【００６２】
次に半導体装置２０の全体の動作について説明する。まず、半導体装置２０が動作が開始するとCP for DC内のRstb_CPがLowからHigh、VCO for DC内のEnb_VCOがHighからLowとなる。このとき、CP for DCの出力Vbias_CPはVDDレベルまで電位が上昇している。従って、クロック信号Clk_VCOは高い周波数のクロック信号となっている。クロック信号Clk_VCOは制御部２２（Control Logic for DC）及び比較部２５（Comparator for DC）に入力される。
【００６３】
制御部２２（Control Logic for DC）はクロック信号Clk_VCOに同期した信号Q_1、Qb_1、Q_2、Qb_2及びQ_1_REF、Qb_1_REF、Q_2_REF[6:0]、Qb_2_REF[6:0]を出力する。Q_1、Qb_1及びQ_1_REF、Qb_1_REFはSub-DC及びSub-DC for REFに入力され、Q_3、Qb_3及びQ_3_REF、Qb_3_REFを生成する。Q_2_REF[6:0]、Qb_2_REF[6:0]及びQ_3_REF、Qb_3_REFはDC_for_REFに入力され、参照電圧Out_REFはトリミング信号Trim_REF[6:0]で設定した値に収束する。Q_2、Qb_2及びQ_3、Qb_3はDCに入力され、徐々に参照電圧Out_REFの値に近づいていく。通常は、容量CUCの容量値は容量CREFの容量値よりも大きく設定されているので、先に参照電圧Out_REFが収束し、それを出力電圧Out_DCが追いかける状態となる。
【００６４】
出力電圧Out_DCが参照電圧Out_REFを下回ると、クロック信号Clk_VCOの立ち上がりのタイミングで比較部２５（Comparator for DC）からの比較部出力Out_COMPがHighからLowに立ち下がる。このとき、CP for DC内の容量C14（図１５参照）は放電状態となりVbias_CPが徐々に下がっていく。従ってクロック信号Clk_VCOの周波数も共に下がっていく。また、DCはQ_2、Qb_2及びスイッチであるＮ型ＭＯＳトランジスタn53がオフとなるので、容量CDCへの放電が停止する。この状態でOut_DCに負荷が接続されているとOut_DCは徐々に上昇し、一定時間の経過後に参照電圧Out_REFを上回る。出力電圧Out_DCが参照電圧Out_REFを上回るとクロック信号Clk_VCOの立ち上がりのタイミングで比較部２５（Comparator for DC）からの比較部出力Out_COMPがLowからHighに立ち上がる。このときCP for DC内の容量C14は充電状態となりVbias_CPが徐々に上昇する。従ってクロック信号Clk_VCOの周波数も共に上昇する。
【００６５】
以上の動作を繰り返すことによって最終的に出力電圧Out_DCが参照電圧Out_REFの平均値に収束し、比較部出力Out_COMPのLowとHighのデューティが等しくなる。そして、この状態では容量CDCへの放電量とOut_DCに接続された負荷からの充電量が等しくなっている。つまり、回路の効率が最大になる最適値にクロック信号Clk_VCOの周波数が自動的に調整される。仮にOut_DCに接続された負荷が変化したとしても、その負荷変動にクロック信号Clk_VCOの周波数が追従し、その結果回路の効率が最適値に調整される。
【００６６】
以上詳述したように、本実施の形態に係る半導体装置、及び電圧発生方法によれば、DC for REFはVSSよりも低い低電圧を生成でき、さらに（式２）に基づいて参照（リファレンス）電圧Out_REFをトリミングによって調整可能となっている。その結果、参照電圧Out refはプロセス（製造）変動及び温度変動に対し頑健（ロバスト）である。さらにDCは参照電圧Out_REFの平均値と等しい電圧で、かつ出力負荷に等しい出力インピーダンスを介して出力電圧Out_DCを出力する。該出力インピーダンスの調整は内部に搭載されたVCO for DCの出力であるクロック信号Clk_VCOの周波数を自動的に変化させることで行われる。つまり、クロック信号Clk＿VCOの周波数は出力が低負荷時には低くなり、高負荷時には高くなる。以上のように本実施の形態に係る半導体装置に搭載されたすべての回路ブロックがクロック信号Clk_VCOに同期して動作するので、広範囲の負荷領域で高効率な動作が達成されている。
【００６７】
以上より、本実施の形態に係る半導体装置、及び電圧発生方法を採用することにより、幅広い負荷電流範囲で高効率かつプロセス（製造）バラツキ、温度バラツキに頑健（ロバスト）な降圧型のDCDCコンバータを実現することができる。
【００６８】
［第３の実施の形態］
図２５から図２８を参照して、本実施の形態に係る半導体装置、及び電圧発生方法について説明する。図２５及び図２６は、本発明を所定の電圧を昇圧して出力電圧を生成する昇圧DCDCコンバータ（電圧発生回路）に適用した形態である。一方、図２７及び図２８は、本発明を所定の電圧を降圧して出力電圧を生成する降圧DCDCコンバータ（電圧発生回路）に適用した形態である。
【００６９】
図２５及び図２６を参照して本実施の形態に係る昇圧DCDCコンバータ（電圧発生回路）について説明する。図２５は本実施の形態に係る半導体装置３０を示し、図２６は半導体装置３０を構成する回路ブロックのうちのVCO for UCの回路図を示している。図２５に示すように本実施の形態に係る半導体装置３０は、クロック生成部３１、制御部３２、昇圧部３３、参照電圧生成部３４、比較部３５を含んで構成されている。クロック生成部３１、制御部３２、昇圧部３３、参照電圧生成部３４、比較部３５の各々の基本的な構成は図１に示す半導体装置１０のクロック生成部１１、制御部１２、昇圧部１３、参照電圧生成部１４、比較部１５と同様なので、以下半導体装置１０との差異点を中心に説明する。
【００７０】
図２５に示すように、半導体装置３０ではVCO for UCに対して出力電圧Out_UCをフィードバックしている点が半導体装置１０と大きく異なる。そして、図２６に示すように出力電圧Out_UCはVCO for UCのＰ型ＭＯＳトランジスタpb01〜pb07のバックゲート端子に入力されている。
【００７１】
半導体装置１０では比較部１５（Comparator for UC）の速度が出力電圧Out_UCの電圧値に依存する。例えばOut_UCの電位がより高くなると、比較部１５（Comparator for UC）の速度がより遅くなっていく。このように比較部１５（Comparator for UC）の速度が遅い状態になると、VCO for UCの周波数に追い付けなくなり、不安定な状態に陥ることも想定される。
【００７２】
そこで本実施の形態では出力電圧Out_UCをVCO for UCのＰ型ＭＯＳトランジスタpb01〜pb07のバックゲート端子にフィードバックさせている。また、出力電圧Out_UCは比較部３５（Comparator for UC）のＰ型ＭＯＳトランジスタp61、p62のバックゲート端子に入力されている（図１２参照）。ここでＰ型ＭＯＳトランジスタpb01〜pb07及びp61、p62のバックゲートの特性が同じになるように設定する。この場合、出力電圧Out_UCが高くなることで比較部３５（Comparator for UC）の速度が低下するが、同様にVCO for UCの周波数も低下する。つまり、比較部３５（Comparator for UC）の速度の低下に比例してVCO for UCの周波数も低下する。その結果、比較部３５（Comparator for UC）がVCO for UCの周波数に追従できず、不安定な状態に陥ることが抑制される。
【００７３】
以上のように、本実施の形態によれば、比較部３５（Comparator for UC）の速度に比例してVCO for UCの周波数を変化させることで、昇圧レベルがより高いポイントでも安定して回路を動作させることが可能となっている。
【００７４】
以上の技術思想を降圧DCDCコンバータに採用したのが、図２７、図２８に示す半導体装置４０である。図２７は本実施の形態に係る半導体装置４０を示し、図２８は半導体装置４０を構成する回路ブロックのうちのVCO for DCの回路図を示している。図２７に示すように本実施の形態に係る半導体装置４０は、クロック生成部４１、制御部４２、降圧部４３、参照電圧生成部４４、比較部４５を含んで構成されている。クロック生成部４１、制御部４２、降圧部４３、参照電圧生成部４４、比較部４５の各々の基本的な構成は図１３に示す半導体装置２０のクロック生成部２１、制御部２２、降圧部２３、参照電圧生成部２４、比較部２５と同様なので、以下半導体装置２０との差異点を中心に説明する。
【００７５】
図２７に示すように半導体装置４０ではVCO for DCに対して出力電圧Out_DCをフィードバックしている点が半導体装置２０と異なっている。図２８に示すように半導体装置４０のVCO for DCでは、出力電圧Out_DCがＮ型ＭＯＳトランジスタnb01〜nb07のバックゲート端子に入力されている。
【００７６】
半導体装置２０では比較部２５（Comparator for DC）の速度が出力電圧Out_DCの電圧値に依存する。例えば出力電圧Out_DCがより低くなると、比較部２５（Comparator for DC）の速度がより遅くなる。このように比較部２５（Comparator for DC）の速度が遅い状態になると、VCO for DCの周波数に追い付けなくなり、不安定な状態に陥ることも想定される。
【００７７】
そこで本実施の形態では、図２８に示すように出力電圧Out_DCがVCO for DCのＮ型ＭＯＳトランジスタnb01〜nb07のバックゲート端子にフィードバックされている。また、出力電圧Out_DCは比較部４５（Comparator for DC）のＮ型ＭＯＳトランジスタn61、n62のバックゲート端子に入力されている（図２４参照）。ここでＮ型ＭＯＳトランジスタnb01〜nb07及びn61、n62のバックゲートの特性は同じになるように設定する。この場合、出力電圧Out_DCが低くなることで比較部４５（Comparator for DC）の速度が低下するが、同様にVCO for DCの周波数も低下する。その結果、比較部４５（Comparator for DC）の速度低下に比例してVCO for DCの周波数も低下するため、比較部４５（Comparator for DC）がVCO for DCの周波数に追従できず、不安定な状態に陥ることが抑制される。
【００７８】
以上のように、本実施の形態によれば、比較部４５（Comparator for DC）の速度に比例してVCO for DCの周波数を変化させている。その結果、降圧レベルがより高い状態でも安定して回路を動作させることが可能となっている。
【００７９】
［第４の実施の形態］
図２９から図３５を参照して、半導体装置、及び電圧発生方法について説明する。本実施の形態は上記実施の形態に係る半導体装置を直列に接続してさらに高い（低い）出力電圧が得られるようにした形態である。すなわち図２９（ａ）に示す半導体装置５０は上記実施の形態に係る半導体装置１０を直列に接続した形態である。一方、図２９（ｂ）に示す半導体装置６０は上記実施の形態に係る半導体装置２０を直列に接続した形態である。
半導体装置５０あるいは６０において、半導体装置１０あるいは２０の接続数は特に限定されない。また、半導体装置５０あるいは６０において、個別の半導体装置１０あるいは２０を配置する形態としてもよいし、半導体装置１０あるいは２０を集積化して１つの半導体装置とする形態としてもよい。
【００８０】
図２９（ａ）は半導体装置１０をＭ（Ｍは整数）段直列に接続した形態を例示しており、図２９（ａ）において出力電圧Out_UC_1、Out_UC_2、・・・Out_UC_Mは、各々半導体装置１０＿１の出力、半導体装置１０＿２の出力、・・・、半導体装置１０＿Ｍの出力を示している。以下半導体装置１０＿Ｘの出力をOut_UC_xと表記する。一方、図２９（ｂ）は半導体装置２０をＭ段直列に接続した形態を例示しており、図２９（ｂ）において出力電圧Out_DC_1、Out_DC_2、・・・Out_DC_Mは、各々半導体装置２０＿１の出力、半導体装置２０＿２の出力、・・・、半導体装置２０＿Ｍの出力を示している。以下半導体装置２０＿Ｘの出力をOut_DC_xと表記する。
【００８１】
ここで、半導体装置１０ではVDDからの昇圧、半導体装置２０はVSSからの降圧に対応したものとなっている。そこで、図１に示す半導体装置１０の昇圧部１３（Step Up Convertor）、参照電圧生成部１４（Reference Voltage Generator）及び比較部１５（Comparator for UC）の構成を一部変更する。また、図１３に示す半導体装置２０の降圧部２３（Step Down Convertor）、参照電圧生成部２４（Reference Voltage Generator）及び比較部２５（Comparator for DC）の構成を一部変更する。
【００８２】
図３０（ａ）はSub-UCの回路図を、図３０（ｂ）はSub-UC for REFの回路図を各々示している。図３１（ａ）はSub-DCの回路図を、図３１（ｂ）はSub-DC for REFの回路図を各々示している。図３２（ａ）はDC for REFの回路図を、図３２（ｂ）はUC for REFの回路図を各々示している。図３３（ａ）はDCの回路図を、図３３（ｂ）はUCの回路図を各々示している。図３４はComparator for DCの回路図を、図３５はComparator for UCの回路図を各々示している。
【００８３】
図３０（ａ）に示すSub-UCはOut_UC_xからVDDだけ昇圧するチャージポンプ部のＮ型ＭＯＳトランジスタn23、n24、容量c23、c24、Out_UC_xからVDDだけ降圧するチャージポンプ部のＰ型ＭＯＳトランジスタp21、p22、容量c21、c22を含んで構成されている。またQ3及びQb3からはOut_UC_x−VDDからOut_UC_x＋VDDの振幅を持つ信号が出力される。以上の構成は図３０（ｂ）に示すSub-UC for REF及び図３１（ａ）に示すSub-DC、図３１（ｂ）に示すSub-DC for REFでも同様である。
【００８４】
図３２（ａ）に示すDC for REFについては、図２０に示す半導体装置２０のDC for REFにおいて入力がVSSからOut_DC_xに変更されている。また図３２（ｂ）に示すUC for REFについては、図８に示す半導体装置１０のUC for REFにおいて入力がVDDからOut_UC_xに変更されている。また図３３（ａ）に示すDCについては、図２２に示す半導体装置２０のDCにおいて入力がVSSからOut_DC_xに変更され、また図３３（ｂ）に示すUCについては、図１０に示す半導体装置１０のUCにおいて入力がVSSからOut_DC_xに変更されている。さらに図３４に示すComparator for DCについては、図２４に示すComparator for DCのVSSがOut_UC_xに、図３５に示すComparator for UCについては、図１２に示すComparator for UCのVDDがOut_DC_xに変更されている。
【００８５】
本実施の形態に係る半導体装置５０または６０によれば、上記実施の形態に係る半導体装置１０または半導体装置２０を多段に接続し、より高い昇圧及びより低い降圧を行うことができる。半導体装置５０または６０の動作は半導体装置１０または２０の動作の組み合わせであり、差異点は最終的に出力される電圧の値となる。本実施の形態に係る半導体装置５０の出力電圧であるOut_UC_M、及び半導体装置６０の出力電圧であるOut_DC_Mは各々以下に示す（式３）、または（式４）で表すことができる。
2020022250.tif 000005
2020022250.tif 000006
ここで、N0からN6はトリミング信号Trim_REF[6:0]のトリミングコード値、Ｍは半導体装置１０または半導体装置２０の接続数を示している。（式３）または（式４）の場合、半導体装置１０または半導体装置２０のトリミング信号Trim_REF[6:0]は一律に制御されている。これを半導体装置１０または半導体装置２０において個別に制御すると、Out_UC_1からOut_UC_MまたはOut_DC_1からOut_DC_Mの各出力値を個別に変更できる。換言すれば、本実施の形態に係る半導体装置５０によればはOut_UC_1からOut_UC_Mの全出力を取り出し使用することができ、半導体装置６０によればOut_DC_1からOut_DC_Mまでの全出力を取り出し使用することができる。
【００８６】
以上詳述したように、本実施の形態に係る半導体装置５０または６０によれば、半導体装置１０または２０を多段に接続することで、より高い昇圧及びより低い降圧が可能となっている。また各半導体装置１０または２０は個別に出力を変更できる。さらに各半導体装置１０または２０の出力は個別に取り出し使用することができる。
【００８７】
本実施の形態に係る半導体装置５０または６０では、図２５に示す半導体装置３０または図２７に示す半導体装置４０と同じ手法を用いることでComparator for UCまたはComparator for DCの速度に比例してVCO for UCまたはVCO for DCの周波数を変化させることも可能である。また、上記各実施の形態におけるOut_REFはリファレンス信号として取り出すことも可能である。
【００８８】
また以下のように接続することにより、より低しきい値のＭＯＳトランジスタを用いた設計が可能となる。すなわち、図３０（ａ）に示すSub-UCのＮ型ＭＯＳトランジスタn23のバックゲートをQ_1に、Ｎ型ＭＯＳトランジスタn24のバックゲートをQb_1に、図３０（ｂ）に示すSub-UC for REFのＮ型ＭＯＳトランジスタn33のバックゲートをQ_1_REFに、Ｎ型ＭＯＳトランジスタn34のバックゲートをQb_1_REFに接続する。図３０（ａ）に示すSub-UCのＰ型ＭＯＳトランジスタp21のバックゲートをQ_1に、Ｐ型ＭＯＳトランジスタp22のバックゲートをQb_1に、図３０（ｂ）に示すSub-UC for REFのＰ型ＭＯＳトランジスタp31のバックゲートをQ_1_REFに、Ｐ型ＭＯＳトランジスタp32のバックゲートをQb_1_REFに接続する。また、図３０（ａ）に示すSub-UCのＰ型ＭＯＳトランジスタp21のバックゲートをV_1に、Ｐ型ＭＯＳトランジスタp22のバックゲートをVb_1に、Ｎ型ＭＯＳトランジスタn23のバックゲートをVb_1’に、Ｎ型ＭＯＳトランジスタn24のバックゲートをV_1’に接続する。図３０（ｂ）に示すSub-UC for REFのＰ型ＭＯＳトランジスタp31のバックゲートをV_1に、Ｐ型ＭＯＳトランジスタp32のバックゲートをVb_1に、Ｎ型ＭＯＳトランジスタn33のバックゲートをVb_1’に、Ｎ型ＭＯＳトランジスタn34のバックゲートをV_1’に接続する。図３０（ａ）に示すSub-UCのＰ型ＭＯＳトランジスタp21のバックゲートをVb_1’に、Ｐ型ＭＯＳトランジスタp22のバックゲートをV_1’に、Ｎ型ＭＯＳトランジスタn23のバックゲートをV_1に、Ｎ型ＭＯＳトランジスタn24のバックゲートをVb_1に接続する。図３０（ｂ）に示すSub-UC for REFのＰ型ＭＯＳトランジスタp31のバックゲートをVb_1’に、Ｐ型ＭＯＳトランジスタp32のバックゲートをV_1’に、Ｎ型ＭＯＳトランジスタn33のバックゲートをV_1に、Ｎ型ＭＯＳトランジスタn34のバックゲートをVb_1に接続する。以上の接続によりＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタのオフ時の抵抗値を高くする効果が期待でき、オフ時のリーク電流を抑えることができる。すなわち、より低しきい値のＭＯＳトランジスタを用いた設計が可能となる。
【符号の説明】
【００８９】
１０、２０、３０、４０、５０、６０  半導体装置
１１、２１、３１、４１  クロック生成部
１２、２２、３２、４２  制御部
１３、３３  昇圧部
１４、２４、３４、４４  参照電圧生成部
１５、２５、３５、４５  比較部
１６、２６  昇圧用信号生成部
１７、２７  リファレンス用信号生成部
２３、４３  降圧部
２６    昇圧信号生成部
２７    リファレンス用信号生成部
１２０、２２０  １／２分周器
１２１  ノンオーバーラップ信号生成部
１２２、２２２  Ｄラッチ部
１２３、２２３  インバータ部
１２４、２２４  １／４分周器
１２５、２２５  ノンオーバーラップ信号生成部
１２６、２２６  カウンタ部
１２７、２２７  Ｄラッチ部
１２８、２２８  トリミング信号生成部
１２９、２２９  トリミング信号生成部
２２１  オーバーラップ信号生成部
Clk VCO  クロック信号
Out COMP  比較部出力
Out REF  参照電圧
Out UC(DC) 出力電圧
【図１】
2020022250.tif 000007
【図２】
2020022250.tif 000008
【図３】
2020022250.tif 000009
【図４】
2020022250.tif 000010
【図５】
2020022250.tif 000011
【図６】
2020022250.tif 000012
【図７】
2020022250.tif 000013
【図８】
2020022250.tif 000014
【図９】
2020022250.tif 000015
【図１０】
2020022250.tif 000016
【図１１】
2020022250.tif 000017
【図１２】
2020022250.tif 000018
【図１３】
2020022250.tif 000019
【図１４】
2020022250.tif 000020
【図１５】
2020022250.tif 000021
【図１６】
2020022250.tif 000022
【図１７】
2020022250.tif 000023
【図１８】
2020022250.tif 000024
【図１９】
2020022250.tif 000025
【図２０】
2020022250.tif 000026
【図２１】
2020022250.tif 000027
【図２２】
2020022250.tif 000028
【図２３】
2020022250.tif 000029
【図２４】
2020022250.tif 000030
【図２５】
2020022250.tif 000031
【図２６】
2020022250.tif 000032
【図２７】
2020022250.tif 000033
【図２８】
2020022250.tif 000034
【図２９】
2020022250.tif 000035
【図３０】
2020022250.tif 000036
【図３１】
2020022250.tif 000037
【図３２】
2020022250.tif 000038
【図３３】
2020022250.tif 000039
【図３４】
2020022250.tif 000040
【図３５】
2020022250.tif 000041
【図３６】
2020022250.tif 000042