(57)【要約】【課題】一つの実施形態は、クロックを適正に再生できる受信装置、通信システム、及びクロック再生方法を提供することを目的とする。【解決手段】一つの実施形態によれば、前置増幅器とクロック再生回路とを有する受信装置が提供される。前置増幅器は、有線伝送路を介してデータを受信可能である。クロック再生回路は、前置増幅器から受けるデータにおけるエッジ期間の値及びデータ期間の値を基準クロックを用いてサンプリングする。クロック再生回路は、サンプリング結果に応じて、データの信号レベルの遷移に関する所定の条件が成立した場合にデータの信号レベルの遷移タイミングに対して基準クロックの位相調整を行う。クロック再生回路は、所定の条件が成立しない場合にデータの信号レベルの遷移タイミングに対して基準クロックの位相調整を行わない。【選択図】図１
2020048054.tif 000002
【特許請求の範囲】
【請求項１】
有線伝送路を介してデータを受信可能である前置増幅器と、
前記前置増幅器から受けるデータにおけるエッジ期間の値及びデータ期間の値を基準クロックを用いてサンプリングし、サンプリング結果に応じて、前記データの信号レベルの遷移に関する所定の条件が成立した場合に前記データの信号レベルの遷移タイミングに対して前記基準クロックの位相調整を行い、前記所定の条件が成立しない場合に前記データの信号レベルの遷移タイミングに対して前記基準クロックの位相調整を行わないクロック再生回路と、
を備えた受信装置。
【請求項２】
前記クロック再生回路は、前記サンプリング結果のパターンが所定のパターンに一致する場合に前記データの遷移タイミングに対して前記基準クロックの位相調整を行い、前記サンプリング結果のパターンが前記所定のパターンに一致しない場合に前記データの遷移タイミングに対して前記基準クロックの位相調整を行わない
請求項１に記載の受信装置。
【請求項３】
前記所定のパターンは、前記前置増幅器の補償量が過剰であることに対応した前記サンプリング結果のパターン、前記前置増幅器の出力にオフセット電圧が含まれることに対応した前記サンプリング結果のパターン、前記前置増幅器の出力にＤＣＤ（Ｄｕｔｙ  Ｃｙｃｌｅ  Ｄｉｓｔｏｒｔｉｏｎ）があることに対応した前記サンプリング結果のパターンの少なくとも１つを含む
請求項２に記載の受信装置。
【請求項４】
前記所定のパターンは、０と１とが混在した３ビットのデータパターンに対応した前記サンプリング結果のパターンを含む
請求項２に記載の受信装置。
【請求項５】
前記所定のパターンは、０と１とが混在した４ビットのデータパターンに対応した前記サンプリング結果のパターンを含む
請求項２に記載の受信装置。
【請求項６】
前記所定のパターンは、波形の立ち上がりのエッジ部分及び立ち下がりのエッジ部分の一方に対応した前記サンプリング結果のパターンを含む
請求項２に記載の受信装置。
【請求項７】
前記所定のパターンは、波形の偶数番目のエッジ部分又は奇数番目のエッジ部分の一方に対応した前記サンプリング結果のパターンを含む
請求項２に記載の受信装置。
【請求項８】
送信装置と、
有線通信路を介して前記送信装置が接続される請求項１から７のいずれか１項に記載の受信装置と、
を備えた通信システム。
【請求項９】
データにおけるエッジ期間の値及びデータ期間の値を基準クロックを用いてサンプリングすることと、
サンプリング結果に応じて、前記データの信号レベルの遷移に関する所定の条件が成立した場合に前記データの信号レベルの遷移タイミングに対して前記基準クロックの位相調整を行うことと、
前記サンプリング結果に応じて、前記所定の条件が成立しない場合に前記データの信号レベルの遷移タイミングに対して前記基準クロックの位相調整を行わないことと、
を含むクロック再生方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、受信装置、通信システム、及びクロック再生方法に関する。
【背景技術】
【０００２】
クロック再生回路を含む受信装置では、受信された信号からデータを取得するためのクロック信号を再生する。このとき、クロック信号を適正に再生することが望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−１４９６６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、クロックを適正に再生できる受信装置、通信システム、及びクロック再生方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
一つの実施形態によれば、前置増幅器とクロック再生回路とを有する受信装置が提供される。前置増幅器は、有線伝送路を介してデータを受信可能である。クロック再生回路は、前置増幅器から受けるデータにおけるエッジ期間の値及びデータ期間の値を基準クロックを用いてサンプリングする。クロック再生回路は、サンプリング結果に応じて、データの信号レベルの遷移に関する所定の条件が成立した場合にデータの信号レベルの遷移タイミングに対して基準クロックの位相調整を行う。クロック再生回路は、所定の条件が成立しない場合にデータの信号レベルの遷移タイミングに対して基準クロックの位相調整を行わない。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施形態にかかる受信装置が適用された通信システムの構成を示すブロック図である。
【図２】図２は、実施形態にかかる受信装置におけるＣＤＲ（Ｃｌｏｃｋ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ）回路の構成を示すブロック図である。
【図３】図３は、実施形態における判定を行うサンプリング結果のパターンを示す図である。
【図４】図４は、実施形態におけるＣＤＲ回路の動作を示す波形図である。
【図５】図５は、実施形態の第１の変形例における判定を行うサンプリング結果のパターンを示す図である。
【図６】図６は、実施形態の第１の変形例におけるＣＤＲ回路の動作を示す波形図である。
【図７】図７は、実施形態の第２の変形例におけるＣＤＲ回路の動作を示す図である。
【図８】図８は、実施形態の第３の変形例におけるＣＤＲ回路の動作を示す波形図である。
【図９】図９は、実施形態の第４の変形例におけるＣＤＲ回路の動作を示す波形図である。
【図１０】図１０は、実施形態の第５の変形例におけるＣＤＲ回路の動作を示す図である。
【図１１】図１１は、実施形態の第６の変形例における受信装置の動作シーケンスを示すフローチャートである。
【図１２】図１２は、実施形態の第７の変形例における位相比較回路の構成をブロック図である。
【図１３】図１３は、実施形態の第７の変形例におけるＣＤＲ回路の動作を示す図である。
【図１４】図１４は、実施形態の第７の変形例における受信装置の動作シーケンスを示すフローチャートである。
【図１５】図１５は、実施形態の第８の変形例におけるＣＤＲ回路の動作シーケンスを示すフローチャートである。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかる受信装置を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
【０００８】
（実施形態）
実施形態にかかる受信装置は、有線通信を行う通信システムに適用可能であり、例えば、図１に示すような通信システム４００に適用され得る。図１は、実施形態にかかる受信装置２００が適用された通信システム４００の構成を示すブロック図である。通信システム４００は、送信装置１００、受信装置２００、及び有線伝送路３００を有する。
【０００９】
送信装置１００及び受信装置２００は、有線伝送路３００を介して通信可能に接続されている。送信装置１００は、送信回路１０１及び変調回路１０２を有する。変調回路１０２は、送信データにクロックを埋め込んで変調した変調信号を生成して送信回路１０１へ供給する。送信回路１０１は、未来の信号から受ける影響のプリカーサ及び、過去の信号から受ける影響のポストカーサのＩＳＩ（Ｉｎｔｅｒ−Ｓｙｍｂｏｌ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）を補償する機能を有し、送信信号に所定の補償量を付加し、変調信号を有線伝送路３００経由で受信装置２００へ送信する。
【００１０】
受信装置２００は、イコライザ回路２０１、ＣＤＲ（Ｃｌｏｃｋ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ）回路１、基準クロック生成回路２０２、及び内部回路２０３を有する。イコライザ回路２０１は、受信回路及び前置増幅器として機能し、変調信号を送信装置１００から有線伝送路３００経由で受信する。イコライザ回路２０１は、プリカーサ及びポストカーサのＩＳＩを補償する機能を有し、受信信号を所定の補償量で等化する。変調信号は、有線伝送路３００の減衰特性の影響で劣化し得る。イコライザ回路２０１は、補償後の信号をデータ信号ＤＥとしてＣＤＲ回路１へ供給する。また、基準クロック生成回路２０２は、基準クロックＣＬＫを生成してＣＤＲ回路１へ供給する。ＣＤＲ回路１は、基準クロックＣＬＫを用いながら、データ信号ＤＥからクロックＣＬＫＳを再生し、再生されたクロックＣＬＫＳを内部回路２０３へ出力する。また、ＣＤＲ回路１は、ＣＤＲ回路１内でサンプリングしたデータＤ［ｋ］を内部回路２０３へ出力する。内部回路２０３は、クロックＣＬＫＳ及びデータＤ［ｋ］を用いて所定の動作を行うことができる。
【００１１】
ＣＤＲ回路１は、データ信号ＤＥ及び基準クロックＣＬＫをそれぞれ受ける。ＣＤＲ回路１は、データ信号ＤＥにおけるエッジ部分の値及びデータ部分の値をサンプリングする。ＣＤＲ回路１は、サンプリング結果のパターンがデータ信号ＤＥの遷移タイミングを示すパターンである場合に、基準クロックＣＬＫの位相が進相しているのか遅相しているのか判定し、その判定結果に応じてデータ信号ＤＥの遷移タイミングに対して基準クロックＣＬＫの位相を調整する。ＣＤＲ回路１は、エッジサンプリングタイミング（すなわち、エッジ部分の値をサンプリングするタイミング）がデータ信号ＤＥのエッジ部分に合い、且つ、基準クロックＣＬＫの位相が適正に調整された状態でロックされ得る。これにより、データ信号ＤＥに埋め込まれたクロックＣＬＫＳを再生することができる。
【００１２】
しかし、例えば、伝送線路３００の減衰特性に対して送信回路１０１とイコライザ回路２０１におけるポストカーサＩＳＩの補償量が過剰である場合、時間的に隣接する２つのエッジ部分のサンプリング結果に応じた基準クロックＣＬＫの位相の判定結果が互いに逆になることがある。すなわち、進相の判定と遅相の判定とが時間的に交互に繰り返されると、遅相の位相調整と進相の位相調整とが交互に繰り返され、エッジサンプリングタイミングがデータ信号ＤＥのエッジ部分に合っていない状態でロックされる誤ロックが起こることがある。誤ロックが起こると、基準クロックＣＬＫの位相を適正に調整することが困難になるとともにデータ信号ＤＥから元のデータを正しく取得することが困難になる。
【００１３】
そこで、本実施形態では、ＣＤＲ回路１において、サンプリング結果に対して進相又は遅相の判定をするサンプリング結果のパターンを制限することで、誤ロックを回避し基準クロックＣＬＫの位相調整の適正化を図る。
【００１４】
具体的には、ＣＤＲ回路１は、図２に示すように構成され得る。図２は、ＣＤＲ回路１の構成を示す図である。
【００１５】
ＣＤＲ回路１は、データサンプラ２、エッジサンプラ３、位相比較回路４、及び位相調整回路５を有する。位相比較回路４は、位相比較器４ａを有する。位相調整回路５は、可変移相器５ａを有する。
【００１６】
データサンプラ２及びエッジサンプラ３は、例えばそれぞれフリップフロップであり、イコライザ回路２０１及び位相比較回路４の間に互いに並列に電気的に接続されている。データサンプラ２は、データ入力端子Ｄがイコライザ回路２０１に電気的に接続され、クロック入力端子ＣＫが可変移相器５ａの出力側に電気的に接続されている。エッジサンプラ３は、データ入力端子Ｄがイコライザ回路２０１に電気的に接続され、クロック入力端子ＣＫが可変移相器５ａの出力側に電気的に接続されている。
【００１７】
データサンプラ２は、イコライザ回路２０１からデータ信号ＤＥを受け、可変移相器５ａからクロックＣＬＫＳ＜１＞を受ける。データ信号ＤＥは、例えば差動信号であり、Ｐ側の信号ＤＥＰとＮ側の信号ＤＥＮとを含む。クロックＣＬＫＳ＜０＞及びクロックＣＬＫＳ＜１＞は、互いに論理的に反転しており、差動クロックを構成する。データサンプラ２は、クロックＣＬＫＳ＜１＞の立ち上がりエッジに同期したサンプリングタイミング（データサンプリングタイミング）ｔＤ［ｋ］（ｋは任意の整数）で、データ信号ＤＥ（すなわち、信号ＤＥＰ，ＤＥＮ）のデータ部分をサンプリングし、サンプリング結果Ｄ［ｋ］を位相比較器４ａへ供給する。なお、データ部分のサンプリングタイミングをｔＤ［ｋ］で表し、データ部分のサンプリング結果を記号Ｄ［ｋ］で表すことにする。
【００１８】
エッジサンプラ３は、イコライザ回路２０１からデータ信号ＤＥを受け、可変移相器５ａからクロックＣＬＫＳ＜０＞を受ける。エッジサンプラ３は、クロックＣＬＫＳ＜０＞の立ち上がりエッジに同期したサンプリングタイミング（エッジサンプリングタイミング）ｔＥ［ｋ］（ｋは任意の整数）で、データ信号ＤＥ（すなわち、信号ＤＥＰ，ＤＥＮ）のエッジ部分をサンプリングし、サンプリング結果Ｅ［ｋ］を位相比較器４ａへ供給する。なお、エッジ部分のサンプリングタイミングをｔＥ［ｋ］で表し、エッジ部分のサンプリング結果を記号Ｅ［ｋ］で表すことにする。
【００１９】
位相比較器４ａは、データサンプラ２及びエッジサンプラ３と可変移相器５ａとの間に配されている。位相比較器４ａは、入力側がデータサンプラ２及びエッジサンプラ３に並列に電気的に接続され、出力側が可変移相器５ａに電気的に接続されている。
【００２０】
位相比較器４ａは、エッジサンプラ３からサンプリング結果Ｅ［ｋ］を受け、データサンプラ２からサンプリング結果Ｄ［ｋ］を受ける。位相比較器４ａは、サンプリング結果Ｅ［ｋ］とサンプリング結果Ｄ［ｋ］とをクロックＣＬＫＳ＜０＞又はクロックＣＬＫＳ＜１＞の半クロック周期で交互に受け得る。位相比較器４ａは、受けたサンプリング結果の時系列のパターンに応じて、クロックＣＬＫＳ＜１：０＞のエッジ部分がデータ信号ＤＥのエッジ部分に対して進相しているのか遅相しているのか判定し、その判定結果に応じて、遅相又は進相を指示する制御信号（ＥＡＲＬＹ［ｋ］，ＬＡＴＥ［ｋ］）を生成して可変移相器５ａへ供給する。
【００２１】
ここで、位相比較器４ａは、データ信号ＤＥの遷移タイミングを示すようなサンプリング結果の全パターンのうち、一部のパターンに対して進相又は位相の判定を行い、残りのパターンに対しては進相又は位相の判定を行わない。位相比較器４ａは、その判定の有無及び判定結果に応じて、制御信号（ＥＡＲＬＹ［ｋ］，ＬＡＴＥ［ｋ］）を生成して可変移相器５ａへ供給する。
【００２２】
例えば、位相比較器４ａは、図３（ａ）に示すサンプリング結果（Ｄ［ｎ−２］，Ｄ［ｎ−１］，Ｅ［ｎ］，Ｄ［ｎ］）＝（０，０，１，Ｘ）に応じて、クロックＣＬＫＳ＜１：０＞のエッジ部分がデータ信号ＤＥのエッジ部分に対して遅相していると判定する。図３（ａ）は、判定を行うサンプリング結果のパターンを示す図であり、データパターン“００１”に対応したサンプリング結果のパターンである。図３（ａ）では、ｎが任意の３以上の整数を表す。サンプリング結果における「Ｘ」は、ドントケア（任意の値）を表す。位相比較器４ａは、遅相の判定結果に応じて、進相を指示する制御信号（ＥＡＲＬＹ［ｎ］，ＬＡＴＥ［ｎ］）＝（１，０）を生成して可変移相器５ａへ供給する。
【００２３】
あるいは、位相比較器４ａは、サンプリング結果（Ｄ［ｎ−２］，Ｄ［ｎ−１］，Ｅ［ｎ］，Ｄ［ｎ］）＝（０，０，０，１）に応じて、クロックＣＬＫＳ＜１：０＞のエッジ部分がデータ信号ＤＥのエッジ部分に対して進相していると判定する。位相比較器４ａは、遅相の判定結果に応じて、遅相を指示する制御信号（ＥＡＲＬＹ［ｎ］，ＬＡＴＥ［ｎ］）＝（０，１）を生成して可変移相器５ａへ供給する。
【００２４】
あるいは、位相比較器４ａは、それ以外のサンプリング結果（図３（ａ）の「ｏｔｈｅｒｅｓ」）に応じて、進相又は遅相の判定を行わない。位相比較器４ａは、判定を行わない（すなわち、判定が無しである）ことに応じて、デフォルト値の制御信号（ＥＡＲＬＹ［ｎ］，ＬＡＴＥ［ｎ］）＝（０，０）を生成して可変移相器５ａへ供給する。
【００２５】
図２の可変移相器５ａは、位相比較器４ａとデータサンプラ２、エッジサンプラ３、及び内部回路２０３との間に配されている。可変移相器５ａは、入力側が位相比較器４ａに電気的に接続され、出力側がデータサンプラ２、エッジサンプラ３、及び内部回路２０３に並列に電気的に接続されている。
【００２６】
可変移相器５ａは、位相比較器４ａから制御信号（ＥＡＲＬＹ［ｋ］，ＬＡＴＥ［ｋ］）を受け、基準クロック生成回路２０２から基準クロックＣＬＫ＜１：０＞を受ける。可変移相器５ａは、制御信号（ＥＡＲＬＹ［ｋ］，ＬＡＴＥ［ｋ］）に応じて、シフト（移相）の方向を進相方向及び遅相方向の間で変更しながら基準クロックＣＬＫ＜１：０＞の位相を所定量でシフト（移相）させる位相調整を行い得る。なお、位相をシフト（移相）させる所定量は、基準クロックＣＬＫの１周期に対応した位相量より小さい（例えば、基準クロックＣＬＫの１／４周期に対応した位相量より小さい）位相量であり、予め実験的に決められ得る。
【００２７】
例えば、遅相を指示する制御信号（ＥＡＲＬＹ［ｋ］，ＬＡＴＥ［ｋ］）＝（０，１）を受けた場合、可変移相器５ａは、基準クロックＣＬＫ＜１：０＞の位相を所定量で遅相させる。あるいは、進相を指示する制御信号（ＥＡＲＬＹ［ｋ］，ＬＡＴＥ［ｋ］）＝（１，０）を受けた場合、可変移相器５ａは、基準クロックＣＬＫ＜１：０＞の位相を所定量で進相させる。あるいは、制御信号（ＥＡＲＬＹ［ｋ］，ＬＡＴＥ［ｋ］）＝（０，０）を受けた場合、可変移相器５ａは、基準クロックＣＬＫ＜１：０＞の位相を調整しない。
【００２８】
これにより、可変移相器５ａは、クロックＣＬＫＳ＜１：０＞を生成する。そして、可変移相器５ａは、クロックＣＬＫＳ＜０＞をエッジサンプラ３へ供給し、クロックＣＬＫＳ＜１＞をデータサンプラ２へ供給するとともに、クロックＣＬＫＳ＜１：０＞を内部回路２０３へ出力する。
【００２９】
ここで、伝送線路の減衰特性に対して送信回路１０１およびイコライザ回路２０１におけるポストカーサＩＳＩの補償量が大きい場合、データ信号ＤＥにおける差動信号は、図４に実線で示す「補償過多」の状態の波形を示す。図４は、ＣＤＲ回路１の動作を示す波形図であり、差動信号の基準となる電位レベル（０Ｖ）が一点鎖線で示されている。すなわち、図４に波線で示す「補償適正」の波形に比べて、データ値が０→１に遷移する前における数ビットの期間に波形の振幅がデータ値「１」の側にシフトする。
【００３０】
このとき、エッジサンプラ３及びデータサンプラ２は、それぞれ、図４に示すサンプリング結果Ｅ［ｋ］、Ｄ［ｋ］（ｋは１以上９以下の整数）を交互に位相比較器４ａへ供給する。図４では、エッジサンプリングタイミングｔＥ［ｋ］が差動信号のエッジ部分のタイミングに合っていない状態を例示している。
【００３１】
位相比較器４ａは、サンプリング結果（Ｄ［１］，Ｄ［２］，Ｅ［３］，Ｄ［３］）＝（０，０，０，１）に応じて、クロックＣＬＫＳ＜１：０＞のエッジ部分がデータ信号ＤＥのエッジ部分に対して進相していると判定し、遅相を指示する制御信号（ＥＡＲＬＹ［３］，ＬＡＴＥ［３］）＝（０，１）を生成して可変移相器５ａへ供給する。図４では、制御信号（ＥＡＲＬＹ［３］，ＬＡＴＥ［３］）＝（０，１）におけるＬＡＴＥ［３］にアクティブな値「１」が選択的に設定されている点を、ＬＡＴＥと表記している。
【００３２】
制御信号（ＥＡＲＬＹ［３］，ＬＡＴＥ［３］）＝（０，１）に応じて、可変移相器５ａは、基準クロックＣＬＫ＜１：０＞の位相を所定量で遅相させる。
【００３３】
同様に、位相比較器４ａは、サンプリング結果（Ｄ［５］，Ｄ［６］，Ｅ［７］，Ｄ［７］）＝（０，０，０，１）に応じて、クロックＣＬＫＳ＜１：０＞のエッジ部分がデータ信号ＤＥのエッジ部分に対して進相していると判定し、遅相を指示する制御信号（ＥＡＲＬＹ［７］，ＬＡＴＥ［７］）＝（０，１）を生成して可変移相器５ａへ供給する。
【００３４】
制御信号（ＥＡＲＬＹ［７］，ＬＡＴＥ［７］）＝（０，１）に応じて、可変移相器５ａは、基準クロックＣＬＫ＜１：０＞の位相を所定量で遅相させる。
【００３５】
仮に、サンプリング結果のパターンがデータ信号ＤＥの遷移タイミングを示すパターンとなる各タイミングＤ［３］，Ｄ［４］，Ｄ［７］，Ｄ［８］で進相又は遅相の判定を行うと、図４に示されるように、タイミングＤ［３］，Ｄ［４］，Ｄ［７］，Ｄ［８］で進相、遅相、進相、遅相と順次に判定され得る。これにより、サンプリングタイミングＤ［３］，Ｄ［４］，Ｄ［７］，Ｄ［８］が信号ＤＥＰのエッジ部分に合っていない状態であるにもかかわらず、遅相の位相調整、進相の位相調整、遅相の位相調整、進相の位相調整が順次に行われ、誤ロック状態から抜け出すことが困難になり得る。
【００３６】
それに対して、本実施形態では、ＣＤＲ回路１において、サンプリング結果に対して進相又は遅相の判定をすべきサンプリング結果のパターンを制限している。例えば、図３（ａ）の場合、判定をすべきサンプリング結果（Ｄ［ｎ−２］，Ｄ［ｎ−１］，Ｅ［ｎ］，Ｄ［ｎ］）のパターンを（０，０，１，Ｘ）又は（０，０，０，１）に制限している。これにより、タイミングｔＤ［３］，ｔＤ［４］では位相を調整し、タイミングｔＤ［７］，ｔＤ［８］では位相を調整しないので、誤ロックを回避でき、基準クロックＣＬＫの位相を適正に調整することができる。
【００３７】
なお、ＣＤＲ回路１の構成は、図２に示す構成に限定されず、例えば、ＰＬＬ型の構成であってもよい。例えば、フィルタ、電圧制御発振器、分周器が直列接続された構成で図２における可変移相器５ａを置き換えれば、ＰＬＬ型の構成とすることができる。
【００３８】
あるいは、位相比較器４ａがサンプリング結果に対して進相又は遅相の判定をすべきサンプリング結果のパターンは、データ信号ＤＥの遷移タイミングを示すようなサンプリング結果の全パターンのうち一部のパターンに制限されていればよく、図３（ａ）に示すパターンに限定されない。
【００３９】
例えば、進相又は遅相の判定をすべきサンプリング結果のパターンは、図３（ｂ）に示すパターンであってもよい。図３（ｂ）に示すパターンは、図３（ａ）に対応し、差動信号に対するサンプリング結果のパターンであり、データパターン“１１０”に対応したサンプリング結果のパターンである。図３（ｂ）に示すパターンは、図３（ａ）に示すサンプリング結果（Ｄ［ｎ−２］，Ｄ［ｎ−１］，Ｅ［ｎ］，Ｄ［ｎ］）の値の部分を論理的に反転させることで得られる。すなわち、位相比較器４ａは、図３（ａ）に示すパターンによる差動信号のサンプリングに代えて、図３（ｂ）に示すパターンにより差動信号に対してサンプリングを行ってもよいし、図３（ａ）及び図３（ｂ）に示すパターンにより差動信号に対してサンプリングを行ってもよい。
【００４０】
あるいは、進相又は遅相の判定をすべきサンプリング結果のパターンは、図３（ｃ）に示すパターンであってもよい。図３（ｃ）に示すパターンは、差動信号に対するサンプリング結果のパターンであり、データパターン“０１０”に対応するサンプリング結果のパターンである。すなわち、位相比較器４ａは、サンプリング結果（Ｄ［ｎ−２］，Ｄ［ｎ−１］，Ｅ［ｎ］，Ｄ［ｎ］）＝（０，１，１，０）に応じて、クロックＣＬＫＳ＜１：０＞のエッジ部分がデータ信号ＤＥのエッジ部分に対して進相していると判定する。位相比較器４ａは、進相の判定結果に応じて、遅相を指示する制御信号（ＥＡＲＬＹ［ｋ］，ＬＡＴＥ［ｋ］）＝（０，１）を生成して可変移相器５ａへ供給する。また、位相比較器４ａは、サンプリング結果（Ｄ［ｎ−２］，Ｄ［ｎ−１］，Ｅ［ｎ］，Ｄ［ｎ］）＝（０，１，０，Ｘ）に応じて、クロックＣＬＫＳ＜１：０＞のエッジ部分がデータ信号ＤＥのエッジ部分に対して遅相していると判定する。位相比較器４ａは、遅相の判定結果に応じて、進相を指示する制御信号（ＥＡＲＬＹ［ｋ］，ＬＡＴＥ［ｋ］）＝（１，０）を生成して可変移相器５ａへ供給する。また、位相比較器４ａは、それ以外のサンプリング結果（図３（ｂ）の「ｏｔｈｅｒｅｓ」）に応じて、進相又は遅相の判定を行わない。位相比較器４ａは、判定を行わない（すなわち、判定が無しである）ことに応じて、デフォルト値の制御信号（ＥＡＲＬＹ［ｋ］，ＬＡＴＥ［ｋ］）＝（０，０）を生成して可変移相器５ａへ供給する。
【００４１】
あるいは、進相又は遅相の判定をすべきサンプリング結果のパターンは、図３（ｄ）に示すパターンであってもよい。図３（ｄ）に示すパターンは、図３（ｃ）に対応し、差動信号に対するサンプリング結果のパターンであり、データパターン“１０１”に対応したサンプリング結果のパターンである。図３（ｃ）に示すサンプリング結果（Ｄ［ｎ−２］，Ｄ［ｎ−１］，Ｅ［ｎ］，Ｄ［ｎ］）の値の部分を論理的に反転させることで得られる。すなわち、位相比較器４ａは、図３（ｃ）に示すパターンによる差動信号のサンプリングに代えて、図３（ｄ）に示すパターンにより差動信号に対してサンプリングを行ってもよいし、図３（ｃ）及び図３（ｄ）に示すパターンにより差動信号に対してサンプリングを行ってもよい。
【００４２】
あるいは、実施形態の第１の変形例として、ＣＤＲ回路１は、プリカーサＩＳＩの補償量が過剰である場合を考慮して構成されていてもよい。プリカーサＩＳＩは、変調信号に対して未来の信号から受ける影響による信号強度の劣化分に対応するゲインで変調信号の劣化を補償する。すなわち、伝送線路の減衰特性に対して送信回路１０１とイコライザ回路２０１におけるプリカーサＩＳＩの補償量が過剰である場合、時間的に隣接する２つのエッジ部分のサンプリング結果に応じた基準クロックＣＬＫの位相の判定結果が互いに逆になることがある。すなわち、進相の判定と遅相の判定とが時間的に交互に繰り返されると、遅相の位相調整と進相の位相調整とが交互に繰り返され、エッジサンプリングタイミングがデータ信号ＤＥのエッジ部分に合っていない状態でロックされる誤ロックが起こることがある。
【００４３】
それに対して、実施形態の第１の変形例では、進相又は遅相の判定をすべきサンプリング結果のパターンを、例えば図５（ａ）に示すパターンに限定する。図５（ａ）は、実施形態の第１の変形例における判定を行うサンプリング結果のパターンを示す図である。図５（ａ）に示すパターンは、データパターン“１００”に対応したサンプリング結果のパターンである。
【００４４】
例えば、位相比較器４ａは、図５（ａ）に示すサンプリング結果（Ｄ［ｎ−１］，Ｅ［ｎ］，Ｄ［ｎ］，Ｄ［ｎ＋１］）＝（Ｘ，１，０，０）に応じて、クロックＣＬＫＳ＜１：０＞のエッジ部分がデータ信号ＤＥのエッジ部分に対して進相していると判定する。図５（ａ）では、ｎが任意の１以上の整数を表す。サンプリング結果における「Ｘ」は、ドントケア（任意の値）を表す。位相比較器４ａは、進相の判定結果に応じて、遅相を指示する制御信号（ＥＡＲＬＹ［ｎ−１］，ＬＡＴＥ［ｎ−１］）＝（０，１）を生成して可変移相器５ａへ供給する。
【００４５】
あるいは、位相比較器４ａは、サンプリング結果（Ｄ［ｎ−１］，Ｅ［ｎ］，Ｄ［ｎ］，Ｄ［ｎ＋１］）＝（１，０，０，０）に応じて、クロックＣＬＫＳ＜１：０＞のエッジ部分がデータ信号ＤＥのエッジ部分に対して遅相していると判定する。位相比較器４ａは、遅相の判定結果に応じて、進相を指示する制御信号（ＥＡＲＬＹ［ｎ−１］，ＬＡＴＥ［ｎ−１］）＝（１，０）を生成して可変移相器５ａへ供給する。
【００４６】
あるいは、位相比較器４ａは、それ以外のサンプリング結果（図５（ａ）の「ｏｔｈｅｒｅｓ」）に応じて、進相又は遅相の判定を行わない。位相比較器４ａは、判定を行わない（すなわち、判定が無しである）ことに応じて、デフォルト値の制御信号（ＥＡＲＬＹ［ｎ−１］，ＬＡＴＥ［ｎ−１］）＝（０，０）を生成して可変移相器５ａへ供給する。
【００４７】
ここで、伝送線路の減衰特性に対してイコライザ回路２０１におけるプリカーサの補償量が大きい場合、データ信号ＤＥにおける差動信号は、図６に実線で示す「補償過多」のような波形を示す。すなわち、図６に波線で示す「補償適正」の波形に比べて、データ値が１→０に遷移する後における数ビットの期間に波形の振幅がデータ値「１」の側にシフトする。
【００４８】
このとき、エッジサンプラ３及びデータサンプラ２は、それぞれ、図６に示すサンプリング結果ＥＥ［ｋ］、Ｄ［ｋ］（ｋは１１以上２０以下の整数）を交互に位相比較器４ａへ供給する。
【００４９】
位相比較器４ａは、サンプリング結果（Ｄ［１４］，Ｅ［１５］，Ｄ［１５］，Ｄ［１６］）＝（１，０，０，０）に応じて、クロックＣＬＫＳ＜１：０＞のエッジ部分がデータ信号ＤＥのエッジ部分に対して遅相していると判定し、進相を指示する制御信号（ＥＡＲＬＹ［１４］，ＬＡＴＥ［１４］）＝（１，０）を生成して可変移相器５ａへ供給する。図６では、制御信号（ＥＡＲＬＹ［１４］，ＬＡＴＥ［１４］）＝（１，０）におけるＥＡＲＬＹ［１４］にアクティブな値「１」が選択的に設定されている点を、ＥＡＲＬＹと表記している。
【００５０】
制御信号（ＥＡＲＬＹ［１４］，ＬＡＴＥ［１４］）＝（１，０）に応じて、可変移相器５ａは、基準クロックＣＬＫ＜１：０＞の位相を所定量で進相させる。
【００５１】
同様に、位相比較器４ａは、サンプリング結果（Ｄ［１８］，Ｅ［１９］，Ｄ［１９］，Ｄ［２０］）＝（１，０，０，０）に応じて、クロックＣＬＫＳ＜１：０＞のエッジ部分がデータ信号ＤＥのエッジ部分に対して遅相していると判定し、進相を指示する制御信号（ＥＡＲＬＹ［１８］，ＬＡＴＥ［１８］）＝（１，０）を生成して可変移相器５ａへ供給する。
【００５２】
制御信号（ＥＡＲＬＹ［１８］，ＬＡＴＥ［１８］）＝（１，０）に応じて、可変移相器５ａは、基準クロックＣＬＫ＜１：０＞の位相を所定量で進相させる。
【００５３】
このように、実施形態の第１の変形例において、ＣＤＲ回路１で判定をすべきサンプリング結果のパターンを制限している。例えば、図５（ａ）の場合、判定をすべきサンプリング結果（Ｄ［ｎ−１］，Ｅ［ｎ］，Ｄ［ｎ］，Ｄ［ｎ＋１］）のパターンを（Ｘ，１，０，０）又は（１，０，０，０）に制限している。これにより、誤ロックを回避でき、基準クロックＣＬＫの位相を適正に調整することができる。
【００５４】
あるいは、進相又は遅相の判定をすべきサンプリング結果のパターンは、図５（ｂ）に示すパターンであってもよい。図５（ｂ）に示すパターンは、図５（ａ）に対応し、差動信号に対するサンプリング結果のパターンであり、データパターン“０１１”に対応するサンプリング結果のパターンである。図５（ｂ）に示すパターンは、図５（ａ）に示すサンプリング結果（Ｄ［ｎ−１］，Ｅ［ｎ］，Ｄ［ｎ］，Ｄ［ｎ＋１］）の値の部分を論理的に反転させることで得られる。すなわち、位相比較器４ａは、図５（ａ）に示すパターンによる差動信号のサンプリングに代えて、図５（ｂ）に示すパターンにより差動信号に対してサンプリングを行ってもよいし、図５（ａ）及び図５（ｂ）に示すパターンにより差動信号に対してサンプリングを行ってもよい。
【００５５】
あるいは、進相又は遅相の判定をすべきサンプリング結果のパターンは、図５（ｃ）に示すパターンであってもよい。図５（ｃ）に示すパターンは、差動信号に対するサンプリング結果のパターンであり、データパターン“０１０”に対応したサンプリング結果のパターンである。すなわち、位相比較器４ａは、サンプリング結果（Ｄ［ｎ−１］，Ｅ［ｎ］，Ｄ［ｎ］，Ｄ［ｎ＋１］）＝（Ｘ，０，１，０）に応じて、クロックＣＬＫＳ＜１：０＞のエッジ部分がデータ信号ＤＥのエッジ部分に対して進相していると判定する。図５（ｃ）では、ｎが任意の１以上の整数を表す。サンプリング結果における「Ｘ」は、ドントケア（任意の値）を表す。位相比較器４ａは、進相の判定結果に応じて、遅相を指示する制御信号（ＥＡＲＬＹ［ｎ−１］，ＬＡＴＥ［ｎ−１］）＝（０，１）を生成して可変移相器５ａへ供給する。
【００５６】
あるいは、位相比較器４ａは、サンプリング結果（Ｄ［ｎ−１］，Ｅ［ｎ］，Ｄ［ｎ］，Ｄ［ｎ＋１］）＝（０，１，１，０）に応じて、クロックＣＬＫＳ＜１：０＞のエッジ部分がデータ信号ＤＥのエッジ部分に対して遅相していると判定する。位相比較器４ａは、遅相の判定結果に応じて、進相を指示する制御信号（ＥＡＲＬＹ［ｎ−１］，ＬＡＴＥ［ｎ−１］）＝（１，０）を生成して可変移相器５ａへ供給する。
【００５７】
あるいは、位相比較器４ａは、それ以外のサンプリング結果（図５（ｃ）の「ｏｔｈｅｒｅｓ」）に応じて、進相又は遅相の判定を行わない。位相比較器４ａは、判定を行わない（すなわち、判定が無しである）ことに応じて、デフォルト値の制御信号（ＥＡＲＬＹ［ｎ−１］，ＬＡＴＥ［ｎ−１］）＝（０，０）を生成して可変移相器５ａへ供給する。
【００５８】
あるいは、進相又は遅相の判定をすべきサンプリング結果のパターンは、図５（ｄ）に示すパターンであってもよい。図５（ｄ）に示すパターンは、差動信号に対する図５（ｃ）に対応したサンプリング結果のパターンであり、データパターン“１０１”に対応したサンプリング結果のパターンである。図５（ｄ）に示すパターンは、図５（ｃ）に示すサンプリング結果（Ｄ［ｎ−１］，Ｅ［ｎ］，Ｄ［ｎ］，Ｄ［ｎ＋１］）の値の部分を論理的に反転させることで得られる。すなわち、位相比較器４ａは、図５（ｃ）に示すパターンによる差動信号のサンプリングに代えて、図５（ｄ）に示すパターンにより差動信号に対してサンプリングを行ってもよいし、図５（ｃ）及び図５（ｄ）に示すパターンにより差動信号に対してサンプリングを行ってもよい。
【００５９】
あるいは、実施形態の第２の変形例として、ＣＤＲ回路１は、プリカーサＩＳＩの補償量とポストカーサＩＳＩの補償量とがそれぞれ過剰である場合を考慮して構成されていてもよい。すなわち、伝送線路の減衰特性に対して送信回路１０１とイコライザ回路２０１におけるプリカーサＩＳＩとポストカーサＩＳＩの補償量が過剰である場合、時間的に隣接する２つのエッジ部分のサンプリング結果に応じた基準クロックＣＬＫの位相の判定結果が互いに逆になることがある。すなわち、進相の判定と遅相の判定とが時間的に交互に繰り返されると、遅相の位相調整と進相の位相調整とが交互に繰り返され、エッジサンプリングタイミングがデータ信号ＤＥのエッジ部分に合っていない状態でロックされる誤ロックが起こることがある。
【００６０】
それに対して、実施形態の第２の変形例では、進相又は遅相の判定をすべきサンプリング結果のパターンを、例えば図７（ａ）に示すパターンに限定する。図７（ａ）は、実施形態の第２の変形例における判定を行うサンプリング結果のパターンを示す図である。図７（ａ）に示すパターンは、データパターン“００１０”及び“１１０１”に対応したサンプリング結果のパターンである。
【００６１】
例えば、位相比較器４ａは、図７（ａ）に示すサンプリング結果（Ｄ［ｎ−２］，Ｄ［ｎ−１］，Ｅ［ｎ］，Ｄ［ｎ］，Ｄ［ｎ＋１］）＝（０，０，０，１，０）に応じて、クロックＣＬＫＳ＜１：０＞のエッジ部分がデータ信号ＤＥのエッジ部分に対して進相していると判定する。図７（ａ）では、ｎが任意の３以上の整数を表す。位相比較器４ａは、進相の判定結果に応じて、遅相を指示する制御信号（ＥＡＲＬＹ［ｎ］，ＬＡＴＥ［ｎ］）＝（０，１）を生成して可変移相器５ａへ供給する。
【００６２】
あるいは、位相比較器４ａは、サンプリング結果（Ｄ［ｎ−２］，Ｄ［ｎ−１］，Ｅ［ｎ］，Ｄ［ｎ］，Ｄ［ｎ＋１］）＝（０，０，１，１，０）に応じて、クロックＣＬＫＳ＜１：０＞のエッジ部分がデータ信号ＤＥのエッジ部分に対して遅相していると判定する。位相比較器４ａは、遅相の判定結果に応じて、進相を指示する制御信号（ＥＡＲＬＹ［ｎ］，ＬＡＴＥ［ｎ］）＝（１，０）を生成して可変移相器５ａへ供給する。
【００６３】
あるいは、位相比較器４ａは、サンプリング結果（Ｄ［ｎ−２］，Ｄ［ｎ−１］，Ｅ［ｎ］，Ｄ［ｎ］，Ｄ［ｎ＋１］）＝（１，１，１，０，１）に応じて、クロックＣＬＫＳ＜１：０＞のエッジ部分がデータ信号ＤＥのエッジ部分に対して進相していると判定する。位相比較器４ａは、進相の判定結果に応じて、遅相を指示する制御信号（ＥＡＲＬＹ［ｎ］，ＬＡＴＥ［ｎ］）＝（０，１）を生成して可変移相器５ａへ供給する。
【００６４】
あるいは、位相比較器４ａは、サンプリング結果（Ｄ［ｎ−２］，Ｄ［ｎ−１］，Ｅ［ｎ］，Ｄ［ｎ］，Ｄ［ｎ＋１］）＝（１，１，０，０，１）に応じて、クロックＣＬＫＳ＜１：０＞のエッジ部分がデータ信号ＤＥのエッジ部分に対して遅相していると判定する。位相比較器４ａは、遅相の判定結果に応じて、進相を指示する制御信号（ＥＡＲＬＹ［ｎ］，ＬＡＴＥ［ｎ］）＝（１，０）を生成して可変移相器５ａへ供給する。
【００６５】
あるいは、位相比較器４ａは、それ以外のサンプリング結果（図７（ａ）の「ｏｔｈｅｒｅｓ」）に応じて、進相又は遅相の判定を行わない。位相比較器４ａは、判定を行わない（すなわち、判定が無しである）ことに応じて、デフォルト値の制御信号（ＥＡＲＬＹ［ｎ］，ＬＡＴＥ［ｎ］）＝（０，０）を生成して可変移相器５ａへ供給する。
【００６６】
あるいは、進相又は遅相の判定をすべきサンプリング結果のパターンは、図７（ｂ）に示すパターンであってもよい。図７（ｂ）に示すパターンは、データパターン“００１１”及び“１１００”に対応したサンプリング結果のパターンである。
【００６７】
あるいは、進相又は遅相の判定をすべきサンプリング結果のパターンは、図７（ｃ）に示すパターンであってもよい。図７（ｃ）に示すパターンは、データパターン“１０１０”及び“０１０１”に対応したサンプリング結果のパターンである。
【００６８】
あるいは、進相又は遅相の判定をすべきサンプリング結果のパターンは、図７（ｄ）に示すパターンであってもよい。図７（ｃ）に示すパターンは、データパターン“１０１１”及び“０１００”に対応したサンプリング結果のパターンである。
【００６９】
いずれのパターンであっても、進相又は遅相の判定結果に応じて、遅相の位相調整又は進相の位相調整を指示し得る。
【００７０】
あるいは、実施形態の第３の変形例として、ＣＤＲ回路１は、イコライザ回路２０１の出力にオフセット電圧が含まれている場合を考慮して構成されていてもよい。すなわち、イコライザ回路２０１は、コンパレータ等のオフセット電圧を有する回路を含むと、図８に示すように、その出力にはオフセット電圧が含まれ得る。図８は、実施形態の第３の変形例におけるＣＤＲ回路１の動作を示す波形図であり、差動信号の振幅中心Ｖｏｓが差動信号の基準となる電位レベル（０Ｖ）から＋の側にシフトしている。この場合、時間的に隣接する２つのエッジ部分のサンプリング結果に応じた基準クロックＣＬＫの位相の判定結果が互いに逆になることがある。すなわち、進相の判定と遅相の判定とが時間的に交互に繰り返されると、遅相の位相調整と進相の位相調整とが交互に繰り返され、エッジサンプリングタイミングがデータ信号ＤＥのエッジ部分に合っていない状態でロックされる誤ロックが起こることがある。
【００７１】
それに対して、実施形態の第３の変形例では、進相又は遅相の判定をすべきサンプリング結果のパターンを、例えば図８（ａ）に示すパターンに限定する。図８（ａ）に示すパターンは、データパターン“０１”に対応したサンプリング結果のパターンである。位相比較器４ａは、図８（ａ）に示すサンプリング結果（Ｅ［ｎ］，Ｄ［ｎ］）＝（０，１）に応じて、クロックＣＬＫＳ＜１：０＞のエッジ部分がデータ信号ＤＥのエッジ部分に対して進相していると判定する。位相比較器４ａは、進相の判定結果に応じて、遅相を指示する制御信号（ＥＡＲＬＹ［ｎ］，ＬＡＴＥ［ｎ］）＝（０，１）を生成して可変移相器５ａへ供給する。なお、図８（ａ）に表記した「１周期」とは、データ信号ＤＥにおけるデータパターンの１周期を示している。
【００７２】
例えば、位相比較器４ａは、サンプリング結果（Ｅ［２３］，Ｄ［２３］）＝（０，１）に応じて、クロックＣＬＫＳ＜１：０＞のエッジ部分がデータ信号ＤＥのエッジ部分に対して進相していると判定し、遅相を指示する制御信号（ＥＡＲＬＹ［２３］，ＬＡＴＥ［２３］）＝（０，１）を生成して可変移相器５ａへ供給する。図８（ａ）では、制御信号（ＥＡＲＬＹ［２３］，ＬＡＴＥ［２３］）におけるＬＡＴＥ［２３］にアクティブな値「１」が選択的に設定されている点を、ＬＡＴＥと表記している。
【００７３】
制御信号（ＥＡＲＬＹ［２３］，ＬＡＴＥ［２３］）＝（０，１）に応じて、可変移相器５ａは、基準クロックＣＬＫ＜１：０＞の位相を所定量で遅相させる。
【００７４】
同様に、位相比較器４ａは、サンプリング結果（Ｅ［２７］，Ｄ［２７］）＝（０，１）に応じて、クロックＣＬＫＳ＜１：０＞のエッジ部分がデータ信号ＤＥのエッジ部分に対して進相していると判定し、遅相を指示する制御信号（ＥＡＲＬＹ［２７］，ＬＡＴＥ［２７］）＝（０，１）を生成して可変移相器５ａへ供給する。
【００７５】
制御信号（ＥＡＲＬＹ［２７］，ＬＡＴＥ［２７］）＝（０，１）に応じて、可変移相器５ａは、基準クロックＣＬＫ＜１：０＞の位相を所定量で遅相させる。
【００７６】
このように、実施形態の第３の変形例において、ＣＤＲ回路１で判定をすべきサンプリング結果のパターンを制限している。例えば、図８（ａ）の場合、判定をすべきサンプリング結果（Ｅ［ｎ］，Ｄ［ｎ］）のパターンを（０，１）に制限している。これにより、誤ロックを回避でき、基準クロックＣＬＫの位相を適正に調整することができる。
【００７７】
あるいは、進相又は遅相の判定をすべきサンプリング結果のパターンは、図８（ｂ）に示すパターンであってもよい。図８（ｂ）に示すパターンは、データパターン“１０”に対応したサンプリング結果のパターンである。位相比較器４ａは、図８（ｂ）に示すサンプリング結果（Ｄ［ｎ］，Ｅ［ｎ＋１］）＝（１，０）に応じて、クロックＣＬＫＳ＜１：０＞のエッジ部分がデータ信号ＤＥのエッジ部分に対して遅相していると判定する。位相比較器４ａは、遅相の判定結果に応じて、進相を指示する制御信号（ＥＡＲＬＹ［ｎ］，ＬＡＴＥ［ｎ］）＝（１，０）を生成して可変移相器５ａへ供給する。なお、図８（ｂ）に表記した「１周期」とは、データ信号ＤＥにおけるデータパターンの１周期を示している。
【００７８】
あるいは、実施形態の第４の変形例として、ＣＤＲ回路１は、イコライザ回路２０１の出力にＤＣＤ（Ｄｕｔｙ  Ｃｙｃｌｅ  Ｄｉｓｔｏｒｔｉｏｎ）がある場合を考慮して構成されていてもよい。すなわち、イコライザ回路２０１による等化後の波形に送信回路１０１の出力におけるＤＣＤが残っていることなどにより波形のデューティ比が、図９に示すように、理想的な値（例えば、５０％）から大きく劣化していることがある。図９は、実施形態の第４の変形例におけるＣＤＲ回路１の動作を示す波形図である。この場合、時間的に隣接する２つのエッジ部分のサンプリング結果に応じた基準クロックＣＬＫの位相の判定結果が互いに逆になることがある。すなわち、進相の判定と遅相の判定とが時間的に交互に繰り返されると、遅相の位相調整と進相の位相調整とが交互に繰り返され、エッジサンプリングタイミングがデータ信号ＤＥのエッジ部分に合っていない状態でロックされる誤ロックが起こることがある。
【００７９】
それに対して、実施形態の第４の変形例では、進相又は遅相の判定をすべきサンプリング結果のパターンを、例えば図９（ａ）に示すパターンに限定する。図９（ａ）に示すパターンは、偶数番目のエッジ部分に対応するサンプリング結果のパターンであって、且つ、ｎが偶数であるＤ［ｎ］に対してＥ［ｎ］又はＥ［ｎ＋１］が異なる値になるサンプリング結果を含むパターンである。図９（ａ）では、エッジサンプリングタイミングｔＥ［ｋ］（ｋは任意の整数）が信号ＤＥＰのエッジ部分のタイミングに合っていない状態を例示している。なお、図９（ａ）に表記した「１周期」とは、データ信号ＤＥにおけるデータパターンの１周期を示している。
【００８０】
例えば、位相比較器４ａは、サンプリング結果（Ｄ［４２］，Ｄ［４３］）＝（０，１）に応じて、クロックＣＬＫＳ＜１：０＞のエッジ部分がデータ信号ＤＥのエッジ部分に対して遅相していると判定し、進相を指示する制御信号（ＥＡＲＬＹ［４２］，ＬＡＴＥ［４２］）＝（１，０）を生成して可変移相器５ａへ供給する。図９（ａ）では、制御信号（ＥＡＲＬＹ［４２］，ＬＡＴＥ［４２］）におけるＥＡＲＬＹ［４２］にアクティブな値「１」が選択的に設定されている点を、ＥＡＲＬＹと表記している。
【００８１】
制御信号（ＥＡＲＬＹ［４２］，ＬＡＴＥ［４２］）＝（１，０）に応じて、可変移相器５ａは、基準クロックＣＬＫ＜１：０＞の位相を所定量で進相させる。
【００８２】
同様に、位相比較器４ａは、サンプリング結果（Ｄ［４６］，Ｄ［４７］）＝（０，１）に応じて、クロックＣＬＫＳ＜１：０＞のエッジ部分がデータ信号ＤＥのエッジ部分に対して遅相していると判定し、進相を指示する制御信号（ＥＡＲＬＹ［４６］，ＬＡＴＥ［４６］）＝（１，０）を生成して可変移相器５ａへ供給する。
【００８３】
制御信号（ＥＡＲＬＹ［４６］，ＬＡＴＥ［４６］）＝（１，０）に応じて、可変移相器５ａは、基準クロックＣＬＫ＜１：０＞の位相を所定量で進相させる。
【００８４】
このように、実施形態の第４の変形例において、ＣＤＲ回路１で判定をすべきサンプリング結果のパターンを制限している。例えば、図９（ａ）の場合、判定をすべきサンプリング結果のパターンを、ｎが偶数であるＤ［ｎ］に対してＥ［ｎ］又はＥ［ｎ＋１］が異なる値になるサンプリング結果のパターンに制限している。これにより、誤ロックを回避でき、基準クロックＣＬＫの位相を適正に調整することができる。
【００８５】
あるいは、進相又は遅相の判定をすべきサンプリング結果のパターンは、図９（ｂ）に示すパターンであってもよい。図９（ｂ）に示すパターンは、奇数番目のエッジ部分に対応するサンプリング結果のパターンであって、且つ、ｎが奇数であるＤ［ｎ］に対してＥ［ｎ］又はＥ［ｎ＋１］が異なる値になるサンプリング結果を含むパターンである。なお、図９（ｂ）に表記した「１周期」とは、データ信号ＤＥにおけるデータパターンの１周期を示している。
【００８６】
あるいは、実施形態の第５の変形例として、実施形態及びその第１〜４の変形例を複数組み合わせてもよい。例えば、進相又は遅相の判定をすべきサンプリング結果のパターンを、例えば図１０（ａ）に示すパターンに限定してもよい。図１０（ａ）は、実施形態の第５の変形例における判定をすべきサンプリング結果のパターンを示す図である。図１０（ａ）に示すパターンは、実施形態にかかる図３（ａ）に示すパターンと実施形態の第３変形例にかかる図８（ａ）に示すパターンとを含み、イコライザ回路２０１におけるポストカーサＩＳＩの補償量が過剰である場合とイコライザ回路２０１の出力にオフセット電圧が含まれている場合との両方を考慮した構成となっている。
【００８７】
あるいは、進相又は遅相の判定をすべきサンプリング結果のパターンを、例えば図１０（ｂ）に示すパターンに限定してもよい。図１０（ｂ）は、実施形態の第５の変形例における判定をすべきサンプリング結果のパターンを示す図である。図１０（ｂ）に示すパターンは、実施形態にかかる図３（ａ）に示すパターンと実施形態の第３変形例にかかる図８（ａ）に示すパターンと実施形態の第４変形例にかかる図９（ｂ）に示すパターンとを含み、イコライザ回路２０１におけるプリカーサの補償量が過剰である場合とイコライザ回路２０１の出力にオフセット電圧が含まれている場合とイコライザ回路２０１の出力にＤＣＤがある場合とを考慮した構成となっている。
【００８８】
あるいは、実施形態の第６の変形例として、受信装置２００が図１１に示すように動作してもよい。図１１は、実施形態の第６の変形例における受信装置２００の動作シーケンスを示すフローチャートである。
【００８９】
受信装置２００は、電源が起動されると、初期設定として、イコライザ回路２０１における補償量を相対的に大き目（例えば、最大の補償量）にして、イコライザ回路２０１をブースト大の設定にする（Ｓ１）。これにより、イコライザ回路２０１におけるプリカーサの補償量が過剰となり得る。
【００９０】
それに対して、ＣＤＲ回路１は、実施形態及び第１変形例から第６変形例と同様に、サンプリング結果に対して進相又は遅相の判定をすべきサンプリング結果のパターンを制限して位相ロックさせる（Ｓ２）。これにより、誤ロックを回避でき、基準クロックＣＬＫの位相を適正に調整することができる。
【００９１】
あるいは、実施形態の第７の変形例として、ＣＤＲ回路１は、位相比較回路４（図２参照）に代えて、図１２に示すような位相比較回路４ｉを有していてもよい。図１２は、実施形態の第７の変形例における位相比較回路４ｉの構成をブロック図である。位相比較回路４ｉは、図２の位相比較回路４に対して位相比較器４ｂ、セレクタ４ｃ、及びセレクタ４ｄをさらに有する。位相比較器４ｂは、図１３に示すように、データ信号ＤＥの遷移タイミングを示すサンプリング結果の全パターンに対して進相又は遅相の判定を行って、遅相又は進相を指示する制御信号（ＥＡＲＬＹ［ｋ］，ＬＡＴＥ［ｋ］）（ｋは１以上の任意の整数）を生成して出力する。図１３は、実施形態の第７の変形例におけるＣＤＲ回路１の動作を示す図であり、ｎは１以上の任意の整数を表す。
【００９２】
セレクタ４ｃは、セレクト信号φＳＬ＝０のときに位相比較器４ａからのＥＡＲＬＹ［ｋ］を選択して位相調整回路５へ供給し、セレクト信号φＳＬ＝１のときに位相比較器４ｂからのＥＡＲＬＹ［ｋ］を選択して位相調整回路５へ供給する。
【００９３】
セレクタ４ｄは、セレクト信号φＳＬ＝０のときに位相比較器４ａからのＬＡＴＥ［ｋ］を選択して位相調整回路５へ供給し、セレクト信号φＳＬ＝１のときに位相比較器４ｂからのＬＡＴＥ［ｋ］を選択して位相調整回路５へ供給する。
【００９４】
このとき、受信装置２００が図１４に示すように動作してもよい。図１４は、実施形態の第７の変形例における受信装置２００の動作シーケンスを示すフローチャートである。
【００９５】
受信装置２００は、電源が起動されると、初期設定として、イコライザ回路２０１における補償量を大き目（例えば、最大の補償量）にして、イコライザ回路２０１をブースト大の設定にする（Ｓ１１）。これにより、イコライザ回路２０１におけるプリカーサの補償量が過剰となり得る。
【００９６】
それに対して、受信装置２００は、セレクト信号φＳＬ＝０に制御し、ＣＤＲ回路１は、実施形態と同様にして、サンプリング結果に対して進相又は遅相の判定をすべきサンプリング結果のパターンを制限しながら位相ロックさせる（Ｓ１２）。これにより、誤ロックを回避できる。
【００９７】
Ｓ１２の後、ＣＤＲ回路１が概ね適正にロックすると、受信装置２００は、セレクト信号φＳＬ＝１に制御し、ＣＤＲ回路１は、データ信号ＤＥの遷移タイミングを示すサンプリング結果の全パターンに対して進相又は遅相の判定を行って、位相ロックさせる（Ｓ１３）。これにより、基準クロックＣＬＫの位相を適正且つ高速に調整でき、ロック状態に至るまでの時間を容易に短縮できる。
【００９８】
あるいは、実施形態の第８の変形例として、図１５に示すように、判定をすべきサンプリング結果のパターンを制限しながら位相ロックさせた（Ｓ１２）後に、受信装置２００は、イコライザ回路２０１の補償量を適正な補償量に調整するアダプティブ動作（Ｓ２１）を行ってもよい。
【００９９】
これにより、受信装置２００がセレクト信号φＳＬ＝１に制御してＣＤＲ回路１がデータ信号ＤＥの遷移タイミングを示すサンプリング結果の全パターンに対して判定を行って位相ロック（Ｓ１３）させた際に、より適正且つ高速にロック状態に至らせることができる。
【０１００】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０１】
１  ＣＤＲ、１００  送信装置、２００  受信装置、２０１  イコライザ回路、３００  有線伝送路、４００  通信システム。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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