(57)【要約】【課題】改良された信号変換を提供する。【解決手段】回路は、入力信号を第１の電圧スイングで受信するように構成された入力端子と、出力端子とを含む。回路はまた、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、及び制御回路を含む。制御回路は、入力端子、第１のトランジスタのゲート端子、及び第２のトランジスタのゲート端子に接続される。制御回路は、第１のトランジスタが第１の論理レベルにある入力信号に応答して導通し、第２のトランジスタが第２の論理レベルにある入力信号に応答して導通して出力端子に出力される出力信号が生成されるように、入力信号に基づいてゲート端子に供給される電圧を調整するように構成される。出力信号の第２の電圧スイングは、入力信号の第１の電圧スイングとは異なる。【選択図】  図２Ａ
2020022211.tif 000002
【特許請求の範囲】
【請求項１】
回路であって、
出力端子と、
入力信号を第１の電圧スイングで受信するように構成された入力端子と、
第１のゲート端子、第１のソース端子、および第１のドレイン端子を含む第１のトランジスタであって、前記第１のドレイン端子が前記出力端子に接続され、前記第１のソース端子が第１の電圧に接続されている、前記第１のトランジスタと、
第２のゲート端子、第２のソース端子、および第２のドレイン端子を含む第２のトランジスタであって、前記第２のドレイン端子が前記出力端子に接続され、前記第２のソース端子が第２の電圧に接続されている、前記第２のトランジスタと、
第３のゲート端子、第３のソース端子、および第３のドレイン端子を含む第３のトランジスタであって、前記第３のゲート端子が前記第２のゲート端子および前記第３のドレイン端子に接続され、前記第３のソース端子が前記第２の電圧および前記第２のソース端子に接続されている、前記第３のトランジスタと、
第４のゲート端子、第４のソース端子、および第４のドレイン端子を含む第４のトランジスタであって、前記第４のドレイン端子が前記第２のゲート端子、前記第３のゲート端子、および前記第３のドレイン端子に接続されている、前記第４のトランジスタと、
前記入力端子、前記第１のゲート端子、および前記第４のゲート端子に接続された制御回路であって、前記第１のトランジスタが第１の論理レベルにある入力信号に応答して導通し、かつ前記第４のトランジスタが第２の論理レベルにある入力信号に応答して導通して前記出力端子に出力信号が生成されるように、前記入力信号に基づいて前記第１のゲート端子および前記第４のゲート端子に供給される電圧を調整するように構成された前記制御回路とを備え、前記出力信号の第２の電圧スイングは、前記入力信号の第１の電圧スイングとは異なり、前記出力信号は相補型金属酸化膜半導体差動信号の第１の信号であり、前記入力信号は電流モード論理差動信号の第１の信号である、回路。
【請求項２】
回路であって、
出力端子と、
入力信号を第１の電圧スイングで受信するように構成された入力端子と、
第１のゲート端子、第１のソース端子、および第１のドレイン端子を含む第１のトランジスタであって、前記第１のドレイン端子が前記出力端子に接続され、前記第１のソース端子が第１の電圧に接続されている、前記第１のトランジスタと、
第２のゲート端子、第２のソース端子、および第２のドレイン端子を含む第２のトランジスタであって、前記第２のドレイン端子が前記出力端子に接続され、前記第２のソース端子が第２の電圧に接続されている、前記第２のトランジスタと、
第３のゲート端子、第３のソース端子、および第３のドレイン端子を含む第３のトランジスタであって、前記第３のゲート端子が前記第２のゲート端子および前記第３のドレイン端子に接続され、前記第３のソース端子が前記第２の電圧および前記第２のソース端子に接続されている、前記第３のトランジスタと、
第４のゲート端子、第４のソース端子、および第４のドレイン端子を含む第４のトランジスタであって、前記第４のドレイン端子が前記第２のゲート端子、前記第３のゲート端子、および前記第３のドレイン端子に接続されている、前記第４のトランジスタと、
前記入力端子、前記第１のゲート端子、および前記第４のゲート端子に接続された制御回路であって、前記第１のトランジスタが第１の論理レベルにある入力信号に応答して導通し、かつ前記第４のトランジスタが第２の論理レベルにある入力信号に応答して導通して前記出力端子に出力信号が生成されるように、前記入力信号に基づいて前記第１のゲート端子および前記第４のゲート端子に供給される電圧を調整するように構成された前記制御回路とを備え、前記出力信号の第２の電圧スイングは、前記入力信号の第１の電圧スイングとは異なり、前記第１の電圧の中間電圧は、前記第２の電圧スイングの中間電圧からオフセットされる、回路。
【請求項３】
前記第２の電圧スイングの振幅は、前記第１の電圧スイングの振幅よりも大きい、請求項２に記載の回路。
【請求項４】
前記第１の電圧スイングの中間電圧は、前記第１の電圧スイングの最高電圧と前記第１の電圧スイングの最低電圧との間の平均電圧を表し、
前記第２の電圧スイングの中間電圧は、前記第２の電圧スイングの最高電圧と前記第２の電圧スイングの最低電圧との間の平均電圧を表す、請求項２に記載の回路。
【請求項５】
前記第１の電圧スイングの中間電圧は、前記第２の電圧スイングの中間電圧よりも高い、請求項４に記載の回路。
【請求項６】
前記第１の電圧スイングの中間電圧は、前記第２の電圧スイングの中間電圧よりも低い、請求項４に記載の回路。
【請求項７】
第１の電圧レベルにある入力信号は、第３の電圧レベルにある出力信号に対応し、
第２の電圧レベルにある入力信号は、第４の電圧レベルにある出力信号に対応する、請求項２に記載の回路。
【請求項８】
前記第１の電圧レベルが論理ハイを表すとき、前記第３の電圧レベルは論理ハイを表し、前記第２の論理レベルが論理ローを表すとき、前記第４の電圧レベルは論理ローを表す、請求項７に記載の回路。
【請求項９】
前記第１の電圧レベルが論理ハイを表すとき、前記第３の電圧レベルは論理ローを表し、前記第２の電圧レベルが論理ローを表すとき、前記第４の電圧レベルは論理ハイを表す、請求項７に記載の回路。
【請求項１０】
前記入力信号は電流モード論理差動信号の第１の信号であり、
前記出力信号は相補型金属酸化膜半導体差動信号の第１の信号である、請求項２に記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で説明する実施形態は、信号変換に関する。
【背景技術】
【０００２】
異なるシグナリング規格が、データを送信する回路に使用され得る。異なるシグナリング規格は、数ある中で、電流モード論理（ＣＭＬ）、相補型金属酸化物半導体（ＣＭＯＳ）、トランジスタ−トランジスタ論理（ＴＴＬ）、低電圧ＴＴＬ（ＬＶＴＴＬ）、エミッタ結合論理（ＥＣＬ）のタイプのシグナリング規格を含む。シグナリング規格は、設計に関する回路、論理、及び／又はシグナリング速度に基づく設計のために選択され得る。場合によっては、設計では、２つ以上のシグナリング規格を使用することがある。例えば、ＣＭＬ規格は、設計中のモジュール間でデータ信号を送信するために使用され、ＣＭＯＳ規格は、モジュール内のデータ信号を処理する際に使用され得る。このような状況では、データ信号がＣＭＬ規格からＣＭＯＳ規格に変換され得る。
【０００３】
本明細書で請求される主題は、あらゆる欠点を解決する実施形態又は上記のような環境においてのみ動作する実施形態に限定されない。むしろ、この背景は、本明細書に記載されるいくつかの実施形態が実施され得る１つの例示的な技術領域を示すためにのみ提供される。
【発明の概要】
【０００４】
いくつかの例示的な実施形態は、概して、信号変換に関する。
例示的な実施形態では、回路は、第１の電圧スイングを有する入力信号を受信するように構成された入力端子と、第１の電圧スイングとは異なる第２の電圧スイングを有する出力信号を出力する出力端子とを含む。回路はまた、第１、第２、及び第３のトランジスタ、増幅器、第１の抵抗、及び第２の抵抗を含む。第１のトランジスタは、第１のゲート端子及び第１のドレイン端子を含む。第１のゲート端子は、入力端子に接続される。第２のトランジスタは、第２のゲート端子、第２のソース端子、及び第２のドレイン端子を含む。第２のソース端子は、第１のドレイン端子に接続される。増幅器は、第１の増幅器入力端子、第２の増幅器入力端子、及び増幅器出力端子を含む。増幅器出力端子は、第２のゲート端子に接続される。第２の増幅器入力端子は、制御電圧を入力するように構成される。第１の抵抗は、第２のソース端子と第２の増幅器入力端子との間に接続される。第３のトランジスタは、第３のゲート端子、第３のソース端子、及び第３のドレイン端子を含む。第３のソース端子は第１の電圧に接続され、第３のドレイン端子は出力端子に接続される。第２の抵抗は、第３のゲート端子と増幅器出力端子との間に接続される。第４のトランジスタは、第４のゲート端子、第４のソース端子及び第４のドレイン端子を含む。第４のソース端子は第２の電圧に接続され、第４のドレイン端子は出力端子に接続され、第４のゲート端子は第２のドレイン端子に接続される。
【０００５】
さらに別の例示的な実施形態では、回路は、第１の電圧スイングを有する入力信号を受信するように構成された入力端子と、出力端子とを含む。回路はまた、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、及び制御回路を含む。第１のトランジスタは、第１のゲート端子、第１のソース端子、及び第１のドレイン端子を含む。第２のトランジスタは、第２のゲート端子、第２のソース端子及び第２のドレイン端子を含む。第２のドレイン端子は出力端子に接続され、第２のソース端子は第１の電圧に接続される。第３のトランジスタは、第３のゲート端子、第３のソース端子及び第３のドレイン端子を含む。第３のドレイン端子は出力端子に接続され、第３のソース端子は第２の電圧に接続され、第３のゲート端子は第１のドレイン端子に接続される。制御回路は、入力端子、第１のゲート端子、及び第２のゲート端子に接続される。制御回路は、第２のトランジスタが第１の論理レベルにある入力信号に応答して導通し、第３のトランジスタが第２の論理レベルにある入力信号に応答して導通して出力端子に出力される出力信号が生成されるように、入力信号に基づいて第１のゲート端子及び第２のゲート端子に供給される電圧を調整するように構成される。その結果、出力信号の第２の電圧スイングは、入力信号の第１の電圧スイングとは異なるものとなる。
【０００６】
この要約は、以下の「詳細な説明」でさらに説明する概念の選択を簡略化した形で紹介するために提供される。この要約は、主張された主題の重要な特徴又は本質的な特徴を特定することを意図するものではなく、主張される主題の範囲を決定する助けとして使用されることも意図していない。本発明のさらなる特徴及び利点は、以下の説明に記載されるか、又は本発明の実施によって習得され得る。本発明の特徴及び利点は、添付の特許請求の範囲で特に指摘された機器及び組合せによって実現及び取得することができる。本発明のこれら及び他の特徴は、以下の説明及び添付の特許請求の範囲からより完全に明らかになるか、又は以下に示す本発明の実施によって習得されるであろう。
【０００７】
本発明のより詳細な説明は、添付の図面に示されているその実施形態を参照して行う。これらの図面は、本発明のいくつかの実施形態のみを示しており、したがって、その範囲を限定するものではないと考えられる。本発明は、添付の図面を使用して、さらなる特異性及び詳細を伴って記載及び説明される。
【図面の簡単な説明】
【０００８】
【図１Ａ】例示的な信号変換回路を示す図である。
【図１Ｂ】２つの差動信号を有するグラフを示す。
【図２Ａ】信号変換回路の他の例を示す図である。
【図２Ｂ】図２Ａの信号変換回路における制御回路の実施例を示す。
【図３Ａ】信号変換回路の他の例を示す図である。
【図３Ｂ】図３Ａの信号変換回路における制御回路の実施例を示す。
【図４】信号が変換される光電子モジュールの一例の斜視図である。
【発明を実施するための形態】
【０００９】
図１Ａは、本明細書に記載の少なくともいくつかの実施形態に従って構成された例示的な信号変換回路１００（「回路１００」）を示す。概して、回路１００は、第１の差動信号を受信し、第１の差動信号を第２の差動信号に変換するように構成される。第２の差動信号は、第１の差動信号の電圧スイングとは異なる電圧スイングを含む。特に、第２の差動信号の電圧スイングは、第１の差動信号の電圧スイングよりも大きくてもよい。これらの実施形態及び他の実施形態では、差動信号の電圧スイングは、差動信号によって搬送されるデータの論理ロー値を表す電圧と、差動信号によって搬送されるデータの論理ハイ値を示す電圧との間の差のことを指す。
【００１０】
図１Ｂは、本明細書に記載された少なくともいくつかの実施形態に従って構成された、第１の差動信号１６０及び第２の差動信号１７０ならびにそれらの個々の電圧スイングを有するグラフ１５０を示す。第１の差動信号１６０は、第１の信号１６０ａ及び第２の信号１６０ｂを含む。第２の差分信号１７０は、第１の信号１７０ａ及び第２の信号１７０ｂを含む。グラフ１５０は、第１の差動信号１６０の第１の電圧スイング１６６及び第２の差動信号１７０の第２の電圧スイング１７６をさらに示す。図示のように、第１の電圧スイング１６６は第２の電圧スイング１７６よりも大きい。
【００１１】
再び図１Ａを参照すると、回路１００は、第１及び第２の入力端子１０２，１０３と、第１及び第２の出力端子１０４，１０５と、制御回路１１０と、第１、第２、第３及び第４のトランジスタ１１２−１１５とを含む。各トランジスタは、ゲート端子、ソース端子及びドレイン端子を含む。図１に示すように、ソース端子は矢印の端子であり、ゲート端子は平行な水平線を有する端子であり、ドレイン端子は他の端子である。
【００１２】
第１及び第２の入力端子１０２及び１０３は、制御回路１１０に接続される。制御回路１１０は、第１、第２、第３及び第４のトランジスタ１１２〜１１５の個々のゲート端子に接続される。第１及び第２のトランジスタ１１２，１１３のソース端子は第１の電圧Ｖ１に接続される。第３及び第４のトランジスタ１１４及び１１５の個々のソース端子は第２の電圧Ｖ２に接続される。第１のトランジスタ１１２及び第３のトランジスタ１１４のドレイン端子は第１の出力端子１０４に接続される。第２のトランジスタ１１３及び第４のトランジスタ１１５のドレイン端子は第２の出力端子１０５に接続される。
【００１３】
第１及び第２の入力端子１０２及び１０３は、入力差動信号を制御回路１１０に提供するように構成される。制御回路１１０は、受信した入力差動信号に基づいて第１、第２、第３、及び第４のトランジスタ１１２〜１１５の各ゲート端子の電圧を調整し、第１及び第２の出力端子１０４及び１０５上に出力差動信号を生成する。出力差動信号の電圧スイングは、第１の電圧Ｖ１及び第２の電圧Ｖ２の間である。これらの実施形態及び他の実施形態では、出力差動信号の電圧スイングは、入力差動信号の電圧信号の電圧スイングよりも大きい。いくつかの実施形態では、出力差動信号の電圧スイングは、入力差動信号の電圧スイングの中間値に等しいか、又はほぼ等しい中間値を含む。代替的又は追加的に、出力差動信号の電圧スイングの中間値は、入力差動信号の電圧スイングの中間値からオフセットされてもよい。これらの実施形態及び他の実施形態では、出力差動信号の電圧スイングは、第１の電圧と第２の電圧との間であり得る。いくつかの実施形態では、第２の電圧は、接地電位、例えば、ほぼゼロボルト又はゼロボルトであってもよい。出力差動信号の電圧スイングについて説明する際、いくつかの実施形態では、ほぼゼロである値は、−０．４と０．４の間の範囲内の値であってもよい。
【００１４】
出力差動信号を生成する回路１００の例を以下に示す。入力差動信号の第１の入力信号は論理ハイであり、入力差動信号の第２の入力信号は論理ローであってもよい。回路１００は、第１の出力端子１０４上に論理ハイである出力差動信号の第１の出力信号を生成し、第２の出力端子１０５上に論理ローである出力差動信号の第２の出力信号を生成する。
【００１５】
第１の出力信号を生成するために、制御回路１１０は、第３のトランジスタ１１４のゲート端子にゲート電圧を第３のトランジスタ１１４が導通しないように設定し、第１のトランジスタ１１２のゲート端子にゲート電圧を第１のトランジスタ１１２が導通するように設定する。結果として、第１の出力端子１０４は、第１の出力信号の論理ハイを表す第１の電圧Ｖ１にプルされる。
【００１６】
本明細書で使用される場合、「ゲート電圧」という用語は、トランジスタのゲートにおける電圧を指す。「ソース電圧」という用語は、トランジスタのソースにおける電圧を指し、「ドレイン電圧」という用語は、トランジスタのドレインにおける電圧を指す。
【００１７】
さらに、本明細書で使用されるように、トランジスタに対する「導通」という用語は、トランジスタが、動作の線形領域又は飽和領域などの非カットオフ動作領域にあり、電流がトランジスタのソースとドレインとの間に流れることを示す。従って、トランジスタが導通していると記載されているか、又は導通すると記載されている場合、トランジスタは非カットオフ領域にある。対照的に、トランジスタが導通していないか、又は導通しないと記載されている場合、トランジスタは、カットオフ動作領域にあり、トランジスタのドレイン及びソースに高インピーダンスが与えられる。
【００１８】
第２の出力信号を生成するために、制御回路１１０は、第２のトランジスタ１１３のゲート電圧を第２のトランジスタ１１３が導通しないように設定し、第４のトランジスタ１１５のゲート電圧を第４のトランジスタ１１５が導通するように設定する。その結果、第２の出力端子１０５は、第１の出力信号の論理ローを表す第２の電圧Ｖ２にプルされる。このようにして、回路１００は、入力差動信号の電圧スイングよりも大きい第１及び第２の電圧Ｖ１及びＶ２間の電圧スイングを含む出力差動信号を生成する。一例として、入力差動信号は電流モード論理（ＣＭＬ）信号であってもよく、出力差動信号は相補型金属酸化物半導体（ＣＭＯＳ）信号であってもよい。
【００１９】
本開示の範囲から逸脱することなく、回路１００に対して修正、追加、又は省略を行うことができる。例えば、回路１００が追加の能動回路素子又は受動回路素子を含むようにしてもよい。
【００２０】
図２Ａは、本明細書に記載の少なくともいくつかの実施形態に従って構成された別の例示的な信号変換回路２００（「回路２００」）を示す。概して、回路２００は、入力差動信号を受信し、入力差動信号を出力差動信号に変換するように構成される。出力差動信号は、入力差動信号の電圧スイングとは異なる電圧スイングを含む。特に、出力差動信号の電圧スイングは、第１の電圧Ｖ１と第２の電圧Ｖ２との間であり、かつ入力差動信号の電圧スイングよりも大きくてもよい。これらの実施形態及び他の実施形態では、第１の電圧及び第２の電圧の両方が非接地電位電圧であってもよい。いくつかの実施形態では、第１及び第２の電圧の両方は、入力差動信号の最低電圧より低いか、又は入力差動信号の最高電圧より高くてもよい。代替的又は追加的に、第１及び第２の電圧のうちの１つは、入力差動信号の電圧スイング内にあってもよい。
【００２１】
回路２００は、第１及び第２の入力端子２０２，２０３、第１及び第２の出力端子２０４，２０５、制御電圧端子２０６、制御回路２１０、第１、第２、第３、第４、第５、第６、第７、第８、第９及び第１０のトランジスタ２２０〜２９９（本明細書ではまとめてトランジスタ２２０〜２９９と称する）、デューティサイクル検知回路２３０、及び第１の電流源２４０を含む。
【００２２】
トランジスタ２２０〜２９９の各々は、ゲート端子、ソース端子、及びドレイン端子を含む。図２Ａに示すように、ソース端子は矢印の端子であり、ゲート端子は平行な水平線の端子であり、ドレイン端子は他の端子である。図２Ａに示すように、第１、第２、第３、第６、第７及び第８のトランジスタ２２０，２２１，２２２，２２５，２２６，２２７は、ｎ型トランジスタを含む。第４、第５、第９、第１０のトランジスタ２２３，２２４，２２８，２２９は、ｐ型トランジスタを含む。
【００２３】
第１のトランジスタ２２０のゲート端子は第１の入力端子２０２に接続される。第１のトランジスタ２２０のソース端子は第１の電流源２４０に接続される。第１のトランジスタ２２０のドレイン端子は第２のトランジスタ２２１のソース端子に接続される。
【００２４】
第２のトランジスタ２２１のゲート端子は、制御回路２１０に接続される。第２のトランジスタ２２１のドレイン端子は、第５のトランジスタ２２４のドレイン端子、第５のトランジスタ２２４のゲート及び第４のトランジスタ２２３のゲートに接続される。第４及び第５のトランジスタ２２３，２２４のソース端子は、第２の電圧Ｖ２に接続される。第４のトランジスタ２２３のドレイン端子は、第１の出力端子２０４及び第３のトランジスタ２２２のドレイン端子に接続される。第３のトランジスタ２２２のゲート端子は、制御回路２１０に接続される。第３のトランジスタ２２２のソース端子は、第１の電圧Ｖ１に接続される。第１の電圧Ｖ１は、第２の電圧Ｖ２よりも低い。
【００２５】
第６のトランジスタ２２５のゲート端子は、第２の入力端子２０３に接続される。第６のトランジスタ２２５のソース端子は、第１の電流源２４０に接続される。第６のトランジスタ２２５のドレイン端子は、第７のトランジスタ２２６のソース端子に接続される。
【００２６】
第７のトランジスタ２２６のゲート端子は、制御回路２１０に接続される。第７のトランジスタ２２６のドレイン端子は、第９のトランジスタ２２８のドレイン端子、第９のトランジスタ２２８のゲート、及び第１０のトランジスタ２２９のゲートに接続される。第９及び第１０のトランジスタ２２８，２２９のソース端子は、第２の電圧Ｖ２に接続される。第１０のトランジスタ２２９のドレイン端子は、第２の出力端子２０５及び第８のトランジスタ２２７のドレイン端子に接続される。第８のトランジスタ２２７のゲート端子は、制御回路２１０に接続される。第８のトランジスタ２２７のソース端子は第１の電圧Ｖ１に接続される。
【００２７】
制御回路２１０は、第１及び第２の入力端子２０２，２０３及び制御電圧端子２０６に接続される。デューティサイクル検知回路２３０は、制御電圧端子２０６及び第１及び第２の出力端子２０４，２０５に接続される。
【００２８】
制御回路２１０は、第３及び第８のトランジスタ２２２，２２７のゲート電圧を制御して、第３及び第８のトランジスタ２２２，２２７が導通するか、又は導通しないかを制御するように構成される。制御回路２１０は、第２及び第７のトランジスタ２２１，２２６のゲート電圧を制御して、第２及び第７のトランジスタ２２１，２２６が導通するか、又は導通しないかを制御するように構成される。制御回路２１０は、第２、第３、第７、第８のトランジスタ２２１，２２２，２２６，２２７が導通するタイミングを制御することにより、第１及び第２の出力端子２０４，２０５に出力される出力差動信号の生成を制御する。
【００２９】
特に、制御回路２１０は、入力差動信号に基づいて第２、第３、第７及び第８のトランジスタ２２１，２２２，２２６，２２７のゲート電圧を調整して出力差動信号の生成を制御するように構成される。例えば、入力差動信号は第１及び第２の入力信号を含む。制御回路２１０は、第１の入力信号の論理レベルに基づいて第２及び第３のトランジスタ２２１，２２２のゲート電圧を調整して、第１の出力端子２０４に出力される出力差動信号の第１の出力信号を生成する。制御回路２１０は、第２の入力信号の論理レベルに基づいて第７及び第８のトランジスタ２２６，２２７のゲート電圧を調整して、第２の出力端子２０５に出力される出力差動信号の第２の出力信号を生成する。
【００３０】
これらの実施形態及び他の実施形態において、制御回路２１０は、入力差動信号に基づいて、第２、第３、第７及び第８のトランジスタ２２１，２２２，２２６，２２７のゲート電圧を調整して、出力差動信号が入力差動信号の信号パターンに対応する信号パターンを含むようにする。これらの実施形態及び他の実施形態では、対応する信号パターンは、出力差動信号が、入力差動信号の論理ハイ及び論理ローに一致又は反転する論理ハイ及び論理ローを含むことを示す。
【００３１】
回路２００の動作の一例は、第１の入力信号が論理ハイであり、第２の入力信号が論理ローであることに基づいている。第１の入力信号は、制御回路２１０によって受信される。第１の入力信号が論理ハイである場合、制御回路２１０は、第３のトランジスタ２２２のゲート電圧を調整して、第３のトランジスタ２２２が導通せず、第１の出力端子２０４に接続されたドレイン端子に高インピーダンスを提供するようにする。制御回路２１０は、第２のトランジスタ２２１のゲート電圧を調整して、第２のトランジスタ２２１が導通するようにする。第１のトランジスタ２２０のゲート端子の論理ハイによって、第１のトランジスタ２２０が導通する。ゲート端子がドレイン端子に接続された第５のトランジスタ２２４は、第１及び第２のトランジスタ２２０及び２２１が導通していることに伴って導通して、電流が第２の電圧Ｖ２から第１の電流源２４０を介して接地に流れるようにする。第４のトランジスタ２２３は、第５のトランジスタ２２４とカレントミラー構成である。その結果、第５のトランジスタ２２４が導通すると、第４のトランジスタ２２３も導通する。第４のトランジスタ２２３がソース端子からドレイン端子に電流を流すと、第１の出力端子２０４に電流が流れ、第１の出力端子２０４の電圧が第２の電圧Ｖ２に上昇し、第１の出力信号が論理ハイとして出力される。
【００３２】
第２の入力信号が論理ローである場合、制御回路２１０は、第７のトランジスタ２２６のゲート電圧を調整して、第７のトランジスタ２２６が導通しないようにする。さらに、第６のトランジスタ２２５のゲート端子における論理ローによって、第６のトランジスタ２２５が非導通となる。その結果、第９のトランジスタ２２８は導通しない。第１０のトランジスタ２２９は、第９のトランジスタ２２８とカレントミラー構成であり、したがって、導通しない。その結果、第１０のトランジスタ２２９は、第２の出力端子２０５に接続されたドレイン端子に高インピーダンスを提供する。
【００３３】
さらに、第２の入力信号が論理ローである場合、制御回路２１０は、第７のトランジスタ２２６のゲート電圧を調整して、第７のトランジスタ２２６が導通するようにする。第７のトランジスタ２２６がソース端子からドレイン端子に電流を流すと、第２の出力端子２０５に電流が流れ、第２の出力端子２０５の電圧が第１の電圧Ｖ１に降下又は上昇する。したがって、第２の出力信号は論理ローとして出力され、出力差動信号の電圧スイングは第１の電圧Ｖ１と第２の電圧Ｖ２との間の差となる。制御回路２１０は、第１の入力信号が論理ローに切り替わり、第２の入力信号が論理ハイに切り替わることに応答して、上記と同様の方法で第１の出力信号が論理ローとなり、第２の出力信号が論理ハイとなるようにするように構成されている。
【００３４】
デューティサイクル検知回路２３０は、第１及び第２の出力端子２０４及び２０５に接続され、出力差動信号を受信するように構成される。デューティサイクル検知回路２３０は、出力差動信号のデューティサイクルを検出するように構成される。デューティサイクルは、出力差動信号が論理ローレベルにある時間量に対して、出力差動信号が論理ハイレベルにある時間量に関連する。デューティサイクル検知回路２３０は、検出されたデューティサイクルを特定のデューティサイクルと比較する。検出されたデューティサイクルが特定のデューティサイクルとは異なることに応答して、デューティサイクル検知回路２３０は、出力差動信号のデューティサイクルをどのように補正するかを決定する。検出されたデューティサイクルは、トランジスタ２２０〜２２９を製造する際のプロセス変動、温度、電圧レベル、電磁干渉などの回路変動などのために、特定のデューティサイクルとは異なる場合がある。デューティサイクル検知回路２３０は、補正の指示を制御回路２１０に送信する。
【００３５】
制御回路２１０は、補正の指示を受信する。この指示に基づいて、制御回路２１０は、第２、第３、第７及び第８のトランジスタ２２１，２２２，２２６及び２２７のうちの１つ又は複数が入力差動信号に応答して導通する時期を調整して、出力差動信号のデューティサイクルを調整する。例えば、制御回路２１０は、入力差動信号に応答して第２、第３、第７及び第８のトランジスタ２２１，２２２，２２６，２２７のゲート電圧を調整するのを遅らせて、入力差動信号に対して出力差動信号のデューティ比を調整する。
【００３６】
本開示の範囲から逸脱することなく、回路２００に対して修正、追加、又は省略を行うことができる。例えば、付加的な能動回路要素又は受動回路要素が回路２００に含まれてもよい。あるいは、又はこれに加えて、回路２００はデューティサイクル検知回路２３０を含まなくてもよい。これらの実施形態及び他の実施形態では、回路２００は、制御電圧端子２０６を含まなくてもよい。
【００３７】
図２Ｂは、本明細書に記載された少なくともいくつかの実施形態に従って構成されている、図２Ａの信号変換回路２００の制御回路２１０の事例を示す。制御回路２１０は、第１の制御トランジスタ２１１、第２の制御トランジスタ２１２、第１の抵抗２１３、第２の抵抗２１４、第３の抵抗２１５、第４の抵抗２１６、差動増幅器２１７、及び第２の電流源２１８を含む。
【００３８】
制御トランジスタ２１１，２１２の各々は、ゲート端子、ソース端子、及びドレイン端子を含む。図２Ｂにおいて、ソース端子は矢印の端子であり、ゲート端子は平行な水平線の端子であり、ドレイン端子は他の端子である。図２Ｂに示すように、制御トランジスタ２１１，２１２は、ｎ型トランジスタである。
【００３９】
第１の制御トランジスタ２１１のゲート端子は、第１の入力端子２０２に接続される。第１の制御トランジスタ２１１のソース端子は、第２の電流源２１８に接続される。第１の制御トランジスタ２１１のドレイン端子は、第３のトランジスタ２２２のゲート端子に接続されるとともに、第３の抵抗２１５の第１端に接続される。第３の抵抗２１５の第２端は、第２のトランジスタ２２１及び第７のトランジスタ２２６のゲート端子及び差動増幅器２１７の出力端子が接続されている第４のノードＮ４に接続される。
【００４０】
第２の制御トランジスタ２１２のゲート端子は、第２の入力端子２０３に接続される。第２の制御トランジスタ２１２のソース端子は、第２の電流源２１８に接続される。第２の制御トランジスタ２１２のドレイン端子は、第８のトランジスタ２２７のゲート端子及び第４の抵抗２１６の第１端に接続される。第４の抵抗２１６の第２端は、第４のノードＮ４に接続される。
【００４１】
第１の抵抗２１３の第１端は、第１のノードＮ１で第１のトランジスタ２２０のドレイン端子と第２のトランジスタ２２１のソース端子とに接続される。第１の抵抗２１３の第２端は、第３のノードＮ３で第２の抵抗２１４の第２端及び差動増幅器２１７の第１入力端に接続される。第２の抵抗２１４の第１端は、第２のノードＮ２で第６のトランジスタ２２５のドレイン端子及び第７のトランジスタ２２６のソース端子に接続される。差動増幅器２１７の第２の入力端子は、制御電圧端子２０６に接続される。
【００４２】
概して、差動増幅器２１７は、第３のノードＮ３を制御電圧端子２０６の制御電圧と等しいか、又はほぼ等しい電圧に維持するように動作するように構成される。図示のように、第３のノードＮ３は、差動増幅器２１７の第２の入力端子が高入力インピーダンスを有するので、第１及び第２のノードＮ１及びＮ２に対して共通の電圧ノードである。その結果、第１及び第２の抵抗２１３，２１４の抵抗値がほぼ等しい場合の第３のノードＮ３の電圧は、第１及び第２のノードＮ１、Ｎ２の電圧の平均値となる。したがって、第３のノードＮ３を制御電圧端子２０６の制御電圧などの特定の電圧に維持するために、増幅器２１７は、第１及び第２のノードＮ１及びＮ２のうちの一方の電圧が増加し、第１及び第２のノードＮ１、Ｎ２のうちの他方の電圧が減少しても、Ｎ４において特定の電圧を設定する。
【００４３】
制御回路２１０は、第３及び第８のトランジスタ２２２，２２７のゲート電圧を制御して、第３及び第８のトランジスタ２２２，２２７が第１及び第２の制御トランジスタ２１１，２１２を用いて導通するか、又は導通しないかを制御するように構成される。例えば、第４のノードＮ４の電圧が比較的安定した状態で、第１の制御トランジスタ２１１を用いて第３のトランジスタ２２２のゲート電圧が制御される。第１の制御トランジスタ２１１が導通すると、第３の抵抗２１５に電流が流れる。第３の抵抗２１５に流れる電流によって第３の抵抗２１５の両端に電圧降下が生じる。結果として、第３のトランジスタ２２２のゲート電圧は、第４のノードＮ４の電圧から第３の抵抗２１５の両端の電圧降下を差し引いた電圧となる。第３の抵抗２１５に流れる電流は、第２の電流源２１８によって制御される。したがって、第２の電流源２１８及び第３の抵抗２１５の電流に関して適切な値を選択することによって、第１の制御トランジスタ２１１が導通するときに、第３の抵抗２１５の両端の電圧降下は、第３のトランジスタ２２２のゲート電圧が第３のトランジスタ２２２が導通しないような電圧となるのに十分であればよい。第１の制御トランジスタ２１１が導通しない場合、第３の抵抗２１５の両端に電圧降下が発生せず、第３のトランジスタ２２２のゲート電圧が第４のノードＮ４の電圧となる。第４のノードＮ４の電圧は、第３のトランジスタ２２２を導通させるのに十分であり得る。制御回路２１０は、第３のトランジスタ２２２に関して上述したのと同様の方法で、第２の制御トランジスタ２１２及び第４の抵抗２１６を用いて、第８のトランジスタ２２７のゲート電圧を制御するように構成される。
【００４４】
制御回路２１０の図示された実装を使用する回路２００の動作の例は、第１の入力信号が論理ハイであり、第２の入力信号が論理ローであることに基づいている。第１の入力信号が論理ハイであることに応答して、第１のトランジスタ２２０のゲート電圧は、第１のトランジスタ２２０を導通させるのに十分に高い。第１のトランジスタ２２０が導通すると、第１のノードＮ１の電圧が低下して、第２のトランジスタ２２１が導通する。第２のトランジスタ２２１が導通すると、第４及び第５のトランジスタ２２３，２２４のゲート電圧が低下して、第４及び第５のトランジスタ２２３，２２４が導通する。また、第１の入力信号が論理ハイであることに応答して、第１の制御トランジスタ２１１のゲート電圧は、第１の制御トランジスタ２１１を導通させるのに十分に高い。その結果、電流が第３の抵抗２１５を通過し、第３のトランジスタ２２２のゲート電圧が低下し、第３のトランジスタ２２２が導通しなくなる。したがって、第１の出力端子２０４は、第２の電圧Ｖ２まで上昇する。
【００４５】
第２の入力信号が論理ローであることに応答して、第１のトランジスタ２２０のゲート電圧によって、第６のトランジスタ２２５は導通しない。さらに、第１のノードＮ１の電圧が低下するため、第２のノードＮ２の電圧が上昇して、ノードＮ３が制御電圧端子２０６の制御電圧にほぼ等しい電圧に維持される。その結果、第７のトランジスタ２２６は導通しない。第７のトランジスタ２２６が導通していないとき、第９及び第１０のトランジスタ２２８及び２２９のゲート電圧によって、第９及び第１０のトランジスタ２２８及び２２９は導通しない。
【００４６】
また、第２の入力信号が論理ローであることに応答して、第１の制御トランジスタ２１１のゲート電圧によって、第１の制御トランジスタ２１１は導通しない。その結果、第３の抵抗２１５には電流が流れず、第８のトランジスタ２２７のゲート電圧は、第４のノードＮ４の導通電圧と等しいか、又はほぼ等しくなり、第８のトランジスタ２２７が導通する。したがって、第２の出力端子２０５は、第１の電圧Ｖ１に低下する。第１の入力信号が論理ローに切り替わり、第２の入力信号が論理ハイに切り替わることに応答して、制御回路２１０は、上記と同様の方法でゲート電圧を調整して、第１の出力信号が論理ローとなり、第２の出力信号論理ハイとなるようにする。
【００４７】
本開示の範囲から逸脱することなく、回路２００に対して修正、追加、又は省略を行うことができる。例えば、回路２００が追加の能動回路素子又は受動回路素子を含むようにしてもよい。
【００４８】
図３Ａは、本明細書に記載の少なくともいくつかの実施形態に従って構成された別の例示的な信号変換回路３００（「回路３００」）を示す。概して、回路３００は、入力差動信号を受信し、入力差動信号を出力差動信号に変換するように構成される。出力差動信号は、入力差動信号の電圧スイングとは異なる電圧スイングを含む。特に、出力差動信号の電圧スイングは、接地電位と第１の電圧との間であり、入力差動信号の電圧スイングよりも大きい。
【００４９】
回路３００は、第１及び第２の入力端子３０２及び３０３、第１及び第２の出力端子３０４及び３０５、制御電圧端子３０６、制御回路３１０、第１、第２、第３、第４、第５、第６、第７、第９及び第１０のトランジスタ３２０〜３２９（本明細書ではまとめてトランジスタ３２０〜３２９と称する）、及び第１の電流源３４０を含む。
【００５０】
トランジスタ３２０〜３２９の各々は、ゲート端子、ソース端子、及びドレイン端子を含む。図３Ａに示すように、ソース端子は矢印の端子であり、ゲート端子は平行な水平線の端子であり、ドレイン端子は他の端子である。図３Ａに示すように、第１、第２、第３、第６、第７及び第８のトランジスタ３２０，３２１，３２２，３２５，３２６，３２７は、ｐ型トランジスタを含む。第４、第５、第９及び第１０のトランジスタ３２３，３２４，３２８，３２９は、ｎ型トランジスタを含む。
【００５１】
第１のトランジスタ３２０のゲート端子は第１の入力端子３０２に接続される。第１のトランジスタ３２０のソース端子は第１の電流源３４０に接続される。第１のトランジスタ３２０のドレイン端子は第２のトランジスタ３２１のソース端子に接続される。
【００５２】
第２のトランジスタ３２１のゲート端子は、制御回路３１０に接続される。第２のトランジスタ３２１のドレイン端子は、第５のトランジスタ３２４のドレイン端子、第５のトランジスタ３２４のゲート及び第４のトランジスタ３２３のゲートに接続される。第４及び第５のトランジスタ３２３，３２４のソース端子は接地に接続される。第４のトランジスタ３２３のドレイン端子は、第１の出力端子３０４及び第３のトランジスタ３２２のドレイン端子に接続される。第３のトランジスタ３２２のゲート端子は、制御回路３１０に接続される。第３のトランジスタ３２２のソース端子は、第１の電圧Ｖ１に接続される。第１の電圧Ｖ１は、接地よりも高く、かつ第１の電流源３４０に接続された第２の電圧Ｖ２よりも低い。
【００５３】
第６のトランジスタ３２５のゲート端子は第２の入力端子３０３に接続される。第６のトランジスタ３２５のソース端子は第１の電流源３４０に接続される。第６のトランジスタ３２５のドレイン端子は第７のトランジスタ３２６のソース端子に接続される。
【００５４】
第７のトランジスタ３２６のゲート端子は、制御回路３１０に接続される。第７のトランジスタ３２６のドレイン端子は、第９のトランジスタ３２８のドレイン端子、第９のトランジスタ３２８のゲート、及び第１０のトランジスタ３２９のゲートに接続される。第９及び第１０のトランジスタ３２８，３２９のソース端子は接地に接続される。第１０のトランジスタ３２９のドレイン端子は、第２の出力端子３０５及び第８のトランジスタ３２７のドレイン端子に接続される。第８のトランジスタ３２７のゲート端子は、制御回路３１０に接続される。第８のトランジスタ３２７のソース端子は第１の電圧Ｖ１に接続される。
【００５５】
制御回路３１０は、第１及び第２の入力端子３０２及び３０３並びに制御電圧端子３０６に接続される。制御回路３１０は、第３及び第８のトランジスタ３２２及び３２７のゲート電圧を制御して、第８のトランジスタ３２２及び３２７が導通するか、又は導通しないかを制御するように構成されている。制御回路３１０は、第２及び第７のトランジスタ３２１，３２６のゲート電圧を制御して、第２及び第７のトランジスタ３２１，３２６が導通するか、又は導通しないかを制御するように構成されている。制御回路３１０は、第２、第３、第７及び第８のトランジスタ３２１，３２２，３２６，３２７が導通するタイミングを制御することにより、第１及び第２の出力端子３０４，３０５に出力される出力差動信号の生成を制御する。
【００５６】
特に、制御回路３１０は、入力差動信号に基づいて、第２、第３、第７及び第８のトランジスタ３２１，３２２，３２６，３２７のゲート電圧を調整して、出力差動信号の生成を制御するように構成される。例えば、入力差動信号は第１及び第２の入力信号を含む。制御回路３１０は、第１の入力信号の論理レベルに基づいて第２及び第３のトランジスタ３２１，３２２のゲート電圧を調整して、第１の出力端子３０４に出力される出力差動信号の第１の出力信号を生成する。制御回路３１０は、第２の入力信号の論理レベルに基づいて第７及び第８のトランジスタ３２６，３２７のゲート電圧を調整して、第２の出力端子３０５に出力される出力差動信号の第２の出力信号を生成する。
【００５７】
これら及び他の実施形態において、制御回路３１０は、入力差動信号に基づいて、第２、第３、第７及び第８のトランジスタ３２１，３２２，３２６、及び３２７のゲート電圧を調整して、出力差動信号が入力差動信号の信号パターンに対応する信号パターンを含むようにする。これの実施形態及び他の実施形態では、対応する信号パターンは、出力差動信号が、入力差動信号の論理ハイ及び論理ローに一致するか、又は反転する論理ハイ及び論理ローを含むことを示す。
【００５８】
回路３００の動作の例は、第１の入力信号が論理ハイであり、第２の入力信号が論理ローであることに基づいている。第１の入力信号が制御回路３１０によって受信される。第１の入力信号が論理ハイである場合、制御回路３１０は、第３のトランジスタ３２２のゲート電圧を調整して、第３のトランジスタ３２２がそのソース端子からドレイン端子に電流を導通するようにして、第１の出力端子３０４の電圧を第１の電圧Ｖ１に上昇させる。制御回路３１０は、第２のトランジスタ３２１のゲート電圧を調整して、第２のトランジスタ３２１が導通しないようにする。第１のトランジスタ３２０のゲート端子の論理ハイによって、第１のトランジスタ３２０が非導通となる。ゲート端子が自己のドレイン端子に接続され、第１及び第２のトランジスタ３２０及び３２１が非導通状態にある第５のトランジスタ３２４は導通せず、第２の電圧Ｖ２から第１の電流源３４０を介した電流が第１、第２、及び第５のトランジスタ３２０、３２１、３２４を介して接地に流れない。第４のトランジスタ３２３は、第５のトランジスタ３２４とカレントミラー構成である。その結果、第５のトランジスタ３２４が導通しない場合、第４のトランジスタ３２３は、導通しない。第４のトランジスタ３２３が導通しない場合、第４のトランジスタ３２３は、第１の出力端子３０４に接続されたドレイン端子において高インピーダンスを提供する。
【００５９】
第２の入力信号が論理ローである場合、制御回路３１０は、第７のトランジスタ３２６が導通するように、第７のトランジスタ３２６のゲート電圧を調整する。さらに、第６のトランジスタ３２５のゲート端子の論理ローによって、第６のトランジスタ３２５が導通する。その結果、第９のトランジスタ３２８が導通する。第１０のトランジスタ３２９は、第９のトランジスタ３２８とカレントミラー構成であり、したがって、導通する。その結果、第２の出力端子３０５の電圧が接地に降下する。
【００６０】
さらに、第２の入力信号が論理ローの場合、制御回路３１０は、第７のトランジスタ３２６が導通しないように、第７のトランジスタ３２６のゲート電圧を調整する。したがって、第２の出力信号は論理ローとして出力され、出力差動信号の電圧スイングは第１の電圧Ｖ１と接地との間の差となる。制御回路３１０は、第１の入力信号が論理ローに切り替わり、第２の入力信号が論理ハイに切り替わることに応答して、上記と同様の方法で第１の出力信号が論理ローとなり、第２の出力信号論理ハイとなるようにゲート電圧を調整するように構成されている。
【００６１】
本開示の範囲から逸脱することなく、回路３００に対して修正、追加、又は省略を行うことができる。例えば、回路３００が追加の能動回路素子又は受動回路素子を含むようにしてもよい。代替的に又は追加的に、回路３００は、図２Ａ及び図２Ｂのデューティサイクル検知回路２３０と同様に動作するデューティサイクル検知回路を含む。
【００６２】
図３Ｂは、本明細書に記載された少なくともいくつかの実施形態に従う、図３Ａの信号変換回路３００の制御回路３１０の事例を示す。制御回路３１０は、第１の制御トランジスタ３１１、第２の制御トランジスタ３１２、第１の抵抗３１３、第２の抵抗３１４、第３の抵抗３１５、第４の抵抗３１６、差動増幅器３１７、及び第２の電流源３１８を含む。
【００６３】
制御トランジスタ３１１，３１２の各々は、ゲート端子、ソース端子、及びドレイン端子を含む。図３Ｂに示すように、ソース端子は矢印の端であり、ゲート端子を平行な水平線の端子であり、ドレイン端子を他の端子である。図３Ｂに示すように、制御トランジスタ３１１及び３１２は、ｐ型トランジスタである。
【００６４】
第１の制御トランジスタ３１１のゲート端子は、第１の入力端子３０２に接続される。第１の制御トランジスタ３１１のソース端子は、第２の電流源３１８に接続される。第１の制御トランジスタ３１１のドレイン端子は、第３のトランジスタ３２２のゲート端子及び第３の抵抗３１５の第１端に接続される。第３の抵抗３１５の第２端は、第２及び第６のトランジスタ３２１及び３２５のゲート端子及び差動増幅器３１７の出力端子が接続される第４のノードＮ４に接続される。
【００６５】
第２の制御トランジスタ３１２のゲート端子は、第２の入力端子３０３に接続される。第２の制御トランジスタ３１２のソース端子は、第２の電流源３１８に接続される。第２の制御トランジスタ３１２のドレイン端子は、第８のトランジスタ３２７のゲート端子及び第４の抵抗３１６の第１端に接続される。第４の抵抗３１６の第２端は第４のノードＮ４に接続される。
【００６６】
第１の抵抗３１３の第１端は、第１のノードＮ１で第１のトランジスタ３２０のドレイン端子と第２のトランジスタ３２１のソース端子に接続される。第１の抵抗３１３の第２端は、第３のノードＮ３で第２の抵抗３１４の第２端及び差動増幅器３１７の第１入力端に接続される。第２の抵抗３１４の第１端は、第２のノードＮ２で第６のトランジスタ３２５のドレイン端子及び第７のトランジスタ３２６のソース端子に接続される。差動増幅器３１７の第２の入力端子は、制御電圧端子３０６に接続される。
【００６７】
概して、差動増幅器３１７は、第３のノードＮ３を制御電圧端子２０６の制御電圧に等しいか、又はほぼ等しい電圧に維持するように動作するように構成された図２Ｂの差動増幅器２１７と同様の方法で、第３のノードＮ３を制御電圧端子３０６の制御電圧と等しいか、又はほぼ等しい電圧に維持するように動作するように構成される。
【００６８】
制御回路３１０は、第３及び第８のトランジスタ３２２，３２７のゲート電圧を制御して、第３及び第８のトランジスタ３２２，３２７が第１及び第２の制御トランジスタ３１１，３１２を用いて導通するか、又は導通しないかを制御するように構成される。例えば、第４のノードＮ４の電圧が比較的安定した状態で、第１の制御トランジスタ３１１を用いて第３のトランジスタ３２２のゲート電圧が制御される。第１の制御トランジスタ３１１が導通すると、第３の抵抗３１５に電流が流れる。第３の抵抗３１５を流れる電流によって、第３の抵抗３１５の両端に電圧降下が生じる。結果として、第３のトランジスタ３２２のゲート電圧は、第４のノードＮ４の電圧に第３の抵抗３１５の両端の電圧降下を加えたものになる。第３の抵抗３１５を流れる電流は、第２の電流源３１８によって制御される。したがって、第２の電流源３１８及び第３の抵抗３１５の電流に関して適切な値を選択することによって、第１の制御トランジスタ３１１が導通するときに、第３の抵抗３１５の両端の電圧降下は、第３のトランジスタ３２２のゲート電圧が第３のトランジスタ３２２が導通しないような電圧となるのに十分であればよい。第１の制御トランジスタ３１１が導通しない場合、第３の抵抗３１５の両端に電圧降下が発生せず、第３のトランジスタ３２２のゲート電圧は、第４のノードＮ４の電圧となる。第４のノードＮ４の電圧は、第３のトランジスタ３２２を導通させるのに十分である。制御回路３１０は、第３のトランジスタ３２２に関して上述したのと同様の方法で、第２の制御トランジスタ３１２及び第４の抵抗３１６を用いて第８のトランジスタ３２７のゲート電圧を制御するように構成される。
【００６９】
本開示の範囲から逸脱することなく、回路３００に対して修正、追加、又は省略を行うことができる。例えば、回路３００が追加の能動回路素子又は受動回路素子を含むようにしてもよい。代替的に又は追加的に、回路３００は、図２Ａ及び２Ｂのデューティサイクル検知回路２３０と同様に動作するデューティサイクル検知回路を含む。
【００７０】
図１Ａ、図２Ａ、図２Ｂ、図３Ａ及び図３Ｂにおいて、例示されたトランジスタは、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）トランジスタとして示されている。上記の説明では、トランジスタの異なる端子を表すために、ゲート、ソース、及びドレインという用語を使用している。ゲート、ソース、及びドレインの名称の使用は、ＭＯＳＦＥＴトランジスタ、又はバイポーラ接合トランジスタ（ＢＪＴ）、接合ゲート電界効果トランジスタ（ＪＦＥＴ）、絶縁ゲートバイポーラトランジスタなどの他のタイプのトランジスタの端子を記述するために使用してもよい。さらに、ｐチャネルトランジスタ又はｎチャネルトランジスタとｐチャネルトランジスタとのいくつかの組み合わせを使用することもできる。
【００７１】
図４は、本明細書に記載の少なくともいくつかの実施形態に従って構成された信号変換回路４２０を含む例示的な光電子モジュール４００（以下、「モジュール４００」）の斜視図である。モジュール４００は、ホスト装置（図示せず）に関連して光信号を送信及び受信する際に使用するように構成される。
【００７２】
図示されるように、モジュール４００は、限定はしないが、底部ハウジング４０２と、両方が底部ハウジング４０２に画定された受信ポート４０４及び送信ポート４０６と、底部ハウジング４０２内に配置され、信号変換回路４２０を有するＰＣＢ４０８と、底部ハウジング４０２内に配置された受信器光学サブアセンブリ（ＲＯＳＡ）４１０及び送信器光学サブアセンブリ（ＴＯＳＡ）４１２とを含む。エッジコネクタ４１４は、モジュール４００がホストデバイスと電気的にインターフェースすることができるようにＰＣＢ４０８の端部に配置されている。このため、ＰＣＢ４０８は、ホストデバイスとＲＯＳＡ４１０及びＴＯＳＡ４１２との間の電気通信を容易にする。
【００７３】
モジュール４００は、限定はしないが、１Ｇｂ／ｓ、１０Ｇｂ／ｓ、２０Ｇｂ／ｓ、４０Ｇｂ／ｓ、１００Ｇｂ／ｓ、またはそれ以上などの様々なデータレートで光信号を送受信するように構成される。さらに、モジュール４００は、低密度ＷＤＭ、高密度ＷＤＭ、又は光ＷＤＭなどの様々なＷＤＭ方式のうちの１つを使用する波長分割多重（ＷＤＭ）を用いて様々な異なる波長で光信号を送信及び受信するように構成される。
【００７４】
さらに、モジュール４００は、限定はしないが、ファイバチャネル及び高速イーサネット（登録商標）を含む様々な通信プロトコルをサポートするように構成される。加えて、図４の特定のフォームファクタで示されているが、より一般的には、モジュール４００は、スモール・フォームファクタ・プラガブル（ＳＦＰ：Ｓｍａｌｌ  Ｆｏｒｍ−ｆａｃｔｏｒ  Ｐｌｕｇｇａｂｌｅ）、エンハンスド・スモール・フォームファクタ・プラガブル（ＳＦＰ＋：Ｅｎｈａｎｃｅｄ  Ｓｍａｌｌ  Ｆｏｒｍ−ｆａｃｔｏｒ  Ｐｌｕｇｇａｂｌｅ）、１０ギガビット・スモール・フォームファクタ・プラガブル（ＸＦＰ）、Ｃフォームファクタ・プラガブル（ＣＦＰ）、及びクアッド・スモール・フォームファクタ・プラガブル（ＱＳＦＰ）マルチソース・アグリーメント（ＭＳＡ：Ｍｕｌｔｉ−Ｓｏｕｒｃｅ  Ａｇｒｅｅｍｅｎｔｓ）を含む様々な異なるフォームファクタのいずれかで構成される。
【００７５】
ＲＯＳＡ４１０は、電気インターフェース４１６に電気的に接続されたフォトダイオードなどの１つ以上の光受信器を収容する。１つ以上の光受信器は、受信ポート４０４を介して受信された光信号を電気インターフェース４１６及びＰＣＢ４０８を介してホスト装置に中継される対応する電気信号ＴＯＳＡ４１２に変換する。ＴＯＳＡ４１２は、別の電気インターフェース４１８に電気的に接続された、レーザなどの１つ又は複数の光送信器を収容する。1つ又は複数の光送信器は、ＰＣＢ４０８および電気インターフェース４１８を介してホストデバイスから受信した電気信号を、送信ポート４０６を介して送信される対応する光信号に変換するように構成される。いくつかの実施形態では、ＴＯＳＡ４１２は、図１Ａ、図２Ａ、図２Ｂ、図３Ａ、及び図３Ｂの信号変換回路１００，２００，又は３００のうちの１つなどの信号変換回路を用いて信号を第１の電圧スイングで受信し、信号を第２の電圧スイングを有するように変換する。例えば、ＴＯＳＡ４１２は、ＣＭＬ信号を受信し、ＣＯＳ信号を、ＴＯＳＡ４１２内のマッハツェンダ変調器又は他のいくつかの部品を制御するために使用されるＣＭＯＳ信号に変換する。
【００７６】
図４に関して図示されたモジュール４００は、本開示の実施形態を採用することができる１つのアーキテクチャである。この特定のアーキテクチャは、実施形態を採用することができる無数のアーキテクチャのうちの１つに過ぎないことを理解されたい。本開示の範囲は、特定のアーキテクチャ又は環境に限定されるものではない。
【００７７】
いくつかの実施形態では、回路は出力端子と、入力信号を第１の電圧スイングで受信するように構成された入力端子と、第１のゲート端子と、第１のソース端子と、第１のドレイン端子とを有する第１のトランジスタとを含む。
【００７８】
回路はまた、第２のゲート端子と、第２のソース端子と、第２のドレイン端子を含み、第２のドレイン端子が出力端子に接続され、第２のソース端子が第１の電圧に接続される第２のトランジスタと、第３のゲート端子と、第３のソース端子と、及び第３のドレイン端子とを含み、第３のドレイン端子が出力端子に接続され、第３のソース端子が第２の電圧に接続され、第３のゲート端子が第１のドレイン端子に接続される第３のトランジスタと、入力端子、第1のゲート端子、及び第２のゲート端子に接続された制御回路であって、第１のトランジスタが第１の論理レベルにある入力信号に応答して導通し、第２のトランジスタが第２の論理レベルにある入力信号に応答して導通して出力端子に出力される出力信号が生成されるように、入力信号に基づいて第１のゲート端子及び第２のゲート端子に供給される電圧を調整するように構成された制御回路とを含み、出力信号の第２の電圧スイングが入力信号の第１の電圧スイングとは異なる。
【００７９】
１つ又は複数の上記の実施形態において、第１の電圧スイングの中間電圧は、第２の電圧スイングの中間電圧からオフセットされる。
１つ又は複数の上記の実施形態において、第２の電圧スイングは第１の電圧と第２の電圧との間にあり、第２の電圧は接地電位である。
【００８０】
１つ又は複数の上記の実施形態において、回路は、出力端子に接続されたデューティサイクル検知回路をさらに含み、デューティサイクル検知回路は、出力信号のデューティサイクルを検出し、検出されたデューティサイクルの指示値を制御回路に提供するように構成されている。
【００８１】
１つ又は複数の上記実施形態において、制御回路は、入力信号及び検出されたデューティサイクルの指示値に基づいて、第１のゲート端子、第１のソース端子、及び第２のゲート端子に供給される電圧を調整してデューティサイクルが調整された出力信号を生成するようにさらに構成されている。
【００８２】
１つ又は複数の上記の実施形態において、回路は、制御信号を受信するように構成された制御端子をさらに含み、制御端子は制御回路に接続され、制御回路は、制御信号に基づいて出力信号のデューティサイクルを調整するように構成されている。
【００８３】
１つ又は複数の上記実施形態において、制御信号は電圧信号である。
１つ又は複数の上記の実施形態において、入力信号は、電流モード論理差動信号の第１の信号であり、出力信号は、相補型金属酸化膜半導体差動信号の第１の信号である。
【００８４】
１つ又は複数の上記実施形態において、回路は、第１の中間ゲート端子と、第１の中間ソース端子と、第１の中間ドレイン端子とを含む第１の中間トランジスタであって、第１の中間ドレイン端子が第１のドレイン端子、第１の中間ゲート端子、及び第３のゲート端子に接続され、第１の中間ソース端子が第２の電圧に接続されている、第１の中間トランジスタと、第２中間ゲート端子と、第２中間ソース端子と、第２中間ドレイン端子とを含む第２中間トランジスタであって、第２中間ドレイン端子が第１のソース端子に接続され、第２中間ゲート端子が入力端子に接続されている、第２中間トランジスタとを含む。
【００８５】
１つ又は複数の上記実施形態において、回路は、２の出力端子と、第１の電圧スイングを有する第２の入力信号を受信するように構成された第２の入力端子であって、入力信号と第２の入力信号とは入力差動信号を形成する第２の入力端子と、第４のゲート端子と、第４のソース端子と、第４のドレイン端子とを有する第４のトランジスタと、第５のゲート端子と、第５のソース端子と、第５のドレイン端子とを有する第５のトランジスタであって、第５のドレイン端子が第２の出力端子に接続され、第５のソース端子が第１の電圧に接続される第５のトランジスタと、第６のゲート端子と、第６のソース端子と、第６のドレイン端子とを有する第６のトランジスタであって、第６のドレイン端子が第２の出力端子に接続され、第６のソース端子が第２の電圧に接続され、第６のゲート端子が第４のドレイン端子に接続される第６のトランジスタとをさらに含み、制御回路は、第２の入力端子、第４のゲート端子、及び第５のゲート端子にさらに接続され、制御回路は、第４のトランジスタが第１の論理レベルにある第２の入力信号に応答して導通し、第５のトランジスタが第２の論理レベルにある第２の入力信号に応答して導通して第２の出力端子に出力される第２の出力信号が生成されるように、第２の入力信号に基づいて第４のゲート端子及び第５のゲート端子に供給される電圧を調整するように構成され、出力信号及び第２の出力信号は出力差動信号を形成する。
【００８６】
いくつかの実施形態では、回路は、入力信号を第１の電圧スイングで受信するように構成された入力端子と、第１の電圧スイングとは異なる第２の電圧スイングを有する出力信号を出力するように構成された出力端子と、第１のゲート端子と第１のドレイン端子とを含む第１のトランジスタであって、第１のゲート端子が入力端子に接続される第１のトランジスタと、第２のゲート端子と、第２のソース端子と、第２のドレイン端子とを含む第２のトランジスタであって、第２のソース端子が第１のドレイン端子に接続される第２のトランジスタと、第１の増幅器入力端子、第２の増幅器入力端子、及び増幅器出力端子とを含む増幅器であって、増幅器出力端子が第２のゲート端子に接続され、第１の増幅器入力端子が制御電圧を受信するように構成されている増幅器と、第２のソース端子と第２の増幅器入力端子との間にある第１の抵抗と、第３のゲート端子と、第３のソース端子と、第３のドレイン端子とを含む第３のトランジスタであって、第３のソース端子が第１の電圧に接続され、第３のドレイン端子が出力端子に接続される第３のトランジスタと、第３のゲート端子と増幅器出力端子との間に接続された第２の抵抗と、第４のゲート端子と、第４のソース端子と、第４のドレイン端子とを含む第４のトランジスタであって、第４のソース端子が第２の電圧に接続され、第４のドレイン端子が出力端子に接続され、第４のゲート端子が第２のドレインに接続される第４のトランジスタとを含む。
【００８７】
１つ又は複数の上記の実施形態において、制御電圧は第２の電圧にほぼ等しい。
１つ又は複数の上記の実施形態において、増幅器は、第２のトランジスタの第２のゲート端子のゲート電圧を制御して、増幅器入力電圧を制御電圧にほぼ等しく維持するように構成される。
【００８８】
１つ又は複数の上記の実施形態において、第１の電圧はほぼ接地電位であり、出力信号の第２の電圧スイングは第１の電圧と第２の電圧との間であり、第２の電圧スイングは第１の電圧スイングより大きい。
【００８９】
１つ又は複数の上記の実施形態において、第４のトランジスタはｎ型金属酸化物半導体電界効果トランジスタであり、第１、第２及び第３のトランジスタはｐ型金属酸化物半導体電界効果トランジスタである。
【００９０】
１つ又は複数の上記の実施形態において、出力信号の第２の電圧スイングは第１の電圧と第２の電圧との間にあり、第２の電圧スイングの中間点は第１の電圧スイングの中間点よりも高い。
【００９１】
１つ又は複数の上記の実施形態において、第４のトランジスタはｐ型金属酸化物半導体電界効果トランジスタであり、第１、第２及び第３のトランジスタはｎ型金属酸化物半導体電界効果トランジスタである。
【００９２】
１つ又は複数の上記実施形態において、回路は、第５のゲート端子と、第５のソース端子と、第５のドレイン端子とを含む第５のトランジスタであって、第５のドレイン端子は第２のドレイン端子、第５のゲート端子、及び第４のゲート端子に接続され、第５のソース端子は第２の電圧に接続される第５のトランジスタと、第６のゲート端子と、第６のソース端子と、及び第６のドレイン端子とを含む第６のトランジスタであって、第６のドレイン端子が第３のゲート端子に接続され、第６のゲート端子が入力端子に接続され、第６のソース端子が電流源に接続される第６のトランジスタとをさらに含む。
【００９３】
１つ又は複数の上記の実施形態において、回路はさらに、第１の電圧スイングを有する第２の入力信号を受信するように構成された第２の入力端子であって、入力信号及び第２の入力信号は出力差動信号を形成する第２の入力端子と、第２の電圧スイングを有する第２の出力信号を出力するように構成された第２の出力端子であって、出力信号及び第２の出力信号は出力差動信号を形成する第２の出力端子と、第５のゲート端子と第５のドレイン端子とを含む第５のトランジスタであって、第５のゲート端子が第２の入力端子に接続される第５のトランジスタと、第６のゲート端子と、第６のソース端子と、第６のドレイン端子とを含む第６のトランジスタであって、第６のソース端子が第５のドレイン端子に接続される第６のトランジスタと、第６のソース端子と第２の増幅器入力端子との間にある第３の抵抗と、第７のゲート端子と、第７のソース端子と、第７のドレイン端子とを含む第７のトランジスタであって、第７のソース端子は第１の電圧に接続され、第７のドレイン端子は第２の出力端子に接続される第７のトランジスタと、第７のゲート端子と増幅器出力端子との間に接続された第４の抵抗と、第８のゲート端子と、第８のソース端子と第８のドレイン端子とを含む第８のトランジスタであって、第８のソース端子が第２の電圧に接続され、第８のドレイン端子が第２の出力端子に接続され、第８のゲート端子が第６のドレイン端子に接続される第８のトランジスタとを含む。
【００９４】
１つ又は複数の上記の実施形態において、入力信号は、電流モード論理差動信号の第１の信号であり、出力信号は、相補型金属酸化膜半導体差動信号の第１の信号である。
本明細書及び特に添付の特許請求の範囲に記載の用語（例えば、添付の特許請求の範囲の本文）は、概して、「オープンな」用語として意図される（例えば、「含んでいる」という用語は、「含んでいるが限定されない」などと解釈され、「有する」という用語は、「少なくとも有する」と解釈されるべきであり、「含む」という用語は、「含むが限定されない」などと解釈されるべきである）。
【００９５】
さらに、特定の数が導入される特許請求の範囲の記載が意図される場合、そのような意図は特許請求の範囲に明示的に記載され、そのような記載がない場合、そのような意図は存在しない。例えば、理解を助けるために、以下の添付の特許請求の範囲は、「少なくとも１つ」及び「１つ又は複数」の導入句を使用して、特許請求の範囲を記載する。しかしながら、そのような用語の使用は、不定冠詞「ａ」又は「ａｎ」による特許請求の範囲の記載の導入が、そのように導入された特許請求の範囲の記載を含む特定の特許請求の範囲を、「１つ以上」又は「少なくとも１つの」という導入句、および「ａ」又は「ａｎ」などの不定冠詞（例えば、「ａ」及び／又は「ａｎ」は「少なくとも１つ」又は「１つ以上」を意味すると解釈されるべきである）を含んでいる場合であっても、そのような記載を１つだけ含む実施形態に限定することを意味すると解釈されるべきではない。特許請求の範囲の記載を導入するために使用される定冠詞の使用についても同様である。
【００９６】
さらに、特定の数が導入される特許請求の範囲の記載が明示的に記載されていても、当業者は、そのような記載が、少なくとも記載された数を意味すると解釈すべきであることを認識するであろう（例えば、他の修飾語を付けずに「２つの記載」をあえて記載することは、少なくとも２つの記載または２つ以上の記載を意味する）。さらに、「Ａ、Ｂ、及びＣのうちの少なくとも１つ」又は「Ａ、Ｂ、及びＣのうちの１つ以上」に類似する表現が使用される場合、概して、このような構成は、Ａ単独、Ｂ単独、Ｃ単独、ＡとＢを一緒に、ＡとＣを一緒に、ＢとＣを一緒に、又はＡ、ＢとＣを一緒に含むことを意図している。例えば、「および/または」という用語の使用は、このように解釈されることが意図される。
【００９７】
さらに、実施形態、請求項、又は図面の記載にかかわらず、２つ以上の代替用語を提示する任意の論理和詞又は用語は、用語のいずれか、用語のいずれか又は両方を含む可能性を意図すると理解されるべきである。例えば、「Ａ又はＢ」という用語は、「Ａ」又は「Ｂ」又は「Ａ及びＢ」の可能性を含むと理解すべきである。
【００９８】
本明細書に記載されたすべての例及び条件付き言語は、読者が本発明及び本発明者が技術を促進することに寄与する概念を理解するのを助けるための教示目的を意図したものであり、これらの具体的に記載された例及び条件に限定されない。本発明の実施形態について詳細に説明したが、本発明の技術思想及び範囲から逸脱することなく、様々な変更、置換、及び変更を行うことができることを理解されたい。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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