(57)【要約】【課題】光感度が安定して高く、しかも、内部抵抗が低くて最大増幅電流を大きくできるアバランシェフォトダイオードを提供すること。【解決手段】この発明のアバランシェフォトダイオードは、第１導電型で均一な不純物濃度をもつ基板半導体層１０の内部に、第１導電型の第１半導体層１１と、第２導電型の第２半導体層１２と、第２導電型の第３半導体層１３と、第２導電型の第４半導体層１４と、横方向に関して第３半導体層１３から離れた位置に形成された第１導電型の第５半導体層１５と、第２導電型の第６半導体層１６と、第１コンタクト３１と、第２コンタクト３２とを備える。第２半導体層１２と第５半導体層１５の直下にそれぞれ第１半導体層１１が接している。第１半導体層１１と第２半導体層１２との間の接合ＡＪでアバランシェ現象を起こす。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型で均一な不純物濃度をもつ基板半導体層の内部に、横方向に関して予め定められた領域を占めるように形成された上記第１導電型の第１半導体層と、
上記基板半導体層内で上記第１半導体層上に接して形成され、上記第１導電型とは反対の第２導電型の第２半導体層と、
上記基板半導体層内で上記第２半導体層上に接して形成され、上記第２半導体層の不純物濃度よりも低濃度の上記第２導電型の第３半導体層と、
上記第３半導体層のうちの浅い部分に形成され、上記第３半導体層の不純物濃度よりも高濃度の上記第２導電型の第４半導体層と、
上記基板半導体層内で横方向に関して上記第３半導体層から離れた位置に形成された上記第１導電型の第５半導体層と、
上記第５半導体層のうちの浅い部分に形成され、上記第５半導体層の不純物濃度よりも高濃度の上記第１導電型の第６半導体層と、
上記第４半導体層と電気的に接続された第１コンタクトと、
上記第６半導体層と電気的に接続された第２コンタクトと
を備え、
上記第２半導体層と上記第５半導体層の直下にそれぞれ上記第１半導体層が接しており、上記第１半導体層と上記第２半導体層との間の接合でアバランシェ現象を起こすことを特徴とするアバランシェフォトダイオード。
【請求項２】
請求項１に記載のアバランシェフォトダイオードにおいて、
上記基板半導体層内で横方向に関して上記第３半導体層と上記第５半導体層との間には、上記基板半導体層の不純物濃度と同濃度のノンドープ領域が存在することを特徴とするアバランシェフォトダイオード。
【請求項３】
請求項１または２に記載のアバランシェフォトダイオードにおいて、
上記第１半導体層のうち上記第２半導体層の直下に存在する第１部分と上記第５半導体層の直下に存在する第２部分とは、横方向に関して連なっていることを特徴とするアバランシェフォトダイオード。
【請求項４】
請求項１または２に記載のアバランシェフォトダイオードにおいて、
上記第１半導体層のうち上記第２半導体層の直下に存在する第１部分と上記第５半導体層の直下に存在する第２部分とは、横方向に関して互いに離間していることを特徴とするアバランシェフォトダイオード。
【請求項５】
請求項１から４までのいずれか一つに記載のアバランシェフォトダイオードにおいて、
上記第５半導体層は、上記基板半導体層内で横方向に関して上記第３半導体層を離間して取り囲むように配置され、
素子分離のためのシャロートレンチ分離領域が、上記第５半導体層の表面部分の内周および外周に沿って接して配置され、かつ、横方向に関して上記第３半導体層から離間していることを特徴とするアバランシェフォトダイオード。
【請求項６】
請求項１から５までのいずれか一つに記載のアバランシェフォトダイオードにおいて、  上記基板半導体層はエピタキシャル基板のエピタキシャル層であることを特徴とするアバランシェフォトダイオード。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はアバランシェフォトダイオードに関し、より詳しくは、降伏電圧以上の逆バイアス電圧が印加されると、アバランシェ現象を起こしてガイガーモードで動作するアバランシェフォトダイオードに関する。
【背景技術】
【０００２】
光通信や飛行時間計測（ＴＯＦ）、車載用イメージングレーザレーダ（ＳＰＡＤ  ＬＩＤＡＲ（Ｓｉｎｇｌｅ  Ｐｈｏｔｏｎ  Ａｖａｌａｎｃｈｅ  Ｄｉｏｄｅ  Ｌｉｇｈｔ  Ｄｅｔｅｃｔｉｏｎ  Ａｎｄ  Ｒａｎｇｉｎｇ））などの分野では、８５０ｎｍや９４０ｎｍの波長をもつ赤外光のレーザが用いられる。これは、仮に照射光が可視光であると、環境に存在する自然光（可視光）による誤動作が起こったり、照射光が目に見えるため素子の動作が気になってしまう等の問題があるためである。一方、赤外光は、そのような問題を生ずることがなく、また、光のエネルギが低いため目にとってより安全である。このため、上述のように、８５０ｎｍや９４０ｎｍの波長をもつ赤外光のレーザが用いられている。これに伴って、８５０ｎｍや９４０ｎｍの微弱な赤外光を高速に検出する受光素子として、フォトン検出効率の高いアバランシェダイオードが注目されている。
【０００３】
アバランシェフォトダイオードは、降伏電圧（ブレイクダウン電圧）未満の逆バイアス電圧が印加されると、リニアモードとして動作し、受光量に対して正の相関をもって出力電流が変動する。一方、アバランシェフォトダイオードは、降伏電圧以上の逆バイアス電圧が印加されると、ガイガーモードとして動作する。ガイガーモードのアバランシェフォトダイオードは、単一フォトンの入射であってもアバランシェ現象（雪崩増幅効果）を起こすので、大きな出力電流が得られる。このため、ガイガーモードのアバランシェフォトダイオードは、シングルフォトンアバランシェダイオード（ＳＰＡＤ：Ｓｉｎｇｌｅ  Ｐｈｏｔｏｎ  Ａｖａｌａｎｃｈｅ  Ｄｉｏｄｅ）とも呼ばれる。アバランシェフォトダイオードは、上記のガイガーモードにおいて、カソード−アノード間に電圧が印加され、アバランシェ現象を起こす接合において３．０×１０５Ｖ／ｃｍ以上の電界強度となるように制御される。これにより、その接合の近傍で微弱光により発生した電荷が増幅される。この結果、アバランシェフォトダイオードは、フォトン１個のような極小の入力信号に対して反応して、電気信号を出力できる。また、アバランシェフォトダイオードは、光信号に対して数ｐｓｅｃ程度のごく短時間で反応し、時間分解能に優れている。
【０００４】
このような状況下で、本出願人は先に、ＳＰＡＤとして、図８に例示する構造をもつような、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と一体化されたＳＰＡＤ（全体を符号１００で示す。）を提案した（特願２０１５−２３５０２６号）。このＳＰＡＤ１００は、Ｐ基板（シリコン）１１０の内部に、横方向に広がって形成されたＮ拡散層１１１と、このＮ拡散層１１１上に接して形成されたＰウェル（深さ０．５μｍ程度）１１２と、このＰウェル１１２のうち浅い部分に形成されたＰ＋層１１３と、Ｐ基板１１０内で横方向に関してＰウェル１１２から離れた位置でＮ拡散層１１１に接して形成されたＮウェル１１５と、このＮウェル１１５のうち浅い部分に形成されたＮ＋層１１６とを備えている。Ｎウェル１１５は、Ｐ基板１１０内で横方向に関してＰウェル１１２を離間して取り囲むように配置されている（図９参照）。Ｐ基板１１０内でＮウェル１１５とＰウェル１１２との間の領域は低濃度のＮ−−領域１１４になっている。Ｎウェル１１５の表面部分の両側（内周側と外周側）に沿って、素子分離のための埋込酸化膜からなるシャロートレンチ分離領域（ＳＴＩ；Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）１２１が形成されている。Ｐ＋層１１３、Ｎ＋層１１６上には、それぞれオーミック接触するアノードコンタクト電極（アルミニウム）１３１、カソードコンタクト電極（アルミニウム）１３２が設けられている。また、Ｐ基板１１０上には、シリコン酸化膜（ＳｉＯ２）１２２、ポリシリコン電極１３３、シリコン窒化膜（Ｓｉ３Ｎ４）１２３、層間絶縁膜１２４、斜光膜（ＡｌＣｕ）１２５、シリコン酸化膜（ＳｉＯ２）１２６、シリコン窒化膜（Ｓｉ３Ｎ４）１２７がこの順に積層されている。
【０００５】
図９に模式的に示すように、このＳＰＡＤ１００では、Ｎ拡散層１１１とＰウェル１１２との間の接合ＡＪに高電界が加えられ、アバランシェ現象を起こすようになっている。具体的には、アノードコンタクト電極１３１に信号ラインが接続され、カソードコンタクト電極１３２に定電圧（例えば、１０−３０Ｖ程度）の電圧が印加される。また、Ｐ基板１１０は、接地電位とされる。これにより、Ｎ拡散層１１１とＰウェル１１２との間およびＮ拡散層１１１とＰ基板１１０との間に電圧が印加される。このとき、Ｎ拡散層１１１とＰウェル１１２との間は、Ｐ＋層１１３が空乏層ストッパとなり、空乏層幅が制限されるため、Ｎ拡散層１１１とＰ基板１１０との間（接合ＮＪ近傍）に比して、電界強度が３×１０５［Ｖ／ｃｍ］以上に高くなる。これにより、Ｎ拡散層１１１とＰウェル１１２との間（接合ＡＪ近傍）がアバランシェ現象を起こして、アバランシェ増幅層として機能する。すなわち、このＳＰＡＤ１００にフォトンＰＨが入射すると、Ｐウェル１１２が光検知領域として機能し、光電変換によってキャリアＣＲを生み出す。このキャリアＣＲは電界によって引っ張られて接合ＡＪ近傍へ移動する。接合ＡＪには、上述のように３×１０５［Ｖ／ｃｍ］以上の電界が加えられていることから、アバランシェ増幅によって、キャリアＣＲが１０，０００倍以上に増幅される。この結果、フォトン１個の入射であっても、大きな出力信号として取り出すことができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第９１７８１００号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
この図９に示すＳＰＡＤ１００では、Ｎ拡散層１１１とＰウェル１１２との間の接合ＡＪでは、Ｐウェル１１２内で光電変換によって生じたキャリアＣＲが電流として寄与する。一方、Ｎ拡散層１１１とＰ基板１１０との間の接合ＮＪでは、Ｐ基板１１０のうちＮ拡散層１１１よりも下方で光電変換によって生じたキャリアが電流として寄与する。アバランシェ増幅可能な３×１０５［Ｖ／ｃｍ］以上の電界がかかっている接合は、接合ＡＪのみであり、アバランシェ増幅に寄与するキャリアはＰウェル１１２内のみで生ずる。このＰウェル１１２の深さは０．５μｍ程度に設定されている（図１０に示す深さ方向の濃度プロファイルを参照されたい。）。ここで、冒頭に述べたように、ＴＯＦセンサ等の分野では、８５０ｎｍや９４０ｎｍの波長をもつ赤外光が用いられる。図１１（シリコン中に入射した波長λ＝９４０ｎｍの光の吸収率の深さ依存性を示す。）から分かるように、Ｐウェル１１２内では、深さ０．５μｍでは入射光のうち２％程度しか吸収されず、残りの９８％は基板側へ透過してしまう。このため、上述のＳＰＡＤ１００では、赤外光のフォトン検出効率（Ｐ．Ｄ．Ｅ．）が低く、光感度が低いという問題がある。
【０００８】
これに対して、特許文献１（米国特許第９１７８１００号明細書）に開示されているように、図１２に示すような構造をもつＳＰＡＤ（全体を符号４００で示す。）が知られている。このＳＰＡＤ４００は、Ｐ型エピタキシャル基板４０１を備えている。Ｐ型エピタキシャル基板４０１が有するＰエピタキシャル層４０２は、濃度勾配がつけられており、表面へ近づくにつれて濃度が低くなっている。このＰエピタキシャル層４０２の内部に、深い（ＤＥＥＰ）Ｎウェル４０６と、この深いＮウェル４０６を横方向に関して離間して取り囲むように形成されたＰウェル４１６，４２２と、深いＮウェル４０６上に接して形成されたＮウェル４０８と、Ｐウェル４１６，４２２のうちの浅い部分に形成されたＰ＋層４１８，４２４と、Ｎウェル４０８のうちのうちの浅い部分に形成されたＮ＋層４１０とを備えている。Ｐ＋層４１８，４２４上には、それぞれオーミック接触するアノードコンタクト電極４２０，４２６が設けられている。また、Ｎ＋層４１０上には、カソードコンタクト電極４１２が設けられている。深いＮウェル４０６、Ｎウェル４０８とＰウェル４１６，４２２との横方向の隙間はガードリング領域になっていて、電界が素子の外周部に集中することを抑制し、Ｐ−エピタキシャル層４０２と深いＮウェル４０６との間の接合４１４に均一に電界を発生させるようになっている。
【０００９】
図１３に模式的に示すように、このＳＰＡＤ４００では、深いＮウェル４０６とＰエピタキシャル層４０２との間の接合４１４がアバランシェ現象を起こして、アバランシェ増幅層として機能するようになっている。したがって、このＳＰＡＤ４００では、Ｎウェル４０８だけでなく、Ｐ型エピタキシャル基板４０１の基板部分（Ｐ基板）４０１ＢとＰエピタキシャル層４０２も、光検知領域として機能する。したがって、侵入長の長い赤外光の寄与を取り込むことができ、光感度を高くできる。
【００１０】
しかしながら、このＳＰＡＤ４００を製造する際に、Ｐエピタキシャル層４０２の厚みが１０％程度ばらつくため、深いＮウェル４０６とＰエピタキシャル層４０２との間の接合４１４の濃度がばらつく。つまり、Ｐエピタキシャル層４０２の厚みが厚いとＰエピタキシャル層４０２の濃度が薄くなり、Ｐエピタキシャル層４０２厚みが薄いとＰエピタキシャル層４０２の濃度が濃くなる。また、一般に、エピタキシャル成長装置によるエピタキシャル成長時の濃度ばらつきも大きい。これらの結果として、このＳＰＡＤ４００では、フォトン検出効率、つまり光感度がばらつくという問題がある。
【００１１】
同文献では、図１４に示すような構造をもつＳＰＡＤ（全体を符号４００Ａで示す。）も開示されている。このＳＰＡＤ４００Ａでは、図１２中の濃度勾配をもつＰエピタキシャル層４０２に代えて、均一な濃度をもつＰ基板４０１Ａが用いられている。また、Ｐ基板４０１Ａと深いＮウェル４０６との間にＰエンハンスメント注入層４０５が介挿されている。このＳＰＡＤ４００Ａでは、深いＮウェル４０６とＰエンハンスメント注入層４０５との間の接合４１４Ａ近傍がアバランシェ現象を起こして、アバランシェ増幅層として機能するようになっている。このＳＰＡＤ４００Ａでは、均一な濃度のＰ基板４０１Ａを用いているので、光感度のばらつきを抑制できる。
【００１２】
しかしながら、このＳＰＡＤ４００Ａでは、Ｐ−ウェル４２２とＰエンハンスメント注入層４０５とが大きく離間しているため、内部抵抗（特に、アノード抵抗）が高いという問題がある。このため、このＳＰＡＤ４００Ａをガイガーモードで動作させようとした場合、この高い内部抵抗がクエンチ抵抗として機能する。すなわち、このＳＰＡＤ４００Ａで光電変換によって生じたキャリアがアバランシェ増幅層（深いＮウェル４０６とＰエンハンスメント注入層４０５との間の接合４１４Ａ近傍）でアバランシェ増幅されたとしても、内部抵抗（特に、アノード抵抗）での電圧降下が大きいため、接合４１４Ａ近傍で３×１０５［Ｖ／ｃｍ］以上の電界強度を確保できなくなる。このため、電流を一定以上増幅できない、つまり、最大増幅電流を大きくできないという問題がある。
【００１３】
そこで、この発明の課題は、光感度が安定して高く、しかも、内部抵抗が低くて最大増幅電流を大きくできるアバランシェフォトダイオードを提供することにある。
【課題を解決するための手段】
【００１４】
上記課題を解決するため、この発明のアバランシェフォトダイオードは、
第１導電型で均一な不純物濃度をもつ基板半導体層の内部に、横方向に関して予め定められた領域を占めるように形成された上記第１導電型の第１半導体層と、
上記基板半導体層内で上記第１半導体層上に接して形成され、上記第１導電型とは反対の第２導電型の第２半導体層と、
上記基板半導体層内で上記第２半導体層上に接して形成され、上記第２半導体層の不純物濃度よりも低濃度の上記第２導電型の第３半導体層と、
上記第３半導体層のうちの浅い部分に形成され、上記第３半導体層の不純物濃度よりも高濃度の上記第２導電型の第４半導体層と、
上記基板半導体層内で横方向に関して上記第３半導体層から離れた位置に形成された上記第１導電型の第５半導体層と、
上記第５半導体層のうちの浅い部分に形成され、上記第５半導体層の不純物濃度よりも高濃度の上記第１導電型の第６半導体層と、
上記第４半導体層と電気的に接続された第１コンタクトと、
上記第６半導体層と電気的に接続された第２コンタクトと
を備え、
上記第２半導体層と上記第５半導体層の直下にそれぞれ上記第１半導体層が接しており、上記第１半導体層と上記第２半導体層との間の接合でアバランシェ現象を起こすことを特徴とする。
【発明の効果】
【００１５】
この発明のアバランシェフォトダイオードによれば、光感度が安定して高く、しかも、内部抵抗が低くて最大増幅電流を大きくできる。
【図面の簡単な説明】
【００１６】
【図１】この発明の第１実施形態に係るアバランシェフォトダイオードの構成を示す断面図である。
【図２】アバランシェフォトダイオードが使用されるときの一般的な回路構成を示す図である。
【図３】アバランシェフォトダイオードのカソード端子とアノード端子との間に加わる電圧Ｖと、回路を流れる電流Ｉとの関係を模式的に示す図である。
【図４】図４Ａは、クエンチ抵抗が大きすぎる場合に、入力信号無し状態でパルス入力があったときの、アバランシェフォトダイオードＡＰＤの出力の時間経過を観察した結果を示す図である。図４Ｂは、クエンチ抵抗が適切である場合に、入力信号無し状態でパルス入力があったときの、アバランシェフォトダイオードＡＰＤの出力の時間経過を観察した結果を示す図である。
【図５】図５（Ａ）、図５（Ｂ）は、それぞれ図１中のＹ−Ｙ′線、Ｘ−Ｘ′線に沿って電界強度分布を確認した結果を示す図である。
【図６】この発明の第２実施形態に係るアバランシェフォトダイオードの構成を示す断面図である。
【図７】この発明の第３実施形態に係るアバランシェフォトダイオードの構成を示す断面図である。を示す図である。
【図８】本出願人が先に提案した、ＰＡＤの構造を示す図である。
【図９】図８のＳＰＡＤによるアバランシェ増幅の動作を模式的に説明する図である。
【図１０】図８のＳＰＡＤの深さ方向の濃度プロファイルを示す図である。
【図１１】シリコン中に入射した波長λ＝９４０ｎｍの光の吸収率の深さ依存性を示す図である。
【図１２】公知の別のＳＰＡＤの構造を示す図である。
【図１３】図１２のＳＰＡＤによるアバランシェ増幅の動作を模式的に説明する図である。
【図１４】公知のさらに別のＳＰＡＤの構造を示す図である。
【発明を実施するための形態】
【００１７】
以下、この発明の実施の形態を、図面を参照しながら詳細に説明する。なお、図面において、同一の参照符号は、同一部分または相当部分を表すものである。また、長さ、幅、厚さ、深さ等の図面上の寸法は、図面の明瞭化と簡略化のために実際の尺度から適宜変更されており、実際の相対寸法を表してはいない。また、Ｐ型が第１導電型、Ｎ型が第２導電型にそれぞれ相当する。各部の名称が含む「Ｐ」、「Ｎ」は、それぞれその部分がＰ型、Ｎ型であることを意味する。
【００１８】
〔第１実施形態〕
（アバランシェフォトダイオードの構成）
図１は、この発明の第１実施形態に係るアバランシェフォトダイオード（ＳＰＡＤ）９０の断面構造を示している。このＳＰＡＤ９０は、基板半導体層としての均一な不純物濃度（比抵抗１０Ω・ｃｍ程度）をもつＰ基板（シリコン基板）１０を備えている。このＰ基板１０の内部（深さ２μｍ程度）に、横方向に広がった予め定められた領域を占めるように形成された第１半導体層としてのＰ＋エンハンスメント層（不純物濃度１×１０１７ｃｍ−３程度）１１と、このＰ＋エンハンスメント層１１上に接して形成された第２半導体層としてのＮ＋層（不純物濃度２×１０１７ｃｍ−３程度）１２と、このＮ＋層１２に接して形成され、Ｎ＋層１２の不純物濃度よりも低濃度の第３半導体層としてのＮウェル（深さ２μｍ程度、不純物濃度３×１０１６ｃｍ−３程度）１３と、このＮウェル１３のうちの浅い部分に形成され、Ｎウェル１３の不純物濃度よりも高濃度の第４半導体層としてのＮ＋層（不純物濃度１×１０２１ｃｍ−３程度）１４と、Ｐ基板１０内で横方向に関してＮウェル１３から離れた位置に形成された第５半導体層としてのＰウェル（深さ２μｍ程度、不純物濃度３×１０１６ｃｍ−３程度）１５と、このＰウェル１５のうち浅い部分に形成された第６半導体層Ｐ＋層（不純物濃度１×１０２１ｃｍ−３程度）１６とを備えている。Ｐウェル１５は、Ｐ基板１０内で横方向に関してＮウェル１３を距離ｄ１（約２μｍ程度）だけ離間して取り囲むように環状に配置されている。Ｐ基板１０内で横方向に関してＮウェル１３とＰウェル１５との間には、Ｐ基板１０の不純物濃度と同濃度のノンドープ領域１０ａが存在する。Ｐウェル１５の表面部分の両側（内周側と外周側）に沿って、素子分離のための埋込酸化膜からなるシャロートレンチ分離領域（ＳＴＩ；Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）２１が形成されている。このＳＴＩ１２は、横方向に関して距離ｄ１′（約１．６μｍ程度）だけＮウェル１３から離間している。Ｎ＋層１４、Ｐ＋層１６上には、それぞれオーミック接触する第１コンタクトとしてのカソードコンタクト電極（アルミニウム）３１、第２コンタクトとしてのアノードコンタクト電極（アルミニウム）３２が設けられている。また、Ｐ基板１０上には、シリコン酸化膜（ＳｉＯ２）２２、ポリシリコン電極３３、シリコン窒化膜（Ｓｉ３Ｎ４）２３、層間絶縁膜２４、斜光膜（ＡｌＣｕ）２５、シリコン酸化膜（ＳｉＯ２）２６、シリコン窒化膜（Ｓｉ３Ｎ４）２７がこの順に積層されている。
【００１９】
この例では、Ｐ＋エンハンスメント層１１のうちＮ＋層１２の直下に存在する第１部分１１ａとＰウェル１５の直下に存在する第２部分１１ｂとは、ノンドープ領域１０ａの直下に存在する第３部分１１ｃを介して横方向に関して連なっている。
【００２０】
（製造方法）
このＳＰＡＤ９０は、ＣＭＯＳプロセスへＳＰＡＤプロセスをインテグレーションしたプロセスによって、例えば次のようにして製造される。まず、シャロートレンチ分離領域（ＳＴＩ）２１を所定の位置に形成する。Ｐ基板１０の内部に、イオン注入および熱拡散によって、Ｐウェル１５、Ｎウェル１３を形成する。次に、例えばボロンをイオン注入してＰ＋エンハンスメント層１１を形成するとともに、例えばリンをイオン注入してＮ＋層１２を形成する。このとき、Ｎ＋層１２とＰウェル１５の直下にＰ＋エンハンスメント層１１が接する深さ位置となるように、イオン注入のエネルギを設定する。さらに、熱拡散によって、Ｐ＋層１６、Ｎ＋層１４を形成する。続いて、この後、公知のＣＭＯＳプロセスによって、残りの要素２２〜２７、３１〜３３を形成する。
ここでＳＴＩは、後のウェル形成においてＰウェル側にのみ形成し、Ｎウェル側には形成しない。これは、ＳＴＩはＳｉ−ＳｉＯ２ダングリングボンドが多いこと、ＳＴＩ周囲には応力が加わり、シリコンが歪んでいることから、ノイズ源となる再結合中心が多いとかんがえられるため、電界の加わるＮウェル−バーチャルガードリング層（１０ａ）間の接合がＳＴＩに近づくと再結合した電子を取り込んで増幅してしまうため、ノイズが多くなってしまう。このため、上記接合をＳＴＩで分断しないようＳＴＩは接合のあるＮウェル側には配置せず、所定の距離を離して配置するのが望ましい。一方、接合の無いＰウェル側には、配置してもしなくても良いが、バーチャルガードリング層（１０ａ）の表面濃度を安定化させ、ＳＰＡＤが側面でブレークダウンするエッジブレイクダウンを防ぐためには、ゲートポリシリコン３３に自由に電位を与えることができるようにするため、ゲートポリシリコン層３３とＰウェル層間の耐圧を確保することが必要になる。このためには、少なくともＰウェル層とゲートポリシリコン層３３の間にはＳＴＩ層を入れる事でゲートポリシリコン層３３とＰウェルとの距離を離すことで耐圧確保する方が望ましい。
【００２１】
このＳＰＡＤ９０において、Ｐ＋エンハンスメント層１１、Ｐウェル１５およびＰ＋層１６はアノードとして機能し、Ｎ＋層１２、Ｎウェル１３およびＮ＋層１４はカソードとして機能する。
【００２２】
Ｐ＋エンハンスメント層１１の不純物濃度（１×１０１７ｃｍ−３程度）とＮ＋層１２の不純物濃度（２×１０１７ｃｍ−３程度）とは、Ｐ＋エンハンスメント層１１とＮ＋層１２との間の接合ＡＪで、空乏層の広がりを抑制して電界強度を高め、アバランシェ現象を起こすように設定されている。ここで、Ｐ＋エンハンスメント層の濃度は、Ｎ＋層の濃度より低く設定する方が望ましい。これは、表面側（Ｎ＋層側）の濃度が低いと、電界強度を上げていった場合に表面側へ空乏層が広がり、シリコン表面のダングリングボンド起因の再結合キャリアによるノイズが増加する恐れがある。それに対し、基板側の濃度（Ｐ＋エンハンスメント層）の濃度が低いと電界が増加した場合に表面側のキャリアの影響を受けないため、表面再結合キャリアによる影響を考慮する必要が無い。
【００２３】
（利点）
このＳＰＡＤ９０では、Ｐ基板１０の内部（深さ２μｍ程度）にアバランシェ現象を起こす接合ＡＪ（Ｐ＋エンハンスメント層１１とＮ＋層１２との間の接合）が存在する。これにより、Ｐ基板１０の内部（特に、Ｐ＋エンハンスメント層１１よりも下方の部分、および、Ｎウェル１３）で吸収した光による光キャリアがアバランシェに寄与して、フォトン検出効率が高まる。したがって、光感度が高くなる。
【００２４】
また、上述のように、Ｐ基板１０内で横方向に関してＮウェル１３とＰウェル１５の間には、Ｐ基板１０の不純物濃度と同濃度のノンドープ領域１０ａが存在する。このノンドープ領域１０ａはＰ＋エンハンスメント層１１やＰウェル１５より濃度が低いため、Ｎ＋層１２やＮウェル１３の側面の接合の濃度が下がり、それらの側面の電界が緩和される。これにより、Ｎ＋層１２やＮウェル１３の側面のみで電界が強くなる（特に、エッジブレイクダウンが起こる）のを避けて、アバランシェ現象を起こす接合ＡＪ（Ｐ＋エンハンスメント層１１とＮ＋層１２との間の接合）での電界を横方向に広げることができる。したがって、アバランシェ現象を起こす接合ＡＪの有効な面積を広く確保して、フォトン検出効率を高め、さらに光感度を高めることができる。
【００２５】
また、Ｐ基板１０は均一な不純物濃度をもつ。さらに、Ｐ＋エンハンスメント層１１およびＮ＋層１２は、イオン注入法によって、深さおよび濃度を制御して形成され得る。したがって、アバランシェ現象を起こす接合ＡＪ（Ｐ＋エンハンスメント層１１とＮ＋層１２との間の接合）の濃度ばらつきが小さくなり、製造ばらつきが小さくなる。したがって、アバランシェ現象を起こす接合ＡＪにおける電界強度は安定する。この結果、光感度が安定する。
【００２６】
また、この例では、Ｐ＋エンハンスメント層１１のうちＮ＋層１２の直下に存在する第１部分１１ａとＰウェル１５の直下に存在する第２部分１１ｂとは、ノンドープ領域１０ａの直下に存在する第３部分１１ｃを介して横方向に関して連なっている。Ｐ＋エンハンスメント層１１がＰ基板１０に比して低抵抗層となることから、アバランシェ現象を起こす接合ＡＪ（Ｐ＋エンハンスメント層１１とＮ＋層１２との間の接合）からＰ＋層１６までの経路（Ｐ＋エンハンスメント層１１とＰウェル１５を含む）の電気抵抗を大きく低減することができる。これにより、内部抵抗を低減して最大増幅電流を大きくすることができる。
【００２７】
また、Ｎウェル１３の側面とＰ基板１０（またはノンドープ領域１０ａ）との間には、接合１３Ｊが存在する。この接合１３Ｊ近傍は最も電界強度が高くなるため、その接合１３Ｊ近傍に欠陥が存在すると、欠陥（再結合中心）を介したキャリアが発生してその電界へ飛び込み、ノイズとなる。ここで、微細プロセスにおける素子分離のためのシャロートレンチ分離領域（ＳＴＩ）２１は、トレンチ形状に酸化膜を埋め込んだ構造となっている。このため、ＳＴＩ２１周辺には応力やダメージによる欠陥が多く存在する。そこで、このＳＰＡＤ９０では、上述のように、ＳＴＩ２１が、横方向に関して距離ｄ１′だけＮウェル１３から離間している。これにより、欠陥（再結合中心）を介したキャリア発生を抑制できる。これにより、動作時のノイズをさらに抑制することができる。一方、ＳＴＩ２１は、Ｐウェル１５の表面部分の内周（および外周）に沿って接して配置されている。したがって、Ｎウェル１３とＰウェル１５との間の耐圧（降伏電圧）を確保できる。
【００２８】
また、Ｎウェル１３とＰウェル１５との間のノンドープ領域１０ａ上には、シリコン酸化膜２２を介してポリシリコン電極３３が配置されている。このポリシリコン電極３３は、ＣＭＯＳプロセスのゲート電極工程を利用して製造される。このポリシリコン電極３３には、動作時にカソードコンタクト電極３１の電位と同電位が印加される。これにより、ノンドープ領域１０ａのシリコン酸化膜２２との界面がＮ反転し、空乏層が表面に沿って広がって、Ｐウェル１５の表面部分の内周に設けられたＳＴＩ２１へつながってしまうような事態を防止している。したがって、Ｎウェル１３とＰウェル１５との間の耐圧（降伏電圧）をより確実に確保できる。
【００２９】
（アバランシェ増幅の動作）
次に、このＳＰＡＤ９０のアバランシェ増幅の動作について、より詳細に説明する。このＳＰＡＤ９０の動作時には、カソードコンタクト電極３１に定電圧（例えば、１０−３０Ｖ程度）が印加される。これとともに、カソードコンタクト電極３１は信号ラインに接続される。また、Ｐ基板１０は、接地電位とされる。これにより、カソードとして機能するＮ＋層１２、Ｎウェル１３、Ｎ＋層１４と、アノードとして機能するＰ＋エンハンスメント層１１、Ｐウェル１５、Ｐ＋層１６との間に、上記定電圧が印加される。この結果、Ｐ＋エンハンスメント層１１とＮ＋層１２との間の接合ＡＪには３×１０５「Ｖ／ｃｍ］の電界が印加される。この時、Ｎウェル１３とＰウェル１５との間では、ノンドープ領域１０ａが空乏層を伸ばすクッションとなって、空乏層幅が大きく広がる。このため、Ｎ＋層−Ｐ＋エンハンスメント層間より電界強度が低くなる。一方、Ｐ＋エンハンスメント層１１とＮ＋層１２との間の接合ＡＪでは、それらの不純物得濃度が高く設定されているおかげで、空乏層の広がりが抑制されて電界強度が高まる。この結果、Ｐ＋エンハンスメント層１１とＮ＋層１２との間の接合ＡＪのみがアバランシェ増幅層として機能する。
【００３０】
実際に、図５（Ａ）、図５（Ｂ）は、それぞれ図１中のＹ−Ｙ′線、Ｘ−Ｘ′線に沿って電界強度分布を確認した結果を示している。これらの図５（Ａ）、図５（Ｂ）から分かるように、Ｙ−Ｙ′線上に存在する接合ＡＪでの電界強度ピークＥＡＪは、Ｘ−Ｘ′線上に存在する接合１３Ｊでの電界強度ピークＥ１３Ｊに比して、高くなっている。これは、上述のように、接合ＡＪ近傍での空乏層幅ＤＬＡＪが接合１３Ｊ近傍での空乏層幅ＤＬ１３Ｊに比して狭くなるように、Ｐ＋エンハンスメント層１１、Ｎ＋層１２の濃度および深さ位置が設計されているからである。また、図５（Ａ）、図５（Ｂ）から分かるように、Ｙ−Ｙ′線上に存在する接合ＡＪ近傍でのみ、電界強度が３×１０５［Ｖ／ｃｍ］を超えている。この結果、このＳＰＡＤ９０は、接合ＡＪ近傍でのみアバランシェ現象を起こして、ガイガーモードで動作する。Ｘ−Ｘ′線上に存在する接合１３Ｊは、アバランシェ現象を起こさないが、Ｐ＋エンハンスメント層１１とＮ＋層１２との間の接合ＡＪに均一に電界を加えるのに寄与する。
【００３１】
このＳＰＡＤ９０にフォトンが入射すると、Ｐ基板１０の内部（特に、Ｐ＋エンハンスメント層１１よりも下方の部分、および、Ｎウェル１３）がいずれも光検知領域として機能し、光を吸収してキャリアを発生する。この光吸収によるキャリアは電界に引っ張られてＰ＋エンハンスメント層１１とＮ＋層１２との間の接合ＡＪへ移動する。この接合ＡＪには、上述のように３×１０５［Ｖ／ｃｍ］以上の電界が加えられている。したがって、この接合ＡＪ近傍で、アバランシェ増幅によって、キャリアが１０，０００倍以上に増幅される。つまり、フォトン１個の入射であっても、大きな出力信号として取り出すことができる。
【００３２】
また、上述のように、このＳＰＡＤ９０では、Ｐ＋エンハンスメント層１１のうちＮ＋層１２の直下に存在する第１部分１１ａとＰウェル１５の直下に存在する第２部分１１ｂとは、ノンドープ領域１０ａの直下に存在する第３部分１１ｃを介して横方向に関して連なっている。Ｐ＋エンハンスメント層１１がＰ基板１０に比して低抵抗層となることから、アバランシェ現象を起こす接合ＡＪ（Ｐ＋エンハンスメント層１１とＮ＋層１２との間の接合）からＰ＋層１６までの経路（Ｐ＋エンハンスメント層１１とＰウェル１５を含む）の電気抵抗を大きく低減することができる。これにより、内部抵抗を低減して最大増幅電流を大きくすることができる。次に、この効果について、図２〜図４を用いて、より詳細に説明する。
【００３３】
図２は、アバランシェフォトダイオードＡＰＤ（ＳＰＡＤ９０を含む。）が使用されるときの一般的な回路構成を例示している。この回路では、アバランシェフォトダイオードＡＰＤとクエンチ抵抗としての抵抗Ｒとが直列に接続され、その直列接続体に対して直流電源Ｖａが接続されている。詳しくは、アバランシェフォトダイオードＡＰＤのアノード端子Ｃに抵抗Ｒの一端が接続されている。抵抗Ｒの他端Ａに直流電源Ｖａの負極が接続されている。アバランシェフォトダイオードＡＰＤのカソード端子Ｂに直流電源Ｖａの正極が接続されている。
【００３４】
図３は、図２中のアバランシェフォトダイオードＡＰＤのカソード端子Ｂとアノード端子Ｃとの間に加わる電圧Ｖと、回路を流れる電流Ｉとの関係を模式的に示している。横軸（電圧軸）におけるＶＢＤは、アバランシェフォトダイオードＡＰＤの降伏電圧を表している。図３において、Ｖ＜ＶＢＤの場合（例えばＶ＝Ｖｏの場合）は、リニアモードと呼ばれ、アバランシェフォトダイオードＡＰＤは、受光量に対して正の相関をもって出力電流が変動する。入力信号無し状態で、アバランシェフォトダイオードＡＰＤに加わる電圧Ｖを増加させると、矢印Ｓ１で示すように、Ｖ＝Ｖａまで状態が変化する。入力信号無しであれば、出力信号は発生しない。ここでフォトンのような微小な光信号が入力されると、入力信号は増幅されて、矢印Ｓ２（Ａｖａｌａｎｃｈｅ）で示すように、一旦オン（ＯＮ）状態まで電流Ｉが増加して出力信号が得られる。ただし、直ちに図２中の抵抗（クエンチ抵抗）Ｒに電圧が降下して、矢印Ｓ３（Ｑｕｅｎｃｈｉｎｇ）で示すように、アバランシェフォトダイオードＡＰＤに加わる電圧Ｖが減少する（この例では、Ｖ＝Ｖｏ＜ＶＢＤになる。）。これにより、アバランシェフォトダイオードＡＰＤがリセット状態（Ｒｅｓｅｔ）まで戻る。このような一連の動き（Ｓ１〜Ｓ３）を繰り返すことで、入力信号に対して、出力信号が得られる（ガイガーモードの動作）。なお、アバランシェフォトダイオードＡＰＤは、単独（クエンチ抵抗無し）では、オン状態を維持し、リセット状態には戻らない。
【００３５】
従来例（図８と図１４のＳＰＡＤ）のようにＳＰＡＤの内部抵抗が大きい場合は、図３中に破線Ｇ０で示すように、最大増幅電流が小さく抑制されてしまう。これに対して、本発明に従うＳＰＡＤ９０のようにＳＰＡＤの内部抵抗が小さい場合は、図３中に実線Ｇ１で示すように、最大増幅電流（オン状態の電流値）を大きくできる。
【００３６】
なお、図４Ａ、図４Ｂは、入力信号無し状態でパルス入力があったときの、アバランシェフォトダイオードＡＰＤの出力の時間経過を観察した結果を示している。図４Ａに示すように、クエンチ抵抗（抵抗Ｒ）が大きすぎると、最大増幅電流（パルス出力）の大きさＰ０が小さくなる。一方、図４Ｂに示すように、クエンチ抵抗（抵抗Ｒ）が適切であれば、最大増幅電流（パルス出力）の大きさＰ１が大きくなる。出力信号のベースラインＢＬと最大値（Ｐ１）との間に適切に閾値αを設定すれば、出力信号（パルス出力）の有り、無しを、「１」「０」の２値で判定することができる。
【００３７】
〔第２実施形態〕
図６は、この発明の第２実施形態に係るアバランシェフォトダイオード（ＳＰＡＤ）９０Ａの断面構造を示している。なお、図６において図１中の要素と同じ要素には同じ符号を付して、重複する説明を省略する。
【００３８】
このＳＰＡＤ９０Ａは、図１のＳＰＡＤ９０に対して、Ｐ＋エンハンスメント層１１ＡのうちＮ＋層１２の直下に存在する第１部分１１ａとＰウェル１５の直下に存在する第２部分１１ｂとは、横方向に関して距離ｄ２（２μｍ程度）だけ互いに離間している点が異なっている。このＳＰＡＤ９０Ａのその他の構成は、図１のＳＰＡＤ９０における構成と同じになっている。
【００３９】
このＳＰＡＤ９０Ａを製造する場合、Ｐ＋エンハンスメント層１１Ａをイオン注入によって形成する工程での注入マスクを、図１のＳＰＡＤ９０のＰ＋エンハンスメント層１１を形成するための注入マスクに対して変更する。これにより、Ｐ基板１０内で距離ｄ２の領域にイオン注入されるのを妨げる。このＳＰＡＤ９０Ａのその他の製造工程は、図１のＳＰＡＤ９０の製造工程と同じである。
【００４０】
このＳＰＡＤ９０Ａでは、Ｐ＋エンハンスメント層１１ＡのうちＮ＋層１２の直下に存在する第１部分とＰウェル１５の直下に存在する第２部分との間に、高濃度（Ｐ＋）層が存在しない。この構成では、このアバランシェフォトダイオードの製造段階で、Ｎウェル１３とＰウェル１５との間の領域（ノンドープ領域１０ａとなる領域）へ下方から不純物が拡散して広がるのを防ぐことができる。したがって、製造されたＳＰＡＤ９０Ａでは、Ｎ＋層１２およびＮウェル１３の側面に強電界が加わることが無く、Ｐ＋エンハンスメント層１１ＡとＮ＋層１２との間の接合ＡＪに均一に電界を加えることが可能になる。これにより、動作時のノイズを抑制することができる。
【００４１】
〔第３実施形態〕
図７は、この発明の第３実施形態に係るアバランシェフォトダイオード（ＳＰＡＤ）９０Ｂの断面構造を示している。なお、図７において図１中の要素と同じ要素には同じ符号を付して、重複する説明を省略する。
【００４２】
このＳＰＡＤ９０Ｂは、図１のＳＰＡＤ９０のＰ基板１０に代えて、エピタキシャル基板１０Ｂを用いて構成された点が異なっている。エピタキシャル基板１０Ｂは、比抵抗０．１Ω・ｃｍに相当する均一な不純物濃度をもつＰ基板（シリコン）１０Ｂ−０上に、エピタキシャル成長法により、比抵抗１０Ω・ｃｍに相当する均一な不純物濃度をもつ厚さ５μｍのエピタキシャル層（シリコン）１０Ｂ−１を積層して構成されている。このＳＰＡＤ９０Ｂは、基板半導体層としてのエピタキシャル層１０Ｂ−１に作り込まれている。
【００４３】
このＳＰＡＤ９０Ｂが作り込まれたエピタキシャル層１０Ｂ−１は、欠陥が比較的少ない。したがって、欠陥（再結合中心として働く）を介したキャリア発生を抑制できる。これにより、動作時のノイズ（ダークカウントレート）をさらに抑制することができる。
【００４４】
また、通常のバルク基板（例えば、Ｐ基板１０）では、遅延キャリア、すなわち、基板内部（Ｐ＋エンハンスメント層１１よりも下方）で発生し、電界強度の強いＰ＋エンハンスメント層１１とＮ＋層１２との間の接合ＡＪへ到達までに時間のかかるキャリアが、応答速度を遅くするため、問題となる。しかし、上述のようなエピタキシャル基板１０Ｂでは、高濃度のＰ基板１０Ｂ−０で遅延キャリアを消滅させることができる。したがって、このＳＰＡＤ９０Ｂは、ＴＯＦセンサ等の高速応答が必要な用途に適する。
【００４５】
〔発明の概要〕
以上より明らかなように、この発明のアバランシェフォトダイオードは、
第１導電型で均一な不純物濃度をもつ基板半導体層の内部に、横方向に関して予め定められた領域を占めるように形成された上記第１導電型の第１半導体層と、
上記基板半導体層内で上記第１半導体層上に接して形成され、上記第１導電型とは反対の第２導電型の第２半導体層と、
上記基板半導体層内で上記第２半導体層上に接して形成され、上記第２半導体層の不純物濃度よりも低濃度の上記第２導電型の第３半導体層と、
上記第３半導体層のうちの浅い部分に形成され、上記第３半導体層の不純物濃度よりも高濃度の上記第２導電型の第４半導体層と、
上記基板半導体層内で横方向に関して上記第３半導体層から離れた位置に形成された上記第１導電型の第５半導体層と、
上記第５半導体層のうちの浅い部分に形成され、上記第５半導体層の不純物濃度よりも高濃度の上記第１導電型の第６半導体層と、
上記第４半導体層と電気的に接続された第１コンタクトと、
上記第６半導体層と電気的に接続された第２コンタクトと
を備え、
上記第２半導体層と上記第５半導体層の直下にそれぞれ上記第１半導体層が接しており、上記第１半導体層と上記第２半導体層との間の接合でアバランシェ現象を起こすことを特徴とする。
【００４６】
この発明のアバランシェフォトダイオードでは、基板半導体層の内部にアバランシェ現象を起こす接合（上記第１半導体層と上記第２半導体層との間の接合）が存在する。これにより、基板半導体層の内部で吸収した光による光キャリアがアバランシェに寄与して、フォトン検出効率が高まる。したがって、光感度が高くなる。
【００４７】
また、上記基板半導体層は均一な不純物濃度をもつ。さらに、上記第１半導体層および上記第２半導体層は、イオン注入法によって、濃度および深さ位置を制御して形成され得る。したがって、上記アバランシェ現象を起こす接合（上記第１半導体層と上記第２半導体層との間の接合）の濃度ばらつきが小さくなり、製造ばらつきが小さくなる。したがって、上記アバランシェ現象を起こす接合における電界強度は安定する。この結果、光感度が安定する。
【００４８】
また、上記第１半導体層が上記基板半導体層に比して低抵抗層となることから、上記アバランシェ現象を起こす接合（上記第１半導体層と上記第２半導体層との間の接合）から上記第６半導体層までの経路（第１半導体層と第５半導体層を含む）の電気抵抗を大きく低減することができる。これにより、内部抵抗を低減して最大増幅電流を大きくすることができる。
【００４９】
また、一実施形態のアバランシェフォトダイオードでは、上記基板半導体層内で横方向に関して上記第３半導体層と上記第５半導体層との間には、上記基板半導体層の不純物濃度と同濃度のノンドープ領域が存在することを特徴とする。
【００５０】
この一実施形態のアバランシェフォトダイオードでは、上記基板半導体層内で横方向に関して上記第３半導体層と上記第５半導体層の間には、上記基板半導体層の不純物濃度と同濃度のノンドープ領域が存在する。このノンドープ領域は上記第１半導体層や上記第５半導体層より濃度が低いため、上記第２半導体層や上記第３半導体層の側面の接合の濃度が下がり、上記側面の電界が緩和される。これにより、上記側面のみで電界が強くなる（特に、エッジブレイクダウンが起こる）のを避けて、上記アバランシェ現象を起こす接合（上記第１半導体層と上記第２半導体層との間の接合）での電界を横方向に広げることができる。したがって、上記アバランシェ現象を起こす接合の有効な面積を広く確保して、フォトン検出効率を高め、さらに光感度を高めることができる。
【００５１】
また、一実施形態のアバランシェフォトダイオードでは、上記第１半導体層のうち上記第２半導体層の直下に存在する第１部分と上記第５半導体層の直下に存在する第２部分とは、横方向に関して連なっていることを特徴とする。
【００５２】
この一実施形態のアバランシェフォトダイオードでは、上記第１半導体層のうち上記第２半導体層の直下に存在する第１部分と上記第５半導体層の直下に存在する第２部分とは、横方向に関して連なっている。したがって、横方向に関して上記第１半導体層がさらに低抵抗となって、上記アバランシェ現象を起こす接合（上記第１半導体層と上記第２半導体層との間の接合）から上記第６半導体層までの経路（第１半導体層と第５半導体層を含む）の電気抵抗をさらに大きく低減することができる。これにより、内部抵抗をさらに低減して最大増幅電流をさらに大きくすることができる。
【００５３】
また、一実施形態のアバランシェフォトダイオードでは、上記第１半導体層のうち上記第２半導体層の直下に存在する第１部分と上記第５半導体層の直下に存在する第２部分とは、横方向に関して互いに離間していることを特徴とする。
【００５４】
この一実施形態のアバランシェフォトダイオードでは、上記第１半導体層のうち上記第２半導体層の直下に存在する第１部分と上記第５半導体層の直下に存在する第２部分とは、横方向に関して互いに離間している。つまり、上記第１半導体層のうち上記第２半導体層の直下に存在する第１部分と上記第５半導体層の直下に存在する第２部分との間に、高濃度層が存在しない。この構成では、このアバランシェフォトダイオードの製造段階で、上記第３半導体層と上記第５半導体層との間の領域（ノンドープ領域となる領域）へ下方から不純物が拡散して広がるのを防ぐことができる。したがって、製造されたアバランシェフォトダイオードでは、上記第２半導体層および上記第３半導体層の側面に強電界が加わることが無く、上記第１半導体層と上記第２半導体層との間の接合に均一に電界を加えることが可能になる。これにより、動作時のノイズを抑制することができる。
【００５５】
一実施形態のアバランシェフォトダイオードでは、
上記第５半導体層は、上記基板半導体層内で横方向に関して上記第３半導体層を離間して取り囲むように配置され、
素子分離のためのシャロートレンチ分離領域が、上記第５半導体層の表面部分の内周および外周に沿って接して配置され、かつ、横方向に関して上記第３半導体層から離間していることを特徴とする。
【００５６】
上記第３半導体層の側面と上記基板半導体層（または上記ノンドープ領域）との間には、接合が存在する。この接合近傍は最も電界強度が高くなるため、その接合近傍に欠陥（再結合中心として働く）が存在すると、欠陥を介したキャリアが発生してその電界へ飛び込み、ノイズとなる。ここで、微細プロセスにおける素子分離のためのシャロートレンチ分離領域（Ｓａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）は、トレンチ形状に酸化膜を埋め込んだ構造となっており、上記シャロートレンチ分離領域周辺には応力やダメージによる欠陥が多く存在する。そこで、この一実施形態のアバランシェフォトダイオードでは、素子分離のためのシャロートレンチ分離領域が、横方向に関して上記第３半導体層から離間している。これにより、欠陥を介したキャリア発生を抑制できる。これにより、動作時のノイズをさらに抑制することができる。一方、上記シャロートレンチ分離領域は、上記第５半導体層の表面部分の内周（および外周）に沿って接して配置されている。したがって、上記第３半導体層と上記第５半導体層との間の耐圧（降伏電圧）を確保できる。
【００５７】
また、一実施形態のアバランシェフォトダイオードでは、上記基板半導体層はエピタキシャル基板のエピタキシャル層であることを特徴とする。
【００５８】
この一実施形態のアバランシェフォトダイオードでは、上記基板半導体層はエピタキシャル基板のエピタキシャル層であるから、欠陥が比較的少ない。したがって、欠陥を介したキャリア発生を抑制できる。これにより、動作時のノイズをさらに抑制することができる。
【００５９】
上の例では、基板半導体層をなすＰ基板１０、エピタキシャル基板１０Ｂのエピタキシャル層１０Ｂ−１は、それぞれシリコンであるものとしたが、これに限られるものではない。基板半導体層の材料は、ＳｉＣやＩｎＧａＡｓ等の化合物半導体であってもよい。
【００６０】
以上の実施形態は例示であり、この発明の範囲から離れることなく様々な変形が可能である。上述した複数の実施の形態は、それぞれ単独で成立し得るものであるが、実施の形態同士の組みあわせも可能である。また、異なる実施の形態の中の種々の特徴も、それぞれ単独で成立し得るものであるが、異なる実施の形態の中の特徴同士の組みあわせも可能である。
【符号の説明】
【００６１】
１０，１０Ｂ−０  Ｐ基板
１０Ｂ  エピタキシャル基板
１０Ｂ−１  エピタキシャル層
１１，１１Ａ  Ｐ＋エンハンスメント層
１２，１４  Ｎ＋層
１３  Ｎウェル
１５  Ｐウェル
１６  Ｐ＋層
２１  ＳＴＩ
３１  カソードコンタクト電極
３２  アノードコンタクト電極
【図１】
2020009790.tif 000003
【図２】
2020009790.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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