(57)【要約】【課題】多相コンバータにおけるサージ電圧の影響を抑制可能な技術を提供することを目的とする。【解決手段】半導体装置は、パワートランジスタＱ１，Ｑ２とそれぞれ接続された寄生インダクタンスＬ１，Ｌ２と、パワートランジスタＱ１，Ｑ２と寄生インダクタンスＬ１，Ｌ２とをそれぞれ接続する接続点Ｓ１，Ｓ２と接続され、パワートランジスタＱ１，Ｑ２を駆動する駆動回路ＤＲとを備える。駆動回路ＤＲは、パワートランジスタＱ１，Ｑ２の接続点Ｓ１，Ｓ２における基準電位を互いに絶縁する。【選択図】図４
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【特許請求の範囲】
【請求項１】
多相コンバータを構成し、それぞれが各相に対応する複数の半導体スイッチング素子と、
前記複数の半導体スイッチング素子とそれぞれ接続された複数の寄生インダクタンスと、
前記複数の半導体スイッチング素子と前記複数の寄生インダクタンスとをそれぞれ接続する複数の接続点と個別に接続され、前記複数の半導体スイッチング素子を駆動する駆動回路と
を備え、
前記駆動回路は、前記複数の半導体スイッチング素子の前記複数の接続点における基準電位を互いに絶縁する、半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記駆動回路は、
前記複数の半導体スイッチング素子の前記基準電位を互いに絶縁するｐｎ接合を含む、半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記駆動回路は、
前記複数の半導体スイッチング素子の前記基準電位を互いに絶縁する複数のマイクロトランスを含む、半導体装置。
【請求項４】
請求項１から請求項３のうちのいずれか１項に記載の半導体装置であって、
前記複数の半導体スイッチング素子を覆うパッケージをさらに備える、半導体装置。
【請求項５】
請求項１から請求項４のうちのいずれか１項に記載の半導体装置であって、
前記複数の半導体スイッチング素子は、ワイドバンドギャップ半導体を含む、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に多相コンバータに関する。
【背景技術】
【０００２】
従来、半導体装置について様々な技術が提案されている。例えば特許文献１には、サージ電圧を抑制可能なインバータが提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−０９２９８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら従来技術では、多相コンバータにおいて、一相のゲートに他相のサージ電圧が印加されることを抑制することができないので、誤動作が発生してしまう懸念があった。
【０００５】
そこで、本発明は、上記のような問題点を鑑みてなされたものであり、多相コンバータにおけるサージ電圧の影響を抑制可能な技術を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置は、多相コンバータを構成し、それぞれが各相に対応する複数の半導体スイッチング素子と、前記複数の半導体スイッチング素子とそれぞれ接続された複数の寄生インダクタンスと、前記複数の半導体スイッチング素子と前記複数の寄生インダクタンスとをそれぞれ接続する複数の接続点と接続され、前記複数の半導体スイッチング素子を駆動する駆動回路とを備え、前記駆動回路は、前記複数の接続点における前記複数の半導体スイッチング素子の基準電位を互いに絶縁する。
【発明の効果】
【０００７】
本発明によれば、駆動回路は、複数の接続点における複数の半導体スイッチング素子の基準電位を互いに絶縁するので、多相コンバータにおけるサージ電圧の影響を抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】第１関連半導体装置の構成を示す回路図である。
【図２】第２関連半導体装置の構成を示す回路図である。
【図３】実施の形態１に係る半導体装置を適用した回路の一例を示す回路図である。
【図４】実施の形態１に係る半導体装置の構成を示す回路図である。
【図５】実施の形態２に係る半導体装置の構成を示す回路図である。
【図６】変形例に係る半導体装置の構成を示す回路図である。
【発明を実施するための形態】
【０００９】
＜第１及び第２関連半導体装置＞
まず、本発明の実施の形態１に係る半導体装置について説明する前に、それと関連する第１及び第２半導体装置（以下、「第１及び第２関連半導体装置」と記す）について説明する。
【００１０】
図１は、第１関連半導体装置の構成を示す回路図である。図１の第１関連半導体装置は、多相コンバータを構成する。この第１関連半導体装置は、商用電源に接続された端子Ｒ，Ｓの交流電圧を、入力端子ＩＮ１，ＩＮ２の入力信号に基づいて制御することにより、所望の直流電圧を生成して端子Ｐ，Ｎから出力する。
【００１１】
図１の第１関連半導体装置は、複数の半導体スイッチング素子（パワートランジスタＱ１，Ｑ２）と、複数の寄生インダクタンス（寄生インダクタンスＬ１，Ｌ２）と、複数のダイオード（ダイオードＤ１，Ｄ２）と、駆動回路ＤＲとを備える。
【００１２】
パワートランジスタＱ１，Ｑ２は、多相コンバータの下アームを構成し、パワートランジスタＱ１，Ｑ２のそれぞれは各相に対応している。パワートランジスタＱ１，Ｑ２には、例えばＳｉ（珪素）からなるＭＯＳＦＥＴが用いられる。なお、パワートランジスタの数は、多相コンバータの相の数と同じであり、２つに限ったものではなく、３つ以上であってもよい。
【００１３】
パワートランジスタＱ１，Ｑ２のドレインは、端子Ｒ，Ｓとそれぞれ接続されている。また、パワートランジスタＱ１，Ｑ２のソースは、共通配線の寄生インダクタンスＬ１，Ｌ２を介して、端子Ｎ及び駆動回路ＤＲの端子ＧＮＤと接続されている。なお、端子ＧＮＤの電位は、接地電位に対応する。
【００１４】
駆動回路ＤＲの出力端子ＯＵＴ１，ＯＵＴ２は、パワートランジスタＱ１，Ｑ２のゲートと接続されており、駆動回路ＤＲは、入力端子ＩＮ１，ＩＮ２の入力信号に基づいてパワートランジスタＱ１，Ｑ２をオン及びオフする駆動が可能となっている。駆動回路ＤＲには、パワートランジスタＱ１，Ｑ２を駆動するための電源Ｖｃｃの電力が供給されている。駆動回路ＤＲには、例えばＬＶＩＣ（Low Voltage Integrated Circuit）が用いられる。
【００１５】
ダイオードＤ１，Ｄ２は、多相コンバータの上アームを構成する。ダイオードＤ１のアノードは端子Ｒ及びパワートランジスタＱ１のドレインと接続され、ダイオードＤ１のカソードは端子Ｐと接続されている。ダイオードＤ２のアノードは端子Ｓ及びパワートランジスタＱ２のドレインと接続され、ダイオードＤ２のカソードは端子Ｐと接続されている。
【００１６】
以上の構成において、パワートランジスタＱ１，Ｑ２が駆動（動作）する際には、駆動回路ＤＲの入力端子ＩＮ１，ＩＮ２に入力信号が入力され、駆動回路ＤＲが当該入力信号に基づき、出力端子ＯＵＴ１，ＯＵＴ２を介してパワートランジスタＱ１，Ｑ２のゲートの充放電を行う。このゲートの充放電は、出力端子ＯＵＴ１，ＯＵＴ２からパワートランジスタＱ１，Ｑ２を介して端子ＧＮＤへ流れるゲートチャージ電流によって行われる。この際、ゲートチャージ電流が流れる経路に共通配線の寄生インダクタンスＬ１，Ｌ２が存在するため、この寄生インダクタンスと駆動時のゲートチャージ電流の変化（ｄｉ／ｄｔ）とに基づいて誘起電圧が発生する。このため、ゲートの充放電の際には、誘起電圧がサージ電圧として、パワートランジスタＱ１，Ｑ２のゲートに印加される。これに対して、次に説明する第２関連半導体装置では、このサージ電圧を抑制することが可能となっている。
【００１７】
図２は、第２関連半導体装置の構成を示す回路図である。第２関連半導体装置では、パワートランジスタＱ１，Ｑ２のソースは、共通配線の寄生インダクタンスＬ１，Ｌ２を介さずに、駆動回路ＤＲの端子ＧＮＤと接続されている。このような構成によれば、ゲートチャージ電流が流れる経路の寄生インダクタンスを低減することができる。このため、パワートランジスタＱ１，Ｑ２のゲートに印加される誘起電圧、つまりサージ電圧を抑制することができる。
【００１８】
しかしながら、第２関連半導体装置では、各相のゲート駆動の基準電圧が同一となっている。このため、多相結線を有し、かつ、ゲート電圧がさらに大きくなる多相コンバータにおいては、各相のパワートランジスタのソース直近に接続された駆動回路ＤＲの端子ＧＮＤを介して、駆動相のパワートランジスタのサージ電圧が、非駆動相のパワートランジスタのゲートに印加される。この結果、非駆動相のパワートランジスタのゲートに不要な電圧が印加されるため、誤動作の発生が懸念される。このようなサージ電圧の影響を抑制するためには、ゲートに逆バイアスを印加するための電源、または、サージ電圧の影響を抑制するためのフィルタ回路などを設ける必要がある。これに対して、次に説明する本実施の形態１に係る半導体装置では、簡易な構成で多相コンバータにおけるサージ電圧の影響を抑制することが可能となっている。
【００１９】
＜実施の形態１＞
図３は、本実施の形態１に係る半導体装置を適用した回路の一例を示す回路図である。以下、本実施の形態１に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
【００２０】
本実施の形態１に係る半導体装置は、コンバータ１を構成しており、具体的には第１及び第２関連半導体装置と同様に多相コンバータを構成する。コンバータ１は、商用電源２の交流電圧を所望の直流電圧に変換し、コンデンサＣ１を介して当該直流電圧をインバータ３に出力する。インバータ３は、入力された直流電圧を所望の交流電圧に変換し、当該交流電圧を負荷４に出力する。なお、図３は一例であり、本実施の形態１に係る半導体装置は、図３の回路以外の回路に適用されてもよい。
【００２１】
図４は、本実施の形態１に係る半導体装置の構成を示す回路図である。本実施の形態１に係る半導体装置は、第１及び第２関連半導体装置と同様に、商用電源に接続された端子Ｒ，Ｓの交流電圧を、入力端子ＩＮ１，ＩＮ２の入力信号に基づいて制御することにより、所望の直流電圧を生成して端子Ｐ，Ｎから出力する。
【００２２】
パワートランジスタＱ１，Ｑ２、寄生インダクタンスＬ１，Ｌ２、及び、ダイオードＤ１，Ｄ２は、第１及び第２関連半導体装置のパワートランジスタＱ１，Ｑ２、寄生インダクタンスＬ１，Ｌ２、及び、ダイオードＤ１，Ｄ２と同様である。
【００２３】
駆動回路ＤＲは、第１及び第２関連半導体装置と同様に、パワートランジスタＱ１，Ｑ２を駆動する。駆動回路ＤＲには、例えばＨＶＩＣ（High Voltage Integrated Circuit）またはＬＶＩＣなどが用いられる。
【００２４】
本実施の形態１に係る駆動回路ＤＲは、パワートランジスタＱ１，Ｑ２と寄生インダクタンスＬ１，Ｌ２とをそれぞれ接続する接続点Ｓ１，Ｓ２と個別に接続されている。図３の例では、駆動回路ＤＲの端子ＶＳ１は、パワートランジスタＱ２のソース直近に設けられた接続点Ｓ２と接続されずに、パワートランジスタＱ１のソース直近に設けられた接続点Ｓ１と接続されている。そして、駆動回路ＤＲの端子ＶＳ２は、接続点Ｓ１と接続されずに接続点Ｓ２と接続されている。
【００２５】
また、本実施の形態１に係る駆動回路ＤＲは、パワートランジスタＱ１，Ｑ２の複数の接続点（接続点Ｓ１，Ｓ２）における基準電位を互いに絶縁する。ここでは、駆動回路ＤＲは、パワートランジスタＱ１，Ｑ２の基準電位を接合分離によって互いに絶縁するｐｎ接合を含んでおり、各相の端子ＶＳ１，ＶＳ２及びゲートに出力する端子（ＯＵＴ１，ＯＵＴ２）は、駆動回路ＤＲによって互いに絶縁されている。
【００２６】
＜動作＞
例えばパワートランジスタＱ１をスイッチング動作させた場合、上述したように、パワートランジスタＱ１に発生するゲートチャージ電流の変化（ｄｉ／ｄｔ）と寄生インダクタンスＬ１とによって、サージ電圧が発生する。ここで本実施の形態１に係る半導体装置では、駆動回路ＤＲによって、パワートランジスタＱ１，Ｑ２の基準電位が互いに絶縁される。このため、端子ＶＳ１と端子ＶＳ２との間の電流を遮断することができ、パワートランジスタＱ１動作時に発生するサージ電圧によるパワートランジスタＱ２のゲート電圧への影響を抑制することができる。この結果、パワートランジスタＱ２のゲート電圧における不要な変動を抑制することができ、当該変動による誤動作を抑制することができる。
【００２７】
＜実施の形態１のまとめ＞
以上のような本実施の形態１に係る半導体装置によれば、駆動相のパワートランジスタのサージ電圧による非駆動相のパワートランジスタへの影響を抑制することができるので、ゲートの誤動作を抑制することができる。また、ゲートに逆バイアスを印加するための電源、または、サージ電圧の影響を抑制するためのフィルタ回路などを設けなくても、以上のような効果が得られる。このため、電源の個数の削減化、及び、回路設計の容易化、ひいてはスイッチングスピードの高速化なども期待できる。
【００２８】
＜実施の形態２＞
図５は、本実施の形態２に係る半導体装置の構成を示す回路図である。以下、本実施の形態２に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
【００２９】
実施の形態１に係る駆動回路ＤＲは、パワートランジスタＱ１，Ｑ２の基準電位を接合分離によって互いに絶縁するｐｎ接合を含んでいた。これに対して本実施の形態２に係る駆動回路ＤＲは、複数のゲートドライバ（ゲートドライバ１１ａ，１１ｂ）と、複数のマイクロトランス（マイクロトランス１２ａ，１２ｂ）とを含んでいる。
【００３０】
ゲートドライバ１１ａ，１１ｂは、パワートランジスタＱ１，Ｑ２に対応して設けられ、パワートランジスタＱ１，Ｑ２のゲートを駆動する。マイクロトランス１２ａ，１２ｂは、パワートランジスタＱ１，Ｑ２に対応して設けられ、ゲートドライバ１１ａ，１１ｂに電力を供給するとともに、パワートランジスタＱ１，Ｑ２の基準電位を互いに絶縁する。
【００３１】
以上のような本実施の形態２に係る半導体装置によれば、実施の形態１と同様の効果を得ることができる。
【００３２】
＜変形例＞
図６は、実施の形態１の変形例に係る半導体装置の構成を示す回路図である。図６の半導体装置は、実施の形態１のパワートランジスタＱ１，Ｑ２、寄生インダクタンスＬ１，Ｌ２、ダイオードＤ１，Ｄ２、及び、駆動回路ＤＲを覆うパッケージ１６を備える。このような構成おいても、実施の形態１と同様の効果を得ることができる。なお、図示しないが、実施の形態２にも同様のパッケージが追加されてもよい。
【００３３】
また、実施の形態１，２では、第１及び第２関連半導体装置と同様にパワートランジスタＱ１，Ｑ２は、Ｓｉからなるものとして説明した。しかしながら、パワートランジスタＱ１，Ｑ２は、Ｓｉに比べてバンドギャップが大きいワイドバンドギャップ半導体によって構成されてもよい。ワイドバンドギャップ半導体には、例えば、炭化珪素、窒化ガリウム系材料又はダイヤモンドが含まれる。このような構成によれば、パワートランジスタのスイッチング速度を早くすることができる。スイッチング速度を早くするとサージ電圧が高くなるが、実施の形態１，２の構成によれば、上述したようにサージ電圧の影響を抑制することができる。このため、実施の形態１，２の構成によれば、ワイドバンドギャップ半導体の適用が容易となる。
【００３４】
なお、本発明は、その発明の範囲内において、各実施の形態及び各変形例を自由に組み合わせたり、各実施の形態及び各変形例を適宜、変形、省略したりすることが可能である。
【符号の説明】
【００３５】
Ｑ１，Ｑ２  パワートランジスタ、Ｌ１，Ｌ２  寄生インダクタンス、ＤＲ  駆動回路、Ｓ１，Ｓ２  接続点、１２ａ，１２ｂ  マイクロトランス、１６  パッケージ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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