(57)【要約】【課題】  不揮発性メモリ装置のデータ格納方法において、不揮発性メモリ装置は、複数のメモリセルが垂直方向に各々配置される複数のセルストリングを含む。【解決手段】  本方法では、複数のワードラインのうちの１つと連結されるプログラム対象ページを物理的に隣接しないメモリセルを各々含む複数のサブページに分割し、複数のサブページの各々に対して順次にプログラム動作を遂行し、複数のサブページを含むプログラム対象ページに対して全体的にプログラム検証動作を遂行する。【選択図】      図１
2020009516.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルが垂直方向に各々配置される複数のセルストリングを含む不揮発性メモリ装置のデータ格納方法であって、
複数のワードラインのうちの１つと連結されるプログラム対象ページを、物理的に隣接しないメモリセルを各々含む複数のサブページへと分割するステップと、
前記複数のサブページの各々に対して、順次にプログラム動作を遂行するステップと、
前記複数のサブページを含む前記プログラム対象ページに対して、全体的にプログラム検証動作を遂行するステップと、を含む、
方法。
【請求項２】
前記複数のサブページの各々に対して、順次に前記プログラム動作を遂行するステップは、
プログラム電圧を設定するステップと、
前記複数のサブページのうちの１つを選択するステップと、
前記選択されたサブページと連結されたビットラインに前記プログラム電圧を印加するステップと、を含む、
ことを特徴とする、請求項１に記載の方法。
【請求項３】
前記複数のサブページのうちの１つを選択するステップ及び前記選択されたサブページと連結された前記ビットラインに前記プログラム電圧を印加するステップは、前記複数のサブページ全てに対して遂行されるまで反復される、
ことを特徴とする、請求項２に記載の方法。
【請求項４】
前記プログラム検証動作の結果に基づいて、前記プログラム対象ページがプログラムフェイル（fail）状態と判断された場合に、
前記プログラム電圧を再設定し、前記再設定されたプログラム電圧に基づいて前記複数のサブページの各々に対して順次に前記プログラム動作がまた遂行される、
ことを特徴とする、請求項２に記載の方法。
【請求項５】
前記複数のセルストリングの各々は、
ビットライン及びストリング選択ラインと連結されるストリング選択トランジスタと、
前記ストリング選択トランジスタと共通ソースラインとの間に前記垂直方向に配置され、前記複数のワードラインと連結されるメモリセルと、
前記垂直方向に積層される前記ストリング選択ライン及び前記複数のワードラインを貫通して形成され、抵抗性フィルム、前記抵抗性フィルムを囲むチャンネル膜、及び前記チャンネル膜を囲む絶縁フィルムを含むチャンネル構造物と、を含む、
ことを特徴とする、請求項１乃至４いずれか一項に記載の方法。
【請求項６】
前記プログラム対象ページは、第１乃至第Ｎビットライン（Ｎは、２以上の自然数）と連結され、
前記複数のサブページは、第１乃至第Ｍサブページ（Ｍは、２以上の自然数）を含み、
前記第１サブページに含まれるメモリセルは、前記第１乃至第Ｎビットラインのうち、（Ｋ＊Ｍ＋１）番目ビットライン（Ｋは、０以上Ｎ／Ｍ未満の自然数）と連結される、
ことを特徴とする、請求項１乃至５いずれか一項に記載の方法。
【請求項７】
前記複数のサブページの個数は、前記不揮発性メモリ装置のピーク制限電流に基づいて決定される、
ことを特徴とする、請求項１乃至６いずれか一項に記載の方法。
【請求項８】
複数のメモリセルが垂直方向に各々配置される複数のセルストリングを含む不揮発性メモリ装置のデータ消去方法であって、
複数のワードラインのうちの少なくとも１つと連結される消去対象ブロックを、物理的に隣接しないメモリセルを各々含む複数のサブブロックへと分割するステップと、
前記複数のサブブロックの各々に対して、順次に消去動作を遂行するステップと、
前記複数のサブブロックを含む前記消去対象ブロックに対して、全体的に消去検証動作を遂行するステップと、を含む、
方法。
【請求項９】
前記複数のサブブロックの各々に対して、順次に前記消去動作を遂行するステップは、
消去電圧を設定するステップと、
前記複数のサブブロックのうちの１つを選択するステップと、
前記選択されたサブブロックと連結されたビットラインに前記消去電圧を印加するステップと、を含む、
ことを特徴とする、請求項８に記載の方法。
【請求項１０】
前記複数のサブブロックのうちの１つを選択するステップ及び前記選択されたサブブロックと連結された前記ビットラインに前記消去電圧を印加するステップは、前記複数のサブブロック全てに対して遂行されるまで反復される、
ことを特徴とする、請求項９に記載の方法。
【請求項１１】
前記消去検証動作に基づいて、前記消去対象ブロックが消去フェイル（fail）状態と判断された場合に、
前記消去電圧を再設定し、前記再設定された消去電圧に基づいて前記複数のサブブロックの各々に対して順次に前記消去動作がまた遂行される、
ことを特徴とする、請求項９に記載の方法。
【請求項１２】
前記複数のセルストリングの各々は、
ビットライン及びストリング選択ラインと連結されるストリング選択トランジスタと、
前記ストリング選択トランジスタと共通ソースラインとの間に前記垂直方向に配置され、前記複数のワードラインと連結されるメモリセルと、
前記垂直方向に積層される前記ストリング選択ライン及び前記複数のワードラインを貫通して形成され、抵抗性フィルム、前記抵抗性フィルムを囲むチャンネル膜及び前記チャンネル膜を囲む絶縁フィルムを含むチャンネル構造物と、を含む、
ことを特徴とする、請求項８乃至１１いずれか一項に記載の方法。
【請求項１３】
前記消去対象ブロックは、第１乃至第Ｎビットライン（Ｎは、２以上の自然数）と連結され、
前記複数のサブブロックは、第１乃至第Ｐサブブロック（Ｐは、２以上の自然数）を含み、
前記第１サブブロックに含まれるメモリセルは、前記第１乃至第Ｎビットラインのうち、（Ｌ＊Ｐ＋１）番目のビットライン（Ｌは、０以上Ｎ／Ｐ未満の自然数）と連結される、
ことを特徴とする、請求項８乃至１２いずれか一項に記載の方法。
【請求項１４】
前記複数のサブブロックの個数は、前記不揮発性メモリ装置のピーク制限電流に基づいて決定される、
ことを特徴とする、請求項８乃至３１いずれか一項に記載の方法。
【請求項１５】
不揮発性メモリ装置であって、
垂直方向に形成される複数のセルストリングを含むメモリセルアレイを含み、
前記複数のセルストリングの各々は、
ビットライン及びストリング選択ラインと連結されるストリング選択トランジスタと、
前記ストリング選択トランジスタと共通ソースラインとの間に前記垂直方向に配置され、複数のワードラインと連結される複数のメモリセルと、
前記垂直方向に積層される前記ストリング選択ライン及び前記複数のワードラインを貫通して形成され、抵抗性フィルム、前記抵抗性フィルムを囲むチャンネル膜、及び前記チャンネル膜を囲む絶縁フィルムを含むチャンネル構造物、
を含む、装置。
【請求項１６】
前記装置は、さらに、
前記複数のワードラインのうちの１つと連結されるプログラム対象ページを物理的に隣接しないメモリセルを各々含む複数のサブページに分割し、
前記複数のサブページの各々に対して順次にプログラム動作を遂行し、
前記複数のサブページを含む前記プログラム対象ページに対して全体的にプログラム検証動作を遂行して、データ格納動作を遂行する、
制御回路、を含む、
ことを特徴とする、請求項１５に記載の装置。
【請求項１７】
前記制御回路は、
前記複数のワードラインのうちの少なくとも１つと連結される消去対象ブロックを物理的に隣接しないメモリセルを各々含む複数のサブブロックに分割し、
前記複数のサブブロックの各々に対して順次に消去動作を遂行し、
前記複数のサブブロックを含む前記消去対象ブロックに対して全体的に消去検証動作を遂行して、データ消去動作をさらに遂行する、
ことを特徴とする、請求項１６に記載の装置。
【請求項１８】
前記複数のサブページの個数と前記複数のサブブロックの個数は、同一である、
ことを特徴とする、請求項１７に記載の装置。
【請求項１９】
前記複数のサブページの個数と前記複数のサブブロックの個数は、互いに異なる、
ことを特徴とする、請求項１７に記載の装置。
【請求項２０】
前記複数のサブページの個数及び前記複数のサブブロックの個数は、前記不揮発性メモリ装置のピーク制限電流に基づいて決定される、
ことを特徴とする、請求項１７に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関する。より詳しくは、不揮発性メモリ装置のデータ格納方法及びデータ消去方法と、前記データ格納方法及びデータ消去方法を遂行する不揮発性メモリ装置とに関する。
【背景技術】
【０００２】
半導体メモリ装置は、電源供給が中断される時、格納されたデータを喪失するか否かによって揮発性メモリ装置（volatile  memory  device）と不揮発性メモリ装置（nonvolatile  memory  device）に区分できる。揮発性メモリ装置は読んで書く速度が速いが、電源供給が絶えれば格納された内容が消えてしまう短所がある。一方、不揮発性メモリ装置は電源供給が中断されてもその内容を保存する。したがって、不揮発性メモリ装置は電源が供給されるか否かに関わらず、保存されるべき内容を記憶させることに使われる。また、最近は半導体メモリ装置の集積度を向上させるために、メモリセルが３次元に積層される不揮発性メモリ装置が活発に研究されている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の一目的は、メモリセルが３次元に積層される不揮発性メモリ装置で効率よくデータを格納する方法を提供することにある。
【０００４】
本発明の他の目的は、メモリセルが３次元に積層される不揮発性メモリ装置で効率よくデータを消去する方法を提供することにある。
【０００５】
本発明の更に他の目的は、前記データ格納方法及び前記データ消去方法を遂行する不揮発性メモリ装置を提供することにある。
【課題を解決するための手段】
【０００６】
前記の一目的を達成するために、本発明の実施形態に従う不揮発性メモリ装置のデータ格納方法において、前記不揮発性メモリ装置は、複数のメモリセルが垂直方向に各々配置される複数のセルストリングを含む。複数のワードラインのうちの１つと連結されるプログラム対象ページを物理的に隣接しないメモリセルを各々含む複数のサブページに分割する。前記複数のサブページの各々に対して順次にプログラム動作を遂行する。前記複数のサブページを含む前記プログラム対象ページに対して全体的にプログラム検証動作を遂行する。
【０００７】
前記他の目的を達成するために、本発明の実施形態に従う不揮発性メモリ装置のデータ消去方法において、前記不揮発性メモリ装置は、複数のメモリセルが垂直方向に各々配置される複数のセルストリングを含む。複数のワードラインのうちの少なくとも１つと連結される消去対象ブロックを物理的に隣接しないメモリセルを各々含む複数のサブブロックに分割する。前記複数のサブブロックの各々に対して順次に消去動作を遂行する。前記複数のサブブロックを含む前記消去対象ブロックに対して全体的に消去検証動作を遂行する。
【０００８】
前記更に他の目的を達成するために、本発明の実施形態に従う不揮発性メモリ装置は、垂直方向に形成される複数のセルストリングを含むメモリセルアレイを含む。前記複数のセルストリングの各々は、ストリング選択トランジスタ、複数のメモリセル、及びチャンネル構造物を含む。前記ストリング選択トランジスタは、ビットライン及びストリング選択ラインと連結される。前記複数のメモリセルは、前記ストリング選択トランジスタと共通ソースラインとの間に前記垂直方向に配置され、複数のワードラインと連結される。前記チャンネル構造物は、前記垂直方向に積層される前記ストリング選択ライン及び前記複数のワードラインを貫通して形成され、抵抗性フィルム、前記抵抗性フィルムを囲むチャンネル膜、及び前記チャンネル膜を囲む絶縁フィルムを含む。
【発明の効果】
【０００９】
前記のような本発明の実施形態に従うデータ格納／消去方法及びこれを遂行する不揮発性メモリ装置では、抵抗性フィルムとチャンネル膜を組み合せた高密度のセルストリングを含む不揮発性メモリ装置において、プログラム対象ページまたは消去対象ブロックを複数のサブページまたは複数のサブブロックに分割し、サブページまたはサブブロック単位でプログラム／消去動作を順次に遂行し（即ち、並列遂行）、ページまたはブロック単位でプログラム／消去検証動作を一度に遂行することができる。したがって、ピーク消費電流を平均化または分散することができ、高集積化された不揮発性メモリ装置でデータ格納／消去動作を速く、かつ効果的に遂行することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に従う不揮発性メモリ装置のデータ格納方法を示すフローチャートである。
【図２】本発明の実施形態に従う不揮発性メモリ装置を示すブロック図である。
【図３】図２の不揮発性メモリ装置のメモリセルアレイに含まれるメモリブロックの一例を示す斜視図である。
【図４ａ】図３のメモリブロックに含まれるセルストリングの一例を示す断面図である。
【図４ｂ】図４ａを参照して説明されたセルストリングの等価回路を示す回路図である。
【図５ａ】図４ａ及び４ｂのセルストリングの動作を説明するための図である。
【図５ｂ】図４ａ及び４ｂのセルストリングの動作を説明するための図である。
【図６】図３を参照して説明されたメモリブロックの一例を示す等価回路図である。
【図７】図１の不揮発性メモリ装置のデータ格納方法の一例を示すフローチャートである。
【図８】図７の不揮発性メモリ装置のデータ格納方法を説明するための図である。
【図９】本発明の実施形態に従う不揮発性メモリ装置のデータ消去方法を示すフローチャートである。
【図１０】図９の不揮発性メモリ装置のデータ消去方法の一例を示すフローチャートである。
【図１１】図１０の不揮発性メモリ装置のデータ消去方法を説明するための図である。
【図１２】本発明の実施形態に従うメモリシステムを示すブロック図である。
【図１３】本発明の実施形態に従う不揮発性メモリ装置を含む格納装置を示すブロック図である。
【発明を実施するための形態】
【００１１】
以下に、添付した図面を参照して、本発明の好ましい実施形態をより詳細に説明する。図面上の同一な構成要素に対しては同一な参照符号を使用し、同一な構成要素に対して重複した説明は省略する。
【００１２】
図１は、本発明の実施形態に従う不揮発性メモリ装置のデータ格納方法を示すフローチャートである。
【００１３】
図１を参照すると、本発明の実施形態に従う不揮発性メモリ装置のデータ格納方法は、複数のメモリセルが垂直方向に各々配置される複数のセルストリングを含む不揮発性メモリ装置により遂行される。不揮発性メモリ装置の具体的な構造は、図２から図６を参照して詳細に後述する。
【００１４】
本発明の実施形態に従う不揮発性メモリ装置のデータ格納方法においては、プログラム対象ページを複数のサブページに分割する（ステップＳ１００）。前記不揮発性メモリ装置に含まれる前記複数のメモリセルは複数のワードラインと連結され、１つのワードラインと連結されるメモリセルが、１つのページ（page）を形成し、前記不揮発性メモリ装置は、ページ単位でデータ格納動作（即ち、データ書込動作）を遂行することができる。
【００１５】
前記プログラム対象ページは、前記複数のワードラインと連結された複数のページのうちの１つのワードラインと連結された１つのページであり得る。前記複数のサブページの各々は、物理的に隣接しない２つ以上のメモリセルを含むことができる。サブページは、プログラム対象メモリセルグループ（group）またはチャンク（chunk）と称することができる。前記プログラム対象ページ及び前記複数のサブページの構成に対しては図８を参照して後述する。
【００１６】
前記複数のサブページの各々に対して順次にプログラム動作を遂行する（ステップＳ２００）。言い換えると、サブページ単位で前記プログラム動作が遂行できる。
【００１７】
前記複数のサブページを含む前記プログラム対象ページに対して全体的にプログラム検証動作を遂行する（ステップＳ３００）。言い換えると、ページ単位で前記プログラム検証動作が遂行できる。
【００１８】
図２は、本発明の実施形態に従う不揮発性メモリ装置を示すブロック図である。
【００１９】
図２を参照すると、不揮発性メモリ装置１００は、メモリセルアレイ１１０、ロウデコーダ１２０、ページバッファ回路１３０、データ入出力回路１４０、電圧発生器１５０、及び制御回路１６０を含む。
【００２０】
メモリセルアレイ１１０は、複数のストリング選択ライン（ＳＳＬ）及び複数のワードライン（ＷＬ）を通じてロウデコーダ１２０と連結される。また、メモリセルアレイ１１０は、複数のビットライン（ＢＬ）を通じてページバッファ回路１３０と連結される。メモリセルアレイ１１０は、複数のワードライン（ＷＬ）及び複数のビットライン（ＢＬ）に連結される複数のメモリセルを含むことができる。メモリセルアレイ１１０は、各々メモリセルを含む複数のメモリブロック（ＢＬＫ１、ＢＬＫ２、．．．、ＢＬＫｚ）に区分できる。
【００２１】
一実施形態で、図３から図６を参照して後述するように、メモリセルアレイ１１０は基板上に３次元構造（または、垂直構造）で形成される３次元（three  dimensional）メモリセルアレイであり得る。この場合、メモリセルアレイ１１０は、互いに積層されて形成される複数のメモリセルを含むセルストリング、例えば垂直メモリセルストリングを含むことができる。
【００２２】
一実施形態で、図４ａ及び図４ｂを参照して後述するように、一般的なナンド（NAND）フラッシュメモリ装置とは異なり、メモリセルアレイ１１０とロウデコーダ１２０を連結する複数の接地選択ラインが存在しないことがある。
【００２３】
制御回路１６０は、メモリコントローラ（例えば、図１２のメモリコントローラ６００）からコマンド（ＣＭＤ）及びアドレス（ＡＤＤＲ）を受信し、コマンド（ＣＭＤ）及びアドレス（ＡＤＤＲ）に基づいて不揮発性メモリ装置１００の消去ループ、プログラムループ、及び読出動作を制御する。ここで、プログラムループは、プログラム動作とプログラム検証動作を含み、消去ループは、消去動作と消去検証動作を含むことができる。
【００２４】
図１を参照して前述したように、前記プログラム動作は、サブページ単位で遂行され、前記プログラム検証動作は、ページ単位で遂行できる。これと類似するように、図９を参照して後述するように、前記消去動作は、サブブロック単位で遂行され、前記消去検証動作はブロック単位で遂行できる。
【００２５】
例えば、制御回路１６０は、コマンド（ＣＭＤ）に基づいて電圧発生器１５０を制御するための制御信号（ＣＯＮ）及びページバッファ回路１３０を制御するための制御信号（ＰＢＣ）を発生し、アドレス（ＡＤＤＲ）に基づいてロウアドレス（Ｒ＿ＡＤＤＲ）及びコラムアドレス（Ｃ＿ＡＤＤＲ）を発生することができる。制御回路１６０は、ロウアドレス（Ｒ＿ＡＤＤＲ）をロウデコーダ１２０に提供し、コラムアドレス（Ｃ＿ＡＤＤＲ）をデータ入出力回路１４０に提供することができる。
【００２６】
また、制御回路１６０は、図１を参照して前述した本発明の実施形態に従うデータ格納方法及び／又は図９を参照して後述する本発明の実施形態に従うデータ消去方法を遂行するように、ロウデコーダ１２０、ページバッファ回路１３０、データ入出力回路１４０、及び電圧発生器１５０を制御することができる。
【００２７】
ロウデコーダ１２０は、複数のストリング選択ライン（ＳＳＬ）及び複数のワードライン（ＷＬ）を通じてメモリセルアレイ１１０と連結される。
【００２８】
例えば、消去／プログラム／読出動作時に、ロウデコーダ１２０は、ロウアドレス（Ｒ＿ＡＤＤＲ）に応答して、複数のワードライン（ＷＬ）のうちの少なくとも１つを選択ワードラインに決定し、複数のワードライン（ＷＬ）のうち、前記選択ワードラインを除外した残りのワードラインを非選択ワードラインに決定することができる。
【００２９】
また、消去／プログラム／読出動作時に、ロウデコーダ１２０は、ロウアドレス（Ｒ＿ＡＤＤＲ）に応答して、複数のストリング選択ライン（ＳＳＬ）のうちの少なくとも１つを選択ストリング選択ラインに決定し、残りのストリング選択ラインを非選択ストリング選択ラインに決定することができる。
【００３０】
電圧発生器１５０は、電源電圧（ＰＷＲ）及び制御信号（ＣＯＮ）に基づいて不揮発性メモリ装置１００の動作に必要なワードライン電圧（ＶＧ）及び／又はビットライン電圧を発生することができる。ワードライン電圧（ＶＧ）は、ロウデコーダ１２０を通じて複数のワードライン（ＷＬ）に印加され、前記ビットライン電圧は複数のビットライン（ＢＬ）に印加できる。
【００３１】
例えば、前記プログラム動作時に、電圧発生器１５０は、サブページ単位で前記選択ワードラインにオフ（off）電圧を印加し、前記非選択ワードラインにオン（on）電圧を印加し、前記ビットラインにプログラム電圧を印加することができる。前記プログラム検証動作時に、電圧発生器１５０は、ページ単位で前記選択ワードラインに前記オフ電圧を印加し、前記非選択ワードラインに前記オン電圧を印加し、前記ビットラインにプログラム検証電圧を印加することができる。
【００３２】
例えば、前記消去動作時に、電圧発生器１５０は、サブブロック単位で前記選択ワードラインに前記オフ電圧を印加し、前記非選択ワードラインに前記オン電圧を印加し、前記ビットラインに消去電圧を印加することができる。前記消去検証動作時に、電圧発生器１５０は、ブロック単位で前記選択ワードラインに前記オフ電圧を印加し、前記非選択ワードラインに前記オン電圧を印加し、前記ビットラインに消去検証電圧を印加することができる。
【００３３】
また、前記読出動作時に、電圧発生器１５０は、前記選択ワードラインに読出電圧を印加し、前記非選択ワードラインには読出パス電圧を印加することができる。
【００３４】
ページバッファ回路１３０は、複数のビットライン（ＢＬ）を通じてメモリセルアレイ１１０と連結できる。ページバッファ回路１３０は、複数のページバッファを含むことができる。一実施形態で、１つのページバッファに１つのビットラインが連結できる。他の実施形態で、１つのページバッファに２つ以上のビットラインが連結できる。
【００３５】
ページバッファ回路１３０は、メモリセルアレイ１１０にプログラムされる書込データ（ＤＡＴ）を格納するか、または、メモリセルアレイ１１０から感知された読出データ（ＤＡＴ）を格納することができる。即ち、ページバッファ回路１３０は不揮発性メモリ装置１００の動作モードによって書込ドライバーとして、または感知増幅器として動作することができる。
【００３６】
データ入出力回路１４０は、データライン（ＤＬ）を通じてページバッファ回路１３０と連結できる。データ入出力回路１４０は、コラムアドレス（Ｃ＿ＡＤＤＲ）に応答して、書込データ（ＤＡＴ）をページバッファ回路１３０を経てメモリセルアレイ１１０に提供するか、または、メモリセルアレイ１１０からページバッファ回路１３０を経て出力される読出データ（ＤＡＴ）を外部（例えば、図１２のメモリコントローラ６００）に提供することができる。
【００３７】
図３は、図２の不揮発性メモリ装置のメモリセルアレイに含まれるメモリブロックの一例を示す斜視図である。図４ａは、図３のメモリブロックに含まれるセルストリングの一例を示す断面図である。図４ｂは、図４ａを参照して説明されたセルストリングの等価回路を示す回路図である。
【００３８】
図３、図４ａ、及び図４ｂを参照すると、メモリブロック（ＢＬＫａ）は３次元構造または垂直構造で形成される複数のセルストリングを含む。メモリブロック（ＢＬＫａ）及び／又はセルストリング（ＣＳａ）は、複数の方向（Ｄ１、Ｄ２、Ｄ３）に沿って伸張及び積層された構造物を含む。
【００３９】
メモリブロック（ＢＬＫａ）を形成するためには、まず基板１０１が提供される。例えば、基板１０１はホウ素（Ｂ、boron）のようなＶ族元素が注入されて形成されたＰ−ウェルで形成できる。または、基板１０１はＮ−ウェル内に提供されるポケットＰ−ウェルで形成できる。以下、基板１０１は、Ｐ−ウェルであると仮定する。しかしながら、基板１０１はＰ−ウェルのみに限定されない。
【００４０】
基板１０１の内に、少なくとも１つのドーピング領域１０２が形成される。例えば、少なくとも１つのドーピング領域１０２は、基板１０１と相異なるＮ−タイプの導電体で形成できる。以下、少なくとも１つのドーピング領域１０２は、Ｎ−タイプを有すると仮定する。しかしながら、少なくとも１つのドーピング領域１０２は、Ｎ−タイプを有するもののみに限定されない。
【００４１】
少なくとも１つのドーピング領域１０２が形成された基板１０１上に、複数の絶縁物質１１１、１２１、１３１、１４１、１５１及び複数の第１導電物質２１１、２２１、２３１、２４１が、第３方向（Ｄ３）に沿って順次及び交互に提供される。例えば、複数の絶縁物質１１１、１２１、１３１、１４１、１５１は第３方向（Ｄ３）に沿って特定距離だけ離隔して形成され、隣接した２つの絶縁物質（例えば、１１１及び１２１）の間に１つの第１導電物質（例えば、２１１）が形成できる。例えば、複数の絶縁物質１１１、１２１、１３１、１４１、１５１は、シリコン酸化物（silicon  oxide）のような絶縁物質を含むことができる。例えば、複数の第１導電物質２１１、２２１、２３１、２４１は、ポリシリコンのような導電物質を含むことができる。
【００４２】
少なくとも１つのドーピング領域１０２が形成された基板１０１上に、第１及び第２方向（Ｄ１、Ｄ２）に沿って順次に配置され、第３方向（Ｄ３）に沿って複数の絶縁物質１１１、１２１、１３１、１４１、１５１及び複数の第１導電物質２１１、２２１、２３１、２４１を貫通する複数のフィラー１０３が形成される。例えば、複数のフィラー１０３は、複数の絶縁物質１１１、１２１、１３１、１４１、１５１及び複数の第１導電物質２１１、２２１、２３１、２４１の少なくとも一部を貫通して基板１０１と連結できる。１つのフィラー１０３が、１つのセルストリング（ＣＳａ）に対応することができる。
【００４３】
図３では複数の絶縁物質１１１、１２１、１３１、１４１、１５１及び複数の第１導電物質２１１、２２１、２３１、２４１が１つに形成されたことを図示したが、実施形態にしたがってセルストリング及び／又はメモリブロックに区分できるように、複数の絶縁物質１１１、１２１、１３１、１４１、１５１及び複数の第１導電物質２１１、２２１、２３１、２４１の少なくとも一部は除去できる。
【００４４】
一実施形態で、各フィラー１０３は複数の物質で構成できる。例えば、各フィラー１０３は、最も外郭の表面層１０４、表面層１０４の内側の第１内部層１０５、第１内部層１０５の内側の第２内部層１０６、及び第２内部層１０６の内側の第３内部層１０７を含むことができる。
【００４５】
各フィラー１０３の最も外郭の表面層１０４は、絶縁物質を含むことができ、セルトランジスタ及びストリング選択トランジスタのゲート電極とチャンネルとの間のゲート絶縁膜または絶縁フィルムとして機能することができる。
【００４６】
表面層１０４の内側の第１内部層１０５は、第１タイプを有するシリコン物質を含むことができ、セルストリングのチャンネル（即ち、セルトランジスタ及びストリング選択トランジスタのチャンネルまたはチャンネル膜）が形成される領域として機能することができる。例えば、第１内部層１０５は、基板１０１と同一なタイプを有するシリコン物質を含むことができる。以下、第１内部層１０５は、Ｐ−タイプシリコンを含むものとして仮定する。しかしながら、第１内部層１０５はＰ−タイプシリコンを含むものに限定されない。
【００４７】
第１内部層１０５の内側の第２内部層１０６は、抵抗性（resistive）物質を含むことができ、セルストリングの可変抵抗（即ち、セルトランジスタと並列連結される可変抵抗素子）が形成される領域として機能することができる。例えば、第２内部層１０６は、電圧または電流の印加によって抵抗値が可変される多様な抵抗性物質のうち、少なくとも１つを含むことができる。例えば、第２内部層１０６はリセット（reset）動作時に（即ち、プログラム動作時に）相対的に抵抗値の高い非晶質（amorphous）状態を有して、セット（set）動作時に（即ち、消去動作時に）相対的に抵抗値の低い結晶（crystal）状態を有することができる。
【００４８】
一実施形態で、第２内部層１０６は、電流量によって結晶状態が変化する相変化物質（phase-change  material）を含むことができる。相変化物質は、２つの元素を化合したＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、ＧｅＴｅ、３個の元素を化合したＧｅＳｂＴｅ、ＧａＳｅＴｅ、ＩｎＳｂＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ、４個の元素を化合したＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２など、多様な種類の物質を使用することができる。他の実施形態で、第２内部層１０６は、ペロブスカイト（perovskite）化合物、遷移金属酸化物（transition  metal  oxide）、磁性体物質（magnetic  materials）、強磁性（ferromagnetic）物質、または反強磁性（antiferromagnetic）物質を含むことができる。しかしながら、第２内部層１０６に含まれる抵抗性物質は、前述した物質に限定されない。
【００４９】
第２内部層１０６の内側の第３内部層１０７は、絶縁物質で構成できる。例えば、第３内部層１０７は、シリコン酸化物のような絶縁物質を含むことができる。例えば、第３内部層１０７は、エアーギャップ（air  gap）を含むことができる。
【００５０】
言い換えると、各フィラー１０３は、最も内側の第３内部層１０７または絶縁物質、第３内部層１０７を囲んで抵抗性物質を含む第２内部層１０６または抵抗性フィルム、第２内部層１０６を囲んでシリコン物質を含む第１内部層１０５またはチャンネル膜、及び第１内部層１０５を囲んで絶縁物質を含む表面層１０４または絶縁フィルムを含むことができる。各フィラー１０３は、チャンネル構造物と称することができる。
【００５１】
複数の絶縁物質１１１、１２１、１３１、１４１、１５１、複数の第１導電物質２１１、２２１、２３１、２４１、及び複数のフィラー１０３が形成された基板１０１上に、第２方向（Ｄ２）に伸張された複数の第２導電物質３３１、３３２、３３３が提供される。複数の第２導電物質３３１、３３２、３３３は、第１方向（Ｄ１）に沿って順次に配置される。例えば、複数の第２導電物質３３１、３３２、３３３は、金属物質であり得る。例えば、複数の第２導電物質３３１、３３２、３３３は、ポリシリコンなどの導電物質であり得る。
【００５２】
第２導電物質３３１とフィラー１０３との間には絶縁物質３１１が形成できる。図示してはいないが、第２導電物質３３１とフィラー１０３を電気的に連結するためのドレーンまたはコンタクトプラグをさらに含むことができる。
【００５３】
図３、図４ａ、及び図４ｂの例で、ドーピング領域１０２は、共通ソースライン（ＣＳＬ）を形成することができる。第１導電物質２１１、２２１、２３１、２４１は、ストリング選択ライン（ＳＳＬ）及びワードライン（ＷＬ）を形成することができる。例えば、抵抗性フィルム１０６が形成されない最も上段の第１導電物質２４１、絶縁フィルム１０４、及びチャンネル膜１０５は、ストリング選択ライン（ＳＳＬ）及びストリング選択トランジスタ（ＳＳＴ）を形成することができる。第１導電物質２４１の下段の残りの第１導電物質２１１、２２１、２３１、絶縁フィルム１０４、チャンネル膜１０５、及び抵抗性フィルム１０６は、ワードライン（ＷＬ）、セルトランジスタ（ＣＴ）、及び可変抵抗（ＲＦ）を形成し、１つのセルトランジスタ（ＣＴ）及び１つの可変抵抗（ＲＦ）が１つのメモリセル（ＭＣ）を形成することができる。第２導電物質３３１、３３２、３３３は、ビットライン（ＢＬ）を形成することができる。
【００５４】
また、図３、図４ａ、及び図４ｂの例で、第１導電物質２１１、２２１、２３１、２４１の層数及びこれに従うストリング選択ライン（ＳＳＬ）とワードライン（ＷＬ）の層数は、例示的なものに過ぎない。第１導電物質２１１、２２１、２３１、２４１の層数は、工程技術や制御技術によって多様に変更できる。
【００５５】
図４ａ及び図４ｂに図示された構造で、１つのセルストリング（ＣＳａ）は、ストリング選択トランジスタ（ＳＳＴ）及びメモリセル（ＭＣ）を含み、これを具現するためのチャンネル構造物１０３を含むことができる。ストリング選択トランジスタ（ＳＳＴ）は、ビットライン（ＢＬ）及びストリング選択ライン（ＳＳＬ）と連結できる。メモリセル（ＭＣ）は、ストリング選択トランジスタ（ＳＳＴ）と共通ソースライン（ＣＳＬ）との間に垂直方向に配置され、複数のワードライン（ＷＬ）と連結できる。チャンネル構造物１０３は、垂直方向に積層されるストリング選択ライン（ＳＳＬ）及び複数のワードライン（ＷＬ）を貫通して形成され、抵抗性フィルム１０６、チャンネル膜１０５、及び絶縁フィルム１０４を含み、絶縁物質１０７をさらに含むことができる。
【００５６】
図５ａ及び図５ｂは、図４ａ及び図４ｂのセルストリングの動作を説明するための図である。
【００５７】
図５ａ及び図５ｂを参照すると、セルストリング（ＣＳａ）に含まれるメモリセル（ＭＣ）のうち、ストリング選択トランジスタ（ＳＳＴ）の直ぐ下段のメモリセルを対象メモリセル（ＴＭＣ）として選択し、対象メモリセル（ＴＭＣ）に対するプログラム動作または消去動作を遂行することができる。この際、対象メモリセル（ＴＭＣ）と連結されたワードラインにオフ電圧（ＶＯＦＦ）を印加し、残りのワードライン及びストリング選択ライン（ＳＳＬ）にオン電圧（ＶＯＮ）を印加し、共通ソースライン（ＣＳＬ）及びビットライン（ＢＬ）に共通ソースライン電圧（ＣＳＬ）及びビットライン電圧（ＶＢＬ）を印加する。例えば、前記プログラム動作では、ビットライン（ＢＬ）にプログラム電圧が印加され、前記消去動作では、ビットライン（ＢＬ）に消去電圧が印加できる。
【００５８】
この場合、オン電圧（ＶＯＮ）が印加されたトランジスタに沿って電流（Ｉ）が流れて、オフ電圧（ＶＯＦＦ）が印加されたトランジスタでは、それと並列連結された可変抵抗に沿って電流（Ｉ）が流れる。即ち、対象メモリセル（ＴＭＣ）では抵抗性フィルム１０６に沿って電流（Ｉ）が流れて、残りのメモリセル及びストリング選択トランジスタ（ＳＳＴ）では、チャンネル膜１０５に沿って電流（Ｉ）が流れる。この場合、ビットライン（ＢＬ）に印加される前記プログラム電圧または前記消去電圧のレベルによって対象メモリセル（ＴＭＣ）の抵抗性フィルム１０６の抵抗値が可変できる。図５ａ及び図５ｂでは、電流（Ｉ）が共通ソースライン（ＣＳＬ）からビットライン（ＢＬ）に流れるものとして図示したが、電流（Ｉ）が流れる方向は電圧レベルによって変更され得る。
【００５９】
前述したように、本発明の実施形態に従う不揮発性メモリ装置では、対象メモリセル（ＴＭＣ）に対するプログラム動作または消去動作を遂行しようとする場合に、対象メモリセル（ＴＭＣ）と連結されるワードラインにオフ電圧（ＶＯＦＦ）を印加し、ビットライン（ＢＬ）を通じてプログラム電圧または消去電圧を印加する。即ち、プログラム動作または消去動作時にチャンネルブースティング（channel  boosting）を利用しないので、ナンドフラッシュメモリ装置とは異なって複数の接地選択ラインが必要でない。
【００６０】
図６は、図３を参照して説明されたメモリブロックの一例を示す等価回路図である。
【００６１】
図６に図示されたメモリブロック（ＢＬＫｂ）は、基板上に３次元構造で形成される３次元メモリブロックを示す。例えば、メモリブロック（ＢＬＫｂ）に含まれる複数のセルストリングは、前記基板と垂直な方向に形成できる。
【００６２】
図６を参照すると、メモリブロック（ＢＬＫｂ）は、ビットライン（ＢＬ１、ＢＬ２、ＢＬ３）と共通ソースライン（ＣＳＬ）との間に連結される複数のセルストリング（ＣＳ１１、ＣＳ１２、ＣＳ１３、ＣＳ２１、ＣＳ２２、ＣＳ２３、ＣＳ３１、ＣＳ３２、ＣＳ３３）を含むことができる。複数のセルストリング（ＣＳ１１、ＣＳ１２、ＣＳ１３、ＣＳ２１、ＣＳ２２、ＣＳ２３、ＣＳ３１、ＣＳ３２、ＣＳ３３）の各々はストリング選択トランジスタ（ＳＳＴ）及び複数のメモリセル（ＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４）を含むことができる。例えば、ビットライン（ＢＬ１、ＢＬ２、ＢＬ３）は、図３の第２導電物質３３１、３３２、３３３に対応することができ、図３のドーピング領域１０２が共通ソースライン（ＣＳＬ）を形成することができる。
【００６３】
ストリング選択トランジスタ（ＳＳＴ）は、相応するストリング選択ライン（ＳＳＬ１、ＳＳＬ２、ＳＳＬ３）に連結できる。複数のメモリセル（ＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４）は、各々相応するワードライン（ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４）に連結できる。ストリング選択トランジスタ（ＳＳＴ）は、相応するビットライン（ＢＬ１、ＢＬ２、ＢＬ３）に連結され、最も下段のメモリセル（ＭＣ１）は、共通ソースライン（ＣＳＬ）に連結できる。
【００６４】
１つのビットラインに共通に連結されたセルストリングは、１つの列を形成し、１つのストリング選択ラインに連結されるセルストリングは、１つの行を形成する。例えば、ビットライン（ＢＬ１）に連結されたセルストリング（ＣＳ１１、ＣＳ２１、ＣＳ３１）は、第１列を形成し、ストリング選択ライン（ＳＳＬ１）に連結されたセルストリング（ＣＳ１１、ＣＳ１２、ＣＳ１３）は、第１行を形成することができる。
【００６５】
同一な層のワードライン（例えば、ＷＬ１）は、共通に連結され、ストリング選択ライン（ＳＳＬ１、ＳＳＬ２、ＳＳＬ３）は、各々分離できる。同一な半導体層のメモリセルは、ワードラインを共有し、同一な行のセルストリングは、ストリング選択ラインを共有し、共通ソースライン（ＣＳＬ）は、全てのセルストリングに共通に連結できる。
【００６６】
図６には、メモリブロック（ＢＬＫｂ）が、４個のワードライン（ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４）、３個のビットライン（ＢＬ１、ＢＬ２、ＢＬ３）、１層のストリング選択ライン（ＳＳＬ１、ＳＳＬ２、ＳＳＬ３）に連結され、各セルストリングが４個のメモリセル（ＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４）を含むものとして図示されているが、本発明はこれに限定されない。
【００６７】
垂直型（または、３次元）メモリセルアレイに対する詳細な説明は、本明細書に参考文献として包含されている米国特許第７，６７９，１３３号；第８，５５３，４６６号；第８，６５４，５８７号；第８，５５９，２３５号、及び米国特許出願公開第２０１１／０２３３６４８号に記述されている。
【００６８】
図７は、図１の不揮発性メモリ装置のデータ格納方法の一例を示すフローチャートである。図８は、図７の不揮発性メモリ装置のデータ格納方法を説明するための図である。
【００６９】
図１、図２、図７、及び図８を参照すると、前記プログラム対象ページを前記複数のサブページに分割するに当たって（ステップＳ１００）、先にプログラム対象ページ（ＴＰ）を選択することができる（ステップＳ１１０）。例えば、メモリコントローラ（例えば、図１２のメモリコントローラ６００）から受信されるコマンド（ＣＭＤ）及びアドレス（ＡＤＤＲ）に基づいて、複数のワードライン（ＷＬ）のうち、第１ワードライン（ＷＬ１）と連結されるプログラム対象ページ（ＴＰ）を選択することができる。
【００７０】
プログラム対象ページ（ＴＰ）を第１乃至第Ｍサブページ（Ｍは、２以上の自然数）（ＳＰ１、ＳＰ２、．．．、ＳＰＭ）に分割することができる（ステップＳ１２０）。一実施形態で、ステップＳ１２０の分割方式は、不揮発性メモリ装置の設計時に予め決定されて製造時に内部的に既に格納されることができる。他の実施形態で、前記メモリコントローラから受信されるコマンド（ＣＭＤ）及びアドレス（ＡＤＤＲ）に基づいてステップＳ１２０の分割方式が決定できる。
【００７１】
第１乃至第Ｍサブページ（ＳＰ１〜ＳＰＭ）の各々は、物理的に隣接しない２つ以上のメモリセルを含むことができる。
【００７２】
具体的に、プログラム対象ページ（ＴＰ）は、第１乃至第Ｎビットライン（Ｎは、２以上の自然数）（ＢＬ１、ＢＬ２、．．．、ＢＬＭ、ＢＬ（Ｍ＋１）、ＢＬ（Ｍ＋２）、．．．、ＢＬ２Ｍ、．．．、ＢＬ（Ｎ−Ｍ＋１）、ＢＬ（Ｎ−Ｍ＋２）、．．．、ＢＬＮ）と連結され、第１乃至第Ｎビットライン（ＢＬ１〜ＢＬＮ）と連結され、第１方向（Ｄ１）に沿って配置される第１乃至第Ｎメモリセル（ＭＣ１、ＭＣ２、．．．、ＭＣＭ、ＭＣ（Ｍ＋１）、ＭＣ（Ｍ＋２）、．．．、ＭＣ２Ｍ、．．．、ＭＣ（Ｎ−Ｍ＋１）、ＭＣ（Ｎ−Ｍ＋２）、．．．、ＭＣＮ）を含むことができる。
【００７３】
第１サブページ（ＳＰ１）に含まれるメモリセル（ＭＣ１、ＭＣ（Ｍ＋１）、．．．、ＭＣ（Ｎ−Ｍ＋１））は、（Ｋ＊Ｍ＋１）番目ビットライン（Ｋは、０以上Ｎ／Ｍ未満の自然数）（ＢＬ１、ＢＬ（Ｍ＋１）、．．．、ＢＬ（Ｎ−Ｍ＋１））と連結できる。これと同様に、第２サブページ（ＳＰ２）に含まれるメモリセル（ＭＣ２、ＭＣ（Ｍ＋２）、．．．、ＭＣ（Ｎ−Ｍ＋２））は、（Ｋ＊Ｍ＋２）番目ビットライン（ＢＬ２、ＢＬ（Ｍ＋２）、．．．、ＢＬ（Ｎ−Ｍ＋２））と連結され、第Ｍサブページ（ＳＰＭ）に含まれるメモリセル（ＭＣＭ、ＭＣ２Ｍ、．．．、ＭＣＮ）は、（Ｋ＊Ｍ＋Ｍ）番目ビットライン（ＢＬＭ、ＢＬ２Ｍ、．．．、ＢＬＮ）と連結できる。前述したように、同一なサブページに含まれるメモリセルが第１方向（Ｄ１）に沿って直接隣接せず、互いに離隔することによって、プログラム動作時にジュール熱（Joule  heating）による熱集中を防止することができる。
【００７４】
一実施形態で、サブページ（ＳＰ１〜ＳＰＭ）の構成は、各サブページ内のメモリセルが第１方向（Ｄ１）に沿って物理的に隣接しない範囲で多様に変更できる。例えば、第１乃至第Ｍビットライン（ＢＬ１〜ＢＬＭ）と連結される第１乃至第Ｍメモリセル（ＭＣ１〜ＭＣＭ）が、各々互いに異なるＭ個のサブページのうちの１つに含まれるようにサブページを具現することができる。
【００７５】
一実施形態で、サブページ（ＳＰ１〜ＳＰＭ）の個数（即ち、Ｍ）は、不揮発性メモリ装置のピーク制限電流に基づいて決定できる。例えば、サブページ毎の消費電流が前記ピーク制限電流より小さくなるよう、サブページ（ＳＰ１〜ＳＰＭ）の個数が決定できる。例えば、サブページ（ＳＰ１〜ＳＰＭ）の個数は、１００個以上１０００個以下であり得る。１００個より小さな場合には、ピーク制限電流を超過して正常に動作しないことがあり、１０００個より多い場合には、動作速度が遅くなることがある。
【００７６】
前記複数のサブページの各々に対して順次に前記プログラム動作を遂行するに当たって（ステップＳ２００）、先に前記プログラム電圧を設定することができる（ステップＳ２１０）。例えば、前記プログラム電圧は、ビットライン（ＢＬ１〜ＢＬＮ）に印加される電圧を示し、初期値に設定できる。
【００７７】
第１乃至第Ｍサブページ（ＳＰ１〜ＳＰＭ）を順次に選択し、前記設定されたプログラム電圧を順次に印加することができる。具体的に、動作初期にＸ＝１であり（ステップＳ２２０）、第１サブページ（ＳＰ１）を選択し（ステップＳ２３０）、選択された第１サブページ（ＳＰ１）と連結されたビットライン（ＢＬ１、ＢＬ（Ｍ＋１）、．．．、ＢＬ（Ｎ−Ｍ＋１））に前記プログラム電圧を印加して（ステップＳ２４０）、第１サブページ（ＳＰ１）に対する前記プログラム動作を遂行することができる。この際、図５ａ及び図５ｂを参照して前述したように、第１ワードライン（ＷＬ１）にはオフ電圧（VOFF）が印加できる。
【００７８】
第１乃至第Ｍサブページ（ＳＰ１〜ＳＰＭ）全てに対する前記プログラム動作が完了するまで、前述した動作を反復することができる。言い換えると、ステップＳ２３０の前記サブページ選択ステップ及びステップＳ２４０の前記プログラム電圧印加ステップは、前記複数のサブページ全てに対して遂行されるまで反復できる。
【００７９】
具体的に、ＸとＭを比較してＸがＭと同一でない場合（ステップＳ２５０：いいえ）、即ちＸがＭより小さい場合に、Ｘを１だけ増加させ（ステップＳ２６０）、ステップＳ２３０、Ｓ２４０、及びＳ２５０を反復することができる。例えば、第２サブページ（ＳＰ２）などに対する前記プログラム動作を遂行することができる。ＸがＭと同一である場合には（ステップＳ２５０：はい）、これは第１乃至第Ｍサブページ（ＳＰ１〜ＳＰＭ）全てに対する前記プログラム動作が完了したことを意味するので、前記プログラム動作の以後の前記プログラム検証動作を準備することができる。
【００８０】
前記プログラム対象ページに対して全体的に前記プログラム検証動作を遂行するに当たって（ステップＳ３００）、プログラム対象ページ（ＴＰ）に対する前記プログラム検証動作を一度に遂行し（ステップＳ３１０）、前記プログラム検証動作の結果を確認することができる。前記プログラム検証動作を一度に遂行することによって、熱的クロストーク（heat  crosstalk）や撹乱（disturbance）を考慮して効果的な検証が遂行できる。
【００８１】
前記プログラム検証動作の結果に基づいて、プログラム対象ページ（ＴＰ）が正常プログラム状態と判断された場合、即ち検証動作がパス（pass）された場合に（ステップＳ３２０：はい）、本発明の実施形態に従うデータ格納動作が、正常に完了できる。
【００８２】
前記プログラム検証動作の結果に基づいて、プログラム対象ページ（ＴＰ）がプログラムフェイル（fail）状態と判断された場合、即ち検証動作がフェイルされた場合に（ステップＳ３２０：いいえ）、前記プログラム電圧を再設定し、前記再設定されたプログラム電圧に基づいて、前記複数のサブページの各々に対して順次に前記プログラム動作がまた遂行できる。具体的に、前記データ格納動作が正常に完了するまで、ステップＳ２１０の前記プログラム電圧設定動作、ステップＳ２２０〜Ｓ２６０の前記プログラム電圧の順次印加動作、及びステップＳ３１０〜Ｓ３２０の前記プログラム検証動作が反復できる。
【００８３】
一実施形態で、ＩＳＰＰ（incremental  step  pulse  program）方式に基づいて前記プログラム動作が遂行できる。ＩＳＰＰ方式とは、プログラム電圧を順次に増加させながら前記プログラム動作を遂行することを示し、２ビット以上の複数のデータビットを格納するマルチレベルメモリセル（multilevel  memory  cell；ＭＬＣ）でプログラム動作の速度、正確度、及び信頼度を向上させることができる技術を示す。実施形態に従って、プログラム電圧と共に、またはプログラム電圧に代えて、ワードライン電圧、ストリング選択ライン電圧、プログラム検証電圧のうち、少なくとも１つを変更することもできる。
【００８４】
具体的に、ステップＳ２１０が２回目遂行される場合に、前記プログラム電圧は、前記初期値でΔＶＰだけ増加するように再設定され、前記再設定されたプログラム電圧に基づいて、ステップＳ２２０〜Ｓ３２０が反復できる。また、ステップＳ２１０が３回目に遂行される場合に、前記プログラム電圧は、前記初期値で２＊ΔＶＰだけ増加するように再設定され、前記再設定されたプログラム電圧に基づいて、ステップＳ２２０〜Ｓ３２０が反復できる。但し、この場合、前記プログラム電圧が無制限増加することはできず、前記プログラム電圧の上限が予め設定されることができる。
【００８５】
一方、図示してはいないが、プログラム対象ページ（ＴＰ）は第２方向（Ｄ２）に沿って配置されるメモリセルを含むこともでき、同一なサブページに含まれるメモリセルは、第１方向（Ｄ１）だけでなく、第２方向（Ｄ２）に沿っても直接隣接せず、互いに離隔できる。例えば、図６を参照して前述したように、第２方向（Ｄ２）に沿って配置されるメモリセルは、同一なビットラインと連結されるが、互いに異なるストリング選択ラインと連結されるので、ストリング選択ラインに印加される電圧を制御してプログラム電圧を印加しようとするメモリセルを選択することができる。
【００８６】
本発明の実施形態に従う不揮発性メモリ装置のデータ格納方法では、抵抗性フィルムとチャンネル膜を組み合せた高密度のセルストリングを含む不揮発性メモリ装置において、プログラム対象ページ（ＴＰ）を複数のサブページ（ＳＰ１〜ＳＰＭ）に分割し、サブページ単位でプログラム動作を順次に遂行し（即ち、並列遂行）、ページ単位でプログラム検証動作を一度に遂行することによって、ピーク消費電流を平均化または分散することができる。したがって、高集積化された不揮発性メモリ装置において、データ格納動作を速く、かつ、効果的に遂行することができる。
【００８７】
図９は、本発明の実施形態に従う不揮発性メモリ装置のデータ消去方法を示すフローチャートである。
【００８８】
図９を参照すると、本発明の実施形態に従う不揮発性メモリ装置のデータ消去方法は、複数のメモリセルが垂直方向に各々配置される複数のセルストリングを含む不揮発性メモリ装置により遂行される。不揮発性メモリ装置の具体的な構造は、図２から図６を参照して前述したものと同一であり得る。
【００８９】
本発明の実施形態に従う不揮発性メモリ装置のデータ消去方法においては、消去対象ブロックを複数のサブブロックに分割する（ステップＳ１１００）。前記不揮発性メモリ装置に含まれる前記複数のメモリセルは、複数のワードラインと連結され、１つのワードラインと連結されるメモリセルが、１つのページを形成し、少なくとも１つのページが、１つのブロックを形成し、前記不揮発性メモリ装置は、ブロック単位でデータ消去動作を遂行することができる。
【００９０】
前記消去対象ブロックは、複数のブロックのうちの１つであり、前記複数のワードラインのうちの少なくとも１つと連結できる。前記複数のサブブロックの各々は、物理的に隣接しない２つ以上のメモリセルを含むことができる。サブブロックは、消去対象メモリセルグループまたはチャンクと称することができる。前記消去対象ブロック及び前記複数のサブブロックの構成に対しては、図１１を参照して後述する。
【００９１】
前記複数のサブブロックの各々に対して、順次に消去動作を遂行する（ステップＳ１２００）。言い換えると、サブブロック単位で前記消去動作が遂行できる。
【００９２】
前記複数のサブブロックを含む前記消去対象ブロックに対して、全体的に消去検証動作を遂行する（ステップＳ１３００）。言い換えると、ブロック単位で前記消去検証動作が遂行できる。
【００９３】
図１０は、図９の不揮発性メモリ装置のデータ消去方法の一例を示すフローチャートである。図１１は、図１０の不揮発性メモリ装置のデータ消去方法を説明するための図である。
【００９４】
図２、図９、図１０、及び図１１を参照すると、前記消去対象ブロックを前記複数のサブブロックに分割するに当たって（ステップＳ１１００）、先に消去対象ブロック（ＴＢ）を選択することができる（ステップＳ１１１０）。例えば、メモリコントローラ（例えば、図１２のメモリコントローラ６００）から受信されるコマンド（ＣＭＤ）及びアドレス（ＡＤＤＲ）に基づいて、複数のワードライン（ＷＬ）のうち、第１及び第２ワードライン（ＷＬ１、ＷＬ２）と連結される消去対象ブロック（ＴＢ）を選択することができる。
【００９５】
図１１では１つのブロックが２つのワードライン（ＷＬ１、ＷＬ２）と連結されるものとして図示したが、本発明はこれに限定されるものではない。例えば、１つのブロックは３個以上のワードラインと連結されてよく、ページと同一な１つのワードラインと連結されることもできる。
【００９６】
消去対象ブロック（ＴＢ）を第１乃至第Ｐサブブロック（Ｐは、２以上の自然数）（ＳＢ１、ＳＢ２、．．．、ＳＢＰ）に分割することができる（ステップＳ１１２０）。実施形態に従って、ステップＳ１１２０の分割方式は不揮発性メモリ装置の設計時に予め決定されてよく、前記メモリコントローラから受信されるコマンド（ＣＭＤ）及びアドレス（ＡＤＤＲ）に基づいて決定されてよい。
【００９７】
第１乃至第Ｐサブブロック（ＳＢ１〜ＳＢＰ）の各々は物理的に隣接しない２つ以上のメモリセルを含むことができる。ここで、物理的に隣接しないということは、同一平面上で（即ち、第１方向（Ｄ１）に沿って）互いに隣接しないことを意味し、垂直方向（即ち、第３方向）に沿っては互いに隣接してよい。
【００９８】
具体的に、消去対象ブロック（ＴＢ）は、第１乃至第Ｎビットライン（ＢＬ１、ＢＬ２、．．．、ＢＬＰ、ＢＬ（Ｐ＋１）、ＢＬ（Ｐ＋２）、．．．、ＢＬ２Ｐ、．．．、ＢＬ（Ｎ−Ｐ＋１）、ＢＬ（Ｎ−Ｐ＋２）、．．．、ＢＬＮ）と連結され、第１乃至第Ｎビットライン（ＢＬ１〜ＢＬＮ）及び第１ワードライン（ＷＬ１）と連結され、第１方向（Ｄ１）に沿って配置される第１乃至第Ｎメモリセル（ＭＣ１１、ＭＣ１２、．．．、ＭＣ１Ｐ、ＭＣ１（Ｐ＋１）、ＭＣ１（Ｐ＋２）、．．．、ＭＣ１２Ｐ、．．．、ＭＣ１（Ｎ−Ｐ＋１）、ＭＣ１（Ｎ−Ｐ＋２）、．．．、ＭＣ１Ｎ）を含み、第１乃至第Ｎビットライン（ＢＬ１〜ＢＬＮ）及び第２ワードライン（ＷＬ２）と連結され、第１方向（Ｄ１）に沿って配置される第（Ｎ＋１）乃至第２Ｎメモリセル（ＭＣ２１、ＭＣ２２、．．．、ＭＣ２Ｐ、ＭＣ２（Ｐ＋１）、ＭＣ２（Ｐ＋２）、．．．、ＭＣ２２Ｐ、．．．、ＭＣ２（Ｎ−Ｐ＋１）、ＭＣ２（Ｎ−Ｐ＋２）、．．．、ＭＣ２Ｎ）を含むことができる。
【００９９】
第１サブブロック（ＳＢ１）に含まれるメモリセル（ＭＣ１１、ＭＣ１（Ｐ＋１）、．．．、ＭＣ１（Ｎ−Ｐ＋１）、ＭＣ２１、ＭＣ２（Ｐ＋１）、．．．、ＭＣ２（Ｎ−Ｐ＋１））は、（Ｌ＊Ｐ＋１）番目ビットライン（Ｌは、０以上Ｎ／Ｐ未満の自然数）（ＢＬ１、ＢＬ（Ｐ＋１）、．．．、ＢＬ（Ｎ−Ｐ＋１））と連結できる。これと類似するように、第２サブブロック（ＳＢ２）に含まれるメモリセル（ＭＣ１２、ＭＣ１（Ｐ＋２）、．．．、ＭＣ１（Ｎ−Ｐ＋２）、ＭＣ２２、ＭＣ２（Ｐ＋２）、．．．、ＭＣ２（Ｎ−Ｐ＋２））は、（Ｌ＊Ｐ＋２）番目ビットライン（ＢＬ２、ＢＬ（Ｐ＋２）、．．．、ＢＬ（Ｎ−Ｐ＋２））と連結され、第Ｐサブブロック（ＳＢＰ）に含まれるメモリセル（ＭＣ１Ｐ、ＭＣ１２Ｐ、．．．、ＭＣ１Ｎ、ＭＣ２Ｐ、ＭＣ２２Ｐ、．．．、ＭＣ２Ｎ）は、（Ｌ＊Ｐ＋Ｐ）番目ビットライン（ＢＬＰ、ＢＬ２Ｐ、．．．、ＢＬＮ）と連結できる。
【０１００】
一実施形態で、サブブロック（ＳＢ１〜ＳＢＰ）の構成は、各サブブロック内のメモリセルが第１方向（Ｄ１）に沿って物理的に隣接しない範囲で多様に変更できる。
【０１０１】
一実施形態で、サブブロック（ＳＢ１〜ＳＢＰ）の個数（即ち、Ｐ）は、不揮発性メモリ装置のピーク制限電流に基づいて決定できる。例えば、サブブロック毎の消費電流が前記ピーク制限電流より小さくなるようにサブブロック（ＳＢ１〜ＳＢＰ）の個数が決定できる。
【０１０２】
実施形態に従って、図７及び図８を参照して前述したサブページ（ＳＰ１〜ＳＰＭ）の個数と図１０及び図１１を参照して説明されるサブブロック（ＳＢ１〜ＳＢＰ）の個数は同一であることもあり（即ち、Ｍ＝Ｐ）、互いに異なることもあり（即ち、Ｍ≠Ｐ）、前記ピーク制限電流条件を満たす範囲で多様に変更できる。
【０１０３】
前記複数のサブブロックの各々に対して、順次に前記消去動作を遂行するに当たって（ステップＳ１２００）、先に前記消去電圧を設定することができる（ステップＳ１２１０）。例えば、前記消去電圧はビットライン（ＢＬ１〜ＢＬＮ）に印加される電圧を示し、初期値に設定できる。
【０１０４】
第１乃至第Ｐサブブロック（ＳＢ１〜ＳＢＰ）を順次に選択し、前記設定された消去電圧を順次に印加することができる。具体的に、動作初期にＸ＝１であり（ステップＳ１２２０）、第１サブブロック（ＳＢ１）を選択し（ステップＳ１２３０）、選択された第１サブブロック（ＳＢ１）と連結されたビットライン（ＢＬ１、ＢＬ（Ｐ＋１）、．．．、ＢＬ（Ｎ−Ｐ＋１））に前記消去電圧を印加して（ステップＳ１２４０）、第１サブブロック（ＳＢ１）に対する前記消去動作を遂行することができる。
【０１０５】
第１乃至第Ｐサブブロック（ＳＢ１〜ＳＢＰ）全てに対する前記消去動作が完了するまで、前述した動作を反復することができる。言い換えると、ステップＳ１２３０の前記サブブロック選択ステップ及びステップＳ１２４０の前記消去電圧印加ステップは、前記複数のサブブロック全てに対して遂行されるまで反復できる。
【０１０６】
具体的に、ＸとＰを比較してＸがＰと同一でない場合（ステップＳ１２５０：いいえ）、即ちＸがＰより小さな場合に、Ｘを１だけ増加させ（ステップＳ１２６０）、ステップＳ１２３０、Ｓ１２４０、及びＳ１２５０を反復することができる。例えば、第２サブブロック（ＳＢ２）などに対する前記消去動作を遂行することができる。ＸがＰと同一な場合に（ステップＳ１２５０：はい）、これは第１乃至第Ｐサブブロック（ＳＢ１〜ＳＢＰ）全てに対する前記消去動作が完了したことを意味するので、前記消去動作の以後の前記消去検証動作を準備することができる。
【０１０７】
前記消去対象ブロックに対して、全体的に前記消去検証動作を遂行するに当たって（ステップＳ１３００）、消去対象ブロック（ＴＢ）に対する前記消去検証動作を一度に遂行し（ステップＳ１３１０）、前記消去検証動作の結果を確認することができる。
【０１０８】
前記消去検証動作の結果に基づいて、消去対象ブロック（ＴＢ）が正常消去状態と判断された場合、即ち検証動作がパスされた場合に（ステップＳ１３２０：はい）、本発明の実施形態に従うデータ消去動作が正常に完了できる。
【０１０９】
前記消去検証動作の結果に基づいて、消去対象ブロック（ＴＢ）が消去フェイル状態と判断された場合、即ち検証動作がフェイルされた場合に（ステップＳ１３２０：いいえ）、前記消去電圧を再設定し、前記再設定された消去電圧に基づいて、前記複数のサブブロックの各々に対して順次に前記消去動作がまた遂行できる。具体的に、前記データ消去動作が正常に完了するまで、ステップＳ１２１０の前記消去電圧設定動作、ステップＳ１２２０〜Ｓ１２６０の前記消去電圧の順次印加動作、及びステップＳ１３１０〜Ｓ１３２０の前記消去検証動作が反復できる。
【０１１０】
一実施形態で、ＩＳＰＥ（incremental  step  pulse  erase）方式に基づいて、前記消去動作が遂行できる。ＩＳＰＥ方式とは、消去電圧を順次に増加させながら前記消去動作を遂行することを示し、消去電圧を調節することを除外すれば、図７及び図８を参照して前述したＩＳＰＰ方式と類似している。実施形態に従って、消去電圧と共に、または消去電圧に代えて、ワードライン電圧、ストリング選択ライン電圧、消去検証電圧のうち、少なくとも１つを変更することもできる。
【０１１１】
具体的に、ステップＳ１２１０が２回目に遂行される場合に、前記消去電圧は、前記初期値でΔＶＥだけ増加するように再設定され、前記再設定された消去電圧に基づいて、ステップＳ１２２０〜Ｓ１３２０が反復できる。また、ステップＳ１２１０が３回目に遂行される場合に、前記消去電圧は、前記初期値で２＊ΔＶＥだけ増加するように再設定され、前記再設定された消去電圧に基づいて、ステップＳ１２２０〜Ｓ１３２０が反復できる。
【０１１２】
一方、図示してはいないが、消去対象ブロック（ＴＢ）は第２方向（Ｄ２）に沿って配置されるメモリセルを含むこともでき、同一なサブブロックに含まれるメモリセルは、第１方向（Ｄ１）だけでなく、第２方向（Ｄ２）に沿っても直接隣接せず、互いに離隔できる。例えば、図６を参照して前述したように、第２方向（Ｄ２）に沿って配置されるメモリセルは、同一なビットラインと連結されるが、互いに異なるストリング選択ラインと連結されるので、ストリング選択ラインに印加される電圧を制御して消去電圧を印加しようとするメモリセルを選択することができる。
【０１１３】
本発明の実施形態に従う不揮発性メモリ装置のデータ消去方法では、抵抗性フィルムとチャンネル膜を組み合せた高密度のセルストリングを含む不揮発性メモリ装置において、消去対象ブロック（ＴＢ）を複数のサブブロック（ＳＢ１〜ＳＢＰ）に分割し、サブブロック単位で消去動作を順次に遂行し（即ち、並列遂行）、ブロック単位で消去検証動作を一度に遂行することによって、ピーク消費電流を平均化または分散することができる。したがって、高集積化された不揮発性メモリ装置において、データ消去動作を速く、かつ、効果的に遂行することができる。
【０１１４】
一方、本発明の実施形態に従う不揮発性メモリ装置のデータ格納方法及び／又はデータ消去方法は、コンピュータにより読取可能な媒体に格納されたコンピュータにより読取可能なプログラムコードを含む製品などの形態に具現されることもできる。前記コンピュータにより読取可能なプログラムコードは多様なコンピュータまたは他のデータ処理装置のプロセッサに提供できる。前記コンピュータにより読取可能な媒体はコンピュータにより読取可能な信号媒体またはコンピュータにより読取可能な記録媒体であり得る。前記コンピュータにより読取可能な記録媒体は、命令語実行システム、装備、または装置内に、または、これらと接続されて、プログラムを格納するか、または、含むことができる任意の有形な媒体であり得る。
【０１１５】
図１２は、本発明の実施形態に従うメモリシステムを示すブロック図である。
【０１１６】
図１２を参照すると、メモリシステム５００は、メモリコントローラ６００及び少なくとも１つの不揮発性メモリ装置７００を含む。
【０１１７】
不揮発性メモリ装置７００は、本発明の実施形態に従う不揮発性メモリ装置であり、メモリコントローラ６００の制御によってデータ格納、消去、及び／又は、読出動作などを遂行することができる。特に、不揮発性メモリ装置７００は、図１などを参照して前述したデータ格納方法及び／又は図９などを参照して前述したデータ消去方法を遂行することができる。このために、不揮発性メモリ装置７００は、入出力ラインを通じてメモリコントローラ６００からコマンド（ＣＭＤ）及びアドレス（ＡＤＤＲ）を受信し、メモリコントローラ６００とプログラム動作または読出動作のためのデータ（ＤＡＴ）を送受信することができる。また、不揮発性メモリ装置７００は、制御ラインを通じてメモリコントローラ６００から制御信号（ＣＴＲＬ）を受信し、電源ラインを通じてメモリコントローラ６００から電源電圧（ＰＷＲ）の提供を受けることができる。
【０１１８】
図１３は、本発明の実施形態に従う不揮発性メモリ装置を含む格納装置を示すブロック図である。
【０１１９】
図１３を参照すると、格納装置１０００は、複数の不揮発性メモリ装置１１００及びコントローラ１２００を含む。実施形態に従って、格納装置１０００は、ｅＭＭＣ（embedded  multimedia  card）、ＵＦＳ（universal  flash  storage）、ＳＳＤ（solid  state  drive）などで具現できる。
【０１２０】
コントローラ１２００は、複数のチャンネル（ＣＨ１、ＣＨ２、ＣＨ３、．．．、ＣＨｉ）を通じて不揮発性メモリ装置１１００に連結される。コントローラ１２００は、少なくとも１つのプロセッサ１２１０、バッファメモリ１２２０、エラー訂正回路（error correction circuit；ＥＣＣ）１２３０、ホストインターフェース１２５０、及び不揮発性メモリインターフェース１２６０を含む。バッファメモリ１２２０は、コントローラ１２００の駆動に必要なデータを臨時に格納することができる。また、バッファメモリ１２２０は、書込要求時に、プログラム動作に用いられるデータをバッファリングして置くことができる。エラー訂正回路１２３０は、書込動作でプログラムされるデータのエラー訂正コード値を計算し、読出動作で読出されたデータをエラー訂正コード値に基づいてエラー訂正し、データ復旧動作で不揮発性メモリ装置１１００から復旧されたデータのエラーを訂正することができる。ホストインターフェース１２５０及び不揮発性メモリインターフェース１２６０は、外部の装置及び不揮発性メモリ装置１１００とのインターフェース機能を提供することができる。
【０１２１】
不揮発性メモリ装置１１００は、本発明の実施形態に従う不揮発性メモリ装置で  あり、オプション的に外部高電圧（ＶＰＰ）の提供を受けることができる。
【産業上の利用可能性】
【０１２２】
本発明の実施形態は、不揮発性メモリ装置を含む任意の電子装置及びシステムに有効に利用できる。例えば、本発明の実施形態は、コンピュータ（computer）、ノートブック（laptop）、携帯電話（cellular）、スマートフォン（smartphone）、ＭＰ３プレーヤ、ＰＤＡ（personal  digital  assistant）、ＰＭＰ（portable  multimedia  player）、ディジタルＴＶ、ディジタルカメラ、ポータブルゲームコンソール（portable  game  console）、ナビゲーション（navigation）機器、ウェアラブル（wearable）機器、ＩｏＴ（internet  of  things）機器、ＩｏＥ（internet  of  everything）機器、ｅ−ブック（e-book）、ＶＲ（virtual  reality）機器、ＡＲ（augmented  reality）機器などの電子機器について、一層有効に適用できる。
【０１２３】
前記では本発明の好ましい実施形態を参照して説明したが、該当技術分野の熟練した当業者は、以下の特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲内で、本発明を多様に修正及び変更させることができることを理解できるはずである。
【符号の説明】
【０１２４】
１００  不揮発性メモリ装置
１０１  基板
１０３  フィラー
１１０  メモリセルアレイ
１２０  ロウデコーダ
３３１  第２導電物質
６００  メモリコントローラ
【図１】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図５ａ】
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【図５ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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