(57)【要約】【課題】連続的で滑らかな正弦波信号の周波数を切り替える。【解決手段】正弦波発生回路は、正弦波の周波数を選択する出力周波数選択回路と、クロック信号を分周することにより得られる周波数が互いに異なる複数の分周信号を、出力周波数選択回路によって選択された周波数に基づいて生成する分周信号生成回路と、分周信号に基づいて、疑似正弦波を生成する疑似正弦波生成回路と、出力周波数選択回路が選択可能な周波数のうち、最高周波数の疑似正弦波に対する通過域と、疑似正弦波を生成した場合に生じる高調波成分に応じた遮断特性とを有し、疑似正弦波の高調波成分を低減した信号を前記正弦波として出力するフィルタ回路と、を備え、疑似正弦波生成回路は、出力する電圧を変化させ、疑似正弦波を生成する回路であって、分周信号の分周数が多い場合、電圧の変化の程度を小さくし、分周信号の分周数が少ない場合、電圧の変化の程度を大きくする。【選択図】図１
2020022007.tif 000002
【特許請求の範囲】
【請求項１】
出力される正弦波の周波数を選択する出力周波数選択回路と、
クロック信号を分周することにより得られる周波数が互いに異なる複数の分周信号を、前記出力周波数選択回路によって選択された前記周波数に基づいて生成する分周信号生成回路と、
前記分周信号生成回路によって生成された前記分周信号に基づいて、疑似正弦波を生成する疑似正弦波生成回路と、
前記出力周波数選択回路が選択可能な周波数のうち、最高周波数の前記疑似正弦波に対する通過域と、前記疑似正弦波を生成した場合に生じる高調波成分に応じた遮断特性とを有し、前記疑似正弦波生成回路が生成する前記疑似正弦波の前記高調波成分を低減した信号を前記正弦波として出力するフィルタ回路と、
を備え、
前記疑似正弦波生成回路は、
前記分周信号に基づいて、出力する電圧を変化させ、前記疑似正弦波を生成する回路であって、前記分周信号の分周数が多い場合、前記電圧の変化の程度を小さくし、前記分周信号の分周数が少ない場合、前記電圧の変化の程度を大きくする、
正弦波発生回路。
【請求項２】
前記分周信号生成回路は、多段フリップフロップ回路による周波数分周器を備え、
前記出力周波数選択回路は、前記周波数分周器のフリップフロップ回路の段数を選択することにより、前記疑似正弦波の周波数を選択する、
請求項１に記載の正弦波発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、正弦波発生回路に関する。
【背景技術】
【０００２】
従来、クロックパルスを多段分周することによって複数の周波数の信号を生成し、生成した信号に基づいて、特定の周波数の正弦波を生成する回路が知られている。（例えば、特許文献１を参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平５−１８３３４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ここで、特許文献１に記載されるような従来の技術では、ローパスフィルタの特性が固定されている場合において、クロックパルスの周波数を変化させることで疑似正弦波の周波数を変化させても、高調波の抑制が適切に行われない。このため、従来の技術では、結果として発生させる正弦波の周波数を可変できない場合があった。また、従来の技術では、可変ローパスフィルタにスイッチトキャパシタを用いた場合、回路規模の増大を抑制することができても、スイッチ切り替えによる電圧の離散的な変化が出力に影響するため、連続的で滑らかな正弦波を得られないという課題があった。また、従来の技術では、高い周波数の正弦波出力を得るには、高い周波数のクロックパルス入力が求められるという課題があった。
本発明は上述の事情を鑑みてなされたものであり、連続的で滑らかな正弦波信号の周波数を切り替えることができる正弦波発生回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の１態様に係る正弦波発生回路は、出力される疑似正弦波の周波数を選択する出力周波数選択回路と、クロック信号を分周することにより得られる周波数が互いに異なる複数の分周信号を、前記出力周波数選択回路によって選択された前記周波数に基づいて生成する分周信号生成回路と、前記分周信号生成回路によって生成された前記分周信号に基づいて、疑似正弦波を生成する疑似正弦波生成回路と、前記出力周波数選択回路が選択可能な周波数のうち、最高周波数の前記疑似正弦波に対する通過域と、前記疑似正弦波を生成した場合に生じる高調波成分に応じた遮断特性とを有し、前記疑似正弦波生成回路が生成する前記疑似正弦波の前記高調波成分を低減した信号を前記正弦波として出力するフィルタ回路と、を備え、前記疑似正弦波生成回路は、前記分周信号に基づいて、出力する電圧を変化させ、前記疑似正弦波を生成する回路であって、前記分周信号の分周数が多い場合、前記電圧の変化の程度を小さくし、前記分周信号の分周数が少ない場合、前記電圧の変化の程度を大きくする。
【０００６】
前記分周信号生成回路は、多段フリップフロップ回路による周波数分周器を備え、前記出力周波数選択回路は、前記周波数分周器のフリップフロップ回路の段数を選択することにより、前記疑似正弦波の周波数を選択してもよい。
【０００７】
前記疑似正弦波生成回路は、前記分周信号に基づいて、出力する電圧を変化させ、前記疑似正弦波を生成してもよい。
【０００８】
前記疑似正弦波生成回路は、前記分周信号の分周数が多い場合、前記電圧の変化の程度を小さくし、前記分周信号の分周数が少ない場合、前記電圧の変化の程度を大きくしてもよい。
【発明の効果】
【０００９】
本発明の各態様に係る正弦波発生回路によれば、周波数が互いに異なる複数の正弦波を生成することができる。
【図面の簡単な説明】
【００１０】
【図１】本実施形態の正弦波発生回路の構成の一例を示す図である。
【図２】本実施形態の分周信号生成回路の構成の一例を示す図である。
【図３】本実施形態の出力周波数選択回路が分周信号生成回路に出力する制御信号の一例を示す図である。
【図４】本実施形態の分周信号生成回路が備える論理回路の構成の一例を示す図である。
【図５】本実施形態のＤ−ＦＦ回路がクロック信号に同期した５ビットのカウンタとして動作する場合の分周信号の一例を示す図である。
【図６】本実施形態のＤ−ＦＦ回路がクロック信号に同期した４ビットのカウンタとして動作する場合の分周信号の一例を示す図である。
【図７】本実施形態のＤ−ＦＦ回路がクロック信号に同期した３ビットのカウンタとして動作する場合の分周信号の一例を示す図である。
【図８】本実施形態の疑似正弦波生成回路の構成の一例を示す図である。
【図９】本実施形態の疑似正弦波生成回路が出力する各電圧の値の一例を示す図である。
【図１０】本実施形態の疑似正弦波生成回路が出力する疑似正弦波信号の一例を示す図である。
【図１１】本実施形態のＤ−ＦＦ回路がクロック信号に同期した５ビットカウンタとして動作する場合の疑似正弦波信号の電圧変化の一例を示す図である。
【図１２】本実施形態のＤ−ＦＦ回路がクロック信号に同期した５ビットカウンタとして動作する場合の疑似正弦波信号と、分周信号との対応を示す図である。
【図１３】本実施形態のＤ−ＦＦ回路がクロック信号に同期した４ビットカウンタとして動作する場合の疑似正弦波信号の電圧変化の一例を示す図である。
【図１４】本実施形態のＤ−ＦＦ回路がクロック信号に同期した４ビットカウンタとして動作する場合の疑似正弦波信号と、分周信号との対応を示す図である。
【図１５】本実施形態のＤ−ＦＦ回路がクロック信号に同期した３ビットカウンタとして動作する場合の疑似正弦波信号の電圧変化の一例を示す図である。
【図１６】本実施形態のＤ−ＦＦ回路がクロック信号に同期した３ビットカウンタとして動作する場合の疑似正弦波信号と、分周信号との対応を示す図である。
【図１７】本実施形態のフィルタ回路が出力する正弦波信号のＴＨＤの一例を示す図である。
【発明を実施するための形態】
【００１１】
［実施形態］
以下、図面を参照して、本発明の実施形態に係る正弦波発生回路について詳細に説明する。
【００１２】
＜１．正弦波発生回路１０の構成＞
図１は、本実施形態の正弦波発生回路１０の構成の一例を示す図である。正弦波発生回路１０は、入力端子（図示する入力端子ｔ１）から入力されるクロック信号に基づいて、出力端子（図示する出力端子ｔ２）から正弦波の信号（以下、正弦波信号）を出力する回路である。クロック信号とは、水晶発振器等から出力される信号であって、ある特定の周波数の矩形波の信号である。正弦波発生回路１０は、様々な装置に適用することが可能である。例えば、正弦波発生回路１０は、電気計測における交流インピーダンス測定器に用いられ、周波数を切り替えつつ、クロック信号に同期した正弦波を出力端子ｔ２から出力する。
【００１３】
図１に示される通り、正弦波発生回路１０は、分周信号生成回路１１と、出力周波数選択回路１２と、疑似正弦波生成回路１３と、フィルタ回路１４とを備える。分周信号生成回路１１は、入力端子ｔ１から入力されたクロック信号を分周した信号を生成する。以降の説明において、分周信号生成回路１１が生成した信号であって、クロック信号を分周した信号を分周信号と記載する。分周信号生成回路１１は、周波数が互いに異なる複数の分周信号を生成する。分周信号は、矩形波の信号である。分周信号生成回路１１は、生成した分周信号を疑似正弦波生成回路１３に出力する。
【００１４】
疑似正弦波生成回路１３には、分周信号生成回路１１によって生成された複数の分周信号が入力される。疑似正弦波生成回路１３は、複数の分周信号の組み合わせに基づいて、疑似的な正弦波信号（以下、疑似正弦波信号）を生成する。具体的には、疑似正弦波生成回路１３は、分周信号生成回路１１が生成した分周信号に応じて、出力する信号の電圧を変化させる。疑似正弦波生成回路１３は、この電圧を正弦波のように変化させることにより、疑似正弦波信号を生成する。疑似正弦波生成回路１３は、生成した疑似正弦波信号をフィルタ回路１４に出力する。
【００１５】
出力周波数選択回路１２は、正弦波発生回路１０が出力する正弦波信号の周波数に基づいて、分周信号生成回路１１が生成する分周信号の分周数を選択する。具体的には、出力周波数選択回路１２は、分周信号生成回路１１に対して制御信号を出力する回路である。制御信号は、分周信号生成回路１１が生成する分周信号の周波数毎に異なる信号である。分周信号生成回路１１は、制御信号に基づいて動作し、制御信号に応じた周波数の分周信号を出力する。出力周波数選択回路１２は、例えば、疑似正弦波信号の周波数を所定の時間毎に変化させるように制御信号を出力する。出力周波数選択回路１２は、例えば、ＣＰＵ（Central Processing Unit）などのハードウェアプロセッサが記憶部（不図示）に記憶されるプログラム（ソフトウェア）を実行することにより実現されてもよく、ＬＳＩ（Large Scale Integration）やＡＳＩＣ（Application Specific Integrated Circuit）、ＦＰＧＡ（Field-Programmable Gate Array）、ＧＰＵ（Graphics Processing Unit）などのハードウェアによって実現されてもよく、ソフトウェアとハードウェアの協働によって実現されてもよい。
【００１６】
フィルタ回路１４には、疑似正弦波生成回路１３から疑似正弦波信号が入力される。フィルタ回路１４は、疑似正弦波信号に生じるノイズや高調波成分を低減する回路である。上述したように、疑似正弦波生成回路１３は、分周信号である矩形波が変化するタイミングに応じて、出力する信号の電圧を変化させ、疑似正弦波信号を生成する。したがって、疑似正弦波信号は、出力する信号の電圧が変化するタイミングに応じた高調波成分が重畳する。フィルタ回路１４は、当該高調波成分を低減する電気回路である。フィルタ回路１４は、当該高調波成分の周波数に応じた遮断特性を有するように定数が設定された抵抗器と、コンデンサとを備えるローパスフィルタ回路である。正弦波発生回路１０は、フィルタ回路１４がノイズや高調波成分を低減した疑似正弦波信号を正弦波信号として出力端子ｔ２から出力する。以下、正弦波発生回路１０が備える各構成の詳細について説明する。
【００１７】
＜２．分周信号生成回路１１の構成＞
以下、図２〜図４を参照し、正弦波発生回路１０が備える分周信号生成回路１１の詳細について説明する。
図２は、本実施形態の分周信号生成回路１１の構成の一例を示す図である。
図３は、本実施形態の出力周波数選択回路１２が分周信号生成回路１１に出力する制御信号の一例を示す図である。
図４は、本実施形態の分周信号生成回路１１が備える論理回路１１ｂの構成の一例を示す図である。
分周信号生成回路１１は、図２に示される複数のＤ−ＦＦ（Delay-Flip-Flop：Ｄ型フリップフロップ）回路（図示するＤ−ＦＦ回路１１ａ−１〜１１ａ−５）と、図４に示される論理回路１１ｂとを備える。以降の説明において、Ｄ−ＦＦ回路１１ａ−１〜１１ａ−５を互いに区別しない場合には、Ｄ−ＦＦ回路１１ａと記載する。Ｄ−ＦＦ回路１１ａは、クロック信号が入力される端子ａ１（図示する「ＣＬＫ」）と、Ｄ−ＦＦ回路１１ａに保持される信号が入力される端子ａ２（図示する「Ｄ」）と、クロック信号に応じて信号が出力される端子ａ３（図示する「Ｑ」）と、端子ａ３から出力される信号が反転された信号が出力される端子ａ４（図示する「／Ｑ（キューバー）」）と、Ｄ−ＦＦ回路１１ａの出力を所定の値とする端子ａ５（図示する「Ｓ」）及び端子ａ６（図示する「Ｒ」）とを備える。
【００１８】
各Ｄ−ＦＦ回路１１ａの端子ａ１には、入力端子ｔ１に入力されたクロック信号が入力される。各Ｄ−ＦＦ回路１１ａの端子ａ２と、論理回路１１ｂの出力端子とが接続される。また、Ｄ−ＦＦ回路１１ａの端子ａ３と、端子ａ４とは、論理回路１１ｂの入力端子と接続される。Ｄ−ＦＦ回路１１ａの端子ａ３と、端子ａ４とは、疑似正弦波生成回路１３の入力端子と接続される。疑似正弦波生成回路１３の入力端子については、後述する。
【００１９】
以降の説明において、Ｄ−ＦＦ回路１１ａ−１の端子ａ３から出力される信号を、信号Ｑ１と記載する。Ｄ−ＦＦ回路１１ａ−１の端子ａ４から出力される信号を、信号／Ｑ１と記載する。Ｄ−ＦＦ回路１１ａ−２の端子ａ３から出力される信号を、信号Ｑ２と記載する。Ｄ−ＦＦ回路１１ａ−２の端子ａ４から出力される信号を、信号／Ｑ２と記載する。Ｄ−ＦＦ回路１１ａ−３の端子ａ３から出力される信号を、信号Ｑ３と記載する。Ｄ−ＦＦ回路１１ａ−３の端子ａ４から出力される信号を、信号／Ｑ３と記載する。Ｄ−ＦＦ回路１１ａ−４の端子ａ３から出力される信号を、信号Ｑ４と記載する。Ｄ−ＦＦ回路１１ａ−４の端子ａ４から出力される信号を、信号／Ｑ４と記載する。Ｄ−ＦＦ回路１１ａ−５の端子ａ３から出力される信号を、信号Ｑ５と記載する。Ｄ−ＦＦ回路１１ａ−５の端子ａ４から出力される信号を、信号／Ｑ５と記載する。
【００２０】
また、以降の説明において、論理回路１１ｂからＤ−ＦＦ回路１１ａ−１の端子ａ２に入力される信号を信号Ｄ１と記載する。論理回路１１ｂからＤ−ＦＦ回路１１ａ−２の端子ａ２に入力される信号を信号Ｄ２と記載する。論理回路１１ｂからＤ−ＦＦ回路１１ａ−３の端子ａ２に入力される信号を信号Ｄ３と記載する。論理回路１１ｂからＤ−ＦＦ回路１１ａ−４の端子ａ２に入力される信号を信号Ｄ４と記載する。論理回路１１ｂからＤ−ＦＦ回路１１ａ−５の端子ａ２に入力される信号を信号Ｄ５と記載する。
【００２１】
Ｄ−ＦＦ回路１１ａ−１〜１１ａ−５は、出力周波数選択回路１２が出力する制御信号に基づいて、クロック信号に同期した順序回路（カウンタ）として動作する。本実施形態では、Ｄ−ＦＦ回路１１ａ−１〜１１ａ−５は、出力周波数選択回路１２が出力する制御信号に基づいて、５ビットカウンタと、４ビットカウンタと、３ビットカウンタと、２ビットカウンタのうち、少なくともいずれかのカウンタとして動作する。具体的には、制御信号がＤ−ＦＦ回路１１ａ−１〜１１ａ−５を動作させる信号である場合、Ｄ−ＦＦ回路１１ａ−１〜１１ａ−５は、５ビットカウンタとして動作する。また、制御信号がＤ−ＦＦ回路１１ａ−１を除くＤ−ＦＦ回路１１ａ−２〜１１ａ−５を動作させる信号である場合、Ｄ−ＦＦ回路１１ａ−２〜１１ａ−５は、４ビットカウンタとして動作する。また、制御信号がＤ−ＦＦ回路１１ａ−１、１１ａ−２を除くＤ−ＦＦ回路１１ａ−３〜１１ａ−５を動作させる信号である場合、Ｄ−ＦＦ回路１１ａ−３〜１１ａ−５は、３ビットカウンタとして動作する。また、制御信号がＤ−ＦＦ回路１１ａ−１、１１ａ−２、１１ａ−３を除くＤ−ＦＦ回路１１ａ−４〜１１ａ−５を動作させる信号である場合、Ｄ−ＦＦ回路１１ａ−４〜１１ａ−５は、２ビットカウンタとして動作する。ここで、Ｄ−ＦＦ回路１１ａ−１〜１１ａ−５は、周波数分周器の一例である。
【００２２】
＜３．出力周波数選択回路１２の制御信号＞
以下、図３を参照し、出力周波数選択回路１２の詳細について説明する。
図３に示す通り、出力周波数選択回路１２は、Ｄ−ＦＦ回路１１ａ−１〜１１ａ−５を５ビットカウンタとして動作させる場合、Ｄ−ＦＦ回路１１ａ−１〜１１ａ−５の端子ａ５及び端子ａ６に対してローレベルの制御信号（図示する「Ｌ」）を出力する。これにより、Ｄ−ＦＦ回路１１ａの動作が有効に設定される。
【００２３】
また、出力周波数選択回路１２は、Ｄ−ＦＦ回路１１ａ−１を除くＤ−ＦＦ回路１１ａ−２〜１１ａ−５を４ビットカウンタとして動作させる場合、Ｄ−ＦＦ回路１１ａ−１の端子ａ５に対してハイレベル（図示する「Ｈ」）の制御信号を出力し、Ｄ−ＦＦ回路１１ａ−１の端子ａ６に対してローレベルの制御信号を出力する。また、Ｄ−ＦＦ回路１１ａ−２〜１１ａ−５の端子ａ５及び端子ａ６に対してローレベルの制御信号を出力する。これにより、Ｄ−ＦＦ回路１１ａ−１の端子ａ３からは常にハイレベルの信号が出力され、カウンタとしての動作が無効に設定される。また、Ｄ−ＦＦ回路１１ａ−２〜１１ａ−５の動作が有効に設定される。
【００２４】
また、出力周波数選択回路１２は、Ｄ−ＦＦ回路１１ａ−１、１１ａ−２を除くＤ−ＦＦ回路１１ａ−３〜１１ａ−５を３ビットカウンタとして動作させる場合、Ｄ−ＦＦ回路１１ａ−１、１１ａ−２の端子ａ５に対してハイレベルの制御信号を出力し、Ｄ−ＦＦ回路１１ａ−１、１１ａ−２の端子ａ６に対してローレベルの制御信号を出力する。また、Ｄ−ＦＦ回路１１ａ−３〜１１ａ−５の端子ａ５及び端子ａ６に対してローレベルの制御信号を出力する。これにより、Ｄ−ＦＦ回路１１ａ−１、１１ａ−２の端子ａ３からは常にハイレベルの信号が出力され、カウンタとしての動作が無効に設定される。また、Ｄ−ＦＦ回路１１ａ−３〜１１ａ−５の動作が有効に設定される。
【００２５】
なお、上述では、クロック信号を分周する回路としてＤ−ＦＦ回路１１ａが用いられているが、これに限られない。クロック信号を分周することができれば、他の種類のＦＦ回路が用いられていてもよく、ＦＦ回路以外の回路によって構成されていてもよい。例えば、Ｄ−ＦＦ回路１１ａに代えて、Ｄ−ＦＦ回路１１ａと同等の処理を行う、ＬＳＩ、ＡＳＩＣ、ＦＰＧＡ及びＰＬＤ（Programmable Logic Device）であってもよい。
【００２６】
＜４．論理回路１１ｂの構成＞
以下、図４を参照し、Ｄ−ＦＦ回路１１ａがクロック信号に同期したカウンタとして動作する場合の、論理回路１１ｂの構成及び論理回路１１ｂとＤ−ＦＦ回路１１ａとの接続について説明する。
図４に示される通り、論理回路１１ｂは、第１論理回路１１ｂ−１と、第２論理回路１１ｂ−２と、第３論理回路１１ｂ−３と、第４論理回路１１ｂ−４と、第５論理回路１１ｂ−５とを備える。第１論理回路１１ｂ−１は、Ｄ−ＦＦ回路１１ａ−１の端子ａ１に入力される信号Ｄ１を生成する回路である。第２論理回路１１ｂ−２は、Ｄ−ＦＦ回路１１ａ−２の端子ａ１に入力される信号Ｄ２を生成する回路である。第３論理回路１１ｂ−３は、Ｄ−ＦＦ回路１１ａ−３の端子ａ１に入力される信号Ｄ３を生成する回路である。第４論理回路１１ｂ−４は、Ｄ−ＦＦ回路１１ａ−４の端子ａ１に入力される信号Ｄ４を生成する回路である。第５論理回路１１ｂ−５は、Ｄ−ＦＦ回路１１ａ−５の端子ａ１に入力される信号Ｄ５を生成する回路である。
【００２７】
第１論理回路１１ｂ−１は、４個の入力端子を備える。入力端子には、それぞれ、Ｄ−ＦＦ回路１１ａ−１の端子ａ３と、Ｄ−ＦＦ回路１１ａ−２の端子ａ３と、Ｄ−ＦＦ回路１１ａ−１の端子ａ３と、Ｄ−ＦＦ回路１１ａ−２の端子ａ４とが接続される。第１論理回路１１ｂ−１は、信号Ｑ１及び信号Ｑ２の論理和を反転させた信号と、信号Ｑ１及び信号／Ｑ２の論理和を反転させた信号との論理和を信号Ｄ１として生成する。第１論理回路１１ｂ−１の出力端子と、Ｄ−ＦＦ回路１１ａ−１の端子ａ２とは、接続され、Ｄ−ＦＦ回路１１ａ−１の端子ａ２には、第１論理回路１１ｂ−１が生成した信号Ｄ１が入力される。
【００２８】
第２論理回路１１ｂ−２は、４個の入力端子を備える。入力端子には、それぞれ、Ｄ−ＦＦ回路１１ａ−１の端子ａ４と、Ｄ−ＦＦ回路１１ａ−２の端子ａ３と、Ｄ−ＦＦ回路１１ａ−１の端子ａ３と、Ｄ−ＦＦ回路１１ａ−２の端子ａ４とが接続される。第２論理回路１１ｂ−２は、信号／Ｑ１及び信号Ｑ２の論理和を反転させた信号と、信号Ｑ１及び信号／Ｑ２の論理和を反転させた信号との論理和を信号Ｄ２として生成する。第２論理回路１１ｂ−２の出力端子と、Ｄ−ＦＦ回路１１ａ−２の端子ａ２とは、接続され、Ｄ−ＦＦ回路１１ａ−２の端子ａ２には、第２論理回路１１ｂ−２が生成した信号Ｄ２が入力される。
【００２９】
第３論理回路１１ｂ−３は、７個の入力端子を備える。入力端子には、それぞれ、Ｄ−ＦＦ回路１１ａ−１の端子ａ４と、Ｄ−ＦＦ回路１１ａ−２の端子ａ４と、Ｄ−ＦＦ回路１１ａ−３の端子ａ３と、Ｄ−ＦＦ回路１１ａ−２の端子ａ３と、Ｄ−ＦＦ回路１１ａ−３の端子ａ４と、Ｄ−ＦＦ回路１１ａ−１の端子ａ３と、Ｄ−ＦＦ回路１１ａ−３の端子ａ４とが接続される。第３論理回路１１ｂ−３は、信号／Ｑ１、信号／Ｑ２及び信号Ｑ３の論理和を反転させた信号と、信号Ｑ２及び信号／Ｑ３の論理和を反転させた信号と、信号Ｑ１及び信号／Ｑ３の論理和を反転させた信号との論理和を信号Ｄ３として生成する。第３論理回路１１ｂ−３の出力端子と、Ｄ−ＦＦ回路１１ａ−３の端子ａ２とは、接続され、Ｄ−ＦＦ回路１１ａ−３の端子ａ２には、第３論理回路１１ｂ−３が生成した信号Ｄ３が入力される。
【００３０】
第４論理回路１１ｂ−４は、１２個の入力端子を備える。入力端子には、それぞれ、Ｄ−ＦＦ回路１１ａ−１の端子ａ３と、Ｄ−ＦＦ回路１１ａ−３の端子ａ４と、Ｄ−ＦＦ回路１１ａ−４の端子ａ４と、Ｄ−ＦＦ回路１１ａ−２の端子ａ３と、Ｄ−ＦＦ回路１１ａ−３の端子ａ４と、Ｄ−ＦＦ回路１１ａ−４の端子ａ４と、Ｄ−ＦＦ回路１１ａ−３の端子ａ３と、Ｄ−ＦＦ回路１１ａ−４の端子ａ４と、Ｄ−ＦＦ回路１１ａ−１の端子ａ４と、Ｄ−ＦＦ回路１１ａ−２の端子ａ４と、Ｄ−ＦＦ回路１１ａ−３の端子ａ４と、Ｄ−ＦＦ回路１１ａ−４の端子ａ３とが接続される。第４論理回路１１ｂ−４は、信号Ｑ１、信号／Ｑ３及び信号／Ｑ４の論理和を反転させた信号と、信号Ｑ２、信号／Ｑ３及び信号／Ｑ４の論理和を反転させた信号と、信号Ｑ３及び信号／Ｑ４の論理和を反転させた信号と、信号／Ｑ１、信号／Ｑ２、信号／Ｑ３及び信号Ｑ４の論理和を反転させた信号との論理和を信号Ｄ４として生成する。第４論理回路１１ｂ−４の出力端子と、Ｄ−ＦＦ回路１１ａ−４の端子ａ２とは、接続され、Ｄ−ＦＦ回路１１ａ−４の端子ａ２には、第４論理回路１１ｂ−４が生成した信号Ｄ３が入力される。
【００３１】
第５論理回路１１ｂ−５は、１７個の入力端子を備える。入力端子には、それぞれ、Ｄ−ＦＦ回路１１ａ−１の端子ａ４と、Ｄ−ＦＦ回路１１ａ−２の端子ａ４と、Ｄ−ＦＦ回路１１ａ−３の端子ａ４と、Ｄ−ＦＦ回路１１ａ−４の端子ａ４と、Ｄ−ＦＦ回路１１ａ−５の端子ａ３と、Ｄ−ＦＦ回路１１ａ−２の端子ａ３と、Ｄ−ＦＦ回路１１ａ−５の端子ａ４と、Ｄ−ＦＦ回路１１ａ−１の端子ａ３と、Ｄ−ＦＦ回路１１ａ−２の端子ａ４と、Ｄ−ＦＦ回路１１ａ−５の端子ａ４と、Ｄ−ＦＦ回路１１ａ−１の端子ａ４と、Ｄ−ＦＦ回路１１ａ−２の端子ａ４と、Ｄ−ＦＦ回路１１ａ−３の端子ａ３と、Ｄ−ＦＦ回路１１ａ−５の端子ａ４と、Ｄ−ＦＦ回路１１ａ−３の端子ａ４と、Ｄ−ＦＦ回路１１ａ−４の端子ａ３と、Ｄ−ＦＦ回路１１ａ−５の端子ａ４とが接続される。第５論理回路１１ｂ−５は、信号／Ｑ１、信号／Ｑ２、信号／Ｑ３、信号／Ｑ４及び信号Ｑ５の論理和を反転させた信号と、信号Ｑ２及び信号／Ｑ５の論理和を反転させた信号と、信号Ｑ１、信号／Ｑ２及び信号／Ｑ５の論理和を反転させた信号と、信号／Ｑ１、信号／Ｑ２、信号Ｑ３及び信号／Ｑ５の論理和を反転させた信号と、信号／Ｑ３、信号Ｑ４及び信号／Ｑ５の論理和を反転させた信号との論理和を信号Ｄ５として生成する。第５論理回路１１ｂ−５の出力端子と、Ｄ−ＦＦ回路１１ａ−５の端子ａ２とは、接続され、Ｄ−ＦＦ回路１１ａ−５の端子ａ２には、第５論理回路１１ｂ−５が生成した信号Ｄ５が入力される。
【００３２】
上述した構成により、Ｄ−ＦＦ回路１１ａは、クロック信号に同期した５ビットカウンタと、４ビットカウンタと、３ビットカウンタと、２ビットカウンタとのうち、少なくともいずれかのカウンタとして動作する。なお、上述では、論理回路１１ｂの構成によってＤ−ＦＦ回路１１ａがクロック信号に同期したカウンタとして動作する場合について説明したが、これに限られない。論理回路１１ｂは、Ｄ−ＦＦ回路１１ａがクロック信号に同期したカウンタとして動作すれば、他の構成であってもよい。
【００３３】
＜４．Ｄ−ＦＦ回路１１ａの出力＞
図５は、本実施形態のＤ−ＦＦ回路１１ａがクロック信号に同期した５ビットのカウンタとして動作する場合の一例を示す図である。図５には、クロック信号の時間変化を示す波形（図示する波形Ｗｃｌｋ）と、信号Ｑ１の時間変化を示す波形（図示する波形Ｗｑ１）と、信号Ｑ２の時間変化を示す波形（図示する波形Ｗｑ２）と、信号Ｑ３の時間変化を示す波形（図示する波形Ｗｑ３）と、信号Ｑ４の時間変化を示す波形（図示する波形Ｗｑ４）と、信号Ｑ５の時間変化を示す波形（図示する波形Ｗｑ５）とが示される。
【００３４】
波形Ｗｑ１が示す通り、Ｄ−ＦＦ回路１１ａ−１は、クロック信号の１／２の周波数の信号Ｑ１を出力する。波形Ｗｑ２が示す通り、Ｄ−ＦＦ回路１１ａ−２は、信号Ｑ１の１／２の周波数の信号Ｑ２を出力する。波形Ｗｑ３が示す通り、Ｄ−ＦＦ回路１１ａ−３は、信号Ｑ２の１／２の周波数の信号Ｑ３を出力する。波形Ｗｑ４が示す通り、Ｄ−ＦＦ回路１１ａ−４は、信号Ｑ３の１／２の周波数の信号Ｑ４を出力する。波形Ｗｑ５が示す通り、Ｄ−ＦＦ回路１１ａ−５は、信号Ｑ４の１／２の周波数の信号Ｑ５を出力する。
【００３５】
図６は、本実施形態のＤ−ＦＦ回路１１ａがクロック信号に同期した４ビットのカウンタとして動作する場合の一例を示す図である。図６には、波形Ｗｃｌｋと、波形Ｗｑ１と、波形Ｗｑ２と、波形Ｗｑ３と、波形Ｗｑ４と、波形Ｗｑ５とが示される。
【００３６】
波形Ｗｑ１が示す通り、Ｄ−ＦＦ回路１１ａ−１は、信号Ｑ１としてハイレベルの信号を出力する。波形Ｗｑ２が示す通り、Ｄ−ＦＦ回路１１ａ−２は、クロック信号の１／２の周波数の信号Ｑ２を出力する。波形Ｗｑ３が示す通り、Ｄ−ＦＦ回路１１ａ−３は、信号Ｑ２の１／２の周波数の信号Ｑ３を出力する。波形Ｗｑ４が示す通り、Ｄ−ＦＦ回路１１ａ−４は、信号Ｑ３の１／２の周波数の信号Ｑ４を出力する。波形Ｗｑ５が示す通り、Ｄ−ＦＦ回路１１ａ−５は、信号Ｑ４の１／２の周波数の信号Ｑ５を出力する。
【００３７】
図７は、本実施形態のＤ−ＦＦ回路１１ａがクロック信号に同期した３ビットのカウンタとして動作する場合の一例を示す図である。図７には、波形Ｗｃｌｋと、波形Ｗｑ１と、波形Ｗｑ２と、波形Ｗｑ３と、波形Ｗｑ４と、波形Ｗｑ５とが示される。
【００３８】
波形Ｗｑ１が示す通り、Ｄ−ＦＦ回路１１ａ−１は、信号Ｑ１としてハイレベルの信号を出力する。波形Ｗｑ２が示す通り、Ｄ−ＦＦ回路１１ａ−２は、信号Ｑ２としてハイレベルの信号を出力する。波形Ｗｑ３が示す通り、Ｄ−ＦＦ回路１１ａ−３は、クロック信号の１／２の周波数の信号Ｑ３を出力する。波形Ｗｑ４が示す通り、Ｄ−ＦＦ回路１１ａ−４は、信号Ｑ３の１／２の周波数の信号Ｑ４を出力する。波形Ｗｑ５が示す通り、Ｄ−ＦＦ回路１１ａ−５は、信号Ｑ４の１／２の周波数の信号Ｑ５を出力する。
【００３９】
また、Ｄ−ＦＦ回路１１ａがクロック信号に同期したカウンタとして動作するいずれの場合においても、Ｄ−ＦＦ回路１１ａ−１は、信号Ｑ１を反転した信号／Ｑ１（不図示）を出力し、Ｄ−ＦＦ回路１１ａ−２は、信号Ｑ２を反転した信号／Ｑ２（不図示）を出力し、Ｄ−ＦＦ回路１１ａ−３は、信号Ｑ３を反転した信号／Ｑ３（不図示）を出力し、Ｄ−ＦＦ回路１１ａ−４は、信号Ｑ４を反転した信号／Ｑ４（不図示）を出力し、Ｄ−ＦＦ回路１１ａ−５は、信号Ｑ５を反転した信号／Ｑ５（不図示）を出力する。ここで、信号Ｑ１〜Ｑ５及び信号／Ｑ１〜／Ｑ５は、分周信号の一例である。
【００４０】
＜５．疑似正弦波生成回路１３の構成＞
図８は、本実施形態の疑似正弦波生成回路１３の構成の一例を示す図である。図８に示される通り、疑似正弦波生成回路１３は、複数の抵抗（図示する抵抗Ｒ１〜Ｒ１０）と、複数の開閉器（図示する開閉器ＳＷ１〜ＳＷ６）と、複数の増幅器（図示する増幅器ＯＰ１１、増幅器ＯＰ１２、増幅器ＯＰ２）とを備える。
【００４１】
増幅器ＯＰ１１の入力端子は、Ｄ−ＦＦ回路１１ａ−５の端子ａ３と接続される。増幅器ＯＰ１２の入力端子は、Ｄ−ＦＦ回路１１ａ−５の端子ａ４と接続される。増幅器ＯＰ１１は、Ｄ−ＦＦ回路１１ａ−５の端子ａ３から出力される信号Ｑ５を増幅し出力する、また、増幅器ＯＰ１２は、Ｄ−ＦＦ回路１１ａ−５の端子ａ４から出力される信号／Ｑ５を増幅し、出力する。具体的には、増幅器ＯＰ１１は、信号Ｑ５がハイレベルの場合、５［Ｖ］を出力し、信号Ｑ５がローレベルの場合、０［Ｖ］を出力する。また、増幅器ＯＰ１２は、信号／Ｑ５がハイレベルの場合、５［Ｖ］を出力し、信号／Ｑ５がローレベルの場合、０［Ｖ］を出力する。抵抗Ｒ１〜Ｒ１０は、増幅器ＯＰ１１の出力端子と、増幅器ＯＰ１２の出力端子との間に、抵抗Ｒ１〜Ｒ１０の順に直列に接続される。以降の説明において、増幅器ＯＰ１１が出力する電圧を総称して電圧Ｖ９と記載する。増幅器ＯＰ１２が出力する電圧を総称して電圧Ｖ０と記載する。上述した構成により、電圧Ｖ９と、電圧Ｖ０とは、一方が５［Ｖ］である場合、他方が０［Ｖ］である。
【００４２】
開閉器ＳＷ１、ＳＷ２は、連動して開閉する４つの開閉回路を備える。開閉回路は、入力端子と、出力端子とを１つずつ備える。
抵抗Ｒ２及び抵抗Ｒ３との接続点と、開閉器ＳＷ１の第１開閉回路の入力端子とが接続され、抵抗Ｒ４及び抵抗Ｒ５との接続点と、開閉器ＳＷ１の第２開閉回路の入力端子とが接続され、抵抗Ｒ６及び抵抗Ｒ７の接続点と、開閉器ＳＷ１の第３開閉回路の入力端子とが接続され、抵抗Ｒ８及び抵抗Ｒ９の接続点と、開閉器ＳＷ１の第４開閉回路の入力端子とが接続される。
抵抗Ｒ３及び抵抗Ｒ４の接続点と、開閉器ＳＷ２の第１開閉回路の入力端子とが接続され、抵抗Ｒ５及び抵抗Ｒ６の接続点と、開閉器ＳＷ２の第２開閉回路の入力端子とが接続され、抵抗Ｒ７及び抵抗Ｒ８の接続点と、開閉器ＳＷ２の第３開閉回路の入力端子とが接続され、抵抗Ｒ９及び抵抗Ｒ１０の接続点と、開閉器ＳＷ２の第４開閉回路の入力端子とが接続される。
【００４３】
開閉器ＳＷ３、ＳＷ４は、連動して開閉する２つの開閉回路を備える。開閉回路は、入力端子と、出力端子とを１つずつ備える。
開閉器ＳＷ３の第１開閉回路の入力端子と、開閉器ＳＷ１の第１開閉回路の出力端子と、開閉器ＳＷ２の第１開閉回路の出力端子とが接続される。開閉器ＳＷ３の第２開閉回路の入力端子と、開閉器ＳＷ１の第３開閉回路の出力端子と、開閉器ＳＷ２の第３開閉回路の出力端子とが接続される。開閉器ＳＷ４の第１開閉回路の入力端子と、開閉器ＳＷ１の第２開閉回路の出力端子と、開閉器ＳＷ２の第２開閉回路の出力端子とが接続される。開閉器ＳＷ４の第２開閉回路の入力端子と、開閉器ＳＷ１の第４開閉回路の出力端子と、開閉器ＳＷ２の第４開閉回路の出力端子とが接続される。
【００４４】
開閉器ＳＷ５、ＳＷ６は、入力端子と、出力端子とを１つずつ備える。
開閉器ＳＷ５の入力端子と、開閉器ＳＷ３の第１開閉回路の出力端子と、開閉器ＳＷ４の第１開閉回路の出力端子とが接続される。開閉器ＳＷ６の入力端子と、開閉器ＳＷ３の第２開閉回路の出力端子と、開閉器ＳＷ４の第２開閉回路の出力端子とが接続される。
【００４５】
開閉器ＳＷ５、開閉器ＳＷ６の出力端子は、増幅器ＯＰ２に接続される。増幅器ＯＰ２は、例えば、入力された信号を１倍に増幅して出力するボルテージフォロア回路である。増幅器ＯＰ２は、増幅した信号をフィルタ回路１４に供給する。
【００４６】
開閉器ＳＷ１〜ＳＷ６は、Ｄ−ＦＦ回路１１ａが出力する分周信号（信号Ｑ１〜Ｑ５及び信号／Ｑ１〜／Ｑ５）に基づいて開閉する。
開閉器ＳＷ１は、信号／Ｑ１と、信号Ｑ４の排他的論理和が偽の場合、開状態であり、真の場合、閉状態である。開閉器ＳＷ２は、信号Ｑ１と、信号Ｑ４の排他的論理和が偽の場合、開状態であり、真の場合、閉状態である。Ｄ−ＦＦ回路１１ａが５ビットカウンタと、４ビットカウンタと、３ビットカウンタと、２ビットカウンタとのうち、いずれのカウンタとして動作する場合であっても、信号／Ｑ１と、信号Ｑ４の排他的論理和と、信号Ｑ１と、信号Ｑ４の排他的論理和とは、反転状態となる。したがって、開閉器ＳＷ１及び開閉器ＳＷ２の関係は、開閉器ＳＷ１が開状態である場合、開閉器ＳＷ２が閉状態であって、開閉器ＳＷ１が閉状態である場合、開閉器ＳＷ２が開状態である。
【００４７】
開閉器ＳＷ３は、信号／Ｑ２と、信号Ｑ４との排他的論理和が偽の場合、開状態であり、真の場合、閉状態である。開閉器ＳＷ４は、信号Ｑ２と、信号Ｑ４との排他的論理和が偽の場合、開状態であり、真の場合、閉状態である。Ｄ−ＦＦ回路１１ａが５ビットカウンタと、４ビットカウンタと、３ビットカウンタと、２ビットカウンタとのうち、いずれのカウンタとして動作する場合であっても、信号／Ｑ２と、信号Ｑ４の排他的論理和と、信号Ｑ２と、信号Ｑ４の排他的論理和とは、反転状態となる。したがって、開閉器ＳＷ３及び開閉器ＳＷ４の関係は、開閉器ＳＷ３が開状態である場合、開閉器ＳＷ４が閉状態であって、開閉器ＳＷ３が閉状態である場合、開閉器ＳＷ４が開状態である。
【００４８】
開閉器ＳＷ５は、信号／Ｑ３と、信号Ｑ４との排他的論理和が偽の場合、開状態であり、真の場合、閉状態である。開閉器ＳＷ６は、信号Ｑ３と、信号Ｑ４との排他的論理和が偽の場合、開状態であり、真の場合、閉状態である。Ｄ−ＦＦ回路１１ａが５ビットカウンタと、４ビットカウンタと、３ビットカウンタと、２ビットカウンタとのうち、いずれのカウンタとして動作する場合であっても、信号／Ｑ３と、信号Ｑ４の排他的論理和と、信号Ｑ３と、信号Ｑ４の排他的論理和とは、反転状態となる。したがって、開閉器ＳＷ５及び開閉器ＳＷ６の関係は、開閉器ＳＷ５が開状態である場合、開閉器ＳＷ６が閉状態であって、開閉器ＳＷ５が閉状態である場合、開閉器ＳＷ６が開状態である。
【００４９】
上述した構成により、増幅器ＯＰ２の入力端子には、開閉器ＳＷ１〜ＳＷ６を介して、抵抗Ｒ２及び抵抗Ｒ３の接続点と、抵抗Ｒ３及び抵抗Ｒ４の接続点と、抵抗Ｒ４及び抵抗Ｒ５の接続点と、抵抗Ｒ５及び抵抗Ｒ６の接続点と、抵抗Ｒ６及び抵抗Ｒ７の接続点と、抵抗Ｒ７及び抵抗Ｒ８の接続点と、抵抗Ｒ８及び抵抗Ｒ９の接続点と、抵抗Ｒ９及び抵抗Ｒ１０の接続点とのうち、いずれかが接続される。
【００５０】
以降の説明において、抵抗Ｒ１及び抵抗Ｒ２の接続点の電圧を、電圧ＶＣと記載し、抵抗Ｒ２及び抵抗Ｒ３の接続点の電圧を、電圧Ｖ８と記載し、抵抗Ｒ３及び抵抗Ｒ４の接続点の電圧を、電圧Ｖ７と記載し、抵抗Ｒ４及び抵抗Ｒ５の接続点の電圧を、電圧Ｖ６と記載し、抵抗Ｒ５及び抵抗Ｒ６の接続点の電圧を、電圧Ｖ５と記載し、抵抗Ｒ６及び抵抗Ｒ７の接続点の電圧を、電圧Ｖ４と記載し、抵抗Ｒ７及び抵抗Ｒ８の接続点の電圧を、電圧Ｖ３と記載し、抵抗Ｒ８及び抵抗Ｒ９の接続点の電圧を、電圧Ｖ２と記載し、抵抗Ｒ９及び抵抗Ｒ１０の接続点の電圧を、電圧Ｖ１と記載する。したがって、増幅器ＯＰ２の入力端子には、Ｄ−ＦＦ回路１１ａが出力する分周信号に応じて、電圧Ｖ１〜Ｖ８のうち、いずれか１つの電圧が印加される。これにより、増幅器ＯＰ２からは、電圧Ｖ１〜Ｖ８のうち、いずれかの電圧が出力される。
【００５１】
＜６．電圧Ｖ１〜電圧Ｖ８及び抵抗Ｒ１〜抵抗Ｒ１０の抵抗値について＞
以下、電圧Ｖ１〜電圧Ｖ８及び抵抗Ｒ１〜抵抗Ｒ１０の抵抗値の詳細について説明する。上述したように、抵抗Ｒ１の一端には、増幅器ＯＰ１１の出力端子から出力される電圧が印加される。また、抵抗Ｒ１０の一端には、増幅器ＯＰ１２が出力する電圧が印加される。
【００５２】
電圧ＶＣが、式（１）となるように定めると、抵抗Ｒ１〜Ｒ１０の抵抗値は、式（２）のように定められる。
【００５３】
ＶＣ＝（Ｖ０＋Ｖ９）／２…（１）
Ｒ１＝Ｒ２＋Ｒ３＋Ｒ４＋…＋Ｒ１０…（２）
【００５４】
図９は、本実施形態の疑似正弦波生成回路１３が出力する各電圧Ｖの値の一例を示す図である。図９の縦軸は、正弦波信号の電圧を示し、横軸は、時間を示す。
正弦波（図示する波形Ｗ１）のうち、対称性のある１／４周期分の波形を時間的に８等分した各区間における、各区間の時間的に中間の電圧を、電圧Ｖ１〜Ｖ８と定める。電圧Ｖ０と、電圧ＶＣとの差の絶対値をＥとした場合、電圧ＶＣと、電圧Ｖ１〜Ｖ８との電位差は式（３）〜（１０）のように定められる。
【００５５】
｜ＶＣ−Ｖ８｜／Ｅ＝ｓｉｎ（０．５π／１６）≒０．０９８０２  …（３）
｜ＶＣ−Ｖ７｜／Ｅ＝ｓｉｎ（１．５π／１６）≒０．２９０２８  …（４）
｜ＶＣ−Ｖ６｜／Ｅ＝ｓｉｎ（２．５π／１６）≒０．４７１４０  …（５）
｜ＶＣ−Ｖ５｜／Ｅ＝ｓｉｎ（３．５π／１６）≒０．６３４３９  …（６）
｜ＶＣ−Ｖ４｜／Ｅ＝ｓｉｎ（４．５π／１６）≒０．７７３０１  …（７）
｜ＶＣ−Ｖ３｜／Ｅ＝ｓｉｎ（５．５π／１６）≒０．８８１９２  …（８）
｜ＶＣ−Ｖ２｜／Ｅ＝ｓｉｎ（６．５π／１６）≒０．９５６９４  …（９）
｜ＶＣ−Ｖ１｜／Ｅ＝ｓｉｎ（７．５π／１６）≒０．９９５１８  …（１０）
【００５６】
ここで、抵抗Ｒ１を除く抵抗Ｒ２〜Ｒ１０の抵抗値の和を抵抗ｒとする場合、抵抗ｒの抵抗値は、式（１１）によって示される。
【００５７】
ｒ＝Ｒ２＋Ｒ３＋…＋Ｒ１０  …（１１）
【００５８】
抵抗ｒの値と、式（３）〜（１０）の値とに基づいて、抵抗Ｒ２〜Ｒ１０の各抵抗値は、式（１２）〜（２０）のように定められる。
【００５９】
Ｒ２／ｒ≒０．０９８０２  …（１２）
Ｒ３／ｒ≒０．１９２２６  …（１３）
Ｒ４／ｒ≒０．１８１１２  …（１４）
Ｒ５／ｒ≒０．１６２９９  …（１５）
Ｒ６／ｒ≒０．１３８６２  …（１６）
Ｒ７／ｒ≒０．１０８９１  …（１７）
Ｒ８／ｒ≒０．０７５０２  …（１８）
Ｒ９／ｒ≒０．０３８２４  …（１９）
Ｒ１０／ｒ≒０．００４８２  …（２０）
【００６０】
抵抗Ｒ１〜抵抗Ｒ１０のうち、どれか一つの値を定めることで、抵抗Ｒ１〜Ｒ１０の抵抗値は、式（２）及び式（１２）〜（２０）に基づいて定めることができる。
【００６１】
図１０は、本実施形態の疑似正弦波生成回路１３が出力する疑似正弦波信号の一例を示す図である。上述したように、疑似正弦波生成回路１３は、分周信号である矩形波が変化するタイミングに応じて、開閉器ＳＷ１〜ＳＷ６の開閉状態が変化する。これにより、疑似正弦波生成回路１３は、出力する電圧を電圧Ｖ１〜Ｖ８のいずれかに変化させ、疑似正弦波信号を生成する。
【００６２】
＜６．疑似正弦波生成回路１３が出力する疑似正弦波信号が１［ｋＨｚ］の場合＞
以下、Ｄ−ＦＦ回路１１ａがクロック信号に同期した５ビットカウンタとして動作する場合の疑似正弦波生成回路１３の動作の詳細について説明する。
図１１は、本実施形態のＤ−ＦＦ回路１１ａがクロック信号に同期した５ビットカウンタとして動作する場合の疑似正弦波信号の電圧変化の一例を示す図である。
初期状態において、Ｄ−ＦＦ回路１１ａは、信号Ｑ１〜Ｑ５としていずれもローレベルの信号を出力し、信号／Ｑ１〜／Ｑ５としていずれもハイレベルの信号を出力する。また、初期状態において、疑似正弦波生成回路１３の増幅器ＯＰ１２には、信号／Ｑ５としてハイレベルの信号が入力されるため、増幅器ＯＰ１２は、電圧Ｖ０として５［Ｖ］を出力する。また、電圧Ｖ９は、信号Ｑ５がローレベルのため、０［Ｖ］に制御される。電圧ＶＣは、電圧Ｖ９と、電圧Ｖ０との中間の電圧（この一例では、２．５［Ｖ］）である。また、抵抗Ｒ１〜Ｒ１０は、上述した抵抗値に定められるため、電圧Ｖ８の電圧が最も低く、電圧Ｖ１の電圧が最も高い。
【００６３】
Ｄ−ＦＦ回路１１ａは、５ビットカウンタとして動作する場合、信号Ｑ１（信号／Ｑ１）を下位ビット、信号Ｑ５（信号／Ｑ５）を上位ビットとし、０〜３１までカウントする。このうち、Ｄ−ＦＦ回路１１ａが初期状態の「０」から「７」までカウントする状態を、第１状態と記載する。第１状態において、「０」から「７」までカウント値が変化することに伴い、開閉器ＳＷ１〜ＳＷ６の開閉状態が変化する。増幅器ＯＰ２の入力端子には、開閉器ＳＷ１〜ＳＷ６の開閉状態に応じて、電圧Ｖ８、電圧Ｖ７、…、電圧Ｖ１が順に印加される。次に、Ｄ−ＦＦ回路１１ａが「８」から「１５」までカウントする状態を、第２状態と記載する。第２状態における電圧Ｖ０及び電圧Ｖ９の電圧値は、第１状態と同様である。第２状態において、「８」から「１５」までカウント値が変化することに伴い、開閉器ＳＷ１〜ＳＷ６の開閉状態が変化する。増幅器ＯＰ２の入力端子には、開閉器ＳＷ１〜ＳＷ６の開閉状態に応じて、電圧Ｖ１、電圧Ｖ２、…、電圧Ｖ８が順に印加され、出力される。
【００６４】
ここで、Ｄ−ＦＦ回路１１ａが「１６」をカウントすることに伴い、疑似正弦波生成回路１３の増幅器ＯＰ１２には、信号／Ｑ５としてローレベルの信号が入力されるため、増幅器ＯＰ１２は、電圧Ｖ０として０［Ｖ］を出力する。また、電圧Ｖ９は、信号Ｑ５がハイレベルのため、５［Ｖ］に制御される。電圧ＶＣは、電圧Ｖ９と、電圧Ｖ０との中間の電圧（この一例では、２．５［Ｖ］）である。また、抵抗Ｒ１〜Ｒ１０は、電圧Ｖ８の電圧が最も高く、電圧Ｖ１の電圧が最も低い。
【００６５】
次に、Ｄ−ＦＦ回路１１ａが「１６」から「２３」までカウントする状態を、第３状態と記載する。第３状態において、「１６」から「２３」までカウント値が変化することに伴い、開閉器ＳＷ１〜ＳＷ６の開閉状態が変化する。増幅器ＯＰ２の入力端子には、開閉器ＳＷ１〜ＳＷ６の開閉状態に応じて、電圧Ｖ８、電圧Ｖ７、…、電圧Ｖ１が順に印加される。次に、Ｄ−ＦＦ回路１１ａが「２４」から「３１」までカウントする状態を、第４状態と記載する。第４状態における電圧Ｖ０及び電圧Ｖ９の電圧値は、第３状態と同様である。第４状態において、「２４」から「３１」までカウント値が変化することに伴い、開閉器ＳＷ１〜ＳＷ６の開閉状態が変化する。増幅器ＯＰ２の入力端子には、開閉器ＳＷ１〜ＳＷ６の開閉状態に応じて、電圧Ｖ１、電圧Ｖ２、…、電圧Ｖ８が順に印加され、出力される。
【００６６】
図１２は、本実施形態のＤ−ＦＦ回路１１ａがクロック信号に同期した５ビットカウンタとして動作する場合の疑似正弦波信号と、分周信号との対応を示す図である。
ここで、クロック信号（図示する波形Ｗｃｌｋ）が３２［ｋＨｚ］である場合、信号Ｑ１（図示する波形Ｗｑ１）は、クロック信号を２分周した１６［ｋＨｚ］の分周信号である。また、信号Ｑ２（図示する波形Ｗｑ２）は、信号Ｑ１を２分周した８［ｋＨｚ］の分周信号である。また、信号Ｑ３（図示する波形Ｗｑ３）は、信号Ｑ２を２分周した４［ｋＨｚ］の分周信号である。また、信号Ｑ４（図示する波形Ｗｑ４）は、信号Ｑ３を２分周した２［ｋＨｚ］の分周信号である。信号Ｑ５（図示する波形Ｗｑ５）は、信号Ｑ４を２分周した１［ｋＨｚ］の分周信号である。図１２に示される通り、疑似正弦波信号（図示する波形Ｗｆ）は、信号Ｑ５の周波数と合致する。したがって、Ｄ−ＦＦ回路１１ａがクロック信号に同期した５ビットカウンタとして動作する場合、疑似正弦波信号は、１［ｋＨｚ］の正弦波である。
【００６７】
また、上述した構成により、疑似正弦波信号の電圧レベルは信号Ｑ１〜Ｑ５の変化に応じて変化する。信号Ｑ１〜Ｑ５のうち、最も周波数が高い信号は、信号Ｑ１（１６［ｋＨｚ］）である。この信号Ｑ１のハイレベル及びローレベルの変化毎に疑似正弦波信号の電圧レベルが変化するため、Ｄ−ＦＦ回路１１ａがクロック信号に同期した５ビットカウンタとして動作する場合の疑似正弦波信号には、クロック信号の周波数（この一例では、３２［ｋＨｚ］）に応じた高調波成分が重畳する。
【００６８】
＜７．疑似正弦波生成回路１３が出力する疑似正弦波信号が２［ｋＨｚ］の場合＞
以下、Ｄ−ＦＦ回路１１ａがクロック信号に同期した４ビットカウンタとして動作する場合の疑似正弦波生成回路１３の動作の詳細について説明する。
図１３は、本実施形態のＤ−ＦＦ回路１１ａがクロック信号に同期した４ビットカウンタとして動作する場合の疑似正弦波信号の電圧変化の一例を示す図である。
初期状態において、出力周波数選択回路１２から、Ｄ−ＦＦ回路１１ａ−１の端子ａ５にハイレベルを入力することで、Ｄ−ＦＦ回路１１ａは、信号Ｑ１から常時ハイレベルの信号を出力し、信号／Ｑ１から常時ローレベルの信号を出力する。また、信号Ｑ２〜Ｑ５としていずれもローレベルの信号を出力し、信号／Ｑ２〜／Ｑ５としていずれもハイレベルの信号を出力する。また、初期状態において、疑似正弦波生成回路１３の増幅器ＯＰ１２には、信号／Ｑ５としてハイレベルの信号が入力されるため、増幅器ＯＰ１２は、電圧Ｖ０として５［Ｖ］を出力する。また、電圧Ｖ９は、信号Ｑ５がローレベルのため、０［Ｖ］である。電圧ＶＣは、電圧Ｖ９と、電圧Ｖ０との中間の電圧（この一例では、２．５［Ｖ］）である。また、抵抗Ｒ１〜Ｒ１０は、上述した抵抗値に定められるため、電圧Ｖ８の電圧が最も低く、電圧Ｖ１の電圧が最も高い。
【００６９】
Ｄ−ＦＦ回路１１ａは、４ビットカウンタとして動作する場合、信号Ｑ２（信号／Ｑ２）を下位ビット、信号Ｑ５（信号／Ｑ５）を上位ビットとし、０〜１５までカウントする。このうち、Ｄ−ＦＦ回路１１ａが初期状態の「０」から「３」までカウントする状態を、第１状態と記載する。第１状態において、「０」から「３」までカウント値が変化することに伴い、開閉器ＳＷ１〜ＳＷ６の開閉状態が変化する。増幅器ＯＰ２の入力端子には、開閉器ＳＷ１〜ＳＷ６の開閉状態に応じて、電圧Ｖ７、電圧Ｖ５、電圧Ｖ３及び電圧Ｖ１が順に印加される。次に、Ｄ−ＦＦ回路１１ａが「４」から「７」までカウントする状態を、第２状態と記載する。第２状態における電圧Ｖ０及び電圧Ｖ９の電圧値は、第１状態と同様である。第２状態において、「４」から「７」までカウント値が変化することに伴い、開閉器ＳＷ１〜ＳＷ６の開閉状態が変化する。増幅器ＯＰ２の入力端子には、開閉器ＳＷ１〜ＳＷ６の開閉状態に応じて、電圧Ｖ２、電圧Ｖ４、電圧Ｖ６及び電圧Ｖ８が順に印加され、出力される。
【００７０】
ここで、Ｄ−ＦＦ回路１１ａが「８」をカウントすることに伴い、疑似正弦波生成回路１３の増幅器ＯＰ１２には、信号／Ｑ５としてローレベルの信号が入力されるため、増幅器ＯＰ１２は、電圧Ｖ０として０［Ｖ］を出力する。また、電圧Ｖ９は、信号Ｑ５がハイレベルのため、５［Ｖ］である。電圧ＶＣは、電圧Ｖ９と、電圧Ｖ０との中間の電圧（この一例では、２．５［Ｖ］）である。また、抵抗Ｒ１〜Ｒ１０は、電圧Ｖ８の電圧が最も高く、電圧Ｖ１の電圧が最も低い。
【００７１】
次に、Ｄ−ＦＦ回路１１ａが「８」から「１１」までカウントする状態を、第３状態と記載する。第３状態において、「８」から「１１」までカウント値が変化することに伴い、開閉器ＳＷ１〜ＳＷ６の開閉状態が変化する。増幅器ＯＰ２の入力端子には、開閉器ＳＷ１〜ＳＷ６の開閉状態に応じて、電圧Ｖ７、電圧Ｖ５、電圧Ｖ３及び電圧Ｖ１が順に印加される。次に、Ｄ−ＦＦ回路１１ａが「１２」から「１５」までカウントする状態を、第４状態と記載する。第４状態における電圧Ｖ０及び電圧Ｖ９の電圧値は、第３状態と同様である。第４状態において、「１２」から「１５」までカウント値が変化することに伴い、開閉器ＳＷ１〜ＳＷ６の開閉状態が変化する。増幅器ＯＰ２の入力端子には、開閉器ＳＷ１〜ＳＷ６の開閉状態に応じて、電圧Ｖ２、電圧Ｖ４、電圧Ｖ６及び電圧Ｖ８が順に印加され、出力される。
【００７２】
図１４は、本実施形態のＤ−ＦＦ回路１１ａがクロック信号に同期した４ビットカウンタとして動作する場合の疑似正弦波信号と、分周信号との対応を示す図である。
ここで、クロック信号（図示する波形Ｗｃｌｋ）が３２［ｋＨｚ］である場合、信号Ｑ２（図示する波形Ｗｑ２）は、クロック信号を２分周した１６［ｋＨｚ］の分周信号である。また、信号Ｑ３（図示する波形Ｗｑ３）は、信号Ｑ２を２分周した８［ｋＨｚ］の分周信号である。また、信号Ｑ４（図示する波形Ｗｑ４）は、信号Ｑ３を２分周した４［ｋＨｚ］の分周信号である。また、信号Ｑ５（図示する波形Ｗｑ５）は、信号Ｑ４を２分周した２［ｋＨｚ］の分周信号である。図１４に示される通り、疑似正弦波信号（図示する波形Ｗｆ）は、信号Ｑ５の周波数と合致する。したがって、Ｄ−ＦＦ回路１１ａがクロック信号に同期した４ビットカウンタとして動作する場合、疑似正弦波信号は、２［ｋＨｚ］の正弦波である。つまり、Ｄ−ＦＦ回路１１ａが５ビットカウンタとして動作する場合の疑似正弦波信号が１周期変化する間に４ビットカウンタとして動作する場合の疑似正弦波信号は、２周期変化する。
【００７３】
また、上述した構成により、疑似正弦波信号の電圧レベルは信号Ｑ２〜Ｑ５の変化に応じて変化する。信号Ｑ２〜Ｑ５のうち、最も周波数が高い信号は、信号Ｑ２（１６［ｋＨｚ］）である。この信号Ｑ２のハイレベル及びローレベルの変化毎に疑似正弦波信号の電圧レベルが変化するため、Ｄ−ＦＦ回路１１ａがクロック信号に同期した４ビットカウンタとして動作する場合の疑似正弦波信号には、クロック信号の周波数（この一例では、３２［ｋＨｚ］）に応じた高調波成分が重畳する。
【００７４】
＜８．疑似正弦波生成回路１３が出力する疑似正弦波信号が４［ｋＨｚ］の場合＞
以下、Ｄ−ＦＦ回路１１ａがクロック信号に同期した３ビットカウンタとして動作する場合の疑似正弦波生成回路１３の動作の詳細について説明する。
図１５は、本実施形態のＤ−ＦＦ回路１１ａがクロック信号に同期した３ビットカウンタとして動作する場合の疑似正弦波信号の電圧変化の一例を示す図である。
初期状態において、出力周波数選択回路１２から、Ｄ−ＦＦ回路１１ａ−１の端子ａ５及びＤ−ＦＦ回路１１ａ−２の端子ａ５にハイレベルを入力することで、Ｄ−ＦＦ回路１１ａは、信号Ｑ１及び信号Ｑ２から常時ハイレベルの信号を出力し、信号／Ｑ１及び信号／Ｑ２から常時ローレベルの信号を出力する。また、信号Ｑ３〜Ｑ５としていずれもローレベルの信号を出力し、信号／Ｑ３〜／Ｑ５としていずれもハイレベルの信号を出力する。また、初期状態において、疑似正弦波生成回路１３の増幅器ＯＰ１２には、信号／Ｑ５としてハイレベルの信号が入力されるため、増幅器ＯＰ１２は、電圧Ｖ０として５［Ｖ］を出力する。また、電圧Ｖ９は、信号Ｑ５がローレベルのため、０［Ｖ］である。電圧ＶＣは、電圧Ｖ９と、電圧Ｖ０との中間の電圧（この一例では、２．５［Ｖ］）である。また、抵抗Ｒ１〜Ｒ１０は、上述した抵抗値に定められるため、電圧Ｖ８の電圧が最も低く、電圧Ｖ１の電圧が最も高い。
【００７５】
Ｄ−ＦＦ回路１１ａは、３ビットカウンタとして動作する場合、信号Ｑ３（信号／Ｑ３）を下位ビット、信号Ｑ５（信号／Ｑ５）を上位ビットとし、０〜７までカウントする。このうち、Ｄ−ＦＦ回路１１ａが初期状態の「０」から「１」までカウントする状態を、第１状態と記載する。第１状態において、「０」から「１」までカウント値が変化することに伴い、開閉器ＳＷ１〜ＳＷ６の開閉状態が変化する。増幅器ＯＰ２の入力端子には、開閉器ＳＷ１〜ＳＷ６の開閉状態に応じて、電圧Ｖ５及び電圧Ｖ１が順に印加される。次に、Ｄ−ＦＦ回路１１ａが「２」から「３」までカウントする状態を、第２状態と記載する。第２状態における電圧Ｖ０及び電圧Ｖ９の電圧値は、第１状態と同様である。第２状態において、「２」から「３」までカウント値が変化することに伴い、開閉器ＳＷ１〜ＳＷ６の開閉状態が変化する。増幅器ＯＰ２の入力端子には、開閉器ＳＷ１〜ＳＷ６の開閉状態に応じて、電圧Ｖ４及び電圧Ｖ８が順に印加され、出力される。
【００７６】
ここで、Ｄ−ＦＦ回路１１ａが「５」をカウントすることに伴い、疑似正弦波生成回路１３の増幅器ＯＰ１２には、信号／Ｑ５としてローレベルの信号が入力されるため、増幅器ＯＰ１２は、電圧Ｖ０として０［Ｖ］を出力する。また、電圧Ｖ９は、信号Ｑ５がハイレベルのため、５［Ｖ］である。電圧ＶＣは、電圧Ｖ９と、電圧Ｖ０との中間の電圧（この一例では、２．５［Ｖ］）である。また、抵抗Ｒ１〜Ｒ１０は、電圧Ｖ８の電圧が最も高く、電圧Ｖ１の電圧が最も低い。
【００７７】
次に、Ｄ−ＦＦ回路１１ａが「４」から「５」までカウントする状態を、第３状態と記載する。第３状態において、「４」から「５」までカウント値が変化することに伴い、開閉器ＳＷ１〜ＳＷ６の開閉状態が変化する。増幅器ＯＰ２の入力端子には、開閉器ＳＷ１〜ＳＷ６の開閉状態に応じて、電圧Ｖ５及び電圧Ｖ１が順に印加される。次に、Ｄ−ＦＦ回路１１ａが「６」から「７」までカウントする状態を、第４状態と記載する。第４状態における電圧Ｖ０及び電圧Ｖ９の電圧値は、第３状態と同様である。第４状態において、「６」から「７」までカウント値が変化することに伴い、開閉器ＳＷ１〜ＳＷ６の開閉状態が変化する。増幅器ＯＰ２の入力端子には、開閉器ＳＷ１〜ＳＷ６の開閉状態に応じて、電圧Ｖ４及び電圧Ｖ８が順に印加され、出力される。
【００７８】
図１６は、本実施形態のＤ−ＦＦ回路１１ａがクロック信号に同期した３ビットカウンタとして動作する場合の疑似正弦波信号と、分周信号との対応を示す図である。
ここで、クロック信号（図示する波形Ｗｃｌｋ）が３２［ｋＨｚ］である場合、信号Ｑ３（図示する波形Ｗｑ３）は、クロック信号を２分周した１６［ｋＨｚ］の分周信号である。また、信号Ｑ４（図示する波形Ｗｑ４）は、信号Ｑ３を２分周した８［ｋＨｚ］の分周信号である。また、信号Ｑ５（図示する波形Ｗｑ５）は、信号Ｑ４を２分周した４［ｋＨｚ］の分周信号である。図１６に示される通り、疑似正弦波信号（図示する波形Ｗｆ）は、信号Ｑ５の周波数と合致する。したがって、Ｄ−ＦＦ回路１１ａがクロック信号に同期した３ビットカウンタとして動作する場合、疑似正弦波信号は、４［ｋＨｚ］の正弦波である。つまり、Ｄ−ＦＦ回路１１ａが５ビットカウンタとして動作する場合の疑似正弦波信号が１周期変化する間に３ビットカウンタとして動作する場合の疑似正弦波信号は、４周期変化する。
【００７９】
また、上述した構成により、疑似正弦波信号の電圧レベルは信号Ｑ３〜Ｑ５の変化に応じて変化する。信号Ｑ３〜Ｑ５のうち、最も周波数が高い信号は、信号Ｑ３（１６［ｋＨｚ］）である。この信号Ｑ３のハイレベル及びローレベルの変化毎に疑似正弦波信号の電圧レベルが変化するため、Ｄ−ＦＦ回路１１ａがクロック信号に同期した３ビットカウンタとして動作する場合の疑似正弦波信号には、クロック信号の周波数（この一例では、３２［ｋＨｚ］）に応じた高調波成分が重畳する。
【００８０】
＜９．フィルタ回路１４について＞
以下、図１７を参照して、フィルタ回路１４の詳細について説明する。
図１７は、本実施形態のフィルタ回路１４が出力する疑似正弦波信号のＴＨＤの一例を示す図である。
ここで、フィルタ回路１４は、疑似正弦波生成回路１３が生成することが可能な疑似正弦波信号のうち、最高周波数の前記疑似正弦波に対する通過域と、前記疑似正弦波を生成した場合に生じる高調波成分に応じた遮断特性を有する。本実施形態の疑似正弦波生成回路１３は、３２［ｋＨｚ］のクロック信号が入力された場合、１［ｋＨｚ］の疑似正弦波信号と、２［ｋＨｚ］の疑似正弦波信号と、４［ｋＨｚ］の疑似正弦波信号とを生成する。したがって、本実施形態のフィルタ回路１４は、４［ｋＨｚ］を通過域に有し、また、疑似正弦波信号を生成した場合に生じる高調波成分（この一例では、３２［ｋＨｚ］）に応じた遮断特性を有する。
【００８１】
図１７には、遮断特性として、減衰域の傾きが３次で、カットオフ周波数ｆｃが４［ｋＨｚ］である場合の正弦波信号のＴＨＤ（Total Harmonic Distortion）と、減衰域の傾きが３次で、カットオフ周波数ｆｃが８［ｋＨｚ］である場合の正弦波信号のＴＨＤとが示される。ＴＨＤとは、正弦波信号の高調波成分を、正弦波信号の基本成分によって除した値をパーセントによって示した指標である。正弦波信号は、ＴＨＤの値が小さいほうがより滑らかで歪みの少ない波形、つまり、高調波が低減された波形である。
【００８２】
図１７に示す通り、疑似正弦波生成回路１３が出力した疑似正弦波信号が１［ｋＨｚ］と、２［ｋＨｚ］と、４［ｋＨｚ］とのいずれの場合であっても、フィルタ回路１４によって高調波を低減することにより、例えば、１［％］以下のＴＨＤを得ることができる。
【００８３】
＜１０．実施形態のまとめ＞
以上説明したように、本実施形態の正弦波発生回路１０は、分周信号生成回路１１と、出力周波数選択回路１２と、疑似正弦波生成回路１３と、フィルタ回路１４とを備える。出力周波数選択回路１２は、疑似正弦波信号の周波数を選択する。分周信号生成回路１１は、クロック信号を多段分周することにより得られる分周信号であって、周波数が互いに異なる複数の分周信号（この一例では、信号Ｑ１〜Ｑ５及び信号／Ｑ１〜／Ｑ５）を、出力周波数選択回路１２によって選択された周波数に基づいて生成する。疑似正弦波生成回路１３は、分周信号生成回路１１によって生成された分周信号に基づいて、疑似正弦波信号を生成する。フィルタ回路１４は、出力周波数選択回路１２が選択可能な周波数（この一例では、１［ｋＨｚ］、２［ｋＨｚ］及び４［ｋＨｚ］）のうち、最高周波数（つまり、４［ｋＨｚ］）の通過域と、疑似正弦波を生成した場合に生じる高調波成分（この一例では、３２［ｋＨｚ］）に応じた遮断特性を有し、疑似正弦波生成回路１３が生成する疑似正弦波信号の高調波成分を低減した信号を出力する。
【００８４】
本実施形態の正弦波発生回路１０によれば、入力するクロック信号を変更することなく、生成される正弦波信号の周波数を切り替えることができる。また、本実施形態の正弦波発生回路１０によれば、疑似正弦波生成回路１３が生成させることが可能な疑似正弦波信号のうち、最高周波数の疑似正弦波信号は、周波数が低い疑似正弦波信号と比較して、低い分解能の制御によって生成される。つまり、最高周波数の疑似正弦波信号は、他の疑似正弦波信号と比較して、低い分解能に応じたノイズ、つまり、高調波成分のノイズが重畳する。本実施形態の正弦波発生回路１０のフィルタ回路１４は、最高周波数の疑似正弦波に応じた遮断特性を有する。したがって、本実施形態の正弦波発生回路１０は、高い周波数の疑似正弦波信号を生成する場合であっても、高調波成分を十分に抑制した正弦波信号を発生させることができる。
【００８５】
また、本実施形態の正弦波発生回路１０の分周信号生成回路１１は、多段フリップフロップ回路（この一例では、Ｄ−ＦＦ回路１１ａ−１〜１１ａ−５）による周波数分周器を備える。また、本実施形態の出力周波数選択回路１２は、Ｄ−ＦＦ回路１１ａ−１〜１１ａ−５の段数を選択することにより、疑似正弦波の周波数を選択する。これにより、本実施形態の正弦波発生回路１０は、複数のクロック信号の発生回路を備える場合と比較して、簡便な構成によって疑似正弦波生成回路を制御する分周信号を生成することができる。
【００８６】
以上、本発明の実施形態を、図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更を加えることができる。上述した各実施形態に記載の構成を組み合わせてもよい。
【符号の説明】
【００８７】
１０…正弦波発生回路、１１…分周信号生成回路、１１ａ、１１ａ−１、１１ａ−２、１１ａ−３、１１ａ−３、１１ａ−４、１１ａ−５…Ｄ−ＦＦ回路、１１ｂ…論理回路、１１ｂ−１…第１論理回路、１１ｂ−２…第２論理回路、１１ｂ−３…第３論理回路、１１ｂ−４…第４論理回路、１１ｂ−５…第５論理回路、１２…出力周波数選択回路、１３…疑似正弦波生成回路、１４…フィルタ回路、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５…信号、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５…信号、ＯＰ１１、ＯＰ１２、ＯＰ２…増幅器、Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７、Ｒ８、Ｒ９、Ｒ１０…抵抗、ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６…開閉器、Ｖ、Ｖ０、Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６、Ｖ７、Ｖ８、Ｖ９…電圧、ｆｃ…カットオフ周波数
【図１】
2020022007.tif 000003
【図２】
2020022007.tif 000004
【図３】
2020022007.tif 000005
【図４】
2020022007.tif 000006
【図５】
2020022007.tif 000007
【図６】
2020022007.tif 000008
【図７】
2020022007.tif 000009
【図８】
2020022007.tif 000010
【図９】
2020022007.tif 000011
【図１０】
2020022007.tif 000012
【図１１】
2020022007.tif 000013
【図１２】
2020022007.tif 000014
【図１３】
2020022007.tif 000015
【図１４】
2020022007.tif 000016
【図１５】
2020022007.tif 000017
【図１６】
2020022007.tif 000018
【図１７】
2020022007.tif 000019