(57)【要約】【課題】プレーナ型のトンネル電界効果トランジスタのデバイス特性を向上させる。【解決手段】基板１０１の上に形成されたＩｎＰからなるＩｎＰ層１０２と、ＩｎＰ層１０２の上に形成されたチャネル層１０３とを備える。チャネル層１０３は、ＩｎＧａＡｓＳｂからなるＩｎＧａＡｓＳｂ層を備える。ＩｎＧａＡｓＳｂ層は、Ｖ族元素におけるＳｂの組成比が０．０１以上０．３以下とされている。また、チャネル層１０３には、所定の間隔を開けてソース領域１０４およびドレイン領域１０５が形成されている。ソース領域１０４は、第１導電型（例えばｐ型）とされ、ドレイン領域１０５は、第２導電型（例えばｎ型）とされている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ＩｎＰからなるＩｎＰ層の上に形成されたＩｎＧａＡｓＳｂからなるＩｎＧａＡｓＳｂ層を備えるチャネル層と、
前記チャネル層に形成された第１導電型のソース領域と、
前記ソース領域と所定の間隔を開けて前記チャネル層に形成された第２導電型のドレイン領域と、
前記ソース領域に接続して形成されたソース電極と、
前記ドレイン領域に接続して形成されたドレイン電極と、
前記ソース領域と前記ドレイン領域との間のチャネル領域の上に形成されたゲート電極と
を備え、
前記ＩｎＧａＡｓＳｂ層は、Ｖ族元素におけるＳｂの組成比が０．０１以上０．３以下とされている
ことを特徴とするトンネル電界効果トランジスタ。
【請求項２】
請求項１記載のトンネル電界効果トランジスタにおいて、
前記チャネル層は、前記ＩｎＧａＡｓＳｂ層を井戸層とし、ＩｎＧａＡｓまたはＩｎＧａＡｓＳｂからなる層を障壁層とする量子井戸構造とされている
ことを特徴とするトンネル電界効果トランジスタ。
【請求項３】
請求項２記載のトンネル電界効果トランジスタにおいて、
前記井戸層は、厚さが４ｎｍ以上２０ｎｍ以下とされ、ＩｎＰより格子定数が大きく、３．５％以下の圧縮歪みを有している
ことを特徴とするトンネル電界効果トランジスタ。
【請求項４】
請求項２または３記載のトンネル電界効果トランジスタにおいて、
前記障壁層は、ＩｎＧａＡｓＳｂから構成され、ＩｎＰより格子定数が小さく、引っ張り歪みを有している
ことを特徴とするトンネル電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プレーナ型のトンネル電界効果トランジスタに関するものである。
【背景技術】
【０００２】
近年のＩｏＴ（Internet of Things）やクラウドコンピューティングなどの進展に伴い、ネットワーク機器、サーバー、ＰＣ、携帯端末などのＩＴ機器には、大量のデータを高速に処理できる性能が求められている。しかし、このＩＴ機器の高性能化に伴って、総電力に占めるＩＴ機器の消費電力が急激に増加することが懸念されている。低エネルギー社会を実現するためには、ＩＴ機器の消費電力を劇的に低減できるような革新的技術の開発が求められている。
【０００３】
ＩＴ機器の中には、多くの電子デバイスが使用されている。電子デバイスの中でも、いわゆるＭＯＳＦＥＴと呼ばれている電界効果トランジスタの使用数は非常に多い。このため、ＩＴ機器の低消費電力化を図る上では、ＭＯＳＦＥＴの消費電力を低減することが重要である。ＭＯＳＦＥＴの消費電力は、駆動電圧の２乗に比例する。このため、低い駆動電圧でＭＯＳＦＥＴを動作させることができれば、結果としてＩＴ機器の消費電力の低減に繋がる。
【０００４】
ＭＯＳＦＥＴでは、ゲート電圧によりドレイン電流を変化させることでオン状態とオフ状態を切り替えている。ＭＯＳＦＥＴの駆動電圧を低減するには、小さなゲート電圧で急激にドレイン電流を変化させることが重要となる。これに関し、ＭＯＳＦＥＴでは、ドレイン電流を１桁増加させるために必要なゲート電圧を重要な性能指標としており、この物理量はＳ値（単位：ｍＶ／ｄｅｃａｄｅ）と呼ばれる。Ｓ値が小さいほど、駆動電圧の低減が期待でき、ＭＯＳＦＥＴの低消費電力化に繋がる。
【０００５】
ＭＯＳＦＥＴでは、デバイス構造やチャネル材料の検討等によりＳ値を低減する検討が進められている。現在、最も普及している電界効果トランジスタは、ＭＯＳＦＥＴであり、ゲート電圧によって電流通路となる伝導帯のエネルギー的な位置を上下させることでドレイン電流を変化させ、オン・オフの動作を切り替えている。このＭＯＳＦＥＴでは、原理的に０．６ｍＶ／ｄｅｃａｄｅよりも小さいＳ値を実現することが難しい。このため、ＭＯＳＦＥＴではその消費電力を劇的に低減することは困難である。
【０００６】
トンネル電界効果トランジスタ（ＴＦＥＴ）は、上述のＭＯＳＦＥＴとは異なる原理で動作するため、Ｓ値を０．６ｍＶ／ｄｅｃａｄｅよりも小さくできる。このトンネル電界効果トランジスタを用いれば、ＭＯＳＦＥＴよりも小さな駆動電圧でオン・オフ動作を実現できる。このため、近年、トンネル電界効果トランジスタの研究・開発が精力的に進められている。トンネル電界効果トランジスタでは、いくつかの素子構造が検討されている。この中でプレーナ型のトンネル電界効果トランジスタは、ＭＯＳＦＥＴと類似した素子構造を持ち、製造プロセスもＭＯＳＦＥＴの技術を応用できることが多いため、特に有望な構造である。
【０００７】
プレーナ型のトンネル電界効果トランジスタについて、図１３を参照して説明する。プレーナ型のトンネル電界効果トランジスタは、前述したようにＭＯＳＦＥＴと類似した構造を持つ。このトンネル電界効果トランジスタは、例えば、化合物半導体からなるチャネル層３０１に、ソース領域３０２と、ソース領域３０２に所定の間隔を開けて形成されたドレイン領域３０３とを備える。ソース領域３０２は、チャネル層３０１をｐ型とすることで形成され、ドレイン領域３０３は、チャネル層３０１をｎ型とすることで形成されている。
【０００８】
また、チャネル層３０１のソース領域３０２とドレイン領域３０３とに挾まれた領域には、チャネル領域３０４が形成されている。ソース領域３０２、チャネル領域３０４、ドレイン領域３０３は、チャネル層３０１の表面に平行な平面でゲート長方向に、これらの順に配列されている。
【０００９】
また、ソース領域３０２に接続してソース電極３０５が形成され、ドレイン領域３０３に接続してドレイン電極３０６が形成されている。また、チャネル領域３０４の上には、ゲート絶縁層３０７を介してゲート電極３０８が形成されている。
【００１０】
トンネル電界効果トランジスタとＭＯＳＦＥＴとの違いは、ソース領域とドレイン領域の導電型である。ＭＯＳＦＥＴ（ｎ型ＭＯＳＦＥＴ）ではソース領域、ドレイン領域がともにｎ型にドーピングされている。これに対し、トンネル電界効果トランジスタ（ｎ型ＴＦＥＴ）ではソース領域３０２はｐ型、ドレイン領域３０３はｎ型にドーピングされている。トンネル電界効果トランジスタにはｐｎ接合が存在し、このｐｎ接合がトンネル接合となる。
【００１１】
図１３を用いて説明しているトンネル電界効果トランジスタでは、チャネル領域３０４とソース領域３０２との界面がトンネル接合領域３１１となる。トンネル電界効果トランジスタでは、トンネル接合領域３１１に加わる電界を、ゲート電圧によって制御することで、ドレイン領域３０３へと流れる電流を変化させ、オン・オフ動作をさせている。
【００１２】
上述したトンネル電界効果トランジスタ動作について、図１４を参照して説明する。ゲート電圧を加えていないオフ状態（点線）では、ソース領域３０２とチャネル領域３０４との間には、高いエネルギー障壁が存在する。このため、ソース領域３０２からチャネル領域３０４への電子３２１の移動は困難であり、電流はほとんど流れない。一方、ゲート電圧を加えた場合（実線）、上述のエネルギー障壁は小さくなり、電子３２１はトンネル効果によって価電子帯から伝導帯への移動が可能になる。このため、ソース領域３０２とチャネル領域３０４との間のトンネル接合に電流が流れる。
【００１３】
トンネル電界効果トランジスタでは、小さいゲート電圧でトンネル接合領域３１１付近のバンド配列を急激に変化させるような構造的工夫がなされており、これによって前述したようにＭＯＳＦＥＴでは困難な０．６ｍＶ／ｄｅｃａｄｅ以下のＳ値を実現している。
【００１４】
トンネル電界効果トランジスタにおいて、オン状態におけるドレイン電流を増加させるためには、トンネル接合領域における電子のトンネル確率を増加させる必要がある。トンネル確率は、トンネル接合領域となる材料のバンドギャップならびに電子と正孔の有効質量に大きく依存しており、基本的にはこれらの値が小さいほど、大きくすることが可能である（例えば、非特許文献１を参照）。
【００１５】
トンネル電界効果トランジスタの重要な性能指標の１つとして、オン状態とオフ状態における電流の比がある。具体的には、オン状態における電流をオン電流、オフ状態におけるオフ電流とすると、オフ電流に対するオン電流の比（ＩON／ＩOFF）が高いほどデバイスとしての特性は良いことになる。トンネル確率を増加させるためには、上述したようにトンネル接合領域にバンドギャップが小さい材料を用いることが有効である。しかし、バンドギャップが小さい材料の場合、オフ電流も大きくなるため、必ずしもＩON／ＩOFFは増大しない。このため、トンネル電界効果トランジスタをバンドギャップが小さい材料だけを使って作製しても、高いＩON／ＩOFFを得ることは難しい。
【００１６】
オフ電流の増加を抑えつつ、オン電流を増加させるには、チャネル層のみにバンドギャップが小さい材料を用い、チャネル層以外の層にはバンドギャップの大きな材料を用いることが有効である。具体的には、基板としてバンドギャップの大きな半導体材料を用い、その上にバンドギャップが小さい半導体材料を成長させ、これをトンネル電界効果トランジスタ用の成長基板（エピウェハ）として用いることが有効である。
【００１７】
ＩｎＰのバンドギャップ（〜１．３５ｅＶ）は、シリコン（〜１．１２ｅＶ）より大きく、基板として高品質な製品が市販されている。また、ＩｎＰを基板として、この上にシリコンよりもバンドギャップが小さいＩｎＧａＡｓなどの材料を成長することは、比較的容易である。このため、ＩｎＰ基板上に成長したＩｎＧａＡｓや、ＩｎＧａＡｓによる量子井戸をトンネル電界効果トランジスタのチャネル層に応用する検討が進められており、作製された素子において良好なデバイス特性が確認されている（非特許文献２、非特許文献３参照）。
【先行技術文献】
【非特許文献】
【００１８】
【非特許文献１】A. C. Seabaugh and Q. Zhang, "Low-Voltage Tunnel Transistors for Beyond CMOS Logic", Proceedings of the IEEE, vol. 98, no. 12, pp. 2095-2110, 2010.
【非特許文献２】M. Noguchi et al., "High Ion/Ioff and low subthreshold slope planar-type InGaAs tunnel field effect transistors with Zn-diffused source junctions", Journal of Applied Physics, vol. 118, no.4, 045712, 2015.
【非特許文献３】D.-H. Ahn et al., "Design and properties of planar-type tunnel FETs using In0.53Ga0.47As/InxGa1-xAs/In0.53Ga0.47As quantum well", Journal of Applied Physics, vol. 122, no. 13, 135704, 2017.
【非特許文献４】C. A. Wang et al., "Characteristics of GaSb growth using various gallium and antimony precursors", Journal of Crystal Growth, vol. 170, pp. 55-60, 1997.
【非特許文献５】M. Mitsuhara et al., "Carbon reduction and antimony incorporation in InGaAsSb films grown by metalorganic molecular beam epitaxy using tris-dimethylaminoantimony", Journal of Crystal Growth, vol. 311, pp. 3636-3639, 2009.
【非特許文献６】満原 学 他、「ＭＯＭＢＥによるＩｎＰ基板上への歪ＩｎＧａＡｓＳｂ／ＩｎＧａＡｓＳｂ  ＭＱＷ構造の成長」、第７６回応用物理学会秋季学術講演会  講演予稿集、14a-2W-10、２０１５年。
【非特許文献７】J. W. Matthews and A. E. Blakeslee, "Defects in epitaxial multilayers I. Misfit dislocations", Journal of Crystal Growth, vol. 27, pp. 118-125, 1974.
【非特許文献８】満原  学  他、「２μｍ波長帯ＩｎＧａＡｓ（Ｓｂ）／ＩｎＧａＡｓ（Ｓｂ）歪補償ＭＱＷ」、 第７８回応用物理学会秋季学術講演会 講演予稿集、5p-C21-10、２０１７年。
【発明の概要】
【発明が解決しようとする課題】
【００１９】
前述したように、ＩｎＰ基板上のＩｎＧａＡｓやＩｎＧａＡｓ量子井戸構造をチャネル領域に用いたプレーナ型のトンネル電界効果トランジスタでは、優れたデバイス特性が得られている。このトンネル電界効果トランジスタにおいて、さらにオン電流を増加させ、駆動電圧を低減させるためには、ＩｎＧａＡｓよりもバンドギャップの小さな材料をチャネル層に用いることが有効である。
【００２０】
現在、ＩｎＰに格子整合させることが可能な材料の中からバンドギャップの小さな材料を選ぶ場合、ＩｎＧａＡｓを選択することが一般的である。これは、ＩｎＧａＡｓが比較的容易に結晶品質の高い膜を結晶成長できるためである。ＩｎＧａＡｓ以外の材料の中で、ＩｎＰに格子整合させることができ、ＩｎＧａＡｓと同程度の小さいバンドギャップを持つ材料としてＧａＡｓＳｂがある。しかし、Ｓｂ組成比が大きい材料は結晶成長が難しいため（非特許文献４参照）、現状においてＧａＡｓＳｂを用いたデバイスは多くはない。
【００２１】
ＩｎＰに格子整合しなくて良ければ、チャネル領域に用いる材料のバンドギャップはＩｎＰに格子整合するＩｎＧａＡｓよりも小さくすることができる。この方法の１つが、非特許文献３に示されているＩｎ組成比を大きなＩｎＧａＡｓの量子井戸をチャネル層に用いる方法である。ＩｎＧａＡｓ量子井戸を用いる場合、バンドギャップを小さくするには、Ｉｎ組成比を増加させるとともに、層厚を増加させる必要がある。
【００２２】
しかしながら、Ｉｎ組成比と層厚の増加に伴い、ＩｎＧａＡｓ井戸層には大きな圧縮歪が加わるため、これに起因した結晶欠陥の発生が起こり易くなる。この結晶欠陥があるために、ＩｎＧａＡｓ井戸層のＩｎ組成比と層厚を増加させることは容易ではない。このため、ＩｎＧａＡｓ量子井戸をチャネル領域に用いた場合でも、プレーナ型のトンネル電界効果トランジスタのデバイス特性を向上させることは容易ではない（非特許文献３を参照）。
【００２３】
本発明は、以上のような問題点を解消するためになされたものであり、プレーナ型のトンネル電界効果トランジスタのデバイス特性を向上させることを目的とする。
【課題を解決するための手段】
【００２４】
本発明に係るトンネル電界効果トランジスタは、ＩｎＰからなるＩｎＰ層の上に形成されたＩｎＧａＡｓＳｂからなるＩｎＧａＡｓＳｂ層を備えるチャネル層と、チャネル層に形成された第１導電型のソース領域と、ソース領域と所定の間隔を開けてチャネル層に形成された第２導電型のドレイン領域と、ソース領域に接続して形成されたソース電極と、ドレイン領域に接続して形成されたドレイン電極と、ソース領域とドレイン領域との間のチャネル領域の上に形成されたゲート電極とを備え、ＩｎＧａＡｓＳｂ層は、Ｖ族元素におけるＳｂの組成比が０．０１以上０．３以下とされている。
【００２５】
上記トンネル電界効果トランジスタにおいて、チャネル層は、ＩｎＧａＡｓＳｂ層を井戸層とし、ＩｎＧａＡｓまたはＩｎＧａＡｓＳｂからなる層を障壁層とする量子井戸構造とされていてもよい。この場合、井戸層は、厚さが４ｎｍ以上２０ｎｍ以下とされ、ＩｎＰより格子定数が大きく、３．５％以下の圧縮歪みを有しているとよい。また、障壁層は、ＩｎＧａＡｓＳｂから構成され、ＩｎＰより格子定数が小さく、引っ張り歪みを有しているとよい。
【発明の効果】
【００２６】
以上説明したように、本発明によれば、チャネル層を、ＩｎＰからなるＩｎＰ層の上に形成されたＩｎＧａＡｓＳｂからなるＩｎＧａＡｓＳｂ層を備える構成としたので、プレーナ型のトンネル電界効果トランジスタのデバイス特性を向上させることができるという優れた効果が得られる。
【図面の簡単な説明】
【００２７】
【図１】図１は、本発明の実施の形態１におけるトンネル電界効果トランジスタの構成を示す断面図である。
【図２】図２は、ＩｎＧａＡｓＳｂのＳｂ組成比によるバンドギャップの変化を計算により求めた結果を示す特性図である。
【図３】図３は、チャネル層をＳｉから構成する場合、チャネル層をＩｎＰに格子整合するＩｎＧａＡｓから構成する場合、およびチャネル層をＩｎＰに格子整合するＩｎＧａＡｓＳｂから構成する場合の各々について、トンネル電流密度を計算し、比較した結果を示す特性図である。
【図４】図４は、図３に示したチャネル層をＩｎＧａＡｓから構成した場合と、チャネル層をＩｎＧａＡｓＳｂから構成した場合との各々の結果の一部を拡大して示した特性図である。
【図５】図５は、本発明の実施の形態２におけるトンネル電界効果トランジスタの構成を示す断面図である。
【図６】図６は、ＩｎＧａＡｓＳｂを用いた歪量子井戸構造において、井戸層の層厚を２，４，６，８，１０，１２ｎｍとした場合について、この歪量子井戸構造を用いたトンネル接合におけるトンネル電流密度の電界強度依存性を示す特性図である。
【図７】図７は、ＩｎＧａＡｓＳｂを用いた歪補償量子井戸構造において、井戸層の層厚を２，４，６，８，１０，１２ｎｍとした場合について、この歪補償量子井戸構造を用いたトンネル接合のトンネル電流密度の電界強度依存性を示す特性図である。
【図８】図８は、Ｓｂ組成比が０．１のＩｎＧａＡｓＳｂについて、格子歪（圧縮歪）を変化させた場合の臨界層厚を、非特許文献７に記載の計算方法を用いて求めた結果を示す特性図である。
【図９】図９は、Ｓｂ組成比が０．２のＩｎＧａＡｓＳｂについて、格子歪（圧縮歪）を変化させた場合の臨界層厚を、非特許文献７に記載の計算方法を用いて求めた結果を示す特性図である。
【図１０】図１０は、実際に作製した多重量子井戸構造の層構造を示した断面図である。
【図１１】図１１は、作製した多重量子井戸構造のＸ線回折パターンの測定結果（実験）とシミュレーション結果とを比較して示す特性図である。
【図１２】図１２は、作製した多重量子井戸構造の室温におけるフォトルミネッセンス発光スペクトルを示す特性図である。
【図１３】図１３は、トンネル電界効果トランジスタの構成を示す断面図である。
【図１４】図１４は、トンネル電界効果トランジスタのオン状態（実線）ならびにオフ状態（点線）におけるトンネル接合領域付近のバンドギャップの変化を示すバンド図である。
【発明を実施するための形態】
【００２８】
以下、本発明の実施の形態おけるトンネル電界効果トランジスタについて説明する。
【００２９】
［実施の形態１］
はじめに、本発明の実施の形態１におけるトンネル電界効果トランジスタについて図１を参照して説明する。
【００３０】
このトンネル電界効果トランジスタは、基板１０１の上に形成されたＩｎＰからなるＩｎＰ層１０２と、ＩｎＰ層１０２の上に形成されたチャネル層１０３とを備える。チャネル層１０３は、ＩｎＧａＡｓＳｂからなるＩｎＧａＡｓＳｂ層を備える。実施の形態１においては、チャネル層１０３がＩｎＧａＡｓＳｂ層である。ここで、ＩｎＧａＡｓＳｂ層は、Ｖ族元素におけるＳｂの組成比が０．０１以上０．３以下とされている。
【００３１】
また、チャネル層１０３には、所定の間隔を開けてソース領域１０４およびドレイン領域１０５が形成されている。ソース領域１０４は、第１導電型（例えばｐ型）とされ、ドレイン領域１０５は、第２導電型（例えばｎ型）とされている。また、ソース領域１０４には、ソース電極１０７が電気的に接続して形成され、ドレイン領域１０５には、ドレイン電極１０８が電気的に接続して形成されている。なお、第１導電型をｎ型とし、第２導電型をｐ型としてもよい。
【００３２】
また、ソース領域１０４とドレイン領域１０５との間のチャネル領域１０６の上には、ゲート電極１０９が形成されている。実施の形態１では、ゲート絶縁層１１０を介し、チャネル層１０３のチャネル領域１０６上にゲート電極１０９が形成されている。チャネル層１０３にショットキー接続するゲート電極１０９としてもよい。ソース領域１０４、チャネル領域１０６、ドレイン領域１０５は、チャネル層１０３の表面に平行な平面において、ゲート長方向にこれらの順に配列されている。
【００３３】
このトンネル電界効果トランジスタは、チャネル領域１０６とソース領域１０４との界面がトンネル接合領域１２１となる。このトンネル電界効果トランジスタは、トンネル接合領域１２１に加わる電界を、ゲート電圧によって制御することで、ドレイン領域１０５へと流れる電流を変化させ、オン・オフ動作を実現している。
【００３４】
以下、実施の形態１におけるトンネル電界効果トランジスタの製造方法について説明する。まず、半絶縁性ＩｎＰからなる基板１０１の上に、層厚０．１μｍのＩｎＰ層１０２と層厚０．１μｍのＩｎＧａＡｓＳｂ層（チャネル層１０３）をエピタキシャル成長する。また、ＩｎＧａＡｓＳｂ層の上に層厚２０ｎｍのＩｎＰ表面保護層を成長する。なお、ＩｎＰ表面保護層は、素子段階ではエッチングによりすべて除去するため、図１には示していない。
【００３５】
各層のエピタキシャル成長には、ＩＩＩ族原料ガスにトリメチルインジウム（ＴＭＩｎ）、トリエチルガリウム（ＴＥＧａ）、Ｖ族原料ガスにホスフィン（ＰＨ3）、アルシン（ＡｓＨ3）、トリスジメチルアミノアンチモン（ＴＤＭＡＳｂ）を用いた有機金属分子線エピタキシー（ＭＯＭＢＥ）法を用いる。チャネル層１０３は、Ｓｂ組成比を０．１５とし、ＩｎＰにほぼ格子整合させるようにＩＩＩ族組成を調整する。比較のために、図１のチャネル層１０３のみをＩｎＰにほぼ格子整合するＩｎＧａＡｓに代えたエピウェハを用意する。バンドギャップは、ＩｎＧａＡｓＳｂで０．６９ｅＶ、ＩｎＧａＡｓで０．７４ｅＶである。
【００３６】
次に、上述したように形成したチャネル層１０３に、ドレインとなる領域のみにＳｉをイオン注入した後、必要な熱処理を施してＳｉを活性化させ、ドレイン領域１０５とする。次に、原子層堆積（ＡＬＤ）法を用いてウェハ全体にＡｌ2Ｏ3を堆積させた後、ソースとなる領域のＡｌ2Ｏ3を除去する。基板表面を洗浄後、このウェハを有機金属気相エピタキシー（ＭＯＶＰＥ）装置内において、ホスフィンとジエチルジンク（ＤＥＺｎ）を供給しながら昇温させることにより、ＩｎＧａＡｓＳｂの一部をｐ型にし、ソース領域１０４とする。
【００３７】
次に、素子分離のために、素子を作製する領域以外のエピタキシャル成長層を除去した後に、すべてのＩｎＰ表面保護層を除去する。ゲートとなる領域に原子層堆積法を用いた絶縁材料の堆積によりゲート絶縁層１１０を形成した後、電子ビーム蒸着装置によりゲート電極１０９となる金属を蒸着させる。リフトオフプロセスを用いて、ゲート電極１０９以外に蒸着した金属を除去する。図１において、ゲート電極１０９の水平方向（ゲート長方向）の長さは１μｍである。ソース電極、ドレイン電極となる領域の上に堆積した絶縁膜を除去した後、リフトオフプロセスを用いてソース電極１０７とドレイン電極１０８を形成する。この後、電極形成に必要な熱処理を施す。
【００３８】
図１に示した実施の形態１におけるＩｎＧａＡｓＳｂをチャネル層１０３に用いたプレーナ型トンネル電界トランジスタは、ソース電圧が６０ｍＶ、（ゲート電圧−しきい値電圧）が１Ｖの条件において、ドレイン電流が１．７×１０-1μＡ／μｍであり、Ｓ値の最小値が５５ｍＶ／ｄｅｃ．である。一方、比較用のＩｎＧａＡｓをチャネル層に用いたトンネル電界トランジスタに関して、同じ電圧条件を用いた場合のドレイン電流は１．３×１０-1μＡ／μｍであり、Ｓ値の最小値は６３ｍＶ／ｄｅｃ．である。これらの結果より、プレーナ型のトンネル電界トランジスタにおいて、チャネル層をＩｎＧａＡｓからＩｎＧａＡｓＳｂにすることでドレイン電流を増大させ、Ｓ値を低減することができることが分かる。
【００３９】
上述では、結晶成長方法として有機金属分子線エピタキシー法を用いた場合について説明したが、ＩｎＰ上のＩｎＧａＡｓＳｂは、有機金属気相エピタキシー法や分子線エピタキシー法などの他の成長方法を用いても結晶成長させることができる。このため、実施の形態１におけるＩｎＧａＡｓＳｂをチャネル層１０３とするトンネル電界トランジスタは、ＩｎＧａＡｓＳｂを成長できる結晶成長方法であれば、どの結晶成長方法を用いても作製できることは明らかである。
【００４０】
上述では、ＩｎＧａＡｓＳｂ層によるチャネル層１０３がＩｎＰに格子整合する場合について示したが、ＩｎＧａＡｓＳｂがＩｎＰに格子整合しない場合でも、バンドギャップをＩｎＧａＡｓより小さくできる。また、上述では、ＩｎＧａＡｓＳｂのＳｂ組成比が０．１５の場合について示したが、Ｓｂ組成比が０．０１以上０．３以下であれば、ＩｎＧａＡｓＳｂは比較的容易に結晶成長できる。このため、ＩｎＰに格子整合しないＩｎＧａＡｓＳｂを用い、また、０．１５以外のＳｂ組成比のＩｎＧａＡｓＳｂをチャネル層に用いた場合でも、本発明は有効であることは言うまでも無い。
【００４１】
上述では、ソース領域１０４、ドレイン領域１０５をドーピングにより形成する際に、各々Ｚｎ拡散とＳｉのイオン注入を用いた。ドーピングの方法には、上記以外にも様々な方法が知られている。このため、ドーピングの方法は上記の方法に限られるものではない。
【００４２】
次に、実施の形態１におけるトンネル電界効果トランジスタにおけるチャネル層１０３のＳｂ組成について説明する。前述のように、プレーナ型のトンネル電界効果トランジスタのデバイス特性を向上させるには、バンドギャップの大きな層や基板の上にバンドギャップが小さい材料をチャネル層として積層させた構造が有用である。従来、この構造としてＩｎＰ層（ＩｎＰ基板）の上にＩｎＧａＡｓを成長した構造が用いられてきた。
【００４３】
ＩｎＰ層の上にＩｎＧａＡｓよりもバンドギャップが小さい材料を、結晶性を劣化させることなく成長できれば、ＩｎＧａＡｓをチャネル層に用いた場合よりも良好なデバイス特性が得られると考えられる。このバンドギャップが小さい材料としては、ＩｎＧａＡｓＳｂが有用である。これは、ＩｎＧａＡｓＳｂではＩｎＧａＡｓと格子定数が同じ場合でも、バンドギャップを小さくできるためである。これに加えて、ＩｎＧａＡｓＳｂでは、Ｓｂ組成比が少なければ良質な結晶性を得ることも容易である。
【００４４】
以下、ＩｎＧａＡｓＳｂをトンネル電界効果トランジスタのチャネル層に応用する際の条件について述べる。
【００４５】
Ｖ族元素としてＳｂを多く含むＩＩＩ−Ｖ族半導体材料は、結晶成長が難しいことが知られている（非特許文献４参照）。ＩｎＧａＡｓＳｂもＶ族元素としてＳｂを含むが、Ｓｂ組成比が少ない場合は良質な結晶性の膜を成長することができる（非特許文献５参照）。さらに、ＩｎＧａＡｓＳｂでは、以下に示すようにＳｂ組成比が少なくてもＩｎＧａＡｓよりバンドギャップを小さくすることができる利点を有する。
【００４６】
図２は、ＩｎＧａＡｓＳｂのＳｂ組成比によるバンドギャップの変化を計算により求めた結果を示している。図２において、ＩｎＰに対する格子不整合が０％となる場合が、ＩｎＰに格子整合する場合のＩｎＧａＡｓＳｂのバンドギャップである。ＩｎＰに格子整合するＩｎＧａＡｓＳｂのバンドギャップは、Ｓｂ組成比を増加させていった場合、Ｓｂ組成比が０から０．２５までは減少、０．２５から０．３０まではほぼ一定、０．３０より大きくなると増加する。すなわち、ＩｎＧａＡｓＳｂではそのＳｂ組成比が０．３０以下の場合に、Ｓｂ組成比の増加によるバンドギャップの低減効果が見られる。
【００４７】
上述したＩｎＧａＡｓＳｂのＳｂ組成比は、バンドギャップだけではなく、結晶成長の容易さを考慮して有効な組成比の範囲を決める必要がある。ＩＩＩ−Ｖ族化合物半導体の結晶成長は、含まれるＶ族元素とその組成比に大きく影響される。ＩｎＧａＡｓＳｂに関しては、Ａｓ系材料（ＩｎＧａＡｓ）とＳｂ系材料（ＧａＡｓＳｂ）の混晶と考えることができる。ＩｎＰ層の上のＩｎＧａＡｓは、良質な結晶性を持つ結晶を比較的容易に成長することができる。
【００４８】
一方、ＩｎＰ層の上のＧａＡｓＳｂは、ＩｎＧａＡｓに比べて結晶成長が困難である。この大きな要因の１つは、Ｓｂは結晶成長時に表面に残留する傾向があり、良好な結晶性を得るための原料供給量や成長温度の範囲が狭いことによる（非特許文献４参照）。
【００４９】
ＩｎＧａＡｓＳｂは、Ｓｂ組成比が少ない場合はＩｎＧａＡｓに近い成長条件となり、Ｓｂ組成比が多い場合はＧａＡｓＳｂに近い成長条件となる。このために、ＩｎＧａＡｓＳｂで良質な結晶性を得ようとした場合、Ｓｂ組成比は少ない方が望ましい。ＩｎＧａＡｓＳｂにおいて、Ｓｂ組成比を０．３より増加させた場合、図２に示すようにバンドギャップは増大し、さらに結晶成長も難しくなる。このため、トンネル電界効果トランジスタのチャネル層に用いるＩｎＧａＡｓＳｂのＳｂ組成比は、０．３以下であることが望ましい。
【００５０】
次に、ＩｎＧａＡｓＳｂのＳｂ組成の下限について説明する。ＩｎＧａＡｓＳｂにおいて、Ｓｂ組成比を正確に制御するためには、層中にＳｂがドーパントレベル（＜１０21ｃｍ-3）ではなく、組成レベル（一般的な組成比の最小単位は０．０１）で層中に含まれている必要がある。このため、チャネル層１０３（ＩｎＧａＡｓＳｂ層）に用いるＩｎＧａＡｓＳｂのＳｂ組成比は、０．０１以上であることが望ましい。以上のことから、チャネル層１０３に用いるＩｎＧａＡｓＳｂのＳｂ組成比としては、０．０１以上、０．３以下が有用である。
【００５１】
図２では、ＩｎＰに格子整合する場合だけでなく、ＩｎＰよりも大きな格子定数を持つＩｎＧａＡｓＳｂ（ＩｎＰに対する格子不整合：＋０．２％、＋０．５％、＋１．０％、＋１．５％）についても、バンドギャップのＳｂ組成比による変化を示してある。この結果より、ＩｎＰよりも大きな格子定数を持つＩｎＧａＡｓＳｂでも、バンドギャップのＳｂ組成比による変化は、ＩｎＰに格子整合する場合と同様な傾向を持つ。すなわち、Ｓｂ組成比を０．３より増加させると、バンドギャップも増加する。このため、ＩｎＧａＡｓＳｂがＩｎＰに格子整合しない場合においても、ＩｎＧａＡｓＳｂをトンネル電界効果トランジスタのチャネル層に応用する場合、Ｓｂ組成比を０．０１以上、０．３以下にすることが望ましい。
【００５２】
トンネル電界効果トランジスタにおいて、オン電流を増加させるためにはチャネル領域１０６のトンネル電流密度を増加させる必要がある。トンネル電流の密度は、チャネル層１０３のバンドギャップと有効質量が分かれば、トンネル接合における電界強度の関数として見積もることが可能である（非特許文献１参照）。
【００５３】
図３は、非特許文献１に記載の算出方法を用いて、チャネル層をＳｉから構成する場合、チャネル層をＩｎＰに格子整合するＩｎＧａＡｓから構成する場合、およびチャネル層をＩｎＰに格子整合するＩｎＧａＡｓＳｂから構成する場合の各々について、トンネル電流密度を計算し、比較した結果を示している。図３の横軸は、トンネル接合界面における電界強度である。また、図３では、外部から加える逆バイアスの電圧値を０．３Ｖとして計算した。ＩｎＧａＡｓＳｂに関しては、Ｓｂ組成が０．１、０．２、０．３、０．４の場合について調べた。
【００５４】
図３に示されているように、ＩｎＰに格子整合するＩｎＧａＡｓやＩｎＧａＡｓＳｂをチャネル層に用いることで、Ｓｉを用いた場合より大きなトンネル電流密度が得られることが分かる。これは、主としてＩｎＧａＡｓやＩｎＧａＡｓＳｂのバンドギャップがＳｉ（バンドギャップ〜１．１２ｅＶ）よりも小さいことによる。
次に、チャネル層を、ＩｎＧａＡｓ、ＩｎＧａＡｓＳｂから構成した場合の比較について述べる。
【００５５】
図４は、図３に示したチャネル層をＩｎＧａＡｓから構成した場合と、チャネル層をＩｎＧａＡｓＳｂから構成した場合との各々の結果の一部を拡大して示している。図４に示されているように、チャネル層をＩｎＧａＡｓＳｂから構成した場合のトンネル接合では、ＩｎＧａＡｓに比べて大きなトンネル電流密度を得られることが分かる。詳しく見ると、ＩｎＧａＡｓＳｂではＳｂ組成比によりトンネル電流密度が変化している。
【００５６】
トンネル電流密度は、ＩｎＧａＡｓＳｂのＳｂ組成比を０．１から０．２に増やすことで増加するが、０．２から０．３に増やしてもほとんど変化しない。さらにＳｂ組成比を０．３から０．４に増やすと、トンネル電流密度は急激に減少してＳｂ組成比が０．１の場合よりも小さくなる。これらのことから、チャネル層１０３に用いるＩｎＧａＡｓＳｂのＳｂ組成比は、トンネル電流密度を増加させる上でも０．３以下であることが望ましいことが分かる。
【００５７】
［実施の形態２］
次に、本発明の実施の形態２について、図５を参照して説明する。このトンネル電界効果トランジスタは、基板１０１の上に形成されたＩｎＰ層１０２と、ＩｎＰ層１０２の上に形成されたチャネル層１０３とを備える。また、チャネル層１０３には、所定の間隔を開けてソース領域１０４およびドレイン領域１０５が形成されている。ソース領域１０４は、例えばｐ型とされ、ドレイン領域１０５は、例えばｎ型とされている。
【００５８】
また、ソース領域１０４には、ソース電極１０７が電気的に接続して形成され、ドレイン領域１０５には、ドレイン電極１０８が電気的に接続して形成されている。また、ソース領域１０４とドレイン領域１０５との間のチャネル領域１０６の上には、ゲート絶縁層１１０を介してゲート電極１０９が形成されている。これらの構成は、前述した実施の形態１と同様である。
【００５９】
実施の形態２では、チャネル層１０３を、ＩｎＧａＡｓＳｂ層を井戸層１１２とし、ＩｎＧａＡｓまたはＩｎＧａＡｓＳｂからなる層を障壁層１１１とする量子井戸構造としている。また、この量子井戸構造は、ＩｎＧａＡｓＳｂからなる下地層１１３の上に形成している。実施の形態２では、チャネル層１０３を、下地層１１３と、この上に形成した障壁層１１１および井戸層１１２からなる量子井戸構造とから構成している。
【００６０】
ここで、井戸層１１２は、厚さが４ｎｍ以上２０ｎｍ以下とし、ＩｎＰより格子定数が大きく、３．５％以下の圧縮歪みを有する状態としてもよい。また、障壁層１１１は、ＩｎＧａＡｓＳｂから構成し、ＩｎＰより格子定数が小さく、引っ張り歪みを有する状態としてもよい。
【００６１】
実施の形態２におけるトンネル電界効果トランジスタも、チャネル領域１０６とソース領域１０４との界面がトンネル接合領域１２１となる。このトンネル電界効果トランジスタは、トンネル接合領域１２１に加わる電界を、ゲート電圧によって制御することで、ドレイン領域１０５へと流れる電流を変化させ、オン・オフ動作を実現している。
【００６２】
以下、実施の形態２におけるトンネル電界効果トランジスタの製造方法について説明する。まず、半絶縁性ＩｎＰからなる基板１０１の上に、層厚０．１μｍのＩｎＰ層１０２を成長し、この上にＳｂ組成比０．０７でＩｎＰと格子整合するＩｎＧａＡｓＳｂからなる層厚７０ｎｍの下地層１１３を成長する。
【００６３】
引き続き、下地層１１３の上に、Ｓｂ組成比０．１、引っ張り歪１．０４％、層厚１５ｎｍのＩｎＧａＡｓＳｂからなる障壁層１１１、Ｓｂ組成比０．２、圧縮歪１．６３％、層厚１２ｎｍのＩｎＧａＡｓＳｂからなる井戸層１１２、Ｓｂ組成比０．１、引っ張り歪１．０４％、層厚３ｎｍのＩｎＧａＡｓＳｂからなる障壁層１１１を成長する。この後、層厚２０ｎｍのＩｎＰ表面保護層を成長する。
【００６４】
この後、前述した実施の形態１と同様にすることで、ソース領域１０４およびドレイン領域１０５を形成し、ゲート絶縁層１１０，ゲート電極１０９を形成し、ソース電極１０７，ドレイン電極１０８を形成する。ソース領域１０４およびドレイン領域１０５は、例えば、下地層１１３に到達する深さに形成すればよい。
【００６５】
実施の形態２におけるＩｎＧａＡｓＳｂの歪補償量子井戸構造をチャネル層１０３に用いたプレーナ型のトンネル電界トランジスタは、ソース電圧６０ｍＶ、（ゲート電圧−しきい値電圧）１Ｖの条件において、ドレイン電流が１．９×１０-1μＡ／μｍであり、Ｓ値の最小値が５１ｍＶ／ｄｅｃ．である。
【００６６】
上述した実施の形態２におけるプレーナ型のトンネル電界トランジスタは、実施の形態１のトンネル電界トランジスタよりもドレイン電流が高く、Ｓ値の最小値が低い。このように、チャネル層１０３にＩｎＧａＡｓＳｂの歪補償量子井戸構造を用いることで、チャネル層１０３のバンドギャップを小さくでき、トンネル電界効果トランジスタのデバイス特性を向上させることができる。
【００６７】
なお上述では、チャネル層１０３に歪補償量子井戸構造を用いた例について説明したが、ＩｎＧａＡｓＳｂから構成した井戸層１１２が用いられていれば、チャネル層１０３のバンドギャップを小さくできることに変わりはない。このため、障壁層１１１に引っ張り歪が加わっていない歪量子井戸構造や、障壁層１１１をＩｎＧａＡｓから構成した量子井戸構造をチャネル層１０３に用いた場合でも、前述同様にデバイス特性が改善されることは明らかである。
【００６８】
次に、実施の形態２におけるトンネル電界効果トランジスタにおけるチャネル層１０３の、井戸層１１２についてより詳細に説明する。
【００６９】
実施の形態１において図２を用いて説明したように、ＩｎＰよりも大きな格子定数を持つＩｎＧａＡｓＳｂでは、Ｓｂ組成比が同じでもＩｎＰに格子整合するＩｎＧａＡｓＳｂよりバンドギャップを小さくできる。しかし、ＩｎＰとは格子定数が異なるＩｎＧａＡｓＳｂを結晶成長する場合、格子歪に起因した結晶欠陥の発生が問題となる。この結晶欠陥の発生を抑えるためには、ＩｎＧａＡｓＳｂの層厚を小さくした歪量子井戸構造を用いることが有効である。
【００７０】
しかし、ＩｎＧａＡｓＳｂ歪量子井戸構造で井戸層の層厚を小さくし過ぎると、量子サイズ効果によりバンドギャップが増加する。この場合、トンネル電界トランジスタにおけるトンネル電流は減少する。以下では、ＩｎＧａＡｓＳｂ歪量子井戸を用いたトンネル接合において、トンネル電流密度を顕著に減少させないために必要となる井戸層の層厚の範囲について説明する。
【００７１】
図６は、ＩｎＧａＡｓＳｂを用いた歪量子井戸構造において、井戸層の層厚を２，４，６，８，１０，１２ｎｍとした場合について、この歪量子井戸構造を用いたトンネル接合におけるトンネル電流密度の電界強度依存性を示している。ＩｎＧａＡｓＳｂ歪量子井戸構造において、ＩｎＧａＡｓＳｂ井戸層のＳｂ組成を０．１、ＩｎＰに対する格子不整合を＋１．５％とし、障壁層はＳｂ組成比が０．１でＩｎＰに格子整合するＩｎＧａＡｓＳｂとした。図６には、比較のために図３で示したＩｎＧａＡｓを用いたトンネル接合の結果も示してある。
【００７２】
ＩｎＧａＡｓＳｂ歪量子井戸を用いたトンネル接合では、ＩｎＧａＡｓを用いた場合より大きなトンネル電流密度が得られる。このＩｎＧａＡｓＳｂ歪量子井戸を用いたトンネル接合の電流密度は、井戸層の層厚により変化する。図６に示すように、ＩｎＧａＡｓＳｂ歪量子井戸を用いた場合のトンネル電流密度は、井戸層の層厚を２ｎｍから４ｎｍに増やすことで急激に増加するが、この後、４ｎｍ以上で層厚を増やしても急激には増加しない。このことから、ＩｎＧａＡｓＳｂ歪量子井戸層の層厚は、４ｎｍ以上であることが望ましいことが分かる。井戸層の層厚の上限については、量子井戸としての量子サイズ効果がある層厚であれば良く、具体的には２０ｎｍ以下であれば良い。
【００７３】
図６では、井戸層にＳｂ組成比が０．１であり、ＩｎＰに対する格子不整合が＋１．５％のＩｎＧａＡｓＳｂを用いた例について示したが、後述するようにＳｂ組成比が０．１以外の場合や、ＩｎＰに対する格子不整合が＋１．５％以外の場合でも、トンネル電流密度は絶対値が異なるのみで井戸層の層厚として４ｎｍ以上が有効であることに変わりはない。
【００７４】
上記の例では、障壁層にＩｎＰに格子整合するＩｎＧａＡｓＳｂを用いた歪量子井戸構造について説明したが、本発明は格子整合しない障壁層を用いた場合においても有効である。以下に、井戸層とは反対の格子歪（引っ張り歪）を加えた障壁層を用いた量子井戸の例について説明する。障壁層に井戸層とは反対の格子歪を加えた量子井戸は、井戸層の格子歪を補償する効果があるため、歪補償量子井戸と呼ばれる。本発明（実施の形態２）における井戸層は、圧縮歪が加わったＩｎＧａＡｓＳｂであるため、歪補償量子井戸構造にするためには障壁層に引っ張り歪を加える必要がある。
【００７５】
ＩｎＧａＡｓＳｂでは、Ｇａ組成比を増加させることで容易に引っ張り歪を加えることができる。Ｇａ組成比が高いＩｎＧａＡｓＳｂを障壁層に用いることで、伝導帯におけるバンド不連続が変化し、ＩｎＧａＡｓＳｂ井戸層への電子の閉じ込めが増大する。この電子の閉じ込めの増大は、以下のようにデバイス特性を向上させる上でも有用である。
【００７６】
プレーナ型のトンネル電界効果トランジスタにおいて、電子は井戸層内に閉じ込められた状態で、ソース領域からドレイン領域へと電子が移動する。引っ張り歪を加えるためにＧａ組成比を高くしたＩｎＧａＡｓＳｂを障壁層に用いることで、電子が移動の際に井戸層から漏れ出すことを抑制できる。
【００７７】
次に、歪補償量子構造をトンネル電界トランジスタのチャネル層に用いる場合の井戸層の層厚について説明する。
【００７８】
図７は、ＩｎＧａＡｓＳｂを用いた歪補償量子井戸構造において、井戸層の層厚を２，４，６，８，１０，１２ｎｍとした場合について、この歪補償量子井戸構造を用いたトンネル接合のトンネル電流密度の電界強度依存性を示している。歪補償量子井戸構造において、ＩｎＧａＡｓＳｂ井戸層のＳｂ組成を０．２、ＩｎＰに対する格子不整合を＋１４４％とし、障壁層はＳｂ組成比が０．１でＩｎＰに対する格子不整合が−０．８７％（符号が負、引っ張り歪）のＩｎＧａＡｓＳｂとした。図７には、図６と同様、比較のためにＩｎＧａＡｓを用いたトンネル接合の結果も示してある。
【００７９】
図７に示すように、歪補償量子井戸構造を用いた場合も、図６を用いて説明した歪量子井戸構造を用いた場合と同様の傾向を示す。具体的には、トンネル電流密度は、井戸層の層厚を２ｎｍから４ｎｍに増加させることにより急激に増加するが、この後は層厚を増加させても電流密度は急激には増加しない。従って、歪補償量子井戸構造をチャネル層に用いた場合でも、井戸層としては４ｎｍ以上の層厚が有効である。
【００８０】
図７に示す結果は、井戸層の上下の障壁層に引っ張り歪が加わった例だが、上下のどちらか一方の障壁層に引っ張り歪が加わった場合でも、量子サイズ効果が存在し、ＩｎＧａＡｓＳｂ井戸層を用いることで小さいバンドギャップが得られることに変わりはないため、上述の井戸層の層厚の有効範囲に変わりはない。
【００８１】
前述したように、ＩｎＰとは格子定数が異なるＩｎＧａＡｓＳｂを結晶成長する場合、格子歪に起因した結晶欠陥の発生が問題となる。具体的には、層厚が一定値以上になると歪応力に起因した結晶欠陥が発生し易くなり、良質の結晶を得ることが難しくなる。この結晶欠陥が発生し始める層厚は、臨界層厚と呼ばれる。トンネル電界トランジスタに用いる量子井戸の層厚は４ｎｍ以上にすることが望ましく、井戸層を層厚は４ｎｍ以上にするには井戸層に加える圧縮歪を一定の値以下にする必要がある。言い換えると、臨界層厚が４ｎｍとなる格子歪が、井戸層に加えることのできる格子歪の上限である。
【００８２】
図８は、Ｓｂ組成比が０．１のＩｎＧａＡｓＳｂについて、格子歪（圧縮歪）を変化させた場合の臨界層厚を、非特許文献７に記載の計算方法を用いて求めた結果を示している。また、図９は、Ｓｂ組成比が０．２のＩｎＧａＡｓＳｂについて、格子歪（圧縮歪）を変化させた場合の臨界層厚を、非特許文献７に記載の計算方法を用いて求めた結果を示している。
【００８３】
井戸層の層厚が、図８、図９に示された曲線より大きくなると結晶欠陥が発生し易くなる。図８、図９から、ＩｎＧａＡｓＳｂのＳｂ組成比が０．１、０．２のいずれの場合においても、臨界層厚が４ｎｍとなる格子歪は＋３．５％である。従って、ＩｎＧａＡｓＳｂ量子井戸をトンネル電界トランジスタのチャネル層に用いる場合、井戸層の圧縮歪を＋３．５％以下にすることが望ましい。
【００８４】
ＩｎＧａＡｓＳｂを井戸層に用いれば、ＩｎＧａＡｓを用いた場合よりも容易に歪補償量子井戸構造を作製することができる（非特許文献８参照）。歪補償量子井戸構造をトンネル電界トランジスタに応用するにあたり、各層の層厚、歪量をチェックするために、以下のような多重量子井戸構造を作製した。
【００８５】
トンネル電界トランジスタでは、単一量子井戸を用いるが、井戸層と障壁層の層厚、歪量は、多重量子井戸構造にした方が解析が容易である。この解析のため、多重量子井戸構造を前述の有機金属分子線エピタキシー法を用いて作製した。図１０は、作製した多重量子井戸構造の層構造を示した断面図である。この多重量子井戸構造は、まず、ＩｎＰ基板２０１の上にＩｎＰからなる層厚０．１μｍのバッファ層２０２を成長する。引き続き、バッファ層２０２の上に、歪補償多重量子井戸構造として、ＩｎＧａＡｓＳｂからなる１１層の障壁層２０３と、ＩｎＧａＡｓＳｂからなる１０層の井戸層２０４とを交互に積層させた。井戸層２０４のＳｂ組成比は０．２、障壁層２０３のＳｂ組成比は０．１になるように原料供給量を調整した。
【００８６】
図１１は、上述した多重量子井戸構造のＸ線回折パターンの測定結果（実験）とシミュレーション結果とを比較して示している。この比較から、井戸層２０４は、圧縮歪が１．６３％、層厚が１２．９ｎｍのＩｎＧａＡｓＳｂ、障壁層２０３は引っ張り歪が１．０４％、層厚が１９．０ｎｍのＩｎＧａＡｓＳｂであることが分かった。
【００８７】
図１２は、上述した多重量子井戸構造の室温におけるフォトルミネッセンス発光スペクトルを示している。フォトルミネッセンスの発光ピークのエネルギーは、０．５７ｅＶである。量子井戸構造では、発光ピークのエネルギーと井戸層のバンドギャップがほぼ一致する。このため、このＩｎＧａＡｓＳｂを用いた歪補償量子井戸構造（多重量子井戸構造）のバンドギャップは、ＩｎＰに格子整合するＩｎＧａＡｓ（０．７４ｅＶ）よりも小さいことが確認された。
【００８８】
以上に説明したように、本発明によれば、チャネル層を、ＩｎＰからなるＩｎＰ層の上に形成されたＩｎＧａＡｓＳｂからなるＩｎＧａＡｓＳｂ層を備える構成としたので、プレーナ型のトンネル電界効果トランジスタのデバイス特性を向上させることができるようになる。本発明によれば、プレーナ型のトンネル電界効果トランジスタにおいて、オン状態における電流の増加が可能にするとともに、小さなゲート電圧で動作させることも可能になる。これにより、トンネル電界効果トランジスタを電子回路に用いた電子部品では、消費電力を低減でき、結果として電子機器の省エネルギー化を実現できるようになる。
【００８９】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。
【符号の説明】
【００９０】
１０１…基板、１０２…ＩｎＰ層、１０３…チャネル層、１０４…ソース領域、１０５…ドレイン領域、１０６…チャネル領域、１０７…ソース電極、１０８…ドレイン電極、１０９…ゲート電極、１１０…ゲート絶縁層、１２１…トンネル接合領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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