(57)【要約】【課題】一つの実施形態は、有線通信を高速化できる等化回路及び受信機を提供することを目的とする。【解決手段】一つの実施形態によれば、第１の信号ラインと第２の信号ラインと第１の電流源と第１のスイッチと第２のスイッチと第２の電流源と第３のスイッチと第４のスイッチとを有する等化回路が提供される。第２の信号ラインは、第１の信号ラインと差動対を構成する。第１のスイッチは、第１の信号ラインと第１の電流源とを接続する。第２のスイッチは、第２の信号ラインと第１の電流源とを接続する。第３のスイッチは、第１の信号ラインと第２の電流源とを接続する。第４のスイッチは、第２の信号ラインと第２の電流源とを接続する。【選択図】図４
2020048021.tif 000002
【特許請求の範囲】
【請求項１】
第１の信号ラインと、
前記第１の信号ラインと差動対を構成する第２の信号ラインと、
第１の電流源と、
前記第１の信号ラインと前記第１の電流源とを接続する第１のスイッチと、
前記第２の信号ラインと前記第１の電流源とを接続する第２のスイッチと、
第２の電流源と、
前記第１の信号ラインと前記第２の電流源とを接続する第３のスイッチと、
前記第２の信号ラインと前記第２の電流源とを接続する第４のスイッチと、
を備えた等化回路。
【請求項２】
第３の電流源と、
前記第１の信号ラインと前記第３の電流源とを接続する第５のスイッチと、
前記第２の信号ラインと前記第３の電流源とを接続する第６のスイッチと、
前記第１の信号ラインと前記第３の電流源との間で前記第５のスイッチに並列に配され、前記第１の信号ラインと前記第３の電流源とを接続する第７のスイッチと、
前記第２の信号ラインと前記第３の電流源との間で前記第６のスイッチに並列に配され、前記第２の信号ラインと前記第３の電流源とを接続する第８のスイッチと、
をさらに備えた
請求項１に記載の等化回路。
【請求項３】
前記第１の信号ラインの一端及び前記第２の信号ラインの一端に電気的に接続された第１のコンパレータと、
前記第１の信号ラインの一端及び前記第２の信号ラインの一端に、前記第１のコンパレータと並列して電気的に接続された第２のコンパレータと、
前記第１のコンパレータの出力側から前記第１のスイッチの制御ノード及び前記第５のスイッチの制御ノードへ延びた第１のフィードバックラインと、
前記第１のコンパレータの出力側から前記第２のスイッチの制御ノード及び前記第６のスイッチの制御ノードへ延びた第２のフィードバックラインと、
前記第２のコンパレータの出力側から前記第３のスイッチの制御ノード及び前記第７のスイッチの制御ノードへ延びた第３のフィードバックラインと、
前記第２のコンパレータの出力側から前記第４のスイッチの制御ノード及び前記第８のスイッチの制御ノードへ延びた第４のフィードバックラインと、
をさらに備えた
請求項２に記載の等化回路。
【請求項４】
前記第１の電流源の電流値に対する前記第３の電流源の電流値の比の値は、前記第２の電流源の電流値に対する前記第３の電流源の電流値の比の値と均等である
請求項２に記載の等化回路。
【請求項５】
前記第５のスイッチ及び前記第７のスイッチは、同時にオフ状態に維持される期間が存在せず、
前記第６のスイッチ及び前記第８のスイッチは、同時にオフ状態に維持される期間が存在しない
請求項２又は３に記載の等化回路。
【請求項６】
前記第１の信号ラインの一端及び前記第２の信号ラインの一端に電気的に接続された第１のコンパレータと、
前記第１の信号ラインの一端及び前記第２の信号ラインの一端に、前記第１のコンパレータと並列して電気的に接続された第２のコンパレータと、
前記第１のコンパレータの出力側から前記第１のスイッチの制御ノードへ延びた第１のフィードバックラインと、
前記第１のコンパレータの出力側から前記第２のスイッチの制御ノードへ延びた第２のフィードバックラインと、
前記第２のコンパレータの出力側から前記第３のスイッチの制御ノードへ延びた第３のフィードバックラインと、
前記第２のコンパレータの出力側から前記第４のスイッチの制御ノードへ延びた第４のフィードバックラインと、
をさらに備えた
請求項１に記載の等化回路。
【請求項７】
前記第１の電流源の電流値と前記第２の電流源の電流値とは、均等である
請求項１に記載の等化回路。
【請求項８】
有線伝送路が接続可能である受信ノードと、
前記受信ノードに電気的に接続された請求項１から７のいずれか１項に記載の等化回路と、
を備えた受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、等化回路及び受信機に関する。
【背景技術】
【０００２】
通信システムでは、送信装置と受信装置との間を有線通信路で接続して、有線通信を行うことがある。このとき、有線通信を高速化することが望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第５５０６８２５号公報
【特許文献２】特開２０１２−１８２７１０号公報
【特許文献３】特許第４２１３１４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、有線通信を高速化できる等化回路及び受信機を提供することを目的とする。
【課題を解決するための手段】
【０００５】
一つの実施形態によれば、第１の信号ラインと第２の信号ラインと第１の電流源と第１のスイッチと第２のスイッチと第２の電流源と第３のスイッチと第４のスイッチと第３の電流源と第５のスイッチと第６のスイッチと第７のスイッチと第８のスイッチとを有する等化回路が提供される。第２の信号ラインは、第１の信号ラインと差動対を構成する。第１のスイッチは、第１の信号ラインと第１の電流源とを接続する。第２のスイッチは、第２の信号ラインと第１の電流源とを接続する。第３のスイッチは、第１の信号ラインと第２の電流源とを接続する。第４のスイッチは、第２の信号ラインと第２の電流源とを接続する。第５のスイッチは、第１の信号ラインと第３の電流源とを接続する。第６のスイッチは、第２の信号ラインと第３の電流源とを接続する。第７のスイッチは、第１の信号ラインと第３の電流源との間で第５のスイッチに並列に配されている。第７のスイッチは、第１の信号ラインと第３の電流源とを接続する。第８のスイッチは、第２の信号ラインと第３の電流源との間で第６のスイッチに並列に配されている。第８のスイッチは、第２の信号ラインと第３の電流源とを接続する。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施形態に係る等化回路を備えるデータ受信機を含む通信システムの構成を示すブロック図である。
【図２】図２は、実施形態における有線通信路、ＣＴＬＥ回路、ＤＦＥ回路の周波数特性の概念を示す図である。
【図３】図３は、実施形態におけるＤＦＥ回路の概略構成を示す回路図である。
【図４】図４は、実施形態におけるＤＦＥ回路の構成の一例を示す回路図である。
【図５】図５は、実施形態におけるフィードバック信号及びタップ応答を示す波形図である。
【図６】図６は、実施形態における送信データ、ＣＴＬＥ振幅、ＤＩＦＦ、及びＤＦＥ振幅を示す波形図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかる等化回路を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
【０００８】
（実施形態）
実施形態にかかる等化回路が適用されたデータ受信機について図１を用いて説明する。図１は、等化回路１が適用されたデータ受信機２００を含む通信システム４００の構成を示す図である。
【０００９】
通信システム４００は、データ送信機１００、データ受信機２００、及び有線通信路３００を有する。データ送信機１００及びデータ受信機２００は、有線通信路３００を介して通信可能に接続されている。データ送信機１００は、データを有線通信路３００経由でデータ受信機２００へ送信する。すなわち、データ受信機２００は、有線通信路３００が接続可能である受信ノード２００ａを有し、有線通信路３００経由でデータ送信機１００からデータを受信することができる。
【００１０】
データ送信機１００は、送信するデータに所定の変調（例えば、ＮＲＺなどの２値変調）をかけた変調信号を有線伝送路３００経由でデータ受信機２００へ送信する。データ受信機２００は、等化回路１、及び内部回路２０３を有する。等化回路１は、受信ノード２００ａに電気的に接続されている。等化回路１は、変調信号φＤＩをさらに等化し、データφＤＯを復元して内部回路２０３へ出力する。
【００１１】
有線通信において、ますますデータレートが高くなり、高い周波数での通信が行われ得る。有線通信路３００では、導線の表皮効果や誘電体損失等に起因したチャネル損失により、図２（ａ）に示すように、伝送信号における信号強度の損失の高周波成分が低周波成分に比べて大きくなりやすい。ナイキスト周波数（ＮＲＺでは、データ転送レートの半分の周波数）ｆＮでは、変調信号φＤＩの信号強度の損失がΔＡＭになる。ここで信号強度は、信号伝送経路における構成部のゲインに対応する。
【００１２】
その減衰を補償するため、図１に示す等化回路１は、１段階目の等化処理を行うＣＴＬＥ（Ｃｏｎｔｉｎｕｏｕｓ  Ｔｉｍｅ  Ｌｉｎｅａｒ  Ｅｑｕａｌｉｚｅｒ）回路２を有する。ＣＴＬＥ回路２のゲイン特性は、図２（ｂ）に一点鎖線で示すように、有線通信路３００の減衰特性の逆特性で設計され得るが、実際には図２（ｂ）に実線で示すようにナイキスト周波数ｆＮで一点鎖線の特性に対してΔＧ分の減衰が生ずる。
【００１３】
このため、図１に示す等化回路１は、２段階目の等価処理を行うＤＦＥ（Ｄｅｃｉｓｉｏｎ  Ｆｅｅｄｂａｃｋ  Ｅｑｕａｌｉｚｅｒ）回路３を有する。ＤＦＥ回路３は、図２（ｃ）に実線で示すようにナイキスト周波数ｆＮ近傍でΔＧ分のゲインを有するように設計され得る。ＤＦＥ回路３は、符号間干渉（Ｉｎｔｅｒ  Ｓｙｍｂｏｌ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）を補償するように、入力信号に対して過去の入力信号から受ける影響による信号強度の劣化分に対応するΔＧ分のゲインで入力信号の劣化を補償する。
【００１４】
具体的には、ＤＦＥ回路３は、Ｎサイクル前（Ｎは２以上の整数）までのデータのそれぞれについて、データが０及び１のいずれであるかの判定を行いその結果にそれぞれタップ係数をかけてフィードバックすることでΔＧ分のゲインに相当する波形等化を行う。このようにフィードバックする回路をタップ（ＴＡＰ）回路と呼び、タップ回路の数Ｎをタップ数と呼ぶことにする。なお、図２は、有線通信路、ＣＴＬＥ回路、ＤＦＥ回路の周波数特性を示す図である。
【００１５】
ＤＦＥ回路３は、図３に示すように、サマー（Ｓｕｍｍｅｒ）回路４、判定回路５、及びＮ個のタップ回路６−１〜６−Ｎを有する。図３は、ＤＦＥ回路３の概略構成を示す回路図である。図３では、タップ数Ｎ＝２である場合について例示されている。
【００１６】
サマー回路４は、ＣＴＬＥ回路２及び判定回路５の間に配されている。各タップ回路６−１〜６−Ｎは、判定回路５の出力ノードからサマー回路４に戻るフィードバック経路上に配されている。各タップ回路６−１〜６−Ｎは、乗算するためのタップ係数Ｋ１〜ＫＮを有している。
【００１７】
サマー回路４は、ＣＴＬＥ回路２から一対の差動信号φＤＩ＿ｐ，φＤＩ＿ｎを信号φＤＩとして受けることができる。サマー回路４は、各差動信号φＤＩ＿ｐ，φＤＩ＿ｎに各タップ回路６からフィードバックされた信号を加算（例えば、電流加算）して、加算結果の各差動信号φＤＰ，φＤＮを判定回路５へ供給する。
【００１８】
例えば、判定回路５は、供給された各差動信号φＤＰ，φＤＮに対して０及び１のいずれの論理値であるかの判定を行い、対応するタップ回路６−１及び次段へ判定結果の信号を供給する。タップ回路６−１は、判定回路５から供給された信号にタップ係数Ｋ１を乗算してサマー回路４へフィードバックする。
【００１９】
図３における破線で囲った部分は、図４に示すように構成され得る。図４は、ＤＦＥ回路３の構成の一例を示す回路図である。
【００２０】
図４に示すＤＦＥ回路３では、サマー回路４の出力側に判定回路５が配され、判定回路５の出力ノードとタップ回路６−１の制御ノードとが複数のフィードバックラインＬｆ１，Ｌｆ２，Ｌｆ３，Ｌｆ４で接続されており、タップ回路６−１の出力ノードがサマー回路４の電流加算ノードに接続されている。
【００２１】
また、ＤＦＥ回路３は、動作高速化のために、基本クロックにおける偶数番目のエッジに対応するＥｖｅｎ系の構成と基本クロックにおける奇数番目のエッジに対応するＯｄｄ系の構成とを含むインターリーブ構成を採用している。
【００２２】
サマー回路４は、少なくとも、インダクタ負荷回路４１、信号ラインＬｐ、信号ラインＬｎ、電流加算ノードＮｅｐ１，Ｎｏｐ１，Ｎｅｎ１，Ｎｏｎ１を有する。サマー回路４において、電流加算ノードＮｅｐ１，Ｎｅｎ１が、Ｅｖｅｎ系の構成であり、Ｅｖｅｎ用の電流加算パスＰｅ１の一部を構成する。電流加算ノードＮｏｐ１，Ｎｏｎ１が、Ｏｄｄ系の構成であり、Ｏｄｄ用の電流加算パスＰｏ１の一部を構成する。
【００２３】
信号ラインＬｐ及び信号ラインＬｎは差動対を構成し、信号ラインＬｐがＰ側の差動信号φＤＰを伝送し、信号ラインＬｎがＮ側の差動信号φＤＮを伝送する。信号ラインＬｐには、電流加算ノードＮｅｐ１及び電流加算ノードＮｏｐ１が配されている。信号ラインＬｎには、電流加算ノードＮｅｎ１及び電流加算ノードＮｏｎ１が配されている。
【００２４】
判定回路５は、コンパレータＣＰｅ及びコンパレータＣＰｏを有する。判定回路５において、コンパレータＣＰｅが、Ｅｖｅｎ系の構成であり、Ｅｖｅｎ用のクロックＣＫｅに同期してコンパレート動作を行う。コンパレータＣＰｏが、Ｏｄｄ系の構成であり、Ｏｄｄ用のクロックＣＫｏに同期してコンパレート動作を行う。
【００２５】
コンパレータＣＰｅは、差動入力・差動出力型のコンパレータである。コンパレータＣＰｅは、信号ラインＬｐの一端及び信号ラインＬｎの一端に、コンパレータＣＰｏと並列に電気的に接続されている。コンパレータＣＰｏは、差動入力・差動出力型のコンパレータである。コンパレータＣＰｏは、信号ラインＬｐの一端及び信号ラインＬｎの一端に、コンパレータＣＰｅと並列に電気的に接続されている。
【００２６】
コンパレータＣＰｅで用いられるＥｖｅｎ用のクロックＣＫｅは、基本クロックにおける偶数番目のエッジに対応したクロックである。コンパレータＣＰｏで用いられるＯｄｄ用のクロックＣＫｏは、基本クロックにおける奇数番目のエッジに対応したクロックである。
【００２７】
複数のフィードバックラインＬｆ１，Ｌｆ２，Ｌｆ３，Ｌｆ４のうち、フィードバックラインＬｆ１，Ｌｆ２が、Ｅｖｅｎ系の構成であり、Ｅｖｅｎ用のコンパレータＣＰｅの出力ノードはタップ回路６−１の制御ノードの一部に接続されている。フィードバックラインＬｆ３，Ｌｆ４が、Ｏｄｄ系の構成であり、Ｏｄｄ用のコンパレータＣＰｏの出力ノードはタップ回路６−１の制御ノードの他の一部に接続されている。
【００２８】
タップ回路６−１は、電流源ＣＳ３、スイッチＳＷ５、スイッチＳＷ６、スイッチＳＷ７、スイッチＳＷ８を有する。タップ回路６−１において、スイッチＳＷ５、スイッチＳＷ６は、Ｅｖｅｎ系の構成であり、Ｅｖｅｎ用のフィードバックラインＬｆ１，Ｌｆ２がその制御ノードに接続されており、Ｅｖｅｎ用の電流加算パスＰｅ１の一部を構成する。スイッチＳＷ７、スイッチＳＷ８は、Ｏｄｄ系の構成であり、Ｏｄｄ用のフィードバックラインＬｆ３，Ｌｆ４がその制御ノードに接続されており、Ｏｄｄ用の電流加算パスＰｏ１の一部を構成する。
【００２９】
スイッチＳＷ５は、電流加算ノードＮｅｐ１と電流源ＣＳ３との間に配され、信号ラインＬｐと電流源ＣＳ３とを接続し得る。スイッチＳＷ６は、電流加算ノードＮｅｎ１と電流源ＣＳ３との間に配され、信号ラインＬｎと電流源ＣＳ３とを接続し得る。スイッチＳＷ７は、信号ラインＬｐと電流源ＣＳ３との間でスイッチＳＷ５に並列に配され、すなわち電流加算ノードＮｏｐ１と電流源ＣＳ３との間に配され、信号ラインＬｐと電流源ＣＳ３とを接続し得る。スイッチＳＷ８は、信号ラインＬｎと電流源ＣＳ３との間でスイッチＳＷ６に並列に配され、すなわち電流加算ノードＮｏｎ１と電流源ＣＳ３との間に配され、信号ラインＬｎと電流源ＣＳ３とを接続し得る。
【００３０】
スイッチＳＷ５は、フィードバックラインＬｆ１を介して受けるＥｖｅｎ用のフィードバック信号φＤＰＥがハイレベルになった際にオンしローレベルになった際にオフする。スイッチＳＷ６は、フィードバックラインＬｆ２を介して受けるＥｖｅｎ用のフィードバック信号φＤＮＥがハイレベルになった際にオンしローレベルになった際にオフする。スイッチＳＷ７は、フィードバックラインＬｆ３を介して受けるＯｄｄ用のフィードバック信号φＤＰＯがハイレベルになった際にオンしローレベルになった際にオフする。スイッチＳＷ８は、フィードバックラインＬｆ４を介して受けるＯｄｄ用のフィードバック信号φＤＮＯがハイレベルになった際にオンしローレベルになった際にオフする。
【００３１】
Ｅｖｅｎ用のクロックＣＫｅとＯｄｄ用のクロックＣＫｏとが相補的なクロックであることに応じて、図５に示すように、判定回路５−１からフィードバックされるＥＶＥＮ用のフィードバック信号φＤＰＥ，φＤＮＥとＯｄｄ用のフィードバック信号φＤＰＯ，φＤＮＯとが相補的にアクティブになる。図５は、フィードバック信号及びタップ応答を示す波形図である。
【００３２】
これに応じて、図４に示す構成では、ＥＶＥＮ用の電流加算パスＰｅ１とＯｄｄ用の電流加算パスＰｏ１とが相補的にアクティブになる。
【００３３】
このとき、電流源ＣＳ３がＥｖｅｎ用の電流加算パスＰｅ１とＯｄｄ用の電流加算パスＰｏ１とに共通接続されているため、共通接続ノードＮｍが定常的に信号ラインＬｐ，Ｌｎに接続されていることになる。すなわち、Ｅｖｅｎ用の電流加算パスＰｅ１とＯｄｄ用の電流加算パスＰｏ１とを合わせた構成において、スイッチＳＷ５〜ＳＷ８は、同時にオフ状態に維持される期間が存在せず、いずれかがオンし、電流源ＣＳ３が信号ラインＬｐ及びＬｎに接続された状態を維持している。
【００３４】
これにより、共通接続ノードＮｍの電位Ｖｍａｉｎは、図５に示すように、略一定の値（例えば、０．５〜０．６Ｖ）を維持し得る。例えば、信号ラインＬｐ，ＬｎのＨレベルが０．５Ｖ程度でありＬレベルが０．１Ｖ程度である場合、信号ラインＬｐ，ＬｎをＬレベルにプルダウンするためには電流源ＣＳ３が信号ラインＬｐ，Ｌｎから電荷を引き抜く必要がある。しかし、電流源ＣＳ３の電源側のノードと信号ラインＬｐ，Ｌｎとの電位差を確保することが困難であり、電位差による電荷の移動を利用できないため、信号ラインＬｐ，Ｌｎからの電荷の引き抜きに時間がかかる傾向にある。すなわち、電流加算パスＰｅ１又は電流加算パスＰｏ１がアクティブになった際に電流源ＣＳ３が信号ラインＬｐ，Ｌｎの電位を高速にドライブすることが困難である。これにより、ＤＦＥ回路３の動作の高速化が困難になる可能性がある。
【００３５】
そこで、本実施形態では、ＤＦＥ回路３において、電流源ＣＳ３及び電流加算パスＰｅ１，Ｐｏ１を補助する電流源ＣＳ１，ＣＳ２及び電流加算パスＰｅ２，パスＰｏ２を追加することで、ＤＦＥ回路３の動作の高速化を図る。
【００３６】
具体的には、サマー回路４は、電流加算ノードＮｅｐ２，Ｎｏｐ２，Ｎｅｎ２，Ｎｏｎ２をさらに有する。サマー回路４において、電流加算ノードＮｅｐ２，Ｎｅｎ２が、Ｅｖｅｎ用の電流加算パスＰｅ２の一部を構成する。電流加算ノードＮｏｐ２，Ｎｏｎ２が、Ｏｄｄ用の電流加算パスＰｏ２の一部を構成する。
【００３７】
タップ回路６−１は、電流源ＣＳ１、電流源ＣＳ２、スイッチＳＷ１、スイッチＳＷ２、スイッチＳＷ３、スイッチＳＷ４をさらに有する。タップ回路６−１において、スイッチＳＷ１、スイッチＳＷ２は、Ｅｖｅｎ用のフィードバックラインＬｆ１，Ｌｆ２がその制御ノードに接続されており、Ｅｖｅｎ用の電流加算パスＰｅ２の一部を構成する。スイッチＳＷ３、スイッチＳＷ４は、Ｏｄｄ用のフィードバックラインＬｆ３，Ｌｆ４がその制御ノードに接続されており、Ｏｄｄ用の電流加算パスＰｏ２の一部を構成する。
【００３８】
スイッチＳＷ１は、電流加算ノードＮｅｐ２と電流源ＣＳ１との間に配され、信号ラインＬｐと電流源ＣＳ１とを接続する。スイッチＳＷ２は、電流加算ノードＮｅｎ２と電流源ＣＳ１との間に配され、信号ラインＬｎと電流源ＣＳ１とを接続する。スイッチＳＷ３は、電流加算ノードＮｏｐ２と電流源ＣＳ２との間に配され、信号ラインＬｐと電流源ＣＳ２とを接続する。スイッチＳＷ４は、電流加算ノードＮｏｎ２と電流源ＣＳ２との間に配され、信号ラインＬｎと電流源ＣＳ２とを接続する。
【００３９】
電流源ＣＳ１の電流Ｉ１と電流源ＣＳ２の電流Ｉ２とは、均等である。電流源ＣＳ１の電流Ｉ１に対する電流源ＣＳ３の電流Ｉ３の比の値は、電流源ＣＳ２の電流Ｉ２に対する電流源ＣＳ３の電流Ｉ３の比の値と均等である。例えば、αを正の数（例えば、α＝０．１２５）とする場合、Ｉ１：Ｉ３＝Ｉ２：Ｉ３＝α：１とすることができる。これにより、電流源ＣＳ１と電流源ＣＳ３とが協働して信号ラインＬｐ，Ｌｎに適正な電流を供給でき、電流源ＣＳ２と電流源ＣＳ３とが協働して信号ラインＬｐ，Ｌｎに適正な電流を供給できる。
【００４０】
Ｅｖｅｎ用のクロックＣＫｅとＯｄｄ用のクロックＣＫｏとが相補的なクロックであることに応じて、図５に示すように、判定回路５からフィードバックされるＥＶＥＮ用のフィードバック信号φＤＰＥ，φＤＮＥとＯｄｄ用のフィードバック信号φＤＰＯ，φＤＮＯとが相補的にアクティブになる。
【００４１】
これに応じて、メインの構成（電流源ＣＳ３及び電流加算パスＰｅ１，Ｐｏ１）を補助するサブの構成（電流源ＣＳ１，ＣＳ２及び電流加算パスＰｅ２，パスＰｏ２）では、ＥＶＥＮ用の電流加算パスＰｅ２とＯｄｄ用の電流加算パスＰｏ２とが相補的にアクティブになる。
【００４２】
このとき、電流源ＣＳ１及びＥｖｅｎ用の電流加算パスＰｅ２を含む構成と電流源ＣＳ２及びＯｄｄ用の電流加算パスＰｏ２を含む構成とが互いに独立して設けられている。すなわち、Ｅｖｅｎ用の電流加算パスＰｅ２において、スイッチＳＷ１は、オフ状態に維持される期間が存在し、電流源ＣＳ１が信号ラインＬｐから電気的に遮断される状態が存在する。また、Ｅｖｅｎ用の電流加算パスＰｅ２において、スイッチＳＷ２は、オフ状態に維持される期間が存在し、電流源ＣＳ１が信号ラインＬｎから電気的に遮断される状態が存在する。同様に、Ｏｄｄ用の電流加算パスＰｏ２において、スイッチＳＷ３は、オフ状態に維持される期間が存在し、電流源ＣＳ２が信号ラインＬｐから電気的に遮断される状態が存在する。また、Ｏｄｄ用の電流加算パスＰｏ２において、スイッチＳＷ４は、オフ状態に維持される期間が存在し、電流源ＣＳ２が信号ラインＬｎから電気的に遮断される状態が存在する。
【００４３】
これにより、電流源ＣＳ１とＥｖｅｎ用の電流加算パスＰｅ２との接続ノードＮｓｅの電位Ｖｓｕｂｅは、図５に示すように、ハイレベルの値ＶＥＨ（例えば、０．６Ｖ）とローレベルの値ＶＥＬ（例えば、０．１Ｖ）との間で繰り返し遷移する。例えば、信号ラインＬｐ，ＬｎのＨレベルが０．５Ｖ程度でありＬレベルが０．１Ｖ程度である場合、信号ラインＬｐ，ＬｎをＬレベルにプルダウンするためには電流源ＣＳ３が信号ラインＬｐ，Ｌｎから電荷を引き抜く必要がある。しかし、電流源ＣＳ１とＥｖｅｎ用の電流加算パスＰｅ２により電流源ＣＳ１の電源側のノードと信号ラインＬｐ，Ｌｎとの電位差を確保することが容易であり、電位差による電荷の移動を利用できるため、信号ラインＬｐ，Ｌｎからの電荷を高速で引き抜きくことができる。すなわち、電流加算パスＰｅ２がアクティブになった際（すなわち、スイッチＳＷ１，ＳＷ２がオンした際）に電位差による電荷の移動を利用できることで電流源ＣＳ１が信号ラインＬｐ，Ｌｎの電位を高速にドライブすることが容易である。
【００４４】
同様に、電流源ＣＳ２とＯｄｄ用の電流加算パスＰｏ２との接続ノードＮｓｏの電位Ｖｓｕｂｏは、図５に示すように、ハイレベルの値ＶＥＨ（例えば、０．６Ｖ）とローレベルの値ＶＥＬ（例えば、０．１Ｖ）との間で繰り返し遷移する。例えば、信号ラインＬｐ，ＬｎのＨレベルが０．５Ｖ程度でありＬレベルが０．１Ｖ程度である場合、信号ラインＬｐ，ＬｎをＬレベルにプルダウンするためには電流源ＣＳ３が信号ラインＬｐ，Ｌｎから電荷を引き抜く必要がある。しかし、電流源ＣＳ２とＯｄｄ用の電流加算パスＰｏ２により、電流源ＣＳ２の電源側のノードと信号ラインＬｐ，Ｌｎとの電位差を確保することが容易であり、電位差による電荷の移動を利用できるため、信号ラインＬｐ，Ｌｎからの電荷を高速で引き抜きくことができる。すなわち、電流加算パスＰｏ２がアクティブになった際（すなわち、スイッチＳＷ３，ＳＷ４がオンした際）に電位差による電荷の移動を利用できることで電流源ＣＳ２が信号ラインＬｐ，Ｌｎの電位を高速にドライブすることが容易である。
【００４５】
これに応じて、信号ラインＬｐで伝送される信号φＤＰと信号ラインＬｎで伝送される信号φＤＮとの差動信号ＤＩＦＦ（信号φＤＰの電圧値と信号φＤＮの電圧値との差分電圧）は、図５に示すように、矢印で示されるタイミングで波形がオーバーシュート又はアンダーシュートするので、差動信号ＤＩＦＦの信号レベルを高速に遷移させることができる。したがって、ＤＦＥ回路３におけるタップ回路６−１に対する応答速度（タップの応答速度）を高速化でき、ＤＦＥ回路３の動作を容易に高速化できる。
【００４６】
例えば、図６（ａ）に示すように、ビット期間ＢＴ１，ＢＴ２，ＢＴ３，ＢＴ４，ＢＴ５，ＢＴ６，ＢＴ７にビット値「０」「０」「１」「０」「０」「０」「０」の送信データがデータ送信機１００から送信された場合、ＣＴＬＥ回路２における等化量が通信経路の損失に対して不十分な場合の波形は、図６（ｂ）に示すように、ビット期間ＢＴ３からビット期間ＢＴ４にかけてブロードに変化する。このとき、ＤＦＥ回路３における信号φＤＰとφＤＮとの差動信号波形は、図６（ｃ）に示すように、ビット期間ＢＴ４の開始タイミングに過渡応答特性を有する。これにより、ＤＦＥ回路３で等化する波形は、図６（ｄ）に示すように、ビット期間ＢＴ４の開始タイミングに急峻な応答が生じる。すなわち、ＣＴＬＥ回路２及びＤＦＥ回路３を含む等化回路１は、ビット期間ＢＴ３のデータをビット値「１」に応じたレベルに適正に等化でき、ビット期間ＢＴ４のデータを誤ったレベルに等化することを避けることができる。なお、図６は、送信データ、ＣＴＬＥ振幅、ＤＩＦＦ、及びＤＦＥ振幅を示す波形図である。
【００４７】
以上のように、実施形態では、ＤＦＥ回路３において、電流源ＣＳ３及び電流加算パスＰｅ１，Ｐｏ１を補助する電流源ＣＳ１，ＣＳ２及び電流加算パスＰｅ２，パスＰｏ２を追加する。これにより、ＤＦＥ回路３の動作を容易に高速化できる。この結果、データ送信機１００から有線伝送路３００を介したデータ受信機２００への有線通信を容易に高速化できる。
【００４８】
なお、電流源ＣＳ１の電流Ｉ１に対する電流源ＣＳ３の電流Ｉ３の比、電流源ＣＳ２の電流Ｉ２に対する電流源ＣＳ３の電流Ｉ３の比がＩ１：Ｉ３＝Ｉ２：Ｉ３＝α：１（αは正の数）である場合、タップの応答速度は、αを変更することで調整可能である。αを大きくすることでタップの応答速度を高速化できる。例えば、電流源ＣＳ１、電流源ＣＳ２、電流源ＣＳ３がＭＯＳトランジスタで構成される場合、電流源ＣＳ３のディメンジョン（＝Ｗ／Ｌ、Ｗ：チャネル幅、Ｌ：チャネル長）に対して電流源ＣＳ１のディメンジョンと電流源ＣＳ２のディメンジョンとをそれぞれ大きくすることで、αを大きくすることができる。
【００４９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５０】
１  等化回路、２  ＣＴＬＥ、３  ＤＦＥ、２００  データ受信機、２０１  レシーバ、ＣＳ１〜ＣＳ３  電流源、Ｌｐ，Ｌｎ  信号ライン、ＳＷ１〜ＳＷ８  スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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