(57)【要約】【課題】記憶密度の向上が可能な磁気記憶装置を提供する。【解決手段】実施形態によれば、磁気記憶装置は、導電層、積層体及び制御部を含む。導電層は、第１領域と、第２領域と、第１領域と第２領域との間の第３領域と、を含む。積層体は、第１、第２磁性層、非磁性層と、を含む。制御部は、第１動作において、第１磁性層を第１電位に設定し、第１領域から第２領域への向きの第１電流を導電層に供給して、積層体を第１抵抗状態とし、第２動作において、第１磁性層を第２電位に設定し、第１電流を導電層に供給して、積層体を第２抵抗状態とし、第３動作において、第１磁性層を第３電位に設定しつつ、第２領域から第１領域への向きの第２電流を導電層に供給して、積層体を第３抵抗状態とする。【選択図】図１
2020009954.tif 000002
【特許請求の範囲】
【請求項１】
第１領域と、第２領域と、前記第１領域と前記第２領域との間の第３領域と、を含む第１導電層と、
第１積層体であって、
第１磁性層と、
前記第１領域から前記第２領域への第２方向と交差する第１方向において前記第３領域と前記第１磁性層との間に設けられた第２磁性層と、
前記第１磁性層と前記第２磁性層との間に設けられた第１非磁性層と、
を含む前記第１積層体と、
前記第１領域、第２領域及び前記第１磁性層と電気的に接続された制御部と、
を備え、
前記制御部は、第１〜第３動作を少なくとも実施し、
前記第１動作において、前記制御部は、前記第１磁性層を第１電位に設定しつつ、前記第１領域から前記第２領域への向きの第１電流を前記第１導電層に供給して、前記第１積層体を第１抵抗状態とし、
前記第２動作において、前記制御部は、前記第１磁性層を前記第１電位とは異なる第２電位に設定しつつ、前記第１電流を前記第１導電層に供給して、前記第１積層体を前記第１抵抗状態とは異なる第２抵抗状態とし、
前記第３動作において、前記制御部は、前記第１磁性層を前記第２電位とは異なる第３電位に設定しつつ、前記第２領域から前記第１領域への向きの第２電流を前記第１導電層に供給して、前記第１積層体を前記第１抵抗状態とは異なり前記第２抵抗状態とは異なる第３抵抗状態とする、磁気記憶装置。
【請求項２】
前記制御部は、第４動作をさらに実施し、
前記第４動作において、前記制御部は、前記第１磁性層を前記第３電位とは異なる第４電位に設定しつつ、前記第２電流を前記第１導電層に供給して、前記第１積層体を前記第１抵抗状態とは異なり前記第２抵抗状態とは異なり前記第３抵抗状態とは異なる第４抵抗状態とする、請求項１記載の磁気記憶装置。
【請求項３】
前記第１動作及び前記第３動作において、前記第１磁性層から前記第２磁性層への方向、及び、前記第２磁性層から前記第１磁性層への方向の一方に、電流が流れ、
前記第２動作及び前記第４動作において、前記第１磁性層から前記第２磁性層への前記方向、及び、前記第２磁性層から前記第１磁性層への前記方向の他方に、電流が流れる、請求項２記載の磁気記憶装置。
【請求項４】
前記第１動作において、前記第１電位は、前記第２領域の電位よりも高く、
前記第２動作において、前記第２電位は、前記第１領域の電位よりも低く、
前記第３動作において、前記第３電位は、前記第１領域の前記電位よりも高く、
前記第４動作において、前記第４電位は、前記第２領域の前記電位よりも低い、請求項３記載の磁気記憶装置。
【請求項５】
前記第１動作において、前記第１電位は、前記第１領域の前記電位よりも高く、
前記第２動作において、前記第２電位は、前記第２領域の前記電位よりも低く、
前記第３動作において、前記第３電位は、前記第２領域の前記電位よりも高く、
前記第４動作において、前記第４電位は、前記第１領域の前記電位よりも低い、請求項４記載の磁気記憶装置。
【請求項６】
前記第１磁性層の第１磁化は、前記第１方向に対して傾斜した、請求項１〜５のいずれか１つに記載の、磁気記憶装置。
【請求項７】
前記第２磁性層は、前記第２方向に沿う第１長さと、前記第１方向及び前記第２方向を含む平面と交差する第３方向に沿う第２長さと、を有し、
前記第２磁性層の第１凹部方向に沿う長さは、前記第１長さよりも短く、前記第２長さよりも短く、前記第１凹部方向は、前記第１方向に対して垂直であり、前記第１凹部方向と前記第２方向との間の角度は、２２．５度であり、
前記第２磁性層の第２凹部方向に沿う長さは、前記第１長さよりも短く、前記第２長さよりも短く、前記第２凹部方向は、前記第１方向に対して垂直であり、前記第２凹部方向と前記第３方向との間の角度は、２２．５度である、請求項１〜６のいずれか１つに記載の磁気記憶装置。
【請求項８】
第１端部、第２端部及び第１ゲートを含む第１セルトランジスタと、
第３端部、第４端部及び第２ゲートを含む第１導電層トランジスタと、
をさらに備え、
前記第１端部は、前記第１磁性層と電気的に接続され、
前記第２端部及び前記第１ゲートは、前記制御部と電気的に接続され、
前記第３端部は、前記第１領域及び第２領域の一方と電気的に接続され、
前記第４端部及び前記第２ゲートは、前記制御部と電気的に接続され、
前記第１端部から前記第２端部への方向、及び、前記第３端部から前記第４端部への方向は、前記第１方向に沿う、請求項１〜７のいずれか１つに記載の磁気記憶装置。
【請求項９】
第５端部、第６端部及び第３ゲートを含む第２導電層トランジスタと、
をさらに備え、
前記第５端部は、前記第１領域及び第２領域の他方と電気的に接続され、
前記第６端部及び前記第３ゲートは、前記制御部と電気的に接続され、
前記第５端部から前記第６端部への方向は、前記第１方向に沿う、請求項８記載の磁気記憶装置。
【請求項１０】
第３端部、第４端部及び第２ゲートを含む第１導電層トランジスタと、
第５端部、第６端部及び第３ゲートを含む第２導電層トランジスタと、
をさらに備え、
前記第３端部は、前記第１領域及び第２領域の一方と電気的に接続され、
前記第４端部及び前記第２ゲートは、前記制御部と電気的に接続され、
前記第５端部は、前記第１領域及び第２領域の他方と電気的に接続され、
前記第６端部及び前記第３ゲートは、前記制御部と電気的に接続され、
前記第３端部から前記第４端部への方向、及び、前記第５端部から前記第６端部への方向は、前記第１方向に沿う、請求項１〜７のいずれか１つに記載の磁気記憶装置。
【請求項１１】
第１領域と、第２領域と、前記第１領域と前記第２領域との間の第３領域と、を含む第１導電層と、
第１積層体であって、
第１磁性層と、
前記第１領域から前記第２領域への第２方向と交差する第１方向において前記第３領域と前記第１磁性層との間に設けられた第２磁性層と、
前記第１磁性層と前記第２磁性層との間に設けられた第１非磁性層と、
を含み、前記第１積層体と、
前記第１領域、第２領域及び前記第１磁性層と電気的に接続された制御部と、
を備え、
前記第１非磁性層は、立方晶の結晶構造を有し、
前記第１方向に沿う前記立方晶の格子長は、前記第１方向に対して垂直な方向に沿う前記立方晶の格子長とは異なり、
前記制御部は、第１〜第４動作を少なくとも実施し、
前記第１動作において、前記制御部は、前記第１磁性層を第１電位に設定して、前記第１積層体を第１抵抗状態とし、
前記第２動作において、前記制御部は、前記第１磁性層を前記第１電位とは異なる第２電位に設定して、前記第１積層体を前記第１抵抗状態とは異なる第２抵抗状態とし、
前記第３動作において、前記制御部は、前記第１領域から前記第２領域への向きの第１電流を前記第１導電層に供給して、前記第１積層体を前記第１抵抗状態とは異なり前記第２抵抗状態とは異なる第３抵抗状態とし、
前記第４動作において、前記制御部は、前記第２領域から前記第１領域への向きの第２電流を前記第１導電層に供給して、前記第１積層体を前記第１抵抗状態とは異なり前記第２抵抗状態とは異なり前記第３抵抗状態とは異なる第４抵抗状態にする、磁気記憶装置。
【請求項１２】
第２積層体をさらに備え、
前記第１導電層は、第４領域及び第５領域をさらに含み、前記第１領域と前記第４領域との間に前記第２領域が設けられ、前記第２領域と前記第４領域との間に前記第５領域が設けられ、
前記第２積層体は、
第３磁性層と、
前記第１方向において前記第５領域と前記第３磁性層との間に設けられた第４磁性層と、
前記第３磁性層と前記第４磁性層との間に設けられた第２非磁性層と、
を含み、
前記制御部は、前記第３磁性層とさらに電気的に接続された、請求項１〜７のいずれか１つに磁気記憶装置。
【請求項１３】
第１端部、第２端部及び第１ゲートを含む第１セルトランジスタと、
第７端部、第８端部及び第４ゲートを含む第２セルトランジスタと、
第１中間配線と、
をさらに備え、
前記第１端部は、前記第１磁性層と電気的に接続され、
前記第２端部及び前記第１ゲートは、前記制御部と電気的に接続され、
前記第７端部は、前記第３磁性層と電気的に接続され、
前記第８端部及び前記第４ゲートは、前記制御部と電気的に接続され、
前記第１中間配線は、前記第２領域及び前記制御部と電気的に接続され、
前記第１端部から前記第２端部への方向、及び、前記第７端部から前記第８端部への方向は、前記第１方向に沿う、請求項１２記載の磁気記憶装置。
【請求項１４】
第６領域と、第７領域と、前記第６領域と前記第７領域との間の第８領域と、を含み、前記第６領域から前記第７領域への方向は前記第２方向に沿う第２導電層と、
第３積層体であって、
第５磁性層と、
前記第１方向において前記第８領域と前記第５磁性層との間に設けられた第６磁性層と、
前記第５磁性層と前記第６磁性層との間に設けられた第３非磁性層と、
を含む前記第３積層体と、
第９端部、第１０端部及び第５ゲートを含む第３セルトランジスタと、
をさらに備え、
前記制御部は、前記第６領域、前記第７領域及び前記第５磁性層とさらに電気的に接続され、
前記第１ゲートの前記第１方向における位置は、前記第５ゲートの前記第１方向における位置とは異なる、請求項１３記載の磁気記憶装置。
【請求項１５】
第３端部、第４端部及び第２ゲートを含む第１導電層トランジスタと、
第１１端部、第１２端部及び第６ゲートを含む第３導電層トランジスタと、
をさらに備え、
前記第３端部は、前記第１領域及び第２領域の一方と電気的に接続され、
前記第４端部及び前記第２ゲートは、前記制御部と電気的に接続され、
前記第１１端部は、前記第６領域及び第７領域の一方と電気的に接続され、
前記第１２端部及び前記第６ゲートは、前記制御部と電気的に接続され、
前記第３端部から前記第４端部への方向、及び、前記第１１端部から前記第１２端部への方向は、前記第１方向に沿い、
前記第２ゲートの前記第１方向における位置は、前記第６ゲートの前記第１方向における位置とは異なる、請求項１４記載の磁気記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、磁気記憶装置に関する。
【背景技術】
【０００２】
磁気記憶装置において、記憶密度の向上が望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１７／０２７８５６７Ａ１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、記憶密度の向上が可能な磁気記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、磁気記憶装置は、第１導電層、第１積層体及び制御部を含む。前記第１導電層は、第１領域と、第２領域と、前記第１領域と前記第２領域との間の第３領域と、を含む。前記第１積層体は、第１磁性層と、前記第１領域から前記第２領域への第２方向と交差する第１方向において前記第３領域と前記第１磁性層との間に設けられた第２磁性層と、前記第１磁性層と前記第２磁性層との間に設けられた第１非磁性層と、を含む。前記制御部は、前記第１領域、第２領域及び前記第１磁性層と電気的に接続される。前記制御部は、第１〜第３動作を少なくとも実施する。前記第１動作において、前記制御部は、前記第１磁性層を第１電位に設定しつつ、前記第１領域から前記第２領域への向きの第１電流を前記第１導電層に供給して、前記第１積層体を第１抵抗状態とする。前記第２動作において、前記制御部は、前記第１磁性層を前記第１電位とは異なる第２電位に設定しつつ、前記第１電流を前記第１導電層に供給して、前記第１積層体を前記第１抵抗状態とは異なる第２抵抗状態とする。前記第３動作において、前記制御部は、前記第１磁性層を前記第２電位とは異なる第３電位に設定しつつ、前記第２領域から前記第１領域への向きの第２電流を前記第１導電層に供給して、前記第１積層体を前記第１抵抗状態とは異なり前記第２抵抗状態とは異なる第３抵抗状態とする。
【図面の簡単な説明】
【０００６】
【図１】図１（ａ）〜図１（ｃ）は、第１実施形態に係る磁気記憶装置を例示する模式図である。
【図２】図２（ａ）〜図２（ｄ）は、第１実施形態に係る磁気記憶装置の動作を例示する模式図である。
【図３】図３（ａ）〜図３（ｆ）は、第１実施形態に係る磁気記憶装置の動作を例示する模式図である。
【図４】図４は、第１実施形態に係る磁気記憶装置の特性を例示するグラフ図である。
【図５】図５（ａ）〜図５（ｃ）は、第１実施形態に係る磁気記憶装置を例示する模式図である。
【図６】図６（ａ）及び図６（ｂ）は、第１実施形態に係る磁気記憶装置を例示する模式的平面図である。
【図７】図７は、第１実施形態に係る磁気記憶装置の特性を例示するグラフ図である。
【図８】図８（ａ）〜図８（ｃ）は、第１実施形態に係る磁気記憶装置を例示する模式図である。
【図９】図９（ａ）〜図９（ｃ）は、第１実施形態に係る磁気記憶装置を例示する模式図である。
【図１０】図１０は、第１実施形態に係る磁気記憶装置の特性を例示するグラフ図である。
【図１１】図１１（ａ）〜図１１（ｄ）は、第１実施形態に係る磁気記憶装置を例示する模式図である。
【図１２】図１２（ａ）〜図１２（ｅ）は、第１実施形態に係る磁気記憶装置を例示する模式図である。
【図１３】図１３は、第１実施形態に係る磁気記憶装置を例示する模式的断面図である。
【図１４】図１４は、第１実施形態に係る磁気記憶装置を例示する模式的断面図である。
【図１５】図１５は、第２実施形態に係る磁気記憶装置を例示する模式的斜視図である。
【図１６】図１６（ａ）〜図１６（ｆ）は、第２実施形態に係る磁気記憶装置を例示する模式的断面図である。
【図１７】図１７は、第２実施形態に係る磁気記憶装置を例示する模式的斜視図である。
【図１８】図１８（ａ）〜図１８（ｅ）は、第２実施形態に係る磁気記憶装置を例示する模式的断面図である。
【図１９】図１９は、第２実施形態に係る磁気記憶装置を例示する模式的斜視図である。
【図２０】図２０（ａ）〜図２０（ｈ）は、第２実施形態に係る磁気記憶装置を例示する模式的断面図である。
【図２１】図２１（ａ）〜図２１（ｈ）は、第２実施形態に係る磁気記憶装置を例示する模式的断面図である。
【図２２】図２２（ａ）〜図２２（ｆ）は、第２実施形態に係る磁気記憶装置を例示する模式的断面図である。
【図２３】図２３（ａ）〜図２３（ｊ）は、第２実施形態に係る磁気記憶装置を例示する模式的断面図である。
【図２４】図２４は、第２実施形態に係る磁気記憶装置を例示する模式的斜視図である。
【図２５】図２５（ａ）〜図２５（ｆ）は、第２実施形態に係る磁気記憶装置を例示する模式的断面図である。
【図２６】図２６は、第２実施形態に係る磁気記憶装置を例示する模式的斜視図である。
【図２７】図２７（ａ）〜図２７（ｈ）は、第２実施形態に係る磁気記憶装置を例示する模式的断面図である。
【図２８】図２８は、第２実施形態に係る磁気記憶装置を例示する模式的斜視図である。
【図２９】図２９（ａ）〜図２９（ｈ）は、第２実施形態に係る磁気記憶装置を例示する模式的断面図である。
【図３０】図３０は、第２実施形態に係る磁気記憶装置を例示する模式的斜視図である。
【図３１】図３１（ａ）〜図３１（ｊ）は、第２実施形態に係る磁気記憶装置を例示する模式的断面図である。
【図３２】図３２は、実施形態に係る磁気記憶装置を例示する模式図である。
【図３３】図３３は、実施形態に係る磁気記憶装置を例示する模式図である。
【図３４】図３４（ａ）〜図３４（ｃ）は、実施形態に係る磁気記憶装置を例示する模式的斜視図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１実施形態）  
図１（ａ）〜図１（ｃ）は、第１実施形態に係る磁気記憶装置を例示する模式図である。  
図１（ａ）及び図１（ｂ）は、図１（ｃ）の矢印ＡＲから見た平面図である。これらの図においては、一部の要素が取り出されて図示されている。図１（ｃ）は、図１（ａ）及び図１（ｂ）のＡ１−Ａ２線断面を例示する。
【０００９】
図１（ｃ）に示すように、実施形態に係る磁気記憶装置１１０は、第１導電層２１、第１積層体ＳＢ１及び制御部７０を含む。
【００１０】
第１導電層２１は、第１領域２１ａ、第２領域２１ｂ及び第３領域２１ｃを含む。第３領域２１ｃは、第１領域２１ａと第２領域２１ｂとの間に設けられる。これらの領域は、互いに連続している。第１導電層２１は、金属元素を含む。金属元素は、例えば、Ｔａを含む。導電層２１の材料の他の例については、後述する。
【００１１】
第１積層体ＳＢ１は、第１磁性層１１、第２磁性層１２及び第１非磁性層１１ｎを含む。第２磁性層１２は、第１方向において、第３領域２１ｃと第１磁性層１１との間に設けられる。第１方向は、第１領域２１ａから第２領域２１ｂへの第２方向と交差する。
【００１２】
第１方向をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｘ軸方向及びＺ軸方向に対して垂直な方向をＹ軸方向とする。
【００１３】
この例では、第２方向は、Ｘ軸方向に対応する。例えば、第２磁性層１２から第１磁性層１１への方向は、第１方向（Ｚ軸方向）に対応する。
【００１４】
第１非磁性層１１ｎは、第１磁性層１１と第２磁性層１２との間に設けられる。第１磁性層１１と第１非磁性層１１ｎとの間に、別の層が設けられても良い。第２磁性層１２と第１非磁性層１１ｎとの間に、別の層が設けられても良い。
【００１５】
第２磁性層１２は、例えば、第１導電層２１（第３領域２１ｃ）と接する。
【００１６】
第１磁性層１１は、例えば、強磁性である。第２磁性層１２は、例えば、強磁性である。第１磁性層１１及び第２磁性層１２は、例えば、Ｆｅ及びＣｏからなる群から選択された少なくとも１つを含む。第１非磁性層１１ｎは、例えば、ＭｇＯを含む。第１非磁性層１１ｎは、例えば、Ｇａ、Ａｌ、Ｃｕよりなる群から選択された少なくとも１つを含んでも良い。第１磁性層１１、第２磁性層１２及び第１非磁性層１１ｎの材料の他の例については、後述する。
【００１７】
図１（ａ）は、第１磁性層１１の平面形状を例示している。図１（ｂ）は、第２磁性層１２及び第１導電層２１の平面形状を例示している。図１（ｂ）に示すように、第１導電層２１は、例えば、Ｘ軸方向に延びる帯状である。図１（ａ）及び図１（ｂ）に示すように、この例では、第１磁性層１１及び第２磁性層１２は、矩形である。これらの磁性層は、例えば、実質的に正方形である。後述するように、これらの磁性層の少なくとも一方の形状は、種々に変形されても良い。
【００１８】
第１磁性層１１は、例えば、磁化固定層である。第２磁性層１２は、例えば、磁化自由層である。第１磁性層１１の第１磁化１１Ｍ（図１（ａ）参照）は、第２磁性層１２の第２磁化１２Ｍ（図１（ｂ）参照）に比べて変化し難い。第１磁性層１１は、例えば、参照層として機能する。第２磁性層１２は、例えば、記憶層として機能する。
【００１９】
例えば、第１磁化１１Ｍの向きは、磁気記憶装置１１０の使用状態において、実質的に固定される。第２磁化１２Ｍの向きは、変更可能である。図１（ｂ）に示すように、この例では、第２磁化１２Ｍは、４つの向きを向く。
【００２０】
１つの例として、磁化の向きを＋Ｙ方向を基準とする角度として記載する。図１（ａ）に示す例では、第１磁化１Ｍの向きは、実質的に、「〜０．３５π」（ラジアン）である。この記載において、「〜」は、「約」を示す。以下、方向に関しての角度の単位がラジアンである場合には、単位の記載を適宜省略する。図１（ｂ）に示す例では、第２磁化１２Ｍの向き（角度）は、実質的に、１π／４、３π／４、５π／４及び７π／４のいずれかである。第２磁化１２Ｍの向き（角度）は、例えば、「〜１π／４」、「〜３π／４」、「〜５π／４」及び「〜７π／４」のいずれかである。後述するように、第１磁化１１Ｍの向きと、第２磁化１２Ｍの４つの向きと、の差に応じて、４つの抵抗状態が得られる。
【００２１】
第１積層体ＳＢ１は、例えば、磁気抵抗変化素子として機能する。第１積層体ＳＢ１において、例えばＴＭＲ（Tunnel MagnetoResistance Effect）が生じる。例えば、第１磁性層１１、第１非磁性層１１ｎ及び第２磁性層１２を含む経路の電気抵抗は、第１磁化１１Ｍの向きと、第２磁化１２Ｍの向きと、の間の差異に応じて変化する。第１積層体ＳＢ１は、例えば、磁気トンネル接合（Magnetic Tunnel Junction：ＭＴＪ）を有する。第１積層体ＳＢ１は、例えば、ＭＴＪ素子に対応する。第１積層体ＳＢ１は、例えば、ＧＭＲ素子に対応しても良い。
【００２２】
第１積層体ＳＢ１は、例えば、１つのメモリ部（メモリセル）に対応する。
【００２３】
制御部７０は、第１領域２１ａ、第２領域２１ｂ及び第１磁性層１１と電気的に接続される。図１（ｃ）に示すように、制御部７０と第１領域２１ａとの間に配線が設けられる。制御部７０と第２領域２１ｂとの間に配線が設けられる。制御部７０と第１磁性層１１との間に配線が設けられる。後述するように、これらの配線の途中にスイッチ素子（例えばトランジスタなど）が設けられても良い。
【００２４】
制御部７０は、種々の動作を行う。動作は、例えば、以下に説明する第１〜第４動作を含む。第１〜第４動作は、情報の書き込み動作に対応する。
【００２５】
図２（ａ）〜図２（ｄ）は、第１実施形態に係る磁気記憶装置の動作を例示する模式図である。  
これらの図において、制御部７０は、省略されている。これらの図は、第１〜第４動作ＯＰ１〜ＯＰ４にそれぞれ対応する。
【００２６】
図２（ａ）に示すように、第１動作ＯＰ１において、制御部７０は、第１磁性層１１を第１電位Ｖ１に設定しつつ、第１電流Ｉ１を第１導電層２１に供給して、第１積層体ＳＢ１を第１抵抗状態とする。第１電流Ｉ１は、第１領域２１ａから第２領域２１ｂへの向きを有する。
【００２７】
図２（ｂ）に示すように、第２動作ＯＰ２において、制御部７０は、第１磁性層１１を第２電位Ｖ２に設定しつつ、上記の第１電流Ｉ１を第１導電層２１に供給して、第１積層体ＳＢ１を第２抵抗状態とする。第２電位Ｖ２は、第１電位Ｖ１とは異なる。第２抵抗状態は、第１抵抗状態とは異なる。
【００２８】
図２（ｃ）に示すように、第３動作ＯＰ３において、制御部７０は、第１磁性層１１を第３電位Ｖ３に設定しつつ、第２電流Ｉ２を第１導電層２１に供給して、第１積層体ＳＢ１を第３抵抗状態とする。第３電位Ｖ３は、第２電位Ｖ２とは異なる。第３電位Ｖ３は、例えば、第１電位Ｖ１と実質的に同じでも良い。第２電流Ｉ２は、第２領域２１ｂから第１領域２１ａへの向きを有する。第３抵抗状態は、第１抵抗状態とは異なり、第２抵抗状態とは異なる。
【００２９】
図２（ｄ）に示すように、第４動作ＯＰ４において、制御部７０は、第１磁性層１１を第４電位Ｖ４に設定しつつ、上記の第２電流Ｉ２を第１導電層２１に供給して、第１積層体ＳＢ１を第４抵抗状態とする。第４電位Ｖ４は、第３電位Ｖ３とは異なる。第４電位Ｖ４は、第２電位Ｖ２と実質的に同じでも良い。第４抵抗状態は、第１抵抗状態は異なり、第２抵抗状態とは異なり、第３抵抗状態とは異なる。
【００３０】
第３電位Ｖ３が第１電位Ｖ１と同じであり、第４電位Ｖ４が第２電位Ｖ２と同じ場合、電位は２種類である。一方、第１導電層２１に流れる電流は、第１電流Ｉ１及び第２電流Ｉ２の２種類である。例えば、２種類の電位と、２種類の電位と、の組み合わせにより、第２磁化１２Ｍが、４種類の向きに制御できる。
【００３１】
以下、磁化の向きの制御の例について説明する。以下では、説明を簡単にするために、第３電位Ｖ３は第１電位Ｖ１と同じであり、第４電位Ｖ４は第２電位Ｖ２と同じとする。
【００３２】
図３（ａ）〜図３（ｆ）は、第１実施形態に係る磁気記憶装置の動作を例示する模式図である。  
図３（ａ）は、第１磁性層１１の電位による第２磁化１２Ｍの制御の例を示している。  第１電位Ｖ１または第２電位Ｖ２の印加により、第１積層体ＳＢ１にＺ軸方向に沿う電流（積層方向電流）が流れる。この積層方向電流の向きは、例えば、＋Ｚ方向または−Ｚ方向である。この積層方向電流の向きに応じて、第２磁性層１２の第２磁化１２Ｍに２種類のベクトルが生じると考えられる。２種類のベクトルは、例えば、第１磁性層１１の第１磁化１１Ｍに対して、「平行」または「反平行」である。これらのベクトルは、例えば、スピントルクトランスファ（ＳＴＴ）効果に基づくと考えられる。
【００３３】
例えば、第１電位Ｖ１（または第３電位Ｖ３）の印加により、第２磁化１２Ｍに、第１磁化１１Ｍに対して「平行」及び「反平行」の一方のベクトル１２Ｍａが加わる。例えば、第２電位Ｖ２（または第４電位Ｖ４）の印加により、第２磁化１２Ｍに、第１磁化１１Ｍに対してして「平行」及び「反平行」の他方のベクトル１２Ｍｂが加わる。
【００３４】
図３（ｂ）は、第１導電層２１に流れる２種類の電流による第２磁化１２Ｍの制御の例を示している。第１導電層２１に流れる電流により、第２磁性層１２の第２磁化１２Ｍに２種類のベクトルが生じると考えられる。この２種類のベクトルは、例えば、第１導電層２１の電流の方向と交差する２種類の向きを有する。これらのベクトルは、例えば、スピンオービットトルク（ＳＯＴ）効果に基づくと考えられる。
【００３５】
例えば、第１電流Ｉ１により、＋Ｙ方向のベクトル１２Ｍｃ、及び、−Ｙ方向のベクトル１２Ｍｄの一方が加わる。例えば、第２電流Ｉ２により、＋Ｙ方向のベクトル１２Ｍｃ、及び、−Ｙ方向のベクトル１２Ｍｄの他方が加わる。
【００３６】
図３（ｃ）〜図３（ｆ）は、上記の４種類のベクトル１２Ｍａ〜１２Ｍｄの組み合わせが生じたときの第２磁化１２Ｍを例示している。４種類のベクトルの合成ベクトルの向きに、第２磁化１２Ｍを制御できる。例えば、ＳＴＴ書き込みとＳＯＴ書き込みとが重畳されて行われる。これらの図に示すように、第２磁化１２Ｍは、４種類の向きを有する。この４種類の向きは、第１磁化１１Ｍに対して傾斜している。２種類の向きに応じた、４種類の電気抵抗状態が得られる。
【００３７】
このように、実施形態に係る磁気記憶装置１１０においては、３値以上の抵抗状態が得られる。１つのメモリセルで３値以上の記憶状態が得られる。これにより、記憶密度が向上できる。実施形態によれば、記憶密度の向上が可能な磁気記憶装置を提供できる。
【００３８】
実施形態において、第１〜第４動作ＯＰ１〜ＯＰ４のうちの３つの動作が行われても良い。例えば、第１〜第３動作ＯＰ１〜ＯＰ３が行われても良い。
【００３９】
以下、磁気記憶装置１１０における読み出し動作の例について説明する。読み出し動作においては、第１積層体ＳＢ１を含む電流経路の抵抗の変化に関する情報が検出される。例えば、第１積層体ＳＢ１に、十分に小さい電流（読み出し電流）を供給し、そのときの第１積層体ＳＢ１の抵抗状態の変化に応じた特性（抵抗、電流または電圧の変化）が検出される。例えば、センスアンプなどにより読み出し動作が実施できる。
【００４０】
図４は、第１実施形態に係る磁気記憶装置の特性を例示するグラフ図である。  
図４の横軸は、第２磁化１２Ｍの角度Ａ１２である。この例では、この角度は、＋Ｙ方向を基準にしている。縦軸は、第１積層体ＳＢ１の抵抗Ｒ１である。
【００４１】
図４に示すように、第２磁化１２Ｍの４種類の角度Ａ１２に対応して、４種類の抵抗Ｒ１が得られる。４種類の抵抗Ｒ１が、第１〜第４抵抗状態に対応する。これらの４種類の抵抗状態は、４種類の情報（（０，０），（０，１），（１，１）及び（１，０））に対応する。このように、実施形態においては、３値以上の情報を記憶できる。
【００４２】
１つのメモリセルで３値以上の情報を記憶する場合、３値以上における抵抗の互いの差は、２値における抵抗の互いの差よりも小さくなる。例えば、「自己参照法」などによる読み出しにより、抵抗の小さい差を読み出すことができる。
【００４３】
実施形態においては、図２（ａ）及び図２（ｃ）に示すように、例えば、第１動作ＯＰ１及び第３動作ＯＰ３（書き込み動作）において、第１積層体ＳＢ１を電流Ｊ１が流れる。図２（ｂ）及び図２（ｄ）に示すように、第２動作ＯＰ２及び第４動作ＯＰ４（書き込み動作）において、第１積層体ＳＢ１を別の電流Ｊ２が流れる。電流Ｊ１は、第１磁性層１１から第２磁性層１２への方向、及び、第２磁性層１２から第１磁性層１１への方向の一方の電流である。電流Ｊ２は、第１磁性層１１から第２磁性層１２への方向、及び、第２磁性層１２から第１磁性層１１への方向の他方の電流である。
【００４４】
例えば、第１動作ＯＰ１において、第１電位Ｖ１は、第２領域２１ｂの電位Ｖｂよりも高い。第２動作ＯＰ２において、第２電位Ｖ２は、第１領域２１ａの電位Ｖａよりも低い。第３動作ＯＰ３において、第３電位Ｖ３は、第１領域２１ａの電位Ｖａよりも高い。第４動作ＯＰ４において、第４電位Ｖ４は、第２領域２１ｂの電位Ｖｂよりも低い。
【００４５】
例えば、第１動作ＯＰ１において、第１電位Ｖ１は、第１領域２１ａの電位Ｖａよりも高い。第２動作ＯＰ２において、第２電位Ｖ２は、第２領域２１ｂの電位Ｖｂよりも低い。第３動作ＯＰ３において、第３電位Ｖ３は、第２領域２１ｂの電位Ｖｂよりも高い。第４動作ＯＰ４において、第４電位Ｖ４は、第１領域２１ａの電位Ｖａよりも低い。
【００４６】
実施形態において、第１磁性層１１の第１磁化１１Ｍは、第１方向（Ｚ軸方向）に対して垂直な成分を含む。この成分は、Ｘ−Ｙ平面に沿う成分である。この成分は、第２方向（Ｘ軸方向）に対して傾斜する。これにより、第２磁化１２Ｍの複数の向きと、第１磁化１１Ｍの向きと、の間の角度の種類の数を増大できる。例えば、第１磁化１１Ｍの、Ｚ軸方に対して垂直な成分と、第２方向（Ｘ軸方向）と、の間の角度は、５度以上４０度以下、５０度以上８５度以下、９５度以上１３０度以下、１４０度以上１７５度以下、１８５度以上２２０度以下、２３０度以上２６５度以下、２７５度以上３１５度以下、または、３２０度以上３５５度以下である。
【００４７】
図１（ａ）に関して説明した例では、第１磁化１１Ｍの向きは、「〜０．３５π」であり、上記の角度は、約２７度である。
【００４８】
図１（ｂ）に示すように、磁気記憶装置１１０において、第２磁性層１２の平面形状は、実質的に四角形である。例えば、第２磁性層１２は、第２方向（Ｘ軸方向）に沿う第１長さＬ１と、第３方向に沿う第２長さＬ２と、を有する。第３方向は、第１方向（Ｚ軸方向）及び第２方向（Ｘ軸方向）を含む平面と交差する。この例では、第３方向は、Ｙ軸方向である。
【００４９】
図１（ｂ）に示すように、第１方向（Ｚ軸方向）に対して垂直で、第２方向（Ｘ軸方向）に対して傾斜する１つの方向を第１対角方向ＤＤ１とする。図１（ｂ）に示す例では、第１対角方向ＤＤ１と第２方向（Ｘ軸方向）との間の角度は、約４５度（例えば、３５度以上５５度以下）である。第２磁性層１２の第１対角方向ＤＤ１に沿う長さＬＤ１は、第１長さＬ１よりも長く、第２長さＬ２よりも長い。
【００５０】
図１（ｂ）に示すように、第１方向（Ｚ軸方向）に対して垂直で、第２方向（Ｘ軸方向）に対して傾斜し、第１対角方向ＤＤ１と交差する方向を第２対角方向ＤＤ２とする。図１（ｂ）に示す例では、第２対角方向ＤＤ２と第２方向（Ｘ軸方向）との間の角度は、約１３５度（例えば、１２５度以上１４５度以下）である。第２磁性層１２の第２対角方向ＤＤ２に沿う長さＬＤ２は、第１長さＬ１よりも長く、第２長さＬ２よりも長い。
【００５１】
例えば、長さＬＤ１及び長さＬＤ２は、第２磁性層１２の平面形状（実質的な四角形）の対角線の長さに対応する。
【００５２】
例えば、第２磁化１２Ｍは、例えば、第２磁性層１２の実質的な中心部と、第２磁性層１２の４つのコーナー部と、を結ぶ４種類の向きに沿い易い。
【００５３】
一方、第１磁化１１Ｍの向きは、上記の４種類の向きに対して傾斜するように設定される。
【００５４】
１つの例において、第２磁性層１２の平面形状は、実質的に正方形である。例えば、第１長さＬ１と第２長さＬ２との差は、第１長さＬ１の０．１倍以下である。
【００５５】
磁気記憶装置１１０において、第２磁性層１２は、矩形である。第１磁性層１２が歪みを有しても良い。第２磁性層１２における磁化容易軸は、矩形の対角方向に沿い易い。例えば、歪みによる誘導磁気異方向性が小さく、形状による磁気異方向性が優位でも良い。この場合、磁化容易軸は、４つの対角方向に沿い易い。
【００５６】
図５（ａ）〜図５（ｃ）は、第１実施形態に係る磁気記憶装置を例示する模式図である。  
図５（ａ）及び図５（ｂ）は、図５（ｃ）の矢印ＡＲから見た平面図である。これらの図においては、一部の要素が取り出されて図示されている。図５（ｃ）は、図５（ａ）及び図５（ｂ）のＡ１−Ａ２線断面を例示している。
【００５７】
図５（ｃ）に示すように、実施形態に係る磁気記憶装置１１１も、第１導電層２１、第１積層体ＳＢ１及び制御部７０を含む。第１積層体ＳＢ１は、第１磁性層１１、第２磁性層１２及び第１非磁性層１１ｎを含む。この例では、第２磁性層１２は、少なくとも３つの膜を含む。磁気記憶装置１１１におけるこれ以外の構成は、磁気記憶装置１１０の構成と同様である。
【００５８】
図５（ｃ）に示すように、第２磁性層１２は、第１磁性膜１２ａ、第２磁性膜１２ｂ及び非磁性膜１２ｃを含む。第２磁性膜１２ｂは、第１磁性膜１２ａと第１非磁性層１１ｎとの間に設けられる。非磁性膜１２ｃは、第１磁性膜１２ａと第２磁性膜１２ｂとの間に設けられる。
【００５９】
１つの例において、非磁性膜１２ｃはＩｒを含み、非磁性膜１２ｃの厚さは、０．３ｎｍ以上０．５ｎｍ以下である。別の１つの例において、非磁性膜１２ｃはＲｕを含み、非磁性膜１２ｃの厚さは、０．３ｎｍ以上０．５ｎｍ以下である。厚さは、Ｚ軸方向に沿う長さである。このような非磁性膜１２ｃにより、例えば、第１磁性膜１２ａと第２磁性膜１２ｂとは互いに反強磁性結合する。第２磁性層１２は、例えば、ＳＡＦ（Synthetic Anti-Ferro）構造を有する。非磁性膜１２ｃの厚さは、非磁性膜１２ｃの形成方法に応じて、上記の範囲から変更しても良い。非磁性膜１２ｃの厚さは、例えば、ＲＫＫＹ（Ruderman-Kittel-Kasuya-Yoshida）理論に基づく第１ピークの厚さに対応しても良い。
【００６０】
図５（ａ）は、第２磁性膜１２ｂを例示している。図５（ｂ）は、第１磁性膜１２ａ及び第１導電層２１を例示している。例えば、第２磁性膜１２ｂの磁化１２ｂＭ（図５（ａ）参照）は、第１磁性膜１２ａの磁化１２ａＭ（図５（ｂ）参照）に対して、実質的に反平行である。
【００６１】
このような第２磁性層１２において、漏洩磁界を小さくすることができる。例えば、複数のメモリセルを設ける場合、漏洩磁界が存在すると、複数のメモリセルの間で漏洩磁界の影響が生じ易くなる。このため、記憶動作が不安定になる場合がある。上記の第２磁性層１２を用いることで、漏洩磁界を抑制でき、複数のメモリセルどうしの距離の縮小が容易になる。これにより、さらに、記憶密度を向上できる。
【００６２】
ＳＡＦ構造の第２磁性層１２において、例えば、Ｆｌｏｐモードの磁化の反転が得られる。例えば、図３（ａ）〜図３（ｆ）に関して説明した磁化の制御が可能である。
【００６３】
図６（ａ）及び図６（ｂ）は、第１実施形態に係る磁気記憶装置を例示する模式的平面図である。  
図６（ａ）は、第１磁性層１１を例示している。図６（ｂ）は、第２磁性層１２及び第１導電層２１を例示している。
【００６４】
実施形態に係る磁気記憶装置１１２においては、第２磁性層１２の平面形状は凹多角形である。磁気記憶装置１１２におけるこれ以外の構成は、例えば、磁気記憶装置１１０の構成と同様である。
【００６５】
この例では、第２磁性層１２の平面形状は、８つの凸部を有する。８つの凸部の間のそれぞれに凹部が設けられる。第２磁性層１２の第２磁化１２Ｍは、例えば、第２磁性層１２の実質的な中心部からこれらの８つの凸部に向かう方向に向き易い。
【００６６】
図６（ｂ）に示すように、例えば、第２磁性層１２は、第２方向（Ｘ軸方向）に沿う第１長さＬ１と第３方向（第１方向及び第２方向を含む平面と交差する方向であり、Ｙ軸方向）に沿う第２長さＬ２と、を有する。
【００６７】
第１方向（Ｚ軸方向）に対して垂直な１つの方向を第１凹部方向Ｄｄ１とする。第１凹部方向Ｄｄ１と第２方向（Ｘ軸方向）との間の角度を、２２．５度である。第２磁性層１２の第１凹部方向Ｄｄ１に沿う長さＬｄ１は、第１長さＬ１よりも短く、第２長さＬ２よりも短い。
【００６８】
第１方向（Ｚ軸方向）に対して垂直な別の１つの方向を第２凹部方向Ｄｄ２とする。第２凹部方向Ｄｄ２と第３方向（Ｙ軸方向）との間の角度は、２２．５度である。第２磁性層１２の第２凹部方向Ｄｄ２に沿う長さＬｄ２は、第１長さＬ１よりも短く、第２長さＬ２よりも短い。
【００６９】
第１長さＬ１及び第２長さＬ２は、第２磁性層１２の平面形状の凸部の頂点どうしの対角の長さに対応する。長さＬｄ１及び長さＬｄ２は、第２磁性層１２の平面形状の凹部どうしの対角の長さに対応する。
【００７０】
第２磁性層１２の平面形状が凹多角形であることにより、第２磁性層１２の第２磁化１２Ｍの向きの制御性が高まる。一方、第１磁性層１１の第１磁化１１Ｍの向きは、第２磁化１２Ｍの向きに対して傾斜するように設定される。
【００７１】
１つの例として、磁化の向きを、＋Ｙ方向を基準とする角度として記載する。図５（ｂ）に示す例では、第２磁化１２Ｍの向きは、「〜１π／４」、「〜２π／４」、「〜３π／４」、「〜４π／４」、「〜５π／４」、「〜６π／４」、「〜７π／４」及び「〜８π／４」のいずれかである。一方、図５（ａ）に示す例では、第１磁化１１Ｍの向きは、「〜０．９π」である。このとき、８種類の、第１磁化１１Ｍと第２磁化１２Ｍとの間の角度が得られる。
【００７２】
図７は、第１実施形態に係る磁気記憶装置の特性を例示するグラフ図である。  
図７の横軸は、第２磁化１２Ｍの角度Ａ１２である。この例では、この角度は、＋Ｙ方向を基準にしている。縦軸は、第１積層体ＳＢ１の抵抗Ｒ１である。
【００７３】
図７に示すように、第２磁化１２Ｍの８種類の角度Ａ１２に対応して、８種類の抵抗Ｒ１が得られる。８種類の抵抗Ｒ１が、第１〜第８抵抗状態に対応する。磁気記憶装置１１２によれば、例えば、１つのメモリセルにおいて、４ｂｉｔの情報を記憶できる。１つの例において、磁気記憶装置１１２においては、ＳＴＴ及びＳＯＴを用いた書き込み動作が行われる。このとき、第１電流Ｉ１、第２電流Ｉ２、電流Ｊ１及び電流Ｊ２が適切に設定される。例えば、「Ｖｅｒｉｆｙ」行うことで、誤書き込みを抑制できる。データの精度を向上できる。
【００７４】
図８（ａ）〜図８（ｃ）は、第１実施形態に係る磁気記憶装置を例示する模式図である。  
図８（ａ）は、第１磁性層１１を例示する平面図である。図８（ｂ）は、第２磁性層１２を例示する平面図である。図８（ｃ）は、断面図である。
【００７５】
図８（ｃ）に示すように、実施形態に係る磁気記憶装置１１３においては、第１磁性層１１の第１磁化１１Ｍは、第１方向（Ｚ軸方向）に対して傾斜している。第２磁性層１２の第２磁化１２Ｍは、第１方向に対して傾斜している。磁気記憶装置１１３におけるこれ以外の構成は、例えば、磁気記憶装置１１０の構成と同様として良い。
【００７６】
この例では、図８（ａ）に示すように、第１磁化１１ＭのＸ−Ｙ平面に沿う成分の向きは、第２方向（Ｘ軸方向）に対して傾斜している。この例では、図８（ｂ）示すように、第２磁化１２ＭのＸ−Ｙ平面に沿う成分は、第２磁性層１２の矩形の４つの対角方向に沿う。
【００７７】
磁気記憶装置１１３において、例えば、Ｚ軸方向に沿う磁界（例えば電流磁界）が第１積層体ＳＢ１に印加される。Ｚ軸方向に沿う磁界は、例えば、配線２６（図８（ｃ）参照）などにより生じても良い。例えば、電流磁界（２種類の向き）、第１電流Ｉ１、第２電流Ｉ２、電流Ｊ１及び電流Ｊ２を用いて、第２磁化１２Ｍの向きが制御できる。第２磁化１２Ｍの向きは、例えば、８種類である。８種類の第２磁化１２Ｍの向きにより、８つの抵抗状態が得られる。磁気記憶装置１１３において、例えば、ＳＴＴ及びＳＯＴが重畳された書き込み動作が行われる。
【００７８】
磁気記憶装置１１３において、第２磁性層１２の厚さ（Ｚ軸方向に沿う長さ）は、例えば、４ｎｍ以上（例えば約５ｎｍ）に厚くされる。これにより、第２磁化１２ＭのＺ軸方向に沿う成分が得やすくなる。
【００７９】
図９（ａ）〜図９（ｃ）は、第１実施形態に係る磁気記憶装置を例示する模式図である。  
図９（ａ）は、第１磁性層１１を例示する平面図である。図９（ｂ）は、第２磁性層１２を例示する平面図である。図９（ｃ）は、断面図である。
【００８０】
図９（ｂ）に示すように、実施形態に係る磁気記憶装置１２０においては、第２磁性層の第２磁化１２Ｍは、第２方向（Ｘ軸方向）または第３方向（Ｙ軸方向）に沿う。例えば、第２磁性層１２の平面形状が矩形であり、第２磁性層１２に歪みが生じているときに、第２磁性層１２の磁化容易軸は、第２方向（Ｘ軸方向）または第３方向（Ｙ軸方向）に沿い易くなる。例えば、＋Ｙ方向を基準にして、第２磁化１２Ｍの向きは、「〜２π／４」、「〜４π／４」、「〜６π／４」及び「〜８π／４」のいずれかである。
【００８１】
図９（ａ）に示すように、第１磁化１１Ｍは、第２磁化１２に対して傾斜している。この例では、＋Ｙ方向を基準にして、第１磁化１１Ｍの向きは、「〜０．４π」である。４種類の、第１磁化１１Ｍと第２磁化１２Ｍとの間の角度が得られる。
【００８２】
図１０は、第１実施形態に係る磁気記憶装置の特性を例示するグラフ図である。  
図１０の横軸は、第２磁化１２Ｍの角度Ａ１２である。この例では、この角度は、＋Ｙ方向を基準にしている。縦軸は、第１積層体ＳＢ１の抵抗Ｒ１である。
【００８３】
図１０に示すように、第２磁化１２Ｍの４種類の角度Ａ１２に対応して、４種類の抵抗Ｒ１が得られる。４種類の抵抗Ｒ１が、第１〜第４抵抗状態に対応する。このように、磁気記憶装置１２０において、３値以上の情報を記憶できる。
【００８４】
既に説明したように、磁気記憶装置１２０において、第２磁性層１２に歪みが生じている。このとき、第１非磁性層１１ｎにも歪みが生じる。例えば、第２磁性層１２の上に、第１非磁性層１１ｎが結晶成長される。第１非磁性層１１ｎの結晶状態の影響を、第２磁性層１２は受ける。第２磁性層１２の結晶状態の影響を、第１非磁性層１１ｎは受ける。第１非磁性層１１ｎの状態（例えば歪みの状態）に関する情報により、第２磁性層１２の状態を把握できる。例えば、第１非磁性層１１ｎが歪みを有するときに、第２磁性層１２も歪みを有する。例えば、磁気記憶装置１２０において、第１非磁性層１１ｎが歪みを有するときに、矩形の第２磁性層１２の磁化容易軸は、第２方向（Ｘ軸方向）または第３方向（Ｙ軸方向）に沿い易い。
【００８５】
例えば、第１非磁性層１１ｎは、立方晶の結晶構造を有する。このとき、第１方向（Ｚ軸方向）に沿う、その立方晶の格子長は、第１方向に対して垂直な方向（Ｘ−Ｙ平面に沿う１つの方向）に沿う、その立方晶の格子長とは異なる。この格子長の差は、歪みに基づく。例えば、第１非磁性層１１ｎが、ＭｇＯを含む場合、ＭｇＯの第１方向に沿う格子長は、ＭｇＯの、Ｘ−Ｙ平面に沿う１つの方向に沿う格子長とは異なる。
【００８６】
磁気記憶装置１２０においては、例えば、第１磁性層１１に印加される、第１電位Ｖ１（電流Ｊ１）または第２電位Ｖ２（電流Ｊ２）により、第２磁化１２Ｍを、「〜２π／４」または「〜６π／４」の向きに制御できる。例えば、第１導電層２１に供給される、第１電流Ｉ１または第２電流Ｉ２により、第２磁化１２Ｍを、「〜４π／４」または「〜８π／４」の向きに制御できる。例えば、ＳＴＴに基づく書き込みと、ＳＯＴに基づく書き込みとが行われる。
【００８７】
図１１（ａ）〜図１１（ｄ）は、第１実施形態に係る磁気記憶装置を例示する模式図である。  
図１１（ａ）に示すように、実施形態に係る磁気記憶装置１３１は、第１導電層２１、第１積層体ＳＢ１及び制御部７０に加えて、第１セルトランジスタＴＣ１及び第１導電層トランジスタＴＬ１をさらに含む。
【００８８】
第１セルトランジスタＴＣ１は、第１端部Ｔｍ１、第２端部Ｔｍ２及び第１ゲートＴｇ１を含む。第１端部Ｔｍ１は、第１セルトランジスタＴＣ１のソース及びドレインの一方である。第２端部Ｔｍ２は、第１セルトランジスタＴＣ１のソース及びドレインの他方である。第１端部Ｔｍ１は、第１磁性層１１と電気的に接続される。第２端部Ｔｍ２及び第１ゲートＴｇ１は、制御部７０と電気的に接続される。
【００８９】
第１導電層トランジスタＴＬ１は、第３端部Ｔｍ３、第４端部Ｔｍ４及び第２ゲートＴｇ２を含む。第３端部Ｔｍ３は、第１導電層トランジスタＴＬ１のソース及びドレインの一方である。第４端部Ｔｍ４は、第１導電層トランジスタＴＬ１のソース及びドレインの他方である。第３端部Ｔｍ３は、第１領域２１ａ及び第２領域２１ｂの一方と電気的に接続される。この例では、第３端部Ｔｍ３は、第１領域２１ａと電気的に接続される。第４端部Ｔｍ４及び第２ゲートＴｇ２は、制御部７０と電気的に接続される。
【００９０】
例えば、第１領域２１ａ、第２領域２１ｂ、第１積層体ＳＢ１、第１セルトランジスタＴＣ１及び第１導電層トランジスタＴＬ１が、１つのメモリセルに含まれても良い。１つのメモリセルが選択状態または非選択状態となり、書き込み動作または読み出し動作が実施される。
【００９１】
例えば、第２端部Ｔｍ２がＶｄｄ電圧に設定され、第４端部Ｔｍ４がＶｓｓ電圧に設定される。または、第２端部Ｔｍ２がＶｓｓ電圧に設定され、第４端部Ｔｍ４がＶｄｄ電圧に設定される。このとき、例えば、第２領域２１ｂは、「Ｖｄｄ／２」電圧に設定される。
【００９２】
１つの例において、第１端部Ｔｍ１から第２端部Ｔｍ２への方向は、第１方向（Ｚ軸方向）に沿う。第３端部Ｔｍ３から第４端部Ｔｍ４への方向は、第１方向に沿う。後述するように、第１セルトランジスタＴＣ１及び第１導電層トランジスタＴＬ１は、例えば、「縦型トランジスタ」でも良い。例えば、これらのトランジスタの占有面積が小さくできる。記憶密度をより向上できる。
【００９３】
図１１（ｂ）に示すように、実施形態に係る磁気記憶装置１３２は、第１導電層２１、第１積層体ＳＢ１及び制御部７０に加えて、第１セルトランジスタＴＣ１及び第２導電層トランジスタＴＬ２をさらに含む。磁気記憶装置１３２における第１セルトランジスタＴＣ１は、磁気記憶装置１３１における第１セルトランジスタＴＣ１と同様である。
【００９４】
第２導電層トランジスタＴＬ２は、第５端部Ｔｍ５、第６端部Ｔｍ６及び第３ゲートＴｇ３を含む。第５端部Ｔｍ５は、第２導電層トランジスタＴＬ２のソース及びドレインの一方である。第６端部Ｔｍ６は、第２導電層トランジスタＴＬ２のソース及びドレインの他方である。第５端部Ｔｍ５は、第１領域２１ａ及び第２領域２１ｂの他方と電気的に接続される。この例では、第５端部Ｔｍ５は、第２領域２１ｂと電気的に接続される。第６端部Ｔｍ６及び第３ゲートＴｇ３は、制御部７０と電気的に接続される。
【００９５】
例えば、第２端部Ｔｍ２がＶｄｄ電圧に設定され、第６端部Ｔｍ６がＶｓｓ電圧に設定される。または、第２端部Ｔｍ２がＶｓｓ電圧に設定され、第６端部Ｔｍ６がＶｄｄ電圧に設定される。このとき、例えば、第１領域２１ａは、「Ｖｄｄ／２」電圧に設定される。
【００９６】
１つの例において、第５端部Ｔｍ５から第６端部Ｔｍ６への方向は、第１方向（Ｚ軸方向）に沿う。後述するように、第２導電層トランジスタＴＬ２は、例えば、「縦型トランジスタ」でも良い。例えば、トランジスタの占有面積が小さくできる。記憶密度をより向上できる。
【００９７】
図１１（ｃ）に示すように、実施形態に係る磁気記憶装置１３３のように、第１導電層２１、第１積層体ＳＢ１及び制御部７０に加えて、第１セルトランジスタＴＣ１、第１導電層トランジスタＴＬ１及び第２導電層トランジスタＴＬ２が設けられても良い。
【００９８】
図１１（ｄ）に示すように、実施形態に係る磁気記憶装置１３４のように、第１導電層２１、第１積層体ＳＢ１及び制御部７０に加えて、第１導電層トランジスタＴＬ１及び第２導電層トランジスタＴＬ２が設けられても良い。
【００９９】
「Ｆ」を「minimum working size」とする。磁気記憶装置１３１〜１３４において、１つのメモリセルのサイズは、例えば、８Ｆ２である。１つのメモリセルにおいて２ビットの情報が記憶できる場合、１ビットあたりのサイズは、４Ｆ２となる。
【０１００】
図１２（ａ）〜図１２（ｅ）は、第１実施形態に係る磁気記憶装置を例示する模式図である。  
図１２（ａ）に示すように、実施形態に係る磁気記憶装置１４０は、第１導電層２１、第１積層体ＳＢ１及び制御部７０に加えて、第２積層体ＳＢ２を含む。
【０１０１】
第１導電層２１は、第１〜第３領域２１ａ〜２１ｃに加えて、第４領域２１ｄ及び第５領域２１ｅをさらに含む。第１領域２１ａと第４領域２１ｄとの間に第２領域２１ｂが設けられる。第２領域２１ｂと第４領域２１ｄとの間に第５領域２１ｅが設けられる。
【０１０２】
第２積層体ＳＢ２は、第３磁性層１３、第４磁性層１４及び第２非磁性層１２ｎを含む。第４磁性層１４は、第１方向（Ｚ軸方向）において、第５領域２１ｅと第３磁性層１３との間に設けられる。第２非磁性層１２ｎは、第３磁性層１３と第４磁性層１４との間に設けられる。
【０１０３】
制御部７０は、第３磁性層１３とさらに電気的に接続される。この例では、後述する第２セルトランジスタＴＣ２を介して、制御部７０と第３磁性層１３が電気的に接続される。
【０１０４】
制御部７０は、第５〜第８動作を少なくともさらに実施しても良い。図１２（ｂ）〜図１２（ｅ）は、第５〜第８動作を例示している。
【０１０５】
図１２（ｂ）に示すように、第５動作ＯＰ５において、制御部７０は、第３磁性層１３を第５電位Ｖ５に設定しつつ、第２領域２１ｂから第４領域２１ｄへの第３電流Ｉ３を第１導電層２１に供給して、第２積層体ＳＢ２を第５抵抗状態とする。
【０１０６】
図１２（ｃ）に示すように、第６動作ＯＰ６において、制御部７０は、第３磁性層１３を第５電位Ｖ５とは異なる第６電位Ｖ６に設定しつつ、第３電流Ｉ３を第１導電層２１に供給して、第２積層体ＳＢ２を第６抵抗状態とする。第６抵抗状態は、第５抵抗状態とは異なる。
【０１０７】
図１２（ｄ）に示すように、第７動作ＯＰ７において、制御部７０は、第３磁性層１３を第６電位Ｖ６とは異なる第７電位Ｖ７に設定しつつ、第４領域２１ｄから第２領域２１ｂへの第４電流Ｉ４を第１導電層２１に供給して、第２積層体ＳＢ２を第７抵抗状態とする。第７抵抗状態は、第５抵抗状態とは異なり、第６抵抗状態とは異なる。
【０１０８】
図１２（ｅ）に示すように、第８動作ＯＰ８において、制御部７０は、第３磁性層１３を第７電位Ｖ７とは異なる第８電位Ｖ８に設定しつつ、第４電流Ｉ４を第１導電層２１に供給して、第２積層体ＳＢ２を第８抵抗状態とする。第８抵抗状態は、第５抵抗状態とは異なり、第６抵抗状態とは異なり、第７抵抗状態とは異なる。
【０１０９】
第７電位Ｖ７は、第５電位Ｖ５と実質的に同じでも良い。第５電位Ｖ５は、第１電位Ｖ１と実質的に同じでも良い。第８電位Ｖ８は、第６電位Ｖ６と実質的に同じでも良い。第６電位Ｖ６は、第２電位Ｖ２と実質的に同じでも良い。
【０１１０】
第２積層体ＳＢ２は、別の１つのメモリセルに対応する。第１積層体ＳＢ１及び第２積層体ＳＢ２が、１つのメモリセルとなっても良い。
【０１１１】
例えば、第５動作ＯＰ５及び第７動作ＯＰ７（書き込み動作）において、第２積層体ＳＢ２に電流Ｊ３が流れる。第６動作ＯＰ６及び第８動作ＯＰ８（書き込み動作）において、第２積層体ＳＢ２を電流Ｊ４が流れる。電流Ｊ３は、第３磁性層１３から第４磁性層１４への方向、及び、第４磁性層１４から第３磁性層１３への方向の一方の電流である。電流Ｊ４は、第３磁性層１３から第４磁性層１４への方向、及び、第４磁性層１４から第３磁性層１３への方向の他方の電流である。
【０１１２】
例えば、第５動作ＯＰ５において、第５電位Ｖ５は、第４領域２１ｄの電位Ｖｄよりも高い。第６動作ＯＰ６において、第６電位Ｖ６は、第２領域２１ｂの電位Ｖｂよりも低い。第７動作ＯＰ７において、第７電位Ｖ７は、第２領域２１ｂの電位Ｖｂよりも高い。第８動作ＯＰ８において、第８電位Ｖ８は、第４領域２１ｄの電位Ｖｄよりも低い。
【０１１３】
例えば、第５動作ＯＰ５において、第５電位Ｖ５は、第２領域２１ｂの電位Ｖｂよりも高い。第６動作ＯＰ６において、第６電位Ｖ６は、第４領域２１ｄの電位Ｖｄよりも低い。第７動作ＯＰ７において、第７電位Ｖ７は、第４領域２１ｄの電位Ｖｄよりも高い。第８動作ＯＰ８において、第８電位Ｖ８は、第２領域２１ｂの電位Ｖｂよりも低い。
【０１１４】
図１２（ａ）に示すように、例えば、第１セルトランジスタＴＣ１及び第２セルトランジスタＴＣ２がさらに設けられる。第１セルトランジスタＴＣ１は、第１端部Ｔｍ１、第２端部Ｔｍ２及び第１ゲートＴｇ１を含む。第２セルトランジスタＴＣ２は、第７端部Ｔｍ７、第８端部Ｔｍ８及び第４ゲートＴｇ４を含む。第１端部Ｔｍ１は、第１磁性層１１と電気的に接続される。第２端部Ｔｍ２及び第１ゲートＴｇ１は、制御部７０と電気的に接続される。第７端部Ｔｍ７は、第３磁性層１３と電気的に接続される。第８端部Ｔｍ８及び第４ゲートＴｇ４は、制御部７０と電気的に接続される。
【０１１５】
この例では、第１導電層トランジスタＴＬ１、第２導電層トランジスタＴＬ２及び第１中間配線２５ａがさらに設けられる。
【０１１６】
第１導電層トランジスタＴＬ１は、第３端部Ｔｍ３、第４端部Ｔｍ４及び第２ゲートＴｇ２を含む。第２導電層トランジスタＴＬ２は、第５端部Ｔｍ５、第６端部Ｔｍ６及び第３ゲートＴｇ３を含む。第３端部Ｔｍ２は、第１領域２１ａと電気的に接続される。第４端部Ｔｍ４及び第２ゲートＴｇ２は、制御部７０と電気的に接続される。第５端部Ｔｍ５は、第４領域２１ｄと電気的に接続される。第６端部Ｔｍ６及び第３ゲートＴｇ３は、制御部７０と電気的に接続される。第１中間配線２５ａは、例えば、第２領域２１ｂ及び制御部７０と電気的に接続される。
【０１１７】
磁気記憶装置１４０において、２つのメモリセルのサイズは、例えば、１０Ｆ２である。２つのメモリセルのそれぞれにおいて２ビットの情報が記憶できる場合、１ビットあたりのサイズは、２．５Ｆ２となる。
【０１１８】
例えば、第１端部Ｔｍ１から第２端部Ｔｍ２への方向、及び、第７端部Ｔｍ７から第８端部Ｔｍ８への方向は、第１方向（Ｚ軸方向）に沿う。第３端部Ｔｍ３から第４端部Ｔｍ４への方向、及び、第５端部Ｔｍ５から第６端部Ｔｍ６への方向は、第１方向に沿う。トランジスタの占有面積を小さくできる。
【０１１９】
磁気記憶装置１４０のように、１つの導電層（第１導電層２１）に複数の積層体（例えば、第１積層体ＳＢ１及び第２積層体ＳＢ２など）が設けられても良い。複数の積層体の数は、任意である。
【０１２０】
実施形態において、複数の導電層が設けられても良い。以下、この例について説明する。
【０１２１】
図１３は、第１実施形態に係る磁気記憶装置を例示する模式的断面図である。  
図１３に示すように、実施形態に係る磁気記憶装置１１０Ａは、第２導電層２２及び第３積層体ＳＢ３を含む。磁気記憶装置１１０Ａにおいて、第１導電層２１及び第１積層体ＳＢ１が設けられても良い。図１３において、第１導電層２１及び第１積層体ＳＢ１は省略されている。以下、第２導電層２２及び第３積層体ＳＢ３の例について説明する。
【０１２２】
第２導電層２２は、第６領域２２ｆ、第７領域２２ｇ及び第８領域２２ｈを含む。第８領域２２ｈは、第６領域２２ｆと第７領域２２ｇとの間に設けられる。これらの領域は、互いに連続している。例えば、第６領域２２ｆから第７領域２２ｇへの方向は、第２方向（Ｘ軸方向）に沿う。
【０１２３】
第３積層体ＳＢ３は、第５磁性層１５、第６磁性層１６及び第３非磁性層１３ｎを含む。第６磁性層１６は、第１方向（Ｚ軸方向）において、第８領域２２ｈと第５磁性層１５との間に設けられる。第３非磁性層１３ｎは、第５磁性層１５と第６磁性層１６との間に設けられる。
【０１２４】
制御部７０は、第６領域２２ｆ、第７領域２２ｇ及び第５磁性層１５とさらに電気的に接続される。第３積層体ＳＢ３において、第１積層体ＳＢ１と同様の動作が行われても良い。
【０１２５】
例えば、制御部７０は、以下の第９〜第１２動作を少なくともさらに実施しても良い。  第９動作において、制御部７０は、第５磁性層１５を第９電位に設定しつつ、第６領域２２ｆから第７領域２２ｇへの向きの第５電流を第２導電層２２に供給して、第３積層体ＳＢ３を第９抵抗状態とする。
【０１２６】
第１０動作において、制御部７０は、第５磁性層１５を第９電位とは異なる第１０電位に設定しつつ、上記の第５電流を第２導電層２２に供給して、第３積層体ＳＢ３を第１０抵抗状態とする。第１０抵抗状態は、第９抵抗状態とは異なる。
【０１２７】
第１１動作において、制御部７０は、第５磁性層１５を第１０電位とは異なる第１１電位に設定しつつ、第７領域２２ｇから第６領域２２ｆへの向きの第６電流を第２導電層２２に供給して、第３積層体ＳＢ３を第１１抵抗状態とする。第１１抵抗状態は、第９抵抗状態とは異なり、第１０抵抗状態とは異なる。
【０１２８】
第１２動作において、制御部７０は、第５磁性層１５を第１１電位とは異なる第１２電位に設定しつつ、上記の第６電流を第２導電層２２に供給して、第３積層体ＳＢ３を第１２抵抗状態とする。第１２抵抗状態は、第９抵抗状態とは異なり、第１０抵抗状態とは異なり、第１１抵抗状態とは異なる。
【０１２９】
図１４は、第１実施形態に係る磁気記憶装置を例示する模式的断面図である。  
図１４に示すように、実施形態に係る磁気記憶装置１４０Ａは、第２導電層２２、第３積層体ＳＢ３に加えて、第４積層体ＳＢ４をさらに含む。磁気記憶装置１４０Ａにおいて、第１導電層２１、第１積層体ＳＢ１及び第２積層体ＳＢ２が設けられても良い。図１４において、第１導電層２１、第１積層体ＳＢ１及び第２積層体ＳＢ２は省略されている。以下、第４積層体ＳＢ４の例について説明する。
【０１３０】
第２導電層２２は、第６領域〜第８領域２２ｆ〜２２ｈに加えて、第９領域２２ｉ及び第１０領域２２ｊをさらに含む。第２方向（Ｘ軸方向）において、第６領域２２ｆと第９領域２２ｉとの間に第７領域２２ｇが設けられる。第２方向において、第７領域２２ｇと第９領域２２ｉとの間に第１０領域２２ｊが設けられる。
【０１３１】
第４積層体ＳＢ４は、第７磁性層１７、第８磁性層１８及び第４非磁性層１４ｎを含む。第８磁性層１８は、第１方向（Ｚ軸方向）において、第１０領域２２ｊと第７磁性層１７との間に設けられる。第４非磁性層１４ｎは、第７磁性層１７と第８磁性層１８との間に設けられる。
【０１３２】
制御部７０は、第９領域２２ｉ及び第７磁性層１７とさらに電気的に接続される。この例では、第３セルトランジスタＴＣ３、第４セルトランジスタＴＣ４、第３導電層トランジスタＴＬ３、第４導電層トランジスタＴＬ４及び第２中間配線２５ｂがさらに設けられている。
【０１３３】
第３セルトランジスタＴＣ３は、第９端部Ｔｍ９、第１０端部Ｔｍ１０及び第５ゲートＴｇ５を含む。第３導電層トランジスタＴＬ３は、第１１端部Ｔｍ１１、第１２端部Ｔｍ１２及び第６ゲートＴｇ６を含む。第４導電層トランジスタＴＬ４は、第１３端部Ｔｍ１３、第１４端部Ｔｍ１４及び第７ゲートＴｇ７を含む。第４セルトランジスタＴＣ４は、第１５端部Ｔｍ１５、第１６端部Ｔｍ１６及び第８ゲートＴｇ８を含む。
【０１３４】
第９端部Ｔｍ９は、第５磁性層１５と電気的に接続される。第１０端部Ｔｍ１０及び第５ゲートＴｇ５は、制御部７０と電気的に接続される。第１１端部Ｔｍ１１は第６領域２２ｆと電気的に接続される。第１２端部Ｔｍ１２及び第６ゲートＴｇ６は、制御部７０と電気的に接続される。第１３端部Ｔｍ１３は、第９領域２２ｉと電気的に接続される。第１４端部Ｔｍ１４及び第７ゲートＴｇ７は、制御部７０と電気的に接続される。第１５端部Ｔｍ１５は第７磁性層１７と電気的に接続される。第１６端部Ｔｍ１６及び第８ゲートＴｇ８は、制御部７０と電気的に接続される。
【０１３５】
第２中間配線２５ｂは、第７領域２２ｇと電気的に接続される。
【０１３６】
例えば、第１０端部Ｔｍ１０がＶｄｄ電圧に設定され、第１２端部Ｔｍ１２がＶｓｓ電圧に設定される。または、第１０端部Ｔｍ１０がＶｓｓ電圧に設定され、第１２端部Ｔｍ１２がＶｄｄ電圧に設定される。このとき、例えば、第７領域２２ｇは、「Ｖｄｄ／２」電圧に設定される。
【０１３７】
例えば、第１６端部Ｔｍ１６がＶｄｄ電圧に設定され、第１４端部Ｔｍ１４がＶｓｓ電圧に設定される。または、第１６端部Ｔｍ１０がＶｓｓ電圧に設定され、第１４端部Ｔｍ１４がＶｄｄ電圧に設定される。このとき、例えば、第７領域２２ｇは、「Ｖｄｄ／２」電圧に設定される。
【０１３８】
第３磁性層１３、第５磁性層１５及び第７磁性層１７の少なくともいずれかは、第１磁性層１１と同様の構成及び材料を有しても良い。第４磁性層１４、第６磁性層１６及び第８磁性層１８の少なくともいずれかは、第２磁性層１２と同様の構成及び材料を有しても良い。第２非磁性層１２ｎ、第３非磁性層１３ｎ及び第４非磁性層１４ｎの少なくともいずれかは、第１非磁性層１１ｎと同様の構成及び材料を有しても良い。第２導電層２２は、第１導電層２１と同様の構成及び材料を有しても良い。
【０１３９】
（第２実施形態）  
第２実施形態は、磁気記憶装置におけるパターンレイアウトの例に関する。以下の図において、複数の配線の間の絶縁領域は、適宜省略される。  
図１５は、第２実施形態に係る磁気記憶装置を例示する模式的斜視図である。  
図１６（ａ）〜図１６（ｆ）は、第２実施形態に係る磁気記憶装置を例示する模式的断面図である。  
図１５に例示する磁気記憶装置１５１において、第１導電層トランジスタＴＬ１及び第２導電層トランジスタＴＬ２のゲートは、配線ＷＬに対応する。第１導電層トランジスタＴＬ１の端部（第４端部Ｔｍ４：図１１（ｃ）参照）は、配線ＳＢＬＬと接続される。第２導電層トランジスタＴＬ２の端部（第６端部Ｔｍ６：図１１（ｃ）参照）は、配線ＳＢＬＲと接続される。
【０１４０】
第１セルトランジスタＴＣ１の端部（第２端部Ｔｍ２：図１１（ｃ）参照）は、配線ＢＬと電気的に接続される。第１セルトランジスタＴＣ１のゲート（第１ゲートＴｇ１：図１１（ｃ）参照））は、別の配線ＷＬに対応する。
【０１４１】
図１６（ａ）〜図１６（ｆ）は、磁気記憶装置１５１におけるそれぞれのレイヤの断面の例を示している。これらの図において、「ＳＯ」は、第１導電層２１及び第２導電層２２に対応する。「ＭＴＪ」は、積層体（例えば、第１〜第４積層体ＳＢ１〜ＳＢ４）に対応する。
【０１４２】
図１６（ｂ）に例示するチャネルＣｈと配線ＷＬ（Ｇａｔｅ１）との交差部に、第１導電層トランジスタＴＬ１及び第３導電層トランジスタＴＬ３が形成される。これらの配線ＷＬは、第２ゲートＴｇ２及び第６ゲートＴｇ６に対応する。
【０１４３】
図１６（ａ）に例示する配線ＳＢＬ（層Ｍ１）において、Ｚ軸方向においてチャネルＣｈと重なる位置が、第１導電層トランジスタＴＬ１の第４端部Ｔｍ４、及び、第３導電層トランジスタＴＬ３の第１２端部Ｔｍ１２に対応する。図１６（ｃ）に例示する「ＳＯ」（第１導電層２１及び第２導電層２２）において、Ｚ軸方向においてチャネルＣｈと重なる位置が、第１導電層トランジスタＴＬ１の第３端部Ｔｍ３、及び、第３導電層トランジスタＴＬ３の第１１端部Ｔｍ１１に対応する。
【０１４４】
このように、第３端部Ｔｍ３から第４端部Ｔｍ４に向かう方向は、第１方向（Ｚ軸方向）に沿う。第１１端部Ｔｍ１１から第１２端部Ｔｍ１２に向かう方向は、第１方向（Ｚ軸方向）に沿う。例えば、第１導電層トランジスタＴＬ１及び第３導電層トランジスタＴＬ３などは、縦型トランジスタである（図１５参照）。
【０１４５】
図１６（ｅ）に例示するチャネルＣｈと配線ＷＬ（Ｇａｔｅ３）との交差部に、第１セルトランジスタＴＣ１及び第３セルトランジスタＴＣ３が形成される。これらの配線ＷＬは、第１ゲートＴｇ１及び第５ゲートＴｇ５に対応する。
【０１４６】
図１６（ｄ）に例示する「ＭＴＪ」において、Ｚ軸方向においてチャネルＣｈと重なる位置が、第１セルトランジスタＴＣ１の第１端部Ｔｍ１、及び、第３セルトランジスタＴＣ３の第９端部Ｔｍ９に対応する。図１６（ｆ）に例示する配線ＢＬ（層Ｍ６）において、Ｚ軸方向においてチャネルＣｈと重なる位置が、第１セルトランジスタＴＣ１の第２端部Ｔｍ２、及び、第３セルトランジスタＴＣ３の第１０端部Ｔｍ１０に対応する。
【０１４７】
このように、第１端部Ｔｍ１から第２端部Ｔｍ２に向かう方向は、第１方向（Ｚ軸方向）に沿う。第９端部Ｔｍ９から第１０端部Ｔｍ１０に向かう方向は、第１方向（Ｚ軸方向）に沿う。例えば、第１セルトランジスタＴＣ１及び第３セルトランジスタＴＣ３などは、縦型トランジスタである（図１５参照）。
【０１４８】
図１６（ａ）及び図１６（ｆ）に示すにように、１つのメモリセルＭＣの占有面積は、１２Ｆ２である。１つのメモリセルＭＣにおいて、２ビットの情報が記憶できる場合、１ビットあたりのサイズは、６Ｆ２となる。
【０１４９】
図１７は、第２実施形態に係る磁気記憶装置を例示する模式的斜視図である。  
図１８（ａ）〜図１８（ｅ）は、第２実施形態に係る磁気記憶装置を例示する模式的断面図である。  
図１７に例示する磁気記憶装置１５２において、第１導電層トランジスタＴＬ１及び第２導電層トランジスタＴＬ２のゲートは、配線ＷＬに対応する。第１導電層トランジスタＴＬ１の端部（第４端部Ｔｍ４：図１１（ｃ）参照）は、配線ＳＢＬＬと接続される。第２導電層トランジスタＴＬ２の端部（第６端部Ｔｍ６：図１１（ｃ）参照）は、配線ＳＢＬＲと接続される。
【０１５０】
磁気記憶装置１５２においては、第１セルトランジスタＴＣ１が省略される。第１積層体ＳＢ１の端部（第１磁性層１１：図１１（ｄ）参照）、及び、第２積層体ＳＢ２の端部（第５磁性層１５：図１３参照）は、配線ＢＬと電気的に接続される。図１８（ａ）〜図１８（ｅ）は、磁気記憶装置１５２におけるそれぞれのレイヤの断面の例を示している。
【０１５１】
図１９は、第２実施形態に係る磁気記憶装置を例示する模式的斜視図である。  
図２０（ａ）〜図２０（ｈ）は、第２実施形態に係る磁気記憶装置を例示する模式的断面図である。  
図１９に例示する磁気記憶装置１５３において、第２導電層トランジスタＴＬ２及び第１セルトランジスタＴＣ１が設けられる。第２導電層トランジスタＴＬ２のゲート（第３ゲートＴｇ３：図１１（ｂ）参照）は、配線ＷＬに対応する。第２導電層トランジスタＴＬ２の端部（第６端部Ｔｍ６：図１１（ｂ）参照）は、配線ＳＢＬと接続される。第２導電層トランジスタＴＬ２の別の端部（第５端部Ｔｍ６：図１１（ｂ）参照）は、第１導電層２１の第２領域２１ｂと接続される。第１導電層２１の第１領域２１ａは、配線ＳＬと電気的に接続される。第２導電層トランジスタＴＬ２を第１導電層トランジスタＴＬ１と見なしても良い。
【０１５２】
第１セルトランジスタＴＣ１の端部（第２端部Ｔｍ２：図１１（ｂ）参照）は、配線ＢＬと電気的に接続される。第１セルトランジスタＴＣ１のゲート（第１ゲートＴｇ１：図１１（ｂ）参照））は、別の配線ＷＬに対応する。図２０（ａ）〜図２０（ｈ）は、磁気記憶装置１５３におけるそれぞれのレイヤの断面の例を示している。図２０（ｄ）に示すように、接続部材Ｖｉ３により上下の導電部材が電気的に接続される。
【０１５３】
上記の磁気記憶装置１５１〜１５３においては、第１導電層トランジスタＴＬ１（または第２導電層トランジスタＴＬ２）、及び、第３導電層トランジスタＴＬ３が設けられている。既に説明したように、これらの導電層トランジスタのゲートは、配線ＷＬに対応する。磁気記憶装置１５１〜１５３においては、第１導電層２１に対応する配線ＷＬのＺ軸方向の位置が、第２導電層２２に対応する配線ＷＬのＺ軸方向の位置と同じである（図１６（ｂ）、図１８（ｂ）及び図２０（ｂ）参照））。
【０１５４】
実施形態において、以下に説明するように、第１導電層２１に対応する配線ＷＬのＺ軸方向の位置が、第２導電層２２に対応する配線ＷＬのＺ軸方向の位置と異なっても良い。
【０１５５】
図２１（ａ）〜図２１（ｈ）、図２２（ａ）〜図２２（ｆ）、及び、図２３（ａ）〜図２３（ｊ）は、第２実施形態に係る磁気記憶装置を例示する模式的断面図である。  
図２１（ａ）〜図２１（ｈ）は、磁気記憶装置１５４におけるレイヤ構造の例を示している。図２１（ｄ）に例示する第１導電層２１に対応する配線ＷＬは、図２１（ｂ）に例示するレイヤに位置する。図２１（ｄ）に例示する第２導電層２２に対応する配線ＷＬは、図２１（ｃ）に例示するレイヤに位置する。
【０１５６】
図２１（ｂ）に例示するチャネルＣｈと配線ＷＬ（Ｇａｔｅ１）との交差部に、第１導電層トランジスタＴＬ１が形成される。図２１（ｂ）の配線ＷＬは、第２ゲートＴｇ２に対応する。
【０１５７】
図２１（ｃ）に例示するチャネルＣｈと配線ＷＬ（Ｇａｔｅ２）との交差部に、第３導電層トランジスタＴＬ３が形成される。図２１（ｃ）の配線ＷＬは、第６ゲートＴｇ６に対応する。
【０１５８】
図２１（ａ）に例示する配線ＳＢＬ（層Ｍ１）において、Ｚ軸方向においてチャネルＣｈと重なる位置が、第１導電層トランジスタＴＬ１の第４端部Ｔｍ４、及び、第３導電層トランジスタＴＬ３の第１２端部Ｔｍ１２に対応する。
【０１５９】
図２１（ｄ）に例示する「ＳＯ」（第１導電層２１及び第２導電層２２）において、Ｚ軸方向においてチャネルＣｈと重なる位置が、第１導電層トランジスタＴＬ１の第３端部Ｔｍ３、及び、第３導電層トランジスタＴＬ３の第１１端部Ｔｍ１１に対応する。
【０１６０】
このように、第３端部Ｔｍ３から第４端部Ｔｍ４に向かう方向は、第１方向（Ｚ軸方向）に沿う。第１１端部Ｔｍ１１から第１２端部Ｔｍ１２に向かう方向は、第１方向（Ｚ軸方向）に沿う。
【０１６１】
図２１（ｂ）及び図２１（ｃ）に示すように、第２ゲートＴｇ２の第１方向（Ｚ軸方向）における位置は、第６ゲートＴｇ６の第１方向における位置とは異なる。
【０１６２】
このように、第１導電層２１に対応する配線ＷＬのＺ軸方向における位置と、第２導電層２２に対応する配線ＷＬのＺ軸方向における位置と、を互いに異ならせる。これにより、これらの配線の間の、Ｘ−Ｙ平面内における距離を短くできる。記憶密度をより向上できる。
【０１６３】
図２１（ｆ）に例示するチャネルＣｈと配線ＷＬ（Ｇａｔｅ３）との交差部に、第３セルトランジスタＴＣ３が形成される。図２１（ｆ）における配線ＷＬは、第５ゲートＴｇ５に対応する。
【０１６４】
図２１（ｇ）に例示するチャネルＣｈと配線ＷＬ（Ｇａｔｅ４）との交差部に、第１セルトランジスタＴＣ１が形成される。図２１（ｆ）における配線ＷＬは、第１ゲートＴｇ１に対応する。
【０１６５】
図２１（ｅ）に例示する「ＭＴＪ」において、Ｚ軸方向においてチャネルＣｈと重なる位置が、第１セルトランジスタＴＣ１の第１端部Ｔｍ１、及び、第３セルトランジスタＴＣ３の第９端部Ｔｍ９に対応する。図２１（ｈ）に例示する配線ＢＬ（層Ｍ６）において、Ｚ軸方向においてチャネルＣｈと重なる位置が、第１セルトランジスタＴＣ１の第２端部Ｔｍ２、及び、第３セルトランジスタＴＣ３の第１０端部Ｔｍ１０に対応する。
【０１６６】
第１端部Ｔｍ１から第２端部Ｔｍ２に向かう方向は、第１方向（Ｚ軸方向）に沿う。第９端部Ｔｍ９から第１０端部Ｔｍ１０に向かう方向は、第１方向（Ｚ軸方向）に沿う。
【０１６７】
図２１（ｆ）及び図２１（ｇ）に示すように、第１ゲートＴｇ１の第１方向（Ｚ軸方向）における位置は、第５ゲートＴｇ５の第１方向における位置とは異なる。
【０１６８】
このように、第１セルトランジスタＴＣ１に対応する配線ＷＬのＺ軸方向における位置と、第３セルトランジスタＴＣ３に対応する配線ＷＬのＺ軸方向における位置と、を互いに異ならせる。これにより、これらの配線の間の、Ｘ−Ｙ平面内における距離を短くできる。記憶密度をより向上できる。
【０１６９】
図２１（ａ）及び図２１（ｈ）に示すにように、１つのメモリセルＭＣの占有面積は、８Ｆ２である。１つのメモリセルＭＣにおいて、２ビットの情報が記憶できる場合、１ビットあたりのサイズは、４Ｆ２となる。
【０１７０】
磁気記憶装置１５４においては、接続部材Ｖｉ１、Ｖｉ２、Ｖｉ４及びＶｉ５により上下の導電部材が電気的に接続される。
【０１７１】
図２２（ａ）〜図２２（ｆ）は、磁気記憶装置１５５におけるレイヤ構造の例を示している。第１導電層２１（図２２（ｄ）参照）に対応する配線ＷＬは、図２２（ｂ）に例示するレイヤに位置する。第２導電層２２（図２２（ｄ）参照）に対応する配線ＷＬは、図２２（ｃ）に例示するレイヤに位置する。
【０１７２】
図２３（ａ）〜図２３（ｊ）は、磁気記憶装置１５６におけるレイヤ構造の例を示している。図２３（ｆ）に例示する第１導電層２１に対応する配線ＷＬは、図２３（ｂ）に例示するレイヤに位置する。図２３（ｆ）に例示する第２導電層２２に対応する配線ＷＬは、図２３（ｃ）に例示するレイヤに位置する。
【０１７３】
このように、磁気記憶装置１５４〜１５６において、第１導電層トランジスタＴＬ１（図２１（ｂ）、図２２（ｂ）及び図２３（ｂ）参照）、及び、第３導電層トランジスタＴＬ３（図２１（ｃ）、図２２（ｃ）及び図２３（ｃ）参照）が設けられる。第１導電層トランジスタＴＬ１は、第３端部Ｔｍ３、第４端部Ｔｍ４及び第２ゲートＴｇ２を含む（例えば図１３（ｂ）などを参照）。第３端部Ｔｍ２は、第１領域２１ａ及び第２領域２１ｂの一方と電気的に接続される。第４端部Ｔｍ４及び第２ゲートＴｇ２は、制御部７０と電気的に接続される。第３導電層トランジスタＴＬ３は、第１１端部Ｔｍ１１、第１２端部Ｔｍ１２及び第６ゲートＴｇ６を含む（図１４参照）。第１１端部Ｔｍ１１は、第６領域２２ｆ及び第７領域２２ｇの一方と電気的に接続される。第１２端部Ｔｍ１２及び第６ゲートＴｇ６は、制御部７０と電気的に接続される。
【０１７４】
これらのトランジスタのゲートに対応する配線ＷＬのＺ軸方向における位置に差を設けることで、記憶密度をさらに向上できる。
【０１７５】
図２４は、第２実施形態に係る磁気記憶装置を例示する模式的斜視図である。  
図２５（ａ）〜図２５（ｆ）は、第２実施形態に係る磁気記憶装置を例示する模式的断面図である。  
図２４に例示する磁気記憶装置１６１において、第１導電層２１に２つの積層体（第１積層体ＳＢ１及び第２積層体ＳＢ２）が設けられる。第１積層体ＳＢ１に第１セルトランジスタＴＣ１が設けられる。第１セルトランジスタＴＣ１の端部は、配線ＢＬＬに接続される。第２積層体ＳＢ２に第２セルトランジスタＴＣ２が設けられる。第２セルトランジスタＴＣ２の端部は、配線ＢＬＲに接続される。
【０１７６】
第１導電層２１の端部に、第１導電層トランジスタＴＬ１及び第２導電層トランジスタＴＬ２が設けられる。第１導電層トランジスタＴＬ１の端部は、配線ＳＢＬＬに接続される。第２導電層トランジスタＴＬ２の端部は、配線ＳＢＬＲに接続される。
【０１７７】
第１導電層２１の中間部分（第２領域２１ａに対応）に第１中間配線２５ａが設けられる。第１中間配線２５ａは、配線ＳＬに接続される。
【０１７８】
第１導電層トランジスタＴＬ１のＸ軸方向における位置と、第１中間配線２５ａのＸ軸方向における位置との間に、第１セルトランジスタＴＣ１の位置がある。第２導電層トランジスタＴＬ２のＸ軸方向における位置と、第１中間配線２５ａのＸ軸方向における位置との間に、第２セルトランジスタＴＣ２の位置がある。
【０１７９】
配線ＳＢＬＬのＸ軸方向における位置と、配線ＳＬのＸ軸方向における位置との間に、第１積層体ＳＢ１のＸ軸方向における位置及び配線ＢＬＬのＸ軸方向における位置がある。配線ＳＢＬＲのＸ軸方向における位置と、配線ＳＬのＸ軸方向における位置との間に、第２積層体ＳＢ２のＸ軸方向における位置及び配線ＢＬＲのＸ軸方向における位置がある。
【０１８０】
図２５（ａ）〜図２５（ｆ）は、磁気記憶装置１６１におけるそれぞれのレイヤの断面の例を示している。
【０１８１】
図２５（ａ）及び図２５（ｆ）に示すにように、１つのメモリセルＭＣの占有面積は、１８Ｆ２である。１つのメモリセルＭＣにおいて、４ビットの情報が記憶できる場合、１ビットあたりのサイズは、４、５Ｆ２となる。
【０１８２】
図２６は、第２実施形態に係る磁気記憶装置を例示する模式的斜視図である。  
図２７（ａ）〜図２７（ｈ）は、第２実施形態に係る磁気記憶装置を例示する模式的断面図である。  
図２６及び図２７（ａ）〜図２７（ｈ）に例示する磁気記憶装置１６２において、配線ＷＬのＺ軸方向の位置は、配線ＳＢＬＬのＺ軸方向の位置と、配線ＳＬのＺ軸方向の位置と、の間にある。
【０１８３】
図２８は、第２実施形態に係る磁気記憶装置を例示する模式的斜視図である。  
図２９（ａ）〜図２９（ｈ）は、第２実施形態に係る磁気記憶装置を例示する模式的断面図である。  
図２８及び図２９（ａ）〜図２９（ｈ）に例示する磁気記憶装置１６３において、第１導電層トランジスタＴＬ１に対応する配線ＷＬのＺ軸方向の位置は、第３導電層トランジスタＴＬ３に対応する配線ＷＬのＺ軸方向の位置と異なる。第１セルトランジスタＴＣ１に対応する配線ＷＬのＺ軸方向の位置は、第３セルトランジスタＴＣ３に対応する配線ＷＬのＺ軸方向の位置と異なる。
【０１８４】
図２９（ａ）及び図２９（ｈ）に示すにように、１つのメモリセルＭＣの占有面積は、１２Ｆ２である。１つのメモリセルＭＣにおいて、４ビットの情報が記憶できる場合、１ビットあたりのサイズは、３Ｆ２となる。
【０１８５】
図３０は、第２実施形態に係る磁気記憶装置を例示する模式的斜視図である。  
図３１（ａ）〜図３１（ｊ）は、第２実施形態に係る磁気記憶装置を例示する模式的断面図である。  
図２８及び図２９（ａ）〜図２９（ｈ）に例示する磁気記憶装置１６４においても、第１導電層トランジスタＴＬ１に対応する配線ＷＬのＺ軸方向の位置は、第３導電層トランジスタＴＬ３に対応する配線ＷＬのＺ軸方向の位置と異なる。第１セルトランジスタＴＣ１に対応する配線ＷＬのＺ軸方向の位置は、第３セルトランジスタＴＣ３に対応する配線ＷＬのＺ軸方向の位置と異なる。
【０１８６】
図３１（ａ）及び図３１（ｈ）に示すにように、１つのメモリセルＭＣの占有面積は、１２Ｆ２である。１つのメモリセルＭＣにおいて、４ビットの情報が記憶できる場合、１ビットあたりのサイズは、３Ｆ２となる。
【０１８７】
図３２は、実施形態に係る磁気記憶装置を例示する模式図である。  
図３２は、駆動回路を例示している。図３２に示すように、磁気記憶装置１７１において、メモリセルＭＣに設けられるトランジスタのゲートとなる配線ＷＬに、ワード線ドライバＷＬＤから信号が供給される。トランジスタの端部が配線ＳＢＬＬ、ＳＢＬＲ及びＢＬが接続される。配線ＳＢＬＬ、ＳＢＬＲ及びＢＬに、ビット線ドライバＢＬＤから制御信号ＣＭＤ及びデータＤＩに応じた信号が供給される。この例では、配線ＢＬはセンスアンプＳＡが接続される。センスアンプＳＡからデータＤＯが出力される。
【０１８８】
図３３は、実施形態に係る磁気記憶装置を例示する模式図である。  
図３３は、駆動回路を例示している。図３３に示すように、磁気記憶装置１７２において、セルアレイＣＡは、複数のメモリセルＭＣを含む。制御部７０は、例えば、第１回路７１（ロウデコーダＲＤ）及び第２回路７２（ビット線ドライバＢＬＤ）を含む。
【０１８９】
第１回路７１に複数のワード線（配線ＷＬ０〜ＷＬｎなど）が接続される。これらのワード線は、複数のメモリセルＭＣに設けられるトランジスタのゲートと接続される。第１回路７１にアドレス制御信号ＡＤＤＲが供給される。
【０１９０】
第２回路７２に複数のビット線（配線ＳＢＬＬ０〜ＳＢＬＬｍ、配線ＢＬ０〜ＢＬｍ、及び、配線ＳＢＬＲ０〜ＳＢＬＲｍなど）が接続される。これらのビット線は、メモリセルＭＣに設けられるトランジスタの端部と接続される。第２回路７２にセンスアンプＳＡが設けられる。第２回路７２にデータＤＩ０〜ＤＩｍが供給される。センスアンプＳＡからデータＤＯ０〜ＤＯｍが出力される。
【０１９１】
図３４（ａ）〜図３４（ｃ）は、実施形態に係る磁気記憶装置を例示する模式的斜視図である。  
図３４（ａ）に示すように、実施形態に係る磁気記憶装置２２０において、複数の積層体（第１積層体ＳＢ１及び第２積層体ＳＢ２）が設けられる。磁気記憶装置２２０においては、第１積層体ＳＢ１に流れる電流と、第２積層体ＳＢ２に流れる電流とは別である。
【０１９２】
第１積層体ＳＢ１は、第１方向（Ｚ軸方向）において、第３領域２１ｃと重なる。第２積層体ＳＢ２は、第１方向において、第５領域２１ｅと重なる。
【０１９３】
例えば、第１端子Ｔ１が、第１導電層２１の第１領域２１ａと電気的に接続される。第２端子Ｔ２が、第４領域２１ｄと電気的に接続される。第３端子Ｔ３が、第２領域２１ｂと電気的に接続される。第４端子Ｔ４が、第１磁性層１１と電気的に接続される。第５端子Ｔ５が、第３磁性層１３と電気的に接続される。
【０１９４】
図３４（ａ）に示すように、１つの動作ＱＰ１において、第１電流Ｉｗ１が、第１端子Ｔ１から第３端子Ｔ３に向けて流れ、第３電流Ｉｗ３が第２端子Ｔ２から第３端子Ｔ３に向けて流れる。第１積層体ＳＢ１の位置における電流（第１電流Ｉｗ１）の向きは、第２積層体ＳＢ２の位置における電流（第３電流Ｉｗ３）の向きと逆である。このような動作ＱＰ１において、第１積層体ＳＢ１の第２磁性層１２に作用するスピンホールトルクの向きは、第２積層体ＳＢ２の第４磁性層１４に作用するスピンホールトルクの向きと逆になる。
【０１９５】
図３４（ｂ）に示す別の動作ＱＰ２において、第２電流Ｉｗ２が、第３端子Ｔ３から第１端子Ｔ１に向けて流れ、第４電流Ｉｗ４が第３端子Ｔ３から第２端子Ｔ２に向けて流れる。第１積層体ＳＢ１の位置における電流（第２電流Ｉｗ２）の向きは、第２積層体ＳＢ２の位置における電流（第４電流Ｉｗ４）の向きと逆である。このような動作ＱＰ２において、第１積層体ＳＢ１の第２磁性層１２に作用するスピンホールトルクの向きは、第２積層体ＳＢ２の第４磁性層１４に作用するスピンホールトルクの向きと逆になる。
【０１９６】
図３４（ａ）及び図３４（ｂ）に示すように、第４磁性層１４の第４磁化１４Ｍの向きは、第２磁性層１２の第２磁化１２Ｍの向きと逆である。一方、第３磁性層１３の第３磁化１３Ｍの向きは、第１磁性層１１の第１磁化１１Ｍの向きと同じである。このように、第１積層体ＳＢ１と第２積層体ＳＢ２との間で、反対の向きの磁化情報が記憶される。例えば、動作ＱＰ１の場合の情報（データ）が、”１”に対応する。例えば、動作ＱＰ２の場合の情報（データ）が、”０”に対応する。このような動作により、例えば、後述するように、読み出しが高速化できる。
【０１９７】
動作ＱＰ１及び動作ＱＰ２において、第２磁性層１２の第２磁化１２Ｍと、第１導電層２１を流れる電子（偏極電子）のスピン電流と、が相互作用する。第２磁化１２Ｍの向きと、偏極電子のスピンの向きとは、平行または反平行の関係となる。第２磁性層１２の第２磁化１２Ｍは、歳差運動して、反転する。動作ＱＰ１及び動作ＱＰ２において、第４磁性層１４の第４磁化１４Ｍの向きと、偏極電子のスピンの向きとは、平行または反平行の関係となる。第４磁性層１４の第４磁化１４Ｍは、歳差運動して、反転する。
【０１９８】
図３４（ｃ）は、磁気記憶装置２２０における読み出し動作を例示している。  
読み出し動作ＱＰ３において、第４端子Ｔ４の電位を第４電位Ｖ４とする。そして、第５端子Ｔ５の電位を第５電位Ｖ５とする。第４電位Ｖ４は、例えば、接地電位である。第４電位Ｖ４と第５電位Ｖ５との間の電位差をΔＶとする。複数の積層体のそれぞれにおける２つの電気抵抗を、高抵抗Ｒｈ及び低抵抗Ｒｌとする。高抵抗Ｒｈは、低抵抗Ｒｌよりも高い。例えば、第１磁化１１Ｍと第２磁化１２Ｍとが反平行であるときの抵抗が、高抵抗Ｒｈに対応する。例えば、第１磁化１１Ｍと第２磁化１２Ｍとが平行であるときの抵抗が、低抵抗Ｒｌに対応する。例えば、第３磁化１３Ｍと第４磁化１４Ｍとが反平行であるときの抵抗が、高抵抗Ｒｈに対応する。例えば、第３磁化１３Ｍと第４磁化１４Ｍとが平行であるときの抵抗が、低抵抗Ｒｌに対応する。
【０１９９】
例えば、図３４（ａ）に例示する動作ＱＰ１（”１”状態）において、第３端子Ｔ３の電位Ｖｒ１は、（１）式で表される。  
Ｖｒ１＝｛Ｒｌ／（Ｒｌ＋Ｒｈ）｝×ΔＶ      …（１）
一方、図３４（ｂ）に例示する動作ＱＰ２（”０”状態）の状態において、第３端子Ｔ３の電位Ｖｒ２は、（２）式で表される。  
Ｖｒ２＝｛Ｒｈ／（Ｒｌ＋Ｒｈ）｝×ΔＶ      …（２）
従って、”１”状態と”０”状態との間における、電位変化ΔＶｒは、（３）式で表される。  
ΔＶｒ＝Ｖｒ２−Ｖｒ１＝｛（Ｒｈ−Ｒｌ）／（Ｒｌ＋Ｒｈ）｝×ΔＶ    …（３）
電位変化ΔＶｒは、第３端子Ｔ３の電位を測定することによって得られる。
【０２００】
定電流を積層体（磁気抵抗素子）に供給して磁気抵抗素子の２つの磁性層の間の電圧（電位差）を測定する場合に比べて、上記の読み出し動作ＱＰ３においては、例えば、読み取り時の消費エネルギーを低減できる。上記の読み出し動作ＱＰ３においては、例えば、高速読み出しを行なうことができる。
【０２０１】
上記の動作ＱＰ１及び動作ＱＰ２において、第４端子Ｔ４及び第５端子Ｔ５を用いて、第２磁性層１２及び第４磁性層１４のそれぞれの垂直磁気異方性を制御することができる。これにより、書込み電流を低減できる。例えば、書込み電流は、第４端子Ｔ４及び第５端子Ｔ５を用いないで書き込みを行う場合の書き込み電流の約１／２にできる。例えば、書込み電荷を低減できる。第４端子Ｔ４及び第５端子Ｔ５に加える電圧の極性と、垂直磁気異方性の増減と、の関係は、磁性層及び第１導電層２１の材料に依存する。
【０２０２】
以下、磁気記憶装置に含まれる層の材料の例について説明する。  
第１導電層２１は、例えば、タンタル及びタングステンよりなる群より選択された少なくとも１つを含む。第１導電層２１は、例えば、β−タンタル及びβ−タングステンよりなる群より選択された少なくとも１つを含む。これらの材料におけるスピンホール角は、負である。これらの材料におけるスピンホール角の絶対値は大きい。これにより、書き込み電流により、第２磁化１２Ｍを効率的に制御できる。
【０２０３】
第１導電層２１は、白金及び金よりなる群から選択された少なくとも１つを含んでも良い。これらの材料におけるスピンホール角は、正である。これらの材料におけるスピンホール角の絶対値は大きい。これにより、書き込み電流により、第２磁化１２Ｍを効率的に制御できる。
【０２０４】
第２磁性層１２は、例えば、強磁性材料及び軟磁性材料の少なくともいずれかを含む。第２磁性層１２は、例えば、人工格子を含んでも良い。
【０２０５】
第２磁性層１２は、例えば、ＦｅＰｄ、ＦｅＰｔ、ＣｏＰｄ及びＣｏＰｔよりなる群から選択された少なくとも１つを含む。上記の軟磁性材料は、例えば、ＣｏＦｅＢを含む。上記の人工格子は、例えば、第１膜と第２膜を含む積層膜を含む。第１膜は、例えば、ＮｉＦｅ、Ｆｅ及びＣｏの少なくともいずれかを含む。第２膜は、例えば、Ｃｕ、Ｐｄ及びＰｔの少なくともいずれかを含む。第１膜は、例えば、磁性材料であり、第２膜は、非磁性材料である。
【０２０６】
実施形態において、例えば、第２磁性層１２は、面内磁気異方性を有しても良い。例えば、第２磁性層１２は、面内の形状磁気異方性、面内の結晶磁気異方性、及び、応力などによる面内の誘導磁気異方性の少なくともいずれかを有しても良い。
【０２０７】
第１非磁性層１１ｎは、例えば、ＭｇＯ、ＣａＯ、ＳｒＯ、ＴｉＯ、ＶＯ、ＮｂＯ及びＡｌ２Ｏ３よりなる群から選択された少なくとも１つを含む。第１非磁性層１１ｎは、例えば、トンネルバリア層である。第１非磁性層１１ｎがＭｇＯを含む場合、第１非磁性層１１ｎの厚さは、例えば、約１ｎｍである。
【０２０８】
第１磁性層１１は、例えば、Ｃｏ及びＣｏＦｅＢから選択された少なくとも１つを含む。第１磁性層１１の第１磁化１１Ｍは、面内の実質的に１つの方向（Ｚ軸方向と交差する方向）に固定されても良い。第１磁性層１１は、例えば、面内磁化膜でも良い。
【０２０９】
例えば、第１磁性層１１の厚さは、第２磁性層１２の厚さよりも厚い。これにより、第１磁性層１１の第１磁化１１Ｍが所定の方向に安定して固定される。
【０２１０】
実施形態において、形状による磁気異方性と、歪み誘導の磁気異方性と、互いに同じ向きに重畳しても良い。例えば、図１（ｂ）において、歪み誘導の磁気異方性により、第２磁性層１２の磁化容易軸が、第２磁性層１２の平面形状の対角線方向に沿う。このような磁化容易軸が形成されるように、第２磁性層１２の磁歪定数を選び、適切な歪みを形成する。
【０２１１】
例えば、形状による磁気異方性と、歪み誘導の磁気異方性と、が互いに同じ向きになることで、適切なリテンションエネルギーが得られる。例えば、書き込み電流は、歪み誘導の磁気異方性を大きくしても実質的に増大しない。このため、単位リテンションエネルギーあたりの書き込み電流を低減できる。
【０２１２】
実施形態において、例えば、２．５Ｆ２／ｂｉｔまたは３Ｆ２／ｂｉｔの高い記憶密度を得ることができる。
【０２１３】
実施形態は、以下の構成（例えば技術案）を含んでも良い。  
（構成１）  
第１領域と、第２領域と、前記第１領域と前記第２領域との間の第３領域と、を含む第１導電層と、
第１積層体であって、
第１磁性層と、
前記第１領域から前記第２領域への第２方向と交差する第１方向において前記第３領域と前記第１磁性層との間に設けられた第２磁性層と、
前記第１磁性層と前記第２磁性層との間に設けられた第１非磁性層と、
を含む前記第１積層体と、
前記第１領域、第２領域及び前記第１磁性層と電気的に接続された制御部と、
を備え、
前記制御部は、第１〜第３動作を少なくとも実施し、
前記第１動作において、前記制御部は、前記第１磁性層を第１電位に設定しつつ、前記第１領域から前記第２領域への向きの第１電流を前記第１導電層に供給して、前記第１積層体を第１抵抗状態とし、
前記第２動作において、前記制御部は、前記第１磁性層を前記第１電位とは異なる第２電位に設定しつつ、前記第１電流を前記第１導電層に供給して、前記第１積層体を前記第１抵抗状態とは異なる第２抵抗状態とし、
前記第３動作において、前記制御部は、前記第１磁性層を前記第２電位とは異なる第３電位に設定しつつ、前記第２領域から前記第１領域への向きの第２電流を前記第１導電層に供給して、前記第１積層体を前記第１抵抗状態とは異なり前記第２抵抗状態とは異なる第３抵抗状態とする、磁気記憶装置。
【０２１４】
（構成２）  
前記第３電位は、前記第１電位と同じである、構成１記載の磁気記憶装置。
【０２１５】
（構成３）  
前記制御部は、第４動作をさらに実施し、
前記第４動作において、前記制御部は、前記第１磁性層を前記第３電位とは異なる第４電位に設定しつつ、前記第２電流を前記第１導電層に供給して、前記第１積層体を前記第１抵抗状態とは異なり前記第２抵抗状態とは異なり前記第３抵抗状態とは異なる第４抵抗状態とする、構成１または２に記載の磁気記憶装置。
【０２１６】
（構成４）  
前記第４電位は、前記第２電位と同じである、構成３記載の磁気記憶装置。
【０２１７】
（構成５）  
前記第１動作及び前記第３動作において、前記第１磁性層から前記第２磁性層への方向、及び、前記第２磁性層から前記第１磁性層への方向の一方に、電流が流れ、
前記第２動作及び前記第４動作において、前記第１磁性層から前記第２磁性層への前記方向、及び、前記第２磁性層から前記第１磁性層への前記方向の他方に、電流が流れる、構成３または４に記載の磁気記憶装置。
【０２１８】
（構成６）  
前記第１動作において、前記第１電位は、前記第２領域の電位よりも高く、
前記第２動作において、前記第２電位は、前記第１領域の電位よりも低く、
前記第３動作において、前記第３電位は、前記第１領域の前記電位よりも高く、
前記第４動作において、前記第４電位は、前記第２領域の前記電位よりも低い、構成３または４に記載の磁気記憶装置。
【０２１９】
（構成７）  
前記第１動作において、前記第１電位は、前記第１領域の前記電位よりも高く、
前記第２動作において、前記第２電位は、前記第２領域の前記電位よりも低く、
前記第３動作において、前記第３電位は、前記第２領域の前記電位よりも高く、
前記第４動作において、前記第４電位は、前記第１領域の前記電位よりも低い、構成６記載の磁気記憶装置。
【０２２０】
（構成８）  
前記第１磁性層の第１磁化は、前記第１方向に対して傾斜した、構成１〜７のいずれか１つに記載の、磁気記憶装置。
【０２２１】
（構成９）  
前記第１磁性層の第１磁化は、前記第１方向に対して垂直な成分を含み、
前記成分の方向と前記第２方向との間の角度は、５度以上４０度以下、５０度以上８５度以下、９５度以上１３０度以下、１４０度以上１７５度以下、１８５度以上２２０度以下、２３０度以上２６５度以下、２７５度以上３１５度以下、または、３２０度以上３５５度以下である、構成１〜８のいずれか１つに記載の磁気記憶装置。
【０２２２】
（構成１０）  
前記第２磁性層は、前記第２方向に沿う第１長さと、前記第１方向及び前記第２方向を含む平面と交差する第３方向に沿う第２長さと、を有し、
前記第２磁性層の第１対角方向に沿う長さは、前記第１長さよりも長く、前記第２長さよりも長く、前記第１対角方向は、前記第１方向に対して垂直であり、前記第２方向に対して傾斜し、
前記第２磁性層の第２対角方向に沿う長さは、前記第１長さよりも長く、前記第２長さよりも長く、前記第２対角方向は、前記第１方向に対して垂直であり、前記第２方向に対して傾斜し、前記第１対角方向と交差する、構成１〜９のいずれか１つに記載の磁気記憶装置。
【０２２３】
（構成１１）  
前記第２磁性層は、前記第２方向に沿う第１長さと、前記第１方向及び前記第２方向を含む平面と交差する第３方向に沿う第２長さと、を有し、
前記第２磁性層の第１凹部方向に沿う長さは、前記第１長さよりも短く、前記第２長さよりも短く、前記第１凹部方向は、前記第１方向に対して垂直であり、前記第１凹部方向と前記第２方向との間の角度は、２２．５度であり、
前記第２磁性層の第２凹部方向に沿う長さは、前記第１長さよりも短く、前記第２長さよりも短く、前記第２凹部方向は、前記第１方向に対して垂直であり、前記第２凹部方向と前記第３方向との間の角度は、２２．５度である、構成１〜９のいずれか１つに記載の磁気記憶装置。
【０２２４】
（構成１２）  
前記第２磁性層は、
第１磁性膜と、
前記第１磁性膜と前記第１非磁性層との間に設けられた第２磁性膜と、
前記第１磁性膜と前記第２磁性膜との間に設けられた非磁性膜と、
を含み、
前記非磁性膜はＩｒを含み前記非磁性膜の厚さは、０．３ｎｍ以上０．５ｎｍ以下であり、または、
前記非磁性膜はＲｕを含み前記非磁性膜の前記厚さは、０．３ｎｍ以上０．５ｎｍ以下である、構成１〜１１のいずれか１つに記載の磁気記憶装置。
【０２２５】
（構成１３）  
第１端部、第２端部及び第１ゲートを含む第１セルトランジスタと、
第３端部、第４端部及び第２ゲートを含む第１導電層トランジスタと、
をさらに備え、
前記第１端部は、前記第１磁性層と電気的に接続され、
前記第２端部及び前記第１ゲートは、前記制御部と電気的に接続され、
前記第３端部は、前記第１領域及び第２領域の一方と電気的に接続され、
前記第４端部及び前記第２ゲートは、前記制御部と電気的に接続され、
前記第１端部から前記第２端部への方向、及び、前記第３端部から前記第４端部への方向は、前記第１方向に沿う、構成１〜１２のいずれか１つに記載の磁気記憶装置。
【０２２６】
（構成１４）  
第５端部、第６端部及び第３ゲートを含む第２導電層トランジスタと、
をさらに備え、
前記第５端部は、前記第１領域及び第２領域の他方と電気的に接続され、
前記第６端部及び前記第３ゲートは、前記制御部と電気的に接続され、
前記第５端部から前記第６端部への方向は、前記第１方向に沿う、構成１３記載の磁気記憶装置。
【０２２７】
（構成１５）  
第３端部、第４端部及び第２ゲートを含む第１導電層トランジスタと、
第５端部、第６端部及び第３ゲートを含む第２導電層トランジスタと、
をさらに備え、
前記第３端部は、前記第１領域及び第２領域の一方と電気的に接続され、
前記第４端部及び前記第２ゲートは、前記制御部と電気的に接続され、
前記第５端部は、前記第１領域及び第２領域の他方と電気的に接続され、
前記第６端部及び前記第３ゲートは、前記制御部と電気的に接続され、
前記第３端部から前記第４端部への方向、及び、前記第５端部から前記第６端部への方向は、前記第１方向に沿う、構成１〜１２のいずれか１つに記載の磁気記憶装置。
【０２２８】
（構成１６）  
第１領域と、第２領域と、前記第１領域と前記第２領域との間の第３領域と、を含む第１導電層と、
第１積層体であって、
第１磁性層と、
前記第１領域から前記第２領域への第２方向と交差する第１方向において前記第３領域と前記第１磁性層との間に設けられた第２磁性層と、
前記第１磁性層と前記第２磁性層との間に設けられた第１非磁性層と、
を含み、前記第１積層体と、
前記第１領域、第２領域及び前記第１磁性層と電気的に接続された制御部と、
を備え、
前記第１非磁性層は、立方晶の結晶構造を有し、
前記第１方向に沿う前記立方晶の格子長は、前記第１方向に対して垂直な方向に沿う前記立方晶の格子長とは異なり、
前記制御部は、第１〜第４動作を少なくとも実施し、
前記第１動作において、前記制御部は、前記第１磁性層を第１電位に設定して、前記第１積層体を第１抵抗状態とし、
前記第２動作において、前記制御部は、前記第１磁性層を前記第１電位とは異なる第２電位に設定して、前記第１積層体を前記第１抵抗状態とは異なる第２抵抗状態とし、
前記第３動作において、前記制御部は、前記第１領域から前記第２領域への向きの第１電流を前記第１導電層に供給して、前記第１積層体を前記第１抵抗状態とは異なり前記第２抵抗状態とは異なる第３抵抗状態とし、
前記第４動作において、前記制御部は、前記第２領域から前記第１領域への向きの第２電流を前記第１導電層に供給して、前記第１積層体を前記第１抵抗状態とは異なり前記第２抵抗状態とは異なり前記第３抵抗状態とは異なる第４抵抗状態にする、磁気記憶装置。
【０２２９】
（構成１７）  
第２積層体をさらに備え、
前記第１導電層は、第４領域及び第５領域をさらに含み、前記第１領域と前記第４領域との間に前記第２領域が設けられ、前記第２領域と前記第４領域との間に前記第５領域が設けられ、
前記第２積層体は、
第３磁性層と、
前記第１方向において前記第５領域と前記第３磁性層との間に設けられた第４磁性層と、
前記第３磁性層と前記第４磁性層との間に設けられた第２非磁性層と、
を含み、
前記制御部は、前記第３磁性層とさらに電気的に接続された、構成１〜１２のいずれか１つに磁気記憶装置。
【０２３０】
（構成１８）  
第１端部、第２端部及び第１ゲートを含む第１セルトランジスタと、
第７端部、第８端部及び第４ゲートを含む第２セルトランジスタと、
第１中間配線と、
をさらに備え、
前記第１端部は、前記第１磁性層と電気的に接続され、
前記第２端部及び前記第１ゲートは、前記制御部と電気的に接続され、
前記第７端部は、前記第３磁性層と電気的に接続され、
前記第８端部及び前記第４ゲートは、前記制御部と電気的に接続され、
前記第１中間配線は、前記第２領域及び前記制御部と電気的に接続され、
前記第１端部から前記第２端部への方向、及び、前記第７端部から前記第８端部への方向は、前記第１方向に沿う、構成１７記載の磁気記憶装置。
【０２３１】
（構成１９）  
第６領域と、第７領域と、前記第６領域と前記第７領域との間の第８領域と、を含み、前記第６領域から前記第７領域への方向は前記第２方向に沿う第２導電層と、
第３積層体であって、
第５磁性層と、
前記第１方向において前記第８領域と前記第５磁性層との間に設けられた第６磁性層と、
前記第５磁性層と前記第６磁性層との間に設けられた第３非磁性層と、
を含む前記第３積層体と、
第９端部、第１０端部及び第５ゲートを含む第３セルトランジスタと、
をさらに備え、
前記制御部は、前記第６領域、前記第７領域及び前記第５磁性層とさらに電気的に接続され、
前記第１ゲートの前記第１方向における位置は、前記第５ゲートの前記第１方向における位置とは異なる、構成１８記載の磁気記憶装置。
【０２３２】
（構成２０）
第３端部、第４端部及び第２ゲートを含む第１導電層トランジスタと、
第１１端部、第１２端部及び第６ゲートを含む第３導電層トランジスタと、
をさらに備え、
前記第３端部は、前記第１領域及び第２領域の一方と電気的に接続され、
前記第４端部及び前記第２ゲートは、前記制御部と電気的に接続され、
前記第１１端部は、前記第６領域及び第７領域の一方と電気的に接続され、
前記第１２端部及び前記第６ゲートは、前記制御部と電気的に接続され、
前記第３端部から前記第４端部への方向、及び、前記第１１端部から前記第１２端部への方向は、前記第１方向に沿い、
前記第２ゲートの前記第１方向における位置は、前記第６ゲートの前記第１方向における位置とは異なる、構成１９記載の磁気記憶装置。
【０２３３】
実施形態によれば、記憶密度の向上が可能な磁気記憶装置が提供できる。
【０２３４】
本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
【０２３５】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、磁気記憶装置に含まれる導電層、積層体、磁性層、非磁性層、トランジスタ、配線及び制御部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
【０２３６】
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０２３７】
その他、本発明の実施の形態として上述した磁気記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての磁気記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０２３８】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと解される。
【０２３９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２４０】
１１〜１８…第１〜第８磁性層、  １１Ｍ〜１４Ｍ…第１〜第４磁化、  １１ｎ〜１４ｎ…第１〜第４非磁性層、  １２Ｍａ〜１２Ｍｄ…ベクトル、  １２ａ、１２ｂ…第１、第２磁性膜、  １２ａＭ、１２ｂＭ…磁化、  １２ｃ…非磁性膜、  ２１、２２…第１、第２導電層、  ２１ａ〜２１ｅ…第１〜第５領域、  ２２ｆ〜２１ｊ…第６〜第１０領域、  ２５ａ、２５ｂ…第１、第２中間配線、  ２６…配線、  ７０…制御部、  ７１、７２…第１、第２回路、  １１０、１１０Ａ、１１１〜１１３、１２０、１３１〜１３４、１４０、１４０Ａ、１５１〜１５６、１６１〜１６４、１７１、１７２、２２０…磁気記憶装置、  Ａ１２…角度、  ＡＤＤＲ…アドレス制御信号、  ＡＲ…矢印、  ＢＬ、ＢＬ０〜ＢＬｍ…配線、  ＢＬＤ…ビット線ドライバ、  ＢＬＬ、ＢＬＲ…配線、  ＣＡ…セルアレイ、  ＣＭＤ…制御信号、  Ｃｈ…チャネル、  ＤＤ１、ＤＤ２…第１、第２対角方向、  ＤＩ、ＤＩ０〜ＤＩｍ、ＤＯ、ＤＯ０〜ＤＯｍ…データ、  Ｄｄ１、Ｄｄ２…第１、第２凹部方向、  Ｉ１〜Ｉ４…第１〜第４電流、  Ｉｗ１〜Ｉｗ４…第１〜第４電流、  Ｊ１〜Ｊ４…電流、  Ｌ１、Ｌ２…第１、第２長さ、  ＬＤ１、ＬＤ２…長さ、  Ｌｄ１、Ｌｄ２…長さ、  Ｍ１、Ｍ６…層、  ＭＣ…メモリセル、  ＯＰ１〜ＯＰ８…第１〜第８動作、  ＱＰ１〜ＱＰ３…第１〜第３動作、  Ｒ１…抵抗、  ＲＤ…ロウデコーダ、  ＳＡ…センスアンプ、  ＳＢ１〜ＳＢ４…第１〜第４積層体、  ＳＢＬＬ、ＳＢＬＬ０〜ＳＢＬＬｍ…配線、  ＳＢＬＲ、ＳＢＬＲ０〜ＳＢＬＲｍ…配線、  ＳＬ…配線、  Ｔ１〜Ｔ４…第１〜第４端子、  ＴＣ１〜ＴＣ４…第１〜第４セルトランジスタ、  ＴＬ１〜ＴＬ４…第１〜第４導電層トランジスタ、  Ｔｇ１〜Ｔｇ８…第１〜第８ゲート、  Ｔｍ１〜Ｔｍ１６…第１〜第１６端部、  Ｖ１〜Ｖ８…第１〜第８電位、  Ｖａ、Ｖｂ、Ｖｄ…電位、  Ｖｉ１〜Ｖｉ５…接続部材、  Ｖａ、Ｖｂ、Ｖｄ…電位、  ＷＬ、ＷＬ０〜ＷＬｎ…配線、  ＷＬＤ…ワード線ドライバ
【図１】
2020009954.tif 000003
【図２】
2020009954.tif 000004
【図３】
2020009954.tif 000005
【図４】
2020009954.tif 000006
【図５】
2020009954.tif 000007
【図６】
2020009954.tif 000008
【図７】
2020009954.tif 000009
【図８】
2020009954.tif 000010
【図９】
2020009954.tif 000011
【図１０】
2020009954.tif 000012
【図１１】
2020009954.tif 000013
【図１２】
2020009954.tif 000014
【図１３】
2020009954.tif 000015
【図１４】
2020009954.tif 000016
【図１５】
2020009954.tif 000017
【図１６】
2020009954.tif 000018
【図１７】
2020009954.tif 000019
【図１８】
2020009954.tif 000020
【図１９】
2020009954.tif 000021
【図２０】
2020009954.tif 000022
【図２１】
2020009954.tif 000023
【図２２】
2020009954.tif 000024
【図２３】
2020009954.tif 000025
【図２４】
2020009954.tif 000026
【図２５】
2020009954.tif 000027
【図２６】
2020009954.tif 000028
【図２７】
2020009954.tif 000029
【図２８】
2020009954.tif 000030
【図２９】
2020009954.tif 000031
【図３０】
2020009954.tif 000032
【図３１】
2020009954.tif 000033
【図３２】
2020009954.tif 000034
【図３３】
2020009954.tif 000035
【図３４】
2020009954.tif 000036