(57)【要約】【課題】複数の基板を積層した構成であっても、データを適切に送受信することができるメモリ装置、通信回路、及びその制御方法を提供すること。【解決手段】  本実施の形態に係るメモリ装置は、積層された複数のメモリ基板１１と、メモリ基板１１と積層され、所定のメモリサイクルで、メモリ基板１１のメモリに対してデータのリード、及びライトを行うプロセッサを備えたプロセッサ基板１０と、誘導結合器を用いて、アドレスを順次伝送するアドレス用チャネル、リード及びライトを行うためのメモリデータを、伝送するデータ用チャネルと、を備えている。プロセッサ１００は、それぞれのデータ用チャネルの使用状況を示すラベルを管理しており、リードアクセスを行うメモリサイクルにおいて前記リードアクセスに用いられたデータ用チャネルのラベルを使用中とし、リードアクセスから所定回数のメモリサイクルだけ経過した後に未使用とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
積層された複数のメモリ基板と、
前記メモリ基板と積層され、所定のメモリサイクルで、前記メモリ基板のメモリに対してデータのリード、及びライトを行うプロセッサを備えたプロセッサ基板と、
誘導結合器を用いて、前記プロセッサ基板から前記複数のメモリ基板にアドレスを順次伝送するアドレス用チャネルと、
誘導結合器を用いて、前記リード及びライトを行うためのメモリデータを、前記プロセッサ基板と前記メモリ基板との間で順次伝送するデータ用チャネルと、を備え、
前記プロセッサは、それぞれの前記データ用チャネルの使用状況を示すラベルを管理しており、
前記プロセッサは、リードアクセスを行うメモリサイクルにおいて前記リードアクセスに用いられたデータ用チャネルのラベルを使用中とし、前記リードアクセスから所定回数のメモリサイクルだけ経過した後に前記ラベルを未使用とするメモリ装置。
【請求項２】
前記データ用チャネルが複数設けられており、
前記プロセッサは、使用中のラベルが付されたデータ用チャネル以外のデータ用チャネルを用いて、次のデータのリード又はライトを行う請求項１に記載のメモリ装置。
【請求項３】
前記プロセッサは、前記使用中のラベルが付されたデータ用チャネルにおける基板間のデータ転送回数を次のデータのデータ転送回数と比較し、比較結果に応じて、使用中のラベルが付されたデータ用チャネルを用いてデータを伝送する請求項１、又は２に記載のメモリ装置。
【請求項４】
積層された複数のメモリ基板と、
前記メモリ基板と積層され、所定のメモリサイクルで、前記メモリ基板のメモリに対してデータのリード、及びライトを行うプロセッサを備えたプロセッサ基板と、
誘導結合器を用いて、前記プロセッサ基板から前記複数のメモリ基板にアドレスを順次伝送するアドレス用チャネルと、
誘導結合器を用いて、前記リード及びライトを行うためのメモリデータを、前記プロセッサ基板と前記メモリ基板との間で順次伝送するデータ用チャネルと、を備えたメモリ装置の制御方法であって、
前記プロセッサが、それぞれの前記データ用チャネルの使用状況を示すラベルを管理しており、
リードアクセスを行うメモリサイクルにおいて前記リードアクセスに用いられたデータ用チャネルのラベルを使用中とするステップと、
前記リードアクセスから所定回数のメモリサイクルだけ経過した後に前記ラベルを未使用とするステップとを備えたメモリ装置の制御方法。
【請求項５】
前記データ用チャネルが複数設けられており、
前記プロセッサは、使用中のラベルが付されたデータ用チャネル以外のデータ用チャネルを用いて、次のデータのリード又はライトを行う請求項４に記載のメモリ装置の制御方法。
【請求項６】
前記使用中のラベルが付されたデータ用チャネルにおける基板間のデータ転送回数を次のデータのデータ転送回数と比較して、比較結果に応じて、使用中のラベルが付されたデータ用チャネルを用いてデータを伝送する請求項４、又は５に記載のメモリ装置の制御方法。
【請求項７】
積層された複数の基板と、
誘導結合器を用いて、前記複数の基板にクロック信号を順次伝送するクロック用チャネルと、
誘導結合器を用いて、前記複数の基板にデータを順次伝送するデータ用チャネルと、を備え、
それぞれの前記基板には、前記クロック用チャネルにおいて、前記クロック信号を反転する反転回路が設けられており、
それぞれの前記基板には、前記データ用チャネルにおいて、前記データを保持する保持回路が設けられており、
前記保持回路が、前記反転回路で反転されたクロック信号に同期して、前記データを出力する通信回路。
【請求項８】
積層方向に連続する第１基板、第２基板、第３基板、及び第４基板を１セットとして、積層された複数の基板と、
誘導結合器を用いて、前記複数の基板にデータを順次伝送する複数の誘導結合チャネルと、を備え、
１つの前記誘導結合チャネルは、１つの前記基板に形成された４つの前記誘導結合器を有しており、
積層方向と直交する平面視において、前記４つの誘導結合器が２×２のアレイに配置されており、
それぞれの前記基板において、前記誘導結合器が受信用誘導結合器、又は送信用誘導結合器に割り当てられており、
前記２×２のアレイにおける誘導結合器の４つの位置を第１位置、第２位置、第３位置、及び第４位置とし、
前記２×２のアレイにおいて、前記第１位置と前記第４位置とが対角に配置され、かつ、前記第２位置と前記第３位置とが対角に配置され、
前記第１基板において、前記送信用誘導結合器が前記第１位置に配置され、前記受信用誘導結合器が前記第２位置に配置され、
前記第２基板において、前記送信用誘導結合器が前記第４位置と前記第２位置に配置され、前記受信用誘導結合器が前記第１位置と前記第３位置に配置され、
前記第３基板において、前記送信用誘導結合器が前記第３位置に配置され、前記受信用誘導結合器が前記第４位置に配置され、
前記第４基板において、前記送信用誘導結合器が前記第２位置と前記第４位置に配置され、前記受信用誘導結合器が前記第１位置と第３位置に配置されている通信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は誘導結合器を用いて、データを送受信するメモリ装置、通信回路及びその制御方法に関する。
【背景技術】
【０００２】
本件出願の発明者は、誘導結合を用いて、データ伝送を行う電子回路を提案している（特許文献１、２）。特許文献１では、半導体集積回路チップや電子回路基板の配線によって、コイルを形成している。そして、コイルの誘導結合を用いて、積層されるチップや基板間でデータ伝送を行っている。
【０００３】
特許文献２には、複数の基板が積層された電子回路が開示されている。特許文献２では、送信元の基板と送信先の基板との間には、中継器が設けられている。中継器を用いることで、より遠くの基板までデータを転送することができる。
【０００４】
ＳＲＡＭ（Static Random Access Memory）、ＤＲＡＭ（Dynamic Random Access Memory,
又は、ＮＡＮＤフラッシュメモリなどのメモリチップを複数枚とプロセッサチップをパッケージ内に積層実装することがある。この場合、チップの配線により形成されるコイルの誘導結合を用いて、プロセッサチップとメモリチップとの間で、アドレス、データ、制御信号などが伝送される。さらに、特許文献２に記載の中継器を用いることで、より遠くのメモリチップへのデータの伝送が可能となる。さらに、特許文献２では、３組のコイルを使って１つの通信チャネルを構成する点が開示されている。
【０００５】
誘導結合器を用いて、メモリにデータを書き込む、またはメモリからデータを読み出す制御について説明する。以下、メモリに書き込まれる書き込みデータ、及びメモリから読み出される読み出しデータをまとめて、メモリデータと総称する。
【０００６】
メモリにメモリデータを書き込むライトアクセスの場合は、プロセッサからメモリへの下り伝送路（下りチャネル）だけを用いてメモリデータを伝送する。よって、ライトアクセスの直後にライトアクセスもしくはリードアクセスできる。
【０００７】
一方、メモリからメモリデータを読み出すリードアクセスの場合は、まず下りチャネルを用いてプロセッサからメモリへアドレスと制御信号を伝送する。メモリがアドレスと制御信号を受信すると、上りチャネルを用いてプロセッサへメモリデータと制御信号を伝送する。メモリデータのチャネルが上りと下りとで共通の場合がある。つまり、１つのデータ用双方向チャネルで、メモリデータのリードとライトの両方を行う場合がある。このような場合、リードアクセスの上りデータと次のライトアクセスの下りデータが衝突する可能性がある。
【０００８】
なお、実際にはリードの直後はまだデータがメモリアレイから読み出されていないのでライトデータと衝突することは無いが、やがて衝突する可能性が出るので、以下、単純化して議論する。リードアクセスの直後にライトアクセスはできない。一方、リードアクセスの直後にリードアクセスはできる。なぜならデータは上りチャネルを順次流れるからである。さらに、メモリデータの上りチャネルと下りチャネルが分離されている場合は、リードアクセスの直後にライトアクセスもできる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特許第４１３１５４４号
【特許文献２】特許第５６７１２００号
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかし、中継器を用いた転送が加わる場合は、遠くのメモリほど下りおよび上りのデータ転送の時間が長くなる。近くのメモリにアクセスした後に遠くのメモリにアクセスする場合は、上りチャネルでデータの衝突は起こり得ない。一方、遠くのメモリにアクセスした後に近くのメモリにアクセスする場合は、上りチャネルでデータの衝突が起こり得る。よって、リードアクセスの直後に次のリードアクセスができないことがある。例えば、リードアクセスに必要な時間が４メモリサイクルの場合、次にそのチャネルを使えるようになるまで３メモリサイクルの待機が必要になる。
【００１１】
以上、まとめると、ライトアクセスの直後にライトアクセスやリードアクセスできるが、リードアクセスの直後にライトアクセスできるためには、上りチャネルと下りチャネルが分離されている必要がある。また、リードアクセスの直後にリードアクセスできるためには、さらに転送回数が前回と等しいか多い場合に限られる。以上の制約のために、メモリをより多く積層すること、あるいは、メモリアクセスをより高速に行うことが困難であるといった課題がある。
【００１２】
本発明は、上記の課題に鑑みてなされたものであり、複数の基板を積層した構成であっても、データを適切に送受信することができるメモリ装置、通信回路、及びその制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本実施の形態に係るメモリ装置は、積層された複数のメモリ基板と、前記メモリ基板と積層され、所定のメモリサイクルで、前記メモリ基板のメモリに対してデータのリード、及びライトを行うプロセッサを備えたプロセッサ基板と、誘導結合器を用いて、前記プロセッサ基板から前記複数のメモリ基板にアドレスを順次伝送するアドレス用チャネルと、誘導結合器を用いて、前記リード及びライトを行うためのメモリデータを、前記プロセッサ基板と前記メモリ基板との間で順次伝送するデータ用チャネルと、を備え、前記プロセッサは、それぞれの前記データ用チャネルの使用状況を示すラベルを管理しており、前記プロセッサは、リードアクセスを行うメモリサイクルにおいて前記リードアクセスに用いられたデータ用チャネルのラベルを使用中とし、前記リードアクセスから所定回数のメモリサイクルだけ経過した後に前記ラベルを未使用とするものである。
【００１４】
上記のメモリ装置において、前記データ用チャネルが複数設けられており、前記プロセッサは、使用中のラベルが付されたデータ用チャネル以外のデータ用チャネルを用いて、次のデータのリード又はライトを行うようにしてもよい。
【００１５】
上記のメモリ装置において、前記プロセッサは、前記使用中のラベルが付されたデータ用チャネルにおける基板間のデータ転送回数を次のデータのデータ転送回数と比較し、比較結果に応じて、使用中のラベルが付されたデータ用チャネルを用いてデータを伝送するようにしてもよい
【００１６】
本実施の形態に係るメモリ装置の制御方法は、積層された複数のメモリ基板と、前記メモリ基板と積層され、所定のメモリサイクルで、前記メモリ基板のメモリに対してデータのリード、及びライトを行うプロセッサを備えたプロセッサ基板と、誘導結合器を用いて、前記プロセッサ基板から前記複数のメモリ基板にアドレスを順次伝送するアドレス用チャネルと、誘導結合器を用いて、前記リード及びライトを行うためのメモリデータを、前記プロセッサ基板と前記メモリ基板との間で順次伝送するデータ用チャネルと、を備えたメモリ装置の制御方法であって、前記プロセッサが、それぞれの前記データ用チャネルの使用状況を示すラベルを管理しており、リードアクセスを行うメモリサイクルにおいて前記リードアクセスに用いられたデータ用チャネルのラベルを使用中とするステップと、前記リードアクセスから所定回数のメモリサイクルだけ経過した後に前記ラベルを未使用とするステップとを備えたものである。
【００１７】
上記の制御方法において、前記データ用チャネルが複数設けられており、前記プロセッサは、使用中のラベルが付されたデータ用チャネル以外のデータ用チャネルを用いて、次のデータのリード又はライトを行うようにしてもよい。
【００１８】
上記の制御方法において、前記使用中のラベルが付されたデータ用チャネルにおける基板間のデータ転送回数を次のデータのデータ転送回数と比較して、比較結果に応じて、使用中のラベルが付されたデータ用チャネルを用いてデータを伝送するようにしてもよい。
【００１９】
本実施の形態に係る通信回路は、積層された複数の基板と、誘導結合器を用いて、前記複数の基板にクロック信号を順次伝送するクロック用チャネルと、誘導結合器を用いて、前記複数の基板にデータを順次伝送するデータ用チャネルと、を備え、それぞれの前記基板には、前記クロック用チャネルにおいて、前記クロック信号を反転する反転回路が設けられており、それぞれの前記基板には、前記データ用チャネルにおいて、前記データを保持する保持回路が設けられており、前記保持回路が、前記反転回路で反転されたクロック信号に同期して、前記データを出力するものである。
【００２０】
本実施の形態に係る通信回路は、積層方向に連続する第１基板、第２基板、第３基板、及び第４基板を１セットとして、積層された複数の基板と、誘導結合器を用いて、前記複数の基板にデータを順次伝送する複数の誘導結合チャネルと、を備え、１つの前記誘導結合チャネルは、１つの前記基板に形成された４つの前記誘導結合器を有しており、積層方向と直交する平面視において、前記４つの誘導結合器が２×２のアレイに配置されており、それぞれの前記基板において、前記誘導結合器が受信用誘導結合器、又は送信用誘導結合器に割り当てられており、前記２×２のアレイにおける誘導結合器の４つの位置を第１位置、第２位置、第３位置、及び第４位置とし、前記２×２のアレイにおいて、前記第１位置と前記第４位置とが対角に配置され、かつ、前記第２位置と前記第３位置とが対角に配置され、前記第１基板において、前記送信用誘導結合器が前記第１位置に配置され、前記受信用誘導結合器が前記第２位置に配置され、前記第２基板において、前記送信用誘導結合器が前記第４位置と前記第２位置に配置され、前記受信用誘導結合器が前記第１位置と前記第３位置に配置され、前記第３基板において、前記送信用誘導結合器が前記第３位置に配置され、前記受信用誘導結合器が前記第４位置に配置され、前記第４基板において、前記送信用誘導結合器が前記第２位置と前記第４位置に配置され、前記受信用誘導結合器が前記第１位置と第３位置に配置されているものである。
【発明の効果】
【００２１】
本実施形態によれば、複数のメモリ基板を積層した場合でも、適切にアクセスすることができるメモリ装置、通信回路、及びその制御方法を提供することができる。
【図面の簡単な説明】
【００２２】
【図１】本実施の形態に係る通信回路の全体構成を模式的に示す図である。
【図２】基板間のデータ通信を説明するための図である。
【図３】本実施の形態にかかるデータ通信でのアクセスサイクル数を示す表である。
【図４】本実施の形態において、１つのデータ用チャネルを用いた場合のアクセスサイクル数を示す表である。
【図５】変形例１にかかるデータ通信でのアクセスサイクル数を示す表である。
【図６】変形例２にかかるデータ通信でのアクセスサイクル数を示す表である。
【図７】実施の形態２にかかるデータ通信を説明するための図である。
【図８】実施の形態２でのデータ、及びクロック信号を示すタイミングチャートである。
【図９】実施の形態３にかかる通信回路の全体構成を示す斜視図である。
【図１０】下りチャネルにおけるコイルの割り当てを説明するための図である。
【図１１】上りチャネルにおけるコイルの割り当てを説明するための図である。
【図１２】下りチャネルにおけるデータ転送を説明するための図である。
【図１３】上りチャネルにおけるデータ転送を説明するための図である。
【図１４】比較例にかかる通信回路において、下りチャネルでのデータ転送を説明するための図である。
【図１５】比較例におけるコイルの割り当てを説明するための図である。
【発明を実施するための形態】
【００２３】
本実施の形態にかかる通信回路は、プロセッサを有する基板（以下、プロセッサ基板ともいう）と、メモリを有する基板（以下、メモリ基板ともいう）と、各基板上に形成された誘導結合器とを備えている。誘導結合器による誘導結合を用いて、プロセッサ基板とメモリ基板とがデータ通信を行うことで、メモリに対してデータのリード／ライトが行われる。具体的には、それぞれの誘導結合器が対向するように、基板を積層配置する。対向した誘導結合器が磁界結合（誘導結合）により結合している。電磁界結合を用いているため、非接触でデータを通信することができる。
【００２４】
誘導結合器が形成される基板は、特に限定されるものではなく、種々のものを用いることができる。例えば、基板は、プリント回路基板（ＰＣＢ）や、フレキシブルプリント回路基板（ＦＰＣ基板）等の絶縁基板であってもよく、シリコン基板などの半導体基板であってもよい。誘導結合器は、基板上の配線により構成される。例えば、シリコン基板などの半導体基板に誘導結合器を形成した場合、電子回路を１つの半導体チップとして構成することも可能である。
【００２５】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１を用いて、本実施の形態にかかる通信回路について説明する。図１は、通信回路１の全体構成を模式的に示す図である。通信回路１は、プロセッサ基板１０と、複数のメモリ基板１１を備えている。通信回路１は、複数のメモリ基板１１を有するメモリ装置となっている。メモリ基板１１の数は、例えば６４個となっている。もちろん、メモリ基板の数は特に限定されるものではない。
【００２６】
プロセッサ基板１０、及びメモリ基板１１は、それぞれ、半導体集積回路チップまたは電子回路基板等を備えている。プロセッサ基板１０、及びメモリ基板１１が積層される方向をＺ方向とし、プロセッサ基板１０、及びメモリ基板１１の主面に平行な面をＸＹ平面とする。
【００２７】
プロセッサ基板１０は、プロセッサ１００を備えている。プロセッサ基板１０として半導体基板を用いた場合、プロセッサ基板１０がプロセッサチップとして構成される。あるいは、プロセッサ基板１０としてプリント回路基板等を用いた場合、プロセッサ基板１０上にプロセッサチップが搭載される。
【００２８】
メモリ基板１１は、メモリ１１０を備えている。メモリ基板１１として半導体基板を用いた場合、メモリ基板１１がメモリチップとして構成される。あるいは、メモリ基板１１としてプリント回路基板等を用いた場合、メモリ基板１１上にメモリチップを搭載される。さらに、１つのメモリ基板１１に複数のメモリチップを搭載してもよい。メモリ１１０は、所定の容量を有するメモリ素子と、アドレスに応じて、メモリ素子に対してリード／ライトを行うメモリコントローラ等を備えている。
【００２９】
さらに、プロセッサ基板１０、及びメモリ基板１１には、それぞれ、基板間のデータ通信を行うための誘導結合器（コイル）が設けられている。図１には、プロセッサ基板１０に設けられたコイル、及び送受信回路が模式的に示されている。プロセッサ基板１０には、送信コイル１１１、送信回路１１２、受信回路１１３、及び受信コイル１１４が設けられている。誘導結合器である送信コイル１１１、受信コイル１１４は、それぞれ基板上に設けられた配線により形成されている。つまり、多層配線プロセスによって、基板上に配線を１回以上巻くことで、送信コイル１１１、及び受信コイル１１４が形成される。送信コイル１１１、及び受信コイル１１４は、同軸に配置される。
【００３０】
送信コイル１１１，受信コイル１１４は、通信に適した巻き数、大きさ、線幅で形成されている。一般に、送信コイル１１１は、受信コイル１１４よりも小さくなっている。送信コイル１１１には、送信回路１１２が接続されている。送信回路１１２は、送信データに応じて、送信コイル１１１に電流を供給する。受信コイル１１４には、受信回路１１３が接続されている。受信回路１１３は受信コイル１１４が受信したデータを復元する。
【００３１】
なお、メモリ基板１１についても同様に送信コイル、受信コイル、送信回路、受信回路が設けられている。そして、メモリ基板１１のコイルがＸＹ平面視（以下、単に平面視とする）において重複するように配置されている。これにより、異なる基板のコイルが誘導結合する。そして、誘導結合により、一つの基板から他の一つに基板にデータが送信される。なお、図１では、送信コイルと受信コイルが同軸に配置されている構成を示しているが、特許文献１などに示すように、１つのコイルで送信と受信とを兼用する構成であってもよい。あるいは、送信コイルと受信コイルが重ならないように配置されている構成であってもよい。
【００３２】
ここで通信回路１は、複数の誘導結合器群２を備えている。上記のように、プロセッサ基板１０、及びメモリ基板１１のそれぞれには、複数の送信コイルと、複数の受信コイルが設けられている。誘導結合器群２に含まれる複数のコイルは、互いに重複するように配置されることで、伝送路（チャネル）が形成される。チャネルに設けられた複数の誘電結合器によって、データが順次伝送されていく。また、複数の誘導結合器群２同士は、平面視において、それぞれ異なる位置に配置されている。つまり、誘導結合器群２のコイルは、隣の誘導結合器群２のコイルと干渉しない距離を隔てて、配置されている。
【００３３】
通信回路１は複数のチャネルを備えている。図２を用いて、通信回路１におけるチャネルについて説明する。図２では、通信回路１が、ｎ個（ｎは２以上の整数）のメモリ基板１１を備えており、プロセッサ基板１０側から順に、メモリ基板１１−１、１１−２、・・・、１１−ｎとして示している。メモリ基板１１−１がプロセッサ基板１０に最も近い基板であり、メモリ基板１１−ｎがプロセッサ基板１０から最も遠い基板である。メモリ基板１１−１、１１−２、・・・、１１−ｎのメモリをそれぞれメモリ１、メモリ２、・・・、メモリｎとして示している。
【００３４】
通信回路１は、１つのアドレス用チャネルＡと、ｍ個（ｍは１以上の整数）のデータ用チャネルＤ１、・・・Ｄｍとを備えている。図２では、アドレス用チャネルＡにおいて、プロセッサ基板１０とメモリ基板１１−１との誘導結合を結合Ａ.１とし、メモリ基板１１−１とメモリ基板１１−２との誘導結合を結合Ａ．２等と示す。データ用チャネルＤ１において、プロセッサ基板１０とメモリ基板１１−１との誘導結合を結合Ｄ１.１とし、メモリ基板１１−１とメモリ基板１１−２との誘導結合を結合Ｄ１．２等と示す。同様に、データ用チャネルＤｍにおいて、プロセッサ基板１０とメモリ基板１１−１との誘導結合を結合Ｄｍ.１とし、メモリ基板１１−１とメモリ基板１１−２との誘導結合を結合Ｄｍ．２等と示す。
【００３５】
アドレス用チャネルＡは、プロセッサ基板１０からメモリ基板１１−ｎに向かう下り方向のみの単方向チャネルとなっている。アドレス用チャネルＡを介して、アドレスが伝送される。アドレスは、リード又はライトを行うメモリ基板、及びそのメモリ基板のメモリアドレスを指定する。また、アドレス用チャネルＡは制御信号を伝送してもよい。制御信号は、例えば，タイミングを調整するためのクロック信号や、リードとライトとを識別する信号を含んでいてもよい。
【００３６】
データ用チャネルＤ１〜Ｄｍは、プロセッサ基板１０からメモリ基板１１−ｎに向かう下り方向と、メモリ基板１１−ｎからプロセッサ基板１０に向かう上り方向とを有する双方向チャネルである。データ用チャネルＤ１〜Ｄｍを介して、メモリデータが伝送される。なお、メモリデータはメモリ１１０に書き込まれるライトデータ（書き込みデータともいう）、又はメモリ１１０から読み出されるリードデータ（読み出しデータともいう）である。
【００３７】
プロセッサ基板１０がメモリ１１０にデータを書き込む場合、プロセッサ基板１０は、アドレス用チャネルＡを用いて、メモリ基板１１に書き込みアドレスを伝送する。書き込みアドレス（以下、単にアドレスともいう）は、メモリ基板１１−１〜メモリ基板１１−ｎのうち、データを書き込む１つのメモリ基板１１を指定するとともに、そのメモリ基板１１のメモリ１１０のセル等を指定する。アドレスは、アドレス用チャネルを通じて、メモリ基板１１−１からメモリ基板１１−ｎに順次伝送されていく。また、プロセッサ基板１０は、データ用チャネルＤ１〜Ｄｍを用いて、ライトデータをメモリ基板１１に送信する。ライトデータは、１つのデータ用チャネル（例えば、Ｄ１）を通じて、メモリ基板１１−１から下り方向に順次伝送されていく。ライトアドレスに対応するメモリ基板１１が、ライトデータを受信すると、メモリ１１０が指定されたメモリアドレスにライトデータを書き込む。
【００３８】
プロセッサ基板１０がメモリ１１０からデータを読み出す場合、プロセッサ基板１０は、アドレス用チャネルＡを用いて、メモリ基板１１に読み出しアドレスを伝送する。読み出しアドレス（以下、単にアドレスともいう）は、メモリ基板１１−１〜メモリ基板１１−ｎのうち、データを読み出す１つのメモリ基板１１を指定するとともに、そのメモリ基板１１のメモリ１１０のセル等を指定している。アドレスは、アドレス用チャネルＡを通じて、プロセッサ基板１０からメモリ基板１１−ｎに順次伝送されていく。読み出しアドレスに対応するメモリ基板１１が、アドレスを受信すると、メモリ基板１１は、アドレスに対応するデータをメモリから読み出す。そして、メモリ基板１１は、データ用チャネルＤ１、・・・Ｄｍを用いて、リードデータをプロセッサ基板１０に送信する。リードデータは、１つのデータ用チャネル（例えば、Ｄ１）を通じて、メモリ基板１１から上り方向に順次伝送されていく。そして、プロセッサ基板１０がリードデータを受信する。
【００３９】
ｍ個のデータ用チャネルＤ１〜Ｄｍの中で、空いているデータ用チャネルを用いてメモリデータが伝送される。そのため、プロセッサ基板１０は、データ用チャネルＤ１〜Ｄｍの使用状態を示すラベル１０１を備えている。プロセッサ１００は、それぞれのデータ用チャネルＤ１〜Ｄｍの使用状況を示すラベル１０１を管理する。ラベル１０１は、例えば、レジスタなどであり、各データ用チャネルが使用中であるか否かを示す値を記憶する。
【００４０】
具体的には、プロセッサ基板１０は、ｍ個のデータ用チャネルＤ１〜Ｄｍの優先順位をＤ１から降順として、使用する。つまり、データ用チャネルＤ１が最も優先順位が高いチャネルとなり、データ用チャネルＤｍが最も優先順位が低いチャネルとなる。プロセッサ基板１０は、ラベル１０１を参照して、使用するデータ用チャネルを決定する。つまり、プロセッサ基板１０は、ｍ個のデータ用チャネルＤ１〜Ｄｍの中で、使用中ではない１つのデータ用チャネルを選択する。
【００４１】
プロセッサ１００は、使用したデータ用チャネルのラベル１０１を使用中に付け替える。さらに、データのアクセスが完了したら、プロセッサ１００は、そのデータ用チャネルのラベル１０１を未使用に付け替える。例えば、ライトアクセスの場合、データを送信し終えたら、プロセッサ１００は、ラベル１０１を未使用に書き換える。リードアクセスの場合、メモリ基板１１からのデータを受信し終えたら、プロセッサ１００は、ラベル１０１を未使用に書き換える。
【００４２】
ここで、メモリ１１０がＳＲＡＭであり、その動作周波数が３００ＭＨｚであるとする。また、誘導結合群２のシリアル伝送周波数（伝送クロック）が３．６ＧＨｚ（つまりＳＲＡＭの１２倍高速）であり、１つのコイルで８枚のチップにデータ伝送ができるとする。リードには３メモリサイクル余りが必要になる。さらに、中継器を用いたリピート転送には、後述するように、毎回０．５伝送サイクル余りが追加で必要になると想定する。
【００４３】
つまり、６４枚先のチップをアクセスする場合は、片道７回のリピート転送で３．５伝送サイクル余りの遅延が加わり、往復で７伝送サイクル余りの遅延が加わる。その結果リードアクセスに必要な時間は、４メモリサイクルになる。
【００４４】
ｍ＝２の場合で説明する。すなわち、通信回路１が、１つのアドレス用チャネルＡと２つのデータ用チャネルＤ１，Ｄ２を備えている場合について説明する。また、データ用チャネルＤ１を優先として、空いているデータ用チャネルを用いてメモリをアクセスする。以下、ラベル１０１の管理について説明する。
【００４５】
まず、プロセッサ１００は、アクセスに使用するデータ用チャネルに使用中のラベル１０１を付ける。そして、アクセスが完了したら、プロセッサ１００は、未使用のラベル１０１に付け替える。すなわち、ライトアクセスの場合はデータを送信し終えたら、プロセッサ１００がラベル１０１の値を書き換える。リードアクセスの場合はデータを受信し終えたら、プロセッサ１００は、ラベル１０１の値を書き換える。つまり、リードアクセスで使用されたデータ用チャネルは、４メモリサイクルの間、使用中となる。一方、ライトアクセスで使用されたデータ用チャネルは、次のメモリサイクルで使用可能となる。そして、アクセスが終了したら、プロセッサ１００は、ラベル１０１を未使用の値に戻す。
【００４６】
以下、パターン１〜６でのデータ用チャネルの使用状況を図３に示す。以下、ライトアクセスをＷ、リードアクセスをＲとする。さらに、ライトアクセスＷの後の数字は、何回目のライトアクセスかであるかを示す値である。アクセスパターンにおけるリードアクセスＲの後の数字は、何回目のリードアクセスかであるかを示す値である。図３において、ｗ／Ｄ１はデータ用チャネルＤ１を用いたアクセスである、ｗ／Ｄ２はデータ用チャネルＤ２を用いたアクセスを示す。プロセッサ１００は、メモリサイクル毎に、リードアクセス又はライトアクセスを試みる。そして、プロセッサ１００は、ラベル１０１に応じて、使用するデータ用チャネルを決定する。
【００４７】
パターン１：［Ｒ１］−［Ｒ２］
１回目のメモリサイクルにおいて、リードアクセス［Ｒ１］でデータ用チャネルＤ１が用いられる。これにより、データ用チャネルＤ１が使用中となるため、２回目のリードアクセス［Ｒ２］ではデータ用チャネルＤ２が用いられる。
【００４８】
パターン２：［Ｒ１］−［Ｒ２］−［Ｗ１］
パターン１で示したように、１回目のリードアクセス［Ｒ１］でデータ用チャネルＤ１が使用中となり、２回目のリードアクセス［Ｒ２］でデータ用チャネルＤ２が使用中となる。１回のリードアクセスでは、４メモリサイクルだけ、データ用チャネルが使用中となる。したがって、３メモリサイクル目と４メモリサイクル目では、２つのデータ用チャネルＤ１、Ｄ２が使用中となっている。よって、プロセッサ１００は、アクセスを待機する。４サイクル目が終了すると、データ用チャネルＤ１が未使用となるため、５メモリサイクル目において、ライトアクセス［Ｗ１］でデータ用チャネルＤ１が用いられる。
【００４９】
パターン３：［Ｒ１］−［Ｗ１］−［Ｒ２］
１回目のメモリサイクルにおいて、リードアクセス［Ｒ１］でデータ用チャネルＤ１が用いられる。これにより、データ用チャネルＤ１が使用中となるため、１回目のライトアクセス［Ｗ１］ではデータ用チャネルＤ２が用いられる。ライトアクセスで使用されたデータ用チャネルＤ２は、次のメモリサイクルで使用可能であるため、２回目のリードアクセス［Ｒ２］ではデータ用チャネルＤ２が用いられる。
【００５０】
パターン４：［Ｒ１］−［Ｒ２］−［Ｒ３］
パターン２と同様に、３メモリサイクル目と４メモリサイクル目では、２つのデータ用チャネルＤ１，Ｄ２が使用中となっている。よって、プロセッサ１００は、アクセスを待機する。そして、５メモリサイクル目において、リードアクセス［Ｒ３］でデータ用チャネルＤ１が用いられる。
【００５１】
パターン５：［Ｒ１］−［Ｗ１］−［Ｒ２］−［Ｗ２］
３メモリサイクル目までは、パターン３と同じである。４メモリサイクル目では、２つのデータ用チャネルＤ１，Ｄ２が使用中となっている。よって、プロセッサ１００は、アクセスを待機する。そして、５メモリサイクル目において、ライトアクセス［Ｗ２］でデータ用チャネルＤ１が用いられる。
【００５２】
パターン６：［Ｗ１］−［Ｒ１］−［Ｗ２］−［Ｒ２］
１メモリサイクル目において、ライトアクセス［Ｗ１］でデータ用チャネルＤ１が使用される。２メモリサイクル目では、リードアクセス［Ｒ１］でデータ用チャネルＤ１が使用される。これにより、データ用チャネルＤ１が５メモリサイクル目まで使用中となる。３メモリサイクル目では、ライトアクセス［Ｗ２］でデータ用チャネルＤ２が使用される。４メモリサイクル目では、リードアクセス［Ｒ２］でデータ用チャネルＤ２が使用される。
【００５３】
次に、本実施の形態において、１つのデータ用チャネルを用いた場合のデータ用チャネルの使用状況について、図４を用いて説明する。図４は、データ用チャネルの使用状況を示す表である。図４においても、データ用チャネルがリードアクセスで使用されると、当該リードアクセスのメモリサイクルを含めて４メモリサイクルだけ、データ用チャネルＤ１に使用中のラベルが付される。また、図４の表において、データ用チャネルＤ１を使用したアクセスを、ｗ／Ｄとして示す。
【００５４】
パターン１：［Ｒ１］−［Ｒ２］
１回目のメモリサイクルにおいて、リードアクセス［Ｒ１］でデータ用チャネルＤ１が用いられる。これにより、データ用チャネルＤ１が使用中となるため、２回目〜４回目のメモリサイクルでは、プロセッサ１００がアクセスを待機する。そして、５メモリサイクル目において、リードアクセス［Ｒ２］ではデータ用チャネルＤ２が用いられる。
【００５５】
パターン２：［Ｒ１］−［Ｒ２］−［Ｗ１］
パターン１で示したように、１メモリサイクル目において、データ用チャネルＤ１がリードアクセス［Ｒ１］に使用され、５メモリサイクル目において、データ用チャネルＤ１がリードアクセス［Ｒ２］に使用される。これにより、データ用チャネルＤ１が使用中となり、６回目〜８回目のメモリサイクルでは、プロセッサ１００がアクセスを待機する。９メモリサイクル目で、ライトアクセス［Ｗ１］ではデータ用チャネルＤ１が用いられる。
【００５６】
パターン３：［Ｒ１］−［Ｗ１］−［Ｒ２］
１回目のメモリサイクルにおいて、リードアクセス［Ｒ１］でデータ用チャネルＤ１が用いられる。これにより、データ用チャネルＤ１が使用中となるため、２回目〜４回目のメモリサイクルでは、プロセッサ１００がアクセスを待機する。そして、５メモリサイクル目において、ライトアクセス［Ｗ１］ではデータ用チャネルＤ１が用いられる。６メモリサイクル目では、２回目のリードアクセス［Ｒ２］ではデータ用チャネルＤ２が用いられる。
【００５７】
パターン４：［Ｒ１］−［Ｒ２］−［Ｒ３］
パターン２と同様に、１メモリサイクル目において、データ用チャネルＤ１がリードアクセス［Ｒ１］に使用され、５メモリサイクル目において、データ用チャネルＤ１がリードアクセス［Ｒ２］に使用される。６回目〜８回目のメモリサイクルでは、プロセッサ１００がアクセスを待機する。９メモリサイクル目で、リードアクセス［Ｒ３］ではデータ用チャネルＤ１が用いられる。
【００５８】
パターン５：［Ｒ１］−［Ｗ１］−［Ｒ２］−［Ｗ２］
６メモリサイクル目までは、パターン３と同じである。６メモリサイクル目において、データ用チャネルＤ１がリードアクセス［Ｒ２］に使用される。よって、７〜９メモリサイクル目では、プロセッサ１００は、アクセスを待機する。そして、１０メモリサイクル目において、ライトアクセス［Ｗ２］でデータ用チャネルＤ１が用いられる。
【００５９】
パターン６：［Ｗ１］−［Ｒ１］−［Ｗ２］−［Ｒ２］
１メモリサイクル目において、ライトアクセス［Ｗ１］でデータ用チャネルＤ１が使用される。２メモリサイクル目では、リードアクセス［Ｒ１］でデータ用チャネルＤ１が使用される。これにより、データ用チャネルＤ１が５メモリサイクル目まで使用中となる。３〜５メモリサイクル目において、プロセッサ１００がアクセスを待機する。６メモリサイクル目において、データ用チャネルＤ１がライトアクセス［Ｗ２］に使用される。７メモリサイクル目において、リードアクセス［Ｒ２］でデータ用チャネルＤ１が使用される。
【００６０】
このようにして、リードアクセスとライトアクセスが実施される。リードアクセスに用いられた場合、ラベル１０１が使用中となるため、上りチャネルにおけるデータの衝突を回避することができる。複数の基板を積層した構成であっても、データを適切に送受信することができる。
【００６１】
プロセッサ１００は、データ用チャネルの使用状況を示すラベル１０１を管理している。プロセッサ１００は、リードアクセスを行うメモリサイクルにおいて当該リードアクセスに用いられたデータ用チャネルのラベルを使用中とする。そして、プロセッサ１００は、リードアクセスに用いられたデータ用チャネルのラベルを当該リードアクセスから所定回数のメモリサイクルだけ経過した後に未使用に戻す。つまり、プロセッサ１００は、リードアクセスから所定のメモリサイクル回数分の時間経過すれば、当該データ用チャネルのラベル１０１を未使用に付け替える。このようにすることで、プロセッサ１００が、データ用チャネルの使用状況を容易に管理することができ、データの衝突を回避することができる。より待機回数を減らすことができ、高速なメモリアクセスが可能となる。
【００６２】
さらに、図３のように、複数のデータ用チャネルを設けることで、待機するメモリサイクルを減少することができる。これにより、通信回路１が高速にデータ伝送を行うことができる。よって、高速な書き込み、及び読み出しを行うことができる。
【００６３】
なお、図３では、２つのデータ用チャネルを用いた例について説明し、図４では、１つのデータ用チャネルを用いた例について説明したが、データ用チャネルの数は３以上であってもよい。さらに、リードアクセスが行われたデータ用チャネルについて、使用中のラベルを付ける期間を４メモリサイクルとしたが、使用中のラベルを付ける期間は、転送回数などに応じて、適宜変更することができる。つまり、メモリ基板１１の積層枚数が多くなるほど、使用中のラベルを付ける期間を長くすればよい。
【００６４】
変形例１
変形例１では、プロセッサ１００が、データの転送回数に基づいて、使用するデータ用チャネルを決定している。なお、通信回路１の基本的な構成、及び動作については、実施の形態１と同様であるため説明を省略する。
【００６５】
具体的には、リードアクセスの場合、プロセッサ１００が、データの転送回数をラベル１０１に書き込んでいる。そして、プロセッサ１００が、前回のリードアクセス先と今回のリードアクセス先の転送回数を比較して、比較結果に応じて、使用するデータ用チャネルを決定している。プロセッサ１００は、今回のリードアクセス先の転送回数が、前回のリードアクセス先の転送回数以上である場合、そのデータ用チャネルを用いて、リードアクセスを行っている。つまり、使用中のラベルが付されたデータ用チャネルが、次のリードアクセスに用いられる。
【００６６】
つまり、今回のリードアクセスのアドレスに対応するメモリ基板１１が、前回のリードアクセスのアドレスに対応するメモリ基板１１と同じ場合、あるいは、前回のリードアクセスのアドレスに対応するメモリ基板１１よりもプロセッサ基板１０から遠い場合には、プロセッサ１００は、使用中のデータ用チャネルを使用する。これらの場合、今回のリードアクセスで読み出されたリードデータが、前回のリードアクセスで読み出されたリードデータよりも遅れて、データ用チャネルを伝送する。よって、同じデータ用チャネルを用いた場合でもデータが衝突することがない。
【００６７】
プロセッサ１００は、今回のリードアクセス先の転送回数が、前回のリードアクセス先の転送回数未満である場合、その使用中のデータ用チャネル以外のデータ用チャネルを用いて、リードアクセスを行っている。この場合、今回のリードアクセスで読み出されたリードデータが、前回のリードアクセスで読み出されたリードデータと衝突するおそれがある。よって、今回のリードアクセスでは、前回のデータ用チャネルと別のデータ用チャネルが用いられる。
【００６８】
変形例１について、図５を用いて説明する。図５は、変形例１にかかるデータ通信において、データ用チャネルの使用状況を示す表である。図５は、２つのデータ用チャネルＤ１，Ｄ２を用いて、パターン１〜６のアクセスを行う例を示している。パターン１〜６は、図３、図４と同じである。
【００６９】
図３と、図５を比較すると、パターン２、４、５で待機回数が減っている。パターン１、３，６は、図３と同様であるため、説明を省略し、パターン２、４、５について説明する。
【００７０】
パターン２：［Ｒ１］−［Ｒ２］−［Ｗ１］
１回目のメモリサイクルにおいて、リードアクセス［Ｒ１］でデータ用チャネルＤ１が用いられる。これにより、データ用チャネルＤ１が使用中となる。ここで、リードアクセス［Ｒ２］の転送回数が、リードアクセス［Ｒ１］の転送回数以上となっている。この場合、同じデータ用チャネルＤ１を用いたとしても、リードアクセス［Ｒ２］のデータ、リードアクセス［Ｒ１］のデータが衝突することがない。つまり、リードアクセス［Ｒ２］のデータは、必ず、リードアクセス［Ｒ１］のデータから遅れて、伝送されることになる。
【００７１】
従って、プロセッサ１００は、２回目のリードアクセス［Ｒ２］で、データ用チャネルＤ１を用いることができる。つまり、連続する２回のリードアクセス［Ｒ１］、［Ｒ２］が同じデータ用チャネルＤ１を用いて実施される。３メモリサイクル目では、データ用チャネルＤ２が未使用であるため、ライトアクセス［Ｗ１］に用いられる。このようにすることで、図３の場合よりもさらに待機回数を減らすことができる。
【００７２】
パターン４：［Ｒ１］−［Ｒ２］−［Ｒ３］
パターン４では、リードアクセス［Ｒ２］の転送回数が、リードアクセス［Ｒ１］の転送回数未満となっている。よって、２メモリサイクル目において、リードアクセス［Ｒ２］に、データ用チャネルＤ２が用いられる。リードアクセス［Ｒ３］の転送回数が、リードアクセス［Ｒ１］の転送回数以上となっている。よって、３メモリサイクル目では、リードアクセス［Ｒ３］に、使用中のラベルが付されているデータ用チャネルＤ１が用いられる。これにより、待機回数を減らすことができる。
【００７３】
パターン５：［Ｒ１］−［Ｗ１］−［Ｒ２］−［Ｗ２］
２メモリサイクル目までは、図３と同じである。３メモリサイクル目において、リードアクセス［Ｒ２］の転送回数が、リードアクセス［Ｒ１］の転送回数以上となっている。プロセッサ１００は、２回目のリードアクセス［Ｒ２］で、データ用チャネルＤ１を用いることができる。４メモリサイクル目では、データ用チャネルＤ２が未使用であるため、ライトアクセス［Ｗ２］に用いられる。このようにすることで、さらに待機回数を減らすことができる。
【００７４】
このように、変形例１では、転送回数の条件を優先して、プロセッサ１００が使用するデータ用チャネルを決定している。つまり、プロセッサ１００は、他に未使用のデータ用チャネルがある場合であっても、転送回数の比較を行っている。そして、プロセッサ１００は、今回のリードアクセス先の転送回数が、前回のリードアクセス先の転送回数以上である場合、使用中ラベルが付されているデータ用チャネルを用いて、リードアクセスを行っている。このようにすることで、より待機回数を減らすことができ、高速なメモリアクセスが可能となる。また、変形例１においてもデータ用チャネルの数は特に限定されるものではない。例えば、データ用チャネルの数を１としてもよく、３以上としてもよい。
【００７５】
変形例２．
変形例１では、転送回数の条件を優先して、プロセッサ１００が使用するデータ用チャネルを決定していたが、変形例２では、全てのデータ用チャネルに使用中ラベルが付されている場合のみ、プロセッサ１００が転送回数を比較している。
【００７６】
変形例２について、図６を用いて説明する。図６は、変形例２にかかるデータ通信において、データ用チャネルの使用状況を示す表である。図６は、２つのデータ用チャネルＤ１，Ｄ２を用いて、パターン１〜６のアクセスを行う例を示している。パターン１〜６は、図３〜図５と同じである。
【００７７】
図３と図６とを比較すると、パターン４の場合に、待機回数を減少することができる。パターン１〜３、５、６は、図３と同様であるため、説明を省略し、パターン４について説明する。
【００７８】
パターン４：［Ｒ１］−［Ｒ２］−［Ｒ３］
２メモリサイクルまでは、図３と同様になっている。リードアクセス［Ｒ３］の転送回数が、リードアクセス［Ｒ１］の転送回数以上となっている。よって、３メモリサイクル目において、リードアクセス［Ｒ３］に、データ用チャネルＤ１が用いられる。これにより、待機回数を減らすことができる。
【００７９】
実施の形態１，及びその変形例１，２に示したように、プロセッサ１００は、データ用チャネルの使用状況を示すラベル１０１を備えている。そして、データ用チャネル使用状況に応じて、プロセッサ１００がラベル１０１を書き換えている。例えば、ラベル１０１には、使用中又は未使用である値が書き込まれる。または、ラベル１０１には、変形例１、又は２に示すように、転送回数を示す値が書き込まれる。そして、所定のメモリサイクルが経過したら、プロセッサ１００がラベル１０１を未使用に書き換える。
【００８０】
このようにすることで、メモリ基板１１からプロセッサ基板１０に向かう上りチャネルにおけるデータの衝突を回避することができる。よって、誘導結合器を用いたメモリ装置において、複数の基板間のデータの送受信を適切に行うことができる。この結果、データ用チャネルの待機時間を少なくすることができ、より高速なメモリアクセスが可能となる。より多くのメモリ基板１１を積層することができ、大容量化が可能となる。よって、より高性能なメモリ装置を実現することができる。また、変形例２においてもデータ用チャネルの数は特に限定されるものではない。例えば、データ用チャネルの数を１としてもよく、３以上としてもよい。
【００８１】
実施の形態２.
実施の形態２では、転送のタイミング設計について説明する。転送距離が短いため、本実施の形態では、データのシリアル転送のタイミングクロックをデータと併走させるソース同期クロック方式を採用している。温度、電圧、プロセスのばらつきが原因で回路の遅延時間が±２０％程度ばらつく。したがって、単純に転送を重ねると、遅延時間のばらつきが累積する。この結果、データとクロックの位相関係を決めることができなくなる。
【００８２】
そこで、本実施の形態２では、各基板において、クロック信号を反転させている。図７を用いて、本実施の形態にかかるクロックの同期方法について説明する。図７では、３つのメモリ基板１１−１〜１１−３における回路を模式的に示している。また、基板１１−１から基板１１−２への転送を転送１、基板１１−２から基板１１−３への転送を転送２などとする。
【００８３】
図７において、クロック用の伝送経路をクロック用チャネルＣとしている。クロック周波数は、上記と同様に３．６ＧＨｚとなっている。なお、図７では、１つのデータ用チャネルＤ１のみが示されているが、図３等に示したように、２以上のデータ用チャネルが設けられていてもよい。
【００８４】
メモリ基板１１−１は、データ受信器２０１、データ送信器２０２、ＦＦ（フリップフロップ）回路２０４、Ｓ／Ｐ（シリアル・パラレル）変換器２０３、クロック受信器２１１、反転回路２１３、及びクロック送信器２１２を備えている。メモリ基板１１−２、及びメモリ基板１１−３も、メモリ基板１１−１と同様の回路構成となっている。
【００８５】
クロック受信器２１１は、図１で示した受信コイル１１４及び受信回路１１３を備えている。クロック送信器２１２は、図１で示した送信コイル１１１及び送信回路１１２を備えている。よって、隣接するメモリ基板１１間において、クロック用チャネルＣを通じて、クロック信号を転送することができる。例えば、メモリ基板１１−１のクロック送信器２１２が、クロック信号をメモリ基板１１−２のクロック受信器２１１に送信する。なお、クロック信号は、例えば、プロセッサ１０１で生成されている。
【００８６】
さらに、クロック用チャネルＣにおいて、クロック受信器２１１とクロック送信器２１２との間に、反転回路２１３が配置されている。反転回路２１３はクロック信号を反転するインバータ回路である。よって、基板間の転送毎に、クロック信号が反転する。
【００８７】
データ受信器２０１は、図１で示した受信コイル１１４及び受信回路１１３を備えている。データ送信器２０２は、図１で示した送信コイル１１１及び送信回路１１２を備えている。よって、隣接するメモリ基板１１間において、データ用チャネルＤ１を通じて、メモリデータを転送することができる。例えば、メモリ基板１１−１のデータ送信器２０２が、メモリデータをメモリ基板１１−２のデータ受信器２０１に送信する。
【００８８】
データ受信器２０１が受信したメモリデータは、Ｓ／Ｐ変換器２０３に入力される。Ｓ／Ｐ変換器２０３はシリアル・パラレル変換を行う。例えば、Ｓ／Ｐ変換器２０３は、シフトレジスタなどを備えている。Ｓ／Ｐ変換器２０３はシリアル伝送されたメモリデータを順次保持していき、パラレルデータに変換する。Ｓ／Ｐ変換器２０３は、パラレルデータをＳＲＡＭに出力する。メモリデータが、ＳＲＡＭに書き込まれる。Ｓ／Ｐ変換器２０３には、反転回路２１３からのクロック信号が、アンプを介して、入力されている。Ｓ／Ｐ変換器２０３は、クロック信号に同期して、シリアル・パラレル変換を行う。
【００８９】
さらに、データ用チャネルＤ１において、データ受信器２０１とデータ送信器２０２との間に、ＦＦ回路２０４が配置されている。ＦＦ回路２０４は、メモリデータを保持する保持回路である。ＦＦ回路２０４には、反転回路２１３からのクロック信号が、アンプを介して、入力されている。ＦＦ回路２０４は、クロック信号に基づいて、動作する。つまり、クロック信号に同期して、ＦＦ回路２０４はメモリデータを出力する。したがって、ＦＦ回路２０４に反転したクロック信号を入力することで、半クロック周期分だけ、メモリデータを待たせることができる。
【００９０】
図８は、クロック信号とメモリデータの波形を示す。なお、メモリ基板１１−１において、ＦＦ回路２０４に入力されるクロック信号をＣ１とし、メモリデータをＤＤ１とする。メモリ基板１１−２において、ＦＦ回路２０４に入力されるクロック信号をＣ２とし、メモリデータをＤＤ２とする。メモリ基板１１−３において、ＦＦ回路２０４に入力されるクロック信号をＣ３とし、メモリデータをＤＤ３とする。
【００９１】
なお、クロック信号Ｃ１〜Ｃ３は、反転回路２１３で反転された後のクロック信号である。クロック信号は、３．６ＧＨｚであるため、１周期が約２７８ｐｓとなる。図８では、クロック信号Ｃ１の立ち上がりエッジを０ｐｓとしているため、クロック信号の立ち下がりエッジが１３９ｐｓとなっている。
【００９２】
ここで、基板間の転送において、クロック信号に６０ｐｓの遅延があり、さらにこの遅延には、±２０％のばらつきがあるとする。同様に、基板間の転送において、メモリデータに７５ｐｓの遅延があり、さらにこの遅延には±２０％のばらつきがあるとする。メモリデータの遅延量は，クロック信号よりも大きくなっている。本実施の形態では、転送毎に、クロック信号を反転している。そして、データ用チャネルＤ１では、ＦＦ回路２０４がクロック信号に同期して、メモリデータを出力している。これにより、データ用チャネルＤ１では、半クロック周期分だけ、メモリデータを待たせることができる。よって、遅延時間のばらつきが転送毎に蓄積されていくのを防ぐことができる。
【００９３】
実施の形態３.
本実施の形態では、各チャネルにおける誘導結合器（コイル）の配置が特徴の一つとなっている。まず、通信回路１の全体構成について説明する。図９は、実施の形態３にかかる通信回路の全体構成を示す斜視図である。実施の形態１と同様に、通信回路１は、プロセッサ基板１０と、ｎ個のメモリ基板１１−１〜１１−ｎとを備えている。なお、図９において、基板の積層方向をＺ方向とし、積層方向と直交する方向をＸ方向、Ｙ方向とする。Ｘ方向及びＹ方向は、矩形状の基板の端辺と平行な方向である。
【００９４】
通信回路１は、複数のチャネルｃｈ１〜ｃｈｍを備えている。チャネルｃｈ１〜ｃｈｍのそれぞれは複数の誘導結合器（コイル）を備えた誘導結合チャネルである。チャネルｃｈ１〜ｃｈｍは、Ｘ方向に並んで配置されている。例えば、チャネルｃｈ１の＋Ｘ側には、チャネルｃｈ２が配置されている。本実施の形態では、説明の簡略化のため、アドレス用チャネル、及びクロック用チャネル等については、省略している。以下の説明では、プロセッサ基板１０とメモリ基板１１−１〜１１−ｎをまとめて基板として、各基板におけるコイルの配置について説明する。
【００９５】
本実施の形態では、チャネルｃｈ１〜ｃｈｍのそれぞれは、各基板に設けられた４つのコイルを含んでいる。従って、１つの基板には、チャネル数の４倍のコイルが設けられている。また、１つのチャネルは、基板数の４倍のコイルで構成されている。１つのチャネルは、受信コイル、及び送信コイルを含んでいる。本実施の形態では、受信コイルと送信コイルとが同軸に配置されていない。
【００９６】
図９には、チャネルｃｈ１の２つのコイルが模式的に示されている。基板上には、送信コイル１１１、送信回路１１２、受信回路１１３、及び受信コイル１１４が設けられている。誘導結合器である送信コイル１１１、受信コイル１１４は、それぞれ基板１１上に設けられた配線により形成されている。つまり、多層配線プロセスによって、基板１１上に配線を１回以上巻くことで、送信コイル１１１、及び受信コイル１１４が形成される。
【００９７】
送信コイル１１１と受信コイル１１４とが、干渉しない程度に離れて配置されている。受信コイル１１４は、隣の基板の送信コイルと誘導結合されている。よって、受信コイル１１４は、隣の基板からのメモリデータを受信する。受信コイル１１４で受信された受信データは、受信回路１１３で復元される。受信回路１１３で復元されたメモリデータは，制御回路１１４に出力される。
【００９８】
制御回路１１５は、この基板が中継器として機能するように制御する。制御回路１１５は、データを送信する送信器又はデータを受信する受信器として機能するように制御することもできる。例えば、制御回路１１５は、送信回路１１２、及び受信回路１１３をenable（動作）とdisableとに切換える制御等を実行する。さらに、アドレスがこの基板を指定している場合、制御回路１１５は、メモリデータをメモリに出力する。これにより、メモリがメモリデータを書き込む。
【００９９】
基板がデータを転送する場合、制御回路１１５は、受信回路１１３からのメモリデータを送信回路１１２に出力する。送信回路１１２は、メモリデータを送信コイル１１１に出力する。送信回路１１２は、送信コイルを駆動する。送信コイル１１１には、メモリデータに応じた方向の電流が流れる。
【０１００】
送信コイル１１１は、隣の基板の受信コイルと誘導結合している。よって、送信コイル１１１は、隣の基板の受信コイル１１４にメモリデータを送信する。このようにすることで、基板間で、メモリデータを順次転送していくことができる。また、各基板における配線を介して、メモリデータが受信回路１１３から送信回路１１２に出力される。
【０１０１】
各チャネルでは、ＸＹ平面視において、１つの基板の４つのコイルが２×２のアレイとして配置されている。ここでは、４つのコイルがＸ方向に２個、Ｙ方向に２個のコイルが配列されているとして説明する。そして、各チャネルにおいて、それぞれのコイルが受信コイル１１４，又は送信コイル１１１に割り当てられている。
【０１０２】
図１０は、各基板におけるコイルの配置を示す図である。図１０では５つのメモリ基板１１−１〜１１−５におけるコイルの配置を示している。また、図１０では、４つのチャネルｃｈ１〜ｃｈ４があるため、１つの基板に１６個のコイルが設けられている。例えば、４つのチャネルｃｈ１〜ｃｈ４が実施の形態１で示した１つのデータ用チャネルＤ１を構成する。そして、３２ビット、１６ビット、又は８ビット等のデータが、４つのチャネルｃｈ１〜ｃｈ４に分けて伝送される。具体的には、３２ビットのデータを伝送する場合、ビット０〜ビット７がチャネルｃｈ１を通じて伝送し、ビット８〜ビット１５がチャネルｃｈ２を通じて伝送し、ビット１６〜ビット２３がチャネルｃｈ３を通じて伝送し、ビット２４〜ビット３１がチャネルｃｈ４を通じて伝送する。もちろん、チャネル数と、データのビット数とに応じて、データを適切なパケット構造に分割して伝送することができる。
【０１０３】
図１０において、１つのチャネルに含まれる２×２のアレイ状のコイルの４つの位置が第１位置（００）、第２位置（１０）、第３位置（０１）、第４位置（１１）として示されている。例えば、チャネルｃｈ１では、メモリ基板１１−１〜１１−５の第１位置（００）のコイルがＸＹ平面視において重複している。
【０１０４】
第１位置（００）の＋Ｙ側に第２位置（１０）があり、第１位置（００）の＋Ｙ側に第３位置（０１）がある。第１位置（００）の＋Ｘ側、かつ＋Ｙ側の対角に第４位置（１１）がある。よって、第２位置（１０）と第３位置（０１）とが対角に配置されている。
【０１０５】
また、チャネルｃｈ１の＋Ｘ側にチャネルｃｈ２が配置されている。よって、チャネルｃｈ１の第３位置（０１）の＋Ｘ側に、チャネルｃｈ２の第１位置（００）が並んでいる。つまり、チャネルｃｈ１〜ｃｈ４では、第１位置（００）と第３位置（０１）とが１列に、交互に配置されている。同様に、チャネルｃｈ１の第４位置（１１）の＋Ｘ側に、チャネルｃｈ２の第２位置（１０）が並んでいる。つまり、チャネルｃｈ１〜ｃｈ４では、第２位置（１０）と第４位置（１１）とが１列に、交互に配置されている。
【０１０６】
次に、図１０、及び図１１を用いて、４つのコイルにおける受信コイルと送信コイルの割り当てについて、説明する。図１０は、下りチャネルにおけるコイルの割り当てを示し、図１１は、上りチャネルにおけるコイルの割り当てを示している。
【０１０７】
ここでは、積層方向に連続する４つのメモリ基板１１−１〜１１−４を１セットして、複数の基板が積層されている。つまり、メモリ基板１１−１〜メモリ基板１１−４の割り当てがそれぞれ異なっている。そして、メモリ基板１１−１とメモリ基板１１−５の割り当てが同じになっている。また、チャネルｃｈ１〜ｃｈ４における割り当ては同じになっている。例えば、メモリ基板１１−１のチャネルｃｈ１〜ｃｈ４では、受信コイルと送信コイルの割り当て位置が同じになっている。
【０１０８】
メモリ基板１１−１では、上りチャネル、及び下りチャネルにおいて、第１位置（００）のコイルが送信コイルＴｘに割り当てられ、第２位置（１０）のコイルが、受信コイルＲｘに割り当てられている。メモリ基板１１−１では、第３位置（０１），及び第４位置（１１）のコイルは受信コイルＲｘ及び送信コイルＴｘのいずれにも割り当てられていない。
【０１０９】
メモリ基板１１−２では、下りチャネルにおいて、第１位置（００）のコイルが受信コイルＲｘに割り当てられ、第４位置（１１）のコイルが送信コイルＴｘに割り当てられている。また、メモリ基板１１−２では、上りチャネルにおいて、第２位置（１０）のコイルが送信コイルＲｘに割り当てられ、第３位置（０１）のコイルが受信コイルＲｘに割り当てられている。
【０１１０】
メモリ基板１１−３では、上りチャネル、及び下りチャネルにおいて、第４位置（１１）のコイルが受信コイルＲｘに割り当てられ、第３位置（０１）のコイルが送信コイルＴｘに割り当てられている。メモリ基板１１−１では、第１位置（００），及び第２位置（１０）のコイルは受信コイルＲｘ及び送信コイルＴｘのいずれにも割り当てられていない。
【０１１１】
メモリ基板１１−４では、下りチャネルにおいて、第３位置（０１）のコイルが受信コイルＲｘに割り当てられ、第２位置（１０）のコイルが送信コイルＴｘに割り当てられている。メモリ基板１１−４では、上りチャネルにおいて、第１位置（００）のコイルが受信コイルＲｘに割り当てられ、第４位置（１１）のコイルが送信コイルＴｘに割り当てられている。
【０１１２】
メモリ基板１１−５では、上りチャネル、及び下りチャネルにおいて、第１位置（００）のコイルが送信コイルＴｘに割り当てられ、第２位置（１０）のコイルが、受信コイルＲｘに割り当てられている。メモリ基板１１−１では、第３位置（０１），及び第４位置（１１）のコイルは受信コイルＲｘ及び送信コイルＴｘのいずれにも割り当てられていない。
【０１１３】
図１２は、下りチャネルにおけるデータ転送を説明するための図である。図１２では、メモリ基板１１−１〜１１−５において、チャネルｃｈ１の４つのコイルが示されており、その右側に受信コイルと送信コイルの割り当てが示されている。受信コイルに割り当てられたコイルをＲｘとし、送信コイルに割り当てられたコイルをＴｘとして示す。
【０１１４】
メモリ基板１１−１の第１位置（００）の送信コイルＴｘからメモリ基板１１−２の第１位置（００）の受信コイルＲｘでメモリデータが送信される。なお、隣接する基板間で送信コイルと受信コイルは同じ位置に割り当てられているため、誘導結合によりデータの送信が可能となる。
【０１１５】
メモリ基板１１−２の第４位置（１１）の送信コイルＴｘから、メモリ基板１１−３の第４位置（１１）の受信コイルＲｘにデータが転送される。メモリ基板１１−３の第３位置（０１）の送信コイルＴｘから、メモリ基板１１−４の第３位置（０１）の受信コイルＲｘにデータが転送される。メモリ基板１１−４の第２位置（１０）の送信コイルＴｘから、メモリ基板１１−５の第２位置（１０）の受信コイルＲｘにデータが転送される。
【０１１６】
このようにすることで、メモリ基板１１−１〜メモリ基板１１−５にメモリデータが順次転送されていく。ここでは、基板間の転送が、第１位置（００）、第４位置（１１）、第３位置（０１）、第２位置（１０）の順で行われていく。４つのメモリ基板１１−１〜１１−４が１セットとなって、繰り返し、積層されている。このため、メモリ基板１１−５からさらにその先にあるメモリ基板１１−６、・・・１１−ｎ（不図示）にメモリデータが転送されていく。なお、基板の積層数は、４以上であれば、いくつでもよい。積層数を増やす場合は、４枚のメモリ基板を１セットして、複数セットを繰り返し積層すればよい。このとき、メモリ基板におけるコイルの割り当ては、４枚毎に同じとなる。例えば、メモリ基板１１−６は、メモリ基板１１−２とコイルの割り当てと同じとなる。もちろん、基板の積層数は、４の倍数に限られるものではない。つまり、先頭のメモリ基板、及び最後のメモリ基板の割り当ては、４種類の割り当てのいずれとなっていてもよい。
【０１１７】
メモリ基板１１−２、メモリ基板１１−４では、対角にある２つのコイルの一方が、受信コイルに割り当てられており、他方が送信コイルに割り当てられている。一方、メモリ基板１１−１、１１−３、１１−５では、Ｙ方向において隣にある２つのコイルの一方が受信コイルに割り当てられており、他方が送信コイルに割り当てられている。例えば、メモリ基板１１−１、１１−５では、第１位置（００）のコイルが送信コイルＴｘに割り当てられ、第２位置（１０）のコイルが受信コイルＲｘに割り当てられている。メモリ基板１１−３では、第３位置（０１）のコイルが送信コイルＴｘに割り当てられ、第４位置（１１）のコイルが受信コイルＲｘに割り当てられている。
【０１１８】
図１３は、上りチャネルにおける転送動作を示す図である。そのため、基板１１−５からメモリ基板１１−１にメモリデータを送信されていく。
【０１１９】
メモリ基板１１−５の第１位置（００）の送信コイルＴｘがメモリ基板１１−４の第１位置（００）にある受信コイルＲｘにメモリデータを送信する。メモリ基板１１−４の第４位置（１１）の送信コイルＴｘがメモリ基板１１−３の第４位置（１１）にある受信コイルＲｘにメモリデータを送信する。メモリ基板１１−３の第３位置（０１）の送信コイルＴｘがメモリ基板１１−２の第３位置（０１）にある受信コイルＲｘにメモリデータを送信する。メモリ基板１１−２の第２位置（１０）の送信コイルＴｘがメモリ基板１１−１の第２位置（１０）にある受信コイルＲｘにメモリデータを送信する。基板間の転送が、上りチャネルと同様に、第１位置（００）、第４位置（１１）、第３位置（０１）、第２位置（１０）の順で行われていく。
【０１２０】
メモリ基板１１−２、メモリ基板１１−４では、対角にある２つのコイルの一方が、受信コイルに割り当てられており、他方が送信コイルに割り当てられている。メモリ基板１１−２、メモリ基板１１−４では、上りチャネルと下りチャネルでコイルの割り当てが異なっている。例えば、メモリ基板１１−２の上りチャネルでは、第３位置（０１）のコイルが受信コイルＲｘに割り当てられ、メモリ基板１１−２の下りチャネルでは、第１位置（００）のコイルが受信コイルＲｘに割り当てられている。つまり、メモリ基板１１−２、メモリ基板１１−４では、４つのコイルの内、２つのコイルが受信コイルに割り当てられ、残りの２つのコイルが送信コイルに割り当てられている。
【０１２１】
メモリ基板１１−２、メモリ基板１１−４では、Ｘ方向において隣の２つのコイルの割り当てが同じになっている。メモリ基板１１−２の割り当てと、メモリ基板１１−４との割り当てが反対となっている。つまり、第２位置（１０）、第４位置（１１）において、メモリ基板１１−２では、送信コイルＴｘが割り当てられ、メモリ基板１１−４では受信コイルＲｘが割り当てられている。第１位置（００）、第３位置（０１）において、メモリ基板１１−４では、送信コイルＴｘが割り当てられ、メモリ基板１１−２では受信コイルＲｘが割り当てられている。
【０１２２】
一方、メモリ基板１１−１、１１−３、１１−５では、上りチャネルと下りチャネルでコイルの割り当てが同じになっている。よって、４つのコイルの内、１つを受信コイルの割り当て、Ｙ方向において、その隣のコイルを送信コイルに割り当てればよい。
【０１２３】
このように割り当てることで、コイル間の干渉を抑制することができる。この点について、詳細に説明する。図１２に示す下りチャネルでは、メモリ基板１１−２の受信コイルＲｘが第１位置（００）にある。また、メモリ基板１１−１、１１−５では、送信コイルＴｘが第１位値（００）にある。ここで、メモリ基板１１−５の送信コイルＴｘは次のメモリ基板１１−６にメモリデータを送信するものであるが、メモリ基板１１−２の受信コイルＲｘと重複されている。
【０１２４】
メモリ基板１１−５の送信コイルＴｘが発生する磁界によって、メモリ基板１１−２の受信コイルＲｘが干渉を受ける可能性がある。つまり、メモリ基板１１−２の受信コイルがメモリ基板１１−５の送信コイルＴｘからの信号を受ける。しかしながら、本実施の形態では、メモリ基板１１−２とメモリ基板１１−５との間の距離が離れている。つまり、メモリ基板１１−２とメモリ基板１１−５との間には、２つのメモリ基板１１−３、１１−４が配置されている。よって、Ｚ方向におけるメモリ基板１１−１とメモリ基板１１−５との距離Ｚ２は、メモリ基板１１−１とメモリ基板１１−２との距離Ｚ１の３倍程度になる。
【０１２５】
受信コイルＲｘの受信信号の振幅は、コイル間の距離の３乗に比例して小さくなる。よって、メモリ基板１１−２の受信コイルＲｘがメモリ基板１１−５の送信コイルＴｘから受ける信号の振幅は、メモリ基板１１−１の送信コイルＴｘから受ける信号の振幅の１／２７程度になる。よって、メモリ基板１１−５からのクロストークは、メモリ基板１１−１からの受信信号に比べて、無視できるほどに小さくなる。図１３に示す上りチャネルについても、同様にクロストークを小さくすることができる。
【０１２６】
ここで、メモリ基板１１−２、１１−４において、受信コイルと送信コイルとを対角に割り当てない比較例について、図１４に示す。図１４は、比較例において、下りチャネルの場合のコイル割り当てを示している。そして、メモリ基板１１−２では、第１位置（００）のコイルが、受信コイルＲｘに割り当てられ、第３位置（０１）にあるコイルが送信コイルＴｘに割り当てられている。メモリ基板１１−４では、第４位置（１１）のコイルが、受信コイルＲｘに割り当てられ、第２位置（１０）にあるコイルが送信コイルＴｘに割り当てられている。メモリ基板１１−３では、第３位置（０１）のコイルが、受信コイルＲｘに割り当てられ、第４位置（１１）にあるコイルが送信コイルＴｘに割り当てられている。
【０１２７】
比較例のコイルの割り当ては、図１５に示すようになる。図１５に示すように、Ｘ方向に沿った１列において、メモリ基板１１−２、１１−４では、送信コイルＴｘと受信コイルＲｘとが交互に配置される。よって、受信コイルＲｘが両側から送信コイルＴｘに挟まれ、送信コイルＴｘから受信コイルＲｘへの干渉が大きくなる。例えば、複数のチャネルを同時に使用した場合、チャネルｃｈ１の受信コイルＲｘがチャネルｃｈ２の送信コイルＴｘからの影響を受けるおそれがある。一方、図１０、図１１のようにコイルを割り当てた場合、Ｘ方向に沿った１列に、受信コイルＲｘ又は送信コイルＴｘの一方のみが配置される。よって、クロストークの影響を低減することができる。
【０１２８】
なお、実施の形態１〜３はそれぞれ組み合わせて用いることができる。例えば、実施の形態１の構成において、実施の形態２で示したクロック転送を用いてもよい。さらには、実施の形態１の構成において、実施の形態３で示したコイル配置を適用してもよい。もちろん、実施の形態１〜３の全てを組み合わせてもよい。また、実施の形態２，３に示したデータ転送、及びその構成は、メモリのリード／ライトのためのデータ転送に限られるものではない。
【０１２９】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【０１３０】
１  通信回路
２  第１の誘導結合器群
３  第２の誘導結合器群
１０  プロセッサ基板
１１  メモリ基板
１００  プロセッサ
１０１  ラベル
１１０  メモリ
１１１  送信コイル
１１２  送信回路
１１３  受信回路
１１４  受信コイル
１１５  制御回路
２０１  データ受信器
２０２  データ送信器
２０３  Ｓ／Ｐ変換器
２０４  ＦＦ回路
２１１  クロック受信器
２１２  クロック送信器
２１３  反転回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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