(57)【要約】      （修正有）【課題】信号線及び電源線を削減し、高精細な表示を行うことのできる表示装置及を提供する。【解決手段】第１の画素乃至第３の画素１０９は、それぞれ、第１のトランジスタ１１１、第２のトランジスタ１１２、及び発光素子１１３を有し、第１の画素乃至３の画素は、第１のトランジスタの第１端子が、信号線Ｓｋに電気的に接続され、第１のトランジスタの第２端子が、第２のトランジスタのゲートＧに電気的に接続され、第２のトランジスタの第１端子Ｄが、電源線ＧＲｊに電気的に接続され、第２のトランジスタの第２端子Ｓが、発光素子に電気的に接続され、第１の画素の第１のトランジスタのゲートは、第１の走査線ＧＲｊに電気的に接続され、第２の画素の第１のトランジスタのゲートは、第２の走査線ＧＧｊに電気的に接続され、第３の画素の第１のトランジスタのゲートは、第３の走査線ＧＢｊに電気的に接続される表示装置。【選択図】図１
2020061559.tif 000002
【特許請求の範囲】
【請求項１】
各画素に、トランジスタと、表示素子と、を有し、
前記トランジスタのチャネル形成領域は、Ｉｎ、Ｇａ及びＺｎを有する酸化物半導体層に設けられる表示装置の作製方法であって、
基板上に、前記酸化物半導体層を形成し、
前記基板と前記酸化物半導体層とを、処理装置内に導入し、
前記処理装置内において、窒素含有雰囲気下で前記酸化物半導体層を前記基板の歪み点以下の温度に加熱した後、前記酸化物半導体層を大気に触れさせることなく加熱温度から１００℃以上温度が低下するまで冷却する工程を有する、表示装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置及び当該表示装置を具備する電子機器に関する。
【背景技術】
【０００２】
携帯電話機、テレビ受像器などさまざまな電気製品に表示装置が用いられている。表示
装置は、大画面化及び高精細化を図るべく、製造プロセス、駆動方法等の研究開発が行わ
れている。
【０００３】
表示装置の画素数を増やして解像度を高める製品の開発は、非常に活発である。表示装
置は、画素数を増やすことにより解像度を高めることができるものの、画素数の増加と共
に信号線の本数が増加することとなる。そのため、ソースドライバの必要数、すなわち信
号線の増加に対する対策として特許文献１においては、信号線に沿って一つの画像を構成
する色要素の組み合わせ（一例としてはＲ（赤）Ｇ（緑）Ｂ（青））に対応する画素を並
べて配置し、一つの画像を構成する色要素の組み合わせに対応する画素において信号線を
共用することにより、信号線の数を削減する構成について開示している。
【０００４】
なお、画素とは一つの画像を構成する色要素をそれぞれ具備するものであり、発光素子及
び発光素子を駆動する素子（例えばトランジスタで構成される回路）を含むものとする。
また絵素とは、一つの最小の画像を表示するための一組の色要素を構成する画素を具備す
るものであるとする。よって、Ｒ（赤）Ｇ（緑）Ｂ（青）の色要素からなるカラー表示装
置の場合には、絵素とはＲの色要素、Ｇの色要素、Ｂの色要素を含む３つの画素から構成
されているものとする。また、絵素において、画素を複数有するものについては各画素に
ついて、第１の画素、第２の画素といった順に呼称する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−１０５４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載の表示装置においては、液晶表示装置のように、信号線及び走査線を縦
横に交差するように配置する、いわゆるアクティブマトリクス構造の駆動について開示が
なされている。しかしながら発光素子等の駆動回路では、走査線及び信号線の他に、電源
線（電流供給線ともいう）が必要である。
【０００７】
なお発光素子は、エレクトロルミネッセンス（ＥＬ：Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓ
ｃｅｎｃｅ）素子（有機ＥＬ素子、無機ＥＬ素子又は有機物及び無機物を含むＥＬ素子）
を用いることができる。
【０００８】
ここで、本明細書で開示する構成が解決しようとする課題について、図１０を用いて説明
することとする。なおカラー表示を行うための各画素における色要素の組み合わせとして
Ｒ（赤）Ｇ（緑）Ｂ（青）とする例を挙げて説明することとする。
【０００９】
図１０（Ａ）には、走査線、信号線、及び電源線を表示部に配置した、表示装置の簡略図
について示したものである。図１０（Ａ）では、走査線駆動回路１００１、信号線駆動回
路１００２、走査線１００３、信号線１００４、電源線１００５、及び表示部１００６に
ついて示している。なお走査線駆動回路１００１及び信号線駆動回路１００２を併せて、
駆動回路１００７ともいう。又電源線１００５は電源回路１００８より延在して、各画素
に所望の電源を供給している。また表示部１００６には、走査線１００３、信号線１００
４、及び電源線１００５に環囲されるように複数の画素１００９が設けられている。なお
走査線１００３の各配線をＧ１〜Ｇｎのｎ本（ｎは自然数）とし、信号線１００４の本数
をＳＲ１〜ＳＲｍ、ＳＧ１〜ＳＧｍ、ＳＢ１〜ＳＢｍの３ｍ本（ｍは自然数）とし、電源
線１００５の本数をＶＲ１〜ＶＲｍ、ＶＧ１〜ＶＧｍ、ＶＢ１〜ＶＢｍの３ｍ本（ｍは自
然数）として説明する。従って、表示部１００６に画素１００９が（３ｍ×ｎ）個配置さ
れ、配線が（３ｍ＋３ｍ＋ｎ）本配置されることとなる。
【００１０】
走査線Ｇｊ、信号線ＳＲｋ、ＳＧｋ、ＳＢｋ、電源線ＶＲｋ、ＶＧｋ、ＶＢｋ（ｊ、ｋは
任意の自然数）に接続される絵素１０１０について図１０（Ｂ）に示す。なお、絵素１０
１０は、Ｒに対応する画素１００９Ｒ、Ｇに対応する画素１００９Ｇ、Ｂに対応する画素
１００９Ｂを有する構成となる。従って、一つの絵素には、走査線１００３と直交する方
向に信号線ＳＲｋ、ＳＧｋ、ＳＢｋ、電源線ＶＲｋ、ＶＧｋ、ＶＢｋが通ることとなり、
各画素に所定の電圧、階調信号を供給している。また、信号線１００４、電源線１００５
と直交する方向には、走査線Ｇｊが通ることとなる。また、各画素に電源を供給する電源
線ＶＲｋ、ＶＧｋ、ＶＢｋは、発光素子の駆動電圧が色要素毎に異なるため、図１０（Ａ
）にも示すように、各色毎に異なる電源電圧が供給されることとなる。
【００１１】
各画素が有する発光素子を駆動するための基本的な回路構成について図１０（Ｃ）に示す
。図１０（Ｃ）に示すトランジスタは、駆動回路を構成するトランジスタと同様に、低温
プロセスで作製される多結晶シリコンを半導体層に用いて作製されるトランジスタである
。図１０（Ｃ）では、画素を選択するための選択トランジスタ１０１１としてｎチャネル
型トランジスタ、発光素子１０１３に電流を流すための駆動トランジスタ１０１２として
ｐチャネル型トランジスタを用いた際の画素の回路図について示している。図１０（Ｃ）
の構成では駆動トランジスタ１０１２の電源線に接続された端子がソース端子となる。こ
こで電源線を削減するために各画素に電源を供給する電源線を共通化しただけでは、カラ
ー表示を行うための各画素における色要素の組み合わせとしてＲＧＢを配置した場合、各
画素が有する各色の発光素子で駆動電圧が異なるにも関わらず、各色要素で駆動電圧を変
更できないといった構成となる。そのため、駆動トランジスタ１０１２の色要素毎にソー
スの電位が設定することができず、駆動トランジスタ１０１２のゲートとソースの間の電
圧（以下、Ｖｇｓともいう）だけでは、所望の階調表示を得られない場合がある。
【００１２】
一方で図１０（Ａ）乃至（Ｃ）で示したように、電源線は、信号線に平行な方向に配置す
ることが多く、信号線に平行な方向には配線数の増加が見込まれる。そのため、高精細な
表示部を構成するためには、配線数の削減を行うことが必要となってくる。なおこの傾向
は、絵素を構成する色要素が増えるほど、顕著であり、色表現性の向上を計るために色要
素を増やす際には、配線間の間隔が小さくなるといった問題は深刻となる。
【００１３】
そこで本発明の一態様では、信号線及び電源線を削減し、高精細な表示を行うことのでき
る表示装置を提供することを課題とする。
【課題を解決するための手段】
【００１４】
本発明の一態様は、第１の画素、第２の画素、及び第３の画素を組み合わせた表示により
カラー表示を行い、第１の画素乃至第３の画素が、第１の走査線乃至第３の走査線、信号
線、及び電源線によって駆動する表示装置において、第１の画素乃至第３の画素は、それ
ぞれ、第１のトランジスタ、第２のトランジスタ、及び発光素子を有し、第１の画素乃至
第３の画素は、第１のトランジスタの第１端子が、信号線に電気的に接続され、第１のト
ランジスタの第２端子が、第２のトランジスタのゲートに電気的に接続され、第２のトラ
ンジスタの第１端子が、電源線に電気的に接続され、第２のトランジスタの第２端子が、
発光素子に電気的に接続され、第１の画素の第１のトランジスタのゲートは、第１の走査
線に電気的に接続され、第２の画素の第１のトランジスタのゲートは、第２の走査線に電
気的に接続され、第３の画素の第１のトランジスタのゲートは、第３の走査線に電気的に
接続されている表示装置である。
【００１５】
本発明の一態様において、第１のトランジスタ及び第２のトランジスタは、ｎチャネル型
のトランジスタである表示装置でもよい。
【００１６】
本発明の一態様において、第１のトランジスタ及び第２のトランジスタの半導体層は、酸
化物半導体で構成されている表示装置でもよい。
【００１７】
本発明の一態様において、第１の画素乃至第３の画素は、信号線または電源線が延伸する
方向に沿って設けられている表示装置でもよい。
【００１８】
本発明の一態様において、第１の画素乃至第３の画素は、赤、緑、青の色要素に対応した
発光素子を具備する表示装置でもよい。
【００１９】
本発明の一態様において、発光素子は有機ＥＬ素子である表示装置でもよい。
【００２０】
なお、表示装置とは、表示素子を有する装置のことを言う。なお、表示装置は、表示素
子を含む複数の画素を含んでいても良い。なお、表示装置は、複数の画素を駆動させる周
辺駆動回路を含んでいても良い。なお、複数の画素を駆動させる周辺駆動回路は、複数の
画素と同一基板上に形成されてもよい。なお、表示装置は、ワイヤボンディングやバンプ
などによって基板上に配置された周辺駆動回路、いわゆる、チップオングラス（ＣＯＧ）
で接続されたＩＣチップ、または、ＴＡＢなどで接続されたＩＣチップを含んでいても良
い。なお、表示装置は、ＩＣチップ、抵抗素子、容量素子、インダクタ、トランジスタな
どが取り付けられたフレキシブルプリントサーキット（ＦＰＣ）を含んでもよい。なお、
表示装置は、フレキシブルプリントサーキット（ＦＰＣ）などを介して接続され、ＩＣチ
ップ、抵抗素子、容量素子、インダクタ、トランジスタなどが取り付けられたプリント配
線基板（ＰＷＢ）を含んでいても良い。
【発明の効果】
【００２１】
本発明の一態様により、信号線及び電源線を削減し、高精細な表示を行うことのできる表
示装置を提供することができる。そのため、走査線の増加分を差し引いたとしても、表示
装置の小型化、及び低消費電力化を図ることができる。
【図面の簡単な説明】
【００２２】
【図１】実施の形態１の表示装置を説明するための図。
【図２】実施の形態１の表示装置を説明するための図。
【図３】実施の形態１の表示装置を説明するための図。
【図４】実施の形態１の表示装置を説明するための図。
【図５】実施の形態１の表示装置を説明するための図。
【図６】実施の形態１の表示装置を説明するための図。
【図７】実施の形態２の表示装置を説明するための図。
【図８】実施の形態２の表示装置を説明するための図。
【図９】実施の形態３の電子機器を説明するための図。
【図１０】従来構成の課題について説明するための図。
【発明を実施するための形態】
【００２３】
以下、本発明の実施の形態について図面を参照しながら説明する。ただし、本発明は多く
の異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱すること
なくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。した
がって、本実施の形態の記載内容に限定して解釈されるものではない。なお、本明細書中
の図面において、同一部分または同様な機能を有する部分には同一の符号を付し、その説
明は省略する。
【００２４】
なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、又は領域は、明
瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定
されない。
【００２５】
（実施の形態１）
図１（Ａ）には、本実施の形態における表示装置の簡略図について示したものである。図
１（Ａ）では、走査線駆動回路１０１、信号線駆動回路１０２、走査線１０３、信号線１
０４、電源線１０５、及び表示部１０６について示している。なお走査線駆動回路１０１
及び信号線駆動回路１０２を併せて、駆動回路１０７ともいう。又電源線１０５は電源回
路１０８より延在して、各画素に所望の電源を供給している。また表示部１０６には、走
査線１０３、信号線１０４、及び電源線１０５に環囲されるように複数の画素１０９が設
けられている。なお走査線１０３の各配線をＧＲ１〜ＧＲｎ、ＧＧ１〜ＧＧｎ、ＧＢ１〜
ＧＢｎの３ｎ本（ｎは自然数）とし、信号線１０４の本数をＳ１〜Ｓｍのｍ本（ｍは自然
数）とし、電源線１０５の本数をＶ１〜Ｖｍのｍ本（ｍは自然数）として説明する。従っ
て、表示部１０６に画素１０９が（３ｎ×ｍ）個配置され、配線が（３ｎ＋ｍ＋ｍ）本配
置されることとなる。
【００２６】
次いで、走査線ＧＲｊ、ＧＧｊ、ＧＢｊ、信号線Ｓｋ、電源線Ｖｋ（ｊ、ｋはｎ以下の自
然数）に接続される絵素１１０について図１（Ｂ）に示す。なお、絵素１１０は、Ｒに対
応する画素１０９Ｒ（第１の画素ともいう）、Ｇに対応する画素１０９Ｇ（第２の画素と
もいう）、Ｂに対応する画素１０９Ｂ（第３の画素ともいう）を有する構成となる。従っ
て、一つの絵素には、走査線１０３と直交する方向に信号線Ｓｋ、電源線Ｖｋが通ること
となり、各画素に所定の電圧、階調信号を供給することとなる。また、信号線１０４、電
源線１０５に直交する方向には、走査線ＧＲｊ、ＧＧｊ、ＧＢｊが通ることとなる。
【００２７】
なお本明細書にて用いる第１、第２、第３、乃至第Ｎ（Ｎは自然数）という用語は、構成
要素の混同を避けるために付したものであり、数的に限定するものではないことを付記す
る。
【００２８】
次いで図１（Ｃ）には、各画素が有する発光素子を駆動するための基本的な回路構成につ
いて示す。ｎチャネル型の導電型を有するトランジスタを有する画素の回路構成であり、
一例として図１（Ｂ）でのＲに対応する画素における、画素を選択するための選択トラン
ジスタ（以下、第１のトランジスタ１１１）、及び発光素子に電流を流すための駆動トラ
ンジスタ（以下、第２のトランジスタ１１２）ともにｎチャネル型トランジスタを用いた
際の画素の回路図について示したものである。図１（Ａ）乃至（Ｃ）において、Ｒに対応
する画素１０９Ｒにおける第１のトランジスタ１１１の第１端子は信号線Ｓｋに接続され
、ゲートは走査線ＧＲｊに接続され、第２端子は、第２のトランジスタ１１２のゲートに
接続される。また、第２のトランジスタ１１２の第１端子は電源線Ｖｋに接続され、第２
端子は発光素子１１３の一方の電極に接続される。なお発光素子１１３の他方の電極は、
共通電極ＧＮＤ等に接続されることとなる。また図１（Ａ）乃至（Ｃ）において、Ｇに対
応する画素１０９Ｇにおける第１のトランジスタ１１１の第１端子は信号線Ｓｋに接続さ
れ、ゲートは走査線ＧＧｊに接続され、第２端子は、第２のトランジスタ１１２のゲート
に接続される。また、第２のトランジスタ１１２の第１端子は電源線Ｖｋに接続され、第
２端子は発光素子１１３の一方の電極に接続される。なお発光素子１１３の他方の電極は
、共通電極ＧＮＤ等に接続されることとなる。また図１（Ａ）乃至（Ｃ）において、Ｂに
対応する画素１０９Ｂにおける第１のトランジスタ１１１の第１端子は信号線Ｓｋに接続
され、ゲートは走査線ＧＢｊに接続され、第２端子は、第２のトランジスタ１１２のゲー
トに接続される。また、第２のトランジスタ１１２の第１端子は電源線Ｖｋに接続され、
第２端子は発光素子１１３の一方の電極に接続される。なお発光素子１１３の他方の電極
は、共通電極ＧＮＤ等に接続されることとなる。
【００２９】
なお第１のトランジスタ、第２のトランジスタとして、複数のゲート端子を有するマル
チゲート構造を有するトランジスタを用いることで、トランジスタがオフの際に流れる電
流を低減することができる。
【００３０】
なお、ＡとＢとが接続されているとは、ＡとＢとが電気的に接続されている状態である
とする。
【００３１】
なお、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子
を有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有しており、ドレ
イン領域とチャネル領域とソース領域とを介して電流を流すことができる。ここで、ソー
スとドレインとは、トランジスタの構造や動作条件等によって変わるため、いずれがソー
スまたはドレインであるかを限定することが困難である。そこで、本書類（明細書、特許
請求の範囲又は図面など）においては、ソース及びドレインとして機能する領域を、ソー
スもしくはドレインと呼ばない場合がある。その場合、一例としては、それぞれを第１端
子、第２端子と表記する場合がある。あるいは、それぞれを第１の電極、第２の電極と表
記する場合がある。あるいは、ソース領域、ドレイン領域と表記する場合がある。
【００３２】
図１（Ｃ）の構成では第２のトランジスタ１１２にｎチャネル型トランジスタを用いてい
る。そのため電源線Ｖｋから発光素子１１３に電流を流すためには、電源線に接続された
第１端子がドレイン端子となり、発光素子に接続される第２端子がソース端子となる。そ
のため、一絵素を通る各電源線を共通化した場合、各色要素に対応する画素で駆動電圧を
変更できないといった構成となるが、共通化した電源線１０５がドレイン端子側にある。
その結果、第２のトランジスタ１１２のゲートとソースの間の電圧（以下、Ｖｇｓともい
う）への影響がなく、所望の階調表示を得ることができる。
【００３３】
なお、第１のトランジスタ１１１及び第２のトランジスタ１１２として、ｎチャネル型の
トランジスタを用いることができる。本実施の形態で説明する構成においては、特に、Ｚ
ｎＯ、ａ−ＩｎＧａＺｎＯなどの酸化物半導体を有する薄膜トランジスタなどを用いるこ
とが好適である。酸化物半導体をトランジスタの半導体層に用いることで、多結晶シリコ
ンなどと比べてしきい値電圧のばらつきが小さく、非晶質シリコンなどと比べて移動度の
高いｎチャネル型のトランジスタを用いることができるため、好適である。なおトランジ
スタの半導体層に酸化物半導体を用いることにより、トランジスタの移動度を５乃至２０
ｃｍ２／Ｖｓとすることができ好適である。
【００３４】
図２は、図１（Ｂ）に示した絵素１１０を図１（Ｃ）で説明した回路図で表した図である
。上述したように、本実施の形態における第１の画素１０９Ｒ乃至第３の画素１０９Ｂで
は、信号線及び電源線を共有化し、信号線に平行な配線の数を大幅に削減することができ
る。加えて第１のトランジスタ及び第２のトランジスタには、ｎチャネル型のトランジス
タを用いる構成としている。そのため、電源線から発光素子に電流を流す電位関係の場合
、第２のトランジスタでは、第１端子がドレイン端子、第２端子がソース端子となる。そ
のため、電源線の電位が変動したとしても、第２のトランジスタ１１２Ｒ、１１２Ｇ、１
１２ＢのＶｇｓに影響を与えないため、良好な表示を得ることができる。加えて、ｎチャ
ネル型トランジスタの半導体層に、酸化物半導体を用いることにより、電気特性のばらつ
きを低減し、表示品位を向上させることが出来る。
【００３５】
なお上述したように図１０での電源線及び信号線の合計は、（３ｍ＋３ｍ＋ｎ）本であり
、図１での電源線及び信号線の合計は、（ｍ＋ｍ＋３ｎ）となる。表示装置における表示
部のアスペクト比は、ｍ＞ｎの横長の表示装置であることが多い。そのため、（３ｍ＋３
ｍ＋ｎ）が、（ｍ＋ｍ＋３ｎ）より大きいことがわかり、本実施の形態における表示装置
は、配線数を削減することができることがわかる。そして本実施の形態の表示装置におい
ては配線数を削減することで、より高精細で高品位の表示を行うことができる。特に、本
実施の形態の構成とすることで、絵素を構成する色要素を増やしたとしても、配線数の増
加で配線間の間隔が小さくといった問題を、解消することもできるため好適である。
【００３６】
なお図１（Ａ）において、走査線駆動回路１０１は、走査線１０３に走査信号を供給する
。また信号線駆動回路１０２は、信号線１０４に画像データ（以下、単にデータという）
を供給する。この走査線１０３からの走査信号によって、画素１０９が走査線１０３の一
行目から順に選択状態となる。
【００３７】
なお第１の画素、第２の画素、及び第３の画素は、Ｒ（赤）Ｇ（緑）Ｂ（青）の色要素に
対応して構成されるものとして説明しているが、組み合わせて明るさを制御することによ
り所望の色を表現することができる組み合わせであればよい。例えば、Ｙ（イエロー）、
Ｃ（シアン）、Ｍ（マゼンタ）の組み合わされたものであってもよい。
【００３８】
なお、本明細書において一画素とは、色要素の一つを示すものであり、一つの色要素の明
るさを表現するものとする。例えば、ＲＧＢの色要素からなるカラー表示装置の場合には
、画像の最小単位は、Ｒの画素とＧの画素とＢの画素との三画素から構成されるものとな
る。またＲＧＢの他にも白色（Ｗ）の色要素を加えてカラー表示装置とする構成であって
もよい。
【００３９】
なお図１（Ａ）に示す構成の他にも、図３（Ａ）に示すように表示部１０６の長辺部（図
３（Ａ）中のＬで示す長辺領域）に走査線駆動回路２０１Ａ、表示部１０６の短辺部（図
３（Ａ）中のＷで示す短辺領域）に信号線駆動回路１０２を配置する構成としてもよい。
本実施の形態の構成では、信号線１０４及び電源線１０５の数を削減し、走査線１０３の
数が増加しても、表示部での表示品位を低下することなく表示を行うことが可能となる。
【００４０】
また、図３（Ｂ）に示すように、走査線駆動回路を複数設ける構成としてもよい。図３（
Ｂ）では、複数の走査線駆動回路として、第１の走査線駆動回路２０１Ａ、第２の走査線
駆動回路２０１Ｂを設ける構成について示している。なお、第１の走査線駆動回路２０１
Ａ及び第２の走査線駆動回路２０１Ｂは、一方が奇数列の走査線１０３、他方が偶数列の
走査線１０３の駆動を行うよう分割して駆動させても良いし、任意の期間毎に交互に駆動
する方式としてもよい。本実施の形態の構成では、色要素の組み合わせ数に応じて、走査
線１０３の数が増加することとなるが、一例として、第１の走査線駆動回路２０１Ａ、第
２の走査線駆動回路２０１Ｂを表示装置の両側に配置することにより、走査線駆動回路の
動作速度を遅くして駆動することが可能となり、走査線駆動回路に入力するクロック信号
の周波数を小さくして低消費電力化が図れる。また表示部の左右に走査線駆動回路を配置
することで、走査線駆動回路に冗長性を持たせることができるため好適である。
【００４１】
次に上記説明した第１の画素乃至第３の画素を有する絵素の駆動方法について説明する。
【００４２】
図４に示すタイミングチャートは、行選択期間（表示装置の画素１行のスキャン時間）で
の走査線ＧＲｊの走査信号、走査線ＧＧｊの走査信号、走査線ＧＢｊの走査信号、信号線
の画像データについて示している。
【００４３】
なお、本実施の形態で示す各画素において各トランジスタの極性は、ｎチャネル型である
。そのため、Ｈ信号（高電位の信号）により走査線に接続された画素が選択され、信号線
の電位が各画素に取り込まれることとなる。逆に、Ｌ信号（低電位の信号）では走査線に
接続される画素は選択されないこととなる。
【００４４】
図４のタイミングチャートに示す本実施の形態の画素の駆動方法では、まず、走査線ＧＲ
ｊの走査信号を高電位の信号とすることにより、第１の画素における第１のトランジスタ
がオン状態となる。そしてこのとき、第１の画素の第２のトランジスタのゲートに信号線
の電位が供給される。次いで走査線ＧＧｊ、走査線ＧＢｊの選択信号により、第２の画素
及び第３の画素が選択され、それぞれ信号線の電位が取り込まれることとなる。
【００４５】
なお、本明細書におけるトランジスタのオン状態とは、トランジスタにおける第１端子と
第２端子とが導通する状態のことをいう。
【００４６】
次に本実施形態の表示装置の利点について、信号線駆動回路（ソースドライバともいう）
、走査線駆動回路（ゲートドライバーともいう）の構成を示し説明する。図５には信号線
駆動回路のブロック図について示している。
【００４７】
図５の信号線駆動回路６０１は、シフトレジスタ６０２、第１のラッチ回路６０３、第２
のラッチ回路６０４、及びＤ／Ａ変換回路６０５から構成されている。
【００４８】
シフトレジスタ６０２には、ソースドライバスタートパルス（ＳＳＰ）、ソースドライバ
クロック信号（ＳＣＫ）、反転ソースドライバクロック信号（ＳＣＫＢ）等が供給される
。そして、シフトレジスタ６０２は、第１のラッチ回路６０３を１つずつ選択する。なお
シフトレジスタ６０２と第１のラッチ回路６０３との間にレベルシフタ回路を設ける構成
としてもよい。
【００４９】
第１のラッチ回路６０３の入力端子には、シフトレジスタ６０２の出力端子、画像データ
（ｄａｔａ）が入力される配線が接続されている。第１のラッチ回路６０３の出力端子は
、第２のラッチ回路６０４にそれぞれ接続されている。
【００５０】
第２のラッチ回路６０４は、第１のラッチ回路６０３で取り込まれた画像データを保持す
るものであり、第２のラッチ回路６０４を制御するための信号（Ｌａｔ）が入力される配
線に接続されている。第２のラッチ回路６０４の出力端子は、Ｄ／Ａ変換回路６０５にそ
れぞれ接続される。
【００５１】
Ｄ／Ａ変換回路６０５は、第２のラッチ回路６０４を制御するための信号に基づいて一斉
に出力された画像データについて、デジタルデータからアナログデータへの変換を行う回
路である。Ｄ／Ａ変換回路６０５の出力端子は、信号線Ｓ１乃至Ｓｍにそれぞれ接続され
ている。
【００５２】
本実施の形態の構成においては、電源線の数とともに、画素に接続される信号線の数を削
減することができる。そのため、図５に示す信号線駆動回路の構成では、シフトレジスタ
６０２からの出力配線の削減、第１のラッチ回路６０３、第２のラッチ回路６０４、Ｄ／
Ａ変換回路６０５の数を削減することができる。具体的に本実施の形態の表示装置では、
信号線の数を１／３に圧縮することが可能であるため、シフトレジスタ６０２、第１のラ
ッチ回路６０３、第２のラッチ回路６０４、Ｄ／Ａ変換回路６０５にかかるコストの削減
をおこなうことができる。特にＤ／Ａ変換回路６０５は、画素に出力する電圧を高くする
必要があるため発熱が問題になるほど消費電力が高くなるといった問題があるが、本実施
形態の構成とすることでＤ／Ａ変換回路の数の削減が図ることができるため、低消費電力
化を図ることができる。
【００５３】
また、図６には、走査線駆動回路のブロック図について示している。
【００５４】
図６の走査線駆動回路７０１は、シフトレジスタ７０２、バッファ回路７０３から構成さ
れている。
【００５５】
シフトレジスタ７０２には、ゲートドライバスタートパルス（ＧＳＰ）、ゲートドライバ
クロック信号（ＧＣＫ）、反転ゲートドライバクロック信号（ＧＣＫＢ）等が供給される
。そして、シフトレジスタ７０２は、バッファ回路７０３を１つずつ選択する。なおシフ
トレジスタ７０２とバッファ回路７０３との間にレベルシフタ回路を設ける構成としても
よい。なお走査線駆動回路７０１の消費電力が大きい場合には、レベルシフタ回路で走査
線が駆動可能な電圧となるよう電圧レベルを調整すればよい。またシフトレジスタ７０２
においては、必要に応じてクロック信号の周波数及び振幅電圧を低減して動作させる構成
としてもよい。シフトレジスタ７０２を構成するトランジスタの半導体層として酸化物半
導体を用いることにより、しきい値電圧の低減が見込めるため、クロック信号の低電圧化
は特に低消費電力化に有効である。
【００５６】
バッファ回路は、走査線に供給する信号の電流供給能力を高めるための回路であり、イン
バータ回路等を複数段直列に設ける構成とすればよい。
【００５７】
本実施の形態の構成においては、画素に接続される信号線の数を削減することができる。
すなわち、本実施の形態の表示装置においては、信号線の数を１／３に圧縮することが可
能であるため、信号線駆動回路６０１を構成する各回路にかかるコストの削減をおこなう
ことができる。特にＤ／Ａ変換回路の数の削減により、低消費電力化を図ることができる
。また、電源線及び信号線の配線数を削減することにより、配線間が過密状態となること
によるクロストーク等の誤動作の低減、加えて色要素の追加及び表示部の画素数の増加を
図ることができ、高精細で高品位な画像を表示可能な表示装置とすることができる。
【００５８】
本実施の形態は他の実施の形態と適宜組み合わせて実施することが可能である。
【００５９】
（実施の形態２）
本実施の形態では、上記実施の形態で説明した表示装置の画素の上面図、当該上面図に対
応する回路図、及びその断面図の構成について説明する。
【００６０】
図７、図８は、上記実施の形態で説明した第１のトランジスタ及び第２のトランジスタと
して薄膜トランジスタ（ＴＦＴ）を用いた場合の画素の断面図と対応する回路図、及び上
面図である。図７（Ａ）は、画素の上面図であり、図７（Ｂ）は、図７（Ａ）に対応する
画素の回路図である。また、図８に示す画素の断面図は、図７（Ａ）に示す画素の上面図
における線分Ａ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’に対応している。
【００６１】
まず、図７（Ａ）、（Ｂ）を参照して、表示装置の画素のレイアウトの一例について説明
する。なお、図７（Ａ）、（Ｂ）には、上記実施の形態１で説明した第１の画素乃至第３
の画素に用いられる構成について示している。
【００６２】
図７（Ａ）に示す上記実施の形態の表示装置に適用しうる画素は、一例として、走査線８
０１と、信号線８０２と、電源線８０３と、第１のトランジスタ８０４と、第２のトラン
ジスタ８０５と、第２のトランジスタ８０５のＶｇｓを保持するための容量素子８０６と
、を備える。なお容量素子８０６は、必要に応じて設けない構成としてよい。また、図７
（Ａ）に対応した回路図について図７（Ｂ）に示しているが、図７（Ｂ）で示す第２のト
ランジスタ８０５に接続された発光素子８０７については、図７（Ａ）では図示を省略し
ているが、陽極となる画素電極上に発光素子を構成する発光層及び陰極を順次積層して形
成すればよい。
【００６３】
走査線８０１は、信号線８０２及び電源線８０３とは、別の層に設けられ、直交する方向
に設けられることが好ましい。信号線８０２は、第１のトランジスタ８０４と電気的に接
続される。このとき信号線８０２から第１のトランジスタ８０４への電気的な接続は、コ
ンタクトホールを介さず直接接続されることが好適である。また同様に、第１のトランジ
スタ８０４の第２端子と第２のトランジスタ８０５のゲートを接続するための配線は、信
号線８０２と同じ層の配線と走査線８０１と同じ層の配線とがコンタクトホールを介して
直接接続される構成とすることで別の配線を介することなく接続することができ好適であ
る。
【００６４】
電源線８０３は、信号線８０２とは、同じ層に設けられ、平行となる方向に設けられるこ
とが好ましい。また電源線８０３は、第２のトランジスタ８０４の第１端子とコンタクト
ホールを介さずに直接接続されることが好適である。なお、容量素子８０６を構成する電
極は、走査線８０１と同じ層である第２のトランジスタ８０５のゲートに接続される配線
、及び第２のトランジスタ８０５の第２端子に直接接続された配線によって形成すること
が、余分な配線の引き回し等が少なくなるため好ましい。また第２のトランジスタ８０５
の第２端子に直接接続された配線はコンタクトホールを介して上層に引き回される配線と
の電気的な接続をとり、そして発光素子を形成する構成とすればよい。
【００６５】
次に図８に示す断面図の構成について説明する。本実施の形態においては特に半導体層を
酸化物半導体で形成する際の薄膜トランジスタの形成方法について説明して行くこととす
る。
【００６６】
まず、基板９０１に下地膜９０２を成膜する。次いで下地膜９０２上に導電膜を形成した
後、フォトリソグラフィ工程によりゲート電極層９０３Ａ、９０３Ｂを形成する。
【００６７】
なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジ
ェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【００６８】
ゲート電極層９０３Ａ、９０３Ｂを形成する導電膜としては、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、
Ｍｏ、Ｗから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組
み合わせた合金等が挙げられる。
【００６９】
また、基板９０１としてガラス基板を用いる際は、後の加熱処理の温度が高い場合には、
歪み点が７３０℃以上のものを用いると良い。また、ガラス基板には、例えば、アルミノ
シリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス
材料が用いられている。
【００７０】
下地膜９０２は、基板９０１からの不純物元素の拡散を防止する機能があり、窒化珪素膜
、酸化珪素膜、窒化酸化珪素膜、又は酸化窒化珪素膜から選ばれた一又は複数の膜による
積層構造により形成することができる。
【００７１】
次いで、ゲート電極層９０３Ａ、９０３Ｂ上にゲート絶縁層９０４を形成する。
【００７２】
ゲート絶縁層９０４は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化珪素層
、窒化珪素層、酸化窒化珪素層又は窒化酸化珪素層を単層で又は積層して形成することが
できる。例えば、成膜ガスとして、ＳｉＨ４、酸素及び窒素を用いてプラズマＣＶＤ法に
より酸化窒化珪素層を形成すればよい。
【００７３】
次いで、フォトリソグラフィ工程によりゲート絶縁層９０４を選択的にエッチングしてゲ
ート電極層９０３Ｂに達するコンタクトホールを形成する。
【００７４】
次いで、ゲート絶縁層９０４上に、酸化物半導体膜を形成する。酸化物半導体膜の形成後
に脱水化または脱水素化のための加熱処理を行っても酸化物半導体膜を非晶質な状態とす
る際には、膜厚を５０ｎｍ以下と薄くすることが好ましい。
【００７５】
酸化物半導体膜は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚ
ｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系
、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、
Ｚｎ−Ｏ系の酸化物半導体膜を用いる。また、酸化物半導体膜は、希ガス（代表的にはア
ルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアルゴン）及び酸素混合雰囲
気下においてスパッタ法により形成することができる。
【００７６】
ここでは、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体成膜用ターゲット（Ｉｎ２Ｏ３：Ｇ
ａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ％］、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔ
％］）を用いて、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（
ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下で成膜する。なお、パル
ス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パーティクル、ゴミともい
う）が軽減でき、膜厚分布も均一となるために好ましい。
【００７７】
スパッタ法にはスパッタ用電源に高周波電源を用いるＲＦスパッタ法、直流電源を用いる
ＤＣスパッタ法、さらにパルス的にバイアスを与えるパルスＤＣスパッタ法がある。ＲＦ
スパッタ法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタ法は主に金属導電膜を
成膜する場合に用いられる。
【００７８】
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ
装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種
類の材料を同時に放電させて成膜することもできる。
【００７９】
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタ法を用いるスパッタ装置
や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタ
法を用いるスパッタ装置がある。
【００８０】
また、スパッタ法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成分
とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に
基板にも電圧をかけるバイアススパッタ法もある。
【００８１】
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズ
マを発生させる逆スパッタを行い、ゲート絶縁層９０４の表面に付着しているゴミを除去
することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲
気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改
質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いても
よい。
【００８２】
次いで、酸化物半導体膜をフォトリソグラフィ工程により島状の酸化物半導体層９０５Ａ
、９０５Ｂに加工する。また、島状の酸化物半導体層９０５Ａ、９０５Ｂを形成するため
のレジストマスクをインクジェット法で形成してもよい。
【００８３】
次いで、酸化物半導体層の脱水化または脱水素化を行う。脱水化または脱水素化を行う加
熱処理の温度は、４００℃以上７５０℃以下、好ましくは４２５℃以上基板の歪み点以下
とする。なお、４２５℃以上であれば熱処理時間は１時間以下でよいが、４２５℃未満で
あれば加熱処理時間は、１時間よりも長時間行うこととする。ここでは、加熱処理装置の
一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下において加熱処
理を行った後、大気に触れることなく、酸化物半導体層への水や水素の再混入を防ぎ、酸
化物半導体層を得る。本実施の形態では、酸化物半導体層の脱水化または脱水素化を行う
加熱温度Ｔから、再び水が入らないような十分な温度まで同じ炉を用い、具体的には加熱
温度Ｔよりも１００℃以上下がるまで窒素雰囲気下で徐冷する。また、窒素雰囲気に限定
されず、ヘリウム、ネオン、アルゴン等の希ガス雰囲気下において脱水化または脱水素化
を行う。なお、加熱条件によっては、酸化物半導体の結晶化率が９０％以上、または８０
％以上となる場合がある。
【００８４】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱
輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ
Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎ
ｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライ
ドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧
水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置
である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、ア
ルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活
性気体が用いられる。
【００８５】
次いで、ゲート絶縁層９０４及び酸化物半導体層９０５Ａ、９０５Ｂ上に、導電膜を形成
した後、フォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチングを
行って電極層９０６を形成する。導電膜としては、Ｔｉ、Ｍｏ、Ｗ、Ａｌ、Ｃｒ、Ｃｕ、
Ｔａ、から選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み
合わせた合金等を用いる。導電膜は、上述した元素を含む単層に限定されず、二層以上の
積層を用いることができる。なお図８では、酸化物半導体層上に接する導電膜のみを選択
的に除去することとなる。従って、酸化物半導体層上に接する導電膜のみを選択的に除去
するため、アルカリ性のエッチャントとしてアンモニア過水（３１重量％過酸化水素水：
２８重量％アンモニア水：水＝５：２：２）などを用いれば、金属導電膜を選択的に除去
し、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体からなる酸化物半導体層を残存させることがで
きる。
【００８６】
次いで、ゲート絶縁層９０４、酸化物半導体層９０５Ａ、９０５Ｂ、電極層９０６上に絶
縁層９０７を形成する。絶縁層９０７は、少なくとも１ｎｍ以上の膜厚とし、スパッタリ
ング法など、絶縁層に水、水素等の不純物を混入させない方法を適宜用いて形成すること
ができる。酸化物半導体層９０５Ａ、９０５Ｂに接して形成する絶縁層９０７は、水分や
、水素イオンや、ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロッ
クする無機絶縁膜を用い、代表的には酸化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜
、または酸化窒化アルミニウムなどを用いる。
【００８７】
次いで、フォトリソグラフィ工程により絶縁層９０７を選択的にエッチングして電極層９
０６に達するコンタクトホールを形成する。次いで、絶縁層９０７上に、発光素子の陽極
となる電極９０８を形成する。なお電極９０８の周辺部は、隔壁９０９で覆う。電極９０
８上及び隔壁９０９上には、発光層、及び発光素子の陰極となる電極を積層して形成すれ
ばよく、他にもホール注入層、ホール輸送層、電子輸送層、電子注入層を積層して形成し
てもよい。なお陽極としては仕事関数の大きい材料、陰極としては仕事関数の小さい材料
を用いて形成すればよい。また隔壁９０９は、ポリイミド、アクリル、ポリアミド、エポ
キシ等の有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成すればよい。
【００８８】
以上の工程により、同一基板上に第１のトランジスタ８０４、第２のトランジスタ８０５
を作製することができる。
【００８９】
なお、図８に示す第１のトランジスタ８０４及び第２のトランジスタ８０５は、酸化物半
導体を半導体層に用いたボトムゲート型のＴＦＴである。しかし、これに限定されず、ト
ップゲート型のＴＦＴでも良い。
【００９０】
本発明の一態様においては、画素に接続される信号線及び電源線の数を削減することがで
きる。そのため、高精細な表示を行うことのできる表示装置を提供することができる。
【００９１】
本実施の形態は他の実施の形態と適宜組み合わせて実施することが可能である。
【００９２】
（実施の形態３）
本実施形態においては、上記実施の形態で説明した表示装置を表示部に具備する電子機器
の例について説明する。
【００９３】
上記実施の形態の各々の図で述べた内容（一部でもよい）を様々な電子機器に適用するこ
とができる。具体的には、電子機器の表示部に適用することができる。そのような電子機
器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシ
ステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム
機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等
）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  
Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた
装置）などが挙げられる。
【００９４】
図９（Ａ）はディスプレイであり、筐体１２１１、支持台１２１２、表示部１２１３を含
む。図９（Ａ）に示すディスプレイは、様々な情報（静止画、動画、テキスト画像など）
を表示部に表示する機能を有する。なお、図９（Ａ）に示すディスプレイが有する機能は
これに限定されず、様々な機能を有することができる。
【００９５】
図９（Ｂ）はカメラであり、本体１２３１、表示部１２３２、受像部１２３３、操作キー
１２３４、外部接続ポート１２３５、シャッターボタン１２３６を含む。図９（Ｂ）に示
すカメラは、静止画を撮影する機能を有する。動画を撮影する機能を有する。なお、図９
（Ｂ）に示すカメラが有する機能はこれに限定されず、様々な機能を有することができる
。
【００９６】
図９（Ｃ）はコンピュータであり、本体１２５１、筐体１２５２、表示部１２５３、キー
ボード１２５４、外部接続ポート１２５５、ポインティングデバイス１２５６を含む。図
９（Ｃ）に示すコンピュータは、様々な情報（静止画、動画、テキスト画像など）を表示
部に表示する機能を有する。なお、図９（Ｃ）に示すコンピュータが有する機能はこれに
限定されず、様々な機能を有することができる。
【００９７】
本実施形態の表示部に上記実施の形態で説明した表示装置を用いる構成とすることで、上
述の図９（Ａ）乃至図９（Ｃ）の表示部を構成する画素に接続される信号線及び電源線の
数を削減することができる。そして信号線に接続された信号線駆動回路において、駆動回
路の素子数を削減することができ、低コスト化を図ることができ、表示部での高精細な表
示を行うことができる。
【００９８】
本実施の形態は他の実施の形態と適宜組み合わせて実施することが可能である。
【符号の説明】
【００９９】
１０１    走査線駆動回路
１０２    信号線駆動回路
１０３    走査線
１０４    信号線
１０５    電源線
１０６    表示部
１０７    駆動回路
１０８    電源回路
１０９    画素
１１０    絵素
１１１    トランジスタ
１１２    トランジスタ
１１３    発光素子
６０１    信号線駆動回路
６０２    シフトレジスタ
６０３    ラッチ回路
６０４    ラッチ回路
６０５    Ｄ／Ａ変換回路
７０１    走査線駆動回路
７０２    シフトレジスタ
７０３    バッファ回路
８０１    走査線
８０２    信号線
８０３    電源線
８０４    トランジスタ
８０５    トランジスタ
８０６    容量素子
８０７    発光素子
９０１    基板
９０２    下地膜
９０４    ゲート絶縁層
９０６    電極層
９０７    絶縁層
９０８    電極
９０９    隔壁
１００１    走査線駆動回路
１００２    信号線駆動回路
１００３    走査線
１００４    信号線
１００５    電源線
１００６    表示部
１００７    駆動回路
１００８    電源回路
１００９    画素
１０１０    絵素
１０１１    選択トランジスタ
１０１２    駆動トランジスタ
１０１３    発光素子
１０９Ｂ    画素
１０９Ｇ    画素
１０９Ｒ    画素
１１１Ｒ    トランジスタ
１１１Ｇ    トランジスタ
１１１Ｂ    トランジスタ
１１２Ｒ    トランジスタ
１１２Ｇ    トランジスタ
１１２Ｂ    トランジスタ
１１３Ｒ    発光素子
１１３Ｇ    発光素子
１１３Ｂ    発光素子
１２１１    筐体
１２１２    支持台
１２１３    表示部
１２３１    本体
１２３２    表示部
１２３３    受像部
１２３４    操作キー
１２３５    外部接続ポート
１２３６    シャッターボタン
１２５１    本体
１２５２    筐体
１２５３    表示部
１２５４    キーボード
１２５５    外部接続ポート
１２５６    ポインティングデバイス
２０１Ａ    走査線駆動回路
２０１Ｂ    走査線駆動回路
９０３Ａ    ゲート電極層
９０３Ｂ    ゲート電極層
９０５Ａ    酸化物半導体層
９０５Ｂ    酸化物半導体層
１００９Ｂ    画素
１００９Ｇ    画素
１００９Ｒ    画素
【図１】
2020061559.tif 000003
【図２】
2020061559.tif 000004
【図３】
2020061559.tif 000005
【図４】
2020061559.tif 000006
【図５】
2020061559.tif 000007
【図６】
2020061559.tif 000008
【図７】
2020061559.tif 000009
【図８】
2020061559.tif 000010
【図９】
2020061559.tif 000011
【図１０】
2020061559.tif 000012