(57)【要約】【課題】直流電源の電圧が低下した場合でも、ツェナーダイオードを用いることなくスイッチング素子に過電圧が印加されることを防止できる駆動用電源生成回路を提供する。【解決手段】駆動用電源生成回路１は、バッテリ２の直流電圧を負荷に通電するためのＦＥＴ６の駆動用電源を生成するため、チャージポンプ回路９と、一端がチャージポンプ回路９の出力端子に接続され他端がバッテリ２からＦＥＴ６に至る通電経路中の接続点に接続されるコンデンサ２０とを備える。電圧低下回路２３は、チャージポンプ回路９より出力される電圧に基づく比較対象電圧を閾値電圧と比較するコンパレータ１９を有し、比較対象電圧が閾値電圧未満に低下するとチャージポンプ回路９の出力電圧を低下させる。そして、前記比較対象電圧をコンデンサ２０の他端が接続される端子ＰＲＥの電圧とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
直流電源（２）を負荷に通電するためのスイッチング素子（６）の駆動用電源を生成するもので、
前記直流電源を昇圧する昇圧回路（９，２４，２４Ａ，２４Ｂ，３１，４１）と、
この昇圧回路より出力される電圧に基づく比較対象電圧を閾値電圧と比較するコンパレータ（１９）を有し、前記比較対象電圧が前記閾値電圧未満に低下すると、前記昇圧回路の出力電圧を低下させる電圧低下回路（２３，２３Ａ，２３Ｂ，３６，４３）と、
一端が前記昇圧回路の出力端子に接続され、他端が前記直流電源から前記スイッチング素子に至る通電経路中の接続点に接続されるコンデンサ（２０）とを備え、
前記比較対象電圧を、前記接続点の電圧とする駆動用電源生成回路。
【請求項２】
前記接続点を、前記スイッチング素子に前記直流電源が直接印加される電源供給端子とする請求項１記載の駆動用電源生成回路。
【請求項３】
前記昇圧回路（９）は、２段以上のチャージポンプ回路で構成され、
前記電圧低下回路（２３）は、前記チャージポンプ回路の２段目以降の昇圧動作を停止させる請求項１又は２記載の駆動用電源生成回路。
【請求項４】
前記昇圧回路は、出力部に降圧回路（３５）を備え、
前記電圧低下回路（３６）は、前記降圧回路を動作させる請求項１又は２記載の駆動用電源生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流電源を負荷に通電するためのスイッチング素子の駆動用電源を生成する回路に関する。
【背景技術】
【０００２】
例えば車両に搭載されるバッテリを電源として、負荷に直流電源を通電するハイサイドのスイッチング素子，例えばＭＯＳＦＥＴの駆動用電源を生成する回路では、昇圧回路を用いている。このような構成では、クランキングによりバッテリの電圧が低下すると、ゲートに過電圧がかかるため、保護用にツェナーダイオードを用いている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−８９２６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、ツェナーダイオードは２Ｗ程度のものが必要となるため、実装面積を要すると共にコストアップの要因になるという問題がある。
【０００５】
本発明は上記事情に鑑みてなされたものであり、その目的は、直流電源の電圧が低下した場合でも、ツェナーダイオードを用いることなくスイッチング素子に過電圧が印加されることを防止できる駆動用電源生成回路を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１記載の駆動用電源生成回路は、直流電源を負荷に通電するためのスイッチング素子の駆動用電源を生成するため、直流電源を昇圧する昇圧回路と、一端が昇圧回路の出力端子に接続され、他端が直流電源からスイッチング素子に至る通電経路中の接続点に接続されるコンデンサとを備える。電圧低下回路は、昇圧回路より出力される電圧に基づく比較対象電圧を閾値電圧と比較するコンパレータを有し、比較対象電圧が閾値電圧未満に低下すると昇圧回路の出力電圧を低下させる。そして、前記比較対象電圧を、コンデンサの他端が接続される接続点の電圧とする。
【０００７】
このように構成すれば、保護用のツェナーダイオードを用いずとも、直流電源の電圧が大きく低下した際に、スイッチング素子の導通制御端子に過大な電圧が印加されることを回避できる。また、コンパレータには、昇圧回路により昇圧された電圧がコンデンサを介して比較対象電圧として与えられるので、比較対象電圧は、昇圧電圧の変化に追従して変化する。したがって、電圧低下回路の応答性が良好となり、スイッチング素子の導通制御端子に、瞬間的に過大な電圧が印加されることも防止できる。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態であり、チャージポンプ回路の構成を中心に示す図
【図２】駆動用電源生成回路及びその周辺回路を示す図
【図３】駆動用電源生成回路の動作を示すタイミングチャート
【図４】評価に用いた直流電源の電圧波形を示す図
【図５】直流電源の電圧が低下した場合の、従来構成の各電圧波形を示す図
【図６】図５の初動部分を拡大して示す図
【図７】直流電源の電圧が低下した場合の、本実施形態構成の各電圧波形を示す図
【図８】図７の初動部分を拡大して示す図
【図９】１段のチャージポンプ回路に本実施形態の電圧低下回路を適用し、コンデンサの下端をグランドに接続した構成を示す図
【図１０】図９に示す構成について、図４の電源電圧波形を加えた場合の各電圧波形を示す図
【図１１】図１０に示す電圧波形の一部を拡大して示す図
【図１２】第２実施形態であり、チャージポンプ回路の構成を中心に示す図
【図１３】第３実施形態であり、チャージポンプ回路の構成を中心に示す図
【図１４】第４実施形態であり、チャージポンプ回路の構成を中心に示す図
【図１５】第５実施形態であり、チャージポンプ回路の構成を中心に示す図
【図１６】第６実施形態であり、チャージポンプ回路の構成を中心に示す図
【図１７】第７実施形態であり、ブートストラップ回路の構成を中心に示す図
【発明を実施するための形態】
【０００９】
（第１実施形態）
図２示すように、本実施形態の駆動用電源生成回路１は車両に搭載され、ＡＳＩＣ(Application Specific IC)で構成されている。駆動用電源生成回路１には、車両のバッテリ２を電源とし、リレースイッチ３及び電源回路４を介して、安定化された例えば１２Ｖの電源ＰＶＳが供給されている。また、駆動用電源生成回路１はドライバ２１を介して、ハーフブリッジ回路５を構成する２つのＮチャネルＭＯＳＦＥＴ６Ｈ及び６Ｌのゲートに、出力端子ＨＧ及びＬＧを介してゲート信号を出力する。ＦＥＴ６Ｈ及び６Ｌの共通接続点は、駆動用電源生成回路１の端子ＭＴに接続されている。
【００１０】
ＦＥＴ６Ｌのソースはグランドに接続され、ＦＥＴ６Ｈのドレインは、駆動用電源生成回路１の端子ＰＲＥに接続されている。バッテリ２の正側端子は、２つのＮチャネルＭＯＳＦＥＴ７ａ及び７ｂのソースを共通に接続してなるスイッチ回路８を介して端子ＰＲＥに接続されている。駆動用電源生成回路１は、ＦＥＴ７ａ及び７ｂのソースに接続される端子ＲＳと、それぞれのゲートに接続されている端子ＲＯ１及びＲＯ２を介してスイッチ回路８のオンオフも制御する。また、バッテリ２の正側端子は、駆動用電源生成回路１の端子ＭＰＩＧに接続されている。
【００１１】
駆動用電源生成回路１は、ハイサイドのＦＥＴ６Ｈの駆動用電源を生成するため、昇圧回路に相当するチャージポンプ回路９を備えている。図１に示すように、チャージポンプ回路９は２段構成であり、各段はダイオード１０，コンデンサ１１及びツェナーダイオード１２の直列回路と、出力端子がツェナーダイオード１２のカソードに接続されているバッファ１３とを備えている。初段のバッファ１３（１）には、クロック信号ＣＬＫが直接入力される。２段目のバッファ１３（２）には、クロック信号ＣＬＫがＯＲゲート１４及びＮＯＴゲート１５を介して入力される。ツェナーダイオード１２のツェナー電圧は例えば８Ｖ程度であり、チャージポンプ回路９の昇圧出力電圧は２８Ｖに設定されている。
【００１２】
ダイオード１０（２）のカソードとグランドとの間には、ダイオード１６Ｈ，抵抗素子１７及び定電流源１８の直列回路が接続されている。ダイオード１６Ｈのカソードは、チャージポンプ回路９の出力端子ＣＰとなっている。抵抗素子１７及び定電流源１８の共通接続点は、コンパレータ１９の非反転入力端子に接続されており、コンパレータ１９の反転入力端子は、駆動用電源生成回路１の端子ＰＲＥに接続されている。端子ＰＲＥは、コンデンサ２０を介して出力端子ＣＰに接続されている。コンパレータ１９の出力端子は、ＯＲゲート１４の入力端子の他方に接続されている。
【００１３】
出力端子ＣＰより出力される電圧は、ハイサイドのゲートドライバ２１Ｈの駆動用電源として供給される。また、ダイオード１０（１）のカソードには、ダイオード１６Ｌのアノードが接続されており、ダイオード１６Ｌのカソードはチャージポンプ回路９の出力端子ＣＰ１となっている。出力端子ＣＰ１より出力される電圧は、ローサイドのゲートドライバ２１Ｌの駆動用電源として供給される。また、出力端子ＣＰ１とグランドとの間には、コンデンサ２２が接続されている。以上において、ＯＲゲート１４，ＮＯＴゲート１５，抵抗素子１７，定電流源１８及びコンパレータ１９は、電圧低下回路２３を構成している。
【００１４】
次に、本実施形態の作用について説明する。コンパレータ１９の非反転入力端子には、定電流源１８が定電流を引くことで、チャージポンプ回路８の昇圧電圧より抵抗素子１７で生じた電圧降下分の電圧が閾値電圧として与えられている。ハーフブリッジ回路５の電源供給点である端子ＰＲＥの電圧はバッテリ２の電圧＋Ｂに略等しく、閾値電圧は＋Ｂ未満となるように設定される。電圧＋Ｂが正常であれば、コンパレータ１９の出力信号はローレベルを示すので、チャージポンプ回路８の２段目のバッファ１３（２）には、ＯＲゲート１４及びＮＯＴゲート１５を介して反転したクロック信号ＣＬＫが入力される。
【００１５】
図３に示すように、クランキング等によりバッテリ２の電圧が大きく低下すると端子ＰＲＥの電圧も同様に低下するので、コンパレータ１９の出力信号はハイレベルとなり、バッファ１３（２）に対するクロック信号ＣＬＫの供給が停止される。図中のＣＭ１，ＣＭ２は、それぞれ初段，２段目に供給されるクロック信号を示す。２段目の動作が停止することで、出力端子ＣＰの電圧は漸減して行く。そして、端子ＰＲＥの電圧よりも低下した時点で、コンパレータ１９の出力信号が一瞬だけローレベルに変化して２段目の昇圧動作が行われ、出力端子ＣＰの電圧は微増する。
【００１６】
図４に示すように、電圧＋Ｂが１２Ｖから６Ｖまで低下した場合について、従来構成の各電圧波形を図５及び図６に示し、本実施形態の構成の各電圧波形を図７及び図８に示す。ＦＥＴ６Ｈのゲート−ソース間耐圧は２０Ｖである。従来構成は、コンデンサ２０の下端が端子ＰＲＥではなくグランドに接続されており、クランキングが発生しても昇圧動作を停止しない構成である。図５に示すように、出力端子ＣＰの電圧が一定であるため、ＦＥＴ６Ｈのゲート−ソース間電圧が２０Ｖを超えてしまう。これに対して、図７に示す本実施形態の構成では、クランキングの発生時におけるゲート−ソース間電圧は２０Ｖを下回っている。
【００１７】
また、図９に示すように、１段のみのチャージポンプ回路について、本実施形態と同様に、コンパレータ１９により昇圧動作を停止させる構成を適用し、コンデンサ２０の下端をグランドに接続した場合の電圧波形を図９及び図１０に示す。クランキングの発生期間の全体を示す図１０についてみると、ゲート−ソース間電圧は２０Ｖを下回っているように見える。しかし、クランキングの発生時の時間軸を拡大して示す図１１では、端子ＰＲＥの電圧が低下する際のスルーレイトに対して、ゲート電圧ＶＲＧが低下するスルーレイトが小さいため、ゲート−ソース間電圧が瞬間的に２０Ｖを超えている。
【００１８】
これに対して、本実施形態の構成では、コンデンサ２０の下端を端子ＰＲＥに接続していることで、図８に示すように、端子ＰＲＥの電圧低下に追従して出力端子ＣＰの電圧が低下している。これにより、クランキングの発生開始時においても、ゲート−ソース間電圧が耐圧を上回ることを回避できている。
【００１９】
以上のように本実施形態によれば、駆動用電源生成回路１は、バッテリ２の直流電圧を負荷に通電するためのＦＥＴ６の駆動用電源を生成するため、チャージポンプ回路９と、一端がチャージポンプ回路９の出力端子に接続され、他端がバッテリ２からＦＥＴ６に至る通電経路中の接続点に接続されるコンデンサ２０とを備える。電圧低下回路２３は、チャージポンプ回路９より出力される電圧に基づく比較対象電圧を閾値電圧と比較するコンパレータ１９を有し、比較対象電圧が閾値電圧未満に低下するとチャージポンプ回路９の出力電圧を低下させる。そして、前記比較対象電圧を、コンデンサ２０の他端が接続される接続点，本実施形態では駆動用電源生成回路１の端子ＰＲＥの電圧とする。
【００２０】
このように構成すれば、保護用のツェナーダイオードを用いずとも、バッテリ２の電圧が大きく低下した際に、ＦＥＴ６Ｈのゲートに過大な電圧が印加されることを回避できる。また、コンパレータ２２には、チャージポンプ回路９の昇圧電圧がコンデンサ２０を介して比較対象電圧として与えられるので、比較対象電圧は、昇圧電圧の変化に追従して変化する。したがって、電圧低下回路２３の応答性が良好となり、ＦＥＴ６Ｈのゲートに瞬間的に過大な電圧が印加されることも防止できる。
【００２１】
また、電圧低下回路２３は、チャージポンプ回路９の２段目の昇圧動作を停止させるので、低下したバッテリ２の電圧が上昇した際には、昇圧動作を応答性良く復帰させることができる。
【００２２】
（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図１２に示すように、第２実施形態のチャージポンプ回路９Ａは、バッファ１３（１）の入力端子をＯＲゲート１４の出力端子に接続したもので、クランキングの発生時に電圧低下回路２３Ａが初段の昇圧動作も同時に停止させるようにしている。尚、ローサイド側に対応するダイオード１６Ｌ，ゲートドライバ２１及びコンデンサ２０の図示は省略している。以降の実施形態も同様である。このように構成される第２実施例による場合も、第１実施形態と同様の効果が得られる。
【００２３】
（第３実施形態）
図１３に示すように、第３実施形態のチャージポンプ回路２４は、第２実施形態のチャージポンプ回路９Ａより２段目を削除したものである。これにより、電圧低下回路２３Ｂが構成されている。
【００２４】
（第４，第５実施形態）
第４，第５実施形態は、第３実施形態のバリエーションである。図１４に示す第４実施形態のチャージポンプ回路２４Ａは、コンデンサ２０の下端及びコンパレータ１９の反転入力端子を駆動用電源生成回路１の端子ＲＳに接続している。また。図１５に示す第５実施形態のチャージポンプ回路２４Ｂは、コンデンサ２０の下端及びコンパレータ１９の反転入力端子を駆動用電源生成回路１の端子ＭＰＩＧに接続している。このように構成される第４，第５実施形態によれば、第３実施形態と同様の効果が得られる。
【００２５】
（第６実施形態）
図１６に示す第６実施形態のチャージポンプ回路３１では、第４実施形態のチャージポンプ回路２４Ａにおいて、ダイオード１６Ｈのカソードと出力端子ＣＰとの間にＰチャネルＭＯＳＦＥＴ３２を接続している。また、定電流源１８に替えて抵抗素子３３を接続し、端子ＲＳとコンパレータ１９の反転入力端子との間に電圧源３４を接続している。そして、コンパレータ１９の出力端子をＦＥＴ３２のゲートに接続している。これにより、チャージポンプ回路３１の出力部に降圧型のシリーズレギュレータ３５が構成されている。また、ＯＲゲート１４，ＮＯＴゲート１５，抵抗素子１７及び３３，電圧源３４及びコンパレータ１９は、電圧低下回路３６を構成している。
【００２６】
次に、第６実施形態の作用について説明する。バッテリ２の電圧＋Ｂが正常であれば、コンパレータ１９の出力端子はローレベルを維持するので、昇圧された電圧が端子ＣＰに出力される。電圧＋Ｂがクランキング等により低下するとコンパレータ１９の出力端子がハイレベルに変化し、ＦＥＴ３２がオフして昇圧電圧の出力が遮断される。このように構成される第６実施形態によれば、第４実施形態等と同様の効果が得られる。
【００２７】
（第７実施形態）
図１７に示す第７実施形態は、昇圧回路としてブートストラップ回路４１を用いた場合を示す。電源ＰＶＳとダイオード１６Ｈのアノードとの間には、ＰチャネルＭＯＳＦＥＴ４２が接続されている。また、抵抗素子１７の上端は、ダイオード１６Ｈのアノードに接続されている。出力端子ＣＰと端子ＭＴとの間には、昇圧用のコンデンサ４３が接続されている。そして、コンパレータ１９の出力信号によりＦＥＴ４２のゲートを制御する。抵抗素子１７，定電流源１８及びコンパレータ１９は、電圧低下回路４３を構成している。このように、ブートストラップ回路４１を用いた構成においても、電圧＋Ｂがクランキング等により低下した場合に、コンパレータ１９によりＦＥＴ４２よる昇圧動作を停止させることができる。
【００２８】
（その他の実施形態）
チャージポンプ回路は３段以上の構成であっても良く、その場合、電圧低下回路は、３段目以降の昇圧動作を低下させても良い。
スイッチング素子はＭＯＳＦＥＴに限ることなく、バイポーラトランジスタやＩＧＢＴなどでも良い。
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【符号の説明】
【００２９】
図面中、１は駆動用電源生成回路、２はバッテリ、６はＮチャネルＭＯＳＦＥＴ、９はチャージポンプ回路、１９はコンパレータ、２０はコンデンサ、２４は電圧低下回路を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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