(57)【要約】【課題】長い期間においてデータの保持が可能な記憶装置を提供する。【解決手段】記憶素子と、上記記憶素子における電荷の供給、保持、放出を制御するためのスイッチング素子として機能するトランジスタとを有する。上記トランジスタは、通常のゲート電極の他に、閾値電圧を制御するための第２のゲート電極が備えられており、また、活性層に酸化物半導体を含むためにオフ電流が極めて低い。上記記憶装置では、絶縁膜に囲まれたフローティングゲートに高電圧で電荷を注入するのではなく、オフ電流の極めて低いトランジスタを介して記憶素子の電荷量を制御することで、データの記憶を行う。【選択図】図１
2020061581.tif 000002
【特許請求の範囲】
【請求項１】
第１のトランジスタと、第２のトランジスタと、を有し、
前記第１のトランジスタは、第１のゲートと、第２のゲートと、を有し、
前記第１のゲートと前記第２のゲートとは、前記第１のトランジスタのチャネル形成領域を介して重なる領域を有し、
前記第２のトランジスタは、第３のゲートと、第４のゲートと、を有し、
前記第３のゲートと前記第４のゲートとは、前記第２のトランジスタのチャネル形成領域を介して重なる領域を有し、
前記第１のゲートと前記第２のゲートとは、前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第３のゲートと電気的に接続され、
前記第２のトランジスタのチャネル形成領域は、ｃ軸配向した結晶を含む酸化物半導体層に形成される、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
不揮発性の半導体記憶装置に係り、データを保持するメモリセルの構成に関する。
【背景技術】
【０００２】
半導体記憶装置（以下、単に記憶装置とする）には、揮発性メモリに分類されるＤＲＡＭ
、ＳＲＡＭ、不揮発性メモリに分類されるマスクＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フ
ラッシュメモリ、強誘電体メモリなどがあり、単結晶の半導体基板を用いて形成されたこ
れらのメモリの多くは既に実用化されている。上記の半導体メモリの中でも、フラッシュ
メモリは、データの書き込みと消去を繰り返し行うことができ、電源の供給がなくてもデ
ータの保持が可能な不揮発性メモリであるために、利便性が高く、また、物理的な衝撃に
強いため、主にＵＳＢメモリ、メモリーカードなどの携帯型の記憶媒体に用いられ、市場
に広く出回っている。
【０００３】
フラッシュメモリには、複数のメモリセルが直列に接続された構造を有するＮＡＮＤ型と
、複数のメモリセルがマトリクス状に接続された構造を有するＮＯＲ型とがあるが、いず
れのフラッシュメモリも、記憶素子として機能するトランジスタを各メモリセルに有する
。そして、この記憶素子として機能するトランジスタは、フローティングゲートと呼ばれ
る電荷を蓄積するための電極を、ゲート電極と、活性層である半導体膜との間に有してお
り、フローティングゲートにおける電荷の蓄積によりデータの記憶を行うことができる。
【０００４】
下記の特許文献１と特許文献２には、ガラス基板上に形成された、フローティングゲート
を有する薄膜トランジスタについて記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平６−０２１４７８号公報
【特許文献２】特開２００５−３２２８９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、不揮発性メモリは、データの書き込み時に記憶素子に印加される電圧の絶対値
が、２０Ｖ前後と、揮発性メモリに比べて一般的に大きい傾向にある。データの書き換え
を繰り返し行うことができるフラッシュメモリの場合は、データの書き込み時のみならず
、データの消去時にも、記憶素子として用いるトランジスタに大きい電圧を印加する必要
がある。よって、データの書き込み、消去などの、フラッシュメモリの動作時において消
費される電力は高く、そのことが、フラッシュメモリを記憶装置として用いる電子機器の
低消費電力化を阻む一因となっている。特に、カメラや携帯電話などの携帯型の電子機器
にフラッシュメモリを用いる場合、消費電力の高さは、連続使用時間の短縮化というデメ
リットに繋がる。
【０００７】
また、フラッシュメモリは不揮発性メモリではあるが、微少な電荷のリークによりデータ
が消失してしまう。そのため、データの保持期間は現状５年から１０年程度であると言わ
れており、より長い保持期間の確保が可能なフラッシュメモリの実現が望まれている。
【０００８】
更に、フラッシュメモリは、データの書き込みと消去を繰り返し行うことが可能ではある
が、フローティングゲートに電荷を蓄積する際に、トンネル電流によりゲート絶縁膜が劣
化しやすい。そのため、１つの記憶素子におけるデータの書き換え回数は数万から数十万
回程度が限度であり、より多くの書き換え回数に耐えうるようなフラッシュメモリの実現
が望まれている。
【０００９】
上述の課題に鑑み、本発明は、消費電力を抑えることができる記憶装置、当該記憶装置を
用いた半導体装置の提供を目的の一つとする。本発明は、更に長い期間においてデータの
保持が可能な記憶装置、当該記憶装置を用いた半導体装置の提供を目的の一つとする。本
発明は、データの書き換え回数を増やすことができる記憶装置、当該記憶装置を用いた半
導体装置の提供を目的の一つとする。
【課題を解決するための手段】
【００１０】
本発明の一態様に係る記憶装置は、記憶素子と、上記記憶素子における電荷の供給、保持
、放出を制御するためのスイッチング素子として機能するトランジスタと、を有する。上
記記憶装置では、絶縁膜に囲まれたフローティングゲートに高電圧で電荷を注入するので
はなく、オフ電流の極めて低いトランジスタを介して記憶素子の電荷量を制御することで
、データの記憶を行う。
【００１１】
具体的に、上記トランジスタは、シリコンよりもバンドギャップが広く、真性キャリア密
度がシリコンよりも低い半導体材料を、チャネル形成領域に含むことを特徴とするもので
ある。上述したような特性を有する半導体材料をチャネル形成領域に含むことで、オフ電
流が極めて低いトランジスタを実現することができる。このような半導体材料としては、
例えば、シリコンの約３倍程度の大きなバンドギャップを有する、酸化物半導体、炭化シ
リコン、窒化ガリウムなどが挙げられる。上記半導体材料を有するトランジスタは、通常
のシリコンやゲルマニウムなどの半導体材料で形成されたトランジスタに比べて、オフ電
流を極めて低くすることができる。
【００１２】
更に、スイッチング素子として機能するトランジスタは、通常のゲート電極の他に、閾値
電圧を制御するための第２のゲート電極が備えられていることを特徴とする。上記トラン
ジスタは、絶縁ゲート型電界効果トランジスタであれば良く、具体的には、第１のゲート
電極と、第２のゲート電極と、第１のゲート電極と第２のゲート電極の間に位置する半導
体膜と、第１のゲート電極と半導体膜の間に位置する第１の絶縁膜と、第２のゲート電極
と半導体膜の間に位置する第２の絶縁膜と、半導体膜に接続されたソース電極及びドレイ
ン電極と、を有する。上記構成により、ソース電極と第２のゲート電極の電位差を制御す
ることで、上記トランジスタのオフ電流が下がるように閾値電圧を調整することができる
。
【００１３】
スイッチング素子として機能するトランジスタのオフ電流を極めて低くすることで、デー
タを保持している期間（保持期間）において、記憶素子に蓄積されている電荷が上記トラ
ンジスタを介してリークするのを防ぐことができる。
【００１４】
なお、電子供与体（ドナー）となる水分又は水素などの不純物が低減され、なおかつ酸素
欠損が低減されることで高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ  Ｏｘｉｄｅ  
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのた
め、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性を有す
る。具体的に、高純度化された酸化物半導体は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅ
ｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）による水素濃度の測定
値が、５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下、より好ましく
は５×１０１７／ｃｍ３以下、更に好ましくは１×１０１６／ｃｍ３以下とする。また、
ホール効果測定により測定できる酸化物半導体膜のキャリア密度は、１×１０１４／ｃｍ
３未満、好ましくは１×１０１２／ｃｍ３未満、更に好ましくは１×１０１１／ｃｍ３未
満とする。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ
以上、より好ましくは３ｅＶ以上である。水分又は水素などの不純物濃度が十分に低減さ
れ、なおかつ酸素欠損が低減されることで高純度化された酸化物半導体膜を用いることに
より、トランジスタのオフ電流を下げることができる。
【００１５】
ここで、酸化物半導体膜中の、水素濃度の分析について触れておく。酸化物半導体膜中の
水素濃度測定は、ＳＩＭＳで行う。ＳＩＭＳは、その原理上、試料表面近傍や、材質が異
なる膜との積層界面近傍のデータを正確に得ることが困難であることが知られている。そ
こで、膜中における水素濃度の厚さ方向の分布をＳＩＭＳで分析する場合、対象となる膜
が存在する範囲において、値に極端な変動がなく、ほぼ一定の値が得られる領域における
平均値を、水素濃度として採用する。また、測定の対象となる膜の厚さが小さい場合、隣
接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合
がある。この場合、当該膜が存在する領域における、水素濃度の極大値又は極小値を、当
該膜中の水素濃度として採用する。更に、当該膜が存在する領域において、極大値を有す
る山型のピーク、極小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度
として採用する。
【００１６】
具体的に、高純度化された酸化物半導体膜を活性層として用いたトランジスタのオフ電流
が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍ
でチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイ
ン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの
測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合
、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度は、１００
ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量
素子に流入又は容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、
オフ電流密度の測定を行った。当該測定では、高純度化された酸化物半導体を上記トラン
ジスタの活性層に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタ
のオフ電流密度を測定した。その結果、トランジスタのソース電極とドレイン電極間の電
圧が３Ｖの場合に、数十ｙＡ／μｍという、更に低いオフ電流密度が得られることが分か
った。従って、本発明の一態様に係る半導体装置では、高純度化された酸化物半導体膜を
活性層として用いたトランジスタのオフ電流密度を、ソース電極とドレイン電極間の電圧
によっては、１００ｙＡ／μｍ以下、好ましくは１０ｙＡ／μｍ以下、更に好ましくは１
ｙＡ／μｍ以下にすることができる。従って、高純度化された酸化物半導体膜を活性層と
して用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタ
に比べて著しく低い。
【００１７】
なお、酸化物半導体としては、好ましくはＩｎまたはＺｎを含有する酸化物半導体を用い
るとよく、さらに好ましくは、Ｉｎ及びＧａを含有する酸化物半導体、またはＩｎ及びＺ
ｎを含有する酸化物半導体を用いるとよい。酸化物半導体膜をｉ型（真性）とするため、
後に説明する脱水化または脱水素化は有効である。また、酸化物半導体を用いたトランジ
スタの電気特性のばらつきを低減するためのスタビライザーとして、それらに加えてガリ
ウム（Ｇａ）を含むことが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を含むこ
とが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を含むことが好ましい。
また、スタビライザーとしてアルミニウム（Ａｌ）を含むことが好ましい。
【００１８】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
【００１９】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化
物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系
酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の
酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系
酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸
化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化
物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物
、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、
Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉ
ｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ
−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉ
ｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−
Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用
いることができる。また、上記酸化物半導体は、珪素を含んでいてもよい。
【００２０】
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意
味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素
を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電
流を十分に小さくすることが可能であり、また、移動度も高いため、記憶装置、または半
導体装置に用いる半導体材料としては好適である。
【００２１】
或いは、酸化物半導体は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を
用いてもよい。Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素
を示す。例えば、Ｍとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＦｅ、Ｇａ及びＮｉ、Ｇａ及
びＭｎ、Ｇａ及びＣｏなどを適用することができる。また、酸化物半導体として、Ｉｎ３
ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。な
お、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないこと
を付記する。
【００２２】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇ
ａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸
化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１
：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１
／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の
原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００２３】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に
応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キ
ャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度
等を適切なものとすることが好ましい。
【発明の効果】
【００２４】
上記オフ電流の低いトランジスタを、記憶素子に蓄積された電荷を保持するためのスイッ
チング素子として用いることで、記憶素子からの電荷のリークを防ぐことができる。よっ
て、長期間に渡るデータの保持が可能な記憶装置、当該記憶装置を用いた半導体装置を提
供することができる。
【００２５】
また、記憶素子へのデータの書き込み及び読み出しに必要な電圧は、スイッチング素子と
して機能するトランジスタの動作電圧によりほぼ決まる。よって、従来のフラッシュメモ
リに比べて動作電圧を格段に低くすることができ、消費電力を抑えられる記憶装置、当該
記憶装置を用いた半導体装置を提供することができる。
【００２６】
また、トンネル電流によるゲート絶縁膜の劣化を、従来のフラッシュメモリに比べて抑え
ることができるので、データの書き換え回数を増やすことができる記憶装置、当該記憶装
置を用いた半導体装置を提供することができる。
【図面の簡単な説明】
【００２７】
【図１】メモリセルの回路図と、トランジスタの断面図。
【図２】トランジスタの回路図と、ゲート電圧Ｖｇｓに対するドレイン電流Ｉｄの値を示す図。
【図３】セルアレイの回路図。
【図４】セルアレイのタイミングチャート。
【図５】セルアレイのタイミングチャート。
【図６】セルアレイの回路図。
【図７】第２ワード線駆動回路の構成を示す図。
【図８】メモリセルの回路図。
【図９】記憶装置の作製方法を示す図。
【図１０】記憶装置の作製方法を示す図。
【図１１】記憶装置の作製方法を示す図。
【図１２】記憶装置の作製方法を示す図。
【図１３】メモリセルの断面図。
【図１４】記憶装置のブロック図。
【図１５】読み出し回路の回路図。
【図１６】ＲＦタグのブロック図。
【図１７】記憶媒体の構成を示す図。
【図１８】電子機器の図。
【発明を実施するための形態】
【００２８】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び
詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は、
以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２９】
なお、マイクロプロセッサ、画像処理回路などの集積回路や、ＲＦタグ、記憶媒体、半導
体表示装置など、記憶装置を用いることができるありとあらゆる半導体装置が、本発明の
範疇に含まれる。また、半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）
に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａ
ｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ
Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）など、半導
体膜を用いた回路素子を画素部又は駆動回路に有している半導体表示装置が、その範疇に
含まれる。
【００３０】
（実施の形態１）
図１（Ａ）に、本発明の一態様に係る記憶装置のメモリセルの構成を、一例として回路図
で示す。図１（Ａ）に示す回路図では、メモリセル１００が、スイッチング素子として機
能するトランジスタ１０１と、記憶素子として機能するトランジスタ１０３及び容量素子
１０２とを有する。記憶素子として機能するトランジスタ１０３は、ゲート電極と活性層
の間に形成されるゲート容量に、電荷を蓄積させることで、データを記憶する。
【００３１】
スイッチング素子として機能するトランジスタ１０１は、第１のゲート電極の他に、閾値
電圧を制御するための第２のゲート電極が備えられている。具体的には、第１のゲート電
極と、第２のゲート電極と、第１のゲート電極と第２のゲート電極の間に位置する半導体
膜と、第１のゲート電極と半導体膜の間に位置する第１の絶縁膜と、第２のゲート電極と
半導体膜の間に位置する第２の絶縁膜と、半導体膜に接続されたソース電極及びドレイン
電極と、を有する。トランジスタ１０１の第１のゲート電極、第２のゲート電極、ソース
電極、ドレイン電極に与える電位により、記憶装置の各種動作を制御することができる。
【００３２】
メモリセル１００は、必要に応じて、トランジスタ、ダイオード、抵抗素子、容量素子、
インダクタなどのその他の回路素子を、更に有していても良い。
【００３３】
なお、トランジスタが有するソース電極とドレイン電極は、トランジスタの極性及び各電
極に与えられる電位の高低差によって、その呼び方が入れ替わる。一般的に、ｎチャネル
型トランジスタでは、低い電位が与えられる電極がソース電極と呼ばれ、高い電位が与え
られる電極がドレイン電極と呼ばれる。また、ｐチャネル型トランジスタでは、低い電位
が与えられる電極がドレイン電極と呼ばれ、高い電位が与えられる電極がソース電極と呼
ばれる。以下、ソース電極とドレイン電極のいずれか一方を第１端子、他方を第２端子と
し、メモリセル１００が有するトランジスタ１０１、容量素子１０２、トランジスタ１０
３の接続関係を説明する。
【００３４】
図１（Ａ）に示すメモリセル１００では、トランジスタ１０１の第１端子に接続されてい
るノードに、データを含む信号の電位が与えられる。また、トランジスタ１０１の第２端
子は、トランジスタ１０３のゲート電極に接続されている。容量素子１０２が有する一対
の電極は、一方がトランジスタ１０３のゲート電極に接続され、他方が所定の電位が与え
られているノードに接続されている。
【００３５】
トランジスタ１０３は、ｎチャネル型とｐチャネル型のどちらでも良い。
【００３６】
なお、図１（Ａ）に示すメモリセル１００は、必ずしも容量素子１０２をその構成要素に
加える必要はない。容量素子１０２をメモリセル１００に設けることで、より長い保持期
間を確保することができ、逆に容量素子１０２をメモリセル１００に設けないことで、単
位面積あたりの記憶容量を高めることができる。
【００３７】
また、図１（Ｂ）に、図１（Ａ）とは異なるメモリセルの構成を、一例として回路図で示
す。図１（Ｂ）に示す回路図では、メモリセル１００が、スイッチング素子として機能す
るトランジスタ１０１と、記憶素子として機能する容量素子１０２とを有する。記憶素子
として機能する容量素子１０２に電荷を蓄積させることで、データを記憶する。
【００３８】
図１（Ｂ）に示すトランジスタ１０１は、図１（Ａ）に示すトランジスタ１０１と同様の
構成を有しており、第１のゲート電極の他に、閾値電圧を制御するための第２のゲート電
極が備えられている。
【００３９】
また、図１（Ｂ）に示すメモリセル１００では、トランジスタ１０１の第１端子に接続さ
れているノードに、データを含む信号の電位が与えられる。また、容量素子１０２が有す
る一対の電極は、一方がトランジスタ１０１の第２端子に接続され、他方が所定の電位が
与えられているノードに接続されている。
【００４０】
なお、本明細書において接続とは電気的な接続を意味しており、電流、電圧又は電位が、
供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続
している状態を必ずしも指すわけではなく、電流、電圧又は電位が、供給可能、或いは伝
送可能であるように、配線、導電膜、抵抗、ダイオード、トランジスタなどの素子を介し
て間接的に接続している状態も、その範疇に含む。
【００４１】
また、回路図上は独立している構成要素どうしが接続されている場合であっても、実際に
は、例えば配線の一部が電極として機能する場合など、一の導電膜が、複数の構成要素の
機能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電膜
が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００４２】
本発明の一態様では、図１（Ａ）又は図１（Ｂ）に示した上記スイッチング素子として機
能するトランジスタ１０１のチャネル形成領域に、シリコンよりもバンドギャップが広く
、真性キャリア密度がシリコンよりも低い半導体材料を含むことを特徴とする。上述した
ような特性を有する半導体材料をチャネル形成領域に含むことで、オフ電流が極めて低い
トランジスタ１０１を実現することができる。
【００４３】
なお、本発明の一態様のように、記憶素子に蓄積されている電荷量を制御することで、デ
ータの記憶を行う記憶装置の場合、記憶素子への電荷の供給と、当該記憶素子からの電荷
の放出と、当該記憶素子における電荷の保持とを、スイッチング素子として機能するトラ
ンジスタ１０１により制御する。よって、データの保持期間の長さは、記憶素子に蓄積さ
れている電荷が上記トランジスタ１０１を介してリークする量に依存する。本発明の一態
様では、上述したようにトランジスタ１０１のオフ電流を著しく低くすることができるた
め、上記電荷のリークを防ぐことができ、データの保持期間を長く確保することができる
。
【００４４】
なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにおい
ては、ドレイン電極をソース電極とゲート電極よりも高い電位とした状態において、ソー
ス電極の電位を基準としたときのゲート電極の電位が０以下であるときに、ソース電極と
ドレイン電極の間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、ｐ
チャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも低い
電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が０以
上であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。
【００４５】
シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材
料の一例として、酸化物半導体の他に、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ
）などの化合物半導体を挙げることができる。酸化物半導体は、炭化シリコンや窒化ガリ
ウムなどの化合物半導体とは異なり、スパッタリング法や湿式法により作製可能であり、
量産性に優れるといった利点がある。また、炭化シリコンまたは窒化ガリウムとは異なり
、酸化物半導体は室温でも成膜が可能なため、ガラス基板上への成膜、或いはシリコンを
用いた集積回路上への成膜が可能である。また、基板の大型化にも対応が可能である。よ
って、上述した炭化シリコンや窒化ガリウムなどよりも、酸化物半導体は特に量産性が高
いというメリットを有する。また、トランジスタの性能（例えば電界効果移動度）を向上
させるために結晶性の酸化物半導体を得ようとする場合でも、２５０℃から８００℃の熱
処理によって容易に結晶性の酸化物半導体を得ることができる。
【００４６】
以下の説明では、トランジスタ１０１の半導体膜として、上記のような利点を有する酸化
物半導体を用いる場合を例に挙げている。
【００４７】
なお、本発明の一態様では、少なくとも、スイッチング素子として機能するトランジスタ
１０１が、上述した酸化物半導体などのワイドギャップ半導体材料を活性層に有していれ
ば良い。一方、記憶素子として機能するトランジスタ１０３は、その活性層に、酸化物半
導体が用いられていても良いし、或いは、酸化物半導体以外の、非晶質、微結晶、多結晶
、又は単結晶の、シリコン、又はゲルマニウムなどの半導体が用いられていても良い。メ
モリセル１００内の全てのトランジスタの活性層に、酸化物半導体膜を用いることで、プ
ロセスを簡略化することができる。また、記憶素子として機能するトランジスタ１０３の
活性層に、例えば、多結晶又は単結晶のシリコンなどのように、酸化物半導体よりも高い
移動度が得られる半導体材料を用いることで、メモリセル１００からのデータの読み出し
を高速で行うことができる。
【００４８】
また、図１（Ｂ）では、メモリセル１００がスイッチング素子として機能するトランジス
タ１０１を一つだけ有する構成を示しているが、本発明はこの構成に限定されない。本発
明の一態様では、スイッチング素子として機能するトランジスタが各メモリセルに最低限
１つ設けられていれば良く、上記トランジスタの数は複数であっても良い。メモリセル１
００がスイッチング素子として機能するトランジスタを複数有している場合、上記複数の
トランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と
並列が組み合わされて接続されていても良い。
【００４９】
なお、本明細書において、トランジスタが直列に接続されている状態とは、例えば、第１
のトランジスタの第１端子と第２端子のいずれか一方のみが、第２のトランジスタの第１
端子と第２端子のいずれか一方のみに接続されている状態を意味する。また、トランジス
タが並列に接続されている状態とは、第１のトランジスタの第１端子が第２のトランジス
タの第１端子に接続され、第１のトランジスタの第２端子が第２のトランジスタの第２端
子に接続されている状態を意味する。
【００５０】
また、記憶素子として機能するトランジスタ１０３は、スイッチング素子として機能する
トランジスタ１０１とは異なり、活性層の片側にだけ存在するゲート電極を少なくとも有
していれば良い。ただし、本発明はこの構成に限定されず、記憶素子として機能するトラ
ンジスタ１０３も、スイッチング素子として機能するトランジスタ１０１と同様に、活性
層を間に挟んで存在する一対のゲート電極を有していても良い。
【００５１】
次いで、図１（Ｃ）に、図１（Ａ）及び図１（Ｂ）に示したトランジスタ１０１の、断面
図の一例を示す。
【００５２】
図１（Ｃ）において、トランジスタ１０１は、絶縁表面を有する基板１１０上に、第１の
ゲート電極１１１と、第１のゲート電極１１１上の絶縁膜１１２と、絶縁膜１１２を間に
挟んで第１のゲート電極１１１と重なる、活性層として機能する酸化物半導体膜１１３と
、酸化物半導体膜１１３上のソース電極１１４、ドレイン電極１１５と、酸化物半導体膜
１１３、ソース電極１１４及びドレイン電極１１５上の絶縁膜１１６と、絶縁膜１１６上
において酸化物半導体膜１１３と重なっている第２のゲート電極１１７とを有している。
また、図１（Ｃ）では、第２のゲート電極１１７上に絶縁膜１１８が形成されており、ト
ランジスタ１０１は絶縁膜１１８をその構成要素に含んでいても良い。
【００５３】
なお、図１（Ｃ）では、トランジスタ１０１がシングルゲート構造である場合を例示して
いるが、トランジスタ１０１は、電気的に接続された複数のゲート電極を有することで、
チャネル形成領域を複数有する、マルチゲート構造であっても良い。
【００５４】
次いで、第２のゲート電極の電位を変化させることによる、トランジスタ１０１の閾値電
圧の変化について説明する。まず、図２（Ａ）に、トランジスタ１０１の回路図を示す。
図２（Ａ）では、第１のゲート電極の電位をＶｃｇ、第２のゲート電極の電位をＶｂｇ、
ソース電極の電位をＶｓ、ドレイン電極の電位をＶｄとして、トランジスタ１０１が有す
る各電極の電位を表記している。
【００５５】
図２（Ｂ）に、トランジスタ１０１の、ゲート電圧Ｖｇｓに対するドレイン電流Ｉｄの値
を示す。ゲート電圧Ｖｇｓとは、ソース電極の電位Ｖｓを基準としたときの、第１のゲー
ト電極の電位Ｖｃｇとソース電極の電位Ｖｓの差に相当する。
【００５６】
そして、実線で示す線１２０は、第２のゲート電極の電位Ｖｂｇがソース電極の電位Ｖｓ
と同じ高さである場合の、ゲート電圧Ｖｇｓに対するドレイン電流Ｉｄの値を示している
。また、破線で示す線１２１は、第２のゲート電極の電位Ｖｂｇがソース電極の電位Ｖｓ
よりも低い場合の、ゲート電圧Ｖｇｓに対するドレイン電流Ｉｄの値を示している。なお
、線１２０と線１２１は、ソース電極の電位Ｖｓが互いに同じであり、なおかつドレイン
電極の電位Ｖｄも互いに同じであるものとする。
【００５７】
図２（Ｂ）に示すように、トランジスタ１０１は、第２のゲート電極の電位Ｖｂｇが低く
なるほど、その閾値電圧がプラス側にシフトし、オフ電流が低減される。逆に、トランジ
スタ１０１は、第２のゲート電極の電位Ｖｂｇが高くなるほど、その閾値電圧がマイナス
側にシフトし、オフ電流が増加する、すなわちオン抵抗が下がる。
【００５８】
本発明の一態様の記憶装置では、上述したように、データの保持期間の長さが、記憶素子
に蓄積されている電荷が上記トランジスタ１０１を介してリークする量に依存する。本発
明の一態様では、第２のゲート電極の電位Ｖｂｇを制御することで、トランジスタ１０１
のオフ電流を著しく低くすることができるため、上記電荷のリークを防ぐことができ、デ
ータの保持期間を長く確保することができる。
【００５９】
次いで、複数のメモリセルを有する記憶装置の構成と、その駆動方法の一例について説明
する。
【００６０】
図３は、図１（Ａ）に示したメモリセル１００を複数有するセルアレイ２００の、回路図
の一例である。メモリセル１００の構成については、実施の形態１において説明した内容
を参酌することができる。
【００６１】
図３に示すセルアレイ２００では、複数の第１ワード線ＷＬＣＧ、複数の第２ワード線Ｗ
ＬＢＧ、複数のビット線ＢＬ、複数の容量線ＣＬ、複数のソース線ＳＬなどの各種配線が
設けられており、駆動回路からの信号又は電位が、これら配線を介して各メモリセル１０
０に供給される。
【００６２】
第１ワード線ＷＬＣＧは、トランジスタ１０１の第１のゲート電極に接続されている。第
２ワード線ＷＬＢＧは、トランジスタ１０１の第２のゲート電極に接続されている。ビッ
ト線ＢＬは、トランジスタ１０１の第１端子及びトランジスタ１０３の第１端子に接続さ
れている。ソース線ＳＬは、トランジスタ１０３の第２端子に接続されている。容量線Ｃ
Ｌは、容量素子１０２が有する一対の電極のうち、トランジスタ１０１の第２端子に接続
されている電極とは異なる方の電極に接続されている。
【００６３】
なお、上記配線の数は、メモリセル１００の数及び配置によって決めることができる。具
体的に、図３に示すセルアレイ２００の場合、ｙ行×ｘ列のメモリセルがマトリクス状に
接続されており、第１ワード線ＷＬＣＧ１〜ＷＬＣＧｙ、第２ワード線ＷＬＢＧ１〜ＷＬ
ＢＧｙ、容量線ＣＬ１〜ＣＬｙ、ソース線ＳＬ１〜ＳＬｙ、ビット線ＢＬ１〜ＢＬｘが、
セルアレイ２００内に配置されている場合を例示している。
【００６４】
次いで、図３に示すセルアレイ２００の動作について、図４のタイミングチャートを用い
て説明する。なお、図４では、１行１列目のメモリセルと、１行ｘ列目のメモリセルと、
ｙ行１列目のメモリセルと、ｙ行ｘ列目のメモリセルとにおいて、データの書き込み、保
持、読み出しを行う場合を例に挙げている。また、図４では、トランジスタ１０３がｐチ
ャネル型トランジスタである場合を例示している。
【００６５】
また、図４のタイミングチャート中の斜線部は、電位がハイレベルとローレベルのどちら
でも良い期間を意味する。
【００６６】
まず、データの書き込み期間Ｔａにおけるセルアレイ２００の動作について説明する。
【００６７】
データの書き込みは行ごとに行われる。図４では、１行１列目のメモリセル及び１行ｘ列
目のメモリセルへのデータの書き込みを先に行い、その後で、ｙ行１列目のメモリセル及
びｙ行ｘ列目のメモリセルへのデータの書き込みを行う場合を例示している。
【００６８】
まず、書き込みを行う１行目のメモリセルが有する、第１ワード線ＷＬＣＧ１及び容量線
ＣＬ１の選択を行う。具体的に図４では、第１ワード線ＷＬＣＧ１にハイレベルの電位Ｖ
Ｈが与えられ、それ以外の第１ワード線ＷＬＣＧ２〜ＷＬＣＧｙには接地電位ＧＮＤが与
えられる。よって、第１ワード線ＷＬＣＧ１に第１のゲート電極が接続されているトラン
ジスタ１０１のみが、選択的にオンになる。また、容量線ＣＬ１には接地電位ＧＮＤが与
えられ、他の容量線ＣＬ２〜ＣＬｙにはハイレベルの電位ＶＤＤが与えられる。
【００６９】
そして、第１ワード線ＷＬＣＧ１及び容量線ＣＬ１が選択されている期間において、ビッ
ト線ＢＬ１、ＢＬｘに、データを含む信号の電位が与えられる。ビット線ＢＬ１、ＢＬｘ
に与えられる電位のレベルは、データの内容によって当然異なる。図４では、ビット線Ｂ
Ｌ１にハイレベルの電位ＶＤＤが与えられ、ビット線ＢＬｘに接地電位ＧＮＤが与えられ
ている場合を例示する。ビット線ＢＬ１、ＢＬｘに与えられる電位は、オンのトランジス
タ１０１を介して、容量素子１０２が有する電極の一つと、トランジスタ１０３のゲート
電極に与えられる。そして、容量素子１０２が有する電極の一つと、トランジスタ１０３
のゲート電極とが接続されているノードをノードＦＧとすると、上記信号の電位に従って
、ノードＦＧに蓄積される電荷量が制御されることで、１行１列目のメモリセルと、１行
ｘ列目のメモリセルへのデータの書き込みが行われる。
【００７０】
次いで、第１ワード線ＷＬＣＧ１に接地電位ＧＮＤが与えられ、第１ワード線ＷＬＣＧ１
に第１のゲート電極が接続されているトランジスタ１０１が、オフになる。
【００７１】
次いで、書き込みを行うｙ行目のメモリセルが有する、第１ワード線ＷＬＣＧｙ及び容量
線ＣＬｙの選択を行う。具体的に図４では、第１ワード線ＷＬＣＧｙにハイレベルの電位
ＶＨが与えられ、それ以外の第１ワード線ＷＬＣＧ１〜ＷＬＣＧ（ｙ−１）には接地電位
ＧＮＤが与えられる。よって、第１ワード線ＷＬＣＧｙに第１のゲート電極が接続されて
いるトランジスタ１０１のみが、選択的にオンになる。また、容量線ＣＬｙには接地電位
ＧＮＤが与えられ、他の容量線ＣＬ１〜ＣＬ（ｙ−１）にはハイレベルの電位ＶＤＤが与
えられる。
【００７２】
そして、第１ワード線ＷＬＣＧｙ及び容量線ＣＬｙが選択されている期間において、ビッ
ト線ＢＬ１、ＢＬｘに、データを含む信号の電位が与えられる。図４では、ビット線ＢＬ
１に接地電位ＧＮＤが与えられ、ビット線ＢＬｘにハイレベルの電位ＶＤＤが与えられて
いる場合を例示する。ビット線ＢＬ１、ＢＬｘに与えられる電位は、オンのトランジスタ
１０１を介して、容量素子１０２が有する電極の一つと、トランジスタ１０３のゲート電
極に与えられる。そして、上記信号の電位に従って、ノードＦＧに蓄積される電荷量が制
御されることで、ｙ行１列目のメモリセルと、ｙ行ｘ列目のメモリセルへのデータの書き
込みが行われる。
【００７３】
なお、書き込み期間Ｔａでは、全てのソース線ＳＬに接地電位ＧＮＤが与えられている。
上記構成により、ノードＦＧに接地電位ＧＮＤが与えられる場合において、ビット線ＢＬ
とソース線ＳＬに電流が生じることを抑制することができる。
【００７４】
また、メモリセルに誤ったデータが書き込まれるのを防ぐために、第１ワード線ＷＬＣＧ
及び容量線ＣＬの選択期間が終了した後に、ビット線ＢＬにデータを含む信号の電位を入
力する期間を終了させるようにすることが望ましい。
【００７５】
次いで、データの保持期間Ｔｓにおけるセルアレイ２００の動作について説明する。
【００７６】
保持期間Ｔｓにおいて、全ての第１ワード線ＷＬＣＧには、トランジスタ１０１がオフに
なるレベルの電位、具体的には接地電位ＧＮＤが与えられる。そして、本発明の一態様で
は、保持期間Ｔｓにおいて、第２ワード線ＷＬＢＧの全てに接地電位ＧＮＤよりも低いロ
ーレベルの電位ＶＳＳが与えられる。よって、トランジスタ１０１は、その閾値電圧がプ
ラス側にシフトするため、オフ電流が低減される。トランジスタ１０１のオフ電流が低い
と、ノードＦＧに蓄積された電荷はリークしづらくなるため、長い期間に渡ってデータの
保持を行うことができる。
【００７７】
次いで、データの読み出し期間Ｔｒにおけるセルアレイ２００の動作について説明する。
【００７８】
まず、読み出しを行う１行目のメモリセルが有する、容量線ＣＬ１の選択を行う。具体的
に図４では、容量線ＣＬ１に接地電位ＧＮＤが与えられ、他の容量線ＣＬ２〜ＣＬｙにハ
イレベルの電位ＶＤＤが与えられる。また、読み出し期間Ｔｒでは、全ての第１ワード線
ＷＬＣＧは、接地電位ＧＮＤが与えられることで非選択の状態になっている。そして、容
量線ＣＬ１の選択が行われている期間において、全てのソース線ＳＬにはハイレベルの電
位ＶＲが与えられる。なお、電位ＶＲは、電位ＶＤＤと同じか、もしくは電位ＶＤＤより
低く接地電位ＧＮＤよりも高い電位であるものとする。
【００７９】
トランジスタ１０３のソース電極とドレイン電極間の抵抗は、ノードＦＧに蓄積された電
荷量に依存する。よって、ビット線ＢＬ１、ＢＬｘには、ノードＦＧに蓄積された電荷量
に応じた電位が与えられる。そして、上記電位から電荷量の違いを読み取ることにより、
１行１列目のメモリセルと、１行ｘ列目のメモリセルから、データを読み出すことができ
る。
【００８０】
次いで、読み出しを行うｙ行目のメモリセルが有する、容量線ＣＬｙの選択を行う。具体
的に図４では、容量線ＣＬｙに接地電位ＧＮＤが与えられ、他の容量線ＣＬ１〜ＣＬ（ｙ
−１）にハイレベルの電位ＶＤＤが与えられる。また、上述したように、読み出し期間Ｔ
ｒでは、全ての第１ワード線ＷＬＣＧは、接地電位ＧＮＤが与えられることで非選択の状
態になっている。また、容量線ＣＬｙの選択が行われている期間において、全てのソース
線ＳＬにはハイレベルの電位ＶＲが与えられる。
【００８１】
トランジスタ１０３のソース電極とドレイン電極間の抵抗は、ノードＦＧに蓄積された電
荷量に依存する。よって、ビット線ＢＬ１、ＢＬｘには、ノードＦＧに蓄積された電荷量
に応じた電位が与えられる。そして、上記電位から電荷量の違いを読み取ることにより、
ｙ行１列目のメモリセルと、ｙ行ｘ列目のメモリセルから、データを読み出すことができ
る。
【００８２】
なお、各ビット線ＢＬの先には読み出し回路が接続されており、読み出し回路の出力信号
が、セルアレイから実際に読み出されたデータを含んでいる。
【００８３】
また、図４では、書き込み期間Ｔａ、保持期間Ｔｓ、読み出し期間Ｔｒの全ての期間を通
して、第２ワード線ＷＬＢＧの全てにローレベルの電位ＶＳＳが与えられている場合を例
示している。しかし、本発明の一態様では、少なくとも保持期間Ｔｓにおいて第２ワード
線ＷＬＢＧにローレベルの電位ＶＳＳが与えられていれば良い。例えば、メモリセルへの
データの書き込みを高速化させるために、データの書き込みを行う行において、第２ワー
ド線ＷＬＢＧの電位を電位ＶＳＳよりも高くして、トランジスタ１０１の閾値電圧を低く
するようにしても良い。
【００８４】
図５に示すタイミングチャートは、書き込み期間Ｔａにおける第２ワード線ＷＬＢＧの電
位のみが図４とは異なる。具体的に図５では、書き込み期間Ｔａにおいて、第１ワード線
ＷＬＣＧ１が選択されている期間に、書き込みを行う行のメモリセルが有する第２ワード
線ＷＬＢＧ１に接地電位ＧＮＤが与えられている。また、第１ワード線ＷＬＣＧｙが選択
されている期間に、書き込みを行うｙ行目のメモリセルが有する第２ワード線ＷＬＢＧｙ
に接地電位ＧＮＤが与えられている。上記構成により、データの書き込みが行われている
期間においてトランジスタ１０１の閾値電圧を低くすることができるので、保持期間Ｔｓ
における電荷のリークを抑えつつも、書き込み期間Ｔａにおけるメモリセルへのデータの
書き込みを高速化させることができる。
【００８５】
次いで、複数のメモリセルを有する記憶装置の構成と、その駆動方法の別の一例について
説明する。
【００８６】
図６は、図１（Ｂ）に示したメモリセル１００を複数有するセルアレイ３００の、回路図
の一例である。メモリセル１００の構成については、実施の形態１において説明した内容
を参酌することができる。
【００８７】
図６に示すセルアレイ３００では、複数の第１ワード線ＷＬＣＧ、複数の第２ワード線Ｗ
ＬＢＧ、複数のビット線ＢＬ、複数の容量線ＣＬなどの各種配線が設けられており、駆動
回路からの信号又は電位が、これら配線を介して各メモリセル１００に供給される。
【００８８】
第１ワード線ＷＬＣＧは、トランジスタ１０１の第１のゲート電極に接続されている。第
２ワード線ＷＬＢＧは、トランジスタ１０１の第２のゲート電極に接続されている。ビッ
ト線ＢＬは、トランジスタ１０１の第１端子に接続されている。容量線ＣＬは、容量素子
１０２が有する一対の電極のうち、トランジスタ１０１の第２端子に接続されている電極
とは異なる方の電極に接続されている。
【００８９】
なお、上記配線の数は、メモリセル１００の数及び配置によって決めることができる。具
体的に、図６に示すセルアレイ３００の場合、ｙ行×ｘ列のメモリセルがマトリクス状に
接続されており、第１ワード線ＷＬＣＧ１〜ＷＬＣＧｙ、第２ワード線ＷＬＢＧ１〜ＷＬ
ＢＧｙ、容量線ＣＬ１〜ＣＬｙ、ビット線ＢＬ１〜ＢＬｘが、セルアレイ３００内に配置
されている場合を例示している。
【００９０】
次いで、図６に示すセルアレイ３００の動作について説明する。
【００９１】
まず、データの書き込み期間におけるセルアレイ３００の動作について説明する。書き込
み期間において、第１ワード線ＷＬＣＧ１にパルスを有する信号が入力されると、当該パ
ルスの電位、具体的にはハイレベルの電位が、第１ワード線ＷＬＣＧ１に接続されている
トランジスタ１０１の第１のゲート電極に与えられる。よって、第１ワード線ＷＬＣＧ１
に第１のゲート電極が接続されているトランジスタ１０１は、全てオンになる。
【００９２】
次いで、ビット線ＢＬ１〜ＢＬｘに、データを含む信号が入力される。ビット線ＢＬ１〜
ＢＬｘに入力される信号の電位のレベルは、データの内容によって当然異なる。ビット線
ＢＬ１〜ＢＬｘに入力されている電位は、オンのトランジスタ１０１を介して、容量素子
１０２の一方の電極に与えられる。また、全ての容量線ＣＬには、固定の電位が与えられ
ている。そして、上記信号の電位に従って、容量素子１０２に蓄積されている電荷量が制
御されることで、容量素子１０２へのデータの書き込みが行われる。
【００９３】
第１ワード線ＷＬＣＧ１への、パルスを有する信号の入力が終了すると、第１ワード線Ｗ
ＬＣＧ１に第１のゲート電極が接続されているトランジスタ１０１が、全てオフになる。
そして、第１ワード線ＷＬＣＧ２〜ＷＬＣＧｙに、パルスを有する信号が順に入力され、
第１ワード線ＷＬＣＧ２〜ＷＬＣＧｙを有するメモリセル１００において、上述した動作
が同様に繰り返される。
【００９４】
次いで、データの保持期間におけるセルアレイ３００の動作について説明する。保持期間
において、全ての第１ワード線ＷＬＣＧ１〜ＷＬＣＧｙには、トランジスタ１０１がオフ
になるレベルの電位、具体的にはローレベルの電位が与えられる。そして、本発明の一態
様では、保持期間において、全ての第２ワード線ＷＬＢＧにローレベルの電位ＶＳＳが与
えられる。よって、トランジスタ１０１は、その閾値電圧がプラス側にシフトするため、
オフ電流が低減される。トランジスタ１０１のオフ電流が低いと、容量素子１０２に蓄積
された電荷はリークしづらくなるため、長い期間に渡ってデータの保持を行うことができ
る。
【００９５】
次いで、データの読み出し期間におけるセルアレイ３００の動作について説明する。デー
タの読み出し期間には、書き込み期間と同様に、第１ワード線ＷＬＣＧ１〜ＷＬＣＧｙに
順にパルスを有する信号が入力される。当該パルスの電位、具体的にはハイレベルの電位
が、第１ワード線ＷＬＣＧ１に接続されているトランジスタ１０１の第１のゲート電極に
与えられると、当該トランジスタ１０１は全てオンになる。
【００９６】
トランジスタ１０１がオンになると、ビット線ＢＬを介して容量素子１０２に蓄積された
電荷が取り出される。そして、上記電荷量の違いをビット線ＢＬの電位から読み取ること
により、データを読み出すことができる。
【００９７】
なお、各ビット線ＢＬの先には読み出し回路が接続されており、読み出し回路の出力信号
が、記憶部から実際に読み出されたデータを含んでいる。
【００９８】
本実施の形態では、書き込み、保持、読み出し、の各動作を、複数のメモリセル１００に
おいて順に行う駆動方法について説明したが、本発明はこの構成に限定されない。指定さ
れたアドレスのメモリセル１００においてのみ、上記動作を行うようにしても良い。
【００９９】
また、図５に示すタイミングチャートの場合と同様に、メモリセルへのデータの書き込み
を高速化させるために、データの書き込みを行う行において、第２ワード線ＷＬＢＧの電
位を電位ＶＳＳよりも高くして、トランジスタ１０１の閾値電圧を低くするようにしても
良い。
【０１００】
なお、本発明の一態様に係る記憶装置は、図３、図６に示したメモリセル１００の構成に
限定されない。
【０１０１】
図８（Ａ）に、メモリセル１００の別の構成を、一例として示す。図８（Ａ）に示すメモ
リセル１００は、トランジスタ１０１、容量素子１０２、トランジスタ１０３を有してい
る。そして、トランジスタ１０１の第１のゲート電極は第１ワード線ＷＬＣＧに接続され
ている。トランジスタ１０１の第２のゲート電極は、第２ワード線ＷＬＢＧに接続されて
いる。トランジスタ１０１の第１端子は、ビット線ＢＬに接続されている。トランジスタ
１０１の第２端子は、トランジスタ１０３のゲート電極に接続されている。トランジスタ
１０３の第１端子は、データ線ＤＬに接続されている。トランジスタ１０３の第２端子は
、ソース線ＳＬに接続されている。容量素子１０２が有する一対の電極は、一方がトラン
ジスタ１０３のゲート電極に接続されており、他方が容量線ＣＬに接続されている。
【０１０２】
図８（Ａ）に示すメモリセル１００の場合、記憶素子として機能する容量素子１０２及び
トランジスタ１０３によって保持されている電荷量は、データ線ＤＬの電位により読み取
ることができる。
【０１０３】
次いで、図８（Ｂ）に、メモリセル１００の別の構成を、一例として示す。図８（Ｂ）に
示すメモリセル１００は、トランジスタ１０１、容量素子１０２、トランジスタ１０３に
加えて、データの読み出しを制御するためのスイッチング素子として機能するトランジス
タ１０４を有している。そして、トランジスタ１０１の第１のゲート電極は第１ワード線
ＷＬＣＧに接続されている。トランジスタ１０１の第２のゲート電極は、第２ワード線Ｗ
ＬＢＧに接続されている。トランジスタ１０１の第１端子は、ビット線ＢＬに接続されて
いる。トランジスタ１０１の第２端子は、トランジスタ１０３のゲート電極に接続されて
いる。トランジスタ１０３の第１端子は、トランジスタ１０４の第２端子に接続されてい
る。トランジスタ１０３の第２端子は、ソース線ＳＬに接続されている。トランジスタ１
０４の第１端子は、データ線ＤＬに接続されている。トランジスタ１０４のゲート電極は
、第３ワード線ＷＬＳＷに接続されている。容量素子１０２が有する一対の電極は、一方
がトランジスタ１０３のゲート電極に接続されており、他方が容量線ＣＬに接続されてい
る。
【０１０４】
図８（Ｂ）に示すメモリセル１００の場合、データの読み出し時には、第３ワード線ＷＬ
ＳＷの電位が変化することでトランジスタ１０４がオンになる。そして、記憶素子として
機能する容量素子１０２及びトランジスタ１０３によって保持されている電荷量は、デー
タ線ＤＬの電位により読み取ることができる。
【０１０５】
本発明の一態様に係る記憶装置は、先に書き込んだデータに上書きするように、別のデー
タを書き込むことが可能である。よって、従来のフラッシュメモリとは異なり、データの
書き換えの際に、先に書き込んであるデータの消去を必要としない点が、メリットの一つ
である。
【０１０６】
また、一般的なフラッシュメモリの場合、電荷を蓄積するフローティングゲートが、絶縁
膜で覆われた絶縁状態にある。よって、フローティングゲートに、トンネル効果を利用し
て電荷を蓄積させるためには、２０Ｖ程度の高い電圧を記憶素子に印加する必要がある。
しかし、本発明の一態様では、高純度化された酸化物半導体膜をトランジスタの活性層と
して用いたスイッチング素子により、データの書き込み及び読み出しを行うことができる
。よって、記憶装置の動作時に必要な電圧は数Ｖ程度であり、消費電力を格段に小さく抑
えることができる。
【０１０７】
なお、一般的なフラッシュメモリを用いた半導体装置では、フラッシュメモリの動作時に
必要な電圧（動作電圧）が大きいので、通常、昇圧回路などを用いてフラッシュメモリに
与える電圧を昇圧している。しかし、本発明の一態様に係る記憶装置では、記憶装置の動
作電圧を小さく抑えられるので、消費電力を小さくすることができる。よって、半導体装
置内の、記憶装置の動作に係わる昇圧回路などの外部回路の負担を軽減することができ、
その分、外部回路の機能拡張などを行い、半導体装置の高機能化を実現することができる
。
【０１０８】
また、本実施の形態では、２値のデジタルデータを扱う場合の駆動方法について説明した
が、本発明の記憶装置では、３値以上の多値のデータを扱うことも可能である。なお、３
値以上の多値のデータの場合、値が４値、５値と増えていくにつれて各値どうしの電荷量
の差が小さくなるため、微少なオフ電流が存在するとデータの正確さを維持するのが難し
く、保持期間がさらに短くなる傾向にある。しかし、本発明の一態様では、オフ電流が著
しく低減されたトランジスタをスイッチング素子として用いるので、多値化に伴う保持期
間の短縮化を抑えることができる。
【０１０９】
次いで、第２ワード線ＷＬＢＧの電位を制御するための第２ワード線駆動回路の構成につ
いて、一例を挙げて説明する。図７に、第２ワード線駆動回路１５０の回路図の一例を示
す。
【０１１０】
図７に示す第２ワード線駆動回路１５０は、ダイオードとして機能するトランジスタ１５
１（駆動回路用トランジスタ）と、容量素子１５２（駆動回路用容量素子）とを有してい
る。トランジスタ１５１の第１端子には、端子Ａを介して電位ＶＳＳが供給されている。
また、トランジスタ１５１の第１のゲート電極及び第２のゲート電極は、トランジスタ１
５１の第２端子に接続されている。容量素子１５２は一対の電極を有している。上記一対
の電極のうち、一方の電極がトランジスタ１５１の第２端子に接続されており、他方の電
極には所定の電位が与えられている。そして、トランジスタ１５１の第２端子は、第２ワ
ード線ＷＬＢＧに接続されている。
【０１１１】
具体的に図７では、第２ワード線駆動回路１５０がトランジスタ１５１及び容量素子１５
２をｍ組（ｍは２以上の自然数）有している。そして、一つのトランジスタ１５１の第２
端子に、ｎ本（ｎは１以上の自然数）の第２ワード線ＷＬＢＧが接続されている。
【０１１２】
第２ワード線ＷＬＢＧの電位が電位ＶＳＳより高い場合、トランジスタ１５１を介して第
２ワード線ＷＬＢＧから端子Ａに向かって電流が流れる。そのため、第２ワード線ＷＬＢ
Ｇの電位は、電位ＶＳＳよりトランジスタ１５１の閾値電圧分だけ高い電位に設定される
。この電位が、メモリセル１００内のトランジスタ１０１のソース電極の電位より十分低
くなるように設定できれば、トランジスタ１０１の閾値電圧は高い方にシフトするため、
トランジスタ１０１のオフ電流は低減する。従って、記憶装置の保持特性を向上させるこ
とができる。
【０１１３】
なお、第２ワード線駆動回路１５０への電位ＶＳＳの供給が停止し、端子Ａの電位が第２
ワード線ＷＬＢＧの電位より高くなった場合は、トランジスタ１５１には逆方向バイアス
の電圧がかかるため、トランジスタ１５１に流れる電流はオフ電流のみになる。このオフ
電流によって容量素子１５２は充電され、第２ワード線ＷＬＢＧの電位は時間の経過と共
に上昇する。そして、最終的には、トランジスタ１０１のソース電極と第２のゲート電極
の間の電位差が小さくなるため、オフ電流を十分低減できる程度にトランジスタ１０１の
閾値電圧をシフトさせることができなくなる。しかし、容量素子１５２はセルアレイの外
部に配置することができるので、メモリセル内の容量素子１０２に比べて、大きな容量値
を確保することが可能である。よって、容量素子１５２が有する容量値を、メモリセル内
の容量素子１０２が有する容量値の例えば１００倍にすると、第２ワード線ＷＬＢＧの電
位が上限に達してしまうまでにかかる時間を１００倍に伸ばすことが可能になる。従って
、電位ＶＳＳの供給が停止している期間が短時間であれば、記憶装置内に蓄えられたデー
タを失わずにすませることができる。
【０１１４】
なお、トランジスタ１５１は、必ずしも第２のゲート電極を有している必要はない。ただ
し、図７に示すようにトランジスタ１５１に第２のゲート電極を設け、当該第２のゲート
電極をトランジスタ１５１の第２端子に接続することは、以下の理由により望ましい。上
記構成を採用する場合、ダイオードとして機能するトランジスタ１５１に順方向バイアス
の電圧が印加されているとき、トランジスタ１５１はその閾値電圧が低くなるためにオン
電流が高くなり、第２ワード線ＷＬＢＧへの電流供給能力を高めることができる。また、
上記構成を採用する場合、トランジスタ１５１に逆方向バイアスの電圧が印加されている
とき、トランジスタ１５１はその閾値電圧が高くなるためにオフ電流が低くなり、第２ワ
ード線ＷＬＢＧの電位が上限に達してしまうまでにかかる時間を延ばすことができる。
【０１１５】
また、図７では、図４のタイミングチャートに示すように、第２ワード線ＷＬＢＧに一定
の電位ＶＳＳを供給する場合の、第２ワード線駆動回路１５０の構成を例示している。図
５のタイミングチャートに示すように、書き込み期間において第２ワード線ＷＬＢＧに電
位ＶＳＳと接地電位ＧＮＤを供給する場合は、図７において端子Ａを直流電源ではなく、
信号源に接続する。
【０１１６】
（実施の形態２）
本実施の形態では、酸化物半導体を用いたトランジスタ１０１と、シリコンを用いたトラ
ンジスタ１０３とを有する記憶装置の作製方法について説明する。
【０１１７】
ただし、トランジスタ１０３は、シリコンの他、ゲルマニウム、シリコンゲルマニウム、
単結晶炭化シリコンなどの半導体材料を用いていても良い。また、例えば、シリコンを用
いたトランジスタ１０３は、シリコンウェハなどの単結晶半導体基板、ＳＯＩ法により作
製されたシリコン薄膜、気相成長法により作製されたシリコン薄膜などを用いて形成する
ことができる。或いは、本発明の一態様では、メモリセルを構成する全てのトランジスタ
に、酸化物半導体を用いていても良い。
【０１１８】
本実施の形態では、まず、図９（Ａ）に示すように、基板７００上に絶縁膜７０１と、単
結晶の半導体基板から分離された島状の半導体膜７０２とを形成する。
【０１１９】
基板７００として使用することができる素材に大きな制限はないが、少なくとも、後の加
熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板７００には
、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミ
ック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合
には、歪み点が７３０℃以上のものを用いると良い。
【０１２０】
また、本実施の形態では、半導体膜７０２が単結晶のシリコンである場合を例に挙げて、
以下、トランジスタ１０３の作製方法について説明する。なお、具体的な単結晶の半導体
膜７０２の作製方法の一例について、簡単に説明する。まず、単結晶の半導体基板である
ボンド基板に、電界で加速されたイオンでなるイオンビームを注入し、ボンド基板の表面
から一定の深さの領域に、結晶構造が乱されることで局所的に脆弱化された脆化層を形成
する。脆化層が形成される領域の深さは、イオンビームの加速エネルギーとイオンビーム
の入射角によって調節することができる。そして、ボンド基板と、絶縁膜７０１が形成さ
れた基板７００とを、間に当該絶縁膜７０１が挟まるように貼り合わせる。貼り合わせは
、ボンド基板と基板７００とを重ね合わせた後、ボンド基板と基板７００の一部に、１Ｎ
／ｃｍ２以上５００Ｎ／ｃｍ２以下、好ましくは１１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下
程度の圧力を加える。圧力を一部に加えると、その部分からボンド基板と絶縁膜７０１と
が接合を開始し、最終的には密着した面全体に接合がおよぶ。次いで、加熱処理を行うこ
とで、脆化層に存在する微小ボイドが膨張して、微小ボイドどうしが結合する。その結果
、脆化層においてボンド基板の一部である単結晶半導体膜が、ボンド基板から分離する。
上記加熱処理の温度は、基板７００の歪み点を越えない温度とする。そして、上記単結晶
半導体膜をエッチング等により所望の形状に加工することで、島状の半導体膜７０２を形
成することができる。
【０１２１】
半導体膜７０２には、閾値電圧を制御するために、硼素、アルミニウム、ガリウムなどの
ｐ型の導電性を付与する不純物元素、若しくはリン、砒素などのｎ型の導電性を付与する
不純物元素を添加しても良い。閾値電圧を制御するための不純物元素の添加は、パターニ
ングする前の半導体膜に対して行っても良いし、パターニング後に形成された半導体膜７
０２に対して行っても良い。また、閾値電圧を制御するための不純物元素の添加を、ボン
ド基板に対して行っても良い。若しくは、不純物元素の添加を、閾値電圧を大まかに調整
するためにボンド基板に対して行った上で、閾値電圧を微調整するために、パターニング
前の半導体膜に対して、又はパターニングにより形成された半導体膜７０２に対しても行
っても良い。
【０１２２】
なお、本実施の形態では、単結晶の半導体膜を用いる例について説明しているが、本発明
はこの構成に限定されない。例えば、絶縁膜７０１上に気相成長法を用いて形成された多
結晶、微結晶、非晶質の半導体膜を用いても良いし、上記半導体膜を公知の技術により結
晶化しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元
素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組
み合わせて用いることもできる。また、石英のような耐熱性に優れている基板を用いる場
合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触媒元素
を用いる結晶化法、９５０℃程度の高温アニール法を組み合わせた結晶化法を用いても良
い。
【０１２３】
次に、図９（Ｂ）に示すように、半導体膜７０２上にゲート絶縁膜７０３を形成した後、
ゲート絶縁膜７０３上にマスク７０５を形成し、導電性を付与する不純物元素を半導体膜
７０２の一部に添加することで、不純物領域７０４を形成する。
【０１２４】
ゲート絶縁膜７０３は、高密度プラズマ処理、熱処理などを行うことにより半導体膜７０
２の表面を酸化又は窒化することで形成することができる。高密度プラズマ処理は、例え
ばＨｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと酸素、酸化窒素、アンモニア、窒素、水素など
の混合ガスとを用いて行う。この場合、プラズマの励起をマイクロ波の導入により行うこ
とで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラ
ズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨ
ラジカルを含む場合もある）によって、半導体膜の表面を酸化又は窒化することにより、
１〜２０ｎｍ、望ましくは５〜１０ｎｍの絶縁膜が半導体膜に接するように形成できる。
例えば、亜酸化窒素（Ｎ２Ｏ）をＡｒで１〜３倍（流量比）に希釈して、１０〜３０Ｐａ
の圧力にて３〜５ｋＷのマイクロ波（２．４５ＧＨｚ）電力を印加して半導体膜７０２の
表面を酸化若しくは窒化させる。この処理により１ｎｍ〜１０ｎｍ（好ましくは２ｎｍ〜
６ｎｍ）の絶縁膜を形成する。更に亜酸化窒素（Ｎ２Ｏ）とシラン（ＳｉＨ４）を導入し
、１０〜３０Ｐａの圧力にて３〜５ｋＷのマイクロ波（２．４５ＧＨｚ）電力を印加して
気相成長法により酸化窒化珪素膜を形成してゲート絶縁膜を形成する。固相反応と気相成
長法による反応を組み合わせることにより界面準位密度が低く絶縁耐圧の優れたゲート絶
縁膜を形成することができる。
【０１２５】
上述した高密度プラズマ処理による半導体膜の酸化又は窒化は固相反応で進むため、ゲー
ト絶縁膜７０３と半導体膜７０２との界面準位密度を極めて低くすることができる。また
高密度プラズマ処理により半導体膜７０２を直接酸化又は窒化することで、形成される絶
縁膜の厚さのばらつきを抑えることができる。また半導体膜が結晶性を有する場合、高密
度プラズマ処理を用いて半導体膜の表面を固相反応で酸化させることにより、結晶粒界に
おいてのみ酸化が速く進んでしまうのを抑え、均一性が良く、界面準位密度の低いゲート
絶縁膜を形成することができる。高密度プラズマ処理により形成された絶縁膜を、ゲート
絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを抑えること
ができる。
【０１２６】
また、プラズマＣＶＤ法又はスパッタリング法などを用い、酸化珪素、窒化酸化珪素、酸
化窒化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウム又は酸化タンタル、酸化イッ
トリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加さ
れたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハ
フニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む膜を、単層で、又
は積層させることで、ゲート絶縁膜７０３を形成しても良い。
【０１２７】
なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多
い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い
物質を意味する。
【０１２８】
ゲート絶縁膜７０３の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ
以上５０ｎｍ以下とすることができる。本実施の形態では、プラズマＣＶＤ法を用いて、
酸化珪素を含む単層の絶縁膜を、ゲート絶縁膜７０３として用いる。
【０１２９】
次いで、マスク７０５を除去した後、図９（Ｃ）に示すように、ゲート絶縁膜７０３の一
部を除去して、不純物領域７０４と重畳する領域にエッチング等により開口部７０６を形
成した後、ゲート電極７０７及び導電膜７０８を形成する。
【０１３０】
ゲート電極７０７及び導電膜７０８は、開口部７０６を覆うように導電膜を形成した後、
該導電膜を所定の形状に加工（パターニング）することで、形成することができる。導電
膜７０８は、開口部７０６において不純物領域７０４と接している。上記導電膜の形成に
はＣＶＤ法、スパッタリング法、蒸着法、スピンコート法等を用いることができる。また
、導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍ
ｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用いる
ことができる。上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を
用いても良い。又は、半導体膜に導電性を付与するリン等の不純物元素をドーピングした
、多結晶珪素などの半導体を用いて形成しても良い。
【０１３１】
なお、本実施の形態ではゲート電極７０７及び導電膜７０８を単層の導電膜で形成してい
るが、本実施の形態はこの構成に限定されない。ゲート電極７０７及び導電膜７０８は積
層された複数の導電膜で形成されていても良い。
【０１３２】
２つの導電膜の組み合わせとして、１層目に窒化タンタル又はタンタルを、２層目にタン
グステンを用いることができる。上記例の他に、窒化タングステンとタングステン、窒化
モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられ
る。タングステンや窒化タンタルは、耐熱性が高いため、２層の導電膜を形成した後の工
程において、熱活性化を目的とした加熱処理を行うことができる。また、２層の導電膜の
組み合わせとして、例えば、ｎ型の導電性を付与する不純物元素がドーピングされた珪素
とニッケルシリサイド、ｎ型の導電性を付与する不純物元素がドーピングされた珪素とタ
ングステンシリサイド等も用いることができる。
【０１３３】
３つ以上の導電膜を積層する３層構造の場合は、モリブデン膜とアルミニウム膜とモリブ
デン膜の積層構造を採用するとよい。
【０１３４】
また、ゲート電極７０７及び導電膜７０８に酸化インジウム、酸化インジウム酸化スズ混
合物、酸化インジウム酸化亜鉛混合物、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛ア
ルミニウム、又は酸化亜鉛ガリウム等の透光性を有する酸化物導電膜を用いることもでき
る。
【０１３５】
なお、マスクを用いずに、液滴吐出法を用いて選択的にゲート電極７０７及び導電膜７０
８を形成しても良い。液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出又は噴出
することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に
含まれる。
【０１３６】
また、ゲート電極７０７及び導電膜７０８は、導電膜を形成後、ＩＣＰ（Ｉｎｄｕｃｔｉ
ｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、
エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電
力量、基板側の電極温度等）を適宜調節することにより、所望のテーパー形状を有するよ
うにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度
等を制御することができる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪
素もしくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄もしくは弗化窒素などの
フッ素系ガス又は酸素を適宜用いることができる。
【０１３７】
次に、図９（Ｄ）に示すように、ゲート電極７０７及び導電膜７０８をマスクとして一導
電性を付与する不純物元素を半導体膜７０２に添加することで、ゲート電極７０７と重な
るチャネル形成領域７１０と、チャネル形成領域７１０を間に挟む一対の不純物領域７０
９と、不純物領域７０４の一部に更に不純物元素が添加された不純物領域７１１とが、半
導体膜７０２に形成される。
【０１３８】
本実施の形態では、半導体膜７０２にｐ型を付与する不純物元素（例えばボロン）を添加
する場合を例に挙げる。
【０１３９】
なお、図１２（Ａ）は、上述の工程が終了した時点での、メモリセルの上面図である。図
１２（Ａ）の破線Ａ１−Ａ２における断面図が、図９（Ｄ）に相当する。
【０１４０】
次いで、図１０（Ａ）に示すように、ゲート絶縁膜７０３、ゲート電極７０７、導電膜７
０８を覆うように、絶縁膜７１２、絶縁膜７１３を形成する。具体的に、絶縁膜７１２、
絶縁膜７１３は、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム
、窒化酸化アルミニウムなどの無機の絶縁膜を用いることができる。特に、絶縁膜７１２
、絶縁膜７１３に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重
なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁膜７１
２、絶縁膜７１３に、上記材料を用いた多孔性の絶縁膜を適用しても良い。多孔性の絶縁
膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する寄生
容量を更に低減することが可能である。
【０１４１】
本実施の形態では、絶縁膜７１２として酸化窒化珪素、絶縁膜７１３として窒化酸化珪素
を用いる場合を例に挙げる。また、本実施の形態では、ゲート電極７０７及び導電膜７０
８上に絶縁膜７１２、絶縁膜７１３を形成している場合を例示しているが、本発明はゲー
ト電極７０７及び導電膜７０８上に絶縁膜を１層だけ形成していても良いし、３層以上の
複数の絶縁膜を積層するように形成していても良い。
【０１４２】
次いで、図１０（Ｂ）に示すように、絶縁膜７１２及び絶縁膜７１３にＣＭＰ（化学的機
械研磨）処理やエッチング処理を行うことにより、ゲート電極７０７及び導電膜７０８の
表面を露出させる。なお、後に形成されるトランジスタ１０１の特性を向上させるために
、絶縁膜７１２、絶縁膜７１３の表面は可能な限り平坦にしておくことが好ましい。
【０１４３】
以上の工程により、トランジスタ１０３を形成することができる。
【０１４４】
次いで、トランジスタ１０１の作製方法について説明する。まず、図１０（Ｃ）に示すよ
うに、絶縁膜７１２又は絶縁膜７１３上に、ゲート電極７１４を形成する。ゲート電極７
１４は、ゲート電極７０７及び導電膜７０８と同様の材料、同様の積層構造を用いて形成
することが可能である。
【０１４５】
ゲート電極７１４の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍ
とする。本実施の形態では、タングステンターゲットを用いたスパッタ法により１５０ｎ
ｍのゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工
（パターニング）することで、ゲート電極７１４を形成する。なお、形成されたゲート電
極の端部がテーパーであると、上に積層するゲート絶縁膜の被覆性が向上するため好まし
い。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをイン
クジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０１４６】
次いで、図１０（Ｄ）に示すように、ゲート電極７１４上に、ゲート絶縁膜７１５を形成
した後、ゲート絶縁膜７１５上においてゲート電極７１４と重なる位置に、島状の酸化物
半導体膜７１６を形成する。
【０１４７】
ゲート絶縁膜７１５は、ゲート絶縁膜７０３と同様の材料、同様の積層構造を用いて形成
することが可能である。ただし、ゲート絶縁膜７１５は、水分、水素などの不純物を極力
含まないことが望ましい。スパッタリング法により酸化珪素膜を成膜する場合には、ター
ゲットとしてシリコンターゲット又は石英ターゲットを用い、スパッタガスとして酸素又
は、酸素及びアルゴンの混合ガスを用いる。
【０１４８】
不純物を除去され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導
体は、界面準位、界面電荷に対して極めて敏感であるため、高純度化された酸化物半導体
膜７１６とゲート絶縁膜７１５の界面特性は重要である。そのため高純度化された酸化物
半導体膜７１６に接するゲート絶縁膜７１５は、高品質であることが要求される。
【０１４９】
例えば、μ波（周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐
圧の高い高品質な絶縁膜を形成できるので好ましい。高純度化された酸化物半導体と高品
質ゲート絶縁膜とが密接することにより、界面準位を低減して界面特性を良好なものとす
ることができるからである。
【０１５０】
もちろん、ゲート絶縁膜７１５として良質な絶縁膜を形成できるものであれば、スパッタ
リング法やプラズマＣＶＤ法など他の成膜方法を適用することができる。また、成膜後の
熱処理によって膜質や、酸化物半導体との界面特性が改善される絶縁膜であっても良い。
いずれにしても、ゲート絶縁膜としての膜質が良好であることは勿論のこと、ゲート絶縁
膜と酸化物半導体との界面準位密度を低減し、良好な界面を形成できるものであれば良い
。
【０１５１】
バリア性の高い材料を用いた絶縁膜と、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素
膜などの絶縁膜とを積層させた構造を有するゲート絶縁膜７１５を形成しても良い。この
場合、酸化珪素膜、酸化窒化珪素膜などの絶縁膜は、バリア性の高い絶縁膜と酸化物半導
体膜７１６の間に形成する。バリア性の高い絶縁膜として、例えば窒化珪素膜、窒化酸化
珪素膜、窒化アルミニウム膜、又は窒化酸化アルミニウム膜などが挙げられる。バリア性
の高い絶縁膜を用いることで、水分又は水素などの雰囲気中の不純物、或いは基板内に含
まれるアルカリ金属、重金属などの不純物が、酸化物半導体膜７１６内、ゲート絶縁膜７
１５内、或いは、酸化物半導体膜７１６と他の絶縁膜の界面とその近傍に入り込むのを防
ぐことができる。また、酸化物半導体膜７１６に接するように窒素の含有比率が低い酸化
珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い絶縁膜が直接酸
化物半導体膜７１６に接するのを防ぐことができる。
【０１５２】
例えば、第１のゲート絶縁膜としてスパッタリング法により膜厚５０ｎｍ以上２００ｎｍ
以下の窒化珪素膜（ＳｉＮｙ（ｙ＞０））を形成し、第１のゲート絶縁膜上に第２のゲー
ト絶縁膜として膜厚５ｎｍ以上３００ｎｍ以下の酸化珪素膜（ＳｉＯｘ（ｘ＞０））を積
層して、膜厚１００ｎｍのゲート絶縁膜７１５としても良い。ゲート絶縁膜７１５の膜厚
は、トランジスタに要求される特性によって適宜設定すればよく、３５０ｎｍ乃至４００
ｎｍ程度でもよい。
【０１５３】
本実施の形態では、スパッタ法で形成された膜厚５０ｎｍの窒化珪素膜上に、スパッタ法
で形成された膜厚１００ｎｍの酸化珪素膜を積層させた構造を有する、ゲート絶縁膜７１
５を形成する。
【０１５４】
なお、ゲート絶縁膜７１５は後に形成される酸化物半導体膜７１６と接する。酸化物半導
体膜７１６は、水素が含有されると特性に悪影響を及ぼすので、ゲート絶縁膜７１５は水
素、水酸基及び水分が含まれないことが望ましい。ゲート絶縁膜７１５に水素、水酸基及
び水分がなるべく含まれないようにするためには、成膜の前処理として、スパッタリング
装置の予備加熱室でゲート電極７１４が形成された基板７００を予備加熱し、基板７００
に吸着した水分又は水素などの不純物を脱離し排気することが好ましい。なお、予備加熱
の温度は、１００℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。な
お、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処
理は省略することもできる。
【０１５５】
島状の酸化物半導体膜７１６は、ゲート絶縁膜７１５上に形成した酸化物半導体膜を所望
の形状に加工することで、形成することができる。上記酸化物半導体膜の膜厚は、２ｎｍ
以上２００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上２
０ｎｍ以下とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ
法により成膜する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下、酸素
雰囲気下、又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタ法によ
り形成することができる。
【０１５６】
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズ
マを発生させる逆スパッタを行い、ゲート絶縁膜７１５の表面に付着している塵埃を除去
することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲
気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改
質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。
また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、ア
ルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
【０１５７】
酸化物半導体膜には、上述したような、酸化インジウム、酸化スズ、酸化亜鉛、二元系金
属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ
−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元
系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ
−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−
Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚ
ｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ
系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系
酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸
化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化
物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸
化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ
−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸
化物を用いることができる。
【０１５８】
本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含むタ
ーゲットを用いたスパッタ法により得られる膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物半
導体の薄膜を、酸化物半導体膜として用いる。Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体膜をスパ
ッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、
４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−
Ｇａ−Ｚｎ系酸化物のターゲットを用いる。前述の原子数比を有するＩｎ−Ｇａ−Ｚｎ系
酸化物のターゲットを用いて酸化物半導体膜を成膜することで、多結晶またはＣＡＡＣが
形成されやすくなる。また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの充填率は９０％以
上１００％以下、好ましくは９５％以上１００％未満である。充填率の高いターゲットを
用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
【０１５９】
なお、酸化物半導体としてＩｎ−Ｚｎ系酸化物の材料を用いる場合、用いるターゲットの
組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ
３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比
に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝
１．５：１〜１５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝３：４〜１５：２）
とする。例えば、Ｉｎ−Ｚｎ系酸化物である酸化物半導体膜の形成に用いるターゲットは
、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。Ｚｎの比率
を上記範囲に収めることで、移動度の向上を実現することができる。
【０１６０】
本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分
を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて
酸化物半導体膜を成膜する。成膜時に、基板温度を１００℃以上６００℃以下、好ましく
は２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成
膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリ
ングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポ
ンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメ
ーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコー
ルドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると
、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子
を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる
不純物の濃度を低減できる。
【０１６１】
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ
、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用さ
れる。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減でき、膜
厚分布も均一となるために好ましい。
【０１６２】
なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、
成膜の前処理として、スパッタリング装置の予備加熱室でゲート絶縁膜７１５までが形成
された基板７００を予備加熱し、基板７００に吸着した水分又は水素などの不純物を脱離
し排気することが好ましい。なお、予備加熱の温度は、１００℃以上４００℃以下、好ま
しくは１５０℃以上３００℃以下である。また、予備加熱室に設ける排気手段はクライオ
ポンプが好ましい。なお、この予備加熱の処理は省略することもできる。また、この予備
加熱は、後に行われるゲート絶縁膜７２１の成膜前に、導電膜７１９、導電膜７２０まで
形成した基板７００にも同様に行ってもよい。
【０１６３】
なお、島状の酸化物半導体膜７１６を形成するためのエッチングは、ドライエッチングで
もウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチ
ングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（
ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。ま
た、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ
６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢ
ｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガス
を添加したガス、などを用いることができる。
【０１６４】
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈ
ｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導
結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるよ
うに、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される
電力量、基板側の電極温度等）を適宜調節する。
【０１６５】
ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、クエ
ン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ＩＴＯ−０７Ｎ
（関東化学社製）を用いる。
【０１６６】
島状の酸化物半導体膜７１６を形成するためのレジストマスクをインクジェット法で形成
してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しない
ため、製造コストを低減できる。
【０１６７】
なお、次工程の導電膜を形成する前に逆スパッタを行い、島状の酸化物半導体膜７１６及
びゲート絶縁膜７１５の表面に付着しているレジスト残渣などを除去することが好ましい
。
【０１６８】
なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分又は水素（水
酸基を含む）が多量に含まれていることがある。水分又は水素はドナー準位を形成しやす
いため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半
導体膜中の水分又は水素などの不純物を低減（脱水化または脱水素化）するために、島状
の酸化物半導体膜７１６に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気
下、酸素ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分
光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）
以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、島状の
酸化物半導体膜７１６に加熱処理を施す。
【０１６９】
島状の酸化物半導体膜７１６に加熱処理を施すことで、島状の酸化物半導体膜７１６中の
水分又は水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ま
しくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃
、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱
水化又は脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができ
る。
【０１７０】
本実施の形態では、加熱処理装置の一つである電気炉を用いる。
【０１７１】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻
射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ  
Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐ
ｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍ
ａｌ  Ａｎｎｅａｌｉｎｇ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンラン
プ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリ
ウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理
物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置であ
る。気体には、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と
反応しない不活性気体が用いられる。
【０１７２】
加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は水
素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム
、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７
Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐ
ｐｍ以下）とすることが好ましい。
【０１７３】
なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれ
ていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石
灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体の
物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６２
１−６３３．）。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を
構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成す
る元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物
半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。ま
た、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分
断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向に
シフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が
起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタ
の特性の劣化と、特性のばらつきは、酸化物半導体膜中の水素の濃度が十分に低い場合に
おいて顕著に現れる。従って、酸化物半導体膜中の水素の濃度が５×１０１９ｃｍ−３以
下、特に５×１０１８ｃｍ−３以下である場合には、上記不純物の濃度を低減することが
望ましい。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６／
ｃｍ３以下、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５／ｃｍ
３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、好まし
くは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５
／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
【０１７４】
以上の工程により、島状の酸化物半導体膜７１６中の水素の濃度を低減することができる
。また、ガラス転移温度以下の加熱処理で、水素に起因するキャリア密度が少なく、バン
ドギャップの広い酸化物半導体膜を形成することができる。このため、大面積基板を用い
てトランジスタを作製することができ、量産性を高めることができる。上記加熱処理は、
酸化物半導体膜の成膜以降であれば、いつでも行うことができる。
【０１７５】
なお、酸化物半導体膜を加熱する場合、酸化物半導体膜の材料や加熱条件にもよるが、そ
の表面に板状結晶が形成されることがある。板状結晶は、酸化物半導体膜の表面に対して
略垂直にｃ軸配向した単結晶体であることが好ましい。また、単結晶体でなくとも、各結
晶が、酸化物半導体膜の表面に対して略垂直にｃ軸配向した多結晶体であることが好まし
い。そして、上記多結晶体は、ｃ軸配向している事に加えて、各結晶のａｂ面が一致する
か、ａ軸、或いは、ｂ軸が一致していることが好ましい。なお、酸化物半導体膜の下地表
面に凹凸がある場合、板状結晶は多結晶体となる。従って、下地表面は可能な限り平坦で
あることが望まれる。
【０１７６】
次いで、図１１（Ａ）に示すように、ゲート絶縁膜７１５の一部を除去して開口部７１７
及び開口部７１８を形成することで、ゲート電極７０７の一部、及び導電膜７０８の一部
を露出させる。そして、開口部７１７においてゲート電極７０７と接し、なおかつ酸化物
半導体膜７１６とも接する導電膜７１９と、開口部７１８において導電膜７０８と接し、
なおかつ酸化物半導体膜７１６とも接する導電膜７２０とを形成する。導電膜７１９及び
導電膜７２０は、ソース電極又はドレイン電極として機能する。
【０１７７】
具体的に、導電膜７１９及び導電膜７２０は、開口部７１７及び開口部７１８を覆うよう
にゲート絶縁膜７１５上にスパッタ法や真空蒸着法で導電膜を形成した後、該導電膜を所
定の形状に加工（パターニング）することで、形成することができる。
【０１７８】
導電膜７１９及び導電膜７２０となる導電膜は、アルミニウム、クロム、銅、タンタル、
チタン、モリブデン、タングステンから選ばれた元素、又は上述した元素を成分とする合
金か、上述した元素を組み合わせた合金膜等が挙げられる。また、アルミニウム、銅など
の金属膜の下側もしくは上側にクロム、タンタル、チタン、モリブデン、タングステンな
どの高融点金属膜を積層させた構成としても良い。また、アルミニウム又は銅は、耐熱性
や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点
金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、
スカンジウム、イットリウム等を用いることができる。
【０１７９】
また、導電膜７１９及び導電膜７２０となる導電膜は、単層構造でも、２層以上の積層構
造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上
にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を
積層し、更にその上にチタン膜を成膜する３層構造などが挙げられる。
【０１８０】
また、導電膜７１９及び導電膜７２０となる導電膜としては、導電性の金属酸化物で形成
しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化イ
ンジウム酸化スズ混合物、酸化インジウム酸化亜鉛混合物又は前記金属酸化物材料にシリ
コン若しくは酸化シリコンを含ませたものを用いることができる。
【０１８１】
導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせ
ることが好ましい。
【０１８２】
なお、導電膜のエッチングの際に、酸化物半導体膜７１６がなるべく除去されないように
それぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、島状の
酸化物半導体膜７１６の露出した部分が一部エッチングされることで、溝部（凹部）が形
成されることもある。
【０１８３】
本実施の形態では、導電膜にチタン膜を用いる。そのため、アンモニアと過酸化水素水を
含む溶液（アンモニア過水）を用いて、選択的に導電膜をウェットエッチングすることが
できるが、酸化物半導体膜７１６も一部エッチングされる場合がある。アンモニア過水を
含む溶液は、具体的には、３１重量％の過酸化水素水と、２８重量％のアンモニア水と水
とを、体積比５：２：２で混合した水溶液を用いる。或いは、塩素（Ｃｌ２）、塩化硼素
（ＢＣｌ３）などを含むガスを用いて、導電膜をドライエッチングしても良い。
【０１８４】
なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過
した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用い
てエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数
の膜厚を有する形状となり、エッチングを行うことで更に形状を変形することができるた
め、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一
枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジスト
マスクを形成することができる。よって露光マスク数を削減することができ、対応するフ
ォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
【０１８５】
また、酸化物半導体膜７１６と、ソース電極又はドレイン電極として機能する導電膜７１
９及び導電膜７２０との間に、ソース領域及びドレイン領域として機能する酸化物導電膜
を設けるようにしても良い。酸化物導電膜の材料としては、酸化亜鉛を成分として含むも
のが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物
導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガ
リウムなどを適用することができる。
【０１８６】
例えば、酸化物導電膜を形成する場合、酸化物導電膜を形成するためのパターニングと、
導電膜７１９及び導電膜７２０を形成するためのパターニングとを一括で行うようにして
も良い。
【０１８７】
ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、酸化物半導体
膜７１６と導電膜７１９及び導電膜７２０の間の抵抗を下げることができるので、トラン
ジスタの高速動作を実現させることができる。また、ソース領域及びドレイン領域として
機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めることができる。
【０１８８】
次いで、Ｎ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理を行うようにしても良
い。このプラズマ処理によって露出している酸化物半導体膜の表面に付着した水などを除
去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
【０１８９】
なお、図１２（Ｂ）は、上述の工程が終了した時点での、メモリセルの上面図である。図
１２（Ｂ）の破線Ａ１−Ａ２における断面図が、図１１（Ａ）に相当する。
【０１９０】
なお、プラズマ処理を行った後、図１１（Ｂ）に示すように、導電膜７１９及び導電膜７
２０と、酸化物半導体膜７１６とを覆うように、ゲート絶縁膜７２１を形成する。そして
、ゲート絶縁膜７２１上において、酸化物半導体膜７１６と重なる位置にゲート電極７２
２を形成し、導電膜７１９と重なる位置に導電膜７２３を形成する。
【０１９１】
ゲート絶縁膜７２１は、ゲート絶縁膜７０３と同様の材料、同様の積層構造を用いて形成
することが可能である。なお、ゲート絶縁膜７２１は、水分や、水素などの不純物を極力
含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構
成されていても良い。ゲート絶縁膜７２１に水素が含まれると、その水素が酸化物半導体
膜７１６へ侵入し、又は水素が酸化物半導体膜７１６中の酸素を引き抜き、酸化物半導体
膜７１６が低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よ
って、ゲート絶縁膜７２１はできるだけ水素を含まない膜になるように、成膜方法に水素
を用いないことが重要である。上記ゲート絶縁膜７２１には、バリア性の高い材料を用い
るのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、
窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。複数の積
層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの
絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体膜７１６に近い側に形成する
。そして、窒素の含有比率が低い絶縁膜を間に挟んで、導電膜７１９及び導電膜７２０及
び酸化物半導体膜７１６と重なるように、バリア性の高い絶縁膜を形成する。バリア性の
高い絶縁膜を用いることで、酸化物半導体膜７１６内、ゲート絶縁膜７２１内、或いは、
酸化物半導体膜７１６と他の絶縁膜の界面とその近傍に、水分又は水素などの不純物が入
り込むのを防ぐことができる。また、酸化物半導体膜７１６に接するように窒素の比率が
低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を
用いた絶縁膜が直接酸化物半導体膜７１６に接するのを防ぐことができる。
【０１９２】
本実施の形態では、スパッタ法で形成された膜厚２００ｎｍの酸化珪素膜上に、スパッタ
法で形成された膜厚１００ｎｍの窒化珪素膜を積層させた構造を有する、ゲート絶縁膜７
２１を形成する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形
態では１００℃とする。
【０１９３】
なお、ゲート絶縁膜７２１を形成した後に、加熱処理を施しても良い。加熱処理は、窒素
、超乾燥空気、又は希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは
２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の
含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であ
ることが望ましい。本実施の形態では、例えば、窒素雰囲気下で２５０℃、１時間の加熱
処理を行う。或いは、導電膜７１９及び導電膜７２０を形成する前に、水分又は水素を低
減させるための酸化物半導体膜に対して行った先の加熱処理と同様に、高温短時間のＲＴ
Ａ処理を行っても良い。酸素を含むゲート絶縁膜７２１が設けられた後に、加熱処理が施
されることによって、酸化物半導体膜７１６に対して行った先の加熱処理により、酸化物
半導体膜７１６に酸素欠損が発生していたとしても、ゲート絶縁膜７２１から酸化物半導
体膜７１６に酸素が供与される。そして、酸化物半導体膜７１６に酸素が供与されること
で、酸化物半導体膜７１６において、ドナーとなる酸素欠損を低減し、化学量論的組成比
を満たすことが可能である。その結果、酸化物半導体膜７１６を高純度化してｉ型に近づ
けることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性
の向上を実現することができる。この加熱処理を行うタイミングは、ゲート絶縁膜７２１
の形成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透明導
電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく、酸化物
半導体膜７１６をｉ型に近づけることができる。
【０１９４】
また、酸素雰囲気下で酸化物半導体膜７１６に加熱処理を施すことで、酸化物半導体に酸
素を添加し、酸化物半導体膜７１６中においてドナーとなる酸素欠損を低減させても良い
。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５０
℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが
含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９
９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の不
純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１９５】
或いは、イオン注入法又はイオンドーピング法などを用いて、酸化物半導体膜７１６に酸
素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、２．４５ＧＨ
ｚのマイクロ波でプラズマ化した酸素を酸化物半導体膜７１６に添加すれば良い。
【０１９６】
また、ゲート電極７２２及び導電膜７２３は、ゲート絶縁膜７２１上に導電膜を形成した
後、該導電膜をパターニングすることで形成することができる。ゲート電極７２２及び導
電膜７２３は、ゲート電極７１４、或いは導電膜７１９及び導電膜７２０と同様の材料、
同様の構造を用いて形成することが可能である。
【０１９７】
ゲート電極７２２及び導電膜７２３の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００
ｎｍ〜２００ｎｍとする。例えば、チタン膜、アルミニウム膜、チタン膜が積層された構
造を有する導電膜を形成した後、フォトリソグラフィ法などによりレジストマスクを形成
し、エッチングにより不要な部分を除去して、該導電膜を所望の形状に加工（パターニン
グ）することで、ゲート電極７２２及び導電膜７２３を形成すると良い。
【０１９８】
以上の工程により、トランジスタ１０１が形成される。
【０１９９】
なお、ゲート絶縁膜７２１を間に挟んで導電膜７１９と導電膜７２３とが重なる部分が、
容量素子１０２に相当する。
【０２００】
図１２（Ｃ）は、上述の工程が終了した時点での、メモリセルの上面図である。図１２（
Ｃ）の破線Ａ１−Ａ２における断面図が、図１１（Ｂ）に相当する。
【０２０１】
また、トランジスタ１０１はシングルゲート構造のトランジスタを用いて説明したが、必
要に応じて、電気的に接続された複数のゲート電極７１４を有することで、チャネル形成
領域を複数有する、マルチゲート構造のトランジスタも形成することができる。
【０２０２】
なお、酸化物半導体膜７１６に接する絶縁膜（本実施の形態においては、ゲート絶縁膜７
１５、ゲート絶縁膜７２１が該当する。）は、第１３族元素及び酸素を含む絶縁材料を用
いるようにしても良い。酸化物半導体材料には第１３族元素を含むものが多く、第１３族
元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体膜に接する絶縁
膜に用いることで、酸化物半導体膜との界面の状態を良好に保つことができる。
【０２０３】
第１３族元素を含む絶縁材料とは、絶縁材料に一又は複数の第１３族元素を含むことを意
味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウ
ム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化ア
ルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子
％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）が
アルミニウムの含有量（原子％）以上のものを示す。
【０２０４】
例えば、ガリウムを含有する酸化物半導体膜に接して絶縁膜を形成する場合に、絶縁膜に
酸化ガリウムを含む材料を用いることで酸化物半導体膜と絶縁膜の界面特性を良好に保つ
ことができる。例えば、酸化物半導体膜と酸化ガリウムを含む絶縁膜とを接して設けるこ
とにより、酸化物半導体膜と絶縁膜の界面における水素のパイルアップを低減することが
できる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様
の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を
形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性
を有しているため、当該材料を用いることは、酸化物半導体膜への水の侵入防止という点
においても好ましい。
【０２０５】
また、酸化物半導体膜７１６に接する絶縁膜は、酸素雰囲気下による熱処理や、酸素ドー
プなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。
酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素
を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸
素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。
また、酸素ドープは、イオン注入法又はイオンドーピング法を用いて行ってもよい。
【０２０６】
例えば、酸化物半導体膜７１６に接する絶縁膜として酸化ガリウムを用いた場合、酸素雰
囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ２ＯＸ
（Ｘ＝３＋α、０＜α＜１）とすることができる。
【０２０７】
また、酸化物半導体膜７１６に接する絶縁膜として酸化アルミニウムを用いた場合、酸素
雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ
２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。
【０２０８】
また、酸化物半導体膜７１６に接する絶縁膜として酸化ガリウムアルミニウム（酸化アル
ミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うこと
により、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａＸＡｌ２
−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。
【０２０９】
酸素ドープ処理を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁膜
を形成することができる。このような領域を備える絶縁膜と酸化物半導体膜が接すること
により、絶縁膜中の過剰な酸素が酸化物半導体膜に供給され、酸化物半導体膜中、又は酸
化物半導体膜と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体膜をｉ型化又はｉ
型に限りなく近くすることができる。
【０２１０】
なお、化学量論的組成比より酸素が多い領域を有する絶縁膜は、酸化物半導体膜７１６に
接する絶縁膜のうち、上層に位置する絶縁膜又は下層に位置する絶縁膜のうち、どちらか
一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成比より
酸素が多い領域を有する絶縁膜を、酸化物半導体膜７１６に接する絶縁膜の、上層及び下
層に位置する絶縁膜に用い、酸化物半導体膜７１６を挟む構成とすることで、上記効果を
より高めることができる。
【０２１１】
また、酸化物半導体膜７１６の上層又は下層に用いる絶縁膜は、上層と下層で同じ構成元
素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。例えば
、上層と下層とも、組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとして
も良いし、上層と下層の一方を組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリ
ウムとし、他方を組成がＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化アルミニウムとし
ても良い。
【０２１２】
また、酸化物半導体膜７１６に接する絶縁膜は、化学量論的組成比より酸素が多い領域を
有する絶縁膜の積層としても良い。例えば、酸化物半導体膜７１６の上層に組成がＧａ２
ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムを形成し、その上に組成がＧａＸＡｌ２
−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）の酸化ガリウムアルミニウム（酸化アルミニウ
ムガリウム）を形成してもよい。なお、酸化物半導体膜７１６の下層を、化学量論的組成
比より酸素が多い領域を有する絶縁膜の積層としても良いし、酸化物半導体膜７１６の上
層及び下層の両方を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層として
も良い。
【０２１３】
次に、図１１（Ｃ）に示すように、ゲート絶縁膜７２１、導電膜７２３、ゲート電極７２
２を覆うように、絶縁膜７２４を形成する。絶縁膜７２４は、ＰＶＤ法やＣＶＤ法などを
用いて形成することができる。また、酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウ
ム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成すること
ができる。なお、絶縁膜７２４には、誘電率の低い材料や、誘電率の低い構造（多孔性の
構造など）を用いることが望ましい。絶縁膜７２４の誘電率を低くすることにより、配線
や電極などの間に生じる寄生容量を低減し、動作の高速化を図ることができるためである
。なお、本実施の形態では、絶縁膜７２４を単層構造としているが、開示する発明の一態
様はこれに限定されず、２層以上の積層構造としても良い。
【０２１４】
次に、ゲート絶縁膜７２１、絶縁膜７２４に開口部７２５を形成し、導電膜７２０の一部
を露出させる。その後、絶縁膜７２４上に、上記開口部７２５において導電膜７２０と接
する配線７２６を形成する。
【０２１５】
配線７２６は、ＰＶＤ法や、ＣＶＤ法を用いて導電膜を形成した後、当該導電膜をパター
ニングすることによって形成される。また、導電膜の材料としては、アルミニウム、クロ
ム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元
素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、
ベリリウム、ネオジム、スカンジウムのいずれか、又はこれらを複数組み合わせた材料を
用いてもよい。
【０２１６】
より具体的には、例えば、絶縁膜７２４の開口を含む領域にＰＶＤ法によりチタン膜を薄
く形成し、ＰＶＤ法によりチタン膜を薄く（５ｎｍ程度）形成した後に、開口部７２５に
埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、ＰＶＤ
法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電
極など（ここでは導電膜７２０）との接触抵抗を低減させる機能を有する。また、アルミ
ニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリ
ア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０２１７】
絶縁膜７２４に形成する開口部７２５は、導電膜７０８と重畳する領域に形成することが
望ましい。このような領域に開口部７２５を形成することで、コンタクト領域に起因する
素子面積の増大を抑制することができる。
【０２１８】
ここで、導電膜７０８を用いずに、不純物領域７０４と導電膜７２０との接続と、導電膜
７２０と配線７２６との接続とを重畳させる場合について説明する。この場合、不純物領
域７０４上に形成された絶縁膜７１２、絶縁膜７１３に開口部（下部の開口部と呼ぶ）を
形成し、下部の開口部を覆うように導電膜７２０を形成した後、ゲート絶縁膜７２１及び
絶縁膜７２４において、下部の開口部と重畳する領域に開口部（上部の開口部と呼ぶ）を
形成し、配線７２６を形成することになる。下部の開口部と重畳する領域に上部の開口部
を形成する際に、エッチングにより下部の開口部に形成された導電膜７２０が断線してし
まうおそれがある。これを避けるために、下部の開口部と上部の開口部が重畳しないよう
に形成することにより、素子面積が増大するという問題がおこる。
【０２１９】
本実施の形態に示すように、導電膜７０８を用いることにより、導電膜７２０を断線させ
ずに上部の開口部を形成することが可能となる。これにより、下部の開口部と上部の開口
部を重畳させて設けることができるため、開口部に起因する素子面積の増大を抑制するこ
とができる。つまり、半導体装置の集積度を高めることができる。
【０２２０】
次に、配線７２６を覆うように絶縁膜７２７を形成する。上述した一連の工程により、記
憶装置を作製することができる。
【０２２１】
なお、上記作製方法では、ソース電極及びドレイン電極として機能する導電膜７１９及び
導電膜７２０が、酸化物半導体膜７１６の後に形成されている。よって、図１１（Ｂ）に
示すように、上記作製方法によって得られるトランジスタ１０１は、導電膜７１９及び導
電膜７２０が、酸化物半導体膜７１６の上に形成されている。しかし、トランジスタ１０
１は、ソース電極及びドレイン電極として機能する導電膜が、酸化物半導体膜７１６の下
、すなわち、酸化物半導体膜７１６とゲート絶縁膜７１５の間に設けられていても良い。
【０２２２】
図１３に、ソース電極及びドレイン電極として機能する導電膜７１９及び導電膜７２０が
、酸化物半導体膜７１６とゲート絶縁膜７１５の間に設けられている場合の、メモリセル
の断面図を示す。図１３に示すトランジスタ１０１は、ゲート絶縁膜７１５を形成した後
に導電膜７１９及び導電膜７２０の形成を行い、次いで酸化物半導体膜７１６の形成を行
うことで、得ることができる。
【０２２３】
本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。
【０２２４】
（実施の形態３）
本発明の一態様に係る記憶装置の、駆動回路の具体的な構成の一例について説明する。
【０２２５】
図１４に、本発明の一態様に係る記憶装置の具体的な構成を、一例としてブロック図で示
す。なお、図１４に示すブロック図では、記憶装置内の回路を機能ごとに分類し、互いに
独立したブロックとして示しているが、実際の回路は機能ごとに完全に切り分けることが
難しく、一つの回路が複数の機能に係わることもあり得る。
【０２２６】
図１４に示す記憶装置８００は、セルアレイ８０１と、駆動回路８０２とを有している。
駆動回路８０２は、セルアレイ８０１から読み出されたデータを含む信号を生成する読み
出し回路８０３と、第１ワード線の電位を制御する第１ワード線駆動回路８０４と、第２
ワード線の電位を制御する第２ワード線駆動回路８２０と、セルアレイ８０１において選
択されたメモリセルにおけるデータの書き込みを制御するビット線駆動回路８０５とを有
する。さらに、駆動回路８０２は、読み出し回路８０３、第１ワード線駆動回路８０４、
第２ワード線駆動回路８２０、ビット線駆動回路８０５の動作を制御する制御回路８０６
を有している。
【０２２７】
また、図１４に示す記憶装置８００では、第１ワード線駆動回路８０４が、デコーダ８０
７と、レベルシフタ８０８と、バッファ８０９とを有している。ビット線駆動回路８０５
が、デコーダ８１０と、レベルシフタ８１１と、セレクタ８１２とを有している。
【０２２８】
なお、本発明の一態様に係る記憶装置８００は、少なくともセルアレイ８０１をその構成
に含んでいればよい。更に、本発明の一態様に係る記憶装置８００は、セルアレイ８０１
に駆動回路８０２の一部又は全てが接続された状態にあるメモリモジュールを、その範疇
に含む。メモリモジュールは、プリント配線基板等に実装することが可能な接続端子が設
けられ、なおかつ樹脂等で保護された、所謂パッケージングされた状態であっても良い。
【０２２９】
また、セルアレイ８０１、読み出し回路８０３、第１ワード線駆動回路８０４、第２ワー
ド線駆動回路８２０、ビット線駆動回路８０５、制御回路８０６は、全て一の基板を用い
て形成されていても良いし、いずれか１つ又は全てが互いに異なる基板を用いて形成され
ていても良い。
【０２３０】
異なる基板を用いている場合、ＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕ
ｉｔ）などを介して電気的な接続を確保することができる。この場合、駆動回路８０２の
一部がＦＰＣにＣＯＦ（Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ）法を用いて接続されていても良い。
或いは、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）法を用いて、電気的な接続を確保するこ
とができる。
【０２３１】
記憶装置８００に、セルアレイ８０１のアドレス（Ａｘ、Ａｙ）を情報として含む信号Ａ
Ｄが入力されると、制御回路８０６は、アドレスの列方向に関する情報Ａｘをビット線駆
動回路８０５に送り、アドレスの行方向に関する情報Ａｙを第１ワード線駆動回路８０４
に送る。また、制御回路８０６は、記憶装置８００に入力されたデータを含む信号ＤＡＴ
Ａを、ビット線駆動回路８０５に送る。
【０２３２】
セルアレイ８０１におけるデータの書き込み動作、読み出し動作の選択は、制御回路８０
６に供給される信号ＲＥ（Ｒｅａｄ  ｅｎａｂｌｅ）、信号ＷＥ（Ｗｒｉｔｅ  ｅｎａｂ
ｌｅ）などによって選択される。更に、セルアレイ８０１が複数存在する場合、制御回路
８０６に、セルアレイ８０１を選択するための信号ＣＥ（Ｃｈｉｐ  ｅｎａｂｌｅ）が入
力されていても良い。この場合、信号ＲＥ、信号ＷＥにより選択される動作が、信号ＣＥ
により選択されたセルアレイ８０１において実行される。
【０２３３】
セルアレイ８０１では、信号ＷＥによって書き込み動作が選択されると、制御回路８０６
からの指示に従って、第１ワード線駆動回路８０４が有するデコーダ８０７において、ア
ドレスＡｙに対応するメモリセルを選択するための信号が生成される。当該信号は、レベ
ルシフタ８０８によって振幅が調整された後、バッファ８０９において波形が処理され、
セルアレイ８０１に入力される。一方、ビット線駆動回路８０５では、制御回路８０６か
らの指示に従って、デコーダ８１０において選択されたメモリセルのうち、アドレスＡｘ
に対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ８
１１によって振幅が調整された後、セレクタ８１２に入力される。セレクタ８１２では、
入力された信号に従って信号ＤＡＴＡをサンプリングし、アドレス（Ａｘ、Ａｙ）に対応
するメモリセルにサンプリングした信号を入力する。
【０２３４】
また、セルアレイ８０１では、信号ＲＥによって読み出し動作が選択されると、制御回路
８０６からの指示に従って、第１ワード線駆動回路８０４が有するデコーダ８０７におい
て、アドレスＡｙに対応するメモリセルを選択するための信号が生成される。当該信号は
、レベルシフタ８０８によって振幅が調整された後、バッファ８０９において波形が処理
され、セルアレイ８０１に入力される。一方、読み出し回路８０３では、制御回路８０６
からの指示に従って、デコーダ８０７により選択されたメモリセルのうち、アドレスＡｘ
に対応するメモリセルを選択する。そして、アドレス（Ａｘ、Ａｙ）に対応するメモリセ
ルに記憶されているデータを読み出し、該データを含む信号を生成する。
【０２３５】
第２ワード線駆動回路８２０は、第２ワード線の電位をセルアレイ８０１に供給する。
【０２３６】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０２３７】
（実施の形態４）
本実施の形態では、読み出し回路の具体的な構成の一例について説明する。
【０２３８】
セルアレイから読み出された電位は、メモリセルに書き込まれているデータに従って、そ
のレベルが決まる。よって、理想的には、複数のメモリセルに同じデジタル値のデータが
記憶されているならば、複数のメモリセルから読み出された電位は、全て同じレベルのは
ずである。しかし、実際には、記憶素子として機能するトランジスタ、容量素子、又は読
み出し時においてスイッチング素子として機能するトランジスタの特性が、メモリセル間
においてばらつくことがある。この場合、読み出されるはずのデータが全て同じデジタル
値であっても、実際に読み出された電位にばらつきが生じるため、その分布は幅を有する
。よって、セルアレイから読み出された電位に多少のばらつきが生じていても、より正確
なデータを含み、なおかつ所望の仕様に合わせて振幅、波形が処理された信号を形成する
読み出し回路を、駆動回路に設けることが望ましい。
【０２３９】
図１５に、読み出し回路の一例を回路図で示す。図１５に示す読み出し回路は、セルアレ
イから読み出された電位Ｖｄａｔａの、読み出し回路への入力を制御するためのスイッチ
ング素子として機能するトランジスタ２６０と、抵抗として機能するトランジスタ２６１
とを有する。また、図１５に示す読み出し回路は、オペアンプ２６２を有している。
【０２４０】
具体的に、トランジスタ２６１は、それぞれ、そのゲート電極とドレイン電極（または、
ドレイン領域）が接続されており、なおかつ、ゲート電極及びドレイン電極にハイレベル
の電源電位Ｖｄｄが与えられている。また、トランジスタ２６１は、ソース電極が、オペ
アンプ２６２の非反転入力端子（＋）に接続されている。よって、トランジスタ２６１は
、電源電位Ｖｄｄが与えられているノードと、オペアンプ２６２の非反転入力端子（＋）
との間に接続された、抵抗として機能する。なお、図１５では、ゲート電極とドレイン電
極が接続されたトランジスタを抵抗として用いたが、本発明はこれに限定されず、抵抗と
して機能する素子であれば代替が可能である。
【０２４１】
また、スイッチング素子として機能するトランジスタ２６０は、そのゲート電極に与えら
れる信号Ｓｉｇの電位に従って、トランジスタ２６０が有するソース電極への電位Ｖｄａ
ｔａの供給を制御する。
【０２４２】
例えば、トランジスタ２６０がオンになると、電位Ｖｄａｔａと電源電位Ｖｄｄとを、ト
ランジスタ２６０とトランジスタ２６１により抵抗分割することで得られる電位が、オペ
アンプ２６２の非反転入力端子（＋）に与えられる。そして、電源電位Ｖｄｄのレベルは
固定されているので、抵抗分割により得られる電位のレベルには、電位Ｖｄａｔａのレベ
ル、すなわち、読み出されたデータのデジタル値が反映されている。
【０２４３】
一方、オペアンプ２６２の反転入力端子（−）には、基準電位Ｖｒｅｆが与えられている
。そして、非反転入力端子（＋）に与えられる電位が、基準電位Ｖｒｅｆに対して高いか
低いかにより、出力端子の電位Ｖｏｕｔのレベルを異ならせることができ、それにより、
間接的にデータを含む信号を得ることができる。
【０２４４】
なお、同じ値のデータが記憶されているメモリセルであっても、メモリセル間の特性のば
らつきにより、読み出された電位Ｖｄａｔａのレベルにもばらつきが生じ、その分布が幅
を有する場合がある。よって、基準電位Ｖｒｅｆのレベルは、データの値を正確に読み取
るために、ノードの電位Ｖｄａｔａのばらつきを考慮して定める。
【０２４５】
また、図１５では、２値のデジタル値を扱う場合の読み出し回路の一例であるので、デー
タの読み出しに用いるオペアンプは、電位Ｖｄａｔａの与えられるノードに対して１つず
つ用いているが、オペアンプの数はこれに限定されない。ｎ値（ｎは２以上の自然数）の
データを扱う場合は、電位Ｖｄａｔａの与えられるノードに対するオペアンプの数をｎ−
１とする。
【０２４６】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０２４７】
（実施の形態５）
本実施の形態では、本発明の半導体装置の一つであるＲＦタグの、構成の一例について説
明する。
【０２４８】
図１６は本発明のＲＦタグの一形態を示すブロック図である。図１６においてＲＦタグ５
５０は、アンテナ回路５５１と、集積回路５５２とを有している。集積回路５５２は、電
源回路５５３、復調回路５５４、変調回路５５５、レギュレータ５５６、演算回路５５７
、記憶装置５５８、昇圧回路５５９を有している。
【０２４９】
次いで、ＲＦタグ５５０の動作の一例について説明する。質問器から電波が送られてくる
と、アンテナ回路５５１において該電波が交流電圧に変換される。電源回路５５３では、
アンテナ回路５５１からの交流電圧を整流し、電源電圧を生成する。電源回路５５３にお
いて生成された電源電圧は、演算回路５５７とレギュレータ５５６に与えられる。レギュ
レータ５５６は、電源回路５５３からの電源電圧を安定化させるか、又はその高さを調整
した後、集積回路５５２内の復調回路５５４、変調回路５５５、演算回路５５７、記憶装
置５５８又は昇圧回路５５９などの各種回路に供給する。
【０２５０】
復調回路５５４は、アンテナ回路５５１が受信した交流信号を復調して、後段の演算回路
５５７に出力する。演算回路５５７は復調回路５５４から入力された信号に従って演算処
理を行い、別途信号を生成する。上記演算処理を行う際に、記憶装置５５８は一次キャッ
シュメモリ又は二次キャッシュメモリとして用いることができる。また演算回路５５７は
、復調回路５５４から入力された信号を解析し、質問器から送られてきた命令の内容に従
って、記憶装置５５８内の情報の出力、又は記憶装置５５８内における命令の内容の実行
を行う。演算回路５５７から出力される信号は符号化され、変調回路５５５に送られる。
変調回路５５５は該信号に従ってアンテナ回路５５１が受信している電波を変調する。ア
ンテナ回路５５１において変調された電波は質問器で受け取られる。
【０２５１】
このようにＲＦタグ５５０と質問器との通信は、キャリア（搬送波）として用いる電波を
変調することで行われる。キャリアは、１２５ｋＨｚ、１３．５６ＭＨｚ、９５０ＭＨｚ
など規格により様々である。また変調の方式も規格により振幅変調、周波数変調、位相変
調など様々な方式があるが、規格に即した変調方式であればどの変調方式を用いても良い
。
【０２５２】
信号の伝送方式は、キャリアの波長によって電磁結合方式、電磁誘導方式、マイクロ波方
式など様々な種類に分類することができる。
【０２５３】
昇圧回路５５９は、レギュレータ５５６から出力された電圧を昇圧し、記憶装置５５８に
供給している。
【０２５４】
なお、ＲＦタグ５５０がパッシブ型であるとき、外部の電源からＲＦタグ５５０へ、直流
の電位は供給されない。そのため、図７に示す第２ワード線駆動回路１５０がパッシブ型
のＲＦタグ５５０に設けられている場合、外部から端子Ａへの電位ＶＳＳの供給が行われ
ない。よって、本発明の一態様では、ＲＦタグ５５０がパッシブ型であるとき、チャージ
ポンプ回路などの負の電位を生成する回路を電源回路５５３に設ける。上記構成により、
電源回路５５３から電位ＶＳＳを、図７に示す第２ワード線駆動回路１５０の端子Ａに供
給することができ、記憶装置の保持特性を高めることができる。
【０２５５】
本発明の一態様では、記憶装置５５８が上記実施の形態に示した構成を有しているため、
長期間に渡るデータの保持が可能であり、なおかつデータの書き換え回数を増やすことが
できる。従って、本発明の一態様にかかるＲＦタグ５５０は、上記記憶装置５５８を用い
ることで、データの信頼性を高めることができる。
【０２５６】
また、本発明の一態様では、記憶装置５５８が上記実施の形態に示した構成を有している
ため、消費電力を抑えることができる。従って、本発明の一態様にかかるＲＦタグ５５０
は、ＲＦタグ５５０の内部において消費される電力を小さく抑えることができるので、質
問器とＲＦタグ５５０の通信距離をその分長くすることができる。
【０２５７】
本実施の形態では、アンテナ回路５５１を有するＲＦタグ５５０の構成について説明して
いるが、本発明の一態様にかかるＲＦタグは、必ずしもアンテナ回路をその構成要素に含
む必要はない。また図１６に示したＲＦタグに、発振回路又は二次電池を設けても良い。
【０２５８】
本実施の形態は、上記実施の形態又は実施の形態と適宜組み合わせて実施することが可能
である。
【０２５９】
（実施の形態６）
本実施の形態では、本発明の一態様に係る記憶装置を用いた半導体装置の一つである、携
帯型の記憶媒体の一例について説明する。
【０２６０】
図１７（Ａ）に、本発明の一態様にかかる記憶媒体の構成を、一例として示す。図１７（
Ａ）に示す記憶媒体は、本発明の一態様に係る記憶装置７５１と、駆動装置と記憶媒体の
電気的な接続を行うコネクタ７５２と、コネクタ７５２を介して入出力される各種信号に
、仕様に合わせて信号処理を施すインターフェース７５３と、記憶媒体の動作状態などに
従って点灯する発光ダイオード７５４と、記憶装置７５１、インターフェース７５３、発
光ダイオード７５４などの、記憶媒体内の各種回路や半導体素子の動作を制御するコント
ローラ７５５とが、プリント配線基板７５６に実装されている。その他に、コントローラ
７５５の動作を制御するためのクロック信号を生成するのに用いられる水晶振動子、記憶
媒体内における電源電位の高さを制御するためのレギュレータなどが設けられていても良
い。
【０２６１】
図１７（Ａ）に示すプリント配線基板７５６は、図１７（Ｂ）に示すように、コネクタ７
５２と発光ダイオード７５４が一部露出するように、樹脂等を用いたカバー材７５７で覆
って、保護するようにしても良い。
【０２６２】
本発明の一態様にかかる記憶装置７５１は、その動作時における消費電力を低く抑えるこ
とができるので、記憶装置７５１を用いる記憶媒体の低消費電力化、延いては記録媒体に
接続される駆動装置の低消費電力化を実現することができる。また、本発明の一態様にか
かる記憶装置７５１は、長期間に渡るデータの保持が可能であり、なおかつデータの書き
換え回数を増やすことができるので、記憶媒体の信頼性を高めることができる。
【０２６３】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【実施例１】
【０２６４】
本発明の一態様に係る半導体装置を用いることで、信頼性が高い電子機器、消費電力の低
い電子機器、高速駆動の電子機器を提供することが可能である。特に電力の供給を常時受
けることが困難な携帯用の電子機器の場合、本発明の一態様に係る消費電力の低い半導体
装置をその構成要素に追加することにより、連続使用時間が長くなるといったメリットが
得られる。
【０２６５】
本発明の一態様に係る半導体装置は、表示装置、ノート型パーソナルコンピュータ、記録
媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  
Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用
いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電
子機器として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デ
ジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレ
イ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプ
レイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入
れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１８に
示す。
【０２６６】
図１８（Ａ）は携帯型ゲーム機であり、筐体７０３１、筐体７０３２、表示部７０３３、
表示部７０３４、マイクロホン７０３５、スピーカー７０３６、操作キー７０３７、スタ
イラス７０３８等を有する。本発明の一態様に係る半導体装置は、携帯型ゲーム機の駆動
を制御するための集積回路に用いることができる。携帯型ゲーム機の駆動を制御するため
の集積回路に本発明の一態様に係る半導体装置を用いることで、信頼性が高い携帯型ゲー
ム機、高機能を有する携帯型ゲーム機を提供することができる。なお、図１８（Ａ）に示
した携帯型ゲーム機は、２つの表示部７０３３と表示部７０３４とを有しているが、携帯
型ゲーム機が有する表示部の数は、これに限定されない。
【０２６７】
図１８（Ｂ）は携帯電話であり、筐体７０４１、表示部７０４２、音声入力部７０４３、
音声出力部７０４４、操作キー７０４５、受光部７０４６等を有する。受光部７０４６に
おいて受信した光を電気信号に変換することで、外部の画像を取り込むことができる。本
発明の一態様に係る半導体装置は、携帯電話の駆動を制御するための集積回路に用いるこ
とができる。携帯電話の駆動を制御するための集積回路に本発明の一態様に係る半導体装
置を用いることで、信頼性が高い携帯電話、高機能を有する携帯電話を提供することがで
きる。
【０２６８】
図１８（Ｃ）は携帯情報端末であり、筐体７０５１、表示部７０５２、操作キー７０５３
等を有する。図１８（Ｃ）に示す携帯情報端末は、モデムが筐体７０５１に内蔵されてい
ても良い。本発明の一態様に係る半導体装置は、携帯情報端末の駆動を制御するための集
積回路に用いることができる。携帯情報端末の駆動を制御するための集積回路に本発明の
一態様に係る半導体装置を用いることで、信頼性が高い携帯情報端末、高機能を有する携
帯情報端末を提供することができる。
【０２６９】
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
【符号の説明】
【０２７０】
１００    メモリセル
１０１    トランジスタ
１０２    容量素子
１０３    トランジスタ
１０４    トランジスタ
１１０    基板
１１１    ゲート電極
１１２    絶縁膜
１１３    酸化物半導体膜
１１４    ソース電極
１１５    ドレイン電極
１１６    絶縁膜
１１７    ゲート電極
１１８    絶縁膜
１２０    線
１２１    線
１５０    第２ワード線駆動回路
１５１    トランジスタ
１５２    容量素子
２００    セルアレイ
２６０    トランジスタ
２６１    トランジスタ
２６２    オペアンプ
３００    セルアレイ
５５０    ＲＦタグ
５５１    アンテナ回路
５５２    集積回路
５５３    電源回路
５５４    復調回路
５５５    変調回路
５５６    レギュレータ
５５７    演算回路
５５８    記憶装置
５５９    昇圧回路
７００    基板
７０１    絶縁膜
７０２    半導体膜
７０３    ゲート絶縁膜
７０４    不純物領域
７０５    マスク
７０６    開口部
７０７    ゲート電極
７０８    導電膜
７０９    不純物領域
７１０    チャネル形成領域
７１１    不純物領域
７１２    絶縁膜
７１３    絶縁膜
７１４    ゲート電極
７１５    ゲート絶縁膜
７１６    酸化物半導体膜
７１７    開口部
７１８    開口部
７１９    導電膜
７２０    導電膜
７２１    ゲート絶縁膜
７２２    ゲート電極
７２３    導電膜
７２４    絶縁膜
７２５    開口部
７２６    配線
７２７    絶縁膜
７５１    記憶装置
７５２    コネクタ
７５３    インターフェース
７５４    発光ダイオード
７５５    コントローラ
７５６    プリント配線基板
７５７    カバー材
８００    記憶装置
８０１    セルアレイ
８０２    駆動回路
８０３    回路
８０４    第１ワード線駆動回路
８０５    ビット線駆動回路
８０６    制御回路
８０７    デコーダ
８０８    レベルシフタ
８０９    バッファ
８１０    デコーダ
８１１    レベルシフタ
８１２    セレクタ
８２０    第２ワード線駆動回路
７０３１    筐体
７０３２    筐体
７０３３    表示部
７０３４    表示部
７０３５    マイクロホン
７０３６    スピーカー
７０３７    操作キー
７０３８    スタイラス
７０４１    筐体
７０４２    表示部
７０４３    音声入力部
７０４４    音声出力部
７０４５    操作キー
７０４６    受光部
７０５１    筐体
７０５２    表示部
７０５３    操作キー
【図１】
2020061581.tif 000003
【図２】
2020061581.tif 000004
【図３】
2020061581.tif 000005
【図４】
2020061581.tif 000006
【図５】
2020061581.tif 000007
【図６】
2020061581.tif 000008
【図７】
2020061581.tif 000009
【図８】
2020061581.tif 000010
【図９】
2020061581.tif 000011
【図１０】
2020061581.tif 000012
【図１１】
2020061581.tif 000013
【図１２】
2020061581.tif 000014
【図１３】
2020061581.tif 000015
【図１４】
2020061581.tif 000016
【図１５】
2020061581.tif 000017
【図１６】
2020061581.tif 000018
【図１７】
2020061581.tif 000019
【図１８】
2020061581.tif 000020