(57)【要約】【課題】チャージポンプ回路におけるノイズを低減する。【解決手段】直列に接続された奇数個のスイッチング素子と、直列接続された２つのスイッチング素子の接続ノードのうち、入力端子側から見て奇数番目の接続ノードの各々に設けられ、一端が接続ノードに接続された第１コンデンサと、接続ノードのうち、入力端子側から見て偶数番目の接続ノードの各々に設けられ、一端が接続ノードに接続された第２コンデンサと、それぞれの第１コンデンサおよび第２コンデンサの他端に制御信号を入力して、第１コンデンサおよび第２コンデンサを交互に充電し、且つ、交互に放電させる制御部とを備え、制御部は、第１コンデンサの充電期間が、第２コンデンサの充電期間よりも長くなる制御信号を、それぞれの第１コンデンサおよび第２コンデンサに入力するチャージポンプ回路を提供する。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力端子と出力端子との間で直列に接続された奇数個のスイッチング素子と、
直列接続された２つの前記スイッチング素子の接続ノードのうち、前記入力端子側から見て奇数番目の前記接続ノードの各々に設けられ、一端が前記接続ノードに接続された第１コンデンサと、
前記接続ノードのうち、前記入力端子側から見て偶数番目の前記接続ノードの各々に設けられ、一端が前記接続ノードに接続された第２コンデンサと、
それぞれの前記第１コンデンサおよび前記第２コンデンサの他端に制御信号を入力して、前記第１コンデンサおよび前記第２コンデンサを交互に充電し、且つ、交互に放電させる制御部と
を備え、
前記制御部は、前記第１コンデンサの充電期間が、前記第２コンデンサの充電期間よりも長くなる前記制御信号を、それぞれの前記第１コンデンサおよび前記第２コンデンサに入力するチャージポンプ回路。
【請求項２】
前記制御部は、
前記第２コンデンサの前記他端に、クロック信号を前記制御信号として入力し、
前記第１コンデンサの前記他端に、前記クロック信号が反転した信号を前記制御信号として入力し、
前記第１コンデンサは、前記クロック信号が第１極性の期間で充電され、第２極性の期間で放電され、
前記第２コンデンサは、前記クロック信号が前記第２極性の期間で充電され、前記第１極性の期間で放電され、
前記クロック信号が前記第１極性となる期間を前記クロック信号の周期で除算した値をデューティー比とした場合に、前記制御部は、前記デューティー比を１／２より大きくする
請求項１に記載のチャージポンプ回路。
【請求項３】
直列接続された前記スイッチング素子の個数を２ｎ＋１個（ｎは自然数）とした場合に、前記制御部は、前記デューティー比を、（２ｎ＋３）／（４ｎ＋２）より小さくする
請求項２に記載のチャージポンプ回路。
【請求項４】
前記制御部は、前記デューティー比を、（ｎ＋１）／（２ｎ＋１）に制御する
請求項３に記載のチャージポンプ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャージポンプ回路に関する。
【背景技術】
【０００２】
直流電圧を昇圧または降圧するチャージポンプ回路として、ディクソン・チャージポンプ回路が知られている（例えば特許文献１、ならびに、非特許文献１および２参照）。
特許文献１  特開２０１２−１８２８７１号公報
非特許文献１  Ｊ．Ｆ．Ｄｉｃｋｓｏｎ，  "Ｏｎ−Ｃｈｉｐ  Ｈｉｇｈ−ｖｏｌｔａｇｅ  ｇｅｎｅｒａｔｉｏｎ  ｉｎ  ＮＭＯＳ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔｓ  ｕｓｉｎｇ  ａｎ  ｉｍｐｒｏｖｅｄ  ｖｏｌｔａｇｅ  ｍｕｌｔｉｐｌｉｅｒ  ｔｅｃｈｎｉｑｕｅ"  ＩＥＥＥ  Ｊｏｕｒｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，  Ｖｏｌ．１１，  ｐｐ．３７４−３７８（Ｊｕｎｅ  １９７６）
非特許文献２  Ｆｅｎｇ  Ｐａｎ  ａｎｄ  Ｔａｐａｎ  Ｓａｍａｄｄａｒ  "Ｃｈａｒｇｅ  ｐｕｍｐ  ｃｉｒｃｕｉｔ  ｄｅｓｉｇｎ"  ＭｃＧｒａｗ−Ｈｉｌｌ，  ２００６
【発明の概要】
【発明が解決しようとする課題】
【０００３】
チャージポンプ回路のスイッチング動作時に発生する放射ノイズを抑制することが好ましい。
【課題を解決するための手段】
【０００４】
上記課題を解決するために、本発明の一つの態様においては、入力端子と出力端子との間で直列に接続された奇数個のスイッチング素子と、直列接続された２つのスイッチング素子の接続ノードのうち、入力端子側から見て奇数番目の接続ノードの各々に設けられ、一端が接続ノードに接続された第１コンデンサと、接続ノードのうち、入力端子側から見て偶数番目の接続ノードの各々に設けられ、一端が接続ノードに接続された第２コンデンサと、それぞれの第１コンデンサおよび第２コンデンサの他端に制御信号を入力して、第１コンデンサおよび第２コンデンサを交互に充電し、且つ、交互に放電させる制御部とを備え、制御部は、第１コンデンサの充電期間が、第２コンデンサの充電期間よりも長くなる制御信号を、それぞれの第１コンデンサおよび第２コンデンサに入力するチャージポンプ回路を提供する。
【０００５】
制御部は、第２コンデンサの他端に、クロック信号を制御信号として入力し、第１コンデンサの他端に、クロック信号が反転した信号を制御信号として入力し、第１コンデンサは、クロック信号が第１極性の期間で充電され、第２極性の期間で放電され、第２コンデンサは、クロック信号が第２極性の期間で充電され、第１極性の期間で放電され、クロック信号が第１極性となる期間をクロック信号の周期で除算した値をデューティー比とした場合に、制御部は、デューティー比を１／２より大きくしてよい。
【０００６】
直列接続されたスイッチング素子の個数を２ｎ＋１個（ｎは自然数）とした場合に、制御部は、デューティー比を、（２ｎ＋３）／（４ｎ＋２）より小さくしてよい。
【０００７】
制御部は、デューティー比を、（ｎ＋１）／（２ｎ＋１）に制御してよい。
【０００８】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一つの実施形態に係るチャージポンプ回路１００の構成例を示す図である。
【図２】参考例としてのクロック信号ＣＬＫおよびＣＬＫＢを示す。
【図３】フェーズ１におけるチャージポンプ回路１００の動作例を示す図である。
【図４】フェーズ２におけるチャージポンプ回路１００の動作例を示す図である。
【図５】図３に示したクロック信号ＣＬＫ、ＣＬＫＢに応じて動作した場合の、電源ＶＤＤに流れる電流Ｉの波形を示す図である。
【図６】本発明の一つの実施形態に係るクロック信号ＣＬＫおよびＣＬＫＢの波形の一例を示す図である。
【図７】デューティー比αを変化させたときの、電流変化量Δｉｖｄｄ１２およびΔｉｖｄｄ２１を示す図である。
【図８】デューティー比αを（ｎ＋１）／（２ｎ＋１）としたときの、電源ＶＤＤに流れる電流Ｉの一例を示す図である。
【発明を実施するための形態】
【００１０】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１１】
図１は、本発明の一つの実施形態に係るチャージポンプ回路１００の構成例を示す図である。チャージポンプ回路１００は、入力端子１０から印加される入力電圧ＶＤＤを昇圧または降圧した出力電圧Ｖｏｕｔを、出力端子１６から出力する。本明細書では、入力端子１０に接続される電源を、電源ＶＤＤと称する場合がある。チャージポンプ回路１００は、奇数個のスイッチング素子２０−１、２０−２、・・・、２０−（２ｎ＋１）を備える。ただし、ｎは自然数である。本例においてスイッチング素子２０はＮＭＯＳトランジスタである。
【００１２】
それぞれのスイッチング素子２０は、各々の素子においてゲート端子とドレイン端子とが接続されている。つまり、それぞれのスイッチング素子２０はダイオード接続されている。また、奇数個のスイッチング素子２０は、入力端子１０と出力端子１６との間で直列に接続されている。本例では、入力端子１０側から見てｋ番目のスイッチング素子２０をスイッチング素子２０−ｋとする。例えば、最も入力端子１０側に接続されているスイッチング素子２０をスイッチング素子２０−１とし、最も出力端子１６側に接続されているスイッチング素子２０をスイッチング素子２０−（２ｎ＋１）とする。
【００１３】
チャージポンプ回路１００は、直列接続された２つのスイッチング素子２０の間に接続ノード３０を有する。本例では、直列接続された２つのスイッチング素子２０のうち、入力端子１０側のスイッチング素子２０のソース端子と、出力端子１６側のスイッチング素子２０のドレイン端子との接続点を接続ノード３０とする。また、入力端子１０側から見てｋ番目の接続ノード３０を接続ノード３０−ｋとする。例えば、最も入力端子１０側に配置された接続ノード３０を１番目の接続ノード３０−１とし、最も出力端子１６側に配置された接続ノード３０を２ｎ番目の接続ノード３０−（２ｎ）とする。
【００１４】
チャージポンプ回路１００は、それぞれの接続ノード３０に対してコンデンサを備える。本例のチャージポンプ回路１００は、入力端子１０側から見て奇数番目の接続ノード３０−１、３０−３、・・・、３０−（２ｎ−１）の各々に設けられ、対応する接続ノード３０に接続された第１コンデンサ３１と、偶数番目の接続ノード３０−２、３０−４、・・・、３０−（２ｎ）の各々に設けられ、対応する接続ノード３０に接続された第２コンデンサ３２とを備える。第１コンデンサ３１および第２コンデンサ３２は、一端が接続ノード３０に接続されている。
【００１５】
第１コンデンサ３１および第２コンデンサ３２の他端には、コンデンサを充放電させる制御信号が入力される。制御信号は、２つの極性を有してよい。一例として制御信号は、信号レベルが電圧ＶＤＤと等しい第１極性と、信号レベルが電圧ＶＳＳと等しい第２極性を有する。電圧ＶＳＳは、電圧ＶＤＤよりも小さい。一例として電圧ＶＳＳは接地電位である。それぞれのコンデンサは、他端に電圧ＶＳＳ（Ｌレベル）が印加されたときに充電され、他端に電圧ＶＤＤ（Ｈレベル）が印加されたときに放電する。
【００１６】
第１コンデンサ３１および第２コンデンサ３２が充放電を繰り返すことで、出力端子１６からは、電圧ＶＤＤを昇圧した電圧Ｖｏｕｔが出力される。出力端子１６と基準電位との間には、電圧Ｖｏｕｔを平滑化する出力コンデンサ１２が設けられていてよい。また、出力端子１６と基準電位との間に設けられた定電流源１４の電流Ｉｏｕｔは、チャージポンプ回路１００の出力負荷電流を示している。
【００１７】
チャージポンプ回路１００は、制御信号を生成する制御部４０を備える。制御部４０は、それぞれの第１コンデンサ３１および第２コンデンサ３２の他端に制御信号を入力して、第１コンデンサ３１および第２コンデンサ３２を交互に充電し、且つ、交互に放電させる。本例の制御部４０は、第１コンデンサ３１を充電して、且つ、第２コンデンサ３２を放電するフェーズ１と、第１コンデンサ３１を放電して、且つ、第２コンデンサ３２を充電するフェーズ２とを交互に繰り返す。
【００１８】
本例の制御部４０は、制御信号としてクロック信号ＣＬＫと、クロック信号ＣＬＫとは反転の関係にあるクロック信号ＣＬＫＢとを生成する。制御部４０は、クロック信号ＣＬＫを、それぞれの第２コンデンサ３２の他端に並列に入力し、クロック信号ＣＬＫＢを、それぞれの第１コンデンサ３１の他端に並列に入力する。
【００１９】
制御部４０は、入力される基準クロック信号ＣＬＫｒｅｆに基づいて、クロック信号ＣＬＫおよびＣＬＫＢを生成してよい。制御部４０は、基準クロック信号ＣＬＫｒｅｆのパルスを計数するカウンタ等を用いて、所定の周波数およびデューティー比のクロック信号ＣＬＫおよびＣＬＫＢを生成できる。
【００２０】
第１コンデンサ３１および第２コンデンサ３２が充放電動作することで、それぞれのスイッチング素子２０がスイッチング動作する。奇数個のスイッチング素子２０が設けられている場合、フェーズ１とフェーズ２とでオン状態になるスイッチング素子２０の個数が異なり、フェーズ１とフェーズ２とで電源ＶＤＤに流れる電流が異なる。なお、電源ＶＤＤは、制御部４０にも電流を供給している。フェーズ１において電源ＶＤＤに流れる電流は、入力端子１０に流れる電流と、クロック信号ＣＬＫに応じて、制御部４０を介して第２コンデンサ３２に流れる電流との合計である。また、フェーズ２において電源ＶＤＤに流れる電流は、クロック信号ＣＬＫＢに応じて、制御部４０を介して第１コンデンサ３１に流れる電流である。このため、フェーズ１とフェーズ２とが切り替わるタイミングで、電源ＶＤＤに流れる電流が大きく変動する。電流の変動が大きいと、チャージポンプ回路１００から発生する放射ノイズが大きくなってしまう。
【００２１】
制御部４０は、それぞれの第１コンデンサ３１の充電期間が、それぞれの第２コンデンサ３２の充電期間よりも長くなる制御信号を、それぞれの第１コンデンサ３１および第２コンデンサ３２に入力する。これにより、フェーズ１とフェーズ２とが切り替わるタイミングにおける電流変動を抑制できる。このため、チャージポンプ回路１００から発生する放射ノイズを抑制できる。
【００２２】
図２は、参考例としてのクロック信号ＣＬＫおよびＣＬＫＢを示す。チャージポンプ回路１００においては、一般に、デューティー比が５０％のクロック信号ＣＬＫおよびＣＬＫＢを用いている。デューティー比とは、クロック信号ＣＬＫが第１極性（本例ではＶＤＤ）となる期間Ｔ／２を、クロック信号ＣＬＫの周期Ｔで除算した値である。本例では、フェーズ１の期間と、フェーズ２の期間は、共にＴ／２である。
【００２３】
図３は、フェーズ１におけるチャージポンプ回路１００の動作例を示す図である。フェーズ１においては、第１コンデンサ３１の他端に電圧ＶＳＳ（Ｌレベル）が印加され、第２コンデンサ３２の他端に電圧ＶＤＤ（Ｈレベル）が印加される。この結果、奇数番目のスイッチング素子２０−１、２０−３、・・・、２０−（２ｎ＋１）がオン状態になり、偶数番目のスイッチング素子２０−２、２０−４、・・・、２０−（２ｎ）がオフ状態となる。
【００２４】
図４は、フェーズ２におけるチャージポンプ回路１００の動作例を示す図である。フェーズ２においては、第２コンデンサ３２の他端に電圧ＶＳＳ（Ｌレベル）が印加され、第１コンデンサ３１の他端に電圧ＶＤＤ（Ｈレベル）が印加される。この結果、偶数番目のスイッチング素子２０−２、２０−４、・・・、２０−（２ｎ）がオン状態になり、奇数番目のスイッチング素子２０−１、２０−３、・・・、２０−（２ｎ＋１）がオフ状態となる。
【００２５】
上述したように、チャージポンプ回路１００は、図３に示したフェーズ１と、図４に示したフェーズ２とを交互に繰り返す。フェーズ１においては、１番目の接続ノード３０−１に接続された第１コンデンサ３１は、電源ＶＤＤにより充電される。このため、接続ノード３０−１における電圧は、ＶＤＤ−Ｖｔｈとなる。なお、Ｖｔｈは、スイッチング素子２０の閾値電圧である。
【００２６】
次にフェーズ２に切り替わると、スイッチング素子２０−１がオフ状態となり、且つ、接続ノード３０−１に接続された第１コンデンサ３１の他端には、電圧ＶＤＤが印加される。このため、接続ノード３０−１の電圧は、電圧ＶＤＤが加算されて２ＶＤＤ−Ｖｔｈとなる。また、スイッチング素子２０−２がオン状態となるので、接続ノード３０−２に接続された第２コンデンサ３２は、接続ノード３０−１に接続された第１コンデンサ３１により充電される。つまり、第１コンデンサ３１が放電し、第２コンデンサ３２が充電される。この結果、接続ノード３０−２の電圧は、２ＶＤＤ−２Ｖｔｈとなる。
【００２７】
次にフェーズ１に切り替わると、接続ノード３０−２の電圧は、電圧ＶＤＤが加算されて３ＶＤＤ−２Ｖｔｈとなる。また、スイッチング素子２０−３がオン状態となるので、接続ノード３０−３に接続された第１コンデンサ３１は、接続ノード３０−２の電圧により充電される。この結果、接続ノード３０−３の電圧は、３ＶＤＤ−３Ｖｔｈとなる。このように、フェーズ１およびフェーズ２を交互に繰り返すことで、出力端子１６において、（２ｎ＋１）（ＶＤＤ−Ｖｔｈ）に昇圧された電圧が得られる。
【００２８】
図５は、図３に示したクロック信号ＣＬＫ、ＣＬＫＢに応じて動作した場合の、電源ＶＤＤに流れる電流Ｉの波形を示す図である。なお図５では、スイッチング素子２０の個数を５個（ｎ＝２）とした。この場合、フェーズ１においては、３段のスイッチング素子２０−１、２０−３、２０−５がオン状態となり、フェーズ２においては、２段のスイッチング素子２０−２、２０−４がオン状態となる。
【００２９】
各コンデンサ（第１コンデンサ３１、第２コンデンサ３２、出力コンデンサ１２）が充放電するとき、コンデンサの１段あたりに流れる電流をｉ（ｔ）とする。電流ｉ（ｔ）は、式（１）で示される。
【数１】
2020022246.tif 000003
ｔは時間、Ｒはスイッチング素子２０のオン抵抗等による電流経路の抵抗値、Ｃは第１コンデンサ３１および第２コンデンサ３２の各コンデンサの容量、Ｃｏｕｔは出力コンデンサ１２の容量、Ｉｏｕｔはチャージポンプ回路１００の出力負荷電流、Ｔはクロック信号ＣＬＫ（ＣＬＫＢ）の周期、αはクロック信号ＣＬＫのデューティー比である。
【００３０】
デューティー比αが５０％の場合、３段のスイッチング素子２０がオン状態となるフェーズ１において電源ＶＤＤに流れる電流ｉｖｄｄ１（ｔ）は式（２）で示され、２段のスイッチング素子２０がオン状態となるフェーズ２において電源ＶＤＤに流れる電流ｉｖｄｄ２（ｔ）は式（３）で示される。
【数２】
2020022246.tif 000004
式（２）および（３）により定まる電流波形を、図５に示している。
【００３１】
図５に示すように、フェーズ１からフェーズ２に切り替わるタイミング、または、フェーズ２からフェーズ１に切り替わるタイミングで、電源ＶＤＤに流れる電流は急峻に変化する。これにより、放射ノイズが発生する。当該タイミングにおける電流変化量が大きいほどスイッチング周波数およびその低次高調波のノイズが大きくなり、また電流変化が急峻なほど高次高調波のノイズが大きくなるため、これが周辺機器の性能を劣化させ、または、周辺機器を誤動作させる場合がある。
【００３２】
フェーズ１からフェーズ２に切り替わるときの電流変化量Δｉｖｄｄ１２と、フェーズ２からフェーズ１に切り替わるときの電流変化量Δｉｖｄｄ２１は、式（２）および（３）から、式（４）および（５）で表される。
【数３】
2020022246.tif 000005
式（４）および（５）から、各フェーズに切り替わるときの電流変化量の差分は、式（６）で表される。
【数４】
2020022246.tif 000006
【００３３】
式（６）より、Δｉｖｄｄ２１＞Δｉｖｄｄ１２となるので、フェーズ２からフェーズ１に切り替わるとき、すなわち、オン状態のスイッチング素子２０の段数が少ないフェーズから多いフェーズに切り替わるときの電流変化量が大きくなることがわかる。このように、スイッチング素子２０が奇数個の場合、フェーズが切り替わるときの電流変化量が大きくなり、スイッチング周波数におけるノイズ、および、高調波ノイズが増大してしまう。
【００３４】
これに対して本発明の実施形態に係る制御部４０は、オン状態のスイッチング素子２０の段数が多い方のフェーズの期間を長くして、オン状態のスイッチング素子２０の段数が少ない方のフェーズの期間を短くする。これにより、フェーズが切り替わるときの電流変化量を小さくして放射ノイズを抑制する。
【００３５】
図６は、本発明の一つの実施形態に係るクロック信号ＣＬＫおよびＣＬＫＢの波形の一例を示す図である。図６においてαはクロック信号ＣＬＫのデューティー比である。上述したように、デューティー比αは、クロック信号ＣＬＫが第１極性（本例ではＶＤＤ）となる期間を、クロック信号ＣＬＫの周期Ｔで除算した値である。なお、クロック信号ＣＬＫＢのデューティー比は１−αである。本例の制御部４０は、デューティー比αを１／２より大きくする。つまり、フェーズ１の期間を、フェーズ２の期間よりも長くする。これにより、フェーズが切り替わるときの電流変化量を抑制する。
【００３６】
チャージポンプ回路１００が２ｎ＋１個のスイッチング素子２０を有する場合、各フェーズで電源ＶＤＤに流れる電流ｉｖｄｄ１（ｔ）および電流ｉｖｄｄ２（ｔ）は式（７）および式（８）で示される。なおフェーズ１でオン状態のスイッチング素子２０はｎ＋１個であり、フェーズ２でオン状態のスイッチング素子２０はｎ個である。
【数５】
2020022246.tif 000007
また、各フェーズに切り替わるときの電流変化量Δｉｖｄｄ１２およびΔｉｖｄｄ２１は、式（９）および（１０）で表される。
【数６】
2020022246.tif 000008
【００３７】
図７は、デューティー比αを変化させたときの、電流変化量Δｉｖｄｄ１２およびΔｉｖｄｄ２１を示す図である。電流変化量Δｉｖｄｄ１２およびΔｉｖｄｄ２１は、式（９）および（１０）から算出できる。
【００３８】
図７に示すように、αを１／２より大きくすることで、αが１／２のときに比べて、電流変化量Δｉｖｄｄの絶対値を小さくできる。これにより、チャージポンプ回路１００の放射ノイズを抑制できる。なお、αが（２ｎ＋３）／（４ｎ＋２）以上になると、電流変化量Δｉｖｄｄの絶対値が、αが１／２のときと同等以上になる。このため、制御部４０は、デューティー比αを、（２ｎ＋３）／（４ｎ＋２）より小さくすることが好ましい。つまり制御部４０は、１／２＜α＜（２ｎ＋３）／（４ｎ＋２）の範囲内でデューティー比αを制御することが好ましい。
【００３９】
図７に示すように、電流変化量Δｉｖｄｄの絶対値が最小となるのは、デューティー比αが（ｎ＋１）／（２ｎ＋１）となるときである。このため、制御部４０は、デューティー比αを、（ｎ＋１）／（２ｎ＋１）に制御することが好ましい。なお、デューティー比αを、（ｎ＋１）／（２ｎ＋１）に制御する場合、デューティー比αは所定の誤差を含んでよい。例えば、（２ｎ＋３）／（４ｎ＋２）−１／２をβとしたときに、デューティー比αは、（ｎ＋１）／（２ｎ＋１）に対して、±０．３β程度の誤差範囲内で制御されてよく、±０．２β程度の誤差範囲内で制御されてよく、±０．１β程度の誤差範囲内で制御されてもよい。また、電流変化量Δｉｖｄｄ１２がゼロとなるαをα１、電流変化量Δｉｖｄｄ２１がゼロとなるαをα２とした場合に、当該誤差範囲は、α１以上、α２以下の範囲であってもよい。
【００４０】
図８は、デューティー比αを（ｎ＋１）／（２ｎ＋１）としたときの、電源ＶＤＤに流れる電流Ｉの一例を示す図である。本例では、フェーズ１の長さは（ｎ＋１）Ｔ／（２ｎ＋１）であり、フェーズ２の長さはｎＴ／（２ｎ＋１）である。つまり、各フェーズの長さは、各フェーズにおいてオン状態となるスイッチング素子２０の個数比で、クロック信号ＣＬＫの周期Ｔを按分した長さとなっている。
【００４１】
例えば、チャージポンプ回路１００が５個のスイッチング素子２０を備える場合（すなわちｎ＝２）、制御部４０は、デューティー比αを３／５に制御してよい。この場合、クロック信号ＣＬＫＢのデューティー比１−αは２／５である。このような制御により、フェーズが切り替わるときの電流変化量を最小化して、ノイズも最小化できる。
【００４２】
なお、チャージポンプ回路１００が備えるスイッチング素子２０は、ダイオード接続されたＮＭＯＳトランジスタに限定されない。スイッチング素子２０は、ダイオード接続されたＰＭＯＳトランジスタであってよく、ダイオード素子であってよく、ゲート制御されたＰＭＯＳトランジスタまたはＮＭＯＳトランジスタであってよく、その他、スイッチング機能を有する素子であってよい。また、チャージポンプ回路１００は、正の昇圧電圧を生成する回路に限定されない。チャージポンプ回路１００は、負の昇圧電圧を生成してもよい。この場合、チャージポンプ回路１００は、スイッチング素子２０の導通方向を逆向きにして、入力端子１０に電圧ＶＳＳが印加される構成であってよい。
【００４３】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【符号の説明】
【００４４】
１０・・・入力端子、１２・・・出力コンデンサ、１４・・・定電流源、１６・・・出力端子、２０・・・スイッチング素子、３０・・・接続ノード、３１・・・第１コンデンサ、３２・・・第２コンデンサ、４０・・・制御部、１００・・・チャージポンプ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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