(57)【要約】【課題】電磁ノイズによる誤動作防止機能を向上させることができる静電気保護回路を提供する。【解決手段】ＩＣ１は、端子Ａ、Ｂ間に被保護回路２を備える。ＩＣ１の端子Ａ、Ｂ間に静電気保護回路３が接続される。静電気保護回路３は、端子Ｐ、Ｑ間に、ＭＯＳトランジスタ４および５を直列にした回路が接続される。ＭＯＳトランジスタ４、５のゲート間にクランプ制御回路６が接続される。ＭＯＳトランジスタ４のソース−ゲート間に第１抵抗７およびツェナーダイオード９が接続され、ＭＯＳトランジスタ５のソース−ゲート間に第２抵抗７およびツェナーダイオード１０が接続される。端子Ａ、Ｂ間に入力する電磁ノイズに対して、ＭＯＳトランジスタ５のゲートに掛かる電圧がＭＯＳトランジスタ４の寄生容量が直列に介在する分大きくなり、誤動作を抑制する効果が高くなる。【選択図】図１
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【特許請求の範囲】
【請求項１】
被保護回路（２）が接続される第１端子（Ａ）および第２端子（Ｂ）の間に設けられるものであって、
前記第１端子および前記第２端子の間に接続され、ドレイン同士を共通にして直列接続された第１導電型の第１のＭＯＳトランジスタ（４）および第２導電型の第２のＭＯＳトランジスタ（５）と、
前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタのゲート間に接続されたクランプ制御回路（６、２１）と、
前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタのゲート−ソース間にそれぞれ接続された第１抵抗（７）および第２抵抗（８）と
を備えた静電気保護回路。
【請求項２】
前記クランプ制御回路（６）は、ダイオード（６ａ、６ｂ）およびツェナーダイオード（６ｃ）の直列回路により構成される請求項１に記載の静電気保護回路。
【請求項３】
前記クランプ制御回路（２１）は、ゲート−ドレイン間を低インピーダンス状態に接続した１もしくは複数個のＭＯＳトランジスタ（２１ａ〜２１ｃ）により構成される請求項１に記載の静電気保護回路。
【請求項４】
前記第１のＭＯＳトランジスタのソースと前記第１端子との間に接続された第１導電型の第３のＭＯＳトランジスタ（４１）と、
前記第３のＭＯＳトランジスタのソース−ゲート間に接続された抵抗（４２）とを備えた請求項１から３のいずれか一項に記載の静電気保護回路。
【請求項５】
前記第１のＭＯＳトランジスタのソースと前記第１端子との間に接続されたクランプ回路（５１）を備えた請求項１から３のいずれか一項に記載の静電気保護回路。
【請求項６】
第１端子および第２端子の間に設けられるものであって、
請求項１から５のいずれか一項に記載の静電気保護回路が複数個直列に接続された構成の静電気保護回路。
【請求項７】
第１端子、第２端子および第３端子を備える被保護回路（２ａ）を備えた半導体集積回路であって、
請求項１から６のいずれか一項に記載の静電気保護回路（３ａ、３ｂ、３ｃ）が、前記被保護回路の第１−第２端子間と、第２−第３端子間と、第１−第３端子間とのそれぞれに設けられた半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気保護回路および半導体集積回路に関する。
【背景技術】
【０００２】
静電気保護回路は、被保護回路の入力端子間に接続するように設けられ、静電気（ＥＳＤ：Electro-Static Discharge）が入力端子から入力されたときに、被保護回路に静電気による電流が流れる前に保護回路に流すことで被保護回路を静電気から保護するものである。
【０００３】
ＩＣ（半導体集積回路）においては、静電気保護回路として、例えば入力端子間にＬＤＭＯＳ（Lateral Double Diffused ＭＯＳ：横方向二重拡散ＭＯＳ）トランジスタなどのＭＯＳトランジスタを配置したものがある。
【０００４】
しかし、この構成では、入力端子間に電磁ノイズ（ＥＭＩ：Electro Magnetic Interference）が入ると、ＬＤＭＯＳトランジスタのドレイン−ゲート間の寄生容量により、電磁ノイズがゲートに伝播してゲート電圧を上昇させ、これによってＬＤＭＯＳトランジスタがオンしてしまい、誤動作となる不具合がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１５−２９２５１号公報
【特許文献２】特開２０１７−１５２４６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上記事情を考慮してなされたもので、その目的は、電磁ノイズによる誤動作防止機能を向上させることができる静電気保護回路および半導体集積回路を提供することにある。
【課題を解決するための手段】
【０００７】
請求項１に記載の静電気保護回路は、第１端子および第２端子の間に設けられるものであって、前記第１端子および前記第２端子の間に接続され、ドレイン同士を共通にして直列接続された第１導電型の第１のＭＯＳトランジスタおよび第２導電型の第２のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタのゲート間に接続されたクランプ制御回路と、前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタのゲート−ソース間にそれぞれ接続された第１抵抗および第２抵抗とを備えている。
【０００８】
上記構成を採用することにより、静電保護動作については、第１端子および第２端子の間に静電気が入力すると、クランプ制御回路は、端子間にかかる電圧がクランプ電圧以上になると導通状態となり、第１の抵抗および第２の抵抗に流れる電流で、第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタのゲート電圧がオン電圧以上になると第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタがオンして静電気による電流を流すとともに第１の端子および第２の端子の間にかかる電圧を低下させるようになる。この結果、被保護回路に対して静電気による過電流や過電圧が印加されるのを防止することができる。
【０００９】
また、上記の構成においては、第１の端子と第２の端子との間に第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタを直列に接続した回路を配置しているので、両ＭＯＳトランジスタがオフ状態にあるときには、第１のＭＯＳトランジスタのソース−ゲート間の第１寄生容量、ゲート−ドレイン間の第２寄生容量が直列に介在すると共に、第２のＭＯＳトランジスタのドレイン−ゲート間の第３寄生容量、ゲート−ソース間の第４寄生容量が直列に介在した状態となる。
【００１０】
これら第１〜第４寄生容量は、電磁ノイズの周波数に応じたインピーダンスとなるため、電磁ノイズの電圧レベルが低くても、寄生容量を介して第１および第２のＭＯＳトランジスタを動作させる要素となる。この場合、電磁ノイズが第１端子および第２端子の間に入力した場合には、第２のＭＯＳトランジスタは、第１端子から第１〜第３寄生容量の直列インピーダンスを介してゲートに掛かる電圧が閾値電圧以上になるとオンすることとなる。
【００１１】
これに対して、第１のＭＯＳトランジスタが設けられない従来構成では、第２のＭＯＳトランジスタは、第１端子から第３寄生容量のインピーダンスを介してゲートに掛かる電圧が閾値電圧以上になるとオンすることとなる。このため、第１のＭＯＳトランジスタを設ける構成に比べると、第２のＭＯＳトランジスタは電磁ノイズに対して寄生容量によるインピーダンスが小さいのでオンしやすい。
【００１２】
換言すれば、本発明の構成のように第１のＭＯＳトランジスタを設けることで、従来相当の構成に比べて第２のＭＯＳトランジスタをオンさせるに至る寄生容量によるインピーダンスを高くすることができるので、電磁ノイズによる誤動作防止能力を高くすることができる。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態を示す電気的構成図
【図２】作用説明図
【図３】第２実施形態を示す電気的構成図
【図４】第３実施形態を示す電気的構成図
【図５】第４実施形態を示す電気的構成図
【図６】第５実施形態を示す電気的構成図
【図７】第６実施形態を示す電気的構成図
【発明を実施するための形態】
【００１４】
（第１実施形態）
以下、本発明の第１実施形態について、図１および図２を参照して説明する。半導体集積回路（以下、ＩＣと称する）１は、内部に被保護回路２を備えるとともに、入力端子Ａ、Ｂ間に接続される静電気保護回路３を備える。
【００１５】
静電気保護回路３は端子Ｐ、Ｑを備えており、端子Ｐ、Ｑのそれぞれは、第１端子および第２端子に相当する入力端子Ａ、Ｂに接続されている。静電気保護回路３は、第１導電型であるｐチャンネル型のＭＯＳトランジスタ４および第２導電型であるｎチャンネル型のＭＯＳトランジスタ５を備える。ＭＯＳトランジスタ４および５は、例えばＬＤＭＯＳによりＩＣ１内に作り込まれている。
【００１６】
ＭＯＳトランジスタ４のソースは端子Ｐに接続され、ドレインはＭＯＳトランジスタ５のドレインに接続される。ＭＯＳトランジスタ５のソースは端子Ｑに接続されている。なお、ＭＯＳトランジスタ４は第１のＭＯＳトランジスタに相当し、ＭＯＳトランジスタ５は第２のＭＯＳトランジスタに相当する。
【００１７】
ＭＯＳトランジスタ４および５のゲート間にはクランプ制御回路６が接続されている。クランプ制御回路６は、直列接続した複数個のダイオード６ａ、６ｂ、・・・と、ツェナーダイオード６ｃとの直列回路からなる。ダイオード６ａ、６ｂ、・・・は接続個数により動作電圧を調整している。ここでは２個のダイオード６ａ、６ｂを示しているが、３個以上を設ける構成とすることもできる。また、ツェナーダイオード６ｃについても、ここでは１個のダイオード６ｃを示しているが、２個以上を設ける構成とすることもできる。
【００１８】
ＭＯＳトランジスタ４のソース−ゲート間には、第１抵抗として抵抗７が接続され、ＭＯＳトランジスタ５のソース−ゲート間には、第２抵抗として抵抗８が接続されている。同じくＭＯＳトランジスタ４のソース−ゲート間には、ツェナーダイオード９が接続され、ＭＯＳトランジスタ５のソース−ゲート間には、ツェナーダイオード１０が接続されている。
【００１９】
次に、上記構成の作用について、図２も参照して説明する。
まず、静電気保護回路３による静電保護動作について説明する。入力端子ＡおよびＢの間に外部から高圧の静電気が印加されると、静電気保護回路３の抵抗７、クランプ制御回路６および抵抗８の直列回路に静電気による高電圧が印加される。クランプ制御回路６の端子間電圧がクランプ電圧以上になるとツェナーダイオード６ｃが導通して電流が流れる。これにより、抵抗７、８に電圧降下が生じＭＯＳトランジスタ４および５のゲート−ソース間にゲート−ソース間電圧が与えられてオンする。
【００２０】
ＭＯＳトランジスタ４および５がオンすると、端子Ｐ−Ｑ間が導通状態となり低インピーダンスになる。これにより、入力端子Ａ、Ｂから入力した静電気による電流が静電気保護回路３に流れて、被保護回路２に高電圧が印加されることがなくなり、また過電流も抑制される。これにより、被保護回路２を静電気から保護することができる。
【００２１】
次に、端子ＡおよびＢの間に電磁ノイズが印加された場合について説明する。電磁ノイズの侵入では、電圧レベルが低い場合でも、周波数が高いことでＭＯＳトランジスタ４、５の寄生容量を介してゲート電圧がかかり、ＭＯＳトランジスタ４、５を動作させることがある。
【００２２】
上記の構成においては、ＭＯＳトランジスタ４のソース−ゲート間の第１寄生容量Ｃ１、ゲート−ドレイン間の第２寄生容量Ｃ２が直列に介在する。同様に、ＭＯＳトランジスタ５のドレイン−ゲート間の第３寄生容量Ｃ３、ゲート−ソース間の第４寄生容量がＣ４直列に介在した状態となる。端子Ｐと端子Ｑとの間にＭＯＳトランジスタ４および５を直列に接続した回路を配置しているので、４つの寄生容量Ｃ１〜Ｃ４が直列に接続されたものとみなせる。
【００２３】
この場合、これら第１〜第４寄生容量Ｃ１〜Ｃ４は、電磁ノイズの角周波数ωに応じたインピーダンスＺａとなって作用し、寄生容量Ｃ１〜Ｃ４を介してＭＯＳトランジスタ４あるいは５を動作させる要素となる。ここで、ＭＯＳトランジスタ５は、入力端子Ａは、端子Ｐから３個の第１〜第３寄生容量Ｃ１〜Ｃ３を直列に介した状態でゲートに接続された状態とみなせる。つまり、入力端子Ａ−Ｂ間に電磁ノイズが入力されると、ＭＯＳトランジスタ５のゲートには、第１〜第３寄生容量Ｃ１〜Ｃ３を介して電磁ノイズによる電圧が印加されることになる。
【００２４】
これに対して、従来相当の構成では、ＭＯＳトランジスタ４を備えない構成であるので、端子Ａから電磁ノイズが印加された場合において放電経路のＭＯＳトランジスタ５のドレインより電磁ノイズがゲート−ドレイン間寄生容量Ｃ３によるインピーダンスＺｘを介して伝わる。これにより、ゲート−ソース間に接続された抵抗に電圧降下を起こし、ＭＯＳトランジスタ５のゲートに伝播してＭＯＳトランジスタ５がＯＮしてしまう。
【００２５】
本実施形態の構成では、同様の電磁ノイズが端子Ａから印加されると、端子ＡからＭＯＳトランジスタ５のゲートに到達するまでのインピーダンスＺａが、第１寄生容量Ｃ１、第２寄生容量Ｃ２、第３寄生容量Ｃ３を直列に合成したものとなる。
【００２６】
この合成インピーダンスＺａを、従来構成のインピーダンスＺｘと比較してみると、
Ｚｘ＝１／（ｊωＣ３）
Ｚａ＝１／（ｊωＣ１）＋１／（ｊωＣ２）＋１／（ｊωＣ３）
となる。ここで、ｊは虚数（√（−１））を示し、ωは電磁ノイズの角周波数（ｒａｄ／ｓｅｃ）を示している。したがって、電磁ノイズの周波数をｆ（Ｈｚ）とすると、角周波数ωはω＝２πｆの関係となる。
【００２７】
これにより、この実施形態における合成インピーダンスＺａは、ＭＯＳトランジスタ４による第１寄生容量Ｃ１および第２寄生容量Ｃ２のインピーダンスが加算された状態となり、ＭＯＳトランジスタ５を動作させるためのインピーダンスを大きくすることができる。この結果、従来構成のものに比べて、端子ＡからＭＯＳトランジスタ５のゲートに伝播する電磁ノイズのノイズ電流が制限され、抵抗８に発生する電圧降下が抑制されるため、電磁ノイズに対する保護動作の精度を高めた状態とすることができる。
【００２８】
このような本実施形態によれば、ｎチャンネル型のＭＯＳトランジスタ５に対して、ｐチャンネル型のＭＯＳトランジスタ４を直列に設ける構成としたので、寄生容量によるインピーダンスを高める構成とすることができ、ＭＯＳトランジスタ５が動作する電圧に達するのを抑制できるようになる。これによって、電磁ノイズによる誤動作防止機能を向上させることができる。
【００２９】
（第２実施形態）
図３は第２実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、静電気保護回路２０は、クランプ制御回路６に代えて、クランプ制御回路２１を設ける構成としている。
【００３０】
クランプ制御回路２１は、複数個のｎチャンネル型ＭＯＳトランジスタ２１ａ〜２１ｃを直列接続すると共に、それぞれのＭＯＳトランジスタ２１ａ〜２１ｃは、ドレイン−ゲート間を短絡接続させた状態としている。これにより、ＭＯＳトランジスタ２１ａ〜２１ｃは、端子Ｐから見て順方向のダイオードとして機能する。つまり、複数個のダイオードを直列に接続して順方向電圧Ｖｆを整数倍した電圧を担う構成としている。
したがって、このような第２実施形態によっても第１実施形態と同様の作用効果を得ることができる。
【００３１】
（第３実施形態）
図４は第３実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、静電気保護回路３０は、第１実施形態で用いた静電気保護回路３の構成と同様の構成をもう一つ直列に接続した状態で構成されている。
【００３２】
すなわち、静電気保護回路３０には、端子Ｑに静電気保護回路３と同様の構成が接続され、ＭＯＳトランジスタ４のドレインと端子Ｐとの間に、さらに静電気保護回路３と同様の構成のＭＯＳトランジスタ４ｘ、５ｘ、クランプ制御回路６ｘ、抵抗７ｘ、８ｘ、ツェナーダイオード９ｘ、１０ｘが設けられる構成である。
【００３３】
このように、静電気保護回路３と同様の構成を直列２段に接続する構成とすることで、端子ＰからＭＯＳトランジスタ５のゲートに到達するまでのインピーダンスをさらに高く設定することができ、電磁ノイズによる影響を受けにくくすることができる。
したがって、本実施形態によっても第１実施形態と同様の効果を得ることができる。
【００３４】
（第４実施形態）
図５は第４実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、静電気保護回路４０は、第１実施形態で示した静電気保護回路３の構成に加えて、端子ＰとＭＯＳトランジスタ４のソースとの間に、第１導電型の第３のＭＯＳトランジスタとしてｐチャンネル型のＭＯＳトランジスタ４１が設けられた構成である。
【００３５】
図５に示すように、ＭＯＳトランジスタ４１は、ゲートとソースとの間に抵抗４２が接続されたＧＧ接続の構成とされている。これにより、静電気に対しては、端子ＰＱ間に一定電圧以上が印加されたときに、ＭＯＳトランジスタ４１がスナップバック動作をすると共に、前述した静電気保護回路３の動作によって、被保護回路２を静電気から保護することができる。
【００３６】
そして、端子ＰＱ間に、第１実施形態の静電気保護回路３に直列にＭＯＳトランジスタ４１を接続することで、端子ＰからＭＯＳトランジスタ５のゲートに到達するインピーダンスをさらに高める構成とすることができ、電磁ノイズによる影響を受け難くすることができる。
したがって、このような第４実施形態においても、第１実施形態と同様の効果を得ることができる。
【００３７】
（第５実施形態）
図６は第５実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、静電気保護回路５０は、第１実施形態で示した静電気保護回路３の構成に加えて、端子ＰとＭＯＳトランジスタ４のソースとの間に、クランプ回路５１を設ける構成としている。
【００３８】
図６に示すように、クランプ回路５１は、直列接続した複数個のダイオード５１ａ、５１ｂ、・・・と、ツェナーダイオード５１ｃとの直列回路からなる。ダイオード５１ａ、５１ｂ、・・・は接続個数により動作電圧を調整している。
【００３９】
これにより、静電気に対しては、端子ＰＱ間に一定電圧以上が印加されたときに、クランプ回路５１が印加される電圧をクランプ電圧分だけ分担し、前述した静電気保護回路３の動作によって、被保護回路２を静電気から保護することができる。
【００４０】
そして、端子ＰＱ間に、第１実施形態の静電気保護回路３に直列にクランプ回路５１を接続することで、端子ＰからＭＯＳトランジスタ５のゲートに到達するインピーダンスをさらに高める構成とすることができ、電磁ノイズによる影響を受け難くすることができる。
したがって、このような第５実施形態においても、第１実施形態と同様の効果を得ることができる。
【００４１】
（第６実施形態）
図７は第６実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、ＩＣ１００として、３つの端子Ａ、Ｂ、Ｃを備えた被保護回路２ａが内部に形成されているものを保護対象としている。被保護回路２ａは、例えば電源端子として端子Ａ、端子Ｂを備え、信号入出力端子として端子Ｃを備えるものである。
【００４２】
ＩＣ１００内には、端子Ａ〜Ｃのそれぞれに前述した実施形態における静電気保護回路と同様な構成の３個の静電気保護回路３ａ〜３ｃが接続される構成である。静電気保護回路３ａは端子Ａ−Ｃ間に接続され、静電気保護回路３ｂは端子Ｂ−Ｃ間に接続され、静電気保護回路３ｃは端子Ａ−Ｃ間に接続されている。
【００４３】
このような構成を採用することにより、３個の端子Ａ〜Ｃのどの２端子間から静電気が印加されても静電気保護を実施することができるとともに、どの２端子間から電磁ノイズが印加されても誤動作の防止効果を高めた構成とすることができるものである。
【００４４】
（他の実施形態）
なお、本発明は、上述した実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。
【００４５】
第１実施形態におけるクランプ制御回路６は、ダイオード６ａ、６ｂの配置個数を２個に限らず、動作電圧に対応して１個または３個以上の適宜の個数を直列接続することができる。同じくツェナーダイオード６ｃの配置個数も１個に限らず、動作電圧に対応して２個以上の適宜の個数を直列接続することができる。
【００４６】
同じく、第２実施形態におけるクランプ制御回路２１は、ＭＯＳトランジスタ２１ａ〜２１ｃの配置個数を３個に限らず、動作電圧に対応して１個、２個または４個以上の適宜の個数を直列接続することができる。
第３実施形態では、第１実施形態の静電気保護回路３を２段に接続する構成を示したが、３段以上を接続する構成とすることもできる。
第２実施形態のクランプ制御回路２１は、第３〜第５実施形態の構成に適用することもできる。
【００４７】
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【符号の説明】
【００４８】
図面中、１、１００は半導体集積回路、２、２ａは被保護回路、３、３ａ、３ｂ、３ｃ、２０、３０、４０、５０は静電気保護回路、４、４ｘはｐチャンネル型のＭＯＳトランジスタ（第１導電型の第１のＭＯＳトランジスタ）、５、５ｘはｎチャンネル型のＭＯＳトランジスタ（第２導電型の第２のＭＯＳトランジスタ）、６、６ｘはクランプ制御回路、７、７ｘは第１抵抗、８、８ｘは第２抵抗、９、９ｘ、１０、１０ｘはツェナーダイオード、Ａは第１端子、Ｂは第２端子、Ｃは第３端子、Ｃ１は第１寄生容量、Ｃ２は第２寄生容量、Ｃ３は第３寄生容量、Ｃ４は第４寄生容量である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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