(57)【要約】【課題】  メモリ制御回路と回路ブロックとの配線を容易にする。【解決手段】  対応するグループにおける複数のマスタからのアクセス要求を調停して出力する、複数の第１の調停手段と、複数の第１の調停手段からのアクセス要求を調停し、アクセス要求によりアクセスするメモリに対応したメモリ制御手段に、調停したアクセス要求を出力する第２の調停手段とを備える。第１の調停手段は、グループ毎に複数のメモリのうちアクセス可能なメモリを限定する。また、データの受け渡しが必要な複数のグループのマスタが共通の前記メモリにアクセスするように、グループ毎にアクセス可能なメモリを限定する。【選択図】  図１
2020046740.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリと、
前記複数のメモリにそれぞれ対応し、アクセス要求に応じて前記メモリとのデータ転送を行う複数のメモリ制御手段と、
複数のグループに対応した複数のマスタと、
それぞれが一つの前記グループに対応し、対応する前記グループにおける複数の前記マスタからのアクセス要求を調停して出力する、複数の第１の調停手段と、
前記複数の第１の調停手段からのアクセス要求を調停し、前記アクセス要求によりアクセスする前記メモリに対応した前記メモリ制御手段に、調停した前記アクセス要求を出力する第２の調停手段とを備え、
前記第１の調停手段は、前記グループ毎に、前記複数のメモリのうちアクセス可能なメモリを限定し、データの受け渡しが必要な複数の前記グループのマスタが共通の前記メモリにアクセスするように、前記グループ毎にアクセス可能なメモリを限定することを特徴とするメモリ制御装置。
【請求項２】
前記際１の調停手段は、前記グループが要求する性能に応じて、前記メモリへのアクセスデータを重畳するかどうかを決めることを特徴とする請求項１に記載のメモリ制御装置。
【請求項３】
前記メモリ制御手段と、前記複数のマスタと、前記第１の調停手段と、前記第２の調停手段とは、一つの集積回路チップとして構成されることを特徴とする請求項１に記載のメモリ制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリ制御装置に関する。
【背景技術】
【０００２】
近年、大規模集積回路（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ：以下、ＬＳＩ）の多機能化に伴い、ＬＳＩに接続されているメモリ（ＤＲＡＭ）にアクセスするマスタの数が増加している。マスタ数の増加に伴い、ＬＳＩ内でのＤＲＡＭに対するアクセスを制御するメモリ制御回路に接続される信号数が多くなり、各マスタの配置や、マスタとメモリ制御回路の間の配線が困難になっている。また、複数のＤＲＡＭをＬＳＩに接続することもあり、メモリ制御回路とマスタ間、メモリ制御回路とＤＲＡＭ間の配線がより一層困難になっている。
【０００３】
そのため、多段の調停回路をメモリ制御回路内に設け、メモリ制御回路を階層化する技術が提案されている（特許文献１）。メモリ制御回路を階層化することで、一つのメモリ制御回路に接続されるマスタの数を減らし、回路の配置や回路間の配線を容易にする。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−０４４４２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１の技術では、ＤＲＡＭの数がより多く、マスタ数もより増加し、ＬＳＩを駆動する周波数もより高速になってくると、階層化しただけで配線を容易にするには限界があるといった問題があった。
【０００６】
本発明は、このような問題点に鑑み、メモリ制御回路と各回路ブロックとの配線を容易にすることを目的とする。
【課題を解決するための手段】
【０００７】
複数のメモリと、前記複数のメモリにそれぞれ対応し、アクセス要求に応じて前記メモリとのデータ転送を行う複数のメモリ制御手段と、複数のグループに対応した複数のマスタと、それぞれが一つの前記グループに対応し、対応する前記グループにおける複数の前記マスタからのアクセス要求を調停して出力する、複数の第１の調停手段と、前記複数の第１の調停手段からのアクセス要求を調停し、前記アクセス要求によりアクセスする前記メモリに対応した前記メモリ制御手段に、調停した前記アクセス要求を出力する第２の調停手段とを備え、前記第１の調停手段は、前記グループ毎に、前記複数のメモリのうちアクセス可能なメモリを限定し、データの受け渡しが必要な複数の前記グループのマスタが共通の前記メモリにアクセスするように、前記グループ毎にアクセス可能なメモリを限定する。
【発明の効果】
【０００８】
本発明によれば、メモリ制御回路と各回路ブロックとの配線が容易になる。
【図面の簡単な説明】
【０００９】
【図１】メモリ制御部の構成を示すブロック図である。
【図２】撮像装置の構成を示すブロック図である。
【図３】メモリ制御部の構成を示すブロック図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しながら本発明の好適な実施の形態を説明する。
【００１１】
（実施例１）
図１は、本発明の実施形態におけるメモリ制御装置を含むメモリ制御部の構成を示す図である。また、図２は、本発明の実施形態における撮像装置の回路構成を示すブロック図である。図２において、撮像装置２００は、制御部２０１、カメラ信号処理部２０４、信号処理部２０５、表示部２０６、符号化部２０７、復号化部２０８、記録部２０９、メモリ制御部２１０から構成される。
【００１２】
制御部２０１は、ＣＰＵ、ＲＯＭ、ＲＡＭ、ＥＥＰＲＯＭ、ＣＰＵバス等を有している。ここでＣＰＵはマイクロコンピュータの形を可とし、各種コマンドの解析、各種設定、撮像装置２００の外部との通信等、撮像装置２００全体を統括制御する。ＤＲＡＭ２１１は、撮像装置２００が処理を行うためのデータや各処理部が生成するデータの一時的な置き場として使用する。カメラ信号処理部２０４は、撮像部２０２から入力された画像データに対して、ホワイトバランス調整、色補正、ガンマ補正、キズ補正等の処理を行い、後述するメモリ制御部２１０を介してＤＲＡＭ２１１へデータを格納する。
【００１３】
信号処理部２０５は、カメラ信号処理部２０４によりＤＲＡＭ２１１に格納されたデータをメモリ制御部２１０を介して読み出し、ＡＦ、ＡＥ、顔検出等の処理を行う。その後、メモリ制御部２１０を介してＤＲＡＭ２１１へデータを格納する。表示部２０６は、信号処理部２０５によりＤＲＡＭ２１１に格納されたデータをメモリ制御部２１０を介して読み出し、所定のフォーマットに変換して不図示の表示装置に出力する。また、表示部２０６は、復号化部２０８によりＤＲＡＭ２１１に格納されたデータをメモリ制御部２１０を介して読み出し、所定のフォーマットに変換して表示装置に表示する。
【００１４】
符号化部２０７は、信号処理部２０５によりＤＲＡＭ２１１に格納されたデータをメモリ制御部２１０を介して読み出し、ＭＰＥＧやＨ．２６４などの符号化処理を行い、符号化データをメモリ制御部２１０を介してＤＲＡＭ２１１へ格納する。復号化部２０８は、符号化部２０７によりＤＲＡＭ２１１に格納されたデータ、或いは、記録媒体２０３から再生されＤＲＡＭ２１１に格納されたデータをメモリ制御部２１０を介して読み出す。そして、読み出したデータに復号化処理を施し、メモリ制御部２１０を介してＤＲＡＭ１２へ格納する。
【００１５】
記録部２０９は、符号化部２０７によりＤＲＡＭ２１３に格納されたデータを読み出し、所定のフォーマット形式に変換したデータを記録媒体２０３に出力する。また、記録部２０９は、記録媒体２０３にからデータを読み出し、所定のフォーマット形式に変換したデータをメモリ制御部２１０を介してＤＲＡＭ２１１にデータを格納する。メモリ制御部２１０は、接続された各ブロックからのＤＲＡＭ２１１へのアクセス要求に対して、制御部２０１から設定された優先順位に応じた調停を行い、ＤＲＡＭ２１１へのデータ入出力を制御する。
【００１６】
また、図２において、信号処理回路２１２は、カメラ信号処理部２０４、信号処理部２０５、表示部２０６、符号化部２０７、復号化部２０７、記録部２０９、制御部２０１、メモリ制御部２１０を含む。信号処理回路２１２は、一つの集積回路チップ（ＬＳＩチップ）として構成される。また、ＤＲＡＭ２１１は、信号処理部２１２とは異なる、集積回路チップとして構成される。信号処理回路２１２を構成する集積回路チップにおいては、各機能ブロックに対応するハードウエア回路や、各回路を接続するための配線が配置される。本実施形態では、ＤＲＡＭ２１１は四つのＤＲＡＭチップから構成される。
【００１７】
次に、図１を用いてメモリ制御部２１０について説明する。図１は、メモリ制御装置が適用されるメモリ制御部２１０の構成、及び、図２の撮像装置２００の要部の構成を示すブロック図である。図２と同一の機能ブロックについては同一番号を付加している。
【００１８】
図１において、メモリ制御部２１０は、第一の調停部とアクセス制御部を有する調停回路１０１、１０２と、第二の調停部を有する調停回路１０３と、ＤＲＡＭ制御回路１０４から構成される。また、ＤＲＡＭ１０５、１０６、１０７、１０８はそれぞれ、同一の容量、構成を有し、それぞれが別のチップとして構成される。
【００１９】
調停回路１０１は、第一の調停部を用いて、カメラ信号処理部２０４、記録部２０９が有する複数のＤＭＡマスタからのＤＲＡＭへのアクセス要求に対して、制御部２０１から設定された優先順位に応じて調停を行う。そして、調停回路１０３に調停後のアクセス要求を出力する。調停回路１０１は、カメラ信号処理部２０４のＤＭＡマスタがアクセスするＤＲＡＭがＤＲＡＭ１０５に限定され、記録部２０９のＤＭＡマスタがアクセスするＤＲＡＭがＤＲＡＭ１０７に限定されるように、ＤＭＡマスタからのアドレスを監視する。そして、必要に応じてアドレス変換し、制御する。このように、調停回路１０１と調停回路１０３の間は、アクセスするＤＲＡＭが一つに限定されるため制御信号とデータ信号が各一つで接続されることになる。
【００２０】
調停回路１０２は、第一の調停部を用いて、信号処理部２０５、表示部２０６、符号化部２０７、復号化部２０８の複数のＤＭＡマスタからのＤＲＡＭへのアクセス要求に対して、制御部２０１から設定された優先順位に応じて調停を行う。そして、調停回路１０３に調停後のアクセス要求を出力する。
【００２１】
また、調停回路１０２は、アクセス制御部によりＤＭＡマスタからのアドレスを監視し、必要に応じてアドレス変換し、制御する。具体的には、信号処理部２０５のＤＭＡマスタがアクセスするＤＲＡＭが１０５と１０６に限定され、表示部２０６のＤＭＡマスタがアクセスするＤＲＡＭが１０６と１０８に限定されるように制御する。また、符号化部２０７のＤＭＡマスタがアクセスするＤＲＡＭが１０６と１０７に限定され、復号化部２０８のＤＭＡマスタがアクセスするＤＲＡＭが１０７と１０８に限定されるように制御する。
【００２２】
調停回路１０２と調停回路１０３の間は、アクセスするＤＲＡＭが二つに限定されるため、一つの制御信号と二つのデータ信号で接続されることになる。制御信号は要求信号、要求許可信号、データイネーブル信号といった信号であり、データ信号に対してサイクル数が短く、ライトデータやリードデータをデータ信号が送受信している間などは先行して要求信号を発行できる。そのため、各ＤＭＡマスタがアクセスする二つのＤＲＡＭへの制御信号を一つに重畳して接続する。一方、データ信号は、バースト転送などサイクル数が長く性能にそのまま効いてくるためＤＲＡＭ毎に独立して必要であり、二つ接続する。
【００２３】
調停回路１０３は、調停回路１０１、調停回路１０２からの各ＤＲＡＭへのアクセス要求に対して、何れのＤＲＡＭへのアクセスかを判断する。そして、ＤＲＡＭ毎に制御部２０１から設定された優先順位に応じて調停を行い、ＤＲＡＭ制御回路１０４へアクセス要求を行う。ＤＲＡＭ制御回路１０４は、調停回路１０３からのアクセス要求をアクセス先のＤＲＡＭに対するコマンドに変換して、ＤＲＡＭに対するデータの送受信を行う。ＤＲＡＭ１０５、１０６、１０７、１０８は同一の構成であり、制御するコマンドも同じため、ＤＲＡＭ制御回路１０４は同じ回路構成をとる。
【００２４】
以上説明したように、本実施形態では、カメラ信号処理部２０４、信号処理部２０５、表示部２０６、符号化部２０７、復号化部２０８、記録部２０９の各ＤＭＡマスタがアクセスするＤＲＡＭを限定する。そのため、調停回路１０１、１０２が有するアクセス制御部によって、アクセスされるＤＲＡＭを限定することが可能となる。
【００２５】
また、他の回路ブロックにデータを受け渡す必要がある場合には、同じデータを処理する複数の回路ブロックのＤＭＡマスタが共通のＤＲＡＭにアクセスするように制御する。そのため、すべてのＤＲＡＭに対しての制御信号、データ信号を調停回路１０１、１０２と調停回路１０３との間で接続する必要がなくなり、メモリ制御部１００の配置や、各マスタとの間の配線が容易になる。
【００２６】
なお、本実施例では、カメラ信号処理部２０４、信号処理部２０５、表示部２０６、符号化部２０７、復号化部２０８、記録部２０９があらかじめ決められたＤＲＡＭに対してアクセスする方法を説明したが、これを制御部２０１から制御する方法でもよい。この場合でもアクセス可能なＤＲＡＭの数は変わらないので、本実施例の構成が適応可能である。
【００２７】
また、本実施例では、各回路ブロックの複数のＤＭＡマスタがアクセスするＤＲＡＭが限定されるように制御したが、同じ処理機能に関わるグループの複数のＤＭＡマスタがアクセス可能なＤＲＡＭが、グループ毎に限定されるように制御してもよい。例えば、図１においては、信号処理部２０５の処理機能に関する複数のＤＭＡマスタが一つのグループに含まれる。そして、信号処理部２０５のグループに含まれる各ＤＭＡマスタのアクセス先は、調停回路１０２によりＤＲＡＭが１０５と１０６に限定される。
【００２８】
また、本実施例ではメモリをＤＲＡＭとして説明したが、撮像装置内にあるＳＲＡＭや外部に設けたメモリカードなどデータの受け渡しに使用するメモリも本実施例の構成が適応可能である。
【００２９】
（実施例２）
第１の実施例では、第一の調停部を有する調停回路から第二の調停部を有する調停回路間の接続がアクセスするＤＲＡＭ分のデータ信号を接続する例を説明したが、本実施例では、アクセスするＤＲＡＭ分より少ないデータ信号を接続する例を説明する。
【００３０】
図３は、第２の実施例におけるメモリ制御回路１００の構成を示すブロック図である。図３において、メモリ制御部３００は、第一の調停部とアクセス制御部を有する調停回路１０１、１０２、３０１と第二の調停部を有する調停回路１０３とＤＲＡＭ制御回路１０４から構成される。
【００３１】
メモリ制御部３００は、カメラ信号処理部２０４、信号処理部２０５、表示部２０６、符号化部２０７、復号化部２０８、記録部３０１からアクセス要求に応じてＤＲＡＭ１０５、１０６、１０７、１０８へのデータ送受信を行う。
【００３２】
調停回路３０２は、第一の調停部を用いて、記録部３０１が有する複数のＤＭＡマスタからのＤＲＡＭへのアクセス要求に対して、制御部２０１から設定された優先順位に応じて調停を行い、調停回路１０３に調停後のアクセス要求を出力する。また、調停回路３０２は、アクセス制御部を用いて、記録部２０９が有する複数のＤＭＡマスタがアクセスするＤＲＡＭが１０６、１０７、１０８に限定されるようにＤＭＡマスタからのアドレスを監視し、必要に応じてアドレス変換し、制御する。
【００３３】
調停回路１０１と調停回路３０１の間は、アクセスするＤＲＡＭが一つには固定されない。しかし、記録部３０１が要求する性能が高くないため、一つの制御信号と一つのデータ信号で接続し、三つのＤＲＡＭへの制御信号、データ信号は一つの信号に重畳される。記録部３０１は、信号処理部２０５によりＤＲＡＭ１０６に格納されたデータと、符号化部２０７によりＤＲＡＭ１０７に格納されたデータと、制御部２０１によりＤＲＡＭ１０８に格納された制御系データを読み出す。そして、読み出したデータを所定のフォーマット形式に変換し、記録媒体２０３に出力する。
【００３４】
以上説明したように、カメラ信号処理部２０４、信号処理部２０５、表示部２０６、符号化部２０７、復号化部２０８、記録部３０１でデータの受け渡しに使用するＤＲＡＭを共有する。さらに、高い性能が要求されない記録部３０１に関しては、調停回路３０２と調停回路１０３の間のデータ信号も統一する。即ち、各マスタに要求される性能に応じて、前記メモリへのアクセスデータを重畳するかどうかを決めることで、メモリ制御部１００の配置配線が効率的に行うことが可能となる。
【００３５】
なお、本発明は、本発明の技術思想の範囲内において、上記実施形態に限定されるものではなく、対象となる回路形態により適時変更されて適応するべきものである。
【図１】
2020046740.tif 000003
【図２】
2020046740.tif 000004
【図３】
2020046740.tif 000005