(57)【要約】【課題】半導体スイッチング素子の動作状態の影響を大きく受けることなく、高周波帯に含まれる規定の周波数の駆動信号を安定して生成して半導体スイッチング素子に出力する。【解決手段】ドレイン端子が電源電圧Ｖｄｄに接続されたトランジスタ素子１１、直列接続された状態でトランジスタ素子１１のゲート端子とグランドＧＮＤとの間に接続された第１キャパシタ１２および第１インダクタ１３、ゲート端子とトランジスタ素子１１のソース端子との間に接続された第２キャパシタ１４、並びにソース端子とグランドＧＮＤとの間に接続された第３キャパシタ１５を備えたクラップ発振回路２Ａと、第３キャパシタ１５に並列接続された第２インダクタ３とを備え、ソース端子とグランドＧＮＤとの間に生成した交流信号Ｓ１を半導体スイッチング素子５１に駆動信号Ｖｄｖとして出力する。【選択図】図１
2020048321.tif 000002
【特許請求の範囲】
【請求項１】
半導体スイッチング素子を駆動する半導体スイッチング素子用ゲート駆動回路であって、
ドレイン端子またはコレクタ端子が電源電圧に接続されたトランジスタ素子、直列接続された状態で前記トランジスタ素子のゲート端子またはベース端子と基準電位との間に接続された第１キャパシタおよび第１インダクタ、前記ゲート端子または前記ベース端子と前記トランジスタ素子のソース端子またはエミッタ端子との間に接続された第２キャパシタ、並びに前記ソース端子または前記エミッタ端子と前記基準電位との間に接続された第３キャパシタを備えたクラップ発振回路と、
前記第３キャパシタに並列接続された第２インダクタとを備え、
前記ソース端子または前記エミッタ端子と前記基準電位との間に生成した交流信号を前記半導体スイッチング素子に駆動信号として出力する半導体スイッチング素子用ゲート駆動回路。
【請求項２】
前記トランジスタ素子は、デュアルゲートＭＯＳＦＥＴで構成されている請求項１記載の半導体スイッチング素子用ゲート駆動回路。
【請求項３】
一端が前記ソース端子または前記エミッタ端子に接続された入力インダクタ、当該入力インダクタの他端と前記基準電位との間に接続された可飽和磁心、および当該可飽和磁心に並列に接続された出力キャパシタを有して構成された鉄共振回路を備え、
前記交流信号を鉄共振回路で振幅増幅して前記駆動信号として出力する請求項１または２記載の半導体スイッチング素子用ゲート駆動回路。
【請求項４】
前記可飽和磁心は、前記ソース端子または前記エミッタ端子側に接続される一次巻線と前記半導体スイッチング素子側に接続される二次巻線とを備えた二巻線構造に構成されている請求項３記載の半導体スイッチング素子用ゲート駆動回路。
【請求項５】
前記入力インダクタは、前記可飽和磁心の漏れインダクタンスで構成されている請求項４記載の半導体スイッチング素子用ゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、ＧａＮトランジスタやＭＯＳＦＥＴなどの高周波用電圧制御型半導体スイッチング素子を駆動対象とする半導体スイッチング素子用ゲート駆動回路に関するものである。
【背景技術】
【０００２】
例えば、下記の特許文献１に開示されたスイッチング電源装置は、スイッチングトランスと、スイッチングトランスにスイッチングパルスを出力するスイッチング回路とを備えて構成されている。また、スイッチング回路は、スイッチング素子と、このスイッチング素子の駆動信号を出力する発振回路と、このスイッチング素子のスイッチング動作の継続／停止を制御するスイッチング制御回路とを有している。
【０００３】
このスイッチング電源装置の通常モードにおいて、スイッチング回路では、スイッチング素子のスイッチング動作が連続して行われて、スイッチング回路からスイッチングトランスの一次巻線に所定周波数のスイッチングパルスが連続して出力される。これにより、スイッチングトランスの二次巻線からはスイッチング電圧が連続して出力され、このスイッチング電圧が整流および平滑されて、直流電圧として負荷に供給される。
【０００４】
一方、このスイッチング電源装置の待機モードにおいて、スイッチング回路では、スイッチング素子のスイッチング動作が一定周期毎に一定期間停止する。このため、スイッチング回路からスイッチングトランスの一次巻線に、所定周波数のスイッチングパルスが一定周期毎に所定期間出力される。つまり、スイッチング回路は、スイッチング回数が削減されて、バースト状態になるように制御される。また、スイッチングトランスの二次巻線からはスイッチング電圧が一定周期毎に所定期間出力され、このスイッチング電圧が整流および平滑されて、直流電圧（三角波電圧）として負荷に供給される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２０７２８９号公報（第４−５頁、第１−２図）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、近年では、スイッチング電源装置のスイッチング素子を所定周波数（一定のスイッチング周波数）でスイッチングさせる際のスイッチング周波数の高周波化が進み、より高周波帯（ＨＦ帯（３ＭＨｚ〜３０ＭＨｚ）あるいはＶＨＦ帯（３０ＭＨｚ〜３００ＭＨｚ））でのスイッチングが望まれるようになってきている。
【０００７】
この場合、スイッチング素子に対して、このような高周波帯の駆動信号（駆動パルス）を安定して出力し得る駆動回路の実現が必須となる。そこで、本願発明者らは、自励型のＬＣ発振回路を用いて駆動回路を構成することを考え、自励型のＬＣ発振回路としてよく知られたコルピッツ発振回路やハートレー発振回路を用いてこの駆動回路の実現を試みた。
【０００８】
このような高周波帯のスイッチング周波数でスイッチングさせるスイッチング素子としてＧａＮトランジスタやＭＯＳＦＥＴなどの高周波用電圧制御型半導体スイッチング素子が好適であるが、この半導体スイッチング素子には、駆動回路の負荷となるゲート・ソース間容量が存在し、しかも、このゲート・ソース間容量は半導体スイッチング素子の動作状態に応じて（例えば、ドレイン・ソース間電圧の変動に応じて）変化する。
【０００９】
したがって、コルピッツ発振回路やハートレー発振回路を用いて構成した駆動回路には、負荷となるゲート・ソース間容量の変化の影響を大きく受けて、自励発振周波数が変化するという課題が存在している。
【００１０】
本発明は、かかる課題を解決するためになされたものであり、半導体スイッチング素子の動作状態の影響を大きく受けることなく、高周波帯に含まれる所定周波数（規定の周波数）の駆動信号（駆動パルス）を安定して生成して半導体スイッチング素子のゲート端子に出力し得る半導体スイッチング素子用ゲート駆動回路を提供することを主目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成すべく、本発明に係る半導体スイッチング素子用ゲート駆動回路は、半導体スイッチング素子を駆動する半導体スイッチング素子用ゲート駆動回路であって、ドレイン端子またはコレクタ端子が電源電圧に接続されたトランジスタ素子、直列接続された状態で前記トランジスタ素子のゲート端子またはベース端子と基準電位との間に接続された第１キャパシタおよび第１インダクタ、前記ゲート端子または前記ベース端子と前記トランジスタ素子のソース端子またはエミッタ端子との間に接続された第２キャパシタ、並びに前記ソース端子または前記エミッタ端子と前記基準電位との間に接続された第３キャパシタを備えたクラップ発振回路と、前記第３キャパシタに並列接続された第２インダクタとを備え、前記ソース端子または前記エミッタ端子と前記基準電位との間に生成した交流信号を前記半導体スイッチング素子に駆動信号として出力する。
【００１２】
この半導体スイッチング素子用ゲート駆動回路によれば、クラップ発振回路の第３キャパシタが半導体スイッチング素子のゲート・ソース間容量に並列接続される構成のため、ゲート・ソース間容量に対して十分に大きな容量値の第３キャパシタを使用することにより、ゲート・ソース間容量が変化したとしても、第３キャパシタとゲート・ソース間容量の並列合成容量値が殆ど変化しないようにすることができる。つまり、この半導体スイッチング素子用ゲート駆動回路によれば、ゲート・ソース間容量が変化したとしても、自励発振周波数を殆ど変化しないようにすることができることから、高周波帯に含まれる一定の周波数で交流信号を安定して生成し、駆動信号として半導体スイッチング素子のゲート・ソース間に出力して、半導体スイッチング素子をこの一定の周波数で安定してスイッチングさせることができる。
【００１３】
また、この半導体スイッチング素子用ゲート駆動回路によれば、第２インダクタが第３キャパシタに並列に接続されているため、第３キャパシタの容量値を上記したような大きな値にしても、第２インダクタと第３キャパシタの並列回路の合成インピーダンスを十分な値に維持できることから、十分な振幅で交流信号を生成して、十分な振幅の駆動信号を半導体スイッチング素子のゲート・ソース間に出力することができる。
【００１４】
本発明に係る半導体スイッチング素子用ゲート駆動回路は、前記トランジスタ素子は、デュアルゲートＭＯＳＦＥＴで構成されている。
【００１５】
この半導体スイッチング素子用ゲート駆動回路によれば、デュアルゲートＭＯＳＦＥＴは相互コンダクタンスが大きいため、十分に振幅が大きな駆動信号を十分に低いインピーダンスで半導体スイッチング素子のゲート・ソース間に出力することができると共に、デュアルゲートＭＯＳＦＥＴは帰還容量が極めて小さいため、クラップ発振回路をより高い周波数で動作させること、つまり、より高い周波数の駆動信号を半導体スイッチング素子のゲート・ソース間に出力することができる。
【００１６】
本発明に係る半導体スイッチング素子用ゲート駆動回路は、一端が前記ソース端子または前記エミッタ端子に接続された入力インダクタ、当該入力インダクタの他端と前記基準電位との間に接続された可飽和磁心、および当該可飽和磁心に並列に接続された出力キャパシタを有して構成された鉄共振回路を備え、前記交流信号を鉄共振回路で振幅増幅して前記駆動信号として出力する。
【００１７】
この半導体スイッチング素子用ゲート駆動回路によれば、例えば、トランジスタ素子のドレイン端子またはコレクタ端子に供給される電源電圧が低く、このため交流信号の振幅も小さいときであっても、鉄共振回路がこの交流信号を振幅増幅して駆動信号として出力することができるため、十分な振幅の駆動信号を半導体スイッチング素子のゲート・ソース間に出力して、半導体スイッチング素子を一定の周波数でスイッチングさせることができる。
【００１８】
本発明に係る半導体スイッチング素子用ゲート駆動回路は、前記可飽和磁心は、前記ソース端子または前記エミッタ端子側に接続される一次巻線と前記半導体スイッチング素子側に接続される二次巻線とを備えた二巻線構造に構成されている。
【００１９】
この半導体スイッチング素子用ゲート駆動回路によれば、二次巻線の巻数を一次巻線の巻数よりも多くすることにより、１つの巻線で構成された可飽和磁心を備える鉄共振回路と比較して一層大きな増幅率で交流信号を駆動信号に振幅増幅して半導体スイッチング素子のゲート・ソース間に出力することができる。
【００２０】
本発明に係る半導体スイッチング素子用ゲート駆動回路は、前記入力インダクタは、前記可飽和磁心の漏れインダクタンスで構成されている。
【００２１】
この半導体スイッチング素子用ゲート駆動回路によれば、鉄共振回路を構成する一次巻線の漏れインダクタンスで、入力インダクタを代用することができることから、入力インダクタに存在する抵抗成分による信号の減衰を回避することができるため、より振幅の大きな駆動信号を半導体スイッチング素子のゲート・ソース間に出力することができる。  
【発明の効果】
【００２２】
本発明によれば、クラップ発振回路を備えた構成のため、半導体スイッチング素子のゲート・ソース間容量が変化したとしても、自励発振周波数を殆ど変化しないようにすることができることから、高周波帯に含まれる一定の周波数で交流信号を安定して生成し、駆動信号として半導体スイッチング素子のゲート・ソース間に出力して、半導体スイッチング素子をこの一定の周波数で安定してスイッチングさせることができる。
【図面の簡単な説明】
【００２３】
【図１】半導体スイッチング素子用ゲート駆動回路１Ａの構成を示す構成図である。
【図２】半導体スイッチング素子用ゲート駆動回路１Ｂの構成を示す構成図である。
【図３】半導体スイッチング素子用ゲート駆動回路１Ｃの構成を示す構成図である。
【図４】半導体スイッチング素子用ゲート駆動回路１Ｄの構成を示す構成図である。
【図５】半導体スイッチング素子用ゲート駆動回路１Ｅの構成を示す構成図である。
【発明を実施するための形態】
【００２４】
以下、半導体スイッチング素子用ゲート駆動回路の実施の形態について、添付図面を参照して説明する。
【００２５】
最初に、半導体スイッチング素子用ゲート駆動回路としての半導体スイッチング素子用ゲート駆動回路（以下、ゲート駆動回路ともいう）１Ａの構成について図面を参照して説明しつつ、動作についても合わせて説明する。
【００２６】
ゲート駆動回路１Ａは、図１に示すように、クラップ発振回路２Ａおよびインダクタ（第２インダクタ）３を備えて、一定周波数ｆの交流信号Ｓ１（交流電圧信号）を生成すると共に、この交流信号Ｓ１を駆動信号Ｖｄｖとして、出力端子４ａ，４ｂに接続された駆動対象としての半導体スイッチング素子５１（ＧａＮトランジスタやＭＯＳＦＥＴなどの高周波用電圧制御型半導体スイッチング素子）に出力可能に構成されている。
【００２７】
クラップ発振回路２Ａは、トランジスタ素子１１、第１キャパシタ１２、第１インダクタ１３、第２キャパシタ１４、第３キャパシタ１５、およびバイアス回路１６を備えている。
【００２８】
トランジスタ素子１１は、本例では一例として電界効果型トランジスタ（ＦＥＴ）であるが、バイポーラ型トランジスタであってもよい。トランジスタ素子１１がバイポーラ型トランジスタのときには、ゲート端子（制御端子）、ドレイン端子（入力端子）およびソース端子（出力端子）は、それぞれ、ベース端子（制御端子）、コレクタ端子（入力端子）およびエミッタ端子（出力端子）となる。ｎチャネル型のＦＥＴで構成されたトランジスタ素子１１は、ドレイン端子が電源電圧Ｖｄｄ（正電圧）に接続され、ソース端子は出力端子４ａに接続されて、ドレイン接地型に構成されている。
【００２９】
第１キャパシタ１２（容量値Ｃ１）および第１インダクタ１３（インダクタンス値Ｌ１）は、直列接続された状態で、トランジスタ素子１１のゲート端子と基準電位の部位（グランドＧＮＤ）との間に接続されている。なお、第１キャパシタ１２および第１インダクタ１３の直列接続の並び順については、図１に示す並び順とは逆の並び順にすることもできる。第２キャパシタ１４（容量値Ｃ２）は、トランジスタ素子１１のゲート端子とソース端子との間に接続されている。第３キャパシタ１５（容量値Ｃ３）は、トランジスタ素子１１のソース端子とグランドＧＮＤとの間に接続されている。
【００３０】
バイアス回路１６は、一端がトランジスタ素子１１のゲート端子に接続されたインダクタ１６ａと、インダクタ１６ａの他端とグランドＧＮＤとの間に接続されたバイアス電源１６ｂとを備えて、クラップ発振回路２Ａに自励発振動作させるためのバイアス電圧（直流電圧）をトランジスタ素子１１のゲート端子（ゲート・ソース間）に印加する。なお、クラップ発振回路２Ａの自励発振動作時には、上記した一定周波数ｆの交流信号Ｓ１と同じ周波数の他の交流信号がトランジスタ素子１１のゲート端子に発生する。このため、トランジスタ素子１１のゲート端子とバイアス電源１６ｂとを交流的に分離すべく、周波数ｆでのインピーダンスが高インピーダンスとなるインダクタ１６ａが配設されている。また、バイアス電源１６ｂは、図１に示すように、バイアス電圧を変更し得る可変電源で構成することもできるし、印加するバイアス電圧が既知のときにはこの既知の電圧を出力する固定電源で構成してもよい。
【００３１】
以上のように構成されたクラップ発振回路２Ａは、一定周波数ｆで自励発振して、トランジスタ素子１１のソース端子に交流信号Ｓ１を生成して、この交流信号Ｓ１を、グランドＧＮＤに接続された出力端子４ｂの電位（基準電位）を基準とする駆動信号Ｖｄｖとして出力端子４ａに（つまり、出力端子４ａ，４ｂ間に）出力する。この場合、クラップ発振回路２Ａは、ドレイン接地型に構成されているため、交流信号Ｓ１をソース端子に低出力インピーダンスで出力する。このクラップ発振回路２Ａでは、周波数ｆは下記の式（１）で表される。このゲート駆動回路１Ａでは、この周波数ｆが高周波帯（ＨＦ帯（３ＭＨｚ〜３０ＭＨｚ）あるいはＶＨＦ帯（３０ＭＨｚ〜３００ＭＨｚ））に含まれるように、容量値Ｃ１、インダクタンス値Ｌ１、容量値Ｃ２および容量値Ｃ３が規定されている。
ｆ＝（１／２π）×√｛（１／Ｌ１）×（１／Ｃ１＋１／Ｃ２＋１／Ｃ３）｝  ・・・（１）
【００３２】
インダクタ３は、第３キャパシタ１５に並列に接続されている。このインダクタ３は、トランジスタ素子１１のソース端子をグランドＧＮＤに対して、直流的には低インピーダンスで接続（短絡）し、かつ交流的には高インピーダンスで接続する機能を有している。したがって、トランジスタ素子１１のソース端子には、直流成分を含まない状態で交流信号Ｓ１が生成される。この結果、トランジスタ素子１１のソース端子と半導体スイッチング素子５１との間に通常接続する直流成分除去用の結合コンデンサを省くことができる。
【００３３】
このゲート駆動回路１Ａでは、図１に示すように、トランジスタ素子１１のソース端子が、出力端子４ａを介して駆動対象としての半導体スイッチング素子５１のゲート端子に直接接続される。また、この半導体スイッチング素子５１は、ソース端子がグランドＧＮＤと同電位に規定される。また、この種の半導体スイッチング素子５１には、ゲート・ソース間容量Ｃｇｓが存在し、しかも、このゲート・ソース間容量Ｃｇｓは、半導体スイッチング素子５１の動作状態に応じて（例えば、ドレイン・ソース間電圧の変動に応じて）、その容量値が変化するという特性を有している。
【００３４】
ゲート駆動回路１Ａにとって、このゲート・ソース間容量Ｃｇｓは、上記の式（１）で示されるように、その容量値Ｃ３が周波数ｆを規定する１つの要素となっているクラップ発振回路２Ａの第３キャパシタ１５に並列接続される容量（キャパシタ）である。このため、ゲート駆動回路１Ａでは、この構成を利用して、大きな容量値Ｃ３（ゲート・ソース間容量Ｃｇｓに対して十分に大きな容量値）の第３キャパシタ１５を使用することにより、ゲート・ソース間容量Ｃｇｓが変化したとしても、第３キャパシタ１５とゲート・ソース間容量Ｃｇｓの並列合成容量値が殆ど変化しないようにしている（つまり、ゲート・ソース間容量Ｃｇｓが変化したとしても、周波数ｆ（自励発振周波数）が殆ど変化しないようにしている）。
【００３５】
これにより、このゲート駆動回路１Ａによれば、ゲート・ソース間容量Ｃｇｓの変化による影響を受けることなく、上記の式（１）で示される一定の周波数ｆ（高周波帯に含まれる周波数）で交流信号Ｓ１を安定して生成し、駆動信号Ｖｄｖとして半導体スイッチング素子５１のゲート・ソース間に出力して、半導体スイッチング素子５１を一定の周波数ｆで安定してスイッチングさせることができる。
【００３６】
また、このゲート駆動回路１Ａでは、インダクタ３が第３キャパシタ１５に並列に接続されている（つまり、トランジスタ素子１１のソース端子とグランドＧＮＤとの間に接続されている）。したがって、このゲート駆動回路１Ａによれば、第３キャパシタ１５の容量値Ｃ３を上記したような大きな値にしても（これによって、第３キャパシタ１５単体の周波数ｆでのインピーダンスが低くなっても）、インダクタ３と第３キャパシタ１５の並列回路の合成インピーダンスを十分な値に維持できることから、十分な振幅で交流信号Ｓ１を生成して、十分な振幅の駆動信号Ｖｄｖを半導体スイッチング素子５１のゲート・ソース間に出力することができる。
【００３７】
なお、ゲート駆動回路は、上記のゲート駆動回路１Ａに限定されない。例えば、図２に示すゲート駆動回路１Ｂのように、トランジスタ素子１１としてデュアルゲートＭＯＳＦＥＴを使用してクラップ発振回路２Ｂを構成することもできる。以下、このゲート駆動回路１Ｂについて説明する。なお、ゲート駆動回路１Ａと同一の構成については同一の符号を付して重複する説明を省略する。
【００３８】
ゲート駆動回路１Ｂは、図２に示すように、クラップ発振回路２Ｂおよびインダクタ３を備えて、一定周波数ｆの交流信号Ｓ１を生成すると共に、この交流信号Ｓ１を駆動信号Ｖｄｖとして、半導体スイッチング素子５１に出力可能に構成されている。
【００３９】
クラップ発振回路２Ｂは、一例としてエンハンスメント型のデュアルゲートＭＯＳＦＥＴで構成されたトランジスタ素子１１を備えると共に、クラップ発振回路２Ａと同様にして、第１キャパシタ１２、第１インダクタ１３、第２キャパシタ１４、第３キャパシタ１５、およびバイアス回路１６を備えている。また、クラップ発振回路２Ｂは、さらに、第４キャパシタ１７および他のバイアス回路１８を備えている。
【００４０】
エンハンスメント型のデュアルゲートＭＯＳＦＥＴは、２つのゲート端子Ｇ１，Ｇ２のうちの一方のゲート端子Ｇ１を、上記したクラップ発振回路２Ａでのゲート端子として使用され、他方のゲート端子Ｇ２は交流的にソース端子に接続される。これにより、このデュアルゲートＭＯＳＦＥＴでは、内部の２つのＭＯＳＦＥＴ（図示せず）がカスコード接続される。また、このデュアルゲートＭＯＳＦＥＴでは、動作させるために、他方のゲート端子Ｇ２にバイアス電圧が印加される。
【００４１】
本例でのクラップ発振回路２Ｂでは、他方のゲート端子Ｇ２とソース端子に第４キャパシタ１７が接続されて、他方のゲート端子Ｇ２が交流的にソース端子に接続される。また、他方のゲート端子Ｇ２には、他のバイアス回路１８から他のバイアス電圧が印加される。他のバイアス回路１８は、一端がトランジスタ素子１１のゲート端子Ｇ２に接続された抵抗１８ａと、抵抗１８ａの他端とグランドＧＮＤとの間に接続された他のバイアス電源１８ｂとを備えて構成されて、ゲート端子Ｇ２にバイアス電圧を印加する。
【００４２】
また、一方のゲート端子Ｇ１を、上記したクラップ発振回路２Ａでのゲート端子として使用する構成のため、この一方のゲート端子Ｇ１に、クラップ発振回路２Ａと同様にして、第１キャパシタ１２および第１インダクタ１３の直列回路が接続されると共に第２キャパシタ１４が接続され、かつバイアス回路１６が接続されている。
【００４３】
以上のように構成されたクラップ発振回路２Ｂも、クラップ発振回路２Ａと同様にして、上記の一定周波数ｆで自励発振して、トランジスタ素子１１のソース端子に交流信号Ｓ１を生成し、この交流信号Ｓ１を駆動信号Ｖｄｖとして出力端子４ａに（出力端子４ａ，４ｂ間に）低出力インピーダンスで出力して、半導体スイッチング素子５１を一定の周波数ｆでスイッチングさせる。
【００４４】
したがって、このゲート駆動回路１Ｂによっても、上記したゲート駆動回路１Ａと同様にして、ゲート・ソース間容量Ｃｇｓの変化による影響を受けることなく、上記の式（１）で示される一定の周波数ｆで交流信号Ｓ１を安定して生成し、駆動信号Ｖｄｖとして半導体スイッチング素子５１のゲート・ソース間に出力して、半導体スイッチング素子５１を一定の周波数ｆで安定してスイッチングさせることができる。また、このゲート駆動回路１Ｂにおいても、インダクタ３が第３キャパシタ１５に並列に接続されているため、第３キャパシタ１５の容量値Ｃ３を上記したような大きな値にしても、インダクタ３と第３キャパシタ１５の並列回路の合成インピーダンスを十分な値に維持できることから、十分な振幅で交流信号Ｓ１を生成して、十分な振幅の駆動信号Ｖｄｖを半導体スイッチング素子５１のゲート・ソース間に出力することができる。この場合、このゲート駆動回路１Ｂでは、相互コンダクタンスの大きいデュアルゲートＭＯＳＦＥＴでトランジスタ素子１１を構成したことにより、十分に振幅が大きな駆動信号Ｖｄｖを十分に低いインピーダンスで半導体スイッチング素子５１のゲート・ソース間に出力することができる。さらに、このゲート駆動回路１Ｂによれば、ゲート端子Ｇ１とドレイン端子との間に存在する帰還容量の極めて小さいデュアルゲートＭＯＳＦＥＴでトランジスタ素子１１を構成したことにより、クラップ発振回路２Ｂをより高い周波数ｆで動作させること、つまり、より高い周波数ｆの駆動信号Ｖｄｖを半導体スイッチング素子５１のゲート・ソース間に出力することができる。
【００４５】
また、エンハンスメント型のデュアルゲートＭＯＳＦＥＴをトランジスタ素子１１として使用する例について説明したが、デプレッション型のデュアルゲートＭＯＳＦＥＴをトランジスタ素子１１として使用することもできるし、２つのＪＦＥＴをカスコード接続してデュアルゲートＭＯＳＦＥＴとして構成して使用することもできる。
【００４６】
なお、ゲート駆動回路の構成は、上記のゲート駆動回路１Ａ，１Ｂのように、トランジスタ素子１１のソース端子が出力端子４ａを介して半導体スイッチング素子５１のゲート端子に直接接続される構成に限定されない。例えば、図３に示すゲート駆動回路１Ｃのように、トランジスタ素子１１のソース端子と出力端子４ａとの間に鉄共振回路２１Ａを配置する構成を採用することもできる。以下、このゲート駆動回路１Ｃについて説明する。なお、ゲート駆動回路１Ａ，１Ｂのいずれに対しても、鉄共振回路を配置する構成を適用することができるが、一例として、ゲート駆動回路１Ａに適用して構成したゲート駆動回路１Ｃを挙げて説明する。このため、ゲート駆動回路１Ａと同一の構成については同一の符号を付して重複する説明を省略する。
【００４７】
ゲート駆動回路１Ｃは、図３に示すように、クラップ発振回路２Ａ、インダクタ３、および鉄共振回路の一例としての鉄共振回路２１Ａを備えて、一定周波数ｆの交流信号Ｓ１を生成すると共に、この交流信号Ｓ１を鉄共振回路２１Ａで振幅増幅して、より振幅の大きな駆動信号Ｖｄｖとして、出力端子４ａ，４ｂを介して半導体スイッチング素子５１に出力可能に構成されている。
【００４８】
鉄共振回路２１Ａは、入力インダクタ２２、可飽和磁心２３Ａおよび出力キャパシタ２４を備えて構成されている。また、入力インダクタ２２は、一端がトランジスタ素子１１のソース端子に接続されている。可飽和磁心２３Ａは、図示はしないが、１つの磁性コアと、この磁性コアに形成された１つの巻線とで構成されている。また、可飽和磁心２３Ａは、その一端（巻線の一端）が入力インダクタ２２の他端に接続され、その他端（巻線の他端）がグランドＧＮＤに接続されている。出力キャパシタ２４は、その一端が入力インダクタ２２の他端に接続され、その他端がグランドＧＮＤに接続されている（つまり、可飽和磁心２３Ａに並列接続されている）。
【００４９】
この鉄共振回路２１Ａでは、並列接続された状態の出力キャパシタ２４および半導体スイッチング素子５１のゲート・ソース間容量Ｃｇｓの並列合成容量値と入力インダクタ２２のインダクタンス値とで決まる共振周波数が、鉄共振回路２１Ａに入力される交流信号Ｓ１の周波数ｆよりも低くなるように、出力キャパシタ２４の容量値および入力インダクタ２２のインダクタンス値が予め規定されている。この構成では、鉄共振回路２１Ａは、その入力インピーダンスが誘導性となって、その入出力電圧特性にジャンプ現象が現れ、これによって入力交流電圧よりも大きな振幅の出力交流電圧を出力する。また、鉄共振回路２１Ａは、鉄共振回路に共通する低消費電力である（消費電力が極めて小さい）との特性を備えている。
【００５０】
また、鉄共振回路２１Ａでは、出力キャパシタ２４の容量値が、上記した共振周波数についての条件を満たすと共に、並列接続されるゲート・ソース間容量Ｃｇｓに対して十分に大きな容量値になるように予め規定されている。このため、ゲート駆動回路１Ｃでは、ゲート・ソース間容量Ｃｇｓの変化による影響（鉄共振回路２１Ａの共振周波数への影響、クラップ発振回路２Ａの自励発振周波数（周波数ｆ）への影響）が無視し得るレベルまで低減されている。
【００５１】
以上のように構成されたゲート駆動回路１Ｃでは、クラップ発振回路２Ａが、一定周波数ｆで自励発振して、この周波数ｆの交流信号Ｓ１を鉄共振回路２１Ａに出力する。鉄共振回路２１Ａは、この交流信号Ｓ１を振幅増幅して、半導体スイッチング素子５１のゲート・ソース間に駆動信号Ｖｄｖとして出力することにより、半導体スイッチング素子５１を一定の周波数ｆでスイッチングさせる。
【００５２】
したがって、このゲート駆動回路１Ｃによっても、上記したゲート駆動回路１Ａと同様にして、ゲート・ソース間容量Ｃｇｓの変化による影響を受けることなく、上記の式（１）で示される一定の周波数ｆで交流信号Ｓ１を安定して生成すると共に、鉄共振回路２１Ａで振幅増幅して、駆動信号Ｖｄｖとして半導体スイッチング素子５１のゲート・ソース間に出力して、半導体スイッチング素子５１を一定の周波数ｆで安定してスイッチングさせることができる。また、このゲート駆動回路１Ｃにおいても、インダクタ３が第３キャパシタ１５に並列に接続されているため、第３キャパシタ１５の容量値Ｃ３を上記したような大きな値にしても、インダクタ３と第３キャパシタ１５の並列回路の合成インピーダンスを十分な値に維持できることから、十分な振幅で交流信号Ｓ１を生成して、十分な振幅の駆動信号Ｖｄｖを半導体スイッチング素子５１のゲート・ソース間に出力することができる。
【００５３】
さらに、このゲート駆動回路１Ｃによれば、トランジスタ素子１１のドレイン端子に供給される電源電圧Ｖｄｄが低く、このため交流信号Ｓ１の振幅も小さいときであっても、鉄共振回路２１Ａがこの交流信号Ｓ１を振幅増幅して駆動信号Ｖｄｖとして出力することができるため、十分な振幅の駆動信号Ｖｄｖを半導体スイッチング素子５１のゲート・ソース間に出力して、半導体スイッチング素子５１を一定の周波数ｆでスイッチングさせることができる。
【００５４】
なお、使用する鉄共振回路は、可飽和磁心２３Ａ（１つの磁性コアと、この磁性コアに形成された１つの巻線とで構成された可飽和磁心）を備えた上記の鉄共振回路２１Ａに限定されない。例えば、２つの巻線を有する可飽和磁心を備えた鉄共振回路を使用することもできる。以下、図４を参照して、この構成の鉄共振回路２１Ｂを備えたゲート駆動回路１Ｄについて説明する。なお、ゲート駆動回路１Ｄは、ゲート駆動回路１Ｃにおける鉄共振回路２１Ａだけを鉄共振回路２１Ｂに代えた構成であることから、ゲート駆動回路１Ｃと同一の構成については同一の符号を付して重複する説明を省略する。
【００５５】
ゲート駆動回路１Ｄは、図４に示すように、クラップ発振回路２Ａ、インダクタ３、および鉄共振回路の一例としての鉄共振回路２１Ｂを備えて、一定周波数ｆの交流信号Ｓ１を生成すると共に、この交流信号Ｓ１を鉄共振回路２１Ｂで振幅増幅して、より振幅の大きな駆動信号Ｖｄｖとして、出力端子４ａ，４ｂを介して半導体スイッチング素子５１に出力可能に構成されている。
【００５６】
鉄共振回路２１Ｂは、入力インダクタ２２、可飽和磁心２３Ｂおよび出力キャパシタ２４を備えて構成されている。可飽和磁心２３Ｂは、不図示の１つの磁性コアと、この磁性コアに形成された２つの巻線Ｗ１，Ｗ２とで構成されている。この２つの巻線Ｗ１，Ｗ２のうちの巻線Ｗ１は、一次巻線としてその一端が入力インダクタ２２の他端に接続され、巻線Ｗ２は、二次巻線としてその一端が出力端子４ａに接続されている。また、巻線Ｗ１，Ｗ２の各他端はグランドＧＮＤに接続されている。また、出力キャパシタ２４は、その一端が巻線Ｗ２の一端に接続され、その他端がグランドＧＮＤに接続されている（つまり、可飽和磁心２３Ｂの巻線Ｗ２に並列接続されている）。また、鉄共振回路２１Ｂにおける交流信号Ｓ１に対する増幅率が鉄共振回路２１Ａよりも一層大きくなるように、可飽和磁心２３Ｂでは、巻線Ｗ２の巻数ｎ２が巻線Ｗ１の巻数ｎ１よりも多くなるように規定されている。
【００５７】
この鉄共振回路２１Ｂでも、ジャンプ現象の発現のため、並列接続された状態の出力キャパシタ２４および半導体スイッチング素子５１のゲート・ソース間容量Ｃｇｓの並列合成容量値と入力インダクタ２２のインダクタンス値とで決まる共振周波数が、上記した鉄共振回路２１Ａと同様にして、鉄共振回路２１Ｂに入力される交流信号Ｓ１の周波数ｆよりも低くなるとの条件を満たす必要がある。この点については、この鉄共振回路２１Ｂでは、巻線Ｗ１，Ｗ２（ｎ１＜ｎ２）で構成される可飽和磁心２３Ｂでのインピーダンス変換作用により、可飽和磁心２３Ｂの二次側の上記の並列合成容量値は、可飽和磁心２３Ｂの一次側ではより大きな容量値に変換される。したがって、鉄共振回路２１Ｂを構成する入力インダクタ２２のインダクタンス値および出力キャパシタ２４の容量値が鉄共振回路２１Ａと同等であるときには、鉄共振回路２１Ｂの共振周波数は、鉄共振回路２１Ａの共振周波数よりも必ず低くなることから、鉄共振回路２１Ｂは、ジャンプ現象の発現のための上記の条件を満たすものとなっている。
【００５８】
以上のように構成されたゲート駆動回路１Ｄでは、クラップ発振回路２Ａが、一定周波数ｆで自励発振して、この周波数ｆの交流信号Ｓ１を鉄共振回路２１Ｂに出力する。鉄共振回路２１Ｂは、この交流信号Ｓ１を振幅増幅して、半導体スイッチング素子５１のゲート・ソース間に駆動信号Ｖｄｖとして出力することにより、半導体スイッチング素子５１を一定の周波数ｆでスイッチングさせる。
【００５９】
したがって、このゲート駆動回路１Ｄによっても、上記したゲート駆動回路１Ｃと同様にして、ゲート・ソース間容量Ｃｇｓの変化による影響を受けることなく、上記の式（１）で示される一定の周波数ｆで交流信号Ｓ１を安定して生成すると共に、鉄共振回路２１Ｂで振幅増幅して、駆動信号Ｖｄｖとして半導体スイッチング素子５１のゲート・ソース間に出力して、半導体スイッチング素子５１を一定の周波数ｆで安定してスイッチングさせることができる。また、このゲート駆動回路１Ｄにおいても、インダクタ３が第３キャパシタ１５に並列に接続されているため、第３キャパシタ１５の容量値Ｃ３を上記したような大きな値にしても、インダクタ３と第３キャパシタ１５の並列回路の合成インピーダンスを十分な値に維持できることから、十分な振幅で交流信号Ｓ１を生成して、十分な振幅の駆動信号Ｖｄｖを半導体スイッチング素子５１のゲート・ソース間に出力することができる。
【００６０】
さらに、このゲート駆動回路１Ｄによれば、トランジスタ素子１１のドレイン端子に供給される電源電圧Ｖｄｄが低く、このため交流信号Ｓ１の振幅も小さいときであっても、鉄共振回路２１Ｂがこの交流信号Ｓ１を振幅増幅して駆動信号Ｖｄｖとして出力することができるため、十分な振幅の駆動信号Ｖｄｖを半導体スイッチング素子５１のゲート・ソース間に出力して、半導体スイッチング素子５１を一定の周波数ｆでスイッチングさせることができる。また、このゲート駆動回路１Ｄによれば、巻線Ｗ１，Ｗ２（ｎ１＜ｎ２）で構成される可飽和磁心２３Ｂを備えて鉄共振回路２１Ｂが構成されているため、１つの巻線で構成された可飽和磁心２３Ａを備える鉄共振回路２１Ａと比較して一層大きな増幅率で交流信号Ｓ１を駆動信号Ｖｄｖに振幅増幅して半導体スイッチング素子５１のゲート・ソース間に出力することができる。
【００６１】
なお、上記した鉄共振回路２１Ｂのように、２つの巻線を有する可飽和磁心を備えた鉄共振回路では、２つの巻線のうちのインダクタ３側に位置する巻線（一次巻線）の漏れインダクタンスで入力インダクタ２２を代用することもできる。以下、図５を参照して、この構成の鉄共振回路２１Ｃを備えたゲート駆動回路１Ｅについて説明する。なお、ゲート駆動回路１Ｅは、ゲート駆動回路１Ｄにおける鉄共振回路２１Ｂだけを鉄共振回路２１Ｃに代えた構成であることから、ゲート駆動回路１Ｄと同一の構成については同一の符号を付して重複する説明を省略する。
【００６２】
ゲート駆動回路１Ｅは、図５に示すように、クラップ発振回路２Ａ、インダクタ３、および鉄共振回路の一例としての鉄共振回路２１Ｃを備えて、一定周波数ｆの交流信号Ｓ１を生成すると共に、この交流信号Ｓ１を鉄共振回路２１Ｃで振幅増幅して、より振幅の大きな駆動信号Ｖｄｖとして、出力端子４ａ，４ｂを介して半導体スイッチング素子５１に出力可能に構成されている。
【００６３】
鉄共振回路２１Ｃは、可飽和磁心２３Ｃおよび出力キャパシタ２４を備えて構成されている。可飽和磁心２３Ｃは、２つの磁性コアＸ１，Ｘ２と、２つの巻線Ｗ１，Ｗ２とで構成されている。この２つの巻線Ｗ１，Ｗ２のうちの巻線Ｗ１は、一次巻線として、２つの磁性コアＸ１，Ｘ２を束ねるように形成されて、その一端がトランジスタ素子１１のソース端子に接続されている。また、巻線Ｗ２は、二次巻線として磁性コアＸ２に形成されて、その一端が出力端子４ａに接続されている。また、巻線Ｗ１，Ｗ２の各他端はグランドＧＮＤに接続されている。また、出力キャパシタ２４は、その一端が巻線Ｗ２の一端に接続され、その他端がグランドＧＮＤに接続されている（つまり、可飽和磁心２３Ｃの巻線Ｗ２に並列接続されている）。また、鉄共振回路２１Ｃにおける交流信号Ｓ１に対する増幅率が鉄共振回路２１Ａと比較して一層大きくなるように、可飽和磁心２３Ｃでは、巻線Ｗ２の巻数ｎ２が巻線Ｗ１の巻数ｎ１よりも多くなるように規定されている。
【００６４】
さらに、この鉄共振回路２１では、可飽和磁心２３Ｃにおける一次巻線としての巻線Ｗ１の漏れインダクタンスが、入力インダクタ２２を代用し得るように（漏れインダクタンスのインダクタンス値が入力インダクタ２２のインダクタンス値と同等程度に大きくなるように）、巻線Ｗ１側での漏れ磁束を増やす構成が採用されている。この構成としては、透磁率μの高い磁性材料で構成された磁性コアを磁性コアＸ２に使用するのに対して、透磁率μの低い磁性材料で構成された磁性コアを磁性コアＸ１に使用することで、巻線Ｗ１側での漏れ磁束を増やす構成でもよいし、透磁率μの高い磁性材料で構成された磁性コアを磁性コアＸ１，Ｘ２の双方に使用しつつ、磁性コアＸ１にキャップを設けることで、巻線Ｗ１側での漏れ磁束を増やす構成でもよい。
【００６５】
この鉄共振回路２１Ｃでも、巻線Ｗ１，Ｗ２（ｎ１＜ｎ２）で構成される可飽和磁心２３Ｃを備えているため、鉄共振回路２１Ｃを構成する巻線Ｗ１の漏れインダクタンス（入力インダクタ２２の代用）のインダクタンス値および出力キャパシタ２４の容量値が鉄共振回路２１Ａと同等であるときには、鉄共振回路２１Ｃの共振周波数は、鉄共振回路２１Ａの共振周波数よりも必ず低くなることから、鉄共振回路２１Ｃは、ジャンプ現象の発現のための上記の条件を満たすものとなっている。
【００６６】
以上のように構成されたゲート駆動回路１Ｅでは、クラップ発振回路２Ａが、一定周波数ｆで自励発振して、この周波数ｆの交流信号Ｓ１を鉄共振回路２１Ｃに出力する。鉄共振回路２１Ｃは、この交流信号Ｓ１を振幅増幅して、半導体スイッチング素子５１のゲート・ソース間に駆動信号Ｖｄｖとして出力することにより、半導体スイッチング素子５１を一定の周波数ｆでスイッチングさせる。
【００６７】
したがって、このゲート駆動回路１Ｅによっても、上記したゲート駆動回路１Ｄと同様にして、ゲート・ソース間容量Ｃｇｓの変化による影響を受けることなく、上記の式（１）で示される一定の周波数ｆで交流信号Ｓ１を安定して生成すると共に、鉄共振回路２１Ｃで振幅増幅して、駆動信号Ｖｄｖとして半導体スイッチング素子５１のゲート・ソース間に出力して、半導体スイッチング素子５１を一定の周波数ｆで安定してスイッチングさせることができる。また、このゲート駆動回路１Ｅにおいても、インダクタ３が第３キャパシタ１５に並列に接続されているため、第３キャパシタ１５の容量値Ｃ３を上記したような大きな値にしても、インダクタ３と第３キャパシタ１５の並列回路の合成インピーダンスを十分な値に維持できることから、十分な振幅で交流信号Ｓ１を生成して、十分な振幅の駆動信号Ｖｄｖを半導体スイッチング素子５１のゲート・ソース間に出力することができる。
【００６８】
また、このゲート駆動回路１Ｅによっても、トランジスタ素子１１のドレイン端子に供給される電源電圧Ｖｄｄが低く、このため交流信号Ｓ１の振幅も小さいときであっても、鉄共振回路２１Ｃがこの交流信号Ｓ１を振幅増幅して駆動信号Ｖｄｖとして出力することができるため、十分な振幅の駆動信号Ｖｄｖを半導体スイッチング素子５１のゲート・ソース間に出力して、半導体スイッチング素子５１を一定の周波数ｆでスイッチングさせることができる。また、このゲート駆動回路１Ｅによっても、巻線Ｗ１，Ｗ２（ｎ１＜ｎ２）で構成される可飽和磁心２３Ｃを備えて鉄共振回路２１Ｃが構成されているため、１つの巻線で構成された可飽和磁心２３Ａを備える鉄共振回路２１Ａと比較して一層大きな増幅率で交流信号Ｓ１を駆動信号Ｖｄｖに振幅増幅して半導体スイッチング素子５１のゲート・ソース間に出力することができる。
【００６９】
さらに、このゲート駆動回路１Ｅによれば、鉄共振回路２１Ｃを構成する巻線Ｗ１の漏れインダクタンスで、入力インダクタ２２を代用することができることから、入力インダクタ２２に存在する抵抗成分による信号の減衰を回避することができるため、より振幅の大きな駆動信号Ｖｄｖを半導体スイッチング素子５１のゲート・ソース間に出力することができる。
【００７０】
また、上記の各ゲート駆動回路１Ｄ，１Ｅでは、巻線Ｗ１，Ｗ２の各他端を共通のグランドＧＮＤに接続する構成を採用しているが、この構成に限定されるものではない。例えば、図示はしないが、各ゲート駆動回路１Ｄ，１Ｅにおける巻線Ｗ１の前段側（クラップ発振回路２Ａ側）の回路のグランドＧＮＤを１次側グランドＧＮＤとすると共に、巻線Ｗ１の他端をこの１次側グランドＧＮＤに接続し、かつ巻線Ｗ２の後段側（駆動対象側）の回路のグランドＧＮＤを１次側グランドＧＮＤから分離された２次側グランドＧＮＤとすると共に、巻線Ｗ２の他端をこの２次側グランドＧＮＤに接続する構成を採用することもできる。この構成のゲート駆動回路によれば、クラップ発振回路２Ａと駆動対象とを絶縁できるため、１次側グランドＧＮＤの電位と２次側グランドＧＮＤの電位（上記の例のように駆動対象が半導体スイッチング素子５１のときには、そのソース端子の電位）とが異なる構成のときにも、駆動対象を駆動することができる。したがって、この構成のゲート駆動回路によれば、ハーフブリッジ回路を構成する各駆動対象や、フルブリッジ回路を構成する各駆動対象についても駆動することができる。また、ＩＣを使用して基準電位の異なる駆動対象を駆動する構成と比較して、耐圧の点で有利である。
【符号の説明】
【００７１】
１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ  ゲート駆動回路
２Ａ，２Ｂ  クラップ発振回路
３  第２インダクタ
１１  トランジスタ素子
１２  第１キャパシタ
１３  第１インダクタ
１４  第２キャパシタ
１５  第３キャパシタ
５１  半導体スイッチング素子
Ｓ１  交流信号
Ｖｄｖ  駆動信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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