(57)【要約】【課題】高コスト化を回避しながら、画素シフトによる高解像度化を行う機能と、ディスクリネーションに起因した画質低下を抑制する機能とを備えた投影装置を提供可能にする。【解決手段】複数の画素を有する液晶素子を用いた投影装置のための投影制御装置は、入力画像の１つのフレームから複数のサブフレームを生成する生成部と、液晶素子の駆動を制御するのに用いる階調値を得るために、複数のサブフレームの階調値を変換する変換部と、を備える。変換部は、複数のサブフレームのそれぞれに異なる変換特性を適用することができ、複数のサブフレームの投影位置をずらすように投影を行う画素シフト処理の実行時において各サブフレームに適用する変換特性の差は、画素シフト処理の非実行時において各サブフレームに適用する変換特性の差よりも小さい。【選択図】  図７
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【特許請求の範囲】
【請求項１】
複数の画素を有する液晶素子を用いた投影装置のための投影制御装置であって、
入力画像の１つのフレームから複数のサブフレームを生成する生成手段と、
前記液晶素子の駆動を制御するのに用いる階調値を得るために、前記複数のサブフレームの階調値を変換する変換手段と、を備え、
前記変換手段は、前記複数のサブフレームのそれぞれに異なる変換特性を適用することができ、前記複数のサブフレームの投影位置をずらすように投影を行う画素シフト処理の実行時において、各サブフレームに適用する変換特性の差は、前記画素シフト処理の非実行時において各サブフレームに適用する変換特性の差よりも小さいことを特徴とする投影制御装置。
【請求項２】
前記生成手段は、前記画素シフト処理が実行される場合、それぞれ異なるサンプリング位相で前記１つのフレームの画素の階調値をサンプリングして、前記複数のサブフレームを生成することを特徴とする請求項１に記載の投影制御装置。
【請求項３】
前記変換手段により得られた階調値に基づいて、前記液晶素子の前記複数の画素の各々へのオン電圧／オフ電圧の印加時間を制御する駆動手段をさらに備えることを特徴とする請求項１または２に記載の投影制御装置。
【請求項４】
前記変換手段は、前記複数のサブフレームのそれぞれに異なるゲイン係数を乗じることにより階調変換を行い、前記画素シフト処理の実行時における前記異なるゲイン係数の差が、前記画素シフト処理の非実行時における前記異なるゲイン係数の差よりも大きいことを特徴とする請求項１乃至３のいずれか１項に記載の投影制御装置。
【請求項５】
前記変換手段は、前記画素シフト処理の実行時には前記複数のサブフレームのそれぞれに同じ変換特性を用い、前記画素シフト処理の非実行には前記複数のサブフレームのそれぞれに異なる変換特性を用いることを特徴とする請求項１乃至３のいずれか１項に記載の投影制御装置。
【請求項６】
前記変換手段は、前記画素シフト処理の実行時には前記複数のサブフレームのそれぞれに共通のゲイン係数を乗じて階調変換を行い、前記画素シフト処理の非実行時には前記複数のサブフレームのそれぞれに異なるゲイン係数を乗じて階調変換を行うことを特徴とする請求項５に記載の投影制御装置。
【請求項７】
前記画素シフト処理は、前記入力画像の解像度が前記液晶素子の表示可能な所定の解像度より大きい場合に実行され、前記入力画像の解像度が前記液晶素子の前記所定の解像度以下の場合に非実行となることを特徴とする請求項１乃至６のいずれか１項に記載の投影制御装置。
【請求項８】
前記画素シフト処理は、前記入力画像のフレーム周波数が所定値より大きい場合に実行され、前記入力画像のフレーム周波数が前記所定値以下の場合に非実行となることを特徴とする請求項１乃至６のいずれか１項に記載の投影制御装置。
【請求項９】
前記画素シフト処理は、前記入力画像に対して実行される幾何学変形補正による変形量が所定値より小さい場合に実行され、前記変形量が前記所定値以上の場合に非実行となることを特徴とする請求項１乃至６のいずれか１項に記載の投影制御装置。
【請求項１０】
前記幾何学変形補正は、前記入力画像を縮小、拡大、変形する処理のうち少なくとも一つを含むことを特徴とする請求項９に記載の投影制御装置。
【請求項１１】
前記入力画像の特徴量に基づいて、前記入力画像が静止画コンテンツか動画コンテンツかを判断する判断手段をさらに備え、
前記画素シフト処理は、前記入力画像が静止画コンテンツと判断された場合に実行され、前記入力画像が動画コンテンツと判断された場合に非実行となることを特徴とする請求項１乃至６のいずれか１項に記載の投影制御装置。
【請求項１２】
前記判断手段は、前記入力画像の前後のフレームにおける輝度レベルの差に基づいて、前記入力画像が静止画コンテンツか動画コンテンツかを判断することを特徴とする請求項１１に記載の投影制御装置。
【請求項１３】
前記判断手段は、前記入力画像における動きベクトルに基づいて、前記入力画像が静止画コンテンツか動画コンテンツかを判断することを特徴とする請求項１１または１２に記載の投影制御装置。
【請求項１４】
請求項１乃至１３のいずれか１項に記載された投影制御装置と、
前記液晶素子と、
前記変換手段により取得された階調値を用いて前記液晶素子を駆動する駆動手段と、
前記画素シフト処理において前記複数のサブフレームの投影位置を異ならせるように前記液晶素子からの光路を変更するシフト手段と、を備えることを特徴とする投影装置。
【請求項１５】
複数の画素を有する液晶素子を用いた投影装置のための投影制御方法であって、
入力画像の１つのフレームから複数のサブフレームを生成する生成工程と、
前記液晶素子の駆動を制御するのに用いる階調値を得るために、前記複数のサブフレームの階調値を変換する変換工程と、を備え、
前記変換工程では、前記複数のサブフレームのそれぞれに異なる変換特性を適用することができ、前記複数のサブフレームの投影位置をずらすように投影を行う画素シフト処理の実行時において各サブフレームに適用する変換特性の差は、前記画素シフト処理の非実行時において各サブフレームに適用する変換特性の差よりも小さいことを特徴とする投影制御方法。
【請求項１６】
前記生成工程では、前記画素シフト処理が実行される場合、それぞれ異なるサンプリング位相で前記１つのフレームの画素の階調値をサンプリングして、前記複数のサブフレームを生成することを特徴とする請求項１５に記載の投影制御方法。
【請求項１７】
前記変換工程では、前記複数のサブフレームのそれぞれに異なるゲイン係数を乗じることにより階調変換を行い、前記画素シフト処理の実行時における前記異なるゲイン係数の差が、前記画素シフト処理の非実行時における前記異なるゲイン係数の差よりも大きいことを特徴とする請求項１５または１６に記載の投影制御方法。
【請求項１８】
前記変換工程では、前記画素シフト処理の実行時には前記複数のサブフレームのそれぞれに同じ変換特性を用い、前記画素シフト処理の非実行には前記複数のサブフレームのそれぞれに異なる変換特性を用いることを特徴とする請求項１５乃至１７のいずれか１項に記載の投影制御方法。
【請求項１９】
前記変換工程では、前記画素シフト処理の実行時には前記複数のサブフレームのそれぞれに共通のゲイン係数を乗じて階調変換を行い、前記画素シフト処理の非実行時には前記複数のサブフレームのそれぞれに異なるゲイン係数を乗じて階調変換を行うことを特徴とする請求項１８に記載の投影制御方法。
【請求項２０】
請求項１５乃至１９のいずれか１項に記載された投影制御方法の各工程をコンピュータに実行させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、投影制御装置および方法、投影装置に関する。
【背景技術】
【０００２】
一般に、液晶素子のデジタル駆動方式では、液晶素子の各画素のオン期間とオフ期間の長さを階調値に応じて変えることで、階調値に対応した明るさの画素を得る。また、そのようなデジタル駆動方式の一つとして、フレーム表示期間を時分割して、発光期間の異なる複数のサブフィールドの組み合わせにより任意の階調を表現するサブフィールド駆動方式がある。サブフィールド駆動方式では、隣接画素（液晶素子にて互いに隣接する２画素）において、一方の画素がオン期間となり、他方の画素がオフ期間となる状態が、１つのフレーム期間中に存在する。このように隣接画素にてオン期間とオフ期間が時間的に重なる、つまりは同じ期間で隣接画素の一方では所定電圧が印加され、他方では印加されていない状態が発生すると、いわゆるディスクリネーションが発生し、オン期間における画素の明るさが低下する。
【０００３】
特許文献１には、このようなディスクリネーションの影響を低減する構成が提案されている。特許文献１によれば、フレームを倍速で駆動し、一方のフレームの階調値を他方のフレームの階調値よりも低減させて液晶素子を駆動することにより、ディスクリネーションの発生個所を拡散させることで、ディスクリネーションの影響が抑制される。
【０００４】
一方、近年、画像表示装置の空間的な解像度を向上させる技術として画素シフト技術が知られている。特許文献２には、表示する画像の光路をシフトさせて表示することにより、高解像度化を実現する画像シフト技術が開示されている。画像シフト技術では、入力画像を基に、間引き位置の異なる複数の間引き画像からなる複数のサブフレームを生成し、各サブフレームの投影位置を１／２画素シフトして表示することで、表示素子が備える解像度以上の高解像度化を実現する。このように画素シフト技術では、一つの入力画像から画素シフト位置に基づいて複数のサブフレームを生成して、これらを画素位置に応じて順次表示することで解像感を向上させている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１７−０５３９４５号公報
【特許文献２】特開２０１１−２０３４６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら特許文献１に開示されたディスクリネーションの低減技術と、特許文献２に開示された画素シフト技術を組み合わせて実施しようとすると、液晶素子を高速に駆動する必要がある。例えば、１つの入力画像から２つの間引き画像を用いて投影位置をずらして投影を行う画素シフト技術では、１フレームの期間に２つのサブフレームを投影するため、２倍速の処理が要求される。また、ディスクリネーションを低減するための処理でも、投影対象のフレームを２倍速で駆動する必要がある。そのため、ディスクリネーションの低減技術と、特許文献２に開示された画素シフト技術を組み合わせて実施しようとすると４倍速の処理が必要になる。すなわち、画素シフト技術を用いた投影装置にディスクリネーションの低減技術を適用した場合、高帯域の画像処理、表示素子の高速駆動が必要になり、表示装置が高コストになってしまうという課題があった。
【０００７】
本発明は、高コスト化を回避しながら、画素シフトによる高解像度化を行う機能と、ディスクリネーションに起因した画質低下を抑制する機能とを備えた投影装置を提供可能にすることを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様による投影制御装置は、
複数の画素を有する液晶素子を用いた投影装置のための投影制御装置であって、
入力画像の１つのフレームから複数のサブフレームを生成する生成手段と、
前記液晶素子の駆動を制御するのに用いる階調値を得るために、前記複数のサブフレームの階調値を変換する変換手段と、を備え、
前記変換手段は、前記複数のサブフレームのそれぞれに異なる変換特性を適用することができ、前記複数のサブフレームの投影位置をずらすように投影を行う画素シフト処理の実行時において各サブフレームに適用する変換特性の差は、前記画素シフト処理の非実行時において各サブフレームに適用する変換特性の差よりも小さい。
【発明の効果】
【０００９】
本発明によれば、高コスト化を回避しながら、画素シフトによる高解像度化を行う機能と、ディスクリネーションに起因した画質低下を抑制する機能とを備えた投影装置を提供することが可能になる。
【図面の簡単な説明】
【００１０】
【図１】液晶プロジェクタ１００の構成例を示すブロック図。
【図２】（ａ）液晶素子１５１の断面図、（ｂ）１フレーム期間内の複数のサブフィールド期間を示す図、（ｃ）Ａサブフィールド期間の階調データを示す図。
【図３】サブフィールド駆動方式による全階調の駆動パターンの例を示す図。
【図４】実施形態１における画素配置を示す図。
【図５】（ａ）全白表示から白黒表示に切り替えたときの液晶の応答特性を示す図、（ｂ）全白表示から白黒表示に切り替えたときの明るさの変化を示す図。
【図６】（ａ）全黒表示から白黒表示に切り替えたときの液晶の応答特性を示す図、（ｂ）全黒表示から白黒表示に切り替えたときの明るさの変化を表す図。
【図７】画像処理部の内部構成例を示したブロック図。
【図８】（ａ）入力画像に対するサンプリング位置を説明するための模式図、（ｂ）画素シフトの投影位置を説明するための模式図。
【図９】（ａ）、（ｂ）は階調変換部の内部構成例を示したブロック図。
【図１０】（ａ）〜（ｃ）は、階調変換部によるゲイン処理を説明する図。
【図１１】実施形態１における投影制御を説明するフローチャート。
【図１２】階調変換部に用いられるゲイン係数の差と画素シフトによる高解像度化への影響を説明する図。
【図１３】画素シフトによるディスクリネーションによる暗線の視認性の低下を説明する図。
【図１４】実施形態２における投影制御を示すフローチャート。
【図１５】実施形態３における投影制御を示すフローチャート。
【発明を実施するための形態】
【００１１】
以下、本発明のいくつかの実施形態について、添付の図面を参照して説明する。
【００１２】
＜実施形態１＞
実施形態１における投影装置としての液晶プロジェクタは、画素シフト処理のオン／オフおよびゲイン係数を入力画像の解像度に応じて制御することにより、ディスクリネーションによる画質低下を抑制し、画素シフトによる高解像度化を実現する。画素シフト処理では、入力画像の１つのフレーム期間において間引き位置の異なる複数のサブフレーム（例えば２つの間引き画像）を生成し、これらサブフレームの投影位置を所定量（例えば水平垂直方向へ１／２画素）シフトして表示する。各サブフレームを生成するための間引き位置は、各サブフレームの投影位置に対応する。このような画素シフト処理によれば、表示素子が備える解像度以上の高解像度化を実現することができる。一方、ディスクリネーションによる画質低下を抑制するためには、入力画像の１つのフレームの期間を複数の期間（例えば、２つの期間）に分割し、期間ごとにゲイン係数を切り替えてサブフレームを表示する。この場合、サブフレームとして入力画像と同じ画像が用いられる。これら画素シフトとディスクリネーション低減とを組み合わせた場合、例えば２つの間引き画像のそれぞれを２つの異なるゲイン係数を用いて投影することが必要になる。結果、４倍速処理が必要となる。これに対して、実施形態１における液晶プロジェクタは、常に２倍速処理で動作するため、高帯域の画像処理や、表示素子の高速駆動が不要となり、コストを抑えることができる。以下、具体的な構成と方法について述べる。
【００１３】
図１は、実施形態１による液晶プロジェクタ１００の全体構成を説明するブロック図である。実施形態１の液晶プロジェクタ１００は、ＣＰＵ１１０、ＲＯＭ１１１、ＲＡＭ１１２、操作部１１３、画像入力部１３０、画像処理部１４０を有する。液晶プロジェクタ１００は、液晶制御部１５０、液晶素子１５１Ｒ、１５１Ｇ、１５１Ｂ、光源制御部１６０、光源１６１、色分離部１６２、色合成部１６３、画素シフト素子１７０、シフト制御部１７１、光学系制御部１８０、投影光学系１８１を有する。
【００１４】
ＣＰＵ１１０は、ＲＯＭ１１１またはＲＡＭ１１２に格納されたプログラムを実行することにより、液晶プロジェクタ１００の各動作ブロックを制御する。ＲＯＭ１１１は、ＣＰＵ１１０の処理手順を記述した制御プログラムを記憶する。ＲＡＭ１１２は、ＣＰＵ１１０のワークメモリとして機能し、一時的に制御プログラムやデータを格納する。
【００１５】
操作部１１３は、ユーザの指示を受け付け、ＣＰＵ１１０に指示信号を送信する。操作部１１３は、例えば、スイッチ、ボタン、ダイヤルなどを備える。また、操作部１１３は、例えば、リモコンからの信号を受信する信号受信部（赤外線受信部など）を含み、受信した信号に基づいて所定の指示信号をＣＰＵ１１０に送信するように構成されてもよい。ＣＰＵ１１０は、操作部１１３や、通信部１９３から入力された制御信号を受信して、液晶プロジェクタ１００の各動作ブロックを制御する。
【００１６】
画像処理部１４０は、例えば画像処理用のマイクロプロセッサを有し、画像入力部１３０から受信した画像信号にフレーム数、画素数、画像形状などの変更処理を施して、液晶制御部１５０に送信する。なお、画像処理部１４０は必ずしも専用のマイクロプロセッサを有した構成である必要はなく、例えば、ＲＯＭ１１１に記憶されたプログラムによって、ＣＰＵ１１０が画像処理部１４０と同様の処理を実行するようにしても良い。また、画像処理部１４０は、フレーム間引き処理、フレーム補間処理、解像度変換（スケーリング）処理、歪み補正処理（キーストン補正処理）といった機能を実行することが可能である。また、画像処理部１４０は、画像入力部１３０から受信した画像信号以外にも、ＣＰＵ１１０によって再生された画像に対して前述の変更処理を施すこともできる。画像処理部１４０が行う画像処理の詳細については、後述する。
【００１７】
液晶制御部１５０は、画像処理部１４０で処理の施された画像信号に基づいて、液晶素子１５１Ｒ、１５１Ｇ、１５１Ｂの各画素の液晶に印可する電圧を制御して、液晶素子１５１Ｒ、１５１Ｇ、１５１Ｂの反射率若しくは透過率を調整する。すなわち、液晶制御部１５０は、入力画像の階調値に基づいて、液晶素子１５１の複数の画素の各々へのオン電圧／オフ電圧の印加時間を制御する。本実施形態では、サブフィールド駆動を行う。サブフィールド駆動の詳細は後述する。液晶素子１５１Ｒは、赤色に対応する液晶素子であって、光源１６１から出力され、色分離部１６２で赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）に分離された光のうち、赤色の光の透過率を調整する。液晶素子１５１Ｇは、緑色に対応する液晶素子であって、色分離部１６２で分離されたＲ，Ｇ，Ｂ光のうち、緑色の光の透過率を調整する。液晶素子１５１Ｂは、青色に対応する液晶素子であって、色分離部１６２で分離されたＲ，Ｇ，Ｂ光のうち、青色の光の透過率を調整する。
【００１８】
光源制御部１６０は、光源制御専用のマイクロプロセッサを有し、光源１６１のオン／オフおよび明るさを制御する。但し、光源制御部１６０は、必ずしも専用のマイクロプロセッサを有している必要はなく、例えば、ＲＯＭ１１１に記憶されたプログラムによって、ＣＰＵ１１０が光源制御部１６０と同様の処理を実行するようにしても良い。また、光源１６１は、不図示のスクリーンに画像を投影するための光を出力するものであり、例えば、レーザー、ＬＥＤ、ハロゲンランプ、キセノンランプ、高圧水銀ランプなどを光源として用いることができる。
【００１９】
色分離部１６２は、例えば、ダイクロイックミラーおよび／またはプリズムを備え、光源１６１から出力された光を、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）に分離する。なお、光源１６１として、各色に対応するレーザーや、ＬＥＤ等を使用する場合には、色分離部１６２は省略可能である。色合成部１６３は、例えば、ダイクロイックミラーおよび／またはプリズムなどを備え、液晶素子１５１Ｒ、１５１Ｇ、１５１Ｂを透過した赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の光を合成する。色合成部１６３により合成された光は、画素シフト素子１７０に送られる。このとき、液晶素子１５１Ｒ、１５１Ｇ、１５１Ｂは、画像処理部１４０から入力された画像に対応する光の透過率となるように、液晶制御部１５０により制御されている。そのため、色合成部１６３により合成された光が投影光学系１８１によりスクリーンに投影されると、画像処理部１４０により入力された画像に対応する画像がスクリーン上に表示されることになる。
【００２０】
シフト制御部１７１は、液晶制御部１５０が液晶素子１５１を駆動するタイミングに同期して、画素シフト素子１７０に印加する電圧または電流を変化させることで、画素シフト素子１７０を制御し、色合成部１６３からの合成光の光路をシフトさせる。なお、画素シフト素子１７０は、色合成部１６３からの合成光の光路をシフトさせることができる構成であれば手段を限定しないが、例えば、透過性の光学部材から成る平行平板を用いてもよいし、液晶と複屈折材料を貼り合わせた素子を用いてもよい。本実施形態では、画素シフト素子１７０は、入力画像の１つのフレームの表示期間を１ｓｔフレーム期間と２ｎｄフレーム期間に分け、それぞれの期間の表示において光路を異ならせるように動作する。１ｓｔフレーム期間と２ｎｄフレーム期間で液晶素子１５１に表示される１ｓｔサブフレームと２ｎｄサブフレームの生成方法については、後述する。
【００２１】
光学系制御部１８０は専用のマイクロプロセッサを有し、投影光学系１８１を制御する。但し、光学系制御部１８０は、必ずしも専用のマイクロプロセッサを有する必要はなく、例えば、ＲＯＭ１１１に記憶されたプログラムによって、ＣＰＵ１１０が光学系制御部１８０と同様の処理を実行するようにしても良い。投影光学系１８１は、複数のレンズとレンズ駆動用のアクチュエータを備え、画素シフト素子１７０から出力された合成光をスクリーンに投影する。投影光学系１８１は、レンズをアクチュエータにより駆動することで、投影画像の拡大、縮小、焦点調整などを行うことができる。
【００２２】
通信部１９３は、外部機器と通信接続し、外部機器からの制御信号や静止画データ、動画データなどを受信する。通信部１９３の通信方式としては、例えば、無線ＬＡＮ、有線ＬＡＮ、ＵＳＢ、Ｂｌｕｅｔｏｏｔｈ（登録商標）などがあげられるが、特に限定されるものではない。また、画像入力部１３０の端子が、例えばＨＤＭＩ（登録商標）端子であれば、その端子を介してＣＥＣ（Consumer Electronics Control）通信を行うものであっても良い。ここで、外部機器は、液晶プロジェクタ１００と通信を行うことができるものであれば、パーソナルコンピュータ、カメラ、携帯電話、スマートフォン、ハードディスクレコーダ、ゲーム機、リモコンなど、どのようなものであってもよい。
【００２３】
なお、本実施形態の画像処理部１４０、液晶制御部１５０、光源制御部１６０、シフト制御部１７１、光学系制御部１８０は、これらの各ブロックと同様の処理を行うことのできる単数または複数のマイクロプロセッサあっても良い。または、例えば、ＲＯＭ１１１に記憶されたプログラムによって、ＣＰＵ１１０が上記の各ブロックと同様の処理を実行しても良い。
【００２４】
図２（ａ）は、液晶素子１５１Ｒ，１５１Ｇ，１５１Ｂ（以下、液晶素子１５１）の断面構造を示す図である。液晶素子１５１は、反射型の構成であり、ＡＲコート膜１０１、ガラス基板１０２、共通電極１０３、配向膜１０４、液晶層１０５、配向膜１０６、画素電極１０７、Ｓｉ基板１０８を備える。なお、液晶素子１５１は透過型の構成であってもよい。
【００２５】
液晶制御部１５０は、サブフィールド駆動方式で液晶素子１５１の各画素を駆動する。すなわち、１フレーム期間を時間軸上で複数のサブフィールド期間に分割し、階調データに応じてサブフィールド期間ごとに画素に対する所定電圧のオン（印加）とオフ（非印加）を制御することで該画素に階調を形成（表示）させる。１フレーム期間は、液晶素子に１フレームの画像が表示される期間である。本実施形態の液晶プロジェクタ１００は、入力画像の１フレームの表示期間を２つの期間に分けて、それぞれの期間を１フレーム期間として用いてサブフレームを投影表示する。例えば、入力画像のフレーム周波数を６０Ｈｚとすると、液晶プロジェクタ１００は液晶素子を１２０Ｈｚで駆動し、１フレーム期間は８．３３ｍｓとなる。所定電圧のオンとオフは、第１の電圧（所定電圧）の印加と該第１の電圧より低い第２の電圧の印加と言い換えることもできる。
【００２６】
以下、本実施形態によるサブフィールド駆動について説明する。なお、液晶制御部１５０をコンピュータにより構成し、コンピュータプログラムとしての液晶駆動プログラムに従って以下のサブフィールド駆動を制御するようにしてもよい。
【００２７】
図２（ｂ）は、本実施形態のサブフィールド駆動における１フレーム期間の複数のサブフィールド期間（ビット長）への分割を示している。各サブフィールド上に記載された数値は、そのサブフィールドの１フレーム期間内での時間重みを示す。本実施形態では、９６階調を表現することができる。また、ここでの説明では、時間重み「１＋２＋４＋８」の期間をＡサブフィールド期間（第１の期間）と称し、Ａサブフィールド期間にてバイナリ表現された階調を示すビットを下位ビットと称する。また、時間重み８の１０個のサブフィールド期間をまとめてＢサブフィールド期間（第２の期間）と称し、Ｂサブフィールド期間にてバイナリ表現された階調を示すビットを上位ビットと称する。時間重み１は０．０８７ｍｓ（８．３３ｍｓ／９６）に相当し、時間重み８は０．６９ｍｓ（８．３３ｍｓ×８／９６）に相当する。
【００２８】
さらに、上述した所定電圧をオン（第１の電圧を印加）するサブフィールド期間をオン期間といい、所定電圧をオフする（第１の電圧よりも低い第２の電圧を印加する）サブフィールド期間をオフ期間という。図２（ｃ）は、図２（ｂ）に示したＡサブフィールド期間の階調値と画素の駆動を示す。縦軸は階調を、横軸は１フレーム期間を示す。Ａサブフィールド期間では、１〜１６の１６階調が表現される。図中の白いサブフィールド期間は画素が白表示状態となるように所定電圧が印加されたオン期間を示し、黒いサブフィールド期間は画素が黒表示状態となるように所定電圧がオフされたオフ期間を示す。
【００２９】
図３は、本実施形態におけるＡサブフィールド期間およびＢサブフィールド期間（下位および上位ビット）のサブフィールド駆動パターン（以下、駆動パターンという）を示している。図３に示される駆動パターンは、１〜９６の階調値を表現する。この駆動パターンにおいて、１フレーム期間の時間中心にはＡサブフィールド期間（下位ビット）が配置され、その前後にＢサブフィールド期間（上位ビット）が１ＳＦ〜５ＳＦと６ＳＦ〜１０ＳＦとに分割されて配置されている。つまり、Ｂサブフィールド期間が２つに分割され、分割された期間のそれぞれに２つ以上のサブフィールド期間が含まれている。
【００３０】
図３に示される駆動パターンにおいて、液晶素子における互いに隣接する２画素（隣接画素）に互いに隣接する２階調（隣接階調）、例えば４８階調と４９階調を表示させる場合に注目する。この場合、Ａサブフィールド期間の全体が、４８階調ではオン期間、４９階調ではオフ期間となる。また、４８階調では、Ｂサブフィールド期間のうち１ＳＦ，４ＳＦ，５ＳＦ，６ＳＦ，７ＳＦ，１０ＳＦがオフ期間となり、２ＳＦ，３ＳＦ，８ＳＦ，９ＳＦがオン期間となる。一方、４９階調では、Ｂサブフィールド期間のうち１ＳＦ，５ＳＦ，６ＳＦ，１０ＳＦがオフ期間となり、２ＳＦ，３ＳＦ，４ＳＦ，７ＳＦ，８ＳＦ，９ＳＦがオン期間となる。そして、このような隣接階調を隣接画素に表示する際には、隣接画素においてオン期間とオフ期間とが重なる期間（以下、オン／オフ隣接期間）が生じる。具体的には、隣接画素に４８階調と４９階調を表示させる場合には、Ｂサブフィールド期間のうち４ＳＦと７ＳＦとがオン／オフ隣接期間となる。
【００３１】
図３に示す駆動パターンでは、４８階調と４９階調に注目すると、Ｂサブフィールド期間においてオン／オフ隣接期間が継続するのは時間重みとてして８の１サブフィールド期間（＝０．６９ｍｓ）となっている。そして、この１サブフィールド期間であるオン／オフ隣接期間がＡサブレーム期間を挟んで互いに離れて複数（２つ）存在する。このことは、他の隣接階調である１６階調と１７階調、３２階調と３３階調、６４階調と６５階調、８０階調と８１階調等についても同じである。
【００３２】
次に本実施形態におけるサブフィールド駆動方式におけるディスクリネーションの発生メカニズムについて説明する。
【００３３】
まず、図４に示すようにマトリックス状に配置された画素が、全白表示状態から１画素ラインごとに白と黒が交互に表示される白黒表示状態に切り替わるときと、全黒表示状態から白黒表示状態に切り替わるときの液晶の応答特性について説明する。図４に示す４×４個の画素は、８μｍの画素ピッチでマトリクス状に配置されている。全白表示状態では図４中のＡ画素ラインの画素およびＢ画素ラインの画素のいずれもが白を表示する。白黒表示状態では、Ａ画素ラインの画素が白表示状態から黒表示状態に切り替わり、Ｂ画素ラインの画素が白表示状態のまま維持される。
【００３４】
図５（ａ）は、液晶の応答特性を示している。横軸は画素の位置を、縦軸は各画素における明るさ（ただし、白を１としたときの比率）を示している。横軸の０〜８μｍは図４に示したＡ画素ラインの画素を、８μｍ〜１６μｍはＢ画素ラインの画素を示している。複数の曲線は、全白表示状態から白黒表示状態への切り替え時点を０ｍｓとしたときの経過時間（０．３ｍｓ，０．６ｍｓ，１．０ｍｓ，１．３ｍｓ）ごとの明るさを示す。
【００３５】
上述したようにＡ画素ラインの画素が白表示状態から黒表示状態に切り替わるが、液晶におけるプレチルト角度の向きの関係からＡ画素ラインの画素はディスクリネーションの影響を受けずに比較的均一に明るさが変化していく（暗くなっていく）。一方、Ｂ画素ラインの画素では、全白表示状態ではディスクリネーションは発生していない。しかし、Ｂ画素ラインの画素は、白黒表示状態になるにつれて（Ａ画素ラインの画素が黒表示になるにつれて）、ディスクリネーションの影響を受ける。すなわち、Ｂ画素ラインの画素は、時間の経過とともに徐々に明るさ曲線がいびつな形になり、特に１２μｍ〜１６μｍ付近で暗くなる（暗線が現れる）。
【００３６】
一般に、入力階調に対する液晶素子の駆動階調を決めるガンマ曲線（ガンマ特性）は、液晶素子全面に同じ階調を表示させながらその階調を変化させた場合の応答特性を前提として作成される。液晶素子全画面に同じ階調を表示させた場合、ディスクリネーションは発生しない。こうして作成されたガンマ曲線を用いて液晶素子を駆動すると、白黒表示状態にてディスクリネーションが発生し、そのガンマ曲線に応じた本来の明るさよりも低い明るさしか得ることができなくなる。
【００３７】
図５（ｂ）は、液晶素子を全白表示状態から白黒表示状態に切り替えたときのディスクリネーションの有無による明るさの変化を示している。横軸は切り替え時点からの経過時間を、縦軸はＡおよびＢ画素ラインの画素のトータルな明るさの積分値（以下、単に明るさと称し、全白表示状態を１としたときの比率で示す）の変化を示す。明るさは、全白表示状態を１としたときの比率で示している。Ａ画素ラインの画素の明るさは図５（ａ）の１〜６μｍ付近に示す応答特性に近い特性で変化し、ディスクリネーションが発生しない（「ディスクリネーション無し」）場合、Ｂ画素ラインの画素の明るさは全域が１００％の明るさで白が表示された状態となる。この場合、Ａ画素ラインが「１」から「０」へ、Ｂ画素ラインが「１」を維持するので、明るさは「１」から「０．５」へ変化し、明るさの低下量は０．５となる。これに対して、図５（ａ）のようにディスクリネーションが発生した（「ディスクリネーション有り」）場合、明るさの低下量はディスクリネーションが発生しない（「ディスクリネーション無し」）場合の明るさの低下量に比べて大きくなっていく。
【００３８】
一方、全黒表示状態から白黒表示に切り替えるときには、例えば、図４に示したＡ画素ラインの画素よびＢ画素ラインの画素がともに黒表示状態から、Ａ画素ラインの画素を黒表示状態としたままＢ画素ラインの画素を白表示状態とする。図６（ａ）には、このときの液晶の応答特性を示している。横軸は画素の位置を、縦軸は各画素における明るさ（ただし、白を１としたときの比率）を示している。横軸の０〜８μｍは図４に示したＡ画素ラインの画素を、８μｍ〜１６μｍはＢ画素ラインの画素を示している。複数の曲線は、全黒表示状態から白黒表示状態への切り替え時点を０ｍｓとしたときの経過時間（０．３ｍｓ，０．６ｍｓ，１．０ｍｓ，１．３ｍｓ）ごとの明るさを示す。
【００３９】
上述したようにＢ画素ラインの画素が黒表示状態から白表示状態に切り替わるが、Ｂ画素ラインの画素では、白表示状態になった後からディスクリネーションの影響を受けて時間の経過とともに徐々に明るさ曲線がいびつな形になる。そして、特に１２μｍ〜１６μｍ付近で暗くなる（暗線が現れる）。また、時間経過に伴って明るさ曲線のいびつな形が顕著になっていく。
【００４０】
先にも説明したように、一般に入力階調に対する液晶素子の駆動階調を決めるガンマ曲線（ガンマ特性）はディスクリネーションが発生しない液晶素子全面に同じ階調を表示させながらその階調を変化させた場合の応答特性を前提として作成される。このため、そのようなガンマ曲線を用いて液晶素子を駆動すると、白黒表示状態にてディスクリネーションが発生し、そのガンマ曲線に応じた本来の明るさよりも低い明るさしか得ることができない。
【００４１】
図６（ｂ）は、液晶素子を全黒表示状態から白黒表示状態に切り替えたときのディスクリネーションの有無による明るさの変化を示している。横軸は切り替え時点からの経過時間を、縦軸はＡおよびＢ画素ラインの画素のトータルな明るさの積分値（以下、単に明るさといい、全白表示状態を１としたときの比率で示す）を示す。ディスクリネーションが発生しない（「ディスクリネーション無し」の）場合の明るさは、Ａ画素ラインの画素が常に黒表示状態であり、Ｂ画素ラインの画素が黒表示状態から白表示状態に切り替わっていくときの明るさの変化を示している。一方、ディスクリネーションが発生する（「ディスクリネーション有り」の）場合は、図６（ａ）に示したＡ画素ラインの画素とＢ画素ラインの画素の明るさの和の積分値の変化を示している。
【００４２】
図６（ｂ）において、ディスクリネーションが発生する場合は、ディスクリネーションが発生しない場合に比べて、時間経過に伴う明るさの増加量が少ない。すなわち、全黒表示状態から白黒表示状態に切り替わった後にディスクリネーションが発生する時間が長いほど、ディスクリネーションが発生しない場合に対してより暗くなる。
【００４３】
図３に示した駆動パターンによってＡ画素ラインの画素に４８階調を表示させ、Ｂ画素ラインの画素に４９階調を表示させる場合について説明する。この駆動パターンを用いる場合にディスクリネーションが発生する期間は、Ａ画素ラインの画素が黒表示状態でＢ画素ラインの画素が白表示状態というディスクリネーション発生表示状態となるＢサブフィールド期間における４ＳＦと７ＳＦである。４ＳＦの前の３ＳＦはＡ画素ラインの画素およびＢ画素ラインの画素がともに白表示状態であり、ディスクリネーションは発生しない期間である。４ＳＦでの液晶の応答特性は、図５（ｂ）における「ディスクリネーション有り」に相当する特性となる。３ＳＦでは全白表示状態であるため明るさは１００％出力されており、４ＳＦの０．６９ｍｓの間にディスクリネーションが発生する。従って、４ＳＦの開始時が図５（ｂ）の０ｍｓに相当し、４ＳＦの終了時が０．６９ｍｓに相当する。このとき、明るさは、ディスクリネーションが発生しない場合の０．６７に対して０．６２まで低下する。
【００４４】
また、もう１つのディスクリネーションが発生するサブフィールド期間である７ＳＦでの液晶の応答特性は、図６（ｂ）における「ディスクリネーション有り」に相当する特性となる。６ＳＦでは全黒表示状態であるため明るさは０％であり、７ＳＦの０．６９ｍｓの間にディスクリネーションが発生する。従って、７ＳＦの開始時が図６（ｂ）の０ｍｓに相当し、７ＳＦの終了時が０．６９ｍｓに相当する。このとき、明るさは、ディスクリネーションが発生しない場合の０．２５に対して０．１８まで低下する。そして、４ＳＦと７ＳＦでディスクリネーションが発生しない場合の明るさの和は０．９２（＝０．６７＋０．２５）となるのに対して、ディスクリネーションが発生する場合の明るさの和は０．８０（＝０．６２＋０．１８）となる。前述したように全面同一階調を前提として作成されるガンマ特性を基準とすると、ディスクリネーション発生表示状態では比率で８７％（＝０．８０／０．９２）まで暗くなる。
【００４５】
次に、他の隣接階調を表示する場合について説明する。本実施形態において、図３に示した駆動パターンによってＡ画素ラインの画素に１６階調を表示させ、Ｂ画素ラインの画素に１７階調を表示させる場合について説明する。この階調データを用いる場合にディスクリネーションが発生する期間は、Ａ画素ラインの画素が黒表示状態でＢ画素ラインの画素が白表示状態というディスクリネーション発生表示状態となるＢサブフィールド期間における３ＳＦと８ＳＦである。３ＳＦの前の２ＳＦではＡ画素ラインの画素およびＢ画素ラインの画素のいずれも黒表示状態であり、ディスクリネーションは発生しない期間である。３ＳＦでの液晶の応答特性は、図６（ｂ）における「ディスクリネーション有り」に相当する特性となる。２ＳＦでは全黒表示状態であるため明るさは０％であり、３ＳＦの０．６９ｍｓの間にディスクリネーションが発生するため、３ＳＦの開始時が図６（ｂ）の０ｍｓに相当し、３ＳＦの終了時が０．６９ｍｓに相当する。このとき、明るさは、ディスクリネーションが発生しない場合の０．２５に対して０．１８まで低下する。
【００４６】
もう１つのディスクリネーションが発生するサブフィールド期間である８ＳＦでの液晶の応答特性も図６（ｂ）における「ディスクリネーション有り」に相当する特性となる。７ＳＦでは全黒表示状態であるため明るさは０％であり、８ＳＦの０．６９ｍｓの間にディスクリネーションが発生するため、８ＳＦの開始時が図６（ｂ）の０ｍｓに相当し、８ＳＦの終了時が０．６９ｍｓに相当する。このとき、明るさは、ディスクリネーションが発生しない場合の０．２５に対して０．１８まで低下する。そして、３ＳＦと８ＳＦでディスクリネーションが発生しない場合の明るさの和は０．５０（＝０．２５＋０．２５）となるのに対して、ディスクリネーションが発生する場合の明るさの和は０．３６（＝０．１８＋０．１８）となる。全面同一階調を前提として作成されるガンマ特性を基準とすると、ディスクリネーション発生表示状態では比率で７２％（＝０．３６／０．５０）まで暗くなる。
【００４７】
以上、説明したメカニズムによりディスクリネーションが発生し、ディスクリネーションが発生した画素はディスクリネーションが発生しない画素と比較して暗く表示される。なお、本実施形態では、図３に示される駆動パターンを用いてディスクリネーションの発生原理を説明したが、他のサブフィールド駆動パターンであっても、同様の原理でディスクリネーションが発生する。ディスクリネーションによる明るさの低下が視認されづらくする方法については後述するが、後述する方法によってディスクリネーションによる明るさの低下が視認されづらくなる効果は、サブフィールド駆動方式の駆動パターンによらない。
【００４８】
次に、図７を用いて画像処理部１４０の内部構成と動作、および液晶制御部１５０の動作について説明する。図７に示されるように、画像処理部１４０は、前処理部１４１、縮小画像生成部１４２、画像メモリ１４３、階調変換部１４５および出力同期信号生成部１４９を備え、各部はレジスタバス１９９を介してＣＰＵ１１０と接続されている。
【００４９】
前処理部１４１は、画像入力部１３０から入力された画像を、液晶素子１５１Ｒ、１５１Ｇ、１５１Ｂに適した色空間、解像度へ変換する。具体的には、色空間変換、幾何学変形補正（ワーピング、台形補正）、拡大縮小処理を含む表示レイアウトの変換処理、などを行う。処理後の画像ＩＭＧは、縮小画像生成部１４２へ供給される。
【００５０】
縮小画像生成部１４２は、前処理部１４１から出力された画像ＩＭＧを画像メモリ１４３に書き込み、画素シフト表示のための１ｓｔサブフレームＤＩＶ＿Ａと、２ｎｄサブフレームＤＩＶ＿Ｂを生成する。また、縮小画像生成部１４２は、１ｓｔサブフレームＤＩＶ＿Ａと、２ｎｄサブフレームＤＩＶ＿Ｂを倍速して出力する。すなわち、入力画像のフレーム周波数が６０Ｈｚである場合、１２０Ｈｚで１ｓｔサブフレームＤＩＶ＿Ａと、２ｎｄサブフレームＤＩＶ＿Ｂを出力する。また、縮小画像生成部１４２は、当該タイミングで出力している画像が、１ｓｔサブフレームＤＩＶ＿Ａか２ｎｄサブフレームＤＩＶ＿Ｂかを識別可能な同期信号を出力する。
【００５１】
次に、前処理部１４１から出力された画像ＩＭＧから画素シフト処理のための１ｓｔサブフレームＤＩＶ＿Ａと２ｎｄサブフレームＤＩＢ＿Ｂを生成する方法を具体的に説明する。縮小画像生成部１４２は、画素シフト処理が実行される場合に、それぞれ異なるサンプリング位相で１つのフレームの画素の階調値をサンプリングして、複数のサブフレームを生成する。より具体的には、まず、縮小画像生成部１４２は、画像メモリ１４３に格納されている画像ＩＭＧの水平方向、垂直方向の座標がともに偶数である画素データ（画素の階調値）を図８（ａ）のようにサンプリングして、１ｓｔサブフレームＤＩＶ＿Ａとして出力する。そして、次に、縮小画像生成部１４２は、図８（ａ）のように画像メモリ１４３から画像ＩＭＧの水平垂直方向の座標がともに奇数である画素データをサンプリングして、２ｎｄサブフレームＤＩＶ＿Ｂとして出力する。なお、縮小画像生成部１４２は、縮小画像を生成せずに、縮小画像生成部１４２へ入力された入力画像をそのまま１ｓｔサブフレームおよび２ｎｄサブフレームとして階調変換部１４５に出力することもできる。
【００５２】
次に、画素シフト処理において１ｓｔサブフレームＤＩＶ＿Ａと、２ｎｄサブフレームＤＩＶ＿Ｂがどのように投影面上に出力されるかについて説明する。図８（ｂ）に１ｓｔサブフレームＤＩＶ＿Ａと、２ｎｄサブフレームＤＩＶ＿Ｂの投影面上における投影位置との関係を示す。図８（ｂ）において座標の記載された四角形が１ｓｔフレーム期間における投影位置の１画素を表しており、この四角形の集合体が１ｓｔフレーム期間における投影画像（１ｓｔサブフレームＤＩＶ＿Ａ）となる。一方、ハッチングされた四角形は２ｎｄフレーム期間における投影位置の１画素を表しており、この四角形の集合体が２ｎｄフレーム期間における投影画像（２ｎｄサブフレームＤＩＶ＿Ｂ）となる。１ｓｔサブフレームＤＩＶ＿Ａと２ｎｄサブフレームＤＩＶ＿Ｂは、画素シフト素子１７０によって光路がシフトされることにより、結果として図８（ｂ）のように、水平垂直方向にそれぞれ１／２画素シフトした位置に投影される。
【００５３】
図７に戻り、階調変換部１４５は、自身に入力される画像データに対して、フレーム毎にそれぞれ異なる階調変換処理を適用することができる。本実施形態では、階調変換部１４５が用いる、入力階調から出力階調への変換特性として、入力画像に所定のゲイン係数を乗じる例を示す。図９（ａ）に階調変換部１４５の一構成例を示す。本例における階調変換部１４５は、ゲイン係数決定部２００およびゲイン処理部２０１で構成される。
【００５４】
ゲイン係数決定部２００は、自身に入力される出力同期信号に同期して、１つのフレーム期間を分割して得られる分割期間毎に異なるゲイン係数を決定し、ゲイン処理部２０１に通知する。ここではある分割期間に対するゲイン係数を１００％とし、その次の分割期間に対するゲイン係数を９０％とするものとする。ゲイン処理部２０１は、入力画像信号に対して、ゲイン係数決定部２００が決定したゲイン係数を乗算するゲイン処理を行う。これにより、縮小画像生成部１４２から出力された１ｓｔサブフレームと２ｎｄサブフレームでは、それぞれ異なるゲイン係数が乗じられる。
【００５５】
上記のように階調変換部１４５が分割期間ごとに、すなわちサブフレームごとに異なるゲイン処理を行うことにより、ディスクリネーションによる画素の明るさの低下を視認されづらくすることができる。この仕組みについて図１０を用いて説明する。なお、図１０において、ディスクりネーションによる暗線は理解のために模式的に示したものであり、実際に発生する暗線の濃度等を忠実に描画したものではない。
【００５６】
図１０（ａ）は、ゲイン係数が１００％の時の入力階調値と出力階調値の関係（入出力階調特性）と観察者により視認される投影画像のイメージを示している。ここでは、水平方向に９６画素を有する液晶素子１５１により、右方向に単純に一階調ずつ増加するグラデーション画像を表示した場合が示されている。このグラデーション画像の表示において、ディスクリネーションが生じない画素は滑らかな濃淡が表現される。一方で、隣接画素の駆動状態でオン期間とオフ期間が重なる時間が長い隣接階調ではディスクリネーションの影響により明るさが低下し暗線が知覚される。図１０（ａ）では、ディスクリネーションによる暗線が５箇所知覚されるものとして説明する。
【００５７】
なお、以下、ディスクリネーションによる画素の明るさの低下を視認されづらくすることができる説明を簡単にするため、画素シフト素子１７０が駆動しない場合、すなわちサブフレームごとに光路をシフトしない場合の投影画像を例にとって説明する。
【００５８】
階調値６４と階調値６５が隣接する位置に発生しているディスクリネーションに着目する。ここで、上記と同様のグラデーション画像に対して、ゲイン係数９０％のゲインを適用した場合のディスクリネーションの位置の変化について図１０（ｂ）を用いて説明する。ゲイン係数９０％のゲイン処理により、階調値６４と階調値６５の隣接関係は、入力の階調値が７１と７２の画素へと移動する。よって、ディスクリネーションによる暗線は階調値６４を表示している入力の階調値が７１の画素で発生する。
【００５９】
階調変換部１４５は、ゲイン係数１００％とゲイン係数９０％をサブフレーム毎（分割期間ごと）に交互に切り替えるため、投影される画像も図１０（ａ）と図１０（ｂ）に示した画像がサブフレーム毎に交互に切り替わる。この切り替わり周期が一定以上であると、観察者には２フレームの画像が積分されて知覚されるため、ディスクリネーションによる暗線も図１０（ｃ）のように約１／２の濃さとなって知覚される。以上が、階調変換部１４５の動作がディスクリネーションによる暗線を視認されづらくする原理である。なお、この原理は他の位置にて発生しているディスクリネーションに関しても同様である。
【００６０】
図７に戻り、出力同期信号生成部１４９は、出力同期信号を生成するブロックであり、自身に入力されている不図示のドットクロックのベースとなる基準クロックをカウントして出力同期信号を生成する。出力同期信号は、縮小画像生成部１４２による画像メモリ１４３の読み出しタイミング、液晶制御部１５０による液晶素子１５１Ｒ、Ｇ、Ｂの駆動タイミング、シフト制御部１７１による画素シフト素子１７０の駆動タイミング、を同期化する基準信号となる。
【００６１】
次に、実施形態１による投影処理を説明する。ＣＰＵ１１０は、画素シフト処理のオン／オフおよび階調変換部１４５が適用するゲイン係数を入力画像の解像度に応じて制御することにより、コストを抑えつつ、ディスクリネーションによる画質低下を抑制し、画素シフトによる高解像度化を実現する。すなわち、階調変換部１４５は、入力画像の１つのフレームから得られる複数のサブフレームのそれぞれに異なる変換特性（本例では、ゲイン係数）を適用することができる。そして、階調変換部１４５は、複数のサブフレームの投影位置をずらすように投影を行う画素シフト処理の実行時に各サブフレームに適用する変換特性の差を、画素シフト処理の非実行時に各サブフレームに適用する変換特性の差よりも小さくする。以下では、変換特性の一例としてゲイン係数を用い、画素シフト処理実行時には各サブフレームに適用するゲイン係数の差をゼロにする構成を説明する。図１１に実施形態１におけるＣＰＵ１１０が実施する投影制御のフローチャートを示す。なお、ステップＳ１１０からＳ１１５までの処理は、画像入力部１３０に入力される画像フォーマットが変わるたびにＣＰＵ１１０により実行される。
【００６２】
ステップＳ１１０において、ＣＰＵ１１０は、画像入力部１３０に入力される入力画像の解像度情報を取得する。解像度情報は、例えば、入力画像（画像データ）のヘッダ情報から取得され得る。ステップＳ１１１において、ＣＰＵ１１０は、ステップＳ１１０で取得した入力画像の解像度と液晶素子１５１の表示可能な所定の解像度を比較する。例えば、本例では、所定の解像度として、液晶素子１５１の表示可能な最大解像度を用いる。ＣＰＵ１１０は、入力画像の解像度が液晶素子１５１の最大解像度より大きいと判断した場合、ステップＳ１１４に進み、入力画像の解像度が液晶素子１５１の最大解像度以下であると判断した場合、ステップＳ１１２に進む。
【００６３】
ステップＳ１１２において、ＣＰＵ１１０は、画素シフト処理をオフにする。具体的には、シフト制御部１７１に画素シフト素子１７０を駆動しないよう指示を出す。さらに、縮小画像生成部１４２に対して、縮小画像を生成せず、縮小画像生成部１４２の入力画像をそのまま階調変換部１４５へ出力するよう指示を出す。ステップＳ１１３において、ＣＰＵ１１０は、階調変換部１４５が１ｓｔサブフレームと２ｎｄサブフレームとで異なるゲイン係数を適用するゲイン処理を行うよう指示する。
【００６４】
他方、ステップＳ１１１において入力画像の解像度が液晶素子１５１の解像度よりも大きいと判定された場合、ステップＳ１１４において、ＣＰＵ１１０は、画素シフト処理をオンにする。具体的には、シフト制御部１７１に画素シフト素子１７０を駆動するよう指示を出す。さらに、縮小画像生成部１４２に対して、画素シフトのための間引き画像（１ｓｔサブフレームＤＩＶ＿Ａおよび２ｎｄサブフレームＤＩＶ＿Ｂ）を生成し階調変換部１４５へ出力するよう指示を出す。ステップＳ１１５において、ＣＰＵ１１０は、階調変換部１４５が１ｓｔサブフレームと２ｎｄサブフレームで同じゲイン係数を適用するように、階調変換部１４５に対して指示を出す。
【００６５】
上記処理では、画素シフト処理が有効（オン）の場合に１ｓｔフレーム期間と２ｎｄフレーム期間で同じゲイン係数が適用される（ステップＳ１１５）。これは、画素シフト処理が有効（オン）の場合に、異なるゲイン係数を用いたゲイン処理を行うと画素シフトによる高解像化の効果が低下してしまう場合があるためである。画素シフト処理において１ｓｔサブフレームＤＩＶ＿Ａ、２ｎｄサブフレームＤＩＶ＿Ｂのそれぞれに対して異なるゲイン係数を用いたゲイン処理を行うことにより高解像度化の効果が低下してしまう例について、図１２を参照しながら説明する。
【００６６】
図１２（ａ）は縮小画像生成部１４２に入力される入力画像（画像ＩＭＧ）を表している。なお、１つの四角が各画像データの１画素を表し、四角の中の数字が各画素の階調値を表している。縮小画像生成部１４２は、図１２（ａ）の実線で囲った画素をサンプリングし１ｓｔサブフレームＤＩＶ＿Ａを、破線で囲った画素をサンプリングし２ｎｄサブフレームＤＩＶ＿Ｂを、それぞれ生成する。この場合の、１ｓｔサブフレームＤＩＶ＿Ａと２ｎｄサブフレームＤＩＶ＿Ｂを図１２（ｂ）と図１２（ｃ）にそれぞれ示す。この１ｓｔサブフレームＤＩＶ＿Ａと２ｎｄサブフレームＤＩＶ＿Ｂが階調変換部１４５の処理を経ずに出力された場合の投影画像のイメージを図１２（ｄ）に示す。２ｎｄサブフレームＤＩＶ＿Ｂは１ｓｔサブフレームＤＩＶ＿Ａに対して、右下に１／２画素シフトして投影される。結果、図１２（ｄ）の各画素は、１ｓｔサブフレームＤＩＶ＿Ａと１／２画素シフトした２ｎｄサブフレームＤＩＶ＿Ｂの階調値を時間積分（平均）した階調値となる。
【００６７】
次に、１ｓｔサブフレームＤＩＶ＿Ａと２ｎｄサブフレームＤＩＶ＿Ｂが階調変換部１４５の処理（異なるゲイン係数による処理）を経て出力される場合を考える。１ｓｔサブフレームＤＩＶ＿Ａと２ｎｄサブフレームＤＩＶ＿Ｂはそれぞれ時分割で階調変換部１４５へ出力されるため、階調変換部１４５は１ｓｔサブフレームＤＩＶ＿Ａと２ｎｄサブフレームＤＩＶ＿Ｂにそれぞれ異なるゲイン係数を適用する。１ｓｔサブフレームＤＩＶ＿Ａに１００％のゲイン係数を、２ｎｄサブフレームＤＩＶ＿Ｂに９０％のゲイン係数をかけた場合の画像を図１２（ｅ）、図１２（ｆ）にそれぞれ示す。また、図１２（ｅ）と図１２（ｆ）が画素シフトで投影された場合のイメージを図１２（ｇ）に示す。理想的には、図１２（ｄ）のように、左上から右下にかけての斜めの高い階調値のラインが一律に投影されるべきである。しかしながら、図１２（ｇ）においては、高い階調値９１の斜めのラインの両脇（右上側と左下側）に階調値４７の画素と階調値５２の画素が交互に表示されてしまう。これら階調値４７の画素と階調値５２の画素は、入力画像には存在しなかったジャギーのように視認されてしまう。したがって、画素シフト処理オンの場合に、階調変換部１４５が１ｓｔサブフレームＤＩＶ＿Ａと２ｎｄサブフレームＤＩＶ＿Ｂのそれぞれに対して異なったゲイン係数によりゲイン処理を行うと、画素シフトによる高解像化の効果が低下してしまう。
【００６８】
以上より、画素シフトによる高解像化の効果を低下させないようにするためには、１ｓｔサブフレームＤＩＶ＿Ａと２ｎｄサブフレームＤＩＶ＿Ｂのそれぞれに対して、適用するゲイン係数の差を小さくすることが望ましい。実施形態１におけるＣＰＵ１１０は、ステップＳ１１５において、１ｓｔサブフレームＤＩＶ＿Ａと２ｎｄサブフレームＤＩＶ＿Ｂで同じゲイン係数を乗じる（ゲイン係数の差をゼロにする）ようにする。このため、投影される画像は図１２（ｄ）のようになり、図１２（ｇ）のようなジャギーは視認されず、高解像度化の効果を理想的なものとすることができる。
【００６９】
次に、ステップＳ１１５において、階調変換部１４５で１ｓｔサブフレームＤＩＶ＿Ａ、２ｎｄサブフレームＤＩＶ＿Ｂで同じゲイン係数を乗じても、ディスクリネーションによる暗線を視認されづらくする効果が低下しないことを説明する。
【００７０】
図１３（ａ）は、画素シフト処理がオフの場合、すなわち、画素シフト素子１７０によりサブフレームごとに光路がシフトされない場合の液晶素子１５１の４画素分の投影面のイメージである。図５（ａ）で説明したように、ディスクリネーションは１画素内のごく一部分に生じるため、投影面上においては例えば、図１３（ａ）のように１画素未満の幅の暗線として視認される。一方、画素シフトがオンの場合は、図１３（ｂ）のように、一方のサブフレームは他方のサブフレームに対して１／２画素分右下にシフトして投影される。そのため、ディスクリネーションの表示位置も１／２画素分シフトして投影されることとなる。結果、仮にパネル上の同じ画素位置にディスクリネーションが生じたとしても、投影面上では２フレーム続けて同じ位置にディスクリネーションによる暗線が投影されることはない。また、観察者には２フレームの画像が積分されて視認されるため、ディスクリネーションによる暗線は図１３（ｂ）のように約１／２の濃さとなって視認される。このように、画素シフト駆動を行うことによってディスクリネーションによる暗線を視認されづらくすることができる。そのため、画素シフト駆動を行う場合は、階調変換部１４５が適用するゲインの差を小さくしても、ディスクリネーションによる暗線を視認されづらくする効果は低下しない。
【００７１】
上述のとおり、縮小画像生成部１４２が生成した１ｓｔサブフレームＤＩＶ＿Ａと２ｎｄサブフレームＤＩＶ＿Ｂにゲイン係数の差分が大きなゲインをかけてしまうと、画素シフトによる高解像度化の効果が低下する。そのため、画素シフト処理がオンの場合には階調変換部１４５は、それぞれのフィールドで使用するゲイン係数の差分を小さくする。一方ディスクリネーションについては、画素シフト駆動を行うことによって、ディスクリネーションによる暗線を視認されづらくする効果がある。そのため、画素シフト駆動を行う場合は、階調変換部１４５が適用するゲインの差を小さくしても、ディスクリネーションによる暗線を視認されづらくする効果は低下しない。
【００７２】
以上のように、実施形態１に係る投影制御によれば、画素シフト処理のオン／オフと階調変換部１４５が適用するゲイン係数が、入力画像の解像度に応じて制御される。そして、シフト処理がオフの場合には各サブフレームに異なるゲイン係数を適用することにより、ディスクリネーションが低減される。また、シフト処理がオンの場合には、各サブフレームに同じゲイン係数を適用することにより、高解像化の効果を維持するとともに、ディスクリネーションの影響を抑えることができる。また、上記の投影制御では、シフト処理がオンの場合に、１ｓｔサブフレームＤＶ＿Ａと２ｎｄサブフレームＤＶ＿Ｂを生成するための倍速処理が必要となるが、ゲイン係数を異ならせるための時間的な分割が不要となる。そのため、高帯域の画像処理、液晶素子１５１の高速駆動が不要である。したがって、実施形態１の液晶プロジェクタ１００によれば、コストを抑えつつ、ディスクリネーションによる画質低下を抑制し、画素シフトによる高解像度化を実現することができる。
【００７３】
＜変形例１＞
上記実施形態１のＣＰＵ１１０は、図１１のステップＳ１１１において、入力画像の解像度に応じて、画素シフト処理のオン／オフと階調変換部１４５が使用するゲインを制御したがこれに限られるものではない。ステップＳ１１１において、解像度以外の画像フォーマット情報に基づいて処理が分岐するようにしてもよい。
【００７４】
例えば、入力画像の同期信号の周波数に応じて画素シフト処理のオン／オフと階調変換部１４５が使用するゲインを制御するようにしてもよい。その場合、ＣＰＵ１１０は、入力画像の垂直同期信号の周波数が所定値以下の場合にはステップＳ１１２へ進み画素シフト処理をオフする。他方、ＣＰＵ１１０は、入力画像の垂直同期信号の周波数が所定値より大きいと判断した場合にはステップＳ１１４へ進み、画素シフト処理をオンにする。入力信号の垂直同期信号の周波数が低い場合、画素シフト素子の駆動周波数もそれに合わせて低くなることにより、光路シフトの様子が視認されてしまう可能性があるためである。入力画像の垂直同期信号の周波数が所定値以下と判断された場合には、画素シフト処理をオフにすることで、光路シフトが視認されてしまうことを防止できる。なお、この場合の所定値は、光路シフトの様子が視認されないように設定することが望ましく、実用上は３０Ｈｚ以下であることがより望ましい。
【００７５】
＜変形例２＞
また、実施形態１の階調変換部１４５の別の構成例として、図９（ｂ）に示される様に、それぞれ異なる入出力階調特性データが格納されたルックアップテーブル（ＬＵＴ）群によって階調変換の変換特性を切り替える構成であってもよい。例えば、ＬＵＴ２２０には、図１０（ａ）に記載の入出力階調特性データが、また、ＬＵＴ２２１には図１０（ｂ）に記載の入出力階調特性データが記録されている。そして、セレクタ２２２が出力同期信号に同期して、サブフレームごとにＬＵＴを切り替えることで、サブフレーム毎に異なる入出力階調特性が適用される。
【００７６】
なお、ＬＵＴ２２０、２２１は全階調分の階調変換データを保持していてもよいが、ＲＡＭ容量が増加してしまうという課題もある。この課題を解消するために、ＬＵＴ２２０、２２１は、代表階調の階調変換データのみを保持し、保持していない階調の階調変換データは、その前後の代表階調の階調変換データを補間して算出する構成であってもよい。
【００７７】
以上説明したように液晶プロジェクタ１００の各部が動作することによって、コストを抑えつつ、ディスクリネーションによる画質低下を抑制し、画素シフトによる高解像度化を実現することができる。
【００７８】
＜実施形態２＞
実施形態１では、画像のフォーマット情報（例えば、解像度、垂直同期信号の周波数）に応じて、画素シフト処理のオン／オフと階調変換部１４５が適用するゲイン係数の制御を行った。実施形態２では、入力画像に適用される画像処理の状態に応じて、画素シフト処理のオン／オフの制御と階調変換部１４５が適用するゲイン係数の制御とを行う。より具体的には、本実施形態においては、前処理部１４１が行う幾何学変形補正の変形量に応じて、画素シフト処理のオン／オフと階調変換部１４５が適用するゲイン係数の制御を行う。なお、実施形態２における液晶プロジェクタ１００の内部構成は実施形態１（図１）と同様である。
【００７９】
図１４は、実施形態２による投影制御を示すフローチャートである。ステップＳ１４１において、ＣＰＵ１１０は、前処理部１４１で実行される幾何学変形補正の変形量情報を取得する。変形量情報は、どの程度幾何変形補正を行っているかを判断できる情報が含まれていればよく、例えば、各変形点に設定されている変形量の合計や平均、最大値、最小値などを用いることができる。
【００８０】
ステップＳ１４２において、ＣＰＵ１１０は、ステップＳ１４１で取得した前処理部１４１で実行される幾何学変形補正の変形量情報にもとづいて、変形量が所定値以上か否かを判断する。ＣＰＵ１１０は、前処理部１４１における幾何学変形補正の変形量が所定値以上だと判断した場合、ステップＳ１１２に進み、前処理部１４１における幾何学変形補正の変形量が所定値未満だと判断した場合、ステップＳ１１４に進む。ステップＳ１１２〜Ｓ１１５は、図１１で説明したとおりである。
【００８１】
一般的に画素シフト処理をオンにした場合、幾何学変形補正の変形量が大きいほど、幾何学変形補正による補間処理や、それに伴うフィルタ処理との影響により画素シフト処理による高解像度化の効果が低下する。したがって、幾何学変形補正の変形量が所定値以上の場合は画素シフト処理をオフにすることが望ましい。したがって、ステップＳ１４２で使用する所定値は、変形量に応じた高解像度化の低下度合によって決定することが望ましい。より簡単な構成では、ステップＳ１４２で、ＣＰＵ１１０は、幾何学変形補正がオンの場合（変形量がゼロでない場合）にステップＳ１１２へ進むようにし、幾何学変形補正がオフの場合（変形量がゼロの場合）にステップＳ１１４へ進むようにしてもよい。
【００８２】
以上説明したように、実施形態２によれば、幾何学変形補正の変形量に応じて、画素シフト処理を適切に制御することができる。また、画素シフト処理がオンの場合は、高解像度化の効果を低下させることなく、画素シフト処理がオフのときと同等のディスクリネーションによる暗線を視認されづらくする効果を維持することができる。したがって、コストを抑えつつ、ディスクリネーションによる画質低下を抑制し、画素シフトによる高解像度化を実現することができる。
【００８３】
＜実施形態３＞
実施形態１では、画像のフォーマット情報に応じて、実施形態２では、幾何学変形補正などの画像処理の状態に応じて、画素シフト処理のオン／オフの制御と階調変換部１４５が使用するゲイン係数の制御とを行う例を説明した。実施形態３では、入力画像の特徴量に応じて、画素シフト処理のオン／オフと階調変換部１４５が使用するゲイン係数の制御を行う。実施形態３においては、例えば、入力画像が動画コンテンツなのか静止画コンテンツなのかを入力画像の特徴量に基づいて判断し、その判断結果に応じて画素シフト処理のオン／オフの制御と階調変換部１４５が使用するゲイン係数の制御とを行う。なお、実施形態３における液晶プロジェクタ１００の内部構成は実施形態１、２（図１））と同様である。ただし、前処理部１４１は、入力された画像の特徴量を算出し、その算出結果を画像処理部に供給する。
【００８４】
図１５は実施形態３による投影制御を示すフローチャートである。ステップＳ１５１において、ＣＰＵ１１０は、前処理部１４１に入力されている入力画像の特徴量として平均輝度レベル（ＡＰＬ）を前処理部１４１から取得する。ステップＳ１５２において、ＣＰＵ１１０は、ステップＳ１５１で取得した特徴量に基づいて、入力画像が動画コンテンツか否かを判断する。ＣＰＵ１１０は、入力画像が動画コンテンツであると判断した場合、ステップＳ１１２に進み、動画コンテンツでないすなわち静止画コンテンツであると判断した場合、ステップＳ１１４に進む。ステップＳ１１２からＳ１１５の処理は、実施形態１において説明したとおりである。
【００８５】
より具体的には、ＣＰＵ１１０は前のフレームで取得したＡＰＬをＲＡＭ１１２に記録しておき、ステップＳ１５１で取得した現在フレームのＡＰＬとの差分をとる。そして、ＣＰＵ１１０は前のフレームのＡＰＬと現在のフレームのＡＰＬの差分値が所定以上である場合、入力画像が動画コンテンツであると判断する。また、ＣＰＵ１１０は、前のフレームのＡＰＬと現在のフレームのＡＰＬの差分値が所定未満である場合、入力画像は動画コンテンツでない、すなわち静止画コンテンツであると判断する。
【００８６】
また、実施形態３では、入力画像のＡＰＬの前後のフレームの差分値により入力画像が動画コンテンツであるか否かを判断するとしたが、入力画像が動画コンテンツであるか否かを判断できればその判断方法を限定するものではない。例えば、動きベクトルなどを算出するような構成とし、動きベクトルの大きさや、所定値以上の大きさを持つ動きベクトルの数などを基に、入力画像が動画コンテンツであるか否かを判断するような構成としてもよい。
【００８７】
次に、入力画像が動画コンテンツなのか静止画コンテンツなのかに応じて、画素シフト処理のオン／オフと階調変換部１４５が使用するゲイン係数の制御を行う理由について説明する。
【００８８】
一般に、入力画像が、静止コンテンツである場合の方が、動画コンテンツである場合より高解像度化が求められる。入力画像が動画コンテンツの場合、画像に動きがあるため画像の細かな部分の変化について視認されづらい。一方、入力画像が静止画コンテンツである場合、画像に動きが少ないため、画像の細かい部分に対してより視聴者注意が向きやすくなり、細かな変化についても視認されやすくなる。したがって、入力画像が静止画コンテンツの場合に、画素シフト処理をオンにして、高解像度化することが望ましい。そのため、実施形態３では、入力画像が動画コンテンツか静止画コンテンツかに応じて、画素シフト処理のオン／オフを制御する。そして、画素シフト処理がオンの場合は、高解像度化の効果を低下させることなく、画素シフト処理がオフのときと同程度にディスクリネーションによる暗線の視認性を抑える効果を維持することができる。
【００８９】
なお、ステップＳ１１５においては、実施形態１、２と同様に、１ｓｔサブフレームＤＩＶ＿Ａと２ｎｄサブフレームＤＩＶ＿Ｂに同じゲイン係数を適用するすなわち、ゲイン係数の差分がゼロとするがこれに限られないことは上述の通りである。さらに、上記の各実施形態において、ゲイン係数の差分の大きさを、画素シフトによる高解像度化の効果とディスクリネーションによる暗線の視認されづらさ、その他の画質妨害の優先度合により決定するようにしてもよい。
【００９０】
例えば、実施形態３では、連続的に入力される入力画像が、各時点において動画コンテンツか、静止画コンテンツかによって適用するゲイン係数を切り替える。したがって、動きの大きいシーンと小さいシーンが頻繁に切り替わるような入力画像が入力された場合、ゲイン係数の差分が大きい場合とゼロの場合が頻繁に切り替わることとなり、フリッカーのように視認される可能性がある。そこで、実施形態３においては、ステップＳ１１５でゲイン係数の差分をゼロより大きく、画素シフトオフのときに適用するゲイン係数の差分より小さくすることがより好ましい。
【００９１】
例えば、画素シフト処理オンの場合に、ステップＳ１１５で１ｓｔサブフレームと２ｎｄサブフレームに適用するゲイン係数をそれぞれ１００％、９８％（差分２％）とする。また、画素シフト処理オフの場合には、ステップＳ１１３で１ｓｔサブフレームと２ｎｄサブフレームに適用するゲイン係数を実施形態１、２と同様それぞれ１００％、９０％（差分１０％）とする。このようにゲイン係数を設定した場合、画素シフトオフ時とオン時の最大輝度値はそれぞれ、９５％（（１００％＋９０％）／２）と９９％（（１００％＋９８％）／２）となり、振幅４％のフリッカー成分となる。
【００９２】
一方、実施形態１、２の場合、画素シフト処理オンの場合に１ｓｔサブフレームと２ｎｄサブフレームに適用するゲイン係数はともに１００％である。そのため、実施形態１、２における画素シフトオフ時とオン時の最大輝度値はそれぞれ、９５％と１００％となる。その結果、振幅５％のフリッカー成分となる。したがって、画素シフトオンの際にゲイン係数が１００％と９８％を用いた方が、フリッカーの振幅が改善していることが分かる。
【００９３】
なお、画素シフト処理においてゲイン係数の差が存在することによってジャギーが懸念される。図１２（ｈ）は１ｓｔサブフレームＤＩＶ＿Ａにゲイン係数１００％を乗じた状態、図１２（ｉ）は２ｎｄサブフレームＤＩＢ＿Ｂにゲイン係数９８％を乗じた状態を示す。これらを画素シフトにより表示すると、図１２（ｊ）のような投影画像が表示される。図１２（ｊ）に示す通り、左上から右下にかけての高い階調値９５の斜めのラインの両脇（右上側と左下側）の階調値は、階調値５１と５２であり、ほぼ一律であり画素シフトによる高解像度化の効果はほぼ低下していない。すなわち、小さなゲイン係数の差を設定することでフリッカーの発生を抑えるとともに、高解像度化の効果を維持することができる。
【００９４】
以上のように、実施形態３によれば、コストを抑えつつ、ディスクリネーションによる画質低下を抑制し、画素シフトによる高解像度化を実現することができる。
【００９５】
以上、実施形態１〜３で、入力画像のフォーマット情報、画像処理の状態、および入力画像の特徴量などに応じて、画素シフト処理のオン／オフと階調変換部１４５が使用するゲイン係数の制御を行うことを示した。しかしながら、画素シフト処理のオン／オフと階調変換部１４５が使用するゲイン係数の制御は、これらに限られるものではない。例えば、ユーザが操作部等を介して入力した画素シフト処理のオン／オフの設定に応じて、階調変換の特性を制御するようにしてもよい。この場合、例えば、ユーザが画素シフト処理を有効に設定すると、階調変換部１４５は、複数のサブフレームに使用するゲイン係数の差を、ユーザが画素シフト処理を無効に設定した場合よりも小さくする。また、例えば、ユーザが操作部等を介して入力したディスクリネーション抑制処理のオン／オフの設定に応じて、画素シフト処理のオン／オフを制御するようにしてもよい。この場合、例えば、画素シフト処理が有効な状態で、ユーザがディスクリネーション抑制処理を無効から有効に変更すると、画素シフト処理をオフとするように制御される。
【００９６】
画素シフト処理のオン／オフと、サブフレームに適用される階調変換特性の差の大小とが、上述した各実施形態のように連動して動くことにより、コストを抑えつつ、ディスクリネーションによる画質低下を抑制し、画素シフトによる高解像度化を実現することができる。
【００９７】
＜他の実施形態＞
なお、本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
【００９８】
以上説明した各実施形態は代表的な例にすぎず、本発明の実施に際しては、各実施形態に対して種々の変形や変更が可能である。
【符号の説明】
【００９９】
１００：液晶プロジェクタ、１１０：ＣＰＵ、１３０：画像入力部、１４０：画像処理部、１４１：前処理部、１４２：縮小画像生成部、１４３：画像メモリ、１４５：階調変換部、１５０：液晶制御部、１５１Ｒ，１５１Ｇ，１５１Ｂ：液晶素子、１６０：光源制御部、１６１：光源、１７０：画素シフト素子、１７１：シフト制御部、１９９：レジスタバス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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