(57)【要約】【課題】電源電位の供給が遮断されたときでも論理回路の切り替え状態の保持が可能で、電源投入後の論理ブロックの起動時間が短く、低消費電力化が可能な、否定論理積（ＮＡＮＤ）回路および否定論理和（ＮＯＲ）回路を容易に切り替えることができる論理回路を提供する。【解決手段】酸化物半導体を有するトランジスタを介して、ノードへの電荷保持状態を切り替えることによって、否定論理積（ＮＡＮＤ）回路および否定論理和（ＮＯＲ）回路を容易に切り替えることができる。当該トランジスタにはワイドバンドギャップ半導体である酸化物半導体材料を用いることによって、トランジスタのオフ電流を十分に小さくできるため、ノードに保持した電荷の状態を不揮発とすることができる。【選択図】図１
2020022168.tif 000002
【特許請求の範囲】
【請求項１】
電源電位の供給が遮断されたときでも、論理ブロックの回路構成の切り替え状態を保持する機能を有するプログラマブルロジックデバイスであって、
ノードと、酸化物半導体を有するトランジスタと、ｎチャネルトランジスタと、ｐチャネルトランジスタと、配線と、を有し、
前記酸化物半導体を有するトランジスタは、前記ノードと前記配線との導通又は非導通を制御する機能を有し、
前記ノードの電荷保持状態に応じて、前記ｎチャネルトランジスタ又はｐチャネルトランジスタの一方の導通状態を保持し、前記切り替え状態を保持する機能を有し、
前記ノードは、容量素子が接続されているプログラマブルロジックデバイス。
【請求項２】
請求項１において、
前記ｎチャネルトランジスタ及び前記ｐチャネルトランジスタは、シリコンを有するプログラマブルロジックデバイス。
【請求項３】
請求項１又は請求項２において、
前記酸化物半導体を有するトランジスタは、前記ｎチャネルトランジスタ及び前記ｐチャネルトランジスタの上方に設けられているプログラマブルロジックデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
論理回路および当該論理回路を用いた半導体装置に関する。また、当該半導体装置を用い
た電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、発光表示装置、大規模集積回路および電子機器は全て半導体
装置である。
【背景技術】
【０００３】
通常、大規模集積回路（ＬＳＩ：Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎとも
いう。）に代表される半導体集積回路は、製造時に回路構成を固定され、製造後に回路構
成を変更することはできない。これに対して、プログラマブルロジックデバイス（ＰＬＤ
：Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）と呼ばれる半導体集積回路は
、複数の論理回路からなる論理ブロックを単位として、各論理ブロックが配線を介して電
気的に接続される構造となっている。プログラマブルロジックデバイスでは、各論理ブロ
ックの回路構成を電気信号によって制御することができる。
【０００４】
これにより、プログラマブルロジックデバイスは、製造後も設計変更を行うことが可能と
なるので、プログラマブルロジックデバイスを用いることにより、半導体集積回路の設計
、開発に費やされる期間およびコストを大幅に削減させることができる。
【０００５】
プログラマブルロジックデバイスには、ＣＰＬＤ（Ｃｏｍｐｌｅｘ  ＰＬＤ）、ＦＰＧＡ
（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）と呼ばれるものも存
在する。いずれにおいても、論理ブロックに設けられている、メモリ部に格納されたデー
タ（コンフィギュレーションデータ）に従ってスイッチの切換を行うプログラマブルスイ
ッチによって各論理ブロックの回路構成を制御している。つまり、各プログラマブルスイ
ッチにデータをプログラミングすることで、プログラマブルロジックデバイスの回路構成
を変更することができる。
【０００６】
上記メモリ部には、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒ
ｙ）などの揮発性メモリが主に用いられている。また、その一方で特許文献１に示すよう
に、当該メモリ部に、フラッシュメモリのようにフローティングゲートトランジスタから
なる不揮発性メモリを用いる技術も存在する（特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−１５０６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
このようにプログラマブルロジックデバイスにおいて、メモリ部に格納されたデータに従
いスイッチの切換を行うプログラマブルスイッチによって、各論理ブロックの回路構成を
制御しているが、プログラマブルスイッチのメモリ部にＳＲＡＭなどの揮発性メモリを用
いる場合、電源電圧の供給が遮断された時に、メモリ部に格納されていたコンフィギュレ
ーションデータが失われる。これにより、プログラマブルスイッチのメモリ部に揮発性メ
モリを用いたプログラマブルロジックデバイスでは、電源投入の度に、当該揮発性メモリ
にコンフィギュレーションデータを毎回書き込む必要がある。よって、電源投入を行って
から論理ブロックを動作させるまでに大きな遅延時間が生じる。
【０００９】
また、プログラマブルロジックデバイスにおいて、プログラマブルスイッチのメモリ部に
フローティングゲートトランジスタを用いてメモリ部の不揮発化を図る場合、電源電圧の
供給を遮断してもコンフィギュレーションデータは保持される。しかし、データを書き込
む際にはフローティングゲートに電子を注入する必要があるため、高い電位の印加が必要
となり、書き込みに長い時間を要する。そのため、消費電力が増加するという問題がある
。また、当該書き込みの際に生じるトンネル電流によりフローティングゲートのゲート絶
縁層が劣化するという問題もある。
【００１０】
上述の問題に鑑み、本発明では電源電位の供給が遮断されたときでも論理回路の切り替え
状態の保持が可能で、電源投入後の論理ブロックの起動時間が短く、低消費電力化が可能
な、否定論理積（ＮＡＮＤ）回路および否定論理和（ＮＯＲ）回路を容易に切り替えるこ
とができる論理回路を提供することを課題の一とする。
【課題を解決するための手段】
【００１１】
本発明の一態様では、ＮＡＮＤ回路およびＮＯＲ回路を切り替えるためにオフ電流の十分
に小さいトランジスタを用いる。トランジスタのオフ電流を十分に小さくすることができ
る材料としては、例えばワイドバンドギャップ半導体である酸化物半導体を用いて当該ト
ランジスタを構成することができる。このようなトランジスタのオフ電流を十分に小さく
することができる半導体材料を用いることで、電源電位の供給が遮断されたときでも論理
回路の切り替え状態を保持することが可能となる。
【００１２】
トランジスタのオフ電流は、トランジスタのチャネル幅１μｍ当たりのオフ電流を１×１
０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、より好ましくは１×１０−２４Ａ以
下とする。このようなトランジスタを用いることにより、データの保持特性に優れ、消費
電力の小さいメモリセルを作製することができる。
【００１３】
本発明の一態様は、直列に接続した第１乃至第４のトランジスタと、直列に接続した第５
乃至第８のトランジスタと、ゲートが接続した第９のトランジスタおよび第１０のトラン
ジスタと、ソースまたはドレインの一方が、第９のトランジスタおよび第１０のトランジ
スタのゲートと接続する第１１のトランジスタと、を有し、第１のトランジスタおよび第
５のトランジスタのソースまたはドレインの一方は高電位電源線に接続され、第４のトラ
ンジスタおよび第８のトランジスタのソースまたはドレインの一方は接地または低電位電
源線に接続され、第１のトランジスタ、第３のトランジスタおよび第８のトランジスタの
ゲートは第１の信号線に接続され、第２のトランジスタ、第４のトランジスタおよび第５
のトランジスタのゲートは第２の信号線に接続され、第６のトランジスタ、第７のトラン
ジスタ、第９のトランジスタおよび第１０のトランジスタのゲートは、第１１のトランジ
スタのソースまたはドレインの一方と接続してノードを形成し、第１１のトランジスタの
ソースまたはドレインの他方は、第３の信号線と接続し、第１１のトランジスタのゲート
は第５の信号線と接続し、第９のトランジスタのソースまたはドレインの一方は、第１の
トランジスタのソースまたはドレインの他方および第２のトランジスタのソースまたはド
レインの一方と接続し、第９のトランジスタのソースまたはドレインの他方は、第５のト
ランジスタのソースまたはドレインの他方および第６のトランジスタのソースまたはドレ
インの一方と接続し、第１０のトランジスタのソースまたはドレインの一方は、第３のト
ランジスタのソースまたはドレインの一方および第４のトランジスタのソースまたはドレ
インの他方と接続し、第１０のトランジスタのソースまたはドレインの他方は、第７のト
ランジスタのソースまたはドレインの一方および第８のトランジスタのソースまたはドレ
インの他方と接続し、第２のトランジスタのソースまたはドレインの他方、第３のトラン
ジスタのソースまたはドレインの他方、第６のトランジスタのソースまたはドレインの他
方および第７のトランジスタのソースまたはドレインの他方は、第４の信号線と接続し、
第１１のトランジスタは酸化物半導体を有する論理回路である。
【００１４】
また本発明の一態様は、上記ノードと接続する容量素子を有する論理回路である。
【００１５】
本発明の一態様は、上記ノードにおける電荷保持状態を切り替えることによって、否定論
理和または否定論理積へ切り替えることができる論理回路である。
【００１６】
本発明の一態様において、上記第１のトランジスタ、第２のトランジスタ、第５のトラン
ジスタ、第６のトランジスタおよび第９のトランジスタはｐチャネルトランジスタであり
、第３のトランジスタ、第４のトランジスタ、第７のトランジスタ、第８のトランジスタ
、第１０のトランジスタおよび第１１のトランジスタはｎチャネルトランジスタである。
例えば、第１乃至第１０のトランジスタは、シリコンをチャネル領域に用いたトランジス
タにより形成し、第１１のトランジスタは、酸化物半導体をチャネル領域に用いたトラン
ジスタとした場合、第１乃至第１０のトランジスタと積層させて第１１のトランジスタを
形成することができるため、回路における占有面積を縮小させることができる。
【００１７】
また、本発明の一態様は、上記酸化物半導体は、Ｉｎ、Ｇａ、ＳｎおよびＺｎから選ばれ
た一種以上の元素を含む酸化物半導体である。このような酸化物半導体をトランジスタの
チャネル領域に用いることにより、低いオフ電流を有するトランジスタを形成することが
できる。それにより、酸化物半導体を用いたトランジスタを論理回路に適用することによ
って、消費電力を低減させることができる。
【発明の効果】
【００１８】
本発明の一態様により、電源電位の供給が遮断されたときでも論理回路の切り替え状態の
保持が可能で、電源投入後の論理ブロックの起動時間が短く、低消費電力化が可能な、否
定論理積（ＮＡＮＤ）回路および否定論理和（ＮＯＲ）回路を容易に切り替えることがで
きる論理回路を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一態様である論理回路を説明する回路図。
【図２】本発明の一態様である論理回路を説明する回路図。
【図３】本発明の一態様である論理回路を説明する回路図。
【図４】本発明の一態様である論理回路におけるトランジスタの作製工程を示す図。
【図５】本発明の一態様である論理回路におけるトランジスタの作製工程を示す図。
【図６】本発明の一態様である論理回路におけるトランジスタの作製工程を示す図。
【図７】本発明の一態様である論理回路におけるトランジスタの作製工程を示す図。
【図８】携帯用の電子機器のブロック図。
【図９】電子書籍のブロック図。
【図１０】本発明の一態様に係る酸化物材料の構造を説明する図。
【図１１】本発明の一態様に係る酸化物材料の構造を説明する図。
【図１２】本発明の一態様に係る酸化物材料の構造を説明する図。
【図１３】計算によって得られた移動度のゲート電圧依存性を説明する図。
【図１４】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１５】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１６】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１７】計算に用いたトランジスタの断面構造を説明する図。
【図１８】酸化物半導体膜を用いたトランジスタ特性のグラフ。
【図１９】試料Ａおよび試料ＢのＸＲＤスペクトルを示す図。
【図２０】トランジスタのオフ電流と測定時基板温度との関係を示す図。
【図２１】Ｉｄおよび電界効果移動度のＶｇ依存性を示す図。
【図２２】基板温度としきい値電圧の関係および基板温度と電界効果移動度の関係を示す図。
【図２３】測定に用いたトランジスタの上面図および断面図を示す図。
【発明を実施するための形態】
【００２０】
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説
明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細
を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示
す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発
明の構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる図
面間で共通して用い、その繰り返しの説明は省略する。
【００２１】
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明
瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない
。
【００２２】
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるため
に付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「
第２の」または「第３の」などと適宜置き換えて説明することができる。
【００２３】
また、本明細書においては、トランジスタのソースとドレインは、一方をドレインと呼ぶ
とき他方をソースと呼ぶ。すなわち、電位の高低によって、それらを区別しない。従って
、本明細書において、ソースとされている部分をドレインと読み替えることもできる。
【００２４】
また、本明細書において「電気的に接続」とは、「何らかの電気的作用を有するもの」を
介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は
、接続対象間での電気信号の授受を可能とするものであれば、特に制限はない。例えば、
「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのス
イッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子な
どが含まれる。
【００２５】
本明細書において、回路図上は独立している構成要素どうしが電気的に接続しているよう
に図示されている場合であっても、実際には、例えば配線の一部が電極としても機能する
場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書
において電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持
っている場合も、その範疇に含める。
【００２６】
（実施の形態１）
本実施の形態では、本発明の一態様であるＮＡＮＤ回路およびＮＯＲ回路を切り替えるこ
とができる論理回路について、図１を用いて説明する。
【００２７】
図１に示す論理回路は、第１のトランジスタ１０１、第２のトランジスタ１０２、第３の
トランジスタ１０３、第４のトランジスタ１０４が直列に接続し、第５のトランジスタ１
０５、第６のトランジスタ１０６、第７のトランジスタ１０７、第８のトランジスタ１０
８が直列に接続し、第１のトランジスタ１０１および第５のトランジスタ１０５のソース
またはドレインの一方が高電位電源線ＶＤＤと接続し、第４のトランジスタ１０４および
第８のトランジスタ１０８のソースまたはドレインの一方が低電位電源線ＶＳＳと接続し
ている。また、第１のトランジスタ１０１、第３のトランジスタ１０３および第８のトラ
ンジスタ１０８のゲートは、第１の信号線Ｓ１に接続され、第２のトランジスタ１０２、
第４のトランジスタ１０４および第５のトランジスタ１０５のゲートは第２の信号線Ｓ２
に接続され、第６のトランジスタ１０６、第７のトランジスタ１０７、第９のトランジス
タ１０９および第１０のトランジスタ１１０のゲートは、第１１のトランジスタ１１１の
ソースまたはドレインの一方と接続してノードＮを形成している。さらに、第１１のトラ
ンジスタ１１１のソースまたはドレインの他方は、第３の信号線Ｓ３と接続し、第１１の
トランジスタ１１１のゲートは第５の信号線Ｓ５と接続し、第９のトランジスタ１０９の
ソースまたはドレインの一方は、第１のトランジスタ１０１のソースまたはドレインの他
方および第２のトランジスタ１０２のソースまたはドレインの一方と接続し、第９のトラ
ンジスタ１０９のソースまたはドレインの他方は、第５のトランジスタ１０５のソースま
たはドレインの他方および第６のトランジスタ１０６のソースまたはドレインの一方と接
続し、第１０のトランジスタ１１０のソースまたはドレインの一方は、第３のトランジス
タ１０３のソースまたはドレインの一方および第４のトランジスタ１０４のソースまたは
ドレインの他方と接続し、第１０のトランジスタ１１０のソースまたはドレインの他方は
、第７のトランジスタ１０７のソースまたはドレインの一方および第８のトランジスタ１
０８のソースまたはドレインの他方と接続し、第２のトランジスタ１０２のソースまたは
ドレインの他方、第３のトランジスタ１０３のソースまたはドレインの他方、第６のトラ
ンジスタ１０６のソースまたはドレインの他方および第７のトランジスタ１０７のソース
またはドレインの他方は、第４の信号線Ｓ４と接続している。
【００２８】
図１に示す論理回路において、第１のトランジスタ１０１、第２のトランジスタ１０２、
第５のトランジスタ１０５、第６のトランジスタ１０６および第９のトランジスタ１０９
はｐチャネルトランジスタであり、第３のトランジスタ１０３、第４のトランジスタ１０
４、第７のトランジスタ１０７、第８のトランジスタ１０８、第１０のトランジスタ１１
０および第１１のトランジスタ１１１はｎチャネルトランジスタである。
【００２９】
また、第１１のトランジスタ１１１は酸化物半導体を有するトランジスタである。
【００３０】
図１のような回路構成によって形成されたノードＮにおける電荷の保持状態を切り替える
ことによって、ＮＡＮＤ回路またはＮＯＲ回路へ切り替えることができる論理回路を形成
することができる。
【００３１】
ノードＮにおける電荷保持状態を切り替えるには、第１１のトランジスタ１１１のオンオ
フを切り替えることによって制御する。ノードＮに電荷を保持する場合は、第５の信号線
Ｓ５の電位をＨｉｇｈ（Ｈ）にして第１１のトランジスタ１１１をオン状態にしてから第
３の信号線Ｓ３から電位を入力し、その後第５の信号線Ｓ５の電位をＬｏｗ（Ｌ）にする
ことによって第１１のトランジスタ１１１をオフ状態にすることで、ノードＮに電荷を保
持することができる。
【００３２】
また、ノードＮに保持された電荷は、第５の信号線Ｓ５の電位をＨにして第１１のトラン
ジスタ１１１をオン状態にし、第３の信号線Ｓ３の電位を接地させることによって、ノー
ドＮに保持した電荷を逃がすことができる。
【００３３】
さらに、信号線Ｓ３から入力する電位は、第７のトランジスタ１０７および第１０のトラ
ンジスタ１１０をオン状態にし、かつ第６のトランジスタ１０６および第９のトランジス
タ１０９をオフ状態とするような電位とする。それにより、ノードＮに電荷が保持される
ことで、第７のトランジスタ１０７および第１０のトランジスタ１１０がオン状態になり
、第６のトランジスタ１０６および第９のトランジスタ１０９はオフ状態となる。またノ
ードＮに電荷が保持されていない状態（接地された状態）においては、第７のトランジス
タ１０７および第１０のトランジスタ１１０はオフ状態となり、第６のトランジスタ１０
６および第９のトランジスタ１０９はオン状態となる。
【００３４】
次に、ノードＮの電荷保持状態によって、図１に示す論理回路がＮＡＮＤ回路とＮＯＲ回
路に切り替わることについて説明する。なお、オフ状態（非導通状態）のトランジスタに
ついては、図中においてバツ印を付けて示す。さらに、酸化物半導体を有するトランジス
タを、図中においてＯＳと示す。
【００３５】
ノードＮに電荷を保持すると第７のトランジスタ１０７および第１０のトランジスタ１１
０がオン状態となり、第６のトランジスタ１０６および第９のトランジスタ１０９はオフ
状態となる。このように、ノードＮに電荷が保持された状態の回路は、ＮＯＲ回路として
機能する。ＮＯＲ回路の動作について図２を用いて説明する。
【００３６】
例えば、第１の信号線Ｓ１の電位にＨ、第２の信号線Ｓ２の電位にＬを入力した場合の論
理回路の動作を図２に示す。図２に示すように、第２のトランジスタ１０２、第３のトラ
ンジスタ１０３、第５のトランジスタ１０５、第７のトランジスタ１０７、第８のトラン
ジスタ１０８および第１０のトランジスタ１１０がオン状態（導通状態）となり、第１の
トランジスタ１０１、第４のトランジスタ１０４、第６のトランジスタ１０６、第９のト
ランジスタ１０９および第１１のトランジスタ１１１がオフ状態（非導通状態）となる。
そのため、低電位電源線ＶＳＳに入力されるＬの信号が、第４の信号線Ｓ４にＬとして出
力される。
【００３７】
このように、図２に示すＮＯＲ回路において、信号線Ｓ１および信号線Ｓ２の電位にＨま
たはＬを入力した場合の信号線Ｓ４に出力される信号についてまとめた真理値表を表１に
示す。
【００３８】
【表１】
2020022168.tif 000003
【００３９】
表１に示すように、ノードＮに電荷を保持することによって、本実施の形態における論理
回路を、ＮＯＲ回路として機能させることができる。
【００４０】
次に、ノードＮに電荷を保持していない状態では、第７のトランジスタ１０７および第１
０のトランジスタ１１０がオフ状態となり、第６のトランジスタ１０６および第９のトラ
ンジスタ１０９はオン状態となる。このように、ノードＮに電荷を保持していない状態の
回路は、ＮＡＮＤ回路として機能する。ＮＡＮＤ回路の動作について図３を用いて説明す
る。
【００４１】
例えば、第１の信号線Ｓ１にＨ、第２の信号線Ｓ２にＬを入力した場合の論理回路の動作
を図３に示す。図３に示すように、第２のトランジスタ１０２、第３のトランジスタ１０
３、第５のトランジスタ１０５、第６のトランジスタ１０６、第８のトランジスタ１０８
および第９のトランジスタ１０９がオン状態（導通状態）となり、第１のトランジスタ１
０１、第４のトランジスタ１０４、第７のトランジスタ１０７、第１０のトランジスタ１
１０および第１１のトランジスタ１１１がオフ状態（非導通状態）となる。そのため、高
電位電源線ＶＤＤに入力されるＨの信号が、第４の信号線Ｓ４にＨとして出力される。
【００４２】
このように、図３に示すＮＡＮＤ回路において、信号線Ｓ１および信号線Ｓ２にＨまたは
Ｌを入力した場合の信号線Ｓ４に出力される信号についてまとめたものを表２に示す。
【００４３】
【表２】
2020022168.tif 000004
【００４４】
表２に示すように、ノードＮに電荷を保持していないことによって、本実施の形態におけ
る論理回路を、ＮＡＮＤ回路として機能させることができる。
【００４５】
このように、ＮＯＲ回路およびＮＡＮＤ回路を切り替えるためのノードＮに接続されるト
ランジスタに、トランジスタのオフ電流を十分に小さくすることができる、酸化物半導体
のようなワイドバンドギャップ半導体を用いることにより、電源電位の供給が遮断されて
いる間も長期間に渡ってノードＮに保持した電荷を保持し、論理回路の切り替え状態を保
持することができる。これにより、例えば半導体装置全体またはその一部への電源電圧の
供給を一時的に遮断し、必要なときのみ必要な回路ブロックにおいて電源電圧供給を選択
する駆動方法（ノーマリオフの駆動方法）を用いて、当該論理回路への電源電位の供給を
遮断しても、論理回路の切り替え状態は保持される。よって、ノーマリオフの駆動方法を
用いて、電源投入を行うときに、ノードＮへの電荷の注入（書き込み）を省略することが
可能となるので、論理回路の起動時間を短くすることができる。故に、本実施の形態に示
す論理回路を用いることで、ノーマリオフの駆動方法を用いて低消費電力化を図ることが
できる。
【００４６】
また、第１１のトランジスタ１１１を介して、論理回路の切り替えに必要な電位をノード
Ｎに与えることで論理回路を切り替えることができるため、プログラマブルスイッチのメ
モリ部にフローティングゲートを用いて電子注入でコンフィギュレーションデータを書き
込む場合と比較して、書き込みに必要な電位および時間を大幅に低減することができる。
また、フローティングゲートに電子注入を行うときに生じたトンネル電流によるゲート絶
縁層の劣化の問題も生じないので、データの書き換え可能回数を増やすことができる。
【００４７】
また、一般的にプログラマブルロジックデバイスは、当該プログラマブルロジックデバイ
スを有する半導体装置の動作を停止した状態で、プログラマブルスイッチの切り替えを行
なって論理ブロックの回路構成の変更を行う。これをコンフィギュレーションと呼ぶ。コ
ンフィギュレーションに対して、当該半導体装置の動作中にコンフィギュレーションを行
うことを動的コンフィギュレーションと呼ぶ。上述のように、本実施の形態に示すプログ
ラマブルスイッチはコンフィギュレーションデータの書き込みが高速化されているので、
動的コンフィギュレーションも容易に行うことができる。
【００４８】
以上のように、本実施の形態に示す回路構成とすることにより、電源電位の供給が遮断さ
れたときでも論理回路の切り替え状態の保持が可能で、電源投入後の論理ブロックの起動
時間が短く、低消費電力化が可能な、否定論理積（ＮＡＮＤ）回路および否定論理和（Ｎ
ＯＲ）回路を容易に切り替えることができる論理回路を提供することができる。
【００４９】
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【００５０】
（実施の形態２）
本実施の形態においては、実施の形態１に示す論理回路におけるトランジスタの作製方法
について、図４乃至図７を用いて説明する。例として図１に示す論理回路における、トラ
ンジスタ１１１、トランジスタ１０７およびトランジスタ１０６の作製方法について説明
する。なお、図４乃至図７において、Ａ−Ｂに示す断面図は、酸化物半導体膜を有するト
ランジスタ１１１、ｎチャネルトランジスタ１０７及びｐチャネルトランジスタ１０６が
形成される領域の断面図に相当し、トランジスタ１１１は、トランジスタ１０７及びトラ
ンジスタ１０６と積層させて形成されており、Ｃ−Ｄに示す断面図は、酸化物半導体膜を
有するトランジスタ１１１のソース電極またはドレイン電極の一方とｎチャネルトランジ
スタ１０７のゲート電極とが接続されたノードＮにおける断面図に相当する。なお、本実
施の形態では、直接図示しないが、図１に示すようにｐチャネルトランジスタ１０６のゲ
ート電極もノードＮと電気的に接続される。
【００５１】
まず、図４（Ａ）に示すように、ｎ型の半導体基板２０１に素子分離領域２０３を形成し
た後、ｎ型の半導体基板２０１の一部にｐウェル領域２０５を形成する。
【００５２】
ｎ型の半導体基板２０１としては、ｎ型の導電型を有する単結晶シリコン基板（シリコン
ウェハー）、化合物半導体基板（ＳｉＣ基板、サファイア基板、ＧａＮ基板等）を用いる
ことができる。
【００５３】
また、ｎ型の半導体基板２０１の代わりに、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌ
ａｔｏｒ）基板として、鏡面研磨ウェハーに酸素イオンを注入した後、高温加熱すること
により、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅
させて作られた所謂ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＩＭｐｌａｎｔｅｄ  Ｏ
Ｘｙｇｅｎ）基板や、水素イオン注入により形成された微小ボイドの熱処理による成長を
利用して半導体基板を劈開するスマートカット法等を用いて形成したＳＯＩ基板を用いて
もよい。
【００５４】
素子分離領域２０３は、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉ
ｃｏｎ）法またはＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法等を
用いて形成する。
【００５５】
ｐウェル領域２０５は、ホウ素等のｐ型を付与する不純物元素が、５×１０１５ｃｍ−３
〜１×１０１６ｃｍ−３程度の濃度で添加されている。ｐウェル領域２０５は、半導体基
板２０１の一部にマスクを形成したのち、半導体基板２０１の一部にホウ素等のｐ型を付
与する不純物元素を添加して、形成される。
【００５６】
なお、ここでは、ｎ型の半導体基板を用いているが、ｐ型の半導体基板を用い、ｐ型の半
導体基板にｎ型を付与するリン、ヒ素等の不純物元素が添加されたｎウェル領域を形成し
てもよい。
【００５７】
次に、図４（Ｂ）に示すように、半導体基板２０１上にゲート絶縁膜２０７ａ、ゲート絶
縁膜２０７ｂ、ゲート電極２０９ａおよびゲート電極２０９ｂを形成する。
【００５８】
まず熱処理を行い半導体基板２０１の表面を酸化した酸化シリコン膜を形成する。または
、熱酸化法により酸化シリコン膜を形成した後に、窒化処理を行うことによって酸化シリ
コン膜の表面を窒化させることにより、酸化シリコン膜と酸素と窒素を有するシリコン膜
（酸化窒化シリコン膜）との積層構造で形成する。次に、酸化シリコン膜または酸窒化シ
リコン膜の一部を選択的にエッチングして、ゲート絶縁膜２０７ａおよびゲート絶縁膜２
０７ｂを形成する。若しくは、厚さ５〜５０ｎｍの酸化シリコン、酸化窒化シリコン、高
誘電率物質（ｈｉｇｈ−ｋ材料ともいう。）であるタンタル酸化物、酸化ハフニウム、酸
化ハフニウムシリケート、酸化ジルコニウム、酸化アルミニウム、酸化チタンなどの金属
酸化物、または酸化ランタンなどの希土類酸化物等を、ＣＶＤ法、スパッタリング法等を
用いて形成した後、選択的に一部をエッチングして、ゲート絶縁膜２０７ａおよびゲート
絶縁膜２０７ｂを形成する。
【００５９】
ゲート電極２０９ａおよびゲート電極２０９ｂは、タンタル、タングステン、チタン、モ
リブデン、クロム、ニオブ等から選択された金属、またはこれらの金属を主成分とする合
金材料若しくは化合物材料を用いることが好ましい。また、リン等の不純物を添加した多
結晶シリコンを用いることができる。また、金属窒化物膜と上記の金属膜の積層構造でゲ
ート電極２０９ａおよびゲート電極２０９ｂを形成してもよい。金属窒化物としては、窒
化タンタル、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金
属窒化物膜を設けることにより、金属膜の密着性を向上させることができ、剥離を防止す
ることができる。
【００６０】
ゲート電極２０９ａおよびゲート電極２０９ｂは、導電膜をスパッタリング法、ＣＶＤ法
等により形成した後、該導電膜の一部を選択的にエッチングして形成される。
【００６１】
ここでは、熱処理を行い、半導体基板２０１上の表面を酸化した酸化シリコン膜を形成し
、該酸化シリコン膜上に窒化タンタル膜及びタングステン膜が積層された導電膜をスパッ
タリング法により形成した後、酸化シリコン膜及び導電膜のそれぞれ一部を選択的にエッ
チングして、ゲート絶縁膜２０７ａ、ゲート絶縁膜２０７ｂ、ゲート電極２０９ａおよび
ゲート電極２０９ｂを形成する。
【００６２】
なお、トランジスタの特性を重視する場合には、ゲート電極２０９ａおよびゲート電極２
０９ｂの側面にサイドウォール絶縁層を設けた構成としてもよい。しかし、図４に示すよ
うに、高集積化を実現するためには、ゲート電極２０９ａおよびゲート電極２０９ｂの側
面にサイドウォール絶縁層を有しない構成とすることが望ましい。
【００６３】
次に、図４（Ｃ）に示すように、半導体基板２０１にｐ型を付与する不純物元素を添加し
てｐ型の不純物領域２１３ａ、ｐ型の不純物領域２１３ｂを形成する。また、ｐウェル領
域２０５にｎ型を付与する不純物元素を添加して、ｎ型の不純物領域２１１ａ、ｎ型の不
純物領域２１１ｂを形成する。ｎ型の不純物領域２１１ａ、ｎ型の不純物領域２１１ｂ、
ｐ型の不純物領域２１３ａ及びｐ型の不純物領域２１３ｂにおけるｎ型を付与する不純物
元素及びｐ型を付与する不純物元素の濃度は、１×１０１９ｃｍ−３以上１×１０２１ｃ
ｍ−３以下である。ｎ型を付与する不純物元素及びｐ型を付与する不純物元素は、イオン
ドーピング法、イオン注入法等を適宜用いて、半導体基板２０１及びｐウェル領域２０５
に添加する。
【００６４】
また、ゲート電極２０９ａおよびゲート電極２０９ｂの側面にサイドウォール絶縁層を設
ける場合、当該サイドウォール絶縁層と重畳する領域に、ｎ型の不純物領域２１１ａ、ｎ
型の不純物領域２１１ｂ、ｐ型の不純物領域２１３ａ及びｐ型の不純物領域２１３ｂとは
異なる不純物濃度の不純物領域を形成することができる。
【００６５】
次に、図４（Ｄ）に示すように、半導体基板２０１、素子分離領域２０３、ゲート絶縁膜
２０７ａ、ゲート絶縁膜２０７ｂ、ゲート電極２０９ａおよびゲート電極２０９ｂ上に、
スパッタリング法、ＣＶＤ法等により、絶縁膜２１５および絶縁膜２１７を形成する。
【００６６】
絶縁膜２１５および絶縁膜２１７は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコ
ン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、
窒化アルミニウムなどを用いればよく、積層または単層で設ける。なお、絶縁膜２１５を
ＣＶＤ法により形成することで、絶縁膜２１５の水素含有量が高まる。このような絶縁膜
２１５を形成後に加熱処理を行うことにより、半導体基板を水素化し、水素によりダング
リングボンドを終端させ、当該半導体基板中の欠陥を低減することができる。
【００６７】
また、絶縁膜２１７として、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃ
ｏｎ  Ｇｌａｓｓ）などの無機材料、または、ポリイミド、アクリルなどの有機材料を用
いて形成することで、絶縁膜２１７の平坦性を高めることができる。
【００６８】
絶縁膜２１５または絶縁膜２１７を形成した後、ｎ型の不純物領域２１１ａ、ｎ型の不純
物領域２１１ｂ、ｐ型の不純物領域２１３ａ、ｐ型の不純物領域２１３ｂに添加された不
純物元素を活性化するための熱処理を行う。
【００６９】
以上の工程により、図４（Ｄ）に示すように、ｎ型のトランジスタ１０７およびｐ型のト
ランジスタ１０６を作製することができる。
【００７０】
次に、絶縁膜２１５、２１７の一部を選択的にエッチングして、開口部を形成する。次に
、開口部にコンタクトプラグ２１９ａ乃至コンタクトプラグ２１９ｄを形成する。代表的
には、スパッタリング法、ＣＶＤ法等により導電膜を形成した後、ＣＭＰ（Ｃｈｅｍｉｃ
ａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法やエッチングなどにより平坦化処
理を行い、導電膜の表面の不要な部分を除去して、導電膜を形成する。
【００７１】
コンタクトプラグ２１９ａ乃至コンタクトプラグ２１９ｄとなる導電膜は、ＷＦ６ガスと
ＳｉＨ４ガスからＣＶＤ法でタングステンシリサイドを形成し、開口部に導電膜を埋め込
むことで形成される。
【００７２】
次に、絶縁膜２１７及びコンタクトプラグ２１９ａ乃至コンタクトプラグ２１９ｄ上に、
スパッタリング法、ＣＶＤ法等により絶縁膜を形成した後、該絶縁膜の一部を選択的にエ
ッチングし、溝部を有する絶縁膜２２１を形成する。次に、スパッタリング法、ＣＶＤ法
等により導電膜を形成した後、ＣＭＰ法やエッチングなどにより平坦化処理を行い、該導
電膜の表面の不要な部分を除去して、配線２２３ａ乃至配線２２３ｃを形成する（図５（
Ａ）参照。）。
【００７３】
絶縁膜２２１は、絶縁膜２１５と同様の材料を用いて形成することができる。
【００７４】
配線２２３ａ乃至配線２２３ｃとして、アルミニウム、チタン、クロム、ニッケル、銅、
イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる
単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例え
ば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する
二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミ
ニウム合金膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上に重ねてアルミ
ニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。なお、酸化
インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
【００７５】
平坦化された絶縁膜２２１及び配線２２３ａ乃至配線２２３ｃを用いることで、後に形成
する酸化物半導体膜を有するトランジスタにおける電気特性のばらつきを低減することが
できる。また、歩留まり高く酸化物半導体膜を有するトランジスタを形成することができ
る。
【００７６】
次に、加熱処理またはプラズマ処理により、絶縁膜２２１及び配線２２３ａ乃至配線２２
３ｃに含まれる水素を脱離させることが好ましい。この結果、後の加熱処理において、後
に形成される絶縁膜及び酸化物半導体膜中に水素が拡散することを防ぐことができる。な
お、加熱処理は、不活性雰囲気、減圧雰囲気または乾燥空気雰囲気にて、１００℃以上基
板の歪み点未満で行う。また、プラズマ処理は、希ガス、酸素、窒素または酸化窒素（亜
酸化窒素、一酸化窒素、二酸化窒素など）を用いる。
【００７７】
次に、絶縁膜２２１及び配線２２３ａ乃至配線２２３ｃ上に、スパッタリング法、ＣＶＤ
法等により、絶縁膜２２５を形成する。絶縁膜２２５としては、酸化シリコン、酸化窒化
シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化
アルミニウム、酸化窒化アルミニウムを単層または積層して形成する。また、絶縁膜２２
５として、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成することが好ましい
。加熱により酸素の一部が脱離する酸化絶縁膜としては、化学量論的組成比を満たす酸素
よりも多くの酸素を含む酸化絶縁膜を用いる。加熱により酸素の一部が脱離する酸化絶縁
膜は、加熱により酸素が脱離するため、後の工程で行う加熱により酸化物半導体膜に酸素
を拡散させることができる。
【００７８】
また、絶縁膜２２５は、ＣＭＰ処理などを行って平坦化を図ることが望ましい。絶縁膜２
２５の表面の平均面粗さ（Ｒａ）は、１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ま
しくは０．１ｎｍ以下とする。
【００７９】
なお、本明細書などにおいて平均面粗さ（Ｒａ）とは、ＪＩＳＢ０６０１：２００１（Ｉ
ＳＯ４２８７：１９９７）で定義されている中心線平均粗さ（Ｒａ）を、測定面に対して
適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平
均した値で表現される。
【００８０】
平均面粗さ（Ｒａ）は、測定データの示す面である測定面をＺ＝Ｆ（Ｘ，Ｙ）で表すとき
、基準面から指定面までの偏差の絶対値を平均した値で表現され、次の式（１）で与えら
れる。
【００８１】
【数１】
2020022168.tif 000005
【００８２】
ここで、指定面とは、粗さ計測の対象となる面であり、座標（Ｘ１，Ｙ１）（Ｘ１，Ｙ２
）（Ｘ２，Ｙ１）（Ｘ２，Ｙ２）で表される４点により囲まれる長方形の領域とし、指定
面が理想的にフラットであるとしたときの面積をＳ０とする。また、基準面とは、指定面
の平均の高さにおける、ＸＹ平面と平行な面のことである。つまり、指定面の高さの平均
値をＺ０とするとき、基準面の高さもＺ０で表される。平均面粗さ（Ｒａ）は原子間力顕
微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である
。
【００８３】
上記ＣＭＰ処理は、１回行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処
理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を
行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、絶
縁膜２２５の表面の平坦性をさらに向上させることができる。
【００８４】
また、絶縁膜２２５を平坦化させる処理としては、プラズマ処理を用いることもできる。
プラズマ処理は、真空のチャンバーに不活性ガス、例えばアルゴンガスなどの希ガスを導
入し、被処理面を陰極とする電界を印加して行う。その原理としてはプラズマドライエッ
チング法と同等であるが、不活性ガスを用いて行う。すなわち、このプラズマ処理は、被
処理面に不活性ガスのイオンを照射して、スパッタリング効果により表面の微細な凹凸を
平坦化する処理である。このことから、当該プラズマ処理を「逆スパッタ処理」と呼ぶこ
ともできる。
【００８５】
このプラズマ処理時、プラズマ中には電子とアルゴンの陽イオンが存在し、陰極方向にア
ルゴンの陽イオンが加速される。加速されたアルゴンの陽イオンは被処理面をスパッタす
る。このとき、該被処理面の凸部から優先的にスパッタされる。被処理面からスパッタさ
れた粒子は、被処理面の別の場所に付着する。このとき、該被処理面の凹部に優先的に付
着する。このように凸部を削り、凹部を埋めることで被処理面の平坦性が向上する。なお
、プラズマ処理とＣＭＰ処理と併用することにより絶縁膜２２５のさらなる平坦化を図る
ことができる。
【００８６】
なお、当該プラズマ処理によって、絶縁膜２２５表面に付着した水分、有機物などの不純
物をスパッタリングの効果で除去することも可能である。
【００８７】
なお、酸化物半導体の成膜を行う前に、処理室の加熱および排気を行って、処理室中の水
素、水、水酸基、水素化物などの不純物を除去しておくことが好ましい。特に処理室の内
壁に吸着して存在するこれらの不純物を除去することが重要である。ここで、加熱処理は
、例えば、１００℃以上４５０℃以下で行えばよい。また、処理室の排気は、ドライポン
プなどの粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプ及びクライオポンプ
などの高真空ポンプとを適宜組み合わせて行うとよい。ターボ分子ポンプは大きいサイズ
の分子の排気が優れる一方、水素や水の排気能力が低い。さらに、ターボ分子ポンプと、
水の排気能力の高いクライオポンプまたは水素の排気能力の高いスパッタイオンポンプを
組み合わせることが有効となる。またこのとき、不活性ガスを導入しながら不純物の除去
を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることがで
きる。このような処理を行って酸化物半導体の成膜前に処理室の不純物を除去することに
より、酸化物半導体への水素、水、水酸基、水素化物などの混入を低減することができる
。
【００８８】
また、酸化物半導体膜をスパッタリング装置で成膜する前に、スパッタリング装置にダミ
ー基板を搬入し、ダミー基板上に酸化物半導体膜を成膜して、ターゲット表面、または防
着板に付着した水素、水分を取り除く工程を行ってもよい。
【００８９】
次に、絶縁膜２２５上に、スパッタリング法、塗布法、印刷法、パルスレーザー蒸着法等
を用いて酸化物半導体膜２２７を形成する（図５（Ｂ）参照。）。ここでは、酸化物半導
体膜２２７として、スパッタリング法により、１ｎｍ以上５０ｎｍ以下、更に好ましくは
３ｎｍ以上３０ｎｍ以下の厚さで酸化物半導体膜を形成する。酸化物半導体膜２２７の厚
さを上記厚さとすることで、トランジスタの微細化に伴って発生するおそれのある短チャ
ネル効果を抑制することができる。
【００９０】
酸化物半導体膜２２７に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あ
るいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また
、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライ
ザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビラ
イザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニ
ウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ
）を有することが好ましい。
【００９１】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００９２】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属酸化物
であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸
化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属酸化
物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化
物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物
、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、
Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉ
ｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ
−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−
Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌ
ｕ−Ｚｎ系酸化物、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈ
ｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系
酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いるこ
とができる。また、上記酸化物半導体に酸化シリコンを含んでもよい。ここで、例えば、
Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）
を主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。ま
た、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。このとき、上記酸化物半導体
においては、化学量論比に対し、酸素を過剰にすると好ましい。酸素を過剰にすることで
酸化物半導体膜の酸素欠損に起因するキャリアの生成を抑制することができる。
【００９３】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）
で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた
一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ５
（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【００９４】
なお、酸化物半導体膜２２７において、アルカリ金属またはアルカリ土類金属の濃度は、
１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは２×１０１６ａｔｏｍｓ／ｃｍ
３以下であることが望ましい。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結
合するとキャリアが生成されることがあり、トランジスタのオフ電流の上昇の原因となる
ためである。
【００９５】
また、酸化物半導体膜２２７には、５×１０１８ａｔｏｍｓ／ｃｍ３以下の窒素が含まれ
てもよい。
【００９６】
なお、酸化物半導体膜２２７に用いることが可能な酸化物半導体は、シリコン半導体より
もバンドギャップが広く、真性キャリア密度がシリコンよりも小さい、ワイドバンドギャ
ップ半導体とする。このように、バンドギャップの広い酸化物半導体を用いることで、ト
ランジスタのオフ電流を低減することができる。
【００９７】
酸化物半導体膜２２７は、単結晶構造であってもよいし、非単結晶構造であってもよい。
後者の場合、アモルファス構造でも、多結晶構造でもよい。また、アモルファス中に結晶
性を有する部分を含む構造でも、非アモルファス構造でもよい。
【００９８】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、
これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高
い移動度を得ることができる。
【００９９】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面
の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。
表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく
、上述のように、絶縁膜２２５の表面の平均面粗さ（Ｒａ）を、１ｎｍ以下、好ましくは
０．３ｎｍ以下、より好ましくは０．１ｎｍ以下とし、その上に酸化物半導体膜２２７を
形成することが好ましい。
【０１００】
ここでは、酸化物半導体膜２２７をスパッタリング法により形成する。
【０１０１】
スパッタリング法に用いるターゲットとしては、例えば、酸化インジウム、酸化スズ、酸
化亜鉛、二元系金属酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ
系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ
系酸化物、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）
、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、
Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉ
ｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ
−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−
Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈ
ｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ
−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ
−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、
Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ
−Ｚｎ系酸化物を用いることができる。
【０１０２】
酸化物半導体としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組
成比は、例えば、原子数比でＩｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３
）（モル数比に換算するとＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２）、Ｉｎ：Ｇａ
：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）（モル数比に換算するとＩｎ２Ｏ３：
Ｇａ２Ｏ３：ＺｎＯ＝１：１：１）などとすればよい。このような原子数比のＩｎ−Ｇａ
−Ｚｎ系酸化物やその組成の近傍の酸化物をターゲットとして用いることができる。
【０１０３】
また、酸化物半導体としてＩｎ−Ｓｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲッ
トの組成比は、例えば、原子数比で、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３
：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）、Ｉｎ：Ｓｎ
：Ｚｎ＝２：１：５（＝１／４：１／８：５／８、Ｉｎ：Ｓｎ：Ｚｎ＝１：２：２（＝１
／５：２／５：２／５）、Ｉｎ：Ｓｎ：Ｚｎ＝２０：４５：３５などとすればよい。この
ような原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物をターゲットとし
て用いることができる。
【０１０４】
酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は
、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：Ｚｎ
Ｏ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算す
るとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１
〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。
例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：
Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。このような原子数比のＩｎ−Ｚ
ｎ−Ｏ系酸化物やその組成の近傍の酸化物をターゲットとして用いることができる。
【０１０５】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に
応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キ
ャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度
等を適切なものとすることが好ましい。
【０１０６】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしなが
ら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上
げることができる。
【０１０７】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋
ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ
＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ―Ａ）２＋（ｂ―Ｂ）２＋
（ｃ―Ｃ）２≦ｒ２を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸
化物でも同様である。
【０１０８】
なお、スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガ
ス及び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに
対して酸素のガス比を高めることが好ましい。また、スパッタリングガスは、酸化物半導
体膜への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素
化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。
【０１０９】
スパッタリング法において、プラズマを発生させるための電源装置は、ＲＦ電源装置、Ａ
Ｃ電源装置、ＤＣ電源装置等を適宜用いることができる。
【０１１０】
なお、酸化物半導体膜を成膜する処理室は、リークレートを１×１０−１０Ｐａ・ｍ３／
秒以下とすることが好ましく、それによりスパッタリング法により成膜する際、膜中への
不純物の混入を低減することができる。このように、酸化物半導体膜の成膜工程において
、更に好ましくは酸化絶縁膜の成膜工程において、処理室の圧力、処理室のリークレート
などにおいて、不純物の混入を極力抑えることによって、酸化物半導体膜に含まれる水素
を含む不純物の混入を低減することができる。また、酸化絶縁膜から酸化物半導体膜への
水素などの不純物の拡散を低減することができる。
【０１１１】
また、酸化物半導体膜２２７として、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  
Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜を用いてもよい
。
【０１１２】
ＣＡＡＣ−ＯＳとは、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状
または六角形状の原子配列を有し、ｃ軸においては、金属原子が層状または金属原子と酸
素原子とが層状に配列しており、ａｂ面（あるいは表面または界面）においては、ａ軸ま
たはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶を含む酸化物半導体のことである
。
【０１１３】
広義に、ＣＡＡＣ−ＯＳとは、非単結晶であって、そのａｂ面に垂直な方向から見て、三
角形もしくは六角形、または正三角形もしくは正六角形の原子配列を有し、かつｃ軸方向
に垂直な方向から見て金属原子が層状または金属原子と酸素原子が層状に配列した相を含
む酸化物半導体をいう。
【０１１４】
ＣＡＡＣ−ＯＳは単結晶ではないが、非晶質のみから形成されているものでもない。また
、ＣＡＡＣ−ＯＳは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部
分の境界を明確に判別できないこともある。
【０１１５】
ＣＡＡＣ−ＯＳを構成する酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣ−ＯＳ
を構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ−ＯＳを形成する基板
面やＣＡＡＣ−ＯＳの表面や膜面、界面等に垂直な方向）に揃っていてもよい。あるいは
、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、基板
面、表面、膜面、界面等に垂直な方向）を向いていてもよい。
【０１１６】
このようなｃ軸配向を有する結晶を含む酸化物半導体膜を設けることにより、可視光や紫
外光の照射による電気的特性の変化を抑制することができる。特に、上述のように、絶縁
膜２２５の表面の平均面粗さ（Ｒａ）を、１ｎｍ以下、好ましくは０．３ｎｍ以下、より
好ましくは０．１ｎｍ以下とし、その上にｃ軸配向を有する結晶を含む酸化物半導体膜を
形成することが好ましい。これにより、ｃ軸配向を有する結晶を含む酸化物半導体膜の結
晶性を向上させ、当該酸化物半導体膜を用いたトランジスタの移動度の向上を図ることが
できる。
【０１１７】
ＣＡＡＣ−ＯＳに含まれる結晶構造の一例について図１０乃至図１２を用いて詳細に説明
する。なお、特に断りがない限り、図１０乃至図１２は上方向をｃ軸方向とし、ｃ軸方向
と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした
場合の上半分、下半分をいう。また、図１０において、丸で囲まれたＯは４配位のＯを示
し、二重丸で囲まれたＯは３配位のＯを示す。
【０１１８】
図１０（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４
配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原
子のみ示した構造を小グループと呼ぶ。図１０（Ａ）の構造は、八面体構造をとるが、簡
単のため平面構造で示している。なお、図１０（Ａ）の上半分および下半分にはそれぞれ
３個ずつ４配位のＯがある。図１０（Ａ）に示す小グループは電荷が０である。
【０１１９】
図１０（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３
配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、
いずれもａｂ面に存在する。図１０（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４
配位のＯがある。また、Ｉｎも５配位をとるため、図１０（Ｂ）に示す構造をとりうる。
図１０（Ｂ）に示す小グループは電荷が０である。
【０１２０】
図１０（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構
造を示す。図１０（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位
のＯがある。または、図１０（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の
４配位のＯがあってもよい。図１０（Ｃ）に示す小グループは電荷が０である。
【０１２１】
図１０（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構
造を示す。図１０（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位
のＯがある。図１０（Ｄ）に示す小グループは電荷が＋１となる。
【０１２２】
図１０（Ｅ）に、２個のＺｎを含む小グループを示す。図１０（Ｅ）の上半分には１個の
４配位のＯがあり、下半分には１個の４配位のＯがある。図１０（Ｅ）に示す小グループ
は電荷が−１となる。
【０１２３】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を
大グループ（ユニットセルともいう。）と呼ぶ。
【０１２４】
ここで、これらの小グループ同士が結合する規則について説明する。図１０（Ａ）に示す
６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３
個のＯは上方向にそれぞれ３個の近接Ｉｎを有する。図１０（Ｂ）に示す５配位のＧａの
上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の
近接Ｇａを有する。図１０（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に１個
の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。この
様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は
等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原
子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近
接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別
の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の
小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）
が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金
属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合することに
なる。
【０１２５】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。
また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して
中グループを構成する。
【０１２６】
図１１（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示
す。図１１（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１１（
Ｃ）は、図１１（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０１２７】
図１１（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し
、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠
の３として示している。同様に、図１１（Ａ）において、Ｉｎの上半分および下半分には
それぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１１
（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあ
るＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎ
とを示している。
【０１２８】
図１１（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上か
ら順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上
半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺ
ｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分
および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２
個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４
配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グ
ループが複数結合して大グループを構成する。
【０１２９】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６
６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４
配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従っ
て、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成する
ためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１
０（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む
小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消され
るため、層構造の合計の電荷を０とすることができる。
【０１３０】
具体的には、図１１（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ
−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ
−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）
とする組成式で表すことができる。
【０１３１】
また、このほかにも、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元
系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ
−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−
Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−
Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚ
ｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ
系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系
酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸
化物や、二元系金属酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ
系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇ
ａ系酸化物、などを用いた場合も同様である。
【０１３２】
例えば、図１２（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデ
ル図を示す。
【０１３３】
図１２（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上か
ら順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分
にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個
ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介
して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。
この中グループが複数結合して大グループを構成する。
【０１３４】
図１２（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１２（Ｃ）は
、図１２（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０１３５】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それ
ぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは
、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合
計の電荷は常に０となる。
【０１３６】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１２（Ａ）に示した
中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大
グループも取りうる。
【０１３７】
酸化物半導体膜２２７をＣＡＡＣ−ＯＳ膜とする場合は、酸化物半導体膜２２７を成膜す
る際に、基板温度が２００℃を超えて７００℃以下、好ましくは３００℃を超えて５００
℃以下、より好ましくは４００℃以上４５０℃以下となるように、基板を加熱する。この
ように、基板を加熱しながら酸化物半導体膜２２７を成膜することにより、酸化物半導体
膜２２７をＣＡＡＣ−ＯＳ膜とすることができる。
【０１３８】
また、上記の温度範囲で加熱しながら、一原子層以上１０ｎｍ以下、好ましくは２ｎｍ以
上５ｎｍ以下の薄い膜厚の第１の酸化物半導体膜を成膜したのち、同様の方法で加熱しな
がらさらに厚い膜厚の第２の酸化物半導体膜を成膜し、第１の酸化物半導体膜と第２の酸
化物半導体膜を積層して、ＣＡＡＣ−ＯＳの酸化物半導体膜２２７を形成しても良い。
【０１３９】
また、酸化物半導体膜２２７を非晶質構造とする場合は、酸化物半導体膜２２７を成膜す
る際に、基板の加熱を行わない、または基板温度を２００℃未満、より好ましくは１８０
℃未満として基板を加熱する。このように、酸化物半導体膜２２７を成膜することにより
、酸化物半導体膜２２７を非晶質構造とすることができる。
【０１４０】
また、上記の方法で酸化物半導体膜を非晶質構造として成膜した後、２５０℃以上７００
℃以下、好ましくは４００℃以上、より好ましくは５００℃、さらに好ましくは５５０℃
以上の温度で加熱処理を行って、当該非晶質構造の酸化物半導体膜の少なくとも一部を結
晶化し、ＣＡＡＣ−ＯＳの酸化物半導体膜２２７を形成しても良い。なお、当該熱処理は
不活性ガス雰囲気下で行うことができる。不活性ガス雰囲気としては、窒素、または希ガ
ス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含
まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウ
ム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは
７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０
．１ｐｐｍ以下）とする。また、当該熱処理は、後述する脱水化または脱水素化の熱処理
などで兼ねることも可能である。
【０１４１】
酸化物半導体膜２２７形成後、酸化物半導体膜２２７に対して、熱処理（第１の熱処理）
を行ってもよい。熱処理を行うことによって、酸化物半導体膜２２７中に含まれる水素原
子を含む物質をさらに除去し、酸化物半導体膜２２７の構造を整え、バンドギャップ中の
欠陥準位を低減することができる。当該熱処理は不活性ガス雰囲気下で行い、熱処理の温
度は、３００℃以上７００℃以下、好ましくは４５０℃以上６００℃以下、また、基板が
歪み点を有する場合は基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、また
は希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素な
どが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、
ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ま
しくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好まし
くは０．１ｐｐｍ以下）とする。
【０１４２】
当該熱処理は、例えば、抵抗発熱体などを用いた電気炉に半導体基板２０１を導入し、窒
素雰囲気下、４５０℃、１時間の条件で行うことができる。
【０１４３】
また、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または
熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＬＲＴＡ（Ｌａｍｐ
Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置、ＧＲＴＡ（Ｇａｓ  Ｒａｐ
ｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍ
ａｌ  Ａｎｎｅａｌｉｎｇ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンラン
プ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリ
ウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理
物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である
。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物
と反応しない不活性気体が用いられる。なお、加熱処理装置としてＧＲＴＡ装置を用いる
場合には、その熱処理時間が短いため、６５０℃〜７００℃の高温に加熱した不活性ガス
中で基板を加熱してもよい。
【０１４４】
また、上記熱処理で酸化物半導体膜２２７を加熱した後、同じ炉に高純度の酸素ガス、高
純度のＮ２Ｏガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法
）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下
、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気。）を導入することが好ま
しい。特にこれらのガスには、水、水素などが含まれないことが好ましい。また、同じ炉
に導入する酸素ガスまたはＮ２Ｏガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち不純
物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下。）とすることが好ましい。酸素ガ
スまたはＮ２Ｏガスの作用によって、脱水化または脱水素化処理による不純物の排除工程
で低減してしまった酸化物半導体を構成する主成分材料の一つである酸素を供給すること
ができる。
【０１４５】
なお、上述の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱水化
または脱水素化などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島状
に加工する前、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可能である。
また、このような脱水化または脱水素化の熱処理は、一回に限らず複数回行っても良い。
【０１４６】
次に、酸化物半導体膜２２７の一部を選択的にエッチングして、酸化物半導体膜２２９を
形成する。それから、酸化物半導体膜２２９上に、スパッタリング法、ＣＶＤ法等により
絶縁膜２３１を形成する。そして、絶縁膜２３１上にゲート電極２３３を形成する（図６
（Ａ）参照。）。
【０１４７】
絶縁膜２３１は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリ
コン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ−Ｏ系金属酸
化物膜などを用いればよく、積層または単層で設ける。また、絶縁膜２３１は、絶縁膜２
２５に示すような、加熱により酸素が脱離する酸化絶縁膜を用いてもよい。絶縁膜２３１
に加熱により酸素が脱離する膜を用いることで、後の加熱処理により酸化物半導体膜２２
９に生じる酸素欠損を修復することができ、トランジスタの電気特性の劣化を抑制できる
。
【０１４８】
また、絶縁膜２３１として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加された
ハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネー
ト（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料
を用いることでゲート絶縁膜の厚さを薄くしてもゲートリークを低減できる。
【０１４９】
絶縁膜２３１の厚さは、１０ｎｍ以上３００ｎｍ以下、より好ましくは５ｎｍ以上５０ｎ
ｍ以下、より好ましくは１０ｎｍ以上３０ｎｍ以下とするとよい。
【０１５０】
ゲート電極２３３は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タン
グステンから選ばれた金属元素、または上述した金属元素を成分とする合金などを用いて
形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択
された金属元素を用いてもよい。また、ゲート電極２３３は、単層構造でも、二層以上の
積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウ
ム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、
窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜上にタングステン
膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらに
その上にチタン膜を形成する三層構造などがある。また、アルミニウムに、チタン、タン
タル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素と
の合金膜、もしくは窒化膜を用いてもよい。
【０１５１】
また、ゲート電極２３３は、インジウム錫酸化物、酸化タングステンを含むインジウム酸
化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化
物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加し
たインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、
上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
【０１５２】
ゲート電極２３３は、印刷法またはインクジェット法により形成される。若しくは、スパ
ッタリング法、ＣＶＤ法、蒸着法等で導電膜を形成した後、該導電膜の一部を選択的にエ
ッチングして、形成される。
【０１５３】
なお、ゲート電極２３３と絶縁膜２３１との間に、絶縁膜２３１に接する材料層として、
窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ
−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含む
Ｉｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＺｎＮなど）を設けることが好ましい。これらの膜
は５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、トランジスタのしきい値電圧を
プラスにすることができ、所謂ノーマリオフのスイッチング素子を実現できる。例えば、
窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる場合、少なくとも酸化物半導体膜２２９より
高い窒素濃度、具体的には７原子％以上の窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる。
【０１５４】
この後、加熱処理を行うことが好ましい。当該加熱処理により、絶縁膜２２５及び絶縁膜
２３１から酸化物半導体膜２２９に酸素を拡散させて、酸化物半導体膜２２９に含まれる
酸素欠陥を補填し、酸素欠陥を低減することができる。
【０１５５】
なお、絶縁膜２３１の成膜後に、不活性ガス雰囲気下、または酸素雰囲気下で熱処理（第
２の熱処理。）を行ってもよい。熱処理の温度は、２００℃以上４５０℃以下とするのが
好ましく、２５０℃以上３５０℃以下とするのがより好ましい。このような熱処理を行う
ことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、酸
化物半導体膜２２９と接する絶縁膜２３１または絶縁膜２２５が酸素を含む場合、酸化物
半導体膜２２９に酸素を供給し、該酸化物半導体膜２２９の酸素欠損を補填することもで
きる。このように、上述の熱処理には酸素を供給する効果があるため、当該熱処理を、加
酸化（加酸素化）などと呼ぶこともできる。
【０１５６】
なお、本実施の形態では、絶縁膜２３１の形成後に加酸化の熱処理を行っているが、加酸
化の熱処理のタイミングはこれに限定されず、絶縁膜２３１の形成後に適宜行えばよい。
【０１５７】
上述のように、脱水化または脱水素化の熱処理と加酸化の熱処理を適用し、酸化物半導体
膜２２９中の不純物を低減し、酸素欠損を補填することで、酸化物半導体膜２２９を、そ
の主成分以外の不純物が極力含まれないように高純度化することができる。
【０１５８】
次に、ゲート電極２３３をマスクとして、酸化物半導体膜２２９にドーパントを添加する
処理を行う。この結果、図６（Ｂ）に示すように、ゲート電極２３３に覆われ、ドーパン
トが添加されない第１の領域２３５ａと、ドーパントを含む一対の第２の領域２３５ｂ、
第２の領域２３５ｃを形成する。ゲート電極２３３をマスクにしてドーパントを添加する
ため、セルフアラインで、ドーパントが添加されない第１の領域２３５ａ、及びドーパン
トを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃを形成することができる。なお
、ゲート電極２３３と重畳する第１の領域２３５ａはチャネル領域として機能する。また
、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃは、ソース領域およ
びドレイン領域として機能する。また、第１の領域２３５ａ、及びドーパントを含む一対
の第２の領域２３５ｂ、第２の領域２３５ｃを酸化物半導体膜２３５と示す。
【０１５９】
酸化物半導体膜２３５の第１の領域２３５ａは、水素濃度を５×１０１８ａｔｏｍｓ／ｃ
ｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１
７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とす
ることが好ましい。酸化物半導体及び水素の結合により、水素の一部がドナーとなり、キ
ャリアである電子が生じてしまう。これらのため、酸化物半導体膜２３５の第１の領域２
３５ａ中の水素濃度を低減することで、しきい値電圧のマイナスシフトを低減することが
できる。
【０１６０】
ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃに含まれるドーパント
の濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下、
好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３未満と
する。
【０１６１】
ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃはドーパントを含むた
め、キャリア密度または欠陥を増加させることができる。このため、ドーパントを含まな
い第１の領域２３５ａと比較して導電性を高めることができる。なお、ドーパント濃度を
増加させすぎると、ドーパントがキャリアの移動を阻害することになり、ドーパントを含
む一対の第２の領域２３５ｂ、第２の領域２３５ｃの導電性を低下させることになる。
【０１６２】
ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃは、導電率が０．１Ｓ
／ｃｍ以上１０００Ｓ／ｃｍ以下、好ましくは１０Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下と
することが好ましい。
【０１６３】
酸化物半導体膜２２９にドーパントを添加する方法として、イオンドーピング法またはイ
オンインプランテーション法を用いることができる。また、添加するドーパントとしては
、ホウ素、窒素、リン、及びヒ素の少なくとも一以上がある。または、ドーパントとして
は、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの少なくとも一以上がある
。または、ドーパントとしては、水素がある。なお、ドーパントとして、ホウ素、窒素、
リン、及びヒ素の一以上と、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの
一以上と、水素とを適宜組み合わしてもよい。
【０１６４】
また、酸化物半導体膜２２９へのドーパントの添加は、酸化物半導体膜２２９を覆って、
絶縁膜などが形成されている状態を示したが、酸化物半導体膜２２９が露出している状態
でドーパントの添加を行ってもよい。
【０１６５】
さらに、上記ドーパントの添加はイオンドーピング法またはイオンインプランテーション
法などによる注入する以外の方法でも行うことができる。例えば、添加する元素を含むガ
ス雰囲気にてプラズマを発生させて、被添加物に対してプラズマ処理を行うことによって
、ドーパントを添加することができる。上記プラズマを発生させる装置としては、ドライ
エッチング装置やプラズマＣＶＤ装置、高密度プラズマＣＶＤ装置などを用いることがで
きる。
【０１６６】
この後、加熱処理を行ってもよい。当該加熱処理の温度は、代表的には、１５０℃以上４
５０℃以下、好ましくは２５０℃以上３２５℃以下とする。または、２５０℃から３２５
℃まで徐々に温度上昇させながら加熱してもよい。
【０１６７】
当該加熱処理により、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃ
の抵抗を低減することができる。なお、当該加熱処理において、ドーパントを含む一対の
第２の領域２３５ｂ、第２の領域２３５ｃは、結晶状態でも非晶質状態でもよい。
【０１６８】
次に、図６（Ｃ）に示すように、ゲート電極２３３の側面にサイドウォール絶縁膜２３７
、及びゲート絶縁膜２３９、並びに電極２４１ａ、電極２４１ｂを形成する。
【０１６９】
サイドウォール絶縁膜２３７は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、
窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化
アルミニウムなどを用いればよく、積層または単層で設ける。なお、サイドウォール絶縁
膜２３７として、絶縁膜２２５と同様に、加熱により酸素の一部が脱離する酸化絶縁膜を
用いて形成してもよい。
【０１７０】
加熱により酸素の一部が脱離する酸化絶縁膜は、酸化絶縁膜の成膜後に酸素を注入するこ
とによって形成してもよい。
【０１７１】
ここで、サイドウォール絶縁膜２３７の形成方法について説明する。
【０１７２】
まず、絶縁膜２３１およびゲート電極２３３上に、後にサイドウォール絶縁膜２３７とな
る絶縁膜を形成する。絶縁膜は、スパッタリング法、ＣＶＤ法等により形成する。また、
当該絶縁膜の厚さは特に限定はないが、ゲート電極２３３の形状に応じる被覆性を考慮し
て、適宜選択すればよい。
【０１７３】
次に、絶縁膜をエッチングすることによりサイドウォール絶縁膜２３７を形成する。該エ
ッチングは、異方性の高いエッチングであり、サイドウォール絶縁膜２３７は、絶縁膜に
異方性の高いエッチング工程を行うことでセルフアラインに形成することができる。
【０１７４】
また、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃにおいて、電界
緩和領域として機能する幅は、サイドウォール絶縁膜２３７の幅に対応し、またサイドウ
ォール絶縁膜２３７の幅は、ゲート電極２３３の厚さにも影響されることから、電界緩和
領域の範囲が、所望の範囲となるように、ゲート電極２３３の厚さを決めればよい。
【０１７５】
また、サイドウォール絶縁膜２３７の形成工程と共に、異方性の高いエッチングを用いて
絶縁膜２３１をエッチングし、酸化物半導体膜２３５を露出させることで、ゲート絶縁膜
２３９を形成することができる。
【０１７６】
一対の電極２４１ａ、電極２４１ｂは配線２２３ａ乃至配線２２３ｃと同様の材料を適宜
用いて形成することができる。なお、一対の電極２４１ａ、電極２４１ｂは配線として機
能させてもよい。
【０１７７】
一対の電極２４１ａ、電極２４１ｂは、印刷法またはインクジェット法を用いて形成され
る。または、スパッタリング法、ＣＶＤ法、蒸着法等で導電膜を形成した後、該導電膜の
一部を選択的にエッチングして、一対の電極２４１ａ、電極２４１ｂを形成する。
【０１７８】
一対の電極２４１ａ、電極２４１ｂは、サイドウォール絶縁膜２３７及びゲート絶縁膜２
３９の側面と接するように形成されることが好ましい。即ち、トランジスタの一対の電極
２４１ａ、電極２４１ｂの端部がサイドウォール絶縁膜２３７上に位置し、酸化物半導体
膜２３５において、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃの
露出部を、チャネル長方向において全て覆っていることが好ましい。この結果、ドーパン
トが含まれる一対の第２の領域２３５ｂ、第２の領域２３５ｃにおいて、一対の電極２４
１ａ、電極２４１ｂと接する領域がソース領域及びドレイン領域として機能すると共に、
サイドウォール絶縁膜２３７及びゲート絶縁膜２３９と重なる領域が電界緩和領域として
機能する。また、サイドウォール絶縁膜２３７の長さにより電界緩和領域の幅が制御でき
るため、一対の電極２４１ａ、電極２４１ｂを形成するためのマスク合わせの精度を緩和
することができる。よって、複数のトランジスタにおけるばらつきを低減することができ
る。
【０１７９】
なお、本実施の形態では、ゲート電極２３３の側面に接してサイドウォール絶縁膜２３７
を設けたが、本発明はこれに限られるものではなく、サイドウォール絶縁膜２３７を設け
ない構成とすることもできる。また、本実施の形態では、一対の第２の領域２３５ｂ、第
２の領域２３５ｃを形成した後でサイドウォール絶縁膜２３７を設けたが、本発明はこれ
に限られるものではなく、サイドウォール絶縁膜２３７を設けた後で一対の第２の領域２
３５ｂ、第２の領域２３５ｃを形成しても良い。
【０１８０】
次に、図７（Ａ）に示すように、スパッタリング法、ＣＶＤ法、塗布法、印刷法等により
、絶縁膜２４３及び絶縁膜２４５を形成する。
【０１８１】
絶縁膜２４３、絶縁膜２４５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、
窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化
アルミニウムなどを用いればよく、積層または単層で設ける。なお、絶縁膜２４５として
、外部への酸素の拡散を防ぐ絶縁膜を用いることで、絶縁膜２４３から脱離する酸素を酸
化物半導体膜に供給することができる。外部への酸素の拡散を防ぐ絶縁膜の代表例として
は、酸化アルミニウム、酸化窒化アルミニウム等がある。また、絶縁膜２４５として、外
部からの水素の拡散を防ぐ絶縁膜を用いることで、外部から酸化物半導体膜への水素の拡
散を低減することが可能であり、酸化物半導体膜の欠損を低減することができる。外部か
らの水素の拡散を防ぐ絶縁膜の代表例としては、窒化シリコン、窒化酸化シリコン、窒化
アルミニウム、窒化酸化アルミニウム等がある。また、絶縁膜２４３を、加熱により酸素
の一部が脱離する酸化絶縁膜、外部への酸素の拡散を防ぐ絶縁膜と、酸化絶縁膜との３層
構造とすることで、効率よく酸化物半導体膜へ酸素を拡散すると共に、外部への酸素の脱
離を抑制することが可能であり、温度及び湿度の高い状態でも、トランジスタの特性の変
動を低減することができる。
【０１８２】
以上の工程により、図７（Ａ）に示すように、酸化物半導体膜を有するトランジスタ１１
１を作製することができる。なお、上記トランジスタ１１１のチャネル部は、ｉ型（真性
半導体）またはｉ型に限りなく近い酸化物半導体膜２３５を有するため、極めて優れた特
性を示す。
【０１８３】
なお、本実施の形態でトランジスタ１１１をトップゲート構造としたが、本発明はこれに
限られるものではなく、例えばボトムゲート構造としても良い。また、本実施の形態でト
ランジスタ１１１は、一対の電極２４１ａおよび電極２４１ｂが、一対の第２の領域２３
５ｂおよび第２の領域２３５ｃの上面の少なくとも一部と接する構成としているが、本発
明はこれに限られるものではない。
【０１８４】
次に、絶縁膜２１５、絶縁膜２１７、絶縁膜２２１、絶縁膜２２５、絶縁膜２４３、絶縁
膜２４５のそれぞれ一部を選択的にエッチングし、開口部を形成して、ゲート電極２０９
ａ、電極２４１ａおよび電極２４１ｂのそれぞれ一部を露出する。次に、開口部に導電膜
を成膜した後、該導電膜の一部を選択的にエッチングして、配線２４９および配線２５０
を形成する。配線２４９および配線２５０は、コンタクトプラグ２１９ａ〜２１９ｄに示
す材料を適宜用いることができる。
【０１８５】
ここで、配線２４９は、トランジスタ１１１のソース電極またはドレイン電極の一方（電
極２４１ａ）とトランジスタ１０７のゲート電極２０９ａとを電気的に接続するノードＮ
として機能する。なお、図７（Ｂ）では、直接的に示していないが、同様に配線２４９は
、トランジスタ１０６のゲート電極２０９ｂとも電気的に接続されるものとする。また、
配線２５０は、トランジスタ１１１のソース電極またはドレイン電極の他方（電極２４１
ｂ）として機能し、図３に示す信号線Ｓ３と電気的に接続される。また、図７（Ｂ）では
直接的に示していないが、トランジスタ１１１のゲート電極２３３も、図３に示す信号線
Ｓ５と電気的に接続されるものとする。
【０１８６】
以上の工程により、トランジスタ１１１、トランジスタ１０７およびトランジスタ１０６
を有する論理回路を作成することができる。
【０１８７】
以上に示すように、酸化物半導体のようなワイドバンドギャップ半導体を用いることによ
りトランジスタのオフ電流を十分に小さくすることができる。さらに、該トランジスタを
ノードＮにおける電荷保持状態を切り替えるためのトランジスタとして用いることにより
、電源電位の供給が遮断されたときでもノードＮの電荷保持状態を保つことが可能な論理
回路を作製することができる。つまり、酸化物半導体を用いたトランジスタは、ノードＮ
における電荷保持状態を切り替えることによって、不揮発性のメモリとして機能する。ま
た、電源投入後の論理ブロックの起動時間を短くした論理回路を作製することができる。
これにより、ノーマリオフの駆動方法を用いて、低消費電力化を図ることができるプログ
ラマブルロジックデバイスを提供することができる。
【０１８８】
ところで、不揮発性のランダムアクセスメモリとして磁気トンネル接合素子（ＭＴＪ素子
）が知られている。ＭＴＪ素子は、絶縁膜を介して上下に配置している膜中のスピンの向
きが平行であれば低抵抗状態、反平行であれば高抵抗状態となることで情報を記憶する素
子である。したがって、本実施の形態で示す酸化物半導体を用いたトランジスタによるメ
モリとは原理が全く異なっている。表３はＭＴＪ素子と、本実施の形態に係る半導体装置
との対比を示す。
【０１８９】
【表３】
2020022168.tif 000006
【０１９０】
ＭＴＪ素子は磁性材料を使用するためキュリー温度以上にすると磁性が失われてしまうと
いう欠点がある。また、ＭＴＪ素子は電流駆動であるため、シリコンのバイポーラデバイ
スと相性が良いが、バイポーラデバイスは集積化に不向きである。そして、ＭＴＪ素子は
書き込み電流が微少とはいえメモリの大容量化によって消費電力が増大してしまうといっ
た問題がある。
【０１９１】
原理的にＭＴＪ素子は磁界耐性に弱く強磁界にさらされるとスピンの向きが狂いやすい。
また、ＭＴＪ素子に用いる磁性体のナノスケール化によって生じる磁化揺らぎを制御する
必要がある。
【０１９２】
さらに、ＭＴＪ素子は希土類元素を使用するため、金属汚染を嫌うシリコン半導体のプロ
セスに組み入れるには相当の注意を要する。ＭＴＪ素子はビット当たりの材料コストから
見ても高価であると考えられる。
【０１９３】
一方、本実施の形態で示す酸化物半導体を用いたトランジスタは、チャネルを形成する半
導体材料が金属酸化物であること以外は、素子構造や動作原理がシリコンＭＯＳＦＥＴと
同様である。また、酸化物半導体を用いたトランジスタは磁界の影響を受けず、ソフトエ
ラーも生じ得ないといった特質を有する。このことからシリコン集積回路と非常に整合性
が良いといえる。
【０１９４】
以上、本実施の形態に示す構成、方法などは、本実施の形態に示す構成、方法どうしで組
み合わせて用いることもでき、他の実施の形態に示す構成、方法などと適宜組み合わせて
用いることもできる。
【０１９５】
（実施の形態３）
本実施の形態では、先の実施の形態で示した酸化物半導体膜を有するトランジスタについ
て、電界効果移動度を理論的に導出し、当該電界効果移動度を用いてトランジスタ特性を
導出する。
【０１９６】
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は
、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因として
は半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデル
を用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出
せる。
【０１９７】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポ
テンシャル障壁（粒界等）が存在すると仮定すると、次の式（２）で表現できる。
【０１９８】
【数２】
2020022168.tif 000007
【０１９９】
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である
。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは
、次の式（３）で表現できる。
【０２００】
【数３】
2020022168.tif 000008
【０２０１】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の
誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たり
の容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導
体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域に
おけるドレイン電流Ｉｄは、次の式（４）で表現できる。
【０２０２】
【数４】
2020022168.tif 000009
【０２０３】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。
また、Ｖｄはドレイン電圧である。式（４）の両辺をＶｇで割り、更に両辺の対数を取る
と、次の式（５）となる。
【０２０４】
【数５】
2020022168.tif 000010
【０２０５】
式（５）の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ
）、横軸を１／Ｖｇとする直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジ
スタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム
（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のもの
では欠陥密度Ｎは１×１０１２ｃｍ−２程度である。
【０２０６】
このようにして求めた欠陥密度等をもとに式（２）および式（３）よりμ０＝１２０ｃｍ
２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は４０ｃ
ｍ２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い
酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０２０７】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁物との界面での散乱によっ
てトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁物界面からｘだけ離れ
た場所における移動度μ１は、次の式（６）で表現できる。
【０２０８】
【数６】
2020022168.tif 000011
【０２０９】
ここで、Ｄはゲート方向の電界、Ｂ、ｌは定数である。Ｂおよびｌは、実際の測定結果よ
り求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、ｌ＝１０
ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）
と式（６）の第２項が増加するため、移動度μ１は低下することがわかる。
【０２１０】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度
μを計算した結果を図１３に示す。なお、計算にはシノプシス社製デバイスシミュレーシ
ョンソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャッ
プ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１
５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して
得られたものである。
【０２１１】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電
子ボルト、４．６電子ボルトとした。また、ゲート絶縁物の厚さは１００ｎｍ、比誘電率
は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０
．１Ｖである。
【０２１２】
図１３で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークを
つけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。
なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（ＡＬ
Ｆ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｆｌａｔｎｅｓｓ）が望ましい。
【０２１３】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特
性を計算した結果を図１４乃至図１６に示す。なお、計算に用いたトランジスタの断面構
造を図１７に示す。図１７に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する
第２の領域１１０３ｂおよび第２の領域１１０３ｃを有する。第２の領域１１０３ｂおよ
び第２の領域１１０３ｃの抵抗率は２×１０−３Ωｃｍとする。
【０２１４】
図１７（Ａ）に示すトランジスタは、下地絶縁膜１１０１と、下地絶縁膜１１０１に埋め
込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物１１０２の上に形成
される。トランジスタは第２の領域１１０３ｂ、第２の領域１１０３ｃと、それらに挟ま
れ、チャネル形成領域となる真性の第１の領域１１０３ａと、ゲート電極１１０５を有す
る。ゲート電極１１０５の幅（つまりチャネル長にあたる。）を３３ｎｍとする。
【０２１５】
ゲート電極１１０５と第１の領域１１０３ａの間には、ゲート絶縁膜１１０４を有し、ま
た、ゲート電極１１０５の両側面にはサイドウォール絶縁膜１１０６ａおよびサイドウォ
ール絶縁膜１１０６ｂ、ゲート電極１１０５の上部には、ゲート電極１１０５と他の配線
との短絡を防止するための絶縁物１１０７を有する。サイドウォール絶縁膜の幅は５ｎｍ
とする。また、第２の領域１１０３ｂおよび第２の領域１１０３ｃに接して、ソース電極
１１０８ａおよびドレイン電極１１０８ｂを有する。なお、このトランジスタにおけるチ
ャネル幅を４０ｎｍとする。
【０２１６】
図１７（Ｂ）に示すトランジスタは、下地絶縁膜１１０１と、酸化アルミニウムよりなる
埋め込み絶縁物１１０２の上に形成され、第２の領域１１０３ｂ、第２の領域１１０３ｃ
と、それらに挟まれた真性の第１の領域１１０３ａと、幅３３ｎｍのゲート電極１１０５
とゲート絶縁膜１１０４とサイドウォール絶縁膜１１０６ａおよびサイドウォール絶縁膜
１１０６ｂと絶縁物１１０７とソース電極１１０８ａおよびドレイン電極１１０８ｂを有
する点で図１７（Ａ）に示すトランジスタと同じである。
【０２１７】
図１７（Ａ）に示すトランジスタと図１７（Ｂ）に示すトランジスタの相違点は、サイド
ウォール絶縁膜１１０６ａおよびサイドウォール絶縁膜１１０６ｂの下の半導体領域の導
電型である。図１７（Ａ）に示すトランジスタでは、サイドウォール絶縁膜１１０６ａお
よびサイドウォール絶縁膜１１０６ｂの下の半導体領域はｎ＋の導電型を呈する第２の領
域１１０３ｂおよび第２の領域１１０３ｃであるが、図１７（Ｂ）に示すトランジスタで
は、真性の第１の領域１１０３ａである。すなわち、第２の領域１１０３ｂ（第２の領域
１１０３ｃ）とゲート電極１１０５がＬｏｆｆだけ重ならない領域ができている。この領
域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなよう
に、オフセット長は、サイドウォール絶縁膜１１０６ａ（サイドウォール絶縁膜１１０６
ｂ）の幅と同じである。
【０２１８】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイ
スシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用した。図１４は、
図１７（Ａ）に示される構造のトランジスタのドレイン電流Ｉｄ（実線）および移動度μ
（点線）のゲート電圧Ｖｇ（ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄ
は、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧
を＋０．１Ｖとして計算したものである。
【０２１９】
図１４（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図１４（Ｂ）は１０ｎ
ｍとしたものであり、図１４（Ｃ）は５ｎｍとしたものである。ゲート絶縁膜が薄くなる
ほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度
μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲ
ート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えること
が示された。
【０２２０】
図１５は、図１７（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎ
ｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存
性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を
＋０．１Ｖとして計算したものである。図１５（Ａ）はゲート絶縁膜の厚さを１５ｎｍと
したものであり、図１５（Ｂ）は１０ｎｍとしたものであり、図１５（Ｃ）は５ｎｍとし
たものである。
【０２２１】
また、図１６は、図１７（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆ
を１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧
依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電
圧を＋０．１Ｖとして計算したものである。図１６（Ａ）はゲート絶縁膜の厚さを１５ｎ
ｍとしたものであり、図１６（Ｂ）は１０ｎｍとしたものであり、図１６（Ｃ）は５ｎｍ
としたものである。
【０２２２】
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピー
ク値やオン電流には目立った変化が無い。
【０２２３】
なお、移動度μのピークは、図１４では８０ｃｍ２／Ｖｓ程度であるが、図１５では６０
ｃｍ２／Ｖｓ程度、図１６では４０ｃｍ２／Ｖｓと、オフセット長Ｌｏｆｆが増加するほ
ど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Ｌｏ
ｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。
また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０
μＡを超えることが示された。また、このように移動度の高いトランジスタを、先の実施
の形態で示した論理回路を切り替えるためのトランジスタに用いることにより、ノードＮ
への書き込みを高速でおこなうことができるので、動的コンフィギュレーションを容易に
行うことができるプログラマブルロジックデバイスを提供することができる。
【０２２４】
（実施の形態４）
本実施の形態では、先の実施の形態で示した酸化物半導体膜を有するトランジスタについ
て、特にＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を有するトランジスタについて
説明する。
【０２２５】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは
、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を
形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成
比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
【０２２６】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱すること
で、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタ
のしきい値電圧をプラスシフトさせ、ノーマリオフ化させることが可能となる。以下、Ｉ
ｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を有するトランジスタを作製して各種測定
を行った結果について説明する。
【０２２７】
まず、本実施の形態で各種測定に用いたトランジスタの構造について図２３を用いて説明
する。図２３（Ａ）は、当該トランジスタの平面図であり、図２３（Ｂ）は図２３（Ａ）
の一点鎖線Ａ−Ｂに対応する断面図である。
【０２２８】
図２３（Ｂ）に示すトランジスタは、基板６００と、基板６００上に設けられた下地絶縁
膜６０２と、下地絶縁膜６０２上に設けられた酸化物半導体膜６０６と、酸化物半導体膜
６０６と接する一対の電極６１４と、酸化物半導体膜６０６および一対の電極６１４上に
設けられたゲート絶縁膜６０８と、ゲート絶縁膜６０８を介して酸化物半導体膜６０６と
重畳して設けられたゲート電極６１０と、ゲート絶縁膜６０８およびゲート電極６１０を
覆って設けられた層間絶縁膜６１６と、ゲート絶縁膜６０８および層間絶縁膜６１６に設
けられた開口部を介して一対の電極６１４と接続する配線６１８と、層間絶縁膜６１６お
よび配線６１８を覆って設けられた保護膜６２０と、を有する。ここで、一対の電極６１
４は、当該トランジスタのソース電極およびドレイン電極として機能する。
【０２２９】
基板６００としてはガラス基板を、下地絶縁膜６０２としては酸化シリコン膜を、酸化物
半導体膜６０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極６１４としてはタングス
テン膜を、ゲート絶縁膜６０８としては酸化シリコン膜を、ゲート電極６１０としては窒
化タンタル膜とタングステン膜との積層構造を、層間絶縁膜６１６としては酸化窒化シリ
コン膜とポリイミド膜との積層構造を、配線６１８としてはチタン膜、アルミニウム膜、
チタン膜がこの順で形成された積層構造を、保護膜６２０としてはポリイミド膜を、それ
ぞれ用いた。
【０２３０】
なお、図２３（Ａ）に示す構造のトランジスタにおいて、ゲート電極６１０と一対の電極
６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜６０６に対する一対の電
極６１４のはみ出しをｄＷと呼ぶ。
【０２３１】
図１８（Ａ）〜図１８（Ｃ）は、図２３に示すトランジスタにおいて、チャネル長Ｌが３
μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁膜
を用いたトランジスタの特性（ドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲー
ト電圧依存性）である。なお、Ｖｄは１０Ｖとした。
【０２３２】
図１８（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分
とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動
度は１８．８ｃｍ２／Ｖｓが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、
Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能
となる。図１８（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化
物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ
２／Ｖｓが得られている。
【０２３３】
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処
理をすることによって、さらに高めることができる。図１８（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎ
を主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処
理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖ
ｓが得られている。
【０２３４】
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込
まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸
化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のよう
に電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水
化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるため
とも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を
図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１０
０ｃｍ２／Ｖｓを超える電界効果移動度を実現することも可能になると推定される。
【０２３５】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸
化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はそ
の後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結
晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
【０２３６】
基板を意図的に加熱して成膜すること及び成膜後に熱処理すること、の効果は、電界効果
移動度の向上のみならず、トランジスタのノーマリオフ化を図ることにも寄与している。
基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜
をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾
向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、こ
のしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタ
がノーマリオフとなる方向に動き、このような傾向は図１８（Ａ）と図１８（Ｂ）の対比
からも確認することができる。
【０２３７】
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが
可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノ
ーマリオフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝
２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
【０２３８】
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、
より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジ
スタのノーマリオフ化を図ることが可能となる。
【０２３９】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧
下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱
水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めること
ができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜
に注入する方法を適用しても良い。
【０２４０】
酸化物半導体中及び積層される膜との界面には、酸素欠損による欠陥が生成されやすいが
、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成
される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間
に存在する酸素であり、その酸素濃度は１×１０１６ｃｍ−３以上２×１０２０ｃｍ−３
以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
【０２４１】
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで
、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１
：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化
物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタ
ンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させる
ことができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線
回折により明確な回折ピークを観測することができる。
【０２４２】
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ
ＡＸＳ社製Ｘ線回折装置Ｄ８  ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で
測定した。
【０２４３】
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試
料Ｂの作製方法を説明する。
【０２４４】
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した
。
【０２４５】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（
ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩ
ｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした
。このようにして作製した試料を試料Ａとした。
【０２４６】
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加
熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気で
さらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
【０２４７】
図１９に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピーク
が観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅ
ｇに結晶由来のピークが観測された。
【０２４８】
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱する
こと及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることがで
きる。
【０２４９】
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中
に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半
導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによ
ってトランジスタのノーマリオフ化を図ることができ、酸化物半導体が高純度化されるこ
とによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単
位は、チャネル幅１μｍあたりの電流値を示す。
【０２５０】
図２０に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示
す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／
Ｔ）を横軸としている。
【０２５１】
具体的には、図２０に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１
０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ
）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にする
ことができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０−１９Ａ／μ
ｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温に
おいて０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。
【０２５２】
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、処理室外部
からのリークや処理室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図る
ことが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以
下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不
純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去するこ
とができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が
高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
【０２５３】
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料のトランジスタにおいて
、基板温度と電気的特性の関係について評価した。
【０２５４】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖ
が片側３μｍ（合計６μｍ）、ｄＷが０μｍである。なお、Ｖｄは１０Ｖとした。なお、
基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。こ
こで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、
酸化物半導体膜に対する一対の電極のはみ出しをｄＷと呼ぶ。
【０２５５】
図２１に、Ｉｄ（実線）および電界効果移動度（点線）のＶｇ依存性を示す。また、図２
２（Ａ）に基板温度としきい値電圧の関係を、図２２（Ｂ）に基板温度と電界効果移動度
の関係を示す。
【０２５６】
図２２（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、そ
の範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
【０２５７】
また、図２２（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。
なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。
従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０２５８】
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするト
ランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃ
ｍ２／Ｖｓ以上、好ましくは４０ｃｍ２／Ｖｓ以上、より好ましくは６０ｃｍ２／Ｖｓ以
上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３
ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ
以上のオン電流を流すことができる。
【０２５９】
このようにオフ電流の低いトランジスタを、先の実施の形態で示した論理回路を切り替え
るためのトランジスタに用いることにより、電源電位の供給が遮断されたときでもノード
Ｎの電荷保持状態を保つことが可能となる。これにより、電源投入後のノードＮへのデー
タの書き込みを省略することが可能となるので、論理ブロックの起動時間を短くすること
ができる。よって、ノーマリオフの駆動方法を用いて、低消費電力化を図ることができる
プログラマブルロジックデバイスを提供することができる。
【０２６０】
また、このように移動度の高いトランジスタを、先の実施の形態で示した論理回路を切り
替えるためのトランジスタに用いることにより、ノードＮへのデータの書き込みを高速で
おこなうことができるので、動的コンフィギュレーションを容易に行うことができるプロ
グラマブルロジックデバイスを提供することができる。
【０２６１】
また、このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形
成されるトランジスタを混載しても、動作速度を犠牲にすることのないプログラマブルロ
ジックデバイスを提供することができる。
【０２６２】
（実施の形態５）
本発明の一態様に係る論理回路を用いることで、消費電力の低い電子機器を提供すること
が可能である。特に電力の供給を常時受けることが困難な携帯用の電子機器の場合、本発
明の一態様に係る消費電力の低い半導体装置をその構成要素に追加することにより、連続
使用時間が長くなるといったメリットが得られる。
【０２６３】
本発明の一態様における論理回路を用いた半導体装置は、表示装置、パーソナルコンピュ
ータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａ
ｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する
装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いること
ができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、
ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディス
プレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディ
オプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預
け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。
【０２６４】
本発明の一態様における論理回路を用いた半導体装置を、携帯電話、スマートフォン、電
子書籍などの携帯用の電子機器に応用した場合について説明する。
【０２６５】
図８は、携帯用の電子機器のブロック図である。図８に示す携帯用の電子機器はＲＦ回路
４２１、アナログベースバンド回路４２２、デジタルベースバンド回路４２３、バッテリ
ー４２４、電源回路４２５、アプリケーションプロセッサ４２６、フラッシュメモリ４３
０、ディスプレイコントローラ４３１、メモリ回路４３２、ディスプレイ４３３、タッチ
センサ４３９、音声回路４３７、キーボード４３８などより構成されている。ディスプレ
イ４３３は表示部４３４、ソースドライバ４３５、ゲートドライバ４３６によって構成さ
れている。アプリケーションプロセッサ４２６はＣＰＵ４２７、ＤＳＰ４２８、インター
フェース４２９を有している。例えば、ＣＰＵ４２７、デジタルベースバンド回路４２３
、メモリ回路４３２、ＤＳＰ４２８、インターフェース４２９、ディスプレイコントロー
ラ４３１、音声回路４３７のいずれかまたは全てに上記実施の形態で示したプログラマブ
ルロジックデバイスを採用することによって、消費電力を低減することができる。
【０２６６】
図９は電子書籍のブロック図である。電子書籍はバッテリー４５１、電源回路４５２、マ
イクロプロセッサ４５３、フラッシュメモリ４５４、音声回路４５５、キーボード４５６
、メモリ回路４５７、タッチパネル４５８、ディスプレイ４５９、ディスプレイコントロ
ーラ４６０によって構成される。マイクロプロセッサ４５３はＣＰＵ４６１、ＤＳＰ４６
２、インターフェース４６３を有している。例えば、ＣＰＵ４６１、音声回路４５５、メ
モリ回路４５７、ディスプレイコントローラ４６０、ＤＳＰ４６２、インターフェース４
６３のいずれかまたは全てに上記実施の形態で示したプログラマブルロジックデバイスを
採用することで、消費電力を低減することが可能になる。
【０２６７】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０２６８】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【符号の説明】
【０２６９】
１０１    トランジスタ
１０２    トランジスタ
１０３    トランジスタ
１０４    トランジスタ
１０５    トランジスタ
１０６    トランジスタ
１０７    トランジスタ
１０８    トランジスタ
１０９    トランジスタ
１１０    トランジスタ
１１１    トランジスタ
２０１    半導体基板
２０３    素子分離領域
２０５    ｐウェル領域
２１５    絶縁膜
２１７    絶縁膜
２２１    絶縁膜
２２５    絶縁膜
２２７    酸化物半導体膜
２２９    酸化物半導体膜
２３１    絶縁膜
２３３    ゲート電極
２３５    酸化物半導体膜
２３７    サイドウォール絶縁膜
２３９    ゲート絶縁膜
２４３    絶縁膜
２４５    絶縁膜
２４９    配線
２５０    配線
４２１    ＲＦ回路
４２２    アナログベースバンド回路
４２３    デジタルベースバンド回路
４２４    バッテリー
４２５    電源回路
４２６    アプリケーションプロセッサ
４２７    ＣＰＵ
４２８    ＤＳＰ
４２９    インターフェース
４３０    フラッシュメモリ
４３１    ディスプレイコントローラ
４３２    メモリ回路
４３３    ディスプレイ
４３４    表示部
４３５    ソースドライバ
４３６    ゲートドライバ
４３７    音声回路
４３８    キーボード
４３９    タッチセンサ
４５１    バッテリー
４５２    電源回路
４５３    マイクロプロセッサ
４５４    フラッシュメモリ
４５５    音声回路
４５６    キーボード
４５７    メモリ回路
４５８    タッチパネル
４５９    ディスプレイ
４６０    ディスプレイコントローラ
４６１    ＣＰＵ
４６２    ＤＳＰ
４６３    インターフェース
６００    基板
６０２    下地絶縁膜
６０６    酸化物半導体膜
６０８    ゲート絶縁膜
６１０    ゲート電極
６１４    電極
６１６    層間絶縁膜
６１８    配線
６２０    保護膜
１１０１    下地絶縁膜
１１０２    絶縁物
１１０４    ゲート絶縁膜
１１０５    ゲート電極
１１０７    絶縁物
２０７ａ    ゲート絶縁膜
２０７ｂ    ゲート絶縁膜
２０９ａ    ゲート電極
２０９ｂ    ゲート電極
２１１ａ    不純物領域
２１１ｂ    不純物領域
２１３ａ    不純物領域
２１３ｂ    不純物領域
２１９ａ    コンタクトプラグ
２１９ｂ    コンタクトプラグ
２１９ｃ    コンタクトプラグ
２１９ｄ    コンタクトプラグ
２２３ａ    配線
２２３ｂ    配線
２２３ｃ    配線
２３５ａ    領域
２３５ｂ    領域
２３５ｃ    領域
２４１ａ    電極
２４１ｂ    電極
１１０３ａ    領域
１１０３ｂ    領域
１１０３ｃ    領域
１１０６ａ    サイドウォール絶縁膜
１１０６ｂ    サイドウォール絶縁膜
１１０８ａ    ソース電極
１１０８ｂ    ドレイン電極
【図１】
2020022168.tif 000012
【図２】
2020022168.tif 000013
【図３】
2020022168.tif 000014
【図４】
2020022168.tif 000015
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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