(57)【要約】【課題】不揮発性記憶素子を有するランダムビットセルに関する。【解決手段】ランダムビットセルは、ラッチ、電圧セレクタ、第１不揮発性記憶素子、および第２不揮発性記憶素子を含む。ラッチは、第１ローカルビット線に結合された第１端子および第２ローカルビット線に結合された第２端子を有する。第１不揮発性記憶素子は、第１ローカルビット線に結合された第１端子および電圧セレクタに結合された第２端子を有する。第２不揮発性記憶素子は、第２ローカルビット線に結合された第１端子および電圧セレクタに結合された第２端子を有する。初期オペレーションの最中に、第１不揮発性記憶素子および第２不揮発性記憶素子の第１端子は浮動している。エンロールオペレーションの最中に、第１不揮発性記憶素子および第２不揮発性記憶素子の第１端子は電圧セレクタからプログラム電圧を受け取る。【選択図】  図１
2020009519.tif 000002
【特許請求の範囲】
【請求項１】
ランダムビットセルであって、
第１ローカルビット線に結合された第１端子、および、第２ローカルビット線に結合された第２端子を有する、ラッチと、
第１浮動端子、第２浮動端子、プログラム電圧を供給するように構成されたプログラム端子、および、プリチャージ電圧を供給するように構成されたプリチャージ端子を有する、電圧セレクタと、
前記第１ローカルビット線に結合された第１端子、および、前記電圧セレクタに結合された第２端子を有する、第１不揮発性記憶素子と、
前記第２ローカルビット線に結合された第１端子、および、前記電圧セレクタに結合された第２端子を有する、第２不揮発性記憶素子と、を含み、
初期オペレーションの最中に、
前記ラッチは、ラッチの初期充電状態に従って、第１ローカルビット線および第２ローカルビット線を、第１基準電圧および該第１基準電圧よりも大きい第２基準電圧に定着させ、
前記電圧セレクタは、前記第１不揮発性記憶素子の第２端子を前記第１浮動端子に結合し、かつ、前記第２不揮発性記憶素子の第２端子を前記第２浮動端子に結合し、
エンロールオペレーションの最中に、
前記電圧セレクタは、前記第１不揮発性記憶素子の第２端子および前記第２不揮発性記憶素子の第２端子を前記プログラム端子に結合し、
読み取りオペレーションの最中に、
前記電圧セレクタは、前記第１不揮発性記憶素子の第２端子および前記第２不揮発性記憶素子の第２端子をプリチャージ端子に結合し、
前記ランダムビットセルのランダムビットが、前記第１ローカルビット線および前記第２ローカルビット線における電圧を検出することによって読み取られる、
ランダムビットセル。
【請求項２】
前記ラッチは、
前記第１ローカルビット線に結合された入力端子、前記第２ローカルビット線に結合された出力端子、前記第１基準電圧を受け取るように構成された第１電圧端子、および、前記第２基準電圧を受け取るように構成された第２電圧端子を有する、第１インバータと、
前記第２ローカルビット線に結合された入力端子、前記第１ローカルビット線に結合された出力端子、前記第１基準電圧を受け取るように構成された第１電圧端子、および、前記第２基準電圧を受け取るように構成された第２電圧端子を有する、第２インバータと、
を含む、請求項１に記載のランダムビットセル。
【請求項３】
前記プログラム電圧、前記プリチャージ電圧、および、前記第２基準電圧は、正の電圧であり、
前記プログラム電圧は、前記第２基準電圧および前記プリチャージ電圧より大きく、かつ、
前記プログラム電圧と第１基準電圧との間の電圧差が、前記第１不揮発性記憶素子および前記第２不揮発性記憶素子をプログラムするのに十分な大きさである、
請求項１に記載のランダムビットセル。
【請求項４】
前記プログラム電圧は、負の電圧であり、
前記プリチャージ電圧および前記第２基準電圧は、正の電圧であり、かつ、
前記プログラム電圧と前記第２基準電圧との間の電圧差が、前記第１不揮発性記憶素子と前記第２不揮発性記憶素子をプログラムするのに十分な大きさである、
請求項１に記載のランダムビットセル。
【請求項５】
前記第１不揮発性記憶素子および前記第２不揮発性記憶素子は、同じタイプであり、かつ、
前記第１不揮発性記憶素子は、プログラマブル抵抗器、コンデンサ、または、不揮発性記憶素子、を含む、
請求項１に記載のランダムビットセル。
【請求項６】
前記不揮発性記憶素子は、ワンタイムプログラマブルメモリセル、マルチタイムプログラマブルメモリセル、フラッシュメモリセル、抵抗ランダムアクセスメモリセル（ＲｅＲＡＭ）、磁気抵抗ランダムアクセスメモリセル（ＭＲＡＭ）、強誘電ランダムアクセスメモリセル（ＦｅＲＡＭ）、または、相変化ランダムアクセスメモリセル（ＰＣＲＡＭ）、を含む、
請求項５に記載のランダムビットセル。
【請求項７】
前記第１不揮発性記憶素子は、
前記第１ローカルビット線に結合された第１端子、第２端子、および、ワード線に結合された制御端子を有する、第１選択トランジスタと、
前記第１選択トランジスタの第２端子に結合された第１端子、第２端子、および、前記電圧セレクタに結合された制御端子を有する、第１アンチヒューズトランジスタと、を含み、
前記第２不揮発性記憶素子は、
前記第２ローカルビット線に結合された第１端子、第２端子、および、ワード線に結合された制御端子を有する、第２選択トランジスタと、
前記第２選択トランジスタの第２端子に結合された第１端子、第２端子、および、前記電圧セレクタに結合された制御端子を有する、第２アンチヒューズトランジスタと、を含む、
請求項１に記載のランダムビットセル。
【請求項８】
乱数発生器であって、
複数のアドレスビット線と、
複数のランダムビットセルであり、それぞれが、
第１ローカルビット線に結合された第１端子、および、第２ローカルビット線に結合された第２端子を有する、ラッチと、
前記第１ローカルビット線、前記第２ローカルビット線、前記複数のアドレスビット線のうち第１の対応するアドレスビット線、および、前記複数のアドレスビット線のうち第２の対応するアドレスビット線に結合された、ビット線選択回路と、
第１浮動端子、第２浮動端子、プログラム電圧を供給するように構成されたプログラム端子、および、プリチャージ電圧を供給するように構成されたプリチャージ端子を有する、電圧セレクタと、
前記第１ローカルビット線に結合された第１端子、および、前記電圧セレクタに結合された第２端子を有する、第１不揮発性記憶素子と、
前記第２ローカルビット線に結合された第１端子、および、前記電圧セレクタに結合された第２端子を有する、第２不揮発性記憶素子と、を含む、
ランダムビットセルと、を含み、
前記ランダムビットセルの初期オペレーションの最中に、
前記ラッチは、ラッチの初期充電状態に従って、第１ローカルビット線および第２ローカルビット線を、第１基準電圧および該第１基準電圧よりも大きい第２基準電圧に定着させ、
前記電圧セレクタは、前記第１不揮発性記憶素子の第２端子を前記第１浮動端子に結合し、かつ、前記第２不揮発性記憶素子の第２端子を前記第２浮動端子に結合し、
前記ランダムビットセルのエンロールオペレーションの最中に、
前記電圧セレクタは、前記第１不揮発性記憶素子の第２端子および前記第２不揮発性記憶素子の第２端子を前記プログラム端子に結合し、
読み取りオペレーションの最中に、
前記電圧セレクタは、前記第１不揮発性記憶素子の第２端子および前記第２不揮発性記憶素子の第２端子をプリチャージ端子に結合し、
前記ランダムビットセルのランダムビットが、前記第１ローカルビット線および前記第２ローカルビット線における電圧を検出することによって読み取られる、
乱数発生器。
【請求項９】
前記ラッチは、
前記第１ローカルビット線に結合された入力端子、前記第２ローカルビット線に結合された出力端子、前記第１基準電圧を受け取るように構成された第１電圧端子、および、前記第２基準電圧を受け取るように構成された第２電圧端子を有する、第１インバータと、
前記第２ローカルビット線に結合された入力端子、前記第１ローカルビット線に結合された出力端子、前記第１基準電圧を受け取るように構成された第１電圧端子、および、前記第２基準電圧を受け取るように構成された第２電圧端子を有する、第２インバータと、
を含む、請求項８に記載の乱数発生器。
【請求項１０】
前記プログラム電圧、前記プリチャージ電圧、および、前記第２基準電圧は、正の電圧であり、
前記プログラム電圧は、前記第２基準電圧および前記プリチャージ電圧より大きく、かつ、
前記プログラム電圧と第１基準電圧との間の電圧差が、前記第１不揮発性記憶素子および前記第２不揮発性記憶素子をプログラムするのに十分な大きさである、
請求項８に記載の乱数発生器。
【請求項１１】
前記プログラム電圧は、負の電圧であり、
前記プリチャージ電圧および前記第２基準電圧は、正の電圧であり、かつ、
前記プログラム電圧と前記第２基準電圧との間の電圧差が、前記第１不揮発性記憶素子と前記第２不揮発性記憶素子をプログラムするのに十分な大きさである、
請求項８に記載の乱数発生器。
【請求項１２】
前記第１不揮発性記憶素子および前記第２不揮発性記憶素子は、同じタイプであり、かつ、
前記第１不揮発性記憶素子は、プログラマブル抵抗器、コンデンサ、または、不揮発性記憶素子、を含む、
請求項８に記載の乱数発生器。
【請求項１３】
前記不揮発性記憶素子は、ワンタイムプログラマブルメモリセル、マルチタイムプログラマブルメモリセル、フラッシュメモリセル、抵抗ランダムアクセスメモリセル（ＲｅＲＡＭ）、磁気抵抗ランダムアクセスメモリセル（ＭＲＡＭ）、強誘電ランダムアクセスメモリセル（ＦｅＲＡＭ）、または、相変化ランダムアクセスメモリセル（ＰＣＲＡＭ）、を含む、
請求項１２に記載の乱数発生器。
【請求項１４】
前記第１不揮発性記憶素子は、
前記第１ローカルビット線に結合された第１端子、第２端子、および、ワード線に結合された制御端子を有する、第１選択トランジスタと、
前記第１選択トランジスタの第２端子に結合された第１端子、第２端子、および、前記電圧セレクタに結合された制御端子を有する、第１アンチヒューズトランジスタと、を含み、
前記第２不揮発性記憶素子は、
前記第２ローカルビット線に結合された第１端子、第２端子、および、ワード線に結合された制御端子を有する、第２選択トランジスタと、
前記第２選択トランジスタの第２端子に結合された第１端子、第２端子、および、前記電圧セレクタに結合された制御端子を有する、第２アンチヒューズトランジスタと、を含む、
請求項８に記載の乱数発生器。
【請求項１５】
前記ビット線選択回路は、
前記第１ローカルビット線に結合された第１端子、前記第１の対応するアドレスビット線に結合された第２端子、および、ビット線選択信号を受信するように構成された制御端子を有する、第１ビット線トランジスタと、
前記第２ローカルビット線に結合された第１端子、前記第２の対応するアドレスビット線に結合された第２端子、および、ビット線選択信号を受信するように構成された制御端子を有する、第２ビット線トランジスタと、
を含む、請求項８に記載の乱数発生器。
【請求項１６】
ランダムビットセルを操作するための方法であって、前記ランダムビットセルは、
第１ローカルビット線に結合された第１端子、および、第２ローカルビット線に結合された第２端子を有する、ラッチと、
前記第１ローカルビット線に結合された第１端子、および、第２端子を有する、第１不揮発性記憶素子と、
前記第２ローカルビット線に結合された第１端子、および、第２端子を有する、第２不揮発性記憶素子と、を含み、
前記方法は、
初期オペレーションの最中に、
前記第１不揮発性記憶素子の第２端子および前記第２不揮発性記憶素子の第２端子を浮動させるステップと、
前記ラッチの初期充電状態に従って、前記ラッチが、第１ローカルビット線および第２ローカルビット線を、第１基準電圧および該第１基準電圧よりも大きい第２基準電圧に定着させるステップと、
エンロールオペレーションの最中に、
前記第１不揮発性記憶素子の第２端子および前記第２不揮発性記憶素子の第２端子にプログラム電圧を印加するステップと、
読み取りオペレーションの最中に、
前記第１不揮発性記憶素子の第２端子および前記第２不揮発性記憶素子の第２端子にプリチャージ電圧を印加するステップと、
前記ランダムビットセルのランダムビットを出力するために、前記第１ローカルビット線および前記第２ローカルビット線における電圧を検出するステップと、
を含む、方法。
【請求項１７】
前記プログラム電圧、前記プリチャージ電圧、および、前記第２基準電圧は、正の電圧であり、
前記プログラム電圧は、前記第２基準電圧および前記プリチャージ電圧より大きく、かつ、
前記プログラム電圧と第１基準電圧との間の電圧差が、前記第１不揮発性記憶素子および前記第２不揮発性記憶素子をプログラムするのに十分な大きさである、
請求項１６に記載の方法。
【請求項１８】
前記プログラム電圧は、負の電圧であり、
前記プリチャージ電圧および前記第２基準電圧は、正の電圧であり、かつ、
前記プログラム電圧と前記第２基準電圧との間の電圧差が、前記第１不揮発性記憶素子と前記第２不揮発性記憶素子をプログラムするのに十分な大きさである、
請求項１６に記載の方法。
【請求項１９】
前記第１不揮発性記憶素子および前記第２不揮発性記憶素子は、同じタイプであり、かつ、
前記第１不揮発性記憶素子は、プログラマブル抵抗器、コンデンサ、または、不揮発性記憶素子、を含む、
請求項１６に記載の方法。
【請求項２０】
前記不揮発性記憶素子は、ワンタイムプログラマブルメモリセル、マルチタイムプログラマブルメモリセル、フラッシュメモリセル、抵抗ランダムアクセスメモリセル（ＲｅＲＡＭ）、磁気抵抗ランダムアクセスメモリセル（ＭＲＡＭ）、強誘電ランダムアクセスメモリセル（ＦｅＲＡＭ）、または、相変化ランダムアクセスメモリセル（ＰＣＲＡＭ）、を含む、
請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ランダムビットセルに関する。そして、より特定的には、不揮発性記憶素子を有するランダムビットセルに関する。
【背景技術】
【０００２】
電子デバイスが認証されていない人物によってアクセスされるのを防止するため、電子デバイスの製造業者は、外部からの脅威を回避するための対策を講じるために、著しい量の時間と費用を投じることが、しばしば、必要である。従来技術では、物理的に複製が困難である関数（physical  unclonable  function、PUF）回路が、PUF回路の本質的な特性により、物理的攻撃およびリバースエンジニアリングからシステムを保護するために、しばしば適用されている。PUF回路は、予測不可能な物理的特性に基づいて乱数（random  number）を生成することができる。
【０００３】
スタティックランダムアクセスメモリ（SRAM）が、乱数を生成するための物理的に複製が困難である関数回路を実装するために使用されてきている。各SRAMセルのラッチは、SRAMセルの初期充電状態に強く依存し、そして、SRAMセルの初期充電状態は、予測不可能であり、かつ、制御不可能だからである。しかし、SRAMセルのラッチによって記憶される乱数は揮発性であるため、電力がリセットされる度に、再生されることを要する。さらに、SRAMセルの初期充電状態は、環境騒音および周囲環境によって著しく影響される。従って、電力をオン/オフすると、SRAMセルの初期充電状態が変化し得る。それによって、乱数の値が変化し、そして、乱数を使用するセキュリティシステムの不安定性を生じている。
【発明の概要】
【０００４】
本発明の一つの実施形態は、ランダムビットセルを開示する。ランダムビットセルは、ラッチ、電圧セレクタ、第１不揮発性記憶素子、および、第２不揮発性記憶素子を含む。
【０００５】
ラッチは、第１ローカルビット線に結合された第１端子、および、第２ローカルビット線に結合された第２端子を有する。電圧セレクタは、第１浮動端子、第２浮動端子、プログラム電圧を供給するためのプログラム端子、および、プリチャージ電圧を供給するためのプリチャージ端子を有する。第１不揮発性記憶素子は、第１ローカルビット線に結合された第１端子、および、電圧セレクタに結合された第２端子を有する。第２不揮発性記憶素子は、第２ローカルビット線に結合された第１端子、および、電圧セレクタに結合された第２端子を有する。
【０００６】
初期オペレーションの最中に、ラッチは、ラッチの初期充電状態に従って、第１ローカルビット線および第２ローカルビット線を、第１基準電圧および第２基準電圧よりも大きい第１基準電圧に定着（settle）させる。そして、電圧セレクタは、第１不揮発性記憶素子の第２端子を第１浮動端子に、かつ、第２不揮発性記憶素子の第２端子を第２浮動端子に結合する。
【０００７】
エンロールオペレーションの最中に、電圧セレクタは、第１不揮発性記憶素子の第２端子および第２不揮発性記憶素子の第２端子をプログラム端子に結合する。
【０００８】
読み取りオペレーションの最中に、電圧セレクタは、第１不揮発性記憶素子の第２端子および第２不揮発性記憶素子の第２端子をプリチャージ端子に結合する。そして、ランダムビットセルのランダムビットが、第１ローカルビット線および第２ビット線における電圧を検知することによって読み取られる。
【０００９】
本発明の別の実施形態は、乱数発生器を開示する。乱数発生器は、複数のアドレスビット線、および、複数のランダムビットセルを含む。ランダムビットセルそれぞれは、ラッチ、電圧セレクタ、ビット線選択回路、第１不揮発性記憶素子、および、第２不揮発性記憶素子を含む。
【００１０】
ラッチは、第１ローカルビット線に結合された第１端子、および、第２ローカルビット線に結合された第２端子を有する。ビット線選択回路は、第１ローカルビット線、第２ローカルビット線、複数のアドレスビット線のうち第１の対応するアドレスビット線、複数のアドレスビット線のうち第２の対応するアドレスビット線に結合される。電圧セレクタは、第１浮動端子、第２浮動端子、プログラム電圧を供給するためのプログラム端子、および、プリチャージ電圧を供給するためのプリチャージ端子を有する。第１不揮発性記憶素子は、第１ローカルビット線に結合された第１端子、および、電圧セレクタに結合された第２端子を有する。第２不揮発性記憶素子は、第２ローカルビット線に結合された第１端子、および、電圧セレクタに結合された第２端子を有する。
【００１１】
ランダムビットセルの初期オペレーションの最中に、ラッチは、ラッチの初期充電状態に従って、第１ローカルビット線および第２ローカルビット線を、第１基準電圧および上記第１基準電圧よりも大きい第２基準電圧に定着させる。そして、電圧セレクタは、第１不揮発性記憶素子の第２端子を第１浮動端子に結合し、かつ、第２不揮発性記憶素子の第２端子を第２浮動端子に結合する。
【００１２】
ランダムビットセルのエンロールオペレーションの最中に、電圧セレクタは、第１不揮発性記憶素子の第２端子および第２不揮発性記憶素子の第２端子をプログラム端子に結合する。
【００１３】
読み取りオペレーションの最中に、電圧セレクタは、第１不揮発性記憶素子の第２端子および第２不揮発性記憶素子の第２端子をプリチャージ端子に結合する。そして、ランダムビットセルのランダムビットが、第１ローカルビット線および第２ビット線における電圧を検知することによって読み取られる。
【００１４】
本発明の別の実施形態は、ランダムビットセルを操作するための方法を開示する。ランダムビットセルは、第１ローカルビット線に結合された第１端子、および、第２ローカルビット線に結合された第２端子を有するラッチと、第１ローカルビット線に結合された第１端子、および、第２端子を有する第１不揮発性記憶素子と、第２ローカルビット線に結合された第１端子、および、第２端子を有する第２不揮発性記憶素子と、を含む。
【００１５】
初期オペレーションの最中に、第１不揮発性記憶素子の第２端子および第２不揮発性記憶素子の第２端子は浮動している。ラッチの初期充電状態に従って、ラッチは、第１ローカルビット線および第２ローカルビット線を、第１基準電圧および第２基準電圧よりも大きい第１基準電圧に定着させる。
【００１６】
エンロールオペレーションの最中に、第１不揮発性記憶素子の第２端子および第２不揮発性記憶素子の第２端子にプログラム電圧が印加される。
【００１７】
読み取りオペレーションの最中に、第１不揮発性記憶素子の第２端子および第２不揮発性記憶素子の第２端子にプリチャージ電圧が印加される。そして、ランダムビットセルのランダムビットを出力するために、第１ローカルビット線および第２ビット線における電圧が検知される。
【００１８】
本発明のこれら及び他の目的は、種々の図および図面において説明される好ましい実施形態に係る以下の詳細な説明を読んだ後で、疑いなく当業者にとって明らかになるだろう。
【図面の簡単な説明】
【００１９】
【図１】図１は、本発明の一つの実施形態に従った、ランダムビットセルを示している。
【図２】図２は、本発明の一つの実施形態に従った、乱数発生器を示している。
【図３】図３は、本発明の一つの実施形態に従った、図１のランダムビットセルを操作するための方法を示している。
【発明を実施するための形態】
【００２０】
図1は、本発明の一つの実施形態に従った、ランダムビットセル100を示している。ランダムビットセル100は、ラッチ110、電圧セレクタ120、および、不揮発性記憶素子130Aと130Bを含んでいる。
【００２１】
ラッチ110は、ローカルビット線LBL1に結合された第１端子、および、ローカルビット線LBL2に結合された第２端子を有する。不揮発性記憶素子130Aは、ローカルビット線LBL1に結合された第１端子、および、電圧セレクタ120に結合された第２端子を有する。不揮発性記憶素子130Bは、ローカルビット線LBL2に結合された第１端子、および、電圧セレクタ120に結合された第２端子を有する。
【００２２】
図1において、ラッチ110は、インバータ112および114を含む。インバータ112は、ローカルビット線LBL1に結合された入力端子、ローカルビット線LBL2に結合された出力端子、第１基準電圧VR1を受け取るための第１電圧端子、および第２基準電圧VR2を受け取るための第２電圧端子を有する。インバータ114は、ローカルビット線LBL2に結合された入力端子、ローカルビット線LBL1に結合された出力端子、第１基準電圧VR1を受け取るための第１電圧端子、および、第２基準電圧VR2を受け取るための第２電圧端子を有する。しかしながら、いくつかの他の実施形態において、ラッチ110は、システム要件に従って、他の異なる構造によって実装されてよい。
【００２３】
不揮発性記憶素子130Aおよび130Bは同じタイプであり、そして、不揮発性記憶素子130Aは、プログラマブル抵抗器、コンデンサ（capacitor）、または、不揮発性記憶素子、を含み得る。例えば、不揮発性記憶素子130Aは、ワンタイムプログラマブルメモリセル、マルチタイムプログラマブルメモリセル、フラッシュメモリセル、抵抗ランダムアクセスメモリセル（ReRAM）、磁気抵抗（magnetoresistive）ランダムアクセスメモリセル（MRAM）、強誘電（ferroelectric）ランダムアクセスメモリセル（FeRAM）、または、相変化ランダムアクセスメモリセル（PCRAM）であり得る。
【００２４】
電圧セレクタ120は、第１浮動端子（floating  terminal）、第２浮動端子、プログラム電圧VPPを提供するためのプログラム端子、および、プリチャージ電圧VPreを提供するためのプリチャージ端子を有する。電圧セレクタ120は、不揮発性記憶素子130Aの第２端子を第１浮動端子、プログラム端子、またはプリチャージ端子に対して結合することができ、そして、異なるオペレーションを促進するために、不揮発性記憶素子130Bの第２端子を第２浮動端子、プログラム端子、またはプリチャージ端子に結合することができる。
【００２５】
例えば、初期オペレーションの最中に、電圧セレクタ120は、不揮発性記憶素子130Aの第２端子を第１浮動端子に結合し、そして、不揮発性記憶素子130Bの第２端子を第２浮動端子に結合することができる。不揮発性記憶素子130Aおよび130Bの第２端子が、初期オペレーションの最中には浮いている（floating）ので、ラッチ110の初期充電状態に従って、ローカルビット線LBL1、LBL2のうち一方は、第１基準電圧VR1にラッチされ、かたわらで、他方のローカルビット線は第２基準電圧VR2にラッチされる。
【００２６】
ラッチ110が決定された後、電圧セレクタ120は、エンロール（enroll）オペレーションの最中にプログラム電圧VPPを受け取るために、不揮発性記憶素子130Aおよび130Bの第２端子をプログラム端子に結合することができる。本発明のいくつかの実施形態において、プログラム電圧VPPおよび第２基準電圧VR2は、正の電圧であってよく、そして、プログラム電圧VPPは、第２基準電圧VR2よりも大きくてよい。ラッチ110の初期状態を追跡（track）するため、プログラム電圧VPPと第１基準電圧VR1との間の電圧差は、不揮発性記憶素子130Aおよび130Bをプログラムするのに十分に大きくあり得る。
【００２７】
この場合に、ラッチ110の初期充電状態のせいで、ローカルビット線LBL1が第１基準電圧VR1にプルダウンされ、ローカルビット線LBL2が第２基準電圧VR2にプルアップされたとすれば、次いで、プログラム電圧VPPと第１基準電圧VR1との間の大きな電圧差が不揮発性記憶素子130Aに印加され、そして、不揮発性記憶素子130Aがプログラムされるだろう。しかしながら、ローカルビット線LBL2が第２基準電圧VR2であるため、不揮発性記憶素子130Bに印加される電圧差は、不揮発性記憶素子130Bをプログラムするのに十分に大きくはないだろう。その結果、ラッチ110の初期充電状態は、エンロールオペレーションの最中に、不揮発性記憶素子130Aおよび130Bの状態によって追跡することができる。ラッチ110の初期充電状態は予測不可能であるため、不揮発性記憶素子130Aおよび130Bの状態も、また、予測不可能であり、そして、ランダムビットセル100のランダムビットを表すために使用することができる。
【００２８】
一旦、不揮発性記憶素子130Aがプログラムされると、不揮発性記憶素子130Aの抵抗は劇的に低下し、それによって、第１ローカルビット線LBL1に対して流れる充電電流（charging  current）を生成し、そして、第１ローカルビット線LBL1の電圧を上昇させる。この場合に、ラッチ110は、それ相当に第２ローカルビット線LBL2の電圧をプルダウンする。しかしながら、プログラム電圧VPPは、チャージポンプ（charge  pump）によって構築されているので、チャージポンプによって生成されるプログラム電圧VPPは、充電電流が生成されるにつれて低下し、それによって、不揮発性記憶素子130Bがプログラムされることを妨げている。いくつかの実施形態においては、ローカルビット線LBL1およびLBL2の電圧反転（voltage  inversion）を観察することによって、エンロールオペレーションは完了したものと判断することができる。
【００２９】
エンロールオペレーションが完了した後で、プログラム電圧VPPよりも小さいプリチャージ電圧VPreを不揮発性記憶素子130Aおよび130Bの第２端子に印加することによって、不揮発性記憶素子130Aおよび130Bの状態を読み取ることができる。例えば、読み取りオペレーションの最中に、電圧セレクタ120は、不揮発性記憶素子130Aの第２端子および不揮発性記憶素子130Bの第２端子を、プリチャージ電圧VPreを受け取るために、プリチャージ端子に結合することができる。この場合には、不揮発性記憶素子130Aがエンロールオペレーションの最中にプログラムされるので、不揮発性記憶素子130Aの抵抗は、不揮発性記憶素子130Bの抵抗よりもかなり小さいだろう。従って、ローカルビット線LBL1の電圧は、不揮発性記憶素子130Aを通じてプリチャージ電圧VPreに近いレベルまで上げられ、一方で、ローカルビット線LBL2は、不揮発性記憶素子130Bの高い抵抗のせいで、プリチャージ電圧VPreによって影響されないだろう。
【００３０】
いくつかの実施形態において、プリチャージ電圧VPreは、第２基準電圧VR2よりも小さくすることができる。しかしながら、一旦、ローカルビット線LBL1がプリチャージ電圧VPreによって上昇されると、さらに、ローカルビット線LBL1が第２基準電圧VR2であるように定着させ、そして、ローカルビット線LBL2を第１基準電圧VR1に維持するように、ラッチ110がトリガされるだろう。その結果、ローカルビット線LBL1およびLBL2における電圧を検知することによって、不揮発性記憶素子130Aおよび130Bの状態で表されるランダムビットを読み取ることができる。
【００３１】
ラッチ110の初期充電状態は、不揮発性記憶素子130Aおよび130Bの構造的な変化によって追跡することができるので、ランダムビットセル100によって生成されたランダムビットは、繰り返される電力リセットの影響を受けることなく、安定して記憶することができる。
【００３２】
いくつかの実施形態において、不揮発性記憶素子130Aおよび130Bの第２端子は、エンロールオペレーションの最中に同じノードを通じてプログラム電圧VPPを受け取るために、プログラム端子に結合され得る。そして、不揮発性記憶素子130Aおよび130Bの第２端子は、読み取りオペレーションの最中に同じノードを通じてプリチャージ電圧VPreを受け取るために、プリチャージ端子に結合され得る。しかしながら、いくつかの実施形態においては、図2において後述されるように、不揮発性記憶素子130Aおよび130Bの第２端子は、プログラム電圧VPPを受け取るために、異なるノードを通じてプログラム端子に結合され得る。そして、不揮発性記憶素子130Aおよび130Bの第２端子は、プリチャージ電圧VPreを受け取るために、異なるノードを通じてプリチャージ端子に結合され得る。
【００３３】
また、本発明の他のいくつかの実施形態においては、プログラム電圧VPPも、また、負の電圧であり得る。一方、プリチャージ電圧VPreおよび第２基準電圧VR2は、正の電圧である。この場合に、プログラム電圧VPPと第２基準電圧VR2との間の電圧差は、不揮発性記憶素子130Aおよび130Bをプログラムするのに十分に大きくあり得る。従って、エンロールオペレーションの最中に、ラッチ110の初期充電状態により、ローカルビット線LBL2が、初期オペレーションにおいて先に第２基準電圧VR2に上昇した場合に、不揮発性記憶素子130Bに印加される大きな電圧差が、不揮発性記憶素子130Bをプログラムするだろう。結果として、ラッチ110の初期充電状態は、不揮発性記憶素子130Aおよび130Bの状態によって追跡することができる。
【００３４】
この場合には、読み取りオペレーションの最中にプリチャージ電圧VPreを印加することができ、そして、ローカルビット線LBL2の電圧は、不揮発性記憶素子130Bの低い抵抗のせいで、プリチャージ電圧VPreに近いレベルまで上昇するだろう。また、ラッチ110は、ローカルビット線LBL2を第２基準電圧VR2であるようにさらに定着させ、そして、ローカルビット線LBL1を第１基準電圧VR1に維持するようにトリガされるだろう。その結果、ローカルビット線LBL1およびLBL2の電圧を検知することによって、不揮発性記憶素子130Aおよび130Bの状態で表されるランダムビットを読み取ることができる。
【００３５】
不揮発性記憶素子130Aおよび130Bの構造的な変化によって、ラッチ110の初期充電状態が追跡できるので、ランダムビットセル100によって生成されたランダムビットは、繰り返される電力リセットの影響を受けることなく、安定して記憶することができる。
【００３６】
図2は、本発明の一つの実施形態に従った、乱数発生器20を示している。乱数発生器20は、複数のアドレスビット線ABL1からABL2N、および、複数のランダムビットセル200(1,1)から200(M,N)までを含む。ここで、MおよびNは、１より大きい正の整数である。
【００３７】
ランダムビットセル200(1,1)から200(M,N)までは、図1で示されたランダムビットセル100と同じ構造を有し、そして、同じ原理を用いて操作され得る。例えば、図2において、ランダムビットセル200(1,1)は、ラッチ210、電圧セレクタ220、不揮発性記憶素子230Aおよび230B、並びに、ビット線選択回路240を含み得る。
【００３８】
ビット線選択回路240を用いて、異なるアドレスビット線に結合されたランダムビットセルは、同じ検知増幅器（sensing  amplifier）を順次に共有することによって読み取ることができる。例えば、ランダムビットセル200(1,1)から200(M,1)までは、同じアドレスビット線ABL1およびABL2に結合され得る。そして、ランダムビットセル200(1,N)から200(1,N)までは、同じアドレスビット線ABL(2N-1)およびABL2Nに結合され得る。
【００３９】
ランダムビットセル200(1,1)において、ラッチ210は、ローカルビット線LBL1に結合された第１端子、および、ローカルビット線LBL2に結合された第２端子を有し得る。また、ビット線選択回路240も、ローカルビット線LBL1およびLBL2、並びに、アドレスビット線ABL1およびABL2に結合され得る。図2において、ビット線選択回路240は、ビット線選択トランジスタ242および244を含み得る。ビット線選択トランジスタ242は、ローカルビット線LBL1に結合された第１端子、アドレスビット線ABL1に結合された第２端子、および、ビット線選択信号SIGBLSを受信するための制御端子を有する。ビット線選択トランジスタ244は、ローカルビット線LBL2に結合された第１端子、アドレスビット線ABL2に結合された第２端子、および、ビット線選択信号SIGBLSを受信するための制御端子を有する。この場合に、乱数発生器20は、ワード線WL1が選択されるときに、ランダムビットセル200(1,1)から200(1,N)までの間で読み取られるランダムビットセルを選択するために、ランダムビットセル200(1,1)から200(1,N)までのビット線選択回路240を使用することができる。
【００４０】
また、ランダムビットセル200(1,1)から200(1,N)までを同じワード線WL1に結合し、そして、ランダムビットセル200(M,1)から200(M,N)までを同じワード線WLMに結合することもできる。この場合に、ランダムビットセル200(1,1)から200(M,N)までの不揮発性記憶素子230Aおよび230Bは、ワード線選択を復号する（decoding）ための選択トランジスタを含み得る。
【００４１】
例えば、図2で、ランダムビットセル200(1,1)において、不揮発性記憶素子230Aは、選択トランジスタSTAおよびアンチヒューズ（anti-fuse）トランジスタATAを含み得る。選択トランジスタSTAは、ローカルビット線LBL1に結合された第１端子、第２端子、および、ワード線WL1に結合された制御端子を有する。アンチヒューズトランジスタATAは、選択トランジスタSTAの第２端子に結合された第１端子、第２端子、および、電圧セレクタ220に結合された制御端子を有する。
【００４２】
また、不揮発性記憶素子230Bも、選択トランジスタSTBおよびアンチヒューズトランジスタATBを含み得る。選択トランジスタSTBは、ローカルビット線LBL2に結合された第１端子、第２端子、および、ワード線WL1に結合された制御端子を有する。アンチヒューズトランジスタATBは、選択トランジスタSTBの第２端子に結合された第１端子、第２端子、および、電圧セレクタ220に結合された制御端子を有する。
【００４３】
結果として、選択トランジスタSTAおよびSTBは、アドレスビット線ABL1およびABL2が選択されるときに、ランダムビットセル200(1,1)から200(M,1)までから読み取られるランダムビットセルを選択するために使用され得る。
【００４４】
また、いくつかの実施形態においては、同じワード線に結合されたランダムビットセルも、同じページにあるように見られ得る。そして、初期オペレーションおよびエンロールオペレーションを同時に実行することができる。すなわち、同じページ内のランダムビットセルが、同時に追跡され得る。いくつかの実施形態において、ランダムビットセルの同じページによって生成されたランダムビットは、セキュリティキーを生成するために必要とされる乱数を形成するように、組み合わされ得る。
【００４５】
しかしながら、いくつかの他の実施形態において、乱数発生器20は、異なるアドレス方式（addressing  schemes）を有してよく、そして、アプリケーションの必要性に応じて、アドレス復号化のための異なるビット線選択器及び／又はワード線選択器を含んでよい。
【００４６】
図3は、本発明の一つの実施形態に従って、ランダムビットセル100を操作するための方法300を示している。方法300は、ステップS310からS340までを含む。
【００４７】
S310:初期オペレーションの最中に、不揮発性記憶素子130Aの第２端子および不揮発性記憶素子130Bの第２端子を浮動させる。
【００４８】
S312:初期オペレーションの最中に、ラッチ110は、ラッチ110の初期充電状態に従って、ローカルビット線LBL1およびローカルビット線LBL2を第１基準電圧VR1および第２基準電圧VR2に定着させる。
【００４９】
S320:エンロールオペレーションの最中に、プログラム電圧VPPを不揮発性記憶素子130Aの第２端子および不揮発性記憶素子130Bの第２端子に印加する。
【００５０】
S330:読み取りオペレーションの最中に、プリチャージ電圧VPreを不揮発性記憶素子130Aの第２端子および不揮発性記憶素子130Bの第２端子に印加する。そして、
【００５１】
S340:読み取りオペレーションの最中に、ランダムビットセル100のランダムビットを出力するために、ローカルビット線LBL1およびLBL2における電圧を検出する。
【００５２】
ステップS310において、電圧セレクタ120は、不揮発性記憶素子130Aの第２端子を第１浮動端子に結合し、そして、不揮発性記憶素子130Bの第２端子を第２浮動端子に結合することができる。この場合に、ラッチ110は、初期オペレーションの最中のステップS312におけるラッチ110の初期充電状態に従って、ローカルビット線LBL1およびローカルビット線LBL2を第１基準電圧VR1および第２基準電圧VR2に定着させることができる。
【００５３】
初期オペレーションが実行された後で、電圧セレクタ120は、ステップS320において、プログラム電圧VPPを提供するために、不揮発性記憶素子130Aおよび130Bの第２端子をプログラム端子に結合することができる。この場合に、不揮発性記憶素子130Aおよび130Bのうち１つは、ラッチ110の初期充電状態に従ってプログラムされている。
【００５４】
プログラムされている不揮発性記憶素子の抵抗が著しく低減されるので、ラッチ110は、プリチャージ電圧VPreによってトリガされ、そして、不揮発性記憶素子130Aおよび130Bの状態に従って、ランダムビットを出力することができる。例えば、ステップS330において、電圧セレクタ120は、プリチャージ電圧VPreを提供するために、不揮発性記憶素子130Aおよび130Bの第２端子をプリチャージ端子に結合することができる。この場合に、プログラムされている不揮発性記憶素子は、より導電性であり、そして、プリチャージ電圧VPreを対応するローカルビット線に通過させる。それによって、ローカルビット線LBL1およびLBL2を通じて乱数ビットを出力するように、ラッチ110をトリガしている。
【００５５】
方法300を用いて、ラッチ110の予測不可能な初期充電状態が、エンロールオペレーションの最中の不揮発性記憶素子130Aおよび130Bの構造的な状態によって追跡され得る。そうして、ランダムビットセル100によって生成されるランダムビットは、繰り返される電力リセットの影響を受けることなく、安定して記憶することができる。
【００５６】
まとめると、本発明の実施形態によって提供される、ランダムビットセル、乱数発生器、および、ランダムビットセルを操作する方法は、不揮発性記憶素子の構造的な状態を用いてラッチの初期充電状態を追跡することができる。不揮発性記憶素子の構造的な状態は、電力リセットの影響を受けるおそれがないので、生成される乱数ビットまたは乱数は、本発明に従って、安定して記憶することができる。
【００５７】
当業者であれば、本発明の教示を保持しながら、装置および方法に係る多くの変更および代替が成され得ることを容易に理解するであろう。従って、上記の開示は、添付の請求項の範囲および境界によってのみ限定されるものと解釈されるべきである。
【図１】
2020009519.tif 000003
【図２】
2020009519.tif 000004
【図３】
2020009519.tif 000005
【外国語明細書】
2020009519000001.pdf