(57)【要約】【課題】  底部絶縁層を有する半導体装置において、ゲート電極の下端の位置のばらつきを抑制する。【解決手段】  半導体装置であって、半導体基板と、前記半導体基板の表面に設けられたトレンチと、ゲート絶縁膜と、ゲート電極を有している。前記トレンチが、第１部分と、前記第１部分の底面から下側に伸びるとともに前記第１部分よりも狭い幅を有する第２部分を有している。前記ゲート絶縁膜が、前記第２部分に埋め込まれている底部絶縁層と、前記第１部分の内面を覆っている上部絶縁膜を有している。前記ゲート電極が、前記第１部分内に配置されている。前記半導体基板が、前記ゲート電極の下端よりも上側で前記上部絶縁膜に接するｐ型のボディ領域と、前記ボディ領域の下側で前記上部絶縁膜に接するｎ型のドリフト領域を有している。前記第２部分の幅が、前記上部絶縁膜の厚さの２倍未満である。【選択図】図１
2020009898.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置であって、
半導体基板と、
前記半導体基板の表面に設けられたトレンチと、
前記トレンチの内面を覆うゲート絶縁膜と、
前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極、
を有しており、
前記トレンチが、第１部分と、前記第１部分の底面から下側に伸びるとともに前記第１部分よりも狭い幅を有する第２部分を有しており、
前記ゲート絶縁膜が、前記第２部分に埋め込まれている底部絶縁層と、前記第１部分の内面を覆っている上部絶縁膜を有しており、
前記ゲート電極が、前記第１部分内に配置されており、
前記半導体基板が、
前記ゲート電極の下端よりも上側で前記上部絶縁膜に接するｐ型のボディ領域と、
前記ボディ領域の下側で前記上部絶縁膜に接するｎ型のドリフト領域、
を有しており、
前記第２部分の幅が、前記上部絶縁膜の厚さの２倍未満である、
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示の技術は、半導体装置に関する。
【０００２】
特許文献１には、トレンチ内に設けられたゲート絶縁膜とゲート電極を有する半導体装置が開示されている。ゲート絶縁膜は、トレンチの底部に設けられている底部絶縁層と、底部絶縁層の上側でトレンチの側面を覆う上部絶縁膜を有している。ゲート電極は、底部絶縁層よりも上側に配置されている。半導体基板は、ゲート電極の下端よりも上側で上部絶縁膜に接するｐ型のボディ領域と、ボディ領域の下側で上部絶縁膜に接するｎ型のドリフト領域を有する。
【０００３】
特許文献１には、この半導体装置の製造方法が開示されている。この製造方法では、ボディ領域とドリフト領域を有する半導体基板の表面にトレンチを形成する。トレンチは、ボディ領域を貫通してドリフト領域に達するように形成される。次に、トレンチ全体を底部絶縁層によって埋め込む。次に、上側から底部絶縁層をエッチングし、トレンチの底部にのみ底部絶縁層を残存させる。ここでは、エッチング時間を調節することで、底部絶縁層の上端をボディ領域よりも下側に位置させる。次に、底部絶縁層よりも上側のトレンチの側面に、上部絶縁膜を形成する。次に、トレンチ内に、ゲート電極を充填することで、半導体装置のゲート構造が完成する。ゲート電極の下端の位置は、底部絶縁層の上端の位置と一致する。上述したように、底部絶縁層の上端の位置は、底部絶縁層のエッチング時間によって調節される。すなわち、ゲート電極の下端の位置は、底部絶縁層のエッチング時間によって調節される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２４２８５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述したように、特許文献１の技術では、ゲート電極の下端の位置は、底部絶縁層のエッチング時間によって調節される。しかしながら、トレンチ内の底部絶縁層をエッチングする場合には、エッチング量が多いので、エッチングによる加工精度はそれほど高くない。このため、この方法では、ゲート電極の下端の位置を正確に調節することは困難である。また、特許文献１の方法では、トレンチの深さ、エッチング前の底部絶縁層の厚み、及び、底部絶縁層をエッチングした後に成長させる上部絶縁膜の厚みも、ゲート電極の下端の位置に影響する。すなわち、ゲート電極の下端の位置に影響する要因が多い。このため、半導体装置の量産時に、半導体装置の間で、ゲート電極の下端の位置のばらつきが大きく、半導体装置の特性のばらつきが大きい。したがって、本明細書では、底部絶縁層を有する半導体装置において、ゲート電極の下端の位置のばらつきを抑制する技術を提案する。
【課題を解決するための手段】
【０００６】
半導体装置であって、半導体基板と、前記半導体基板の表面に設けられたトレンチと、前記トレンチの内面を覆うゲート絶縁膜と、前記トレンチ内に配置されているとともに前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極を有している。前記トレンチが、第１部分と、前記第１部分の底面から下側に伸びるとともに前記第１部分よりも狭い幅を有する第２部分を有している。前記ゲート絶縁膜が、前記第２部分に埋め込まれている底部絶縁層と、前記第１部分の内面を覆っている上部絶縁膜を有している。前記ゲート電極が、前記第１部分内に配置されている。前記半導体基板が、前記ゲート電極の下端よりも上側で前記上部絶縁膜に接するｐ型のボディ領域と、前記ボディ領域の下側で前記上部絶縁膜に接するｎ型のドリフト領域を有している。前記第２部分の幅が、前記上部絶縁膜の厚さの２倍未満である。
【０００７】
この半導体装置のゲート構造は、以下のようにして製造することができる。まず、半導体基板に、第１部分と第２部分を有するトレンチを形成する。次に、トレンチの内面に、絶縁膜を成長させる。ここでは、第２部分の幅の半分よりも厚い絶縁膜を成長させる。このため、第２部分の内面に成長する絶縁膜によって、第２部分が埋め込まれる。これによって、第２部分内に底部絶縁層が形成される。他方、第１部分は第２部分よりも広い幅を有するので、第１部分は絶縁膜によって埋め込まれない。第１部分では、その内面に沿って絶縁膜が成長する。第１部分の内面に成長した絶縁膜が、上部絶縁膜となる。次に、第１部分の内部に残っている空間に、ゲート電極を形成する。このようにしてゲート構造が形成されると、ゲート電極の下端の位置（すなわち、底部絶縁層の上端の位置）は、トレンチ内に成長させる絶縁膜の厚みによって決定される。トレンチ内に成長させる絶縁膜の厚みは、正確に制御することができる。この方法によれば、底部絶縁層のエッチング時間によってゲート電極の下端の位置を調節する従来の方法に比べて、ゲート電極の下端の位置を正確に制御することができる。したがって、この半導体装置によれば、量産時に、ゲート電極の下端の位置のばらつきを抑制し、特性のばらつきを抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】実施形態の半導体装置の断面図。
【図２】実施形態の半導体装置の製造工程の説明図。
【図３】実施形態の半導体装置の製造工程の説明図。
【図４】実施形態の半導体装置の製造工程の説明図。
【図５】実施形態の半導体装置の製造工程の説明図。
【図６】実施形態の半導体装置の製造工程の説明図。
【図７】実施形態の半導体装置の製造工程の説明図。
【図８】実施形態の半導体装置の製造工程の説明図。
【図９】実施形態の半導体装置の製造工程の説明図。
【発明を実施するための形態】
【０００９】
図１に示す実施形態の半導体装置１０は、ＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）である。半導体装置１０は、ＳｉＣにより構成された半導体基板１２を有している。以下では、半導体基板１２の厚み方向をｚ方向といい、ｚ方向に対して直交する一方向（半導体基板１２の上面１２ａに平行な一方向）をｘ方向といい、ｚ方向及びｘ方向に対して直交する方向をｙ方向という。
【００１０】
半導体基板１２の上面１２ａに、トレンチ２０が形成されている。トレンチ２０は、ｙ方向に沿って長く伸びている。トレンチ２０は、半導体基板１２の上面１２ａ近傍に位置する第１部分２１と、トレンチ２０の底面近傍に位置する第２部分２２を有している。第１部分２１は、半導体基板１２の上面１２ａから下側に伸びている。第２部分２２は、第１部分２１の底面２１ａ（段差部分）からさらに下側に伸びている。第２部分２２のｘ方向の幅Ｗ２は、第１部分２１のｘ方向の幅Ｗ１よりも狭い。
【００１１】
トレンチ２０の内部に、ゲート絶縁膜３０が配置されている。ゲート絶縁膜３０は、第２部分２２内に配置されている底部絶縁層３２と、第１部分２１内に配置されている上部絶縁膜３１を有している。底部絶縁層３２は、第２部分２２内に隙間なく充填されている。上部絶縁膜３１は、底部絶縁層３２よりも上側に配置されており、第１部分２１の内面全体を覆っている。上部絶縁膜３１は、底部絶縁層３２と繋がっている。トレンチ２０の第２部分２２のｘ方向の幅Ｗ２は、上部絶縁膜３１の厚みＴ１（すなわち、第１部分２１の内面とゲート電極４０の間の距離）の２倍未満である。
【００１２】
トレンチ２０の第１部分２１の内部に、ゲート電極４０が配置されている。ゲート電極４０は、ゲート絶縁膜３０によって半導体基板１２から絶縁されている。ゲート電極４０の上面は、層間絶縁膜４２によって覆われている。
【００１３】
半導体基板１２の上面１２ａに、ソース電極５０が配置されている。ソース電極５０は、層間絶縁膜４２と、層間絶縁膜４２に覆われていない範囲の半導体基板１２の上面１２ａを覆っている。ソース電極５０は、層間絶縁膜４２によってゲート電極４０から絶縁されている。半導体基板１２の下面１２ｂに、ドレイン電極５２が配置されている。ドレイン電極５２は、半導体基板１２の下面１２ｂの略全域を覆っている。
【００１４】
半導体基板１２は、ソース領域６０、ボディ領域６２、ドリフト領域６４、バッファ領域６６、ドレイン領域６８、及び、底部ｐ型領域７０を有している。
【００１５】
ソース領域６０は、ｎ型であり、半導体基板１２の上面１２ａを含む範囲に配置されている。ソース領域６０は、ソース電極５０にオーミック接触している。ソース領域６０は、トレンチ２０の上端部で、上部絶縁膜３１に接している。ゲート電極４０は、上部絶縁膜３１を介してソース領域６０に対向している。
【００１６】
ボディ領域６２は、ｐ型である。ボディ領域６２は、ｐ型不純物濃度が高いコンタクト領域６２ａと、コンタクト領域６２ａよりもｐ型不純物濃度が低い低濃度ボディ領域６２ｂを有している。コンタクト領域６２ａは、ソース領域６０に隣接するとともに半導体基板１２の上面１２ａを含む範囲に配置されている。コンタクト領域６２ａは、ソース電極５０にオーミック接触している。低濃度ボディ領域６２ｂは、ソース領域６０とコンタクト領域６２ａに対して下側から接している。低濃度ボディ領域６２ｂは、ソース領域６０の下側で上部絶縁膜３１に接している。ゲート電極４０は、低濃度ボディ領域６２ｂの下端よりも下側に距離Ｌ１だけ突出している。したがって、低濃度ボディ領域６２ｂは、ゲート電極４０の下端よりも上側で上部絶縁膜３１に接している。ゲート電極４０は、上部絶縁膜３１を介して低濃度ボディ領域６２ｂに対向している。
【００１７】
底部ｐ型領域７０は、底部絶縁層３２に接する範囲に配置されたｐ型領域である。底部ｐ型領域７０は、トレンチ２０の第２部分２２の側面及び底面において底部絶縁層３２に接している。
【００１８】
ドリフト領域６４は、ｎ型であり、低濃度ボディ領域６２ｂの下側に配置されている。ドリフト領域６４は、ボディ領域６２によってソース領域６０から分離されている。ドリフト領域６４は、低濃度ボディ領域６２ｂと底部ｐ型領域７０に接している。ドリフト領域６４は、底部ｐ型領域７０よりも下側まで分布している。ドリフト領域６４は、低濃度ボディ領域６２ｂの下側で上部絶縁膜３１に接している。上述したように、ゲート電極４０は、低濃度ボディ領域６２ｂの下端から距離Ｌ１だけ下側に突出している。ゲート電極４０の低濃度ボディ領域６２ｂから下側に突出している部分は、上部絶縁膜３１を介してドリフト領域６４に対向している。
【００１９】
バッファ領域６６は、ｎ型であり、ドリフト領域６４よりも高いｎ型不純物濃度を有している。バッファ領域６６は、ドリフト領域６４に対して下側から接している。
【００２０】
ドレイン領域６８は、ｎ型であり、バッファ領域６６よりも高いｎ型不純物濃度を有している。ドレイン領域６８は、バッファ領域６６に対して下側から接している。ドレイン領域６８は、半導体基板１２の下面１２ｂを含む範囲に配置されており、ドレイン電極５２にオーミック接触している。
【００２１】
ゲート電極４０にゲート閾値以上の電位を印加すると、上部絶縁膜３１近傍の低濃度ボディ領域６２ｂがｎ型に反転してチャネルが形成される。チャネルによって、ソース領域６０とドリフト領域６４が接続され、ＭＯＳＦＥＴがオンする。ゲート電極４０の電位をゲート閾値未満の電位まで低下させると、チャネルが消失し、ＭＯＳＦＥＴがオフする。すると、低濃度ボディ領域６２ｂからドリフト領域６４へ空乏層が広がる。空乏層が底部ｐ型領域７０に達すると、底部ｐ型領域７０からその周囲のドリフト領域６４へ空乏層が広がる。このように、低濃度ボディ領域６２ｂからだけでなく底部ｐ型領域７０からもドリフト領域６４へ空乏層が広がるので、このＭＯＳＦＥＴは高い耐圧を有する。
【００２２】
次に、半導体装置１０の製造方法について説明する。半導体装置１０は、全体がドリフト領域６４によって構成された半導体基板（加工前の半導体基板１２）から製造される。まず、図２に示すように、エピタキシャル成長、イオン注入等によって、半導体基板に、ソース領域６０、コンタクト領域６２ａ、及び、低濃度ボディ領域６２ｂを形成する。
【００２３】
次に、図３に示すように、半導体基板の上面１２ａ上に開口８２を有するマスク８０を形成し、反応性イオンエッチングによって開口８２内の半導体基板をエッチングする。これによって、上面１２ａに、トレンチ２０の第１部分２１を形成する。ここでは、ソース領域６０と低濃度ボディ領域６２ｂを貫通してドリフト領域６４に達するようにトレンチ２０の第１部分２１を形成する。トレンチ２０の第１部分２１を形成したら、マスク８０を除去する。
【００２４】
次に、図４に示すように、半導体基板１２の上面１２ａとトレンチ２０の第１部分２１の側面を覆い、第１部分２１の中央部に開口９２を有するマスク９０を形成する。そして、反応性イオンエッチングによって開口９２内の半導体基板をエッチングすることによって、第１部分２１の底面２１ａの中央部に幅が狭いトレンチ（トレンチ２０の第２部分２２）を形成する。
【００２５】
次に、図５に示すように、マスク９０を介して、トレンチ２０の第２部分２２の内面にｐ型不純物を注入する。これによって、底部ｐ型領域７０を形成する。底部ｐ型領域７０を形成したら、図６に示すように、マスク９０を除去する。マスク９０を除去したら、トレンチ２０の内面に犠牲酸化膜を形成し、その後、犠牲酸化膜を除去する。
【００２６】
次に、図７に示すように、トレンチ２０の内面と半導体基板の上面１２ａに、ゲート絶縁膜３０を成長させる。ここでは、トレンチ２０の第２部分２２のｘ方向の幅Ｗ２の半分よりも厚い厚みＴ１を有するゲート絶縁膜３０を成長させる。幅Ｗ２が厚みＴ１の２倍未満であるので、図７に示すように、第２部分２２の中央部２２ａにおいて、第２部分２２の一方の側面から成長するゲート絶縁膜３０が、第２部分２２の他方の側面から成長するゲート絶縁膜３０と一体化する。このため、第２部分２２がゲート絶縁膜３０によって隙間なく充填され、第２部分２２内に底部絶縁層３２が形成される。第１部分２１のｘ方向の幅Ｗ１は厚みＴ１の２倍よりも十分に広いので、第１部分２１内には、第１部分２１の内面に沿ってゲート絶縁膜３０（すなわち、上部絶縁膜３１）が形成される。したがって、第１部分２１内には、空間２１ｂが残存する。空間２１ｂの下端の位置は、図１に示すゲート電極４０の下端の位置と等しい。上記のようにゲート絶縁膜３０を形成すると、トレンチ２０の第２部分２２がその側面に成長するゲート絶縁膜３０によって埋め込まれるので、空間２１ｂの下端の位置が第２部分２２の深さのばらつきの影響を受け難い。このため、空間２１ｂの下端の位置がゲート絶縁膜３０の厚みＴ１に基づいて決まる。ゲート絶縁膜３０の厚みＴ１は、ゲート絶縁膜３０の成長時間を調節することによって正確に制御することができる。厚みＴ１を正確に制御することで、空間２１ｂの下端の位置を正確に制御することができる。
【００２７】
次に、図８に示すように、トレンチ２０の第１部分２１の内部（すなわち、図７の空間２１ｂの内部）に、ゲート電極４０を成長させる。ゲート電極４０は、半導体基板１２の上面１２ａを覆うゲート絶縁膜３０上にも成長する。ゲート電極４０の下端の位置は、図７の空間２１ｂの下端の位置と等しい。上述したように、ゲート絶縁膜３０の成長時間によって空間２１ｂの下端の位置を正確に制御できるので、ゲート電極４０の下端の位置を正確に制御することができる。すなわち、ゲート電極４０が低濃度ボディ領域６２ｂの下端から下側に突出する距離Ｌ１を正確に制御することができる。
【００２８】
次に、図９に示すように、半導体基板１２の上面１２ａよりも上側に位置するゲート電極４０をエッチングにより除去し、トレンチ２０内にゲート電極４０を残存させる。次に、半導体基板の上面１２ａを覆っているゲート絶縁膜３０をエッチングにより除去する。次に、ゲート電極４０の上面を覆うように層間絶縁膜４２を形成する。次に、層間絶縁膜４２と上面１２ａに接するように、ソース電極５０を形成する。次に、半導体基板の下面１２ｂにｎ型不純物を注入して、バッファ領域６６とドレイン領域６８を形成する。次に、半導体基板の下面１２ｂにドレイン電極５２を形成する。以上の工程によって、図１に示す半導体装置１０が完成する。
【００２９】
以上に説明したように、この製造方法によれば、トレンチ２０の内面に成長させるゲート絶縁膜３０の厚みＴ１によってゲート電極４０の下端の位置（すなわち、ゲート電極４０が低濃度ボディ領域６２ｂから下側に突出する距離Ｌ１）を制御することができる。厚みＴ１以外の距離Ｌ１に影響する要因が少なく、かつ、厚みＴ１を正確に制御できるので、距離Ｌ１を正確に制御することができる。このように、半導体装置１０の構造によれば、距離Ｌ１を正確に制御することができる。距離Ｌ１は、ＭＯＳＦＥＴのオン抵抗及び信頼性に大きく影響する。したがって、半導体装置１０の構造によれば、半導体装置１０の量産時に、距離Ｌ１のばらつきを抑制して、ＭＯＳＦＥＴのオン抵抗や信頼性のばらつきを抑制することができる。
【００３０】
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
【符号の説明】
【００３１】
１０    ：半導体装置
１２    ：半導体基板
２０    ：トレンチ
２１    ：第１部分
２２    ：第２部分
３０    ：ゲート絶縁膜
３１    ：上部絶縁膜
３２    ：底部絶縁層
４０    ：ゲート電極
４２    ：層間絶縁膜
５０    ：ソース電極
５２    ：ドレイン電極
６０    ：ソース領域
６２    ：ボディ領域
６４    ：ドリフト領域
６６    ：バッファ領域
６８    ：ドレイン領域
７０    ：底部ｐ型領域
【図１】
2020009898.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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