(57)【要約】      （修正有）【課題】ＰＦＣ回路の消費電力を抑制可能な駆動信号生成回路を提供する。【解決手段】力率改善ＩＣは、交流電圧を整流する整流回路からの電圧が印加されるインダクタに流れるインダクタ電流ＩＬと、交流電圧から生成される出力電圧と、に基づいて、インダクタ電流を制御するトランジスタをオンオフさせるための駆動信号を生成する駆動信号生成回路であって、インダクタ電流の基準となる基準電流を出力する基準電流出力部と、インダクタ電流が基準電流より小さい場合、インダクタ電流を増加させ、インダクタ電流が基準電流より大きい場合、インダクタ電流を減少させる指令値を出力する指令値出力部と、出力電圧のレベルを目的レベルとなるよう、指令値に基づいて、駆動信号を出力する駆動信号出力部と、を備える。基準電流出力部は、出力電圧のレベル及び目的レベルの第１誤差に応じた値と、指令値出力部から出力された指令値と、に基づいて基準電流を出力する。【選択図】図６
2020108303.tif 000002
【特許請求の範囲】
【請求項１】
交流電圧を整流する整流回路からの電圧が印加されるインダクタに流れるインダクタ電流と、前記交流電圧から生成される出力電圧と、に基づいて、前記インダクタ電流を制御するトランジスタをオンオフさせるための駆動信号を生成する駆動信号生成回路であって、
前記インダクタ電流の基準となる基準電流を出力する基準電流出力部と、
前記インダクタ電流が前記基準電流より小さい場合、前記インダクタ電流を増加させ、前記インダクタ電流が前記基準電流より大きい場合、前記インダクタ電流を減少させる指令値を出力する指令値出力部と、
前記出力電圧のレベルを目的レベルとなるよう、前記指令値に基づいて、前記駆動信号を出力する駆動信号出力部と、
を備え、
前記基準電流出力部は、
前記出力電圧のレベル及び前記目的レベルの第１誤差に応じた値と、前記指令値出力部から出力された前記指令値と、に基づいて、前記基準電流を出力すること、
を特徴とする駆動信号生成回路。
【請求項２】
請求項１に記載の駆動信号生成回路であって、
前記基準電流出力部は、
前記第１誤差に応じた値に、前記指令値出力部から出力された前記指令値を乗算し、前記基準電流として出力する乗算部であること、
を含むことを特徴とする駆動信号生成回路。
【請求項３】
請求項１に記載の駆動信号生成回路であって、
前記指令値を遅延させる遅延部を更に含み、
前記基準電流出力部は、
前記第１誤差に応じた値に、前記遅延部から出力される前記指令値を乗算し、前記基準電流として出力する乗算部であること、
を特徴とする駆動信号生成回路。
【請求項４】
請求項３に記載の駆動信号生成回路であって、
前記指令値出力部は、
前記インダクタ電流と、前記基準電流との第２誤差に応じた値を出力する出力部と、
前記遅延部の出力から、前記第２誤差に応じた値を減算し、減算結果を前記指令値として出力する第１減算部と、
を含むことを特徴とする駆動信号生成回路。
【請求項５】
請求項１に記載の駆動信号生成回路であって、
前記指令値に含まれる、前記インダクタ電流のリップル成分を抑制して出力するフィルタを更に含み、
前記基準電流出力部は、
前記第１誤差に応じた値に、前記フィルタから出力された値を乗算し、前記基準電流として出力する乗算部であること、
を特徴とする駆動信号生成回路。
【請求項６】
請求項５に記載の駆動信号生成回路であって、
前記指令値出力部は、
前記インダクタ電流と、前記基準電流との第２誤差に応じた値を出力する出力部と、
前記フィルタの出力から、前記第２誤差に応じた値を減算し、減算結果を前記指令値として出力する第１減算部と、
を含むことを特徴とする駆動信号生成回路。
【請求項７】
請求項１〜６の何れか一項に記載の駆動信号生成回路であって、
前記駆動信号出力部は、
前記指令値に応じた電圧と、所定周波数の発振電圧とを比較する比較部と、
前記指令値に応じた電圧が前記発振電圧より高い場合、前記トランジスタをオフし、前記指令値に応じた電圧が前記発振電圧より低い場合、前記トランジスタをオンする前記駆動信号を出力する出力部と、
を含むことを特徴とする駆動信号生成回路。
【請求項８】
請求項１〜６の何れか一項に記載の駆動信号生成回路であって、
前記指令値に含まれる、前記出力電圧のリップル成分を抑制する電圧抑制部を更に含み、
前記駆動信号出力部は、
前記電圧抑制部の出力に基づいて、前記駆動信号を出力すること、
を特徴とする駆動信号生成回路。
【請求項９】
請求項８に記載の駆動信号生成回路であって、
前記電圧抑制部は、前記指令値を前記出力電圧に応じた値で除算する除算部であること、
を特徴とする駆動信号生成回路。
【請求項１０】
請求項８に記載の駆動信号生成回路であって、
前記電圧抑制部は、前記指令値から前記出力電圧に応じた値を減算する第２減算部であること、
を特徴とする駆動信号生成回路。
【請求項１１】
請求項８〜１０の何れか一項に記載の駆動信号生成回路であって、
前記駆動信号出力部は、
前記電圧抑制部から出力される電圧と、所定周波数の発振電圧とを比較する比較部と、
前記電圧抑制部から出力される電圧が前記発振電圧より高い場合、前記トランジスタをオフし、前記電圧抑制部から出力される電圧が前記発振電圧より低い場合、前記トランジスタをオンする前記駆動信号を出力する出力部と、
を含むことを特徴とする駆動信号生成回路。
【請求項１２】
請求項１〜１１の何れか一項に記載の駆動信号生成回路であって、
前記基準電流出力部、前記指令値出力部、及び前記駆動信号出力部の夫々は、所定のプログラムを実行するデジタル信号処理回路、またはハードウェア回路で実現されること、
を特徴とする駆動信号生成回路。
【請求項１３】
交流電圧を整流する整流回路と、前記整流回路からの電圧が印加されるインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタをオンオフさせるための駆動信号を生成する駆動信号生成回路と、を含み、前記交流電圧から目的レベルの出力電圧を生成する電源回路であって、
前記駆動信号生成回路は、
前記インダクタ電流の基準となる基準電流を出力する基準電流出力部と、
前記インダクタ電流が前記基準電流より小さい場合、前記インダクタ電流を増加させ、前記インダクタ電流が前記基準電流より大きい場合、前記インダクタ電流を減少させる指令値を出力する指令値出力部と、
前記出力電圧のレベルを前記目的レベルとなるよう、前記指令値に基づいて、前記駆動信号を出力する駆動信号出力部と、
を含み、
前記基準電流出力部は、
前記出力電圧のレベル及び前記目的レベルの第１誤差に応じた値と、前記指令値出力部から出力された前記指令値と、に基づいて、前記基準電流を出力すること、
を特徴とする電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動信号生成回路、および電源回路に関する。
【背景技術】
【０００２】
一般的な力率改善回路（以下、ＰＦＣ（Power Factor Correction）回路と称する。）は、ＰＦＣ回路に含まれるインダクタに流れるインダクタ電流を、交流電圧を整流した整流電圧と相似形にすることにより、電源の力率を改善している（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−２３５９９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に開示されたＰＦＣ回路では、整流電圧を抵抗で分圧した電圧に基づいて、整流電圧に相似するインダクタ電流を生成している。このような回路では、ＰＦＣ回路が動作していない場合であっても、整流電圧を分圧する抵抗で電力が消費されるため、ＰＦＣ回路の消費電力の増大を招くことになる。
【０００５】
本発明は、上記のような従来の問題に鑑みてなされたものであって、ＰＦＣ回路の消費電力を抑制可能な駆動信号生成回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
前述した課題を解決する主たる本発明は、交流電圧を整流する整流回路からの電圧が印加されるインダクタに流れるインダクタ電流と、前記交流電圧から生成される出力電圧と、に基づいて、前記インダクタ電流を制御するトランジスタをオンオフさせるための駆動信号を生成する駆動信号生成回路であって、前記インダクタ電流の基準となる基準電流を出力する基準電流出力部と、前記インダクタ電流が前記基準電流より小さい場合、前記インダクタ電流を増加させ、前記インダクタ電流が前記基準電流より大きい場合、前記インダクタ電流を減少させる指令値を出力する指令値出力部と、前記出力電圧のレベルを目的レベルとなるよう、前記指令値に基づいて、前記駆動信号を出力する駆動信号出力部と、を備え、前記基準電流出力部は、前記出力電圧のレベル及び前記目的レベルの第１誤差に応じた値と、前記指令値出力部から出力された前記指令値と、に基づいて、前記基準電流を出力すること、を特徴とする。
【発明の効果】
【０００７】
本発明によれば、ＰＦＣ回路の消費電力を抑制可能な駆動信号生成回路を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】ＡＣ−ＤＣコンバータ１０の一例を示す図である。
【図２】昇圧チョッパー回路２００の構成を示す図である。
【図３】昇圧チョッパー回路２００の動作を説明するための図である。
【図４】昇圧チョッパー回路２０１の構成を示す図である。
【図５】昇圧チョッパー回路２０１の主要な波形を示す図である。
【図６】力率改善ＩＣ２５の構成を示す図である。
【図７】ＤＳＰ４２ａの構成を示す図である。
【図８】除算器６７での波形の一例を示す図である。
【図９】ＤＳＰ４２ｂの構成を示す図である。
【発明を実施するための形態】
【０００９】
本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。
【００１０】
＝＝＝＝＝本実施形態＝＝＝＝＝
＜＜＜ＡＣ−ＤＣコンバータ１０の概要＞＞＞
図１は、本発明の一実施形態であるＡＣ−ＤＣコンバータ１０の構成を示す図である。ＡＣ−ＤＣコンバータ１０は、商用電源の交流電圧Ｖａｃから目的レベルの出力電圧Ｖｏｕｔを生成する昇圧チョッパー型の電源回路である。
【００１１】
ＡＣ−ＤＣコンバータ１０（電源回路）は、全波整流回路２０、コンデンサ２１，２２、インダクタ２３、ダイオード２４、力率改善ＩＣ２５、ＮＭＯＳトランジスタ２６、及び抵抗３０〜３２を含んで構成される。
【００１２】
全波整流回路２０は、入力される所定の交流電圧Ｖａｃを全波整流し、入力電圧Ｖｒｅｃとして、コンデンサ２１及びインダクタ２３に出力する。なお、交流電圧Ｖａｃは、例えば、実効値が１４０〜２４０Ｖ、周波数が５０〜６０Ｈｚの電圧である。なお、以下、本実施形態では、基本的に電圧は基準点（図中のＧＮＤ）に対する電位差であるが、交流電圧Ｖａｃは、端子間電圧を示す。
【００１３】
コンデンサ２１は、入力電圧Ｖｒｅｃを平滑化し、コンデンサ２２は、インダクタ２３、ダイオード２４、及びＮＭＯＳトランジスタ２６とともに昇圧チョッパー回路を構成する。このため、コンデンサ２２の充電電圧が直流の出力電圧Ｖｏｕｔとなる。なお、コンデンサ２２、インダクタ２３、ダイオード２４、及びＮＭＯＳトランジスタ２６で構成される回路を、昇圧チョッパー回路２００とする。
【００１４】
力率改善ＩＣ２５（駆動信号生成回路）は、ＡＣ−ＤＣコンバータ１０の力率を改善しつつ、出力電圧Ｖｏｕｔのレベルが目的レベル（例えば、４００Ｖ）となるよう、ＮＭＯＳトランジスタ２６のスイッチングを制御する集積回路である。具体的には、力率改善ＩＣ２５は、インダクタ２３に流れるインダクタ電流ＩＬ、及び出力電圧Ｖｏｕｔに基づいて、ＮＭＯＳトランジスタ２６を駆動する。力率改善ＩＣ２５の詳細については後述するが、力率改善ＩＣ２５には、端子ＣＳ，ＦＢ，ＯＵＴが設けられている。なお、本実施形態では、力率改善ＩＣ２５の端子ＣＳ等以外の他の端子は便宜上、省略されている。
【００１５】
ＮＭＯＳトランジスタ２６は、ＡＣ−ＤＣコンバータ１０の負荷１１への電力を制御するためのスイッチング素子である。なお、本実施形態では、ＮＭＯＳトランジスタ２６は、Ｎ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタであることとしたが、例えば、バイポーラトランジスタ、またはＩＧＢＴ（Insulated Gate Bipolar Transistor）であっても良い。また、ＮＭＯＳトランジスタ２６のゲート電極は、端子ＯＵＴに接続されている。
【００１６】
抵抗３０，３１は、出力電圧Ｖｏｕｔを分圧する分圧回路を構成し、ＮＭＯＳトランジスタ２６をスイッチングする際に用いられる帰還電圧Ｖｆｂを生成する。なお、抵抗３０，３１が接続されるノードに生成される帰還電圧Ｖｆｂは、端子ＦＢに印加される。
【００１７】
抵抗３２は、インダクタ電流ＩＬを検出するための抵抗であり、一端は、ＮＭＯＳトランジスタ２６のソース電極に接続され、他端は、端子ＣＳに接続されている。
【００１８】
＜＜＜昇圧チョッパー回路２００について＞＞＞
＝＝入力電圧及び出力電圧が一定の場合＝＝
図２は、入力電圧及び出力電圧が一定の場合の昇圧チョッパー回路２００の動作を説明するための図である。図２において、図１と同じ回路素子には、同じ符号が付されている。ただし、ここでは、入力電圧を“Ｅｉ”とし、出力電圧を“Ｅｏ”とする。また、ＮＭＯＳトランジスタ２６のドレイン電極と、インダクタ２３と、ダイオード２４とが接続されるノードの電圧を、電圧Ｖｓｗとする。
【００１９】
図３は、ＮＭＯＳトランジスタ２６がスイッチングされている際の電圧Ｖｓｗの変化の一例を示す図である。ここで、ＮＭＯＳトランジスタ２６は、例えば、所定周期、かつ所定デューティ比の駆動信号Ｖｇでスイッチングされている。
【００２０】
ＮＭＯＳトランジスタ２６がオフの際には、電圧Ｖｓｗは、出力電圧Ｅｏとなり、ＮＭＯＳトランジスタ２６がオンの際には、電圧Ｖｓｗは、接地電圧（０Ｖ）となる。ここで、ＮＭＯＳトランジスタ２６の駆動信号Ｖｇの１周期のうち、ＮＭＯＳトランジスタ２６がオンされる期間を“Ｔｏｎ”、ＮＭＯＳトランジスタ２６がオフされる期間を“Ｔｏｆｆ”とすると、電圧Ｖｓｗの平均電圧Ｖｓｗ（ａｖｅ）は、式（１）となる。
【００２１】
Ｖｓｗ（ａｖｅ）＝（Ｔｏｆｆ／（Ｔｏｎ＋Ｔｏｆｆ））×Ｅｏ・・・（１）
また、オン期間Ｔｏｎにおけるインダクタ２３の電流増加量と、オフ期間Ｔｏｆｆにおけるインダクタ２３の電流減少量が同じ状態、すなわち電流の直流ないし低周波成分（以下、単に「直流成分」と称する。）が一定である定常状態では、インダクタ２３の両端の電圧平均値は、ほぼ等しくなる。つまり、このような場合には、電圧Ｖｓｗの平均値と、入力電圧Ｅｉとは、ほぼ等しくなり、式（２）が成立する。
【００２２】
Ｅｉ≒Ｖｓｗ（ａｖｅ）＝Ｄｏｆｆ×Ｅｏ・・・（２）
ここで、Ｔｏｆｆ／（Ｔｏｎ＋Ｔｏｆｆ）は、所定周波数の駆動信号Ｖｇにおけるオフ期間のデューティ比“Ｄｏｆｆ”としている。
【００２３】
したがって、昇圧チョッパー回路２００においては、入力電圧Ｅｉ、出力電圧Ｅｏが一定の場合、ＮＭＯＳトランジスタ２６がオフするデューティ比Ｄｏｆｆは、一意的に定まることになる。
【００２４】
また、定常状態においては、コンデンサ２２に並列接続された負荷（不図示）の大きさに応じて、インダクタ２３にはある値の直流電流（例えば、１Ａや５Ａ）が流れる。この際、昇圧チョッパー回路２００の抵抗成分（例えば、インダクタ２３の巻線抵抗）や、ＮＭＯＳトランジスタ２６またはダイオード２４の電圧降下を無視すると、直流電流がいかなる値であっても定常状態においては式（２）が成立する。つまり、インダクタ電流ＩＬの直流成分が、１Ａの場合であっても、１０Ａの場合であっても、定常状態においては、式（２）が成立する。
【００２５】
また、昇圧チョッパー回路２００で、コンデンサ２２の電圧変化が無視できる程度の短時間内であれば、インダクタ電流ＩＬの直流成分を任意に制御することが可能である。具体的には、式（２）においてＥｉ＞Ｖｓｗ（ａｖｅ）＝Ｄｏｆｆ×Ｅｏとなるようデューティ比Ｄｏｆｆを小さくすれば、インダクタ電流ＩＬの直流成分は増加する。一方、Ｅｉ＜Ｖｓｗ（ａｖｅ）＝Ｄｏｆｆ×Ｅｏとなるようデューティ比Ｄｏｆｆを大きくすれば、インダクタ電流ＩＬの直流成分は減少する。そして、インダクタ電流ＩＬが所望の値になった時点でＥｉ＝Ｖｓｗ（ａｖｅ）とすればインダクタ電流ＩＬの直流成分は一定値に保たれる。より、詳細な説明は後述するが、これが、ＰＦＣ回路において入力電流波形を制御する方法である。
【００２６】
ここで、図２に示す昇圧チョッパー回路２００が図１の回路の中で、後述するインダクタ電流ＩＬを交流電圧Ｖａｃの整流波形と相似形の正弦半波に制御する動作を行う場合、ＮＭＯＳトランジスタ２６は、例えば数１０ｋＨｚ以上と、交流電圧Ｖａｃの周波数（５０〜６０Ｈｚ）より高い周波数でスイッチングされる。このような場合、インダクタ２３のインダクタンスは小さな値でよいため、低周波に対するインダクタ２３のインピーダンスは極めて小さいのが一般的である。したがって、上述のようにＥｉ＞Ｖｓｗ（ａｖｅ）、あるいはＥｉ＜Ｖｓｗ（ａｖｅ）とした場合にも、実際には、入力電圧Ｅｉと、平均電圧Ｖｓｗ（ａｖｅ）との差電圧、すなわち交流電圧Ｖａｃの周波数またはその近傍の周波数成分は小さく（たとえば入力電圧Ｅｉの１％に満たない値）、概略値としてはＥｉ≒Ｖｓｗ（ａｖｅ）とみなして差し支えない。
【００２７】
このように、定常状態においては、平均電圧Ｖｓｗ（ａｖｅ）が、入力電圧Ｅｉと等しくなる。このため、昇圧チョッパー回路２００においては、平均電圧Ｖｓｗ（ａｖｅ）を把握することにより、入力電圧Ｅｉを直接検出することなく、入力電圧Ｅｉを把握することができる。
【００２８】
また、例えば、インダクタ電流ＩＬを定常状態にするには、インダクタ電流ＩＬが所定値になるよう制御することにより実現できる。したがって、インダクタ電流ＩＬが所定値となるよう制御されている状態においては、平均電圧Ｖｓｗ（ａｖｅ）を把握することにより、入力電圧Ｅｉを直接検出することなく、入力電圧Ｅｉを把握することができる。
【００２９】
＝＝入力電圧が変化し出力電圧が一定の場合＝＝
図４は、入力電圧が変化し、出力電圧が一定の場合の昇圧チョッパー回路２０１の動作を説明するための図である。図４において、図１及び図２と同じ符号の付された回路素子は同じである。ここでは、入力電圧を、図１で示した、交流電圧Ｖａｃが整流された入力電圧Ｖｒｅｃとする。また、図４には、ＮＭＯＳトランジスタ２６を駆動する駆動回路３００が描かれている。駆動回路３００は、発振回路３１０、制御回路３１１，コンパレータ３１２、及びゲートドライバ３１３を含んで構成される。
【００３０】
発振回路３１０は、三角波状に変化する所定周波数の発振電圧Ｖｏｓｃを出力し、制御回路３１１は、帰還ループとして、電圧ループと、電流ループとを含む電流モード制御方式の制御回路である。なお、「電流モード制御方式」とは、例えば、インダクタ電流ＩＬを内部で生成される目標値（いわゆる、基準電流の電流値）に一致させることにより、出力電圧Ｖｏｕｔを所望のレベルとする制御方式である。そして、制御回路３１１は、例えば出力電圧Ｖｏｕｔ及びインダクタ電流ＩＬに基づいて、出力電圧Ｖｏｕｔを所望のレベルとするための指令電圧Ｖｘを出力する。
【００３１】
コンパレータ３１２は、発振電圧Ｖｏｓｃと、駆動信号Ｖｇのデューティ比の基準となる指令電圧Ｖｘとを比較する。具体的には、コンパレータ３１２は、発振電圧Ｖｏｓｃが指令電圧Ｖｘより高いと、ハイレベル（以下、“Ｈレベル”とする。）の信号を出力し、発振電圧Ｖｏｓｃが指令電圧Ｖｘより低いと、ローレベル（以下、“Ｌレベル”とする。）の信号を出力する。
【００３２】
ゲートドライバ３１３は、コンパレータ３１２から、Ｈレベルの信号が出力されると、ＮＭＯＳトランジスタ２６をオンし、Ｌレベルの信号が出力されると、ＮＭＯＳトランジスタ２６をオフする駆動信号Ｖｇを出力する。
【００３３】
ここで、制御回路３１１は、インダクタ電流ＩＬを目標値に一致させる電流モード制御方式の制御回路である。また、上述のように、一般にインダクタ２３の巻線抵抗等は小さい。このため、インダクタ電流ＩＬが目標値となるよう制御されている状態では、入力電圧Ｖｒｅｃと、平均電圧Ｖｓｗ（ａｖｅ）とは等しい。
【００３４】
したがって、昇圧チョッパー回路２０１において、インダクタ電流ＩＬが制御されている場合には、平均電圧Ｖｓｗ（ａｖｅ）を把握することにより、入力電圧Ｖｒｅｃに関する情報を得ることができる。
【００３５】
また、昇圧チョッパー回路２０１の入力電圧Ｖｒｅｃと、出力電圧Ｖｏｕｔとの間には、以下の式（３）の関係が成立する。
【００３６】
Ｖｒｅｃ＝Ｄｏｆｆ×Ｖｏｕｔ・・・（３）
さらに、インダクタ電流ＩＬが制御され、目標値となっている状態においては、平均電圧Ｖｓｗ（ａｖｅ）と、入力電圧Ｖｒｅｃはほぼ等しい。このため、以下の式（４）の関係が成立する。
【００３７】
Ｖｒｅｃ≒Ｖｓｗ（ａｖｅ）＝Ｄｏｆｆ×Ｖｏｕｔ・・・（４）
そして、昇圧チョッパー回路２０１では、出力電圧Ｖｏｕｔは所望レベルとなるよう、フィードバック制御されている。このため、制御回路３１１を用いて昇圧チョッパー回路２０１を動作させる場合、デューティ比Ｄｏｆｆ（より具体的には、デューティ比Ｄｏｆｆを定めるための指令電圧Ｖｘ）と、平均電圧Ｖｓｗ（ａｖｅ）は、入力電圧Ｖｒｅｃと同様に変化する。
【００３８】
したがって、このような場合、平均電圧Ｖｓｗ（ａｖｅ）の代わりに、デューティ比Ｄｏｆｆ、つまり指令電圧Ｖｘを把握することにより、入力電圧Ｖｒｅｃを推定することができる。
【００３９】
ここで、図５を参照しつつ、入力電圧Ｖｒｅｃと同様に変化する指令電圧Ｖｘについて説明する。入力電圧Ｖｒｅｃは、交流電圧Ｖａｃが全波整流された電圧であるため、その瞬時値は例えば０Ｖから２４０×√２=３３９Ｖまで変化する。このような入力電圧Ｖｒｅｃに対し、昇圧チョッパー回路２０１の制御回路３１１が、一定の出力電圧Ｖｏｕｔを生成し続けるためには、式（３）から明らかなように、入力電圧Ｖｒｅｃの上昇に応じて、オフ期間のデューティ比Ｄｏｆｆが大きくなる必要がある。したがって、制御回路３１１は、入力電圧Ｖｒｅｃと同様に変化する指令電圧Ｖｘを出力することになる。
【００４０】
また、仮に、インダクタ電流ＩＬの目標値を、指令電圧Ｖｘに応じて変化させることができれば、インダクタ電流ＩＬは、入力電圧Ｖｒｅｃと同様に変化することになる。詳細は後述するが、本実施形態の力率改善ＩＣ２５は、インダクタ電流ＩＬの目標値を、入力電圧Ｖｒｅｃと同様に変化する指令電圧Ｖｘとしている。このため、インダクタ電流ＩＬも、入力電圧Ｖｒｅｃと相似形の正弦波整流波形になり、電源の力率が改善される。以下、入力電圧Ｖｒｅｃと同様に変化する指令電圧Ｖｘを用い、電源の力率改善を行っている力率改善ＩＣ２５の詳細を説明する。
【００４１】
＜＜＜力率改善ＩＣ２５について＞＞＞
＝＝力率改善ＩＣ２５の構成＝＝
図６は、力率改善ＩＣ２５の構成を示す図である。力率改善ＩＣ２５は、ＡＤコンバータ（ＡＤＣ：Analog-to-Digital Converter）４０，４１、デジタル信号処理回路（ＤＳＰ：Digital Signal Processor）４２、駆動信号出力回路４３を含んで構成される。
【００４２】
ＡＤコンバータ４０は、帰還電圧Ｖｆｂをデジタル値に変換し、ＡＤコンバータ４１は、抵抗３２で検出されたインダクタ電流ＩＬを示す電圧を、デジタル値に変換する。なお、本実施形態では、ＤＳＰ４２において処理されるインダクタ電流ＩＬを示す電圧を、便宜上、インダクタ電流ＩＬと称する。
【００４３】
ＤＳＰ４２は、帰還電圧Ｖｆｂ、インダクタ電流ＩＬに基づいて、駆動信号Ｖｇの基準となる指令電圧ＶＤを生成する回路である。
【００４４】
ＤＳＰ４２は、ＤＳＰコア５０と、ＤＳＰコア５０が実行するプログラムや各種情報を記憶するメモリ５１とを含む。なお、詳細は後述するが、ＤＳＰコア５０は、プログラムを実行することにより、ＤＳＰ４２に、加算器、減算器、乗算器、除算器、フィルタ、増幅器等の様々な機能を実現させる。
【００４５】
駆動信号出力回路４３（駆動信号出力部）は、指令電圧ＶＤに基づいて、ＮＭＯＳトランジスタ２６をオンオフさせる駆動信号Ｖｇを端子ＯＵＴに出力する。
【００４６】
駆動信号出力回路４３は、ＤＡコンバータ（ＤＡＣ：Digital-to-Analog Converter）５５、発振回路５６、コンパレータ５７、及びゲートドライバ５８を含んで構成される。
【００４７】
ＤＡＣ５５は、デジタル値である指令電圧ＶＤを、アナログ値に変化し、指令電圧Ｖｘ（＝ＶＤ）として出力する。
【００４８】
発振回路５６は、三角波状に変化する所定周波数の発振電圧Ｖｏｓｃを出力し、コンパレータ５７（比較部）は、指令電圧Ｖｘが発振電圧Ｖｏｓｃより高い場合には、Ｌレベルの信号を出力し、指令電圧Ｖｘが発振電圧Ｖｏｓｃより低い場合には、Ｈレベルの信号を出力する。
【００４９】
ゲートドライバ５８は、コンパレータ５７からのＨレベルの信号に基づいて、ＮＭＯＳトランジスタ２６をオンし、Ｌレベルの信号に基づいて、ＮＭＯＳトランジスタ２６をオフする駆動信号Ｖｇを端子ＯＵＴに出力する。したがって、本実施形態では、指令電圧ＶＤ（または指令電圧Ｖｘ）が高くなると、ＮＭＯＳトランジスタ２６のオフデューティーＤｏｆｆが増加する。
【００５０】
＝＝ＤＳＰ４２ａ＝＝
図７は、ＤＳＰ４２の一実施形態であるＤＳＰ４２ａに実現される機能ブロックによる処理フロー（いわゆる、シグナルフロー図）の一例である。ＤＳＰ４２ａは、帰還電圧Ｖｆｂ、インダクタ電流ＩＬに基づいて、駆動信号Ｖｄの基準となる指令電圧ＶＤを生成する。なお、本実施形態では、帰還電圧Ｖｆｂは、ＡＤコンバータ４０から出力される出力電圧帰還値であるが、便宜上、単に帰還電圧Ｖｆｂと称する。
【００５１】
ＤＳＰ４２ａは、減算器６０，６３，６５、電圧調整器（ＡＶＲ：Automatic Voltage Regulator）６１、乗算器６２、電流調整器６４（ＡＣＲ：Automatic Current Regulator）、遅延器６６、及び除算器６７を含んで構成される。
【００５２】
減算器６０は、目的レベルの出力電圧Ｖｏｕｔ（例えば、４００Ｖ）の基準となる基準電圧Ｖｒｅｆから帰還電圧Ｖｆｂを減算し、基準電圧Ｖｒｅｆと、帰還電圧Ｖｆｂとの誤差Ｅ１（第１誤差）を算出する。
【００５３】
電圧調整器６１は、帰還電圧Ｖｆｂのレベルを基準電圧Ｖｒｅｆのレベルに一致させるための指令電圧ＶＡを、誤差Ｅ１に応じて出力する。なお、減算器６０及び電圧調整器６１は、例えば、誤差Ｅ１を増幅、積分等する、いわゆる誤差増幅回路に相当する。
【００５４】
乗算器６２（基準電流出力部）は、指令電圧ＶＡと、後述する遅延器６６からの出力と、を乗算し、乗算結果を、インダクタ電流ＩＬの基準となる基準電流Ｉｒｅｆとして出力する。なお、本実施形態では、基準電流Ｉｒｅｆは、乗算器６２（乗算部）から出力される電流指令値であるが、便宜上、単に基準電流Ｉｒｅｆと称する。
【００５５】
減算器６３は、基準電流Ｉｒｅｆからインダクタ電流ＩＬを減算し、基準電流Ｉｒｅｆと、インダクタ電流ＩＬとの誤差Ｅ２（第２誤差）を算出する。
【００５６】
電流調整器６４は、インダクタ電流ＩＬの電流値を基準電流Ｉｒｅｆの電流値に一致させるための指令電圧ＶＢを、誤差Ｅ２に応じて出力する。なお、本実施形態の電流調整器６４は、基準電流Ｉｒｅｆがインダクタ電流ＩＬより大きい場合、正の指令電圧ＶＢを出力し、基準電流Ｉｒｅｆがインダクタ電流ＩＬより小さい場合、負の指令電圧ＶＢを出力する。また、減算器６３及び電流調整器６４は、例えば、誤差を増幅、積分等する、いわゆる誤差増幅回路に相当する。
【００５７】
減算器６５（第１減算部）は、遅延器６６の出力から、指令電圧ＶＢを減算し、指令電圧ＶＣを計算する。また、詳細は後述するが、遅延器６６の出力は、時間的に前の指令電圧ＶＣである。
【００５８】
遅延器６６（遅延部）は、指令電圧ＶＣを、所定の時間（例えば、ＤＳＰ４２ａの１サンプルあたりの時間）だけ遅延させて出力する。
【００５９】
ここで、電流調整器６４及び減算器６５は、インダクタ電流ＩＬの電流値を基準電流Ｉｒｅｆの電流値に一致させるための指令電圧ＶＣ（指令値）を出力する。具体的には、電流調整器６４及び減算器６５は、インダクタ電流ＩＬが基準電流Ｉｒｅｆより小さい場合、インダクタ電流ＩＬを増加させ、インダクタ電流ＩＬが基準電流Ｉｒｅｆより大きい場合、インダクタ電流ＩＬを減少させる指令電圧ＶＣを出力する。
【００６０】
また、減算器６５は、１サンプル前の指令電圧ＶＣに対し、インダクタ電流ＩＬを基準電流Ｉｒｅｆに一致させるために必要な指令電圧ＶＢを減算（指令電圧ＶＢが負であれば加算）して、新な指令電圧ＶＣとして出力する。このような構成とすることで、電流調整器６４が指令電圧ＶＢを大きく変化させる必要がなくなるため、電流フィードバックループにおける制御特性が向上する。なお、電流調整器６４及び減算器６５が、指令値出力部に相当する。
【００６１】
除算器６７（電圧抑制部）は、指令電圧ＶＣを、出力電圧Ｖｏｕｔを分圧した電圧（例えば、帰還電圧Ｖｆｂ）で除算するブロックである。なお、ここでは、減算器６３、電流調整器６４、減算器６５が、指令値出力部に相当する。
【００６２】
＝＝ＤＳＰ４２ａを用いた力率改善ＩＣ２５の動作＝＝
ＤＳＰ４２ａを用いた力率改善ＩＣ２５の動作について説明する。なお、ここでは、力率改善ＩＣ２５の帰還ループのうち、電流ループ及び電圧ループに関する動作について最初に説明する。
【００６３】
＜＜＜電流ループ＞＞＞
例えば、力率改善ＩＣ２５の動作が開始されると、ＤＳＰ４２ａの電圧調整器６１は、誤差Ｅ１に応じた指令電圧ＶＡを出力し、乗算器６２は、指令電圧ＶＡに応じた基準電流Ｉｒｅｆを出力する。
【００６４】
ここで、例えば、基準電流Ｉｒｅｆがインダクタ電流ＩＬより大きい場合、正の指令電圧ＶＢが電流調整器６４から出力される。この結果、減算器６５では、正の指令電圧ＶＢが、時間的に前の指令電圧ＶＣから減算されるため、減算器６５からの指令電圧ＶＣは低下する。また、除算器６７（除算部）では、指令電圧ＶＣが、例えば帰還電圧Ｖｆｂで除算されるため、指令電圧ＶＤも低下する。なお、除算器６７が除算処理を実行する期間（例えば、ＤＳＰ４２ａの１サンプルに相当する時間）においては、帰還電圧Ｖｆｂはほぼ一定である。
【００６５】
この結果、電圧Ｖｘも低下するため、デューティ比Ｄｏｆｆは小さくなり（つまり、ＮＭＯＳトランジスタ２６がオンされる時間は長くなり）、結果的にインダクタ電流ＩＬは、基準電流Ｉｒｅｆとなるよう増加する。なお、この状態は、上述した図２において、Ｅｉ＞Ｖｓｗ（ａｖｅ）＝Ｄｏｆｆ×Ｅｏの状態に相当し、インダクタ電流ＩＬが増加して基準電流Ｉｒｅｆに近づくことと同じである。
【００６６】
一方、例えば、基準電流Ｉｒｅｆがインダクタ電流ＩＬより小さい場合、負の指令電圧ＶＢが電流調整器６４から出力される。この結果、減算器６５では、指令電圧ＶＢが、時間的に前の指令電圧ＶＣに加算され、指令電圧ＶＣは上昇する。この結果、指令電圧ＶＤ、及び指令電圧Ｖｘも上昇するため、デューティ比Ｄｏｆｆは大きくなり（つまり、ＮＭＯＳトランジスタ２６がオンされる時間は短くなり）、結果的にインダクタ電流ＩＬは、基準電流Ｉｒｅｆとなるよう減少する。なお、この状態は、図２において、Ｅｉ＜Ｖｓｗ（ａｖｅ）＝Ｄｏｆｆ×Ｅｏの状態に相当し、インダクタ電流ＩＬが増加して基準電流Ｉｒｅｆに近づくことと同じである。
【００６７】
つまり、力率改善ＩＣ２５においては、インダクタ電流ＩＬが基準電流Ｉｒｅｆとなるよう、電流ループが形成されている。そして、インダクタ電流ＩＬを、目標値である基準電流Ｉｒｅｆに一致させる動作は、基準電流Ｉｒｅｆの瞬時値レベルで行われる。このため、詳細は後述するが、基準電流Ｉｒｅｆが正弦波整流波形であれば、インダクタ電流ＩＬも同様の波形となる。
【００６８】
＜＜＜電圧ループ＞＞＞
つぎに、力率改善ＩＣ２５の帰還ループのうち、電圧ループに関する動作について説明する。仮に、入力電圧Ｖｒｅｃの平均値が一定の際に、出力電圧Ｖｏｕｔが目的レベル（例えば、４００Ｖ）から上昇すると、帰還電圧Ｖｆｂも高くなる。そして、帰還電圧Ｖｆｂの上昇に応じて、指令電圧ＶＡが低下すると、基準電流Ｉｒｅｆの平均値も低下する。この結果、インダクタ電流ＩＬの平均値も小さくなり、コンデンサ２２の充電量が減少するため、出力電圧Ｖｏｕｔは低下する。
【００６９】
一方、入力電圧Ｖｒｅｃの平均値が一定の際に、出力電圧Ｖｏｕｔが目的レベルから低下すると、帰還電圧Ｖｆｂも低くなる。そして、帰還電圧Ｖｆｂの低下に応じて、指令電圧ＶＡが上昇すると、基準電流Ｉｒｅｆの平均値も上昇する。この結果、インダクタ電流ＩＬの平均値も大きくなり、コンデンサ２２の充電量が増加するため、出力電圧Ｖｏｕｔは上昇する。
【００７０】
このように、力率改善ＩＣ２５では、出力電圧Ｖｏｕｔが目的レベルとなるよう、フィードバック制御がされている。
【００７１】
＜＜力率改善について＞＞
上述したように、ＤＳＰ４２ａを用いた力率改善ＩＣ２５では、帰還ループとして、電流ループと、電圧ループとが形成されている。つまり、力率改善ＩＣ２５は、電流モード制御方式の制御回路である。
【００７２】
ここで、電流モード制御方式の制御回路では、インダクタ電流ＩＬの直流成分の値が何であれ、基準電流Ｉｒｅｆに近い値に制御される。つまり、図４の昇圧チョッパー回路２０１で説明した、「概略値としてはＶｒｅｃ≒Ｖｓｗ（ａｖｅ）とみなして差し支えない」という原理が利用できる。
【００７３】
また、上述したように、昇圧チョッパー回路２０１において、出力電圧Ｖｏｕｔが一定との条件では、平均電圧Ｖｓｗ（ａｖｅ）の代わりに、デューティ比Ｄｏｆｆ、つまり指令電圧Ｖｘを把握することにより、入力電圧Ｖｒｅｃを推定することができる。これと同様に、出力電圧Ｖｏｕｔが一定に制御される、ＤＳＰ４２ａを用いた力率改善ＩＣ２５においても、入力電圧Ｖｒｅｃと、指令電圧ＶＣ，ＶＤとは相似形になる。
【００７４】
本実施形態では、入力電圧Ｖｒｅｃと相似形になる指令電圧ＶＣを、乗算器６２に入力している。そして、乗算器６２は、指令電圧ＶＡと、指令電圧ＶＣとの乗算結果を、基準電流Ｉｒｅｆとしている、この結果、基準電流Ｉｒｅｆの波形も、入力電圧Ｖｒｅｃと相似形の正弦波整流波形となるため、電源の力率が改善されることになる。
【００７５】
ところで、ここでは、出力電圧Ｖｏｕｔを一定として説明したが、実際には、コンデンサ２２でダイオード２４からの電圧を平滑する際のリップル電圧の影響を受け、出力電圧Ｖｏｕｔの瞬時値が一定とみなせない場合がある。具体的には、本実施形態の出力電圧Ｖｏｕｔには、商用電源である交流電圧Ｖａｃによるリップル成分（リップル電圧）が含まれる。このため、出力電圧Ｖｏｕｔを分圧した帰還電圧Ｖｆｂによって生成された指令電圧ＶＣも、交流電圧Ｖａｃのリップル成分が含まれることになる。
【００７６】
また、指令電圧ＶＣが、帰還電圧Ｖｆｂで除算される際の動作について、具体的に説明する。例えば、交流電圧Ｖａｃのリップル成分により、出力電圧Ｖｏｕｔ、及び帰還電圧Ｖｆｂが平均値より１０％大きくなることがある。この、帰還電圧Ｖｆｂが、平均値の１．１倍のタイミングにおいて、除算器６７が、指令電圧ＶＣを、“１．１”で除算すると、指令電圧ＶＤは、ＶＤ＝ＶＣ×（１／１．１）となる。この結果、オフ期間のデューティ比“Ｄｏｆｆ”も“１／１．１”倍となる。
【００７７】
しかしながら、この際、電圧Ｖｓｗの振幅も、出力電圧Ｖｏｕｔと同様に、１．１倍になっているため、平均電圧Ｖｓｗ（ａｖｅ）は、出力電圧Ｖｏｕｔが所望のレベルの際と同じになる。したがって、指令電圧ＶＣと入力電圧Ｖｒｅｃの比例関係は保たれる。
【００７８】
このように、除算器６７は、指令電圧ＶＣを、例えば、帰還電圧Ｖｆｂで除算するため、指令電圧ＶＣにおけるリップル成分は抑制される。なお、図８は、除算器６７から出力される指令電圧ＶＣの波形を説明するための図である。図８に示すように、除算器６７からは、出力電圧Ｖｏｕｔのリップル成分が除去された指令電圧ＶＣが出力されることになる。
【００７９】
そして、指令電圧ＶＣの波形は、入力電圧Ｖｒｅｃと相似形になるため、基準電流Ｉｒｅｆの波形も、入力電圧Ｖｒｅｃと相似形になる。この結果、本実施形態では、出力電圧Ｖｏｕｔがリップル成分の影響を受ける場合であっても、電源の力率が改善されることになる。
【００８０】
＜＜＜ＤＳＰの他の実施形態について＞＞＞
＝＝ＤＳＰ４２ｂの構成＝＝
図９は、ＤＳＰ４２の一実施形態であるＤＳＰ４２ｂに実現される機能ブロックの一例である。ＤＳＰ４２ｂは、ＤＳＰ４２ａと同様に、帰還電圧Ｖｆｂ、インダクタ電流ＩＬに基づいて、駆動信号Ｖｄの基準となる指令電圧ＶＤを生成する。
【００８１】
ＤＳＰ４２ｂは、減算器６０，６３，６５，７１、電圧調整器６１、乗算器６２、電流調整器６４、及び低域通過フィルタ（ＬＰＦ：Low Pass Filter）７０を含んで構成される。なお、図９と、図７とで、同じ符号の付されたブロックは同じである。ＤＳＰ４２ｂでは、図７のＤＳＰ４２ａで用いられた遅延器６６の代わりに、低域通過フィルタ７０が設けられ、除算器６７の代わりに減算器７１が設けられている。このため、ここでは、低域通過フィルタ７０、及び減算器７１について説明する。
【００８２】
低域通過フィルタ７０は、指令電圧ＶＣに含まれる、インダクタ電流ＩＬのリップル成分に応じた電圧を抑制するフィルタである。なお、インダクタ電流ＩＬのリップル成分とは、ＮＭＯＳトランジスタ２６がスイッチングされることにより、スイッチング周波数で変化するインダクタ電流ＩＬの成分である。ここで、指令電圧ＶＣは、インダクタ電流ＩＬに応じて変化するため、指令電圧ＶＣには、インダクタ電流ＩＬのリップル成分が含まれる。本実施形態では、インダクタ電流ＩＬのリップル成分に応じた電圧が抑制されるよう、低域通過フィルタ７０のカットオフ周波数（例えば、１０ｋＨｚ）は、スイッチング周波数（例えば、１００ｋＨｚ）より低くなるよう設定されている。
【００８３】
また、低域通過フィルタ７０は、例えば、連続するｎ個の指令電圧ＶＣの値（サンプル値）の移動平均を演算して出力する。このため、低域通過フィルタ７０からは、結果として、指令電圧ＶＣが遅延され、リップル成分が抑制されて出力される。したがって、低域通過フィルタ７０は、遅延器６６と同様に、時間的に前の指令電圧ＶＣを減算器６５に出力する。したがって、減算器６５は、時間的に前の指令電圧ＶＣに対し、インダクタ電流ＩＬを基準電流Ｉｒｅｆに一致させるために必要な指令電圧ＶＢを減算（指令電圧ＶＢが負であれば加算）して、新な指令電圧ＶＣとして出力する。このような構成とすることで、電流調整器６４が指令電圧ＶＢを大きく変化させる必要がなくなるため、電流フィードバックループにおける制御特性が向上する。
【００８４】
減算器７１（第２減算部）は、指令電圧ＶＣから交流電圧Ｖａｃのリップル成分を除去すべく、指令電圧ＶＣから、交流電圧Ｖａｃのリップル成分と同様に変化する帰還電圧Ｖｆｂに応じた電圧（例えば、帰還電圧Ｖｆｂ×α（α：所定の係数））を減算する。このような減算器７１が用いる場合であっても、除算器６７と同様に、指令電圧ＶＣからリップル成分の影響を抑制することができる。
【００８５】
このように、上述した低域通過フィルタ７０及び減算器７１を、遅延器６６及び除算器６７の代わりに用いた場合であっても、ＤＳＰ４２ｂは、ＤＳＰ４２ａと同様に動作する。このため、ＤＳＰ４２ｂを用いた場合であっても、指令電圧ＶＣを、入力電圧Ｖｒｅｃと相似形にすることができるため、電源の力率が改善されることになる。
【００８６】
＝＝＝まとめ＝＝＝
以上、本実施形態のＡＣ−ＤＣコンバータ１０について説明した。ＡＣ−ＤＣコンバータ１０の力率改善ＩＣ２５は、入力電圧Ｖｒｅｃを抵抗等で検出することなく、インダクタ電流ＩＬを入力電圧Ｖｒｅｃと相似形にすることができる。したがって、力率改善ＩＣ２５は、ＡＣ−ＤＣコンバータ１０の消費電力を抑制することが可能である。
【００８７】
また、乗算器６２には、指令電圧ＶＣが遅延等されて入力されることとしたがこれに限られない。例えば、乗算器６２には、減算器６５が出力する指令電圧ＶＣが直接入力され、指令電圧ＶＡと乗算されても良い。このような場合であっても、基準電流Ｉｒｅｆは、入力電圧Ｖｒｅｃと相似形になるため、本実施形態の力率改善ＩＣ２５と同様に、ＡＣ−ＤＣコンバータ１０の力率を改善することができる。
【００８８】
また、乗算器６２は、遅延器６６で遅延された指令電圧ＶＣと、指令電圧ＶＡとを乗算しても良い。
【００８９】
また、例えば減算器６５を用いず、電流調整器６４の指令電圧ＶＢのみに基づいて、インダクタ電流ＩＬを基準電流Ｉｒｅｆに一致させることも可能である。しかしながら、このような場合、一般に、インダクタ電流ＩＬを基準電流Ｉｒｅｆに一致させる際の時間が長くなる。ＤＳＰ４２ａでは、減算器６５は、遅延器６６からの指令電圧ＶＣに対し、指令電圧ＶＢを減算（指令電圧ＶＢが負であれば加算）し、指令電圧ＶＣとして出力する。このように、ＤＳＰ４２ａでは、時間的に前の指令電圧ＶＣを基準に、インダクタ電流ＩＬを基準電流Ｉｒｅｆに一致させるための新たな指令電圧ＶＣが計算されている。したがって、ＤＳＰ４２ａでは、電流調整器６４が指令電圧ＶＢを大きく変化させる必要がなくなるため、電流フィードバックループにおける制御特性が向上し、インダクタ電流ＩＬを基準電流Ｉｒｅｆに一致させるまでの時間を短くできる。
【００９０】
また、ＤＳＰ４２ｂでは、遅延器６６の代わりに低域通過フィルタ７０を用いている。これにより、指令電圧ＶＣに含まれる、インダクタ電流のリップル成分を抑制できるため、より指令電圧ＶＣを、入力電圧Ｖｒｅｃに近い形にすることができる。
【００９１】
また、ＤＳＰ４２ｂの減算器６５は、低域通過フィルタ７０からの指令電圧ＶＣに対し、指令電圧ＶＢを減算（指令電圧ＶＢが負であれば加算）し、指令電圧ＶＣとして出力する。このように、
ＤＳＰ４２ｂでは、時間的に前の指令電圧ＶＣを基準に、インダクタ電流ＩＬを基準電流Ｉｒｅｆに一致させるための新な指令電圧ＶＣが計算されている。したがって、電流調整器６４が指令電圧ＶＢを大きく変化させる必要がなくなるため、電流フィードバックループにおける制御特性が向上する。
【００９２】
また、力率改善ＩＣ２５では、駆動信号出力回路４３は、指令電圧ＶＤに基づいて、駆動信号Ｖｇを端子ＯＵＴに出力する。なお、本実施形態では、入力電圧Ｖｒｅｃが上昇に応じて指令電圧ＶＤも高くなり、ＮＭＯＳトランジスタ２６のデューティ比Ｄｏｆｆが大きくなる。
【００９３】
また、本実施形態では、指令電圧ＶＣに含まれる出力電圧Ｖｏｕｔのリップル成分が抑制され、指令電圧ＶＤとして出力される。このため、ＮＭＯＳトランジスタ２６は、指令電圧ＶＣと比べ、より入力電圧Ｖｒｅｃに相似する指令電圧ＶＤで駆動される。この結果、電源の力率がより改善される。
【００９４】
また、除算器６７は、出力電圧Ｖｏｕｔのリップル成分の影響が抑制されるよう、指令電圧ＶＣを、出力電圧Ｖｏｕｔに応じた値（例えば、帰還電圧Ｖｆｂの電圧値）で除算する。このような構成により、指令電圧ＶＤにおいて、出力電圧Ｖｏｕｔのリップル成分の影響を十分に抑制できる。
【００９５】
また、減算器７１は、出力電圧Ｖｏｕｔのリップル成分の影響が抑制されるよう、指令電圧ＶＣから、出力電圧Ｖｏｕｔに応じた値（例えば、帰還電圧Ｖｆｂの電圧値）を減算する。このような構成により、指令電圧ＶＤにおいて、出力電圧Ｖｏｕｔのリップル成分の影響を十分に抑制できる。
【００９６】
なお、「〜器」、「〜回路」、「〜部」の用語は、集積回路に実現される所定の機能を有するブロックに対して用いられている。例えば、２つの信号を乗算する機能を有するブロックに対しては、乗算器（multiplier）、乗算回路（multiplying circuit）、または乗算部（multiplying unit）が用いられている。
【００９７】
＜＜他の実施形態＞＞
例えば、乗算器６２へは、遅延器６６または低域通過フィルタ７０からの出力でなく、直接指令電圧ＶＣを入力しても良い。このような構成であっても、本実施形態と同様の効果を得ることができる。
【００９８】
また、力率改善ＩＣ２５は、ＡＤコンバータ４０等でデジタル値に変化した帰還電圧Ｖｆｂ等を、ＤＳＰ４２で処理することとしたが、これに限られない。例えば、ＤＳＰ４２のブロックと同様の機能を、オペアンプを用いた誤差増幅回路や加算・減算回路等を用いるアナログ回路で実現しても良い。なお、このような場合、指令電圧ＶＡ〜ＶＤ等は、アナログ値となる。
【００９９】
また、本実施形態では、減算器６０等を、ＤＳＰ４２がプログラムを実行することにより実現することとしたが、これに限られない。例えば、ＤＳＰ４２の各ブロック（例えば、減算器６０、電圧調整器６１）の全てを、ソフトウェア（プログラム）を用いないハードウェア回路で実現しても良い。なお、ここで、「ハードウェア回路」とは、抵抗、コンデンサ、トランジスタ等の回路素子、論理回路等のデジタル回路、オペアンプ等のアナログ回路を含む回路である。
【０１００】
また、ＤＳＰ４２ｂでは、低域通過フィルタ７０を用いたが、インダクタ電流ＩＬのリップル成分に応じた電圧を抑制するフィルタであれば、これに限られず、例えばバンドパスフィルタであっても良い。
【０１０１】
また、乗算器６２には、指令電圧ＶＣに基づく電圧が入力されたが、例えば、指令電圧ＶＤが入力され、指令電圧ＶＡと乗算されても良い。このような場合、遅延器６６、または低域通過フィルタ７０の出力は、減算器６５のみに入力される。指令電圧ＶＤは、入力電圧Ｖｒｅｃと相似形であるため、乗算器６２が、指令電圧ＶＤ（指令値）と、指令電圧ＶＡとを乗算することにより、基準電流Ｉｒｅｆを、入力電圧Ｖｒｅｃと相似形にすることができる。したがって、このような場合であっても、本実施形態と同様に、電源の力率を改善することが可能となる。なお、この場合、減算器６３、電流調整器６４、減算器６５及び除算器６７（または、減算器７１）が、指令値出力部に相当する。
【０１０２】
また、コンパレータ５７からの出力や、駆動信号Ｖｇも、指令電圧ＶＣ，ＶＤと同様に変化する。このため、例えば、低域通過フィルタ（不図示）で、コンパレータ５７からの出力や、駆動信号Ｖｇを平滑化した後の信号を、乗算器６２に入力させ、指令電圧ＶＡと乗算させても良い。
【０１０３】
また、力率改善ＩＣ２５は、ゲートドライバ５８を含んでいるが、これに限られない。例えば、ＮＭＯＳトランジスタ２６の容量に応じて、力率改善ＩＣ２５の外にゲートドライバ（不図示）を設けても良い。このような場合、ゲートドライバ５８を含まない力率改善ＩＣ２５が、駆動信号生成回路に相当する。
【０１０４】
また、ＤＳＰ４２ａでは、遅延器６６と、除算器６７が設けられたが、これらの組み合わせに限られない。力率改善ＩＣ２５においては、遅延器６６及び低域通過フィルタ７０（または上述したバンドパスフィルタ）のうち一方と、除算器６７及び減算器７１のうち一方とを任意に組み合わせても良い。
【０１０５】
上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。
【符号の説明】
【０１０６】
１０  ＡＣ−ＤＣコンバータ
１１  負荷
２０  全波整流回路
２１，２２，８１  コンデンサ
２３  インダクタ
２４  ダイオード
２５  力率改善ＩＣ
２６  ＮＭＯＳトランジスタ
３０〜３２  抵抗
４０，４１  ＡＤコンバータ
４２  ＤＳＰ
５０  ＤＳＰコア
５１  メモリ
５５  ＤＡコンバータ
５６  発振回路
５７  コンパレータ
５８  ゲートドライバ
６０，６３，６５，７１  減算器
６１  電圧調整器
６２  乗算器
６４  電流調整器
６６  遅延器
６７  除算器
７０  低域通過フィルタ
【図１】
2020108303.tif 000003
【図２】
2020108303.tif 000004
【図３】
2020108303.tif 000005
【図４】
2020108303.tif 000006
【図５】
2020108303.tif 000007
【図６】
2020108303.tif 000008
【図７】
2020108303.tif 000009
【図８】
2020108303.tif 000010
【図９】
2020108303.tif 000011