(57)【要約】【課題】表示領域の拡大に伴う配線長の長大化をより抑制することができる表示装置を提供する。【解決手段】表示装置１は、複数の反射電極が配列された電極層と、電極層よりも下層に設けられる回路層とを備え、画素を駆動するためのデータが記憶されるメモリ及びメモリに書き込まれるデータを出力するソース線駆動回路５が設けられた回路層とを備え、複数の反射電極は、配置に応じて複数の副画素アレイのいずれかに含まれ、ソース線駆動回路は、副画素アレイ毎に設けられ、インタフェース回路は、隣接する副画素アレイで共有されている。【選択図】図１
2020012977.tif 000002
【特許請求の範囲】
【請求項１】
複数の反射電極が配列された電極層と、
前記電極層よりも下層に設けられる回路層とを備え、
前記回路層は、各反射電極に対応して設けられる複数のメモリと、各メモリに書き込まれるデータを出力する信号出力回路と、外部からの信号に基づいて前記信号出力回路を制御するインタフェース回路とを備え、
前記複数の反射電極が複数のグループに分けられると共に、前記信号出力回路は、各グループごとに設けられ、且つ、
前記インタフェース回路は、隣り合う前記グループで共用されている
表示装置。
【請求項２】
前記インタフェース回路は、前記隣り合うグループの前記信号出力回路の間に位置する
請求項１に記載の表示装置。
【請求項３】
複数の前記メモリに個別に前記データを伝送する複数の信号線と、これら複数の信号線のうち前記データを伝送させる一部の信号線を選択する信号線選択回路を備え、
前記信号線選択回路は、前記信号出力回路と前記メモリとの間に介在する
請求項２に記載の表示装置。
【請求項４】
１つの前記反射電極に対して複数設けられた前記メモリのうち１つのメモリを選択する選択回路を備え、
前記選択回路は、前記グループ毎に設けられ、前記回路層に配置されている
請求項１から３のいずれか一項に記載の表示装置。
【請求項５】
外部からの基準クロック信号をバッファリングして出力するクロックバッファを備え、
２つの前記グループの前記選択回路は、前記クロックバッファから出力された前記基準クロック信号に基づいて同期制御される
請求項４に記載の表示装置。
【請求項６】
前記回路層は、前記メモリ、前記信号出力回路及び前記インターフェース回路が前記電極層に覆われている
請求項１から５のいずれか一項に記載の表示装置。
【請求項７】
複数の前記反射電極が配列された電極層と、
前記反射電極に対応して設けられる複数のメモリと、各メモリに書き込まれるデータを出力する信号出力回路が設けられた回路層とを備え、
前記複数の反射電極は、配置に応じて複数のグループのいずれかに含まれ、
前記信号出力回路は、前記グループに設けられ、
前記回路層は、前記電極層に覆われている
表示装置。
【請求項８】
複数の反射電極が配列された電極層と、
該電極層よりも下層に設けられる回路層とを備え、
該回路層は、各反射電極に対応して設けられる複数のメモリと、各メモリに書き込まれるデータを出力する信号出力回路と、これら複数のメモリのいずれかを選択するメモリ選択回路とを備え、
前記複数の反射電極が複数のグループに分けられると共に、前記メモリ選択回路は、各グループごとに設けられると共に、少なくとも一部が同じグループのメモリ群と、当該グループに隣り合うグループのメモリ群との間に配置されている
表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関する。
【背景技術】
【０００２】
表示装置において単純に表示領域を拡大すると、表示領域に配置された複数の画素の各々に対する信号伝送のための配線長が長くなる。配線長が長くなると、安定した信号伝送のために必要な電力がより大きくなる等の問題が生じる。そこで、屋外に設置する表示装置において、太陽電池を設けて表示のための電力を補填する方法がある（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−３０８７１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、気象条件等によって発電量が変化する太陽電池による電力供給は不安定であった。また、太陽電池は、表示領域の拡大に伴う配線長の長大化による他の問題を解決するものでなかった。従って、従来技術では、表示領域の拡大に伴う配線長の長大化による問題の解決が困難であった。
【０００５】
本発明は、表示領域の拡大に伴う配線長の長大化をより抑制することができる表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様の表示装置は、複数の反射電極が配列された電極層と、前記電極層よりも下層に設けられる回路層とを備え、前記回路層は、各反射電極に対応して設けられる複数のメモリと、各メモリに書き込まれるデータを出力する信号出力回路と、外部からの信号に基づいて前記信号出力回路を制御するインタフェース回路とを備え、前記複数の反射電極が複数のグループに分けられると共に、前記信号出力回路は、各グループごとに設けられ、且つ、前記インタフェース回路は、隣り合う前記グループで共用されている。
【図面の簡単な説明】
【０００７】
【図１】図１は、実施形態の表示装置が備える主要構成例を示す模式図である。
【図２】図２は、表示装置の概略的な積層構造を示す模式図である。
【図３】図３は、表示装置の概略的な積層構造を示す模式図である。
【図４】図４は、反射電極と副画素回路を接続する配線の例を示す模式図である。
【図５】図５は、反射電極の配置例を示す模式図である。
【図６】図６は、表示装置の頂点付近の反射電極、接続線及び副画素回路の位置関係の一例を示す模式図である。
【図７】図７は、図６と同一の表示装置の頂点付近において回路部と同一の層に設けられた回路の配置例を示す図である。
【図８】図８は、実施形態の表示装置の断面図である。
【図９】図９は、１つの副画素アレイが含む副画素及び副画素の階調制御に関する構成を示す概略説明図である。
【図１０】図１０は、実施形態の表示装置の画素内での副画素の配置を示す図である。
【図１１】図１１は、実施形態の表示装置の回路構成を示す図である。
【図１２】図１２は、実施形態の表示装置の副画素の回路構成を示す図である。
【図１３】図１３は、実施形態の表示装置の副画素のメモリの回路構成を示す図である。
【図１４】図１４は、実施形態の表示装置の副画素の反転スイッチの回路構成を示す図である。
【図１５】図１５は、実施形態の表示装置の動作タイミングを示すタイミング図である。
【図１６】図１６は、変形例１の表示装置が備える回路構成例を示す模式図である。
【図１７】図１７は、変形例２の回路構成の一例を示す模式図である。
【図１８】図１８は、実施形態等の適用例を示す図である。
【図１９】図１９は、図１８のＶ−Ｖ断面図である。
【発明を実施するための形態】
【０００８】
本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【０００９】
（実施形態）
図１は、実施形態の表示装置１が備える主要構成例を示す模式図である。表示装置１は、インタフェース回路４、ソース線駆動回路５、共通電極駆動回路６、反転駆動回路７、メモリ選択回路８、ゲート線駆動回路９、ゲート線選択回路１０、静電保護回路２０、静電保護回路４０、クロックバッファ８０、副画素アレイ９０、フレキシブルプリント基板ＦＰＣ等を備える。表示装置１において、共通電極駆動回路６は１つ設けられ、他の構成は複数設けられる。
【００１０】
以下の説明において、副画素アレイ９０に設けられた副画素ＳＰｉｘ（図９参照）が並ぶ平面に沿う２方向をＸ方向及びＹ方向とし、当該Ｘ方向及びＹ方向に直交する方向をＺ方向とする。Ｘ方向とＹ方向は直交する。
【００１１】
副画素アレイ９０は、副画素ＳＰｉｘの数に応じた副画素回路７０と、反射電極１５（図５等参照）を有する。副画素回路７０及び反射電極１５は、Ｘ方向及びＹ方向に沿ってマトリクス状に配列される。
【００１２】
図１では、Ｘ方向×Ｙ方向＝２×３、すなわち計６つの副画素アレイ９０が設けられた表示装置１を例示している。各副画素アレイ９０は、個別のソース線駆動回路５、メモリ選択回路８、ゲート線駆動回路９及びゲート線選択回路１０とグループを構成している。すなわち、図１に示す表示装置１において、ソース線駆動回路５、メモリ選択回路８、ゲート線駆動回路９及びゲート線選択回路１０は、６つ設けられている。図１及び後述する図５では、６つのソース線駆動回路５、メモリ選択回路８、ゲート線駆動回路９、ゲート線選択回路１０及び副画素アレイ９０の位置を区別する目的で、小文字アルファベット（ａ，ｂ，ｃ，ｄ，ｅ，ｆ）を符号の末尾に付している。例えば、ソース線駆動回路５ａと、メモリ選択回路８ａと、ゲート線駆動回路９ａと、ゲート線選択回路１０ａと、副画素アレイ９０ａが１つのグループを構成する。他の小文字アルファベット（ｂ，ｃ，ｄ，ｅ，ｆ）が末尾に付されたソース線駆動回路５、メモリ選択回路８、ゲート線駆動回路９、ゲート線選択回路１０及び副画素アレイ９０についても同様であり、符号の末尾を置換することで読み替え可能である。すなわち、副画素アレイ９０は、複数のグループに分けられる。そして、各グループに、ソース線駆動回路５、メモリ選択回路８、ゲート線駆動回路９、ゲート線選択回路１０が設けられている。
【００１３】
また、図１では、Ｘ方向×Ｙ方向＝１×３、すなわち計３つのインタフェース回路４、反転駆動回路７、静電保護回路２０、静電保護回路４０、クロックバッファ８０及びフレキシブルプリント基板ＦＰＣが設けられた表示装置１を例示している。Ｙ方向に設けられた２つの副画素アレイ９０は、インタフェース回路４、反転駆動回路７、静電保護回路２０、静電保護回路４０、クロックバッファ８０及びフレキシブルプリント基板ＦＰＣを共有する。図１及び図５では、３つのインタフェース回路４、反転駆動回路７、静電保護回路２０、静電保護回路４０、クロックバッファ８０の位置を区別する目的で、大文字アルファベット（Ａ，Ｂ，Ｃ）を符号の末尾に付している。また、共有される構成に付された大文字アルファベットをα、１つの構成を共有する２つの構成に付された小文字アルファベットをβ，γとして（α：β，γ）のように共有関係を示した場合、（Ａ：ａ，ｂ）、（Ｂ：ｃ，ｄ）、（Ｃ：ｅ，ｆ）が成立する。例えば、副画素アレイ９０ａと副画素アレイ９０ｂは、インタフェース回路４Ａ、反転駆動回路７Ａ、静電保護回路２０Ａ、静電保護回路４０Ａ、クロックバッファ８０Ａ及びフレキシブルプリント基板ＦＰＣＡを共有する。他の共有関係についても同様であり、符号の末尾を置換することで読み替え可能である。
【００１４】
実施形態の説明のうち、末尾の小文字アルファベット又は大文字アルファベットが省略された符号が用いられている説明は、構成の機能的に関する説明であり、構成が設けられた位置を区別しない。
【００１５】
１つの副画素アレイ９０と同じグループに含まれる構成における信号の流れについて説明する。副画素ＳＰｉｘの階調制御に関する信号（コマンドデータＣＭＤ、画像データＩＤ）は、フレキシブルプリント基板ＦＰＣから入力されて静電保護回路２０を経由してインタフェース回路４に伝送される。静電保護回路２０は、入力バッファとして機能する。インタフェース回路４は、入力された信号に基づいてソース線駆動回路５、反転駆動回路７、メモリ選択回路８、ゲート線駆動回路９、ゲート線選択回路１０を動作させるための各種の信号を出力する。ソース線駆動回路５、反転駆動回路７、メモリ選択回路８、ゲート線駆動回路９、ゲート線選択回路１０は、インタフェース回路４からの信号に応じて動作し、副画素アレイ９０の階調制御を行う。また、基準クロック信号ＣＬＫは、フレキシブルプリント基板ＦＰＣから入力されて静電保護回路４０を経由してクロックバッファ８０に伝送される。静電保護回路４０は、入力バッファとして機能する。クロックバッファ８０は、基準クロック信号ＣＬＫをバッファリングし、反転駆動回路７及びメモリ選択回路８に出力する。反転駆動回路７とメモリ選択回路８は、クロックバッファ８０から出力された基準クロック信号ＣＬＫに基づいて同期制御される。
【００１６】
なお、図１においてＹ方向に設けられた２つの副画素アレイ９０は、インタフェース回路４及び反転駆動回路７を共有する。すなわち、インタフェース回路４には２つの副画素アレイ９０に設けられている副画素ＳＰｉｘの階調制御に関する信号（コマンドデータＣＭＤ、画像データＩＤ）が入力され、２つの副画素アレイ９０の各々と個別にグループを構成しているソース線駆動回路５、メモリ選択回路８、ゲート線駆動回路９、ゲート線選択回路１０に対して個別に信号が出力される。また、当該２つの副画素アレイ９０は、クロックバッファ８０を共有する。すなわち、当該２つの副画素アレイ９０の各々と個別にグループを構成しているメモリ選択回路８は、共有する１つのクロックバッファ８０から出力される基準クロック信号ＣＬＫに基づいて同期して動作する。また、当該２つの副画素アレイ９０は、反転駆動回路７を共有する。すなわち、反転駆動回路７による副画素ＳＰｉｘの反転駆動周期も、共有する１つのクロックバッファ８０から出力される基準クロック信号ＣＬＫに基づいて同期する。
【００１７】
以上、説明した信号の流れを図１における矢印で示している。表示装置１は、図１における矢印で示す信号の流れを実現するための電気的な接続のための構成（配線、スイッチ等）を有する。以下の説明における「接続」という記載は、特に断りがない限り、配線、スイッチ等を介した「電気的な接続」をさす。
【００１８】
ソース線駆動回路５及びゲート線選択回路１０は、同一のグループに含まれる副画素アレイ９０の副画素回路７０が配列された矩形状の領域の一辺に隣接するように配置される。ソース線駆動回路５は、長手方向が副画素回路７０が並ぶ一方向（例えば、Ｘ方向）に沿うよう設けられる。ゲート線選択回路１０は、長手方向が副画素回路７０が並ぶ他方向（例えば、Ｙ方向）に沿うよう設けられる。メモリ選択回路８、ゲート線駆動回路９は、同一のグループのゲート線選択回路１０と並列するよう設けられる。メモリ選択回路８は、各グループごとに設けられると共に、少なくとも一部が同じグループのメモリ群と、当該グループに隣り合うグループのメモリ群との間に配置されている。例えば、メモリ選択回路８ｃは、同一のグループに含まれる副画素アレイ９０ｃの副画素回路７０と、副画素アレイ９０ａの副画素回路７０との間に配置されている。また、メモリ選択回路８ｄは、同一のグループに含まれる副画素アレイ９０ｄの副画素回路７０と、副画素アレイ９０ｂの副画素回路７０との間に配置されている。
【００１９】
また、反転駆動回路７Ａ及びクロックバッファ８０Ａは、当該反転駆動回路７Ａ及びクロックバッファ８０Ａを共有する２つのグループが夫々有するメモリ選択回路８、ゲート線駆動回路９及びゲート線選択回路１０を含む回路群の間（例えば、メモリ選択回路８ａ、ゲート線駆動回路９ａ及びゲート線選択回路１０ａが並ぶ領域と、メモリ選択回路８ｂ、ゲート線駆動回路９ｂ及びゲート線選択回路１０ｂが並ぶ領域との間）に位置する。他の共有関係についても同様であり、符号の末尾を置換することで読み替え可能である。
【００２０】
クロックバッファ８０を共有する２つのグループが有するメモリ選択回路８とクロックバッファ８０との距離は、グループ毎の差が「基準クロック信号ＣＬＫに基づいた同期制御のずれを副画素アレイ９０の表示制御タイミングのずれとして視認することが困難である程度の差（理想的には、０）」になるよう設けられている。言い換えれば、クロックバッファ８０は、フレキシブルプリント基板ＦＰＣから入力されて静電保護回路４０を経由した基準クロック信号ＣＬＫを、２つのグループのメモリ選択回路８の同期制御に使用可能な位置及び配線となるよう、基準クロック信号ＣＬＫをバッファリング及び中継する。
【００２１】
上記のメモリ選択回路８とクロックバッファ８０との関係と同様、インタフェース回路４及び反転駆動回路７を共有する２つのグループのソース線駆動回路５、メモリ選択回路８、ゲート線駆動回路９、ゲート線選択回路１０、副画素アレイ９０は、グループ毎の信号伝送時間の差ができるだけ小さくなるよう、信号伝送経路長の差が最小限になるよう設けられている。例えば、インタフェース回路４は、当該インタフェース回路４を共有する２つの副画素アレイ９０の間に位置する。具体的には、インタフェース回路４は、例えば当該インタフェース回路４を共有する２つの副画素アレイ９０のグループに含まれる２つのソース線駆動回路５の間に位置するよう設けられる。例えば、インタフェース回路４Ａは、ソース線駆動回路５ａとソース線駆動回路５ｂとの間に位置するよう設けられる。また、回路層１７Ｌにおけるこれらの構成は、フレキシブルプリント基板ＦＰＣＡの反対側からＹ方向に沿って、副画素アレイ９０ａ、ソース線駆動回路５ａ、インタフェース回路４Ａ、ソース線駆動回路５ｂ、副画素アレイ９０ｂの順に配置されている。また、静電保護回路２０Ａ及び静電保護回路４０ＤのＹ方向の位置は、副画素アレイ９０ｂとフレキシブルプリント基板ＦＰＣＡとの間である。他の共有関係についても同様であり、符号の末尾を置換することで読み替え可能である。これによって、Ｙ方向に並ぶ２つのグループの同期制御をより容易にすることができる。
【００２２】
副画素アレイ９０は、Ｘ方向×Ｙ方向に配列された複数の副画素ＳＰｉｘを含む。各副画素ＳＰｉｘは、反射電極１５及び副画素回路７０を備える。副画素回路７０は、インタフェース回路４、ソース線駆動回路５、共通電極駆動回路６、反転駆動回路７、メモリ選択回路８、ゲート線駆動回路９、ゲート線選択回路１０、静電保護回路２０、静電保護回路４０及びクロックバッファ８０等の回路と同一の層に設けられる。反射電極１５は、これらの回路と異なる層に設けられる。
【００２３】
図２及び図３は、表示装置１の概略的な積層構造を示す模式図である。表示装置１は、第１パネル２及び第２パネル３を有する。第１パネル２と第２パネル３とは対向するよう配置されている。第１パネル２と第２パネル３の間には、液晶層３０が設けられている。液晶層３０は、シール部材ＳＭによって封止されている。
【００２４】
フレキシブルプリント基板ＦＰＣは、ＦＯＧ（Film  On  Glass）を介して第１パネル２の一端側に設けられる。また、第１パネル２には、絶縁層１２と、絶縁層１２の上側に積層された配向膜１８とが設けられている。副画素回路７０は、絶縁層１２の下方に設けられている。反射電極１５は、絶縁層１２の上側であって、配向膜１８の下側に設けられている。表示装置１は、画像を表示する一面（表示面１ａ）側に光を反射する反射電極１５を有する副画素ＳＰｉｘが複数配列された表示装置である。
【００２５】
図４は、反射電極１５と副画素回路７０を接続する配線の例を示す模式図である。各反射電極１５は、夫々異なる副画素回路７０と積層配線１６を介して接続されている。図３及び図４では例示的に、３つの反射電極１５、積層配線１６及び副画素回路７０に数字の下付き符号を付している。例えば、反射電極１５１は、積層配線１６１を介して副画素回路７０１と接続されている。他の積層配線１６による反射電極１５と副画素回路７０の接続についても同様である（下付き符号の置換による読み替え）。反射電極１５１−積層配線１６１−副画素回路７０１の接続経路と、反射電極１５２−積層配線１６２−副画素回路７０２の接続経路と、反射電極１５３−積層配線１６３−副画素回路７０３の接続経路は夫々独立しており、これらの接続経路は非接続である。具体的には、例えば図４に示すように、平面視した場合の積層配線１６は互いに非接触となるように設けられている。ここでは下付き符号を付した３つの反射電極１５−積層配線１６−副画素回路７０間の接続経路について例示したが、他の反射電極１５−積層配線１６−副画素回路７０間の接続経路についても同様であり、接続経路同士は非接続である。
【００２６】
なお、図４では反射電極１５−積層配線１６−副画素回路７０間の接続関係を明示する目的で反射電極１５と積層配線１６と副画素回路７０の位置をずらして図示しているが、実際には、Ｘ−Ｙ平面においてＸ方向の基準位置ＣＰが一致するように反射電極１５、積層配線１６、副画素回路７０が積層される位置関係にある（図３参照）。
【００２７】
なお、図３及び図４に示す例では、積層配線１６がコンタクトホールＣＨを含む複数の配線層を用いて形成されている例を示しているが、積層配線１６は単一の配線層を用いて形成されていてもよい。また、積層配線１６どうしの短絡を防止するため、絶縁層を複数層とし、各層間に積層配線１６を設け、コンタクト部で接続するといった構成も採用可能である。
【００２８】
図５は、反射電極１５の配置例を示す模式図である。電極層１５Ｌには、複数の反射電極１５が配列されている。具体的には、図３に示すように、反射電極１５は、インタフェース回路４、ソース線駆動回路５、静電保護回路２０、副画素回路７０等の回路よりも表示面１ａ側に積層される。複数の反射電極１５は、配置に応じて複数のグループ（例えば、副画素アレイ９０ａから副画素アレイ９０ｆ）のいずれかに含まれる。また、表示面１ａ側から見た場合、図５に示すように、インタフェース回路４、ソース線駆動回路５、静電保護回路２０、副画素回路７０等の回路が設けられた回路層１７Ｌは、Ｘ−Ｙ平面に沿って配列される複数の反射電極１５が設けられた電極層１５Ｌに覆われている。すなわち、実施形態の表示装置１では、反射電極１５が設けられている表示領域において、回路を設けるための額縁領域を必要としない。このため、表示面１ａのより広い範囲に画像を表示することができる。
【００２９】
積層配線１６を介して接続される反射電極１５と副画素回路７０は、Ｚ方向に重なる位置にあってもよいし、Ｚ方向に重ならない位置にあってもよい。図４及び図５に示す例では、反射電極１５１と副画素回路７０１は、Ｙ方向の位置がずれていてＺ方向に重ならない位置関係にある。図４では、Ｘ方向の位置関係については一致する例を示しているが、Ｘ方向についても反射電極１５と副画素回路７０の位置関係は適宜変更可能である。
【００３０】
図６は、表示装置１の頂点付近の反射電極１５、積層配線１６及び副画素回路７０の位置関係の一例を示す模式図である。図６では、Ｘ方向×Ｙ方向＝６×７の反射電極１５が設けられた電極部１５０と、Ｘ方向×Ｙ方向＝６×７の副画素回路７０が設けられた回路部１７０と、これらＸ方向×Ｙ方向＝６×７の反射電極１５と副画素回路７０を個別に接続する４２の積層配線１６を含む配線層１６０との関係を例示している。図６に例示するように、積層配線１６を介して接続される反射電極１５と副画素回路７０とは、Ｘ方向及びＹ方向の位置がずれていてＺ方向に重ならない位置関係にあってもよい。積層配線１６を用いて反射電極１５と副画素回路７０とを接続することで、副画素回路７０の配置に制限されることなく反射電極１５を設けることができる。
【００３１】
図７は、図６と同一の表示装置１の頂点付近において回路部１７０と同一の層に設けられた回路の配置例を示す図である。共通電極駆動回路６は、例えば表示装置１の頂点付近に配置される。また、例えば回路部１７０に対してＹ方向に隣接するように静電保護回路２０Ａが配置される。また、例えば回路部１７０に対してＸ方向に隣接するようにゲート線選択回路１０ｂが配置される。また、例えばゲート線選択回路１０ｂとＸ方向に並ぶように、ゲート線駆動回路９ｂ、メモリ選択回路８ｂが配置される。また、例えば共通電極駆動回路６と静電保護回路２０Ａとの間に位置するように静電保護回路４０Ａが配置される。共通電極駆動回路６及び静電保護回路４０Ａと、メモリ選択回路８ｂ、ゲート線駆動回路９ｂ、ゲート線選択回路１０ｂ及び静電保護回路２０Ａの一部分は、電極部１５０と重なる位置に配置されている。積層配線１６を用いて反射電極１５と副画素回路７０とを接続することで、表示面１ａに対して反射電極１５の背面側における各種の回路の配置の自由度がより向上する。
【００３２】
図７では図示しないが、符号の末尾（小文字アルファベット又は大文字アルファベット）が異なるメモリ選択回路８、ゲート線駆動回路９、ゲート線選択回路１０、静電保護回路２０、静電保護回路４０等も、表示面１ａに対して反射電極１５の背面側であって、副画素回路７０と同一の層に配置される。また、図３及び図７では図示しないが、反転駆動回路７及びクロックバッファ８０も、表示面１ａに対して反射電極１５の背面側であって、副画素回路７０と同一の層に配置される。
【００３３】
１つの反射電極１５は、例えば１［ｍｍ］四方の矩形の反射電極であるが、これは反射電極１５の寸法の一例であってこれに限られるものでなく、適宜変更可能である。
【００３４】
図８は、実施形態の表示装置の断面図である。表示面１ａ側の外部から入射した光は、第１パネル２の反射電極１５によって反射されて表示面１ａから出射する。実施形態の表示装置１は、この反射光を利用して、表示面１ａに画像を表示する反射型の液晶表示装置である。第１パネル２は、第１基板１１の回路層１７Ｌの上側（表示面１ａ側）に積層された絶縁層１２、反射電極１５、配向膜１８等を有する。
【００３５】
絶縁層１２は、第１基板１１の上に設けられ、回路層１７Ｌに含まれる回路素子や各種配線等の表面を全体として平坦化している。反射電極１５は、絶縁層１２の上に複数設けられる。配向膜１８は、反射電極１５と液晶層３０との間に設けられる。反射電極１５及び積層配線１６は、アルミニウム（Ａｌ）又は銀（Ａｇ）で例示される金属で形成されている。また、反射電極１５は、これらの金属材料と、ＩＴＯ（Indium  Tin  Oxide）で例示される透光性導電材料と、を積層した構成としてもよい。反射電極１５は、良好な反射率を有する材料が用いられ、外部から入射する光を拡散反射させる反射板として機能する。
【００３６】
反射電極１５によって反射された光は、拡散反射によって散乱されるものの、表示面１ａ側に向かって一様な方向に進む。また、反射電極１５に印加される電圧レベルが変化することにより、当該反射電極上の液晶層３０における光の透過状態、すなわち副画素毎の光の透過状態が変化する。すなわち、反射電極１５は、副画素電極としての機能も有する。
【００３７】
第２パネル３は、第２基板２１と、カラーフィルタ２２と、共通電極２３と、配向膜２８と、１／４波長板２４と、１／２波長板２５と、偏光板２６とを含む。第２基板２１の両面のうち、第１パネル２と対向する面に、カラーフィルタ２２及び共通電極２３が、この順で設けられる。共通電極２３と液晶層３０との間に配向膜２８が設けられる。第２基板２１の、表示面１ａ側の面に、１／４波長板２４、１／２波長板２５及び偏光板２６が、この順で積層されている。
【００３８】
共通電極２３は、ＩＴＯで例示される透光性導電材料で形成されている。共通電極２３は、複数の反射電極１５と対向して配置され、各副画素ＳＰｉｘに対する共通の電位を供給する。カラーフィルタ２２は、例えばＲ（赤）、Ｇ（緑）、及び、Ｂ（青）の３色のフィルタを有するが、本開示はこれに限定されるものでなく、適宜変更可能である。
【００３９】
液晶層３０は、例えばネマティック（Ｎｅｍａｔｉｃ）液晶を含んでいる。液晶層３０は、共通電極２３と反射電極１５との間の電圧レベルが変更されることにより、液晶分子の配向状態が変化する。これによって、液晶層３０を透過する光を副画素ＳＰｉｘ毎に変調する。
【００４０】
外光等が表示装置１の表示面１ａ側から入射する入射光となり、第２パネル３及び液晶層３０を透過して反射電極１５に到達する。そして、入射光は各副画素ＳＰｉｘの反射電極１５で反射される。かかる反射光は、副画素ＳＰｉｘ毎に変調されて表示面１ａから出射される。これにより、画像の表示が行われる。なお、第１基板１１及び第２基板２１は、例えばガラス基板又は樹脂基板であるが、これに限られるものでなく、適宜変更可能である。
【００４１】
次に、１つの副画素アレイ９０が含む副画素ＳＰｉｘ及び副画素ＳＰｉｘの階調制御に関する説明を行う。図９は、１つの副画素アレイ９０が含む副画素ＳＰｉｘ及び副画素ＳＰｉｘの階調制御に関する構成を示す概略説明図である。
【００４２】
実施形態では、１つの副画素アレイ９０内における所定数の副画素ＳＰｉｘによって１つの画素Ｐｉｘが構成される。実施形態では、１つの画素Ｐｉｘを構成する副画素ＳＰｉｘは、Ｘ方向に並ぶＲ（赤）、Ｇ（緑）及びＢ（青）の３個とするが、本開示はこれに限定されない。１つの画素Ｐｉｘを構成する副画素ＳＰｉｘは、Ｒ（赤）、Ｇ（緑）及びＢ（青）にＷ（白）を加えた４個であってもよい。或いは、１つの画素Ｐｉｘを構成する副画素ＳＰｉｘは、色が異なる５個以上であってもよいし、２個であってもよい。
【００４３】
実施形態では、１つの画素Ｐｉｘを構成する副画素ＳＰｉｘがＸ方向に並ぶ３個の副画素ＳＰｉｘであるので、画素Ｐｉｘの数がＸ方向×Ｙ方向＝Ｍ×Ｎ個だとすると、１つの副画素アレイ９０内には、Ｍ×Ｎ×３個の副画素ＳＰｉｘが配置されていることになる。
【００４４】
各副画素ＳＰｉｘは、複数（ｎ個）のメモリを含む（図１０参照）。後述する図１１から図１５を参照した説明では、ｎ＝３の場合を例とするが、本開示はこれに限定されない。ｎは、２以上の自然数であればよい。ｎ個のメモリは、副画素回路７０に設けられる。このように、副画素回路７０が配置される回路層１７Ｌには、副画素ＳＰｉｘを駆動するためのデータが記憶されるメモリ及びメモリに書き込まれるデータを出力するソース線駆動回路５が設けられる。各副画素ＳＰｉｘは、ｎ個のメモリまでのうちの選択された１個のメモリに格納されている副画素データに基づいて階調制御される。
【００４５】
インタフェース回路４は、シリアル−パラレル変換回路４ａと、タイミングコントローラ４ｂと、を含む。タイミングコントローラ４ｂは、設定レジスタ４ｃを含む。シリアル−パラレル変換回路４ａには、コマンドデータＣＭＤ及び画像データＩＤが、外部回路からシリアルに供給される。インタフェース回路４は、外部からの信号に基づいてソース線駆動回路５を制御する。外部回路は、ホストＣＰＵ（Central  Processing  Unit）又はアプリケーションプロセッサが例示されるが、本開示はこれらに限定されない。
【００４６】
シリアル−パラレル変換回路４ａは、供給されたコマンドデータＣＭＤをパラレルに変換して、設定レジスタ４ｃに出力する。設定レジスタ４ｃには、ソース線駆動回路５、反転駆動回路７、メモリ選択回路８、ゲート線駆動回路９及びゲート線選択回路１０を制御するための値がコマンドデータＣＭＤに基づいて設定される。
【００４７】
シリアル−パラレル変換回路４ａは、供給された画像データＩＤをパラレルに変換して、タイミングコントローラ４ｂに出力する。タイミングコントローラ４ｂは、設定レジスタ４ｃに設定された値に基づいて、画像データＩＤをソース線駆動回路５に出力する。また、タイミングコントローラ４ｂは、設定レジスタ４ｃに設定された値に基づいて、反転駆動回路７、メモリ選択回路８、ゲート線駆動回路９及びゲート線選択回路１０を制御する。
【００４８】
共通電極駆動回路６、反転駆動回路７及びメモリ選択回路８には、基準クロック信号ＣＬＫが、外部回路から静電保護回路４０、クロックバッファ８０経由で供給される。外部回路は、クロックジェネレータが例示されるが、本開示はこれに限定されない。
【００４９】
表示装置にて画像を表示させるべく、各副画素ＳＰｉｘの第１メモリから第３メモリまでに副画素データを格納する必要がある。各メモリに副画素データを格納するために、ゲート線駆動回路９は、タイミングコントローラ４ｂの制御下で、Ｍ×Ｎ個の画素Ｐｉｘのうちの１つの行を選択するためのゲート信号を出力する。
【００５０】
実施形態では、１つの行当たり、ｎ本のゲート線が配置されている。ｎ本のゲート線は、１つの行に含まれる副画素ＳＰｉｘの各々の第１メモリから第ｎメモリまでに夫々接続されている。なお、副画素ＳＰｉｘが、ゲート信号に加えて、後述する反転駆動のためにゲート信号を反転した反転ゲート信号とで動作する場合には、１つの行当たり、（２ｎ）本のゲート線が配置される。
【００５１】
１つの行当たりに配置されているｎ本又は（２ｎ）本のゲート線が、ゲート線群を構成する。実施形態では、表示装置１は、Ｍ行の画素Ｐｉｘを有するので、Ｍ群のゲート線群が配置されている。
【００５２】
ゲート線駆動回路９は、タイミングコントローラ４ｂの制御下で、Ｍ行のうちの１つの行を選択するためのゲート信号を、Ｍ個の出力端子から順次出力する。
【００５３】
ゲート線選択回路１０は、タイミングコントローラ４ｂの制御下で、１つの行に配置された３本のゲート線のうちの１本を選択する。これにより、ゲート線駆動回路９から出力されたゲート信号は、１つの行に配置された３本のゲート線のうちの選択された１本に、供給される。
【００５４】
ソース線駆動回路５は、タイミングコントローラ４ｂの制御下で、ゲート信号によって選択されているメモリに副画素データを夫々出力する。これにより、各副画素の第１メモリ〜第３メモリに順次副画素データが夫々格納される。
【００５５】
表示装置１は、Ｍ行の画素Ｐｉｘを線順次走査することによって、１個のフレームデータの副画素データが各副画素ＳＰｉｘの第１メモリにされる。そして、表示装置１は、線順次走査をｎ回実行することによって、各副画素ＳＰｉｘの第１メモリから第ｎメモリにｎ個のフレームデータが格納される。かかる走査を第１列から第Ｍ列まで実施することにより、一度の線順次走査で各副画素ＳＰｉｘの第１メモリから第ｎメモリまでに副画素データを格納することができる。
【００５６】
実施形態では、１つの行当たり、ｎ本のメモリ選択線が配置されている。ｎ本のメモリ選択線は、１つの行に含まれるＮ×ｎ個の副画素ＳＰｉｘの各々の第１メモリから第ｎメモリまでに夫々接続されている。なお、反転駆動が採用される場合、１つの行当たり、（２ｎ）本のメモリ選択線が配置される。
【００５７】
１つの行当たりに配置されているｎ本又は（２ｎ）本のメモリ選択線が、メモリ選択線群を構成する。実施形態では、表示装置１は、Ｍ行の画素Ｐｉｘを有するので、Ｍ群のメモリ選択線群が配置されている。
【００５８】
メモリ選択回路８は、タイミングコントローラ４ｂの制御下で、基準クロック信号ＣＬＫに同期して、各副画素ＳＰｉｘの第１メモリから第ｎメモリまでのうちの１個を、同時に選択する。例えば、１つの副画素アレイ９０に含まれる全ての副画素ＳＰｉｘの第１メモリが同時に選択される。或いは、１つの副画素アレイ９０に含まれる全ての副画素ＳＰｉｘの第２メモリが同時に選択される。これらの例が示すように、表示装置１は、各副画素ＳＰｉｘの第１メモリから第ｎメモリまでの選択を切り替えることによって、ｎ個のメモリに格納されたｎパターンの画像のうちの１つの画像を表示させることができる。これにより、表示装置１は、画像を一斉に変化させることができ、画像を短時間で変化させることができる。また、表示装置１は、各副画素ＳＰｉｘの第１メモリから第ｎメモリまでの選択を順次切り替えることによって、アニメーション表示（動画像表示）を行うことができる。このように、メモリ選択回路８は、１つの副画素ＳＰｉｘに対して複数設けられたメモリのうち１つのメモリを当該１つの副画素ＳＰｉｘの駆動に用いるよう選択する。
【００５９】
図１０は、実施形態の表示装置の画素内での副画素の配置を示す図である。画素Ｐｉｘは、Ｒ（赤）の副画素ＳＰｉｘＲと、Ｇ（緑）の副画素ＳＰｉｘＧと、Ｂ（青）の副画素ＳＰｉｘＢと、を含む。副画素ＳＰｉｘＲ、ＳＰｉｘＧ及びＳＰｉｘＢは、Ｘ方向に配列されている。
【００６０】
副画素ＳＰｉｘＲは、メモリブロック５０と、反転スイッチ６１と、を含む。メモリブロック５０は、第１メモリ５１から第ｎメモリ５ｎまでのｎ個のメモリを含む。反転スイッチ６１とｎ個のメモリは、例えばＹ方向に配列されている。
【００６１】
ｎ個のメモリの各々は、１ビットのデータを格納するメモリセルとするが、本開示はこれに限定されるものでない。ｎ個のメモリの各々は、２ビット以上のデータを格納するメモリセルであってもよい。
【００６２】
反転スイッチ６１は、反転駆動のためのスイッチとして機能し、ｎ個のメモリと、反射電極１５との間に接続されている。
【００６３】
図１１は、実施形態の表示装置の回路構成を示す図である。図１１から図１５を参照した説明では、ｎ＝３を例とする。すなわち、メモリブロック５０が、第１メモリ５１、第２メモリ５２、第３メモリ５３を含む場合について例示的に説明する。図１１は、各副画素ＳＰｉｘのうちの２×２個の副画素ＳＰｉｘを示している。副画素ＳＰｉｘは、メモリブロック５０及び反転スイッチ６１に加えて、液晶ＬＱと、保持容量Ｃと、反射電極１５と、を含む。
【００６４】
共通電極駆動回路６は、各副画素ＳＰｉｘに共通するコモン電位ＶＣＯＭを、基準クロック信号ＣＬＫに同期して反転させて、共通電極２３に出力する。共通電極駆動回路６は、基準クロック信号ＣＬＫを共通電極２３にそのままコモン電位ＶＣＯＭとして出力してもよいし、電流駆動能力を増幅するバッファ回路を介して共通電極２３にコモン電位ＶＣＯＭとして出力してもよい。
【００６５】
ゲート線駆動回路９は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ４に基づいて、Ｍ行のうちの１つの行を選択するためのゲート信号を、Ｍ個の出力端子から順次出力する。
【００６６】
ゲート線駆動回路９は、制御信号Ｓｉｇ４（スキャン開始信号及びクロックパルス信号）に基づいて、ゲート信号をＭ個の出力端子から順次出力するスキャナ回路であってもよい。或いは、ゲート線駆動回路９は、符号化された制御信号Ｓｉｇ４を復号化し、該制御信号Ｓｉｇ４で指定された出力端子にゲート信号を出力するデコーダ回路であってもよい。
【００６７】
ゲート線選択回路１０は、Ｍ行の画素Ｐｉｘに対応して、Ｍ個のスイッチＳＷ４＿１、ＳＷ４＿２、・・・を含む。Ｍ個のスイッチＳＷ４＿１、ＳＷ４＿２、・・・は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ５によって共通に制御される。
【００６８】
第１パネル２上には、Ｍ行の画素Ｐｉｘに対応して、Ｍ群のゲート線群ＧＬ１、ＧＬ２、・・・が配置されている。Ｍ群のゲート線群ＧＬ１、ＧＬ２、・・・の各々は、当該行の第１メモリ５１に接続された第１ゲート線ＧＣＬ１と、第２メモリ５２に接続された第２ゲート線ＧＣＬ２と、第３メモリ５３に接続された第３ゲート線ＧＣＬ３と、を含む。Ｍ群のゲート線群ＧＬ１、ＧＬ２、・・・の各々は、副画素アレイ９０内において、Ｘ方向に沿う。
【００６９】
Ｍ個のスイッチＳＷ４＿１、ＳＷ４＿２、・・・の各々は、制御信号Ｓｉｇ５に応じて接続対象とするゲート線を切り替える。例えば、制御信号Ｓｉｇ５が第１ゲート線ＧＣＬ１を選択するための値の場合には、ゲート線駆動回路９の出力端子と、第１ゲート線ＧＣＬ１と、を接続する。この場合、ゲート信号が、各副画素ＳＰｉｘの第１メモリ５１に供給される。このように、制御信号Ｓｉｇ５に応じて、Ｍ個のスイッチＳＷ４＿１、ＳＷ４＿２、・・・の各々が、第１ゲート線ＧＣＬ１、第２ゲート線ＧＣＬ２又は第３ゲート線ＧＣＬ３のいずれかと、ゲート線駆動回路９の出力端子とを接続する。ゲート信号は、ゲート線駆動回路９の出力端子と接続されたメモリに供給される。
【００７０】
第１パネル２上には、Ｎ×３列の副画素ＳＰｉｘに対応して、Ｎ×３本のソース線ＳＧＬ１、ＳＧＬ２、・・・が配置されている。各ソース線ＳＧＬ１、ＳＧＬ２、・・・の各々は、副画素アレイ９０内において、Ｙ方向に沿う。ソース線駆動回路５は、ゲート信号によって選択されている各副画素ＳＰｉｘの３個のメモリに対して、ソース線ＳＧＬ１、ＳＧＬ２、・・・を介して、副画素データを夫々出力する。
【００７１】
ゲート信号が供給された行の副画素ＳＰｉｘは、ゲート信号が供給されたゲート線ＧＣＬに応じて、ソース線ＳＧＬに供給されている副画素データを、第１メモリ５１から第３メモリ５３までのうちの１つのメモリに格納する。
【００７２】
メモリ選択回路８は、スイッチＳＷ２と、ラッチ７１と、スイッチＳＷ３と、を含む。スイッチＳＷ２は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ２によって制御される。
【００７３】
画像を表示する場合、つまり、Ｍ×Ｎ×３個の第１メモリ５１、第２メモリ５２及び第３メモリ５３のうちのいずれかから画像データを読み出す場合について説明する。この場合には、タイミングコントローラ４ｂは、第１の値の制御信号Ｓｉｇ２をスイッチＳＷ２に出力する。スイッチＳＷ２は、タイミングコントローラ４ｂから供給される第１の値の制御信号Ｓｉｇ２に基づいて、オン状態になる。これにより、基準クロック信号ＣＬＫがラッチ７１に供給される。
【００７４】
画像を表示しない場合、つまり、Ｍ×Ｎ×３個の第１メモリ５１、Ｍ×Ｎ×３個の第２メモリ５２及びＭ×Ｎ×３個の第３メモリ５３のうちのいずれからも画像データを読み出さない場合について説明する。この場合には、タイミングコントローラ４ｂは、第２の値の制御信号Ｓｉｇ２をスイッチＳＷ２に出力する。スイッチＳＷ２は、タイミングコントローラ４ｂから供給される第２の値の制御信号Ｓｉｇ２に基づいて、オフ状態になる。これにより、基準クロック信号ＣＬＫがラッチ７１に供給されない。
【００７５】
ラッチ７１は、スイッチＳＷ２がオン状態で基準クロック信号ＣＬＫが供給される場合には、基準クロック信号ＣＬＫのハイレベルを基準クロック信号ＣＬＫの１周期保持する。ラッチ７１は、スイッチＳＷ２がオフ状態で基準クロック信号ＣＬＫが供給されない場合には、ハイレベルを保持する。
【００７６】
第１パネル２上には、Ｍ行の画素Ｐｉｘに対応して、Ｍ群のメモリ選択線群ＳＬ１、ＳＬ２、・・・が配置されている。Ｍ群のメモリ選択線群ＳＬ１、ＳＬ２、・・・の各々は、当該行の第１メモリ５１に接続された第１メモリ選択線ＳＥＬ１と、第２メモリ５２に接続された第２メモリ選択線ＳＥＬ２と、第３メモリ５３に接続された第３メモリ選択線ＳＥＬ３と、を含む。Ｍ群のメモリ選択線群ＳＬ１、ＳＬ２、・・・の各々は、副画素アレイ９０内において、Ｘ方向に沿う。
【００７７】
スイッチＳＷ３は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ３によって制御される。スイッチＳＷ３は、例えば制御信号Ｓｉｇ３が第１メモリ選択線ＳＥＬ１を選択するための値の場合には、ラッチ７１の出力端子と、Ｍ群のメモリ選択線群ＳＬ１、ＳＬ２、・・・の各々の第１メモリ選択線ＳＥＬ１と、を接続する。このように、制御信号Ｓｉｇ３に応じて、ラッチ７１の出力端子と、第１メモリ選択線ＳＥＬ１、第２メモリ選択線ＳＥＬ２又は第３メモリ選択線ＳＥＬ３とが接続される。
【００７８】
各副画素ＳＰｉｘは、メモリ選択信号が供給されたメモリ選択線ＳＥＬに応じて、第１メモリ５１から第３メモリ５３までのうちの１つのメモリに格納されている副画素データに基づいて、液晶層を変調する。このように、副画素ＳＰｉｘの階調制御が行われる。その結果、表示面に画像（フレーム）が表示される。
【００７９】
第１パネル２上には、Ｍ行の画素Ｐｉｘに対応して、Ｍ本の表示信号線ＦＲＰ１、ＦＲＰ２、・・・が配置されている。Ｍ本の表示信号線ＦＲＰ１、ＦＲＰ２、・・・の各々は、副画素アレイ９０内において、Ｘ方向に延在している。なお、反転駆動が採用される場合、１つの行当たり、表示信号線ＦＲＰ及び第２表示信号線ｘＦＲＰが設けられる。例えば、入力端子が表示信号線ＦＲＰに電気的に接続され、出力端子が第２表示信号線ｘＦＲＰに電気的に接続されたインバータ回路を設けることで、反転表示信号を第２表示信号線ｘＦＲＰに供給することが可能である。表示信号線ＦＲＰには、コモン電位ＶＣＯＭと同相の信号が供給される。第２表示信号線ｘＦＲＰには、コモン電位ＶＣＯＭと位相差πとなる電位（ｘＶＣＯＭ）が供給される。
【００８０】
反転駆動回路７は、スイッチＳＷ１を含む。スイッチＳＷ１は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ１によって制御される。スイッチＳＷ１は、制御信号Ｓｉｇ１が第１の値の場合には、基準クロック信号ＣＬＫを各表示信号線ＦＲＰ１、ＦＲＰ２、・・・に供給する。スイッチＳＷ１は、制御信号Ｓｉｇ１が第２の値の場合には、基準電位（接地電位）ＧＮＤを各表示信号線ＦＲＰ１、ＦＲＰ２、・・・に供給する。
【００８１】
図１２は、実施形態の表示装置の副画素の回路構成を示す図である。図１２では、１個の副画素ＳＰｉｘを示している。副画素ＳＰｉｘは、メモリブロック５０を含む。メモリブロック５０は、第１メモリ５１と、第２メモリ５２と、第３メモリ５３と、スイッチＧｓｗ１からＧｓｗ３までと、スイッチＭｓｗ１からＭｓｗ３までと、を含む。
【００８２】
スイッチＧｓｗ１の制御入力端子は、第１ゲート線ＧＣＬ１に接続されている。スイッチＧｓｗ１は、第１ゲート線ＧＣＬ１にハイレベルのゲート信号が供給されたらオン状態になり、ソース線ＳＧＬ１と、第１メモリ５１の入力端子と、の間を接続する。これにより、第１メモリ５１に、ソース線ＳＧＬ１に供給される副画素データが格納される。以上、スイッチＧｓｗ１と第１ゲート線ＧＣＬ１と第１メモリ５１との関係について説明したが、スイッチＧｓｗ２と第２ゲート線ＧＣＬ２と第２メモリ５２との関係及びスイッチＧｓｗ３と第３ゲート線ＧＣＬ３と第３メモリ５３との関係についても同様である。
【００８３】
スイッチＧｓｗ１からＧｓｗ３までがハイレベルのゲート信号で動作する場合には、図１２に示すように、ゲート線群ＧＬ１は、第１ゲート線ＧＣＬ１から第３ゲート線ＧＣＬ２までを含む。ハイレベルのゲート信号で動作するスイッチは、Ｎチャネルトランジスタが例示されるが、本開示はこれに限定されない。
【００８４】
スイッチＭｓｗ１の制御入力端子は、第１メモリ選択線ＳＥＬ１に接続されている。スイッチＭｓｗ１は、第１メモリ選択線ＳＥＬ１にハイレベルのメモリ選択信号が供給されたらオン状態になり、第１メモリ５１の出力端子と、反転スイッチ６１の入力端子と、の間を接続する。これにより、第１メモリ５１に格納されている副画素データが、反転スイッチ６１に供給される。以上、スイッチＭｓｗ１と第１メモリ選択線ＳＥＬ１と第１メモリ５１との関係について説明したが、スイッチＭｓｗ２と第２メモリ選択線ＳＥＬ２と第２メモリ５２との関係及びスイッチＭｓｗ３と第３メモリ選択線ＳＥＬ３と第３メモリ５３との関係についても同様である。
【００８５】
次に、副画素ＳＰｉｘの反転駆動について説明する。液晶表示装置の画面の焼き付きを抑制するための駆動方式として、コモン反転、カラム反転、ライン反転、ドット反転、フレーム反転などの駆動方式が知られている。
【００８６】
表示装置１は、上記の各駆動方式のいずれを採用することも可能である。実施形態では、表示装置１は、コモン反転駆動方式を採用する。表示装置１がコモン反転駆動方式を採用するので、共通電極駆動回路６は、基準クロック信号ＣＬＫに同期して、共通電極の電位（コモン電位）を反転する。反転駆動回路７は、タイミングコントローラ４ｂの制御下で、基準クロック信号ＣＬＫに同期して、反射電極の電位を反転させる。これにより、表示装置１は、コモン反転駆動方式を実現することができる。実施形態では、表示装置１は、液晶に電圧が印加されていない場合に黒色を表示し、液晶に電圧が印加されている場合に白色を表示する、いわゆるノーマリーブラック液晶表示装置とする。ノーマリーブラック液晶表示装置では、反射電極の電位とコモン電位とが同相の場合には、黒色が表示され、反射電極の電位とコモン電位とが異相の場合には、白色が表示される。
【００８７】
反転スイッチ６１は、反転駆動回路７から供給される、基準クロック信号ＣＬＫに同期して反転する表示信号に基づいて、ｎ個のメモリのうちの選択された１個のメモリから出力される副画素データを一定周期毎に反転して、反射電極１５に出力する。表示信号が反転する周期は、例えば、共通電極２３の電位（コモン電位）が反転する周期と同じである。分周回路等を用いて基準クロック信号ＣＬＫから複数種類の周期を有する信号を生成して表示信号が反転する周期とコモン電位が反転する周期とを別個の周期とするようにしてもよい。
【００８８】
図１３は、実施形態の表示装置の副画素のメモリの回路構成を示す図である。図１３は、第１メモリ５１の回路構成を示す図である。なお、第２メモリ５２及び第３メモリ５３の回路構成は、第１メモリ５１の回路構成と同様であるので、図示及び説明を省略する。
【００８９】
第１メモリ５１は、インバータ回路８１と、インバータ回路８１に逆方向に並列接続されたインバータ回路８２と、を含むＳＲＡＭ（Static  Random  Access  Memory）セル構造を有する。インバータ回路８１の入力端子及びインバータ回路８２の出力端子が、ノードＮ１を構成し、インバータ回路８１の出力端子及びインバータ回路８２の入力端子が、ノードＮ２を構成する。インバータ回路８１及び８２は、高電位側の電源供給線ＶＤＤ及び低電位側の電源供給線ＶＳＳから供給される電力を使用して、動作する。
【００９０】
また、メモリブロック５０は、ソース線ＳＧＬ１と、ゲート線ＧＣＬ１と、選択信号線ＳＥＬ１と、高電位側の電源供給線ＶＤＤに加えて、ゲート線ｘＧＣＬ１と、選択信号線ｘＳＥＬ１と、低電位側の電源供給線ＶＳＳと接続されている。
【００９１】
ノードＮ１は、スイッチＧｓｗ１の出力端子に接続されている。図１３では、スイッチＧｓｗ１として、トランスファーゲートが用いられている例を示している。スイッチＧｓｗ１の一方の制御入力端子は、ゲート線ＧＣＬ１に接続されている。スイッチＧｓｗ１の他方の制御入力端子は、ゲート線ｘＧＣＬ１に接続されている。ゲート線ｘＧＣＬ１には、ゲート線ＧＣＬ１に供給されるゲート信号を反転した、反転ゲート信号が供給される。
【００９２】
スイッチＧｓｗ１からＧｓｗ３までが、ゲート信号に加えて、反転駆動のためにゲート信号を反転した反転ゲート信号とで動作する場合には、ゲート線群ＧＬ１は、さらに、反転ゲート信号が供給される第４ゲート線ｘＧＣＬ１から第６ゲート線ｘＧＣＬ３までをさらに含む。ゲート信号と、反転ゲート信号と、で動作するスイッチは、トランスファーゲートが例示されるが、本開示はこれに限定されない。
【００９３】
入力端子が第１ゲート線ＧＣＬ１に接続され、出力端子が第４ゲート線ｘＧＣＬ１に接続されたインバータ回路を設けることで、反転ゲート信号を第４ゲート線ｘＧＣＬａに供給することが可能である。第２ゲート線ＧＣＬ２と第５ゲート線ｘＧＣＬ２及び第３ゲート線ＧＣＬ３と第６ゲート線ｘＧＣＬ３についても同様である。
【００９４】
スイッチＧｓｗ１の入力端子は、ソース線ＳＧＬ１に接続されている。スイッチＧｓｗ１の出力端子は、ノードＮ１に接続されている。スイッチＧｓｗ１は、ゲート線ＧＣＬ１に供給されるゲート信号がハイレベル且つゲート線ｘＧＣＬ１に供給される反転ゲート信号がローレベルになると、接続状態になり、ソース線ＳＧＬ１と、ノードＮ１との間を接続する。これにより、ソース線ＳＧＬ１に供給される副画素データが、第１メモリ５１に格納される。
【００９５】
ノードＮ２は、スイッチＭｓｗ１の入力端子に接続されている。図１３では、スイッチＭｓｗ１として、トランスファーゲートが用いられている例を示している。スイッチＭｓｗ１の一方の制御入力端子は、選択信号線ＳＥＬ１に接続されている。スイッチＭｓｗ１の他方の制御入力端子は、選択信号線ｘＳＥＬ１に接続されている。選択信号線ｘＳＥＬ１には、選択信号線ＳＥＬ１に供給される信号の電位を反転した電位が供給される。例えば、入力端子が第１メモリ選択線ＳＥＬ１に接続され、出力端子が第４メモリ選択線ｘＳＥＬ１に接続されたインバータ回路を設けることで、反転メモリ選択信号を第４メモリ選択線ｘＳＥＬ１に供給することが可能である。第２メモリ選択線ＳＥＬ２と第５メモリ選択線ｘＳＥＬ５及び第３メモリ選択線ＳＥＬ３と第６メモリ選択線ｘＳＥＬ６についても同様である。
【００９６】
スイッチＭｓｗ１の入力端子は、ノードＮ２に接続されている。スイッチＭｓｗ１の出力端子は、ノードＮ３に接続されている。ノードＮ３は、第１メモリ５１の出力ノードであり、反転スイッチ６１に接続されている。スイッチＭｓｗ１は、選択信号線ＳＥＬ１に供給される信号の電位がハイレベル且つ選択信号線ｘＳＥＬ１に供給される信号の電位がローレベルになると、接続状態になる。これにより、ノードＮ２が、スイッチＭｓｗ１及びノードＮ３を経由して、反転スイッチ６１の入力端子に接続される。これにより、第１メモリ５１に格納されている副画素データが、反転スイッチ６１に供給される。なお、スイッチＧｓｗ１及びスイッチＭｓｗ１の両方が非接続状態の場合には、副画素データが、インバータ回路８１及び８２で構成されるループを循環する。従って、第１メモリ５１は、副画素データを保持し続ける。
【００９７】
なお、実施形態では、第１メモリ５１がＳＲＡＭである場合を例に挙げて説明したが、本開示はこれに限定されない。第１メモリ５１は、例えばＤＲＡＭ（Dynamic  Random  Access  Memory）であってもよい。
【００９８】
図１４は、実施形態の表示装置の副画素の反転スイッチの回路構成を示す図である。反転スイッチ６１は、インバータ回路９１と、Ｎチャネルトランジスタ９２及び９５と、Ｐチャネルトランジスタ９３及び９４と、を含む。
【００９９】
インバータ回路９１の入力端子、Ｐチャネルトランジスタ９４のゲート端子及びＮチャネルトランジスタ９５のゲート端子は、ノードＮ４に接続されている。ノードＮ４は、反転スイッチ６１の入力ノードであり、ノードＮ３に接続されている。ノードＮ４には、ノードＮ３から副画素データが供給される。インバータ回路９１は、高電位側の電源供給線ＶＤＤ及び低電位側の電源供給線ＶＳＳから供給される電力を使用して動作する。
【０１００】
Ｎチャネルトランジスタ９２は、ソース及びドレインのうちの一方が信号線ｘＦＲＰ１に接続されている。Ｐチャネルトランジスタ９３は、ソース及びドレインのうちの一方が信号線ＦＲＰ１に接続されている。Ｐチャネルトランジスタ９４は、ソース及びドレインのうちの一方が信号線ｘＦＲＰ１に接続されている。Ｎチャネルトランジスタ９５は、ソース及びドレインのうちの一方が信号線ＦＲＰ１に接続されている。Ｎチャネルトランジスタ９２、Ｐチャネルトランジスタ９３、Ｐチャネルトランジスタ９４及びＮチャネルトランジスタ９５は、他方がノードＮ５に接続されている。
【０１０１】
ノードＮ５は、反転スイッチ６１の出力ノードであり、反射電極１５に接続されている。ノードＮ３から供給される副画素データがハイレベルである場合には、インバータ回路９１の出力信号は、ローレベルになる。インバータ回路９１の出力信号がローレベルであると、Ｎチャネルトランジスタ９２は非接続状態になり、Ｐチャネルトランジスタ９３は接続状態になる。
【０１０２】
また、ノードＮ３から供給される副画素データがハイレベルである場合には、Ｐチャネルトランジスタ９４は非接続状態になり、Ｎチャネルトランジスタ９５は接続状態になる。従って、ノードＮ３から供給される副画素データがハイレベルである場合には、信号線ＦＲＰ１に供給される表示信号が、Ｐチャネルトランジスタ９３及びＮチャネルトランジスタ９５を介して、反射電極１５に供給される。
【０１０３】
信号線ＦＲＰ１に供給される表示信号及び共通電極２３に供給されるコモン電位ＶＣＯＭは、例えば基準クロック信号ＣＬＫに同期して反転する。表示信号とコモン電位ＶＣＯＭとが同相である場合、液晶ＬＱは、電圧が印加されないので、分子の方向が変化しない。これにより、副画素は、黒表示（反射光を透過させない状態。反射光がカラーフィルタを透過せず、色が表示されない状態）となる。
【０１０４】
ノードＮ３から供給される副画素データがローレベルである場合には、インバータ回路９１の出力信号は、ハイレベルになる。インバータ回路９１の出力信号がハイレベルであると、Ｎチャネルトランジスタ９２は接続状態になり、Ｐチャネルトランジスタ９３は非接続状態になる。
【０１０５】
また、ノードＮ３から供給される副画素データがローレベルである場合には、Ｐチャネルトランジスタ９４は接続状態になり、Ｎチャネルトランジスタ９５は非接続状態になる。従って、ノードＮ３から供給される副画素データがローレベルである場合には、信号線ｘＦＲＰ１に供給される反転表示信号が、Ｎチャネルトランジスタ９２及びＰチャネルトランジスタ９４を介して、反射電極１５に供給される。
【０１０６】
信号線ｘＦＲＰ１に供給される反転表示信号は、基準クロック信号ＣＬＫに同期して反転する。表示信号とコモン電位ＶＣＯＭとが異相である場合、液晶ＬＱは、電圧が印加されるので、分子の方向が変化する。これにより、副画素は、白表示（反射光を透過させる状態。反射光がカラーフィルタを透過して色が表示される状態）となる。
【０１０７】
基準クロック信号ＣＬＫは、反転駆動回路７に入力される。反転駆動回路７は、図１１に示すように、スイッチＳＷ１を含む。スイッチＳＷ１は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ１によって制御される。反転駆動回路７は、基準クロック信号ＣＬＫを増幅する増幅回路等の構成を含む。反転駆動回路７は、基準クロック信号ＣＬＫを増幅した信号を表示信号線ＦＲＰに供給する。
【０１０８】
図１５は、実施形態の表示装置の動作タイミングを示すタイミング図である。図１５の全体にわたって、共通電極駆動回路６は、基準クロック信号ＣＬＫに同期して反転するコモン電位を、共通電極２３に供給する。
【０１０９】
タイミングｔ０からタイミングｔ３までは、１つの行のＮ×３個の副画素ＳＰｉｘの各々に含まれる第１メモリ５１から第３メモリ５３までへの副画素データの書き込み期間である。
【０１１０】
タイミングｔ０において、タイミングコントローラ４ｂは、第１ゲート線ＧＣＬ１を選択するための値の制御信号Ｓｉｇ５を、ゲート線選択回路１０内のスイッチＳＷ４に出力する。スイッチＳＷ４は、ゲート線駆動回路９の出力端子と、第１ゲート線ＧＣＬ１と、を接続する。ゲート線駆動回路９は、ゲート信号を各行の第１ゲート線ＧＣＬ１に出力する。第１ゲート線ＧＣＬ１にハイレベルのゲート信号が供給されると、当該行に属する副画素ＳＰｉｘの各々の第１メモリ５１が、副画素データの書き込み先として選択される。
【０１１１】
また、タイミングｔ０において、ソース線駆動回路５は、「Ａ」という画像（フレーム）を表示するための副画素データを、ソース線ＳＧＬに出力する。これにより、各行に属する副画素ＳＰｉｘの各々の第１メモリ５１には、「Ａ」という画像を表示するための副画素データが、夫々書き込まれる。また、タイミングｔ０から次のタイミング（タイミングｔ１）にわたって、かかる動作が第１行から第Ｍ行まで線順次により実施される。これにより、全副画素ＳＰｉｘの第１メモリには、画像「Ａ」を形成するための信号が書き込まれ、保存される。
【０１１２】
タイミングｔ１，ｔ２においても、タイミングｔ０と同様の処理が行われる。ただし、タイミングｔ１の場合、上述のタイミングｔ０における第１ゲート線ＧＣＬ１、第１メモリ５１及び「Ａ」を第２ゲート線ＧＣＬ２、第２メモリ５２及び「Ｂ」に読み替える。また、タイミングｔ２の場合、上述のタイミングｔ０における第１ゲート線ＧＣＬ１、第１メモリ５１及び「Ａ」を第３ゲート線ＧＣＬ３、第３メモリ５３及び「Ｃ」に読み替える。
【０１１３】
タイミングｔ４からタイミングｔ１０までは、「Ａ」、「Ｂ」及び「Ｃ」という３つの画像（３つのフレーム）を順次切り替えて表示するアニメーション表示（動画像表示）期間である。
【０１１４】
タイミングｔ４において、タイミングコントローラ４ｂは、第１の値の制御信号Ｓｉｇ２を、メモリ選択回路８内のスイッチＳＷ２に出力する。スイッチＳＷ２は、タイミングコントローラ４ｂから供給される第１の値の制御信号Ｓｉｇ２に基づいて、オン状態になる。これにより、基準クロック信号ＣＬＫが、ラッチ７１に供給される。
【０１１５】
また、タイミングｔ４において、タイミングコントローラ４ｂは、第１メモリ選択線ＳＥＬ１を選択するための値の制御信号Ｓｉｇ３を、メモリ選択回路８内のスイッチＳＷ３に出力する。スイッチＳＷ３は、ラッチ７１の出力端子と、Ｍ群のメモリ選択線群ＳＬ１、ＳＬ２、・・・の各々の第１メモリ選択線ＳＥＬ１と、を接続する。これにより、メモリ選択信号が、Ｍ群のメモリ選択線群ＳＬ１、ＳＬ２、・・・の各々の第１メモリ選択線ＳＥＬ１に供給される。
【０１１６】
各々の第１メモリ選択線ＳＥＬ１に接続されている各第１メモリ５１は、「Ａ」という画像を表示するための副画素データを、反転スイッチ６１に出力する。これにより、タイミングｔ４において、表示装置１は、「Ａ」という画像を表示する。
【０１１７】
タイミングｔ５，ｔ６においても、タイミングｔ４と同様の処理が行われる。ただし、タイミングｔ５の場合、上述のタイミングｔ４における第１メモリ選択線ＳＥＬ１、第１メモリ５１及び「Ａ」を第２メモリ選択線ＳＥＬ２、第２メモリ５２及び「Ｂ」に読み替える。また、タイミングｔ２の場合、上述のタイミングｔ０における第１メモリ選択線ＳＥＬ１、第１メモリ５１及び「Ａ」を第３メモリ選択線ＳＥＬ３、第３メモリ５３及び「Ｃ」に読み替える。タイミングｔ７からタイミングｔ９までの各部の動作は、タイミングｔ４からタイミングｔ６までの各部の動作と同様である。
【０１１８】
上記したように、表示装置１は、タイミングｔ４からタイミングｔ１０までの期間において、「Ａ」、「Ｂ」及び「Ｃ」という３つの画像（３つのフレーム）を順次切り替えて表示するアニメーション表示（動画像表示）を行うことができる。
【０１１９】
タイミングｔ１０からタイミングｔ１２までは、「Ａ」という画像を表示する静止画表示期間である。
【０１２０】
タイミングｔ１０において、タイミングコントローラ４ｂは、第２の値の制御信号Ｓｉｇ２を、メモリ選択回路８内のスイッチＳＷ２に出力する。スイッチＳＷ２は、タイミングコントローラ４ｂから供給される第２の値の制御信号Ｓｉｇ２に基づいて、オフ状態になる。これにより、基準クロック信号ＣＬＫが、ラッチ７１に供給されない。ラッチ７１は、ハイレベルを保持する。
【０１２１】
また、タイミングｔ１０において、タイミングコントローラ４ｂは、第１メモリ選択線ＳＥＬ１を選択するための値の制御信号Ｓｉｇ３を、メモリ選択回路８内のスイッチＳＷ３に出力する。スイッチＳＷ３は、ラッチ７１の出力端子と、Ｍ群のメモリ選択線群ＳＬ１、ＳＬ２、・・・の各々の第１メモリ選択線ＳＥＬ１と、を接続する。上記と同様の駆動により、タイミングｔ１０からタイミングｔ１２までにおいて、表示装置１は、「Ａ」という画像を静止画表示する。
【０１２２】
なお、「Ａ」という画像を静止画表示している静止画表示期間内のタイミングｔ１１において、各副画素ＳＰｉｘに含まれる第２メモリ５２に、「Ｘ」という画像（フレーム）を表示するための副画素データを書き込むことができる。
【０１２３】
タイミングｔ１１において、タイミングコントローラ４ｂは、第２ゲート線ＧＣＬ２を選択するための値の制御信号Ｓｉｇ５を、ゲート線選択回路１０内のスイッチＳＷ４に出力する。スイッチＳＷ４は、ゲート線駆動回路９の出力端子と、第２ゲート線ＧＣＬ２と、を接続する。ゲート線駆動回路９は、ゲート信号を、各行の第２ゲート線ＧＣＬ２に出力する。第２ゲート線ＧＣＬ２にハイレベルのゲート信号が供給されると、当該行に属する副画素ＳＰｉｘの各々の第２メモリ５２が、副画素データの書き込み先として選択される。
【０１２４】
また、タイミングｔ１１において、ソース線駆動回路５は、「Ｘ」という画像を表示するための副画素データを、ソース線ＳＧＬに出力する。これにより、各行に属する副画素ＳＰｉｘの各々の第２メモリ５２には、「Ｘ」という画像を表示するための副画素データが、夫々書き込まれる。
【０１２５】
なお、図１５では、「Ａ」という画像を静止画表示している静止画表示期間内のタイミングｔ１１において、各副画素ＳＰｉｘに含まれる第２メモリ５２に、「Ｘ」という画像を表示するための副画素データを書き込む場合について説明した。しかしながら、例えば、アニメーション表示（動画像表示）期間内の、「Ｃ」及び「Ａ」という画像をアニメーション表示（動画像表示）しているタイミングｔ６からタイミングｔ８までにおいて、各副画素ＳＰｉｘに含まれる第２メモリ５２に、「Ｘ」という画像を表示するための副画素データを書き込むことも可能である。
【０１２６】
タイミングｔ１２以降は、「Ｘ」、「Ｃ」及び「Ａ」という３つの画像（３つのフレーム）を順次切り替えて表示するアニメーション表示（動画像表示）期間である。タイミングｔ１２以降については、「Ｂ」が「Ｘ」に置換される点を除いて、タイミングｔ５，ｔ６，ｔ４と同様である。
【０１２７】
次に、１つの副画素ＳＰｉｘに含まれるメモリの数に関する説明を行う。実施形態において、例えばｎ＝２０、すなわち、１つの副画素ＳＰｉｘに含まれるメモリの数が２０であった場合について説明する。この場合、動画像の表示等のために使用したいメモリの数を２０以下の範囲内で任意に決定することができるようになる。また、使用したいメモリの数が２０に満たない用途において、一部のメモリを意図的に不使用にすることができる余裕が生じる。
【０１２８】
一例として、ｎ＝２０であり、且つ、使用したいメモリの数が１０である場合を想定する。この場合、１つの副画素ＳＰｉｘに含まれる２０のメモリの一部（１０未満）が使用に適さない何らかの不具合を生じたとしても、当該一部のメモリを除くメモリで十分に使用したいメモリの数を確保することができる。すなわち、１つの副画素ＳＰｉｘに含まれるメモリの数をより多くすることで、冗長性を持たせることができる。
【０１２９】
なお、１つの副画素ＳＰｉｘに含まれる複数のメモリのうちどのメモリを使用し、どのメモリを使用しないかは、例えば制御信号Ｓｉｇ５によって副画素アレイ９０のグループ単位で制御するようにしてもよいし、各副画素ＳＰｉｘ行に対応するスイッチＳＷ４毎に個別の制御信号Ｓｉｇ５を供給するようにして副画素ＳＰｉｘ行単位で制御可能としてもよい。また、ソース線駆動回路５やゲート線選択回路１０の接続を各副画素ＳＰｉｘ毎に独立制御する機能を搭載することで、使用するメモリを副画素ＳＰｉｘ毎に設定可能にしてもよい。これらの場合、使用するメモリの設定は、例えば、表示装置１の検査結果情報を元に、制御信号Ｓｉｇ５を含む各種の設定に関する情報を含むコマンドデータＣＭＤを表示装置１に出力するためのパネル駆動プログラムに当該検査結果情報をフィードバックする等の方法により実現することができる。
【０１３０】
以上、実施形態によれば、副画素アレイ９０を複数グループ設けてグループ単位で分割配置し、グループ毎にソース線駆動回路５を第１パネル２の回路層１７Ｌの内側に配置することで、１つのソース線駆動回路５から全てのグループの副画素ＳＰｉｘに対して信号線を延出する場合に比して、ソース線駆動回路５−副画素ＳＰｉｘ間のソース線ＳＧＬの長さをより短くすることができる。すなわち、実施形態によれば、副画素データをソース線ＳＧＬ経由で伝送する際の負荷をより低減することができる。これによって、ソース線ＳＧＬが有する電気抵抗に基づいてソース線駆動回路５に求められる信号の出力電圧の高さに関する要件をより低くすることができる。このため、副画素データをより安定してメモリブロック５０に書き込むことができる。また、信号の出力電圧が相対的に低くてもよいということは、同一の出力電圧による安定動作のマージンが向上することでもある。このため、万が一ソース線ＳＧＬにおいて若干のリークが生じたとしても副画素データの書き込みを無事に行うことが可能になる。従って、第１パネル２におけるソース線ＳＧＬの精度要求をより緩和することができることから、表示装置１の歩留りをより向上させることができる。
【０１３１】
また、一般的に配線を細くすると配線の電気抵抗が上がることが知られている。一方、実施形態のようにソース線ＳＧＬの長さを相対的に短くすることができるということは、単位距離あたりのソース線ＳＧＬの抵抗が若干高まっても副画素データの書き込みを行うことができるということである。従って、１つのソース線駆動回路５から全てのグループの副画素ＳＰｉｘに対して信号線を延出する場合に比して、ソース線ＳＧＬをより細くすることができる。従って、ソース線ＳＧＬ同士の間隔をより大きく確保することができるようになる。これによって、ソース線ＳＧＬ同士の間に異物等が混入することによるショートの発生をより抑制しやすくなる。すなわち、第１パネル２におけるソース線ＳＧＬの精度要求をより緩和することができることから、表示装置１の歩留りをより向上させることができる。また、精度要求をより緩和することができることから、表示装置１の設計がより容易になる。
【０１３２】
また、副画素データをソース線ＳＧＬ経由で伝送する際の負荷をより低減することができるということは、表示装置１の大型化によるソース線駆動回路５−副画素ＳＰｉｘ間のソース線ＳＧＬの長大化に対する耐性がより大きくなるということである。従って、表示装置１の大型化が容易になる。
【０１３３】
以上、副画素アレイ９０を複数グループ設けてグループ単位で分割配置し、グループ毎にソース線駆動回路５を第１パネル２の回路層１７Ｌの内側に配置することによる負荷の低減によるメリットについて説明したが、これはグループ毎にゲート線選択回路１０を第１パネル２の回路層１７Ｌの内側に配置することについても同様である。すなわち、実施形態によれば、１つのゲート線選択回路１０から全てのグループの副画素ＳＰｉｘに対して信号線を延出する場合に比して、ゲート線選択回路１０−副画素ＳＰｉｘ間のゲート線ＧＣＬの長さをより短くすることができる。このため、ゲート線選択回路１０及びゲート線ＧＣＬについても、ソース線駆動回路５及びソース線ＳＧＬに関するメリットと同様のメリットを得ることができる。
【０１３４】
また、回路層１７Ｌが表示面１ａ側から見て電極層１５Ｌに覆われている。このため、表示面１ａに回路を配置するための領域を露出させず、表示面１ａを反射電極１５による画像の表示領域として占有することができる。このため、複数の表示装置１を並べた場合に表示装置１同士の間に回路のための額縁領域が介在するような「画像の隙間」が生じることを抑制することができる。従って、複数の表示装置１の組み合わせによるより大きな画像の表示領域の実現がより容易になる。
【０１３５】
また、２つのグループで共有されるインタフェース回路４が当該２つのグループのソース線駆動回路５の間に位置することで、２つのグループのソース線駆動回路５の各々とインタフェース回路４との間の信号伝送経路長の差をより近似させやすくなる。このため、２つのグループのソース線駆動回路５の同期制御がより容易になる。
【０１３６】
（変形例）
次に、実施形態の変形例について、図１６、図１７を参照して順次説明する。変形例の説明において、実施形態と同様の機能を有する構成については、同じ符号を付して説明を省略する。
【０１３７】
（変形例１）
図１６は、変形例１の表示装置１００が備える回路構成例を示す模式図である。図１６では、Ｘ方向に４つの副画素アレイ９０が設けられた表示装置１Ａを例示している。変形例においても、実施形態と同様、副画素アレイ９０は、個別のソース線駆動回路５、メモリ選択回路８、ゲート線駆動回路９及びゲート線選択回路１０とグループを構成している。例えば、ソース線駆動回路５ｇと、メモリ選択回路８ｇと、ゲート線駆動回路９ｇと、ゲート線選択回路１０ｇと、副画素アレイ９０ｇが１つのグループを構成する。他の小文字アルファベット（ｈ，ｉ，ｊ）が末尾に付されたソース線駆動回路５、メモリ選択回路８、ゲート線駆動回路９、ゲート線選択回路１０及び副画素アレイ９０についても同様であり、符号の末尾を置換することで読み替え可能である。
【０１３８】
また、図１６では、Ｘ方向に３つのインタフェース回路４、反転駆動回路７が設けられた表示装置１Ａを例示している。図１６では、３つのインタフェース回路４、反転駆動回路７の位置を区別する目的で、大文字アルファベット（Ｄ，Ｅ，Ｆ）を符号の末尾に付している。２つの副画素アレイ９０ｈ，９０ｉのグループは、インタフェース回路４Ｅ及び反転駆動回路７Ｅを共有する。インタフェース回路４Ｄ及び反転駆動回路７Ｄは、副画素アレイ９０ｇと同一のグループである。インタフェース回路４Ｆ及び反転駆動回路７Ｆは、副画素アレイ９０ｊと同一のグループである。回路層１７Ｌにおけるこれらの構成は、フレキシブルプリント基板ＦＰＣＤの反対側からＹ方向に沿って、副画素アレイ９０ｇ、ソース線駆動回路５ｇ、インタフェース回路４Ｄ、副画素アレイ９０ｈ、ソース線駆動回路５ｈ、インタフェース回路４Ｅ、ソース線駆動回路５ｉ、副画素アレイ９０ｉ、インタフェース回路４Ｆ、ソース線駆動回路５ｊ、副画素アレイ９０ｊの順に配置されている。
【０１３９】
静電保護回路２０Ｄ及び静電保護回路４０ＤのＹ方向の位置は、副画素アレイ９０ｊとフレキシブルプリント基板ＦＰＣＤとの間である。４つの副画素アレイ９０ｇ，９０ｈ，９０ｉ，９０ｊのグループは、静電保護回路２０Ｄ、静電保護回路４０Ｄ及びクロックバッファ８０Ｄを共有する。
【０１４０】
変形例１における各グループの副画素アレイ９０とメモリ選択回路８、ゲート線駆動回路９、ゲート線選択回路１０との位置関係は、実施形態と同様である。反転駆動回路７Ｄは、メモリ選択回路８ｇ、ゲート線駆動回路９ｇ及びゲート線選択回路１０ｇが並ぶ領域と、メモリ選択回路８ｈ、ゲート線駆動回路９ｈ及びゲート線選択回路１０ｈが並ぶ領域との間に位置する。反転駆動回路７Ｅ及びクロックバッファ８０Ｄは、メモリ選択回路８ｈ、ゲート線駆動回路９ｈ及びゲート線選択回路１０ｈが並ぶ領域と、メモリ選択回路８ｉ、ゲート線駆動回路９ｉ及びゲート線選択回路１０ｉが並ぶ領域との間に位置する。反転駆動回路７Ｆは、メモリ選択回路８ｉ、ゲート線駆動回路９ｉ及びゲート線選択回路１０ｉが並ぶ領域と、メモリ選択回路８ｊ、ゲート線駆動回路９ｊ及びゲート線選択回路１０ｊが並ぶ領域との間に位置する。
【０１４１】
変形例１によれば、Ｙ方向に３以上の副画素アレイ９０を設ける場合であっても、各副画素アレイ９０の階調制御に関する回路の動作をより確実に同期させることができる。また、Ｙ方向に３以上の副画素アレイ９０を設ける場合であっても、実施形態と同様、ソース線駆動回路５−副画素ＳＰｉｘ間のソース線ＳＧＬ及びゲート線選択回路１０−副画素ＳＰｉｘ間のゲート線ＧＣＬの長さを短くできることによるメリットを得られる。
【０１４２】
なお、図１６では、Ｙ方向に設けられた４つのグループのうち、２つのグループが１つのインタフェース回路４及び反転駆動回路７を共有し、他の２つのグループが個別のインタフェース回路４及び反転駆動回路７を有している例を示しているが、これは回路の具体的構成の一例であってこれに限られるものでない。例えば、１つのインタフェース回路４及び反転駆動回路７を共有する２つのグループがＹ方向に２セット設けられていてもよい。
【０１４３】
（変形例２）
図１７は、変形例２の回路構成の一例を示す模式図である。信号線選択回路１３０は、複数の選択線（例えば、選択線ＳＧ１，ＳＧ２，ＳＧ３）のいずれか１つに信号を出力する回路である。スイッチＳＳＷ１は、選択線ＳＧ１に出力された信号に応じて幹ソース線ＭＳＧＬと枝ソース線ＳＳＧＬ１とを接続する。スイッチＳＳＷ２は、選択線ＳＧ２に出力された信号に応じて幹ソース線ＭＳＧＬと枝ソース線ＳＳＧＬ２とを接続する。スイッチＳＳＷ３は、選択線ＳＧ３に出力された信号に応じて幹ソース線ＭＳＧＬと枝ソース線ＳＳＧＬ３とを接続する。すなわち、信号線選択回路１３０及びスイッチＳＳＷ１，ＳＳＷ２，ＳＳＷ３は、複数のサブ信号線（枝ソース線ＳＳＧＬ１、枝ソース線ＳＳＧＬ２又は枝ソース線ＳＳＧＬ３）のいずれかを幹ソース線ＭＳＧＬと接続する回路として機能する。複数のサブ信号線（枝ソース線ＳＳＧＬ１、枝ソース線ＳＳＧＬ２、枝ソース線ＳＳＧＬ３）は夫々、異なる列（Ｘ方向の位置）の副画素ＳＰｉｘが有する副画素回路７０と接続される。
【０１４４】
信号線選択回路１３０は、例えばソース線駆動回路５と副画素アレイ９０との間で副画素データを中継する構成として設けられる。この場合、信号線選択回路１３０は、選択線ＳＧ１，ＳＧ２，ＳＧ３のいずれか１つに信号を出力し、枝ソース線ＳＳＧＬ１、枝ソース線ＳＳＧＬ２又は枝ソース線ＳＳＧＬ３のいずれかを幹ソース線ＭＳＧＬと接続する。ソース線駆動回路５は、幹ソース線ＭＳＧＬに対して副画素データを出力する。副画素データは、幹ソース線ＭＳＧＬと接続された枝ソース線ＳＳＧＬ１、枝ソース線ＳＳＧＬ２又は枝ソース線ＳＳＧＬ３のいずれかと接続された副画素ＳＰｉｘの副画素回路７０に含まれるメモリに伝送される。このように、信号線選択回路１３０は、複数の副画素ＳＰｉｘに対して設けられた複数のメモリに個別に副画素データを伝送する複数の枝ソース線ＳＳＧＬのうち副画素データを伝送させる一部の枝ソース線ＳＳＧＬを選択する。
【０１４５】
信号線選択回路１３０は、複数のグループで共有されるソース線駆動回路５と副画素アレイ９０との間に介在して副画素データを中継する構成として設けられてもよい。この場合、副画素データは、いずれかのグループの副画素アレイ９０における副画素ＳＰｉｘの副画素回路７０に含まれるメモリに伝送される。
【０１４６】
なお、図１７及び図１７を参照した説明では、選択線及び選択線に出力される信号に応じて動作するスイッチ並びにサブ信号線の数が３である場合を一例としているが、この数は２であってもよいし、４以上であってもよい。
【０１４７】
変形例２によれば、１つの幹ソース線ＭＳＧＬから複数の枝ソース線ＳＳＧＬを経由して副画素データを伝送することができる。このため、１つのソース線駆動回路５から副画素データを得る全ての副画素ＳＰｉｘの列に対して直接ソース線ＳＧＬを設ける場合に比して、幹ソース線ＭＳＧＬ−枝ソース線ＳＳＧＬを経る経路を採用することで、ソース線駆動回路５から延出される配線をより少ない数の幹ソース線ＭＳＧＬにすることができる。また、１つの幹ソース線ＭＳＧＬと接続可能な複数の枝ソース線ＳＳＧＬのうち１つの枝ソース線ＳＳＧＬに副画素データを出力する際に他の枝ソース線ＳＳＧＬには信号が流れない。このため、他の枝ソース線ＳＳＧＬによる負荷がソース線駆動回路５に及ばなくなり、ソース線駆動回路５の動作をより安定させることができるようになる。
【０１４８】
さらに、実施形態の表示装置１では、副画素アレイ９０外に設けられるメモリ選択回路８が、各副画素ＳＰｉｘの第１メモリ５１から第ｎメモリｎまでのうちの１個を、同時に選択する。従って、表示装置１は、ｎ通りの画像（ｎフレーム）のうちの１つを表示することができる。これにより、表示装置１は、画像を一斉に変化させることができ、画像を短時間で変化させることができる。また、表示装置１は、各副画素ＳＰｉｘのｎ個のメモリの選択を順次切り替えることによって、アニメーション表示（動画像表示）を行うことができる。
【０１４９】
さらに、実施形態の表示装置１では、副画素データの書き込み時には、ゲート線選択回路１０が、第１メモリ５１から第ｎメモリ５ｎまでのいずれかを選択する。また、副画素データの読み出し時には、額縁領域ＧＤに配置されたメモリ選択回路８が、第１メモリ５１から第ｎメモリ５ｎまでのいずれかを選択する。従って、各画素Ｐｉｘが、メモリを切り替えるための回路を含む必要がない。これにより、表示装置１は、上記の如き効果に加えて、さらに画像表示パネルの微細化及び高精細化の要請に応えることが可能である。
【０１５０】
さらに、実施形態の表示装置１では、第１メモリ５１から第ｎメモリ５ｎまでのいずれか１つに格納されている副画素データに基づいて画像を表示している期間に、第１メモリ５１から第ｎメモリ５ｎまでの他のいずれか１つに、副画素データを書き込むこともできる。これにより、表示装置１は、画像を表示しながら、他の画像の副画素データを書き込むことも可能である。
【０１５１】
（適用例）
図１８は、実施形態等の適用例を示す図である。図１９は、図１８のＶ−Ｖ断面図である。図１８では、位置が異なる複数の表示装置１を区別する目的で符号１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆを用いているが、これらの符号が付された構成は表示装置１（又は変形例が適用された表示装置）と同様の構成である。図１８に示すように、複数の表示装置１を配列するタイリングによって、より大きな画像を表示可能な表示領域を形成することができる。また、図１９に示すように、フレキシブルプリント基板ＦＰＣをほぼ垂直に曲げて表示装置１をＹ方向にパネルを敷き詰めることでＹ方向に並ぶ表示装置１間の隙間をより小さくしたタイリングが可能になる。
【０１５２】
以上、本発明の好適な実施形態等を説明したが、本発明はこのような実施形態等に限定されるものではない。実施形態等で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した実施形態等の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。
【符号の説明】
【０１５３】
１，１００  表示装置
１ａ  表示面
２  第１パネル
３  第２パネル
４  インタフェース回路
５  ソース線駆動回路
６  共通電極駆動回路
７  反転駆動回路
８  メモリ選択回路
９  ゲート線駆動回路
１０  ゲート線選択回路
１１  第１基板
１５  反射電極
１５Ｌ  電極層
１６  積層配線
１７Ｌ  回路層
２０，４０  静電保護回路
２１  第２基板
２３  共通電極
３０  液晶層
４１  シリアル−パラレル変換回路
４２  タイミングコントローラ
４３  設定レジスタ
５０  メモリブロック
５１  第１メモリ
５２  第２メモリ
５３  第３メモリ
５ｎ  第ｎメモリ
６１  反転スイッチ
７０  副画素回路
８０  クロックバッファ
９０  副画素アレイ
ＦＰＣ  フレキシブルプリント基板
ＦＲＰ  表示信号線
ＧＬ  ゲート線群
ＧＣＬ  ゲート線
Ｐｉｘ  画素
ＳＰｉｘ  副画素
ＳＬ  メモリ選択線群
ＳＥＬ  メモリ選択線
【図１】
2020012977.tif 000003
【図２】
2020012977.tif 000004
【図３】
2020012977.tif 000005
【図４】
2020012977.tif 000006
【図５】
2020012977.tif 000007
【図６】
2020012977.tif 000008
【図７】
2020012977.tif 000009
【図８】
2020012977.tif 000010
【図９】
2020012977.tif 000011
【図１０】
2020012977.tif 000012
【図１１】
2020012977.tif 000013
【図１２】
2020012977.tif 000014
【図１３】
2020012977.tif 000015
【図１４】
2020012977.tif 000016
【図１５】
2020012977.tif 000017
【図１６】
2020012977.tif 000018
【図１７】
2020012977.tif 000019
【図１８】
2020012977.tif 000020
【図１９】
2020012977.tif 000021