(57)【要約】      （修正有）【課題】簡易な構成により、連続的に抵抗値を可変できる可変抵抗器を提供する。【解決手段】入力電圧Ｖｉを変換して出力電圧Ｖｏを出力する回路において出力電圧の帰還制御を行うための出力電圧制御回路１０は、出力電圧に対応する検知電圧Ｖｓが入力される検知電圧入力部と、直列接続された第１の抵抗Ｒ１と接合形ＦＥＴのドレインソース間抵抗とにより入力電圧Ｖｉを分圧する入力電圧分圧部と、入力された検知電圧Ｖｓに応じて接合形ＦＥＴのゲート電位を制御するゲート電位制御部と、接合形ＦＥＴのドレインとゲートとの間に並列接続された第２の抵抗Ｒ２およびコンデンサＣ１と、を有する。検知電圧Ｖｓに応じた電流により接合形ＦＥＴのゲート電位ＶＧが制御され、接合形ＦＥＴのドレインソース間抵抗が変化して、可変抵抗素子の役割を果たし、接合形ＦＥＴのドレインの電位に基づいて出力電圧の制御を行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力電圧を変換して出力電圧を出力する回路において出力電圧の帰還制御を行うための出力電圧制御回路であって、
出力電圧に対応する検知電圧が入力される検知電圧入力部と、
直列接続された第１の抵抗と接合形ＦＥＴのドレインソース間抵抗とにより入力電圧を分圧する入力電圧分圧部と、
入力された前記検知電圧に応じて前記接合形ＦＥＴのゲート電位を制御するゲート電位制御部と、
前記接合形ＦＥＴのドレインとゲートとの間に直列接続された第２の抵抗およびコンデンサとを有し、
前記入力電圧分圧部における分圧点である前記接合形ＦＥＴのドレインの電位に基づいて出力電圧の制御を行うことを特徴とする出力電圧制御回路。
【請求項２】
前記接合形ＦＥＴのゲート電位が、前記接合形ＦＥＴのピンチオフ電位と接地電位との間で制御されることを特徴とする請求項１に記載の出力電圧制御回路。
【請求項３】
接合形ＦＥＴと、
前記接合形ＦＥＴのドレインとゲートとの間に直列接続された抵抗およびコンデンサと、
前記接合形ＦＥＴのゲート電位を制御するゲート電位制御部と、を有し、
前記ゲート電位制御部によるゲート電位の制御により前記接合形ＦＥＴのドレインソース間抵抗を変化させることを特徴とする可変抵抗器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力電圧を変換して出力電圧を出力する回路において出力電圧の帰還制御を行うための出力電圧制御回路および可変抵抗器に関する。
【背景技術】
【０００２】
入力電圧を変換して出力電圧を出力する回路には、多様な構成がある。例えば、リニアレギュレータ、スイッチング電源、ＰＦＣ回路等である。このような回路においては、通常、出力電圧を検知し、検知された値を基準値と比較し、比較結果に基づいて制御信号を生成し、その制御信号により出力電圧を修正するという出力電圧の帰還制御が行われている。帰還制御を行うために、通常、主回路とは別に出力電圧制御回路が設けられている（例えば特許文献１）。
【０００３】
また、出力電圧制御回路の検知対象は、出力電圧に限られず、入力電圧および／または入力電流、さらにその他の信号を含む場合もある（例えば特許文献２、３）。例えば、ＰＦＣ回路では、出力電圧、入力電圧および入力電流を検知し、それらの検知信号に基づいて制御信号である所定のパルス信号を生成し、主回路のスイッチング素子に供給する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第６０８６９６３号明細書
【特許文献２】特開２０１５−１０２４４４号公報
【特許文献３】特許第６４６１５１０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述した帰還制御を行う出力電圧検出回路では、目的とする１つの制御信号（例えば所定のデューティ比のＰＷＭ信号）を生成するために、複数の検知信号を適切に統合するための種々の処理が行われる。それらの処理回路の一要素として、可変抵抗器が不可欠である。一般的に用いられるデジタルポテンショメータは、デジタル信号により制御されるため、きめ細かな値（サンプリングレートやビット数等）に対応する場合には処理速度に限界があった。
【０００６】
本発明の目的は、連続的かつ高速に抵抗値を変化させられると共に、後段の処理のために十分な電圧を供給できる可変抵抗器、および、そのような可変抵抗器を備えた出力電圧制御回路を提供することである。
【課題を解決するための手段】
【０００７】
上記の目的を達成するべく、本発明は、以下の構成を提供する。
・  本発明の態様は、入力電圧を変換して出力電圧を出力する回路において出力電圧の帰還制御を行うための出力電圧制御回路であって、
出力電圧に対応する検知電圧が入力される検知電圧入力部と、
直列接続された第１の抵抗と接合形ＦＥＴのドレインソース間抵抗とにより入力電圧を分圧する入力電圧分圧部と、
入力された前記検知電圧に応じて前記接合形ＦＥＴのゲート電位を制御するゲート電位制御部と、
前記接合形ＦＥＴのドレインとゲートとの間に直列接続された第２の抵抗およびコンデンサとを有し、
前記入力電圧分圧部における分圧点である前記接合形ＦＥＴのドレインの電位に基づいて出力電圧の制御を行うことを特徴とする。
・  上記態様において、前記接合形ＦＥＴのゲート電位が、前記接合形ＦＥＴのピンチオフ電位と接地電位との間で制御されることが、好適である。
・  本発明の別の態様は、接合形ＦＥＴと、
前記接合形ＦＥＴのドレインとゲートとの間に直列接続された抵抗およびコンデンサと、
前記接合形ＦＥＴのゲート電位を制御するゲート電位制御部と、を有し、
前記ゲート電位制御部によるゲート電位の制御により前記接合形ＦＥＴのドレインソース間抵抗を変化させることを特徴とする可変抵抗器である。
【発明の効果】
【０００８】
本発明により、連続的かつ高速に抵抗値を変化させられると共に、後段の処理のために十分な電圧を供給できる可変抵抗器が実現される。加えて、そのような可変抵抗器を備えた出力電圧制御回路が実現される。
【図面の簡単な説明】
【０００９】
【図１】図１は、本発明による出力電圧制御回路を含むスイッチング電源の一例の全体構成を概略的に示した回路図である。
【図２】図２は、図１の回路構成中、本発明による可変抵抗器を含む部分を抽出した図である。
【図３】図３は、接合形ＦＥＴのゲート電位ＶＧと、ドレイン電流ＩＤとの関係（実線）を示すグラフである。
【発明を実施するための形態】
【００１０】
以下、例として示す図面を参照して本発明の実施形態を説明する。本発明による出力電圧制御回路は、入力電圧を変換して出力電圧を出力する多様な主回路のための制御回路として適用可能である。また、本発明による可変抵抗器は、それらの制御回路の一要素として用いることができる。本発明の出力電圧制御回路および可変抵抗器が適用される主回路は、例えば、リニアレギュレータ、スイッチング電源、ＰＦＣ回路、増幅回路等である。
【００１１】
図１は、本発明による出力電圧制御回路を含むスイッチング電源の一例の全体構成を概略的に示した回路図である。図１を参照して、概要を説明する。
【００１２】
図１では、主回路の一例として、フライバック方式の絶縁型スイッチング電源を示している。入力端子１、２に入力される正弦波の交流電圧が全波整流され、入力電圧Ｖｉとなる。入力電圧Ｖｉは、トランスＴの一次コイルに接続されたスイッチング素子Ｑによりスイッチングされる。トランスＴの二次側にはダイオードＤと平滑コンデンサＣが接続され、出力端ｐ、ｎ間に直流の出力電圧Ｖｏが出力される。
【００１３】
図１では、出力電圧Ｖｏの帰還制御を行う出力電圧制御回路１０の一例として、ＰＦＣ制御を行う制御回路を示している。出力電圧制御回路１０には、検知信号として、出力電圧Ｖｏに加え、入力電圧Ｖｉと、シャント抵抗Ｒ５により検知される入力電流Ｉが入力される。出力電圧制御回路１０は、主回路のスイッチング素子Ｑの制御端に対して制御信号Ｖｇを与える。
【００１４】
出力電圧Ｖｏは、出力電圧検出回路３で検知される。ここでは一例として、出力電圧検出回路３が、基準電位ＶＦＢと検知電位ＧＦＢの２つの信号を出力している。
【００１５】
本発明の出力電圧制御回路１０は、出力電圧検出回路３から出力された基準電位ＶＦＢと検知電位ＧＦＢの２つの信号を入力される。これら２つの電位ＶＦＢとＧＦＢの電位差Ｖｓは、出力電圧Ｖｏの変動に対応して変化する。以下、電位差Ｖｓを、出力電圧Ｖｏの検知電圧と称する。
【００１６】
検知電圧Ｖｓは、フォトカプラＰＣを介して入力される。主回路が絶縁型電源であるので、制御回路においても一次側を二次側から絶縁する必要があるからである。フォトカプラＰＣのフォトトランジスタには、検知電圧Ｖｓに応じた電流が流れる。この電流により接合形ＦＥＴのゲート電位ＶＧが制御される。これにより、接合形ＦＥＴのドレインソース間抵抗が変化して、可変抵抗素子の役割を果たす。これについては、図２において詳述する。
【００１７】
接合形ＦＥＴのドレインソース間の電流路は、抵抗Ｒ１と直列接続されている。接合形ＦＥＴは、ここではｎチャネルである。ｐチャネルの接合形ＦＥＴを用いることもできる。接合形ＦＥＴのドレインが抵抗Ｒ１の一端に接続され、ソースは接地端に接続されている。抵抗Ｒ１の他端は、主回路のトランスＴの一次コイルの始端に接続されている。したがって、直列接続された抵抗Ｒ１と接合形ＦＥＴはその全体に入力電圧Ｖｉが印加され、抵抗Ｒ１と接合形ＦＥＴの接続点すなわち接合形ＦＥＴのドレインが、入力電圧Ｖｉの分圧点となっている。接合形ＦＥＴのドレインの電位ＶＤは、入力電圧Ｖｉの分圧電位である。
【００１８】
ドレイン電位ＶＤは、検知電圧Ｖｓと入力電圧Ｖｉの双方の変動を反映して変化する。ドレイン電位ＶＤは、実質的には、入力電圧Ｖｉを出力電圧Ｖｏで除算した値に対応する。
【００１９】
一方、主回路の一次側の戻り電流路に挿入されたシャント抵抗Ｒ５の電圧降下により、入力電流Ｉが検知される。入力電流Ｉに対応する検知電圧は、抵抗Ｒ６を介して演算増幅器Ａの非反転入力端（＋）に入力される。この非反転入力端（＋）には、接合形ＦＥＴのドレイン電位ＶＤも抵抗Ｒ４を介して入力される。これにより、ドレイン電位ＶＤと入力電流Ｉの検知電圧との差分が得られる。この結果、非反転入力端（＋）の電位Ｖ１は、出力電圧Ｖｏ、入力電圧Ｖｉ、入力電流Ｉの３つの値を統合的に反映した電位となる。
【００２０】
演算増幅器Ａの反転入力端（−）の電位は基準電位である。演算増幅器Ａは、非反転入力端（＋）の電位Ｖ１の変動に応じた出力電位Ｖ２を出力する。この出力電位Ｖ２は、例えばＰＷＭ信号生成回路に与えられ、所定のデューティ比をもつＰＷＭ信号が制御信号Ｖｇとして出力される。この制御信号Ｖｇが、主回路のスイッチング素子Ｑに与えられ、スイッチングが行われる。この結果、入力電流Ｉが入力電圧Ｖｉと同相の正弦波となるＰＦＣ制御が行われ、また、出力電圧Ｖｏが規定値になるように制御される。図１の出力電圧制御回路１０の全体的構成は、一例として示したものである。
【００２１】
図２は、図１の出力電圧制御回路１０の中の、本発明に関わる主要部を抽出した図である。図２に示した部分は、本発明による可変抵抗器を含む。
【００２２】
図２の回路は、機能的に、入力部４と、ゲート電位制御部４と、入力電圧分圧部５と、負帰還部６とを有する。
【００２３】
入力部４は、フォトカプラＰＣを有する。フォトカプラＰＣの発光ダイオードには、出力電圧Ｖｏの検知電圧Ｖｓが入力され、検知電圧Ｖｓの大きさに応じて電流ｉ１が流れる。検知電圧Ｖｓは、例えば、出力電圧Ｖｏが大きくなると基準電位ＶＦＢに対して検知電位ＧＦＢが上昇するので小さくなり、逆に出力電圧Ｖｏが小さくなると大きくなる。したがって、出力電圧Ｖｏが大きくなると電流ｉ１は小さくなり、逆に出力電圧Ｖｏ小さくなると電流ｉ１は大きくなる。フォトカプラＰＣのフォトトランジスタに流れる電流ｉ２も、電流ｉ１に応じて同様に変化する。フォトカプラＰＣのフォトトランジスタのコレクタは、接地端に接続され、エミッタは、ゲート電位制御部５の抵抗Ｒ３の一端に接続されている。
【００２４】
ゲート電位制御部５の抵抗Ｒ３の他端は、負電源（−Ｖｃｃ）に接続されている。抵抗Ｒ３の一端は、接合形ＦＥＴ（Ｊ）のゲートにも接続されている。フォトカプラＰＣのフォトトランジスタからの電流ｉ２は、抵抗Ｒ３を介して負電源（−Ｖｃｃ）へ流れる。これにより、接合形ＦＥＴのゲート電位ＶＧは、電流ｉ２が零のときは負電源（−Ｖｃｃ）の電位であり、電流ｉ２が増加すると接地電位（零ボルト）に近づく。
【００２５】
図３は、接合形ＦＥＴのゲート電位ＶＧ（ソース電位に対する）と、ドレイン電流ＩＤとの関係（実線）の一例を示すグラフである。図２の負電源（−Ｖｃｃ）は、例えば、ドレイン電流ＩＤが零となるピンチオフ電位に設定する。従って、図２のゲート電位制御部５は、ピンチオフ電位と零ボルト（接地電位）との間（またはその部分的範囲）で接合形ＦＥＴのゲート電位ＶＧを制御することができる。
【００２６】
図３には、ゲート電位ＶＧとドレインソース間抵抗ＲＤＳの関係（点線）も示している。ゲート電位ＶＧを制御することにより、ドレインソース間抵抗ＲＤＳも高インピーダンス（ピンチオフ電圧のとき）から低インピーダンス（零ボルトのとき）に連続的に変化する。また、接合形ＦＥＴを用いることにより、比較的大きなインピーダンス可変範囲を得ることができる。
【００２７】
図２に戻って、入力電圧分圧部６では、抵抗Ｒ１と接合形ＦＥＴの電流路（すなわちドレインソース間抵抗）が直列接続されている。入力電圧Ｖｉがこれらの両端に印加されるとドレイン電流ＩＤが流れ、入力電圧Ｖｉが分圧点で分圧される。分圧点の電位ＶＤが、後段の処理のために利用される。
【００２８】
さらに、負帰還部７が設けられている。接合形ＦＥＴのドレインとゲートとの間に、抵抗Ｒ２とコンデンサＣ１が直列接続されている。ドレインとゲートは逆相であるので、負帰還の効果が得られる。コンデンサＣ１は、直流を遮断するために設けられている。負帰還効果に寄与する抵抗Ｒ２を設けることにより、ドレイン電位ＶＤの可変範囲を大きくすることができる。
【００２９】
仮に抵抗Ｒ２が無い場合は、ドレイン電位ＶＤの可変範囲は、ゲート電位ＶＧの可変範囲に留まる。抵抗Ｒ２を設けることにより、ドレイン電位ＶＤの可変範囲は、ゲート電位ＶＧの可変範囲のおよそ（Ｒ２＋Ｒ３）／Ｒ３倍となる。例えば抵抗Ｒ２が１ＭΩ、抵抗Ｒ３が１００ｋΩの場合、ドレイン電位ＶＤの可変範囲は、ゲート電位ＶＧの可変範囲のおよそ１０倍となる。例えば、ドレイン電位ＶＤとして１０Ｖ程度が得られる（抵抗Ｒ２が無い場合は１Ｖ程度）。ドレイン電位ＶＤが十分に大きな値として得られることは、後段の処理にとって有利である。
【００３０】
本発明の可変抵抗器は、検知電圧が高電圧領域であっても、抵抗値をリニアに変化させることができる。また、高電圧を扱えることから、耐ノイズ性が良好となる。アナログ処理による可変抵抗器であるので、情報量が大幅に多く抵抗値の連続性が保持され、かつ応答速度が速い。さらに回路構成が簡素であるので、信頼性および安定性が高い。
【００３１】
以上に説明した本発明による接合形ＦＥＴを用いた可変抵抗器、並びにそれを用いた出力電圧制御回路の構成は、図示の例に限られず、本発明の主旨に沿う範囲において多様な変形が可能である。
【符号の説明】
【００３２】
４  入力部
５  ゲート電位制御部
６  入力電圧分圧部
７  負帰還部
Ｖｓ  検知電圧
ＶＧ  ゲート電位
ＶＤ  ドレイン電位
ＩＤ  ドレイン電流
【図１】
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【図２】
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【図３】
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