(57)【要約】【課題】酸化物半導体を用いたトランジスタは、非晶質シリコンを用いたトランジスタと比較して信頼性が劣る場合があった。そこで、信頼性が高い酸化物半導体を用いたトランジスタを有する半導体装置を作製する。【解決手段】結晶構造が得られる組成比となるように、原料を混合して作製したｃ軸が上面の法線ベクトルに平行である結晶領域を有する酸化物半導体からなるスパッタリング用ターゲットを用い、スパッタリング法によって酸化物半導体膜を成膜する。【選択図】図１
2020174217.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層上にゲート絶縁膜を介して重なるゲート電極と、
前記ゲート電極上の絶縁膜と、
前記絶縁膜上に設けられた配線と、を有し、
前記配線は、前記絶縁膜及び前記ゲート絶縁膜に設けられた第１の開口部を介して、前記半導体層と電気的に接続され、
前記半導体層は、前記第１の開口部と重なる第２の開口部を有し、
前記半導体層は、前記第２の開口部の側面において前記配線と接する、トランジスタ。
【請求項２】
半導体層と、
前記半導体層上にゲート絶縁膜を介して重なるゲート電極と、
前記ゲート電極上の絶縁膜と、
前記絶縁膜上に設けられた配線と、を有し、
前記配線は、前記絶縁膜及び前記ゲート絶縁膜に設けられた第１の開口部を介して、前記半導体層と電気的に接続され、
前記半導体層は、前記第１の開口部と重なる第２の開口部を有し、
前記半導体層は、前記第２の開口部の側面において前記配線と接し、
前記配線は、前記第１の開口部及び前記第２の開口部を介して、前記半導体層の下方において電極と接する領域を有する、トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
スパッタリング用ターゲット、およびその作製方法に関する。また、前述のスパッタリン
グ用ターゲットを用いてスパッタリング成膜される酸化物半導体膜、およびその酸化物半
導体膜を用いた半導体装置に関する。
【０００２】
なお、本明細書において半導体装置とは、半導体特性を利用することで機能しうる装置全
般をいい、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が
注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のよう
な電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜の材料とし
てシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目
されている。
【０００４】
例えば、トランジスタの活性層として、電子キャリア濃度が１０１８／ｃｍ３未満である
Ｉｎ、Ｇａ、およびＺｎを含む酸化物半導体を用いたトランジスタが開示されており、酸
化物半導体膜の成膜方法としてはスパッタリング法が最適とされている（特許文献１参照
。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１６５５２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
酸化物半導体を用いたトランジスタは、非晶質シリコンを用いたトランジスタと比較して
信頼性が劣る場合があった。そこで、本発明は、信頼性が高い酸化物半導体を用いたトラ
ンジスタを有する半導体装置を作製することを目的とする。
【０００７】
また、本発明は、信頼性の高いトランジスタが得られる酸化物半導体の形成方法を提供す
ることを目的とする。
【課題を解決するための手段】
【０００８】
ｃ軸が上面の法線ベクトルに平行である結晶領域を有する酸化物半導体からなるスパッタ
リング用ターゲットを用い、スパッタリング法によって酸化物半導体膜を成膜する。
【０００９】
こうすることで、スパッタリング用ターゲットの結晶状態が基板に転写され、ｃ軸が上面
の法線ベクトルに平行である結晶領域を有する酸化物半導体膜を得やすくなる。
【００１０】
ｃ軸が上面の法線ベクトルに平行である結晶領域を有する酸化物半導体からなるスパッタ
リング用ターゲットは、単結晶になったときと同様の組成比となるように、原料を混合し
て作製する。
【００１１】
スパッタリング用ターゲットの表面にイオンが衝突すると、スパッタリング用ターゲット
に含まれる結晶領域はａ−ｂ面から劈開し、ａ−ｂ面に平行な層に沿った形状（平板状ま
たはペレット状）のスパッタリング粒子がスパッタリング用ターゲットから剥離する。当
該平板状のスパッタリング粒子が、結晶状態を維持したまま基板表面に到達することでｃ
軸が上面の法線ベクトルに平行である結晶領域を有する酸化物半導体膜が得やすくなる。
【００１２】
なお、スパッタリング用ターゲットとして、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物を用いた場合、
平板状のスパッタリング粒子の最表面層はＧａとＺｎを含む面であることが多い。
【００１３】
スパッタリング用ターゲットは高密度であるほど好ましい。スパッタリング用ターゲット
の密度が高いことで、成膜される膜密度も高くできる。具体的には、スパッタリング用タ
ーゲットの相対密度が９０％以上、好ましくは９５％以上、さらに好ましくは９９％以上
とする。なお、スパッタリング用ターゲットの相対密度とは、スパッタリング用ターゲッ
トの密度とスパッタリング用ターゲットと同一組成の材料の気孔のない状態における密度
との比をいう。
【００１４】
また、加えて以下に示す条件を適用すると、ｃ軸が上面の法線ベクトルに平行である結晶
領域を有する酸化物半導体膜を得やすくなるため好ましい。
【００１５】
まずは、スパッタリング用ターゲットの表面温度が十分に低いこと。好ましくは室温程度
であること。
【００１６】
大面積の基板に対応するスパッタリング装置では大面積のスパッタリング用ターゲットを
用いることが多い。ところが、大面積に対応した大きさのスパッタリング用ターゲットを
つなぎ目なく作製することは困難である。現実には複数のスパッタリング用ターゲットを
なるべく隙間のないように並べて大きな形状としているが、どうしても僅かな隙間が生じ
てしまう。こうした僅かな隙間から、スパッタリング用ターゲットの表面温度が高まるこ
とでＺｎなどが揮発し、徐々に隙間が広がっていくことがある。隙間が広がると、バッキ
ングプレートの材料や接着に用いている材料がスパッタリングされることがあり、不純物
濃度を高める要因となる。従って、スパッタリング用ターゲットは、十分に冷却されてい
ることが好ましい。
【００１７】
次に、成膜室からの不純物（水素、水、二酸化炭素および窒素など）の混入を低減するこ
と。
【００１８】
次に、成膜時に用いるガス中の不純物を低減すること。
【００１９】
成膜時に含まれる不純物を低減することで、不純物によって結晶状態が崩れることを抑制
でき、ｃ軸が上面の法線ベクトルに平行である結晶領域を有する酸化物半導体膜が得やす
くなる。
【００２０】
次に、下地となる膜の平坦性を高めること。
【００２１】
下地となる膜の上面に微細な凹凸を有すると結晶成長を阻害する要因となりうる。そのた
め、下地となる膜が平坦であると、ｃ軸が上面の法線ベクトルに平行である結晶領域を有
する酸化物半導体膜が得やすくなる。
【００２２】
次に、成膜時に基板加熱温度を高めること。
【００２３】
基板加熱温度を高めることで、基板表面でのスパッタリング粒子のマイグレーションが起
こりやすくなる。この作用で、スパッタリング粒子は平板状で基板表面に到達後、僅かに
移動し、平らな面（ａ−ｂ面）を基板表面に向けて付着する。そのため、ｃ軸が上面の法
線ベクトルに平行である結晶領域を有する酸化物半導体膜が得やすくなる。
【００２４】
次に、成膜時に用いるガスの酸素割合を高めること。
【００２５】
次に、成膜のための電力を最適化すること。
【００２６】
成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減
することができる。そのため、ｃ軸が上面の法線ベクトルに平行である結晶領域を有する
酸化物半導体膜が得やすくなる。
【００２７】
このような、ｃ軸が上面の法線ベクトルに平行である結晶領域を有する酸化物半導体膜を
用いることで、信頼性の高いトランジスタを得ることができる。
【００２８】
これは、ｃ軸が上面の法線ベクトルに平行である結晶領域を有する酸化物半導体膜を用い
ることで、酸化物半導体膜中、および酸化物半導体膜と接する絶縁膜との界面における欠
陥準位および不純物準位が低減され、トランジスタの信頼性を高めることができるためで
ある。
【００２９】
加えて、成膜後に加熱処理を行い、酸化物半導体膜中の不純物濃度を低減すると好ましい
。加熱処理は、不活性雰囲気または減圧雰囲気で行うと不純物濃度を低減する効果が高い
。また、不活性雰囲気または減圧雰囲気で加熱処理を行った後に、酸化性雰囲気で加熱処
理を行うと好ましい。これは、不活性雰囲気または減圧雰囲気で行った加熱処理によって
酸化物半導体膜中の不純物濃度の低減とともに酸化物半導体膜中に酸素欠損が生じてしま
うことがあるためである。酸化性雰囲気における加熱処理を行うことで、酸化物半導体膜
中の酸素欠損を低減することができる。
【００３０】
ｃ軸が上面の法線ベクトルに平行である結晶領域を有する酸化物半導体膜の一例として、
酸化物半導体のＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎ
ｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜を用いてもよい。
【００３１】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜
は、非晶質相に結晶領域および非晶質領域を有する結晶−非晶質混相構造の酸化物半導体
膜である。なお、当該結晶領域は、一辺が１００ｎｍ未満の立方体内に収まる大きさであ
ることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃ
ｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶
質領域と結晶領域との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には
粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜
は、粒界に起因する電子移動度の低下が抑制される。
【００３２】
ＣＡＡＣ−ＯＳ膜に含まれる結晶領域は、ｃ軸がＣＡＡＣ−ＯＳの被形成面の法線ベクト
ルまたは上面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角
形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または
金属原子と酸素原子とが層状に配列している。なお、異なる結晶領域間で、それぞれａ軸
およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、
８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−
５°以上５°以下の範囲も含まれることとする。
【００３３】
なお、ＣＡＡＣ−ＯＳ膜において、結晶領域の分布が一様でなくてもよい。例えば、ＣＡ
ＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の上面側から結晶成長させる場合、被
形成面の近傍に対し上面の近傍では結晶領域の占める割合が高くなることがある。また、
ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶領域
が非晶質化することもある。
【００３４】
ＣＡＡＣ−ＯＳ膜に含まれる結晶領域のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベク
トルまたは上面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形
成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。
なお、結晶領域のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベ
クトルまたは上面の法線ベクトルに平行な方向となる。結晶領域は、成膜することにより
、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【００３５】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【００３６】
ＣＡＡＣ−ＯＳ膜に含まれる結晶構造の一例について図２２乃至図２５を用いて詳細に説
明する。なお、特に断りがない限り、図２２乃至図２５は上方向をｃ軸方向とし、ｃ軸方
向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にし
た場合の上半分、下半分をいう。また、図２２において、丸で囲まれたＯは４配位のＯを
示し、二重丸で囲まれたＯは３配位のＯを示す。
【００３７】
図２２（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４
配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原
子のみ示した構造を小グループと呼ぶ。図２２（Ａ）の構造は、八面体構造をとるが、簡
単のため平面構造で示している。なお、図２２（Ａ）の上半分および下半分にはそれぞれ
３個ずつ４配位のＯがある。図２２（Ａ）に示す小グループは電荷が０である。
【００３８】
図２２（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３
配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、
いずれもａｂ面に存在する。図２２（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４
配位のＯがある。また、Ｉｎも５配位をとるため、図２２（Ｂ）に示す構造をとりうる。
図２２（Ｂ）に示す小グループは電荷が０である。
【００３９】
図２２（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構
造を示す。図２２（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位
のＯがある。図２２（Ｃ）に示す小グループは電荷が０である。
【００４０】
図２２（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構
造を示す。図２２（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位
のＯがある。図２２（Ｄ）に示す小グループは電荷が＋１となる。
【００４１】
図２２（Ｅ）に、２個のＺｎを含む小グループを示す。図２２（Ｅ）の上半分には１個の
４配位のＯがあり、下半分には１個の４配位のＯがある。図２２（Ｅ）に示す小グループ
は電荷が−１となる。
【００４２】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を
大グループ（ユニットセルともいう。）と呼ぶ。
【００４３】
ここで、これらの小グループ同士が結合する規則について説明する。図２２（Ａ）に示す
６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の
３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。図２２（Ｂ）に示す５配位のＧ
ａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１
個の近接Ｇａを有する。図２２（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に
１個の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。
この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の
数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金
属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にあ
る近接金属原子の数の和は４になる。したがって、金属原子の上方向にある４配位のＯの
数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有す
る二種の小グループ同士は結合することができる。例えば、６配位の金属原子（Ｉｎまた
はＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５
配位の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合す
ることになる。
【００４４】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。
また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して
中グループを構成する。
【００４５】
図２３（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ化合物の層構造を構成する中グループのモデル図
を示す。図２３（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図２
３（Ｃ）は、図２３（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【００４６】
図２３（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し
、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠
の３として示している。同様に、図２３（Ａ）において、Ｉｎの上半分および下半分には
それぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図２３
（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあ
るＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎ
とを示している。
【００４７】
図２３（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ化合物の層構造を構成する中グループは、
上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ず
つ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあ
るＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上
半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺ
ｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介し
て４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この
中グループが複数結合して大グループを構成する。
【００４８】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６
６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４
配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。した
がって、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成
するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、
図２２（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを
含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消
されるため、層構造の合計の電荷を０とすることができる。
【００４９】
具体的には、図２３（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ
−Ｏ化合物の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−
Ｓｎ−Ｚｎ−Ｏ化合物の結晶の層構造は、Ｉｎ２ＳｎＺｎＯ６（ＺｎＯ）ｍ（ｍは０また
は自然数。）とする組成式で表すことができる。
【００５０】
また、このほかにも、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ化合物や、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合
物、Ｉｎ−Ａｌ−Ｚｎ−Ｏ化合物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ化合物、Ａｌ−Ｇａ−Ｚｎ−Ｏ
化合物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ化合物や、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ化合物、Ｉｎ−Ｌａ−Ｚ
ｎ−Ｏ化合物、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ化合物、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ化合物、Ｉｎ−Ｎｄ
−Ｚｎ−Ｏ化合物、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ化合物、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ化合物、Ｉｎ−
Ｇｄ−Ｚｎ−Ｏ化合物、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ化合物、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ化合物、Ｉ
ｎ−Ｈｏ−Ｚｎ−Ｏ化合物、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ化合物、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ化合物
、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ化合物、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ化合物や、Ｉｎ−Ｚｎ−Ｏ化合物
、Ｓｎ−Ｚｎ−Ｏ化合物、Ａｌ−Ｚｎ−Ｏ化合物、Ｚｎ−Ｍｇ−Ｏ化合物、Ｓｎ−Ｍｇ−
Ｏ化合物、Ｉｎ−Ｍｇ−Ｏ化合物や、Ｉｎ−Ｇａ−Ｏ化合物の材料などを用いた場合も同
様である。
【００５１】
例えば、図２４（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物の層構造を構成する中グループの
モデル図を示す。
【００５２】
図２４（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物の層構造を構成する中グループは、
上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上
半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが
１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯ
を介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成であ
る。この中グループが複数結合して大グループを構成する。
【００５３】
図２４（Ｂ）に３つの中グループで構成される大グループを示す。なお、図２４（Ｃ）は
、図２４（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【００５４】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それ
ぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは
、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合
計の電荷は常に０となる。
【００５５】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物の層構造を構成する中グループは、図２４（Ａ）に示
した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせ
た大グループも取りうる。
【００５６】
具体的には、図２４（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ
−Ｏ化合物の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ−Ｏ化合物の層
構造は、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表すことができる。
【００５７】
ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図２５（Ａ）に示す結晶構造を取りうる
。なお、図２５（Ａ）に示す結晶構造において、図２２（Ｂ）で説明したように、Ｇａお
よびＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【００５８】
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図２５（Ｂ）に示す結晶構造を
取りうる。なお、図２５（Ｂ）に示す結晶構造において、図２２（Ｂ）で説明したように
、ＧａおよびＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【００５９】
なお、スパッタリング用ターゲットは、Ｉｎ、ＧａおよびＺｎを含むと好ましい。
【００６０】
スパッタリング用ターゲットは、例えば以下の方法で作製する。まず、ＩｎＯＸ原料、Ｇ
ａＯＹ原料およびＺｎＯＺ原料を所定の比率で混合し、混合された材料を焼成した後、粉
砕することでＩｎ−Ｇａ−Ｚｎ−Ｏ化合物粉末を作製し、化合物粉末を型に敷き詰めて成
形し、焼成を行った後、加圧処理を行うことで化合物膜を形成する。型内の化合物膜上に
再び化合物粉末を敷き詰めて成形し、焼成を行った後、加圧処理を行うことで化合物膜を
厚くする。化合物膜を厚くする工程をｎ回（ｎは自然数）行うことで化合物膜が２ｍｍ以
上２０ｍｍ以下の厚さとなった板状化合物を作製し、板状化合物をバッキングプレートに
接着することでスパッタリング用ターゲットを作製する。なお、Ｘ、ＹおよびＺは任意の
正数である。
【００６１】
バッキングプレートはスパッタリング用ターゲットを載せる板状の部材で、高い導電性お
よび高い放熱性を有する金属材料が用いられる。具体的には、Ｃｕが好適である。ただし
、バッキングプレートにＣｕを用いても冷却能力が十分でない場合がある。冷却能力が十
分でないと、スパッタリング用ターゲットの上面がスパッタリング時に極めて高温になる
。十分な強度を有しつつ、十分な冷却能力を有させるために、バッキングプレート内に水
路を形成し、水路を通る冷却水によって効率的にスパッタリング用ターゲットを冷却でき
ることが好ましい。また、バッキングプレートとスパッタリング用ターゲットとの密着性
を十分に高め、冷却能力を高めることも重要である。熱伝導性が十分高く、かつ低融点で
ある金属（Ｉｎなど）によってバッキングプレートとスパッタリング用ターゲットとの間
を隙間なく接着することが重要となる。
【００６２】
なお、本明細書において、スパッタリング用ターゲットはスパッタリングされる材料自体
を指すが、簡単のためバッキングプレートおよびバッキングプレート上に設置されたスパ
ッタリングされる材料を併せてスパッタリング用ターゲットと記載する場合もある。
【００６３】
ＩｎＯＸ原料、ＧａＯＹ原料およびＺｎＯＺ原料を所定の比率で混合し、混合された材料
を焼成すると、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物の多結晶が得られる。なお、Ｘ、ＹおよびＺ
は任意の正数である。該多結晶は、ｃ軸に垂直な方向から見て層状の結晶構造を多く含む
ため、粉砕することで得られる化合物粉末は、平板状の結晶粒を多く含むことになる。こ
の平板状の結晶粒を型に敷き詰め、成形する際に外部から振動を与えると、平らな面を上
に向けて結晶粒が並べられる。その後、得られた化合物粉末を敷き詰めて成形し、焼成お
よび加圧処理を行うことで、さらにｃ軸に垂直な方向から見て層状の結晶構造、即ちｃ軸
に垂直な方向に重なった層の割合が増加する。このような、粉砕、成形、焼成および加圧
処理を繰り返し行ってもよく、そうすることで徐々にｃ軸に垂直な方向から見て層状の結
晶構造の割合を増加させることができる。
【００６４】
以下に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物がｃ軸に垂直な方向から見て層状の結晶構造を多く
含むことを説明する。
【００６５】
結晶の平衡形では、表面エネルギーの小さい面の面積が大きくなる。また、結晶の劈開も
、同様に表面エネルギーの小さい面で起こりやすい。以下に、各面の表面エネルギーの計
算結果を示す。
【００６６】
ここで、表面エネルギーとは、表面構造のエネルギーから結晶構造のエネルギーを引いた
値を表面積で割ったものをいう。
【００６７】
計算には、密度汎関数理論に基づく第一原理計算ソフトＣＡＳＴＥＰを用い、擬ポテンシ
ャルをウルトラソフト型、カットオフエネルギーを４００ｅＶとした。
【００６８】
図４０乃至図４３に、計算に用いた結晶構造と表面構造を示す。なお、図４０乃至図４３
に示す表面構造において、空間となっている部分は真空を示す。即ち、空間と接している
面が表面である。また、表面は上下に存在するが、簡単のため、下側の空間は省略して示
す。
【００６９】
図４０に示す表面構造（１）の表面エネルギーは、ＩｎおよびＯからなる（００１）面の
表面エネルギーならびにＧａおよびＯからなる（００１）面の表面エネルギーの平均値で
ある。また、表面構造（２）の表面エネルギーは、ＧａおよびＯからなる（００１）面の
表面エネルギーならびにＺｎおよびＯからなる（００１）面の表面エネルギーの平均値で
ある。また、表面構造（３）の表面エネルギーは、ＺｎおよびＯからなる（００１）面の
表面エネルギーならびにＩｎおよびＯからなる（００１）面の表面エネルギーの平均値で
ある。得られた、表面構造（１）、表面構造（２）および表面構造（３）の表面エネルギ
ーを連立して計算することで、ＩｎおよびＯからなる（００１）面の表面エネルギー、Ｇ
ａおよびＯからなる（００１）面の表面エネルギー、ならびにＺｎおよびＯからなる（０
０１）の表面エネルギーを算出した。本明細書では、便宜上ａ−ｂ面に平行な面を（００
１）面と記載することがある。なお、その他の面（（１００）面や（１０−１）面など）
についても同様の記載をすることがある。
【００７０】
図４１に示す表面構造（４）は、ＧａとＺｎが混合された（００１）面であり、上下とも
同様の表面を有する。
【００７１】
なお、図４２および図４３に示す構造は、それぞれ（１００）面および（１０−１）面で
ある。なお、（１００）面、（１０−１）面は、複数種の表面エネルギーを有する。（１
００）面、（１０−１）面の最表面には全ての元素が出るため、ここでは、代表的な２つ
の側面の表面エネルギーの平均値を各面の表面エネルギーとした。また、表面構造（６）
および表面構造（７）には異なる表面を用意しており、簡便のため、それぞれを単に（１
０−１）面＿ａ、（１０−１）面＿ｂと記載する。
【００７２】
表面構造（１）の表面エネルギーは１．５４Ｊ／ｍ２であった。
【００７３】
表面構造（２）の表面エネルギーは１．２４Ｊ／ｍ２であった。
【００７４】
表面構造（３）の表面エネルギーは１．５７Ｊ／ｍ２であった。
【００７５】
表面構造（１）、表面構造（２）および表面構造（３）の表面エネルギーを連立して計算
すると、ＩｎおよびＯからなる（００１）面の表面エネルギーは１．８８Ｊ／ｍ２であっ
た。
【００７６】
表面構造（１）、表面構造（２）および表面構造（３）の表面エネルギーを連立して計算
すると、ＧａおよびＯからなる（００１）面の表面エネルギーは１．２１Ｊ／ｍ２であっ
た。
【００７７】
表面構造（１）、表面構造（２）および表面構造（３）の表面エネルギーを連立して計算
すると、ＺｎおよびＯからなる（００１）面の表面エネルギーは１．２６Ｊ／ｍ２であっ
た。
【００７８】
表面構造（４）の表面エネルギーは０．３５Ｊ／ｍ２であった。
【００７９】
表面構造（５）の表面エネルギーは１．６４Ｊ／ｍ２であった。
【００８０】
表面構造（６）の表面エネルギーは１．７２Ｊ／ｍ２であった。
【００８１】
表面構造（７）の表面エネルギーは１．７９Ｊ／ｍ２であった。
【００８２】
以上の計算結果より、表面構造（４）の表面エネルギーがもっとも小さいことがわかった
。即ち、ｃ軸に対して垂直な表面構造の表面エネルギーがもっとも小さいことがわかった
。
【００８３】
したがって、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物の結晶は、ｃ軸に対して垂直な表面構造を有す
る割合が高いことがわかる。
【００８４】
ここで、所定の比率は、ＩｎＯＸ原料、ＧａＯＹ原料およびＺｎＯＺ原料が、２：２：１
、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２のｍｏｌ数比であ
る。
【００８５】
なお、原料およびその混合比率は、作製するスパッタリング用ターゲットによって適宜変
更すればよい。
【００８６】
なお、板状化合物をバッキングプレートに接着する前に、板状化合物に対し、１０００℃
以上１５００℃以下の温度で加熱処理を行ってもよい。
【００８７】
以上のようにして作製されたスパッタリング用ターゲットを用いて酸化物半導体膜を成膜
することで、信頼性の高いトランジスタを得ることができる。
【発明の効果】
【００８８】
ｃ軸が上面の法線ベクトルに平行である結晶領域を有する酸化物半導体からなるスパッタ
リング用ターゲットを提供できる。
【００８９】
前述のスパッタリング用ターゲットを用いることで、ｃ軸が上面の法線ベクトルに平行で
ある結晶領域を有する酸化物半導体膜を成膜することができ、該酸化物半導体膜を用いて
信頼性の高いトランジスタを得ることができる。
【図面の簡単な説明】
【００９０】
【図１】スパッタリング用ターゲットの作製方法の一例を示すフロー図。
【図２】スパッタリング用ターゲットの作製方法の一例を示す図。
【図３】スパッタリング用ターゲットの作製方法の一例を示す図。
【図４】スパッタリング用ターゲットの作製方法の一例を示す図。
【図５】試料ＡのＥＢＳＤによる像を示す図。
【図６】試料ＡのＸＲＤスペクトルを示す図。
【図７】成膜装置の一例を示す上面図。
【図８】成膜室の一例を示す図。
【図９】成膜室の一例を示す図。
【図１０】加熱処理室の一例を示す図。
【図１１】トランジスタの一例を示す上面図および断面図。
【図１２】トランジスタの一例を示す上面図および断面図。
【図１３】トランジスタの一例を示す上面図および断面図。
【図１４】トランジスタの一例を示す上面図および断面図。
【図１５】トランジスタの一例を示す上面図および断面図。
【図１６】トランジスタの一例を示す上面図および断面図。
【図１７】表示装置の一例を示す回路図。
【図１８】半導体装置の一例を示す断面図、回路図および電気的特性を示す図。
【図１９】半導体装置の一例を示す断面図、回路図および電気的特性を示す図。
【図２０】本発明の一態様であるトランジスタを用いたＣＰＵの具体例を示すブロック図およびその一部の回路図。
【図２１】本発明の一態様である電子機器の一例を示す斜視図。
【図２２】本発明の一態様に係る酸化物半導体の結晶構造を説明する図。
【図２３】本発明の一態様に係る酸化物半導体の結晶構造を説明する図。
【図２４】本発明の一態様に係る酸化物半導体の結晶構造を説明する図。
【図２５】本発明の一態様に係る酸化物半導体の結晶構造を説明する図。
【図２６】本発明の一態様に係る酸化物半導体の結晶構造を説明する図。
【図２７】計算によって得られた電界効果移動度のＶｇｓ依存性を説明する図。
【図２８】計算によって得られたＩｄｓおよび電界効果移動度のＶｇｓ依存性を説明する図。
【図２９】計算によって得られたＩｄｓおよび電界効果移動度のＶｇｓ依存性を説明する図。
【図３０】計算によって得られたＩｄｓおよび電界効果移動度のＶｇｓ依存性を説明する図。
【図３１】トランジスタの一例を示す上面図および断面図。
【図３２】試料１および試料２であるトランジスタのＶｇｓ−Ｉｄｓ特性および電界効果移動度を示す図。
【図３３】試料１であるトランジスタのＢＴ試験前後のＶｇｓ−Ｉｄｓ特性を示す図。
【図３４】試料２であるトランジスタのＢＴ試験前後のＶｇｓ−Ｉｄｓ特性を示す図。
【図３５】試料２であるトランジスタのしきい値電圧および電界効果移動度と基板加熱温度の関係を示す図。
【図３６】酸化物半導体膜を用いたトランジスタのオフ電流を示す図。
【図３７】試料４乃至試料６のＸＲＤスペクトルを示す図。
【図３８】試料７乃至試料１０のＸＲＤスペクトルを示す図。
【図３９】試料１１乃至試料１６のＸＲＤスペクトルを示す図。
【図４０】結晶構造および表面構造を説明する図。
【図４１】結晶構造および表面構造を説明する図。
【図４２】結晶構造および表面構造を説明する図。
【図４３】結晶構造および表面構造を説明する図。
【図４４】計算前後の結晶構造を示す図。
【図４５】成膜時の圧力を示す図。
【発明を実施するための形態】
【００９１】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、その形態および詳細を様々に変更しうることは当業者であれば
容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈され
るものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符
号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを
同じくし、特に符号を付さない場合がある。
【００９２】
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順
を示すものではない。また、本明細書において発明を特定するための事項として固有の名
称を示すものではない。
【００９３】
（実施の形態１）
本実施の形態では、ｃ軸が上面の法線ベクトルに平行である結晶領域を有する酸化物半導
体からなるスパッタリング用ターゲットの作製方法について説明する。
【００９４】
まずは、図１乃至図４を用いて、ｃ軸が上面の法線ベクトルに平行である結晶領域を有す
る酸化物半導体からなるスパッタリング用ターゲットの作製方法を示す。
【００９５】
まずは、原料を秤量する（工程Ｓ１０１）。
【００９６】
ここでは、スパッタリング用ターゲットの原料として、ＩｎＯＸ原料、ＧａＯＹ原料およ
びＺｎＯＺ原料を用意する。なお、Ｘ、ＹおよびＺは任意の正数であり、例えばＸは１．
５、Ｙは１．５、Ｚは１とすればよい。もちろん、上記の原料は一例であり、所望の化合
物を得るために適宜原料を選択すればよい。例えば、ＧａＯＹ原料に代えて、ＭＯＹ原料
を用いてもよい。なお、Ｍは、Ｓｎ、ＨｆまたはＡｌとすればよい。または、Ｍは、ラン
タノイドであるＬａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、
Ｔｍ、ＹｂまたはＬｕとしてもよい。本実施の形態では三種の原料を用いた例を示すが、
これに限定されない。例えば、本実施の形態を四種以上の原料を用いた場合に適用しても
構わないし、一種または二種の原料を用いた場合に適用しても構わない。
【００９７】
次に、ＩｎＯＸ原料、ＧａＯＹ原料およびＺｎＯＺ原料を所定の比率で混合する。
【００９８】
所定の比率としては、例えば、ＩｎＯＸ原料、ＧａＯＹ原料およびＺｎＯＺ原料が、２：
２：１、８：４：３、３：１：１、１：１：１、４：２：３、１：１：２、３：１：４ま
たは３：１：２のｍｏｌ数比とする。このような比率を有する混合材料を用いることで、
ｃ軸が上面の法線ベクトルに平行である結晶領域を有する酸化物半導体からなるスパッタ
リング用ターゲットを得やすくなる。なお、ＧａＯＹ原料に代えて、ＭＯＹ原料を用いた
場合も、ＩｎＯＸ原料、ＭＯＹ原料およびＺｎＯＺ原料は、２：２：１、８：４：３、３
：１：１、１：１：１、４：２：３、１：１：２、３：１：４または３：１：２のｍｏｌ
数比とすればよい。
【００９９】
所定の比率で混合したＩｎＯＸ原料、ＧａＯＹ原料およびＺｎＯＺ原料に対し第１の焼成
を行うことでＩｎ−Ｇａ−Ｚｎ−Ｏ化合物を得る（工程Ｓ１０２）。
【０１００】
次に、前述の化合物を粉砕することで化合物粉末５００２を得る（工程Ｓ１０３）。
【０１０１】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物は、ｃ軸に垂直な方向から見て層状の結晶構造を多く含む。
そのため、得られる化合物粉末５００２は、平板状の結晶粒を多く含むことになる。
【０１０２】
第１の焼成は、不活性雰囲気、酸化性雰囲気または減圧雰囲気で行い、温度は４００℃以
上１７００℃以下、好ましくは９００℃以上１５００℃以下とする。第１の焼成の時間は
、例えば３分以上２４時間以下、好ましくは３０分以上１７時間以下、さらに好ましくは
３０分以上５時間以下で行えばよい。第１の焼成を前述の条件で行うことで、主たる反応
以外の余分な反応を抑制でき、化合物粉末５００２中に含まれる不純物濃度が少なくなり
、ｃ軸が上面の法線ベクトルに平行である結晶領域を有する酸化物半導体からなるスパッ
タリング用ターゲットを得やすくなる。
【０１０３】
また、第１の焼成は、温度および／または雰囲気を変えて、複数回行ってもよい。例えば
、第１の雰囲気にて第１の温度で混合材料を保持した後、第２の雰囲気にて第２の温度で
保持しても構わない。
【０１０４】
具体的には、第１の雰囲気を不活性雰囲気または減圧雰囲気として、第２の雰囲気を酸化
性雰囲気とすると好ましい。これは、第１の雰囲気にて混合材料に含まれる不純物を低減
する際に化合物中に酸素欠損が生じることがあるためである。そのため、第２の雰囲気に
て得られる化合物中の酸素欠損を低減することが好ましい。後述するが、酸化物半導体に
おいて、水素などの不純物および酸素欠損はキャリアの発生源となり、酸化物半導体を用
いたトランジスタの電気的特性および信頼性の低下の原因となる。そこで、酸化物半導体
中の不純物および酸素欠損を低減するために、スパッタリング用ターゲット自体の不純物
および酸素欠損を低減しておくことが好ましい。
【０１０５】
次に、図２（Ａ）に示すように化合物粉末５００２を型５００１に敷き詰め、成形する（
工程Ｓ１０４）。成形とは、型に均一に敷き詰めることをいう。例えば、型に化合物粉末
を導入し、外部から振動を与えることで成形すればよい。または、型に化合物粉末を導入
し、ローラーなどを用いて均一な厚さに成形すればよい。
【０１０６】
平板状の結晶粒を多く含む化合物粉末５００２を型５００１に敷き詰めて成形することで
、結晶粒の平らな面が上を向いて並べられる。したがって、得られた化合物粉末を敷き詰
めて成形することで、さらにｃ軸に垂直な方向から見て層状の結晶構造の割合を増加させ
ることができる。
【０１０７】
型５００１は、金属製または酸化物製を用いればよく、矩形または丸形の上面形状を有す
る。
【０１０８】
次に、化合物粉末５００２に対し第２の焼成を行う（工程Ｓ１０５）。その後、第２の焼
成が行われた化合物粉末５００２に対し第１の加圧処理を行い（工程Ｓ１０６）、化合物
膜５０１２を得る（図２（Ｂ）参照。）。第２の焼成は第１の焼成と同様の条件および方
法で行えばよい。第２の焼成を行うことで、化合物の結晶性を高めることができる。
【０１０９】
なお、第１の加圧処理は、化合物粉末５００２を押し固めることができればよく、例えば
、型５００１と同種の材料で設けられたおもりなどを用いて行えばよい。または、圧縮空
気などを用いて高圧で押し固めてもよい。そのほか、公知の技術を用いて第１の加圧処理
を行うことができる。なお、第１の加圧処理は、第２の焼成と同時に行っても構わない。
【０１１０】
第１の加圧処理の後に平坦化処理を行ってもよい。平坦化処理は、化学機械研磨（ＣＭＰ
：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理などを用いれば
よい。
【０１１１】
こうして得られた化合物膜５０１２は、高い割合でｃ軸が上面の法線ベクトルに平行であ
る結晶領域を有する。
【０１１２】
次に、得られた化合物膜５０１２の厚さを確認する（工程Ｓ１０７）。化合物膜５０１２
が所望の厚さより薄い場合は、図２（Ｃ）に示すように化合物粉末５００２を化合物膜５
０１２の上に敷き詰め、成形する（工程Ｓ１０４）。化合物膜５０１２が所望の厚さであ
る場合（板状化合物５０３２が得られた場合）は、工程Ｓ１１３へと進み、板状化合物５
０３２をバッキングプレート５００３に接着する。以下は、化合物膜５０１２が所望の厚
さより薄かった場合について説明する。
【０１１３】
なお、バッキングプレートは、高い導電性および高い放熱性を有する金属材料が用いれば
よい。具体的には、Ｃｕを用いる。また、バッキングプレート内に水路を形成し、水路を
通る冷却水によってスパッタリング用ターゲットを冷却することが好ましい。また、バッ
キングプレートとスパッタリング用ターゲットとの密着性を高めるためには、熱伝導性が
十分高く、かつ低融点である金属（Ｉｎなど）によって隙間なく接着するとよい。
【０１１４】
次に、再び、型５００１も含め、化合物粉末５００２および化合物膜５０１２に対し第３
の焼成を行う（工程Ｓ１０５）。その後、第３の焼成が行われた化合物粉末５００２およ
び化合物膜５０１２に対し第２の加圧処理を行い（工程Ｓ１０６）、化合物膜５０１２よ
りも厚い化合物膜５０２２を得る（図２（Ｄ）参照。）。化合物膜５０２２は、化合物膜
５０１２を種結晶として結晶成長させて得られるため、高い割合でｃ軸が上面の法線ベク
トルに平行である結晶領域を有する。
【０１１５】
第３の焼成を行うことで、化合物粉末および化合物膜の結晶性を高めることができる。第
３の焼成は第１の焼成と同様の条件および方法で行えばよい。
【０１１６】
第２の加圧処理は第１の加圧処理と同様の条件および方法で行えばよい。第２の加圧処理
を行うことで、得られる化合物膜５０２２は、化合物膜５０１２と比べて結晶の配向性が
高まっていく。即ち、さらに高い割合でｃ軸が上面の法線ベクトルに平行である結晶領域
を有するようになる。これは、加圧処理によって平板状の結晶粒の平らな面が上を向いて
並べられるためである。なお、第２の加圧処理は、第３の焼成と同時に行っても構わない
。
【０１１７】
再び、得られた化合物膜５０２２の厚さを確認する（工程Ｓ１０７）。
【０１１８】
以上に示したように、結晶の配向性を高めつつ徐々に化合物膜を厚くすることができる。
【０１１９】
この化合物膜を厚くする工程をｎ回（ｎは自然数）繰り返すことで、所望の厚さ（ｔ）、
例えば２ｍｍ以上２０ｍｍ以下、好ましくは３ｍｍ以上２０ｍｍ以下の板状化合物５０３
２を得ることができる（図２（Ｅ）参照。）。
【０１２０】
その後、平坦化処理を行ってもよい。
【０１２１】
次に、図４（Ａ）に示すように得られた板状化合物５０３２をバッキングプレート５００
３に接着する（工程Ｓ１１３）。なお、バッキングプレート５００３表面に接着剤として
Ｉｎなどの低融点材料を設けてもよい。以上のようにして、ｃ軸が上面の法線ベクトルに
平行である結晶領域を有する酸化物半導体からなるスパッタリング用ターゲットを作製す
ればよい。
【０１２２】
または、得られた板状化合物５０３２に対し、第４の焼成を行い、板状化合物５０４２と
し、得られた板状化合物５０４２をバッキングプレート５００３に接着する（図４（Ｂ）
参照。）。なお、バッキングプレート５００３表面に接着剤としてＩｎを設けてもよい。
第４の焼成は第１の焼成と同様の条件および方法で行えばよい。以上のようにして、ｃ軸
が上面の法線ベクトルに平行である結晶領域を有する酸化物半導体からなるスパッタリン
グ用ターゲットを作製すればよい。
【０１２３】
同様に、図１および図３を用いて、工程Ｓ１０１〜工程Ｓ１０７とは異なる工程によって
板状化合物５０３２と同様の板状化合物５１３２を作製する方法を説明する。
【０１２４】
なお、工程Ｓ１０２までの工程は同様であるため省略する。
【０１２５】
工程Ｓ１０２で得られた化合物を粉砕することで化合物粉末を得る。その後、該化合物粉
末と、水と、分散剤と、バインダとを混合し、スラリー化する（工程Ｓ１０８）。
【０１２６】
次に、水分を透過するフィルタの敷かれた型５１０１にスラリー５１０２を流し込む（図
３（Ａ）参照。）。型５１０１は、例えば型５００１と同様の材料を用い、底に微小な穴
が１または複数設けられた構造を有すればよい。該穴を複数設けると、スラリーを速やか
に乾燥させることができる。
【０１２７】
その後、スラリー５１０２を入れた型５１０１をフィルタを介して型５１０１の底側から
吸引し、成形する（工程Ｓ１０９）。型５１０１を吸引し、成形することで、平板状の結
晶粒を多く含む結晶粒の平らな面が上を向いて並べられる。
【０１２８】
次に、得られた成形体を乾燥し、バインダの除去を行う。乾燥は、自然乾燥により行うと
成形体にひびが入りにくいため好ましい。乾燥後、３００℃以上７００℃以下の温度で加
熱処理することで、自然乾燥で取りきれなかった残留水分を除去し、バインダを除去する
。
【０１２９】
次に、乾燥された成形体を焼成する（工程Ｓ１１０）。焼成は第２の焼成と同様の条件お
よび方法で行えばよい。
【０１３０】
次に、図３（Ｂ）に示すように焼成された成形体に対し加圧処理を行い、化合物膜５１１
２を得る（工程Ｓ１１１）。得られた化合物膜５１１２は、高い割合でｃ軸が上面の法線
ベクトルに平行である結晶領域を有する。加圧処理は、第１の加圧処理と同様の条件およ
び方法で行う。
【０１３１】
その後、平坦化処理を行ってもよい。
【０１３２】
次に、得られた化合物膜５１１２の厚さを確認する（工程Ｓ１１２）。このとき、化合物
膜５１１２の厚さが所望の厚さより薄い場合、工程Ｓ１０９に戻る。化合物膜５１１２が
所望の厚さである場合（板状化合物５１３２が得られる場合）は、工程Ｓ１１３へと進み
、板状化合物５１３２をバッキングプレート５００３に接着する。以下は、化合物膜５１
１２が所望の厚さより薄かった場合について説明する。
【０１３３】
再び、工程Ｓ１０９により、得られた成形体を前述の化合物膜５１１２と重ねて焼成（工
程Ｓ１１０）および加圧処理（工程Ｓ１１１）することで、化合物膜５１１２よりも厚み
のある化合物膜５１２２を得ることができる（図３（Ｃ）参照。）。焼成は第３の焼成と
同様の条件および方法を用いて行えばよい。また、加圧処理は第２の加圧処理と同様の条
件および方法で行えばよい。
【０１３４】
以上の工程を繰り返すことで、所望の厚さの板状化合物５１３２が得られる（図３（Ｄ）
参照。）。
【０１３５】
その後、平坦化処理を行ってもよい。
【０１３６】
また、得られた板状化合物５１３２に対し、第４の焼成と同様の焼成を行ってもよい。
【０１３７】
得られた板状化合物５１３２は、バッキングプレート５００３に接着する（工程Ｓ１１３
）。
【０１３８】
ここで、Ｉｎ２Ｏ３原料、Ｇａ２Ｏ３原料およびＺｎＯ原料を混合、粉砕し、スラリー化
したものを成形し、乾燥、脱脂後に酸素雰囲気にて１４００℃の温度で焼成した化合物（
試料Ａ）の結晶状態を示す。
【０１３９】
試料Ａの表面結晶状態を電子後方散乱回折法（ＥＢＳＤ：Ｅｌｅｃｔｒｏｎ  Ｂａｃｋｓ
ｃａｔｔｅｒ  Ｄｉｆｆｒａｃｔｉｏｎ  Ｐａｔｔｅｒｎ）にて評価し、図５（Ａ）にイ
メージクオリティマップを、図５（Ｂ）に逆極点図方位マップを、それぞれ示す。
【０１４０】
試料Ａは、ＥＢＳＤにより、多結晶であることがわかる。また、図示しないが方位解析に
より、それぞれの結晶粒はＩｎＧａＺｎＯ４の回折電子線（Ｋｉｋｕｃｈｉ線）パターン
でマッピングできることがわかった。また、原料であるＩｎ２Ｏ３原料、Ｇａ２Ｏ３原料
およびＺｎＯ原料の結晶粒は含まれないことがわかった。
【０１４１】
次に、試料Ａに対しＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）を行い、
結晶状態を評価した。ＸＲＤは株式会社リガク製ＡＴＸ−Ｇを用いた。条件は、Ｏｕｔ−
ｏｆ−ｐｌａｎｅ法による２θ／ωスキャンにて、走査範囲を５ｄｅｇ．〜１００ｄｅｇ
．、ステップ幅を０．０２ｄｅｇ．、走査速度を３．０ｄｅｇ．／分とした。
【０１４２】
図６より、試料ＡはＩｎＧａＺｎＯ４の結晶であり、（００９）面にもっとも強度比の高
いピークを有する。即ち、試料Ａである化合物が、高い割合でｃ軸が上面の法線ベクトル
に平行である結晶領域を有することがわかる。
【０１４３】
したがって、本実施の形態で示す化合物は、粉砕、成形、焼成および加圧処理を繰り返す
ことで、徐々にｃ軸配向性が強まっていくことが示唆された。
【０１４４】
なお、このようにして作製したスパッタリング用ターゲットは高密度にすることができる
。スパッタリング用ターゲットの密度が高いことで、成膜される膜密度も高くできる。具
体的には、スパッタリング用ターゲットの相対密度が９０％以上、９５％以上、または９
９％以上とできる。
【０１４５】
以上の方法で、ｃ軸が上面の法線ベクトルに平行である結晶領域を有する、高密度である
酸化物半導体からなるスパッタリング用ターゲットを得ることができる。
【０１４６】
（実施の形態２）
本実施の形態では、ｃ軸が上面の法線ベクトルに平行である結晶領域を有する酸化物半導
体膜を成膜するための成膜装置について説明する。
【０１４７】
まずは、成膜時に不純物の混入が少ない成膜装置の構成について図７を用いて説明する。
【０１４８】
図７（Ａ）は、マルチチャンバーの成膜装置である。該成膜装置は、基板を収容するカセ
ットポート１４を３つ有する基板供給室１１と、ロードロック室１２ａおよびロードロッ
ク室１２ｂと、搬送室１３と、基板加熱室１５と、成膜室１０ａと、成膜室１０ｂと、成
膜室１０ｃと、を有する。基板供給室は、ロードロック室１２ａおよびロードロック室１
２ｂと接続する。ロードロック室１２ａおよびロードロック室１２ｂは、搬送室１３と接
続する。基板加熱室１５、成膜室１０ａ、成膜室１０ｂおよび成膜室１０ｃは、搬送室１
３とのみ接続する。各室の接続部にはゲートバルブが設けられており、各室を独立して真
空状態に保持することができる。図示しないが、搬送室１３は一以上の基板搬送ロボット
を有する。ここで、基板加熱室１５は、プラズマ処理室を兼ねると好ましい。枚葉式マル
チチャンバーの成膜装置は、処理と処理の間で基板を大気暴露することなく搬送可能なた
め、基板に不純物が吸着することを抑制できる。また、成膜や熱処理などの順番を自由に
構築することができる。なお、成膜室、ロードロック室および基板加熱室の数は、上述の
数に限定されるわけではなく、設置スペースやプロセスに併せて適宜決めればよい。
【０１４９】
図８を用いて図７（Ａ）に示す成膜室（スパッタリング室）の排気について説明する。成
膜室１０は、スパッタリング用ターゲット３２と、スパッタリング用ターゲットを支持す
るターゲットホルダ３４と、を有する。
【０１５０】
図８に示す成膜室１０はゲートバルブを介して、搬送室１３と接続しており、搬送室１３
はゲートバルブを介してロードロック室１２と接続されている。
【０１５１】
図８に示す成膜室１０は、マスフローコントローラ６０を介して精製機５４と接続される
。なお、精製機５４およびマスフローコントローラ６０は、ガス種の数だけ設けられるが
、簡単のため一つのみを示し、残りを省略する。
【０１５２】
図８に示す成膜室１０は、バルブを介してクライオポンプ５８ａと接続される。
【０１５３】
図８に示す搬送室１３は、バルブを介してクライオポンプ５８ｂと接続される。
【０１５４】
図８に示すロードロック室１２は、バルブを介して真空ポンプ５９と接続される。
【０１５５】
なお、真空ポンプ５９は、例えば、ドライポンプおよびメカニカルブースターポンプが直
列に接続されたものとすればよい。この場合、真空ポンプ５９のメカニカルブースターポ
ンプが、成膜室１０および搬送室１３とそれぞれバルブを介して接続されている。このよ
うな構成とすることで、大気圧から低真空（０．１Ｐａ〜１０Ｐａ程度）までは真空ポン
プ５９を用いて排気し、バルブを切り替えて低真空から高真空（１×１０−４Ｐａ〜１×
１０−７Ｐａ）まではクライオポンプ５８ａまたはクライオポンプ５８ｂを用いて排気す
ることができる。
【０１５６】
同様に、図９を用いて図７（Ａ）に示す成膜室の一例の排気について説明する。
【０１５７】
図９に示す成膜室１０はゲートバルブを介して、搬送室１３と接続しており、搬送室１３
はゲートバルブを介してロードロック室１２と接続されている。
【０１５８】
図９に示す成膜室１０は、ガス加熱機構６２を介してマスフローコントローラ６０と接続
され、ガス加熱機構６２はマスフローコントローラ６０を介して精製機５４と接続される
。ガス加熱機構６２により、成膜室１０に導入されるガスを４０℃以上４００℃以下、好
ましくは５０℃以上２００℃以下に加熱することができる。なお、ガス加熱機構６２、精
製機５４およびマスフローコントローラ６０は、ガス種の数だけ設けられるが、簡単のた
め一つのみを示し、残りを省略する。
【０１５９】
図９に示す成膜室１０は、バルブを介してターボ分子ポンプ５８ｃと接続される。なお、
ターボ分子ポンプ５８ｃは、補助ポンプとしてバルブを介して真空ポンプ５９ａが設けら
れる。真空ポンプ５９ａは真空ポンプ５９と同様の構成とすればよい。
【０１６０】
また、図９に示す成膜室１０は、クライオトラップ６６が設けられる。
【０１６１】
ターボ分子ポンプ５８ｃは大きいサイズの分子を安定して排気し、かつメンテナンスの頻
度が低いため、生産性に優れる一方、水素や水の排気能力が低いことが知られる。そこで
、水などの比較的融点の高い分子に対する排気能力が高い、クライオトラップ６６が成膜
室１０に接続された構成としている。クライオトラップ６６の冷凍機の温度は１００Ｋ以
下、好ましくは８０Ｋ以下とする。また、クライオトラップ６６が複数の冷凍機を有する
場合、冷凍機ごとに温度を変えると、効率的に排気することが可能となるため好ましい。
例えば、１段目の冷凍機の温度を１００Ｋ以下とし、２段目の冷凍機の温度を２０Ｋ以下
とすればよい。
【０１６２】
図９に示す搬送室１３は、クライオポンプ５８ｄおよびクライオポンプ５８ｅとそれぞれ
バルブを介して接続される。クライオポンプが１台の場合、クライオポンプをリジェネし
ている間は排気することができないが、クライオポンプを２台以上並列に接続することで
、１台がリジェネ中であっても残りのクライオポンプを使って排気することが可能となる
。なお、クライオポンプのリジェネとは、クライオポンプ内にため込まれた分子を放出す
る処理をいう。クライオポンプは、分子をため込みすぎると排気能力が低下してくるため
、定期的にリジェネが行われる。
【０１６３】
図９に示すロードロック室１２は、クライオポンプ５８ｆおよび真空ポンプ５９ｃとそれ
ぞれバルブを介して接続される。
【０１６４】
真空ポンプ５９ｂは、成膜室１０および搬送室１３とそれぞれバルブを介して接続されて
いる。なお、真空ポンプ５９ｂは真空ポンプ５９と同様の構成とすればよい。
【０１６５】
同様に、図１０を用いて図７（Ａ）に示す基板加熱室の一例の排気について説明する。
【０１６６】
図１０に示す基板加熱室１５はゲートバルブを介して、搬送室１３と接続している。なお
、搬送室１３はゲートバルブを介してロードロック室１２と接続されているが、省略する
。また、ロードロック室１２の排気は図９と同様である。
【０１６７】
図１０に示す基板加熱室１５は、マスフローコントローラ６０を介して精製機５４と接続
される。なお、精製機５４およびマスフローコントローラ６０は、ガス種の数だけ設けら
れるが、簡単のため一つのみを示し、残りを省略する。
【０１６８】
図１０に示す基板加熱室１５は、バルブを介して真空ポンプ５９ｂと接続される。
【０１６９】
基板加熱室１５は、複数の基板を設置可能なステージを有しても構わない。また、基板加
熱室１５は、例えば、抵抗発熱体などを用いて加熱してもよい。または、加熱されたガス
などの媒体からの熱伝導または熱輻射によって、加熱しても用いてもよい。例えば、ＧＲ
ＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）、ＬＲＴＡ（Ｌａｍｐ  Ｒ
ａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）などのＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ
Ａｎｎｅａｌ）を用いることができる。ＬＲＴＡは、ハロゲンランプ、メタルハライド
ランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水
銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する。ＧＲ
ＴＡは、高温のガスを用いて熱処理を行う。ガスとしては、不活性ガスが用いられる。
【０１７０】
なお、成膜室１０および基板加熱室１５の背圧は、１×１０−４Ｐａ以下、好ましくは３
×１０−５Ｐａ以下、さらに好ましくは１×１０−５Ｐａ以下である。
【０１７１】
また、成膜室１０および基板加熱室１５は、ｍ／ｚ＝１８である気体分子（原子）の分圧
が３×１０−５Ｐａ以下、好ましくは１×１０−５Ｐａ以下、さらに好ましくは３×１０
−６Ｐａ以下である。
【０１７２】
また、成膜室１０および基板加熱室１５は、ｍ／ｚ＝２８である気体分子（原子）の分圧
が３×１０−５Ｐａ以下、好ましくは１×１０−５Ｐａ以下、さらに好ましくは３×１０
−６Ｐａ以下である。
【０１７３】
また、成膜室１０および基板加熱室１５は、ｍ／ｚ＝４４である気体分子（原子）の分圧
が３×１０−５Ｐａ以下、好ましくは１×１０−５Ｐａ以下、さらに好ましくは３×１０
−６Ｐａ以下である。
【０１７４】
なお、成膜室１０および基板加熱室１５は、リークレートが３×１０−６Ｐａ・ｍ３／ｓ
以下、好ましくは１×１０−６Ｐａ・ｍ３／ｓ以下である。
【０１７５】
また、成膜室１０および基板加熱室１５は、ｍ／ｚ＝１８である気体分子（原子）のリー
クレートが１×１０−７Ｐａ・ｍ３／ｓ以下、好ましくは３×１０−８Ｐａ・ｍ３／ｓ以
下である。
【０１７６】
また、成膜室１０および基板加熱室１５は、ｍ／ｚ＝２８である気体分子（原子）のリー
クレートが１×１０−５Ｐａ・ｍ３／ｓ以下、好ましくは１×１０−６Ｐａ・ｍ３／ｓ以
下である。
【０１７７】
また、成膜室１０および基板加熱室１５は、ｍ／ｚ＝４４である気体分子（原子）のリー
クレートが３×１０−６Ｐａ・ｍ３／ｓ以下、好ましくは１×１０−６Ｐａ・ｍ３／ｓ以
下である。
【０１７８】
なお、全圧および分圧は質量分析計を用いて測定することができる。例えば、株式会社ア
ルバック製四重極形質量分析計（Ｑ−ｍａｓｓともいう。）Ｑｕｌｅｅ  ＣＧＭ−０５１
を用いればよい。なお、リークレートに関しては、前述の質量分析計を用いて測定した全
圧および分圧から導出すればよい。
【０１７９】
リークレートは、外部リークおよび内部リークに依存する。外部リークは、微小な穴やシ
ール不良などによって真空系外から気体が流入することである。内部リークは、真空系内
のバルブなどの仕切りからの漏れや内部の部材からの放出ガスに起因する。リークレート
を上述の数値以下とするために、外部リークおよび内部リークの両面から対策をとる必要
がある。
【０１８０】
例えば、成膜室の開閉部分はメタルガスケットでシールするとよい。メタルガスケットは
、フッ化鉄、酸化アルミニウム、または酸化クロムによって被覆された金属材料を用いる
と好ましい。メタルガスケットはＯリングと比べ密着性が高く、外部リークを低減できる
。また、フッ化鉄、酸化アルミニウム、酸化クロムなどによって被覆された金属材料の不
動態を用いることで、メタルガスケットから放出される不純物を含む放出ガスが抑制され
、内部リークを低減することができる。
【０１８１】
成膜装置を構成する部材として、不純物を含む放出ガスの少ないアルミニウム、クロム、
チタン、ジルコニウム、ニッケルまたはバナジウムを用いる。また、前述の材料を鉄、ク
ロムおよびニッケルなどを含む合金材料に被覆して用いてもよい。鉄、クロムおよびニッ
ケルなどを含む合金材料は、剛性があり、熱に強く、また加工に適している。ここで、表
面積を小さくするために部材の表面凹凸を研磨などによって低減しておくと、放出ガスを
低減できる。
【０１８２】
または、前述の成膜装置の部材をフッ化鉄、酸化アルミニウム、酸化クロムなどで被覆し
てもよい。
【０１８３】
成膜装置の部材は、極力金属材料のみで構成することが好ましく、例えば石英などで構成
される覗き窓などを設置する場合も、放出ガスを抑制するために表面をフッ化鉄、酸化ア
ルミニウム、酸化クロムなどで薄く被覆するとよい。
【０１８４】
なお、成膜ガスを導入する直前に精製機を設ける場合、精製機から成膜室までの配管の長
さを１０ｍ以下、好ましくは５ｍ以下、さらに好ましくは１ｍ以下とする。配管の長さを
１０ｍ以下、５ｍ以下または１ｍ以下とすることで、配管からの放出ガスの影響を長さに
応じて低減できる。
【０１８５】
さらに、成膜ガスの配管には、フッ化鉄、酸化アルミニウム、酸化クロムなどで内部が被
覆された金属配管を用いるとよい。前述の配管は、例えばＳＵＳ３１６Ｌ−ＥＰ配管と比
べ、不純物を含むガスの放出量が少なく、成膜ガスへの不純物の混入を低減できる。また
、配管の継手には、高性能超小型メタルガスケット継手（ＵＰＧ継手）を用いるとよい。
また、配管の材料を全て金属材料で構成することで、樹脂等を用いた場合と比べ、生じる
放出ガスおよび外部リークの影響を低減できて好ましい。
【０１８６】
成膜室に存在する吸着物は、内壁などに吸着しているために成膜室の圧力に影響しないが
、成膜室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相
関はないものの、排気能力の高いポンプを用いて、成膜室に存在する吸着物をできる限り
脱離し、あらかじめ排気しておくことは重要である。なお、吸着物の脱離を促すために、
成膜室をベーキングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大
きくすることができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき
、不活性ガスを成膜室に導入しながら吸着物の除去を行うと、排気するだけでは脱離しに
くい水などの脱離速度をさらに大きくすることができる。なお、導入する不活性ガスをベ
ーキングの温度と同程度に加熱することで、吸着物の脱離速度をさらに高めることができ
る。ここで不活性ガスとして希ガスを用いると好ましい。また、成膜する膜種によっては
不活性ガスの代わりに酸素などを用いても構わない。例えば、酸化物を成膜する場合は、
主成分である酸素を用いた方が好ましい場合もある。
【０１８７】
または、加熱した希ガスなどの不活性ガスまたは酸素などを導入することで成膜室内の圧
力を高め、一定時間経過後に再び成膜室を排気する処理を行うと好ましい。加熱したガス
の導入により成膜室内の吸着物を脱離させることができ、成膜室内に存在する不純物を低
減することができる。なお、この処理は２回以上３０回以下、好ましくは５回以上１５回
以下の範囲で繰り返し行うと効果的である。具体的には、温度が４０℃以上４００℃以下
、好ましくは５０℃以上２００℃以下である不活性ガスまたは酸素などを導入することで
成膜室内の圧力を０．１Ｐａ以上１０ｋＰａ以下、好ましくは１Ｐａ以上１ｋＰａ以下、
さらに好ましくは５Ｐａ以上１００Ｐａ以下とし、圧力を保つ期間を１分以上３００分以
下、好ましくは５分以上１２０分以下とすればよい。その後、成膜室を５分以上３００分
以下、好ましくは１０分以上１２０分以下の期間排気する。
【０１８８】
また、ダミー成膜を行うことでも吸着物の脱離速度をさらに高めることができる。ダミー
成膜とは、ダミー基板に対してスパッタリング法などによる成膜を行うことで、ダミー基
板および成膜室内壁に膜を堆積させ、成膜室内の不純物および成膜室内壁の吸着物を膜中
に閉じこめることをいう。ダミー基板は、放出ガスの少ない材料が好ましく、例えば後述
する基板１００と同様の材料を用いてもよい。ダミー成膜を行うことで、後に成膜される
膜中の不純物濃度を低減することができる。なお、ダミー成膜はベーキングと同時に行っ
てもよい。
【０１８９】
図７（Ｂ）は、図７（Ａ）と構成の異なる成膜装置である。該成膜装置は、ロードロック
室２２ａと、基板加熱室２５と、成膜室２０ａと、成膜室２０ｂと、ロードロック室２２
ｂと、を有する。ロードロック室２２ａは基板加熱室２５と接続し、基板加熱室２５は成
膜室２０ａと接続し、成膜室２０ａは成膜室２０ｂと接続し、成膜室２０ｂはロードロッ
ク室２２ｂと接続する。各室の接続部にはゲートバルブが設けられており、各室を独立し
て真空状態に保持することができる。なお、成膜室２０ａおよび成膜室２０ｂは、図７（
Ａ）の成膜室１０ａ、成膜室１０ｂおよび成膜室１０ｃと同様の構成とする。また、基板
加熱室２５は、図７（Ａ）の基板加熱室１５と同様の構成とする。基板は図７（Ｂ）に示
す矢印の一方向にのみ搬送され、基板の搬入口と搬出口が異なる。図７（Ａ）の枚葉式マ
ルチチャンバーの成膜装置と異なり搬送室を有さないため、フットプリントを小さくでき
る。なお、成膜室、ロードロック室および基板加熱室の数は、上述の数に限定されるわけ
ではなく、設置スペースやプロセスに合わせて適宜選択すればよい。例えば、成膜室２０
ｂを省いても構わないし、成膜室２０ｂと接続する第２の基板加熱室または第３の成膜室
を設けてもよい。
【０１９０】
以上の成膜装置を用いて、酸化物半導体膜を成膜することで、酸化物半導体膜への不純物
の混入を抑制できる。さらには、以上の成膜装置を用いて、該酸化物半導体膜に接する膜
を成膜することで、酸化物半導体膜に接する膜から酸化物半導体膜へ不純物が混入するこ
とを抑制できる。
【０１９１】
次に、ｃ軸が上面の法線ベクトルに平行である結晶領域を有する酸化物半導体膜の成膜方
法について説明する。
【０１９２】
酸化物半導体膜の成膜には、実施の形態１で示したｃ軸が上面の法線ベクトルに平行であ
る結晶領域を有する酸化物半導体からなるスパッタリング用ターゲットを用いる。
【０１９３】
スパッタリング用ターゲットは、表面温度が１００℃以下、好ましくは５０℃以下、さら
に好ましくは室温程度とする。大面積の基板に対応するスパッタリング装置では大面積の
スパッタリング用ターゲットを用いることが多い。ところが、大面積に対応した大きさの
スパッタリング用ターゲットをつなぎ目なく作製することは困難である。現実には複数の
スパッタリング用ターゲットをなるべく隙間のないように並べて大きな形状としているが
、どうしても僅かな隙間が生じてしまう。こうした僅かな隙間から、スパッタリング用タ
ーゲットの表面温度が高まることでＺｎなどが揮発し、徐々に隙間が広がっていくことが
ある。隙間が広がると、バッキングプレートの材料や接着に用いている材料がスパッタリ
ングされることがあり、不純物濃度を高める要因となる。従って、スパッタリング用ター
ゲットは、十分に冷却されていることが好ましい。
【０１９４】
具体的には、バッキングプレートとして、高い導電性および高い放熱性を有する金属材料
（具体的にはＣｕ）を用いる。また、バッキングプレート内に水路を形成し、水路に十分
な量の冷却水を流すことで、効率的にスパッタリング用ターゲットを冷却できる。ここで
、十分な量の冷却水は、スパッタリング用ターゲットの大きさにもよるが、例えば直径が
３００ｍｍである正円形のターゲットの場合、３Ｌ／ｍｉｎ以上、５Ｌ／ｍｉｎ以上また
は１０Ｌ／ｍｉｎ以上とすればよい。
【０１９５】
ここで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）結
晶にアルゴン原子が一個衝突したときの様子を、古典分子動力学計算によって評価し、そ
の結果を図４４に示す。
【０１９６】
なお、計算には、富士通株式会社製Ｍａｔｅｒｉａｌｓ  Ｅｘｐｌｏｒｅｒ５．０を用い
、温度を３００Ｋ、時間刻み幅を０．０１ｆｓ、ステップ数を１０００万回とした。
【０１９７】
なお、計算には、２６８８原子のＩｎ−Ｇａ−Ｚｎ−Ｏ化合物の単結晶を用いている。ま
た、当該単結晶のｃ軸に平行な方向から３００ｅＶのエネルギーを有するアルゴン原子を
衝突させている。また、図４４に示す固定層は、位置が変動しないよう固定した層である
。また、図４４に示す温度制御層は、常に一定の温度（３００Ｋ）とした層である。
【０１９８】
図４４は、アルゴン原子の衝突前、およびアルゴン原子が衝突してから１００ｐｓ後を示
す。
【０１９９】
図４４より、アルゴン原子が衝突してから１００ｐｓ後、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物の
結晶は、ａ−ｂ面に沿って劈開している。具体的には、ＧａとＺｎを含む面で劈開してい
る。
【０２００】
即ち、スパッタリング用ターゲットの表面にイオンが衝突すると、スパッタリング用ター
ゲットに含まれる結晶領域のａ−ｂ面から劈開し、平板状のスパッタリング粒子が剥離す
ることがわかる。
【０２０１】
酸化物半導体膜は、基板加熱温度を１００℃以上６００℃以下、好ましくは１５０℃以上
５５０℃以下、さらに好ましくは２００℃以上５００℃以下とし、酸素ガス雰囲気で成膜
する。酸化物半導体膜の厚さは、１ｎｍ以上４０ｎｍ以下、好ましくは３ｎｍ以上２０ｎ
ｍ以下とする。成膜時の基板加熱温度が高いほど、得られる酸化物半導体膜の不純物濃度
は低くなる。また、被成膜面でスパッタリング粒子のマイグレーションが起こりやすくな
るため、酸化物半導体膜中の原子配列が整い、高密度化され、多結晶またはＣＡＡＣ−Ｏ
Ｓ膜が形成されやすくなる。さらに、酸素ガス雰囲気で成膜することで、プラズマダメー
ジが軽減され、また希ガスなどの余分な原子が含まれないため、多結晶またはＣＡＡＣ−
ＯＳ膜が形成されやすくなる。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、そ
の場合は酸素ガスの割合は３０体積％以上、好ましくは５０体積％以上、さらに好ましく
は８０体積％以上とする。なお、酸化物半導体膜は薄いほど、トランジスタのチャネル長
が短くなるに従い、しきい値電圧がマイナス方向へシフトする現象が低減される。ただし
、薄くしすぎると界面散乱の影響が強くなり、電界効果移動度の低下が起こることがある
。
【０２０２】
なお、スパッタリング用ターゲットがＺｎを含む場合、酸素ガス雰囲気で成膜することに
より、プラズマダメージが軽減され、Ｚｎの揮発が起こりにくい膜を得ることができる。
【０２０３】
酸化物半導体膜は、成膜圧力を０．８Ｐａ以下、好ましくは０．４Ｐａ以下とし、スパッ
タリング用ターゲットと基板との距離を４０ｍｍ以下、好ましくは２５ｍｍ以下として成
膜する。このような条件で酸化物半導体膜を成膜することで、スパッタリング粒子と、別
のスパッタリング粒子、ガス分子またはイオンとが衝突する頻度を下げることができる。
即ち、成膜圧力に応じてスパッタリング用ターゲットと基板との距離をスパッタリング粒
子、ガス分子またはイオンの平均自由行程よりも小さくすることで膜中に取り込まれる不
純物濃度を低減できる。
【０２０４】
例えば、圧力を０．４Ｐａ、温度を２５℃（絶対温度を２９８Ｋ）における平均自由行程
は、水素分子（Ｈ２）が４８．７ｍｍ、ヘリウム原子（Ｈｅ）が５７．９ｍｍ、水分子（
Ｈ２Ｏ）が３１．３ｍｍ、エタン分子（ＣＨ４）が１３．２ｍｍ、ネオン原子（Ｎｅ）が
４２．３ｍｍ、窒素分子（Ｎ２）が２３．２ｍｍ、一酸化炭素分子（ＣＯ）が１６．０ｍ
ｍ、酸素分子（Ｏ２）が２６．４ｍｍ、アルゴン原子（Ａｒ）が２８．３ｍｍ、二酸化炭
素分子（ＣＯ２）が１０．９ｍｍ、クリプトン原子（Ｋｒ）が１３．４ｍｍ、キセノン原
子（Ｘｅ）が９．６ｍｍである。なお、圧力が２倍になれば平均自由行程は２分の１にな
り、絶対温度が２倍になれば平均自由行程は２倍になる。
【０２０５】
平均自由行程は、圧力、温度および分子（原子）の直径から決まる。圧力および温度を一
定とした場合は、分子（原子）の直径が大きいほど平均自由行程は短くなる。なお、各分
子（原子）の直径は、Ｈ２が０．２１８ｎｍ、Ｈｅが０．２００ｎｍ、Ｈ２Ｏが０．２７
２ｎｍ、ＣＨ４が０．４１９ｎｍ、Ｎｅが０．２３４ｎｍ、Ｎ２が０．３１６ｎｍ、ＣＯ
が０．３８０ｎｍ、Ｏ２が０．２９６ｎｍ、Ａｒが０．２８６ｎｍ、ＣＯ２が０．４６０
ｎｍ、Ｋｒが０．４１５ｎｍ、Ｘｅが０．４９１ｎｍである。
【０２０６】
したがって、分子（原子）の直径が大きいほど、平均自由行程が短くなり、かつ膜中に取
り込まれた際には、分子（原子）の直径が大きいために結晶領域の成長を阻害する。その
ため、例えば、Ａｒ以上の直径を有する分子（原子）は不純物になりやすいといえる。
【０２０７】
ここで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ結晶の層間にＣＯ２を添加した場合に結晶構造が維持でき
るかを古典分子動力学計算を行って評価した。
【０２０８】
図２６はＩｎ−Ｇａ−Ｚｎ−Ｏ結晶の模式図であり、ＣＯ２は図２６の矢印で示す層に添
加した。ＣＯ２の添加量は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ結晶の全原子に対して０．０７％（５
．１９×１０１９個／ｃｍ３）、０．１５％（１．０４×１０２０個／ｃｍ３）、０．２
２％（１．６５×１０２０個／ｃｍ３）、０．３０％（２．０８×１０２０個／ｃｍ３）
、０．３７％（２．６０×１０２０個／ｃｍ３）、０．４４％（３．１１×１０２０個／
ｃｍ３）、０．５２％（３．６３×１０２０個／ｃｍ３）、０．５９％（４．１５×１０
２０個／ｃｍ３）または０．６７％（４．６７×１０２０個／ｃｍ３）の割合とした。
【０２０９】
なお、計算には、富士通株式会社製Ｍａｔｅｒｉａｌｓ  Ｅｘｐｌｏｒｅｒ５．０を用い
、温度を２９８Ｋ、圧力を１気圧、時間刻み幅を０．２ｆｓ、ステップ数を５００万回と
した。
【０２１０】
その結果、ＣＯ２を添加する割合が０．０７％〜０．５２％の場合、Ｉｎ−Ｇａ−Ｚｎ−
Ｏ結晶は保持され、ＣＯ２を添加する割合が０．５９％〜０．６７％の場合、Ｉｎ−Ｇａ
−Ｚｎ−Ｏ結晶が保持できなかった。
【０２１１】
即ち、Ｉｎ−Ｇａ−Ｚｎ−Ｏ結晶を得るためには、Ｉｎ−Ｇａ−Ｚｎ−Ｏ結晶の全原子に
対するＣＯ２の割合を０．５２％以下または０．５９％未満とする必要があるとわかる。
【０２１２】
次に、加熱処理を行う。加熱処理は、減圧雰囲気、不活性雰囲気または酸化性雰囲気で行
う。加熱処理により、酸化物半導体膜中の不純物濃度を低減することができる。
【０２１３】
加熱処理は、減圧雰囲気または不活性雰囲気で加熱処理を行った後、温度を保持しつつ酸
化性雰囲気に切り替えてさらに加熱処理を行うと好ましい。これは、減圧雰囲気または不
活性雰囲気にて加熱処理を行うと、酸化物半導体膜中の不純物濃度を低減することができ
るが、同時に酸素欠損も生じてしまうためであり、このとき生じた酸素欠損を、酸化性雰
囲気での加熱処理により低減することができる。
【０２１４】
酸化物半導体膜は、成膜時の基板加熱に加え、加熱処理を行うことで、膜中の不純物濃度
を低減することが可能となる。
【０２１５】
具体的には、酸化物半導体膜中の水素濃度は、二次イオン質量分析（ＳＩＭＳ：Ｓｅｃｏ
ｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、５×１０１９ａ
ｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましく
は１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃ
ｍ３以下とすることができる。
【０２１６】
また、酸化物半導体膜中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃ
ｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１
８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とす
ることができる。
【０２１７】
また、酸化物半導体膜中の炭素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃ
ｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１
８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とす
ることができる。
【０２１８】
また、酸化物半導体膜は、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐ
ｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析によるｍ／ｚ＝２（水素分子など）である気
体分子（原子）、ｍ／ｚ＝１８である気体分子（原子）、ｍ／ｚ＝２８である気体分子（
原子）およびｍ／ｚ＝４４である気体分子（原子）の放出量が、それぞれ１×１０１９個
／ｃｍ３以下、好ましくは１×１０１８個／ｃｍ３以下とすることができる。
【０２１９】
なお、ＴＤＳ分析にて放出量を測定する方法については、後述する酸素原子の放出量の測
定方法を参照する。
【０２２０】
ここで、本実施の形態で示した成膜装置の成膜室において、酸化物半導体膜を成膜する際
の各分子の分圧について説明する。なお、成膜時の全圧および分圧を株式会社アルバック
製四重極形質量分析計Ｑｕｌｅｅ  ＣＧＭ−０５１によって測定している。
【０２２１】
酸化物半導体膜は、基板加熱温度を１５０℃、スパッタリング用ターゲットをＩｎ−Ｇａ
−Ｚｎ−Ｏ化合物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）、アルゴン
を５０ｓｃｃｍおよび酸素を５０ｓｃｃｍ、電力を９ｋＷ（ＡＣ）、基板−ターゲット間
距離を１５０ｍｍとして成膜している。
【０２２２】
図４５は、成膜開始から１００ｓ後の全圧、ｍ／ｚ＝２の分圧、ｍ／ｚ＝１８の分圧、ｍ
／ｚ＝２８の分圧、ｍ／ｚ＝４０の分圧およびｍ／ｚ＝４４の分圧である。
【０２２３】
図４５より、本実施の形態で示した成膜装置を用いた場合、成膜時のｍ／ｚ＝２の分圧、
ｍ／ｚ＝１８の分圧、ｍ／ｚ＝２８の分圧およびｍ／ｚ＝４４の分圧は、それぞれ１．５
×１０−４Ｐａ、５×１０−５Ｐａ、３×１０−５Ｐａおよび８×１０−５Ｐａと小さく
、成膜時に不純物の混入が起こりにくいことがわかる。
【０２２４】
以上のような成膜装置を用いることでｃ軸が上面の法線ベクトルに平行である結晶領域を
有する酸化物半導体膜を得ることができる。ｃ軸が上面の法線ベクトルに平行である結晶
領域を有する酸化物半導体膜は、優れた半導体特性を有するため、トランジスタに用いた
ときに高い信頼性が得られる。
【０２２５】
本実施の形態は他の実施の形態と適宜組み合わせて用いることができる。
【０２２６】
（実施の形態３）
実施の形態１で示したスパッタリング用ターゲット、および実施の形態２で示した成膜装
置を用いて成膜した酸化物半導体膜を用いたトランジスタについて図１１乃至図１６を用
いて説明する。
【０２２７】
図１１乃至図１４に示すトランジスタは、フォトリソグラフィ工程数が少ないため生産性
に優れる。図１１乃至図１４に示すトランジスタは、比較的トランジスタのサイズが大き
い表示装置などに好適である。
【０２２８】
まずは、図１１に示すトランジスタの構造について説明する。図１１（Ａ）はトランジス
タの上面図である。図１１（Ａ）に示す一点鎖線Ａ−Ｂに対応する断面図が図１１（Ｂ）
である。
【０２２９】
図１１（Ｂ）に示すトランジスタは、基板１００と、基板１００上に設けられた下地絶縁
膜１０２と、下地絶縁膜１０２上に設けられた酸化物半導体膜１０６と、酸化物半導体膜
１０６上にあり、酸化物半導体膜１０６と少なくとも一部を接して設けられた一対の電極
１１６と、酸化物半導体膜１０６および一対の電極１１６を覆って設けられたゲート絶縁
膜１１２と、ゲート絶縁膜１１２を介して酸化物半導体膜１０６に重畳して設けられたゲ
ート電極１０４と、を有する。
【０２３０】
ここで、酸化物半導体膜１０６は、実施の形態１で示したｃ軸が上面の法線ベクトルに平
行である結晶領域を有する酸化物半導体からなるスパッタリング用ターゲットを用いて成
膜する。また、酸化物半導体膜１０６は、実施の形態２で示した成膜装置を用いて成膜す
る。
【０２３１】
酸化物半導体膜１０６は、厚さを１ｎｍ以上５０ｎｍ以下とする。好ましくは、厚さを３
ｎｍ以上２０ｎｍ以下とする。特に、チャネル長が３０ｎｍ以下のトランジスタでは、酸
化物半導体膜１０６の厚さを５ｎｍ程度とすることで、トランジスタのチャネル長が短く
なるに従い、しきい値電圧がマイナス方向へシフトする現象を抑制でき、安定な電気的特
性を有する。
【０２３２】
酸化物半導体膜１０６は、少なくともＩｎおよびＺｎを含むことが好ましい。また、酸化
物半導体膜１０６は、ＩｎおよびＺｎに加え、トランジスタの電気的特性のばらつきを低
減するためにＧａ、Ｓｎ、ＨｆまたはＡｌを有すると好ましい。
【０２３３】
または、酸化物半導体膜１０６は、ＩｎおよびＺｎに加え、トランジスタの電気的特性の
ばらつきを低減するためにランタノイドであるＬａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇ
ｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、ＹｂおよびＬｕから選ばれた一種以上を有してもよ
い。
【０２３４】
酸化物半導体膜１０６として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物に代えて、例えば、Ｉｎ−Ｚ
ｎ−Ｏ化合物、Ｓｎ−Ｚｎ−Ｏ化合物、Ａｌ−Ｚｎ−Ｏ化合物、Ｚｎ−Ｍｇ−Ｏ化合物、
Ｓｎ−Ｍｇ−Ｏ化合物、Ｉｎ−Ｍｇ−Ｏ化合物、Ｉｎ−Ｇａ−Ｏ化合物、Ｉｎ−Ａｌ−Ｚ
ｎ−Ｏ化合物、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ化合物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ化合物、Ａｌ−Ｇａ
−Ｚｎ−Ｏ化合物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ化合物、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ化合物、Ｉｎ−
Ｌａ−Ｚｎ−Ｏ化合物、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ化合物、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ化合物、Ｉ
ｎ−Ｎｄ−Ｚｎ−Ｏ化合物、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ化合物、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ化合物
、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ化合物、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ化合物、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ化
合物、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ化合物、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ化合物、Ｉｎ−Ｔｍ−Ｚｎ−
Ｏ化合物、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ化合物、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ化合物、Ｉｎ−Ｓｎ−Ｇ
ａ−Ｚｎ−Ｏ化合物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ−Ｏ化合物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ−Ｏ
化合物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ−Ｏ化合物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ−Ｏ化合物、Ｉｎ
−Ｈｆ−Ａｌ−Ｚｎ−Ｏ化合物を用いても構わない。その場合、実施の形態１に示したス
パッタリング用ターゲットの作製方法を参照に、原料を適宜変更してスパッタリング用タ
ーゲットを作製すればよい。
【０２３５】
例えば、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ化合物を用いたトランジスタでは比較的容易に高い電界効
果移動度が得られる。具体的には、トランジスタの電界効果移動度を３１ｃｍ２／Ｖｓ以
上、４０ｃｍ２／Ｖｓ以上、６０ｃｍ２／Ｖｓ以上、８０ｃｍ２／Ｖｓ以上または１００
ｃｍ２／Ｖｓ以上とすることができる。なお、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ化合物以外（例えば
Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物）でも、欠陥密度を低減することにより電界効果移動度を高
めることができる。
【０２３６】
酸化物半導体膜１０６としてＩｎ−Ｚｎ−Ｏ化合物を用いる場合、原子数比で、Ｉｎ／Ｚ
ｎ＝０．５以上５０以下、好ましくはＩｎ／Ｚｎ＝１以上２０以下、さらに好ましくはＩ
ｎ／Ｚｎ＝１．５以上１５以下とする。Ｚｎの原子数比を前述の範囲とすることで、トラ
ンジスタの電界効果移動度を向上させることができる。ここで、化合物の原子数比がＩｎ
：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとすると好ましい。
【０２３７】
酸化物半導体膜１０６として、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材
料を用いてもよい。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ、Ｓｎ、ＨｆおよびＣｏから
選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、Ｇ
ａおよびＭｎまたはＧａおよびＣｏなどを用いてもよい。
【０２３８】
酸化物半導体膜１０６は、トランジスタのオフ電流を低減するため、バンドギャップが２
．５ｅＶ以上、好ましくは２．８ｅＶ以上、さらに好ましくは３．０ｅＶ以上の材料を選
択する。
【０２３９】
なお、酸化物半導体膜１０６は、アルカリ金属およびアルカリ土類金属などが低減され、
極めて不純物濃度の低い酸化物半導体膜１０６であると好ましい。酸化物半導体膜１０６
が前述の不純物を有すると、不純物の形成する準位によりバンドギャップ内の再結合が起
こり、トランジスタはオフ電流が増大してしまう。
【０２４０】
また、酸化物半導体膜１０６中のアルカリ金属濃度は、ＳＩＭＳにおいて、ナトリウム濃
度が５×１０１６ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３
以下、さらに好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とする。同様に、リチウム
濃度は、５×１０１５ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃ
ｍ３以下とする。同様に、カリウム濃度は、５×１０１５ａｔｏｍｓ／ｃｍ３以下、好ま
しくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とする。
【０２４１】
以上に示した酸化物半導体膜１０６を用いることでトランジスタのオフ電流を小さくでき
る。例えば、トランジスタのチャネル長が３μｍ、チャネル幅１μｍのときのオフ電流を
１×１０−１８Ａ以下、１×１０−２１Ａ以下、または１×１０−２４Ａ以下とすること
ができる。そのため、データの保持特性に優れ、消費電力の小さいメモリセルを作製する
ことができる。
【０２４２】
基板１００に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有
している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板
などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半
導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（
Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、こ
れらの基板上に半導体素子が設けられたものを、基板１００として用いると好ましい。
【０２４３】
また、基板１００として、可とう性基板を用いてもよい。なお、可とう性基板上にトラン
ジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トラン
ジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、
非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
【０２４４】
下地絶縁膜１０２は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコ
ン、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化イ
ットリウム、酸化ランタン、酸化セシウム、酸化タンタルおよび酸化マグネシウムの一種
以上を選択して、単層または積層で用いればよい。
【０２４５】
下地絶縁膜１０２は十分な平坦性を有することが好ましい。具体的には、平均面粗さ（Ｒ
ａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以下となる
ように下地絶縁膜１０２を設ける。上述の数値以下のＲａとすることで、酸化物半導体膜
１０６に結晶領域が形成されやすくなる。なお、Ｒａは、ＪＩＳ  Ｂ０６０１で定義され
ている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準
面から指定面までの偏差の絶対値を平均した値」と表現でき、数式１にて定義される。
【０２４６】
【数１】
2020174217.tif 000003
【０２４７】
なお、数式１において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ
１）（ｘ２，ｙ２）の４点で表される四角形の領域）の面積を指し、Ｚ０は測定面の平均
高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓ
ｃｏｐｅ）にて評価可能である。
【０２４８】
酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、
例えば、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下
、シリコンが２５原子％以上３５原子％以下、水素が０原子％以上１０原子％以下の範囲
で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒
素の含有量が多いものを示し、例えば、酸素が５原子％以上３０原子％以下、窒素が２０
原子％以上５５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が１０原子
％以上２５原子％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後
方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔ
ｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ  Ｆｏｒｗａｒｄ  ｓ
ｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した場合のものである。
また、構成元素の組成は、その合計が１００原子％を超えない値をとる。
【０２４９】
また、下地絶縁膜１０２は、加熱処理により酸素を放出する絶縁膜を用いると好ましい。
【０２５０】
「加熱処理により酸素を放出する」とは、ＴＤＳ分析にて、酸素原子に換算しての酸素の
放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ
／ｃｍ３以上であることをいう。
【０２５１】
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下
に説明する。
【０２５２】
ＴＤＳ分析したときの気体の放出量は、イオン強度の積分値に比例する。このため、測定
したイオン強度の積分値と、標準試料の基準値との比により、気体の放出量を計算するこ
とができる。標準試料の基準値とは、所定の密度の原子を含む試料において、当該原子に
相当するイオン強度の積分値に対する当該原子の密度の割合である。
【０２５３】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、およ
び絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式２で求め
ることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるガスの全てが酸
素分子由来と仮定する。質量数３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可
能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の
酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比
率が極微量であるため考慮しない。
【０２５４】
【数２】
2020174217.tif 000004
【０２５５】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試
料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、Ｎ
Ｈ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのイオン強度の積分値であ
る。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式２の詳細に関して
は、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子
科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として
１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定する。
【０２５６】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量につ
いて見積もることができる。
【０２５７】
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子
の放出量の２倍となる。
【０２５８】
上記構成において、加熱処理により酸素を放出する膜は、酸素が過剰な酸化シリコン（Ｓ
ｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））
とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位
体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法により測定し
た値である。
【０２５９】
下地絶縁膜１０２から酸化物半導体膜１０６に酸素が供給されることで、酸化物半導体膜
１０６と下地絶縁膜１０２との界面準位密度を低減できる。この結果、トランジスタの動
作などに起因して、酸化物半導体膜１０６と下地絶縁膜１０２との界面にキャリアが捕獲
されることを抑制することができ、信頼性の高いトランジスタを得ることができる。
【０２６０】
さらに、酸化物半導体膜１０６の酸素欠損に起因して電荷が生じる場合がある。一般に酸
化物半導体膜１０６の酸素欠損は、ドナーとなりキャリアである電子を放出することがあ
る。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そこで
、下地絶縁膜１０２から酸化物半導体膜１０６に酸素が十分に供給され、好ましくは酸化
物半導体膜１０６に酸素が過剰に含まれていることにより、しきい値電圧がマイナス方向
へシフトする要因である、酸化物半導体膜１０６の酸素欠損を低減することができる。
【０２６１】
過剰酸素は主に酸化物半導体膜１０６の格子間に存在する酸素であり、その酸素濃度は１
×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０２０ａｔｏｍｓ／ｃｍ３以下の範囲とする。
酸化物半導体膜１０６の格子間に存在する酸素濃度を前述の範囲とすることで、結晶に歪
みなどが生じず、結晶領域を崩壊することがないため好ましい。
【０２６２】
一対の電極１１６は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、Ｔ
ａおよびＷ、それらの窒化物、酸化物ならびに合金から一種以上選択し、単層でまたは積
層で用いればよい。または、少なくともＩｎおよびＺｎを含む酸化物または酸窒化物を用
いても構わない。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ化合物などを用いればよい。
【０２６３】
ゲート絶縁膜１１２は、下地絶縁膜１０２と同様の材料から選択して形成すればよい。
【０２６４】
ゲート電極１０４は、一対の電極１１６と同様の材料から選択して形成すればよい。
【０２６５】
次に、図１２に示すトランジスタの構造について説明する。図１２（Ａ）はトランジスタ
の上面図である。図１２（Ａ）に示す一点鎖線Ａ−Ｂに対応する断面図が図１２（Ｂ）で
ある。
【０２６６】
図１２（Ｂ）に示すトランジスタは、基板１００と、基板１００上に設けられた下地絶縁
膜１０２と、下地絶縁膜１０２上に設けられた一対の電極２１６と、一対の電極２１６上
にあり、一対の電極２１６および下地絶縁膜１０２と少なくとも一部を接して設けられた
酸化物半導体膜２０６と、一対の電極２１６および酸化物半導体膜２０６を覆って設けら
れたゲート絶縁膜２１２と、ゲート絶縁膜２１２を介して酸化物半導体膜２０６に重畳し
て設けられたゲート電極２０４と、を有する。
【０２６７】
なお、一対の電極２１６、酸化物半導体膜２０６、ゲート絶縁膜２１２およびゲート電極
２０４は、それぞれ一対の電極１１６、酸化物半導体膜１０６、ゲート絶縁膜１１２およ
びゲート電極１０４と同様の方法および同様の材料を用いて設ければよい。
【０２６８】
次に、図１３に示すトランジスタの構造について説明する。図１３（Ａ）はトランジスタ
の上面図である。図１３（Ａ）に示す一点鎖線Ａ−Ｂに対応する断面図が図１３（Ｂ）で
ある。
【０２６９】
図１３（Ｂ）に示すトランジスタは、基板１００と、基板１００上に設けられたゲート電
極３０４と、ゲート電極３０４を覆って設けられたゲート絶縁膜３１２と、ゲート絶縁膜
３１２を介してゲート電極３０４と重畳して設けられた酸化物半導体膜３０６と、酸化物
半導体膜３０６上にあり、酸化物半導体膜３０６と少なくとも一部を接して設けられた一
対の電極３１６と、酸化物半導体膜３０６および一対の電極３１６を覆って設けられた保
護絶縁膜３１８と、を有する。
【０２７０】
なお、一対の電極３１６、酸化物半導体膜３０６、ゲート絶縁膜３１２およびゲート電極
３０４は、それぞれ一対の電極１１６、酸化物半導体膜１０６、ゲート絶縁膜１１２およ
びゲート電極１０４と同様の方法および同様の材料を用いて設ければよい。
【０２７１】
また、保護絶縁膜３１８は下地絶縁膜１０２と同様の材料から選択して設ければよい。
【０２７２】
次に、図１４に示すトランジスタの構造について説明する。図１４（Ａ）はトランジスタ
の上面図である。図１４（Ａ）に示す一点鎖線Ａ−Ｂに対応する断面図が図１４（Ｂ）で
ある。
【０２７３】
図１４（Ｂ）に示すトランジスタは、基板１００と、基板１００上に設けられたゲート電
極３０４と、ゲート電極３０４を覆って設けられたゲート絶縁膜３１２と、ゲート絶縁膜
３１２上に設けられた一対の電極４１６と、一対の電極４１６上にあり、一対の電極４１
６およびゲート絶縁膜３１２と少なくとも一部が接して設けられた酸化物半導体膜４０６
と、一対の電極４１６および酸化物半導体膜４０６を覆って設けられた保護絶縁膜４１８
と、を有する。
【０２７４】
なお、一対の電極４１６、酸化物半導体膜４０６および保護絶縁膜４１８は、それぞれ一
対の電極１１６、酸化物半導体膜１０６および保護絶縁膜３１８と同様の方法および同様
の材料を用いて設ければよい。
【０２７５】
図１５および図１６に示すトランジスタは、図１１乃至図１４に示すトランジスタと比較
すると工程がやや煩雑であるが、寄生容量が小さくなることによって、チャネル長が短く
なるに従い、しきい値電圧がマイナス方向へシフトする現象が起こりにくいため、優れた
電気的特性の要求される微細なトランジスタに適した構造である。
【０２７６】
次に、図１５に示すトランジスタの構造について説明する。図１５（Ａ）はトランジスタ
の上面図である。図１５（Ａ）に示す一点鎖線Ａ−Ｂに対応する断面図が図１５（Ｂ）お
よび図１５（Ｃ）である。
【０２７７】
図１５（Ｂ）に示すトランジスタは、基板１００と、基板１００上に設けられた下地絶縁
膜５０２と、下地絶縁膜５０２の周辺に設けられた保護膜５２０と、下地絶縁膜５０２お
よび保護膜５２０上に設けられた、高抵抗領域５０６ａおよび低抵抗領域５０６ｂを含む
酸化物半導体膜５０６と、酸化物半導体膜５０６上に設けられたゲート絶縁膜５１２と、
ゲート絶縁膜５１２を介して酸化物半導体膜５０６に重畳して設けられたゲート電極５０
４と、ゲート電極５０４の側面に接して設けられた側壁絶縁膜５２４と、酸化物半導体膜
５０６上にあり、少なくとも酸化物半導体膜５０６と一部を接して設けられた一対の電極
５１６と、ゲート電極５０４、側壁絶縁膜５２４および一対の電極５１６を覆って設けら
れた保護絶縁膜５１８と、保護絶縁膜５１８に設けられた開口部を介して一対の電極５１
６と接して設けられた配線５２２と、を有する。
【０２７８】
なお、一対の電極５１６、ゲート絶縁膜５１２、保護絶縁膜５１８およびゲート電極５０
４は、それぞれ一対の電極１１６、ゲート絶縁膜１１２、保護絶縁膜３１８およびゲート
電極１０４と同様の方法および同様の材料を用いて設ければよい。
【０２７９】
また、酸化物半導体膜５０６は、ゲート電極５０４をマスクに用い、ゲート絶縁膜を介し
て酸化物半導体膜の抵抗値を低減する機能を有する不純物を添加し、低抵抗領域５０６ｂ
を形成することで設ければよい。このとき、不純物の添加されない領域が高抵抗領域５０
６ａとなる。なお、不純物は、リン、窒素またはホウ素などを用いればよい。不純物の添
加後に活性化のための２５０℃以上６５０℃以下の温度で加熱処理を行う。なお、不純物
は、イオン注入法を用いて添加すると、イオンドーピング法を用いて添加した場合と比べ
、酸化物半導体膜中への水素の混入が少なくなるため好ましい。ただし、イオンドーピン
グ法を除外するものではない。
【０２８０】
なお、酸化物半導体膜５０６は、ゲート電極５０４および側壁絶縁膜５２４をマスクに用
い、ゲート絶縁膜を介して酸化物半導体膜の抵抗値を低減する機能を有する不純物を添加
し、低抵抗領域５０６ｂを形成することで設けてもよい。このとき、不純物の添加されな
い領域が高抵抗領域５０６ａとなる。具体的には、側壁絶縁膜５２４と重畳する領域が低
抵抗領域５０６ｂではなく高抵抗領域５０６ａとなる（図１５（Ｃ）参照。）。
【０２８１】
なお、ゲート絶縁膜を介して不純物を添加することにより、酸化物半導体膜に不純物の添
加する際に生じるダメージを低減することができる。ただし、ゲート絶縁膜を介さずに不
純物を注入しても構わない。
【０２８２】
また、下地絶縁膜５０２は、下地絶縁膜１０２と同様の方法および同様の材料を用いて設
けた絶縁膜を加工して溝部を設けることで形成すればよい。
【０２８３】
また、保護膜５２０は、下地絶縁膜５０２に設けられた溝部を埋めるように絶縁膜を成膜
し、その後ＣＭＰ処理を行うことで形成すればよい。
【０２８４】
保護膜５２０は、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウ
ム、酸化ハフニウム、酸化ジルコニウム、酸化イットリウム、酸化ランタン、酸化セシウ
ム、酸化タンタルおよび酸化マグネシウムの一種以上を選択して、単層または積層で用い
ればよい。
【０２８５】
保護膜５２０は、２５０℃以上４５０℃以下、好ましくは１５０℃以上８００℃以下の温
度範囲において、例えば１時間の加熱処理を行っても酸素を透過しない性質を有すると好
ましい。
【０２８６】
以上のような性質により、保護膜５２０を下地絶縁膜５０２の周辺に設ける構造とすると
きに、下地絶縁膜５０２から加熱処理によって放出された酸素が、トランジスタの外方へ
拡散していくことを抑制できる。このように、下地絶縁膜５０２に酸素が保持されるため
、トランジスタの電界効果移動度の低下を防止し、しきい値電圧のばらつきを低減させ、
かつ信頼性を向上させることができる。
【０２８７】
ただし、保護膜５２０を設けない構造を採ることもできる。
【０２８８】
側壁絶縁膜５２４は、ゲート電極５０４を覆って絶縁膜を設けた後、該絶縁膜をエッチン
グすることにより形成する。エッチングは、異方性の高いエッチング方法を用いる。側壁
絶縁膜５２４は、絶縁膜に異方性の高いエッチング工程を行うことで自己整合的に形成す
ることができる。例えば、ドライエッチング法を用いると好ましい。ドライエッチング法
に用いるエッチングガスとしては、例えば、トリフルオロメタン、オクタフルオロシクロ
ブタン、テトラフルオロメタンなどのフッ素を含むガスが挙げられる。エッチングガスに
は、希ガスまたは水素を添加してもよい。ドライエッチング法は、基板に高周波電圧を印
加する、反応性イオンエッチング法（ＲＩＥ法）を用いると好ましい。
【０２８９】
また、配線５２２は、ゲート電極１０４と同様の材料から選択して設ければよい。
【０２９０】
次に、図１６に示すトランジスタの構造について説明する。図１６（Ａ）はトランジスタ
の上面図である。図１６（Ａ）に示す一点鎖線Ａ−Ｂに対応する断面図が図１６（Ｂ）で
ある。
【０２９１】
図１６（Ｂ）に示すトランジスタは、基板１００と、基板１００上に設けられた溝部を有
する下地絶縁膜６０２と、下地絶縁膜６０２の溝部に設けられた一対の電極６１６と、下
地絶縁膜６０２および一対の電極６１６上に設けられた高抵抗領域６０６ａおよび低抵抗
領域６０６ｂを有する酸化物半導体膜６０６と、酸化物半導体膜６０６上に設けられたゲ
ート絶縁膜６１２と、ゲート絶縁膜６１２を介して酸化物半導体膜６０６と重畳して設け
られたゲート電極６０４と、ゲート絶縁膜６１２およびゲート電極６０４を覆って設けら
れた保護絶縁膜６１８と、保護絶縁膜６１８、ゲート絶縁膜６１２および酸化物半導体膜
６０６に設けられた開口部を介して一対の電極６１６と接して設けられた配線６２２と、
を有する。
【０２９２】
なお、ゲート絶縁膜６１２、保護絶縁膜６１８、酸化物半導体膜６０６、配線６２２およ
びゲート電極６０４は、それぞれゲート絶縁膜１１２、保護絶縁膜３１８、酸化物半導体
膜５０６、配線５２２およびゲート電極１０４と同様の方法および同様の材料を用いて設
ければよい。
【０２９３】
また、下地絶縁膜６０２は、下地絶縁膜１０２と同様の方法および同様の材料を用いて設
けた絶縁膜を加工して溝部を設けることで形成すればよい。
【０２９４】
また、一対の電極６１６は、下地絶縁膜６０２に設けられた溝部を埋めるように導電膜を
成膜し、その後ＣＭＰ処理を行うことで形成すればよい。
【０２９５】
以下にトランジスタの電界効果移動度について図２７乃至図３０を用いて説明する。
【０２９６】
酸化物半導体に限らず、トランジスタの電界効果移動度は、様々な理由によって本来の得
られるはずの電界効果移動度よりも低く測定される。電界効果移動度を低下させる要因と
しては半導体内部の欠陥や半導体と絶縁膜との界面における欠陥がある。ここでは、Ｌｅ
ｖｉｎｓｏｎモデルを用い、半導体内部に欠陥がないと仮定した場合の電界効果移動度を
理論的に導き出す。
【０２９７】
本来のトランジスタの電界効果移動度をμ０とし、半導体中に何らかのポテンシャル障壁
（粒界等）が存在すると仮定したときに測定される電界効果移動度μは数式３で表される
。
【０２９８】
【数３】
2020174217.tif 000005
【０２９９】
ここで、Ｅはポテンシャル障壁の高さであり、ｋはボルツマン定数、Ｔは絶対温度である
。なお、Ｌｅｖｉｎｓｏｎモデルでは、ポテンシャル障壁の高さＥが欠陥に由来すると仮
定し、数式４で表される。
【０３００】
【数４】
2020174217.tif 000006
【０３０１】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積あたりの平均欠陥密度、εは半導体の
誘電率、ｎはチャネルの単位面積あたりのキャリア密度、Ｃｏｘは単位面積当たりのゲー
ト絶縁膜容量、Ｖｇｓはゲート電圧、ｔはチャネルの厚さである。なお、厚さが３０ｎｍ
以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
【０３０２】
線形領域におけるドレイン電流Ｉｄｓは、数式５で表される。
【０３０３】
【数５】
2020174217.tif 000007
【０３０４】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、ＬおよびＷは１０μｍとす
る。また、Ｖｄｓはドレイン電圧である。
【０３０５】
数式５の両辺の対数を取ると、数式６で表される。
【０３０６】
【数６】
2020174217.tif 000008
【０３０７】
数式６の右辺はＶｇｓの関数であるため、縦軸をｌｎ（Ｉｄｓ／Ｖｇｓ）、横軸を１／Ｖ
ｇｓとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められ
る。即ち、トランジスタのＶｇｓ−Ｉｄｓ特性から半導体中の欠陥密度Ｎが得られる。
【０３０８】
半導体中の欠陥密度Ｎは半導体の成膜時の基板加熱温度に依存する。半導体として、Ｉｎ
、ＳｎおよびＺｎの比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−
Ｚｎ−Ｏスパッタリング用ターゲットを用いて成膜した酸化物半導体を用いた場合、酸化
物半導体中の欠陥密度Ｎは１×１０１２／ｃｍ２程度となる。
【０３０９】
上述した酸化物半導体中の欠陥密度Ｎをもとに、数式３および数式４を用いて計算すると
、本来のトランジスタの電界効果移動度μ０は１２０ｃｍ２／Ｖｓとなる。したがって、
酸化物半導体中および酸化物半導体と接するゲート絶縁膜との界面に欠陥がない、理想的
なトランジスタの電界効果移動度μ０は１２０ｃｍ２／Ｖｓとわかる。ところが、欠陥の
多い酸化物半導体では、トランジスタの電界効果移動度μは３０ｃｍ２／Ｖｓ程度である
。
【０３１０】
また、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面散乱によってトラ
ンジスタの輸送特性は影響を受ける。ゲート絶縁膜界面からｘだけ離れた場所における電
界効果移動度μ１は、数式７で表される。
【０３１１】
【数７】
2020174217.tif 000009
【０３１２】
ここで、Ｄはゲート電極による電界強度、Ｂは定数、ｌは界面散乱の影響が生じる深さで
ある。Ｂおよびｌは、トランジスタの電気的特性の実測より求めることができ、上記酸化
物半導体を用いたトランジスタの電気的特性の実測からは、Ｂ＝４．７５×１０７ｃｍ／
ｓ、ｌ＝１０ｎｍが得られる。Ｄが増加すると、即ちＶｇｓが高くなると、数式７の第２
項が増加するため、電界効果移動度μ１は低下することがわかる。
【０３１３】
酸化物半導体中および酸化物半導体と接するゲート絶縁膜との界面に欠陥のない、理想的
なトランジスタの電界効果移動度μ２を計算した結果を図２７に示す。なお、計算にはシ
ノプシス社製Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャッ
プを２．８ｅＶ、電子親和力を４．７ｅＶ、比誘電率を１５、厚さを１５ｎｍとした。さ
らに、ゲートの仕事関数を５．５ｅＶ、ソースおよびドレインの仕事関数を４．６ｅＶと
した。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率を４．１とした。また、チャネ
ル長およびチャネル幅はともに１０μｍ、Ｖｄｓは０．１Ｖとした。
【０３１４】
図２７で示されるように、Ｖｇｓが１Ｖ近傍で電界効果移動度μ２は１００ｃｍ２／Ｖｓ
以上のピークを有するが、Ｖｇｓがさらに高くなると、界面散乱の影響が大きくなり、電
界効果移動度μ２が低下することがわかる。
【０３１５】
このような理想的なトランジスタを微細化した場合について、計算した結果を図２８乃至
図３０に示す。なお、計算には図１５に示した構造のトランジスタを仮定している。
【０３１６】
ここで、低抵抗領域５０６ｂの抵抗率を２×１０−３Ωｃｍ、ゲート電極５０４の幅を３
３ｎｍ、側壁絶縁膜５２４の幅を５ｎｍ、チャネル幅を４０ｎｍとする。なお、チャネル
領域を便宜上高抵抗領域５０６ａという名称で記載しているが、ここではチャネル領域を
真性半導体と仮定している。
【０３１７】
計算にはシノプシス社製Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用した。図２８は、図１
５（Ｂ）に示される構造のトランジスタのＩｄｓ（実線）および電界効果移動度μ（点線
）のＶｇｓ依存性である。なお、ＩｄｓはＶｄｓを１Ｖとし、電界効果移動度μはＶｄｓ
を０．１Ｖとして計算している。ここで、ゲート絶縁膜の厚さが１５ｎｍとした場合を図
２８（Ａ）に、１０ｎｍとした場合を図２８（Ｂ）に、５ｎｍとした場合を図２８（Ｃ）
にそれぞれ示す。
【０３１８】
図２８より、ゲート絶縁膜が薄くなるほど、オフ状態（ここではＶｇｓが−３Ｖから０Ｖ
の範囲を指す。）でのドレイン電流Ｉｄｓが低下する。一方、電界効果移動度μのピーク
値やオン状態（ここではＶｇｓが０Ｖから３Ｖの範囲を指す。）でのドレイン電流Ｉｄｓ
には目立った変化がない。図２８より、Ｖｇｓが１Ｖ近傍でＩｄｓは半導体装置であるメ
モリなどに必要とされる１０μＡを超えることがわかる。
【０３１９】
同様に、図１５（Ｃ）で示されるトランジスタについて計算を行っている。図１５（Ｃ）
で示されるトランジスタは、高抵抗領域５０７ａおよび低抵抗領域５０７ｂを有する酸化
物半導体膜５０７を有する点で、図１５（Ｂ）で示されるトランジスタとは異なる。具体
的には、図１５（Ｃ）で示されるトランジスタは、側壁絶縁膜５２４と重畳する酸化物半
導体膜５０７の領域が高抵抗領域５０７ａに含まれる。即ち、該トランジスタは側壁絶縁
膜５２４の幅だけオフセット領域を有するトランジスタである。なお、オフセット領域の
幅をオフセット長（Ｌｏｆｆ）ともいう（図１５（Ａ）参照。）。なお、Ｌｏｆｆは便宜
上左右で同じ幅としている。
【０３２０】
図１５（Ｃ）で示されるトランジスタにおいて、Ｌｏｆｆを５ｎｍとし、ドレイン電流Ｉ
ｄｓ（実線）および電界効果移動度μ（点線）のＶｇｓ依存性を図２９に示す。なお、Ｉ
ｄｓは、Ｖｄｓを１Ｖとし、電界効果移動度μはＶｄｓを０．１Ｖとして計算している。
ここで、ゲート絶縁膜の厚さが１５ｎｍとした場合を図２９（Ａ）に、１０ｎｍとした場
合を図２９（Ｂ）に、５ｎｍとした場合を図２９（Ｃ）にそれぞれ示す。
【０３２１】
また、図３０は、図１５（Ｃ）に示されるトランジスタの構造から、Ｌｏｆｆを１５ｎｍ
としたもののドレイン電流Ｉｄｓ（実線）および電界効果移動度μ（点線）のＶｇｓ依存
性である。なお、Ｉｄｓは、Ｖｄｓを１Ｖとし、電界効果移動度μはＶｄｓを０．１Ｖと
して計算している。ここで、ゲート絶縁膜の厚さが１５ｎｍとした場合を図３０（Ａ）に
、１０ｎｍとした場合を図３０（Ｂ）に、５ｎｍとした場合を図３０（Ｃ）にそれぞれ示
す。
【０３２２】
図２９および図３０に示した計算結果より、図２８と同様に、いずれもゲート絶縁膜が薄
くなるほどオフ状態（ここではＶｇｓが−３Ｖから０Ｖの範囲を指す。）でのドレイン電
流Ｉｄｓが低下する。一方、電界効果移動度μのピーク値やオン状態（ここではＶｇｓが
０Ｖから３Ｖの範囲を指す。）でのドレイン電流Ｉｄｓには目立った変化がないとわかる
。
【０３２３】
なお、電界効果移動度μのピークは、図２８では８０ｃｍ２／Ｖｓ程度であるが、図２９
では６０ｃｍ２／Ｖｓ程度、図３０では４０ｃｍ２／Ｖｓと程度、Ｌｏｆｆが増加するほ
ど低下することがわかる。また、オフ状態でのＩｄｓも同様の傾向となることがわかる。
一方、オン状態のＩｄｓはオフセット長Ｌｏｆｆの増加に伴って減少するが、オフ状態の
Ｉｄｓの低下に比べるとはるかに緩やかである。また、いずれの計算結果からもＶｇｓが
１Ｖ近傍で、Ｉｄｓはメモリなどに必要とされる１０μＡを超えることがわかる。
【０３２４】
次に、酸化物半導体を用いたトランジスタの電気的特性について説明する。
【０３２５】
図３１は、作製したトランジスタ（試料１および試料２）の構造を示す上面図および断面
図である。図３１（Ａ）はトランジスタの上面図である。また、図３１（Ｂ）は図３１（
Ａ）の一点鎖線Ａ−Ｂに対応する断面図である。
【０３２６】
図３１（Ｂ）に示すトランジスタは、基板７００と、基板７００上に設けられた下地絶縁
膜７０２と、下地絶縁膜７０２上に設けられた酸化物半導体膜７０６と、酸化物半導体膜
７０６と接する一対の電極７１６と、酸化物半導体膜７０６および一対の電極７１６上に
設けられたゲート絶縁膜７１２と、ゲート絶縁膜７１２を介して酸化物半導体膜７０６と
重畳して設けられたゲート電極７０４と、ゲート絶縁膜７１２およびゲート電極７０４を
覆って設けられた層間絶縁膜７１８と、層間絶縁膜７１８に設けられた開口部を介して一
対の電極７１６と接続する配線７２２と、層間絶縁膜７１８および配線７２２を覆って設
けられた保護絶縁膜７２８と、を有する。
【０３２７】
基板７００としてはガラス基板を、下地絶縁膜７０２としては酸化シリコン膜を、酸化物
半導体膜７０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極７１６としてはタングス
テン膜を、ゲート絶縁膜７１２としては酸化シリコン膜を、ゲート電極７０４としては窒
化タンタル膜とタングステン膜との積層構造を、層間絶縁膜７１８としては酸化窒化シリ
コン膜とポリイミド膜との積層構造を、配線７２２としてはチタン膜、アルミニウム膜、
チタン膜がこの順で形成された積層構造を、保護絶縁膜７２８としてはポリイミド膜を、
それぞれ用いた。
【０３２８】
なお、図３１（Ａ）に示す構造のトランジスタにおいて、ゲート電極７０４と一対の電極
７１６との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜７０６に対する一対の電
極７１６のはみ出しをｄＷと呼ぶ。
【０３２９】
図３１（Ｂ）に示す構造のトランジスタ（試料１および試料２）の作製方法を以下に説明
する。
【０３３０】
まず、基板７００の表面に対し、アルゴン雰囲気でプラズマ処理を行った。プラズマ処理
は、スパッタリング装置を用い、基板７００側にバイアス電力を２００Ｗ（ＲＦ）印加し
て３分間行った。
【０３３１】
続けて、真空状態を保ったまま、下地絶縁膜７０２である酸化シリコン膜を３００ｎｍの
厚さで成膜した。
【０３３２】
酸化シリコン膜は、スパッタリング装置を用い、酸素雰囲気で電力を１５００Ｗ（ＲＦ）
として成膜した。スパッタリング用ターゲットは、石英スパッタリング用ターゲットを用
いた。なお、成膜時の基板加熱温度は１００℃とした。
【０３３３】
次に、下地絶縁膜７０２の上面をＣＭＰ処理し、Ｒａ＝０．２ｎｍ程度まで平坦化した。
【０３３４】
次に、酸化物半導体膜であるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１５ｎｍの厚さで成膜した。
【０３３５】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、アルゴン：酸素＝２：３［体積
比］の混合雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。スパッタリング用ターゲッ
トは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏスパッタリン
グ用ターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。
【０３３６】
次に、試料２のみ加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気
で１時間の加熱処理を行い、温度を保持したままさらに酸素雰囲気で１時間の加熱処理を
行った。
【０３３７】
次に、フォトリソグラフィ工程によって酸化物半導体膜を加工して、酸化物半導体膜７０
６を形成した。
【０３３８】
次に、タングステン膜を５０ｎｍの厚さで成膜した。
【０３３９】
タングステン膜は、スパッタリング装置を用い、アルゴン雰囲気で電力を１０００Ｗ（Ｄ
Ｃ）として成膜した。なお、成膜時の基板加熱温度は２００℃とした。
【０３４０】
次に、フォトリソグラフィ工程によってタングステン膜を加工して、一対の電極７１６を
形成した。
【０３４１】
次に、ゲート絶縁膜７１２である酸化シリコン膜を１００ｎｍの厚さで成膜した。なお、
酸化シリコン膜の比誘電率は３．８とした。
【０３４２】
ゲート絶縁膜７１２である酸化シリコン膜は、下地絶縁膜７０２と同様の方法で成膜した
。
【０３４３】
次に、窒化タンタル膜およびタングステン膜を、この順番でそれぞれ１５ｎｍおよび１３
５ｎｍの厚さで成膜した。
【０３４４】
窒化タンタル膜は、スパッタリング装置を用い、アルゴン：窒素＝５：１の混合雰囲気で
電力を１０００Ｗ（ＤＣ）として成膜した。なお、成膜時に基板加熱は行っていない。
【０３４５】
タングステン膜は、スパッタリング装置を用い、アルゴン雰囲気で電力を４０００Ｗ（Ｄ
Ｃ）として成膜した。なお、成膜時の基板加熱温度は２００℃とした。
【０３４６】
次に、フォトリソグラフィ工程によって窒化タンタル膜およびタングステン膜を加工して
、ゲート電極７０４を形成した。
【０３４７】
次に、層間絶縁膜７１８となる酸化窒化シリコン膜を３００ｎｍの厚さで成膜した。
【０３４８】
層間絶縁膜７１８となる酸化窒化シリコン膜は、ＰＣＶＤ装置を用い、モノシラン：亜酸
化窒素＝１：２００の混合雰囲気で電力を３５Ｗ（ＲＦ）として成膜した。なお、成膜時
の基板加熱温度は３２５℃とした。
【０３４９】
次に、フォトリソグラフィ工程によって層間絶縁膜７１８となる酸化窒化シリコン膜を加
工した。
【０３５０】
次に、層間絶縁膜７１８となる感光性ポリイミドを１５００ｎｍの厚さで成膜した。
【０３５１】
次に、層間絶縁膜７１８となる酸化窒化シリコン膜のフォトリソグラフィ工程で用いたフ
ォトマスクを用いて層間絶縁膜７１８となる感光性ポリイミドを露光し、その後現像し、
次に感光性ポリイミド膜を硬化させるために加熱処理を行い、酸化窒化シリコン膜と合わ
せて層間絶縁膜７１８を形成した。加熱処理は、窒素雰囲気において、３００℃の温度で
行った。
【０３５２】
次に、チタン膜、アルミニウム膜およびチタン膜を、この順番でそれぞれ５０ｎｍ、１０
０ｎｍおよび５ｎｍの厚さで成膜した。
【０３５３】
チタン膜は、二層ともにスパッタリング装置を用い、アルゴン雰囲気で電力を１０００Ｗ
（ＤＣ）として成膜した。なお、成膜時に基板加熱は行っていない。
【０３５４】
アルミニウム膜は、スパッタリング装置を用い、アルゴン雰囲気で電力を１０００Ｗ（Ｄ
Ｃ）として成膜した。なお、成膜時に基板加熱は行っていない。
【０３５５】
次に、フォトリソグラフィ工程によってチタン膜、アルミニウム膜およびチタン膜を加工
して、配線７２２を形成した。
【０３５６】
次に、保護絶縁膜７２８である感光性ポリイミド膜を１５００ｎｍの厚さで成膜した。
【０３５７】
次に、配線７２２のフォトリソグラフィ工程で用いたフォトマスクを用いて感光性ポリイ
ミド膜を露光し、その後現像して、保護絶縁膜７２８に配線７２２を露出する開口部を形
成した。
【０３５８】
次に、感光性ポリイミド膜を硬化させるために加熱処理を行った。加熱処理は、層間絶縁
膜７１８で用いた感光性ポリイミド膜に対する加熱処理と同様の方法で行った。
【０３５９】
以上の工程で、図３１（Ｂ）に示す構造のトランジスタを作製した。
【０３６０】
次に、図３１（Ｂ）に示す構造のトランジスタの電気的特性を評価した。
【０３６１】
図３１（Ｂ）に示す構造のトランジスタにおけるＶｇｓ−Ｉｄｓ特性を測定し、試料１の
結果を図３２（Ａ）に、試料２の結果を図３２（Ｂ）にそれぞれ示す。なお、測定に用い
たトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが片側３μ
ｍ（合計６μｍ）、ｄＷが片側３μｍ（合計６μｍ）である。また、Ｖｄｓは１０Ｖとし
た。
【０３６２】
また、試料１と試料２とを比較すると、酸化物半導体膜の成膜後に加熱処理を行うことで
トランジスタの電界効果移動度が高くなることがわかる。発明者等は、これが加熱処理に
より酸化物半導体膜中の不純物濃度を低減されたためである、と考えた。したがって、酸
化物半導体膜の成膜後に行う加熱処理によって酸化物半導体膜中の不純物濃度を低減し、
その結果、トランジスタの電界効果移動度を理想的な電界効果移動度に近づけることがで
きたとわかる。
【０３６３】
このように、酸化物半導体膜の成膜後に加熱処理を行うことで、酸化物半導体膜中の不純
物濃度が低減され、その結果トランジスタの電界効果移動度が高まることがわかる。
【０３６４】
次に、試料１および試料２に対しＢＴ試験を行った。ＢＴ試験について以下に説明する。
【０３６５】
まず基板加熱温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特
性の測定を行った。なおＶｄｓはドレイン電圧（ドレインとソースの電位差）を示す。次
に、基板加熱温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート絶縁膜７１２
に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇｓに２０Ｖを印加し、そのまま１
時間保持した。次に、Ｖｇｓを０Ｖとした。次に、基板加熱温度２５℃とし、Ｖｄｓを１
０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ測定を行った。これをプラスＢＴ試験と呼ぶ。
【０３６６】
同様に、まず基板加熱温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−
Ｉｄｓ特性の測定を行った。次に、基板加熱温度を１５０℃とし、Ｖｄｓを０．１Ｖとし
た。次に、ゲート絶縁膜に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇｓに−
２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇｓを０Ｖとした。次に、基板加熱
温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ測定を行った。こ
れをマイナスＢＴ試験と呼ぶ。
【０３６７】
試料１のプラスＢＴ試験の結果を図３３（Ａ）に、マイナスＢＴ試験の結果を図３３（Ｂ
）に示す。また、試料２のプラスＢＴ試験の結果を図３４（Ａ）に、マイナスＢＴ試験の
結果を図３４（Ｂ）に示す。なお、図には、ＢＴ試験前後のＶｇｓ−Ｉｄｓ特性の変動を
わかりやすくするため、矢印を付している。
【０３６８】
試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ
１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナス
ＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。
【０３６９】
試料１および試料２は、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性の高
いトランジスタであることがわかる。
【０３７０】
次に、試料２のトランジスタにおいて、基板加熱温度と電気的特性の関係について評価し
た。
【０３７１】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖ
が片側３μｍ（合計６μｍ）、ｄＷが０μｍとした。なお、Ｖｄｓは１０Ｖとした。なお
、基板加熱温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行っ
た。
【０３７２】
図３５（Ａ）に基板加熱温度としきい値電圧の関係を、図３５（Ｂ）に基板加熱温度と電
界効果移動度の関係を示す。
【０３７３】
図３５（Ａ）より、基板加熱温度が高いほどしきい値電圧は低くなることがわかる。なお
、その範囲は−４０℃（０．３８Ｖ）〜１５０℃（−１．０８Ｖ）であった。
【０３７４】
また、図３５（Ｂ）より、基板加熱温度が高いほど電界効果移動度が低くなることがわか
る。なお、その範囲は−４０℃（３７．４ｃｍ２／Ｖｓ）〜１５０℃（３３．４ｃｍ２／
Ｖｓ）であった。
【０３７５】
このように、試料２は、上述の温度範囲において電気的特性の変動が小さいことがわかる
。
【０３７６】
以上に示したトランジスタは、高い電界効果移動度を有し、信頼性が高いことがわかる。
【０３７７】
同様に、本発明の一態様である記憶素子に適用可能なトランジスタの、チャネル幅が１μ
ｍ当たりのオフ電流を評価した。
【０３７８】
試料２と同様の方法で試料を作製した。なお、測定に用いたトランジスタは、Ｌを３μｍ
、Ｗを１０ｃｍ、Ｌｏｖを２μｍ、ｄＷを０μｍとしている。
【０３７９】
図３６に、トランジスタのオフ電流と測定時に基板加熱温度（絶対温度）の逆数との関係
を示す。ここでは、簡単のため測定時に基板加熱温度の逆数に１０００を掛けた数値（１
０００／Ｔ）を横軸としている。
【０３８０】
以下にトランジスタのオフ電流の測定方法を簡単に説明する。ここでは便宜上測定対象と
なるトランジスタを第１のトランジスタと呼ぶ。
【０３８１】
第１のトランジスタのドレインはフローティングゲートＦＧと接続され、フローティング
ゲートＦＧは第２のトランジスタのゲートと接続される。
【０３８２】
まず、第１のトランジスタをオフ状態とし、次に、フローティングゲートＦＧに電荷を与
える。なお、第２のトランジスタには一定のドレイン電圧が印加されている。
【０３８３】
このとき、フローティングゲートＦＧの電荷が第１のトランジスタを通じて徐々にリーク
する。フローティングゲートＦＧの電荷が抜けると、第２のトランジスタのソース電位が
変化する。このソース電位の時間に対する変化量から第１のトランジスタからリークする
電荷量が見積もられ、オフ電流を測定することができる。
【０３８４】
図３６より、作製したトランジスタは、測定時の基板加熱温度が８５℃のとき、チャネル
幅１μｍあたりのオフ電流は２×１０−２１Ａ／μｍ（２ｚＡ／μｍ）であった。
【０３８５】
このように、作製したトランジスタのオフ電流は極めて小さいことがわかる。
【０３８６】
以上のように、ｃ軸が上面の法線ベクトルに平行である結晶領域を有する酸化物半導体膜
を用いることで、高い信頼性を有するトランジスタを得ることができる。
【０３８７】
また、電気的特性の優れたトランジスタを得ることができる。
【０３８８】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
【０３８９】
（実施の形態４）
本実施の形態では、実施の形態３に示したトランジスタを用いて作製した液晶表示装置に
ついて説明する。なお、本実施の形態では液晶表示装置に本発明の一態様に係るトランジ
スタを適用した例について説明するが、これに限定されるものではない。例えば、ＥＬ（
Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置に本発明の一態様に係るトランジス
タを適用することも、当業者であれば容易に想到しうるものである。
【０３９０】
図１７にアクティブマトリクス駆動方式の液晶表示装置の回路図を示す。液晶表示装置は
、ソース線ＳＬ＿１乃至ソース線ＳＬ＿ａ、ゲート線ＧＬ＿１乃至ゲート線ＧＬ＿ｂ、お
よび複数の画素２２００を有する。画素２２００は、トランジスタ２２３０と、キャパシ
タ２２２０と、液晶素子２２１０と、を含む。こうした画素２２００をマトリクス状に配
置することで液晶表示装置の画素部を構成する。なお、単にソース線またはゲート線を指
す場合には、ソース線ＳＬまたはゲート線ＧＬと記載する。
【０３９１】
トランジスタ２２３０として、実施の形態３で示したトランジスタを用いることができる
。本発明の一態様に係るトランジスタを用いることで、表示品位の高い、信頼性の高い表
示装置を得ることができる。
【０３９２】
ゲート線ＧＬはトランジスタ２２３０のゲートと接続し、ソース線ＳＬはトランジスタ２
２３０のソースと接続し、トランジスタ２２３０のドレインは、キャパシタ２２２０の一
方の容量電極と、液晶素子２２１０の一方の画素電極とを接続する。キャパシタ２２２０
の他方の容量電極および液晶素子２２１０の他方の画素電極は、共通電極と接続する。な
お、共通電極はゲート線ＧＬと同一層かつ同一材料で設けてもよい。
【０３９３】
また、ゲート線ＧＬは、ゲート駆動回路と接続される。ゲート駆動回路は、実施の形態３
に示したトランジスタを含んでもよい。
【０３９４】
また、ソース線ＳＬは、ソース駆動回路と接続される。ソース駆動回路は、実施の形態３
に示したトランジスタを含んでもよい。
【０３９５】
なお、ゲート駆動回路およびソース駆動回路のいずれかまたは両方を、別途用意された基
板上に形成し、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）、ワイヤボンディング、またはＴ
ＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）などの方法を用いて接続しても
よい。
【０３９６】
また、トランジスタは静電気などにより破壊されやすいため、保護回路を設けることが好
ましい。保護回路は、非線形素子を用いて構成することが好ましい。
【０３９７】
ゲート線ＧＬにトランジスタ２２３０のしきい値電圧以上になるように電位を印加すると
、ソース線ＳＬから供給された電荷がトランジスタ２２３０のドレイン電流となってキャ
パシタ２２２０に電荷が蓄積される。一行分の充電後、該行にあるトランジスタ２２３０
はオフ状態とすると、ソース線ＳＬから電圧が印加されなくなるが、キャパシタ２２２０
に蓄積された電荷によって必要な電圧を維持することができる。その後、次の行のキャパ
シタ２２２０を充電する。このようにして、１行〜ｂ行の充電を行う。
【０３９８】
なお、トランジスタ２２３０はオフ電流が低いトランジスタであるため、キャパシタ２２
２０に保持された電荷が抜けにくく、キャパシタ２２２０の容量を小さくすることが可能
となるため、充電に必要な消費電力を低減することができる。
【０３９９】
以上のように、本発明の一態様に係るトランジスタを用いることによって、表示品位の高
い、信頼性の高い液晶表示装置を得ることができる。
【０４００】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０４０１】
（実施の形態５）
本実施の形態では、実施の形態３に示したトランジスタを用いて、半導体装置であるメモ
リを作製する例について説明する。
【０４０２】
揮発性メモリの代表的な例としては、記憶素子を構成するトランジスタを選択してキャパ
シタに電荷を蓄積することで、情報を記憶するＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ
Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、フリップフロップなどの回路を用いて記憶内容を保持
するＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）がある。
【０４０３】
メモリに含まれるトランジスタの一部に実施の形態３で示したトランジスタを適用するこ
とができる。
【０４０４】
例えば、実施の形態３で示したトランジスタを適用した記憶素子の例について図１８を用
いて説明する。
【０４０５】
図１８（Ａ）に記憶素子であるメモリセルの断面図を示す。トランジスタ３３４０は、基
板３１００と、基板３１００上に設けられた下地絶縁膜３１０２と、下地絶縁膜３１０２
の周辺に設けられた保護膜３１２０と、下地絶縁膜３１０２および保護膜３１２０上に設
けられた高抵抗領域３１０６ａおよび低抵抗領域３１０６ｂを有する酸化物半導体膜３１
０６と、酸化物半導体膜３１０６上に設けられたゲート絶縁膜３１１２と、ゲート絶縁膜
３１１２を介して酸化物半導体膜３１０６と重畳して設けられたゲート電極３１０４と、
ゲート電極３１０４の側面と接する側壁絶縁膜３１２４と、少なくとも酸化物半導体膜３
１０６と接する一対の電極３１１６と、を有する。
【０４０６】
ここで、基板３１００、下地絶縁膜３１０２、保護膜３１２０、酸化物半導体膜３１０６
、ゲート絶縁膜３１１２、ゲート電極３１０４、側壁絶縁膜３１２４および一対の電極３
１１６は、それぞれ基板１００、下地絶縁膜５０２、保護膜５２０、酸化物半導体膜５０
６、ゲート絶縁膜５１２、ゲート電極５０４、側壁絶縁膜５２４および一対の電極５１６
と同様の方法および同様の材料を用いて設ければよい。
【０４０７】
また、トランジスタ３３４０は、トランジスタ３３４０を覆って設けられた層間絶縁膜３
３２８と、層間絶縁膜３３２８上に設けられた電極３３２６と、を有している。一対の電
極３１１６のうち一方と、層間絶縁膜３３２８と、電極３３２６とによって、キャパシタ
３３３０を構成する。なお、図では平行平板型のキャパシタを示すが、容量を大きくする
ためにスタック型またはトレンチ型のキャパシタとしてもよい。層間絶縁膜３３２８は、
保護絶縁膜５１８と同様の材料から選択して設ければよい。また、電極３３２６は、一対
の電極５１６と同様の材料から選択して設ければよい。
【０４０８】
さらに、トランジスタ３３４０は、層間絶縁膜３３２８と、電極３３２６とを覆って設け
られた層間絶縁膜３１１８と、層間絶縁膜３１１８および層間絶縁膜３３２８に設けられ
た開口部を介して一対の電極３１１６のうち他方と接続する配線３１２２と、を有する。
なお、図示しないが、層間絶縁膜３１１８および配線３１２２を覆って設けられた保護膜
を有していても構わない。該保護膜を設けることで、層間絶縁膜３１１８の表面伝導に起
因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減する
ことができる。配線３１２２は、配線５２２と同様の方法および同様の材料で設ければよ
い。
【０４０９】
図１８（Ｂ）は、図１８（Ａ）に示すメモリセルに対応する回路図である。メモリセルは
、ビット線ＢＬと、ワード線ＷＬと、センスアンプＳＡｍｐと、トランジスタＴｒと、キ
ャパシタＣと、を有する。なお、トランジスタＴｒは、トランジスタ３３４０に相当し、
キャパシタＣは、キャパシタ３３３０に相当する。
【０４１０】
キャパシタに保持された電位の時間変化は、トランジスタＴｒのオフ電流によって図１８
（Ｃ）に示すように徐々に低減していくことが知られている。当初Ｖ０からＶ１まで充電
された電位は、時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低減する。
この期間を保持期間Ｔ＿１とする。即ち、２値メモリセルの場合、保持期間Ｔ＿１の間に
リフレッシュ動作を行う必要がある。
【０４１１】
ここで、トランジスタＴｒにトランジスタ３３４０を適用することにより、トランジスタ
Ｔｒのオフ電流を極めて小さくすることができるため、保持期間Ｔ＿１を長くすることが
できる。即ち、リフレッシュ動作の間隔を長くとることが可能となるため、メモリセルの
消費電力を低減することができる。また、トランジスタＴｒの信頼性が高いため、信頼性
の高いメモリセルを得ることができる。
【０４１２】
実施の形態３で示した、オフ電流が１×１０−１８Ａ以下、１×１０−２１Ａ以下または
１×１０−２４Ａ以下となったトランジスタでメモリセルを構成すると、リフレッシュ動
作の間隔を数十秒〜数十年間とすることができる。
【０４１３】
以上のように、本発明の一態様に係るトランジスタを適用することによって、信頼性の高
い、消費電力の小さい記憶素子を得ることができる。
【０４１４】
次に、実施の形態３で示したトランジスタを適用した記憶素子の別の例について図１９を
用いて説明する。
【０４１５】
図１９（Ａ）に、記憶素子であるメモリセルの断面図を示す。トランジスタ３３５０は、
基板３１００と、基板３１００上に設けられた下地絶縁膜３３８２と、下地絶縁膜３３８
２上に設けられた第１の抵抗領域３３８４ａ、第２の抵抗領域３３８４ｂ、および第３の
抵抗領域３３８４ｃを有する半導体膜３３８４と、半導体膜３３８４上に設けられたゲー
ト絶縁膜３３８６と、ゲート絶縁膜３３８６を介して第１の抵抗領域３３８４ａと重畳し
て設けられたゲート電極３３９２と、ゲート電極３３９２の側面と接する側壁絶縁膜３３
９４と、を有する。半導体膜３３８４において、第１の抵抗領域３３８４ａ、第２の抵抗
領域３３８４ｂ、第３の抵抗領域３３８４ｃの順で抵抗が低くなる。なお、第１の抵抗領
域３３８４ａは、ゲート電極３３９２にトランジスタ３３５０のしきい値電圧以上の電圧
が印加されたときチャネルを形成する。図示しないが、第３の抵抗領域３３８４ｃと接す
る一対の電極を設けてもよい。
【０４１６】
トランジスタ３３５０として、酸化物半導体膜以外の半導体膜、例えば、多結晶シリコン
膜、単結晶シリコン膜、多結晶ゲルマニウム膜、単結晶ゲルマニウム膜などの第１４族元
素を有する半導体膜を用いたトランジスタを用いてもよいし、実施の形態３で示した酸化
物半導体膜を用いたトランジスタを用いてもよい。
【０４１７】
また、トランジスタ３３５０に接して層間絶縁膜３３９６が設けられている。なお、層間
絶縁膜３３９６は、トランジスタ３３４０の形成面でもあるため、層間絶縁膜３３９６の
上面は可能な限り平坦とする。具体的には、層間絶縁膜３３９６の上面は、Ｒａが１ｎｍ
以下、好ましくは０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以下であると好ましい。
【０４１８】
層間絶縁膜３３９６は、単層または積層構造で設ければよく、酸化物半導体膜３１０６と
接する層を加熱処理により酸素を放出する絶縁膜とすると好ましい。
【０４１９】
層間絶縁膜３３９６上にトランジスタ３３４０が設けられている。トランジスタ３３４０
が有する一対の電極３１１６のうち一方は、トランジスタ３３５０が有するゲート電極３
３９２と接続されている。また、トランジスタ３３４０が有する一対の電極３１１６のう
ち一方と、層間絶縁膜３３２８と、電極３３２６とによってキャパシタ３３３０が構成さ
れている。なお、図では平行平板型のキャパシタを示すが、容量を大きくするためにスタ
ック型またはトレンチ型のキャパシタとしてもよい。
【０４２０】
図１９（Ｂ）は、図１９（Ａ）に示すメモリセルに対応する回路図である。メモリセルは
、トランジスタＴｒ＿１と、トランジスタＴｒ＿１のゲートと接続するゲート線ＧＬ＿１
と、トランジスタＴｒ＿１のソースと接続するソース線ＳＬ＿１と、トランジスタＴｒ＿
２と、トランジスタＴｒ＿２のソースと接続するソース線ＳＬ＿２と、トランジスタＴｒ
＿２のドレインと接続するドレイン線ＤＬ＿２と、キャパシタＣと、キャパシタＣの一端
と接続する容量線ＣＬと、キャパシタＣの他端、トランジスタＴｒ＿１のドレインおよび
トランジスタＴｒ＿２のゲートと接続するフローティングゲートＦＧと、を有する。なお
、トランジスタＴｒ＿１は、トランジスタ３３４０に相当し、トランジスタＴｒ＿２は、
トランジスタ３３５０に相当し、キャパシタＣは、キャパシタ３３３０に相当する。
【０４２１】
なお、上述の記憶素子は、フローティングゲートＦＧの電位に応じて、トランジスタＴｒ
＿２の見かけ上のしきい値電圧が変動することを利用したものである。例えば、図１９（
Ｃ）は容量配線ＣＬの電位ＶＣＬと、トランジスタＴｒ＿２を流れるドレイン電流Ｉｄｓ
＿２との関係を説明する図である。
【０４２２】
ここで、フローティングゲートＦＧは、トランジスタＴｒ＿１を介して、電位を調整する
ことができる。例えば、ソース線ＳＬ＿１の電位をＶＤＤとする。このとき、ゲート線Ｇ
Ｌ＿１の電位をトランジスタＴｒ＿１のしきい値電圧ＶｔｈにＶＤＤを加えた電位以上と
することで、フローティングゲートＦＧの電位をＨＩＧＨにすることができる。また、ゲ
ート線ＧＬ＿１の電位をトランジスタＴｒ＿１のしきい値電圧Ｖｔｈ以下とすることで、
フローティングゲートＦＧの電位をＬＯＷにすることができる。
【０４２３】
そのため、ＦＧ＝ＬＯＷで示したＶＣＬ−Ｉｄｓ＿２カーブと、ＦＧ＝ＨＩＧＨで示した
ＶＣＬ−Ｉｄｓ＿２カーブのいずれかを得ることができる。即ち、ＦＧ＝ＬＯＷでは、Ｖ
ＣＬ＝０ＶにてＩｄｓ＿２が小さいため、データ０となる。また、ＦＧ＝ＨＩＧＨでは、
ＶＣＬ＝０ＶにてＩｄｓ＿２が大きいため、データ１となる。このようにして、データを
記憶することができる。
【０４２４】
ここで、トランジスタＴｒ＿１にトランジスタ３３４０を適用することにより、トランジ
スタＴｒ＿１のオフ電流を極めて小さくすることができるため、図１９（Ｂ）に示すフロ
ーティングゲートＦＧに蓄積された電荷がトランジスタＴｒ＿１を通して意図せずにリー
クすることを抑制できる。そのため、長期間に渡ってデータを保持することができる。ま
た、トランジスタＴｒ＿１の電界効果移動度が高いため、記憶素子を高速動作させること
ができる。
【０４２５】
以上のように、本発明の一態様に係るトランジスタを記憶素子の少なくとも一部に適用す
ることによって、信頼性が高く、消費電力の小さく、かつ高速動作が可能な半導体装置を
得ることができる。
【０４２６】
本実施の形態は、他の実施の形態と組み合わせて用いても構わない。
【０４２７】
（実施の形態６）
実施の形態３で示したトランジスタ、および実施の形態５で示した半導体装置を少なくと
も一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）を構成する
ことができる。
【０４２８】
図２０（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図２０（Ａ）に示すＣ
ＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕ
ｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３
、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１
９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ  Ｉ／Ｆ）１１９
８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ  Ｉ／Ｆ）
１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用
いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよ
い。もちろん、図２０（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず
、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０４２９】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。
【０４３０】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するた
めの信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム
実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状
態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレ
スを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
【０４３１】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、および
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号
ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種
回路に供給する。
【０４３２】
図２０（Ａ）に示すＣＰＵでは、レジスタ１１９６に、実施の形態５の半導体装置が設け
られている。
【０４３３】
図２０（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１
からの指示に従い、レジスタ１１９６における保持動作の選択を行う。即ち、レジスタ１
１９６が有する半導体装置において、位相反転素子によるデータの保持を行うか、キャパ
シタによるデータの保持を行うか、を選択する。位相反転素子によるデータの保持を行う
場合、レジスタ１１９６内の半導体装置への電源電圧の供給が行われる。キャパシタによ
るデータの保持を行う場合、キャパシタへのデータの書き換えが行われ、レジスタ１１９
６内の半導体装置への電源電圧の供給を停止することができる。
【０４３４】
電源停止に関しては、図２０（Ｂ）または図２０（Ｃ）に示すように、半導体装置群と、
電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を
設けることにより行うことができる。以下に図２０（Ｂ）および図２０（Ｃ）の回路の説
明を行う。
【０４３５】
図２０（Ｂ）および図２０（Ｃ）では、半導体装置への電源電位の供給を制御するスイッ
チング素子に、酸化物半導体を活性層に用いたトランジスタを含む記憶回路の構成の一例
を示す。
【０４３６】
図２０（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、半導体装置１１４２を複
数有する半導体装置群１１４３とを有している。具体的に、それぞれの半導体装置１１４
２には、実施の形態５に示す半導体装置を用いることができる。半導体装置群１１４３が
有するそれぞれの半導体装置１１４２には、スイッチング素子１１４１を介して、ハイレ
ベルの電源電位ＶＤＤが供給されている。さらに、半導体装置群１１４３が有するそれぞ
れの半導体装置１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が
与えられている。
【０４３７】
図２０（Ｂ）では、スイッチング素子１１４１として、実施の形態３で示したトランジス
タを用いることができる。該トランジスタは、そのゲートに与えられる信号ＳｉｇＡによ
りスイッチングが制御される。
【０４３８】
なお、図２０（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構
成を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチ
ング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場
合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていても
よいし、直列と並列が組み合わされて接続されていてもよい。
【０４３９】
また、図２０（Ｃ）には、半導体装置群１１４３が有するそれぞれの半導体装置１１４２
に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている
、記憶装置の一例を示す。スイッチング素子１１４１により、半導体装置群１１４３が有
するそれぞれの半導体装置１１４２への、ローレベルの電源電位ＶＳＳの供給を制御する
ことができる。
【０４４０】
半導体装置群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、ス
イッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合
においてもデータを保持することが可能であり、消費電力の低減を行うことができる。例
えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力
を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減
することができる。
【０４４１】
また、実施の形態３で示したトランジスタ、および実施の形態５で示した半導体装置を用
いることで、低消費電力で高速動作が可能なＣＰＵを得ることができる。
【０４４２】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐ
ｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌ
ｅ  Ｇａｔｅ  Ａｒｒａｙ）などのＬＳＩにも応用可能である。
【０４４３】
本実施の形態は、他の実施の形態と組み合わせて用いても構わない。
【０４４４】
（実施の形態７）
本実施の形態では、実施の形態３乃至実施の形態６に示した半導体装置を適用することが
可能な電子機器の例について説明する。
【０４４５】
図２１（Ａ）は携帯情報端末である。携帯情報端末は、筐体４３００と、ボタン４３０１
と、マイクロフォン４３０２と、表示部４３０３と、スピーカ４３０４と、カメラ４３０
５と、を具備し、携帯型電話機としての機能を有する。
【０４４６】
図２１（Ｂ）は、ディスプレイである。ディスプレイは、筐体４３１０と、表示部４３１
１と、を具備する。
【０４４７】
図２１（Ｃ）は、デジタルスチルカメラである。デジタルスチルカメラは、筐体４３２０
と、ボタン４３２１と、マイクロフォン４３２２と、表示部４３２３と、を具備する。
【０４４８】
本発明の一態様に係る半導体装置を用いることで、品質の良好な電子機器を得ることがで
きる。
【０４４９】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【実施例１】
【０４５０】
本実施例では、酸化物半導体膜の結晶状態についてＸＲＤを用いて評価した。
【０４５１】
なお、本実施例では、いずれの試料の酸化物半導体膜も、実施の形態１で示したｃ軸が上
面の法線ベクトルに平行である結晶領域を有する酸化物半導体からなるスパッタリング用
ターゲットを用い、実施の形態２で示した成膜装置を用いてスパッタリング法によって成
膜している。
【０４５２】
まずは、下地となる膜の平坦性による酸化物半導体膜の結晶性の違いについて評価した。
試料の作製方法を以下に示す。
【０４５３】
試料４は、シリコンウェハ上にスパッタリング法によって３００ｎｍの厚さの酸化シリコ
ン膜を成膜した。酸化シリコン膜の上面は、Ｒａが０．９ｎｍであった。
【０４５４】
試料５は、シリコンウェハ上にスパッタリング法によって３００ｎｍの厚さの酸化シリコ
ン膜を成膜し、ＣＭＰ処理により上面を平坦化した。平坦化処理した酸化シリコン膜の上
面は、Ｒａが０．２ｎｍであった。
【０４５５】
試料６は、シリコンウェハ上に、３００ｎｍの厚さの熱酸化膜を形成した。熱酸化膜の上
面は、Ｒａが０．２ｎｍであった。
【０４５６】
次に、試料４乃至試料６上に、スパッタリング法によって１００ｎｍの厚さのＩｎ−Ｇａ
−Ｚｎ−Ｏ化合物膜を成膜した。なお、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］であ
るＩｎ−Ｇａ−Ｚｎ−Ｏ化合物スパッタリング用ターゲットを用い、電力を０．５ｋＷ（
ＤＣ）、酸素ガスを４５ｓｃｃｍ、圧力を０．４Ｐａ、基板加熱温度を２５０℃として成
膜した。
【０４５７】
図３７は、試料４乃至試料６のＸＲＤスペクトルを示す図である。ＸＲＤは、Ｂｒｕｋｅ
ｒ  ＡＸＳ社製Ｘ線回折装置Ｄ８  ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法
で測定した。
【０４５８】
図３７より、２θ＝３０°近傍の結晶性を示すピーク強度が試料４よりも試料５および試
料６の方が大きいことがわかった。即ち、下地となる膜の平坦性が高いことで、得られる
酸化物半導体膜の結晶性が高まることがわかる。
【０４５９】
次に、成膜時の基板加熱温度による酸化物半導体膜の結晶性の違いについて評価した。試
料の作製方法を以下に示す。
【０４６０】
各試料は、ガラス基板上にスパッタリング法によって２００ｎｍの厚さのＩｎ−Ｇａ−Ｚ
ｎ−Ｏ化合物膜を成膜することで作製した。なお、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子
数比］であるＩｎ−Ｇａ−Ｚｎ−Ｏ化合物スパッタリング用ターゲットを用い、電力を５
ｋＷ（ＤＣ）、アルゴンガスを５０ｓｃｃｍおよび酸素ガスを５０ｓｃｃｍ、圧力を０．
６Ｐａ、基板加熱温度を室温（試料７）、１２０℃（試料８）、１５０℃（試料９）およ
び１７０℃（試料１０）として成膜した。
【０４６１】
図３８は、試料７乃至試料１０のＸＲＤスペクトルを示す図である。ＸＲＤは、Ｂｒｕｋ
ｅｒ  ＡＸＳ社製Ｘ線回折装置Ｄ８  ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ
法で測定した。
【０４６２】
図３８より、２θ＝３０°近傍の結晶性を示すピーク強度が試料１０、試料９、試料８、
試料７の順で大きいことがわかった。即ち、成膜時の基板加熱温度が高いことで、得られ
る酸化物半導体膜の結晶性が高まることがわかる。
【０４６３】
次に、成膜時の酸素ガスの割合による酸化物半導体膜の結晶性の違いについて評価した。
試料の作製方法を以下に示す。
【０４６４】
各試料は、ガラス基板上にスパッタリング法によって２００ｎｍの厚さのＩｎ−Ｇａ−Ｚ
ｎ−Ｏ化合物膜を成膜することで作製した。なお、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子
数比］であるＩｎ−Ｇａ−Ｚｎ−Ｏ化合物スパッタリング用ターゲットを用い、電力を５
ｋＷ（ＤＣ）、酸素ガスの割合（酸素ガス流量を酸素ガス流量およびアルゴンガス流量の
合計で割ったもの）を１０％（試料１１）、２０％（試料１２）、３０％（試料１３）、
５０％（試料１４）、７０％（試料１５）、１００％（酸素のみ、試料１６）とし、圧力
を０．６Ｐａ、基板加熱温度を１７０℃として成膜した。
【０４６５】
図３９は、試料１１乃至試料１６のＸＲＤスペクトルを示す図である。ＸＲＤは、Ｂｒｕ
ｋｅｒ  ＡＸＳ社製Ｘ線回折装置Ｄ８  ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎ
ｅ法で測定した。
【０４６６】
図３９より、結晶性を示すピーク強度が試料１６、試料１５、試料１４、試料１３、試料
１２、試料１１の順で大きいことがわかった。即ち、成膜時の酸素ガスの割合が高いこと
で、得られる酸化物半導体膜の結晶性が高まることがわかる。
【０４６７】
本実施例より、下地となる膜の平坦性が高いほど、成膜時の基板加熱温度が高いほど、成
膜時の酸素ガスの割合が高いほど、得られる酸化物半導体膜の結晶性が高まることがわか
る。
【符号の説明】
【０４６８】
１０    成膜室
１０ａ    成膜室
１０ｂ    成膜室
１０ｃ    成膜室
１１    基板供給室
１２    ロードロック室
１２ａ    ロードロック室
１２ｂ    ロードロック室
１３    搬送室
１４    カセットポート
１５    基板加熱室
２０ａ    成膜室
２０ｂ    成膜室
２２ａ    ロードロック室
２２ｂ    ロードロック室
２５    基板加熱室
３２    スパッタリング用ターゲット
３４    ターゲットホルダ
５４    精製機
５８ａ    クライオポンプ
５８ｂ    クライオポンプ
５８ｃ    ターボ分子ポンプ
５８ｄ    クライオポンプ
５８ｅ    クライオポンプ
５８ｆ    クライオポンプ
５９    真空ポンプ
５９ａ    真空ポンプ
５９ｂ    真空ポンプ
５９ｃ    真空ポンプ
６０    マスフローコントローラ
６２    ガス加熱機構
６６    クライオトラップ
１００    基板
１０２    下地絶縁膜
１０４    ゲート電極
１０６    酸化物半導体膜
１１２    ゲート絶縁膜
１１６    一対の電極
２０４    ゲート電極
２０６    酸化物半導体膜
２１２    ゲート絶縁膜
２１６    一対の電極
３０４    ゲート電極
３０６    酸化物半導体膜
３１２    ゲート絶縁膜
３１６    一対の電極
３１８    保護絶縁膜
４０６    酸化物半導体膜
４１６    一対の電極
４１８    保護絶縁膜
５０２    下地絶縁膜
５０４    ゲート電極
５０６    酸化物半導体膜
５０６ａ    高抵抗領域
５０６ｂ    低抵抗領域
５０７    酸化物半導体膜
５０７ａ    高抵抗領域
５０７ｂ    低抵抗領域
５１２    ゲート絶縁膜
５１６    一対の電極
５１８    保護絶縁膜
５２０    保護膜
５２２    配線
５２４    側壁絶縁膜
６０２    下地絶縁膜
６０４    ゲート電極
６０６    酸化物半導体膜
６０６ａ    高抵抗領域
６０６ｂ    低抵抗領域
６１２    ゲート絶縁膜
６１６    一対の電極
６１８    保護絶縁膜
６２２    配線
７００    基板
７０２    下地絶縁膜
７０４    ゲート電極
７０６    酸化物半導体膜
７１２    ゲート絶縁膜
７１６    一対の電極
７１８    層間絶縁膜
７２２    配線
７２８    保護絶縁膜
１１４１    スイッチング素子
１１４２    半導体装置
１１４３    半導体装置群
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
２２００    画素
２２１０    液晶素子
２２２０    キャパシタ
２２３０    トランジスタ
３１００    基板
３１０２    下地絶縁膜
３１０４    ゲート電極
３１０６    酸化物半導体膜
３１０６ａ    高抵抗領域
３１０６ｂ    低抵抗領域
３１１２    ゲート絶縁膜
３１１６    一対の電極
３１１８    層間絶縁膜
３１２０    保護膜
３１２２    配線
３１２４    側壁絶縁膜
３３２６    電極
３３２８    層間絶縁膜
３３３０    キャパシタ
３３４０    トランジスタ
３３５０    トランジスタ
３３８２    下地絶縁膜
３３８４    半導体膜
３３８４ａ    第１の抵抗領域
３３８４ｂ    第２の抵抗領域
３３８４ｃ    第３の抵抗領域
３３８６    ゲート絶縁膜
３３９２    ゲート電極
３３９４    側壁絶縁膜
３３９６    層間絶縁膜
４３００    筐体
４３０１    ボタン
４３０２    マイクロフォン
４３０３    表示部
４３０４    スピーカ
４３０５    カメラ
４３１０    筐体
４３１１    表示部
４３２０    筐体
４３２１    ボタン
４３２２    マイクロフォン
４３２３    表示部
５００１    型
５００２    化合物粉末
５０１２    化合物膜
５０２２    化合物膜
５０３２    板状化合物
５０４２    板状化合物
５１０１    型
５１０２    スラリー
５１１２    化合物膜
５１２２    化合物膜
５１３２    板状化合物
【図１】
2020174217.tif 000010
【図２】
2020174217.tif 000011
【図３】
2020174217.tif 000012
【図４】
2020174217.tif 000013
【図５】
2020174217.tif 000014
【図６】
2020174217.tif 000015
【図７】
2020174217.tif 000016
【図８】
2020174217.tif 000017
【図９】
2020174217.tif 000018
【図１０】
2020174217.tif 000019
【図１１】
2020174217.tif 000020
【図１２】
2020174217.tif 000021
【図１３】
2020174217.tif 000022
【図１４】
2020174217.tif 000023
【図１５】
2020174217.tif 000024
【図１６】
2020174217.tif 000025
【図１７】
2020174217.tif 000026
【図１８】
2020174217.tif 000027
【図１９】
2020174217.tif 000028
【図２０】
2020174217.tif 000029
【図２１】
2020174217.tif 000030
【図２２】
2020174217.tif 000031
【図２３】
2020174217.tif 000032
【図２４】
2020174217.tif 000033
【図２５】
2020174217.tif 000034
【図２６】
2020174217.tif 000035
【図２７】
2020174217.tif 000036
【図２８】
2020174217.tif 000037
【図２９】
2020174217.tif 000038
【図３０】
2020174217.tif 000039
【図３１】
2020174217.tif 000040
【図３２】
2020174217.tif 000041
【図３３】
2020174217.tif 000042
【図３４】
2020174217.tif 000043
【図３５】
2020174217.tif 000044
【図３６】
2020174217.tif 000045
【図３７】
2020174217.tif 000046
【図３８】
2020174217.tif 000047
【図３９】
2020174217.tif 000048
【図４０】
2020174217.tif 000049
【図４１】
2020174217.tif 000050
【図４２】
2020174217.tif 000051
【図４３】
2020174217.tif 000052
【図４４】
2020174217.tif 000053
【図４５】
2020174217.tif 000054