(57)【要約】【課題】低電圧領域でも安定に動作することのできる電圧監視装置を提供する。【解決手段】電圧監視装置１は、入力電圧ＶＩＮを降圧して内部電圧Ｖｒｅｇを生成する内部電圧生成部４０と、内部電圧生成部４０の出力端から電力供給を受けて動作する入力電圧監視部３０と、入力電圧ＶＩＮの入力端と内部電圧生成部４０の出力端の間に設けられたスイッチ部５０と、入力電圧ＶＩＮが閾値電圧よりも低いとき（例えば、Ｖｙ＜Ｖｒｅｆであるとき）にスイッチ部５０をオンして入力電圧ＶＩＮが閾値電圧よりも高いとき（例えば、Ｖｙ＞Ｖｒｅｆであるとき）にスイッチ部５０をオフするスイッチ駆動部６０と、を有する。なお、上記の閾値電圧は、例えば、内部電圧生成部４０が少なくとも入力電圧監視部３０の最低動作電圧よりも高い内部電圧Ｖｒｅｇを出力することのできる状態となってからスイッチ部５０がオフされるように設定しておくとよい。【選択図】図４
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【特許請求の範囲】
【請求項１】
入力電圧を降圧して内部電圧を生成する内部電圧生成部と、
前記内部電圧生成部の出力端から電力供給を受けて動作する入力電圧監視部と、
前記入力電圧の入力端と前記内部電圧生成部の出力端の間に設けられたスイッチ部と、
前記入力電圧が閾値電圧よりも低いときに前記スイッチ部をオンして前記入力電圧が前記閾値電圧よりも高いときに前記スイッチ部をオフするスイッチ駆動部と、
を有することを特徴とする電圧監視装置。
【請求項２】
前記閾値電圧は、前記内部電圧生成部が少なくとも前記入力電圧監視部の最低動作電圧よりも高い前記内部電圧を出力することのできる状態となってから前記スイッチ部がオフされるように設定されていることを特徴とする請求項１に記載の電圧監視装置。
【請求項３】
前記閾値電圧は、前記入力電圧が前記入力電圧監視部の耐圧を上回る前に前記スイッチ部がオフされるように設定されていることを特徴とする請求項１または請求項２に記載の電圧監視装置。
【請求項４】
前記スイッチ部は、
ソースが前記入力電圧の入力端に接続されてドレインが前記内部電圧生成部の出力端に接続されたＰＭＯＳＦＥＴと、
ドレインが前記ＰＭＯＳＦＥＴのゲートに接続されてソースが接地端に接続されてゲートが前記スイッチ駆動部に接続されたＮＭＯＳＦＥＴと、
第１端が前記入力電圧の入力端に接続されて第２端が前記ＰＭＯＳＦＥＴのゲートに接続された電流源と、
を含むことを特徴とする請求項１〜請求項３のいずれか一項に記載の電圧監視装置。
【請求項５】
前記閾値電圧は、前記入力電圧が前記ＰＭＯＳＦＥＴのゲート・ソース間耐圧を上回る前に前記ＮＭＯＳＦＥＴがオフされるように設定されていることを特徴とする請求項４に記載の電圧監視装置。
【請求項６】
前記入力電圧監視部は、
前記内部電圧生成部の出力端から電力供給を受けて動作し、前記入力電圧に応じた第１分圧電圧と所定の基準電圧とを比較して第１比較信号を生成する第１コンパレータと；
前記第１比較信号に応じてオン／オフされる出力トランジスタと；
を含むことを特徴とする請求項１〜請求項５のいずれか一項に記載の電圧監視装置。
【請求項７】
前記入力電圧監視部は、前記第１比較信号に遅延を与える遅延部をさらに含むことを特徴とする請求項６に記載の電圧監視装置。
【請求項８】
前記スイッチ駆動部は、
前記内部電圧生成部の出力端から電力供給を受けて動作し、前記入力電圧に応じた第２分圧電圧と前記基準電圧とを比較して、前記スイッチ部を駆動するための第２比較信号を生成する第２コンパレータ、
を含むことを特徴とする請求項６または請求項７に記載の電圧監視装置。
【請求項９】
前記入力電圧を分圧して前記第１分圧電圧及び前記第２分圧電圧を生成する分圧電圧生成部をさらに有することを特徴とする請求項８に記載の電圧監視装置。
【請求項１０】
前記分圧電圧生成部は、前記第１分圧電圧及び前記第２分圧電圧のうち少なくとも一方の分圧比を調整する機能を備えていることを特徴とする請求項９に記載の電圧監視装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書中に開示されている発明は、電圧監視装置に関する。
【背景技術】
【０００２】
入力電圧が所定の閾値に達しているか否かを監視する電圧監視装置（例えばリセットＩＣ）は、種々のアプリケーションで広く一般的に用いられている。
【０００３】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１８−１１７２３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の電圧監視装置（特に最大入力電圧の高い高耐圧品）では、低電圧領域での安定動作について、改善の余地があった。
【０００６】
本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、低電圧領域でも安定に動作することのできる電圧監視装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本明細書中に開示されている電圧監視装置は、入力電圧を降圧して内部電圧を生成する内部電圧生成部と、前記内部電圧生成部の出力端から電力供給を受けて動作する入力電圧監視部と、前記入力電圧の入力端と前記内部電圧生成部の出力端の間に設けられたスイッチ部と、前記入力電圧が閾値電圧よりも低いときに前記スイッチ部をオンして前記入力電圧が前記閾値電圧よりも高いときに前記スイッチ部をオフするスイッチ駆動部と、を有する構成（第１の構成）とされている。
【０００８】
なお、上記第１の構成から成る電圧監視装置において、前記閾値電圧は、前記内部電圧生成部が少なくとも前記入力電圧監視部の最低動作電圧よりも高い前記内部電圧を出力することのできる状態となってから前記スイッチ部がオフされるように設定されている構成（第２の構成）にするとよい。
【０００９】
また、上記第１または第２の構成から成る電圧監視装置において、前記閾値電圧は、前記入力電圧が前記入力電圧監視部の耐圧を上回る前に前記スイッチ部がオフされるように設定されている構成（第３の構成）にするとよい。
【００１０】
また、上記第１〜第３いずれかの構成から成る電圧監視装置において、前記スイッチ部は、ソースが前記入力電圧の入力端に接続されドレインが前記内部電圧生成部の出力端に接続されたＰＭＯＳＦＥＴ［P-channel type metal oxide semiconductor field effect transistor］と、ドレインが前記ＰＭＯＳＦＥＴのゲートに接続されてソースが接地端に接続されてゲートが前記スイッチ駆動部に接続されたＮＭＯＳＦＥＴ［N-channel type  MOSFET］と、第１端が前記入力電圧の入力端に接続されて第２端が前記ＰＭＯＳＦＥＴのゲートに接続された電流源と、を含む構成（第４の構成）にするとよい。
【００１１】
また、上記第４の構成から成る電圧監視装置において、前記閾値電圧は、前記入力電圧が前記ＰＭＯＳＦＥＴのゲート・ソース間耐圧を上回る前に前記ＮＭＯＳＦＥＴがオフされるように設定されている構成（第５の構成）にするとよい。
【００１２】
また、上記第１〜第５いずれかの構成から成る電圧監視装置において、前記入力電圧監視部は、前記内部電圧生成部の出力端から電力供給を受けて動作し、前記入力電圧に応じた第１分圧電圧と所定の基準電圧とを比較して第１比較信号を生成する第１コンパレータと；前記第１比較信号に応じてオン／オフされる出力トランジスタと；を含む構成（第６の構成）にするとよい。
【００１３】
また、上記第６の構成から成る電圧監視装置において、前記入力電圧監視部は、前記第１比較信号に遅延を与える遅延部をさらに含む構成（第７の構成）にするとよい。
【００１４】
また、上記第６または第７の構成から成る電圧監視装置において、前記スイッチ駆動部は、前記内部電圧生成部の出力端から電力供給を受けて動作し、前記入力電圧に応じた第２分圧電圧と前記基準電圧とを比較して、前記スイッチ部を駆動するための第２比較信号を生成する第２コンパレータを含む構成（第８の構成）にするとよい。
【００１５】
また、上記第８の構成から成る電圧監視装置は、前記入力電圧を分圧して前記第１分圧電圧及び前記第２分圧電圧を生成する分圧電圧生成部をさらに有する構成（第９の構成）にするとよい。
【００１６】
また、上記第９の構成から成る電圧監視装置において、前記分圧電圧生成部は、前記第１分圧電圧及び前記第２分圧電圧のうち少なくとも一方の分圧比を調整する機能を備えている構成（第１０の構成）にするとよい。
【発明の効果】
【００１７】
本明細書中に開示されている発明によれば、低電圧領域でも安定に動作することのできる電圧監視装置を提供することが可能となる。
【図面の簡単な説明】
【００１８】
【図１】電圧監視装置の第１比較例を示す図
【図２】電圧監視装置の第２比較例を示す図
【図３】第２比較例の入出力特性を示す図
【図４】電圧監視装置の第１実施形態を示す図
【図５】第１実施形態の入出力特性を示す図
【図６】電圧監視装置の第２実施形態を示す図
【図７】電圧監視装置の第３実施形態を示す図
【図８】遅延動作の一例を示す図
【発明を実施するための形態】
【００１９】
＜電圧監視装置（比較例）＞
まず、電圧監視装置の新規な実施形態の説明に先立ち、これと対比される比較例について簡単に述べておく。
【００２０】
図１は、電圧監視装置の第１比較例を示す図である。第１比較例の電圧監視装置１は、入力電圧ＶＩＮ（例えば最大７Ｖ）が立ち上がっているか否かを監視してリセット信号ＲＳＴを出力する半導体集積回路装置（いわゆるリセットＩＣ）であり、基準電圧生成部１０と、分圧電圧生成部２０と、入力電圧監視部３０と、を有する。
【００２１】
また、電圧監視装置１は、装置外部との電気的な接続を確立する手段として、外部端子Ｔ１〜Ｔ３を有する。外部端子Ｔ１は、入力電圧ＶＩＮの入力を受け付ける電源端子である。外部端子Ｔ２は、リセット信号ＲＳＴを出力するための出力端子であり、外付けの抵抗ＲＬを介してプルアップ電圧ＶＰＵの印加端に接続されている。外部端子Ｔ３は、接地端に接続される接地端子である。
【００２２】
なお、電圧監視装置１は、上記以外の構成要素や外部端子を有していてもよい。また、電圧監視装置１には、その各部に種々の寄生素子（寄生ダイオードなど）が付随しているが、図示の便宜上、それらの描写は割愛している。
【００２３】
基準電圧生成部１０は、外部端子Ｔ１と外部端子Ｔ３との間に接続されており、入力電圧ＶＩＮから所定の基準電圧Ｖｒｅｆを生成する。なお、基準電圧生成部１０としては、電源依存性や温度依存性の小さいバンドギャップ電源などを好適に用いることができる。
【００２４】
分圧電圧生成部２０は、外部端子Ｔ１と外部端子Ｔ３との間に直列接続された抵抗ラダー（本図では、抵抗２１〜２４の４つを例示）を含み、入力電圧ＶＩＮを所定の分圧比α（ただし０＜α＜１）で分圧することにより、入力電圧ＶＩＮに応じた分圧電圧Ｖｘ（＝α×ＶＩＮ）を生成する。
【００２５】
なお、本図では、抵抗２２及び２３相互間の接続ノードから分圧電圧Ｖｘが引き出されているが、分圧電圧Ｖｘの引き出し口は任意である。また、抵抗２１〜２４それぞれの抵抗値は、トリミングなどにより微調整することができる。このように、分圧電圧生成部２０は、分圧電圧Ｖｘの分圧比αを任意に調整する機能を備えていることが望ましい。
【００２６】
入力電圧監視部３０は、外部端子Ｔ１から入力電圧ＶＩＮの供給を受けて動作する回路ブロックであり、コンパレータ３１（＝第１コンパレータに相当）と、ＮＭＯＳＦＥＴ３２及び３３と、を含む。
【００２７】
コンパレータ３１は、非反転入力端（＋）に入力される基準電圧Ｖｒｅｆと、反転入力端（−）に入力される分圧電圧Ｖｘとを比較して、比較信号Ｓ１を生成する。なお、コンパレータ３１の上側電源端は、入力電圧ＶＩＮの印加端（＝外部端子Ｔ１）に接続されている。また、コンパレータ３１の下側電源端は、接地電圧ＧＮＤの印加端（＝外部端子Ｔ３）に接続されている。従って、比較信号Ｓ１は、Ｖｘ＜Ｖｒｅｆ（延いてはＶＩＮ＜Ｖｒｅｆ／α）であるときにハイレベル（≒ＶＩＮ）となり、Ｖｘ＞Ｖｒｅｆ（延いてはＶＩＮ＞Ｖｒｅｆ／α）であるときにローレベル（≒ＧＮＤ）となる。
【００２８】
ＮＭＯＳＦＥＴ３２は、比較信号Ｓ１に応じてオン／オフされる出力トランジスタであり、リセット信号ＲＳＴを出力するためのオープンドレイン出力段を形成している。接続関係について述べると、ＮＭＯＳＦＥＴ３２のドレインは、外部端子Ｔ２に接続されている。ＮＭＯＳＦＥＴ３２のソースは、外部端子Ｔ３に接続されている。ＮＭＯＳＦＥＴ３２のゲートは、比較信号Ｓ１の印加端に接続されている。
【００２９】
比較信号Ｓ１がハイレベル（≒ＶＩＮ）であるときには、ＮＭＯＳＦＥＴ３２がオンするので、リセット信号ＲＳＴがローレベル（≒ＧＮＤ）となる。一方、比較信号Ｓ１がローレベル（≒ＧＮＤ）であるときには、ＮＭＯＳＦＥＴ３２がオフするので、リセット信号ＲＳＴがハイレベル（≒ＶＰＵ）となる。
【００３０】
ＮＭＯＳＦＥＴ３３は、比較信号Ｓ１に応じてオン／オフされるヒステリシス付与用のトランジスタである。接続関係について述べると、ＮＭＯＳＦＥＴ３３のドレインは、抵抗２３及び２４相互間の接続ノードに接続されている。ＮＭＯＳＦＥＴ３３のソースは、外部端子Ｔ３に接続されている。ＮＭＯＳＦＥＴ３３のゲートは、比較信号Ｓ１の印加端に接続されている。
【００３１】
比較信号Ｓ１がハイレベル（≒ＶＩＮ）であるときには、ＮＭＯＳＦＥＴ３３がオンして、抵抗２４の両端間が短絡されるので、分圧電圧Ｖｘの分圧比αが低くなる。一方、比較信号Ｓ１がローレベル（≒ＧＮＤ）であるときには、ＮＭＯＳＦＥＴ３３がオフして、抵抗２４の両端間が開放されるので、分圧電圧Ｖｘの分圧比αが高くなる。
【００３２】
このような分圧比αの切替制御により、入力電圧ＶＩＮのリセット解除電圧（＝リセット信号ＲＳＴがローレベルからハイレベルに立ち上がる上側閾値電圧に相当）と、リセット検出電圧（＝リセット信号ＲＳＴがハイレベルからローレベルに立ち下がる下側閾値電圧に相当）との間には、所定のヒステリシス電圧Ｖｈｙｓが付与される。
【００３３】
なお、第１比較例の電圧監視装置１は、比較的低い入力電圧ＶＩＮ（例えば最大７Ｖ）を監視する低耐圧品である。そのため、基準電圧生成部１０及び入力電圧監視部３０を低耐圧素子（例えば７Ｖ耐圧素子）で構成していた場合でも、それぞれの電源電圧として、入力電圧ＶＩＮを直接入力することが可能である。
【００３４】
従って、第１比較例の電圧監視装置１は、入力電圧ＶＩＮが基準電圧生成部１０及び入力電圧監視部３０の最低動作電圧ＶＬ（＝それぞれの最低動作電圧の高い方）を上回っていれば、リセット信号ＲＳＴを確実にローレベルに引き下げておくことができる。
【００３５】
図２は、電圧監視装置の第２比較例を示す図である。第２比較例の電圧監視装置１は、先の第１比較例（図１）よりも高い入力電圧ＶＩＮ（例えば最大６０Ｖ）の入力を受け付けることのできる高耐圧品であり、内部電圧生成部４０をさらに有する。
【００３６】
内部電圧生成部４０は、入力電圧ＶＩＮを降圧して内部電圧Ｖｒｅｇ（例えば５Ｖ）を生成するリニアレギュレータ（ＬＤＯ［low drop-out］レギュレータなど）であり、ＮＭＯＳＦＥＴ４１とゲートコントローラ４２を含む。
【００３７】
ＮＭＯＳＦＥＴ４１のドレインは、外部端子Ｔ１（＝入力電圧ＶＩＮの入力端）に接続されている。ＮＭＯＳＦＥＴ４１のソースは、内部電圧Ｖｒｅｇの出力端として、基準電圧生成部１０及び入力電圧監視部３０（特にコンパレータ３１の上側電源端）に接続されている。ＮＭＯＳＦＥＴ４１のゲートは、ゲートコントローラ４２に接続されている。
【００３８】
ゲートコントローラ４２は、外部端子Ｔ１から入力電圧ＶＩＮの供給を受けて動作し、内部電圧Ｖｒｅｇが所望の目標値と一致するように、ＮＭＯＳＦＥＴ４１のゲート制御を行う。より具体的に述べると、内部電圧Ｖｒｅｇが目標値よりも低いときには、ＮＭＯＳＦＥＴ４１のゲート電圧が引き上げられてＮＭＯＳＦＥＴ４１のオン抵抗値が引き下げられることにより、内部電圧Ｖｒｅｇが上昇する。逆に、内部電圧Ｖｒｅｇが目標値よりも高いときには、ＮＭＯＳＦＥＴ４１のゲート電圧が引き下げられてＮＭＯＳＦＥＴ４１のオン抵抗値が引き上げられることにより、内部電圧Ｖｒｅｇが低下する。
【００３９】
このように、基準電圧生成部１０及び入力電圧監視部３０は、それぞれの電源電圧として、入力電圧ＶＩＮの直接入力を受け付けるのではなく、より低い内部電圧Ｖｒｅｇの入力を受けて動作する。従って、入力電圧ＶＩＮが高くても、基準電圧生成部１０及び入力電圧監視部３０を低耐圧素子（例えば５Ｖ耐圧素子）で構成することが可能となる。
【００４０】
ただし、内部電圧生成部４０を導入した場合には、電圧監視装置１の最低動作電圧が高くなる。以下では、この問題について、図面を参照しながら詳述する。
【００４１】
図３は、第２比較例の入出力特性を示す図であり、上から順に、入力電圧ＶＩＮ（一点鎖線）及び内部電圧Ｖｒｅｇ（実線）、比較信号Ｓ１、並びに、リセット信号ＲＳＴが描写されている。また、本図の横軸には、入力電圧ＶＩＮ（ここでは０＜Ｖ１１＜Ｖ１２＜Ｖ１３＜Ｖ１４＜Ｖ１５＜Ｖ１６とする）が示されている。
【００４２】
０＜ＶＩＮ＜Ｖ１１では、内部電圧生成部４０が起動せず、Ｖｒｅｇ＝０Ｖのままである。従って、基準電圧生成部１０及び入力電圧監視部３０は、いずれも不定状態となる。ただし、外部端子Ｔ２は、外付けの抵抗ＲＬを介してプルアップ電圧ＶＰＵの印加端に接続されているので、リセット信号ＲＳＴは、ハイレベル（≒ＶＰＵ）となる。
【００４３】
ＶＩＮ＞Ｖ１１では、内部電圧生成部４０が起動するので、内部電圧Ｖｒｅｇが目標値（例えば５Ｖ）に向けて上昇し始める。この時点では、入力電圧ＶＩＮがリセット解除電圧（＝Ｖｒｅｆ／α）に達していないので、比較信号Ｓ１がハイレベル（≒Ｖｒｅｇ）となる。従って、内部電圧Ｖｒｅｇの上昇に伴い、比較信号Ｓ１のハイレベルも上昇する。
【００４４】
ＶＩＮ＝Ｖ１２では、入力電圧ＶＩＮが基準電圧生成部１０及び入力電圧監視部３０の最低動作電圧ＶＬに達する。従って、例えば、先の第１比較例（図１）のように、基準電圧生成部１０及び入力電圧監視部３０それぞれの電源電圧として、入力電圧ＶＩＮが直接入力されていれば、この時点でリセット信号ＲＳＴをローレベルに引き下げることができる（ＲＳＴ小破線を参照）。
【００４５】
しかしながら、第２比較例の電圧監視装置１では、基準電圧生成部１０及び入力電圧監視部３０それぞれの電源電圧として、入力電圧ＶＩＮよりも低い内部電圧Ｖｒｅｇが入力されている。また、ＶＩＮ＝Ｖ１２（＝ＶＬ）の時点では、Ｖｒｅｇ＜ＶＬである。従って、基準電圧生成部１０及び入力電圧監視部３０は、いずれも不定状態のままであり、リセット信号ＲＳＴは、ハイレベルにプルアップされたままとなる（ＲＳＴ実線を参照）。
【００４６】
ＶＩＮ＝Ｖ１３では、内部電圧Ｖｒｅｇが基準電圧生成部１０及び入力電圧監視部３０の最低動作電圧ＶＬに達する。従って、第２比較例の電圧監視装置１は、この時点でようやくリセット信号ＲＳＴをローレベルに引き下げることができる（ＲＳＴ実線を参照）。
【００４７】
すなわち、内部電圧生成部４０の導入により、電圧監視装置１の最低動作電圧（＝リセット信号ＲＳＴを確実にローレベルに立ち下げておくための入力電圧ＶＩＮ）は、電圧値Ｖ１２から電圧値Ｖ１３に上昇してしまう。なお、両電圧値の差分（＝Ｖ１３−Ｖ１２）は、内部電圧生成部４０（特にＮＭＯＳＦＥＴ４１）での電圧降下分に相当する。
【００４８】
また、例えば、プルアップ電圧ＶＰＵとして入力電圧ＶＩＮが印加され得る場合には、ＮＭＯＳＦＥＴ３２の高耐圧化（例えば６０Ｖ耐圧）が必須となる。その場合、ＮＭＯＳＦＥＴ３２のオンスレッショルド電圧Ｖｔｈが上昇するので、入力電圧監視部３０の最低動作電圧ＶＬが高くなる（ＶＬ→ＶＬ’）。
【００４９】
その結果、内部電圧Ｖｒｅｇが入力電圧監視部３０の最低動作電圧ＶＬ’に達するために必要な入力電圧ＶＩＮがさらに高くなる。本図では、ＶＩＮ＝Ｖ１４となった時点で、内部電圧Ｖｒｅｇが入力電圧監視部３０の最低動作電圧ＶＬ’に達している。すなわち、ＮＭＯＳＦＥＴ３２の高耐圧化により、電圧監視装置１の最低動作電圧は、電圧値Ｖ１３から電圧値Ｖ１４までさらに上昇する（ＲＳＴ大破線を参照）。
【００５０】
なお、入力電圧ＶＩＮがさらに上昇すると、ＶＩＮ＝Ｖ１６において、比較信号Ｓ１がハイレベル（≒Ｖｒｅｇ）からローレベル（≒ＧＮＤ）に立ち下がる。その結果、リセット信号ＲＳＴがローレベル（≒ＧＮＤ）からハイレベル（≒ＶＰＵ）に立ち上がる。
【００５１】
一方、リセット信号ＲＳＴがハイレベル（≒ＶＰＵ）に立ち上がった後、入力電圧ＶＩＮが低下に転じると、ＶＩＮ＝Ｖ１５において、比較信号Ｓ１がローレベル（≒ＧＮＤ）からハイレベル（≒Ｖｒｅｇ）に立ち上がる。その結果、リセット信号ＲＳＴがハイレベル（≒ＶＰＵ）からローレベル（≒ＧＮＤ）に立ち下がる。
【００５２】
すなわち、電圧値Ｖ１５及びＶ１６は、それぞれ、入力電圧ＶＩＮのリセット検出電圧及びリセット解除電圧に相当し、相互間にヒステリシス電圧Ｖｈｙｓが付与されている。
【００５３】
以下では、高い入力電圧ＶＩＮが入力され得る電圧監視装置（＝内部電圧生成部４０の導入が必要な高耐圧品）について、その最低動作電圧を引き下げることのできる新規な実施形態を提案する。
【００５４】
＜電圧監視装置（第１実施形態）＞
図４は、電圧監視装置の第１実施形態を示す図である。第１実施形態の電圧監視装置１は、先出の第２比較例（図２）を基本としつつ、スイッチ部５０とスイッチ駆動部６０をさらに有する。
【００５５】
スイッチ部５０は、入力電圧ＶＩＮ（例えば、最大６０Ｖないしはそれ以上）の入力端（＝外部端子Ｔ１）と内部電圧生成部４０の出力端（＝内部電圧Ｖｒｅｇの出力端）との間に設けられた回路ブロックであり、ＰＭＯＳＦＥＴ５１と、ＮＭＯＳＦＥＴ５２と、電流源５３と、を含む。これらの回路要素５１〜５３は、入力電圧ＶＩＮの印加に耐え得る高耐圧素子（例えば６０Ｖ耐圧）で形成する必要がある。
【００５６】
ＰＭＯＳＦＥＴ５１のソースは、入力電圧ＶＩＮの入力端（＝外部端子Ｔ１）に接続されている。ＰＭＯＳＦＥＴ５１のドレインは、内部電圧生成部４０の出力端（＝内部電圧Ｖｒｅｇの出力端）に接続されている。なお、ＰＭＯＳＦＥＴ５１のソースと入力電圧ＶＩＮの入力端との間には、電流制限用の抵抗を挿入してもよい。
【００５７】
ＮＭＯＳＦＥＴ５２のドレインは、ＰＭＯＳＦＥＴ５１のゲートに接続されている。ＮＭＯＳＦＥＴ５２のソースは、接地端（＝外部端子Ｔ３）に接続されている。ＮＭＯＳＦＥＴ５２のゲートは、スイッチ駆動部６０の出力端（＝後述する比較信号Ｓ２の出力端）に接続されている。従って、ＮＭＯＳＦＥＴ５２は、比較信号Ｓ２がハイレベル（≒ＶｒｅｇまたはＶＩＮ）であるときにオンし、比較信号Ｓ２がローレベル（≒ＧＮＤ）であるときにオフする。
【００５８】
電流源５３の第１端は、入力電圧ＶＩＮの入力端に接続されている。電流源５３の第２端は、ＰＭＯＳＦＥＴ５１のゲートに接続されている。なお、電流源５３は、抵抗などの負荷に置き換えることもできる。
【００５９】
このように接続されたＮＭＯＳＥＴ５２及び電流源５３は、比較信号Ｓ２の論理レベルを反転させた反転比較信号Ｓ２Ｂを生成してＰＭＯＳＦＥＴ５１のゲートに出力するインバータとして機能する。
【００６０】
従って、比較信号Ｓ２がハイレベル（≒ＶｒｅｇまたはＶＩＮ）であるときには、反転比較信号Ｓ２Ｂがローレベル（≒ＧＮＤ）となる。逆に、比較信号Ｓ２がローレベル（≒ＧＮＤ）であるときには、反転比較信号Ｓ２Ｂがハイレベル（≒ＶＩＮ）となる。
【００６１】
なお、反転比較信号Ｓ２Ｂがローレベル（≒ＧＮＤ）であるときには、ＰＭＯＳＦＥＴ５１がオンして、Ｖｒｅｇ＝ＶＩＮとなる。一方、反転比較信号Ｓ２Ｂがハイレベル（≒ＶＩＮ）であるときには、ＰＭＯＳＦＥＴ５１がオフして、Ｖｒｅｇ≠ＶＩＮとなる。
【００６２】
スイッチ駆動部６０は、入力電圧ＶＩＮが閾値電圧よりも低いときにスイッチ部５０をオンして入力電圧ＶＩＮが閾値電圧よりも高いときにスイッチ部５０をオフする回路ブロックであり、コンパレータ６１（＝第２コンパレータに相当）を含む。
【００６３】
コンパレータ６１は、非反転入力端（＋）に入力される基準電圧Ｖｒｅｆと、反転入力端（−）に入力される分圧電圧Ｖｙ（＞Ｖｘ）とを比較して、比較信号Ｓ２を生成する。なお、分圧電圧Ｖｙは、分圧電圧Ｖｘと同じく、分圧電圧生成部２０で生成される。
【００６４】
より具体的に述べると、分圧電圧生成部２０は、入力電圧ＶＩＮを所定の分圧比α及びβ（ただし、０＜α＜β＜１）で分圧することにより、入力電圧ＶＩＮに応じた分圧電圧Ｖｘ（＝α×ＶＩＮ）及びＶｙ（＝β×ＶＩＮ）を生成する。このように、分圧電圧Ｖｘ及びＶｙを共通の分圧電圧生成部２０で生成すれば、回路の不要な増大を招かずに済む。
【００６５】
本図では、抵抗２２及び２３相互間の接続ノードから分圧電圧Ｖｘを引き出し、抵抗２１及び２２相互間の接続ノードから分圧電圧Ｖｙを引き出しているが、分圧電圧Ｖｘ及びＶｙの引き出し口は任意である。また、抵抗２１〜２４それぞれの抵抗値は、トリミングなどにより微調整することができる。このように、分圧電圧生成部２０は、分圧電圧Ｖｘ及びＶｙそれぞれの分圧比α及びβを任意に調整する機能を備えていることが望ましい。
【００６６】
ここで、コンパレータ６１の上側電源端は、内部電圧生成部４０の出力端に接続されている。また、コンパレータ６１の下側電源端は、接地電圧ＧＮＤの印加端（＝外部端子Ｔ３）に接続されている。従って、比較信号Ｓ２は、Ｖｙ＜Ｖｒｅｆ（延いてはＶＩＮ＜Ｖｒｅｆ／β）であるときにハイレベル（≒ＶｒｅｇまたはＶＩＮ）となり、Ｖｙ＞Ｖｒｅｆ（延いてはＶＩＮ＞Ｖｒｅｆ／β）であるときにローレベル（≒ＧＮＤ）となる。
【００６７】
なお、コンパレータ６１は、基準電圧生成部１０や入力電圧監視部３０と同じく、低耐圧素子（例えば５Ｖ耐圧素子）で構成することができる。
【００６８】
本実施形態の電圧監視装置１であれば、スイッチ部５０及びスイッチ駆動部６０の導入により、リセット信号ＲＳＴを確実にローレベルに立ち下げておくための最低動作電圧を引き下げることができる。以下では、この特長について、図面を参照しながら詳述する。
【００６９】
図５は、第１実施形態の入出力特性を示す図であり、上から順に、入力電圧ＶＩＮ（一点鎖線）及び内部電圧Ｖｒｅｇ（実線）、比較信号Ｓ１、比較信号Ｓ２、反転比較信号Ｓ２Ｂ、並びに、リセット信号ＲＳＴが描写されている。なお、内部電圧Ｖｒｅｇ及び比較信号Ｓ１については、対比のために第２比較例の挙動（図３）が小破線で示されている。また、本図の横軸には、入力電圧ＶＩＮ（ここでは０＜Ｖ２１＜Ｖ２２＜Ｖ２３＜Ｖ２４＜Ｖ２５＜Ｖ２６とする）が示されている。
【００７０】
０＜ＶＩＮ＜Ｖ２１では、内部電圧生成部４０が起動せず、Ｖｒｅｇ＝０Ｖのままである。従って、基準電圧生成部１０、入力電圧監視部３０、及び、スイッチ駆動部６０は、いずれも不定状態となる。ただし、外部端子Ｔ２は、外付けの抵抗ＲＬを介してプルアップ電圧ＶＰＵの印加端に接続されているので、リセット信号ＲＳＴは、ハイレベル（≒ＶＰＵ）となる。
【００７１】
ＶＩＮ＞Ｖ２１では、内部電圧生成部４０が起動するので、内部電圧Ｖｒｅｇが目標値（例えば５Ｖ）に向けて上昇し始める。この時点では、入力電圧ＶＩＮがリセット解除電圧（＝Ｖｒｅｆ／α）にもマスク解除電圧（＝Ｖｒｅｆ／β）にも達していないので、比較信号Ｓ１及びＳ２がいずれもハイレベルとなる。
【００７２】
なお、比較信号Ｓ２がハイレベルであれば、反転比較信号Ｓ２Ｂがローレベルとなり、スイッチ部５０がオンするので、Ｖｒｅｇ＝ＶＩＮとなる。従って、入力電圧ＶＩＮの上昇に伴い、比較信号Ｓ１及びＳ２それぞれのハイレベル（≒ＶＩＮ）も上昇していく。
【００７３】
ＶＩＮ＝Ｖ２２では、入力電圧ＶＩＮが基準電圧生成部１０及び入力電圧監視部３０の最低動作電圧ＶＬに達する。ここで、本実施形態の電圧監視装置１では、先にも述べたように、この時点でスイッチ部５０がオンしており、Ｖｒｅｇ＝ＶＩＮとなっている。従って、基準電圧生成部１０及び入力電圧監視部３０それぞれの電源電圧として、入力電圧ＶＩＮが入力されることになるので、この時点でリセット信号ＲＳＴをローレベルに引き下げることができる（ＲＳＴ実線を参照）。
【００７４】
仮に、スイッチ部５０をオンすることなく、基準電圧生成部１０及び入力電圧監視部３０それぞれの電源電圧として、入力電圧ＶＩＮよりも低い内部電圧Ｖｒｅｇを入力していた場合には、ＶＩＮ＝Ｖ２３において、内部電圧Ｖｒｅｇが基準電圧生成部１０及び入力電圧監視部３０の最低動作電圧ＶＬに達した時点で、ようやくリセット信号ＲＳＴをローレベルに引き下げることができる（ＲＳＴ破線を参照）。
【００７５】
すなわち、スイッチ部５０及びスイッチ駆動部６０の導入により、低入力領域（ＶＩＮ＜Ｖｒｅｆ／β）では、スイッチ部５０をオンして入力電圧ＶＩＮと内部電圧Ｖｒｅｇとの差分をなくすことができるので、電圧監視装置１の最低動作電圧を電圧値Ｖ２３から電圧値Ｖ２２に引き下げることが可能となる。
【００７６】
なお、入力電圧ＶＩＮがさらに上昇すると、ＶＩＮ＝Ｖ２４において、入力電圧ＶＩＮがマスク解除電圧（＝Ｖｒｅｆ／β）に達する。従って、比較信号Ｓ２がローレベル（≒ＧＮＤ）に立ち下がり、これを受けて反転比較信号Ｓ２Ｂがハイレベル（≒ＶＩＮ）に立ち上がるので、スイッチ部５０がオフする。つまり、マスク解除電圧（＝Ｖｒｅｆ／β）は、スイッチ部５０がオンからオフに切り替わる閾値電圧に相当する。なお、マスク解除電圧（＝Ｖｒｅｆ／β）は、電圧監視装置１の出力特性を考慮して適切な電圧値（例えば３Ｖ程度）に設定しておけばよい（詳細は後述）。
【００７７】
スイッチ部５０がオフすると、Ｖｒｅｇ≠ＶＩＮとなるので、基準電圧生成部１０、入力電圧監視部３０及びスイッチ駆動部６０には、それぞれの電源電圧として、内部電圧Ｖｒｅｇが入力されることになる。例えば、比較信号Ｓ１のハイレベルは、入力電圧ＶＩＮから内部電圧Ｖｒｅｇに切り替わる。
【００７８】
また、入力電圧ＶＩＮがさらに上昇すると、ＶＩＮ＝Ｖ２６において、比較信号Ｓ１がハイレベル（≒Ｖｒｅｇ）からローレベル（≒ＧＮＤ）に立ち下がる。その結果、リセット信号ＲＳＴがローレベル（≒ＧＮＤ）からハイレベル（≒ＶＰＵ）に立ち上がる。
【００７９】
一方、リセット信号ＲＳＴがハイレベル（≒ＶＰＵ）に立ち上がった後、入力電圧ＶＩＮが低下に転じると、ＶＩＮ＝Ｖ２５において、比較信号Ｓ１がローレベル（≒ＧＮＤ）からハイレベル（≒Ｖｒｅｇ）に立ち上がる。その結果、リセット信号ＲＳＴがハイレベル（≒ＶＰＵ）からローレベル（≒ＧＮＤ）に立ち下がる。
【００８０】
すなわち、電圧値Ｖ２５及びＶ２６は、それぞれ、入力電圧ＶＩＮのリセット検出電圧及びリセット解除電圧に相当し、相互間にヒステリシス電圧Ｖｈｙｓが付与されている。このような電圧監視装置１の通常動作は、先の第２比較例（図３）と何ら変わらない。
【００８１】
上記したように、スイッチ駆動部６０は、入力電圧ＶＩＮがマスク解除電圧（＝Ｖｒｅｆ／β）よりも低いときにスイッチ部５０をオンする一方、入力電圧ＶＩＮがマスク解除電圧よりも高くなるとスイッチ部５０をオフする。すなわち、低入力領域（ＶＩＮ＜Ｖｒｅｆ／β）では、入力電圧ＶＩＮと内部電圧Ｖｒｅｇとの差分をなくすことができる。
【００８２】
以下では、マスク解除電圧（＝Ｖｒｅｆ／β）の設定値について考察する。まず、マスク解除電圧（＝Ｖｒｅｆ／β）は、内部電圧生成部４０が少なくとも基準電圧生成部１０及び入力電圧監視部３０の最低動作電圧ＶＬよりも高い内部電圧Ｖｒｅｇを出力することのできる状態となってからスイッチ部５０がオフされるように設定しておくとよい。このような設定によれば、スイッチ部５０をオフした途端に、基準電圧生成部１０及び入力電圧監視部３０が不定状態に戻ってしまうおそれはなくなる。
【００８３】
また、マスク解除電圧（＝Ｖｒｅｆ／β）は、入力電圧ＶＩＮが基準電圧生成部１０、入力電圧監視部３０、及び、スイッチ駆動部６０それぞれの耐圧を上回る前にスイッチ部５０がオフされるように設定しておくとよい。このような設定によれば、スイッチ部５０のオン期間中（Ｖｒｅｇ＝ＶＩＮ）に、低耐圧素子で形成された内部回路（基準電圧生成部１０、入力電圧監視部３０ないしはスイッチ駆動部６０）が破壊するおそれはない。
【００８４】
また、マスク解除電圧（＝Ｖｒｅｆ／β）は、入力電圧ＶＩＮがＰＭＯＳＦＥＴ５１のゲート・ソース間耐圧を上回る前にＮＭＯＳＦＥＴ５２がオフされるように設定しておくとよい。このような設定によれば、スイッチ部５０のオン期間中（Ｓ２Ｂ≒ＧＮＤ）に、ＰＭＯＳＦＥＴ５１のゲート・ソース間耐圧破壊が生じるおそれはない。一般に、ＰＭＯＳＦＥＴ５１のゲートソース間耐圧（例えば７Ｖ耐圧）は、ドレイン・ソース間耐圧（例えば６０Ｖ耐圧）ほど高くないので、上記の設定が非常に重要となる。
【００８５】
なお、スイッチ部５０がオンからオフに切り替わると、ＰＭＯＳＦＥＴ５１のゲート・ソース間電圧がゼロ値となるので、入力電圧ＶＩＮが上昇しても、ＰＭＯＳＦＥＴ５１のゲート・ソース間耐圧破壊が生じることはない。
【００８６】
＜電圧監視装置（第２実施形態）＞
図６は、電圧監視装置の第２実施形態を示す図である。本実施形態において、分圧電圧生成部２０は、先出の抵抗２１としてｎ個の抵抗２１（１）〜２１（ｎ）を含み、相互間の接続ノードから引き出される分圧電圧Ｖｙ（１）〜Ｖｙ（ｎ）の一つを先出の分圧電圧Ｖｙとして電圧選択部２５で選択する構成とされている。
【００８７】
なお、電圧選択部２５は、電圧監視装置１の外部から入力される制御信号、或いは、電圧監視装置１の記憶部（不図示）から読み出される制御信号に応じて、動的に電圧選択を行うとよい。若しくは、電圧監視装置１の製造段階で、電圧選択部２５の電圧選択状態をトリミングなどで固定してもよい。
【００８８】
このような構成とすることにより、分圧電圧Ｖｙの分圧比βを任意かつ容易に調整することが可能となる。例えば、ＮＭＯＳＦＥＴ３２の耐圧を変化させた場合には、これに合わせて分圧電圧Ｖｙの分圧比β（延いては、先述のマスク解除電圧Ｖｒｅｆ／β）を適切に調整すればよい。
【００８９】
また、本実施形態では、分圧比βの調整手段を例に挙げて説明を行ったが、分圧比αの調整手段についても、同様の構成を採用することが可能である。
【００９０】
＜電圧監視装置（第３実施形態）＞
図７は、電圧監視装置の第３実施形態を示す図である。本実施形態において、入力電圧監視部３０は、コンパレータ３１の出力端とＮＭＯＳＦＥＴ３２のゲートとの間に遅延部３４をさらに含む。
【００９１】
遅延部３４は、比較信号Ｓ１に遅延を与えて遅延比較信号Ｓ１Ｄを生成し、これをＮＭＯＳＦＥＴ３２のゲートに出力する回路ブロックであり、ＲＣ時定数回路や定電流回路などを用いて実現することが可能である。
【００９２】
図８は、遅延部３４による遅延動作の一例を示す図であり、上から順に、比較信号Ｓ１と遅延比較信号Ｓ１Ｄが描写されている。
【００９３】
本図で示すように、遅延比較信号Ｓ１Ｄは、時刻ｔ１で比較信号Ｓ１がハイレベルに立ち上がってから、遅延時間Ｔｄ１が経過した時点（＝時刻ｔ２）でハイレベルとなる。また、遅延比較信号Ｓ１Ｄは、時刻ｔ３で比較信号Ｓ１がローレベルに立ち下がってから、遅延時間Ｔｄ２が経過した時点（＝時刻ｔ４）でローレベルとなる。
【００９４】
このように、遅延部３４を導入すれば、遅延比較信号Ｓ１Ｄのパルスエッジタイミング（延いてはリセット信号ＲＳＴのパルスエッジタイミング）を任意に調整できる。
【００９５】
＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【００９６】
本明細書中に開示されている発明は、高い入力電圧を監視する必要のある電圧監視装置（例えば車載用のリセットＩＣ）に利用することが可能である。
【符号の説明】
【００９７】
１    電源監視装置（リセットＩＣ）
１０    基準電圧生成部
２０    分圧電圧生成部
２１、２１（１）〜２１（ｎ）、２２、２３、２４    抵抗
２５    セレクタ
３０    入力電圧監視部
３１    コンパレータ
３２、３３    ＮＭＯＳＦＥＴ
３４    遅延部
４０    内部電圧生成部
４１    ＮＭＯＳＦＥＴ
４２    ゲートコントローラ
５０    スイッチ部
５１    ＰＭＯＳＦＥＴ
５２    ＮＭＯＳＦＥＴ
５３    電流源
６０    スイッチ駆動部
６１    コンパレータ
ＲＬ    抵抗
Ｔ１〜Ｔ３    外部端子
【図１】
2020174293.tif 000003
【図２】
2020174293.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2020174293.tif 000008
【図７】
2020174293.tif 000009
【図８】
2020174293.tif 000010