(57)【要約】      （修正有）【課題】画素アレイに含まれる各画素の検査を、配線面積を抑えた構成で可能とすることができる撮像装置を提供する。【解決手段】撮像装置は、光電変換素子１００に蓄積された電荷が転送される容量に蓄積された電荷に基づく信号を容量から読み出すための読み出し信号線ＶＳＬに対して、少なくとも接地電位と、接地電位に対して正の所定電圧の電位と、を供給する電圧供給回路１２０と、読み出し信号線ＶＳＬと電圧供給回路１２０との間に接続される第１のスイッチ回路１２１と、読み出し信号線ＶＳＬと光電変換素子１００との間に接続される第２のスイッチ回路１１０と、電圧供給回路１２０と、第１のスイッチ回路１２１と、第２のスイッチ回路１１０と、容量の初期化を行う動作と、を制御する制御部と、を備える。【選択図】図５
2020174240.tif 000002
【特許請求の範囲】
【請求項１】
受光に応じて光電変換により電荷を生成し、生成した該電荷を蓄積する光電変換素子と、
前記光電変換素子に蓄積された前記電荷が転送され、転送された該電荷を蓄積する容量と、
前記容量に蓄積された電荷に基づく信号を該容量から読み出すための読み出し信号線と、
前記読み出し信号線に対して、少なくとも接地電位と、該接地電位に対して正の所定電圧の電位と、を供給する電圧供給回路と、
前記読み出し信号線と前記電圧供給回路との間に接続される第１のスイッチ回路と、
前記読み出し信号線と前記光電変換素子との間に接続される第２のスイッチ回路と、
前記電圧供給回路と、前記第１のスイッチ回路と、前記第２のスイッチ回路と、前記容量の初期化を行う動作と、を制御する制御部と、
を備える撮像装置。
【請求項２】
前記制御部は、
第１の期間において前記第１のスイッチ回路をオンとすると共に前記電圧供給回路により接地電位を供給し、該第１の期間内において前記第２のスイッチ回路をオンとした後にオフとし、
前記第１の期間の後の第２の期間において前記初期化を行う
請求項１に記載の撮像装置。
【請求項３】
前記容量と電源電圧が供給される電源線との間に接続され、前記制御部に制御される第３のスイッチ回路をさらに備え、
前記制御部は、
前記第２の期間において前記第３のスイッチ回路をオンとすることで、前記初期化を行う
請求項２に記載の撮像装置。
【請求項４】
前記光電変換素子のうち第１の光電変換素子と前記容量との間に接続され、前記制御部に制御される第４のスイッチ回路と、
前記光電変換素子のうち第２の光電変換素子と前記容量との間に接続され、前記制御部に制御される第５のスイッチ回路と、
をさらに備え、
前記制御部は、
前記第４のスイッチ回路および前記第５のスイッチ回路のうち少なくとも一方を、前記第１の期間において前記第２のスイッチ回路がオンとされている期間内でオンとする
請求項２に記載の撮像装置。
【請求項５】
前記読み出し信号線は、第１の読み出し信号線および第２の読み出し信号線を含み、
前記第１のスイッチ回路は、前記第１の読み出し信号線と前記電圧供給回路との間に接続される第６のスイッチ回路と、前記第２の読み出し信号線と前記電圧供給回路との間に接続される第７のスイッチ回路と、を含み、
前記第２のスイッチ回路は、前記第１の読み出し信号線と前記光電変換素子との間に接続される第８のスイッチ回路と、前記第２の読み出し信号線と前記光電変換素子との間に接続される第９のスイッチ回路と、を含み、
前記容量と前記第１の読み出し信号線との間に接続される、前記制御部に制御される第１０のスイッチ回路と、
前記容量と前記第２の読み出し信号線との間に接続される、前記制御部に制御される第１１のスイッチ回路と、
をさらに備え、
前記制御部は、
前記第６のスイッチ回路と、前記第８のスイッチ回路と、前記第１１のスイッチ回路と、を含む組と、
前記第７のスイッチ回路と、前記第９のスイッチ回路と、前記第１０のスイッチ回路と、を含む組と、
のうち、一方の組に含まれる各スイッチ回路をオンとした場合に、他方の組に含まれる各スイッチ回路をオフとする
請求項１に記載の撮像装置。
【請求項６】
複数の前記光電変換素子が行列状の配列で配置され、
前記読み出し信号線は、前記配列における列のそれぞれに設けられ、
前記第１のスイッチ回路は、
前記配列における前記列のそれぞれに設けられる前記読み出し信号線のそれぞれに１対１に接続される複数のスイッチ回路と、
前記複数のスイッチ回路それぞれの状態を制御するためのパターンを発生するパターン発生回路と、
を含み、
前記電圧供給回路は、
前記パターン発生回路により制御される前記複数のスイッチ回路それぞれの状態に応じた２以上の電圧を、前記それぞれの状態に１対１に対応する前記複数のスイッチ回路のそれぞれに供給する
請求項１に記載の撮像装置。
【請求項７】
前記パターン発生回路は、
前記複数のスイッチ回路のうち、前記列のうち奇数列に接続される奇数列スイッチ回路と、前記列のうち偶数列に接続される偶数列スイッチ回路と、を異なる状態に制御し、且つ、前記配列のうち行毎に、前記奇数列スイッチ回路の状態と、前記偶数列スイッチ回路の状態と、を入れ替える前記パターンを発生する
請求項６に記載の撮像装置。
【請求項８】
行列状の配列で配置される複数の前記光電変換素子と、複数の前記容量と、該配列のうち列のそれぞれに配置される複数の前記読み出し信号線と、複数の前記第２のスイッチ回路と、を含む画素領域と、
複数の前記読み出し信号線が接続され、前記画素領域の前記配列のうち行方向に延びる辺に平行に配置されるＡＤ変換部と、
前記電圧供給回路と、
前記列のそれぞれに対応する複数のスイッチ回路を含む前記第１のスイッチ回路と、
前記制御部と、
が配置される半導体チップを有し、
前記第１のスイッチ回路が含む前記複数のスイッチ回路のそれぞれは、
前記画素領域に隣接した位置に前記行方向に沿って配列される
請求項１に記載の撮像装置。
【請求項９】
前記ＡＤ変換部は、前記画素領域の前記行方向に延びる一方および他方の辺それぞれに対応して、該辺に平行に配置され、
前記電圧供給回路は、それぞれ少なくとも接地電位と、該接地電位に対して正の所定電圧の電位と、を供給する２乃至４の電圧供給回路を含み、
前記第１のスイッチ回路は、前記２乃至４の電圧供給回路のそれぞれに１対１で対応する、それぞれ複数のスイッチ回路を有する２乃至４のスイッチ回路を含み、
前記２乃至４のスイッチ回路それぞれが有する前記複数のスイッチ回路は、
前記画素領域に隣接した位置に前記行方向に沿って配列される
請求項８に記載の撮像装置。
【請求項１０】
前記半導体チップは、
第１の半導体チップと、該第１の半導体チップに積層される第２の半導体チップと、を含み、
前記第１の半導体チップは、
前記電圧供給回路と、前記列のそれぞれに対応する複数のスイッチ回路を含む前記第１のスイッチ回路と、前記制御部と、前記ＡＤ変換部と、
が配置され、
前記第２の半導体チップは、
前記画素領域が配置され、
前記ＡＤ変換部は、
前記画素領域の前記行方向に延びる辺に平行に配置されると共に、前記第１の半導体チップと前記第２の半導体チップとを電気的に接続する、該辺に平行に配置される接続部を介して複数の前記読み出し信号線が接続され、
前記第１のスイッチ回路が含む前記複数のスイッチ回路のそれぞれは、
前記第２の半導体チップ上の前記画素領域に隣接した位置に前記行方向に沿って配列される
請求項８に記載の撮像装置。
【請求項１１】
前記ＡＤ変換部は、前記画素領域の前記行方向に延びる一方および他方の辺それぞれに対応して、該辺に平行に配置され、
前記電圧供給回路は、それぞれ少なくとも接地電位と、該接地電位に対して正の所定電圧の電位と、を供給する２乃至４の電圧供給回路を含み、
前記第１のスイッチ回路は、前記２乃至４の電圧供給回路のそれぞれに１対１で対応する、それぞれ複数のスイッチ回路を有する２乃至４のスイッチ回路を含み、
前記２乃至４のスイッチ回路それぞれが有する前記複数のスイッチ回路は、
前記画素領域に隣接した位置に前記行方向に沿って配列される
請求項１０に記載の撮像装置。
【請求項１２】
前記制御部は、
前記第２の期間内において前記電圧供給回路により前記所定電圧を供給すると共に、前記第２のスイッチ回路をオフからオンに切り替えることで、前記初期化を行う
請求項２に記載の撮像装置。
【請求項１３】
受光に応じて光電変換により電荷を生成し、生成した該電荷を蓄積する光電変換素子と、
前記光電変換素子に蓄積された前記電荷を読み出す読み出し回路と、
前記光電変換素子に接続される電圧供給線と、
前記電圧供給線に対して所定の電圧を供給する電圧供給回路と、
前記電圧供給線と前記光電変換素子との間に接続される第１のスイッチ回路と、
前記電圧供給回路および前記第１のスイッチ回路を制御する制御部と、
を備え、
前記制御部は、
前記第１のスイッチ回路をオンとして前記光電変換素子に対して前記電圧供給回路から供給される前記所定の電圧に応じた電荷を注入する
撮像装置。
【請求項１４】
前記電圧供給線と前記電圧供給回路との間に接続される第２のスイッチ回路と、
前記電圧供給線に対して第３のスイッチ回路を介して接続される、電源電圧を供給する電源部と、
をさらに備え、
前記読み出し回路は、
前記光電変換素子に蓄積された前記電荷が第３のスイッチ回路を介して転送され、転送された該電荷を蓄積する第１の容量と、
前記第１の容量に蓄積された電荷が第４のスイッチ回路を介して転送され、転送された該電荷を蓄積する第２の容量と、
前記第２の容量に蓄積された電荷に基づく信号を該第２の容量から読み出すための読み出し信号線と、
を含み、
前記制御部は、
前記第１のスイッチ回路および前記第２のスイッチ回路をそれぞれオン、前記第３のスイッチ回路および前記第４のスイッチ回路をそれぞれオフとして、前記光電変換素子に対して前記電圧供給回路から供給される前記所定の電圧に応じた電荷を注入する
請求項１３に記載の撮像装置。
【請求項１５】
前記読み出し回路は、
前記光電変換素子に蓄積された前記電荷に基づく電流を電圧に変換する電流電圧変換回路と、
前記電流電圧変換回路で変換された電圧の変化を求める減算回路と、
前記減算回路で求められた前記電圧の変化を示す値を量子化する量子化器と、
を含み、
前記制御部は、
前記第１のスイッチ回路をオンとすることで、前記光電変換素子に対して前記電圧供給回路から供給される前記所定の電圧に応じた電荷を注入する
請求項１３に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置に関する。
【背景技術】
【０００２】
フォトダイオードに蓄積された電荷を浮遊容量に転送し、浮遊容量において、蓄積された電荷量に応じた電圧に変換して画素信号として取り出す構成の画素が知られている。この構成の画素では、リセットスイッチの一方の端と転送スイッチの一方の端と、が浮遊容量に接続され、リセットスイッチの他方の端が所定電圧の電源に接続される。転送スイッチの他方の端は、フォトダイオードに接続される。フォトダイオードの露光期間の後、リセットスイッチをオンとして浮遊容量を電圧ＶＤＤの電源に接続して浮遊容量の電位をリセットする。その後、転送スイッチをオンとしてフォトダイオードの電荷を浮遊容量に転送する。
【０００３】
この画素が行列状に配列された画素アレイに対して、画素アレイに含まれる各画素のフォトダイオードや浮遊容量に直接的に電荷を注入して、これらフォトダイオードや浮遊容量に対する測定を実行して、画素の検査を行う技術が知られている。
【０００４】
例えば、各画素において、浮遊容量に接地電位を接続した状態でリセットスイッチおよび転送スイッチをオンとして、フォトダイオードおよび浮遊容量を電荷で満たす。その後、転送スイッチをオフ、リセットスイッチをオンとし、浮遊容量に接続される電位を接地電位から電源の電圧ＶＤＤの電位に切り替える。これにより、浮遊容量に蓄積された電荷が電源に吸い上げられ、フォトダイオードのみに電荷が蓄積された状態となる。この状態から、通常のシーケンスで読み出しを実行し、フォトダイオードの検査を行う。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１２８２４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述した既存の検査方法では、電源ラインの電位を接地電位と電源の電圧ＶＤＤとで切り替えることで、浮遊容量に接続される電位の切り替えを行っている。そのため、電源ラインの電位を切り替えるための構成を、例えば画素アレイ部の列毎に設ける必要がある。この構成は、配線面積が比較的大きなものとなり、画素アレイを含むデバイス内部に組み込むことは、現実的ではないと考えられる。
【０００７】
本開示は、画素アレイに含まれる各画素の検査を、配線面積を抑えた構成で可能とする撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本開示に係る撮像装置は、受光に応じて光電変換により電荷を生成し、生成した電荷を蓄積する光電変換素子と、光電変換素子に蓄積された電荷が転送され、転送された電荷を蓄積する容量と、容量に蓄積された電荷に基づく信号を容量から読み出すための読み出し信号線と、読み出し信号線に対して、少なくとも接地電位と、接地電位に対して正の所定電圧の電位と、を供給する電圧供給回路と、読み出し信号線と電圧供給回路との間に接続される第１のスイッチ回路と、読み出し信号線と光電変換素子との間に接続される第２のスイッチ回路と、電圧供給回路と、第１のスイッチ回路と、第２のスイッチ回路と、容量の初期化を行う動作と、を制御する制御部と、を備える。
【図面の簡単な説明】
【０００９】
【図１】既存技術による撮像装置の一例の構成を示すブロック図である。
【図２】既存技術に係る画素回路の一例の構成を示す図である。
【図３】既存技術に係る画素回路における読み出し動作のシーケンスの例を示すタイムチャートである。
【図４】既存技術により光電変換素子の検査を行う方法を説明するための図である。
【図５】第１の実施形態に係る画素回路の構成の例を示す図である。
【図６Ａ】第１の実施形態に係る光電変換素子の検査を行う方法を説明するための図である。
【図６Ｂ】第１の実施形態に係る光電変換素子の検査を行う方法を説明するための図である。
【図７】第１の実施形態に係る撮像装置の一例の構成を示すブロック図である。
【図８】第１の実施形態の第１の変形例に係る画素回路の構成の例を示す図である。
【図９Ａ】第１の実施形態の第１の変形例による光電変換素子の検査方法の第１の例を説明するための図である。
【図９Ｂ】第１の実施形態の第１の変形例による光電変換素子の検査方法の第２の例を説明するための図である。
【図１０】第１の実施形態の第２の変形例に係る画素回路の一例の構成を示す図である。
【図１１】第１の実施形態の第２の変形例に係る画素回路における、光電変換素子に対して電荷を注入する処理のシーケンスの例を示す図である。
【図１２Ａ】第１の実施形態の第３の変形例に係る画素回路および垂直信号線の一例の構成を示す図である。
【図１２Ｂ】第１の実施形態の第３の変形例による光電変換素子の検査方法の例を説明するための図である。
【図１３】第２の実施形態に係る画素回路の一例の構成を示す図である。
【図１４】第３の実施形態に係る、ＤＶＳとしての撮像装置に適用可能な画素回路の一例の構成を示す図である。
【図１５】第３の実施形態に係る撮像装置の一例の構成を示すブロック図である。
【図１６】第４の実施形態に係る任意電圧供給回路の一例の構成を示す図である。
【図１７】画素アレイ部に対してストリーキング特性の評価を実施する場合の電荷注入パターンの例を示す図である。
【図１８】第４の実施形態に係る、図１７に示す電荷注入パターンを実現するための撮像装置１の動作の例を示すタイミングチャートである。
【図１９】第５の実施形態に適用可能なチェッカーパターンの例を示す図である。
【図２０】５の実施形態に適用可能な任意電圧供給回路の一例の構成を示す図である。
【図２１】第５の実施形態に係る垂直信号線ＶＳＬ−ＯｄｄおよびＶＳＬ−Ｅｖｅｎの出力例を示すタイミングチャートである。
【図２２】第６の実施形態に係る構成に対する撮像装置の各部の基板への配置の例を示す図である。
【図２３】第６の実施形態の第１の変形例に係る撮像装置の各部の基板に対する配置の例を示す図である。
【図２４】第６の実施形態の第２の変形例に適用可能な２層構造の半導体チップを説明するための図である。
【図２５】第６の実施形態の第２の変形例に係る構成に対する撮像装置の各部の基板への配置の例を示す図である。
【発明を実施するための形態】
【００１０】
以下、本開示の各実施形態について、図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより、重複する説明を省略する。
【００１１】
（既存技術による構成例）
本開示は、複数の受光素子が行列状の配列で配置された画素アレイを含む撮像装置の検査などに用いて好適なものである。本開示の実施形態の説明に先んじて、理解を容易とするために、既存技術による画素アレイの検査方法について概略的に説明する。
【００１２】
図１は、既存技術による撮像装置の一例の構成を示すブロック図である。図１において、撮像装置１０００は、画素アレイ部１１と、垂直走査部１２と、ＡＤ(Analog  to  Digital)変換部１３と、画素信号線１６と、垂直信号線ＶＳＬと、制御部１９と、信号処理部２０と、を含む。
【００１３】
画素アレイ部１１は、それぞれ受光した光に対して光電変換を行う、例えばフォトダイオードによる光電変換素子と、光電変換素子から電荷の読み出しを行う回路と、を含む複数の画素回路１０を含む。画素アレイ部１１において、複数の画素回路１０は、水平方向（行方向）および垂直方向（列方向）に行列状の配列で配置される。画素アレイ部１１において、画素回路１０の行方向の並びをラインと呼ぶ。この画素アレイ部１１において所定数のラインから読み出された画素信号により、１フレームの画像（画像データ）が形成される。例えば、３０００画素×２０００ラインで１フレームの画像が形成される場合、画素アレイ部１１は、少なくとも３０００個の画素回路１０が含まれるラインを、少なくとも２０００ライン、含む。
【００１４】
また、画素アレイ部１１には、各画素回路１０の行および列に対し、行毎に画素信号線１６が接続され、列毎に垂直信号線ＶＳＬが接続される。
【００１５】
画素信号線１６の画素アレイ部１１と接続されない端部は、垂直走査部１２に接続される。垂直走査部１２は、後述する制御部１９の制御に従い、画素から画素信号を読み出す際の駆動パルスなどの制御信号を、画素信号線１６を介して画素アレイ部１１へ伝送する。垂直信号線ＶＳＬの画素アレイ部１１と接続されない端部は、ＡＤ変換部１３に接続される。画素から読み出された画素信号は、垂直信号線ＶＳＬを介してＡＤ変換部１３に伝送される。
【００１６】
ＡＤ変換部１３は、垂直信号線ＶＳＬ毎に設けられたＡＤ変換器１７と、参照信号生成部１４と、水平走査部１５と、を含む。ＡＤ変換器１７は、画素アレイ部１１の各列（カラム）に対してＡＤ変換処理を行うカラムＡＤ変換器である。ＡＤ変換器１７は、垂直信号線ＶＳＬを介して画素回路１０から供給された画素信号に対してＡＤ変換処理を施し、ノイズ低減を行う相関二重サンプリング（ＣＤＳ：Correlated  Double  Sampling）処理のための２つのディジタル値を生成する。
【００１７】
より具体的には、ＡＤ変換器１７は、コンパレータとカウンタとを含み、参照信号生成部１４から供給される参照信号に基づき、垂直信号線ＶＳＬから供給されるアナログ信号による画素信号をデジタル値に変換する。
【００１８】
参照信号生成部１４は、制御部１９から入力される制御信号に基づき、各ＡＤ変換器１７が画素信号を２つのディジタル値に変換するために用いるランプ信号を参照信号として生成する。ランプ信号は、レベル（電圧値）が時間に対して一定の傾きで低下する信号、または、レベルが階段状に低下する信号である。参照信号生成部１４は、生成したランプ信号を、各ＡＤ変換器１７に供給する。参照信号生成部１４は、例えばＤＡＣ(Digital  to  Analog  Converter)などを用いて構成される。
【００１９】
参照信号生成部１４から、所定の傾斜に従い階段状に電圧が降下するランプ信号が供給されると、カウンタによりクロック信号に従いカウントが開始される。コンパレータは、垂直信号線ＶＳＬから供給される画素信号の電圧と、ランプ信号の電圧とを比較して、ランプ信号の電圧が画素信号の電圧を跨いだタイミングでカウンタによるカウントを停止させる。ＡＤ変換器１７は、カウントが停止された時間のカウント値に応じた値を出力することで、アナログ信号による画素信号を、デジタル値に変換する。
【００２０】
ＡＤ変換器１７は、生成した２つのディジタル値を信号処理部２０に供給する。信号処理部２０は、ＡＤ変換器１７から供給される２つのディジタル値に基づきＣＤＳ処理を行い、ディジタル信号による画素信号（画素データ）を生成する。信号処理部２０により生成されたディジタル信号による画素信号は、撮像装置１０００の外部に出力される。
【００２１】
信号処理部２０から出力されたディジタル信号による画素信号は、撮像装置１０００の外部において、例えばフレームバッファに順次記憶される。フレームバッファに１フレーム分の画素信号が記憶されると、記憶された画素信号が１フレームの画像データとしてフレームバッファから読み出される。
【００２２】
水平走査部１５は、制御部１９の制御の下、各ＡＤ変換器１７を所定の順番で選択する選択走査を行うことによって、各ＡＤ変換器１７が一時的に保持している各ディジタル値を信号処理部２０へ順次出力させる。水平走査部１５は、例えばシフトレジスタやアドレスデコーダなどを用いて構成される。
【００２３】
制御部１９は、垂直走査部１２、ＡＤ変換部１３、参照信号生成部１４および水平走査部１５などの駆動制御を行う。制御部１９は、垂直走査部１２、ＡＤ変換部１３、参照信号生成部１４および水平走査部１５の動作の基準となる各種の駆動信号を生成する。制御部１９は、例えば、外部から供給される垂直同期信号または外部トリガ信号と、水平同期信号とに基づき、垂直走査部１２が画素信号線１６を介して各画素回路１０に供給するための制御信号を生成する。制御部１９は、生成した制御信号を垂直走査部１２に供給する。
【００２４】
垂直走査部１２は、制御部１９から供給される制御信号に基づき、画素アレイ部１１の選択された画素行の画素信号線１６に駆動パルスを含む各種信号を、ライン毎に各画素回路１０に供給し、各画素回路１０から、画素信号を垂直信号線ＶＳＬに出力させる。垂直走査部１２は、例えばシフトレジスタやアドレスデコーダなどを用いて構成される。
【００２５】
このように構成された撮像装置１０００は、ＡＤ変換器１７が列毎に配置されたカラムＡＤ方式のＣＭＯＳ(Complementary  Metal  Oxide  Semiconductor)イメージセンサである。
【００２６】
図２は、既存技術に係る画素回路１０の一例の構成を示す図である。図２において、画素回路１０は、例えばＰＮ接合のフォトダイオードからなる光電変換素子１００と、それぞれＮ型ＭＯＳ(Metal  Oxide  Semiconductor)トランジスタである転送トランジスタ１０１、リセットトランジスタ１０２、増幅トランジスタ１０４および読み出し経路選択トランジスタ１０５と、を含む。また、画素回路１０に対して、垂直走査部１２から、リセットパルスＲＳＴと、転送パルスＴＧと、読み出し経路選択信号ＳＥＬがそれぞれ供給される。
【００２７】
画素回路１０において、光電変換素子１００は、アノードが接地接続され、カソードが転送トランジスタ１０１のソースに接続される。転送トランジスタ１０１のドレインは、浮遊拡散層１０３に接続される。以下、特に記載の無い限り、浮遊拡散層１０３を、ＦＤ(Floating  Diffusion)１０３と呼ぶ。転送トランジスタ１０１のゲートには、転送パルスＴＧが供給される。転送トランジスタ１０１は、転送パルスＴＧがハイ（Ｈｉｇｈ）状態でオンとなり、転送パルスＴＧがロー（Ｌｏｗ）状態でオフとなる。転送トランジスタ１０１がオンの状態で、光電変換素子１００から出力される電荷がＦＤ１０３に供給される。
【００２８】
ＦＤ１０３は、光電変換素子１００から供給された電荷を蓄積する。ＦＤ１０３は、蓄積した電荷の量に応じた電圧を生成する。
【００２９】
リセットトランジスタ１０２のソースがＦＤ１０３に接続される。リセットトランジスタ１０２のドレインに対して、画素回路１０に対する電圧ＶＤＤの電源ラインが接続される。リセットトランジスタ１０２のゲートには、リセットパルスＲＳＴが供給される。リセットトランジスタ１０２は、リセットパルスＲＳＴがハイ状態でオンとなり、リセットパルスＲＳＴがロー状態でオフとなる。
【００３０】
増幅トランジスタ１０４のゲートがＦＤ１０３に接続される。増幅トランジスタ１０４のドレインに電圧ＶＤＤの電源ラインが接続され、ソースに読み出し経路選択トランジスタ１０５のドレインが接続される。読み出し経路選択トランジスタ１０５のソースは、垂直信号線ＶＳＬに接続される。読み出し経路選択トランジスタ１０５のゲートには、読み出し経路選択信号ＳＥＬが供給される。読み出し経路選択トランジスタ１０５は、読み出し経路選択信号ＳＥＬがハイ状態でオンとなり、ロー状態でオフとなる。
【００３１】
図３は、既存技術に係る、図２に示した画素回路１０における読み出し動作のシーケンスの例を示すタイムチャートである。図３において、「ＳＥＬ」、「ＲＳＴ」および「ＴＧ」は、それぞれ読み出し経路選択信号ＳＥＬ、リセットパルスＲＳＴおよび転送パルスＴＧを示す。また、「ＦＤ」は、ＦＤ１０３に蓄積される電荷量を示し、「ＶＳＬ」は、垂直信号線ＶＳＬから出力される画素信号のレベル（電圧）を示している。
【００３２】
図３のタイムチャートにおいて、初期状態では、読み出し経路選択信号ＳＥＬ、リセットパルスＲＳＴおよび転送パルスＴＧがそれぞれロー状態とされる。また、光電変換素子１００が露光され、ロー状態転送パルスＴＧにより転送トランジスタ１０１がオフとなっているため、露光により生成された電荷が光電変換素子１００に蓄積される。
【００３３】
時間ｔ100において、読み出し経路選択信号ＳＥＬがハイ状態とされて、読み出し経路選択トランジスタ１０５がオンとされる。時間ｔ101でリセットパルスＲＳＴがハイ状態とされ、ＦＤ１０３の電荷が電圧ＶＤＤの電源ラインに排出されることにより、ＦＤ１０３の電位が所定電位にリセットされる。リセットパルスＲＳＴがロー状態に戻されて所定時間後の時間ｔ102で、転送パルスＴＧがハイ状態とされ、露光により光電変換素子１００に蓄積された電荷がＦＤ１０３に供給され、蓄積される。ＦＤ１０３に蓄積された電荷に応じた電圧が生成され、この電圧が増幅トランジスタ１０４により増幅され、読み出し経路選択トランジスタ１０５を介して画素信号として垂直信号線ＶＳＬに出力される。
【００３４】
ここで、リセットパルスＲＳＴがハイ状態とされた時間ｔ101から所定時間後の、例えばＦＤ１０３の状態が安定する時間ｔ110において垂直信号線ＶＳＬに出力されたリセットレベル（黒レベル）の信号Ａが、ＡＤ変換器１７によりディジタル値に変換され、例えばＡＤ変換器１７が持つレジスタなどに一時的に記憶される。この信号Ａは、オフセット性のノイズである。この信号Ａの読み出しを、Ｐ相(Pre-Charge)読み出しと呼び、Ｐ相読み出しを行う期間をＰ相期間と呼ぶ。
【００３５】
さらに、転送パルスＴＧがハイ状態とされた時間ｔ102から処置時間後の、例えばＦＤ１０３の状態が安定する時間ｔ111において垂直信号線ＶＳＬに出力された信号レベルの信号Ｂが、ＡＤ変換器１７によりディジタル値に変換され、例えばＡＤ変換器１７が持つレジスタなどに一時的に記憶される。この信号Ｂは、オフセット性のノイズと画素信号とを含む信号である。この信号Ｂの読み出しを、Ｄ相(Data  Phase)読み出しと呼び、Ｄ相読み出しを行う期間をＤ相期間と呼ぶ。
【００３６】
ＡＤ変換器１７は、記憶した信号ＡおよびＢの差分を求め、求めた差分を信号処理部２０に供給する。信号処理部２０は、ＡＤ変換器１７から供給された信号Ａと信号Ｂとの差分に基づき、オフセット性のノイズが除去された画素信号を取得する。
【００３７】
図４は、図２に示す構成において、既存技術により、画素回路１０すなわち光電変換素子１００の検査を行う方法を説明するための図である。光電変換素子１００の検査は、光電変換素子１００を遮光状態として電源のラインから光電変換素子１００に電荷を注入して、光電変換素子１００を擬似的に受光した状態とする。その後、光電変換素子１００から図３を用いて説明したような通常のシーケンスに従い、画素信号の読み出しを行う。
【００３８】
より具体的には、先ず、光電変換素子１００を遮光状態とすると共に、電源ラインの電位を電圧ＶＤＤから接地電位（ＧＮＤ）に切り替えて、リセットパルスＲＳＴと転送パルスＴＧとをオン（ハイ）状態とする。これにより、図４における経路Ａに従い、光電変換素子１００およびＦＤ１０３に対して電源ラインから電子が引き込まれ、光電変換素子１００およびＦＤ１０３が電荷で満たされる。この状態において、転送パルスＴＧおよびリセットパルスＲＳＴをそれぞれロー状態として、転送トランジスタ１０１およびリセットトランジスタ１０２をそれぞれオフ状態とする。
【００３９】
その後、電源ラインの電圧を接地電位から電圧ＶＤＤに切り替えて、リセットパルスＲＳＴをオン状態とする。これにより、ＦＤ１０３に蓄積された電荷が電源ラインに排出され、光電変換素子１００のみに電荷が蓄積された状態となる。この状態から、図３を用いて説明した通常のシーケンスに従い、光電変換素子１００からの画素信号の読み出しを行い、読み出した画素信号に基づき光電変換素子１００の評価を行う。
【００４０】
以上の動作を、画素アレイ部１１に含まれる例えば全ての画素回路１０に対して実行する。具体的には、各画素回路１０に接続される電源ラインを電圧ＶＤＤと接地電位との間で切り替えて、光電変換素子１００に電荷を注入する。このような構成において、例えば画素アレイ部１１の各画素回路１０について、画素アレイ部１１の列毎、行毎、あるいは、各画素回路１０毎に、各画素回路１０に供給する画素電源を電圧ＶＤＤと接地電位との間で切り替えるようにする。これにより、画素アレイ部１１における各画素回路１０の配置に対して様々なパターンでの光電変換素子１００の評価が可能となる。
【００４１】
しかしながら、一般的に、画素電源は、画素アレイ部１１において、各画素回路１０に対して列単位または行単位、あるいは、画素アレイ部１１にメッシュ状の配線により画素回路１０を単位として供給される。そのため、各画素回路１０に供給する画素電源を電圧ＶＤＤと接地電位との間で切り替えるためには、行毎、列毎、あるいは、各画素回路１０毎に、電源供給部分にそれぞれスイッチ回路を設けると共に、各スイッチ回路を制御する回路を設ける必要があり、配線面積が膨大となってしまう。また、行毎、列毎、あるいは、各画素回路１０毎に、電源供給部分にそれぞれスイッチ回路を設けた場合、各画素回路１０の特性に影響が出るおそれがある。
【００４２】
［第１の実施形態］
次に、本開示の第１の実施形態について説明する。本開示では、垂直信号線ＶＳＬと光電変換素子１００とをスイッチ回路を介して接続すると共に、垂直信号線ＶＳＬに対して、光電変換素子１００に電荷を注入するための電圧供給回路を接続する。この構成とすることで、画素電源を供給する電源ラインの電圧を画素アレイ部１１の行毎、列毎、各画素回路１０毎などに対して電圧ＶＤＤと接地電位との間で切り替える構成を設けずに、画素アレイ部１１に含まれる各画素回路１０の、画素アレイ部１１における各画素回路１０の配置に対して様々なパターンでの検査が可能となる。
【００４３】
図５は、第１の実施形態に係る画素回路の構成の例を示す図である。図５に示される画素回路１０ａは、図２を用いて説明した既存技術に係る画素回路１０に対して、スイッチ回路としてのＮ型ＭＯＳ(Metal  Oxide  Semiconduct)トランジスタである注入経路選択トランジスタ１１０が追加されている。また、垂直信号線ＶＳＬに対して、スイッチ回路１２１を介して任意電圧供給回路１２０が接続されている。任意電圧供給回路１２０は、電圧値が任意の任意電圧ＶANYを出力する。
【００４４】
なお、任意電圧ＶANYは、例えば接地電位から、画素回路１０内に含まれる各トランジスタが正常に動作可能な電位の電圧の範囲内における任意の電圧である。また、特に記載の無い限り、以下で用いる「任意」は、「所定の範囲内における任意」を意味するものとする。
【００４５】
注入経路選択トランジスタ１１０のドレインが垂直信号線ＶＳＬに接続され、ソースがＦＤ１０３と転送トランジスタ１０１のドレインとが接続される接続点に接続される。注入経路選択トランジスタ１１０のゲートには、注入経路選択信号ＳＥＬＩが入力される。
【００４６】
図６Ａおよび図６Ｂは、第１の実施形態に係る、図５の構成における画素回路１０すなわち光電変換素子１００の検査を行う方法を説明するための図である。図６Ａは、図５の構成において、光電変換素子１００に対して検査のための電荷を注入するための経路を示す図である。
【００４７】
図６Ａに示されるように、注入経路選択信号ＳＥＬＩがハイ状態とされることで注入経路選択トランジスタ１１０がオン状態となり、垂直信号線ＶＳＬと転送トランジスタ１０１とが接続される。この状態で転送トランジスタ１０１をオンとすることで、垂直信号線ＶＳＬと光電変換素子１００との間に、信号の経路Ｂが形成される。この経路Ｂにより、任意電圧供給回路１２０から出力される任意電圧ＶANYが光電変換素子１００に印加され、光電変換素子１００に当該任意電圧ＶANYに応じた電荷が注入される。
【００４８】
したがって、第１の実施形態に係る画素回路１０ａは、任意電圧供給回路１２０による垂直信号線ＶＳＬに対する任意電圧ＶANYの供給と、注入経路選択信号ＳＥＬＩおよび転送パルスＴＧの任意時刻でのオン／オフ制御により、画素アレイ部１１内の任意の画素回路１０ａに対して、任意電圧ＶANYに応じた任意レベルの電荷注入が可能となる。
【００４９】
なお、注入経路選択トランジスタ１１０がオンとなることで、垂直信号線ＶＳＬからＦＤ１０３への経路も形成される。これにより、ＦＤ１０３にも、任意電圧ＶANYに応じた電荷が注入される。
【００５０】
図６Ｂは、図６Ａに示す経路により電荷を注入する処理のシーケンスの例を示す図である。図６Ｂにおいて、上段から、電源ラインの電圧ＶＤＤ、リセットパルスＲＳＴ、読み出し経路選択信号ＳＥＬ、注入経路選択信号ＳＥＬＩ、転送パルスＴＧ、垂直信号線ＶＳＬの電圧（ＶＳＬとして示す）、スイッチ回路１２１の状態（ＳＷとして示す）、および、任意電圧ＶANY、をそれぞれ示している。
【００５１】
時間ｔ10から時間ｔ15までの期間は、電荷注入区間であって、この期間において、光電変換素子１００とＦＤ１０３とに、任意電圧ＶANYに応じた電荷が注入される。時間ｔ10において、例えば制御部１９は、任意電圧供給回路１２０に対して接地電位（０［Ｖ］）の任意電圧ＶANYの生成を指示すると共に、スイッチ回路１２１をオンとする。これにより、垂直信号線ＶＳＬの電位が接地電位（図６Ａでは「ＧＮＤ」と表記）となる。
【００５２】
なお、電荷注入区間において、リセットパルスＲＳＴおよび読み出し経路選択信号ＳＥＬは、それぞれロー状態とされ、リセットトランジスタ１０２および読み出し経路選択トランジスタ１０５は、それぞれオフ状態とされる。
【００５３】
電荷注入区間内の時間ｔ11において、例えば垂直走査部１２は、制御部１９の制御に従い、注入経路選択信号ＳＥＬＩをハイ状態として注入経路選択トランジスタ１１０をオン状態とし、次の時間ｔ12において転送パルスＴＧをハイ状態として、転送トランジスタ１０１をオン状態とする。次の時間ｔ13において、垂直走査部１２は、制御部１９の制御に従い、転送パルスＴＧをロー状態として転送トランジスタ１０１をオフ状態とする。さらに次の時間ｔ14において、垂直走査部１２は、制御部１９の制御に従い、注入経路選択信号ＳＥＬＩをロー状態として注入経路選択トランジスタ１１０をオフ状態とする。
【００５４】
ここで、時間ｔ12〜ｔ13の期間において、注入経路選択トランジスタ１１０と転送トランジスタ１０１とが共にオン状態となる。これにより、図６Ａに示した経路Ｂが形成され、垂直信号線ＶＳＬから供給される任意電圧ＶANYが光電変換素子１００に印加され、光電変換素子１００に対して、当該任意電圧ＶANYに応じた電荷が注入される。また、当該時間ｔ12〜ｔ13は、リセットパルスＲＳＴおよび読み出し経路選択信号ＳＥＬが共にロー状態とされているため、任意電圧ＶANYがＦＤ１０３にも印加され、ＦＤ１０３に対して、当該任意電圧ＶANYに応じた電荷が注入される。
【００５５】
時間ｔ15から時間ｔ18までの期間は、ＦＤ１０３のリセット期間（ＦＤリセット区間）である。すなわち、当該ＦＤリセット区間内の時間ｔ16〜ｔ17の期間において、垂直走査部１２は、制御部１９の制御に従いリセットパルスＲＳＴをハイ状態とする。これにより、ＦＤ１０３が電圧ＶＤＤの電源ラインに接続される。また、垂直走査部１２は、制御部１９の制御に従い、読み出し経路選択信号ＳＥＬ、注入経路選択信号ＳＥＬＩおよび転送パルスＴＧそれぞれのロー状態を維持する。
【００５６】
したがって、この時間ｔ16〜ｔ17の期間で、電荷注入区間においてＦＤ１０３に注入、蓄積された電荷が電源ラインに吸い上げられ、ＦＤ１０３がリセットされる。一方、光電変換素子１００は、転送パルスＴＧがロー状態とされ、転送トランジスタ１０１がオフ状態となっているため、電荷注入区間において注入、蓄積された電荷は、維持される。これにより、画素回路１０ａにおいて、光電変換素子１００にのみ電荷が蓄積された状態、すなわち、光電変換素子１００が受光し、光電変換により発生した電荷を当該光電変換素子１００が保持している状態と同様の状態を、電源ラインの電圧を接地電位に切り替えることなく実現できる。
【００５７】
なお、ＦＤリセット区間内では、読み出し経路選択信号ＳＥＬおよび注入経路選択信号ＳＥＬＩがそれぞれロー状態とされ、読み出し経路選択トランジスタ１０５および注入経路選択トランジスタ１１０が共にオフ状態となっている。したがって、垂直信号線ＶＳＬが画素回路１０ａから切り離され、任意電圧ＶANYおよび垂直信号線ＶＳＬの電圧は、任意の電圧とすることができ、また、スイッチ回路１２１の状態も、任意の状態（オン、オフの何れか）とすることができる。
【００５８】
図６Ｂにおける時間ｔ18の後に、例えば図３を用いて説明した、既存の読み出し動作を実行することで、光電変換素子１００に蓄積された電荷量を測定することができる。また、図６Ｂに示されるように、電荷注入区間およびＦＤリセット区間を通じて電源ラインの電圧は、電圧ＶＤＤの一定値とされ、光電変換素子１００の電荷量の測定に当たり、図４を用いて説明した既存技術の方法のように接地電位に切り替える必要が無い。
【００５９】
図７は、第１の実施形態に係る撮像装置の一例の構成を示すブロック図である。図７において、撮像装置１は、図１を用いて説明した撮像装置１０００に対して、任意電圧供給回路１２０と、垂直信号線ＶＳＬ毎のスイッチ回路１２１と、が追加されている。任意電圧供給回路１２０は、各スイッチ回路１２１を介して、垂直信号線ＶＳＬと接続される。任意電圧供給回路１２０および各スイッチ回路１２１は、それぞれ、制御部１９により動作を制御される。
【００６０】
また、画素アレイ部１１は、図５を用いて説明した画素回路１０ａが行列状の配列で配置される。垂直走査部１２は、上述した転送パルスＴＧ、リセットパルスＲＳＴ、読み出し経路選択信号ＳＥＬおよび注入経路選択信号ＳＥＬＩの各制御信号を、画素信号線１６を介して、行単位で、各画素回路１０ａに供給する。
【００６１】
このような構成において、例えば制御部１９は、画素アレイ部１１の列毎すなわち垂直信号線ＶＳＬ毎に各スイッチ回路１２１を制御する。それと共に、制御部１９は、垂直走査部１２を制御して、上述の各制御信号を、行単位で各画素回路１０ａに供給する。これにより、第１の実施形態に係る撮像装置１は、画素アレイ部１１に含まれる任意の画素回路１０ａに対して、任意電圧ＶANYによる光電変換素子１００に対する電荷注入を実現できる。
【００６２】
（第１の実施形態の第１の変形例）
次に、第１の実施形態の第１の変形例について説明する。第１の実施形態の第１の変形例は、１つの画素回路が複数の光電変換素子を含む場合の例である。図８は、第１の実施形態の第１の変形例に係る画素回路の構成の例を示す図である。図８において、画素回路１０ｂは、２つの光電変換素子１００ａおよび１００ｂを含み、これら光電変換素子１００ａおよび１００ｂが１つのＦＤ１０３を共有している。
【００６３】
より具体的には、光電変換素子１００ａのカソードが、転送トランジスタ１０１ａのソースに接続される。同様に、光電変換素子１００ｂのカソードが、転送トランジスタ１０１ｂのソースに接続される。転送トランジスタ１０１ａおよび１０１ｂのドレインは、ＦＤ１０３に対して共通に接続される。転送トランジスタ１０１ａおよび１０１ｂの各ゲートには、それぞれ、垂直走査部１２から画素信号線１６を介して転送パルスＴＧ1および転送パルスＴＧ2が入力される。
【００６４】
注入経路選択トランジスタ１１０のソースは、転送トランジスタ１０１ａおよび１０１ｂの各ドレインが接続される接続点と、ＦＤ１０３と、が接続される接続点に接続される。
【００６５】
例えば、制御部１９は、転送パルスＴＧ1およびＴＧ2により、転送トランジスタ１０１と転送トランジスタ１０１ｂとでオンおよびオフ状態を排他的に制御する。これにより、光電変換素子１００ａおよび１００ｂそれぞれが受光により生成した電荷に基づく各画素信号を順次に読み出して、垂直走査線ＶＳＬに対して出力することができる。
【００６６】
図９Ａおよび図９Ｂを用いて、図８に示した、第１の実施形態の第１の変形例に係る画素回路１０ｂにおける光電変換素子１００ａおよび１００ｂの検査方法の第１および第２の例について説明する。
【００６７】
図９Ａは、第１の実施形態の第１の変形例による光電変換素子１００ａおよび１００ｂの検査方法の第１の例を説明するための図である。この第１の例では、光電変換素子１００ａおよび１００ｂに対して、個別のタイミングで電荷注入を実行する。
【００６８】
図６Ｂを参照し、例えば、垂直走査部１２は、制御部１９の制御に従い、電荷注入区間内の時間ｔ11〜ｔ14の期間において注入経路選択信号ＳＥＬＩをハイ状態として注入経路選択トランジスタ１１０をオン状態とする。そして、垂直走査部１２は、制御部１９の制御に従い、時間ｔ11〜ｔ14の期間内の時間ｔ12〜ｔ13の期間において、転送パルスＴＧ1をハイ状態として、転送トランジスタ１０１ａをオン状態とする。また、制御部１９は、任意電圧供給回路１２０により任意電圧ＶANYを生成させると共に、スイッチ回路１２１をオン状態とする。
【００６９】
一方、垂直走査部１２は、制御部１９の制御に従い、電荷注入区間において転送パルスＴＧ2をロー状態として、転送トランジスタ１０１ｂをオフ状態とする。
【００７０】
これにより、時間ｔ12〜ｔ13の期間において、垂直信号線ＶＳＬから、注入経路選択トランジスタ１１０および転送トランジスタ１０１ａを介して光電変換素子１００ａに接続される経路Ｃが形成される。この経路Ｃを介して、光電変換素子１００ａに対して、任意電圧供給回路１２０から任意電圧ＶANYが供給され、光電変換素子１００ａにおいて任意電圧ＶANYに応じた電荷が生成、蓄積される。また、任意電圧ＶANYは、ＦＤ１０３にも供給され、ＦＤ１０３において任意電圧ＶANYに応じた電荷が蓄積される。
【００７１】
その後、垂直走査部１２は、制御部１９の制御に従い、図６ＢのＦＤリセット区間に示されるシーケンスに従って、時間ｔ16〜ｔ17の期間においてリセットパルスＲＳＴをハイ状態としてリセットトランジスタ１０２をオン状態とする。これにより、ＦＤ１０３に蓄積された電荷が電圧ＶＤＤの電源ラインに吸い上げられ、ＦＤ１０３がリセットされる。なお、垂直走査部１２は、制御部１９の制御に従い、転送パルスＴＧ2のロー状態を維持し、転送トランジスタ１０１ｂをオフ状態のままとする。
【００７２】
ＦＤ１０３のリセット後、例えば図３を用いて説明した、既存の読み出し動作を実行することで、光電変換素子１００に蓄積された電荷量を測定することができる。
【００７３】
光電変換素子１００ｂの検査も、上述と同様にして実行される。この場合、垂直走査部１２は、制御部１９の制御に従い、時間ｔ12〜ｔ13の期間において転送パルスＴＧ2をハイ状態として転送トランジスタ１０１ｂをオン状態とする。これにより、垂直信号線ＶＳＬから、注入経路選択トランジスタ１１０および転送トランジスタ１０１ｂを介して光電変換素子１００ｂに接続される経路が形成される。
【００７４】
一方、垂直走査部１２は、制御部１９の制御に従い、電荷注入区間およびＦＤリセット区間を通じて転送パルスＴＧ1ロー状態とし、転送トランジスタ１０１ｂのオフ状態を維持する。
【００７５】
図９Ｂは、第１の実施形態の第１の変形例による光電変換素子１００ａおよび１００ｂの検査方法の第２の例を説明するための図である。この第２の例では、光電変換素子１００ａおよび１００ｂに対して同時に電荷注入を実行する。
【００７６】
図６Ｂを参照し、例えば、垂直走査部１２は、制御部１９の制御に従い、電荷注入区間内の時間ｔ11〜ｔ14の期間において注入経路選択信号ＳＥＬＩをハイ状態として注入経路選択トランジスタ１１０をオン状態とする。そして、垂直走査部１２は、制御部１９の制御に従い、時間ｔ11〜ｔ14の期間内の時間ｔ12〜ｔ13の期間において、転送パルスＴＧ1およびＴＧ2をそれぞれハイ状態として、各転送トランジスタ１０１ａおよび１０１ｂをオン状態とする。また、制御部１９は、任意電圧供給回路１２０により任意電圧ＶANYを生成させると共に、スイッチ回路１２１をオン状態とする。
【００７７】
これにより、時間ｔ12〜ｔ13の期間において、垂直信号線ＶＳＬから、注入経路選択トランジスタ１１０および転送トランジスタ１０１ａを介して光電変換素子１００ａに接続される経路ＤおよびＤ1が形成される。それと共に、垂直信号線ＶＳＬから、注入経路選択トランジスタ１１０および転送トランジスタ１０１ｂを介して光電変換素子１００ｂに接続される経路ＤおよびＤ2が形成される。
【００７８】
これら経路Ｄ、Ｄ1およびＤ2を介して、光電変換素子１００ａおよび１００ｂに対して、任意電圧供給回路１２０から任意電圧ＶANYが供給される。これにより、光電変換素子１００ａおよび１００ｂそれぞれにおいて任意電圧ＶANYに応じた電荷が生成、蓄積される。また、任意電圧ＶANYは、ＦＤ１０３にも供給され、ＦＤ１０３において任意電圧ＶANYに応じた電荷が蓄積される。
【００７９】
この第２の例において、ＦＤリセット区間の動作は、図９Ａを用いて説明した第１の例と同様であるので、ここでの説明を省略する。
【００８０】
ＦＤ１０３のリセット後、例えば図３を用いて説明した、既存の読み出し動作を、光電変換素子１００ａおよび１００ｂに対してそれぞれ実行する。すなわち、光電変換素子１００ａに対する読み出し動作は、転送パルスＴＧ2を常時ロー状態とし、転送トランジスタ１０１ｂのオフ状態を維持した状態で実行される。同様に、光電変換素子１００ｂに対する読み出し動作は、転送パルスＴＧ1を常時ロー状態とし、転送トランジスタ１０１ａのオフ状態を維持した状態で実行される。
【００８１】
この第２の例によれば、１度の動作により、各光電変換素子１００ａおよび１００ｂに対する電荷の注入が実行されるため、上述した第１の例と比較して、処理時間を短縮することが可能である。
【００８２】
なお、図８の例では、１つの画素回路１０ｂが２つの光電変換素子１００ａおよび１００ｂを含み、これら２つの光電変換素子１００ａおよび１００ｂが１つのＦＤ１０３を共有するむものとして示しているが、これはこの例に限定されない。すなわち、第１の実施形態の第１の変形例は、１つの画素回路が３以上の光電変換素子を含み、この３以上の光電変換素子が１つのＦＤ１０３を共有する構成にも適用可能である。
【００８３】
（第１の実施形態の第２の変形例）
次に、第１の実施形態の第２の変形例について説明する。この第１の実施形態の第２の変形例では、上述した第１の実施形態の構成に対し、電荷注入時のリセットトランジスタ１０２の制御を省略した例である。
【００８４】
図１０は、第１の実施形態の第２の変形例に係る画素回路の一例の構成を示す図である。図１０において、画素回路１０ｃは、図５に示した第１の実施形態に係る画素回路１０ａと同等の構成を有し、リセットトランジスタ１０２の回路記号を点線で表すことで、電荷注入時のリセットトランジスタ１０２の制御が省略あるいは簡略化されることを示している。
【００８５】
この図１０の構成においては、光電変換素子１００に対する電荷注入時には、リセットトランジスタ１０２をオフ状態とし、ＦＤ１０３のリセットを、注入経路選択トランジスタ１１０をオン状態として、ＦＤ１０３と、任意電圧供給回路１２０から任意電圧ＶANYが供給された垂直信号線ＶＳＬとを接続することで実行する。
【００８６】
図１１は、第１の実施形態の第２の変形例に係る画素回路１０ｃにおける、光電変換素子１００に対して電荷を注入する処理のシーケンスの例を示す図である。図１１において、上段から、電源ラインの電圧ＶＤＤ、読み出し経路選択信号ＳＥＬ、注入経路選択信号ＳＥＬＩ、転送パルスＴＧ、垂直信号線ＶＳＬの電圧（ＶＳＬとして示す）、スイッチ回路１２１の状態（ＳＷとして示す）、および、任意電圧ＶANY、をそれぞれ示している。なお、第１の実施形態の第２の変形例では、リセットパルスＲＳＴは、電荷注入区間およびＦＤリセット区間を通じて（時間ｔ20〜ｔ28）常時ロー状態とされ、リセットトランジスタ１０２がオフ状態に固定される。
【００８７】
図１１のシーケンスにおいて、電荷注入区間（時間ｔ20〜ｔ25）の動作は、図６Ｂを用いて説明した、第１の実施形態に係る電荷注入区間（時間ｔ10〜ｔ15）の動作と同様である。すなわち、時間ｔ20において、制御部１９は、任意電圧供給回路１２０に対して接地電位（０［Ｖ］）の任意電圧ＶANYの生成を指示すると共に、スイッチ回路１２１をオンとする。これにより、垂直信号線ＶＳＬの電位が接地電位となる。
【００８８】
なお、電荷注入区間において、読み出し経路選択信号ＳＥＬがロー状態とされ、読み出し経路選択トランジスタ１０５がオフ状態とされる。
【００８９】
電荷注入区間内の時間ｔ21において、垂直走査部１２は、制御部１９の制御に従い、注入経路選択信号ＳＥＬＩをハイ状態として注入経路選択トランジスタ１１０をオン状態とし、次の時間ｔ22において転送パルスＴＧをハイ状態として、転送トランジスタ１０１をオン状態とする。次の時間ｔ23において、垂直走査部１２は、制御部１９の制御に従い、転送パルスＴＧをロー状態として転送トランジスタ１０１をオフ状態とする。さらに次の時間ｔ24において、垂直走査部１２は、制御部１９の制御に従い、注入経路選択信号ＳＥＬＩをロー状態として注入経路選択トランジスタ１１０をオフ状態とする。
【００９０】
時間ｔ22〜ｔ23の期間において、注入経路選択トランジスタ１１０と転送トランジスタ１０１とが共にオン状態となり、図６Ａに示した経路Ｂに対応する経路が形成される。これにより、垂直信号線ＶＳＬから供給される任意電圧ＶANYが光電変換素子１００に印加され、光電変換素子１００に対して、当該任意電圧ＶANYに応じた電荷が注入される。また、当該時間ｔ22〜ｔ23は、読み出し経路選択信号ＳＥＬがロー状態とされているため、任意電圧ＶANYがＦＤ１０３にも印加され、ＦＤ１０３に対して、当該任意電圧ＶANYに応じた電荷が注入される。
【００９１】
時間ｔ25から時間ｔ28までのＦＤリセット区間において、制御部１９は、任意電圧供給回路１２０により、ＦＤ１０３のリセットレベル（黒レベル）の電圧の任意電圧ＶANYを生成させる。また、制御部１９は、スイッチ回路１２１のオン状態を維持する。
【００９２】
ＦＤリセット区間内の時間ｔ26〜ｔ27の期間において、垂直走査部１２は、制御部１９の制御に従い注入経路選択信号ＳＥＬＩをハイ状態とする。これにより、ＦＤ１０３が任意電圧ＶANYの垂直信号線ＶＳＬに接続される。また、垂直走査部１２は、制御部１９の制御に従い、読み出し経路選択信号ＳＥＬおよび転送パルスＴＧそれぞれのロー状態を維持する。
【００９３】
したがって、この時間ｔ26〜ｔ27の期間で、電荷注入区間においてＦＤ１０３に注入、蓄積された電荷が垂直信号線ＶＳＬに吸い上げられ、ＦＤ１０３がリセットされる。一方、光電変換素子１００は、転送パルスＴＧがロー状態とされ、転送トランジスタ１０１がオフ状態となっているため、電荷注入区間において注入、蓄積された電荷は、維持される。これにより、画素回路１０ｃにおいて、光電変換素子１００にのみ電荷が蓄積された状態、すなわち、光電変換素子１００が受光し、光電変換により発生した電荷を当該光電変換素子１００が保持している状態と同様の状態を、電源ラインの電圧を接地電位に切り替えることなく実現できる。
【００９４】
図１１における時間ｔ28の後に、例えば図３を用いて説明した、リセットパルスＲＳＴの制御を含めた既存の読み出し動作を実行することで、光電変換素子１００に蓄積された電荷量を測定することができる。
【００９５】
この第１の実施形態の第２の変形例においても、図１１に示されるように、電荷注入区間およびＦＤリセット区間を通じて電源ラインの電圧は、電圧ＶＤＤの一定値とされ、光電変換素子１００の電荷量の測定に当たり、図４を用いて説明した既存技術の方法のように接地電位に切り替える必要が無い。また、この第１の実施形態の第２の変形例に係る画素回路１０ｃでは、電荷注入区間およびＦＤリセット区間を通じてリセットパルスＲＳＴが常時ロー状態とされているため、例えば垂直走査部１２の負荷を軽減することが可能である。
【００９６】
なお、この第１実施形態の第２の変形例による構成は、上述した第１の実施形態の第１の変形例にも適用可能である。
【００９７】
（第１の実施形態の第３の変形例）
次に、第１の実施形態の第３の変形例について説明する。第１の実施形態の第３の変形例では、１つの光電変換素子を含む１つの画素回路に対して複数の垂直信号線ＶＳＬを接続した例である。
【００９８】
図１２Ａは、第１の実施形態の第３の変形例に係る画素回路および垂直信号線の一例の構成を示す図である。図１２Ａにおいて、２本の垂直信号線ＶＳＬａおよびＶＳＬｂが、画素回路１０ｄに接続される。また、任意電圧供給回路１２０が、スイッチ回路１２１ａおよび１２１ｂを介して垂直信号線ＶＳＬａおよびＶＳＬｂに接続される。
【００９９】
この構成では、画素回路１０ｄにおいて、低速読み出しモードと、高速読み出しモードと、を切り替えて実行できる。低速読み出しモードは、例えば２本の垂直信号線ＶＳＬａおよびＶＳＬｂのうち１本の例えば垂直信号線ＶＳＬａのみを用いて、当該垂直信号線ＶＳＬａに接続される各画素回路１０ｄにおける読み出しを順次に行う。また、高速読み出しモードは、当該２本の垂直信号線ＶＳＬａおよびＶＳＬｂそれぞれに接続される各画素回路１０ｄにおける読み出しを並列的に行う。高速読み出しモードは、低速読み出しモードと比較して、垂直信号線ＶＳＬの本数に応じて高速に読み出し処理を行うことができる一方で、高消費電力となる。
【０１００】
図１２Ａの説明に戻り、画素回路１０ｄは、垂直信号線ＶＳＬａおよびＶＳＬｂの本数に応じて、２つの読み出し経路選択トランジスタ１０５ａおよび１０５ｂと、２つの注入経路選択トランジスタ１１０ａおよび１１０ｂと、を含む。読み出し経路選択トランジスタ１０５ａのソースが垂直信号線ＶＳＬａに接続され、読み出し経路選択トランジスタ１０５ｂのソースが垂直信号線ＶＳＬｂに接続される。読み出し経路選択トランジスタ１０５ａおよび１０５ｂの各ドレインは、増幅トランジスタ１０４のソースに共通に接続される。読み出し経路選択トランジスタ１０５ａのゲートには、垂直走査部１２から読み出し経路選択信号ＳＥＬａが供給される。また、読み出し経路選択トランジスタ１０５ｂのゲートには、垂直走査部１２から読み出し経路選択信号ＳＥＬｂが供給される。
【０１０１】
注入経路選択トランジスタ１１０ａのドレインが垂直信号線ＶＳＬａに接続され、注入経路選択トランジスタ１１０ｂのドレインが垂直信号線ＶＳＬｂに接続される。注入経路選択トランジスタ１１０ａおよび１１０ｂの各ソースは、転送トランジスタ１０１のドレインとＦＤ１０３とが接続される接続点に、共通に接続される。注入経路選択トランジスタ１１０ａのゲートには、垂直走査部１２から注入経路選択信号ＳＥＬＩａが供給される。また、注入経路選択トランジスタ１１０ｂのゲートには、垂直走査部１２から注入経路選択信号ＳＥＬＩｂが供給される。
【０１０２】
このような構成において、高速読み出しモードでは、制御部１９は、垂直信号線ＶＳＬａおよびＶＳＬｂに共通に接続される各画素回路１０ｄのうち、例えば半数の画素回路１０ｄを、読み出し経路選択トランジスタ１０５ａおよび垂直信号線ＶＳＬａを用いて通常の読み出しを行い、残りの半数の画素回路１０ｄを、読み出し経路選択トランジスタ１０５ｂおよび垂直信号線ＶＳＬｂを用いて通常の読み出しを行うように制御する。
【０１０３】
例えば、図１２Ａの例では、制御部１９は、図１２Ａの上側に示される画素回路１０ｄにおいて、読み出し経路選択トランジスタ１０５ａおよび垂直信号線ＶＳＬａを用いて通常の読み出しを行うように制御する。また、制御部１９は、図１２Ａの下側に示される画素回路１０ｄにおいて、読み出し経路選択トランジスタ１０５ｂおよび垂直信号線ＶＳＬｂを用いて通常の読み出しを行うように制御する。
【０１０４】
一方、低速読み出しモードでは、制御部１９は、垂直信号線ＶＳＬａおよびＶＳＬｂに共通に接続される各画素回路１０ｄにおいて、それぞれ、例えば読み出し経路選択トランジスタ１０５ａおよび垂直信号線ＶＳＬａを用いて、図３に示した通常の読み出し動作を行う。この場合、垂直走査部１２は、制御部１９の制御に従い、読み出し経路選択トランジスタ１０５ｂを常時オフの状態に制御する。
【０１０５】
第１の実施形態の第３の変形例では、低速読み出しモードにおいて、各画素回路１０ｄに含まれる光電変換素子１００に対する検査のための電荷の注入は、低速読み出しモード時の動作により、垂直信号線ＶＳＬａおよびＶＳＬｂのうち読み出しに用いてない垂直信号線ＶＳＬを用いて行う。
【０１０６】
一例として、図１２Ｂに経路Ｅとして示されるように、ＦＤ１０３に蓄積された電荷に基づく電圧の読み出しを、読み出し経路選択トランジスタ１０５ａを介して垂直信号線ＶＳＬａにより実行するものとする。この場合、電荷の注入は、図１２Ｂに経路Ｆとして示されるように、読み出しに用いていない垂直信号線ＶＬＳｂにより実行する。
【０１０７】
より具体的には、図６Ｂを用いて説明したシーケンスに従い、制御部１９は、スイッチ回路１２１ａをオフ状態、スイッチ回路１２１ｂをオン状態として、任意電圧供給回路１２０で生成される任意電圧ＶANYを垂直信号線ＶＳＬｂに供給する（図６Ｂの時間ｔ10）。また、垂直走査部１２は、制御部１９の制御に従い、読み出し経路選択信号ＳＥＬａおよびＳＥＬｂをロー状態として読み出し経路選択トランジスタ１０５ａおよび１０５ｂをそれぞれオフ状態とする。さらに、垂直走査部１２は、制御部１９の制御に従い、注入経路選択信号ＳＥＬＩａおよびＳＥＬＩｂをロー状態とし、注入経路選択トランジスタ１１０ａおよび１１０ｂをそれぞれオフ状態とする。
【０１０８】
その後、垂直走査部１２は、制御部１９の制御に従い、注入経路選択信号ＳＥＬＩｂ、転送パルスＴＧおよびリセットパルスＲＳＴを、図６Ｂの選択信号ＳＥＬＩ、転送パルスＴＧおよびリセットパルスＲＳＴと同様に制御する。また、垂直走査部１２は、制御部１９の制御に従い、読み出し経路選択信号ＳＥＬａおよびＳＥＬｂ、ならびに、注入経路選択信号ＳＥＬＩａを、常時ロー状態に制御する。また、制御部１９は、スイッチ回路１２１ａを、常時オフ状態に制御する。
【０１０９】
このような制御により、光電変換素子１００を電荷が蓄積された状態とし、光電変換素子１００が受光し、光電変換により発生した電荷を当該光電変換素子１００が保持している状態と同様の状態を、電源ラインの電圧を接地電位に切り替えることなく実現できる。
【０１１０】
上述の処理により電荷が蓄積された光電変換素子１００からの電荷の読み出しは、図３を用いて説明した既存の読み出し動作により実行される。このとき、制御部１９は、読み出し経路選択信号ＳＥＬｂと、注入経路選択信号ＳＥＬＩａおよびＳＥＬＩｂと、をそれぞれロー状態に制御し、読み出し経路選択トランジスタ１０５ｂと、注入経路選択トランジスタ１１０ａおよび１１０ｂと、をオフ状態とする。垂直走査部１２は、制御部１９の制御に従い、この既存の読み出し動作を、垂直信号線ＶＳＬａに共通に接続される各画素回路１０ｄにより順次に実行されるように、各画素回路１０ｄを制御する。
【０１１１】
この第１の実施形態の第３の変形例では、光電変換素子１００に対する電荷注入と、光電変換素子１００からの電荷の読み出しと、をそれぞれ異なる垂直信号線ＶＳＬａおよびＶＳＬｂを用いて行っている。そのため、光電変換素子１００からの電荷の読み出しの動作タイミングに対する制約が少ない状態で、光電変換素子１００に対する電荷注入を実行できる。
【０１１２】
一例として、図５を用いて説明した第１の実施形態に係る構成では、画素アレイ部１１の１列に対して配置される各画素回路１０が１本の垂直信号線ＶＳＬに接続される。この構成では、各画素回路１０における電荷注入後の読み出し処理は、当該列に配置される各画素回路１０について順次に実行され、各画素回路１０から読み出された各画素信号が垂直信号線ＶＳＬに対して順次に出力される。したがって、各画素回路１０に対する垂直信号線ＶＳＬを介した電荷注入動作は、当該垂直信号線ＶＳＬに接続される全ての画素回路１０の読み出しが完了した後に、実行することが可能となる。
【０１１３】
これに対して、第１の実施形態の第３の変形例では、画素アレイ部１１の１列に対して配置される各画素回路１０ｄが、それぞれ独立して接続制御が可能な２本の垂直信号線ＶＳＬａおよびＶＳＬｂに接続される。この構成においても、各画素回路１０ｄにおける電荷注入後の読み出し処理は、当該列に配置される各画素回路１０ｄについて順次に実行される。この場合、各画素回路１０ｄから読み出された各画素信号を、例えば一方の垂直信号線ＶＳＬａに対して出力することで、他方の垂直信号線ＶＳＬｂを、これら各画素回路１０ｄに対する電荷注入のために用いることができる。
【０１１４】
したがって、第１の実施形態の第３の変形例によれば、各画素回路１０ｄに対する電荷注入動作は、垂直信号線ＶＳＬａに接続される全ての画素回路１０ｄの読み出し完了を待たずに、例えば各画素回路１０ｄのうち読み出しが完了した画素回路１０ｄを任意に選択して実行可能となる。
【０１１５】
なお、上述では、垂直信号線ＶＳＬａを各画素回路１０ｄからの画素信号の読み出しに用い、垂直信号線ＶＳＬｂを、各画素回路１０ｄに対する電荷注入のために用いているが、これはこの例に限定されない。すなわち、垂直信号線ＶＳＬａおよび垂直信号線ＶＳＬｂの役割を逆として、垂直信号線ＶＳＬｂを各画素回路１０ｄからの画素信号の読み出しに用い、垂直信号線ＶＳＬａを、各画素回路１０ｄに対する電荷注入のために用いてもよい。
【０１１６】
また、上述では、各画素回路１０ｄに対して２本の垂直信号線ＶＳＬａおよびＶＳＬｂが接続されるように説明したが、これはこの例に限定されない。例えば、第１の実施形態の第３の変形例は、各画素回路１０ｄに対して３本以上の垂直信号線ＶＳＬを接続した構成にも対応可能である。この場合、各画素回路１０ｄは、接続される垂直信号線ＶＳＬの本数に応じた数の読み出し経路選択トランジスタ１０５および注入経路選択トランジスタ１１０が設けられる。例えば各画素回路１０ｄに３本の垂直信号線ＶＳＬが接続される場合、２本の垂直信号線ＶＳＬを各画素回路１０ｄからの画素信号の読み出しに用いて高速読み出しを実現し、残りの１本の垂直信号線ＶＳＬを各画素回路１０ｄの電荷注入のために用いることが考えられる。
【０１１７】
このように、第１の実施形態およびその各変形例に係る技術を撮像装置１に適用することで、撮像装置１の出荷検査、特性評価、ボード組み込み後の故障診断を、より容易に実行することが可能となる。例えば、第１の実施形態に係る技術を適用することで、高価な光源、カラーフィルターおよび遮光パターンや、それらを制御する制御システムを用いることなく、画素領域の全面、または一部に対し、画素回路毎に任意のレベルの電荷注入を行い、それを読出す試験が可能となる。これにより、設備投資の低減、検査時間の削減が見込まれる。また、既存技術では困難であった特性検査が実施可能となり、品質向上が見込まれる。
【０１１８】
なお、この第１の実施形態の第３の変形例に対して、上述した第１の実施形態の第２の変形例の構成を適用することで、リセットトランジスタ１０２を省略することができる。図１２Ａの画素回路１０ｄからリセットトランジスタ１０２を省略した構成を考える。この構成において、例えば垂直信号線ＶＳＬｂに係る経路をＦＤ１０３のリセットを行う経路として用い、垂直信号線ＶＳＬａに係る経路を、ＦＤ１０３に蓄積された電荷に応じた電圧（画素信号）を出力する経路として用いる。
【０１１９】
一例として、低速読み出しモードにおいて、図３のリセットパルスＲＳＴを、上述した第１の実施形態の第２の変形例と同様に、任意電圧供給回路１２０においてＦＤ１０３のリセットレベルの電圧の任意電圧ＶANYを生成し、この電圧を、スイッチ回路１２１ｂと注入経路選択信号ＳＥＬＩｂとを介してＦＤ１０３に印加することで実現する。
【０１２０】
光電変換素子１００に対する電荷注入の動作は、上述した第１の実施形態の第２の変形例で、図１１を用いて説明した動作において注入経路選択信号ＳＥＬＩを注入経路選択信号ＳＥＬＩｂと読み替えた動作と同様であるので、ここでの説明を省略する。
【０１２１】
光電変換素子１００に蓄積された電荷の読み出し動作は、注入経路選択信号ＳＥＬＩｂを、図３を用いて説明した動作におけるリセットパルスＲＳＴに対応させて変化させる。制御部１９は、上述の動作により光電変換素子１００に対する電荷注入動作が完了すると、任意電圧供給回路１２０をＦＤ１０３のリセットレベルの電圧を任意電圧ＶANYとして生成するよう制御すると共に、スイッチ回路１２１ａをオフ状態、スイッチ回路１２１ｂをオン状態とするように制御する。これにより、垂直信号線ＶＳＬｂに対してＦＤ１０３のリセットレベルの電圧の任意電圧ＶANYが出力される。また、垂直走査部１２は、制御部１９の制御に従い、読み出し経路選択信号ＳＥＬｂをロー状態に固定的とし、読み出し経路選択トランジスタ１０５ｂをオフ状態とする。
【０１２２】
その後、垂直走査部１２は、制御部１９の制御に従い、図３の時間ｔ100で読み出し経路選択信号ＳＥＬａをハイ状態として読み出し経路選択トランジスタ１０５ａをオン状態とする。垂直走査部１２は、制御部１９の制御に従い、時間ｔ101で注入経路選択信号ＳＥＬＩｂをハイ状態とし、注入経路選択トランジスタ１１０ｂをオン状態とする。これにより、ＦＤ１０３に対してリセットレベルの電圧が印加され、ＦＤ１０３の電荷が垂直信号線ＶＳＬｂに排出され、ＦＤ１０３がリセットされる。垂直走査部１２は、制御部１９の制御に従い、時間ｔ101から所定時間の経過後、注入経路選択信号ＳＥＬＩｂをロー状態として注入経路選択トランジスタ１１０ｂをオフ状態とする。
【０１２３】
次に、垂直走査部１２は、制御部１９の制御に従い、図３の時間ｔ102で転送パルスＴＧをハイ状態とし、転送トランジスタ１０１をオン状態とする。これにより、電荷注入により光電変換素子１００に蓄積された電荷がＦＤ１０３に転送され、蓄積される。転送パルスＴＧは、時間ｔ102から所定時間の経過後にロー状態とされて転送トランジスタ１０１がオフ状態とされる。ＦＤ１０３において、蓄積した電荷に応じた電圧が生成され、この電圧が増幅トランジスタ１０４および読み出し経路選択トランジスタ１０５ａを介して垂直信号線ＶＳＬａに出力される。
【０１２４】
［第２の実施形態］
次に、本開示の第２の実施形態について説明する。第２の実施形態は、画素回路がオーバーフローゲート（ＯＦＧ）を持つ場合の例である。図１３は、第２の実施形態に係る画素回路の一例の構成を示す図である。図１３において、画素回路１０ｅは、図５の画素回路１０に対して、Ｎ型ＭＯＳトランジスタである転送トランジスタ１０１ｃと、容量１３１とが追加され、また、Ｎ型ＭＯＳトランジスタであるトランジスタ１３０が設けられる。トランジスタ１３０は、オーバーフローゲート用のトランジスタであって、以下、ＯＦＧトランジスタ１３０と呼ぶ。
【０１２５】
光電変換素子１００のカソードが、ＯＦＧトランジスタ１３０のソースと転送トランジスタ１０１ｃのソースとが接続される接続点に接続される。転送トランジスタ１０１ｃのドレインが、容量１３１と転送トランジスタ１０１のソースとが接続される接続点に接続される。転送トランジスタ１０１ｃのゲートには、垂直走査部１２から画素信号線１６を介して転送パルスＴＧ3が供給される。
【０１２６】
ＯＦＧトランジスタ１３０のドレインが、信号線ＯＦＤに接続される。ＯＦＧトランジスタ１３０のゲートは、垂直走査部１２から画素信号線１６を介してパルスＯＦＧが供給される。なお、パルスＯＦＧおよび転送パルスＴＧ3は、画素アレイ部１１が含む各画素回路１０ｅに対して全行同時に供給される。一方、転送トランジスタ１０１に供給される転送パルスＴＧは、各行について順次に供給される。
【０１２７】
信号線ＯＦＤに対して、任意電圧供給回路１２０がスイッチ回路１２１を介して接続される。また、信号線ＯＦＤに対して、電圧ＶＤＤの電源ラインがスイッチ回路１２２を介して接続される。
【０１２８】
この画素回路１０ｅの構成において、通常の露光および読み出しの動作は、例えば次のようになる。通常の露光および読み出し動作時では、制御部１９は、スイッチ回路１２１をオフ状態として任意電圧供給回路１２０の信号線ＯＦＤに対する接続を遮断する。それと共に、制御部１９は、スイッチ回路１２２をオン状態とし、信号線ＯＦＤと電源ラインとを接続し、信号線ＯＦＤに対して電圧ＶＤＤを供給する。
【０１２９】
１フレーム周期の先頭における露光直前のタイミングにおいて、垂直走査部１２は、制御部１９の制御に従い、パルスＯＦＧをハイ状態として、画素アレイ部１１における全ての画素回路１０ｅに含まれるＯＦＧトランジスタ１３０をオン状態とする。これにより、光電変換素子１００に蓄積された電荷が信号線ＯＦＤに吸い上げられ、光電変換素子１００が初期化される。パルスＯＦＧがロー状態となり、ＯＦＧトランジスタ１３０がオフ状態とされると、光電変換素子１００に対する１フレーム分の露光が開始される。
【０１３０】
垂直走査部１２は、制御部１９の制御に従い、露光中において、パルスＯＦＧと、転送パルスＴＧ3と、をそれぞれロー状態とする。また、垂直走査部１２は、制御部１９の制御に従い、露光中において転送パルスＴＧをハイ状態とし、転送トランジスタ１０１をオン状態とする。これにより、例えば直前のフレーム周期において容量１３１に蓄積された電荷の読み出し処理を実行する。
【０１３１】
光電変換素子１００の露光が終了すると、垂直走査部１２は、制御部１９の制御に従い、転送パルスＴＧをロー状態として転送トランジスタ１０１をオフ状態とすると共に、転送パルスＴＧ3をハイ状態とし、転送トランジスタ１０１ｃをオン状態とする。これにより、露光により光電変換素子１００に蓄積された電荷が容量１３１に転送され、転送された電荷が容量１３１に蓄積される。垂直走査部１２は、制御部１９の制御に従い、容量１３１に対する電荷の蓄積が完了するタイミングで、転送パルスＴＧ3をロー状態にする。
【０１３２】
一方、垂直走査部１２は、制御部１９の制御に従い、露光と並行して、容量１３１に蓄積された電荷の読み出し処理を実行する。すなわち、転送パルスＴＧ3がロー状態とされ、転送トランジスタ１０１ｃがオフ状態とされると、容量１３１と光電変換素子１００とが切り離される。垂直走査部１２は、制御部１９の制御に従い、転送パルスＴＧ3をロー状態とした後、容量１３１に蓄積された電荷の読み出し処理を実行する。この読み出し処理は、容量１３１を図５の光電変換素子１００と見做した場合の、図３に示した読み出し動作と同様のシーケンスにより実行される。画素アレイ部１１の全行の読み出し処理は、１フレーム周期内に完了される。
【０１３３】
次のフレーム周期において、垂直走査部１２は、制御部１９の制御に従い、パルスＯＦＧをハイ状態、転送パルスＴＧ3をロー状態として、直前のフレームにおける露光により光電変換素子１００に蓄積された電荷の初期化処理を実行する。垂直走査部１２は、制御部１９の制御に従い、当該初期化処理が終了し露光が開始されるタイミングでパルスＯＦＧをロー状態とする。転送パルスＴＧ3は、露光中はロー状態が維持される。
【０１３４】
このように、ＯＦＧトランジスタ１３０、転送トランジスタ１０１ｃおよび容量１３１を用いることで、画素アレイ部１１に含まれる各画素回路１０ｅにおいて一斉に露光を実行する、グローバルシャッタを実現できる。
【０１３５】
この図１３に示す第２の実施形態に係る構成では、信号線ＯＦＤを利用することで、第１の実施形態およびその各変形例と同様に、画素アレイ部１１に含まれる各画素回路１０ｅに対して、任意のレベルの電荷注入を実行することが可能となる。
【０１３６】
すなわち、図１３の構成において、制御部１９は、スイッチ回路１２２をオフ状態、スイッチ回路１２１をオン状態とし、信号線ＯＦＤに対して任意電圧供給回路１２０により生成された任意電圧ＶANYを供給する。また、垂直走査部１２は、制御部１９の制御に従い、転送パルスＴＧ3をロー状態とする。この状態において、垂直走査部１２は、制御部１９の制御に従い、パルスＯＦＧをハイ状態とする。これにより、任意電圧ＶANYが、図１３の経路Ｇに従い信号線ＯＦＤからＯＦＧトランジスタ１３０を介して光電変換素子１００に供給され、任意電圧ＶANYに応じた電荷が光電変換素子１００に蓄積される。
【０１３７】
このような制御により、画素回路１０ｅにおいて、光電変換素子１００を電荷が蓄積された状態とし、光電変換素子１００が受光し、光電変換により発生した電荷を当該光電変換素子１００が保持している状態と同様の状態を、電源ラインの電圧を接地電位に切り替えることなく、実現できる。
【０１３８】
［第３の実施形態］
次に、本開示の第３の実施形態について説明する。第３の実施形態は、ＤＶＳ(Dynamic  Vision  Sensor)としての撮像装置における画素回路に含まれる光電変換素子に対して、電荷注入を実行するようにした例である。ＤＶＳは、画素アドレス毎に、その画素が受光した光量が閾値を超えた旨をアドレスイベントとしてリアルタイムに検出する検出回路を画素毎に設けた、非同期型の撮像装置である。
【０１３９】
図１４は、第３の実施形態に係る、ＤＶＳとしての撮像装置に適用可能な画素回路の一例の構成を示す図である。図１４において、画素回路１０ｆは、電流電圧変換部３００と、減算部３０１と、ロジック回路３０２と、を含む。
【０１４０】
電流電圧変換部３００は、Ｎ型ＭＯＳトランジスタによるトランジスタ３１１および３１２と、Ｐ型ＭＯＳトランジスタによるトランジスタ３１３と、を含む。ここでは、光電変換素子３１０がフォトダイオードであるものとして説明する。
【０１４１】
Ｎ型のトランジスタ３１１のソースは、光電変換素子３１０に接続され、ドレインは例えば電圧ＶＤＤの電源ラインに接続される。Ｐ型のトランジスタ３１３およびＮ型のトランジスタ３１２は、電源ラインと接地電位との間において、直列に接続される。また、トランジスタ３１３のドレインとトランジスタ３１２のドレインとの接続点は、トランジスタ３１１のゲートと図示されないバッファアンプの入力端子とに接続される。また、トランジスタ３１３のゲートには、所定のバイアス電圧が印加される。
【０１４２】
それぞれＮ型のトランジスタ３１１および３１２のドレインは、電源側に接続されており、それぞれソースフォロワを形成している。これらのループ状に接続された２つのソースフォロワにより、光電変換素子３１０から出力される光電流は、その対数の電圧信号に変換される。また、トランジスタ３１３は、一定の電流をトランジスタ３１２に供給する。
【０１４３】
光電変換素子３１０から出力された光電流が電流電圧変換部３００により電圧に変換された電圧信号は、図示されないバッファアンプを介して減算部３０１に供給される。減算部３０１は、コンデンサそれぞれ容量Ｃ1およびＣ2を有するコンデンサ３１４および３１６と、スイッチ部３１７と、インバータ３１５と、を含む。
【０１４４】
コンデンサ３１４の一端は、図示されないバッファアンプの出力端子に接続され、他端は、インバータ３１５の入力端に接続される。コンデンサ３１６は、インバータ３１５に並列に接続される。スイッチ部３１７は、後述する駆動回路３１１３から供給される駆動信号に従い、コンデンサ３１６の両端を接続する経路を、オン状態およびオフ状態で切り替える。インバータ３１５は、コンデンサ３１４を介して入力された電圧信号を反転する。この反転された電圧信号は、スイッチ部３１７のオン状態およびオフ状態におけるバッファアンプの出力電圧の差分を示す。インバータ３１５は、反転した信号を、ロジック回路３０２に供給する。
【０１４５】
ロジック回路３０２は、インバータ３１５から供給された信号に対してＯＮ閾値およびＯＦＦ閾値の２つの閾値を用いて閾値判定を行い、（＋）イベント、（−）イベントおよびイベント検出無し、の３状態を検出する。この検出結果が、この画素回路１０ｆのアドレスに対応したイベント検出信号として出力される。このように、画素回路１０ｆは、光電変換素子１００に蓄積される電荷量に変化が生じた場合にのみ、光電変換素子１００からの読み出しが行われる。
【０１４６】
なお、図示は省略するが、電流電圧変換部３００において、光電変換素子３１０と、トランジスタ３１１のソースとトランジスタ３１２のゲートとが接続される接続点と、の間に、後述する信号ＯＦＧによりオン状態／オフ状態が制御されるスイッチ回路が設けられる。
【０１４７】
第３の実施形態では、任意電圧供給回路１２０が接続される信号線３２１を設け、信号線３２１と画素回路１０ｆとを、注入経路選択信号ＳＥＬＩによりオン状態およびオフ状態が制御されるスイッチ回路３２０を介して接続する。スイッチ回路３２０は、例えばＮ型ＭＯＳトランジスタにより構成され、当該トランジスタのゲートに注入経路選択信号ＳＥＬＩが供給される。
【０１４８】
図１５は、第３の実施形態に係る撮像装置の一例の構成を示すブロック図である。図１５に示す撮像装置３０００において、画素アレイ部３１１０は、画素回路１０ｆが行列状の配列で配置される。駆動回路３１１３は、各画素回路１０ｆのＤＶＳとしての動作を制御する駆動信号を生成する。また、駆動回路３１１３は、制御部３１１５の制御に従い信号ＯＦＧを生成し、生成したこれら信号ＯＦＧを、各画素回路１０ｆに供給する。図１５の例では、駆動回路３１１３は、画素アレイ部３１１０に行列状に配列される各画素回路１０ｆに対して、行毎に信号ＯＦＧを生成している。
【０１４９】
また、各画素回路１０ｆは、要求および応答の送受信のために、行単位でローアービタ３１１２に接続される。それと共に、各画素回路１０ｆは、要求および応答の送受信、ならびに、イベントの検出を示すイベント検出信号およびアドレス情報の供給のために、列単位でカラムアービタ３１１１に接続される。
【０１５０】
例えば、カラムアービタ３１１１は、画素回路１０ｆから供給されたイベント検出信号およびアドレス情報を、制御部３１１５に供給する。制御部３１１５は、カラムアービタ３１１１から供給されたイベント検出信号およびアドレス情報に基づき、信号ＯＦＧのハイ／ロー状態を切り替えるべき行を特定する。制御部３１１５は、特定された行における信号ＯＦＧのハイ／ロー状態の切り替えの指示を、駆動回路３１１３に供給する。駆動回路３１１３は、この指示に応じて、当該行における信号ＯＦＧのハイ／ロー状態を切り替える。
【０１５１】
図１５において、駆動回路３１１３は、さらに、画素アレイ部３１１０に行列状に配列される各画素回路１０ｆに対して、行毎に注入経路選択信号ＳＥＬＩを生成している。また、撮像装置３０００は、制御部３１１５により動作が制御される任意電圧供給回路１２０と、任意電圧供給回路１２０から任意電圧ＶANYが出力される信号線３２１とが設けられる。信号線３２１は、画素アレイ部３１１０における画素回路１０ｆの配列の列毎に設けられ、それぞれスイッチ回路１２１を介して任意電圧供給回路１２０に接続される。各スイッチ回路１２１は、制御部３１１５の制御に従い駆動回路３１１３からスイッチ回路１２１毎に出力される制御信号に応じて、それぞれ動作を制御される。
【０１５２】
また、画素アレイ部３１１０において、各画素回路１０ｆに対してスイッチ回路３２０がそれぞれ接続される。ここで、駆動回路３１１３は、各画素回路１０ｆに１対１に接続されるスイッチ回路３２０を、注入経路選択信号ＳＥＬＩによりそれぞれ独立して制御が可能なように構成される。
【０１５３】
このような構成において、駆動回路３１１３は、制御部３１１５の制御に従い、読み出しを行う画素回路１０ｆに対応するスイッチ回路３２０をオフ状態からオン状態に切り替える。これにより、当該スイッチ回路３２０に対応する画素回路１０ｆに含まれる光電変換素子３１０に対して急速に電荷が蓄積される（図１４、経路Ｊ）。また、上述した各スイッチ回路１２１の制御と、各画素回路１０ｆに１対１に接続されるスイッチ回路３２０と、により、電荷を注入したい光電変換素子３１０を含む画素回路１０ｆを、画素アレイ部３１１０に含まれる各画素回路１０ｆに対して任意に指定することができる。したがって、画素アレイ部３１１０においてアドレスイベント検出を行わせる画素回路１０ｆを任意に、且つ、高速に指定（生成）可能となる。
【０１５４】
したがって、本開示の技術をＤＶＳに対して適用することで、各種の遮光パターンや、局所的な光照射が可能な設備を用いること無く、検査や特性評価を実施することが可能となる。そのため、設備投資の低減が可能となり、また、検査のために光源を制御する時間などの削減が見込まれる。
【０１５５】
［第４の実施形態］
次に、本開示の第４の実施形態について説明する。第４の実施形態は、上述した第１の実施形態およびその各変形例、ならびに、第２および第３の実施形態に適用可能な任意電圧供給回路１２０およびスイッチ回路１２１の第１の例をより具体的に示す。
【０１５６】
図１６は、第４の実施形態に係る任意電圧供給回路１２０の一例の構成を示す図である。また、以下では、説明のため、任意電圧供給回路１２０およびスイッチ回路１２１は、第１の実施形態に係る画素回路１０ａを含む撮像装置１に適用されるものとする。
【０１５７】
図１６において、任意電圧供給回路１２０は、任意電圧生成回路１２００ａおよび１２００ｂと、パターン発生回路１２２０と、を含む。任意電圧生成回路１２００ａは、選択回路１２０１ａと、電圧生成回路１２０３ａと、を含む。電圧生成回路１２０３ａは、一般的な定電圧回路により構成され、例えば制御部１９によるレジスタ制御に従い指定された電圧を生成する。端子１２３０ａは、外部電圧が印加される。
【０１５８】
選択回路１２０１ａは、スイッチ１２０２ａ1および１２０２ａ2を含む。これらスイッチ１２０２ａ1および１２０２ａ2のそれぞれは、例えば制御部１９によるレジスタ制御に従いオン／オフが切り替えられ、任意電圧生成回路１２００ａから出力する電圧を、電圧生成回路１２０３ａにより生成された電圧と、端子１２３０ａに印加された外部電圧のうち、何れかに選択する。ここでは、端子１２３０ａに対して外部電圧として黒レベル（リセットレベル）の電荷注入を行うための黒レベル電圧（例えば１．３［Ｖ］）が印加され、選択回路１２０１ａによりこの黒レベル電圧の外部電圧が選択され、任意電圧生成回路１２００ａから出力電圧として出力されるものとする。
【０１５９】
任意電圧生成回路１２００ｂも、任意電圧生成回路１２００ａと同様の構成とされ、選択回路１２０１ｂと、電圧生成回路１２０３ｂと、を含む。電圧生成回路１２０３ｂは、一般的な定電圧回路により構成され、例えば制御部１９によるレジスタ制御に従い指定された電圧を生成する。端子１２３０ｂは、外部電圧が印加される。
【０１６０】
選択回路１２０１ｂは、スイッチ１２０２ｂ1および１２０２ｂ2を含む。これらスイッチ１２０２ｂ1および１２０２ｂ2のそれぞれは、例えば制御部１９によるレジスタ制御に従いオン／オフが切り替えられ、任意電圧生成回路１２００ｂから出力する電圧を、電圧生成回路１２０３ｂにより生成された電圧と、端子１２３０ｂに印加された外部電圧のうち、何れかに選択する。ここでは、電圧生成回路１２０３ｂにより白レベルの電荷注入を行うための白レベル電圧（例えば０．０［Ｖ］）が印加され、選択回路１２０１ｂによりこの白レベル電圧が選択され、任意電圧生成回路１２００ｂから出力電圧として出力されるものとする。
【０１６１】
任意電圧生成回路１２００ａおよび１２００ｂから出力された、黒レベル電圧および白レベル電圧の各出力電圧は、スイッチ部１２１０に供給される。スイッチ部１２１０は、それぞれＤ−フリップフロップ回路によるＦＦ回路１２１１ａおよび１２１１ｂ、ならびに、Ｎ型ＭＯＳトランジスタであるトランジスタ１２１２ａおよび１２１２ｂを含むスイッチ回路１２１を複数、含む。スイッチ回路１２１は、例えば画素アレイ部１１に含まれる全画素回路１０ａの列毎（垂直信号線ＶＳＬ毎）に設けられる。
【０１６２】
スイッチ部１２１０において、行方向に整列する各ＦＦ回路１２１１ａは、後述するパターン発生回路１２２０から供給されるクロック信号ＣＬＫに従い動作するシフトレジスタを構成する。各ＦＦ回路１２１１ａの出力は、次段のＦＦ回路１２１１ａに入力される（当該シフトレジスタの終端部のＦＦ回路１２１１ａを除く）と共に、各トランジスタ１２１２ａのゲートに入力される。各トランジスタ１２１２ａのドレインには、任意電圧生成回路１２００ａから出力された出力電圧（この例では黒レベル電圧）が供給される。各トランジスタ１２１２ａのソースは、それぞれ垂直信号線ＶＳＬに接続される。
【０１６３】
同様に、スイッチ部１２１０において、行方向に整列する各ＦＦ回路１２１１ｂは、後述するパターン発生回路１２２０から供給されるクロック信号ＣＬＫに従い動作するシフトレジスタを構成する。各ＦＦ回路１２１１ｂの出力は、次段のＦＦ回路１２１１ｂに入力される（当該シフトレジスタの終端部のＦＦ回路１２１１ｂを除く）と共に、各トランジスタ１２１２ｂのゲートに入力される。各トランジスタ１２１２ｂのドレインには、任意電圧生成回路１２００ｂから出力された出力電圧（この例では白レベル電圧）が供給される。各トランジスタ１２１２ｂのソースは、それぞれ垂直信号線ＶＳＬに接続される。
【０１６４】
パターン発生回路１２２０は、プログラマブルパターン発生器１２２１と、選択回路１２２２と、を含む。プログラマブルパターン発生器１２２１は、例えば制御部１９によるレジスタ制御に従い、予め設定される１以上のパターンから１つのパターンを選択し、選択したパターンに示されるビット列を生成、出力する。プログラマブルパターン発生器１２２１は、例えば、擬似ランダムビットシーケンスによるビットパターン、ビットパターン「ＦＦｈ／００ｈ」の繰り返し、ビットパターン「ＡＡｈ／５５ｈ」の繰り返し、ビットパターン「３３ｈ／ＣＣｈ」の繰り返し、…など、所定のビットパターンを、レジスタ制御に従い選択して出力する。なお、ビットパターンの記載における「ｈ」は、直前の２文字が１６進数の値であることを示している。
【０１６５】
端子１２３１は、外部パターンが印加される。
【０１６６】
選択回路１２２２は、スイッチ１２２３ａおよび１２２３ｂを含む。これらスイッチ１２２３ａおよび１２２３ｂのそれぞれは、例えば制御部１９によるレジスタ制御に従いオン／オフが切り替えられ、パターン発生回路１２２０から出力するパターンを、プログラマブルパターン発生器１２２１により発生されたパターンと、端子１２３１に印加された外部パターンのうち、何れかに選択する。ここでは、選択回路１２２２により、外部パターンが選択されたものとする。
【０１６７】
選択回路１２２２で選択されたパターンは、各ＦＦ回路１２１１ａによるシフトレジスタに入力されると共に、インバータ１２２６で反転されて、各ＦＦ回路１２１１ｂによるシフトレジスタに入力される。図１６の例では、各シフトレジスタがそれぞれ５個のＦＦ回路１２１１ａおよび１２１１ｂを含むものとされ、選択回路１２２２から出力されるパターンがビット列「１０１１０」であるものとする。
【０１６８】
ＦＦ回路１２１１ａによるシフトレジスタには、このビット列「１０１１０」が入力され、各トランジスタ１２１２ａは、それぞれこのビット列「１０１１０」の各ビットの値に応じてオン状態およびオフ状態が制御される。また、ＦＦ回路１２１１ｂによるシフトレジスタには当該ビット列「１０１１０」がインバータ１２２６で反転されたビット列「０１００１」が入力され、各トランジスタ１２１２ｂは、それぞれこのビット列「０１００１」の各ビットの値に応じてオン状態およびオフ状態が制御される。
【０１６９】
その結果、各垂直信号線ＶＳＬには、任意電圧ＶANYとして、図１６の左から黒レベル電圧、白レベル電圧、黒レベル電圧、黒レベル電圧、白レベル電圧の各電圧が出力される。
【０１７０】
この第４の実施形態に係る任意電圧供給回路１２０およびスイッチ回路１２１を用いることで、画素アレイ部１１に含まれる各画素回路１０ａに対して、任意のパターンで電荷注入を行うことができる。例えば、画素アレイ部１１の各画素回路１０ａを列方向にスキャンして電荷注入を行う場合に、パターン発生回路１２２０から出力されるパターンを、１乃至複数行毎に変更する。
【０１７１】
図１７は、画素アレイ部１１に対してストリーキング特性の評価を実施する場合の電荷注入パターンの例を示す図である。図１７において、画素アレイ部１１における画素領域１１００のサイズを、図の水平方向に１０００画素（画素回路１０ａ）、垂直方向に７００画素（画素回路１０ａ）であるものとする。また、図１７において、左上隅が原点（ｘ，ｙ）＝（１，１）であり、右下隅の座標が（１０００，７００）であるものとする。
【０１７２】
ここで、任意電圧ＶANY＝白レベル電圧で、画素回路１０ａにおいて光電変換素子１００に対して電荷が注入され、光電変換素子１００の電荷に基づく画素信号のレベルが白レベルとなるものとする。一方、任意電圧ＶANY＝黒レベル電圧で、画素回路１０ａにおいて光電変換素子１００に対して電荷注入が行われず、リセットされている状態（黒レベル）となるものとする。
【０１７３】
この画素領域１１００に対して、座標（３００，２００）−（７００，５００）で示される矩形領域内の各画素回路１０ａに対して、任意電圧ＶANY＝０［Ｖ］により電荷注入を行い、当該矩形領域外の各画素回路１０ａに対して、任意電圧ＶANY＝黒レベル電圧により電荷注入を行うものとする。
【０１７４】
この場合、矩形領域の内部の各画素回路１０ａについては電荷注入が行われて各光電変換素子１００が電荷が蓄積された状態とされ、矩形領域の外部の各画素回路１０ａについては電荷注入が行われず各光電変換素子１００がリセットされた状態とされる。したがって、例えば、電荷注入後の画素領域１１００内の各画素回路１０ａにおける光電変換素子１００の電荷の状態を調べることで、ストリーキング特性の評価を行うことが可能となる。
【０１７５】
図１８は、第４の実施形態に係る、図１７の電荷注入パターンを実現するための撮像装置１の動作の例を示すタイミングチャートである。ここで、図１７を参照し、画素領域１１００の左端からｘ＝３００までの領域に含まれる垂直信号線ＶＳＬの組を垂直信号線群ＶＳＬ−Ａ、ｘ＝３０１〜ｘ＝７００の領域に含まれる垂直信号線ＶＳＬの組を垂直信号線群ＶＳＬ−Ｂ、ｘ＝７０１から画素領域１１００の右端の領域に含まれる垂直信号線ＶＳＬの組を垂直信号線群ＶＳＬ−Ｃとする。また、画素領域１１００の上端（ｙ＝１）からｙ＝２００までの、行方向に沿って区切った領域を、電荷注入エリアＡＲＥＡ（１）、ｙ＝２０１〜ｙ＝５００までの、行方向に沿って区切った領域を、電荷注入エリアＡＲＥＡ（Ｂ）、ｙ＝５０１から画素領域１１００の下端（ｙ＝７００）までの領域を、電荷注入エリアＡＲＥＡ（３）とする。
【０１７６】
図１８において、上段から、垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ、垂直信号線群ＶＳＬ−Ａの状態、垂直信号線群ＶＳＬ−Ｂの状態、垂直信号線群ＶＳＬ−Ｃの状態、をそれぞれ示している。
【０１７７】
例えば制御部１９は、垂直同期信号Ｖｓｙｎｃが入力される時間ｔ30から時間ｔ31までの期間４００1において、電荷注入エリアＡＲＥＡ（１）において注入する電荷に対応する任意電圧ＶANYの設定を行う。電荷注入エリアＡＲＥＡ（１）では、垂直信号線群ＶＳＬ−Ａ、ＶＳＬ−ＢおよびＶＳＬ−Ｃそれぞれにおいて電荷注入がなされない。そのため、例えば制御部１９は、端子１２３１から、外部パターンとして値「１」を入力し続け、各垂直信号線ＶＳＬに接続される全てのＦＦ回路１２１１ａに値「１」をシフトインする。各ＦＦ回路１２１１ｂには、値「１」がインバータ１２２６により値「０」とされてシフトインされる。
【０１７８】
制御部１９は、この状態で、垂直走査部１２に対して水平同期信号Ｈｓｙｎｃを２００回入力する。垂直信号線群ＶＳＬ−Ａ、ＶＳＬ−ＢおよびＶＳＬ−Ｃの各垂直信号線ＶＳＬに対して、任意電圧ＶANY＝黒レベル電圧が供給される。垂直走査部１２は、制御部１９の制御に従い、入力された各水平同期信号Ｈｓｙｎｃに応じて、リセットパルスＲＳＴ、読み出し経路選択信号ＳＥＬ、注入経路選択信号ＳＥＬＩおよび転送パルスＴＧを図６Ｂを用いて説明したタイミングで変化させることにより、各画素回路１０ａに対して、垂直信号線ＶＳＬに供給される任意電圧ＶANYに応じた電荷の注入を行う。
【０１７９】
時間ｔ32で電荷注入エリアＡＲＥＡ（１）に対する電荷注入動作が終了すると、時間ｔ32から時間ｔ33の期間４００2において、次の電荷注入エリアＡＲＥＡ（２）において注入する電荷に対応する任意電圧ＶANYの設定を行う。
【０１８０】
電荷注入エリアＡＲＥＡ（２）では、垂直信号線群ＶＳＬ−Ｂに対応するｘ＝３０１〜ｘ＝７００の領域に対して電荷注入がなされ、それ以外の領域では電荷注入がなされない。したがって、制御部１９は、端子１２３１から、外部パターンとして値「１」を３００回入力し、次に値「０」を４００回入力し、さらに値「１」を３００回入力する。これにより、垂直信号線群ＶＳＬ−ＡおよびＶＳＬ−Ｃの各垂直信号線ＶＳＬに対して、任意電圧ＶANY＝黒レベル電圧が供給され、垂直信号線群ＶＳＬ−Ｂの各垂直信号線ＶＳＬに対して、任意電圧ＶANY＝白レベル電圧が供給される。
【０１８１】
制御部１９は、この状態で、垂直走査部１２に対して水平同期信号Ｈｓｙｎｃを３００回入力する。垂直信号線群ＶＳＬ−ＡおよびＶＳＬ−Ｃの各垂直信号線ＶＳＬに対して、任意電圧ＶANY＝黒レベル電圧が供給され、垂直信号線群ＶＳＬ−Ｂの各垂直信号線ＶＳＬに対して、任意電圧ＶANY＝白レベル電圧が供給される。垂直走査部１２は、制御部１９の制御に従い、入力された各水平同期信号Ｈｓｙｎｃに応じて、リセットパルスＲＳＴ、読み出し経路選択信号ＳＥＬ、注入経路選択信号ＳＥＬＩおよび転送パルスＴＧを図６Ｂを用いて説明したタイミングで変化させることにより、各画素回路１０ａに対して、垂直信号線ＶＳＬに供給される任意電圧ＶANYに応じた電荷の注入を行う。
【０１８２】
時間ｔ34で電荷注入エリアＡＲＥＡ（２）に対する電荷注入動作が終了すると、時間ｔ34から時間ｔ35の期間４００3において、次の電荷注入エリアＡＲＥＡ（３）において注入する電荷に対応する任意電圧ＶANYの設定を行う。この電荷注入エリアＡＲＥＡ（３）に対する設定および電荷注入動作は、上述した電荷注入エリアＡＲＥＡ（１）に対する設定および電荷注入動作と、行方向の位置以外は同様であるため、ここでの説明を省略する。
【０１８３】
このように、第４の実施形態では、任意電圧生成回路１２００ａおよび１２００ｂにより生成した２つの任意電圧ＶANYを、パターン発生回路１２２０により発生させたビットパターンに応じて、各垂直信号線ＶＳＬに供給することができる。そのため、画素領域１１００に含まれる各画素回路１０ａに対して、任意のパターンで電荷注入を行うことができる。
【０１８４】
なお、上述では、任意電圧供給回路１２０が、画素回路１０ａの光電変換素子１００に白レベルでの電荷注入を行う電圧値と、電荷注入を行わない（黒レベル）電圧値と、の２種類の電圧値の任意電圧ＶANYを供給するように説明したが、これはこの例に限定されない。例えば、任意電圧供給回路１２０が、白レベルと黒レベルとの中間のレベルの任意電圧ＶANYの生成、供給を行うことも可能である。さらに、任意電圧生成回路１２００ａおよび１２００ｂで生成される任意電圧ＶANYを、例えば行毎あるいは複数行毎に変化させることで、３種類以上の電圧値の任意電圧ＶANYを生成、供給することも可能である。
【０１８５】
［第５の実施形態］
次に、本開示の第５の実施形態について説明する。上述した第４の実施形態では、画素領域１１００に対して任意のパターンで電荷注入を行うことができるようにしている。これに対して、第５の実施形態では、チェッカーパターンに限定して電荷注入を行う。なお、以下では、第１の実施形態に係る画素回路１０ａを含む撮像装置１を例にとって説明を行う。
【０１８６】
図１９は、第５の実施形態に適用可能なチェッカーパターンの例を示す図である。図１９において、白および黒の各四角は、それぞれ画素回路１０ａを示すものとする。より具体的には、白の四角は、白レベルの電荷が注入される光電変換素子１００を含む画素回路１０ａ（白レベルの画素回路１０ａと呼ぶ）を示し、黒の四角は、黒レベルの電荷が注入される（リセットされる）光電変換素子１００を含む画素回路１０ａ（黒レベルの画素回路１０ａと呼ぶ）を示している。
【０１８７】
図１９に示されるように、チェッカーパターンにおいては、白レベルの画素回路１０ａと、黒レベルの画素回路１０ａとが、列、行のそれぞれにおいて、互いに隣接しない配置とされる。また、図１９において、左端の垂直信号線ＶＳＬを第１列目の垂直信号線ＶＳＬとし、奇数列目の垂直信号線ＶＳＬを垂直信号線ＶＳＬ−Ｏｄｄ、偶数列目の垂直信号線ＶＳＬを垂直信号線ＶＳＬ−Ｅｖｅｎとする。
【０１８８】
このように、画素領域１１００の各画素回路１０ａに対し、チェッカーパターンに従い電荷注入を行うことで、例えばブルーミングの評価を容易に実施できる。
【０１８９】
図２０は、第５の実施形態に適用可能な任意電圧供給回路１２０の一例の構成を示す図である。任意電圧供給回路１２０は、任意電圧生成部１２０７と、スイッチ部１２１０’と、を含む。任意電圧生成部１２０７は、それぞれＮ型ＭＯＳのトランジスタであるトランジスタ１２０５ａ1および１２０５ａ2、ならびに、トランジスタ１２０５ｂ1および１２０５ｂ2と、Ｄ−フリップフロップ回路であるＦＦ回路１２０６と、を含む。また、スイッチ部１２１０’は、画素アレイ部１１（画素領域１１００）に含まれる全画素回路１０ａの列毎（垂直信号線ＶＳＬ毎）に設けられる。図２０の例では、スイッチ回路１２１は、Ｎ型ＭＯＳトランジスタであるトランジスタ１２１３により構成される。
【０１９０】
図２０において、端子１２３２ａは、外部電圧として黒レベル（リセットレベル）の電荷注入を行うための黒レベル電圧が印加される。また、端子１２３２ｂは、外部電圧として白レベルの電荷注入を行うための白レベル電圧が印加される。
【０１９１】
ＦＦ回路１２０６において、データ入力端に対して反転出力端ＱＢの出力が入力され、ＦＦ回路１２０６のクロック入力端に対して水平同期信号Ｈｓｙｎｃが入力される。すなわち、ＦＦ回路１２０６がＤ−フリップフロップ回路を用いたＴ−フリップフロップ回路とされ、出力端Ｑから水平同期信号Ｈｓｙｎｃと同期した信号が出力され（非反転信号）、反転出力端ＱＢから出力端Ｑと逆位相の信号が出力される（反転信号）。このＦＦ回路１２０６は、チェッカーパターンの元となるパターンを発生するパターン発生器として機能する。
【０１９２】
端子１２３２ａに対して、トランジスタ１２０５ａ1および１２０５ａ2の各ドレインが接続される。端子１２３２ｂに対して、トランジスタ１２０５ｂ1および１２０５ｂ2の各ドレインが接続される。トランジスタ１２０５ａ1および１２０５ｂ1の各ソースが、信号線１２０８ａに接続される。信号線１２０８ａは、各スイッチ回路１２１のうち、垂直信号線ＶＳＬ−Ｏｄｄにソースが接続される各トランジスタ１２１３のドレインのそれぞれがさらに接続される。また、トランジスタ１２０５ａ2および１２０５ｂ2の各ソースが、信号線１２０８ｂに接続される。信号線１２０８ｂは、各スイッチ回路１２１のうち、垂直信号線ＶＳＬ−Ｅｖｅｎにソースが接続される各トランジスタ１２１３のドレインのそれぞれがさらに接続される。
【０１９３】
ＦＦ回路１２０６の出力端Ｑと、トランジスタ１２０５ａ1および１２０５ｂ2の各ゲートとが接続される。また、ＦＦ回路１２０６の反転出力端ＱＢと、トランジスタ１２０５ａ2および１２０５ｂ1の各ゲートとが接続される。
【０１９４】
端子１２３３が、各スイッチ回路１２１のトランジスタ１２１３それぞれのゲートに接続される。端子１２３３は、外部からテストモード選択値が入力される。テストモード選択値は、値「０」で電荷注入を行わない通常モードが選択され、値「１」で電荷注入を実行する外部電圧印加モードが選択される。テストモード選択値が値「０」で、スイッチ部１２１０’に含まれる各トランジスタ１２１３がオフ状態とされ、信号線１２０８ａおよび１２０８ｂが各垂直信号線ＶＳＬ−ＯｄｄおよびＶＳＬ−Ｅｖｅｎと切り離される。
【０１９５】
図２１は、第５の実施形態に係る、垂直信号線ＶＳＬ−ＯｄｄおよびＶＳＬ−Ｅｖｅｎの出力例を示すタイミングチャートである。例えば制御部１９は、垂直同期信号Ｖｓｙｎｃを時間ｔ４０で入力し、端子１２３２ａおよび１２３２ｂそれぞれに対する黒レベルおよび白レベルの各電圧の入力と、端子１２３３に対するテストモード選択値として値「１」の入力と、を実行する。これらの入力が完了すると、制御部１９は、時間ｔ４１で、垂直走査部１２に対する水平同期信号Ｈｓｙｎｃの入力を開始する。
【０１９６】
水平同期信号Ｈｓｙｎｃは、ＦＦ回路１２０６のクロック入力端に入力される。水平同期信号Ｈｓｙｎｃに同期して、トランジスタ１２０５ａ1および１２０５ｂ2のオン／オフ状態が、オン状態、オフ状態、オン状態、…と交互に切り替えられる。同様に、トランジスタ１２０５ａ2および１２０５ｂ1のオン／オフ状態が、水平同期信号Ｈｓｙｎｃに同期してオフ状態、オン状態、オフ状態…と、トランジスタ１２０５ａ1および１２０５ｂ2とは逆相で、交互に切り替えられる。
【０１９７】
これにより、各垂直信号線ＶＳＬ−Ｏｄｄに対して、黒レベルの任意電圧ＶANYと、白レベルの任意電圧ＶANYとが、水平同期信号Ｈｓｙｎｃに同期して交互に出力される（黒レベル電圧→白レベル電圧→黒レベル電圧→…）。また、各垂直信号線ＶＳＬ−Ｅｖｅｎに対して、白レベルの任意電圧ＶANY（白レベル電圧）と、黒レベルの任意電圧ＶANY（黒レベル電圧）とが、水平同期信号Ｈｓｙｎｃに同期して、各垂直信号線ＶＳＬ−Ｏｄｄに対して逆相で、交互に出力される（白レベル電圧→黒レベル電圧→白レベル電圧→…）。
【０１９８】
時間ｔ42で、垂直走査部１２により次の垂直同期信号Ｖｓｙｎｃが入力されると、画素領域１１００に対するチェッカーパターンによる電荷注入が完了する。
【０１９９】
チェッカーパターンによる電荷注入は、上述した第４の実施形態に係る構成でも実現可能である。しかしながら、第４の実施形態の構成では、パターン発生回路１２２０により行毎にパターンを発生する必要があり、処理の負荷が大きくなる。これに対して、第５の実施形態では、チェッカーパターンによる電荷注入を簡易な構成で実現することが可能である。
【０２００】
なお、本開示に係る撮像装置は、上述した第４の実施形態に係る任意電圧供給回路１２０と、この第５の実施形態に係る任意電圧供給回路１２０とを共に搭載して、これらの任意電圧供給回路１２０を、目的などに応じて切り替えて用いてもよい。
【０２０１】
［第６の実施形態］
次に、本開示の第６の実施形態について説明する。第６の実施形態は、撮像装置１が構成される基板（半導体チップ）に対する任意電圧供給回路１２０の配置の例を示す。
【０２０２】
図２２は、第６の実施形態に係る構成に対する撮像装置１の各部の基板への配置の例を示す図である。以下、上述した図７などと対比させながら、各部の配置について説明する。半導体チップである基板２０００のほぼ中央部に、画素アレイ部１１に対応する画素領域２００１が配置される。
【０２０３】
なお、図２２において、画素領域２００１は、図２２の水平方向（左右方向）が行方向に対応し、垂直方向（上下方向）が列方向に対応する。また、画素領域２００１は、水平方向の辺を長辺、垂直方向の辺を短辺とする。画素領域２００１において、画素領域２００１の垂直方向に延びる複数の垂直信号線ＶＳＬが、水平方向に整列されて配置される。これは、後述する図２３および図２５にも同様に適用できる。
【０２０４】
画素領域２００１の上側に、長辺に沿った方向で、負荷回路２０１３ａ、コンパレータ２０１２ａ、カウンタ２０１１ａおよび水平走査回路２０１０ａが配置される。画素領域２００１の下側も同様に、長辺に沿った方向で、負荷回路２０１３ｂ、コンパレータ２０１２ｂ、カウンタ２０１１ｂおよび水平走査回路２０１０ｂが配置される。
【０２０５】
水平走査回路２０１０ａおよび２０１０ｂは、図７の水平走査部１５に対応するもので、例えば水平走査回路２０１０ａが奇数列目の垂直信号線ＶＳＬに対する走査を行い、水平走査回路２０１０ｂが偶数列目の垂直信号線ＶＳＬに対する走査を行う。カウンタ２０１１ａおよびコンパレータ２０１２ａ、ならびに、カウンタ２０１１ｂおよびコンパレータ２０１２ｂは、それぞれ、図７の各ＡＤ変換器１７に含まれるもので、例えばカウンタ２０１１ａおよびコンパレータ２０１２ａが奇数列目の垂直信号線ＶＳＬに接続され、カウンタ２０１１ｂおよびコンパレータ２０１２ｂが偶数列目の垂直信号線ＶＳＬに接続される。負荷回路２０１３ａおよび２０１３ｂは、それぞれ、奇数列目および偶数列目の垂直信号線ＶＳＬに接続される各画素回路１０ａから、垂直信号線ＶＳＬを介して信号を吸い上げる回路である。
【０２０６】
図２２において、画素領域２００１の右端側に、垂直走査回路２０１４とロジック回路２０１５ａとが配置される。垂直走査回路２０１４は、図７の垂直走査部１２に対応する。ロジック回路２０１５ａは、画素領域２００１の左端側に配置されるロジック回路２０１５ｂと併せて、図７の制御部１９および信号処理部２０を含む。例えば、ロジック回路２０１５ａが制御部１９を含み、ロジック回路２０１５ｂが信号処理部２０を含む。
【０２０７】
画素領域２００１の左端側に、ＤＡＣ２０１６ａおよびＢＩＡＳ２０１７ａ、ならびに、ＤＡＣ２０１６ｂおよびＢＩＡＳ２０１７ｂが配置される。これらＤＡＣ２０１６ａおよびＢＩＡＳ（バイアス回路）２０１７ａ、ならびに、ＤＡＣ２０１６ｂおよびＢＩＡＳ２０１７ｂは、図７における参照信号生成部１４に含まれる。ＤＡＣ２０１６ａおよびＢＩＡＳ２０１７ａは、コンパレータ２０１２ａが用いるランプ信号を生成し、ＤＡＣ２０１６ｂおよびＢＩＡＳ２０１７ｂは、コンパレータ２０１２ｂが用いるランプ信号を生成する。
【０２０８】
画素領域２００１の左端側の上部および下部に、ＰＬＬ(Phase  Locked  Loop)２０１８ａおよびセンスアンプ（ＳＡ）２０１９ａと、ＰＬＬ２０１８ｂおよびＳＡ２０１９ｂと、が配置される。ＰＬＬ２０１８ａおよび２０１８ｂは、この基板２０００上に配置される各部が用いるクロック信号ＣＬＫを生成する。ＳＡ２０１９ａおよび２０１９ｂは、それぞれ、水平走査回路２０１０ａおよび２０１０ｂから出力された画素信号を増幅する。
【０２０９】
さらに、基板２０００の左端に、インタフェース（Ｉ／Ｆ）２０２０が配置される。Ｉ／Ｆ２０２０は、基板２０００と外部との信号の送受信を行うためのインタフェースである。Ｉ／Ｆ２０２０としては、例えばＭＩＰＩ(Mobile  Industry  Processor  Interface)を適用することができる。また、外部から、電源電圧が電源端子（図示しない）を介して基板２０００の内部に供給される。
【０２１０】
このような配置構成において、任意電圧供給回路１２０は、例えば負荷回路２０１３ａの左端側に配置される。スイッチ部１２１０（図１６、図２０参照）は、任意電圧供給回路１２０に接続され、画素領域２００１と負荷回路２０１３ａとの間に配置される。スイッチ部１２１０に含まれる各スイッチ回路１２１のそれぞれは、各垂直信号線ＶＳＬのそれぞれに対して１対１に接続される。
【０２１１】
（第６の実施形態の第１の変形例）
次に、第６の実施形態の第１の変形例について説明する。第６の実施形態の第１の変形例では、４つの任意電圧供給回路１２０を基板２０００上に配置し、画素領域２００１に含まれる複数の垂直信号線ＶＳＬを、この４つの任意電圧供給回路１２０に分割して割り当てる。
【０２１２】
図２３は、第６の実施形態の第１の変形例に係る撮像装置１の各部の基板に対する配置の例を示す図である。なお、図２３において、任意電圧供給回路１２０およびスイッチ部１２１０以外の各部の配置は、上述した図２２の配置と同様であるので、ここでの説明を省略する。
【０２１３】
図２３において、それぞれ同様の構成を含む４つの任意電圧供給回路１２０ａ、１２０ｂ、１２０ｃおよび１２０ｄのそれぞれが、画素領域２００１の４つの角のそれぞれに１対１に対応して、近接して配置される。より具体的には、任意電圧供給回路１２０ａが２００１の左上角に近接して配置され、任意電圧供給回路１２０ｂが２００１の右上角に近接して配置される。さらに、任意電圧供給回路１２０ｃが２００１の左下角に近接して配置され、任意電圧供給回路１２０ｄが２００１の右下角に近接して配置される。
【０２１４】
任意電圧供給回路１２０ａに接続されるスイッチ部１２１０ａは、画素領域２００１と負荷回路２０１３ａとの間に、奇数列目の複数の垂直信号線ＶＳＬを、画素領域２００１の左端方向から右端方向に向けて通して配置される。また、任意電圧供給回路１２０ｂに接続されるスイッチ部１２１０ｂは、画素領域２００１と負荷回路２０１３ａとの間に配置される。スイッチ部１２１０ｂが含む複数のスイッチ回路１２１のそれぞれは、奇数列目の複数の垂直信号線ＶＳＬのそれぞれに対して１対１に接続される。このとき、スイッチ部１２１０ａおよび１２１０ｂは、それぞれ同数の垂直信号線ＶＳＬが接続されるように構成すると、好ましい。
【０２１５】
任意電圧供給回路１２０ｃおよび１２０ｄ、ならびに、スイッチ部１２１０ｃおよび１２１０ｄも、同様である。すなわち、任意電圧供給回路１２０ｃに接続されるスイッチ部１２１０ｃは、画素領域２００１と負荷回路２０１３ｂとの間に、偶数列目の複数の垂直信号線ＶＳＬを、画素領域２００１の左端方向から右端方向に向けて通して配置される。また、任意電圧供給回路１２０ｄに接続されるスイッチ部１２１０ｄは、画素領域２００１と負荷回路２０１３ｂとの間に配置される。スイッチ部１２１０ｄが含む複数のスイッチ回路１２１のそれぞれは、偶数列目の複数の垂直信号線ＶＳＬのそれぞれに対して１対１に接続される。このとき、スイッチ部１２１０ｃおよび１２１０ｄは、互いに重複しないように配置される。また、スイッチ部１２１０ｃおよび１２１０ｄは、それぞれ同数の垂直信号線ＶＳＬが接続されるように構成すると、好ましい。
【０２１６】
このように、第６の実施形態の第１の変形例では、それぞれスイッチ部１２１０ａ、１２１０ｂ、１２１０ｃおよび１２１０ｄが接続される複数の任意電圧供給回路１２０ａ、１２０ｂ、１２０ｃおよび１２０ｄを設ける。そして、画素領域２００１に含まれる複数の垂直信号線ＶＳＬを、スイッチ部１２１０ａ、１２１０ｂ、１２１０ｃおよび１２１０ｄに分割して割り当てている。これにより、各スイッチ部１２１０ａ、１２１０ｂ、１２１０ｃおよび１２１０ｄにおける任意電圧ＶANYの電圧ドロップを抑制することが可能となる。
【０２１７】
なお、上述では、基板２０００上に４つの任意電圧供給回路１２０ａ〜１２０ｄを配置したが、これはこの例に限定されない。例えば、基板２０００上に２または３の任意電圧供給回路１２０を配置する構成も可能である。
【０２１８】
（第６の実施形態の第２の変形例）
次に、第６の実施形態の第２の変形例について説明する。上述した第６の実施形態およびその第１の変形例では、撮像装置１の各部を、１つの基板２０００（半導体チップ）上に配置している。これに対して、第６の実施形態の第２の変形例では、２以上の半導体チップを貼り合わせた積層構造の半導体チップに、撮像装置１の各部を配置する例である。
【０２１９】
図２４は、第６の実施形態の第２の変形例に適用可能な、２層構造の半導体チップを説明するための図である。図２４の構造では、第１層の半導体チップに、例えば撮像装置１の画素領域２００１以外の各部を含む回路部が配置される回路チップ２１０１を形成し、第２層の半導体チップに、画素領域２００１を含む受光チップ２１０２を形成している。図２４の右側に示されるように、第１層の半導体チップと、第２層の半導体チップとを図示されない接続部により電気的に接触させつつ貼り合わせた２層構造の半導体チップ２１００により、撮像装置１が形成される。
【０２２０】
図２５は、第６の実施形態の第２の変形例に係る構成に対する撮像装置１の各部の基板への配置の例を示す図である。図２５の例では、第１の半導体チップである回路チップ２１０１に対して、例えば図２３を用いて説明した基板２０００の画素領域２００１の代わりにメモリ２０３１が配置されている。メモリ２０３１は、例えば、画素領域２００１に含まれる各画素回路１０ａから読み出された１フレーム分の画素信号を記憶する、フレームメモリである。
【０２２１】
一方、第１の半導体チップに対して貼り合わされる第２の半導体チップである受光チップ２１０２に対して、画素領域２００１が配置される。回路チップ２１０１の上端部および下端部には、それぞれ接続部２０３０ａ1および２０３０ａ2が配置される。また、受光チップ２１０２の上端部および下端部には、接続部２０３０ａ1および２０３０ａ2に対応して、接続部２０３０ｂ1および２０３０ｂ2がそれぞれ配置される。さらに、回路チップ２１０１の右端部に接続部２０３０ａ3が配置される。また、接続部２０３０ａ3に対応する接続部２０３０ｂ3が、受光チップ２１０２の当該接続部２０３０ａ3と対応する位置に配置される。
【０２２２】
回路チップ２１０１と、受光チップ２１０２とは、接続部２０３０ａ1と接続部２０３０ｂ1との接続、接続部２０３０ａ2と接続部２０３０ｂ2との接続、および、接続部２０３０ａ3と接続部２０３０ｂ3との接続により、電気的に接続される。垂直走査回路２０１４から出力される各信号は、この接続部２０３０ａ3および接続部２０３０ｂ3を介して、画素領域２００１に供給される。これら接続部２０３０ａ1と接続部２０３０ｂ1との接続、接続部２０３０ａ2と接続部２０３０ｂ2との接続、接続部２０３０ａ3と接続部２０３０ｂ3との接続それぞれにおける接続方法は、特に限定されない。この接続方法として、例えばビア（Ｖｉａ）、ＣＣＣ(Copper-Copper  Connection)などを適用することができる。
【０２２３】
回路チップ２１０１において、メモリ２０３１の上側に、長辺に沿った方向で、ロジック回路２０１５ａ’、カウンタ２０１１ａ、コンパレータ２０１２ａおよび負荷回路２０１３ａが配置される。メモリ２０３１の下側も同様に、長辺に沿った方向で、ロジック回路２０１５ｂ’、カウンタ２０１１ｂ、コンパレータ２０１２ｂおよび負荷回路２０１３ｂが配置される。なお、この場合において、ロジック回路２０１５ａ’および２０１５ｂ’は、例えば信号処理部２０を含む。ロジック回路２０１５ａ’および２０１５ｂ’の一方または両方に制御部１９をさらに含むこともできる。
【０２２４】
なお、図２５の構成では、例えば、各カウンタ２０１１ａおよび２０１１ｂにおいてそれぞれＣＤＳ処理が実行され、ロジック回路２０１５ａ’および２０１５ｂ’は、各カウンタ２０１１ａおよび２０１１ｂの出力に対してそれぞれ所定の信号処理（例えばクランプ処理やグレイコードカウンタの演算処理）を実行する。ロジック回路２０１５ａ’および２０１５ｂ’において信号処理された出力が、メモリ２０３１に書き込まれる。そのため、図２５の構成では、例えば図２２、図２３において基板２０００に配置される水平走査回路２０１０ａおよび２０１０ｂが省略されている。
【０２２５】
図２５において、メモリ２０３１の右端と接続部２０３０ａ3との間に、垂直走査回路２０１４が配置される。メモリ２０３１の左端側に、ＤＡＣ２０１６ａおよびＢＩＡＳ２０１７ａ、ならびに、ＤＡＣ２０１６ｂおよびＢＩＡＳ２０１７ｂが配置される。メモリ２０３１の左端側の上部にＰＬＬ２０１８ａが配置され、下部にＰＬＬ２０１８ｂが配置される。さらに、回路チップ２１０１の左端に、Ｉ／Ｆ２０２０が配置される。
【０２２６】
また、受光チップ２１０２の画素領域２００１における例えば奇数列目の各垂直信号線ＶＳＬが、接続部２０３０ｂ1および２０３０ａ1を介して回路チップ２１０１の負荷回路２０１３ａに接続され、さらにコンパレータ２０１２ａに接続される。同様に、受光チップ２１０２の画素領域２００１における例えば偶数列目の各垂直信号線ＶＳＬが、接続部２０３０ｂ2および２０３０ａ2を介して回路チップ２１０１の負荷回路２０１３ｂに接続され、さらにコンパレータ２０１２ｂに接続される。
【０２２７】
このような配置構成において、それぞれ同様の構成を含む４つの任意電圧供給回路１２０ａ、１２０ｂ、１２０ｃおよび１２０ｄのうち２つの任意電圧供給回路１２０ａおよび１２０ｂが、接続部２０３０ａ1の左右端側にそれぞれ近接して配置される。また、任意電圧供給回路１２０ａ、１２０ｂ、１２０ｃおよび１２０ｄのうち２つの任意電圧供給回路１２０ｃおよび１２０ｄが、接続部２０３０ａ2の左右端側にそれぞれ近接して配置される。
【０２２８】
任意電圧供給回路１２０ａに接続されるスイッチ部１２１０ａは、接続部２０３０ａ1と負荷回路２０１３ａとの間に配置される。スイッチ部１２１０ａに含まれる複数のスイッチ回路１２１のそれぞれは、奇数列目の複数の垂直信号線ＶＳＬのそれぞれに対して１対１に接続される。また、任意電圧供給回路１２０ｂに接続されるスイッチ部１２１０ｂは、接続部２０３０ａ1と負荷回路２０１３ａとの間に配置される。スイッチ部１２１０ｂが含む複数のスイッチ回路１２１のそれぞれは、奇数列目の複数の垂直信号線ＶＳＬのそれぞれに対して１対１に接続される。このとき、スイッチ部１２１０ａおよび１２１０ｂは、互いに重複しないように配置される。また、スイッチ部１２１０ａおよび１２１０ｂは、それぞれ同数の垂直信号線ＶＳＬが接続されるように構成すると、好ましい。
【０２２９】
任意電圧供給回路１２０ｃおよび１２０ｄ、ならびに、スイッチ部１２１ｃおよび１２１ｄも、同様である。すなわち、任意電圧供給回路１２０ｃに接続されるスイッチ部１２１０ｃは、接続部２０３０ａ2と負荷回路２０１３ｂとの間に、偶数列目の複数の垂直信号線ＶＳＬを、接続部２０３０ａ2の左端方向から右端方向に向けて通して配置される。また、任意電圧供給回路１２０ｄに接続されるスイッチ部１２１０ｄは、接続部２０３０ａ2と負荷回路２０１３ｂとの間に、偶数列目の複数の垂直信号線ＶＳＬを、接続部２０３０ａ2の右端方向から左端方向に向けて通して配置される。このとき、スイッチ部１２１０ｃおよび１２１０ｄは、互いに重複しないように配置される。また、スイッチ部１２１０ｃおよび１２１０ｄは、それぞれ同数の垂直信号線ＶＳＬが接続されるように構成すると、好ましい。
【０２３０】
このように、積層構造の半導体チップについても、本開示の技術を適用できる。また、第６の実施形態の第２の変形例では、上述した第６の実施形態の第１の変形例と同様に、それぞれスイッチ部１２１０ａ、１２１０ｂ、１２１０ｃおよび１２１０ｄが接続される複数の任意電圧供給回路１２０ａ、１２０ｂ、１２０ｃおよび１２０ｄを回路チップ２１０１上に設ける。そして、受光チップ２１０２上に設けられる画素領域２００１に含まれる複数の垂直信号線ＶＳＬを、スイッチ部１２１０ａ、１２１０ｂ、１２１０ｃおよび１２１０ｄに分割して割り当てている。これにより、各スイッチ部１２１０ａ、１２１０ｂ、１２１０ｃおよび１２１０ｄにおける任意電圧ＶANYの電圧ドロップを抑制することが可能となる。
【０２３１】
なお、上述では、回路チップ２１０１上に４つの任意電圧供給回路１２０ａ〜１２０ｄを配置したが、これはこの例に限定されない。例えば、回路チップ２１０１上に１または２または３の任意電圧供給回路１２０を配置する構成も可能である。さらに、複数の任意電圧供給回路１２０を回路チップ２１０１と受光チップ２１０２とに分散して配置することも考えられる。
【０２３２】
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【０２３３】
なお、本技術は以下のような構成も取ることができる。
（１）
受光に応じて光電変換により電荷を生成し、生成した該電荷を蓄積する光電変換素子と、
前記光電変換素子に蓄積された前記電荷が転送され、転送された該電荷を蓄積する容量と、
前記容量に蓄積された電荷に基づく信号を該容量から読み出すための読み出し信号線と、
前記読み出し信号線に対して、少なくとも接地電位と、該接地電位に対して正の所定電圧の電位と、を供給する電圧供給回路と、
前記読み出し信号線と前記電圧供給回路との間に接続される第１のスイッチ回路と、
前記読み出し信号線と前記光電変換素子との間に接続される第２のスイッチ回路と、
前記電圧供給回路と、前記第１のスイッチ回路と、前記第２のスイッチ回路と、前記容量の初期化を行う動作と、を制御する制御部と、
を備える撮像装置。
（２）
前記制御部は、
第１の期間において前記第１のスイッチ回路をオンとすると共に前記電圧供給回路により接地電位を供給し、該第１の期間内において前記第２のスイッチ回路をオンとした後にオフとし、
前記第１の期間の後の第２の期間において前記初期化を行う
前記（１）に記載の撮像装置。
（３）
前記容量と電源電圧が供給される電源線との間に接続され、前記制御部に制御される第３のスイッチ回路をさらに備え、
前記制御部は、
前記第２の期間において前記第３のスイッチ回路をオンとすることで、前記初期化を行う
前記（２）に記載の撮像装置。
（４）
前記光電変換素子のうち第１の光電変換素子と前記容量との間に接続され、前記制御部に制御される第４のスイッチ回路と、
前記光電変換素子のうち第２の光電変換素子と前記容量との間に接続され、前記制御部に制御される第５のスイッチ回路と、
をさらに備え、
前記制御部は、
前記第４のスイッチ回路および前記第５のスイッチ回路のうち少なくとも一方を、前記第１の期間において前記第２のスイッチ回路がオンとされている期間内でオンとする
前記（２）または（３）の何れかに記載の撮像装置。
（５）
前記読み出し信号線は、第１の読み出し信号線および第２の読み出し信号線を含み、
前記第１のスイッチ回路は、前記第１の読み出し信号線と前記電圧供給回路との間に接続される第６のスイッチ回路と、前記第２の読み出し信号線と前記電圧供給回路との間に接続される第７のスイッチ回路と、を含み、
前記第２のスイッチ回路は、前記第１の読み出し信号線と前記光電変換素子との間に接続される第８のスイッチ回路と、前記第２の読み出し信号線と前記光電変換素子との間に接続される第９のスイッチ回路と、を含み、
前記容量と前記第１の読み出し信号線との間に接続される、前記制御部に制御される第１０のスイッチ回路と、
前記容量と前記第２の読み出し信号線との間に接続される、前記制御部に制御される第１１のスイッチ回路と、
をさらに備え、
前記制御部は、
前記第６のスイッチ回路と、前記第８のスイッチ回路と、前記第１１のスイッチ回路と、を含む組と、
前記第７のスイッチ回路と、前記第９のスイッチ回路と、前記第１０のスイッチ回路と、を含む組と、
のうち、一方の組に含まれる各スイッチ回路をオンとした場合に、他方の組に含まれる各スイッチ回路をオフとする
前記（１）乃至（３）の何れかに記載の撮像装置。
（６）
複数の前記光電変換素子が行列状の配列で配置され、
前記読み出し信号線は、前記配列における列のそれぞれに設けられ、
前記第１のスイッチ回路は、
前記配列における前記列のそれぞれに設けられる前記読み出し信号線のそれぞれに１対１に接続される複数のスイッチ回路と、
前記複数のスイッチ回路それぞれの状態を制御するためのパターンを発生するパターン発生回路と、
を含み、
前記電圧供給回路は、
前記パターン発生回路により制御される前記複数のスイッチ回路それぞれの状態に応じた２以上の電圧を、前記それぞれの状態に１対１に対応する前記複数のスイッチ回路のそれぞれに供給する
前記（１）乃至（５）の何れかに記載の撮像装置。
（７）
前記パターン発生回路は、
前記複数のスイッチ回路のうち、前記列のうち奇数列に接続される奇数列スイッチ回路と、前記列のうち偶数列に接続される偶数列スイッチ回路と、を異なる状態に制御し、且つ、前記配列のうち行毎に、前記奇数列スイッチ回路の状態と、前記偶数列スイッチ回路の状態と、を入れ替える前記パターンを発生する
前記（６）に記載の撮像装置。
（８）
行列状の配列で配置される複数の前記光電変換素子と、複数の前記容量と、該配列のうち列のそれぞれに配置される複数の前記読み出し信号線と、複数の前記第２のスイッチ回路と、を含む画素領域と、
複数の前記読み出し信号線が接続され、前記画素領域の前記配列のうち行方向に延びる辺に平行に配置されるＡＤ変換部と、
前記電圧供給回路と、
前記列のそれぞれに対応する複数のスイッチ回路を含む前記第１のスイッチ回路と、
前記制御部と、
が配置される半導体チップを有し、
前記第１のスイッチ回路が含む前記複数のスイッチ回路のそれぞれは、
前記画素領域に隣接した位置に前記行方向に沿って配列される
前記（１）乃至（７）の何れかに記載の撮像装置。
（９）
前記ＡＤ変換部は、前記画素領域の前記行方向に延びる一方および他方の辺それぞれに対応して、該辺に平行に配置され、
前記電圧供給回路は、それぞれ少なくとも接地電位と、該接地電位に対して正の所定電圧の電位と、を供給する２乃至４の電圧供給回路を含み、
前記第１のスイッチ回路は、前記２乃至４の電圧供給回路のそれぞれに１対１で対応する、それぞれ複数のスイッチ回路を有する２乃至４のスイッチ回路を含み、
前記２乃至４のスイッチ回路それぞれが有する前記複数のスイッチ回路は、
前記画素領域に隣接した位置に前記行方向に沿って配列される
前記（８）に記載の撮像装置。
（１０）
前記半導体チップは、
第１の半導体チップと、該第１の半導体チップに積層される第２の半導体チップと、を含み、
前記第１の半導体チップは、
前記電圧供給回路と、前記列のそれぞれに対応する複数のスイッチ回路を含む前記第１のスイッチ回路と、前記制御部と、前記ＡＤ変換部と、
が配置され、
前記第２の半導体チップは、
前記画素領域が配置され、
前記ＡＤ変換部は、
前記画素領域の前記行方向に延びる辺に平行に配置されると共に、前記第１の半導体チップと前記第２の半導体チップとを電気的に接続する、該辺に平行に配置される接続部を介して複数の前記読み出し信号線が接続され、
前記第１のスイッチ回路が含む前記複数のスイッチ回路のそれぞれは、
前記第２の半導体チップ上の前記画素領域に隣接した位置に前記行方向に沿って配列される
前記（８）に記載の撮像装置。
（１１）
前記ＡＤ変換部は、前記画素領域の前記行方向に延びる一方および他方の辺それぞれに対応して、該辺に平行に配置され、
前記電圧供給回路は、それぞれ少なくとも接地電位と、該接地電位に対して正の所定電圧の電位と、を供給する２乃至４の電圧供給回路を含み、
前記第１のスイッチ回路は、前記２乃至４の電圧供給回路のそれぞれに１対１で対応する、それぞれ複数のスイッチ回路を有する２乃至４のスイッチ回路を含み、
前記２乃至４のスイッチ回路それぞれが有する前記複数のスイッチ回路は、
前記画素領域に隣接した位置に前記行方向に沿って配列される
前記（１０）に記載の撮像装置。
（１２）
前記制御部は、
前記第２の期間内において前記電圧供給回路により前記所定電圧を供給すると共に、前記第２のスイッチ回路をオフからオンに切り替えることで、前記初期化を行う
前記（２）に記載の撮像装置。
（１３）
受光に応じて光電変換により電荷を生成し、生成した該電荷を蓄積する光電変換素子と、
前記光電変換素子に蓄積された前記電荷を読み出す読み出し回路と、
前記光電変換素子に接続される電圧供給線と、
前記電圧供給線に対して所定の電圧を供給する電圧供給回路と、
前記電圧供給線と前記光電変換素子との間に接続される第１のスイッチ回路と、
前記電圧供給回路および前記第１のスイッチ回路を制御する制御部と、
を備え、
前記制御部は、
前記第１のスイッチ回路をオンとして前記光電変換素子に対して前記電圧供給回路から供給される前記所定の電圧に応じた電荷を注入する
撮像装置。
（１４）
前記電圧供給線と前記電圧供給回路との間に接続される第２のスイッチ回路と、
前記電圧供給線に対して第３のスイッチ回路を介して接続される、電源電圧を供給する電源部と、
をさらに備え、
前記読み出し回路は、
前記光電変換素子に蓄積された前記電荷が第３のスイッチ回路を介して転送され、転送された該電荷を蓄積する第１の容量と、
前記第１の容量に蓄積された電荷が第４のスイッチ回路を介して転送され、転送された該電荷を蓄積する第２の容量と、
前記第２の容量に蓄積された電荷に基づく信号を該第２の容量から読み出すための読み出し信号線と、
を含み、
前記制御部は、
前記第１のスイッチ回路および前記第２のスイッチ回路をそれぞれオン、前記第３のスイッチ回路および前記第４のスイッチ回路をそれぞれオフとして、前記光電変換素子に対して前記電圧供給回路から供給される前記所定の電圧に応じた電荷を注入する
前記（１３）に記載の撮像装置。
（１５）
前記読み出し回路は、
前記光電変換素子に蓄積された前記電荷に基づく電流を電圧に変換する電流電圧変換回路と、
前記電流電圧変換回路で変換された電圧の変化を求める減算回路と、
前記減算回路で求められた前記電圧の変化を示す値を量子化する量子化器と、
を含み、
前記制御部は、
前記第１のスイッチ回路をオンとすることで、前記光電変換素子に対して前記電圧供給回路から供給される前記所定の電圧に応じた電荷を注入する
前記（１３）に記載の撮像装置。
【符号の説明】
【０２３４】
１，１０００，３０００  撮像装置
１０，１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ  画素回路
１１  画素アレイ部
１２  垂直走査部
１９  制御部
１００，１００ａ，１００ｂ，３１０  光電変換素子
１０１，１０１ａ，１０１ｂ，１０１ｃ  転送トランジスタ
１０２  リセットトランジスタ
１０３  ＦＤ
１０５，１０５ａ，１０５ｂ  読み出し経路選択トランジスタ
１１０，１１０ａ，１１０ｂ  注入経路選択トランジスタ
１２０，１２０ａ，１２０ｂ，１２０ｃ，１２０ｄ  任意電圧供給回路
１２１，１２２，３２０  スイッチ回路
１３０  ＯＦＧトランジスタ
１３１  容量
１１００，２００１  画素領域
１２００ａ，１２００ｂ  任意電圧生成回路
１２０１ａ，１２０１ｂ，１２２２  選択回路
１２０６，１２１１ａ，１２１１ｂ  ＦＦ回路
１２０７  任意電圧生成部
１２１０，１２１０’，１２１０ａ，１２１０ｂ，１２１０ｃ，１２１０ｄ  スイッチ部
１２２０  パターン発生回路
１２２１  プログラマブルパターン発生器
１２３０ａ，１２３０ｂ，１２３１，１２３２ａ，１２３２ｂ  端子
２０００  基板
２０１０ａ，２０１０ｂ  水平走査回路
２０１１ａ，２０１１ｂ  カウンタ
２０１２ａ，２０１２ｂ  コンパレータ
２０１３ａ，２０１３ｂ  負荷回路
２０１４  垂直走査回路
２０１５ａ，２０１５ａ’，２０１５ｂ，２０１５ｂ’  ロジック回路
２１００  半導体チップ
２１０１  回路チップ
２１０２  受光チップ
２０３０ａ1，２０３０ａ2，２０３０ｂ1，２０３０ｂ2  接続部
２０３１  メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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