(57)【要約】【課題】  製品モードを利用する方法である場合、製品機能を利用するための初期設定や初期化シーケンスが必要である。つまり、基板検査ができるようになるまでの準備が煩雑で時間を要してしまうのである。【解決手段】  信号線を介して接続された複数の回路を含み、少なくとも１つの記憶装置に接続される回路基板と、回路基板の検査を行う検査装置と、を有する検査システムであって、回路基板に対して通常の動作である第１モード又は回路基板に対して検査用の動作である第２モードの実行を受け付ける受け付け手段と、回路基板と検査装置に対して、第１モードと第２モードとで異なる検査仕様に基づいてテストを実行する実行手段と、を有し、実行手段で実行されるテストの実行時間は、第１モードよりも前記第２モードの方が短い。【選択図】  図３
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【特許請求の範囲】
【請求項１】
信号線を介して接続された複数の回路を含み、少なくとも１つの記憶装置に接続される回路基板と、前記回路基板の検査を行う検査装置と、を有する検査システムであって、
前記回路基板に対して通常の動作である第１モード又は前記回路基板に対して検査用の動作である第２モードの実行を受け付ける受け付け手段と、
前記回路基板と前記検査装置に対して、前記第１モードと前記第２モードとで異なる検査仕様に基づいてテストを実行する実行手段と、を有し、
前記実行手段で実行されるテストの実行時間は、前記第１モードよりも前記第２モードの方が短いことを特徴とする検査システム。
【請求項２】
前記実行手段は、前記第２モードにおいて、前記検査システムが前記第１モードである場合に前記回路基板に対して実行する初期設定の少なくとも一部を省略することを特徴とする請求項１に記載の検査システム。
【請求項３】
前記省略する初期設定は、前記複数の回路の製品動作を実行可能にするための設定であることを特徴とする請求項２に記載の検査システム。
【請求項４】
前記テストの実行において、前記複数の回路を接続する信号線の信号を確認する確認手段を有し、
前記第１モードと前記第２モードで、前記確認手段による前記信号の確認の内容が異なることを特徴とする請求項１乃至３のいずれか１項に記載の検査システム。
【請求項５】
前記回路基板が正常か否かを判定する判定手段を有し、
前記第２モードにおいて、前記確認手段が前記信号を受信できた場合に、前記判定手段は前記回路基板が正常であると判定し、前記確認手段が前記信号を受信できなかった場合に、前記判定手段は前記回路基板が異常であると判定することを特徴とする請求項４に記載の検査システム。
【請求項６】
前記第１モードと前記第２モードを切り替える切り替え手段を更に有することを特徴とする請求項１乃至５のいずれか１項に記載の検査システム。
【請求項７】
前記実行手段で実行されたテストの結果を記憶する記憶手段を更に有することを特徴とする請求項１乃至６のいずれか１項に記載の検査システム。
【請求項８】
前記実行手段で実行されるテストは、前記複数の回路の各々に対して実行され、
前記テストの結果は、前記複数の回路の各々のテスト結果を含むことを特徴とする請求項７に記載の検査システム。
【請求項９】
前記複数の回路の各々のテスト結果を取得することが可能な取得手段をさらに有することを特徴とする請求項８に記載の検査システム。
【請求項１０】
前記複数の回路に含まれる第１回路と第２回路は信号線を介して接続され、
前記実行手段は、第１回路から第２回路にコマンドを送った後に、前記コマンドに対応する応答を前記第２回路から前記第１回路に送信する場合には、前記第１回路の検査で前記信号線のテストを実行し、
前記第１回路から前記第２回路にコマンドを送った後に、前記コマンドに対応する応答を前記第２回路から前記第１回路に送信しない場合には、前記第２回路の検査で前記信号線のテストを実行することを特徴とする請求項８又は９に記載の検査システム。
【請求項１１】
前記実行手段で実行されるテストのテスト項目を選択する選択手段と、を更に有することを特徴とする請求項１乃至１０のいずれか１項に記載の検査システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、検査システムに関する。
【背景技術】
【０００２】
印刷装置は、製品量産時に、組付け後の歩留り向上のために組み付け工程前の早期段階において各種製品実装基板の部品実装及び部品間配線パターン検査を実施する。製品実装基板の検査工程では、基板検査装置（以後、ＦＣＴと呼ぶことにする）による検査が行われる。ＦＣＴによる検査では、基板上に実装される部品の半田不良や部品間配線パターンの断線・ショートなどの有無を検査する。ＦＣＴによる検査の目的は、量産組立てラインから不良基板を早期段階で排除すること、後の原因解析のために不良発生箇所をある程度推定することである。
【０００３】
近年、製品基板の高機能化・高密度化に伴い、ＦＣＴの開発工数や検査に要する時間が長くなっている。特に検査の実行時間は、生産性に直結するため実装基板上の各検査対象部分の検査の実行時間を１秒でも短縮することが求められている。
【０００４】
ＦＣＴによる検査の実現手段としては幾つかの方法が実施されている。最も簡単な方法は、製品でユーザが使用できる機能（以後、製品モードと呼ぶことにする）を利用することである。
【０００５】
製品モードを用いた検査は、実際に製品で使用される所望の機能を動作させ、その結果の正しさを確認することで基板検査が実施される。
【０００６】
さらに他の基板検査方法として、ＩＣ間の接続状態を、特別な検査装置を使わずに簡便に接続良否の判定が行え、不良箇所が推定できる方法が提案されている（例えば、特許文献１）。
【０００７】
特許文献１では、ＩＣに接続状態検出用のスキャンモード信号とスキャンパターン信号を入力する少なくとも１個のスキャンパターン発生部を有する。さらに、ＩＣから出力されるスキャンパターン信号とスキャンパターン発生部から入力されるスキャンモード信号に基づきパターンエラーの有無を検出する少なくとも１個のパターンエラー検出部を有する。このような構成を取ることによりＩＣ間の接続状態や実装状態を検査している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１０−２８６３３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、製品モードを利用する方法である場合、製品機能を利用するための初期設定や初期化シーケンスが必要である。つまり、基板検査ができるようになるまでの準備が煩雑で時間を要してしまうのである。
【００１０】
また、特許文献１の構成によれば、製品基板に搭載するＩＣ内部及び基板上に検査用の信号を出力するための専用回路がさらに必要であり、その分コストがかかる可能性がある。
【００１１】
本発明の目的は、製品モードとは別に検査対象であるＩＣ間に共通仕様（概念）であるＦＣＴモードを用いて、検査用の信号を出力するための専用回路を設けずに検査の実行時間を短縮することを目的とする。
【課題を解決するための手段】
【００１２】
本発明は、信号線を介して接続された複数の回路を含み、少なくとも１つの記憶装置に接続される回路基板と、回路基板の検査を行う検査装置と、を有する検査システムであって、回路基板に対して通常の動作である第１モード又は回路基板に対して検査用の動作である第２モードの実行を受け付ける受け付け手段と、回路基板と検査装置に対して、第１モードと第２モードとで異なる検査仕様に基づいてテストを実行する実行手段と、を有し、実行手段で実行されるテストの実行時間は、第１モードよりも前記第２モードの方が短いことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、製品モードとは別に検査対象であるＩＣ間に共通仕様（概念）であるＦＣＴモードを用いて、検査用の信号を出力するための専用回路を設けずに検査の実行時間を短縮することが可能である。
【図面の簡単な説明】
【００１４】
【図１】メインコントローラボードのシステム構成例を示す図である。
【図２】ＳＡＴＡホスト制御部及びブリッジ制御部の内部構成例を示す図である。
【図３】ＦＣＴの構成例及び検査時接続例を示す図である。
【図４】メインＣＰＵによるＦＣＴ処理フローを示す図である。
【図５】ＳＡＴＡホスト制御部のＦＣＴ処理フローを示す図である。
【図６】ＳＡＴＡブリッジ制御部のＦＣＴ処理フローを示す図である。
【図７】ＦＣＴモードによる不良原因及び場所の推定を示す図である。
【図８】ＳＡＴＡブリッジ制御部へのＦＣＴ移行及びステータス受信コマンドの内容例を示す図である。
【図９】差動信号ラインの配線パターンテスト方法および配線パターンテスト観点を示す図である。
【図１０】単一シングルエンド信号のスウィング周期及び期間を示す図である。
【図１１】外部設定端子の配線パターンテスト方法を示す図である。
【図１２】製品モードおよびＦＣＴモードでの電源制御信号の制御仕様を示す図である。
【図１３】複数シングルエンド信号のスウィング周期及び期間を示す図である。
【図１４】ＦＣＴモードのシーケンス図である。
【図１５】製品モードテストの初期化処理フローを示す図である。
【発明を実施するための形態】
【００１５】
添付図面を参照して本発明の各実施例を詳しく説明する。なお、以下の実施例は特許請求の範囲に係る発明を限定するものではなく、また各実施例で説明されている特徴の組み合わせのすべてが本発明の解決手段に必須のものとは限らない。
【００１６】
（実施例）
以下、本発明を実施するための形態について図面を用いて説明する。
【００１７】
図１は、印刷装置におけるメインコントローラボード１２０のシステム構成例である。
【００１８】
メインＣＰＵ（中央処理演算器）１０１は、システム制御や各種演算処理を行う。メモリ制御部１０２は、各種メモリデバイスへの入出力制御やＤＭＡ（ダイレクト・メモリ・アクセス）制御を行う。
【００１９】
ＦＬＡＳＨメモリ１０３は、書き換え可能な不揮発性メモリであり、システム全体の制御プログラムや制御パラメータ等が格納される。ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）１０４は、ＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）メモリに代表される揮発性の書き換え専用メモリである。プログラムの作業領域や印刷データの格納領域、各種テーブル情報格納領域等の用途に用いられる。
【００２０】
ここで、メモリ制御部１０２と各種メモリデバイスとの関係は、簡略化して表現したものであって、一般的には独立に制御される。ＬＡＮ‐ＩＦ制御部１０５は、印刷装置に接続されるローカル・エリア・ネットワーク１０６との入出力制御を行う。一般的にはＴＣＰ／ＩＰ（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｃｏｎｔｒｏｌ  Ｐｒｏｔｏｃｏｌ／Ｉｎｔｅｒｎｅｔ  Ｐｒｏｔｏｃｏｌ）プロトコルに対応する。
【００２１】
ネットワークケーブルを介して外部ＨＯＳＴコンピュータ１０７などのネットワーク対応機器と接続され、ネットワーク経由でのプリントを行うことができる。Ｒｅａｄｅｒ‐ＩＦ制御部１０８は、スキャナ装置１０９との通信制御を行う。スキャナ装置１０９によってスキャンした入力画像データを印字させることでコピー機能を実現する。画像処理部１１０は、ＬＡＮ‐ＩＦ制御部１０５、Ｒｅａｄｅｒ‐ＩＦ制御部１０８を介して取り込んだ画像データに対して各種画像処理を行う。
【００２２】
ＳＡＴＡホスト制御部１１１は、ＳＡＴＡ（Ｓｅｒｉａｌ  Ａｄｖａｎｃｅｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｔｔａｃｈｍｅｎｔ）規格に準拠したＩＦを有するデバイスとのデータ入出力制御を行う。ＳＡＴＡブリッジ制御部１１２は、上流側のＳＡＴＡホスト制御部１１１にデバイスとして接続され、下流側には複数のＨｏｓｔ‐ＩＦを有し、ＨＤＤ又はＳＳＤ（ソリッドステートドライブ）１１３、１１４と接続される。ＳＡＴＡブリッジ制御部１１２では、ＲＡＩＤ（Ｒｅｄｕｎｄａｎｔ  Ａｒｒａｙｓ  ｏｆ  Ｉｎｅｘｐｅｎｓｉｖｅ  Ｄｉｓｋ）制御など付加価値としての機能が搭載されている。
【００２３】
本実施例では、ＳＡＴＡホスト制御部１１１とＳＡＴＡブリッジ制御部１１２は、それぞれ独立したＡＳＩＣ（特定用途向け集積回路）としてメインコントローラボード１２０に搭載されていることを前提として説明を行う。
【００２４】
パネルＩＦ制御部１１５は、パネル装置１１６との通信制御を行う。ここでは図示しないがＵＩ（ユーザ・インターフェイス）として、パネル上の液晶画面表示やボタン等を操作することにより印刷装置の各種設定及び状態の確認ができる。
【００２５】
ビデオ出力ＩＦ部１１７は、印字部１１８とのコマンド／ステータスの通信制御や印刷データの転送を行う。印字部１１８は、ここでは図示しないが印刷装置本体と給紙系及び排紙系から構成され、主にビデオ出力ＩＦ部１１７からのコマンド情報に従い、印刷データを紙に印刷する。
【００２６】
電源制御部１１９は、メインコントローラボード１２０を幾つかのエリアに分けて、省電力モードでのレベルに応じて各エリアへの電力供給制御を行う。Ｏｔｈｅｒｓ１２２は、その他の機能を集約して表現したものである。ここでは明示的に図示しないが、割り込み制御回路やデバッグ用のＵＲＡＴ（Ｕｎｉｖｅｒｓａｌ  Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｒｅｃｅｖｅｒ／Ｔｒａｎｓｍｉｔｔｅｒ）回路などを含むものとする。メインバス１２１はバスコントローラ含み、制御バス、データバス及び任意ブロック間のローカルバスを便宜的にまとめて表現したものである。代表例としてＰＣＩｅ（ＰＣＩ  Ｅｘｐｒｅｓｓ）やＡＳＩＣの内部バスなども含まれる。
【００２７】
図２は、ＳＡＴＡホスト制御部１１１及びＳＡＴＡブリッジ制御部１１２の内部構成例を示す図である。ＨＣＰＵ２０１は、ＳＡＴＡコマンド発行処理、送受信データの転送処理及びステータス受信処理等ＳＡＴＡコントローラとしての全般的な制御を行う。メモリ制御部２０２は、Ｆｌａｓｈメモリ２０３やＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）２０４との入出力制御を行う。
【００２８】
Ｆｌａｓｈメモリ２０３には、ブートプログラムやＳＡＴＡコントローラとしての制御プログラムが格納されている。ＳＲＡＭ２０４にはＨＣＰＵ２０１の作業領域、各種制御テーブルやパラメータ格納領域及びデータバッファなどに使用される。ここで、ＳＲＡＭ２０４は１ポートＲＡＭ、２ポートＲＡＭ、ＦＩＦＯ（Ｆｉｒｓｔ‐ＩＮ  Ｆｉｒｓｔ‐ＯＵＴ）メモリ等の制御を簡略化して記載しているのであって、それぞれ独立に制御され複数個所のＳＲＡＭが存在しても構わない。
【００２９】
レジスタＨ２０６は、後述するＦＣＴ関連パラメータや省電力関連の制御パラメータなどを一時的に記憶するためのレジスタである。ＤＭＡＣ（ダイレクト・メモリ・アクセス・コントローラ）２０７は、不図示のＨＣＰＵ２０１によって所定のレジスタに転送元及び転送先の先頭アドレス及びサイズが設定され、起動が掛けられると所定のメモリ間でデータ転送を行う。
【００３０】
ＳＡＴＡ‐Ｈ‐Ｈｏｓｔ２０５は、Ｌｉｎｋ層と物理層（ＰＨＹ）を含むＳＡＴＡ‐ＩＰコア（Ｉｎｔｅｌｌｅｃｔｕａｌ  Ｐｒｏｐｅｒｔｙ  ｃｏｒｅ）であり、ＳＡＴＡ規格としてのホスト処理を行う。
【００３１】
Ｈバス２１０はバスコントローラ含み、制御バス、データバス及び任意ブロック間のローカルバスを便宜的にまとめて表現したものである。バスブリッジ回路２０８は、メインバス１２１とＨバス２１０間のバスプロトコルを相互に変換するバスブリッジ回路である。Ｏｔｈｅｒｓ２０９は、その他の機能を集約して表現したものである。ここでは明示的に図示しないが、割り込み制御回路やデバッグ用のＵＲＡＴ回路などを含むものとする。
【００３２】
ＢＣＰＵ２１３は、ＳＡＴＡコマンド発行処理、送受信データの転送処理及びステータス受信処理等ＳＡＴＡコントローラとしての全般的な制御を行う。メモリ制御部２１４は、Ｆｌａｓｈメモリ２１５やＳＲＡＭ２１６との入出力制御を行う。Ｆｌａｓｈメモリ２１５には、ブートプログラムやＳＡＴＡコントローラとしての制御プログラムが格納されている。ＳＲＡＭ２１６にはＢＣＰＵ２１３の作業領域、各種制御テーブルやパラメータ格納領域及びデータバッファなどに使用される。
【００３３】
ここで、ＳＲＡＭ２１６は１ポートＲＡＭ、２ポートＲＡＭ、ＦＩＦＯメモリ等の制御を簡略化して記載しているのであって、それぞれ独立に制御され複数個所にＳＲＡＭが存在しても構わない。ＳＡＴＡ‐Ｂ‐Ｄｅｖｉｃｅ２１２は、Ｌｉｎｋ層と物理層（ＰＨＹ）を含むＳＡＴＡ‐ＩＰコアであり、ＳＡＴＡ規格としてのデバイス処理を行う。同様にＳＡＴＡ‐Ｂ‐Ｈｏｓｔ１（２１７）及びＳＡＴＡ‐Ｂ‐Ｈｏｓｔ２（２１８）は、ＳＡＴＡ規格としてのホスト処理を行う。
【００３４】
レジスタＢ２２３は、省電力関連の制御パラメータなどを一時的に記憶するためのレジスタである。また、一部のレジスタ出力はＩＣ外部の基板上に搭載されるＬＥＤ素子に接続されていて、ＬＥＤ２２４の点灯・消灯の制御を行う。
【００３５】
さらに、外部設定端子２２６に接続されていて、設定値を読み取ることが可能である。ＬＥＤ２２４及び外部設定端子２２６とは、ＬＥＤ‐ＩＦ２２５及びＳＥＴＶ‐ＩＦ２２７にて基板上で接続されている。電源ＩＦ部２２１は、電源制御部１１９とＰｏｗｅｒ‐ＩＦ２２２で接続され、ＨＤＤ／ＳＳＤ１１３、１１４への電源ＯＦＦ／ＯＮ制御を行う。Ｏｔｈｅｒｓ２２８は、その他の機能を集約して表現したものである。
【００３６】
ここでは明示的に図示しないが、ＲＡＩＤ制御回路、割り込み制御回路やデバッグ用のＵＲＡＴ回路などを含むものとする。Ｂバス２２９はバスコントローラ含み、制御バス、データバス及び任意ブロック間のローカルバスを便宜的にまとめて表現したものである。
【００３７】
ここで、ＳＡＴＡホスト制御部１１１のＳＡＴＡ‐Ｈ‐Ｈｏｓｔ２０５とＳＡＴＡブリッジ制御部１１２のＳＡＴＡ‐Ｂ‐Ｄｅｖｉｃｅ２１２とは、Ｈ‐Ｈｏｓｔ‐ＩＦ２１１で接続される。さらにＳＡＴＡ‐Ｂ‐Ｈｏｓｔ１（２１７）及びＳＡＴＡ‐Ｂ‐Ｈｏｓｔ２（２２０）は、Ｂ‐Ｈｏｓｔ１‐ＩＦ２１９及びＢ‐Ｈｏｓｔ２‐ＩＦ２２０を介して、ＨＤＤ／ＳＳＤ１１３、１１４に接続されている。なお、ここでは、ＨＤＤ／ＳＳＤ１１３及び１１４としたが、不揮発性メモリであればこれに限らない。以下では、ＨＤＤ／ＳＳＤ１１３及び１１４が、ＳＳＤである構成を例に説明する。
【００３８】
図３は、ＦＣＴの構成概要と回路基板と検査装置を含む検査システムを示した図である。
【００３９】
まずメインコントローラボード１２０について説明する。メインコントローラボード１２０では、実装されている一部の部品のみを表示している。
【００４０】
メインＣＰＵ１０１には、Ｆｌａｓｈメモリ１０３及びＤＲＡＭ１０４が接続されている。ここで、Ｆｌａｓｈメモリ１０３は子基板に実装され、取り外し可能な構成を持つ。実装基板検査工程では、ＦＣＴプログラムが書き込まれた子基板が接続されるものとする。
【００４１】
メインＡＳＩＣ３０３は、図１で説明したＲｅａｄｅｒ‐ＩＦ制御部１０８や画像処理部１１０、パネルＩＦ制御部１１５、ビデオ出力ＩＦ部１１７及びＳＡＴＡホスト制御部１１１などを含む。メインＡＳＩＣ３０３は、メインコントローラボード１２０において印刷機能を実現する上での中心的なＩＣである。メインＡＳＩＣ３０３には、Ｆｌａｓｈメモリ２０３が接続され、ＳＡＴＡホスト制御部１１１のＨＣＰＵ２０１（図２に示す（以下、図２））は、Ｆｌａｓｈメモリ２０３から起動する。
【００４２】
ＳＡＴＡブリッジ制御部１１２は、サブＡＳＩＣとしてＩＣ化したものである。なお、ＳＡＴＡブリッジ制御部１１２は、ＦｌａｓｈメモリをＩＣ内部に内蔵しており、ＢＣＰＵ２１３（図２）はＦｌａｓｈメモリ２１５（図２）から起動する。
【００４３】
メインＡＳＩＣ３０３に含まれるＳＡＴＡホスト制御部１１１のＳＡＴＡ‐Ｈ‐Ｈｏｓｔ２０５と、ＳＡＴＡブリッジ制御部１１２のＳＡＴＡ‐Ｂ‐Ｄｅｖｉｃｅ２１２）は、Ｈ‐Ｈｏｓｔ‐ＩＦ２１１で基板上の配線パターンとして接続されている。
【００４４】
ＳＡＴＡブリッジ制御部１１２のＳＡＴＡ‐Ｂ‐Ｈｏｓｔ１（２１７）（図２）及びＳＡＴＡ‐Ｂ‐Ｈｏｓｔ２（２１８）（図２）は、基板上に実装されるＳＡＴＡコネクタ３０４及び３０５ＳＡＴＡコネクタと接続されている。これらの間には、ＳＡＴＡ‐Ｂ‐Ｈｏｓｔ１‐ＩＦ２１９及びＳＡＴＡ‐Ｂ‐Ｈｏｓｔ２‐ＩＦ２２０を基板上の配線パターンとして介している。
【００４５】
さらに、ＳＡＴＡコネクタ３０４は、ＳＡＴＡケーブル３０６を介して、マスターＳＳＤ３０７に接続されている。また、ＳＡＴＡコネクタ３０５は、ＳＡＴＡケーブル３０６を介して、スレーブＳＳＤ３０８に接続されている。
【００４６】
なお、ＳＡＴＡ規格ＩＦ信号である２１１、２１９及び２２０には、図に示すように差動Ｔｘ信号、差動Ｒｘ信号及びＤＥＶＳＬＰ信号が含まれる。差動Ｔｘ信号はコマンドを、差動Ｒｘ信号はステータスパケットを送付すること、コマンド＆ステータス処理のフロー制御を実施する働きを持つ。ＤＥＶＳＬＰ信号は、ＳＡＴＡ規格で定義される省電力モード移行用のシングルエンド信号である。ＤＥＶＳＬＰ信号は、アクティブＨｉ信号であり、ＬｏｗからＨｉレベルにすることでデバイス側に省電力であるＤｅｖＳｌｅｅｐ状態への移行を促す働きを持つ。
【００４７】
ＳＡＴＡブリッジ制御部１１２は、Ｐｏｗｅｒ‐ＩＦ２２２を介して電源制御部１１９に接続される。そして電源制御部１１９にはＳＡＴＡ電源３０９が接続され、ＳＡＴＡ電源３０９には、ＳＡＴＡ電源コネクタ３１０及びＳＡＴＡ電源コネクタ３１１が基板上の配線パターンとして接続されている。
【００４８】
ＳＡＴＡ電源３０９は、ＳＡＴＡ電源コネクタ３１０およびＳＡＴＡ電源ケーブル３１２を介して、マスターＳＳＤ３０７に電力を供給している。ＳＡＴＡ電源３０９は、ＳＡＴＡ電源コネクタ３１１及びＳＡＴＡ電源ケーブル３１２を介して、スレーブＳＳＤ３０８に電力を供給している。なお、Ｐｏｗｅｒ‐ＩＦ２２２は、図に示すようにＰＯＷＣ１、ＰＯＷＣ２及びＰＯＷＳの３本の信号線で構成される。制御の詳細は後述する。
【００４９】
他に、ＳＡＴＡブリッジ制御部１１２とＬＥＤ２２４とが、ＬＥＤ‐ＩＦ２２３によって基板上の配線パターンとして接続されている。ＬＥＤ２２４は、マスターＳＳＤ及びスレーブＳＳＤのアクセス状態（正常系）とその時のエラー状態（異常系）を色で表示する。
【００５０】
通常は、アクセスランプとしてＧｒｅｅｎ色（図のＧ）、エラーランプとしてＲｅｄ色（図のＲ）が用いられる。他に、ＳＡＴＡブリッジ制御部１１２を製品モードとして動作させるためには、基板上の配線パターンを経由して外部設定ピン２３２を所定のレベルに固定する必要がある。図は、Ｕｐ：プルアップ、Ｄｎ：プルダウンを示す。本実施例ではＳＡＴＡブリッジ制御部１１２を製品モードとして動作させるためには図の左から“１０１１０”と基板上でレベル固定されなければならない。
【００５１】
メインＡＳＩＣ３０３とメインＣＰＵ１０１間は、ＰＣＩｅ３０２によって基板上の配線パターンとして接続されている。メインＣＰＵ１０１及びメインＡＳＩＣ３０３が正常に起動し、ＰＣＩｅ３０２の初期化が完了する。それにより、メインＣＰＵ１０１はＰＣＩｅ３０２を介して、メインＡＳＩＣ３０３内部のリソース、例えばＳＡＴＡホスト制御部１１１に含まれるレジスタやメモリへのアクセスやＨＣＰＵ２０１とのＣＰＵ間通信が可能となる。
【００５２】
次にＦＣＴ３０１について説明する。
【００５３】
ＦＣＴ３０１は実装基板検査装置システムを示したものである。ＦＣＴホスト３１３は、通常のパーソナルコンピューターである。ここでは図示しないが表示モニタも接続されているものとする。観測用ボード３１４は、検査対象基板上でＩＣから一方的に出力される信号ラインの変化（Ｈｉ⇔Ｌｏｗ）を確認する治具（ＪＩＧ）基板である。マスターＳＳＤ３０７及びスレーブＳＳＤ３０８は、検査用治具として検査器具に取り付けられたＳＳＤデバイスである。つまりＦＣＴ３０１に固定されているＳＳＤであり、ＳＡＴＡケーブル３０６やＳＡＴＡ電源ケーブル３１２にて、メインコントローラボード１２０に接続され、検査が実行される。
【００５４】
ここで、図３に示すように観測用ボード３１４から延びる観測用ＩＦ３１６は、観測対象の所定位置の信号ラインの変化を観測する。図３での例では、ＳＡＴＡブリッジ制御部１１２のＢ‐Ｈｏｓｔ‐ＩＦからＳＳＤへ出力されるＤＥＶＳＬＰ信号２本とＬＥＤ２２４への制御信号４本が観測対象となる。ここでは、詳細説明は省略するが、観測用ボード３１４の観測信号ラインは、観測対象のコネクタやＣＰ（チェックパッド）に圧接されている。それにより観測用ボード３１４に取り込まれた信号ラインのＨｉ⇔Ｌｏｗ変化は、一端ラッチされ、ＵＳＢ‐ＩＦ３１５を介して観測データとしてＦＣＴホスト３１３に収集される。
【００５５】
また、ＦＣＴホスト３１３とメインコントローラボード１２０は、ＬＡＮ‐ＩＦコネクタ３１７とＬＡＮケーブル３１８を介して接続される。さらに、ＦＣＴホスト３１３とメインコントローラボード１２０は、ＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ  Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｒｅｃｅｖｅｒ／Ｔｒａｎｓｍｉｔｔｅｒ）‐ＩＦコネクタ３１９とＵＡＲＴケーブル３２０を介して接続される。これらの通信によってＦＣＴホスト３１３は、メインコントローラボード１２０の実装基板検査の過程や結果を得ることが可能となる。
【００５６】
図４は、メインＣＰＵ１０１によるＦＣＴモードの処理フローを示した図である。ここで、ＦＣＴモードとは、製品モードとは異なる検査仕様に基づいて、基板検査を実行する動作モードであると定義する。検査仕様は、実装基板検査専用として複数のＩＣ間での共通の検査仕様である。なお、製品モードの説明は後述の図１５で行う。
【００５７】
また、本発明の説明では、メインＣＰＵ１０１及びメインＡＳＩＣ３０３は正常に起動し、メインＣＰＵ１０１はＰＣＩｅ３０２を介してＳＡＴＡホスト制御部１１１内リソースにアクセス可能であることを前提とする。さらに、ここでは図示しないがメインＣＰＵ１０１とＨＣＰＵ２０１間のやり取りは基本的に割り込みによってなされるものとする。
【００５８】
ステップＳ４０１においてメインＣＰＵ１０１は、着脱可能なＦｌａｓｈメモリ１０３に格納されたＦＣＴ対応ブータブルから起動する。その後、ステップＳ４０２においてＨＣＰＵ２０１が起動したかどうかを確認する。ステップＳ４０２でＮＯの場合には、ステップＳ４０３に遷移する。具体的には、ステップＳ４０２（ＮＯ）及びステップＳ４０３（ＮＯ）間を所定時間ループし、ＨＣＰＵ２０１の起動完了割り込みを待つ。
【００５９】
ステップＳ４０３において所定時間を過ぎた場合（ＹＥＳ）は、ステップＳ４３２を経て最終的にステップＳ４３３において対象基板は不良として量産ラインから除外されることになる。ステップＳ４３２では、故障原因及び場所の推定値がメインコントローラボード１２０を経てＦＣＴホスト３１３に記録され、検査者へモニタ表示される。モニタ表示を確認した検査者は、ステップＳ４３３において検査対象基板を不良として除外する。
【００６０】
ステップＳ４０２でＨＣＰＵ２０１の起動が確認された場合（ＹＥＳ）、メインＣＰＵはＳ４０４においてＨ‐Ｈｏｓｔ‐ＩＦ２１１がリンク確立したかを確認する。具体的には、ステップＳ４０４（ＮＯ）及びステップＳ４０５（ＮＯ）間を所定時間ループし、Ｈ‐Ｈｏｓｔ‐ＩＦ２１１間のリンク完了割り込みを待つ。
【００６１】
ステップＳ４０５において所定時間を過ぎた場合（ＹＥＳ）は、ステップＳ４３２を経てステップＳ４３３に進み、対象基板は不良として量産ラインから除外される。ステップＳ４０４でリンク確立が確認された場合（ＹＥＳ）は、ステップＳ４０６に進む。ここで、ステップＳ４０４においてＨ‐Ｈｏｓｔ‐ＩＦ２１１がリンク確立したと言うことは、ＢＣＰＵ２１３が正常に起動できたことを意味する。次に、ステップＳ４０６においてメインＣＰＵ１０１は、ＢＣＰＵ２１３に対するＦＣＴモード条件設定準備を実施する。その具体例を図８で説明する。
【００６２】
図８は、ＢＣＰＵ２１３の制御するＳＡＴＡブリッジ制御部１１２へのＦＣＴモード移行コマンド及びＦＣＴステータス取得コマンドの内容例を示した図である。ここで、コマンドとしてはＳＡＴＡ規格で定義されたものをＡＴＡコマンド、ＳＡＴＡ規格で定義されているベンダーユニークコマンド（空コマンド）をＳＡＴＡブリッジ制御部１１２の制御用コマンドとして独自に定義ものを拡張コマンドと呼ぶことにする。ＦＣＴモード移行コマンド及びＦＣＴステータス取得コマンドは、いずれも拡張コマンドである。また、拡張コマンドは、ＳＡＴＡブリッジ制御部１１２に接続されるＳＳＤには送信されない。
【００６３】
図８の表８０１及び８０２は、ＦＣＴモード移行コマンドに設定される例を示している。本発明例では、ＳＡＴＡブリッジ制御部１１２のＦＣＴモードでのテスト項目を４つとして説明する。表８０１の番号１〜４は、テスト項目数を示し、選択はどのテストを実行するかを表している。選択は、１：テストする、０：テストしないを示す。従って、表８０１の設定であると、テスト項目１〜４の全てのテストを実行する、と解釈される。表８０２の番号１は、出力のみの信号検査をするスウィング波形条件のＨｉレベル期間の設定、番号２は状態設定端子テストの期待値の設定である。
【００６４】
いずれもテスト内容の詳細は後述する。表８０３〜表８０５は、ＦＣＴステータス取得コマンドで取得する内容例を示している。表８０３の実行項目では、１：実施、０：実施しなかった（できなかった）を表現している。
【００６５】
表８０４では、各テストの合否と検査結果が返される。表８０５は、表８０４のテスト項目１：差動信号テストの検査結果で、原因コード３０の意味を示す。下位３ビット：Ｂ‐Ｈｏｓｔ１（２１９）、Ｂ‐Ｈｏｓｔ２（２２０）：上位３ビットとすると、Ｂ‐Ｈｏｓｔ１（２１９）は正常：０で、Ｂ‐Ｈｏｓｔ２（２２０）は異常：３（タイムアウト）であることが分かる。また、テスト項目２：状態設定端子テストで、期待値エラー（期待値：１０１１０、読み取り値：１１１１０）であることが分かる。
【００６６】
表８０３〜表８０５までを総合すると、ＦＣＴモード移行コマンドで依頼されたテスト番号１〜４の全テストを実行し、テスト番号１及び２にエラーが発生し、他のテストは成功した、と読み取ことができる。
【００６７】
説明を図４に戻して、ステップＳ４０７においてメインＣＰＵ１０１は、ＢＣＰＵ２１３へのＦＣＴモード移行コマンドの送信をＨＣＰＵ２０１に依頼する。具体的には、コマンド送信割り込みをＨＣＰＵ２０１に対して発行する。ステップＳ４０８においてメインＣＰＵ１０１は、コマンド送信が正常に実施されたことを確認する。
【００６８】
具体的には、ＨＣＰＵ２０１から直ちに発行されるコマンド送信割り込みを待つ。ここでは図示しないが、コマンド送信割り込みを受けたメインＣＰＵ１０１は所定のレジスタを読み、コマンド送付が成功したか否かを確認する。ステップＳ４０８での結果がＮＯの場合はＳ４３２を経てＳ４３３に進む。そして、前述したように対象基板は不良として量産ラインから除外される。
【００６９】
ステップＳ４０８での結果がＹＥＳの場合は、ステップＳ４０９に進み、ＢＣＰＵ２１３からのステータス応答の有無を待つ。具体的には、ステップＳ４０９（ＮＯ）及びステップＳ４１０（ＮＯ）の間を所定時間ループし、ＢＣＰＵ２１３からのステータス応答を受けて、ＨＣＰＵ２０１がメインＣＰＵ１０１へ発行するステータス応答割り込みを待つ。Ｓ４１０において所定時間を過ぎた場合（ＹＥＳ）は、Ｓ４３２を経てＳ４３３に進み、前述したように対象基板は不良として量産ラインから除外される。
【００７０】
ステップＳ４０９でステータス応答が確認された場合（ＹＥＳ）は、ステップＳ４１１に進む。次にメインＣＰＵ１０１は、ＢＣＰＵ２１３に対するステータス取得コマンド（拡張コマンド）の送信をＨＣＰＵ２０１に依頼する。以後、ステップＳ４１２〜Ｓ４１４間のメインＣＰＵ１０１によるコマンド処理は、前述したステップＳ４０８〜Ｓ４１０と同等なので説明を省略する。
【００７１】
ステップＳ４１３でＹＥＳとなると、ステップＳ４１５に遷移する。ステップＳ４１５においてメインＣＰＵ１０１は、ＢＣＰＵ２１３からのステータス内容を確認する。その結果、ステップＳ４１６においてＢＣＰＵ２１３がＦＣＴモードへ移行完了していない場合（ＮＯ）はステップＳ４３２を経てステップＳ４３３に進み、前述したように対象基板は不良として量産ラインから除外される。ステップＳ４１６での確認結果で、ＦＣＴモードへ移行完了したことを確認した場合（ＹＥＳ）は、次のステップＳ４１７に進む。
【００７２】
ステップＳ４１７においてメインＣＰＵ１０１は、ＨＣＰＵ２０１に対するＦＣＴ関連レジスタの設定を行う。具体的には、ＦＣＴモードにてＨＣＰＵ２０１が実施するＤＥＶＳＬＰ信号のスウィング処理の周期やＦＣＴモード期間（すなわち、ＦＣＴテスト時間）をレジスタＨ２０６の所定位置に設定する。設定値の詳細はテスト内容説明時に行う。
【００７３】
次に、ステップＳ４１８においてメインＣＰＵ１０１は、ＨＣＰＵ２０１に対してＦＣＴモード移行割り込みを発行し、ステップＳ４１９においてレジスタＨ２０６の所定位置を読み取ることでＦＣＴモードに移行完了したかどうかを確認できる。
【００７４】
ステップＳ４１９でＦＣＴモード移行に失敗した場合（ＮＯ）は、ステップＳ４３２を経てステップＳ４３３に進み、前述したように対象基板は不良として量産ラインから除外される。ステップＳ４１９でＦＣＴモード移行に成功した場合（ＹＥＳ）には、ステップＳ４２０に進む。
【００７５】
ここまでで、ＢＣＰＵ２１３が制御するＳＡＴＡブリッジ制御部１１２からＨＣＰＵ２０１が制御するＳＡＴＡホスト制御部１１１の順番に、いずれも製品モードからＦＣＴモードに移行したことになる。
【００７６】
メインＣＰＵ１０１は、ステップＳ４２０でＨＣＰＵ２０１のＦＣＴステータスを確認し、ステップＳ４２１にてＦＣＴテストが完了したか否かを判断する。具体的には、ステップＳ４２０、ステップＳ４２１（ＮＯ）及びステップＳ４２２（ＮＯ）間を所定時間ループし、ＨＣＰＵ２０１によるＦＣＴテストが完了するのを待つ。ステップＳ４２２において、所定時間過ぎてもＦＣＴテスト完了が確認できなかった場合はステップＳ４３２を経てステップＳ４３３に進み、前述したように対象基板は不良として量産ラインから除外される。
【００７７】
ステップＳ４２１にて、ＦＣＴテスト完了を確認できたならば、次のステップＳ４２３に進み、ＳＡＴＡホスト制御部１１１が、すなわち、ＨＣＰＵ２０１がＦＣＴモードから製品モードに復帰できたかを確認する。さらに、ステップＳ４２４においてメインＣＰＵ１０１は、ＳＡＴＡホスト制御部１１１でのＦＣＴテスト判定処理を実施し、ステップＳ４２５にてＦＣＴテストの合否を決定する。
【００７８】
ステップＳ４２５でＦＣＴテスト不合格の場合（ＮＯ）にはＳ４３２を経てＳ４３３に進み、前述したように対象基板は不良として量産ラインから除外される。ステップＳ４２５でＦＣＴテスト合格の場合（ＹＥＳ）には、ステップＳ４２６に進む。ステップＳ４２６においてメインＣＰＵ１０１は、図８で説明したＢＣＰＵ２１３に対するＦＣＴステータス取得コマンド送信を、ＨＣＰＵ２０１に依頼する。
【００７９】
ここで、ステップＳ４２７〜Ｓ４２９までの一連のメインＣＰＵによるコマンド処理は、ステップＳ４０７〜Ｓ４１０、又はステップＳ４１１〜Ｓ４１４と同等なので説明は省略する。
【００８０】
ステップ４２８でＹＥＳとなるとステップＳ４３０に遷移する。ステップＳ４３０においてメインＣＰＵ１０１は、ＳＡＴＡブリッジ制御部１１２でのＦＣＴテスト判定処理を実施し、ステップＳ４３１でＦＣＴテストの合否を決定する。
【００８１】
ステップＳ４３１でＦＣＴテスト不合格の場合（ＮＯ）にはＳ４３２を経てＳ４３３に進み、前述したように対象基板は不良として量産ラインから除外される。ステップＳ４３１でＦＣＴテスト合格の場合（ＹＥＳ）には、検査対象基板を合格として、次工程へ進めることになる。
【００８２】
次に示す図５は、ＨＣＰＵ２０１によるＦＣＴ処理フローを示した図である。
【００８３】
ステップＳ５０１においてＨＣＰＵ２０１は、メインＣＰＵ１０１からのＦＣＴモード移行割り込み信号を受信する。次のステップＳ５０２においてＨＣＰＵ２０１は、ＳＡＴＡホスト制御部１１１を製品モードからＦＣＴモードに移行処理を実施し、レジスタＨ２０６の所定の場所に移行状態を記録する。
【００８４】
ステップＳ５０３においてＨＣＰＵ２０１は、ＢＣＰＵ２１３に対してＡＴＡコマンドの送信準備を行う。具体的には、ＳＡＴＡ‐Ｈ‐Ｈｏｓｔ２０５内部の所定のレジスタにコマンド番号やその他必要な情報を設定する。
【００８５】
ここで、ＡＴＡコマンドの種類や発行回数を特に制限するものではないが、本実施例ではＡＴＡコマンドを１回のみ送信する例として説明する。具体的なＡＴＡコマンドとしては、Ｉｄｅｎｔｉｆｙ  Ｄｅｖｉｃｅコマンド（デバイスの情報取得コマンド。以後、ＩＤコマンドと呼ぶことにする）やＥＸＥＣＵＴＥ  ＤＥＶＩＣＥ  ＤＩＡＧＮＯＳＴＩＣコマンド（デバイスの自己診断コマンド。以後、ＥＤＤコマンドと呼ぶことにする）などが挙げられる。
【００８６】
ステップＳ５０３でコマンド送信の準備が整うと、ステップＳ５０４においてＨＣＰＵ２０１は、ＳＡＴＡ‐Ｈ‐Ｈｏｓｔ２０５に対してコマンド送信割り込みを発行する。そして、直ちにＳＡＴＡ‐Ｈ‐Ｈｏｓｔ２０５内部レジスタを確認して正常に送信されたかどうかを判定する。ステップＳ５０４において、ＡＴＡコマンド送信失敗した場合（ＮＯ）には、ステップＳ５０８に進む。ステップＳ５０８においてＨＣＰＵ２０１は、上流側高速差動信号、すなわち、Ｈ‐Ｈｏｓｔ‐ＩＦ２２１に含まれる差動Ｔｘラインの接続検査ＮＧとして記録する。例えば、レジスタＨ２０６の所定の位置に書き込む。
【００８７】
次のステップＳ５１１においてＨＣＰＵ２０１は、ＦＣＴモードから製品モードへ復帰処理を実施する。
【００８８】
ステップＳ５０４の説明に戻る。ステップＳ５０４において、正常にコマンド送信された場合（ＹＥＳ）には、ステップＳ５０５に進み、ＢＣＰＵ２１３からのステータス応答を待つ。具体的にはステップＳ５０５（ＮＯ）及びステップＳ５０７（ＮＯ）を所定時間ループし、ＳＡＴＡ‐Ｈ‐Ｈｏｓｔ２０５からの受信完了割り込みを待つ。
【００８９】
ステップＳ５０７において所定時間を過ぎた場合（ＹＥＳ）は、ステップＳ５０８に進み、Ｈ‐Ｈｏｓｔ‐ＩＦ２２１に含まれる差動Ｒｘラインの接続検査ＮＧとして記録する。次のステップＳ５１１においてＨＣＰＵ２０１は、ＦＣＴモードから製品モードへ復帰処理を実施する。ステップＳ５０５において、ステータス応答受信を確認した場合（ＹＥＳ）には、次のステップＳ５０６に進み、Ｈ‐Ｈｏｓｔ‐ＩＦ２２１に含まれる差動Ｔｘ及びＲｘラインの双方で接続検査ＯＫとして記録する。
【００９０】
ここで、図９（ａ）は差動信号ラインの配線パターンテスト方法を説明する図である。前述したようにＣＭＤ９０１としては、ＡＴＡ‐ＩＤコマンドやＡＴＡ‐ＥＤＤコマンドを利用する。前者ＩＤコマンドのステータス応答はＰＩＯＳＵ（ＰＩＯ  ＳｅｔＵｐ）＋Ｄａｔａであり、後者ＥＤＤコマンドのステータス応答はＲｅｇＤＨ（Ｒｅｇｉｓｔｅｒ  Ｄｅｖｉｃｅ  Ｔｏ  Ｈｏｓｔ）に対応する。
【００９１】
図９のＳＡＴＡホスト制御部１１１から送信されたＣＭＤ９０１は、ＳＡＴＡブリッジ制御部１１２に受信され、同一コマンドであるＣＭＤ９０２及び９０４は、ＢＣＰＵ２１３によってマスターＳＳＤ３０７及びスレーブＳＳＤ３０８の双方へ同時に送信される。
【００９２】
また、ＢＣＰＵ２１３は、コマンドＣＭＤ９０２及び９０４に対するステータス受信９０３及び９０５において、エラーが生じていない場合にはマスターＳＳＤ３０７のステータスをＨＣＰＵ２０１へ返す。何れかにエラーがある場合には、ＢＣＰＵ２１３は、コマンドＣＭＤ９０２及び９０４に対するステータス受信９０３及び９０５のエラー側のステータスをＨＣＰＵ２０１へ返す。マスター両方エラーの場合には、マスターＳＳＤ３０７のステータスを返す。なお、スレーブＳＳＤ３０８のステータスを返してもよい。
【００９３】
ＦＣＴモードでは、ＨＣＰＵ２０１及びＢＣＰＵ２１３のいずれにおいてもステータスを受信できたか否かによって差動配線パターン検査の合否が決定される。すなわち、ＦＣＴテストの合否判定では受信したステータスの内容は問わない。また、付随するデータがある場合には破棄（読み捨て）しても構わない。また、差動配線パターンの合否判定は、ステータス信号を受信する側、すなわちＳＡＴＡホスト側で判定される。
【００９４】
なお、製品モードでは、ＨＣＰＵ２０１及びＢＣＰＵ２１３のいずれにおいても受信したステータスが正常であるか否かによって差動配線パターン検査の合否が決定される。
【００９５】
図９（ａ）では、ＳＡＴＡ‐ＩＦとして上位のＨ‐Ｈｏｓｔ−ＩＦ２１１は、ＨＣＰＵ２０１で判定され、下位であるＢ‐Ｈｏｓｔ‐ＩＦ２１９及びＢ‐Ｈｏｓｔ‐ＩＦ２２０は、ＢＣＰＵ２１３によって判定される。
【００９６】
ここで、図９（ｂ）の表９０６に差動配線パターン検査の観点を示す。差動配線パターン検査は、物理的リンク段階９０７とコマンド処理段階９０８の２つに分類され、いずれもＳＡＴＡホスト側で判定される。物理リンク段階９０７では、ＳＡＴＡ規格で定義されたＯＯＢ（Ｏｕｔ  ＯＦ  Ｂａｎｄ）シーケンスにおいて、Ｔｘ側からのＣｏｍＲｅｓｅｔ信号が送信できたか、その後Ｒｘ側でＣｏｍＩｎｉｔを受信できたかで表９０６に示すような不具合箇所が推定される。
【００９７】
コマンド処理段階９０８では、ホスト‐デバイス間でのコマンド＆ステータス信号の送受信において、Ｔｘ側からコマンド送信できたか、その後スタータス受信できたかで表９０６に示すような不具合箇所の推定がなされる。
【００９８】
説明を図５に戻して、ステップＳ５０６で差動配線パターン検査合格を記録した後、次のステップＳ５０９においてＨＣＰＵ２０１は、Ｈ‐Ｈｏｓｔ‐ＩＦ２１１に含まれるＤＥＶＳＬＰ信号のスウィング処理を開始する。スウィング処理に対するスウィング周期（Ｈｉ／Ｌｏｗ期間）とスウィング期間は、図４のステップＳ４１７で既に設定されている。ＨＣＰＵ２０１は、設定値を用いてスウィング処理を実行する。その状況を図１０に示す。
【００９９】
図１０は、スウィング周期のＨｉ期間１００２及びＬｏｗ期間１００３を、いずれも１０ｍｓとして設定している例である。さらに、スウィング期間１００４を５００ｍｓとしている。スウィング期間１００４が、ＦＣＴテスト時間を規定する。本実施例では、ＨＣＰＵ２０１とＢＣＰＵ２１３とが協調し、約０．５ｓでＳＡＴＡ系のＦＣＴテストを完了することを意味する。
【０１００】
ステップＳ５１０においてＨＣＰＵ２０１は、ＦＣＴ時間の経過を確認する。すなわち、図１０で説明したスウィング周期＝５００ｍｓの間スウィングを継続することである。スウィング期間内は、Ｓ５１０（ＮＯ）及びＳ５０９間を所定時間ループし、ＦＣＴ時間を超える（ＹＥＳ）とＨＣＰＵ２０１は、ＳＡＴＡホスト制御部１１１をＦＣＴモードから製品モードへ復帰させる。
【０１０１】
図６は、ＢＣＰＵ２１３によるＦＣＴ処理フローを示した図である。但し、本フロー図では、ＳＡＴＡブリッジ制御部１１２内の全テストを実施することを前提で説明する。
【０１０２】
ステップＳ６０１においてＢＣＰＵ２１３は、ＨＣＰＵ２０１からのＦＣＴモード移行コマンドを受信すると、ステップＳ６０２においてＳＡＴＡブリッジ制御部１１２を製品モードからＦＣＴモードへ移行処理を実施する。
【０１０３】
ＦＣＴモードへの移行状態はＳＲＡＭ２１６に記録され、ＨＣＰＵ２０１からのステータス取得コマンドにて上位層から確認することが可能である。なお、図６の説明で以後に記録と記載される箇所は、基本的にＳＲＡＭ２１６に行うものとする。
【０１０４】
ステップＳ６０３においてＢＣＰＵ２１３は、ＨＣＰＵ２０１から送信されるＡＴＡコマンド受信を無限ループ（Ｓ６０３のＮＯ）で待つ。
【０１０５】
ステップＳ６０３でＡＴＡコマンドを受信した場合（ＹＥＳ）は、ステップＳ６０４にて受信したＡＴＡコマンドをマスターＳＳＤ３０７及びスレーブＳＳＤ３０８に対して同時に送信する準備を行う。具体的には、ＳＡＴＡ‐Ｂ‐Ｈｏｓｔ１（２１７）及びＳＡＴＡ−Ｂ−Ｈｏｓｔ２（２１８）の所定のレジスタにＡＴＡコマンド番号など必要な情報を設定し、送信を開始する。ステップＳ６０５においてＢＣＰＵ２１３は、ＡＴＡコマンド送信が正常にできかたどうかの確認を行う。具体的には、ＳＡＴＡ‐Ｂ‐Ｈｏｓｔ１（２１７）及びＳＡＴＡ−Ｂ−Ｈｏｓｔ２（２１８）に対してコマンド送信割り込みを発行し、所定のレジスタを確認することで状態を判定することが可能である。
【０１０６】
ステップＳ６０５での判定がＮＯであった場合、ＢＣＰＵ２１３はステップＳ６０９に進む。Ｓ６０９においてＢＣＰＵ２１３は、ＮＧであった原因や場所の推定及び差動配線パターンテスト不合格として記録し、ステップＳ６１０に進む。ステップＳ６０５でコマンド送信できてＹＥＳの場合には、次のステップＳ６０６においてＢＣＰＵ２１３は、両ＳＳＤからのステータス受信を待つ。具体的にはステップＳ６０６（ＮＯ）及びＳ６０８（ＮＯ）の間を所定時間ループし、ＳＡＴＡ‐Ｂ‐Ｈｏｓｔ１（２１７）及びＳＡＴＡ−Ｂ−Ｈｏｓｔ２（２１８）からのステータス受信割り込みを待つ。
【０１０７】
ステップＳ６０８において所定時間経過した場合（ＹＥＳ）、ＢＣＰＵ２１３はステップＳ６０９に進む。以後の説明は、ステップＳ６０５からＳ６０９への説明と同等なので省略する。ステップＳ６０６において両ＳＳＤからのステータス信号を受信した場合（ＹＥＳ）は、ステップＳ６０７に進む。Ｓ６０７においてＢＣＰＵ２１３は、所定の場所に差動配線パターンテスト合格として記録する。
【０１０８】
ステップＳ６１０においてＢＣＰＵ２１３は、ＨＣＰＵ２０１に対してステータス信号を送信する。ここで、両ＳＳＤからのステータス信号を、ＨＣＰＵ２０１に対してどのように返答するかは、図９（ａ）で説明したので省略する。ステップＳ６１１においてＢＣＰＵ２１３は、Ｈ‐Ｈｏｓｔ‐ＩＦ２１１に含まれる上流側ＤＥＶＳＬＰ信号のスウィング確認テストを実施する。
【０１０９】
具体的には、図１０で説明したスウィング間隔でＤＥＶＳＬＰ信号がＨｉ−Ｌｏｗに変化することを確認する。ステップＳ６１２においてＤＥＶＳＬＰ信号のスウィングが期待値通りでなかった場合（ＮＯ）は、ステップＳ６１４において上流側ＤＥＶＳＬＰ信号の配線パターンテスト不合格として記録する。ステップＳ６１２においてテスト結果が合格であった場合（ＹＥＳ）には、ステップＳ６１３において上流側ＤＥＶＳＬＰ信号の配線パターンテスト合格として記録する。
【０１１０】
次に、ステップＳ６１５においてＢＣＰＵ２１３は、サブＡＳＩＣであるＳＡＴＡブリッジ制御部１１２を製品モードで動作させるための外部設定端子の期待値確認テストを実施する。
【０１１１】
外部設定端子とは、開発過程や開発後の故障解析のためにデバッグモードで動作させる目的を持つ。通常の製品モードで動作させる場合には、各端子を所定の信号レベルに固定する必要がある。ここで、外部端子から入力される信号はＩＣ内部のレジスタに接続されており、ＢＣＰＵ２１３から読み出すことができる構成である。読取値と照合する期待値は、図８の表８０２で説明したようにＦＣＴモード移行コマンドでＢＣＰＵ２１３に通知される。ステップＳ６１６においてテスト不合格である場合（ＮＯ）は、ステップＳ６１８において外部設定端子の配線パターンテスト不合格として記録する。
【０１１２】
図１１は、外部設定端子テストを示す図である。前述のように予め設定された期待値１１０１と外部端子に接続される内部レジスタの読み取り値１１０２と照合し、一致すれば合格＝“０”、不一致ならば不合格＝“１”を所定の結果フィールド１１０３に記録される。また、テスト結果と読取値は、図８の表８０４で説明した番号２の状態設定端子テストに該当し、合否＝１、検査結果に読取値＝１１１１０を設定して上位層に通知される。
【０１１３】
ステップＳ６１６においてテスト結果が合格であった場合（ＹＥＳ）には、ステップＳ６１７において外部設定端子の配線パターンテスト合格として記録する。次のステップＳ６１９においてＢＣＰＵ２１３は、Ｂ‐Ｈｏｓｔ‐ＩＦ１（２１９）及びＢ‐Ｈｏｓｔ‐ＩＦ２（２２０）に含まれる下流側のＤＥＶＳＬＰ信号及び基板上のＬＥＤ素子と接続されるＬＥＤ制御信号のスウィング処理を開始する。
【０１１４】
ＤＥＶＳＬＰ信号及びＬＥＤ信号のスウィング波形のタイミングチャートを図１３に示す。本実施例では、上からＬＥＤ［３：０］１３０１〜１３０４、ＤＥＶＳＬＰ１及び２（１３０５、１３０６）を図のように１パルス波形を波状に上から下へ伝搬させる。このとき必ず１３０１〜１３０６の信号が１ビットのみＨｉレベルになるようにし、それを所定期間繰り返す。
【０１１５】
ここで、パルス波形Ｈｉの時間幅１３０７は、図８の表８０２で説明したようにＦＣＴモード移行コマンドにより、ＢＣＰＵ２１３へ通知される。本実施例では、パルス波形Ｈｉの時間幅１３０７＝１０ｍｓとしている。ステップＳ６１９スウィング処理開始後、ステップＳ６２０においてＢＣＰＵ２１３は、ＨＣＰＵ２０１からのＦＣＴステータス取得コマンド受信を待つ。具体的には、ステップＳ６１９及びＳ６２０（ＮＯ）間を無限時間ループし、ＦＣＴステータス取得コマンドを受信した場合（ＹＥＳ）は、ステップＳ６２１にてＬＥＤ及びＤＥＶＳＬＰ信号のスウィング処理を終了する。
【０１１６】
ＬＥＤ及びＤＥＶＳＬＰ信号のスウィング波形は、図３で説明した観測用ボード３１４にて観測され、ＦＣＴホスト３１３に収集・解析される。その解析結果で合否判定が決定されることになる。次にＢＣＰＵ２１３は、ステップＳ６２２において電源制御信号の期待値確認テストを実施する。ここで、電源制御信号の製品モード及びＦＣＴモードでの振る舞いについて図１２を用いて説明する。
【０１１７】
図１２は、各モードでのタイミングチャートを示す。ＰＯＷＳ、ＰＯＷＣ１及びＰＯＷＣ２（１２０１〜１２０３）は、図３で説明したＰｏｗｅｒ‐ＩＦ２２２を構成する３本の制御信号で、電源制御部１１９と接続することでＢＣＰＵ２１３からＳＳＤ３０７及びＳＳＤ３０８の電源をＯＦＦ・ＯＮ制御可能となる。
【０１１８】
ＰＯＷＣ１及びＰＯＷＣ２（１２０２、１２０３）は、電源制御部１１９への制御信号であり、ＰＯＷＳは電源制御部１１９からのステータス信号の関係にある。特に、ＰＯＷＣ１（１２０２）でＢＣＰＵ２１３による電力制御有効期間を規定し、その範囲においてＰＯＷＣ２（１２０３）をＨｉ−ＬｏｗさせることでＳＳＤの電源制御を行うことができる。Ｌｏｗ→Ｈｉの場合電源ＯＮ、Ｈｉ→Ｌｏｗの場合電源ＯＦＦである。
【０１１９】
まず、図１２（ａ）を用いて製品モードのタイミングチャートを説明する。印刷装置の電源がＯＦＦ→ＯＮになると、電源制御部１１９はメインコントローラボード１２０の各部の電源をＯＮし、電力供給を開始する。時刻ｔ１から時刻ｔ２間のＳＳＤ電源ＯＦＦ状態から、時刻ｔ２で電源制御部１１９により電源ＯＮしてＳＳＤへ電力供給が開始される。その様子を示すのがタイミングチャートの時刻ｔ２から時刻ｔ３の区間である。その間ＰＯＷＳ１２０１は、Ｈｉ状態（ＯＮ）を示している。この区間でのＳＳＤ電源制御の主体は電源制御部１１９である。
【０１２０】
ここでは詳しい説明はしないが、時刻ｔ３においてＢＣＰＵ２１３が省電力制御等で、ＰＯＷＣ１（１２０２）の制御を時刻ｔ３〜時刻ｔ４の期間に実行したとする。時刻ｔ３〜時刻ｔ４の期間では、電源制御部１１９よりもＢＣＰＵ２１３からの制御が優先されるため、ＰＯＷＣ２（１２０３）で制御される信号変化が、そのままＳＳＤへの電源ＯＦＦ・ＯＮとなる。従って、ＰＯＷＳ１２０１とＰＯＷＣ２（１２０３）とは同一の波形を描くことになる。時刻ｔ５で、ＰＯＷＣ１（１２０２）がＨｉ→Ｌｏｗに遷移した時点で、ＢＣＰＵ２１３主導の電源制御は終了し、以後、電源制御部１１９の制御下に戻る。
【０１２１】
次に、図１２（ｂ）を用いてＦＣＴモードのタイミングチャートを説明する。ＰＯＷＣ１（１２０２）の無効期間である時刻ｔ２〜時刻ｔ３で、ＰＯＷＣ２（１２０３）を図のようにＨｉ−Ｌｏｗして、その変化がＰＯＷＳ１２０１に反映されないことを確認する。次に時刻ｔ３〜時刻ｔ４の期間ＰＯＷＣ１（１２０２）をＨｉレベルにして有効期間とし、その間のＰＯＷＣ２（１２０３）の信号変化がＰＯＷＳ１２０１に反映されること確認する。最後に時刻ｔ４〜時刻ｔ５間は、再びＰＯＷＣ１（１２０２）をＬｏｗレベルとして無効期間とし、その間のＰＯＷＣ２（１２０３）の信号変化がＰＯＷＳ１２０１に反映されないことを期待値比較で確かめる動作を行う。
【０１２２】
説明を図６に戻して、ステップＳ６２３においてテスト不合格である場合（ＮＯ）は、ステップＳ６２５において電源制御信号の配線パターンテスト不合格として記録する。ステップＳ６２３においてテスト結果が合格であった場合（ＹＥＳ）には、ステップＳ６２４において電源制御信号の配線パターンテスト合格として記録する。
【０１２３】
ここまでで、ＢＣＰＵ２１３によるＦＣＴテストは全て完了する。ステップＳ６２６においてＢＣＰＵ２１３は、図８の表８０３〜８０５で説明した内容例のようにＦＣＴテスト結果をＨＣＰＵ２０１へＦＣＴステータス取得コマンドのステータス応答として返信する。
【０１２４】
以上、図４〜図６で説明したように、ＢＣＰＵ２１３→ＨＣＰＵ２０１の順番にＦＣＴモードに入れて、互いに協調することで実装基板検査を実行する。逆にＦＣＴモードから製品モードに復帰する場合には、ＨＣＰＵ２０１→ＢＣＰＵ２１３の順序で自動復帰させることでＢＣＰＵ２１３への製品モードでのコマンド発行が上位層から可能となる。そして、製品モードの通常仕様を利用してＦＣＴステータス取得コマンドの送信及びステータス受信が可能となる。
【０１２５】
図７は、ＦＣＴテストによる不良原因及び場所の推定を示す図である。表７０１の図４の項目７０４、図５の項目７０５、図６の項目７０６は、いずれも各図で説明した不良処理ステップへの遷移７０２と原因・場所７０３の推定を示している。例えば、図４の１項目目は、メインＡＳＩＣ３０３内部のＳＡＴＡホスト制御部１１１に含まれるＨＣＰＵ２０１の起動に関するトラブルである。遷移Ｓ４０２→Ｓ４３２の原因と場所は、ＡＳＩＣ不良：ＨＣＰＵ２０１及び周辺回路不良、配線パターン不良：起動時のＨＣＰＵ２０１とＦｌａｓｈメモリ２０３間信号パターン、実装不良：メインＡＳＩＣ３０３、Ｆｌａｓｈメモリ２０３とが挙げられる。
【０１２６】
詳細な説明及び図示はしないが、ここでリペア工程についての概要を説明する。リペア工程では、図７の表７０１に示される大まかな原因・場所からより詳細な解析が実施される。具体的には、ＨＣＰＵ２０１のＯｔｈｅｒｓ２０９及びＢＣＰＵ２１３のＯｔｈｅｒｓ２２８に含まれるＵＡＲＴなどを用いて取得した、推定された場所のレジスタやメモリダンプリスト情報からより詳細な原因を解析することが可能となる。詳細解析の結果、リペア可能な基板は修理して、再び量産ラインに戻される。また、量産ラインの不良改善などが実施されることになる。量産ラインでのＦＣＴテストは、検証時間とのトレードオフなので、如何に短時間で不良を検出できるのかが重要となる。
【０１２７】
図１４は、ＳＡＴＡ系ＦＣＴ検査フローを示すシーケンス図である。図４〜図６のフローチャートで説明した一連のＦＣＴテスト過程を時系列に並べたもので、左からメインＣＰＵ１０１、ＨＣＰＵ２０１、ＢＣＰＵ２１３、ＳＳＤ１４０１、ＦＣＴ３０１の５つの時間軸からなり、時間は上から下へ進行する。
【０１２８】
メインＣＰＵ１０１は、ＦＣＴモード移行コマンドの発行要求１４０２をＨＣＰＵ２０１に出す。ＨＣＰＵ２０１は、ＦＣＴモード移行コマンド送信１４０３を実行する。それを受信したＢＣＰＵ２１３は、製品モードからＦＣＴモードへ移行する。ＢＣＰＵ２１３は、コマンド受信に対するＦＣＴモード移行ステータス送信１４０４を実行する。ステータスを受信したＨＣＰＵ２０１は、ＦＣＴモード移行コマンドに対するコマンド完了割り込み１４０５を発行する。
【０１２９】
次にメインＣＰＵ１０１は、ＦＣＴモード移行割り込み１４０６をＨＣＰＵ２０１に発行する。それを受けたＨＣＰＵ２０１は、製品モードからＦＣＴモードへ移行する。ここにおいて、ＨＣＰＵ２０１及びＢＣＰＵ２１３は、いずれもＦＣＴモード状態にある。
【０１３０】
ＦＣＴモードにおいてＨＣＰＵ２０１は、ＢＣＰＵ２１３に対して所定のＡＴＡコマンド送信１４０７を実行する。コマンドを受信したＢＣＰＵ２１３は、ＳＳＤ１４０１に対して同一ＡＴＡコマンド送信１４０８を実行する。
【０１３１】
ここで、ＳＳＤ１４０１が複数台ある場合（本実施例では２台）には、同時に送信される。ＳＳＤ１４０１は、受信したコマンドに対するＡＴＡステータス送信（２台分）１４０９を実行する。ＡＴＡステータス１４０９を受けたＢＣＰＵ２１３は、ＨＣＰＵ２０１に対してＡＴＡステータス送信１４１０を実行する。ここで、前述したようにＡＴＡステータス１４０９は、正常ならばマスターＳＳＤのステータスを、ＮＧならばＮＧとなった側ＳＳＤのステータスを返す。
【０１３２】
次にＨＣＰＵ２０１は、上流側ＤＥＶＳＬＰ信号のスウィング処理１４１１を所定期間（＝ＦＣＴテスト時間）開始する。ＤＥＶＳＬＰ信号の受信側であるＢＣＰＵ２１３は、上流側ＤＥＶＳＬＰ信号の配線パターンテスト、外部設定端子の期待値比較テストを実施する。
【０１３３】
次にＢＣＰＵ２１３は、ＬＥＤ１３０１〜１３０４及び下流側ＤＥＶＳＬＰ１３０５〜１３０６のスウィング処理１４１２を開始する。スウィング処理１４１２の信号変化を受けたＦＣＴ３０１は、ＬＥＤ１３０１〜１３０４及び下流側ＤＥＶＳＬＰ１３０５〜１３０６の配線パターンテストを実施し、合否を判定する。
【０１３４】
次にメインＣＰＵ１０１は、ＨＣＰＵ２０１の管理するＦＣＴステータスレジスタ確認１４１３を実行する。これによりＨＣＰＵ２０１で実行される上流側差動信号の配線パターンテストの合否を決定する。メインＣＰＵ１０１は、ＨＣＰＵ２０１でのテスト１の合否判定結果通知１４１４を実行する。合否判定結果通知１４１４をうけたＦＣＴ３０１は、ＨＣＰＵ２０１によるテスト合否判定結果を確認し、不良基板かどうかを判断する。
【０１３５】
次にメインＣＰＵ１０１は、ＦＣＴステータス取得コマンド発行要求１４１５を実行する。ＦＣＴステータス取得コマンド発行要求１４１５を受けたＨＣＰＵ２０１は、ＦＣＴステータス取得コマンド送信１４１６を実行する。
【０１３６】
ＦＣＴステータス取得コマンド送信１４１６を受信したＢＣＰＵ２１３は、まずＬＥＤ１３０１〜１３０４及び下流側ＤＥＶＳＬＰ１３０５〜１３０６のスウィング処理１４１２を停止し、電源制御信号テストを実施する。電源制御信号テスト完了後、今までのテスト１〜４までの結果を添付したＦＣＴステータス取得コマンドのステータス送信１４１７を実行する。ステータス送信１４１７を受信したＨＣＰＵ２０１は、メインＣＰＵ１０１に対してコマンド処理完了割り込み１４１８を発行する。
【０１３７】
次にメインＣＰＵ１０１は、ＢＣＰＵ２１３でのＦＣＴテスト結果（テスト１〜４）の内容を確認し、合否を決定する。メインＣＰＵ１０１は、ＢＣＰＵ２１３でのテスト１〜４の合否判定結果通知１４１９を実行する。合否判定結果通知１４１９をうけたＦＣＴ３０１は、ＢＣＰＵ２１３によるテスト合否判定結果を確認し、不良基板かどうかを判断する。
【０１３８】
以上のように一連のＦＣＴモードによる製品テスト結果により、対象基板の少なくともＳＡＴＡ系周辺回路の不良を検出する。
【０１３９】
次に比較対象として、図１５を用いて製品モードで起動した場合のＳＡＴＡホスト制御部１１１及びＳＡＴＡブリッジ制御部１１２間の初期値設定及び初期化処理の基本的な初期化シーケンス例を示す。
【０１４０】
なお図１５は、メインＣＰＵ１０１が、着脱可能なＦｌａｓｈメモリ１０３に格納された製品対応ポータブルから起動させ、ＨＣＰＵ２０１とＢＣＰＵ２１３が正常に起動したか否かを確認し、正常に起動した後に行う処理である。つまり、製品モードで起動した場合には、ＨＣＰＵ２０１とＢＣＰＵ２１３を正常に起動させた後、図５および図６のようにＨＣＰＵ２０１およびＢＣＰＵ２１３による検査を行う前に、各構成部材に対して製品動作するための初期化処理を行う必要がある。
【０１４１】
図１５では、製品モードの初期化シーケンスを概念的に説明しており、全ての処理は正常に終了することを前提としているので待ち時間及びエラー処理等への分岐処理は省略している。また、各拡張コマンドの詳細説明も省略する。
【０１４２】
ステップＳ１５０１において、ＨＣＰＵ２０１は、自身の起動処理が完了するとＢＣＰＵ２１３に拡張コマンドを送付し、ＳＡＴＡブリッジ制御部１１２の存在を確認する。ステップＳ１５０１において存在が確認されたことを前提とする。
【０１４３】
次にステップ１５０２において、ＨＣＰＵ２０１はＢＣＰＵ２１３に拡張コマンドを送付し、ＳＡＴＡブリッジ制御部１１２への基本設定を行う。ステップＳ１５０３において、ＨＣＰＵ２０１は、ＢＣＰＵ２１３に複数の拡張コマンドを送付し、認証処理を行う。ここでは認証処理の詳細は省略するが、認証が成功するとＨＤＤへのアクセスが許可される。認証処理は成功したことを前提とする。次にステップ１５０４において、ＨＣＰＵ２０１はＢＣＰＵ２１３に拡張コマンドを送付し、ＲＡＩＤ設定（ここではＨＤＤ２個使いのミラーリング処理とする）を行う。
【０１４４】
ステップＳ１５０５において、ＨＣＰＵ２０１はＢＣＰＵ２１３に拡張コマンドを送付し、ＨＤＤ１個のシングル運用モードからＲＡＩＤ運用モードへのモードを切り替える。なお、本コマンド発行以前にＨＤＤを２個接続しておく必要がある。
【０１４５】
次にステップ１５０６において、ＨＣＰＵ２０１は、ＢＣＰＵ２１３に拡張コマンドを送付し、ステップＳ１５０２、ステップＳ１５０４で設定した値が正しく認識しているかの確認を行う。ここでは正しく認識していることを前提とする。ステップＳ１５０７において、ＨＣＰＵ２０１はＢＣＰＵ２１３に拡張コマンドを送付し、ＳＡＴＡブリッジ制御部１１２の内部状態を取得する。ここでは、正常な状態であったことを前提とする。
【０１４６】
次にステップＳ１５０８において、ＨＣＰＵ２０１はＢＣＰＵ２１３にＡＴＡコマンドであるＩｄｅｎｔｉｆｙＤｅｖｉｃｅコマンドを送付し、シリアル番号等のマスターＨＤＤ１１３の情報を取得する。
【０１４７】
ステップＳ１５０９において、ＨＣＰＵ２０１はＢＣＰＵ２１３に拡張コマンドを送付し、スレーブＨＤＤ１１４にアクセスできるように選択要求を行う。通常のミラーリング処理では、ホストからのアクセスはマスターＨＤＤのみ可能である。
【０１４８】
選択要求後、ステップＳ１５１０において、ＨＣＰＵ２０１は、ＢＣＰＵ２１３にＡＴＡコマンドであるＩｄｅｎｔｉｆｙＤｅｖｉｃｅコマンドを送付し、シリアル番号等のスレーブＨＤＤ１１４の情報を取得する。
【０１４９】
ステップＳ１５０１〜ステップＳ１５１０までの初期シーケンスを経ることで、製品ではＳＡＴＡ部をＨＤＤ２個使いのＲＡＩＤ（ミラーリング）モードとして利用可能となる。
【０１５０】
つまり製品モードでの検査仕様では、これらの初期シーケンスを行い、各々の構成が製品動作を実行可能にする必要がある。しかしながら、ＦＣＴモードの検査の処理によれば、製品モードを用いた検査の処理に比べて、製品動作するための各部の初期設定及び初期化シーケンスを省略することが可能である。そのため、ＦＣＴモードで検査を実行した場合には、製品モードに比して検査工程が減り、検査に係る時間を短縮することが可能である。
【０１５１】
さらに、製品モードによる検査仕様においても、図５、図６のように、ＨＣＰＵ２０１およびＢＣＰＵ２１３が、各々の構成部材に対して検査を行う。しかしながら、製品モードの場合には、ＨＣＰＵ２０１およびＢＣＰＵ２１３が行う検査内容が図５、図６と異なり、各々の構成に対して製品動作を実行する。例えば、製品モードによる検査では、所定の信号を送信した際にその信号に対応した動作を各構成が実行するか否かを判定する必要がある。
【０１５２】
つまり、製品モードで検査を実行した場合には、各構成の実行動作の内容まで判定する必要がある。一方、ＦＣＴモードの場合には、製品モードのように各構成の実行動作の内容まで判定する必要がないため、検査工程が減り、検査の実行時間を短縮することが可能である。
【０１５３】
以上のことから、本発明の構成によれば、ＦＣＴモードを用いて製品基板の検査を行うことで、検査用の信号を出力するための専用回路を設けずに検査の実行時間を短縮することが可能となる。
【０１５４】
（その他の実施形態）
以上、本発明の様々な例と実施形態を示して説明したが、本発明の趣旨と範囲は、本明細書内の特定の説明に限定されるものではない。
【０１５５】
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
【符号の説明】
【０１５６】
１２０  メインコントローラボード
１０１  メインＣＰＵ
１１２  ＳＡＴＡブリッジ制御部
３０１  ＦＣＴ
３０３  メインＡＳＩＣ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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