(57)【要約】      （修正有）【課題】ダイオードを一体化したＦＥＴ増幅器において増幅器の線形動作のために、線形化ダイオードによってＶｇｓに対するＣｇｓs容量を平準化する。【解決手段】共通の入力と共通の出力との間に接続された複数の電界効果トランジスタ（ＦＥＴ）を有するモノリシックマイクロ波集積回路（ＭＭＩＣ）であって、各々がソース領域、ドレイン領域及びソース領域とドレイン領域との間にあるチャネル領域を介してキャリアを制御するゲート電極を有するＦＥＴ並びに複数のダイオードを有する。複数のＦＥＴの各々が、対応するＦＥＴのダイオード領域にショットキー接触する電極を有するダイオードを備える。ゲート電極及びダイオード電極は平行線に沿って延在し、ソース領域、ドレイン領域、チャネル領域及びダイオードを含むダイオード領域が共通線に沿って配置されている。【選択図】図５
2020174207.tif 000002
【特許請求の範囲】
【請求項１】
構造体であって：
共通の入力と共通の出力との間に接続された複数の電界効果トランジスタであり、各々がソース領域、ドレイン領域、及び当該構造体のトランジスタ領域のうち前記ソース領域と前記ドレイン領域との間にあるチャネル領域を介してキャリアを制御するゲート電極を有する、電界効果トランジスタ；並びに
複数のダイオードであり、各々が前記複数の電界効果トランジスタのうち対応する電界効果トランジスタに関連し、前記対応する電界効果トランジスタのゲート電極にショットキー接触するアノード電極を有する、ダイオード；
を有し、
前記ゲート電極及びダイオード電極が平行線に沿って延在する、
構造体。
【請求項２】
構造体であって：
共通の入力と共通の出力との間に接続された複数の電界効果トランジスタであり、各々がソース領域、ドレイン領域、及び当該構造体のトランジスタ領域のうち前記ソース領域と前記ドレイン領域との間にあるチャネル領域を介してキャリアを制御するゲート電極を有する、電界効果トランジスタ；並びに
複数のダイオードであり、各々が前記複数の電界効果トランジスタのうち対応する電界効果トランジスタに関連し、前記対応する電界効果トランジスタのゲート電極にショットキー接触するアノード電極を有する、ダイオード；
を有し、
前記ソース領域、前記ドレイン領域、前記チャネル領域、及び前記ゲート電極が共通線に沿って配置されている、
構造体。
【請求項３】
請求項２に記載された構造体であって：
前記ゲート電極及びダイオード電極が平行線に沿って延在し、前記共通線が前記平行線に垂直である、
構造体。
【請求項４】
構造体であって：
共通の入力と共通の出力との間に接続された複数の電界効果トランジスタであり、各々がソース領域、ドレイン領域、及び当該構造体のトランジスタ領域のうち前記ソース領域と前記ドレイン領域との間にあるチャネル領域を介してキャリアを制御するゲート電極を有する、電界効果トランジスタ；並びに
複数のダイオードであり、各々が前記複数の電界効果トランジスタのうち対応する電界効果トランジスタに関連し、前記対応する電界効果トランジスタのゲート電極にショットキー接触するアノード電極を有する、ダイオード；
を有し、
前記ダイオードの各々が前記対応する電界効果トランジスタに近接して配置され、
前記ソース領域、前記ドレイン領域、前記チャネル領域、及び前記ゲート電極が共通線に沿って配置されている、
構造体。
【請求項５】
構造体であって：
共通の入力と共通の出力との間に接続された複数の電界効果トランジスタであり、各々がソース領域、ドレイン領域、及び当該構造体のトランジスタ領域のうち前記ソース領域と前記ドレイン領域との間にあるチャネル領域を介してキャリアを制御するゲート電極を有する、電界効果トランジスタ；並びに
複数のダイオードであり、各々が前記複数の電界効果トランジスタのうち対応する電界効果トランジスタに関連し、前記対応する電界効果トランジスタのゲート電極にショットキー接触するアノード電極を有する、ダイオード；
を有し、
前記ダイオードの各々が、ゲート領域におけるゲート領域−ソース領域電圧に対する非線形容量をもたらす、
構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して電界効果トランジスタ（FET）増幅器に関し、より詳細には、ダイオードを一体化したFET増幅器に関する。
【０００２】
当技術分野で知られているように、無線周波（RF）トランジスタ増幅器設計の重要な要求は、増幅器の線形動作である。線形性能を高めるための一般的な設計又はシステム技術は、フィードバック、フィードフォワード又はプリディストーション（pre-distortion）である。一般的なプリディストーション技術は、図１に示すように、線形化ダイオード回路をFET増幅器の入力に追加することを含む。ここでダイオードのアノードが増幅器FETのゲートの近くに接続され、カソードはドレインの近くに接続される。
【０００３】
より詳細には、RF刺激の間、FETのゲート−ソース間容量（Cgs）は、非線形的に変化し、典型的にはゲート電圧に関して双曲線の正接曲線（hyperbolic  tangent  curve）に従う。GaN  HEMTについてのゲートとソースとの間の関係のゲート・ソース電圧（Vgs）対フェムトファラッド（fF）単位での容量の非線形プロット（Cgs）を図２に示す。この非線形変動容量は増幅器の線形動作を劣化させる。Vgsに対するCgsの変化とは逆に変化する追加的な並列容量（Cダイオード）をFET又は増幅器の入力に導入して、上述の望ましくないゲート−ソース間容量変動を補償することができる。この追加的容量（Cダイオード）は、FETの入力に線形化ダイオードを追加することによって供給される。ダイオード（Cダイオード）のアノードがFETのゲートノードを共有し、ダイオードのカソードがFETのドレインノードを共有するとき、逆非線形関係を有するアノード対カソード容量を提供する。FETのゲートノードとダイオードのアノードノードが共有されているので、それらのそれぞれの非線形的な容量が一緒に加算され、その結果、ゲートノードにおけるゲート−ソース電圧に対する線形キャパシタンスが得られる。この線形化された入力容量は、より線形な増幅器動作をもたらすことができ、以下の文献を参照されたい。Mural,  ASK;  Shirasgaonkar,  M.;  Patrikar,  “Power  Amplifier  Linearization  using  a  Diode”,  IEEE  MELECON  2006,  May  16-19,  Benalmadena  (Malaga),  Spain  and  Akihro  Ando,  Yoichiro  Takayama,  Tsuyoshi  Yoshida,  Ryo  Ishikawa,  and  Kazuhiko  Honjo,  A  High-Efficiency  Class-F  GaN  HEMT  Power  “Amplifier  with  a  Diode  Predistortion  Linearizer”,  Microwave  Conference,  2008,  APMC  2008.  Asia-Pacific.    
また、この技術分野では、図３Ａに示すように、複数のFETをモノリシックマイクロ波集積回路（MMIC）チップ電力増幅器として構成することができる。ここで、RF入力信号は、入力マッチングネットワーク（IMN）に供給され、その出力は、複数のセルFETのそれぞれの入力に等しく供給される。複数のセルFETの各々の出力が結合されて、図示のように出力マッチングネットワーク（OMN）に供給される。上述の線形化ダイオードは、図３Ａに示すように、MMICチップから離れて増幅器の入力に接続されるか、或いは、以下の論文に示されているように、MMICチップ（図３Ｂ）上で増幅器の入力に接続される。“High  linearity  GaN  HEMT  power  amplifier  with  pre-linearization  gate  diode”,  Shouxuan  Xie,  Vamsi  Paidi,  Sten  Heikman,  Alessandro  Chini,  Umesh  K.  Mishra,  Mark  J.  W.  Rodwell  and  Stephen  I.  Long,  published  in  High  Performance  Devices,  2004.  Proceedings  IEEE  Lester  Eastman  Conference,  4-6  Aug.  2004,  pages  223  ‐  228.    
また、あるタイプのFETは、図４Ａ及び図４Ｂに示すように、半導体上に、直線状に配列された複数のFETセル（以下、複数セルFETということがある。）を含む。この半導体は、図示されているように、ここではGaNのメサヘテロ構造であり、FETのための活性領域を提供する。ここで、ゲートフィンガー状電極の端部は、共通のゲートマニホルドコンタクトパッドに接続されている。各ゲートフィンガー状電極（G）は、ソース領域（S）とドレイン領域（D）との間のチャネル領域におけるキャリアの流れを制御する。ドレイン電極及びソース電極は、FETのドレイン領域及びソース領域とオーミック接触する。ゲートフィンガー状電極（G）はゲート領域とショットキー接触する。ドレイン電極の端部はドレインマニホルドコンタクトに接続され、ソース領域は図示のようにエアブリッジによって相互接続される。ソース領域（S）の両端部は、図示されるように、導電性ビアによって、基板の底面上の接地平面導体に接続される。しかしながら、代替的に、ソース領域（S）の各々が、図４Ｃに示されるように、基板の底面上の接地平面に接続されてもよい。或いは、ビア及び接地面を除去することができ、接地平面が基板の上面にあるコプレーナ導波管（CPW）伝送構造体を有しても良い（図4D）。
【発明の概要】
【課題を解決するための手段】
【０００４】
本開示にしたがって提供される構造体は：共通の入力と共通の出力との間に接続された複数の電界効果トランジスタ（FET）を有する。電界効果トランジスタの各々が、ソース領域、ドレイン領域、及び当該構造体のトランジスタ領域のうち前記ソース領域と前記ドレイン領域との間にあるチャネル領域を介してキャリアを制御するゲート電極を有し、さらに、複数のダイオードであり、各々が前記複数のFETのうち対応するFETに関連し、前記対応するFETのダイオード領域にショットキー接触する電極を有する、ダイオードを有する。
【０００５】
一実施形態において、前記ダイオードの各々が前記対応するFETに近接して配置される。
【０００６】
一実施形態において、提供される構造体は：共通の入力と共通の出力との間に接続された複数の電界効果トランジスタ（FET）であり、各々が複数の電界効果トランジスタ（FET）セルを有し、前記FETセルの各々が、ソース領域、ドレイン領域、及び当該構造体のトランジスタ領域のうち前記ソース領域と前記ドレイン領域との間にあるチャネル領域を介してキャリアを制御するゲート電極を有する、電界効果トランジスタ（FET）；並びに複数のダイオードであり、各々が前記複数のFETのうち対応するFETに関連し、前記対応するFETのダイオード領域にショットキー接触する電極を有する、ダイオード；を有する。
【０００７】
一実施形態において、提供される構造体は：共通の入力と共通の出力との間に接続された複数の電界効果トランジスタ（FET）を有する。電界効果トランジスタの各々が、複数の電界効果トランジスタ（FET）セルを有する。前記FETセルの各々が、ソース領域、ドレイン領域、及び当該構造体のトランジスタ領域のうち前記ソース領域と前記ドレイン領域との間にあるチャネル領域を介してキャリアを制御するゲート電極を有する、電界効果トランジスタ（FET）；並びに前記FETセルのダイオード領域にショットキー接触する電極を有するダイオード；を有する。
【０００８】
このような配列では、増幅器内のFETのCgs対Vgs変動を補償するために、増幅器の入力において１個の線形化ダイオードを有するというよりも、本開示に従えば、FETの各々がそれ自身の関連する線形化ダイオードを有する。こうして、線形化ダイオードの各々は、Cgs対Vgs変動の補償を要するFETのうち対応する個々のFETに関連して近接する。
【０００９】
一実施形態において、提供される構造体は：ソース領域、ドレイン領域、及びゲート電極を有する電界効果トランジスタであり、前記ゲート電極が、当該構造体のトランジスタ領域のうち前記ソース領域と前記ドレイン領域との間にあるチャネル領域を介してキャリアを制御する、電界効果トランジスタ；並びに当該構造体のダイオード領域にショットキー接触する電極を有するダイオード；を有する。前記ゲート電極及びダイオード電極が平行線に沿って延在する。
【００１０】
一実施形態において、提供される構造体は：ソース領域、ドレイン領域、及びゲート電極を有する電界効果トランジスタであり、前記ゲート電極が、当該構造体のトランジスタ領域のうち前記ソース領域と前記ドレイン領域との間にあるチャネル領域を介してキャリアを制御する、電界効果トランジスタ；を有する。提供されるダイオードは、当該構造体のダイオード領域にショットキー接触する電極を有する。前記ソース領域、前記ドレイン領域、前記チャネル領域、及び前記ダイオード領域が共通線に沿って配置される。
【００１１】
一実施形態において、前記ゲート電極及びダイオード電極が平行線に沿って延在し、前記共通線が前記平行線に垂直である。
【００１２】
一実施形態において、提供される構造体は：複数の電界効果トランジスタセルを有し、前記複数の電界効果トランジスタセルの各々が、ソース領域、ドレイン領域、及び当該構造体の半導体領域のうち前記ソース領域と前記ドレイン領域との間にあるチャネル領域を介してキャリアを制御するゲート電極を有し；複数の前記セルの前記ゲート電極が互いに平行であり、かつ前記ゲート電極が、共通ゲートマニホルドコンタクトパッドに接続されている両端部を有する。提供されるダイオードが：前記半導体領域の異なる部分にショットキー接触して当該ダイオードのカソードを提供する第1電極であり、当該ダイオード領域が前記セルのうちの1つのセルのドレイン領域と隣接するセルのドレイン領域との間に配置され、前記カソードが、1つのセルの前記ドレイン領域と隣接するセルの前記ドレイン領域との間の半導体領域部分を介して、前記1つのセルの前記ドレイン領域及び前記隣接するセルの前記ドレイン領域に電気的に接続されている、第1電極と；前記ゲートパッドに接続された、ダイオードのアノードを提供する第２電極とを有する。
【００１３】
一実施形態において、前記第2電極が前記ゲート電極に平行な線に沿って配置されている。
【００１４】
一実施形態において、提供される電界効果トランジスタ及び電界効果トランジスタに接続されたダイオードを形成する方法は：基板上の第1半導体領域にショットキー接触する、前記電界効果トランジスタのゲート電極と；前記基板上の第２半導体領域にショットキー接触する、前記ダイオードのカソード電極と；を、共通処理ステップ中に形成する。
【００１５】
一実施形態において、提供される構造体は複数の電界効果トランジスタセルを有する。ダイオードは、隣接する一対の前記セルの間に配置されている。
【００１６】
一実施形態において、前記構造体が半導体を含み、前記セルの1つが、前記半導体内のドレイン領域、前記半導体内のソース領域及びゲート電極を有し、前記ゲート電極が、前記ソース領域と前記ドレイン領域との間の半導体部分とショットキー接触し；前記ダイオードが、前記ドレイン領域に隣接する半導体部分とショットキー接触するカソードと、前記ゲート電極に接続されているアノードを有する。
【００１７】
一実施形態において、前記ゲート電極が所定幅を有し、前記ダイオードの前記カソードが、前記ゲート電極の前記所定幅より広い所定幅を有する。
【００１８】
一実施形態において、前記ゲート電極が所定幅を有し、前記ダイオードの前記カソードが、前記ゲート電極の前記所定幅よりも少なくとも一桁広い所定幅を有する。
【００１９】
発明者等は、単位面積当たりの線形化ショットキーダイオード容量が、FETの単位面積容量Cgsに比較して小さいことを認識した。こうして、半導体とショットキー接触するダイオードのアノード電極が、やはり半導体とショットキー接触するゲートフィンガー状電極の幅よりも広く、例えば１０乃至１００倍広い。こうして、ダイオードがゲートとドレインとの間の十分大きな非線形容量をもたらし、Vgsに対するCgs容量を完全に平衡化する。
【００２０】
本開示の1つ又は複数の実施形態の詳細を、添付の図面及び以下の説明に記載する。本開示の他の特徴、目的及び利点は、明細書及び図面から、また特許請求の範囲から明らかになるであろう。
【図面の簡単な説明】
【００２１】
【図１】従来技術に従って線形化ダイオードに接続された電界効果トランジスタ（FET）の概略図である。
【図２】一組の曲線を示しており、各々の曲線が、従来技術に従ったガリウムヒ素FETについての、Vgsに対する非線形のCgs及びCdiode（線形化ダイオード容量）を示す。
【図３Ａ】従来技術に従って線形化ダイオードを有する複数のFET電力増幅器のブロック図である。
【図３Ｂ】従来技術に従って線形化ダイオードを有する複数のFET電力増幅器のブロック図である。
【図４Ａ】従来技術に従った複数セルFETの平面図である。
【図４Ｂ】図４Ａの複数セルFETの断面図であり、図４Ａの４Ｂ−４Ｂ線に沿ってとった断面図である。
【図４Ｃ】従来技術に従った複数セルFETの断面図である。
【図４Ｄ】従来技術に従った複数セルFETの断面図である。
【図５】本開示に従った複数のFETを有するFETのブロック図である。FETの各々が本開示に従って一体化された線形化ダイオードを有している。
【図５Ａ】本開示に従ったFET及び一体化された線形化ダイオードの平面図である。
【図５Ｂ】本開示に従ったFET及び一体化された線形化ダイオードの断面図であり、図５Ａの５Ｂ−５Ｂ線に沿ってとった断面図である。
【図６Ａ】本開示の他の実施形態に従ったFET及び一体化された線形化ダイオードの単純化平面図である。
【図６Ｂ】図５ＡのFET及び一体化された線形化ダイオードの概略図である。
【図７】本開示の他の実施形態に従ったFET及び一体化された線形化ダイオードの単純化平面図である。平面図は、説明の目的のために、エアブリッジ及びドレインマニホルドコンタクトパッドを除去することにより単純化してある。
【図７Ａ】本開示の他の実施形態に従ったFET及び一体化された線形化ダイオードの単純化平面図である。
【図７Ｂ】図７ＡのFET及び一体化された線形化ダイオードの概略図である。  種々の図における同様な参照符号は、同様な部材を示す。
【発明を実施するための形態】
【００２２】
次に図５を参照する。図５は、構造体のブロック図であり、ここでは複数の電界効果トランジスタFET12を有するFET  MMICチップ電力増幅器10が示されている。FET12の各々は同一の構成であり、その一例が図５Ａ及び図５Ｂに示されており、以下により詳細に説明する。ここでは、FET12の各１個がFET12のゲート電極G及びドレイン領域（D）に接続されたそれ自身の線形化ダイオード14と関連していると言えばよい。従って、ダイオード14の各々は、  Cgs対Vgs変動補償を必要とするFET12のうち、対応する個々のFETに関連して近接している。
【００２３】
より詳細には、増幅器10は、図示のように、入力インピーダンス整合回路網（IMN）を介して共通入力に接続され、出力インピーダンス整合回路網（OMN）を介して共通出力に接続された複数のFET12を有するMMICチップ構造を含む。電界効果トランジスタ12の各々は、ソース領域（S）、ドレイン領域（D）及びゲート電極（Ｇ）を有する。ゲート電極（Ｇ）は、ソース領域（S）とドレイン領域（D）との間の構造のトランジスタ領域のチャネル領域（CR）を介してキャリアを制御する。上述したように、FET12の各々は、当該FET１２のゲート電極G及びドレイン領域（D）に接続されたそれ自身の線形化ダイオード14に関連している。より詳細には、ダイオード14は電極を有し、その電極はここでは、FET12のダイオード領域15とショットキー接触しているダイオード14のアノード（A）である。ここで、FET12の各々は、本実施形態では、複数セルFETであり、その例示が図５Ａ及び図５Ｂに示されている。
【００２４】
図5A及び図5Bを参照すると、複数セルFET24のうちの例示的な1つが示されており、FET12のゲートマニホルドコンタクトパッド16とFET12のドレイン領域（D）との間に接続された関連するダイオード14が共に示されている。より詳細には、ここでは、MMICチップ構造は、III-V族、例えばGaNを有する基板18と、基板18の上方表面に形成された半導体メサヘテロ構造20とを含む。ここでは、例えば、FET１２のための活性領域をもたらす接続性を含む。さらに詳細には、FET12は、直線的に配列された複数のFETセル24を含み、ここでは例えば6個のセル24を含み、図示のように複数のエアブリッジ26で相互接続されている。ここでは、複数のゲートフィンガー状電極（G）の端部が、共通ゲートマニホルドコンタクトパッド16に接続されている。各ゲートフィンガー状電極（G）は、チャネル領域（CR）内のキャリアの流れを制御する。チャネル領域は、ここでは符号１７で示されており、対応する１個のセル２４のソース領域（S）とドレイン領域（D）との間のメサ構造20の活性領域にある。ドレイン電極３０が半導体メサヘテロ構造２０のドレイン領域（D）とオーミック接触し、ソース電極３２が半導体メサヘテロ構造２０のソース領域（Ｓ）とオーミック接触し、ゲートフィンガー状電極（G）が半導体メサヘテロ構造２０のゲート領域（Ｇ）とショットキー接触する。従って、ダイオードは、ドレイン電極30の端部はドレインマニホルドコンタクトパッド34に接続され、ソース領域（S）は図示のように複数のエアブリッジ26によって相互接続されている。この例では、リニアアレイの両端部にあるソース領域（S）は、図示のように、導電性ビア40によって、基板18の底部表面の接地平面導体38にも接続されている。
【００２５】
ダイオード14は、半導体メサヘテロ構造20の異なる部分とオーミック接触するカソード電極42を有し、ダイオード領域15として、ダイオード14のためのカソードを提供する。カソード・エレクトライド（elect  ride）44のオーミックコンタクトは、ソース電極及びドレイン電極用のオーミックコンタクトと同時に形成される。すなわち、一対の隣接するセル２４、ここでは中央の隣接セル24の対の２つのドレイン領域Dの間のメサ20にダイオード14が形成されている。より詳細には、ダイオード１４の符号42で示すカソード電極（C）が、隣接するセル対２４の一方のドレイン領域D及び隣接するセルの他方のドレイン領域Dに接続される。その接続は、隣接するセル対２４の２つのドレイン領域Ｄ間にあるメサ２０の半導体領域の一部を介して行われる。ダイオード14のアノード電極44は、半導体メサヘテロ構造20とショットキー接触し、ダイオード14のアノード（A）を提供し、ゲートマニホルドコンタクトパッド16に接続される。こうして、FETのゲート及びダイオードのアノードは共通のノードを共有する。ダイオード14のアノード電極44は、複数のゲートフィンガー状電極Gに平行な線に沿って配置されている。ソース領域S、ドレイン領域D、チャネル領域17及びダイオード領域15は、共通のライン又は方向に沿って配置され、ここでは図５Ａにおける横方向に沿って配置される。ゲートフィンガー状電極G及びカソード電極42は平行線に沿って延び、共通ラインはその平行線に垂直である。こうして、フィンガー状のゲート電極G及びカソード電極42は平行であり、それらは図５Ａにおける上下方向である。
【００２６】
再び図5A及び図5Bを参照すると、半導体メサヘテロ構造20とショットキー接触しているダイオード14のアノード電極44は、やはり半導体メサヘテロ構造20とショットキー接触しているゲートフィンガー状電極Gの幅よりもはるかに広い。ここでは例えば10〜100倍大きい。したがって、ダイオード14は、FET12のゲートマニホルドコンタクトパッド１６とFET12のドレインマニホルドコンタクトパッド34との間に十分に大きな非線形容量を提供して、Vgsに対する大きなCgs変動を完全に調整する。こうして、本発明者らは、ダイオード14のアノード44の幅を作製し、従って、FETのゲート−ソース間容量を完全に補償するのに十分な大きさのアノード−カソード間容量を作製した。また、ダイオード14のアノード電極44の幅とフィンガー状のゲート電極Gの幅とは異なるが、アノード電極44とフィンガー状のゲート電極Gとは同一の共通する処理ステップで形成され（アノード電極44とフィンガー状のゲート電極Gとが同時に形成され）、FET12と一体的に形成されることに留意されたい。
【００２７】
次に、図６Ａ及び図６Ｂを参照すると、本開示の別の実施形態が示されている。ここでは、線形化ダイオード14a、14bは、FET12の両端部に配置され、ダイオード14a、14bのカソード電極42a、42bがFETのドレインマニホルドコンタクトパッド34以外に接続されるように位置されている。ここでは、例えば、トランジスタドレインとは独立した、V_LINと呼ばれる別個のカソードバイアス電圧がある。この構造は図６Ｂに概略的に示されている。ここでは、ダイオード14a、14bは、FETが形成された半導体FET領域のメサから間隔を置いて配置された半導体ダイオード領域15a、15bにそれぞれ形成されている。各ダイオード14a、14bのアノード電極44a、44bは、半導体マニホルドコンタクトパッド16に接続された半導体ダイオード領域15a、15bとそれぞれショットキー接触し、カソード電極42a、42bは半導体ダイオード領域15a、15bにそれぞれオーミック接触することに留意されたい。ここで、アノード電極44a、44bはゲートバス16に接続されており、従って、ここでは、FETゲートとダイオードのアノードとは共通ノードを共有していることに留意されたい。カソード42a、42bは、線形化電圧V_LINなどの独立した電圧に接続することができることに留意されたい。ここでも、ダイオードアノード電極44a、44bとフィンガー状ゲート電極Gとは、同じ処理ステップの間に形成される。こうして、ダイオードアノード電極44a、44bとフィンガー状ゲート電極Gとが同時に形成される。ドレイン領域（D）は、ソース領域（S）間を接続するエアブリッジ26の下を通るドレインフィンガーを介してドレイン（D）マニホルドパッド34に接続されていることに留意されたい。
【００２８】
ここで図７を参照すると、線形化ダイオード14a、14bは、FET12の両端部に配置され、ダイオード14a、14bのアノード電極44a、44bがFETのゲート以外に接続されるようになっている。例えば電圧バス50に接続された電圧、ここではV_LINを供給する独立した線形化回路網に接続されている。ここで、ダイオード14a、14bは、図５Ａ及び図５Ｂに示すように、半導体ダイオード領域15a、15bに形成されている。半導体ダイオード領域15a、15bは、FET14を形成している半導体FET領域から離れている。ダイオード14a、14bの各々は、半導体ダイオード領域15a、15bとそれぞれショットキー接触するアノード電極44a、44bを有している。アノード電極44a、44bは、電圧V_LINを供給する線形化ネットワークに接続されるようになっているバス50に接続される。ダイオード14a、14bの各々は、それぞれ半導体ダイオード領域15a、15bにオーミック接触しているカソード電極42a、42bを有する。ここで、ダイオードのカソード電極42a、42bはゲートバス16に接続され、こうして、ここでは、FETゲート及びダイオードのカソードが共通ノードを共有する。アノード電極44a、44b及びフィンガー状ゲート電極Gは、同一の処理ステップ中に形成されることに留意されたい。ドレイン領域（D）は、電圧バス50の上を通過し、ソース領域（S）を接続するエアブリッジ26の下を通過するドレインフィンガーを介してドレイン（D）マニホルドパッド34に接続されていることに留意されたい。
【００２９】
ここで、図７Ａ及び図７Ｂを参照すると、FETの一対のセル14の間のダイオード領域15にダイオード14が形成される。ここで、ダイオード14のアノード電極44は、ダイオード領域15の半導体とショットキー接触しており、FETのゲートマニホルドコンタクトパッド以外に接続されている。例えば、バス50を介して電圧V_LINを供給する独立した線形化ネットワークに接続されている。アノード電極44は、半導体ダイオード領域15にショットキー接触することに留意されたい。ここで、カソード電極42は、ゲートバス16に接続されていることに留意されたい。アノード電極44とフィンガー状ゲート電極Gとは、同じ処理ステップの間に形成されることに再度注意されたい。図７Ａに示す構造の概略図が図７Ｂに示されている。ドレイン領域（D）は、電圧バス50の上を通過し、ソース領域（S）を接続するエアブリッジ26の下を通過するドレインフィンガーを介してドレイン（D）マニホルドパッド34に接続されていることに留意されたい。
【００３０】
本開示に従った構造体は：共通の入力と共通の出力との間に接続された複数の電界効果トランジスタ（FET）であり、各々がソース領域、ドレイン領域、及び当該構造体のトランジスタ領域のうち前記ソース領域と前記ドレイン領域との間にあるチャネル領域を介してキャリアを制御するゲート電極を有する、電界効果トランジスタ（FET）；並びに複数のダイオードであり、各々が前記複数のFETのうち対応するFETに関連し、前記対応するFETのダイオード領域にショットキー接触する電極を有する、ダイオード；を有する構造体であることを評価すべきである。当該構造体は、前記ダイオードの各々が前記対応するFETに近接して配置されるという特徴を有しても良い。
【００３１】
本開示に従った構造体は：共通の入力と共通の出力との間に接続された複数の電界効果トランジスタ（FET）であり、各々が複数の電界効果トランジスタ（FET）セルを有し、前記FETセルの各々が、ソース領域、ドレイン領域、及び当該構造体のトランジスタ領域のうち前記ソース領域と前記ドレイン領域との間にあるチャネル領域を介してキャリアを制御するゲート電極を有する、電界効果トランジスタ（FET）；並びに複数のダイオードであり、各々が前記複数のFETのうち対応するFETに関連し、前記対応するFETのダイオード領域にショットキー接触する電極を有する、ダイオード；を有する構造体であることを評価すべきである。
【００３２】
本開示に従った構造体は：ソース領域、ドレイン領域、及びゲート電極を有する電界効果トランジスタであり、前記ゲート電極が、当該構造体のトランジスタ領域のうち前記ソース領域と前記ドレイン領域との間にあるチャネル領域を介してキャリアを制御する、電界効果トランジスタ；並びに当該構造体のダイオード領域にショットキー接触する電極を有するダイオード；を有し、前記ゲート電極及びダイオード電極が平行線に沿って延在する、構造体であることを評価すべきである。
【００３３】
本開示に従った構造体は：ソース領域、ドレイン領域、及びゲート電極を有する電界効果トランジスタであり、前記ゲート電極が、当該構造体のトランジスタ領域のうち前記ソース領域と前記ドレイン領域との間にあるチャネル領域を介してキャリアを制御する、電界効果トランジスタ；並びに当該構造体のダイオード領域にショットキー接触する電極を有するダイオード；を有し、前記ソース領域、前記ドレイン領域、前記チャネル領域、及び前記ダイオード領域が共通線に沿って配置されている、構造体であることを評価すべきである。当該構造体は、前記ゲート電極及びダイオード電極が平行線に沿って延在し、前記共通線が前記平行線に垂直であるという特徴を有しても良い。
【００３４】
本開示に従った構造体は：複数の電界効果トランジスタセル；及び隣接する一対の前記セルの間に配置されているダイオード；を有する構造体であることを評価すべきである。当該構造体は以下の特徴らを独立に有しても良いし、他の特徴との組合せとして有しても良い。当該構造体が半導体を有し、前記セルの1つが、前記半導体内のドレイン領域、前記半導体内のソース領域及びゲート電極を有し、前記ゲート電極が、前記ソース領域と前記ドレイン領域との間の半導体部分とショットキー接触し；前記ダイオードが、前記ドレイン領域に隣接する半導体部分とショットキー接触するカソードと、前記ゲート電極に接続されているアノードを有するという特徴。前記ゲート電極が所定幅を有し、前記ダイオードの前記カソードが、前記ゲート電極の前記所定幅より広い所定幅を有するという特徴。前記ゲート電極が所定幅を有し、前記ダイオードの前記カソードが、前記ゲート電極の前記所定幅よりも少なくとも一桁広い所定幅を有するという特徴。
【００３５】
本開示に従った構造体は：複数の電界効果トランジスタセルと；ダイオードとを有し、前記複数の電界効果トランジスタセルの各々が、ソース領域、ドレイン領域、及び当該構造体の半導体領域のうち前記ソース領域と前記ドレイン領域との間にあるチャネル領域を介してキャリアを制御するゲート電極を有し；複数の前記セルの前記ゲート電極が互いに平行であり、かつ前記ゲート電極が、共通ゲートマニホルドコンタクトパッドに接続されている両端部を有し；前記ダイオードが、前記半導体領域の異なる部分にオーミック接触して当該ダイオードのカソードを提供する第1電極であり、当該ダイオード領域が前記セルのうちの1つのセルのドレイン領域と隣接するセルのドレイン領域との間に配置され、前記カソードが、1つのセルの前記ドレイン領域と隣接するセルの前記ドレイン領域との間の半導体領域部分を介して、前記1つのセルの前記ドレイン領域及び前記隣接するセルの前記ドレイン領域に電気的に接続されている、第1電極と；前記ゲートマニホルドコンタクトパッドに接続された、ダイオードのアノードを提供する第2ショットキー電極と；を有する構造体であることを評価すべきである。当該構造体は、前記第2電極が前記ゲート電極に平行な線に沿って配置されているという特徴を有しても良い。
【００３６】
本開示に従った構造体は：ソース領域、ドレイン領域、及びゲート電極を有する電界効果トランジスタであり、前記ゲート電極が当該構造体のトランジスタ領域のうち前記ソース領域と前記ドレイン領域との間にあるチャネル領域を介してキャリアを制御する、電界効果トランジスタ；並びに当該構造体のダイオード領域にショットキー接触する電極を有するダイオード；を有し、前記ゲート電極及び前記ダイオードの電極が平行線に沿って延在する、構造体であることを評価すべきである。
【００３７】
本開示に従った、電界効果トランジスタ及び電界効果トランジスタに接続されたダイオードを形成する方法は：基板上の第1半導体領域にショットキー接触する、前記電界効果トランジスタのゲート電極と；前記基板上の第２半導体領域にショットキー接触する、前記ダイオードのアノード電極と；を、共通処理ステップ中に形成する、方法であることを評価すべきである。
【００３８】
本開示の多くの実施形態を記載してきた。例えば、FETは、図４Ｃに示すように、基板の底部表面の接地平面に接続されてもよい。或いは、図４Ｄに示すように、図示していない接地平面が基板の上方表面にある、コプレーナ導波路（CPW）伝送構造の場合と同様に、ビア及び接地平面を除去しても良い。それにもかかわらず、本開示の精神及び範囲から逸脱することなく、様々な変更がなされ得ることが理解されるであろう。したがって、他の実施形態は、添付の特許請求の範囲内にある。
【図１】
2020174207.tif 000003
【図２】
2020174207.tif 000004
【図３Ａ】
2020174207.tif 000005
【図３Ｂ】
2020174207.tif 000006
【図４Ａ】
2020174207.tif 000007
【図４Ｂ】
2020174207.tif 000008
【図４Ｃ】
2020174207.tif 000009
【図４Ｄ】
2020174207.tif 000010
【図５】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図７Ａ】
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【図７Ｂ】
2020174207.tif 000018
【外国語明細書】
2020174207000001.pdf