(57)【要約】【課題】高分解能で高速なＤＡＣを提供する。【解決手段】ＤＡＣ１００には、デジタル信号１０２を受ける入力部がある。第１コンパレータ１０６は、デジタル信号１０２を受けて、デジタル信号１０２と第１しきい値に基づいて第１信号を出力する。第２コンパレータ１０６は、デジタル信号を受けて、デジタル信号１０２と第２しきい値に基づいて第２信号を出力する。第２しきい値は、第１しきい値の１／１０であっても良い。積分回路１１０は、第１及び第２信号を受けて、デジタル信号を表すアナログ信号１１８に第１及び第２信号を統合する。【選択図】図１
2020108148.tif 000002
【特許請求の範囲】
【請求項１】
デジタル信号を受ける入力部と、
上記デジタル信号を受け、該デジタル信号と第１しきい値とに基づいて第１信号を出力するように構成される第１コンパレータと、
上記デジタル信号を受け、該デジタル信号と上記第１しきい値と異なる第２しきい値とに基づいて第２信号を出力するように構成される第２コンパレータと、
上記第１信号及び上記第２信号を受け、上記第１信号及び上記第２信号を上記デジタル信号を表すアナログ信号に統合するように構成された積分回路と、
上記第１コンパレータと上記積分回路の入力との間に電気的に結合された第１抵抗器と、
上記第２コンパレータと上記積分回路の入力との間に電気的に結合された第２抵抗器と
を具えるデジタル・アナログ・コンバータ。
【請求項２】
上記第１コンパレータは、第３しきい値に基づいて上記第１信号を出力するように更に構成され、上記第１信号は、上記デジタル信号が上記第１しきい値より大きい場合には正の信号であり、上記デジタル信号が上記第３しきい値より小さい場合には負の信号であり、上記デジタル信号が上記第１しきい値と上記第３しきい値の間にある場合はゼロ値である請求項１のデジタル・アナログ・コンバータ。
【請求項３】
上記第２コンパレータは、第４しきい値に基づいて上記第２信号を出力するように更に構成され、このとき、上記第２信号は、上記デジタル信号が上記第２しきい値より大きい場合には正の信号であり、上記デジタル信号が上記第４しきい値より小さい場合には負の信号であり、上記デジタル信号が上記第２しきい値と上記第４しきい値の間にある場合はゼロ値である請求項１又は２のデジタル・アナログ・コンバータ。
【請求項４】
デジタル信号を生成するプロセッサと、
上記デジタル信号を受けて、アナログ信号を出力するように構成されたデジタル・アナログ・コンバータと、
被試験デバイスに上記アナログ信号を出力する出力部と、
上記アナログ信号に基づく被試験デバイスからの信号を受ける測定ユニットと
を具え、
上記デジタル・アナログ・コンバータは、
上記デジタル信号を受けて該デジタル信号と第１しきい値とに基づいて第１信号を出力するように構成される第１コンパレータと、
上記デジタル信号を受けて該デジタル信号と上記第１しきい値と異なる第２しきい値とに基づいて第２信号を出力するように構成される第２コンパレータと、
上記第１信号及び上記第２信号を受けて、上記第１信号及び上記第２信号を上記デジタル信号を表すアナログ信号に統合するように構成される積分回路と、
上記第１コンパレータと上記積分回路の入力との間に電気的に結合された第１抵抗器と、
上記第２コンパレータと上記積分回路の入力との間に電気的に結合された第２抵抗器と
を有するソース・メジャー・ユニット。
【請求項５】
入力部でデジタル信号を受ける処理と、
上記デジタル信号を第１しきい値と比較する処理と、
上記第１しきい値との比較に基づいて、第１信号を生成する処理と、
上記デジタル信号を上記第１しきい値とは異なる第２しきい値と比較する処理と、
上記第２しきい値との比較に基づいて、第２信号を生成する処理と、
上記第１信号及び上記第２信号を積分して上記デジタル信号を表すアナログ信号を生成する処理と
を具えるデジタル信号をアナログ信号に変換する方法。
【請求項６】
上記デジタル信号を上記第１しきい値と比較する処理が、上記デジタル信号を上記第１しきい値とは異なる第３しきい値と比較する処理を更に有し、
上記第１信号を生成する処理が、上記デジタル信号が上記第１しきい値より大きい場合には上記第１信号を正の信号として生成し、上記デジタル信号が上記第３しきい値より小さい場合には上記第１信号を負の信号として生成し、上記デジタル信号が上記第１しきい値と上記第３しきい値の間にある場合は上記第１信号をゼロ値として生成する処理を有する
デジタル信号をアナログ信号に変換する請求項５の方法。
【請求項７】
上記デジタル信号を上記第２しきい値と比較する処理が、上記デジタル信号を上記第２しきい値とは異なる第４しきい値と比較する処理を更に有し、
上記第２信号を生成する処理が、上記デジタル信号が上記第２しきい値より大きい場合には上記第２信号を正の信号として生成し、上記デジタル信号が上記第４しきい値より小さい場合には上記第１信号を負の信号として生成し、上記デジタル信号が上記第２しきい値と上記第４しきい値の間にある場合は上記第１信号をゼロ値として生成する処理を有する
デジタル信号をアナログ信号に変換する請求項５又は６の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル・アナログ・コンバータ（ＤＡＣ）に関するシステム及び方法に関し、特に、ソース・メジャー・ユニット（ＳＭＵ）で使用できる高分解能で高速に動作するＤＡＣに関する。
【背景技術】
【０００２】
デジタル・アナログ・コンバータ（ＤＡＣ）は、デジタル信号を受けてアナログ信号に変換する。例えば、ＤＡＣが、１６ビット分解能と、５０ｋサンプル毎秒のサンプリング・レートを有しているとしても良い。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−２３４２５８号公報
【非特許文献】
【０００４】
【非特許文献１】「デジタル-アナログ変換回路」の記事、Wikipedia（日本語版）、［オンライン］、［２０１９年１２月１３日検索］、インターネット<https://ja.wikipedia.org/wiki/デジタル-アナログ変換回路>
【非特許文献２】「Source measure unit」の記事、Wikipedia（英語版）、［オンライン］、［２０１９年１２月１３日検索］、インターネット<https://en.wikipedia.org/wiki/Source_measure_unit>
【非特許文献３】「ケースレーのソース・メジャー・ユニット」、テクトロニクス／ケースレー、［オンライン］、［２０１９年１２月１３日検索］、インターネット<https://jp.tek.com/keithley-source-measure-units>
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来のＤＡＣは、概して、低速又は遅延（latency)を伴う高分解能であるか又は低分解能であるかのトレード・オフとなり、ソース・メジャー・ユニットの出力信号の作成に使用するには、非実用的なデータ・レートを必要とするか、又は、あまりにも多くの広帯域ノイズを生成する。更に、これら２つの形式の従来のＤＡＣは、それぞれ比較的高価であり、ＳＭＵでこれら従来のＤＡＣを使用すると製造コストが高くなる。
【０００６】
本発明の実施形態は、これら及び他の従来技術の欠点に取り組むものである。
【課題を解決するための手段】
【０００７】
本願で開示される発明は、高分解能で高速なＤＡＣであり、多数の並列な利得段を含んでいて、これらの出力は、積分回路段によって１つのアナログ信号に結合される。実施形態によっては、これら出力信号を１つのアナログ信号に合成するのに、１つの積分回路段だけが使用される。本発明の実施形態は、デジタル・アナログ変換に関して、毎秒１５０メガ・サンプル（ＭＳｐｓ）以上のような、より高いアップデート・レートを可能にする。また、本発明のＤＡＣの実施形態によれば、パルス生成、制御されたスルーレート、そして、特定のアプリケーション領域によって変化する、より柔軟な動作のような領域において、ソース・メジャー・ユニットのような試験測定装置の性能を、より良いものにできる。
【０００８】
本発明の実施形態の態様、特徴及び効果は、次の添付図面を参照し、以下の実施例の説明から明らかになるであろう。
【図面の簡単な説明】
【０００９】
【図１】図１は、本発明のいくつかの実施形態によるＤＡＣの例示的なブロック図である。
【図２】図２は、本発明の他の実施形態によるＤＡＣの例示的なブロック図である。
【図３】図３は、本発明の他の実施形態によるＤＡＣの例示的ｂなブロック図である。
【図４】図４は、図１〜３のＤＡＣのいずれかを含むソース・メジャー・ユニットの例示的なブロック図である。
【発明を実施するための形態】
【００１０】
図１は、本発明のいくつかの実施形態によるＤＡＣ１００の例示的な実施形態を示す。ＤＡＣ１００は、１番目からＮ番目の利得段１０４でデジタル信号１０２を受ける入力部があり、ここでＮは１より大きい値である。各利得段１０４には、コンパレータ１０６と抵抗器１０８とがある。各コンパレータ１０６は、デジタル値を固有のしきい値と比較する。即ち、各コンパレータ１０６が受けるしきい値は異なる。また、各抵抗器１０８の抵抗値は異なる。
【００１１】
積分回路段１１０は、利得段１０４のそれぞれから出力信号を受ける。積分回路段は、利得段１０４からの複数の出力信号を合算してフィルタ処理し、１つのアナログ出力信号１１８にする。積分回路段１１０は、積分回路、例えば、演算増幅器の積分回路を有していても良く、これには、演算増幅器１１４と、コンデンサ１１６を有するフィードバック・ループとがある。ＤＡＣ１００のアナログ出力１１８は、積分回路段１１０のアナログ出力１１８が入力電圧の積分に比例するように、利得段１０４の夫々に由来する積分回路段１１０の入力電圧の時間に対する変化に応答する。即ち、ネガティブ・フィードバックが生じて、フィードバック・ループ内のコンデンサ１１６を通過する電流が、コンデンサ１１６を充電するか又は放電するので、出力信号の大きさは、積分回路段１１０の入力に電圧が存在する時間の長さによって決まる。
【００１２】
コンパレータ１０６は、前述のように、それぞれ異なる入力しきい値を有する。コンパレータ１０６は、デジタル信号１０２の全体を受け、デジタル信号１０２がそれぞれのしきい値より大きい場合、それぞれのコンパレータ１０６は、正の値を出力する。デジタル信号が、第２のしきい値（これは、最初のしきい値の負、即ち、最初のしきい値と大きさが等しく符号が反対でも良い）より小さい場合、コンパレータ１０６は負の値を出力する。デジタル信号が、上記しきい値と第２のしきい値の間にある場合、コンパレータ１０６はゼロ値を出力する。次いで、これら多数の利得段の出力の夫々は、上述したように、積分回路段１１０で一つに合算され、アナログ出力１１８として出力される。これら利得段１０４夫々のしきい値は、異なってよい。
【００１３】
実施形態によっては、コンパレータ１０６が、最初（第１）のしきい値と比較した場合に正の値を出力し、第２のしきい値と比較した場合に負の値を出力してもよい。この実施形態では、第２のしきい値は、第１のしきい値より小さい。ただし、上述とは異なり、第１のしきい値と第２のしきい値とが、対称でなくても良い。デジタル値が第１のしきい値と第２のしきい値の間にある場合、コンパレータ１０６は上記と同様にゼロ値を出力する。そして、更に上記と同様に、利得段１０４ごとに第１及び第２のしきい値が異なってもよい。
【００１４】
図２は、ＤＡＣの実施形態の別の例２００を示す。この例では、ＤＡＣ２００の構造はＤＡＣ１００の構造と同様であり、よって、同様のコンポーネントには、同じ参照番号が与えられ、この実施形態に関して更に詳細には説明しない。
【００１５】
図２の実施形態では、利得段１０４は、１０を単位とする重み付けがなされており、これは、信号待ち時間（latency）に対するコンパレータ１０６の個数と、信号レベルとの間のバランスを提供することができる。例えば、１０単位の重み付け利得段１０４では、各しきい値は、前の利得段のしきい値の１０分の１である。従って、第２利得段１０４における第２コンパレータ１０６のしきい値は、第１コンパレータの１０分の１であり、Ｎ番目の利得段１０４におけるＮ番目のコンパレータ１０６のしきい値は第１のしきい値の１０^（−Ｎ）倍である。
【００１６】
利得段夫々の各抵抗器１０８も１０単位で重み付けされている。第２利得段１０８の第２抵抗器１０８は、第１利得段１０８の抵抗器１０８よりも１０倍高い抵抗値を有する。Ｎ番目の利得段１０８におけるＮ番目の抵抗器１０８は、第１抵抗器１０８の抵抗値よりも１０^Ｎ倍大きい抵抗値を有する。
【００１７】
ＤＡＣ２００は、高分解能を提供できる。例えば、５つのバイポーラ利得段１０４を有するＤＡＣ２００の場合、本来の（Native）サンプル・レートの分解能は、（２*２^５＝６４）の段階（states）が可能であるに過ぎない。しかし、ＤＡＣ２００の各クロック・サイクルは、先に達成した複数の段階から更に６４段階を達成でき、これは、３サイクル後に６４*６４*６４＝２^１８の段階（１８ビットＤＡＣに相当）が可能であることを意味する。３サイクル後のＤＡＣ２００のスパンは、ほんの＋／−３３３３３に過ぎない（１６ビットＤＡＣよりわずかに優れている）。しかし、９サイクル後には、１８ビットＤＡＣとほぼ同等のスパンを達成できる（２^１８＝２６２１４４に対して、２*１０^５−２＝１９９９９８のスパン）。１５０ＭＨｚ以上のような高いサンプル・レートでＤＡＣ２００を動作させると、ほぼ１８ビット、１５ＭＳｐｓのＤＡＣに相当する性能が得られる。アナログ出力信号１１８を、その本来のサンプル・レートより低く平均化すると、これらのレベルでシステムに既に存在するノイズのディザリング（dithering）効果によって、分解能が更に高まる可能性がある。これにより、ＤＡＣ２００が１５０ＭＨｚ以上のような高いサンプル・レートで動作可能になるのと同時に、より長い期間にわたって平均化するほど、より高いレベルの分解能を持つ信号を生成できる。
【００１８】
図３は、ＤＡＣの実施形態の別の例３００を示す。この実施形態では、ＤＡＣ３００の構造は、ＤＡＣ１００のものと同様であり、そのため、同様のコンポーネントには、同じ参照番号を与え、この実施形態に関して更に詳細な説明はしない。
【００１９】
図３に示される実施形態では、いくつかのコンパレータ１０６が、異なるデジタル信号で駆動されても良い。即ち、１つ以上のフィルタ３０２が、コンパレータ１０６の前に設けられても良い。１つ以上のフィルタ３０２としては、例えば、ノイズを低減する移動平均フィルタ、帯域幅を低減するローパス・フィルタ、スイッチ遷移（switch transitions）を低減するためのダウン・サンプリング・フィルタ、又は上記のいずれかを組み合わせたものがあっても良い。図３は、各コンパレータ１０６の前にフィルタ３０２を示しているが、当業者であれば、コンパレータ１０６への入力の中のいくつかだけがフィルタ処理されても良いと理解できよう。例えば、いくつかの実施形態では、精度を高め、出力ノイズを低減するために、低速（slower）又は最下位ビットのための利得段１０４の前にのみフィルタ３０２を設けても良い。
【００２０】
更に、図３の利得段１０４としては、図２に関して記載した１０単位重み付け利得段１０４があっても良い。即ち、図３のフィルタ３０２を、図２に示す実施形態と組み合わせることができる。
【００２１】
信号のスルー（slew）に応じて、ＤＡＣ１００、２００及び３００のそれぞれは、低出力ノイズを提供する。高いオーバーサンプリング比を持つ従来のＤＡＣは、入力量子化ノイズによるリップルを除去するために高次フィルタ処理を利用することで低ノイズを実現する。しかし、本発明の実施形態によって生成される小さな信号については、最下位ビットの利得段１０４（Ｎ番目の利得段）のみがアクティブになり、これは、Ｎ番目の利得段上のフィルタ３０２が、期待される信号偏差に比べて、ノイズが小さいことを保証できることを意味する。５個の１０単位の重み付け利得段１０４がある図３の実施形態を例として用いると、入力コードの１０サイクル後に到達可能な出力信号のスパンは、２２２２２０であり、最小量子化レベルは＋／ー１であり、結果として信号対量子化ノイズ比（signal-to-quantization-noise ratio）は、１０６.９４ｄｂ（２０*ｌｏｇ（２２２２２０））となり、これは、１８ビットＤＡＣで期待されるもの（１０８.３７ｄｂ）より、わずかに小さいだけである。ここで、再度、１５０ＭＨｚ以上のような高サンプル・レートでＤＡＣ１００、２００及び３００を動作させると、ほぼ１８ビット、１５ＭＳｐｓのＤＡＣに相当する性能が得られる。
【００２２】
本発明の実施形態の夫々は、図１〜３に示すように、例えば、並列構造で設けられる複数の利得段１０４を有し、これらは、単一の積分回路段１１０に信号を供給する。単一の積分回路段１１０があることで、ＤＡＣ１００、２００及び３００に安定性が与えられる。利得段１０４の並列構造も低遅延（低待ち時間）をもたらす。典型的な高次変調器では、結果として得られるＤＡＣに複数の積分回路段を含む必要があり、これは、遅延や位相を加えることがあり、高速で正確なＤＡＣを実現するという目標に有害となることがある。そこで、本発明の実施形態は、単一の積分回路段１１０につながる並列構造の利得段１０４を有することで、上記の遅延及び位相を低減する。
【００２３】
いくつかの実施形態では、図１、２又は３のいずれかのコンパレータ１０６を、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）又は特定用途向け集積回路（ＡＳＩＣ）に実装してもよい。コンパレータ１０６の出力は、高速アナログ・スイッチを駆動するために使用され、アナログ積分回路１１０は、次いで、積分回路段１１０によって最終的なアナログ出力信号１１８を生成する。複数のアナログ・スイッチを通過する信号は、スイッチング・ノイズがＤＡＣ１００、２００又は３００の出力に到達するのを軽減するように構成される。
【００２４】
図示しないが、アナログ出力信号に現れるＤＡＣ回路の非理想的な特性を修正するために、外部フィードバック・ループを設けても良い。これは、例えば、アナログ・デジタル・コンバータを設ければ、アナログ出力信号１１８をデジタル信号に変換でき、これを元の入力デジタル信号と比較することで、求めることができる。よって、バイアス電流、漏れ電流、コンパレータ・ジッタ、抵抗ミスマッチ、長期間（ロング・ターム）ドリフトなどの非理想的特性は、このフィードバック・ループを通じて修正できる。
【００２５】
図４は、本発明の実施形態によるＤＡＣ４０２を有するソース・メジャー・ユニット４００の例を示す。ＤＡＣ４０２は、上述したＤＡＣ１００、２００又は３００のいずれかであっても良い。ソース・メジャー・ユニットには、ＤＡＣ４０２にデジタル信号を送信するプロセッサ４０４がある。ＤＡＣ４０２は、上述のように、デジタル信号をアナログ信号に変換し、このアナログ信号は、被試験デバイス（device under test）へのソース信号として使用される。ＤＡＣ４０２の出力は、測定ユニット４０６に送られ、これは、被試験デバイスへアナログ信号を出力するが、更に、被試験デバイスから入力信号を受けて、ソース信号に基づいて、被試験デバイスの応答信号（レスポンス）を測定する。
【００２６】
測定ユニット４０４には、アナログ・デジタル・コンバータ４０８があっても良く、これは、被試験デバイスからの上記の応答信号（レスポンス）を受ける。ＡＤＣ４０８は、被試験デバイスの応答信号をデジタル化し、デジタル化された応答信号をプロセッサ４０２に送信して、ユーザに出力したり、更に処理しても良い。
【００２７】
本発明の態様は、特別に作成されたハードウェア、ファームウェア、デジタル・シグナル・プロセッサ又はプログラムされた命令に従って動作するプロセッサを含む特別にプログラムされた汎用コンピュータ上で動作できる。本願における「コントローラ」又は「プロセッサ」という用語は、マイクロプロセッサ、マイクロコンピュータ、ＡＳＩＣ及び専用ハードウェア・コントローラ等を意図する。本発明の態様は、１つ又は複数のコンピュータ（モニタリング・モジュールを含む）その他のデバイスによって実行される、１つ又は複数のプログラム・モジュールなどのコンピュータ利用可能なデータ及びコンピュータ実行可能な命令で実現できる。概して、プログラム・モジュールとしては、ルーチン、プログラム、オブジェクト、コンポーネント、データ構造などを含み、これらは、コンピュータその他のデバイス内のプロセッサによって実行されると、特定のタスクを実行するか、又は、特定の抽象データ形式を実現する。コンピュータ実行可能命令は、ハードディスク、光ディスク、リムーバブル記憶媒体、ソリッド・ステート・メモリ、ＲＡＭなどのコンピュータ可読記憶媒体に記憶しても良い。当業者には理解されるように、プログラム・モジュールの機能は、様々な実施例において必要に応じて組み合わせられるか又は分散されても良い。更に、こうした機能は、集積回路、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）などのようなファームウェア又はハードウェア同等物において全体又は一部を具体化できる。特定のデータ構造を使用して、本発明の１つ以上の態様をより効果的に実施することができ、そのようなデータ構造は、本願に記載されたコンピュータ実行可能命令及びコンピュータ使用可能データの範囲内と考えられる。
【００２８】
開示された態様は、場合によっては、ハードウェア、ファームウェア、ソフトウェア又はそれらの任意の組み合わせで実現されても良い。開示された態様は、１つ以上のプロセッサによって読み取られ、実行され得る１つ又は複数のコンピュータ可読媒体によって運搬されるか又は記憶される命令として実現されても良い。そのような命令は、コンピュータ・プログラム・プロダクトと呼ぶことができる。本願で説明するコンピュータ可読媒体は、コンピューティング装置によってアクセス可能な任意の媒体を意味する。限定するものではないが、一例としては、コンピュータ可読媒体は、コンピュータ記憶媒体及び通信媒体を含むことができる。
【００２９】
コンピュータ記憶媒体は、コンピュータ読み取り可能な情報を記憶するために使用することができる任意の媒体を意味する。限定するものではないが、例としては、コンピュータ記憶媒体としては、ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、電気消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、フラッシュメモリやその他のメモリ技術、コンパクト・ディスク読み出し専用メモリ（ＣＤ-ＲＯＭ）、ＤＶＤ（Digital Video Disc）やその他の光ディスク記憶装置、磁気カセット、磁気テープ、磁気ディスク記憶装置やその他の磁気記憶装置、及び任意の技術で実装された任意の他の揮発性又は不揮発性の取り外し可能又は取り外し不能の媒体を含んでいても良い。コンピュータ記憶媒体としては、信号そのもの及び信号伝送の一時的な形態は排除される。
【００３０】
通信媒体は、コンピュータ可読情報の通信に利用できる任意の媒体を意味する。限定するものではないが、例としては、通信媒体には、電気、光、無線周波数（ＲＦ）、赤外線、音又はその他の形式の信号の通信に適した同軸ケーブル、光ファイバ・ケーブル、空気又は任意の他の媒体を含むことができる。
【００３１】
実施例
以下では、本願で開示される技術の理解に有益な実施例が提示される。この技術の実施形態は、以下で記述する実施例の１つ以上及び任意の組み合わせを含んでいても良い。
【００３２】
実施例１は、デジタル・アナログ・コンバータであって、デジタル信号を受ける入力部と、上記デジタル信号を受け、該デジタル信号と第１しきい値とに基づいて第１信号を出力するように構成される第１コンパレータと、上記デジタル信号を受け、該デジタル信号と上記第１しきい値と異なる第２しきい値とに基づいて第２信号を出力するように構成される第２コンパレータと、上記第１信号及び上記第２信号を受け、上記第１信号及び上記第２信号を上記デジタル信号を表すアナログ信号に統合する（integrate：１つにまとめる、積分する）ように構成された積分回路とを含んでいる。
【００３３】
実施例２は、実施例１のデジタル・アナログ・コンバータであって、このとき、上記第２しきい値は、上記第１しきい値の１０分の１である。
【００３４】
実施例３は、実施例１及び２のいずれかのデジタル・アナログ・コンバータであって、上記第１コンパレータは、第３しきい値に基づいて上記第１信号を出力するように更に構成され、このとき、上記第１信号は、上記デジタル信号が上記第１しきい値より大きい場合には正の信号であり、上記デジタル信号が上記第３しきい値より小さい場合には負の信号であり、上記デジタル信号が上記第１しきい値と上記第３しきい値の間にある場合はゼロ値である。
【００３５】
実施例４は、実施例３のデジタル・アナログ・コンバータであって、上記第２コンパレータは、第４しきい値に基づいて上記第２信号を出力するように更に構成され、このとき、上記第２信号は、上記デジタル信号が上記第２しきい値より大きい場合には正の信号であり、上記デジタル信号が上記第４しきい値より小さい場合には負の信号であり、上記デジタル信号が上記第２しきい値と上記第４しきい値の間にある場合はゼロ値である。
【００３６】
実施例５は、実施例１〜４のいずれかのデジタル・アナログ・コンバータであって、上記デジタル信号を受けて、フィルタ処理デジタル信号を出力するように構成されたフィルタを更に具え、このとき、上記第２コンパレータは、上記フィルタ処理デジタル信号を受けるように構成される。
【００３７】
実施例６は、実施例１〜５のいずれかのデジタル・アナログ・コンバータであって、単一の積分回路を更に具えている。
【００３８】
実施例７は、請求項１のデジタル・アナログ・コンバータであって、上記第１コンパレータと上記積分回路の入力との間に電気的に結合された第１抵抗器と、上記第２コンパレータと上記積分回路の入力との間に電気的に結合された第２抵抗器とを更に具え、このとき、上記第２抵抗器の抵抗値は、上記第１抵抗器の抵抗値より１０倍大きい。
【００３９】
実施例８は、ソース・メジャー・ユニットであって、デジタル信号を生成するプロセッサと、上記デジタル信号を受けて、アナログ信号を出力するように構成されたデジタル・アナログ・コンバータとを具えている。上記デジタル・アナログ・コンバータは、上記デジタル信号を受けて該デジタル信号と第１しきい値とに基づいて第１信号を出力するように構成される第１コンパレータと、上記デジタル信号を受けて該デジタル信号と上記第１しきい値と異なる第２しきい値とに基づいて第２信号を出力するように構成される第２コンパレータと、上記第１信号及び上記第２信号を受けて、上記第１信号及び上記第２信号を上記デジタル信号を表すアナログ信号に統合する（integrate：１つにまとめる、積分する）ように構成される積分回路とを具えている。出力部は、被試験デバイスに上記アナログ信号を出力し、測定ユニットは、上記アナログ信号に基づく被試験デバイスからの信号を受ける。
【００４０】
実施例９は、実施例８のソース・メジャー・ユニットであって、このとき、上記第２しきい値は、上記第１しきい値の１０分の１である。
【００４１】
実施例１０は、実施例８及び９のいずれかのソース・メジャー・ユニットであって、上記第１コンパレータは、第３しきい値に基づいて上記第１信号を出力するように更に構成され、このとき、上記第１信号は、上記デジタル信号が上記第１しきい値より大きい場合には正の信号であり、上記デジタル信号が上記第３しきい値より小さい場合には負の信号であり、上記デジタル信号が上記第１しきい値と上記第３しきい値の間にある場合はゼロ値である。
【００４２】
実施例１１は、実施例１０のソース・メジャー・ユニットであって、上記第２コンパレータは、第４しきい値に基づいて上記第２信号を出力するように更に構成され、このとき、上記第２信号は、上記デジタル信号が上記第２しきい値より大きい場合には正の信号であり、上記デジタル信号が上記第４しきい値より小さい場合には負の信号であり、上記デジタル信号が上記第２しきい値と上記第４しきい値の間にある場合はゼロ値である。
【００４３】
実施例１２は、実施例８〜１１のいずれかのソース・メジャー・ユニットであって、上記デジタル・アナログ・コンバータは、上記デジタル信号を受けて、フィルタ処理デジタル信号を出力するように構成されたフィルタを更に具え、このとき、上記第２コンパレータは、上記フィルタ処理デジタル信号を受けるように構成される。
【００４４】
実施例１３は、実施例８〜１２のいずれかのソース・メジャー・ユニットであって、デジタル・アナログ・コンバータが単一の積分回路を更に有している。
【００４５】
実施例１４は、実施例８〜１３のいずれかのうちの１つのソース・メジャー・ユニットであって、上記第１コンパレータと上記積分回路の入力との間に電気的に結合された第１抵抗器と、上記第２コンパレータと上記積分回路の入力との間に電気的に結合された第２抵抗器とを更に具え、このとき、上記第２抵抗器の抵抗値は、上記第１抵抗器の抵抗値より１０倍大きい。
【００４６】
実施例１５は、デジタル信号をアナログ信号に変換する方法であって、入力部でデジタル信号を受ける処理と、上記デジタル信号を第１しきい値と比較する処理と、上記第１しきい値との比較に基づいて第１信号を生成する処理と、上記デジタル信号を上記第１しきい値とは異なる第２しきい値と比較する処理と、上記第２しきい値との比較に基づいて第２信号を生成する処理と、上記第１信号及び上記第２信号を積分して上記デジタル信号を表すアナログ信号を生成する処理とを具えている。
【００４７】
実施例１６は、実施例１５の方法であって、このとき、上記第２しきい値は、上記第１しきい値の１０分の１である。
【００４８】
実施例１７は、実施例１５又は１６のいずれかの方法であって、上記デジタル信号を上記第１しきい値と比較する処理が、上記デジタル信号を上記第１しきい値とは異なる第３しきい値と比較する処理を更に有し、このとき、上記第１信号を生成する処理が、上記デジタル信号が上記第１しきい値より大きい場合には上記第１信号を正の信号として生成し、上記デジタル信号が上記第３しきい値より小さい場合には上記第１信号を負の信号として生成し、上記デジタル信号が上記第１しきい値と上記第３しきい値の間にある場合は上記第１信号をゼロ値として生成する処理を含んでいる。
【００４９】
実施例１８は、実施例１７の方法であって、上記デジタル信号を上記第２しきい値と比較する処理が、上記デジタル信号を上記第２しきい値とは異なる第４しきい値と比較する処理を更に有し、このとき、上記第２信号を生成する処理が、上記デジタル信号が上記第２しきい値より大きい場合には上記第２信号を正の信号として生成し、上記デジタル信号が上記第４しきい値より小さい場合には上記第１信号を負の信号として生成し、上記デジタル信号が上記第２しきい値と上記第４しきい値の間にある場合は上記第１信号をゼロ値として生成する処理を含んでいる。
【００５０】
実施例１９は、実施例１５〜１８のいずれかの方法であって、デジタル信号をフィルタ処理してフィルタ処理デジタル信号を生成する処理を更に具え、このとき、上記デジタル信号を上記第１しきい値と比較する処理が、上記フィルタ処理デジタル信号を上記第１しきい値と比較する処理を含む。
【００５１】
実施例２０は、実施例１５〜１９のいずれかの方法であって、このとき、上記デジタル信号を上記第１しきい値と比較する処理は、上記デジタル信号を上記第２しきい値と比較する処理と並行して行う。
【００５２】
開示された主題の上述のバージョンは、記述したか又は当業者には明らかであろう多くの効果を有する。それでも、開示された装置、システム又は方法のすべてのバージョンにおいて、これらの効果又は特徴のすべてが要求されるわけではない。
【００５３】
加えて、本願の記述は、特定の特徴に言及している。本明細書における開示には、これらの特定の特徴の全ての可能な組み合わせが含まれると理解すべきである。ある特定の特徴が特定の態様又は実施例の状況において開示される場合、その特徴は、可能である限り、他の態様及び実施例の状況においても利用できる。
【００５４】
また、本願において、２つ以上の定義されたステップ又は工程を有する方法に言及する場合、これら定義されたステップ又は工程は、状況的にそれらの可能性を排除しない限り、任意の順序で又は同時に実行しても良い。
【００５５】
説明の都合上、本発明の具体的な実施例を図示し、説明してきたが、本発明の要旨と範囲から離れることなく、種々の変更が可能なことが理解できよう。従って、本発明は、添付の特許請求の範囲を除いて限定されるべきではない。
【符号の説明】
【００５６】
１００  ＤＡＣ
１０２  デジタル信号
１０４  利得段
１０６  コンパレータ
１０８  抵抗器
１１０  積分回路段
１１４  演算増幅器（オペアンプ）
１１６  コンデンサ
１１８  アナログ出力信号
２００  ＤＡＣ
３００  ＤＡＣ
３０２  フィルタ
４００  ソース・メジャー・ユニット
４０２  ＤＡＣ
４０４  プロセッサ
４０６  測定ユニット
４０８  アナログ・デジタル・コンバータ（ＡＤＣ）
【図１】
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【図２】
2020108148.tif 000004
【図３】
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【図４】
2020108148.tif 000006
【外国語明細書】
2020108148000001.pdf